(57)【要約】【課題】  電気的特性を向上させた高周波回路装置を提供する。【解決手段】  高周波回路装置は、一端同士１３３１，１３４１が互いに離間して対向した２つの伝送線路１３３，１３４と、２つの伝送線路の一方の一端に実装され、該実装面となる下面電極３０と、該実装時に下面電極の上方に位置する上面電極３２を備えるキャパシタＣと、２つの伝送線路の対向する一端同士の間の領域に配置され、一端同士を電気的に接続する抵抗素子Ｒと、キャパシタの上面電極と２つの伝送線路の他方との間を電気的に接続する接続導体１３５とを備える。【選択図】図５
2013098339.tif 000002
【特許請求の範囲】
【請求項１】
一端同士が互いに離間して対向した２つの伝送線路と、
前記２つの伝送線路の一方の一端に実装され、該実装面となる下面電極と、該実装時に前記下面電極の上方に位置する上面電極を備えるキャパシタと、
前記２つの伝送線路の対向する一端同士の間の領域に配置され、前記一端同士を電気的に接続する抵抗素子と、
前記キャパシタの前記上面電極と前記２つの伝送線路の他方との間を電気的に接続する接続導体とを備えることを特徴とする高周波回路装置。
【請求項２】
前記抵抗素子は、前記２つの伝送線路の下部を含む領域に設けられた抵抗層のうち、前記一端同士の間の領域に存在する部分であることを特徴とする請求項１に記載の高周波回路装置。
【請求項３】
前記キャパシタの幅は、前記伝送線路の幅と同等であることを特徴とする請求項１または２に記載の高周波回路装置。
【請求項４】
前記２つの伝送線路は、同一線上に延在することを特徴とする請求項１から３の何れかに記載の高周波回路装置。
【請求項５】
前記接続導体は、前記伝送線路の幅全体にわたってボンディングされた複数のボンディングワイヤから構成されていることを特徴とする請求項１から３の何れかに記載の高周波回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路装置に関し、例えば内部整合型トランジスタ装置に関する。
【背景技術】
【０００２】
内部整合型トランジスタ装置は、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたパッケージに、ＦＥＴのインピーダンスと、接続対象である外部の伝送線路のインピーダンスとを整合する整合回路を設けたものであり、例えば、移動体通信網の基地局などの無線通信装置に用いられる。例えば、特許文献１には、増幅器を構成する内部整合型トランジスタ装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３８１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
内部整合型トランジスタ装置は、低周波数帯域における発振現象を防止するために、発振防止回路が外部に接続される。この発振防止回路は、発振現象を防止する反面、内部整合型トランジスタ装置を実装した装置の小型化の障害となるだけでなく、高周波数帯域における挿入損失、及び反射損失の特性を劣化させるという問題も生じ得る。
【０００５】
本発明の目的は、電気的特性を向上させた高周波回路装置を提供することである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、請求項１に記載の高周波回路装置は、一端同士が互いに離間して対向した２つの伝送線路と、前記２つの伝送線路の一方の一端に実装され、該実装面となる下面電極と、該実装時に前記下面電極の上方に位置する上面電極を備えるキャパシタと、前記２つの伝送線路の対向する一端同士の間の領域に配置され、前記一端同士を電気的に接続する抵抗素子と、前記キャパシタの前記上面電極と前記２つの伝送線路の他方との間を電気的に接続する接続導体とを備える。
【０００７】
また、上記の高周波回路装置において、前記抵抗素子は、前記２つの伝送線路の下部を含む領域に設けられた抵抗層のうち、前記一端同士の間の領域に存在する部分としてもよい。
【０００８】
上記の高周波回路装置において、前記キャパシタの幅は、前記伝送線路の幅と同等してもよい。
【０００９】
上記の高周波回路装置において、２つの伝送線路は、同一線上に延在するようにしてもよい。
【００１０】
上記の高周波回路装置において、前記接続導体は、前記伝送線路の幅全体にわたってボンディングされた複数のボンディングワイヤから構成してもよい。
【発明の効果】
【００１１】
本発明によれば、電気的特性を向上させた高周波回路装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】高周波回路装置の内部の平面図である。
【図２】高周波回路装置の電気的構成図である。
【図３】ＦＥＴの断面図である。
【図４】比較例に係る発振防止回路の平面図（図４（ａ））、及び断面図（図４（ｂ））である。
【図５】本実施形態に係る発振防止回路の平面図（図５（ａ））、及び断面図（図５（ｂ））である。
【図６】他の本実施形態に係る発振防止回路の断面図である。
【図７】シミュレーションに基づく高周波回路装置の挿入損失、及び反射損失を示すグラフである。
【発明を実施するための形態】
【００１３】
図１は、高周波回路装置の内部の平面図である。高周波回路装置である内部整合型トランジスタ装置１は、パッケージ基板１０と、入力端子１５と、出力端子１６とを含む。入力端子１５、及び出力端子１６は、内部整合型トランジスタ装置１が実装されたプリント回路基板２の伝送線路２１，２２にそれぞれ接続される。伝送線路２１から伝送された信号は、入力端子１５に入力されて増幅され、出力端子１６から伝送線路２２に出力される。
【００１４】
パッケージ基板１０は、例えば、セラミックなどの絶縁物を含む絶縁層に、銅などの金属を含む金属層を積層して形成されている。もっとも、パッケージ基板１０は、放熱性を向上するために、金属層のみから形成されてもよい。パッケージ基板１０は、例えば矩形状を有し、ＦＥＴ回路１１と、入力側整合回路１２と、出力側整合回路１４と、発振防止回路１３とが設けられている。なお、図示しないが、各回路１１〜１４は、アルミニウムなどから形成された金属ケースにより覆われている。
【００１５】
ＦＥＴ回路１１と、入力側整合回路１２と、出力側整合回路１４と、発振防止回路１３は、互いに独立して形成され、ろう材などの接着部材によってパッケージ基板１０の金属層１０１の表面に接着されている。ここで、金属層１０１は、接地電極（つまり、ＧＮＤ）として機能する。また、ＦＥＴ回路１１と、入力側整合回路１２と、出力側整合回路１４と、発振防止回路１３は、１以上のボンディングワイヤ１００により互いに電気的に接続されている。
【００１６】
ＦＥＴ回路１１は、１個、または複数のＦＥＴ４を含んでいる。なお、複数のＦＥＴ４を含むものは、マルチフィンガータイプＦＥＴと称される。
【００１７】
入力側整合回路１２、及び出力側整合回路１４は、インダクタンス素子やコンデンサ素子などを含み、入力端子１５とＦＥＴ４の間、及びＦＥＴ４と出力端子１６の間において、インピーダンスをそれぞれ整合させる。具体的には、入力側整合回路１２、及び出力側整合回路１４は、ＦＥＴ４の入出力インピーダンスと伝送線路２１，２２の特性インピーダンスとを整合させる。また、発振防止回路１３は、抵抗素子、及びコンデンサ素子を含み、低周波数帯域におけるＦＥＴ４の発振現象を防止する。
【００１８】
図２は、内部整合型トランジスタ装置１の電気的構成図である。なお、図２は、説明の便宜上、１個のＦＥＴ４のみについて示されている。
【００１９】
発振防止回路１３は、抵抗素子Ｒ、及びコンデンサ素子Ｃが並列接続されたＲＣ回路であり、一端が入力端子１５に接続され、他端が入力側整合回路１２と接続されている。抵抗素子Ｒは、伝送信号の低周波数成分の強度を低減し、他方、コンデンサ素子Ｃは、伝送信号の低周波数成分をカットすることによって、高周波数成分のみを通過させる。
【００２０】
本実施形態において、発振防止回路１３は、入力端子１５と入力側整合回路１２の間に接続されているが、これに限定されず、入力端子１５とＦＥＴ４のゲート電極Ｇの間を結ぶ伝送線路内であれば、どこに接続されてもよい。例えば、発振防止回路１３は、入力側整合回路１２とＦＥＴ４のゲート電極Ｇの間に接続されてもよい。もっとも、上述した回路構成に限定されることはなく、発振防止回路１３を、入力側整合回路１２、またはＦＥＴ回路１１と統合して設けてもよい。
【００２１】
ＦＥＴ４は、ゲート電極Ｇが入力側整合回路１２と接続され、ソース電極Ｓが接地され、ドレイン電極Ｄが出力側整合回路１４と接続されている。また、ドレイン電極Ｄは、チョークコイルＬを介して電源Ｖｃｃと接続に接続されている。この構成により、内部整合型トランジスタ装置１は、入力端子１５から入力された信号を、ＦＥＴ４により増幅して、出力端子１６に出力する。
【００２２】
図３は、ＦＥＴ４の断面図である。ＦＥＴ４は、ＦＥＴ基板４０の一面に形成され、窒化物半導体層４１と、ＳｉＮ層４３，４４と、配線層１５と、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極Ｄとを含む。窒化物半導体層４１は、バリア層４１０と、チャネル層４１１と、電子供給層４１２と、キャップ層４１３とを含む。ＦＥＴ基板４０は、例えば、Ｓｉ（シリコン）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）、及びサファイアから選択された１つを含む。
【００２３】
バリア層４１０は、例えば、厚さ３００（ｎｍ）のＡｌＮ（窒化アルミニウム）から形成され、チャネル層４１１は、例えば、厚さ１０００（ｎｍ）のｉ−ＧａＮ（窒化ガリウム）から形成されている。電子供給層４１２は、例えば、厚さ２０（ｎｍ）のＡｌＧａＮ（窒化アルミニウムガリウム）から形成され、キャップ層４１３は、例えば、厚さ５（ｎｍ）のｎ−ＧａＮから形成されている。
【００２４】
また、ＳｉＮ層４３，４４は、絶縁層として機能し、各厚さが、例えば、４０（ｎｍ）、２０（ｎｍ）に形成されている。配線層４５は、例えばＡｕ等の金属からなる。
【００２５】
ソース電極Ｓ、及びドレイン電極Ｄは、オーミック電極であり、例えば、Ｔｉ、Ａｌ、またはＴａ、Ａｌを、この順に積層して形成される。一方、ゲート電極Ｇは、例えば、Ｎｉ、Ａｕを、この順に積層して形成される。
【００２６】
上述したＦＥＴ４の各層、及び電極は、例えば、エピタキシャル成長法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ、及び蒸着などの薄膜形成技術、印刷、めっき又はそれらの組み合わせによって形成される。
【００２７】
また、ＦＥＴ４が含む窒化物半導体の例としては、上記のＧａＮ、及びＡｌＧａＮの他にも、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＧａＩｎＮ、ＩｎＡｌＧａＮなどが挙げられる。一方、ＦＥＴ４は、ＧａＡｓ（ガリウムヒ素）系半導体を含んでもよく、その例としては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓなどが挙げられる。
【００２８】
発振防止回路１３は、特性インピーダンスを維持するように、絶縁体基板上に配線パタンを形成し、上述した金属層１０１との間に絶縁体基板、すなわち誘電体を挟み込むことにより、高周波伝送路であるマイクロストリップラインを構成するとよい。マイクロストリップラインのインピーダンスは、外部の伝送線路２１，２２に伝送される信号の周波数に応じて決定され、これにより配線パタンの線幅も決定される。例えば、伝送線路２１，２２にＧＨｚ帯の信号が伝送される場合、特性インピーダンスを５０（Ω）とするのが望ましく、これに従って線幅はおよそ０．５〜１．０（ｍｍ）となる。仮に、この線幅内に収まるように抵抗素子Ｒ、コンデンサ素子Ｃを平行に配置するとすれば、例えば、比較的に小型のサイズ（例えば、長さ０．６（ｍｍ）、幅０．３（ｍｍ））のチップ抵抗、及びチップコンデンサを採用することが考えられる。なお、以降の説明では、マイクロストリップラインを、単に、配線、または配線パタンと称することとする。
【００２９】
しかし、このチップ抵抗、及びチップコンデンサの幅を合計すると、配線パタンの線幅のうち、０．６（ｍｍ）が占有されることになるため、配線パタンの幅方向において、実装に必要な間隔が多くとも０．４（ｍｍ）程度しか確保できない。このため、歩留まりの低下などの製造上の問題を生ずる可能性がある。さらに、チップコンデンサの幅が配線パタンの線幅と大きく異なるため、伝送信号の損失が増加するという問題もある。
【００３０】
そこで、図４（ａ）及び図４（ｂ）に示される発振防止回路１３のように、誘電体基板１３０に形成された２つの配線パタン１３１，１３２において、間隔１３０１を挟んで隣り合う各々の端部１３１１，１３２１の幅を拡張することが考えられる。これらの拡張部分１３１ａ，１３２ａを利用して抵抗Ｒ、コンデンサ素子Ｃを実装する場合、配線パタン１３１，１３２とほぼ同一の幅を有するサイズ（例えば、長さ１．０（ｍｍ）、幅０．５（ｍｍ））のチップ抵抗、及びチップコンデンサを採用でき、さらに、配線パタン１３１，１３２の幅方向において、実装に必要な間隔を十分に確保することができる。
【００３１】
しかし、配線パタン１３１，１３２の線幅が、拡張部分１３１ａ，１３２ａにより部分的に変化するため、やはり、挿入損失、及び反射損失（リターンロス）などの信号特性が劣化するという問題がある。
【００３２】
図５（ａ）及び図５（ｂ）に示された発振防止回路１３は、上記の問題を解決するように構成されている。発振防止回路１３は、２つの配線パタン１３３，１３４と、キャパシタＣと、薄膜抵抗素子Ｒと、接続導体１３５とを含む。
【００３３】
配線パタン１３３，１３４は、それぞれ、アルミナ（Ａｌ２Ｏ３）などの絶縁物により形成された絶縁体基板１３０上に、金、銅、アルミニウムなどの金属を蒸着することによって形成された配線である。絶縁体基板１３０は、既に述べたように、パッケージ基板１０の金属層１０１の上に積層されて形成されており、配線パタン１３３，１３４は、この金属層１０１とともに絶縁体層１３０を挟み込むことによりマイクロストリップラインを構成する。
【００３４】
２つの配線パタン１３３，１３４は、一定の幅を有する直線状、または実質的な直線状に形成され、一端同士が互いに離間して対向するように配置されている。具体的には、２つの配線パタン１３３，１３４は、各々の一端１３３１，１３４１が、互いに間隔１３０１をおいて隣り合うとともに、各々の他端が、入力端子１５、及び入力側整合回路１２にそれぞれ接続されている。配線パタン１３３，１３４の他端は、例えば、図１に示されるように、ボンディングワイヤ１００を介して入力側整合回路１２の各端子、及び入力端子１５に接続される。なお、発振防止回路１３が、ＦＥＴ回路１１と入力側整合回路１２の間に設けられた場合、配線パタン１３３，１３４の他端の各々は、入力側整合回路１２、及びＦＥＴ４のゲート電極Ｇにそれぞれ接続される。もっとも、何れの場合であっても、配線パタン１３３，１３４の他端の各々は、直接的、または間接的に入力端子１５、及びＦＥＴ４のゲート電極Ｇにそれぞれ接続されることとなる。
【００３５】
本実施形態では、２つの配線パタン１３３，１３４は、間隔１３０１を挟んで、同一の直線上に延在するように配線されているが、これに限定されず、例えば、互いに直角をなすように配置されてもよい。また、２つの配線パタン１３３，１３４の線幅は、互いに同一であり、上述したように、例えば０．５〜１．０（ｍｍ）とする。
【００３６】
キャパシタＣは、２つの配線パタンの一方１３３の一端１３３１に実装され、上部電極層３２と、下部電極層３３と、キャパシタ構造体３１とを備えている。このキャパシタＣは、下部電極層３３を下面、すなわち実装面にして実装することで、その上方には上部電極層３２が位置することになる。つまり、上部電極層３２は上面電極であり、下部電極層３３は下面電極である。
【００３７】
キャパシタ構造体３１は、例えば、その内部に、上部電極層３２あるいは下部電極層３３と接続された複数の内部電極が互いに対向して設けられている。これは、一般に積層コンデンサと呼ばれる。また、他の例として、キャパシタ構造体３１は、１つの誘電体で構成され、上部電極層３２と下部電極層３３とがキャパシタ対向電極として機能するものであってもよい。これは、一般にＭＩＭキャパシタ（ＭＩＭ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）と呼ばれる。キャパシタ構造体３１は、必要とする容量値によって適宜に選択される。
【００３８】
キャパシタ構造体３１を構成する誘電体としては、例えばチタン酸バリウム（ＢａＴｉＯ３）、酸化チタン（ＴｉＯ２）がある。また、電極層３２，３３は、例えば金などの金属から形成された薄膜導体で構成することができる。電極層３２，３３は、例えば、金メッキを施すことにより容易に形成することができる。
【００３９】
キャパシタＣの幅は、配線パタン１３３，１３４の幅以下であり、上述したような幅の変化による伝送信号の損失を回避するために、配線パタン１３３，１３４と同一、または同等にすると好ましい。さらに、キャパシタＣは、電気的特性が配線パタン１３３，１３４上の信号の伝送方向に依存することがないので、配線パタン１３３，１３４の何れの一端１３３１，１３４１に設けられてもよい。つまり、キャパシタＣは、入力端子１５に接続された配線パタン１３３、及び入力側整合回路１２に接続された配線パタン１３４の何れに設けられていてもよい。
【００４０】
下部電極層３３は、一方の配線パタン１３３の一端１３３１の上部に積層されて、配線パタン１３３と電気的に接続されている。下部電極層３３は、例えば、Ａｕ−Ｓｎろう材などの接着部材により配線パタン１３３の一端１３３１に接合されている。
【００４１】
一方、上部電極層３２は、接続導体１３５を介して、他方の配線パタン１３４の一端１３４１に接続されている。接続導体１３５は、例えば、金などの金属により形成されたボンディングワイヤであり、上部電極層３２、及び配線パタン１３４をワイヤボンディングにより互いに接続している。
【００４２】
具体的には、ワイヤ１３５は、薄膜抵抗素子Ｒの上方において、配線パタン１３３，１３４の間隔１３５を横切るように、上部電極層３２、及び配線パタン１３４を互いに接続している。ワイヤ１３５は、その抵抗値、及びインダクタンスを低減するように、短くし、かつ、多数用いると好ましい。つまり、ワイヤ１３５は、配線パタン１３３，１３４の幅全体にわたってボンディングするように配置するとよい。また、ワイヤ１３５は、上部電極層３２と配線パタン１３４の各高さ位置に差分があるため、その差分を吸収するように曲げられた状態で接合されている。なお、接続導体１３５は、これに限定されることはなく、例えば、リボンなどの金属薄片としてもよい。
【００４３】
また、薄膜抵抗素子Ｒは、配線パタン１３３，１３４の間隔１３５にわたり、各々の一端１３３１，１３４１を互いに接続する。薄膜抵抗素子Ｒは、一端同士１３３１，１３４１の間の領域に配置された矩形のシート形状を有し、例えば、タンタルナイトライド（ＴａＮ（窒化タンタル））などの金属により絶縁体基板１３０上に形成されており、その抵抗値は、伝送される信号の低周波成分に応じて決定され、例えば１〜１０（Ω）とする。なお、薄膜抵抗素子Ｒの形状、及び幅は、上述した発振防止機能を発揮する限り、限定されない。
【００４４】
薄膜抵抗素子Ｒの両端部Ｐは、配線パタン１３３，１３４とそれぞれ重複する。このため、配線パタン１３３は、当該重複部分が隆起しており、キャパシタＣは、配線パタン１３３において、当該隆起部分を避けるように配置されている。
【００４５】
このような隆起部分の発生を回避するため、図６に示された発振防止回路１３のように、薄膜抵抗素子Ｒを、２つの配線パタン１３３，１３４の下部の全体にわたって延設してもよい。この場合、配線パタン１３３，１３４は、相互の間隔１３０１の領域を除き、絶縁体基板１３０に延びる薄膜抵抗素子Ｒに沿って形成される。このため、抵抗素子は、２つの配線パタン１３３，１３４の下部を含む領域に設けられた抵抗層Ｒのうち、一端同士１３３１，１３４１の間の領域に存在することになる。この実施形態によると、配線パタン１３３，１３４は、全体にわたって薄膜抵抗素子Ｒと重複するため、隆起部分がない平坦面を有し、上述したようなキャパシタＣの配置の制限がなくなる。
【００４６】
これまで述べた内部整合型トランジスタ装置１は、発振防止回路１３が、２つの配線パタン１３３，１３４と、キャパシタＣと、薄膜抵抗素子Ｒと、接続導体１３５とを含む。キャパシタＣは、誘電体層３１と、誘電体層３１を上下からそれぞれ挟む上部電極層３２、及び下部電極層３０とを含み、低背の積層構造とすることができるため、下部電極層３０を一方の配線パタン１３３の一端１３３１の上部に積層して形成することができる。
【００４７】
一方、薄膜抵抗素子Ｒは、間隔１３０１にわたり、２つの配線パタン１３３，１３４の一端１３３１，１３４１を互いに接続する。このとき、薄膜抵抗素子Ｒは、薄膜であるため、多くの実装スペースを要することがない。したがって、接続導体１３５を介して、上部電極層３２は、他方の配線パタン１３４の一端１３４１に接続することができる。
【００４８】
そして、２つの配線パタン１３３，１３４は、一定の幅を有する直線状に形成されているため、上述したような線幅の変化に起因する伝送信号の損失を防止することができる。つまり、配線１３３,１３４については、部品実装のために幅を広げることが無いため、高周波伝送路である配線１３３，１３４における特性劣化が防止される。
【００４９】
キャパシタＣの上部電極３２は、対向する配線１３４に対して、例えばボンディングワイヤのような接続導体１３５により接続される。ここで、接続導体１３５は複数設けられており、また、対向する配線１３４の幅全体にわたって配置されている。このため、接続導体１３５を伝送される高周波信号の伝送特性は、良好である。
【００５０】
また、本実施形態において、抵抗素子Ｒは、配線１３３，１３４よりも狭い幅で形成されているが、ＲＣ並列回路において、抵抗素子Ｒは、伝送信号の比較的に低い周波数成分から主に影響を受ける部分であり、抵抗素子Ｒの幅が配線１３３，１３４よりも狭くなることにより受ける影響は比較的に小さい。
【００５１】
次に、本実施形態に係る内部整合型トランジスタ装置１の電気的特性について説明する。図７は、シミュレーションに基づく内部整合型トランジスタ装置１の挿入損失、及び反射損失を示すグラフである。このグラフにおいて、四角印のマークを結ぶ線、及び丸印のマークを結ぶ線は、図５（ａ）及び図５（ｂ）に示された実施形態に基づく挿入損失、及び反射損失をそれぞれ表わす。一方、点線、及び一点鎖線は、図４（ａ）及び図４（ｂ）に示された比較例に基づく挿入損失、及び反射損失をそれぞれ表わす。
【００５２】
図５（ａ）及び図５（ｂ）に示された実施形態に関するシミュレーション条件を以下の通りである。
基板１３０の材質：アルミナ
基板１３０の誘電率εｐ：９．９
基板１３０の厚さｔｂ：５００（μｍ）
配線パタン１３３，１３４の材質：金
配線パタン１３３，１３４の厚さｔｐ：４（μｍ）
配線パタン１３３，１３４の幅Ｗｐ：５００（μｍ）
キャパシタＣの誘電率εｃ：４０００
キャパシタＣの長さＬｃ×幅Ｗｃ：５００（μｍ）×５００（μｍ）
誘電体層３１の厚さｔｃｉ：０．１（μｍ）
上部、及び下部電極層３０，３２の材質：金
上部、及び下部電極層３０，３２の厚さｔｃｍ：４（μｍ）
薄膜抵抗素子Ｒのシート抵抗値Ｒｓ：５（Ω）
薄膜抵抗素子Ｒの長さＬｒ×幅Ｗｒ：２００（μｍ）×２００（μｍ）
【００５３】
図４（ａ）、及び図４（ｂ）に示された比較例に関するシミュレーション条件を以下の通りである。
基板１３０の材質：アルミナ
基板１３０の誘電率εｐｃ：９．９
基板１３０の厚さｔｂ：５００（μｍ）
配線パタン１３１，１３２の材質：金
配線パタン１３１，１３２の厚さｔｐｃ：４（μｍ）
配線パタン１３１，１３２の基本幅Ｗｐｃ：５００（μｍ）
配線パタン１３１，１３２の拡張幅Ｗｄｃ：７００（μｍ）
配線パタン１３１，１３２の拡張部の長さＬｄｃ：２００（μｍ）
配線パタン１３１，１３２の間隔Ｌｓｃ：６００（μｍ）
積層コンデンサＣの容量ｃｃ：１００（ｐＦ）
チップ抵抗Ｒの抵抗値ｒｃ：５（Ω）
積層コンデンサＣ、及びチップ抵抗Ｒの長さ×幅：１０００（μｍ）×５００（μｍ）  （１００５サイズ）
【００５４】
図から理解されるように、図５に示された実施形態に係る内部整合型トランジスタ装置１は、図４に示された比較例と比較した場合、挿入損失が低減されるとともに、反射損失も改善されている。とりわけ、７〜１０（ＧＨｚ）の高周波帯域において、著しい改善がなされている。なお、図６に示された実施形態に係る内部整合型トランジスタ装置１も、同様の構成を備えるため、同様の電気的特性が得られる。
【００５５】
また、上述した内部整合型トランジスタ装置１は、発振防止回路１３が、他の回路１１，１２，１４と同一のパッケージ基板１０に設けられているから、内部整合型トランジスタ装置１外の周辺の回路構成を単純にし、適用した装置の実装スペースを節約することができる。
【００５６】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【００５７】
１                    内部整合型トランジスタ装置
４                    ＦＥＴ
１２，１４            整合回路
１３                  発振防止回路
２１，２２            伝送線路
１３３，１３４        配線パタン
１３５                接続導体
３１                  キャパシタ構造体
３２                  上部電極層
３０                  下部電極層
Ｃ                    キャパシタ
Ｒ                    薄膜抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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