(57)【要約】【課題】一面にＭｏよりなるメタライズを有するセラミック基板と、このメタライズ上に接続された厚膜抵抗体とを有する電子装置において、ファインライン化を実現しつつ、メタライズ表面上に厚膜抵抗体を適切に接続できるようにする。【解決手段】セラミック基板１０と、セラミック基板の一面１１に設けられたＭｏよりなるメタライズ２１と、セラミック基板の一面側にてメタライズ上に接続された厚膜抵抗体３０と、を備え、メタライズの表面には、メタライズ側から順次、Ｎｉめっき層２２、Ｐｄめっき層２３、Ｃｕめっき層２４が積層されており、Ｃｕめっき層の表面に、厚膜抵抗体が直接接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
セラミック基板（１０）と、
前記セラミック基板の一面（１１）に設けられたＭｏよりなるメタライズ（２１）と、
前記セラミック基板の一面側にて前記メタライズ上に接続された厚膜抵抗体（３０）と、を備え、
前記メタライズの表面には、前記メタライズ側から順次、Ｎｉめっき層（２２）、Ｐｄめっき層（２３）、Ｃｕめっき層（２４）が積層されており、
前記Ｃｕめっき層の表面に、前記厚膜抵抗体が直接接続されていることを特徴とする電子装置。
【請求項２】
前記Ｐｄめっき層の厚さは、０．０２μｍ以上であることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記Ｃｕめっき層の厚さは、１μｍ以上１０μｍ以下であることを特徴とする請求項１または２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一面にＭｏ（モリブデン）よりなるメタライズを有するセラミック基板と、このメタライズ上に接続された厚膜抵抗体とを有する電子装置に関する。
【背景技術】
【０００２】
従来より、セラミック基板の一面には、表面電極としてのメタライズが設けられている。このようなメタライズは、一般的にＷ（タングステン）またはＭｏ（モリブデン）よりなり、これらのペーストを印刷し、これを焼成することにより形成される。
【０００３】
ここで、当該メタライズ上にＬａＢ６（六ホウ化ランタン）やＳｎＯ２（酸化スズ）等よりなる厚膜抵抗体を接続するにあたっては、メタライズがＷよりなる場合には、メタライズ表面に直接Ｃｕめっきを施し、このＣｕめっき上に厚膜抵抗体を接続していた。
【０００４】
しかし、メタライズがＭｏよりなる場合には、Ｍｏに対してＣｕが付きにくいため、このＭｏよりなるメタライズ表面にＣｕめっきを施すことは、技術上できない。そのため、この場合には、Ｍｏよりなるメタライズ表面にＮｉめっきを施すことになる（たとえば、特許文献１参照）。
【０００５】
しかし、厚膜抵抗体は、印刷したものを焼成（たとえば９００℃程度）することにより形成されるため、このＮｉめっき上に直接、厚膜抵抗体を接続すると、Ｎｉが厚膜抵抗体中に拡散し、抵抗特性を劣化させる等の不具合が発生する。
【０００６】
そのため、従来では、Ｍｏよりなるメタライズの場合、メタライズ表面にＮｉめっきを施し、そのＮｉめっき上に、更にＣｕの厚膜導体を形成し、このＣｕ厚膜導体上に厚膜抵抗体を接続するようにしていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２７０８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、厚膜抵抗体も含めて基板上の配線等の微細化、つまりファインライン化が要望されている。しかしながら、Ｍｏよりなるメタライズの場合において上記Ｎｉめっきの上に形成される従来のＣｕ厚膜導体は、印刷等により形成される厚いものであり、また、印刷による位置ずれが生じやすいため、さらなるファインライン化に対しては好ましいものではない。
【０００９】
本発明は、上記問題に鑑みてなされたものであり、一面にＭｏよりなるメタライズを有するセラミック基板と、このメタライズ上に接続された厚膜抵抗体とを有する電子装置において、ファインライン化を実現しつつ、メタライズ表面上に厚膜抵抗体を適切に接続できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明者は、厚膜抵抗体を含む電子部品のセラミック基板への搭載について、鋭意検討を進めた。その結果、下地（たとえばＣｕ）側からＮｉ、Ｐｄ、Ａｕが順次積層されてなる電極に対して、電子部品をはんだ付けするにあたって、当該電極の表面側であるＡｕへのＮｉ拡散をＰｄ層が抑制し、良好なはんだ付けが可能となることから、このＮｉ拡散防止機能を有するＰｄをメタライズにも適用して、やればよいと考えた。
【００１１】
すなわち、請求項１に記載の発明では、セラミック基板（１０）と、前記セラミック基板の一面（１１）に設けられたＭｏよりなるメタライズ（２１）と、前記セラミック基板の一面側にて前記メタライズ上に接続された厚膜抵抗体（３０）と、を備え、
前記メタライズの表面には、前記メタライズ側から順次、Ｎｉめっき層（２２）、Ｐｄめっき層（２３）、Ｃｕめっき層（２４）が積層されており、前記Ｃｕめっき層の表面に、前記厚膜抵抗体が直接接続されていることを特徴とする。
【００１２】
それによれば、Ｃｕめっき層（２４）により厚膜抵抗体（３０）が適切に接続されるとともに、Ｎｉめっき層（２２）からのＣｕめっき層（２４）へのＮｉの拡散はＰｄめっき層（２３）により抑制されるから、厚膜抵抗体（３０）の特性劣化は抑制される。
【００１３】
そして、メタライズ（３０）上の接続部分、つまり、上記各めっき層（２２〜２４）は、すべてめっきにより形成されるから、印刷により形成されるＣｕ厚膜導体に比べて薄く、かつ、印刷による位置ずれが無くなるので、ファインライン化に適した構成とできる。よって、本発明によれば、ファインライン化を実現しつつ、Ｍｏよりなるメタライズ（２１）表面上に厚膜抵抗体（３０）を適切に接続することができる。
【００１４】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態にかかる電子装置の概略的な断面構成を示す図である。
【図２】図１に示される電子装置の上視概略平面図である。
【図３】図１に示される電子装置の製造方法を断面的に示す工程図である。
【図４】本発明の他の実施形態にかかる電子装置の概略的な断面構成を示す図である。
【図５】本発明の他の実施形態にかかる電子装置の製造方法を断面的に示す工程図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００１７】
図１、図２に示されるように、本実施形態の電子装置Ｓ１は、大きくは、セラミック基板１０と、セラミック基板１０の一面１１に設けられたＭｏよりなるメタライズ２１と、セラミック基板１０の一面１１側にてメタライズ２１上に接続された厚膜抵抗体３０と、を備えている。
【００１８】
ここで、セラミック基板１０は、アルミナ等のセラミックよりなる配線基板である。このセラミック基板１０は、単層基板でもよいし、複数のセラミック層が積層されてなり、各層間に内層配線が設けられた多層基板であってもよい。
【００１９】
メタライズ２１は、セラミック基板１０の一面１１に設けられた導体パターンであり、Ｍｏのペーストを当該パターンにて印刷し、これを焼成することにより形成されたものである。このメタライズ２１は、セラミック基板１０における回路を構成する配線と電気的に接続されている。
【００２０】
メタライズ１０の表面には、メタライズ１０側から順に、Ｎｉめっき層２２、Ｐｄめっき層２３、Ｃｕめっき層２４が積層されている。そして、これらメタライズ２１、Ｎｉめっき層２２、Ｐｄめっき２３層、および、Ｃｕめっき層２４の積層体により、セラミック基板１０の一面１１における表面電極２０が構成されている。この表面電極２０は、厚膜抵抗体３０を接続する接続電極として構成される。
【００２１】
ここで、Ｎｉめっき層２２の厚さは、特に問わないが、たとえば５μｍの厚さとすることができる。また、Ｐｄめっき層２３の厚さは、０．０２μｍ以上であることが望ましく、Ｃｕめっき層２４の厚さは、１μｍ以上１０μｍ以下であることが望ましい。
【００２２】
限定するものではないが、これら各めっき層２２〜２４の厚さの一例を述べると、Ｎｉめっき層２２の厚さは５μｍ、Ｐｄめっき層２３の厚さは０．０５μｍ、Ｃｕめっき層２４の厚さは４μｍとすることができる。そして、これら各めっき層２２〜２４については、無電解めっきで形成してもよいし、電気めっきで形成してもよい。
【００２３】
そして、本実施形態では、表面電極２０の最表層であるＣｕめっき層２４の表面に、厚膜抵抗体３０が直接接続されている。この厚膜抵抗体３０は、ＬａＢ６（六ホウ化ランタン）やＳｎＯ２（酸化スズ）等よりなるもので、これらを含むペーストを印刷し、これを焼成（たとえば９００℃程度）することにより形成される。
【００２４】
この厚膜抵抗体３０は、セラミック基板１０の一面１１において離間配置された一対の表面電極２０を跨ぐように配置され、これら一対の表面電極２０間を電気的に接続している。また、図２に示されるように、この厚膜抵抗体３０は、典型的には、セラミック基板１０の一面１１において複数個配置される。
【００２５】
また、図示していないが、本実施形態の電子装置Ｓ１においては、セラミック基板１０の一面１１とは反対側の板面である他面１２に、図示しない半導体チップやコンデンサ等の実装部品が、ワイヤボンディング等によって搭載されていてもよい。
【００２６】
次に、図３を参照して、本実施形態の電子装置Ｓ１の製造方法について述べる。図３では、各工程におけるワークを、図１に示される断面に対応する断面にて、工程順に示してある。
【００２７】
まず、図３（ａ）に示されるように、一面１１にメタライズ２１が形成されたセラミック基板１０を用意する。次に、図３（ｂ）に示されるように、無電解めっきまたは電気めっきにより、メタライズ２１の表面にＮｉめっき層２２を形成し、メタライズ２１の表面をＮｉめっき層２２で被覆する。
【００２８】
次に、図３（ｃ）に示されるように、無電解めっきまたは電気めっきにより、Ｎｉめっき層２２の表面にＰｄめっき層２３を形成し、Ｎｉめっき層２２の表面をＰｄめっき層２３で被覆する。
【００２９】
次に、図３（ｄ）に示されるように、無電解めっきまたは電気めっきにより、Ｐｄめっき層２３の表面にＣｕめっき層２４を形成し、Ｐｄめっき層２３の表面をＣｕめっき層２４で被覆する。こうして、メタライズ２１〜Ｃｕめっき層２４の積層体としての表面電極２０ができあがる。
【００３０】
次に、図３（ｅ）に示されるように、セラミック基板１０の一面１１において、Ｃｕめっき層２４の表面に、厚膜抵抗体３０を印刷、焼成により形成し、Ｃｕめっき層２４と厚膜抵抗体３０とを電気的および機械的に接続する。その後は、セラミック基板１０の他面１２にて、必要に応じて部品実装等を行うことにより、本実施形態の電子装置Ｓ１ができあがる。
【００３１】
ところで、本実施形態の電子装置Ｓ１によれば、メタライズ２１の表面には、メタライズ２１側から順次、Ｎｉめっき層２２、Ｐｄめっき層２３、Ｃｕめっき層２４が積層されており、Ｃｕめっき層２４の表面に、厚膜抵抗体３０が直接接続されている。
【００３２】
そのため、Ｍｏよりなるメタライズ２１に対して、Ｃｕめっき層２４を介することにより厚膜抵抗体３０が適切に接続される。それとともに、Ｎｉめっき層２２からのＣｕめっき層２４へのＮｉの拡散はＰｄめっき層２３により抑制されるから、厚膜抵抗体３０の特性劣化は抑制される。
【００３３】
そして、メタライズ３０上の接続部分、つまり、上記各めっき層２２〜２４は、すべてめっきにより形成されるから、印刷により形成される従来のＣｕ厚膜導体に比べて薄く、かつ、印刷による位置ずれが無くなるので、ファインライン化に適した構成とできる。よって、本実施形態によれば、ファインライン化を実現しつつ、Ｍｏよりなるメタライズ２１表面上に厚膜抵抗体３０を適切に接続することができる。
【００３４】
具体的に、Ｍｏのメタライズ２１上に厚膜抵抗体３０を接続する場合、従来では、メタライズ上に、Ｎｉめっきを施し、そのＮｉめっき上にＣｕ厚膜導体を印刷、焼成により形成して表面電極を構成し、このＣｕ厚膜導体上に厚膜抵抗体を接続していた。
【００３５】
この場合、Ｃｕ厚膜導体の厚さは通常１５μｍ以上と厚いものであり、また、上記した印刷による位置ずれの問題もあって、電極幅は最小でも１００μｍ程度までしか微細化することができなかった。
【００３６】
それに対して、本実施形態では、Ｍｏのメタライズ２１上のＮｉめっき層２２上にはＰｄめっき層２３およびＣｕめっき層２４が積層されることで表面電極２０が構成されるが、これらＰｄめっき層２３およびＣｕめっき層２４の合計厚さは、１０μｍ以下を容易に実現し、しかも、本実施形態では、従来のＣｕ厚膜導体の印刷による位置ずれが無い。そのため、本実施形態では、電極幅を１０μｍ以下とすることができ、大幅なファインライン化が図れる。
【００３７】
また、本実施形態によれば、材料コストの低減および工程コストの低減が可能である。上記した従来のＣｕ厚膜導体を用いた場合に比べて、より薄い本実施形態のＣｕめっき層２４の場合、Ｃｕの使用量が少量であるため、材料コストの低減が図れる。
【００３８】
また、上記従来のＣｕ厚膜導体を用いた場合、Ｃｕ厚膜導体の形成のために印刷工程を行うことになるが、本実施形態では、すべてめっき工程により形成することができ、手間のかかる印刷工程を省略することができる。
【００３９】
本実施形態では、Ｍｏよりなるメタライズ２１上にて、Ｎｉ、Ｐｄ、Ｃｕの３つのめっき層２２〜２４を形成するが、これら３つのめっきは連続した処理が可能であり、実質的に１つのめっきラインで行うことができるから、印刷を行う場合に比べて、大幅に工程コストを低減できる。
【００４０】
また、本実施形態では、上記したが、Ｐｄめっき層２３の厚さは０．０２μｍ以上であることが好ましいものとしている。本発明者は、表面電極２０中のＰｄめっき層２３の厚さを変えていった場合に、表面電極２０の加熱（厚膜抵抗体３０の焼成温度相当の加熱）後において、表面電極２０の最表面であるＣｕめっき層２４中におけるＮｉの存在を表面分析により調査した。
【００４１】
その結果、Ｐｄめっき層２３の厚さが０．０２μｍ以上であれば、Ｃｕめっき層２４中にはＮｉが検出されず、実質的にＮｉの拡散が防止されることを確認した。このように、Ｐｄめっき層２３の厚さが０．０２μｍ以上であれば、上記Ｎｉの拡散防止効果を確保することができるのである。また、Ｐｄめっき層２３の厚さの上限については、ファインライン化のためには３μｍ程度が望ましい。
【００４２】
また、本実施形態では、上記したが、Ｃｕめっき層２４の厚さは１μｍ以上１０μｍ以下であることが好ましいものとしている。これは、厚膜抵抗体３０の接続性確保のためには１μｍ以上必要であること、および、ファインライン化のためには１０μｍ以下が望ましいこと、といった理由による。
【００４３】
（他の実施形態）
上記図１に示される例では、セラミック基板１０の一面１１にメタライズ２１、Ｎｉめっき層２２、Ｐｄめっき層２３、Ｃｕめっき層２４が順に積層されてなる表面電極２０を形成し、これに厚膜抵抗体３０を接続していた。
【００４４】
しかし、電子装置としては、セラミック基板１０の一面１１のみにメタライズおよびこれに接続された厚膜抵抗体３０を有するものに限定することを意味するものではない。具体的には、図４に示されるように、セラミック基板１０の一面１１側に加えて、他面１２側においても、一面１１側と同様の表面電極２０を形成し、これに厚膜抵抗体３０を接続した構成であってもよい。
【００４５】
また、セラミック基板１０の一面１１に設けられたＭｏよりなるメタライズ２１には、厚膜抵抗体３０が接続されるものに加えて、それ以外のもの、たとえばボンディングワイヤが接続されるものが存在していてもよい。
【００４６】
この場合、図５（ａ）に示されるように、セラミック基板１０の一面１１にて、メタライズ２１、Ｎｉめっき層２２、Ｐｄめっき層２３、Ｃｕめっき層２４が順に積層されてなる表面電極２０を形成する。
【００４７】
次に、図５（ｂ）に示されるように、表面電極２０のうち厚膜抵抗体３０を接続するもの（図５（ｂ）中の左側）については、マスクＭでマスキングを行い、たとえばワイヤボンディングされるもの（図５（ｂ）中の右側）については、露出した状態とする。このとき、マスクＫとしては、たとえば光硬化性または熱硬化性の樹脂等を用い、塗布、硬化により形成されるものとできる。
【００４８】
その後、図５（ｃ）に示されるように、ワイヤボンディングされる表面電極２０については、Ｃｕめっき層２４の上にさらにＡｕめっき層４０を形成する。その後、このＡｕめっき層４０の上にワイヤボンディングを行えばよい。これは、ワイヤボンディングでは、ＡｌまたはＡｕのワイヤを接続するが、Ｃｕめっき層２４の上に直接ワイヤボンディングを行うと、ワイヤ中にＣｕが拡散して接続信頼性が低下するためである。
【００４９】
なお、ワイヤボンディングを行うものについては、上記Ａｕめっき層４０の代わりに、Ｃｕめっき層２４側からＮｉめっき層、Ｐｄめっき層、Ａｕめっき層が積層されたものを用いてもよい。
【００５０】
また、上記した各実施形態同士の組み合わせ以外にも、上記各実施形態は、可能な範囲で適宜組み合わせてもよい。
【符号の説明】
【００５１】
１０  セラミック基板
１１  セラミック基板の一面
２１  メタライズ
２２  Ｎｉめっき層
２３  Ｐｄめっき層
２４  Ｃｕめっき層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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