(57)【要約】【課題】本発明は、電圧制御型スイッチング素子駆動装置に係り、電圧制御型スイッチング素子がオフ駆動されるべき時に誤ってオンするのを防止することにある。【解決手段】オン／オフ制御される電圧制御型スイッチング素子のゲート電圧を監視するゲート電圧監視手段と、電圧制御型スイッチング素子のゲートとアースとを接続／断線させるスイッチ手段と、電圧制御型スイッチング素子がオフ駆動されるべき時にゲート電圧監視手段により検出されるゲート電圧がゼロを超える所定値以上である場合、電圧制御型スイッチング素子のゲートがアースに接続されるようにスイッチ手段をオン駆動させるスイッチ駆動制御回路と、を設ける。【選択図】図２
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【特許請求の範囲】
【請求項１】
オン／オフ制御される電圧制御型スイッチング素子のゲート電圧を監視するゲート電圧監視手段と、
前記電圧制御型スイッチング素子のゲートとアースとを接続／断線させるスイッチ手段と、
前記電圧制御型スイッチング素子がオフ駆動されるべき時に前記ゲート電圧監視手段により検出される前記ゲート電圧がゼロを超える所定値以上である場合、前記電圧制御型スイッチング素子のゲートがアースに接続されるように前記スイッチ手段をオン駆動させるスイッチ駆動制御回路と、
を備えることを特徴とする電圧制御型スイッチング素子駆動装置。
【請求項２】
オン／オフ制御される電圧制御型スイッチング素子がオフ駆動されるべき時、該電圧制御型スイッチング素子のゲート−ソース間電圧がゼロとなるように該電圧制御型スイッチング素子のゲートに負電圧を印加する負電圧印加回路を備えることを特徴とする電圧制御型スイッチング素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子駆動装置に係り、特に、オフ駆動時にハーフオンする可能性のある電圧制御型スイッチング素子の駆動を制御するうえで好適な電圧制御型スイッチング素子駆動装置に関する。
【背景技術】
【０００２】
従来、オン／オフ制御される電圧制御型スイッチング素子の駆動を制御する駆動装置が知られている（例えば、特許文献１参照）。電圧制御型スイッチング素子であるＮ型ＭＯＳＦＥＴにおいては、オン駆動時にゲート−ソース間電圧が高電圧に保持され、かつ、オフ駆動時にゲート−ソース間電圧がゼロ程度に保持されることが要求される。上記した特許文献１記載の駆動装置は、電圧制御型スイッチング素子のオフ駆動時、そのゲート−ソース間電圧をゼロとすべくそのゲートをアースに接続させるバッファ回路を備えている。かかる構成によれば、電圧制御型スイッチング素子のオフ駆動が要求される際、そのゲート−ソース間電圧をゼロとすることができるので、その電圧制御型スイッチング素子のハーフオンを防止することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８２９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した特許文献１記載の駆動装置では、電圧制御型スイッチング素子のゲートの上流側の回路故障やそのゲート周辺での外来ノイズやリークの発生があると、電圧制御型スイッチング素子のオフ駆動時、そのゲートとアースとの間のインピーダンスによりゲート電圧がゼロを超えて高くなることがあり、この場合は、電圧制御型スイッチング素子がハーフオンし誤ってオン駆動される事態が生じ得る。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、電圧制御型スイッチング素子がオフ駆動されるべき時に誤ってオンするのを防止することが可能な電圧制御型スイッチング素子駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、オン／オフ制御される電圧制御型スイッチング素子のゲート電圧を監視するゲート電圧監視手段と、前記電圧制御型スイッチング素子のゲートとアースとを接続／断線させるスイッチ手段と、前記電圧制御型スイッチング素子がオフ駆動されるべき時に前記ゲート電圧監視手段により検出される前記ゲート電圧がゼロを超える所定値以上である場合、前記電圧制御型スイッチング素子のゲートがアースに接続されるように前記スイッチ手段をオン駆動させるスイッチ駆動制御回路と、を備える電圧制御型スイッチング素子駆動装置により達成される。
【０００７】
また、上記の目的は、オン／オフ制御される電圧制御型スイッチング素子がオフ駆動されるべき時、該電圧制御型スイッチング素子のゲート−ソース間電圧がゼロとなるように該電圧制御型スイッチング素子のゲートに負電圧を印加する負電圧印加回路を備える電圧制御型スイッチング素子駆動装置により達成される。
【発明の効果】
【０００８】
本発明によれば、電圧制御型スイッチング素子がオフ駆動されるべき時に誤ってオンするのを防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施例である電圧制御型スイッチング素子駆動装置の構成図である。
【図２】本実施例の電圧制御型スイッチング素子駆動装置の回路構成の詳細図である。
【図３】本発明の変形例である電圧制御型スイッチング素子駆動装置の構成図である。
【図４】本発明の第２実施例である電圧制御型スイッチング素子駆動装置の構成図である。
【図５】本実施例の電圧制御型スイッチング素子駆動装置の回路構成の詳細図である。
【図６】本実施例の電圧制御型スイッチング素子駆動装置において実現されるＡ点電位の時間変化を表した図である。
【図７】本発明の変形例である電圧制御型スイッチング素子駆動装置の構成図である。
【図８】本発明の変形例である電圧制御型スイッチング素子駆動装置の構成図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて、本発明に係る電圧制御型スイッチング素子駆動装置の具体的な実施の形態について説明する。
【実施例１】
【００１１】
図１は、本発明の第１実施例である電圧制御型スイッチング素子駆動装置１０の構成図である。また、図２は、本実施例の電圧制御型スイッチング素子駆動装置１０の回路構成の詳細図を示す。本実施例の電圧制御型スイッチング素子駆動装置（以下、単に駆動装置と称す）１０は、電圧制御型スイッチング素子のオン／オフ駆動を制御する装置であって、電圧制御型スイッチング素子をオン駆動することで電源から電気負荷へ電力供給を行ってその電気負荷を作動させるものである。
【００１２】
図１に示す如く、駆動装置１０は、電圧制御型スイッチング素子であるｎ型のＭＯＳＦＥＴ１２を備えている。ＭＯＳＦＥＴ１２は、そのドレインが＋Ｂ電源に接続されかつそのソースが電気負荷１４の一端に接続された構成を有している。＋Ｂ電源は、所定の正電圧（例えば１２ボルト）を出力することが可能である。また、電気負荷１４の他端はアースされている。すなわち、電気負荷１４は、一端がＭＯＳＦＥＴ１２を介して＋Ｂ電源に接続されかつ他端がアースされており、ＭＯＳＦＥＴ１２のオン／オフ駆動によって＋Ｂ電源から供給される電力により作動するように構成されている。電気負荷１４は、例えば、車両に搭載されるモータやランプなどである。
【００１３】
ＭＯＳＦＥＴ１２のゲートには、抵抗１６を介してバッファ回路１８が接続されている。抵抗１６は、後述のｎｐｎトランジスタ４０のオン駆動時に電圧吸収を行う抵抗である。また、バッファ回路１８には、ＣＰＵ２０が接続されている。ＣＰＵ２０は、ＭＯＳＦＥＴ１２をオン／オフ駆動するための指令信号をバッファ回路１８に供給する。バッファ回路１８は、ＣＰＵ２０からの指令信号を反転増幅して抵抗１６を介してＭＯＳＦＥＴ１２のゲートに向けて出力する。
【００１４】
バッファ回路１８は、ｐｎｐトランジスタ２２と、ｎｐｎトランジスタ２４と、を有している。ｐｎｐトランジスタ２２及びｎｐｎトランジスタ２４は、昇圧回路２６とアースとの間に直列接続されている。具体的には、ｐｎｐトランジスタ２２のエミッタは、昇圧回路２６に接続されている。ｎｐｎトランジスタ２４のエミッタは、アースされている。ｐｎｐトランジスタ２２のコレクタは、抵抗２８，３０を介してｎｐｎトランジスタ２４のコレクタに接続されている。昇圧回路２６は、＋Ｂ電源の正電圧を昇圧して所定の昇圧電圧（例えば２２ボルト）を出力する回路である。また、抵抗２８の抵抗値と抵抗３０の抵抗値とは略同じである。
【００１５】
ｐｎｐトランジスタ２２のベース及びｎｐｎトランジスタ２４のベースには、ＣＰＵ２０の出力端子が接続されている。ＣＰＵ２０は、ＭＯＳＦＥＴ１２をオン駆動すべきときにＬｏの指令信号を出力し、一方、ＭＯＳＦＥＴ１２をオフ駆動すべきときにＨｉの指令信号を出力する。ｐｎｐトランジスタ２２のベース及びｎｐｎトランジスタ２４のベースには、ＭＯＳＦＥＴ１２のオン駆動時にＣＰＵ２０からＬｏ信号が供給されると共に、ＭＯＳＦＥＴ１２のオフ駆動時にＣＰＵ２０からＨｉ信号が供給される。
【００１６】
抵抗２８と抵抗３０との接続点（図中Ａ点）には、上記の抵抗１６を介してＭＯＳＦＥＴ１２のゲートが接続されている。ＭＯＳＦＥＴ１２のゲートには、抵抗２８と抵抗３０との接続点に生じる電圧が抵抗１６を介して印加される。
【００１７】
上記した構成において、電気負荷１４の作動が要求されると、ＣＰＵ２０は、ＭＯＳＦＥＴ１２をオン駆動すべくＬｏ信号を指令信号として出力する。ＣＰＵ２０から出力された指令信号は、バッファ回路１８に供給される。バッファ回路１８にＣＰＵ２０からのＬｏの指令信号が入力されると、バッファ回路１８において、ｐｎｐトランジスタ２２がオンしかつｎｐｎトランジスタ２４がオフする。
【００１８】
この場合には、抵抗２８と抵抗３０との接続点に生じる電圧が、昇圧回路２６の出力する昇圧電圧（具体的には、その昇圧電圧近傍の値）となるので、ＭＯＳＦＥＴ１２のゲート電圧が昇圧回路２６の昇圧電圧（具体的には、その昇圧電圧近傍の値）となり、ｎ型のＭＯＳＦＥＴ１２がオン駆動される。ＭＯＳＦＥＴ１２がオン駆動されると、電気負荷１４の一端に＋Ｂ電源からの電圧が印加されるので、その電気負荷１４が作動する。
【００１９】
一方、電気負荷１４の作動停止が要求されると、ＣＰＵ２０は、ＭＯＳＦＥＴ１２をオフ駆動すべくＨｉ信号を指令信号として出力する。バッファ回路１８にＣＰＵ２０からのＨｉの指令信号が入力されると、バッファ回路１８において、ｐｎｐトランジスタ２２がオフしかつｎｐｎトランジスタ２４がオンする。この場合には、抵抗２８と抵抗３０との接続点に生じる電圧が、アース電圧（具体的には、アース電圧よりも僅かに大きな値）となるので、ＭＯＳＦＥＴ１２のゲート電圧がアース電圧（具体的には、アース電圧よりも僅かに大きな値）となり、ｎ型のＭＯＳＦＥＴ１２がオフ駆動される。ＭＯＳＦＥＴ１２がオフ駆動されると、電気負荷１４の一端への＋Ｂ電源からの電圧印加が行われなくなるので、その電気負荷１４の作動が停止する。
【００２０】
このように、本実施例の駆動装置１０においては、ＣＰＵ２０からＭＯＳＦＥＴ１２のゲートに入力する電圧を所定の昇圧電圧とすることで、ＭＯＳＦＥＴ１２をオン駆動し、一方、ＣＰＵ２０からＭＯＳＦＥＴ１２のゲートに入力する電圧をゼロとすることで、ＭＯＳＦＥＴ１２をオフ駆動することができ、これにより、ＭＯＳＦＥＴ１２のオン／オフを制御して電気負荷１４の作動を制御することができる。
【００２１】
また、本実施例において、駆動装置１０は、ＭＯＳＦＥＴ１２のゲート電圧（具体的には、抵抗２８と抵抗３０との接続点に生じる電圧）を監視するゲート電圧監視回路３２を備えている。ゲート電圧監視回路３２は、２つのコンパレータ３４，３６と、ＡＮＤ回路３８と、を有している。
【００２２】
ＭＯＳＦＥＴ１２のゲート（具体的には、バッファ回路１８の抵抗２８と抵抗３０との接続点）には、コンパレータ（以下、第１コンパレータと称す）３４の非反転入力端子及びコンパレータ（以下、第２コンパレータと称す）３６の反転入力端子が接続されている。第１コンパレータ３４の反転入力端子には、第１基準電圧Ｖ１が入力されている。また、第２コンパレータ３６の非反転入力端子には、第２基準電圧Ｖ２が入力されている。
【００２３】
第１基準電圧Ｖ１は、ＭＯＳＦＥＴ１２がオン駆動されるゲート電圧の下限値であって、ＭＯＳＦＥＴ１２のオフ駆動時にゲート−ソース間電圧を略ゼロに強制的に固定する処理を実行する条件としてゲート電圧が満たすべき最小値であり、ＭＯＳＦＥＴ１２がオフされる際のゲート電圧の通常値（ゼロ）よりも高い値（例えば４ボルト）に設定されている。また、第２基準電圧Ｖ２は、ＭＯＳＦＥＴ１２のオフ駆動時にゲート−ソース間電圧を略ゼロに強制的に固定する処理を実行するのにゲート電圧が満たすべき最大値であって、上記の第１基準電圧Ｖ１よりも高くかつＭＯＳＦＥＴ１２がオンされる際の通常のゲート電圧よりも低い値（例えば１０ボルト）に設定されている。
【００２４】
第１コンパレータ３４は、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１よりも低い場合にＬｏ信号を出力し、一方、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１よりも高い場合にＨｉ信号を出力する。また、第２コンパレータ３６は、ＭＯＳＦＥＴ１２のゲート電圧が第２基準電圧Ｖ２よりも高い場合にＬｏ信号を出力し、一方、ＭＯＳＦＥＴ１２のゲート電圧が第２基準電圧Ｖ２よりも低い場合にＨｉ信号を出力する。
【００２５】
第１コンパレータ３４の出力端子及び第２コンパレータ３６の出力端子には、ＡＮＤ回路３８の入力端子が接続されている。ＡＮＤ回路３８の入力端子には、第１コンパレータ３４の出力及び第２コンパレータ３４の出力が供給される。ＡＮＤ回路３８は、第１コンパレータ３４がＨｉ信号を出力しかつ第２コンパレータ３６がＨｉ信号を出力する場合にＨｉ信号を出力し、一方、第１コンパレータ３４がＬｏ信号を出力し又は第２コンパレータ３６がＬｏ信号を出力する場合にＬｏ信号を出力する。
【００２６】
ＡＮＤ回路３８の出力端子には、スイッチング素子であるｎｐｎトランジスタ４０のベースが接続されている。ｎｐｎトランジスタ４０は、そのエミッタがアースされかつそのコレクタがＭＯＳＦＥＴ１２のゲートに接続された構成を有している。ｎｐｎトランジスタ４０は、ＡＮＤ回路３８がＬｏ信号を出力する場合にはオフされる一方、ＡＮＤ回路３８がＨｉ信号を出力する場合にはオンされる。
【００２７】
上記した構成において、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１と第２基準電圧Ｖ２との間の範囲内にない場合は、ｎｐｎトランジスタ４０がオフ駆動される一方、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１と第２基準電圧Ｖ２との間の範囲内にある場合は、ｎｐｎトランジスタ４０がオン駆動される。ｎｐｎトランジスタ４０がオフ駆動されているときは、ＭＯＳＦＥＴ１２のゲートがアースと断線されるので、そのゲート電圧がアース電圧となることは無い。一方、ｎｐｎトランジスタ４０がオン駆動されると、ＭＯＳＦＥＴ１２のゲートがアースに接続されるので、そのゲート電圧がアース電圧となる。
【００２８】
従って、本実施例の駆動装置１０によれば、ゲート電圧監視回路３２によりＭＯＳＦＥＴ１２のゲート電圧を監視し、その監視結果として、ＭＯＳＦＥＴ１２がオフ駆動されるべき時にＭＯＳＦＥＴ１２のゲート電圧がゼロを超える第１基準電圧Ｖ１以上である場合すなわちＭＯＳＦＥＴ１２がオン駆動される閾値以上のゲート電圧が検出された場合、そのＭＯＳＦＥＴ１２のゲート電圧を強制的にゼロに固定させることができる。ＭＯＳＦＥＴ１２がオフ駆動される時、そのＭＯＳＦＥＴ１２のソース電圧は略ゼロである。このため、本実施例によれば、上記の如くＭＯＳＦＥＴ１２のゲート電圧が強制的にゼロに固定される場合、そのＭＯＳＦＥＴ１２のゲート−ソース間電圧をゼロに固定させることができる。
【００２９】
ＭＯＳＦＥＴ１２がオフ駆動されるべき時にそのゲート−ソース間電圧が強制的にゼロに固定されれば、そのゲートの上流側で回路故障が生じ或いはそのゲート周辺で外来ノイズやリークが発生した場合にも、そのＭＯＳＦＥＴ１２がハーフオンすることは無く、誤ってオン駆動することは無い。従って、本実施例の駆動装置１０によれば、ＭＯＳＦＥＴ１２がオフ駆動されるべき時に誤ってオンするのを防止することができ、電気負荷１４の誤作動を回避することができる。
【００３０】
また、本実施例においては、ｎｐｎトランジスタ４０のコレクタがＭＯＳＦＥＴ１２のゲートに接続されるので、ｎｐｎトランジスタ４０がオン駆動された際にバッファ回路１８が抵抗１６を介してアースに接続されることとなる。かかる構成では、ｎｐｎトランジスタ４０がオン駆動される処理が行われた場合にも、ＭＯＳＦＥＴ１２のゲートに生じるゲート電圧を抵抗１６を介して抵抗２８と抵抗３０との接続点の電位として取り出すことが可能であるので、ゲート電圧監視回路３２によるＭＯＳＦＥＴ１２のゲート電圧の監視を常時行うことができる。
【００３１】
尚、上記の第１実施例においては、ＭＯＳＦＥＴ１２が特許請求の範囲に記載した「電圧制御型スイッチング素子」に、ゲート電圧監視回路３２のコンパレータ３４，３６が特許請求の範囲に記載した「ゲート電圧監視手段」に、ｎｐｎトランジスタ４０が特許請求の範囲に記載した「スイッチ手段」に、第１基準電圧Ｖ１が特許請求の範囲に記載した「所定値」に、ゲート電圧監視回路３２のＡＮＤ回路３８が特許請求の範囲に記載した「スイッチ駆動制御回路」に、それぞれ相当している。
【００３２】
ところで、上記の第１実施例においては、ＡＮＤ回路３８がＨｉ信号を出力した場合に、ｎｐｎトランジスタ４０をオン駆動するが、この場合は更に、ＭＯＳＦＥＴ１２がハーフオンする異常が検出されたと判断して、その異常を示すダイアグ記憶を行うこととしてもよい。
【００３３】
また、上記の第１実施例においては、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１と第２基準電圧Ｖ２との間の範囲内にある場合に、ｎｐｎトランジスタ４０のオン駆動によりそのＭＯＳＦＥＴ１２のゲート電圧を強制的にゼロに固定させることとしているが、更に、そのＭＯＳＦＥＴ１２のゲート−ソース間電圧を強制的にゼロに固定させることとしてもよい。
【００３４】
すなわち、図３に示す如く、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１と第２基準電圧Ｖ２との間の範囲内にある場合に、そのＭＯＳＦＥＴ１２のゲート−ソース間を短絡させるスイッチング素子５０を追加して設けることとしてもよい。このスイッチング素子５０は、コレクタ−エミッタ間がＭＯＳＦＥＴ１２のゲート−ソース間に接続され、かつ、ベースが抵抗５２を介してＡＮＤ回路３８の出力端子に接続されたｎｐｎトランジスタであればよい。かかる変形例によれば、ＭＯＳＦＥＴ１２のゲート電圧が第１基準電圧Ｖ１と第２基準電圧Ｖ２との間の範囲内にある場合に、ｎｐｎトランジスタ４０のオン駆動と共に、スイッチング素子５０がオン駆動されるので、ＭＯＳＦＥＴ１２のゲート−ソース間電圧を強制的にゼロに固定させることができる。
【００３５】
また、かかる変形例においては、図３に示す如く、更に、スイッチング素子５０のベースにＣＰＵ２０の指令信号が供給されるものとしてもよく、スイッチング素子５０がＭＯＳＦＥＴ１２のオフ駆動時にオン駆動されるものとしてもよい。かかる変形例によれば、ＭＯＳＦＥＴ１２のオフ駆動時にそのゲート−ソース間を短絡することができるので、ＭＯＳＦＥＴ１２のオンからオフへの切替時にＭＯＳＦＥＴ１２のソースに負サージが発生した際にも或いはバッファ回路１８内などのアースが浮いた際にも、ＭＯＳＦＥＴ１２のゲート−ソース間電圧を強制的にゼロに固定させることができるので、ＭＯＳＦＥＴ１２がオフ駆動されるべき時に誤ってオンするのを防止することができる。
【００３６】
また、上記の変形例においては、図３に示す如く、ＡＮＤ回路３８からスイッチング素子５０のベースへの電流流通を許容する一方、ＣＰＵ２０からｎｐｎトランジスタ４０のベースへの電流流通を禁止するダイオード５４、及び、ＣＰＵ２０からスイッチング素子５０のベースへの電流流通を許容する一方、ＡＮＤ回路３８からｐｎｐトランジスタ２２のベース及びｎｐｎトランジスタ２４のベースへの電流流通を禁止するダイオード５６を設けることとしてもよい。また、スイッチング素子５０のオン駆動時にＭＯＳＦＥＴ１２のゲートに発生する負電圧を吸収するダイオード５８を、抵抗２８と抵抗３０との接続点とアースとの間に介在させることとしてもよい。
【実施例２】
【００３７】
図４は、本発明の第２実施例である電圧制御型スイッチング素子駆動装置１００の構成図を示す。図５は、本実施例の電圧制御型スイッチング素子駆動装置１００の回路構成の詳細図を示す。尚、図４及び図５において、上記図１及び図２に示す構成と同一の構成を示す部分については、同一の符号を付してその説明を省略又は簡略する。また、図６は、本実施例の電圧制御型スイッチング素子駆動装置１００において実現されるＡ点電位の時間変化を表した図を示す。
【００３８】
本実施例において、駆動装置１００は、ＭＯＳＦＥＴ１２のゲートに負電位を印加する負電圧発生回路１０２を備えている。負電圧発生回路１０２は、ｐｎｐトランジスタ１０４と、ｎｐｎトランジスタ１０６と、コンデンサ１０８と、抵抗１１０と、ｎｐｎトランジスタ１１２と、を有している。
【００３９】
ｐｎｐトランジスタ１０４及びｎｐｎトランジスタ１０６は、＋Ｂ電源とアースとの間に直列接続されている。具体的には、ｐｎｐトランジスタ１０４のエミッタは、＋Ｂ電源に接続されている。ｎｐｎトランジスタ１０６のエミッタは、アースされている。ｐｎｐトランジスタ１０４のコレクタとｎｐｎトランジスタ１０６のコレクタとは互いに接続されている。
【００４０】
ｐｎｐトランジスタ１０４のベース及びｎｐｎトランジスタ１０６のベースには、ＣＰＵ２０の出力端子が接続されている。ＣＰＵ２０の出力端子は、また、抵抗１１４を介してｎｐｎトランジスタ１１２のベースに接続されている。ｐｎｐトランジスタ１０４のベース、ｎｐｎトランジスタ１０６のベース、及びｎｐｎトランジスタ１１２のベースには、ＭＯＳＦＥＴ１２のオン駆動時にＣＰＵ２０からＬｏ信号が供給されると共に、ＭＯＳＦＥＴ１２のオフ駆動時にＣＰＵ２０からＨｉ信号が供給される。
【００４１】
ｐｎｐトランジスタ１０４のコレクタ及びｎｐｎトランジスタ１０６のコレクタは、コンデンサ１０８の一端に接続されている。コンデンサ１０８の他端は、抵抗１１０を介してアースされていると共に、ｎｐｎトランジスタ１１２のエミッタに接続されている。コンデンサ１０８と抵抗１１０とは、微分回路を構成する。また、ｎｐｎトランジスタ１１２のコレクタは、バッファ回路１８における抵抗２８と抵抗３０との接続点（Ａ点）に接続されている。
【００４２】
上記した構成において、電気負荷１４の作動が要求された場合、ＣＰＵ２０から出力されたＬｏの指令信号は、バッファ回路１８のｐｎｐトランジスタ２２のベース及びｎｐｎトランジスタ２４のベースに供給されると共に、負電圧発生回路１０２のｐｎｐトランジスタ１０４のベース及びｎｐｎトランジスタ１０６のベース並びにｎｐｎトランジスタ１１２のベースに供給される。
【００４３】
バッファ回路１８にＣＰＵ２０からのＬｏの指令信号が入力されると、ｐｎｐトランジスタ２２がオンしかつｎｐｎトランジスタ２４がオフすることで、ＭＯＳＦＥＴ１２がオン駆動される。また、負電圧発生回路１０２にＣＰＵ２０からのＬｏの指令信号が入力されると、ｐｎｐトランジスタ１０４がオンしかつｎｐｎトランジスタ１０６がオフすると共に、ｎｐｎトランジスタ１１２がオフする。この場合には、他端が抵抗１１０を介してアースされたコンデンサ１０８の一端に＋Ｂ電源が印加されるので、そのコンデンサ１０８が充電される。
【００４４】
一方、電気負荷１４の作動状態においてその作動停止が要求されると、ＣＰＵ２０は、ＭＯＳＦＥＴ１２をオフすべくＨｉ信号を指令信号として出力する。ＣＰＵ２０から出力されたＨｉの指令信号は、バッファ回路１８のｐｎｐトランジスタ２２のベース及びｎｐｎトランジスタ２４のベースに供給されると共に、負電圧発生回路１０２のｐｎｐトランジスタ１０４のベース及びｎｐｎトランジスタ１０６のベース並びにｎｐｎトランジスタ１１２のベースに供給される。
【００４５】
バッファ回路１８にＣＰＵ２０からのＨｉの指令信号が入力されると、バッファ回路１８において、ｐｎｐトランジスタ２２がオフしかつｎｐｎトランジスタ２４がオンすることで、ＭＯＳＦＥＴ１２がオフ駆動される。また、負電圧発生回路１０２にＣＰＵ２０からのＨｉの指令信号が入力されると、ｐｎｐトランジスタ１０４がオフしかつｎｐｎトランジスタ１０６がオンすると共に、ｎｐｎトランジスタ１１２がオンする。この場合には、充電されていたコンデンサ１０８の一端がアースされるので、そのコンデンサ１０８の他端に負の電圧が発生し、その負電圧がバッファ回路１８における抵抗２８と抵抗３０との接続点（Ａ点）ひいてはＭＯＳＦＥＴ１２のゲートに印加される。このＭＯＳＦＥＴ１２のゲートに生じる負電圧（Ａ点電位）は、時間経過と共に徐々にゼロへ向けて上昇する（図６）。
【００４６】
ＭＯＳＦＥＴ１２がオンからオフへ切り替わると、ＭＯＳＦＥＴ１２のソースに負サージが発生する。これに対して、本実施例の駆動装置１００においては、ＭＯＳＦＥＴ１２がオンからオフへ切り替わった場合、負電圧発生回路１０２によりＭＯＳＦＥＴ１２のゲートに負電圧が印加され、その後時間経過と共に徐々にその負電圧がゼロへ向けて上昇する。
【００４７】
すなわち、本実施例においては、ＭＯＳＦＥＴ１２のオンからオフへの切り替えによってそのＭＯＳＦＥＴ１２のソースに負サージが発生する場合、その負サージに同期してそのＭＯＳＦＥＴ１２のゲートに負電圧が印加される。ＭＯＳＦＥＴ１２のソースに負サージが発生した際にそのゲートにゲート−ソース間電圧がゼロとなるように負電圧が印加されれば、ＭＯＳＦＥＴ１２のソースに負サージが発生しても、そのＭＯＳＦＥＴ１２のゲート−ソース間電圧をゼロに制御することができる。
【００４８】
このため、本実施例によれば、ＭＯＳＦＥＴ１２のオンからオフへの切替時にそのＭＯＳＦＥＴ１２のソースに負サージが発生しても、その負サージに起因してそのＭＯＳＦＥＴ１２がハーフオンすることは無く、誤ってオン駆動することは無い。従って、本実施例の駆動装置１０によれば、ＭＯＳＦＥＴ１２がオフ駆動されるべき時に誤ってオンするのを防止することができ、電気負荷１４の誤作動を回避することができる。
【００４９】
尚、上記の第２実施例においては、負電圧発生回路１０２が特許請求の範囲に記載した「負電圧印加回路」に相当している。
【００５０】
ところで、上記した実施形態は、本発明に係る電圧制御型スイッチング素子駆動装置の一例であるが、上記第１実施例に示す構成と上記第２実施例に示す構成とを組み合わせた図７に示す如きものとしてもよい。
【００５１】
また、上記の第１及び第２実施例においては、ＭＯＳＦＥＴ１２をハイサイド側でオン／オフ駆動させるハイサイドスイッチに適用することとしているが、本発明はこれに限定されるものではなく、図８に示す如くＭＯＳＦＥＴ１２をローサイド側でオン／オフ駆動させるローサイドスイッチに適用することとしてもよい。かかる変形例においても、上記の第１及び第２実施例の構成と同様の効果を得ることが可能である。尚、かかる変形例においては、バッファ回路１８のｐｎｐトランジスタ２２のエミッタに昇圧回路２６による昇圧電圧を印加することに代えて、そのエミッタに通常の＋Ｂ電源による正電圧を印加することとすればよい。
【符号の説明】
【００５２】
１０，１００  電圧制御型スイッチング素子駆動装置（駆動装置）
１２  ＭＯＳＦＥＴ
１４  電気負荷
１８  バッファ回路
２０  ＣＰＵ
３２  ゲート電圧監視回路
３４，３６  コンパレータ
３８  ＡＮＤ回路
４０  ｎｐｎトランジスタ
１０２  負電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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