(57)【要約】【課題】プッシュプル回路を構成する一方のＦＥＴをオンするときと、他方のＦＥＴをオンするときとで、出力特性を同じにすることができ、確実に、アクチュエータを駆動することができ、性能の良いアクチュエータ駆動回路を提供すること。【解決手段】アクチュエータ駆動回路は、各アクチュエータ２の第１の圧電体６ａおよび第２の圧電体６ｂにそれぞれ電圧を印加するドライバ回路と、ドライバ回路の入力側に接続されたロジック回路とを備えている。ドライバ回路は、８つの単位ドライバ７１を有している。各単位ドライバ７１は、高電圧側に接続されるＮ型チャネルのＦＥＴＮ１と、低電圧側に接続されるＮ型チャネルのＦＥＴＮ２とを有するプッシュプル回路８６を備えている。また、単位ドライバ７１は、その単位ドライバ７１から出力される電圧の変動に応じて、ＦＥＴＮ１のゲートに入力する電圧を調整するブートストラップ回路８０を有している。【選択図】図８
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【特許請求の範囲】
【請求項１】
少なくとも１つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、
高電圧側に接続されるＮ型チャネルの第１のＦＥＴと、低電圧側に接続されるＮ型チャネルの第２のＦＥＴとを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路を有し、
前記ドライバ回路は、該ドライバ回路から出力される出力電圧の変動に応じて、前記第１のＦＥＴのゲートに入力する入力電圧を調整するブートストラップ回路を有することを特徴とするアクチュエータ駆動回路。
【請求項２】
前記ブートストラップ回路は、前記第１のＦＥＴのゲートとソースとの間に接続されたコンデンサと、該コンデンサの入力側に接続されたインバータまたはバッファとを有する請求項１に記載のアクチュエータ駆動回路。
【請求項３】
前記ブートストラップ回路は、前記第１のＦＥＴがオンする際は、前記コンデンサが充電されるとともに、前記出力電圧が増大するのに対応して前記入力電圧が増大するよう構成されている請求項２に記載のアクチュエータ駆動回路。
【請求項４】
前記ブートストラップ回路は、前記第１のＦＥＴがオフする際は、前記コンデンサが放電されるとともに、前記出力電圧が減少するのに対応して前記入力電圧が減少するよう構成されている請求項２または３に記載のアクチュエータ駆動回路。
【請求項５】
前記インバータのグランド端子と、前記コンデンサの前記第１のＦＥＴのソース側の端子と、前記第１のＦＥＴのソースとが接続されている請求項２ないし４のいずれかに記載のアクチュエータ駆動回路。
【請求項６】
前記ドライバ回路の入力側に設けられたロジック回路を有する請求項１ないし５のいずれかに記載のアクチュエータ駆動回路。
【請求項７】
前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する請求項６に記載のアクチュエータ駆動回路。
【請求項８】
前記ロジック回路は、前記ラッチ回路の出力側に接続されたＮＡＮＤゲートと、該ＮＡＮＤゲートの出力側に接続されたＸＯＲゲートとを有する請求項７に記載のアクチュエータ駆動回路。
【請求項９】
請求項１ないし８のいずれかに記載のアクチュエータ駆動回路と、
電源を投入した際、前記ブートストラップ回路を初期化する初期化処理を行うよう初期化手段とを有することを特徴とするアクチュエータ駆動装置。
【請求項１０】
前記初期化手段は、前記ブートストラップ回路に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、該ブートストラップ回路を初期化するよう構成されている請求項９に記載のアクチュエータ駆動装置。
【請求項１１】
前記ブートストラップ回路は、前記第１のＦＥＴのゲートとソースとの間に接続されたコンデンサを有し、
前記初期化処理により、前記コンデンサを充電または放電するよう構成されている請求項９または１０に記載のアクチュエータ駆動装置。
【請求項１２】
請求項１ないし８のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップに関するものである。
【背景技術】
【０００２】
振動板と、その振動板の片面に固定された圧電体とを有するアクチュエータや、振動板と、その振動板の両面に固定された圧電体とを有するアクチュエータ等の圧電体に電圧を印加し、そのアクチュエータを駆動するＩＣチップが知られている（例えば、特許文献１参照）。このＩＣチップは、高電圧側に接続されるＰ型チャネルのＦＥＴと、低電圧側に接続されるＮ型チャネルのＦＥＴとを有するプッシュプルを備えたドライバ回路を備えている。
【０００３】
しかしながら、従来のＩＣチップでは、ドライバ回路として、Ｐ型チャネルのＦＥＴとＮ型チャネルのＦＥＴとを有するプッシュプル回路を用いるので、Ｎ型チャネルのＦＥＴ側の出力が高く、Ｐ型チャネルのＦＥＴ側の出力が低くなってしまい、Ｐ型チャネルのＦＥＴをオンするときと、Ｎ型チャネルのＦＥＴをオンするときとで、出力特性に差が生じてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６６３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、プッシュプル回路を構成する一方のＦＥＴをオンするときと、他方のＦＥＴをオンするときとで、出力特性を同じにすることができ、確実に、アクチュエータを駆動することができ、性能の良いアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを提供することにある。
【課題を解決するための手段】
【０００６】
このような目的は、下記（１）〜（１２）の本発明により達成される。
（１）  少なくとも１つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、
高電圧側に接続されるＮ型チャネルの第１のＦＥＴと、低電圧側に接続されるＮ型チャネルの第２のＦＥＴとを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路を有し、
前記ドライバ回路は、該ドライバ回路から出力される出力電圧の変動に応じて、前記第１のＦＥＴのゲートに入力する入力電圧を調整するブートストラップ回路を有することを特徴とするアクチュエータ駆動回路。
【０００７】
（２）  前記ブートストラップ回路は、前記第１のＦＥＴのゲートとソースとの間に接続されたコンデンサと、該コンデンサの入力側に接続されたインバータまたはバッファとを有する上記（１）に記載のアクチュエータ駆動回路。
【０００８】
（３）  前記ブートストラップ回路は、前記第１のＦＥＴがオンする際は、前記コンデンサが充電されるとともに、前記出力電圧が増大するのに対応して前記入力電圧が増大するよう構成されている上記（２）に記載のアクチュエータ駆動回路。
【０００９】
（４）  前記ブートストラップ回路は、前記第１のＦＥＴがオフする際は、前記コンデンサが放電されるとともに、前記出力電圧が減少するのに対応して前記入力電圧が減少するよう構成されている上記（２）または（３）に記載のアクチュエータ駆動回路。
【００１０】
（５）  前記インバータのグランド端子と、前記コンデンサの前記第１のＦＥＴのソース側の端子と、前記第１のＦＥＴのソースとが接続されている上記（２）ないし（４）のいずれかに記載のアクチュエータ駆動回路。
【００１１】
（６）  前記ドライバ回路の入力側に設けられたロジック回路を有する上記（１）ないし（５）のいずれかに記載のアクチュエータ駆動回路。
【００１２】
（７）  前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する上記（６）に記載のアクチュエータ駆動回路。
【００１３】
（８）  前記ロジック回路は、前記ラッチ回路の出力側に接続されたＮＡＮＤゲートと、該ＮＡＮＤゲートの出力側に接続されたＸＯＲゲートとを有する上記（７）に記載のアクチュエータ駆動回路。
【００１４】
（９）  上記（１）ないし（８）のいずれかに記載のアクチュエータ駆動回路と、
電源を投入した際、前記ブートストラップ回路を初期化する初期化処理を行うよう初期化手段とを有することを特徴とするアクチュエータ駆動装置。
【００１５】
（１０）  前記初期化手段は、前記ブートストラップ回路に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、該ブートストラップ回路を初期化するよう構成されている上記（９）に記載のアクチュエータ駆動装置。
【００１６】
（１１）  前記ブートストラップ回路は、前記第１のＦＥＴのゲートとソースとの間に接続されたコンデンサを有し、
前記初期化処理により、前記コンデンサを充電または放電するよう構成されている上記（９）または（１０）に記載のアクチュエータ駆動装置。
【００１７】
（１２）  上記（１）ないし（８）のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするＩＣチップ。
【発明の効果】
【００１８】
本発明によれば、ドライバ回路のプッシュプル回路を構成し、高電圧側に接続される第１のＦＥＴおよび低電圧側に接続される第２のＦＥＴとして、それぞれ、Ｎ型チャネルのＦＥＴを用いるので、第１のＦＥＴをオンするときと、第２のＦＥＴをオンするときとで、出力特性を同じにすることができる。
【００１９】
また、第１のＦＥＴおよび第２のＦＥＴとして、それぞれ、Ｐ型チャネルのＦＥＴではなく、Ｎ型チャネルのＦＥＴを用いるので、高性能のアクチュエータ駆動回路を実現することができる。
【００２０】
また、１対のＮ型チャネルのＦＥＴを用いてプッシュプル回路を構成すると、高電圧側に接続されるＦＥＴのソースと、ドライバ回路の出力端子とが接続された状態となり、そのＦＥＴのソース電圧と、ドライバ回路から出力される出力電圧とが等しくなり、これにより、高電圧側に接続されるＦＥＴがオンした後、ドライバ回路から出力される出力電圧が増大したとき、そのＦＥＴのオン状態を保持することができないが、本発明では、ドライバ回路は、ブートストラップ回路を有しているので、出力電圧の変動に応じて、第１のＦＥＴのゲートに入力する入力電圧が調整され、これにより、第１のＦＥＴがオンした状態を確実に保持することができる。
【図面の簡単な説明】
【００２１】
【図１】繊維機械用ユニットの使用状態を示す概略斜視図である。
【図２】アクチュエータ（繊維機械用ユニット）の実施形態を示す斜視図である。
【図３】図２に示すアクチュエータの基端部付近を示す縦断面図である。
【図４】図２に示すアクチュエータの駆動状態を示す模式図である。
【図５】本発明のアクチュエータ駆動装置の実施形態を示すブロック図である。
【図６】図５に示すアクチュエータ駆動装置のＩＣチップを示す底面図である。
【図７】図５に示すアクチュエータ駆動装置のＩＣチップを示すブロック図である。
【図８】図５に示すアクチュエータ駆動装置のＩＣチップのドライバ回路の１つのアクチュエータに対応する部分を示す回路図（ブロック図も含む）である。
【図９】図５に示すアクチュエータ駆動装置の初期化処理の際の動作を示すタイミングチャートである。
【図１０】図５に示すアクチュエータ駆動装置のＩＣチップとアクチュエータとの他の接続例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを添付図面に示す好適な実施形態に基づいて詳細に説明する。
【００２３】
図１は、繊維機械用ユニットの使用状態を示す概略斜視図、図２は、アクチュエータ（繊維機械用ユニット）の実施形態を示す斜視図、図３は、図２に示すアクチュエータの基端部付近を示す縦断面図、図４は、図２に示すアクチュエータの駆動状態を示す模式図、図５は、本発明のアクチュエータ駆動装置の実施形態を示すブロック図、図６は、図５に示すアクチュエータ駆動装置のＩＣチップを示す底面図、図７は、図５に示すアクチュエータ駆動装置のＩＣチップを示すブロック図、図８は、図５に示すアクチュエータ駆動装置のＩＣチップのドライバ回路の１つのアクチュエータに対応する部分を示す回路図（ブロック図も含む）、図９は、図５に示すアクチュエータ駆動装置の初期化処理の際の動作を示すタイミングチャート、図１０は、図５に示すアクチュエータ駆動装置のＩＣチップとアクチュエータとの他の接続例を示す図である。
【００２４】
以下では、説明の都合上、図１〜図４中の上側を「上」または「上方」、下側を「下」または「下方」と言う。また、図２中の右上側を「基端」、左下側を「先端」と言い、図３および図４中の右側を「基端」、左側を「先端」と言う。
【００２５】
なお、アクチュエータ駆動装置を説明する前に、まず、そのアクチュエータ駆動装置により駆動されるアクチュエータや繊維機械用ユニットについて説明する。
【００２６】
また、アクチュエータ駆動装置が駆動するアクチュエータの数は、１つでもよく、また、複数でもよいが、本実施形態では、代表的に、８つの場合について説明する。
【００２７】
図１に示すように、繊維機械用ユニット１は、繊維機械１００に装着して用いられるものである。繊維機械用ユニット１について説明する前に、繊維機械１００について説明する。なお、繊維機械１００としては、特に限定されないが、例えば、編み機、織機等が挙げられる。
【００２８】
本実施形態での繊維機械１００は、靴下を編む編み機である。この繊維機械１００は、円柱状をなす編成シリンダ１０１と、編成シリンダ１０１の外周部に配置された複数本の編成針（編み針）１０２と、各編成針１０２に対応して設置されたボビン１０３とを備えている。
【００２９】
編成シリンダ１０１は、例えば下部がモータ（図示せず）に連結され、その軸Ｏ回りに図１中の矢印Ａ方向に回転することができる。
【００３０】
各編成針１０２は、それぞれ、編成シリンダ１０１の外周部に軸Ｏに沿って移動可能に支持されている。また、各編成針１０２の下方には、それぞれ、当該編成針１０２を上方に向かって押し上げる突部１０４が配置されている。編成針１０２は、突部１０４に当接した状態では上方に向かって押し上げられ、突部１０４から離間した状態では下方で退避することができる。そして、繊維機械用ユニット１は、編成針１０２と突部１０４とが当接する状態と、編成針１０２と突部１０４とが離間する状態とを切り換えるときに作動するものとなっている（図４参照）。この繊維機械用ユニット１については後述する。
【００３１】
また、各編成針１０２の上端部には、それぞれ、フック１０５が設けられている。このフック１０５にボビン１０３から供給された糸１０６を係合させることができる。
【００３２】
このような構成の繊維機械１００は、編成シリンダ１０１が回転した状態で、各編成針１０２の位置を適宜設定する、すなわち、各編成針１０２を上方に位置させるか下方に位置させるかを適宜設定することができる。そして、上方に位置した編成針１０２が編成シリンダ１０１とともに回転すると、当該編成針１０２に対応するボビン１０３からの糸１０６を、軸Ｏ回りにループ状に形成することができる。この動作を繰り返すことにより、ループ状の糸１０６が多段に形成され、よって、全体として筒状のものが製造されることとなり、これが靴下となる。
【００３３】
次に、繊維機械用ユニット１について説明する。
図２に示すように、繊維機械用ユニット１は、振動板としてのアクチュエータ（繊維機械用圧電アクチュエータ素子）２と、アクチュエータ２を支持する支持体３と、アクチュエータ２の駆動により変位する操作部材（フィンガ）４とを備えている。この繊維機械用ユニット１は、アクチュエータ２での圧電効果により当該アクチュエータ２が変形して、それとともに操作部材４が上下方向に変位するよう構成されている（図４参照）。
【００３４】
支持体３は、アクチュエータ２（プレート（シム材）５）をその長手方向に沿った異なる３箇所で支持するものである。支持体３は、長尺な板状をなす基板３４と、基板３４上に設けられ、基端側から順に配置された固定支持部３１、中間支持部３２および回動支持部３３とを有している。
【００３５】
固定支持部３１は、アクチュエータ２の基端部２１が挿入される凹部３１１を有し、当該基端部２１を固定、支持することができる。この基端部２１は固定端となる。
【００３６】
中間支持部３２は、基板３４の幅方向に架設された一対の棒状体３２１を有し、これらの棒状体３２１でアクチュエータ２の長手方向の中央部２２（途中）を挟持することができる（図４参照）。
【００３７】
回動支持部３３は、基板３４の幅方向に架設され、基板３４に対し回動可能な棒状体（軸）３３１を有し、この棒状体３３１でアクチュエータ２の先端部２３を回動可能に支持している。
【００３８】
図２に示すように、アクチュエータ２の先端側には、連結部材１０を介して、操作部材４が連結されている。この操作部材４は、板片で構成されている。
【００３９】
操作部材４は、支持体３で３点支持されたアクチュエータ２が変形した際に、編成針１０２を編成シリンダ１０１の軸Ｏ側に向かって押圧操作するものである。図４（ａ）に示すように、編成針１０２は、その押圧部１０７が操作部材４で押圧されることにより、突部１０４から退避し、当該突部１０４で押し上げられるのが禁止される。また、図４（ｂ）に示すように、編成針１０２は、操作部材４による押圧が解除されると、突部１０４と当接して、当該突部１０４で押し上げられる。
【００４０】
なお、支持体３および操作部材４の構成材料としては、特に限定されず、例えば、各種金属材料が挙げられ、特に、支持体３の構成材料にはアルミニウムを好適に用いることができ、操作部材４の構成材料にはＳＫＤ材（ダイス鋼）、ＳＫＨ材（ハイスピード鋼）を好適に用いることができる。
【００４１】
図２、図３に示すように、アクチュエータ２（圧電素子）は、長尺なプレート５と、プレート５の上面５１に固定された第１の圧電体６ａと、プレート５の下面５２に固定された第２の圧電体６ｂとを有している。なお、プレート５は、補強材を有していてもよい。
【００４２】
第１の圧電体６ａと第２の圧電体６ｂとは、同じ構成であるため、以下、第１の圧電体６ａについて代表的に説明する。
【００４３】
図３に示すように、第１の圧電体６ａは、プレート５の上面５１のほとんどの部分を覆っている。この第１の圧電体６ａは、シート状の圧電セラミックス６１と、圧電セラミックス６１の両面にそれぞれ形成された電極膜６２および６３とを有している。なお、電極膜６３の一部は、圧電セラミックス６１の電極膜６２が形成されている面にも及んでいる。
【００４４】
圧電セラミックス６１は、セラミックス材料で構成されている。このセラミックス材料としては、例えば、ＰＺＴ（ＰｂＺｒＯ３−ＰｂＴｉＯ３）、または、ＰＺＴにＰｂ（Ｍｇ、Ｎｂ）Ｏ３やＰｂ（Ｎｉ、Ｎｂ）Ｏ３等の鉛系複合ペロブスカイト型化合物を含有する材料が挙げられる。なお、圧電セラミックス６１の厚さは、特に限定されないが、例えば、１００〜４００μｍが好ましく、２００〜３００μｍがより好ましい。
【００４５】
電極膜６２および６３は、それぞれ、導電性を有する金属材料で構成されている。この金属材料としては、例えば、金、銀、銅等が挙げられ、特に、銀を用いるのが好ましい。なお、電極膜６２および６３のそれぞれの厚さは、特に限定されないが、例えば、０．１〜１０μｍが好ましく、０．５〜１．５μｍがより好ましい。また、電極膜６２および６３のそれぞれの形成方法としては、特に限定されないが、例えば、蒸着法、塗布法が挙げられる。
【００４６】
また、電極膜６２は、半田６４を介して導線６６と電気的に接続されている。一方、電極膜６３は、半田６５を介して、導線６７と電気的に接続されている。導線６６、６７は、後述するＩＣチップ３００（アクチュエータ駆動回路４００）に接続されている。
【００４７】
電極膜６２上には、ソルダーレジスト膜１１が形成されている。さらに、アクチュエータ２全体が絶縁膜１２で覆われている。ソルダーレジスト膜１１および絶縁膜１２は、それぞれ、絶縁性を有する樹脂材料（例えばポリオレフィン）で構成されている。
【００４８】
そして、繊維機械１００は、第１の圧電体６ａおよび第２の圧電体６ｂに対しては、交互に電圧を印加するよう構成されている。例えば、第１の圧電体６ａに順バイアス電圧を印加すると、当該第１の圧電体６ａは圧電効果により収縮する。このとき、プレート５は図４（ａ）に示す湾曲状態となり、操作部材４が上方に向かって変位して編成針１０２を押圧する。一方、第２の圧電体６ｂに順バイアス電圧を印加すると、当該第２の圧電体６ｂは圧電効果により収縮する。このとき、プレート５は図４（ｂ）に示す湾曲状態となり、操作部材４が下方に向かって変位して編成針１０２から離間する。このような電圧印加により、プレート５が振動することができ、それに伴って操作部材４を変位させることができる。なお、印加電圧が交流電圧の場合には、その周波数としては、例えば、０．０１〜１００Ｈｚであるのが好ましく、３０〜５０Ｈｚであるのがより好ましい。
【００４９】
次に、アクチュエータ駆動装置２００について説明する。
図５に示すように、アクチュエータ駆動装置２００は、８つのアクチュエータ２を駆動するアクチュエータ駆動回路４００を有するＩＣ(Integrated  Circuit)チップ３００と、８つのアクチュエータ２の作動を制御する制御部５０１を有する制御装置５００とを備えている。制御部５０１は、例えば、マイクロコンピュータ等で構成することができる。なお、８つのアクチュエータ２の各系統は、同様であるので、以下では、各系統を説明する必要がある場合の除き、代表的に、各系統のうちの１つについて説明する。
【００５０】
図６に示すように、ＩＣチップ３００は、図示しない基板上に設けられたアクチュエータ駆動回路４００と、その基板上に設けられたアクチュエータ駆動回路４００を収納するハウジング３０１と、アクチュエータ駆動回路４００に接続された複数のピン３０２とを有している。
【００５１】
図５および図７に示すように、アクチュエータ駆動回路４００は、各アクチュエータ２の第１の圧電体６ａおよび第２の圧電体６ｂにそれぞれ電圧を印加するドライバ回路７０と、ドライバ回路７０の入力側に接続された（設けられた）ロジック回路９０とを備えている。
【００５２】
ロジック回路９０は、８つのＤ型フリップフロップ（以下、「フリップフロップ」と言う）９２を有するシフトレジスタ９１と、シフトレジスタ９１の出力側に接続され、８つのラッチ回路９４を有するラッチ回路部９３と、ラッチ回路部９３の出力側に接続された８つのＮＡＮＤゲート（ＮＡＮＤ回路）９５と、各ＮＡＮＤゲート９５の出力側に接続された８つのＸＯＲゲート（ＸＯＲ回路）９６とを備えている。
【００５３】
シフトレジスタ９１の各フリップフロップ９２は、順次、Ｑ出力端子と、Ｄ入力端子とが接続されている。
【００５４】
また、各フリップフロップ９２のＱ出力端子は、それぞれ、ラッチ回路部９３の対応するラッチ回路９４に接続されている。また、各ラッチ回路９４は、それぞれ、対応するＮＡＮＤゲート９５に接続されている。また、各ＮＡＮＤゲート９５は、それぞれ、対応するＸＯＲゲート９６に接続されている。
【００５５】
また、制御装置５００の制御部５０１からロジック回路９０には、各信号やデータ、本実施形態では、各アクチュエータ２において第１の圧電体６ａと第２の圧電体６ｂとのいずれを収縮させるかを示すシリアルデータであるデータ入力信号（ＤＩＮ）、クロック信号（ＣＬＫ）、ラッチイネーブル信号（ＬＥバー）、ブランキング信号（ＢＬバー）、ポラリティー信号（ＰＯＬバー）等が入力されるよう構成されている。
【００５６】
この場合、データ入力信号（ＤＩＮ）は、シフトレジスタ９１の初段のフリップフロップ９２の入力端子（Ｄ）に入力され、クロック信号（ＣＬＫ）は、シフトレジスタ９１の初段のフリップフロップ９２のクロック端子（Ｃ）に入力されるよう構成されている。
【００５７】
また、ラッチイネーブル信号（ＬＥバー）は、ラッチ回路部９３の各ラッチ回路部に入力され、また、ブランキング信号（ＢＬバー）は、各ＮＡＮＤゲート９５の一方の入力端子に入力され、また、ポラリティー信号（ＰＯＬバー）は、各ＸＯＲゲート９６の一方の入力端子に入力されるよう構成されている。
【００５８】
また、ロジック回路９０のシフトレジスタ９１の出力端子からは、各データ入力信号（ＤＩＮ）に基づいて出力される出力信号（ＤＯＵＴ）を外部に出力することができるように構成されている。これにより、例えば、前記出力信号（ＤＯＵＴ）を、データ入力信号（ＤＩＮ）として、別のＩＣチップ３００に入力することができる。
【００５９】
ドライバ回路７０は、８つの単位ドライバ７１を有している。各単位ドライバ７１は、それぞれ、対応するアクチュエータ２、すなわち第１の圧電体６ａおよび第２の圧電体６ｂに接続され、その第１の圧電体６ａおよび第２の圧電体６ｂに電圧を印加する。各単位ドライバ７１の構成は、同様であるので、以下では、代表的に、その１つの単位ドライバ７１について説明する。
【００６０】
図８に示すように、単位ドライバ７１は、高電圧側（高電圧の電源８７側）に接続されるＮ型チャネルの第１のＦＥＴ（電界効果トランジスタ）であるＦＥＴＮ１と、低電圧側（低電圧の電源８８側）に接続されるＮ型チャネルの第２のＦＥＴ（電界効果トランジスタ）であるＦＥＴＮ２とを有するプッシュプル回路８６を備えている。ＦＥＴＮ１とＦＥＴＮ２とは、同じ特性のものを用いることが好ましい。これにより、ＦＥＴＮ１をオンするときと、ＦＥＴＮ２をオンするときとで、出力特性を同じにすることができる。また、Ｐ型チャネルのＦＥＴに比べて性能の高いＮ型チャネルのＦＥＴＮ１およびＮ型チャネルのＦＥＴＮ２を用いるので、性能の高いプッシュプル回路８６を実現することができ、これにより性能の高いアクチュエータ駆動回路４００を実現することができる。
【００６１】
ここで、本実施形態では、単位ドライバ７１（プッシュプル回路８６）の出力端子（ＦＥＴＮ１のソースおよびＦＥＴＮ２のドレイン）が、それぞれ、導線６７を介して対応するアクチュエータ２の第１の圧電体６ａの電極膜６３および第２の圧電体６ｂの電極膜６３に接続される。そして、高電圧の電源電圧（図示の構成では、２００V）が、各プッシュプル回路８６のＦＥＴＮ１のドレインに印加されるとともに、導線６６を介して各第１の圧電体６ａの電極膜６２に印加されるようになっている。また、各プッシュプル回路８６のＦＥＴＮ２のソースが接地（グランドに接続）されるとともに、導線６６を介して各第２の圧電体６ｂの電極膜６２が接地（グランドに接続）されるようになっている。
【００６２】
また、単位ドライバ７１は、高電圧の電源８７から供給される電圧を電流に変換する電圧電流変換部８１と、プッシュプル回路８６等の単位ドライバ７１の作動を制御する制御ロジック部８５と、Ｎ型チャネルのＦＥＴＮ３と、抵抗Ｒと、ダイオードＤ１およびＤ２と、フリップフロップを備えたタイミングジェネレータ８２と、コンデンサＣ１と、インバータ８３および８４とを有している。タイミングジェネレータ８２により、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンすることを防止している。なお、インバータ８３に替えて、例えば、バッファ等他の論理回路を用いてもよく、同様に、インバータ８４に替えて、例えば、バッファ等他の論理回路を用いてもよい。
【００６３】
電圧電流変換部８１の出力端子に接続されたライン（導線）１１１には、入力側から出力側に向って、順次、ダイオードＤ１のカソード、抵抗Ｒの一端側が接続されている。また、この電圧電流変換部８１からは、タイミングジェネレータ８２およびインバータ８３に電流（電圧）が供給される。
【００６４】
また、低電圧の電源８８の出力端子に接続されたライン（導線）１１２には、入力側から出力側に向って、順次、ダイオードＤ１のアノード、ダイオードＤ２のアノードが接続されている。この電源８８からは、ダイオードＤ２を介してインバータ８４に電圧が供給される。
【００６５】
また、一端側が接地されたライン（導線）１１３には、入力側から出力側に向って、ＦＥＴＮ３のソース、インバータ８４のグランド端子が接続されている。そして、ＦＥＴＮ３のドレインは、抵抗Ｒの他端側に接続されている。
【００６６】
また、制御ロジック部８５の入力側には、ＸＯＲゲート９６が接続されている。この制御ロジック部８５は、ＦＥＴＮ３およびインバータ８４に、それぞれ所定の信号を送出し得るように、その２つの出力端子は、それぞれ、ＦＥＴＮ３のゲートとインバータ８４とに接続されている。
また、インバータ８４の出力側は、ＦＥＴＮ２のゲートに接続されている。
【００６７】
また、抵抗ＲとＦＥＴＮ３のドレインとの間は、タイミングジェネレータ８２の入力側に接続され、また、タイミングジェネレータ８２の出力側は、インバータ８４の入力側に接続され、また、インバータ８３の出力側は、ＦＥＴＮ１のゲートに接続されている。
また、コンデンサＣは、ＦＥＴＮ１のゲートとソースとの間に接続されている。
【００６８】
また、タイミングジェネレータ８２のグランド端子と、インバータ８３のグランド端子と、コンデンサＣのＦＥＴＮ１のソース側の端子と、ＦＥＴＮ１のソースとが接続されている。
【００６９】
また、制御装置５００の制御部５０１からドライバ回路７０には、各信号やデータ、本実施形態では、ハイインピーダンス信号（ＨｉＺバー）等が入力されるよう構成されている。
【００７０】
この場合、ハイインピーダンス信号（ＨｉＺバー）は、単位ドライバ７１の制御ロジック部８５に入力されるよう構成されている。ハイインピーダンス信号（ＨｉＺバー）の電圧レベルがハイレベルのときは、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号に応じた信号が出力される。一方、ハイインピーダンス信号（ＨｉＺバー）の電圧レベルがローレベルのときは、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号にかかわらず、インバータ８３および８４をそれぞれハイインピーダンス状態とする信号を出力する。これにより、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。
【００７１】
ここで、このアクチュエータ駆動回路４００では、単位ドライバ７１は、電圧等の物理量を検出することなく、その単位ドライバ７１から出力される電圧（出力電圧）（ＦＥＴＮ１のソース電圧）の変動に応じて、ＦＥＴＮ１のゲートに入力する電圧（入力電圧）を自動的に調整するブートストラップ回路８０を有している。
【００７２】
ブートストラップ回路８０は、電圧電流変換部８１と、タイミングジェネレータ８２と、コンデンサＣ１と、インバータ８３とを有している。
【００７３】
このブートストラップ回路８０は、ＦＥＴＮ１がオンする際は、コンデンサＣ１が充電されるとともに、単位ドライバ７１から出力される電圧が増大するのに対応してＦＥＴＮ１のゲートに入力する電圧が増大し、また、ＦＥＴＮ１がオフする際は、コンデンサＣ１が放電されるとともに、単位ドライバ７１から出力される電圧が減少するのに対応してＦＥＴＮ１のゲートに入力する電圧が減少するよう構成されている。なお、単位ドライバ７１から出力される電圧が増大するのに対応してＦＥＴＮ１のゲートに入力する電圧が増大するのは、単位ドライバ７１から出力される電圧が増大するのに伴って、電圧電流変換部８１から電流（電圧）が供給されるためである。
【００７４】
このブートストラップ回路８０により、ＦＥＴＮ１がオンした後、単位ドライバ７１から出力される電圧が増大したとき、そのＦＥＴＮ１がオンした状態を確実に保持することができる。
【００７５】
また、このアクチュエータ駆動装置２００では、制御装置５００の制御部５０１は、電源を投入した際、ブートストラップ回路８０を初期化する初期化処理を行う初期化手段の機能を有している。なお、この制御部５０１は、初期化処理により、ブートストラップ回路８０のみならず、アクチュエータ２も初期化するように構成してもよい。
【００７６】
この初期化処理においては、制御部５０１は、ロジック回路９０のシフトレジスタ９１に、データ入力信号（ＤＩＮ）として、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、最終的に、ブートストラップ回路８０に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給する。この場合、初めに、ローレベルの信号を供給し、次に、ハイレベルの信号を供給する。
【００７７】
次に、アクチュエータ駆動装置２００の動作（作用）を説明する。
低電圧の電源８８を投入（オン）すると、まず、初期化処理を行う。
【００７８】
図９に示すように、電源８８が投入された直後の状態では、高電圧の電源８７は、投入されていない（オフしている）。
【００７９】
また、ハイインピーダンス信号（ＨｉＺバー）は、ローレベルになっており、これにより、前述したように、各単位ドライバ７１のインバータ８３および８４は、それぞれハイインピーダンス状態となり、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、各アクチュエータ２の第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。
【００８０】
また、ラッチイネーブル信号（ＬＥバー）、ブランキング信号（ＢＬバー）、ポラリティー信号（ＰＯＬバー）は、それぞれ、ハイレベルになっている。
【００８１】
初期化処理においては、まず、制御部５０１からシフトレジスタ９１に、データ入力信号（ＤＩＮ）が送出される。このデータ入力信号（ＤＩＮ）は、本実施形態では、初めがローレベルの信号、その後がハイレベルの信号であり、そのローレベルの信号およびハイレベルの信号は、それぞれ、８つ以上のクロック信号（ＣＬＫ）分、送出される。
【００８２】
シフトレジスタ９１に入力された入力信号（ＤＩＮ）、すなわちローレベルの信号は、クロック信号（ＣＬＫ）の立ち上がりに同期して、そのシフトレジスタ９１の初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。
【００８３】
そして、次のクロック信号（ＣＬＫ）の立ち上がりに同期して、初段のフリップフロップ９２のＱ出力端子から出力された入力信号（ＤＩＮ）は、２段目のフリップフロップ９２に入力され、Ｑ出力端子から出力される。また、これと同時に、シフトレジスタ９１に入力された入力信号（ＤＩＮ）は、初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。以降、同様にして、シフトレジスタ９１の各段のフリップフロップ９２が作動し、最終的には、各段のフリップフロップ９２のＱ出力端子からそれぞれ、ローレベルの信号である出力信号（ＤＯＵＴ１〜８）が出力される。
【００８４】
次に、ラッチイネーブル信号（ＬＥバー）が所定期間ローレベルとなり、そのラッチイネーブル信号（ＬＥバー）の立下りに同期して、各フリップフロップ９２から出力される出力信号（ＤＯＵＴ１〜８）が、それぞれ、対応するラッチ回路９４に保持される。
【００８５】
次に、制御部５０１からシフトレジスタ９１に、データ入力信号（ＤＩＮ）の電圧レベルがハイレベルに切り換る。
【００８６】
シフトレジスタ９１に入力された入力信号（ＤＩＮ）、すなわちハイレベルの信号は、クロック信号（ＣＬＫ）の立ち上がりに同期して、そのシフトレジスタ９１の初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。
【００８７】
そして、次のクロック信号（ＣＬＫ）の立ち上がりに同期して、初段のフリップフロップ９２のＱ出力端子から出力された入力信号（ＤＩＮ）は、２段目のフリップフロップ９２に入力され、Ｑ出力端子から出力される。また、これと同時に、シフトレジスタ９１に入力された入力信号（ＤＩＮ）は、初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。以降、同様にして、シフトレジスタ９１の各段のフリップフロップ９２が作動し、最終的には、各段のフリップフロップ９２のＱ出力端子からそれぞれ、ハイレベルの信号である出力信号（ＤＯＵＴ１〜８）が出力される。
【００８８】
次に、ラッチイネーブル信号（ＬＥバー）が所定期間ローレベルとなり、そのラッチイネーブル信号（ＬＥバー）の立下りに同期して、各フリップフロップ９２から出力される出力信号（ＤＯＵＴ１〜８）が、それぞれ、対応するラッチ回路９４に保持される。
【００８９】
ここで、図７に示すように、初めに各ラッチ回路９４に保持されたローレベルの信号である出力信号（ＤＯＵＴ１〜８）は、それぞれ、前記ハイレベルの信号である入力信号（ＤＩＮ）をシフトレジスタ９１に入力する動作の最中に、後段の回路、すなわち、対応するＮＡＮＤゲート９５に出力され、初期化処理がなされる。以下、代表的に、出力信号（ＤＯＵＴ１）による初期化について説明する。
【００９０】
まず、ＮＡＮＤゲート９５に入力されているブランキング信号（ＢＬバー）の電圧レベルおよびＤＯＵＴ１の電圧レベルは、いずれもハイレベルであるので、ＮＡＮＤゲート９５からは、ハイレベルの信号が出力される。
【００９１】
次に、このハイレベルの信号は、ＸＯＲゲート９６に入力される。ＸＯＲゲート９６に入力されているポラリティー信号（ＰＯＬバー）の電圧レベルは、ハイレベルであので、ＸＯＲゲート９６からは、ローレベルの信号が出力される。
【００９２】
ＸＯＲゲート９６から出力されたローレベルの信号は、ドライバ回路７０の単位ドライバ７１に入力され、初期化処理がなされる。
【００９３】
すなわち、図８に示すように、まず、ローレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力され、制御ロジック部８５からローレベルの信号が出力され、そのローレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【００９４】
そして、インバータ８４でそのローレベルの信号が反転し、ハイレベルの信号になり、ＦＥＴＮ２のゲートに入力され、ＦＥＴＮ２がオンする。
【００９５】
一方、ＦＥＴＮ３はオフしているので、ハイレベルの信号がタイミングジェネレータ８２に入力され、タイミングジェネレータ８２からは、ハイレベルの信号が出力され、インバータ８３でそのハイレベルの信号がローレベルの信号になり、ＦＥＴＮ１のゲートに入力される。したがって、ＦＥＴＮ１はオフのままである。
【００９６】
ＦＥＴＮ２がオンすると、コンデンサＣ１のＦＥＴＮ１のソース側の端子の電圧レベルがグランドレベルになる。これにより、ブートストラップ回路８０が初期化される。
【００９７】
次に、図７に示すように、後に各ラッチ回路９４に保持されたハイレベルの信号である出力信号（ＤＯＵＴ１〜８）は、それぞれ、対応するＮＡＮＤゲート９５に出力され、初期化処理がなされる。以下、代表的に、出力信号（ＤＯＵＴ１）による初期化について説明する。
【００９８】
まず、ＮＡＮＤゲート９５に入力されているブランキング信号（ＢＬバー）の電圧レベルは、ハイレベルであり、もう１つの入力信号のレベルは、ハイレベルであるので、ＮＡＮＤゲート９５からは、ローレベルの信号が出力される。
【００９９】
次に、このローレベルの信号は、ＸＯＲゲート９６に入力される。ＸＯＲゲート９６に入力されているポラリティー信号（ＰＯＬバー）の電圧レベルは、ハイレベルであので、ＸＯＲゲート９６からは、ハイレベルの信号が出力される。
【０１００】
ＸＯＲゲート９６から出力されたハイレベルの信号は、ドライバ回路７０の単位ドライバ７１に入力され、初期化処理がなされる。
【０１０１】
すなわち、図８に示すように、まず、ハイレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力され、制御ロジック部８５からハイレベルの信号が出力され、そのハイレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１０２】
そして、インバータ８４でそのハイレベルの信号が反転し、ローレベルの信号になり、ＦＥＴＮ２のゲートに入力され、ＦＥＴＮ２がオフする。
【０１０３】
一方、ハイレベルの信号がＦＥＴＮ３のゲートに入力されることにより、ＦＥＴＮ３がオンし、ローレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ローレベルの信号が出力され、インバータ８３でそのローレベルの信号がハイレベルの信号になり、ＦＥＴＮ１のゲートに入力され、ＦＥＴＮ１がオンする。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。
【０１０４】
また、タイミングジェネレータ８２では、そのタイミングジェネレータ８２のフリップフロップに、初めにハイレベルの信号が入力され、次にローレベルの信号が入力されるこことで、そのフリップフロップの論理が反転するので、これにより、そのタイミングジェネレータ８２等が初期化される。
【０１０５】
このように、この初期化処理においては、単位ドライバ７１に、互いに電圧の大きさが異なるローレベルの信号と、ハイレベルの信号とが、この順序で供給され、ブートストラップ回路８０が初期化される。
【０１０６】
初期化処理が終了すると、高電圧の電源８７が投入され（オンし）、また、ハイインピーダンス信号（ＨｉＺバー）は、ハイレベルに切り換る。これにより、アクチュエータ２の駆動が可能となる。
【０１０７】
次に、図８に基づいて、アクチュエータ２を駆動する際のアクチュエータ駆動装置２００の動作を説明する。
【０１０８】
なお、単位ドライバ７１にハイレベルの信号またはローレベルの信号を出力するまでの動作は、データ入力信号（ＤＩＮ）が第１の圧電体６ａと第２の圧電体６ｂとのいずれを収縮させるかを示すものである点を除き、前記初期化処理の際に単位ドライバ７１にハイレベルの信号またはローレベルの信号を出力するまでの動作と同様であるので、その動作の説明は省略し、以降の動作について説明する。そして、１例として、初めにＦＥＴＮ１がオフ、ＦＥＴＮ２がオンで、次にＦＥＴＮ１がオン、ＦＥＴＮ２がオフし、次に、ＦＥＴＮ１がオフ、ＦＥＴＮ２がオンする際の動作を説明する。また、図８に示すように、電源電圧は、高電圧側が２００Ｖ、低電圧側が５Ｖとする。また、各単位ドライバ７１の動作は、同様であるので、代表的に、１つの単位ドライバ７１の動作を説明する。
【０１０９】
まず、ＦＥＴＮ１がオフ、ＦＥＴＮ２がオンしている。このため、単位ドライバ７１（プッシュプル回路８６）の出力電圧（ＶＯＵＴ）は、グランドレベルになっている。
【０１１０】
次に、ハイレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力される。制御ロジック部８５からハイレベルの信号が出力され、そのハイレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１１１】
そして、低電圧側では、インバータ８４でそのハイレベルの信号が反転し、ローレベルの信号になり、ＦＥＴＮ２のゲートに入力される。
【０１１２】
一方、高電圧側では、ＦＥＴＮ３がオンし、ローレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ローレベルの信号が出力され、インバータ８３でそのローレベルの信号がハイレベルの信号になり、ＦＥＴＮ１のゲートに入力される。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。
【０１１３】
これにより、ＦＥＴＮ２は、オフし、コンデンサＣ１が所定の電圧（５Ｖ−ダイオードでの電圧降下分）まで充電され、ＦＥＴＮ１がオンする。
【０１１４】
ＦＥＴＮ２がオフし、ＦＥＴＮ１がオンすると、第２の圧電体６ｂに順バイアス電圧が印加され、第２の圧電体６ｂの充電が開始され、出力電圧（ＶＯＵＴ）は、急激に２００Ｖまで増大する。なお、第１の圧電体６ａが充電状態にあるときは、その第１の圧電体６ａの放電が開始される。また、第２の圧電体６ｂは放電状態にある。
【０１１５】
この第２の圧電体６ｂに順バイアス電圧が印加された状態では、第２の圧電体６ｂは圧電効果により収縮する。
【０１１６】
また、インバータ８３からはハイレベルの信号が出力されているので、コンデンサＣ１の充電状態は保持され、さらに、ブートストラップ回路８０の作用により、出力電圧（ＶＯＵＴ）が増大するのに対応してＦＥＴＮ１のゲートに入力される電圧が増大し、そのＦＥＴＮ２のゲートに入力される電圧は、「出力電圧＋コンデンサＣ１の電圧」となる。このため、出力電圧（ＶＯＵＴ）が増大してもＦＥＴＮ１がオンした状態を保持することができる。
【０１１７】
なお、出力電圧（ＶＯＵＴ）が２００Ｖに達するときは、ＦＥＴＮ２のゲートに入力される電圧は、２０４．４Ｖ（但し、４．４Ｖは、コンデンサＣ１の電圧）となる。
【０１１８】
次に、ローレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力される。制御ロジック部８５からローレベルの信号が出力され、そのローレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１１９】
そして、低電圧側では、インバータ８４でそのローレベルの信号が反転し、ハイレベルの信号になり、ＦＥＴＮ２のゲートに入力される。
【０１２０】
一方、高電圧側では、ＦＥＴＮ３がオフし、ハイレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ハイレベルの信号が出力され、インバータ８３でそのハイレベルの信号がローレベルの信号になり、ＦＥＴＮ１のゲートに入力される。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ハイレベルの信号を出力するタイミングを調整する。
これにより、ＦＥＴＮ１は、オフし、ＦＥＴＮ２がオンする。
【０１２１】
ＦＥＴＮ１がオフし、ＦＥＴＮ２がオンすると、第２の圧電体６ｂの放電が開始され、出力電圧（ＶＯＵＴ）は、急激にグランドレベルまで減少する。一方、第１の圧電体６ａに順バイアス電圧が印加され、第１の圧電体６ａの充電が開始される。
【０１２２】
この際のＦＥＴＮ１のゲートとソースとの間の電圧は、「５Ｖ−ダイオードでの電圧降下分」であるので、前記第２の圧電体６ｂの充電のときのＦＥＴＮ１のゲートとソースとの間の電圧と同様であり、これにより、第２の圧電体６ｂの放電時の特性と、第２の圧電体６ｂの放電時の特性とを同じにすることができる。なお、同様に、第１の圧電体６ａの放電時の特性と、第１の圧電体６ａの放電時の特性とを同じにすることができる。
【０１２３】
なお、第１の圧電体６ａに順バイアス電圧が印加された状態では、第１の圧電体６ａは圧電効果により収縮する。
【０１２４】
以上説明したように、このアクチュエータ駆動装置２００によれば、ＦＥＴＮ１とＦＥＴＮ２とが同チャネルのＦＥＴであるので、ＦＥＴＮ１をオンするときと、ＦＥＴＮ２をオンするときとで、出力特性を同じにすることができる。
【０１２５】
また、ＦＥＴＮ１とＦＥＴＮ２とは、それぞれ、Ｐ型チャネルのＦＥＴではなく、Ｎ型チャネルのＦＥＴであるので、高性能のアクチュエータ駆動回路４００（ＩＣチップ３００）を実現することができる。
【０１２６】
また、ブートストラップ回路８０を有しているので、単位ドライバ７１から出力される電圧の変動に応じて、ＦＥＴＮ１のゲートに入力する電圧が調整され、これにより、ＦＥＴＮ１がオンした状態を確実に保持することができる。
【０１２７】
以上、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。
【０１２８】
なお、前記実施形態では、第１の圧電体および第２の圧電体に交互に電圧を印加するよう構成されているが、これに限定されず、例えば、第１の圧電体と第２の圧電体とに同時に電圧を印加するよう構成されていてもよい。
【０１２９】
また、アクチュエータと、アクチュエータ駆動回路のドライバ回路との接続パターンは、前記実施形態には限定されず、例えば、図１１に示すように、第１の圧電体６ａの電極膜６２と、第２の圧電体６ｂの電極膜６２とをそれぞれ接地するように構成してもよい。
【０１３０】
この場合は、第１の圧電体６ａに順バイアス電圧が印加され、第２の圧電体６ｂに逆バイアス電圧が印加された状態と、第１の圧電体６ａに逆バイアス電圧が印加され、第２の圧電体６ｂに順バイアス電圧が印加された状態とが交互に繰り返される。
【０１３１】
そして、第１の圧電体６ａに順バイアス電圧が印加され、第２の圧電体６ｂに逆バイアス電圧が印加されると、第１の圧電体６ａは圧電効果により収縮し、第２の圧電体６ｂは圧電効果により伸長する。一方、第１の圧電体６ａに逆バイアス電圧が印加されると、第１の圧電体６ａは圧電効果により伸長し、第２の圧電体６ｂに順バイアス電圧が印加されと、第２の圧電体６ｂは圧電効果により収縮する。
【０１３２】
また、アクチュエータは、前記実施形態ではプレートの両面にそれぞれ圧電体が固定されたものとなっているが、これに限定されず、例えば、プレートの片面（上面または下面）に圧電体が固定されたものであってもよい。
【０１３３】
また、アクチュエータは、前記実施形態では、繊維機械用のものであるが、本発明では、他の用途であってもよい。
【符号の説明】
【０１３４】
１            繊維機械用ユニット
２            アクチュエータ（繊維機械用圧電アクチュエータ素子）
２１          基端部
２２          中央部
２３          先端部
３            支持体
３１          固定支持部
３１１        凹部
３２          中間支持部
３２１        棒状体
３３          回動支持部
３３１        棒状体（軸）
３４          基板
４            操作部材（フィンガ）
５            プレート（シム材）
５１          上面
５２          下面
６ａ          第１の圧電体
６ｂ          第２の圧電体
６１          圧電セラミックス
６２、６３    電極膜
６４、６５    半田
６６、６７    導線
７０          ドライバ回路
７１          単位ドライバ
８０          ブートストラップ回路
８１          電圧電流変換部
８２          タイミングジェネレータ
８３、８４    インバータ
８５          制御ロジック部
８６          プッシュプル回路
８７、８８    電源
９０          ロジック回路
９１          シフトレジスタ
９２          フリップフロップ
９３          ラッチ回路部
９４          ラッチ回路
９５          ＮＡＮＤゲート
９６          ＸＯＲゲート
１０          連結部材
１１          ソルダーレジスト膜
１２          絶縁膜
１００        繊維機械
１０１        編成シリンダ
１０２        編成針（編み針）
１０３        ボビン
１０４        突部
１０５        フック
１０６        糸
１０７        押圧部
１１１、１１２、１１３  ライン
２００        アクチュエータ駆動装置
３００        ＩＣチップ
３０１        ハウジング
３０２        ピン
４００        アクチュエータ駆動回路
５００        制御装置
５０１        制御部
Ｃ１          コンデンサ
Ｄ１、Ｄ２    ダイオード
Ｎ１、Ｎ２、Ｎ３  ＦＥＴ
Ｒ            抵抗
Ａ            矢印
Ｏ            軸
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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