(57)【要約】【課題】  寄生抵抗を低減可能な半導体装置を提供する。【解決手段】  半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。【選択図】      図４
2013065672.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層の表面に沿って延びる突起を有する第１半導体層と、
前記突起の表面をゲート絶縁膜を挟んで覆うゲート電極と、
前記突起の前記ゲート電極により覆われる部分と別の部分の側面上に形成され、溝を有する第２半導体層と、
前記第２半導体層内に形成されたソース／ドレイン領域と、
前記溝内の表面を含め前記第２半導体層の表面を覆うシリサイド膜と、
前記シリサイド膜と接する導電性のプラグと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２半導体層が、
前記突起の前記ゲート電極の側面上に形成され、第１半導体材料からなる第１膜と、
前記第１膜の前記突起と反対の面上に形成され、特定のエッチングに対して前記第１半導体材料と異なる特性を有する第２半導体材料からなり、前記第１膜より低い上面を有する第２膜と、
前記第２膜の前記第１膜と反対の面上に形成され、前記第１半導体材料からなり、前記第２膜より高い上面を有し、前記第１膜とともに前記第２膜の上方において前記溝を形成する第３膜と、
を具備することを特徴とする、請求項１の半導体装置。
【請求項３】
前記第１半導体材料および第２半導体材料の一方が、シリコンであり、
前記第１半導体材料および第２半導体材料の他方が、シリコン・ゲルマニウムである、
ことを特徴とする、請求項２の半導体装置。
【請求項４】
第１半導体層の表面に沿って延びる突起を有する第１半導体層を形成することと、
前記突起の表面をゲート絶縁膜を挟んで覆うゲート電極を形成することと、
前記突起の前記ゲート電極により覆われる部分と別の部分の側面上に第２半導体層を形成することと、
前記第２半導体層の表面に溝を形成することと、
前記第２半導体層内にソース／ドレイン領域を形成することと、
前記溝内の表面を含め前記第２半導体層の表面を覆うシリサイド膜を形成することと、
前記シリサイド膜と接する導電性のプラグを形成することと、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２半導体層を形成することが、
前記突起の側面上に第１半導体材料からなる第１膜を形成することと、
前記第１膜の前記突起と反対の面上に、特定のエッチングに対して前記第１半導体材料と異なる特性を有する第２半導体材料からなる第２膜を形成することと、
前記第２膜の前記第１膜と反対の面上に前記第１半導体材料からなる第３膜を形成すること、
を具備し、
前記溝を形成することが、前記第２半導体材料を前記第１半導体材料に対して選択的にエッチングするエッチングによって、前記第２膜の上面を後退させることを具備する、
ことを特徴とする、請求項４の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＦｉｎＦＥＴ（field effect transistor）は、細長い形状の半導体（フィン）をチャネルとし、フィンの表面に形成されたゲート絶縁膜を介してゲート電極がフィンチャネルを覆う構造を有する。フィンの幅をゲート長より微細にすることによって、ゲート電極のチャネル電位に対する支配力が高まり、チャネル中の不純物濃度を高くせずに短チャネル効果を抑制できる。このため、ＦｉｎＦＥＴは、チャネル中のキャリアの移動度が高い、不純物揺らぎによる閾値電圧のばらつきが小さい、などの点で有利なデバイスである。しかしながら、微細なフィンによる寄生抵抗増加がデバイスの性能劣化を引き起こす。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３２９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
寄生抵抗を低減可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体装置は、第１半導体層の表面に沿って延びる突起を有する第１半導体層を含む。ゲート電極は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝を有する。ソース／ドレイン領域は、第２半導体層内に形成される。シリサイド膜は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。
【図面の簡単な説明】
【０００６】
【図１】参考用の半導体装置の製造工程中の一状態を示す断面図。
【図２】図１に続く状態を示す図。
【図３】図２に続く状態を示す図。
【図４】第１実施形態に係る半導体装置の製造工程中の一状態を示す断面図。
【図５】第１実施形態に係る半導体装置の製造工程中の一状態を示す平面図。
【図６】図４（ａ）に続く状態を示す断面図。
【図７】図６に続く状態を示す断面図。
【図８】図７に続く状態を示す断面図。
【図９】図８に続く状態を示す断面図。
【図１０】図９に続く状態を示す断面図。
【図１１】図１０に続く状態を示す断面図。
【図１２】図１１に続く状態を示す断面図。
【図１３】図１２に続く状態を示す断面図。
【図１４】図１３に続く状態を示す断面図。
【図１５】図１４に続く状態を示す断面図。
【図１６】図１５に続く状態を示す断面図。
【図１７】第１実施形態の変形例に係る半導体装置の製造工程中の一状態を示す断面図。
【図１８】図１７に続く状態を示す断面図。
【図１９】第２実施形態に係る半導体装置の製造工程中の一状態を示す断面図。
【図２０】図１９に続く状態を示す断面図。
【図２１】図２０に続く状態を示す断面図。
【図２２】図２１に続く状態を示す断面図。
【図２３】図２２に続く状態を示す断面図。
【図２４】図２３に続く状態を示す断面図。
【図２５】第２実施形態の変形例に係る半導体装置の製造工程中の一状態を示す断面図。
【図２６】図２５に続く状態を示す断面図。
【発明を実施するための形態】
【０００７】
本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。上述の微細なフィンに起因する大きな寄生抵抗を低減するために、ゲート側壁の形成後にソース／ドレインのための半導体層をエピタキシャル成長させ、その表面にシリサイドを形成することが広く行なわれる。具体的には、まず図１に示されるように、例えばシリコンからなる基板１０１上にフィン１０２が形成される。１０３は、ＳＴＩ（shallow trench isolation）であり、１０４は絶縁材料からなるキャップ膜である。図１に示すステップの時点で、フィン１０２の一部は、フィンと直交する平面形状を有するゲート電極によりその表面を覆われている。ゲート電極は、図１に示す断面とは異なる断面に対応する位置に設けられており、このため図１には現れていない。次に、フィン１０２を覆うオフセット・スペーサ膜が成膜され、オフセット・スペーサ膜を介したイオン注入を通じてソース／ドレイン・エクステンションが形成される。次にオフセット・スペーサ膜の表面にサイドウォール・スペーサ膜を成膜した後、オフセット・スペーサ膜とサイドウォール・スペーサ膜を同時に加工して、オフセット・スペーサおよびサイドウォール・スペーサが形成される。オフセット・スペーサおよびサイドウォール・スペーサはゲート電極の側面に形成されて、ゲート電極を周囲の導体と電気的に絶縁する役割を持つが、ソース/ドレイン領域には残存しないよう加工されるため、ソース/ドレイン領域に対応する図１の断面ではオフセット・スペーサおよびサイドウォール・スペーサは存在しない。
【０００８】
次に、図２に示されるように、フィン１０２を基礎として用いて、ソース／ドレイン領域となる半導体層１０５をエピタキシャル成長を用いて形成する。図２は、フィン側面の面方位が（１００）である場合を示している。図２に示されるように、半導体層１０５は、フィンの両側面を覆う。続いて半導体層１０５にイオンが注入されて、半導体層１０５にソース／ドレイン領域が形成される。
【０００９】
次に、図３に示されるように、半導体層１０５の表面にシリサイド膜１０６が形成される。次いで、層間絶縁膜およびコンタクト・プラグ等（図示せず）が形成される。
【００１０】
ソース／ドレイン領域１０５の寄生抵抗の主要因は、シリコンからなるソース／ドレイン領域１０５とシリサイド膜１０６との界面抵抗である。このため、界面抵抗を低減することがＦｉｎＦＥＴの性能を向上させるための鍵である。界面抵抗の低減には、以下の３つの策が有効である。１つ目は、界面に形成されるショットキー・バリア・ハイトの低減である。ショットキー・バリア・ハイトは、シリサイドの材料およびその相に依存する。２つ目は、界面での活性化している不純物濃度を高くすることである。３つ目は、界面の面積、すなわちソース／ドレイン領域１０５とシリサイド膜１０６との接触面積を増やすことである。現在のところ、３つ目の接触面積を増やすための有効な技術の提案は、少ない。
【００１１】
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想には、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１実施形態）
図４は、第１実施形態に係る半導体装置の製造工程中の一状態を示す断面図である。図４（ａ）、図４（ｂ）、図４（ｃ）は、それぞれ、図５のＩＶＡ−ＩＶＡ´、ＩＶＢ−ＩＶＢ´、ＩＶＣ−ＩＶＣ´の断面を示す。図５は、第１実施形態に係る半導体装置の製造工程中の一状態を示す平面図である。
【００１４】
図４（ａ）〜図４（ｃ）に示されるように、例えばシリコンからなる基板１の表面にフィン（突起）２が形成されている。フィン２は、一方向（図５の上下方向）に沿って延びる平面形状を有し、例えば１０〜３０ｎｍの幅を有し、側面は（１００）の面方位を有する。フィン２の形成には、まず、フィン２の形成予定領域を覆うとともにその他の領域において開口を有するキャップ膜４が形成される。キャップ膜４は、例えばＳｉ３Ｎ４からなる。次に、キャップ膜４をマスクとして用いて基板１を例えばＲＩＥ（reactive ion etching）等の異方性エッチングによりパターニングすることによりフィン２が形成される。基板１のフィン２以外の領域の表面には、絶縁材料からなるＳＴＩ（shallow trench isolation）３が形成されている。ＳＴＩ３は、素子分離層として機能する。
【００１５】
フィン２のうちのフィン２の延びる方向に沿った一部の領域は、フィン側面に形成されたゲート絶縁膜１１を介してゲート電極１２により覆われる。図４（ｂ）はゲート絶縁膜１１およびゲート電極１２を含むチャネル領域の断面図である。ゲート絶縁膜１１は、フィン２の両側面に形成され、例えばシリコン酸化膜からなる。ゲート絶縁膜１１およびキャップ膜４は、ゲート電極１２により覆われる。フィン２のうちのゲート絶縁膜１１およびゲート電極１２により覆われる領域は、図５に示されるように、フィン２の延びる方向に沿った一部であり、ゲート電極１２が形成される領域をゲート電極部６と称する。一方、ゲート電極１２を含まない領域をソース／ドレイン部７と称する。
【００１６】
ゲート電極１２は、フィン２と交わる方向（典型的には直交する方向）に沿って延びる。ゲート電極１２の形成には、まず、キャップ膜４の形成後に、フィン側面にゲート絶縁膜１１を形成してから、基板１およびＳＴＩ３上の全面に、ゲート電極１２の材料となる導電膜を成膜し、次に導電膜上にキャップ膜１３の材料となる絶縁膜（例えばＳｉ３Ｎ４）を成膜する。キャップ膜１３は、ゲート電極加工のハードマスクとして機能し、ゲート電極１２の形成予定領域の上方に形成される。次に、キャップ膜１３をマスクとして用いて、導電膜を例えばＲＩＥ等の異方性エッチングによりパターニングすることによりゲート電極１２が形成される。
【００１７】
続く図６〜図８は、ソース／ドレイン部７のみ、すなわち図４（ａ）に対応する断面を製造工程に沿って順に示している。図４（ａ）に続いて、図６に示されるように、ここまでの工程によって得られた構造の全面が、Ｓｉ３Ｎ４からなるオフセット・スペーサ膜１４により覆われる。すなわち、図６の断面では、オフセット・スペーサ膜１４は、ＳＴＩ３、フィン２、キャップ膜４を覆い、ゲート電極部６（すなわち図５のＩＶＡ−ＩＶＡ´の断面）においては、ゲート電極１２およびキャップ膜１３を覆う。
【００１８】
次に、図７に示されるように、ソース／ドレイン部７において、オフセット・スペーサ膜１４を介してフィン２の内部に不純物が注入される。不純物注入は、例えばフィン２に対して斜めイオン注入１５などを用いて行われる。このとき不純物は、フィン２のＳＴＩ表面より上方の領域に注入され、ソース／ドレイン・エクステンション領域２１を形成する。
【００１９】
次に、図８に示されるように、サイドウォール・スペーサ２２を形成するための材料として例えばＳｉ３Ｎ４がオフセット・スペーサ膜１４の上に成膜される。
【００２０】
続く図９（ａ）は、図８の状態からＲＩＥ等を用いてサイドウォール・スペーサを加工した後のソース／ドレイン断面を示しており、図９（ｂ）はゲート電極部６、すなわち図５のＩＶＣ−ＩＶＣ´に沿った断面を示している。図９（ａ）に示されるように、ソース／ドレイン部７ではサイドウォール・スペーサ２２およびオフセット・スペーサ膜１４が完全に除去されて、ＳＴＩ表面より上方にあるフィン２が露出する。一方、図９（ｂ）に示されるように、ゲート電極部６では、オフセット・スペーサ膜１４およびサイドウォール・スペーサ２２は残存し、ゲート電極１２の側面を完全に覆った状態になる。このように、サイドウォール・スペーサ２２およびオフセット・スペーサ膜１４を、ソース／ドレイン部７では完全に除去するとともにゲート電極部６ではゲート電極１２の側面を完全に覆った状態にすることは、ＳＴＩ表面より上方にあるフィン２の高さとゲート電極１２の高さの違いを利用したゲート電極加工のオーバーエッチングで行うことができるが、その際に、キャップ膜１３が残存するようにキャップ膜１３とキャップ膜４の膜厚を設定することが必要である。
【００２１】
続く図１０〜図１６は、ソース／ドレイン部７のみ、すなわち図４（ａ）に対応する断面を製造工程に沿って順に示している。図１０に示されるように、ソース／ドレイン部７のフィン２の両側面上に第１材料からなる第１膜２５、第２材料からなる第２膜２６、第１材料からなる第３膜２７がエピタキシャル成長により順次形成される。第１材料および第２材料は、特定のエッチングに対して異なる速度でエッチングされるように選択される。特に、第１材料と第２材料との間のエッチング選択比が大きいものが好ましい。具体例としては、第１材料および第２材料は、一方がシリコンで、他方がシリコン・ゲルマニウムである。または、第１材料および第２材料の組合せは、それぞれシリコンおよびシリコン・カーボン等である。第１膜２５と第３膜２７は、必ずしも同じ材料でなくてもよい。相違する第１膜２５の材料および第３膜２７の材料２７が、第２膜２６の材料に対してエッチング選択比を有していれば良い。
【００２２】
第１膜２５はフィン２の側面上に形成される。続いて、第２膜２６が、第１膜２５の露出している側面上および上面上に形成される。続いて、第３膜２７が、第２膜２６の露出している側面上および上面上に形成される。
【００２３】
次に、図１１に示されるように、例えばＲＩＥ等の異方性エッチングによって、第１膜２５、第２膜２６、第３膜２７の上面が後退させられる。この結果、第１膜２５および第２膜２６の上面が露出する。また、この後退のためのステップによって、キャップ膜４の上面が後退する。第１膜２５、第２膜２６、第３膜２７からなる構造は、ソース／ドレイン領域のための半導体層２８を構成する。次に、図１２に示されるように、例えばウェット・エッチングによって、キャップ膜４が除去される。
【００２４】
次に、図１３に示されるように、ソース／ドレイン領域形成のための不純物が、サイドウォール・スペーサ２２を介して半導体層２８およびすでに不純物注入されたフィン領域２１に注入されることで、ソース／ドレイン領域３０が形成される。
【００２５】
次に、図１４に示されるように、第１膜２５、第２膜２６、第３膜２７のうちの第２膜２６の一部が除去される。この選択的除去は、第１膜２５および第３膜２７を構成する第１材料と、第２膜２６を構成する第２材料との間で選択性を持つエッチングにより実行される。例えば、選択的エッチングは、第１膜２５および第３膜２７がシリコンで、第２膜２６がシリコン・ゲルマニウムの例では、過酢酸・弗酸混合液等を用いたウェット・エッチングにより達成可能である。第２膜２６が選択的にエッチングされることで第１膜２５と第３膜２７との間に溝３１が形成される。溝３１中において、第１膜２５および第３膜２７の側面は露出している。溝３１は、例として、図１４では、第１膜２５および第３膜２７の厚さの半分よりも深くに達し、第２膜２６が残存している。第２膜２６によって、第１膜２５と第３膜２７は接続されている。溝３１が深いほど、半導体２８の表面積は大きい。第２膜２６は、完全に除去されないようにエッチング量を設定する。
【００２６】
溝３１の幅は、第２膜２６の厚さを制御することで変えることが可能である。溝３１の深さは、第２膜２６の上面の後退量を制御することで変えることが可能である。このように、エッチング速度の相違する複数材料からなる半導体層２８を通じて、溝３１の形状を任意に制御することが可能である。溝３１は、図ではフィン２の両側に１つずつある場合を例示しているが、２つ以上であってもよい。２つ以上の溝３１の形成のためには、第３膜２７の外側にさらに第２材料からなる膜、第１材料からなる膜を形成すればよい。
【００２７】
次に、図１５に示されるように、第１膜２５、第２膜２６、第３膜２７（半導体層２８）の表面にシリサイド膜３３が形成される。シリサイド膜３３の形成のために、まず第１膜２５、第２膜２６、第３膜２７の表面にシリサイド膜３３を形成する金属元素の膜が堆積される。金属元素は、例えばＮｉ、Ｃｏ、Ｔｉ、Ｐｔ、Ｐｄ等である。次に、熱処理により、金属元素と、第１膜２５、第２膜２６、第３膜２７中のシリコンが反応してシリサイド膜３３が形成される。シリサイド膜３３は、第１膜２５の上面および溝３１内の側面、第２膜２６の上面、第３膜２７の上面および外側の側面および溝３１内の側面、フィン２の上面を覆う。第１膜２５、第２膜２６、第３膜２７は、エピタキシャル成長による形成されているため単結晶である。このため、シリサイド膜３３の厚さの制御性および抵抗値の点で多結晶の場合より優れる。第１膜２５、第２膜２６、第３膜２７からなる半導体層２８は溝３１を有する。このため、半導体層２８の表面積は、溝３１無しの場合の表面積より大きい。よって、シリサイド膜３３と半導体層２８との接触面積も、溝３１無しの場合の接触面積よりも大きい。
【００２８】
次に、図１６に示されるように、層間絶縁膜３６およびコンタクト・プラグ３７が形成される。具体的には、まず、ここまでの工程で得られた構造上の全面に、層間絶縁膜３６が例えばＣＶＤ（chemical vapor deposition）等によって堆積される。次に、層間絶縁膜３６上にコンタクト・プラグ３７の形成予定領域に開口を有するマスクが形成され、マスクを介した例えばＲＩＥ等の異方性エッチングによってコンタクト・ホールが形成される。コンタクト・ホールの形成の際、溝３１中の層間絶縁膜３６も除去される。次に、コンタクト・ホール内にコンタクト・プラグ３７となる導電材料が埋め込まれる。コンタクト・プラグ３７は、第１膜２５、第２膜２６、第３膜２７、フィン２の上面のシリサイド膜３３と接し、さらに、溝３１も埋め込んで溝３１内でもシリサイド膜３３と接する。コンタクト・プラグ３７は、溝３１内で第１膜２５と第３膜２７とを接続するように溝３１を埋め込むことが好ましい。しかしながら、第２膜２６が残存している場合は、コンタクト・プラグ３７が第１膜２５と第３膜２７とを接続することは必須ではない。こうして、ＦｉｎＦＥＴが完成する。
【００２９】
ＦｉｎＦＥＴには、１つのＦＥＴが複数のフィンをチャネルとして有するタイプのものがあり、このようなものはマルチフィンＦｉｎＦＥＴと呼ばれる。マルチフィンＦｉｎＦＥＴでは、ソース／ドレイン領域のフィン側面にエピタキシャル成長した膜で複数のフィンを接続してもよい。第１実施形態は、マルチフィンＦｉｎＦＥＴにも適用可能である。図１７は、第１実施形態の変形例に係る半導体装置の製造工程中の一状態におけるマルチフィンＦｉｎＦＥＴの断面図である。図１７は、ソース・ドレイン部７に対応する部分、すなわち図４（ａ）に対応する部分を示している。図１８は、図１７に続く状態を示す断面図である。
【００３０】
図１７は、図１１の状態に対応する。図１７に示されるように、図４（ａ）〜図４（ｃ）を参照して説明した工程と同じ工程によって、基板１の表面に複数のフィン２（図では２個を例示）が形成される。フィン同士は、後の第３膜２７の形成の結果、別々のフィン２に基づく第３膜２７同士が結合するような間隔を有する。次に、図６〜図９（ａ）および図９（ｂ）、ならびに図１１を参照して説明した工程と同じ工程によって、ソース／ドレイン・エクステンション２１が形成され、各フィン２の両側面上に、第１膜２５、第２膜２６、第３膜２７が形成される。別々のフィン２に基づいた第３膜２７同士は結合し、結果、フィン２相互間は第１膜２５、第２膜２６、第３膜２７により埋め込まれる。
【００３１】
次に、図１８に示されるように、図１２〜図１４を参照して説明した工程と同じ工程によって、ソース／ドレイン領域３０が形成され、各第２膜２６の上面が後退させられる。結果、第１膜２５と第３膜２７の各間隔に溝３１が形成される。この後、図１５を参照して説明した工程と同じ工程によって、シリサイド膜３３が形成される。シリサイド膜３３は、図１５と同様に、第１膜２５の上面および溝３１内の側面、第２膜２６の上面、第３膜２７の上面および外側の側面および溝３１内の側面、フィン２の上面を覆う。次に、図１６を参照して説明した工程と同じ工程によって、図１６と同じ構造を有する層間絶縁膜３６およびコンタクト・プラグ３７が形成される。
【００３２】
以上説明したように、第１実施形態に係る半導体装置によれば、フィン２の側面上の第１膜２５、第２膜２６、第３膜２７からなる半導体層２８は溝３１を有する。このため、半導体層２８の表面積は、溝３１無しの場合（図３等）の表面積より大きい。従って、このような半導体層２８の、溝３１内も含めた表面に形成されたシリサイド膜３３の表面積も溝３１無しの場合よりも大きい。これにより寄生抵抗の主要因である、半導体層２８とシリサイド膜３３との界面抵抗が低減して、ＦｉｎＦＥＴの性能を向上させることができる。この効果は、第２膜２６が残存する範囲において溝３１が深いほど大きい。また、エッチング速度の相違する複数材料から半導体層２８を形成することによって、溝３１の形状、ひいては半導体層２８とシリサイド膜３３との接触面積を任意に変えることで、ＦｉｎＦＥＴの特性を制御することが可能となる。
【００３３】
（第２実施形態）
第１実施形態はフィン側面の面方位が（１００）であるＦｉｎＦＥＴに関するものであり、第２実施形態は、フィン側面の面方位が（１１０）であるＦｉｎＦＥＴに関するものである。
【００３４】
図１９〜図２４は、第２実施形態に係る半導体装置の製造工程中の一状態を順に示す断面図である。図１９〜図２４は、ソース／ドレイン部７、すなわち第１実施形態の図４（ａ）に対応する断面を示している。これ以外の断面の構造は、第１実施形態と同じである。
【００３５】
まず、図１９の工程に先立って、図４（ａ）〜図４（ｃ）、図６〜図９（ａ）および図９（ｂ）を参照して説明したのと同じ工程が行なわれる。ただし、上記のように、フィン２は側面の面方位が（１１０）である。次に、図１９に示されるように、図１０を参照して説明したのと同じ工程によって、第１膜４１、第２膜４２、第３膜４３が形成される。第１膜４１は、フィン２の側面の面方位が（１１０）であることに起因して、第１実施形態の第１膜２５と異なる形状を有し、４つの（１１１）ファセット面で囲まれた菱形形状となる。第２膜４２、第３膜４３は、第１膜４１の表面に沿っている。第１膜４１、第２膜４２、第３膜４３の材料の組合せは、第１実施形態の第１膜２５、第２膜２６、第３膜２７の材料の組合せについての特徴と全く同じである。すなわち、最も典型的には、第１膜４１および第３膜４３は第１材料からなり、第２膜４２は第２材料からなり、第１材料および第２材料は特定のエッチングに対して異なる速度でエッチングされる。具体例は、第１実施形態について記述した通りである。第１膜４１、第２膜４２、第３膜４３からなる構造は、ソース／ドレイン領域のための半導体層４５を構成する。
【００３６】
次に、図２０に示されるように、図１３を参照して説明したのと同じ工程によって、ソース／ドレイン領域形成のための不純物が、サイドウォール・スペーサ２２を介して半導体層４５およびすでに不純物注入されたフィン領域２１に注入されることで、ソース／ドレイン領域４６が形成される。
【００３７】
次に、図２１に示されるように、例えばウェット・エッチングによって、キャップ膜４が除去される。この結果、フィン２の上方に溝５１が形成される。溝５１は、フィン２の上面を底面とし、第２膜４２および第３膜４３の積層構造を側壁として有する。溝５１内において、第２膜４２は露出している。
【００３８】
次に、図２２に示されるように、図１４を参照して説明したのと同じ工程によって、第２膜４２が一部、選択的に除去される。第１膜４１、第３膜４３は残存する。この選択的除去は、溝５１の側面から第２膜４２の面に達した薬液により、この面を起点として第２膜４２の広がる方向に沿って第２膜４２が除去されることによって進行する。この結果、第１膜４１と第３膜４３の間に溝５２が形成される。溝５２は、第１膜４１の表面に沿っている。溝５２は、例として、図２２では、第１膜４１の下側の稜まで達し、第２膜４２が残存している。第２膜４２によって、第１膜４１と第３膜４３は接続されている。溝５２が深いほど、半導体層４５の表面積が大きい。第２膜４２は、完全に除去されないようにエッチング量を設定する。
【００３９】
次に、図２３に示されるように、図１５を参照して説明したのと同じ工程によって、第１膜４１、第２膜４２、第３膜４３（半導体層４５）の表面にシリサイド膜３３が形成される。シリサイド膜３３は、第１膜４１の溝５２内を含む表面、第２膜４２の上面、第３膜４３の溝５２内を含む表面、フィン２の上面を覆う。第１膜４１、第２膜４２、第３膜４３からなる半導体層４５は溝５２を有する。このため、シリサイド膜３３と、半導体層４５の表面積は、溝５２無しの場合の表面積より大きい。よって、シリサイド膜３３と膜４１〜４３の半導体層との接触面積も、溝５２無しの場合の接触面積よりも大きい。
【００４０】
次に、図２４に示されるように、図１６を参照して説明したのと同じ工程によって、層間絶縁膜３６およびコンタクト・プラグ３７が形成される。コンタクト・プラグ３７は、第１膜４１、第２膜４２、第３膜４３の上面のシリサイド膜３３と接し、さらに、溝５２も埋め込んで溝５２内でもシリサイド膜３３と接する。コンタクト・プラグ３７は、溝５２内で第１膜４１と第３膜４３とを接続するように溝５２を埋め込むことが好ましい。しかしながら、第２膜４２が残存している場合は、コンタクト・プラグ３７が第１膜４１と第３膜４３とを接続することは必須ではない。こうして、ＦｉｎＦＥＴが完成する。
【００４１】
第１実施形態と同じく、第２実施形態もマルチフィンＦｉｎＦＥＴに適用可能である。図２５は、第２実施形態の変形例に係る半導体装置の製造工程中の一状態を示す断面図であり、マルチフィンＦｉｎＦＥＴを示している。図２６は、図２５に続く状態のソース・ドレイン部７に対応する部分の断面図である。
【００４２】
図２５は、図１９の状態に対応する。図２５に示されるように、図４（ａ）〜図４（ｃ）を参照して説明した工程と同じ工程によって、基板１の表面に複数のフィン２（図では２個を例示）が形成される。フィン同士は、後の第３膜４３の形成の結果、別々のフィン２に基づく第３膜４３同士が結合するような間隔を有する。次に、図６〜図９（ａ）および図９（ｂ）、ならびに図１１を参照して説明した工程と同じ工程によって、ソース／ドレイン・エクステンション２１が形成される。次に、図１９を参照して説明した工程と同じ工程によって、各フィン２の両側面上に、第１膜４１、第２膜４２、第３膜４３が形成される。別々のフィン２に基づいた第３膜４３同士は結合する。
【００４３】
次に、図２６に示されるように、図２０〜図２２を参照して説明した工程と同じ工程によって、第２膜４２が、溝５２中の面から第２膜４２の広がる方向に沿って一部除去される。この結果、第１膜４１と第３膜４３の間に溝５２が形成される。この後、図２３を参照して説明した工程と同じ工程によって、シリサイド膜３３が形成される。シリサイド膜３３は、図２３と同様に、第１膜４１の溝５２内を含む表面、第２膜４２の上面、第３膜４３の溝５２内を含む表面、フィン２の上面を覆う。次に、図２４を参照して説明した工程と同じ工程によって、図２４と同じ構造を有する層間絶縁膜３６およびコンタクト・プラグ３７が形成される。
【００４４】
以上説明したように、第２実施形態に係る半導体装置によれば、第１実施形態と同じく、フィン２の側面上の第１膜４１、第２膜４２、第３膜４３からなる半導体層４５は溝５２を有する。このため、第１実施形態と同じ原理により半導体層４５とシリサイド膜３３との界面抵抗を低減できる。この効果は、第２膜４２が残存する範囲において溝５２が深いほど大きい。また、第１実施形態と同じく、エッチング速度の相違する複数材料から半導体層４５を形成することによって、溝５２の形状、ひいては半導体層とシリサイド膜３３との接触面積を任意に変えることで、ＦｉｎＦＥＴの特性を制御することが可能となる。
【００４５】
第２実施形態において説明されていない点については、第１実施形態における説明が当てはまる。
【００４６】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００４７】
１…基板、２…フィン、３…ＳＴＩ、４…キャップ膜、６…ゲート電極部、７…ソース／ドレイン部、１１…ゲート絶縁膜、１２…ゲート電極、１３…キャップ膜、１４…オフセット・スペーサ膜、１５…イオン注入、２１…ソース／ドレイン・エクステンション領域、２２…サイドウォール・スペーサ、２５…第１膜、２６…第２膜、２７…第３膜、２８…半導体層、２９…イオン注入、３０…ソース／ドレイン領域、３１…溝、３３…シリサイド膜、３６…層間絶縁膜、３７…コンタクト・プラグ、４１…第１膜、４２…第２膜、４３…第３膜、４５…半導体層、４６…ソース／ドレイン領域、５１…溝、５２…溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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