(57)【要約】【課題】電源投入により自走的にメモリセルアレイの動作テストを実行する。【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置は、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。【選択図】  図１
2013065365.tif 000002
【特許請求の範囲】
【請求項１】
ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、電源投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置であって、
前記ロムヒューズブロックは、
前記自走テストの起動パラメーターを格納するパラメーター領域と、
前記自走テストのコマンドシーケンスを格納するテストパターン領域と、
を有し、
前記コマンドレジスタは前記起動パラメーターを読み取り、前記自走テストの起動信号を出力し、
前記自走テスト部は、
前記起動信号に基づいて前記コマンドシーケンスを読み出すコマンドダウンローダー回路と、
読み出された前記コマンドシーケンスをデコード処理するコマンドデコード回路と、
デコード処理された前記コマンドシーケンスに基づいて前記メモリセルアレイの自走テストを実行するコマンド実行回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、電源投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置であって、
前記ロムヒューズブロックは、
前記自走テストの起動パラメーターを格納するパラメーター領域と、
前記自走テストのコマンドシーケンスを格納するテストパターン領域と、
を有し、
前記コマンドレジスタは前記起動パラメーターを読み取り、前記自走テストの起動信号を出力し、
前記自走テスト部は、
前記起動信号に基づいて前記コマンドシーケンスを読み出すコマンドダウンローダー回路と、
読み出された前記コマンドシーケンスをデコード処理するコマンドデコード回路と、
デコード処理された前記コマンドシーケンスに基づいて前記メモリセルアレイの自走テストを実行するコマンド実行回路と、
前記メモリセルアレイの自走テスト結果が所定値を満足しているかを判定する比較部、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記自走テスト部は、前記コマンドシーケンスが実行されているときにステータス情報を読み取り、前記ステータス情報に基づいて前記自走テストのテストシーケンスを制御するコマンドバッファ
を更に具備することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記起動パラメーターの書き込み及び前記コマンドシーケンスの書き込みは、テスタにより実行されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、或いはＦｅＲＡＭであることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、高電位側電源及び低電位側電源の投入により前記メモリセルアレイの自走テストを実行する不揮発性半導体記憶装置の試験方法であって、
前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターを読み取る工程と、
前記起動パラメーターが前記自走テストの起動パラメーターである場合、前記ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出す工程と、
読み出された前記コマンドシーケンスをデコード処理する工程と、
デコード処理された前記コマンドシーケンスに基づいて前記自走テストを実行する工程と、
自走テスト結果が所定値を満足するのかを判定する工程と、
を有することを特徴とする不揮発性半導体記憶装置の試験方法。
【請求項７】
自走テストの判定結果後に前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターをディセーブル状態に書き換えることを特徴とする請求項６に記載の不揮発性半導体記憶装置の試験方法。
【請求項８】
ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備え、高電位側電源及び低電位側電源の投入により前記メモリセルアレイの自走テストを実行するウェハ状態での不揮発性半導体記憶装置の試験方法であって、
前記不揮発性半導体記憶装置をウェハ状態でテストを実行する工程と、
前記不揮発性半導体記憶装置のチップの良否を判定する工程と、
良品と判定された前記不揮発性半導体記憶装置のチップにプローブを介して前記高電位側電源及び前記低電位側電源を供給し、前記ロムヒューズブロックのパラメーター領域に格納される起動パラメーターに基づいて前記ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出し、デコード処理された前記コマンドシーケンスに基づいて良品と判定された前記不揮発性半導体記憶装置のチップに前記自走テストを複数回繰り返す工程と、
自走テスト結果が所定値を満足するのかを判定する工程と、
を有することを特徴とする不揮発性半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその試験方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置の信頼性試験では、システムに組み込まれたファームウェアを起動してメモリセルアレイのテストを実行している。また、メモリテスタなどの試験装置を用いてメモリセルアレイのテストを実行している。
【０００３】
不揮発性半導体記憶装置の信頼性試験では、ファンクションテストを実行する割合よりもプログラム動作や消去動作などデバイスに対する単純な動作評価の割合の方が大きい。このため、現状では信頼性試験設備に要する投資が大きく、テスト内容に対してアンバランスになっており、最適な試験装置が存在しないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３２３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電源投入により自走的にメモリセルアレイの動作テストを実行する不揮発性半導体記憶装置及びその試験方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。ロムヒューズブロックは、パラメーター領域及びテストパターン領域を有する。パラメーター領域は、自走テストの起動パラメーターを格納する。テストパターン領域は、自走テストのコマンドシーケンスを格納する。コマンドレジスタは、起動パラメーターを読み取り、自走テストの起動信号を出力する。自走テスト部は、コマンドダウンローダー回路、コマンドデコード回路、及びコマンド実行回路を有する。コマンドダウンローダー回路は、起動信号に基づいてコマンドシーケンスを読み出す。コマンドデコード回路は、読み出されたコマンドシーケンスをデコード処理する。コマンド実行回路は、デコード処理されたコマンドシーケンスに基づいてメモリセルアレイの自走テストを実行する。
【０００７】
他の実施形態によれば、不揮発性半導体記憶装置の試験方法は、第１乃至５のステップを有し、高電位側電源及び低電位側電源の投入によりメモリセルアレイの自走テストを実行する。不揮発性半導体記憶装置はロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを備える。第１のステップでは、ロムヒューズブロックのパラメーター領域に格納される起動パラメーターを読み取る。第２のステップでは、起動パラメーターが自走テストの起動パラメーターである場合、ロムヒューズブロックのテストパターン領域に格納されるコマンドシーケンスを読み出す。第３のステップでは、読み出されたコマンドシーケンスをデコード処理する。第４のステップでは、デコード処理されたコマンドシーケンスに基づいて自走テストを実行する。第５のステップでは、自走テスト結果が所定値を満足する。
【図面の簡単な説明】
【０００８】
【図１】第一の実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】第一の実施形態に係るメモリセルアレイの構成を示すブロック図である。
【図３】第一の実施形態に係る自走テスト部の構成を示すブロック図である。
【図４】第一の実施形態に係る不揮発性半導体記憶装置の自走テストを示すフローチャートである。
【図５】第一の実施形態に係る自走テストの動作の流れを示す図である。
【図６】第一の実施形態に係る起動パラメーターの再書き込みを示す図である。
【図７】第二の実施形態に係る不揮発性半導体記憶装置の自走テストを示すフローチャートである。
【図８】第二の実施形態に係る自走テストの動作の流れを示す図である。
【図９】第三の実施形態に係る不揮発性半導体記憶装置のテストを示すフローチャートである。
【図１０】第三の実施形態に係るウェハバーインを説明する図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第一の実施形態）
まず、本発明の第一の実施形態に係る不揮発性半導体記憶装置及びその試験方法について、図面を参照して説明する。図１は不揮発性半導体記憶装置の概略構成を示すブロック図である。図２はメモリセルアレイの構成を示すブロック図である。図３は自走テスト部の構成を示すブロック図である。本実施形態では、メモリセルアレイのロムヒューズブロックに設けられるパラメーター領域に起動パラメーターを格納し、テストパターン領域にコマンドシーケンスを格納し、読み出されたコマンドシーケンスを用いてメモリセルアレイの自走テストを実行している。
【００１１】
図１に示すように、不揮発性半導体記憶装置９０には、メモリセルアレイ１、ローデコーダ２、センスアンプ回路３、カラムデコーダ４、アドレスレジスタ５、データ入出力バッファ６、コントローラ７、内部電圧発生回路８、及びコマンドレジスタ９が設けられる。不揮発性半導体記憶装置９０は、ＮＡＮＤフラッシュメモリである。
【００１２】
不揮発性半導体記憶装置９０は、テストや信頼性試験のときにテスタ１００と信号のやり取りを行い、テスタ１００から電源が供給される。
【００１３】
揮発性半導体記憶装置９０の信頼性試験では、コントローラ７に設けられる自走テスト部１２とメモリセルアレイ１に設けられるロムヒューズブロック１１（ＲＯＭ−ＦＵＳＥ  ＢＬＯＣＫ）を用いて、メモリセルアレイの自走テストが１回或いは複数回実行される。揮発性半導体記憶装置９０の信頼性試験では、ファンクションテストを実行する割合よりもプログラム動作（書き込み及び読み出し動作）や消去動作などデバイスに対する単純な動作評価の割合の方が大きい。
【００１４】
コントローラ７には、自走テスト部１２が設けられる。コントローラ７は、外部制御信号Ｓｓｏ（チップイネーブルＣＥｎ、書き込みイネーブルＷＥｎ、読み出しイネーブルＲＥｎ、アドレスラッチイネーブルＡＬＥ或いはコマンドラッチイネーブルＣＬＥなど）、データ入出力バッファ６から出力されるコマンドＣＭＤ、アドレスレジスタ５から出力される信号、及びコマンドレジスタ９から出力される信号が入力される。コントローラ７は、ローデコーダ２、センスアンプ回路３、アドレスレジスタ５、データ入出力バッファ６、及び内部電圧発生回路８を制御する信号をそれぞれ出力する。
【００１５】
データ入出力バッファ６は、入出力データＩ／Ｏ  Ｄａｔａを外部とやり取りする。データ入出力バッファ６は、コマンドＣＭＤをコントローラ７に出力する。データ入出力バッファ６は、アドレスＡｄｄをアドレスレジスタ５に出力する。
【００１６】
内部電圧発生回路８は、コントローラ７の指示に基づいて、ローデコーダ２及びメモリセルアレイ１に供給する各種電圧を発生する。
【００１７】
メモリセルアレイ１には、ロムヒューズブロック１１が設けられる。メモリセルアレイ１は、内部電圧発生回路８で生成される電圧（消去電圧Ｖｅｒａ）が入力される。メモリセルアレイ１は、ローデコーダ２から出力される信号が入力され、ワード線（ＷＬ）及び選択ゲート線が選択される。メモリセルアレイ１は、読み出し／書き込みデータをセンスアンプ回路３に出力する。
【００１８】
ローデコーダ２は、内部電圧発生回路８で生成される各種電圧（書き込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読み出し電圧Ｖｒｅａｄ、駆動電圧Ｖｓｇなど）が入力される。ローデコーダ２は、アドレスレジスタ５から出力されるアドレス情報が入力される。ローデコーダ２は、コントローラ７の指示に基づいて、ワード線（ＷＬ）及び選択ゲート線を選択する信号をメモリセルアレイ１に出力する。ローデコーダ２は、テストモードのときに外部端子Ｐａｄｅｘを介して外部電圧Ｖｅｘｔが入力される。
【００１９】
カラムデコーダ４は、アドレスレジスタ５から出力されるアドレス情報が入力される。カラムデコーダ４は、読み出し／書き込みデータを選択する。
【００２０】
センスアンプ回路３は、コントローラ７の指示に基づいて、メモリセルアレイ１から出力され、カラムデコーダ４で選択された読み出し／書き込みデータを増幅し、増幅された読み出し／書き込みデータをデータ入出力バッファ６に出力する。
【００２１】
図２に示すように、メモリセルアレイ１には、レギュラーブロックＲＢ０乃至ｎとロムヒューズブロック１１が設けられる。レギュラーブロックＲＢ０乃至ｎには複数のＰａｇｅがそれぞれ設けられる。ロムヒューズブロック１１には、パラメーター領域ＰＭＡとテストパターン領域ＴＰＡが設けられる。各レギュラーブロックは消去単位であり、各Ｐａｇｅは書き込み又は読み出し単位である。
【００２２】
パラメーター領域ＰＭＡには、メモリセルアレイ１の自走テストに使用される起動パラメーター、製品データ、タイミングデータ、及び不良ブロックアドレスデータなどが格納される。テストパターン領域ＴＰＡには、メモリセルアレイ１の自走テストに使用されるコマンドシーケンスや不揮発性半導体記憶装置９０のテストパターン情報などが格納される。
【００２３】
図３に示すように、コントローラ７の自走テスト部１２には、コマンドダウンローダー回路２１、コマンドデコード回路２２、コマンド実行回路２３、及び比較部２４が設けられる。
【００２４】
コマンドダウンローダー回路２１は、コマンドレジスタ９から出力される信号を入力する。コマンドデコード回路２２は、センスアンプ回路３から出力される信号をデコード処理する。コマンド実行回路２３は、デコード処理された信号に基づいてメモリセルアレイ１の自走テスト（レギュラーブロックＲＢ０乃至ＲＢｎの自走テスト）を実行する。比較部２４は、メモリセルアレイ１の自走テスト結果が所定値を満足するかの判定を行う。
【００２５】
ここでは、比較部２４をコントローラ７に設けているが、テスタ１００でメモリセルアレイ１の自走テスト結果が所定値を満足するかの判定を行ってもよい。判定をテスタ１００で行うとコントローラ７の回路規模の増大を抑制できる。
【００２６】
次に、不揮発性半導体装置の自走テストについて図４乃至６を参照して説明する。図４は不揮発性半導体装置の自走テストを示すフローチャートである。図５は自走テストの流れを示す図である。図６は起動パラメーターの再書き込みを示す図である。ここでは、自走テストは不揮発性半導体装置９０の信頼性試験に適用される。
【００２７】
図４に示すように、予め自走テストの開始前にテスタ１００を用いて、ロムヒューズブロック１１のパラメーター領域ＰＭＡにｅｎａｂｌｅ状態の起動パラメーターを書き込み、ロムヒューズブロック１１のテストパターン領域ＴＰＡに自走テストに用いられるコマンドシーケンスを書き込んでおく（ＳＴＥＰ０）。
【００２８】
次に、不揮発性半導体記憶装置９０に電源が投入され、パワーオンリードが実行される。例えばロムヒューズブロック１１から各種情報がレジスタにロードされて回路が動作状態となり、初期化される（ＳＴＥＰ１）。
【００２９】
続いて、図５に示すように、例えばテスタ１００から高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓが不揮発性半導体記憶装置９０に投入された後、コマンドレジスタ９がセンスアンプ回路３を介してパラメーター領域ＰＭＡの起動パラメーターを読み取る（ＳＴＥＰ２）。
【００３０】
そして、コマンドレジスタ９は、起動パラメーターがｅｎａｂｌｅ状態或いはｄｉｓａｂｌｅ状態かの判定を行う。ｄｉｓａｂｌｅ状態の場合は、自走テストは起動されない。ここでは、ｅｎａｂｌｅ状態の起動パラメーター（０１のデータ）が読み取られているので自走テストの起動ステップが開始される（ＳＴＥＰ３）。
【００３１】
次に、コマンドレジスタ９から出力される自走テストの起動信号がコマンドダウンローダー回路２１に入力され、コマンドダウンローダー回路２１が起動する（ＳＴＥＰ４）。
【００３２】
続いて、図５に示すように、コマンドダウンローダー回路２１は、テストパターン領域ＴＰＡに格納され、自走テストに用いられるコマンドシーケンスを読み出す。コマンドシーケンスは、例えば図中左端が動作（書き込みや消去など）を示し、図中中央部から右側がプログラムを示している（ＳＴＥＰ５）。
【００３３】
そして、図５に示すように、コマンドデコード回路２２は、センスアンプ回路３を介して読み出されたコマンドシーケンスを読み取る。コマンドデコード回路２２は、デコード処理されたコマンドシーケンスを出力する（ＳＴＥＰ６）。
【００３４】
次に、コマンド実行回路２３は、デコード処理されたコマンドシーケンスが入力され、コマンドシーケンスに基づいてメモリセルアレイ１の自走テスト（レギュラーブロックＲＢ０乃至ＲＢｎの自走テスト）を実行する（ＳＴＥＰ７）。
【００３５】
続いて、比較回路２４は、メモリセルアレイ１の自走テスト結果が所定値を満足するかの判定を行う（ＳＴＥＰ８）。
【００３６】
そして、自走テストの終了後、図６に示すように、例えばテスタ１００によりパラメーター領域ＰＭＡの起動パラメーターをｅｎａｂｌｅ状態からｄｉｓａｂｌｅ状態に変更する。この変更により、自走テストは再開されない（ＳＴＥＰ９）。
【００３７】
上述したＳＴＥＰ０乃至９を不揮発性半導体記憶装置９０のメモリセルアレイ１に対する自走テストに適用することにより、不揮発性半導体記憶装置９０の信頼性試験を実行することができる。このとき、高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓを供給するだけでよい。このため、高価で広い占有面積を有する信頼性試験装置を必要としない。
【００３８】
上述したように、本実施形態の不揮発性半導体記憶装置及びその試験方法では、メモリセルアレイ１、ローデコーダ２、センスアンプ回路３、カラムデコーダ４、アドレスレジスタ５、データ入出力バッファ６、コントローラ７、内部電圧発生回路８、及びコマンドレジスタ９が不揮発性半導体記憶装置９０に設けられる。高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓが投入される。コントローラ７に設けられる自走テスト部１２によりロムヒューズブロック１１のテストパターン領域ＴＰＡに格納されているコマンドシーケンスが読み出され、メモリセルアレイ１の自走テストが自動的に実行される。
【００３９】
このため、不揮発性半導体記憶装置９０に適用される信頼性試験装置やバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置９０の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置９０のテストを実施することができるので、不揮発性半導体記憶装置９０の生産能力を大幅に改善することができる。
【００４０】
（第二の実施形態）
次に、本発明の第二の実施形態に係る不揮発性半導体記憶装置及びその試験方法について、図面を参照して説明する。図７は不揮発性半導体記憶装置の自走テストを示すフローチャートである。図８は自走テストの流れを示す図である。本実施形態では、自走テスト部にコマンドバッファを設けている。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
本実施形態の不揮発性半導体記憶装置は、第一の実施形態の不揮発性半導体記憶装置９０とは自走テスト部１２ａの構成が異なり、それ以外の構成は第一の実施形態の不揮発性半導体記憶装置９０と同様な構成を有している。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤフラッシュメモリである。
【００４３】
図７に示すように、本実施形態の不揮発性半導体記憶装置の自走テストでは、ＳＴＥＰ０乃至ＳＴＥＰ６、及びＳＴＥＰ７乃至ＳＴＥＰ９が第一の実施形態の不揮発性半導体記憶装置９０の自走テストと同様であり、ＳＴＥＰ１１だけが追加されているだけなので異なる箇所のみ説明する。
【００４４】
図８に示すように、自走テスト部１２ａには、コマンドダウンローダー回路２１、コマンドデコード回路２２、コマンド実行回路２３、比較部２４、及びコマンドバッファ２５が設けられる。コマンドバッファ２５は、コマンドデコード回路２２とコマンド実行回路２３の間に設けられる。コントローラ７は、コマンドシーケンスが実行されている最中にステータス情報を読み取り、その情報をコマンドバッファ２５に出力する。
【００４５】
コマンドバッファ２５は、ステータス情報に基づいてステータスパスするまでデコード処理されたコマンドシーケンスの転送を見合わせる。また、コマンドバッファ２５は、パラメーター領域ＰＭＡに格納されているパススルー情報（０１と表記）に基づいてデコード処理されたコマンドシーケンスをそのまま転送する。このため、自走テストのテストシーケンスは、コマンドバッファ２５により制御されることとなる（ＳＴＥＰ１１）。これ以降のＳＴＥＰは第一の実施形態と同様なので説明を省略する。
【００４６】
上述したＳＴＥＰ０乃至６、ＳＴＥＰ１１、ＳＴＥＰ７乃至９を不揮発性半導体記憶装置のメモリセルアレイ１に対する自走テストに適用することにより、不揮発性半導体記憶装置の信頼性試験を実行することができる。このとき、高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓを供給するだけでよい。このため、高価で広い占有面積を有する信頼性試験装置を必要としない。
【００４７】
上述したように、本実施形態の不揮発性半導体記憶装置及びその試験方法では、高電位側電源Ｖｃｃと低電位側電源（接地電位）Ｖｓｓが投入される。コントローラ７に設けられる自走テスト部１２ａによりロムヒューズブロック１１のテストパターン領域ＴＰＡに格納されているコマンドシーケンスが読み出され、メモリセルアレイ１の自走テストが自動的に実行される。このとき、自走テスト部１２ａに設けられるコマンドバッファ２５により自走テストのテストシーケンスが制御される。
【００４８】
このため、コマンドバッファ２５により自走テストのテストシーケンスの制御が随時実行でき、第一の実施形態よりも不揮発性半導体記憶装置の信頼性試験を効率よく実行することができる。また、不揮発性半導体記憶装置に適用される信頼性試験装置やバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置のテストを実施することができるので、不揮発性半導体記憶装置の生産能力を大幅に改善することができる。
【００４９】
（第三の実施形態）
次に、本発明の第三の実施形態に係る不揮発性半導体記憶装置の試験方法について、図面を参照して説明する。図９は不揮発性半導体記憶装置のテストを示すフローチャートである。図１０はウェハバーインを説明する図である。本実施形態では、自走テストをウェハバーインに適用している。
【００５０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５１】
本実施形態の不揮発性半導体記憶装置は、第一の実施形態の不揮発性半導体記憶装置と同様な構成を有している。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤフラッシュメモリであり、自走テストを繰り返してウェハバーインを実行している。
【００５２】
図９に示すように、不揮発性半導体記憶装置は、不揮発性半導体記憶装置のウェハ製造工程終了後に、テスタ１００を用いてチップＤＣテストが実行される（ＳＴＥＰ２１）。
【００５３】
次に、テスタ１００を用いて不揮発性半導体記憶装置のファンクションテストなどのチップＡＣテストが実行される（ＳＴＥＰ２２）。
【００５４】
続いて、チップＤＣ及びＡＣテスト結果に基づいてチップの良否判定が行われる。不良と判定されたチップは自走テストが実行されず、ウェハバーインが実施されない（ＳＴＥＰ２３）。
【００５５】
そして、テスタ１００を用いて、ロムヒューズブロック１１のパラメーター領域ＰＭＡにｅｎａｂｌｅ状態の起動パラメーターを書き込み、ロムヒューズブロック１１のテストパターン領域ＴＰＡに自走テストに用いられるコマンドシーケンスを書き込んでおく（ＳＴＥＰ２４）。
【００５６】
次に、図１０に示すように、良品チップ（代表例として、Ｃｈｉｐ４表示）にプローブカード４１及びプローブ４２ａを介して端子Ｐａｄｖｃｃ１に高電位側電源Ｖｃｃを投入し、プローブカード４１及びプローブ４３ａを介して端子Ｐａｄｖｓｓ１に低電位側電源（接地電位）Ｖｓｓを投入する。
【００５７】
不良品チップ（代表例として、Ｃｈｉｐ１表記）にはプローブカード４１及びプローブ４２ｂを介して端子Ｐａｄｖｃｃ２に高電位側電源Ｖｃｃが投入されず、プローブカード４１及びプローブ４３ｂを介して端子Ｐａｄｖｓｓ２に低電位側電源（接地電位）Ｖｓｓが投入されない。
【００５８】
ここでは、プローブカード４１は、高電位側電源Ｖｃｃに接続される端子と低電位側電源（接地電位）Ｖｓｓに接続される端子のみコンタクトするプローブカードを用いているが、既存のウェハテスト用のプローブカードを用いてもよい。
【００５９】
第一の実施形態と同様に、良品チップでは高電位側電源Ｖｃｃ及び低電位側電源（接地電位）Ｖｓｓが投入されると、テストパターン領域ＴＰＡに格納されているコマンドシーケンスが読み出され、メモリセルアレイ１の自走テストが繰り返し実行され、ウェハバーインが実施される。
【００６０】
繰り返しの自走テスト終了後、ウェハバーインされたチップの良否判定が行われる。ここでは、自走テスト部１２の比較回路２４で良否判定を行っているが、テスタ１００を用いて良否判定を行ってもよい（ＳＴＥＰ２５）。
【００６１】
続いて、ウェハバーインされた不揮発性半導体記憶装置ウェハは薄化及び個片化され、良品チップが選別されパッケージに封止される（ＳＴＥＰ２６）。
【００６２】
そして、封止された不揮発性半導体記憶装置は、テスタを用いて製品ＤＣテストが行われる（ＳＴＥＰ２７）。次に、封止された不揮発性半導体記憶装置は、テスタを用いてファンクションテストを含む製品ＡＣテストが行われ、製品ＤＣ及びＡＣテストでの良否判定が行われる（ＳＴＥＰ２８）。
【００６３】
上述したＳＴＥＰ２１乃至２８を不揮発性半導体記憶装置のウェハバーインとして自走テストを繰り返し実行することにより、従来組立後に実行されていたバーインと比較し、テストを簡素化することができる。また、試験装置を簡素化することができ、高価で広い占有面積を有するバーイン装置を必要としない。
【００６４】
上述したように、本実施形態の不揮発性半導体記憶装置の試験方法では、不揮発性半導体記憶装置ウェハのテスト終了後、良品チップのみ高電位側電源Ｖｃｃ及び低電位側電源（接地電位）Ｖｓｓが投入される。高電位側電源Ｖｃｃ及び低電位側電源（接地電位）Ｖｓｓ投入により、テストパターン領域ＴＰＡに格納されているコマンドシーケンスが読み出され、メモリセルアレイ１の自走テストが繰り返し実行され、ウェハバーインが実施される。
【００６５】
このため、不揮発性半導体記憶装置に適用されるバーイン装置に対する投資を大幅に低減することができる。したがって、不揮発性半導体記憶装置の大幅なコストダウンが達成できる。また、簡易的な装置を用いて不揮発性半導体記憶装置のバーインを実施することができるので、不揮発性半導体記憶装置の生産能力を大幅に改善することができる。
【００６６】
実施形態では、不揮発性半導体記憶装置をビット線ＢＬとワード線ＷＬがマトリックス状に配置されるNANDフラッシュメモリにしているが、必ずしもこれに限定されるものではない。例えば、ＮＯＲフラッシュメモリ、ＳＲＡＭ（static random access memory）、ＰＲＡＭ（phase-change random access memory）、ＭＲＡＭ（magnetoresistive random access memory）、ＲＲＡＭ（resistance random access memory）、或いはＦｅＲＡＭ（ferroelectric random access memory）などにも適用することができる。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１  メモリセルアレイ
２  ローデコーダ
３  センスアンプ回路
４  カラムデコーダ
５  アドレスレジスタ
６  データ入出力バッファ
７  コントローラ
８  内部電圧発生回路
１１  ロムヒューズブロック
１２、１２ａ  自走テスト部
２１  コマンドダウンローダー回路
２２  コマンドデコード回路
２３  コマンド実行回路
２４  比較回路
２５  コマンドバッファ
３１  半導体ウェハ
４１  プローブカード
４２ａ、４２ｂ、４３ａ、４３ｂ  プローブ
９０  不揮発性半導体記憶装置
１００  テスタ
Ａｄｄ  アドレス
ＣＭＤ  コマンド
Ｄａｔａ  データ
Ｉ／Ｏ  Ｄａｔａ  入出力データ
ＲＢ０〜ＲＢｎ  レギュラーブロック
Ｐａｄｖｃｃ１、Ｐａｄｖｃｃ２、Ｐａｄｖｓｓ１、Ｐａｄｖｓｓ２  端子
Ｓｓｏ  外部制御信号
Ｖｃｃ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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