(57)【要約】【課題】簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現する。【解決手段】昇圧回路は、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定周期のクロック信号を出力する発振回路と、
前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、
前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、
を含むことを特徴とする昇圧回路。
【請求項２】
最後段の前記遅延回路の後方側及び前記遅延回路の所定個数おきの前記１本の配線にそれぞれ、前記クロック信号を個別にスイッチングする論理回路を挿入接続したことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記論理回路は、前記クロック信号を一方の入力とし、個別の制御電圧を他方の入力とするアンド回路であることを特徴とする請求項２に記載の昇圧回路。
【請求項４】
所定周期のクロック信号を出力する発振回路の１本の配線に複数の遅延回路を直列接続し、
前記複数の遅延回路のトータル遅延時間を前記所定周期よりも長くし、
前記１本の配線にはさらに、前記複数の遅延回路のそれぞれに対応するように複数の分割昇圧回路を接続することにより、これら複数の分割昇圧回路に、前記発振回路からのクロック信号を順次遅延させて供給することを特徴とする昇圧回路の給電方法。
【請求項５】
最後段の前記遅延回路の後方側及び前記遅延回路の所定個数おきの前記１本の配線にそれぞれ、前記クロック信号を個別にスイッチングする論理回路を挿入接続することにより、駆動する前記分割昇圧回路の台数を変更可能にしたことを特徴とする請求項４に記載の昇圧回路の給電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は昇圧回路及びその給電方法に関する。
【背景技術】
【０００２】
半導体装置を対象とする昇圧回路には、チャージポンプ方式、インダクタンスを用いたスイッチング方式などの方式があるが、いずれもスイッチング時に大きなピーク電流が流れ、ノイズの発生源となる問題を有している。このような問題を解決するため、以下のような手法が提案されている。
【０００３】
図８は、昇圧回路の具体例として７相昇圧回路を示す。この昇圧回路では、上記のような問題点を解決するために昇圧回路を構成するチャージポンプ回路を１００−１〜１００−７の７台に分割している。チャージポンプ回路１００−１〜１００−７のそれぞれを、多相発振回路１１０からのタイミングのずれた７本のクロック信号Ｃｌｏｃｋ−１〜Ｃｌｏｃｋ−７で駆動することで、昇圧に伴うピーク電流と、それにより発生するノイズの低減を図っている。
【０００４】
図９は、図８における多相発振回路１１０の概略構成を示す。多相発振回路１１０は、インバータ１１１と、直列接続した７段の遅延回路１１２−１〜１１２−７とをリング状に接続して成り、リング発振回路とも呼ばれる。遅延回路１１２−１〜１１２−７の一方の側（上流側）からそれぞれ、クロック信号Ｃｌｏｃｋ−１〜Ｃｌｏｃｋ−７が出力される。
【０００５】
一方、昇圧回路を複数のチャージポンプ回路に分割する形態は特許文献１にも開示されている。特許文献１の昇圧回路では、分割したチャージポンプ回路のそれぞれを位相のずれたクロック信号で時間をずらして駆動することで、電流ピークを削減するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０２５６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図８に示す、多相発振回路１１０から多相のクロック信号を出力する方式では多相発振回路１１０から分割された各チャージポンプ回路１００−１〜１００−７まで、クロック信号Ｃｌｏｃｋ−１〜Ｃｌｏｃｋ−７を別々に配線する必要がある。このため、分割数が増大すると、多相発振回路が大きくなるだけでなく、クロック信号の配線が長くなって配線面積が増加する欠点があり、分割数に限界があった。
【０００８】
一方、特許文献１に開示された昇圧回路では、分割されたチャージポンプ回路毎に制御回路を備える。特許文献１の昇圧回路ではまた、電流ピークをずらしてノイズを低減するために、位相のずれたクロックの生成が必要となる。今、仮に、クロックの周期を１５ns、電流ピーク継続時間を１．５nsとすれば、１．５nsずつ１０分割して１０相駆動とすれば、電流ピークをもっとも均等に分散することが出来る。しかし、このために、単一のクロックの位相を遅延回路でずらすため、発振回路の周期と遅延回路の特性の違いから、電流ピークの偏りを生じる可能性があった。
【０００９】
以上のように、複数の分割昇圧回路（チャージポンプ回路）からなるこれまでの分割型の昇圧回路では、以下のような共通の課題を有している。
【００１０】
（１）位相の異なる複数の動作クロックを発生するクロック発生回路（発振回路）内部の遅延回路の特性のばらつきにより、分割昇圧回路の動作タイミングが偏り、ノイズの抑制が期待通りに行われない。
【００１１】
（２）クロック発生回路からそれぞれ個別の配線が必要なため配線面積が増加する。
【００１２】
そこで、本発明の課題は、簡略化された回路構成でノイズ低減効果を持つ多相駆動型の昇圧回路を実現しようとするものである。
【００１３】
本発明はまた、少ないクロック配線本数で済む多相駆動型の昇圧回路及びその給電方法を実現しようとするものである。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、所定周期のクロック信号を出力する発振回路と、前記クロック信号の１本の配線に直列接続され、トータル遅延時間が前記所定周期よりも長い複数の遅延回路と、前記複数の遅延回路に対応して前記１本の配線に接続された複数の分割昇圧回路と、を含むことを特徴とする昇圧回路が提供される。
【００１５】
本発明の別の態様によれば、所定周期のクロック信号を出力する発振回路の１本の配線に複数の遅延回路を直列接続し、前記複数の遅延回路のトータル遅延時間を前記所定周期よりも長くし、前記１本の配線にはさらに、前記複数の遅延回路のそれぞれに対応するように複数の分割昇圧回路を接続することにより、これら複数の分割昇圧回路に、前記発振回路からのクロック信号を順次遅延させて供給することを特徴とする昇圧回路の給電方法が提供される。
【発明の効果】
【００１６】
本発明によれば、通常の発振回路と１本のクロック配線で多相駆動を実現できるので、駆動の相数を増やし易く、結果的にノイズを低減できるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態として、３５相の昇圧回路の例を示した回路図である。
【図２】図１中のチャージポンプ回路の―例を示した回路図である。
【図３】図１中の遅延回路の一例を示した回路図である。
【図４】図３中のインバータの―例を示した回路図である。
【図５】図１中の発振回路の一例を示した回路図である。
【図６】本発明の第１の実施形態による昇圧回路における電流波形を示した図である。
【図７】本発明の第２の実施形態として、クロック配線の途中にアンド回路を設けることで、動作台数を制御できるようにした例を示す回路図である。
【図８】本発明の関連技術として、７台のチャージポンプ回路を７本のクロック信号で駆動する７相昇圧回路の―例を示した回路図である。
【図９】図８中の多相発振回路の一例を示した回路図である。
【発明を実施するための形態】
【００１８】
本発明に係る昇圧回路は、発振回路からの１本のクロック信号配線に、トータル遅延時間がクロック信号の周期よりも長い複数の遅延素子を直列に分散して配置すると共に、それぞれの遅延素子に対応する分割昇圧回路、例えばチャージポンプ回路を接続配置した構成を持つ。このような構成によれば、分散個数が増加することで遅延回路の遅延時間のばらつきによる影響を平均化することができる。
【００１９】
［第１の実施形態］
図１〜図６を参照して、本発明による昇圧回路の第１の実施形態について説明する。
【００２０】
図１において、昇圧回路は、単一の発振回路１０の出力に、２個のインバータを直列接続して成る、複数の遅延回路２０を直列に接続し、隣接する遅延回路２０の間、最前段（一段目）の遅延回路２０の前方側（下流側）、最後段の遅延回路２０の後方側（上流側）にそれぞれ、チャージポンプ回路（分割昇圧回路）３０を接続してなる。本実施形態では、遅延回路２０の段数ｎが３４個であり、この場合、チャージポンプ回路３０の個数は３５個（ｎ＋１＝３５）となる。これにより、３５相の昇圧回路を１本のクロック配線で実現している。
【００２１】
図２はチャージポンプ回路３０の一例を示す。図２に示すチャージポンプ回路は相補型回路方式と呼ばれる。この種のチャージポンプ回路では、一対のトランジスタの一方にはインバータ３１、コンデンサＣ１を介してクロック信号Ｃｌｏｃｋが供給され、一対のトランジスタの他方には２個のインバータを直列接続して成る遅延回路３５、コンデンサＣ２を介してクロック信号Ｃｌｏｃｋが供給される。これにより、コンデンサＣ１、Ｃ２は逆相で動作する。
【００２２】
遅延回路２０は任意の遅延量のものを使用できるが、ここでは、仮に、図３に示した遅延回路中で使用しているインバータ２１と厳密に同一の遅延量を持ち、その遅延量が１nsであると仮定する。後述するように、３４段の遅延回路２０のトータル遅延時間は発振回路１０の所定の発振周期よりも長くなるようにされる。
【００２３】
図４は、図３に示したインバータ２１の一例を示す。
【００２４】
図５は図１に示した発振回路１０の一例を示す。この発振回路１０は、図３に示した遅延回路２０を７個直列接続したものと、図４に示した１個のインバータ２１とをリング状に接続したリング発振器の構成を持つ。クロック信号Ｃｌｏｃｋは最前段（一段目）と二段目の遅延回路の間から出力される。ここで、図３に示した遅延回路１個は図４に示したインバータを２個使っているから、図５に示した発振回路１０の総遅延量は、インバータ２１の遅延量１nsをも加えると、図４に示したインバータ１個の遅延量１nsの１５倍（＝１ns×２×７＋１ns）、つまり１５nsを所定の発振周期として発振する。
【００２５】
これに対して、図１中の各チャージポンプ回路３０は、クロック信号Ｃｌｏｃｋを、遅延回路２０、つまりインバータ２個の遅延量で順次ずらして駆動しているから、３５相分全体ではインバータ２１の遅延量の７０倍、つまり７０nsの遅延量を持つことになる。
【００２６】
この場合の電流波形を示した図が図６である。発振回路１０の発振周期が１５nsの場合、２nsずつずれた電流ピークが１５ns毎に発生し、それが３５相分重なるから、図６に示すとおり、最大で３つの電流ピークが重なることになる。従って、３５相÷３で約１１相分割と同程度の電流分散効果を持つことになる。
【００２７】
ここでは図３に示した遅延回路２０中で使用しているインバータ２１と同一の遅延量１nsを持つものと仮定したため３つの電流ピークが重なる結果となったが、これを少しずらしてやることで、電流ピークの重なりは更に減少させることが出来る。
【００２８】
また、同一サイズ、同一負荷容量のインバータであっても、厳密に遅延量をあわせることは困難であるから、実際には、遅延回路のバラツキによって、更に電流ピークは分散すると考えられる。
【００２９】
前述した特許文献１の昇圧回路では、遅延回路のバラツキがピーク電流の偏りにつながったが、本実施形態によれば遅延回路のバラツキによって、かえって、電流ピークを削減する効果が期待できる。
【００３０】
［第１の実施形態の効果］
第１の実施形態によれば、通常の発振回路と１本のクロック配線で、多相駆動を実現できることから、駆動の相数を増やし易く、結果的にノイズを低減できる。
【００３１】
［第２の実施形態］
図７は本発明の第２の実施形態による昇圧回路を示す。第２の実施形態が第１の実施形態と異なる点は、クロック信号Ｃｌｏｃｋの配線にアンド（論理積）回路４０（論理回路）を挿入した形態を持つことである。ここでは、最後段の遅延回路２０の後方（上流側）と、遅延回路２０の６段おきにアンド回路４０（合計５個）を挿入している。各アンド回路４０の一方の入力端子にクロック信号Ｃｌｏｃｋが入力され、他方の入力端子CLRLO〜CTRL4にそれぞれ制御電圧が入力される。このような構成によれば、各アンド回路４０の入力端子CLRLO〜CTRL4の電圧を個別に制御することによって、動作するチャージポンプ回路の台数を変更する機能を持つことができる。なお、各アンド回路は、前述したインバータ１個当たりの遅延量と同程度の遅延量を持つ。このような遅延量が得られる回路であれば、アンド回路はスイッチング機能を持つ別の論理回路で実現されても良い。
【００３２】
［第２の実施形態の効果］
第２の実施形態による昇圧回路は、例えば、必要とする電力が少ない待機動作中は最初の７台のみの動作、必要とする電力が多いアクティブ動作中は３５台の動作とすれば待機動作中のノイズを更に低減することができる。
【符号の説明】
【００３３】
２０、３５    遅延回路
２１、３１、１１１    インバータ
【図１】
2013098794.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013098794.tif 000009
【図８】
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【図９】
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