(57)【要約】【課題】等価直列抵抗の小さな出力キャパシタを使用した場合でも安定動作するコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を提供する。【解決手段】ＤＣ−ＤＣコンバータ回路は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、各トランジスタのドレインとＤＣ−ＤＣコンバータ回路の出力端子との間に接続されたインダクタと、基準電圧と、ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、各トランジスタを制御するドライバ制御回路と、インダクタを流れる電流を検出して電流の大きさに対応する電圧に変換する電流−電圧変換回路と、電流−電圧変換回路によって変換された電圧からインダクタを流れる電流の交流成分と相似な電圧を抽出して生成する重畳電圧生成回路とを備える。ＤＣ−ＤＣコンバータ回路は、重畳電圧生成回路によって抽出された電圧を、比較器によって比較される帰還電圧に重畳させる。【選択図】図１
2013051776.tif 000002
【特許請求の範囲】
【請求項１】
同期整流方式のＤＣ−ＤＣコンバータ回路は、
所定の入力電圧を供給する入力電圧源に接続されたソースを有するＰＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタのドレインに接続されたドレインと、接地されたソースとを有するＮＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのドレインと上記ＤＣ−ＤＣコンバータ回路の出力端子との間に接続されたインダクタと、
基準電圧を発生する基準電圧発生器と、
上記基準電圧と、上記ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、
上記基準電圧が上記帰還電圧より高いときには上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンするように、上記比較器の比較結果に応じて上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート電圧を制御するドライバ制御回路と、
上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流−電圧変換回路であって、上記変換された電圧は、上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフしているときの第１の電圧と、上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンしているときの第２の電圧とを含み、上記第１の電圧は所定の基準レベルを０としたときに正の値を有し、上記第２の電圧は上記基準レベルを０としたときに負の値を有する電流−電圧変換回路と、
上記電流−電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する電流重畳電圧生成回路とを備え、
上記ＤＣ−ＤＣコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を、上記比較器によって比較される上記帰還電圧に重畳させることを特徴とするＤＣ−ＤＣコンバータ回路。
【請求項２】
上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ回路。
【請求項３】
上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであり、上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフしているときの時定数は、上記入力電圧から上記出力電圧を減算した電圧の逆数に比例し、上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンしているときの時定数は、上記出力電圧の逆数に比例することを特徴とする請求項２記載のＤＣ−ＤＣコンバータ回路。
【請求項４】
同期整流方式のＤＣ−ＤＣコンバータ回路は、
所定の入力電圧を供給する入力電圧源に接続されたソースを有するＰＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタのドレインに接続されたドレインと、接地されたソースとを有するＮＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのドレインと上記ＤＣ−ＤＣコンバータ回路の出力端子との間に接続されたインダクタと、
基準電圧を発生する基準電圧発生器と、
上記基準電圧と、上記ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、
上記基準電圧が上記帰還電圧より高いときには上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンするように、上記比較器の比較結果に応じて上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート電圧を制御するドライバ制御回路と、
上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流−電圧変換回路であって、上記変換された電圧は、上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフしているときの第１の電圧と、上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンしているときの第２の電圧とを含み、上記第１の電圧は所定の基準レベルを０としたときに正の値を有し、上記第２の電圧は上記基準レベルを０としたときに負の値を有する電流−電圧変換回路と、
上記電流−電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する重畳電圧生成回路とを備え、
上記ＤＣ−ＤＣコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を反転増幅して、上記比較器によって比較される上記基準電圧に重畳させることを特徴とするＤＣ−ＤＣコンバータ回路。
【請求項５】
上記重畳電圧生成回路は所定の時定数を有するローパスフィルタであり、上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフしているときの時定数は、上記入力電圧から上記出力電圧を減算した電圧の逆数に比例し、上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンしているときの時定数は、上記出力電圧の逆数に比例することを特徴とする請求項４記載のＤＣ−ＤＣコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ回路に関し、特に、出力キャパシタの等価直列抵抗が小さい場合においても安定動作し、低リップル電圧、負荷急変時の高速応答、及び高効率を達成するＤＣ−ＤＣコンバータ回路に関する。
【背景技術】
【０００２】
従来技術のＤＣ−ＤＣコンバータ回路として、例えば特許文献１〜６に記載のものが知られている。
【０００３】
まず、図１５及び図１６を参照して、従来技術のＤＣ−ＤＣコンバータ回路の例について説明する。
【０００４】
図１５は、第１の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図１は、電圧制御方式のＤＣ−ＤＣコンバータ回路を示す。図１５のＤＣ−ＤＣコンバータ回路では、ドライバ制御回路１０５、ＰＭＯＳトランジスタＦＥＴ１、ＮＭＯＳトランジスタＦＥＴ２、インダクタＬ１０１、及びキャパシタＣ１０３が、降圧型コンバータ回路を構成する。ＰＭＯＳトランジスタＦＥＴ１のソースは入力電圧Ｖｉｎの電圧源に接続され、ＮＭＯＳトランジスタＦＥＴ２のソースは接地され、ＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２の各ドレインはノードＮ１０３において互いに接続される。インダクタＬ１０１の一端は、ノードＮ１０３に接続され、他端はノードＮ１０４においてキャパシタＣ１０３を介して接地される。図１５において、キャパシタＣ１０３とノードＮ１０４との間に直列に挿入された抵抗Ｒ１０４は、キャパシタＣ１０３（出力キャパシタ）の等価直列抵抗を示す。ノードＮ１０４にはさらに、負荷として可変抵抗Ｒ１０５が接続されるとともに、ＤＣ−ＤＣコンバータ回路の出力端子１０６が接続される。ＰＭＯＳトランジスタＦＥＴ１（出力トランジスタ）及びＮＭＯＳトランジスタＦＥＴ２（整流トランジスタ）は、ドライバ制御回路１０５の制御下で同期整流方式によりスイッチング制御される。インダクタＬ１０１に流れる電流が連続である場合、ＰＭＯＳトランジスタＦＥＴ１のデューティ比（スイッチング周期に対するオン時間の比）にほぼ比例した出力電圧Ｖｏｕｔが得られる。
【０００５】
図１５のＤＣ−ＤＣコンバータ回路では、さらに、抵抗Ｒ１０１〜Ｒ１０３、キャパシタＣ１０１及びＣ１０２、基準電圧発生器１０１、及び演算増幅器１０２が、誤差増幅回路を構成する。抵抗Ｒ１０１及びＲ１０２は、ノードＮ１０４とグラウンドとの間において、互いに直列接続されて設けられる。抵抗Ｒ１０１及びＲ１０２のうちの、ノードＮ１０４に近接した方（抵抗Ｒ１０１）に並列に、キャパシタＣ１０１が接続される。抵抗Ｒ１０１及びＲ１０２が互いに接続されたノードＮ１０１には、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂが生じ、帰還電圧Ｖｆｂは演算増幅器１０２の反転入力端子に入力される。演算増幅器１０２の非反転入力端子には、基準電圧発生器１０１から基準電圧Ｖｒｅｆが入力される。演算増幅器１０２の出力端子のノードＮ１０２は、互いに直列接続された抵抗Ｒ１０３及びキャパシタＣ１０２を介して接地される。演算増幅器１０２は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの誤差を増幅した誤差電圧Ｖｅｒｒを出力端子のノードＮ１０２に生成する。
【０００６】
図１５のＤＣ−ＤＣコンバータ回路では、さらに、三角波発生器１０３及びＰＷＭ比較器１０４が設けられる。ＰＷＭ比較器１０４の反転入力端子には誤差電圧Ｖｅｒｒが入力され、その非反転入力端子には三角波発生器１０３から三角波電圧Ｖｒａｍｐが入力される。ＰＷＭ比較器１０４は、誤差電圧Ｖｅｒｒと三角波電圧Ｖｒａｍｐとを比較して、この比較結果に基づいて、ＰＭＯＳトランジスタＦＥＴ１のデューティ比を制御するＰＷＭ信号を生成する。ドライバ制御回路１０５は、このＰＷＭ信号に応じてＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２のオン／オフを制御する。ＰＷＭ信号は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも小さい場合にはＰＭＯＳトランジスタＦＥＴ１のデューティ比を増加させ、逆に大きい場合にはＰＭＯＳトランジスタＦＥＴ１のデューティ比を減少させ、これにより、出力電圧Ｖｏｕｔは制御される。
【０００７】
このような電圧制御方式のＤＣ−ＤＣコンバータ回路では、インダクタＬ１０１及びキャパシタＣ１０３で位相遅れが生じるので、負帰還回路としての動作を安定させるためには位相補償が不可欠となる。
【０００８】
インダクタＬ１０１及びキャパシタＣ１０３で生じる位相遅れを補償するためには、一般的には、抵抗Ｒ１０１と並列に（ノードＮ１０４及びＮ１０１の間に）キャパシタＣ１０１を接続し、演算増幅器１０２をトランスコンダクタンス増幅器として構成し、ノードＮ１０２とグラウンドとの間に抵抗Ｒ１０３及びキャパシタＣ１０２を直列に接続して演算増幅器１０２の高域でのループゲインを低く設定する。
【０００９】
しかし、上記の位相補償を行った場合、演算増幅器１０２の高域でのループゲインが低く設定されるので高速応答が困難になるという問題が生じる。また、上記の位相補償を行うだけでは、ＤＣ−ＤＣコンバータ回路の入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔ、及び負荷となる可変抵抗Ｒ１０５の変動範囲が広く設定されると、十分な安定性と応答性が得られないという問題が生じる場合もある。
【００１０】
図１６は、第２の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図１６は、コンパレータ制御方式のＤＣ−ＤＣコンバータ回路を示し、これは、電圧制御方式のＤＣ−ＤＣコンバータ回路の欠点を克服する回路として知られている。コンパレータ制御方式は、リップル制御方式、バンバン制御方式、ヒステリシス制御方式、Ｄ−Ｃａｐモード制御方式などとも呼ばれている。
【００１１】
図１６のＤＣ−ＤＣコンバータ回路は、図１５のＤＣ−ＤＣコンバータ回路の演算増幅器１０２、抵抗Ｒ１０３、キャパシタＣ１０３、三角波発生器１０３、及びＰＷＭ比較器１０４に代えて、比較器１０７を備えている。比較器１０７の反転入力端子には帰還信号Ｖｆｂが入力され、その非反転入力端子には基準電圧Ｖｒｅｆが入力される。抵抗Ｒ１０１及びＲ１０２、キャパシタＣ１０１、基準電圧発生器１０１、及び比較器１０７は、比較回路を構成する。比較器１０７は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較して、この比較結果に基づいて、ＰＭＯＳトランジスタＦＥＴ１のデューティ比を制御する信号を生成する。出力電圧Ｖｏｕｔが低下して帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなると、比較器１０７はハイレベルの信号を出力し、ドライバ制御回路１０５はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせる。このことにより、入力電圧Ｖｉｎの電圧源からインダクタＬ１０１を介して負荷に電流が供給され、出力電圧Ｖｏｕｔが上昇する。出力電圧Ｖｏｕｔが上昇して帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、比較器１０７はローレベルの信号を出力し、ドライバ制御回路１０５はＰＭＯＳトランジスタＦＥＴ１をオフさせ、かつＮＭＯＳトランジスタＦＥＴ２をオンさせる。インダクタＬ１０１に蓄えられたエネルギーはＮＭＯＳトランジスタＦＥＴ２を介して負荷に供給されるが、インダクタＬ１０１に流れる電流はエネルギーの放出に伴って徐々に減少し、出力電圧Ｖｏｕｔも徐々に下がる。その後、出力電圧Ｖｏｕｔが低下して帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回ると、再び比較器１０７がハイレベルの信号を出力し、ドライバ制御回路１０５はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせるという動作が繰り返される。
【００１２】
ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしているとき、インダクタＬ１０１には（Ｖｉｎ−Ｖｏｕｔ）の電圧が印加されるので、インダクタＬ１０１に流れる電流は直線的に増加する。また、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしているとき、インダクタＬ１０１には上記と逆極性のＶｏｕｔの電圧が印加されるので、インダクタＬ１０１に流れる電流は直線的に減少する。すなわち、インダクタＬ１０１に流れる電流には三角波状のＡＣ電流成分が含まれることになる。このＡＣ電流成分がキャパシタＣ１０３の等価直列抵抗Ｒ１０４に流れ込むことにより、出力電圧ＶｏｕｔにＡＣ電流成分と相似なＡＣ電圧成分が生じ、出力電圧Ｖｏｕｔを抵抗Ｒ１０１及びＲ１０２で分圧して得られる帰還電圧ＶｆｂにもＡＣ電圧成分が生じることになる。コンパレータ制御方式では、インダクタＬ１０１に流れる電流のＡＣ電流成分に応じて変動するＡＣ電圧成分が重畳された帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較して、両電圧が等しくなるように負帰還制御が働き、出力電圧Ｖｏｕｔを制御する。コンパレータ制御方式では、比較器１０７で帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを直接に比較して即時にＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２のオン／オフを制御をするので、電圧制御方式のような位相補償は不要となり、高速応答が可能となる。
【００１３】
しかし、このようなコンパレータ制御方式のＤＣ−ＤＣコンバータ回路においても、インダクタＬ１０１及びキャパシタＣ１０３により位相の遅れが生じるとスイッチング制御が不安定になる問題が生じる。特にキャパシタＣ１０３の等価直列抵抗Ｒ１０４が小さくなればなるほど、上記の位相遅れは大きくなるとともに出力電圧ＶｏｕｔのＡＣ電圧成分も小さくなるので、帰還電圧Ｖｆｂに適切な量のＡＣ電圧成分が重畳されなくなり、定常状態であっても低調波発振が生じるなどスイッチング制御が不安定となる。そのような場合には、抵抗Ｒ１０１と並列に（ノードＮ１０４及びＮ１０１の間に）キャパシタＣ１０１を接続して、インダクタＬ１０１及びキャパシタＣ１０３で遅れた位相を戻すとともに帰還電圧Ｖｆｂに重畳されるＡＣ電圧成分を大きくする方法が考えられるが、キャパシタＣ１０３の等価直列抵抗Ｒ１０４を小さくできる範囲には限りがある。キャパシタＣ１０３の等価直列抵抗Ｒ１０４を十分に小さくできないということは、出力電圧ＶｏｕｔのＡＣ電圧成分いわゆるリップル電圧を十分に小さくできなかったり、ＤＣ−ＤＣコンバータ回路の電力変換効率を十分に高くすることができなかったりするので、望ましいことではない。
【００１４】
特許文献４では、インダクタと出力端子の間にセンス抵抗を挿入することで、インダクタと挿入したセンス抵抗との間のノードにおいて、インダクタに流れる電流のＡＣ電流成分と相似なＡＣ電圧成分を出力電圧に重畳した電圧を生じさせ、そのＡＣ電圧成分のみを帰還電圧に重畳させるコンパレータ制御方式ＤＣ−ＤＣコンバータ回路が提案されている。この提案されたＤＣ−ＤＣコンバータ回路は、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合であっても、ＤＣ−ＤＣコンバータ回路のスイッチング制御を安定させることと高速応答を図ることが可能となっている。また、特許文献４では、センス抵抗を用いず、インダクタと並列に、抵抗及びキャパシタを直列に接続したＤＣ−ＤＣコンバータ回路が提案されている。この提案された第２のＤＣ−ＤＣコンバータ回路もまた、ある条件下においては、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合であっても、ＤＣ−ＤＣコンバータ回路のスイッチング制御を安定させることと高速応答を図ることが可能となっている。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献４で提案されている２つのＤＣ−ＤＣコンバータ回路はそれぞれに課題がある。まず、インダクタと出力端子の間にセンス抵抗を挿入した回路の場合、センス抵抗を挿入するということは、インダクタのクォリティファクタＱが小さくなることと等価であり、ＤＣ−ＤＣコンバータ回路の電力変換効率が低下するという問題がある。次に、インダクタに並列に、抵抗及びキャパシタを直列に接続する回路の場合、電力変換効率の低下は小さくなるが、抵抗の抵抗値とキャパシタの容量値が小さいとＲＣ時定数が小さくなり、検出されるＡＣ電圧成分の振幅が過大になるので、帰還電圧に重畳されるＡＣ電圧成分の振幅も過大になり、従って、実際の出力電圧のＤＣレベルが、基準電圧によって決まる本来の出力電圧のＤＣレベルに対して大きなズレを含むという問題が生じる。上記の問題を解決するためには、抵抗値と容量値を大きくしてＲＣ時定数を大きくすればよいが、スイッチング周波数との兼ね合いにより、大きな抵抗値の抵抗や大きな容量値のキャパシタを半導体チップ上に形成することが困難になる場合がある。そのような場合、抵抗やキャパシタをディスクリート部品で外付けとする必要があるので、基板面積の増加や部品実装コストの増加といった問題が生じるので望ましくない。
【００１６】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ＤＣ−ＤＣコンバータ回路の電力変換効率を低下させたり、ディスクリート外付け部品を必要としたりせず、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合においても安定したスイッチング制御ができる、コンパレータ制御方式のＤＣ−ＤＣコンバータ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の態様に係る同期整流方式のＤＣ−ＤＣコンバータ回路は、
所定の入力電圧を供給する入力電圧源に接続されたソースを有するＰＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタのドレインに接続されたドレインと、接地されたソースとを有するＮＭＯＳトランジスタと、
上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのドレインと上記ＤＣ−ＤＣコンバータ回路の出力端子との間に接続されたインダクタと、
基準電圧を発生する基準電圧発生器と、
上記基準電圧と、上記ＤＣ−ＤＣコンバータ回路の出力端子における出力電圧に比例した帰還電圧とを比較する比較器と、
上記基準電圧が上記帰還電圧より高いときには上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフし、上記基準電圧が上記帰還電圧より低いときには上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンするように、上記比較器の比較結果に応じて上記ＰＭＯＳトランジスタ及び上記ＮＭＯＳトランジスタのゲート電圧を制御するドライバ制御回路と、
上記インダクタを流れる電流を検出して上記電流の大きさに対応する電圧に変換する電流−電圧変換回路であって、上記変換された電圧は、上記ＰＭＯＳトランジスタをオンして上記ＮＭＯＳトランジスタをオフしているときの第１の電圧と、上記ＰＭＯＳトランジスタをオフして上記ＮＭＯＳトランジスタをオンしているときの第２の電圧とを含み、上記第１の電圧は所定の基準レベルを０としたときに正の値を有し、上記第２の電圧は上記基準レベルを０としたときに負の値を有する電流−電圧変換回路と、
上記電流−電圧変換回路によって変換された電圧から、上記インダクタを流れる電流の交流成分と相似な電圧を抽出して生成する電流重畳電圧生成回路とを備え、
上記ＤＣ−ＤＣコンバータ回路は、上記重畳電圧生成回路によって抽出された上記電圧を、上記比較器によって比較される上記帰還電圧に重畳させることを特徴とする。
【発明の効果】
【００１８】
本発明は、ＤＣ−ＤＣコンバータ回路の電力変換効率を低下させたり、ディスクリート外付け部品を必要としたりせず、インダクタ電流のＡＣ電流成分に応じて変動する電圧を生成し、その生成した電圧のうちＡＣ電圧成分のみを任意の量だけ帰還電圧又は基準電圧に重畳させることにより、等価直列抵抗の小さなキャパシタを出力キャパシタとして使用した場合においても安定したスイッチング制御ができる、コンパレータ制御方式のＤＣ−ＤＣコンバータ回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図２】図１の電流−電圧変換回路５の詳細構成を示す回路図である。
【図３】図１の重畳電圧生成回路６の詳細構成を示す回路図である。
【図４】図１のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図５】本発明の第２の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図６】図５の重畳電圧生成回路６Ａの詳細構成を示す回路図である。
【図７】図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図８】本発明の第３の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図９】図８の重畳電圧生成回路２１の詳細構成を示す回路図である。
【図１０】図８の反転増幅回路２２及び合成器２３の詳細構成を示す回路図である。
【図１１】図１１のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図１２】本発明の第４の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図１３】図１２の重畳電圧生成回路２１Ａの詳細構成を示す回路図である。
【図１４】図１２のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。
【図１５】第１の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【図１６】第２の従来例に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して、本発明の実施形態に係るＤＣ−ＤＣコンバータ回路について説明する。各図にわたって、同様の構成要素は同じ参照符号により示す。
【００２１】
第１の実施形態．
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図１は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を示す。
【００２２】
図１のＤＣ−ＤＣコンバータ回路では、ドライバ制御回路４、ＰＭＯＳトランジスタＦＥＴ１、ＮＭＯＳトランジスタＦＥＴ２、インダクタＬ１、及びキャパシタＣ２が、降圧型コンバータ回路を構成する。ＰＭＯＳトランジスタＦＥＴ１のソースは入力電圧Ｖｉｎの電圧源に接続され、ＮＭＯＳトランジスタＦＥＴ２のソースは接地され、ＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２の各ドレインはノードＮ２において互いに接続される。インダクタＬ１の一端は、ノードＮ２に接続され、他端はノードＮ３においてキャパシタＣ２を介して接地される。図１において、キャパシタＣ２とノードＮ３との間に直列に挿入された抵抗Ｒ３は、キャパシタＣ２（出力キャパシタ）の等価直列抵抗を示す。ノードＮ３にはさらに、負荷として可変抵抗Ｒ４が接続されるとともに、ＤＣ−ＤＣコンバータ回路の出力端子７が接続される。ＰＭＯＳトランジスタＦＥＴ１（出力トランジスタ）及びＮＭＯＳトランジスタＦＥＴ２（整流トランジスタ）は、ドライバ制御回路４の制御下で同期整流方式によりスイッチング制御される。
【００２３】
図１のＤＣ−ＤＣコンバータ回路では、さらに、抵抗Ｒ１及びＲ２、キャパシタＣ１、基準電圧発生器２、合成器１、及び比較器３が、帰還回路を構成する。抵抗Ｒ１及びＲ２は、ノードＮ３とグラウンドとの間において、互いに直列接続されて設けられる。抵抗Ｒ１及びＲ２のうちの、ノードＮ３に近接した方（抵抗Ｒ１）に並列に、キャパシタＣ１が接続される。抵抗Ｒ１及びＲ２が互いに接続されたノードＮ１には、出力電圧Ｖｏｕｔを分圧した第１の帰還電圧Ｖｆｂ１が生じる。第１の帰還電圧Ｖｆｂ１は、出力電圧ＶｏｕｔのＤＣ電圧成分（抵抗Ｒ１及びＲ２の分圧比で決まる電圧）に、出力電圧ＶｏｕｔのＡＣ電圧成分（インダクタＬ１及びキャパシタＣ２に起因する位相遅れを抵抗Ｒ１及びキャパシタＣ１により補償する電圧）が重畳された電圧となる。第１の帰還電圧Ｖｆｂ１は、合成器１において後述の重畳電圧と合成されることで第２の帰還電圧Ｖｆｂ２になり、第２の帰還電圧Ｖｆｂ２は、比較器３の反転入力端子に入力される。比較器３の非反転入力端子には、基準電圧発生器２から基準電圧Ｖｒｅｆ１が入力される。比較器３は、第２の帰還電圧Ｖｆｂ２と基準電圧Ｖｒｅｆ１とを比較して、この比較結果に基づいて、ＰＭＯＳトランジスタＦＥＴ１のデューティ比を制御する信号を生成する。
【００２４】
ドライバ制御回路４は、比較器３からの信号に応じてＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２のオン／オフを制御する。第２の帰還電圧Ｖｆｂ２が基準電圧Ｖｒｅｆ１よりも低くなると、比較器３はハイレベルの信号を出力し、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせる。第２の帰還電圧Ｖｆｂ２が基準電圧Ｖｒｅｆ１よりも高くなると、比較器３はローレベルの信号を出力し、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオフさせ、かつＮＭＯＳトランジスタＦＥＴ２をオンさせる。
【００２５】
図１のＤＣ−ＤＣコンバータ回路は、さらに、従来技術の問題点を解決するために、電流−電圧変換回路５及び重畳電圧生成回路６を備える。電流−電圧変換回路５は、インダクタＬ１を流れるインダクタ電流ＩＬを検出してその大きさに対応する電圧に変換する。ここで、変換された電圧は、ＰＭＯＳトランジスタＦＥＴ１をオンしてＮＭＯＳトランジスタＦＥＴ２をオフしているときの第１の電圧と、ＰＭＯＳトランジスタＦＥＴ１をオフしてＮＭＯＳトランジスタＦＥＴ２をオンしているときの第２の電圧とを含み、第１の電圧は所定の基準レベルを０としたときに正の値を有し、第２の電圧は基準レベルを０としたときに負の値を有する。重畳電圧生成回路６は、電流−電圧変換回路５によって変換された電圧から、インダクタ電流ＩＬと相似な電圧（重畳電圧）を抽出する。重畳電圧生成回路６によって抽出された電圧は、合成器１によって第１の帰還電圧Ｖｆｂ１に合成（重畳）され、合成後の第２の帰還電圧Ｖｆｂ２が比較器３の反転入力端子に入力される。
【００２６】
図２は、図１の電流−電圧変換回路５の詳細構成を示す回路図である。電流−電圧変換回路５は、トランジスタＦＥＴ３〜ＦＥＴ６と演算増幅器８とを備え、電流−電圧変換回路５には、ドライバ制御回路４からＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２のゲートに印加されるゲート電圧と、ノードＮ３におけるインダクタ電流ＩＬと、入力電圧Ｖｉｎとが供給される。ＰＭＯＳトランジスタＦＥＴ３のソースは、入力電圧Ｖｉｎの電圧源に接続され、そのゲートはＰＭＯＳトランジスタＦＥＴ１のゲートに接続される。演算増幅器２１の反転入力端子はＰＭＯＳトランジスタＦＥＴ３のドレインに接続され、その非反転入力端子はノードＮ３に接続され、その出力端子はＰＭＯＳトランジスタＦＥＴ３のゲートに接続される。ＮＭＯＳトランジスタＦＥＴ４のドレインはノードＮ３に接続され、そのゲートはＮＭＯＳトランジスタＦＥＴ２のゲートに接続され、そのソースはノードＮ４においてＰＭＯＳトランジスタＦＥＴ５のドレインに接続される。ＮＭＯＳトランジスタＦＥＴ６のソースは接地され、そのゲートは入力電圧Ｖｉｎの電圧源に接続され、そのドレインはノードＮ４に接続される。
【００２７】
ＰＭＯＳトランジスタＦＥＴ３のドレイン電圧は、ＰＭＯＳトランジスタＦＥＴ５及び演算増幅器２１により、ＰＭＯＳトランジスタＦＥＴ１のドレイン電圧と等しくなるように制御される。トランジスタのチャネル幅Ｗとチャネル長Ｌとの比（以下、Ｗ／Ｌと表記する）について、ＰＭＯＳトランジスタＦＥＴ１及びＰＭＯＳトランジスタＦＥＴ３の間の大小関係をｍ：ｎ（ｍ＞ｎ）となるように設定すれば、ＰＭＯＳトランジスタＦＥＴ３に流れる電流をＰＭＯＳトランジスタＦＥＴ１に流れる電流のｎ／ｍに設定することができる。このことは、ＰＭＯＳトランジスタＦＥＴ１がオンしたときに流れる電流がインダクタ電流ＩＬと等しいので、ＰＭＯＳトランジスタＦＥＴ３に流れる電流をインダクタ電流ＩＬのｎ／ｍに設定できるということに等価である。ＰＭＯＳトランジスタＦＥＴ５のドレインはＮＭＯＳトランジスタＦＥＴ６に接続されているので、ＰＭＯＳトランジスタＦＥＴ３に流れる電流はＮＭＯＳトランジスタＦＥＴ６に流れ込む。ここで、ＮＭＯＳトランジスタＦＥＴ２及びＮＭＯＳトランジスタＦＥＴ６のＷ／Ｌがｍ：ｎ（ｍ＞ｎ）となるサイズであれば、ＮＭＯＳトランジスタＦＥＴ２がオンしたときのオン抵抗をＲｏｎとすると、ＮＭＯＳトランジスタＦＥＴ６のオン抵抗は（ｍ／ｎ）×Ｒｏｎとなる。従って、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２をオフしたときにノードＮ４に生成される電圧（第１の電圧）Ｖｉｌ１は、以下の式で表される。
【００２８】
［数１］
Ｖｉｌ１＝（ｍ／ｎ）×Ｒｏｎ×（ｎ／ｍ）×ＩＬ＝Ｒｏｎ×ＩＬ
【００２９】
第１の電圧は、ＰＭＯＳトランジスタＦＥＴ１をオンしてＮＭＯＳトランジスタＦＥＴ２をオフしたときのインダクタ電流ＩＬをＲｏｎ倍した値を有し、かつ、接地電位（又は所定の基準電位）に対して正の電圧として生成される。
【００３０】
また、ＮＭＯＳトランジスタＦＥＴ６のドレインは、ＮＭＯＳトランジスタＦＥＴ４のソースに接続されているので、ＮＭＯＳトランジスタＦＥＴ４及びＦＥＴ６のＷ／Ｌがｎ：ｐ（ｐ≫ｎ）となるように設定すれば、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときにノードＮ４に生成される電圧（第２の電圧）Ｖｉｌ１は、ＮＭＯＳトランジスタＦＥＴ２のドレイン電圧とほぼ等しくなる。従って、第２の電圧は、以下の式で表される。
【００３１】
［数２］
Ｖｉｌ１＝Ｒｏｎ×ＩＬ
【００３２】
第２の電圧は、ＰＭＯＳトランジスタＦＥＴ１をオフしてＮＭＯＳトランジスタＦＥＴ２をオンしたときのインダクタ電流ＩＬをＲｏｎ倍した値を有し、かつ、接地電位（又は所定の基準電位）に対して負の電圧として生成される。
【００３３】
図４（ａ）は、インダクタ電流ＩＬの波形を示すグラフである。時間区間Ｔ１では、ＰＭＯＳトランジスタＦＥＴ１はオンされ、かつＮＭＯＳトランジスタＦＥＴ２はオフされ、時間区間Ｔ２では、ＰＭＯＳトランジスタＦＥＴ１はオフされ、かつＮＭＯＳトランジスタＦＥＴ２はオンされている。図４（ｂ）は、電流−電圧変換回路５によってインダクタ電流ＩＬから変換された電圧Ｖｉｌ１の波形を示すグラフである。電圧Ｖａは接地電位（又は所定の基準電位）である。図４（ｂ）の時間区間Ｔ１では、第１の電圧（正の電圧）が生成され、時間区間Ｔ２では、第２の電圧（負の電圧）が生成される。
【００３４】
図３は、図１の重畳電圧生成回路６の詳細構成を示す回路図である。重畳電圧生成回路６は抵抗Ｒ５及びキャパシタＣ３を含むＲＣローパスフィルタである。その遮断周波数は、電流−電圧変換回路５のノードＮ４から送られる電圧Ｖｉｌ１のうち、インダクタ電流ＩＬのＡＣ電流成分と相似なＡＣ電圧成分が生成されるように設定される。よって、抵抗Ｒ５とキャパシタＣ３とを互いに接続するノードＮ５には、インダクタ電流ＩＬに応じて変動する電圧Ｖｉｌ２が生じることになる。図４（ｃ）は、電圧Ｖｉｌ２の波形を示すグラフである。電圧Ｖｂは接地電位（又は所定の基準電位）である。図４（ａ）〜（ｃ）からわかるように、電圧Ｖｉｌ１は矩形波に近い波形を有する（従って、矩形波の立上りエッジと立下りエッジに高周波成分を多く含む）のに対して（図４（ｂ））、重畳電圧生成回路６は電圧Ｖｉｌ１の高周波成分を除去して、インダクタ電流ＩＬのＡＣ電流成分（図４（ａ））と相似な三角波である電圧Ｖｉｌ２（図４（ｃ））を生成する。また、フィルタを構成するキャパシタＣ３は、ノードＮ１とノードＮ４との間に接続されているのでＡＣ合成回路としても機能し、合成器１（図３では信号線の交点として示す）に到来する第１の帰還信号Ｖｆｂ１に電圧Ｖｉｌ１のＡＣ電圧成分のみを重畳させる。つまり、抵抗Ｒ１及びＲ２とキャパシタＣ１で決まる出力電圧Ｖｏｕｔからの第１の帰還電圧Ｖｆｂ１には、インダクタＬ１に流れるＡＣ電流成分に応じて変動するＡＣ電圧成分が重畳されることとなる。なお、ノードＮ１のインピーダンスが抵抗Ｒ５の抵抗値よりも十分に小さい場合は、抵抗Ｒ５の抵抗値及びキャパシタＣ３の容量値を調整することにより、ＲＣローパスフィルタの遮断周波数を任意に設定することが可能になる。また、ノードＮ１のインピーダンス及びキャパシタＣ３の容量値を調整することにより、合成器１で第１の帰還電圧Ｖｆｂ１に重畳させる電圧Ｖｉｌ２のＡＣ電圧成分の量を任意に設定することが可能になる。
【００３５】
図４（ｄ）は、合成器１に到来する第１の帰還電圧Ｖｆｂ１、合成器１から出力される第２の帰還電圧Ｖｆｂ２、及び、基準電圧Ｖｒｅｆ１の各波形を示すグラフである。電圧Ｖｏｖｅｒ及びＶｕｎｄｅｒは、回路遅延によるオーバーシュート及びアンダーシュートを示す。
【００３６】
第２の帰還電圧Ｖｆｂ２が基準電圧Ｖｒｅｆ１よりも低くなると、比較器３はハイレベルの信号を出力し、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせる。このことにより、入力電圧Ｖｉｎの電圧源からインダクタＬ１を介して負荷に供給される電流が増加し、出力電圧Ｖｏｕｔが上昇する。したがって、第１の帰還電圧Ｖｆｂ１は出力電圧Ｖｏｕｔの上昇に応じて上昇し、第２の帰還電圧Ｖｆｂ２は、インダクタ電流ＩＬの増加に応じて上昇するＡＣ電圧成分が第１の帰還電圧Ｖｆｂ１に重畳されて、第１の帰還電圧Ｖｆｂ１よりもさらに上昇する。第２の帰還電圧Ｖｆｂ２が基準電圧Ｖｒｅｆ１よりも高くなると、比較器３はローレベルの信号を出力して、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオフさせ、かつＮＭＯＳトランジスタＦＥＴ２をオンさせる。このことにより、インダクタＬ１に蓄えられたエネルギーは、ＮＭＯＳトランジスタＦＥＴ２を介して負荷に供給されるが、インダクタ電流ＩＬはエネルギーの放出に伴って減少し、出力電圧Ｖｏｕｔも下降する。したがって、第１の帰還電圧Ｖｆｂ１は出力電圧Ｖｏｕｔの下降に応じて下降し、第２の帰還電圧Ｖｆｂ２は、インダクタ電流ＩＬの減少に応じて下降するＡＣ電圧成分が第１の帰還電圧Ｖｆｂ１に重畳されて、第１の帰還電圧Ｖｆｂ１よりもさらに下降する。以後、第２の帰還電圧Ｖｆｂ２が基準電圧Ｖｒｅｆ１よりも低くなると、再び比較器３がハイレベルの信号を出力して、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせるという動作が繰り返される。以上の動作により、比較器３は、基準電圧Ｖｒｅｆ１と、インダクタ電流ＩＬに応じて同相で変動する電圧Ｖｉｌ２のうちＡＣ電圧成分のみが重畳された第２の帰還電圧Ｖｆｂ２とを比較し、ドライバ制御回路４は、これら２つの電圧が等しくなるように負帰還制御を行うので、出力電圧Ｖｏｕｔが制御される。
【００３７】
本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ回路によれば、インダクタ電流を直接検出する抵抗を用いたりすることなく、インダクタ電流ＩＬに応じて変動する電圧Ｖｉｌ２を生成できる。また、出力電圧Ｖｏｕｔに比例する第１の帰還電圧Ｖｆｂ１に上記電圧Ｖｉｌ２のＡＣ電圧成分を重畳させた第２の帰還電圧Ｖｆｂ２を生成できるので、キャパシタＣ２の等価直列抵抗Ｒ３が小さく、インダクタＬ１に流れるＡＣ電流成分に応じて変動する出力電圧ＶｏｕｔのＡＣ電圧成分が低減された場合においても、第２の帰還電圧Ｖｆｂ２と基準電圧Ｖｒｅｆ１とを比較することで、安定したスイッチング制御を行って出力電圧Ｖｏｕｔを制御することができる。
【００３８】
第２の実施形態．
図５は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図５は、図１と同様に、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を示す。図５のＤＣ−ＤＣコンバータ回路は、図１のＤＣ−ＤＣコンバータ回路の重畳電圧生成回路６に代えて、重畳電圧生成回路６Ａを備えている。ここで、重畳電圧生成回路６Ａは所定の時定数を有するローパスフィルタであり、ＰＭＯＳトランジスタＦＥＴ１をオンしてＮＭＯＳトランジスタＦＥＴ２をオフしているときの時定数は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを減算した電圧の逆数に比例し、ＰＭＯＳトランジスタＦＥＴ１をオフしてＮＭＯＳトランジスタＦＥＴ２をオンしているときの時定数は、出力電圧Ｖｏｕｔの逆数に比例する。
【００３９】
図６は、図５の重畳電圧生成回路６Ａの詳細構成を示す回路図である。重畳電圧生成回路６Ａは、トランジスタＦＥＴ１１〜ＦＥＴ２１、演算増幅器１１、定電流源１２、抵抗Ｒ１１及びＲ１２、及びキャパシタＣ１１を備え、重畳電圧生成回路６Ａには、ノードＮ３から出力電圧Ｖｏｕｔが供給され、ドライバ制御回路４からＮＭＯＳトランジスタＦＥＴ２のゲートに印加されるゲート電圧が供給され、電流−電圧変換回路５から電圧Ｖｉｌ１が供給され、さらに、入力電圧Ｖｉｎが供給される。まず、演算増幅器１１及びＰＭＯＳトランジスタＦＥＴ１１により、出力電圧Ｖｏｕｔと等しい電位をノードＮ１１に生成する。よって、抵抗Ｒ１１の抵抗値をＲ１１とすると、ＮＭＯＳトランジスタＦＥＴ１２に流れる電流Ｉ２は、以下の式で表される。
【００４０】
［数３］
Ｉ２＝（Ｖｉｎ−Ｖｏｕｔ）／Ｒ１１
【００４１】
トランジスタＦＥＴ１２〜ＦＥＴ１５のサイズが同じであり、抵抗Ｒ１２の抵抗値がＲ１２であるとすると、抵抗Ｒ１２の両端の電位差は、以下のように表すことができる。
【００４２】
［数４］
Ｉ２×Ｒ１２＝Ｖｉｎ−Ｖｏｕｔ
【００４３】
また、ＮＭＯＳトランジスタＦＥＴ１６に流れる電流はＩ２であるので、ＮＭＯＳトランジスタＦＥＴ１６のゲート・ソース間電圧Ｖｇｓ１６は以下の式で表される。
【００４４】
［数５］
Ｖｇｓ１６＝√（Ｉ２×２×Ｌ１６÷β÷Ｗ１６）＋Ｖｔｈ１６
【００４５】
ここで、βはプロセスによって決まる定数であり、Ｌ１６はＮＭＯＳトランジスタＦＥＴ１６のチャネル長であり、Ｗ１６はＮＭＯＳトランジスタＦＥＴ１６のチャネル幅であり、Ｖｔｈ１６はＮＭＯＳトランジスタＦＥＴ１６のしきい値電圧である。ＮＭＯＳトランジスタＦＥＴ１６のサイズを（Ｉ２×２×Ｌ１６÷β÷Ｗ１６）≒０となるように設計すれば、ＮＭＯＳトランジスタＦＥＴ１６のゲート・ソース間電圧Ｖｇｓ１６は、次式のように近似することができる。
【００４６】
［数６］
Ｖｇｓ１６≒Ｖｔｈ１６
【００４７】
したがって、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときと、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときに、ノードＮ１２に生じる電圧ＶＮ１２はそれぞれ次式で表される。
【００４８】
［数７］
ＶＮ１２＝Ｖｉｎ−Ｖｏｕｔ＋Ｖｔｈ１６
（ＦＥＴ１がオン、ＦＥＴ２がオフのとき）
［数８］
ＶＮ１２＝０Ｖ
（ＦＥＴ１がオフ、ＦＥＴ２がオンのとき）
【００４９】
ＮＭＯＳトランジスタＦＥＴ２１のゲート・ソース間電圧Ｖｇｓ２１は、
［数９］
Ｖｇｓ２１＝ＶＮ１２−Ｖｉｌ１
で表されるが、｜ＶＮ１２｜≫｜Ｖｉｌ１｜であるとすれば、次式のように近似することができる。
【００５０】
［数１０］
Ｖｇｓ２１≒ＶＮ１２＝Ｖｉｎ−Ｖｏｕｔ＋Ｖｔｈ１６
（ＦＥＴ１がオン、ＦＥＴ２がオフのとき）
［数１１］
Ｖｇｓ２１＝０Ｖ
（ＦＥＴ１がオフ、ＦＥＴ２がオンのとき）
【００５１】
よって、ＮＭＯＳトランジスタＦＥＴ２１のオン抵抗Ｒｏｎ２１は、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときは、次式で表される。
【００５２】
［数１２］
Ｒｏｎ２１
＝１／（β×（Ｖｇｓ２１−Ｖｔｈ２１））
≒１／（β×（Ｖｉｎ−Ｖｏｕｔ＋Ｖｔｈ１６−Ｖｔｈ２１））
【００５３】
一方、ＮＭＯＳトランジスタＦＥＴ２１のオン抵抗Ｒｏｎ２１は、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときは、高インピーダンスになる。
【００５４】
ここで、ＮＭＯＳトランジスタＦＥＴ２１のしきい値電圧Ｖｔｈ２１と、ＮＭＯＳトランジスタＦＥＴ１６のしきい値電圧Ｖｔｈ１６がほぼ等しいとすれば、ＮＭＯＳトランジスタＦＥＴ２１のオン抵抗Ｒｏｎ２１は、次式のように近似することができる。
【００５５】
［数１３］
Ｒｏｎ２１≒１／（β×（Ｖｉｎ−Ｖｏｕｔ））
【００５６】
したがって、ＮＭＯＳトランジスタＦＥＴ２１のオン抵抗Ｒｏｎ２１は、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときは、（Ｖｉｎ−Ｖｏｕｔ）に反比例し、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときは、高インピーダンスになる。
【００５７】
次に、定電流源１２からの定電流Ｉ１がＮＭＯＳトランジスタＦＥＴ１８に流れ、ノードＮ３へ流れ出る。このとき、ＮＭＯＳトランジスタＦＥＴ１８のゲート・ソース間電圧Ｖｇｓ１８は、次式で表される。
【００５８】
［数１４］
Ｖｇｓ１８＝√（Ｉ１×２×Ｌ１８÷β÷Ｗ１８）＋Ｖｔｈ１８
【００５９】
ここで、βはプロセスによって決まる定数であり、Ｌ１８はＮＭＯＳトランジスタＦＥＴ１８のチャネル長であり、Ｗ１８はＮＭＯＳトランジスタＦＥＴ１８のチャネル幅であり、Ｖｔｈ１８はＮＭＯＳトランジスタＦＥＴ１８のしきい値電圧である。ＮＭＯＳトランジスタＦＥＴ１８のサイズを（Ｉ１×２×Ｌ１８÷β÷Ｗ１８）≒０となるように設計すれば、ＮＭＯＳトランジスタＦＥＴ１８のゲート・ソース間電圧Ｖｇｓ１８は、次式のように近似することができる。
【００６０】
［数１５］
Ｖｇｓ１８≒Ｖｔｈ１８
【００６１】
よって、ノードＮ１３に生じる電圧ＶＮ１３は、次式で表される。
【００６２】
［数１６］
ＶＮ１３
＝Ｖｏｕｔ＋Ｖｇｓ１８
≒Ｖｏｕｔ＋Ｖｔｈ１８
【００６３】
ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときのＮＭＯＳトランジスタＦＥＴ２０のオン抵抗が十分に小さく無視できるとすれば、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときのＮＭＯＳトランジスタＦＥＴ１９のゲート・ソース間電圧Ｖｇｓ１９は、次式で表される。
【００６４】
［数１７］
Ｖｇｓ１９＝ＶＮ１３−Ｖｉｌ１
【００６５】
ここで、｜ＶＮ１３｜≫｜Ｖｉｌ１｜であるとすれば、次式のように近似することができる。
【００６６】
［数１８］
Ｖｇｓ１９≒ＶＮ１３＝Ｖｏｕｔ＋Ｖｔｈ１８
【００６７】
よって、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときのＮＭＯＳトランジスタＦＥＴ１９のオン抵抗Ｒｏｎ１９は、次式で表される。
【００６８】
［数１９］
Ｒｏｎ１９
＝１／（β×（Ｖｇｓ１９−Ｖｔｈ１９））
≒１／（β×（Ｖｏｕｔ＋Ｖｔｈ１８−Ｖｔｈ１９））
【００６９】
ここで、ＮＭＯＳトランジスタＦＥＴ１８のしきい値電圧Ｖｔｈ１８と、ＮＭＯＳトランジスタＦＥＴ１９のしきい値電圧Ｖｔｈ１９がほぼ等しいとすれば、ＮＭＯＳトランジスタＦＥＴ１９のオン抵抗Ｒｏｎ１９は、次式のように近似することができる。
【００７０】
［数２０］
Ｒｏｎ１９≒１／（β×Ｖｏｕｔ）
【００７１】
したがって、ＮＭＯＳトランジスタＦＥＴ１９及びＦＥＴ２０の直列合成オン抵抗は、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときは、高インピーダンスとなり、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときは、出力電圧Ｖｏｕｔに反比例する。
【００７２】
以上説明したように、重畳電圧生成回路６Ａの時定数は、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときは、１／（β×（Ｖｉｎ−Ｖｏｕｔ））の抵抗値とキャパシタＣ１１の容量値で決まり、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときは、１／（β×Ｖｏｕｔ）の抵抗値とキャパシタＣ１１の容量値で決まる。つまり、重畳電圧生成回路６Ａの時定数は、ＰＭＯＳトランジスタＦＥＴ１がオンしてＮＭＯＳトランジスタＦＥＴ２がオフしたときは、（Ｖｉｎ−Ｖｏｕｔ）の逆数に比例し、ＰＭＯＳトランジスタＦＥＴ１がオフしてＮＭＯＳトランジスタＦＥＴ２がオンしたときは、Ｖｏｕｔの逆数に比例する。電流−電圧変換回路５から重畳電圧生成回路６Ａに送られる電圧Ｖｉｌ１は、ＰＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２の状態に応じて異なる時定数のフィルタによりフィルタリングされ、その結果、ノードＮ１４に生成される電圧Ｖｉｌ２はインダクタ電流ＩＬと相似になる。
【００７３】
フィルタを構成するキャパシタＣ１１は、ノードＮ１とノードＮ１４との間に接続されているのでＡＣ合成回路としても機能し、合成器１（図６では信号線の交点として示す）に到来する第１の帰還信号Ｖｆｂ１に電圧Ｖｉｌ２のＡＣ電圧成分のみを重畳させる。つまり、抵抗Ｒ１及びＲ２とキャパシタＣ１で決まる出力電圧Ｖｏｕｔからの第１の帰還電圧Ｖｆｂ１には、インダクタＬ１に流れるＡＣ電流成分と相似なＡＣ電圧成分である電圧Ｖｉｌ２が重畳されることとなる。なお、ノードＮ１のインピーダンスが抵抗Ｒ１１の抵抗値よりも十分に小さい場合は、抵抗Ｒ１１の抵抗値及びキャパシタＣ１１の容量値を調整することにより、ＲＣフィルタの遮断周波数を任意に設定することが可能になる。また、ノードＮ１のインピーダンス及びＣ１１の容量値を調整することにより、合成器１で第１の帰還電圧Ｖｆｂ１に重畳させる電圧Ｖｉｌ２のＡＣ電圧成分の量を任意に設定することが可能になる。
【００７４】
図７は、図４のグラフと同様に、図５のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。特に図７（ｃ）に示すように、電圧Ｖｉｌ２は、（Ｖｉｎ−Ｖｏｕｔ）に依存する正の傾きと、Ｖｏｕｔに依存する負の傾きを持つこととなり、インダクタ電流ＩＬとの相似の程度がより高い波形となる。したがって、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータ回路によれば、第２の帰還電圧Ｖｆｂ２には、インダクタ電流ＩＬのＡＣ電流成分に応じて変動するＡＣ電圧成分が重畳されることになるので、第２の帰還電圧Ｖｆｂ２と基準電圧Ｖｒｅｆ１とを比較することで、より安定したスイッチング制御を行って出力電圧Ｖｏｕｔを制御することができる。
【００７５】
第３の実施形態．
図８は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図８は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を示す。第１の実施形態に係るＤＣ−ＤＣコンバータ回路では、インダクタ電流ＩＬのＡＣ電流成分に応じて変動するＡＣ電圧成分が帰還電圧Ｖｆｂ１に重畳されていたが、第３の実施形態に係るＤＣ−ＤＣコンバータ回路では、帰還電圧Ｖｆｂ１ではなく第１の基準電圧Ｖｒｅｆ１に重畳される。
【００７６】
図８のＤＣ−ＤＣコンバータ回路は、図１の合成器１及び重畳電圧生成回路６に代えて、重畳電圧生成回路２１、反転増幅回路２２、及び合成器２３を備えたことの他は、図１のＤＣ−ＤＣコンバータ回路と同様に構成される。重畳電圧生成回路２１は、図１の重畳電圧生成回路６と同様に、電流−電圧変換回路５によって変換された電圧から、インダクタ電流ＩＬと相似な電圧（重畳電圧）を抽出する。重畳電圧生成回路６によって抽出された電圧は、反転増幅回路２２によって所定の基準電位に対して反転された後、合成器２３によって第１の基準電圧Ｖｒｅｆ１に合成（重畳）され、合成後の第２の基準電圧Ｖｒｅｆ２が比較器３の非反転入力端子に入力される。なお、比較器３の反転入力端子には、帰還電圧Ｖｆｂ１がそのまま入力される。
【００７７】
図９は、図８の重畳電圧生成回路２１の詳細構成を示す回路図である。重畳電圧生成回路２１は抵抗Ｒ２１及びキャパシタＣ２１を含むＲＣローパスフィルタである。その遮断周波数は、電流−電圧変換回路５（図２）のノードＮ４から送られる電圧Ｖｉｌ１のうち、インダクタ電流ＩＬのＡＣ電流成分と相似なＡＣ電圧成分が生成されるように設定される。よって、抵抗Ｒ２１とキャパシタＣ２１とを互いに接続するノードＮ２１には、インダクタ電流ＩＬに応じて変動する電圧Ｖｉｌ２が生じることになる。図１１は、図４と同様に、図１１のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。図１１（ａ）は、インダクタ電流ＩＬの波形を示すグラフである。図１１（ｂ）は、電流−電圧変換回路５によってインダクタ電流ＩＬから変換された電圧Ｖｉｌ１の波形を示すグラフである。図１１（ｃ）は、電圧Ｖｉｌ２の波形を示すグラフである。
【００７８】
図１０は、図８の反転増幅回路２２及び合成器２３の詳細構成を示す回路図である。反転増幅回路２２は、演算増幅器２５、抵抗Ｒ２２及びＲ２３、及び定電圧源２４を備える。反転増幅回路２２の反転入力端子には、抵抗Ｒ２２を介して、重畳電圧生成回路２１からの電圧Ｖｉｌ２が供給される。反転増幅回路２２の非反転入力端子は、電圧Ｖｒｅｆ３を発生する定電圧源２４に接続され、反転増幅回路２２の出力端子（ノードＮ２２）は、抵抗Ｒ２３を介して反転増幅回路２２の反転入力端子に接続される。ノードＮ２２の電圧Ｖｉｌ３は、ノードＮ２１の電圧Ｖｉｌ２を用いて、次式により表される。
【００７９】
［数２１］
Ｖｉｌ３
＝Ｖｒｅｆ３−（Ｖｉｌ２−Ｖｒｅｆ３）×Ｒ２３／Ｒ２２
＝Ｖｒｅｆ３×（Ｒ２２−Ｒ２３）／Ｒ２２−Ｖｉｌ２×Ｒ２３／Ｒ２２
【００８０】
上式より、ノードＮ２２の電圧Ｖｉｌ３は、Ｖｒｅｆ３×（Ｒ２２−Ｒ２３）／Ｒ２２の電圧を基準レベルとして、ノードＮ２１の電圧Ｖｉｌ２がＲ２３／Ｒ２２倍だけ反転することがわかる。図１１（ｄ）は、電圧Ｖｉｌ２から反転された電圧Ｖｉｌ３の波形を示すグラフである。電圧Ｖｃは接地電位（又は所定の基準電位）である。ここで、任意の電圧Ｖｉｌ２に対して電圧Ｖｉｌ３が常に正となるように、抵抗Ｒ２２及びＲ２３の抵抗値の比と、定電圧源２４の電圧Ｖｒｅｆ３とを設定しないと、電圧Ｖｉｌ３に歪が生じてしまうことに注意が必要である。
【００８１】
再び図１０を参照して、合成器２３は、キャパシタＣ２２及び抵抗Ｒ２４を備える。抵抗Ｒ２４は、ノードＮ２３と基準電圧発生器２との間に接続され、キャパシタＣ２２は、ノードＮ２２とノードＮ２３との間に接続されている。合成器２３は、基準電圧発生器２からの第１の基準電圧Ｖｒｅｆ１に対しては、ＤＣ電圧成分のみをノードＮ２２に通過させるローパスフィルタとして作用し、反転増幅回路からの電圧Ｖｉｌ３に対しては、ＡＣ電圧成分のみをノードＮ２３に通過させるハイパスフィルタとして作用する。よって、ノードＮ２３に生じる第２の基準電圧Ｖｒｅｆ２は、基準電圧発生器２からの第１の基準電圧Ｖｒｅｆ１と、反転増幅回路からの電圧Ｖｉｌ３のＡＣ電圧成分とが重畳された電圧となる。図１１（ｅ）は、帰還電圧Ｖｆｂ１、合成器１に到来する第１の基準電圧Ｖｒｅｆ１、及び、合成器１から出力される第２の基準電圧Ｖｒｅｆ２の各波形を示すグラフである。
【００８２】
比較器３は、帰還電圧Ｖｆｂ１と第２の基準電圧Ｖｒｅｆ２とを比較する。帰還電圧Ｖｆｂ１が第２の基準電圧Ｖｒｅｆ２よりも低くなると、比較器３はハイレベルの信号を出力して、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせる。このことにより、入力電圧Ｖｉｎの電圧源からインダクタＬ１を介して負荷に供給される電流は増加し、出力電圧Ｖｏｕｔが上昇する。したがって、帰還電圧Ｖｆｂ１は、出力電圧Ｖｏｕｔの上昇に応じて上昇し、第２の基準電圧Ｖｒｅｆ２は、インダクタ電流ＩＬの増加に応じて下降するＡＣ電圧成分が第１の基準電圧Ｖｒｅｆ１に重畳されることで下降する。帰還電圧Ｖｆｂ１が第２の基準電圧Ｖｒｅｆ２よりも高くなると、比較器３はローレベルの信号を出力して、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオフさせ、かつＮＭＯＳトランジスタＦＥＴ２をオンさせる。このことにより、インダクタＬ１に蓄えられたエネルギーは、ＮＭＯＳトランジスタＦＥＴ２を介して負荷に供給されるが、インダクタ電流ＩＬはエネルギーの放出に伴って減少し、出力電圧Ｖｏｕｔも下降する。したがって、帰還電圧Ｖｆｂ１は出力電圧Ｖｏｕｔの下降に応じて下降し、第２の基準電圧Ｖｒｅｆ２は、インダクタ電流ＩＬの減少に応じて増加するＡＣ電圧成分が第１の基準電圧Ｖｒｅｆ１に重畳されることで上昇する。以後、帰還電圧Ｖｆｂ１が第２の基準電圧Ｖｒｅｆ２よりも低くなると、再び比較器３がハイレベルの信号を出力して、ドライバ制御回路４はＰＭＯＳトランジスタＦＥＴ１をオンさせ、かつＮＭＯＳトランジスタＦＥＴ２をオフさせるという動作が繰り返される。以上の動作により、比較器３は、帰還電圧Ｖｆｂ１とインダクタＬ１に流れるＡＣ電流成分に応じて逆相で変動するＡＣ電圧成分のみが重畳された第２の基準電圧Ｖｒｅｆ２とを比較し、ドライバ制御回路４は、これら２つの電圧が等しくなるように負帰還制御を行うので、出力電圧Ｖｏｕｔが制御される。
【００８３】
本発明の第３の実施形態に係るＤＣ−ＤＣコンバータ回路によれば、インダクタ電流ＩＬを直接検出する抵抗を用いたりすることなく、任意のインダクタンスのインダクタＬ１に流れるＡＣ電流成分に応じて逆相で変動する電圧Ｖｉｌ３を生成できる。また、基準電圧発生器２からの第１の基準電圧Ｖｒｅｆ１に上記電圧Ｖｉｌ３のＡＣ電圧成分のみを重畳させた第２の基準電圧Ｖｒｅｆ２を生成できるので、この第２の基準電圧Ｖｒｅｆ２と帰還電圧Ｖｆｂ１とを比較することで、安定したスイッチング制御を行って出力電圧Ｖｏｕｔを制御することができる。また、キャパシタＣ２の等価直列抵抗Ｒ３が小さく、出力電圧Ｖｏｕｔに含まれるインダクタＬ１のＡＣ電流成分に応じて変動するＡＣ電圧成分が低減された場合においても、インダクタＬ１に流れるＡＣ電流成分に応じて逆相で変動するＡＣ電圧成分を第２の基準電圧Ｖｒｅｆ２に適切な量だけ重畳させることができるので、安定したスイッチング制御を行って出力電圧Ｖｏｕｔを制御することができる。
【００８４】
なお、重畳電圧生成回路２１において、抵抗Ｒ２１の抵抗値及びキャパシタＣ２１の容量値を調整することにより、重畳電圧生成回路２１のフィルタとしての遮断周波数を任意に設定することが可能である。また、反転増幅回路２２において、抵抗Ｒ２２及びＲ２３の抵抗値と、定電圧源２４の電圧Ｖｒｅｆ３とを調整することにより、反転増幅回路２２の反転増幅率及び基準レベルの調整を任意に設定することが可能である。さらに、合成器２３において、抵抗Ｒ２４の抵抗値及びキャパシタＣ２２の容量値を調整することにより、合成器２３で電圧Ｖｉｌ３のＡＣ電圧成分を重畳させる量を任意に設定することが可能となる。
【００８５】
第４の実施形態．
図１２は、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータ回路の構成を示すブロック図である。図１２は、同期整流方式によりスイッチング制御される、降圧型のコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を示す。図１２のＤＣ−ＤＣコンバータ回路は、図８のＤＣ−ＤＣコンバータ回路の重畳電圧生成回路２１に代えて、重畳電圧生成回路２１Ａを備えている。ここで、重畳電圧生成回路２１Ａは所定の時定数を有するローパスフィルタであり、ＰＭＯＳトランジスタＦＥＴ１をオンしてＮＭＯＳトランジスタＦＥＴ２をオフしているときの時定数は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを減算した電圧の逆数に比例し、ＰＭＯＳトランジスタＦＥＴ１をオフしてＮＭＯＳトランジスタＦＥＴ２をオンしているときの時定数は、出力電圧Ｖｏｕｔの逆数に比例する。
【００８６】
図１３は、図１２の重畳電圧生成回路２１Ａの詳細構成を示す回路図である。重畳電圧生成回路２１Ａは、トランジスタＦＥＴ１１〜ＦＥＴ２１、演算増幅器１１、定電流源１２、抵抗Ｒ１１及びＲ１２、及びキャパシタＣ３１を備える。図１２の重畳電圧生成回路２１Ａの構成は、図６の重畳電圧生成回路６Ａと実質的に同じである。
【００８７】
図１４は、図１１のグラフと同様に、図１２のＤＣ−ＤＣコンバータ回路におけるさまざまな信号の波形を示すグラフである。特に図１４（ｃ）に示すように、電圧Ｖｉｌ２は、（Ｖｉｎ−Ｖｏｕｔ）に依存する正の傾きと、Ｖｏｕｔに依存する負の傾きを持つこととなり、インダクタ電流ＩＬとの相似の程度がより高い波形となる。合成器２３は、電圧Ｖｉｌ２を反転増幅回路２２で反転した電圧Ｖｉｌ３のＡＣ電圧成分を、基準電圧発生回路２からの第１の基準電圧Ｖｒｅｆ１に重畳させ、第２の基準電圧Ｖｒｅｆ２を生成する。したがって、本発明の第４の実施形態に係るＤＣ−ＤＣコンバータ回路によれば、帰還電圧Ｖｆｂ１と第２の基準電圧Ｖｒｅｆ２とを比較することで、より安定したスイッチング制御を行って出力電圧Ｖｏｕｔを制御することができる。
【００８８】
以上、本発明の実施形態に係るＤＣ−ＤＣコンバータ回路について説明したが、本発明は上述した実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００８９】
上述した実施形態では、同期整流方式の場合を例として挙げているが、整流素子としてダイオードを用いてもよい。その場合は、ＮＭＯＳトランジスタＦＥＴ２をダイオードに置き換え、電流−電圧変換回路５におけるＮＭＯＳトランジスタＦＥＴ４をダイオードに置き換え、これら２つのダイオードの接合面積比をｍ：ｎ（ｍ＞ｎ）とすれば、電流−電圧変換回路５のダイオードに流れる電流を、対向するダイオードに流れる電流のｎ／ｍとすることができる。
【００９０】
また、上述した実施形態では、接地電位を基準として、インダクタＬ１に流れるＡＣ電流成分と相似なＡＣ電圧成分を生成する場合を例として挙げているが、任意の電位を基準としてもよい。
【００９１】
さらに、上述した実施形態では、スイッチング周波数が入力電圧、出力電圧、負荷電流などの条件によって可変となるタイプのコンパレータ制御方式のＤＣ−ＤＣコンバータ回路を想定したが、本発明は、スイッチング周波数を固定としたコンパレータ制御方式のＤＣ−ＤＣコンバータ回路にも適用できる。あるいは、本発明は、比較器にヒステリシス特性を持たせて、入力電圧のノイズによる誤スイッチングを防止するヒステリシスコンパレータ制御方式のＤＣ−ＤＣコンバータ回路にも適用できる。
【００９２】
すなわち、本発明は様々なコンパレータ制御方式のＤＣ−ＤＣコンバータ回路に広く適用可能である。
【００９３】
本発明のＤＣ−ＤＣコンバータ回路によれば、インダクタ電流のＡＣ電流成分に応じて変動するＡＣ電圧成分を含む電圧を、スイッチング素子（ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ）が流す電流に比例した電流を用いて生成するので、インダクタ電流を直接検出する抵抗を用いたりする必要がなくなる。よって、高い電力変換効率を維持することができる。また、任意のインダクタンスのインダクタに対しても適切なＡＣ電圧成分を生成することができるので、インダクタの両端の電圧を積分する方法（この場合、例えば、あるインダクタンスのインダクタに対してのみ適切なＡＣ電圧成分が得られる）と比べて、汎用性に優れた手段を提供できる。
【００９４】
また、本発明のＤＣ−ＤＣコンバータ回路によれば、インダクタ電流のＡＣ電流成分に応じて同相で変動するＡＣ電圧成分のみを帰還電圧に重畳させることができるので、出力キャパシタの等価直列抵抗が小さく、出力電圧に含まれるインダクタ電流のＡＣ電流成分に応じて変動するＡＣ電圧成分が低減した場合においても、安定したスイッチング制御を行って出力電圧を制御することができる。
【００９５】
また、本発明のＤＣ−ＤＣコンバータ回路によれば、インダクタ電流のＡＣ電流成分に応じて逆相で変動するＡＣ電圧成分のみを帰還電圧に重畳させることができるので、出力キャパシタの等価直列抵抗が小さく、出力電圧に含まれるインダクタ電流のＡＣ電流成分に応じて変動するＡＣ電圧成分が低減した場合においても、安定したスイッチング制御を行って出力電圧を制御することができる。
【符号の説明】
【００９６】
１，２３…合成器、
２…基準電圧発生器、
３…比較器、
４…ドライバ制御回路、
５…電流−電圧変換回路、
６，６Ａ，２１，２１Ａ…重畳電圧生成回路、
７…出力端子、
８，１１，２５，…演算増幅器、
１２…定電流源、
２２…反転増幅回路、
２４…定電圧源、
ＦＥＴ１〜ＦＥＴ６，ＦＥＴ１１〜ＦＥＴ２１…トランジスタ、
Ｃ１，Ｃ２，Ｃ３，Ｃ１１，Ｃ２１，Ｃ２２，Ｃ３１…キャパシタ、
Ｌ１…インダクタ、
Ｒ１，Ｒ２，Ｒ５，Ｒ１１，Ｒ１２，Ｒ２１〜Ｒ２４…抵抗、
Ｒ３…等価直列抵抗、
Ｒ４…可変抵抗。
【先行技術文献】
【特許文献】
【００９７】
【特許文献１】特開平１０−２２５１０５号公報
【特許文献２】特開２０００−０３２７４４号公報
【特許文献３】特開２０００−２８７４３９号公報
【特許文献４】特開２００７−１７４７７２号公報
【特許文献５】特開２０１０−１８３７２２号公報
【特許文献６】特開２０１０−２０７０２２号公報
【図１】
2013051776.tif 000003
【図２】
2013051776.tif 000004
【図３】
2013051776.tif 000005
【図４】
2013051776.tif 000006
【図５】
2013051776.tif 000007
【図６】
2013051776.tif 000008
【図７】
2013051776.tif 000009
【図８】
2013051776.tif 000010
【図９】
2013051776.tif 000011
【図１０】
2013051776.tif 000012
【図１１】
2013051776.tif 000013
【図１２】
2013051776.tif 000014
【図１３】
2013051776.tif 000015
【図１４】
2013051776.tif 000016
【図１５】
2013051776.tif 000017
【図１６】
2013051776.tif 000018