(57)【要約】【課題】光センサ１のフォトダイオード１０の受光強度を精度良く検出する。【解決手段】光センサ１では、フォトダイオード１０のカソード端子とグランドとの間の電圧が一定電圧Ｖｒｅｆ１に比べて小さいとコンパレータ１２が判定してからフォトダイオード１０のカソード端子とグランドとの間の電圧が一定電圧Ｖｒｅｆ２に比べて小さいとコンパレータ１３が判定するまでの時間差を示す信号として検出信号を出力するＡＮＤ回路１４とを備える。フォトダイオード１０の容量が原因で、フォトダイオード１０のカソード端子とグランドとの間のリセット電圧が変動しても、その変動の影響が上記時間差には加わらない。【選択図】図１
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【特許請求の範囲】
【請求項１】
アノード端子がグランド側に配置されてカソード端子が電源（Ｖｄｄ）のプラス電極側に配置されるフォトダイオード（１０）と、前記フォトダイオードに対して前記電源から出力されるリセット電圧を一旦印加するためのリセット手段（１１）と、前記リセット手段によりリセット電圧が一旦印加された前記フォトダイオードに対して光が入射された後において前記フォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路（１２、１３、１４）と、を備える画素回路であって、
前記検出回路は、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第１の閾値（Ｖｒｅｆ１）に比べて小さいか否かを判定する第１の比較回路（１２）と、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値よりも小さい第２の閾値（Ｖｒｅｆ２）に比べて小さいか否かを判定する第２の比較回路（１３）と、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値に比べて小さいと前記第１の比較回路が判定してから前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値に比べて小さいと前記第２の比較回路が判定するまでの時間差（Ｔｈ）を示す信号として前記検出信号を出力する信号出力回路（１４、３３）と、を備えることを特徴とする画素回路。
【請求項２】
前記信号出力回路（１４）は、前記時間差（Ｔｈ）をパルス幅とするパルス信号を前記検出信号として出力することを特徴とする請求項１に記載の画素回路。
【請求項３】
前記信号出力回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値に比べて小さいと前記第１の比較回路が判定してから、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値に比べて小さいと前記第２の比較回路が判定するまでの間にて基準クロック回路（２２）から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力するカウンタ回路（３３）を備えることを特徴とする請求項１に記載の画素回路。
【請求項４】
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと判定したときには、前記第１の比較回路（３０）の出力信号のレベルがローレベルからハイレベルに変化するものであり、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと判定したときには、前記第２の比較回路（３１）の出力信号のレベルがローレベルからハイレベルに変化するものであり、
前記カウンタ回路は、前記第１の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを開始し、前記第２の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを終了することを特徴とする請求項３に記載の画素回路。
【請求項５】
前記信号出力回路は、前記基準クロック回路（２２）からクロックが入力され、かつ前記第２の比較回路の出力信号としてローレベル信号が入力されるときには、前記基準クロック回路（２２）から入力されるクロックを前記カウンタ回路（３３）に出力する論理回路（３２）を備え、
前記カウンタ回路は、前記第１の比較回路の出力信号の立ち上がり時にて、前記論理回路から与えられるクロックの個数のカウントを開始し、
前記論理回路（３２）は、前記第２の比較回路（３１）の出力信号の立ち上がり時にて、前記基準クロック回路（２２）からのクロックを前記カウンタ回路に出力することを停止して、前記カウンタ回路が前記クロックの個数のカウントを終了するようになっていることを特徴とする請求項４に記載の画素回路。
【請求項６】
前記第１の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第１のインバータ回路（３０）であり、
前記第２の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第２のインバータ回路（３１）であることを特徴とする請求項４または５に記載の画素回路。
【請求項７】
前記第１のインバータ回路（３０）は、第１のｐＭＯＳトランジスタ（３０ａ）と第１のｎＭＯＳトランジスタ（３０ｂ）とから構成されており、
前記第１のｐＭＯＳトランジスタのゲート端子と前記第１のｎＭＯＳトランジスタのゲート端子とは接続されて入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記第１のｎＭＯＳトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第１のｐＭＯＳトランジスタのソース端子は前記電源（Ｖｄｄ）のプラス電極に接続され、前記第１のｎＭＯＳトランジスタのソース端子はグランドに接続されており、
前記第１のｐＭＯＳトランジスタにおけるチャネル幅（Ｗａ）とチャネル長（Ｌａ）との比（Ｗａ／Ｌａ）を調整し、かつ前記第１のｎＭＯＳトランジスタにおけるチャネル幅（Ｗｂ）とチャネル長（Ｌｂ）との比（Ｗｂ／Ｌｂ）を調整することにより、前記第１の閾値（Ｖｒｅｆ１）が設定されていることを特徴とする請求項６に記載の画素回路。
【請求項８】
前記第２のインバータ回路（３１）は、第２のｐＭＯＳトランジスタ（３１ａ）と第２のｎＭＯＳトランジスタ（３１ｂ）とから構成されており、
前記第２のｐＭＯＳトランジスタのゲート端子と前記第２のｎＭＯＳトランジスタのゲート端子とは接続されて入力端子を構成し、前記第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第２のｐＭＯＳトランジスタのソース端子は電源（Ｖｄｄ）のプラス電極に接続され、前記第２のｎＭＯＳトランジスタのソース端子はグランドに接続されており、
前記第２のｐＭＯＳトランジスタにおけるチャネル幅（Ｗｃ）とチャネル長（Ｌｃ）との比（Ｗｃ／Ｌｃ）を調整し、かつ前記第２のｎＭＯＳトランジスタにおけるチャネル幅（Ｗｄ）とチャネル長（Ｌｄ）との比（Ｗｄ／Ｌｄ）を調整することにより、前記第２の閾値（Ｖｒｅｆ２）が設定されていることを特徴とする請求項７に記載の画素回路。
【請求項９】
前記第１、第２のインバータ回路は、１つの半導体基板を有する半導体集積回路を構成するものであり、
前記第１、第２のインバータ回路は、前記半導体基板上にて互いに近接した位置に設けられていることを特徴とする請求項８に記載の画素回路。
【請求項１０】
Ｎ行Ｍ列の行列状に並べられて、それぞれのアノード端子がグランド側に配置されて前記それぞれのカソード端子が電源（Ｖｄｄ）のプラス電極側に配置される複数のフォトダイオード（１０）と、
前記フォトダイオード毎に設けられて、前記フォトダイオードに対して前記電源からのリセット電圧を一旦印加するためのリセット手段（１１）と、を備え、
前記複数のフォトダイオード（１０）は、前記リセット手段によりリセット電圧が一旦印加された後において行毎に光が入射されるものであり、
前記複数のフォトダイオードの列毎に設けられ、前記光が入射された一行のフォトダイオードのうち対応する列のフォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路（５１、５２）を備えるイメージセンサであって、
前記検出回路は、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第１の閾値（Ｖｒｅｆ１）に比べて小さいか否かを判定する第１の比較回路（３０）と、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値よりも小さい第２の閾値（Ｖｒｅｆ２）に比べて小さいか否かを判定する第２の比較回路（３１）と、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと前記第１の比較回路（３０）が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと前記第２の比較回路（３１）が判定するまでの時間差を示す信号を前記検出信号として出力する信号出力回路（３２、３３）と、を備えることを特徴とするイメージセンサ。
【請求項１１】
前記信号出力回路にクロックを出力する基準クロック回路（２２）を備え、
前記信号出力回路（３２、３３）は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと前記第１の比較回路（３０）が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと前記第２の比較回路（３１）が判定するまでの間において、前記基準クロック回路から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力することを特徴とする請求項１０に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオードに入射される光強度を検出する画素回路およびイメージセンサに関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ型の電荷蓄積型のイメージセンサまたは光センサの画素構造では、フォトダイオードに入射される光強度に応じた電荷をフォトダイオードに蓄積し、この蓄積された電荷を示す出力電圧をＡＤ変換によりデジタル値に変換する一般的な構造に加えて、フォトダイオードに入射される光強度をパルス信号のパルス幅に変換してこのパルス幅を計測することで画素毎の入射光の強度として読み出すパルス幅変調（ＰＷＭ）と呼ばれる画素回路が存在する（例えば、特許文献１参照）。
【０００３】
具体的には、この画素回路では、アノード端子がグランドに接続され、かつカソード端子が電源のプラス電極側に接続されたフォトダイオードを備える。このフォトダイオードに対して電源から出力される電源電圧がリセット電圧として一旦印加されて、その後フォトダイオードに光が入射されると、この受光強度に応じた電流がフォトダイオードに流れる。このため、フォトダイオードのカソード端子の電位が受光強度に応じて低下する（例えば、特許文献２参照）。
【０００４】
このものにおいて、カソード端子の電位の低下速度は、受光強度に依存する。具体的には、受光強度が大きいほどカソード端子の電位の低下速度が速くなり、受光強度が小さいほどカソード端子の電位の低下速度が遅くなる。そこで、コンパレータ、論理回路、出力回路などを用いて、フォトダイオードへの光入射後に当該電位が一定電圧に到達するまでの時間長を検出して、この検出された時間長を示すパルス幅を有するパルス信号を出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許２８７９６７０号明細書
【特許文献２】特開２００５−２５２７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献２では、フォトダイオードのカソード端子の電位が一定電圧まで低下するまでの時間長を受光強度として検出することができるものの、フォトダイオードに含まれる容量が原因で、フォトダイオードにリセット電圧を印加する毎に、フォトダイオードのカソード端子の電位が異なる値になる、いわゆるリセットノイズ（ｋＴＣノイズ）が生じる。
【０００７】
すなわち、フォトダイオードのカソード端子とグランドとの間に与えられるリセット電圧にバラツキが生じることになる。したがって、フォトダイオードのカソード端子の電圧がリセット電圧から一定電圧に到達するまでの時間長が変動するので、検出される受光強度としてバラツキが生じることになる。
【０００８】
本発明は上記点に鑑みて、フォトダイオードに対する受光強度を精度良く検出するようにした画素回路およびイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明の画素回路では、アノード端子がグランド側に配置されてカソード端子が電源（Ｖｄｄ）のプラス電極側に配置されるフォトダイオード（１０）と、前記フォトダイオードに対して前記電源から出力されるリセット電圧を一旦印加するためのリセット手段（１１）と、前記リセット手段によりリセット電圧が一旦印加された前記フォトダイオードに対して光が入射された後において前記フォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路（１２、１３、１４）と、を備える画素回路であって、
前記検出回路は、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第１の閾値（Ｖｒｅｆ１）に比べて小さいか否かを判定する第１の比較回路（１２）と、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値よりも小さい第２の閾値（Ｖｒｅｆ２）に比べて小さいか否かを判定する第２の比較回路（１３）と、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値に比べて小さいと前記第１の比較回路が判定してから前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値に比べて小さいと前記第２の比較回路が判定するまでの時間差（Ｔｈ）を示す信号として前記検出信号を出力する信号出力回路（１４、３３）と、を備えることを特徴とする。
【００１０】
請求項１に記載の発明によれば、フォトダイオードのカソード端子とグランドとの間の電圧が第１の閾値（Ｖｒｅｆ１）に比べて小さいと第１の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第２の閾値（Ｖｒｅｆ２）に比べて小さいと第２の比較回路が判定するまでの時間差（Ｔｈ）を、フォトダイオードの受光強度として検出することになる。
【００１１】
ここで、上記時間差（Ｔｈ）は、フォトダイオードのカソード端子とグランドとの間のリセット電圧のバラツキの影響を受けない。このため、フォトダイオードの受光強度を精度良く検出することができる。
【００１２】
なお、第１、第２の比較回路としては、フォトダイオードのカソード端子とグランドとの間の電圧の変化に対して出力信号がヒステリシスをもって変化するシュミットトリガ型の回路を用いてもよい。
【００１３】
請求項２に記載の発明の画素回路では、前記信号出力回路（１４）は、前記時間差（Ｔｈ）をパルス幅とするパルス信号を前記検出信号として出力することを特徴とする。
【００１４】
請求項３に記載の発明の画素回路では、前記信号出力回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値に比べて小さいと前記第１の比較回路が判定してから、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値に比べて小さいと前記第２の比較回路が判定するまでの間にて基準クロック回路（２２）から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力するカウンタ回路（３３）であることを特徴とする。
【００１５】
請求項４に記載の発明の画素回路では、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと判定したときには、前記第１の比較回路（３０）の出力信号のレベルがローレベルからハイレベルに変化するものであり、
前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと判定したときには、前記第２の比較回路（３１）の出力信号のレベルがローレベルからハイレベルに変化するものであり、
前記カウンタ回路は、前記第１の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを開始し、前記第２の比較回路の出力信号の立ち上がり時にて前記クロックの個数のカウントを終了することを特徴とする。
【００１６】
請求項５に記載の発明の画素回路では、前記信号出力回路は、前記基準クロック回路（２２）からクロックが入力され、かつ前記第２の比較回路の出力信号としてローレベル信号が入力されるときには、前記基準クロック回路（２２）から入力されるクロックを前記カウンタ回路（３３）に出力する論理回路（３２）を備え、
前記カウンタ回路は、前記第１の比較回路の出力信号の立ち上がり時にて、前記論理回路から与えられるクロックの個数のカウントを開始し、
前記論理回路（３２）は、前記第２の比較回路（３１）の出力信号の立ち上がり時にて、前記基準クロック回路（２２）からのクロックを前記カウンタ回路に出力することを停止して、前記カウンタ回路が前記クロックの個数のカウントを終了するようになっていることを特徴とする。
【００１７】
請求項６に記載の発明の画素回路では、前記第１の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第１のインバータ回路（３０）であり、
前記第２の比較回路は、前記フォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さくなると、出力信号のレベルがローレベルからハイレベルに変化する第２のインバータ回路（３１）であることを特徴とする。
【００１８】
具体的には、請求項７に記載の発明の画素回路では、前記第１のインバータ回路（３０）は、第１のｐＭＯＳトランジスタ（３０ａ）と第１のｎＭＯＳトランジスタ（３０ｂ）とから構成されており、
前記第１のｐＭＯＳトランジスタのゲート端子と前記第１のｎＭＯＳトランジスタのゲート端子とは接続されて入力端子を構成し、前記第１のｐＭＯＳトランジスタのドレイン端子と前記第１のｎＭＯＳトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第１のｐＭＯＳトランジスタのソース端子は前記電源（Ｖｄｄ）のプラス電極に接続され、前記第１のｎＭＯＳトランジスタのソース端子はグランドに接続されており、
前記第１のｐＭＯＳトランジスタにおけるチャネル幅（Ｗａ）とチャネル長（Ｌａ）との比（Ｗａ／Ｌａ）を調整し、かつ前記第１のｎＭＯＳトランジスタにおけるチャネル幅（Ｗｂ）とチャネル長（Ｌｂ）との比（Ｗｂ／Ｌｂ）を調整することにより、前記第１の閾値（Ｖｒｅｆ１）が設定されていることを特徴とする。
【００１９】
また、請求項８に記載の発明の画素回路では、前記第２のインバータ回路（３１）は、第２のｐＭＯＳトランジスタ（３１ａ）と第２のｎＭＯＳトランジスタ（３１ｂ）とから構成されており、
前記第２のｐＭＯＳトランジスタのゲート端子と前記第２のｎＭＯＳトランジスタのゲート端子とは接続されて入力端子を構成し、前記第２のｐＭＯＳトランジスタのドレイン端子と前記第２のｎＭＯＳトランジスタのドレイン端子とは接続されて出力端子を構成し、前記第２のｐＭＯＳトランジスタのソース端子は電源（Ｖｄｄ）のプラス電極に接続され、前記第２のｎＭＯＳトランジスタのソース端子はグランドに接続されており、
前記第２のｐＭＯＳトランジスタにおけるチャネル幅（Ｗｃ）とチャネル長（Ｌｃ）との比（Ｗｃ／Ｌｃ）を調整し、かつ前記第２のｎＭＯＳトランジスタにおけるチャネル幅（Ｗｄ）とチャネル長（Ｌｄ）との比（Ｗｄ／Ｌｄ）を調整することにより、前記第２の閾値（Ｖｒｅｆ２）が設定されていることを特徴とする。
【００２０】
請求項９に記載の発明の画素回路では、前記第１、第２のインバータ回路は、１つの半導体基板を有する半導体集積回路を構成するものであり、
前記第１、第２のインバータ回路は、前記半導体基板上にて互いに近接した位置に設けられていることを特徴とする。
【００２１】
ここで、第１、第２のインバータ回路は、１つの半導体基板に対して膜を積層したり、その膜の一部を除去したりして形成される。このため、第１、第２のインバータ回路の回路特性は、半導体基板や膜の材料などのバラツキが起因してバラツキが生じる。
【００２２】
そこで、請求項９に記載の発明によれば、第１、第２のインバータ回路は、半導体基板上にて互いに近接した位置に設けられている。このため、第１、第２のインバータ回路は、互いに近い特性の回路となる。よって、半導体基板や膜の材料のバラツキが起因して第１の閾値と第２の閾値とが変動しても、その変動した第１の閾値と第２の閾値との差分値と、変動していない第１の閾値と第２の閾値との差分値とが、ほとんど同一値になる。よって、半導体基板や膜の材料のバラツキがフォトダイオードの受光強度の検出精度に与える影響を少なくすることができる。
【００２３】
なお、半導体基板としては、例えばシリコンウェハーを用いることができる。
【００２４】
請求項１０に記載の発明のイメージセンサにおいて、
Ｎ行Ｍ列の行列状に並べられて、それぞれのアノード端子がグランド側に配置されて前記それぞれのカソード端子が電源（Ｖｄｄ）のプラス電極側に配置される複数のフォトダイオード（１０）と、
前記フォトダイオード毎に設けられて、前記フォトダイオードに対して前記電源からのリセット電圧を一旦印加するためのリセット手段（１１）と、を備え、
前記複数のフォトダイオード（１０）は、前記リセット手段によりリセット電圧が一旦印加された後において行毎に光が入射されるものであり、
前記複数のフォトダイオードの列毎に設けられ、前記光が入射された一行のフォトダイオードのうち対応する列のフォトダイオードのカソード端子とグランドとの間の電圧に応じて前記フォトダイオードの受光強度を示す検出信号を出力する検出回路（５１、５２）を備えるイメージセンサであって、
前記検出回路は、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記リセット電圧よりも小さい第１の閾値（Ｖｒｅｆ１）に比べて小さいか否かを判定する第１の比較回路（３０）と、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値よりも小さい第２の閾値（Ｖｒｅｆ２）に比べて小さいか否かを判定する第２の比較回路（３１）と、
前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと前記第１の比較回路（３０）が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと前記第２の比較回路（３１）が判定するまでの時間差を示す信号を前記検出信号として出力する信号出力回路（３２、３３）と、を備えることを特徴とする。
【００２５】
請求項１０に記載の発明によれば、フォトダイオードのカソード端子とグランドとの間の電圧が第１の閾値（Ｖｒｅｆ１）に比べて小さいと第１の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第２の閾値（Ｖｒｅｆ２）に比べて小さいと第２の比較回路が判定するまでの時間差（Ｔｈ）を、フォトダイオードの受光強度として検出することになる。
【００２６】
ここで、上記時間差（Ｔｈ）は、フォトダイオードのカソード端子とグランドとの間のリセット電圧のバラツキの影響を受けない。このため、フォトダイオードの受光強度を精度良く検出することができる。
【００２７】
また、検出回路は、フォトダイオードの列毎に設けられている。このため、同じの列のＮ個のフォトダイオードと検出回路との間のそれぞれ配線長は、異なるものとなる。したがって、フォトダイオード毎にフォトダイオードと検出回路との間の配線の抵抗値に差分が生じることなる。よって、フォトダイオードのカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出する従来の技術では、上記時間差は、フォトダイオード毎の配線の抵抗値の差分の影響を受けるので、受光強度を精度良く検出することができない。
【００２８】
これに対して、請求項１０に記載の発明によれば、上述の如く、フォトダイオードのカソード端子とグランドとの間の電圧が第１の閾値（Ｖｒｅｆ１）に比べて小さいと第１の比較回路が判定してからフォトダイオードのカソード端子とグランドとの間の電圧が第２の閾値（Ｖｒｅｆ２）に比べて小さいと第２の比較回路が判定するまでの時間差（Ｔｈ）を、フォトダイオードの受光強度として検出することになる。
【００２９】
ここで、上記時間差（Ｔｈ）は、フォトダイオード毎の配線の抵抗値の差分の影響を受けない。このため、受光強度をより一層精度良く検出することができる。
【００３０】
以上により、Ｎ行Ｍ列のフォトダイオードにより高画質のイメージを検出することができる。
【００３１】
具体的には、請求項１１に記載の発明では、前記信号出力回路にクロックを出力する基準クロック回路（２２）を備え、
前記信号出力回路（３２、３３）は、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第１の閾値（Ｖｒｅｆ１）に比べて小さいと前記第１の比較回路（３０）が判定した後、前記対応する列のフォトダイオードのカソード端子とグランドとの間の電圧が前記第２の閾値（Ｖｒｅｆ２）に比べて小さいと前記第２の比較回路（３１）が判定するまでの間において、前記基準クロック回路から入力されるクロックの個数をカウントしてこのカウントされた個数を前記検出信号として出力することを特徴とする。
【００３２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態の光センサにおける電気回路構成を示す図である。
【図２】第１実施形態のＰＤ電圧、コンパレータの出力信号、およびＡＮＤ回路の出力信号を示すグラフである。
【図３】本発明の第２実施形態のイメージセンサの回路構成を示す図である。
【図４】第２実施形態のイメージセンサにおける電気回路構成を示す図である。
【図５】第２実施形態のＰＤ電圧、コンパレータの出力信号、およびＡＮＤ回路の出力信号、カウンタ回路の出力信号を示すグラフである。
【図６】第２実施形態のイメージセンサにおける作動を示すタイミングチャートである。
【図７】本発明の第３実施形態のイメージセンサの回路構成を示す図である。
【図８】第３実施形態の画素回路の電気回路構成を示す図である。
【図９】第３実施形態の読出回路の電気回路構成を示す図である。
【図１０】第３実施形態のイメージセンサにおける作動を示すタイミングチャートである。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００３５】
（第１実施形態）
本発明の第１実施形態の光センサ１について図１を参照して説明する。図１は、本実施形態の光センサ１の回路を示す図である。
【００３６】
光センサ１は、フォトダイオード１０に入射される受光強度をパルス信号のパルス幅として出力するものである。
【００３７】
具体的には、光センサ１は、本発明の画素回路を構成するもので、フォトダイオード１０以外に、トランジスタ１１、コンパレータ１２、１３、およびＡＮＤ回路１４を備える。
【００３８】
フォトダイオード１０は、そのアノード端子がグランドに接続されて、カソード端子が電源Ｖｄｄのプラス電極側に接続されている。トランジスタ１１は、フォトダイオード１０のカソード端子と電源Ｖｄｄのプラス電極との間に配置されている。トランジスタ１１は、フォトダイオード１０をリセットするためのリセット手段を構成する。本実施形態のトランジスタ１１としては、ｎＭＯＳトランジスタが用いられている。
【００３９】
コンパレータ１２は、その非反転入力端子（＋）に入力される一定電圧Ｖｒｅｆ１と、反転入力端子（−）に入力される電圧とを比較する。反転入力端子（−）に入力される電圧は、フォトダイオード１０のカソード端子とグランドとの間の電圧である。以下、フォトダイオード１０のカソード端子とグランドとの間の電圧をＰＤ電圧という。
【００４０】
ここで、一定電圧Ｖｒｅｆ１は、第１の閾値であって、定電電圧回路（図中Ｖｒｅｆ１と記す）１５から出力されるものである。一定電圧Ｖｒｅｆ１としては、電源Ｖｄｄの出力電圧よりも低い電圧が用いられる。
【００４１】
コンパレータ１３は、その反転入力端子（−）に入力される一定電圧Ｖｒｅｆ２と、非反転入力端子（＋）に入力されるＰＤ電圧とを比較する。一定電圧Ｖｒｅｆ２は、第２の閾値であって、定電電圧回路（Ｖｒｅｆ２と記す）１６から出力されるものである。一定電圧Ｖｒｅｆ２としては、一定電圧Ｖｒｅｆ１よりも低い電圧が用いられる。
【００４２】
コンパレータ１２、１３としては、入力電圧としてのＰＤ電圧の変化に対して出力信号レベルがヒステリシスを持って変化するシュミットトリガ型のコンパレータが用いられている。ＡＮＤ回路１４は、コンパレータ１２、１３の出力信号に基づいてＡＮＤ演算を行う。
【００４３】
本実施形態のコンパレータ１２、１３およびＡＮＤ回路１４は、後述するように、フォトダイオード１０のカソード端子とグランドとの間の電圧に応じてフォトダイオード１０の受光強度を示す検出信号を出力する検出回路を構成する。
【００４４】
次に、本実施形態の光センサ１の作動について図２（ａ）〜（ｄ）を参照して説明する。
【００４５】
図２（ａ）〜（ｄ）は縦軸を電圧とし横軸を時間軸とするグラフであり、（ａ）はＰＤ電圧を示し、（ｂ）コンパレータ１２の出力信号を示し、（ｃ）コンパレータ１３の出力信号を示し、（ｄ）ＡＮＤ回路１４の出力信号を示している。
【００４６】
まず、トランジスタ１１のゲート端子に駆動回路（図示省略）から、一定期間の間だけ、リセット駆動信号（ＲＳＴ）としてのハイレベル信号が入力されると、
トランジスタ１１は、一定期間の間だけ、オンする。これに伴い、フォトダイオード１０のカソード端子とグランドとの間には、電源Ｖｄｄの出力電圧が一旦印加される。
【００４７】
つまり、フォトダイオード１０に対して電源Ｖｄｄの出力電圧（リセット電圧）が一旦与えられて、フォトダイオード１０が一旦リセットされることになる。このとき、電源Ｖｄｄからトランジスタ１１を通してフォトダイオード１０に電流が流れる。すなわち、フォトダイオード１０に蓄積された負電荷（電子）がトランジスタ１１を通して電源Ｖｄｄに放電されてＰＤ電圧は上昇する（図２（ａ）参照）。
【００４８】
次に、フォトダイオード１０に対して一定期間Ｔに光を入射する。つまり、フォトダイオード１０がそれぞれ入射光を検出することになる。このとき、フォトダイオード１０のカソード端子側からグランド側に光電流が流れる。つまり、フォトダイオード１０に負電荷が蓄積される。このことにより、ＰＤ電圧は徐々に低下することになる（図２（ａ）参照）。
【００４９】
ここで、ＰＤ電圧の低下速度は、フォトダイオード１０により入射される受光強度に依存する。具体的には、受光強度が大きいほどＰＤ電圧の低下速度が速くなり、受光強度が小さいほどＰＤ電圧の低下速度が遅くなる。
【００５０】
その後、コンパレータ１２、１３は、それぞれの閾値（Ｖｒｅｆ１、Ｖｒｅｆ２）とＰＤ電圧とを比較した結果を示す出力信号を出力する。
【００５１】
具体的には、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低くなると、コンパレータ１２の出力信号のレベルがローレベルからハイレベルに変化する（図２（ａ）、（ｂ）参照）。その後、ＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低くなると、コンパレータ１３の出力信号のレベルがハイレベルからローレベルに変化する（図２（ａ）、（ｃ）参照）。
【００５２】
ここで、コンパレータ１２の出力信号レベルがハイレベルであり、かつコンパレータ１３の出力信号のレベルがハイレベルである期間において、ＡＮＤ回路１４の出力信号レベルがハイレベルになる。
【００５３】
すなわち、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低いとコンパレータ１２が判定してから、ＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低いとコンパレータ１３が判定するまでの期間において、ＡＮＤ回路１４の出力信号レベルがハイレベルになる。
【００５４】
このことにより、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低いとコンパレータ１２が判定してから、ＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低いとコンパレータ１３が判定するまでの時間差Ｔｈをパルス幅とするパルス信号をＡＮＤ回路１４が出力することになる。
【００５５】
ここで、時間差Ｔｈは受光強度が大きいほど短くなり、受光強度が小さいほど時間差Ｔｈが長くなる。パルス信号のパルス幅とは、パルス信号の信号レベルがハイレベルとなる期間である。
【００５６】
以上説明した本実施形態によれば、光センサ１は、アノード端子をグランド側に配置されてカソード端子を電源Ｖｄｄのプラス電極側に配置されるフォトダイオード１０と、フォトダイオード１０に対して電源Ｖｄｄから出力されるリセット電圧を一旦印加するためのリセット手段としてのトランジスタ１１と、トランジスタ１１によりリセット電圧が一旦印加されたフォトダイオード１０に対して光が入射された後において、フォトダイオード１０のＰＤ電圧が一定電圧Ｖｒｅｆ１に比べて小さいか否かを判定するコンパレータ（第１の比較回路）１２と、フォトダイオード１０のＰＤ電圧が一定電圧Ｖｒｅｆ２（＜Ｖｒｅｆ１）に比べて小さいか否かを判定するコンパレータ（第２の比較回路）１３と、フォトダイオード１０のＰＤ電圧が一定電圧Ｖｒｅｆ１に比べて小さいとコンパレータ１２が判定してからフォトダイオード１０のＰＤ電圧が一定電圧Ｖｒｅｆ２に比べて小さいとコンパレータ１３が判定するまでの時間差（Ｔｈ）をパルス幅とするパルス信号を検出信号として出力するＡＮＤ回路１４とを備えることを特徴とする。
【００５７】
ここで、フォトダイオード１０の容量が原因で、リセット電圧をフォトダイオード１０に与える毎に、フォトダイオード１０のカソード端子とグランドとの間に印加されるリセット電圧（図２（ａ）参照）が変動するという、リセットノイズ（ランダムノイズ）が生じるが、上記時間差（Ｔｈ）は、リセットノイズに影響されない。したがって、フォトダイオード１０の受光強度を精度良く検出するようにした光センサ１を提供することができる。
【００５８】
また、従来技術において、フォトダイオード１０のカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出するためにコンパレータを用いる場合には、上記時間差を精度良く検出するために、オフセット誤差やゲインによる遅れ特性を対策するための回路を追加する必要があり、回路規模の増大化を招いていた。
【００５９】
これに対して、本実施形態では、ＰＤ電圧が一定電圧Ｖｒｅｆ１に比べて小さいとコンパレータ１２が判定してからフォトダイオード１０のＰＤ電圧が一定電圧Ｖｒｅｆ２に比べて小さいとコンパレータ１３が判定するまでの時間差（Ｔｈ）を受光強度として検出する。
【００６０】
ここで、時間差（Ｔｈ）は、コンパレータ１２、１３のオフセット誤差やゲインによる遅れ特性の影響を受けない。このため、コンパレータ１２、１３に対してオフセット誤差やゲインによる遅れ特性の対策を施す必要がない。したがって、回路規模の増大化を抑えることができる。
【００６１】
（第２実施形態）
本発明に係る画素回路をイメージセンサ１００に適用した第２実施形態について図３乃至図６を参照して説明する。図３は、本実施形態のイメージセンサ１００の回路構成を示す図である。
【００６２】
イメージセンサ１００は、１つの半導体集積装置からなるもので、Ｎ行Ｍ列の行列状に並べられる（Ｎ×Ｍ）個の画素回路を備える。図３のイメージセンサ１００では、説明の簡素化のため便宜上、２行２列の行列状に並べられる４個の画素回路１ａ、１ｂ、１ｃ、１ｄが示されている。
【００６３】
イメージセンサ１００は、画素回路毎にフォトダイオード１０を有して、画素回路毎のフォトダイオード１０への受光強度をそれぞれ検出する。複数の画素回路は、それぞれ同一の回路構成を有している。複数の画素回路の回路構成の詳細は、後述する。なお、本実施形態では、（Ｎ×Ｍ）個の画素回路が同時に入射光を検出するグローバルシャッター方式が用いられている。
【００６４】
イメージセンサ１００は、（Ｎ×Ｍ）個の画素回路とともに、行選択セレクタ２０、列選択セレクタ２１、および駆動回路２２を備える。行選択セレクタ２０は、Ｎ行のうちいずれか１つの行を選択するための行選択信号（ＳＥＬ）を出力する。列選択セレクタ２１は、Ｍ列のうちいずれか１つの列を選択するための列選択信号を出力する。本実施形態では、行は画素回路の横方向の配列であり、列は画素回路の縦方向の配列である。
【００６５】
駆動回路２２は、一定周期のクロック（ＣＬＫ）を出力する基準クロック回路を構成する。これに加えて、駆動回路２２は、（Ｎ×Ｍ）個の画素回路のフォトダイオード１０をそれぞれにリセットするためのリセット駆動信号（ＲＳＴ）を出力する。上記クロックは、後述する受光強度を示すパルス幅をカウントするために用いられる信号である。
【００６６】
次に、本実施形態の画素回路１ａ、１ｂ、１ｃ、１ｄのうち画素回路１ａを代表としてその回路の詳細について図４を参照して説明する。
【００６７】
画素回路１ａは、フォトダイオード１０、トランジスタ１１、１７、インバータ回路３０、３１、ＮＡＮＤ回路３２、カウンタ回路３３、およびスイッチ回路３４から構成されている。
【００６８】
フォトダイオード１０は、そのアノード端子がグランドに接続されて、カソード端子が電源Ｖｄｄのプラス電極側に接続されている。トランジスタ１１は、フォトダイオード１０のカソード端子と電源Ｖｄｄのプラス電極との間に配置されている。トランジスタ１１は、後述するように、駆動回路２２からのリセット駆動信号（ＲＳＴ）に基づいてフォトダイオード１０をリセットするために用いられる。
【００６９】
トランジスタ１７は、トランジスタ１１のドレイン端子とフォトダイオード１０のカソード端子との間の共通接続端子４０とインバータ回路３０の入力端子との間に接続されている。トランジスタ１７は、後述するように、行選択セレクタ２０からの行選択信号（ＳＥＬ）に応じて、共通接続端子４０とインバータ回路３０の入力端子との間を開放或いは接続する。
【００７０】
本実施形態のトランジスタ１７およびトランジスタ１１としては、ｎＭＯＳトランジスタが用いられている。
【００７１】
インバータ回路３０は、第１のインバータ回路であって、ｐＭＯＳトランジスタ３０ａとｎＭＯＳトランジスタ３０ｂとから構成されている。インバータ回路３０は、トランジスタ１７を介して入力される入力信号としてのＰＤ電圧と閾値とを比較して、その比較結果に応じてハイレベル信号、或いはローレベル信号を出力する。上記閾値としては、上述の第１実施形態で述べた一定電圧Ｖｒｅｆ１が用いられる。ＰＤ電圧は、上述の第１実施形態で述べた如く、フォトダイオード１０のカソード端子とグランドとの間の電圧である。
【００７２】
なお、インバータ回路３０では、ｐＭＯＳトランジスタ３０ａのソース端子は電源Ｖｄｄのプラス電極側に接続されている。ｐＭＯＳトランジスタ３０ａのドレイン端子とｎＭＯＳトランジスタ３０ｂのドレイン端子とは共通接続されて出力端子を構成している。ｐＭＯＳトランジスタ３０ａのゲート端子とｎＭＯＳトランジスタ３０ｂのゲート端子とは共通接続されて入力端子を構成している。ｎＭＯＳトランジスタ３０ｂのソース端子はグランドに接続されている。
【００７３】
ここで、ｐＭＯＳトランジスタ３０ａのチャネル幅（Ｗａ）とチャネル長（Ｌａ）との比（Ｗａ／Ｌａ）を調整し、かつｎＭＯＳトランジスタ３０ｂのチャネル幅（Ｗｂ）とチャネル長（Ｌｂ）との比（Ｗｂ／Ｌｂ）を調整することにより、一定電圧Ｖｒｅｆ１が設定されている。
【００７４】
インバータ回路３１は、第２のインバータ回路であって、ｐＭＯＳトランジスタ３１ａとｎＭＯＳトランジスタ３１ｂとから構成されている。インバータ回路３１は、入力信号としてのＰＤ電圧と閾値とを比較して、その比較結果に応じてハイレベル信号、或いはローレベル信号を出力する。上記閾値としては、上述の第１実施形態で述べた一定電圧Ｖｒｅｆ２が用いられる。
【００７５】
インバータ回路３１のｐＭＯＳトランジスタ３１ａとｎＭＯＳトランジスタ３１ｂとの接続構成は、インバータ回路３０と実質的に同様であるため、その説明を省略する。
【００７６】
ここで、ｐＭＯＳトランジスタ３１ａのチャネル幅（Ｗｃ）とチャネル長（Ｌｃ）との比（Ｗｃ／Ｌｃ）を調整し、かつｎＭＯＳトランジスタ３１ｂのチャネル幅（Ｗｄ）とチャネル長（Ｌｄ）との比（Ｗｄ／Ｌｄ）を調整することにより、一定電圧Ｖｒｅｆ２が設定されている。
【００７７】
本実施形態のインバータ回路３０、３１は、半導体集積回路を構成する半導体基板上で近接する位置に形成されている。すなわち、インバータ回路３０、３１は、半導体集積回路においてレイアウト上にて近接する場所にて配置されていることになる。なお、本実施形態の半導体基板としては、例えばシリコンウェハーを用いることができる。
【００７８】
ＮＡＮＤ回路３２は、インバータ回路３１の出力信号と駆動回路２２から入力されるクロック（ＣＬＫ）とに応じて、カウンタ回路３３に対するクロックの出力およびその出力の停止を行う論理回路である。
【００７９】
カウンタ回路３３は、後述するように、インバータ回路３０の出力信号に応じてＮＡＮＤ回路３２から入力されるクロックの個数をカウントしてこのカウンタさえたクロックの個数を複数ビット（例えば１０ビット）のパラレルデータとして出力する。スイッチ回路３４は、ＮＡＮＤ回路３２の出力端子と列選択セレクタ２１との間を開放、或いは接続する。
【００８０】
本実施形態のＮＡＮＤ回路３２およびカウンタ回路３３は、本発明の信号出力回路を構成している。
【００８１】
次に、本実施形態においてＮ行Ｍ列の行列状に並べられる（Ｎ×Ｍ）個の画素回路を備えるイメージセンサ１００の作動について説明する。
【００８２】
図５（ａ）〜（ｄ）は縦軸を電圧とし横軸を時間軸とするグラフであり、（ａ）はＰＤ電圧を示し、（ｂ）インバータ回路３０の出力信号を示し、（ｃ）インバータ回路３１の出力信号を示し、（ｄ）ＮＡＮＤ回路３２からカウンタ回路３３に出力されるクロックを示し、（ｅ）カウンタ回路３３によりカウントされるクロックを示している。図６はイメージセンサ１００の１フレーム分の光検出の作動を説明するためのタイミングチャートである。
【００８３】
まず、駆動回路２２は、クロックを（Ｎ×Ｍ）個の画素回路の全てのＮＡＮＤ回路３２に出力する。次に、駆動回路２２は、一定期間の間だけ、リセット駆動信号（ＲＳＴ）としてハイレベル信号を（Ｎ×Ｍ）個の画素回路の全てのトランジスタ１１のゲート端子に出力する。
【００８４】
このため、（Ｎ×Ｍ）個の画素回路の全てのトランジスタ１１は、一定期間の間だけ、オンする。これに伴い、画素回路毎に、フォトダイオード１０のカソード端子とグランドとの間には、電源Ｖｄｄの出力電圧が一旦印加される。
【００８５】
つまり、画素回路毎にフォトダイオード１０に対して電源Ｖｄｄの出力電圧としてのリセット電圧が一旦与えられて、（Ｎ×Ｍ）個の画素回路の全てのフォトダイオード１０が一旦リセットされることになる。すなわち、画素回路毎に、フォトダイオード１０に蓄積された負電荷がトランジスタ１１を通して電源Ｖｄｄに放電されてＰＤ電圧は上昇する（図５（ａ）参照）。
【００８６】
次に、行選択セレクタ２０が（Ｎ×Ｍ）個の画素回路の全てのトランジスタ１７のゲート端子に行選択信号（ＳＥＬ）としてハイレベル信号を出力する。このため、画素回路毎のトランジスタ１７はそれぞれオンする。
【００８７】
その後、（Ｎ×Ｍ）個の画素回路の全てのフォトダイオード１０に対して一定期間Ｔに光を入射する。このため、画素回路毎にフォトダイオード１０では負電荷が蓄積される。すなわち、全ての画素回路においてフォトダイオード１０のカソード端子からグランドに向けて光電流が流れる。このことにより、画素回路毎にＰＤ電圧は徐々に低下することになる（図５（ａ）参照）。ここで、受光強度が大きいほどＰＤ電圧の低下速度が速くなり、受光強度が小さいほどＰＤ電圧の低下速度が遅くなる。
【００８８】
このようなＰＤ電圧は、トランジスタ１７を通してインバータ回路３０、３１の入力端子に印加される。ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも高いときにはインバータ回路３０、３１からそれぞれローレベルの出力信号が出力される。このため、ＮＡＮＤ回路３２には、インバータ回路３１からのローレベルの出力信号と駆動回路２２からのクロックとがそれぞれ入力される。これに伴い、ＮＡＮＤ回路３２がクロックをカウンタ回路３３に出力する（図５（ｄ）参照）。
【００８９】
その後、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低くなると、インバータ回路３０の出力信号レベルがローレベルからハイレベルに変化する。このため、インバータ回路３０からカウンタ回路３３に与えられる出力信号のレベルがローレベルからハイレベルに変化する。
【００９０】
ここで、カウンタ回路３３は、インバータ回路３０の出力信号の立ち上がりタイミング（立ち上がりエッジ）にてリセットされて、駆動回路２２から入力されるクロック（ＣＬＫ）の個数のカウントを開始する。
【００９１】
その後、ＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低くなると、インバータ回路３１の出力信号のレベルがローレベルからハイレベルに変化する。このため、ＮＡＮＤ回路３２に対してインバータ回路３１から与えられる出力信号のレベルがローレベルからハイレベルに変化する。このため、カウンタ回路３３に対するＮＡＮＤ回路３２のクロックの出力が停止される（図５（ｅ）参照）。すなわち、ＮＡＮＤ回路３２からカウンタ回路３３にクロックが入力されなくなる。
【００９２】
このことにより、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低いと判定してからＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低いと判定するまでの間において、カウンタ回路３３がＮＡＮＤ回路３２を介して入力されるクロックの個数をカウントすることになる。
【００９３】
ここで、受光強度が大きいほどクロックの個数をカウントするカウント期間が短くなり、受光強度が小さいほどカウント期間が長くなる。このため、受光強度が大きいほどカウント値が小さくなり、受光強度が小さいほどカウント値が大きくなる。
【００９４】
このように（Ｎ×Ｍ）個の画素回路の全てにおいて、カウンタ回路３３がＮＡＮＤ回路３２を介して入力されるクロックの個数を受光強度としてカウントして、このカウント値を出力することになる。
【００９５】
その後、列選択セレクタ２１は、１行１列の画素回路からＮ行Ｍ列の画素回路まで画素回路毎にスイッチ回路３４に制御信号をラスタスキャン順に順次出力する。このため、スイッチ回路３４は画素回路毎にＮＡＮＤ回路３２と列選択セレクタ２１との間を接続する。このため、列選択セレクタ２１は、１行１列の画素回路からＮ行Ｍ列の画素回路までラスタスキャン順に画素回路毎にそのカウンタ回路３３のカウント値を読み出してその読み出したカウント値を外部装置に出力することになる。なお、図６矢印Ａは、ラスタスキャン順を示している。
【００９６】
以上説明した本実施形態によれば、イメージセンサ１００では、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低くなるとインバータ回路３０の出力信号レベルがローレベルからハイレベルに変化する。すると、カウンタ回路３３は、インバータ回路３０の出力信号の立ち上がりタイミング（立ち上がりエッジ）にてリセットされて、駆動回路２２から入力されるクロックの個数のカウントを開始する。
【００９７】
その後、ＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低くなると、インバータ回路３１の出力信号のレベルがローレベルからハイレベルに変化する。このため、ＮＡＮＤ回路３２に対してインバータ回路３１から与えられる出力信号のレベルがローレベルからハイレベルに変化する。このため、カウンタ回路３３に対するＮＡＮＤ回路３２のクロックの出力が停止される。このことにより、カウンタ回路３３は、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低いと判定してからＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低いと判定するまでの時間差をクロックの個数としてカウントすることになる。
【００９８】
ここで、フォトダイオード１０の容量が原因で、フォトダイオード１０のカソード端子とグランドとの間のリセット電圧（図５（ａ）参照）がリセット毎に変動するランダムノイズが生じても、その変動の影響が上記時間差には加わらない。したがって、画素回路毎にフォトダイオード１０に対する受光強度をクロックの個数として精度良く検出するようにしたイメージセンサ１００を提供することができる。
【００９９】
また、半導体集積回路は、半導体基板に対して膜を積層したり、その膜の一部を除去したりして形成される。このため、半導体基板や膜を構成する材料のバラツキにより、インバータ回路３０、３１の回路特性にバラツキが生じる。よって、
半導体基板や膜を構成する材料のバラツキが起因して、インバータ回路３０、３１の反転電圧としての一定電圧Ｖｒｅｆ１、Ｖｒｅｆ２においても、バラツキが生じる。すなわち、インバータ回路３０、３１において、固定パターンのノイズが生じることになる。
【０１００】
これに対して、本実施形態のインバータ回路３０、３１は、上述の如く、半導体集積回路を構成する半導体基板上で近接する位置に形成されている。このため、インバータ回路３０、３１は、それぞれ近い回路特性となる。したがって、半導体基板や膜を構成する材料のバラツキが起因して一定電圧Ｖｒｅｆ１、Ｖｒｅｆ２において変動しても、この変動した一定電圧Ｖｒｅｆ１’と一定電圧Ｖｒｅｆ２’（図５（ａ）参照）との間の電圧差と、変動していない一定電圧Ｖｒｅｆ１と一定電圧Ｖｒｅｆ２との間の電圧差とは、ほとんど同一値である。すなわち、一定電圧Ｖｒｅｆ１、Ｖｒｅｆ２にバラツキが生じても、これらのバラツキの影響がインバータ回路３０、３１の間でキャンセルされる。したがって、一定電圧Ｖｒｅｆ１、Ｖｒｅｆ２のバラツキが原因で、フォトダイオード１０に対する受光強度としてのクロックの個数の検出精度の精度に与える影響を少なくすることができる。
【０１０１】
以上によれば、イメージセンサ１００において、ランダムノイズや固定パターンのノイズを対策することにより、ＳＮ比を向上させて、高画質のイメージを検出することができる。
【０１０２】
（第３実施形態）
上記第２実施形態では、（Ｎ×Ｍ）個の画素回路の全てに対して同時に光検出する例について説明したが、これに代えて、本第３実施形態では、行毎に同一行のＭ個の画素回路のフォトダイオード１０が光を検出するローリングシャッター方式のイメージセンサ１００Ａについて説明する。
【０１０３】
図７は、本実施形態のイメージセンサ１００Ａの回路構成を示す図である。
【０１０４】
イメージセンサ１００Ａは、上記第２実施形態と同様、（Ｎ×Ｍ）個の画素回路を備える。図７のイメージセンサ１００Ａでは、説明の簡素化のため便宜上、２行２列の行列状に並べられる４個の画素回路１ａ、１ｂ、１ｃ、１ｄが示されている。（Ｎ×Ｍ）個の画素回路は、それぞれ同一の回路構成を有している。（Ｎ×Ｍ）個の画素回路のうち画素回路１ａを代表として回路構成について図８を参照して説明する。
【０１０５】
画素回路１ａは、図８に示すように、フォトダイオード１０、およびトランジスタ１１、１８、１９を備える。
【０１０６】
フォトダイオード１０は、そのアノード端子がグランドに接続されて、カソード端子が電源Ｖｄｄのプラス電極側に接続されている。トランジスタ１１は、フォトダイオード１０のカソード端子と電源Ｖｄｄのプラス電極との間に配置されている。トランジスタ１１は、駆動回路２２からのリセット駆動信号（ＲＳＴ）に基づいてフォトダイオード１０をリセットするために用いられる。トランジスタ１８、１９は、電源Ｖｄｄのプラス電極側と画素回路１ａの出力端子４１との間で直列接続されている。出力端子４１は、後述する読出回路５１の入力端子に接続される。
【０１０７】
トランジスタ１８は、トランジスタ１１のソース端子とフォトダイオード１０のカソード端子との間の共通接続端子４０の電位に応じて制御される。トランジスタ１９は、行選択セレクタ２０からの行選択信号（ＳＥＬ）に応じて制御される。本実施形態のトランジスタ１８、１９としては、ｎＭＯＳトランジスタが用いられている。
【０１０８】
イメージセンサ１００Ａは、（Ｎ×Ｍ）個の画素回路以外に、行選択セレクタ２０、列選択セレクタ２１、駆動回路２２、および読出回路５１、５２・・・・・５ｍを備える。
【０１０９】
駆動回路２２は、リセット駆動信号を行選択セレクタ２０を通して（Ｎ×Ｍ）個の画素回路に出力するとともに、読出回路５１、５２・・・・・５ｍに対して一定周期のクロック（ＣＬＫ）および終端制御信号（ＶＢ）を出力する。
【０１１０】
読出回路５１、５２・・・・・５ｍは、（Ｎ×Ｍ）個の画素回路の列毎に設けられている。なお、読出回路５３・・・・・５ｍは図中省略している。
【０１１１】
読出回路５１、５２・・・・・５ｍは、それぞれ対応する列の画素回路のフォトダイオード１０の受光強度をクロックの個数として検出する。具体的には、読出回路５１、５２・・・・・５ｍは、それぞれ同一の回路構成になっている。以下、読出回路５１、５２・・・・・５ｍのうち読出回路５１を代表としてその回路の詳細について図９を参照して説明する。図９は読出回路５１の回路構成を示す図である。
【０１１２】
読出回路５１は、インバータ回路３０、３１、ＮＡＮＤ回路３２、カウンタ回路３３、スイッチ回路３４、およびトランジスタ３５から構成されている。図９において、図４と同一符号のものは、同一のものであるので、その説明を省略する。
【０１１３】
トランジスタ３５は、入力端子５１ａとグランドの間に接続される。トランジスタ３５は、駆動回路２２から出力される終端制御信号（ＶＢ）に応じて駆動されて抵抗素子の役割を果たす。入力端子５１ａは、画素回路１ａの出力端子４１に接続される端子である。本実施形態のトランジスタ３５としては、ｎＭＯＳトランジスタが用いられている。
【０１１４】
図７中の行選択セレクタ２０は図３中の行選択セレクタ２０と同様であり、図７中の列選択セレクタ２１は、図３中の列選択セレクタ２１と同様であるため、行選択セレクタ２０および列選択セレクタ２１の説明を省略する。
【０１１５】
次に、本実施形態においてイメージセンサ１００Ａの作動について説明する。図１０はイメージセンサ１００Ａの１フレーム分の光検出の作動を説明するためのタイミングチャートである。
【０１１６】
まず、本実施形態のイメージセンサ１００Ａでは、１行毎にＭ個の画素回路が同時に光を検出する。
【０１１７】
具体的には、駆動回路２２は、行選択セレクタ２０を通して、１行目のＭ個の画素回路のトランジスタ１１のゲート端子にハイレベル信号（リセット駆動信号（ＲＳＴ））を一定期間の間だけ出力する。これに伴い、１行目のＭ個の画素回路の全てのトランジスタ１１は、一定期間の間だけ、オンする。これに伴い、１行目のＭ個の画素回路のフォトダイオード１０のカソード端子とグランドとの間には、電源Ｖｄｄの出力電圧がリセット電圧として一旦印加される。これに伴い、１行目のＭ個の画素回路においてフォトダイオード１０のＰＤ電圧が上昇する。ＰＤ電圧は、フォトダイオード１０のカソード端子とグランドとの間の電圧である。
【０１１８】
このようなＰＤ電圧の上昇に伴って、１行目のＭ個の画素回路のトランジスタ１８のゲート端子とグランドとの間の電圧が上昇する。このため、１行目のＭ個の画素回路のトランジスタ１８がそれぞれオンする。
【０１１９】
これに加えて、行選択セレクタ２０は、１行目のＭ個の画素回路のトランジスタ１９のゲート端子にハイレベル信号（行選択信号（ＳＥＬ））を出力する。このため、１行目のＭ個の画素回路のトランジスタ１９がそれぞれオンする。
【０１２０】
また、駆動回路２２は、読出回路５１、５２・・・・・５ｍに対して一定周期のクロック（ＣＬＫ）を出力するとともに、読出回路５１、５２・・・・・５ｍに対して終端制御信号（ＶＢ）としてのハイレベル信号を出力する。そして、読出回路５１、５２・・・・・５ｍのトランジスタ３５は、それぞれ、終端制御信号（ＶＢ）に応じてオンする。このため、読出回路５１、５２・・・・・５ｍのトランジスタ３５のドレイン端子およびソース端子の間が抵抗素子として機能する。
【０１２１】
以上により、読出回路５１のトランジスタ３５のドレイン端子には、電源Ｖｄｄからの電流が１行１列の画素回路１ａのトランジスタ１８、１９を通して流れ込む。このため、トランジスタ３５のドレイン端子およびソース端子の間の電圧が上昇する。つまり、読出回路５１の共通接続端子４３とグランドとの間の電圧は、上昇する。共通接続端子４３は、トランジスタ３５のドレイン端子とインバータ回路３０、３１の入力端子との間の共通接続端子である。
【０１２２】
読出回路５２においても、読出回路５１と同様、トランジスタ３５には、電源Ｖｄｄからの電流が１行２列の画素回路１ｂのトランジスタ１８、１９を通して流れる。このため、読出回路５２の共通接続端子４３とグランドとの間の電圧は、上昇する。
【０１２３】
同様に、読出回路５３・・・・・５ｍにおいても、トランジスタ３５には、電源Ｖｄｄからの電流が１行でｐ列の画素回路のトランジスタ１８、１９を通して流れる。ｐは、対応する列数を示すもので、３以上でｍ以下の整数である。そして、読出回路５３・・・・・５ｍにおいてその共通接続端子４３とグランドとの間の電圧は上昇する。
【０１２４】
このように、読出回路５１・・・・・５ｍにおいて、共通接続端子４３とグランドとの間の電圧は、それぞれ対応する画素回路のトランジスタ１８、１９を通して流れる電流に応じて変化する。
【０１２５】
ここで、画素回路毎のフォトダイオード１０のＰＤ電圧が低くなるほど、電源Ｖｄｄからのトランジスタ１８、１９、３５に流れる電流値は小さくなる。このため、フォトダイオード１０のＰＤ電圧が低くなるほど、共通接続端子４３とグランドとの間の電圧（すなわち、トランジスタ３５のドレイン端子とソース端子との間の電圧）が低くなる。
【０１２６】
その後、１行目のＭ個の画素回路の全てのフォトダイオード１０に対して一定期間Ｔに光を入射する。つまり、１行目のＭ個の画素回路がそれぞれ同時に入射光を検出することになる。このため、１行目のＭ個の画素回路において、フォトダイオード１０のカソード端子からグランドに向けて光電流が流れる。このことにより、画素回路毎にフォトダイオード１０に蓄えられる負電荷が増加して、画素回路毎にＰＤ電圧は受光強度に応じて低下することになる。これに伴い、読出回路５１・・・・・５ｍにおいて、共通接続端子４３とグランドとの間の電圧は、低下する。
【０１２７】
ここで、ＰＤ電圧の低下速度は、フォトダイオード１０の受光強度が大きいほど速くなり、受光強度が小さいほどＰＤ電圧の低下速度が遅くなる。このため、読出回路５１・・・・・５ｍにおいて、共通接続端子４３とグランドとの間の電圧の低下速度は、フォトダイオード１０の受光強度が大きいほど速くなり、受光強度が小さいほど共通接続端子４３とグランドとの間の電圧の低下速度が遅くなる。
【０１２８】
このように変化する共通接続端子４３とグランドとの間の電圧がインバータ回路３０、３１のそれぞれの入力端子に与えられる。したがって、読出回路５１・・・・・５ｍにおいて、インバータ回路３０、３１、ＮＡＮＤ回路３２、およびカウンタ回路３３が上記第２実施形態と実質的に同様に作動する。
【０１２９】
これにより、読出回路５１のカウンタ回路３３が１行１列の画素回路１ａのフォトダイオード１０の受光強度として、クロックの個数をカウントしてカウント値を出力する。読出回路５２のカウンタ回路３３が１行２列の画素回路１ｂのフォトダイオード１０の受光強度として、クロックの個数をカウントしてカウント値を出力する。読出回路５３・・・・・５ｍのカウンタ回路３３が、１行目の対応する列の画素回路のフォトダイオード１０の受光強度として、クロックの個数をカウントしてカウント値を出力する。
【０１３０】
その後、列選択セレクタ２１は、読出回路５１のスイッチ回路３４に制御信号を出力する。このため、読出回路５１のスイッチ回路３４は、カウンタ回路３３と列選択セレクタ２１との間を接続する。したがって、列選択セレクタ２１は、読出回路５１のカウンタ回路３３のカウント値を１行１列の画素回路１ａの受光強度として読み出してその読み出したカウント値を外部装置に出力する。
【０１３１】
列選択セレクタ２１は、読出回路５２のスイッチ回路３４に制御信号を出力する。このため、読出回路５２のスイッチ回路３４は、カウンタ回路３３と列選択セレクタ２１との間を接続する。したがって、列選択セレクタ２１は、読出回路５２のカウンタ回路３３のカウント値を１行２列の画素回路１ｂの受光強度として読み出してその読み出したカウント値を外部装置に出力する。
【０１３２】
同様に、列選択セレクタ２１は、読出回路５３・・・５ｍのスイッチ回路３４に制御信号を出力する。このため、読出回路５３・・・５ｍのスイッチ回路３４は、それぞれのカウンタ回路３３と列選択セレクタ２１との間を接続する。このため、列選択セレクタ２１は、読出回路５３・・・５ｍのカウンタ回路３３のカウント値をそれぞれ対応する画素回路の受光強度として読み出してその読み出したカウント値を外部装置に出力する。
【０１３３】
このように、１行目のＭ個の画素回路が光を検出した後、列選択セレクタ２１は、１行目のＭ個の画素回路の受光強度を読出回路５１・・・５ｍのカウンタ回路３３のカウント値として読み出す。
【０１３４】
その後、同様に２行目のＭ個の画素回路が光を検出した後、列選択セレクタ２１は、２行目のＭ個の画素回路の受光強度をカウント値として検出する。そして、３行目以降においても同様に、１行毎にＭ個の画素回路が光を検出した後、列選択セレクタ２１は、行毎にＭ個の画素回路の受光強度をカウント値として検出する。
【０１３５】
以上説明した本実施形態によれば、イメージセンサ１００Ａでは、１行毎にＭ個の画素回路が光を検出する。読出回路５１・・・５ｍは、それぞれ対応する画素回路の受光強度をカウンタ回路３３のカウント値として読み出す。
【０１３６】
ここで、上記カウント値は、上記第２実施形態と同様に、ＰＤ電圧が一定電圧Ｖｒｅｆ１よりも低いとインバータ回路３０が判定してからＰＤ電圧が一定電圧Ｖｒｅｆ２よりも低いとインバータ回路３１が判定するまでの時間差（Ｔｈ）において、駆動回路２２から入力されるクロックの個数としてカウンタ回路３３によってカウントされたものである。
【０１３７】
このため、上記第２実施形態と同様に、フォトダイオード１０に対する受光強度をクロックの個数として精度良く検出することができる。
【０１３８】
本実施形態の読出回路（検出回路）５１・・・５ｍは、フォトダイオード１０の列毎に設けられている。このため、同じの列のＭ個のフォトダイオード１０と読出回路（５１・・・５ｍ）との間のそれぞれ配線長は、異なるものとなる。したがって、フォトダイオード１０毎にフォトダイオード１０と読出回路（５１・・・５ｍ）との間の配線の抵抗値に差分が生じることなる。よって、フォトダイオード１０のカソード端子とグランドとの間の電圧がリセット電圧から閾値以下になるのに要する時間差を受光強度として検出する従来技術の場合には、上記時間差は、フォトダイオード１０毎の配線の抵抗値の差分の影響を受ける。このため、フォトダイオード１０毎の配線の抵抗値の差分が原因で、イメージセンサ１００Ａの検出イメージにおいて固定パターンのノイズが生じることになる。
【０１３９】
これに対して、本実施形態によれば、上述の如く、フォトダイオード１０のカソード端子とグランドとの間の電圧（ＰＤ電圧）が一定電圧Ｖｒｅｆ１に比べて小さいとインバータ回路３０が判定してから、フォトダイオード１０のカソード端子とグランドとの間の電圧が一定電圧Ｖｒｅｆ２に比べて小さいとインバータ回路３１が判定するまでの時間差（Ｔｈ）において入力されたクロックの個数をフォトダイオード１０の受光強度として検出することになる。
【０１４０】
ここで、上記時間差（Ｔｈ）は、フォトダイオード１０毎の配線の抵抗値の差分の影響を受けない。このため、固定パターンのノイズに関係なく、高画質のイメージを検出することができる。
【０１４１】
（他の実施形態）
上述の第２、３実施形態において、行を画素回路の横方向の配列とし、列を画素回路の縦方向の配列とする例について説明したが、これに代えて、行を画素回路の縦方向の配列とし、列を画素回路の横方向の配列としてもよい。
【０１４２】
上述の第２、第３の実施形態では、フォトダイオード１０に受光された光強度を検出信号のパルス幅に変換するパルス幅変調（ＰＷＭ）を用いた例について説明したが、これに限らず、フォトダイオード１０に受光された光強度を検出信号の周波数に変換するパルス周波数変調（ＰＦＭ）を用いてもよい。
【０１４３】
上述の第２、第３の実施形態では、インバータ回路３０、３１としては、入力電圧としてのＰＤ電圧の変化に対して出力電圧がヒステリシスを持って変化するインバータ回路を用いてもよい。
【０１４４】
上述の第１、第２、第３の実施形態では、トランジスタ１１、１７、１８、１９、３０ａ、３０ｂ、３１ａ、３１ｂ、３５として、ｎＭＯＳトランジスタやｐＭＯＳトランジスタといった電界効果トランジスタを用いた例を示したが、これに限らず、バイポーラトランジスタを用いてもよい。
【符号の説明】
【０１４５】
１        光センサ
１ａ      画素回路
１ｂ      画素回路
１ｃ      画素回路
１ｄ      画素回路
１０      フォトダイオード
１１      トランジスタ
１２      コンパレータ
１３      コンパレータ
１４      ＡＮＤ回路
１８      トランジスタ
１９      トランジスタ
２０      行選択セレクタ
２１      列選択セレクタ
２２      駆動回路
３０      インバータ回路
３０ａ    ｐＭＯＳトランジスタ
３０ｂ    ｎＭＯＳトランジスタ
３１      インバータ回路
３１ａ    ｐＭＯＳトランジスタ
３１ｂ    ｎＭＯＳトランジスタ
３２      ＮＡＮＤ回路
３３      カウンタ回路
３４      スイッチ回路
３５      トランジスタ
５１      読出回路
５２      読出回路
１００    イメージセンサ
１００Ａ  イメージセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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