(57)【要約】【課題】リーク不良の発生を抑制でき、かつ薄型基板を用いることができる半導体装置およびその製造方法を提供する。【解決手段】半導体チップ３０を、半導体基板３５の表層部に形成された第１導電型層３４と、第１導電型層３４の表面に形成されたゲート絶縁膜３７と、ゲート絶縁膜３７上に形成されたゲート電極３８と、半導体基板３５の主表面３５ａ上に配置され、主表面３５ａの一部を露出させるコンタクトホール４２が形成された層間絶縁膜４１と、層間絶縁膜４１上に配置され、コンタクトホール４２を介して半導体基板３５と接続されるアルミニウムを有する材料で構成される上部電極４３と、上部電極４３上に形成されたニッケルを有する材料で構成されるメッキ膜４４と、半導体基板３５の裏面３５ｂに形成された下部電極４６とを有する構成とする。そして、上部電極４３のうちコンタクトホール４２に形成されている部分の膜厚ｔを２μｍ以上にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いの一面（１０ａ、２０ａ）にて対向する第１、第２リードフレーム（１０、２０）の間に半導体チップ（３０）が挟み込まれており、前記第１、第２リードフレーム（１０、２０）における前記一面（１０ａ、２０ａ）と反対側の他面（１０ｂ、２０ｂ）が露出する状態でモールド樹脂（８０）により封止された半導体装置において、
前記半導体チップ（３０）は、
半導体基板（３５）の表層部に形成された第１導電型層（３４）と、
前記第１導電型層（３４）の表面に形成されたゲート絶縁膜（３７）と、
前記ゲート絶縁膜（３７）上に形成されたゲート電極（３８）と、
前記半導体基板（３５）の主表面（３５ａ）上に前記ゲート電極（３８）を覆うように配置され、前記主表面（３５ａ）の一部を露出させるコンタクトホール（４２）が形成された層間絶縁膜（４１）と、
前記層間絶縁膜（４１）上に配置され、前記コンタクトホール（４２）を介して前記半導体基板（３５）と接続されるアルミニウムを有する材料で構成される上部電極（４３）と、
前記上部電極（４３）上に形成されたニッケルを有する材料で構成されるメッキ膜（４４）と、
前記半導体基板（３５）の裏面（３５ｂ）に形成された下部電極（４６）と、を有し、
前記上部電極（４３）は、前記コンタクトホール（４２）に形成されている部分の膜厚（ｔ）が２μｍ以上とされていることを特徴とする半導体装置。
【請求項２】
前記コンタクトホール（４２）は、相対する壁面の長さを開口幅としたとき、前記半導体基板（３５）に最も近い部分の開口幅をａ、前記半導体基板（３５）から最も離れている部分の開口幅をｂ、前記層間絶縁膜（４１）の膜厚をｈとすると、１．８７２≦（ｂ−ａ）／ｈとされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極（３８）と前記上部電極（４３）との間に配置される層間絶縁膜（４１）の膜厚が０．３μｍ以上とされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板（３５）には、所定方向に延設された複数のトレンチ（３６）が形成され、前記複数のトレンチ（３６）の壁面にそれぞれ前記ゲート絶縁膜（３７）が形成されていると共に前記ゲート絶縁膜（３７）上にそれぞれ前記ゲート電極（３８）が形成されており、
前記コンタクトホール（４２）は、隣接する前記トレンチ（３６）の間の前記主表面（３５ａ）の一部を露出させる状態で形成され、少なくとも前記半導体基板（３５）に最も近い部分から露出されている部分に最も近い前記ゲート電極（３８）上までの部分がテーパ形状とされており、前記半導体基板（３５）の前記主表面（３５ａ）における前記ゲート電極（３８）と前記コンタクトホール（４２）との間隔をｘとすると、（ｂ−ａ）／ｈ≦２ｘ／０．３とされていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
互いの一面（１０ａ、２０ａ）にて対向する第１、第２リードフレーム（１０、２０）の間に半導体チップ（３０）が挟み込まれており、前記第１、第２リードフレーム（１０、２０）における前記一面（１０ａ、２０ａ）と反対側の他面（１０ｂ、２０ｂ）が露出する状態でモールド樹脂（８０）により封止された半導体装置の製造方法において、
主表面（３５ａ）および当該主表面（３５ａ）と反対側の裏面（３５ｂ）を有し、表層部に第１導電型層（３４）を有する半導体基板（３５）を用意する工程と、
前記第１導電型層（３４）の表面にゲート絶縁膜（３７）を形成する工程と、
前記ゲート絶縁膜（３７）上にゲート電極（３８）を形成する工程と、
前記半導体基板（３５）の前記主表面（３５ａ）上に層間絶縁膜（４１）を形成する工程と、
前記層間絶縁膜（４１）に前記主表面（３５ａ）の一部を露出させるコンタクトホール（４２）を形成する工程と、
前記層間絶縁膜（４１）上に前記コンタクトホール（４２）を介して前記半導体基板（３５）と接続されるアルミニウムを有する材料で構成される上部電極（４３）をスパッタによって形成する工程と、
前記上部電極（４３）上にニッケルを有する材料で構成されるメッキ膜（４４）を形成する工程と、
前記裏面（３５ｂ）側に下部電極（４６）を形成する工程と、を行い、
前記コンタクトホール（４２）を形成する工程では、相対する壁面の長さを開口幅としたとき、前記半導体基板（３５）に最も近い部分の開口幅をａ、前記半導体基板（３５）から最も離れている部分の開口幅をｂ、前記層間絶縁膜（４１）の膜厚をｈとすると、１．８７２≦（ｂ−ａ）／ｈとなる前記コンタクトホール（４２）を形成し、
前記上部電極（４３）を形成する工程では、前記層間絶縁膜（４１）上に５μｍ以上の前記上部電極（４３）を形成することにより、前記上部電極（４３）のうち前記コンタクトホール（４２）に形成される部分の膜厚（ｔ）を２μｍ以上にすることにより、前記半導体チップ（３０）を製造することを特徴とする半導体装置の製造方法。
【請求項６】
前記コンタクトホール（４２）を形成する工程では、前記層間絶縁膜（４１）に対して等方性エッチングを行って第１開口部（４２ａ）を形成する工程と、前記第１開口部（４２ａ）に対して異方性エッチングを行って前記半導体基板（３５）の前記主表面（３５ａ）の一部を露出させる第２開口部（４２ｂ）を形成する工程と、を行うことにより、前記第１、第２開口部（４２ａ、４２ｂ）にて構成される前記コンタクトホール（４２）を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトホール（４２）を形成する工程では、前記上部電極（４３）を形成した際に、前記ゲート電極（３８）と前記上部電極（４３）との間に配置される層間絶縁膜（４１）の膜厚が０．３μｍ以上となる前記コンタクトホール（４２）を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極（３８）を形成する工程では、前記半導体基板（３５）に所定方向に延設された複数のトレンチ（３６）を形成する工程と、前記複数のトレンチ（３６）の壁面にそれぞれゲート絶縁膜（３７）を形成する工程と、前記ゲート絶縁膜（３７）上にそれぞれ前記ゲート電極（３８）を形成する工程と、を行い、
前記コンタクトホール（４２）を形成する工程では、隣接する前記トレンチ（３６）の間の前記主表面（３５ａ）の一部を露出させると共に、少なくとも前記半導体基板（３５）に最も近い部分から前記ゲート電極（３８）上までの部分がテーパ形状とされ、前記半導体基板（３５）の前記主表面（３５ａ）における前記ゲート電極（３８）と前記コンタクトホール（４２）との間隔をｘとすると、（ｂ−ａ）／ｈ≦２ｘ／０．３となる前記コンタクトホール（４２）を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いの一面にて対向する第１、第２リードフレームの間に半導体チップが挟み込まれてなる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、互いの一面（内面）にて対向する第１、第２リードフレームの間にはんだを介して半導体チップが挟み込まれ、第１、第２リードフレームにおける一面と反対側の他面（外面）が露出する状態でモールド樹脂８０により封止された半導体装置が知られている。このような半導体装置では、半導体チップとして、例えば、トレンチゲート型の絶縁ゲートバイポーラトランジスタ（以下、単にＩＧＢＴという）素子が形成されたものが用いられる。
【０００３】
具体的には、この半導体チップは、Ｐ＋型コレクタ層上にＮ−型ドリフト層が形成されており、Ｎ−型ドリフト層の表層部にＰ型ベース層が形成され、Ｐ型ベース層の表層部にＮ＋型エミッタ層が形成されている。また、Ｐ型ベース層およびＮ＋型エミッタ層を貫通してＮ−型ドリフト層に達する複数のトレンチがストライプ状に延設されている。そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート電極からなるトレンチゲート構造が形成されている。また、Ｐ型ベース層およびＮ＋型エミッタ層上には層間絶縁膜および上部電極（エミッタ電極）が順に形成されている。上部電極は、アルミニウムを有するＡｌＳｉ等で構成され、層間絶縁膜に形成されたコンタクトホールを介してＰ型ベース層およびＮ＋型エミッタ層と電気的に接続されている。また上部電極上には、はんだとの接合強度を向上させるためのニッケルを有するＮｉＰ等で構成されたメッキ膜が形成されている。また、Ｐ＋型コレクタ層の裏面には、当該Ｐ＋型コレクタ層と電気的に接続される下部電極（コレクタ電極）が備えられている。
【０００４】
そして、上記半導体チップは、下部電極がはんだを介して第１リードフレームに電気的、熱的に接続され、メッキ膜がはんだを介して第２リードフレームに電気的、熱的に接続されている。
【０００５】
このような半導体装置は、次のように製造される。すなわち、まず、上記半導体チップを用意する。具体的には、半導体基板にＮ＋型エミッタ層やトレンチゲート構造等の素子構造を形成する。その後、半導体基板上に層間絶縁膜を形成すると共に、この層間絶縁膜にＮ＋型エミッタ層の一部やＰ型ベース層を露出させるコンタクトホールを形成する。その後、コンタクトホールが埋め込まれるように、層間絶縁膜上にスパッタによって上部電極を形成する。続いて、上部電極上にメッキ膜を形成し、半導体基板の裏面にＰ＋型コレクタ層やコレクタ電極を形成することにより半導体チップを用意する。
【０００６】
次に、第１リードフレームと下部電極とが対向するようにはんだを介して半導体チップを搭載し、その後、メッキ膜上にはんだを介して第２リーフレームを搭載する。そして、これらをモールド樹脂８０で封止することにより、上記半導体装置が製造される。
【０００７】
しかしながら、半導体チップを形成する際、単純にスパッタを行って上部電極を形成すると、コンタクトホールが形成された部分では上部電極のうち基板側と反対側の表面が平坦とならず、ボイド（凹み）が形成される場合がある。そして、この上部電極上にメッキ膜を形成すると、メッキ膜がボイドに入り込んだ状態で形成される。
【０００８】
この場合、メッキ膜上にはんだを介してリードフレームを接合すると、リードフレームからメッキ膜に押圧力が印加されることになるが、メッキ膜の一部が上部電極に形成されたボイドに入り込んでいるため、この部分に押圧力が集中することになる。このため、押圧力によって層間絶縁膜やゲート絶縁膜が破壊されてしまい、リーク不良が発生するという問題がある。
【０００９】
そこで、例えば、溝や接続孔等にアルミニウムを配置する際にアルミニウムの表面を平坦化する方法として次のものがある。すなわち、例えば、特許文献１では、溝に配向性の高い第１アルミニウム膜を形成した後に気相化学成長法にて第２アルミニウム膜を形成する方法が提案されている。また、例えば、特許文献２では、層間絶縁膜に形成された段差部にＡｌ金属を蒸着し、Ａｌ金属をリフローして蒸着したＡｌ金属を開口部内に移動させる方法が提案されている。さらに、例えば、４００℃以上の高温スパッタによって上部電極を形成する方法もある。
【００１０】
これらの方法では、溝等が形成されている部分においてもアルミニウムの表面を平坦化することができる。このため、これらの方法を用いて上部電極を形成した場合には、メッキ膜上にはんだを介して第２リードフレームを接合した際、層間絶縁膜やゲート絶縁膜が破壊されることを抑制することができる。したがって、リーク不良が発生することを抑制することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１６２９８６号公報
【特許文献２】特開平５−１９０５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１の方法では、アルミニウムを２段階に分けて形成しなければならず、製造工程が増加するという問題がある。
【００１３】
ところで、近年では、上記半導体装置として、半導体基板の膜厚が約１５０μｍ程度である薄型基板を用いることが提案されている。そして、このような半導体基板に対して上記特許文献１、２の方法、または４００℃以上の高温スパッタにより、アルミニウム膜（上部電極）を形成すると、半導体基板が高温環境化に曝されることになり、半導体基板が薄型基板である場合には、半導体基板が反ってしまうという問題がある。また、４００℃以上の高温スパッタによって上部電極を形成した場合には、半導体基板にシリコン基板を用いると、アルミニウム／シリコン界面にアルミアロイスパイクが生じ、リーク不良が発生するという問題もある。
【００１４】
本発明は上記点に鑑みて、リーク不良の発生を抑制することができる半導体装置およびその製造方法を提供することを第１の目的とし、薄型の半導体基板を用いることができる半導体装置およびその製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明者らはＩＧＢＴ素子が形成され、アルミニウムを有する材料で構成された上部電極上にニッケルを有する材料で構成されたメッキ膜を備えた半導体チップを用いて鋭意検討を行った。そして、このような半導体チップが第１、第２リードフレームの間に挟み込まれてなる半導体装置では、上部電極のうちコンタクトホールに形成される部分の膜厚が２μｍ以上である場合、メッキ膜に第２リードフレームを接合した際に、層間絶縁膜やゲート絶縁膜が破壊されることを抑制することができることを見出した。つまり、リーク不良の発生を抑制することができることを見出した。
【００１６】
このため、請求項１に記載の発明では、半導体チップ（３０）は、半導体基板（３５）の表層部に形成された第１導電型層（３４）と、第１導電型層（３４）の表面に形成されたゲート絶縁膜（３７）と、ゲート絶縁膜（３７）上に形成されたゲート電極（３８）と、半導体基板（３５）の主表面（３５ａ）上にゲート電極（３８）を覆うように配置され、主表面（３５ａ）の一部を露出させるコンタクトホール（４２）が形成された層間絶縁膜（４１）と、層間絶縁膜（４１）上に配置され、コンタクトホール（４２）を介して半導体基板（３５）と接続されるアルミニウムを有する材料で構成された上部電極（４３）と、上部電極（４３）上に形成されたニッケルを有する材料で構成されたメッキ膜（４４）と、半導体基板（３５）の裏面（３５ｂ）に形成された下部電極（４６）と、を有し、上部電極（４３）は、コンタクトホール（４２）に形成されている部分の膜厚（ｔ）が２μｍ以上とされていることを特徴としている。
【００１７】
これによれば、コンタクトホール（４２）に形成されている部分の膜厚（ｔ）が２μｍ以上とされているため、層間絶縁膜（４１）およびゲート絶縁膜（３７）が破壊されることを抑制することができ、リーク不良が発生することを抑制することができる。
【００１８】
この場合、請求項２に記載の発明のように、コンタクトホール（４２）は、相対する壁面の長さを開口幅としたとき、半導体基板（３５）に最も近い部分の開口幅をａ、半導体基板（３５）から最も離れている部分の開口幅をｂ、層間絶縁膜（４１）の膜厚をｈとすると、１．８７２≦（ｂ−ａ）／ｈとされているものとすることができる。
【００１９】
また、請求項３に記載の発明のように、ゲート電極（３８）と上部電極（４３）との間に配置される層間絶縁膜（４１）の膜厚を０．３μｍ以上とすることができる。
【００２０】
これによれば、ゲート電極（３８）と上部電極（４３）との間に配置される層間絶縁膜（４１）が薄すぎることによるリーク不良の発生を抑制することができる。
【００２１】
さらに、請求項４に記載の発明のように、半導体基板（３５）には、所定方向に延設された複数のトレンチ（３６）が形成され、複数のトレンチ（３６）の壁面にそれぞれゲート絶縁膜（３７）が形成されていると共にゲート絶縁膜（３７）上にそれぞれゲート電極（３８）が形成されており、コンタクトホール（４２）は、隣接するトレンチ（３６）の間の主表面（３５ａ）の一部を露出させる状態で形成され、少なくとも半導体基板（３５）に最も近い部分から露出されている部分に最も近いゲート電極（３８）上までの部分がテーパ形状とされており、半導体基板（３５）の主表面（３５ａ）におけるゲート電極（３８）とコンタクトホール（４２）との間隔をｘとすると、（ｂ−ａ）／ｈ≦２ｘ／０．３とされているものとすることができる。
【００２２】
また、本発明者らは上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚を２μｍ以上とするためには、以下のようにすればよいことを見出した。
【００２３】
図５は、層間絶縁膜（４１）上に５μｍの上部電極（４３）を形成したときの開口部寸法比と上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚との関係を示す図であり、スパッタ温度を３８０℃以下とするスパッタで上部電極（４３）を形成したときのものである。なお、開口部寸法比とは、コンタクトホール（４２）の相対する壁面の長さを開口幅としたとき、半導体基板（３５）に最も近い部分の開口幅をａ、半導体基板（３５）から最も離れている部分の開口幅をｂ、層間絶縁膜（４１）におけるコンタクトホール（４２）が形成されない部分の膜厚をｈとしたとき、（ｂ−ａ）／ｈで示されるものである（図２参照）。
【００２４】
図５に示されるように、層間絶縁膜（４１）上に５μｍとなる上部電極（４３）を形成した場合、開口部寸法比（ｂ−ａ）／ｈが大きくなるにつれてコンタクトホール（４２）に形成される上部電極（４３）の膜厚が大きくなる。この場合、−６σを通る近似式は、Ａｌ膜厚＝Ｌｏｇ１２｛（ｂ−ａ）／ｈ−１．７９８｝＋３．０５で示され、コンタクトホール（４２）に形成される部分の膜厚を２μｍ以上とするためには開口部寸法比（ｂ−ａ）／ｈを１．８７２以上にすればよいことが確認される。
【００２５】
なお、層間絶縁膜（４１）上に５μｍ以上となる上部電極（４３）を形成した場合は、上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚はさらに厚くなる。
【００２６】
このため、請求項５に記載される発明では、主表面（３５ａ）および当該主表面（３５ａ）と反対側の裏面（３５ｂ）を有し、表層部に第１導電型層（３４）を有する半導体基板（３５）を用意する工程と、第１導電型層（３４）の表面にゲート絶縁膜（３７）を形成する工程と、ゲート絶縁膜（３７）上にゲート電極（３８）を形成する工程と、半導体基板（３５）の主表面（３５ａ）上にゲート電極（３８）を覆う層間絶縁膜（４１）を形成する工程と、層間絶縁膜（４１）に主表面（３５ａ）の一部を露出させるコンタクトホール（４２）を形成する工程と、層間絶縁膜（４１）上に、コンタクトホール（４２）を介して半導体基板（３５）と接続されるアルミニウムを有する材料で構成される上部電極（４３）をスパッタによって形成する工程と、上部電極（４３）上にニッケルを有する材料で構成されるメッキ膜（４４）を形成する工程と、裏面（３５ｂ）側に下部電極（４６）を形成する工程と、を行い、コンタクトホール（４２）を形成する工程では、相対する壁面の長さを開口幅としたとき、半導体基板（３５）に最も近い部分の開口幅をａ、半導体基板（３５）から最も離れている部分の開口幅をｂ、層間絶縁膜（４１）の膜厚をｈとすると、１．８７２≦（ｂ−ａ）／ｈとなるコンタクトホール（４２）を形成し、上部電極（４３）を形成する工程では、層間絶縁膜（４１）上に５μｍ以上の上部電極（４３）を形成することにより、上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚（ｔ）を２μｍ以上にすることにより半導体チップ（３０）を製造することを特徴としている。
【００２７】
これによれば、１．８７２≦（ｂ−ａ）／ｈとしているため、層間絶縁膜（４１）上に５μｍ以上の上部電極（４３）を形成することにより、上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚（ｔ）を２μｍ以上にすることができる。このため、層間絶縁膜（４１）やゲート絶縁膜（３７）が破壊されることを抑制することができ、リーク不良が発生することを抑制することができる。
【００２８】
また、１．８７２≦（ｂ−ａ）／ｈとしているため、３８０℃以下のスパッタを行って上部電極（４３）を形成しても上部電極（４３）のうちコンタクトホール（４２）に形成される部分の膜厚（ｔ）を２μｍ以上にすることができる。すなわち、薄型基板を用いて半導体装置を構成しても薄型基板が反ることを抑制することができる。
【００２９】
さらに、３８０℃以下のスパッタによって上部電極（４３）を形成できるため、半導体基板（３５）をシリコン基板で構成した場合、アルミニウム／シリコン界面にアルミアロイスパイクが発生することを抑制することができる。
【００３０】
例えば、請求項６に記載の発明のように、コンタクトホール（４２）を形成する工程では、層間絶縁膜（４１）に対して等方性エッチングを行って第１開口部（４２ａ）を形成する工程と、第１開口部（４２ａ）に対して異方性エッチングを行って半導体基板（３５）の主表面（３５ａ）の一部を露出させる第２開口部（４２ｂ）を形成する工程と、を行うことにより、第１、第２開口部（４２ａ、４２ｂ）にて構成されるコンタクトホール（４２）を形成することができる。
【００３１】
これによれば、例えば、コンタクトホール（４２）を異方性エッチングのみで構成する場合と比較して、コンタクトホール（４２）のうち半導体基板（３５）から最も離れている部分の開口幅を容易に大きくすることができる。
【００３２】
また、請求項７に記載の発明のように、コンタクトホール（４２）を形成する工程では、上部電極（４３）を形成した際に、ゲート電極（３８）と上部電極（４３）との間隔が０．３μｍ以上となるコンタクトホール（４２）を形成することができる。
【００３３】
そして、請求項８に記載の発明のように、ゲート電極（３８）を形成する工程では、半導体基板（３５）に所定方向に延設された複数のトレンチ（３６）を形成する工程と、複数のトレンチ（３６）の壁面にそれぞれゲート絶縁膜（３７）を形成する工程と、ゲート絶縁膜（３７）上にそれぞれゲート電極（３８）を形成する工程と、を行い、コンタクトホール（４２）を形成する工程では、隣接するトレンチ（３６）の間の主表面（３５ａ）の一部を露出させると共に、少なくとも半導体基板（３５）に最も近い部分から露出されている部分に最も近いゲート電極（３８）上までの部分がテーパ形状とされ、半導体基板（３５）の主表面（３５ａ）におけるゲート電極（３８）とコンタクトホール（４２）との間隔をｘとすると、（ｂ−ａ）／ｈ≦２ｘ／０．３となるコンタクトホール（４２）を形成することができる。
【００３４】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体チップの断面構成を示す図である。
【図３】図２に示す半導体チップの製造工程を示す断面図である。
【図４】本発明の第２実施形態における半導体チップのコンタクトホールを形成する工程を示す断面図である。
【図５】層間絶縁膜上に５μｍの上部電極を形成したときの開口部寸法比と上部電極のうちコンタクトホールに形成される部分の膜厚との関係を示す図である。
【発明を実施するための形態】
【００３６】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本発明における半導体装置の断面構成を示す図である。
【００３７】
図１に示されるように、半導体装置は、第１、第２リードフレーム１０、２０と、第１、第２リードフレーム１０、２０の間に挟み込まれる半導体チップ３０と、第２リードフレーム２０と半導体チップ３０との間に配置されるヒートシンクブロック５０と、モールド樹脂８０とを備えている。
【００３８】
半導体チップ３０は、本実施形態では、トレンチゲート型ＩＧＢＴ素子が形成されたものである。図２は、図１に示す半導体チップ３０の断面構成を示す図である。
【００３９】
図２に示されるように、半導体チップ３０は、Ｐ＋型コレクタ層３１上にＮ型フィールドストップ層（以下、ＦＳ層という）２が形成されており、ＦＳ層３２上にはＮ−型ドリフト層３３が形成されている。ＦＳ層３２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、Ｎ−型ドリフト層３３の表層部には本発明の第１導電型層に相当するＰ型ベース層３４が形成されている。
【００４０】
本実施形態では、Ｐ＋型コレクタ層３１、ＦＳ層３２、Ｎ−型ドリフト層３３、Ｐ型ベース層３４にて半導体基板３５が構成されており。Ｐ型ベース層３４の表面が半導体基板３５の主表面３５ａに相当し、Ｐ＋型コレクタ層３１の裏面が半導体基板３５の裏面３５ｂに相当している。また、半導体基板３５は厚さが約１５０μｍ程度の薄型基板とされている。
【００４１】
そして、半導体基板３５には、Ｐ型ベース層３４を貫通してＮ−型ドリフト層３３に達する複数のトレンチ３６が形成されている。これら複数のトレンチ３６は、本実施形態では、所定の間隔（ピッチ）で形成されており、所定方向（図２では紙面垂直方向）において平行に延設されたストライプ構造とされている。なお、ここでは複数のトレンチ３６がストライプ構造とされているものについて説明するが、トレンチ３６は平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。
【００４２】
各トレンチ３６内は、各トレンチ３６の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜３７と、このゲート絶縁膜３７上に形成されたポリシリコン等により構成されるゲート電極３８とにより埋め込まれており、これによってトレンチゲート構造が形成されている。
【００４３】
また、図２に示されるように、隣接するトレンチ３６同士の間に配置されているＰ型ベース層３４の表層部には、トレンチ３６の側面に接するようにＮ＋型エミッタ層３９が形成されていると共に、トレンチ３６の側面から離間した位置にＰ＋型ボディ領域４０が形成されている。具体的には、Ｎ＋型エミッタ層３９は、トレンチ３６の長手方向に沿ってトレンチ３６の側面に接するように棒状に延設され、トレンチ３６の先端よりも内側で終端する構造とされている。また、Ｐ＋型ボディ領域４０は、２つのＮ＋型エミッタ層３９に挟まれてトレンチ３６の長手方向（つまりＮ＋型エミッタ層３９）に沿って棒状に延設されており、トレンチ３６の先端よりも内側で終端する構造とされている。これらＮ＋型エミッタ層３９とＰ＋型ボディ領域４０は、十分にＰ型ベース層３４よりも高濃度とされており、Ｐ型ベース層３４内で終端する構造とされている。
【００４４】
半導体基板３５の主表面３５ａ上（Ｐ型ベース層３４上）にはＢＰＳＧ等で構成される層間絶縁膜４１が形成されており、この層間絶縁膜４１にはコンタクトホール４２が形成されている。そして、このコンタクトホール４２からＮ＋型エミッタ層３９の一部およびＰ＋型ボディ領域４０が層間絶縁膜４１から露出している。
【００４５】
本実施形態のコンタクトホール４２は、トレンチ３６の長手方向に沿って延設されている。そして、相対する壁面の長さを開口幅とすると、具体的には、延設方向と垂直な方向であって半導体基板３５の平面方向と平行な方向の長さ（図２中紙面左右方向の長さ）を開口幅とすると、半導体基板３５側から半導体基板３５と反対側に向かって開口幅が長くなるテーパ形状とされている。また、コンタクトホール４２のうち半導体基板３５に最も近い部分（半導体基板３５と接触する部分）の開口幅をａとすると共に半導体基板３５から最も離れている部分の開口幅をｂとし、層間絶縁膜４１のうちコンタクトホール４２が形成されていない部分の膜圧をｈとすると、１．８７２≦（ｂ−ａ）／ｈとされている。
【００４６】
そして、層間絶縁膜４１上には、コンタクトホール４２を埋め込むように本発明の上部電極に相当するエミッタ電極４３が形成されている。このエミッタ電極４３は、アルミニウムを含む材料、例えば、ＡｌＳｉで構成されており、層間絶縁膜４１上の膜厚ｓが５μｍ以上とされ、コンタクトホール４２に形成される部分の膜厚ｔが２μｍ以上とされている。なお、エミッタ電極４３のうちコンタクトホール４２に形成される部分の膜厚ｔとは、半導体基板３５と接触するエミッタ電極４３の膜厚のことである。また、エミッタ電極４３における層間絶縁膜４１上の膜厚ｓとは、言い換えると層間絶縁膜４１のうちコンタクトホール４２が形成されていない部分上に形成されたエミッタ電極４３の膜厚のことである。
【００４７】
このエミッタ電極４３は、コンタクトホール４２を介してＮ＋型エミッタ層３９およびＰ＋型ボディ領域４０に電気的に接続されている。また、エミッタ電極４３は、コンタクトホール４２が形成されている部分において、半導体基板３５側と反対側の表面にボイド４３ａが形成されている。
【００４８】
また、ゲート電極３８とエミッタ電極４３との間に配置される層間絶縁膜４１は、膜厚が０．３μｍ未満になるとリーク不良が発生することが知られている。このため、ゲート電極３８とエミッタ電極４３との間に配置される層間絶縁膜４１は、膜厚が少なくとも０．３μｍとされている。具体的には、本実施形態では、コンタクトホール４２は、半導体基板３５側から半導体基板３５と反対側に向かって開口幅が長くなるテーパ形状とされているため、半導体基板３５の主表面３５ａにおけるゲート電極３８とコンタクトホール４２との間隔をｘとすると、（ｂ−ａ）／ｈ≦２ｘ／０．３とされている。
【００４９】
エミッタ電極４３上には、ニッケルを含む材料、例えば、ＮｉＰで構成されるメッキ膜４４が形成されている。このメッキ膜４４は、一対のリードフレームにはんだを介して挟み込まれる際に、はんだとの接合強度を向上させるものであり、エミッタ電極４３に形成されたボイド４３ａを埋め込むように形成されている。そして、メッキ膜４４上には、はんだとの接合性を向上させる金で構成されるメッキ膜４５が積層されている。
【００５０】
また、半導体基板３５の裏面（Ｐ＋型コレクタ層３１の裏面）３５ｂには、Ｐ＋型コレクタ層３１と電気的に接続される本発明の下部電極に相当するコレクタ電極４６が形成されている。以上が本実施形態における半導体チップ３０の構成である。
【００５１】
また、第１、第２リードフレーム１０、２０は、図１に示されるように、Ｆｅ、Ｃｕ、Ｍｏ、４２アロイ、コバール等の導電性および放熱性に優れた金属材料で構成されており、それぞれ一面１０ａ、２０ａおよび当該一面１０ａ、２０ａと反対側の他面１０ｂ、２０ｂを有する矩形板状とされている。また、第１、第２リードフレーム１０、２０は、所定の一辺に外側に突出する端子部１１を備えており、端子部１１を介して外部と電気的な接続が図られるようになっている。なお、図１中では、第２リードフレーム２０の端子部を図示していない。
【００５２】
そして、第１、第２リードフレーム１０、２０、半導体チップ３０、ヒートシンクブロック５０は、はんだ６０、６１、６２を介して電気的および熱的に接続されている。具体的には、第１リードフレーム１０の一面１０ａがはんだ６０を介して半導体チップ３０におけるコレクタ電極４６に熱的および電気的に接続され、第２リードフレーム２０の一面２０ａがはんだ６１を介してヒートシンクブロック５０に電気的および熱的に接続され、ヒートシンクブロック５０がはんだ６２を介して第１半導体チップ３０におけるメッキ膜４５に熱的および電気的に接続されている。
【００５３】
このため、半導体チップ３０の表面では、はんだ６２、ヒートシンクブロック５０、はんだ６１、第２リードフレーム２０を介して放熱が行われ、半導体チップ３０の裏面では、はんだ６０、第１リードフレーム１０を介して放熱が行われる。
【００５４】
また、第１リードフレーム１０の外側には、制御端子部１２が備えられており、この制御端子部１２は、半導体チップ３０のゲート電極３８とワイヤ７０を介して結線されて電気的に接続されている。なお、本実施形態では、端子部１１と反対側に制御端子部１２が備えられているが、制御端子部１２は、端子部１１側に備えられていてもよい。
【００５５】
そして、第１、第２リードフレーム１０、２０、半導体チップ３０、ヒートシンクブロック５０、制御端子部１２、ワイヤ７０は、端子部１１および制御端子部１２の一部がアウターリードとして露出すると共に、第１リードフレーム１０の他面１０ｂおよび第２リードフレーム２０の他面２０ｂが露出する状態でモールド樹脂８０に封止されている。すなわち、本実施形態の半導体装置は、両面放熱構造とされている。
【００５６】
なお、モールド樹脂８０は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロン（ＢＮ）等のフィラーが混在され、第１、第２リードフレーム１０、２０の熱膨張係数に近づけたものを用いることが好ましい。
【００５７】
次に、上記半導体装置の製造工程について説明する。まず、半導体チップ３０の製造工程について説明する。図３は、本実施形態における半導体チップ３０の製造工程を示す断面図である。
【００５８】
図３（ａ）に示されるように、まず、厚さが１５０μｍ程度の薄型基板であり、Ｎ−型ドリフト層３３を構成する半導体基板３５を用意し、半導体基板３５の表層部にＰ型ベース層３４を熱拡散で形成する。その後、半導体基板３５にトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、Ｐ型ベース層３４を貫通してＮ−型ドリフト層３３に達するようにトレンチ３６を形成し、このトレンチ３６の内壁表面にゲート絶縁膜３７とゲート電極３８となるポリシリコンとを形成する。
【００５９】
続いて、Ｎ＋型エミッタ層３９の形成予定領域が開口しているマスクを用いたＮ型不純物のイオン注入を行うと共に、Ｐ＋型ボディ領域４０の形成予定領域が開口しているマスクを用いたＰ型不純物のイオン注入を行った後、熱処理にて不純物を活性化させることにより、Ｎ＋型エミッタ層３９およびＰ＋型ボディ領域４０を形成する。
【００６０】
その後、図３（ｂ）に示されるように、半導体基板３５の主表面３５ａ上に層間絶縁膜４１を形成し、層間絶縁膜４１上にコンタクトホール４２の形成予定領域が開口している図示しないレジストを配置する。そして、このレジストをマスクとして層間絶縁膜４１にＮ＋型エミッタ層３９の一部およびＰ＋型ボディ領域４０を露出させるコンタクトホール４２を異方性エッチングによって形成する。
【００６１】
具体的には、図５を用いて上記で説明したように、コンタクトホール４２のうち半導体基板３５に最も近い部分の開口幅をａとすると共に半導体基板３５から最も離れている部分の開口幅をｂとし、層間絶縁膜４１のうちコンタクトホール４２が形成されていない部分の膜圧をｈとしたとき、１．８７２≦（ｂ−ａ）／ｈとなるコンタクトホール４２を形成する。このとき、上記のように、リーク不良の発生を抑制するために、コンタクトホール４２を（ｂ−ａ）／ｈ≦２ｘ／０．３も満たすように形成する。
【００６２】
続いて、図３（ｃ）に示されるように、スパッタ温度を３８０℃以下とするスパッタにより、コンタクトホール４２を埋め込みつつ層間絶縁膜４１上にエミッタ電極４３を形成し、コンタクトホール４２を介してエミッタ電極４３とＮ＋型エミッタ層３９およびＰ＋型ボディ領域４０とを電気的に接続する。このとき、図５を用いて上記で説明したように、コンタクトホール４２の開口部寸法比が１．８７２≦（ｂ−ａ）／ｈとされているため、層間絶縁膜４１上に膜厚ｓが５μｍ以上となるエミッタ電極４３を形成すると、エミッタ電極４３のうちコンタクトホール４２に形成される部分の膜厚ｔを２μｍ以上にすることができる。
【００６３】
次に、図３（ｄ）に示されるように、エミッタ電極４３上に無電解メッキ法等によってニッケルで構成されるメッキ膜４４を形成する。なお、メッキ膜４４は、エミッタ電極４３に形成されたボイド４３ａに入り込むように形成される。続いて、メッキ膜４４上に無電解メッキ法等によって金で構成されるメッキ膜４５を形成する。
【００６４】
そして、特に図示しないが、半導体基板３５の裏面３５ｂ側にＦＳ層３２およびＰ＋型コレクタ層３１を形成し、Ｐ＋型コレクタ層３１上にコレクタ電極４６を形成することにより、図２に示す半導体チップ３０が製造される。
【００６５】
その後、第１リードフレーム１０上にはんだ６０を介して半導体チップ３０を搭載し、半導体チップ３０上にはんだ６１、６２が接合されたヒートシンクブロック５０を搭載する。次に、リフロー工程を行い、第１リードフレーム１０、半導体チップ３０、ヒートシンクブロック５０をはんだ６０、６１を介して接合する。
【００６６】
続いて、半導体チップ３０と制御端子部１２とをワイヤ７０を介して結線して電気的に接続する。続いて、ヒートシンクブロック５０上に第２リードフレーム２０を配置し、再びリフロー工程を行うことにより、ヒートシンクブロック５０と第２リードフレーム２０とを接合する。このとき、上記のようにエミッタ電極４３のうちコンタクトホール４２に形成される部分の膜厚が２μｍ以上とされているため層間絶縁膜４１やゲート絶縁膜３７が破壊されることを抑制することができる。
【００６７】
その後、端子部１１および制御端子部１２の一部がアウターリードとして露出すると共に、第１、第２リードフレーム１０、２０の他面１０ｂ、２０ｂが露出するように、第１、第２リードフレーム１０、２０、半導体チップ３０、制御端子部１２、およびワイヤ７０をモールド樹脂８０によって封止する。これにより、上記図１に示す半導体装置が製造される。
【００６８】
以上説明したように、本実施形態では、１．８７２≦（ｂ−ａ）／ｈとしているため、層間絶縁膜４１上にエミッタ電極４３を５μｍ以上形成したとき、エミッタ電極４３のうちコンタクトホール４２に形成される部分の膜厚ｔを２μｍ以上にすることができる。このため、リードフレームをメッキ膜４５上に配置したとき、層間絶縁膜４１およびゲート絶縁膜３７が破壊されることを抑制することができ、リーク不良の発生を抑制することができる。
【００６９】
また、１．８７２≦（ｂ−ａ）／ｈとしているため、スパッタ温度を３８０℃以下とするスパッタを行ってエミッタ電極４３を形成してもエミッタ電極４３のうちコンタクトホール４２に形成される部分の膜厚ｔを２μｍ以上にすることができる。すなわち、薄型基板を用いて半導体装置を構成しても薄型基板が反ることを抑制することができる。なお、もちろん５００μｍ程度の厚型基板を用いることもできる。
【００７０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体チップ３０におけるコンタクトホール４２を形成する工程を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図４は、本実施形態における半導体チップ３０のコンタクトホール４２を形成する工程を示す断面図である。
【００７１】
図４（ａ）に示されるように、コンタクトホール４２を形成する工程では、層間絶縁膜４１上にコンタクトホール４２の形成予定領域が開口しているレジスト９０を形成した後、半導体基板３５から最も離れている部分の開口幅がｂとなる第１開口部４２ａを形成する。なお、第１開口部４２ａは層間絶縁膜４１を貫通しない深さとされており、この工程後ではＮ＋型エミッタ層３９およびＰ＋型ボディ領域４０は層間絶縁膜４１に覆われている。
【００７２】
次に、図４（ｂ）に示されるように、第１開口部４２ａに対して異方性エッチングを行い、コンタクトホール４２のうち半導体基板３５に最も近い部分の開口幅がａとなる第２開口部４２ｂを形成することにより、第１、第２開口部４２ａ、４２ｂにて構成されるコンタクトホール４２を形成する。
【００７３】
以上説明したように、本実施形態では、等方性エッチングにて第１開口部４２ａを形成し、異方性エッチングにて第２開口部４２ｂを形成することにより、コンタクトホール４２を形成している。このため、例えば、コンタクトホール４２を異方性エッチングのみで構成する場合と比較して、コンタクトホール４２のうち半導体基板３５から最も離れている部分の開口幅ｂを容易に大きくすることができる。
【００７４】
（他の実施形態）
上記第１実施形態ではコンタクトホール４２を異方性エッチングのみで形成し、上記第２実施形態ではコンタクトホール４２を異方性エッチングおよび等方性エッチングで形成する例について説明したが、コンタクトホール４２を等方性エッチングのみで形成するようにしてもよい。
【００７５】
また、上記各実施形態では、ＩＧＢＴ素子が形成された半導体装置を説明したが、Ｐ＋型コレクタ層３１およびＦＳ層３２を有しないＭＯＳ型素子が形成された半導体装置であってもよい。さらに、上記各実施形態では、トレンチゲート型のＩＧＢＴ素子が形成された半導体装置を説明したが、プレーナ型のＩＧＢＴ素子が形成された半導体装置であってもよい。そして、上記各実施形態において、Ｐ型とＮ型とを反対にしたものであってもよい。
【００７６】
さらに、上記各実施形態において、金で構成されるメッキ膜４５を有しない半導体装置とすることもできる。
【符号の説明】
【００７７】
１０    第１リードフレーム
２０    第２リードフレーム
３０    半導体チップ
３４    Ｐ型ベース層
３５    半導体基板
３６    トレンチ
３７    ゲート絶縁膜
３８    ゲート電極
４１    層間絶縁膜
４２    コンタクトホール
４３    エミッタ電極
４４    メッキ膜
４６    コレクタ電極
【図１】
2013098228.tif 000003
【図２】
2013098228.tif 000004
【図３】
2013098228.tif 000005
【図４】
2013098228.tif 000006
【図５】
2013098228.tif 000007