(57)【要約】【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。【選択図】図２
2013098902.tif 000002
【特許請求の範囲】
【請求項１】
抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、
前記入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、
外部から入力信号を受けるための信号入力端子と、
前記分割電圧と前記入力信号の電圧を比較するカレントミラー回路と、を備え、
前記カレントミラー回路は、前記電圧差に応じて、前記カレントミラー回路に入力される前記分割電圧を実効的に補正する電位補正回路を含む、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電位補正回路は、
制御端子で前記分割電圧を受ける複数のトランジスタと、
前記複数のトランジスタの入力端子に供給される電流を前記電圧差に応じて制御する制御回路と、を含み、
前記電位補正回路は、前記複数のトランジスタの出力端子から出力される電流の総和を比較電流として流す、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記トランジスタは、前記制御端子で受けている前記分割電圧が大きいほど、大きな比較電流を流し、
前記検出回路は、前記分割電圧と前記所定の基準電圧との電圧差に応じた値の補正信号を前記制御回路に供給し、
前記制御回路は、前記分割電圧が前記基準電圧よりも低い場合は前記電圧差が大きいほど、前記複数のトランジスタの入力端子に供給される電流を大きくし、前記分割電圧が前記基準電圧よりも高い場合は前記電圧差が大きいほど前記複数のトランジスタの入力端子に供給される電流を小さくする、半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記抵抗分割回路では、第１電位を供給する第１電位線と、第２電位を供給する第２電位線と、第１抵抗素子と、第２抵抗素子と、が設けられ、前記第１抵抗素子の一端が前記第１電位線に接続され、前記第２抵抗素子の一端が前記第２電位線に接続され、前記第１抵抗素子の他端が、前記入力端子と前記第２抵抗素子の他端とに接続されており、
前記入力端子では、前記第１抵抗素子および前記第２抵抗素子により前記抵抗分割された分割電圧を受けている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、抵抗分割回路から参照電圧を受ける入力端子を有する半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体チップの外部に設けられたＶｒｅｆピンから参照電圧Ｖｒｅｆを受ける半導体装置が開示されている。
【０００３】
図３は、Ｖｒｅｆピンを有する半導体装置の構成を示す図である。
【０００４】
半導体装置８００は、抵抗分割回路８１０と、半導体チップ８０１と、半導体チップ８０１に設けられたＶｒｅｆピン８０２と、を備える。半導体チップ８０１はレシーバ回路８２０を備える。半導体装置８００は、ＬＰＤＤＲ２（Low Power DDR2）に準拠したＤＲＡＭ（Dynamic Random Access Memory）である。
【０００５】
抵抗分割回路８１０では、同じ抵抗値の分圧抵抗Ｒ１およびＲ２が設けられ、分圧抵抗Ｒ１の一端が電源線に接続され、分圧抵抗Ｒ１の他端が、分圧抵抗Ｒ２の一端とＶｒｅｆピン８０２とに接続され、分圧抵抗Ｒ２の他端が接地線に接続されている。電源線には１．２Ｖ（ボルト）の電位ＶＤＤが供給され、接地線には０Ｖの電位ＶＳＳが供給されている。
【０００６】
よって、分圧抵抗Ｒ１およびＲ２により電圧ＶＤＤが抵抗分割され、電圧ＶＤＤの分割電圧である参照電圧Ｖｒｅｆが、Ｖｒｅｆピン８０２を介して半導体チップ８０１内のレシーバ回路８２０に供給される。この場合、Ｖｒｅｆピン８０２から半導体チップ８０１内に電流がリークすることがある。
【０００７】
なお、半導体チップ８０１では、Ｖｒｅｆピン８０２から半導体チップ８０１内で接地電位にリークされるリーク電流（以下、単に「リーク電流」と称する。）が大きくなるとＶｒｅｆピン８０２の電圧が、０．５×ＶＤＤよりも低くなり、リーク電流が小さくなるとＶｒｅｆピン８０２の電圧が０．５×ＶＤＤに近づく。このため、Ｖｒｅｆピン８０２では、リーク電流の発生に起因して、参照電圧Ｖｒｅｆが０．５×ＶＤＤからずれてしまう。
【０００８】
ＬＰＤＤＲ２では、Ｖｒｅｆピン８０２の電圧が、０．４９×ＶＤＤ〜０．５１×ＶＤＤの範囲内であり、Ｖｒｅｆピン８０２からのリーク電流が、１μＡ（アンペア）以下であること、が要求されている。
【０００９】
上記要求を満たすためには、リーク電流に対して抵抗分割回路８１０に流れる電流を十分に大きくすればよく、分圧抵抗Ｒ１およびＲ２の抵抗値を小さくすればよい。例えば、１２ｋΩ（オーム）の分圧抵抗Ｒ１およびＲ２を設ければ要求を満たすことができる。この場合、分圧抵抗Ｒ１には５０μＡよりも大きな電流が流れることになり、分割抵抗回路８１０で消費される消費電力が、装置全体で消費される消費電力に比べて無視できないほど大きくなってしまう。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−５９６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のような半導体装置では、抵抗分割回路から分割電圧が供給されるＶｒｅｆピンでのリーク電流に起因する電圧のずれ量を小さくするために、抵抗値が小さい抵抗分割回路が設けられることが多い。この場合、抵抗分割回路には大きな電流が流れることになり、抵抗分割回路で消費される消費電力が増大してしまうという問題があることを本願発明者は明らかにした。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、前記入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、前記分割電圧と前記入力信号の電位を比較するカレントミラー回路と、を備え、カレントミラー回路は、前記電圧差に応じて、前記カレントミラー回路に入力される前記分割電圧を実効的に補正する電位補正回路を含む。
【発明の効果】
【００１３】
本発明によれば、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子を有する半導体装置では、検出回路が、入力端子からカレントミラー回路に供給される分割電圧と、所定の基準電圧との電圧差を検出し、電位補正回路は、その検出された電圧差と、分割電圧とに応じてカレントミラー回路の分割電圧を基準電圧に近づけるように実効的に補正する。
【００１４】
このため、半導体装置では、基準電圧からのずれ量が大きな分割電圧を入力端子で受けたときに、その分割電圧のずれ量に伴うカレントミラー回路の判定値のずれが補正される。
【００１５】
したがって、入力端子での分割電圧のずれ量を小さくするために抵抗分割回路の抵抗値を小さくする必要性がなくなるので、抵抗分割回路の抵抗値を大きな値に設定して抵抗分割回路に流れる電流を小さくすることが可能となり、抵抗分割回路で消費される消費電力を低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態における半導体装置を示す図である。
【図２】半導体装置に用いられるレシーバ回路の詳細構成例を示す回路図である。
【図３】一般的な半導体装置を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について図面を参照して説明する。
【００１８】
図１は、本実施形態における半導体装置を示すブロック図である。
【００１９】
半導体装置１は、例えば、ＬＰＤＤＲ２に準拠した低消費電力ＤＲＡＭにより実現される。半導体装置１は、抵抗分割回路１０と、半導体チップ１００と、半導体チップ１００に設けられたＶｒｅｆピン１０１およびＣＡピン１０９と、を備える。
【００２０】
Ｖｒｅｆピン１０１は、参照電圧Ｖｒｅｆを半導体チップ１００内に供給するために用いられる入力端子である。ＣＡピン１０９は、外部から入力信号を受けるための信号入力端子であり、参照電圧Ｖｒｅｆの比較対象であるＣＡ電圧を入力信号として半導体チップ１００内に入力するために用いられる。半導体チップ１００は、検出回路１０２と、レシーバ回路（受信回路）１４０と、を備える。
【００２１】
抵抗分割回路１０は、電源電位ＶＤＤを供給する電位線１１と、電源電位ＶＤＤよりも低い接地電位ＶＳＳを供給する電位線１４と、同じ抵抗値の分圧抵抗１２および１３と、を備える。抵抗分割回路１０では、分圧抵抗１２の一端が電位線１１と接続され、分圧抵抗１３の他端が電位線１４と接続され、分圧抵抗１２の他端は、Ｖｒｅｆピン１０１と分圧抵抗１３の他端とに接続される。
【００２２】
よって、抵抗分割回路１０は、電位線１１と電位線１４との間の電圧ＶＤＤを、分圧抵抗１２および１３により抵抗分割し、電圧ＶＤＤの抵抗分割された分割電圧を、参照電圧ＶｒｅｆとしてＶｒｅｆピン１０１に供給する。
【００２３】
Ｖｒｅｆピン１０１は、抵抗分割回路１０で抵抗分割された分割電圧を受け、Ｖｒｅｆピン１０１から、半導体チップ１００内の検出回路１０２とレシーバ回路１４０とに分割電圧が供給される。このとき、分圧抵抗１２に流れる電流の一部が、Ｖｒｅｆピン１０１から半導体チップ１００内にリークする。そのリーク電流によって分割電圧が０．５×ＶＤＤよりも低下してしまう。
【００２４】
例えば、分圧抵抗１２および１３のそれぞれについては１２０ｋΩの抵抗素子が用いられ、電位線１１には電源電位ＶＤＤとして１．２Ｖの電位が供給され、電位線１４には接地電位ＶＳＳとして０Ｖの電位が供給されている場合には、分圧抵抗１２には５μＡの電流が流れる。ここで、半導体チップ１００内での接地電位へのリーク電流が、ＬＰＤＤＲ２で要求される上限値１μＡであると仮定すると、分圧抵抗１３に流れる電流は４μＡとなり、Ｖｒｅｆピン１０１に供給される分割電圧は4/9 ×ＶＤＤまで低下する。よって、Ｖｒｅｆピン１０１では、4/9 ×ＶＤＤ〜 5/9 ×ＶＤＤの範囲内でリーク電流に起因する電圧のずれが生じる。
【００２５】
検出回路１０２は、Ｖｒｅｆピン１０１から供給された分割電圧と、所定の基準電圧と、の電圧差を検出する。検出回路１０２は、その電圧差に応じた値の補正信号をレシーバ回路１４０に供給する。
【００２６】
検出回路１０２は、比較回路１１０とキャリブレーション回路１２０とを備える。また、電位線１２１および電位線１２２は、キャリブレーション回路１２０が、基準電圧を生成するのに用いられる。電位線１２１には電源電位ＶＤＤが供給され、電位線１２２には、電源電位ＶＤＤよりも低い接地電位ＶＳＳが供給されている。
【００２７】
比較回路１１０は、Ｖｒｅｆピン１０１から半導体チップ１０１内に供給された分割電圧を受け、キャリブレーション回路１２０から基準電圧を受けている。そして比較回路１１０は、分割電圧と基準電圧とを比較して、分割電圧と基準電圧との電圧差を示すアナログ差分信号を、キャリブレーション回路１２０に供給する。例えば、比較回路１１０は、分割電圧が基準電圧よりも小さいほど信号レベルが低くなるアナログ差分信号を、キャリブレーション回路１２０に供給する。
【００２８】
キャリブレーション回路１２０は、比較回路１１０からアナログ差分信号を受け付けると、そのアナログ差分信号のレベルに応じて設定された検出信号を補正コード出力回路１３０に供給する。また、キャリブレーション回路１２０は、電位線１２１および電位線１２２にて供給される電圧ＶＤＤを受けて、例えば、電圧ＶＤＤを抵抗分割してＶＤＤ／２に等しい基準電圧を生成し、その基準電圧を比較回路１１０に供給する。
【００２９】
補正コード出力回路１３０は、検出信号のレベルごとに補正コードを保持するレジスタを有し、キャリブレーション回路１２０から検出信号を受け付けると、その検出信号のレベルに対応する補正コードを特定する。補正コード出力回路１３０は、電圧差を示す検出信号に応じた補正コードを、信号線１０４を介してレシーバ回路１４０に供給する。
【００３０】
レシーバ回路１４０は、信号線１０３から分割電圧を受け付け、信号線１０４から電圧差に応じた補正コードを受け付け、ＣＡピン１０９から信号線１０５を介して供給されるＣＡ電圧を受けている。レシーバ回路１４０は、そのＣＡ電圧に応じたＣＡ信号と、補正コードに応じて適正化された分割電圧とを比較し、ＣＡ電圧がＶｒｅｆ電圧よりも高いか否かを判定する。
【００３１】
すなわち、本実施形態による半導体装置１は、外部から入力信号を受け付けるためのＣＡピン１０９と、抵抗分割回路１０で抵抗分割された分割電圧を受けるための入力端子１０１と、入力端子１０１から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路１０２と、その電圧差に応じて適正化された分割電圧と、入力信号の電圧とを比較するレシーバ回路１４０と、を有して構成されている。
【００３２】
また、本実施形態による抵抗分割回路１０では、第１電位を供給する第１電位線１１と、第２電位を供給する第２電位線１４と、第１抵抗素子１２と、第２抵抗素子１３と、が設けられ、第１抵抗素子１２の一端が第１電位線１１に接続され、第２抵抗素子１３の一端が第２電位線１４に接続され、第１抵抗素子１２の他端が、入力端子１０１と第２抵抗素子１３の他端とに接続されており、入力端子１０１では、第１抵抗素子１２および第２抵抗素子１３により抵抗分割された分割電圧を受けている構成である。
【００３３】
図２は、レシーバ回路１４０の詳細構成の一例を示す回路図である。
【００３４】
レシーバ回路１４０は、カレントミラー回路１５０を備える。カレントミラー回路１５０は、トランジスタ１４５ｅと、トランジスタ１５１ａおよび１５１ｂと、イネーブルトランジスタ１５２と、電位補正回路１５３と、を備え、イネーブルトランジスタ１５２に信号線１４１からＨ（Ｈｉｇｈ）レベルの信号が供給されと動作可能になる。電位補正回路１５３は、制御回路１５４とトランジスタ回路１５５とを備える。
【００３５】
なお、電位線１５８には電源電位ＶＤＤが供給され、電位線１５９には電源電位ＶＤＤよりも低い接地電位が供給されている。トランジスタ１５１ａおよび１５１ｂのそれぞれは、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタである。また、イネーブルトランジスタ１５２は、ｎチャネルＭＯＳトランジスタである。カレントミラー回路１５０では、電位線１５８からトランジスタ回路１５５を介してノード１５７へ流れる比較電流に応じた比較電位が、トランジスタ１５１ａおよび１５１ｂのゲート端子に供給される。このため、トランジスタ１５１ａとトランジスタ１５１ｂのトランジスタサイズが同等であれば、トランジスタ１５１ｂにも比較電流と等しい電流が流れる。
【００３６】
電位補正回路１５３は、検出回路１０２が出力する補正コードに応じて、カレントミラー回路１５０に入力される分割電圧を実効的に補正する。
【００３７】
トランジスタ回路１５５は、トランジスタ１４５ａ〜１４５ｄを備え、各トランジスタ１４５ａ〜１４５ｄのゲート端子には信号線１０３を介して分割電圧が供給される。トランジスタ１４５ａ〜１４５ｄのそれぞれは、ゲート端子で受けている分割電圧が大きいほど、大きな電流をソース端子に流すことが可能である。本実施形態では、トランジスタ１４５ａ〜１４５ｄのそれぞれはｎチャネルＭＯＳトランジスタである。
【００３８】
制御回路１５４は、トランジスタ１４５ａ〜１４５ｄに其々対応するスイッチング素子１４４ａ〜１４４ｄを備える。スイッチング素子１４４ａ〜１４４ｄは、検出回路１０２が出力する補正コードに応じて、対応するトランジスタに電流を流すか否かを制御する。補正コードは、分割電圧と基準電圧との電圧差によって、いくつのスイッチング素子をＯＮすれば最適な分割電圧が得られるかを示す信号であり、補正コードに示された数のスイッチング素子がＯＮすることによって、ノード１５７に流れる電流量が決まる。
【００３９】
具体的には、基準電圧から分割電圧を減算した電圧差が大きいほど、つまり、分割電圧が基準電圧よりも低くその差が大きい時ほど、ノード１５７に流す電流をより多くする必要があるため、ＯＮされるスイッチング素子１４４ａ〜１４４ｄの数が多くなるように制御される。一方、分割電圧が基準電圧よりも高くその差が大きい時には、ノード１５７に流す電流をより少なくする必要があるため、ＯＮされるスイッチング素子１４４ａ〜１４４ｄの数が少なくなるように制御される。但し、スイッチング素子の全てがＯＦＦ状態になることは無く、少なくとも１つのスイッチング素子がＯＮされるように制御される。ここで、補正コードは、スイッチング素子１４４ａ〜１４４ｄに其々対応する複数の補正信号を含んでいる。補正信号がＨレベルである場合には、スイッチング素子１４４ａ〜１４４ｄのそれぞれは、トランジスタ１５１ａのドレイン端子とトランジスタ回路１５５のノード１５６ａ〜１５６ｄとの間を接続し、補正信号がＬレベルで有る場合には、スイッチング素子１４４ａ〜１４４ｄのそれぞれは、トランジスタ１５１ａのドレイン端子とトランジスタ回路１５５のノード１５６ａ〜１５６ｄとの間を切断する。
【００４０】
例えば、スイッチング素子１４４ａの制御端子にＨレベルの補正信号が供給され、スイッチング素子１４４ｂ〜１４４ｄのそれぞれの制御端子にＬレベルの補正信号が供給された場合、スイッチング素子１４４ａのみがＯＮ状態となり、トランジスタ１５１ａのドレイン端子とトランジスタ１４５ａのノード１５６ａとの間を接続し、スイッチング素子１４４ｂ〜１４４ｄのそれぞれは、トランジスタ１５１ａのドレイン端子とノード１５６ｂ〜１５６ｄとの間を切断する。したがって、電位線１５８からトランジスタ１５１ａのドレイン端子を介して電流が電位線１５９へ流れることになる。
【００４１】
このように、制御回路１５４によって、ノード１５７への電流量が決定されると、カレントミラー回路１５０は、信号線１０５からトランジスタ１４５ｅに供給されるＣＡ電圧が、トランジスタ１４５ａ〜１４５ｄにより補正されたＶｒｅｆ電圧よりも高いか低いかを判定して、出力ノード１６０の電圧を決定する。つまり、信号線１４１からＨレベルの信号が供給されると、イネーブルトランジスタ１５２が導通状態となり、トランジスタ１５１ａのドレイン端子が、制御回路１５４とトランジスタ回路１５５を介して電位線１５９と接続状態となり、トランジスタ１５１ａのドレイン端子の電位が制御回路１５４とトランジスタ回路１５５の導通状態に応じた、電源電位ＶＤＤと接地電位ＶＳＳの中間電位となる。
【００４２】
このため、トランジスタ１５１ａおよび１５１ｂのそれぞれのゲート端子の電位も中間電位となり、電位線１５８から制御回路１５４およびトランジスタ回路１５５を介して電位線１５９に電流が流れると共に、ＣＡ電圧に応じて電位線１５８からトランジスタ１４５ｅを介して電位線１５９に電流が流れるため、出力ノード１６０の電圧が決定される。
例えば、ＣＡ電圧がＶｒｅｆ電圧よりも高い場合には、ＣＡ電圧に応じたトランジスタ１４５ｅのオン抵抗値が、トランジスタ１５１ｂのオン抵抗値よりも相対的に小さくなり、出力ノード１６０に供給される出力電位がＬレベルとなる。
【００４３】
一方、ＣＡ電圧がＶｒｅｆ電圧よりも低い場合には、ＣＡ電圧に応じたトランジスタ１４５ｅのオン抵抗値が、トランジスタ１５１ｂのオン抵抗値よりも相対的に大きくなり、出力ノード１６０に供給される出力電位がＨレベルとなる。ここで言う、トランジスタのオン抵抗とは、オン状態のソース・ドレイン間の抵抗値のことである。
【００４４】
すなわち、本実施形態によるレシーバ回路１４０は、制御端子（ゲート端子）で分割電圧を受ける複数のトランジスタ１４５ａ〜１４５ｄと、トランジスタ１４５ａ乃至１４５ｄの入力端子１５６ａ乃至１５６ｄに供給される電流を、電圧差に応じて制御する制御回路１５４と、を有して構成されている。そしてレシーバ回路１４０は、複数のトランジスタ１４５ａ〜１４５ｄの出力端子（ソース端子）から出力される電流の総和を比較電流として流す。
【００４５】
例えば、トランジスタ１４５ａ乃至１４５ｄは、その制御端子で受けている分割電圧が大きいほど、大きな比較電流を流し、検出回路１０２は、分割電圧が小さいほど、小さな値の電圧差を制御回路１５４に供給する場合、制御回路１５４は、電圧差が大きいほど、トランジスタ１４５ａ乃至１４５ｄの入力端子１５６ａ乃至１５６ｄに供給される電流を大きくする。
【００４６】
本実施形態によれば、半導体装置１には、抵抗分割回路１０で抵抗分割された分割電圧を受けるためのＶｒｅｆピン１０１と、外部から入力信号を受けるためのＣＡピン１０９が設けられている。半導体装置１では、検出回路１０２が、Ｖｒｅｆピン１０１から供給される分割電圧と、所定の基準電圧との電圧差を検出し、レシーバ回路１４０が、その検出された電圧差と、分割電圧とに応じた比較電流を流す。具体的には、レシーバ回路１４０は、分割電圧と入力信号の電圧を比較するカレントミラー回路１５０を備え、カレントミラー回路１５０では、電位補正回路１５３が、カレントミラー回路１５０に入力される分割電圧を実効的に補正する。
【００４７】
このため、半導体装置１では、基準電圧からのずれ量が大きい分割電圧をＶｒｅｆピン１０１で受けたときに、分割電圧のずれ量に伴う比較電圧のずれが補正される。
【００４８】
したがって、Ｖｒｅｆピン１０１でのリーク電流に起因する分割電圧のずれ量を小さくするために抵抗分割回路１０の抵抗値を小さくする必要性がなくなるので、抵抗分割回路１０の抵抗値を大きな値に設定して抵抗分割回路１０に流れる電流を小さくすることが可能となり、抵抗分割回路１０で消費される消費電力を低減することが可能となる。
【００４９】
また、本実施形態では、電位補正回路１５３は、ゲート端子で分割電圧を受ける複数のトランジスタ１４５ａ〜１４５ｄを備え、トランジスタ１４５ａ乃至１４５ｄの入力端子１５６ａ乃至１５６ｄに供給される電流を、検出回路１０２が検出した電圧差に応じて制御する。そして電位補正回路１５３は、トランジスタ１４５ａ乃至１４５ｄのソース端子から出力される電流の総和を比較電流として流す。例えば、電位補正回路１５３は、分割電圧が基準電圧よりも低い場合は電圧差が大きいほど、複数のトランジスタ１４５ａ乃至１４５ｄの入力端子に供給される電流を大きくし、分割電圧が基準電圧よりも高い場合は電圧差が大きいほど複数のトランジスタ１４５ａ乃至１４５ｄの入力端子に供給される電流を小さくする。
【００５０】
このため、レシーバ回路１４０は、検出回路１０２が検出した電位差に応じて、Ｖｒｅｆピン１０１から入力される分割電圧を比較電圧に近づけるように実効的に補正することが可能となる。
【００５１】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００５２】
１  半導体装置
１０  抵抗分割回路
１１、１４  電位線
１２、１３  分圧抵抗
１００  半導体チップ
１０１  Ｖｒｅｆピン
１０２  検出回路
１０９  ＣＡピン
１１０  比較回路
１２０  キャリブレーション回路
１３０  補正コード出力回路
１４０  レシーバ回路
１４４ａ〜１４４ｄ  スイッチング素子
１４５ｃ〜１４５ｅ、１５１ａ、１５１ｂ  トランジスタ
１５０  カレントミラー回路
１５２  イネーブルトランジスタ
１５３  電位補正回路
１５４  制御回路
１５５  トランジスタ回路
１５６ａ〜１５６ｄ  入力端子
１５７  ノード
１５８、１５９  電位線
１６０  出力ノード
【図１】
2013098902.tif 000003
【図２】
2013098902.tif 000004
【図３】
2013098902.tif 000005