(57)【要約】【課題】高精度のリソグラフィ技術等を用いることなく、微細パターンを有する埋め込み配線を安定して形成することが可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】シリコン基板１に第１溝１Ｄを形成することで複数のフィン部を形成する工程と、第１溝１Ｄの壁面に不純物を含む導電材料を成膜することで複数のフィン部の下部にビット線６を形成する工程と、ビット線６に熱処理を施して不純物を複数のフィン部の下部に拡散させることで下部拡散層５を形成する工程と、フィン部に第２溝を形成することでピラー部１Ｃを形成する工程と、第２溝の側面に不純物を含む導電材料を成膜してワード線を形成する工程と、ピラー部１Ｃの上面１ｃに不純物を注入して上部拡散層１４を形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板の少なくとも一部を除去して第１溝を形成することにより、複数のフィン部を形成する工程と、
前記第１溝の壁面に不純物を含む導電材料を成膜することにより、前記複数のフィン部の下部に埋め込み配線を形成する工程と、
前記埋め込み配線に熱処理を施すことで、該埋め込み配線に含まれる不純物を前記複数のフィン部の下部に拡散させることにより、下部拡散層を形成する工程と、
前記フィン部に、前記埋め込み配線よりも高い位置を底面とする第２溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、
前記第２溝の側面に不純物を含む導電材料を成膜することにより、ゲート電極を含むゲート配線を形成する工程と、
前記ピラー部の上面に不純物を注入して上部拡散層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上にマスク絶縁膜及び第１レジストマスクを順次形成した後、前記第１レジストマスクを用いて前記シリコン基板及び前記マスク絶縁膜をエッチングすることにより、埋め込み配線予定ラインの延在方向で第１溝を形成することで複数のフィン部を形成し、その後、前記第１レジストマスクを除去するフィン部形成工程と、
前記第１溝を絶縁材料で埋め込んだ後、該絶縁材料の上部をエッチング除去することで前記第１溝の底部に第１絶縁膜を形成し、次いで、前記第１絶縁膜の上面、前記第１溝の側面及び前記マスク絶縁膜を覆うように絶縁材料からなる薄膜を形成した後、前記第１絶縁膜の上面及び前記マスク絶縁膜上の薄膜をエッチバックすることで、前記第１溝の側面の上部においてサイドウォール状に設けられる第２絶縁膜を形成し、次いで、前記第１溝の下部に充填された前記第１絶縁膜をエッチング除去する絶縁膜形成工程と、
前記第１溝に不純物を含む導電材料を充填した後、該導電材料の一部をエッチング除去し、前記第１溝の底面を露出させながら、前記第１溝の側面における前記第２絶縁膜よりも低い位置に前記導電材料を残存させることにより、前記複数のフィン部の下部に埋め込み配線を形成する埋め込み配線形成工程と、
前記埋め込み配線に熱処理を施すことで、該埋め込み配線に含まれる不純物を前記複数のフィン部の下部に拡散させることにより、前記シリコン基板の前記埋め込み配線に接する領域に下部拡散層を形成する下部拡散工程と、
前記フィン部を、前記埋め込み配線と交差するゲート配線予定ラインの延在方向でエッチングし、前記埋め込み配線よりも高い位置を底面とする第２溝を形成することにより、前記フィン部を複数に分断して複数のピラー部を形成するピラー部形成工程と、
前記第２溝の側面及び底面に不純物を含む導電材料からなる薄膜を成膜した後、前記底面上に形成された前記薄膜をエッチング除去し、さらに、前記側面に形成された前記薄膜の上部をエッチング除去することにより、前記第２溝の側面にゲート電極を含むゲート配線を形成するゲート配線形成工程と、
前記マスク絶縁膜をエッチング除去して前記ピラー部の上面を露出させ、該上面に不純物を注入することによって上部拡散層を形成する上部拡散工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項３】
さらに、前記下部拡散工程の前又は後に、前記第１溝の底面をエッチングすることで、前記第１溝に連通した掘り込み部を形成する掘り込み工程が備えられていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記下部拡散工程において、前記埋め込み配線に含まれる不純物を、前記第１溝の側面から底面を覆うように拡散させて下部拡散層を形成した後、前記掘り込み工程において、前記第１溝に連通した掘り込み部を形成することにより、前記下部拡散層を前記第１溝の各側面に沿って分断することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
さらに、前記上部拡散層上に導電材料を堆積させてコンタクト導電膜を形成する工程が備えられていることを特徴とする請求項２〜請求項４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記下部拡散工程の後に、前記第１溝に絶縁材料を充填して層間絶縁膜を形成する工程が備えられ、さらに、前記ゲート配線形成工程の後に、前記第２溝に絶縁材料を充填して層間絶縁膜を形成する工程が備えられていることを特徴とする請求項２〜請求項５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
さらに、前記コンタクト導電膜上にキャパシタを形成するキャパシタ形成工程が備えられていることを特徴とする請求項２〜請求項６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
シリコン基板の少なくとも一部を除去して第１溝を形成することにより、複数のフィン部を形成する工程と、
前記第１溝に不純物含有材料を充填する工程と、
前記不純物含有材料に熱処理を施すことで、該不純物含有材料に含まれる不純物を前記複数のフィン部の下部に拡散させることにより、下部拡散層を形成する工程と、
前記第１溝の内部から前記不純物含有材料を除去した後、前記第１溝の壁面に導電材料を成膜することにより、前記複数のフィン部の下部に埋め込み配線を形成する工程と、
前記フィン部に、前記埋め込み配線よりも高い位置を底面とする第２溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、
前記第２溝の側面に不純物を含む導電材料を成膜することにより、ゲート電極を含むゲート配線を形成する工程と、
前記ピラー部の上面に不純物を注入して上部拡散層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
少なくとも、基台部の上に複数立設された柱状のピラー部を含むシリコン基板と、
前記基台部の側面を覆うように設けられ、不純物を含む導電材料からなる埋め込み配線と、
前記埋め込み配線と接した前記基台部内に形成され、前記埋め込み配線をなす導電材料中に含まれる不純物が拡散されてなる下部拡散層と、
前記埋め込み配線よりも上側である前記ピラー部の側面側に、第１絶縁膜を介して設けられ、不純物を含む導電材料からなり、ゲート配線の一部をなすゲート電極と、
前記ピラー部の上面に形成され、不純物が拡散された上部拡散層と、が備えられてなることを特徴とする半導体装置。
【請求項１０】
前記ピラー部及び前記基台部を含む前記シリコン基板がシリコン単結晶からなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記埋め込み配線が、前記シリコン基板と反対の導電型を有する不純物を含む導電材料からなることを特徴とする請求項９又は請求項１０に記載の半導体装置。
【請求項１２】
さらに、前記上部拡散層上にコンタクト導電膜が設けられ、該コンタクト導電膜上にキャパシタが設けられていることを特徴とする請求項９〜請求項１１の何れか１項に記載の半導体装置。
【請求項１３】
前記埋め込み配線層及び前記下部拡散層がビット線をなすとともに、前記ゲート電極を含むゲート配線がワード線をなし、さらに、前記下部拡散層が下部ソース／ドレイン領域とされることで、縦型構造のＭＯＳトランジスタが形成されてなることを特徴とする請求項９〜請求項１２の何れか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びそれによって得られる半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）又はＰＲＡＭ（Ｐａｒａｍｅｔｅｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。
【０００３】
しかしながら、従来の半導体層装置では、集積度が増加するにつれて、平面的に半導体素子が占められる領域が減少しており、例えば、トランジスタが形成される領域、即ち活性領域の大きさが次第に減少しているという問題がある。具体的には、活性領域の大きさが減少するのに伴って、通常の平面型トランジスタのチャネル長が減少し、いわゆる短チャネル効果が発生するという問題があった。このため、制限された領域においてチャネル長及び幅を増加させることを目的として、従来の平面型トランジスタに代わり、垂直型トランジスタのような３次元トランジスタが形成されてなる半導体装置とその製造方法が提案されている（例えば、特許文献１、２等を参照）。具体的には、シリコン基板をピラー形状とし、最上部に上部不純物拡散層、中央部にゲート電極で囲まれたチャネル領域、基板側に下部不純物拡散層を形成することで、所謂ＭＯＳトランジスタが構成される半導体装置を製造することが提案されている。
【０００４】
また、このような垂直型トランジスタにおいて、イオン注入法を利用して埋め込みビット線を形成する方法も採用されるようになっており、さらに、埋め込みビット線をシリサイド層として形成する方法も提案されている（例えば、特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０７−２７３２２１号公報
【特許文献２】特表２００２−５４１６６７号公報
【特許文献３】特開２００７−３２９４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１〜３に記載のような方法で半導体装置を製造する場合、例えば、シリコン基板に形成されたフィン部の側面にビット線導電膜パターンを形成する工程等において、従来公知のリソグラフィ技術が用いられる。しかしながら、微細なビット線導電膜パターンを形成する場合、一般的なリソグラフィ技術を用いたのでは、合わせずれ等の不具合が発生し、製造歩留まりが低下するおそれがある。このような問題を防止するため、微細パターンの形成にあたっては、高精度のリソグラフィ工程を用いることが必要となるが、この場合、製造設備が高価になるとともに、工程時間が長くなり、コストアップの要因となっていた。
【０００７】
また、従来の方法でビット線導電膜パターンを形成する場合、まず、フィン部の側面に導電材料を成膜した後、従来公知のエッチング法でパターンの高さを調整する方法が採用されている。しかしながら、このような方法では、ビット線導電膜パターンの高さ方向の寸法がエッチング量の誤差の影響を受けることから、安定した高さが得られず、微細パターンを形成するのが難しいという問題がある。
【０００８】
また、従来の方法で下部拡散層を形成し、さらにビット線導電膜パターンを形成する場合、まず、フィン部の側面に不純物をドープして下部拡散層を形成した後、上述の如く、下部拡散層の表面に導電材料を成膜してエッチング処理する方法が採用されている。しかしながら、このような従来の方法では、工程数を削減して生産性を向上させるのが困難であり、生産コストを削減するのも難しいという問題がある。さらに、下部拡散層の表面に形成したビット線導電膜パターンが微細であると、ビット線の抵抗が上昇し、素子特性に影響を及ぼすおそれがあった。
【課題を解決するための手段】
【０００９】
本発明者等は上記問題を解決するために鋭意研究を行い、３次元構造を有する半導体装置を製造する工程において、まず、半導体基板のフィン部側面に、埋め込み配線としてビット線導電膜パターンを形成するにあたり、側面に形成したサイドウォール状の絶縁膜マスクの下にビット線導電膜パターンを形成する方法を採用することで、高精度のリソグラフィ技術等を用いることなく、微細パターンを有するビット線を安定して形成できる点に着目した。また、ビット線導電膜を、不純物を含む導電材料から構成し、さらに、熱処理を施すことで、ビット線導電膜に含まれる不純物を半導体基板のフィン部に拡散させることができ、生産性良く下部拡散層を形成できることを見出し、本発明を完成させた。
【００１０】
即ち、本発明の半導体装置の製造方法は、シリコン基板の少なくとも一部を除去して第１溝を形成することにより、複数のフィン部を形成する工程と、前記第１溝の壁面に不純物を含む導電材料を成膜することにより、前記複数のフィン部の下部に埋め込み配線を形成する工程と、前記埋め込み配線に熱処理を施すことで、該埋め込み配線に含まれる不純物を前記複数のフィン部の下部に拡散させることにより、下部拡散層を形成する工程と、前記フィン部に、前記埋め込み配線よりも高い位置を底面とする第２溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、前記第２溝の側面に不純物を含む導電材料を成膜することにより、ゲート電極を含むゲート配線を形成する工程と、前記ピラー部の上面に不純物を注入して上部拡散層を形成する工程と、を備えることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、シリコン基板上にマスク絶縁膜及び第１レジストマスクを順次形成した後、前記第１レジストマスクを用いて前記シリコン基板及び前記マスク絶縁膜をエッチングすることにより、埋め込み配線予定ラインの延在方向で第１溝を形成することで複数のフィン部を形成し、その後、前記第１レジストマスクを除去するフィン部形成工程と、前記第１溝を絶縁材料で埋め込んだ後、該絶縁材料の上部をエッチング除去することで前記第１溝の底部に第１絶縁膜を形成し、次いで、前記第１絶縁膜の上面、前記第１溝の側面及び前記マスク絶縁膜を覆うように絶縁材料からなる薄膜を形成した後、前記第１絶縁膜の上面及び前記マスク絶縁膜上の薄膜をエッチバックすることで、前記第１溝の側面の上部においてサイドウォール状に設けられる第２絶縁膜を形成し、次いで、前記第１溝の下部に充填された前記第１絶縁膜をエッチング除去する絶縁膜形成工程と、前記第１溝に不純物を含む導電材料を充填した後、該導電材料の一部をエッチング除去し、前記第１溝の底面を露出させながら、前記第１溝の側面における前記第２絶縁膜よりも低い位置に前記導電材料を残存させることにより、前記複数のフィン部の下部に埋め込み配線を形成する埋め込み配線形成工程と、前記埋め込み配線に熱処理を施すことで、該埋め込み配線に含まれる不純物を前記複数のフィン部の下部に拡散させることにより、前記シリコン基板の前記埋め込み配線に接する領域に下部拡散層を形成する下部拡散工程と、前記フィン部を、前記埋め込み配線と交差するゲート配線予定ラインの延在方向でエッチングし、前記埋め込み配線よりも高い位置を底面とする第２溝を形成することにより、前記フィン部を複数に分断して複数のピラー部を形成するピラー部形成工程と、前記第２溝の側面及び底面に不純物を含む導電材料からなる薄膜を成膜した後、前記底面上に形成された前記薄膜をエッチング除去し、さらに、前記側面に形成された前記薄膜の上部をエッチング除去することにより、前記第２溝の側面にゲート電極を含むゲート配線を形成するゲート配線形成工程と、前記マスク絶縁膜をエッチング除去して前記ピラー部の上面を露出させ、該上面に不純物を注入することによって上部拡散層を形成する上部拡散工程と、を備えることを特徴とする。
【００１２】
係る構成の半導体装置の製造方法によれば、高精度のリソグラフィ技術等を用いることなく、微細パターンを有するビット線である埋め込み配線を、合わせずれ等を防止しながら形成することができる。また、フィン部の側面における埋め込み配線の高さは、第１溝の側面に形成された第１絶縁膜の下端の高さで制限しながら形成することができるので、エッチング工程におけるエッチング量の影響を受けることなく、安定した高さで形成できる。
【００１３】
また、埋め込み配線に不純物を含む導電材料を用い、これに含まれる不純物を半導体基板のフィン部に拡散させる方法を採用することで、工程を簡素にすることができるので、生産性が向上するとともに製造コストを低減することが可能となる。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、上記方法を採用することにより、高精度のリソグラフィ技術等を用いることなく、微細パターンを有するビット線である埋め込み配線を、合わせずれ等を防止しながら形成することができるので、高い生産性で歩留まり良く半導体装置を製造することが可能となる。また、フィン部の側面における埋め込み配線の高さは、第１溝の側面に形成された第２絶縁膜の下端の高さで制限しながら形成することができるので、エッチング工程におけるエッチング量の影響を受けることなく、安定した高さで形成することが可能となる。
【００１５】
また、埋め込み配線に不純物を含む導電材料を用い、この埋め込み配線に含まれる不純物を半導体基板のフィン部に拡散させる方法を採用することで、工程を簡素にすることができ、生産性が向上するとともに製造コストを低減することが可能となる。また、下部拡散層を、縦型構造のＭＯＳトランジスタにおける下部ソース／ドレイン領域として共用する場合には、下部ソース／ドレイン領域形成工程を省略できるので、さらに生産性が向上するという効果が得られる。
【００１６】
また、本発明の半導体装置によれば、下部拡散層が、埋め込み配線をなす導電材料中に含まれる不純物が拡散されてなるものであり、さらに、ピラー部の下部において埋め込み配線と密接して形成されるものなので、埋め込み配線と同様にビット線として用いることができる。これにより、ビット線の抵抗を低減することができ、特に、ビット線である埋め込み配線を微細パターンで構成した場合であっても、ビット線の抵抗を顕著に低減することができるので、優れた素子特性を実現することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態である半導体装置の製造方法及び半導体装置を示す断面模式図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図２】本発明の第１実施形態である半導体装置の製造方法及び半導体装置を示す断面模式図であり、（ａ）は図１（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図３】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´である。
【図４】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図５】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図６】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図７】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図８】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図９】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１０】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１１】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１２】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１３】本発明の第１実施形態である半導体装置の製造方法を示す工程図である。
【図１４】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図１５】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図１４（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図１６】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図１７】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図１６（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図１８】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図１９】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図１８（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図２０】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図２１】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図２０（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図２２】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、図２０及び図２１に示す工程における積層体を示す斜視図であって、図中に示すＸ方向はワード線延在方向、Ｙ方向はビット線延在方向である。
【図２３】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図２４】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図２３（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図２５】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図２６】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図２５（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図２７】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´、（ｃ）は断面Ｂ−Ｂ´である。
【図２８】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は図２７（ａ）中に示す断面Ｃ−Ｃ´、（ｃ）は断面Ｄ−Ｄ´である。
【図２９】本発明の第１実施形態である半導体装置の製造方法を示す工程図であり、図１及び図２に示す積層体を示す斜視図であって、図中に示すＸ方向はワード線延在方向、Ｙ方向はビット線延在方向である。
【図３０】本発明の第２実施形態である半導体装置の製造方法を示す工程図であり、（ａ）は上面側から見た平面図、（ｂ）は（ａ）中に示す断面Ａ−Ａ´である。
【図３１】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３２】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３３】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３４】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【図３５】本発明の第２実施形態である半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００１８】
以下に、本発明の実施形態である半導体装置の製造方法及び半導体装置について、図面を適宜参照しながら説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法及び半導体装置を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１９】
［第１実施形態］
図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）は、本発明を適用した第１実施形態である半導体装置Ａを模式的に示す断面図である。また、図２９は、図１及び図２に示す積層体（半導体装置Ａ）を示す斜視図であって、図中に示すＸ方向はビット線延在方向、Ｙ方向はワード線延在方向である。また、また、図３〜図２８は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。
【００２０】
「半導体装置の構成」
まず、本実施形態の半導体装置の構成について以下に説明する。
図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）に示すように、本実施形態の半導体装置Ａは、少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板（基板、半導体基板）１と、基台部１Ｂの側面１ａを覆うように設けられ、不純物を含む導電材料からなるビット線（埋め込み配線）６と、ビット線６と接した基台部１Ｂ内に形成され、ビット線６をなす導電材料中に含まれる不純物が拡散されてなる下部拡散層５と、ビット線６よりも上側であるピラー部１Ｃの側面１ｂ側に、ゲート絶縁膜８を介して設けられ、不純物を含む導電材料からなり、ワード線（ゲート配線）１０の一部をなすゲート電極１０Ａと、ピラー部１Ｃの上面１ｃに形成され、不純物が拡散された上部拡散層１４と、が備えられ、概略構成される。本実施形態の半導体装置Ａは、上記構成のように、上部拡散層１４、ワード線１０、ビット線６、下部拡散層５等が備えられることにより、シリコン基板１上において、所謂、縦型構造のＭＯＳトランジスタが構成されるものである。
【００２１】
シリコン基板（基板）１は、平坦面からなる基体部１Ａと、この基体部１Ａ上に設けられた基台部１Ｂと、この基台部Ｂ上に複数立設された柱状のピラー部１Ｃとから構成されており、本実施形態においては、シリコン単結晶からなる。
基台部１Ｂは、基体部１Ａ上において、柱状のピラー部１Ｃの基台として形成される。また、基台部１Ｂの各々の間の最下部には、後述の製造方法で詳しく説明するが、下部拡散層５を各々の基台部１Ｂの側面１ａに分割する掘り込み部１Ｆが形成されている。
ピラー部１Ｃは、シリコンからなる柱状部であり、上面１ｃは、例えば楕円形状等とすることができる。また、この上面１ｃの高さは、ほぼ均一とされている。
なお、シリコン基板１は、基体部上にシリコン層からなる基台部及びピラー部が形成されたものを用いてもよい。
【００２２】
ビット線（埋め込み配線）６は、本実施形態においては、少なくとも不純物を含む導電材料からなるものであり、基台部１Ｂの側面１ａを覆うように薄膜状で形成され、ビット線延在方向に設けられる。また、ビット線６は、図１（ｂ）に示すように、ピラー部１Ｃの側面１ｂに形成された埋め込み絶縁膜（第２絶縁膜）４よりも低い位置に配される。
【００２３】
また、ビット線６は、シリコン基板１と反対の導電型を有する不純物を含む導電材料からなり、例えば、不純物としてリン等がドープされたものが用いられる。また、本実施形態では、ビット線６が不純物を含む導電材料からなる例のみを説明しているが、これには限定されず、例えば、不純物を含むシリサイド層からなる構成を採用することも可能であり、適宜採用できる。
【００２４】
埋め込み絶縁膜（第２絶縁膜）４は、ビット線延在方向で、ピラー部１Ｃの側面１ｂを覆うサイドウォールとして設けられ、図１（ｂ）等に示す例では、ピラー部１Ｃの側面１ｂにおいてビット線６よりも高い位置に形成されている。本実施形態で用いられる埋め込み絶縁膜４としては、例えば、シリコン窒化膜等を用い、ＣＶＤ法等によって成膜することができる。
【００２５】
下部拡散層５は、上述したように、埋め込み配線であるビット線６に含まれる不純物、例えばリン等が、熱処理によってシリコン基板１をなす基台部１Ｂ中に拡散されてなる領域である。図１（ｂ）等に示す下部拡散層５は、基台部１Ｂの側面１ａにおいて、その高さ方向の寸法が、ビット線６よりも大きくなるように形成されている。
また、下部拡散層５は、後述の上部拡散層１４よりも低い位置に配され、リン等の不純物が、例えば、約２．５Ｅ１５ａｔｏｍｓ／ｃｍ２程度の濃度となるように拡散された領域である。
【００２６】
ワード線（ゲート電極を含むゲート配線）１０は、少なくとも上記のゲート絶縁膜８を介して、ビット線６よりも上側の位置で、ピラー部１Ｃの側面１ｂを覆うように設けられており、ゲート電極１０Ａを含む構成とされている。
ワード線１０の材料としては、例えば、不純物を含むドープトシリコン膜等を用いることができ、ＣＶＤ法を用いて形成することができるが、ワード線１０の材料は、これには限定されない。例えば、ワード線１０として、窒化チタン膜、チタン膜、窒化タングステン膜、タングステン膜等の高融点金属膜を単層で用いるか、あるいは、これらの積層膜等を用いても良く、各種従来公知の材料も含め、適宜選択することが可能である。
なお、ワード線１０の膜厚としては、後述の製造方法で説明するような、複数のピラー部１Ｃの各々の間に形成される第２溝１Ｅを、埋め込まない程度の厚さとすることが好ましい。
【００２７】
ゲート絶縁膜８は、図２（ａ）等に示す例のように、ゲート線延在方向で、ピラー部１Ｃの側面１ｂを覆って設けられる。本実施形態で用いられるゲート絶縁膜８としては、例えば、シリコン酸化膜等を用い、例えば、熱酸化法等によって成膜することができる。
【００２８】
上部拡散層１４は、不純物（ドーパント）がイオン注入された不純物拡散領域から構成されており、シリコン基板１のピラー部１Ｃの上面１ｃに設けられている。上部拡散層１４に拡散される不純物としては、例えば、Ｎ型の砒素（Ａｓ）等が用いられ、従来公知のイオン注入法で基板内に導入される。また、本実施形態の上部拡散層１４には、例えば、約２．５Ｅ１５ａｔｏｍｓ／ｃｍ２程度の濃度となるように砒素が注入された構成とすることができる。
【００２９】
第１層間絶縁膜（層間絶縁膜）７は、上述の埋め込み絶縁膜４を介して基台部１Ｂ及びピラー部１Ｃの側面の少なくとも一部を覆い、また、基台部１Ｂの側面１ａの位置に形成された下部拡散層５を多いながら、ビット線６を覆うように形成されている。
また、第２層間絶縁膜（層間絶縁膜）１１は、図２（ａ）、（ｂ）に示すように、上述のワード線１０及びゲート絶縁膜８を介してピラー部１Ｃの側面１ｂを覆うとともに、上部拡散層１４及び後述のコンタクト導電膜１２の側面を覆うように形成されている。
【００３０】
さらに、本実施形態の半導体装置Ａでは、図１（ｂ）等に例示するように、第１層間絶縁膜７の上に配され、後述のキャパシタ構造の側面を覆う第３層間絶縁膜１５が設けられており、またさらに、キャパシタ構造の上に、第４層間絶縁膜１６が設けられている。
【００３１】
上述の各層間絶縁膜７、１１、１５、１６に用いられる材料としては、特に限定されず、例えば、シリコン窒化膜やシリコン酸化膜等、従来公知の材料を何ら制限無く用いることが可能である。
【００３２】
コンタクト導電膜１２は、上部拡散層１４の上面の全面に接続されて設けられる層であり、その材質は、特に限定されず、例えば、不純物ドープトシリコン膜を用いることができるが、これには限定されない。例えば、コンタクト導電膜１２として、窒化チタン膜、チタン膜、窒化タングステン膜、タングステン膜等の高融点金属膜を単層で用いるか、あるいは、これらの積層膜等を用いてもよい。
【００３３】
キャパシタ１３は、上述のコンタクト導電膜１２の上に設けられ、従来公知のキャパシタ構造を何ら制限無く採用することが可能である。図１（ｂ）に例示するように、本実施形態の半導体装置Ａに備えられるキャパシタ１３は、コンタクト導電膜１２と背得属されるキャパシタ下部電極１３ｂと、この上に形成されるキャパシタ絶縁膜１３ａと、キャパシタ上部電極１３ｃとから構成される。
【００３４】
キャパシタ絶縁膜１３ａの材質としては、従来公知のキャパシタ材料を採用すれば良く、例えば、ジルコニウム酸化膜等を用いることが可能である。
キャパシタ下部電極１３ｂは、キャパシタ絶縁膜１３ａの側面及び底面を覆うように形成される、コンタクト導電膜１２との接続電極であり、例えば、窒化チタン膜等、従来公知の導電材料から構成することができる。
キャパシタ上部電極１３ｃは、キャパシタ絶縁膜１３ａの凹部を埋めながら、このキャパシタ絶縁膜１３ａの上部を覆うように形成される。キャパシタ上部電極１３ｃの材質としても、上記キャパシタ下部電極１３ｂと同様、例えば、窒化チタン膜等、従来公知の導電材料を用いることが可能である。
【００３５】
さらに、本実施形態の半導体装置Ａは、キャパシタ上部電極１３ｃの上に、絶縁材料からなる第４層間絶縁膜１６が積層される。また、半導体装置Ａには、各層間絶縁膜１６、１５、１１等を貫くようにしてワード線１０（ゲート電極１０Ａ）、下部拡散層５等と接続される、図示略の周辺コンタクトが設けられる。
【００３６】
そして、図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）に示す半導体装置Ａは、上述した図示略の周辺コンタクトに接続され、下地層１７ａと主配線層１７ｂとからなる周辺配線１７が設けられている。また、詳細な図示を省略するが、本実施形態の半導体装置においては、必要に応じて、さらに、上部層間膜、ビアホール、各種配線並びにパッシベーション膜等を備えた構成を採用することができる。
【００３７】
本実施形態の半導体装置Ａは、上述のように、シリコン基板１上において、上部拡散層１４、ワード線１０、ビット線６、下部拡散層５が備えられ、さらに、上部拡散層１４に接続されるキャパシタ１３が備えられ、縦型構造のＭＯＳトランジスタが構成される。即ち、半導体装置Ａでは、下部拡散層５が下部ソース／ドレイン領域とされることでＭＯＳトランジスタが構成される。
【００３８】
本実施形態の半導体装置Ａは、下部拡散層５が、ビット線６をなす導電材料中に含まれる不純物が拡散されたものであり、また、基台部１Ｂにおいてビット線６と密接して形成されるものなので、ビット線６と併せてビット配線に用いることができる。これにより、ビット線６の抵抗を低減することができ、特に、ビット線６を微細パターンで構成した場合であっても、ビット線６と下部拡散層５とを併せて用いることで、ビット線６における抵抗を顕著に低減することが可能となる。
【００３９】
「半導体装置の製造方法」
次に、本実施形態の半導体装置Ａの製造方法について、図２〜図２９（図１も参照）を用いて以下に説明する。
本実施形態の半導体装置Ａの製造方法は、シリコン基板１の少なくとも一部を除去して第１溝１Ｄを形成することにより、複数のフィン部１Ｇを形成する工程と、第１溝１Ｄの壁面に不純物を含む導電材料を成膜することにより、複数のフィン部１Ｇの下部にビット線（埋め込み配線）を形成する工程と、ビット線６に熱処理を施すことで、このビット線６に含まれる不純物を複数のフィン部１Ｇの下部に拡散させることにより、下部拡散層５を形成する工程と、フィン部１Ｇに、ビット線６よりも高い位置を底面とする第２溝１Ｅを形成することにより、フィン部１Ｇを複数に分断してピラー部１Ｃを形成する工程と、第２溝１Ｅの側面に不純物を含む導電材料を成膜することにより、ワード線（ゲート電極１０Ａを含むゲート配線）１０を形成する工程と、ピラー部１Ｃの上面１ｃに不純物を注入して上部拡散層１４を形成する工程と、を備える方法である。
【００４０】
また、本実施形態の製造方法は、より具体的には、以下に示す各工程（１）〜（７）を順次備えた方法とすることができる。
（１）シリコン基板１上にマスク絶縁膜２及び第１レジストマスクを順次形成した後、この第１レジストマスクを用いてシリコン基板１及びマスク絶縁膜２をエッチングすることにより、ビット線（埋め込み配線）予定ラインの延在方向で第１溝１Ｄを形成することで複数のフィン部１Ｇを形成し、その後、第１レジストマスクを除去するフィン部形成工程。
（２）第１溝１Ｄを絶縁材料で埋め込んだ後、この絶縁材料の上部をエッチング除去することで第１溝１Ｄの底部に第１絶縁膜３１を形成し、次いで、この第１絶縁膜３１の上面、第１溝１Ｄの側面及びマスク絶縁膜２を覆うように絶縁材料からなる薄膜を形成した後、第１絶縁膜３１の上面及びマスク絶縁膜２上の薄膜をエッチバックすることで、第１溝１Ｄの側面の上部においてサイドウォール状に設けられる第２絶縁膜３２を形成し、次いで、第１溝１Ｄの下部に充填された第１絶縁膜３１をエッチング除去する絶縁膜形成工程。
（３）第１溝１Ｄに不純物を含む導電材料を充填した後、この導電材料の一部をエッチング除去し、第１溝１Ｄの底面を露出させながら、第１溝１Ｄの側面における第２絶縁膜３２よりも低い位置に導電材料を残存させることにより、複数のフィン部１Ｇの下部にビット線（埋め込み配線）６を形成する埋め込み配線形成工程。
（４）ビット線６に熱処理を施すことで、ビット線６に含まれる不純物を複数のフィン部１Ｇの下部に拡散させることにより、シリコン基板１のビット線６に接する領域に下部拡散層５を形成する下部拡散工程。
（５）フィン部１Ｇを、ビット線６と交差するゲート配線（ワード線１０）予定ラインの延在方向でエッチングし、ビット線６よりも高い位置を底面とする第２溝１Ｅを形成することにより、フィン部１Ｇを複数に分断して複数のピラー部１Ｃを形成するピラー部形成工程。
（６）第２溝１Ｅの側面及び底面に不純物を含む導電材料からなる薄膜を成膜した後、第２溝１Ｅの底面上に形成された薄膜をエッチング除去し、さらに、第２溝１Ｅの側面に形成された薄膜の上部をエッチング除去することにより、第２溝１Ｅの側面にゲート電極１０Ａを含むゲート配線であるワード線１０を形成するワード線（ゲート配線）形成工程。
（７）マスク絶縁膜２をエッチング除去してピラー部１Ｃの上面１ｃを露出させ、この上面１ｃに不純物を注入することによって上部拡散層１４を形成する上部拡散工程。
以下、各工程について詳細に説明する。
【００４１】
＜（１）フィン部形成工程＞
フィン部形成工程では、上述した通り、シリコン基板１上にマスク絶縁膜２を形成する。その後、さらに、マスク絶縁膜２上に第１レジストマスクを形成した後、この第１レジストマスクを用いてシリコン基板１及びマスク絶縁膜２をエッチングすることにより、ビット線（埋め込み配線）予定ラインの延在方向で第１溝１Ｄを形成することで複数のフィン部１Ｇを形成する
【００４２】
具体的には、図３（ａ）、（ｂ）に示すように、まず、Ｐ型のシリコン単結晶からなるシリコン基板１を準備し、このシリコン基板１上にマスク絶縁膜２を形成する。この際、マスク絶縁膜２と材料として、例えば、シリコン窒化膜を用い、２００ｎｍ程度の膜厚で、従来公知の成膜方法で形成する。
【００４３】
次いで、図示を省略するが、マスク絶縁膜２上に第１レジストマスクを形成する。この際、第１レジストマスクとしては、通常、この分野で用いられるレジスト材料を用い、従来公知の成膜方法で成膜することができる。
【００４４】
次いで、図４（ａ）、（ｂ）に示すように、図示略の第１レジストマスクをマスクとして、マスク絶縁膜２及びシリコン基板１を順次エッチングすることで、第１溝１Ｄを形成する。この第１溝１Ｄは、ビット線方向のＸ方向（図２９を参照）に延在するパターンを有し、Ｙ方向に複数並設される。また、互いに隣接する第１溝１Ｄ間には、シリコン基板１からなる複数のフィン部１Ｇが形成され、このフィン部１Ｇの上面にはマスク絶縁膜２が積層される。フィン部１Ｇは、第１溝１Ｄと同様、ビット線方向のＸ方向に延在するパターンを有し、Ｙ方向に複数並設して配置される。
【００４５】
ここで、第１溝１Ｄの溝幅をｗ２とした場合、第１溝１Ｄのパターンは、例えば、プロセスの最小加工寸法Ｆを用いて、Ｙ方向に溝幅ｗ２＝Ｆ、間隔Ｆ、ピッチ２Ｆで形成することができ、この際のプロセスの最小加工寸法Ｆは、５０ｎｍ程度とすることが好ましい。また、第１溝１Ｄの深さは、例えば、マスク絶縁膜２と併せた深さで５００ｎｍ程度とすることが好ましい。
【００４６】
そして、フィン部形成工程においては、図示略の第１レジストマスクをエッチング法で除去する。
【００４７】
＜（２）絶縁膜形成工程＞
次に、絶縁膜形成工程では、第１溝１Ｄを絶縁材料で埋め込んだ後、この上部をエッチング除去することで第１溝１Ｄの底部に第１絶縁膜３１を形成し、次いで、第１絶縁膜３１の上面、第１溝１Ｄの側面及びマスク絶縁膜２を覆うように絶縁材料の薄膜を形成した後、第１絶縁膜３１の上面及びマスク絶縁膜２上の薄膜をエッチバックして、第１溝１Ｄの側面の上部にサイドウォール状に設けられる第２絶縁膜３２を形成し、その後、第１溝１Ｄの下部に充填された第１絶縁膜３１をエッチング除去する。
【００４８】
具体的には、まず、第１溝１Ｄの内部からマスク絶縁膜２にかけて、絶縁材料を埋め込む。次いで、埋め込んだ絶縁材料をエッチングすることで、マスク絶縁膜２の上面を露出させる。そして、さらに引き続いてエッチングを進行させることで、第１溝１Ｄ内の底部に絶縁材料が残るようにエッチング量を調整することで、図５（ａ）、（ｂ）に示すような第１絶縁膜３１を形成する。図５（ｂ）に示す例では、説明の都合上、第１絶縁膜３１の、第１溝１Ｄの底面からの高さをｄ３と表している。
【００４９】
第１絶縁膜３１の材料としては、特に限定されないが、例えば、シリコン酸化膜を用い、ＣＶＤ法や、ＳＯＤ膜を塗布・アニールして成膜する方法等、従来公知の方法を用いて形成することができる。また、エッチング方法としても、ドライエッチング法や湿式エッチング等、従来公知の方法を採用することができる。
【００５０】
エッチング後の第１絶縁膜３１の高さｄ３は、後述するビット線形成工程で形成するビット線（埋め込み配線）６の高さとなる。また、第１絶縁膜３１の高さｄ３は、エッチング量で制御することができ、例えば、ｄ３＝１００ｎｍ程度とすることができる。
【００５１】
上述のような第１絶縁膜３１のエッチングによる形成は、シリコン基板１及びマスク絶縁膜２に対して絶縁材料（第１絶縁膜３１）のエッチング速度が大きくなるような特性のエッチング方法を用いて行う。そのようなエッチングを行うためには、例えば、上述したように、第１絶縁膜３１をシリコン酸化膜で形成し、半導体基板（シリコン基板１）をシリコン基板、マスク絶縁膜２をシリコン窒化膜で形成することが望ましい。このような、第１絶縁膜３１に対して、シリコン基板１及びマスク絶縁膜２が、エッチング選択比を確保できるエッチング方法を採用することにより、絶縁材料（第１絶縁膜３１）のエッチング中に、第１溝１Ｄの側面までもがエッチングされることで表面が粗くなったり、第１溝１Ｄの幅が拡大したりすることが抑制され、第１絶縁膜３１を精度良く埋め込み形成することが可能となる。
【００５２】
次に、本実施形態の絶縁膜形成工程では、図６（ａ）、（ｂ）に示すように、第１絶縁膜３１の上面、第１溝１Ｄの側面及びマスク絶縁膜２を覆うように絶縁材料からなる薄膜を形成する。このような薄膜の材料としては、後述するエッチング処理の際に選択比が確保可能な材料を用いることが望ましく、例えば、シリコン窒化膜等を用い、段差被覆性に優れるＣＶＤ法等の方法で成膜することができる。また、この際の絶縁材料からなる薄膜の厚さは、第１溝１Ｄを埋め込まない程度の膜厚とし、例えば、第１溝１Ｄの側面における厚さは、１０ｎｍ程度とすることが好ましい。ここで、図６（ｂ）に示す例では、説明の都合上、第１溝１Ｄの側面における第２絶縁膜３２の厚さをｔ４と表している。
【００５３】
次に、図７（ａ）、（ｂ）に示すように、上記手順で第１絶縁膜３１の上面及びマスク絶縁膜２上に形成した絶縁材料からなる薄膜をエッチバックすることで、マスク絶縁膜２及び第１絶縁膜３１の上面を露出させる。これにより、第１溝１Ｄの側面の上部においてサイドウォール状に設けられる第２絶縁膜３２を形成することができる。この際、第２絶縁膜３２の横幅は、上述した厚さｔ４とおおよそ同寸に形成される。
【００５４】
次に、図８（ａ）、（ｂ）に示すように、第１溝１Ｄの下部に充填された第１絶縁膜３１を、選択的にエッチング除去する。この際のエッチング方法としては、例えば、薬液にフッ酸を用いた湿式エッチングを用いることができる。
このエッチング処理を経て、第１溝１Ｄ内に、上部においては幅が広く、下部においては狭い幅とされた空間部３３が形成される。図８（ｂ）に示す例では、上述のような空間部３３のうち、上側部分の第２絶縁膜３２に挟まれた空間部を空間部３３ａ、該空間部３３ａの下に形成される幅の広い空間部を空間部３３ｂと表し、特に、空間部３３ｂの内、第２絶縁膜３２の直下に位置する部分を空間部３３ｃと表している。ここで、図８（ｂ）に示す空間部３３ｂの横幅をｗ２として表すと、空間部３３ａの横幅は、おおよそ次式｛ｗ２−２×ｔ４｝で表される。
【００５５】
＜（３）ビット線（埋め込み配線）形成工程＞
次に、ビット線（埋め込み配線）形成工程では、第１溝１Ｄに不純物を含む導電材料を充填した後、この導電材料の一部をエッチング除去し、第１溝１Ｄの底面を露出させながら、第１溝１Ｄの側面における第２絶縁膜３２よりも低い位置に導電材料を残存させることで、複数のフィン部１Ｇの下部にビット線（埋め込み配線）６を形成する。
【００５６】
具体的には、図９（ａ）、（ｂ）に示すように、まず、空間部３３（図８（ｂ）参照）内の表面を覆うように導電材料を形成するとともに、マスク絶縁膜２上を覆って導電材料を成膜する。ここで用いる導電材料としては、シリコン基板１の導電型と反対の導電型の不純物を含む導電材料を用いることができ、例えば、リンドープトシリコン膜等を用いることができる。また、導電材料の成膜方法としては、段差被覆性に優れる方法を用いることができ、例えば、ＣＶＤ法等を用いることができる。また、導電材料の膜厚としては、図８（ｂ）に示した空間部３３ａを閉塞するような厚さで形成することができ、例えば、５０ｎｍ程度で形成することができる。そして、この際、第１溝１Ｄ内の空間部３３ｂにおいては、導電材料からなる薄膜に囲まれた空洞６ａが形成される。
【００５７】
第２絶縁膜３２の下側には、第１溝１Ｄの側面に沿ってビット線を形成するための導電材料からなる薄膜が形成される。第１溝１Ｄの側面における導電材料の膜厚が第２絶縁膜３２の厚さであるｔ４以下の場合、後に形成されるビット線６（図１０（ｂ）参照）の横幅は、第１溝１Ｄの側面におけるビット線６の膜厚とおおよそ等しく形成される。また、第１溝１Ｄの側面における導電材料の膜厚が第２絶縁膜３２の厚さであるｔ４よりも大きい場合、後に形成されるビット線６の横幅は、おおよそ上記ｔ４に規定される。
【００５８】
次に、ビット線形成工程においては、図１０（ａ）、（ｂ）に示すように、導電材料の薄膜に対して異方性のエッチングを行うことでマスク絶縁膜２上を露出させ、さらに、空間部３３（図８（ｂ）参照）内の導電材料をエッチングすることにより、第１溝１Ｄの底面のシリコン基板１を露出させる。この際、第２絶縁膜３２の下の空間部３３ｃ（図８（ｂ））に、導電材料の薄膜を残存させる。このような手順により、第２絶縁膜３２の下側に、ビット線６を形成することができる。
【００５９】
ここで、空間部３３ｃに埋め込まれたビット線６は、図２９に示す斜視図中におけるＸ方向に延在する配線を形成する。また、フィン部１Ｇにおける２つの側面の各々の下部に、ビット線６が形成される。
【００６０】
また、形成されるビット線６の高さは、上述した絶縁膜形成工程（図５（ａ）、（ｂ））における第１絶縁膜３１の高さｄ３と同等となる。即ち、図５（ａ）、（ｂ）に示した絶縁膜形成工程において、第１絶縁膜３１の高さｄ３をエッチング制御することにより、ビット線６の高さを制御することができる。これにより、本発明におけるビット線形成工程では、導電材料をエッチングしてビット線６を形成する際、導電材料の上に形成された第２絶縁膜３２をマスクとするので、エッチング量に依存してビット線６の高さが変わるようなことがない。また、ビット線６は、上端６ａがマスクで覆われてエッチング形成されるものなので、例えば、ビット線６の頭部がエッチングで叩かれることで丸みを帯びた形状になる等のような、形状の変形等も発生しない。
【００６１】
上述のようなエッチング処理を経て、第１溝１Ｄ内には、第２絶縁膜３２とビット線６に挟まれた、基板垂直方向に伸びる空間部３４が形成される。
【００６２】
＜掘り込み工程＞
本発明の半導体装置の製造方法においては、上記した（１）〜（７）の各工程に加え、後述の下部拡散工程（４）の前又は後に、第１溝１Ｄの底面をエッチングすることで、第１溝１Ｄに連通した掘り込み部１Ｆを形成する掘り込み工程が備えられていても良い。本実施形態においては、掘り込み工程が、ビット線形成工程と下部拡散工程との間に設けられた場合について説明する。
【００６３】
本実施形態の掘り込み工程においては、図１１（ａ）、（ｂ）に示すように、ビット線形成工程において露出させた第１溝１Ｄの底面をエッチングしてシリコン基板１をさらに掘り込み、掘り込み部１Ｆを形成する。これにより、上述の空間部３４は、図１１（ｂ）に示すように、掘り込み部１Ｆが形成された分だけ広くなる。
【００６４】
掘り込み工程におけるシリコン基板１のエッチングは、ビット線形工程と同様に、ビット線６の上に形成された第２絶縁膜３２をマスクとして行われるので、シリコン基板１のエッチング中に、ビット線６の高さの変動や形状劣化等が生じるのを抑制しながら、掘り込み部１Ｆを形成することができる。
【００６５】
なお、本発明の製造方法においては、予め、ビット線６に含まれる不純物を、後述の下部拡散工程において第１溝１Ｄの側面から底面を覆うように拡散させて下部拡散層５を形成した後、掘り込み工程において掘り込み部１１Ｆを形成することにより、下部拡散層５を第１溝１Ｄの各側面に沿って分断する方法を採用することも可能である。
【００６６】
＜（４）下部拡散工程＞
次に、下部拡散工程では、ビット線６に熱処理を施すことで、ビット線６に含まれる不純物を複数のフィン部１Ｇの下部に拡散させることにより、シリコン基板１のビット線６に接する領域に下部拡散層５を形成する。
【００６７】
具体的には、図１２（ａ）、（ｂ）に示すように、ビット線６を加熱して熱処理を行うことにより、ビット線６に含まれる不純物、本実施形態で説明する例ではリンを、シリコン基板１のビット線６が接する箇所、即ち、フィン部１Ｇの下部に拡散させることで、下部拡散層５を形成する。この際、図１２（ｂ）に示すように、下部拡散層５は、フィン部１Ｇの２つの側面の各々の下部に形成される。このように、第１溝Ｄの両側面にそれぞれ形成される下部拡散層５同士は、掘り込み部１Ｆによって電気的に分離される。ここで、掘り込み部１Ｆの深さは、上述した掘り込み工程において、予め、第１溝１Ｄの両側面に形成される下部拡散層５同士を電気的に分離できるような深さに設定する。
【００６８】
隣接する下部拡散層５とビット線６とは、これらを併せることで一つのビット配線を構成することができ、また、フィン部１Ｇの両側面において、それぞれビット配線が形成される。このような、フィン部１Ｇの両側面に形成される二つのビット配線は、メモリセルアレイ端で短絡させ、一つのビット配線として用いることができる。
【００６９】
なお、フィン部１Ｇの両側面に形成される二つの下部拡散層５同士は、フィン部１Ｇの中央付近で接合し合うように形成することもでき、さらに、複数のフィン部１Ｇの下方に形成された各々の下部拡散層５が接続するように形成することも可能である。このような構成を採用する場合、後の工程を経て形成されるトランジスタの構造は、シリコン基板１の下部拡散層５よりも上側の位置が、下部拡散層５の下側の位置と下部拡散層５によって電気的に分離された、所謂ＦＢＣ（フローティングボディセル）構造となる。
【００７０】
なお、上述した掘り込み工程を下部拡散工程の後に設ける場合には、まず、下部拡散工程において、ビット線６に含まれるリン等の不純物を、第１溝１Ｄの側面から底面を覆うように拡散させて下部拡散層を形成する。そして、掘り込み工程において、第１溝１Ｄに連通した掘り込み部１Ｆを形成することにより、下部拡散層を第１溝１Ｄの各側面に沿って分断することで、フィン部１Ｇの両側面に下部拡散層５を形成する方法を採用することも可能である。
【００７１】
＜（５）ピラー部形成工程＞
次に、ピラー部形成工程では、フィン部１Ｇを、ビット線６と交差するゲート配線（ワード線１０）予定ラインの延在方向でエッチングし、ビット線６よりも高い位置を底面とする第２溝１Ｅを形成することで、フィン部１Ｇを複数に分断して複数のピラー部１Ｃを形成する。
【００７２】
具体的には、図１３（ａ）、（ｂ）に示すように、まず、予め、第１溝１Ｄ及び掘り込み部１Ｆの内部に、マスク絶縁膜２の上面にかけて空間部３４（図１２（ｂ）等参照）を埋め込むように絶縁材料を充填する。この際の絶縁材料としては、例えば、シリコン酸化膜等を用いることができる。そして、ＣＭＰ法等の方法を用いて、マスク絶縁膜２上に堆積した絶縁材料を除去することにより、空間部３４内に第１層間絶縁膜７を形成する。
【００７３】
次いで、図１４（ａ）〜（ｃ）及び図１５（ａ）、（ｂ）に示すように、フィン部１Ｇの形成方向と交差するライン状パターンのレジストマスク３５を形成する。本実施形態においては、レジストマスク３５のライン状パターンは、図２９の斜視図中に示すＹ方向（ワード線延在方向）に延在し、Ｘ方向（ビット線延在方向）に複数並列して配置される。本実施形態では、レジストマスク３５の大きさを、Ｘ方向に幅Ｆ、間隔Ｆ、ピッチ２Ｆとする。
【００７４】
次に、レジストマスク３５を用いて、露出したマスク絶縁膜２、第１層間絶縁膜７、第２絶縁膜３２に対してエッチングを行う。マスク絶縁膜２がエッチング除去されるとシリコン基板１が露出され、このシリコン基板１の露出した箇所に対しては、さらにエッチングを進行させ、下部拡散層５の上部が露出するように掘り下げる。この際、第１層間絶縁膜７、第２絶縁膜３２の高さとしては、掘り下げられたシリコン基板１の高さと概ね同程度の高さになるように形成する。これにより、Ｙ方向（ワード線延在方向）に貫通して延在する第２溝１Ｅが形成される。即ち、Ｘ方向（ビット線延在方向）に隣接し合う第２溝１Ｅ間において、Ｙ方向に延在するフィン状の構造体が形成される。
上記工程により、図１６（ａ）〜（ｃ）及び図１７（ａ）、（ｂ）に示すような、複数で柱状とされたピラー部１Ｃを形成することができる。このピラー部１Ｃは、本発明の半導体装置Ａにおいて、縦型構造のＭＯＳトランジスタが構成される要部となる。
【００７５】
さらに、本発明に備えられるピラー部形成工程では、上記手順及び条件でエッチングを行うことにより、シリコン基板１において、基体部１Ａ上に設けられるとともに、その上には上記のピラー部１Ｃが設けられ、側面１ｄに下部拡散層５が形成された基台部１Ｂが形成される。
【００７６】
また、本発明のピラー部形成工程においては、上述したエッチング処理により、マスク絶縁膜２、第１層間絶縁膜７及び第２絶縁膜３２においても第２溝１Ｅに連通して溝部が形成され、Ｙ方向（ワード線延在方向）に延在するゲート溝部Ｍが形成される。なお、本実施形態では、このゲート溝部Ｍについても、便宜上、第２溝１Ｅと称して説明することがある。
【００７７】
＜（６）ワード線（ゲート配線）形成工程＞
次に、ワード線（ゲート配線）形成工程では、第２溝１Ｅの側面及び底面に不純物を含む導電材料からなる薄膜を成膜した後、第２溝１Ｅの底面上に形成された薄膜をエッチング除去し、さらに、第２溝１Ｅの側面に形成された薄膜の上部をエッチング除去することで、第２溝１Ｅ（ゲート溝部Ｍ）の側面にゲート電極１０Ａを含むゲート配線である、ワード線１０を形成する。
【００７８】
具体的には、図１８（ａ）〜（ｃ）及び図１９（ａ）、（ｂ）に示すように、まず、レジストマスク３５を除去する。次いで、第２溝１Ｅ（ゲート溝部Ｍ）の側面及び底面に露出したシリコン基板１上に、ゲート絶縁膜８を形成する。このゲート絶縁膜８の材料としては、例えば、シリコン酸化膜とし、熱酸化法によってシリコン基板１の表層を熱酸化させることで形成する。
【００７９】
次に、第２溝１Ｅ（ゲート溝部Ｍ）の側面及び底面、マスク絶縁膜２、第１層間絶縁膜７並びにゲート絶縁膜８を覆うように、ワード線をなす導電材料を成膜する。この際の導電材料としては、例えば、不純物を含むドープトシリコン膜等を用い、成膜方法としては、例えば、ＣＶＤ法を用いる。なお、この際に用いる導電材料としては、上記材料には限定されず、例えば、窒化チタン膜、チタン膜、窒化タングステン膜、タングステン膜等の高融点金属膜を単層で形成するか、あるいは、これらの積層膜を形成しても良い。また、この際に成膜する導電材料の膜厚としては、第２溝１Ｅを埋め込まない程度の厚さとする。
【００８０】
次に、図２０（ａ）〜（ｃ）及び図２１（ａ）、（ｂ）に示すように、ドライエッチング技術を用いて導電材料をエッチバックすることにより、第２溝１Ｅ（ゲート溝部Ｍ）内においてサイドウォール状のワード線１０（ゲート電極１０Ａを含むゲート配線）を形成する。この際、ゲート配線１０の上端までの高さは、例えば、ピラー部１Ｃと同程度の高さに形成する。図示例のように、ワード線１０（ゲート電極１０Ａ）は、各々のピラー部１Ｃの両側面の他、第２溝１Ｅと同形状で連通するゲート溝部Ｍ内において、ゲート絶縁膜８、第１層間絶縁膜７及び第２絶縁膜３２を覆うように連なって形成されている。また、ピラー部１Ｃの両側面及びこれに連通して形成されるワード線１０は、図示略のメモリセルアレイ端で各側面に形成されたワード線１０同士を短絡させることにより、共通のワード線（ゲート配線）として用いることができる。
【００８１】
図２２に、図２０（ａ）に示すα方向から見た場合の、積層体の斜視図を示す。図２２に示すように、Ｙ方向に延在して形成されるワード線１０（ゲート電極１０Ａ）はゲート配線（ワード線）として、Ｘ方向に延在して形成されるビット線６及び下部拡散層５は、隣接し合って同一配線を構成することで、ビット線として機能する。本発明においては、ワード線１０とビット線６との各交差点のそれぞれにピラー部１Ｃが形成されることで、これらが単位メモリセルとして機能する。
【００８２】
＜（７）上部拡散工程〜コンタクト導電膜を形成する工程＞
次に、上部拡散工程では、マスク絶縁膜２をエッチング除去してピラー部１Ｃの上面１ｃを露出させ、この上面１ｃに不純物を注入することで上部拡散層１４を形成する。また、本実施形態では、上部拡散工程の後、さらに、上部拡散層１４上に導電材料を堆積させてコンタクト導電膜１２を形成する工程を備える。
【００８３】
具体的には、図２３（ａ）〜（ｃ）及び図２４（ａ）、（ｂ）に示すように、まず、第２溝１Ｅ（ゲート溝部Ｍ）を埋め込むとともに、マスク絶縁膜２の上面を覆うように、例えば、シリコン酸化膜等からなる層を形成する。次いで、マスク絶縁膜２上のシリコン酸化膜をＣＭＰ研磨等によって除去し、平坦化することにより、第２溝１Ｅ（ゲート溝部Ｍ）内に第２層間絶縁膜１１を形成する。
【００８４】
次いで、図２５（ａ）〜（ｃ）及び図２６（ａ）、（ｂ）に示すように、マスク絶縁膜２をエッチング除去して、ピラー部１Ｃの上面１ｃを露出させる。この際、例えば、熱リン酸溶液を用いた湿式エッチングを用いて、マスク絶縁膜２を除去する。また、露出したピラー部１Ｃの上面１ｃは、後述するコンタクト導電膜１２を形成するためのコンタクト開口部の一部として機能する。
【００８５】
次いで、図２７（ａ）〜（ｃ）及び図２８（ａ）、（ｂ）に示すように、露出したピラー部１Ｃの上面１ｃに不純物を導入する。この際、不純物としては、例えばＮ型の不純物である砒素（Ａｓ）を用い、イオン注入法によって導入、拡散させることができる。その後、不純物の導入箇所を熱処理することで不純物を活性化させることにより、ピラー部１Ｃの上面１ｃに上部拡散層１４を形成する。
【００８６】
さらに、コンタクト導電膜を形成する工程では、図２７（ａ）〜（ｃ）及び図２８（ａ）、（ｂ）に示すように、第２層間絶縁膜１１の間から露出した上部拡散層１４（上面１ｃ）を埋め込むように、コンタクト導電膜１２を成膜する。この際、コンタクト導電膜１２に用いる材料としては、例えば、不純物がドープされたシリコン膜等を用いることができる。また、コンタクト導電膜１２の材料としては、上記材料には限定されず、例えば、窒化チタン膜、チタン膜、窒化タングステン膜、タングステン膜等の高融点金属膜を単層で用いるか、あるいは、これらの積層膜を用いることも可能である。
また、コンタクト導電膜１２を成膜した後、ＣＭＰ研磨等によって余剰分を除去する。
【００８７】
図２９に、図２７（ａ）に示すα方向から見た場合の、積層体の斜視図を示す。図２９に示すように、ピラー部１Ｃには、上部に上部拡散層１４、下部に下部拡散層５が形成され、また、両側面にワード線１０（ゲート電極１０Ａ）が形成される。また、シリコン基板１の垂直方向をチャネル電流が流れる方向とする、縦型構造のＭＯＳトランジスタが形成される。
【００８８】
＜キャパシタを形成する工程＞
次に、本実施形態の製造方法では、さらに、コンタクト導電膜１２上にキャパシタ１３を形成するキャパシタ形成工程を備えた方法とすることができる。
【００８９】
具体的には、まず、図２９に示す積層体の上面を覆うように絶縁材料を成膜することにより、第３層間絶縁膜１５を形成する。次いで、この第３層間絶縁膜１５に、コンタクト導電膜１２を露出させるキャパシタ開口部を形成する（図１（ｂ）を参照）。
【００９０】
次に、図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）に示すように、第３層間絶縁膜１５のキャパシタ開口部及びキャパシタ導電膜１２の上を覆うように、このコンタクト導電膜プラグ１２と接続されるキャパシタ下部電極１３ｂを形成する。この際、キャパシタ下部電極１３ａの材料としては、例えば、窒化チタン膜等を用いることができる。
次いで、キャパシタ下部電極１３ｂ上に、キャパシタ絶縁膜１３ａを形成する。このキャパシタ絶縁膜１３ａの材料としては、例えば、ジルコニウム酸化膜等を用いることができる。
次いで、キャパシタ絶縁膜１３ａ上に、キャパシタ上部電極１３ｃを形成する。このキャパシタ上部電極１７ｃの材料としては、例えば、窒化チタン膜等を用いることができる。
そして、キャパシタ上部電極１３ｃを所定形状にパターニングすることにより、キャパシタ下部電極１３ｂ、キャパシタ絶縁膜１３ａ及びキャパシタ上部電極１３ｃからなキャパシタ１３を形成する。
【００９１】
＜その他の形成工程＞
本実施形態の半導体装置Ａの製造方法では、図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）に示すように、さらに、上記手順で形成されたキャパシタ１３の上、即ち、キャパシタ上部電極１３ｃ上に第４層間絶縁膜１６を形成する方法を採用することができる。第４層間絶縁膜１６の材料としては、上記同様、従来公知の絶縁材料を用いることができる。
次いで、本実施形態では、各層間絶縁膜１６、１５、１１等を貫くようにしてワード線１０（ゲート電極１０Ａ）、下部拡散層５等と接続される、図示略の周辺コンタクトを形成する。
【００９２】
次に、本実施形態では、上述した図示略の周辺コンタクトに接続され、下地層１７ａと主配線層１７ｂとからなる周辺配線１７を形成する。この際、下地層１７ａ及び主配線層１７ｂとしては、この分野で用いられる従来公知の導電材料を用いることができ、ＣＶＤ法等の方法を用いて成膜した後、パターニングすることで形成することが可能である。
また、本実施形態では、必要に応じて、さらに、上部層間膜、ビアホール、各種配線並びにパッシベーション膜等を形成する方法を適宜採用することが可能である。
以上のような各工程により、本実施形態の半導体装置Ａを製造することができる。
【００９３】
本発明の半導体装置Ａは、平面が四角形状を有する柱状半導体（ピラー部１Ｃ）、柱状半導体の対向し合う２つの側面のそれぞれに接して形成されるビット線導電膜パターン（ビット線６）、ビット線導電膜パターンに隣接する柱状半導体内に設けられる下部拡散層５、ビット線導電パターンよりも上の柱状半導体の側面にゲート絶縁膜を介して設けられるゲート電極１０Ａ（ワード線１０）、柱状半導体の上部に設けられた上部拡散層１４、上部拡散層１４に接続された記憶素子（キャパシタ構造）を含んで構成される。即ち、下部拡散層５と上部拡散層１４とをソース／ドレインとし、ゲート電極１０Ａ（ワード線１０）を備える縦型構造のＭＯＳトランジスタが形成される。そして、この縦型構造のＭＯＳトランジスタをスイッチングトランジスタとし、ビット線６及び下部拡散層５を併せてビット配線とし、ゲート電極１０Ａがワード線１０に含まれ、さらに記憶素子を含んでなるメモリ素子が構成される。
【００９４】
また、本発明の半導体装置Ａの製造方法は、半導体基板（シリコン基板１）に複数の溝を形成して、隣接し合う第１溝１Ｄの間に半導体フィン（フィン部１Ｇ）を形成する工程、第１溝１Ｄの底部に第１絶縁膜３１を埋め込む工程、第１絶縁膜３１上面より上に存在する第１溝１Ｄの側面にサイドウォール状の第２絶縁膜３２を形成する工程、選択的に第１絶縁膜３１を除去する工程、第１溝１Ｄ内にビット線６を形成する工程を備え、ビット線６をなす導電材料を異方性エッチングすることで、第２絶縁膜３２の下にビット線６の導電膜パターンを残存形成させる方法を採用している。このような方法を採用することにより、第１溝１Ｄ内で相対向し合う２側面のそれぞれに、互いに分離されたビット線６の導電膜パターンが形成され、フィン部１Ｇの２つの側面のそれぞれにビット線６を形成することができる。
【００９５】
本発明では、フィン部１Ｇの側面にビット線導電膜パターンを形成するにあたり、第１溝１Ｄの側面に形成したサイドウォール状の第２絶縁膜３２をマスクとして、その下にビット線６の導電膜パターンを形成する方法を採用している。これにより、高精度のリソグラフィ技術等を用いることなく微細なビット線のパターンを形成することができるので、生産コストの低減とビット線の微細化の両方を実現することができる。従って、リソグラフィ技術を用いる場合に発生する合わせずれなどの問題もなく、良好な歩留まりで半導体装置を製造することが可能となる。
【００９６】
また、ビット線６の高さは、第１溝の底部に埋設形成された第１絶縁膜３１の高さに依存しながら形成することができるので、エッチング量の影響を受けることなく、安定した高さで形成することが可能となる。
さらに、ビット線６を、不純物を含む導電材料で構成し、ビット線６からフィン部１Ｇに不純物を拡散させて、フィン部１Ｇに下部拡散層５を形成することにより、この下部拡散層５をビット線６と併せてビット配線として用いることにより、ビット線の抵抗を低減させることが可能となる。
さらに、この下部拡散層５を、縦型構造のＭＯＳトランジスタの下部ソース／ドレイン領域として共用することにより、下部ソース／ドレイン領域工程を削減でき、生産性の向上と製造コストを低減できるという効果も有する。
【００９７】
［第２実施形態］
以下に、本発明の第２実施形態の半導体装置の製造方法について、図３０〜図３５を適宜参照しながら説明する。図３０〜図３５は、本発明を適用した第２実施形態である半導体装置の製造装置を模式的に示す工程図である。
なお、本実施形態では、上記第１実施形態の半導体装置Ａの製造方法と共通する手順や半導体構造等については同じ符号を付し、また、その詳しい説明を省略する。
【００９８】
本実施形態の半導体装置の製造方法は、図３０（ａ）、（ｂ）に例示するように、まず、第１溝１１Ｄに不純物含有材料６１を充填する工程を備える。次いで、図３１（ａ）、（ｂ）に示すように、不純物含有材料６１に含まれる不純物を、第１溝１１Ｄの側面から底面を覆うように拡散させて下部拡散層５０を形成する下部拡散工程が備えられる。次いで、図３２（ａ）、（ｂ）に示すように、第１溝１１Ｄから不純物含有材料６１を除去した後、図３３（ａ）、（ｂ）及び図３４（ａ）、（ｂ）に示すように、第１溝１１Ｄに導電材料を充填〜エッチングすることで、ビット線６０を形成する。そして、本実施形態では、図３５（ａ）、（ｂ）に示すように、下部拡散層５０及びビット線６０を形成した後に、掘り込み工程において第１溝１１Ｄに連通した掘り込み部１１Ｆを形成することにより、下部拡散層５０を第１溝１１Ｄの各側面に沿って分断する方法を採用している点で、上記第１実施形態とは異なる。
【００９９】
上記第１実施形態で説明した方法では、ビット線の材料に不純物を含む導電材料を用いたうえで、これに熱処理を加えることでビット線から不純物を拡散し、下部拡散層を形成する方法を採用している。このため、ビット線としては、不純物を高濃度に含む材料を用いる必要があることから、ドープトシリコン膜等が用いられる。しかしながら、ドープトシリコン膜等の材料は、金属材料に比べて電気抵抗が相対的に大きいことから、このような材料をビット線に用いると、ビット線の電気抵抗が大きくなり、メモリセルのデータの書き換え時間、読み出し時間等に制限を加えてしまう場合もある。
このため、第２実施形態においては、ビット線の材料への、不純物を多量に含む導電性材料の採用を回避することも可能とし、材料の選択を広げることができる方法を採用している。
【０１００】
また、上記第１実施形態で説明した方法では、ビット線の導電膜パターンは、第１溝内の側壁に形成する構造を採用しているため、第１溝の幅内に、２つのビット線の導電膜パターンと、これら隣接するビット線の導電膜パターン間を分離する分離領域とを形成しなければならない。このため、ビット線の導電膜パターンは、第１溝の幅内で、分離領域の幅を確保した残りの領域で形成しなければならないという制限があった。
これに対し、第２実施形態においては、第１溝内において形成可能なビット線の導電膜パターンの幅を、第１実施形態と比較して大きなサイズにできるという効果も有する。
【０１０１】
以下に、本実施形態の半導体装置の製造方法について説明する。
本実施形態では、まず、上記第１実施形態と同様の手順を用いて、シリコン基板１０の表面にマスク絶縁膜２０成膜した後、第１溝１０Ｄを形成することで、フィン部１０Ｇを形成し、さらに、第１溝１０Ｄの内部にサイドウォール状の第２絶縁膜１３２を形成する。そして、本実施形態では、図３０（ａ）、（ｂ）に示すように、第１溝１０Ｄを埋め込むとともにマスク絶縁膜２０上を覆うように、不純物含有材料６１を充填する。この際、不純物含有材料６１としてはリンドープトシリコン膜等を用いることができ、従来公知の方法で成膜することができる。
【０１０２】
次に、図３１（ａ）、（ｂ）に示すように、下部拡散工程において、上記不純物含有材料に熱処理を施すことにより、この材料に含まれる不純物のリンを、隣接するシリコン基板１０の基台部１０Ｂ内に拡散させることで下部拡散層５０を形成する。この下部拡散層５０は、第１溝１０Ｄの側面からシリコン基板１０内に拡散することで形成される。図３１（ａ）、（ｂ）に示す例においては、隣接し合う第１溝１０Ｄのそれぞれの下部拡散層５０同士間は、フィン部１０Ｇの下で接合されないように形成した場合を示している。また、隣接する下部拡散層５０同士は、それぞれ結合するように形成することもでき、その場合には、上述したようなＦＢＣ（フローティングボディセル）構造を構成することが可能となる。
【０１０３】
次に、図３２（ａ）、（ｂ）に示すように、第１溝１０Ｄ内を埋め込むとともにマスク絶縁膜３２を覆うように形成された不純物含有材料６１を選択的にエッチング除去する。この際のエッチング方法としては、例えば、等方的エッチング条件を採用することができ、本実施形態のように、不純物含有材料としてシリコンを用いる場合、例えば、薬液に弗硝酸を用いた湿式エッチング法を用いることができる。また、エッチング処理においては、不純物含有材料６１をエッチング除去するとともに、第２絶縁膜１３２の下で不純物含有材料６１と接したシリコン基板１０の表面部分もエッチングするように行うことができる。図３２（ｂ）に示す例では、この際にシリコン基板１０のエッチングされる部分の長さを、便宜的にｗ２２として表している。このシリコン基板１０をエッチングする際、下部拡散層５０が削り取られるが、この下部拡散層５０は所定の厚さで残存するようにエッチングを行う。このように、不純物含有材料６１及びシリコン基板１０の一部がエッチング除去されることにより、図示例のように、第１溝１０Ｄの底部付近の空間部１３３ｃが拡大される。
【０１０４】
また、上記手順のエッチング処理により、第２絶縁膜１３２の下端から第１溝１０Ｄの底部にかけて、所定高さの空間部１３３ｄが確保さる。また、図３２（ｂ）に示す例においては、第２絶縁膜１３２で挟まれた部分を空間部１３３ａ、第１溝１０Ｄに形成される部分を空間部１３３ｂと表している。
【０１０５】
次に、図３３（ａ）、（ｂ）に示すように、ビット線（埋め込み配線）６０をなす材料を、空間部１３３ｃの内面を被覆するように成膜する。この際の成膜方法としては、被覆性に優れる方法が好ましく、ＣＶＤ法、ＡＬＤ法等を採用することができる。また、ビット線６０の材料としては、例えば、高融点金属材料、ドープトシリコン膜等を用いることができる。これらの内、ビット線６０に高融点金属材料を用いる場合には、例えば、チタン膜及び窒化チタン膜の積層膜や、チタン膜、窒化チタン膜及びタングステン膜の積層膜等を用いることができる。上述した高融点金属膜をビット線６０に用いることにより、ドープトシリコン膜を用いた場合に比べてビット線抵抗を低減化することが可能となり、メモリセルの微細化や、データの書き換え、読み出しの高速化が可能となる。また、ビット線６０の膜厚としては、空間部１３３ｄを閉塞するよう形成することが望ましく、例えば、５０ｎｍ程度の厚さとすることができる。
【０１０６】
次に、図３４（ａ）、（ｂ）に示すように、ビット線６０に対してエッチングを行い、マスク絶縁膜２０を露出させる。引き続き、ビット線６０に対して、異方性エッチング条件を用いてエッチングを行い、ビット線６０の上面を下げ、空間部１３３ｃにおける底部を露出させるとともに、この空間部１３３ｃの側面の下部拡散層５０に沿ってビット線６０残存させる。
【０１０７】
上述のようなエッチング処理により、ビット線６０は、第１溝１０Ｄ内において対向するように確保される空間部１３３ｄに埋め込まれるように形成される。このビット線６０は、Ｘ方向（ビット線延在方向）に延在する配線を構成する。ビット線６０は、フィン部１０Ｃから見て、両側面のそれぞれの下部、即ち、基台部１０Ｂのそれぞれの側面にビット線６０が形成された形状となる。これらビット線６０は、縦型構造のＭＯＳトランジスタにおけるメモリセルのビット線として機能する。
【０１０８】
ビット線６０の基板垂直方向における高さは、第１実施形態（図５（ａ）、（ｂ）を参照）で説明したように、第２絶縁膜サイドウォール１３２の下端から第１溝１０Ｄの上端までの高さｄ３を制御することによって調整できる。ビット線６０の導電膜パターンを形成するエッチング処理では、ビット線６０の上に形成される第２絶縁膜１３２をマスクに用いてエッチングするので、ビット線導電性パターンを形成するためのエッチング量に依存して、ビット線６０の高さが変わるようなことはなく、安定した形状で形成できる。これにより、ビット線形成工程においては、ビット線６０の高さの変動を考慮することなく、エッチング量を決めることができる。また、エッチング中に、ビット線６０の上端６０ａがエッチングでたたかれ、上端形状が丸くなったり、傾斜形状に形成されたりする等、各種の変形が生じるのを抑制することが可能となる。
【０１０９】
ビット線６０の横幅は、概ね、上述したｔ４とｔ２２とを合わせた長さに形成されるが、上記の第１実施形態１と比較して、ｔ２２の分だけ幅を広く形成できる。このビット線６０のエッチングを行うことで、第２絶縁膜１３２の各々の間、及び、ビット線６０の各々の間から、第１溝１０Ｄの底部に連なった空間部１３４が確保される。
【０１１０】
次に、本実施形態では、図３５（ａ）、（ｂ）に示すように、上記工程に引き続き、露出したシリコン基板１０における第１溝１０Ｄの底部に対してエッチングを行い、シリコン基板１０をさらに掘り込むことで掘り込み部１０Ｆを形成することにより、下部拡散層５０を台溝１０Ｄの両側面に分離させる掘り込み工程が備えられている。この際、掘り込み部１０Ｆの深さは、第１溝１０Ｄを挟んで左右に形成される下部拡散層５０同士を電気的に分離できるような深さに設定される。このような掘り込み工程により、空間部１３４は、掘り込み部１０Ｆが形成された分だけ深く形成される。
なお、掘り込み工程におけるシリコン基板１０のエッチングは、ビット線６の上に第２絶縁膜１３２が形成された状態で行われるので、ビット線６０を形成する際のエッチングと同様に、エッチングによるビット線６０の上端６０ａの変形等が防止できる。
【０１１１】
この後、上記第１実施形態におけるピラー部形成工程以降と同様の工程を行うことにより、半導体装置を製造することができる。
【０１１２】
なお、本実施形態では、図３２（ａ）、（ｂ）に示すエッチング工程において、第２絶縁膜１３２の下方に位置する第１溝１０Ｄの側面を一定量エッチングする例を示しているが、これには限定されず、シリコン基板１０がエッチングされない条件を採用しても良い。その場合、図３２（ｂ）に示すｗ２２は概略ゼロとなり、ビット線６０が形成可能な幅は、第１実施形態のビット線６と同等となる。
【０１１３】
以上説明したような、本発明の半導体装置の製造方法によれば、上記方法を採用することにより、高精度のリソグラフィ技術等を用いることなく、微細パターンを有するビット線６（埋め込み配線）を、合わせずれ等を防止しながら形成することができるので、高い生産性で歩留まり良く半導体装置Ａを製造することが可能となる。また、フィン部１Ｇ（１０Ｇ）の側面におけるビット線６の高さは、第１溝１Ｄ（１０Ｄ）の側面に形成された第２絶縁膜３２（１３２）の下端の高さで制限しながら形成することができるので、エッチング工程におけるエッチング量の影響を受けることなく、安定した高さで形成することが可能となる。
【０１１４】
また、ビット線６に不純物を含む導電材料を用い、このビット線６に含まれる不純物をシリコン基板１のフィン部１Ｇに拡散させる方法を採用することで、工程を簡素にすることができ、生産性が向上するとともに製造コストを低減することが可能となる。また、下部拡散層５を、縦型構造のＭＯＳトランジスタにおける下部ソース／ドレイン領域として共用する場合には、下部ソース／ドレイン領域形成工程を省略できるので、さらに生産性が向上するという効果が得られる。
【０１１５】
また、本発明の半導体装置Ａによれば、下部拡散層５が、ビット線６をなす導電材料中に含まれる不純物が拡散されてなるものであり、さらに、ピラー部１Ｃ下方の基台部１Ｂにおいてビット線６と密接して形成されるものなので、ビット線６と併せてビット配線として用いることができる。これにより、ビット配線の抵抗を低減することができ、特に、ビット線６を微細パターンで構成した場合であっても、ビット線６の抵抗を顕著に低減することができるので、優れた素子特性を実現することが可能となる。
【０１１６】
あるいは、本発明では、上記第２実施形態で説明したように、ビット線導電パターンを形成する前に、第１溝１０Ｄに不純物含有材料６１を充填した後、不純物含有材料６１に熱処理を施すことで不純物をシリコン基板１０の基台部１０Ｂ内に拡散させ、予め下部拡散層５０を形成した後に、ビット線６０を形成する方法を採用することも可能である。
【符号の説明】
【０１１７】
Ａ…半導体装置、１、１０…シリコン基板、１Ａ、１１Ａ…基体部、１Ｂ、１１Ｂ…基台部、１Ｃ、１１Ｃ…ピラー部、１Ｄ、１１Ｄ…第１溝、１Ｅ…第２溝、１Ｆ…掘り込み部、１Ｇ、１０Ｇ…フィン部、１ａ…側面（基台部）、１ｂ…側面（ピラー部）、１ｃ…上面（ピラー部）、２、２０…マスク絶縁膜、３１…第１絶縁膜、３２、１３２…第２絶縁膜、５、５０…下部拡散層、６、６０…ビット線（埋め込み配線）、６ａ、６０ａ…上端（ビット線）、６１…不純物含有材料、７…第１層間絶縁膜（層間絶縁膜）、１１…第２層間絶縁膜（層間絶縁膜）、１５…第３層間絶縁膜（層間絶縁膜）、１６…第４層間絶縁膜（層間絶縁膜）、１０…ワード線（ゲート配線）、１０Ａ…ゲート電極、１２…コンタクト、１３…キャパシタ、１４…上部拡散層、
【図１】
2013165159.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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