(57)【要約】【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。【選択図】図１０
2013051250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された、ｐ型導電型の第１の活性領域と、
前記第１の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第１の絶縁材料を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して前記第１の活性領域上に形成され、第１の金属材料からなる第１の金属ゲート電極と、
前記第１の金属ゲート電極上に形成され、ｐ型導電型の第１の多結晶シリコン膜からなる第１の多結晶シリコンゲート電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の金属材料の仕事関数は、真性半導体状態のシリコンの仕事関数よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属材料は、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の多結晶シリコン膜上に形成され、真性半導体状態のシリコンよりも大きい仕事関数を有する第２の金属材料からなる導電膜を更に有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第２の金属材料は、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の絶縁材料は、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の膜からなることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第１の多結晶シリコン膜中のｐ型導電型の不純物濃度が、１×１０20〜１×１０21／ｃｍ3であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第１の多結晶シリコン膜は、Ｂ、Ｉｎ及びＧａからなる群から選択された少なくとも一種の元素を含有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記半導体基板の主面の前記第１の活性領域とは異なる位置に形成された、ｎ型導電型の第２の活性領域と、
前記第２の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第２の絶縁材料を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介して前記第２の活性領域上に形成され、第３の金属材料からなる第２の金属ゲート電極と、
前記第２の金属ゲート電極上に形成され、ｐ型導電型の第２の多結晶シリコン膜からなる第２の多結晶シリコンゲート電極と、
を有することを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記第１の絶縁材料と前記第２の絶縁材料とは同じ材料からなり、
前記第１の金属材料と前記第３の金属材料とは同じ材料からなり、
前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜とは不純物濃度が等しいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
更に、周辺回路とＤＲＡＭとを有し、
前記第１のゲート絶縁膜、前記第１の金属ゲート電極および前記第１の多結晶シリコンゲート電極は、前記第１の活性領域に配置されるｎチャネル型トランジスタを構成し、
前記第２のゲート絶縁膜、前記第２の金属ゲート電極および前記第２の多結晶シリコンゲート電極は、前記第２の活性領域に配置されるｐチャネル型トランジスタを構成し、
前記周辺回路は、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタにより構成され、
前記ＤＲＡＭは、メモリセル用トランジスタと、前記メモリセル用トランジスタのソース及びドレインの一方に電気的に接続されたキャパシタと、前記メモリセル用トランジスタのソース及びドレインの他方に電気的に接続されると共にｎ型導電型の多結晶シリコン膜を有するビット線とにより構成されることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
ｎチャネル型トランジスタとｐチャネル型トランジスタを有する半導体装置であって、
前記ｎチャネル型トランジスタ及びｐチャネル型トランジスタはそれぞれ、
半導体基板上に設けられ、二酸化シリコンよりも高い誘電率を有する絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜側から順に金属材料からなる金属ゲート電極と、ｐ型導電型の多結晶シリコン膜とを有するゲート電極と、
を備えることを特徴とする半導体装置。
【請求項１３】
半導体基板の主面にｐ型導電型の第１の活性領域を形成する工程と、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第１の金属膜、および、ｐ型導電型の多結晶シリコン膜を有する積層膜を順に形成する工程と、
前記積層膜を前記第１の活性領域の表面の一部を覆うように加工して、前記絶縁膜からなる第１のゲート絶縁膜、前記第１の金属膜からなる第１の金属ゲート電極、および、前記ｐ型導電型の多結晶シリコン膜からなる第１の多結晶シリコンゲート電極を有する第１の積層体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１の金属膜として、真性半導体状態のシリコンよりも仕事関数が大きい金属材料を用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の金属膜として、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の金属材料を用いることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の積層体を形成する工程の前に、前記ｐ型導電型の多結晶シリコン膜上に、真性半導体状態のシリコンよりも仕事関数が大きい第２の金属材料からなる第２の金属膜を形成する工程を更に有し、
前記第１の積層体を形成する工程では、前記第２の金属膜も前記第１の活性領域の表面の一部を覆うように加工して、前記第１のゲート絶縁膜、前記第１の金属ゲート電極および前記第１の多結晶シリコンゲート電極に加えて、前記第２の金属膜からなる導電膜を有する第１の積層体を形成することを特徴とする請求項１３〜１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２の金属材料として、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を用いることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の主面の前記第１の活性領域とは異なる位置に、ｎ型導電型の第２の活性領域を形成する工程を更に有し、
前記第１の積層体を形成する工程では、
前記積層膜を、前記第１の活性領域の表面の一部に加えて前記第２の活性領域の表面の一部も覆うように加工して、前記絶縁膜からなる第２のゲート絶縁膜、前記第１の金属膜からなる第２の金属ゲート電極、および、前記ｐ型導電型の多結晶シリコン膜からなる第２の多結晶シリコンゲート電極を有する第２の積層体を、前記第１の積層体と同時に形成することを特徴とする請求項１３〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記積層膜を形成する工程よりも前に、
前記半導体基板の主面の前記第１及び第２の活性領域とは異なるメモリセル形成領域に、メモリセル用トランジスタを形成する工程を更に有し、
前記積層膜を形成する工程は、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第１の金属膜、および、多結晶シリコン膜を順に形成する工程と、
前記第１及び第２の活性領域の前記多結晶シリコン膜をｐ型導電型化することで、前記ｐ型導電型の多結晶シリコン膜を形成する工程と、
前記メモリセル形成領域の前記多結晶シリコン膜をｎ型導電型化することで、ｎ型導電型の多結晶シリコン膜を形成する工程と、
を有し、
前記第１の積層体および前記第２の積層体を形成する工程では、
前記積層膜のうち、前記メモリセル形成領域の前記ｎ型導電型の多結晶シリコン膜を加工して、前記ｎ型導電型の多結晶シリコン膜からなるビット線を形成し、
前記ビット線は、前記メモリセル用トランジスタのソース及びドレインの一方に接続されるように形成し、
前記メモリセル用トランジスタのソース及びドレインの他方に接続されるようにキャパシタを形成する工程を更に有することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ｐ型導電型の多結晶シリコン膜は、下記工程（１）〜（６）のうち何れか一つの方法により形成されることを特徴とする請求項１３〜１９の何れか１項に記載の半導体装置の製造方法。
（１）ｐ型導電型の多結晶シリコン膜を成膜する工程、
（２）ｐ型導電型のアモルファスシリコン膜を成膜した後、アモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程、
（３）多結晶シリコン膜を成膜した後、多結晶シリコン膜中にｐ型導電型の不純物をイオン注入する工程、
（４）多結晶シリコン膜を成膜した後、多結晶シリコン膜中にｐ型導電型の不純物をプラズマドーピングする工程、
（５）アモルファスシリコン膜を成膜した後、アモルファスシリコン膜中にｐ型導電型の不純物をイオン注入し、更にアモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程、
（６）アモルファスシリコン膜を成膜した後、アモルファスシリコン膜中にｐ型導電型の不純物をプラズマドーピングし、更にアモルファスシリコン膜に熱処理を行うことにより多結晶シリコン膜とする工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、トランジスタに用いられるゲート絶縁膜には、誘電率が３．９程度の二酸化シリコン膜が用いられている。しかし、トランジスタの微細化に伴ってゲート絶縁膜が薄膜化されると、リーク電流が増大し、消費電力・待機電力の高いデバイスとなってしまう。そこで、酸化シリコン膜よりも高い誘電率を有する絶縁膜（高誘電率絶縁膜）をゲート絶縁膜（以下、「高誘電率ゲート絶縁膜」と記載する場合がある）に用いることにより、実際の膜厚はシリコン酸化膜より厚くても、実効的な膜厚（ＥＯＴ）を薄くしたトランジスタの開発が進んでいる。
【０００３】
しかしながら、従来の多結晶シリコンゲート電極と高誘電率ゲート絶縁膜とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象が生じる。これは、高誘電率ゲート絶縁膜と多結晶シリコンゲート電極との間に空乏層容量が形成され、ＥＯＴが薄いという高誘電率ゲート絶縁膜の利点が失われる現象である。そこで、ゲート電極の空乏化を防ぐために、高誘電率ゲート絶縁膜に接するゲート電極の部分を、多結晶シリコン層に代えて金属層にするようになってきている。
【０００４】
一方、ゲート電極を金属層のみから構成すると、（１）ゲート電極による閾値電圧の制御は膜厚依存性があるため、金属層のみで所望の閾値と抵抗値を満たす厚さを実現するのは困難である、（２）加工性の点で、ゲート電極全てを金属層にするのは困難である、といった問題が生じる。このため、金属層上に多結晶シリコン層を積層させたゲート電極を有するトランジスタが提案されている。
【０００５】
特許文献１（特開２０１１−１４６８９号公報）には、高誘電率ゲート絶縁膜上に、金属ゲート電極としてのＴｉＮと多結晶シリコンを積層したＨＫＭＧ型のトランジスタが開示されている。このトランジスタの形成工程では、ゲート電極の最上層に多結晶シリコン電極１１２，１１８が配置された状態で、これをマスクとしてエクステンション層１０８，１１４および（ソース及びドレインとなる）拡散層１０７，１１３を形成するためのイオン注入を施す。従って、各トランジスタの多結晶シリコン電極には、チャネル導電型と同じ導電型の不純物がドーピングされる。換言すれば、ｎチャネル型のトランジスタの多結晶シリコン電極１１８はｎ型に、ｐチャネル型のトランジスタの多結晶シリコン電極１１２はｐ型にドーピングされる。
【０００６】
このように、多結晶シリコンをゲート電極として有するトランジスタの形成工程において、エクステンション層やソース及びドレインを形成するための不純物の注入によって、多結晶シリコンゲート電極中に不純物が導入されることがある。このようにして形成された多結晶シリコンゲート電極は、トランジスタのチャネル導電型と同じ極性の不純物を含んだ構造となる。
【０００７】
特許文献２（特開２００９−２６７１８０号公報）には、高誘電率ゲート絶縁膜上に金属ゲート電極（ＴｉＡｌＮ，ＴｉＮなど）と多結晶シリコンを積層した、ＨＫＭＧ型のトランジスタが開示されている。このトランジスタの製造方法では、ゲート絶縁膜５、第１金属膜３０または第１金属膜３０と第２金属膜３１の積層膜上に、リンを不純物として堆積したｎ型導電型の多結晶シリコンからなる導電体膜３２を堆積する。そして、これらの積層膜を加工することで各ゲート電極６，７を形成する。従って、ｐ型のトランジスタＱｐおよびｎ型のトランジスタＱｎはともに、ゲート電極６，７を構成する導電体膜３２の多結晶シリコンがｎ型導電型である。
【０００８】
このように、多結晶シリコンをゲート電極として有するトランジスタの形成工程において、多結晶シリコン膜の堆積時に予め不純物をドープしておくことがある。特に、多結晶シリコン自体の抵抗率を比べると、ｐ型導電型よりもｎ型導電型の多結晶シリコンの方が低抵抗であることが分かっている。したがって、通常、多結晶シリコンに予めドープする不純物種は、本特許文献２のようにドナー不純物である。このようにして形成した多結晶シリコンゲート電極は、トランジスタのチャネル導電型によらずｎ型導電型であり、ドナー不純物を含んだ構造となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１４６８９号公報
【特許文献２】特開２００９−２６７１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１の技術に代表される、金属ゲート電極と多結晶シリコン膜を積層させた、ＨＫＭＧ型のゲートスタックについて発明者らが検討したところ、ｎチャネル型トランジスタのゲート界面抵抗が、ｐチャネル型トランジスタのゲート界面抵抗と比較して高いことが分かった。
【課題を解決するための手段】
【００１１】
一実施形態は、
半導体基板の主面に形成された、ｐ型導電型の第１の活性領域と、
前記第１の活性領域の表面の一部を覆い、二酸化シリコンよりも高い誘電率を有する第１の絶縁材料を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して前記第１の活性領域上に形成され、第１の金属材料からなる第１の金属ゲート電極と、
前記第１の金属ゲート電極上に形成され、ｐ型導電型の第１の多結晶シリコン膜からなる第１の多結晶シリコンゲート電極と、
を有することを特徴とする半導体装置に関する。
【００１２】
他の実施形態は、
ｎチャネル型トランジスタとｐチャネル型トランジスタを有する半導体装置であって、
前記ｎチャネル型トランジスタ及びｐチャネル型トランジスタはそれぞれ、
半導体基板上に設けられ、二酸化シリコンよりも高い誘電率を有する絶縁膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜側から順に金属材料からなる金属ゲート電極と、ｐ型導電型の多結晶シリコン膜とを有するゲート電極と、
を備えることを特徴とする半導体装置に関する。
【００１３】
他の実施形態は、
半導体基板の主面にｐ型導電型の第１の活性領域を形成する工程と、
前記半導体基板の主面を覆うように、二酸化シリコンよりも高い誘電率を有する絶縁膜、第１の金属膜、および、ｐ型導電型の多結晶シリコン膜を有する積層膜を順に形成する工程と、
前記積層膜を前記第１の活性領域の表面の一部を覆うように加工して、前記絶縁膜からなる第１のゲート絶縁膜、前記第１の金属膜からなる第１の金属ゲート電極、および、前記ｐ型導電型の多結晶シリコン膜からなる第１の多結晶シリコンゲート電極を有する第１の積層体を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１４】
本特許請求の範囲及び明細書では、二酸化シリコンよりも高い誘電率を有する絶縁膜を、「高誘電率絶縁膜」又は「Ｈｉｇｈ−Ｋ膜」と記載する。
【発明の効果】
【００１５】
金属ゲート電極とｐ型導電型多結晶シリコン膜の積層膜からなるゲート電極を備えたｎチャネル型のトランジスタとする。金属ゲート電極を構成する金属は仕事関数が大きく、フェルミ準位がシリコンの価電子帯端寄りにあるため、ｐ型導電型の多結晶シリコン膜との接触に起因するショットキー抵抗を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の作用効果を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置を表す図である。
【図５】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第２実施例の半導体装置を表す図である。
【発明を実施するための形態】
【００１７】
半導体装置はｎチャネル型のトランジスタを備える。ｎチャネル型のトランジスタは、第１のゲート絶縁膜上に順に形成された、第１の金属材料からなる第１の金属ゲート電極、及びｐ型導電型の第１の多結晶シリコン膜からなる第１の多結晶シリコンゲート電極を有する、第１のゲート電極を備える。
【００１８】
図１は、半導体装置の作用効果を説明する図である。一般的に、金属ゲート電極上に導電性の多結晶シリコン膜を形成した場合、ショットキー接合となる。ここでは、金属側のフェルミ準位（Ｅｆ）からシリコン側の多数キャリアのバンド端（ＥｃまたはＥｖ）までのバンド不連続量が多数キャリアのエネルギー障壁（ショットキー障壁）となって現れ、界面抵抗を生じさせる。また、ショットキー障壁が高いほど界面からシリコン側に向かって広がる空乏層幅は大きくなり、有限の厚さを持つシリコンでは抵抗値が増加することになる。
【００１９】
例えば、酸化ハフニウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート等の二酸化シリコンよりも高い誘電率を有する高誘電率ゲート絶縁膜を用いた場合に金属ゲート電極として適用される金属材料である窒化チタン、窒化タンタル、窒化ハフニウム、炭化チタンなどは仕事関数Φｍが比較的大きく、真性半導体状態のシリコンの仕事関数よりも大きい。言い換えれば、上記金属ゲート電極に適用される金属材料のフェルミ準位Ｅｆは、シリコンの伝導帯端Ｅｃよりも価電子帯端Ｅｖに近い位置にある（以下、このような金属材料からなる金属ゲート電極を、「ｐ型寄りの金属ゲート電極」と記述する）。従って、このようなｐ型寄りの金属ゲート電極にｎ型導電型の多結晶シリコンを接合させた場合、ｐ型寄りの金属フェルミ準位Ｅｆから見た伝導帯端Ｅｃまでのエネルギー障壁は高く、ｎ型多結晶シリコン中への空乏層の広がりも大きいことから、界面抵抗が高くなる。
【００２０】
これに対して、ｐ型寄りの金属ゲート電極にｐ型導電型の多結晶シリコンを接合させることで、ｐ型寄りの金属フェルミ準位Ｅｆから見た価電子帯端Ｅｖまでのエネルギー障壁が低くなり、ｐ型多結晶シリコン中への空乏層の広がりも小さくなることから、抵抗値を低減できる。
【００２１】
例えば、ＣＭＯＳを構成するｎチャネル型トランジスタおよびｐチャネル型トランジスタでは、互いに対象性の高い特性が望まれ、この目的では、上記特許文献１のようにｎチャネル型トランジスタのゲート電極はｎ型導電化し、ｐチャネル型トランジスタのゲート電極はｐ型導電化するのが通常である。また、多結晶シリコン自体の抵抗率はｐ型導電型よりもｎ型導電型の多結晶シリコンの方が低く、この多結晶シリコン自体の抵抗を下げる目的では、当業者であれば、上記特許文献２のようにドナー不純物をドーピングしてｎ型導電型化させることが通常である。
【００２２】
これに対して、本発明者は、高誘電率ゲート絶縁膜を用いた電界効果トランジスタのゲート電極として適用される、金属材料と多結晶シリコンとの積層構造において、当該金属材料と多結晶シリコン界面のショットキー接合による界面付近での上記現象が要因となり低抵抗化が妨げられていることに着目した。そして、本発明は、ｐ型寄りの金属ゲート電極に接する多結晶シリコンゲート電極をｐ型導電型化することを特徴としている。これにより、ｐ型寄りの金属ゲート電極と多結晶シリコンとの間の界面抵抗を低減できる。
【００２３】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２４】
（第１実施例）
本実施例は、ｎチャネル型とｐチャネル型のトランジスタを備えた半導体装置に関するものである。図４は本実施例の半導体装置を表す断面図であり、ｎチャネル型のトランジスタであるＴｒ１と、ｐチャネル型のトランジスタであるＴｒ２が設けられている。
【００２５】
トランジスタＴｒ１は、シリコン製の半導体基板１内に設けられたｐウェル３（第１の活性領域に相当する）、ｐウェル３内に設けられたＬＤＤ領域５１ａ及びｎ型のソース及びドレイン５２ａ、第１のゲート絶縁膜、及び第１のゲート電極とから構成されている。第１のゲート絶縁膜は、半導体基板側から順に酸化シリコン膜又は窒化シリコン膜５ａ、及び二酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）（第１の絶縁材料からなる膜に相当する）６ａから構成されている。この酸化シリコン膜又は窒化シリコン膜５ａにより、半導体基板１の界面特性を安定化させることができる。また、高誘電率絶縁膜６ａは高い誘電率を有するため、ＥＯＴ（等価酸化膜厚）を向上させることができる。
【００２６】
トランジスタＴｒ１の第１のゲート電極は、第１のゲート絶縁膜側から順に、第１の金属材料からなる第１の金属ゲート電極７ａ、ｐ型導電型の第１の多結晶シリコン膜からなるｐ型導電型の第１の多結晶シリコンゲート電極８ａ、第２の金属材料からなるバリアメタル膜（導電膜に相当する）９ａ、及びゲート配線１０ａから構成されている。第１の金属ゲート電極７ａを用いることにより、閾値電圧を調整するために所望の仕事関数に設定することが可能となる。また、閾値電圧の変動性、加工の困難性から、第１の金属ゲート電極７ａは所望の厚さにできないため、加工の容易な第１の多結晶シリコンゲート電極８ａを用いることによりゲート電極を所望の厚さとすることができる。バリアメタル膜９ａを用いることにより、第１の多結晶シリコンゲート電極８ａとゲート配線１０ａが反応して、ゲート配線１０ａを構成する金属がシリサイド化するのを防止することができる。また、ゲート配線１０ａにより、複数のトランジスタのゲート電極間を電気的に接続することができる。
【００２７】
トランジスタＴｒ１のゲート配線１０ａ上には、窒化シリコン膜からなるキャップ絶縁膜１１ａが設けられている。このキャップ絶縁膜１１ａは、後の工程で、第１の金属膜、多結晶シリコン膜、第２の金属膜、及びゲート配線用の金属膜を、ゲート電極の形状にエッチングする際のハードマスク、ＬＤＤ領域並びにソース及びドレインを形成するための不純物注入時のマスクとして用いることができる。ゲート電極の互いに対向する両側面上には、窒化シリコン膜からなるオフセットスペーサ１２が設けられている。オフセットスペーサ１２上には更に、酸化シリコン膜からなるサイドウォールスペーサ１３が設けられている。
【００２８】
トランジスタＴｒ２は、半導体基板１内に設けられたｎウェル２（第２の活性領域に相当する）、ｎウェル２内に設けられたＬＤＤ領域５１ｂ及びｐ型のソース及びドレイン５２ｂ、高誘電率絶縁膜（第２の絶縁材料からなる膜に相当する）を含む第２のゲート絶縁膜、及び第２のゲート電極とから構成されている。第２のゲート電極は、第２のゲート絶縁膜側から順に、第３の金属材料からなる第２の金属ゲート電極７ｂ、ｐ型導電型の第２の多結晶シリコン膜からなる第２の多結晶シリコンゲート電極８ｂ、バリアメタル膜９ｂ、及びゲート配線１０ｂから構成されている。第２のゲート絶縁膜、及び第２のゲート電極の機能及び構成は、トランジスタＴｒ１と同様であるため、ここではその説明を省略する。
【００２９】
半導体基板１上には、トランジスタＴｒ１及びＴｒ２を覆うように層間絶縁膜１４が設けられている。層間絶縁膜１４上には上層配線１６が設けられており、上層配線１６は層間絶縁膜１４内を貫通するように設けられたコンタクトプラグ１５を介してソース及びドレイン５２ａ及び５２ｂに電気的に接続されている。
【００３０】
本実施例では、第１及び第２のゲート電極はそれぞれ、第１及び第２の金属ゲート電極７ａ及び７ｂ上にそれぞれ、ｐ型導電型の第１及び第２の多結晶シリコンゲート電極８ａ及び８ｂを有する。また、第1及び第２のゲート絶縁膜は、第１及び第２の金属ゲート電極７ａ及び７ｂに接するようにそれぞれ高誘電率絶縁膜６ａ及び６ｂを有する。このように、ｐ型寄りの金属ゲート電極にｐ型導電型の多結晶シリコンを接合させることで、ｐ型寄りの金属フェルミ準位Ｅｆから見た価電子帯端Ｅｖまでのエネルギー障壁が低くなる。この結果、ｐ型多結晶シリコン中への空乏層の広がりも小さくなることから、抵抗値を低減できる。更に、多結晶シリコン膜上には、タングステン配線との化合を防ぐバリアメタル膜として窒化チタンまたは窒化タンタルなどが形成されている。これらバリアメタル膜も金属ゲート電極と同様に、フェルミ準位がシリコンの価電子帯端付近にあり、ｐ型寄りである。従って、本実施例のように、多結晶シリコンをｐ型導電型化することで、金属ゲート電極との間のショットキー接合だけでなく、バリアメタル膜との間のショットキー接合に起因する界面抵抗を低減することもできる。
【００３１】
トランジスタＴｒ１及びＴｒ２の高誘電率絶縁膜は単層膜であっても、複数の膜の積層膜であっても良い。高誘電率絶縁膜としては例えば、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の膜を使用することができる。
【００３２】
第１及び第２の金属ゲート電極は単層膜であっても、複数の膜の積層膜であっても良く、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を使用することができる。
【００３３】
トランジスタＴｒ１及びＴｒ２のバリアメタル膜としては、窒化チタン、窒化タンタル、窒化ハフニウム、及び炭化チタンからなる群から選択された少なくとも一種の膜を使用することができる。ゲート配線としては、タングステン膜を使用することができる。
【００３４】
以下では、図２〜１０を用いて本実施例の半導体装置の製造方法を説明する。
図２に示すように、シリコン製の半導体基板１内にＳＴＩ法などにより素子分離領域４を形成する。この後、半導体基板１内に２段階に分けて不純物を注入することにより、ｐウェル３及びｎウェル２を形成する。半導体基板１の表面を熱酸化して、酸化シリコン膜５を形成する。膜厚は例えば、１ｎｍとする。なお、酸化シリコン膜の代わりに酸窒化シリコン膜を形成しても良い。次に、酸化シリコン膜５上に、高誘電率絶縁膜６を形成する。膜厚は例えば、３ｎｍとする。高誘電率絶縁膜６上に金属ゲート電極用の第１の金属膜７を形成する。膜厚は例えば、１０ｎｍとする。なお、第１の金属膜７は、複数の金属層の積層膜としても良い。次に、第１の金属膜７上にアモルファスシリコン膜８を形成する。膜厚は例えば、１００ｎｍとする。後の工程でシリコン膜中に注入するｐ型導電型の不純物は、シリコン中のグレインバウンダリに局在化する傾向にある。このため、図２の工程では、グレインサイズの小さいアモルファスシリコン膜を形成することにより、後の工程では、ｐ型導電型の不純物が均一に分布し易くすることができる。アモルファスシリコン膜８中に、ｐ型導電型の不純物を注入する。この方法によれば、ドーズ量、注入エネルギーの調整がし易いため、アモルファスシリコン膜８中に高濃度の不純物をドープすることができる。不純物元素としてＢを使用し、ドーズ量５×１０15／ｃｍ2、５ｋｅＶとする。ｐ型導電型の不純物としては例えば、Ｂ、Ｉｎ、及びＧａからなる群から選択された少なくとも一種の元素を用いることができる。なお、ドーズ量は、１×１０15〜１×１０16／ｃｍ2とすることができる。ドーズ量が１×１０15／ｃｍ2以上のとき、シリコン膜を所望の低い抵抗値とするこができる。ドーズ量が１×１０16／ｃｍ2以下のとき、ｐ型導電型の不純物の異常拡散を防止することができる。不純物の注入エネルギーは、不純物が金属膜や高誘電率絶縁膜中に混入しないようなエネルギーを選択する。次に、熱処理によりアモルファスシリコン膜を多結晶シリコン膜として、ｐ型導電型の多結晶シリコン膜８を形成する。また、この熱処理時に、注入した不純物を活性化させるためのアニール（焼きなまし）を行うこともできる。上記の注入条件で不純物を注入し、これを活性化した結果、多結晶シリコン膜８中のｐ型導電型の不純物濃度は、１×１０20〜１×１０21／ｃｍ3となる。なお、シリコン膜の成膜時に予め多結晶シリコン膜を成膜し、後の工程では多結晶シリコン化のための熱処理を省略しても良い。
【００３５】
図３に示すように、ｐ型導電型の多結晶シリコン膜８上に窒化チタン膜、窒化タンタル膜等の第２の金属膜（導体膜）を形成する。膜厚は例えば、１０ｎｍとする。次に、第２の金属膜（導体膜）上にタングステン膜等の第４の金属膜を形成する。膜厚は例えば、８０ｎｍとする。更に、第４の金属膜上に窒化シリコン膜を形成する。膜厚は例えば、１５０ｎｍとする。リソグラフィー技術を用いて窒化シリコン膜をパターニングして、ハードマスクとして機能するキャップ絶縁膜１１ａ、１１ｂを形成する。このハードマスクを用いて、酸化シリコン膜５、高誘電率絶縁膜６、第１の金属膜７、ｐ型導電型の多結晶シリコン膜８、第２の金属膜、及び第４の金属膜の積層体をパターニングする。これにより、ｐウェル３上には、酸化シリコン膜５ａ及び高誘電率絶縁膜６ａからなる第１のゲート絶縁膜、第１の金属ゲート電極７ａ、ｐ型導電型の第１の多結晶シリコンゲート電極８ａ、バリアメタル膜９ａ、及びゲート配線１０ａからなる第１のゲート電極が形成される。酸化シリコン膜５ａ、高誘電率絶縁膜６ａ、第１の金属ゲート電極７ａ、第１の多結晶シリコンゲート電極８ａ、バリアメタル膜９ａ、及びゲート配線１０ａは第１の積層体を構成する。また、これと同時に、ｎウェル２上には、酸化シリコン膜５ｂ及び高誘電率絶縁膜６ｂからなる第２のゲート絶縁膜、第２の金属ゲート電極７ｂ、ｐ型導電型の第２の多結晶シリコンゲート電極８ｂ、バリアメタル膜９ｂ、及びゲート配線１０ｂからなる第２のゲート電極が形成される。酸化シリコン膜５ｂ、高誘電率絶縁膜６ｂ、第２の金属ゲート電極７ｂ、第２の多結晶シリコンゲート電極８ｂ、バリアメタル膜９ｂ、及びゲート配線１０ｂは第２の積層体を構成する。次に、半導体基板１上に窒化シリコン膜を形成した後、エッチバックを行うことによって、第１及び第２のゲート絶縁膜、及び、第１及び第２のゲート電極の側壁上にオフセットスペーサ１２を形成する。このオフセットスペーサ１２は、ＥＯＴ増加の原因となる酸化剤や還元剤が高誘電率絶縁膜６ａ、６ｂ中に侵入するのを防ぐ機能も有する。
【００３６】
図４に示すように、ｐウェル３内にｎ型の導電型の不純物を注入することにより、ＬＤＤ領域５１ａを形成する。次に、ｎウェル２内にｐ型の導電型の不純物を注入することにより、ＬＤＤ領域５１ｂを形成する。更に、半導体基板１上に、酸化シリコン膜を形成した後、エッチバックを行うことによって、第１及び第２のゲート電極の側壁上に、オフセットスペーサ１２を介してサイドウォールスペーサ１３を形成する。この後、ｐウェル３内にｎ型の導電型の不純物を注入することにより、ソース及びドレイン５２ａを形成する。次に、ｎウェル２内にｐ型の導電型の不純物を注入することにより、ソース及びドレイン５２ｂを形成する。これにより、ｎチャネル型のトランジスタであるＴｒ１と、ｐチャネル型のトランジスタであるＴｒ２が完成する。半導体基板１上に、層間絶縁膜１４を形成する。次に、層間絶縁膜１４内に、トランジスタＴｒ１及びＴｒ２のソース及びドレイン５２ａ及び５２ｂを露出させるように、コンタクトホールを形成する。コンタクトホール内に導電材料を埋め込む。この後、ＣＭＰ処理などにより導電材料の平坦化を行うことによりコンタクトプラグ１５を形成する。コンタクトプラグ１５に電気的に接続されるように、層間絶縁膜１４上に上層配線１６を形成する。
【００３７】
なお、本実施例では、図２の工程において、アモルファスシリコン膜８を成膜した後に、アモルファスシリコン膜８中にｐ型導電型の不純物をイオン注入して、ｐ型導電型のアモルファスシリコン膜とした。しかし、この工程の代わりに、ｐ型導電型の不純物を含有するプロセスガスを用いて、アモルファスシリコン膜を成膜しても良い。この方法によれば、ｐ型導電型の不純物を注入する工程を削減することができる。他の方法として、アモルファスシリコン膜を成膜後に、プラズマドーピングによりｐ型導電型の不純物をアモルファスシリコン膜中に注入しても良い。この方法によれば、処理時間を短縮することができ、アモルファスシリコン膜の表面付近に高濃度の不純物をドープすることができる。
【００３８】
また、本実施例では、アモルファスシリコン膜を成膜し、ｐ型導電型の不純物を導入した後に、熱処理によりアモルファスシリコン膜を多結晶シリコン膜とした。しかし、多結晶シリコン膜の形成方法はこれに限定されるわけではなく、多結晶シリコン膜を成膜した後に、ｐ型導電型の不純物を導入しても良い。この方法によれば、多結晶シリコン化するための熱処理工程を削減することができる。
【００３９】
（第２実施例）
本実施例は、第１実施例の構造をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の周辺トランジスタとして使用した例に関するものである。図１６は、本実施例の半導体装置を表す断面図である。図１６に示すように、本実施例の半導体装置は、メモリセル領域Ｘと周辺回路領域Ｙとから構成されている。周辺回路領域Ｙの構造は、第１実施例と同様であるため、その説明を省略する。
【００４０】
メモリセル領域Ｘには、半導体基板内に設けられた溝型のゲート電極２１と、ゲート絶縁膜２２と、ソース及びドレイン２３を備えたメモリセル用トランジスタＴｒ３が設けられている。半導体基板上には順に、第１の層間絶縁膜４２、第２の層間絶縁膜４９、及び第３の層間絶縁膜５０が設けられている。第１の層間絶縁膜４２内には、ソース及びドレイン２３の一方に接続されるようにビット線３４が設けられている。ビット線３４は、ソース及びドレインの一方の側から順に、ｎ型導電型の多結晶シリコン膜３０ｂ、バリアメタル膜３３、及び第４の金属膜３２が積層されている。ビット線３４上には、キャップ絶縁膜３１が設けられている。
【００４１】
第１の層間絶縁膜４２内には、ソース及びドレイン２３の他方に接続されるように容量コンタクトプラグ６０が設けられている。容量コンタクトプラグ６０は、ソース及びドレインの他方の側から順に、不純物をドープした多結晶シリコン（ＤＯＰＯＳ）膜４５、コバルトシリサイド膜４６、及びタングステン膜４７が設けられている。ビット線３４と容量コンタクトプラグ６０の間は、オフセットスペーサ用絶縁膜３５と容量コンタクトサイドウォール４３によって電気的に絶縁されている。第２の層間絶縁膜４９内には、容量コンタクトプラグに接続されるように容量コンタクトパッド４８が設けられている。容量コンタクトパッド４８に接続されるように、下部電極５３、容量絶縁膜５８及び上部電極５５からなるキャパシタＣａｐが設けられている。
【００４２】
このキャパシタ、トランジスタからメモリセルが構成され、複数のメモリセルからＤＲＡＭが構成されている。
【００４３】
本実施例では、周辺回路領域Ｙの第１及び第２のゲート電極において、多結晶シリコン膜／金属界面の接触（界面）抵抗を低減することができる。更に、多結晶シリコン膜上には、タングステン配線との反応を防ぐバリアメタル膜として窒化チタンまたは窒化タンタルなどを形成する。このため、多結晶シリコン膜とバリアメタル膜間のショットキー接合に起因する抵抗値を低減することもできる。この結果、ＤＲＡＭを備えた半導体装置全体を高性能化させることができる。
【００４４】
以下では、図５〜１６を参照して、本実施例の半導体装置の製造方法を説明する。なお、以下では、完成前のメモリセルを形成する領域及び周辺回路を形成する領域をそれぞれ、「メモリセル形成領域Ａ」及び「周辺回路形成領域Ｂ」とし、完成した領域である「メモリセル領域Ｘ」及び「周辺回路領域Ｙ」とは区別して説明する。
【００４５】
図５に示すように、ＳＴＩ法などにより、半導体基板１内に素子分離領域４を形成する。次に、周辺回路形成領域Ｂ内にｐウェル３及びｎウェル２を形成し、メモリセル形成領域Ａ内にｐ型導電型の不純物を注入する。リソグラフィー技術を用いて、メモリセル形成領域内にトレンチを形成する。熱処理などにより、トレンチの内壁上に酸化シリコン膜からなるゲート絶縁膜２２を形成する。この後、トレンチ内を埋め込むようにゲート電極２１及び窒化シリコン膜からなるキャップ絶縁膜３１を形成する。この後、メモリセル形成領域Ａ内に、ｎ型導電型の不純物を注入することにより、ソース及びドレイン２３を形成する。これにより、メモリセル用トランジスタＴｒ３が完成する。ＣＶＤ法等により半導体基板１上に絶縁膜を形成した後、リソグラフィー技術により、周辺回路形成領域Ｂ上の絶縁膜を除去することにより、ビットコンタクト層間絶縁膜２４を形成する。次に、半導体基板１上に、酸化シリコン膜２５、高誘電率絶縁膜２６、及び第１の金属膜２７を形成する。
【００４６】
図６に示すように、周辺回路形成領域Ｂ上に第１のマスク２８ａを形成した後、第１のマスク２８ａを用いたエッチングにより、メモリセル形成領域Ａ上の酸化シリコン膜２５、高誘電率絶縁膜２６、及び第１の金属膜２７を除去する。
【００４７】
図７に示すように、第１のマスク２８ａを除去した後、半導体基板１上に、メモリセル形成領域Ａ内のビットコンタクト層間絶縁膜２４を露出させる開口２９を有する第２のマスク２８ｂを形成する。第２のマスク２８ｂを用いて、露出したビットコンタクト層間絶縁膜２４を除去する。
【００４８】
図８に示すように、第２のマスク２８ｂを除去した後、半導体基板１上に多結晶シリコン膜３０を形成する。メモリセル形成領域Ａ上に第３のマスク２８ｃを設けた後、周辺回路形成領域Ｂ上の多結晶シリコン膜３０中に、ｐ型導電型の不純物をイオン注入することにより、ｐ型導電型の多結晶シリコン膜３０ａを形成する。
【００４９】
図９に示すように、第３のマスク２８ｃを除去した後、周辺回路形成領域Ｂ上の多結晶シリコン膜３０ａを覆うように、第４のマスク２８ｄを形成する。メモリセル形成領域Ａ上の多結晶シリコン膜３０内にｎ型導電型の不純物をイオン注入することにより、ｎ型導電型の多結晶シリコン膜３０ｂを形成する。
【００５０】
図１０に示すように、多結晶シリコン膜３０ａ及び３０ｂ上に順に、窒化タングステンからなる第２の金属膜３３、タングステンからなる第４の金属膜３２、及び窒化シリコン膜３１を形成する。第５のマスク２８ｅを用いて窒化シリコン膜３１をパターニングすることにより、キャップ絶縁膜３１からなるハードマスクを形成する。
【００５１】
図１１に示すように、第５のマスク２８ｅを除去した後、ハードマスクを用いたエッチングを行うことにより、周辺回路形成領域Ｂでは第４の金属膜３２、第２の金属膜３３、ｐ型導電型の多結晶シリコン膜３０ａ、第１の金属膜２７、高誘電率絶縁膜２６、及び酸化シリコン膜２５をパターニングする。これと同時に、メモリセル形成領域Ａでは、第４の金属膜３２、第２の金属膜３３、及びｎ型導電型の多結晶シリコン膜３０ｂをパターニングする。これにより、周辺回路形成領域Ｂではｐウェル３上に設けられた第１のゲート絶縁膜及び第１のゲート電極、ｎウェル２上に設けられた第２のゲート絶縁膜及び第２のゲート電極を形成し、メモリセル形成領域Ａではビット線を形成する。
【００５２】
図１２に示すように、ＣＶＤ法等により、半導体基板１上に、オフセットスペーサ用絶縁膜として窒化シリコン膜３５を形成する。メモリセル形成領域Ａ上に第６のマスク（図示していない）を形成した後、窒化シリコン膜３５のエッチバックを行う。これにより、第１及び第２のゲート絶縁膜並びに第１及び第２のゲート電極の側壁上に、窒化シリコン膜からなるオフセットスペーサ３６を形成する。次に、第６のマスクを除去した後、公知のイオン注入法により、ｐウェル３内にＬＤＤ領域３７ａ、ｎウェル２内にＬＤＤ領域３７ｂを形成する。
【００５３】
図１３に示すように、半導体基板１上に酸化シリコン膜３８を形成した後、メモリセル形成領域Ａ上に第７のマスク（図示していない）を形成する。この後、酸化シリコン膜３８のエッチバックを行うことにより、第１及び第２のゲート絶縁膜並びに第１及び第２のゲート電極の側壁上に、窒化シリコン膜からなるオフセットスペーサ３９を形成する。次に、第７のマスクを除去した後、公知のイオン注入法により、ｐウェル３内にソース及びドレイン４０ａ、ｎウェル２内にソース及びドレイン４０ｂを形成する。
【００５４】
図１４に示すように、半導体基板１上に酸化シリコン膜を形成した後、キャップ絶縁膜をストッパーとして酸化シリコン膜のＣＭＰ処理を行うことにより、第１の層間絶縁膜４２を形成する。この後、リソグラフィー技術により、周辺回路形成領域Ｂ内のソース及びドレイン４０ａ及び４０ｂを露出させるように、第１の層間絶縁膜４２内にコンタクトホール４１を形成する。次に、リソグラフィー技術により、メモリセル形成領域Ａ内のソース及びドレイン２３を露出させるように、第１の層間絶縁膜４２内に容量コンタクトホール４４を形成する。次に、メモリセル形成領域Ａ上に窒化シリコン膜を形成した後、エッチバックを行うことにより、容量コンタクトホール４４の内壁側面上に容量コンタクトサイドウォール４３を形成する。
【００５５】
図１５に示すように、周辺回路形成領域Ｂ上にマスク（図示していない）を設けた後、容量コンタクトホール４４の下部に不純物をドープした多結晶シリコン膜（ＤＯＰＯＳ）４５を形成する。このマスクを除去した後、スパッタ法等により、多結晶シリコン膜４５上並びにソース及びドレイン４０ａ及び４０ｂ上に、コバルト膜を形成する。熱処理により、コバルト膜をシリサイド化してコバルトシリサイド膜４６とする。次に、容量コンタクトホール４４及びコンタクトホール４１を埋め込むようにタングステン膜を形成した後、平坦化処理により、第１の層間絶縁膜４２上のタングステン膜を除去する。これにより、メモリセル形成領域Ａにおいて、多結晶シリコン膜４５、コバルトシリサイド膜４６、及びタングステン膜４７から構成される容量コンタクトプラグ６０を形成する。また、周辺回路形成領域Ｂにおいて、コバルトシリサイド膜４６、及びタングステン膜４３から構成されるコンタクトプラグ４３を形成する。第１の層間絶縁膜４２上にタングステン膜を形成した後、これをパターニングする。これにより、メモリセル形成領域Ａの容量コンタクトプラグ６０に接続された容量コンタクトパッド４８、周辺回路形成領域Ｂのコンタクトプラグ４３に接続された配線６２を形成する。
【００５６】
図１６に示すように、第１の層間絶縁膜４２上に窒化シリコン膜を形成する。この後、ＣＭＰ処理により、窒化シリコン膜を平坦化させることにより、第２の層間絶縁膜４９を形成する。第２の層間絶縁膜４９上に、酸化シリコン膜からなる第３の層間絶縁膜５０を形成する。この後、第２及び第３の層間絶縁膜４９及び５０内にキャパシタホールを形成する。キャパシタホールの内壁上に下部電極５３を形成する。この後、リソグラフィー技術により、メモリセル形成領域Ａの第３の層間絶縁膜５０を除去する。下部電極５３の表面上に容量絶縁膜５８を形成する。この後、キャパシタホール内、及びキャパシタホール間を埋め込むように、上部電極５５を形成する。これにより、下部電極５３、容量絶縁膜５８、及び上部電極５５を有するキャパシタを形成する。キャパシタは、容量コンタクトパッド４８及び容量コンタクトプラグ６０を介して、ソース及びドレイン２３の一方に電気的に接続されている。これにより、キャパシタ、トランジスタ、及びビット線を有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備えた、本実施例の半導体装置が完成する。
【００５７】
なお、上記実施例では、ｎ型導電型の多結晶シリコン膜、バリアメタル膜、及び第４の金属膜からなるビット線３４とした。しかしながら、ビット線の構造はこれに限定されるわけではなく、多結晶シリコン膜を省いて、バリアメタル膜及び第４の金属膜からなるビット線としても良い。この場合、ビット線用に多結晶シリコン膜中にｎ型導電型の不純物を注入する図１６の工程を不要とすることができる。
【符号の説明】
【００５８】
１  半導体基板
２  ｎウェル
３  ｐウェル
４  素子分離領域
５、５ａ、５ｂ  酸化シリコン膜又は窒化シリコン膜
６、６ａ、６ｂ  高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）
７  第１の金属膜
７ａ  第１の金属ゲート電極
７ｂ  第２の金属ゲート電極
８  アモルファスシリコン膜
８ａ  ｐ型導電型の第１の多結晶シリコン膜
８ｂ  ｐ型導電型の第２の多結晶シリコン膜
９、９ａ、９ｂ  バリアメタル膜
１０  第４の金属膜
１０ａ、１０ｂ  ゲート配線
１１  窒化シリコン膜
１１ａ、１１ｂ  キャップ絶縁膜
１２  オフセットスペーサ
１３  サイドウォールスペーサ
１４  層間絶縁膜
１５  コンタクトプラグ
１６  上層配線
２１  ゲート電極
２２  ゲート絶縁膜
２３  ソース及びドレイン
２４  ビットコンタクト層間絶縁膜
２５  酸化シリコン膜
２６  高誘電率絶縁膜
２７  第１の金属膜
２８ａ  第１のマスク
２８ｂ  第２のマスク
２８ｃ  第３のマスク
２８ｄ  第４のマスク
２８ｅ  第５のマスク
２９  コンタクトホール
３０  多結晶シリコン膜
３０ａ  ｐ型導電型の多結晶シリコン膜
３０ｂ  ｎ型導電型の多結晶シリコン膜
３１  キャップ絶縁膜
３２  第４の金属膜
３３  第２の金属膜
３４  ビット線
３５  オフセットスペーサ用絶縁膜
３６  オフセットスペーサ
３７ａ、３７ｂ  ＬＤＤ領域
３８  酸化シリコン膜
３９  オフセットスペーサ
４０ａ、４０ｂ  ソース及びドレイン
４１  コンタクトホール
４２  第１の層間絶縁膜
４３  容量コンタクトサイドウォール
４４  容量コンタクトホール
４５  多結晶シリコン（ＤＯＰＯＳ）膜
４６  コバルトシリサイド膜
４７  タングステン膜
４８  容量コンタクトパッド
４９  第２の層間絶縁膜
５０  第３の層間絶縁膜
５１ａ、５１ｂ  ＬＤＤ領域
５２ａ、５２ｂ  ソース及びドレイン
５３  下部電極
５５  上部電極
５８  容量絶縁膜
６０  容量コンタクトプラグ
６２  配線
Ａ  メモリセル形成領域
Ｂ  周辺回路形成領域
Ｃａｐ  キャパシタ
Ｔｒ１  ｎチャネル型のトランジスタ
Ｔｒ２  ｐチャネル型のトランジスタ
Ｔｒ３  メモリセル用トランジスタ
Ｘ  メモリセル領域
Ｙ  周辺経路領域
【図１】
2013051250.tif 000003
【図２】
2013051250.tif 000004
【図３】
2013051250.tif 000005
【図４】
2013051250.tif 000006
【図５】
2013051250.tif 000007
【図６】
2013051250.tif 000008
【図７】
2013051250.tif 000009
【図８】
2013051250.tif 000010
【図９】
2013051250.tif 000011
【図１０】
2013051250.tif 000012
【図１１】
2013051250.tif 000013
【図１２】
2013051250.tif 000014
【図１３】
2013051250.tif 000015
【図１４】
2013051250.tif 000016
【図１５】
2013051250.tif 000017
【図１６】
2013051250.tif 000018