(57)【要約】【課題】テラスゲートの加工位置によらずオン抵抗とゲート・ドレイン間容量のトレードオフの関係を良好に維持する。【解決手段】一つの実施形態によれば、半導体装置は、第１の半導体層、第１乃至４の溝、ベース層、第１のソース層、第２のソース層、ゲート絶縁膜、第１乃至４のトレンチゲート、第１のテラスゲート、及び第２のテラスゲートが設けられる。第１乃至４の溝のチャネル無効領域側の上端部には、それぞれ凹部が設けられる。第１のテラスゲートは、第1及び第２のトレンチゲートのゲート電極膜と連結し、第１の溝と第２の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。第２のテラスゲートは、第３及び第４のトレンチゲートのゲート電極膜と連結し、第３の溝と第４の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。【選択図】  図１
2013065782.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層表面に設けられ、一端の上側面に第１の凹部が設けられる第１の溝と、
前記第１の半導体層表面に設けられ、前記第１の溝の一端側に隣接配置され、前記第１の溝と相対向する一端側の上側面に第２の凹部が設けられる第２の溝と、
前記第１の半導体層表面に設けられ、前記第２の溝の他端側に隣接配置され、前記第２の溝と相対向する一端とは反対側の他端の上側面に第３の凹部が設けられる第３の溝と、
前記第１の半導体層表面に設けられ、前記第３の溝の他端側に隣接配置され、前記第３の溝と相対向する一端側の上側面に第４の凹部が設けられる第４の溝と、
前記第２の溝と前記第３の溝の間の前記第１の半導体層表面に設けられ、前記第２及び第３の溝よりも浅く、端部が前記第２及び第３の溝に接する第２導電型のベース層と、
前記ベース層表面に設けられ、端部が前記第２の溝に接する第１導電型の第１のソース層と、
前記ベース層表面に設けられ、端部が前記第３の溝に接し、前記第１のソース層と離間配置される第１導電型の第２のソース層と、
前記第１乃至４の溝の底面及び側面、前記第１乃至４の凹部、前記第１の溝と前記第２の溝の間の前記第１の半導体層、及び前記第３の溝と前記第４の溝の間の前記第１の半導体層上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１の溝及び第１の凹部を覆うようにゲート電極膜が設けられる第１のトレンチゲートと、
前記ゲート絶縁膜を介して前記第２の溝及び第２の凹部を覆うように前記ゲート電極膜が設けられる第２のトレンチゲートと、
前記ゲート絶縁膜を介して前記第３の溝及び第３の凹部を覆うように前記ゲート電極膜が設けられる第３のトレンチゲートと、
前記ゲート絶縁膜を介して前記第４の溝及び第４の凹部を覆うように前記ゲート電極膜が設けられる第４のトレンチゲートと、
前記第1及び第２のトレンチゲートの前記ゲート電極膜と連結し、前記第１の溝と前記第２の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第１のテラスゲートと、
前記第３及び第４のトレンチゲートの前記ゲート電極膜と連結し、前記第３の溝と前記第４の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第２のテラスゲートと、
を具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板表面に設けられ、互いに離間して複数配置される第２導電型のピラー層と、
第１のピラー層と第２のピラー層の間の第１の半導体基板部表面に設けられ、一端の上側面に第１の凹部が設けられる第１の溝と、
前記第２のピラー層と第３のピラー層の間の第２の半導体基板部表面に設けられ、前記第１の溝の一端側に隣接配置され、前記第１の溝と相対向する一端側の上側面に第２の凹部が設けられる第２の溝と、
前記第３のピラー層と第４のピラー層の間の第３の半導体基板部表面に設けられ、前記第２の溝の他端側に隣接配置され、前記第２の溝と相対向する一端とは反対側の他端の上側面に第３の凹部が設けられる第３の溝と、
前記第４のピラー層と第５のピラー層の間の第４の半導体基板部表面に設けられ、前記第３の溝の他端側に隣接配置され、前記第３の溝と相対向する一端側の上側面に第４の凹部が設けられる第４の溝と、
前記第２の溝と前記第３の溝の間に設けられる前記第３のピラー層、前記第２の半導体基板部、及び前記第３の半導体基板部の表面に設けられ、前記第２及び第３の溝よりも浅く、端部が前記第２及び第３の溝に接する第２導電型のベース層と、
前記ベース層表面に設けられ、端部が前記第２の溝に接する第１導電型の第１のソース層と、
前記ベース層表面に設けられ、端部が前記第３の溝に接し、前記第１のソース層と離間配置される第１導電型の第２のソース層と、
前記第１乃至４の溝の底面及び側面と、前記第１乃至４の凹部と、前記第１の溝と前記第２の溝の間の前記第１及び第２の半導体基板部と、前記第１の溝と前記第２の溝の間の前記第２のピラー層と、前記第３の溝と前記第４の溝の間の前記第３及び第４の半導体基板部と、前記第３の溝と前記第４の溝の間の前記第４のピラー層との上面にそれぞれ設けられるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１の溝及び第１の凹部を覆うようにゲート電極膜が設けられる第１のトレンチゲートと、
前記ゲート絶縁膜を介して前記第２の溝及び第２の凹部を覆うように前記ゲート電極膜が設けられる第２のトレンチゲートと、
前記ゲート絶縁膜を介して前記第３の溝及び第３の凹部を覆うように前記ゲート電極膜が設けられる第３のトレンチゲートと、
前記ゲート絶縁膜を介して前記第４の溝及び第４の凹部を覆うように前記ゲート電極膜が設けられる第４のトレンチゲートと、
前記第1及び第２のトレンチゲートの前記ゲート電極膜と連結し、前記第１の溝と前記第２の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第１のテラスゲートと、
前記第３及び第４のトレンチゲートの前記ゲート電極膜と連結し、前記第３の溝と前記第４の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第２のテラスゲートと、
を具備することを特徴とする半導体装置。
【請求項３】
前記第１乃至４の凹部は、三角形或いは扇状の形状を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層表面に設けられ、隣接配置される第１乃至４の溝と、
前記第１の半導体層表面に設けられ、前記第２の溝と前記第３の溝の間の前記第１の半導体層表面に設けられ、前記第２及び第３の溝よりも浅く、端部が前記第２及び第３の溝に接する第２導電型のベース層と、
前記ベース層表面に設けられ、端部が前記第２の溝に接する第１導電型の第１のソース層と、
前記ベース層表面に設けられ、端部が前記第３の溝に接し、前記第１のソース層と離間配置される第１導電型の第２のソース層と、
前記第１乃至４の溝の底面及び側面、前記第２の溝と前記第３の溝の間の前記第１の半導体層よりも表面が第１の高さ分だけ低い前記第１の溝と前記第２の溝の間の前記第１の半導体層、及び前記第２の溝と前記第３の溝の間の前記第１の半導体層よりも表面が前記第１の高さ分だけ低い前記第３の溝と前記第４の溝の間の前記第１の半導体層上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１の溝を覆うようにゲート電極膜が設けられる第１のトレンチゲートと、
前記ゲート絶縁膜を介して前記第２の溝を覆うように前記ゲート電極膜が設けられる第２のトレンチゲートと、
前記ゲート絶縁膜を介して前記第３の溝を覆うように前記ゲート電極膜が設けられる第３のトレンチゲートと、
前記ゲート絶縁膜を介して前記第４の溝を覆うように前記ゲート電極膜が設けられる第４のトレンチゲートと、
前記第1及び第２のトレンチゲートの前記ゲート電極膜と連結し、前記第１の溝と前記第２の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第１のテラスゲートと、
前記第３及び第４のトレンチゲートの前記ゲート電極膜と連結し、前記第３の溝と前記第４の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第２のテラスゲートと、
を具備することを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板表面に設けられ、互いに離間して複数配置される第２導電型のピラー層と、
第１のピラー層と第２のピラー層の間の第１の半導体基板部表面に設けられる第１の溝と、
前記第２のピラー層と第３のピラー層の間の第２の半導体基板部表面に設けられ、前記第１の溝に隣接配置される第２の溝と、
前記第３のピラー層と第４のピラー層の間の第３の半導体基板部表面に設けられ、前記第２の溝に隣接配置される第３の溝と、
前記第４のピラー層と第５のピラー層の間の第４の半導体基板部表面に設けられ、前記第３の溝に隣接配置される第４の溝と、
前記第２の溝と前記第３の溝の間に設けられる前記第３のピラー層、前記第２の半導体基板部、及び前記第３の半導体基板部の表面に設けられ、前記第２及び第３の溝よりも浅く、端部が前記第２及び第３の溝に接する第２導電型のベース層と、
前記ベース層表面に設けられ、端部が前記第２の溝に接する第１導電型の第１のソース層と、
前記ベース層表面に設けられ、端部が前記第３の溝に接し、前記第１のソース層と離間配置される第１導電型の第２のソース層と、
前記第１乃至４の溝の底面及び側面と、前記第２の溝と前記第３の溝の間に設けられる前記第２の半導体基板部、前記第３のピラー層、及び前記第３の半導体基板部よりも表面が第１の高さ分だけ低い前記第１の溝と前記第２の溝の間に設けられる前記第１の半導体基板部、前記第２のピラー層、及び前記第２の半導体基板部と、前記第２の溝と前記第３の溝の間に設けられる前記第２の半導体基板部、前記第３のピラー層、及び前記第３の半導体基板部よりも表面が第１の高さ分だけ低い前記第３の溝と前記第４の溝の間に設けられる前記第３の半導体基板部、前記第４のピラー層、及び前記第４の半導体基板部との上面にそれぞれ設けられるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１の溝を覆うようにゲート電極膜が設けられる第１のトレンチゲートと、
前記ゲート絶縁膜を介して前記第２の溝を覆うように前記ゲート電極膜が設けられる第２のトレンチゲートと、
前記ゲート絶縁膜を介して前記第３の溝を覆うように前記ゲート電極膜が設けられる第３のトレンチゲートと、
前記ゲート絶縁膜を介して前記第４の溝を覆うように前記ゲート電極膜が設けられる第４のトレンチゲートと、
前記第1及び第２のトレンチゲートの前記ゲート電極膜と連結し、前記第１の溝と前記第２の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第１のテラスゲートと、
前記第３及び第４のトレンチゲートの前記ゲート電極膜と連結し、前記第３の溝と前記第４の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第２のテラスゲートと、
を具備することを特徴とする半導体装置。
【請求項６】
前記ベース層表面には、前記第１のソース層と前記第２のソース層の間に第２導電型のコンタクト層が設けられることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
テラスゲート構造を有し、第１導電型の半導体基板表面に互いに離間して複数形成される第２導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、
前記ピラー層及び前記半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する工程と、
チャネル有効領域の前記シリコン窒化膜をエッチングする工程と、
前記シリコン窒化膜のエッチング後、前記シリコン窒化膜及び露呈された前記バッファシリコン酸化膜上にマスク材を形成する工程と、
前記マスク材、前記シリコン窒化膜、及び前記バッファシリコン酸化膜をエッチングし開口部を形成し、前記開口部のチャネル無効領域である一端側上部が前記バッファシリコン酸化膜及び前記マスク材の積層構造を有し、前記開口部のチャネル有効領域である他端側上部が前記バッファシリコン酸化膜、前記シリコン窒化膜、及び前記マスク材の積層構造を有するように形成する工程と、
前記開口部により露呈された前記半導体基板表面に溝を形成する工程と、
前記マスク材をエッチングして前記溝の端部よりも所定の距離より後退させ、チャネル無効領域側の露呈されたバッファシリコン酸化膜をエッチングする工程と、
前記溝及びチャネル無効領域側の露呈された前記半導体基板表面をエッチングしてチャネル無効領域側に前記溝よりも浅い凹部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
テラスゲート構造を有し、第１導電型の半導体基板表面に互いに離間して複数形成される第２導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、
チャネル無効領域となる部分を選択酸化して表面の高さを低くする工程と、
露呈された前記ピラー層及び前記半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜上にマスク材を形成する工程と、
前記マスク材、前記シリコン窒化膜、及び前記バッファシリコン酸化膜をエッチングしてチャネル有効領域に接する段差部に開口部を形成する工程と、
前記開口部により露呈された前記第１の半導体層表面に溝を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタでは、耐圧とオン抵抗のトレードオフの関係を改善する手法としてＰピラー層とＮピラー層を周期的に繰り返し形成したスーパージャンクション構造が有効である。また、スーパージャンクション型トレンチゲート構造のパワーＭＯＳトランジスタでは、スイッチングノイズが小さい素子を提供するために、ピラー層上に設けられるテラスゲートをマスクにしてＰベース層及びＮ＋ソース層を形成しゲート・ドレイン間容量を増加させる方式がある。
【０００３】
テラスゲートをマスクにした場合、テラスゲートの加工位置にバラツキが発生したとき、テラスゲート直下のチャネル無効領域のピラー層にＰベース層及びＮ＋ソース層が形成されてオン抵抗とゲート容量のトレードオフの関係が劣化するという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、テラスゲートの加工位置によらずオン抵抗とゲート・ドレイン間容量のトレードオフの関係を良好に維持することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、第１の半導体層、第１乃至４の溝、ベース層、第１のソース層、第２のソース層、ゲート絶縁膜、第１乃至４のトレンチゲート、第１のテラスゲート、及び第２のテラスゲートが設けられる。第１の半導体層は、第１導電型を有する。第１の溝は第１の半導体層表面に設けられ、一端の上側面に第１の凹部が設けられる。第２の溝は、第１の半導体層表面に設けられ、第１の溝の一端側に隣接配置され、第１の溝と相対向する一端側の上側面に第２の凹部が設けられる。第３の溝は、第１の半導体層表面に設けられ、第２の溝の他端側に隣接配置され、第２の溝と相対向する一端とは反対側の他端の上側面に第３の凹部が設けられる。第４の溝は、第１の半導体層表面に設けられ、第３の溝の他端側に隣接配置され、第３の溝と相対向する一端側の上側面に第４の凹部が設けられる。ベース層は、第２の溝と第３の溝の間の第１の半導体層表面に設けられ、第２及び第３の溝よりも浅く、端部が第２及び第３の溝に接し、第２導電型を有する。第１のソース層は、ベース層表面に設けられ、端部が第２の溝に接し、第１導電型を有する。第２のソース層は、ベース層表面に設けられ、端部が第３の溝に接し、第１のソース層と離間配置され、第１導電型を有する。ゲート絶縁膜は、第１乃至４の溝の底面及び側面、第１乃至４の凹部、第１の溝と第２の溝の間の第１の半導体層、及び第３の溝と第４の溝の間の第１の半導体層上に設けられる。第１のトレンチゲートは、ゲート絶縁膜を介して第１の溝及び第１の凹部を覆うようにゲート電極膜が設けられる。第２のトレンチゲートは、ゲート絶縁膜を介して第２の溝及び第２の凹部を覆うようにゲート電極膜が設けられる。第３のトレンチゲートは、ゲート絶縁膜を介して第３の溝及び第３の凹部を覆うようにゲート電極膜が設けられる。第４のトレンチゲートは、ゲート絶縁膜を介して第４の溝及び第４の凹部を覆うようにゲート電極膜が設けられる。第１のテラスゲートは、第1及び第２のトレンチゲートのゲート電極膜と連結し、第１の溝と第２の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。第２のテラスゲートは、第３及び第４のトレンチゲートのゲート電極膜と連結し、第３の溝と第４の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。
【０００７】
他の実施形態によれば、半導体装置の製造方法は、テラスゲート構造を有し、第１導電型の半導体基板表面に互いに離間して複数形成される第２導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、第１乃至７の工程が含まれる。第１の工程では、ピラー層及び半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する。第２の工程では、チャネル有効領域のシリコン窒化膜をエッチングする。第３の工程では、シリコン窒化膜のエッチング後、シリコン窒化膜及び露呈されたバッファシリコン酸化膜上にマスク材を形成する。第４の工程では、マスク材、シリコン窒化膜、及びバッファシリコン酸化膜をエッチングし開口部を形成し、開口部のチャネル無効領域である一端側上部がバッファシリコン酸化膜及びマスク材の積層構造を有し、開口部のチャネル有効領域である他端側上部がバッファシリコン酸化膜、前記シリコン窒化膜、及び前記マスク材の積層構造を有するように形成する。第５の工程では、開口部により露呈された半導体基板表面に溝を形成する。第６の工程では、マスク材をエッチングして溝の端部よりも所定の距離より後退させ、チャネル無効領域側の露呈されたバッファシリコン酸化膜をエッチングする。第７の工程では、溝及びチャネル無効領域側の露呈された半導体基板表面をエッチングしてチャネル無効領域側に溝よりも浅い凹部を形成する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る比較例の半導体装置を示す断面図である。
【図３】第１の実施形態に係る半導体装置のテラスゲート部位置ズレを説明する図である。
【図４】第１の実施形態に係る比較例の半導体装置のテラスゲート部位置ズレを説明する図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】変形例の半導体装置を示す断面図である。
【図１１】第２の実施形態に係る半導体装置を示す断面図である。
【図１２】第２の実施形態に係る半導体装置のテラスゲート部位置ズレを説明する図である。
【図１３】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１４】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１５】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。図２は比較例の半導体装置を示す断面図である。本実施形態では、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーＭＯＳＦＥＴにおいて、溝のチャネル無効領域側の上端部に凹部を設けている。
【００１１】
図１に示すように、半導体装置９０はテラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーＭＯＳＦＥＴである。半導体装置９０は、例えば６００Ｖ系ＮｃｈパワーＭＯＳＦＥＴであり、移動体端末、パソコンなどのＡＣアダプタ電源等に適用される。
【００１２】
半導体装置９０は、Ｐベース層５、Ｎ＋ソース層６、及びＰ＋コンタクト層７が設けられるチャネル有効領域、溝（トレンチ）を介してチャネル有効領域の両側に隣接配置されるチャネル無効領域Ｉ、IIから構成されるユニットがシリコン基板からなるＮ＋ドレイン層２上に繰り返し複数設けられる。チャネル有効領域の溝（トレンチ）に接するＰベース層５は、半導体装置９０が動作するときチャネル層（反転層）が形成される。
【００１３】
シリコン基板からなるＮ＋ドレイン層２上のＮ−基板１の中には、Ｐピラー層３ａ及びＰピラー層３ｃが設けられる。Ｐピラー層３ａの側面にはＮ−基板４ａ（半導体基板部）が設けられ、Ｐピラー層３ａとＰピラー層３ｂの間にはＮ−基板４ｂ（半導体基板部）が設けられ、Ｐピラー層３ｂとＰピラー層３ｃの間にはＮ−基板４ｃ（半導体基板部）が設けられ、Ｐピラー層３ｃの側面にはＮ−基板４ｄ（半導体基板部）が設けられる。Ｐピラー層３ａ乃至３ｃは、Ｎ−基板１上の図中横方向に交互に周期的に形成されるピラー層を構成する。ここでは、ピラー層を図中直交方向に延びるストライプ状に形成しているが、代わりに格子状或いは千鳥状に形成してもよい。
【００１４】
Ｎ−基板４ａには溝２１ａが設けられ、Ｎ−基板層４ｂには溝２１ｂが設けられ、Ｎ−基板４ｃには溝２１ｃが設けられ、Ｎ−基板４ｄには溝２１ｄが設けられる。溝２１ａの溝２１ｂと対向する表側面には凹部２３ａが設けられ、溝２１ｂの溝２１ａと対向する表側面には凹部２３ｂが設けられ、溝２１ｃの溝２１ｄと対向する表側面には凹部２３ｃが設けられ、溝２１ｄの溝２１ｃと対向する表側面には凹部２３ｄが設けられる。チャネル無効領域側に凹部２３ａ乃至２３ｄが設けられ、チャネル有効領域側には凹部は設けられない。ここでは、凹部２３ａ乃至２３ｄの形状を扇状に形成しているが三角形などの形状にしてもよい。
【００１５】
溝２１ａ乃至２１ｄの底面及び側面、凹部２３ａ乃至２３ｄの上面、Ｎ−基板４ａの上面、Ｐピラー層３ａの上面、Ｎ−基板４ｂの上面、Ｐピラー層３ｂの上面、Ｎ−基板４ｃの上面、Ｐピラー層３ｃの上面、及びＮ−基板４ｄの上面には、ゲート絶縁膜８が設けられる。
【００１６】
溝２１ａの底面及び側面、凹部２３ａの上面、Ｎ−基板４ａの上面、Ｐピラー層３ａの上面、Ｎ−基板４ｂの上面、及び溝２１ｂの底面及び側面には、ゲート絶縁膜８を介してゲート電極膜が設けられる。ゲート電極膜は、溝２１ａ及び溝２１ｂを覆うように設けられる。Ｎ−基板４ａ、Ｐピラー層３ａ、及びＮ−基板４ｂの上面のテラスゲート部２２ａに設けられるゲート電極膜は、溝２１ａ及び溝２１ｂの中央部まで延在している。これらのゲート電極膜は、ゲート電極部９ａを構成する。
【００１７】
溝２１ｃの底面及び側面、凹部２３ｃの上面、Ｎ−基板４ｃの上面、Ｐピラー層３ｃの上面、Ｎ−基板４ｄの上面、及び溝２１ｄの底面及び側面には、ゲート絶縁膜８を介してゲート電極膜が設けられる。ゲート電極膜は、溝２１ｃ及び溝２１ｄを覆うように設けられる。Ｎ−基板４ｃ、Ｐピラー層３ｃ、及びＮ−基板４ｄの上面のテラスゲート部２２ｂに設けられるゲート電極膜は、溝２１ｃ及び溝２１ｄの中央部まで延在している。これらのゲート電極膜は、ゲート電極部９ｂを構成する。
【００１８】
溝２１ａ乃至２１ｄ上のテラスゲート部に設けられるゲート電極膜は、Ｐピラー層３ａ及びＰピラー層３ｃ上のゲート電極膜よりも厚く形成される。
【００１９】
溝２１ｂと溝２１ｃの間のＮ−基板４ｂ、Ｐピラー層３ｂ、及びＮ−基板４ｃの表面にはＰピラー層よりも不純物濃度が高いＰベース層５が設けられる。Ｐベース層５の溝２１ｂ側の表面、及びＰベース層５の溝２１ｃ側の表面にはＮ＋ソース層６がそれぞれ設けられ、Ｐ＋コンタクト層７で分離されている。
【００２０】
Ｎ＋ソース層６、Ｐ＋コンタクト層７、ゲート電極部９ａ、及びゲート電極部９ｂ上には、絶縁膜１０が設けられる。Ｎ＋ソース層６及びＰ＋コンタクト層７上の絶縁膜１０は、エッチングされて開口部（図示しない）が設けられる。絶縁膜１０及び開口部上には、絶縁膜１０でゲート電極と分離されるソース電極１１が設けられる。
【００２１】
Ｎ−基板１主面と相対向する裏面には、Ｎ＋ドレイン層２が設けられる。Ｎ＋ドレイン層２のＮ−基板１と接する主面と相対向する裏面には、ドレイン電極１２が設けられる。
【００２２】
図２に示すように、比較例の半導体装置１００は、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーＭＯＳＦＥＴである。比較例の半導体装置１００には、凹部２３ａ乃至２３ｄが設けられていないのでテラスゲート部２２ａ及び２２ｂに設けられるゲート電極膜の厚さが一定となっている。
【００２３】
次に、テラスゲート端の位置ズレについて図３乃至５を参照して説明する。図３（ａ）は本実施形態のテラスゲート部位置ズレのない場合の模式断面図である。図３（ｂ）は本実施形態のテラスゲート部位置ズレが発生した場合の模式断面図である。図４（ａ）は比較例のテラスゲート部位置ズレのない場合の模式断面図である。図４（ｂ）は比較例のテラスゲート部位置ズレが発生した場合の模式断面図である。
【００２４】
図３（ａ）に示すように、本実施形態の半導体装置９０では、テラスゲート端部が溝２１ｃの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲート電極膜によりＰベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入されない。
【００２５】
図３（ｂ）に示すように、本実施形態の半導体装置９０では、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合、溝２１ｃの端部に凹部２３ｃが設けられているので、凹部２３ｃ上に設けられるゲートゲート電極膜によりイオン注入がブロックされ、Ｐベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入されない。
【００２６】
図４（ａ）に示すように、比較例の半導体装置１００では、テラスゲート端部が溝２１ｃの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲートゲート電極膜によりＰベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入されない。
【００２７】
図４（ｂ）に示すように、比較例の半導体装置１００では、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合、溝２１ｃの端部ではテラスゲート部のゲートゲート電極膜が設けられていないので、Ｐベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入される。このため、溝２１ｃのチャネル無効領域と接する領域Ａの部分にＰベース層５Ａ及びＮ＋ソース層６Ａが形成される。
【００２８】
比較例の半導体装置１００では、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合、本来トランジスタ及びチャネル領域とならないチャネル無効領域にＰベース層５Ａ及びＮ＋ソース層６Ａが形成され、Ｒｏｎ（オン抵抗）が低減し、Ｃｇｄ（ゲート・ドレイン間容量）が減少する。このため、比較例の半導体装置１００では、Ｒｏｎ（オン抵抗）とＣｇｄ（ゲート・ドレイン間容量）のトレードオフの関係が劣化してしまう。
【００２９】
一方、本実施形態の半導体装置９０では、溝２１ｃの端部に凹部２３ｃが設けられているので、テラスゲート部位置ズレに関係なくＲｏｎ（オン抵抗）とＣｇｄ（ゲート・ドレイン間容量）のトレードオフの関係を良好に維持することができる。
【００３０】
次に、半導体装置の製造方法について図５乃至９を参照して説明する。図５乃至９は半導体装置の製造工程を示す断面図である。図５乃至９では、溝２１ｃの周辺領域を例にして説明している。
【００３１】
図５に示すように、Ｐピラー層３ｂ、Ｐピラー層３ｃ、及びＮ−基板４ｃ上に絶縁膜３１及び絶縁膜３２を積層形成する。例えば、絶縁膜３１にはバッファシリコン酸化膜（Ｓｉ０２膜）、絶縁膜３２にはシリコン窒化膜（ＳｉＮ膜）を用いる。
【００３２】
次に、図６に示すように、チャネル無効領域側のＮ−基板４ｃ及びＰピラー層３ｃ上の絶縁膜３２をエッチングする。絶縁膜３２及び露呈された絶縁膜３１上にマスク材３３を形成する。図示しないレジスト膜をマスクにしてＮ−基板４ｃ上のマスク材３３を、例えばＲＩＥ（reactive ion etching）法を用いてエッチングし、マスク材３３をマスクにして絶縁膜３１をエッチングして開口部（図示しない）を形成する。このとき、開口部の一方端（チャネル有効領域側）が絶縁膜３１、絶縁膜３２、及びマスク材３３から構成される第１の積層構造部に接し、開口部の他方端（チャネル無効領域側）が絶縁膜３１及びマスク材３３から構成される第２の積層構造部に接する。
【００３３】
続いて、図７に示すように、開口部直下のＮ−基板４ｃを、例えばＲＩＥ法を用いてエッチングして溝２１ｃを形成する。ＲＩＥ後、ＲＩＥ後処理を行い溝２１ｃのダメージ層や有機物層等を除去して溝２１ｃの底面及び側面部を清浄化する。
【００３４】
そして、図８に示すように、マスク材３３をエッチングしてマスク材３３をマスク材後退距離Ｌ１分だけ後退させる。マスク材３３のエッチングのとき、マスク材３３に対して絶縁膜３１及び絶縁膜３２のエッチング速度が遅いエッチング条件を選択するのが好ましい。マスク材後退処理後、チャネル無効領域の露呈された絶縁膜３１をマスク材直下までエッチングする。このとき、チャネル有効領域の絶縁膜３１はシリコン窒化膜（ＳｉＮ膜）からなる絶縁膜３２で覆われているのでエッチングされない。
【００３５】
次に、図９に示すように、チャネル無効領域の露呈されたＮ−基板４ｃを、例えば等方性ドライエッチング（ＣＤＥ  chemical dry etching）法を用いてチャネル無効領域側の溝２１ｃの表側面に凹部２３ｃを形成する。凹部２３ｃは、溝２１ｃよりも浅く形成される。
【００３６】
マスク材３３、絶縁膜３２、及び絶縁膜３１を除去後、露呈されたＰピラー層３ｂ、Ｐピラー層３ｃ、及びＮ−基板４ｃ上にゲート絶縁膜８を形成し、例えばＣＶＤ（chemical vapor deposition）法を用いてゲート絶縁膜８上にゲート電極膜を溝２１ａ乃至２１ｄを覆うように堆積する。図示しないレジスト膜をマスクにしてチャネル有効領域上のゲート電極膜をエッチングしてゲート電極部９ａ及びゲート電極部９ｂを形成する。
【００３７】
ゲート電極部９ａは、テラスゲート部２２ａ、溝２１ａに形成された第１のトレンチゲート、溝２１ｂに形成された第２のトレンチゲートから構成される。テラスゲート部２２ａ、溝２１ａに形成された第１のトレンチゲート、及び溝２１ｂに形成された第２のトレンチゲートは連結される。ゲート電極部９ｂは、テラスゲート部２２ｂ、溝２１ｃに形成された第３のトレンチゲート、溝２１ｄに形成された第４のトレンチゲートから構成される。テラスゲート部２２ｂ、溝２１ｃに形成された第３のトレンチゲート、及び溝２１ｄに形成された第４のトレンチゲートは連結される。これ以降の工程は周知の技術を用いて行われ、半導体装置９０が完成する。
【００３８】
上述したように、本実施形態の半導体装置及びその製造方法では、Ｐベース層５、Ｎ＋ソース層６、及びＰ＋コンタクト層７が設けられるチャネル有効領域、溝（トレンチ）を介してチャネル有効領域の両側に隣接配置されるチャネル無効領域Ｉ、IIから構成されるユニットがシリコン基板からなるＮ−基板１上に繰り返し複数設けられる。チャネル無効領域側の溝２１ａの表側面に凹部２３ａが設けられる。チャネル無効領域側の溝２１ｂの表側面に凹部２３ｂが設けられる。チャネル無効領域側の溝２１ｃの表側面に凹部２３ｃが設けられる。チャネル無効領域側の溝２１ｄの表側面に凹部２３ｄが設けられる。溝２１ａ乃至２１ｄ上のテラスゲート部のゲート電極膜は、Ｐピラー層３ａ及びＰピラー層３ｃ上のゲート電極膜よりも厚く形成される。
【００３９】
このため、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合でも、溝２１ｃの端部に凹部２３ｃが設けられているので、チャネル無効領域にはＰベース層５ＡやＮ＋ソース層６Ａが設けられない。したがって、本実施形態の半導体装置９０では、テラスゲート部位置ズレに関係なくＲｏｎ（オン抵抗）とＣｇｄ（ゲート・ドレイン間容量）のトレードオフの関係を良好に維持することができる。
【００４０】
なお、本実施形態では、半導体装置９０にＰピラー層３ａ乃至３ｃ、Ｎ−基板４ａ乃至４ｄを設けているが必ずしもこれに限定されるものではない。例えば図１０に示す変形例の半導体装置１００のように、Ｎ−基板１上にＮピラー層とＰピラー層が繰り返し形成されたピラー層を代わりに設けてもよい。
【００４１】
また、Ｎ−基板１上にピラー層を設けないテラスゲートを有するトレンチゲート構造のパワーＭＯＳトランジスタにも適用することができる。
【００４２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１１は半導体装置を示す断面図である。本実施形態では、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーＭＯＳＦＥＴにおいて、チャネル無効領域のテラスゲート直下のピラー層表面の高さを低くしている。
【００４３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４４】
図１１に示すように、半導体装置９１はテラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーＭＯＳＦＥＴである。半導体装置９１は、例えば６００Ｖ系ＮｃｈパワーＭＯＳＦＥＴであり、移動体端末、パソコンなどのＡＣアダプタ電源等に適用される。
【００４５】
半導体装置９１は、Ｐベース層５、Ｎ＋ソース層６、及びＰ＋コンタクト層７が設けられるチャネル有効領域、溝（トレンチ）を介してチャネル有効領域の両側に隣接配置されるチャネル無効領域Ｉ、IIから構成されるユニットがシリコン基板からなるＮ−基板１上に繰り返し複数設けられる。半導体装置９１では、チャネル無効領域のピラー層の表面をチャネル有効領域の表面よりも高さΔＨ分だけ低くしている。また、本実施形態の半導体装置９１では凹部を設けていない。
【００４６】
次に、テラスゲート端の位置ズレについて図１２を参照して説明する。図１２（ａ）は本実施形態のテラスゲート部位置ズレのない場合の模式断面図である。図１２（ｂ）は本実施形態のテラスゲート部位置ズレが発生した場合の模式断面図である。
【００４７】
図１２（ａ）に示すように、本実施形態の半導体装置９１では、テラスゲート端部が溝２１ｃの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲート電極膜によりＰベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入されない。
【００４８】
図１２（ｂ）に示すように、本実施形態の半導体装置９１では、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合、チャネル無効領域のピラー層の表面がチャネル有効領域の表面よりも高さΔＨ分だけ低くなっているので、ゲート電極膜が露呈される部分がなくゲートゲート電極膜によりイオン注入がブロックされ、Ｐベース層５形成用のＢ（ボロン）イオンとＮ＋ソース６層形成用のＡｓ（砒素）又はＰ（リン）イオンがそれぞれチャネル無効領域に注入されない。
【００４９】
次に、半導体装置の製造方法について図１３乃至１６を参照して説明する。図１３乃至１６は半導体装置の製造工程を示す断面図である。
【００５０】
図１３に示すように、ピラー層上に絶縁膜４１及び絶縁膜４２を積層形成する。例えば、絶縁膜４１にはバッファシリコン酸化膜（Ｓｉ０２膜）、絶縁膜４２にはシリコン窒化膜（ＳｉＮ膜）を用いる。図示しないレジスト膜をマスクにして、例えばＲＩＥ（reactive ion etching）法を用いて絶縁膜４２をエッチングする。ＲＩＥエッチング後、レジスト膜を除去する。
【００５１】
次に、図１４に示すように、絶縁膜４２をマスクにして選択酸化（ＬＯＣＯＳ）する。選択酸化の結果、チャネル無効領域のＮ−基板４ｃ及びＰピラー層３ｃの表面がチャネル有効領域の表面よりも高さΔＨ分だけ低くなる。選択酸化後、絶縁膜４２、絶縁膜４３（ＬＯＣＯＳ膜）、及び絶縁膜４１をエッチングしてＰピラー層３ｂ、Ｐピラー層３ｃ、及びＮ−基板４ｃ表面を露出する。
【００５２】
続いて、図１５に示すように、露呈されたＰピラー層３ｂ、Ｐピラー層３ｃ、及びＮ−基板４ｃ上に絶縁膜３１、絶縁膜３２、及びマスク材３３を積層形成する。図示しないレジスト膜をマスクにしてＮ−基板４ｃ上のマスク材３３を、例えばＲＩＥ法を用いてエッチングし、マスク材３３をマスクにして絶縁膜３１をエッチングして開口部（図示しない）を形成する。
【００５３】
そして、図１６に示すように、レジスト膜を除去後、開口部直下のＮ−基板４ｃを、例えばＲＩＥ法を用いてエッチングして溝２１ｃを形成する。ＲＩＥ後、ＲＩＥ後処理を行い溝２１ｃのダメージ層や有機物層等を除去して溝２１ｃの底面及び側面部を清浄化する。
【００５４】
マスク材３３、絶縁膜３２、及び絶縁膜３１を除去後、露呈されたＰピラー層３ｂ、Ｐピラー層３ｃ、及びＮ−基板４ｃ上にゲート絶縁膜８を形成し、例えばＣＶＤ（chemical vapor deposition）法を用いてゲート絶縁膜８上にゲート電極膜を溝２１ａ乃至２１ｄを覆うように堆積する。例えば、ＣＭＰ（chemical mechanical polishing）等を用いてゲート電極膜の表面を研磨して平坦化する。
【００５５】
図示しないレジスト膜をマスクにしてチャネル有効領域上のゲート電極膜をエッチングしてゲート電極部９ａ及びゲート電極部９ｂを形成する。ゲート電極部９ａは、テラスゲート部２２ａ、溝２１ａに形成された第１のトレンチゲート、溝２１ｂに形成された第２のトレンチゲートから構成される。テラスゲート部２２ａ、溝２１ａに形成された第１のトレンチゲート、及び溝２１ｂに形成された第２のトレンチゲートは連結される。ゲート電極部９ｂは、テラスゲート部２２ｂ、溝２１ｃに形成された第３のトレンチゲート、溝２１ｄに形成された第４のトレンチゲートから構成される。テラスゲート部２２ｂ、溝２１ｃに形成された第３のトレンチゲート、及び溝２１ｄに形成された第４のトレンチゲートは連結される。これ以降の工程は周知の技術を用いて行われ、半導体装置９１が完成する。
【００５６】
上述したように、本実施形態の半導体装置及びその製造方法では、Ｐベース層５、Ｎ＋ソース層６、及びＰ＋コンタクト層７が設けられるチャネル有効領域、溝（トレンチ）を介してチャネル有効領域の両側に隣接配置されるチャネル無効領域Ｉ、IIから構成されるユニットがシリコン基板からなるＮ−基板１上に繰り返し複数設けられる。チャネル無効領域のピラー層表面は、チャネル有効領域の表面よりも高さΔＨ分だけ低く形成される。
【００５７】
このため、テラスゲート端部が溝２１ｃの端部まで後退したテラスゲート部位置ズレ有の場合でも、溝２１ｃの端部にゲート電極膜が設けられているので、チャネル無効領域にはＰベース層５ＡやＮ＋ソース層６Ａが設けられない。したがって、本実施形態の半導体装置９１では、テラスゲート部位置ズレに関係なくＲｏｎ（オン抵抗）とＣｇ（ゲート・ドレイン間容量）のトレードオフの関係を良好に維持することができる。
【００５８】
なお、第１及び第２の実施形態では、ＮｃｈパワーＭＯＳＦＥＴに適用したが、ＰｃｈパワーＭＯＳＦＥＴにも適用することができる。第２の実施形態ではＬＯＣＯＳ法を用いてチャネル無効領域のピラー層表面を酸化し、チャネル無効領域のピラー層表面の高さを低くしているが必ずしもこれに限定されるものではない。例えば、ＬＯＣＯＳ法の代わりにチャネル無効領域のピラー層表面を選択的にエッチングして高さを低くしてもよい。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１、４ａ〜４ｄ  Ｎ−基板
２  Ｎ＋ドレイン層
３ａ〜３ｃ  Ｐピラー層
５１ａ〜５１ｄ  Ｎピラー層
５、５Ａ  Ｐベース層
６、６Ａ  Ｎ＋ソース層
７  Ｐ＋コンタクト層
８  ゲート絶縁膜
９ａ、９ｂ  ゲート電極
１０、３１、３２、４１、４２、４３  絶縁膜
１１  ソース電極
１２  ドレイン電極
２１ａ〜２１ｄ  溝
２２ａ、２２ｂ  テラスゲート部
２３ａ〜２３ｄ  凹部
３３  マスク材
９０、９１、１００  半導体装置
Ｌ１  マスク材後退距離
ΔＨ  高さ
【図１】
2013065782.tif 000003
【図２】
2013065782.tif 000004
【図３】
2013065782.tif 000005
【図４】
2013065782.tif 000006
【図５】
2013065782.tif 000007
【図６】
2013065782.tif 000008
【図７】
2013065782.tif 000009
【図８】
2013065782.tif 000010
【図９】
2013065782.tif 000011
【図１０】
2013065782.tif 000012
【図１１】
2013065782.tif 000013
【図１２】
2013065782.tif 000014
【図１３】
2013065782.tif 000015
【図１４】
2013065782.tif 000016
【図１５】
2013065782.tif 000017
【図１６】
2013065782.tif 000018