(57)【要約】【課題】電圧降下を回避し且つ十分な電力削減効果が得られる電源供給回路を提供する。【解決手段】電源供給回路は、第１の電源電圧を回路に供給する経路に設けられた第１のトランジスタと、第１の電源電圧より低い第２の電源電圧を回路に供給する経路に設けられた第２のトランジスタと、第１のトランジスタのドレインと第２のトランジスタのドレインとに共通に結合されるノードの電圧に応じて第１のトランジスタの導通状態をフィードバック制御するフィードバック制御回路と、フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する第１のスイッチ回路と、第１のトランジスタが導通となる電圧を第１のトランジスタの制御端に印加するか否かを制御する第２のスイッチ回路とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧を回路に供給する経路に設けられた第１のトランジスタと、
前記第１の電源電圧より低い第２の電源電圧を前記回路に供給する経路に設けられた第２のトランジスタと、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとに共通に結合されるノードの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御するフィードバック制御回路と、
前記フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する第１のスイッチ回路と、
前記第１のトランジスタが導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを制御する第２のスイッチ回路と
を含むことを特徴とする電源供給回路。
【請求項２】
前記第２のスイッチ回路は前記第１のトランジスタが非導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを更に制御することを特徴とする請求項１記載の電源供給回路。
【請求項３】
前記フィードバック制御回路は、反転入力に基準電圧を受け取り非反転入力に前記ノードの電圧に応じた電圧を受け取る誤差増幅器を含み、
前記第１のスイッチ回路は、
前記ノードの電圧を降圧した第１の電圧を前記非反転入力にフィードバックする経路を導通又は非導通にする第３のスイッチ回路と、
前記ノードの電圧を降圧した第２の電圧であって前記第１の電圧とは異なる電圧を前記非反転入力にフィードバックする経路を導通又は非導通にする第４のスイッチ回路と
を含むことを特徴とする請求項１又は２記載の電源供給回路。
【請求項４】
前記第１のトランジスタの制御端の電圧を検出する電圧検出回路と、
前記フィードバック制御の開始後において前記電圧検出回路により検出した電圧が定常状態となったことに応じて前記第２のトランジスタを導通させる制御ユニットと
を更に含むことを特徴とする請求項１乃至３何れか一項記載の電源供給回路。
【請求項５】
前記フィードバック制御回路は、
反転入力に基準電圧を受け取り非反転入力に前記ノードの電圧に応じた電圧を受け取る誤差増幅器と、
第１の基準電圧と第２の基準電圧との何れかを選択的に前記反転入力に印加する基準電圧選択回路と
を含むことを特徴とする請求項１又は２記載の電源供給回路。
【請求項６】
前記第１のトランジスタの制御端の電圧を検出する電圧検出回路と、
前記フィードバック制御の開始後において前記電圧検出回路により検出した電圧が定常状態となったことに応じて前記第２のトランジスタを導通させる制御ユニットと
を更に含むことを特徴とする請求項１，２，又は５記載の電源供給回路。
【請求項７】
負荷回路と、
第１の電源電圧を前記負荷回路に供給する経路に設けられた第１のトランジスタと、
前記第１の電源電圧より低い第２の電源電圧を前記負荷回路に供給する経路に設けられた第２のトランジスタと、
前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとに共通に結合されるノードの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御するフィードバック制御回路と、
前記フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する第１のスイッチ回路と、
前記第１のトランジスタが導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを制御する第２のスイッチ回路と、
前記第２のトランジスタの制御端の電圧、前記第１のスイッチ回路の動作、及び前記第２のスイッチ回路の動作を制御する制御ユニットと
を含むことを特徴とする半導体集積回路。
【請求項８】
前記第２のスイッチ回路は前記第１のトランジスタが非導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを更に制御することを特徴とする請求項７記載の半導体集積回路。
【請求項９】
導通状態の第１のトランジスタを介して第１の電源電圧を回路に供給し、
前記第１のトランジスタのドレインの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御することにより、前記第１のトランジスタを介して前記第１の電源電圧を降圧した降圧電圧を前記回路に供給し、
前記降圧電圧を前記回路に供給している状態において、第２のトランジスタを導通状態にすることにより、前記第１の電源電圧より低い第２の電源電圧を前記第２のトランジスタを介して前記回路に供給する、
各段階を含むことを特徴とする電源電圧切換方法。
【請求項１０】
前記第２のトランジスタを導通状態とした後に前記第１のトランジスタを非導通状態にする段階を更に含むことを特徴とする請求項９記載の電源電圧切換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは電源の供給を制御する電源供給回路に関する。
【背景技術】
【０００２】
携帯機器の高性能化や機能多様化を実現するために、携帯機器向けの半導体集積回路も高性能化及び高機能化し、回路により消費する電力が増加傾向にある。消費電力が増加すると、バッテリーの稼働時間が減少すると共に、半導体集積回路に対する放熱部品が必要になる。しかし携帯機器では、バッテリー稼働時間の増加が求められており、また実装基板面積が小さいことから実装部品数に制限がある。従って、半導体集積回路の消費電力を削減するために、半導体集積回路の電力効率を向上することが求められる。
【０００３】
半導体集積回路の電力効率を向上させる方法として、半導体集積回路の動作状況に応じて、電源電圧と動作周波数とを動的に制御する方法がある。この方法は、動的電圧周波数制御（DVFS: Dynamic Voltage-Frequency Scaling）と呼ばれる。例えば、高速動作が必要なときは電源電圧を上げるが、低速動作でも十分なときは電源電圧を下げるように電源制御を行う。電源電圧は電圧レギュレータが供給しており、電源電圧の切り替えも電圧レギュレータが行う。
【０００４】
半導体集積回路の製造技術が進み、加工寸法の微細化が進んだ結果、従来は１チップに１論理回路（プロセッサやDSP等）を搭載していたが、１チップに複数の論理回路を実装できるようになった。例えば、４５ｎｍ−ＣＭＯＳプロセスでは、１チップに８個以上の論理回路(プロセッサコア)を実装できる。このような半導体集積回路はメニーコアＳｏＣ（System-on-Chip）と呼ばれる。メニーコアＳｏＣ内の複数の論理回路に対して個別に動作電圧を切り替えるために、論理回路の個数分の電圧レギュレータを設けたのでは、実装コストの面で現実的ではない。
【０００５】
これを解決する方法として、Dual Supply Voltage電圧切替方式と、オンチップＬＤＯ（Low Dropout Linear Regulator）を用いた電圧切替方式とがある。Dual Supply Voltage電圧切替方式では、高電圧を出力する電圧レギュレータと低電圧を出力する電圧レギュレータとを用意する。高電圧供給経路のパワースイッチ及び低電圧供給経路のパワースイッチの何れかを選択的に導通させることにより、高電圧と低電圧との何れか一方の電圧を選択的に論理回路へ供給する。この方式では、供給電圧を高電圧から低電圧に落とした場合の電力削減効果は、電圧の２乗に比例する。しかし電圧供給が遮断されないようにするために、高電圧供給側パワースイッチと低電圧供給側パワースイッチとが同時に導通する期間が存在し、高電圧側の電源線と低電圧側の電源線とが一時的に接続されてしまう。この結果、高電圧側の電源線において電圧降下が起こり、高電圧を供給電圧として動作している論理回路において、動作周波数の低下や誤動作が発生する。
【０００６】
ＬＤＯを使った電圧切替では、電圧レギュレータからトランジスタを介して電源電圧を論理回路に供給する構成において、高電圧供給時にはトランジスタを導通状態にし、低電圧供給時にはトランジスタの導通状態を制御してトランジスタで電圧降下させる。具体的には、トランジスタのドレイン側の電圧に応じてトランジスタの導通状態をフィードバック制御することで、ドレイン側の電圧即ち論理回路への供給電圧を所望の電圧に制御する。この方式は、半導体集積回路に供給する電圧レギュレータが１個で済む点と、電圧切替時に電源線に電圧降下が発生しない点とにおいて、Dual Supply Voltage方式よりも優れている。しかし、電圧を切り替えても大元の供給電圧の値は一定であり、トランジスタにおける電圧降下により電力が消費されるため、論理回路への供給電圧を高電圧から低電圧に落としても、その場合の電力削減効果は電圧の１乗に比例する結果となる。従って、Dual Supply Voltage方式に比べて電力削減効果が小さい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１１１６５９号公報
【特許文献２】特開２００４−１５３４１１号公報
【特許文献３】特開２０１０−２５１４４５号公報
【特許文献４】特開２００３−９５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、電圧降下を回避し且つ十分な電力削減効果が得られる電源供給回路が望まれる。
【課題を解決するための手段】
【０００９】
電源供給回路は、第１の電源電圧を回路に供給する経路に設けられた第１のトランジスタと、前記第１の電源電圧より低い第２の電源電圧を前記回路に供給する経路に設けられた第２のトランジスタと、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとに共通に結合されるノードの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御するフィードバック制御回路と、前記フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する第１のスイッチ回路と、前記第１のトランジスタが導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを制御する第２のスイッチ回路とを含むことを特徴とする。
【００１０】
半導体集積回路は、負荷回路と、第１の電源電圧を前記負荷回路に供給する経路に設けられた第１のトランジスタと、前記第１の電源電圧より低い第２の電源電圧を前記負荷回路に供給する経路に設けられた第２のトランジスタと、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとに共通に結合されるノードの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御するフィードバック制御回路と、前記フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する第１のスイッチ回路と、前記第１のトランジスタが導通となる電圧を前記第１のトランジスタの制御端に印加するか否かを制御する第２のスイッチ回路と、前記第２のトランジスタの制御端の電圧、前記第１のスイッチ回路の動作、及び前記第２のスイッチ回路の動作を制御する制御ユニットとを含むことを特徴とする。
【００１１】
電源電圧切換方法は、導通状態の第１のトランジスタを介して第１の電源電圧を回路に供給し、前記第１のトランジスタのドレインの電圧に応じて前記第１のトランジスタの導通状態をフィードバック制御することにより、前記第１のトランジスタを介して前記第１の電源電圧を降圧した降圧電圧を前記回路に供給し、前記降圧電圧を前記回路に供給している状態において、第２のトランジスタを導通状態にすることにより、前記第１の電源電圧より低い第２の電源電圧を前記第２のトランジスタを介して前記回路に供給する、各段階を含むことを特徴とする。
【発明の効果】
【００１２】
本願開示の少なくとも１つの実施例によれば、電源供給回路において、電圧降下を回避し且つ十分な電力削減効果を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施例による半導体集積回路の構成の一例を示す図である。
【図２】図１の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。
【図３】図１の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。
【図４】第２の実施例による半導体集積回路の構成の一例を示す図である。
【図５】図４の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。
【図６】図４の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。
【図７】第３の実施例による半導体集積回路の構成の一例を示す図である。
【図８】図７の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。
【図９】図７の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。
【図１０】第４の実施例による半導体集積回路の構成の一例を示す図である。
【図１１】図１０の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。
【図１２】図１０の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。
【図１３】第５の実施例による半導体集積回路の構成の一例を示す図である。
【図１４】図１３の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。
【図１５】図１３の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。
【図１６】第６の実施例による半導体集積回路の構成の一例を示す図である。
【図１７】図１６の半導体集積回路において論理回路へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。
【図１８】図１６の半導体集積回路において論理回路へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。
【図１９】第７の実施例による半導体集積回路の構成の一例を示す図である。
【図２０】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ３からＶＤＤ２に切り替える場合の動作の一例を示すタイミング図である。
【図２１】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ２からＶＤＤ１に切り替える場合の動作の一例を示すタイミング図である。
【図２２】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ１からＶＤＤ０に切り替える場合の動作の一例を示すタイミング図である。
【図２３】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ０からＶＤＤ１に切り替える場合の動作の一例を示すタイミング図である。
【図２４】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ１からＶＤＤ２に切り替える場合の動作の一例を示すタイミング図である。
【図２５】図１９の半導体集積回路において論理回路へ供給する電源電圧をＶＤＤ２からＶＤＤ３に切り替える場合の動作の一例を示すタイミング図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１５】
図１は、第１の実施例による半導体集積回路の構成の一例を示す図である。半導体集積回路１０は、パワーマネージメントユニット（制御ユニット）１１を含む。半導体集積回路１０は更に、論理回路１２−１、誤差増幅器１３−１、ＰＭＯＳトランジスタ１４−１、１５−１及び１６−１、ＮＭＯＳトランジスタ１７−１、トランスファーゲート１８−１、インバータ１９−１及び２０−１、並びに抵抗素子Ｒ１１及びＲ２１を含む。半導体集積回路１０は更に、論理回路１２−２、誤差増幅器１３−２、ＰＭＯＳトランジスタ１４−２、１５−２及び１６−２、ＮＭＯＳトランジスタ１７−２、トランスファーゲート１８−２、インバータ１９−２及び２０−２、並びに抵抗素子Ｒ１２及びＲ２２を含む。論理回路１２−１に対する電源制御のための回路部分と論理回路１２−２に対する電源制御のための回路部分とは、同一の構成であり、同様に動作する。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００１６】
半導体集積回路１０には、電源２００からの第１の電源電圧ＶＤＤＨと第１の電源電圧ＶＤＤＨよりも低い電源２０１からの第２の電源電圧ＶＤＤＬとが供給される。ＰＭＯＳトランジスタ１４−１は、第１の電源電圧ＶＤＤＨを論理回路１２−１に供給する経路に設けられ、略完全な導通状態、略完全な非導通状態、又はフィードバック制御により調整された導通状態の何れかに設定される。この状態設定は、パワーマネージメントユニット１１が生成する制御信号Ｃ１ＯＮ、Ｃ１ＯＦＦ、Ｃ１ＶＲにより行われる。ＰＭＯＳトランジスタ１５−１は、第１の電源電圧ＶＤＤＨより低い第２の電源電圧ＶＤＤＬを論理回路１２−１に供給する経路に設けられ、略完全な導通状態又は略完全な非導通状態の何れかに設定される。この状態設定は、パワーマネージメントユニット１１が生成する制御信号Ｖｐｔｇ１ｌにより行われる。なお本実施例においては、ＰＭＯＳトランジスタにより電源電圧のＨＩＧＨ側で電源切替制御を行う構成について説明するが、本願発明はこの形態に限定されるものではない。例えば、本願発明において、ＮＭＯＳトランジスタにより電源電圧のＬＯＷ側（グランド側）で電源切替制御を行ってもよい。
【００１７】
誤差増幅器１３−１はフィードバック制御回路として機能する。誤差増幅器１３−１は、ＰＭＯＳトランジスタ１４−１のドレインとＰＭＯＳトランジスタ１５−１のドレインとに共通に結合されるノードＮの電圧ＶＤＤＶ１に応じて、ＰＭＯＳトランジスタ１４−１の導通状態をフィードバック制御する。具体的には、ノードＮの電圧ＶＤＤＶ１を抵抗素子Ｒ１１とＲ２１とにより分圧した電圧を、トランスファーゲート１８−１を介して、誤差増幅器１３−１の非反転入力にフィードバックする。誤差増幅器１３−１は、反転入力に基準電圧Ｖｒｅｆを受け取り、非反転入力にノードＮの電圧ＶＤＤＶ１に応じた電圧（ＶＤＤＶ１×Ｒ２１／（Ｒ１１＋Ｒ２１））を受け取る。誤差増幅器１３−１の出力信号Ｖｐｔｇ１ｈが、ＰＭＯＳトランジスタ１４−１のゲート端子（制御端）に印加される。なお基準電圧Ｖｒｅｆ、Ｒ１１の抵抗値、及びＲ２１の抵抗値は、以下の関係を満たすように設定される。
【００１８】
Vref=VDDL・R21/(R11+R21)                                            （１）
トランスファーゲート１８−１（第１のスイッチ回路）は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に接続したものであり、フィードバック制御回路である誤差増幅器１３−１へと電圧をフィードバックするフィードバック経路に設けられている。パワーマネージメントユニット１１からの制御信号Ｃ１ＶＲにより、トランスファーゲート１８−１（第１のスイッチ回路）の導通又は非導通を制御することにより、フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する。
【００１９】
パワーマネージメントユニット１１が、制御信号Ｃ１ＯＦＦによりＰＭＯＳトランジスタ１６−１の導通又は非導通を制御する。ＰＭＯＳトランジスタ１６−１は、誤差増幅器１３−１の非反転入力と第１の電源電圧ＶＤＤＨとの間に設けられている。ＰＭＯＳトランジスタ１６−１の導通又は非導通を制御することにより、誤差増幅器１３−１を介して、ＰＭＯＳトランジスタ１４−１が非導通となる電圧をＰＭＯＳトランジスタ１４−１のゲート端子に印加するか否かを制御することができる。同様に、パワーマネージメントユニット１１が、制御信号Ｃ１ＯＮによりＮＭＯＳトランジスタ１７−１の導通又は非導通を制御する。ＮＭＯＳトランジスタ１７−１は、誤差増幅器１３−１の非反転入力とグラウンド電圧との間に設けられている。ＮＭＯＳトランジスタ１７−１の導通又は非導通を制御することにより、誤差増幅器１３−１を介して、ＰＭＯＳトランジスタ１４−１が導通となる電圧をＰＭＯＳトランジスタ１４−１のゲート端子に印加するか否かを制御することができる。ＰＭＯＳトランジスタ１６−１及びＮＭＯＳトランジスタ１７−１は、誤差増幅器１３−１の非反転入力の接続先を切り替えるスイッチ回路（第２のスイッチ回路）として機能する。
【００２０】
図２は、図１の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。初期状態において、制御信号Ｃ１ＯＦＦ、Ｃ１ＯＮ、及びＣ１ＶＲは、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷとなっている。従って、ＰＭＯＳトランジスタ１６−１、ＮＭＯＳトランジスタ１７−１、及びトランスファーゲート１８−１は、それぞれ非導通、導通、及び非導通となる。その結果、誤差増幅器１３−１の非反転入力がグランド電圧（ＬＯＷ）と等しくなり、ＰＭＯＳトランジスタ１４−１のゲート端子の電圧Ｖｐｔｇ１ｈがＬＯＷとなり、ＰＭＯＳトランジスタ１４−１が導通状態となる。またこの初期状態において、ＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌはＨＩＧＨであり、ＰＭＯＳトランジスタ１５−１は非導通状態となる。従って初期状態において、ノードＮの電圧ＶＤＤＶ１は、第１の電源電圧ＶＤＤＨに等しくなる。
【００２１】
上記初期状態から、制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨに変化させ、トランスファーゲート１８−１を導通状態とし、誤差増幅器１３−１への電圧フィードバック経路を導通させる。その後、制御信号Ｃ１ＯＮをＨＩＧＨからＬＯＷに変化させ、ＮＭＯＳトランジスタ１７−１を非導通状態とする。これにより、誤差増幅器１３−１の非反転入力には、ノードＮの電圧ＶＤＤＶ１に応じた電圧が印加され、ＰＭＯＳトランジスタ１４−１の導通状態がフィードバック制御される。このフィードバック制御により、誤差増幅器１３−１の非反転入力に印加される電圧が基準電圧Ｖｒｅｆに略等しくなるように制御され、前記式（１）から分かるように、ノードＮの電圧ＶＤＤＶ１は第２の電源電圧ＶＤＤＬに等しくなる。このフィードバック制御が働いている期間において、ＰＭＯＳトランジスタ１４−１のゲート端子の電圧Ｖｐｔｇ１ｈは、図２にＡとして示すように、フィードバック制御によりＨＩＧＨでもＬＯＷでもない中間の電位に設定されている。
【００２２】
上記のようにフィードバック制御によりノードＮの電圧ＶＤＤＶ１が第２の電源電圧ＶＤＤＬに設定されるタイミングを見計らって、その後、ＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌをＨＩＧＨからＬＯＷに変化させる。これによりＰＭＯＳトランジスタ１５−１が導通し、ノードＮは第２の電源電圧ＶＤＤＬに接続される。このとき、ＰＭＯＳトランジスタ１４−１は、第１の電源電圧ＶＤＤＨを降圧することにより生成したノードＮの電圧ＶＤＤＶ１が、第２の電源電圧ＶＤＤＬに等しくなるような導通状態即ち抵抗値に設定されている。従って、ＰＭＯＳトランジスタ１５−１が導通して、第１の電源電圧ＶＤＤＨと第２の電源電圧ＶＤＤＬとが電気的に接続されても、ＰＭＯＳトランジスタ１４−１を介して追加の電流が流れることはなく、第１の電源電圧ＶＤＤＨが降下することがない。即ち、例えば図１の回路において論理回路１２−２の動作電圧ＶＤＤＶ２として第１の電源電圧ＶＤＤＨが供給されているとき、この動作電圧が低下することがない。
【００２３】
その後、制御信号Ｃ１ＯＦＦをＬＯＷからＨＩＧＨに変化させ、更に、制御信号Ｃ１ＶＲをＨＩＧＨからＬＯＷに変化させる。これにより、ＰＭＯＳトランジスタ１６−１が導通して誤差増幅器１３−１の非反転入力が第１の電源電圧ＶＤＤＨに接続され、更に、トランスファーゲート１８−１が非導通となりフィードバック制御が停止する。その結果、誤差増幅器１３−１の出力であるＰＭＯＳトランジスタ１４−１のゲート端子電圧Ｖｐｔｇ１ｈがＨＩＧＨとなり、ＰＭＯＳトランジスタ１４−１が非導通状態となる。これにより、論理回路１２−１には、ＰＭＯＳトランジスタ１５−１を介して第２の電源電圧ＶＤＤＬのみが印加される状態となる。
【００２４】
図３は、図１の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。初期状態において、制御信号Ｃ１ＯＦＦ、Ｃ１ＯＮ、及びＣ１ＶＲは、それぞれＨＩＧＨ、ＬＯＷ、及びＬＯＷとなっている。従って、ＰＭＯＳトランジスタ１６−１、ＮＭＯＳトランジスタ１７−１、及びトランスファーゲート１８−１は、それぞれ導通、非導通、及び非導通となる。その結果、誤差増幅器１３−１の非反転入力が第１の電源電圧ＶＤＤＨと等しくなり、ＰＭＯＳトランジスタ１４−１のゲート端子の電圧Ｖｐｔｇ１ｈがＨＩＧＨとなり、ＰＭＯＳトランジスタ１４−１が非導通状態となる。またこの初期状態において、ＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｈはＬＯＷであり、ＰＭＯＳトランジスタ１５−１は導通状態となる。従って初期状態において、ノードＮの電圧ＶＤＤＶ１は、第２の電源電圧ＶＤＤＬに等しくなる。
【００２５】
上記初期状態から、制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨに変化させ、トランスファーゲート１８−１を導通状態とし、誤差増幅器１３−１への電圧フィードバック経路を導通させる。その後、制御信号Ｃ１ＯＦＦをＨＩＧＨからＬＯＷに変化させ、ＰＭＯＳトランジスタ１６−１を非導通状態とする。これにより、誤差増幅器１３−１の非反転入力には、ノードＮの電圧ＶＤＤＶ１に応じた電圧が印加され、ＰＭＯＳトランジスタ１４−１の導通状態がフィードバック制御される。このフィードバック制御により、誤差増幅器１３−１の非反転入力に印加される電圧が基準電圧Ｖｒｅｆに略等しくなるように制御される。その結果、前記式（１）から分かるように、第１の電源電圧ＶＤＤＨを降圧して生成したノードＮの電圧ＶＤＤＶ１が第２の電源電圧ＶＤＤＬに等しくなるように、ＰＭＯＳトランジスタ１４−１の抵抗値が適切な値に調整される。このフィードバック制御が働いている期間において、ＰＭＯＳトランジスタ１４−１のゲート端子の電圧Ｖｐｔｇ１ｈは、図３にＡとして示すように、フィードバック制御によりＨＩＧＨでもＬＯＷでもない中間の電位に設定されている。
【００２６】
上記のようにフィードバック制御によりＰＭＯＳトランジスタ１４−１の抵抗値が適切な値に設定されたタイミングを見計らって、その後、ＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌをＬＯＷからＨＩＧＨに変化させる。これによりＰＭＯＳトランジスタ１５−１が非導通となり、ノードＮは第２の電源電圧ＶＤＤＬから切断される。このとき、ＰＭＯＳトランジスタ１４−１は、第１の電源電圧ＶＤＤＨを降圧することにより生成したノードＮの電圧ＶＤＤＶ１が、第２の電源電圧ＶＤＤＬに等しくなるような導通状態即ち抵抗値に設定されている。従って、ＰＭＯＳトランジスタ１５−１が遮断して、第２の電源電圧ＶＤＤＬが電気的にノードＮから切断されても、ノードＮの電圧ＶＤＤＶ１が変化することがない。
【００２７】
その後、制御信号Ｃ１ＯＮをＬＯＷからＨＩＧＨに変化させ、更に、制御信号Ｃ１ＶＲをＨＩＧＨからＬＯＷに変化させる。これにより、ＮＭＯＳトランジスタ１７−１が導通して誤差増幅器１３−１の非反転入力がグランド電圧に接続され、更に、トランスファーゲート１８−１が非導通となりフィードバック制御が停止する。その結果、誤差増幅器１３−１の出力であるＰＭＯＳトランジスタ１４−１のゲート端子電圧Ｖｐｔｇ１ｈがＬＯＷとなり、ＰＭＯＳトランジスタ１４−１が導通状態となる。これにより、論理回路１２−１には、ＰＭＯＳトランジスタ１４−１を介して第１の電源電圧ＶＤＤＨのみが印加される状態となる。
【００２８】
図４は、第２の実施例による半導体集積回路の構成の一例を示す図である。図４において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図４に示す半導体集積回路１０Ａにおいては、図１における抵抗素子Ｒ１１及びＲ２１並びにＲ１２及びＲ２２の代わりに、抵抗素子Ｒ０３、Ｒ１３、Ｒ２３並びにＲ０４、Ｒ１４、Ｒ２４がそれぞれ設けられる。またフィードバック経路においてトランスファーゲート１８−１と並列にトランスファーゲート２１−１が設けられ、このトランスファーゲート２１−１を制御するためのインバータ２２−１が設けられる。論理回路１２−２側でも同様であり、フィードバック経路においてトランスファーゲート１８−２と並列にトランスファーゲート２１−２が設けられ、このトランスファーゲート２１−２を制御するためのインバータ２２−２が設けられる。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００２９】
フィードバック制御回路は、反転入力に基準電圧Ｖｒｅｆを受け取り非反転入力にノードＮの電圧ＶＤＤＶ１に応じた電圧を受け取る誤差増幅器１３−１を含む。フィードバック経路を制御するスイッチ回路は、上述のトランスファーゲート１８−１とトランスファーゲート２１−１とを含む。トランスファーゲート１８−１は、ノードＮの電圧ＶＤＤＶ１を降圧した第１の電圧を誤差増幅器１３−１の非反転入力にフィードバックする経路を導通又は非導通に切り替える。制御信号Ｃ１ＶＲ０がトランスファーゲート１８−１を導通状態又は非導通状態に設定する。またトランスファーゲート２１−１は、ノードＮの電圧を降圧した第２の電圧であって上記第１の電圧とは異なる電圧を誤差増幅器１３−１の非反転入力にフィードバックする経路を導通又は非導通に切り替える。制御信号Ｃ１ＶＲ１がトランスファーゲート２１−１を導通状態又は非導通状態に設定する。
【００３０】
図１に示す構成では、論理回路１２−１に印加する電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える場合に、ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬに設定するフィードバック制御を行っている。このフィードバック制御を有効にすることにより、第１の電源電圧ＶＤＤＨが降下してしまうことを避けている。しかしながら、フィードバック制御を行うために制御信号Ｃ１ＶＲ１をＨＩＧＨにしても、電圧ＶＤＤＶ１が最初から第２の電源電圧ＶＤＤＬとなっているため、ＰＭＯＳトランジスタ１４−１が適切にフィードバック制御される迄に時間がかかるという問題がある。
【００３１】
図４に示す構成では、論理回路１２−１に印加する電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える場合に、ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬより僅かに高い電圧に設定するフィードバック制御を行う。具体的には、基準電圧Ｖｒｅｆ、Ｒ０３の抵抗値、Ｒ１３の抵抗値、及びＲ２３の抵抗値は、以下の関係を満たすように設定される。
【００３２】
Vref=VDDL・(R13+R23)/(R03+R13+R23)                                  （２）
Vref=(VDDL+Vα)・R23/(R03+R13+R23)                                    （３）
ここでＶαは、正の電圧値であり、例えばＶＤＤＬの５％程度の大きさに設定される。ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える際には、フィードバック経路として、トランスファーゲート２１−１が設けられている経路を用いる。即ち、ノードＮの電圧ＶＤＤＶ１を１．０５×ＶＤＤＬ程度の電圧値に設定するフィードバック制御を行う。これにより、電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから５％程度上昇させるフィードバック制御が働き、それ程時間がかかることなく、ＰＭＯＳトランジスタ１４−１が適切にフィードバック制御された状態になる。
【００３３】
図５は、図４の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。図２のタイミング図において示されていた制御信号Ｃ１ＶＲをＨＩＧＨにする代わりに、図５では制御信号Ｃ１ＶＲ０をＨＩＧＨにすることにより、トランスファーゲート１８−１を導通している。なお制御信号Ｃ１ＶＲ１はＬＯＷのままであり、トランスファーゲート２１−１を導通することはない。即ち、トランスファーゲート２１−１のフィードバック経路ではなく、トランスファーゲート１８−１のフィードバック経路を用いたフィードバック制御を行う。それ以外については、図５に示す動作は図２に示す動作と同様である。
【００３４】
図６は、図４の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。図３のタイミング図において示されていた制御信号Ｃ１ＶＲをＨＩＧＨにする代わりに、図６では制御信号Ｃ１ＶＲ１をＨＩＧＨにすることにより、トランスファーゲート２１−１を導通している。なお制御信号Ｃ１ＶＲ０はＬＯＷのままであり、トランスファーゲート１８−１を導通することはない。即ち、トランスファーゲート１８−１のフィードバック経路ではなく、トランスファーゲート２１−１のフィードバック経路を用いたフィードバック制御を行う。それ以外については、図６に示す動作は図３に示す動作と同様である。
【００３５】
図７は、第３の実施例による半導体集積回路の構成の一例を示す図である。図７において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図７に示す半導体集積回路１０Ｂにおいては、図１の構成に加え、ＡＤコンバータ２５−１、２５−２、２６−１、及び２６−２が設けられる。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００３６】
図１に示す半導体集積回路１０においては、制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨに変化させて、ＰＭＯＳトランジスタ１４−１の導通状態のフィードバック制御が有効に機能するタイミングを見計らって、その後の動作を実行している。即ち、まず制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨに変化させて、ＰＭＯＳトランジスタ１４−１の導通状態のフィードバック制御を有効にする。そしてこのフィードバック制御によりノードＮの電圧ＶＤＤＶ１が第２の電源電圧ＶＤＤＬに設定されるタイミングを見計らって、ＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌを変化させ、ＰＭＯＳトランジスタ１５−１を導通又は遮断している。しかしながら、電源電圧、動作温度、素子の特性ばらつき等の条件により、ノードＮの電圧ＶＤＤＶ１が第２の電源電圧ＶＤＤＬに設定される迄の時間が変動する可能性がある。しかしながらそのような変動を見込んで十分に長い時間を確保したのでは、電圧の切り替え動作に必要以上の時間がかかり、回路の動作効率が悪くなるという問題がある。
【００３７】
図７に示す半導体集積回路１０Ｂにおいては、ＡＤコンバータ２５−１及び２６−１が電圧検出回路として機能する。即ち、ＡＤコンバータ２５−１及び２６−１により、ＰＭＯＳトランジスタ１４−１のゲート電圧Ｖｐｔｇ１ｈ及びＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌを、それぞれデジタル値に変換する。ゲート電圧Ｖｐｔｇ１ｈのデジタル値ＰＴＧ１Ｈ及びゲート電圧Ｖｐｔｇ１ｌのデジタル値ＰＴＧ１Ｌは、パワーマネージメントユニット１１に供給される。パワーマネージメントユニット１１は、供給されたデジタル値ＰＴＧ１Ｈに基づいて、ＰＭＯＳトランジスタ１５−１の導通又は非導通を制御すると共に、デジタル値ＰＴＧ１Ｌに基づいて、ＰＭＯＳトランジスタ１４−１の導通又は非導通を制御する。このようにして、ゲート電圧が実際に定常状態になったことを検出し、その検出結果に応じて制御を行うので、電源電圧、動作温度、素子の特性ばらつき等の条件の変化に左右されることなく、必要且つ最短の時間での電圧切替が可能になる。
【００３８】
図８は、図７の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。パワーマネージメントユニット１１がこのフローチャートの動作を実行する。まずステップＳ１において、パワーマネージメントユニット１１は、制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨにし、制御信号Ｃ１ＯＮをＨＩＧＨからＬＯＷにする。これにより、ＰＭＯＳトランジスタ１４−１のフィードバック制御を開始する。ステップＳ２において、パワーマネージメントユニット１１は、ＰＭＯＳトランジスタ１４−１のゲート電圧Ｖｐｔｇ１ｈのデジタル値ＰＴＧ１Ｈに基づいて、ゲート電圧Ｖｐｔｇ１ｈの変化の有無を検出する。Ｖｐｔｇ１ｈの電圧変化が無くなったことを検出すると（ステップＳ２でＹｅｓ）、パワーマネージメントユニット１１は、ステップＳ３においてＶｐｔｇ１ｌをＨＩＧＨからＬＯＷに変化させ、ＰＭＯＳトランジスタ１６−１を導通させる。即ちパワーマネージメントユニット１１は、フィードバック制御の開始後において電圧検出回路により検出した電圧Ｖｐｔｇ１ｈが定常状態となったことに応じて、ＰＭＯＳトランジスタ１６−１を導通させる。ステップＳ４で、パワーマネージメントユニット１１は、ＰＭＯＳトランジスタ１６−１のゲート電圧Ｖｐｔｇ１ｌのデジタル値ＰＴＧ１Ｌに基づいて、ゲート電圧Ｖｐｔｇ１ｌの変化の有無を検出する。Ｖｐｔｇ１ｌの電圧変化が無くなったことを検出すると（ステップＳ４でＹｅｓ）、パワーマネージメントユニット１１は、ステップＳ５において制御信号Ｃ１ＯＦＦをＬＯＷからＨＩＧＨにすると共に、制御信号Ｃ１ＶＲをＨＩＧＨからＬＯＷにする。即ち、ＰＭＯＳトランジスタ１４−１を非導通にすると共に、ＰＭＯＳトランジスタ１４−１のフィードバック制御を停止する。
【００３９】
図９は、図７の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。パワーマネージメントユニット１１がこのフローチャートの動作を実行する。まずステップＳ１１において、パワーマネージメントユニット１１は、制御信号Ｃ１ＶＲをＬＯＷからＨＩＧＨにし、制御信号Ｃ１ＯＦＦをＨＩＧＨからＬＯＷにする。これにより、ＰＭＯＳトランジスタ１４−１のフィードバック制御を開始する。ステップＳ１２において、パワーマネージメントユニット１１は、ＰＭＯＳトランジスタ１４−１のゲート電圧Ｖｐｔｇ１ｈのデジタル値ＰＴＧ１Ｈに基づいて、ゲート電圧Ｖｐｔｇ１ｈの変化の有無を検出する。Ｖｐｔｇ１ｈの電圧変化が無くなったことを検出すると（ステップＳ１２でＹｅｓ）、パワーマネージメントユニット１１は、ステップＳ１３においてＶｐｔｇ１ｌをＬＯＷからＨＩＧＨに変化させ、ＰＭＯＳトランジスタ１６−１を非導通にする。ステップＳ１４で、パワーマネージメントユニット１１は、ＰＭＯＳトランジスタ１６−１のゲート電圧Ｖｐｔｇ１ｌのデジタル値ＰＴＧ１Ｌに基づいて、ゲート電圧Ｖｐｔｇ１ｌの変化の有無を検出する。Ｖｐｔｇ１ｌの電圧変化が無くなったことを検出すると（ステップＳ１４でＹｅｓ）、パワーマネージメントユニット１１は、ステップＳ１５において制御信号Ｃ１ＯＮをＬＯＷからＨＩＧＨにすると共に、制御信号Ｃ１ＶＲをＨＩＧＨからＬＯＷにする。即ち、ＰＭＯＳトランジスタ１４−１を導通させると共に、ＰＭＯＳトランジスタ１４−１のフィードバック制御を停止する。
【００４０】
図１０は、第４の実施例による半導体集積回路の構成の一例を示す図である。図１０において、図１、図４、及び図７と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１０に示す半導体集積回路１０Ｃにおいては、図４の構成に加え、図７と同様のＡＤコンバータ２５−１、２５−２、２６−１、及び２６−２が設けられる。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００４１】
図１０に示す半導体集積回路１０Ｃにおいては、図４に示す半導体集積回路１０Ａと同様に、ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える際には、トランスファーゲート２１−１のフィードバック経路を用いる。即ち、ノードＮの電圧ＶＤＤＶ１を１．０５×ＶＤＤＬ程度の電圧値に設定するフィードバック制御を行う。これにより、電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから５％程度上昇させるフィードバック制御が働き、それ程時間がかかることなく、ＰＭＯＳトランジスタ１４−１が適切にフィードバック制御された状態になる。また図７に示す半導体集積回路１０Ｂと同様に、ＡＤコンバータ２５−１及び２６−１により、ＰＭＯＳトランジスタ１４−１のゲート電圧Ｖｐｔｇ１ｈ及びＰＭＯＳトランジスタ１５−１のゲート電圧Ｖｐｔｇ１ｌを、それぞれデジタル値に変換する。パワーマネージメントユニット１１は、供給されたデジタル値ＰＴＧ１Ｈに基づいて、ＰＭＯＳトランジスタ１５−１の導通又は非導通を制御すると共に、デジタル値ＰＴＧ１Ｌに基づいて、ＰＭＯＳトランジスタ１４−１の導通又は非導通を制御する。
【００４２】
図１１は、図１０の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。図１１のフローチャートのステップＳ２１乃至Ｓ２５は、図８のフローチャートのステップＳ１乃至Ｓ５と同様である。但し、図８のフローチャートにおいて示されていた制御信号Ｃ１ＶＲをＨＩＧＨにする代わりに、図１１では制御信号Ｃ１ＶＲ０をＨＩＧＨにすることにより、トランスファーゲート１８−１を導通している。なお制御信号Ｃ１ＶＲ１はＬＯＷのままであり、トランスファーゲート２１−１を導通することはない。即ち、トランスファーゲート２１−１のフィードバック経路ではなく、トランスファーゲート１８−１のフィードバック経路を用いたフィードバック制御を行う。それ以外については、図１１に示す動作は図８に示す動作と同様である。
【００４３】
図１２は、図１０の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。図１２のフローチャートのステップＳ３１乃至Ｓ３５は、図９のフローチャートのステップＳ１１乃至Ｓ１５と同様である。但し、図９のフローチャートにおいて示されていた制御信号Ｃ１ＶＲをＨＩＧＨにする代わりに、図１２では制御信号Ｃ１ＶＲ１をＨＩＧＨにすることにより、トランスファーゲート２１−１を導通している。なお制御信号Ｃ１ＶＲ０はＬＯＷのままであり、トランスファーゲート１８−１を導通することはない。即ち、トランスファーゲート１８−１のフィードバック経路ではなく、トランスファーゲート２１−１のフィードバック経路を用いたフィードバック制御を行う。それ以外については、図１２に示す動作は図９に示す動作と同様である。
【００４４】
図１３は、第５の実施例による半導体集積回路の構成の一例を示す図である。図１３において、図１と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１３に示す半導体集積回路１０Ｄは、図１に示す構成に加え、トランスファーゲート３０−１及び３０−２、トランスファーゲート３１−１及び３１−２、インバータ３２−１及び３２−２、並びに抵抗素子Ｒ３１、Ｒ４１、Ｒ３２、及びＲ４２を含む。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００４５】
フィードバック制御回路は、誤差増幅器１３−１と基準電圧選択回路とを含む。基準電圧選択回路は、トランスファーゲート３０−１、トランスファーゲート３１−１、インバータ３２−１、並びに抵抗素子Ｒ３１及びＲ４１を含む。誤差増幅器１３−１は、反転入力に基準電圧を受け取り非反転入力にノードＮの電圧ＶＤＤＶ１に応じた電圧を受け取る。基準電圧選択回路は、第１の基準電圧Ｖｒｅｆと第２の基準電圧Ｖｒｅｆ・Ｒ４／（Ｒ３＋Ｒ４）との何れかを、選択的に誤差増幅器１３−１の反転入力に印加する。何れを選択するかは、制御信号Ｃ１ＲＥＦにより決定される。
【００４６】
図１に示す構成では、論理回路１２−１に印加する電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える場合に、ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬに設定するフィードバック制御を行っている。このフィードバック制御を有効にすることにより、第１の電源電圧ＶＤＤＨが降下してしまうことを避けている。しかしながら、フィードバック制御を行うために制御信号Ｃ１ＶＲ１をＨＩＧＨにしても、電圧ＶＤＤＶ１が最初から第２の電源電圧ＶＤＤＬとなっているため、ＰＭＯＳトランジスタ１４−１が適切にフィードバック制御される迄に時間がかかるという問題がある。
【００４７】
図１３に示す構成では、論理回路１２−１に印加する電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える場合に、ノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬより僅かに高い電圧に設定するフィードバック制御を行う。具体的には、基準電圧Ｖｒｅｆ、Ｒ１１の抵抗値、Ｒ２１の抵抗値、Ｒ３１の抵抗値、及びＲ４１の抵抗値は、以下の関係を満たすように設定される。
【００４８】
Vref=VDDL・[R21/(R11+R21)]・[(R31+R41)/R41]
=(VDDL+Vα)・[R21/(R11+R21)]                                      （４）
ここでＶαは、Ｒ３１／Ｒ４１に等しい正の電圧値であり、例えばＶＤＤＬの５％程度の大きさに設定される。ノードＮの電圧ＶＤＤＶ１を第１の電源電圧ＶＤＤＨから第２の電源電圧ＶＤＤＬに切り替える際には、誤差増幅器１３−１の反転入力に印加する基準電圧としてＶｒｅｆ・Ｒ４１／（Ｒ３１＋Ｒ４１）を用いる。即ち、ノードＮの電圧ＶＤＤＶ１をＶＤＤＬ程度の電圧値に設定するフィードバック制御を行う。またノードＮの電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから第１の電源電圧ＶＤＤＨに切り替える際には、誤差増幅器１３−１の反転入力に印加する基準電圧としてＶｒｅｆを用いる。即ち、ノードＮの電圧ＶＤＤＶ１を１．０５×ＶＤＤＬ程度の電圧値に設定するフィードバック制御を行う。これにより、電圧ＶＤＤＶ１を第２の電源電圧ＶＤＤＬから５％程度上昇させるフィードバック制御が働き、それ程時間がかかることなく、ＰＭＯＳトランジスタ１４−１が適切にフィードバック制御された状態になる。
【００４９】
図１４は、図１３の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すタイミング図である。図１４には、図２のタイミング図に示される各信号に加え、制御信号Ｃ１ＲＥＦが示されている。この制御信号Ｃ１ＲＥＦを電圧切り替え時にＨＩＧＨにしておくことにより、トランスファーゲート３１−１を導通させ、誤差増幅器１３−１の反転入力に印加する基準電圧としてＶｒｅｆ・Ｒ４１／（Ｒ３１＋Ｒ４１）を用いる。それ以外については、図１４に示す動作は図２に示す動作と同様である。
【００５０】
図１５は、図１３の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すタイミング図である。図１５には、図３のタイミング図に示される各信号に加え、制御信号Ｃ１ＲＥＦが示されている。この制御信号Ｃ１ＲＥＦを電圧切り替え時にＬＯＷにしておくことにより、トランスファーゲート３０−１を導通させ、誤差増幅器１３−１の反転入力に印加する基準電圧としてＶｒｅｆを用いる。それ以外については、図１５に示す動作は図３に示す動作と同様である。
【００５１】
図１６は、第６の実施例による半導体集積回路の構成の一例を示す図である。図１６において、図１３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１６に示す半導体集積回路１０Ｅにおいては、図１３の構成に加え、図７と同様のＡＤコンバータ２５−１、２５−２、２６−１、及び２６−２が設けられる。以下においては、論理回路１２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路１２−２に対する電源制御のための回路部分についても適用できる。
【００５２】
図１６に示す半導体集積回路１０Ｅにおいては、図１３に示す半導体集積回路１０Ｄの構成に加えＡＤコンバータ２５−１及び２６−１を設けることにより、ゲート電圧Ｖｐｔｇ１ｈ及びゲート電圧Ｖｐｔｇ１ｌを、それぞれデジタル値に変換する。パワーマネージメントユニット１１は、供給されたデジタル値ＰＴＧ１Ｈに基づいて、ＰＭＯＳトランジスタ１５−１の導通又は非導通を制御すると共に、デジタル値ＰＴＧ１Ｌに基づいて、ＰＭＯＳトランジスタ１４−１の導通又は非導通を制御する。
【００５３】
図１７は、図１６の半導体集積回路において論理回路１２−１へ供給する電源電圧を高電圧から低電圧に切り替える場合の動作の一例を示すフローチャートである。図１７のフローチャートのステップＳ４１乃至Ｓ４５は、図８のフローチャートのステップＳ１乃至Ｓ５と同様である。但し、制御信号Ｃ１ＲＥＦがＨＩＧＨである条件において、図１７のフローチャートのステップＳ４１乃至Ｓ４４が実行され、最後のステップＳ４５において、制御信号Ｃ１ＲＥＦがＨＩＧＨからＬＯＷに変化する。
【００５４】
図１８は、図１６の半導体集積回路において論理回路１２−１へ供給する電源電圧を低電圧から高電圧に切り替える場合の動作の一例を示すフローチャートである。図１８のフローチャートのステップＳ５１乃至Ｓ５５は、図９のフローチャートのステップＳ１１乃至Ｓ１５と同様である。但し、制御信号Ｃ１ＲＥＦがＨＩＧＨである条件において、図１７のフローチャートのステップＳ４１乃至Ｓ４４が実行され、最後のステップＳ４５において、制御信号Ｃ１ＲＥＦがＨＩＧＨからＬＯＷに変化する。
【００５５】
図１９は、第７の実施例による半導体集積回路の構成の一例を示す図である。ここまで説明した各実施例においては、第１の電源電圧ＶＤＤＨと第２の電源電圧ＶＤＤＬとの２つの電源電圧が用いられたが、電源電圧の数は２個に限定されることなく、２個以上の任意の個数であってよい。図１９に示す半導体集積回路１０Ｆにおいては、４つの電源電圧ＶＤＤ０乃至ＶＤＤ３が用いられる。
【００５６】
図１９に示す半導体集積回路１０Ｆは、パワーマネージメントユニット５１、論理回路５２−１、及び論理回路５２−２を含む。半導体集積回路１０Ｆは更に、誤差増幅器４０−１乃至４０−３、ＰＭＯＳトランジスタ４１−１乃至４１−４、トランスファーゲート４２−１乃至４２−３、インバータ４３−１乃至４３−３、ＮＭＯＳトランジスタ４４−１乃至４４−３を含む。半導体集積回路１０Ｆは更に、ＰＭＯＳトランジスタ４５−１乃至４５−３、インバータ４６−１乃至４６−３、抵抗素子Ｒ１−１乃至Ｒ１−３、及び抵抗素子Ｒ２−１乃至Ｒ２−３を含む。半導体集積回路１０Ｆは更に、誤差増幅器６０−１乃至６０−３、ＰＭＯＳトランジスタ６１−１乃至６１−４、トランスファーゲート６２−１乃至６２−３、インバータ６３−１乃至６３−３、ＮＭＯＳトランジスタ６４−１乃至６４−３を含む。半導体集積回路１０Ｆは更に、ＰＭＯＳトランジスタ６５−１乃至６５−３、インバータ６６−１乃至６６−３、抵抗素子Ｒ３−１乃至Ｒ３−３、及び抵抗素子Ｒ４−１乃至Ｒ４−３を含む。論理回路５２−１に対する電源制御のための回路部分と論理回路５２−２に対する電源制御のための回路部分とは、同一の構成であり、同様に動作する。以下においては、論理回路５２−１に対する電源制御のための回路部分についてのみ説明するが、同様の説明が論理回路５２−２に対する電源制御のための回路部分についても適用できる。
【００５７】
半導体集積回路１０Ｆには、４つの異なる電圧値の電源電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３が供給される。ＶＤＤ３が最も電圧が高く、ＶＤＤ２がその次に高く、ＶＤＤ１はＶＤＤ２よりも低く、ＶＤＤ０は最も電圧が低い。ＰＭＯＳトランジスタ４１−１は、電源電圧ＶＤＤ３を論理回路５２−１に供給する経路に設けられ、略完全な導通状態、略完全な非導通状態、又はフィードバック制御により調整された導通状態の何れかに設定される。この状態設定は、パワーマネージメントユニット１１が生成する制御信号Ｃ１ＯＮ３、Ｃ１ＯＦＦ３、Ｃ１ＶＲ３により行われる。電源電圧ＶＤＤ２に対して設けられたＰＭＯＳトランジスタ４１−２及び電源電圧ＶＤＤ１に対して設けられたＰＭＯＳトランジスタ４１−３についても同様である。ＰＭＯＳトランジスタ４１−２に対する制御信号はＣ１ＯＮ２、Ｃ１ＯＦＦ２、Ｃ１ＶＲ２であり、ＰＭＯＳトランジスタ４１−３に対する制御信号はＣ１ＯＮ１、Ｃ１ＯＦＦ１、Ｃ１ＶＲ１である。
【００５８】
ＰＭＯＳトランジスタ４１−４は、電源電圧ＶＤＤ０を論理回路５２−１に供給する経路に設けられ、略完全な導通状態又は略完全な非導通状態の何れかに設定される。この状態設定は、パワーマネージメントユニット１１が生成する制御信号Ｖｐｔｇ１０により行われる。
【００５９】
誤差増幅器４０−１乃至４０−３は、フィードバック制御回路として機能し、ＰＭＯＳトランジスタ４１−１乃至４１−３それぞれの導通状態を同様に制御する。誤差増幅器４０−１を例にとり説明すると、誤差増幅器４０−１は、ＰＭＯＳトランジスタ４１−１乃至４１−４のドレインに共通に結合されるノードＮの電圧ＶＤＤＶ１に応じて、ＰＭＯＳトランジスタ４１−１の導通状態をフィードバック制御する。具体的には、ノードＮの電圧ＶＤＤＶ１を抵抗素子Ｒ１−１とＲ２−１とにより分圧した電圧を、トランスファーゲート４２−１を介して、誤差増幅器４０−１の非反転入力にフィードバックする。誤差増幅器４０−１は、反転入力に基準電圧Ｖｒｅｆを受け取り、非反転入力にノードＮの電圧ＶＤＤＶ１に応じた電圧（ＶＤＤＶ１×Ｒ２−１／（Ｒ１−１  ＋  Ｒ２−１））を受け取る。誤差増幅器４０−１の出力信号Ｖｐｔｇ１３が、ＰＭＯＳトランジスタ４１−１のゲート端子に印加される。なお基準電圧Ｖｒｅｆ、Ｒ１−１の抵抗値、及びＲ２−１の抵抗値は、以下の関係を満たすように設定される。
【００６０】
Vref=VDD2・R2-1/(R1-1  +  R2-1)                                        （５）
誤差増幅器４０−２及び４０−３によるフィードバック制御についても上記と同様であり、各抵抗値は以下の関係を満たすように設定される。
【００６１】
Vref=VDD1・R2-2/(R1-2  +  R2-2)                                        （６）
Vref=VDD0・R2-3/(R1-3  +  R2-3)                                        （７）
トランスファーゲート４２−１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に接続したものであり、フィードバック制御回路である誤差増幅器４０−１へと電圧をフィードバックするフィードバック経路に設けられている。パワーマネージメントユニット１１からの制御信号Ｃ１ＶＲ３により、トランスファーゲート４２−１の導通又は非導通を制御することにより、フィードバック制御回路によるフィードバック制御を有効とするか否かを制御する。トランスファーゲート４２−２及び４２−３も、トランスファーゲート４２−１と同様に動作する。
【００６２】
パワーマネージメントユニット５１が、制御信号Ｃ１ＯＦＦ３によりＰＭＯＳトランジスタ４５−１の導通又は非導通を制御する。ＰＭＯＳトランジスタ４５−１は、誤差増幅器４０−１の非反転入力と電源電圧ＶＤＤ３との間に設けられている。ＰＭＯＳトランジスタ４５−１の導通又は非導通を制御することにより、誤差増幅器４０−１を介して、ＰＭＯＳトランジスタ４１−１が非導通となる電圧をＰＭＯＳトランジスタ４１−１のゲート端子に印加するか否かを制御することができる。同様に、パワーマネージメントユニット５１が、制御信号Ｃ１ＯＮ３によりＮＭＯＳトランジスタ４４−１の導通又は非導通を制御する。ＮＭＯＳトランジスタ４４−１は、誤差増幅器４０−１の非反転入力とグラウンド電圧との間に設けられている。ＮＭＯＳトランジスタ４４−１の導通又は非導通を制御することにより、誤差増幅器４０−１を介して、ＰＭＯＳトランジスタ４１−１が導通となる電圧をＰＭＯＳトランジスタ４１−１のゲート端子に印加するか否かを制御することができる。ＰＭＯＳトランジスタ４５−２及び４５−３並びにＮＭＯＳトランジスタ４４−２及び４４−３も、ＰＭＯＳトランジスタ４５−１及びＮＭＯＳトランジスタ４４−１と同様に動作する。
【００６３】
図２０は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ３からＶＤＤ２に切り替える場合の動作の一例を示すタイミング図である。初期状態において、制御信号Ｃ１ＯＦＦ３、Ｃ１ＯＮ３、及びＣ１ＶＲ３は、それぞれＬＯＷ、ＨＩＧＨ、及びＬＯＷとなっている。従って、ＰＭＯＳトランジスタ４５−１、ＮＭＯＳトランジスタ４４−１、及びトランスファーゲート４２−１は、それぞれ非導通、導通、及び非導通となる。その結果、誤差増幅器４０−１の非反転入力がグランド電圧（ＬＯＷ）と等しくなり、ＰＭＯＳトランジスタ４１−１のゲート端子の電圧Ｖｐｔｇ１３がＬＯＷとなり、ＰＭＯＳトランジスタ４１−１が導通状態となる。またこの初期状態において、制御信号Ｃ１ＯＦＦ２及びＣ１ＯＮ２は、それぞれＨＩＧＨ及びＬＯＷであり、ＰＭＯＳトランジスタ４１−２のゲート電圧Ｖｐｔｇ１２はＨＩＧＨであり、ＰＭＯＳトランジスタ４１−２は非導通状態となる。従って初期状態において、ノードＮの電圧ＶＤＤＶ１は、電源電圧ＶＤＤ３に等しくなる。
【００６４】
上記初期状態から、制御信号Ｃ１ＶＲ３をＬＯＷからＨＩＧＨに変化させ、トランスファーゲート４２−１を導通状態とし、誤差増幅器４０−１への電圧フィードバック経路を導通させる。その後、制御信号Ｃ１ＯＮ３をＨＩＧＨからＬＯＷに変化させ、ＮＭＯＳトランジスタ４４−１を非導通状態とする。これにより、誤差増幅器４０−１の非反転入力には、ノードＮの電圧ＶＤＤＶ１に応じた電圧が印加され、ＰＭＯＳトランジスタ４１−１の導通状態がフィードバック制御される。このフィードバック制御により、誤差増幅器４０−１の非反転入力に印加される電圧が基準電圧Ｖｒｅｆに略等しくなるように制御され、前記式（５）から分かるように、ノードＮの電圧ＶＤＤＶ１は電源電圧ＶＤＤ２に等しくなる。このフィードバック制御が働いている期間において、ＰＭＯＳトランジスタ４１−１のゲート端子の電圧Ｖｐｔｇ１３は、フィードバック制御によりＨＩＧＨでもＬＯＷでもない中間の電位に設定されている。
【００６５】
上記のようにフィードバック制御によりノードＮの電圧ＶＤＤＶ１が電源電圧ＶＤＤ２に設定されるタイミングを見計らって、その後、制御信号Ｃ１ＯＦＦ２及びＣ１ＯＮ２をそれぞれＬＯＷ及びＨＩＧＨに変化させる。これにより、ＰＭＯＳトランジスタ４１−２のゲート電圧Ｖｐｔｇ１２をＨＩＧＨからＬＯＷに変化させる。これによりＰＭＯＳトランジスタ４１−２が導通し、ノードＮは電源電圧ＶＤＤ２に接続される。このとき、ＰＭＯＳトランジスタ４１−１は、電源電圧ＶＤＤ３を降圧することにより生成したノードＮの電圧ＶＤＤＶ１が、電源電圧ＶＤＤ２に等しくなるような導通状態即ち抵抗値に設定されている。従って、ＰＭＯＳトランジスタ４１−２が導通して、電源電圧ＶＤＤ３と電源電圧ＶＤＤ２とが電気的に接続されても、ＰＭＯＳトランジスタ４１−１を介して追加の電流が流れることはなく、電源電圧ＶＤＤ３が降下することがない。
【００６６】
その後、制御信号Ｃ１ＯＦＦ３をＬＯＷからＨＩＧＨに変化させ、更に、制御信号Ｃ１ＶＲ３をＨＩＧＨからＬＯＷに変化させる。これにより、ＰＭＯＳトランジスタ４５−１が導通して誤差増幅器４０−１の非反転入力が電源電圧ＶＤＤ３に接続され、更に、トランスファーゲート４２−１が非導通となりフィードバック制御が停止する。その結果、誤差増幅器４０−１の出力であるＰＭＯＳトランジスタ４１−１のゲート端子電圧Ｖｐｔｇ１３がＨＩＧＨとなり、ＰＭＯＳトランジスタ４１−１が非導通状態となる。これにより、論理回路５２−１には、ＰＭＯＳトランジスタ４１−２を介して電源電圧ＶＤＤ２のみが印加される状態となる。
【００６７】
図２１は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ２からＶＤＤ１に切り替える場合の動作の一例を示すタイミング図である。図２０に示す制御信号Ｃ１ＯＦＦ３、Ｃ１ＯＮ３、Ｃ１ＶＲ３、Ｃ１ＯＦＦ２、Ｃ１ＯＮ２が、図２１では制御信号Ｃ１ＯＦＦ２、Ｃ１ＯＮ２、Ｃ１ＶＲ２、Ｃ１ＯＦＦ１、Ｃ１ＯＮ１に置き換えられている。その結果、図２１に示すゲート電圧Ｖｐｔｇ１２及びＶｐｔｇ１１が、それぞれ、図２０に示すゲート電圧Ｖｐｔｇ１３及びＶｐｔｇ１２と同様な変化を示す。従って、電源電圧ＶＤＤ２の低下を引き起こすことなく、ノードＮの電圧ＶＤＤＶ１をＶＤＤ２からＶＤＤ１に降下させることができる。
【００６８】
図２２は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ１からＶＤＤ０に切り替える場合の動作の一例を示すタイミング図である。これは第１の実施例の場合の図２と同様のタイミング図となる。図２に示す制御信号Ｃ１ＯＦＦ、Ｃ１ＯＮ、Ｃ１ＶＲが、図２２では制御信号Ｃ１ＯＦＦ１、Ｃ１ＯＮ１、Ｃ１ＶＲ１に置き換えられている。その結果、図２２に示すゲート電圧Ｖｐｔｇ１１及びＶｐｔｇ１０が、それぞれ、図２に示すゲート電圧Ｖｐｔｇ１ｈ及びＶｐｔｇ１ｌと同様な変化を示す。従って、電源電圧ＶＤＤ１の低下を引き起こすことなく、ノードＮの電圧ＶＤＤＶ１をＶＤＤ１からＶＤＤ０に降下させることができる。
【００６９】
図２３は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ０からＶＤＤ１に切り替える場合の動作の一例を示すタイミング図である。これは第１の実施例の場合の図３と同様のタイミング図となる。図３に示す制御信号Ｃ１ＯＦＦ、Ｃ１ＯＮ、Ｃ１ＶＲが、図２２では制御信号Ｃ１ＯＦＦ１、Ｃ１ＯＮ１、Ｃ１ＶＲ１に置き換えられている。その結果、図２２に示すゲート電圧Ｖｐｔｇ１１及びＶｐｔｇ１０が、それぞれ、図３に示すゲート電圧Ｖｐｔｇ１ｈ及びＶｐｔｇ１ｌと同様な変化を示す。従って、電源電圧ＶＤＤ１の低下を引き起こすことなく、ノードＮの電圧ＶＤＤＶ１をＶＤＤ０からＶＤＤ１に上昇させることができる。
【００７０】
図２４は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ１からＶＤＤ２に切り替える場合の動作の一例を示すタイミング図である。初期状態において、制御信号Ｃ１ＯＦＦ２、Ｃ１ＯＮ２、及びＣ１ＶＲ２は、それぞれＨＩＧＨ、ＬＯＷ、及びＬＯＷとなっている。従って、ＰＭＯＳトランジスタ４５−２、ＮＭＯＳトランジスタ４４−２、及びトランスファーゲート４２−２は、それぞれ導通、非導通、及び非導通となる。その結果、誤差増幅器４０−２の非反転入力が電源電圧ＶＤＤ３と等しくなり、ＰＭＯＳトランジスタ４１−２のゲート端子の電圧Ｖｐｔｇ１２がＨＩＧＨとなり、ＰＭＯＳトランジスタ４１−２が非導通状態となる。またこの初期状態において、制御信号Ｃ１ＯＦＦ１及びＣ１ＯＮ１は、それぞれＬＯＷ及びＨＩＧＨであり、ＰＭＯＳトランジスタ４１−１のゲート電圧Ｖｐｔｇ１１はＬＯＷであり、ＰＭＯＳトランジスタ４１−１は導通状態となる。従って初期状態において、ノードＮの電圧ＶＤＤＶ１は、電源電圧ＶＤＤ１に等しくなる。
【００７１】
上記初期状態から、制御信号Ｃ１ＶＲ２をＬＯＷからＨＩＧＨに変化させ、トランスファーゲート４２−２を導通状態とし、誤差増幅器４０−２への電圧フィードバック経路を導通させる。その後、制御信号Ｃ１ＯＦＦ２をＨＩＧＨからＬＯＷに変化させ、ＰＭＯＳトランジスタ４５−２を非導通状態とする。これにより、誤差増幅器４０−２の非反転入力には、ノードＮの電圧ＶＤＤＶ１に応じた電圧が印加され、ＰＭＯＳトランジスタ４１−２の導通状態がフィードバック制御される。このフィードバック制御により、誤差増幅器４０−２の非反転入力に印加される電圧が基準電圧Ｖｒｅｆに略等しくなるように制御される。その結果、前記式（６）から分かるように、電源電圧ＶＤＤ２を降圧して生成したノードＮの電圧ＶＤＤＶ１が電源電圧ＶＤＤ１に等しくなるように、ＰＭＯＳトランジスタ４１−２の抵抗値が適切な値に調整される。このフィードバック制御が働いている期間において、ＰＭＯＳトランジスタ４１−２のゲート端子の電圧Ｖｐｔｇ１２は、フィードバック制御によりＨＩＧＨでもＬＯＷでもない中間の電位に設定されている。
【００７２】
上記のようにフィードバック制御によりＰＭＯＳトランジスタ４１−２の抵抗値が適切な値に設定されたタイミングを見計らって、その後、制御信号Ｃ１ＯＦＦ１及びＣ１ＯＮ１をそれぞれＨＩＧＨ及びＬＯＷに変化させる。これにより、ＰＭＯＳトランジスタ４１−３のゲート電圧Ｖｐｔｇ１１をＬＯＷからＨＩＧＨに変化させる。これによりＰＭＯＳトランジスタ４１−３が非導通となり、ノードＮは電源電圧ＶＤＤ１から切断される。このとき、ＰＭＯＳトランジスタ４１−２は、電源電圧ＶＤＤ２を降圧することにより生成したノードＮの電圧ＶＤＤＶ１が、電源電圧ＶＤＤ１に等しくなるような導通状態即ち抵抗値に設定されている。従って、ＰＭＯＳトランジスタ４１−３が遮断して、電源電圧ＶＤＤ１が電気的にノードＮから切断されても、ノードＮの電圧ＶＤＤＶ１が変化することがない。
【００７３】
その後、制御信号Ｃ１ＯＮ２をＬＯＷからＨＩＧＨに変化させ、更に、制御信号Ｃ１ＶＲ２をＨＩＧＨからＬＯＷに変化させる。これにより、ＮＭＯＳトランジスタ４４−２が導通して誤差増幅器４０−２の非反転入力がグランド電圧に接続され、更に、トランスファーゲート４２−２が非導通となりフィードバック制御が停止する。その結果、誤差増幅器４０−２の出力であるＰＭＯＳトランジスタ４１−２のゲート端子電圧Ｖｐｔｇ１２がＬＯＷとなり、ＰＭＯＳトランジスタ４１−２が導通状態となる。これにより、論理回路５２−１には、ＰＭＯＳトランジスタ４１−２を介して電源電圧ＶＤＤ２のみが印加される状態となる。
【００７４】
図２５は、図１９の半導体集積回路において論理回路５２−１へ供給する電源電圧をＶＤＤ２からＶＤＤ３に切り替える場合の動作の一例を示すタイミング図である。図２４に示す制御信号Ｃ１ＯＦＦ２、Ｃ１ＯＮ２、Ｃ１ＶＲ２、Ｃ１ＯＦＦ１、Ｃ１ＯＮ１が、図２５では制御信号Ｃ１ＯＦＦ３、Ｃ１ＯＮ３、Ｃ１ＶＲ３、Ｃ１ＯＦＦ２、Ｃ１ＯＮ２に置き換えられている。その結果、図２５に示すゲート電圧Ｖｐｔｇ１３及びＶｐｔｇ１２が、それぞれ、図２４に示すゲート電圧Ｖｐｔｇ１２及びＶｐｔｇ１１と同様な変化を示す。従って、電源電圧ＶＤＤ３の低下を引き起こすことなく、ノードＮの電圧ＶＤＤＶ１をＶＤＤ２からＶＤＤ３に上昇させることができる。
【００７５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００７６】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ  半導体集積回路
１１  パワーマネージメントユニット
１２−１，１２−２  論理回路
１３−１，１３−２  誤差増幅器
５１  パワーマネージメントユニット
５２−１，５２−２  論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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