(57)【要約】【課題】デバイス特性を向上させた半導体装置を製造する方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、ドレイン層の表面から内部にかけて設けられたドリフト領域と、ドリフト領域の表面から内部にかけて設けられたベース領域であって表面から内部に向かって延在する第１トレンチを有するベース領域と、を形成し、表面から内部に向かって延在する第２トレンチを有するソース領域を形成し、第２トレンチ内に、犠牲層を形成し、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達する第３トレンチを形成し、第３トレンチ内にゲート絶縁膜を介してゲート電極を形成し、犠牲層を除去し、第２トレンチ内に、導電層を形成し、導電層に電気的に接続されたソース電極と、ドレイン層に電気的に接続されたドレイン電極と、を形成する。【選択図】図１
2013065702.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域であって表面から内部に向かって延在する第１トレンチを有する前記ベース領域と、を形成する工程と、
前記第１トレンチの底面および側面から成長される第１導電形のソース領域であって、表面から内部に向かって延在する第２トレンチを有する前記ソース領域を形成する工程と、
前記第２トレンチ内に、犠牲層を形成する工程と、
前記ドレイン層の裏面に対して平行な方向において、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第３トレンチを形成する工程と、
前記第３トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２トレンチ内から前記犠牲層を除去する工程と、
前記犠牲層が除去された前記第２トレンチ内に、導電層を形成する工程と、
前記導電層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、
を備え、
前記第２トレンチ内に前記犠牲層を形成する前に、前記ベース領域の表面および前記ソース領域の表面を面一にし、
前記第２トレンチ内に、前記導電層を形成する際に、前記導電層を前記ゲート電極の上に形成する半導体装置の製造方法。
【請求項２】
第１導電形のドレイン層と、前記ドレイン層の表面から内部にかけてトレンチ状に設けられた第１導電形のドリフト領域と、前記ドリフト領域の表面から内部にかけてトレンチ状に設けられた第２導電形のベース領域であって表面から内部に向かって延在する第１トレンチを有する前記ベース領域と、を形成する工程と、
前記第１トレンチの底面および側面から成長される第１導電形のソース領域であって、表面から内部に向かって延在する第２トレンチを有する前記ソース領域を形成する工程と、
前記第２トレンチ内に、犠牲層を形成する工程と、
前記ドレイン層の裏面に対して平行な方向において、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト領域の一部にまで到達する第３トレンチを形成する工程と、
前記第３トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２トレンチ内から前記犠牲層を除去する工程と、
前記犠牲層が除去された前記第２トレンチ内に、導電層を形成する工程と、
前記導電層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記第２トレンチ内に前記犠牲層を形成する前に、前記ベース領域の表面および前記ソース領域の表面を面一にする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２トレンチ内に、前記導電層を形成する際に、前記導電層を前記ゲート電極の上に形成する請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記第２トレンチ内に前記犠牲層を形成した後、前記ベース領域の表面および前記ソース領域の表面を面一にする請求項２記載の半導体装置の製造方法。
【請求項６】
前記ドリフト領域、前記ベース領域、および前記ソース領域をエピタキシャル成長法によって形成し、前記導電層を化学的気相成長法、原子層堆積法、パルス核層法のいずれかによって形成する請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）チャネル構造を有する電界効果型トランジスタ（以下、半導体装置）においては、チャネル密度を増加させる構造として、３次元型構造のものがある。
【０００３】
３次元型構造の半導体装置では、半導体基板の主面に対して、垂直な方向に、ソース領域、ベース領域、およびドレイン領域のそれぞれを延設し、さらに、トレンチ型のゲート電極を設ける。このような構造の半導体装置であれば、チャネル領域が半導体基板の主面と平行な方向に形成されるとともに、チャネル領域が半導体基板の主面に対し、垂直な方向にも形成される。このため、チャネル密度が大幅に向上する。そして、この種の半導体装置においては、一般的にドリフト層、ベース領域、およびソース領域をエピタキシャル成長法によって形成している。さらに、動作速度を向上させるために、ソース領域に低抵抗材の埋め込み、この低抵抗材にソース電極を繋げる場合もある。
【０００４】
しかし、ベース領域内に形成されるソース領域のアスペクト比は高く、エピタキシャル成長法によって均一な層のソース領域を形成することは難しい。また、微細化が進んだ現在においては、低抵抗材を形成するためのトレンチをソース領域内に精度よく、垂直に形成することが困難になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、デバイス特性を向上させた半導体装置を製造する方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法は、ドレイン層の表面から内部にかけて設けられたドリフト領域と、ドリフト領域の表面から内部にかけて設けられたベース領域であって表面から内部に向かって延在する第１トレンチを有するベース領域と、を形成し、表面から内部に向かって延在する第２トレンチを有するソース領域を形成し、第２トレンチ内に、犠牲層を形成し、ソース領域の一部から、ソース領域の一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達する第３トレンチを形成し、第３トレンチ内にゲート絶縁膜を介してゲート電極を形成し、犠牲層を除去し、第２トレンチ内に、導電層を形成し、導電層に電気的に接続されたソース電極と、ドレイン層に電気的に接続されたドレイン電極と、を形成する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＡ−Ａ位置における断面模式図である。
【図２】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図３】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図９】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図１０】参考例に係る半導体装置の製造過程を説明するための断面模式図である。
【図１１】ソース領域の表面から内部にかけてトレンチを形成する方法を説明するための断面模式図である。
【図１２】第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図１３】第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図１４】第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。  
（第１実施形態）  
まず、第１実施形態に係る半導体装置の製造方法を説明する前に、第１実施形態に係る半導体装置の製造方法で形成された半導体装置の形態について説明する。
【００１０】
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、斜視模式図、（ｂ）は、（ａ）のＡ−Ａ位置における断面模式図である。図１（ａ）では、半導体装置の内部を観察できるように、半導体装置１の一部の内部が表示されている。なお、図１には、半導体装置の主電極であるソース電極とドレイン電極とが表示されていない。
【００１１】
半導体装置１は、ｎ＋形（第１導電形）のドレイン層１０を有し、ドレイン層１０の表面１０ａから内部にかけて、ドレイン層１０に選択的に設けられたｎ形（第１導電形）のドリフト領域１１を有する。半導体装置１は、ドリフト領域１１の表面１１ａから内部にかけて、ドリフト領域１１に選択的に設けられたｐ形（第２導電形）のベース領域１２を有する。半導体装置１は、ベース領域１２の表面１２ａから内部にかけて、ベース領域１２に選択的に設けられた、ｎ＋形のソース領域１４を有する。ソース領域１４の表面１４ａから内部にかけては、低抵抗材である導電層１５が設けられている。すなわち、ソース領域１４には、導電層１５が接続されている。ドレイン層１０の表面１０ａには、絶縁層１８が設けられている。
【００１２】
また、半導体装置１においては、トレンチ状のゲート電極２０が設けられている。ゲート電極２０は、ドレイン層１０の裏面１０ｒに対して平行な方向において、ソース領域１４の一部から、この一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達している。なお、本願明細書において、「平行」とは、数学的に厳密に平行なものだけではなく、実質的に平行なものも含むものとする。ゲート電極２０とドリフト領域１１との間、ゲート電極２０とベース領域１２との間、ベース領域１２とソース領域１４との間、およびゲート電極２０とソース領域１４との間には、ゲート絶縁膜２１が設けられている。
【００１３】
導電層１５には、半導体装置１の主電極であるソース電極（図１では不図示）が接続されている。導電層１５は、ソース電極に接続されていることから、導電層１５自体をソース電極と呼称してもよい。ドレイン層１０の下面には、半導体装置１の別の主電極であるドレイン電極（図１では不図示）が接続されている。
【００１４】
ドレイン層１０、ドリフト領域１１、ベース領域１２、およびソース領域１４の主成分は、例えば、シリコン（Ｓｉ）である。ｎ形（第１導電形）の不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等が挙げられる。ｐ形（第２導電形）の不純物元素としては、ボロン（Ｂ）等が挙げられる。導電層１５の材質は、例えば、タングステン（Ｗ）である。
ゲート電極２０の材質は、例えば、ポリシリコンである。ゲート絶縁膜２１、絶縁層１８の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。
【００１５】
次に、半導体装置１の製造過程について説明する。  
図２〜図９は、第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図２〜図９には、図１（ａ）のＡ−Ａ位置における断面が表示されている。
【００１６】
まず、図２（ａ）に示すように、半導体結晶基板であるドレイン層１０の上に、絶縁層１８を熱酸化法によって形成する。絶縁層１８は、熱酸化膜であってもよく、熱酸化膜と窒化膜とを含む積層膜でもよい。また、絶縁層１８を化学的気相成長法（Chemical Vapor Deposition,CVD）によって形成してもよい。
【００１７】
次に、図２（ｂ）に示すように、レジスト等のマスク部材８０を絶縁層１８の上に選択的に形成し、マスク部材８０から表出された絶縁層１８およびドレイン層１０をエッチングによって除去する。このエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。これにより、ドレイン層１０の表面１０ａから内部にかけて、トレンチ３０が形成される。
【００１８】
次に、図３（ａ）に示すように、マスク部材８０を除去する。  
次に、図３（ｂ）に示すように、エピタキシャル成長法によって、トレンチ３０の底面１０ｂの上および側面１０ｗの上に、半導体結晶であるドリフト領域１１を形成する。ドリフト領域１１は、絶縁層１８の表面を覆うように形成される。但し、トレンチ３０内の全てをドリフト領域１１によって埋設（充填）しない。すなわち、ドリフト領域１１の表面１１ａから内部にかけて、トレンチ３１が形成されるようにドリフト領域１１を形成する。
【００１９】
続いて、エピタキシャル成長法によって、トレンチ３１の底面１１ｂの上および側面１１ｗの上に、半導体結晶であるベース領域１２を形成する。ベース領域１２は、ドリフト領域１１の表面１１ａを覆うように形成される。但し、トレンチ３１内の全てをベース領域１２によって埋設（充填）しない。すなわち、ベース領域１２の表面１２ａから内部にかけて、トレンチ３２（第１トレンチ）が形成されるようにベース領域１２を形成する。
【００２０】
この段階で、ドレイン層１０と、ドレイン層１０の表面１０ａから内部にかけてトレンチ状に設けられたドリフト領域１１と、ドリフト領域１１の表面１１ａから内部にかけてトレンチ状に設けられたベース領域１２であって、表面１２ａから内部に向かって延在するトレンチ３２を有するベース領域１２と、が準備される。
【００２１】
続いて、エピタキシャル成長法によって、トレンチ３２の底面１２ｂの上および側面１２ｗの上に、半導体結晶であるソース領域１４を形成する。ソース領域１４は、ベース領域１２の表面１２ａを覆うように形成される。但し、トレンチ３２内の全てをソース領域１４によって埋設（充填）しない。すなわち、ソース領域１４の表面１４ａから内部にかけて、トレンチ３３（第２トレンチ）が形成されるようにソース領域１４を形成する。すなわち、トレンチ３２内を完全にはソース領域１４で充填せず、表面１４ａから内部に向かって延在するトレンチ３３を有するソース領域１４が形成される。
【００２２】
この段階で、ドレイン層１０と、ドレイン層１０の表面１０ａから内部にかけてトレンチ状に設けられたドリフト領域１１と、ドリフト領域１１の表面１１ａから内部にかけてトレンチ状に設けられたベース領域１２と、ベース領域１２の表面１２ａから内部にかけてトレンチ状に設けられたソース領域１４であって表面１４ａから内部に向かって延在するトレンチ３３を有するソース領域１４と、を有する半導体層１６が形成される。
【００２３】
次に、図４（ａ）に示すように、ドリフト領域１１の表面１１ａ、ベース領域１２の表面１２ａ、およびソース領域１４の表面１４ａをＣＭＰ（Chemical Mecanical Polishing）によって面一にする。ＣＭＰ処理中には、絶縁層１８がストップ層として機能する。ＣＭＰ処理を施すと、トレンチ３３内に異物（残渣）が残る場合があるが、このような異物はＣＭＰ処理後、洗浄によって除去する。  
なお、本願明細書において「面一」とは、表面１２ａと表面１４ａとが厳密に同一平面上にあるものだけでなはく、ＣＭＰ処理あるいはその他のエッチングや研磨などの方法により表面１２ａと表面１４ａとが近いレベルに調整されたものも含むものとする。
【００２４】
その後、図４（ｂ）に示すように、トレンチ３３内に犠牲層４１を形成する。犠牲層４１は、絶縁層１８の表面、ベース領域１２の表面１２ａ、およびソース領域１４の表面１４ａを覆うように形成される。犠牲層４１は、例えば、ＣＶＤによって形成される。犠牲層４１の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。犠牲層４１については、トレンチ３３内を完全に埋め込む必要はない。すなわち、トレンチ３３の上部が犠牲層４１によって閉口され、犠牲層４１内にボイドやスリットがある形態も第１実施形態に含まれる。トレンチ３３の上部が犠牲層４１によって閉口されていれば、トレンチ３３内には、後述する導電層１５以外の層が形成されない。このため、トレンチ３３の上部が犠牲層４１によって閉口された形態も第１実施形態に含まれる。
【００２５】
犠牲層４１の原材料としては、例えば、コロイダルシリカ、ＴＥＯＳ（Tetraethyl Orthosilicate）等が用いられる。続いて、ゲート電極を加工するためのマスク部材８１を犠牲層４１の上に形成する。ＴＥＯＳを用いて犠牲層４１を形成した場合は、マスク部材８１を特に形成せず、犠牲層４１（ＴＥＯＳ膜）をマスク部材８１の代用部材としてもよい。この場合、マスク部材８１を形成しない分、製造工程の短縮化を図ることができる。
【００２６】
次に、図５（ａ）に示すように、マスク部材８１から表出されたソース領域１４、ベース領域１２、およびドリフト領域１１をＲＩＥによって除去する。これにより、ドレイン層１０の裏面１０ｒに対して平行な方向において、ソース領域１４の一部から、この一部に隣接するベース領域１２を貫通して、ドリフト領域１１の一部にまで到達するトレンチ３５（第３トレンチ）が形成される。
【００２７】
次に、図５（ｂ）に示すように、マスク部材８１を除去する。
【００２８】
次に、図６（ａ）に示すように、トレンチ３５内、半導体層の上、および犠牲層４１の上に、ゲート絶縁膜２１を介して、ゲート電極２０を形成する。この段階では、ゲート絶縁膜２１を介して、絶縁層１８の表面、ベース領域１２の表面１２ａ、ソース領域１４の表面１４ａ、および犠牲層４１の表面を覆うようにゲート電極２０を形成する。ゲート絶縁膜２１は、熱酸化法またはＣＶＤによって形成される。ゲート電極２０は、ＣＶＤによって形成される。
【００２９】
次に、図６（ｂ）に示すように、ゲート電極２０の上に、レジスト、酸化膜等からなるマスク部材８２を選択的に形成する。続いて、ウェットエッチング、化学ドライエッチング（Chemical Dry Ecthing,CDE）、ＲＩＥによって、マスク部材８２から表出されたゲート電極２０の余剰部分およびゲート絶縁膜２１の余剰部分を除去（エッチバック）する。これにより、ドリフト領域１１、ベース領域１２、ソース領域１４、犠牲層４１が露出する。
【００３０】
この段階で、絶縁層１８の上およびドリフト領域１１の上には、トレンチ３５内のゲート電極２０に接続されたポリシリコン層２２が残存する。このポリシリコン層２２は、ゲート配線として機能する。
【００３１】
次に、図７（ａ）に示すように、ゲート絶縁膜２１およびゲート電極２０を覆う、レジストからなるマスク部材８３を形成する。続いて、犠牲層４１をウェットエッチングによってトレンチ３３から除去する。
【００３２】
次に、図７（ｂ）に示すように、犠牲層４１が除去されたトレンチ３３内に、導電層１５を形成する。導電層１５は、埋め込み性が良好なＣＶＤ、原子層堆積法（Atomic Layer Deposition,ALD）、パルス核層法（Pulsed Nucleation Layer,PNL）等によって形成される。ＰＮＬプロセスでは、還元剤、パージ用ガス、および金属元素含有ガスのパルスがトレンチ３３に供給される。ＰＮＬプロセスは、核生成層が所望の厚さになるまで、各パルスの供給が周期的に繰り返される。この段階では、ＣＶＤ、ＡＬＤ、ＰＮＬ法等を組み合わせて導電層１５を形成してもよい。
【００３３】
例えば、導電層１５の材質がタングステン（Ｗ）である場合、ＰＮＬ法もしくはＡＬＤ法によってタングステンを含むＷＦ６ガスと、還元ガス（ＳｉＨ４またはＢ２Ｈ６）を交互にトレンチ３３内に晒して、まずは導電層１５の核生成層を形成する。核生成層は、導電層１５の初期層である。次いで、ＣＶＤによって、核生成層の上にバルク状の導電層１５を形成する。これにより、導電層１５は、ゲート電極２０、ドリフト領域１１の一部、ベース領域１２、およびソース領域１４が導電層１５によって覆われる。実施形態では、初期層をＰＮＬ法もしくはＡＬＤ法で形成し、その後、ＣＶＤによって導電層１５を形成する。これにより、良質な導電層１５が形成され、さらに大幅にスループットが向上する。
【００３４】
次に、図８（ａ）に示すように、ゲート電極２０上の導電層１５およびポリシリコン層２２を覆う、レジストからなるマスク部材８４を形成する。
【００３５】
次に、図８（ｂ）に示すように、マスク部材８４から表出された導電層１５をウェットエッチングによって除去する。これにより、トレンチ３３内に設けられた導電層１５と、ゲート電極２０上およびポリシリコン層２２上の導電層１５と、が完全に分離する。すなわち、ソース領域１４のトレンチ３３内に、導電層１５が形成される。続いて、マスク部材８４を除去し、各導電層１５の上、ドリフト領域１１の上、ベース領域１２の上、およびソース領域１４の上に、層間絶縁膜５０を形成する。
【００３６】
次に、図９（ａ）に示すように、層間絶縁膜５０の上に、レジストからなるマスク部材８５を選択的に形成する。
【００３７】
次に、図９（ｂ）に示すように、マスク部材８５から表出された層間絶縁膜５０をエッチングによって除去した後、層間絶縁膜５０上に、導電層１５に電気的に接続されたソース電極６０を形成し、ドレイン層１０に電気的に接続されたドレイン電極６１と、を形成する。ソース電極６０の材質は、例えば、アルミニウム（Ａｌ）である。ドレイン電極６１の材質は、例えば、アルミニウム（Ａｌ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）等である。このような製造過程によって半導体装置１が形成される。
【００３８】
第１実施形態の半導体装置の製造方法では、犠牲層４１を形成して製造プロセスを進行させているが、この犠牲層４１を形成しないで製造プロセスを進行させた場合の例を参考として以下に説明する。
【００３９】
図１０は、参考例に係る半導体装置の製造過程を説明するための断面模式図である。
【００４０】
例えば、犠牲層４１を形成しない製造プロセスでは、図１０（ａ）に示すように、トレンチ３３内に、エピタキシャル成長法によってソース領域１４を埋め込むことになる。
【００４１】
ここで、エピタキシャル成長法は、化学反応によって半導体結晶基板の表面に、格子定数を保持しながら半導体結晶を半導体結晶基板上に成長させる技樹である。エピタキシャル成長法に用いられる反応ガスは、半導体結晶基板の上方から基板表面に供給されるため、必然的に半導体結晶基板の上面ほど反応がリッチになる。このため、半導体結晶基板にトレンチが形成されている場合は、トレンチ底部に比べ、トレンチ上部（例えば、トレンチ入口の肩部）における半導体結晶の成長速度が速くなる。また、トレンチ内にエピタキシャル成長法によって半導体結晶を成長させる場合、トレンチ底面における半導体結晶の成長速度よりもトレンチ側面における半導体結晶の成長速度のほうが速くなる場合もある。これは、下地の面方位がトレンチ底面とトレンチ側面とによって異なるからである。
【００４２】
従って、第１実施形態のように、ストレート型のトレンチにエピタキシャル成長法によってシリコンを埋め込みと、トレンチ上部が先に半導体結晶によって閉塞してしまう。その結果、トレンチ内に形成した半導体結晶中にボイド１４ｓ（あるいは、スリット）が生成し易くなる（図１０（ａ）参照）。このため、ソース領域１４の抵抗は、ソース領域１４内で均一にならず、半導体装置のデバイス特性が低下する場合がある。
【００４３】
ボイドの発生を抑制するには、トレンチを順テーパ型にするという方法があるが、３次元型構造の半導体装置ではトレンチを順テーパ型にすることが設計上難しい。
【００４４】
また、エピタキシャル成長とともに、トレンチ上部に生成する半導体結晶をエッチングしながら、半導体結晶をトレンチ内に形成する方法がある。この方法では、エピタキシャル成長用の原料ガスとともに、エッチング用の反応ガスも同時にトレンチに供給する。そして、エピタキシャル成長とエッチングとのバランスを制御しながら、トレンチ上部のエピタキシャル成長よりも、トレンチ上部のエッチングがやや強くなるような条件でプロセスを進行させる。しかし、このような方法では、プロセス条件が限られてしまい、プロセス条件の自由度が低下してしまう。また、エピタキシャル成長とエッチングとを同時に進行させるために、トレンチ内の半導体結晶の成長速度が遅くなり、半導体装置の生産性が低下してしまう。
【００４５】
また、犠牲層４１を形成しない場合、導電層１５を形成するには、図１０（ｂ）に示すように、ソース領域１４を形成した後に、導電層１５を埋設するためのトレンチ３３をソース領域１４に形成する必要がある。しかし、微細化が進行した３次元型構造の半導体装置では、ソース領域１４の幅が狭く、また、ソース領域１４の一部にゲート電極２０が挿入した場合は、ゲート電極２０が挿入されている部分のソース領域１４の幅は益々狭くなっている。ここで、「幅」とは、例えば、ドレイン層１０の裏面１０ｒに対して平行の方向における各部材の長さである。
【００４６】
フォトリソグラフィプロセスで、このような狭い領域にトレンチ３３を形成することは難しい。このような状態で、実際にトレンチ３３を形成すると、トレンチの位置ずれが起き、トレンチ３３がゲート電極２０側に寄ったり、あるいは、ゲート電極２０とは反対側に寄ったりする。これにより、半導体装置によって、導電層１５とソース領域１４とベース領域１２との間の抵抗値にばらつきが生じる。
【００４７】
これに対し、第１実施形態では、トレンチ３２内に形成するソース領域１４の成長を途中で止めて、ソース領域１４の表面１４ａから内部にかけてトレンチ３３を形成する（図３（ｂ）、図４（ａ）参照）。そして、トレンチ３３内に、埋め込み性が良好なＣＶＤ、ＡＬＤ、ＰＮＬ法等によって導電層１５を形成する。従って、導電層１５内に、ボイドやスリットが生成し難い。これにより、信頼性の高い半導体装置１が得られる。また、第１実施形態では、トレンチ内の半導体結晶の形成において、エピタキシャル成長とエッチングとを同時に進行させることもない。このため、トレンチ内の半導体結晶の成長速度が遅くなることがない。従って、半導体装置のデバイス特性が低下し難い。
【００４８】
また、第１実施形態では、ソース領域１４の成長を途中で止めて、ソース領域１４の表面１４ａから内部にかけてトレンチ３３を形成するので、ソース領域１４の中央部にトレンチ３３が形成される。従って、トレンチの加工精度が高くなり、トレンチの位置ずれが起き難くなる。このため、導電層１５とソース領域１４とベース領域１２との間の抵抗値がばらつきこともない。また、ソース領域１４の中央部にトレンチ３３が形成されるので、さらなる半導体装置の微細化が可能になる。また、ポリシリコン層２２上に、低抵抗材料である導電層１５を形成するため、ゲート配線の抵抗を低減させることも可能になる。また、導電層１５の幅をトレンチ３３の幅を調整することによって簡便に変更でき、導電層１５の抵抗制御が可能になる。
【００４９】
ここで、トレンチ３２内に形成されるソース領域１４の成長を途中で止めて、ソース領域１４の表面１４ａから内部にかけてトレンチ３３を形成する方法について補説する。
【００５０】
図１１は、ソース領域の表面から内部にかけてトレンチを形成する方法を説明するための断面模式図である。
【００５１】
第１実施形態では、幅Ｄ０のトレンチ３２内にソース領域１４を埋め込む際に、トレンチ３２内にソース領域１４を完全に充填せず、ソース領域１４内に目的の幅の隙間（幅Ｄ１のトレンチ３３）が生じるようにソース領域１４を形成する。
【００５２】
第１実施形態では、同一の半導体結晶基板上に、ソース領域１４が埋設される幅Ｄ０のトレンチ３２Ａと、幅（Ｄ０−Ｄ１）のトレンチ３２Ｂと、を同時に形成しておく。ここで、半導体結晶基板は、ベース領域１２であってもよく、素子形成領域外の半導体層でもよい。図では、半導体結晶基板としてベース領域１２が例示されている。
【００５３】
第１実施形態では、トレンチ３２Ｂ内にソース領域１４が完全に埋め込まれた時点を光学的に検知することで、トレンチ３２内のソース領域１４の成長を精度よく途中で止めている。
【００５４】
具体的には、トレンチ３２Ｂの表面に光を照射し、トレンチ３２Ｂの表面の反射率を測定する。トレンチ３２Ｂ内にソース領域１４の埋め込みが完了する前には、埋め込みが未完了のトレンチ３２Ｂによって、光が散乱したり吸収したりする。このため、半導体結晶基板の反射率が低下する。一方、埋め込みが完了すると、光散乱や光吸収がなくなり半導体結晶基板の反射率が急激に上昇する。この反射率の変化を光検知器でその場的（in-situ）に検知したり、あるいはソース領域１４の形成と光検知とを交互に（ex-situ）に行なったりする。
【００５５】
これにより、トレンチ３３の幅、ソース領域１４の成長速度が毎回変化したり、あるいは加工速度が極めて速かったりして、終了点（トレンチ３２Ａ内に、幅Ｄ１のトレンチ３３を有したソース領域１４が形成された時点）を予測し難い製造プロセスであっても、幅Ｄ１を精度よく制御できる。
【００５６】
なお、トレンチ３３をウェットエッチング、ドライエッチング等で形成しようとすると、加工速度が均一にならず、一般的に幅Ｄ１は、数％から数１０％程度にばらつく。従って、ウェットエッチングやドライエッチングによって、幅Ｄ１を精密に制御することは困難である。すなわち、トレンチ３３をウェットエッチング、ドライエッチング等で形成しようとすると、デバイス構築上の制約、微細化、高精度化の障害となる。
【００５７】
（第２実施形態）  
図１２および図１３は、第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図１２および図１３には、図１（ａ）のＡ−Ａ位置における断面が表示されている。
【００５８】
第２実施形態では、図７（ｂ）に示す導電層１５を形成した後、図１２（ａ）に示すように、トレンチ３３内の導電層１５以外の導電層１５をウェットエッチングによって除去する。これにより、トレンチ３３内のみに導電層１５が形成される。
【００５９】
次に、図１２（ｂ）に示すように、導電層１５の上、ドリフト領域１１の上、ベース領域１２の上、ソース領域１４の上、およびポリシリコン層２２の上に、層間絶縁膜５０を形成する。
【００６０】
この後、図９に示す方法と同様のプロセスを進行させる。すなわち、図１３（ａ）に示すように、層間絶縁膜５０の上に、レジストからなるマスク部材８５を選択的に形成し、図１３（ｂ）に示すように、マスク部材８５から表出された層間絶縁膜５０をエッチングによって除去した後、層間絶縁膜５０上に、導電層１５に電気的に接続されたソース電極６０を形成し、ドレイン層１０に電気的に接続されたドレイン電極６１と、を形成する。このような製造過程によっても半導体装置１が形成される。第２実施形態では、導電層１５がポリシリコン層２２の上に形成されず、第１実施形態のごとくゲート配線の低抵抗化を図ることができないが、これ以外については、第１実施形態とほぼ同様の効果が得られる。
【００６１】
（第３実施形態）  
図１４は、第３実施形態に係る半導体装置の製造過程を説明するための断面模式図である。図１４には、図１（ａ）のＡ−Ａ位置における断面が表示されている。
【００６２】
第３実施形態では、図３（ｂ）に示す半導体層１６を形成した後に、図１４（ａ）に示すように、トレンチ３３内および半導体層１６の表面に、犠牲層４１を形成する。
【００６３】
次に、図１４（ｂ）に示すように、犠牲層４１の表面、絶縁層１８の表面、ベース領域１２の表面１２ａ、およびソース領域１４の表面１４ａをＣＭＰによって面一にする。ＣＭＰ処理中には、絶縁層１８がストップ層として機能する。第３実施形態では、トレンチ３３内に犠牲層４１を形成した後、ベース領域１２の表面１２ａおよびソース領域１４の表面１４ａを面一にする。
【００６４】
この後、図４（ｂ）〜図９（ｂ）のプロセスを実施する。このような製造過程によっても半導体装置１が形成される。第３実施形態によっても第１実施形態と同様の効果が得られる。特に、第３実施形態では、ＣＭＰ処理を施す前に、トレンチ３３内にすでに犠牲層４１が形成されているので、ＣＭＰ処理を施してもトレンチ３３内に異物（残渣）が残存し難い。従って、より信頼性の高い半導体装置が形成される。また、半導体装置の製造歩留まりが向上する。
【００６５】
（第４実施形態）  
第２実施形態と、第３実施形態と、を組み合わせてもよい。第２実施形態と、第３実施形態と、を組み合わせた実施形態を、第４実施形態とする。
【００６６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１  半導体装置
１０  ドレイン層
１０ａ、１１ａ、１２ａ、１４ａ  表面
１０ｂ、１１ｂ、１２ｂ  底面
１０ｒ  裏面
１０ｗ、１１ｗ、１２ｗ  側面
１１  ドリフト領域
１２  ベース領域
１４  ソース領域
１４ｓ  ボイド
１５  導電層
１６  半導体層
１８  絶縁層
２０  ゲート電極
２１  ゲート絶縁膜
２２  ポリシリコン層
３０、３１、３２、３２Ａ、３２Ｂ、３３、３５  トレンチ
４１  犠牲層
５０  層間絶縁膜
６０  ソース電極
６１  ドレイン電極
８０、８１、８２、８３、８４、８５  マスク部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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