(57)【要約】【課題】低電圧で動作するとともに高電圧が入力された場合でも破壊することがないチャージポンプ回路を備えているとともに、通常の量産用の半導体製造プロセスが適用可能な半導体装置を提供する。【解決手段】半導体装置において、チャージポンプ回路３０は、薄膜トランジスタで構成され、外部電源電圧を昇圧する。スイッチ制御部１１は、外部電源電圧が基準電圧を超えている場合には、チャージポンプ回路３０への外部電源電圧の供給が遮断されるようにするとともに外部電源電圧がチャージポンプ回路３０を介さずに負荷回路５０に直接供給されるようにする。基板電圧制御部１４は、外部電源電圧が基準電圧以下の場合に、チャージポンプ回路３０を構成するトランジスタの基板領域に順方向となるバイアス電圧を供給する。【選択図】図４
2013051773.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧を受ける電源ノードと、
所定のゲート酸化膜厚を有する薄膜トランジスタで構成され、内蔵の発振回路で生成したクロックによって動作し、前記外部電源電圧を昇圧するチャージポンプ回路と、
前記薄膜トランジスタのゲート酸化膜厚より厚いゲート酸化膜厚を有する厚膜トランジスタで、または前記薄膜トランジスタおよび前記厚膜トランジスタの両方で構成され、前記チャージポンプ回路の出力電圧および前記外部電源電圧の一方を負荷回路に選択的に供給する第１のスイッチ回路と、
前記薄膜トランジスタによって構成され、前記チャージポンプ回路に前記外部電源電圧を供給するか否かを切替える第２のスイッチ回路と、
前記厚膜トランジスタで、または前記薄膜トランジスタおよび前記厚膜トランジスタの両方で構成される制御回路とを備え、
前記制御回路は、
前記外部電源電圧が所定の基準電圧を超えているか否かを判定し、前記外部電源電圧が前記基準電圧を超えている場合には、前記チャージポンプ回路への前記外部電源電圧の供給が遮断されるように前記第２のスイッチ回路を切替えるとともに前記外部電源電圧が前記負荷回路に直接供給されるように前記第１のスイッチ回路を切替えるスイッチ制御部と、
前記外部電源電圧が前記基準電圧以下の場合に、前記第２のスイッチ回路を構成するトランジスタの各基板領域ならびに前記チャージポンプ回路を構成する少なくとも一部のトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する第１の基板電圧制御部とを含む、半導体装置。
【請求項２】
前記第２のスイッチ回路は、前記電源ノードから前記チャージポンプ回路に至る前記外部電源電圧の供給経路上に順に直列に設けられたＰチャネルの第１および第２のスイッチトランジスタを含み、
前記制御回路は、さらに、前記第１および第２のスイッチトランジスタの接続ノードに前記外部電源電圧を分圧した電圧を供給する第１の分圧回路を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１の基板電圧制御部は、
Ｐチャネルの前記厚膜トランジスタで構成され、前記電源ノードに接続された第１の主電極、および前記第１のスイッチトランジスタの基板領域に接続された第２の主電極を有する第３のスイッチトランジスタと、
前記第３のスイッチトランジスタの前記第２の主電極と接地ノードとの間の電圧を分圧し、分圧電圧を前記第２のスイッチトランジスタの基板領域および前記チャージポンプ回路を構成するＰチャネルのトランジスタの各基板領域に供給する第２の分圧回路とを含み、
前記スイッチ制御部は、前記外部電源電圧が前記基準電圧を超えているときに前記第３のスイッチトランジスタをオン状態にする、請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、さらに、前記外部電源電圧が前記基準電圧以下の場合に、前記チャージポンプ回路を構成するＮチャネルのトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する第２の基板電圧制御部を含む、請求項３に記載の半導体装置。
【請求項５】
前記スイッチ制御部は、前記電源ノードと接地ノードとの間に順に直列に接続された抵抗素子および第４のスイッチトランジスタを含み、
前記第４のスイッチトランジスタはＮチャネルの前記厚膜トランジスタによって構成され、前記第４のスイッチトランジスタのゲートには前記外部電源電圧が与えられ、
前記スイッチ制御部は、前記抵抗素子および前記第４のスイッチトランジスタの接続ノードの電圧に基づいた制御信号を前記第１および第２のスイッチ回路ならびに前記第１の基板電圧制御部に供給する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低電圧動作のチャージポンプ回路を備えた半導体装置に関し、特に、スイッチング方式の昇圧ＤＣ／ＤＣコンバータの起動のために用いられる半導体装置に関する。
【背景技術】
【０００２】
１セルの太陽電池や燃料電池など０．５〜０．７Ｖ程度の低電圧の入力をスイッチング方式のＤＣ／ＤＣコンバータで昇圧する場合、初期状態では入力電圧が昇圧されていないのでＤＣ／ＤＣコンバータの制御回路を動作させることができない。そこで、制御回路が動作するのに必要な電圧まで入力電圧を昇圧するために、低電圧動作のチャージポンプ回路が別途必要になる。
【０００３】
このようなＤＣ／ＤＣコンバータ起動用の低電圧動作チャージポンプＩＣ（Integrated  Circuit）は、たとえば、Ｓ−８８２Ｚシリーズとして、セイコーインスツル株式会社から市販されている（非特許文献１参照）。Ｓ−８８２ＺシリーズＩＣは、０．３〜０．３５Ｖの入力電圧を昇圧できる。昇圧電力は外付けの起動用コンデンサに蓄えられ、設定された放電開始電圧に達すると、昇圧ＤＣ／ＤＣコンバータの起動電力として放電される。
【０００４】
その他の例として、リニアテクノロジー株式会社によって市販されているＤＣ／ＤＣコンバータＩＣ（型番ＬＴＣ３１０５）がある（非特許文献２参照）。このＩＣには、低電圧起動用回路とスイッチグ方式のＤＣ／ＤＣコンバータの制御回路との両方が組み込まれており、２２５ｍＶ〜５Ｖの入力電圧範囲で動作する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】セイコーインスツル株式会社、Ｓ−８８２Ｚシリーズのデータシート、Rev.2.0_00
【非特許文献２】リニアテクノロジー株式会社、ＬＴＣ３１０５のデータシート
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、現在の半導体回路の量産プロセスでは、少なくとも２種類のトランジスタが準備される。インターフェイスやアナログ用の３Ｖ耐圧の厚膜トランジスタとロジック回路用１．５Ｖ〜２Ｖ耐圧の薄膜トランジスタである。
【０００７】
上記のように、スイッチング方式の昇圧ＤＣ／ＤＣコンバータを起動するためのチャージポンプ回路は、通常のロジック回路よりも低電圧で動作させる必要がある。このため、このチャージポンプ回路には、通常のロジック回路に用いられる薄膜トランジスタよりも低閾値電圧のトランジスタを用いる必要がある。一方、ＤＣ／ＤＣコンバータの入力電圧範囲を広くするためには、高電圧の入力で破壊されないように、チャージポンプ回路を構成するトランジスタの耐圧を、通常のアナログ回路に用いられる厚膜トランジスタの耐圧と同程度にする必要がある。この矛盾した要求を満足するために、従来の昇圧ＤＣ／ＤＣコンバータ起動用のチャージポンプＩＣは、ＤＣ／ＤＣコンバータＩＣとは別チップで準備したり、特殊なプロセスを追加したりする必要があった。
【０００８】
この発明の目的は、低電圧で動作するとともに高電圧が入力された場合でも破壊することがないチャージポンプ回路を備えているとともに、通常の量産用の半導体製造プロセスが適用可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施の一形態による半導体装置は、外部電源電圧を受ける電源ノードと、チャージポンプ回路と、第１のスイッチ回路と、第２のスイッチ回路と、制御回路とを備える。チャージポンプ回路は、所定のゲート酸化膜厚を有する薄膜トランジスタで構成され、内蔵の発振回路で生成したクロックによって動作し、外部電源電圧を昇圧する。第１のスイッチ回路は、薄膜トランジスタのゲート酸化膜厚より厚いゲート酸化膜厚を有する厚膜トランジスタで、または薄膜トランジスタおよび厚膜トランジスタの両方で構成され、チャージポンプ回路の出力電圧および外部電源電圧の一方を負荷回路に選択的に供給する。第２のスイッチ回路は、薄膜トランジスタによって構成され、チャージポンプ回路に外部電源電圧を供給するか否かを切替える。制御回路は、厚膜トランジスタで、または薄膜トランジスタおよび厚膜トランジスタの両方で構成され、スイッチ制御部と、基板電圧制御部とを備える。スイッチ制御部は、外部電源電圧が所定の基準電圧を超えているか否かを判定し、外部電源電圧が基準電圧を超えている場合には、チャージポンプ回路への外部電源電圧の供給が遮断されるように第２のスイッチ回路を切替えるとともに外部電源電圧が負荷回路に直接供給されるように第１のスイッチ回路を切替える。第１の基板電圧制御部は、外部電源電圧が基準電圧以下の場合に、第２のスイッチ回路を構成するトランジスタの各基板領域ならびにチャージポンプ回路を構成する少なくとも一部のトランジスタの各基板領域に、対応のソース領域に対して順方向となるバイアス電圧を供給する。
【発明の効果】
【００１０】
上記の実施の形態によれば、半導体装置は、薄膜トランジスタと厚膜トランジスタとを用いた通常のプロセスで製造可能である。チャージポンプ回路は薄膜トランジスタによって形成されるとともに、チャージポンプ回路を構成する各トランジスタの基板領域に順方向のバイアス電圧が与えられるので低電圧で動作可能である。一方、外部電源電圧が第１の基準電圧を超える高電圧の場合にはチャージポンプ回路は第１のスイッチ回路によって電源ノードから切り離されるので、その破壊を防止できる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１による半導体装置１００の構成を示すブロック図である。
【図２】図１のＤＣ／ＤＣコンバータ１の変形例として、同期整流方式のＤＣ／ＤＣコンバータ１Ａの構成を示すブロック図である。
【図３】図１、図２の電源制御回路１０の制御動作を説明するための図である。
【図４】図１、図２の電源制御回路１０およびスイッチ回路ＳＷ１，ＳＷ２の具体的構成を示す回路図である。
【図５】ＰＭＯＳトランジスタｐ２がオフときの基板電圧制御部１４の動作を説明するための図である。
【図６】図４のチャージポンプ回路３０の構成を示す回路図である。
【図７】図１、図２のリング発振器５０の構成の一例を示す回路図である。
【図８】図４の電源制御回路１０の変形例としての電源制御回路１０Ａの構成を示す回路図である。
【図９】図８のチャージポンプ回路３０Ａの構成を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
＜実施の形態１＞
図１は、この発明の実施の形態１による半導体装置１００の構成を示すブロック図である。半導体装置１００は、昇圧ＤＣ／ＤＣコンバータ１の駆動制御に用いられる。ＤＣ／ＤＣコンバータ１は、半導体装置１００に外付けでインダクタ２、ダイオード３、およびコンデンサ４を取り付けることによって構成される。
【００１４】
図１に示すように、ＤＣ／ＤＣコンバータ１は、基本的な構成要素として、インダクタ２と、ダイオード３と、コンデンサ４と、スイッチング用のＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタｎｄ１と、制御回路６と、ＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタｐｓとを含む。
【００１５】
さらに、ＤＣ／ＤＣコンバータ１は、起動時に用いられる構成要素として、ＮＭＯＳトランジスタｎｄ１と並列に接続されたＮＭＯＳトランジスタｎｄ０と、電源制御回路１０と、チャージポンプ回路３０と、リング発振器５０と、スイッチ回路ＳＷ１，ＳＷ２とを含む。以下では、まず、基本的な構成要素について説明する。
【００１６】
［ＤＣ／ＤＣコンバータの基本構成］
最初に基本的な構成要素間の接続関係について簡単に説明する。インダクタ２およびダイオード３は、この順で入力ノード７と出力ノード９との間に直列に接続される。入力ノード７には、直流電源５（電圧Ｖｉｎ）が接続され、出力ノード９はパワースイッチとして用いられるＰＭＯＳトランジスタｐｓを介して負荷（負荷電流Ｉｏｕｔ）に接続される。ＮＭＯＳトランジスタｎｄ１は、インダクタ２およびダイオード３の接続ノード８と、接地ノードＧＮＤとの間に接続される。ＮＭＯＳトランジスタｎｄ１のゲートには、制御回路６からクロック信号ｃｌｋが入力される。コンデンサ４は、出力ノード９と接地ノードＧＮＤとの間に接続される。
【００１７】
出力電圧Ｖｏｕｔを入力電圧Ｖｉｎより高くするには、インダクタ２の電流を出力ノード９に供給する一方で、出力ノード９からインダクタ２への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の２方式がある。それぞれの構成例を図１および図２に示す。
【００１８】
図２は、図１のＤＣ／ＤＣコンバータ１の変形例として、同期整流方式のＤＣ／ＤＣコンバータ１Ａの構成を示すブロック図である。図２のＤＣ／ＤＣコンバータ１Ａでは、図１のダイオード３に代えて、同期整流用のＰＭＯＳトランジスタｐｒが設けられている。ＰＭＯＳトランジスタｐｒは、半導体装置１００Ａ内に形成することができるので、外付けのショットキー・ダイオード３が不要になる。同期整流を用いることによって損失をさらに減らすことができる。
【００１９】
図１、図２のＤＣ／ＤＣコンバータ１，１Ａの昇圧動作は次のようになる。クロック信号ｃｌｋがハイレベル（Ｈレベル）のとき、ＮＭＯＳトランジスタｎｄ１はオンとなり、インダクタ２に電流を蓄積する。ダイオード整流方式の場合、この蓄積された電流は、次のクロック信号ｃｌｋがロウレベル（Ｌレベル）となるオフ期間にダイオード３を通して出力ノード９に供給される。同期整流方式の場合には、オフ期間にＰＭＯＳトランジスタｐｒをオンさせる。
【００２０】
入力電圧Ｖｉｎに対して所望の出力電圧Ｖｏｕｔを得るには、制御回路６において、オン期間Ｔｏｎとオフ期間Ｔｏｆｆとの比（Ｔｏｎ／Ｔｏｆｆ比）を、
Ton/Toff＝Vout/Vin−1                                            …(1)
となるよう設定する。例えば、Ｖｉｎ＝１Ｖ、Ｖｏｕｔ＝３Ｖのときには、Ｔｏｎ／Ｔｏｆｆ＝２である。出力ノード９の電圧ＤＶｏｕｔが所望の電圧に達したとき、ＰＭＯＳトランジスタｐｓをオンして負荷に電圧を供給する。
【００２１】
［起動用の回路要素の構成、動作の概要］
次に、図１、図２のＤＣ／ＤＣコンバータ１，１Ａの構成のうち、起動用の構成要素（リング発振器５０、チャージポンプ回路３０、電源制御回路１０、およびスイッチ回路ＳＷ１，ＳＷ２）について説明する。まず、これらの起動用の回路要素が必要な理由は次のとおりである。
【００２２】
現在の量産プロセスでは、少なくとも２種類のトランジスタが準備される。インターフェイスやアナログ用の３Ｖ耐圧の厚膜トランジスタとロジック回路用１．５Ｖ〜２Ｖ耐圧の薄膜トランジスタである。厚膜トランジスタのゲート酸化膜厚は薄膜トランジスタのゲート酸化膜厚よりも厚い。
【００２３】
図１、図２の制御回路６はアナログ回路を含んでおり、厚膜トランジスタで構成されるため２Ｖ程度の電圧が必要になる。初期状態では、制御回路６の動作に必要な２Ｖ程度の電圧が出力ノード９に充電されていないので、制御回路６を動作させることができない。そこで、制御回路６より低電圧で動作する起動用回路でＮＭＯＳトランジスタｎｄ０をオン・オフすることによって、制御回路６が動作可能な電圧レベルまで昇圧する必要がある。
【００２４】
ところで、入力電圧Ｖｉｎが常に０．８Ｖ以上であれば、起動用回路のうちリング発振器５０だけ設けていれば十分である。リング発振器５０はロジック回路のみで構成されるため、仮に、リング発振器を薄膜トランジスタで形成すれば０．８Ｖ程度での動作が可能であるからである。
【００２５】
リング発振器ではＴｏｎ／Ｔｏff＝１となるが、起動時には図１のＰＭＯＳトランジスタｐｓがオフしているため負荷電流Ｉｏｕｔを供給する必要がない。このため、ＤＣ／ＤＣコンバータ１は電流不連続モードで動作するので、出力ノード９の電圧ＤＶｏｕｔは際限なく上昇する。ＤＶｏｕｔが例えば２Ｖに達したときリング発振器５０を止め、制御回路６による昇圧動作に切り替える。
【００２６】
ところが、１セルの太陽電池や燃料電池など０．５〜０．７Ｖ程度の入力電圧の場合には、薄膜トランジスタを用いて構成されたリング発振器５０も動作させることができない。そこで、図１、図２のＤＣ／ＤＣコンバータ１，１Ａでは、このような低入力電圧の場合に、薄膜トランジスタで構成されたチャージポンプ回路３０を用いてリング発振器５０が動作可能となる電圧を生成する。このとき、チャージポンプ回路を構成する薄膜トランジスタの基板領域に順方向のバイアスをかけて、実質的な閾値電圧Ｖｔｈを低下させることで、低電圧動作を行なう。リング発振器５０は、厚膜トランジスタで形成される。
【００２７】
薄膜トランジスタの耐圧（例えば２Ｖ）以上の高電圧が入力された場合には、チャージポンプ回路３０の破壊を防止する必要がある。このため、図１、図２のＤＣ／ＤＣコンバータ１，１Ａにスイッチ回路ＳＷ１，ＳＷ２が設けられている。スイッチ回路ＳＷ１，ＳＷ２を切替えることによって、チャージポンプ回路３０を入力電圧Ｖｉｎから分離して破壊を防止する。図１、図２に示すように、スイッチ回路ＳＷ１は、入力ノード７からチャージポンプ回路３０に至る電源電圧（入力電圧Ｖｉｎ）の供給経路上に設けられる。スイッチ回路ＳＷ２は、チャージポンプ回路３０の出力をリング発振器５０の駆動電圧として供給するか、入力電圧Ｖｉｎをリング発振器５０の駆動電圧として供給するかを切替える。電源制御回路１０は、スイッチ回路ＳＷ１，ＳＷ２の切替えを制御する。
【００２８】
図３は、図１、図２の電源制御回路１０の制御動作を説明するための図である。チャージポンプ回路３０は薄膜トランジスタで、リング発振器５０は厚膜トランジスタで構成される。
【００２９】
図３（Ａ）を参照して、入力電圧Ｖｉｎが薄膜トランジスタの耐圧Ｖｃｏｒｅ（例えば２Ｖ）より低い場合（Ｖｉｎ＜Ｖｃｏｒｅ）、電源制御回路１０からの制御電圧Ｖｃｎｔに応答してスイッチ回路ＳＷ１，ＳＷ２が切替わることによって、チャージポンプ回路３０に入力電圧Ｖｉｎが供給される。さらに、リング発振器５０の電源電圧Ｖｄｄｒｉｎｇとしてチャージポンプ回路３０で昇圧された出力電圧Ｖｃｐが供給される。
【００３０】
図３（Ｂ）を参照して、入力電圧Ｖｉｎが薄膜トランジスタの耐圧Ｖｃｏｒｅ（例えば２Ｖ）より高い場合（Ｖｉｎ＞Ｖｃｏｒｅ）、電源制御回路１０からの制御電圧Ｖｃｎｔに応答してスイッチ回路ＳＷ１，ＳＷ２が切替わることによって、チャージポンプ回路３０は入力電圧Ｖｉｎから分離され、リング発振器５０には入力電圧Ｖｉｎが直接供給される。
【００３１】
［電源制御回路１０、スイッチ回路ＳＷ１，ＳＷ２の詳細な構成］
図４は、図１、図２の電源制御回路１０およびスイッチ回路ＳＷ１，ＳＷ２の具体的構成を示す回路図である。
【００３２】
なお、実施の形態１では、半導体装置の製造プロセスとして、トリプルウェル（triple  well）プロセス（すなわち、ディープＮウェル（deep  n-well））が使用不可、デプレション型のＮＭＯＳトランジスタが使用可能と仮定している。なお、図４において、太いゲートで示したのが厚膜トランジスタ、細いゲートで示したのは薄膜トランジスタである。
【００３３】
図４を参照して、スイッチ回路ＳＷ１は、チャージポンプ回路３０への入力電圧Ｖｉｎの供給経路上に直列に設けられたＰＭＯＳトランジスタｐ０，ｐ１を含む。ＰＭＯＳトランジスタｐ０，ｐ１は薄膜トランジスタで構成される。
【００３４】
スイッチ回路ＳＷ２は、厚膜トランジスタで形成されたＰＭＯＳトランジスタｐ３，ｐ４と、インバータ２９とを含む。ＰＭＯＳトランジスタｐ３は、チャージポンプ回路３０の出力からリング発振器５０に至る経路上に設けられ、ＰＭＯＳトランジスタｐ４は、リング発振器５０に入力電圧Ｖｉｎを直接供給する経路上に設けられる。ＰＭＯＳトランジスタｐ４のゲートには、電源制御回路１０からの制御電圧Ｖｃｎｔが入力され、ＰＭＯＳトランジスタｐ３のゲートには、制御電圧Ｖｃｎｔの論理レベルをインバータ２９によって反転した信号が入力される。インバータ２９は、厚膜トランジスタで構成されたＰＭＯＳインバータ、または、Ｐチャネルの厚膜トランジスタとＮチェネルの薄膜トランジスタとで形成されたＣＭＯＳ（complementary  MOS）インバータとして構成される。
【００３５】
電源制御回路１０の構成を機能的に区分すると、電源制御回路１０は、スイッチ回路ＳＷ１，ＳＷ２のオン・オフを制御するスイッチ制御部１１と、ＰＭＯＳトランジスタｐ０，ｐ１およびチャージポンプ回路３０を構成するＰＭＯＳトランジスタに対して基板電圧を供給する基板電圧制御部１４と、ＰＭＯＳトランジスタｐ０，ｐ１の接続ノード９７に入力電圧Ｖｉｎを分圧した分圧電圧Ｖｂ２を供給する分圧回路１５とを含む。スイッチ制御部１１は、さらに複数の機能要素に区分でき、入力電圧Ｖｉｎの電圧レベルを判定する判定部１２と、ＣＭＯＳインバータ１３と、ＰＭＯＳトランジスタｐ１のオン・オフを制御するスタート回路１６とを含む。
【００３６】
判定部１２は、入力電圧Ｖｉｎが基準電圧Ｖｃｏrｅ（薄膜トランジスタの耐圧）を超えているか否かを判定する。図４に示すように、判定部１２は、入力ノード７と接地ノードＧＮＤとの間に順に直列に接続された抵抗素子ｒ５およびＮＭＯＳトランジスタｎ３を含む。ＮＭＯＳトランジスタｎ３は厚膜トランジスタで形成される。ＮＭＯＳトランジスタｎ３のゲートには入力電圧Ｖｉｎが与えられる。抵抗素子ｒ５とＮＭＯＳトランジスタｎ３との接続ノード９４の電圧は、制御電圧Ｖｃｎｔとして、ＣＭＯＳインバータ１３、基板電圧制御部１４、およびスイッチ回路ＳＷ２に供給される。
【００３７】
ＣＭＯＳインバータ１３は、入力ノード７と接地ノードＧＮＤとの間に順に直列に接続されたＰＭＯＳトランジスタｐ５とＮＭＯＳトランジスタｎ２とを含む。ＰＭＯＳトランジスタｐ５は厚膜トランジスタで形成され、ＮＭＯＳトランジスタｎ２は薄膜トランジスタで形成される。トランジスタｐ５，ｎ２のゲートには制御電圧Ｖｃｎｔが入力される。トランジスタｐ５，ｎ２の接続ノード９３の電圧は、制御電圧／Ｖｃｎｔ（Ｖｃｎｔの反転信号）としてスイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタｐ０のゲートに与えられる。
【００３８】
基板電圧制御部１４は、入力ノード７と接地ノードＧＮＤとの間に順に直列に接続されたＰＭＯＳトランジスタｐ２および抵抗素子ｒ２，ｒ３を含む。ＰＭＯＳトランジスタｐ２は厚膜トランジスタで形成される。ＰＭＯＳトランジスタｐ２のゲートには制御電圧Ｖｃｎｔが入力される。ＰＭＯＳトランジスタｐ２および抵抗素子ｒ２の接続ノード９０は、スイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタｐ０の基板領域に接続される。抵抗素子ｒ２，ｒ３の接続ノード９１は、スイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタｐ１の基板領域に接続される。抵抗素子ｒ２，ｒ３によって、ＰＭＯＳトランジスタｐ２のドレインと接地ノードＧＮＤとの間の電圧を分圧する分圧回路１８が構成される。
【００３９】
分圧回路１５は、入力ノード７と接地ノードＧＮＤとの間に順に直列に接続された抵抗素子ｒ０，ｒ１を含む。抵抗素子ｒ０，ｒ１の接続ノード９２は、ＰＭＯＳトランジスタｐ０，ｐ１の接続ノード９７と接続される。
【００４０】
スタート回路１６は、接続ノード９２（９７）と接地ノードＧＮＤとの間に順に直列に接続された抵抗素子ｒ４およびＮＭＯＳトランジスタｎ０，ｎ１を含む。ＮＭＯＳトランジスタｎ０，ｎ１は、薄膜トランジスタで構成される。抵抗素子ｒ４およびＮＭＯＳトランジスタｎ０の接続ノード９５は、ＰＭＯＳトランジスタｐ１のゲートに接続される。ＮＭＯＳトランジスタｎ０のゲートには分圧回路１５から分圧電圧Ｖｂ２が与えられ、ＮＭＯＳトランジスタｎ１のゲートには制御電圧Ｖｃｎｔが与えられる。
【００４１】
［電源制御回路１０の動作］
以下、上記の構成の電源制御回路１０の動作について説明する。
【００４２】
（１．Ｖｉｎ＜Ｖｃｏｒｅの場合）
まず、入力電圧Ｖｉｎが薄膜トランジスタの耐圧Ｖｃｏｒｅ（例えば２Ｖ）より小さい場合について説明する。この場合、判定部１２を構成するＮＭＯＳトランジスタｎ３はオフ状態であるので、判定部１２から出力される制御電圧ＶｃｎｔはＨレベルとなる。この結果、基板電圧制御部１４のＰＭＯＳトランジスタｐ２がオフする。
【００４３】
図５は、ＰＭＯＳトランジスタｐ２がオフときの基板電圧制御部１４の動作を説明するための図である。図５には、スイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタｐ０のゲート７０、ソース領域７１、ドレイン領域７２、基板領域（ボディ領域、バックゲートとも称する）７３が示されている。
【００４４】
図４、図５を参照して、ＰＭＯＳトランジスタｐ２がオフの場合、ＰＭＯＳトランジスタｐ０の基板電圧Ｖｂ０は、ソース領域の電圧に対してソース・基板間の寄生ＰＮ接合の順方向降下電圧（約０．７Ｖ）だけ下がった値となる。したがって、ＰＭＯＳトランジスタｐ０の基板領域はソース領域に対して順方向にバイアスされている。ＰＭＯＳトランジスタｐ０がオンしているので、ＰＭＯＳトランジスタｐ１のソース電圧Ｖｂ２はＶｉｎになり、ＰＭＯＳトランジスタｐ１の基板電圧Ｖｂ１は、ソース領域の電圧に対してソース・基板間の寄生ＰＮ接合の順方向降下電圧（約０．７Ｖ）だけ下がった値になる。したがって、ＰＭＯＳトランジスタｐ１についても、基板領域はソース領域に対して順方向にバイアスされている。
【００４５】
このように、ＰＭＯＳトランジスタｐ０，ｐ１の各基板領域が対応のソース領域に対して順方向にバイアスされることにより、ＰＭＯＳトランジスタｐ０，ｐ１の閾値電圧Ｖｔｈが下がるので、入力電圧Ｖｉｎが閾値電圧Ｖｔｈ以下でもチャージポンプ回路３０に十分に電源電圧（入力電圧Ｖｉｎ）を供給できる。
【００４６】
なお、Ｖｉｎ＜Ｖｃｏｒｅのとき、ＰＭＯＳトランジスタｐ１のソース電圧Ｖｂ２（＝Ｖｉｎ）および基板電圧Ｖｂ１は、チャージポンプ回路３０を構成する各ＰＭＯＳトランジスタのソースおよび基板領域にそれぞれ供給される。したがって、チャージポンプ回路３０を構成する各ＰＭＯＳトランジスタの基板領域も対応のソース領域に対して順方向にバイアスされている。
【００４７】
再び図４を参照して、スタート回路１６は、入力電圧Ｖｉｎが規定値以上のときチャージポンプ回路３０を駆動させる回路である。例えばＶｉｎが０．５Ｖ以上になるとＰＭＯＳトランジスタｐ１をオンさせることで、チャージポンプ回路３０に電源電圧Ｖｄｄｃｐ（＝Ｖｉｎ）を供給する。
【００４８】
Ｖｉｎ＜Ｖｃｏｒｅの場合には、制御電圧ＶｃｎｔがＨレベルであるので、スイッチ回路ＳＷ２を構成するＰＭＯＳトランジスタｐ３がオンする。この結果、リング発振器５０の電源電圧Ｖｄｄｒｉｎｇとして、チャージポンプ回路３０の出力電圧Ｖｃｐが供給される。
【００４９】
（２．Ｖｉｎ＞Ｖｃｏｒｅの場合）
次に、入力電圧Ｖｉｎが薄膜トランジスタの耐圧Ｖｃｏｒｅ（例えば２Ｖ）より大きい場合について説明する。この場合、判定部１２を構成するＮＭＯＳトランジスタｎ３はオン状態であるので、判定部１２から出力される制御電圧ＶｃｎｔはＬレベルとなる。これによって、スイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタｐ０およびｐ１はオフとなり、基板電圧制御部１４のＰＭＯＳトランジスタｐ２がオンする。
【００５０】
分圧回路１５を抵抗素子ｒ０，ｒ１の抵抗値が等しく、分圧回路１８を構成する抵抗素子ｒ２，ｒ３の抵抗値が等しい場合、ＰＭＯＳトランジスタｐ０に関して、ソース電圧、ゲート電圧および基板電圧はＶｉｎ、ドレイン電圧はＶｉｎ／２となる。ＰＭＯＳトランジスタｐ１に関して、ソース電圧、ゲート電圧および基板電圧はＶｉｎ／２、ドレイン電圧は０（接地電圧）となる。他の薄膜トランジスタに関しても端子間にはＶｉｎ／２以上の電圧はかからないため、入力電圧Ｖｉｎとして４Ｖ（薄膜トランジスタの耐圧の２倍）まで入力可能である。
【００５１】
Ｖｉｎ＞Ｖｃｏｒｅのときは、チャージポンプ回路３０へは電源供給されないため、Ｖｄｄｃｐは接地電圧レベルとなっている。
【００５２】
ＰＭＯＳトランジスタｐ４は、制御電圧ＶｃｎｔがＬレベルであるためオンする。これによって、リング発振器５０の電源電圧Ｖｄｄｒｉｎｇとして入力電圧Ｖｉｎが供給される。
【００５３】
［チャージポンプ回路３０の構成］
図６は、図４のチャージポンプ回路３０の構成を示す回路図である。図６を参照して、チャージポンプ回路３０は、リング発振器ｃｈｒｎｇ、バッファｃｈｂｆ、および昇圧部ｃｈｄｉを含む。
【００５４】
通常、リング発振器ｃｈｒｎｇを構成するインバータはＣＭＯＳインバータ（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの直列接続）で構成されるが、この実施の形態では、ディープＮＷＥＬＬを使用不可としているために、ＮＭＯＳトランジスタの基板電圧は接地電圧に固定されてしまい、閾値電圧Ｖｔｈを制御できない。したがって、リング発振器ｃｈｒｎｇは、閾値電圧Ｖｔｈが制御できるＰＭＯＳインバータ（ＰＭＯＳトランジスタと抵抗素子の直列接続）で構成している。直列接続されたｍ個のＰＭＯＳインバータのうち第ｉ番目（１≦ｉ≦ｍ）のＰＭＯＳインバータは、ＰＭＯＳトランジスタＱＰｉと抵抗素子Ｒｉを含む。ＰＭＯＳトランジスタＱＰｉのソースには電圧Ｖｄｄｃｐが供給され、基板領域には電圧Ｖｂｐが供給される。
【００５５】
バッファｃｈｂｆは、直列接続された２個のＰＭＯＳインバータで構成される。各ＰＭＯＳインバータを構成するＰＭＯＳトランジスタＱＰａ，ＱＰｂのソースには電圧Ｖｄｄｃｐが供給され、基板領域には電圧Ｖｂｐが供給される。
【００５６】
昇圧部ｃｈｄｉは、ダイオード接続されたデプレッション型のＮＭＯＳトランジスタＱＤ１〜ＱＤ５と、コンデンサＣ１〜Ｃ４とを含む。ＮＭＯＳトランジスタＱＤ１〜ＱＤ５は直列に接続され、各接続ノードＮＤ１〜ＮＤ４にコンデンサＣ１〜Ｃ４の一端がそれぞれ個別に接続される。コンデンサＣ１〜Ｃ４の他端にはバッファｃｈｂｆからの信号が与えられる。
【００５７】
ダイオード接続されたトランジスタの直列接続個数をｎとすると、出力電圧Ｖｃｐの最大値は、
Vcp＝Vddcp＋n・(Vddcp−Vth)                                        …(2)
となる。一般に、Ｖｄｄｃｐ＜Ｖｔｈの場合は昇圧できない。
【００５８】
Ｖｉｎ＜Ｖｃｏｒｅ（例えば２Ｖ）のときは、チャージポンプ回路３０の電源電圧Ｖｄｄｃｐとして入力電圧Ｖｉｎが供給される。ＰＭＯＳトランジスタの基板電圧はＶｂｐ（＜Ｖｉｎ）で与えられるため、Ｖｄｄｃｐ＜｜Ｖｔｈ｜でも動作可能である。
【００５９】
一方、Ｖｉｎ＞Ｖｃｏｒｅ（例えば２Ｖ）のときは、チャージポンプへは電源供給されないため、Ｖｄｄｃｐは接地電圧レベルとなっている。
【００６０】
［リング発振器５０の構成］
図７は、図１、図２のリング発振器５０の構成の一例を示す回路図である。図７を参照して、リング発振器５０は、ｍ個の直列接続されたインバータＩＮＶ１〜ＩＮＶｍと、最終段のインバータＩＮＶｍに直列に接続されたＮＡＮＤゲート５１と、ＮＡＮＤゲート５１に直列に接続されたインバータ５２とを含む。ＮＡＮＤゲート５１の出力端子は、初段のインバータＩＮＶ１の入力端子にも接続される。ＮＡＮＤゲート５１の他方の入力端子には、外部から起動信号ｅｎｂが入力される。起動信号ｅｎｂをＨレベルに設定することで、リング発振器５０は動作開始し、インバータ５２からクロック信号ｃｌｋ０が出力される。
【００６１】
［効果］
上記のとおり、実施の形態１による半導体装置１００によれば、特殊プロセスを用いず低電圧で動作し、高電圧が入力された場合でも破壊の心配のないチャージポンプ回路３０を提供できる。
【００６２】
具体的には、入力電圧Ｖｉｎが薄膜トランジスタの耐圧以下の場合は、チャージポンプ回路を構成する薄膜トランジスタの基板領域に順方向にバイアスをかけ、実質的なＶｔｈを低下させることで、低電圧動作を行う。たとえば、薄膜トランジスタの閾値電圧Ｖｔｈを０．７Ｖとすると、基板電圧の制御がない場合は入力電圧ＶｉｎについてＶｉｎ＞０．７Ｖでないとチャージポンプは動作しないが、本構成のように基板を順方向にバイアスすることで例えばＶｉｎ＞０．５Ｖで動作するようになる。入力電圧が薄膜トランジスタの耐圧以上の場合は、チャージポンプ回路を入力電圧から分離することで、チャージポンプ回路の破壊を防止できる。
【００６３】
＜実施の形態２＞
実施の形態２の場合には、半導体装置の製造プロセスとして、トリプルウェルプロセス（すなわち、ディープＮウェル）が使用可能としている。ディープＮウェルが使用可能の場合は、ＮＭＯＳトランジスタの基板電圧を制御できる。
【００６４】
図８は、図４の電源制御回路１０の変形例としての電源制御回路１０Ａの構成を示す回路図である。図８の電源制御回路１０Ａは、チャージポンプ回路３０ＡのＮＭＯＳトランジスタの基板電圧を制御するための基板電圧制御部１７をさらに含む点で、図４の電源制御回路１０と異なる。
【００６５】
基板電圧制御部１７は、図１の入力ノード７と接地ノードＧＮＤとの間に順に直列に接続された抵抗素子ｒ６およびＮＭＯＳトランジスタｎ４を含む。ＮＭＯＳトランジスタｎ４は厚膜トランジスタで形成される。抵抗素子ｒ６とＮＭＯＳトランジスタｎ４との接続ノード９６の電圧Ｖｂｎが、チャージポンプ回路３０Ａを構成するＮＭＯＳトランジスタの基板領域に与えられる。
【００６６】
図９は、図８のチャージポンプ回路３０Ａの構成を示す回路図である。図９を参照して、チャージポンプ回路３０Ａは、リング発振器ｃｈｒｎｇ、バッファｃｈｂｆ、および昇圧部ｃｈｄｉを含む。
【００６７】
リング発振器ｃｈｒｎｇは、直列接続されたｍ個のＣＭＯＳインバータで構成される。第ｉ番目（１≦ｉ≦ｍ）のＣＭＯＳインバータは、ＰＭＯＳトランジスタＱＰｉとＮＭＯＳトランジスタＱＮｉを含む。ＰＭＯＳトランジスタＱＰｉのソースには電圧Ｖｄｄｃｐが供給され、基板領域には電圧Ｖｂｐが供給される。ＮＭＯＳトランジスタＱＮｉのソースは接地され、基板領域には電圧Ｖｂｎが供給される。
【００６８】
バッファｃｈｂｆは、直列接続された２個のＣＭＯＳインバータで構成される。各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＱＰａ，ＱＰｂのソースには電圧Ｖｄｄｃｐが供給され、基板領域には電圧Ｖｂｐが供給される。各ＣＭＯＳインバータを構成するＮＭＯＳトランジスタＱＮａ，ＱＮｂのソースは接地され、基板領域には電圧Ｖｂｎが供給される。
【００６９】
昇圧部ｃｈｄｉは、ダイオード接続されたエンハンスメント型のＮＭＯＳトランジスタＱＥ１〜ＱＥ５と、コンデンサＣ１〜Ｃ４とを含む。ＮＭＯＳトランジスタＱＥ１〜ＱＥ５は直列に接続され、各接続ノードＮＤ１〜ＮＤ４にコンデンサＣ１〜Ｃ４の一端がそれぞれ個別に接続される。コンデンサＣ１〜Ｃ４の他端にはバッファｃｈｂｆからの信号が与えられる。ＮＭＯＳトランジスタＱＥ１〜ＱＥ５の基板領域には電圧Ｖｂｎが供給される。
【００７０】
上記の構成によれば、Ｖｉｎ＜Ｖｃｏｒｅ（例えば２Ｖ）のとき、図８の基板電圧制御部１７においてＮＭＯＳトランジスタｎ４はオフである。したがって、チャージポンプ回路３０Ａを構成する各ＮＭＯＳトランジスタの基板領域は、基板電圧制御部１７の抵抗素子ｒ６を介して入力ノード７（電圧Ｖｉｎ）に接続される。これにより、基板領域の電圧Ｖｂｎは、チャージポンプ回路３０Ａを構成する各ＮＭＯＳトランジスタの基板・ドレイン間の寄生ＰＮダイオードの順方向電圧で規定される。すなわち、電圧Ｖｂｎは約０．７Ｖとなる。
【００７１】
一方、Ｖｉｎ＞Ｖｃｏｒｅ（例えば２Ｖ）の場合には、図８の基板電圧制御部１７においてＮＭＯＳトランジスタｎ４はオンであるので、接続ノード９６の電圧Ｖｂｎは接地電圧レベルに設定される。このため、チャージポンプ回路３０Ａを構成する各ＮＭＯＳトランジスタＱＮ１〜ＱＮｍ，ＱＮａ，ＱＮｂには、不要なリーク電流は流れない。
【００７２】
上記のとおり、実施の形態２による半導体装置によれば、実施の形態１の場合と同様に、特殊プロセスを用いず低電圧で動作し、高電圧が入力された場合でも破壊の心配のないチャージポンプ回路３０Ａを提供できる。さらに、実施の形態２では、チャージポンプ回路３０Ａの内部のリング発振器ｃｈｒｎｇに抵抗素子を使う必要がないので、実施の形態１のチャージポンプ回路３０に比べて面積を縮小できる。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７４】
１，１Ａ  ＤＣ／ＤＣコンバータ、２  インダクタ、３  ダイオード、４  コンデンサ、６  制御回路、７  入力ノード、９  出力ノード、１０，１０Ａ  電源制御回路、１１  スイッチ制御部、１２  判定部、１４，１７  基板電圧制御部、１５，１８  分圧回路、１６  スタート回路、３０，３０Ａ  チャージポンプ回路、５０，ｃｈｒｎｇ  リング発振器、１００，１００Ａ  半導体装置、ｎｄ０，ｎｄ１  ＮＭＯＳトランジスタ、ｐ０，ｐ１，ｐ２  ＰＭＯＳトランジスタ、ＳＷ１，ＳＷ２  スイッチ回路。
【図１】
2013051773.tif 000003
【図２】
2013051773.tif 000004
【図３】
2013051773.tif 000005
【図４】
2013051773.tif 000006
【図５】
2013051773.tif 000007
【図６】
2013051773.tif 000008
【図７】
2013051773.tif 000009
【図８】
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【図９】
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