(57)【要約】【課題】ディジタル処理を用いたＰＬＬにより周波数シンセサイザを構成するにあたって、Ａ／Ｄ変換部を不要とすること。【解決手段】設定周波数に応じたディジタル値を積分することにより、位相信号となる鋸波を生成する。一方電圧制御発振器から出力される周波数信号を分周回路を介してエッジ検出部に入力し、前記周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた矩形波信号を生成する。そしてラッチ回路にて、前記矩形波信号により鋸波の値をラッチし、この値をループフィルタにて積分し、電圧制御発振器の制御電圧とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器と、
前記電圧制御発振器から出力される周波数信号を分周する分周回路と、
設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を積分することにより、鋸歯状の積分波形である鋸波を生成する積分波形生成部と、
前記分周回路から出力される周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた周波数の矩形波信号を出力するエッジ検出部と、
前記積分波形生成部にて生成された鋸波の値を前記矩形波信号によりラッチするラッチ回路と、
このラッチ回路にてラッチした鋸波の値を積分するループフィルタと、
このループフィルタの出力をディジタル／アナログ変換して前記電圧制御発振器に出力するディジタル／アナログ変換部と、を備えたことを特徴とする周波数シンセサイザ。
【請求項２】
前記積分波形生成部にて積分するディジタル値は、２の補数であることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
前記ラッチ回路から出力される鋸波の値を移動平均処理してループフィルタに出力する移動平均処理回路を備えたことを特徴とする請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理を用いたＰＬＬにより構成した周波数シンセサイザに関する。
【背景技術】
【０００２】
標準信号発生器の一つとしてＰＬＬ（Phase  Locked  Loop）を用いた周波数シンセサイザが知られており、その応用としては例えば移動局における局発振部や無線通信機器の試験用信号源、放送機器などが挙げられる。通信分野において周波数シンセサイザを適用する場合には、他のチャンネルとの混信を避けるためにノイズが少ないことが要求され、電波が過密化している状況下では周波数をできるだけ細かく設定できることが望ましい。
【０００３】
そこで本件出願人は、このような要請を充足しつつ、回路構成が簡素な周波数シンセサイザを開発し、その技術は既に特許文献１などに開示されている。例えば特許文献１の手法では、電圧制御発振器の出力信号をＡ／Ｄ（アナログ／ディジタル）変換して、出力信号に対応する回転ベクトルを生成すると共に、この回転ベクトルとの位相比較を行うための回転ベクトルを生成し、位相比較結果をループフィルタを通した後Ｄ／Ａ変換し、得られたアナログ信号を電圧制御発振器に制御電圧として入力している。
【０００４】
しかしながらこのような装置は、Ａ／Ｄ（アナログ／ディジタル）変換し、そのディジタル信号を処理してＤ／Ａ変換しているため、回路が複雑であるという課題がある。また位相比較を行うための回転ベクトルを生成するために、複素平面上のディジタルデータを記憶するテーブルが必要になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−７４２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はこのような事情の下になされたものであり、ＰＬＬを用いた簡素な構成である周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の周波数シンセサイザは、電圧制御発振器と、
前記電圧制御発振器から出力される周波数信号を分周する分周回路と、
設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を積分することにより、鋸歯状の積分波形である鋸波を生成する積分波形生成部と、
前記分周回路から出力される周波数信号の立ち上がりまたは立ち下がりのエッジを検出して当該周波数信号の周波数に応じた周波数の矩形波信号を出力するエッジ検出部と、
前記積分波形生成部にて生成された鋸波の値を前記矩形波信号によりラッチするラッチ回路と、
このラッチ回路にてラッチした鋸波の値を積分するループフィルタと、
このループフィルタの出力をディジタル／アナログ変換して前記電圧制御発振器に出力するディジタル／アナログ変換部と、を備えたことを特徴とする。
【０００８】
前記積分波形生成部にて積分するディジタル値は、例えば２の補数が用いられる。
前記ラッチ回路から出力される鋸波の値を移動平均処理してループフィルタに出力する移動平均処理回路を備えた構成を好ましい一態様として挙げることができる。
【発明の効果】
【０００９】
本発明は、ディジタル信号処理を用いたＰＬＬにより構成した周波数シンセサイザにおいて、ディジタル信号により生成した位相信号である鋸波の値を、電圧制御発振器から出力される周波数信号の周波数に応じた矩形波信号によりラッチし、ラッチした値に基づいて電圧制御発振器の制御電圧を生成している。このためＡ／Ｄ変換部を不要とし、また大きな容量のデータテーブルも不要であり、簡易な構成とすることができる。そして前記位相信号（鋸波）とラッチのタイミング信号である矩形波信号とは非同期であることから、設定周波数によってはスプリアスを発生する懸念があるが、ラッチされた鋸波の値を移動平均することによりスプリアスの発生を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る周波数シンセサイザの実施形態の全体構成を示すブロック図である。
【図２】積分波形生成部の回路を示すブロック図である。
【図３】積分波形生成部の動作を示す説明図である。
【図４】積分波形生成部の出力波形を示す波形図である。
【図５】前記実施形態に用いられる立ち上がり検出回路を示すブロック図である。
【図６】前記立ち上がり検出回路の動作を示すタイムチャートである。
【図７】前記実施形態の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１１】
図１は、本発明に係る周波数シンセサイザの実施形態の全体構成を示すブロック図であり、１は積分波形生成回路である。この積分波形生成回路１は、入力されたディジタル値（周波数データ）に応じた周波数の鋸波（鋸歯状の積分波形である波）をディジタルデータで出力する機能を有し、図２に示すように加算部１１の後段にフリップフロップ回路１２を設け、フリップフロップ回路１２の出力を加算部１１にて入力値と加算するように構成されている。フリップフロップ回路１２には、図示しないクロック発生源からクロック信号が入力され、クロック信号の入力のタイミングにより加算部１１からの入力データが出力される。クロック信号の周波数は、出力されるディジタル値群により特定される鋸波の周波数として例えば５ＭＨｚを得たい場合には、例えば２０ＭＨｚ程度とされる。この鋸波は、ＰＬＬループ上の位相波の役割を果たすものである。
【００１２】
積分波形生成回路１の動作について、説明の便宜上４ビットのディジタル値により動作する場合を例に挙げて図３を参照しながら説明する。ディジタル値は「２」の補数として取り扱われており、例えば当該回路１に入力される周波数データである入力値が例えば「０００１」であるとすると、入力値とフリップフロップ回路１２の出力値とが加算されて加算値が増えていくが、加算値が「０１１１」となり、次に「０００１」が入力されると、「１０００」となって十進値は負の値に変わる。従ってフリップフロップ回路１２に入力されるクロック信号のパルス番号（便宜上の番号である）と、周波数データ（入力値）と、出力値との関係は図３に示すようになり、図４に示すように出力波形は入力値の積分波形である鋸波となる。そしてこの鋸波の周波数は、設定される周波数データである入力値に応じて決まることから、この周波数データは後述のように信号発生器の設定周波数を決定するデータとなる。なお積分波形生成回路１のディジタル信号は、４ビットで説明しているが、実際には例えば３２ビットの信号が用いられる。
【００１３】
図１に戻って２は電圧制御発振器（ＶＣＯ）であり、矩形波からなる周波数信号を出力する。この電圧制御発振器２の出力を帰還する経路には、前記周波数信号を分周する分周回路３が設けられ、この分周回路３の後段には、分周された周波数信号(矩形波信号)の立ち上がりを検出する立ち上がり検出回路４が設けられている。この立ち上がり検出回路４は、図５に示すように図示しないクロック源からのクロック信号と分周回路３からの矩形波信号とが入力される第１のフリップフロップ回路４１と、このフリップフロップ回路４１の出力信号とクロック信号とが入力される第２のフリップフロップ回路４２と、両フリップフロップ回路４１、４２の出力が入力されるＮＡＮＤ回路４３とからなる。図６は、図５に示す回路における各部の信号波形であり、図６のタイムチャートの符号は、図５の各部の符号に対応している。
【００１４】
図６から分かるように、分周回路３からの矩形波信号の立ち上がりを検出して矩形波信号(図６の（５）参照)が得られている。この例では、分周回路３からの矩形波信号の立ち上がりを検出しているが、分周回路３からの矩形波信号の立ち下がり検出するようにしてもよく、要するに当該矩形波信号に同期する矩形波信号が得られればよい。従って立ち上がり検出回路４は、エッジ検出部の一例に相当する。
【００１５】
図１に戻って５はラッチ回路であり、積分波形生成回路１にて得られたディジタルデータからなる鋸波の値（ディジタル値）を、前記立ち上がり検出回路４から出力される矩形波によりラッチする。６は移動平均処理回路であり、ラッチ回路５から出力される鋸波の値を予め設定された回数だけ積分し、その積分値をその回数分で割る処理を行う。７はループフィルタであり、移動平均処理回路６から出力される平均値を積分し、ＰＬＬのゲインを調整する機能を有する。８はＤ／Ａ変換部であり、ループフィルタ７の出力をＤ／Ａ変換して電圧制御発振器２に制御電圧として供給する。
【００１６】
次に上述実施の形態の作用について説明する。先ず実施形態である周波数シンセサイザから出力すべき目的とする周波数に応じた周波数データを設定する。周波数設定データと鋸波の周波数との関係について模式的な一例を述べる。例えば図示しないクロック発生源から出力されるクロック信号の周波数が１６ＭＨｚであるとすると、既述の鋸波の生成例においては、周波数設定データを「１」とすれば、鋸波の周波数は１ＭＨｚとなり（図３参照）、周波数設定データを「２」とすれば、２ＭＨｚとなる。
【００１７】
ここで図１に示すＰＬＬの動作を図７を参照しながら説明する。電圧制御発振器２の出力が分周回路３にて分周され、立ち上がり検出回路４は、図７（ａ）に示す分周出力（矩形波である周波数信号）の立ち上がりを検出して、図７（ｂ）に示すように矩形波信号を出力する。ラッチ回路５は、この矩形波信号により前記鋸波のディジタル値をラッチし（図７（ｃ）参照）、ラッチしたディジタル値を移動平均処理回路６に出力する（図７（ｄ）参照）。この移動平均処理回路６にて、ラッチしたディジタル値を、予め設定したディジタル値の数だけ移動平均し、移動平均した値をループフィルタ７にて積分し、電圧制御発振器２に制御電圧として出力する。
【００１８】
今、例えばＰＬＬの動作状態がロック状態から外れて、電圧制御発振器２の出力周波数が位相信号である鋸波の周波数よりも低くなったとすると、図７（ｃ）に示すようにラッチポイントが鋸波のゼロクロスポイントよりも進行するので、ラッチ回路５にてラッチした鋸波のディジタル値は正の値となる。このためループフィルタ７の出力が大きくなり、これにより電圧制御発振器２の出力周波数が高くなるので、ラッチポイントがゼロクロスポイントに向かい、やがてＰＬＬの動作状態がロック状態となる。
【００１９】
また逆に電圧制御発振器２の出力周波数が位相信号である鋸波の周波数よりも高くなったとすると、ラッチポイントが鋸波のゼロクロスポイントよりも遅延するので、ラッチした値は負の値となる。このためループフィルタ７の出力が小さくなり、これにより電圧制御発振器２の出力周波数が低くなるので、ラッチポイントがゼロクロスポイントに向かい、やがてＰＬＬの動作状態がロック状態となる。
【００２０】
上述の実施の形態によれば、ディジタル信号処理を用いたＰＬＬにより構成した周波数シンセサイザにおいて、ディジタル信号により生成した位相信号である鋸波の値を、電圧制御発振器からの出力を分周した矩形波信号によりラッチし、ラッチした値に基づいて電圧制御発振器の制御電圧を生成している。このためＡ／Ｄ変換部を不要とし、また大きな容量のデータテーブルも不要であり、簡易な構成とすることができる。  
【００２１】
上述実施の形態では、積分波形生成回路１にて取り扱うディジタル値は「２」の補数とであるが、ディジタル値としては「２」の補数に限られるものではない。従って鋸波を構成するディジタル値は、正の値のみの組み合わせであっても良いし、負の値のみの組み合わせであっても良い。
本発明は、ラッチされた鋸波の値を移動平均することに限定されない。しかしながら位相信号である鋸波とラッチのタイミング信号である矩形波信号とは非同期であることから、設定周波数によってはスプリアスを発生する懸念がある。このため設定周波数によっては、ラッチされた鋸波の値を移動平均することによりスプリアスの発生を抑制することができるという利点がある。
【符号の説明】
【００２２】
１            積分波形生成回路
２            電圧制御発振器
４            立ち上がり検出回路
５            ラッチ回路
６            移動平均処理回路
７            ループフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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