(57)【要約】【課題】ＣＲ積で変化する回路ブロック（例えば、ＩＦローパスフィルタ）の特性を調整する工程を製品検査から削減できる、半導体集積回路、受信モジュール及び受信装置、並びに半導体集積回路の調整方法の提供。【解決手段】可変抵抗３３と、スイッチトキャパシタ３２と、可変抵抗３３とスイッチトキャパシタ３２とのＣＲ積の偏差を検出するＲＣキャリブレーション回路２２と、可変抵抗３３及びスイッチトキャパシタ３２と同一チップに設けられた可変抵抗３３と同じ構成の可変抵抗を持つＩＦローパスフィルタ１８とを備える、半導体集積回路。【選択図】図３
2013009155.tif 000002
【特許請求の範囲】
【請求項１】
抵抗素子と、
容量素子と、
前記抵抗素子と前記容量素子とのＣＲ積の偏差を検出する検出回路と、
前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックと、
前記検出回路により検出された偏差に応じて、前記回路ブロックのＣＲ積を補正する補正回路とを備える、半導体集積回路。
【請求項２】
前記補正回路は、前記回路ブロックの抵抗値又は容量値を可変して、前記回路ブロックのＣＲ積を補正する、請求項１に記載の半導体集積回路。
【請求項３】
前記補正回路は、前記検出回路によりホイートストンブリッジの原理に基づき検出された偏差に応じて、前記回路ブロックのＣＲ積を補正する、請求項１又は２に記載の半導体集積回路。
【請求項４】
前記補正回路は、前記検出回路により検出された偏差に対応するデジタル値に応じて、前記回路ブロックのＣＲ積を補正する、請求項１から３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記回路ブロックは、フィルタである、請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項６】
請求項１から５のいずれか一項に記載の半導体集積回路を備え、該半導体集積回路に基づくオートキャリブレーション機能を有する受信モジュール。
【請求項７】
請求項６に記載の受信モジュールと、復調器とを備える受信装置。
【請求項８】
抵抗素子と容量素子とのＣＲ積の偏差を検出する検出ステップと、
前記検出ステップにより検出された偏差に応じて、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックのＣＲ積を補正する補正ステップとを備える、半導体集積回路の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子と容量素子とのＣＲ積によって特性が変化する回路ブロックを備える半導体集積回路、受信モジュール及び受信装置、並びに該半導体集積回路の調整方法に関する。
【背景技術】
【０００２】
従来技術として、アナログフィルタのカットオフ周波数を自動的に調整する手段を備えた半導体集積回路装置が知られている（例えば、特許文献１を参照）。また、フィルタの周波数特性を調整する自動調整機能付きフィルタ回路が知られている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２９８２９２号公報
【特許文献２】特開２００７−３００２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＲ積によって特性が変化する回路ブロックをオンチップ化した場合、ＣＲ積が製造ばらつき等によってずれてしまうため、その特性を調整する工程が製品検査に必要となり、検査工数が増大する。
【０００５】
そこで、本発明は、ＣＲ積で変化する回路ブロックの特性を調整する工程を製品検査から削減できる、半導体集積回路、受信モジュール及び受信装置、並びに半導体集積回路の調整方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る半導体集積回路は、
抵抗素子と、
容量素子と、
前記抵抗素子と前記容量素子とのＣＲ積の偏差を検出する検出回路と、
前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックと、
前記検出回路により検出された偏差に応じて、前記回路ブロックのＣＲ積を補正する補正回路とを備える、ことを特徴とするものである。
【０００７】
上記目的を達成するため、本発明に係る受信モジュールは、該半導体集積回路を備え、該半導体集積回路に基づくオートキャリブレーション機能を有するものである。
【０００８】
上記目的を達成するため、本発明に係る受信装置は、該受信モジュールと、復調器とを備えるものである。
【０００９】
上記目的を達成するため、本発明に係る半導体集積回路の調整方法は、
抵抗素子と容量素子とのＣＲ積の偏差を検出する検出ステップと、
前記検出ステップにより検出された偏差に応じて、前記抵抗素子及び前記容量素子と同一チップに設けられた回路ブロックのＣＲ積を補正する補正ステップとを備えるものである。
【発明の効果】
【００１０】
本発明によれば、ＣＲ積で変化する回路ブロックの特性を調整する工程を製品検査から削減できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態である高周波受信装置７の構成例を示したブロック図である。
【図２】高周波受信装置７内のチューナ用半導体集積回路２の構成例を示したブロック図である。
【図３】チューナ用半導体集積回路２内のキャリブレーション回路２２の構成例を示した回路図である。
【図４】キャリブレーション回路２２内のスイッチトキャパシタ回路３２の構成例を示した回路図である。
【図５】キャリブレーション回路２２内の可変抵抗３３の構成例を示した回路図である。
【図６】ビット生成回路７２の動作フローの一例である。
【図７】ＩＦポリフェーズフィルタ１７の構成例を示した回路図である。
【図８】ＩＦポリフェーズフィルタ１７の周波数特性図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施形態について説明する。本発明の一実施形態として高周波受信装置が挙げられる。
【００１３】
図１は、高周波受信装置７の構成例を示したブロック図である。高周波受信装置７は、テレビ放送波等の電波を受信するアンテナ１が接続又は搭載されている。高周波受信装置７の具体例として、テレビ、ラジオ、携帯電話等の携帯端末、ゲーム機、コンピュータなどの電子機器が挙げられる。高周波受信装置７は、受信モジュール４と、復調器５と、出力装置６とを備える。
【００１４】
受信モジュール４は、アンテナ１からの高周波信号（ＲＦ信号）を周波数変換して中間周波信号（ＩＦ信号）を生成可能な信号処理装置である。受信モジュール４は、例えば、水晶振動子３及びチューナ用半導体集積回路２が実装されたプリント基板を搭載するチューナである。チューナ用半導体集積回路（以下、「チューナＩＣ」という）２には、水晶振動子３を共振器として使用する発振器が内蔵されている。受信モジュール４は、チューナＩＣ２によってＲＦ信号がダウンコンバートされたＩＦ信号を出力する。復調器５は、受信モジュール４から出力されたＩＦ信号を復調する。出力装置６は、復調器５により復調されて得られた情報を出力する。出力装置６の具体例として、復調器５により復調されて得られた画像を出力するディスプレイ、復調器５により復調されて得られた音声を出力するスピーカなどが挙げられる。
【００１５】
図２は、オートキャリブレーション機能を有するチューナＩＣ２の構成例を示したブロック図である。チューナＩＣ２は、発振部と、ＲＦ信号処理部と、イメージリジェクションミキサと、ＩＦ信号処理部と、キャリブレーション処理部とを一つのＩＣチップ上に備える。
【００１６】
発振部は、発振器２３と、ＰＬＬ回路１５とを備える。発振器２３は、チューナＩＣ２に外付けされた水晶振動子３を共振器として使用し、一定の周波数のクロック信号ＣＬＫを生成する。ＰＬＬ回路１５は、発振器２３から供給されるクロック信号ＣＬＫに基づいて、互いに直交する複素信号対（ＬＯ信号）を生成する。
【００１７】
ＲＦ信号処理部は、可変増幅器１１と、バンドパスフィルタ１２とを備える。可変増幅器１１は、ＲＦ信号の増幅率を可変する機能を有する。バンドパスフィルタ１２は、可変増幅器１１によって増幅されたＲＦ信号が入力される。
【００１８】
イメージリジェクションミキサは、ポリフェーズフィルタ１３と、Ｉミキサ１４と、Ｑミキサ１６と、ポリフェーズフィルタ１７とを備える。ポリフェーズフィルタ１３は、ＲＦ信号処理部のバンドパスフィルタ１２でフィルタ処理されたＲＦ信号が入力される。Ｉミキサ１４は、ポリフェーズフィルタ１３から出力された第１の信号とＰＬＬ回路１５から出力された第１のＬＯ信号とを乗算する。Ｑミキサ１６は、ポリフェーズフィルタ１３から出力された第２の信号とＰＬＬ回路１５から出力された第２のＬＯ信号とを乗算する。ポリフェーズフィルタ１７は、Ｉミキサ１４の出力信号とＱミキサ１６の出力信号に基づいて、ＩＦ信号を生成する。
【００１９】
ＩＦ信号処理部は、ローパスフィルタ１８と、ハイパスフィルタ１９と、可変増幅器２０と、バッファ２１とを備える。ローパスフィルタ１８は、イメージリジェクションミキサのポリフェーズフィルタ１７でフィルタ処理されたＩＦ信号が入力される。ハイパスフィルタ１９は、ローパスフィルタ１８で処理されたＩＦ信号が入力される。可変増幅器２０は、ハイパスフィルタ１９で処理されたＩＦ信号の増幅率を可変する機能を有する。バッファ２１は、可変増幅器２０によって増幅されたＲＦ信号を所定の変換処理をして復調器５（図１参照）に出力する。
【００２０】
キャリブレーション処理部は、キャリブレーション回路２２を備える。キャリブレーション回路２２は、チューナＩＣ２に内蔵されるフィルタのフィルタ特性を自動的に調整する。キャリブレーション回路２２は、例えば、ＩＦ信号処理部内のＩＦ信号が入力されるＩＦフィルタのフィルタ特性を調整する。具体的には、ローパスフィルタ１８のフィルタ特性を調整してもよいし、ハイパスフィルタ１９のフィルタ特性を調整してもよい。
【００２１】
次に、ＩＦフィルタのフィルタ特性の調整方法について説明する。
【００２２】
図３は、所定の回路ブロックの回路特性を補正するためのキャリブレーション回路２２の構成例を示した回路図である。図３には、キャリブレーション回路２２によって生成されたデジタルデータのビット信号に基づいて、ＩＦローパスフィルタ１８のフィルタ特性を定めるＣＲ積を補正する可変抵抗が例示され、その可変抵抗を含むローパスフィルタ回路３７が例示されている。
【００２３】
ＩＦフィルタのフィルタ特性であるカットオフ周波数fcは、
fc=1/(2πRC)      ・・・（１）
で与えられる。式（１）内のRは、ＩＦフィルタ内の抵抗素子の抵抗値を表し、式（１）内のCは、ＩＦフィルタ内の容量素子の容量値を表し、式（１）内のRCは、ＩＦフィルタのＣＲ積を表す。ＣＲ積とは、抵抗素子の抵抗値と容量素子の容量値との積（時定数）である。抵抗素子は、一つでも複数でもよい。容量素子も同様である。
【００２４】
プロセスばらつきがあっても、カットオフ周波数fcが一定に保たれるためには、式（１）内のRCを理論値（設計値）に保つ必要がある。
【００２５】
図３において、スイッチトキャパシタ回路３２の抵抗値Crefは、
Cref=1/(4FclkC)      ・・・（２）
で表される。Fclkは、発振器２３（図２参照）から供給されるクロック信号ＣＬＫのクロック周波数である（例えば、１６ＭＨｚ）。クロック周波数Fclkは、ＰＬＬ回路１５にも供給される。式（２）内のCは、スイッチトキャパシタ回路３２内のキャパシタの容量値である。
【００２６】
図４は、スイッチトキャパシタ回路３２の構成例を示した回路図である。スイッチトキャパシタ回路３２は、クロック信号ＣＬＫが入力される反転回路４５と、クロック信号ＣＬＫに従ってオン／オフするスイッチ素子４１，４４と、反転回路４５の出力信号に従ってオン／オフするスイッチ素子４２，４３と、スイッチ素子４１〜４４のオン／オフに従って充放電されるキャパシタ４６とを備える。
【００２７】
また、図３において、可変抵抗３３は、その抵抗値Rcalが可変する抵抗素子回路である。可変抵抗３３の抵抗値Rcalは、ロジック回路３６から出力されるカウンタ値を表すビット信号に従って変化する。
【００２８】
図５は、可変抵抗３３の構成例を示した回路図である。図５の可変抵抗３３は、抵抗値がそれぞれｒｆｉｘ,ｒ, 2ｒ,4ｒ,8ｒ,16ｒ,32ｒ,64ｒの複数の抵抗素子が並列に配置され、並列に接続される抵抗素子の数がスイッチ素子５１等のオン／オフによって可変する回路である。抵抗素子６５の抵抗値は、抵抗素子６１の抵抗値の８倍であることを表す。他の抵抗素子についても同様である。図３のロジック回路３６は、可変抵抗３３内のスイッチ素子毎に供給するビット信号によってそれらのスイッチ素子をオン／オフすることにより、可変抵抗３３の抵抗値Rcalを変化させることができる。
【００２９】
図３において、可変抵抗３３の抵抗値Rcalの初期理論値は、可変抵抗３３と、スイッチトキャパシタ回路３２と、２つの抵抗素子３４，３５とによって、ホイートストンブリッジの原理が成り立つように設定されている。すなわち、製造ばらつき等がなければ、VCとVRの電位差は０となる。VCは、スイッチトキャパシタ回路３２と抵抗素子３４との間の接続点の電圧であり、VRは、可変抵抗３３と抵抗素子３５との間の接続点の電圧である。
【００３０】
ホイートストンブリッジの原理から、抵抗値Rcalと抵抗値Crefの関係は、
Cref×R=Rcal×R      ・・・（３）
となる。
【００３１】
同一ＩＣチップ上では、ホイートストンブリッジ回路のＣＲ積のずれ量とＩＦフィルタのＣＲ積のずれ量は、プロセスばらつき等によって同じであると考えることができる。したがって、ＩＣチップ上の回路におけるＣＲ積の理論値については、式（２），（３）により、
RcalC=1/(4Fclk）      ・・・（４）
という関係が成立する。
【００３２】
基準電圧Vrefは、基準電圧生成回路として機能するバンドギャップリファレンス回路３１からの供給電圧なので、プロセス、電源電圧、温度などによって、変化しない。そのため、プロセス等のばらつきの影響は、可変抵抗３３の抵抗値Rcalとスイッチトキャパシタ回路３２の抵抗値Crefに限定される。
【００３３】
そして、プロセス等のばらつきが生ずると、VCとVRの電位差が発生し、RcalとCrefの関係も式（３）を満足できなくなる。
【００３４】
ここで、ロジック回路３６が、VRとVCの電位差を無くすように、可変抵抗３３の抵抗値Rcalをビット信号によって変化させる。抵抗値Rcalを変化させることにより、VRとVCの電位差が０となったとき、RcalとCrefの関係は、再び、式（３）を満足できるようになり、式（４）が成立する。
【００３５】
ロジック回路３６は、式（３）（４）が成立する抵抗値Rcalに変化させるビット信号をキャリブレーションコード（calコード）として決定する。ローパスフィルタ回路３７は決定されたキャリブレーションコードを、各可変抵抗に適応させることで、ＩＦフィルタのカットオフ周波数fcを補正する。ＩＦフィルタ内の各可変抵抗素子は、図５の可変抵抗３３と同じ構成の可変抵抗で形成されているため（ただし、抵抗値は異なっていてもよい）、ホイートストンブリッジ回路を用いて決定されたキャリブレーションコードを使って、ＩＦフィルタのカットオフ周波数fcを補正できる。
【００３６】
例えば、ロジック回路３６のビット生成回路７２は、クロック信号ＣＬＫに同期して増加又は減少した値に対応するビット信号に応じて、図５の可変抵抗３３内のスイッチ素子を１ステージずつオンしていく。VRの電位が遷移してVRの電位とVCの電位が反転した時、オペアンプ（又は、コンパレータ）７１の出力は反転する。ビット生成回路７２は、オペアンプ７１の出力が反転すると、１クロック前にオンしたスイッチ素子をオフし、次のスイッチ素子をオンする。可変抵抗３３のスイッチ素子の最終ステージまでスイッチ切換えが終わると、ビット生成回路７２の動作が止まり、キャリブレーションコードが決定される。
【００３７】
すなわち、ビット生成回路７２によって生成されたビット信号は、可変抵抗３３とＩＦフィルタ内の可変抵抗のどちらにも供給され、ビット生成回路７２が動いている間は、可変抵抗３３もＩＦフィルタ内の可変抵抗も同時に動く。ビット生成回路７２は、可変抵抗３３とＩＦフィルタ内の可変抵抗の両方のステージを、例えば抵抗値の低いステージから順番に、オン／オフ切り替えする。全てのステージの切り替えが終わると、ビット生成回路７２の動作が止まる。
【００３８】
図６は、ビット生成回路７２の動作フローの一例である。プロセスばらつき等により、フィルタの抵抗値と容量値にずれが発生すると（ステップＳ１０）、フィルタのカットオフ周波数fcは、1/(2πRC）で与えられるので、カットオフ周波数fcにずれが発生する。キャリブレーション回路２２のビット生成回路７２は、オペアンプ７１によりモニタされたVRとVCを比較する（ステップＳ２０）。
【００３９】
ステップＳ２０においてVCがVRよりも高い場合には、ビット生成回路７２は、可変抵抗３３の第１ステージのスイッチ素子５１（図５参照）をオンするビット信号を、可変抵抗３３に供給する（ステップＳ３０）。可変抵抗３３の第１ステージのスイッチ素子５１がオンすることにより、抵抗素子６１と６２のみが並列接続されるため、可変抵抗３３の抵抗値Rcalは減少し、VRは上昇する。一方、可変抵抗３３に供給されるビット信号はＩＦフィルタ内の可変抵抗にも供給されるため、その供給されるビット信号に従って、ＩＦフィルタ内の可変抵抗の第１ステージのスイッチ素子もオンする。これにより、ＩＦフィルタ内の可変抵抗の抵抗値も、減少する。
【００４０】
一方、ステップＳ２０においてVRがVCよりも高い場合には、オペアンプ７１の出力信号に従って、ビット生成回路７２の動作は止まる（ステップＳ８０）。この場合（ステップＳ２０からステップＳ８０に移行した場合）、可変抵抗３３の抵抗値Rcal及びＩＦフィルタ内の可変抵抗の抵抗値は、共に、初期値のままである。
【００４１】
ビット生成回路７２は、ステップＳ３０の処理後、再び、オペアンプ７１によりモニタされたVRとVCを比較する（ステップＳ４０）。
【００４２】
ステップＳ４０においてVCがVRよりも高い場合には、ビット生成回路７２は、可変抵抗３３の次のステージのスイッチ素子（例えば、第１ステージよりも抵抗値の高い第２ステージのスイッチ素子５２）をオンするビット信号を、可変抵抗３３に供給する（ステップＳ５０）。可変抵抗３３の第２ステージのスイッチ素子５２もオンすることにより、抵抗素子６１と６２と６３のみが並列接続されるため、可変抵抗３３の抵抗値Rcalは更に減少し、VRは更に上昇する。このとき、上記同様に、ＩＦフィルタ内の可変抵抗の第２ステージのスイッチ素子もオンするため、ＩＦフィルタ内の可変抵抗の抵抗値も、更に減少する。
【００４３】
一方、ステップＳ４０においてVRがVCよりも高い場合には、ビット信号生成回路７２は、可変抵抗３３の前のステージのスイッチ素子（例えば、第１ステージのスイッチ素子５１）をオフにし、且つ可変抵抗３３の次のステージのスイッチ素子（例えば、第１ステージよりも抵抗値の高い第２ステージのスイッチ素子５２）をオンするビット信号を、可変抵抗３３に供給する（ステップＳ６０）。可変抵抗３３の第１ステージのスイッチ素子５１がオフし第２ステージのスイッチ素子５２がオンすると、抵抗素子６１と６３のみが並列接続されることで、可変抵抗３３の抵抗値Rcalが定まる。このとき、ＩＦフィルタ内の可変抵抗の第１ステージのスイッチ素子がオフし、第２ステージのスイッチ素子がオンすることで、ＩＦフィルタ内の可変抵抗の抵抗値も定まる。
【００４４】
ステップＳ７０において、ビット生成回路７２は、次のステージがある場合には、ステップＳ４０の処理を行い、次のステージがない場合には、その動作が止まる（ステップＳ８０）。
【００４５】
ステップＳ８０においてビット生成回路７２の動作が止まったときに供給されているビット信号が、キャリブレーションコードに相当する。
【００４６】
このように、ビット生成回路７２は、オペアンプ７１によりモニタされたVRとVCとの差が所定値以下になるまで、ビット信号を変更することにより可変抵抗３３の抵抗値Rcalを変化させる。すなわち、ビット生成回路７２は、可変抵抗３３の抵抗値Rcalがフィルタの容量値のずれを補正する値になるように、キャリブレーションコードを生成する。ローパスフィルタ回路３７は、生成されたキャリブレーションコードに従って、フィルタ内の可変抵抗素子の抵抗値を変化させることにより、フィルタ内の容量素子の容量値のばらつきを相殺して、フィルタのカットオフ周波数fcを補正する。
【００４７】
したがって、自動的にＩＦフィルタのカットオフ周波数fcのずれが補正されるため、プロセスばらつきがあっても、個々のＩＣのＩＦフィルタのカットオフ周波数fcの調整工程が不要になり、検査工程を削減できる。また、温度ばらつきや電源電圧ばらつきがあっても、同様に補正できる。ＣＲ積は温度によってもばらついてしまうが、定期的にキャリブレーション回路２２を動作させることで、抵抗値と容量値の補正を行い、温度変化によるＣＲ積の変化を補正できる。
【００４８】
また、キャリブレーション回路２２は、ＩＦフィルタに限らず、イメージリジェクションミキサ内のポリフェーズフィルタ（例えば、ＩＦポリフェーズフィルタ１７）のフィルタ特性を補正してもよい。
【００４９】
図７は、ＩＦポリフェーズフィルタ１７の構成例を示した回路図である。図８は、ＩＦポリフェーズフィルタ１７の周波数特性図である。
【００５０】
イメージリジェクションミキサのイメージリジェクション帯域はＩＦポリフェーズフィルタの特性によって決められる。ポリフェーズフィルタは、図８に示されるように、負の周波数にノッチを形成する特徴を有するフィルタである。ノッチの周波数は、ＣＲ積によってフィルタ特性が変化するＩＦフィルタと同様に、
f=-1/(2πRC)      ・・・（５）
で与えられる。例えば８ＭＨｚ帯域のアナログテレビ受信機の場合、イメージリジェクションの要求値は、IRR=60dBとなる。これを実現するには、７段のポリフェーズフィルタが必要となる。
【００５１】
しかしながら、イメージリジェクション帯域もプロセス及び温度特性によってばらつくので、何ら対策をしない場合、所望の帯域幅よりも広い帯域幅にするために、ポリフェーズフィルタの段数を増やす必要がある。プロセスによって±２５％程度ずれると考えた場合、２段以上増やす必要がある。
【００５２】
そこで、ノッチの周波数が式（５）で与えられることに着目する。ポリフェーズフィルタもRC=一定であればノッチの周波数がばらつくことは無いため、イメージリジェクション帯域がばらつくことは無い。したがって、上述のＩＦフィルタの場合と同様に、キャリブレーション回路２２によって生成されたキャリブレーションコードを使って、ポリフェーズフィルタ内の可変抵抗素子の抵抗値を変化させることにより、ポリフェーズフィルタ内の容量素子の容量値のばらつきを相殺することができる。これにより、イメージリジェクション帯域のばらつきを抑えることができる。つまり、帯域幅を広げる必要が無くなり、ポリフェーズフィルタの段数も必要最低限で設計できるので、回路面積の削減が可能となる。
【００５３】
このように、チューナＩＣ２は、可変抵抗３３とスイッチトキャパシタ回路３２とのＣＲ積の理論値との偏差を検出する検出回路として、キャリブレーション回路２２を備えている。そして、キャリブレーション回路２２は、その偏差に対応するキャリブレーションコードを生成するビット生成回路７２を有している。また、チューナＩＣ２は、そのキャリブレーションコードに応じて、可変抵抗３３とスイッチトキャパシタ回路３２と同一チップ上のフィルタのＣＲ積を補正する機能を備えている。したがって、チューナＩＣ２によれば、ＣＲ積で変化するフィルタのフィルタ特性を調整する工程を製品検査から削減できる。
【００５４】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。
【００５５】
例えば、キャリブレーション回路２２によって検出されたＣＲ積の偏差に対応するキャリブレーションデータは、フィルタ内の可変容量素子の容量値を変化させることにより、フィルタ内の抵抗素子の抵抗値のばらつきを相殺することで、フィルタのＣＲ積を補正するものでもよい。
【００５６】
また、ＣＲ積が補正される回路ブロックは、周波数軸を基準に動作するフィルタに限らず、時間軸を基準に動作する遅延回路でもよい。
【符号の説明】
【００５７】
２  チューナＩＣ
４  受信モジュール
７  高周波受信装置
１７  ＩＦポリフェーズフィルタ
１８  ＩＦローパスフィルタ
１９  ＩＦハイパスフィルタ
２２  ＲＣキャリブレーション回路
３１  バンドギャップリファレンス回路
３２  スイッチトキャパシタ回路
３３  可変抵抗
３６  ロジック回路
３７  ローパスフィルタ回路
５１〜５４  スイッチ素子
【図１】
2013009155.tif 000003
【図２】
2013009155.tif 000004
【図３】
2013009155.tif 000005
【図４】
2013009155.tif 000006
【図５】
2013009155.tif 000007
【図６】
2013009155.tif 000008
【図７】
2013009155.tif 000009
【図８】
2013009155.tif 000010