(57)【要約】      （修正有）【課題】高速動作に対応可能とし、消費電力を抑制可能とし面積も抑制可能とする出力回路の提供。【解決手段】出力回路は、差動入力段１０と出力増幅段２０と増幅加速回路７０を備え、増幅加速回路７０は、入力対が入力端子１と出力端子２に夫々接続された差動対１７１、１７２と、第５の電源端子Ｅ５と前記差動対の出力対間にそれぞれ接続された負荷素子対１７４、１７５を備え、差動対１７１、１７２の入力電位差によって、差動入力段１０の第２のカレントミラー４０の入力が接続する第４のノードＮ４への電流供給を制御する第１の電流源回路１７６と、差動入力段１０の第１のカレントミラー３０の出力が接続する第１のノードＮ１への電流供給を制御する第２の電流源回路１７８を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第１乃至第５の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第１の差動対と、
前記第１の差動対を駆動する第１の電流源と、
前記第１の電源端子と、第１及び第２のノード間に接続され、前記第１の差動対の出力電流を受ける、第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと、前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記増幅加速回路は、
前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第２の差動対と、
前記第５の電源端子に接続される第２及び第３の電流源と、
を有し、
前記出力端子の出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第５の電源端子の電圧との電圧差に比べて、予め定められた第１の値より大きいときに、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の一方の出力に応じて前記第３の電流源を非活性化し、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の他方の出力に応じて前記第２の電流源を活性化させて、前記第２の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流、又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、
前記入力端子の入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第５の電源端子の電圧との電圧差に比べて、予め定められた第２の値よりも大きいときに、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源を非活性化し、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源を活性化させて、前記第３の電流源からの電流を、前記第２の浮遊電流源回路へ入力される側の電流又は前記第２の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、
前記出力端子の出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力端子の入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下であり、且つ、前記入力端子の入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差に比べて、前記第２の値以下であるとき、前記第２及び第３の電流源を共に非活性化する、
ように切替制御する出力回路。
【請求項２】
差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第１乃至第５の電源端子と、を備えた出力回路であって、
前記差動入力段は、
第１の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続されたトランジスタ対からなる第１の差動対と、
前記第１の電源端子と前記第１の差動対の出力対間に接続された第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１と第２のカレントミラーの入力がそれぞれ接続される第２と第４のノード間に接続された第１の浮遊電流源回路と、
前記第１と第２のカレントミラーの出力がそれぞれ接続される第１と第３のノード間に接続された第２の浮遊電流源回路と、
を含み、
前記出力増幅段は、
前記第３の電源端子と前記出力端子間に接続され、制御端子が前記第１のノードに接続された第１導電型の出力トランジスタと、第４の電源端子と前記出力端子間に接続され、制御端子が前記第３のノードにそれぞれ接続された第２導電型の出力トランジスタと、を含み、
前記増幅加速回路は、
第４の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続された第２導電型のトランジスタ対からなる第２の差動対と、前記第５の電源端子と前記第２の差動対の出力対間にそれぞれ接続された負荷素子対を備え、さらに、
前記第４のノード、前記第２のノード、前記第２のカレントミラーの前記第２導電型のトランジスタ対の入力側のトランジスタの前記第２の電源端子と反対側の端子のうち予め定められたいずれか１つのノードと、前記第５の電源端子との間に接続され、前記第２の差動対のうち前記入力端子に入力が接続する前記第２導電型トランジスタの出力の電圧に応じて活性化が制御され、前記１つのノードへの電流供給を制御する第１の電流源回路と、
前記第５の電源端子と前記第１のノード間に接続され、前記第２の差動対のうち前記出力端子に入力が接続する前記第２導電型のトランジスタの出力の電圧に応じて活性化が制御され、前記第１のノードへの電流供給を制御する第２の電流源回路と、
を含む出力回路。
【請求項３】
差動入力段と、出力増幅段と、増幅加速回路と、入力端子と、出力端子と、第１乃至第５の電源端子と、を備えた出力回路であって、
前記差動入力段は、
第１の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続されたトランジスタ対からなる第１の差動対と、
前記第１の電源端子と前記第１の差動対の出力対間に接続された第１導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子に接続された第２導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１と第２のカレントミラーの入力がそれぞれ接続される第２と第４のノード間に接続された第１の浮遊電流源回路と、
前記第１と第２のカレントミラーの出力がそれぞれ接続される第１と第３のノード間に接続された第２の浮遊電流源回路と、
を含み、
前記出力増幅段は、
前記第３の電源端子と前記出力端子間に接続され、制御端子が前記第１のノードに接続された第１導電型の出力トランジスタと、第４の電源端子と前記出力端子間に接続され、制御端子が前記第３のノードにそれぞれ接続された第２導電型の出力トランジスタと、を含み、
前記増幅加速回路は、
第４の電流源で駆動され、入力対が前記入力端子と前記出力端子にそれぞれ接続された第１導電型のトランジスタ対からなる第２の差動対と、前記第５の電源端子と前記第２の差動対の出力対間にそれぞれ接続された負荷素子対を備え、
前記第２のノードと前記第５の電源端子との間に接続され、前記第２の差動対のうち前記入力端子に入力が接続する前記第１導電型トランジスタの出力の電圧に応じて活性化が制御され、前記第２のノードへの電流供給を制御する第１の電流源回路と、
前記第５の電源端子と前記第３のノードとの間に接続され、前記第２の差動対のうち前記出力端子に入力が接続する前記第１導電型のトランジスタの出力の電圧に応じて活性化が制御され、前記第３のノードへの電流供給を制御する第２の電流源回路と、
を含む出力回路。
【請求項４】
前記増幅加速回路が、
前記第５の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に接続される前記第２の電流源を有し、
前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときに、
前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源が非活性化され、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源を活性化させて、前記第２の電流源からの電流を前記第２のカレントミラーの入力側の電流に結合させ、
前記第５の電源端子と前記第１のノード間に接続される前記第３の電流源を有し、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときに、
前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源が非活性化され、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源を活性化させて前記第３の電流源からの電流を、前記第１のカレントミラーの出力電流に結合させ、
前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のとき、
前記第２及び第３の電流源が共に非活性化される、
ように切替制御する、ことを特徴とする請求項１記載の出力回路。
【請求項５】
前記増幅加速回路が、
前記第５の電源端子と前記第２のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第５の電源端子と前記第１のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第１のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときにオンに設定され、
前記第２のスイッチは、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときにオンに設定され、
前記第１及び第２のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のときに、共にオフに設定される、ことを特徴とする請求項４記載の出力回路。
【請求項６】
前記増幅加速回路が、
前記第５の電源端子に一端がそれぞれ共通に接続された第１及び第２の負荷素子及び前記第２及び第３の電流源と、
前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第１及び第２の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
前記第２の電流源の他端に接続された第１端子と、前記第２のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第２の差動対の出力対の一方との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第１のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第２の差動対の出力対の他方との接続点に接続された制御端子とを有する第１導電型の第５のトランジスタと、
を備えている、ことを特徴とする請求項４記載の出力回路。
【請求項７】
前記増幅加速回路が、
前記第５の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に接続される前記第２の電流源を有し、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときに、
前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源が非活性化され、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させ、
前記第５の電源端子と前記第１のノード間に接続される前記第３の電流源を有し、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときに、
前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源が非活性化され、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源を活性化させて前記第３の電流源からの電流を、前記第１のカレントミラーの出力電流に結合させ、
前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のとき、
前記第２及び第３の電流源が共に非活性化される、
ように切替制御する、ことを特徴とする請求項１記載の出力回路。
【請求項８】
前記増幅加速回路が、
前記第５の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第５の電源端子と前記第１のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第１のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときにオンに設定され、
前記第２のスイッチは、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときにオンに設定され、
前記第１及び第２のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のときに、共にオフに設定される、ことを特徴とする請求項７記載の出力回路。
【請求項９】
前記増幅加速回路が、
前記第５の電源端子に一端がそれぞれ共通に接続された、第１及び第２の負荷素子、及び、前記第２及び第３の電流源と、
前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第１及び第２の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第２の差動対の出力対の一方との接続点に接続された制御端子とを有する第１導電型の第４のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第１のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第２の差動対の出力対の他方との接続点に接続された制御端子とを有する第１導電型の第５のトランジスタと、
を備えている、ことを特徴とする請求項７記載の出力回路。
【請求項１０】
前記増幅加速回路が、
前記第５の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に接続される前記第２の電流源を有し、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときに、
前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源が非活性化され、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源を活性化させて前記第２の電流源からの電流を前記第１のカレントミラーの入力側の電流に結合させ、
前記第５の電源端子と前記第３のノード間に接続される前記第３の電流源を有し、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときに、
前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源が非活性化され、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源を活性化させて前記第３の電流源からの電流を、前記第２のカレントミラーの出力電流に結合させ、
前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のとき、
前記第２及び第３の電流源が共に非活性化される、
ように切替制御する、ことを特徴とする請求項１記載の出力回路。
【請求項１１】
前記増幅加速回路が、
前記第５の電源端子と前記第１のカレントミラーの入力側の所定のノードとの間に直列形態に接続される前記第２の電流源と第１のスイッチを備え、
前記第５の電源端子と前記第３のノードとの間に直列形態に接続される前記第３の電流源と第２のスイッチを備え、
前記第１のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値より大きいときにオンに設定され、
前記第２のスイッチは、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値より大きいときにオンに設定され、
前記第１及び第２のスイッチは、前記出力電圧と前記第５の電源端子の電圧との電圧差が、前記入力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第１の値以下、且つ、前記入力電圧と前記第５の電源端子の電圧との電圧差が、前記出力電圧と前記第５の電源端子の電圧との電圧差に比べて、前記第２の値以下のときに、共にオフに設定される、ことを特徴とする請求項１０記載の出力回路。
【請求項１２】
前記増幅加速回路が、
前記第５の電源端子に一端がそれぞれ共通に接続された第１及び第２の負荷素子及び前記第２及び第３の電流源と、
前記入力端子の前記入力信号と前記出力端子の前記出力信号を差動で入力し、出力対が前記第１及び第２の負荷素子のそれぞれの他端に接続されるトランジスタ対を備えた前記第２の差動対と、
前記第２の差動対を駆動する第４の電流源と、
前記第２の電流源の他端に接続された第１端子と、前記第１のカレントミラーの入力側の予め定められたノードに接続された第２端子と、前記第１の負荷素子の他端と前記第２の差動対の出力対の一方との接続点に接続された制御端子とを有する第２導電型の第４のトランジスタと、
前記第３の電流源の他端に接続された第１端子と、前記第３のノードに接続された第２端子と、前記第２の負荷素子の他端と前記第２の差動対の出力対の他方との接続点に接続された制御端子とを有する第２導電型の第５のトランジスタと、
を備えている、ことを特徴とする請求項１０記載の出力回路。
【請求項１３】
前記第１のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目のトランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第１導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１の差動対の出力対は、第１導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項１乃至１２のいずれか１項に記載の出力回路。
【請求項１４】
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目トランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする請求項１乃至１３のいずれか１項に記載の出力回路。
【請求項１５】
前記第１導電型の第４のトランジスタの第２端子が、前記第２のカレントミラーの入力が接続する前記第４のノードに接続されている、ことを特徴とする請求項６又は９に記載の出力回路。
【請求項１６】
前記第２のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目トランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第２導電型の前記１段目のトランジスタ対の制御端子に接続され、
前記第１導電型の第４のトランジスタの第２端子が、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第１端子に接続されている、ことを特徴とする請求項６記載の出力回路。
【請求項１７】
前記第１導電型の第４のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続されている、ことを特徴とする請求項８に記載の出力回路。
【請求項１８】
前記第２導電型の第４のトランジスタの第２端子が、前記第１のカレントミラーの入力が接続する前記第２のノードに接続されている、ことを特徴とする請求項１２に記載の出力回路。
【請求項１９】
前記第１の浮遊電流源回路が、電流源を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする請求項１乃至７、１１乃至１３のいずれか１項に記載の出力回路。
【請求項２０】
前記第１の浮遊電流源回路が、
前記第２のノードと前記第４のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第２のノードと前記第４のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第３のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第４のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする請求項４、８、９、８、１０のいずれか１項に記載の出力回路。
【請求項２１】
参照電圧を受け、入力された映像データをデコードして前記映像データに対応する電圧を出力するデコーダと、
前記デコーダの出力電圧を入力端子より受け、出力端子がデータ線に接続される出力回路であって、請求項１乃至２０のいずれか１項に記載の出力回路と、
を備えたデータドライバ。
【請求項２２】
請求項２１記載のデータドライバを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路とそれを用いたデータドライバ及び表示装置に関する。
【背景技術】
【０００２】
現在、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、ノートＰＣやモニターだけでなく、大画面液晶テレビや多機能携帯電話機、タブレット型高機能情報端末などに用途が広がっている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が多く利用されている。また液晶表示装置に次ぐ薄型表示装置として、自発光型で鮮明な画質を特長とする有機発光ダイオード（Ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ：ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置の開発も進んでいる。
【０００３】
図１２を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。なお、図１２（Ａ）には、薄型表示装置の要部構成がブロック図にて示され、図１２（Ｂ）には、液晶表示装置の表示パネルの単位画素の要部構成、図１２（Ｃ）には、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成がそれぞれ示されている。図１２（Ｂ）、及び図１２（Ｃ）の単位画素は、模式的な等価回路で示す。
【０００４】
図１２（Ａ）を参照すると、一般に、アクティブマトリクス駆動方式の薄型表示装置は、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０で構成される。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置され（例えばカラーＳＸＧＡ（Ｓｕｐｅｒ  ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）パネルの場合、１２８０×３画素列×１０２４画素行）、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。なお、ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データは、デジタル信号にてデータドライバ９８０に供給される。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は、半導体基板で構成され、特に大画面表示装置ではガラス基板やプラスチック基板等の絶縁性基板上に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で画素スイッチ等を形成した半導体基板が広く使われている。
【０００５】
上記表示装置は、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオンとなるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像を表示するものである。
【０００６】
１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（画素スイッチ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、複数画素行を対応する複数の走査線で同時に選択したり、動画特性を向上させるため、１２０Ｈｚ駆動やそれより高いフレーム周波数で駆動される場合もある。
【０００７】
液晶表示装置の場合、図１２（Ａ）及び図１２（Ｂ）を参照すると、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。なお単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。
【０００８】
走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトからの光の透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。
【０００９】
なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素電極９７３の電圧極性（正又は負）を通常１フレーム周期で切替える駆動（反転駆動）が行われる。代表的な駆動として、隣接画素間で異なる電圧極性となるようなドット反転駆動や隣接画素列間で異なる電圧極性となるようなカラム反転駆動がある。１つのデータ線には、ドット反転駆動では１選択期間（１データ期間）毎に異なる電圧極性の階調電圧信号が出力され、カラム反転駆動では１フレーム期間内の各選択期間（データ期間）は同じ電圧極性で、１フレーム期間毎に異なる電圧極性の階調電圧信号が出力される。
【００１０】
有機発光ダイオード表示装置の場合、図１２（Ａ）及び図１２（Ｃ）を参照すると、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリクス状に配置した半導体基板からなる。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４と電源端子９８５（カソード電極）の間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３で構成される。
【００１１】
走査線９６１からの走査信号により画素スイッチ９６４がオン（導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１により有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。なお画素スイッチ９６４、ＴＦＴ９８１はｎチャネル型トランジスタの例を示すが、ｐチャネル型トランジスタで構成することも可能である。また有機発光ダイオードは電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要なく、データ線９６２には１選択期間（１データ期間）毎に画素に対応した階調電圧信号が出力される。
【００１２】
なお、有機発光ダイオード表示装置は、上記に説明したデータ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書ではデータドライバから出力された階調電圧信号を受けて表示を行う構成に限定して説明する。
【００１３】
図１２（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データに対応した階調電圧信号をデータ線９６２に増幅出力する出力回路を備えている。
【００１４】
薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等においては高画質化の需要が求められる。具体的には、ＲＧＢ各８ビット映像データ（約１６８０万色）以上の多色化（多階調化）や、動画特性向上や３次元表示対応のためフレーム周波数（１画面を書き換える駆動周波数）を１２０Ｈｚや更にそれ以上高くする要求も出始めている。フレーム周波数がＮ倍となると、１データ出力期間はおよそ１／Ｎとなる。
【００１５】
表示装置のデータドライバは、多階調化に対応した高精度な電圧出力とともに、データ線の高速駆動が求められるようになってきている。そのため、データドライバ９８０の出力回路は、データ線容量を高速に充放電するために高駆動能力が求められる。また、表示素子への階調電圧信号の書込みの均一化を図るために、充電時及び放電時のデータ線駆動波形のスルーレートの対称性も求められる。しかし、出力回路は、その高駆動能力化により消費電流が増加する。このため、出力回路では、消費電力の増加や発熱の問題も新たに生じている。
【００１６】
次に、図１１を参照して、表示用データドライバの出力レンジについて説明する。なお、図１１は、関連技術の問題点を説明するために本願発明者により作成された図面である。図１１（Ａ）は、ＬＣＤドライバの出力レンジを表す。ＶＤＤ、ＶＳＳはそれぞれ高位側電源電圧、低位側電源電圧を表す（ＶＳＳは一般にグランド電位＝０Ｖ）。ＬＣＤドライバは、電源電圧ＶＤＤ及びＶＳＳの中間付近の対抗基板電極のコモン電圧ＣＯＭに対して正極（高電位側）と負極（低電位側）の極性反転駆動を行う。
【００１７】
図１１（Ｂ）は、アクティブマトリクス駆動（電圧プログラム型）のＯＬＥＤドライバの出力レンジを表す。ＯＬＥＤドライバには、ＬＣＤのような極性反転駆動はない。図１１（Ｂ）では、出力レンジが、（ＶＳＳ＋Ｖｄｉｆ）〜ＶＤＤである例が示されている。電位差Ｖｄｉｆは、表示パネルに形成されたＯＬＥＤ素子が発光するのに必要な電極間電位差や、ＯＬＥＤ素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧による。
【００１８】
表示装置のデータ線を高速駆動する関連技術の一例を以下に説明する。図１３は、非特許文献１（ＳＩＤ  １０  ＤＩＧＥＳＴ  ｐｐ．７４−７６  ：６．６ＬのＦｉｇ．３）から引用した図である。図１３には、表示用データドライバ（大型ＬＣＤドライバ）の出力バッファとして、スルーレート（ｓｌｅｗ  ｒａｔｅ）をブーストし、セットリング時間の短縮を図るとともに低消費電力化を図る出力バッファが開示されている。図１３において、差動増幅器７００（ＳＢＣ７１０を除く）と、入力電圧と出力電圧の差に応じてスルーレートをブーストするスルーレート加速回路（ＳＢＣ：Ｓｌｅｗ  Ｂｏｏｓｔｉｎｇ  Ｃｉｒｃｕｉｔ）７１０を備えて構成される。なお、図１３の差動増幅器７００は、特許文献１（特開平６−３２６５２９号公報）に基づく構成である。
【００１９】
図１３を参照すると、差動増幅器７００は、
低電位側電源端子（ＧＮＤ端子）に一端が接続された電流源ＩＮ１と、
ソースが電流源ＩＮ１の他端に共通接続され、ゲートが入力端子ＩＮＰと出力端子ＯＵＴにそれぞれ接続され、Ｎｃｈ差動対を構成する、Ｎｃｈトランジスタ（Ｎ１、Ｎ２）と、
高電位側電源端子（電源端子）に一端が接続された電流源ＩＰ１と、
ソースが接続され電流源ＩＰ１の他端に共通接続され、ゲートが入力端子ＩＮＰと出力端子ＯＵＴにそれぞれ接続され、Ｐｃｈ差動対を構成するＰｃｈトランジスタ（Ｐ１、Ｐ２）と、
ソースが電源端子に接続され、ゲート同士が接続されたＰｃｈトランジスタ（Ｐ３、Ｐ４）と、Ｐｃｈトランジスタ（Ｐ３、Ｐ４）のドレインにソースがそれぞれ接続され、ゲート同士が接続されたＰｃｈトランジスタ（Ｐ５、Ｐ６）からなり、Ｐｃｈトランジスタ（Ｐ３、Ｐ４）の共通ゲートがＰｃｈトランジスタＰ５のドレインに接続され、ＰｃｈトランジスタＰ３とＰ５の接続点と、ＰｃｈトランジスタＰ４とＰ６の接続点が、Ｎｃｈトランジスタ（Ｎ１、Ｎ２）のドレインにそれぞれ接続されたＰｃｈカスコードカレントミラー（Ｐ３〜Ｐ６）と、
ソースがＧＮＤ端子に接続され、ゲート同士が接続されたＮｃｈトランジスタ（Ｎ３、Ｎ４）と、Ｎｃｈトランジスタ（Ｎ３、Ｎ４）のドレインにソースがそれぞれ接続され、ゲート同士が接続されたＮｃｈトランジスタ（Ｎ５、Ｎ６）からなり、Ｎｃｈトランジスタ（Ｎ３、Ｎ４）の共通ゲートがＮｃｈトランジスタＮ５のドレインに接続され、ＮｃｈトランジスタＮ３とＮ５の接続点と、ＮｃｈトランジスタＮ４とＮ６の接続点が、Ｐｃｈトランジスタ（Ｐ１、Ｐ２）のドレインにそれぞれ接続されたＮｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）と、
ＰｃｈトランジスタＰ５のドレイン（Ｐｃｈカスコードカレントミラー（Ｐ３〜Ｐ６）の入力ノード）と、ＮｃｈトランジスタＮ５のドレイン（Ｎｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）の入力ノード）との間に接続された連絡回路Ｖ１（電圧源）と、
ＰｃｈトランジスタＰ６のドレイン（Ｐｃｈカスコードカレントミラー（Ｐ３〜Ｐ６）の出力ノード）と、ＮｃｈトランジスタＮ６のドレイン（Ｎｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）の出力ノード）との間に接続された連絡回路Ｖ２（電圧源）と、
を備える。出力段として、
ソースが電源端子に接続され、ドレインが出力端子ＯＵＴに接続され、Ｐｃｈカスコードカレントミラー（Ｐ３〜Ｐ６）の出力（Ｐ６のドレイン）と連絡回路Ｖ２との接続ノードにゲートが接続されたＰｃｈトランジスタＰ０と、
ソースがＧＮＤ端子に接続され、ドレインが出力端子ＯＵＴに接続され、Ｎｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）の出力（Ｐ６のドレイン）と連絡回路Ｖ２との接続ノードにゲートが接続されたＮｃｈトランジスタＮ０と、を備えている。図１３の差動増幅器７００は、高位側電源とＧＮＤ間のほぼ全電圧範囲でボルテージフォロワ動作可能なＲａｉｌ−ｔｏ−Ｒａｉｌ差動増幅器である。
【００２０】
スルーレート加速回路（ＳＢＣ）７１０は、
一端がＧＮＤ端子に接続された電流源ＩＮ１１と、
ソースが電流源ＩＮ１１の他端に共通接続され、ゲートが入力端子ＩＮＰと出力端子ＯＵＴにそれぞれ接続され、Ｎｃｈ差動対をなすＮｃｈトランジスタ（Ｎ１１、Ｎ１２）と、
一端が電源端子に接続された電流源ＩＰ１１と、
ソースが電流源ＩＮ１１の他端に共通接続され、ゲートが入力端子ＩＮＰと出力端子ＯＵＴに接続され、Ｐｃｈ差動対をなすＰｃｈトランジスタ（Ｐ１１、Ｐ１２）と、
Ｎｃｈトランジスタ（Ｎ１１、Ｎ１２）のドレイン（Ｎｃｈ差動対の出力対）と電源端子間に接続され、ゲートにバイアス電圧ＶＰ１を受けるＰｃｈトランジスタ（Ｐ１３、Ｐ１４）と、
ソースが電源端子に接続され、ゲートがＰｃｈトランジスタ（Ｐ１３、Ｐ１４）のゲートに接続されたＰｃｈトランジスタＰ１５と、
ソースがＰｃｈトランジスタＰ１５のドレインに接続され、ＰｃｈトランジスタＰ１３のドレインとＮｃｈトランジスタＮ１１のドレインの接続点にゲートが接続され、Ｎｃｈカスコードカレントミラーの入力ノード（Ｎ５のドレイン）と連絡回路Ｖ１との接続ノードＰＩにドレインが接続されたＰｃｈトランジスタＰ１６と、
Ｐｃｈトランジスタ（Ｐ１１、Ｐ１２）のドレイン（Ｐｃｈ差動対の出力対）とＧＮＤ端子間に接続され、ゲートにバイアス電圧ＶＮ１を受けるＮｃｈトランジスタ（Ｎ１３、Ｎ１４）と、
ソースがＧＮＤ端子に接続され、ゲートがＮｃｈトランジスタ（Ｎ１３、Ｎ１４）のゲートに接続されたＮｃｈトランジスタＮ１５と、
ソースがＮｃｈトランジスタＮ１５のドレインに接続され、ＮｃｈトランジスタＮ１３のドレインとＰｃｈトランジスタＰ１１のドレインの接続点にゲートが接続され、Ｐｃｈカスコードカレントミラーの入力ノード（Ｐ５のドレイン）と連絡回路Ｖ１との接続ノードＮＩにドレインが接続されたＮｃｈトランジスタＮ１６と、
を備えている。
【００２１】
ゲートにバイアス電圧ＶＰ１を受けるトランジスタＰ１３、Ｐ１４、Ｐ１５、及び、ゲートにバイアス電圧ＶＮ１を受けるトランジスタＮ１３、Ｎ１４、Ｎ１５はそれぞれ電流源を構成する。トランジスタＰ１６、Ｎ１６はそれぞれスイッチを構成する。
【００２２】
スルーレート加速回路（ＳＢＣ）７１０の作用について以下に説明する。
【００２３】
入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流は、それぞれ、増加、減少する。そして、ＮｃｈトランジスタＮ１１のドレイン電流がＰｃｈトランジスタＰ１３で設定される電流よりも大きくなると、ＮｃｈトランジスタＮ１１とＰｃｈトランジスタＰ１３の接続ノードの電位が低下する。その結果、ＰｃｈトランジスタＰ１６がオンとなり、ＰｃｈトランジスタＰ１５で設定される電流が、ノードＰＩに供給される。これにより、差動増幅器７００のＮｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）の入力電流（Ｎ３、Ｎ５のドレイン電流）、出力電流（Ｎ４、Ｎ６のドレイン電流）が共に増加し、出力段トランジスタＰ０とＮ０のゲート電位の引き下げ作用が加速される。
【００２４】
このように、差動増幅器７００の増幅作用にスルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの充電動作が加速される。なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＮｃｈトランジスタＮ１１のドレイン電流が減少し、ＰｃｈトランジスタＰ１６がオフとなり、ＰｃｈトランジスタＰ１５からＰＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。
【００２５】
また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）がそれぞれ、減少、増加する。しかし、ＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１３の接続ノードは、電位の引き下げ作用を受けるため、ＮｃｈトランジスタＮ１６はオフのままとされ、差動増幅器７００の増幅作用に影響を与えない。
【００２６】
一方、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）が、それぞれ増加、減少する。
【００２７】
そして、ＰｃｈトランジスタＰ１１のドレイン電流（絶対値）がＮｃｈトランジスタＮ１３で設定される電流よりも大きくなると、ＮｃｈトランジスタＮ１６がオンとなり、ＮｃｈトランジスタＮ１５で設定される電流がノードＮＩに供給される。
【００２８】
これにより、差動増幅器７００のＰｃｈカスコードカレントミラーの入力電流（Ｐ３、Ｐ５のドレイン電流（絶対値））、出力電流（Ｐ４、Ｐ６のドレイン電流（絶対値））が共に増加し、出力段トランジスタＰ０、Ｎ０のゲート電位の引き上げ作用が加速される。したがって、差動増幅器７００の増幅作用に、スルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの放電動作が加速される。
【００２９】
なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＰｃｈトランジスタＰ１１のドレイン電流が減少し、ＮｃｈトランジスタＮ１６がオフとなり、ＮｃｈトランジスタＮ１５からノードＮＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧よりも低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流（絶対値）がそれぞれ減少、増加する。しかし、このときＰｃｈトランジスタＰ１６は、オフ（非導通）のままとされ、差動増幅器７００の増幅作用に影響を与えない。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平０６−３２６５２９号公報
【非特許文献】
【００３１】
【非特許文献１】6.6L:Late-News Paper: A Low Quiescent Current and Fast Settling Output Buffer with Boosting Slew-rate Scheme for Large LCD driver, II Kwon Chang et al., SID 10 DIGEST pp.74-76, 2010
【発明の概要】
【発明が解決しようとする課題】
【００３２】
以下に関連技術の分析を与える。
【００３３】
図１３に示す回路においては、差動増幅器７００に加えて、スルーレート加速回路（ＳＢＣ）７１０の２組の差動対（Ｎ１１、Ｎ１２）、（Ｐ１１、Ｐ１２）、電流源を構成する８個のトランジスタ（ＩＮ１１、ＩＰ１１、Ｐ１３〜Ｐ１５、Ｎ１１〜Ｎ１５）、スイッチを構成する２個のトランジスタ（Ｐ１６、Ｎ１６）が追加されるため、面積が大幅に増加する、という問題がある。
【００３４】
したがって、本発明の目的は、高速動作に対応可能とし、消費電力及び面積を抑制可能とした出力回路、及び該出力回路を備えたデータドライバ、及び表示装置を提供することにある。
【課題を解決するための手段】
【００３５】
本発明によれば、特にこれらに制限されるものでないが、概略以下の構成とされる。なお、各要素の括弧内の参照符号は、あくまで本発明の理解を容易とするために、図面に対応させて付したものであり、本発明を限定するためのものとして解釈すべきものでないことは勿論である。
【００３６】
本発明によれば、差動入力段（１０）と、出力増幅段（２０）と、増幅加速回路（７０）と、入力端子（１）と、出力端子（２）と、第１乃至第５の電源端子（Ｅ１〜Ｅ５）と、を備えた出力回路であって、前記差動入力段（１０）は、
前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第１の差動対（１１）と、
前記第１の差動対を駆動する第１の電流源（１１３）と、
前記第１の電源端子（Ｅ１）と、第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、前記第１の差動対の出力電流を受ける、第１導電型のトランジスタ対（１３１、１３２）を含む第１のカレントミラー（３０）と、
前記第２の電源端子（Ｅ２）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続された第２導電型のトランジスタ対を含む第２のカレントミラー（４０）と、
前記第１のカレントミラー（３０）の入力が接続された前記第２のノード（Ｎ２）と、前記第２のカレントミラー（４０）の入力が接続された前記第４のノード（Ｎ４）間に接続された第１の浮遊電流源回路（５０）と、
前記第１のカレントミラー（３０）の出力が接続された前記第１のノード（Ｎ１）と前記第２のカレントミラー（４０）の出力が接続された前記第３のノード（Ｎ３）間に接続された第２の浮遊電流源回路（６０）と、
を備え、
前記出力増幅段（２０）は、
前記第３の電源端子（Ｅ３）と前記出力端子（２）との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタ（１２１）と、
前記第４の電源端子（Ｅ４）と前記出力端子（２）との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタ（１２２）と、
を備え、
前記増幅加速回路（７０）は、
前記入力端子の入力信号と、前記出力端子の出力信号とを差動入力するトランジスタ対を備えた第２の差動対（１７１、１７２）と、
前記第５の電源端子（Ｅ５）に接続される第２及び第３の電流源（１７６、１７８）とを有し、
前記出力端子（２）の出力電圧（ＶＯ）と前記第５の電源端子（Ｅ５）の電圧との電圧差が、前記入力端子（１）の入力電圧（ＶＩ）と前記第５の電源端子の電圧との電圧差に比べて、予め定められた第１の値より大きいときに、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の一方の出力に応じて前記第３の電流源（１７８）を非活性化し、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の他方の出力に応じて前記第２の電流源（１７６）を活性化させて、前記第２の電流源からの電流を、前記第１の浮遊電流源回路（５０）へ入力される側の電流、又は前記第１の浮遊電流源回路（５０）から出力される側の電流の一方の電流に結合させ、
前記入力端子（１）の入力電圧（ＶＩ）と前記第５の電源端子（Ｅ）の電圧との電圧差が、前記出力端子（２）の出力電圧（ＶＯ）と前記第５の電源端子の電圧との電圧差に比べて、予め定められた第２の値よりも大きいときに、前記第２の差動対のうち前記入力端子に入力が接続される前記トランジスタ対の前記他方の出力に応じて前記第２の電流源（１７６）を非活性化し、前記第２の差動対のうち前記出力端子に入力が接続される前記トランジスタ対の前記一方の出力に応じて前記第３の電流源（１７８）を活性化させて、前記第３の電流源（１７８）からの電流を、前記第２の浮遊電流源回路（６０）へ入力される側の電流又は前記第２の浮遊電流源回路から出力される側の電流の一方の電流に結合させ、
前記出力端子（２）の出力電圧（ＶＯ）と前記第５の電源端子（Ｅ５）の電圧との電圧差が、前記入力端子（１）の入力電圧（ＶＩ）と前記第５の電源端子（Ｅ５）の電圧との電圧差に比べて、前記第１の値以下であり、且つ、前記入力端子（１）の入力電圧（ＶＩ）と前記第５の電源端子の電圧との電圧差が、前記出力端子の出力電圧と前記第２の電源端子の電圧との電圧差に比べて、前記第２の値以下であるとき、前記第２及び第３の電流源（１７６、１７８）を共に非活性化する、ように切替制御する出力回路が提供される。
【００３７】
本発明によれば、該出力回路を含む表示装置のデータドライバ、該データドライバを備えた表示装置が提供される。
【発明の効果】
【００３８】
本発明によれば、高速動作に対応可能とし、消費電力を抑制可能としている。また、本発明によれば、出力回路の面積も抑制可能としている。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第２の実施形態の構成を示す図である。
【図３】本発明の第３の実施形態の構成を示す図である。
【図４】本発明の第４の実施形態の構成を示す図である。
【図５】本発明の第５の実施形態の構成を示す図である。
【図６】本発明の第６の実施形態の構成を示す図である。
【図７】本発明の第７の実施形態の構成を示す図である。
【図８】本発明の第８の実施形態の構成を示す図である。
【図９】本発明の第９の実施形態の構成を示す図である。
【図１０】表示装置のデータドライバの構成を示す図である。
【図１１】（Ａ）はＬＣＤドライバの出力レンジ、（Ｂ）はＯＬＥＤディスプレイドライバの出力レンジを説明する図である。
【図１２】（Ａ）は表示装置の構成を示す図であり、（Ｂ）はＬＣＤの画素、（Ｃ）はＯＬＥＤの画素を等価回路で示す図である。
【図１３】非特許文献１のFig.3を引用した図である。
【発明を実施するための形態】
【００４０】
本発明の実施形態について図面を参照して以下に説明する。本発明の好ましい態様（ＭＯＤＥＳ）の一つにおいて、例えば図１を参照すると、出力回路は、電圧信号を入力する入力端子（１）と、電圧信号を出力する出力端子（２）と、差動入力段（１０）と、出力増幅段（２０）と、増幅加速回路（７０）を備えている。
【００４１】
差動入力段（１０）は、入力端子（１）の入力信号（ＶＩ）と出力端子（２）の出力信号（ＶＯ）を差動で入力する第１の差動段（１１）と、
第１電源端子（Ｅ１）と、第１及び第２のノード（Ｎ１、Ｎ２）間にそれぞれ接続された第１導電型（Ｐ型）の二つのトランジスタを有し、第１及び第２のノード（Ｎ１、Ｎ２）に第１の差動段（１１）の出力対の出力電流を受ける第１のカレントミラー（３０）と、
第２電源端子（Ｅ２）と、第３及び第４のノード（Ｎ３、Ｎ４）間にそれぞれ接続された第２導電型（Ｎ型）の二つのトランジスタを有する第２のカレントミラー（４０）と、
第１のカレントミラー（３０）の入力が接続された第２のノード（Ｎ２）と第２のカレントミラー（４０）の入力が接続された第４のノード（Ｎ４）間に接続された第１の浮遊電流源回路（５０）と、
第１のカレントミラー（３０）の出力が接続された第１のノード（Ｎ１）と第２のカレントミラー（４０）の出力が接続された第３のノード（Ｎ３）間に接続された第２の浮遊電流源回路（６０）と、を備える。
【００４２】
出力増幅段（２０）は、第３電源端子（Ｅ３）と出力端子（２）間に接続され、制御端子が第１のノード（Ｎ１）に接続された第１導電型（Ｐ型）の第１のトランジスタ（１２１）と、第４電源端子（Ｅ４）と出力端子（２）間に接続され、制御端子が第３のノード（Ｎ３）に接続された第２導電型（Ｎ型）の第２のトランジスタ（１２２）と、を備える。
【００４３】
増幅加速回路（７０）は、入力端子（１）の入力信号（ＶＩ）と出力端子（２）の出力信号（ＶＯ）を差動で入力する第２の差動段（差動対１７１、１７２と電流源１７３）と、
第５電源端子（Ｅ５）と第２の差動段の出力対との間に接続された第１の負荷素子対（１７４、１７５）と、
第５電源端子（Ｅ５）と、第２のカレントミラーの入力側の予め定められたノード（ノードＮ４又はＮ４に第２端子（ドレイン端子）が接続するトランジスタ（１４３）の第１端子（ソース端子））間に直列形態で接続された、第２の電流源（１７６）及び第３のトランジスタ（１７７）と、
第５電源端子（Ｅ５）と第１のカレントミラーの出力側の予め定められたノード（ノードＮ１）間に直列形態で接続された第３の電流源（１７８）及び第４のトランジスタ（１７９）と、を備えている。第３のトランジスタ（１７７）の制御端子（ゲート端子）は、第２の差動段の出力対の一つ（１７１のドレイン）と第１の負荷素子対の一つ（１７４）との接続点（３）に接続されている。第４のトランジスタ（１７９）の制御端子（ゲート端子）は、第２の差動段の出力対の他方（１７２のドレイン）と第１の負荷素子対の他方（１７５）との接続点（４）に接続されている。
【００４４】
あるいは、増幅加速回路（７０）は、例えば図４を参照すると、入力端子（１）の入力信号（ＶＩ）と出力端子（２）の出力信号（ＶＯ）を差動で入力する第２の差動段（差動対１７１、１７２、電流源１７３）と、
第５電源端子（Ｅ５）と第２の差動段の出力対との間に接続された第１の負荷素子対（１７４、１７５）と、
第５電源端子（Ｅ５）と、第１のカレントミラーの入力側の予め定められたノード（ノードＮ２又はＮ２に第２端子（ドレイン端子）が接続するトランジスタ（１３３）の第１端子（ソース端子））間に直列形態で接続された第２の電流源（１７６）及び第３のトランジスタ（１７７）と、
第５電源端子（Ｅ５）と第１のカレントミラーの出力側の予め定められたノード（ノードＮ１）間に直列形態で接続された第３の電流源（１７８）及び第４のトランジスタ（１７９）と、
を備えている。第３のトランジスタ（１７７）の制御端子（ゲート端子）及び第４のトランジスタ（１７９）の制御端子（ゲート端子）は、第２の差動段の出力対と第１の負荷素子対（１７４、１７５）との接続点対（３、４）に接続されている。以下、いくつかの実施形態に即して説明する。
【００４５】
＜実施形態１＞
図１は、本発明の第１の実施形態の出力回路１００Ａの構成を示す図である。本実施形態において、出力回路１００Ａは、配線負荷を駆動する。ＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタを「Ｐｃｈトランジスタ」、「Ｎｃｈトランジスタ」と略記する。例えば図１の出力端子２には、表示装置のデータ線（図１２（Ａ）の９６２）が接続される。図１に示すように、出力回路１００Ａは、入力端子１の入力電圧ＶＩと出力端子２の出力電圧ＶＯを差動で受ける差動入力段１０と、差動入力段１０の第１及び第２の出力（ノードＮ１、Ｎ３）を受け、プッシュプル動作で入力電圧ＶＩに応じた出力電圧ＶＯを出力端子２より出力する出力増幅段２０と、入力電圧ＶＩと出力電圧ＶＯとの電位差を検出して、該電位差に応じて差動入力段１０と出力増幅段２０の増幅動作を加速させる増幅加速回路７０とを備える。
【００４６】
本実施形態において、出力端子２が、差動入力段１０の反転入力端子に帰還され、出力電圧ＶＯが、差動入力段１０の非反転入力端子の入力電圧ＶＩに同相で追従変化するボルテージフォロワとして構成されている（以下の各実施形態も同様とされる）。
【００４７】
差動入力段１０は、第１の差動段１１と、第１のカレントミラー（Ｐｃｈカレントミラー）３０と、第２のカレントミラー（Ｎｃｈカレントミラー）４０と、第１及び第２の浮遊電流源回路５０、６０を備える。
【００４８】
第１の差動段１１は、ソースが結合され、入力電圧ＶＩが供給される入力端子１と、出力電圧ＶＯが出力される出力端子２にゲートがそれぞれ接続され、Ｎｃｈ差動トランジスタ対を構成するＮｃｈトランジスタ（１１１、１１２）と、一端が低位側電源電圧を与える第６の電源端子（Ｅ６）に接続され、他端がＮｃｈ差動対（１１１、１１２）の結合されたソースに接続された電流源１１３を備えている。
【００４９】
第１のカレントミラー３０は、高位側の電源電圧を与える第１の電源端子Ｅ１にソースが共通接続され、ドレインが第１ノードＮ１、第２ノードＮ２にそれぞれ接続されたＰｃｈトランジスタ対（１３１、１３２）を備えている。Ｐｃｈトランジスタ対（１３１、１３２）はゲートが共通接続され、該共通接続されたゲートはＰｃｈトランジスタ１３１のドレインノードであるノードＮ２に接続されている。第１、第２ノードＮ１、Ｎ２は、それぞれ、カレントミラー３０の出力ノードと入力ノードとされる。Ｎｃｈ差動トランジスタ対（１１１、１１２）のドレインノード（差動対の出力対）は第１、第２ノードＮ１、Ｎ２にそれぞれ接続されている。
【００５０】
第２のカレントミラー４０は、低位側電源電圧を与える第２の電源端子Ｅ２にソースが共通接続され、ドレインが第３ノードＮ３、第４ノードＮ４にそれぞれ接続されたＮｃｈトランジスタ対（１４２、１４１）を備えている。Ｎｃｈトランジスタ対（１４２、１４１）はゲートが共通接続され、該共通接続されたゲートはＮｃｈトランジスタ１４１のドレインノードである第４ノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０の出力と入力とされる。
【００５１】
第１の浮遊電流源回路５０は、第１のカレントミラー３０の入力ノードであるノードＮ２と、第２のカレントミラー４０の入力ノードであるノードＮ４の間に接続された浮遊電流源１５０を備えている。
【００５２】
第２の浮遊電流源回路６０は、第１のカレントミラー３０の出力ノードであるノードＮ１と、第２のカレントミラー４０の出力ノードであるノードＮ３との間に、並列に接続されたＰｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２を備えている。Ｐｃｈトランジスタ１６１のゲートとＮｃｈトランジスタ１６２のゲートには、バイアス電圧ＢＰ２とＢＮ２がそれぞれ供給される。
【００５３】
第１の浮遊電流源回路５０は、例えば、第２の浮遊電流源回路６０と同様に、並列に接続されたＰｃｈトランジスタ及びＮｃｈトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間に直列に接続されるＮｃｈトランジスタとＰｃｈトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間の電流は、ほぼ定電流に制御される。
【００５４】
出力増幅段２０は、出力用の高位側電源電圧を与える第３の電源端子Ｅ３と出力端子２間に接続され、ゲートが差動入力段のノードＮ１に接続されたＰｃｈトランジスタ１２１と、出力用の低位側電源電圧を与える第４の電源端子Ｅ４と出力端子２間に接続され、ゲートが差動入力段のノードＮ３に接続されたＮｃｈトランジスタ１２２と、を有する。なお、Ｅ１とＥ３が共通の電源（ＶＤＤ）に接続され、Ｅ２とＥ４は共通の電源（ＶＳＳ）等に接続された構成としてもよい。
【００５５】
増幅加速回路７０は、ソースが結合され、入力電圧ＶＩが供給される入力端子１と出力電圧ＶＯが出力される出力端子２にゲートがそれぞれ接続され、Ｎｃｈ差動対を構成するＮｃｈトランジスタ対（１７１、１７２）と、
一端が低位側電源電圧を与える第７の電源端子（Ｅ７）に接続され、他端がＮｃｈトランジスタ対（１７１、１７２）の結合されたソースに接続された電流源１７３と、
Ｎｃｈ差動トランジスタ対（１７１、１７２）の出力対と高位側電源電圧を与える第５の電源端子Ｅ５との間に接続された、負荷素子対として電流源１７４、１７５と、
第５の電源端子Ｅ５と差動入力段１０のノードＮ４との間に直列形態で接続された電流源１７６及びＰｃｈトランジスタ１７７と、
第５の電源端子Ｅ５と差動入力段１０のノードＮ１との間に直列形態で接続された電流源１７８及びＰｃｈトランジスタ１７９と、を備える。なお、Ｅ５はＥ１と共通の電源（ＶＤＤ）に接続され、Ｅ７はＥ２と共通の電源（ＶＳＳ）に接続された構成としてもよい。電源については後述される（＜電源端子の供給電圧＞参照）。
【００５６】
Ｐｃｈトランジスタ１７７のゲートは、Ｎｃｈトランジスタ対（１７１、１７２）の出力対の一方（Ｎｃｈトランジスタ１７１のドレイン）と電流源１７４との接続点３に接続されている。
【００５７】
Ｐｃｈトランジスタ１７９のゲートは、Ｎｃｈトランジスタ対（１７１、１７２）の出力対の他方（Ｎｃｈトランジスタ１７２のドレイン）と電流源１７５との接続点４に接続されている。
【００５８】
なお、図１において、Ｐｃｈトランジスタ１７７のソースを第５の電源端子Ｅ５に接続し、電流源１７７をＰｃｈトランジスタ１７７のドレインとノードＮ４間に接続する構成としてもよい。Ｐｃｈトランジスタ１７９のソースを第５の電源端子Ｅ５に接続し、電流源１７８をＰｃｈトランジスタ１７９のドレインとノードＮ１間に接続する構成としてもよい。後に説明する実施形態も同様である。
【００５９】
あるいは、Ｐｃｈトランジスタ１７７、１７９を削除し、電流源１７６、１７８を、それぞれノード３、４の電位を制御信号として入力し、ノード３、４の電位に基づき、その活性化と非活性化（活性化時に電流を出力し、非活性化時に電流出力を停止する）をそれぞれ制御する構成としてもよい。
【００６０】
負荷素子対は、電流源に制限されるものでなく、Ｎｃｈ差動トランジスタ対（１７１、１７２）の差動出力電流に応じてノード３又は４の電位を変動させ、電流源１７６、１７８それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源１７４、１７５を、抵抗素子（対）や、ダイオード（対）に置き換えた構成としてもよい。
【００６１】
図１において、増幅加速回路７０は、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して、所定の電位差を超える電位へ変化するときに動作し、差動入力段１０と出力増幅段２０の差動増幅動作を加速させるように作用する。増幅加速回路７０は、差動入力段１０の第２のカレントミラー４０の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）に、ノードＮ４から、電流源１７６の電流Ｉ７（ソース電流）を結合して、電流値を増加させることにより、ノードＮ１、Ｎ３の電位の低下を加速させ、出力増幅段２０による、出力端子２の充電動作を加速させる。
【００６２】
また、増幅加速回路７０は、差動入力段１０の第１のカレントミラー３０の出力側の電流（Ｐｃｈトランジスタ１３２のドレイン電流）に、ノードＮ１から電流源１７８の電流Ｉ８（ソース電流）を結合して、電流値を増加させることにより、ノードＮ１、Ｎ３の電位の上昇を加速させ、出力増幅段２０による出力端子２の放電動作を加速させる。
【００６３】
図１に示した出力回路１００Ａの動作について以下に説明する。なお、出力安定状態における電流源１１３、１７３、１７４、１７５、１７６、１７８の電流をＩ１、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８とし、浮遊電流源１５０の電流をＩ２、浮遊電流源（１６１、１６２）の合計電流をＩ３（＝Ｉ２）とする。また入力電圧ＶＩは、ステップ電圧とする。
【００６４】
はじめに、増幅加速回路７０以外の出力回路（増幅加速回路７０の制御を受けない状態の出力回路）についてその動作を説明し、そのあと、増幅加速回路７０の制御を受ける場合の動作を説明する。
【００６５】
入力端子１の入力電圧ＶＩが、出力端子２の出力電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、差動入力段１０のＮｃｈ差動トランジスタ対１１１、１１２のゲート・ソース間電圧が、それぞれ、拡大、縮小し、出力安定状態時（すなわち出力電圧ＶＯ＝入力電圧ＶＩで平衡時）に比べ、トランジスタ１１１、１１２のドレイン電流は、それぞれ増加、減少する。
【００６６】
Ｎｃｈ差動トランジスタ対（１１１、１１２）のトランジスタ１１２のドレイン電流の減少により、ダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流も減少し、それに対応して、Ｐｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小する。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。Ｎｃｈ差動トランジスタ対（１１１、１１２）のトランジスタ１１１のドレイン電流が増加する。このため、ノードＮ１の電位が低下する。
【００６７】
すなわち、Ｐｃｈトランジスタ１３２のドレイン電流が減少し、Ｎｃｈトランジスタ１１１のドレイン電流が増加すると、ノードＮ１から第２の浮遊電流源回路６０に流れる電流が減少し、例えばＰｃｈトランジスタ１６１のドレイン電流が減少すると、そのゲート・ソース間電圧が減少し、よってノードＮ１の電圧ＢＰ２に対する電圧が下る。
【００６８】
ノードＮ１の電位の低下により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１（ゲート電圧＝電圧ＢＰ２）では、そのゲート・ソース間電圧（絶対値）が縮小し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）は減少する。
【００６９】
一方、Ｎｃｈカレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、第１の浮遊電流源５０に流れる電流Ｉ２を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。この結果、ノードＮ３の電位が低下する。
【００７０】
すなわち、第２の浮遊電流源回路６０（Ｎｃｈトランジスタ１６１、Ｐｃｈトランジスタ１６２からなる）を介して接続されたノードＮ１、Ｎ３は、ノードＮ１の電位低下に応じて、ノードＮ３の電位も連動して低下する。なお、それぞれのノードの電位変動量は異なる。
【００７１】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段２０のＰｃｈトランジスタ１２１における電源端子Ｅ３から出力端子２への充電電流が増加し、Ｎｃｈトランジスタ１２２における出力端子２から電源端子Ｅ４への放電電流は減少する。これにより、出力端子２の出力電圧ＶＯは上昇する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動トランジスタ対１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー３０や第２の浮遊電流源回路６０（１６１、１６２）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【００７２】
一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して電源端子Ｅ２又はＥ６（低電圧）の電源電圧側へ大きく変化したとき、差動入力段１０のＮｃｈ差動トランジスタ対１１１、１１２のゲート・ソース間電圧が、それぞれ縮小、拡大し、出力安定状態時に比べ、トランジスタ１１１、１１２のドレイン電流は、それぞれ、減少、増加する。
【００７３】
Ｎｃｈ差動トランジスタ対（１１１、１１２）のトランジスタ１１２のドレイン電流の増加により、ダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流も増加し、それに対応してＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が拡大する。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も増加する。Ｎｃｈ差動トランジスタ対（１１１、１１２）のトランジスタ１１１のドレイン電流が減少するため、ノードＮ１の電位が上昇する。なお、Ｐｃｈトランジスタ１３１と１３２の共通ゲートに接続されたノードＮ２の電位は低下する。
【００７４】
ノードＮ１の電位上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が拡大し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）は増加する。一方、Ｎｃｈカレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、第１の浮遊電流源５０の電流Ｉ２を折り返した電流となっており、出力安定状態とほぼ同程度に保持される。この結果、ノードＮ３の電位が上昇する。
【００７５】
すなわち、第２の浮遊電流源回路６０を介して接続されたノードＮ１とＮ３は、ノードＮ１の電位上昇に応じて、ノードＮ３の電位も連動して上昇する。なお、それぞれのノードの電位変動量は異なる。
【００７６】
この結果、ノードＮ１、Ｎ３の電位の上昇により、出力増幅段２０のＰｃｈトランジスタ１２１における電源端子Ｅ３から出力端子２への放電電流が増加し、Ｎｃｈトランジスタ１２２における出力端子２から電源端子Ｅ４への充電電流は減少する。これにより、出力端子２の出力電圧ＶＯは低下する。そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動トランジスタ対１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー３０や第２の浮遊電流源回路６０の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【００７７】
次に、増幅加速回路７０の動作を説明する。増幅加速回路７０の動作は、増幅加速回路７０の制御を受けない通常の差動増幅動作への追加の作用となる。
【００７８】
増幅加速回路７０の電流源１７４と１７５のそれぞれの電流Ｉ５とＩ６は、出力安定状態時（すなわち、出力電圧ＶＯ＝入力電圧ＶＩで平衡時）において、増幅加速回路７０のＮｃｈ差動トランジスタ対１７１と１７２のそれぞれのドレイン電流よりもそれぞれ大きくなるように設定される。したがって、出力安定状態時において、Ｎｃｈトランジスタ１７１のドレインと電流源１７４の接続ノード３、Ｎｃｈトランジスタ１７２のドレインと電流源１７５の接続ノード４は共に、第５の電源端子Ｅ５の電源電圧とされ、Ｐｃｈトランジスタ１７７と１７９は共にオフし、電流源１７６、と７８は非活性（電流停止）状態とされている。具体的には、出力安定状態時のＮｃｈ差動トランジスタ対１７１、１７２のドレイン電流をＩｓ７１、Ｉｓ７２（但しＩｓ７１＋Ｉｓ７２＝Ｉ４）とすると、
電流Ｉ５は、電流Ｉｓ７１よりもΔＩ７１（＞０）だけ大きい電流値：
Ｉ５＝Ｉｓ７１＋ΔＩ７１
に設定され、
電流Ｉ６は、電流Ｉｓ７２よりもΔＩ７２（＞０）だけ大きい電流値：
Ｉ６＝Ｉｓ７２＋ΔＩ７２
に設定される。
【００７９】
入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１又はＥ５（高電圧）側へ変化したとき、増幅加速回路７０のＮｃｈ差動対のトランジスタ１７１、１７２のゲート・ソース間電圧がそれぞれ拡大、縮小し、出力安定状態時に比べ、Ｎｃｈ差動トランジスタ対１７１、１７２のドレイン電流はそれぞれ増加、減少する。Ｎｃｈトランジスタ１７１のドレイン電流が電流源１７４の電流Ｉ５と同じ電流値となるときの、入力電圧ＶＩと出力電圧ＶＯとの電位差を第１の値Ｖｔ１とすると、入力電圧ＶＩが出力電圧ＶＯに対して、第１の値Ｖｔ１を超えたとき、ノード３の電位が第５の電源端子Ｅ５の電圧よりも低下し、Ｐｃｈトランジスタ１７７はオンする。すなわち、出力電圧ＶＯと第５の電源端子Ｅ５の電圧との電圧差が、入力電圧ＶＩと第５の電源端子Ｅ５の電圧との電圧差と比較して、第１の値Ｖｔ１を超えたとき（ＶＩ−ＶＯ＞Ｖｔ１＞０）、Ｐｃｈトランジスタ１７７はオンする。
【００８０】
これにより、電流源１７６が活性化され、電流源１７６の電流Ｉ７が、Ｎｃｈカレントミラー４０の入力端（ノードＮ４）に供給される。
【００８１】
このとき、ノード４の電位は、第５の電源端子の電圧に保持され、Ｐｃｈトランジスタ１７９はオフのままで、電流源１７８は非活性とされている。
【００８２】
図１の出力回路１００Ａは、差動入力段１０と出力増幅段２０による通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化すると、ノードＮ１、Ｎ３の電位が引き下げられ、出力増幅段２０による出力端子２の充電作用が生じる。このとき、増幅加速回路７０の電流源１７６からの電流Ｉ７がノードＮ４に供給されると、Ｎｃｈカレントミラー４０の入力電流、出力電流（Ｎｃｈトランジスタ１４１、１４２のドレイン電流）が増加する。これにより、ノードＮ３の電位低下が加速される。さらに、ノードＮ３を介して浮遊電流源回路（１６１、１６２）に流れる電流（放電電流）が増加し、ノードＮ１の電位低下も加速され、出力増幅段２０による出力端子２の充電作用が加速される。
【００８３】
なお、出力電圧ＶＯが入力電圧ＶＩに近づき、入力電圧ＶＩと出力電圧ＶＯの電圧差が第１の値Ｖｔ１を下回ると（ＶＩ−ＶＯ＜Ｖｔ１）、増幅加速回路７０のノード３の電位が第５の電源端子Ｅ５の電圧まで変化し、Ｐｃｈトランジスタ１７７はオフする。これにより、電流源１７６が非活性となり、増幅加速回路７０の電流Ｉ７の供給は停止され、増幅加速作用も停止される。
【００８４】
この後は、増幅加速回路７０の制御を受けない差動入力段１０と出力増幅段２０による通常の差動増幅動作に移行して、出力端子２の充電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【００８５】
一方、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ２又はＥ７（低電圧）側へ大きく変化したとき、増幅加速回路７０のＮｃｈ差動トランジスタ対１７１、１７２はゲート・ソース間電圧がそれぞれ縮小、拡大し、出力安定状態時に比べ、Ｎｃｈ差動トランジスタ対１７１、１７２のドレイン電流はそれぞれ減少、増加する。トランジスタ１７２のドレイン電流が電流源１７５の電流Ｉ６と同じ電流値になるときの、入力電圧ＶＩと出力電圧ＶＯとの電位差を第２の値Ｖｔ２とすると、入力電圧ＶＩが出力電圧ＶＯに対して、第２の値Ｖｔ２を超えたとき、ノード４の電位が第５の電源端子の電圧よりも低下し、Ｐｃｈトランジスタ１７９はオンする。すなわち、入力電圧ＶＩと第５の電源端子Ｅ５の電圧との電圧差が、出力電圧ＶＯと第５の電源端子Ｅ５の電圧との電圧差と比較して、第２の値Ｖｔ２を超えたとき（｜ＶＩ−ＶＯ｜＞｜Ｖｔ２｜＞０）、Ｐｃｈトランジスタ１７９はオンする。
【００８６】
これにより、電流源１７８が活性化され、電流源１７８の電流Ｉ８が、Ｐｃｈカレントミラー３０の出力端（ノードＮ１）に供給される。このとき、ノード３の電位は第５の電源端子Ｅ５の電圧に保持され、Ｐｃｈトランジスタ１７７はオフのままで、電流源１７６は非活性とされている。
【００８７】
図１の出力回路１００Ａは、差動入力段１０と出力増幅段２０による通常の差動増幅動作において、上記で説明したように、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ２又はＥ７（低電圧）側へ変化すると、ノードＮ１、Ｎ３の電位が引き上げられ、出力増幅段２０による出力端子２の放電作用が生じる。このとき増幅加速回路７０の電流源１７８からの電流Ｉ８がノードＮ１に供給されると、ノードＮ１の電位上昇が加速される。さらにノードＮ１を介して、第２の浮遊電流源回路６０（１６１、１６２）に流れる電流（充電電流）が増加し、ノードＮ３の電位上昇も加速され、出力増幅段２０による出力端子２の放電作用が加速される。
【００８８】
なお、出力電圧ＶＯが入力電圧ＶＩに近づき、入力電圧ＶＩと出力電圧ＶＯの電圧差が第２の値Ｖｔ２を下回ると（｜ＶＩ−ＶＯ｜＜｜Ｖｔ２｜）、増幅加速回路７０のノード４の電位が第５の電源端子の電圧まで変化し、Ｐｃｈトランジスタ１７９はオフする。
【００８９】
これにより、電流源１７８が非活性となり、増幅加速回路７０の電流Ｉ８の供給は停止され、増幅加速作用も停止される。この後は、増幅加速回路７０の制御を受けない差動入力段１０と出力増幅段２０による通常の差動増幅動作に移行して出力端子２の放電動作が行われ、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【００９０】
増幅加速回路７０の動作及び停止が切り替わる入力電圧ＶＩと出力電圧ＶＯの電位差（第１の値Ｖｔ１、第２の値Ｖｔ２）は、電流源１７３、１７４、１７５の電流Ｉ４、Ｉ５、Ｉ６（すなわちΔＩ７１、ΔＩ７２）とＮｃｈ差動トランジスタ対（１７１、１７２）のトランジスタ特性の設定により定まる。
【００９１】
以上より、増幅加速回路７０は、入力電圧ＶＩが変化し、入力電圧ＶＩと出力電圧ＶＯの電圧差が、
出力端子２の充電動作時には、第１の値Ｖｔ１より大となるとき、
出力端子２の放電動作時には、第２の値Ｖｔ２より大となるときに、
増幅加速動作して、出力端子２の充電動作又は放電動作を加速させる。
【００９２】
そして、出力電圧ＶＯが入力電圧ＶＩに近づき、入力電圧ＶＩと出力電圧ＶＯの電圧差が第１の値Ｖｔ１、又は、第２の値Ｖｔ２未満になると、増幅加速回路７０は、自動的に動作を停止する。
【００９３】
入力電圧ＶＩの変化が小さく、入力電圧ＶＩと出力信号ＶＯの電圧差が第１の値Ｖｔ１又は第２の値Ｖｔ２以下のときは、増幅加速回路７０は動作しない。なお、増幅加速回路７０のＮｃｈ差動対のトランジスタ１７１、１７２は十分小さいサイズとしてよく、入力端子１に接続されているトランジスタ１７１のゲート寄生容量を小さく抑え、図１の出力回路１００Ａの入力容量の増加が最小限に抑えられることが好ましい。
【００９４】
＜放電時と充電時の出力電圧波形の対称性と面積＞
次に、本実施形態における、出力電圧波形について説明する。
【００９５】
増幅加速回路７０による出力端子２の充電加速動作又は放電加速動作は、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８の電流値に依存する。したがって、差動増幅段１０と出力増幅段２０の通常の差動増幅動作における出力端子２の充電速度と放電速度に差がある場合でも、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８を調整することにより、充電速度と放電速度をほぼ揃えることが可能であり、充電時と放電時の出力電圧波形の対称性を容易に実現することができる。
【００９６】
例えば、図１のような単一導電型で構成された差動対を有する差動入力段１０と出力増幅段２０の差動増幅器（増幅加速回路７０を備えない場合）では、充電時と放電時の出力電圧波形の対称性を確保することは、通常では、難しい。増幅加速回路７０を付加することにより、充電時と放電時の出力電圧波形の対称性を容易に実現することができる。
【００９７】
また、図１に示したように、本実施形態によれば、差動入力段１０及び増幅加速回路７０のそれぞれの差動対を単一導電型の１つの差動対で構成できることにより、差動増幅器７００及びＳＢＣ７１０をそれぞれ異なる導電型の２つの差動対を備えた関連技術の構成（図１３）と比較して、差動入力段の素子数が削減され、増幅加速回路７０の追加による面積の増加を抑えることができる。
【００９８】
＜位相補償容量＞
次に本実施形態における位相補償容量について説明する。
【００９９】
図１に示した実施形態において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。図１において、位相補償容量は、例えば、出力端子２と出力増幅段２０のＰｃｈトランジスタ１２１と１２２のゲートの一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）との間に設けることができる。
【０１００】
位相補償容量の接続に応じて、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性を実現することができる。
【０１０１】
＜駆動速度、消費電力＞
次に、本実施形態における駆動速度、消費電力について説明する。
【０１０２】
図１の実施形態において、出力端子２の充電速度と放電速度は、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８の電流値の設定により制御できる。このため、電流源１７６、１７８の電流Ｉ７、Ｉ８以外の電流を小さく設定し、出力安定時における出力回路１００Ａのアイドリング電流を小さくして静消費電力を抑えることが可能である。このため、図１の出力回路１００Ａは低消費電力、高速駆動が実現できる。
【０１０３】
＜電源端子の供給電圧＞
次に、本実施形態における電源端子の供給電圧の設定について説明する。例えば図１の構成を、図１１（Ｂ）のＯＬＥＤドライバの出力レンジを駆動する出力回路として用いる場合には、
第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧を共に高位側電源電圧ＶＤＤとし、
第２、第４、第６、第７の電源端子Ｅ２、Ｅ４、Ｅ６、Ｅ７の電源電圧を共に、低位側電源電圧ＶＳＳとすることができる。
【０１０４】
一方、図１の出力回路１００Ａを、図１１（Ａ）のＬＣＤドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、ＯＬＥＤドライバ用出力回路と同様に、
第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧を共に高位側電源電圧ＶＤＤとし、
第２、第４、第６、第７の電源端子Ｅ２、Ｅ４、Ｅ６、Ｅ７の電源電圧を共に低位側電源電圧ＶＳＳとすることができる。
【０１０５】
また、対向基板電極９７４（図１２（Ａ））のコモン電圧付近の正極出力レンジの下限に対応した中位電源電圧ＶＭＬ、負極出力レンジの上限に対応した中位電源電圧ＶＭＨが更に供給される場合もある。このとき、正極出力レンジを駆動する出力回路の場合には、  第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧を共に高位側電源電圧ＶＤＤとし、
第４の電源端子Ｅ４の電源電圧を中位電源電圧ＶＭＬとし、
第６、第７の電源端子Ｅ６、Ｅ７の電源電圧を低位側電源電圧ＶＳＳとし、
第２の電源端子Ｅ２の電源電圧を低位側電源電圧ＶＳＳ又は中位電源電圧ＶＭＬとしてもよい。特に、第４の電源端子Ｅ４の電源電圧を中位電源電圧ＶＭＬとすることで、流れる電流が大きい出力増幅段２０の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力を低減し、発熱抑制効果もある。
【０１０６】
なお、差動入力段１０及び増幅加速回路７０のそれぞれのＮｃｈ差動対を駆動する電流源１１３、１７３に接続されている第６、第７の電源端子Ｅ６、Ｅ７の電源電圧に関して、それぞれのＮｃｈ差動対の動作範囲の下限は、第６、第７の電源端子Ｅ６、Ｅ７の電源電圧からＮｃｈ差動トランジスタ対（（１１１、１１２）、（１７１、１７２））の閾値電圧分高い電圧となる。
【０１０７】
Ｎｃｈ差動トランジスタ対の閾値電圧がある程度大きい場合でも、第６、第７の電源端子Ｅ６、Ｅ７を、低位側電源電圧ＶＳＳとすれば、図１１（Ａ）のＬＣＤドライバの正極出力レンジ（ＶＭＬ〜ＶＤＤ）を駆動する出力回路として、図１の出力回路１００Ａを用いることに支障はない。
【０１０８】
なお、Ｎｃｈ差動トランジスタ対（（１１１、１１２）、（１７１、１７２））の閾値電圧がほぼゼロ付近の場合には、Ｎｃｈ差動対の動作範囲の下限が、第６、第７の電源端子Ｅ６、Ｅ７の電源電圧付近となるため、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧を共に中位電源電圧ＶＭＨ、第２、第４、第６、第７の電源端子Ｅ２、Ｅ４、Ｅ６、Ｅ７の電源電圧を低位側電源電圧ＶＳＳとし、図１１（Ａ）のＬＣＤドライバの負極出力レンジ（ＶＳＳ〜ＶＭＨ）を駆動する出力回路として、図１の出力回路１００Ａを用いることも可能である。
【０１０９】
＜本実施形態と関連技術との比較＞
以下に、図１の本実施形態の増幅加速回路７０と、図１３に示した関連技術のスルーレート加速回路（ＳＢＣ）７１０とを比較して説明する。
【０１１０】
図１３のスルーレート加速回路（ＳＢＣ）７１０では、Ｎｃｈ差動対（Ｎ１１、Ｎ１２）とＰｃｈ差動対（Ｐ１１、Ｐ１２）の２組の差動対を備え、Ｎｃｈ差動対（Ｎ１１、Ｎ１２）の動作により出力端子の充電加速動作が行われ、Ｐｃｈ差動対（Ｐ１１、Ｐ１２）の動作により出力端子の充電加速動作が行われる。また、２組の差動対に対応して、差動対を駆動する電流源及び負荷素子対もそれぞれ２組備える。
【０１１１】
本実施形態において、図１の増幅加速回路７０では、１組の差動対（１７１、１７２）のみで、出力端子の充電加速動作と放電加速動作を実現することができる。
【０１１２】
また増幅加速回路７０から差動増幅段に供給される電流Ｉ７、Ｉ８の接続ノードが、図１３のスルーレート加速回路（ＳＢＣ）とは異なる。
【０１１３】
さらに、増幅加速回路７０では、差動対（１７１、１７２）、電流源１７３、負荷素子対（１７４、１７５）は、それぞれ１組で構成できるため、素子数が少なく、面積を小さくできる。
【０１１４】
さらに、電流源１７３が１組のみであるため、出力安定時の増幅加速回路７０のアイドリング電流も小さく抑えることができる。
【０１１５】
＜実施形態２＞
次に本発明の第２の実施形態を説明する。図２は、本発明の第２の実施形態の出力回路１００Ｂの構成を示す図である。図２の出力回路１００Ｂは、図１のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更したものである。図２の出力回路も、図１と同様に、入力電圧ＶＩと出力電圧ＶＯを差動で受ける差動入力段１０と、差動入力段１０の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力電圧ＶＩに応じた出力電圧ＶＯを出力端子２より出力する出力増幅段２０と、入力電圧ＶＩと出力電圧ＶＯとの電位差を検出して、該電位差に応じて出力増幅段２０の増幅作用を加速させる増幅加速回路７０を備える。カレントミラー３０’、４０’の構成以外は、図１と同様である。
【０１１６】
差動入力段１０は、第１の差動段１１と、Ｐｃｈのカレントミラー３０’と、Ｎｃｈのカレントミラー４０’と、第１、第２の浮遊電流源回路５０、６０を備える。以下では、カレントミラー３０’、４０’の構成について説明し、第１の差動段１１、第１、第２の浮遊電流源回路５０、６０、増幅加速回路７０の構成の説明は省略する。
【０１１７】
Ｐｃｈのカレントミラー３０’は、第１の電源端子Ｅ１とノード対（Ｎ１、Ｎ２）間に接続された低電圧カスコード・カレントミラーで構成されている。より具体的には、Ｐｃｈのカレントミラー３０’は、ゲートが共通接続され、ソースが電源端子Ｅ３に共通接続された１段目のＰｃｈトランジスタ対（１３２、１３１）と、ゲートが共通接続されてバイアス電圧ＢＰ１を受け、ソースが１段目のＰｃｈトランジスタ対（１３２、１３１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ１、Ｎ２）にそれぞれ接続された２段目のＰｃｈトランジスタ対（１３４、１３３）と、を備えている。１段目のＰｃｈトランジスタ対（１３２、１３１）の共通接続ゲートはノードＮ２に接続されている。ノード対（Ｎ１、Ｎ２）は、それぞれＰｃｈカレントミラー３０’の出力ノードと入力ノードとされる。
【０１１８】
第１の差動段１１のＮｃｈ差動トランジスタ対（１１１、１１２）の出力対（トランジスタ１１１、１１２のドレイン）は、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）と、Ｐｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）にそれぞれ接続されている。
【０１１９】
Ｎｃｈのカレントミラー４０’は、電源端子Ｅ４とノード対（Ｎ２、Ｎ４）間に接続された低電圧カスコード・カレントミラーで構成される。より具体的には、Ｎｃｈのカレントミラー４０’は、ゲートが共通接続され、ソースが電源端子Ｅ４に共通接続された１段目のＮｃｈトランジスタ対（１４２、１４１）と、ゲートが共通接続されてバイアス電圧ＢＮ１を受け、ソースが１段目のＮｃｈトランジスタ対（１４２、１４１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ２、Ｎ４）に接続された２段目のＮｃｈトランジスタ対（１４４、１４３）を備えている。１段目のＮｃｈトランジスタ対（１４２、１４１）の共通接続ゲートはノードＮ４に接続されている。ノード対（Ｎ２、Ｎ４）は、それぞれＮｃｈカレントミラー４０’の出力ノードと入力ノードとされる。
【０１２０】
増幅加速回路７０の電流源１７６は、トランジスタ１７７を介して、Ｎｃｈカレントミラー４０’の入力端（ノードＮ４）に接続され、電流源１７８は、トランジスタ１７９を介してＰｃｈカレントミラー３０’の出力端（ノードＮ１）に接続されている。
【０１２１】
図２に示した出力回路の動作について以下に説明する。まず、増幅加速回路７０以外の出力回路の動作を説明する。
【０１２２】
入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動トランジスタ対１１１、１１２は、ゲート・ソース間電圧が、それぞれ拡大、縮小し、出力安定状態時に比べ、トランジスタ１１１、１１２のドレイン電流はそれぞれ増加、減少する。
【０１２３】
Ｎｃｈ差動トランジスタ対１１１、１１２のトランジスタ１１２のドレイン電流の減少により、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）は減少する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（ノードＮ６と第１の電源端子Ｅ１間の差電圧の絶対値）を小さくする作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（電圧ＢＰ１とノードＮ６間の差電圧の絶対値）が増加する。このため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の充電作用が生じる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の減少に対応して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が上昇する。あるいは、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の減少はＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）を縮小に対応し、これによりノードＮ２の電位は上昇する。
【０１２４】
一方、Ｐｃｈトランジスタ１３１と共にゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。また、Ｎｃｈ差動トランジスタ対１１１、１１２のトランジスタ１１１のドレイン電流は増加するため、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は低下する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が縮小し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流（絶対値）が減少する。このため、ノードＮ１の電位は低下する。
【０１２５】
図１の前記第１の実施形態の説明と同様に、第２の浮遊電流源回路６０（１６１、１６２）を介して接続されたノードＮ１、Ｎ３は、一方のノードの電位変動に応じて、他方のノードの電位も連動して同一方向（高電位側又は低電位側）に変化する。したがって、ノードＮ１の電位低下と連動して、ノードＮ３の電位も低下する。
【０１２６】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段２０のＰｃｈトランジスタ１２１における電源端子Ｅ３から出力端子２への充電電流が増加し、Ｎｃｈトランジスタ１２２における出力端子２から電源端子Ｅ４への放電電流は減少する。これにより、出力端子２の出力電圧ＶＯは上昇する。
【０１２７】
そして、出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動トランジスタ対１１１、１１２の電流値の差は、小さくなり、Ｐｃｈカレントミラー３０’や第２の浮遊電流源回路６９（１６１、１６２）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【０１２８】
一方、入力端子１の入力電圧ＶＩが出力端子２の出力電圧ＶＯに対して電源端子Ｅ２又はＥ６（低電圧）側へ変化したとき、Ｎｃｈ差動トランジスタ対１１１、１１２は、ゲート・ソース間電圧がそれぞれ縮小、拡大し、出力安定状態時に比べ、トランジスタ１１１、１１２のドレイン電流はそれぞれ減少、増加する。
【０１２９】
Ｎｃｈ差動トランジスタ対１１１、１１２のトランジスタ１１２のドレイン電流の増加により、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）は増加する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（絶対値）の拡大作用を生じ、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（絶対値）が減少する。このため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）に放電作用が生じる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の増加に対応して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が低下する。
【０１３０】
一方、Ｐｃｈトランジスタ１３１と共に、ゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も増加する。また、Ｎｃｈ差動トランジスタ対１１１、１１２のトランジスタ１１１のドレイン電流（絶対値）は減少するため、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は上昇する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が拡大し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流（絶対値）が増加する。このため、ノードＮ１の電位は上昇する。また、ノードＮ１と第２の浮遊電流源回路６０（１６１、１６２）を介して接続されたノードＮ３も、ノードＮ１の電位上昇と連動して上昇する。
【０１３１】
ノードＮ１、Ｎ３の電位の上昇により、出力増幅段２０のＰｃｈトランジスタ１２１における電源端子Ｅ３から出力端子２への充電電流が減少し、Ｎｃｈトランジスタ１２２における出力端子２から電源端子Ｅ４への放電電流は増加する。これにより、出力端子２の出力電圧ＶＯは低下する。出力電圧ＶＯが入力電圧ＶＩ付近に近づくと、Ｎｃｈ差動トランジスタ対１１１、１１２の電流値の差は小さくなり、Ｐｃｈカレントミラー３０’や浮遊電流源回路（１６１、１６２）の各ノード電位や各トランジスタの電流は平衡状態へと回復していく。出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【０１３２】
次に、増幅加速回路７０の動作を簡単に説明する。増幅加速回路７０の動作は、差動増幅段１０と出力増幅段２０の通常の差動増幅動作への追加の作用となる。
【０１３３】
増幅加速回路７０の構成及び詳細な動作は、図１の前記第１の実施形態の説明と同様である。すなわち、増幅加速回路７０は、入力電圧ＶＩが出力電圧ＶＯに対して電源端子Ｅ１又はＥ５（高電圧）側へ第１の値Ｖｔ１を超えて変化したとき、すなわち、出力電圧ＶＯと第５の電源端子Ｅ５の電圧との電圧差が、入力電圧ＶＩと第５の電源端子Ｅ５の電圧との電圧差と比較して、第１の値Ｖｔ１を超えたとき（ＶＩ−ＶＯ＞Ｖｔ１＞０）、電流源１７６の電流Ｉ７をＮｃｈカレントミラー４０’の入力端（ノードＮ４）に供給する。
【０１３４】
これにより、Ｎｃｈカレントミラー４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加し、Ｎｃｈカレントミラー４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）も増加するため、ノードＮ３の電位低下が加速される。また、ノードＮ３と浮遊電流源回路（１６１、１６２）を介して接続されたノードＮ１も、ノードＮ３の電位低下と連動して電位低下が加速される。
【０１３５】
この結果、出力増幅段２０のＰｃｈトランジスタ１２１のゲート・ソース間電圧（絶対値）が更に拡大し、出力増幅段２０のＮｃｈトランジスタ１２２のゲート・ソース間電圧は速やかに減少し、出力端子２の出力電圧ＶＯの上昇が速くなる。
【０１３６】
一方、増幅加速回路７０は、入力電圧ＶＩが出力電圧ＶＯに対して電源端子Ｅ２又はＥ７（低電圧）側へ第２の値Ｖｔ２を超えて変化したとき、すなわち、入力電圧ＶＩと第５の電源端子Ｅ５の電圧との電圧差が、出力電圧ＶＯと第５の電源端子Ｅ５の電圧との電圧差と比較して、第２の値Ｖｔ２を超えたとき（｜ＶＩ−ＶＯ｜＞｜Ｖｔ２｜＞０）、電流源１７８の電流Ｉ８をＰｃｈカレントミラー３０’の出力端（ノードＮ１）に供給する。
【０１３７】
これにより、ノードＮ１の電位上昇が加速される。また、ノードＮ１と第２ｎ浮遊電流源回路（１６１、１６２）を介して接続されたノードＮ３も、ノードＮ１の電位上昇と連動して電位上昇が加速される。
【０１３８】
この結果、出力増幅段２０のＰｃｈトランジスタ１２１のゲート・ソース間電圧（絶対値）が更に減少し、出力増幅段２０のＮｃｈトランジスタ１２２のゲート・ソース間電圧は速やかに拡大し、出力端子２の出力電圧ＶＯの低下が速くなる。
【０１３９】
なお、出力端子２の充電時、放電時ともに、出力電圧ＶＯが入力電圧ＶＩに近づき、入力電圧ＶＩと出力電圧ＶＯの電位差が第１の値Ｖｔ１又は第２の値Ｖｔ２未満になると（ＶＩ−ＶＯ＜Ｖｔ１、又は、｜ＶＩ−ＶＯ｜＜｜Ｖｔ２｜）、増幅加速回路７０のＰｃｈトランジスタ１７７又は１７９がオフし、電流源１７６からの電流Ｉ７のノードＮ４又電流源１７８からの電流Ｉ８のノードＮ１への供給は停止し、出力端子２の充電又は放電の加速作用も停止される。
【０１４０】
この後は、増幅加速回路７０の制御を受けない差動増幅段１０と出力増幅段２０の通常の差動増幅動作に移行し、出力電圧ＶＯが入力電圧ＶＩに到達すると、出力安定状態となる。
【０１４１】
以上のように、図２の出力回路１００Ｂにおいても、図１の出力回路１００Ａと同様の作用を有する。また、図１と同様に、単一導電型で構成された差動対を有する差動入力段１０と出力増幅段２０の差動増幅器においても、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８を調整することにより、充電速度と放電速度をほぼ揃えることが可能であり、充電時と放電時の出力電圧波形の対称性が容易に実現できる。また、図１と同様に、差動入力段１０及び増幅加速回路７０のそれぞれの差動対を単一導電型で構成できることにより、差動入力段１０の素子数が削減され、増幅加速回路７０の追加による面積増加も抑えることができる。
【０１４２】
図２の出力回路において、帰還接続構成における出力安定性を確保するため、位相補償容量を設けてもよい。
【０１４３】
図２において、位相補償容量は、例えば、
Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）と出力端子２の間、
Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）と出力端子２の間
の一方又は両方に設けることができる。あるいは、
出力増幅段２０の
Ｎｃｈトランジスタ１２１のゲート、
Ｐｃｈトランジスタ１２２のゲート
の一方（ノードＮ１又はＮ３）又は両方のゲート（ノードＮ１及びＮ３）と出力端子２の間に設けてもよい。
【０１４４】
位相補償容量の接続に応じて、増幅加速回路７０の電流源１７６、１７８の電流Ｉ７、Ｉ８を調整することで、位相補償容量の速やかな充放電を実現し、充電時と放電時の出力電圧波形の対称性を実現することができる。
【０１４５】
さらに、図２の出力回路１００Ｂは、アイドリング電流（差動増幅段１０の電流Ｉ１、Ｉ２、Ｉ３、及び、出力増幅段２０のＰｃｈトランジスタ１２１、１２２の電流、及び、増幅加速回路７０の電流源１７３）を小さくして静消費電力を抑えても、増幅加速回路７０の作用により高速動作が可能であるため、低消費電力、高速駆動が実現できる。本実施形態において、各電源端子に供給される電源電圧については、図１と同様であり、図１における説明が参照される。
【０１４６】
＜実施形態３＞
次に本発明の第３の実施形態を説明する。図３は、本発明の第３の実施形態の出力回路１００Ｃの構成を示す図である。図３の出力回路１００Ｃは、図２の出力回路１００Ｂにおいて増幅加速回路７０の電流源１７６の電流Ｉ７の供給先を変更した構成である。図３において、増幅加速回路７０の電流源１７６は、Ｐｃｈトランジスタ１７７を介してＮｃｈカレントミラー４０’のＮｃｈトランジスタ１４１と１４３の接続点（ノードＮ８）に接続されている。その他の構成は図２と同様である。
【０１４７】
図３において、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ１又はＥ５（高電圧）側へ第１の値Ｖｔ１を超えて変化したとき（出力電圧ＶＯと電源端子Ｅ５の電圧との電圧差が、入力電圧ＶＩと電源端子Ｅ５の電圧との電圧差と比較して、第１の値Ｖｔ１を超えたとき）、差動増幅段１０及び出力増幅段２０の通常の差動増幅動作（出力端子２の充電動作）に加えて、増幅加速回路７０より、電流源１７６の電流Ｉ７がノードＮ８に供給される。
【０１４８】
これにより、Ｎｃｈカレントミラー４０’の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加する。このとき、Ｎｃｈトランジスタ１４１のドレイン・ソース間電圧の拡大作用を生じるが、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧が減少するため、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）に対して、充電作用が生じ、結果として、Ｎｃｈトランジスタ１４１のドレイン電流の増加に対応して、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の電位が上昇する。このため、Ｎｃｈトランジスタ１４１とゲートが共通接続されたＮｃｈトランジスタ１４２のドレイン電流も増加し、Ｎｃｈカレントミラー４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）が増加する。
【０１４９】
Ｎｃｈカレントミラー４０’の出力電流の増加作用は、図２において、増幅加速回路７０の電流源１７６の電流Ｉ７がノードＮ４に供給された場合と同じ作用であり、ノードＮ３、Ｎ１の電位低下が促進される。したがって、図２と同様に、出力端子２の充電動作が加速される。
【０１５０】
なお、図３において、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ２又はＥ７（低電圧）側へ第２の値を超えて変化したとき（入力電圧ＶＩと電源端子Ｅ５の電圧との電圧差が、出力電圧ＶＯと電源端子Ｅ５の電圧との電圧差と比較して、第２の値Ｖｔ２を超えたとき）の増幅加速回路７０の作用は図２と同じで、電流源１７８の電流Ｉ８がノードＮ１に供給され、その結果出力端子２の放電動作が加速される。
【０１５１】
以上より、図３の出力回路１００Ｃは、図２と同等作用であり、図２と同様の特性となる。なお、図２と図３の出力回路は、増幅加速回路７０の電流源１７６からの電流Ｉ７をカレントミラー４０’の入力側の電流に結合する位置が異なるが、どちらもカレントミラー４０’の入力側の電流を増加させる作用により、出力端子２の充電動作の加速を実現している。
＜実施形態４＞
次に本発明の第４の実施形態を説明する。図４は、本発明の第４の実施形態の出力回路１００Ｄの構成を示す図である。図４の出力回路１００Ｄは、図１の出力回路１００Ａにおいて、増幅加速回路７０の電流源１７６の電流Ｉ７の供給先を変更し、第１の浮遊電流源回路５０を変更した構成である。その他の構成は図１と同様である。
【０１５２】
図４において、増幅加速回路７０の電流源１７６は、Ｐｃｈトランジスタ１７７を介してＰｃｈカレントミラー３０の入力端（ノードＮ２）に接続されている。図４の第１の浮遊電流源回路５０は、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５１及びＮｃｈトランジスタ１５２よりなり、Ｐｃｈトランジスタ１５１とＮｃｈトランジスタ１５２のゲートには、バイアス電圧ＢＰ３とＢＮ３がそれぞれ供給される。第１の浮遊電流源回路５０（１５１、１５２）は、ノードＮ２又はノードＮ４の電位変動によりノードＮ２、Ｎ４間の電流が変動する構成とされる。
【０１５３】
図４の増幅加速回路７０は、電流源１７６の電流Ｉ７（ソース電流）を、第１の遊電流源回路５０（１５１、１５２）へ入力される側の電流に結合し、第１の浮遊電流源回路５０（１５１、１５２）を介してＮｃｈカレントミラー４０の入力側の電流（Ｎｃｈトランジスタ１４１のドレイン電流）の電流値を増加させることにより、ノードＮ１、Ｎ３の電位低下を加速させ、出力端子２の充電動作を加速させる構成とされる。
【０１５４】
図４において、入力電圧ＶＩが出力電圧ＶＯに対して、高電圧側へ第１の値Ｖｔ１を超えて変化したとき（出力電圧ＶＯと電源端子Ｅ５の電圧との電圧差が、入力電圧ＶＩと電源端子Ｅ５の電圧との電圧差と比較して、第１の値Ｖｔ１を超えたとき）、差動増幅段１０及び出力増幅段２０の通常の差動増幅動作（出力端子２の充電動作）に加えて、増幅加速回路７０より、電流源１７６の電流Ｉ７がノードＮ２に供給される。
【０１５５】
これにより、ノードＮ２の電位が上昇し、第１の浮遊電流源回路５０のＰｃｈトランジスタ１５１のゲート・ソース間電圧（絶対値）が拡大し、第１の浮遊電流源回路５０のＰｃｈトランジスタ１５１のドレイン電流（絶対値）は増加する。それに応じて、ノードＮ４の電位も上昇する。すなわち、第１の浮遊電流源回路５０（１５１、１５２）を介して接続されたノードＮ２とＮ４は、ノードＮ２の電位上昇に応じて、ノードＮ４の電位も連動して上昇する。
【０１５６】
そして、電流源１７６の電流Ｉ７は、第１の浮遊電流源回路５０（１５１、１５２）を介してＮｃｈカレントミラー４０の入力電流に加算される。
【０１５７】
Ｎｃｈカレントミラー４０の入力電流に電流源１７６の電流Ｉ７が加算される作用は、図１と同様の作用であり、したがって、出力端子２の充電動作が加速される。
【０１５８】
なお、図４において、増幅加速回路７０の電流源１７８の電流Ｉ８（ソース電流）は図１と同様に、ノードＮ１に供給されており、入力電圧ＶＩが出力電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ第２の値Ｖｔ２を超えて変化したとき（入力電圧ＶＩと電源端子Ｅ５の電圧との電圧差が、出力電圧ＶＯと電源端子Ｅ５の電圧との電圧差と比較して、第２の値Ｖｔ２を超えたとき）の増幅加速回路７０の作用は図１と同じで、電流源１７８の電流Ｉ８がノードＮ１に供給され、その結果出力端子２の放電動作が加速される。作用の詳細は図１の説明が参照される。
【０１５９】
以上より、図４の出力回路１００Ｄは、図１と同等作用であり、図１と同様の特性となる。なお、図１と図４の出力回路は、増幅加速回路７０の電流源１７６からの電流Ｉ７を結合する位置が異なるが、どちらもＮｃｈカレントミラー４０の入力側の電流を増加させる作用により、出力端子２の充電動作の加速を実現している。
【０１６０】
＜実施形態５＞
次に本発明の第５の実施形態を説明する。図５は、本発明の第５の実施形態の出力回路１００Ｅの構成を示す図である。図５の出力回路１００Ｅは、図４のカレントミラー３０、４０を、それぞれ図２と同様の低電圧カスコード・カレントミラー３０’、４０’に変更した構成である。増幅加速回路７０の電流源１７６は、Ｐｃｈトランジスタ１７７を介してＰｃｈカレントミラー３０’の入力端（ノードＮ２）に接続されている。図５の増幅加速回路７０は、電流源１７６の電流Ｉ７（ソース電流）を、ノードＮ２より第１の浮遊電流源回路５０（１５１、１５２）へ入力される側の電流に結合し、第１の浮遊電流源回路５０（１５１、１５２）を介してＮｃｈカレントミラー４０の入力側の電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）の電流値を増加させることにより、ノードＮ１、Ｎ３の電位低下を加速させ、出力端子２の充電動作を加速させる構成とされる。したがって、図５の出力回路１００Ｅは、図２の出力回路１００Ｂと増幅加速回路７０の電流源１７６からの電流Ｉ７を結合する位置が異なるが、共にカレントミラー４０’の入力側の電流を増加させる作用により、出力端子２の充電動作の加速を実現している。
【０１６１】
なお、図５において、増幅加速回路７０の電流源１７８の電流Ｉ８（ソース電流）は図１と同様にノードＮ１に供給されており、増幅加速回路７０の作用は図２と同じで、出力端子２の放電動作の加速が実現される。作用の詳細は図２の説明が参照される。
【０１６２】
また、図５において、増幅加速回路７０の電流源１７６を、Ｐｃｈトランジスタ１７７を介してＰｃｈカレントミラー３０’のトランジスタ１３１、１３３の接続点（ノードＮ６）に接続してもよい。入力電圧ＶＩが出力電圧ＶＯに対して、高電圧側へ第１の値Ｖｔ１を超えて変化したとき、電流源１７６の電流Ｉ７（ソース電流）がノードＮ６に供給され、ノードＮ６の電位が上昇する。このとき、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（絶対値）が増加し、Ｐｃｈトランジスタ１３３のドレイン電流（絶対値）が増加する。すなわち、電流源１７６の電流Ｉ７が、Ｐｃｈトランジスタ１３３、及び第１の浮遊電流源回路５０（１５１、１５２）を介してＮｃｈカレントミラー４０の入力側の電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）の電流値を増加させ、その結果、出力端子２の充電動作が加速される。
【０１６３】
＜実施形態６＞
次に本発明の第６の実施形態を説明する。図６は、本発明の第６の実施形態の出力回路１００Ｆの構成を示す図である。図６の出力回路１００Ｆは、図２の出力回路において、Ｎｃｈカレントミラー４０’（カスコードカレントミラー）を削除し、代わりに、図１に示したＮｃｈカレントミラー４０を備えた構成である。Ｎｃｈカレントミラー４０’とＮｃｈカレントミラー４０はどちらも同様の作用を有しており置換が可能である。なお、図３、図５の出力回路においても、Ｎｃｈカレントミラー４０’をＮｃｈカレントミラー４０に置換することができる。但し、図３の出力回路の場合には、増幅加速回路７０の電流源１７６の電流Ｉ７はノードＮ４に供給される。
【０１６４】
＜実施形態７＞
次に本発明の第７の実施形態を説明する。図７は、本発明の第７の実施形態の出力回路２００Ａの構成を示す図である。図７の出力回路２００Ａは、図１の出力回路１００Ａにおいて、Ｎｃｈトランジスタ対１１１、１１２からなる第１の差動段１１を、Ｐｃｈトランジスタ対２１１、２１２からなる第３の差動段１１’で置き換えたものである。また、図１の増幅加速回は、逆導電型の増幅加速回路７０’で置き換えられている。
【０１６５】
第３の差動段１１’は、ソースが共通接続され、ゲートが入力電圧ＶＩが供給される入力端子１と出力電圧ＶＯが出力される出力端子２にそれぞれ接続されたＰｃｈ差動トランジスタ対（２１１、２１２）と、高位側電源電圧を与える第９の電源端子Ｅ９とＰｃｈ差動トランジスタ対（２１１、２１２）の共通ソース間に接続された電流源２１３を備えている。Ｐｃｈ差動トランジスタ対（２１１、２１２）の出力対（ドレイン対）はそれぞれノード対（Ｎ３、Ｎ４）と接続されている。なお第３の差動段１１’とカレントミラー３０、４０、及び、浮遊電流源回路５０、６０を含む回路を差動入力段１０’とする。
【０１６６】
増幅加速回路７０’は、ソースが結合され、ゲートが入力電圧ＶＩが供給される入力端子１と出力電圧ＶＯが出力される出力端子２にそれぞれ接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２７１、２７２）と、一端が高位側電源電圧を与える第１０の電源端子（Ｅ１０）に接続され、他端がＰｃｈトランジスタ対（２７１、２７２）の結合されたソースに接続された電流源２７３を備えている。
【０１６７】
また、Ｐｃｈ差動トランジスタ対（２７１、２７２）の出力対と低位側電源電圧を与える第８の電源端子Ｅ８との間に接続された負荷素子対として電流源２７４、２７５を有する。
【０１６８】
さらに、第８の電源端子Ｅ８と差動入力段１０’のノードＮ２間に直列形態で接続された電流源２７６及びＮｃｈトランジスタ２７７を備えている。さらに、第８の電源端子Ｅ８と差動入力段１０’のノードＮ３間に直列形態で接続された電流源２７８及びＮｃｈトランジスタ２７９を備える。
【０１６９】
Ｎｃｈトランジスタ２７７のゲートは、Ｐｃｈトランジスタ対（２７１、２７２）の出力対の一方（Ｐｃｈトランジスタ２７１のドレイン）と電流源２７４の接続点５に接続されている。Ｎｃｈトランジスタ２７９のゲートは、Ｐｃｈトランジスタ対（２７１、２７２）の出力対の他方（Ｐｃｈトランジスタ２７２のドレイン）と電流源２７５の接続点６に接続されている。
【０１７０】
なお、図７において、Ｎｃｈトランジスタ２７７のソースを第８の電源端子Ｅ８に接続し、電流源２７７をＮｃｈトランジスタ２７７のドレインとノードＮ２間に接続する構成としてもよい。Ｎｃｈトランジスタ２７９のソースを第８の電源端子Ｅ８に接続し、電流源２７８をＮｃｈトランジスタ２７９のドレインとノードＮ３間に接続する構成としてもよい。
【０１７１】
あるいは、Ｎｃｈトランジスタ２７７、２７９を削除し、電流源２７６、２７８を、それぞれノード５、６の電位を制御信号として、その活性、非活性化（活性化時電流出力、非活性化時、電流停止）を制御する構成としてもよい。
【０１７２】
なお、負荷素子対は、電流源に制限されるものでなく、Ｐｃｈ差動トランジスタ対（２７１、２７２）の差動出力電流に応じてノード５又は６の電位を変動させ、電流源２７６、２７８それぞれの活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源２７４、２７５は、抵抗素子（対）やダイオード（対）に置き換えてもよい。
【０１７３】
図７の出力回路２００Ａは、差動入力段１０’の差動段１１’、及び増幅加速回路７０’の差動対の作用が図１の出力回路１００ＡのＮｃｈ差動対からＰｃｈ差動対の作用に変わり、出力端子２の充電作用と放電作用も入れ換わる。出力回路２００Ａは、図１と作用が入れ換わっているだけで、実質、同様である。したがって、図１の出力回路と同様の性能を有する。
【０１７４】
具体的には、差動入力段１０’及び出力増幅段２０は、入力電圧ＶＩが出力電圧ＶＯに対して、低電圧側へ変化したとき、差動入力段１０’のＰｃｈ差動トランジスタ対２１１、２１２のゲート・ソース間電圧が、それぞれ、拡大、縮小し、出力安定状態時に比べ、トランジスタ２１１、２１２のドレイン電流は、それぞれ増加、減少する。これにより、Ｎｃｈカレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）及び出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）が減少し、ノードＮ１、Ｎ３の電位は上昇して、出力増幅段２０による出力端子２の放電作用が生じる。
【０１７５】
増幅加速回路７０’は、入力電圧ＶＩが出力電圧ＶＯに対して、低電圧側へ第３の値Ｖｔ３を超えて変化したとき（出力電圧ＶＯと第８の電源端子Ｅ８との電圧差が、入力電圧ＶＩと第８の電源端子Ｅ８との電圧差と比較して、第３の値Ｖｔ３を超えたとき）、Ｐｃｈ差動対のトランジスタ２７１のドレイン電流（絶対値）が増加し、ノード５の電位が上昇し、電流源２７６が活性化される。これにより、電流源２７６の電流Ｉ１７がノードＮ２に供給され、Ｐｃｈカレントミラー３０の入力電流（Ｐｃｈトランジスタ１３１のドレイン電流（絶対値））及び出力電流（Ｐｃｈトランジスタ１３２のドレイン電流（絶対値））が増加し、ノードＮ１、Ｎ３の電位の上昇を加速させ、出力増幅段２０による出力端子２の放電作用が加速される。
【０１７６】
また、差動入力段１０’及び出力増幅段２０は、入力電圧ＶＩが出力電圧ＶＯに対して、高電圧側へ変化したとき、差動入力段１０’のＰｃｈ差動トランジスタ対２１１、２１２のゲート・ソース間電圧が、それぞれ、縮小、拡大し、出力安定状態時に比べ、トランジスタ２１１、２１２のドレイン電流は、それぞれ減少、増加する。これにより、Ｎｃｈカレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）及び出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）が増加し、ノードＮ１、Ｎ３の電位は低下して、出力増幅段２０による出力端子２の充電作用が生じる。
【０１７７】
増幅加速回路７０’は、入力電圧ＶＩが出力電圧ＶＯに対して、高電圧側へ第４の値Ｖｔ４を超えて変化したとき（入力電圧ＶＩと第８の電源端子Ｅ８との電圧差が、出力電圧ＶＯと第８の電源端子Ｅ８との電圧差と比較して、第４の値Ｖｔ４を超えたとき）、Ｐｃｈ差動対のトランジスタ２７２のドレイン電流（絶対値）が増加し、ノード６の電位が上昇し、電流源２７８が活性化される。これにより、電流源２７８の電流Ｉ１８がノードＮ３に供給され、ノードＮ１、Ｎ３の電位の低下を加速させ、出力増幅段２０による出力端子２の充電作用が加速される。
【０１７８】
なお、図７の出力回路２００Ａにおける電源端子の供給電圧について説明する。例えば図７の構成を、図１１（Ａ）のＬＣＤドライバの負極出力レンジを駆動する出力回路として用いる場合には、
第１、第３、第９、第１０の電源端子Ｅ１、Ｅ３、Ｅ９、Ｅ１０の電源電圧は共に高位側電源電圧ＶＤＤとし、
第２、第４、第８の電源端子Ｅ２、Ｅ４、Ｅ８の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。
【０１７９】
また、負極出力レンジを駆動する出力回路として用いる場合で、コモン電圧（ＣＯＭ）付近の負極出力レンジの上限に対応した電源電圧ＶＭＨが供給される場合には、
第２、第４、第８の電源端子Ｅ２、Ｅ４、Ｅ８の電源電圧は共に低位側電源電圧ＶＳＳ、
第３の電源端子Ｅ３の電源電圧は中位電源電圧ＶＭＨ、
第９、第１０の電源端子Ｅ９、Ｅ１０の電源電圧は高位側電源電圧ＶＤＤ、
第１の電源端子Ｅ１の電源電圧は高位側電源電圧ＶＤＤ又は中位電源電圧ＶＭＨとしてもよい。
【０１８０】
特に、第３の電源端子Ｅ３の電源電圧を中位電源電圧ＶＭＨとすることで、流れる電流が大きい出力増幅段２０の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。
【０１８１】
なお、差動入力段１０’及び増幅加速回路７０’のそれぞれのＰｃｈ差動対を駆動する電流源２１３、２７３に接続されている第９、第１０の電源端子Ｅ９、Ｅ１０の電源電圧に関して、それぞれのＰｃｈ差動対の動作範囲上限は、第９、第１０の電源端子Ｅ９、Ｅ１０の電源電圧からＰｃｈ差動トランジスタ対（（２１１、２１２）、（２７１、２７２））の閾値電圧（絶対値）分低い電圧となる。
【０１８２】
Ｐｃｈ差動トランジスタ対の閾値電圧（絶対値）がある程度大きい場合でも、第９、第１０の電源端子Ｅ９、Ｅ１０を高位側電源電圧ＶＤＤとすることで、図１１（Ａ）のＬＣＤドライバの負極出力レンジ（ＶＳＳ〜ＶＭＨ）を駆動する出力回路として、図７の出力回路２００Ａを用いることに支障はない。
【０１８３】
なお、図２乃至図６に示した第２乃至第６の実施形態の変形例として、第７の実施形態と同様、差動入力段１０及び増幅加速回路７０を差動入力段１０’及び増幅加速回路７０’に置き換え、差動対の導電型を変更することが可能である。
【０１８４】
また増幅加速回路７０’の電流源２７６、２７８の電流Ｉ１７、Ｉ１８の供給先はそれぞれ、第２及び第６の実施形態の変形例ではノードＮ２、Ｎ３へ変更され、第３の実施形態の変形例ではノードＮ６、Ｎ３へ変更され、第４及び第５の実施形態の変形例ではノードＮ４、Ｎ３へ変更される。
【０１８５】
＜実施形態８＞
次に本発明の第８の実施形態を説明する。図８は、本発明の第８の実施形態の出力回路２００Ｂの構成を示す図である。図８の出力回路２００Ｂは、図７の出力回路２００Ａにおいて、図７のカレントミラー３０、４０を、図２の低電圧カスコード・カレントミラー３０’、４０’に変更したものである。
【０１８６】
カレントミラー３０、４０と低電圧カスコード・カレントミラー３０’、４０’は同等の機能を有しており、出力回路２００Ｂは出力回路２００Ａと同等の作用を有する。
【０１８７】
＜実施形態９＞
次に本発明の第９の実施形態を説明する。図９は、本発明の第９の実施形態の出力回路３００Ａの構成を示す図である。図９の出力回路３００Ａは、図１の出力回路１００Ａにおいて、増幅加速回路７０を、図７の増幅加速回路７０’に置き換えた構成である。
増幅加速回路７０’の電流源２７６、２７８の電流Ｉ１７、Ｉ１８の供給先はそれぞれノードＮ２、Ｎ３へ供給される。図９の出力回路３００Ａように、それぞれの差動対の導電型が異なる差動入力段１０と増幅加速回路７０’の組み合わせも可能である。同様に、差動入力段１０’と増幅加速回路７０の組み合わせも可能である。
【０１８８】
＜実施形態１０＞
図１０は、本発明の第１０の実施形態の表示装置のデータドライバの要部構成を示す図である。図１０を参照すると、例えば図１２（Ａ）のデータドライバ９８０に対応している。図１０を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフタ群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、を含んで構成される。
【０１８９】
出力回路群８０６の各出力回路は、図１乃至図９を参照して説明した各実施形態の出力回路を用いることができる。出力回路群８０６は、出力数に対応して、出力回路を複数個備えている。
【０１９０】
シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフトタ群８０３に出力する。
【０１９１】
レベルシフタ群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。
【０１９２】
デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じた１つ又は複数の参照電圧を選択する。出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。
【０１９３】
シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回からなり、一般に低電圧（例えば０Ｖ〜３．３Ｖの電源電圧で動作）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５、及び、出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ（ＶＳＳ）〜１８Ｖ（ＶＤＤ））で構成され、対応する電源電圧が供給されている。
【０１９４】
図１乃至図９を参照して説明した各実施形態、実施形態の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、充電時及び放電時の波形対称性が実現可能とされており、さらに面積、消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群８０６の各出力回路として好適な構成とされている。
【０１９５】
本実施形態によれば、低消費電力で高速駆動が可能なデータドライバ、表示装置を実現可能としている。
【０１９６】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１９７】
１  入力端子
２  出力端子
３、４  ノード（接続点）
１０、１０’  差動入力段
１１  第１の差動段
１１’  第３の差動段
２０  出力増幅段
３０、３０’  第１のカレントミラー
４０、４０’  第２のカレントミラー
５０  第１の浮遊電流源回路
６０  第２の浮遊電流源回路
７０、７０’  増幅加速回路
１１１、１１２、１２２、１４１、１４２、１６２、１７１、１７２  Ｎｃｈトランジスタ
１２０  増幅加速回路
１２１、１３１、１３２、１６１、１７７、１７９  Ｐｃｈトランジスタ
１１３、１５０、１７４−１７８  電流源
８０１  シフトレジスタ
８０２  データレジスタ／ラッチ
８０３  レベルシフタ群
８０４  参照電圧発生回路
８０５  デコーダ回路群
８０６  出力回路群
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３  表示素子
９６４  画素スイッチ（薄膜トランジスタ：ＴＦＴ）
９６５  液晶容量
９６６  補助容量
９６７  対向基板電極
９６９  表示素子
９７０  ゲートドライバ
９７１  液晶容量
９７２  補助容量
９７３  画素電極
９７４  対向基板電極
９８０  データドライバ
９８１  薄膜トランジスタ（ＴＦＴ）
９８２  有機発光ダイオード
９８３  補助容量
９８４  電源端子
９８５  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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