(57)【要約】【課題】半導体装置のＩ／Ｏ系および非Ｉ／Ｏ系の電源およびＧＮＤをバランス良く強化して、低電圧動作性能および高速動作性能を向上させること。【解決手段】配線基板２の一面は、接続パッド６Ａの列を取り囲むように形成され、かつＶＳＳ用接続パッド６Ａ−１と配線１６を介して接続されたＶＳＳ用面状導体パターン１８を備える。配線基板２の他面は、複数のＶＳＳＱ用外部端子７−３を連結するように配置されたＶＳＳＱ用面状導体パターン２１と、複数のＶＤＤＱ用外部端子７−４を連結するように配置されたＶＤＤＱ用面状導体パターン２２とを備える。【選択図】図３
2013098215.tif 000002
【特許請求の範囲】
【請求項１】
配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、
前記一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備え、
前記一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの前記接続パッドに接続された複数の第一配線とを備え、
前記配線基板の他面は、格子状に配置された複数の外部端子と、前記各外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された複数の第二配線を備えており、
前記複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含み、
前記複数の接続パッドのうちの非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッド、Ｉ／Ｏ系電源用の接続パッドはそれぞれ、対応する前記非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記非Ｉ／Ｏ系電源用の外部端子、対応する前記Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記Ｉ／Ｏ系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、
前記一面は、前記接続パッドの列を取り囲むように形成され、かつ前記非Ｉ／Ｏ系のＧＮＤ用接続パッドと前記第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンをさらに備え、
前記他面は、複数の前記Ｉ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数の前記Ｉ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えた半導体装置。
【請求項２】
配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置であって、
前記一面と接合される半導体チップの面の中央領域と周縁付近にそれぞれ列状に配置された複数の電極パッドを備え、
前記一面は、該半導体チップの中央領域の各電極パッドに対応して配列した複数のセンター接続パッド、前記半導体チップの周縁付近の各電極パッドに対応して配列した複数のエッジ接続パッド、および、それぞれの前記センター接続パッドに接続された複数の第一配線を備え、
前記配線基板の他面は、格子状に配置された複数の外部端子と、それぞれの前記外部端子に接続されるとともに、それぞれの前記外部端子に対応する前記第一配線と電気的に導通された第二配線を備えており、
前記複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含み、
前記複数のセンター接続パッドのうちの非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッド、Ｉ／Ｏ系電源用の接続パッドはそれぞれ、対応する前記非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記非Ｉ／Ｏ系電源用の外部端子、対応する前記Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する前記Ｉ／Ｏ系電源用の外部端子に、前記第一配線と前記第二配線によって電気的に導通され、
前記一面は、前記センター接続パッドの列を取り囲むように形成され、かつ前記非Ｉ／Ｏ系のＧＮＤ用接続パッドと前記第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンをさらに備え、
前記他面は、複数の前記Ｉ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数の前記Ｉ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えた半導体装置。
【請求項３】
前記非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンの、接続パッド列を取り囲む開口縁辺に凹み部が形成され、前記非Ｉ／Ｏ系電源用の接続パッドに接続された前記第一配線が、前記凹み部内に入り込むように配置されている、請求項１または２に記載の半導体装置。
【請求項４】
前記一面は、前記非Ｉ／Ｏ系電源用の接続パッドに接続された前記第一配線を構成し、かつ、複数の前記非Ｉ／Ｏ系電源用の接続パッドを連結するように前記センター接続パッドの列に沿って形成された非Ｉ／Ｏ系電源用の面状導体パターンをさらに備えた、請求項２に記載の半導体装置。
【請求項５】
前記複数のエッジ接続パッドが、前記非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンと直接接続された非Ｉ／Ｏ系ＧＮＤ用の接続パッドと、非Ｉ／Ｏ系電源用の接続パッドとを含んでおり、
前記一面は、前記複数のエッジ接続パッドのうちの非Ｉ／Ｏ系電源用の接続パッドを連結するように前記エッジ接続パッドの列に沿って形成された非Ｉ／Ｏ系電源用の面状導体パターンをさらに備えたことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記半導体チップがＤＲＡＭチップであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＦＣＢＧＡ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置に関する。
【背景技術】
【０００２】
ＦＣＢＧＡ型の半導体装置は、配線基板の一面に半導体チップがフリップチップ実装方式で搭載され、該配線基板の他面にボール形の外部端子がアレイ状に配設され、該半導体チップ上の電極と該配線基板上の対応している外部端子を電気接続したものである。この半導体装置は、該半導体チップの一部の領域に複数の電極が偏って配設されていてもアレイ状の外部端子によってプリント配線板等へ容易に実装でき、また装置の底面を半導体チップと同程度のサイズに小型化できる等の特長を有している。このため、ＦＣＢＧＡ型の半導体装置は電子部品の高密度実装が要求される携帯電話等の携帯電子機器において好適に用いられている。
【０００３】
携帯電話に代表される携帯情報端末においては入出力されるデータ量が増える一方であり、その結果データ入出力の高速化、データ信号の品質維持などが製品に一層求められてきている。
【０００４】
こうした要求に応える技術の一つとして、ＢＧＡ型の半導体装置における、配線基板の半導体チップが搭載される面側に、該半導体チップ用の接続パッド群を取り囲むように接地用導体層（面状のＧＮＤパターン）を設ける技術が開示されている。
【０００５】
例えば特許文献１に開示される装置では、配線基板の一面（半導体チップが搭載される側の面）に形成された接続パッド群を取り囲むように該一面に接地用導体層が設けられ、該接地用導体層が該配線基板の他面の接地用端子電極とスルーホールで電気接続されている。該配線基板の一面の接続パッド群のうち接地用の接続パッドは該一面の接地用配線を介して接地用導体層に電気接続されている。また、該配線基板の一面の接続パッド群のうち電源信号用の接続パッドに繋がっている電源信号用配線が、該一面の接地用導体層の形成領域に入り込むように設けられ、かつ該配線基板の他面の電源信号用端子電極とスルーホールで電気接続されている。そして、このような構成によれば、信号配線の特性インピーダンスのミスマッチを解消でき、また、接地回路（ＧＮＤ）および電源回路のインダクタンスを低減できるとされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０１１８号公報（図２および図３参照）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される発明は、ＢＧＡ型半導体装置における、信号配線の特性インピーダンスのミスマッチ解消と、接地用導体層のインダクタンス低減とを主要な目的としている。このため、特許文献１は、接地回路を構成する接地用導体層（ＧＮＤ用の面状導体パターン）を、配線基板の他面の信号用端子電極や信号用配線の近傍に配置せず、半導体チップが搭載される側の配線基板の一面に形成するという構成を提案しているだけである。
【０００８】
特許文献１に開示される構成ではＧＮＤだけが強化され、対応する電源については全く強化策がとられていない。つまり、ＧＮＤ用と電源用の面状導体パターンのバランスが悪い。結果、電源の供給が不安定になり、電源およびＧＮＤの供給が効率的に行われない。この事は、ＦＣＢＧＡ型の半導体装置における低電圧化と高速化を阻害する要因となる。
【課題を解決するための手段】
【０００９】
本発明は、半導体装置のＩ／Ｏ系および非Ｉ／Ｏ系の電源およびＧＮＤをバランス良く強化する態様を提案する。
【００１０】
その一態様は、配線基板の一面に半導体チップをフリップチップ実装方式で搭載してなる半導体装置である。該一面と接合される半導体チップの面は列状に配置された複数の電極パッドを備える。配線基板の一面は、該半導体チップの各電極パッドに対応して配列した複数の接続パッドと、それぞれの接続パッドに接続された複数の第一配線とを備える。そして、配線基板の他面は、格子状に配置された複数の外部端子と、各外部端子に接続されるとともに、それぞれの外部端子に対応する第一配線と電気的に導通された複数の第二配線を備えている。
【００１１】
複数の外部端子は、非Ｉ／Ｏ系ＧＮＤ用の外部端子、非Ｉ／Ｏ系電源用の外部端子、Ｉ／Ｏ系ＧＮＤ用の外部端子、およびＩ／Ｏ系電源用の外部端子を含んでいる。そして、複数の接続パッドのうち非Ｉ／Ｏ系ＧＮＤ用の接続パッド、非Ｉ／Ｏ系電源用の接続パッド、Ｉ／Ｏ系ＧＮＤ用の接続パッドおよびＩ／Ｏ系電源用の接続パッドはそれぞれ、対応する非Ｉ／Ｏ系ＧＮＤ用の外部端子、対応する非Ｉ／Ｏ系電源用の外部端子、対応するＩ／Ｏ系ＧＮＤ用の外部端子、対応するＩ／Ｏ系電源用の外部端子に、第一配線と第二配線によって電気的に導通されている。
【００１２】
さらに、配線基板の一面は、接続パッドの列を取り囲むように形成され、かつ非Ｉ／Ｏ系のＧＮＤ用接続パッドと第一配線を介して接続された非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンを備える。一方、配線基板の他面は、複数のＩ／Ｏ系ＧＮＤ用の外部端子を連結するように配置されたＩ／Ｏ系ＧＮＤ用の面状導体パターンと、複数のＩ／Ｏ系電源用の外部端子を連結するように配置されたＩ／Ｏ系電源用の面状導体パターンとをさらに備えている。
【発明の効果】
【００１３】
上記した態様によれば、配線基板の一面に形成した非Ｉ／Ｏ系ＧＮＤ用の面状導体パターンにより、半導体チップにおける非Ｉ／Ｏ系ＧＮＤの供給を低インピーダンスで行うことができ、非Ｉ／Ｏ系ＧＮＤが強化される。そればかりか、配線基板の他面に形成したＩ／Ｏ系ＧＮＤ用の面状導体パターンおよびＩ／Ｏ系電源用の面状導体パターンにより、半導体チップにおけるＩ／Ｏ系のＧＮＤと電源の供給も低インピーダンスで行うことができ、Ｉ／Ｏ系のＧＮＤと電源も強化される。したがって、電源とＧＮＤがバランス良く強化されているため、半導体装置の低電圧動作性能および高速動作性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図。
【図２】図１の半導体装置に用いられる半導体チップの概略構成を示す平面図。
【図３】図１の半導体装置に用いる配線基板の配線パターンを説明するための平面図である。
【図４】実施例２の配線基板の、半導体チップを搭載する側の面の配線パターンを示す平面図。
【図５】実施例３の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図。
【図６】本発明のその他の実施例による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
図１は本発明の一実施例による半導体装置（ＦＣＢＧＡ型）の概略構成を示す断面図である。図２は図１の半導体装置に用いられる半導体チップの概略構成を示す平面図である。
【００１７】
図１から分かるように、本実施例の半導体装置１は、略四角形で所定の配線が形成された配線基板２を有している。配線基板２は、絶縁基材３、例えば０．２ｍｍ厚のガラスエポキシ基材の上下面にそれぞれＣｕ等からなる所定の配線パターンが形成されている。絶縁基材３にはビア４が形成されており、ビア４を介して絶縁基材３の上下面の対応する配線パターンが電気的に接続されている。また絶縁基材３の上下面には絶縁膜、例えばソルダーレジスト膜５が形成されており、配線パターンは一部を除き、ソルダーレジスト膜５で覆われている。
【００１８】
絶縁基材３の上面側のソルダーレジスト膜５から露出した配線パターンの部位は、半導体チップ９を電気接続するための接続パッド６となる。絶縁基材３の下面側のソルダーレジスト膜５から露出した配線パターンの部位は、はんだボール８等の金属ボールを搭載するためのランド（外部端子）７となる。
【００１９】
複数のランド７は絶縁基材３の下面に所定の間隔で格子状に配置されており、各ランド７にははんだボール８が搭載されている。
【００２０】
また配線基板２の上面には、半導体チップ９がフリップチップ接続方式で搭載されている。半導体チップ９は、略四角形のシリコン基板の一面に例えばメモリ回路、より具体的にはＤＲＡＭ領域（不図示）と電極パッド１０が形成されており、該電極パッド１０を除く一面上にパッシベーション膜１１が形成されている。
【００２１】
電極パッド１０は、例えばシリコン基板の一面の中央領域に形成されたセンターパッド群と、該シリコン基板の周辺領域に形成されたエッジパッド群とを含む。
【００２２】
前記センターパッド群は、例えば図２に示すように、略長方形のシリコン基板の２つの短辺の中央を通る中央領域に、該シリコン基板の長辺と平行な方向に沿って２列で配列された、複数のセンター電極パッド１０Ａを含む。また、２列で配列されたセンターパッド群は例えばＩ／Ｏ系領域１１と非Ｉ／Ｏ系領域１２に分けられており、Ｉ／Ｏ系領域１１には、Ｉ／Ｏ系電源（ＶＤＤＱ：データ信号用の電源）およびＩ／Ｏ系ＧＮＤ（ＶＳＳＱ：データ信号用のグランド）の電極パッドが含まれている。非Ｉ／Ｏ系領域１２には、非Ｉ／Ｏ系電源（ＶＤＤ：電源）および非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ：グランド）の電極パッドが含まれている。
【００２３】
一方、前記エッジパッド群は、該シリコン基板の各長辺の近傍にて長辺に沿って１列で配列された、複数のエッジ接続パッド１０Ｂを含む。１列で配列されたエッジパッド群は、非Ｉ／Ｏ系のＧＮＤ（ＶＳＳ）や電源（ＶＤＤ）の電極パッドを有している。
【００２４】
前記センターパッド群とエッジパッド群の電極パッド１０上には、例えばバンプ電極１３（図１）が形成されている。バンプ電極１３としては、例えばＣｕメッキ等によるＣｕピラー、或いは、ＡｕワイヤによるＡｕのワイヤバンプ（スタッドバンプ）等が用いられる。
【００２５】
そして半導体チップ９は、図１に示すように、シリコン基板の一面側を配線基板２の上面に向けて、電極パッド１０とバンプ電極１３とをはんだで接続することで、配線基板２上に搭載されている。半導体チップ９と配線基板２との間には隙間が形成されており、その隙間にはアンダーフィル材１４が充填されている。そして、半導体チップ９が搭載された配線基板２の一面には封止体１５が形成されており、封止体１５により半導体チップ９が覆われている。封止体１５は、例えばエポキシ樹脂等の熱硬化性の樹脂が用いられる。尚、半導体装置の保護や耐湿性の向上の為に封止体１５が配線基板２上に設けられたが、本発明は、封止体１５が設けられていない構成でも良い。
【００２６】
さらに、配線基板２の他面側に形成された複数のランド７にはそれぞれ、はんだボール８が搭載されている。
【００２７】
（実施例１）
図３は、図１の半導体装置１に用いられる配線基板２の配線パターンを説明するための平面図である。特に、図３（ａ）は配線基板２の半導体チップ９が搭載される側の面における配線パターンを示し、図３（ｂ）は配線基板２の半導体チップ９が搭載される側の面に、該面とは反対側の面における配線パターンを透視させて示した図である。尚、図３においては、図１に示した配線基板２の一面及び他面に形成されているソルダーレジスト膜５は省略されている。
【００２８】
図３（ａ）に示すように、半導体チップ９が搭載される配線基板２の一面には、半導体チップ９上の電極パッド１０の配置に対応して、センター接続パッド群と、エッジ接続パッド群が設けられている。
【００２９】
前記センター接続パッド群は、半導体チップ９の中央領域のセンターパッド群（センター電極パッド１０Ａ）に対応し、略長方形の配線基板２の中央領域にセンター接続パッド６Ａが、該配線基板２の長辺と平行な方向に沿って２列で配置されている。またエッジ接続パッド群は、半導体チップ９の周辺領域のエッジパッド群（エッジ電極パッド１０Ｂ）に対応し、配線基板２の２つの長辺の各々に沿ってエッジ接続パッド６Ｂが配置されている。
【００３０】
さらに、配線基板２には、それぞれのセンター接続パッド６Ａに対応した貫通ビア４が形成されており、それらのセンター接続パッド６Ａは配線１６を介して、それぞれ対応する貫通ビア４に電気的に接続されている。尚、図面では、例えば図３（ａ）に示すように配線基板２上の接続パッド６Ａ，６Ｂを四角形で図示し、貫通ビア４を丸形で図示した。また、配線基板２の上面の、半導体チップ９が搭載される領域１７を、点線で図示した。
【００３１】
そして絶縁基材３の一面には、複数のセンター接続パッド６Ａの形成領域を取り囲むように、非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）用の面状導体パターン（以下、ＶＳＳ用面状導体パターンと称す。）１８が形成されている。
【００３２】
非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）に対応するセンター接続パッド６Ａ−１は、配線１６および貫通ビア４（図中に縦縞で示すビア）を介して、ＶＳＳ用面状導体パターン１８に電気的に接続されている。
【００３３】
ＶＳＳ用面状導体パターン１８の開口縁辺１８ａには凹み部１９が形成されている。凹み部１９内に、一部の非Ｉ／Ｏ系電源（ＶＤＤ）に対応した貫通ビア（図中に横縞で示すビア）４が配置されていて、ＶＤＤ用のセンター接続パッド６Ａ−２と配線１６を介して電気的に接続されている。
【００３４】
さらにＶＳＳ用面状導体パターン１８はエッジ接続パッド６Ｂと直接接続されている。
【００３５】
このように配線基板２の一面のセンター接続パッド群の周囲領域に、ＶＳＳ用面状導体パターン１８を形成することで、半導体チップ９のセンター電極パッド１０ＡへのＧＮＤ供給を低インピーダンスで行うことができ、非Ｉ／Ｏ系ＧＮＤ（ＶＳＳ）が強化される。また、ＧＮＤ（ＶＳＳ）用のエッジ電極パッド１０Ｂが配置された半導体チップ９を使用する態様では、本実施例のようにＶＳＳ用面状導体パターン１８にエッジ接続パッド６Ｂが配置されていることで、半導体チップ９のエッジ電極パッド１０ＢへのＧＮＤ供給も低インピーダンスで行うことが出来る。
【００３６】
一方、図３（ｂ）に示すように、絶縁基板３の他面には、はんだボール８が搭載されるランド（外部端子）７が格子状に配置されており、配線２０を介して貫通ビア４と電気的に接続されている。図３（ｂ）では、センター接続パッド群が配置されるエリアの両側にそれぞれ、例えば３×９の配列でランド７が配置されている。
【００３７】
本実施例では、複数のランド（外部端子）７の群中に、非Ｉ／Ｏ系のＶＳＳ用外部端子７−１およびＶＤＤ用外部端子７−２と、Ｉ／Ｏ系のＶＳＳＱ用外部端子７−３およびＶＤＤＱ用外部端子７−４が含まれている。これら以外にはＤＱ用（データ信号用）やＮＣ（ノーコンタクト）用の外部端子が設けられている。尚、図３ではランド（外部端子）７を丸で図示し、貫通ビア４をそれより小さい丸で図示した。特に、ＶＳＳに対応する外部端子７−１や貫通ビア４は縦縞の丸枠で示し、ＶＤＤに対応する外部端子７−２や貫通ビア４は横縞の丸枠で示し、ＶＳＳＱに対応する外部端子７−３や貫通ビア４は右斜め４５度の縞の丸枠で示し、ＶＤＤＱに対応する外部端子７−３や貫通ビア４は左斜め４５度の縞の丸枠で示した。ＤＱやＮＣの外部端子は白抜きの丸枠で示してある。
【００３８】
複数のセンター接続パッド６ＡのうちのＶＳＳ用接続パッド６Ａ−１、ＶＤＤ用接続パッド６Ａ−２、ＶＳＳＱ用接続パッド６Ａ−３、ＶＤＤＱ用接続パッド６Ａ−４はそれぞれ、対応するＶＳＳ用外部端子７−１、対応するＶＤＤ用外部端子７−２、対応するＶＳＳＱ用外部端子７−３、対応するＶＤＤＱ用外部端子７−４に、配線１６と貫通ビア４と２０によって電気的に導通されている。
【００３９】
さらに、絶縁基板３の他面にＶＳＳＱ用面状導体パターン２１およびＶＤＤＱ用面状導体パターン２２が形成されている。ＶＳＳＱ用面状導体パターン２１は複数のＶＳＳＱ用外部端子７−３を連結するように配置され、ＶＤＤＱ用面状導体パターン２２は複数のＶＤＤＱ用外部端子７−４を連結するように配置されている。これにより、Ｉ／Ｏ系の電源供給およびＧＮＤ供給を低インピーダンスで行うことが可能となる。すなわち、Ｉ／Ｏ系の電源（ＶＤＤＱ）とＧＮＤ（ＶＳＳＱ）が強化される。
【００４０】
上記した構成により、電源及びＧＮＤがバランス良く強化されて、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。
【００４１】
（実施例２）
配線基板２の半導体チップ９が搭載される側の面における配線パターンについて、他の実施例を説明する。図４は、実施例２の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図である。
【００４２】
実施例２においては、ＶＤＤ用面状導体パターン２３が、配線基板２の一面側の中央領域に２列で配置されたセンター接続パッド群の間（センター接続パッド６Ａの列間）に設けられ、かつＶＤＤに対応したセンター接続パッド６Ａ−２を連結している。さらに、ＶＤＤ用面状導体パターン２３はＶＤＤ用のセンター接続パッド６Ａ−２から、これに対応する貫通ビア４（図中に横縞で示すビア）へと延びて、それらを電気的に接続している。つまり、図１に示したような配線１６に代えて、それよりも幅広の面状導体パターンがＶＤＤラインとして用いられている。このような構成以外の点は、実施例１の半導体装置と同じ様に構成されている。
【００４３】
実施例２では、実施例１と同様な効果が得られると共に、半導体チップ９のセンター電極パッド１０ＡへＶＤＤ供給を低インピーダンスで行うことが可能となる。つまり、実施例１に加えて非Ｉ／Ｏ系の電源（ＶＤＤ）も強化される。したがって、実施例１よりさらに、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。
【００４４】
（実施例３）
配線基板２の半導体チップ９が搭載される側の面における配線パターンについて、さらに他の実施例を説明する。図５は、実施例３の配線基板２の、半導体チップ９を搭載する側の面の配線パターンを示す平面図である。
【００４５】
実施例３は、配線基板２の一面に搭載される半導体チップ９が、エッジパッド群の中に非Ｉ／Ｏ系のＧＮＤ（ＶＳＳ）のエッジ電極パッド６Ｂ−１と共に非Ｉ／Ｏ系の電源（ＶＤＤ）の電極パッド６Ｂ−２を含んでいる場合の例である。この例では、ＶＤＤ用面状導体パターン２４が、配線基板２の一面側の各長辺付近に配列されたエッジ接続パッド群のうちの、ＶＤＤに対応した複数のエッジ接続パッド６Ｂ−２を連結している。また、エッジ接続パッド６Ｂ−１と直接接続されたＶＳＳ用面状導体パターン１８は、ＶＤＤ用面状導体パターン２４の外周辺とは間隔を空けて配置されている。このような構成以外の点は、実施例１の半導体装置と同じ様に構成されている。
【００４６】
実施例３では、実施例１と同様な効果が得られると共に、半導体チップ９のエッジ電極パッド６Ｂ−２へのＶＤＤ供給を低インピーダンスで行うことが可能となる。つまり、実施例１に加えて非Ｉ／Ｏ系の電源（ＶＤＤ）も強化される。したがって、実施例１よりさらに、ＤＲＡＭの低電圧動作性能および高速動作性能を向上させることができる。
【００４７】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施例では、２層の配線層を持つ配線基板２を例示して説明したが、本発明はこれに限られない。例えば４層以上の配線層を持ち、配線基板の上下面の配線層の間に配置される配線層の所でＶＤＤやＶＳＳＱの面状導体パターンを形成することで、ＶＤＤやＶＳＳＱをさらに強化しても良い。
【００４８】
また上述した実施例では、１つの半導体チップ９を配線基板２にフリップチップ実装方式で搭載した構成を含む半導体装置１について説明した。しかし本発明は、図６に示すように、複数の半導体チップ（例えばＤＲＡＭチップ）９Ａ，９Ｂが貫通電極２５により電気的に接続されたチップ積層体を配線基板２にフリップチップ実装方式で搭載した構成を含む半導体装置１Ａに適用されても良い。
【００４９】
尚、上述した実施例ではＩ／Ｏ系のＧＮＤの外部端子と、非Ｉ／Ｏ系のＧＮＤの外部端子を分けるように構成したが、Ｉ／Ｏ系と非Ｉ／Ｏ系でＧＮＤの外部端子を共用するように構成しても良い。
【符号の説明】
【００５０】
１、１Ａ    半導体装置
２    配線基板
３    絶縁基材
４    貫通ビア
５    ソルダーレジスト膜
６    接続パッド
６Ａ    センター接続パッド
６Ａ−１    ＶＳＳのセンター接続パッド
６Ａ−２    ＶＤＤのセンター接続パッド
６Ｂ    エッジ接続パッド
６Ｂ−１    ＶＳＳのエッジ接続パッド
６Ｂ−２    ＶＤＤのエッジ接続パッド
７    ランド（外部端子）
７−１    ＶＳＳ用外部端子
７−２    ＶＤＤ用外部端子
７−３    ＶＳＳＱ用外部端子
７−４    ＶＤＤＱ用外部端子
８    はんだボール
９、９Ａ、９Ｂ    半導体チップ
１０    電極パッド
１０Ａ    センター電極パッド
１０Ｂ    エッジ電極パッド
１１    Ｉ／Ｏ系領域
１２    非Ｉ／Ｏ系領域
１３    バンプ電極
１４    アンダーフィル材
１５    封止体
１６、２０    配線
１７    チップ搭載エリア
１８    ＶＳＳ用面状導体パターン
１９    凹み部
２１    ＶＳＳＱ用面状導体パターン
２２    ＶＤＤＱ用面状導体パターン
２３、２４    ＶＤＤ用面状導体パターン
２５    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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