(57)【要約】【課題】出力回路のインピーダンス調整の精度を向上する半導体装置を提供する。【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路（１０１）と、複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（１５０）と、複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部（１３０）であって、複数の単位バッファ回路のうちの１つと実質的に同一の調整可能なインピーダンスを有するレプリカ回路（１３１ｅ）と、当該レプリカ回路と並列に接続され、制御回路によって選択的に活性化された１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路（１３１ｆ）とを含む、インピーダンス調整部と、を備えることを特徴とする。【選択図】図２
2013085126.tif 000002
【特許請求の範囲】
【請求項１】
各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路と、
前記複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路と、
前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの１つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路とを含む、前記インピーダンス調整部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記レプリカ回路に接続される第１の端子を備え、
前記インピーダンス調整部は、
前記レプリカ回路のインピーダンスが前記第１の端子に接続された外部抵抗の抵抗値に等しくなるインピーダンス調整信号を発生し、前記インピーダンス調整信号を前記複数の単位バッファに供給して、前記複数の単位バッファのそれぞれの前記調整可能なインピーダンスを調整することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インピーダンス調整部は、
前記レプリカ回路に電流を供給する第１の電源と、前記外部抵抗が接続される第２の電源との間に、前記インピーダンス調整信号に応じて第１の電流を流し、
前記負荷電流生成回路は、前記１又は複数個の単位バッファ回路の個数から１を減じた個数に前記第１の電流の電流量を乗じた電流量の第２の電流を、前記第１の電源から前記第２の電源と同じレベルの自身が接続される第３の電源へと流す、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記負荷電流生成回路は、
前記第３の電源に接続される抵抗、前記抵抗に接続される第１のスイッチ、及び前記第１のスイッチと前記第１の電源との間に設けられる第２のスイッチから構成される直列回路を複数有するとともに、
複数の前記直列回路のうちの一つの直列回路の前記抵抗における前記第３の電源に接続される端子とは反対側の端子の電圧レベルと、前記第１の端子に現れる電圧レベルとを比較し、比較結果に応じて複数の前記直列回路の第１のスイッチ各々を導通させる比較回路を有し、
複数の前記直列回路における前記第２のスイッチが導通して、前記第２の電流を前記第３の電源へと流す、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記負荷電流生成回路は、複数の負荷電流生成部を有し、
前記負荷電流生成部は、
前記第３の電源に接続される抵抗、前記抵抗に接続される第１のスイッチ、及び前記第１のスイッチと前記第１の電源との間に設けられる第２のスイッチから構成される直列回路と、
前記第１の電源の電圧レベルを分圧する分圧回路と、
前記直列回路の前記抵抗における前記第３の電源に接続される端子とは反対側の端子の電圧レベルと、前記分圧回路の分圧レベルとを比較し、比較結果に応じて前記直列回路の前記第１のスイッチを導通させる比較回路と、を備え、
前記第２のスイッチが導通する前記直列回路における前記抵抗は、前記分圧回路の分圧レベルに応じて、前記第２の電流を前記第３の電源へと流す、
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記１又は複数個の単位バッファの個数を示すデータを記憶するモードレジスタを備え、
前記制御回路は、前記単位バッファの個数を示すデータに基づいて、前記第２のスイッチの導通または非導通を切り替える設定信号を出力し、
前記インピーダンス調整部は、前記設定信号に応じて、複数の前記直列回路の第２のスイッチを導通させる導通制御信号を出力する負荷電流選択部を含む、
ことを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
第２の端子を備え、
前記複数の単位バッファ各々は、前記第２の端子を前記第１の電源の電圧レベルへ駆動するプルアップ回路と、前記第２の端子を前記第２の電源の電圧レベルへ駆動するプルダウン回路を有し、
前記設定信号には、第１の設定信号と第２の設定信号とが含まれており、
前記制御回路は、
前記半導体装置に、内部に記憶するデータの前記第２の端子へデータを読み出し、前記第２の端子へ出力する動作を指示するリードコマンドが入力されると、前記第１の設定信号に応じて、前記１又は複数個の単位バッファにおける前記プルアップ回路または前記プルダウン回路のいずれか一方を活性化させて前記第２の端子を駆動し、
前記半導体装置に、前記出力回路を終端抵抗として機能させる指示をするオンダイターミネーション信号が入力されると、前記第２の設定信号に応じて、前記１又は複数個の単位バッファにおける前記プルアップ回路及び前記プルダウン回路の両方を活性化させて前記第２の端子を駆動することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス調整部を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置間におけるデータ転送の高速化に伴い、出力回路のインピーダンスに対する精度要求が厳しくなってきている。
特に、半導体メモリの１つであるＤＲＡＭのなかには、自身に接続されるデータバスのインピーダンスに応じて、データ出力時の出力回路のインピーダンスを変更できるように構成されているものがある。
【０００３】
例えば、特許文献１には、出力回路のインピーダンスを調整するインピーダンス調整部を備えた半導体装置が開示されている。具体的には、出力回路が複数の単位バッファ回路で構成され、複数の単位バッファ回路に共通に設けられたインピーダンス調整部が、複数の単位バッファ回路のインピーダンスを共通に所望のインピーダンスに調整する。そして、データ出力時に活性化する単位バッファ回路の個数を切り替えることで、出力回路が所望のインピーダンスに調整された状態で出力端子を駆動する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０３４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のインピーダンス調整部は、１個の単位バッファ回路に対応するレプリカ回路を用いて複数の単位バッファ回路のインピーダンスを共通に調整している。一方で、出力回路は複数個の単位バッファ回路を用いて出力端子を駆動している。このように、特許文献１の半導体装置では、単位バッファ回路のインピーダンス調整において、実際に出力端子を駆動する単位バッファ回路の個数が反映されていなかった。出力回路では、活性化される単位バッファ回路の個数に応じて、電源線と単位バッファ回路との間での電圧降下（及び電圧上昇）の量が変化する。そのため、特許文献１のインピーダンス調整においては、出力回路のインピーダンスが要求されるインピーダンスからずれを生じる恐れがあった。
【課題を解決するための手段】
【０００６】
本発明は、各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路と、前記複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路と、前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの１つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路とを含む、前記インピーダンス調整部と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００７】
本発明によれば、インピーダンス調整部は、レプリカ回路と並列に接続される負荷電流生成回路において、選択的に活性化された単位バッファ回路の個数に応じて自身を流れる電流量を変化させる。そのため、レプリカ回路のインピーダンスは、単位バッファ回路の個数に応じて調整される。この単位バッファの個数に応じて調整されたレプリカ回路のインピーダンス調整結果を、出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置１０の構成を示すブロック図である。
【図２】データ入出力部１００の構成を示すブロック図である。
【図３】単位バッファ１１１の回路図である。
【図４】前段回路１６１の回路図である。
【図５】インピーダンス調整部１３０の構成を示すブロック図である。
【図６】プルアップ回路１３１、及び負荷電流選択回路１４０の回路図である。
【図７】プルアップ回路１３２、及びプルダウン回路１３３の回路図である。
【図８】キャリブレーション動作を説明するためのフローチャートである。
【図９】キャリブレーション動作中におけるキャリブレーション端子ＺＱ、接点Ａの電位変化を示すグラフである。
【図１０】単位バッファ回路の台数による出力バッファ１０１のインピーダンスのずれΔＲｏｎを説明するための図である。
【図１１】単位バッファ回路の台数による出力バッファ１０１のインピーダンスのずれΔＲｏｎを説明するための図である。
【図１２】プルアップ回路１３１ａ、及び負荷電流選択回路１４０ａの回路図である。
【図１３】半導体装置１０ａの構成を示すブロック図である。
【図１４】データ入出力部１００ａの構成を示すブロック図である。
【図１５】インピーダンス調整部１３０ｂの構成を示すブロック図である。
【図１６】プルアップ回路１３１ａ、及び負荷電流選択回路１４０ｂの回路図である。
【図１７】ＤＳ設定コード及びＯＤＴ設定コードを示すテーブルである。
【図１８】半導体装置１０ａの動作タイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１０】
半導体装置１０は、メモリセルアレイ２０、制御回路２１、モードレジスタ２２、及びデータ入出力部１００を含んで構成される。
本発明の半導体装置１０の特徴部分となるデータ入出力部１００は、ＤＳ機能を有している。ＤＳ（Driver Strengthen）機能とは、データ出力時に、出力バッファのインピーダンスを調整する機能である。半導体装置１０は、インピーダンス設定コードＲｏｎ＜１，０＞（インピーダンス設定信号）に応じて、出力バッファを構成する単位バッファの活性化する個数を変更することで、このＤＳ機能を有効にする。
このＤＳ機能に関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１１】
半導体装置１０は、外部端子（半導体チップ上のパッド）として、コマンド端子１２ａ、アドレス端子１３、データ端子ＤＱ０〜ＤＱｎ、キャリブレーション端子ＺＱを備えている。その他、クロック端子、電源端子等の外部端子も備えるが、これらについては本発明とは関連がないため図示を省略してある。
【００１２】
コマンド端子１２ａは、例えばロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ等の信号が供給される端子を総称して示した端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド端子１２ａは、制御回路２１に接続される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、制御回路２１に接続される。
データ端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部１００に接続されている。また、データ入出力部１００はキャリブレーション端子ＺＱにも接続されている。データ入出力部１００におけるキャリブレーション動作（後述）は、このキャリブレーション端子ＺＱに外部抵抗を接続して行われる。
【００１３】
メモリセルアレイ２０は、複数のワード線と複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルを含む。
制御回路２１は、外部からコマンド端子１２ａを介して供給されるコマンド信号ＣＭＤと、外部からアドレス端子１３を介して供給されるアドレス信号ＡＤＤとに応じて、メモリセルアレイ２０の動作を制御する各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給する。
制御回路２１は、各種動作制御信号ＩＣＮＴを、メモリセルアレイ２０に供給することで、メモリセルアレイ２０におけるメモリセルからのデータ読み出し動作であるリード動作と、メモリセルへのデータ書き込み動作であるライト動作とを制御する。
具体的には、制御回路２１は、コマンド信号ＣＭＤがリードコマンド（ＲＤコマンド）である場合、データ入出力部１００に出力イネーブル信号ＯＥを供給するとともに、メモリセルアレイ２０の中のアドレス信号ＡＤＤで指定されたメモリセルのデータがデータ入出力部１００にデータＤａｔａとして出力されるように、メモリセルアレイ２０の動作を制御する。一方、制御回路２１は、コマンド信号ＣＭＤがライトコマンド（ＷＴコマンド）である場合、データ入出力部１００が外部から受け取ったデータＤａｔａが、メモリセルアレイ２０のメモリセルの中のアドレス信号ＡＤＤで指定されたメモリセルへ書き込まれるように、データ入出力部１００及びメモリセルアレイ２０の動作を制御する。
【００１４】
また、制御回路２１は、外部からコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてキャリブレーション動作の実行を示すコマンド（ＣＡＬコマンド）が供給された場合、制御信号ＡＣＴ１，制御信号ＡＣＴ２をデータ入出力部１００に供給する。
また、制御回路２１は、外部からコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてモードレジスタセットコマンド（ＭＲＳコマンド）が供給された場合、このＭＲＳコマンドが供給される際アドレス端子１３に供給されるアドレス信号ＡＤＤを、モードレジスタセット信号ＭＲＳとともにモードレジスタ２２に供給する。
【００１５】
モードレジスタ２２（ＭＲ）は、制御回路２１から供給されるモードレジスタセット信号ＭＲＳとアドレス信号ＡＤＤとに応じて、半導体装置の各種設定を変更する。モードレジスタ２２は、図１において、具体的には、データ入出力部１００の出力回路のインピーダンスを設定するための信号である、インピーダンス設定コードＲｏｎ＜１，０＞をデータ入出力部１００に供給する。後述の通り、このインピーダンス設定コードＲｏｎ＜１，０＞は、データ入出力部１００においてデータ出力時に使用される、つまり、リード動作におけるデータ出力時に活性化される単位バッファの台数を指定する信号である。
なお、本実施形態においては、例えばアドレス信号ＡＤＤのうちアドレス信号Ａ１の論理レベルが、インピーダンス設定コードＲｏｎ＜１，０＞のうち、インピーダンス設定コードＲｏｎ＜０＞の論理レベルに、アドレス信号Ａ５の論理レベルが、インピーダンス設定コードＲｏｎ＜１＞の論理レベルに等しく対応するものとする。つまり、モードレジスタ２２は、アドレス信号Ａ１のＨレベル（ハイレベル）またはＬレベル（ローレベル）に対応して、ＨレベルまたはＬレベルのインピーダンス設定コードＲｏｎ＜０＞を、アドレス信号Ａ５のＨレベルまたはＬレベルに対応して、ＨレベルまたはＬレベルのインピーダンス設定コードＲｏｎ＜１＞を、それぞれデータ入出力部１００に対して出力する。
【００１６】
データ入出力部１００は、制御回路２１に供給されるコマンドがＲＤコマンドであり、メモリセルアレイ２０がリード動作を行っているときは、メモリセルアレイ２０から供給されたデータＤａｔａを受け取り、受け取ったデータＤａｔａを、データ端子ＤＱ０〜ｎを介して外部に出力する（データ出力動作）。この際、データ入出力部１００は、モードレジスタ２２から供給されるインピーダンス設定コードＲｏｎ＜１，０＞に応じてデータ出力動作時にデータ端子ＤＱ０〜ｎを駆動する単位バッファの個数を制御する。一方、データ入出力部１００は、制御回路２１に供給されるコマンドがＷＴコマンドであり、メモリセルアレイ２０がライト動作をおこなっているときには、データ端子ＤＱ０〜ｎを介して外部から入力されるデータＤａｔａをメモリセルアレイ２０に供給する。
また、データ入出力部１００は、キャリブレーション端子ＺＱに接続される。ここで、キャリブレーション端子ＺＱは、所望の抵抗値のインピーダンス調整用抵抗（外部抵抗ＲＺＱ）が接続される構成となっており、データ入出力部１００は、外部抵抗ＲＺＱに応じて自身のインピーダンスを調整する。尚、制御回路２１から、データ入出力部１００に供給されるインピーダンス調整活性化信号（制御信号ＡＣＴ１，制御信号ＡＣＴ２）は、データ入出力部１００のインピーダンス調整動作の実行を制御する信号である。
【００１７】
次にデータ入出力部１００について、図２を用いて説明する。
図２は、データ入出力部１００の構成を示すブロック図である。図２に示すように、データ入出力部１００は、データ端子ＤＱに接続された第１の出力バッファ１１０及び第２の出力バッファ１２０と、キャリブレーション端子ＺＱに接続されたインピーダンス調整部１３０と、データ端子ＤＱに接続された入力バッファ１７０とを備えている。なお、入力バッファ１７０は、データ入力時に活性化される回路であるが、入力バッファ１７０の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。また、本明細書において、第１の出力バッファ１１０及び第２の出力バッファ１２０により、データ入出力部１００の出力バッファ１０１が構成されるものとする。
【００１８】
出力バッファ１０１を構成する第１の出力バッファ１１０は、並列接続された４つの単位バッファ１１１〜１１４によって構成される。また、出力バッファ１０１を構成する第２の出力バッファ１２０は並列接続された３つの単位バッファ１２１〜１２３によって構成される。単位バッファ１１１〜１１４，１２１〜１２３は、リード動作時においてデータ端子ＤＱを駆動するための回路であり、図２に示すようにデータ端子ＤＱに対して並列に接続されている。これら単位バッファ１１１〜１１４，１２１〜１２３は互いに同一の回路構成を有しており、一例として、本実施形態ではいずれも２４０Ω（調整後の値）のインピーダンスを有している。このインピーダンスは、キャリブレーション動作（後述）において、インピーダンス調整部１３０により生成されるインピーダンス制御信号ＤＲＺＱ（コード）により調整可能なインピーダンスである。
従って、例えば、全ての単位バッファ１１１〜１１４，１２１〜１２３が活性化されれば、データ端子ＤＱからみた出力バッファ１０１のインピーダンス（目標値）は、約３４．３Ω（＝２４０Ω／７）となる。また、例えば、第１の出力バッファ１１０を構成する４つの単位バッファ１１１〜１１４と、第２の出力バッファ１２０を構成する３つの単位バッファ１２１〜１２３のうち、２つの単位バッファ１２１，１２２が活性化されれば、データ端子ＤＱからみた出力バッファ１０１のインピーダンス（目標値）は４０Ω（＝２４０Ω／６）となる。
【００１９】
しかしながら、これら複数の単位バッファが共通に接続される電源配線の抵抗が、活性された単位バッファの個数に依存して変化する。そのため、活性化された複数の単位バッファ回路各々のインピーダンスが、データ出力時等に、キャリブレーション動作において調整された所定の設定値（この場合２４０Ω）と異なってしまい、結果として出力バッファ１０１のインピーダンスが目標値からずれてしまう。例えば、上記例の場合、全ての単位バッファ（この場合７個）が選択的に活性化された場合は、１個の単位バッファが選択的に活性化された場合に比べて、各単位バッファが共通に接続される電源配線が電圧降下しやすくなる。キャリブレーション動作では、１個の単位バッファに相当するレプリカバッファを用いて複数の単位バッファ各々のインピーダンスを２４０Ωに設定するため、７個の単位バッファが選択的に活性化されると、単位バッファのインピーダンスは調整された２４０Ωより高くなり、出力バッファ１０１のインピーダンスも目標である約３４．３Ωより高めに設定されてしまう。このように、選択的に活性化された単位バッファの個数に応じて、データ出力時等に、所定の設定値（この場合２４０Ω）に調整したインピーダンスと異なってしまい、結果として出力バッファ１０１のインピーダンスが目標値からずれてしまう。
【００２０】
そのため、インピーダンス調整部１３０は、活性される単位バッファの個数に応じて、インピーダンス制御信号ＤＲＺＱを生成し、これを出力バッファ１０１に供給することで、出力バッファ１０１のインピーダンスを目標値に近づける。
インピーダンス調整部１３０は、活性化される単位バッファ回路の個数として、インピーダンス設定コードＲｏｎ＜１，０＞をモードレジスタ２２から受け取り、この設定コードを基にインピーダンス制御信号ＤＲＺＱ（インピーダンス調整信号）を生成し、インピーダンス制御信号ＤＲＺＱを、前段回路１６１〜１６３を介して複数の単位バッファ（単位バッファ１１１〜１１４，１２１〜１２３）に供給して、複数の単位バッファのそれぞれのインピーダンスを調整する。
【００２１】
単位バッファ１１１〜１１４の動作は、前段回路１６１より供給される動作信号１６１Ｐ，１６１Ｎによって制御され、単位バッファ１２１，１２２の動作は、前段回路１６２より供給される動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は、前段回路１６３より供給される動作信号１６３Ｐ，１６３Ｎによって制御される。
前段回路１６１〜１６３は、それぞれ対応する単位バッファ１１１〜１１４，１２１〜１２３に含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン（導通）またオフ（非導通）は、動作信号１６１Ｐ〜１６３Ｐ及び動作信号１６１Ｎ〜１６３Ｎによって制御される。図２に示すように、前段回路１６１〜１６３には、インピーダンス調整部１３０からインピーダンス制御信号ＤＲＺＱが共通に供給されるとともに、出力制御回路１５０から選択信号１５１Ｐ〜１５３Ｐ及び選択信号１５１Ｎ〜１５３Ｎが個別に供給される。
【００２２】
出力制御回路１５０は、複数の単位バッファ１１１〜１１ｎのうち活性化させる単位バッファを指定するとともに、ＤＱ端子を駆動する際の出力レベルを指定する回路である。活性化させる単位バッファの指定は、インピーダンス設定コードＲｏｎ＜１，０＞をモードレジスタ２２から受け取り、この設定コードに基づき、選択信号１５１Ｐ〜１５３Ｐ及び選択信号１５１Ｎ〜１５３Ｎを前段回路１６１〜１６３に出力することにより行う。また、活性化させる単位バッファの出力レベルは、リード動作ではメモリセルアレイ２０から供給されるデータＤａｔａに基づいて定められる。
【００２３】
以下、データ入出力部１００を構成する各回路ブロックについてより詳細に説明する。
図３は、単位バッファ１１１の回路図である。
図３に示すように、単位バッファ１１１は、並列接続された複数（本実施形態では５つ）のＰＭＯＳトランジスタ２１１〜２１５と、並列接続された複数（本実施形態では５つ）のＮＭＯＳトランジスタ２２１〜２２５と、これらＰＭＯＳトランジスタ２１１〜２１５とＮＭＯＳトランジスタ２２１〜２２５との間に直列に接続された抵抗２３１，２３２とを備え、抵抗２３１と抵抗２３２の接続点がデータ端子ＤＱに接続されている。単位バッファ１１１のうち、ＰＭＯＳトランジスタ２１１〜２１５及び抵抗２３１からなる部分はプルアップ回路ＰＵを構成しており、ＮＭＯＳトランジスタ２２１〜２２５及び抵抗２３２からなる部分はプルダウン回路ＰＤを構成している。
【００２４】
ＰＭＯＳトランジスタ２１１〜２１５のゲートには、動作信号１６１Ｐを構成する５つの動作信号１６１Ｐ１〜１６１Ｐ５が供給されており、ＮＭＯＳトランジスタ２２１〜２２５のゲートには、動作信号１６１Ｎを構成する５つの動作信号１６１Ｎ１〜１６１Ｎ５が供給されている。これにより、単位バッファ１１１に含まれる１０個のトランジスタは、１０本の動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によって、個別にオンまたはオフ制御を行うことができる。
【００２５】
ＰＭＯＳトランジスタ２１１〜２１５からなる並列回路及びＮＭＯＳトランジスタ２２１〜２２５からなる並列回路は、いずれも導通時に１２０Ωとなるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、キャリブレーション動作において実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき条の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、ＰＭＯＳトランジスタ２１１のＷ／Ｌ比を「１」とした場合、ＰＭＯＳトランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。
これにより、動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をキャリブレーション動作においてほぼ１２０Ωに固定させることができる。
【００２６】
また、抵抗２３１，２３２の抵抗値は、いずれも１２０Ωに設計されている。これにより、ＰＭＯＳトランジスタ２１１〜２１５からなる並列回路及びＮＭＯＳトランジスタ２２１〜２２５からなる並列回路の少なくとも一方がオン状態となれば、データ端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。抵抗２３１，２３２としては、例えばタングステン（Ｗ）抵抗を用いることができる。
【００２７】
第１の出力バッファ１１０を構成する他の単位バッファ１１２〜１１４も、図３に示す単位バッファ１１１と同じ回路構成を有し、かつ、同じ動作信号１６１Ｐ１〜１６１Ｐ５及び動作信号１６１Ｎ１〜１６１Ｎ５によって制御される。一方、第２の出力バッファ１２０を構成する他の単位バッファ１２１〜１２３は、図３に示す単位バッファ１１１と同じ回路構成を有しているものの、単位バッファ１２１，１２２の動作は動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は動作信号１６３Ｐ，１６３Ｎによって制御される。動作信号１６２Ｐ，１６２，１６３Ｐ，１６３Ｎについても、それぞれ５つの動作信号によって構成されており、それぞれ対応するプルアップ回路ＰＵ又はプルダウン回路ＰＤを制御する。
【００２８】
図４は、前段回路１６１の回路図である。前段回路１６１は、論理和回路であるＯＲ回路４１１〜４１５と、論理積回路であるＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、インピーダンス調整部１３０からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、インピーダンス調整部１３０からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
【００２９】
ＯＲ回路４１１〜４１５の出力である動作信号１６１Ｐ１〜１６１Ｐ５（動作信号１６１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１６１Ｎ１〜１６１Ｎ５（動作信号１６１Ｎを構成する）は、図２に示すように、単位バッファ１１１〜１１４に共通に供給され、それぞれ対応するトランジスタを制御する。
他の前段回路１６２，１６３も、図４に示す前段回路１６１と同様の回路構成を有している。前段回路１６２に含まれるＯＲ回路４１１〜４１５及びＡＮＤ回路４２１〜４２５は、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎがそれぞれ共通に供給され、動作信号１６２Ｐ１〜１６２Ｐ５（動作信号１６２Ｐを構成する）、並びに、動作信号１６２Ｎ１〜１６２Ｎ５（動作信号１６２Ｎを構成する）を単位バッファ１２１〜１２２に共通に供給する。また、前段回路１６３に含まれるＯＲ回路４１１〜４１５及びＡＮＤ回路４２１〜４２５は、出力制御回路１５０からの選択信号１５３Ｐ，１５３Ｎがそれぞれ共通に供給され、動作信号１６３Ｐ１〜１６３Ｐ５（動作信号１６３Ｐを構成する）、並びに、動作信号１６３Ｎ１〜１６３Ｎ５（動作信号１６３Ｎを構成する）を単位バッファ１２３に供給する。
【００３０】
図５は、インピーダンス調整部１３０の回路図である。インピーダンス調整部１３０は、負荷電流選択回路１４０、プルアップ回路１３１、プルアップ回路１３２、及びプルダウン回路１３３を備えている。また、インピーダンス調整部１３０は、プルアップ回路１３２の動作を制御するカウンタ１３４、プルダウン回路１３３の動作を制御するカウンタ１３５、カウンタ１３４を制御するコンパレータ１３６、及びカウンタ１３５を制御するコンパレータ１３７を備えている。
【００３１】
図６は、負荷電流選択回路１４０、及びプルアップ回路１３１の回路図である。
負荷電流選択回路１４０は、３入力のＮＡＮＤ回路である論理回路１４０ｅ、３入力のＮＡＮＤ回路である論理回路１４０ｆ、及びＡＮＤ回路１４０ｇを含んで構成される。
論理回路１４０ｅは、インピーダンス設定コードＲｏｎ（０）の論理反転信号、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１が入力される。論理回路１４０ｅは、入力される３信号が全てＨレベルのとき、Ｌレベルの出力信号をＡＮＤ回路１４０ｇに出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの出力信号をＡＮＤ回路１４０ｇに出力する。
論理回路１４０ｆは、インピーダンス設定コードＲｏｎ（０）、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１が入力される。論理回路１４０ｅは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ１０を出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ１０を出力する。
ＡＮＤ回路１４０ｇは、論理回路１４０ｅの出力信号と導通制御信号ＲＯＮ１０との論理積演算をし、導通制御信号ＲＯＮ００を出力する。
【００３２】
すなわち、負荷電流選択回路１４０は、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＬレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１がＨレベルになると、導通制御信号ＲＯＮ００をＨレベルからＬレベルに変化させ、導通制御信号ＲＯＮ１０をＨレベルに維持する。
また、負荷電流選択回路１４０は、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＨレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１がＨレベルになると、導通制御信号ＲＯＮ００をＨレベルからＬレベルに変化させ、導通制御信号ＲＯＮ１０をＨレベルからＬレベルに変化させる。
【００３３】
プルアップ回路１３１は、レプリカ回路１３１ｅ、及び負荷電流生成回路１３１ｆを含んで構成される。
図６に示すように、レプリカ回路１３１ｅ（レプリカ回路）は、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、レプリカ回路１３１ｅは、並列接続された５つのＰＭＯＳトランジスタ３１１〜３１５と、一端がこれらＰＭＯＳトランジスタのドレインに接続された抵抗３３１とを備え、抵抗３３１の他端がキャリブレーション端子ＺＱに接続されている。
レプリカ回路１３１ｅに含まれるＰＭＯＳトランジスタ３１１〜３１５は、図３に示すＰＭＯＳトランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、ＰＭＯＳトランジスタ２１１〜２１５のＷ／Ｌ比と同様、ＰＭＯＳトランジスタ３１１〜３１５のＷ／Ｌ比もそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されている。
抵抗３３１も、図３に示す抵抗２３１に対応しており、したがって、その抵抗値は１２０Ωに設定されている。
【００３４】
ＰＭＯＳトランジスタ３１１〜３１５のゲートには、カウンタ１３４よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されており、これによってレプリカ回路１３１ｅの動作が制御される。インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、動作信号１６１Ｐ１〜１６１Ｐ５に対応する信号である。
【００３５】
負荷電流生成回路１３１ｆは、それぞれ２つのスイッチ及び抵抗から構成され、レプリカ回路１３１ｅの電源配線（ＶＤＤ）に接続される直列回路６１〜６６、抵抗６７Ｒ、抵抗６８Ｒ、及びコンパレータ６９を含んで構成される。
直列回路６１〜直列回路６６各々は、導通制御信号ＲＯＮ００または導通制御信号ＲＯＮ１０のいずれか一方がゲートへ入力されるＰＭＯＳトランジスタ（第２のスイッチ）、コンパレータ６９の出力信号がゲートへ入力されるＮＭＯＳトランジスタ（第１のスイッチ）、及び抵抗を直列接続して形成される。
例えば、直列回路６１は、ＰＭＯＳトランジスタ６１Ｐ、ＮＭＯＳトランジスタ６１Ｎ、及び抵抗６１Ｒから構成される。ＰＭＯＳトランジスタ６１Ｐにおいて、ソースはレプリカ回路１３１ｅの電源配線に接続され、ゲートは負荷電流選択回路１４０に接続されて導通制御信号ＲＯＮ００が入力され、ドレインは、ＮＭＯＳトランジスタ６１Ｎのドレインに接続される。また、ＮＭＯＳトランジスタ６１Ｎにおいて、ドレインはＰＭＯＳトランジスタ６１Ｐのドレインに接続され、ゲートはコンパレータ６９の出力に接続され、ソースは抵抗６１Ｒの一端（接続点Ｎｄ６１とする）に接続される。また、抵抗６１Ｒは、一端が接続点Ｎｄ６１に接続され、他端が接地される。
【００３６】
同様に、直列回路ｊ（ｊ＝６２〜６５）各々は、ＰＭＯＳトランジスタｊＰ、ＮＭＯＳトランジスタｊＮ、及び抵抗ｊＲから構成される。ＰＭＯＳトランジスタｊＰにおいて、ソースはレプリカ回路１３１ｅの電源配線に接続され、ゲートは負荷電流選択回路１４０に接続されて導通制御信号ＲＯＮ００が入力され、ドレインは、ＮＭＯＳトランジスタｊＮのドレインに接続される。また、ＮＭＯＳトランジスタｊＮにおいて、ドレインはＰＭＯＳトランジスタｊＰのドレインに接続され、ゲートはコンパレータ６９の出力に接続され、ソースは抵抗ｊＲの一端に接続される。また、抵抗ｊＲは、一端がＮＭＯＳトランジスタｊＮのソースに接続され、他端が接地される。
【００３７】
また、直列回路６６は、ＰＭＯＳトランジスタ６６Ｐ、ＮＭＯＳトランジスタ６６Ｎ、及び抵抗６６Ｒから構成される。ＰＭＯＳトランジスタ６６Ｐにおいて、ソースはレプリカ回路１３１ｅの電源配線に接続され、ゲートは負荷電流選択回路１４０に接続されて導通制御信号ＲＯＮ１０が入力され、ドレインは、ＮＭＯＳトランジスタ６６Ｎのドレインに接続される。また、ＮＭＯＳトランジスタ６６Ｎにおいて、ドレインはＰＭＯＳトランジスタ６６Ｐのドレインに接続され、ゲートはコンパレータ６９の出力に接続され、ソースは抵抗６６Ｒの一端に接続される。また、抵抗６６Ｒは、一端がＮＭＯＳトランジスタ６６Ｎのソースに接続され、他端が接地される。
【００３８】
抵抗６７Ｒ（抵抗値Ｒ１）、及び抵抗６８Ｒ（抵抗値Ｒ１）は、分圧回路を構成し、この分圧回路によりレプリカ回路１３１ｅの電源配線の電圧レベルを１／２の電圧レベル（ＶＤＤ／２）にし、コンパレータ６９の正転入力端子（＋）に出力する。
コンパレータ６９は、正転入力端子（＋）が分圧回路の出力に接続され、反転入力端子（−）が直列回路６１における接続点Ｎｄ６１に接続され、２つの入力端子の電圧レベルを比較して、比較結果を直列回路６１〜直列回路６６におけるＮＭＯＳトランジスタ６１Ｎ〜ＮＭＯＳトランジスタ６６Ｎのゲートに対して出力する。
コンパレータ６９は、接続点Ｎｄ６１の電圧レベルが電圧レベル（ＶＤＤ／２）より低い場合、Ｈレベルの比較結果を出力し、ＮＭＯＳトランジスタ６１Ｎ〜ＮＭＯＳトランジスタ６６Ｎをオン（導通）させる。一方、コンパレータ６９は、接続点Ｎｄ６１の電圧レベルが電圧レベル（ＶＤＤ／２）より高い場合、Ｌレベルの比較結果を出力し、ＮＭＯＳトランジスタ６１Ｎ〜ＮＭＯＳトランジスタ６６Ｎをオフ（非導通）させる。
【００３９】
これにより、直列回路６１における抵抗６１Ｒを、その抵抗値Ｒ２が外部抵抗ＲＺＱと同じ値に設定することで、抵抗６１Ｒに流れる電流値（図中ｉで示す）を、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるときに外部抵抗ＲＺＱに流れる電流値と同程度の電流値とすることができる。キャリブレーション動作時において、レプリカ回路１３１ｅには、インピーダンス制御信号ＤＲＺＱＰ（ＤＲＺＱＰ１〜ＤＲＺＱＰ５）が入力され、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるようにインピーダンス制御信号ＤＲＺＱＰが調整される。一方、抵抗６１Ｒにおいて、抵抗６１Ｒの一端の電圧レベルが（ＶＤＤ／２）となるように、コンパレータ６９が動作してＮＭＯＳトランジスタ６１Ｎがオンするから、抵抗６１Ｒに流れる電流値ｉは、外部抵抗ＲＺＱの電流値と同程度になる。
このように、直列回路６１は、キャリブレーション動作において、ＰＭＯＳトランジスタ６１Ｐがオンすることで、レプリカ回路１３１ｅの電源配線からキャリブレーション端子ＺＱに接続される外部抵抗ＲＺＱを介して接地へと流れる電流と、ほぼ同じ電流値ｉの電流を自身に流し、レプリカ回路１３１ｅの電源配線の電圧レベルを降下させる。
【００４０】
その他の直列回路における抵抗の抵抗値も直列回路６１と同様の抵抗値Ｒ１に設定される。
つまり、キャリブレーション動作において、負荷電流選択回路１４０からＬレベルの導通制御信号ＲＯＮ００を負荷電流生成回路１３１ｆに出力することにより、直列回路６１〜直列回路６５の計５個を動作させる。これにより、図２に示す単位バッファ１１１〜１１４、及び単位バッファ１２１〜１２２の計６個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路１３１ｅの電源配線を生じさせることができる。
また、負荷電流選択回路１４０からＬレベルの導通制御信号ＲＯＮ００、及びＬレベルの導通制御信号ＲＯＮ１０を負荷電流生成回路１３１ｆに出力することにより、直列回路６１〜直列回路６６の計６個を動作させる。これにより、図２に示す単位バッファ１１１〜１１４、単位バッファ１２１〜１２２、及び単位バッファ１２３の計７個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路１３１ｅの電源配線を生じさせることができる。
【００４１】
このように、負荷電流生成回路１３１ｆは、キャリブレーション動作において、活性化される単位バッファの個数に応じて自身に流れる電流を変化させることにより、活性化される単位バッファが接続される電源配線の電圧レベルの降下を、レプリカ回路１３１ｅの電源配線にも生じさせる。そのため、キャリブレーション動作において確定するインピーダンス制御信号ＤＲＺＱを、活性化される単位バッファの個数を反映した調整結果とすることが可能となる。
なお、抵抗値Ｒ２について、単位バッファと単位バッファが接続される電源配線と、負荷電流生成回路１３１ｆ、及びレプリカ回路１３１ｅが接続される電源配線とが、同様のレイアウト構成を持つ場合、上述のように抵抗ＲＺＱの抵抗値と等しく設定すればよい。しかしながら、レイアウト構成が両者で一致しない場合、それぞれのレイアウト構成を反映した回路シミュレーションを実行して、抵抗値Ｒ２を抵抗ＲＺＱの抵抗値とは異なる値に設定してもよい。
【００４２】
図７は、プルアップ回路１３２、及びプルダウン回路１３３の回路図である。
プルアップ回路１３２は、図７（ａ）に示すように、図６に示すレプリカ回路１３１ｅと同一の回路構成を有しており、プルアップ回路１３２に含まれる５つのＰＭＯＳトランジスタのゲートには、同じくインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
【００４３】
プルダウン回路１３３は、図７（ｂ）に示すように、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、並列接続された５つのＮＭＯＳトランジスタ３２１〜３２５と、一端がこれらＮＭＯＳトランジスタのドレインに接続された抵抗３３２とを備えている。プルダウン回路１３３に含まれるＮＭＯＳトランジスタ３２１〜３２５は、図３に示すＮＭＯＳトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗３３２も、図３に示す抵抗２３２に対応しており、したがって、その抵抗値は１２０Ωに設定されている。
ＮＭＯＳトランジスタ３２１〜３２５のゲートには、カウンタ１３５よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路１３３の動作が制御される。インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、動作信号１６１Ｎ１〜１６１Ｎ５に対応する信号である。
【００４４】
このように、プルアップ回路１３１におけるレプリカ回路１３１ｅ，プルアップ回路１３２は、いずれも単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。これらのレプリカ回路１３１ｅ，１３２及びプルダウン回路１３３のインピーダンスは、いずれもキャリブレーション動作において、活性化する単位バッファの個数に応じたインピーダンスに調整される。
このうち、プルアップ回路１３２とプルダウン回路１３３は、「レプリカバッファ」を構成しており、したがって、レプリカバッファは単位バッファ１１１〜１１４，１２１〜１２３と実質的に同じ回路構成を有していることになる。
【００４５】
図５に戻って、レプリカバッファの出力端である接点Ａは、コンパレータ１３７の非反転入力端子（＋）に接続されている。
カウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がＬレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に直列接続された抵抗１３８及び抵抗１３９の中点に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション端子ＺＱの電位と中間電位（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ１をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ１をＬレベルとする。
【００４６】
一方、カウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がＬレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファの出力電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ２をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ２をＬレベルとする。
【００４７】
そして、カウンタ１３４，１３５は、制御信号ＡＣＴ１，制御信号ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ１３４のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ、カウンタ１３５のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンス制御信号ＤＲＺＱは、このキャリブレーション動作において、負荷電流生成回路１３１ｆにより活性化される単位バッファの個数を反映して調整されており、確定したインピーダンス制御信号ＤＲＺＱは、図２、及び図４に示す前段回路１６１〜１６３に共通に供給される。
【００４８】
以上が、本実施形態によるデータ入出力部１００の構成である。次に、本実施形態によるデータ入出力部１００の動作について、キャリブレーション動作、データ出力動作の順に、図８及び図９を用いて説明する。
図８は、キャリブレーション動作を説明するためのフローチャートであり、図９は、キャリブレーション動作中におけるキャリブレーション端子ＺＱ、接点Ａの電位変化を示すグラフである。
【００４９】
［キャリブレーション動作］
キャリブレーション動作は、上述のとおり、出力バッファ１０１のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましく、本実施形態によるデータ入出力部１００は、このように実際の動作時において定期的にキャリブレーション動作を実行する場合に特に有効である。以下、具体的に説明する。
【００５０】
キャリブレーション動作を行う場合には、あらかじめ、キャリブレーション端子ＺＱに外部抵抗ＲＺＱを接続しておく必要がある（図２、図５参照）。外部抵抗ＲＺＱとしては、単位バッファ１１１〜１１４，１２１〜１２３の目標とするインピーダンス（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる必要がある。従って、本実施形態では、２４０Ωの外部抵抗ＲＺＱが用いられる。
また、半導体装置１０にコマンド信号ＣＭＤとしてキャリブレーション動作を指示するキャリブレーションコマンド（ＣＡＬコマンド）が供給される以前において、半導体装置１０にはコマンド信号ＣＭＤとしてモードレジスタコマンド（ＭＲＳコマンド）が供給されているものとする。また、半導体装置１０には、このＭＲＳコマンドとともに、アドレス端子１３にアドレス信号ＡＤＤとしてモード設定コード（コード「Ａ５、Ａ１」からなるＤＳ設定コード＝「０、１」）が供給され、モードレジスタ２２はインピーダンス設定コードＲｏｎ＜１，０＞のうち、インピーダンス設定コードＲｏｎ＜０＞をＨレベルに維持し、インピーダンス設定コードＲｏｎ＜１＞をＨレベルからＬレベルに変化させ、それぞれデータ入出力部１００に対して出力しているものとする。
【００５１】
まず、ＣＡＬコマンドによってキャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、制御信号ＡＣＴ１を活性化し、インピーダンス調整部１３０に含まれるカウンタ１３４のカウント動作を開始させる（ステップＳ１２）。制御信号ＡＣＴ１が活性レベルになる前の初期状態においては、カウンタ１３４のカウント値は、一例としてオール１（本実施例では、「５’ｂ１１１１１」と表す）にリセットされており、そのため、カウンタ１３４の出力であるインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、いずれもＨレベルである。したがって、プルアップ回路１３１のレプリカ回路１３１ｅに含まれるＰＭＯＳトランジスタ３１１〜３１５は全てオフ状態となり、その結果、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はＬレベルとなる。
【００５２】
このため、カウンタ１３４はカウントダウンを進め、カウントダウンに連動してＰＭＯＳトランジスタ３１１〜３１５のオンまたはオフ状態が切り替わる。具体的には、ＰＭＯＳトランジスタ３１１〜３１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、カウンタ１３４の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＰ１１に割り当てられ、カウンタ１３４の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ１５に割り当てられる。これにより、プルアップ回路１３１のレプリカ回路１３１ｅのインピーダンスを最小ピッチで変化させることができる。また、負荷電流選択回路１４０がインピーダンス設定コードＲｏｎ＜１，０＞に応じて導通制御信号ＲＯＮ００，及び導通制御信号ＲＯＮ１０をいずれもＬレベルとすることにより、負荷電流生成回路１３１ｆの直列回路６１〜直列回路６６全てが動作し、レプリカ回路１３１ｅとともに、レプリカ回路１３１ｅへ電源を供給する電源配線の電圧レベルを、活性化される単位バッファの個数（この場合は７個）に応じて降下させる。
【００５３】
このようなカウントダウンが進むに連れて、レプリカ回路１３１ｅのインピーダンスは徐々に低下し、図９（ａ）に示すように、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、レプリカ回路１３１ｅのインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はＨレベルに反転する。これに応答してカウンタ１３４はカウントアップを進め、今度はレプリカ回路１３１ｅのインピーダンスを上昇させる。
【００５４】
このような動作を繰り返すことにより、キャリブレーション端子ＺＱの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、カウンタ１３４のカウント動作を停止させる（ステップＳ１３）。また、負荷電流選択回路１４０が導通制御信号ＲＯＮ００，及び導通制御信号ＲＯＮ１０をいずれもＨレベルとすることにより、負荷電流生成回路１３１ｆの直列回路６１〜直列回路６６の全てにおいて、ＰＭＯＳトランジスタ（第２のスイッチ）がオフし、負荷電流生成回路１３１ｆはレプリカ回路１３１ｅの電源配線から電気的に分離される。これにより、カウンタ１３４のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定する。
【００５５】
以上の動作により、レプリカ回路１３１ｅ、プルアップ回路１３２のインピーダンスが活性化される単位バッファの個数に応じたインピーダンスに調整される。尚、カウンタ１３４の初期値をオール１ではなく、設計値で２４０Ωとなるような値とし、比較信号ＣＯＭＰ１のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。
【００５６】
次に、制御信号ＡＣＴ２を活性化し、インピーダンス調整部１３０に含まれるカウンタ１３５のカウント動作を開始させる（ステップＳ１４）。制御信号ＡＣＴ１が活性レベルになる前の初期状態においては、カウンタ１３５のカウント値は、一例としてオール０（本実施例では、「５’ｂ０００００」と表す）にリセットされており、そのため、カウンタ１３５の出力であるインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもＬレベルである。したがって、プルダウン回路１３３に含まれるＮＭＯＳトランジスタ３２１〜３２５は全てオフ状態となり、その結果、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はＨレベルとなる。
【００５７】
これに応答してカウンタ１３５はカウントアップを進め、カウントアップに連動して、ＮＭＯＳトランジスタ３２１〜３２５のオンまたはオフ状態が切り替わる。この場合も、ＮＭＯＳトランジスタ３２１〜３２５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、カウンタ１３５の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＮ１１に割り当てられ、カウンタ１３５の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＮ１５に割り当てられる。これにより、プルダウン回路１３３のインピーダンスを最小ピッチで変化させることができる。
【００５８】
このようなカウントアップが進むに連れて、プルダウン回路１３３のインピーダンスは徐々に低下し、図９（ｂ）に示すように、接点Ａの電位は徐々に低下する。そして、プルダウン回路１３３のインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、接点Ａの電位は中間電圧（ＶＤＤ／２）を下回るため、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はＬレベルに反転する。これに応答してカウンタ１３５はカウントダウンを進め、今度はプルダウン回路１３３のインピーダンスを上昇させる。
【００５９】
このようなカウントアップおよびカウントダウン動作を繰り返すことにより、接点Ａの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＡＣＴ２を非活性化し、カウンタ１３５のカウント動作を停止させる（ステップＳ１５）。これにより、カウンタ１３５のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定する。
以上の動作により、プルダウン回路１３３のインピーダンスもレプリカ回路１３１ｅ、プルアップ回路１３２と同じく、単位バッファの個数に応じたインピーダンスに調整される。この場合も、カウンタ１３５の初期値をオール０ではなく、設計値で２４０Ωとなるような値とし、比較信号ＣＯＭＰ２のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。
【００６０】
そして、ステップＳ１１に戻り、ＣＡＬコマンドによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、上記一連の動作を再び実行する。
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱは、図２及び図４に示す前段回路１６１〜１６３に共通に供給されることから、前段回路１６１〜１６３によって制御される単位バッファ１１１〜１１４，１２１〜１２３についても、活性化される単位バッファの個数に応じて調整されたインピーダンスで動作することが可能となる。また、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。
【００６１】
なお、キャリブレーション動作を指示するＣＡＬコマンドが供給される以前において、半導体装置１０にＭＲＳコマンドとともに、ＤＳ設定コード「００」が与えられる場合、モードレジスタ２２はインピーダンス設定コードＲｏｎ＜１，０＞のうち、インピーダンス設定コードＲｏｎ＜０＞をＨレベルからＬレベルに、インピーダンス設定コードＲｏｎ＜１＞をＨレベルからＬレベルに変化させ、それぞれデータ入出力部１００に対して出力している。この場合、制御信号ＡＣＴ１が活性レベルにある期間、負荷電流選択回路１４０がインピーダンス設定コードＲｏｎ＜１，０＞に応じて導通制御信号ＲＯＮ００をＬレベル，導通制御信号ＲＯＮ１０をＨレベルとすることにより、負荷電流生成回路１３１ｆの直列回路６１〜直列回路６５が動作する。負荷電流生成回路１３１ｆは、レプリカ回路１３１ｅとともに、レプリカ回路１３１ｅへ電源を供給する電源配線の電圧レベルを、活性化される単位バッファの個数（この場合は６個）に応じて降下させる。これによって、前段回路１６１〜１６３によって制御される単位バッファ１１１〜１１４，１２１〜１２２について、活性化される単位バッファの個数（この場合６個）に応じて調整されたインピーダンスで動作することが可能となる。
【００６２】
［データ出力動作］
次に、データ出力動作について説明する。
データ出力動作は、上述したキャリブレーション動作を少なくとも１回実行した後に行う必要があり、これによって、正しいインピーダンスで動作することが可能となる。
例えば、メモリコントローラから、半導体装置１０のコマンド端子１２ａにコマンド信号ＣＭＤとしてＭＲＳコマンドを供給するとともに、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてＤＳ設定コード「００」を供給するものとする。
これにより、制御回路２１は、モードレジスタ信号ＭＲＳをモードレジスタ２２に出力する。モードレジスタ２２は、インピーダンス設定コードＲｏｎ＜１，０＞をインピーダンス調整部１３０に出力する。
【００６３】
このとき、ＣＡＬコマンドは、まだ供給されていないので、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルは、例えばカウンタ１３４の初期値であるオール１（「５’ｂ１１１１１」）であり、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、例えばカウンタ１３５の初期値であるオール０（「５’ｂ０００００」＝「００ｈ」）である。
また、出力制御回路１５０は、データ出力動作を指示されていない。この場合、出力制御回路１５０の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号ＤＲＺＱのレベルに関らず、出力バッファ１０１は非活性状態となる。
【００６４】
メモリコントローラから、半導体装置１０のコマンド端子１２ａにコマンド信号ＣＭＤとしてＣＡＬコマンドを供給すると、インピーダンス調整部１３０は制御信号ＡＣＴ１、制御信号ＡＣＴ２が制御回路２１から入力され、キャリブレーション動作を実行する。これにより、レプリカ回路１３１ｅ、プルアップ回路１３２及びプルダウン回路１３３のインピーダンスが、単位バッファの活性化される個数（６個）に応じたインピーダンスに調整され、調整後のインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが「５’ｂ０１１１１」（＝「０Ｆｈ」）に確定し、また、調整後のインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが、例えば「５’ｂ１００００」（＝「１０ｈ」）に確定する。
【００６５】
続いて、出力制御回路１５０は、制御回路２１にコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてメモリセルアレイ２０からのデータＤａｔａをデータ端子ＤＱから外部へ出力する指示を示すコマンド（ＲＤコマンド）が供給されると、制御回路２１から出力イネーブル信号ＯＥが供給される。
この出力イネーブル信号ＯＥが供給されると、出力制御回路１５０は、データＤａｔａが「１」（Ｈレベル）の場合、前段回路１６１〜１６３を制御して出力バッファ１０１に接続されたデータ端子ＤＱをＨレベルに駆動し、データＤａｔａが「０」（Ｌレベル）の場合、前段回路１６１〜１６３を制御して出力バッファ１０１に接続されたデータ端子ＤＱをＬレベルに駆動する。
また、データ端子ＤＱをＨレベルまたはＬレベルに駆動する際、出力制御回路１５０は、モードレジスタ２２から供給されるインピーダンス設定コードＲｏｎ＜１，０＞に応じて、前段回路１６１〜１６３に出力する選択信号１５１Ｐ〜１５３Ｐ、選択信号１５１Ｎ〜１５３ＮをＨレベルまたはＬレベルに変化させる。
【００６６】
データ端子ＤＱをＨレベルに駆動する場合、出力制御回路１５０は、インピーダンス設定コードＲｏｎ＜１，０＞がモードレジスタ２２から入力されると、インピーダンス設定コードＲｏｎ＜１，０＞が「００」であって、データＤａｔａが「１」であるので、選択信号１５１Ｐ、１５２ＰをＬレベル、選択信号１５３ＰをＨレベル、選択信号１５１Ｎ〜１５３Ｎを全てＬレベルとする。これにより、前段回路１６１〜１６２に含まれるＯＲ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＬレベルとなっているものはＬレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＨレベルとなっているものはＨレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルは、上述の通り「５’ｂ０１１１１」（＝「０Ｆｈ」）である。そのため、動作信号１６１Ｐのうち、動作信号１６１Ｐ５がＬレベル、動作信号１６１Ｐ１〜１６１Ｐ４がＨレベルとなる。また、動作信号１６２Ｐのうち、動作信号１６２Ｐ５がＬレベル、動作信号１６２Ｐ１〜１６２Ｐ４がＨレベルとなる。
【００６７】
また、前段回路１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てＨレベルの動作信号を出力する。そのため、動作信号１６３Ｐのうち、動作信号１６３Ｐ１〜１６３Ｐ５が全てＨレベルとなる。
また、前段回路１６１〜１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てＬレベルの動作信号を出力する。そのため、動作信号１６１Ｎ〜１６３Ｎが全てＬレベルとなる。
【００６８】
これにより、単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルアップ回路ＰＵは、インピーダンス調整部１３０に含まれるレプリカ回路１３１ｅ、及びプルアップ回路１３２と同じインピーダンス（活性化する単位バッファの個数に応じて調整済のインピーダンス）でオンする。また、単位バッファ１２３に含まれるプルアップ回路ＰＵ、及び単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤは、全てオフとなる。つまり、６個の単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルアップ回路ＰＵが全てキャリブレーション動作において６個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子ＤＱは、出力バッファ１０１により４０Ω（＝２４０Ω／６）に近いインピーダンスでＨレベル（ＶＤＤ電位）に駆動されることになる。
【００６９】
一方、データ端子ＤＱをＬレベルに駆動する場合、出力制御回路１５０は、インピーダンス設定コードＲｏｎ＜１，０＞がモードレジスタ２２から入力されると、インピーダンス設定コードＲｏｎ＜１，０＞が「００」であって、データＤａｔａが「０」であるので、選択信号１５１Ｐ〜１５３ＰをＨレベル、選択信号１５１Ｎ〜１５２ＮをＨレベル、選択信号１５３ＮをＬレベルとする。これにより、前段回路１６１〜１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５のレベルにかかわらず、全てＨレベルの動作信号を出力する。そのため、動作信号１６１Ｐ〜１６３Ｐが全てＨレベルとなる。
【００７０】
また、前段回路１６１〜１６２に含まれるＡＮＤ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＨレベルとなっているものはＨレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＬレベルとなっているものはＬレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、「５’ｂ１００００」（＝「１０ｈ」）である。そのため、動作信号１６１Ｎのうち、動作信号１６１Ｎ５がＨレベル、動作信号１６１Ｎ１〜１６１Ｎ４がＬレベルとなる。また、動作信号１６２Ｎのうち、動作信号１６２Ｎ５がＨレベル、動作信号１６２Ｎ１〜１６２Ｎ４がＬレベルとなる。
また、前段回路１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てＬレベルの動作信号を出力する。そのため、動作信号１６３Ｎが全てＬレベルとなる。
【００７１】
これにより、単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルダウン回路ＰＤは、インピーダンス調整部１３０に含まれるプルダウン回路１３３と同じインピーダンス（活性化する単位バッファの個数に応じて調整済のインピーダンス）でオンする。また、単位バッファ１２３に含まれるプルダウン回路ＰＤ、及び単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵは、全てオフとなる。つまり、６個の単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルダウン回路ＰＤが全てキャリブレーション動作において６個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子ＤＱは、出力バッファ１０１により４０Ω（＝２４０Ω／６）に近いインピーダンスでＬレベル（ＧＮＤ電位）に駆動されることになる。
【００７２】
単位バッファを７個の状態で、活性化する場合、再度のＣＡＬコマンドを供給する前に、メモリコントローラから、半導体装置１０のコマンド端子１２ａにコマンド信号ＣＭＤとしてＭＲＳコマンドを供給するとともに、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてＤＳ設定コード「０１」を供給する。
これにより、制御回路２１は、モードレジスタ信号ＭＲＳをモードレジスタ２２に出力する。モードレジスタ２２は、インピーダンス設定コードＲｏｎ＜１，０＞をインピーダンス調整部１３０に出力する。
このとき、ＣＡＬコマンドは、まだ供給されていないので、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルは、例えばカウンタ１３４の初期値であるオール１（「５’ｂ１１１１１」）であり、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、例えばカウンタ１３５の初期値であるオール０（「５’ｂ０００００」＝「００ｈ」）である。
また、出力制御回路１５０は、データ出力動作を指示されていない。この場合、出力回路１５０の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号ＤＲＺＱのレベルに関らず、出力バッファ１０１は非活性状態となる。
【００７３】
メモリコントローラから、半導体装置１０のコマンド端子１２ａにコマンド信号ＣＭＤとしてＣＡＬコマンドを供給すると、インピーダンス調整部１３０は制御信号ＡＣＴ１、制御信号ＡＣＴ２が制御回路２１から入力され、上述したキャリブレーション動作を実行する。これにより、レプリカ回路１３１ｅ、プルアップ回路１３２及びプルダウン回路１３３のインピーダンスが、単位バッファの活性化される個数（７個）に応じたインピーダンスに調整され、調整後のインピーダンス制御信号ＤＲＺＱのレベルが、例えば「５’ｂ０１１１１」（＝「０Ｆｈ」）に確定する。
【００７４】
出力制御回路１５０は、制御回路２１にコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてＲＤコマンドが供給されると、制御回路２１から出力イネーブル信号ＯＥが供給される。
データ端子ＤＱをＨレベルに駆動する場合、出力制御回路１５０は、インピーダンス設定コードＲｏｎ＜１，０＞がモードレジスタ２２から入力されると、インピーダンス設定コードＲｏｎ＜１，０＞が「０１」であって、データＤａｔａが「１」であるので、選択信号１５１Ｐ〜１５３ＰをＬレベル、選択信号１５１Ｎ〜１５３Ｎを全てＬレベルとする。これにより、前段回路１６１〜１６３に含まれるＯＲ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＬレベルとなっているものはＬレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＨレベルとなっているものはＨレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５のレベルは、「５’ｂ１００００」（＝「１０ｈ」）である。そのため、動作信号１６１Ｐのうち、動作信号１６１Ｐ５がＨレベル、動作信号１６１Ｐ１〜１６１Ｐ４がＬレベルとなる。また、動作信号１６２Ｐのうち、動作信号１６２Ｐ５がＨレベル、動作信号１６２Ｐ１〜１６２Ｐ４がＬレベルとなる。また、動作信号１６３Ｐのうち、動作信号１６３Ｐ５がＨレベル、動作信号１６３Ｐ１〜１６３Ｐ４がＬレベルとなる。
また、前段回路１６１〜１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てＬレベルの動作信号を出力する。そのため、動作信号１６１Ｎ〜１６３Ｎが全てＬレベルとなる。
【００７５】
これにより、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵは、インピーダンス調整部１３０に含まれるレプリカ回路１３１ｅ、及びプルアップ回路１３２と同じインピーダンス（活性化する単位バッファの個数に応じて調整済のインピーダンス）でオンする。また、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤは、全てオフとなる。つまり、７個の単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵが全てキャリブレーション動作において７個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子ＤＱは、出力バッファ１０１により３４．３Ω（＝２４０Ω／７）に近いインピーダンスでＨレベル（ＶＤＤ電位）に駆動されることになる。
【００７６】
データ端子ＤＱをＬレベルに駆動する場合、出力制御回路１５０は、インピーダンス設定コードＲｏｎ＜１，０＞がモードレジスタ２２から入力されると、インピーダンス設定コードＲｏｎ＜１，０＞が「０１」であって、データＤａｔａが「１」であるので、選択信号１５１Ｐ〜１５３ＰをＨレベル、選択信号１５１Ｎ〜１５３Ｎを全てＨレベルとする。これにより、前段回路１６１〜１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てＨレベルの動作信号を出力する。そのため、動作信号１６１Ｐ〜１６３Ｐが全てＨレベルとなる。
また、前段回路１６１〜１６３に含まれるＡＮＤ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＨレベルとなっているものはＨレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＬレベルとなっているものはＬレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、「５’ｂ０１１１１」（＝「０Ｆｈ」）である。そのため、動作信号１６１Ｎのうち、動作信号１６１Ｎ５がＬレベル、動作信号１６１Ｎ１〜１６１Ｎ４がＨレベルとなる。また、動作信号１６２Ｎのうち、動作信号１６２Ｎ５がＬレベル、動作信号１６２Ｎ１〜１６２Ｎ４がＨレベルとなる。また、動作信号１６３Ｎのうち、動作信号１６３Ｎ５がＬレベル、動作信号１６３Ｎ１〜１６３Ｎ４がＨレベルとなる。
【００７７】
これにより、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤは、インピーダンス調整部１３０に含まれるプルダウン回路１３３と同じインピーダンス（活性化する単位バッファの個数に応じて調整済のインピーダンス）でオンする。また、単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵは、全てオフとなる。つまり、７個の単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤが全てキャリブレーション動作において７個の単位バッファが活性化することを前提として調整したインピーダンスでオンすることから、データ端子ＤＱは、出力バッファ１０１により３４．３Ω（＝２４０Ω／７）に近いインピーダンスでＬレベル（ＧＮＤ電位）に駆動されることになる。
【００７８】
このように、半導体装置１０は、各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路（出力バッファ１０１）と、前記複数の単位バッファ回路のうちの１または複数個の単位バッファ回路を選択的に活性化する制御回路（出力制御回路１５０）と、前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの１つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路（レプリカ回路１３１ｅ）と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路（負荷電流生成回路１３１ｆ）とを含む、前記インピーダンス調整部（インピーダンス調整部１３０）と、を備える。
【００７９】
これにより、インピーダンス調整部１３０は、レプリカ回路１３１ｅと並列に接続される負荷電流生成回路１３１ｆにおいて、選択的に活性化された１又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる。そのため、レプリカ回路１３１ｅのインピーダンスは、１又は複数個の単位バッファ回路の個数に応じて調整される。このレプリカ回路のインピーダンス調整結果を、出力バッファ１０１（出力回路）を構成する単位バッファ回路のインピーダンス調整に反映することで、単位バッファ回路の個数を出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。
【００８０】
以下、本願発明が奏する効果として、活性化される単位バッファ回路の個数によって生じる出力バッファ１０１のインピーダンスのずれΔＲｏｎ（Ｒｏｎずれ）の抑制について、実験結果に基づいて説明する。
図１０及び図１１は、単位バッファ回路の台数によるインピーダンスのずれΔＲｏｎを説明するための図である。
図１０（ａ）、及び図１１は、本願発明を適用せず、出力バッファ１０１のうち単位バッファを１個、または２個、４個、７個活性化した場合のインピーダンスのずれΔＲｏｎを示している。また、図１０（ｂ）は、本願発明を適用し、出力バッファ１０１のうち単位バッファを１個、または７個活性化した場合のインピーダンスのずれΔＲｏｎを示している。
なお、図１０、図１１において、インピーダンス制御信号ＤＲＺＱ（ＺＱ調整コード）と、ＺＱ調整コードにより調整されたレプリカ回路１３１ｅのインピーダンスのずれΔＲｏｎとの関係を、□印でプロットしている。
また、図１０、図１１において、単位バッファの１個を活性化した場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎ（図中ＤＱ回路（ＲＺＱ／１）が対応する）を▲印でプロットし、単位バッファ複数個を活性化した場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎ（図中ＤＱ回路（ＲＺＱ／７）等が対応する）を◇印でプロットしている。
【００８１】
ここで、レプリカ回路１３１ｅのインピーダンスのずれΔＲｏｎは、本実施形態において、（レプリカ回路１３１ｅのインピーダンス値−２４０Ω）／２４０Ωを「％」で示した値である。また、出力バッファ１０１のインピーダンスのずれΔＲｏｎは、（出力バッファ１０１のインピーダンス−２４０Ω／活性化する単位バッファの個数）／（２４０Ω／活性化する単位バッファの個数）を「％」で示した値である。なお、（２４０Ω／活性化する単位バッファの個数）が、キャリブレーション動作後の、つまりＺＱ調整コードによりインピーダンス調整後の出力バッファ１０１の目標インピーダンスである。
【００８２】
本実施形態において、レプリカ回路１３１ｅのインピーダンスが２４０Ωに調整されるので、図１０及び図１１に示すように、ＺＱ調整コード＝１５（＝「５’ｂ０１１１１」＝「０Ｆｈ」）のとき、レプリカ回路１３１ｅのインピーダンスずれΔＲｏｎはほぼ０％である。なお、レプリカ回路１３１ｅのインピーダンスは、ＺＱ調整コードの値が大きくなるにつれて、インピーダンスが下がり、インピーダンスのずれＲｏｎは（−）側に増大する。一方、レプリカ回路１３１ｅのインピーダンスは、ＺＱ調整コードの値が小さくなるにつれて、インピーダンスが上がり、インピーダンスのずれΔＲｏｎは（＋）側に増大する。
【００８３】
図１０（ａ）、図１０（ｂ）に示すように、出力バッファ１０１のうち単位バッファの１個を活性化した場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎは、レプリカ回路１３１ｅのインピーダンスのずれΔＲｏｎと、ほぼ同じである。これは、キャリブレーション動作において、出力バッファ１０１において活性化する単位バッファの数が１であるため、出力バッファ１０１の電源配線に生じる電圧降下とレプリカ回路１３１ｅの電源配線に生じる電圧降下とがほぼ同じためである。
ところが、本願発明を適用しない場合、図１０（ａ）に示すように、出力バッファ１０１のうち単位バッファの７個を活性化した場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎは、レプリカ回路１３１ｅのインピーダンスのずれΔＲｏｎから大きく乖離し、例えばＺＱ調整コード＝１５では１０％程度（＋）側にずれてしまっている。これは、キャリブレーション動作において、出力バッファ１０１において活性化する単位バッファの数が７であるため、出力バッファ１０１の電源配線に生じる電圧降下がレプリカ回路１３１ｅの電源配線に生じる電圧降下に比べて大きくなるためである。
【００８４】
一方、本願発明を適用した場合、図１０（ｂ）に示すように、出力バッファ１０１のうち単位バッファの７個を活性化した場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎが、本願発明を適用しない場合に比べて大きく改善され、例えばＺＱ調整コード＝１５では４％程度（＋）側にずれるまで改善している。これは、キャリブレーション動作において、負荷電流生成回路１３１ｆが出力バッファ１０１において活性化する単位バッファの数に応じて、レプリカ回路１３１ｅの電源配線に電圧降下を生じさせたため、出力バッファ１０１の電源配線に生じる電圧降下とレプリカ回路１３１ｅの電源配線に生じる電圧降下とがほぼ同程度になったためである。
つまり、本願発明により、活性化する単位バッファ回路の個数を出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。
【００８５】
なお、図１１に示すように、出力バッファ１０１において活性化する単位バッファの数が増えるほど、出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合が大きくなる。例えば、外部抵抗ＲＺＱ＝２４０Ωで、製品仕様（Ｓｐｅｃ）を±１０％とした場合の出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合を考える。
ＲＺＱ／１でのＳｐｅｃからの１０％ずれは、２４０Ω×１０％＝２４Ωとなる。また、ＲＺＱ／２でのＳｐｅｃからの１０％ずれは、２４０Ω×（１／２）×１０％＝１２Ωとなる。また、ＲＺＱ／４でのＳｐｅｃからの１０％ずれは、２４０Ω×（１／４）×１０％＝６Ωとなる。また、ＲＺＱ／７でのＳｐｅｃ１０％ずれは、２４０Ω×（１／７）×１０％＝３．４Ωとなる。
つまり、ずれ量が同じ３Ω程度であれば、ＲＺＱ／１では、ずれの割合が（３／２４）×１０％＝１．３％とあまり効いてこない。しかし、ＲＺＱ／７になると、ずれの割合が（３／３，４）×１０％＝８．８％と大きく効いてくる。
そのため、本実施形態では、出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合が大きい状態である単位バッファの個数を多くした状態(ＲＺＱ／６，ＲＺＱ／７)をターゲットとして、レプリカ回路１３１ｅのインピーダンス調整をする例を示した。
【００８６】
このように単位バッファの個数を多くした状態で調整したＣｏｄｅ（インピーダンス制御信号ＤＲＺＱ）を、単位バッファの個数が少ない状態(ＲＺＱ／２，ＲＺＱ／４)に使用したとしても、ＤＱバッファの台数が少ない状態は出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合が上述の通り小さいので、影響はほとんどない。従って、本願発明では、出力バッファ１０１において活性化する単位バッファの個数が少ない状態での出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合を従来と実質的に同等に抑えつつ、この出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合が顕著である、出力バッファ１０１において活性化する単位バッファの個数が多い状態の出力バッファ１０１のインピーダンスのずれΔＲｏｎの割合を改善することができる。
【００８７】
また、プルアップ回路１３１における負荷電流生成回路１３１ｆは、上述した回路構成に限るものではなく、例えば、次に説明する回路構成をとることもできる。
図１２は、図６に対応する図面であり、負荷電流選択回路１４０ａ、及びプルアップ回路１３１ａの回路構成を示している。なお、図１２において、図６に示す負荷電流選択回路１４０、及びプルアップ回路１３１と同一の部分については同一の符号を付し、その説明を省略する。
負荷電流選択回路１４０ａは、３入力のＮＡＮＤ回路である論理回路１４０ｈ、３入力のＮＡＮＤ回路である論理回路１４０ｆを含んで構成される。
論理回路１４０ｈは、インピーダンス設定コードＲｏｎ（０）の論理反転信号、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１が入力される。論理回路１４０ｈは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ００を出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ００を出力する。
論理回路１４０ｆは、負荷電流選択回路１４０と同じ構成であり、インピーダンス設定コードＲｏｎ（０）、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１が入力される。論理回路１４０ｅは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ１０を出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ１０を出力する。
【００８８】
すなわち、負荷電流選択回路１４０ａは、負荷電流選択回路１４０と同じく、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＬレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１がＨレベルになると、導通制御信号ＲＯＮ００をＨレベルからＬレベルに変化させ、導通制御信号ＲＯＮ１０をＨレベルに維持する。
一方、負荷電流選択回路１４０ａは、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＨレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１がＨレベルになると、導通制御信号ＲＯＮ００をＨレベルに維持し、導通制御信号ＲＯＮ１０をＨレベルからＬレベルに変化させる。
【００８９】
プルアップ回路１３１ａは、レプリカ回路１３１ｅ、及び負荷電流生成回路１３１ｇを含んで構成される。このうち、レプリカ回路１３１ｅは、プルアップ回路１３１におけるレプリカ回路１３１ｅと同一であるので、説明を省略する。
負荷電流生成回路１３１ｇは、プルアップ回路１３１における負荷電流生成回路１３１ｆと相違し、直列回路毎に分圧回路、及びコンパレータを備えている。
すなわち、負荷電流生成回路１３１ｇは、それぞれ分圧回路、及びコンパレータを備え、活性化する単位バッファの個数に応じて、キャリブレーション時にレプリカ回路１３１ｅに流れる電流の５倍の電流を自身に流すＸ５負荷電流生成回路７１（負荷電流生成部）、６倍の電流を自身に流すＸ６負荷電流生成回路７２（負荷電流生成部）を有している。
Ｘ５負荷電流生成回路７１は、レプリカ回路１３１ｅの電源配線（ＶＤＤ）に接続される直列回路７１ａ、抵抗７１Ｒｕ、抵抗７１Ｒｄ、及びコンパレータ７１ｃを含んで構成される。また、Ｘ６負荷電流生成回路７２は、レプリカ回路１３１ｅの電源配線に接続される直列回路７２ａ、抵抗７２Ｒｕ、抵抗７２Ｒｄ、及びコンパレータ７２ｃを含んで構成される。
【００９０】
Ｘ５負荷電流生成回路７１において、直列回路７１ａは、ＰＭＯＳトランジスタ７１Ｐ、ＮＭＯＳトランジスタ７１Ｎ、及び抵抗７１Ｒから構成される。ＰＭＯＳトランジスタ７１Ｐにおいて、ソースはレプリカ回路１３１ｅの電源配線に接続され、ゲートは負荷電流選択回路１４０ａに接続されて導通制御信号ＲＯＮ００が入力され、ドレインは、ＮＭＯＳトランジスタ７１Ｎのドレインに接続される。また、ＮＭＯＳトランジスタ７１Ｎにおいて、ドレインはＰＭＯＳトランジスタ７１Ｐのドレインに接続され、ゲートはコンパレータ７１ｃの出力に接続され、ソースは抵抗７１Ｒの一端（接続点Ｎｄ７１とする）に接続される。また、抵抗７１Ｒ（抵抗値Ｒ３）は、一端が接続点Ｎｄ７１に接続され、他端が接地される。
【００９１】
Ｘ５負荷電流生成回路７１において、抵抗７１Ｒｕ（抵抗値Ｒ１）、及び抵抗７１Ｒｄ（抵抗値Ｒ２）は、分圧回路を構成し、この分圧回路によりレプリカ回路１３１ｅの電源配線の電圧レベルを分圧して電圧レベル（Ｖ１）にし、コンパレータ７１ｃの正転入力端子（＋）に出力する。
コンパレータ７１ｃは、正転入力端子（＋）がこの分圧回路の出力に接続され、反転入力端子（−）が直列回路７１ａにおける接続点Ｎｄ７１に接続され、２つの入力端子の電圧レベルを比較して、比較結果を直列回路７１ａにおけるＮＭＯＳトランジスタ７１Ｎのゲートに対して出力する。
コンパレータ７１ｃは、接続点Ｎｄ７１の電圧レベルが電圧レベル（Ｖ１）より低い場合、Ｈレベルの比較結果を出力し、ＮＭＯＳトランジスタ７１Ｎをオン（導通）させる。一方、コンパレータ７１ｃは、接続点Ｎｄ７１の電圧レベルが電圧レベル（Ｖ１）より高い場合、Ｌレベルの比較結果を出力し、ＮＭＯＳトランジスタ７１Ｎをオフ（非導通）させる。
【００９２】
これにより、直列回路７１ａにおける抵抗７１Ｒの抵抗値を抵抗値Ｒ３に設定することで、抵抗７１Ｒに流れる電流値（図中ｉ６で示す）を、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるときに外部抵抗ＲＺＱに流れる電流値の５倍の電流値とすることができる。キャリブレーション動作時において、レプリカ回路１３１ｅには、インピーダンス制御信号ＤＲＺＱが入力され、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるようにインピーダンス制御信号ＤＲＺＱが調整される。一方、抵抗７１Ｒにおいて、抵抗７１Ｒの一端の電圧レベルが（Ｖ１）となるように、コンパレータ７１ｃが動作してＮＭＯＳトランジスタ７１Ｎがオンする。そこで、抵抗値Ｒ３をＶ１／（（ＶＤＤ／２）／２４０Ω×５）に設定することで、抵抗７１Ｒに流れる電流値ｉ６を、外部抵抗ＲＺＱの電流値の５倍の電流値と同程度にすることができる。
つまり、直列回路７１ａを備えるＸ５負荷電流生成回路７１は、キャリブレーション動作において、Ｌレベルの導通制御信号ＲＯＮ００が入力されてＰＭＯＳトランジスタ７１Ｐがオンすることで、レプリカ回路１３１ｅの電源配線からキャリブレーション端子ＺＱに接続される外部抵抗ＲＺＱを介して接地へと流れる電流の、ほぼ５倍の電流値ｉ６の電流を自身に流し、レプリカ回路１３１ｅの電源配線の電圧レベルを降下させる。
【００９３】
Ｘ５負荷電流生成回路７１と同様に、Ｘ６負荷電流生成回路７２において、直列回路７２ａは、ＰＭＯＳトランジスタ７２Ｐ、ＮＭＯＳトランジスタ７２Ｎ、及び抵抗７２Ｒから構成される。ＰＭＯＳトランジスタ７２Ｐにおいて、ソースはレプリカ回路１３１ｅの電源配線に接続され、ゲートは負荷電流選択回路１４０ａに接続されて導通制御信号ＲＯＮ１０が入力され、ドレインは、ＮＭＯＳトランジスタ７２Ｎのドレインに接続される。また、ＮＭＯＳトランジスタ７２Ｎにおいて、ドレインはＰＭＯＳトランジスタ７２Ｐのドレインに接続され、ゲートはコンパレータ７２ｃの出力に接続され、ソースは抵抗７２Ｒの一端（接続点Ｎｄ７２とする）に接続される。また、抵抗７２Ｒ（抵抗値Ｒ４）は、一端が接続点Ｎｄ７２に接続され、他端が接地される。
【００９４】
Ｘ６負荷電流生成回路７２において、抵抗７２Ｒｕ（抵抗値Ｒ１）、及び抵抗７２Ｒｄ（抵抗値Ｒ２）は、分圧回路を構成し、この分圧回路によりレプリカ回路１３１ｅの電源配線の電圧レベルを分圧して電圧レベル（Ｖ１）にし、コンパレータ７２ｃの正転入力端子（＋）に出力する。
コンパレータ７２ｃは、正転入力端子（＋）がこの分圧回路の出力に接続され、反転入力端子（−）が直列回路７２ａにおける接続点Ｎｄ７２に接続され、２つの入力端子の電圧レベルを比較して、比較結果を直列回路７２ａにおけるＮＭＯＳトランジスタ７２Ｎのゲートに対して出力する。
コンパレータ７２ｃは、接続点Ｎｄ７２の電圧レベルが電圧レベル（Ｖ１）より低い場合、Ｈレベルの比較結果を出力し、ＮＭＯＳトランジスタ７２Ｎをオン（導通）させる。一方、コンパレータ７２ｃは、接続点Ｎｄ７２の電圧レベルが電圧レベル（Ｖ１）より高い場合、Ｌレベルの比較結果を出力し、ＮＭＯＳトランジスタ７２Ｎをオフ（非導通）させる。
【００９５】
これにより、直列回路７２ａにおける抵抗７２Ｒの抵抗値を抵抗値Ｒ４に設定することで、抵抗７２Ｒに流れる電流値（図中ｉ７で示す）を、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるときに外部抵抗ＲＺＱに流れる電流値の６倍の電流値とすることができる。キャリブレーション動作時において、レプリカ回路１３１ｅには、インピーダンス制御信号ＤＲＺＱが入力され、キャリブレーション端子ＺＱの電圧レベルが（ＶＤＤ／２）となるようにインピーダンス制御信号ＤＲＺＱが調整される。一方、抵抗７２Ｒにおいて、抵抗７２Ｒの一端の電圧レベルが（Ｖ１）となるように、コンパレータ７２ｃが動作してＮＭＯＳトランジスタ７２Ｎがオンする。そこで、抵抗値Ｒ４をＶ１／（（ＶＤＤ／２）／２４０Ω×６）に設定することで、抵抗７２Ｒに流れる電流値ｉ７を、外部抵抗ＲＺＱの電流値の６倍の電流値と同程度にすることができる。
つまり、直列回路７２ａを備えるＸ６負荷電流生成回路７２は、キャリブレーション動作において、Ｌレベルの導通制御信号ＲＯＮ１０が入力されてＰＭＯＳトランジスタ７２Ｐがオンすることで、レプリカ回路１３１ｅの電源配線からキャリブレーション端子ＺＱに接続される外部抵抗ＲＺＱを介して接地へと流れる電流の、ほぼ６倍の電流値ｉ７の電流を自身に流し、レプリカ回路１３１ｅの電源配線の電圧レベルを降下させる。
【００９６】
このように、負荷電流生成回路１３１ｇは、キャリブレーション動作において、活性化される単位バッファの個数に応じて自身に流れる電流を変化させることにより、活性化される単位バッファが接続される電源配線の電圧レベルの降下を、レプリカ回路１３１ｅの電源配線にも生じさせる。そのため、キャリブレーション動作において確定するインピーダンス制御信号ＤＲＺＱを、活性化される単位バッファの個数を反映した調整結果とすることが可能となる。
なお、抵抗値Ｒ１〜抵抗値Ｒ４について、単位バッファと単位バッファが接続される電源配線のレイアウト構成、負荷電流生成回路１３１ｇ、及びレプリカ回路１３１ｅが接続される電源配線のレイアウト構成を反映した回路シミュレーションを実行して、設定することができる。
【００９７】
また、上記実施形態においては、データ出力時の出力バッファ１０１のインピーダンスに着目して説明したが、複数の単位バッファを選択的に活性化させる動作は、終端抵抗（ＯＤＴ）動作でも行われる。従って、本発明は、データ出力動作に限られず、例えば、終端抵抗動作にも適用することができる。以下、データ出力動作、及びＯＤＴ動作を行う半導体装置１０ａについて、簡単に説明する。
図１３は、半導体装置１０ａのブロック構成図であり、半導体装置１０の回路構成を示す図１に対応する。図１３において、図１と同一の部分については同一の符号を付し、その説明を省略する。
半導体装置１０ａはＤＳ機能に加えて、ＯＤＴ機能を備えている。ＯＤＴ（On Die Termination）機能とは、データ端子ＤＱ（第２の端子）に接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、出力バッファを終端抵抗として機能させることによって信号の反射を防止する機能である。半導体装置１０ａは、インピーダンス設定コードに応じて、出力バッファを構成する単位バッファにおける活性化する個数を変更することで、このＯＤＴ機能を有効にする。
そのため、半導体装置１０ａは、半導体装置１０に対して、外部端子（半導体チップ上のパッド）として、オンダイターミネーション端子１２ｂを更に備えている。
オンダイターミネーション端子１２ｂは、オンダイターミネーション信号ＯＤＴが供給される端子である。このオンダイターミネーション端子１２ｂは、制御回路２１ａに接続される。
【００９８】
制御回路２１ａは、外部からオンダイターミネーション端子１２ｂを介して供給されるオンダイターミネーション信号ＯＤＴのレベルに応じて、内部オンダイターミネーション制御信号ＩＯＤＴの活性レベルと非活性レベルとを制御する。さらに、制御回路２１ａは、外部からコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてキャリブレーション動作の実行を示すコマンド（ＣＡＬコマンド）が供給された場合、制御信号ＡＣＴ１，制御信号ＡＣＴ２をそれぞれ２回Ｈレベルにして（活性化して）、制御信号ＡＣＴ１，制御信号ＡＣＴ２をデータ入出力部１００に供給する。データ入出力部１００におけるインピーダンス調整部１３０ｂにおいて、データ出力動作に対応する出力バッファのキャリブレーション動作、及びＯＤＴ動作に対応する出力バッファのキャリブレーション動作を行うためである。
モードレジスタ２２ａは、データ入出力部１００ａの出力回路のインピーダンスを設定するための信号である、インピーダンス設定コードＲｏｎ＜１，０＞（第１の設定信号）、及びインピーダンス設定コードＲｔｔ＜１，０＞（第２の設定信号）をデータ入出力部１００ａに供給する。このインピーダンス設定コードＲｔｔ＜１，０＞は、データ入出力部１００ａにおいてＯＤＴ時に使用される、つまり、ＯＤＴ時に活性化される単位バッファの台数を指定する信号である。
【００９９】
なお、本実施形態においては、インピーダンス設定コードＲｏｎ＜１，０＞に用いるアドレス信号とは異なる、例えばアドレス信号ＡＤＤのうちアドレス信号Ａ２の論理レベルが、インピーダンス設定コードＲｔｔ＜１，０＞のうち、インピーダンス設定コードＲｔｔ＜０＞の論理レベルに、アドレス信号Ａ６の論理レベルが、インピーダンス設定コードＲｔｔ＜１＞の論理レベルに等しく対応するものとする。つまり、モードレジスタ２２ａは、アドレス信号Ａ２のＨレベルまたはＬレベルに対応して、ＨレベルまたはＬレベルのインピーダンス設定コードＲｔｔ＜０＞を、アドレス信号Ａ６のＨレベルまたはＬレベルに対応して、ＨレベルまたはＬレベルのインピーダンス設定コードＲｔｔ＜１＞を、それぞれデータ入出力部１００ａに対して出力する。
【０１００】
データ入出力部１００ａは、制御回路２１ａから供給される内部オンダイターミネーション制御信号ＩＯＤＴが活性レベル（Ｈレベルのとき）、モードレジスタ２２ａから供給されるインピーダンス設定コードＲｔｔ＜１，０＞に応じて、ＯＤＴ時にデータ端子ＤＱ０〜ｎを駆動する単位バッファの個数を制御する。
【０１０１】
次にデータ入出力部１００ａについて、図１４を用いて説明する。
図１４は、データ入出力部１００ａの構成を示すブロック図であり、データ入出力部１００の構成を示す図２に対応する。図１４において、図２と同一の部分については同一の符号を付し、その説明を省略する。
インピーダンス調整部１３０ｂは、活性化される単位バッファ回路の個数として、インピーダンス設定コードＲｏｎ＜１，０＞、及びインピーダンス設定コードＲｔｔ＜１，０＞をモードレジスタ２２ａから受け取り、これらの設定コードを基にインピーダンス制御信号ＤＲＺＱ１、及びインピーダンス制御信号ＤＲＺＱ２（インピーダンス調整信号）を生成する。インピーダンス調整部１３０ｂは、内部オンダイターミネーション制御信号ＩＯＤＴの論理レベルに応じて、いずれか一方の制御信号をインピーダンス制御信号ＤＲＺＱとして、前段回路１６１〜１６３を介して複数の単位バッファ（単位バッファ１１１〜１１４，１２１〜１２３）に供給し、複数の単位バッファのそれぞれのインピーダンスを調整する。
出力制御回路１５０ａは、複数の単位バッファ１１１〜１１ｎのうち活性化させる単位バッファを指定するとともに、ＤＱ端子を駆動する際の出力レベルを指定する。活性化させる単位バッファの指定は、インピーダンス設定コードＲｏｎ＜１，０＞、及びインピーダンス設定コードＲｔｔ＜１，０＞をモードレジスタ２２ａから受け取り、これらの設定コードに基づき、選択信号１５１Ｐ〜１５３Ｐ及び選択信号１５１Ｎ〜１５３Ｎを前段回路１６１〜１６３に出力することにより行う。
【０１０２】
図１５は、インピーダンス調整部１３０ｂの構成を示すブロック図であり、インピーダンス調整部１３０の構成を示す図５に対応する。図１５において、図５と同一の部分については同一の符号を付し、その説明を省略する。
インピーダンス調整部１３０ｂは、負荷電流選択回路１４０ｂ、プルアップ回路１３１ａ、プルアップ回路１３２、及びプルダウン回路１３３を備えている。また、インピーダンス調整部１３０ｂは、プルアップ回路１３２の動作を制御するカウンタ１３４、プルダウン回路１３３の動作を制御するカウンタ１３５、カウンタ１３４を制御するコンパレータ１３６、及びカウンタ１３５を制御するコンパレータ１３７を備えている。
さらに、インピーダンス調整部１３０ｂは、キャリブレーション動作において発生するインピーダンス制御信号ＤＲＺＱ１、及びインピーダンス制御信号ＤＲＺＱ２をラッチし、内部オンダイターミネーション制御信号ＩＯＤＴの論理レベルに応じて、インピーダンス制御信号ＤＲＺＱ１、及びインピーダンス制御信号ＤＲＺＱ２のいずれか一方を、前段回路１６１〜前段回路１６３へ出力するラッチ及び選択回路１４０ｐを備えている。
【０１０３】
図１６は、負荷電流選択回路１４０ｂ、及びプルアップ回路１３１ａの回路図であり、負荷電流選択回路１４０ａ、及びプルアップ回路１３１ａの回路構成を示す図１２に対応する。図１６において、図１２と同一の部分については同一の符号を付し、その説明を省略する。
負荷電流選択回路１４０ｂは、３入力のＮＡＮＤ回路である論理回路１４０ｈ、３入力のＮＡＮＤ回路である論理回路１４０ｆ、３入力のＮＡＮＤ回路である論理回路１４０ｉ、３入力のＮＡＮＤ回路である論理回路１４０ｊ、ＡＮＤ回路１４０ｋ、及びＡＮＤ回路１４０ｍを含んで構成される。
論理回路１４０ｈは、インピーダンス設定コードＲｏｎ（０）の論理反転信号、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１ａが入力される。論理回路１４０ｈは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ００ａを出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ００ａを出力する。
論理回路１４０ｆは、インピーダンス設定コードＲｏｎ（０）、インピーダンス設定コードＲｏｎ（１）の論理反転信号、及び制御信号ＡＣＴ１ａが入力される。論理回路１４０ｆは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ１０ａを出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ１０ａを出力する。
【０１０４】
論理回路１４０ｉは、インピーダンス設定コードＲｔｔ（０）、インピーダンス設定コードＲｔｔ（１）、及び制御信号ＡＣＴ１ｂが入力される。論理回路１４０ｉは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ１１ａを出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ１１ａを出力する。
論理回路１４０ｊは、インピーダンス設定コードＲｔｔ（０）、インピーダンス設定コードＲｔｔ（１）の論理反転信号、及び制御信号ＡＣＴ１ｂが入力される。論理回路１４０ｊは、入力される３信号が全てＨレベルのとき、Ｌレベルの導通制御信号ＲＯＮ１０ｂを出力し、入力される３信号のうち、少なくとも１信号がＬレベルのとき、Ｈレベルの導通制御信号ＲＯＮ１０ｂを出力する。
ＡＮＤ回路１４０ｋは、導通制御信号ＲＯＮ００ａと導通制御信号ＲＯＮ１１ａとの論理積演算をし、導通制御信号ＲＯＮ００を出力する。
ＡＮＤ回路１４０ｍは、導通制御信号ＲＯＮ１０ａと導通制御信号ＲＯＮ１０ｂとの論理積演算をし、導通制御信号ＲＯＮ１０を出力する。
【０１０５】
負荷電流選択回路１４０ｂは、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＬレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１ａがＨレベルになると、導通制御信号ＲＯＮ００をＨレベルからＬレベルに変化させ、導通制御信号ＲＯＮ１０をＨレベルに維持する。
一方、負荷電流選択回路１４０ｂは、インピーダンス設定コードＲｏｎ＜１，０＞のうちインピーダンス設定コードＲｏｎ（０）がＨレベル、インピーダンス設定コードＲｏｎ（１）がＬレベル、かつ制御信号ＡＣＴ１ａがＨレベルになると、導通制御信号ＲＯＮ００をＨレベルに維持し、導通制御信号ＲＯＮ１０をＨレベルからＬレベルに変化させる。
また、負荷電流選択回路１４０ｂは、インピーダンス設定コードＲｔｔ＜１，０＞のうちインピーダンス設定コードＲｔｔ（０）がＨレベル、インピーダンス設定コードＲｔｔ（１）がＨレベル、かつ制御信号ＡＣＴ１ｂがＨレベルになると、導通制御信号ＲＯＮ００をＨレベルからＬレベルに変化させ、導通制御信号ＲＯＮ１０をＨレベルに維持する。
一方、負荷電流選択回路１４０ｂは、インピーダンス設定コードＲｔｔ＜１，０＞のうちインピーダンス設定コードＲｔｔ（０）がＨレベル、インピーダンス設定コードＲｔｔ（１）がＬレベル、かつ制御信号ＡＣＴ１ｂがＨレベルになると、導通制御信号ＲＯＮ００をＨレベルに維持し、導通制御信号ＲＯＮ１０をＨレベルからＬレベルに変化させる。
【０１０６】
図１５に戻って、カウンタ１３４は、制御回路２１ａが制御信号ＡＣＴ１を２度活性化すると、それぞれの活性化期間においてカウントアップ又カウントダウンし、制御信号ＡＣＴ１が非活性化するとカウント動作を停止し、制御信号ＡＣＴ１が活性レベルから非活性レベルとなる２回のタイミングで、それぞれのカウント値を保持する。
一方、カウンタ１３５は、制御回路２１ａが制御信号ＡＣＴ２を２度活性化すると、それぞれの活性化期間においてカウントアップ又カウントダウンし、制御信号ＡＣＴ２が活性レベルから非活性レベルとなる２回のタイミングで、それぞれのカウント値を保持する。
そして、ラッチ及び選択回路１４０ｐは、制御信号ＡＣＴ２が活性レベルから非活性レベルとなる２回のタイミングで、カウンタ１３４のカウント値、カウンタ１３５のカウント値をラッチする。
【０１０７】
制御信号ＡＣＴ２が活性レベルから非活性レベルとなる１回目のタイミングで、ラッチ及び選択回路１４０ｐには、カウンタ１３４のカウント値が、インピーダンス制御信号ＤＲＺＱＰ１として、カウンタ１３５のカウント値がインピーダンス制御信号ＤＲＺＱＮ１としてそれぞれラッチされる。これらの総称であるインピーダンス制御信号ＤＲＺＱ１は、キャリブレーション動作において、負荷電流生成回路１３１ｇにより、活性化される単位バッファの個数を反映して調整されている。ラッチされたインピーダンス制御信号ＤＲＺＱ１は、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルのとき、図２、及び図４に示す前段回路１６１〜１６３に、インピーダンス制御信号ＤＲＺＱとして共通に供給される。
【０１０８】
また、制御信号ＡＣＴ２が活性レベルから非活性レベルとなる２回目のタイミングで、ラッチ及び選択回路１４０ｐには、カウンタ１３４のカウント値がインピーダンス制御信号ＤＲＺＱＰ２として、カウンタ１３５のカウント値がインピーダンス制御信号ＤＲＺＱＮ２としてラッチされる。これらの総称であるインピーダンス制御信号ＤＲＺＱ２は、キャリブレーション動作において、負荷電流生成回路１３１ｇにより、活性化される単位バッファの個数を反映して調整されている。ラッチされたインピーダンス制御信号ＤＲＺＱ２は、内部オンダイターミネーション制御信号ＩＯＤＴがＨレベルのとき、図２、及び図４に示す前段回路１６１〜１６３に、インピーダンス制御信号ＤＲＺＱとして共通に供給される。
【０１０９】
次に、データ出力動作及びＯＤＴ動作について、図１７の設定コードを示すテーブル、及び図１８のタイムチャートを用いて説明する。
なお、図１８において示すインピーダンス制御信号ＤＲＺＱ１のレベルは、キャリブレーション動作において１回目の制御信号ＡＣＴ２の立下りで確定するインピーダンス制御信号ＤＲＺＱＮ１１〜ＤＲＺＱＮ１５のレベルである。また、インピーダンス制御信号ＤＲＺＱ２のレベルは、キャリブレーション動作において２回目の制御信号ＡＣＴ２の立下りで確定するインピーダンス制御信号ＤＲＺＱＮ２１〜ＤＲＺＱＮ２５のレベルである。キャリブレーション動作において、調整後のインピーダンス制御信号ＤＲＺＱ１（インピーダンス制御信号ＤＲＺＱＰ１１〜ＤＲＺＱＰ１５、ＤＲＺＱＮ１１〜ＤＲＺＱＮ１５）のレベルは、例えば、出力時に活性化する単位バッファの個数（６個）に応じて、それぞれ、「５’ｂ０１１１１」（＝「０Ｆｈ」）、「５’ｂ１００００」（＝「１０ｈ」）に確定する。また、調整後のインピーダンス制御信号ＤＲＺＱ２（インピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５、ＤＲＺＱＮ２１〜ＤＲＺＱＮ２５）のレベルは、例えば、ＯＤＴ動作時に活性化する単位バッファの個数（７個）に応じて、それぞれ、「５’ｂ０１１０１」（＝「０Ｄｈ」）、「５’ｂ１００１０」（＝「１２ｈ」）に確定する。
【０１１０】
データ出力動作及びＯＤＴ動作は、キャリブレーション動作を少なくとも１回実行した後に行う必要があり、これによって、出力バッファ１０１が目標インピーダンスで動作することが可能となる。
時刻ｔ１において、例えば、メモリコントローラから、半導体装置１０ａのコマンド端子１２ａにコマンド信号ＣＭＤとしてＭＲＳコマンドを供給するとともに、半導体装置１０ａのアドレス端子１３にアドレス信号ＡＤＤとして、図１７に例を示すＤＳ設定コード「００」及びＯＤＴ設定コード「０１」を供給する。また、メモリコントローラは、オンダイターミネーション端子１２ｂをＬレベルに維持する。
これにより、制御回路２１ａは、モードレジスタ信号ＭＲＳをモードレジスタ２２ａに出力する。また、制御回路２１ａは、内部オンダイターミネーション制御信号ＩＯＤＴを非活性レベル（Ｌレベル）に維持する。
【０１１１】
モードレジスタ２２ａは、インピーダンス設定コードＲｏｎ＜１，０＞のうち、インピーダンス設定コードＲｏｎ＜０＞をＨレベルからＬレベルに変化させ、インピーダンス設定コードＲｏｎ＜１＞をＨレベルからＬレベルに変化させ、それぞれをデータ入出力部１００に対して出力する。また、モードレジスタ２２ａは、インピーダンス設定コードＲｔｔ＜１，０＞のうち、インピーダンス設定コードＲｔｔ＜０＞をＨレベルに維持し、インピーダンス設定コードＲｔｔ＜１＞をＨレベルからＬレベルに変化させ、それぞれをデータ入出力部１００に対して出力する。
【０１１２】
このとき、出力制御回路１５０ａは、データ出力動作またはＯＤＴ動作を指示されていない。この場合、出力制御回路１５０の出力は全てハイインピーダンス状態とされる。これにより、出力バッファ１０１は非活性状態となる。
【０１１３】
時刻ｔ２において、メモリコントローラから、半導体装置１０のコマンド端子１２ａにコマンド信号ＣＭＤとしてＣＡＬコマンドを供給する。制御回路２１ａは、１回目の制御信号ＡＣＴ１（ＡＣＴ１ａ）、及び制御信号ＡＣＴ２をインピーダンス調整部１３０ｂに出力する。インピーダンス調整部１３０ｂにおいて、カウンタ１３４及びカウンタ１３５が初期値にリセットされることにより、インピーダンス制御信号ＤＲＺＱＰ１１〜ＤＲＺＱＰ１５のレベルが、例えばカウンタ１３４の初期値であるオール１（「５’ｂ１１１１１」（＝「１Ｆｈ」）に、インピーダンス制御信号ＤＲＺＱＮ１１〜ＤＲＺＱＮ１５のレベルが、例えばカウンタ１３５の初期値であるオール０（「５’ｂ０００００」（＝「００ｈ」）にセットされる。
インピーダンス調整部１３０ｂは、続く制御信号ＡＣＴ１がＨレベルの期間、及び制御信号ＡＣＴ２がＨレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路１３１ｅ，プルアップ回路１３２及びプルダウン回路１３３のインピーダンスが、データ出力時に活性化する単位バッファの個数（この場合６個）に応じて調整され、インピーダンス制御信号ＤＲＺＱＰ１１〜ＤＲＺＱＰ１５のレベルが、例えば「５’ｂ０１１１１」（＝「０Ｆｈ」）に、インピーダンス制御信号ＤＲＺＱＮ１１〜ＤＲＺＱＮ１５のレベルが、例えば「５’ｂ１００００」（＝「１０ｈ」）に確定する。
【０１１４】
時刻ｔ３において、ラッチ及び選択回路１４０ｐは、制御信号ＡＣＴ２の立下りで、確定したインピーダンス制御信号ＤＲＺＱＰ１１〜ＤＲＺＱＰ１５、及びインピーダンス制御信号ＤＲＺＱＮ１１〜ＤＲＺＱＮ１５をインピーダンス制御信号ＤＲＺＱ１としてラッチする。
その後、制御回路２１ａは、２回目の制御信号ＡＣＴ１（ＡＣＴ１ｂ）、及び制御信号ＡＣＴ２をインピーダンス調整部１３０ｂに出力する。インピーダンス調整部１３０ｂにおいて、カウンタ１３４及びカウンタ１３５が初期値にリセットされることにより、インピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５のレベルが、例えばカウンタ１３４の初期値であるオール１（「５’ｂ１１１１１」（＝「１Ｆｈ」）に、インピーダンス制御信号ＤＲＺＱＮ２１〜ＤＲＺＱＮ２５のレベルが、例えばカウンタ１３５の初期値であるオール０（「５’ｂ０００００」（＝「００ｈ」）にセットされる。
インピーダンス調整部１３０ｂは、続く制御信号ＡＣＴ１がＨレベルの期間、及び制御信号ＡＣＴ２がＨレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路１３１ｅ，プルアップ回路１３２及びプルダウン回路１３３のインピーダンスが、ＯＤＴ動作時に活性化する単位バッファの個数（この場合７個）に応じて調整され、インピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５のレベルが、例えば「５’ｂ０１１０１」（＝「０Ｄｈ」）に、インピーダンス制御信号ＤＲＺＱＮ２１〜ＤＲＺＱＮ２５のレベルが、例えば「５’ｂ１００１０」（＝「１２ｈ」）に確定する。
時刻ｔ４において、ラッチ及び選択回路１４０ｐは、制御信号ＡＣＴ２の立下りで、確定したインピーダンス制御信号ＤＲＺＱＰ２１〜ＤＲＺＱＰ２５、及びインピーダンス制御信号ＤＲＺＱＮ２１〜ＤＲＺＱＮ２５をインピーダンス制御信号ＤＲＺＱ２としてラッチする。
【０１１５】
時刻ｔ５において、制御回路２１ａにコマンド端子１２ａを介して、コマンド信号ＣＭＤとしてメモリセルアレイ２０からのデータＤａｔａをデータ端子ＤＱから外部へ出力する指示を示すコマンド（ＲＤコマンド）が供給される。制御回路２１ａは、出力イネーブル信号ＯＥを出力制御回路１５０ａに供給する。
出力制御回路１５０ａは、この出力イネーブル信号ＯＥが供給されると、データＤａｔａが「１」（Ｈレベル）、かつ、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルの場合、前段回路１６１〜１６３を制御して出力バッファ１０１に接続されたデータ端子ＤＱをＨレベル（第１の電源電圧レベル）に駆動する。また、出力制御回路１５０ａは、データＤａｔａが「０」（Ｌレベル）、かつ、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルの場合、前段回路１６１〜１６３を制御して出力バッファ１０１に接続されたデータ端子ＤＱをＬレベル（第２の電源電圧レベル）に駆動する。
また、出力制御回路１５０ａは、データ端子ＤＱをＨレベルまたはＬレベルに駆動する際、モードレジスタ２２ａから供給されるインピーダンス設定コードＲｏｎ＜１，０＞に応じて、前段回路１６１〜１６３に出力する選択信号１５１Ｐ〜１５３Ｐ、選択信号１５１Ｎ〜１５３ＮをＨレベルまたはＬレベルに変化させる。
【０１１６】
データ端子ＤＱをＨレベルに駆動する場合、出力制御回路１５０ａは、インピーダンス設定コードＲｏｎ＜１，０＞が「００」であって、データＤａｔａが「１」、かつ、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルであるので、選択信号１５１Ｐ、１５２ＰをＬレベル、選択信号１５３ＰをＨレベル、選択信号１５１Ｎ〜１５３Ｎを全てＬレベルとする。これにより、前段回路１６１〜１６２に含まれるＯＲ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＬレベルとなっているものはＬレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＨレベルとなっているものはＨレベルの動作信号を出力することになる。
このとき、インピーダンス調整部１３０ｂにおけるラッチ及び選択回路１４０ｐは、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルであるので、インピーダンス制御信号ＤＲＺＱ１を選択して、前段回路１６１〜１６３に出力している。そのため、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルは、「５’ｂ０１１１１」（＝「０Ｆｈ」）である。これにより、動作信号１６１Ｐのうち、動作信号１６１Ｐ５がＬレベル、動作信号１６１Ｐ１〜１６１Ｐ４がＨレベルとなる。また、動作信号１６２Ｐのうち、動作信号１６２Ｐ５がＬレベル、動作信号１６２Ｐ１〜１６２Ｐ４がＨレベルとなる。
【０１１７】
また、前段回路１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てＨレベルの動作信号を出力する。そのため、動作信号１６３Ｐのうち、動作信号１６３Ｐ１〜１６３Ｐ５が全てＨレベルとなる。
また、前段回路１６１〜１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベル「５’ｂ１００００」（＝「１０ｈ」）にかかわらず、全てＬレベルの動作信号を出力する。そのため、動作信号１６１Ｎ〜１６３Ｎが全てＬレベルとなる。
【０１１８】
これにより、単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルアップ回路ＰＵは、インピーダンス調整部１３０ｂに含まれるレプリカ回路１３１ｅ、及びプルアップ回路１３２により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ１２３に含まれるプルアップ回路ＰＵ、及び単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルダウン回路ＰＤは、全てオフとなる。つまり、６つの単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルアップ回路ＰＵが全てオンすることから、データ端子ＤＱは、出力バッファ１０１により４０Ω（＝２４０Ω／６）に近いインピーダンスでＨレベル（ＶＤＤ電位）に駆動されることになる。
【０１１９】
一方、データ端子ＤＱをＬレベルに駆動する場合、出力制御回路１５０ａは、インピーダンス設定コードＲｏｎ＜１，０＞がモードレジスタ２２ａから入力されると、インピーダンス設定コードＲｏｎ＜１，０＞が「００」であって、データＤａｔａが「０」、かつ、内部オンダイターミネーション制御信号ＩＯＤＴがＬレベルであるので、選択信号１５１Ｐ〜１５３ＰをＨレベル、選択信号１５１Ｎ〜１５２ＮをＨレベル、選択信号１５３ＮをＬレベルとする。これにより、前段回路１６１〜１６３に含まれるＯＲ回路は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベル「５’ｂ０１１１１」（＝「０Ｆｈ」）にかかわらず、全てＨレベルの動作信号を出力する。そのため、動作信号１６１Ｐ〜１６３Ｐが全てＨレベルとなる。
【０１２０】
また、前段回路１６１〜１６２に含まれるＡＮＤ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＨレベルとなっているものはＨレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＬレベルとなっているものはＬレベルの動作信号を出力することになる。
このとき、図１８に示すようにインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、「５’ｂ１００００」（＝「１０ｈ」）である。そのため、動作信号１６１Ｎのうち、動作信号１６１Ｎ５がＨレベル、動作信号１６１Ｎ１〜１６１Ｎ４がＬレベルとなる。また、動作信号１６２Ｎのうち、動作信号１６２Ｎ５がＨレベル、動作信号１６２Ｎ１〜１６２Ｎ４がＬレベルとなる。
また、前段回路１６３に含まれるＡＮＤ回路は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てＬレベルの動作信号を出力する。そのため、動作信号１６３Ｎが全てＬレベルとなる。
【０１２１】
これにより、単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルダウン回路ＰＤは、インピーダンス調整部１３０ｂに含まれるプルダウン回路１３３により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ１２３に含まれるプルダウン回路ＰＤ、及び単位バッファ１１１〜１１４，１２１〜１２３に含まれるプルアップ回路ＰＵは、全てオフとなる。つまり、６つの単位バッファ１１１〜１１４，１２１〜１２２に含まれるプルダウン回路ＰＤが全てオンすることから、データ端子ＤＱは、出力バッファ１０１により正確に４０Ω（＝２４０Ω／６）に近いインピーダンスでＬレベル（ＧＮＤ電位）に駆動されることになる。
【０１２２】
時刻ｔ６において、メモリコントローラは、オンダイターミネーション端子１２ｂをＬレベルからＨレベルに遷移させ、制御回路２１ａに、出力バッファ１０１（出力回路）を終端抵抗として機能させる指示をする。これにより、制御回路２１ａは、出力制御回路１５０ａに供給する内部オンダイターミネーション制御信号ＩＯＤＴ信号を非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
インピーダンス調整部１３０ｂにおけるラッチ及び選択回路１４０ｐは、キャリブレーション動作においてラッチしたインピーダンス制御信号ＤＲＺＱ２を、インピーダンス制御信号ＤＲＺＱ１に替えて、インピーダンス制御信号ＤＲＺＱとして前段回路１６１〜１６３に出力する。
【０１２３】
出力制御回路１５０ａは、Ｈレベルの内部オンダイターミネーション制御信号ＩＯＤＴ信号が供給されるので、出力バッファ１０１（出力回路）を終端抵抗として機能させるため、データ端子ＤＱを中間電位に駆動する。
出力制御回路１５０ａは、インピーダンス設定コードＲｔｔ＜１，０＞が「０１」であって、内部オンダイターミネーション制御信号ＩＯＤＴがＨレベルであるので、選択信号１５１Ｐ〜１５３ＰをＬレベル、選択信号１５１Ｎ〜１５３ＮをＨレベルとする。
これにより、前段回路１６１〜１６３に含まれるＯＲ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＬレベルとなっているものはＬレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がＨレベルとなっているものはＨレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルは、「５’ｂ０１１０１」（＝「０Ｄｈ」）である。そのため、動作信号１６２Ｐのうち、動作信号１６２Ｐ４、１６２Ｐ３，１６２Ｐ１がＨレベル、動作信号１６２Ｐ５、１６２Ｐ２がＬレベルとなる。
【０１２４】
また、前段回路１６１〜１６３に含まれるＡＮＤ回路のうち、入力信号として対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＨレベルとなっているものはＨレベルの動作信号を出力し、対応するインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がＬレベルとなっているものはＬレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルは、「５’ｂ１００１０」（＝「１２ｈ」）である。そのため、動作信号１６２Ｎのうち、動作信号１６２Ｎ５、１６２Ｎ２がＨレベル、動作信号１６２Ｎ４、１６２Ｎ３、１６２Ｎ１がＬレベルとなる。
【０１２５】
これにより、単位バッファ１１１〜１１４、１２１〜１２３に含まれるプルアップ回路ＰＵは、インピーダンス調整部１３０ｂに含まれるレプリカ回路１３１ｅ、プルアップ回路１３２により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。また、単位バッファ１１１〜１１４、１２１〜１２３に含まれるプルダウン回路ＰＤは、インピーダンス調整部１３０ｂに含まれるプルダウン回路１３３により活性化する単位バッファの個数に応じて調整したインピーダンスでオンする。
つまり、７つの単位バッファ１１１〜１１４、１２１〜１２３に含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤが全てオンすることから、データ端子ＤＱは、出力バッファ１０１により、３４．３Ω（＝２４０Ω／７）のインピーダンスに近いインピーダンスでＶＤＤ／２電位（中間電位）に終端されることになる。
【０１２６】
時刻ｔ７において、メモリコントローラが、オンダイターミネーション端子１２ｂをＨレベルからＬレベルに遷移させると、インピーダンス制御信号ＤＲＺＱのレベルは、時刻ｔ６以前のレベルに戻り、半導体装置１０は、データ出力動作が可能な状態へ移行する。すなわち、上述した時刻ｔ５〜ｔ６と同様に、メモリセルアレイ２０からのデータＤａｔａをデータ端子ＤＱへ出力する動作を行うことができる状態へ移行する。
【０１２７】
このように、半導体装置１０ａは、キャリブレーション動作において、データ出力動作及びＯＤＴ動作で活性化させる単位バッファの数に応じて、複数の単位バッファのそれぞれのインピーダンスを調整する。このため、データ出力動作及びＯＤＴ動作において、活性化させる単位バッファの数に違いによる出力回路のインピーダンスの目標値からのずれを低減することができ、出力回路（出力バッファ１０１）のインピーダンス調整の精度を向上させることができる。
【０１２８】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、上記実施形態による出力バッファ１０１は、７つの単位バッファを有し、データ出力動作及びＯＤＴ動作を行う際には６つ又は７つの単位バッファを活性化しているが、単位バッファの全数については２つ以上であれば特に限定されず、また、データ出力時やＯＤＴ動作時に活性化する単位バッファの数についても特に限定されない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２９】
１０，１０ａ…半導体装置、１２ａ…コマンド端子、１２ｂ…オンダイターミネーション端子、１３…アドレス端子、ＤＱ，ＤＱ０…データ端子、ＺＱ…キャリブレーション端子、２０…メモリセルアレイ、２１，２１ａ…制御回路、１５０，１５０ａ…出力制御回路、２２，２２ａ…モードレジスタ、１００，１００ａ…データ入出力部、ＣＭＤ…コマンド信号、ＡＤＤ，Ａ１，Ａ５，Ａ２，Ａ６…アドレス信号、ＩＯＤＴ…内部オンダイターミネーション制御信号、１３０，１３０ｂ…インピーダンス調整部、１１１，１１２，１１３，１１４，１２１，１２２，１２３…単位バッファ、１１０…第１の出力バッファ、１２０…第２の出力バッファ、１０１…出力バッファ、１７０…入力バッファ、１６１，１６２，１６３…前段回路、１４０，１４０ａ，１４０ｂ…負荷電流選択回路、１５１Ｐ，１５２Ｐ，１５３Ｐ，１５１Ｎ，１５２Ｎ，１５３Ｎ…選択信号、１６１Ｐ，１６１Ｐ１，１６１Ｐ２，１６１Ｐ３，１６１Ｐ４，１６１Ｐ５，１６２Ｐ，１６２Ｐ１，１６２Ｐ２，１６２Ｐ３，１６２Ｐ４，１６２Ｐ５，１６３Ｐ，１６３Ｐ１，１６３Ｐ２，１６３Ｐ３，１６３Ｐ４，１６３Ｐ５，１６１Ｎ，１６１Ｎ１，１６１Ｎ２，１６１Ｎ３，１６１Ｎ４，１６１Ｎ５，１６２Ｎ，１６２Ｎ１，１６２Ｎ２，１６２Ｎ３，１６２Ｎ４，１６２Ｎ５，１６３Ｎ，１６３Ｎ１，１６３Ｎ２，１６３Ｎ３，１６３Ｎ４，１６３Ｎ５…動作信号、ＤＲＺＱ，ＤＲＺＱ１，ＤＲＺＱ１１，ＤＲＺＱ１２，ＤＲＺＱ１３，ＤＲＺＱ１４，ＤＲＺＱ１５，ＤＲＺＱＰ，ＤＲＺＱＰ１，ＤＲＺＱＰ１１，ＤＲＺＱＰ１２，ＤＲＺＱＰ１３，ＤＲＺＱＰ１４，ＤＲＺＱＰ１５，ＤＲＺＱＮ，ＤＲＺＱＮ１，ＤＲＺＱＮ１１，ＤＲＺＱＮ１２，ＤＲＺＱＮ１３，ＤＲＺＱＮ１４，ＤＲＺＱＮ１５，ＤＲＺＱ２，ＤＲＺＱ２１，ＤＲＺＱ２２，ＤＲＺＱ２３，ＤＲＺＱ２４，ＤＲＺＱ２５，ＤＲＺＱＰ２，ＤＲＺＱＰ２１，ＤＲＺＱＰ２２，ＤＲＺＱＰ２３，ＤＲＺＱＰ２４，ＤＲＺＱＰ２５，ＤＲＺＱＮ２，ＤＲＺＱＮ２１，ＤＲＺＱＮ２２，ＤＲＺＱＮ２３，ＤＲＺＱＮ２４，ＤＲＺＱＮ２５…インピーダンス制御信号、ＲＺＱ，６１Ｒ，ｊＲ，６６Ｒ，６７Ｒ，６８Ｒ，７１Ｒ，７１Ｒｕ，７１Ｒｄ，７２Ｒ，７２Ｒｕ，７２Ｒｄ，１３８，１３９，２３１，２３２，３３１，３３２…抵抗、１３１ｅ…レプリカ回路、１３１ｆ，１３１ｇ…負荷電流生成回路、６１，６５，６６，ｊ，７１ａ，７２ａ…直列回路、７１…Ｘ５負荷電流生成回路、７２…Ｘ６負荷電流生成回路、ＰＵ，１３２，１３１，１３１ａ…プルアップ回路、ＰＤ，１３３…プルダウン回路、１３４，１３５…カウンタ、６９，７１ｃ，７２ｃ，１３６，１３７…コンパレータ、１４０ｇ，１４０ｋ，１４０ｍ，４２１…ＡＮＤ回路、１４０ｅ，１４０ｆ，１４０ｈ，１４０ｉ，１４０ｊ…論理回路、２１１，２１２，３１１，６１Ｐ，ｊＰ，６６Ｐ，７１Ｐ，７２Ｐ…ＰＭＯＳトランジスタ、２２１，３２１，６１Ｎ，ｊＮ，６６Ｎ，７１Ｎ，７２Ｎ…ＮＭＯＳトランジスタ、Ｒｏｎ，Ｒｔｔ…インピーダンス設定コード、ＲＯＮ００，ＲＯＮ１０，ＲＯＮ００ａ，ＲＯＮ１０ａ，ＲＯＮ１１ａ，ＲＯＮ１０ｂ…導通制御信号、ＡＣＴ１，ＡＣＴ１ａ，ＡＣＴ１ｂ，ＡＣＴ２，ＩＣＮＴ…制御信号、１４０ｐ…ラッチ及び選択回路、Ｎｄ６１，Ｎｄ７１，Ｎｄ７２…接続点、ＯＥ…出力イネーブル信号
【図１】
2013085126.tif 000003
【図２】
2013085126.tif 000004
【図３】
2013085126.tif 000005
【図４】
2013085126.tif 000006
【図５】
2013085126.tif 000007
【図６】
2013085126.tif 000008
【図７】
2013085126.tif 000009
【図８】
2013085126.tif 000010
【図９】
2013085126.tif 000011
【図１０】
2013085126.tif 000012
【図１１】
2013085126.tif 000013
【図１２】
2013085126.tif 000014
【図１３】
2013085126.tif 000015
【図１４】
2013085126.tif 000016
【図１５】
2013085126.tif 000017
【図１６】
2013085126.tif 000018
【図１７】
2013085126.tif 000019
【図１８】
2013085126.tif 000020