(57)【要約】【課題】スタンバイ状態時にＳＲＡＭにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる半導体装置を提供する。【解決手段】ＣＰＵ５は、スタンバイ状態に遷移することを通知する。電源制御回路１１は、スタンバイ状態時に、ＳＲＡＭ４における電力消費を低減させる。ＰＯＲ回路２は、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御する。【選択図】図３
2013065190.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイ状態時に低消費電力で動作するＳＲＡＭと、
スタンバイ状態に遷移することを通知するＣＰＵと、
スタンバイ状態時に、前記ＳＲＡＭにおける電力消費を低減させる電源制御回路と、
外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御するパワーオンリセット回路を備えた、半導体装置。
【請求項２】
前記パワーオンリセット信号は、少なくとも前記電源制御回路に送られ、
前記電源制御回路は、前記パワーオンリセット信号が活性化されると、前記ＳＲＡＭの電力消費を低減させる制御を停止する、請求項１記載の半導体装置。
【請求項３】
前記パワーオンリセット信号は、さらに前記ＣＰＵへも送られて、
前記ＣＰＵは、前記パワーオンリセット信号が活性化されると、初期化シーケンスを実行する、請求項２記載の半導体装置。
【請求項４】
前記パワーオンリセット回路は、前記外部電源電圧が第１の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化する、請求項３記載の半導体装置。
【請求項５】
前記パワーオンリセット回路は、
前記外部電源電圧と前記第１の基準電圧とを比較する比較回路と、
前記比較の結果に応じて、リセット信号のレベルを制御するリセット生成回路と、
外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記リセット信号の論理演算結果である前記パワーオンリセット信号を出力する論理回路とを備え、
前記ＣＰＵによるスタンバイ状態の設定によって、前記スタンバイ制御信号は活性化され、前記リセット信号は、前記外部電源電圧が第１の基準電圧以下のときに活性化され、前記論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記リセット信号が活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項４記載の半導体装置。
【請求項６】
前記パワーオンリセット回路は、
前記外部電源電圧と前記第１の基準電圧とを比較する比較回路と、
前記比較の結果に応じて、リセット信号の活性化を制御するリセット生成回路と、
前記ＣＰＵからのスタンバイ通知信号を保持するレジスタと、
前記レジスタの出力と前記リセット信号の論理演算結果である前記パワーオンリセット信号を出力する論理回路とを備え、
前記ＣＰＵによるスタンバイ状態の設定によって、前記スタンバイ通知信号は活性化され、前記リセット信号は、前記外部電源電圧が第１の基準電圧以下のときに活性化され、前記論理回路は、前記スタンバイ通知信号が非活性化され、かつ前記リセット信号が活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項４記載の半導体装置。
【請求項７】
前記パワーオンリセット回路は、
前記外部電源電圧が第１の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化し、
前記外部電源電圧が前記第１の基準電圧よりも低い第２の基準電圧以下のときに、スタンバイ状態か否かに係らず、前記パワーオンリセット信号を活性化する、請求項３記載の半導体装置。
【請求項８】
前記パワーオンリセット回路は、
外部電源電圧と前記第１の基準電圧とを比較する第１の比較回路と、
外部電源電圧と前記第２の基準電圧とを比較する第２の比較回路と、
前記第１の比較回路の比較結果に応じて、第１のリセット信号の活性化を制御する第１のリセット生成回路と、
前記第２の比較回路の比較結果に応じて、第２のリセット信号の活性化を制御する第２のリセット生成回路と、
外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記第１のリセット信号の論理演算結果である演算結果信号を出力する第１の論理回路と、
前記演算結果信号と前記第２のリセット信号の論理演算結果である前記パワーオンリセット信号を出力する第２の論理回路とを備え、
前記ＣＰＵによるスタンバイ状態の設定によって、前記スタンバイ制御信号は活性化され、前記第１のリセット信号は、前記外部電源電圧が前記第１の基準電圧以下のときに活性化され、前記第１の論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記第１のリセット信号が活性化されたときに限り、前記演算結果信号を活性化させ、
前記第２のリセット信号は、前記外部電源電圧が前記第２の基準電圧以下のときに活性化され、前記第２の論理回路は、前記演算結果信号および前記第２のリセット信号のうちの少なくとも１つが活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項７記載の半導体装置。
【請求項９】
前記外部電源電圧を降圧して、降圧電圧を前記ＳＲＡＭに供給する降圧回路をさらに備え、
前記パワーオンリセット回路は、
前記外部電源電圧が第１の基準電圧以下のときに、スタンバイ状態でないときに限り、前記パワーオンリセット信号を活性化し、
前記降圧電圧が前記第１の基準電圧よりも低い第２の基準電圧以下のときに、スタンバイ状態か否かに係らず、前記パワーオンリセット信号を活性化する、請求項３記載の半導体装置。
【請求項１０】
前記パワーオンリセット回路は、
外部電源電圧と前記第１の基準電圧とを比較する第１の比較回路と、
前記降圧電圧と前記第２の基準電圧とを比較する第２の比較回路と、
前記第１の比較回路の比較結果に応じて、第１のリセット信号の活性化を制御する第１のリセット生成回路と、
前記第２の比較回路の比較結果に応じて、第２のリセット信号の活性化を制御する第２のリセット生成回路と、
外部端子から入力されるスタンバイ状態での制御を指示するスタンバイ制御信号と前記第１のリセット信号の論理演算結果である演算結果信号を出力する第１の論理回路と、
前記演算結果信号と前記第２のリセット信号の論理演算結果である前記パワーオンリセット信号を出力する第２の論理回路とを備え、
前記ＣＰＵによるスタンバイ状態の設定によって、前記スタンバイ制御信号は、活性化され、前記第１のリセット信号は、前記外部電源電圧が前記第１の基準電圧以下のときに活性化され、前記第１の論理回路は、前記スタンバイ制御信号が非活性化され、かつ前記第１のリセット信号が活性化されたときに限り、前記演算結果信号を活性化させ、
前記第２のリセット信号は、前記降圧電圧が前記第２の基準電圧以下のときに活性化され、前記第２の論理回路は、前記演算結果信号および前記第２のリセット信号のうちの少なくとも１つが活性化されたときに限り、前記パワーオンリセット信号を活性化させる、請求項９記載の半導体装置。
【請求項１１】
前記第２の基準電圧は、前記ＳＲＡＭが記憶データを維持できる下限電圧にマージンを加えた値である、請求項７〜１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、提唱電力動作が可能なＳＲＡＭ（Static Random Access Memory）を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、パワーオン時および外部電源電圧が通常の動作下限電圧を下回ったときに、リセットが行なわれるパワーオンリセット機能がマイコンに塔載されている。
【０００３】
また、従来から、リセットによってＳＲＡＭの状態が不安定になる問題を解決するための方法が知られている。
【０００４】
特許文献１には、リモートコントローラのマイコンにおいて、設定データ保護部は、非同期リセットが生じたときにリセット制御部から出力されるリセット信号に同期してＳＲＡＭの動作を停止させると共に、リセット信号を、ＳＲＡＭの動作停止の後までに遅延させてＣＰＵに出力する。これによって、ＣＰＵによるＳＲＡＭの書き込み中に非同期リセットが生じても、ＳＲＡＭのアドレス選択が不安定になることに起因する設定データ領域のデータ破壊を防ぐことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−７９６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ＳＲＡＭは、低消費電力のためスタンバイ状態に設定されることがある。スタンバイ状態では、ＳＲＡＭは、通常動作範囲よりも低い電圧でデータを保持し続けることができる。
【０００７】
しかしながら、パワーオンリセット機能が搭載されたマイクロコンピュータでは、外部電源電圧が通常の動作下限電圧を下回ると、たとえその電圧がＳＲＡＭでデータが保持できる電圧であっても、パワーオンリセット機能が働きリセットが行なわれて、スタンバイ状態が解除されてしまう。その結果低消費電力化および動作電圧の低電圧化が図れないという問題がある。
【０００８】
それゆえに、本発明の目的は、スタンバイ状態時にＳＲＡＭにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施形態に係る半導体装置は、スタンバイ動作期間中に動作電圧低下検知電圧より低い電圧をＳＲＡＭに供給する。
【発明の効果】
【００１０】
本発明に係る半導体装置は、スタンバイ動作期間中の消費電力を更に低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態のデータ処理システムの構成を表わす図である。
【図２】図１に含まれるマイクロコンピュータの構成を表わす図である。
【図３】第１の実施形態のマイクロコンピュータの一部の構成を表わす図である。
【図４】第１の実施形態の動作を説明するための図である。
【図５】第１の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【図６】第１の実施形態の変形例２のマイクロコンピュータの一部の構成を表わす図である。
【図７】第２の実施形態のマイクロコンピュータの一部の構成を表わす図である。
【図８】第２の実施形態の動作を説明するための図である。
【図９】第２の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【図１０】第３の実施形態のマイクロコンピュータの一部の構成を表わす図である。
【図１１】第３の実施形態の動作を説明するための図である。
【図１２】第３の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【発明を実施するための形態】
【００１２】
本発明に係る半導体装置の概略の構成およびその効果を以下に示す。
本発明の一実施形態の半導体装置は、スタンバイ状態時に低消費電力で動作するＳＲＡＭと、スタンバイ状態に遷移することを通知するＣＰＵと、スタンバイ状態時に、ＳＲＡＭにおける電力消費を低減させる電源制御回路と、外部電源電圧の値と、現在の状態がスタンバイ状態であるかに応じて、パワーオンリセット信号の活性化を制御するパワーオンリセット回路を備える。
【００１３】
本発明の一実施形態の半導体装置によれば、スタンバイ状態時にＳＲＡＭにデータを保持できる電圧が与えられている場合に、パワーオンリセットがかからないようにすることができる。
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（データ処理システム）
図１は、本発明の実施形態のデータ処理システムの構成を表わす図である。
【００１５】
図１を参照して、このデータ処理システム９１は、マイクロコンピュータ１と、電源ＩＣ９２と、ＩＣ９３とを備える。
【００１６】
マイクロコンピュータ１は、データ処理システムの全体の動作を制御する。マイクロコンピュータ１は、スタンバイ状態に遷移することを通知するスタンバイ通知信号ＳＴＮを電源ＩＣ９２へ送り、電源ＩＣ９２からスタンバイ状態の設定をスタンバイ制御信号ＳＴＣを受ける。
【００１７】
電源ＩＣ９２は、マイクロコンピュータ１およびＩＣ９３へ動作電源電圧ＶＣＣを供給する。電源ＩＣ９２は、マイクロコンピュータ１からスタンバイ通知信号ＳＴＮを受けて、マイクロコンピュータ１およびＩＣ９３は供給する動作電源電圧ＶＣＣを抑制させて、供給電力量の制御を行なうとともに、マイクロコンピュータ１へスタンバイ制御信号ＳＴＣを送る。
【００１８】
ＩＣ９３は、電源ＩＣ９２から動作電源電圧ＶＣＣの供給を受けて、マイクロコンピュータ１と協働してデータ処理システム１の機能を実現する。ＩＣ９３は、マイクロコンピュータ１からスタンバイ通知信号ＳＴＮを受けて、低消費電力状態へ遷移する。
【００１９】
（マイクロコンピュータ）
図２は、図１に含まれるマイクロコンピュータの構成を表わす図である。
【００２０】
図２を参照して、マイクロコンピュータ１は、ＣＰＵ（Central Processing Unit）５と、データおよびプログラムを格納するＳＲＡＭ（Static Random Access Memory）４と、データやアドレスを転送するバス８１と、ＤＭＡＣ（Direct Memory Access Controller）８２と、ＡＤＣ（Analog to Digital Converter）８６と、ＩＮＴＣ（INTerrupt Controller）８３と、ＳＣＣ（Serial Communication Controller）８７と、ＳＹＳＣ（SYStem Controller）８４と、クロック回路８５と、電源回路３と、ＰＯＲ（Power On Reset）回路２とを含む。
【００２１】
ＣＰＵ５は、マイクロコンピュータ１の全体の動作制御を行なう。
ＳＣＣ８７は、外部から入力されたデータをＳＲＡＭ２に格納する。
【００２２】
ＡＤＣ８６は、外部から入力されたアナログ信号をデジタル値に変換し、ＳＲＡＭ２に格納する。
【００２３】
ＤＭＡＣ８２は、ＳＣＣ８７やＡＤＣ８６のデジタルデータをＳＲＡＭ２に格納する際に、バス８１を経由したデータ転送を制御する。
【００２４】
ＩＮＴＣ８３は、外部または内部の機能部が発行する割込信号を受けて、ＣＰＵ５に対する割込を発行させる。ＣＰＵ５は、割込内容に応じた処理を行なう。
【００２５】
クロック回路８５は、低速クロック発振器ＬＯＣＯ、および高速クロック発振器ＨＯＣＯを含む複数のクロックソースを含む。クロック回路８５は、マイクロコンピュータ１の動作クロックＣＬＫを発生させ、マイクロコンピュータ１内部の各機能部に応じた周波数の動作クロックを各機能部に供給する。
【００２６】
電源回路３は、外部電源電圧ＶＣＣを降圧または昇圧して、マイクロコンピュータ１の各構成要素へ供給する。電源回路３は、外部電源電圧ＶＣＣを降圧して内部電源電圧ＶＤＤを生成する降圧回路１０を含む。
【００２７】
ＰＯＲ回路２は、外部電源電圧ＶＣＣの電圧変化に応じてパワーオンリセット動作の契機となるパワーオンリセット信号ＰＯＲを生成する。
【００２８】
ＳＹＳＣ８４は、マイクロコンピュータ１全体の動作を制御する。ＳＹＳＣ８４は、ＣＰＵ５を含むマイクロコンピュータ１の各機能ブロック（すなわち負荷回路）へのクロックおよび電源の供給を制御する。また、ＳＹＳＣ８４は、電源回路３を制御する。
【００２９】
図３は、第１の実施形態のマイクロコンピュータの一部の構成を表わす図である。
図３を参照して、このマイクロコンピュータ１は、端子Ｐ１〜Ｐ３と、電源回路３と、ＳＲＡＭ４と、ＣＰＵ５と、ＰＯＲ回路２とを含む。
【００３０】
ＣＰＵ５は、スタンバイ状態へ遷移することを通知するスタンバイ通知信号ＳＴＮを出力する。
【００３１】
端子Ｐ１には、外部電源電圧ＶＣＣが入力される。
端子Ｐ２には、電源ＩＣ９２からスタンバイ状態での制御（低消費電力制御）を指示するスタンバイ制御信号ＳＴＣが入力される。ＣＰＵ５からスタンバイ通知信号ＳＴＮが「Ｌ」レベルに活性化されると、電源ＩＣ９２から供給されるスタンバイ制御信号ＳＴＣも「Ｌ」レベルに活性化される。
【００３２】
端子Ｐ３は、電源ＩＣ９２へスタンバイ通知信号ＳＴＮを出力する。
電源回路３は、基準電圧生成回路９と、降圧回路１０と、電源制御回路１１とを含む。
【００３３】
基準電圧生成回路９は、外部電源電圧ＶＣＣから基準電圧ＲＶ１を生成する。
降圧回路１０は、外部電源電圧ＶＣＣを降圧して、内部電源電圧ＶＤＤをＳＲＡＭ４へ供給する。内部電源電圧ＶＤＤは、外部電源電圧ＶＣＣの上昇に伴って増加して一定値に達したら、一定値を維持する。内部電源電圧ＶＤＤは、外部電源電圧ＶＣＣが多少下がっても一定値を維持するが、外部電源電圧ＶＣＣの減少量が大きいと、内部電源電圧ＶＤＤも減少する。
【００３４】
電源制御回路１１は、スタンバイ状態時に、降圧回路１０からＳＲＡＭ４への供給電流量を低減することによって、ＳＲＡＭ４における電力消費を低減させる。
【００３５】
ＰＯＲ回路２は、比較器６と、リセット生成回路７と、論理回路８とを含む。
比較器６は、外部電源電圧ＶＣＣと、基準電圧ＲＶ１の大きさを比較する。基準電圧ＴＶ１の大きさは、マイクロコンピュータ１内のすべての構成要素が正常に動作できるときの外部電源電圧ＶＣＣの下限電圧にマージンを加えた値である。基準電圧ＲＶ１よりも低い一定の範囲の外部電源電圧ＶＣＣでも、ＳＲＡＭはデータを保持できる。
【００３６】
リセット生成回路７は、比較器６の比較結果が外部電源電圧ＶＣＣが基準電圧ＲＶ１の値以下を示す場合に限り、リセット信号ＲＳを「Ｌ」レベルに活性化する。
【００３７】
論理回路８は、リセット信号ＲＳとスタンバイ制御信号ＳＴＣとを論理演算する。論理回路８は、リセット信号ＲＳが「Ｌ」レベルに活性化され、かつスタンバイ制御信号ＳＴＣが「Ｈ」レベルに非活性化されているときに限り、パワーオンリセット信号ＰＯＲを「Ｌ」レベルに活性化する。スタンバイ状態時には、スタンバイ制御信号ＳＴＣが「Ｌ」レベルに活性化されているので、パワーオンリセット信号ＰＯＲは活性化されない。パワーオンリセット信号ＰＯＲは、電源制御回路１１に送られる。電源制御回路１１は、パワーオンリセット信号ＰＯＲを受けると、ＳＲＡＭ４の電力消費を低減させる制御を停止する。パワーオンリセット信号ＰＯＲは、ＣＰＵ５やその他の構成要素にも送られる。ＣＰＵ５は、パワーオンリセット信号ＰＯＲを受けると、初期化シーケンスを実行する。
【００３８】
（動作）
図４は、第１の実施形態の動作を説明するための図である。
【００３９】
電源投入時、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。また、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値以下であるので、リセット生成回路７によってリセット信号ＲＳが「Ｌ」レベルに活性化される。これによって、論理回路８によって、パワーオンリセット信号ＰＯＲが「Ｌ」レベルに活性化される。その結果、電源制御回路１１およびＣＰＵ５を含むマイクロコンピュータ１のチップ全体が初期化される。
【００４０】
時点ｔ１において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳが「Ｈ」レベルに非活性化される。これによって、論理回路８によって、パワーオンリセット信号ＰＯＲが「Ｈ」レベルに非活性化される。その結果、電源制御回路１１およびＣＰＵ５を含むマイクロコンピュータ１のチップ全体が初期化が終了する。
【００４１】
時点ｔ２において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｌ」レベルに設定する。これによって、論理回路８によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００４２】
時点ｔ３において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳが「Ｌ」レベルに活性化される。しかし、スタンバイ制御信号ＳＴＣが「Ｌ」レベルであるので、論理回路８によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００４３】
時点ｔ４において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳが「Ｈ」レベルに非活性化される。論理回路８によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００４４】
時点ｔ５において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。しかし、リセット信号ＲＳが「Ｈ」レベルに非活性化されているので、論理回路８によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００４５】
時点ｔ６において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳが「Ｌ」レベルに活性化される。また、スタンバイ制御信号ＳＴＣが「Ｈ」レベルであるので、論理回路８によって、パワーオンリセット信号ＰＯＲが「Ｌ」レベルに活性化する。
【００４６】
（効果）
以上のように、本実施の形態によれば、スタンバイ状態時に端子Ｐ２に「Ｌ」レベルの信号を与えることによって、外部電源電圧が基準電圧以下の場合でもパワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。
【００４７】
［第１の実施形態の変形例１］
図５は、第１の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【００４８】
図５の構成が図３の構成と相違する点は、論理回路８が端子Ｐ２ではなく、フリップフロップで構成されるレジスタ２３に接続されている点である。
【００４９】
レジスタ２３は、ＣＰＵ５からスタンバイ通知信号ＳＴＮを保持する。レジスタ２３は、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて保持し、論理回路８へ「Ｌ」レベルの信号を出力する。
【００５０】
論理回路８は、リセット信号ＲＳとレジスタ２３の出力とを論理演算する。論理回路８は、リセット信号ＲＳが「Ｌ」レベルに活性化され、かつレジスタ２３の出力が「Ｈ」レベルに非活性化されているときに限り、パワーオンリセット信号ＰＯＲを「Ｌ」レベルに活性化する。
【００５１】
［第１の実施形態の変形例２］
図６は、第１の実施形態の変形例２のマイクロコンピュータの一部の構成を表わす図である。
【００５２】
図６の構成が図３の構成と相違する点は、図３のようにパワーオンリセット信号ＰＯＲがＣＰＵ５へ送られるのではなく、リセット生成回路７で生成されたリセット信号ＲＳが、ＣＰＵ５へ送られる点である。ＣＰＵ５は、リセット信号ＲＳを受けると、初期化シーケンスを実行する。
【００５３】
本実施の形態によれば、端子Ｐ２に「Ｌ」レベルの信号を与えることによって、外部電源電圧が基準電圧以下の場合には、ＣＰＵ５へリセット信号ＲＳを送る一方、ＳＲＡＭはスタンバイ状態を維持させることができる。
【００５４】
［第２の実施形態］
図７は、第２の実施形態のマイクロコンピュータの一部の構成を表わす図である。
【００５５】
マイクロコンピュータ３１は、端子Ｐ１〜Ｐ３と、電源回路３３と、ＳＲＡＭ４と、ＣＰＵ５と、ＰＯＲ回路３２とを含む。
【００５６】
端子Ｐ１には、外部電源電圧ＶＣＣが入力される。
端子Ｐ２には、電源ＩＣ９２からスタンバイ制御信号ＳＴＣが入力される。
【００５７】
端子Ｐ３は、電源ＩＣ９２へスタンバイ通知信号ＳＴＮを出力する。
電源回路３３は、基準電圧生成回路３９と、降圧回路１０と、電源制御回路１１とを含む。
【００５８】
基準電圧生成回路３９は、外部電源電圧ＶＣＣから基準電圧ＲＶ１および基準電圧ＲＶ２を生成する。基準電圧ＲＶ１の大きさは、第１の実施形態の基準電圧ＲＶ１の大きさと同じである。基準電圧ＲＶ２の大きさは、基準電圧ＲＶ１よりも小さく、ＳＲＡＭがデータを保持できる外部電源電圧ＶＣＣの下限電圧にマージンを加えた値である。
【００５９】
降圧回路１０は、外部電源電圧ＶＣＣを降圧して、内部電源電圧ＶＤＤをＳＲＡＭ４へ供給する。
【００６０】
電源制御回路１１は、スタンバイ状態時に、スタンバイ状態時に、降圧回路１０からＳＲＡＭ４への供給電流量を低減することによって、ＳＲＡＭ４における電力消費を低減させる。
【００６１】
ＰＯＲ回路３２は、外部電源電圧ＶＣＣが基準電圧ＲＶ１以下のときに、スタンバイ状態でないときに限り、パワーオンリセット信号ＰＯＲを活性化する。ＰＯＲ回路３２は、外部電源電圧ＶＣＣが基準電圧ＲＶ２以下のときに、スタンバイ状態か否かに係らず、パワーオンリセット信号ＰＯＲを活性化する。
【００６２】
ＰＯＲ回路３２は、比較器６と、リセット生成回路７と、論理回路８と、比較器３５と、リセット生成回路３６と、論理回路３４とを含む。
【００６３】
比較器６は、外部電源電圧ＶＣＣと、基準電圧ＲＶ１の大きさを比較する。
リセット生成回路７は、外部電源電圧ＶＣＣが基準電圧ＲＶ１の値以下の場合に限り、リセット信号ＲＳ１を「Ｌ」レベルに活性化する。
【００６４】
論理回路８は、リセット信号ＲＳ１が「Ｌ」レベルに活性化され、かつスタンバイ制御信号ＳＴＣが「Ｈ」レベルに非活性化されているときに限り、リセット信号ＲＳＳ１を「Ｌ」レベルに活性化する。
【００６５】
比較器３５は、外部電源電圧ＶＣＣと、基準電圧ＲＶ２の大きさを比較する。
リセット生成回路３６は、外部電源電圧ＶＣＣが基準電圧ＲＶ２の値以下の場合に限り、リセット信号ＲＳ２を「Ｌ」レベルに活性化する。
【００６６】
論理回路３４は、リセット信号ＲＳＳ１が「Ｌ」レベルに活性化され、またはリセット信号ＲＳ２が「Ｌ」レベルに活性化されているときに限り、パワーオンリセット信号ＰＯＲを「Ｌ」レベルに活性化する。
【００６７】
（動作）
図８は、第２の実施形態の動作を説明するための図である。
【００６８】
電源投入時、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。また、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ１の値以下であるので、リセット生成回路７によってリセット信号ＲＳ１が「Ｌ」レベルに活性化される。これによって、論理回路８によって、リセット信号ＲＳＳ１が「Ｌ」レベルに活性化される。また、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ２の値以下であるので、リセット生成回路３６によってリセット信号ＲＳ２が「Ｌ」レベルに活性化される。リセット信号ＲＳＳ１およびリセット信号ＲＳ２によって、論理回路３４によって、パワーオンリセット信号ＰＯＲが「Ｌ」レベルに活性化される。その結果、電源制御回路１１およびＣＰＵ５を含むマイクロコンピュータ１のチップ全体が初期化される。
【００６９】
時点ｔ０において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ２の値を超えると、リセット生成回路３６によってリセット信号ＲＳ２が「Ｈ」レベルに非活性化される。しかし、リセット信号ＲＳＳ１は「Ｌ」レベルに維持されているので、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルを維持する。
【００７０】
時点ｔ１において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳ１が「Ｈ」レベルに非活性化される。これによって、論理回路８によって、リセット信号ＲＳＳ１が「Ｈ」レベルに非活性化される。リセット信号ＲＳ２およびリセット信号ＲＳＳ１がともに「Ｈ」レベルに非活性化されているので、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルに非活性化される。その結果、電源制御回路１１およびＣＰＵ５を含むマイクロコンピュータ１のチップ全体が初期化が終了する。
【００７１】
時点ｔ２において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｌ」レベルに設定する。論理回路８、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００７２】
時点ｔ３において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳが「Ｌ」レベルに活性化される。しかし、スタンバイ制御信号ＳＴＣが「Ｌ」レベルであるので、論理回路８によって、リセット信号ＲＳＳ１は「Ｈ」レベルの非活性化を維持する。それゆえ、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００７３】
時点ｔ４において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳが「Ｈ」レベルに非活性化される。論理回路８、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００７４】
時点ｔ５において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。しかし、リセット信号ＲＳ１が「Ｈ」レベルに非活性化されているので、論理回路８によって、リセット信号ＲＳＳ１は「Ｈ」レベルの非活性化を維持し、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【００７５】
時点ｔ６において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳ１が「Ｌ」レベルに活性化される。また、スタンバイ制御信号ＳＴＣが「Ｈ」レベルであるので、論理回路８によって、リセット信号ＲＳＳ１は「Ｌ」レベルに活性化される。これによって、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルに活性化される。
【００７６】
時点ｔ７において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路３９から供給される基準電圧ＲＶ２の値以下となると、リセット生成回路３６によってリセット信号ＲＳ２が「Ｌ」レベルに活性化される。論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルの活性化を維持する。
【００７７】
時点ｔ８において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｌ」レベルに設定する。これによって、論理回路８によって、リセット信号ＲＳＳ１が「Ｈ」レベルに非活性化される。しかし、リセット信号ＲＳ２は「Ｌ」レベルを維持しているので、論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルの活性化を維持する。
【００７８】
時点ｔ９において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。リセット信号ＲＳ１が「Ｌ」レベルに活性化されているので、論理回路８によって、リセット信号ＲＳＳ１は「Ｌ」レベルに活性化される。
論理回路３４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルの活性化を維持する。
【００７９】
（効果）
以上のように、第２の実施形態によれば、スタンバイ状態時に端子Ｐ２に「Ｌ」レベルの信号を与えることによって、外部電源電圧が基準電圧ＲＶ１以下の場合でも、基準電圧ＲＶ２以上であれば、パワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。基準電圧ＲＶ２以下であれば、ＳＲＡＭはデータを保持することが期待できないので、パワーオンリセット機能を停止させておく必要がないので、パワーオンリセット機能を実行する。
【００８０】
［第２の実施形態の変形例１］
図９は、第２の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【００８１】
図９の構成が図７の構成と相違する点は、論理回路８が端子Ｐ２ではなく、フリップフロップで構成されるレジスタ４３に接続されている点である。
【００８２】
レジスタ４３は、ＣＰＵ５からスタンバイ通知信号ＳＴＮを保持する。レジスタ４３は、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて保持し、論理回路８へ「Ｌ」レベルの信号を出力する。
【００８３】
論理回路８は、リセット信号ＲＳとレジスタ４３の出力とを論理演算する。論理回路８は、リセット信号ＲＳ１が「Ｌ」レベルに活性化され、かつレジスタ４３の出力が「Ｈ」レベルに非活性化されているときに限り、リセット信号ＲＳＳ１を「Ｌ」レベルに活性化する。
【００８４】
［第２の実施形態の変形例２］
第１の実施形態の変形例２と同様に、パワーオンリセット信号ＰＯＲがＣＰＵ５へ送られるのではなく、論理回路８で生成されたリセット信号ＲＳＳ１が、ＣＰＵ５へ送られることとしてもよい。ＣＰＵ５は、リセット信号ＲＳＳ１を受けると、初期化シーケンスを実行する。
【００８５】
［第３の実施形態］
図１０は、第３の実施形態のマイクロコンピュータの一部の構成を表わす図である。
【００８６】
マイクロコンピュータ５１は、端子Ｐ１〜Ｐ３と、電源回路５３と、ＳＲＡＭ４と、ＣＰＵ５と、ＰＯＲ回路５２とを含む。
【００８７】
端子Ｐ１には、外部電源電圧ＶＣＣが入力される。
端子Ｐ２には、電源ＩＣ９２からスタンバイ制御信号ＳＴＣが入力される。
【００８８】
端子Ｐ３は、電源ＩＣ９２へスタンバイ通知信号ＳＴＮを出力する。
電源回路５３は、基準電圧生成回路５９と、降圧回路１０と、電源制御回路１１とを含む。
【００８９】
基準電圧生成回路５９は、外部電源電圧ＶＣＣから基準電圧ＲＶ１および基準電圧ＲＶ３を生成する。基準電圧ＲＶ１の大きさは、第１の実施形態の基準電圧ＲＶ１の大きさと同じである。基準電圧ＲＶ３の大きさは、基準電圧ＲＶ１よりも小さく、ＳＲＡＭがデータを保持できる内部電源電圧ＶＤＤの下限電圧にマージンを加えた値である。
【００９０】
降圧回路１０は、外部電源電圧ＶＣＣを降圧して、内部電源電圧ＶＤＤをＳＲＡＭ４へ供給する。
【００９１】
電源制御回路１１は、スタンバイ状態時に、降圧回路１０からＳＲＡＭ４への供給電流量を低減することによって、ＳＲＡＭ４における電力消費を低減させる。
【００９２】
ＰＯＲ回路５２は、外部電源電圧ＶＣＣが基準電圧ＲＶ１以下のときに、スタンバイ状態でないときに限り、パワーオンリセット信号ＰＯＲを活性化する。ＰＯＲ回路５２は、内部電源電圧ＶＤＤが基準電圧ＲＶ３以下のときに、スタンバイ状態か否かに係らず、パワーオンリセット信号ＰＯＲを活性化する。
【００９３】
ＰＯＲ回路５２は、比較器６と、リセット生成回路７と、論理回路８と、比較器５５と、リセット生成回路５６と、論理回路５４とを含む。
【００９４】
比較器６は、外部電源電圧ＶＣＣと、基準電圧ＲＶ１の大きさを比較する。
リセット生成回路７は、外部電源電圧ＶＣＣが基準電圧ＲＶ１の値以下の場合に限り、リセット信号ＲＳ１を「Ｌ」レベルに活性化する。
【００９５】
論理回路８は、リセット信号ＲＳ１が「Ｌ」レベルに活性化され、かつスタンバイ制御信号ＳＴＣが「Ｈ」レベルに非活性化されているときに限り、リセット信号ＲＳＳ１を「Ｌ」レベルに活性化する。
【００９６】
比較器５５は、内部電源電圧ＶＤＤと、基準電圧ＲＶ３の大きさを比較する。
リセット生成回路５６は、内部電源電圧ＶＤＤが基準電圧ＲＶ３の値以下の場合に限り、リセット信号ＲＳ２を「Ｌ」レベルに活性化する。
【００９７】
論理回路５４は、リセット信号ＲＳＳ１が「Ｌ」レベルに活性化され、またはリセット信号ＲＳ２が「Ｌ」レベルに活性化されているときに限り、パワーオンリセット信号ＰＯＲを「Ｌ」レベルに活性化する。
【００９８】
（動作）
図１１は、第３の実施形態の動作を説明するための図である。
【００９９】
電源投入時、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。また、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路５９から供給される基準電圧ＲＶ１の値以下であるので、リセット生成回路７によってリセット信号ＲＳ１が「Ｌ」レベルに活性化される。これによって、論理回路８によって、リセット信号ＲＳＳ１が「Ｌ」レベルに活性化される。また、内部電源電圧ＶＤＤが基準電圧生成回路５９から供給される基準電圧ＲＶ３の値以下であるので、リセット生成回路５６によってリセット信号ＲＳ２が「Ｌ」レベルに活性化される。これによって、論理回路５４によって、パワーオンリセット信号ＰＯＲが「Ｌ」レベルに活性化される。その結果、電源制御回路１１およびＣＰＵ５を含むマイクロコンピュータ１のチップ全体が初期化される。
【０１００】
時点ｔ１において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路５９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳ１が「Ｈ」レベルに非活性化される。これによって、論理回路８によって、リセット信号ＲＳＳ１が「Ｈ」レベルに非活性化される。しかし、リセット信号ＲＳ２が「Ｌ」レベルの活性化を維持しているので、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルの活性化を維持する。
【０１０１】
時点ｔ２において、内部電源電圧ＶＤＤが基準電圧生成回路５９から供給される基準電圧ＲＶ３の値を超えると、リセット生成回路５６によってリセット信号ＲＳ２が「Ｈ」レベルに非活性化される。また、リセット信号ＲＳＳ１が「Ｈ」レベルに非活性化されているので、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルに非活性化される。
【０１０２】
時点ｔ３において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｌ」レベルに設定する。論理回路８、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【０１０３】
時点ｔ４において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路５９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳ１が「Ｌ」レベルに活性化される。しかし、スタンバイ制御信号ＳＴＣが「Ｌ」レベルであるので、論理回路８によって、リセット信号ＲＳＳ１は「Ｈ」レベルの非活性化を維持する。それゆえ、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【０１０４】
時点ｔ５において、内部電源電圧ＶＤＤが基準電圧生成回路５９から供給される基準電圧ＲＶ３の値以下となると、リセット生成回路５６によってリセット信号ＲＳ２が「Ｌ」レベルに活性化される。これによって、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルに活性化される。
【０１０５】
時点ｔ６において、内部電源電圧ＶＤＤが基準電圧生成回路５９から供給される基準電圧ＲＶ３を超えると、リセット生成回路５６によってリセット信号ＲＳ２が「Ｈ」レベルに非活性化される。また、リセット信号ＲＳＳ１が「Ｈ」レベルに非活性化されているので、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルに非活性化される。
【０１０６】
時点ｔ７において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路５９から供給される基準電圧ＲＶ１の値を超えると、リセット生成回路７によってリセット信号ＲＳが「Ｈ」レベルに非活性化される。論理回路８、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【０１０７】
時点ｔ８において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。しかし、リセット信号ＲＳ１が「Ｈ」レベルに非活性化されているので、論理回路８によって、リセット信号ＲＳＳ１は「Ｈ」レベルの非活性化を維持し、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルの非活性化を維持する。
【０１０８】
時点ｔ９において、端子Ｐ１から入力される外部電源電圧ＶＣＣが基準電圧生成回路５９から供給される基準電圧ＲＶ１の値以下となると、リセット生成回路７によってリセット信号ＲＳ１が「Ｌ」レベルに活性化される。また、スタンバイ制御信号ＳＴＣが「Ｈ」レベルであるので、論理回路８によって、リセット信号ＲＳＳ１は「Ｌ」レベルに活性化される。これによって、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルに活性化される。
【０１０９】
時点ｔ１０において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｌ」レベルに設定する。これによって、論理回路８によって、リセット信号ＲＳＳ１は、「Ｈ」レベルに非活性化される。リセット信号ＲＳ２も「Ｈ」レベルに非活性化されているので、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｈ」レベルに非活性化される。
【０１１０】
時点ｔ１１において、電源ＩＣは、ＣＰＵ５からスタンバイ状態への移行を指示しない「Ｈ」レベルのスタンバイ通知信号ＳＴＮを受けて、端子Ｐ２に供給するスタンバイ制御信号ＳＴＣを「Ｈ」レベルに設定する。これによって、論理回路８によって、リセット信号ＲＳＳ１は「Ｌ」レベルに活性化され、論理回路５４によって、パワーオンリセット信号ＰＯＲは「Ｌ」レベルに活性化される。
【０１１１】
以上のように、第３の実施形態によれば、スタンバイ状態時に端子Ｐ２に「Ｌ」レベルの信号を与えることによって、外部電源電圧が基準電圧ＲＶ１以下の場合でも、内部電源電圧が基準電圧ＲＶ３以上であれば、パワーオンリセット機能が働かず、スタンバイ状態を維持させることができる。内部電源電圧が基準電圧ＲＶ３以下であれば、ＳＲＡＭはデータを保持することが期待できないので、パワーオンリセット機能を停止させておく必要がないので、パワーオンリセット機能を実行する。また、第２の実施形態のように外部電源電圧を基準電圧ＲＶ２と比較するのではなく、ＳＲＡＭに与えられる内部電源電圧と基準電圧ＲＶ３と比較するので、精度よく電圧低下を検地することができる。
【０１１２】
［第３の実施形態の変形例１］
図１２は、第３の実施形態の変形例１のマイクロコンピュータの一部の構成を表わす図である。
【０１１３】
図１２の構成が図１０の構成と相違する点は、論理回路８が端子Ｐ２ではなく、フリップフロップで構成されるレジスタ６３に接続されている点である。
【０１１４】
レジスタ６３は、ＣＰＵ５からスタンバイ通知信号ＳＴＮを保持する。レジスタ６３は、ＣＰＵ５からスタンバイ状態への移行を指示する「Ｌ」レベルのスタンバイ通知信号ＳＴＮを受けて保持し、論理回路８へ「Ｌ」レベルの信号を出力する。
【０１１５】
論理回路８は、リセット信号ＲＳとレジスタ６３の出力とを論理演算する。論理回路８は、リセット信号ＲＳ１が「Ｌ」レベルに活性化され、かつレジスタ６３の出力が「Ｈ」レベルに非活性化されているときに限り、リセット信号ＲＳＳ１を「Ｌ」レベルに活性化する。
【０１１６】
［第３の実施形態の変形例２］
第１の実施形態の変形例２と同様に、パワーオンリセット信号ＰＯＲがＣＰＵ５へ送られるのではなく、論理回路８で生成されたリセット信号ＲＳＳ１が、ＣＰＵ５へ送られることとしてもよい。ＣＰＵ５は、リセット信号ＲＳＳ１を受けると、初期化シーケンスを実行する。
【０１１７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１８】
１，１１，２１，３１，４１，５１，６１，９１  マイクロコンピュータ、２，２２，３２，４２，５２，６２  ＰＯＲ回路、３，３３，５３  電源回路、４  ＳＲＡＭ、５  ＣＰＵ、６，３５，５５  比較器、７，３６，５６  リセット生成回路、８，３４，５４  論理回路、９，３９，５９  基準電圧生成回路、１０  降圧回路、１１  電源制御回路、２３，４３，６３  レジスタ、８１  バス、８２  ＤＭＡＣ、８３  ＩＮＴＣ、８４  ＳＹＳＣ、８５  クロック回路、８６  ＡＤＣ、８７  ＳＣＣ、９１  データ処理システム、９２  電源ＩＣ、９３  ＩＣ、Ｐ１〜Ｐ３  端子。
【図１】
2013065190.tif 000003
【図２】
2013065190.tif 000004
【図３】
2013065190.tif 000005
【図４】
2013065190.tif 000006
【図５】
2013065190.tif 000007
【図６】
2013065190.tif 000008
【図７】
2013065190.tif 000009
【図８】
2013065190.tif 000010
【図９】
2013065190.tif 000011
【図１０】
2013065190.tif 000012
【図１１】
2013065190.tif 000013
【図１２】
2013065190.tif 000014