(57)【要約】【課題】ホストシステムからのアクセスに対する制限を不要とするための技術を提供する。【解決手段】本発明の代表的な実施の形態に係る光ディスク装置（１０）は、複数の機能ブロック（１６，１７，１８，１９）と、インタフェース部（２０）と、バッファメモリ（１４）と、メモリ調停制御部（１５）とを含む。上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第１メモリ調停制御部（１５１）と、上記第１メモリ調停制御部での調停結果と、上記ホストシステムからのアクセス要求とを調停するための第２メモリ調停制御部（１５２）とを含む。機能ブロックからのアクセス要求に拘わらずにホストシステムからのアクセス要求に対応させることにより、ホストシステムからのアクセスに対して制限をかける必要が無くなる。【選択図】図１
2013051015.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクへの情報記録又は上記光ディスクからの情報読み出しを可能とする光ディスク装置であって、
ホストシステムとの間でデータ通信を行うためのインタフェース部と、
スタティック型メモリセルが配列されて成るバッファメモリと、
それぞれ上記バッファメモリにアクセス可能な複数の機能ブロックと、
上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部と、を含み、
上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第１メモリ調停制御部と、
上記第１メモリ調停制御部での調停結果と、上記ホストシステムからのアクセス要求とを調停するための第２メモリ調停制御部と、を含むことを特徴とする光ディスク装置。
【請求項２】
上記第２メモリ調停制御部と上記バッファメモリとの間のバス幅をＢＷ１とし、
上記第１メモリ調停制御部と上記第２メモリ調停制御部との間のバス幅をＢＷ２とし、
上記インタフェース部と上記第２メモリ調停制御部との間のバス幅をＢＷ３とし、
上記複数の機能ブロックと上記第１メモリ調停制御部との間のバス幅をＢＷ４とするとき、
ＢＷ２＝ＢＷ３＝ＢＷ４が成立し、且つ、ＢＷ２＋ＢＷ３＝ＢＷ１が成立する請求項１記載の光ディスク装置。
【請求項３】
上記第２メモリ調停制御部と上記バッファメモリとの間では、上記機能ブロックの通信と、上記インタフェース部を経由する通信とが、上記クロック信号に同期して交互に行われる請求項２記載の光ディスク装置。
【請求項４】
上記インタフェース部は、上記ホストシステムとの間でＳＡＴＡ（Serial Advanced Technology Attachment）に準拠したデータ通信を行う請求項３記載の光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置、さらにはそれに搭載される信号処理回路におけるアクセス調停制御技術に関する。
【背景技術】
【０００２】
特許文献１には、光ディスクに情報を記録したり、光ディスクに記録された情報を再生したりする光ディスク装置が記載されている。
【０００３】
特許文献２には、メモリバス幅が二つの各ポートのバス幅の２倍にされている構成や、メモリに対する二つのバスからの同時アクセスに対し、各ポートにバス接続がされる二つのレジスタから同時に読みとれることが記載されている（明細書段落００１３，００１５，００２７００２９等）。
【０００４】
特許文献３には、外部メモリに対するアクセス競合が発生した場合のレイテンシの増加を抑え得る半導体集積回路が記載されている。この半導体集積回路において、バスコントローラは、第１のマスタの入出力データ及び第２のマスタの入出力データを第１のエッジ及び第２のエッジにそれぞれ同期してデータバスに対して入出力する（明細書段落００１４等）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１３４３８２号公報
【特許文献２】特開平４−２９６９５８号公報
【特許文献３】特開２００８−２２６１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は、光ディスク装置に搭載される信号処理回路（半導体集積回路）について検討したところ、以下のような課題を見いだした。
【０００７】
光ディスク装置の信号処理回路は、それぞれ所定の機能を有する複数の機能ブロックを含む。上記複数の機能ブロックとしては、例えば変復調回路ブロック、ＥＣＣ（Error Correcting Code）回路ブロック、マイクロコンピュータなどを挙げることができる。これらの機能ブロックは、バッファメモリに対して必ずアクセスする必要があり、しかも、記録・再生速度によって一定期間内のアクセス数が一意に決定される。これに対して光ディスク装置に接続されたパーソナルコンピュータなどのホストシステムにおいては、ホストシステムで起動されるアプリケーションによって、光ディスク装置内のバッファメモリに対するアクセス頻度が異なる。このため、ホストシステムからのアクセス数が多いと、その影響により、光ディスク装置内の各機能ブロックからバッファメモリに対するアクセスが所定期間内に終わらなくなるため、ホストシステムからのアクセスに対して制限をかける必要がある。
【０００８】
尚、上記特許文献においては、ホストシステムからのアクセスに対する制限については考慮されていない。
【０００９】
本発明の目的は、ホストシステムからのアクセスに対する制限を不要とするための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ホストシステムとの間でデータ通信を行うためのインタフェース部と、スタティック型メモリセルが配列されて成るバッファメモリと、それぞれ上記バッファメモリにアクセス可能な複数の機能ブロックと、上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部とを含んで光ディスク装置が構成される。上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第１メモリ調停制御部と、上記第１メモリ調停制御部での調停結果と上記ホストシステムからのアクセス要求とを調停するための第２メモリ調停制御部とを含む。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、光ディスク装置において、ホストシステムからのアクセスに対する制限が不要とされる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかる光ディスク装置の構成例ブロック図である。
【図２】図１に示される光ディスク装置の比較対象とされる装置の構成例ブロック図である。
【図３】図１に示される光ディスク装置におけるアクセス調停制御の説明図である。
【図４】図１に示される光ディスク装置におけるアクセス調停制御の説明図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明の代表的な実施の形態に係る光ディスク装置（１０）は、ホストシステムとの間でデータ通信を行うためのインタフェース部（２０）と、スタティック型メモリセルが配列されて成るバッファメモリ（１４）と、それぞれ上記バッファメモリにアクセス可能な複数の機能ブロック（１６，１７，１８，１９）と、上記バッファメモリへのアクセス要求を調停するためのメモリ調停制御部（１５）とを含む。そして上記メモリ調停制御部は、上記複数の機能ブロックからのアクセス要求を、上記ホストシステムからのアクセス要求とは分離して調停するための第１メモリ調停制御部（１５１）と、上記第１メモリ調停制御部での調停結果と上記ホストシステムからのアクセス要求とを調停するための第２メモリ調停制御部（１５２）とを含む。
【００１８】
上記の構成によれば、第１メモリ調停制御部と第２メモリ調停制御部とが設けられ、バッファメモリに対するアクセス競合の調停が、複数の機能ブロックと、ホストシステムとで別個に行われるようになっているため、機能ブロックからのアクセス要求に拘わらずにホストシステムからのアクセス要求に対応可能になる。これにより、ホストシステムからのアクセス数が多い場合でも、ホストシステムからのアクセスに対して制限をかける必要が無くなる。
【００１９】
〔２〕上記〔１〕において、上記第２メモリ調停制御部と上記バッファメモリとの間のバス幅をＢＷ１とし、上記第１メモリ調停制御部と上記第２メモリ調停制御部との間のバス幅をＢＷ２とし、上記インタフェース部と上記第２メモリ調停制御部との間のバス幅をＢＷ３とし、上記複数の機能ブロックと上記第１メモリ調停制御部との間のバス幅をＢＷ４とするとき、次のようにバス幅を設定することができる。
【００２０】
すなわち、ＢＷ２＝ＢＷ３＝ＢＷ４が成立し、且つ、ＢＷ２＋ＢＷ３＝ＢＷ１が成立するようにバス幅を設定する。これにより、バッファメモリと第２メモリ調停制御部との間では、クロック信号に同期して１サイクル毎にＢＷ１（＝ＢＷ２＋ＢＷ３）のバス幅でデータ取得を行うようにして、１サイクル分の空きを設け、この１サイクル分の空きを、ホストシステムからのアクセスに割り当てる。
【００２１】
〔３〕上記〔２〕において、上記第１メモリ調停制御部と上記第２メモリ調停制御部との間、及び上記インタフェース部と上記第２メモリ調停制御部との間、並びに上記複数の機能ブロックと上記第１メモリ調停制御部との間では、それぞれクロック信号に同期して連続的に通信を行うことができる。これに対して、上記第２メモリ調停制御部と上記バッファメモリとの間では、上記機能ブロックの通信と、上記インタフェース部を経由する通信とが、上記クロック信号に同期して交互に行われる。このようなメモリ調停制御が行われることにより、ホストシステムからのアクセス要求に常に対応することができる。
【００２２】
〔４〕上記インタフェース部は、上記ホストシステムとの間でＳＡＴＡ（Serial Advanced Technology Attachment）に準拠したデータ通信を行うように構成することができる。
【００２３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２４】
《実施の形態１》
図１には、本発明にかかる光ディスク装置の構成例が示される。
【００２５】
図１に示される光ディスク装置１０は、特に制限されないが、ＤＶＤ±Ｒ／ＲＷやＣＤ−Ｒ／ＲＷ、またはブルーレイディスクのような光記録媒体である光ディスク１１への情報記録、及び上記光ディスク１１に記録された情報の再生を行うことがでる。光ディスク１１への情報記録や上記光ディスク１１からの情報再生は、信号処理回路１２によって行われる。この信号処理回路１２は、ＬＳＩ（半導体集積回路）とされ、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成されている。この信号処理回路１２は、インタフェースケーブルを介して、パーソナルコンピュータなどのホストシステム（ＨＯＳＴ  ＰＣ）１３に結合される。尚、光ディスク装置１０においては、光ディスク１１を回転駆動するスピンドルモータや、光ピックアップを光ディスク１１の半径方向に移動する送りモータ等を備えているが、図１においてはそれらが省略されている。
【００２６】
上記信号処理回路１２は、バッファメモリ１４、メモリ調停制御部１５、変復調部１６、ＥＣＣ（Error Correcting Code）部１７、マイクロコンピュータ１８、その他の機能ブロック１９、及びインタフェース部２０を含む。
【００２７】
バッファメモリ１４は、複数のスタティク型メモリセルが配列されて成るＳＲＡＭ（Static Random Access Memory）とされる。ＳＲＡＭは、記憶素子としてフリップフロップ回路を用いるもので、ＤＲＡＭ（Dynamic Random Access Memory）に比べて記憶保持のための動作を必要とせず、高速動作が可能とされる。このバッファメモリ１４には、光ディスク１１へ記録するための情報や、光ディスク１１から再生された情報を含む各種情報が一時的に書き込まれる。
【００２８】
メモリ調停制御部１５は、上記バッファメモリ１４へのアクセス競合を調停する。上記バッファメモリ１４へのアクセスには、リードアクセスとライトアクセスとが含まれる。メモリ調停制御部１５は、第１メモリ調停制御部１５１と第２メモリ調停制御部１５２とを有する。第１メモリ調停制御部１５１は、複数の機能ブロック、すなわち、変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９からバッファメモリ１４に対するアクセスの競合を調停する。つまり、各機能ブロックからのアクセス要求に対して所定の優先度に従って調停を行い、その調停結果に基づいてアクセス許可信号を機能ブロックに出力する。第２メモリ調停制御部１５２は、上記第１メモリ調停制御部１５１での調停結果と、上記ホストシステム１３からのアクセスとの競合を調停する。つまり、本例では、バッファメモリ１４に対するアクセス競合の調停が、複数の機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）と、ホストシステム１３とで別個に行われる。
【００２９】
変復調部１６は、光ディスク１１への情報記録のための変調処理、及び光ディスク１１からの情報再生のための復調処理を行う。
【００３０】
ＥＣＣ部１７は、誤り訂正符号に基づいて、光ディスク１１から再生された情報の誤り訂正を行う。
【００３１】
マイクロコンピュータ１８は、所定のプログラムを実行することにより、信号処理回路１２全体の動作を制御する。
【００３２】
インタフェース部２０は、ホストシステム１３との間で、ＳＡＴＡ（Serial Advanced Technology Attachment）に準拠したデータ通信を行う。ＳＡＴＡは、コンピュータにハードディスクや光学ドライブなどを接続するためのインタフェース規格とされる。
【００３３】
上記第２メモリ調停制御部１５２と上記バッファメモリ１４との間のバス幅はＢＷ１とされ、上記第１メモリ調停制御部１５１と上記第２メモリ調停制御部１５２との間のバス幅はＢＷ２とされ、上記インタフェース部２０と上記第２メモリ調停制御部１５２との間のバス幅はＢＷ３とされ、上記複数の機能ブロック１６〜１９と上記第１メモリ調停制御部１５１との間のバス幅はＢＷ４とされる。このとき、ＢＷ２＝ＢＷ３＝ＢＷ４が成立し、ＢＷ２＋ＢＷ３＝ＢＷ１が成立するように、各バス幅が決定される。図１に示される構成例では、ＢＷ１＝３２ｂｉｔ、ＢＷ２＝１６ｂｉｔ、ＢＷ３＝１６ｂｉｔ、ＢＷ４＝１６ｂｉｔとされる。
【００３４】
上記構成の光ディスク装置１０によれば、バッファメモリ１４とメモリ調停制御部１５との間のバス幅が３２ｂｉｔとされるため、図２に示される構成に比べて、１度のメモリアクセスで２倍のデータ（３２ｂｉｔのデータ）を取得することができる。これに対して、メモリ調停制御部１５と各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）との間のバス幅は、１６ｂｉｔであり、図２に示される場合と同じである。このため、本例では、図３の（Ａ）に示されるように、バッファメモリ１４とメモリ調停制御部１５との間では、クロック信号に同期して１サイクル毎に３２ｂｉｔ幅のデータ取得を行うようにして、１サイクル分の空きを設けるようにしている。つまり、図３の（Ｂ）に示されるように、バッファメモリ１４と、メモリ調停制御部１５との間の３２ｂｉｔ幅のデータ転送が１回行われる毎に、メモリ調停制御部１５と各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）との間で１６ｂｉｔ幅のデータ転送が２回行われるようにして、バッファメモリ１４とメモリ調停制御部１５との間で、１サイクル分の空きを設ける。この１サイクル分の空きは、ホストシステム１３からのアクセスに割り当てられる。本例では、図４の（Ａ）に示されるように、バッファメモリ１４とメモリ調停制御部１５との間では、各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）からのアクセスと、ホストシステム１３からのアクセスとが、３２ｂｉｔ単位で交互に行われる。例えば機能ブロックによって取得されるデータＡ，Ｂ、ホストシステム１３によって取得されるデータｅ，ｆ、機能ブロックによって取得されるデータＣ，Ｄ、ホストシステム１３によって取得されるデータｇ，ｈの順に、バッファメモリ１４からのデータ読み出しが行われる。このようなアクセス調停が、図４の（Ｂ）に示されるように、第２メモリ調停制御回路１５２で行われる。
【００３５】
図２には、図１に示される光ディスク装置１０の比較対象とされる構成が示される。
【００３６】
図２に示される光ディスク装置２２が、図１に示されるのと大きく異なるのは、以下の通りである。
【００３７】
すなわち、バッファメモリ１４がＤＲＡＭとされる。また、バッファメモリ１４とメモリ調停制御回路１５との間のバス幅が１６ｂｉｔとされる。さらにメモリ調停制御部１５による調停処理が、複数の機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）と、ホストシステム１３とで分離されていない。
【００３８】
複数の機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）は、バッファメモリ１４に対して必ずアクセスする必要があり、しかも、記録・再生速度によって一定期間内のアクセス数が一意に決定される。これに対してホストシステム１３においては、ホストシステム１３で起動されるアプリケーションによって、バッファメモリ１４に対するアクセス頻度が異なる。ホストシステム１３からのアクセス数が多いと、その影響により、光ディスク装置２２内の各機能ブロックからバッファメモリに対するアクセスが所定期間内に終わらなくなる。このため、図２に示される構成では、ホストシステム１３からのアクセスに対して制限をかける必要がある。
【００３９】
これに対して図１に示される構成によれば、第１メモリ調停制御部１５１と第２メモリ調停制御部１５２とが設けられ、バッファメモリ１４に対するアクセス競合の調停が、複数の機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）と、ホストシステム１３とで別個に行われるようになっているため、機能ブロックからのアクセス要求に拘わらずにホストシステム１３からのアクセス要求に対応することができる。これにより、ホストシステムからのアクセスに対して制限をかける必要が無くなる。
【００４０】
また、バッファメモリ１４とメモリ調停制御部１５との間のバス幅が３２ｂｉｔとされ、メモリ調停制御部１５と各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）との間のバス幅が１６ｂｉｔとされることで、ＢＷ２＝ＢＷ３＝ＢＷ４が成立し、ＢＷ２＋ＢＷ３＝ＢＷ１が成立する。そして、バッファメモリ１４とメモリ調停制御部１５との間では、クロック信号に同期して１サイクル毎に３２ｂｉｔ幅のデータ取得を行うようにして、１サイクル分の空きを設けるようにしている。この１サイクル分の空きは、ホストシステム１３からのアクセスに割り当てられる。これにより、バッファメモリ１４とメモリ調停制御部１５との間では、各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）からのアクセスと、ホストシステム１３からのアクセスとが、３２ｂｉｔ単位で交互に行われる。このようなメモリ調停制御が行われることにより、ホストシステム１３からのアクセス要求に常に対応することができるので、各機能ブロック（変復調部１６、ＥＣＣ部１７、マイクロコンピュータ１８、その他の機能ブロック１９）からの一定期間内のアクセス数を確保することができる。
【００４１】
さらに、バッファメモリ１４として、ＤＲＡＭに比べて高速アクセス可能なＳＲＡＭが用いられている。これは次の理由による。
【００４２】
ＤＲＡＭの場合、ＲＡＳ（row address strobe）信号、及びＣＡＳ（column address strobe）信号と呼ばれる信号が用いられる。ローアドレスが確定した状態でＲＡＳ信号をアクティブにすることで、ＲＡＳ信号の変化点での状態をローアドレスとして認識させ、ＲＡＳ信号がアクティブな状態のまま、引き続きカラムアドレスに切り替えて、ＣＡＳ信号をアクティブにし、ＣＡＳ信号の変化点での状態をカラムアドレスとして認識させる。またＤＲＡＭの場合、データを読み出してプリチャージする必要がある。このためＤＲＡＭでは、ランダムアクセスを高速に行うことが困難であり、第２メモリ調停制御部１５２からの１サイクル毎のランダムアクセスに対応させることが困難とされる。
【００４３】
これに対してＳＲＡＭの場合には、ＲＡＳ信号やＣＡＳ信号は不要であり、プリチャージを行う必要もなく、クロック信号に同期してリード・ライト可能であるため、第２メモリ調停制御部１５２からの１サイクル毎のランダムアクセスに対応させることができる。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００４５】
１０  光ディスク装置
１１  光ディスク
１２  信号処理回路
１３  ホストシステム
１４  バッファメモリ
１５  メモリ調停制御部
１６  変復調部
１７  ＥＣＣ部
１８  マイクロコンピュータ
１９  その他の機能ブロック
２０  インタフェース部
１５１  第１メモリ調停制御部
１５２  第２メモリ調停制御部
【図１】
2013051015.tif 000003
【図２】
2013051015.tif 000004
【図３】
2013051015.tif 000005
【図４】
2013051015.tif 000006