(57)【要約】【課題】実施形態は、一括して形成することが可能なメモリセルを有し、その直下に制御回路を設けた構成を実現する半導体装置およびその製造方法を提供する。【解決手段】実施形態は、基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置の製造方法であって、前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層に、前記ｐ形半導体領域に連通する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に、前記ｐ形半導体領域に接したコンタクトプラグを形成する工程と、を備える。さらに、前記ｎ形半導体領域に連通する第２のコンタクトホールを前記絶縁層に形成する工程と、前記コンタクトプラグと、前記第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、に接する配線を形成する工程と、を備える。【選択図】図１０
2013065604.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置の製造方法であって、
前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層に、前記ｐ形半導体領域に連通する第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部に、前記ｐ形半導体領域に接したコンタクトプラグを形成する工程と、
前記ｎ形半導体領域に連通する第２のコンタクトホールを前記絶縁層に形成する工程と、
前記コンタクトプラグと、前記第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、に接する配線を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグは、多結晶シリコンからなり、前記ｐ形半導体領域よりも高濃度の前記ｐ形不純物を含有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記コンタクトプラグの表面に炭素をイオン注入する工程をさらに備えたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１コンタクトホールの底部に炭素をイオン注入する工程をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記コンタクトプラグは、炭素をさらに含有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記コンタクトプラグと、前記ｐ形半導体領域と、の間に、厚さ１ｎｍ以下のシリコン窒化膜を形成する工程をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第１のコンタクトホールの内面において、前記絶縁膜の表面にシリコン窒化膜を形成する工程をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記配線は、金属配線であることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置であって、
前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層と
前記絶縁膜の表面から前記ｐ形半導体領域に連通する第１のコンタクトホールの内部に設けられたコンタクトプラグであって、前記ｐ形半導体領域に接するコンタクトプラグと、
前記絶縁層の表面から前記ｎ形半導体領域に連通する第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、前記コンタクトプラグと、に接続され配線と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程における微細加工技術の進展により、半導体メモリの大容量化が実現されてきた。一方、その中核を担うフォトリソグラフィのコストは、微細加工の高度化と共に著しく増加している。そこで、基板上に積層された複数の電極層を貫く複数の孔を一括して形成し、その内部にメモリ構造を形成する半導体装置が提案されている。この方法によれば、複数のメモリストリングを含む３次元メモリアレイを一括して形成することが可能であり、フォトリソグラフィの回数を減らし製造コストの低減を図ることができる。
【０００３】
半導体メモリには、大容量化と共に小型化も求められる。例えば、メモリセルを駆動する制御回路をメモリアレイの直下に設け、チップサイズを縮小する半導体装置が提案されている。しかしながら、メモリアレイの製造過程における高温の熱処理がその実現を阻んでいる。そこで、一括して形成することが可能なメモリセルを有し、その直下に制御回路を設けた構成を実現する半導体装置およびその製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９４２３６号公報
【特許文献２】特開平１０−５０９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、一括して形成することが可能なメモリセルを有し、その直下に制御回路を設けた構成を実現する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態は、基板上に設けられたメモリアレイと、前記基板と前記メモリアレイとの間の前記基板の表面に設けられた制御回路と、を有する半導体装置の製造方法であって、前記制御回路のｐ形半導体領域およびｎ形半導体領域を覆う絶縁層に、前記ｐ形半導体領域に連通する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールの内部に、前記ｐ形半導体領域に接したｐ形不純物を含有するコンタクトプラグを形成する工程と、を備える。さらに、前記絶縁層に前記ｎ形半導体領域に連通する第２のコンタクトホールを形成する工程と、前記コンタクトプラグと、前記第２のコンタクトホールの内部に露出した前記ｎ形半導体領域と、に接する配線を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を模式的に例示する斜視図である。
【図２】第１の実施形態に係るメモリアレイを模式的に例示する斜視図である。
【図３】第１の実施形態に係る別のメモリアレイを模式的に例示する斜視図である。
【図４】第１の実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図５】図４に続く製造過程を模式的に示す断面図である。
【図６】図５に続く製造過程を模式的に示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造過程を模式的に示す斜視図である。
【図８】図７に続く製造過程を模式的に示す断面図である。
【図９】図８に続く製造過程を模式的に示す断面図である。
【図１０】図９に続く製造過程を模式的に示す断面図である。
【図１１】第２の実施形態の第１変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【図１２】図１１に続く製造過程を模式的に示す断面図である。
【図１３】第２の実施形態の第２変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【図１４】図１３に続く製造過程を模式的に示す断面図である。
【図１５】第２の実施形態の第３変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【図１６】図１５に続く製造過程を模式的に示す断面図である。
【図１７】第２の実施形態の第４変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【図１８】図１５に続く製造過程を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【０００９】
［第１の実施形態］  
図１は、第１の実施形態に係る半導体装置１００を模式的に例示する斜視図である。同図に示すように、半導体装置１００は、例えば、基板２の上に設けられたメモリアレイ３と、基板２とメモリアレイ３との間の基板２の表面に設けられた制御回路７および８と、を有する。基板２とメモリアレイ３との間には、メモリアレイ３と、制御回路７、８を電気的に分離する絶縁層５が設けられる。さらに、絶縁層５の中には、配線９が形成され、制御回路７、８と、メモリアレイ３と、の間を、電気的に接続する。図１中に示す配線９は単層であるが、複数の配線層と層間絶縁膜が交互に設けられる多層配線であっても良い。
【００１０】
制御回路７および８は、例えば、センスアンプ、ワード線ドライバおよび高電圧を発生するポンプ回路であり、メモリアレイ３を駆動するために基板２の表面に設けられる。制御回路７および８は、例えば、複数のＭＯＳトランジスタを含む集積回路である。
【００１１】
半導体装置１００を製作する場合、まず、基板２の表面に、制御回路７および８と、配線９と、を形成する。次に、絶縁層５を介してメモリアレイ３を形成する。したがって、基板２の表面に集積回路を完成させてから、再度、メモリアレイ３の製造プロセスを実行することになる。このため、メモリアレイ３の製造過程における高温の熱処理を受けた後に、制御回路７および８の特性が変化しない、もしくは、制御回路７および８が正常に動作することが望まれる。
【００１２】
次に、図２および図３を参照して、本実施形態に係るメモリアレイ３の例を説明する。図２は、基板２の表面に垂直なＺ方向に延在するメモリストリングを含む垂直型のメモリアレイ１０を模式的に示す斜視図である。一方、図３は、基板２の表面に平行なＸ方向に延在するメモリストリングスを含む横型のメモリアレイ２０を模式的に示す斜視図である。
【００１３】
図２に示すメモリアレイ１０では、基板２の上に絶縁層５を介して、複数の電極層１２、１３、１４およびソース線１８が積層される。そして、電極層１２、１３、１４をＺ方向に貫く複数のシリコンピラー１５が設けられる。シリコンピラー１５の両端は、ビット線１７と、ソース線１８と、に接続される。電極層１２、１３、１４、ソース線１８およびビット線１７の間には、図示しない絶縁層が設けられ、それぞれを電気的に分離する。
【００１４】
シリコンピラー１５には、チャネル層と、ゲート絶縁膜と、電荷蓄積層と、を含むメモリ構造が設けられる（図３参照）。複数の電極層１２のそれぞれはワード線として機能し、メモリ構造に保持される電荷を制御する。電極層１３および１４は、選択トランジスタの選択ゲートとして機能する。すなわち、シリコンピラー１５および電極層１２、１３、１４により、複数のメモリセルが直列につながったＮＡＮＤ型メモリストリングが形成される。
【００１５】
前述したように、基板２とメモリアレイ１０との間の基板２の表面には、制御回路７が設けられる。そして、図示しない部分において、絶縁層５に設けられた配線９により、制御回路７と、メモリアレイ１０と、が電気的に接続される。
【００１６】
メモリアレイ１０の製造過程では、基板２の上に設けられた複数の電極層１２、１３および１４を貫く複数の開口を一括して形成し、その中にメモリ構造を形成する。これにより、例えば、１回のフォトリソグラフィで、３次元メモリアレイの主要部を形成することが可能となる。
【００１７】
一方、図３に示す横型のメモリアレイ２０では、複数のワード線２１をＸ方向に貫くシリコンビーム２３が設けられる。この場合も、Ｚ方向にシリコン酸化膜を介して積層された複数のポリシリコン（多結晶シリコン）層を、Ｘ方向に延在するストライプ形状に一括して加工することにより、複数のシリコンビーム２３を形成する。
【００１８】
そして、Ｙ−Ｚ面に平行に延在し、且つ、Ｘ方向に離間して並んだ複数のシリコン酸化層３１を形成する。この際、隣り合うシリコン酸化層３１の間に、シリコンビーム２３の一部が露出した空間が形成される。そして、その空間に、シリコン酸化膜２４ａと、シリコン窒化膜２４ｂと、シリコン酸化膜２４ｃと、ポリシリコン層２１と、を順に形成する。これにより、シリコンビーム２３の周りを囲んだＯＮＯ構造（シリコン酸化膜２４ａ／シリコン窒化膜２４ｂ／シリコン酸化膜２４ｃの積層構造）と、隣り合うシリコンビーム２３の間を埋めたポリシリコン層２１と、を形成することができる。
【００１９】
メモリアレイ２０では、シリコンビーム２３はチャネル層として機能し、シリコン酸化膜２４ａはゲート絶縁膜、シリコン窒化膜２４ｂは電荷蓄積層として機能する。シリコン酸化膜２４ｃは、ポリシリコン層２１とシリコン窒化膜２４ｂとの間を絶縁する。そして、ポリシリコン層２１はワード線として機能し、シリコン窒化膜２４ｂに蓄積される電荷を制御し、さらに、シリコンビーム２３とシリコン酸化膜２４ａとの間に形成されるチャネルをオン・オフ制御する。
【００２０】
メモリアレイ２０では、シリコンビーム２３と、複数のワード線２１と、により、横方向に延在するメモリストリングが形成される。シリコンビーム２３の図示しない両端には、ビット線およびソース線が設けられる。また、複数のワード線２１の両側には、図示しない選択ゲートが設けられる。そして、基板２とメモリアレイ２０との間の、基板２の表面に設けられた制御回路７と、例えば、ワード線、ビット線および選択ゲートとが、配線９を介して電気的に接続される。
【００２１】
上記のような、メモリアレイ１０および２０では、その特性を向上させるために、例えば、シリコンピラー１５およびシリコンビーム２３と、ＯＮＯ構造の積層膜と、を高温で熱処理することが好ましい。そして、その熱処理に対し、基板２の表面に設けられる制御回路は、その特性の変化を抑制できる構造を備えることが望まれる。
【００２２】
次に、図４〜図６を参照して、本実施形態に係る半導体装置１００の製造過程を説明する。ここに示す図４〜図６（ｂ）は、シリコン基板２の表面に設けられる制御回路の製造過程の一部を例示する模式図である。
【００２３】
最初に、制御回路として、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ回路を設ける。続いて、シリコン基板２の表面を覆う絶縁層２５を形成し、例えば、制御回路とメモリアレイをつなぐ配線、および、電源もしくは接地電位に接続される配線などを設ける。
【００２４】
図４は、制御回路のｐ形半導体領域３３およびｎ形半導体領域３４を覆う絶縁層２５に、ｐ形半導体領域３３に連通する第１のコンタクトホール２８と、ｎ形半導体領域３４に連通する第２のコンタクトホール２９と、を形成した状態を示す斜視図である。同図に示すように、コンタクトホール２８および２９は、配線溝２７の底部に形成される。
【００２５】
コンタクトホール２８および２９を形成する過程には、高度な微細加工技術を適用する。このため、ｐ形半導体領域３３に連通するコンタクトホール２８と、ｎ形半導体領域３４に連通するコンタクトホール２９と、を同時に形成することにより、フォトリソグラフィのコストを低減することが好ましい。
【００２６】
ｐ形半導体領域３３は、例えば、ＰＭＯＳトランジスタのソースもしくはドレイン領域、または、それらにつながるコンタクト領域である。また、ＮＭＯＳトランジスタのボディ領域につながるコンタクト領域であっても良い。これらのｐ形半導体領域３３には、例えば、ｐ形不純物であるボロン（Ｂ）がドープされる。一方、ｎ形半導体領域３４は、例えば、ＮＭＯＳトランジスタのソースもしくはドレイン領域、または、それらにつながるコンタクト領域である。また、ＰＭＯＳトランジスタのボディ領域につながるコンタクト領域の場合もある。これらのｎ形半導体領域３４には、例えば、ｎ形不純物である砒素（Ａｓ）がドープされる。
【００２７】
ｐ形半導体領域３３とｎ形半導体領域３４との間には、例えば、ＳＴＩ（Shallow Trench Isolation）３５が形成される。そして、ｐ形半導体領域３３とｎ形半導体領域３４とを覆う絶縁層２５には、例えば、ＴＥＯＳ（TetraEthOxySilane）を用いたＣＶＤ（Chemical Vapor Deposition）法により形成されるシリコン酸化膜を用いることができる。
【００２８】
次に、図５に示すように、コンタクトホール２８の底部に露出したｐ形半導体領域３３に炭素イオン（Ｃ＋）を注入する。この際、ｎ形半導体領域３４に連通するコンタクトホール２９をレジスト膜３６で覆い、ｎ形半導体領域３４に炭素が注入されないようにする。
【００２９】
炭素のイオン注入は、例えば、注入エネルギーを３ｋｅＶとし、ドーズ量を１×１０１５ｃｍ−２として行う。さらに、ｐ形不純物であるボロン（Ｂ）をイオン注入してから炭素イオンを注入しても良い。例えば、注入エネルギー５ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の条件でボロンをイオン注入した後に、上記の条件で炭素をイオン注入する。
【００３０】
レジスト膜３６は、コンタクトホール２９を覆い、コンタクトホール２９の底部に炭素がイオン注入されないようにするために設けられるので、粗い精度のフォトリソグラフィにより形成することができる。すなわち、低コストのフォトリソグラフィ技術を用いることができる。
【００３１】
次に、レジスト膜３６を除去し、注入した元素を活性化させるために、熱処理を行う。例えば、ＲＴＡ（Rapid thermal annealing)法により９５０℃、１０秒間程度の熱処理を行う。そして、希釈したフッ酸溶液を用いて、コンタクトホール２８および２９の底部に露出したｐ形半導体領域３３およびｎ形半導体領域３４の自然酸化膜を除去し、コンタクトプラグとなる金属膜を堆積する。
【００３２】
図６（ａ）に示すように、例えば，チタン（Ｔｉ）層と窒化チタン（ＴｉＮ）層とを積層したＴｉ／ＴｉＮ膜３７と、タングステン（Ｗ）膜３８と、をＣＶＤ法により順次堆積する。最初に堆積されるＴｉ層は、コンタクトホール２８の底部に露出したｐ形半導体領域と、コンタクトホール２９の底部に露出したｎ形半導体領域３４と、絶縁層２５の表面と、に接して形成される。
【００３３】
例えば、Ｔｉ層は、塩化チタン（ＴｉＣｌ４）を原料として、ＣＶＤ法を用いて堆積される。この際、堆積温度を６００℃以上とすることにより、ｐ形半導体領域３３およびｎ形半導体領域３４と、Ｔｉ層と、の界面に、シリサイド層４１ａおよび４１ｂがそれぞれ形成される。
【００３４】
続いて、Ｔｉ層の上にＴｉＮ膜を形成し、さらに、Ｗ膜３８をＴｉ／ＴｉＮ膜３７よりも厚く形成し、コンタクトホール２８および２９の内部、および、配線溝２７の内部を埋め込む。
【００３５】
続いて、図６（ｂ）に示すように、絶縁層２５の上面に形成されたＴｉ／ＴｉＮ膜３７およびＷ膜３８をＣＭＰ（Chemical mechanical polishing)法により除去する。これにより、コンタクトホール２８および２９の内部に埋め込まれたコンタクトプラグと、配線溝２７に埋め込まれた層間配線と、を含む、所謂デュアルダマシン配線が形成される。
【００３６】
さらに、本実施形態では、図６（ａ）および（ｂ）に示すように、コンタクトホール２８の底部において、Ｔｉ／ＴｉＮ膜３７に接するｐ形半導体領域３３の表面に、炭素（Ｃ）が注入された層３９と、その一部に重なるシリサイド層４１ａが形成される。
【００３７】
以降の工程では、例えば、絶縁層２５の上に層間絶縁膜を配し、２層目のコンタクトプラグおよび配線を形成した多層配線構造を設ける。そして、その多層配線構造の上に絶縁層を形成し、その後、メモリアレイ３を形成する。例えば、図１に示す基板２とメモリアレイ３との間の絶縁層５は、絶縁層２５と、多層配線と、その上に設けられる絶縁層と、を含む層である。さらに，メモリアレイ３の上部に、電源線やグローバルな信号線を配し半導体装置１００を完成する。
【００３８】
前述したように、メモリアレイ３の製造過程では、高温の熱処理が施される。例えば、ポリシリコン層を熱処理して結晶化させ、移動度を向上させれば、読み出し電流値を大きくすることができる。このために、例えば、制御回路７および８を形成した基板２を、９００℃以上の温度に設定した熱処理炉に搬入し、１０分以上の処理を行う場合がある。これは、同じ温度に設定したＲＴＡ法による短時間の熱処理に比べて、過酷な処理となる。
【００３９】
例えば、上記の多層配線では、第２層目の配線として、第１層目と同じＴｉ／ＴｉＮ／Ｗの積層構造を有する金属膜を用いることができる。第２層目のコンタクトプラグと、第１層目の配線と、の接点では、第２層目のＴｉ層と、第１層目のＷ膜３８と、が接触する。このため、低抵抗のコンタクトが形成され、熱的にも安定した配線となる。これにより、メモリアレイ３の製造工程における熱処理に耐える金属配線を実現することができる。
【００４０】
また、上記の配線に代えて、例えば、導電性のポリシリコンを用いた配線を形成することも考えられる。しかしながら、ポリシリコンによる配線は、金属配線に比べて高抵抗である。このため、メモリアレイと制御回路との間の信号伝送の速度が低下し、半導体装置１００の動作が遅くなるという問題を生じる。したがって、メモリアレイと制御回路との間に設けられる配線には、金属を用いることが好ましい。さらに、メモリアレイの製造過程における高温の熱処理に耐えるように、Ｔｉ、Ｗ等の高融点金属を用いることが望ましい。
【００４１】
さらに、本実施形態では、図６（ｂ）に示すように、ｐ形半導体領域３３と、コンタクトプラグ（Ｔｉ／ＴｉＮ膜３７＋Ｗ膜３８）と、が接する界面に炭素の注入層３９を介在させる。これにより、ｐ形半導体領域３３にドープされたボロンの拡散を抑制し、ｐ形半導体領域３３とコンタクトプラグとの間におけるシリサイド層４１ａを介した低抵抗のオーミックコンタクトを維持することができる。
【００４２】
すなわち、炭素の注入層３９では、メモリアレイ３の製造過程における高温処理においてボロンの拡散が抑えられ、ｐ形不純物の濃度の低下が抑制される。これにより、低抵抗のオーミックコンタクトを維持することができる。
【００４３】
本実施形態のように、低加速エネルギーでイオンの注入を行った場合、炭素（Ｃ）はｐ形半導体領域３３の表面近傍に分布する。このため、例えば、Ｔｉ／ＴｉＮ膜３７とｐ形半導体領域３３とが反応して形成されるシリサイド層４１ａの中にもカーボンが取り込まれる。これにより、シリサイド層４１ａへのボロン（Ｂ）の吸い上げが抑えられ、ｐ形半導体領域３３の側のボロン濃度の低下を抑制することができる。
【００４４】
また、ＭＯＳトランジスタのゲート電極から離間して設けられるコンタクトホール２８の底部に炭素をイオン注入するため、炭素のトランジスタ特性への影響を回避することが可能であり、信頼性の高い半導体装置を実現することができる。
【００４５】
一方、ｎ形半導体領域３４では、ｎ形不純物として砒素（Ａｓ）がドープされている。砒素の拡散係数は、例えば、ボロンに比べて小さい。このため、メモリアレイ３の製造過程における高温の熱処理を受けても、Ａｓ濃度の変化は小さく、ｎ形半導体領域３４と、コンタクトプラグと、の間のコンタクト抵抗を低く維持することができる。
【００４６】
上記の通り、本実施形態に係る半導体装置１００では、基板２に設けられた制御回路と、メモリアレイ３と、の間を高融点金属の配線により接続し、ｐ形半導体領域３３と、コンタクトプラグと、の間に炭素をイオン注入した注入層３９を介在させる。これにより、メモリアレイ３の製造過程における高温の熱処理に耐える配線の形成が可能となり、メモリアレイ３の下に制御回路を配した構造によるチップサイズ縮小と高速化とが実現される。
【００４７】
本実施形態では、ｐ形半導体領域３３に炭素をイオン注入する例を示したが、これに限られる訳ではない。シリコンを含む半導体結晶に炭素をイオン注入した場合、結晶欠陥と、注入された炭素原子と、が結合して不純物の拡散を抑制する。したがって、ボロンがドープされたｐ形半導体領域３３に限らず、他の不純物がドープされたｐ形半導体領域、もしくは、ｎ形半導体領域においても同様の効果が得られる場合があり、本実施形態を変形して適用することが可能である。また、基板２の上に設けられるメモリアレイ３は、図２および図３に示した構造に限らず、他の３次元メモリアレイであっても良い。
【００４８】
［第２の実施形態］  
図７〜図１０は、第２の実施形態に係る半導体装置１００の製造過程を模式的に示す斜視図である。本実施形態に係る半導体装置１００は、ｐ形半導体領域３３に接続されたポリシリコンからなるコンタクトプラグを有する点で、第１の実施形態と相違する。以下、図７〜図１０を参照して、その製造過程について説明する。
【００４９】
まず、図７に示すように、基板２の上に設けられた制御回路のｐ形半導体領域３３およびｎ形半導体領域３４を覆う絶縁層２５ａに、ｐ形半導体領域３３に連通する第１のコンタクトホール４３を形成する。
【００５０】
次に、コンタクトホール４３の底部に露出したｐ形半導体領域３３の表面の自然酸化膜を、希釈したフッ酸溶液で除去する。そして、図８（ａ）に示すように、例えば、ＣＶＤ法を用いて、絶縁層２５ａの上にポリシリコン層４５ａを堆積し、コンタクトホール４３の内部を埋め込む。ポリシリコン層４５ａは、好ましくは、ｐ形半導体領域３３よりも高濃度のｐ形不純物を含む導電層である。例えば、１×１０２１ｃｍ−３以上のボロン（Ｂ）を含むｐ形の導電層とする。
【００５１】
続いて、絶縁層２５ａの上面に堆積したポリシリコン層４５ａを、例えば、ＣＭＰ法を用いて除去し、コンタクトホール４３の内部に埋め込まれたコンタクトプラグ４５を形成する。さらに、図８（ｂ）に示すように、絶縁層２５ａの上に絶縁層２５ｂを形成する。絶縁層２５ａおよび絶縁層２５ｂは、例えば、ＴＥＯＳを原料とするＣＶＤ法を用いて形成されるシリコン酸化膜である。
【００５２】
次に、図９（ａ）に示すように、ｎ形半導体領域３４に連通するコンタクトホール４９、および、配線溝４７を形成する。同時に、図示しないゲート電極のコンタクトホールを形成しても良い。ｐ形半導体領域３３の側では、コンタクトプラグ４５の一部が配線溝４７の底部から突出した状態に形成する。これにより、配線溝４７に形成される金属配線と、コンタクトプラグ４５と、の間の接触面積を広くしてコンタクト抵抗を下げることができる。なお、図９（ａ）に示す絶縁層２５は、絶縁層２５ａと絶縁層２５ｂとを含む。
【００５３】
続いて、コンタクトホール４９の底部に露出するｎ形半導体領域３４の表面や、配線溝４７の底面から突出したコンタクトプラグ４５の表面の自然酸化膜を、希釈したフッ酸溶液により除去する。そして、図９（ｂ）に示すように、コンタクトホール４９の内部、および、配線溝４７の内部に金属膜を堆積する。例えば、Ｔｉ／ＴｉＮ膜３７と、Ｗ膜３８と、をＣＶＤ法を用いて順次堆積する。この際、前述したように、コンタクトプラグ４５と、Ｔｉ／ＴｉＮ膜３７と、の間の界面、および、ｎ形半導体領域３４と、Ｔｉ／ＴｉＮ膜３７と、の間の界面に、それぞれシリサイド層５１ａおよび５１ｂが形成される。
【００５４】
次に、図１０に示すように、絶縁層２５の上面に堆積した金属膜を、例えば、ＣＭＰ法を用いて除去する。さらに、前述したように、層間絶縁膜を配して複数の配線層を形成し、メモリアレイ３を形成して半導体装置１００を完成する。
【００５５】
このように、本実施形態によれば、ｎ形半導体領域３４の側では、コンタクトプラグおよび配線が同時に形成されるデュアルダマシン構造となり、ｐ形半導体領域３３の側では、コンタクトプラグ４５と、配線とが、それぞれ別に形成されるシングルダマシン構造となる。
【００５６】
また、ｐ形半導体領域３３に接するコンタクトプラグ４５は、高濃度のｐ形不純物を含む。そして、コンタクトプラグ４５の内部では、ｐ形不純物の拡散が結晶粒界を介して速やかに行われる。このため、例えば、メモリアレイ３の製造過程における高温の熱処理が施され、コンタクトプラグ４５から金属配線（Ｔｉ／ＴｉＮ膜３７）側にｐ形不純物が拡散したとしても、コンタクトプラグ４５の内部のｐ形不純物が界面に供給され不純物濃度の低下を抑制する。このため、金属配線とコンタクトプラグ４５との間で、低抵抗のオーミックコンタクトを維持することができる。
【００５７】
一方、ｐ形半導体領域３３と、コンタクトプラグ４５と、の間においても、コンタクトプラグ４５の側からｐ形半導体領域３３へｐ形不純物が供給される。これにより、ｐ形半導体領域３３の側で生じるｐ形不純物濃度の低下が補償され、低抵抗のオーミックコンタクトを維持することが可能である。
【００５８】
さらに、図８（ａ）に示すポリシリコン層４５ａの堆積の際に、Ｃ２Ｈ６等のドーピングガスを添加することができる。これにより、ｐ形不純物に加えて、炭素を含むポリシリコン層４５ａを形成することができる。そして、コンタクトプラグ４５にも、ｐ形不純物と炭素とを含有させることができる。その結果、コンタクトプラグ４５から金属配線、および、ｐ形半導体領域へのｐ形不純物の過度な拡散を抑制することが可能となる。これにより、コンタクトプラグ４５と金属配線との間、および、コンタクトプラグ４５とｐ形半導体領域との間の耐熱性を向上させることができる。
【００５９】
このように、本実施形態では、ｐ形半導体領域３３へ連通するコンタクトホールのみにポリシリコンのコンタクトプラグを介在させることにより、耐熱性の高い金属配線を形成することができる。これにより、メモリアレイ３の下に制御回路を設け、その間を金属配線で結線することが可能となり、半導体装置１００のチップサイズ縮小と、高速化と、を低コストで実現することができる。
【００６０】
図１１〜図１２は、第２の実施形態の第１変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【００６１】
本変形例では、図１１（ａ）に示すように、ｐ形半導体領域３３に連通するコンタクトホール４３の内部にコンタクトプラグ４５を形成した後、炭素をイオン注入する。これにより、コンタクトプラグ４５の上部に注入層３９が形成される。この場合、ｎ形半導体領域３４に連通するコンタクトホールが形成されていないので、レジスト膜３６を形成する工程を省くことができる。すなわち、絶縁層２５ａの上面に堆積した金属配線を除去した後、基板２の全面に炭素をイオン注入すれば良い。
【００６２】
続いて、絶縁層２５ａの上に絶縁層２５ｂを形成し（図８（ｂ）参照）、図１１（ｂ）に示すように、ｎ形半導体領域３４に連通するコンタクトホール４９と、配線溝２７と、を形成する。
【００６３】
さらに、図１２（ａ）に示すように、コンタクトホール４９の内部、および、配線溝４７の内部に、Ｔｉ／ＴｉＮ膜３７およびＷ膜３８を堆積する。そして、コンタクトプラグ４５の上部には、注入層３９と、それに重なるシリサイド層５１ａが形成される。
【００６４】
続いて、図１２（ｂ）に示すように、絶縁層２５の上面に堆積した金属配線（Ｔｉ／ＴｉＮ膜３７およびＷ膜３８）を除去し、第１層目の金属配線を完成させる。
【００６５】
このように、本変形例では、フォトリソグラフィーの追加なしに，コンタクトプラグ４５の上部に炭素の注入層３９を形成し、金属配線とコンタクトプラグ４５との間の熱耐性を向上させることができる。これにより、メモリアレイ３の製造過程における熱処理の影響を、より低コストで効果的に抑制することができる。
【００６６】
図１３〜図１４は、第２の実施形態の第２変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【００６７】
本変形例では、図１３（ａ）に示すように、ｐ形半導体領域３３とｎ形半導体領域３４とを覆う絶縁層２５ａに、ｐ形半導体領域３３に連通するコンタクトホール４３を形成し、その後に、炭素のイオン注入を行う。この場合も、ｎ形半導体領域３４に連通するコンタクトホールが形成されていないので、基板２の全面にイオン注入することができる。すなわち、フォトリソグラフィを省力した低コストの工程により、ｐ形半導体領域３３の表面に、選択的に炭素の注入層３９を形成することができる。
【００６８】
続いて、図１３（ｂ）に示すように、コンタクトホール４３の内部に、ｐ形ポリシリコンからなるコンタクトプラグ４５を形成する。
【００６９】
次に、絶縁層２５ａの上に絶縁層２５ｂを形成し（図８（ｂ）参照）、図１４（ａ）に示すように、ｎ形半導体領域３４に連通するコンタクトホール４９と、配線溝２７と、を形成する。続いて、コンタクトホール４９の内部、および、配線溝４７の内部に、Ｔｉ／ＴｉＮ膜３７およびＷ膜３８を堆積する。そして、図１４（ｂ）に示すように、絶縁層２５の上面に堆積した金属配線を除去し、第１層目の金属配線を完成させる。
【００７０】
本変形例によれば、コンタクトホール４３の底部において、ｐ形半導体領域３３の表面に炭素の注入層３９を形成することによりｐ形不純物の拡散を抑制し、コンタクトプラグ４５と、ｐ形半導体領域３３と、の界面の熱耐性を向上させることができる。
【００７１】
図１５〜図１６は、第２の実施形態の第３変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【００７２】
本変形例では、図１５（ａ）に示すように、ｐ形半導体領域３３とｎ形半導体領域３４とを覆う絶縁層２５ａに、ｐ形半導体領域３３に連通するコンタクトホール４３を形成し、さらに、コンタクトホール４３の側面である絶縁層２５ａの表面にシリコン窒化膜５３を形成する。シリコン窒化膜５３は、例えば、ＣＶＤ法を用いて絶縁層２５ａの上面およびコンタクトホール４３の内面に形成する。そして、異方性のドライエッチングにより、絶縁層２５ａの上面およびコンタクトホール４３の底面に形成されたシリコン窒化膜を除去することにより、コンタクトホール４３の側面にのみシリコン窒化膜５３を残すことができる。
【００７３】
続いて、図１５（ｂ）に示すように、コンタクトホール４３の内部に、ｐ形ポリシリコンからなるコンタクトプラグ４５を形成する。
【００７４】
次に、絶縁層２５ａの上に絶縁層２５ｂを形成し、図１６（ａ）に示すように、ｎ形半導体領域３４に連通するコンタクトホール４９と、配線溝２７と、を形成する。続いて、コンタクトホール４９の内部、および、配線溝４７の内部に、Ｔｉ／ＴｉＮ膜３７およびＷ膜３８を堆積する。そして、図１４（ｂ）に示すように、絶縁層２５の上面に堆積した金属配線を除去して第１層目の金属配線を完成させる。
【００７５】
本変形例によれば、コンタクトホール４３の側面に設けられたシリコン窒化膜５３が、コンタクトプラグ４５から絶縁層２５に向かうｐ形不純物の拡散を抑える。これにより、コンタクトプラグ４５の中のｐ形不純物の濃度の低下を抑制し、その熱耐性を向上させることができる。
【００７６】
図１７〜図１８は、第２の実施形態の第４変形例に係る半導体装置の製造過程を模式的に示す断面図である。
【００７７】
本変形例では、図１７（ａ）に示すように、ｐ形半導体領域３３とｎ形半導体領域３４とを覆う絶縁層２５ａに、ｐ形半導体領域３３に連通するコンタクトホール４３を形成する。そして、ｐ形半導体領域３３の表面の自然酸化膜を除去した後、コンタクトホール４３の内部にポリシリコン層４５ａ（図８（ａ）参照）を堆積する前に、例えば、アンモニア（ＮＨ３）を含む高温の雰囲気にさらす。これにより、コンタクトホール４３の底部に露出したｐ形半導体領域３３の表面に、薄いシリコン窒化膜５５を形成することができる。
【００７８】
続いて、図１７（ｂ）に示すように、コンタクトホール４３の内部に、ｐ形ポリシリコンからなるコンタクトプラグ４５を形成する。
【００７９】
次に、絶縁層２５ａの上に絶縁層２５ｂを形成し、図１８（ａ）に示すように、ｎ形半導体領域３４に連通するコンタクトホール４９と、配線溝２７と、を形成する。さらに、コンタクトホール４９の内部、および、配線溝４７の内部に、Ｔｉ／ＴｉＮ膜３７およびＷ膜３８を堆積する。そして、図１８（ｂ）に示すように、絶縁層２５の上面に堆積した金属配線を除去し、第１層目の金属配線を完成させる。
【００８０】
本変形例によれば、コンタクトホール４３の底部に設けられたシリコン窒化膜５５が、コンタクトプラグ４５からｐ形半導体領域３３に向かうｐ形不純物の拡散を抑える。これにより、コンタクトプラグ４５の中のｐ形不純物の濃度の低下を抑制し、その熱耐性を向上させることができる。
【００８１】
シリコン窒化膜５５の厚さは、例えば、１ｎｍ以下とする。これにより、ｐ形半導体領域３３とコンタクトプラグ４５との間の電気抵抗に大きな影響を与えることなく、ｐ形不純物の拡散を抑制することができる。
【００８２】
上記の第２の実施形態に係る製造過程、および、第１〜第４変形例に係る製造工程は、組み合わせて実施することが可能であり、コンタクトプラグ４５と、ｐ形半導体領域３３および金属配線と、の間の熱耐性をさらに向上させることができる。
【００８３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。  
また、前述した各具体例が備える各要素は、可能な限りにおいて組み合わせることができ、これら組み合わせたものも、本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００８４】
２・・・基板（シリコン基板）、  ３、１０、２０・・・メモリアレイ、  ５・・・絶縁層、  ７、８・・・制御回路、  ９・・・配線、  １２、１３・・・電極層、  １５・・・シリコンピラー、  １７・・・ビット線、  １８・・・ソース線、  ２１・・・ワード線（ポリシリコン層）、  ２３・・・シリコンビーム、  ２４ａ、２４ｃ、３１・・・シリコン酸化膜、  ２４ｂ、５３、５５・・・シリコン窒化膜、  ２５、２５ａ、２５ｂ・・・絶縁層、  ２７・・・配線溝、  ２８、２９、４３、４９・・・コンタクトホール、  ３３・・・ｐ形半導体領域、  ３４・・・ｎ形半導体領域、  ３６・・・レジスト膜、  ３７・・・Ｔｉ／ＴｉＮ膜、  ３８・・・Ｗ膜、  ３９・・・注入層、  ４１ａ、４１ｂ、５１ａ、５１ｂ・・・シリサイド層、  ４５・・・コンタクトプラグ、  ４５ａ・・・ポリシリコン層、  ４７・・・配線溝、  １００・・・半導体装置
【図１】
2013065604.tif 000003
【図２】
2013065604.tif 000004
【図３】
2013065604.tif 000005
【図４】
2013065604.tif 000006
【図５】
2013065604.tif 000007
【図６】
2013065604.tif 000008
【図７】
2013065604.tif 000009
【図８】
2013065604.tif 000010
【図９】
2013065604.tif 000011
【図１０】
2013065604.tif 000012
【図１１】
2013065604.tif 000013
【図１２】
2013065604.tif 000014
【図１３】
2013065604.tif 000015
【図１４】
2013065604.tif 000016
【図１５】
2013065604.tif 000017
【図１６】
2013065604.tif 000018
【図１７】
2013065604.tif 000019
【図１８】
2013065604.tif 000020