(57)【要約】【課題】ＦＰＧＡ回路へのＺｎＣｄＳスイッチングデバイスの組込みとその過電流プログラミング法の提供。【解決手段】クロスポイントデバイス２５の断面概略図２９ａは、単一の追加金属層Ｍ３を使用して実施され、ＺｎＣｄＳスイッチングデバイスは、ＦＰＧＡ回路の選択層の中に（例えば、中部にあるいは相互間に）組み込まれ得るものであるため、ＦＰＧＡ回路の上に設置され得る。この構成は、ＦＰＧＡ回路の総合サイズを小さくすることができる。更に、ＺｎＣｄＳスイッチングデバイスは、隣接する他のＦＰＧＡ回路に組み込まれてもよい。ＦＰＧＡアプリケーション用のＺｎＣｄＳスイッチングデバイスは過電流プログラミング法によりプログラムすることができる。【選択図】図２（ｂ）
2013165282.tif 000002
【特許請求の範囲】
【請求項１】
リコンフィギュラブル回路用のインターコネクトとして金属酸化物を使用すること、
前記リコンフィギュラブル回路において過電流プログラミング法を行うこと、を具備し、
前記インターコネクトはオーミック接続であり、
前記リコンフィギュラブル回路は、低オン抵抗メモリデバイスを含む、方法。
【請求項２】
前記リコンフィギュラブル回路をプログラムするために使用される電流の量を制限するために、オペレーション中に電流制限方法を採用することをさらに具備する請求項１に記載の方法。
【請求項３】
前記過電流プログラミング法は、前記リコンフィギュラブル回路の中を流れる、オフからオンへのプログラミングに関する第１のしきい値電流よりも大きい電流を有することを具備する請求項２に記載の方法。
【請求項４】
前記過電流プログラミング法がオフからオンへのプログラミングに適用される場合に、前記電流が増加するにしたがって、オンからオフへのプログラミングに関する第２のしきい値電流は増加する請求項３に記載の方法。
【請求項５】
前記過電流プログラミング法は、
前記リコンフィギュラブル回路のオン抵抗を１５０Ω以下まで減少させ、
前記オフからオンへのプログラミングに、２０ｍＡを超える電流を適用する請求項３に記載の方法。
【請求項６】
前記リコンフィギュラブル回路は、１０００Ω以下のオン抵抗を有するメモリデバイスを具備する請求項２に記載の方法。
【請求項７】
前記第２のしきい値電流よりも減少した電流を前記リコンフィギュラブル回路に流すことによって、少なくとも１つのＣＭＯＳ回路が一体化された前記リコンフィギュラブル回路に関するプログラムされた状態がオフに戻ることを防ぐことを具備する請求項４に記載の方法。
【請求項８】
インターコネクトの役割を果たす金属酸化物のスイッチングデバイスで構成されたリコンフィギュラブル回路デバイスを具備し、
前記リコンフィギュラブル回路デバイスにおいて過電流プログラミング法を行い、
前記インターコネクトはオーミック接続であり、
前記リコンフィギュラブル回路は、低オン抵抗メモリデバイスを含むシステム。
【請求項９】
前記リコンフィギュラブル回路デバイスは、ＬＳＩ，ＦＰＧＡ，ＣＭＯＳ ＦＰＧＡ，ＦＰＧＡプログラム可能なインターコネクト、クロスポイントスイッチングデバイス（ＣＰＤｓ）、ＦＰＧＡ Ｉ／Ｏ回路、ＦＰＧＡロジックブロック、ＦＰＧＡメモリ回路、ＦＰＧＡロジック回路、複数のインプットと複数のアウトプットを有するロジック回路を実行するように構成されたロジックブロック、ＰＬＡ、または集積回路を具備する請求項８に記載のシステム。
【請求項１０】
前記金属酸化物のスイッチングデバイスは、２あるいはそれ以上の端子を持つように構成された不揮発性デバイスである請求項８に記載のシステム。
【請求項１１】
前記金属酸化物のスイッチングデバイスは、１５０Ωより小さいオン抵抗を有するように構成され、
前記金属酸化物のスイッチングデバイスは、少なくとも３か月あるいは少なくとも６か月の一定なデータ保持時間を有し、
前記金属酸化物のスイッチングデバイスは、２０ｍＡを超えるターンオン電流を有するように構成されている請求項８に記載のシステム。
【請求項１２】
前記金属酸化物のスイッチングデバイスは、１０００Ω以下のオン抵抗を有するメモリデバイスを具備する請求項８に記載のシステム。
【請求項１３】
対応するデバイスの、オンからオフへのプログラミングに関する第２のしきい値電流よりも電流を下げるために、前記金属酸化物のスイッチングデバイスに接続した、オフに戻ることを防ぐ回路を具備する請求項８に記載のシステム。
【請求項１４】
ＣＭＯＳ ＦＰＧＡをさらに具備し、
前記オフに戻ることを防ぐ回路は、前記金属酸化物のスイッチングデバイスに電流制限効果を提供する前記ＣＭＯＳ ＦＰＧＡのロジックブロックにおける電流制限デバイスを具備する請求項１３に記載のシステム。
【請求項１５】
前記電流制限デバイスは、前記金属酸化物のスイッチングデバイスの入力に接続しているＣＭＯＳ回路を具備し、
前記電流制限デバイスは、コネクタートランジスタの減少した幅を有して構成されるコネクタートランジスタを具備し、
前記コネクタートランジスタの最大オン電流は、金属酸化物のスイッチングデバイスをプログラムするための最小電流より小さい、請求項１４に記載のシステム。
【請求項１６】
過電流プログラミング法がオフからオンへのプログラミングに適用される場合に、オフからオンへのプログラミングに適用される過電流プログラミング法の過電流が増加するにしたがって、オンからオフへのプログラミングに関する第２のしきい値電流は増加し、
前記過電流プログラミング法の過電流が増加するにしたがって、前記第２のしきい値電流は２倍になる、請求項１３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照  
本出願は、米国特許商標庁に２００７年２月２８日付けで出願した米国仮出願第６０／８９２，１１０号の利益を主張するものであり、その開示内容をそっくりそのままここにレファレンスとして導入する。
【０００２】
本出願は、主としてメモリデバイスに関するものであり、本発明に係る実施形態は、とりわけメモリデバイスの過電流プログラミング法を提供するものである。
【背景技術】
【０００３】
以下の背景技術を構成する各特許及び／又は文献の全ての開示内容がそっくりそのままここにレファレンスとして導入される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ａ）IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 1, JANUARY 2005,A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch, S. Kaeriyama et al.（以下、文献［ａ］という）
【非特許文献２】ｂ）Resistive SwitchingMechanism in ZnxCd1-xS Nonvolatile Memory Devices, by Zheng Wang, Peter B. Griffin, Jim McVittie, Simon Wong, Paul C.McIntyre, and Yoshio Nishi, IEEE ELECTRON DEVICE LETTERS, VOL. 28, NO. 1,JANUARY 2007（以下、文献［ｂ］という）
【非特許文献３】ｃ）Nonvolatile SRAM Cell, by Wei Wang, Aaron Gibby, Zheng Wang, ShinobuFujita*, Peter Griffin, Yoshio Nishi, and Simon Wong, Center for IntegratedSystems, Stanford University, CA 94305, *Frontier Research Laboratory, ToshibaCorporation（以下、文献［ｃ］という）
【非特許文献４】ｄ）Axon Techologies’ paper: Non-Volatile Memory Based on SolidElectrolytes, by Michael N. Kozicki, Chakravarthy Gopalan, Murali Balakrishnan,Mira Park, and Maria Mitkova, Center for Solid State Electronics ResearchArizona State University, Tempe, Arizona 85287-6206, USA, athttp://www.axontc.com/images/Nov04NVMTSpaper.pdf.（以下、文献［ｄ］という）。http://www.axontc.com/images/PMCNonVolatileMemory.pdfもご参照。
【０００５】
文献［２］、［３］及び［４］も、本出願に物理的に包含されるものであり、本願の一部を構成する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、既存の方法及び／又は装置を大いに改良するものである。
【０００７】
本発明の目的は、少なくとも上述した問題及び／又は関連技術の他の不利益に対応すること、及び／又は少なくとも以下に記載した利益の全てまたは一部を提供することにある。
【課題を解決するための手段】
【０００８】
幾つかの実施例よると、コンフィギュラブル・システムが提供され、そのシステムは約１ｋΩより低いオン抵抗を有するメモリデバイスを含むものであっても良い。幾つかの実施例によると、そのメモリデバイスは、過電流プログラミング電流を使ってプログラムされるように設定できるコンフィギュラブル・メモリデバイスである。幾つかの実施例において、コンフィギュラブル・メモリデバイスは、ＺｎＣｄＳベースのデバイスに少なくとも２つのターミナル・クロスポイント・スイッチングデバイス（ＣＰＤｓ）を構成するようにさせるＦＰＧＡと、ＺｎＣｄＳベースのデバイスのインプットに接続された電流制限接続トランジスタとを備えている。
【０００９】
幾つかの実施例によると、低オン抵抗メモリデバイスで過電流プログラミング方法を実行する方法が提供されている。幾つかの実施例によると、その方法は、コンフィギュラブル回路アプリケーションあるいは、酸化チタン（Ti-oxide）、ニッケル酸化物（Ni-oxide）、タングステン酸化物（W-oxide）、又は銅酸化物（Cu-oxide）を含む金属酸化物メモリを備えたメモリデバイスに前記方法を実行させる。
【００１０】
幾つかの実施例において、ＦＰＧＡ及び他のコンフィギュラブル回路アプリケーション用のＺｎＣｄＳベースのデバイスをプログラムすることを含む方法が提供される。幾つかの実施例によると、その方法は、プログラミング中に過電流プログラミング方法を採用し、あるいはオペレーション中に電流制限方法を採用することを含む。幾つかの実施例において前記過電流プログラミング方法は、前記ＺｎＣｄＳベースのデバイスを通じて、オフからオンへのプログラミングのしきい値電流よりも実質的に大きな電流を流すことを含む。他の実施例において、過電流プログラミング方法がオフからオンへのプログラミングに応用された場合、前記オンからオフへのプログラミングの前記しきい値電流が、過電流が増加するにつれて増加される。また他の実施例において、前記過電流プログラミング方法が、前記ＺｎＣｄＳベースのデバイスのオン状態の安定性を高め、前記ＺｎＣｄＳスイッチングデバイスのオン抵抗を約１５０Ωより小さくし、５０Ωより小さくし、４０Ωより小さくし、あるいは３０Ωより小さくし、前記ＺｎＣｄＳスイッチングデバイスの実質的に一定であるデータレベルのデータ保持時間を延長し、かつ前記オフからオンへのプログラミングに、２０ｍＡを超え、３０ｍＡを超える、あるいは４０ｍＡを超える電流を加える。幾つかの実施例において、ＺｎＣｄＳベースのデバイスは、約１ｋΩより小さなオン抵抗を有するメモリデバイスからなる。他の実施例において、前記ＺｎＣｄＳスイッチングデバイスにしきい値レベルよりも低い電流を加えることにより、少なくとも１つのＣＭＯＳと一体化されたＺｎＣｄＳスイッチングデバイスのプログラム状態の混乱を防ぐ。
【００１１】
幾つかの実施例によると、前記コンフィギュラブル回路デバイスが、ＬＳＩ、ＦＰＧＡ、ＣＭＯＳ ＦＰＧＡ、ＦＰＧＡプログラム可能なインターコネクト、クロスポイント・スイッチングデバイス（ＣＰＤｓ）、ＦＰＧＡ Ｉ／Ｏ回路、ＦＰＧＡロジックブロック、ＦＰＧＡメモリ回路、ＦＰＧＡロジック回路、複数のインプットと複数のアウトプット有するロジック回路を使用するように設定されたロジックブロック、、ＰＬＡ、あるいは集積回路からなる。他の実施例によると、前記ＺｎＣｄＳスイッチングデバイスが、２あるいはそれ以上のターミナルを持つように構成されている不揮発性デバイスである。更に他の実施例では、前記ＺｎＣｄＳスイッチングデバイスが、２あるいはそれ以上のターミナルを持つように構成されている不揮発性デバイスである。また他の実施例によると、ＺｎＣｄＳスイッチングデバイスは、オン抵抗が約１５０Ωより小さく、５０Ωより小さく、４０Ωより小さく、あるいは３０Ωより小さく設定されている。幾つかの実施例において、前記ＺｎＣｄＳスイッチングデバイスは、少なくとも３ヶ月あるいは少なくとも６ヶ月の実質的に一定なデータ保持時間を有し、前記ＺｎＣｄＳスイッチングデバイスは、２０ｍＡを超え、３０ｍＡを超え、あるいは４０ｍＡを超えるように構成されている。他の実施例において、ＺｎＣｄＳスイッチングデバイスは、約１ｋΩより小さいオン抵抗を有するメモリデバイスを含む。また他の実施例において、前記システムは、対応するデバイスのしきい値電流レベルよりも電流を下げるために前記ＺｎＣｄＳスイッチングデバイスに結合された障害防止回路を含む。幾つかの実施例において、前記システムは、ＣＭＯＳ ＦＰＧＡを含み、前記障害防止回路は、前記ＺｎＣｄＳスイッチングデバイスに電流制限効果を与えるためのＣＭＯＳ ＦＰＧＡのロジックブロックにおける電流制限デバイスを含む。他の実施例において、電流制限デバイスは、ＺｎＣｄＳスイッチングデバイスのインプットと結合されたＣＭＯＳ回路を含み、電流制限デバイスは、コネクター・トランジスタの幅が、定められた幅あるいはそれ以下、約５マイクロメータあるいはそれ以下、約１マイクロメータあるいはそれ以下、約３／４マイクロメータあるいはそれ以下、あるいは約１／２マイクロメータあるいはそれ以下の短縮して設定されたコネクター・トランジスタを含む。他の実施例において、オンからオフへのプログラミングのしきい値電流が、オフからオンへのプログラミングに使用される過電流プログラミング方法の過電流レベルが増加するにつれて増加される。他の実施例において、前記過電流プログラミング方法の過電流レベルが上昇するにつれて、前記しきい値電流が２倍になる。
【発明の効果】
【００１２】
幾つかの実施例において、ＺｎＣｄＳメモリデバイスの「過電流プログラミング方法」が開示されている。幾つかの実施例によると、「過電流プログラミング方法」は、例えば、チタン酸化物（Ti-oxide）、ニッケル酸化物（Ni-oxide）、タングステン酸化物（W-oxide）、又は銅酸化物（Cu-oxide）等の低オン抵抗を有する他のメモリデバイスを含む多様な他のアプリケーションにも適用することができる。幾つかの実施例によると、過電流プログラミング方法を一例として、６ヶ月以上のデータ保持が可能になり、ＺｎＣｄＳメモリデバイスなどのメモリデバイスのオン抵抗を下げることも可能である。実施例によると、ＦＰＧＡアプリケーションなどのコンフィギュラブル回路のＺｎＣｄＳメモリデバイスが開示されている。幾つかの実施例によると、「１ｋΩ」より低いオン抵抗を持つメモリデバイスが提供されている。幾つかの実施例によると、一例として、６ヶ月以上のデータ保持が可能であり、ＺｎＣｄＳメモリデバイスなどのメモリデバイスのオン抵抗を低減することも可能である。
【００１３】
幾つかの実施例によると、一例として、ＺｎＣｄＳメモリデバイスは、オーバーヘッド面積、電力、及び／又はＦＰＧＡのレンテンシーを（例えば、大幅に）低減させることができるスイッチング（例えば、ＣＰＤ（クロスポイントデバイス））及び／又はＦＰＧＡアプリケーションのロジックのための新しい特性を持つ。幾つかの実施例において、一例として、ロジックオペレーション中に起こる多様な障害の不利点は、新しいＦＰＧＡ回路（例えば、ＣＰＤ）に対する電流制限で対処することができる。幾つかの実施例によると、一例として、電流制限は、制限された幅（例えば、狭い幅）のＣＭＯＳトランジスタを使用するか、あるいはロジックブロック内で実行される。
【００１４】
各種実施形態の上述した及び/又は他の態様、特徴、及び/又は利点は、添付図面と併せて以下の説明によってより理解される。各種実施形態は、場合によっては、異なる態様、特徴及び/又は利点を含み及び/又は除くことがある。また、各種実施形態は、場合によっては、他の実施形態の１つあるいは１つ以上の態様あるいは特徴を組み合わせるものがある。特定の実施形態の態様、特徴及び/又は利点は、他の実施形態あるいは請求項を限定するものと解釈されるべきではない。
【図面の簡単な説明】
【００１５】
【図１（ａ）】図１（ａ）は、ＦＰＧＡのアーキテクチャーと関連するクロスポイント・スイッチングデバイス（ＣＰＤ）を説明する図である。
【図１（ｂ）】図１（ｂ）は、ナノメートル・スケールのクロスポイント・スイッチングデバイス（ＣＰＤ）をＦＰＧＡのスイッチブロックにおけるインターセクションに適用した例を説明をする図である。
【図２（ａ）】図２（ａ）は、本発明に係る不揮発性のスイッチングデバイスの実施例を説明する図である。
【図２（ｂ）】図２（ｂ）は、本発明に係る不揮発性のスイッチングデバイスの実施例をＦＰＧＡに一体化する例となる技術を説明する図である。
【図２（ｃ）】図２（ｃ）は、本発明に係る不揮発性のスイッチングデバイスの実施例の典型的な電流−電圧特性を説明する図であり、図２（ｂ）、図２（ｃ）及び図３は、とりわけ、ＺｎＣｄＳからＣｕＳ−ＣＰＤの利点を説明する図である。
【図３】図３は、ＺｎＣｄＳとＣｕＳ−ＣＰＤの抵抗特性を説明する図である。
【図４】図４は、とりわけ、本発明に係るＺｎＣｄＳ ＣＰＤの実施例の典型的な障害データを説明する図である。
【図５】図５は、とりわけ、本発明に係るＣＭＯＳ ＦＰＧＡの電流制限回路の実施例を説明する図である。
【図６（ａ）】図６（ａ）は、本発明に係るＣＰＤ実施例の「オンからオフへの」プログラミングのしきい値電流の典型的な特徴的傾向を説明する図である。
【図６（ｂ）】図６（ｂ）は、本発明に係る不揮発性のスイッチングデバイスのもう一つの実施例を説明する図である。
【図７】図７は、本発明に係る実施例の「オンからオフへの」プログラミングのしきい値電流の典型的な特徴的傾向を説明する図である。
【図８】図８は、本発明に係るＣＰＤ実施例の典型的な抵抗特性を説明する図である。
【図９】図９は、典型的なＬＳＩを説明する図である。
【発明を実施するための形態】
【００１６】
本発明は、多様な形態で実施されるが、本開示は、本発明の原理の例を提供するもので、そのような例は、本発明を本書において記述及び／又は説明される実施例に限定するものであると理解されるべきではない。
【００１７】
幾つかの実施形態によると、ＺｎＣｄＳメモリデバイスの「過電流プログラミング方法」が開示されている。幾つかの実施形態によると、「過電流プログラミング方法」は、例えば、チタン酸化物（Ti-oxide）、ニッケル酸化物（Ni-oxide）、タングステン酸化物（W-oxide）、又は銅酸化物（Cu-oxide）等の金属酸化物メモリのような、低オン抵抗を有する他のメモリデバイスを含む多様な他のアプリケーションで／に適用することができる。幾つかの実施形態によると、一例として、過電流プログラミング方法は、６ヶ月以上データ保持が可能であり、かつ／又はＺｎＣｄＳメモリデバイスなどのメモリデバイスのオン抵抗をも低減することが可能である。幾つかの実施形態によると、ＦＰＧＡアプリケーションなどのリコンフィギュラブル回路用のＺｎＣｄＳメモリデバイスが開示されている。幾つかの実施形態において、「１ｋΩ」より低いのオン抵抗を有するメモリデバイスが提供されている。幾つかの実施形態によると、一例として、コンフィギュラブル回路用のＺｎＣｄＳメモリデバイスは、６ヶ月以上のデータ保持が可能で、かつ／又はオン抵抗も低減できる。
【００１８】
幾つかの実施形態によると、一例として、ＺｎＣｄＳメモリデバイスは、オーバーヘッド面積、電力、及び／又はＦＰＧＡのレンテンシーを（例えば、大幅に）低減させることができるスイッチング（例えば、ＣＰＤ（クロスポイントデバイス））かつ／又はＦＰＧＡアプリケーションのロジックのための新しい特性を持つ。幾つかの実施形態において、一例として、ロジックオペレーション中に起こる多様な障害の不利点は、例えば新しいＦＰＧＡ回路への電流制限で対処することができる。幾つかの実施形態によると、一例として、電流制限は、制限された寸法（例えば、幅）のＣＭＯＳトランジスタなどの内部デバイスを使用する、かつ／又は、例えば、ＦＰＧＡ回路のロジックブロック内で実行される。
【００１９】
１．ＦＰＧＡへのナノメートル・スケールのクロスポイント・スイッチングデバイスの応用とその問題
ＡＳＩＣｓ（特定用途向け集積回路(Application Specific Integrated Circuits)）は、その特定の設計のために特別に作られたセミコンダクタデバイスを使用する。これに対して、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Arrays (ＦＰＧＡ)）は、プログラム可能なインターコネクトを介して接続された中立あるいはコンフィギュラブル・ロジック・ブロック（ＣＬＢ）のマトリクスを基盤にするプログラム可能なセミコンダクタデバイスである。ＦＰＧＡは、望ましいアプリケーションあるいは機能要求に従ってプログラムすることができる。ＦＰＧＡの応用は、大規模集積回路（ＬＳＩ）の分野で増大している。
【００２０】
ＣＬＢは、ＦＰＧＡの基本ロジックユニットになることができ、正確な特性は異なるが、ＣＬＢは、コンフィギュラブルスイッチ・マトリクス（例えば、インプットが４あるいは６あるもと）、幾つかの選択回路（例えば、ＭＵＸなど）、及びメモリエレメント（例えば、簡単なフリップフロップあるいはより複雑なメモリエレメント）を含む。スイッチマトリクスは、非常に柔軟で、ロジック（例えば、組み合わせ）、シフトレジスタ、ＲＡＭ等に対応できるように設定できる。
【００２１】
ＣＬＢは、ＦＰＧＡにロジック機能を提供することができ、柔軟なすなわちプログラム可能なインターコネクトがＣＬＢ間およびＩ／Ｏへ行き来するシグナルを転送する。従来のコンフィギュラブルＬＳＩは、パストランジスタ１０とＳＲＡＭセル１２すなわちフリップフロップ回路で構成されるプログラム可能なスイッチ回路を使用する、図１（ａ）に示されるようなＦＰＧＡを使用してＬＳＩをリコンフィギュアーすることができる。リコンフィギュラブルＬＳＩでは、設計者が部分的に回路を変更して再加工することを回避すること出来る。しかしながら、そのようなプログラム可能なスイッチ回路は、動作速度を低下させることができる高オン抵抗である（例えば、１ｋΩから２ｋΩ）。例えば、パストランジスタのオン抵抗が数ｋΩもあるために、ＣＬＢ間のインターコネクトの遅れが大きくなる可能性がある。更に、そのようなプログラミング可能なＳＲＡＭスイッチ回路は、広い面積をとる（例えば、１２０ｆ２ないし１６０ｆ２、但しｆ２は、最小構造サイズ）。最小構造サイズは、チップの製造プロセスにおいて実際に構成される最小構造寸法である。ＳＲＡＭスイッチは大きいため、ＳＲＡＭスイッチの数を低減しあるいは最小化するために、各ロジックセル（例えば、ＣＬＢ）は、高度な機能性を持ち、従って、サイズも大きい。大きなスイッチ及びロジックセルは、チップのサイズが大きくなり（例えば、高価格チップ）、セル使用効率が下がる。
【００２２】
ＦＰＧＡのチップ面積の大部分（例えば、半分以上）は、プログラマブル・インターコネクトにおける大量のＳＲＡＭベースのスイッチ回路であり、動作速度は、ＣＬＢのゲート遅延よりもむしろ主としてスイッチ回路のインターコネクション（例えば、ＲＣ遅延）によって決定される。そのような状態は、プログラミング可能なインターコネクト（例えば、スイッチブロック）がコンフィギュラブルＬＳＩ及び／又はＦＰＧＡの面積、遅延及び／又はパワーのオーバーヘッドに対応あるいはそれらを低減するようにさせる。
【００２３】
ＦＰＧＡの面積、遅延及び電力のオーバーヘッドはＡＳＩＣに比べて大きいが、初期開発費（例えば、経常外費用）は安くて回路とシステム設計の応答時間は、ＡＳＩＣに比べてとても短い。更に、トランジスタのサイズが縮まるにつれてＡＳＩＣのマスクコストとリソグラフィーのコストが上がり続けている。ＦＰＧＡの面積、遅延及び電力のオーバーヘッドが低減できれば、ＡＳＩＣに対する優位性は更に高まる。
【００２４】
図１（ａ）と図１（ｂ）は、とりわけ、ナノメートル・スケールのクロスポイントスイッチングデバイスをＦＰＧＡに応用したものを示す図である。図１（ａ）に示すように、ＣｕＳメモリデバイス１４をナノメートル・スケールのクロスポイント・スイッチングデバイス（ＣＰＤ）として使用することでＦＰＧＡオーバーヘッドを大幅に低減させられることが報告されている。引用文献［ａ］を参照。
【００２５】
図１（ｂ）に示すように、二端子個体電解質スイッチ１４は、二電極（例えば、銅(Cu)と白金(Pt)）の間のＣｕ−イオン導電体である硫化銅（Ｃｕ２Ｓ）で構成されている。図１（ｂ）の二端子Ｃｕ２Ｓスイッチは、（例えば、スイッチブロックにおける）２つの金属層１６、１８間の穴の面積の範囲内に形成されるため、２つのワイヤーのクロスポイントでのアレンジに必要な面積は、４ｆ２まで小さくても良い。もう一つの方法として、パストランジスタは、ＦＰＧＡのＣＰＤを形成するために各二端子Ｃｕ２Ｓスイッチと接続してもよい。その場合、ＣＰＤをプログラムするのに追加的なプログラミング回路が使用されることがある（例えば、１列ずつ）。
【００２６】
二端子Ｃｕ２Ｓスイッチ１４は、ナノメートル・スケールの金属ブリッジが電圧バイアスによってＣｕ２Ｓ内に現れたあるいは消えた場合に、オンあるいはオフになる。逆電圧が第１電極（Ｐｔ）に印加された場合、Ｃｕ２ＳにおけるＣｕ＋イオンが第１電極（Ｐｔ）にて中和されて沈殿する。Ｃｕ＋イオンは、Ｃｕ電極から供給されることがある。沈殿したＣｕは、２つの電極間に伝導体を形成し、伝導性をオン状態に変える。正電圧が印加されると、その導電体（沈殿したＣｕイオン）は、イオン化されて分解され、伝導性をオフ状態に変える。各状態（例えば、オン／オフ）は、不揮発性であり、その２つの状態の間を繰り返し切り替えることが可能である。また、ＣｕＳメモリのオン抵抗は、約５０Ωであり、ＳＲＡＭベースのパストランジスタよりも大幅に低い。
【００２７】
しかしながら、ＣｕＳメモリデバイスは、ＦＰＧＡに実際に使用するには様々な不利点がある。図２（ｃ）に示されるように、１つの不利点は、ＣｕＳメモリデバイススイッチング電圧は、例えば、オンからオフへのしきい値電圧は、０．１Ｖ以下であり、ＣＭＯＳ ＦＰＧＡのＣＭＯＳアウトプット電圧よりもかなり低いことである。オンからオフへの低しきい値電圧は、図１（ｂ）に示されるように、デバイスの状態に障害を起こしてをＣＰＤをオフ状態からオン状態にする。ＦＰＧＡに使用するには、例えば、ＣｕＳ ＣＰＤデバイスは、ロジックブロックを接続することができる、スイッチングブロックにおける交差信号ラインなどのプログラム可能なインターコネクトにおいて使用される。従って、ＣＭＯＳレベルのアウトプット電圧を持つ信号が、定期的に送信される。図１（ｂ）は、ＣｕＳメモリデバイスに応用されている連続的なパルス信号を示すものである。更に、ＣｕＳメモリデバイスのオフからオンへのスイッチング電圧は約−０．２Ｖであり、その２つの状態の間のスイッチング電圧（０．３ボルト未満）は、ロジック信号を使用することによるスイッチのオンあるいはオフの切り替えを防ぎあるいは減らすためにロジック回路の作動電圧より高くすべきである。
【００２８】
もう１つの不利点は、ＣｕＳメモリのオン状態の保持が短いことである。プログラムした後、オン抵抗は徐々に増加し、３ヶ月以内にオフ抵抗レベル近くに達する可能性がある。引用文献［ａ］を参照。また、ＣｕＳは、バンドギャップが狭い半導体であるため、低いオフ抵抗によって引き起されることがある比較的大きな漏洩電流を有する。少なくともそれらの不利点は、ＦＰＧＡアプリケーションでは実質的な問題であるため、ＣｕＳベースのナノメートル・スケールのＣＰＤはＦＰＧＡには使用することはできない。
【００２９】
ＺｎＣｄＳ−ＣＰＤの利点
本発明の実施形態は、ＦＰＧＡのＺｎＣｄＳベースのデバイス（例えば、ＣＰＤ）に関するものである。本発明に係るＺｎＣｄＳベースのデバイスの実施形態は、「過電流プログラミング方法」及び／又は「電流制限」方法（例えば、ＣＭＯＳトランジスタを使用するもの）により得ることが可能であるＦＰＧＡの長期信頼性及び／又は構造安定性を得ることが出来る。ＺｎＣｄＳデバイスは、不揮発性メモリ回路のために提案されている。引用文献［ｂ］及び引用文献［ｃ］を参照。図２（ａ）ないし図３は、とりわけ、ＣＰＤなどのＦＰＧＡのＺｎＣｄＳからＣｕＳの利点を説明する図である。
【００３０】
ＺｎＣｄＳは、固体電解質メモリとして使用され得る。ＺｎＣｄＳスイッチングデバイスの作動は、ＡｇＧｅＳｅ（引用文献［ｄ］を参照）とＣｕＳ（引用文献［ａ］を参照）を使用するデバイスと同様である。作動中、幾つかの金属イオンが固体電解質フィルムを通って移動して金属は、陰極コンタクトと固体電解質フィルムのインターフェースで分離する。その結果、分離により伝導ブリッジが形成される（例えば、第１と第２電極を接続するため）。
【００３１】
図２（ａ）は、１つの実施形態に係るスイッチデバイスの代表的な構造を示す図である。図２（ａ）に示されるように、第１電極２２ａ（例えば、陰極コンタクト）に逆電圧が印加されたとき、金属イオンが分離し次いで第２電極２２ｃ（例えば、陽極コンタクト）側で固体電解質フィルム内に連続的に沈殿する。電解質層あるいはフィルム（例えば、ＺｎＣｄＳ）が完全に交差されたとき、スイッチングデバイスは、オン状態になる。そのようなオン状態は、電源がオフでデバイスに電圧がかかっていない状態でも維持できる。正電圧が第１電極２２ａに加えられた場合、伝導ブリッジ２２ｄにおける金属イオンは、非導電ギャップ２２ｅが現れるまでイオン化されてスイッチングデバイスはオフ状態に変わる可能性がある。そのようなオフ状態は、電源がオフでデバイスに電圧がかかっていない状態でも維持できる。図２（ａ）の双方向の矢印２３で示されているように、ＺｎＣｄＳ（例えば、Ｚｎ０．４Ｃｄ０．６Ｓ）スイッチングデバイスは、確実かつ繰り返しオンとオフ状態の間を変換できる。
【００３２】
実施例
実施例に係る典型的なクロスポイントデバイスは、０．２５マイクロメータＣＭＯＳプロセス技術を使用して開発されたＦＰＧＡテスト回路上に作成された。図２（ｂ）に示されているように、代表的な二端子ＲＦスパッタＺｎ０．４Ｃｄ０．６Ｓデバイス２５は、ＣＭＯＳ ＦＰＧＡ回路の上部に白金下部電極と銀上部電極（例えば、３マイクロメータｘ３マイクロメータ）を使用した。図２（ｂ）は、実施例に係るデバイス（例えば、ＣＰＤ）に使用することができるＮＭＯＳ技術（例えば、トランジスタ）を使用した単一デバイス２７の代替例を示すものである。
【００３３】
図２（ｂ）に示されるように、組み立てられたクロスポイントデバイス２５の断面概略図２９ａは、単一の追加金属層Ｍ３を使用して実施され、ＦＰＧＡ回路の上に設置され得る。この構成は、ＦＰＧＡ回路の総合サイズを小さくすることができる。しかしながら、実施例は、典型的なＺｎＣｄＳデバイスは、ＦＰＧＡ回路の選択層の中に（例えば、中部にあるいは相互間に）組み込まれ得るものであるため、これに限定されるものではない。更に、典型的なＺｎＣｄＳスイッチングデバイスは、隣接する他のＦＰＧＡ回路に組み込まれてもよい。ＣＭＯＳチップ上に一体化されたクロスポイントＺｎＣｄＳスイッチングデバイスの斜視図が走査型電子顕微鏡（ＳＥＭ）像２９ｂとして図２（ｂ）に示されている。
【００３４】
図２（ｃ）は、組み立てられたクロスポイントＺｎＣｄＳスイッチングデバイスの電流−電圧特性を説明する図である。図２（ｂ）に例示されるように、電流−電圧特性は、ヒステリシス曲線を説明するものである。オフからオンへのスイチィング電圧は、およそ−０．６Ｖの範囲内である。オンからオフへのスイッチング電圧は、約０．３Ｖの範囲である。
【００３５】
図３は、ＺｎＣｄＳ ＣＰＤとＣｕＳ ＣＰＤの典型的な抵抗特性を比較する図である。図３に示されているように、ＺｎＣｄＳ ＣＰＤのオン抵抗は、約１５０Ωで、ＣｕＳデバイスのそれ（即ち、５０Ω）よりも高い。ＺｎＣｄＳ ＣＰＤのオフ抵抗は、ＣｕＳデバイスのそれよりもわずかに高い。その差異を説明するのに如何なる特定の理論に依存されたり縛られたりすることを意図するものではないが、ＣｕＳのバンドギャップ（即ち、１ｘ１０８Ω）よりも大きいＺｎＣｄＳのバンドギャップが原因である場合がある。ＺｎＣｄＳ ＣＰＤオフ抵抗は、（例えば、ＺｎＣｄＳフィルムを通して）漏れ電流で左右されるためデバイスエリアに依存することが出来る。しかしながら、ＺｎＣｄＳ ＣＰＤオン抵抗は、電極の間の電解質フィルムに形成された導体（例えば、伝導ブリッジ）のサイズは、クロスポイントデバイスのそれよりも小さいため、デバイスエリアに依存しない独立することが出来る。引用文献［ｂ］を参照。図３に示されているように、オフ抵抗のオン抵抗に対する比率は、クロスポイントデバイスのサイズが減少して１平方マイクロメータ未満のデバイスエリアに関して大きさが５乗（即ち１０５）を超えた値に達するにつれて大きくなる。そのような特徴は、ＦＰＧＡの総合電流消費は、ＦＰＧＡデザインあるいはシステムにおけるクロスポイントデバイスの大きな数値（例えば、１００万以上）の漏えい電流（例えば、オフ抵抗）に強く依存することがあるため、クロスポイントデバイスに非常に好ましい。
【００３６】
３． オフ状態のＣＰＤの障害問題の解決法
本発明の幾つかの実施例において、オフからオンへのしきい値電圧は、図２（ｃ）に示されるように、ＤＣ測定で約０．３Ｖである。ＺｎＣｄＳスイッチングデバイスのオフからオンへの電圧は、（例えば、ＦＰＧＡ内の）対応するロジック回路の典型的な作動電圧より非常に低いことがある。例えば、オフからオンへの電圧は、ＦＰＧＡにおいてＣＭＯＳの供給電圧（例えば、０．８から１．５Ｖ）よりもずっと低い。図４と図５は、とりわけ、本発明の実施例に係るオフ状態のＣＰＤの障害問題に対処する回路と方法を説明する図である。
【００３７】
ＣＭＯＳ ＦＰＧＡにおけるＣＰＤが、図１（ａ）に説明されている典型的な連続的パルス信号に抵抗するために強い耐久力を持つことは望ましい。図４は、ＺｎＣｄＳ ＣＰＤの実施例のＡＣバイアス障害テスト（例えば、ストレステスト）の結果のデータを説明するものである。図４に示されているように、オフ状態のＣＰＤ状態の障害は、１マイクロ秒の期間の０．５Ｖのパルス応用ではみられなかったが、１マイクロ秒の期間の１Ｖのパルス応用では障害がみられた。
【００３８】
幾つかの実施例によると、ＣＰＤのオフ状態の障害問題を含む、固体電解質デバイスを含む多様な不利点に対処するために、障害防止ユニットが使用され得る。幾つかの実施例において、障害防止ユニットは、電流制限デバイスを含むものであっても良い。望ましくは、電流制限デバイスは、コンフィギュラブル回路の作動中に対応するデバイスのしきい値電流よりも電流を下げることができる。本発明によると、しきい値を超える電圧が対応するデバイスに印加されても、電流がデバイスの電流のしきい値よりも少ないと、デバイス状態は（例えば、誤って）変更されない。
【００３９】
１つの実施例において、障害防止回路は、ＣＰＤを通じて、無防備の設定あるいは状態（例えば、典型的なＺｎＣｄＳデバイスでは約１０ｍＡ）において起こる、ＣＰＤデバイスをオフ状態からオン状態に変換するのに十分なレベルより低く、インプット信号の最大あるいは高電流レベルを下げることができる。
【００４０】
図５は、本発明に係るＣＭＯＳ ＦＰＧＡの電流制限回路を含むことができる障害防止回路の実施例を説明するものである。図５にすように、この電流制限デバイスは、少なくとも１つの電流制限ユニット（例えば、電流制限トランジスタ）を含むものであっても良い。典型的な障害防止回路（例えば、ＣＭＯＳの電流制限ユニット）は、望ましくは限界寸法特性を持つ。典型的な電流制限トランジスタ５２と５４は、幅が１マイクロメータであっても良い。好ましくは、電流制限トランジスタ５２と５４は、ＣＰＤを通じて最大電流（例えば、高レベルあるいは動作電流）を前記しきい値電流以下に低減することができる。１つの実施例において、電流制限トランジスタの最大オン電流（第１電流）は、プログラマブルＺｎＣｄＳスイッチングデバイスの最小電流（第２電流）よりも小さい。図５に示すように、電流制限トランジスタ５２と５４は、ＣＰＤ５８を介して電流を、ＣＰＤをオフ状態からオン状態に変更するのに必要なレベル（例えば、約１０ｍＡ）よりもずっと低い約６０マイクロアンペアに下げる。従って、ＣＰＤにデバイスのしきい値電圧以上の電圧（例えば、ＣＭＯＳ ＦＰＧＡ電圧）が印加されても、電流がしきい値電流よりも低い場合、ＣＰＤ状態は変更できない。従って、障害防止回路の実施例は、障害すなわちＣＭＯＳ ＦＰＧＡにおいて発生する状態遷移の誤りを低減することができる。例えば、１Ｖパルス１マイクロ秒パルス・ストレス・テストは、障害防止回路の実施例（例えば、「ＣＭＯＳによる電流制限効果」）を組み入れているＣＰＤにおいて誤りを発生させなかった。そのような電流制限回路は、必要な場合バイパスとして設定（例えば、内部あるいは外的統制）することができる。
【００４１】
６０マイクロアンペアの典型的な電流制限は、長期的な考慮をもとに選択された。６０マイクロアンペアという典型的な電流制限は、長期的（例えば、１年以上）及びマルチステップ（例えば、１００万サイクル以上）な大きな障害に対する耐性を考慮して選択された。従って、図５に示されたトランジスタの幅は、好ましくはできるだけ低減されて、本実施例においてはそれらの基準を使用して１マイクロメータの幅が選択された。しかしながら、本発明に係る実施例は、これらの実施例の開示によって限定されるものではない。例えば、トランジスタの幅は、所定幅あるいはそれ以下の、約５マイクロメータ以下、約１マイクロメータ以下、約３／４マイクロメータ以下、あるいは約１／２マイクロメータ以下などでもよい。
【００４２】
図５は、ロジックブロック間のプログラム可能なインターコネクトにおける障害を制御するためのロジックブロック内の典型的な障害防止回路を説明するものであるが、本発明は、それに限定されない。例えば、障害防止回路の実施例は、単一のスイッチブロック、単一のスイッチブロック内の複数のＣＰＤ、複数のスイッチブロック等のＣＬＢの間に提供され得る。さらに、ＺｎＣｄＳスイッチングデバイスの実施例（例えば、多入力のＬＵＴベースのロジックセル回路、加算器、乗算器、ＦＦＴコンパイラー、ＦＩＲフィルター等）を組み込むＦＰＧＡロジックブロック及び／又はＩ／Ｏブロックのエレメントは、本発明に係る障害防止回路の実施例を組み込むことができる。
【００４３】
４． オン状態のＣＰＤの長期保持問題の解決法
図６（ｂ）は、本発明に係る不揮発性スイッチングデバイスの別の実施例を説明する図である。電極と固体電解質フィルムの特徴は、図２（ｂ）の実施例と同様のものであるためその詳細な説明は省略する。しかしながら、少なくともＺｎＣｄＳフィルムあるいは層において電極の間（例えば導体ブリッジ、フィラメント）に形成される導体及び／又は図６（ｂ）の実施例を多様に組み込むデバイスの特徴は、図２（ａ）の実施例とは好ましくは異なる。
【００４４】
図６（ｂ）の実施例に示されているように、ＺｎＣｄＳにおいて形成された銀（Ａｇ）フィラメント（例えば、導体）のサイズは、幾つかの実施例と較べて相対的に増大することができる。更に、図８に示すように、（例えば、オフからオンへのプログラミングあるいは図２（ｂ）の実施例の最小電流などの一般プログラミングによる）幾つかの実施例においてオン抵抗は約１５０Ωであるが、図６（ｂ）の実施例のオン抵抗は、１５０Ωより低くすることができる。図８に示すように、少なくとも１つの実施例のオン抵抗（例えば、０．２５Ａターンオン電流）は、好ましくは約３０Ωまで低くなる。図３に示されているように、本発明に係る１つの実施例の３０Ωのオン抵抗は、ＣｕＳスイッチのそれよりも低い。
【００４５】
更に、図６（ｂ）のＺｎＣｄＳスイッチングデバイスの実施例で「オフからオンへの」プログラミングのしきい値電流を上げることができる。本発明に係る実施例の「オンからオフへの」プログラミングのしきい値電流を上げる典型的な特徴が図６（ａ）に示されている。「オンからオフへの」プログラミングのしきい値が上げられるにつれて、対応するデバイスのオン状態の安定性も向上あるいは改良される。
【００４６】
以下は、本発明に係るナノメートル・スケールのスイッチングデバイスを形成する方法の実施例に関する説明である。例えば、その方法の実施例は、図６（ｂ）のＺｎＣｄＳスイッチングデバイスの実施例を形成するのに使用されそれを使って説明される。図６（ｂ）に示すように、ＺｎＣｄＳスイッチングデバイスは、ＬＳＩ回路等を設定しあるいは再構成するために使用される可能性のある対応するプログラム可能なスイッチ回路を設定しあるいは「プログラミング」する場合に過電流プログラミング方法を使って形成される。例えば、「過電流プログラミング法」は、好ましくはオフからオンへのプログラミングのためにしきい値よりもずっと大きい電流を送信しすなわち流すために作動する。一般的に、ＦＰＧＡプログラム可能なインターコネクトのプログラミング回路などの既知の回路は、本発明に係る過電流プログラミング法の実施例を実行するのに使用される。過電流プログラミング法が「オフからオンへの」プログラミングに応用された場合、過電流が上げられるにつれて、「オンからオフへの」プログラミングのしきい値電流も上げられて、それは、オン状態の安定性が改良できることを意味する。上述のとおり、、図６（ｂ）のＺｎＣｄＳデバイスの典型的な傾向を説明する図６（ａ）において傾向が表示されている。「過電流プログラミング法」は、データ長期保持にも効果的でもある。例えば、「過電流プログラミング法」は、オン状態のＺｎＣｄＳに基づいたデバイスのデータ保持時間の延長に効果的であった。
【００４７】
図７は、過電流でプログラムされたＺｎＣｄＳ―ＣＰＤを示す図であり、オン抵抗が明らかに変化することなく６ヶ月以上の長期保持が可能である。反対に、ＣｕＳのオン抵抗は、経時的に増加し、最終的には３ヶ月以内に不安定あるいはオフ抵抗レベルに達する。引用文献［ａ］を参照。さらに、過電流プログラミング方法は、ＣｕｓベースのＣＰＤの保持を改良するには効果的ではないとされた。そのような結果を説明するのに特定の理論には頼らないが、ＣｕＳ−ＣＰＤのしきい値電圧が低すぎること及び／又は銀（Ａｇ）イオンがＣｕＳフィルムにおいて移動しやすいことが原因あるいはそれらに関係する可能性がある。
【００４８】
本発明の実施例によると、固体電解質メモリベースのＣＰＤのオフ状態の保持は、ＦＰＧＡの使用に十分であるようにすることができる。更に、本発明の実施例に係るオフ状態のＣＰＤの安定性の不利点（あるいは利点が減ること）はない。
【００４９】
また、本発明の実施例は、ＣＰＤのオン抵抗を下げるために過電流プログラミング法を使用することができる。そのような違いを説明するのに如何なる特定の理論には頼らないが、ＺｎＣｄＳにおいて形成しているナノメートル・スケールのスイッチ導体（例えば、銀（Ａｇ）フィラメント）のサイズが、図６ｂに示されているように過電流プログラミングとともに増大し、オン抵抗も対応して低下することを考慮するべきである。図８に表示されているように、一般プログラミングによる幾つかの実施例のオン抵抗は、約１５０Ωであり、そのオン抵抗は、（約３０Ωまで）下げることが可能である。
【００５０】
図９は、少なくとも１つの典型的なＦＰＧＡを含む典型的なＬＳＩの一部分を説明するブロック図である。典型的ＦＰＧＡは、インプット／アウトプット・モジュール（ＩＯＭ）、ＣＬＢなどの複数のアレンジされた（例えば、アレイ）ロジック機能回路（ＣＬＢ）、ＣＬＢの相互接続の資源、そして設定メモリを含む。ＩＯＭは、デバイスの周囲に沿って配置され、ＦＰＧＡの内部コンポーネントと外部接続間のインターフェースを提供する。インターコネクト資源は、ＣＬＢとＩＯＭを接続し、インターコネクトライン、プログラム可能なインターコネクトポイント（ＰＩＰ）及びスイッチング・マトリクス（ＳＷ）を含むものであっても良い。ＰＩＰとスイッチング・マトリクスは、ＣＬＢの間あるいはＣＬＢとＩＯＭとの間に特定のパスを形成するためのインターコネクトラインを接続する。ＰＩＰとスイッチング・マトリクスは、設定メモリにおけるメモリセルにより接続するようにプログラムすることが可能である。
【００５１】
それぞれのＣＬＢは、アレイに配置されて複数のインプット及び少なくとも１つのアウトプットを含む。従って、複数のロジック機能回路ＣＬＢ１１２が示されている。図９において９つのロジック機能回路が、３つの列と３つの列のマトリクスとして配列してあるが、当該技術分野における通常の知識を有する者は、数々の任意のサイズ（及び／又は深さ）を検討することができることを理解するであろう。多様な高性能なロジック回路（例えば、多入力のＬＵＴベースのロジックセル回路、加算器、乗算器、ＦＦＴコンパイラー、ＦＩＲフィルター等）が１つあるいはそれ以上のＣＬＢにより実施される。
【００５２】
ＦＰＧＡは、集積回路の対応するＩ／Ｏパッド１１６と通信し、及びＦＰＧＡと外部の世界の間のインターフェース（例えば、知られている多様な設定の双方向バッファ回路）を提供するために複数のインプット／アウトプット（Ｉ／Ｏ）モジュールＩＯＭ１１４を使用する。ロジック機能回路のように、１２個のＩＯＭが使われているが、それは概念的なものであり、これに限定されるものではない。所定のＩＣ実施におけるそのようなＩ／Ｏモジュール及びＩ／Ｏパッドの数は、設計上の選択の機能である。
【００５３】
図９に示されているように、集積回路に配置されている一般的なインターコネクト構造は、アレイ内に配置された複数のインターコネクト導体を含むものであっても良い。典型的な一般インターコネクト構造が、ＣＬＢ及びＩＯＭの間を通る横と経の線のネットワークとして例示されている。例示として、水平のインターコネクト導体は、符号１２８で示されたグループ（例えば、４つのグループ）、垂直のインターコネクト導体は、符号１３０で示されたグループ（例えば、４つのグループ）内に示されている。当該技術分野の通常の知識を有する者は、そのようなインターコネクト導体の概念及び／又は物理的分類は、多数の形態のいずれでも良いことを理解できる。
【００５４】
インターコネクト導体は、ユーザーによるプログラム可能なインターコネクトエレメントをプログラムすることで、お互いに、ロジック機能回路のインプット及びアウトプットに、及びＩ／Ｏモジュールのインプット、アウトプット及び制御インプットノードに接続されても良い。それらのエレメントは図９には示されていないが、当該技術分野における通常の知識を有する者は、水平及び垂直コネクターの幾つかの交差点、または水平及び垂直コネクター及びロジック機能回路とＩ／Ｏもモジュールのインプットとアウトプットの交差点に、通常配置されることを認識するであろう。また、多くの場合、水平及び垂直導体は、プログラムされた場合、導体を特別な方法で選択的に伸ばすユーザープログラム可能なインターコネクトエレメントでセグメント化される。ユーザープログラム可能なインターコネクトエレメントは、異なる設定で使用することができるアンチヒューズエレメント、トランジスタ及びメモリ・エレメント・トランジスタを含む数種類がある。上述のとおり、ＺｎＣｄＳベースのデバイスなど本発明に係る多様な実施例は、プログラム可能なインターコネクトエレメントとして作動する。
【００５５】
図９に示されるようなＦＰＧＡデバイスをプログラムするには、ユーザーが、選択されたユーザープログラム可能なインターコネクトエレメントをプログラムして、Ｉ／Ｏモジュールを介して、選択された機能回路のインプットとアウトプット及びＣＬＢのインプットとアウトプットと集積回路のＩ／Ｏパッドを接続する。使用された特定のプログラミングスキームは、使用されたプログラミングエレメントの特定の種類による。あるいは、ロジック機能回路の選択されたもののインプットと、Ｉ／Ｏモジュールの選択されたもののアウトプットノードの間の選択的な直接インターコネクションが使用され得る。
【００５６】
典型的なＦＰＧＡのプログラミング（例えば、プログラミング・ユーザー・プログラム可能なインターコネクトエレメント）は、プログラム及びテスト制御回路１４０が制御する。プログラム及びテスト制御回路１４０は、好ましくは、オフチップからプログラミングデータと制御信号を（例えば、接続されたＩ／Ｏパッド１１６を介して）受け取るために必要な回路を含む。当該技術分野における通常の知識を有するは、ＦＰＧＡあるいは本発明の実施例を実際に実施するのに必要なそのようなＩ／Ｏパッドの数は、設計上の選択と要求によって異なることを認識するであろう。データ及び制御信号は、ＣＬＢ１１２とＩＯＭ１１６の回路機能とそれらの回路接続を明らかにするために集積回路における選択されたユーザープログラム可能なインターコネクトエレメントをプログラムするのに使用される。プログラム及びテスト制御回路１４０は、テストデータを、当該技術分野において知られているようにＣＬＢ１１２に提供し、ＣＬＢから入手するのに使用される。プログラム及びテスト制御回路１４０は、本書において説明した過電流プログラミング法の実施例を実施するのに使用される。
【００５７】
５．結論
本発明に係るＺｎＣｄＳベースのデバイス（例えば、メモリデバイス）の実施例等と方法を組み入れているＦＰＧＡエレメントは、面積オーバーヘッド、電流オーバーヘッド及びレイテンシー（例えばＦＰＧＡ）を低減し、ロジックオペレーション中に障害問題に対処し、オン抵抗特性を低減し、そしてデータ保持を増加することができるコンフィギュラブル回路アプリケーションの新しい特性を提供する。
【００５８】
本発明の実施形態が本書において説明されているが、本発明は、本書において説明される多様な好ましい実施形態に限定されるものではなく、本開示に基づいて当業者が予期すると思われる均等なエレメント、修正、削除、（例えば多様な実施形態の態様の）組み合わせ、適応及び/又は変更されたいずれかのあるいはあらゆる全ての実施形態を含むものである。請求項における限定は、請求項の用語に基づいて幅広く解釈されるものであり、非独占的に解釈されるべきであり、本明細書あるいは本出願の出願手続き中に説明された例に限定されるものではない。例えば、本開示において、「好ましい」という用語は、非独占的であり、「好ましいものではあるが、それに限定されるものではない」という意味を持つ。本開示及び本出願の手続中は、ミーンズ・プラス・ファンクションあるいはステップ・プラス・ファンクション限定は、特定の請求項限定に以下の全ての条件が揃った時にだけ適用される、ａ）「（何々）する手段」あるいは「（何々）するステップ」が明示されている、ｂ）対応する機能が明示されている、及びｃ）構造をサポートする構造、内容あるいは行動が明示されていない場合である。本開示及び本出願の手続中において、「本発明」あるいは「発明」という用語は、本開示内の１つあるいは１つ以上の態様の参考として使用される。本発明あるいは発明という用語は、臨界の特定であると不適切に解釈されるべきではなく、全ての態様あるいは実施形態に適用されるものと不適切に解釈されるべきではなく（即ち、本発明は、当然ながら多数の態様及び実施形態を持つものである）、出願あるいは請求項の範囲を限定するものだと不適切に解釈されるべきではない。本開示及び出願の手続中において、「実施形態」という用語は、態様、特徴、プロセスあるいはステップ、それらのあらゆる組み合わせ、及び/又はそれらのあらゆる部分等を説明するのに使用される。幾つかの例において、多様な実施形態は、重複する特徴を含む場合がある。本開示において、以下の省略された用語が使用されることがある。「e.g.」は「例えば」という意味である。
【００５９】
本発明の具体例のこれら及び／又は他の態様及び実用性は、添付図面と以下の実施例の説明により明確になりより簡単に理解される。
【図１（ａ）】
2013165282.tif 000003
【図１（ｂ）】
2013165282.tif 000004
【図２（ａ）】
2013165282.tif 000005
【図２（ｂ）】
2013165282.tif 000006
【図２（ｃ）】
2013165282.tif 000007
【図３】
2013165282.tif 000008
【図４】
2013165282.tif 000009
【図５】
2013165282.tif 000010
【図６（ａ）】
2013165282.tif 000011
【図６（ｂ）】
2013165282.tif 000012
【図７】
2013165282.tif 000013
【図８】
2013165282.tif 000014
【図９】
2013165282.tif 000015
【手続補正書】
【提出日】平成25年4月15日(2013.4.15)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
幾つかの実施例によると、コンフィギュラブル・システムが提供され、そのシステムは約１ｋΩより低いオン抵抗を有するメモリデバイスを含むものであっても良い。幾つかの実施例によると、そのメモリデバイスは、過電流プログラミング電流を使ってプログラムされるように設定できるコンフィギュラブル・メモリデバイスである。幾つかの実施例において、コンフィギュラブル・メモリデバイスは、ＺｎＣｄＳベースのデバイスに少なくとも２つのターミナル・クロスポイント・スイッチングデバイス（ＣＰＤｓ）を構成するようにさせるＦＰＧＡと、ＺｎＣｄＳベースのデバイスのインプットに接続された電流制限接続トランジスタとを備えている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
幾つかの実施例によると、前記コンフィギュラブル回路デバイスが、ＬＳＩ、ＦＰＧＡ、ＣＭＯＳ ＦＰＧＡ、ＦＰＧＡプログラム可能なインターコネクト、クロスポイント・スイッチングデバイス（ＣＰＤｓ）、ＦＰＧＡ Ｉ／Ｏ回路、ＦＰＧＡロジックブロック、ＦＰＧＡメモリ回路、ＦＰＧＡロジック回路、複数のインプットと複数のアウトプットを有するロジック回路を使用するように設定されたロジックブロック、ＰＬＡ、あるいは集積回路からなる。他の実施例によると、前記ＺｎＣｄＳスイッチングデバイスが、２あるいはそれ以上のターミナルを持つように構成されている不揮発性デバイスである。更に他の実施例では、前記ＺｎＣｄＳスイッチングデバイスが、２あるいはそれ以上のターミナルを持つように構成されている不揮発性デバイスである。また他の実施例によると、ＺｎＣｄＳスイッチングデバイスは、オン抵抗が約１５０Ωより小さく、５０Ωより小さく、４０Ωより小さく、あるいは３０Ωより小さく設定されている。幾つかの実施例において、前記ＺｎＣｄＳスイッチングデバイスは、少なくとも３ヶ月あるいは少なくとも６ヶ月の実質的に一定なデータ保持時間を有し、前記ＺｎＣｄＳスイッチングデバイスは、２０ｍＡを超え、３０ｍＡを超え、あるいは４０ｍＡを超えるように構成されている。他の実施例において、ＺｎＣｄＳスイッチングデバイスは、約１ｋΩより小さいオン抵抗を有するメモリデバイスを含む。また他の実施例において、前記システムは、対応するデバイスのしきい値電流レベルよりも電流を下げるために前記ＺｎＣｄＳスイッチングデバイスに結合された障害防止回路を含む。幾つかの実施例において、前記システムは、ＣＭＯＳ ＦＰＧＡを含み、前記障害防止回路は、前記ＺｎＣｄＳスイッチングデバイスに電流制限効果を与えるためのＣＭＯＳ ＦＰＧＡのロジックブロックにおける電流制限デバイスを含む。他の実施例において、電流制限デバイスは、ＺｎＣｄＳスイッチングデバイスのインプットと結合されたＣＭＯＳ回路を含み、電流制限デバイスは、コネクター・トランジスタの幅が、定められた幅あるいはそれ以下、約５マイクロメータあるいはそれ以下、約１マイクロメータあるいはそれ以下、約３／４マイクロメータあるいはそれ以下、あるいは約１／２マイクロメータあるいはそれ以下の短縮して設定されたコネクター・トラン
ジスタを含む。他の実施例において、オンからオフへのプログラミングのしきい値電流が、オフからオンへのプログラミングに使用される過電流プログラミング方法の過電流レベルが増加するにつれて増加される。他の実施例において、前記過電流プログラミング方法の過電流レベルが上昇するにつれて、前記しきい値電流が２倍になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
幾つかの実施形態によると、ＺｎＣｄＳメモリデバイスの「過電流プログラミング方法」が開示されている。幾つかの実施形態によると、「過電流プログラミング方法」は、例えば、チタン酸化物（Ti-oxide）、ニッケル酸化物（Ni-oxide）、タングステン酸化物（W-oxide）、又は銅酸化物（Cu-oxide）等の金属酸化物メモリのような、低オン抵抗を有する他のメモリデバイスを含む多様な他のアプリケーションで／に適用することができる。幾つかの実施形態によると、一例として、過電流プログラミング方法は、６ヶ月以上データ保持が可能であり、かつ／又はＺｎＣｄＳメモリデバイスなどのメモリデバイスのオン抵抗をも低減することが可能である。幾つかの実施形態によると、ＦＰＧＡアプリケーションなどのリコンフィギュラブル回路用のＺｎＣｄＳメモリデバイスが開示されている。幾つかの実施形態において、「１ｋΩ」より低いオン抵抗を有するメモリデバイスが提供されている。幾つかの実施形態によると、一例として、コンフィギュラブル回路用のＺｎＣｄＳメモリデバイスは、６ヶ月以上のデータ保持が可能で、かつ／又はオン抵抗も低減できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
しかしながら、ＣｕＳメモリデバイスは、ＦＰＧＡに実際に使用するには様々な不利点がある。図２（ｃ）に示されるように、１つの不利点は、ＣｕＳメモリデバイススイッチング電圧は、例えば、オンからオフへのしきい値電圧は、０．１Ｖ以下であり、ＣＭＯＳ ＦＰＧＡのＣＭＯＳアウトプット電圧よりもかなり低いことである。オンからオフへの低しきい値電圧は、図１（ｂ）に示されるように、デバイスの状態に障害を起こしてＣＰＤをオフ状態からオン状態にする。ＦＰＧＡに使用するには、例えば、ＣｕＳ ＣＰＤデバイスは、ロジックブロックを接続することができる、スイッチングブロックにおける交差信号ラインなどのプログラム可能なインターコネクトにおいて使用される。従って、ＣＭＯＳレベルのアウトプット電圧を持つ信号が、定期的に送信される。図１（ｂ）は、ＣｕＳメモリデバイスに応用されている連続的なパルス信号を示すものである。更に、ＣｕＳメモリデバイスのオフからオンへのスイッチング電圧は約−０．２Ｖであり、その２つの状態の間のスイッチング電圧（０．３ボルト未満）は、ロジック信号を使用することによるスイッチのオンあるいはオフの切り替えを防ぎあるいは減らすためにロジック回路の作動電圧より高くすべきである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図５は、本発明に係るＣＭＯＳ ＦＰＧＡの電流制限回路を含むことができる障害防止回路の実施例を説明するものである。図５に示すように、この電流制限デバイスは、少なくとも１つの電流制限ユニット（例えば、電流制限トランジスタ）を含むものであっても良い。典型的な障害防止回路（例えば、ＣＭＯＳの電流制限ユニット）は、望ましくは限界寸法特性を持つ。典型的な電流制限トランジスタ５２と５４は、幅が１マイクロメータであっても良い。好ましくは、電流制限トランジスタ５２と５４は、ＣＰＤを通じて最大電流（例えば、高レベルあるいは動作電流）を前記しきい値電流以下に低減することができる。１つの実施例において、電流制限トランジスタの最大オン電流（第１電流）は、プログラマブルＺｎＣｄＳスイッチングデバイスの最小電流（第２電流）よりも小さい。図５に示すように、電流制限トランジスタ５２と５４は、ＣＰＤ５８を介して電流を、ＣＰＤをオフ状態からオン状態に変更するのに必要なレベル（例えば、約１０ｍＡ）よりもずっと低い約６０マイクロアンペアに下げる。従って、ＣＰＤにデバイスのしきい値電圧以上の電圧（例えば、ＣＭＯＳ ＦＰＧＡ電圧）が印加されても、電流がしきい値電流よりも低い場合、ＣＰＤ状態は変更できない。従って、障害防止回路の実施例は、障害すなわちＣＭＯＳ ＦＰＧＡにおいて発生する状態遷移の誤りを低減することができる。例えば、１Ｖパルス１マイクロ秒パルス・ストレス・テストは、障害防止回路の実施例（例えば、「ＣＭＯＳによる電流制限効果」）を組み入れているＣＰＤにおいて誤りを発生させなかった。そのような電流制限回路は、必要な場合バイパスとして設定（例えば、内部あるいは外的統制）することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
以下は、本発明に係るナノメートル・スケールのスイッチングデバイスを形成する方法の実施例に関する説明である。例えば、その方法の実施例は、図６（ｂ）のＺｎＣｄＳスイッチングデバイスの実施例を形成するのに使用されそれを使って説明される。図６（ｂ）に示すように、ＺｎＣｄＳスイッチングデバイスは、ＬＳＩ回路等を設定しあるいは再構成するために使用される可能性のある対応するプログラム可能なスイッチ回路を設定しあるいは「プログラミング」する場合に過電流プログラミング方法を使って形成される。例えば、「過電流プログラミング法」は、好ましくはオフからオンへのプログラミングのためにしきい値よりもずっと大きい電流を送信しすなわち流すために作動する。一般的に、ＦＰＧＡプログラム可能なインターコネクトのプログラミング回路などの既知の回路は、本発明に係る過電流プログラミング法の実施例を実行するのに使用される。過電流プログラミング法が「オフからオンへの」プログラミングに応用された場合、過電流が上げられるにつれて、「オンからオフへの」プログラミングのしきい値電流も上げられて、それは、オン状態の安定性が改良できることを意味する。上述のとおり、図６（ｂ）のＺｎＣｄＳデバイスの典型的な傾向を説明する図６（ａ）において傾向が表示されている。「過電流プログラミング法」は、データ長期保持にも効果的でもある。例えば、「過電流プログラミング法」は、オン状態のＺｎＣｄＳに基づいたデバイスのデータ保持時間の延長に効果的であった。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１（ａ）】
2013165282.tif 000016
【図１（ｂ）】
2013165282.tif 000017
【図２（ａ）】
2013165282.tif 000018
【図２（ｂ）】
2013165282.tif 000019
【図２（ｃ）】
2013165282.tif 000020
【図３】
2013165282.tif 000021
【図４】
2013165282.tif 000022
【図５】
2013165282.tif 000023
【図６（ａ）】
2013165282.tif 000024
【図６（ｂ）】
2013165282.tif 000025
【図７】
2013165282.tif 000026
【図８】
2013165282.tif 000027
【図９】
2013165282.tif 000028