(57)【要約】【課題】ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器を提供する。【解決手段】差分器１３０が、入力アナログ信号とフィードバック信号との差分信号を生成し、積分器１４０が、差分信号を積分し、アナログ／デジタル変換器１５０が、変換クロックに同期して積分器１４０の出力に応じたデジタル信号を生成する。デジタル／デューティ変換器１６０が、デジタル信号に応じたデューティを有するパルス信号をフィードバック信号として差分器１３０へ出力し、デジタルフィルタ１８０が、デジタル信号に対してデシメーションフィルタリング処理を行う。分周器１２０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、およびデジタルフィルタ１８０をシングルチップマイクロコンピュータ１９０の周辺機能を用いて実現する。【選択図】図１
2013009083.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、
前記差分信号を積分する積分器と、
分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力するデジタル／デューティ変換器と、
前記アナログ／デジタル変換器の出力信号に対して量子化ノイズ除去処理を行うデジタルフィルタと、
を備え、
前記分周器、前記アナログ／デジタル変換器、前記デジタル／デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記デジタルフィルタは、
前記シングルチップマイクロコンピュータのＣＰＵで実現されることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記デジタル／デューティ変換器と、前記差分器との間に設けられ、前記デジタル／デューティ変換器が生成したパルス信号のデューティに応じたアナログ信号を前記フィードバック信号として前記差分器へ出力するデューティ／アナログ変換器を備えることを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項４】
前記デューティ／アナログ変換器は、ＲＣフィルタであることを特徴とする請求項３記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特にΔΣ型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来からΔΣ型Ａ／Ｄ変換器と呼ばれるＡ／Ｄ変換器が提案されており、その改良型Ａ／Ｄ変換器も提案されている。
【０００３】
図２は、改良型のΔΣ型Ａ／Ｄ変換器の構成を示す概略図である。
【０００４】
図２に示すように、改良型のΔΣ型Ａ／Ｄ変換器１０は、差分器１１、積分器１２、アナログ／デューティ変換器１３、発振器１４、分周器１５、サンプラ１６、デューティ／アナログ変換器１７、およびデジタルフィルタ１８を備えている。
【０００５】
差分器１１は、入力されたアナログ信号とフィードバック信号との差分信号を出力する。積分器１２は、差分器から出力された差分信号を積分する。
【０００６】
アナログ／デューティ変換器１３は、発振器１４が生成する基本クロックＦ０を分周器１５が分周して得られる変換クロックＦＳに同期して、積分器１２の出力レベルに応じたデューティを有するパルス信号を生成する。
【０００７】
サンプラ１６は、アナログ／デューティ変換器１３が生成したパルス信号を、基本クロックＦ０に同期してオーバーサンプリングする。
【０００８】
デューティ／アナログ変換器１７は、サンプラ１６の出力信号のデューティに応じたレベルを有するアナログ信号をフィードバック信号として差分器１１に出力する。
【０００９】
デジタルフィルタ１８は、サンプラ１６の出力信号に対してデューティ／レベル変換処理、およびデシメーションフィルタリング処理を行う。
【００１０】
上述のΔΣ型Ａ／Ｄ変換器１０は、一般的なΔΣ型Ａ／Ｄ変換器のコンパレータの代わりにアナログ／デューティ変換器を用い、かつ１ビットＤ／Ａ変換器の代わりにデューティ／アナログ変換器を用いることにより、一般的なΔΣ型Ａ／Ｄ変換器の長所を備えた上で、アナログ部品への精度要求が低く、かつ低コストで作製が可能である（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１９２３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、上述のΔΣ型Ａ／Ｄ変換器においては、アナログ／デューティ変換器を変換クロックＦＳで動作させ、かつサンプラを変換クロックＦＳより速い基本クロックＦ０で動作させる構成となっている。
【００１３】
また、デジタルフィルタの入力段には移動平均フィルタを設けて、サンプラの出力信号のデューティに応じたレベル信号を生成するデューティ／レベル変換器を備える。このデューティ／レベル変換器の入力レートは基本クロックＦ０であり、出力レートは変換クロックＦＳである。デューティ／レベル変換器の後段に設けられたデシメーションフィルタは、変換クロックＦＳで動作してデシメーションフィルタリング処理を行うことにより量子化ノイズの低減を図る構成となっている。
【００１４】
このようなΔΣ型Ａ／Ｄ変換器においては、アナログ／デューティ変換器は高い周波数でサンプリング処理を行わなければならず、このＡ／Ｄ変換器をシングルチップマイクロコンピュータに内蔵される周辺機能を用いて実現しようとすると、アナログ／デューティ変換器やサンプラ部分の動作速度が足りないことが多く、このままの構成では実現できないという問題がある。
【００１５】
また、このままの構成でシングルチップマイクロコンピュータを用いてＡ／Ｄ変換器を作製しようとすると、シングルチップマイクロコンピュータの動作速度を補うためにＰＬＤやＧａｔｅＡｒｒａｙなどを用いてハードワイヤードロジックを構成しなければならず、シングルチップマイクロコンピュータを用いたことによる作製効率の向上や作製コストの低廉という利点を損ねてしまう問題がある。
【００１６】
本発明はこのような点に鑑みてなされたものであり、ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では上記問題を解決するために、入力アナログ信号とフィードバック信号との差分信号を生成する差分器と、前記差分信号を積分する積分器と、分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成するアナログ／デジタル変換器と、前記アナログ／デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力するデジタル／デューティ変換器と、前記アナログ／デジタル変換器の出力信号に対してデシメーションフィルタリング処理を行うデジタルフィルタとを備え、前記分周器、前記アナログ／デジタル変換器、前記デジタル／デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現することを特徴とするＡ／Ｄ変換器が提供される。
【００１８】
これにより、差分器が、入力アナログ信号とフィードバック信号との差分信号を生成し、積分器が、前記差分信号を積分し、アナログ／デジタル変換器が、分周器が基本クロックを分周することによって得られる変換クロックに同期して、前記積分器の出力に応じたデジタル信号を生成する。また、デジタル／デューティ変換器が、前記アナログ／デジタル変換器が生成したデジタル信号に応じたデューティを有するパルス信号を前記フィードバック信号として前記差分器へ出力し、デジタルフィルタが、前記アナログ／デジタル変換器の出力信号に対してデシメーションフィルタリング処理を行う。また、前記分周器、前記アナログ／デジタル変換器、前記デジタル／デューティ変換器、および前記デジタルフィルタをシングルチップマイクロコンピュータの周辺機能を用いて実現する。
【発明の効果】
【００１９】
本発明のＡ／Ｄ変換器によれば、分周器、アナログ／デジタル変換器、デジタル／デューティ変換器、およびデジタルフィルタがシングルチップマイクロコンピュータの周辺機能を用いて実現されるので、ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本実施の形態に係るＡ／Ｄ変換器の構成を示す図である。
【図２】改良型のΔΣ型Ａ／Ｄ変換器の構成を示す概略図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２２】
図１は、本実施の形態に係るＡ／Ｄ変換器の構成を示す図である。
【００２３】
図１に示すように、Ａ／Ｄ変換器１００は、発振器１１０、分周器１２０、差分器１３０、積分器１４０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、デューティ／アナログ変換器１７０、およびデジタルフィルタ１８０で構成されている。
【００２４】
差分器１３０、積分器１４０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、およびデューティ／アナログ変換器１７０によってΔΣ変調器が構成されており、分周器１２０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、およびデジタルフィルタ１８０は、シングルチップマイクロコンピュータ１９０の周辺機能により実現される。
【００２５】
発振器１１０は、周波数Ｆ０を有する基本クロックＣＬ０を生成して分周器１２０に出力する。
分周器１２０は、発振器１１０から入力される基本クロックＣＬ０を分周して周波数ＦＳを有する変換クロックＣＬｓを生成してアナログ／デジタル変換器１５０に出力する。
【００２６】
なお、本実施形態では、発振器１１０および分周器１２０を用いて、Ａ／Ｄ変換器１００の内部で基本クロックＣＬ０及び変換クロックＣＬｓを生成する構成を例示したが、これら基本クロックＣＬ０及び変換クロックＣＬｓを外部から供給するような構成としてもよい。
【００２７】
差分器１３０は、入力アナログ信号Ａｎａｌｏｇinとデューティ／アナログ変換器１７０の出力信号との差分信号を生成して積分器１４０に出力する。積分器１４０は、差分器１３０から入力される差分信号を積分し、その積分結果に応じた信号を積分信号Ｉoutとしてアナログ／デジタル変換器１５０に出力する。
【００２８】
アナログ／デジタル変換器１５０は、積分器１４０から入力される積分信号Ｉoutのレベル（振幅）に応じたデジタル信号Ｄoutを生成するものである。デジタル／デューティ変換器１６０は、アナログ／デジタル変換器１５０から入力されるデジタル信号Ｄoutに応じたデューティを有するパルス信号Ｐoutを生成する。
【００２９】
デューティ／アナログ変換器１７０は、デジタル／デューティ変換器１６０から入力されるパルス信号Ｐoutのデューティに応じて、基準電圧Ｖref＝５Ｖ、または０Ｖを選択的に出力する。具体的には、デューティ／アナログ変換器１７０は、たとえばアナログスイッチ回路と平滑器から構成されており、このアナログスイッチ回路は、パルス信号Ｐoutがハイレベルの期間では基準電圧Ｖref＝５Ｖを選択する一方、パルス信号Ｐoutがローレベルの期間では０Ｖを選択して出力する。平滑器は、アナログスイッチ回路の出力信号を平滑化して差分器１３０に出力する。
【００３０】
デジタルフィルタ１８０は、アナログ／デジタル変換器１５０から入力されるデジタル信号Ｄoutに対して、移動平均等の高周波成分除去処理を行い、量子化ノイズの低減と有効ビット数の増加を図るとともに、たとえばＦＩＲフィルタなどによってアプリケーションとして求められる周波数特性の実現を行う。
【００３１】
また、デジタルフィルタ１８０は、シングルチップマイクロコンピュータ１９０のＣＰＵ（Central
Processing Unit）１９１により実現され、ＣＰＵ１９１は、デジタルフィルタ１８０にデジタル信号Ｄoutを引き渡すと同時にデジタル／デューティ変換器１６０にも同じタイミングでデジタル信号Ｄoutを引き渡す。アナログ／デジタル変換器１５０からデジタル／デューティ変換器１６０へのデータの受け渡しはＣＰＵ１９１のバスアクセス機能やメモリを利用してファームウェアにより実現される。
【００３２】
デジタルフィルタ１８０は、デシメーションフィルタ、および商用周波除去フィルタから構成されている。
【００３３】
デシメーションフィルタは、たとえばＳｉｎｃ２フィルタによって構成されており、レベル信号Ｌｖに対する間引き処理機能と高周波除去機能とを有している。このデシメーションフィルタの出力更新間引き率ＤＦは任意に設定することができる。たとえば、ＤＦ＝Ｐ（Ｐは任意の値）とすると、デシメーションフィルタの出力レートはＦＳ／Ｐで表される。
【００３４】
商用周波除去フィルタは、入力アナログ信号Ａｎａｌｏｇinに重畳している商用電源の周波数成分を除去するためのフィルタであり、たとえばＦＩＲフィルタによって構成されている。この商用周波除去フィルタの出力更新間引き率ＤＦも任意に設定することができる。たとえば、ＤＦ＝Ｑ（Ｑは任意の値）とすると、商用周波除去フィルタの出力レートは（ＦＳ／Ｐ）／Ｑで表される。
【００３５】
なお、商用周波除去フィルタは、アプリケーションとして要求される周波数特性を実現するために設けられたフィルタであり、入力アナログ信号Ａｎａｌｏｇinに商用電源以外のノイズ成分が重畳している場合には、そのノイズ成分を除去するようなフィルタを適宜設ければ良い。
【００３６】
以上のようなデジタルフィルタ１８０によって、デジタル信号Ｄoutに対するデシメーションフィルタリング処理が行われ、その処理結果として入力アナログ信号Ａｎａｌｏｇinに応じたデジタル信号Ｄｉｇｉｔａｌoutが生成される。
【００３７】
なお、入力アナログ信号Ａｎａｌｏｇinのレベルを高い分解能で変換する必要があれば、デシメーションフィルタの出力更新間引き率ＤＦを大きく設定することで、十分な変換精度を持ったＡ／Ｄ変換器１００を実現することができる。また、入力アナログ信号Ａｎａｌｏｇinのレベルが、０〜５Ｖの範囲であれば、どのような入力アナログ信号Ａｎａｌｏｇinを加えても、デジタル信号Ｄoutには長周期的に見れば入力アナログ信号Ａｎａｌｏｇinのレベルに正確に比例した出力が現れる。つまり、本実施形態のＡ／Ｄ変換器１００によって、ΔΣ型のＡ／Ｄ変換器が実現されている。
【００３８】
以上のように、本実施形態のＡ／Ｄ変換器１００では、積分器１４０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、デューティ／アナログ変換器１７０、およびデジタルフィルタ１８０の動作周波数ＦＳを、基本クロックＣＬ０の周波数Ｆ０とは独立に低く設定することが可能である。一方で積分型等のデューティ／アナログ変換器の場合とは異なり、ΔΣ型Ａ／Ｄ変換器の構成をとっているので、ＦＳを極端に低く設定しなくともＡ／Ｄ変換器としての最終的な分解能を確保することができる。すなわち、変換クロックＣＬｓの周波数ＦＳの設定によって安価な部品でアナログ回路を構成することができる。
【００３９】
また、本実施の形態のＡ／Ｄ変換器１００の構成だと通常のΔΣ型Ａ／Ｄ変換器に比較して、アナログ／デジタル変換器１５０の入力周波数、およびデジタル／デューティ変換器１６０の出力周波数が低い。したがって、シングルチップマイクロコンピュータのような入出力周波数が低いものでも本実施の形態のＡ／Ｄ変換器１００を実現することが可能となる。
【００４０】
ただし、本実施の形態のＡ／Ｄ変換器１００においては、デジタル／デューティ変換器１６０が出力するパルス信号Ｐoutの精度が全体の精度に影響するが、パルス幅出力は純粋なデジタル回路であって、昨今のＩＣの微細化によって高速化でき、この高速化によって正確な時間情報が出せるため、シングルチップマイクロコンピュータ１９０の周辺機能で十分に必要精度が確保できる。
【００４１】
また、本実施の形態のＡ／Ｄ変換器１００においては、差分器１３０のオフセットがＡ／Ｄ変換器１００の精度としてそのまま見えてくるが、差分器１３０の精度を確保することはそれほど難しいことではないので問題とはならない。
【００４２】
以上説明したように、本実施形態のＡ／Ｄ変換器１００の構成によって、積分型Ａ／Ｄ変換器が持つ簡便さと、ΔΣ型Ａ／Ｄ変換器が持つ分解能の高さを合わせ持ち、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器を実現することが可能である。
【００４３】
なお、本実施の形態において、デューティ／アナログ変換器１７０が、デジタル／デューティ変換器１６０から入力されるパルス信号Ｐoutをアナログ信号に変換して差分器１３０へ出力する旨の説明をしたが、デジタル／デューティ変換器１６０が、デューティ／アナログ変換器１７０を介さずに直接パルス信号Ｐoutを差分器１３０へ出力する構成としてもよい。
【００４４】
すなわち、本実施の形態においては、デジタル／デューティ変換器１６０がシングルチップマイクロコンピュータ１９０の周辺機能により実現されるので、デジタル／デューティ変換器１６０から出力されるパルス信号Ｐoutの電圧値は必ずしも一定でないことが多い。そこで、電圧が一定でない状態であっても、デューティ／アナログ変換器１７０を介して差分器１３０へ出力することにより、より精度の高いＡ／Ｄ変換器１００となるようにしている。
【００４５】
したがって、デジタル／デューティ変換器１６０から出力されるパルス信号Ｐoutの電圧値が一定であるときはデューティ／アナログ変換器１７０を介さずとも本実施の形態に係るＡ／Ｄ変換器１００と同等のＡ／Ｄ変換器が実現されることとなる。
【符号の説明】
【００４６】
１００  Ａ／Ｄ変換器
１１０  発振器
１２０  分周器
１３０  差分器
１４０  積分器
１５０  アナログ／デジタル変換器
１６０  デジタル／デューティ変換器
１７０  デューティ／アナログ変換器
１８０  デジタルフィルタ
１９０  シングルチップマイクロコンピュータ
１９１  ＣＰＵ
【図１】
2013009083.tif 000003
【図２】
2013009083.tif 000004