(57)【要約】【課題】チャネル特性への影響を避けつつ、かつオン抵抗を抑制しつつ、耐圧を向上させる。【解決手段】炭化珪素層１０の第１領域１１は第１表面Ｆ１をなし第１導電型を有する。第２領域１２は第１領域１１上に設けられ第２導電型を有する。第３領域１３は第２領域１２上に設けられ第１導電型を有する。第４領域１４は、第１表面Ｆ１および第２領域１２の各々から離れて第１領域１１内に設けられ、第２導電型を有する。ゲート絶縁膜２１は、第１領域１１および第３領域１３の間をつなぐように第２領域１２上に設けられている。ゲート電極３０は、ゲート絶縁膜２１上に設けられている。第１電極３１は、第１領域１１上に設けられている。第２電極３２は第３領域１３上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
厚さ方向に互いに対向する第１表面および第２表面を有する炭化珪素層を備え、前記炭化珪素層は、前記第１表面をなし第１導電型を有する第１領域と、前記第１領域によって前記第１表面から隔てられるように前記第１領域上に設けられ前記第１導電型と異なる第２導電型を有する第２領域と、前記第２領域上に設けられ前記第２領域によって前記第１領域と分離され前記第１導電型を有する第３領域と、前記第１表面および前記第２領域の各々から離れて前記第１領域内に設けられ第２導電型を有する第４領域とを含み、さらに
前記第１領域および前記第３領域の間をつなぐように前記第２領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１領域上に設けられた第１電極と、
前記第３領域上に設けられた第２電極とを備える、炭化珪素半導体装置。
【請求項２】
前記第４領域は前記厚さ方向において５μｍよりも大きい厚さを有する、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２表面には、側壁を有し、前記第３領域および前記第２領域を貫通して前記第１領域に至り、前記第４領域から離れたゲートトレンチが設けられており、前記ゲート絶縁膜は前記側壁上に設けられている、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素層の前記第２表面に対して前記ゲートトレンチの前記側壁は、０°よりも大きく９０°よりも小さい角度だけ傾斜している、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記厚さ方向に対する前記第４領域の側面の角度は、前記厚さ方向に対する前記ゲートトレンチの角度に比して小さい、請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素層は六方晶系の結晶構造を有し、前記炭化珪素層の前記ゲートトレンチの前記側壁は｛０−３３−８｝面および｛０−１１−４｝面の少なくともいずれかからなる部分を含む、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
厚さ方向に互いに対向する第１表面および第２表面を有する炭化珪素層を準備する工程を備え、前記炭化珪素層は、前記第１表面をなし第１導電型を有する第１領域と、前記第１領域によって前記第１表面から隔てられるように前記第１領域上に設けられ前記第１導電型と異なる第２導電型を有する第２領域と、前記第２領域上に設けられ前記第２領域によって前記第１領域と分離され前記第１導電型を有する第３領域と、前記第１表面および前記第２領域の各々から離れて前記第１領域内に設けられ第２導電型を有する第４領域とを含み、さらに
前記第２表面に、側壁を有し、前記第３領域および前記第２領域を貫通して前記第１領域に至り、前記第４領域から離れたゲートトレンチを形成する工程と、
前記ゲートトレンチの前記側壁上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記炭化珪素層の前記第１領域上に第１電極を形成する工程と、
前記炭化珪素層の前記第３領域上に第２電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項８】
前記ゲートトレンチを形成する工程は、熱エッチングを用いて行われる、請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記炭化珪素層を準備する工程は、
前記第１表面をなし前記第１領域を部分的になすベース部分を準備する工程と、
前記ベース部分上におけるエピタキシャル成長によって前記第４領域を形成する工程と、
前記第４領域に、前記ベース部分の一部を露出する貫通部を形成する工程と、
前記第１領域を部分的になし前記第４領域の前記貫通部を埋める埋込部分と、前記第１領域を部分的になし前記埋込部分および前記ベース部分を覆う被覆部分とを形成する工程と、
前記被覆部分の上に前記第２領域および前記第３領域を形成する工程とを含む、請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記貫通部を形成する工程は、物理的エッチング作用を有するエッチングを用いて行われる、請求項９に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関し、より特定的には、ゲート電極を有する炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電力用半導体装置においてオン抵抗と耐圧との間に一般にトレードオフ関係があることが知られている。このため、近年、オン抵抗を抑制しつつ耐圧を向上させることを目的として、スーパージャンクション構造などの電荷補償（Charge  Compensation）構造を有する半導体装置が提案されている。たとえば特開２００４−３４２６６０号公報（特許文献１）によれば、電荷補償構造を有するパワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４２６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記公報に記載の技術では、ｐ型ピラー層（電荷補償構造）上に、チャネルとして機能するｐ+型ベース層が形成される。このため、電荷補償構造中の不純物がチャネル特性に影響を与えてしまう。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、その目的は、チャネル特性への影響を避けつつ、かつオン抵抗を抑制しつつ、耐圧を向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極と、第１電極と、第２電極とを有する。炭化珪素層は、厚さ方向に互いに対向する第１表面および第２表面を有する。炭化珪素層は、第１領域と、第２領域と、第３領域と、第４領域とを有する。第１領域は、第１表面をなし、第１導電型を有する。第２領域は、第１領域によって第１表面から隔てられるように第１領域上に設けられ、第１導電型と異なる第２導電型を有する。第３領域は、第２領域上に設けられ、第２領域によって第１領域と分離され、第１導電型を有する。第４領域は、第１表面および第２領域の各々から離れて第１領域内に設けられ、第２導電型を有する。ゲート絶縁膜は、第１領域および第３領域の間をつなぐように第２領域上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。第１電極は、第１領域上に設けられている。第２電極は第３領域上に設けられている。
【０００７】
本装置によれば、第１領域が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、第４領域が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって炭化珪素半導体装置の耐圧を向上させることができる。また本装置によれば、第４領域は第２領域から離れている。これにより第４領域中の不純物が、チャネルとして機能する第２領域に影響することを避けることができる。
【０００８】
好ましくは、第４領域は厚さ方向において５μｍよりも大きい厚さを有する。これにより電荷補償構造が、厚さ方向においてより広い範囲にわたって設けられる。よって炭化珪素半導体装置の耐圧をより向上させることができる。
【０００９】
好ましくは、第２表面には、側壁を有し、第３領域および第２領域を貫通して第１領域に至り、第４領域から離れたゲートトレンチが設けられている。またゲート絶縁膜は側壁上に設けられている。これにより上記電荷補償構造をトレンチ型半導体装置に適用することができる。
【００１０】
好ましくは、炭化珪素層の第２表面に対してゲートトレンチの側壁は、０°よりも大きく９０°よりも小さい角度だけ傾斜している。これにより、第２表面に対して傾いた面方位を有するチャネル面を設けることができる。
【００１１】
好ましくは、厚さ方向に対する第４領域の側面の角度は、厚さ方向に対するゲートトレンチの角度に比して小さい。これにより、第４領域による電荷補償をより十分に行うことができる。
【００１２】
好ましくは、炭化珪素層は六方晶系の結晶構造を有する。また炭化珪素層のゲートトレンチの側壁は｛０−３３−８｝面および｛０−１１−４｝面の少なくともいずれかからなる部分を含む。これにより、側壁上におけるキャリア移動度を高めることができる。よって炭化珪素半導体装置のオン抵抗を抑制することができる。
【００１３】
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。厚さ方向に互いに対向する第１表面および第２表面を有する炭化珪素層が準備される。炭化珪素層は、第１領域と、第２領域と、第３領域と、第４領域とを有する。第１領域は、第１表面をなし、第１導電型を有する。第２領域は、第１領域によって第１表面から隔てられるように第１領域上に設けられ、第１導電型と異なる第２導電型を有する。第３領域は、第２領域上に設けられ、第２領域によって第１領域と分離され、第１導電型を有する。第４領域は、第１表面および第２領域の各々から離れて第１領域内に設けられ、第２導電型を有する。第２表面に、側壁を有し、第３領域および第２領域を貫通して第１領域に至り、第４領域から離れたゲートトレンチが形成される。ゲートトレンチの側壁上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。炭化珪素層の第１領域上に第１電極が形成される。炭化珪素層の第３領域上に第２電極が形成される。
【００１４】
本製造方法によって得られる炭化珪素半導体装置によれば、第１領域が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、第４領域が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって炭化珪素半導体装置の耐圧を向上させることができる。また本製造方法によれば、第４領域は第２領域から離れている。これにより第４領域中の不純物が、チャネルとして機能する第２領域に影響することを避けることができる。
【００１５】
好ましくは、ゲートトレンチは熱エッチングを用いて形成される。これによりゲートトレンチの側壁の面方位を結晶学的に特定のものとすることができる。
【００１６】
好ましくは、炭化珪素層を準備する工程は、次の工程を有する。第１表面をなし第１領域を部分的になすベース部分が準備される。ベース部分上におけるエピタキシャル成長によって第４領域が形成される。第４領域に、ベース部分の一部を露出する貫通部が形成される。第１領域を部分的になし第４領域の貫通部を埋める埋込部分と、第１領域を部分的になし埋込部分およびベース部分を覆う被覆部分とが形成される。被覆部分の上に第２領域および第３領域が形成される。これにより第１領域に、第４領域を貫通する部分を設けることができる。
【００１７】
好ましくは、貫通部は、物理的エッチング作用を有するエッチングを用いて形成される。これにより、貫通部の形成のためのエッチングを、より垂直に行うことができる。これにより、貫通部の内面からなる、第４領域の側面を、厚さ方向に沿わせることができる。よって第４領域による電荷補償をより十分に行うことができる。
【００１８】
なお上記における「炭化珪素層の第１領域上に」との記載は、「第１領域上に直接に（directly  on）」ということと、「第１領域上に間接に（indirectly  on）」ということとのいずれをも意味し得る。
【発明の効果】
【００１９】
上述したように、本発明によれば、炭化珪素半導体装置において、オン抵抗を抑制しつつ耐圧を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す、図３〜図５の各々における線ＩＩ−ＩＩに沿う部分断面図である。
【図３】図２の炭化珪素層の構成を概略的に示す部分斜視図である。
【図４】図２の炭化珪素層の構成を概略的に示す部分平面図である。
【図５】図４の炭化珪素層の構成をより詳細に示す部分平面図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分平面図である。
【図８】図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略部分断面図である。
【図９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図１０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分平面図である。
【図１４】図１３の線ＸＩＶ−ＸＩＶに沿う概略部分断面図である。
【図１５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分平面図である。
【図１７】図１６の線ＸＶＩＩ−ＸＶＩＩに沿う概略部分断面図である。
【図１８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図１９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図２０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。
【図２１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。
【図２２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。
【図２３】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２４】図２３の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分断面図である。
【図２５】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図２６】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２２】
（実施の形態１）
図１〜図５を参照して、はじめに本実施の形態のＭＯＳＦＥＴ１００（炭化珪素半導体装置）の構造について説明する。
【００２３】
図１に示すように、ＭＯＳＦＥＴ１００は、単結晶基板１と、ＳｉＣ層１０（炭化珪素層）と、ドレイン電極３１（第１電極）と、ソース電極３２（第２電極）と、ゲート酸化膜２１（ゲート絶縁膜）と、層間絶縁膜２２と、ゲート電極３０と、ソース配線層３３とを有する。
【００２４】
単結晶基板１は、ｎ型（第１導電型）を有する炭化珪素から作られている。たとえば、単結晶基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。好ましくは単結晶基板１には、基準面から５度以内のオフ角を有する主表面（図中上面）が設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、より好ましくは（０００−１）面である。また基準面は立方晶系の場合は｛１１１｝面である。好ましくは、オフ角は０．５度以上である。
【００２５】
さらに図２〜図５を参照して、ＳｉＣ層１０は、厚さ方向ＤＤ（図２）に互いに対向する下面Ｆ１（第１表面）および上面Ｆ２（第２表面）を有する。下面Ｆ１および上面Ｆ２は実質的に互いに平行である。またＳｉＣ層１０は、ｎ-ドリフト領域１１（第１領域）、ｐ領域１２（第２領域）、ｎ領域１３（第３領域）、電荷補償領域１４（第４領域）、およびｐ+コンタクト領域１５を有する。
【００２６】
ｎ-ドリフト領域１１は、下面Ｆ１をなし、ｎ型（第１導電型）を有する。ｎ-ドリフト領域１１は、ベース部分１１ａと、埋込部分１１ｂと、被覆部分１１ｃとを有する。ベース部分１１ａはＳｉＣ層１０の下面Ｆ１をなしている。ベース部分１１ａ上に電荷補償領域１４が設けられている。電荷補償領域１４には、ベース部分１１ａと被覆部分１１ｃとをつなぐ貫通部ＰＰが設けられている。貫通部ＰＰのピッチＰＴは、好ましくは、後述するゲートトレンチＧＴのピッチと同じである。埋込部分１１ｂは電荷補償領域１４の貫通部ＰＰを埋めている。被覆部分１１ｃは埋込部分１１ｂおよびベース部分１１ａを覆っている。被覆部分１１ｃ上にｐ領域１２が設けられている。ベース部分１１ａと、埋込部分１１ｂと、被覆部分１１ｃとの各々は、不純物濃度も含め同一の材料から作られていてもよい。
【００２７】
ｐ領域１２は、ｎ-ドリフト領域１１の被覆部分１１ｃ上に設けられ、ｐ型（第１導電型と異なる第２導電型）を有する。ｎ領域１３は、ｐ領域１２上に設けられ、ｐ領域１２によってｎ-ドリフト領域１１と分離され、ｎ型（第１導電型）を有する。
【００２８】
上面Ｆ２には、ｎ領域１３およびｐ領域１２を貫通してｎ-ドリフト領域１１に至り、底部ＢＴおよび側壁ＳＳを有するゲートトレンチＧＴが設けられている。ゲートトレンチＧＴは電荷補償領域１４から離れている。側壁ＳＳはｎ-ドリフト領域１１とｐ領域１２とｎ領域１３との各々からなる部分を有する。ｎ-ドリフト領域１１の不純物の濃度は、好ましくは５×１０15ｃｍ-3以上５×１０17ｃｍ-3以下であり、より好ましくは５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
【００２９】
電荷補償領域１４はｐ型（第２導電型）を有する。電荷補償領域１４は、下面Ｆ１およびｐ領域１２の各々から離れて、ｎ-ドリフト領域１１内に設けられている。具体的には、電荷補償領域１４は、ｎ-ドリフト領域１１のベース部分１１ａによって下面Ｆ１から分離されており、またｎ-ドリフト領域１１の被覆部分１１ｃによってｐ領域１２から分離されている。電荷補償領域１４は、厚さ方向ＤＤにおいて５μｍよりも大きい厚さＴＨ（図２）を有する。電荷補償領域１４の不純物濃度は、好ましくは５×１０15ｃｍ-3以上５×１０17ｃｍ-3以下であり、より好ましくは５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
【００３０】
ｐ+コンタクト領域１５は、ｐ領域１２の一部の上に直接設けられており、ＳｉＣ層１０の上面Ｆ２の一部をなしている。
【００３１】
ゲート酸化膜２１は、ｎ-ドリフト領域１１およびｎ領域１３の間をつなぐようにｐ領域１２上に設けられている。具体的には、ゲート酸化膜２１は側壁ＳＳ上においてＳｉＣ層１０のｐ領域１２を被覆している。ゲート電極３０はゲート酸化膜２１上に設けられている。これによりゲート電極３０はゲート酸化膜２１を介してＳｉＣ層１０のｐ領域１２上に位置している。
【００３２】
ドレイン電極３１は、単結晶基板１を介してＳｉＣ層１０のｎ-ドリフト領域１１のベース部分１１ａ上に設けられたオーミック電極である。ソース電極３２は、ＳｉＣ層１０のｎ領域１３およびｐ+コンタクト領域１５上に直接設けられたオーミック電極である。
【００３３】
好ましくは、ＳｉＣ層１０の上面Ｆ２に対してゲートトレンチＧＴの側壁ＳＳは、０°よりも大きく９０°よりも小さい角度ＡＦ（図２）だけ傾斜している。より好ましくは、厚さ方向ＤＤに対するゲートトレンチＧＴの角度ＡＤ（図２）に比して、厚さ方向ＤＤに対する電荷補償領域１４の側面ＳＤ（図２）の角度は小さい。
【００３４】
ＳｉＣ層１０は六方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０のゲートトレンチＧＴの側壁ＳＳは｛０−３３−８｝面および｛０−１１−４｝面の少なくともいずれかからなる部分を含むことが好ましい。ＳｉＣ層１０は立方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０のゲートトレンチＧＴの側壁ＳＳは｛１００｝面からなる部分を含むことが好ましい。
【００３５】
次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
図６に示すように、単結晶基板１上における炭化珪素のエピタキシャル成長によって、ｎ-ドリフト領域１１（図６において図示せず）の一部となるベース部分１１ａが形成される。次にベース部分１１ａ上におけるエピタキシャル成長によって電荷補償領域１４が形成される。炭化珪素のエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いた化学気相成長（ＣＶＤ）法により実施することができる。炭化珪素にｎ型を付与するための不純物としては、たとえば窒素（Ｎ）またはリン（Ｐ）が用いられる。ｐ型を付与するための不純物としては、たとえばアルミニウム（Ａｌ）が用いられる。
【００３６】
図７および図８に示すように、電荷補償領域１４上にマスク層７０が形成される。マスク層７０は、電荷補償領域１４の貫通部ＰＰ（図２）の位置に対応した開口部を有する。マスク層７０は、たとえば酸化珪素（ＳｉＯ２）から作られる。
【００３７】
図９に示すように、マスク層７０を用いたエッチングによって電荷補償領域１４に、ベース部分１１ａの一部を露出する貫通部ＰＰが形成される。好ましくはこのエッチングは、物理的エッチング作用を有するエッチングを用いて行われる。そのようなエッチングとしては、たとえば、反応性イオンエッチング（ＲＩＥ）またはイオンビームエッチング（ＩＢＥ）がある。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。次にマスク層７０が除去される（図１０）。
【００３８】
図１１に示すように、ｎ-ドリフト領域１１（図１１において図示せず）の一部となる埋込部分１１ｂおよび被覆部分１１ｃが形成される。具体的には、まず電荷補償領域１４の貫通部ＰＰを埋める埋込部分１１ｂが形成される。また埋込部分１１ｂおよびベース部分１１ａを覆う被覆部分１１ｃが形成される。形成方法としてはベース部分１１ａと同様の方法を用い得る。
【００３９】
図１２に示すように、被覆部分１１ｃ上にｐ領域１２およびｎ領域１３が形成される。具体的には、ｎ-ドリフト領域１１の被覆部分１１ｃの上部表面層にイオン注入を行うことによりｐ領域１２およびｎ領域１３が形成され、イオン注入がなされなかった部分が被覆部分１１ｃとしてそのまま残される。注入されるイオンの加速エネルギーを調整することによりｐ領域１２が形成される領域を調整することができる。ｐ型を付与するための不純物イオン注入においては、不純物として、たとえばアルミニウム（Ａｌ）が用いられる。またｎ型を付与するための不純物イオン注入においては、不純物として、たとえばリン（Ｐ）が用いられる。なおイオン注入の代わりにエピタキシャル成長によってｐ領域１２およびｎ領域１３の少なくともいずれかが形成されてもよい。
【００４０】
以上によりＳｉＣ層１０が単結晶基板１上に形成される。ＳｉＣ層１０は、厚さ方向（図中、縦方向）に互いに対向する下面Ｆ１および上面Ｆ２を有する。下面Ｆ１は単結晶基板１に面している。
【００４１】
図１３および図１４に示すように、ＳｉＣ層１０の上面Ｆ２上にマスク層７１が形成される。マスク層７１は、ゲートトレンチＧＴ（図１）が形成されることになる位置に対応した開口部を有する。マスク層７１は、たとえば酸化珪素（ＳｉＯ２）から作られる。
【００４２】
図１５に示すように、マスク層７１を用いたエッチングによって、マスク層７１の開口部においてＳｉＣ層１０の上面Ｆ２上に凹部が形成される。好ましくはこのエッチングは、物理的エッチング作用を有するエッチングを用いて行われる。
【００４３】
図１６および図１７に示すように、マスク層７１を用いたＳｉＣ層１０の熱エッチングによって上面Ｆ２にゲートトレンチＧＴが形成される。熱エッチングの詳細については後述する。次にマスク層７１が除去される（図１８）。
【００４４】
図１９に示すように、不純物イオン注入によって、ｐ+コンタクト領域１５が形成される。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。たとえば１７００℃の温度で３０分間の加熱が行われる。
【００４５】
図２０に示すように、ＳｉＣ層１０の露出面が熱酸化されることで、ゲート酸化膜２１が形成される。この際、ゲートトレンチＧＴの内面も熱酸化されるので、ゲート酸化膜２１は側壁ＳＳ上においてＳｉＣ層１０のｐ領域１２を被覆する。
【００４６】
図２１に示すように、ゲートトレンチＧＴ内においてゲート酸化膜２１上にゲート電極３０が形成される。ゲート電極３０は、ゲート酸化膜２１を介してＳｉＣ層１０のｐ領域１２上に位置する部分を有するように形成される。
【００４７】
さらに図２２を参照して、まず、露出したゲート酸化膜２１およびゲート電極３０（図２１）の上に層間絶縁膜２２が形成される。次に、ゲート酸化膜２１および層間絶縁膜２２がパターニングされることで、ｐ+コンタクト領域１５と、ｎ領域１３の一部とを露出する開口部が形成される。次にこの開口部内にソース電極３２が形成される。これにより図２２に示す構成が得られる。
【００４８】
再び図１を参照して、層間絶縁膜２２およびソース電極３２の上にソース配線層３３が形成される。またｎ-ドリフト領域１１上すなわちＳｉＣ層１０の下面Ｆ１上に単結晶基板１を介してドレイン電極３１が形成される。以上により、ＭＯＳＦＥＴ１００が得られる。
【００４９】
次に上記製造方法において用いられる熱エッチングについて説明する。熱エッチングとは、所定の熱処理温度まで加熱されたエッチング対象へ反応性ガスを含むプロセスガス供給することによって生じる化学反応を用いて行われるエッチングである。
【００５０】
プロセスガス中の反応性ガスとしては、塩素原子を有するガスが用いられ、好ましくは塩素系ガスが用いられ、より好ましくは塩素ガスが用いられる。また熱エッチングは、好ましくは、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。またプロセスガスは、好ましくは酸素原子を有するガスを含み、たとえば酸素ガスを含む。塩素ガスおよび酸素ガスが共に用いられる場合、プロセスガスの供給において、塩素ガスの流量に対する酸素ガスの流量の比率が０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。またプロセスガスはキャリアガスを含んでもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガス、またはヘリウムガスなどを用いることができる。また熱エッチングは、好ましくは、減圧雰囲気下で行われ、より好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。
【００５１】
また熱処理温度は、好ましくは７００℃以上とされ、より好ましくは８００℃以上とされ、さらに好ましくは９００℃以上とされる。これによりエッチング速度を高めることができる。また熱処理温度は、好ましくは、１２００℃以下とされ、より好ましくは１１００℃以下とされ、さらに好ましくは１０００℃以下とされる。これにより熱エッチングに用いる装置をより簡易なものとすることができ、たとえば石英部材を用いたものとすることができる。
【００５２】
熱エッチングのマスク層７１（図１７）は、酸化珪素から作られることが好ましい。これによりエッチング中のマスクの消耗を抑制することができる。
【００５３】
上記のような熱エッチングによって、ゲートトレンチＧＴの側壁ＳＳ（図２）として、化学的安定性の高い、結晶学的に特定の結晶面を自己形成することができる。形成される結晶面は、ＳｉＣ層１０の結晶構造が六方晶系の場合、{０−３３−８}面または{０１−１−４}面の少なくともいずれかを含み得る。またその結晶構造が立方晶系である場合には、その結晶面は{１００}面を含み得る。
【００５４】
次にＭＯＳＦＥＴ１００（図１）の使用方法と、本実施の形態における作用効果とについて、以下に説明する。
【００５５】
ＭＯＳＦＥＴ１００は、ドレイン電極３１とソース配線層３３との間の電流経路のスイッチングを行うスイッチング素子として用いられる。ドレイン電極３１にはソース配線層３３に対して正の電圧が印加される。ゲート電極３０にしきい値以上の正の電圧が印加されている場合、ゲートトレンチＧＴの側壁ＳＳ上におけるｐ領域１２、すなわちチャネル領域に、反転層が存在する。よって、ｎ-ドリフト領域１１とｎ領域１３とは電気的に接続された状態であり、ＭＯＳＦＥＴ１００はオン状態である。
【００５６】
ゲート電極３０へのしきい値以上の電圧の印加が停止されると、上記反転層が消失するので、ソース配線層３３からｎ-ドリフト領域１１中へのキャリアの供給が停止される。その結果、ｎ-ドリフト領域１１およびｐ領域１２によるｐｎ接合面からドレイン電極３１の方へ、空乏化が進行する。この結果、ｎ-ドリフト領域１１および電荷補償領域１４が空乏化される。
【００５７】
空乏化されたｎ-ドリフト領域１１が有する正の固定電荷は、上記ｐｎ接合面上での厚さ方向における電界強度を高める要因となる。一方、空乏化された電荷補償領域１４は負の固定電荷を有するので、この負の固定電荷が、上記電界強度の少なくとも一部を相殺する。すなわち電荷補償領域１４が電荷補償構造として機能する。これにより厚さ方向の電界強度の最大値が抑制される。よってＭＯＳＦＥＴ１００の耐圧を向上させることができる。
【００５８】
電荷補償領域１４（図２）は、厚さ方向ＤＤにおいて好ましくは５μｍよりも大きい厚さＴＨを有する。これにより電荷補償構造が、厚さ方向ＤＤにおいてより広い範囲にわたって設けられる。よってＭＯＳＦＥＴ１００の耐圧をより向上させることができる。
【００５９】
電荷補償領域１４の貫通部ＰＰ（図９）の形成の際に、好ましくは、物理的エッチング作用を有するエッチングが用いられる。これにより、貫通部ＰＰの形成のためのエッチングを、より垂直に行うことができる。これにより、貫通部ＰＰの内面からなる電荷補償領域１４の側面ＳＤ（図２）を厚さ方向ＤＤに沿わせることができる。よって電荷補償領域１４による電荷補償をより十分に行うことができる。
【００６０】
電荷補償領域１４（図１）はｐ領域１２から離れている。これにより電荷補償領域１４中の不純物が、チャネルとして機能するｐ領域１２に影響することを避けることができる。
【００６１】
また本実施の形態においては、ゲートトレンチＧＴが形成される際に熱エッチングが用いられる。これによりゲートトレンチＧＴの側壁ＳＳの面方位を結晶学的に特定のものに自己形成することができる。好ましくは、ゲートトレンチＧＴの側壁ＳＳはＳｉＣ層１０の上面Ｆ２に対して、０°よりも大きく９０°よりも小さい角度ＡＦ（図２）だけ傾斜している。これによりゲートトレンチＧＴの側壁ＳＳ上に、上面Ｆ２に対して傾いた面方位を有するチャネル面を設けることができる。より好ましくは、厚さ方向ＤＤに対する電荷補償領域１４の側面ＳＤ（図２）の角度は、厚さ方向ＤＤに対するゲートトレンチＧＴの角度ＡＤに比して小さい。これにより、電荷補償領域１４による電荷補償をより十分に行うことができる。
【００６２】
ＳｉＣ層１０は六方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０のゲートトレンチＧＴの側壁ＳＳは｛０−３３−８｝面および｛０−１１−４｝面の少なくともいずれかからなる部分を含むことが好ましい。これにより、側壁ＳＳ上におけるキャリア移動度を高めることができる。よってＭＯＳＦＥＴ１００のオン抵抗を抑制することができる。
【００６３】
ＳｉＣ層１０は立方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０のゲートトレンチＧＴの側壁ＳＳは｛１００｝面からなる部分を含むことが好ましい。これにより、側壁ＳＳ上におけるキャリア移動度を高めることができる。よってＭＯＳＦＥＴ１００のオン抵抗を抑制することができる。
【００６４】
なお本実施の形態においては、ゲートトレンチＧＴ（図２）の断面が台形の形状を有するが、ゲートトレンチの形状は台形に限定されるものではなく、たとえばＶ字状であってもよい。言い換えると、ゲートトレンチの底部は必ずしも平坦面である必要はない。
【００６５】
またゲートトレンチＧＴは熱エッチング以外のドライエッチングによって形成されてもよく、たとえばＲＩＥまたはＩＢＥによって形成されてもよい。またゲートトレンチＧＴはドライエッチング以外のエッチングによって形成されてもよく、たとえばウエットエッチングによって形成されてもよい。またゲートトレンチの互いに対向する側壁は、図１に示すような非平行な位置関係を必ずしも有する必要はなく、互いに平行な関係を有してもよい。
【００６６】
また上記実施の形態においては、図４に示すように、上面Ｆ２の、ゲートトレンチＧＴの側壁ＳＳに囲まれた部分は六角形の形状を有する。この部分の形状は六角形の形状に限定されるものではなく、たとえば長方形（正方形を含む）であってもよい。またこの形状は、ＳｉＣ層１０の結晶構造が六方晶の場合は各角が約６０°の角度を有する六角形が好ましく、立方晶の場合は長方形が好ましい。
【００６７】
（実施の形態２）
図２３に示すように、ＭＯＳＦＥＴ１００Ｄは、単結晶基板１と、ＳｉＣ層１０Ｄと、ドレイン電極３１と、ソース電極３２と、ゲート酸化膜２１Ｄと、層間絶縁膜２２Ｄと、ゲート電極３０Ｄと、ソース配線層３３とを有する。
【００６８】
さらに図２４を参照して、ＳｉＣ層１０Ｄは、厚さ方向（図中、縦方向）に互いに対向する下面Ｆ１（第１表面）および上面Ｆ２（第２表面）を有する。またＳｉＣ層１０Ｄは、ｎ-ドリフト領域１１（第１領域）、ｐ領域１２Ｄ（第２領域）、ｎ領域１３Ｄ（第３領域）、電荷補償領域１４（第４領域）、およびｐ+コンタクト領域１５Ｄを有する。ｐ領域１２Ｄは、ｎ-ドリフト領域１１の被覆部分１１ｃ上に設けられ、ｐ型（第１導電型と異なる第２導電型）を有する。ｎ領域１３Ｄは、ｐ領域１２Ｄ上に設けられ、ｐ領域１２Ｄによってｎ-ドリフト領域１１と分離され、ｎ型（第１導電型）を有する。ｐ+コンタクト領域１５Ｄは、ｐ領域１２Ｄの一部の上に直接設けられており、ＳｉＣ層１０Ｄの上面Ｆ２の一部をなしている。
【００６９】
ｐ領域１２Ｄは電荷補償領域１４から離れている。具体的にはｐ領域１２Ｄは、ｎ-ドリフト領域１１の被覆部分１１ｃによって電荷補償領域１４から分離されている。
【００７０】
ゲート酸化膜２１Ｄは、ＳｉＣ層１０Ｄの上面Ｆ２上において、ｎ-ドリフト領域１１およびｎ領域１３Ｄの間をつなぐようにｐ領域１２Ｄ上に設けられている。具体的には、ゲート酸化膜２１ＤはＳｉＣ層１０Ｄの上面Ｆ２上においてｐ領域１２Ｄを被覆している。ゲート電極３０Ｄはゲート酸化膜２１Ｄ上に設けられている。これによりゲート電極３０Ｄはゲート酸化膜２１Ｄを介してＳｉＣ層１０Ｄのｐ領域１２Ｄ上に位置している。
【００７１】
ＳｉＣ層１０Ｄのｎ領域１３Ｄおよびｐ+コンタクト領域１５Ｄ上には、直接、ソース電極３２が設けられている。
【００７２】
ＳｉＣ層１０Ｄは六方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０Ｄの上面Ｆ２は｛０−３３−８｝面および｛０−１１−４｝面の少なくともいずれかからなる部分を含むことが好ましい。ＳｉＣ層１０Ｄは立方晶系の結晶構造を有してもよく、この場合、ＳｉＣ層１０Ｄの上面Ｆ２は｛１００｝面からなる部分を含むことが好ましい。
【００７３】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７４】
次にＭＯＳＦＥＴ１００Ｄの製造方法について説明する。まずは、実施の形態１の図６〜図１１に示す工程と同様の工程が行われる。
【００７５】
図２５に示すように、次に不純物イオン注入によってｎ-ドリフト領域１１の被覆部分１１ｃ上に、ｐ領域１２Ｄ、ｎ領域１３Ｄおよびｐ+コンタクト領域１５Ｄが形成される。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。たとえば１７００℃の温度で３０分間の加熱が行われる。これによりＳｉＣ層１０Ｄが単結晶基板１上に形成される。
【００７６】
図２６を参照して、ＳｉＣ層１０Ｄの上面Ｆ２が熱酸化されることでゲート酸化膜２１Ｄが形成される。これによりｐ領域１２Ｄはゲート酸化膜２１Ｄに被覆される。ゲート酸化膜２１Ｄ上にゲート電極３０が形成される。ゲート電極３０Ｄは、ゲート酸化膜２１Ｄを介してＳｉＣ層１０Ｄのｐ領域１２Ｄ上に位置する部分を有するように形成される。露出したゲート酸化膜２１Ｄおよびゲート電極３０Ｄ上に層間絶縁膜２２が形成される。ゲート酸化膜２１Ｄおよび層間絶縁膜２２Ｄがパターニングされることで、ｐ+コンタクト領域１５Ｄと、ｎ領域１３Ｄの一部とを露出する開口部が形成される。次にこの開口部内にソース電極３２が形成される。これにより図２６に示す構成が得られる。
【００７７】
再び図２３を参照して、層間絶縁膜２２Ｄおよびソース電極３２の上にソース配線層３３が形成される。またｎ-ドリフト領域１１上すなわちＳｉＣ層の下面Ｆ１上に単結晶基板１を介してドレイン電極３１が形成される。以上により、ＭＯＳＦＥＴ１００Ｄが得られる。
【００７８】
なお上記各実施の形態におけるＭＯＳＦＥＴ１００（図１）またはＭＯＳＦＥＴ１００Ｄ（図２３）の製造方法において、ドレイン電極３１を形成する前に、単結晶基板１を除去する工程が行われてもよい。この場合、ＭＯＳＦＥＴ１００（図１）は単結晶基板１を有さず、ドレイン電極３１は、ｎ-ドリフト領域１１上、すなわち下面Ｆ１上に直接に設けられる。
【００７９】
また第１導電型はｎ型に限定されるものではなく、ｐ型であってもよい。ＭＯＳＦＥＴは、第１導電型がｎ型の場合はｎチャネル型であり、ｐ型の場合はｐチャネル型である。
【００８０】
また炭化珪素半導体装置はＭＯＳＦＥＴに限定されるものではなく、たとえばＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８２】
１  単結晶基板、１０，１０Ｄ  ＳｉＣ層（炭化珪素層）、１１  ｎ-ドリフト領域（第１領域）、１１ａ  ベース部分、１１ｂ  埋込部分、１１ｃ  被覆部分、１２，１２Ｄ  ｐ領域（第２領域）、１３，１３Ｄ  ｎ領域（第３領域）、１４  電荷補償領域、１５，１５Ｄ  ｐ+コンタクト領域、２１，２１Ｄ  ゲート酸化膜（ゲート絶縁膜）、２２，２２Ｄ  層間絶縁膜、３０，３０Ｄ  ゲート電極、３１  ドレイン電極（第１電極）、３２  ソース電極（第２電極）、３３  ソース配線層、７０，７１  マスク層、１００，１００Ｄ  ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ  底部、Ｆ１  下面（第１表面）、Ｆ２  上面（第２表面）、ＧＴ  ゲートトレンチ、ＳＤ  側面、ＳＳ  側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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