(57)【要約】【課題】歩留まりや信頼性の低下を招くことなく、隣接セルのフローティング・ゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティング・ゲートの電位を制御することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜１２を介して形成されたゲート電極部と、ゲート電極部の上方に前記ゲート電極部と一体形成されたキャパシタ電極部と含むフローティング・ゲート１３と、キャパシタ電極部の側面を囲むように第１の絶縁膜１２を介して形成されたコントロールゲート１０となる第１の電極と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型の半導体材料層上方に形成された層に孔を形成する工程と、
前記孔の側壁に導電材料よりなる第１の電極を形成する工程と、
第１の電極の内壁に第１の絶縁膜を形成する工程、および
前記第１の絶縁膜に接して前記孔内にゲート電極を埋設する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極は、前記半導体材料層上に形成されたチャネル領域と第２の絶縁膜を介して接している請求項１に記載の半導体装置の製造方法。
【請求項３】
前記一導電型の半導体材料層表面に他導電型不純物拡散層を形成した後に、前記他導電型不純物拡散層の一部と前記第２の絶縁膜を介して接するように前記ゲート電極を配置する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記他導電型不純物拡散層は、スリットを介して第１の他導電型不純物拡散層と第２の他導電型不純物拡散層に分離され、前記ゲート電極は、第１、第２の他導電型不純物拡散層および前記スリット上方にまたがるように配置される請求項３に記載の半導体装置の製造方法。
【請求項５】
前記他導電型不純物拡散層は、
前記一導電型の半導体材料層表面にライン状の他導電型不純物拡散層を形成する工程と、
前記ライン状の他導電型不純物拡散層と交わる方向に溝を形成して、溝内の他導電型不純物拡散層を除去する工程と、
を有する工程で第１の他導電型不純物拡散層と第２の他導電型不純物拡散層に分離され、前記ゲート電極は、前記第１、第２の他導電型不純物拡散層に第２の絶縁膜を介して接するように前記溝内に形成される請求項３に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極底面の平面形状は、その頂点が丸みを帯びた多角形である請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極底面の平面形状は、円または楕円である請求項１に記載の半導体装置の製造方法。
【請求項８】
第１の電極の内壁と前記半導体材料層上に形成されたチャネル領域表面に絶縁膜を形成することで前記第１，第２の絶縁膜を同時に形成する工程を有する請求項２に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜を形成する工程の前に、前記チャネル領域を露出させる工程を有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記一導電型の半導体材料層表面上方に第１の材料よりなり、第１の方向に延在する複数のラインパターンを形成する工程と、
前記ラインパターンの側壁に絶縁材料よりなる膜を形成し、絶縁分離サイドウォール膜を形成する工程と、
前記絶縁分離サイドウォール膜に挟まれた凹部に第２の材料を埋め込む工程と、
前記第１の方向と異なる第２の方向に延在する複数のラインパターンをマスクとして前記第１および第２の材料を選択的に除去して第１および第２の材料よりなるライン状パターンを形成する工程と、を含み、
前記絶縁分離サイドウォール膜と前記ライン状パターンとで囲まれた孔を形成する請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記孔内に形成されたゲート電極膜をエッチバックして前記ゲート電極の上端の高さを前記絶縁分離サイドウォール膜の上端の高さよりも低くする工程と、
前記絶縁分離サイドウォール膜で挟まれた凹部を絶縁材料で埋め込み、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層をエッチバックして前記埋め込み絶縁層の上端の高さを前記絶縁分離サイドウォール膜の上端の高さよりも低くして、前記第１の電極の一部を露出させる工程と、
前記絶縁分離サイドウォール膜で挟まれた凹部を導電材料で埋め込み、前記第１の電極と接続する導電ラインを形成する工程と、
を有する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、
前記キャパシタ電極部の側面を囲むように第１の絶縁膜を介して形成された第１の電極と、を有することを特徴とする半導体装置。
【請求項１３】
前記一導電型の半導体材料層表面には他導電型不純物拡散層を有し、前記他導電型不純物拡散層は、ソース電極およびドレイン電極を形成している請求項１２に記載の半導体装置。
【請求項１４】
前記他導電型不純物拡散層は、スリットを介して第１の他導電型不純物拡散層と第２の他導電型不純物拡散層に分離され、前記ゲート電極は、第１、第２の他導電型不純物拡散層および前記スリット上方にまたがるように配置されている請求項１３に記載の半導体装置。
【請求項１５】
前記ゲート電極底面の平面形状は、その頂点が丸みを帯びた多角形である請求項１２に記載の半導体装置。
【請求項１６】
第１，第２の絶縁膜は同一の材料からなる請求項１２に記載の半導体装置。
【請求項１７】
前記ソース電極、前記ドレイン電極、前記ゲート電極、第１の電極よりなるメモリセルはマトリクス配列され、第１の方向に配置された複数のメモリセルはその第１の電極が同一の信号線に接続されており、第２の方向に配置された複数のメモリセルは、そのソース電極およびドレイン電極が直列接続され、その一端はビット線、他端は制御線にそれぞれ接続されている請求項１３に記載の半導体装置。
【請求項１８】
前記ゲート電極に複数の情報に対応する複数のプログラム状態を設定可能である請求項１７に記載の半導体装置。
【請求項１９】
複数の半導体装置が組み込まれたメモリカードであって、
前記半導体装置の少なくとも一つは、
一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、
前記キャパシタ電極部の側面を囲むように第１の絶縁膜を介して形成された第１の電極と、を有することを特徴とするメモリカード。
【請求項２０】
ストレージデバイスと、
データプロセッサと、
前記ストレージデバイスと前記データプロセッサとを接続するバスと、を備えるデータ処理システムであって、
前記ストレージデバイスおよび前記データプロセッサの少なくとも一つは、
一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、
前記キャパシタ電極部の側面を囲むように第１の絶縁膜を介して形成された第１の電極と、を有することを特徴とするデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、メモリカード、データ処理システムおよび半導体装置の製造方法に関する。
【背景技術】
【０００２】
フローティング・ゲートを有する電気的消去および書き込み可能な不揮発性メモリ装置はさまざまなシステムに組み込まれ、広く用いられている。中でも、ＮＡＮＤ型フラッシュメモリと呼ばれるものがあり、そのビットコストを低く抑えられることから主流となりつつある。
【０００３】
ＮＡＮＤ型フラッシュメモリの代表的な構成としては、コントロールゲートとチャネルの間にフローティング・ゲートを設けたメモリセルを搭載したデバイスが知られており、例えば米国特許出願公開第２０１０／０２９１７６６号明細書がある（特許文献１）。まず、シリコン基板表面にトンネル絶縁膜を介して設けられた導電層をパターニングして将来フローティング・ゲートとなるライン・アンド・スペース・パターンを形成した後、これをマスクとしてシリコン基板をエッチングし絶縁材料を埋め込むことで溝型素子分離を形成する。次に、ゲート間絶縁膜を介して成膜した導電層をパターニングし、前記パターンとは直交する方向に延在するコントロールゲートのライン・アンド・スペース・パターンを形成し、これをマスクとしてライン形状をしたフローティング・ゲートをエッチングすることで矩形形状をしたフローティング・ゲートを得る。さらに、この工程で露出したシリコン基板表面活性領域に基板と反対導電型の不純物をイオン注入することでコントロールゲートのエッジ、すなわちフローティング・ゲートのエッジに整合してソース・ドレイン領域を形成できる。以上説明したように、互いに直交する微細な２つのライン・アンド・スペース・パターンを用いてメモリセルを形成できることから一般に広く用いられていた。
【０００４】
一方、ＮＡＮＤ型フラッシュメモリの場合、コントロールゲートに制御信号を与えることにより、容量結合しているフローティング・ゲートの電位を制御して所望の電位とすることで、書き込み、読み出し動作を行わせる。このため、コントロールゲート・フローティングゲート間の容量値とフローティングゲート・シリコン基板間の容量値の比を所望の値にする必要がある。メモリセルの微細化の進展に伴い、フローティング・ゲートの高さが極めて高くなった結果、フローティング・ゲート間の結合容量が大きくなり、隣接メモリセルへの書き込み情報によって選択メモリセルのフローティング・ゲートの電位が大きく変化する問題をまねいた。これに対して特許文献１には、フローティング・ゲートに空洞を設けることでフローティング・ゲート間の結合容量を削減する技術が開示されている。また、特許文献２には、ゲート電極となる第１の導電層を形成した後、絶縁層を介してその上に成膜したコントロールゲート用の第２の導電層に第１の導電層に接続する孔を設け、該孔の側壁に絶縁膜（ＩＰＤ膜）、さらにその中に第３の導電層を埋設することで、第１の導電層と第３の導電層で構成されるフローティング・ゲートの周囲を囲むようにコントロールゲートを設ける技術が開示されており、こちらもフローティング・ゲート間の結合容量を削減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２０１０／０２９１７６６  Ａ１
【特許文献２】特開２００９−２８９９０２号公報
【非特許文献】
【０００６】
【非特許文献１】２０１１  ３ｒｄ  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ（ＩＭＷ）ｐｐ１８−２１  “２５ｎｍ  ６４Ｇｂ  １３０ｍｍ２  ３ｂｐｃ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、フローティング・ゲートに空洞を形成し、隣接セルのフローティング・ゲート間で対向する面の面積を減ずる技術が開示されているが、空洞を形成する加工技術が複雑で難しく、できあがりの形状がばらつくという問題があった。さらに微細化が進むと機械的強度を維持するために空洞を設けることが困難になるという問題があった。
【０００８】
また、非特許文献１では、隣接セルのフローティング・ゲート間の絶縁膜の一部に空洞を設けることで隣接セルのフローティング・ゲート間の結合容量を減ずる技術が開示されているが、均一な空洞を再現性よく加工する技術は難しく、微細化が進むと隣接セルのフローティング・ゲート間も狭くなることから所定の間隔の空洞を確保することは難しく、結果として効果が小さくなるという問題があった。
【０００９】
特許文献２では、フローティング・ゲートのうち、ゲート電極部分と、その上方にコントロールゲートとの間で容量素子を形成する部分とが別々に形成されており、この両者を電気的に接続する工程が必須である。半導体チップ上のメモリセルのビット数は極めて膨大であるため、メモリセル内のこのような電気的接続個所の存在は歩留まりを低下させる大きな要因となり好ましくない。さらに、この電気的接続箇所を設けるため、孔内にＩＰＤ膜を成膜した後、孔底のＩＰＤ膜をエッチング除去する必要があり、孔側壁に露出しているＩＰＤ膜がダメージを受ける。このため、そのままでは実用に耐えないことから、一旦犠牲ＩＰＤ膜を形成し、第３の導電層を成膜後に犠牲ＩＰＤ膜を除去して形成されるスリット内に改めてＩＰＤ膜を充填している。このような狭いスリット内へ、良質な膜を充填することは非常に困難であり、また、ボイドが形成されると容量値が大きく変化するという問題があった。さらに、孔底の絶縁膜の除去が不十分になると、電気的接続箇所の電気抵抗異常やオープン不良などに起因する歩留まり低下をまねく。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜を介して形成されたゲート電極と、前記ゲート電極の上方に前記ゲート電極と一体形成されたキャパシタ電極部と、前記キャパシタ電極部の側面を囲むように第１の絶縁膜を介して形成された第１の電極と、を有することを特徴とする。
【００１１】
本発明による半導体装置の製造方法は、一導電型の半導体材料層上方に形成された層に孔を形成する工程と、前記孔の側壁に導電材料よりなる膜を形成し、第１の電極を形成する工程と、第１の電極の内壁に第１の絶縁膜を形成する工程、および前記第１の絶縁膜に接して前記孔内にゲート電極を埋設する工程と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、歩留まりや信頼性の低下を招くことなく、隣接セルのフローティング・ゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティング・ゲートの電位を制御することが可能となり、動作余裕度が格段に増す。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）は本発明の一実施形態例による半導体装置の平面図、図１（ｂ）はＡ−Ａ’断面図、図１（ｃ）はＢ−Ｂ’断面図を示す。
【図２】図１の半導体装置の製造工程を説明する図であり、図２（ａ）は平面図、図２（ｂ）はＡ−Ａ’断面図、図２（ｃ）はＢ−Ｂ’断面図を示す。
【図３】図１の半導体装置の製造工程を説明する図であり、図３（ａ）は平面図、図３（ｂ）はＡ−Ａ’断面図、図３（ｃ）はＢ−Ｂ’断面図を示す。
【図４】図１の半導体装置の製造工程を説明する図であり、図４（ａ）は平面図、図４（ｂ）はＡ−Ａ’断面図、図４（ｃ）はＢ−Ｂ’断面図を示す。
【図５】図１の半導体装置の製造工程を説明する図であり、図５（ａ）は平面図、図５（ｂ）はＡ−Ａ’断面図、図５（ｃ）はＢ−Ｂ’断面図を示す。
【図６】図１の半導体装置の製造工程を説明する図であり、図６（ａ）は平面図、図６（ｂ）はＡ−Ａ’断面図、図６（ｃ）はＢ−Ｂ’断面図を示す。
【図７】図１の半導体装置の製造工程を説明する図であり、図７（ａ）は平面図、図７（ｂ）はＡ−Ａ’断面図、図７（ｃ）はＢ−Ｂ’断面図を示す。
【図８】図１の半導体装置の製造工程を説明する図であり、図８（ａ）は平面図、図８（ｂ）はＡ−Ａ’断面図、図８（ｃ）はＢ−Ｂ’断面図を示す。
【図９】図１の半導体装置の製造工程を説明する図であり、図９（ａ）は平面図、図９（ｂ）はＡ−Ａ’断面図、図９（ｃ）はＢ−Ｂ’断面図を示す。
【図１０】図９の半導体装置の製造工程の変形例を説明する図であり、図１０（ａ）は平面図、図１０（ｂ）はＡ−Ａ’断面図、図１０（ｃ）はＢ−Ｂ’断面図を示す。
【図１１】図１の半導体装置の製造工程を説明する図であり、図１１（ａ）は平面図、図１１（ｂ）はＡ−Ａ’断面図、図１１（ｃ）はＢ−Ｂ’断面図を示す。
【図１２】図１の半導体装置の製造工程を説明する図であり、図１２（ａ）は平面図、図１２（ｂ）はＡ−Ａ’断面図、図１２（ｃ）はＢ−Ｂ’断面図を示す。
【図１３】本発明の実施例２による半導体装置の製造プロセスを説明するための図であり、図１３（ａ）は平面図、図１３（ｂ）はＡ−Ａ’断面図、図１３（ｃ）はＢ−Ｂ’断面図を示す。
【図１４】本発明の実施例２による半導体装置の製造プロセスを説明するための図であり、図１４（ａ）は平面図、図１４（ｂ）はＡ−Ａ’断面図、図１４（ｃ）はＢ−Ｂ’断面図を示す。
【図１５】本発明の実施例２による半導体装置の製造プロセスを説明するための図であり、図１５（ａ）は平面図、図１５（ｂ）はＡ−Ａ’断面図、図１５（ｃ）はＢ−Ｂ’断面図を示す。
【図１６】本発明の実施例２による半導体装置の製造プロセスを説明するための図であり、図１６（ａ）は平面図、図１６（ｂ）はＡ−Ａ’断面図、図１６（ｃ）はＢ−Ｂ’断面図を示す。
【図１７】本発明に係る半導体装置の製造方法の他の変形例（実施例３）を説明するための図であり、図１７（ａ）は平面図、図１７（ｂ）はＡ−Ａ’断面図、図１７（ｃ）はＢ−Ｂ’断面図を示す。
【図１８】本発明に係る半導体装置の製造プロセスの他の変形例（実施例３）を説明するための図であり、図１８（ａ）は平面図、図１８（ｂ）はＡ−Ａ’断面図、図１８（ｃ）はＢ−Ｂ’断面図を示す。
【図１９】本発明の一実施形態によるＮＡＮＤ型フラッシュメモリの概略を示すブロックダイヤグラムである。
【図２０】本発明によるＮＡＮＤ型フラッシュメモリを用いたメモリカードの構成を示す概略図である。
【図２１】本発明によるＮＡＮＤ型フラッシュメモリを用いたデータ処理システム４００の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明の基本形態は、ゲート電極を形成するゲート電極部、ゲート電極部上方に一体形成され、キャパシタを形成するキャパシタ電極部よりなるゲート電極を有し、隣接するゲート電極間に導電層を配置することで隣接するゲート電極間の結合容量を格段に減ずるものである。実施例では、ゲート電極と一体形成されたキャパシタ電極部側面を第１の電極で囲むことで隣接するゲート電極間の結合容量を減らすことができると同時に、ゲート電極と第１の電極との間の結合容量を増加させることができる。本発明による半導体装置は、ゲート電極部とキャパシタ電極部とは一体形成されており、ゲート電極は、特許文献２に開示されるような導体層間を電気的接続する構造を含まない。このため、接続部の電気抵抗異常やオープン不良などに起因する歩留まり低下をまねくことがない。
【００１５】
本発明による半導体装置の製造方法は、チャネル領域上方に形成した層に孔を設け、孔の内壁に、順次、第１の電極層、絶縁層、ゲート電極層を積層することで、ゲート電極のキャパシタ電極部側面を第１の電極で囲む構造を得るものである。本発明によれば非常に微細な構造を極めて簡単に得ることができる。特に第１の電極層は孔の側壁にコンフォーマルな導電層を成膜して形成するサイドウォール膜を用いることから、ゲート電極のキャパシタ電極部を極めて薄い導電層で確実に囲むように第１の電極を形成することができる。特許文献２では、コントロールゲートとなる第２の導電層に孔を設けてその内壁に絶縁層、キャパシタ電極部を形成し、リソグラフィー技術で第２の導電層をパターニングして配線を形成すると共に、コントロールゲートを形成する。孔と配線パターンとは目合わせずれがあるので孔の外側のコントロールゲート幅は極限まで薄くすることはできない。また、配線の電気抵抗値を下げるためにも孔の外側のコントロールゲート幅は細くすることはできない。従って、コントロールゲート幅は広くする必要があり、微細化する際に問題となる。
【００１６】
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
まず、本発明の実施形態による半導体装置についてＮＡＮＤ型フラッシュメモリセルを搭載したＮＡＮＤ型フラッシュメモリを例として用い、詳細に説明する。
【００１８】
（実施例１）
図１（ａ）は本発明の一実施形態例による半導体装置の平面図、図１（ｂ）はＡ−Ａ’断面図、図１（ｃ）はＢ−Ｂ’断面図であり、４ｘ２ビットのＮＡＮＤ型フラッシュメモリセルが示されている。シリコン基板１主表面にＸ方向に延在する素子分離領域２が設けられ、素子分離領域２に挟まれた活性領域上には、フローティング・ゲート（ＦＧ）１３、第１の電極であるコントロールゲート（ＣＧ）電極１０およびソース・ドレイン不純物拡散層３よりなるＮＡＮＤ型フラッシュメモリセルが４個直列接続されている。ＦＧ１３は多結晶シリコンなど導電材料よりなる柱状電極であり、ゲート電極部１３ａと、ゲート電極部１３ａと一体形成されたキャパシタ電極部１３ｂとを有し、ソース・ドレイン不純物拡散層３に設けられたスリット３ａ上方に絶縁膜１２（トンネル絶縁膜）を介して形成されている。ＦＧ１３のキャパシタ電極部１３ｂ側面は絶縁膜１２（ゲート電極間絶縁膜）を介して周囲を囲むように多結晶シリコンや金属など導電材料よりなる筒状のＣＧ電極１０で覆われている。ＣＧ電極１０は酸化シリコン膜などよりなる絶縁層４によりシリコン基板１と絶縁されている。ＣＧ電極１０、ＦＧ１３および絶縁膜１２よりなる容量素子部は絶縁分離サイドウォール膜６Ｓで規定される孔の中に形成され、容量素子間は絶縁分離サイドウォール膜６Ｓによって絶縁されている。絶縁分離サイドウォール膜６Ｓで規定された孔の内壁に薄いサイドウォール状に設けられた導電膜によりＣＧ電極１０が形成され、その内壁に絶縁膜１２が形成され、さらにその内側の孔に埋め込まれた柱状の電極によりＦＧ１３が形成されている。ＦＧ１３の上部には埋め込み絶縁層１４が設けられている。埋め込み絶縁層１４の上にはＹ方向に延在する導電層よりなるコントロールゲート駆動信号線１５が設けられＣＧ電極１０と接続されている。コントロールゲート駆動信号線１５は埋め込み絶縁層１４によりＦＧ１３と絶縁されている。
【００１９】
以上説明したように、本実施形態では、ゲート電極部１３ａと、ゲート電極部１３ａと一体形成されたキャパシタ電極部１３ｂとを有するＦＧ１３のキャパシタ電極部１３ｂ側面がＣＧ電極１０により囲むように覆われており、隣接するＦＧ１３の間に導電層が配置されているため、従来のＮＡＮＤ型フラッシュメモリセル構造と比較して隣接セルのＦＧ１３との間の容量結合が格段に小さく抑えられている。この結果、隣接セルの書き込みデータの影響を受けることなく、フローティング・ゲートの電位制御を精密に行うことが可能となり、広い動作余裕度が得られ、特に多値情報を書き込む場合には安定した動作が可能となる。ＦＧ１３のゲート電極部１３ａとキャパシタ電極部１３ｂは一体形成されており、フローティング・ゲートは導体層間を電気的接続する構造を含まない。また、コントロールゲートはサイドウォール状に形成されており、極めて薄くでき、メモリセルの微細化に有利である。トンネル絶縁膜とゲート電極間絶縁膜は同一工程で成膜された同一組成を有する膜が用いられている。また、コントロールゲート駆動信号線１５間の絶縁膜６Ｓもサイドウォール状に形成されており、ボーイング形状がほとんどなく、ばらつきの少ない絶縁膜が得られる。このように、絶縁分離サイドウォール膜６Ｓに挟まれた孔の内壁にＣＧ電極１０、絶縁膜１２、ＦＧ１３が形成され、絶縁分離サイドウォール膜６Ｓに挟まれ、Ｙ方向に延在する溝内に導電材料が埋め込まれ、コントロールゲート駆動信号線１５が形成されている。
【００２０】
次に、本実施形態例による半導体装置の製造方法について詳細に説明する。
【００２１】
図２〜図１２は、本発明の実施例１による半導体装置の製造プロセスを説明するための図である。このうち、図２（ａ）〜図１２（ａ）は平面図、図２（ｂ）〜図１２（ｂ）はＡ−Ａ’断面図、図２（ｃ）〜図１２（ｃ）はＢ−Ｂ’断面図である。
【００２２】
本実施例による半導体装置の製造プロセスでは、図２（ａ）、（ｂ）、（ｃ）に示すように、まず、ｐ型のシリコン基板１表面の素子分離形成領域に溝を形成し、酸化シリコン膜などの絶縁膜で埋め込むことで素子分離領域２を形成する。次に活性領域表面に砒素などをイオン注入することでｎ型の不純物拡散層３を形成する。後にフローティング・ゲートを配置する場所にはｎ型の不純物拡散層３にスリット３ａを設け、スリットを挟んでソースとドレインとなるように不純物拡散層３は分離されている。不純物拡散層３はフローティング・ゲートを形成する前に形成する。スリット３ａは例えば１０ｎｍとする。これは周辺回路のＭＯＳトランジスタのチャネル長に比べて短い値である。その後、絶縁層４、絶縁層４とは異なる材料よりなる材料層５を順次成膜する。例えば絶縁層４、材料層５はそれぞれ酸化シリコン層、多結晶シリコン層とすることができる。材料層５は窒化シリコン層など絶縁材料でもよい。エッチングレート比が十分でない場合は絶縁層４と材料層５の間に薄いエッチングストッパー層（図示せず）を設けてもよい。
【００２３】
図３（ａ）、（ｂ）、（ｃ）に示すように、材料層５をフォトリソグラフィー技術およびドライエッチング技術を用いて選択的にエッチングすることでＹ方向に延在するパターン５Ａを形成する。パターン５Ａはスリット３ａの真上に一つおき、すなわち、Ｘ方向にメモリセルのピッチの２倍のピッチで配列される。ここでは開口幅の比較的広い溝パターンに形成していることから、ボーイング形状の少ないパターン形成することができる。場合によっては、ドライエッチングやウェットエッチングを追加することで寸法調整してもよい。
次に、全面に例えば窒化シリコン膜６を成膜する。
【００２４】
図４（ａ）、（ｂ）、（ｃ）に示すように、窒化シリコン膜６をコンフォーマルに成膜した後、異方性エッチングを用いてエッチバックすることで、パターン５Ａの側壁のみに残し、Ｙ方向に延在する絶縁分離サイドウォール膜６Ｓを形成する。次に、全面に多結晶シリコン７を成膜してパターン５Ａで挟まれた凹部を埋め込んだ後、ＣＭＰ技術を用いて表面を平坦化する。さらに、ドライエッチングにより、図５（ａ）、（ｂ）、（ｃ）に示すように、絶縁分離サイドウォール膜６Ｓの上部より所定の高さだけ低い高さまで、パターン５Ａおよび多結晶シリコン７をエッチバックしてパターン５Ｂ、多結晶シリコン７Ａとする。これにより、Ｙ方向に延在するコントロールゲート駆動信号線形成用溝８が形成される。絶縁分離サイドウォール膜６Ｓの代わりに通常のリソグラフィー技術で材料層５にコントロールゲート駆動信号線形成用溝を設けてもよい。この場合は材料層５上にハードマスク層を設ける。
【００２５】
次に、図６（ａ）、（ｂ）、（ｃ）に示すように、Ｘ方向に延在するフォトレジストパターンまたはハードマスクパターン（図示せず）をマスクとしてパターン５Ｂ、多結晶シリコン７Ａを選択的にエッチング除去し、メモリセルを形成するための孔９を形成する。孔９のＸ方向の２辺は窒化シリコン膜（絶縁分離サイドウォール膜６Ｓ）、Ｙ方向の２辺は多結晶シリコン（パターン５Ｃおよび多結晶シリコン７Ｂ）よりなる。
【００２６】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、孔９の内壁に導電材料よりなるサイドウォール膜を形成する。材料としては、例えば多結晶シリコンを用いる。全面に薄膜を成膜後、異方性エッチングを用いてエッチバックすることで得られる。このようにして非常に薄い筒状の形状をしたＣＧ電極１０が形成される。ＣＧ電極１０で囲まれた孔を孔１１とする。
【００２７】
次に、図８（ａ）、（ｂ）、（ｃ）に示すように、ＣＧ電極１０をマスクとして孔１１の底に露出する絶縁層４を選択的にエッチング除去することで不純物拡散層３に挟まれたスリット３ａが形成された領域を含むシリコン基板１の表面を露出させる。この時、スリット３ａは必ずしも全体が露出する必要はなく、少なくとも一部が露出すればよい。エッチング後の孔を孔１１’とする。
【００２８】
次に、図９（ａ）、（ｂ）、（ｃ）に示すように、全面に薄い絶縁膜１２を成膜する。孔１１’の底部の露出したシリコン基板１の表面に形成された薄い絶縁膜１２は後に絶縁膜１２の上に形成されるフローティング・ゲートに電子を注入する際にトンネル絶縁膜として働く部分である。また、孔１１’の側壁に形成された薄い絶縁膜１２は後に形成されるフローティング・ゲートと孔１１の内壁に形成されているＣＧ電極１０との間でキャパシタを形成するゲート電極間絶縁膜となる。すなわち、フラッシュメモリデバイスとして動作するのに必要な容量比を決定する２つの容量値、ＣＧ電極１０とフローティング・ゲートとの間の容量値と、フローティング・ゲートとシリコン基板１のチャネル領域との間の容量値とを決めている誘電体膜はどちらも薄い絶縁膜１２であって、同一工程で同時に成膜する。従来のメモリセル構造ではこれら絶縁膜は同一工程で成膜不可能であった。同一工程で同時に成膜しているので膜の構造（組成）はもちろんのこと、製造プロセスのゆらぎやばらつきに起因する膜の特性も同一になるようにすることが容易である。このことから、所望の容量比はメモリセル形成用の孔９の形状や寸法（孔の底面積や高さ）を管理することで再現性よく得られる。その結果、フローティング・ゲートの電位制御を精密に行うことが可能となるため広い動作余裕度が得られ、特に多値情報を書き込む場合には安定した動作が可能となる。薄い絶縁膜１２の成膜方法としては、従来トンネル絶縁膜を形成する方法として知られた技術が適用可能である。例えば、ＬＰＣＶＤ法で窒化シリコン膜を成膜した後、ドライ酸化処理を行う例がある。この場合は、絶縁膜１２は図８（ｂ）、（ｃ）に示されているようにシリコン基板１表面から孔１１’側壁にいたるまで絶縁層４の側壁も含め、連続した膜となる。
【００２９】
一方、ＣＧ電極１０が多結晶シリコンで形成されている場合、ＮＯ雰囲気中で熱処理することでＣＧ電極１０とシリコン基板１表面を酸窒化してＳｉＯＮを形成する方法がある。この場合、多結晶シリコン表面と単結晶シリコン基板表面とで成膜速度は同等であり、膜の特性についてもほぼ同一な膜が得られる。また、この場合、絶縁膜１２は、図１０に示すように、ＣＧ電極１０の側壁に形成される第１の絶縁膜１２ａとシリコン基板１表面に形成される第２の絶縁膜１２ｂとなり、連続していない。なお、多結晶シリコンである５Ｃ、７Ｂ表面は同様に酸窒化され、窒化シリコンである絶縁分離サイドウォール膜６Ｓ表面も若干酸化されるが、酸化シリコンである絶縁層４および素子分離領域２はほとんど影響を受けない。
【００３０】
次に、図１１（ａ）、（ｂ）、（ｃ）に示すように、孔１１’の中に導電材料を埋め込む。例えば多結晶シリコンを成膜した後、エッチバックしてＦＧ１３を形成する。この時、多結晶シリコンの上面の高さは孔１１’の開口部から少々低くなるところまでエッチバックする。その後、酸化シリコン膜などの絶縁材料を成膜してＦＧ１３上部に埋め込み絶縁層１４を形成する。
【００３１】
次に、図１２（ａ）、（ｂ）、（ｃ）に示すように、埋め込み絶縁層１４をエッチバックすることでＦＧ１３上部に埋め込み絶縁層１４を残し、ＣＧ電極１０を露出させる。
【００３２】
次に、コントロールゲート駆動信号線形成用溝８内にバリアメタル、シード層（図示せず）を成膜した後に導電材料で埋め込む。ＣＭＰにより表面の導電材料を除去することでコントロールゲート駆動信号線１５を形成するとＣＧ電極１０と接続され、図１（ａ）、（ｂ）、（ｃ）に示すデバイスが完成する。コントロールゲート駆動信号線１５は、周辺回路領域のダマシンプロセスで形成される金属配線（図示せず）と同時に形成することも可能である。
【００３３】
本実施形態例の製造方法は、まず、シリコン基板上に形成された活性領域にソース・ドレインとなる不純物を導入し、次に、Ｙ方向に延在する絶縁分離サイドウォール膜により規定されたコントロールゲート駆動信号線形成用溝の底部をＸ方向に延在するライン・アンド・スペースパターンを用いて選択的にエッチングすることでコントロールゲート駆動信号線形成用溝の底部にＮＡＮＤ型フラッシュメモリセル形成用の孔を形成する。この孔の内壁に導電材料よりなるサイドウォールを形成することでコントロールゲート電極を形成する。コントロールゲート電極で囲まれた孔の底部を選択的にエッチング除去することでシリコン基板上に形成された活性領域表面を露出させた後、露出したシリコン基板活性領域表面およびコントロールゲート電極表面に薄い絶縁膜を同時に形成し、孔を導電材料で埋め込むことで、ゲート電極部とキャパシタ電極部とを一体とするフローティング・ゲートを形成する。以上により、ＮＡＮＤ型フラッシュメモリセルを得る。さらに、ＮＡＮＤ型フラッシュメモリセル上方にあるコントロールゲート駆動信号線形成用溝を導電材料で埋め込むことでコントロールゲート駆動信号線が完成する。
【００３４】
本実施形態例では、従来のＮＡＮＤ型フラッシュメモリセルのようにゲート電極をマスクとして用いてゲート電極に自己整合させてソース・ドレインとなる不純物拡散層を形成するのではなく、ソース・ドレインとなる不純物拡散層を先に形成した後に、コントロールゲートおよびフローティング・ゲートを形成することで、コントロールゲートやフローティング・ゲートの平面形状にかかわらず、独立にソース・ドレインとなる不純物拡散層の形状を決定、採用することができる。また、非常に高さの高いフローティング・ゲートに挟まれた狭い領域にイオン注入する工程を必要としないことから、シリコン基板表面に十分な不純物を導入できないことに起因するソース・ドレイン領域の電気抵抗増大の問題も排除できる。
【００３５】
図１（ｂ）に示す不純物拡散層３のスリット３ａは、周辺回路を構成するＭＯＳトランジスタ（図示せず）のソース・ドレイン不純物拡散層の間隔よりも小さくすることができる。ＮＡＮＤ型フラッシュメモリデバイスの場合、複数のメモリセルトランジスタが直列に接続され、その直列回路の両端に駆動電圧が与えられることから、１個のメモリセルのソース・ドレイン不純物拡散層間に印加される電圧は小さくなる。そのため、周辺回路を構成するＭＯＳトランジスタよりも格段にソース・ドレイン不純物拡散層の間隔は小さくできる。一方、ソース・ドレイン不純物拡散層の間隔を小さくすることで、メモリセルがＯＮの場合とＯＦＦの場合の電流差を大きくすることができることから、センスアンプでデータを読み出す際の動作余裕度が広くなる。
【００３６】
本実施形態例によるＮＡＮＤ型フラッシュメモリセルの製造方法は、先にコントロールゲート電極を形成した後、フローティング・ゲート形成用導電層を後から成膜する特徴を有する。また、シリコン基板上に形成された材料層にコントロールゲート駆動信号線形成用溝およびＮＡＮＤ型フラッシュメモリセル形成用の孔を形成した後は、その孔の内壁にコントロールゲート電極用導電材料膜を成膜する工程からフローティング・ゲートを完成する工程まで、フォトマスクを用いてパターン形成するリソグラフィー工程も、導電層間の電気的接続を形成する工程も含まないという特徴を有している。これらのことは、目合わせずれに起因する不具合や、導電層間介在層起因の電気抵抗異常やオープン不良が発生する可能性を完全に排除できる。さらに、製造工程数が少なく、シリコン基板全面成膜工程、全面エッチング工程から構成されることは極めて加工が容易であることを意味する。
【００３７】
コントロールゲート電極がサイドウォール膜からなり、この膜厚は電気的特性を満たす限り極限まで薄くできることから、コントロールゲート電極の平面占有面積は最も小さくできる。このことは、ＮＡＮＤ型フラッシュメモリセルの微細化に好適である。
【００３８】
本実施形態例によるＮＡＮＤ型フラッシュメモリセルの製造方法は、フローティング・ゲート、チャネル間のトンネル絶縁膜とフローティング・ゲート、コントロールゲート間のゲート電極間絶縁膜とを同一工程で成膜するところに特徴を有する。
【００３９】
フローティング・ゲートの電位は、コントロールゲートに与える電位とフローティング・ゲート−チャネル間の容量値と、フローティング・ゲート−コントロールゲート間の容量値の比で制御するが、従来技術では、トンネル絶縁膜とゲート電極間絶縁膜とを同一工程で成膜することはできなかった。同一工程で成膜することで、トンネル絶縁膜とゲート電極間絶縁膜とをほぼ同一組成またはほぼ同一構造の膜とすることが可能となり、容量比のゆらぎ、ばらつきを格段に抑えることが可能となる。その結果、フローティング・ゲートの電位制御の精度が格段に向上する。これは、１ビットのメモリセルに複数の情報を記憶させる場合に特に有利である。
【００４０】
本実施形態例によるＮＡＮＤ型フラッシュメモリセルは、異なるコントロールゲート駆動信号線に接続され、互いに隣接するＮＡＮＤ型フラッシュメモリセルのＸ方向のコントロールゲート電極間が絶縁分離サイドウォール膜で分離されているところに特徴を有する。また、異なるコントロールゲート駆動信号線間も同様に絶縁分離サイドウォール膜でＸ方向に分離されている。コントロールゲート駆動信号線の側面の位置とＮＡＮＤ型フラッシュメモリセルのコントロールゲート電極の外壁面の位置とが自己整合的に一致するようになされている。より具体的には、第１の方向（Ｙ方向）に延在する第１のライン・アンド・スペースパターンをなすコントロールゲート駆動信号線形成用溝を形成し、次に、第１の方向と交差する第２の方向（Ｘ方向）に延在する第２のライン・アンド・スペースパターンを用いて両パターンが重なる領域にＮＡＮＤ型フラッシュメモリセル形成用孔を形成している。この時、第１のライン・アンド・スペースパターンのライン部とスペース部を構成している材料として異なる材料を選択することで実現している。また、ライン部はサイドウォール膜そのものを用いて形成している。他の製造方法としては第１のライン・アンド・スペースパターンのライン部にハードマスク層を形成し、これをマスクとして下地をエッチング除去しコントロールゲート駆動信号線形成用溝を形成した後、このハードマスク層を残したまま、第２のライン・アンド・スペースパターンを用いて両パターンが重なる領域にＮＡＮＤ型フラッシュメモリセル形成用孔を形成してもよい。ここで、サイドウォール膜よりなるハードマスクを用いてもよい。コントロールゲート駆動信号線の側面の位置とＮＡＮＤ型フラッシュメモリセルのコントロールゲート電極の外壁面の位置が一致するようになされ、これら両者の間に目合わせずれやエッチングによるエッジ位置ずれ等の可能性が完全に排除されることから、パターンマージンを設ける必要がなく、ＮＡＮＤ型フラッシュメモリセルの微細化に好適である。さらにサイドウォール膜を適用することでリソグラフィー技術の解像限界とは関係なく、リーク電流など電気的特性や信頼性等の観点から限界まで微細化が可能となり、ＮＡＮＤ型フラッシュメモリセルの微細化に好適である。一般に、微細なメモリセルマトリクスを有する半導体装置のパターン形成は、パターンの周期性を利用して解像限界近いパターンを形成する。この時、メモリセルマトリクスの端は周期性がとぎれることから、パターン幅が変化したり、パターンくずれをおこしたりする場合がある。また、微細な深い溝のエッチング加工についてはボーイング形状になりやすいなど断面形状に関する不具合が発生する場合がある。このような場合は、上記製造方法のうち、第１のライン・アンド・スペースパターンのライン部をサイドウォール膜そのものを用いて形成することでこれらの問題点の抑制が可能である。特にコントロールゲート制御信号の場合、高い電圧が印加されるため局所的に絶縁膜の薄い場所があると信頼性の不具合につながる。これに対し、絶縁分離サイドウォール膜の膜厚の制御は比較的容易である。
【００４１】
次に、本実施形態例の変形例について説明する。
【００４２】
（実施例２）
図１３〜図１６は、本発明の実施例２による半導体装置の製造プロセスを説明するための図である。このうち、図１３（ａ）〜図１６（ａ）は平面図、図１３（ｂ）〜図１６（ｂ）はＡ−Ａ’断面図、図１３（ｃ）〜図１６（ｃ）はＢ−Ｂ’断面図である。
【００４３】
図２に示す工程の後、図１３に示すように、材料膜５を選択的にエッチング除去してＮＡＮＤ型フラッシュメモリセル形成用孔１７をソース・ドレイン不純物拡散層３に形成された各スリット３ａ上に形成する。例えば矩形、多角形、円または楕円形状をしたホールパターンがアレイ配置されたフォトマスクを用いて、材料層５にパターンエッジの角が丸みを帯びたなめらかな曲線をなす孔を形成している。ここで、材料層５としては、窒化シリコン膜からなるエッチングストッパー膜５ａと酸化シリコン膜からなるコア層５ｂを形成し、コア層５ｂ上に窒化シリコン膜からなるハードマスク層１６を形成した。
【００４４】
図１４は、実施例１の図７〜図８に示す工程と同様の工程により、孔１７側壁にＣＧ電極１０をサイドウォール状に形成し、ＣＧ電極１０をマスクに絶縁層４をエッチングして孔１１Ａを形成した状態を示している。さらに、図１５は、実施例１の図９、図１１に示す工程と同様の工程により、絶縁膜１２（トンネル絶縁膜、ゲート電極間絶縁膜）、ＦＧ１３および埋め込み絶縁層１４を形成してＮＡＮＤ型フラッシュメモリセルを形成した状態を示す。ゲート電極部とキャパシタ電極部とを一体形成したフローティング・ゲートのゲート電極部の底面形状は、パターンエッジが、その角が丸みを帯びたなめらかな曲線をなす形状をしている。ゲート電極部はシリコン基板上に形成された不純物拡散層３のスリット部３ａの上方にあり、スリット部３ａで分離された２つの不純物拡散層領域に跨るように配置されている。また、ゲート電極部とスリット部とで形成されているチャネル領域幅はシリコン基板上に帯状に形成された活性領域の幅よりも狭く設定されている。孔１７のパターンエッジの角を丸める方法としては、リソグラフィー工程以外では、例えばエッチング工程、成膜工程でも丸めることが可能である。従って、孔１７のパターン形成方法としてはフォトリソグラフィーを用いて１回露光でパターン形成する以外には、Ｘ方向に配列されたライン・アンド・スペースパターンとＹ方向に配列されたライン・アンド・スペースパターンを有するフォトマスクによる２回露光を用いてパターン形成してもよい。また、コアパターンの側壁に形成したサイドウォール膜をハードマスクとして解像限界以下の幅のパターン形成法を用いてもよい。
【００４５】
最後に、図１６に示すように、ハードマスク層１６を除去した後、コントロールゲート駆動信号線１５用の導電膜を形成し、Ｙ方向に延在する配線パターンにパターニングすることで、実施例２に係るＮＡＮＤ型フラッシュメモリが完成する。
【００４６】
実施例２によるＮＡＮＤ型フラッシュメモリでは、ゲート電極部とキャパシタ電極部とを一体形成したフローティング・ゲートのゲート電極部の底面形状は、パターンエッジが、その角が丸みを帯びたなめらかな曲線をなす形状をしている。ゲート電極部の底面形状は、円や楕円を含む。ゲート電極部とキャパシタ電極部とは一体形成されていることからキャパシタ電極部の断面形状もゲート電極部の底面形状と相似である。このようなＮＡＮＤ型フラッシュメモリセルは、フローティング・ゲートのキャパシタ電極部表面がなめらかなため、フローティング・ゲート、コントロールゲート間に設けられたゲート電極間絶縁膜中での局所的電界集中を緩和することが可能となり、フローティング・ゲートに注入した電荷のリークなど、局所的電界集中に起因する不具合を抑制できる。
【００４７】
また、実施例２によるＮＡＮＤ型フラッシュメモリは、ゲート電極部の幅がシリコン基板上に帯状に形成された活性領域の幅より狭く設定できることから、フローティング・ゲートのゲート電極部の底面面積を小さくすることができ、フローティング・ゲートとチャネル領域との間の容量値を小さく抑えることが可能となる。つまり、ＮＡＮＤ型フラッシュメモリの動作に必要な容量比を得るために必要なフローティング・ゲートの高さを低くすることができ、加工が容易になる。また、ゲート電極部の底面面積を小さくすることはフローティング・ゲートの平面占有面積を小さくすることにつながり、製造コストを削減できる。ＮＡＮＤ型フラッシュメモリセルの書き込みデータを読み出す方式がＮＡＮＤ型フラッシュメモリセルのＯＮ／ＯＦＦを検出する方式の場合は、ゲート電極部はシリコン基板上に形成された不純物拡散層のスリット部の上方にあり、スリット部で分離された２つの不純物拡散層領域に跨るように配置されている必要がある。これに対し、ＮＡＮＤ型フラッシュメモリセルの書き込みデータを読み出す方式がＮＡＮＤ型フラッシュメモリセルのコンダクタンスを検出する方式の場合は、帯状の活性領域はＮＡＮＤ型フラッシュメモリセル領域において不純物拡散層にスリット部は必要ない。いずれの場合でもゲート電極部の幅は活性領域の幅よりも狭くても動作する。前者の場合はゲート部とスリット部との重なった領域がチャネル領域であり、ゲート電極部幅はチャネル領域幅となる。
【００４８】
従来のＮＡＮＤ型フラッシュメモリは、コントロールゲートおよびフローティング・ゲートを形成した後にこれらをマスクとして隣接するシリコン基板表面に不純物を導入することでこれらのエッジと整合させてソース・ドレイン領域を形成していたため、本発明のようにゲート電極部の幅をシリコン基板上に帯状に形成された活性領域の幅より狭くすることは不可能であった。また、少なくとも活性領域上のゲート電極の底面形状は矩形である必要があった。これに対し、実施例２では、ソース・ドレイン領域を先に形成したのち、フローティング・ゲートとコントロールゲートを後から形成するため、フローティング・ゲートのゲート電極部の底面は矩形である必要が無く、丸や楕円形状も適用可能となり、さらに、一般のゲート電極のように活性領域の端から端まで跨るように形成する必要もない。
【００４９】
（実施例３）
次に、本発明に係る実施形態の他の変形例について説明する。
図１７および図１８は、本発明に係る半導体装置の製造プロセスの他の変形例を説明するための図である。このうち、図１７（ａ）および図１８（ａ）は平面図、図１７（ｂ）および図１８（ｂ）はＡ−Ａ’断面図、図１７（ｃ）および図１８（ｃ）はＢ−Ｂ’断面図である。
【００５０】
図１７（ａ）、（ｂ）、（ｃ）に示すように、まず、ｐ型のシリコン基板１表面の素子分離形成領域に溝を形成し、酸化シリコン膜などの絶縁膜で埋め込むことで素子分離領域２を形成する。次に素子分離領域２で挟まれた活性領域表面に例えば砒素をイオン注入してスリットのない連続したライン状のソース・ドレイン不純物拡散層３を形成する。その後、実施例１の図２〜図８に示した工程と同様の工程の後、ＣＧ電極１０をマスクとして絶縁層４を選択的にエッチング除去することでシリコン基板１の表面を露出させる。引き続き、ＣＧ電極１０をマスクとして露出したシリコン基板１をエッチングして溝を形成する。この時、溝の底部はソース・ドレイン不純物拡散層３よりも深い位置まで達するようにすることで連続したライン状のソース・ドレイン不純物拡散層３を分離する。その後、実施例１の図９〜図１２に示した工程と同様の工程を経て図１８（ａ）、（ｂ）、（ｃ）に示すＮＡＮＤ型フラッシュメモリセルが完成する。
【００５１】
本実施例による半導体装置は、シリコン基板表面に設けられた溝の中に絶縁膜を介して形成されたフローティング・ゲートのゲート電極部と、一対のソース・ドレイン不純物拡散層とを有する。このフローティング・ゲートはシリコン基板表面上に延在しゲート電極部と一体形成されたキャパシタ電極部を有し、キャパシタ電極部は絶縁膜を介して形成されたコントロールゲートとキャパシタを形成していることを特徴とする。
【００５２】
本実施例による半導体装置の製造方法は、シリコン基板上の活性領域のフローティング・ゲート形成領域のシリコン基板表面を選択的に露出した後、引き続き露出したシリコン基板をエッチングすることで溝を形成するところに特徴を有する。この溝を形成する工程により、予めシリコン基板表面上活性領域に形成されたライン状の不純物拡散層を分離することで、自己整合してソース・ドレイン不純物拡散層を形成できる。つまり、予めシリコン基板表面に不純物を導入しておいて、後からフローティング・ゲートを形成する工程でゲート電極部のエッジに自己整合したソース・ドレイン不純物拡散層を形成するところに特徴を有する。予め不純物をシリコン基板表面に導入することで、従来のＮＡＮＤ型フラッシュメモリセルでシリコン基板表面に十分不純物が導入できないことに起因してソース・ドレイン不純物拡散層の抵抗が高くなる問題は回避可能である。
【００５３】
次に、本発明を適用した好適なＮＡＮＤ型フラッシュメモリの構成と動作について簡単に説明する。
【００５４】
図１９は、本発明の一実施形態によるＮＡＮＤ型フラッシュメモリ５０の概略を示すブロックダイヤグラムである。
【００５５】
ＮＡＮＤ型フラッシュメモリセルアレイ５１は複数のＮＡＮＤ型フラッシュメモリセルストリングがアレイ配置されたものからなり、ＮＡＮＤ型フラッシュメモリセルストリングは、複数のＮＡＮＤ型フラッシュメモリセルの直列回路と、その一端に接続されたストリング選択トランジスタＳＳＴと、その他端に接続されたグラウンド選択トランジスタＧＳＴとを含む。ＮＡＮＤ型フラッシュメモリセルの直列回路の一端はゲートにストリング選択ラインＳＳＬが接続されたストリング選択トランジスタＳＳＴを介してビット線ＢＬｍに接続され、他端はゲートにグラウンド選択ラインＧＳＬが接続されたグラウンド選択トランジスタＧＳＴを介してセルソースラインＣＳＬに接続されている。ＮＡＮＤ型フラッシュメモリセルのコントロールゲートはワードラインＷＬｎに接続されている。ローデコーダー回路（ＲＤ）５３は、外部アドレス端子から入力された外部アドレスをラッチするアドレスバッファラッチ回路（ＡＢＬ）５６から出力される外部アドレスに基づきストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、セルソースラインＣＳＬ、ワードラインＷＬ０〜ＷＬｎを駆動する。多値電圧発生回路（ＭＶＧＣ）５２は、離散的な複数のデータに対応する離散的な複数の電圧を出力する回路でローデコーダー回路５３に接続されている。センスアンプ／書き込み消去制御回路（ＳＡ／ＷＥＣＣ）５４はビットラインＢＬ０〜ＢＬｍに接続され、アドレスバッファラッチ回路５６から出力される外部アドレスを受け取り、デコード信号を出力するカラムデコーダー回路（ＣＤ）５５と、外部データ入出力端子に接続されるデータ入出力回路（Ｉ／Ｏ）５７に接続されている。
【００５６】
消去動作はコントロールゲートを接地電位とし、メモリセル基板に消去電圧、例えば１９Ｖを印加することでフローティング・ゲートに保持されている電子を除去する。
【００５７】
プログラム動作はメモリセル基板を接地電位とし、コントロールゲートにプログラム電圧を印加することでトンネル電流によりフローティング・ゲートに電子を注入する。この結果、フラッシュメモリセルトランジスタのしきい値電圧Ｖｔは上昇する。
【００５８】
読み出し動作は選択されたフラッシュメモリセルのコントロールゲートには所定の読み出し電圧を印加し、非選択のフラッシュメモリセルのコントロールゲートにはフローティング・ゲートのプログラム状態にかかわらず全てのセルがＯＮ状態となるような電圧を印加する。選択されたメモリセルストリングが接続されたビットラインに接続されたセンスアンプにより選択されたメモリセルストリングに電流が流れるか否かを判定することで選択フラッシュメモリセルのフローティング・ゲートのプログラム状態が読み出される。
【００５９】
この時、プログラム動作を複数回に分割して各プログラム動作の後にコントロールゲートに所定の電圧Ｖ１を印加した状態で読み出し動作を行い電流が流れるか否か判定を行うことで選択メモリセルのしきい値が所定の値に到達しているか否かをテストし、フローティング・ゲートのプログラム状態を検証する。テストの結果、選択メモリセルのしきい値が所定の値に到達していない場合は次のプログラム動作に入り、以降これを複数回繰り返し、テスト結果が選択メモリセルのしきい値が所定の値に到達していることを示した場合にプログラム動作を終了する。この時、コントロールゲートに印加した電圧Ｖ１に対応するフローティング・ゲートの電位をＶｔ１とすると、メモリセルのしきい値がＶｔ１となるようなフローティング・ゲートのプログラム状態が得られる。同様にコントロールゲートに印加する電圧をＶ１とは異なる電圧Ｖ２を印加することで対応する選択メモリセルのしきい値Ｖｔ２となるフローティング・ゲートのプログラム状態が得られる。このようにして、１ビットのフラッシュメモリセルに対して複数のプログラム状態を設定することが可能である。複数のプログラム状態に対して複数の記憶情報を対応させることで、１ビットのフラッシュメモリセルのフローティング・ゲートに複数の情報に対応する複数のプログラム状態を設定可能である。
【００６０】
本実施形態によると、１ビットのフラッシュメモリセルに対して複数のプログラム状態を設定することが可能である。本実施形態によるＮＡＮＤ型フラッシュメモリセルを搭載することで、コントロールゲートに印加する電圧に対応するフローティング・ゲートの電位を、隣接メモリセルのプログラム状態によらず、精度良く制御できるため、１ビットのフラッシュメモリセルに対して複数のプログラム状態を設定する際に広い動作マージンが得られる。
【００６１】
図２０は本発明によるＮＡＮＤ型フラッシュメモリを用いたメモリカードの構成を示す。
メモリカード２００は複数のＮＡＮＤ型フラッシュメモリデバイス１００が搭載されている。
【００６２】
ＮＡＮＤ型フラッシュメモリデバイス１００は、例えば図１９に示すＮＡＮＤ型フラッシュメモリ５０を含み、図１に示すＮＡＮＤ型フラッシュメモリセルを搭載している。同様に本発明によるＮＡＮＤ型フラッシュメモリ５０はマルチ・チップ・パッケージに搭載することも可能である。
【００６３】
図２１は本発明によるＮＡＮＤ型フラッシュメモリを用いたデータ処理システム４００の構成を示すブロック図である。
【００６４】
図２１に示すデータ処理システム４００は、データプロセッサ４２０と、図１９に示すＮＡＮＤ型フラッシュメモリ５０、図２０に示すＮＡＮＤ型フラッシュメモリデバイス１００又はメモリカード２００を含むストレージデバイス４３０がシステムバス４１０を介して相互に接続された構成を有している。データプロセッサ４２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などが挙げられるが、これらに限定されない。図２１においては簡単のため、１本のシステムバス４１０を介してデータプロセッサ４２０とＮＡＮＤ型フラッシュメモリデバイス１００を含むストレージデバイス４３０とが接続されているが、システムバス４１０を介さずにローカルなバスによってこれらが接続されていてもよい。また、ＮＡＮＤ型フラッシュメモリ５０、ＮＡＮＤ型フラッシュメモリデバイス１００は、システムバス４１０に接続された他の半導体装置（図示せず）に混載されていてもよい。同様にＮＡＮＤ型フラッシュメモリ５０又はＮＡＮＤ型フラッシュメモリデバイス１００は、データプロセッサ４２０に混載されていてもよい。
【００６５】
図２１に示すデータ処理システム４００は、Ｉ／Ｏデバイス４４０、リードオンリーメモリ（ＲＯＭ）４５０、ランダムアクセスメモリ（ＲＡＭ）４６０がシステムバス４１０に接続されているが、これらは必ずしも必須の構成要素ではない。また、ストレージデバイス４３０には、ハードディスク等の他のストレージデバイスが含まれていてもよい。
【００６６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６７】
１  シリコン基板
２  素子分離領域
３  不純物拡散層
３ａ  スリット
４  絶縁層
５  材料層
５ａ  エッチングストッパー膜
５ｂ  コア層
５Ａ、５Ｂ、５Ｃ  パターン
６  絶縁膜
６Ｓ  絶縁分離サイドウォール膜
７  多結晶シリコン
８  コントロールゲート駆動信号線形成用溝
９  孔
１０  コントロールゲート電極
１１、１１’、１１Ａ  孔
１２  絶縁膜
１２ａ  第１の絶縁膜
１２ｂ  第２の絶縁膜
１３  フローティング・ゲート
１３ａ  ゲート電極部
１３ｂ  キャパシタ電極部
１４  埋め込み絶縁層
１５  コントロールゲート駆動信号線
１６  ハードマスク層
１７  孔
５０  ＮＡＮＤ型フラッシュメモリ
５１  ＮＡＮＤ型フラッシュメモリセルアレイ
５２  多値電圧発生回路
５３  ローデコーダー回路
５４  センスアンプ／書き込み消去制御回路
５５  カラムデコーダー回路
５６  アドレスバッファラッチ回路
５７  データ入出力回路
１００  ＮＡＮＤ型フラッシュメモリデバイス
２００  メモリカード
４００  データ処理システム
４１０  システムバス
４２０  データプロセッサ
４３０  ストレージデバイス
４４０  Ｉ／Ｏデバイス
４５０  ＲＯＭ
４６０  ＲＡＭ
【図１】
2013098216.tif 000003
【図２】
2013098216.tif 000004
【図３】
2013098216.tif 000005
【図４】
2013098216.tif 000006
【図５】
2013098216.tif 000007
【図６】
2013098216.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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