(57)【要約】【課題】  ゲート閾値電圧と絶縁耐圧のトレードオフの関係を生じさせないで、ゲート閾値電圧を低下させることができる技術を提供する。【解決手段】  スイッチング素子であって、上面にトレンチが形成されている半導体基板と、トレンチの内面を覆っている絶縁膜と、トレンチ内に配置されているゲート電極を有している。ゲート電極の半導体基板に対向する側面に、半導体基板の深さ方向に伸びる凹部が形成されている。半導体基板内に、凹部内の絶縁膜に接しており、第１導電型を有する第１領域と、凹部内の絶縁膜に接しており、凹部内の第１領域に対して下側から接しており、第２導電型を有する第２領域と、凹部内の絶縁膜に接しており、凹部内の第２領域に対して下側から接しており、第２領域によって第１領域から分離されており、第１導電型を有する第３領域が形成されている。【選択図】図４
2013065766.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子であって、
上面にトレンチが形成されている半導体基板と、
トレンチの内面を覆っている絶縁膜と、
トレンチ内に配置されているゲート電極と、
を有しており、
ゲート電極の半導体基板に対向する側面に、半導体基板の深さ方向に伸びる凹部が形成されており、
半導体基板内に、
凹部内の絶縁膜に接しており、第１導電型を有する第１領域と、
凹部内の絶縁膜に接しており、凹部内の第１領域に対して下側から接しており、第２導電型を有する第２領域と、
凹部内の絶縁膜に接しており、凹部内の第２領域に対して下側から接しており、第２領域によって第１領域から分離されており、第１導電型を有する第３領域、
が形成されているスイッチング素子。
【請求項２】
半導体基板を上面側から平面視したときに、凹部の両側のゲート電極の側面のうちの一方である第１部分が直線状に伸びており、他方である第２部分が第１部分の延長線に沿って直線状に伸びている請求項１に記載のスイッチング素子。
【請求項３】
凹部が形成されている部分のゲート電極の幅が、凹部が形成されていない部分のゲート電極の幅よりも狭い請求項１または２に記載のスイッチング素子。
【請求項４】
凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造を複数個有しており、
少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも半導体基板の中心から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい請求項１〜３のいずれか一項に記載のスイッチング素子。
【請求項５】
請求項１〜３のいずれか一項に記載の第１のスイッチング素子と、請求項１〜３のいずれか一項に記載の第２のスイッチング素子が基板に実装されたアセンブリであり、
第１のスイッチング素子に、凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造が複数個形成されており、
第１のスイッチング素子の少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第２のスイッチング素子から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さく、
第２のスイッチング素子に、凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造が複数個形成されており、
第２のスイッチング素子の少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第１のスイッチング素子から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい、
アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴやＦＥＴ等の絶縁ゲート型のスイッチング素子に関する。
【背景技術】
【０００２】
ＩＧＢＴやＦＥＴ等のような、絶縁ゲート型のスイッチング素子が知られている。例えば、特許文献１には、絶縁ゲート型のスイッチング素子の一種であるＭＩＳＦＥＴが開示されている。絶縁ゲート型のスイッチング素子は、半導体層に対して絶縁膜を介して対向するゲート電極を有している。ゲート電極に所定の電圧を印加することで、ゲート電極近傍の半導体層にチャネルが形成され、絶縁ゲート型スイッチング素子がオンする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２９５０７１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
絶縁ゲート型のスイッチング素子をオンさせるのに最低限必要なゲート閾値電圧は低いことが好ましい。トレンチ内の絶縁膜を薄くすると、ゲート電圧印加時に半導体層内に高い電界が生じやすくなるので、ゲート閾値電圧が低くなる。しかしながら、トレンチ内の絶縁膜を薄くすると、スイッチング素子の絶縁耐圧が低下するという問題が生じる。したがって、本明細書は、このようなゲート閾値電圧と絶縁耐圧のトレードオフの関係を生じさせないで、ゲート閾値電圧を低下させることができる技術を提供する。
【課題を解決するための手段】
【０００５】
本明細書が開示するスイッチング素子は、上面にトレンチが形成されている半導体基板と、トレンチの内面を覆っている絶縁膜と、トレンチ内に配置されているゲート電極とを有している。ゲート電極の半導体基板に対向する側面には、半導体基板の深さ方向に伸びる凹部が形成されている。半導体基板内には、第１領域と、第２領域と、第３領域が形成されている。第１領域は、凹部内の絶縁膜に接しており、第１導電型を有する。第２領域は、凹部内の絶縁膜に接しており、凹部内の第１領域に対して下側から接しており、第２導電型を有する。第３領域は、凹部内の絶縁膜に接しており、凹部内の第２領域に対して下側から接しており、第２領域によって第１領域から分離されており、第１導電型を有する。
【０００６】
なお、第１導電型はｐ型とｎ型の一方であり、第２導電型は第１導電型と反対の導電型である。すなわち、第１導電型がｐ型である場合には第２導電型がｎ型であり、第１導電型がｎ型である場合には第２導電型がｐ型である。
【０００７】
このスイッチング素子では、第２領域が、凹部内において、絶縁膜に接しているとともに、第１領域及び第３領域と接している。ゲート電圧を印加すると、凹部内の第２領域内にチャネルが形成される。これにより、第１領域と第３領域の間でキャリアが移動可能となる。図６は、本明細書が開示するスイッチング素子の一例であり、ゲート電極２４にゲート電圧を印加した場合における、凹部２８内の絶縁膜２２の近傍の第２領域４４とゲート電極２４内の電荷の分布を示している。なお、図６では、例として、第２領域４４をｐ型として示している。また、図６では、ゲート電極２４内で電子密度が低くなっている状態を、模式的に正電荷として示している。図６に示すように、ゲート電圧を印加すると、絶縁膜２２近傍のゲート電極２４内に正電荷が集まり、絶縁膜２２近傍の第２領域４４内に負電荷が集まる。第２領域４４内に集まった負電荷によってチャネルが形成される。図示するように、凹部２８内の第２領域４４には、負電荷が高密度に集まる。すなわち、凹部２８内の第２領域４４には、負電荷が集まり易く、チャネルが形成され易い。したがって、このスイッチング素子は、ゲート閾値電圧が低い。すなわち、このように凹部内の第２領域にチャネルが形成される構成によれば、絶縁膜を薄くすることなくゲート閾値電圧を低くすることができる。したがって、この構成によれば、ゲート閾値電圧と絶縁耐圧のトレードオフの関係を生じさせないで、ゲート閾値電圧を低下させることができる。なお、図６では、凹部２８の断面が円弧形を有しているが、これは単なる例示であり、凹部の断面は楕円弧形でも、矩形であってもよい。また、図６では第２領域４４がｐ型であったが、第２領域４４がｎ型であってもよい。
【０００８】
上述したスイッチング素子は、半導体基板を上面側から平面視したときに、凹部の両側のゲート電極の側面のうちの一方である第１部分が直線状に伸びており、他方である第２部分が第１部分の延長線に沿って直線状に伸びていることが好ましい。
【０００９】
また、上述したスイッチング素子は、凹部が形成されている部分のゲート電極の幅が、凹部が形成されていない部分のゲート電極の幅よりも狭いことが好ましい。
【００１０】
また、上述したスイッチング素子は、凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造を複数個有しており、少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも半導体基板の中心から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さいことが好ましい。
【００１１】
このスイッチング素子では、半導体基板の中心から遠い位置の少なくとも１つの凹部において、ゲート電極の側面の曲率が大きい。凹部のゲート電極の側面の曲率が大きいと、その凹部内の第２領域にチャネルがより形成され易くなる。したがって、このスイッチング素子では、半導体基板の中心に近い位置のチャネル構造よりも、半導体基板の中心から遠い位置のチャネル構造に電流が流れ易い。このように、半導体基板の中心に近い位置における電流を相対的に低くすることで、半導体基板中の温度分布の均一化を図ることができる。これによって、半導体基板の中心近傍において、半導体基板が局所的に劣化することを抑制することができる。
【００１２】
また、２つのスイッチング素子を基板に実装したアセンブリにおいては、２つのスイッチング素子が実装されている領域の中心に近い位置で、各スイッチング素子の半導体基板の温度が上昇し易い。したがって、本明細書は、以下のアセンブリを提供する。
【００１３】
このアセンブリは、上述したスイッチング素子の構成を有する第１のスイッチング素子と、上述したスイッチング素子の構成を有する第２のスイッチング素子が基板に実装されたアセンブリである。第１のスイッチング素子に、凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造が複数個形成されている。第１のスイッチング素子の少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第２のスイッチング素子から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい。第２のスイッチング素子に、凹部内に形成された第１領域、第２領域、及び、第３領域により構成されているチャネル構造が複数個形成されている。第２のスイッチング素子の少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率が、そのチャネル構造よりも第１のスイッチング素子から遠い位置に存在する少なくとも１つのチャネル構造の凹部内のゲート電極の側面の曲率よりも小さい。
【００１４】
このような構成によれば、第１のスイッチング素子と第２のスイッチング素子が実装されている領域の中心に近いチャネル構造に電流が流れ難くなるため、その領域中の温度の均一化を図ることができる。これによって、その領域の中心に近い位置で、各半導体基板が局所的に劣化することを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】実施例１の半導体装置１０の上面を平面視したときの、ゲート電極２４、ゲート絶縁膜２２、エミッタ領域４０、及び、ボディコンタクト領域４２の配置を示す図。
【図２】図１のＩＩ−ＩＩ線（凹部２８を通らない線）における半導体装置１０の縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線（凹部２８を通る線）における半導体装置１０の縦断面図。
【図４】凹部２８近傍の領域を拡大した斜視図。
【図５】半導体基板１２の上面の全体図。
【図６】中央部１２ａ内の凹部２８の拡大断面図（ボディ領域４４の深さにおける断面図）。
【図７】外周部１２ｂ内の凹部２８の拡大断面図（ボディ領域４４の深さにおける断面図）。
【図８】コレクタ−エミッタ間に所定電圧を印加している場合におけるゲート電圧Ｖｇとコレクタ−エミッタ間電流Ｉｃｅの関係を示すグラフ。
【図９】実施例２のアセンブリの上面図。
【図１０】変形例の半導体装置の上面を平面視したときの、ゲート電極２４、ゲート絶縁膜２２、エミッタ領域４０、及び、ボディコンタクト領域４２の配置を示す図。
【発明を実施するための形態】
【実施例１】
【００１６】
図１〜３に示すように、実施例の半導体装置１０は、半導体基板１２と、半導体基板１２の上面及び下面等に形成された電極、絶縁膜等によって構成されている。
【００１７】
半導体基板１２の上面には、複数のトレンチ２０が形成されている。トレンチ２０の内面は、ゲート絶縁膜２２によって覆われている。トレンチ２０の内部には、ゲート電極２４が配置されている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の上面は、層間絶縁膜３０に覆われている。半導体基板１２の上面には、エミッタ電極３２が形成されている。エミッタ電極３２は、層間絶縁膜３０によってゲート電極２４から絶縁されている。半導体基板１２の下面には、コレクタ電極３４が形成されている。
【００１８】
図１に示すように半導体基板１２の上面を平面視した場合に、各トレンチ２０は一方向に長く伸びている。以下では、図１において、各トレンチ２０が長く伸びている方向をＹ方向といい、Ｙ方向に直交する方向をＸ方向という。各トレンチ２０は部分的に幅（Ｘ方向の幅）が狭くなっている部分を有しており、これによって、ゲート電極２４の側面に凹部２８が形成されている。図４に示すように、凹部２８は、半導体基板１２の深さ方向に沿って、ゲート電極２４の上端から下端まで伸びている。凹部２８以外のゲート電極２４の側面は、平面状に形成されている。すなわち、図１に示すように半導体基板１２を上面側から平面視したときに、凹部２８の両側のゲート電極２４の側面のうちの一方である第１部分２９ａが直線状に伸びており、他方である第２部分２９ｂが第１部分２９ａの延長線に沿って直線状に伸びている。凹部２８内のゲート電極２４の側面は、半導体基板１２の上面に平行な平面で切断した場合に、円弧若しくは楕円弧の断面形状を有している。ゲート電極２４には、その両側の側面に一対の凹部２８が形成されている。一対の凹部２８は、Ｙ方向に沿って一定間隔で形成されている。凹部２８が形成されている部分のゲート電極２４の幅（Ｘ方向の幅）は、凹部２８が形成されていない部分のゲート電極２４の幅よりも狭い。ゲート絶縁膜２２は、厚みが薄く、凹部２８に沿って形成されている。したがって、ゲート絶縁膜２２の側面２２ａ（半導体層との境界面）も、凹部２８に沿って伸びている。
【００１９】
図２〜４に示すように、半導体基板１２内には、エミッタ領域４０、ボディコンタクト領域４２、ボディ領域４４、ドリフト領域４６、コレクタ領域４８が形成されている。
【００２０】
エミッタ領域４０は、ｎ型の領域である。エミッタ領域４０は、半導体基板１２の上面に露出する深さ範囲に形成されている。エミッタ領域４０は、エミッタ電極３２に対してオーミック接続されている。エミッタ領域４０は、ゲート絶縁膜２２と接している。エミッタ領域４０の一部は、凹部２８内に形成されており、凹部２８内のゲート絶縁膜２２と接している。
【００２１】
ボディコンタクト領域４２は、ｐ型の領域である。ボディコンタクト領域４２は、半導体基板１２の上面に露出する深さ範囲に形成されており、エミッタ領域４０に隣接している。ボディコンタクト領域４２は、エミッタ電極３２に対してオーミック接続されている。ボディコンタクト領域４２は、凹部２８の外側のゲート絶縁膜２２と接している。
【００２２】
ボディ領域４４は、ボディコンタクト領域４２よりもｐ型不純物濃度が低いｐ型の領域である。ボディ領域４４は、エミッタ領域４０及びボディコンタクト領域４２の下側に形成されており、これらの領域に対して下側から接している。ボディ領域４４は、ゲート絶縁膜２２と接している。ボディ領域４４の一部は凹部２８内に形成されている。凹部２８内のボディ領域４４は、凹部２８内のゲート絶縁膜２２と接している。また、凹部２８内のボディ領域４４は、凹部２８内のエミッタ領域４０に対して下側から接している。
【００２３】
ドリフト領域４６は、エミッタ領域４０よりもｎ型不純物濃度が低いｎ型の領域である。ドリフト領域４６は、ボディ領域４４の下側に形成されており、ボディ領域４４に対して下側から接している。ドリフト領域４６は、ボディ領域４４によってエミッタ領域４０から分離されている。ドリフト領域４６は、トレンチ２０の下端近傍のゲート絶縁膜２２と接している。ドリフト領域４６の一部は凹部２８内に形成されている。凹部２８内のドリフト領域４６は、凹部２８内のゲート絶縁膜２２と接している。また、凹部２８のドリフト領域４６は、凹部２８内のボディ領域４４に対して下側から接している。
【００２４】
コレクタ領域４８は、ｐ型の領域である。コレクタ領域４８は、ドリフト領域４６の下側に形成されており、ドリフト領域４６に対して下側から接している。コレクタ領域４８は、ドリフト領域４６によってボディ領域４４から分離されている。コレクタ領域４８は、半導体基板１２の下面に露出している。コレクタ領域４８は、コレクタ電極３４に対してオーミック接続されている。
【００２５】
エミッタ電極３２、エミッタ領域４０、ボディコンタクト領域４２、ボディ領域４４、ドリフト領域４６、コレクタ領域４８、ゲート電極２４、及び、ゲート絶縁膜２２によって、ＩＧＢＴが形成されている。
【００２６】
上述したＩＧＢＴは、図５に示す半導体基板１２の中央部１２ａと外周部１２ｂの略全域に形成されている。但し、半導体基板１２の上面と平行な平面で切断したときの凹部２８内のゲート電極２４の側面の断面形状（以下、単に凹部２８の断面形状という）は、中央部１２ａと外周部１２ｂとで異なる。図６は中央部１２ａに形成されている凹部２８の断面形状を示しており、図７は外周部１２ｂに形成されている凹部２８の断面形状を示している。図６、７に示すように、中央部１２ａの凹部２８の断面形状の曲率（すなわち、半導体基板１２の上面と平行な平面で切断したときの凹部２８内のゲート電極２４の側面の断面形状の曲率）は、外周部１２ｂの凹部２８の断面形状の曲率よりも小さい（すなわち、カーブが緩やかである）。
【００２７】
次に、ＩＧＢＴの動作について説明する。ゲート電極２４にプラスの電圧を印加すると、ゲート絶縁膜２２に接している範囲のボディ領域４４に電子が集まる。これによって、ボディ領域４４内に、ゲート絶縁膜２２に沿ってチャネルが形成される。この状態で、エミッタ電極３２とコレクタ電極３４の間にコレクタ電極３４がプラスとなる電圧が印加されると、ＩＧＢＴがオンする。すなわち、電子が、エミッタ電極３２から、エミッタ領域４０、チャネル、ドリフト領域４６、コレクタ領域４８を通って、コレクタ電極３４へ流れる。同時に、ホールが、コレクタ電極３４から、コレクタ領域４８を通って、ドリフト領域４６へ流入する。これによって、ドリフト領域４６の電気抵抗が低下し、電子がＩＧＢＴ内を低損失で流れる。また、ドリフト領域４６内に流入したホールは、ボディ領域４４、ボディコンタクト領域４２を通って、エミッタ電極３２へ流れる。
【００２８】
次に、ＩＧＢＴのゲート閾値電圧について説明する。上述したように、半導体装置１０では、凹部２８内の絶縁膜２２にボディ領域４４が接している。したがって、凹部２８内のボディ領域４４にチャネルが形成される。図６は、所定のゲート電圧を印加したときの凹部２８近傍における電荷の分布を模式的に示している。なお、図６では、説明のために、ゲート電極２４内の電子が少なくなっている状態を、ゲート電極２４内に正電荷が蓄積されているものとして表している。図６に示すように、ゲート電圧を印加すると、ゲート絶縁膜２２に接する範囲のゲート電極２４に正電荷が集まり、ゲート絶縁膜２２に接する範囲のボディ領域４４に負電荷が集まる。これらの負電荷によって、ボディ領域４４内にチャネルが形成される。図示するように、凹部２８内では、凹部２８の外側よりも負電荷の密度が高くなる。これは、ゲート電極２４内において凹部２８内の絶縁膜２２に沿って正電荷が集まる領域５０よりも、ボディ領域４４内において凹部２８内の絶縁膜２２に沿って負電荷が集まる領域５２の方が狭いためである。このように、凹部２８内に負電荷が集まり易いので、凹部２８内にチャネルが形成されやすい。すなわち、このＩＧＢＴは、ゲート閾値電圧が低い。また、図７に示すように、より曲率が大きい凹部２８には、より負電荷が集まり易い。したがって、図７に示す曲率が大きい凹部２８が形成されているＩＧＢＴは、図６に示す凹部２８を有するＩＧＢＴよりもさらにゲート閾値電圧が低い。
【００２９】
図８のゲート閾値電圧Ｖｇｔｈ０、Ｖｇｔｈ１、Ｖｇｔｈ２は、各ＩＧＢＴに微小電流Ｉ０が流れ始めるときのゲート電圧を示している。図８に示すように、凹部２８が形成されていないＩＧＢＴのゲート閾値電圧Ｖｇｔｈ０よりも、凹部２８が形成されているＩＧＢＴのゲート閾値電圧Ｖｇｔｈ１、Ｖｇｔｈ２の方が低い。また、凹部２８の曲率が小さいＩＧＢＴのゲート閾値電圧Ｖｇｔｈ１よりも、凹部２８の曲率が大きいＩＧＢＴのゲート閾値電圧Ｖｇｔｈ２の方が低い。
【００３０】
上述したように、半導体基板１２の中央部１２ａでは、半導体基板１２の外周部１２ｂよりも凹部２８の曲率が小さい。このため、中央部１２ａに形成されているＩＧＢＴは、外周部１２ｂに形成されているＩＧＢＴよりもゲート閾値電圧が高い。このため、全てのゲート電極２４に同一のゲート電圧（ゲート閾値電圧よりも高い電圧）を印加すると、中央部１２ａよりも外周部１２ｂで電流密度が高くなる。例えば、図８の電圧Ｖｇ０を全てのゲート電極２４に印加すると、中央部１２ａ内のＩＧＢＴ（すなわち、凹部２８の断面形状の曲率が小さいＩＧＢＴ）には電流Ｉ１が流れるのに対し、外周部１２ｂのＩＧＢＴ（すなわち、凹部２８の断面形状の曲率が大きいＩＧＢＴ）には電流Ｉ１よりも大きい電流Ｉ２が流れる。その結果、中央部１２ａよりも外周部１２ｂで電流密度が高くなる。これにより、半導体装置１０の寿命の向上が図られている。すなわち、一般に、半導体装置の寿命は、半導体基板中の最高温度によって決まる。これは、最高温度が加わる箇所は、熱膨張及び熱収縮によって最も大きいストレスを受け、最も破損し易いためである。半導体基板全体に均一に電流を流すと、半導体基板の中央部が最も高温となる。一方、上記のように、中央部１２ａよりも外周部１２ｂで電流密度を高くすると、半導体基板１２内の温度分布が均一化され、半導体基板１２内の最高温度が低くなる。したがって、半導体装置１０は寿命が長い。
【００３１】
以上に説明したように、半導体装置１０は、ゲート電極２４に凹部２８が形成されているため、従来のＩＧＢＴに比べてゲート閾値電圧が低い。すなわち、この構成によれば、絶縁膜を薄くすることなく、ゲート閾値電圧を従来よりも低下させることができる。また、凹部２８の曲率の差によって半導体基板１２内の温度分布の均一化が図られているため、半導体装置１０の寿命は長い。
【実施例２】
【００３２】
実施例２として、２つの半導体装置を有するアセンブリについて説明する。図９に示すアセンブリ１００は、基板１１０に２つの半導体装置１２０、１３０を実装したものである。半導体装置１２０、１３０の半導体基板には、ＩＧＢＴが形成されている。各ＩＧＢＴは、図１〜４で説明したものと同様の構造を有している。但し、半導体装置１２０の領域１２０ａ（半導体装置１３０に近い領域）内の凹部は、図６に示すような曲率の小さい凹部であり、領域１２０ｂ（半導体装置１３０から遠い領域）内の凹部は、図７に示すような曲率の大きい凹部である。また、半導体装置１３０の領域１３０ａ（半導体装置１２０に近い領域）内の凹部は、図６に示すような曲率の小さい凹部であり、領域１３０ｂ（半導体装置１２０から遠い領域）内の凹部は、図７に示すような曲率の大きい凹部である。したがって、領域１２０ａ、１３０ａ内のＩＧＢＴは、領域１２０ｂ、１３０ｂ内のＩＧＢＴよりもゲート閾値電圧が高い。このため、一定のゲート電圧により半導体装置１２０、１３０のＩＧＢＴをオンさせると、領域１２０ａ、１３０ａよりも領域１２０ｂ、１３０ｂで電流密度が高くなる。隣接する半導体装置に近い領域１２０ａ、１３０ａでは、その領域内で生じた熱が逃げ難い。したがって、このように領域１２０ａ、１３０ａの電流密度を低くすることで、半導体装置１２０内及び半導体装置１３０内の温度分布を均一化することができる。これによって、半導体装置１２０、１３０の寿命を伸ばすことができる。また、このような構成によれば、領域１２０ａ、１３０ａの温度上昇が抑制されるので、半導体装置１２０、１３０をより接近させて実装することができる。これによって、アセンブリ１００の小型化を図ることができる。
【００３３】
以上、実施例１、２について説明した。なお、上述した実施例１、２では、ＩＧＢＴが形成されている半導体装置について説明したが、本明細書に開示の技術をＦＥＴ等のスイッチング素子（絶縁ゲート電極を有するスイッチング素子）に適用してもよい。また、ＦＥＴに適用する場合には、ＦＥＴはｐチャネル型でもｎチャネル型でもよい。
【００３４】
また、上述した実施例１、２では、ゲート電極の凹部によってゲート閾値電圧を従来よりも低下させた例について説明した。しかしながら、ゲート電極の凹部によって得られる利点によって、他の特性を改善してもよい。例えば、凹部を設けるとともにゲート絶縁膜の厚みを厚くすると、凹部によるゲート閾値電圧の低下効果が、絶縁膜を厚くすることによるゲート閾値電圧の上昇効果によって打ち消される。一方、ゲート絶縁膜を厚くすることで、ＩＧＢＴのスイッチング損失と絶縁耐圧が改善される。つまり、この構成によれば、ゲート閾値電圧が従来と同等であり、スイッチング損失と絶縁耐圧が従来よりも優れるＩＧＢＴが得られる。また、例えば、凹部を設けるとともにボディ領域の不純物濃度を高くすると、凹部によるゲート閾値電圧の低下効果が、ボディ領域の不純物濃度を高くすることによるゲート閾値電圧の上昇効果によって打ち消される。一方、ボディ領域の不純物濃度を高くすることで、ＩＧＢＴのＲＢＳＯＡ耐量と、アバランシェ耐量を改善することができる。つまり、この構成によれば、ゲート閾値電圧が従来と同等であり、ＲＢＳＯＡ耐量と、アバランシェ耐量が従来よりも優れるＩＧＢＴが得られる。
【００３５】
また、上述した実施例では、図１に示すように、半導体基板の上面においてゲート電極２４の伸びる方向とエミッタ領域４０の伸びる方向が交差していたが、図１０に示すように、半導体基板の上面においてゲート電極２４とエミッタ領域４０が平行に伸びていてもよい。このような構造でも、凹部２８による利点を得ることができる。
【００３６】
また、上述した実施例１、２の半導体装置には、曲率が異なる２種類の凹部が形成されていたが、温度分布をより均一化するために、曲率が異なる３種類以上の凹部が形成されていてもよい。また、温度分布がそれほど問題とならない場合には、各凹部の曲率を同じにしてもよい。
【００３７】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：半導体装置
１２：半導体基板
１２ａ：中央部
１２ｂ：外周部
２０：トレンチ
２２：絶縁膜
２４：ゲート電極
２８：凹部
３０：層間絶縁膜
３２：エミッタ電極
３４：コレクタ電極
４０：エミッタ領域
４２：ボディコンタクト領域
４４：ボディ領域
４６：ドリフト領域
４８：コレクタ領域
１００：アセンブリ
１１０：基板
１２０：半導体装置
１３０：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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