(57)【要約】【課題】大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置が提供される。【解決手段】本発明に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含み、本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
記憶（メモリ）素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路とを含む第１半導体チップと、
外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップと、を含むことを特徴とするメモリ装置。
【請求項２】
前記第１半導体チップは第１最小回路線幅を有し、前記第２半導体チップは前記第１最小回路線幅とは異なる第２最小回路線幅を有することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第２半導体チップは、
前記外部から入出力端へ入力されるデータのレベルを調整する入力ドライバーと、
前記入力ドライバーから提供されるデータを一時的に格納し、格納されたデータを前記第１半導体チップへ伝達するデータ入力バッファと、
前記第１半導体チップからの出力データを一時的に格納するデータ出力バッファと、
前記データ出力バッファに格納された出力データのレベルを調整して前記入出力端を経由して前記外部へ出力する出力ドライバーと、を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記入出力端に連結され、前記入出力端に印加される意図しない高電圧を遮断するための靜電保護回路をさらに含むことを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記入出力端に連結され、前記入出力端の終端インピーダンスを調整するためのインピーダンス調整回路をさらに含むことを特徴とする請求項３に記載のメモリ装置。
【請求項６】
前記入出力端と前記データ出力バッファとの間で前記出力データを変調して前記出力データの直流成分及び高周波成分をフィルタリングするためのデエンファシスドライバーをさらに含むことを特徴とする請求項３に記載のメモリ装置。
【請求項７】
前記データ出力バッファから出力される出力データを前記出力ドライバー又は前記デエンファシスドライバーへ選択的に提供するためのスイッチングを含むことを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記データ入力バッファから提供される入力データ列を並列化するか、或いは前記第１半導体チップから伝達される出力データ列を直列化して前記データ出力バッファへ提供する直並列変換回路をさらに含むことを特徴とする請求項３に記載のメモリ装置。
【請求項９】
前記周辺回路は読出し／書込み回路を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
前記第１半導体チップには基準値より小さい回路線幅の素子が含まれ、前記第２半導体チップには前記基準値より同一であるか、或いは大きい回路線幅の素子が含まれることを特徴とする請求項１に記載のメモリ装置。
【請求項１１】
印刷回路基板と、
前記印刷回路基板の上部に位置する第１コアチップと、
前記印刷回路基板の上部に位置し、前記第１コアチップに入出力されるデータ又は信号の入出力機能を遂行する第１入出力回路チップと、
前記第１コアチップの上部に積層される第２コアチップと、
前記第１コアチップの上部に積層され、前記第２コアチップに入出力されるデータ又は信号の入出力動作を遂行する第２入出力回路チップと、を含み、
前記第１入出力回路チップと第２入出力回路チップとは、前記第１コアチップと前記第２コアチップとの間のボンディングワイヤーの数を最少化するように前記印刷回路基板の上に位置することを特徴とするメモリ装置。
【請求項１２】
前記第１入出力回路チップは前記第２コアチップの一側に配列されるチップパッドと電気的に連結されることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記第２入出力回路チップは前記第２コアチップのチップパッドと前記第１コアチップのチップパッドとに電気的に連結されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記第２コアチップは前記第１コアチップより大きい面積を有することを特徴とする請求項１１に記載のメモリ装置。
【請求項１５】
前記第１入出力回路チップ又は前記第２入出力回路チップは、伝達するデータ又は信号のレベルを調整する入出力ドライバー、入出力バッファ、靜電保護回路、インピーダンス調整回路、デエンファシスドライバー、及び直並列回路の中で少なくとも１つを含むことを特徴とする請求項１１に記載のメモリ装置。
【請求項１６】
印刷回路基板と、
前記印刷回路基板の上部に位置する第１コアチップと、
前記印刷回路基板の上部及び前記第１コアチップの第１側面に位置し、前記第１コアチップに入出力されるデータの入出力機能を遂行する第１入出力回路チップと、
前記第１コアチップ及び前記第１入出力回路チップの上部に積層される第２コアチップと、を含むことを特徴とするメモリ装置。
【請求項１７】
前記第２コアチップは前記第１コアチップと同一の幅と長さとを有する長方形状を有し、前記第１コアチップと直角に回転した方向に積層されることを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
第１入出力回路チップは、前記第２コアチップの前記第１コアチップに対するオーバーハングに対応する空間に位置することを特徴とする請求項１６に記載のメモリ装置。
【請求項１９】
前記第１側面と直角方向に位置し、前記第２コアチップのデータの入出力機能を遂行する第２入出力回路チップをさらに含むことを特徴とする請求項１６に記載のメモリ装置。
【請求項２０】
外部とデータ又は信号を交換するための入出力回路チップと、
各々前記入出力回路チップから提供される信号に応答して、前記データを格納するか、或いは内部に格納されたデータを読出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップと、を含むことを特徴とするメモリ装置。
【請求項２１】
前記入出力回路チップと前記複数のコアチップとの中で少なくとも１つは互いに異なる回路線幅を有することを特徴とする請求項２０に記載のメモリ装置。
【請求項２２】
前記複数のコアチップの各々はチップパッドを具備し、ボンディングワイヤを通じて相互に電気的に連結されることを特徴とする請求項２０に記載のメモリ装置。
【請求項２３】
前記複数のコアチップの各々はシリコン貫通ビアを通じて電気的に連結されることを特徴とする請求項２０に記載のメモリ装置
【請求項２４】
前記入出力回路チップと前記複数のコアチップの下部に位置する印刷回路基板とをさらに含み、前記入出力回路チップのシリコン貫通ビアと前記複数のコアチップに形成されたシリコン貫通ビアとは前記印刷回路基板に形成される回路パターンを通じて電気的に連結されることを特徴とする請求項２３に記載のメモリ装置。
【請求項２５】
前記入出力回路チップは前記複数のコアチップの最上層部に積層され、前記入出力回路チップと前記複数のコアチップとは共通電極に形成されるシリコン貫通ビアを通じて電気的に連結されることを特徴とする請求項２０に記載のメモリ装置。
【請求項２６】
メモリ装置において、
複数の記憶素子を含むセルアレイと、
前記記憶素子にデータを書き込むか、又は読み出すための周辺回路と、を含み、
前記周辺回路へデータを伝達するか、或いは周辺回路からデータを出力するための入出力回路は前記メモリ装置の外部に具備されることを特徴とするメモリ装置。
【請求項２７】
コアチップと、
前記コアチップとは分離されたチップダイに含まれる入出力回路チップと、を含み、
前記入出力回路チップはアンスケーラブルな（線幅調整が困難な）素子を含み、前記コアチップはスケーラブルな（線幅調整が可能な）素子を含むことを特徴とするメモリ装置。
【請求項２８】
前記入出力回路チップは第１最小回路線幅を有し、前記コアチップは前記第１最小回路線幅より小さい第２最小回路線幅を有することを特徴とする請求項２７に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ（記憶）装置に係り、さらに具体的には入出力機能を別のチップに分離した半導体メモリ装置に関する。
【背景技術】
【０００２】
最近、スマトフォン、タブレットＰＣ、デジタルカメラ、ＭＰ３プレーヤー、ＰＤＡ等のようなモバイル機器の利用が急激に増加している。このようなモバイル機器にはＤＲＡＭや不揮発性メモリが使用される。モバイル環境でのデータの高容量化の要求に従って上述したメモリ装置の集積度は日々に高くなっている。
【０００３】
しかし、集積度を高くするために１つの半導体メモリ装置に含まれる全て構成要素に同一なデザインルール（Ｄｅｓｉｇｎ  ｒｕｌｅ）を適用することは、技術的に高い難易度を要求している。さらに最近は、集積度を高くするためにメモリ装置を積層するスタック形マルチ−チップ技術が一般化されている。同一の形態のメモリ装置を積層し、積層されたメモリ装置と外部とを電気的に連結するためには再配線工程のような追加工程を必ず必要とする。再配線工程技術を適用する場合、製造費用の上昇とメモリ装置の信頼性の低下という問題が発生する。
【０００４】
従って、画一的なデザインルールを適用してメモリ装置を製造する場合には、集積度の増加にも拘わらず、収率が減少するというトレードオフ（Ｔｒａｄｅ−ｏｆｆ）が存在する。このような理由で、メモリ装置の大容量化と高収率とを同時に具現できる技術が切望されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国特許公開第２００９−００４５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明の一特徴に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込む又は読出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含む。
【０００８】
前記目的を達成するための本発明の他の特徴に従うメモリ装置は、印刷回路基板、前記印刷回路基板の上部に位置する第１コアチップ、前記印刷回路基板の上部に位置し、前記第１コアチップに入出力されるデータ又は信号の入出力機能を遂行する第１入出力回路チップ、前記第１コアチップの上部に積層される第２コアチップ、及び、前記第１コアチップの上部に積層され、前記第２コアチップに入出力されるデータ又は信号の入出力動作を遂行する第２入出力回路チップを含み、前記第１入出力回路チップと第２入出力回路チップとは、前記第１コアチップと前記第２コアチップとの間のボンディングワイヤーの数を最少化するように前記印刷回路基板の上に位置する。
【０００９】
前記目的を達成するための本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。
【発明の効果】
【００１０】
以上のような本発明の実施形態によれば、大容量、高収率、及び高信頼性を有する半導体メモリ装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による格納装置を示すブロック図である。
【図２】図１に示されたメモリ装置の一回路構成例を示すブロック図である。
【図３】図２に示された入出力回路チップの第１の実施形態を示すブロック図である。
【図４】図２に示された入出力回路チップの第２の実施形態を示すブロック図である。
【図５】図２に示された入出力回路チップの第３の実施形態を示すブロック図である。
【図６】図２に示された入出力回路チップの第４の実施形態を示すブロック図である。
【図７】図１に示されたメモリ装置の他の回路構成例を示すブロック図である。
【図８】本発明によるメモリ装置実装上の第１実施形態を示す平面図である。
【図９】図８のＡ−Ａ’方向の切断面を示す断面図である。
【図１０】本発明によるメモリ装置実装上の第２実施形態を示す平面図である。
【図１１】図１０のＢ−Ｂ’方向の切断面を示す断面図である。
【図１２】本発明によるメモリ装置実装上の第３実施形態を示す平面図である。
【図１３】図１２のＣ−Ｃ’方向の切断面を示す断面図である。
【図１４】本発明によるメモリ装置実装上の第４実施形態を示す平面図である。
【図１５】図１４のメモリ装置を示す斜視図である。
【図１６】本発明によるメモリ装置実装上の第５実施形態を示す平面図である。
【図１７】図１６のＥ−Ｅ’方向の切断面を示す断面図である。
【図１８】本発明によるメモリ装置実装上の第６実施形態を示す平面図である。
【図１９】図１８のＦ−Ｆ’方向の切断面を示す断面図である。
【図２０】本発明によるメモリ装置実装上の第７実施形態を示す平面図である。
【図２１】図２０のＧ−Ｇ’方向の切断面を示す断面図である。
【図２２】本発明の実施形態によるメモリシステムを示すブロック図である。
【図２３】本発明の実施形態によるメモリ装置を具備するコンピューティングシステムを概略的に示すブロック図である。
【発明を実施するための形態】
【００１２】
一般的な説明及び次の詳細な説明は、全て例示的な説明に過ぎず、特許請求された発明に対する付加的な説明として理解されなければならない。以下に述べる本発明の望ましい実施形態には参照符号が詳細に表示されており、その具体例が参照図面に表示されている。以下の説明及び図面において、できるだけ同一な参照番号が同一の又は類似の構成部分を参照するために使用される。
【００１３】
以下では、メモリ装置が本発明の特徴及び機能を説明するための一例として使用される。しかし、この技術分野に熟練した者ならば、ここに記載された内容によって、本発明の他の長所及び性能を容易に理解できるであろう。本発明は、他の実施形態を通じても具現されるか、或いは他の実施形態にも適用できる。さらに、詳細な説明は本発明の範囲、技術的思想、及び他の目的に相当し、且つ逸脱しない範囲の観点及び応用に従って修正、或いは変更できる。
【００１４】
図１は本発明の実施形態による格納装置を簡略に示すブロック図である。図１を参照すれば、格納装置はメモリコントローラ２００とメモリ装置１００及び複数の信号ラインで構成されるチャンネル１０とを含む。
【００１５】
メモリコントローラ２００はホスト（Ｈｏｓｔ）からの読出し／書込みの要請に応答してデータを書き込むか、又は読み出すようにメモリ装置１００を制御する。具体的には、メモリコントローラ２００はホストからのアクセス要請（Ａｃｃｅｓｓ  ｒｅｑｕｅｓｔ）に従ってメモリ装置１００へデータを伝送するか、或いは制御信号を提供する。そして、メモリコントローラ２００はメモリ装置１００から読み出されたデータからエラーを検出し、検出されたエラーを訂正できる。メモリコントローラ２００はメモリ装置１００とのデータの交換の際にストロボ信号ＤＱＳを使用できる。
【００１６】
メモリ装置１００は、電源が遮断されると記憶されたデータが削除される揮発性メモリ素子、及び／又は、電源が遮断されでも格納されたデータを維持できる不揮発性メモリ素子を包含できる。メモリ装置１００はメモリコントローラ２００から提供される制御信号を受信する。制御信号は制御信号ライン１１を通じて提供される。メモリ装置１００はメモリコントローラ２００から提供される制御信号を受信する。
【００１７】
メモリ装置１００はメモリコントローラ２００とストロボ信号（以下、ＤＱＳ信号）及び入出力データ（Ｉ／Ｏ  Ｄａｔａ）を交換する。ＤＱＳ信号はＤＱＳ信号ライン１２を通じて、入出力データはデータライン１３を通じてメモリ装置１００とメモリコントローラ２００との間で交換される。ＤＱＳ信号は入出力データの論理値を決定するための基準始点を提供するための信号である。高速のデータ交換の時、入出力データの正確な判別始点をＤＱＳ信号を通じて提供できる。
【００１８】
本発明のメモリ装置１００は、メモリコントローラ２００と信号及びデータを交換するための入出力回路チップ、及び、データの格納と読出し動作を遂行するコアチップを含む。入出力回路チップにはメモリコントローラ２００とデータ及び信号を交換するための構成を包含できる。従って、高信頼性のデータ及び信号の交換が可能になる。そして、コアチップには高集積のメモリ素子が形成できる。それだけでなく、コアチップは少なくとも２つのチップが積層されるマルチ−チップで構成できる。
【００１９】
入出力回路チップを別に具備すれば、高性能のデータ及び信号の伝達が可能になる。入出力回路チップにはデータ入出力バッファ、入出力ドライバーとは別に、例えば、靜電保護回路、インピーダンス整合回路、又は消耗電力を減らすための信号方式に出力データを伝送するデエンファシス（Ｄｅ−ｅｍｐｈａｓｉｓ）ドライバーが包含される。インピーダンス整合回路やデエンファシスドライバー等を具備するためには入出力回路チップのサイズが増加する場合があるが、別のチップに入出力回路を構成すれば、柔軟性のあるデザインルールの適用が可能になる。従って、高集積及び高信頼性を具備するメモリ装置の具現が可能である。
【００２０】
図２は本発明によるメモリ装置の一回路構成例を示すブロック図である。図２を参照すれば、本発明のメモリ装置１００は入出力回路チップ１１０とコアチップ１２０とを含む。
【００２１】
入出力回路チップ１１０はメモリ装置１００の外部から入力されるデータを受信する。入出力回路チップ１１０は外部から入力されるデータを一時的に格納してコアチップ１２０へ伝達する。また反対に、入出力回路チップ１１０はコアチップ１２０から出力されるデータを一時的に格納し、格納された出力データを外部へ出力する。
入出力回路チップ１１０は上述した動作を遂行するためのデータ入力バッファ（Ｄｉｎ  Ｂｕｆｆｅｒ）、データ出力バッファ（Ｄｏｕｔ  Ｂｕｆｆｅｒ）、入力ドライバー、出力ドライバー等を包含する。そして、入出力回路チップ１１０は出力されるデータに対して消耗電力を減らし、データの信頼性を提供するためのデエンファシスドライバーをさらに包含できる。
【００２２】
入出力回路チップ１１０は入力されるデータ又は出力データに対する高信頼性を提供するための回路をさらに包含できる。例えば、入出力回路チップ１１０はメモリ装置１００に含まれた素子を静電気から保護するための靜電保護（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）回路を包含できる。入出力回路チップ１１０はメモリ装置１００の外部チャンネルとのインピーダンスをマッチングさせるためのインピーダンス制御回路を包含できる。この他に、入出力回路チップ１１０は直並列変換回路（Ｓ／Ｐ  ｃｏｎｖｅｒｔｅｒ）を包含する場合もある。
【００２３】
コアチップ１２０は外部からの制御信号（命令語、アドレス、ストロボ信号等）を参照して入力されるデータをセルアレイ１２３に書き込むか、或いはセルアレイ１２３に格納されたデータを読み出す。例えば、書込み命令語（Ｗｒｉｔｅ  Ｃｏｍｍａｎｄ）が入力されれば、コアチップ１２０は入出力回路チップ１１０へ入力されるデータをアドレスＡＤＤＲによって指定されたメモリ領域に書き込む。反対に、読出し命令語（Ｒｅａｄ  Ｃｏｍｍａｎｄ）が入力されれば、コアチップ１２０はアドレスＡＤＤＲを通じて指定されたメモリ領域のデータを読出し、読み出されたデータを入出力回路チップ１１０へ伝達する。命令語ＣＭＤとアドレスＡＤＤＲ、及び制御信号に応答してセルアレイ１２３をアクセスするように周辺回路１２２が活性化される。
【００２４】
上述した本発明のメモリ装置１００によれば、入出力回路チップ１１０はコアチップ１２０とは分離された別個のチップダイ（以下、チップダイ、チップ、ダイは、同義）として提供される。従って、入出力回路チップ１１０はコアチップ１２０と異なるデザインルールに従って製造可能である。また、入出力回路チップ１１０には多様な回路が追加できる。
【００２５】
また、入出力回路チップ１１０は、回路線幅（ｆｅａｔｕｒｅ＿ｓｉｚｅ）の縮小が相対的に難しい回路ブロック（ＩＰ（ｉｎｔｅｌｌｅｃｔｕｉａｌ＿ｐｒｏｐｅｒｔｙ）素子）を包含できる。一方、コアチップ１２０は、回路線幅の縮小が相対的に容易である素子を包含できる。
このような構成にメモリ装置を構成すれば、入出力回路チップ１１０を通じて高い収率を提供すると共に、高集積化が容易であるコアチップ１２０を通じてメモリ容量の高容量化が同時に達成できる。結局、入出力回路チップ１１０は、高信頼度の入出力データと、多様な付加機能を提供できるので、本発明の実施形態によれば、高集積度と高信頼性を有するメモリ装置１００を具現できる。
【００２６】
図３乃至図６は、図２で説明した入出力回路チップ１１０の第１乃至第４の実施形態の例を簡略に示すブロック図である。
図３は本発明の特徴に従う入出力回路チップの第１の実施形態を示すブロック図であって、入出力回路チップの最も基本的な構成を示す。図３を参照すれば、入出力回路チップ１１０ａは、パッド（ｐａｄ）に電気的に連結される入力ドライバー１１１と出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、及び靜電保護回路１１５を含む。
【００２７】
入力ドライバー１１１はパッドを通じて伝達される入力データをメモリ装置１００の内部の信号処理レベルに調整する。入力ドライバー１１１は、例えば、外部から差動信号（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）で提供されるデータをシングルレベル信号（例えば、ＣＭＯＳレベル信号）に変形してデータ入力バッファ１１３へ提供する。
【００２８】
出力ドライバー１１２は入力ドライバー１１３と反対の方式に駆動される。コアチップ１２０からの出力データＤｏｕｔがデータ出力バッファ１１４を経由して出力ドライバー１１２へ伝達される。そうすると、出力ドライバー１１２はシングルレベル信号を差動信号の形態に変換する。
【００２９】
データ入力バッファ１１３はパッドを通じて入力されるデータを一時的に格納する。データ入力バッファ１１３に一時的に格納されたデータは、図示されないクロック信号に同期してコアチップ１２０へ提供される。データ出力バッファ１１４はコアチップ１２０から読出されたデータを一時的に格納する。出力バッファ１１４に一時的に格納された出力データは、図示されないクロック信号に同期して入出力ユニットの出力ドライバ１１２を介して外部へ出力される。
【００３０】
靜電保護回路１１５は、パッドを通じて外部から印加される高電圧の静電気からメモリ装置の内部素子を保護するための回路要素を含む。例えば、靜電保護回路１１５はパッドを通じて外部から高電圧が印加されれば、内部の残りの素子の代わりに破壊されるダイオード又はトランジスターを包含できる。又は、靜電保護回路１１５は靜電気に対応する電荷を放電する放電素子でも構成できる。
【００３１】
以上で最も基本的な構成を含む入出力回路チップ１１０ａを説明した。入力ドライバー１１１や出力ドライバー１１２のような構成要素は相対的に大電流素子で形成されるので、回路線幅の縮小が困難である。また、データ入力バッファ１１３とデータ出力バッファ１１４は共に高速のデータ入出力が可能な素子で形成されなければならないので、セルアレイ１２３（図２参照）のメモリ素子とは異なり高集積化が容易でない。靜電保護回路１１５は相対的に高電圧素子で形成されなければならないので、回路線幅の縮小が困難である。このように、高集積化が困難な構成要素（即ち、アンスケーラブル（ｕｎｓｃａｌａｂｌｅ、比例縮小が不可能）な要素）を入出力回路チップ１１０ａに集中的に位置させれば、コアチップ１２０の高集積化が相対的に容易になる。入出力回路チップ１１０ａには上述した構成を包含するための半導体素子や伝導性ラインが形成される。
【００３２】
図４は本発明の特徴に従う入出力回路チップの第２の実施形態を示すブロック図である。図４を参照すれば、入出力回路チップ１１０ｂは、パッド（Ｐａｄ）に電気的に連結される入力ドライバー１１１と出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、靜電保護回路１１５、及びインピーダンス調整回路１１６を含む。ここで、入力ドライバー１１１、出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、及び靜電保護回路１１５は図３で説明したものと同一であるので、それらに対する説明を省略する。
【００３３】
インピーダンス調整回路１１６はデータライン又は信号ラインの特性インピーダンスを考慮して、パッドでの終端インピーダンスを調整する。インピーダンスマッチングが行わなければ、入出力データの反射率が大きくなって実際に伝達されるデータの品質レベルが低くなる。インピーダンスの調整（例えば、抵抗値増加）を通じて入出力データや制御信号のスイング電圧レベル幅を調整できる。インピーダンスの調整を通じて信号のラインへのローディング（Ｌｏａｄｉｎｇ）が明確になって、リップル（Ｒｉｐｐｌｅ）やオーバシュート／アンダシュート（Ｏｖｅｒ−ｓｈｏｏｔ／Ｕｎｄｅｒ−ｓｈｏｏｔ）現象を顕著に減少できる。
【００３４】
インピーダンス調整回路１１６には例えば、ＯＤＴ（Ｏｎ−Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路やオフ−チップドライバー（Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ：以下、ＯＣＤ）がある。ＯＤＴ回路はパッドに連結される信号ラインのインピーダンスを調整することができる。ＯＤＴ回路は設定されたインピーダンス値に終端抵抗が形成されるようにインピーダンスを調整する。ＯＣＤは出力ドライバー１１２の終端に連結され、差動信号の交差電圧（ａｌｔｅｒｎａｔｉｎｇ＿ｖｏｌｔａｇｅ）を調整してプルアップ信号とプルダウン信号とを均等化する。
【００３５】
本発明のインピーダンス調整回路１１６によって、パッドを通じて伝達される入出力データや信号の波形が安定化されてデータ信頼度を改善できる。
【００３６】
図５は本発明の特徴に従う入出力回路チップの第３の実施形態を示すブロック図である。図５を参照すれば、入出力回路チップ１１０ｃは、パッドに電気的に連結される入力ドライバー１１１と出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、靜電保護回路１１５、インピーダンス調整回路１１６、及びデエンファシスドライバー１１７を含む。ここで、入力ドライバー１１１、出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、靜電保護回路１１５、及びインピーダンス調整回路１１６は図３乃至図４で説明したものと同一であるので、それらに対する説明は省略する。
【００３７】
デエンファシスドライバー１１７は一般的な出力ドライバー１１２と並列に連結され、デエンファシスモード（Ｄｅ−ｅｍｐｈａｓｉｓ  ｍｏｄｅ）が活性化されれば、スイッチＳＷは出力ドライバー１１２からデエンファシスドライバー１１７にスイッチングされる。そうすると、データ出力バッファ１１４から出力されるデータはデエンファシス方式のデータに変調されてパッドを通じて出力される。
【００３８】
デエンファシスドライバー１１７は擬似オープンドレーン（Ｐｓｅｕｄｏ−Ｏｐｅｎ  Ｄｒａｉｎ、以下、ＰＯＤ）タイプのシグナリング（Ｓｉｇｎａｌｉｎｇ）方式を適用した出力ドライバーを言う。デエンファシスドライバー１１７はデータ出力バッファ１１４から提供されるビット列を変調してパッドへ伝達する。例えば、デエンファシスドライバー１１７はデエンファシスモードが活性化されれば、データ出力バッファ１１４から伝達されるビット列と遅延されたビット列を互いに異なる比率に増幅又は減衰して加える。
このようなデエンファシス過程を経れば、パッドへ出力されるデータはその直流成分が最小化される。そして、このようなデエンファシス手続に従って出力されるデータの波形によるならば、チャンネル帯域幅制限に関連する問題を克服できる。
【００３９】
（ビット列からなる）方形（ｓｑｕａｒｅ）波自体は、スペクトルの上で高周波を包含する。
しかし、方形波に対して段階的にレベルを減少又は増加する方式のデエンファシス技術を適用すれば、高周波の相当な部分の高周波を抑制できる。従って、デエンファシスドライバー１１７を通じてチャンネル帯域幅の制限を克服できる。さらに、デエンファシス技術を適用して４−レベルの信号やその以上のマルチレベル（Ｍｕｌｔｉ−ｌｅｖｅｌ）の信号でデータを伝送すれば、高周波によって発生するシンボル間の干渉（Ｉｎｔｅｒ−Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）を減少できる。
【００４０】
図６は本発明の特徴に従う入出力回路チップの第４の実施形態を示すブロック図である。図６を参照すれば、入出力回路チップ１１０ｄは、パッドに電気的に連結される入力ドライバー１１１と出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、靜電保護回路１１５、インピーダンス調整回路１１６、デエンファシスドライバー１１７、及び直並列変換回路１１８を含む。ここで、入力ドライバー１１１、出力ドライバー１１２、データ入力バッファ１１３、データ出力バッファ１１４、靜電保護回路１１５、インピーダンス調整回路１１６、デエンファシスドライバー１１７は図３乃至図５で説明したものと同一であるので、それらに対する説明は省略する。
【００４１】
直並列変換回路１１８はデータ入力バッファ１１３とデータ出力バッファ１１４との後端に位置し、コアチップ１２０から入力されるデータ列を直列方式のデータに変換して外部へ伝達できる。そして反対に、直並列変換回路１１８は外部から入力される直列データを並列データに変換してコアチップ１２０へ伝達できる。
【００４２】
以上の図３乃至図６を通じて入出力回路チップ１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに含まれる多様な構成と機能とが例示的に説明された。しかし、各々の実施形態には入出力データの信頼性を高くするための多様な機能と構成とがさらに追加できることはよく理解できる。特に、回路線幅の縮小が困難な、多様な構成要素（即ち、アンスケーラブルな要素）が入出力回路チップに包含して具現できる。
【００４３】
図７は本発明によるメモリ装置の他の回路構成例を示すブロック図である。図７を参照すれば、メモリ装置１００’は入出力回路チップ１１０’を通じて入出力データと、アドレスＡＤＤＲ、及び命令語ＣＭＤを受信する。このようなメモリ装置の例としてはフラッシュメモリ装置のような不揮発性メモリ装置がある。
入出力回路チップ１１０’はデータ入出力チャンネル（Ｉ／Ｏ  Ｃｈａｎｎｅｌ）を通じて命令語ＣＭＤ、アドレスＡＤＤＲ、及びデータ（Ｄａｔａ）を受信する。例えば、入出力回路チップ１１０’はデータ書込み動作の時、外部から提供される書込み命令語（Ｗｒｉｔｅ  Ｃｏｍｍａｎｄ）、アドレスＡＤＤＲ、及び書込みデータ（Ｗｒｉｔｅ  Ｄａｔａ）を、入出力パッドを通じて受信する。
【００４４】
書込み命令語とアドレスとが入力される時には、例えば、書込みイネーブル信号（／ＷＥ）とアドレスラッチイネーブル（ＡＬＥ）のような制御信号（ＣＮＴＬ）が同期して入力される。入力された書込み命令語、アドレスＡＤＤＲ、及び書込みデータは入出力回路チップ１１０’からコアチップ１２０’へ伝達される。そうすると、コアチップ１２０’の周辺回路１２２’は伝達された書込みデータをセルアレイ１２３’の該アドレスに対応する領域に書き込む。
【００４５】
反面、読出し動作の時には入出力回路チップ１１０’は外部から提供される読出し命令語（Ｒｅａｄ  Ｃｏｍｍａｎｄ）、アドレスＡＤＤＲを、入出力パッドを通じて受信する。読出し命令語とアドレスが入力される時には書込みイネーブル信号（／ＷＥ）とアドレスラッチイネーブル（ＡＬＥ）のような制御信号（ＣＮＴＬ）が同期して入力される。入力された読出し命令語、アドレスＡＤＤＲは入出力回路チップ１１０’からコアチップ１２０’へ伝達される。コアチップ１２０’の周辺回路１２２’は該アドレスにより指定されたセルアレイ１２３’の領域からデータをセンシングして入出力回路チップ１１０’へ伝達する。入出力回路チップ１１０’は読み出されて提供されたデータを処理して外部へ出力する。
【００４６】
以上の図７を通じて入出力回路チップ１１０’の機能が簡略に説明された。図２の入出力回路チップ１１０と図７の入出力回路チップ１１０’との互いに異なる機能を説明したが、本発明は開示された内容のみに制限されないことはよく理解できよう。入出力回路チップ１１０又は１１０’を通じて多様な制御信号、データが外部と交換できる。
【００４７】
図８は本発明によるメモリ装置実装上の第１実施形態を示す平面図である。図８を参照すれば、本発明の第１実施形態によるメモリ装置１００ａは印刷回路基板３００と、その上に実装される入出力回路チップ１１０及びコアチップ１２０を含む。
【００４８】
入出力回路チップ１１０は外部との電気的な連結を提供するための印刷回路基板３００の上のパッド１０１とボンディングワイヤ（Ｗｉｒｅ）を通じて連結される。即ち、印刷回路基板３００のパッド１０１と入出力回路チップ１１０のパッド１０２とがボンディングワイヤ（Ｂｏｎｄｉｎｇ  Ｗｉｒｅ）を通じて連結される。
【００４９】
入出力回路チップ１１０とコアチップ１２０とは、パッド１０３とパッド１０４との間のワイヤ結線を通じて電気的に連結される。入出力回路チップ１１０は外部からパッド１０２を経由して伝達されるデータ又は信号を処理し、パッド１０３を通じてコアチップ１２０へ伝達する。また、入出力回路チップ１１０はパッド１０３を通じてコアチップ１２０の出力データや信号を処理してパッド１０２へ出力する。
【００５０】
入出力回路チップ１１０とコアチップ１２０とは互いに異なるデザインルールを適用する工程によって製造できる。例えば、入出力回路チップ１１０は回路線幅が４５nmである製造工程を通じて量産される半導体チップであり、反面、コアチップ１２０は回路線幅が２５nmである製造工程を通じて生産される半導体チップであり得る。このように互いに異なるデザインルールや製造工程を通じて生産された入出力回路チップ１１０とコアチップ１２０との組合わせによってメモリ装置１００ａを構成できる。
この場合、回路線幅の縮小（Ｓｈｒｉｎｋｉｎｇ）が相対的に容易である記憶素子を含むコアチップ１２０の集積度の向上が容易である。反面、バッファやドライバー、靜電保護回路等を含む入出力回路チップ１１０の回路線幅縮小は相対的に容易でない。従って、回路線幅の縮小が困難である構成を入出力回路チップ１１０に形成し、回路線幅の縮小が容易である構成をコアチップ１２０に形成できる。このような入出力回路チップ１１０とコアチップ１２０との組合わせを適用すると、急変する回路線幅の縮小トレンドに対してより速やかな対応が可能になる。
【００５１】
ここでは、コアチップ１２０がシングルチップ（Ｓｉｎｇｌｅ  Ｃｈｉｐ）で構成される例が説明された。コアチップ１２０は揮発性メモリ装置であり得る。例えば、コアチップ１２０はＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような揮発性メモリを含み得る。又は、コアチップ１２０は大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）を含み得る。又は、コアチップ１２０はＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、又はＦＲＡＭ（登録商標）等の次世代不揮発性メモリ、若しくはＮＯＲフラッシュメモリで構成され得る。さらに、コアチップ１２０はシングルチップで構成される３次元メモリアレイを含み得る。例えば、コアチップ１１０ａは垂直方向にセルストリングが形成される垂直形ＮＡＮＤ（Ｖｅｒｔｉｃａｌ−ＮＡＮＤ）で構成され得る。
【００５２】
図９は図８のメモリ装置のＡ−Ａ’方向の切断面を示す断面図である。図９を参照すれば、メモリ装置１００ａを構成するためにＰＣＢ基板３００、入出力回路チップ１１０、及びコアチップ１２０が含まれる。そして、入出力回路チップ１１０とコアチップ１２０、そしてＰＣＢ基板３００との電気的な連結のためにパッドＰ１１０ａ、Ｐ１１０ｂ、Ｐ１２０、Ｐ１３０（各々、上記図８におけるパッド１０２、１０３、１０４、１０１に対応する）とボンディングワイヤＷ１、Ｗ２が形成される。
【００５３】
メモリ装置１１０ａを構成するためにＰＣＢ基板３００の上に入出力回路チップ１１０とコアチップ１２０とが装着される。入出力回路チップ１１０、コアチップ１２０の各々とＰＣＢ基板３００との間には接着層１９０ａ、１９０ｂが介挿され得る。このような構造で、コアチップ１２０に形成されるパッドＰ１２０と入出力回路チップ１１０に形成されるパッドＰ１１０ｂとがボンディングワイヤＷ２を通じて連結される。入出力回路チップ１１０に形成されるパッド１１０ａはＰＣＢ基板３００のパッドＰ１３０とボンディングワイヤＷ１とを通じて電気的に連結される。
【００５４】
ここで、入出力回路チップ１１０とコアチップ１２０とは各々同一又は異なるデザインルールの工程によって製造され得る。
【００５５】
図１０は本発明によるメモリ装置実装上の第２実施形態を示す平面図である。図１０を参照すれば、サイズが互いに異なる２つの第１、第３コアチップ１２０、１４０がＰＣＢ基板３００の上に積層される。そして、２つのコアチップ１２０、１４０の各々に対応する入出力回路チップ１１０ａと１１０ｂ、及び、１３０ａと１３０ｂが各々、第３コアチップ１４０の上部、及び、ＰＣＢ基板３００の上部に位置する。さらに詳細に説明すれば、次の通りである。
【００５６】
ＰＣＢ基板３００の上部には第３コアチップ１４０と、入出力回路チップ１３０ａ、１３０ｂとが実装される。そして、第３コアチップ１４０の上部に第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとが積層される。ここで、２つのコアチップ１２０、１４０の各々は４つの辺の中で対向する２つの辺にチップパッドが形成される場合を示した。しかし、このような構成は例示的な実施形態に過ぎず、１つの辺のみにチップパッドが形成されるか、又は４つの辺の全部又は一部にチップパッドが形成される場合もある。
【００５７】
第１コアチップ１２０にデータ又は信号を提供するための入出力回路チップ１１０ａ、１１０ｂは第１コアチップ１２０のチップパッドとボンディングワイヤとを通じて電気的に連結される。そして、入出力回路チップ１１０ａ、１１０ｂの各々から引き出されたボンディングワイヤは第３コアチップ１４０のチップパッドに連結される。ここで、入出力回路チップ１１０ａ、１１０ｂの各々のレイアウトやサイズは異なる場合がある。
【００５８】
第３コアチップ１４０のチップパッドは再び別の入出力回路チップ１３０ａ、１３０ｂにボンディングワイヤを通じて連結される。そして、入出力回路チップ１３０ａ、１３０ｂに連結されたボンディングワイヤはＰＣＢ基板３００の上に形成されるパッドに連結される。ＰＣＢ基板３００の上に形成されるパッドとメモリ装置１００ｂの外部のデータライン及び信号ラインとは、別途電気的に接続される（図示せず）。
【００５９】
図示された方式と異なり、コアチップと入出力回路チップとが分離されない一般的なチップダイを積層してマルチ−チップパッケージにメモリ装置１００ｂを構成する場合には積層工程が容易でなくなる。積層されたチップのチップパッドから外部へボンディングワイヤーを連結する難いチップの組合が生じられる。この場合、少なくとも１つのチップに再配線工程を適用してボンディングワイヤーを連結するか、又は、不良の危険（Ｒｉｓｋ）を冒して製品を組立てせざるを得ないが、いずれにせよ、品質及び／又は収率の急激な低下を避けるのが困難である。
【００６０】
しかし、本発明の実施形態のように、入出力回路チップ１１０ａ、１１０ｂとコアチップ１２０、及び入出力回路チップ１３０ａ、１３０ｂとコアチップ１４０を各々分離すれば、再配線工程無しでチップを積層できる。また、入出力回路チップ１１０ａ、１１０ｂの位置によっては、ボンディングワイヤの長さを短縮でき、収率を相対的に改善できる。
【００６１】
図１１は図１０のメモリ装置のＢ−Ｂ’方向の切断面を示す断面図である。図１１を参照すれば、メモリ装置１００ｂにはＰＣＢ基板３００、入出力回路チップ１１０ａ、１１０ｂ、第１コアチップ１２０、入出力回路チップ１３０ａ、１３０ｂ、第３コアチップ１４０が含まれる。
【００６２】
メモリ装置１１０ｂを構成するためにＰＣＢ基板３００の上に第３コアチップ１４０及び入出力回路チップ１３０ａ、１３０ｂが位置する。ＰＣＢ基板３００に位置するパッドと第３コアチップ１４０とは入出力回路チップ１３０ａ、１３０ｂを経由するように結線される。ＰＣＢ基板３００と第３コアチップ１４０との間には接着層１９０ｂが、そしてＰＣＢ基板３００と入出力回路チップ１３０ａ、１３０ｂとの間には接着層１９０ａ、１９０ｃがさらに含まれ得る。
【００６３】
第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとは第３コアチップ１４０の上部に積層される。第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとはボンディングワイヤを通じて電気的に連結される。そして、入出力回路チップ１１０ａ、１１０ｂの各々のパッドと第３コアチップ１４０に位置するパッドとが電気的に連結される。このような構造は第１コアチップ１２０と第３コアチップ１４０のサイズに関わらず、多様な組合わせのマルチ−チップを用いてメモリ装置１００ｂを形成できる自由度を提供する。
また、入出力回路チップ１１０ａ、１１０ｂを利用することにより、如何なるチップの組合わせのマルチ−チップであっても第３コアチップ１４０の上部にルーティングのための再配線工程が不必要になる。
【００６４】
図１２は本発明によるメモリ装置実装上の第３実施形態を示す平面図である。図１２を参照すれば、同一又は類似サイズのコアチップ１２０、１４０がＰＣＢ基板３００の上に積層されてメモリ装置１００ｃを構成する。そして、２つのコアチップ１２０、１４０の各々に対応する入出力回路チップ１１０ａ、１１０ｂ、１３０ａ、１３０ｂがＰＣＢ基板３００の上部に位置する。さらに詳細に説明すれば、次の通りである。
【００６５】
ＰＣＢ基板３００の上部には第１コアチップ１２０と、第１コアチップ１２０の図でｙ方向の両辺に各々隣接した位置に出力回路チップ１１０ａ、１１０ｂとが実装される。さらに、ＰＣＢ基板３００の上部には第３コアチップ１４０に連結されるべき入出力回路チップ１３０ａ、１３０ｂが、第１コアチップ１２０の図でｘ方向の両辺に各々隣接した位置に、即ち入出力回路チップ１１０ａ、１１０ｂと直角に回転された位置に実装される。そして、第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂの上部に第３コアチップ１４０とが積層される。ここで、第３コアチップ１４０は第１コアチップ１２０と同種の半導体装置であるか、或いは、類似のサイズの半導体装置である。第３コアチップ１４０は結局、第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂの上部に位置し、第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとによって物理的に支持される。
【００６６】
このような積層構造で、第１コアチップ１２０のチップパッドと入出力回路チップ１１０ａ、１１０ｂとのチップパッドがボンディングワイヤを通じて連結される。そして、入出力回路チップ１１０ａ、１１０ｂのチップパッドと、ＰＣＢ基板３００の上に形成されたパッドとがボンディングワイヤを通じて接続される。第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとの上部に接着層１９１が形成され、その上部に第３コアチップ１４０が積層される。そして、第３コアチップ１４０に形成されたチップパッドは積層されなかった入出力回路チップ１３０ａ、１３０ｂのチップパッドとボンディングワイヤを通じて連結される。
【００６７】
上述した構造は対向する２つの辺にチップパッドが位置するコアチップ１２０、１４０に対する説明であるが、１つの辺のみにチップパッドが位置するコアチップに対しても同様に適用可能である。このような構造で積層された長方形状の第３コアチップ１４０は下部に位置する第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂとによって支持される。従って、辺部分に物理的な力が加えられる製造工程でも、オーバーハング（Ｏｖｅｒ−ｈａｎｇ）に起因する問題を解決できる。
【００６８】
図１３は図１２のメモリ装置のＣ−Ｃ’方向の切断面を示す断面図である。図１３を参照すれば、メモリ装置１００ｃにはＰＣＢ基板３００、入出力回路チップ１１０ａ、１１０ｂ、第１コアチップ１２０、入出力回路チップ１３０ａ、１３０ｂ、第３コアチップ１４０が含まれる。
【００６９】
メモリ装置１１０ｃを構成するために、ＰＣＢ基板３００の上に第１コアチップ１２０及び入出力回路チップ１１０ａ、１１０ｂが位置する。切断面には示さなかったが、入出力回路チップ１３０ａ、１３０ｂも、ＰＣＢ基板３００の上に位置する。そして、第１コアチップ１２０及び入出力回路チップ１１０ａ、１１０ｂに形成されるチップパッドがボンディングワイヤを通じて連結される。入出力回路チップ１１０ａ、１１０ｂのチップパッドは再び外部との結線のためにＰＣＢ基板３００の上に位置するパッドとボンディングワイヤを通じて結線される。
ＰＣＢ基板３００と第１コアチップ１２０との間には接着層１９０ｂが、そしてＰＣＢ基板３００と入出力回路チップ１１０ａ、１１０ｂとの間には接着層１９０ａ、１９０ｃが、各々介挿され得る。
【００７０】
第１コアチップ１２０と入出力回路チップ１１０ａ、１１０ｂと第３コアチップ１４０との間には接着層１９１が介挿形成され得る。接着層１９１の上部に第３コアチップ１４０が積層される。図１３には示さないが、ＰＣＢ基板３００の上に位置する入出力回路チップ１３０ａ、１３０ｂと第３コアチップ１４０のチップパッドとがボンディングワイヤを通じて電気的に接続される。そして、入出力回路チップ１３０ａ、１３０ｂのチップパッドとＰＣＢ基板３００の上に形成されたパッドがボンディングワイヤを通じて連結される。図１２に示したように、このような連結は図１３の正面又は後面で行われる。
【００７１】
再び図１３を参照すれば、第１コアチップ１２０の上部に積層される長方形状の第３コアチップ１４０にはオーバーハング（Ｏｖｅｒ−ｈａｎｇ）が存在する。即ち、縦横の比率が異なるチップを互いにずれるように積層する時、チップの一部分の下側は距離Ｄ１だけ支持されなくなる。ここで、この距離Ｄ１をオーバーハングと称する。オーバーハングはチップパッドにワイヤーを結線する工程で押圧される。そして、反複される圧力によってオーバーハング部に歪み（Ｗａｒｐａｇｅ）や破損が発生し得る。このようなオーバーハングの歪みは第３コアチップ１４０のチップパッドに連結されるボンディングワイヤーとの接触不良（Ｃｏｎｔａｃｔ  ｆａｉｌ）を誘発する。オーバーハングの長さＤ１が増加するほど、ボンディングワイヤーの接触不良はさらに増加する。
【００７２】
しかし、本発明の実施形態に従って入出力回路チップ１１０ａ、１１０ｂが分離されると、入出力回路チップ１１０ａ、１１０ｂが第３コアチップ１４０のオーバーハング部分を支持できる。従って、オーバーハング部分の歪みや破損が画期的に減少する。また、入出力回路チップ１１０ａ、１１０ｂの位置調整を通じてチップのサイズに関係なく多様な大きさのオーバーハングに対して柔軟性のある支持台を提供できる。
【００７３】
図１４は本発明によるメモリ装置実装上の第４実施形態を示す平面図である。図１４を参照すれば、本発明の実施形態によるメモリ装置１００ｄは印刷回路基板３００に実装される１つの入出力回路チップ１１０と複数の積層されたコアチップとを含む。図１４では、４つの第１乃至第４コアチップ１２０、１３０、１４０、１５０が例示された。しかし、複数のコアチップの数はこれに限られず、より少ないか、或いはより多い場合がある。
【００７４】
入出力回路チップ１１０は、外部との電気的な連結を提供するための印刷回路基板（＝ＰＣＢ基板）３００上のパッド１０１とワイヤ（Ｗｉｒｅ）を通じて連結される。即ち、印刷回路基板３００のパッド１０１と入出力回路チップ１１０のパッド１０２とがワイヤ（Ｗｉｒｅ）を通じて連結される。
【００７５】
入出力回路チップ１１０及び複数の積層された第１乃至第４コアチップ１２０乃至１５０はパッド１０３とパッド１０５との間のボンディングワイヤ結線を通じて電気的に連結される。入出力回路チップ１１０は外部からパッド１０２を経由して伝達されるデータ又は信号を処理し、パッド１０３を通じて複数のコアチップ１２０乃至１５０へ伝達する。また、入出力回路チップ１１０はパッド１０３を通じて複数のコアチップ１２０乃至１５０の出力データや信号を処理してパッド１０２へ出力する。
【００７６】
入出力回路チップ１１０と複数のコアチップ１２０乃至１５０とは互いに異なるデザインルールを適用する工程によって製造され得る。例えば、入出力回路チップ１１０は回路線幅が４５nmである製造工程を通じて量産される半導体チップであり、反面、コアチップ１２０は回路線幅が２５nmである製造工程を通じて生産される半導体チップであり得る。このように互いに異なるデザインルールや製造工程を通じて生産された入出力回路チップ１１０とコアチップ１２０との組合わせによってメモリ装置１００ａを構成できる。この場合、回路線幅の縮小（Ｓｈｒｉｎｋｉｎｇ）が相対的に容易である記憶素子を含むコアチップ１２０の集積度の向上が容易になる。
【００７７】
反面、入出力バッファや靜電保護回路等を含む入出力回路チップ１１０の回路線幅縮小は相対的に容易でない。従って、回路線幅の縮小が困難である回路構成要素を入出力回路チップ１１０に形成し、回路線幅の縮小が容易である回路構成要素を複数のコアチップ１２０乃至１５０に形成できる。このような入出力回路チップ１１０と複数のコアチップ１２０乃至１５０との組合わせを適用することにより、急変する回路線幅の縮小トレンドに対してより速やかな対応が可能である。
【００７８】
ここで、複数のコアチップ１２０乃至１５０は揮発性メモリ装置であり得る。例えば、複数のコアチップ１２０乃至１５０はＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような揮発性メモリを含み得る。又は、複数のコアチップ１２０乃至１５０は大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）を含み得る。又は、複数のコアチップ１２０乃至１５０はＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等の次世代不揮発性メモリ及び／又はＮＯＲフラッシュメモリで構成され得る。さらに、複数のコアチップ１２０乃至１５０の各々は３次元メモリアレイを含み得る。例えば、複数のコアチップ１２０乃至１５０の各々は垂直方向にセルストリングが形成される垂直形ＮＡＮＤ（Ｖｅｒｔｉｃａｌ−ＮＡＮＤ）で構成され得る。
【００７９】
図１５は図１４のメモリ装置を示す斜視図である。図１５を参照すれば、メモリ装置１００ｄを構成するためにＰＣＢ基板３００、入出力回路チップ１１０、及び複数のコアチップ１２０乃至１５０が実装される。
【００８０】
メモリ装置１００ｄを構成するためにＰＣＢ基板３００の上に１つの入出力回路チップ１１０とコアチップ１２０とが装着される。続いて、第１コアチップ１２０の上部には第３コアチップ１３０が積層される。第３コアチップ１３０の上部には第３コアチップ１４０が、そして第３コアチップ１４０の上部には第４コアチップ１５０が各々積層される。
ここで、４つのコアチップ１２０乃至１５０が積層される場合を説明したが、本発明はこれに制限されないことは容易に理解できよう。そして、４つのコアチップ１２０乃至１５０の間には接着層が存在できる。
【００８１】
このような構造で、入出力回路チップ１１０は複数のコアチップ１２０乃至１５０に共有され得る。即ち、全てコアチップ１２０乃至１５０の入出力データは入出力回路チップ１１０を通じて外部と交換され得る。
コアチップ１２０乃至１５０の、アドレス、データ、チップセレクト、ライトイネーブルなどの対応する入出力パッドは最大数が全てのコアチップに用意され、図示したように順次ワイヤー接続される。特定のコアチップで使われない入出力に対しても、他のコアチップに供給するためのダミーパッドが用意される。
【００８２】
図１６は本発明によるメモリ装置実装上の第５実施形態を示す平面図である。図１６を参照すれば、本発明の実施形態によるメモリ装置１００ｅは印刷回路基板３００に実装される１つの入出力回路チップ１１０と、積層された５つの第１乃至第５コアチップ１２０、１３０、１４０、１５０、１６０とを含む。ここで、複数の積層されたコアチップ１２０乃至１６０はシリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ、以下、ＴＳＶという）を通じて相互接続され得る。
【００８３】
入出力回路チップ１１０は、外部との電気的な連結を提供するためのＰＣＢ基板３００の上のパッド１０１と電気的に連結される。しかし、ＰＣＢ基板３００の上のパッド１０１と入出力回路チップ１１０のビアＶ１１ａとの電気的な連結のためには、ボンディングワイヤではなく、ＰＣＢ基板３００上に形成された回路パターン又は該基板内に埋め込まれた回路が使用され得る。また、入出力回路チップ１１０のビアＶ１１ｂはＰＣＢ基板３００上の回路パターン又は又は該基板内に埋め込まれた回路を通じてコアチップ１２０乃至１６０のビアＶ１２ａと連結される。
【００８４】
入出力回路チップ１１０及び複数の積層された第１乃至第４コアチップ１２０乃至１６０は、互いに異なるデザインルールが適用された工程によって製造され得る。例えば、入出力回路チップ１１０は回路線幅が４５nmである製造工程を通じて量産される半導体チップであり、反面、複数の積層されたコアチップ１２０乃至１６０は回路線幅が２５nmである製造工程を通じて生産される半導体チップであり得る。このように互いに異なるデザインルール及び／又は製造工程を通じて生産された入出力回路チップ１１０と複数の積層されたコアチップ１２０乃至１６０の組合わせによってメモリ装置１００ｅを構成できる。
【００８５】
この場合回路線幅の縮小（Ｓｈｒｉｎｋｉｎｇ）が相対的に容易である記憶素子を含む複数の積層されたコアチップ１２０乃至１６０の集積度の向上が容易である。反面、入出力バッファや靜電保護回路等を含む入出力回路チップ１１０の回路線幅縮小は相対的に容易でない。従って、回路線幅の縮小が困難である構成を入出力回路チップ１１０に形成し、回路線幅の縮小が容易である構成を複数の積層されたコアチップ１２０乃至１６０に形成できる。このような入出力回路チップ１１０と複数の積層されたコアチップ１２０乃至１６０との組合わせを適用する場合、急変する回路線幅の縮小トレンドに対してより速やかな対応が可能である。
【００８６】
ここで、複数の積層されたコアチップ１２０乃至１６０は揮発性メモリ装置であり得る。例えば、複数のコアチップ１２０乃至１６０はＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような揮発性メモリを含み得る。又は、複数の積層されたコアチップ１２０乃至１６０は大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）を含み得る。又は、複数のコアチップ１２０乃至１６０はＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等の次世代不揮発性メモリ及び／又はＮＯＲフラッシュメモリで構成され得る。さらに、複数の積層されたコアチップ１２０乃至１６０の各々は３次元メモリアレイを含み得る。例えば、複数の積層されたコアチップ１２０乃至１６０の各々は垂直方向にセルストリングが形成される垂直形ＮＡＮＤ（Ｖｅｒｔｉｃａｌ−ＮＡＮＤ）で構成され得る。
【００８７】
図１７は図１６のメモリ装置のＥ−Ｅ’方向の切断面を示す断面図である。図１７を参照すれば、メモリ装置１００ｅは、ＰＣＢ基板３００、入出力回路チップ１１０、及び複数の積層されたコアチップ１２０乃至１６０を含む。
【００８８】
入出力回路チップ１１０は、シリコン貫通ビア（ＴＳＶ）方式で形成された複数のビアＶ１１ａ、Ｖ１１ｂを含む。入出力回路チップ１１０の下部に形成される外部端子Ｂ１、Ｂ２によってＰＣＢ基板３００に固定される。メモリ装置１００ｅの外部と連結されるパッドＰ３０（図１６では、パッド１０１）とビアＶ１１ａが外部電極Ｂ１とＰＣＢ基板３００の回路とを通じて連結される。ここで、ＰＣＢ基板３００の回路は、基板の上に形成される金属パターンであるか、或いは該基板内に埋め込まれた回路配線で構成される。ビアＶ１１ａを通じて入出力回路チップ１１０はメモリ装置１１０ｅの外部とデータ又は信号を交換する。
【００８９】
入出力回路チップ１１０はビアＶ１１ｂと外部端子Ｂ２、そしてＰＣＢ基板３００の回路を通じて複数のコアチップ１２０乃至１６０と連結される。最下層に積層される第１コアチップ１２０はビアを形成するためのビア領域１２１を含む。ビア領域１２１に貫通する導電性ビアＶ１２ａ、Ｖ１２ｂは外部端子Ｂ３、Ｂ４を通じて入出力回路チップ１１０と電気的に連結される。ここで外部端子Ｂ１、Ｂ２、Ｂ３、Ｂ４はソルダボール（Ｓｏｌｄｅｒ  Ｂａｌｌ）で形成され得る。
【００９０】
第１コアチップ１２０の貫通構造は第２乃至第５コアチップ１３０、１４０、１５０、１６０の各々に対しても同様に適用される。第２コアチップ１３０にはビア領域１３１にビアＶ１３ａ、Ｖ１３ｂが形成される。ビアＶ１３ａ、Ｖ１３ｂはビアＶ１２ａ、Ｖ１２ｂと同一の位置に整列される。第３コアチップ１４０にはビア領域１４１にビアＶ１４ａ、Ｖ１４ｂが形成される。ビアＶ１４ａ、Ｖ１４ｂはビアＶ１３ａ、Ｖ１３ｂと同一の位置に整列される。第４コアチップ１５０にはビア領域１５１にビアＶ１５ａ、Ｖ１５ｂが形成される。ビアＶ１５ａ、Ｖ１５ｂはビアＶ１４ａ、Ｖ１４ｂと同一の位置に整列される。第５コアチップ１６０にはビア領域１６１にビアＶ１６ａ、Ｖ１６ｂが形成される。ビアＶ１６ａ、Ｖ１６ｂはビアＶ１５ａ、Ｖ１５ｂと同一の位置に整列される。また、各々のチップの間及びＰＣＢ基板３００との間には接着層１９０ａ、１９０ｂ、１９１、１９２、１９３、１９４が具備され得る。
【００９１】
スタック形マルチ−チップを構成するためにシリコン貫通ビア（ＴＳＶ）技術を使用してコアチップを積層すれば、ボンディングワイヤ方式に比べて配線距離を大幅に減少できるので、素子の高速化、低電力化、小型化等の効果を期待できる。
【００９２】
図１８は本発明によるメモリ装置実装上の第６実施形態を示す平面図である。図１８を参照すれば、本発明の実施形態によるメモリ装置１００ｆは印刷回路基板３００に実装される１つの入出力回路チップ１１０と、積層された５つの第１乃至第５コアチップ１２０、１３０、１４０、１５０、１６０とを含む。ここで、複数のコアチップ１２０乃至１６０はシリコン貫通ビア（ＴＳＶ）を通じて相互連結される。
【００９３】
入出力回路チップ１１０は、外部との電気的な連結を提供するためのＰＣＢ基板３００上のパッド１０１と電気的に連結される。ＰＣＢ基板３００上のパッド１０１との電気的な連結のために入出力回路チップ１１０のチップパッド１０２はボンディングワイヤを通じて連結される。また、入出力回路チップ１１０のチップパッド１０３はＰＣＢ基板３００の上に形成されるパッド１０５とボンディングワイヤを通じて連結される。ＰＣＢ基板３００の上に形成されるパッド１０５はコアチップ１２０乃至１６０のビアＶ１２ａ、Ｖ１２ｂとＰＣＢ基板３００に形成された回路パターン又は該基板内に埋め込まれた回路によって電気的に連結される。
【００９４】
図１９は図１８のメモリ装置のＦ−Ｆ’方向の切断面を示す断面図である。図１９を参照すれば、メモリ装置１００ｆは、ＰＣＢ基板３００、入出力回路チップ１１０、及び複数の積層されたコアチップ１２０乃至１６０を含む。
【００９５】
入出力回路チップ１１０のチップパッドＰ１１１（図１８では、パッド１０２）はボンディングワイヤＷ１を通じてＰＣＢ基板３００の上のパッドＰ３０（図１８では、パッドＰ３０）と連結される。入出力回路チップ１１０に形成されたパッドＰ１１２、Ｐ１１３（図１８では、共にパッド１０３）はＰＣＢ基板３００の上に形成されるパッドＰ３１、３２（図１８では、共にパッド１０５）とボンディングワイヤＷ２、Ｗ３を通じて連結される。そして、パッドＰ３１、３２はＰＣＢ基板３００の回路パターンを通じて複数のコアチップ１２０乃至１６０と連結される。最下層に積層される第１コアチップ１２０は貫通ビアを形成するためのビア領域１２１を含む。ビア領域１２１に貫通する導電性ビアＶ１２ａ、Ｖ１２ｂは外部端子Ｂ１、Ｂ２を通じて入出力回路チップ１１０と電気的に連結される。ここで、外部端子Ｂ１、Ｂ２はソルダボール（Ｓｏｌｄｅｒ  Ｂａｌｌ）で形成され得る。
【００９６】
第１コアチップ１２０の貫通構造は第２乃至第５コアチップ１３０、１４０、１５０、１６０の各々に対して同様に適用される。第２コアチップ１３０にはビア領域１３１にビアＶ１３ａ、Ｖ１３ｂが形成される。ビアＶ１３ａ、Ｖ１３ｂはビアＶ１２ａ、Ｖ１２ｂと同一の位置に整列される。第３コアチップ１４０にはビア領域１４１にビアＶ１４ａ、Ｖ１４ｂが形成される。ビアＶ１４ａ、Ｖ１４ｂはビアＶ１３ａ、Ｖ１３ｂと同一の位置に整列される。第４コアチップ１５０にはビア領域１５１にビアＶ１５ａ、Ｖ１５ｂが形成される。ビアＶ１５ａ、Ｖ１５ｂはビアＶ１４ａ、Ｖ１４ｂと同一の位置に整列される。第５コアチップ１６０にはビア領域１６１にビアＶ１６ａ、Ｖ１６ｂが形成される。ビアＶ１６ａ、Ｖ１６ｂはビアＶ１５ａ、Ｖ１５ｂと同一の位置に整列される。また、各々のチップの間及びＰＣＢ基板３００との間には接着層１９０ａ、１９０ｂ、１９１、１９２、１９３、１９４が具備され得る。
【００９７】
スタック形マルチ−チップを構成するためにシリコン貫通ビア技術を使用してコアチップを積層すれば、ワイヤボンディング方式に比べて配線距離を大幅に減少できるので、素子の高速化、低電力化、小型化等の効果を期待できる。
【００９８】
入出力回路チップ１１０と複数のコアチップ１２０乃至１６０とは互いに異なるデザインルールを適用する工程によって製造され得る。例えば、入出力回路チップ１１０は回路線幅が４５nmである製造工程を通じて量産される半導体チップであり、反面、コアチップ１２０乃至１６０は回路線幅が２５nmである製造工程を通じて生産される半導体チップであり得る。このように互いに異なるデザインルール及び／又は製造工程を通じて生産された入出力回路チップ１１０とコアチップ１２０乃至１６０との組合わせによってメモリ装置１００ｆを構成できる。この場合、回路線幅の縮小（Ｓｈｒｉｎｋｉｎｇ）が相対的に容易である記憶素子を含むコアチップ１２０の集積度の向上が容易である。
【００９９】
反面、入出力バッファや靜電保護回路等を含む入出力回路チップ１１０の回路線幅縮小は相対的に容易でない。従って、回路線幅の縮小が困難である回路構成要素を入出力回路チップ１１０に形成し、回路線幅の縮小が容易であり回路構成要素を複数のコアチップ１２０乃至１６０に形成できる。このような入出力回路チップ１１０と複数のコアチップ１２０乃至１６０との組合わせを適用する場合、急変する回路線幅の縮小トレンドにより速やかな対応が可能である。また、１つの入出力回路チップ１１０に複数のコアチップ１２０乃至１６０のデータ及び信号交換を担当させられる。
【０１００】
ここで、複数の積層されたコアチップ１２０乃至１６０は揮発性メモリ装置であり得る。例えば、複数のコアチップ１２０乃至１６０はＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）のような揮発性メモリを含み得る。又は、複数の積層されたコアチップ１２０乃至１６０は大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）を含み得る。又は、複数のコアチップ１２０乃至１６０はＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等の次世代不揮発性メモリ及び／又はＮＯＲフラッシュメモリで構成され得る。さらに、複数の積層されたコアチップ１２０乃至１６０の各々は３次元メモリアレイを含み得る。例えば、複数の積層されたコアチップ１２０乃至１６０の各々は垂直方向にセルストリングが形成される垂直形ＮＡＮＤ（Ｖｅｒｔｉｃａｌ−ＮＡＮＤ）で構成され得る。
【０１０１】
図２０は本発明によるメモリ装置実装上の第７実施形態を示す平面図である。図２０を参照すれば、本発明の実施形態によるメモリ装置１００ｇは印刷回路基板３００に積層された５つの第１乃至第５コアチップ１２０、１３０、１４０、１５０、１６０と、最上部に積層される入出力回路チップ１１０とを含む。複数のコアチップ１２０乃至１６０と入出力回路チップ１１０とは複数のシリコン貫通ビア（ＴＳＶ）を通じて電気的に連結され得る。
【０１０２】
入出力回路チップ１１０は、複数のコアチップ１２０乃至１６０の最上層部に積層される。入出力回路チップ１１０のチップパッド１０６は外部との電気的な連結を提供するためのＰＣＢ基板３００の上のパッド１０１と電気的に連結される。ＰＣＢ基板３００の上のパッド１０１との電気的な連結のために入出力回路チップ１１０のチップパッド１０６はボンディングワイヤを通じて連結される。
【０１０３】
反面、入出力回路チップ１１０と複数のコアチップ１２０乃至１６０とは、シリコン貫通ビア（ＴＳＶ）を通じて電気的に連結される。このような構造は後述する図２１でさらに詳細に説明される。
【０１０４】
図２１は図２０のメモリ装置のＧ−Ｇ′方向の切断面を示す断面図である。図２１を参照すれば、メモリ装置１００ｆは、ＰＣＢ基板３００、入出力回路チップ１１０、及び複数のコアチップ１２０乃至１６０を含む。
【０１０５】
複数のコアチップ１２０乃至１６０はＰＣＢ基板３００の上部に積層される。最下層に積層される第１コアチップ１２０は貫通ビアを形成するためのビア領域１２１を含む。ビア領域１２１には第１コアチップ１２０を垂直に貫通するビアＶ１２ａ、Ｖ１２ｂが形成される。第１コアチップ１２０のビアＶ１２ａ、Ｖ１２ｂの下部は外部端子Ｂ１、Ｂ２を通じてＰＣＢ基板３００に固定される。ここで、外部端子Ｂ１、Ｂ２はソルダボール（Ｓｏｌｄｅｒ  Ｂａｌｌ）で形成され得る。
【０１０６】
第１コアチップ１２０の貫通構造は第２乃至第５コアチップ１３０、１４０、１５０、１６０の各々に対して同様に適用される。第２コアチップ１３０にはビア領域１３１にビアＶ１３ａ、Ｖ１３ｂが形成される。ビアＶ１３ａ、Ｖ１３ｂはビアＶ１２ａ、Ｖ１２ｂと同一の位置に整列される。第３コアチップ１４０にはビア領域１４１にビアＶ１４ａ、Ｖ１４ｂが形成される。ビアＶ１４ａ、Ｖ１４ｂはビアＶ１３ａ、Ｖ１３ｂと同一の位置に整列される。第４コアチップ１５０にはビア領域１５１にビアＶ１５ａ、Ｖ１５ｂが形成される。ビアＶ１５ａ、Ｖ１５ｂはビアＶ１４ａ、Ｖ１４ｂと同一の位置に整列される。第５コアチップ１６０にはビア領域１６１にビアＶ１６ａ、Ｖ１６ｂが形成される。ビアＶ１６ａ、Ｖ１６ｂはビアＶ１５ａ、Ｖ１５ｂと同一の位置に整列される。また、各々のチップの間及びＰＣＢ基板３００の間には接着層１９０、１９１、１９２、１９３、１９４が具備され得る。
【０１０７】
上述した第５コアチップ１６０の上部に入出力回路チップ１１０が積層される。入出力回路チップ１１０は貫通ビアＶ１１ａ、Ｖ１１ｂを通じて第１乃至第５コアチップ１２０乃至１６０と連結される。貫通ビアを形成するために入出力回路チップ１１０にはビア領域１１１’が具備される。そして、第５コアチップと入出力回路チップ１１０との間には接着層１９５が具備され得る。
【０１０８】
図２２は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図２２を参照すれば、本発明に従うメモリシステム１０００はメモリ装置１２００とメモリコントローラ１１００とを含む。
【０１０９】
メモリコントローラ１１００はメモリ装置１２００を制御するように構成される。メモリ装置１２００とメモリコントローラ１１００とは一体に結合されてメモリカードとして提供され得る。ＳＲＡＭ１１１０はプロセシングユニット１１２０のワーキング（ｗｏｒｋｉｎｇ、一時記憶用）メモリとして使用される。ホストインターフェイス１１３０はメモリシステム１０００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック（ＥＣＣ）１１４０はメモリ装置１２００から読出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェイス１１５０は本発明のメモリ装置１２００とインターフェイシングする。プロセシングユニット（ＣＰＵ）１１２０はメモリコントローラ１１００内のデータを交換するための全般的制御動作を遂行する。図示しないが、本発明に従うメモリシステム１０００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭをさらに含み得ることはこの分野の通常的な知識を習得した者に明確であろう。
【０１１０】
メモリ装置１２００は入出力回路チップとコアチップとを具備する。従って、１つのメモリ装置１２００には互いに異なるデザインルールや工程を通じて製作された入出力回路チップとコアチップとが包含され得る。メモリ装置１２００の構成は図１乃至２１で説明されたメモリ装置の何れかと実質的に同一である。例えばメモリ装置１２００は、複数のフラッシュメモリチップを含んで構成されるマルチ−チップパッケージからなり得る。
【０１１１】
メモリコントローラ１１００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、そしてＩＤＥ等のような多様なインターフェイスプロトコルの中で１つを通じて外部（例えば、ホスト）と通信するように構成される。
【０１１２】
図２３には入出力回路チップとコアチップとが分離された不揮発性メモリ装置２０１０又はＲＡＭ２０３０を含むコンピューティングシステム２０００が概略的に示されている。本発明に従うコンピューティングシステム２０００はシステムバス２０６０に電気的に連結されたプロセシングユニット（ＣＰＵ）２０２０、ＲＡＭ２０３０、ユーザーインターフェイス２０４０、ベースバンドチップセット（Ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム２０５０、及び不揮発性メモリ（ＮＶＭ）２０１０を含む。
【０１１３】
本発明に従うコンピューティングシステム２０００がモバイル装置である場合、コンピューティングシステム２０００の動作電圧を供給するためのバッテリー（図示せず）が追加的に提供される。また図示しないが、本発明に従うコンピューティングシステム２０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに含まれ得る。
【０１１４】
ここで、不揮発性メモリ装置２０１０又はＲＡＭ２０３０は各々、入出力回路チップとコアチップとを具備する。従って、１つのメモリ装置は互いに異なるデザインルールや工程を通じて製作された入出力回路チップとコアチップとを含み得る。不揮発性メモリ装置２０１０又はＲＡＭ２０３０の構成は図１乃至図２１で説明されたメモリ装置の何れかと実質的に同一である。
【０１１５】
本発明に従うメモリ装置又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明に従うフラッシュメモリ装置及び／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｍｅｔａｌｌｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｕｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｉｎｇｌｅ  Ｉｎ  ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）等のようなパッケージを利用して実装され得る。
【０１１６】
以上のように図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使用されたが、これらは単に本発明を説明するための目的で使用されており、意味限定や特許請求の範囲に記載された本発明の範囲を制限するものではない。従って、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能であることが容易に理解できよう。従って、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によってのみ定められなければならない。
【符号の説明】
【０１１７】
１０      信号ライン
１１      制御信号ライン
Ｖ１１ａ、Ｖ１１ｂ、Ｖ１２ａ、Ｖ１２ｂ、Ｖ１３ａ、Ｖ１３ｂ、Ｖ１４ａ、Ｖ１４ｂ、Ｖ１５ａ、Ｖ１５ｂ、Ｖ１６ａ、Ｖ１６ｂ      ビア
１２      ＤＱＳ信号ライン
１３      入出力ライン
１００、１００’、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ      メモリ装置
１０１、１０２、１０３、１０４、１０５      パッド
１１０、１１０’、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ      入出力回路チップ
Ｐ１１、Ｐ３０、Ｐ３１、Ｐ３２、Ｐ１１０ａ、Ｐ１１０ｂ、Ｐ１１１、Ｐ１１２、Ｐ１１３、Ｐ１２０、Ｐ１３０      パッド、チップパッド
１１１      入力ドライバー
１１２      出力ドライバー
１１３      データ入力バッファ
１１４      データ出力バッファ
１１５      靜電保護回路
１１６      インピーダンス調整回路
１１７      デエンファシスドライバー
１１８      直並列変換回路
１２０、１２０’      コアチップ、第１コアチップ
１２１、１３１、１４１、１５１、１６１、１１１’      ビア領域
１２２、１２２’      周辺回路
１２３、１２３’      セルアレイ
１３０、１４０、１５０、１６０      コアチップ、第２、第３、第４、第５コアチップ
１３０ａ、１３０ｂ      入出力回路チップ
１９０、１９０ａ、１９０ｂ、１９０ｃ、１９１、１９２、１９３、１９４、１９５      接着層
２００      メモリコントローラ
３００      ＰＣＢ基板（印刷回路基板）
１１００      メモリコントローラ
１１１０      ＳＲＡＭ
１１２０      プロセシングユニット
１１３０      ホストインターフェイス
１１４０      エラー訂正ブロック
１１５０      メモリインターフェイス
１２００      メモリ装置
２０１０      不揮発性メモリ装置
２０２０      プロセシングユニット
２０３０      ＲＡＭ
２０４０      ユーザーインターフェイス
２０５０      モデム
２０６０      システムバス
【図１】
2013065393.tif 000003
【図２】
2013065393.tif 000004
【図３】
2013065393.tif 000005
【図４】
2013065393.tif 000006
【図５】
2013065393.tif 000007
【図６】
2013065393.tif 000008
【図７】
2013065393.tif 000009
【図８】
2013065393.tif 000010
【図９】
2013065393.tif 000011
【図１０】
2013065393.tif 000012
【図１１】
2013065393.tif 000013
【図１２】
2013065393.tif 000014
【図１３】
2013065393.tif 000015
【図１４】
2013065393.tif 000016
【図１５】
2013065393.tif 000017
【図１６】
2013065393.tif 000018
【図１７】
2013065393.tif 000019
【図１８】
2013065393.tif 000020
【図１９】
2013065393.tif 000021
【図２０】
2013065393.tif 000022
【図２１】
2013065393.tif 000023
【図２２】
2013065393.tif 000024
【図２３】
2013065393.tif 000025