(57)【要約】【課題】データ出力バッファの正確なインピーダンスキャリブレーション動作を行う。【解決手段】電源ラインＶＬ１とデータ端子２４との間に接続されたＰ型トランジスタユニット２０１と、電源ラインＶＬ１とキャリブレーション端子ＺＱとの間に接続されたＰ型トランジスタユニット１１１〜１１４と、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦと一致するよう、Ｐ型トランジスタユニット１１１〜１１４インピーダンスを調整し、一致した状態におけるＰ型トランジスタユニット１１１〜１１４の一つのインピーダンスをＰ型トランジスタユニット２０１に反映させるインピーダンス制御回路とを備える。これにより、基準電位ＶＲＥＦが電源電位ＶＤＤの半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
データ端子と、
前記データ端子に接続され、互いに並列に接続された複数の第１導電型のトランジスタを含むインピーダンス調整可能な第１トランジスタユニットと、
キャリブレーション端子と、
其々が前記キャリブレーション端子に共通に接続され、其々が前記第１トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な複数の第２トランジスタユニットと、
前記複数の第２トランジスタユニットのインピーダンスを前記第１トランジスタユニットに反映させるインピーダンス制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１トランジスタユニットを複数備え、前記複数の第１トランジスタユニットが前記データ端子に並列接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１トランジスタユニットのうち、活性化させる第１トランジスタユニットの数を指定するモードレジスタをさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インピーダンス制御回路は、前記キャリブレーション端子の電位に基づいて前記複数の第２トランジスタユニットのインピーダンスを調整し、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを互いに同じ値に調整することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットにそれぞれ含まれる複数の第１導電型のトランジスタを個別にオン又はオフさせることによって、前記複数の第２トランジスタユニットのインピーダンスを調整することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データ端子と前記第１トランジスタユニットとの間に接続された第１の抵抗と、
前記キャリブレーション端子と前記複数の第２トランジスタユニットとの間にそれぞれ接続された複数の第２の抵抗と、をさらに備え、
前記第１の抵抗の抵抗値と前記複数の第２の抵抗の抵抗値が互いに等しいことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の第２トランジスタユニットは、前記キャリブレーション端子に並列に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数の第２トランジスタユニットは、前記キャリブレーション端子に直列に接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記データ端子に接続され、互いに並列に接続された複数の第２導電型のトランジスタを含むインピーダンス調整可能な第３トランジスタユニットと、
前記第３トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な少なくとも一つの第４トランジスタユニットと、をさらに備え、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを基準として前記第４トランジスタユニットのインピーダンスを調整し、前記第４トランジスタユニットのインピーダンスを前記第３トランジスタユニットに反映させることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第２トランジスタユニットの数と前記第４トランジスタユニットの数が互いに異なることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
データ端子と、
キャリブレーション端子と、
第１の電源電位が供給される第１の電源ラインと、
前記第１の電源ラインと前記データ端子との間に接続された第１トランジスタユニットと、
前記第１の電源ラインと前記キャリブレーション端子との間に接続された複数の第２トランジスタユニットと、
前記キャリブレーション端子の電位が基準電位と一致するよう、前記複数の第２トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、
前記インピーダンス制御回路は、前記キャリブレーション端子の電位が基準電位と一致した状態における前記複数の第２トランジスタユニットの一つのインピーダンスを前記第１トランジスタユニットに反映させることを特徴とする半導体装置。
【請求項１２】
第２の電源電位が供給される第２の電源ラインと、
前記第２の電源ラインと前記データ端子との間に接続された第３トランジスタユニットと、
前記第２の電源ラインと内部接点との間に接続された第４トランジスタユニットと、
前記第１の電源ラインと前記内部接点との間に接続された複数の第５トランジスタユニットと、をさらに備え、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのインピーダンスを前記複数の第５トランジスタユニットに反映させ、前記内部接点の電位が前記基準電位と一致するよう、前記第４トランジスタユニットのインピーダンスを調整し、前記内部接点の電位が前記基準電位と一致した状態における前記第４トランジスタユニットのインピーダンスを前記第３トランジスタユニットに反映させることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記基準電位は、前記第１の電源電位と前記第２の電源電位の中間電位とは異なる電位であることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
モジュール基板と、前記モジュール基板に搭載された半導体装置及び外部抵抗と、を備える半導体モジュールであって、
前記半導体装置は、
データ端子と、
前記外部抵抗が接続されるキャリブレーション端子と、
前記データ端子に接続された第１トランジスタユニットと、
前記キャリブレーション端子に接続された複数の第２トランジスタユニットと、
前記複数の第２トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致するよう、前記複数の第２トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、
前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致した状態における前記複数の第２トランジスタユニットの一つのインピーダンスを前記第１トランジスタユニットに反映させることを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える半導体モジュールに関し、特に、データ出力バッファのインピーダンスキャリブレーション機能を有する半導体装置及びこれを備える半導体モジュールに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のように高速なデータ転送を行う半導体装置においては、データ出力バッファのインピーダンスを調整するキャリブレーション回路が設けられていることがある。キャリブレーション回路には、キャリブレーション端子とこれに接続されたレプリカバッファが含まれている。レプリカバッファは、データ出力バッファと実質的に同じ回路構成を有する回路である。また、キャリブレーション端子には、データ出力バッファの目標とするインピーダンスを有する外部抵抗が接続される。そして、外部抵抗のインピーダンスと一致するようレプリカバッファのインピーダンスを調整し、調整されたインピーダンスをデータ出力バッファに反映させることによってキャリブレーションを行う（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたキャリブレーション回路は、キャリブレーション端子の電位と比較する基準電位のレベルが電源電位（ＶＤＤ）の半分のレベル（０．５ＶＤＤ）に設定されている。しかしながら、仕様によっては基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されることがあり、この場合、必ずしも正確なキャリブレーション動作が行われないことがあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、データ端子と、前記データ端子に接続され、互いに並列に接続された複数の第１導電型のトランジスタを含むインピーダンス調整可能な第１トランジスタユニットと、キャリブレーション端子と、其々が前記キャリブレーション端子に共通に接続され、其々が前記第１トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な複数の第２トランジスタユニットと、前記複数の第２トランジスタユニットのインピーダンスを前記第１トランジスタユニットに反映させるインピーダンス制御回路と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、データ端子と、キャリブレーション端子と、第１の電源電位が供給される第１の電源ラインと、前記第１の電源ラインと前記データ端子との間に接続された第１トランジスタユニットと、前記第１の電源ラインと前記キャリブレーション端子との間に接続された複数の第２トランジスタユニットと、前記キャリブレーション端子の電位が基準電位と一致するよう、前記複数の第２トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記キャリブレーション端子の電位が基準電位と一致した状態における前記複数の第２トランジスタユニットの一つのインピーダンスを前記第１トランジスタユニットに反映させることを特徴とする。
【０００７】
本発明による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された半導体装置及び外部抵抗と、を備える半導体モジュールであって、前記半導体装置は、データ端子と、前記外部抵抗が接続されるキャリブレーション端子と、前記データ端子に接続された第１トランジスタユニットと、前記キャリブレーション端子に接続された複数の第２トランジスタユニットと、前記複数の第２トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致するよう、前記複数の第２トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記複数の第２トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致した状態における前記複数の第２トランジスタユニットの一つのインピーダンスを前記第１トランジスタユニットに反映させることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）はレプリカバッファ１と外部抵抗２との接続関係を示す模式図であり、（ｂ）はデータ入力レシーバ３の回路図であり、（ｃ）はプルアップバッファ４とプルダウンバッファ５の接続関係を示す模式図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】半導体装置１０を備える半導体モジュール６の模式図である。
【図４】データ端子２４を介して入出力回路１６から出力されるリードデータＤＱの波形図である。
【図５】入出力回路１６に含まれるデータ出力バッファ１６ａの構成を示すブロック図である。
【図６】Ｐ型トランジスタユニット２０１の回路図である。
【図７】Ｎ型トランジスタユニット３０１の回路図である。
【図８】第１の実施形態によるキャリブレーション回路１００の構成を示すブロック図である。
【図９】キャリブレーション動作を説明するためのフローチャートである。
【図１０】（ａ）は第１の実施形態におけるＰ型トランジスタユニットのキャリブレーション動作を説明するための模式図であり、（ｂ）は第１の実施形態におけるＮ型トランジスタユニットのキャリブレーション動作を説明するための模式図である。
【図１１】キャリブレーション回路１００の模式的なレイアウト図である。
【図１２】第２の実施形態によるキャリブレーション回路１００ａの構成を示すブロック図である。
【図１３】（ａ）は第２の実施形態におけるＮ型トランジスタユニットのキャリブレーション動作を説明するための模式図であり、（ｂ）は第２の実施形態におけるＰ型トランジスタユニットのキャリブレーション動作を説明するための模式図である。
【図１４】第３の実施形態におけるＰ型トランジスタユニットのキャリブレーション動作を説明するための模式図である。
【発明を実施するための形態】
【００１０】
本発明の好ましい実施形態について説明する前に、基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されると正確なキャリブレーション動作を行うことができなくなる理由について説明する。以下の説明は、本発明者の検討により与えられる内容である。
【００１１】
図１（ａ）は、レプリカバッファ１と外部抵抗２との接続関係を示す模式図である。図１（ａ）に示すように、レプリカバッファ１は高位側の電源電位ＶＤＤＱが供給される電源ラインとキャリブレーション端子ＺＱとの間に接続される。レプリカバッファ１は、複数のＰチャンネル型ＭＯＳトランジスタが並列接続されてなるＰ型トランジスタユニットである。外部抵抗は、低位側の電源電位ＶＳＳＱが供給される電源ラインとキャリブレーション端子ＺＱとの間に接続される。外部抵抗２のインピーダンスＲｅは、データ出力バッファの目標となるインピーダンスに相当する。したがって、キャリブレーション端子ＺＱの電位が中間電位、つまり０．５ＶＤＤＱとなるようレプリカバッファ１のインピーダンスを調整し、これをデータ出力バッファに反映させれば、データ出力バッファのインピーダンスも目標値であるＲｅに一致することになる。
【００１２】
しかしながら、データ出力バッファはトランジスタによって構成されており、そのインピーダンスはトランジスタのオン抵抗に起因する。このため、通常の抵抗器とは異なり、データ出力バッファのインピーダンスは電圧によって無視できない変動が生じる。つまり、通常の抵抗器であれば、両端にかかる電圧にかかわらずインピーダンスはほぼ一定であるのに対し、トランジスタではゲートソース間電圧が同じであっても、ソースドレイン間電圧が異なればインピーダンスも異なるため、キャリブレーション動作においてはこの点を考慮に入れる必要がある。したがって、図１（ａ）に示すキャリブレーション回路を用いたキャリブレーション結果をデータ出力バッファに反映させた場合、ソースドレイン間電圧が０．５ＶＤＤＱである条件においてはデータ出力バッファのインピーダンスは正しくＲｅと一致するものの、ソースドレイン間電圧が０．５ＶＤＤＱからオフセットしている条件においては、データ出力バッファのインピーダンスがＲｅからずれてしまう。
【００１３】
図１（ｂ）は、データ入力レシーバ３の回路図である。図１（ｂ）に示すデータ入力レシーバ３は、正入力ノード（＋）がデータ端子ＤＱに接続され、負入力ノード（−）に基準電位ＶＲＥＦが供給された構成を有している。基準電位のレベルは中間レベルからオフセットしており、本例では０．８ＶＤＤＱに設定されている。この場合、データ端子ＤＱのレベルが０．８ＶＤＤＱを超えていればデータ入力レシーバ３から出力される信号ＩＮはハイレベルとなり、逆に、データ端子ＤＱのレベルが０．８ＶＤＤＱ未満であればデータ入力レシーバ３から出力される信号ＩＮはローレベルとなる。
【００１４】
このようなデータ入力レシーバ３が用いられる場合、図１（ｃ）に示すように、データ出力バッファを構成するプルアップバッファ４のインピーダンスは、ソースドレイン間電圧が０．２ＶＤＤＱである条件においてＲｅである必要がある。また、データ出力バッファを構成するプルダウンバッファ５のインピーダンスは、ソースドレイン間電圧が０．８ＶＤＤＱである条件においてＲｅである必要がある。
【００１５】
したがって、この場合、図１（ａ）に示したキャリブレーション回路によるレプリカバッファ１のインピーダンスをそのままプルアップバッファ４やプルダウンバッファ５に反映させても、これらのインピーダンスはＲｅとは一致せず、ややずれた値となってしまう。本発明者はこのような課題を認識し、これを解決すべく鋭意検討を重ねた。
【００１６】
この問題を解決する方法としては、インピーダンスが４Ｒｅである外部抵抗２を用いる方法が考えられる。この方法によれば、図１（ａ）に示すキャリブレーション端子ＺＱが０．８ＶＤＤＱとなるよう、レプリカバッファ１のインピーダンスを調整すれば、得られるインピーダンスはＲｅとなる。したがって、これをプルアップバッファ４に反映させれば、ソースドレイン間電圧が０．２ＶＤＤＱである条件においてプルアップバッファ４のインピーダンスをＲｅとすることができる。
【００１７】
しかしながら、この場合には抵抗値の大きい外部抵抗２を使用する必要があるため、外部抵抗２のサイズが大きくなる。このため、モジュール基板上への実装面積が増大し、コストが増加するおそれがある。しかも、この方法では、プルアップバッファ４に対しては正しくインピーダンス調整を行うことができるものの、プルダウンバッファ５に対しては正しくインピーダンス調整を行うことができないという問題が残る。本発明は、このような問題を解決すべく成されたものである。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０は１つの半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００２０】
図２に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４、キャリブレーション端子ＺＱ及び電源端子２５が設けられている。
【００２１】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００２２】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＥＳＥＴなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣ、ＤＬＬリセット信号ＤＬＬＲＳＴなどがある。
【００２３】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
【００２４】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００２５】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。リードデータＤＱの出力は、入出力回路１６に含まれるデータ出力バッファ１６ａを用いて行われる。データ出力バッファ１６ａの基本構成は図１（ｃ）に示すとおりであり、プルアップバッファ４とプルダウンバッファ５が直列接続された構成を有している。
【００２６】
一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ライトデータＤＱの受信は、入出力回路１６に含まれるデータ入力レシーバ３を用いて行われる。データ入力レシーバ３の基本構成は図１（ｂ）に示すとおりであり、基準電位ＶＲＥＦとデータ端子２４のレベルを比較することによりライトデータＤＱの論理レベルを判定する。
【００２７】
尚、ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路３６によって生成される。
【００２８】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２９】
キャリブレーション信号ＺＱＣは、リセット信号／ＲＥＳＥＴが活性状態から非活性状態に変化した場合、或いは、コマンド信号ＣＭＤがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、図２に示すキャリブレーション回路１００が起動され、キャリブレーション動作が実行される。キャリブレーション回路１００の詳細については後述する。
【００３０】
ＤＬＬリセット信号ＤＬＬＲＳＴは、リセット信号／ＲＥＳＥＴが活性状態から非活性状態に変化した場合、或いは、コマンド信号ＣＭＤがＤＬＬリセットコマンドを示している場合に活性化される信号である。ＤＬＬリセット信号ＤＬＬＲＳＴが活性化すると、ＤＬＬ回路３６が再起動される。
【００３１】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、半導体装置１０の内部における基本クロック信号であり、各種回路ブロックに供給される。
【００３２】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路３６にも供給される。ＤＬＬ回路３６は、内部クロック信号ＩＣＬＫに基づいて内部クロック信号ＬＣＬＫを生成する回路である。内部クロック信号ＬＣＬＫは位相制御されたクロック信号であり、上述の通り、ＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００３３】
電源端子２５は、電源電位ＶＤＤ，ＶＤＤＱ，ＶＳＳ，ＶＳＳＱが供給される端子である。電源電位ＶＤＤ，ＶＤＤＱは高位側の電源電位であり、両者の電位は同じである。一方、電源電位ＶＳＳ，ＶＳＳＱは低位側の電源電位（接地電位）であり、両者の電位は同じである。電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６にて用いられる専用電源であり、電源電位ＶＤＤ，ＶＳＳは他の回路ブロックにて用いられる電源である。但し、本発明において電源電位ＶＤＤと電源電位ＶＤＤＱを分離したり、電源電位ＶＳＳと電源電位ＶＳＳＱを分離したりすることは必須でない。
【００３４】
内部電圧発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹ及び基準電位ＶＲＥＦなどを発生させる。内部電位ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、図示しないセンスアンプにおいて用いられる電位である。センスアンプが活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アドレスラッチ回路３２やコマンドデコード回路３４などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。基準電位ＶＲＥＦは、入出力回路１６に含まれるデータ入力レシーバ３に供給されるとともに、キャリブレーション回路１００のキャリブレーション動作に用いられる。
【００３５】
図３は、本実施形態による半導体装置１０を備える半導体モジュール６の模式図である。
【００３６】
図３に示す半導体モジュール６は、モジュール基板７に複数の半導体装置１０が搭載された構成を有している。各半導体装置１０のキャリブレーション端子ＺＱには、モジュール基板７に搭載された外部抵抗２の一端が接続されている。外部抵抗２の他端は電源電位ＶＳＳＱ（又はＶＳＳ）に接続されている。
【００３７】
図４は、データ端子２４を介して入出力回路１６から出力されるリードデータＤＱの波形図である。
【００３８】
図４に示すように、外部からリードコマンドＲＥＡＤが発行されると、所定のレイテンシが経過した後、入出力回路１６からリードデータＤＱがバースト出力される。図４に示す例では、時刻ｔ１からリードデータＤＱのバースト出力が開始されており、時刻ｔ２にてバースト出力が終了している。ここで、バースト出力が開始される時刻ｔ１以前の期間や、バースト出力が終了する時刻ｔ２以降の期間においては、データ端子２４のレベルはＶＤＤＱに終端されている。そして、バースト出力が行われている期間においては、リードデータＤＱの論理レベルに基づいて、データ端子２４のレベルが変化する。具体的には、リードデータＤＱがハイレベルである場合にはデータ端子２４がＶＤＤＱレベルに駆動され、リードデータＤＱがローレベルである場合にはデータ端子２４が約０．６ＶＤＤＱレベルに駆動される。
【００３９】
ここで、リードデータＤＱがハイレベルであるのかローレベルであるのかを判定するしきい値となるレベルは０．８ＶＤＤＱであり、このレベルが基準電位ＶＲＥＦのレベルとなる。基準電位ＶＲＥＦは、図１（ｂ）に示したデータ入力レシーバ３に入力される基準電位に相当する。
【００４０】
図５は、入出力回路１６に含まれるデータ出力バッファ１６ａの構成を示すブロック図である。
【００４１】
図５に示すように、データ出力バッファ１６ａは、ｎ個のＰ型トランジスタユニット２０１〜２０ｎ及びｎ個のＮ型トランジスタユニット３０１〜３０ｎがデータ端子２４に接続された構成を有している。Ｐ型トランジスタユニット２０１〜２０ｎはそれぞれ抵抗Ｒｐを介してデータ端子２４に並列接続されており、このうち何個のＰ型トランジスタユニット２０１〜２０ｎを活性化させるかはモード信号ＭＯＤＥによって選択することができる。本発明においては、Ｐ型トランジスタユニット２０１〜２０ｎのそれぞれを「第１トランジスタユニット」と呼ぶことがある。同様に、Ｎ型トランジスタユニット３０１〜３０ｎはそれぞれ抵抗Ｒｎを介してデータ端子２４に並列接続されており、このうち何個のＮ型トランジスタユニット３０１〜３０ｎを活性化させるかはモード信号ＭＯＤＥによって選択することができる。本発明においては、Ｎ型トランジスタユニット３０１〜３０ｎのそれぞれを「第３トランジスタユニット」と呼ぶことがある。
【００４２】
Ｐ型トランジスタユニット２０１〜２０ｎ及びＮ型トランジスタユニット３０１〜３０ｎのいずれを活性化させるかは、内部データＤＡＴＡによって指定される。内部データＤＡＴＡは、リードデータＤＱの論理レベルを指定するデータ信号である。データ端子２４からハイレベルのリードデータＤＱを出力する場合、Ｐ型トランジスタユニット２０１〜２０ｎの少なくとも１つを活性化させる。この時、Ｎ型トランジスタユニット３０１〜３０ｎは全て非活性化させる。これにより、データ端子２４はハイレベルに駆動される。一方、データ端子２４からローレベルのリードデータＤＱを出力する場合、Ｎ型トランジスタユニット３０１〜３０ｎの少なくとも１つを活性化させる。この時、Ｐ型トランジスタユニット２０１〜２０ｎは全て非活性化させる。これにより、データ端子２４はローレベルに駆動される。
【００４３】
各トランジスタユニットのインピーダンスは互いに等しく、例えば２４０Ωに設計される。したがって、Ｐ型トランジスタユニット２０１〜２０ｎのうちｍ個（０＜ｍ≦ｎ）を活性化させれば、データ端子２４から見たＰ型トランジスタユニット２０１〜２０ｎのインピーダンスは２４０Ω／ｍとなる。同様に、Ｎ型トランジスタユニット３０１〜３０ｎのうちｍ個（０＜ｍ≦ｎ）を活性化させれば、データ端子２４から見たＮ型トランジスタユニット３０１〜３０ｎのインピーダンスは２４０Ω／ｍとなる。ｎの値については特に限定されるものではないが、例えば７とすることができる。上述の通り、ｍの値はモード信号ＭＯＤＥによって選択することができる。モード信号ＭＯＤＥは図２に示すモードレジスタ１４から供給される信号であり、したがって、モードレジスタセットコマンドを発行することによって変更可能である。
【００４４】
Ｐ型トランジスタユニット２０１〜２０ｎのそれぞれインピーダンスは、インピーダンスコードＤＲＺＱＰによって指定される。インピーダンスコードＤＲＺＱＰはＰ型トランジスタユニット２０１〜２０ｎに共通に供給され、したがって、Ｐ型トランジスタユニット２０１〜２０ｎは互いに同じインピーダンスに調整される。同様に、Ｎ型トランジスタユニット３０１〜３０ｎのそれぞれインピーダンスは、インピーダンスコードＤＲＺＱＮによって指定される。インピーダンスコードＤＲＺＱＮはＮ型トランジスタユニット３０１〜３０ｎに共通に供給され、したがって、Ｎ型トランジスタユニット３０１〜３０ｎは互いに同じインピーダンスに調整される。
【００４５】
図６は、Ｐ型トランジスタユニット２０１の回路図である。他のＰ型トランジスタユニット２０２〜２０ｎも同じ回路構成を有しているため、重複する説明は省略する。
【００４６】
図６に示すように、Ｐ型トランジスタユニット２０１は、７個のＰチャンネル型ＭＯＳトランジスタ２１０〜２１６が並列接続された構成を有しており、プルアップバッファとして機能する。これらトランジスタ２１０〜２１６のソースは電源電位ＶＤＤＱが供給される電源ラインＶＬ１に共通に接続されており、これらトランジスタ２１０〜２１６のドレインは抵抗Ｒｐｉｎｔ，Ｒｐを介してデータ端子２４に共通に接続されている。特に限定されるものではないが、抵抗Ｒｐｉｎｔはタングステンや窒化チタンなどの高抵抗配線による抵抗成分であり、抵抗Ｒｐはアルミニウムや銅などの低抵抗配線による抵抗成分である。一例として、並列接続されたＰチャンネル型ＭＯＳトランジスタ２１０〜２１６のオン抵抗を１２０Ωとし、比抵抗３Ωのタングステン配線を用いた抵抗Ｒｐｉｎｔを１１０Ωとし、比抵抗０．２Ωのアルミニウム配線を用いた抵抗Ｒｐを１０Ωとすれば、合計の抵抗値は２４０Ωとなる。本発明においては、抵抗Ｒｐを「第１の抵抗」と呼ぶことがある。
【００４７】
トランジスタ２１０〜２１６のゲート電極には、それぞれ制御信号Ｐ０〜Ｐ６が供給される。制御信号Ｐ０〜Ｐ６は、それぞれ対応するＯＲゲート回路２２０〜２２６から出力される。ＯＲゲート回路２２０〜２２６の一方の入力ノードには内部データＤＡＴＡが共通に供給されている。また、ＯＲゲート回路２２０〜２２５の他方の入力ノードにはインピーダンスコードＤＲＺＱＰの対応するビットＤＲＺＱＰ０〜ＤＲＺＱＰ５がそれぞれ供給される。ＯＲゲート回路２２６の他方の入力ノードはローレベルに固定されている。
【００４８】
かかる構成により、内部データＤＡＴＡがローレベルになると、インピーダンスコードＤＲＺＱＰに基づいて１又は２以上のトランジスタ２１０〜２１６がオンする。インピーダンスコードＤＲＺＱＰは後述するキャリブレーション回路１００によって生成される信号であり、これにより温度変化や電圧変動などが生じた場合であっても、Ｐ型トランジスタユニット２０１のインピーダンスが設計値（例えば２４０Ω）に調整される。一方、内部データＤＡＴＡがハイレベルになると、全てのトランジスタ２１０〜２１６がオフ状態となる。
【００４９】
図７は、Ｎ型トランジスタユニット３０１の回路図である。他のＮ型トランジスタユニット３０２〜３０ｎも同じ回路構成を有しているため、重複する説明は省略する。
【００５０】
図７に示すように、Ｎ型トランジスタユニット３０１は、７個のＮチャンネル型ＭＯＳトランジスタ３１０〜３１６が並列接続された構成を有しており、プルダウンバッファとして機能する。これらトランジスタ３１０〜３１６のソースは電源電位ＶＳＳＱが供給される電源ラインＶＬ２に共通に接続されており、これらトランジスタ３１０〜３１６のドレインは抵抗Ｒｎｉｎｔ，Ｒｎを介してデータ端子２４に共通に接続されている。抵抗Ｒｎｉｎｔは図６に示した抵抗Ｒｎｉｎｔに対応し、抵抗Ｒｎは図６に示した抵抗Ｒｎに対応する。
【００５１】
トランジスタ３１０〜３１６のゲート電極には、それぞれ制御信号Ｎ０〜Ｎ６が供給される。制御信号Ｎ０〜Ｎ６は、それぞれ対応するＡＮＤゲート回路３２０〜３２６から出力される。ＡＮＤゲート回路３２０〜３２６の一方の入力ノードには内部データＤＡＴＡが共通に供給されている。また、ＡＮＤゲート回路３２０〜３２５の他方の入力ノードにはインピーダンスコードＤＲＺＱＮの対応するビットＤＲＺＱＮ０〜ＤＲＺＱＮ５がそれぞれ供給される。ＡＮＤゲート回路３２６の他方の入力ノードはハイレベルに固定されている。
【００５２】
かかる構成により、内部データＤＡＴＡがハイレベルになると、インピーダンスコードＤＲＺＱＮに基づいて１又は２以上のトランジスタ３１０〜３１６がオンする。インピーダンスコードＤＲＺＱＮは後述するキャリブレーション回路１００によって生成される信号であり、これにより温度変化や電圧変動などが生じた場合であっても、Ｎ型トランジスタユニット３０１のインピーダンスが設計値（例えば２４０Ω）に調整される。一方、内部データＤＡＴＡがローレベルになると、全てのトランジスタ３１０〜３１６がオフ状態となる。
【００５３】
図６及び図７に示す例では、並列接続された７個のトランジスタが１つのトランジスタユニットに含まれているが、本発明において１つのトランジスタユニットに含まれるトランジスタの並列接続数については特に限定されない。また、インピーダンスコードＤＲＺＱＰによって制御されないトランジスタ２１６を設けているのは、インピーダンスコードＤＲＺＱＰが最大値（又は最小値）を示した結果、他のトランジスタ２１０〜２１５が全てオフ状態となってもハイインピーダンス状態とならないためである。インピーダンスコードＤＲＺＱＮによって制御されないトランジスタ３１６を設けている理由も同様である。しかしながら、本発明においてこのようなトランジスタを設けることは必須でない。
【００５４】
図８は、第１の実施形態によるキャリブレーション回路１００の構成を示すブロック図である。
【００５５】
図８に示すように、キャリブレーション回路１００は、キャリブレーション端子ＺＱに並列接続された４つのＰ型トランジスタユニット１１１〜１１４と、内部接点Ａに並列接続された４つのＰ型トランジスタユニット１２１〜１２４及び１つのＮ型トランジスタユニット１３１とを備えている。キャリブレーション端子ＺＱには上述した外部抵抗２が接続される。外部抵抗２のインピーダンスＲｅは、各トランジスタユニットの目標とするインピーダンスに相当し、上記の例では２４０Ωである。本発明においては、Ｐ型トランジスタユニット１１１〜１１４のそれぞれを「第２トランジスタユニット」、Ｐ型トランジスタユニット１２１〜１２４のそれぞれを「第５トランジスタユニット」、Ｎ型トランジスタユニット１３１を「第４トランジスタユニット」と呼ぶことがある。
【００５６】
これらＰ型トランジスタユニット１１１〜１１４，１２１〜１２４のそれぞれは、プルアップバッファであるＰ型トランジスタユニット２０１〜２０ｎのそれぞれのレプリカバッファである。したがって、Ｐ型トランジスタユニット１１１〜１１４は、データ端子２４ではなくキャリブレーション端子ＺＱに接続されている他は、いずれも図６に示したＰ型トランジスタユニット２０１と実質的に同じ回路構成を有している。同様に、Ｐ型トランジスタユニット１２１〜１２４は、データ端子２４ではなく内部接点Ａに接続されている他は、いずれも図６に示したＰ型トランジスタユニット２０１と実質的に同じ回路構成を有している。一方、Ｎ型トランジスタユニット１３１は、プルダウンバッファであるＮ型トランジスタユニット３０１〜３０ｎのそれぞれのレプリカバッファである。したがって、Ｎ型トランジスタユニット１３１は、データ端子２４ではなく内部接点Ａに接続されている他は、図７に示したＰ型トランジスタユニット３０１と実質的に同じ回路構成を有している。
【００５７】
キャリブレーション端子ＺＱの電位は、比較回路１４１によって基準電位ＶＲＥＦと比較される。基準電位ＶＲＥＦのレベルは０．８ＶＤＤＱである。比較回路１４１による比較結果はカウンタ回路１４２に供給される。カウンタ回路１４２はインピーダンスコードＤＲＺＱＰをカウント値とするカウンタであり、比較回路１４１による比較結果に基づいてカウントアップ又はカウントダウンを行う。カウンタ回路１４２によるカウント動作は、タイミング発生回路１４３によって制御される。タイミング発生回路１４３は、キャリブレーション信号ＺＱＣに基づいて活性化され、内部クロック信号ＩＣＬＫを分周した分周クロック信号に同期してカウンタ回路１４２の動作タイミングを制御する。
【００５８】
同様に、内部接点Ａの電位は比較回路１５１によって基準電位ＶＲＥＦと比較され、比較結果がカウンタ回路１５２に供給される。カウンタ回路１５２はインピーダンスコードＤＲＺＱＮをカウント値とするカウンタであり、比較回路１５１による比較結果に基づいてカウントアップ又はカウントダウンを行う。カウンタ回路１５２によるカウント動作は、タイミング発生回路１５３によって制御される。タイミング発生回路１５３は、キャリブレーション信号ＺＱＣに基づいて活性化され、内部クロック信号ＩＣＬＫを分周した分周クロック信号に同期してカウンタ回路１５２の動作タイミングを制御する。本発明においては、比較回路１４１，１５１、カウンタ回路１４２，１５２及びタイミング発生回路１４３，１５３からなる回路ブロックを「インピーダンス制御回路」と呼ぶことがある。
【００５９】
カウンタ回路１４２から出力されるインピーダンスコードＤＲＺＱＰは、ゲート回路ＧＰを介してＰ型トランジスタユニット１１１〜１１４，１２１〜１２４に共通に供給される。ゲート回路ＧＰは、キャリブレーション信号ＺＱＣが活性化している場合にインピーダンスコードＤＲＺＱＰをＰ型トランジスタユニット１１１〜１１４，１２１〜１２４に供給する役割を果たし、図６に示す内部データＤＡＴＡに対応する信号である。したがって、キャリブレーション信号ＺＱＣが非活性状態である場合には、インピーダンスコードＤＲＺＱＰにかかわらず、Ｐ型トランジスタユニット１１１〜１１４，１２１〜１２４を構成するトランジスタは、インピーダンスコードＤＲＺＱＰによって制御されないトランジスタを除き、全てオフ状態となる。また、Ｐ型トランジスタユニット１１１〜１１４，１２１〜１２４に供給される電源電位ＶＤＤＱについてもキャリブレーション信号ＺＱＣによって制御され、これが非活性状態である場合にはＰ型トランジスタユニット１１１〜１１４，１２１〜１２４が電源電位ＶＤＤＱから切り離される。これらにより、キャリブレーション動作を行わない期間における消費電力が削減される。
【００６０】
同様に、カウンタ回路１５２から出力されるインピーダンスコードＤＲＺＱＮは、ゲート回路ＧＮを介してＮ型トランジスタユニット１３１に供給される。ゲート回路ＧＮは、キャリブレーション信号ＺＱＣが活性化している場合にインピーダンスコードＤＲＺＱＮをＮ型トランジスタユニット１３１に供給する役割を果たし、図７に示す内部データＤＡＴＡに対応する信号である。したがって、キャリブレーション信号ＺＱＣが非活性状態である場合には、インピーダンスコードＤＲＺＱＮにかかわらず、Ｎ型トランジスタユニット１３１を構成するトランジスタは、インピーダンスコードＤＲＺＱＮによって制御されないトランジスタを除き、全てオフ状態となる。また、Ｎ型トランジスタユニット１３１に供給される電源電位ＶＳＳＱについてもキャリブレーション信号ＺＱＣによって制御され、これが非活性状態である場合にはＮ型トランジスタユニット１３１が電源電位ＶＳＳＱから切り離される。これらにより、キャリブレーション動作を行わない期間における消費電力が削減される。
【００６１】
キャリブレーション回路１００の動作は、図９に示すように、Ｐ型トランジスタユニット１１１〜１１４のインピーダンス調整（ステップＳ１）、Ｎ型トランジスタユニット１３１のインピーダンス調整（ステップＳ２）の順に行われる。
【００６２】
ステップＳ１においては、比較回路１４１によってキャリブレーション端子ＺＱの電位と基準電位ＶＲＥＦとが比較され、その結果に基づいてカウンタ回路１４２がカウントアップ又はカウントダウンされる。この動作を繰り返すと、キャリブレーション端子ＺＱの電位と基準電位ＶＲＥＦとの大小関係が交互に反転する状態が出現する。この状態は、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦに最も接近した状態を示す。ステップＳ１においては、模式図である図１０（ａ）に示すように、互いに同一のインピーダンスに制御される４つのＰ型トランジスタユニット１１１〜１１４が並列接続された状態でキャリブレーション動作が実行される。このため、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦ（＝０．８ＶＤＤＱ）と一致するようインピーダンス調整を行うと、各Ｐ型トランジスタユニット１１１〜１１４のインピーダンスは、外部抵抗２のインピーダンスＲｅと一致する。しかもこの時、Ｐ型トランジスタユニット１１１〜１１４の両端に印加される電圧は０．２ＶＤＤＱであり、データ出力バッファ１６ａに含まれるＰ型トランジスタユニット２０１〜２０ｎの動作条件と一致する。
【００６３】
ステップＳ１が完了すると、その結果をＰ型トランジスタユニット１２１〜１２４に反映させた状態でステップＳ２が実行される。ステップＳ２においては、比較回路１５１によって内部接点Ａの電位と基準電位ＶＲＥＦとが比較され、その結果に基づいてカウンタ回路１５２がカウントアップ又はカウントダウンされる。この動作を繰り返すと、内部接点Ａの電位と基準電位ＶＲＥＦとの大小関係が交互に反転する状態が出現する。この状態は、内部接点Ａの電位が基準電位ＶＲＥＦに最も接近した状態を示す。ステップＳ２においては、模式図である図１０（ｂ）に示すように、互いに同一のインピーダンスＲｅに制御された４つのＰ型トランジスタユニット１２１〜１２４が並列接続された状態で、Ｎ型トランジスタユニット１３１のキャリブレーション動作が実行される。このため、内部接点Ａの電位が基準電位ＶＲＥＦ（＝０．８ＶＤＤＱ）と一致するようインピーダンス調整を行うと、Ｎ型トランジスタユニット１３１のインピーダンスは、Ｐ型トランジスタユニット１２１〜１２４の個々のインピーダンスＲｅと一致する。しかもこの時、Ｎ型トランジスタユニット１３１の両端に印加される電圧は０．８ＶＤＤＱであり、データ出力バッファ１６ａに含まれるＮ型トランジスタユニット３０１〜３０ｎの動作条件と一致する。
【００６４】
そして、ステップＳ１，Ｓ２が完了した後、得られたインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮをデータ出力バッファ１６ａに供給し、Ｐ型トランジスタユニット２０１〜２０ｎ及びＮ型トランジスタユニット３０１〜３０ｎに反映させる。これにより、データ出力バッファ１６ａを構成する各トランジスタユニットは、外部抵抗２のインピーダンスＲｅと一致する。しかも、上述の通り、これらインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮは、Ｐ型トランジスタユニット２０１〜２０ｎの動作条件及びＮ型トランジスタユニット３０１〜３０ｎの動作条件と一致した状態で生成されることから、実際に得られるインピーダンスは、外部抵抗２のインピーダンスＲｅと正確に一致することになる。
【００６５】
このように、本実施形態によれば、データ出力バッファ１６ａの動作条件と一致した状態でキャリブレーション動作が行われることから、正確なキャリブレーション動作を実現することが可能となる。しかも、キャリブレーション回路１００にて使用する基準電位ＶＲＥＦのレベルは、データ入力レシーバ３にて使用する基準電位ＶＲＥＦのレベルと一致していることから、制御が複雑化することもない。
【００６６】
図１１は、キャリブレーション回路１００の模式的なレイアウト図である。
【００６７】
図１１に示す例では、中央のエリアＢにＰ型トランジスタユニット１１１〜１１４，１２１〜１２４がまとめてレイアウトされている。このうち、Ｐ型トランジスタユニット１１１〜１１４についてはエリアＢから見て一方側にレイアウトされた配線エリア１１０に接続され、Ｐ型トランジスタユニット１２１〜１２４についてはエリアＢから見て他方側にレイアウトされた配線エリア１２０に接続されている。しかしながら、配線エリア１１０の位置はキャリブレーション端子ＺＱの存在によって制限されており、その結果、各トランジスタユニット１１１〜１１４と配線エリア１１０との距離が均一ではなくなっている。このため、トランジスタユニット１１１〜１１４と配線エリア１１０を接続する配線１１１ａ〜１１４ａの配線抵抗に差が生じるおそれがあり、この場合にはキャリブレーション動作によって得られるインピーダンスコードにずれが生じてしまう。配線１１１ａ〜１１４ａは、図５に示した抵抗Ｒｐのレプリカであり、したがって抵抗Ｒｐと同じ抵抗値となるよう設計する必要がある。配線１２１ａ〜１２４ａについても同様である。本発明においては、配線１１１ａ〜１１４ａ，１２１ａ〜１２４ａを「第２の抵抗」と呼ぶことがある。
【００６８】
この点を考慮し、図１１に示すレイアウトでは、配線１１２ａ〜１１４ａに迂回部分Ｃを設けることによってこれらの配線長を配線１１１ａの配線長と一致させ、これにより配線１１１ａ〜１１４ａの配線抵抗を一致させている。
【００６９】
これに対し、各トランジスタユニット１２１〜１２４と配線エリア１２０との距離は均一であり、このため、トランジスタユニット１２１〜１２４と配線エリア１２０を直線的に接続しても配線１２１ａ〜１２４ａの配線抵抗には差が生じない。しかしながら、配線１２１ａ〜１２４ａの配線抵抗については、配線１１１ａ〜１１４ａの配線抵抗と一致させる必要があることから、敢えて迂回部分Ｄを設けている。これにより、全ての配線１１１ａ〜１１４ａ，１２１ａ〜１２４ａの配線抵抗が一致し、正確なキャリブレーション動作を行うことが可能となる。
【００７０】
図１２は、第２の実施形態によるキャリブレーション回路１００ａの構成を示すブロック図である。本実施形態によるキャリブレーション回路１００ａは、入出力回路１６にて用いられる基準電位ＶＲＥＦのレベルが０．２ＶＤＤＱである場合に好適な回路である。
【００７１】
図１２に示すキャリブレーション回路１００ａは、キャリブレーション端子ＺＱに並列接続された４つのＮ型トランジスタユニット１６１〜１６４と、内部接点Ａに並列接続された４つのＮ型トランジスタユニット１７１〜１７４及び１つのＰ型トランジスタユニット１８１とを備えている。キャリブレーション端子ＺＱに接続された外部抵抗２の他端は、電源電位ＶＤＤＱに接続されている。
【００７２】
Ｎ型トランジスタユニット１６１〜１６４，１７１〜１７４のそれぞれは、プルダウンバッファであるＮ型トランジスタユニット３０１〜３０ｎのそれぞれのレプリカバッファである。一方、Ｐ型トランジスタユニット１８１は、プルアップバッファであるＰ型トランジスタユニット２０１〜２０ｎのそれぞれのレプリカバッファである。
【００７３】
キャリブレーション端子ＺＱの電位は、比較回路１５１によって基準電位ＶＲＥＦと比較される。基準電位ＶＲＥＦのレベルは０．２ＶＤＤＱである。比較回路１５１による比較結果は、インピーダンスコードＤＲＺＱＮを生成するカウンタ回路１５２に供給される。同様に、内部接点Ａの電位は比較回路１４１によって基準電位ＶＲＥＦと比較される。比較回路１４１による比較結果は、インピーダンスコードＤＲＺＱＰを生成するカウンタ回路１４２に供給される。
【００７４】
本実施形態におけるステップＳ１においては、模式図である図１３（ａ）に示すように、互いに同一のインピーダンスに制御される４つのＮ型トランジスタユニット１６１〜１６４が並列接続された状態でキャリブレーション動作が実行される。このため、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦ（＝０．２ＶＤＤＱ）と一致するようインピーダンス調整を行うと、各Ｎ型トランジスタユニット１６１〜１６４のインピーダンスは、外部抵抗２のインピーダンスＲｅと一致する。しかもこの時、Ｎ型トランジスタユニット１６１〜１６４の両端に印加される電圧は０．２ＶＤＤＱであり、データ出力バッファ１６ａに含まれるＮ型トランジスタユニット３０１〜３０ｎの動作条件と一致する。
【００７５】
本実施形態におけるステップＳ２においては、模式図である図１３（ｂ）に示すように、互いに同一のインピーダンスに制御された４つのＮ型トランジスタユニット１７１〜１７４が並列接続された状態で、Ｐ型トランジスタユニット１８１のキャリブレーション動作が実行される。このため、内部接点Ａの電位が基準電位ＶＲＥＦ（＝０．２ＶＤＤＱ）と一致するようインピーダンス調整を行うと、Ｐ型トランジスタユニット１８１のインピーダンスは、Ｎ型トランジスタユニット１７１〜１７４の個々のインピーダンスＲｅと一致する。しかもこの時、Ｐ型トランジスタユニット１８１の両端に印加される電圧は０．８ＶＤＤＱであり、データ出力バッファ１６ａに含まれるＰ型トランジスタユニット２０１〜２０ｎの動作条件と一致する。
【００７６】
そして、ステップＳ１，Ｓ２が完了した後、得られたインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮをＰ型トランジスタユニット２０１〜２０ｎ及びＮ型トランジスタユニット３０１〜３０ｎに反映させれば、キャリブレーション動作が完了する。
【００７７】
このように、本発明においてキャリブレーション動作をＰ型トランジスタユニット側から行うことは必須でなく、基準電位ＶＲＥＦのレベルに応じて、Ｐ型トランジスタユニット側又はＮ型トランジスタユニット側から行うことが可能である。
【００７８】
図１４は、本発明の好ましい第３の実施形態を説明するための模式図である。
【００７９】
図１４に示す例では、Ｐ型トランジスタユニットに対するキャリブレーション動作において、電源電位ＶＳＳＱが供給される電源ラインとキャリブレーション端子ＺＱとの間に４つのＰ型トランジスタユニット１９１〜１９４を直列接続した回路を用いる。キャリブレーション端子ＺＱに接続された外部抵抗２の他端は、電源電位ＶＤＤＱに接続されている。この状態で、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦ（＝０．８ＶＤＤＱ）と一致するようインピーダンス調整を行うと、各Ｐ型トランジスタユニット１９１〜１９４のインピーダンスは、外部抵抗２のインピーダンスＲｅと一致する。しかもこの時、Ｐ型トランジスタユニット１１１〜１１４の両端に印加される電圧は０．２ＶＤＤＱであり、データ出力バッファ１６ａに含まれるＰ型トランジスタユニット２０１〜２０ｎの動作条件と一致する。
【００８０】
このように、本実施形態においては、キャリブレーション端子ＺＱに接続する複数のトランジスタユニットを直列接続することも可能である。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８２】
例えば、上記の各実施形態では、基準電位ＶＲＥＦのレベルが０．８ＶＤＤＱ又は０．２ＶＤＤＱである場合を例に説明したが、本発明がこれに限定されるものではない。一例として、基準電位ＶＲＥＦのレベルが２／３ＶＤＤＱであれば、図８に示すキャリブレーション回路１００からＰ型トランジスタユニット１１３，１１４，１２３，１２４を削除し、２個のＰ型トランジスタユニットを並列接続した状態でキャリブレーション動作を行えばよい。
【００８３】
また、本発明においてデータ出力バッファ１６ａが複数のＰ型トランジスタユニット及び複数のＮ型トランジスタユニットを備えていることは必須でなく、モードレジスタ１４を用いたインピーダンスの切り替えが不要である場合は、Ｐ型トランジスタユニット及びＮ型トランジスタユニットをそれぞれ１つずつ設ければよい。
【符号の説明】
【００８４】
１        レプリカバッファ
２        外部抵抗
３        データ入力レシーバ
４        プルアップバッファ
５        プルダウンバッファ
６        半導体モジュール
７        モジュール基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      ＦＩＦＯ回路
１６      入出力回路
１６ａ    データ出力バッファ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ端子
２５      電源端子
３１      アドレス入力回路
３２      アドレスラッチ回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      ＤＬＬ回路
３７      内部電圧発生回路
１００，１００ａ    キャリブレーション回路
１１０，１２０    配線エリア
１１１〜１１４，１２１〜１２４，１８１，１９１〜１９４    Ｐ型トランジスタユニット
１１１ａ〜１１４ａ，１２１ａ〜１２４ａ    配線
１３１，１６１〜１６４，１７１〜１７４    Ｎ型トランジスタユニット
１４１，１５１    比較回路
１４２，１５２    カウンタ回路
１４３，１５３        イミング発生回路
２０１〜２０ｎ    Ｐ型トランジスタユニット
２１０〜２１６    Ｐチャンネル型ＭＯＳトランジスタ
２２０〜２２６    ＯＲゲート回路
３０１〜３０ｎ    Ｎ型トランジスタユニット
３１０〜３１６    Ｎチャンネル型ＭＯＳトランジスタ
３２０〜３２６    ＡＮＤゲート回路
Ｒｎｉｎｔ，Ｒｎ，Ｒｐｉｎｔ，Ｒｐ    抵抗
ＶＬ１，ＶＬ２    電源ライン
ＺＱ      キャリブレーション端子
【図１】
2013085078.tif 000003
【図２】
2013085078.tif 000004
【図３】
2013085078.tif 000005
【図４】
2013085078.tif 000006
【図５】
2013085078.tif 000007
【図６】
2013085078.tif 000008
【図７】
2013085078.tif 000009
【図８】
2013085078.tif 000010
【図９】
2013085078.tif 000011
【図１０】
2013085078.tif 000012
【図１１】
2013085078.tif 000013
【図１２】
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【図１３】
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【図１４】
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