(57)【要約】【課題】積層膜の高さを低めてメモリ素子の集積度を向上させるのに適する半導体装置及びその製造方法を提供する。【解決手段】基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、基板から突出されて複数のワードライン及び複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、トンネル絶縁膜を取り囲んでトンネル絶縁膜とワードラインとの間の第１領域は、トンネル絶縁膜と層間絶縁膜との間の第２領域より薄い厚さを持つ電荷トラップ膜と、電荷トラップ膜の第１領域を取り囲む第１電荷遮断膜パターンと、を含む【選択図】図２Ｃ
2013165266.tif 000002
【特許請求の範囲】
【請求項１】
基板上に交互に積層された複数のワードライン及び複数の層間絶縁膜と、
前記基板から突出されて前記複数のワードライン及び前記複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、
前記複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲んで前記トンネル絶縁膜と前記ワードラインとの間の第１領域は、前記トンネル絶縁膜と前記層間絶縁膜との間の第２領域より薄い厚さを持つ電荷トラップ膜と、
前記電荷トラップ膜の前記第１領域を取り囲む複数の第１電荷遮断膜パターンと、
を含むことを特徴とする半導体装置。
【請求項２】
前記電荷トラップ膜は、外部面が凹凸を持つことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１電荷遮断膜パターンと前記複数のワードラインとの間、及び前記複数のワードラインと前記複数の層間絶縁膜との間に形成された第２電荷遮断膜とをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電荷トラップ膜の前記第２領域を取り囲む複数のバッファ膜パターンをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記トンネル絶縁膜は、前記電荷トラップ膜を一部厚さ酸化させて形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記基板と前記交互に積層された複数のワードライン及び複数の層間絶縁膜との間に形成されたパイプゲートと、
前記パイプゲート内に形成されて一対の前記垂直チャンネル膜と連結され、前記トンネル絶縁膜及び前記電荷トラップ膜によって取り囲まれたパイプチャンネル膜と、
をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記電荷トラップ膜と前記複数の層間絶縁膜の間、及び前記電荷トラップ膜と前記パイプゲートとの間に介在された複数のバッファ膜パターンをさらに含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記電荷トラップ膜と前記パイプゲートとの間に介在されたゲート絶縁膜をさらに含むことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記交互に積層された複数のワードライン及び複数の層間絶縁膜の上部に形成された少なくとも一層の上部選択ラインと、
前記交互に積層された複数のワードライン及び複数の層間絶縁膜の下部に形成された少なくとも一層の下部選択ラインと、
をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして複数のチャンネルホールを形成する段階と、
前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして隣合う前記複数のチャンネルホールの間にスリットを形成する段階と、
前記スリット内に露出された前記複数の第１物質膜を除去する段階と、
前記複数の第１物質膜が除去された領域に露出された前記電荷トラップ膜を一部厚さ酸化させて複数の第１電荷遮断膜パターンを形成する段階と、
前記複数の複数の第１物質膜が除去された領域に導電膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法を提供する。
【請求項１１】
前記複数の第１物質膜が除去された領域の内面に沿って第２電荷遮断膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記複数の第１物質膜及び前記複数の第２物質膜を交互に形成する段階の前に、パイプゲート用導電膜を形成する段階と、
前記パイプゲート用導電膜をエッチングして前記複数のチャンネルホールと連結される位置にトレンチを形成する段階と、
前記トレンチ内に犠牲膜を埋め込む段階と、
前記複数のチャンネルホールを形成した後前記複数のチャンネルホールの底面に露出された前記犠牲膜を除去する段階と、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして複数のチャンネルホールを形成する段階と、
前記チャンネルホールの内面に露出された前記複数の第１物質膜を一部厚さ酸化させて複数の第１電荷遮断膜パターンを形成する段階と、
前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして隣合う前記複数のチャンネルホールの間にスリットを形成する段階と、
前記スリット内に露出された前記複数の第１物質膜を除去する段階と、
前記複数の第１物質膜が除去された領域に導電膜を形成する段階と、
をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記複数の第１物質膜が除去された領域の内面に沿って第２電荷遮断膜を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記複数の第１物質膜を除去した後、前記複数の第１電荷遮断膜パターンと接した前記電荷トラップ膜を一部厚さ酸化させて複数の第２電荷遮断膜パターンを形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記複数のチャンネルホールを形成した後、前記複数のチャンネルホールの内壁に犠牲膜を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１８】
前記犠牲膜は、前記複数の第１物質膜が一部厚さ酸化される時ともに酸化されることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記複数の第１物質膜及び前記複数の第２物質膜を交互に形成する段階の前に、パイプゲート用導電膜を形成する段階と、
前記パイプゲート用導電膜をエッチングして前記複数のチャンネルホールと連結される位置にトレンチを形成する段階と、
前記トレンチ内に犠牲膜を埋め込む段階と、
前記複数のチャンネルホールを形成した後前記複数のチャンネルホールの底面に露出された前記犠牲膜を除去する段階と、
をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項２０】
前記複数の第１電荷遮断膜パターンを形成する段階は、
前記チャンネルホールの内面に露出された前記複数の第１物質膜及び前記トレンチの内面に露出された前記パイプゲート用導電膜を一部厚さ酸化させて、前記複数の第１電荷遮断膜パターン及びゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記垂直チャンネル膜、前記トンネル絶縁膜及び前記電荷トラップ膜を形成する段階は、
前記複数のチャンネルホールの内壁に前記電荷トラップ膜を形成する段階と、
前記電荷トラップ膜上に前記トンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に前記垂直チャンネル膜を形成する段階と、
を含むことを特徴とする請求項１０または１３に記載の半導体装置の製造方法。
【請求項２２】
前記垂直チャンネル膜、前記トンネル絶縁膜及び前記電荷トラップ膜を形成する段階は、
前記複数のチャンネルホールの内壁に前記電荷トラップ膜を形成する段階と、
前記電荷トラップ膜を一部厚さ酸化させて前記トンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に前記垂直チャンネル膜を形成する段階と、
を含むことを特徴とする請求項１０または１３に記載の半導体装置の製造方法。
【請求項２３】
前記電荷トラップ膜を形成する前に、前記複数のチャンネルホールの内面に沿ってバッファ膜を形成する段階をさらに含むことを特徴とする請求項１０または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、３次元不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ素子である。近年、シリコン基板上に単層でメモリ素子を製造する２次元構造のメモリ素子の集積度の向上が限界に到逹することによって、シリコン基板から垂直にメモリセルを積層する３次元構造の不揮発性メモリ素子が提案されている。
【０００３】
以下、図面を参照して従来の技術による３次元不揮発性メモリ素子の構造を詳しく調べて見る。
【０００４】
図１は、従来の技術による３次元構造の不揮発性メモリ素子の断面図で、特に、メモリセルが積層された領域を示す。図１に示されたように、従来の技術による３次元不揮発性メモリ素子は、基板（図示せず）から突出された垂直チャンネル膜ＣＨ及び垂直チャンネル膜ＣＨに沿って積層された複数のメモリセルを含む。
【０００５】
メモリセルの形成方法について簡単に調べて見れば次のようである。まず、複数の犠牲膜及び複数の層間絶縁膜１１を交互に形成した後、これらをエッチングして複数のチャンネルホールを形成する。次に、複数のチャンネルホール内に垂直チャンネル膜ＣＨを形成した後、犠牲膜及び層間絶縁膜１１をエッチングして垂直チャンネル膜ＣＨの間にスリットを形成する。次に、スリットの内壁に露出された複数の犠牲膜を除去してオープン領域を形成し、オープン領域の内面に沿ってメモリ膜１２を形成する。ここで、メモリ膜１２は電荷遮断膜、電荷トラップ膜及びトンネル絶縁膜を含み、各膜は蒸着工程を利用して形成される。次に、メモリ膜１２が形成されたオープン領域内に導電膜１３を埋めこむ。これにより、基板上に積層された複数のメモリセルが形成される。
【０００６】
ところが、前述した従来の技術によれば、オープン領域内にメモリ膜１２を形成した後、導電膜１３を埋めこむので、積層膜の高さが高くなってメモリ素子の集積度を向上させるのに困難さがある。また、化学蒸着法によって蒸着された絶縁膜を電荷遮断膜として使用するため、電荷遮断膜の膜質が低くてメモリ素子の特性が劣化されるような問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の一実施例は、積層膜の高さを低めてメモリ素子の集積度を向上させるのに適する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施例によれば、基板上に交互に積層された複数のワードライン及び層間絶縁膜と、前記基板から突出されて前記複数のワードライン及び前記複数の層間絶縁膜を貫通する複数の垂直チャンネル膜と、前記複数の垂直チャンネル膜を取り囲むトンネル絶縁膜と、前記トンネル絶縁膜を取り囲んで前記トンネル絶縁膜と前記ワードラインとの間の第１領域は、前記トンネル絶縁膜と前記層間絶縁膜との間の第２領域より薄い厚さを持つ電荷トラップ膜、及び前記電荷トラップ膜の前記第１領域を取り囲む第１電荷遮断膜パターンを含む半導体装置を提供する。
【０００９】
また、本発明の他の実施例によれば、複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして複数のチャンネルホールを形成する段階と、前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階と、前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして隣合う前記チャンネルホールの間にスリットを形成する段階と、前記スリット内に露出された前記複数の第１物質膜を除去する段階と、前記複数の第１物質膜が除去された領域に露出された前記電荷トラップ膜を一部厚さ酸化させて複数の第１電荷遮断膜パターンを形成する段階、及び前記複数の第１物質膜が除去された領域に導電膜を形成する段階を含む半導体装置の製造方法を提供する。
【００１０】
さらに、本発明のまた他の実施例によれば、複数の第１物質膜及び複数の第２物質膜を交互に形成する段階と、前記複数の第１物質膜及び前記複数の第２物質膜をエッチングして複数のチャンネルホールを形成する段階と、前記複数のチャンネルホールの内面に露出された前記複数の第１物質膜を一部厚さ酸化させて複数の第１電荷遮断膜パターンを形成する段階、及び前記複数のチャンネルホール内に垂直チャンネル膜、前記垂直チャンネル膜を取り囲むトンネル絶縁膜及び前記トンネル絶縁膜を取り囲む電荷トラップ膜を形成する段階を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
以上のように本発明による半導体装置は、第１物質膜または電荷トラップ膜を一部厚さ酸化させて形成された電荷遮断膜を含む。したがって、従来に比べて積層膜の高さを低めてメモリ素子の集積度を向上させることができる。また、酸化方式によって電荷遮断膜を形成することで、電荷遮断膜の膜質を向上させて電荷トラップ膜と電荷遮断膜との間の界面特性を向上させてメモリ素子の動作特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】従来の技術による３次元構造の不揮発性メモリ素子の断面図である。
【図２Ａ】本発明の第１実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２Ｂ】本発明の第１実施例による半導体装置の製造方法を説明するための工程断面図である。
【図２Ｃ】本発明の第１実施例による半導体装置の製造方法を説明するための工程断面図である。
【図３】本発明の第１実施例が適用された半導体装置の断面図である。
【図４】本発明の第１実施例が適用された半導体装置の断面図である。
【図５Ａ】本発明の第２実施例による半導体装置の製造方法を説明するための工程断面図である。
【図５Ｂ】本発明の第２実施例による半導体装置の製造方法を説明するための工程断面図である。
【図５Ｃ】本発明の第２実施例による半導体装置の製造方法を説明するための工程断面図である。
【図６】本発明の第２実施例が適用された半導体装置の断面図である。
【図７】本発明の第２実施例が適用された半導体装置の断面図である。
【図８Ａ】本発明の第３実施例による半導体装置の製造方法を説明するための工程断面図である。
【図８Ｂ】本発明の第３実施例による半導体装置の製造方法を説明するための工程断面図である。
【図８Ｃ】本発明の第３実施例による半導体装置の製造方法を説明するための工程断面図である。
【図９】本発明の第３実施例が適用された半導体装置の断面図である。
【図１０】本発明の第３実施例が適用された半導体装置の断面図である。
【図１１】本発明の第１ないし第３実施例のうち少なくとも一つが適用された半導体装置の消去特性を示すグラフである。
【図１２】本発明の一実施例によるメモリシステムの構成を示した構成図である。
【図１３】本発明の一実施例によるコンピュータシステムの構成を示す構成図である。
【発明を実施するための最良の形態】
【００１３】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１４】
図２Ａないし図２Ｃは、本発明の第１実施例による半導体装置の製造方法を説明するための工程断面図であり、メモリセルが積層された領域を示す。
【００１５】
図２Ａに示されたように、要求される下部構造物が形成された基板（図示せず）上に複数の第１物質膜２１及び複数の第２物質膜２２を交互に形成する。ここで、下部構造物とはソース領域、パイプゲートなどになりうる。
【００１６】
ここで、第１物質膜２１はワードライン、選択ラインなどを形成するためのもので、第２物質膜２２は積層されたワードライン、選択ラインなどを電気的に分離させるためのものである。第１物質膜２１と第２物質膜２２は、エッチング選択比の大きい物質で形成される。第１実施例では、第１物質膜は窒化膜などの犠牲膜で形成され、第２物質膜２２は酸化膜などの層間絶縁膜で形成された場合について説明することにする。
【００１７】
次に、複数の第１物質膜２１及び複数の第２物質膜２２をエッチングして複数のチャンネルホールを形成する。チャンネルホールは、垂直チャンネル膜を形成するためのもので、マトリックス形態に配列されることができる。
【００１８】
次に、複数のチャンネルホールの内壁に電荷トラップ膜２４を形成する。ここで、電荷トラップ膜２４は、チャンネルホールの内壁に沿って均一な厚さで形成されるが、後続第１電荷遮断膜形成工程の時酸化される厚さを考慮して充分な厚さで形成される。電荷トラップ膜２４は、導電膜３０に対応される位置の第１領域及び第２物質膜２２に対応される位置の第２領域を含み、第１領域と第２領域は交互に配列される。
【００１９】
次に、電荷トラップ膜２４上にトンネル絶縁膜２５を形成する。ここで、トンネル絶縁膜２５は蒸着工程を利用して形成されるか、電荷トラップ膜２４を一部厚さ酸化させて形成されることができる。酸化工程によってトンネル絶縁膜２５を形成する場合、トンネル絶縁膜２５と電荷トラップ膜２４との間の界面が外部へ露出しないため、界面特性を向上させることができる。
【００２０】
次に、トンネル絶縁膜２５上に垂直チャンネル膜２６を形成する。ここで、垂直チャンネル膜２６は半導体膜などで形成されることができ、中心領域がオープンされたチューブ形態で形成されるか、あるいは中心領域まで完全に埋め込まれた形態で形成されることができる。中心領域がオープンされた場合にはオープンされた中心領域に流動性酸化膜などの絶縁膜２７が埋め込まれる。
【００２１】
一方、電荷トラップ膜２４を形成するのに先立って、チャンネルホールの内壁にバッファ膜２３を形成することができる。このようにバッファ膜２３を形成する場合、後続の第１物質膜２１の除去工程の際、電荷トラップ膜２４などが損傷されることを防止することができる。
【００２２】
図２Ｂに示されたように、複数の第１物質膜２１及び複数の第２物質膜２２をエッチングして垂直チャンネル膜２６の間にスリットＳを形成する。ここで、スリットＳは垂直チャンネル膜２６の間ごとにすべて形成されるか、あるいは一部に限り、形成されることができる。
【００２３】
次に、スリットＳの内壁に露出された複数の第１物質膜２１を除去してオープン領域を形成する。ここで、オープン領域はワードラインまたは選択ラインが形成される領域である。例えば、第１物質膜２１が窒化膜で形成され、第２物質膜２２が酸化膜で形成された場合、燐酸溶液を利用して第２物質膜２２は残留させながら第１物質膜２１を選択的に除去することができる。
【００２４】
この時、複数の第１物質膜２１が除去されながら電荷トラップ膜２４の第１領域が露出される。参考として、前に説明したように、チャンネルホールの内壁にバッファ膜２３を形成した場合には、第１物質膜２１を除去してバッファ膜２３が露出される。したがって、露出されたバッファ膜２３をエッチングし、電荷トラップ膜２４の第１領域を露出させる。この時、電荷トラップ膜２４と複数の第２物質膜２２との間には複数のバッファ膜パターン２３Ａが残留するようになる。すなわち、電荷トラップ膜２４の第２領域を取り囲む複数のバッファ膜パターン２３Ａが形成される。
【００２５】
次に、複数の第１物質膜２１を除去して露出された電荷トラップ膜２４を一部厚さ酸化させて複数の第１電荷遮断膜パターン２８を形成する。このように、電荷トラップ膜２４を酸化させて複数の第１電荷遮断膜パターン２８を形成する場合、電荷トラップ膜２４と複数の第１電荷遮断膜パターン２８との間の界面が外部へ露出されないので、界面特性を向上させることができる。
【００２６】
この時、電荷トラップ膜２４のうち複数の第１物質膜２１を除去して露出された部分のみ酸化されるため、電荷トラップ膜２４の外部面は凹凸を持つようになる。例えば、酸化された第１領域は凹部であり、それ以外の第２領域は凸部の形態で凹凸を持つようになる。
【００２７】
図２Ｃに示されたように、複数の第１電荷遮断膜パターン２８が形成されたオープン領域内に導電膜３０を埋め込んだ後、スリットＳ内に絶縁膜３１を埋め込む。ここで、導電膜３０はワードラインまたは選択ラインとして使用可能であり、タングステンなどの金属膜になりうる。
【００２８】
一方、導電膜３０を形成する前に、複数の第１電荷遮断膜パターン２８が形成されたオープン領域の内面に沿って複数の第２電荷遮断膜２９をさらに形成することができる。このような場合、第１電荷遮断膜パターンと導電膜３０との間、及び導電膜３０と第２物質膜２２との間に第２電荷遮断膜２９が形成される。ここで、第２電荷遮断膜２９は、アルミニウム酸化膜Ａｌ２Ｏ３などの高誘電常数を有する誘電体膜に形成されるか、またはシリコン酸化膜ＳｉＯ２及び高誘電常数を有する誘電体膜を積層して形成されることができる。このように、追加して第２電荷遮断膜２９を形成することで、消去特性をさらに向上させることができる。
【００２９】
これにより、垂直チャンネル膜２６に沿って積層された複数のメモリセルが形成される。すなわち、基板（図示せず）上に交互に積層された複数の導電膜３０及び複数の第２物質膜２２、基板から突出されて複数の導電膜３０及び複数の第２物質膜２２を貫通する複数の垂直チャンネル膜２６、垂直チャンネル膜２６を取り囲むトンネル絶縁膜２５、トンネル絶縁膜２５を取り囲んでトンネル絶縁膜２５と導電膜３０との間の第１領域は、トンネル絶縁膜２５と第２物質膜２２との間の第２領域より薄い厚さを有する電荷トラップ膜２４Ａ、及び電荷トラップ膜２４Ａの第１領域を取り囲む複数の第１電荷遮断膜パターン２８が形成される。
【００３０】
前述の第１実施例によれば、複数の第１物質膜を除去して露出された電荷トラップ膜を酸化させて電荷遮断膜を形成する。したがって、オープン領域の層間絶縁膜の表面には電荷遮断膜が形成されないので、従来に比べて積層膜の高さを減少させることができる。また、電荷トラップ膜と電荷遮断膜の界面の膜質を向上させることができる。
【００３１】
図３は、本発明の第１実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。図３に示されたように、本発明の第２実施例による３次元不揮発性メモリ素子は、パイプゲートＰＧ及びパイプゲートＰＧ上に積層された複数のワードラインＷＬ及び複数のワードラインＷＬ上に少なくとも一層に積層された選択ラインＳＬを含む。また、メモリ素子のチャンネル膜ＣＨは、パイプゲートＰＧ内に形成されたパイプチャンネル膜Ｐ_ＣＨ及びパイプチャンネル膜Ｐ_ＣＨと連結された少なくとも一つの垂直チャンネル膜Ｖ_ＣＨを含むように形成される。このような構造によれば、ストリングがＵ字形態で配列される。
【００３２】
メモリ素子の製造方法を簡単に調べて見れば次のようである。まず、パイプゲートＰＧをエッチングしてトレンチを形成する。次に、トレンチ内に犠牲膜を埋め込んだ後、複数の第１物質膜２１及び複数の第２物質膜２２を交互に形成する。次に、複数の第１物質膜２１及び複数の第２物質膜２２をエッチングしてトレンチと連結された複数のチャンネルホールを形成する。この時、各トレンチが少なくとも一対のチャンネルホールと連結されるように複数のチャンネルホールを形成する。次に、複数のチャンネルホールの底面に露出された犠牲膜を除去した後、トレンチ及びチャンネルホールの内面に電荷トラップ膜、トンネル絶縁膜及びチャンネル膜を形成する。次に、複数のスリットを形成して複数の第１物質膜２１を除去して複数の第１電荷遮断膜パターン２８を形成するなどの工程は、前述の第１実施例において説明したところと同様に進行されうる。
【００３３】
このような工程によれば、垂直チャンネル膜Ｖ_ＣＨを取り囲んだトンネル絶縁膜２５及び電荷トラップ膜２４Ａは、パイプチャンネル膜Ｐ_ＣＨをさらに取り囲むように形成される。また、電荷トラップ膜２４Ａを形成する前にバッファ膜２３Ａを形成する場合、トンネル絶縁膜２５、電荷トラップ膜２４Ａ及びバッファ膜２３Ａがパイプチャンネル膜Ｐ_ＣＨを取り囲むように形成される。ここで、パイプチャンネル膜Ｐ_ＣＨを取り囲むトンネル絶縁膜２５、電荷トラップ膜２４Ａ及びバッファ膜２３Ａは、パイプトランジスタのゲート絶縁膜として使用されるので、バッファ膜２３Ａの厚さを調節してゲート絶縁膜の厚さを容易に調節することができる。
【００３４】
図４は、本発明の第１実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。図４に示されたように、本発明の第３実施例による３次元不揮発性メモリ素子は、ソース領域Ｓが具備された基板４０上に順に積層された少なくとも一層の下部選択ラインＬＳＬ、複数のワードラインＷＬ及び少なくとも一層の上部選択ラインＵＳＬを含む。
【００３５】
ここで、下部選択ラインＬＳＬ、複数のワードラインＷＬ及び上部選択ラインＵＳＬは、同時に形成されるかまたはそれぞれ形成されることができる。下部選択ラインＬＳＬ、ワードラインＷＬ及び上部選択ラインＵＳＬを同時に形成する場合、下部選択トランジスタ及び上部選択トランジスタのトンネル絶縁膜２５、電荷トラップ膜２４Ａ及び複数の第１電荷遮断膜パターン２８はゲート絶縁膜として使用される。
【００３６】
図５Ａないし図５Ｃは、本発明の第２実施例による半導体装置の製造方法を説明するための工程断面図で、メモリセルが積層された領域を示す。以下、前に説明された内容と重複される内容は略して説明する。
【００３７】
図５Ａに示されたように、要求される下部構造物が形成された基板（図示せず）上に複数の第１物質膜５１及び複数の第２物質膜５２を交互に形成する。一例として、第１物質膜５１は、ポリシリコン膜などの導電膜に形成されて、第２物質膜５２は酸化膜などの絶縁膜に形成されることができる。他の例で、第１物質膜５１はドープドポリシリコン膜、ドープド非晶質シリコン膜などの導電膜で形成され、第２物質膜５２はアンドープドポリシリコン膜、アンドープド非晶質シリコン膜などの犠牲膜で形成されることができる。また、他の例として、第１物質膜５１は窒化膜などの犠牲膜で形成され、第２物質膜５２は酸化膜などの絶縁膜で形成されることができる。
【００３８】
第２実施例では、第１物質膜５１は窒化膜などの犠牲膜で形成され、第２物質膜５２は酸化膜などの絶縁膜で形成された場合について説明する。
【００３９】
次に、複数の第１物質膜５１及び複数の第２物質膜５２をエッチングして複数のチャンネルホールＨを形成した後、複数のチャンネルホールＨの内面に露出された複数の第１物質膜５１を一部厚さ酸化させる。これにより、複数の第１電荷遮断膜パターン５３が形成される。この時、複数のチャンネルホールＨの内壁に犠牲膜（図示せず）を形成した後、第１物質膜５１を一部厚さ酸化させることも可能である。ここで、犠牲膜は、窒化膜、シリコン膜などで形成されることができ、５ないし５０Åの厚さで形成されることができる。このような場合、酸化工程によって複数の第１物質膜５１と犠牲膜が同時に酸化され、チャンネルホールＨの内壁に犠牲膜が酸化されて形成された電荷遮断膜が追加に形成される。
【００４０】
次に、チャンネルホールＨの内壁に電荷トラップ膜５４を形成した後、電荷トラップ膜５４上にトンネル絶縁膜５５を形成する。ここで、トンネル絶縁膜５５は蒸着工程を利用して形成されるか、または電荷トラップ膜５４を一部厚さ酸化させて形成されることができる。
【００４１】
次に、トンネル絶縁膜５５上に垂直チャンネル膜５６を形成した後、垂直チャンネル膜５６のオープンされた中心領域に流動性酸化膜などの絶縁膜５７を埋め込む。
【００４２】
図５Ｂに示されたように、複数の第１物質膜５１及び複数の第２物質膜５２をエッチングして複数の垂直チャンネル膜５６の間に複数のスリットＳを形成する。次に、複数のスリットＳの内壁に露出された複数の第１物質膜５１を選択的に除去してオープン領域を形成する。この時、複数の第１電荷遮断膜パターン５３は除去されずに残留される。
【００４３】
例えば、第１物質膜５１が窒化膜で形成され、第１電荷遮断膜パターン５３が酸化膜で形成された場合、燐酸を利用して複数の第１物質膜５１を選択的に除去することができる。この時、複数の第１電荷遮断膜パターン５３はエッチングされずに残留されるが、酸化方式によって形成された第１電荷遮断膜パターン５３は蒸着方式によって形成された電荷遮断膜に比べてエッチング率がさらに低い。よって、複数の第１物質膜５１を除去する過程で複数の第１電荷遮断膜パターン５３が損傷されることを防止することができる。
【００４４】
図５Ｃに示されたように、オープン領域の内面に沿って第２電荷遮断膜５８を形成する。この時、第２電荷遮断膜５８を形成する前に複数の第１電荷遮断膜パターン５３を除去することも可能である。
【００４５】
次に、第２電荷遮断膜５８が形成されたオープン領域内に導電膜５９を埋め込んだ後、スリットＳ内に絶縁膜６０を埋め込む。これにより、垂直チャンネル膜５６に沿って積層された複数のメモリセルが形成される。
【００４６】
一方、第２実施例によれば、第１物質膜５１をポリシリコン膜などの導電膜で形成し、第２物質膜５２を酸化膜などの絶縁膜で形成することも可能である。このような場合、導電膜で形成された複数の第１物質膜５１を一部厚さ酸化させて複数の第１電荷遮断膜パターン５３を形成するようになる。また、スリットＳを形成した後、スリットＳによって露出された複数の第１物質膜５１を除去せず、シリサイド化する。次に、スリットＳ内に絶縁膜６０を埋め込むことで、メモリセルの製造工程が完了される。
【００４７】
また、第２実施例によれば、第１物質膜５１をドープドポリシリコン膜などの導電膜で形成し、第２物質膜５２はアンドープドポリシリコン膜などの犠牲膜で形成することも可能である。このような場合、導電膜で形成された第１物質膜５１を一部厚さ酸化させて複数の第１電荷遮断膜パターン５３を形成するようになる。また、スリットＳを形成した後、複数の第１物質膜５１の代わりに複数の第２物質膜５２を除去する。次に、複数の第２物質膜５２が除去された領域及びスリットＳ内に絶縁膜６０を埋め込むことで、メモリセルの製造工程が完了される。
【００４８】
ここで、第１物質膜５１を一部厚さ酸化させる過程で、複数の第２物質膜５２をも一部厚さ酸化されることができる。酸化された部分は、複数の第２物質膜５２除去の際にともに除去されるか、または残留されることができる。酸化された部分は残留されても層間絶縁膜としての役目をするようになるので素子の特性に影響を与えない。
【００４９】
図６は、本発明の第２実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明するようにする。
【００５０】
図６に示されたように、本発明の第２実施例が適用された３次元不揮発性メモリ素子は、パイプゲートＰＧ及びパイプゲートＰＧ内に形成されたパイプチャンネル膜Ｐ_ＣＨを含み、パイプチャンネル膜Ｐ_ＣＨを取り囲んだトンネル絶縁膜５５、電荷トラップ膜５４及びゲート絶縁膜６１をさらに含む。
【００５１】
ここで、ゲート絶縁膜６１は第１電荷遮断膜パターン５３を形成する過程でともに形成される。例えば、チャンネルホールＨを形成した後、トレンチ内に埋め込められた犠牲膜を除去する。次に、酸化工程を利用してチャンネルホールＨの内面に露出された複数の第１物質膜５１を一部厚さ酸化させながら、同時にトレンチの内面に露出されたパイプゲート用導電膜を一部厚さ酸化させる。これにより、複数の第１電荷遮断膜パターン５３とゲート絶縁膜６１を同時に形成することができる。
【００５２】
例えば、第１物質膜５１を窒化膜で形成し、パイプゲート用導電膜をポリシリコン膜で形成した場合、パイプゲート用導電膜が第１物質膜５１に比べて約１.５倍速く酸化される。よって、第１電荷遮断膜パターン５３より厚い厚さ（Ｄ１<Ｄ２）でゲート絶縁膜６１を形成することができ、これによって、パイプトランジスタの特性を向上させることができる。
【００５３】
図７は、本発明の第２実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明する。
【００５４】
図７に示されたように、本発明の第２実施例が適用された３次元不揮発性メモリ素子はソース領域Ｓが具備された基板７０上に順に積層された少なくとも一階の下部選択ラインＬＳＬ、複数のワードラインＷＬ及び少なくとも一階の上部選択ラインＵＳＬを含む。
【００５５】
ここで、下部選択トランジスタ及び上部選択トランジスタは、垂直チャンネル膜５６を取り囲んだトンネル絶縁膜５５、電荷トラップ膜５４、第１電荷遮断膜パターン５３及び第２電荷遮断膜５８をゲート絶縁膜として使用する。
【００５６】
図８Ａないし図８Ｃは、本発明の第３実施例による半導体装置の製造方法を説明するための工程断面図で、メモリセルが積層された領域を示す。以下、前に説明された内容と重複される内容は略して説明する。
【００５７】
図８Ａに示されたように、要求される下部構造物が形成された基板（図示せず）上に複数の第１物質膜８１及び複数の第２物質膜８２を交互に形成する。第３実施例では第１物質膜８１は窒化膜などの犠牲膜で形成され、第２物質膜８２は酸化膜などの絶縁膜で形成された場合について説明する。
【００５８】
次に、複数の第１物質膜８１及び複数の第２物質膜８２をエッチングして複数のチャンネルホールを形成した後、複数のチャンネルホールの内面に露出された複数の第１物質膜８１を一部厚さ酸化させる。これにより、複数の第１電荷遮断膜パターン８３が形成される。
【００５９】
次に、複数のチャンネルホールの内壁に電荷トラップ膜８４、トンネル絶縁膜８５及び垂直チャンネル膜８６を形成する。垂直チャンネル膜８６の中心領域がオープンされた場合にはオープンされた中心領域に流動性酸化膜などの絶縁膜８７を埋め込む。
【００６０】
図８Ｂに示されたように、複数の第１物質膜８１及び複数の第２物質膜８２をエッチングして複数のチャンネルホールの間にスリットＳを形成する。次に、スリットＳの内壁に露出された第１物質膜８１を選択的に除去してオープン領域を形成する。
【００６１】
次に、酸化工程を利用して複数の第１電荷遮断膜パターン８３と接した電荷トラップ膜８４の表面を一部厚さ酸化させることで、複数の第２電荷遮断膜パターン８８を形成する。これにより、電荷トラップ膜８４Ａは第１領域が第２領域より薄い厚さを持つようになる。また、複数の第２電荷遮断膜パターン８８は電荷トラップ膜８４Ａの第１領域を取り囲むように形成される。
【００６２】
図８Ｃに示されたように、オープン領域内に導電膜８９を埋め込んだ後、スリットＳ内に絶縁膜９０を埋め込む。この時、導電膜８９を埋め込む前に、オープン領域の内面に沿って第３電荷遮断膜（図示せず）をさらに形成することができる。これにより、垂直チャンネル膜８６に沿って積層された複数のメモリセルが形成される。
【００６３】
図９は、本発明の第３実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明する。
【００６４】
図９に示されたように、本発明の第３実施例が適用された３次元不揮発性メモリ素子は、パイプゲートＰＧ及びパイプゲートＰＧ内に形成されたパイプチャンネル膜Ｐ_ＣＨを含み、パイプチャンネル膜Ｐ_ＣＨを取り囲んだトンネル絶縁膜８５、電荷トラップ膜８４Ａ及びゲート絶縁膜９１をさらに含む。
【００６５】
図１０は、本発明の第３実施例を参照して説明したメモリセルが適用された３次元不揮発性メモリ素子の断面図である。以下、前に説明された内容と重複された内容は略して説明するようにする。
【００６６】
図１０に示されたように、本発明の第３実施例が適用された３次元不揮発性メモリ素子は、ソース領域Ｓが具備された基板１００上に順に積層された少なくとも一層の下部選択ラインＬＳＬ、複数のワードラインＷＬ及び少なくとも一層の上部選択ラインＵＳＬを含む。
【００６７】
ここで、下部選択トランジスタ及び上部選択トランジスタは、垂直チャンネル膜８６を取り囲んだトンネル絶縁膜８５、電荷トラップ膜８４Ａ、第１電荷遮断膜パターン８３及び第２電荷遮断膜パターン８８をゲート絶縁膜として使用する。
【００６８】
図１１は、本発明の第１ないし第３実施例のうち少なくとも一つが適用された半導体装置の消去特性を示すグラフである。特に、消去電圧によるしきい値電圧の変化を示すグラフで、ｘ軸は消去動作の際に印加される消去電圧のレベルを示し、ｙ軸はメモリセルのしきい値電圧を示す。
【００６９】
ここで、Ａ１〜Ａ５は従来技術による半導体装置の消去特性を示すもので、蒸着方式によって電荷遮断膜を形成した場合のメモリセルの消去状態を示す。Ｂ１〜Ｂ５は酸化方式によって電荷遮断膜を形成した場合のメモリセルの消去状態を示す。また、ＶE１、ＶE２、ＶE３、ＶE４、ＶE５は、消去電圧を示す（ＶE１<ＶE２<ＶE３<ＶE４<ＶE５）。
【００７０】
メモリセルは、プログラム動作によってしきい値電圧が増加される。また、消去動作の際、ソースラインまたはソース領域に消去電圧を印加すれば、プログラム状態Ｐであるメモリセルのしきい値電圧が低くなって消去状態（Ａ１〜Ａ５、Ｂ１〜Ｂ５）になる。
【００７１】
この時、メモリセルのしきい値電圧の変動幅は、電荷遮断膜の膜質及び電荷トラップ膜と電荷遮断膜の界面特性に影響を受ける。すなわち、電荷遮断膜の膜質及び電荷トラップ膜と電荷遮断膜の界面特性を向上させるほど、消去動作の際にしきい値電圧の変動幅が増加されてメモリ素子の消去特性が改善される。
【００７２】
グラフを参照すれば、酸化方式によって電荷遮断膜を形成する場合、蒸着方式によって電荷遮断膜を形成することに比べて消去動作の際、メモリセルのしきい値電圧がさらに大幅に減少されることを確認することができる。また、消去電圧のレベルが増加されるほどしきい値電圧の変動幅が増加されることがわかる。よって、本発明の第１ないし第３実施例のうち少なくとも一つを適用して半導体装置を製造する場合、メモリ素子の動作特性が向上することが分かる。
【００７３】
図１２は、本発明の一実施例によるメモリシステムの構成を示した構成図である。図１２に示されたように、本発明の一実施例によるメモリシステム１００は不揮発性メモリ素子１２０とメモリコントローラー１１０とを含む。
【００７４】
不揮発性メモリ素子１２０は、前述の第１ないし第３実施例を参照して説明されたメモリセルを含むように構成される。また、不揮発性メモリ素子１２０は、複数のフラッシュメモリチップで構成されたマルチチップパッケージでありうる。
【００７５】
メモリコントローラー１１０は、不揮発性メモリ素子１２０を制御するように構成され、ＳＲＡＭ１１１、ＣＰＵ１１２、ホストインターフェース１１３、ＥＣＣ１１４、メモリインターフェース１１５を含むことができる。ＳＲＡＭ１１１は、ＣＰＵ１１２の動作メモリとして使用され、ＣＰＵ１１２はメモリコントローラー１１０のデータ交換のための諸制御動作を遂行し、ホストインターフェース１１３はメモリシステム１００と接続されるホストのデータ交換プロトコルを具備する。
【００７６】
また、ＥＣＣ１１４は、不揮発性メモリ素子１２０からリードされたデータに含まれたエラーを検出及び訂正し、メモリインターフェース１１５は不揮発性メモリ素子１２０とのインタフェーシングを遂行する。それ以外にもメモリコントローラー１１０は、ホストとのインタフェーシングのためのコードデータを格納するROM などをさらに含むことができる。
【００７７】
このような構成を持つメモリシステム１００は、不揮発性メモリ素子１２０とコントローラー１１０が結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）が可能である。例えば、メモリシステム１００がＳＳＤの場合、メモリコントローラー１１０はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥなどのような多様なインターフェースプロトコルのうちいずれか一つを通じて外部（例えば、ホスト）と通信することができる。
【００７８】
図１３は、本発明の一実施例によるコンピュータシステムの構成を示す構成図である。図１３に示されたように、本発明の一実施例によるコンピュータシステム２００は、システムバス２６０に電気的に連結されたＣＰＵ２２０、ＲＡＭ２３０、ユーザーインターフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピュータシステム２００がモバイル装置である場合、コンピュータシステム２００に動作電圧を供給するためのバッテリがさらに含まれることができ、応用チップセット、カメライメージプロセッサＣＩＳ、モバイルＤＲＡＭなどがさらに含まれることができる。メモリシステム２１０は、前述の図１２を参照して説明したように、不揮発性メモリ２１２、メモリコントローラー２１１で構成されることができる。
【００７９】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８０】
２１  犠牲膜、
２２  層間絶縁膜、
２３  バッファ膜、
２４  電荷トラップ膜、
２５  トンネル絶縁膜、
２６  チャンネル膜、
２７  絶縁膜、
２８  第１電荷遮断膜パターン、
２９  第２電荷遮断膜、
３０  導電膜、
３１  絶縁膜
【図１】
2013165266.tif 000003
【図２Ａ】
2013165266.tif 000004
【図２Ｂ】
2013165266.tif 000005
【図２Ｃ】
2013165266.tif 000006
【図３】
2013165266.tif 000007
【図４】
2013165266.tif 000008
【図５Ａ】
2013165266.tif 000009
【図５Ｂ】
2013165266.tif 000010
【図５Ｃ】
2013165266.tif 000011
【図６】
2013165266.tif 000012
【図７】
2013165266.tif 000013
【図８Ａ】
2013165266.tif 000014
【図８Ｂ】
2013165266.tif 000015
【図８Ｃ】
2013165266.tif 000016
【図９】
2013165266.tif 000017
【図１０】
2013165266.tif 000018
【図１１】
2013165266.tif 000019
【図１２】
2013165266.tif 000020
【図１３】
2013165266.tif 000021