(57)【要約】【課題】動作の安定性を向上できる半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、複数のメモリセルと、複数のワード線と、複数のビット線と、複数の選択トランジスタと、配線層と、を備える。複数のメモリセルは、第１方向及び第１方向と直交する第２方向にそれぞれ配置される。複数のワード線は、それぞれ第１方向に延在して設けられる。複数のビット線は、それぞれ第２方向に延在し、第１方向及び第２方向と直交する第３方向に複数のワード線と離間して設けられる。複数の選択トランジスタは、複数のストリングにそれぞれ設けられる。配線層は、選択トランジスタのソースと同電位に設けられる。配線層は、第３方向にみて複数のワード線とそれぞれ重なる複数の第１重複部分を有する。配線層のパターンが繰り返される単位領域において、複数の第１重複部分のそれぞれの面積は同じである。【選択図】図１
2013098489.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に沿った第１方向及び前記主面に沿った方向で前記第１方向と直交する第２方向にそれぞれ配置された複数のメモリセルと、
前記第１方向に延在した複数のワード線と、
前記第２方向に延在し、前記第１方向及び前記第２方向と直交する第３方向に前記複数のワード線と離間して設けられた複数のビット線と、
前記複数のメモリセルのうち前記第２方向に直列した複数のメモリセルを含む複数のストリングにそれぞれ設けられた複数の選択トランジスタと、
前記複数のワード線及び前記複数のビット線とそれぞれ離間し、前記複数の選択トランジスタのソースと同電位に設けられた配線層と、
を備え、
前記配線層は、前記第３方向にみて前記複数のワード線とそれぞれ重なる複数の第１重複部分と、前記第３方向にみて前記複数のビット線とそれぞれ重なる複数の第２重複部分と、を有し、
前記配線層のパターンが繰り返される単位領域において、前記複数の第１重複部分のそれぞれの面積が同じであるか、前記複数の第２重複部分のそれぞれの面積が同じであるか、の少なくともいずれかである半導体記憶装置。
【請求項２】
前記配線層は、第１パターン部分と、前記第１パターン部分と第１方向に隣り合う第２パターン部分と、を有し、
前記第１パターン部分のパターン形状は、前記第２パターン部分のパターン形状と反転している部分を含む請求項１記載の半導体記憶装置。
【請求項３】
前記配線層は、第１パターン部分と、前記第１パターン部分と前記第１方向に隣り合う第２パターン部分と、を有し、
前記第１パターン部分のパターン形状は、前記第２パターン部分のパターン形状と同じであって、前記第２パターン部分のパターン形状に対して前記第２方向にずれている請求項１記載の半導体記憶装置。
【請求項４】
前記第１パターン部分のパターン形状は、前記第２パターン部分のパターン形状に対して前記第２方向に半ピッチずれている請求項３記載の半導体記憶装置。
【請求項５】
前記第２方向に複数の前記単位領域が設けられ、
前記複数の単位領域において、前記配線層のパターン形状が前記第１方向にずれている請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、データを記憶するメモリセルと、メモリセルに対するデータの書き込み、読み出し及び消去等の動作を制御する周辺回路と、を備える。例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルとして電荷を蓄積する電荷蓄積層と、セルトランジスタと、を有している。メモリセル領域には、複数のメモリセルが行列状に配置されるとともに、互いに交差する複数のワード線及び複数のビット線が設けられている。
【０００３】
メモリセル領域においては、一方向に直列に接続された複数のセルトランジスタによってストリングが構成される。ストリングには選択トランジスタが設けられ、この選択トランジスタのソースにソース電極が接続される。ソース電極には、電気抵抗を下げるためにワード線の上にまで延在しているものもある。
このようなソース電極を有する半導体記憶装置においては、さらなる動作の安定性の向上が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−６２３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、動作の安定性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、複数のメモリセルと、複数のワード線と、複数のビット線と、複数の選択トランジスタと、配線層と、を備える。
複数のメモリセルは、基板の主面に沿った第１方向及び前記主面に沿った方向で前記第１方向と直交する第２方向にそれぞれ配置される。
複数のワード線は、それぞれ前記第１方向に延在して設けられる。
複数のビット線は、それぞれ前記第２方向に延在し、前記第１方向及び前記第２方向と直交する第３方向に前記複数のワード線と離間して設けられる。
複数の選択トランジスタは、前記複数のメモリセルのうち前記第２方向に直列した複数のメモリセルを含む複数のストリングにそれぞれ設けられる。
配線層は、前記複数のワード線及び前記複数のビット線とそれぞれ離間し、前記選択トランジスタのソースと同電位に設けられる。
前記配線層は、前記第３方向にみて前記複数のワード線とそれぞれ重なる複数の第１重複部分と、前記第３方向にみて前記複数のビット線とそれぞれ重なる複数の第２重複部分と、を有する。
前記配線層のパターンが繰り返される単位領域において、前記複数の第１重複部分のそれぞれの面積が同じであるか、前記複数の第２重複部分のそれぞれの面積が同じであるか、の少なくともいずれかである。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置を例示する模式的平面図である。
【図２】実施形態に係る半導体記憶装置の構成を例示する回路図である。
【図３】ブロックの構成を例示する模式的断面図である。
【図４】（ａ）〜（ｂ）は、単位領域について例示する模式的平面図である。
【図５】（ａ）〜（ｂ）は、重複面積について例示する模式的平面図である。
【図６】（ａ）〜（ｃ）は、配線層のパターンの繰り返し例を示す模式図である。
【図７】（ａ）〜（ｃ）は、ワード線との関係における配線層のパターン例を示す模式的平面図である。
【図８】ワード線との関係における配線層のパターン例を示す模式的平面図である。
【図９】ビット線との関係における配線層のパターン例を示す模式的平面図である。
【図１０】ビット線との関係における配線層のパターン例を示す模式的平面図である。
【図１１】ビット線との関係における配線層のパターン例を示す模式的平面図である。
【図１２】ワード線及びビット線との関係における配線層のパターン例を示す模式的平面図である。
【図１３】（ａ）〜（ｂ）は、ワード線及びビット線との関係における配線層のパターン例を示す模式的平面図である。
【図１４】開口部の大きさが異なる例を示す模式的平面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（実施形態）
図１は、本実施形態に係る半導体記憶装置を例示する模式的平面図である。
図１に表したように、実施形態に係る半導体記憶装置１はＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは不揮発性半導体メモリの一種であり、かつ電気的に書き換えが可能なメモリである。
【００１０】
半導体記憶装置１においては、例えばシリコンからなる半導体基板１０が設けられており、半導体基板１０上にはほぼ全領域において多層配線膜２０が設けられている。以下、半導体基板１０の主面１０ａに平行な方向のうち相互に直交する２方向（第１方向及び第２方向）を「ロウ方向」及び「カラム方向」とする。また、第１方向及び第２方向と直交する方向（第３方向）を「積層方向」とする。
【００１１】
半導体基板１０の主面１０ａ及びその上方にはメモリセルアレイ１１が形成されており、メモリセルアレイ１１のロウ方向の両側にはロウデコーダ１２が形成されている。また、メモリセルアレイ１１からみてカラム方向の一方には、スイッチング領域１３、ページバッファ１４及び周辺回路１５がこの順に配置されている。
【００１２】
メモリセルアレイ１１においては、半導体基板１０の上層部分にセルウェル１６が形成されている。また、メモリセルアレイ１１においては、メモリセル領域２１及びシャント領域２２がロウ方向に沿って交互に配列されている。メモリセル領域２１においては、半導体基板１０のセルウェル１６の上層部分に、カラム方向に延びる複数本の素子分離絶縁体（図示せず）が相互に平行に且つ一定の周期で形成されており、セルウェル１６における素子分離絶縁体間の部分がアクティブエリア（図示せず）となっている。また、多層配線膜２０の最下層の配線層には、複数本のビット線（図示せず）が設けられている。各ビット線は各アクティブエリアの直上域に配置されている。
【００１３】
また、シャント領域２２においては、多層配線膜２０の最下層の配線層には、カラム方向に延びる帯状の導電膜（図示せず）が設けられており、多層配線膜２０における最下層の配線層よりも上層の配線層には電源配線（図示せず）が設けられており、半導体基板１０と導電膜との間にはコンタクトが設けられており、導電膜と電源配線との間にもコンタクトが設けられている。各層のコンタクトは、カラム方向に沿って一列に配列されている。
【００１４】
図２は、実施形態に係る半導体記憶装置の構成を例示する回路図である。
本実施形態に係る半導体記憶装置であるＮＡＮＤ型フラッシュメモリは複数のブロックＢＬＫを備えており、このブロックＢＬＫの単位でデータの消去が行われる。
【００１５】
各ブロックＢＬＫは、ロウ方向及びカラム方向にそれぞれ配置された複数のメモリセルトランジスタＭＴを備えている。複数のメモリセルトランジスタＭＴのうち、カラム方向に直列に接続された複数のメモリセルトランジスタＭＴによってＮＡＮＤストリング（以下、単に「ストリング」と言う。）ＳＲが構成される。一つのストリングＳＲは、例えば、（ｎ＋１）個（ｎは、０以上の自然数）のメモリセルトランジスタＭＴを備える。
【００１６】
各ブロックＢＬＫにはそれぞれ複数のストリングＳＲが設けられる。例えば、（ｍ＋１）個（ｍは、０以上の自然数）のストリングＳＲが、ロウ方向に沿って順に配置される。
【００１７】
各ストリングＳＲの両端には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられる。各ストリングＳＲのそれぞれの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｍに接続される。各ストリングＳＲのそれぞれの選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通接続される。また、各ストリングＳＲのそれぞれの選択トランジスタＳＴ２のソースは、共通ソース線ＳＬに共通接続される。各ストリングＳＲのそれぞれの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【００１８】
各ストリングＳＲにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように設けられている。
【００１９】
各ストリングＳＲにおいて、メモリセルトランジスタＭＴの制御ゲート電極にはワード線ＷＬ０〜ＷＬｎがそれぞれ接続される。最もドレイン側のワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続される。また、最もソース側のワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２０】
ワード線ＷＬ０〜ＷＬｎは、ブロックＢＬＫ内の複数のストリングＳＲ間で、ロウ方向に沿った複数のメモリセルトランジスタＭＴの制御ゲート電極に共通に接続されている。すなわち、ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００２１】
また、ビット線ＢＬ０〜ＢＬｍは、カラム方向に沿った複数のブロック間で、選択トランジスタＳＴ１のドレインに共通に接続されている。すなわち、複数のブロックにおいて同一列にあるストリングＳＲは、同一のビット線ＢＬに接続される。
【００２２】
図３は、ブロックの構成を例示する模式的断面図である。
図３では、ブロックＢＬＫ内の１つのストリングＳＲにおけるカラム方向に沿った断面（ロウ方向と垂直な面の断面）が表されている。
半導体基板１０の表面にはｐ形のチャネル領域１７が形成されている。チャネル領域１７はカラム方向に延びている。チャネル領域１７上には、カラム方向に延びるトンネル絶縁膜１３ａが設けられている。トンネル絶縁膜１３ａは、例えばシリコン酸化膜である。
【００２３】
トンネル絶縁膜１３ａ上には、複数の電荷蓄積層が設けられている。この電荷蓄積層の一例として浮遊ゲートＦＧを用いて説明する。浮遊ゲートＦＧは、導電性を付与する不純物として例えばリンが添加された多結晶シリコン膜である。なお、電荷蓄積層は、絶縁性の電荷トラップ膜、例えば、シリコン窒化膜を配置しても良い。
複数の浮遊ゲートＦＧの上には、それぞれ層間絶縁膜２１が設けられている。層間絶縁膜２１は、トンネル絶縁膜１３ａよりも比誘電率の高い材料からなる。
複数の層間絶縁膜２１上には、それぞれ制御ゲートＣＧが設けられている。制御ゲートＣＧは、浮遊ゲートＦＧと同じ材料を用いることができる。これにより、カラム方向に直列した複数のメモリセルトランジスタＭＴによりストリングＳＲが構成される。各メモリセルトランジスタＭＴの制御ゲートＣＧは、それぞれワード線ＷＬに接続される。
【００２４】
ストリングＳＲの両端には選択トランジスタＳＴ１及びＳＴ２が接続される。
ドレイン側の選択トランジスタＳＴ１は、ストリングとｎ＋形半導体領域１４ｂとの間に設けられる。
ビット線ＢＬは、ビット線コンタクトＣＢＬ及びｎ＋形半導体領域１４ｂを介して、チャネル領域１７に接続される。
ソース側の選択トランジスタＳＴ２は、ストリングとｎ＋形半導体領域１４ａとの間に設けられる。
ソース線ＳＬは、ソース線コンタクトＣＳＬ及びｎ＋形半導体領域１４ａを介して、チャネル領域１７に接続される。
また、メモリセルトランジスタＭＴ間にｎ＋形半導体領域を設けることもできる。
【００２５】
ソース線ＳＬは、ワード線ＷＬとビット線ＢＬとの間の層（中間層）に設けられた配線層Ｍ０である。ソース線ＳＬの電気抵抗を下げるため、配線層Ｍ０は、ソース線コンタクトＣＳＬとの接続位置からワード線ＷＬの上方にまで延在させることができる。
【００２６】
ここで、メモリセルに対するデータの書き込み時及び読み出し時においては、ワード線ＷＬに一定の電圧が加わる。同様に、データの書き込み時及び読み出し時においては、ソース線ＳＬである配線層Ｍ０に一定が加わる。
このため、積層方向にみて、ワード線ＷＬと配線層Ｍ０との重なる面積が、各ワード線ＷＬごとに相違すると、各ワード線ＷＬごとに、ワード線ＷＬと配線層Ｍ０との間の電界に差が発生し、データの書き込み及び読み出しの特定のばらつきを招く原因になる場合がある。同様に、積層方向にみて、ビット線ＢＬと配線層Ｍ０との重なる面積が、各ビット線ＢＬごとに相違しても、特性ばらつきの原因になる場合もある。
【００２７】
実施形態に係る半導体記憶装置１では、配線層Ｍ０のパターンが繰り返される単位領域において、複数のワード線ＷＬと配線層Ｍ０との重なる面積が、複数のワード線ＷＬ間においてほぼ同じになっている。
また、実施形態に係る半導体記憶装置では、前記単位領域において、複数のビット線ＢＬと配線層Ｍ０との重なる面積が、複数のビット線ＢＬ間においてほぼ同じになっている。
【００２８】
図４（ａ）〜（ｂ）は、単位領域について例示する模式的平面図である。
図４（ａ）及び図４（ｂ）に表す単位領域ＵＴは、配線層Ｍ０の積層方向にみたパターン形状がロウ方向及びカラム方向に繰り返される領域である。
例えば、図４（ａ）に表した単位領域では、１つのブロックＢＬＫが単位領域ＵＴ１になっている。１つのブロックＢＬＫにおいて配線層Ｍ０のパターン形状が繰り返される場合には、ブロックＢＬＫが単位領域ＵＴ１になる。
【００２９】
図４（ｂ）に表した単位領域では、例えば１つのブロックＢＬＫ内に設けられたシャント領域２２で区切られる領域が単位領域ＵＴ２になっている。メモリセルのパターン形状は、シャント領域２２で繰り返しの規則性が崩れる場合がある。この場合にはシャント領域２２で区切られる領域が単位領域ＵＴ２にすることができる。
なお、シャント領域２２でパターン形状の繰り返しの規則性が崩れない場合には、図４（ａ）に表したように、１つのブロックＢＬＫを単位領域ＵＴ１にしてもよい。
以下の説明では、単位領域ＵＴ１及びＵＴ２を総称して単位領域ＵＴということにする。
【００３０】
図５（ａ）〜（ｂ）は、重複面積について例示する模式的平面図である。
図５（ａ）は、ワード線ＷＬと配線層Ｍ０との重複面積（第１重複面積）を表し、図５（ｂ）は、ビット線ＢＬと配線層Ｍ０との重複面積（第２重複面積）を表している。
いずれの図においても、説明を分かりやすくするため、２本のワード線ＷＬ及び２本のビット線ＢＬと配線層Ｍ０との重複面積について示している。ここで、配線層Ｍ０はソース線ＳＬに接続されている、または、ソース線ＳＬの一部である。そのため、配線層Ｍ０の電位はソース線ＳＬの電位とほぼ等しい。ここでワード線の上に配線層Ｍ０（ソース電極）を延在させる場合、ワード線の上に一様にソース電極を設けるとエラーの発生率が高まることから、適度な開口を設けることが好ましい。同様に、ビット線の下層、または、上層に一様にソース電極を設けるとエラーの発生率が高まることから、適度な開口を設けることが好ましい。
【００３１】
図５（ａ）に表したように、配線層Ｍ０には開口ＫＫ１及び開口ＫＫ２が形成されている。配線層Ｍ０と、一のワード線ＷＬ１及び他のワード線ＷＬ２と、が積層方向にみて重複している場合、一のワード線ＷＬ１と配線層Ｍ０との重複面積ＤＭ１は、重複部分ＯＬ１１及びＯＬ１２の合計の面積となる。また、他のワード線ＷＬ２と配線層Ｍ０との重複面積ＤＭ２は、重複部分ＯＬ２１及びＯＬ２２の合計の面積となる。すなわち、１本のワード線ＷＬの延びる方向に沿って配線層Ｍ０と重複する部分が複数箇所ある場合には、これらの合計の面積が重複面積になる。
【００３２】
実施形態に係る半導体記憶装置１では、単位領域ＵＴにおいて、一のワード線ＷＬ１の重複面積ＤＭ１は、他のワード線ＷＬ２の重複面積ＤＭ２と同じになっている。
なお、実施形態に係る半導体記憶装置１では、３本以上のワード線ＷＬについても同様であり、複数のワード線ＷＬのそれぞれの重複面積が単位領域ＵＴ内において同じになっている。
ここで、重複面積が同じとは、設計上同じである場合のほか、製造上の誤差の範囲も含まれる概念である。また、以降の説明においても同様である。
【００３３】
図５（ｂ）に表したように、配線層Ｍ０には開口ＫＫ３及び開口ＫＫ４が形成されている。配線層Ｍ０と、一のビット線ＢＬ１及び他のビット線ＢＬ２と、が積層方向にみて重複している場合、一のビット線ＢＬ１と配線層Ｍ０との重複面積ＤＭ３は、重複部分ＯＬ３１及びＯＬ３２の合計の面積となる。また、他のビット線ＢＬ２と配線層Ｍ０との重複面積ＤＭ４は、重複部分ＯＬ４１及びＯＬ４２の合計の面積となる。すなわち、ビット線ＢＬの延びる方向に沿って配線層Ｍ０と重複する部分が複数箇所ある場合には、これらの合計の面積が重複面積になる。
【００３４】
実施形態に係る半導体記憶装置１では、単位領域ＵＴにおいて、一のビット線ＢＬ１の重複面積ＤＭ３は、他のビット線ＢＬ２の重複面積ＤＭ４と同じになっている。
なお、実施形態に係る半導体記憶装置１では、３本以上のビット線ＢＬについても同様であり、複数のビット線ＢＬのそれぞれの重複面積が単位領域ＵＴ内において同じになっている。
【００３５】
ここで、複数のワード線ＷＬのそれぞれの重複面積や、複数のビット線ＢＬのそれぞれの重複面積を同じにするには、配線層Ｍ０のパターン形状を工夫することによって実現される。
【００３６】
実施形態に係る半導体記憶装置１の配線層Ｍ０のパターンには、第１パターン部分Ｐａと、第２パターン部分Ｐｂと、が含まれる。第２パターン部分Ｐｂは、第１パターン部分Ｐａと連結部分Ｊ１またはＪ２を介してロウ方向またはカラム方向に隣り合って配置される。
例えば、第１パターン部分Ｐａの形状は、第２パターン部分Ｐｂの形状と同じであるが、パターン形状が反転している。ここで、パターン形状が反転しているとは、開口部と配線部のパターンが反転していることを意味する。
【００３７】
図５（ａ）に表した例では、第１パターン部分Ｐａと第２パターン部分Ｐｂとの間におけるカラム方向に沿った連結部分Ｊ１を除き、パターンの形状が、第１パターン部分Ｐａと第２パターン部分Ｐｂとで反転している。
【００３８】
また、図５（ｂ）に表した例では、第１パターン部分Ｐａと第２パターン部分Ｐｂとの間におけるロウ方向に沿った連結部分Ｊ２を除き、第１パターン部分Ｐａのパターン形状と第２パターン部分Ｐｂのパターン形状とが互いに反転している。
【００３９】
図６（ａ）〜（ｃ）は、配線層のパターンの繰り返し例を示す模式図である。
図６（ａ）に表した例では、単位領域ＵＴ内において配線層Ｍ０の第１パターン部分Ｐａと、第２パターン部分Ｐｂと、がロウ方向に交互にレイアウトされた例を表している。第１パターン部分Ｐａの数及び第２パターン部分Ｐｂの数が同じであれば、配線層Ｍ０に重なる複数のワード線ＷＬのそれぞれの重複面積が同じになる。
【００４０】
図６（ｂ）に表した例では、単位領域ＵＴ内において配線層Ｍ０の複数の第１パターン部分Ｐａと、複数の第２パターンＰｂと、が隣接してレイアウトされた例を表している。この例では、３つの第１パターン部分Ｐａを１つのグループ、３つの第２パターンＰｂを１つのグループとして、これらのグループがロウ方向に隣接して配置されている。各グループの第１パターン部分Ｐａ及び第２パターン部分Ｐｂの数が同じであれば、配線層Ｍ０に重なる複数のワード線ＷＬのそれぞれの重複面積は同じになる。
【００４１】
図６（ｃ）に表した例では、単位領域ＵＴ内において配線層Ｍ０の複数の第１パターン部分Ｐａ１、Ｐａ２、Ｐａ３、…、Ｐａ（ｎ−１）、Ｐａ（ｎ）が、カラム方向に規則的にずれている例を表している。なお、第１パターン部分Ｐａがずれた上部分（図６（ｃ）の点線より上の部分）には、第１パターン部分Ｐａがずれた下部分を配置することができる。また、第１パターン部分Ｐａ１〜Ｐａ（ｎ）のカラム方向の大きさは同じであり、第１パターン部分Ｐａ１〜Ｐａ（ｎ）の上端部分の位置がカラム方向に巡回するようにずれているとも言える。この例では、複数の第１パターン部分Ｐａ１、Ｐａ２、Ｐａ３、…、Ｐａ（ｎ−１）、Ｐａ（ｎ）のずれのピッチと、複数のワード線ＷＬのカラム方向のピッチとの関係によって、配線層Ｍ０に重なる複数のワード線ＷＬのそれぞれの重複面積が同じになる。
【００４２】
なお、図６（ａ）〜（ｃ）においては、配線層Ｍ０のパターンとワード線ＷＬとの関係について例示したが、パターン（第１パターン部分Ｐａ、第２パターン部分Ｐｂ）の繰り返しの方向であるロウ方向をカラム方向に入れ替えることで、配線層Ｍ０のパターンとビット線ＢＬとの関係についても同様になる。
【００４３】
次に、配線層Ｍ０の具体的なパターンについて説明する。
図７（ａ）〜図８は、ワード線との関係における配線層のパターン例を示す模式的平面図である。
図７（ａ）では、単位領域ＵＴ内において、配線層Ｍ０の第１パターン部分Ｐａと第２パターン部分Ｐｂとがロウ方向に隣接して配置されたパターンレイアウト例を表している。
第１パターン部分Ｐａには、同じ大きさの開口部ｈａがロウ方向及びカラム方向にそれぞれ等間隔で設けられている。
また、第１パターン部分Ｐａにおいて、開口部ｈａのカラム方向の幅Ｗ１は、カラム方向に隣り合う２つの開口部ｈａの間隔Ｗ２と等しくなっている。
【００４４】
第２パターン部分Ｐｂは、第１パターン部分Ｐａと同じパターン形状である。すなわち、第２パターン部分Ｐｂに設けられた開口部ｈｂの形状は、第１パターン部分Ｐａに設けられた開口部ｈａの形状と等しい。また、複数の開口部ｈｂのロウ方向及びカラム方向のピッチは、複数の開口部ｈａのロウ方向及びカラム方向のピッチと等しい。
第２パターン部分Ｐｂは、第１パターン部分Ｐａに対してカラム方向に半ピッチずれて配置されている。また、幅Ｗ１及び幅Ｗ２はワード線ＷＬのカラム方向におけるピッチとほぼ等しい。
【００４５】
このような配線層Ｍ０に複数のワード線ＷＬが重なる場合、カラム方向のどの位置にワード線ＷＬが配置されても、各ワード線ＷＬと配線層Ｍ０との重複面積が同じになる。図７（ａ）に表した例では、複数のワード線ＷＬは、それぞれ３つの開口部ｈａまたは３つの開口部ｈｂを横切るように配置される。いずれのワード線ＷＬにおいても、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。また、図７（ｂ）のようにワード線ＷＬと配線層Ｍ０の合わせズレが生じて、ワード線ＷＬが配線層Ｍ０の開口部ｈａ、ｈｂの端部にかかる場合であっても、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。
【００４６】
図７（ｃ）では、単位領域ＵＴ内において、配線層Ｍ０の第１パターン部分Ｐａと第２パターン部分Ｐｂとがロウ方向に交互に配置されたパターンレイアウト例を表している。
第１パターン部分Ｐａには、同じ大きさの開口部ｈａがカラム方向に等間隔で設けられている。
また、第１パターン部分Ｐａにおいて、開口部ｈａのカラム方向の幅Ｗ１は、カラム方向に隣り合う２つの開口部ｈａの間隔Ｗ２と等しくなっている。
【００４７】
第２パターン部分Ｐｂは、第１パターン部分Ｐａと同じパターン形状である。すなわち、第２パターン部分Ｐｂに設けられた開口部ｈｂの形状は、第１パターン部分Ｐａに設けられた開口部ｈａの形状と等しい。また、複数の開口部ｈｂのカラム方向のピッチは、複数の開口部ｈａのカラム方向のピッチと等しい。また、幅Ｗ１及び幅Ｗ２はワード線ＷＬのカラム方向におけるピッチとほぼ等しい。
【００４８】
図７（ｃ）に表した例では、第１パターン部分Ｐａと第２パターン部分Ｐｂとの間に設けられる連結部分Ｊ１を除く部分において、第１パターン部分Ｐａの形状と、第２パターン部分Ｐｂの形状とが互いに反転している。すなわち、連結部分Ｊ１を除き、第１パターン部分Ｐａの開口部ｈａと非開口部との位置関係が、第２パターン部分Ｐｂの開口部ｈｂと非開口部との位置関係と反転している。これにより、第２パターン部分Ｐｂは、第１パターン部分Ｐａの開口部ｈａと反転する非開口部を含む。
【００４９】
このような配線層Ｍ０に複数のワード線ＷＬが重なる場合、カラム方向のどの位置にワード線ＷＬが配置されても、各ワード線ＷＬと配線層Ｍ０との重複面積が同じになる。図７（ｃ）に表した例では、複数のワード線ＷＬは、それぞれ２つの開口部ｈａまたは２つの開口部ｈｂを横切るように配置される。いずれのワード線ＷＬにおいても、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。また、ワード線ＷＬと配線層Ｍ０の合わせズレが生じて、ワード線ＷＬが配線層Ｍ０の開口部ｈａ、ｈｂの端部にかかる場合であっても、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。
【００５０】
図８では、単位領域ＵＴ内において、同じパターン形状の第１パターン部分Ｐａ１〜Ｐａ４が、カラム方向にずれた状態で配置されたレイアウトの例を表している。
すなわち、この例では、第１パターン部分Ｐａ１と第１パターン部分Ｐａ３とはカラム方向に半ピッチずれている。また、同じパターン形状の第１パターン部分Ｐａ１と第１パターン部分Ｐａ３との間に位置する第１パターン部分Ｐａ２が、第１パターン部分Ｐａ１に対してカラム方向に半ピッチ未満でずれている。また、第１パターン部分Ｐａ２と第４パターン部分Ｐａ４とはカラム方向に半ピッチずれている。
【００５１】
このような配線層Ｍ０に複数のワード線ＷＬが重なる場合、第１パターン部分Ｐａ１〜Ｐａ４のカラム方向のピッチや、複数のワード線ＷＬのカラム方向のピッチに関わらず、いずれのワード線ＷＬにおいても、ワード線ＷＬと配線層Ｍ０との重複面積が同じになる。
【００５２】
図８に表したように、第１パターン部分Ｐａ１と、第１パターン部分Ｐａ１のパターン形状に対して反転した第３パターン部分Ｐａ３との組（第１組ＧＰ１）と、第２パターン部分Ｐａ２と、第２パターン部分Ｐａ２のパターン形状に対して反転した第４パターン部分Ｐａ４との組（第２組ＧＰ２）と、がロウ方向に並べられる場合、第１組ＧＰ１と第２組ＧＰ２とのカラム方向のずれ量には関係なく、複数のワード線ＷＬのそれぞれと配線層Ｍ０との重複面積は同じになる。
【００５３】
図９〜図１１は、ビット線との関係における配線層のパターン例を示す模式的平面図である。
図９では、単位領域ＵＴ内において、配線層Ｍ０の第１パターン部分Ｐａと第２パターン部分Ｐｂとがカラム方向に交互に配置されたパターンレイアウト例を表している。
ビット線ＢＬはカラム方向に延び、ロウ方向に一定の間隔で配置されている。
第１パターン部分Ｐａには、同じ大きさの複数の開口部ｈａがロウ方向に等間隔で設けられている。また、開口部ｈａの間隔は、ビット線ＢＬの間隔よりも狭い。
第２パターン部分Ｐｂには、第１パターン部分Ｐａの開口部ｈａと同じ大きさの複数の開口部ｈｂがロウ方向に等間隔で設けられている。また、開口部ｈｂの間隔は、ビット線ＢＬの間隔よりも狭い。開口部ｈａと開口部ｈｂのロウ方向における幅はビット線ＢＬの幅よりも大きい。
第２パターン部分Ｐｂは、第１パターン部分Ｐａに対してロウ方向に半ピッチずれてレイアウトされている。
【００５４】
図９に表した例では、第１パターン部分Ｐａの開口部ｈａと、第２パターン部分Ｐｂの開口部ｈｂとが、カラム方向にみて重なる部分が存在するように設けられている。したがって、この開口部ｈａ及びｈｂがカラム方向にみて重なっている部分に合わせて複数のビット線ＢＬをそれぞれ設けることにより、いずれのビット線ＢＬにおいても、ビット線ＢＬと配線層Ｍ０との重複面積が同じになる。
【００５５】
なお、第２パターン部分Ｐｂが第１パターン部分Ｐａに対してロウ方向に半ピッチずれて配置されているため、複数の開口部ｈａの間にビット線ＢＬが配置された場合でも、第３方向にみて複数の開口部ｈｂと重なるようにビット線ＢＬが配置される。また、複数の開口部ｈｂの間にビット線ＢＬが配置された場合でも、第３方向にみて複数の開口部ｈａと重なるようにビット線ＢＬが配置される。
したがって、第２パターン部分Ｐｂと第１パターン部分Ｐａとがロウ方向にずれないで配置されている場合に比べて、各ビット線ＢＬでの配線層Ｍ０との重複面積のばらつきを抑制できることになる。
【００５６】
仮に、複数の開口部ｈｂの間にビット線ＢＬが配置された場合でも、積層方向にみてビット線ＢＬが複数の開口部ｈａと重なるように配置される。
したがって、第２パターン部分Ｐｂと第１パターン部分Ｐａとがロウ方向にずれないで配置されている場合（少なくとも１本のビット線ＢＬは開口部ｈｂと重ならない）に比べて、各ビット線ＢＬでの配線層Ｍ０との重複面積のばらつきを抑制できることになる。
【００５７】
図１０に表した例では、第１パターン部分Ｐａ１〜Ｐａ５がロウ方向に半ピッチ未満でずれてレイアウトされた例を表している。
第１パターン部分Ｐａ１〜Ｐａ５には、それぞれ複数の開口部ｈａがロウ方向に等間隔（ピッチｐｔ１）で設けられている。第１パターン部分Ｐａ１と第１パターン部分Ｐａ５はロウ方向に半ピッチずれている。また、同じパターン形状の第１パターン部分Ｐａ１と第１パターン部分Ｐａ５との間に第１パターン部分Ｐａ２〜Ｐａ４が配置されている。２番目の第１パターン部分Ｐａ２は、１番目の第１パターン部分Ｐａ１に対して複数の開口部ｈａのピッチｐｔ１の半分未満のピッチｐｔ２でロウ方向にずれている。３番目の第１パターン部分Ｐａ３は、２番目の第１パターン部分Ｐａ２に対してピッチｐｔ２でロウ方向にずれている。同様に、４番目の第１パターン部分Ｐａ４、５番目の第１パターン部分Ｐａ５も順にロウ方向にピッチｐｔ２でずれている。すなわち、ピッチｐｔ２×５＝ピッチｐｔ１となる。
図１０に表した配線層Ｍ０のパターンとしては、第１パターン部分Ｐａ１〜第１パターン部分Ｐａ５を１つの単位としてこの単位がカラム方向に繰り返されていてもよい。
【００５８】
ここで、複数のビット線ＢＬのロウ方向のピッチをピッチｐｔ３とする。このとき、ピッチｐｔ３をピッチｐｔ２の整数倍にする（ピッチｐｔ３＝ｎ×ピッチｐｔ２；ｎは１以上の整数）ことにより、いずれのビット線ＢＬにおいても、ビット線ＢＬと配線層Ｍ０との重複面積を同じにすることができる。
なお、図１０に表した例では、１つの単位領域ＵＴに５つの第１パターン部分Ｐａ１〜Ｐａ５が設けられているが、これは一例であり限定されるものではない。図１０に示した例は、ワード線ＷＬに対しても適用することができる。
【００５９】
図１１に表した例では、各ブロックＢＬＫ１〜ＢＬＫ４ごとに第１パターン部分Ｐａ１〜Ｐａ４がロウ方向に半ピッチ未満でずれてレイアウトされた例を表している。
複数のブロックＢＬＫ１〜ＢＬＫ４のそれぞれに設けられた配線層Ｍ０のパターン形状は同じである。すなわち、第１パターン部分Ｐａ１〜Ｐａ４のそれぞれには、複数の開口部ｈａがロウ方向及びカラム方向に所定の間隔で設けられている。ここで、複数の開口部ｈａのロウ方向のピッチはｐｔ５である。第１パターン部分Ｐａ１と第１パターン部分Ｐａ４はロウ方向に半ピッチずれている。また、同じパターン形状の第１パターン部分Ｐａ１と第１パターン部分Ｐａ４との間に第１パターン部分Ｐａ２〜Ｐａ３が配置されている。
【００６０】
２番目のブロックＢＬＫ２に設けられた第１パターン部分Ｐａ２は、１番目のブロックＢＬＫ１に設けられた第１パターン部分Ｐａ１に対して複数の開口部ｈａのピッチｐｔ５の半分未満のピッチｐｔ６でロウ方向にずれている。
３番目のブロックＢＬＫ３に設けられた第１パターン部分Ｐａ３は、２番目のブロックＢＬＫ２に設けられた第１パターン部分Ｐａ２に対して複数の開口部ｈａのピッチｐｔ５の半分未満のピッチｐｔ６でロウ方向にずれている。
同様に、４番目のブロックＢＬＫ４に設けられた第１パターン部分Ｐａ４は、３番目のブロックＢＬＫ３に設けられた第１パターン部分Ｐａ３に対して複数の開口部ｈａのピッチｐｔ５の半分未満のピッチｐｔ６でロウ方向にずれている。
【００６１】
ここで、複数のビット線ＢＬのロウ方向のピッチをピッチｐｔ７とする。このとき、ピッチｐｔ７をピッチｐｔ６の整数倍にする（ピッチｐｔ７＝ｎ×ピッチｐｔ６；ｎは１以上の整数）ことにより、いずれのビット線ＢＬにおいても、ビット線ＢＬと配線層Ｍ０との重複面積を同じにすることができる。
なお、図１１に表した例では、４つのブロックＢＬＫ１〜ＢＬＫ４にそれぞれ第１パターン部分Ｐａ１〜Ｐａ４が設けられているが、これは一例であり限定されるものではない。
【００６２】
図１２〜図１３（ｂ）は、ワード線及びビット線との関係における配線層のパターン例を示す模式的平面図である。
図１２に表した例では、単位領域ＵＴ内において、複数の第１パターン部分Ｐａがロウ方向及びカラム方向のそれぞれについて半ピッチずれてレイアウトされた例を表している。
１つの第１パターン部分Ｐａは矩形であり、中央に開口部ｈａを備える。図１２に表した配線層Ｍ０では、複数の第１パターン部分Ｐａをロウ方向及びカラム方向のそれぞれに半ピッチずらした状態でレイアウトしたパターン形状になっている。
【００６３】
このようなレイアウトにおいて、カラム方向に並ぶ複数の開口部ｈａのほぼ中心位置に合わせてワード線ＷＬを配置し、ロウ方向に並ぶ複数の開口部ｈａのほぼ中心位置に合わせてビット線ＢＬを配置する。すなわち、積層方向において、ワード線ＷＬとビット線ＢＬは開口部ｈａのほぼ中心位置で交わることになる。
これにより、複数のワード線ＷＬ間において、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。また、複数のビット線ＢＬ間において、ビット線ＢＬと配線層Ｍ０との重複面積は同じになる。
【００６４】
図１３（ａ）〜（ｂ）では、図１２に表した第１パターン部分Ｐａの開口部の形状が矩形以外の場合を例示している。
図１３（ａ）に表した開口部ｈａ１０の形状は円形である。図１３（ｂ）に表した開口部ｈａ２０の形状は楕円形である。開口部の形状は、設計上では矩形であっても、実際に製造した状態では矩形にならない場合もある。矩形以外の開口部であっても、複数の開口部のピッチに合わせてワード線ＷＬやビット線ＢＬを配置すれば、複数のワード線ＷＬ間において、ワード線ＷＬと配線層Ｍ０との重複面積は同じになる。また、複数のビット線ＢＬ間において、ビット線ＢＬと配線層Ｍ０との重複面積は同じになる。
【００６５】
なお、図１３（ａ）〜（ｂ）では、円形及び楕円形の開口部の例を示したが、他の形状（例えば、六角形）であっても同様に適用可能である。また、図７（ａ）〜図１１に表した配線層Ｍ０の開口部であっても、円形、楕円形その他の形状を適用してもよい。
【００６６】
図１４は、開口部の大きさが異なる例を示す模式的平面図である。
図１４では、単位領域ＵＴ内において、配線層Ｍ０の第１パターン部分Ｐａと第２パターン部分Ｐｂとがロウ方向に隣接して配置されたパターンレイアウト例を表している。
第１パターン部分Ｐａには、大きさの異なる複数の開口部ｈａ３１〜ｈａ３４が設けられている。第２パターン部分Ｐｂには、大きさの異なる複数の開口部ｈｂ４１〜ｈｂ４４が設けられている。第２パターン部分Ｐｂの形状は、第１パターン部分Ｐａの形状と同じであるが、パターン形状が反転している。
【００６７】
図１４に表した例では、第１パターン部分Ｐａ及び第２パターン部分Ｐｂにおけるカラム方向に延びる連結部分Ｊ３を除き、パターンの形状が、第１パターン部分Ｐａと第２パターン部分Ｐｂとが互いに反転している。すなわち、連結部分Ｊ３を除き、第１パターン部分Ｐａの開口部ｈａ３１〜ｈａ３４と非開口部との位置関係が、第２パターン部分Ｐｂの開口部ｈｂ４１〜ｈｂ４４と非開口部との位置関係と反転している。
【００６８】
具体的には、第１パターン部分Ｐａの開口部ｈａ３１と、第２パターン部分Ｐｂの開口部ｈｂ４１とがカラム方向に互いに半ピッチずれている。開口部ｈａ３１及び開口部ｈｂ４１のカラム方向の幅ｗ３１は、カラム方向に隣り合う２つの開口部ｈａ３１及び２つの開口部ｈｂ４１の間隔ｗ３２とほぼ等しい。
【００６９】
また、第１パターン部分Ｐａの開口部ｈａ３２と、第２パターン部分Ｐｂの開口部ｈｂ４２とがカラム方向に互いに半ピッチずれている。開口部ｈａ３２及び開口部ｈｂ４２のカラム方向の幅ｗ４１は、カラム方向に隣り合う２つの開口部ｈａ３２及び２つの開口部ｈｂ４２の間隔ｗ４２とほぼ等しい。
【００７０】
また、第１パターン部分Ｐａの開口部ｈａ３３と、第２パターン部分Ｐｂの開口部ｈｂ４３とがカラム方向に違いに半ピッチずれている。開口部ｈａ３３及び開口部ｈｂ４３のカラム方向の幅ｗ５１は、カラム方向に隣り合う２つの開口部ｈａ３３及び２つの開口部ｈｂ４３の間隔ｗ５２とほぼ等しい。
【００７１】
また、第１パターン部分Ｐａの開口部ｈａ３４と、第２パターン部分Ｐｂの開口部ｈｂ４４とがカラム方向に半ピッチずれている。開口部ｈａ３４及び開口部ｈｂ４４のカラム方向の幅ｗ６１は、カラム方向に隣り合う２つの開口部ｈａ３４及び２つの開口部ｈｂ４４の間隔ｗ６２とほぼ等しい。
【００７２】
このように、第１パターン部分Ｐａと第２パターン部分Ｐｂのパターン形状を反転させることにより、レイアウト設計の効率が向上する。すなわち第１パターン部分Ｐａを設計すれば、設計ツールにより第１パターンＰｂを自動生成することが可能だからである。
【００７３】
図１４に表した配線層Ｍ０のように、第１パターン部分Ｐａ及び第２パターン部分Ｐｂの開口部（ｈａ３１〜ｈａ３４、ｈｂ４１〜ｈｂ４４）の大きさが異なっていても、配線層Ｍ０に複数のワード線ＷＬが重なる場合、各ワード線ＷＬ間においてワード線ＷＬと配線層Ｍ０との重複面積が同じになる。
【００７４】
上記説明した配線層Ｍ０のパターン形状を半導体記憶装置１に適用して、複数のワード線ＷＬ間においてワード線ＷＬと配線層Ｍ０との重複面積を同じにすることで、ワード線ＷＬと配線層Ｍ０との間の電界が複数のワード線ＷＬ間で均一化される。
また、複数のビット線ＢＬ間においてビット線ＢＬと配線層Ｍ０との重複面積を同じにすることで、ビット線ＢＬと配線層Ｍ０との間の電界が複数のビット線ＢＬ間で均一化される。
これにより、実施形態に係る半導体記憶装置１では、動作の安定性の向上が達成される。
【００７５】
なお、上記に実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、ワード線ＷＬとの関係で適用した配線層Ｍ０のパターン形状をビット線ＢＬとの関係において適用しても、またビット線ＢＬとの関係で適用した配線層Ｍ０のパターン形状をワード線ＷＬとの関係において適用してもよい。また、ワード線ＷＬとの関係で適用した配線層Ｍ０のパターン形状及びビット線ＢＬとの関係で適用した配線層Ｍ０のパターンは、可能な範囲で組み合わせて半導体記憶装置１に適用してもよい。
また、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１…半導体記憶装置、１０…半導体基板、１０ａ…主面、１１…メモリセルアレイ、１２…ロウデコーダ、１３…スイッチング領域、１３ａ…トンネル絶縁膜、１４…ページバッファ、１４ａ…形半導体領域、１４ｂ…形半導体領域、１５…周辺回路、１６…セルウェル、１７…チャネル領域、２１…メモリセル領域、２２…シャント領域、ＢＬ…ビット線、ＢＬＫ…ブロック、ＤＭ１…重複面積、ＤＭ２…重複面積、Ｊ１…連結部分、Ｊ２…連結部分、Ｊ３…連結部分、Ｍ０…配線層、ＭＴ…メモリセルトランジスタ、ＯＬ１１，ＯＬ１２…重複部分、ＯＬ２１，ＯＬ２２…重複部分、ＯＬ３１，ＯＬ３２…重複部分、ＯＬ４１，ＯＬ４２…重複部分、Ｐａ…第１パターン部分、Ｐｂ第２…パターン部分、ＳＧＤ…選択ゲート線、ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＳＲ…ストリング、ＳＴ１，ＳＴ２…選択トランジスタ、ＵＴ…単位領域、ＷＬ…ワード線、ｈａ…開口部、ｈｂ…開口部
【図１】
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【図２】
2013098489.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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