(57)【要約】 【課題】少ない工程数でアクティブマトリクス表示素子を形成する。【解決手段】実施形態にかかるアクティブマトリックス型表示素子の製造方法は、絶縁基板上にゲート電極層、第１の絶縁膜、酸化物半導体層、第２の絶縁膜、酸化物半導体層と電気的に接続したソース・ドレイン電極を順に形成する工程を含む。酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成され、第２の絶縁膜を形成する前に、酸化物半導体の画素領域に相当する部分を低抵抗処理して第１の画素電極を形成する。【選択図】図１
2013051328.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上にゲート電極層を形成する工程、
該基板及び該ゲート電極層上に第１の絶縁膜を形成する工程、
第１の絶縁膜上に酸化物半導体層を形成する工程、
該酸化物半導体層上に、第２の絶縁膜をその一部に開口を持つように形成する工程、
前記第２の絶縁膜上に前記開口を介して前記酸化物半導体層と電気的に接続するようにソース・ドレイン電極を形成する工程を含み、
前記酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成され、前記第２の絶縁膜を形成する工程の前に、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第１の画素電極を形成する工程をさらに含むアクティブマトリックス型表示素子の製造方法。
【請求項２】
前記酸化物半導体の部分を低抵抗化させる工程は、真空、不活性ガス中、あるいは還元性ガス雰囲気中においてアニールを行う工程、及び不活性ガスまたは還元性ガスを含む雰囲気中におけるプラズマ処理後、水素を含む膜で被覆してアニールを行う工程のいずれかであることを特徴とする請求項２に記載の方法。
【請求項３】
前記第１の画素電極上に第３の絶縁膜を形成する工程、及び
前記第３の絶縁膜上に第２の画素電極を形成する工程をさらに具備することを特徴とする請求項１または２に記載の方法。
【請求項４】
前記酸化物半導体層は、酸化インジウムガリウム亜鉛からなる請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
絶縁基板と、該基板上に形成されたゲート電極層と、該基板及び該ゲート電極層上に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された酸化物半導体層と、及び該酸化物半導体層上に一部に開口を持つように形成された第２の絶縁膜と、該開口を介して該酸化物半導体層と電気的に接続されたソース・ドレイン電極とを含み、前記酸化物半導体はソース・ドレイン電極が形成される領域から画素領域にわたって設けられ、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第１の画素電極として使用することを特徴とするアクティブマトリックス型表示素子。
【請求項６】
前記第１の画素電極上に形成された第３の絶縁膜、及び該第３の絶縁膜上に形成された第２の画素電極をさらに具備することを特徴とする請求項５に記載のアクティブマトリックス型表示素子。
【請求項７】
前記酸化物半導体層は、酸化インジウムガリウム亜鉛からなる請求項５または６に記載のアクティブマトリックス型表示素子。
【請求項８】
前記酸化物半導体の部分の低抵抗化処理は、真空、不活性ガス中、あるいは還元性ガス雰囲気中においてアニールを行う工程、及び不活性ガスまたは還元性ガスを含む雰囲気中におけるプラズマ処理後、水素を含む膜で被覆してアニールを行う工程のいずれかにより行われることを特徴とする請求項５ないし７のいずれか１項に記載のアクティブマトリックス型表示素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、薄膜トランジスタを用いてＴＦＴアレイ基板を構成したアクティブマトリクス型表示素子に関する。
【背景技術】
【０００２】
液晶表示装置等のディスプレイとして、マトリクス状に配置された多数の画素を画素毎に駆動するために、各画素に薄膜半導体装置である薄膜トランジスタ（以下、ＴＦＴと称する場合がある）を設けたアクティブマトリクス型のディスプレイが知られている。従来、ＴＦＴの能動層にはシリコンが用いられていたが、近年、酸化物半導体を能動層に用いたＴＦＴが用いられるようになってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態によれば、より少ない工程数で効率良くアクティブマトリクス型表示素子を作成することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態によれば、絶縁基板上にゲート電極層を形成する工程、
該基板及び該ゲート電極層上に第１の絶縁膜を形成する工程、
第１の絶縁膜上に酸化物半導体層を形成する工程、
該酸化物半導体層上に、第２の絶縁膜をその一部に開口を持つように形成する工程、
前記第２の絶縁膜上に前記開口を介して前記酸化物半導体層と電気的に接続するようにソース・ドレイン電極を形成する工程を含み、
前記酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成され、前記第２の絶縁膜を形成する工程の前に、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第１の画素電極を形成する工程をさらに含むアクティブマトリックス型表示素子の製造方法が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図である
【図２】第１の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図である
【図３】第２の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図である
【図４】第２の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図である
【発明を実施するための形態】
【０００７】
実施形態は、スイッチング素子として薄膜トランジスタを備えたアクティブマトリックス型表示素子を製造する方法を提供するもので、絶縁基板上にゲート電極層を形成する工程、基板及びゲート電極層上に第１の絶縁膜を形成する工程、第１の絶縁膜上に酸化物半導体層を形成する工程、酸化物半導体層の一部を低抵抗化する工程、酸化物半導体層上に第２の絶縁膜をその一部に開口を持つように形成する工程、及び第２の絶縁膜上に、開口を介して酸化物半導体層と電気的に接続するようにソース・ドレイン電極を形成する工程を含む。使用される酸化物半導体層は、ソース・ドレイン電極が形成される領域から画素領域にわたって形成される。酸化物半導体層を部分的に低抵抗化する工程では、ソース・ドレイン電極が形成される領域の酸化物半導体層は低抵抗化せず薄膜トランジスタの能動層として機能させ、該酸化物半導体の画素領域に相当する部分の酸化物半導体層は低抵抗化して第１の画素電極として機能させる。
【０００８】
また、他の実施形態は、スイッチング素子として薄膜トランジスタを備えたアクティブマトリックス型表示素子を提供するもので、絶縁基板と、基板上に形成されたゲート電極層と、基板及びゲート電極層上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、部分的に低抵抗化された酸化物半導体層と、及び酸化物半導体層上に一部に開口を持つように形成された第２の絶縁膜と、開口を介して酸化物半導体層と電気的に接続されたソース・ドレイン電極とを含む。ここで、酸化物半導体は、ソース・ドレイン電極が形成される領域から画素領域にわたって設けられる。酸化物半導体層は、ソース・ドレイン電極が形成される領域の酸化物半導体層は低抵抗化されず、薄膜トランジスタの能動層として機能し、画素領域に相当する部分の酸化物半導体層は低抵抗化されて第１の画素電極として機能できる。
【０００９】
以下、実施の形態について、図面を参照して説明する。
【００１０】
図１は、第１の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図を示す。
【００１１】
図２は、第１の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図を示す。
【００１２】
図１及び図２に示す例はＴＮモードである。
【００１３】
図１（ａ）に示すように、初めに、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０上にスパッタ法によりメタル膜を成膜しパターニングしてゲート電極１１及び補助容量線１３を形成する。
【００１４】
ゲート電極１１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。図示しないゲート配線及び補助容量線１３は、ゲート電極１１と同一層に配置された導電層であり、ゲート電極１１と同一材料によって形成可能である。
【００１５】
次に、図１（ｂ）に示すように、ゲート絶縁膜１４としてプラズマＣＶＤ法で例えばＳｉＯ膜を形成する。
【００１６】
ゲート絶縁膜１４として、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯＮ）のいずれかの材料を用いることができる。
【００１７】
続いて、図１（ｂ）に示すように、ゲート絶縁膜１４上にＡｒとＯ２の混合ガスを用いて、例えばＩＧＺＯ（ＩｎＺｎＧａＯ）等の酸化物半導体層１５を形成する。
【００１８】
ＩＧＺＯ膜は、スパッタガス組成によりシート抵抗を変化させることができる。例えばスパッタガス組成中の酸素分圧を変化させることにより、低電界領域でのシート抵抗が変化する。ここでは、酸素分圧を高くしてシート抵抗が高抵抗となる条件で成膜を行うことができる。
【００１９】
次に、ＩＧＺＯ膜をパターニングする。この際、図１（ｅ）及び図２に示すように、ＩＧＺＯ膜は、ＴＦＴを形成する領域１０１、画素領域１０２、及び補助容量（Ｃｓ）を形成する領域１０３を連続するパターンとする。
【００２０】
続いて、層間絶縁膜１８を形成する。例えば、プラズマＣＶＤ法によりＳｉＨ４：ＮＯ２＝１：５０の混合ガスでＳｉＯ膜を形成し、パターニングして、図１（ｃ）に示すように、層間絶縁膜１８のうちゲート電極１１の直上の領域の一部を開口させる。
【００２１】
次いで、酸化物半導体層１５の低抵抗化処理を行う。低抵抗化処理は基板を３５０℃に加熱し、ＳｉＨ４ガスを１６０Ｐａで３０秒流した。
【００２２】
さらに、図１（ｄ）に示すように、その上にメタル膜を形成し、パターニングして、開口を介して酸化物半導体層１５と電気的に接続するようにソース・ドレイン電極１６を形成し、薄膜トランジスタ回路基板１が完成する。その後、さらに信号線を形成することができる。
【００２３】
ソース・ドレイン電極は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいずれかまたはこれらのうちの少なくとも１つを含む合金などによって形成されている。
【００２４】
なお、図１（ｄ）は、図２のＡ−Ａ断面に相当する。
【００２５】
図３は、第２の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図を示す。
【００２６】
図４は、第２の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図を示す。
【００２７】
この例は、ＦＦＳモードと呼ばれる、画素電極を２層に積層し上側の画素電極をスリット上に加工し、上下の画素電極間に電界をかけるモードである。
【００２８】
図３（ａ）に示すように、初めに、ガラス基板や樹脂基板などの光透過性を有する絶縁基板１０上にスパッタ法によりメタル膜を成膜しパターニングしてゲート電極１１を形成する。
【００２９】
ゲート電極１１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいずれかまたはこれらのうちの少なくとも１つを含む合金によって形成されている。
【００３０】
次に、図３（ｂ）に示すように、ゲート絶縁膜１４としてプラズマＣＶＤ法で例えばＳｉＯ膜を形成する。
【００３１】
ゲート絶縁膜１４として、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯＮ）のいずれかの材料を用いることができる。
【００３２】
続いて、図３（ｂ）に示すように、ゲート絶縁膜１４上にＡｒとＯ２の混合ガスを用いて、例えばＩＧＺＯ（ＩｎＺｎＧａＯ）等の酸化物半導体層１５を形成する。
【００３３】
ここでは、酸素分圧を高くしてシート抵抗が高抵抗となる条件で成膜を行う。
【００３４】
次に、ＩＧＺＯ膜をパターニングする。この際、図３（ｄ）及び図４に示すように、ＩＧＺＯ膜は、ＴＦＴを形成する領域１０１、画素領域１０２、及び補助容量（Ｃｓ）を形成する領域１０３を連続するパターンとする。
【００３５】
続いて、層間絶縁膜１８を形成する。例えば、プラズマＣＶＤ法によりＳｉＨ４：ＮＯ２＝１：５０の混合ガスでＳｉＯ膜を形成し、パターニングして、層間絶縁膜１８のうちゲート電極１１の直上の領域の一部を開口させる。さらに、図３（ｄ）に示すように、その上にメタル膜を形成し、パターニングして、酸化物半導体層１５と電気的に接続するようにソース・ドレイン電極１６を形成する。
【００３６】
ソース・ドレイン電極は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）のいずれかまたはこれらのうちの少なくとも１つを含む合金などによって形成されている。
【００３７】
次に、層間絶縁膜１８、酸化物半導体層１５、及びソース・ドレイン電極１６を覆うように、絶縁膜２１として、例えばＳｉＨ４とＮＨ３の混合ガスを用いたプラズマＣＶＤ法でＳｉＮ膜を形成する。次に、この絶縁膜２１をパターニングし、外部引き出し部を開口する（図示せず）。
【００３８】
最後に、第２の画素電極として、ＩＴＯ３１を形成する。第２の実施形態では、第１の実施形態と異なり、還元性ガスでの低抵抗化処理はおこなっていない。しかしながら、ＳｉＮ膜中には多量の水素が含まれており、これが成膜後のチャンバー滞在中にアニールされることによりＳｉＮ膜と接している酸化物半導体層１５の部分が低抵抗化して、第１の画素電極が形成される。ＦＦＳモードにおいては、液晶に横方向の電界を印加して用いられるため、信号線やゲート線からの漏れ電解が問題となる。このため、第２の画素電極は隣接する画素と連続し信号線およびゲート線を隠すように設けられる。
【００３９】
その後、信号線を形成することができる。
【００４０】
尚、低抵抗化された酸化物半導体層は、比較的高い酸素分圧で成膜した酸化物半導体は電界がかからない場合には高抵抗となる。これを還元性雰囲気などで処理すると半導体のＶｆｂがマイナス側にシフトし、電界がかからない場合には低抵抗となる。この状態で画素電極として使用することが可能である。元々ＩＧＺＯ等の酸化物半導体は可視光に透明であるため、低抵抗化処理の際に電極部を露出させれば容易電極膜が形成できる。また、図１に示すように、低抵抗化処理する部分の下部に、あらかじめゲート電極と同一の層で補助容量線１４のパターンを形成しておくことにより、この部分を補助容量として使用することが可能である。図３に示すＦＦＳモードにおいては第一の画素電極と第二の画素電極の間で補助容量が形成されるため、ゲート電極の層を用いることなく補助容量を形成することが可能である。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１…半導体装置
１０…絶縁基板
１１…ゲート電極
１２…ゲート配線
１３…補助容量線
１４…第１の絶縁膜
１５…酸化物半導体層
１６…ソース・ドレイン電極
１８…第２の絶縁膜
２１…第３の絶縁膜
３１…第２の画素電極
【図１】
2013051328.tif 000003
【図２】
2013051328.tif 000004
【図３】
2013051328.tif 000005
【図４】
2013051328.tif 000006