(57)【要約】【課題】製品テストの高速化を実現した不揮発性半導体記憶装置を提供する。【解決手段】実施形態に係る不揮発性半導体記憶装置は、データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する前記不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第１検知ステップを実行する不良ブロック検知回路とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、
前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、
複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第１検知ステップを実行する不良ブロック検知回路と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不良ブロック検知回路は、前記第１検知ステップによって所定の前記ブロックグループに不良ブロックが含まれていることを検知した場合、当該所定のブロックグループ内の複数のブロックに対して、各ブロックが不良ブロックに該当するかを当該ブロックに対応する前記不良ブロック情報に基づいて順番に検知する第２検知ステップを実行する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第１検知ステップは、前記不良ブロック検知回路が前記ブロックグループに含まれるブロックのブロック選択信号と、前記不良ブロック情報を前記ロウデコーダから受け取ることにより検知する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記不良ブロック検知回路は、前記ブロック選択信号が入力される第１トランジスタと前記不良ブロック情報が入力される第２トランジスタが直列接続された組を複数有し、前記組が第１ノードと第２ノード間で並列接続されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ブロックグループに属するブロック数を調整するブロック数調整回路を備える
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。以下ではＮＡＮＤ型フラッシュメモリを例として、説明する。
【０００３】
通常、ＮＡＮＤ型フラッシュメモリにおいては、製造段階における不良ブロックの発生をある程度許容し、発生した不良ブロックについては、これらのアドレスをメモリセルアレイの所定の領域に登録しておくことで、ユーザからのアクセスを制限している。
【０００４】
ただし、製品テストの段階でこの不良ブロックのアドレス登録を行っているが、従来の登録方法では、不良ブロックの検知を１ブロック毎に行っていたため、製品テストの処理時間が増大する点が問題であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４２６４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
製品テストの高速化を実現した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する前記不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第１検知ステップを実行する不良ブロック検知回路とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの回路図及びその周辺のブロック図である。
【図３】本実施形態に係る不揮発性半導体記憶装置のロウデコーダの一部の回路図である。
【図４】本実施形態に係る不揮発性半導体記憶装置の不良ブロック検知回路の回路図である。
【図５】本実施形態に係る不揮発性半導体記憶装置の不良ブロック検知・登録処理のフローチャートである。
【図６】本実施形態に係る不揮発性半導体記憶装置の不良ブロック検知動作を用いた場合のブロックの不良率と処理時間との関係を示す表である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置のブロック選択信号マスク回路のブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
図１は、第１の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのブロック図であり、図２は、図１に示すメモリセルアレイ１０の回路図及びその周辺回路のブロック図である。
【００１１】
メモリセルアレイ１０は、ＮＡＮＤ型フラッシュメモリの基本単位である複数のＮＡＮＤセルユニットＮＵを有する。これらＮＡＮＤセルユニットＮＵは、直列接続された複数のメモリセルＭＣ０〜ＭＣ３１とその両端に配置された２つの選択トランジスタＳＴＤ、ＳＴＳからなる。また、ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＴＤを介してビット線ＢＬ（ＢＬｅ又はＢＬｏ）に接続され、他端が選択トランジスタＳＴＳを介して、メモリセルアレイ１０内で共通のソース線ＣＥＬＳＲＣに接続される。通常、複数のＮＡＮＤセルユニットＮＵは、図２に示すように、ワード線ＷＬの延伸方向であるロウ方向に配列される。なお、図２ではメモリセルＭＣの数が一例として３２個の場合で説明している。しかし、メモリセルＭＣの数は３２個に限定されず、１６個や６４個、１２８個であってもよい。また、メモリセルＭＣと選択トランジスタＳＴＤ、ＳＴＳの間にダミーメモリセルＤＭＣが１個または複数個配置されていても良い。
【００１２】
メモリセルＭＣは例えば、Ｎ型ソース／ドレイン拡散層と、電荷蓄積層である浮遊ゲート及び制御ゲートからなる積層ゲートとを有するＭＯＳトランジスタからなる。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣの閾値電圧を変化させ、データを不揮発に記憶させる。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ３１に接続され、選択トランジスタＳＴＳ、ＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを共有するＮＡＮＤセルユニットＮＵの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常、複数のブロックＢＬＫ＜０＞、ＢＬＫ＜１＞、・・・、ＢＬＫ＜Ｎ−１＞（Ｎは、１以上の整数）は、図２に示すように、ビット線ＢＬの延伸方向であるカラム方向に配列される。なお、図２ではワード線ＷＬの本数が一例として３２個の場合で説明している。しかし、ワード線ＷＬの本数もメモリセルＭＣと同様には３２本に限定されない。
【００１３】
ロウデコーダ２０は、アドレスに従ってブロックＢＬＫを選択し、選択ブロックＢＬＫ内のワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを選択し、駆動する。
【００１４】
ビット線制御回路３０は、１ページ分のセンスアンプＳＡを有する。ビット線制御回路３０及びメモリセルアレイ１０間では、１ページ単位で読み出し／書き込みデータが一括転送される。
【００１５】
カラムデコーダ４０は、書き込み／読み出しデータを１カラム分ずつ選択する。これにより、読み出し／書き込みデータについて、ビット線制御回路２０と外部入出力端子の間で、シリアルデータ転送がなされる。
【００１６】
制御回路５０は、ロウデコーダ２０、ビット線制御回路３０、カラムデコーダ４０、データ入出力バッファ６０、アドレスレジスタ７０及びウエル制御回路８０を制御し、不揮発性半導体記憶装置の種々の動作を実現している。例えば、外部制御信号（チップイネーブルＣＥｎ、書き込みイネーブルＷＥｎ、読み出しイネーブルＲＥｎ、アドレスラッチイネーブルＡＬＥ又はコマンドラッチイネーブルＣＬＥ等）と、外部入出力端子から与えられるコマンドに基づいて、データの書き込み、消去及び読み出し時の動作もその一部となる。
【００１７】
データ入出力バッファ６０は、外部入力端子から与えられるコマンド、アドレスを受信すると共に、ビット線制御回路３０から送信されたデータ或いは外部入出力端子から与えられたデータの送受信を行う。外部入出力端子から与えられたコマンド、アドレス及びデータは、それぞれ制御回路５０、ビット線制御回路３０及びアドレスレジスタ７０に送信される。
【００１８】
アドレスレジスタ７０は、データ入出力バッファ６０から受信したアドレスからロウアドレス及びカラムアドレスを生成し、それぞれロウデコーダ２０及びカラムデコーダ４０に送信する。ロウデコーダ２０及びカラムデコーダ４０は、これらロウアドレス及びカラムアドレスに基づいて、アクセス対象となるメモリセルＭＣを選択する。
【００１９】
ウエル制御回路８０は、データの消去、書き込み及び読み出しに必要な電圧をメモリセルＭＣのウエルに印加する。
【００２０】
不良ブロック検知回路９０は、製品テストの工程の１つであるウエハ・テストの後、不具合を持つブロックＢＬＫ（以下、「不良ブロック」と呼ぶ）を特定する回路である。この特定された不良ブロックのアドレス（以下、「不良ブロックアドレス」と呼ぶ）は、制御回路５０によってメモリセルアレイ１０のＲＯＭヒューズ領域に登録される。また不良ブロックの情報はＲＯＭヒューズ領域ではなくＮＡＮＤチップ１外のコントローラＣＴＬに保持してもよい。不良ブロック検知回路９０は、制御回路５０から送信されるブロック検知信号ＢＬＫＣＨＫ及びブロック選択信号ＳＥＬをロウデコーダ２０を介して受信する。不良ブロック検知回路９０は、ブロック検知信号ＢＬＫＣＨＫによって活性化し、ブロック選択信号ＳＥＬによって選択されたブロックＢＬＫが不良ブロックであるかを検知する。この検知結果は、ブロックフラグＢＬＫＦＬＡＧとして制御回路５０に送信される。
【００２１】
ここで、ブロックフラグＢＬＫＦＬＡＧは、検知対象のブロックＢＬＫが不良ブロックでなかった場合或いは検知対象の複数のブロックＢＬＫに不良ブロックが含まれていなかった場合に‘Ｈ’（例えば、電源電圧Ｖｄｄ）、検知対象のブロックＢＬＫが不良ブロックであった場合或いは検知対象の複数のブロックＢＬＫに不良ブロックが含まれていた場合に‘Ｌ’（例えば、接地電圧Ｖｓｓ）となる信号である。
【００２２】
次に、ロウデコーダ２０について詳細に説明する。
ロウデコーダ２０は、メモリセルアレイ１０のブロックＢＬＫ毎に、図３に示す単位回路２１を有する。
【００２３】
この単位回路２１は、ＰＭＯＳのトランジスタＱ１、ＮＭＯＳのトランジスタＱ２、Ｑ３、インバータＩＶ１、ＩＶ２及びＩＶ３によって構成されている。
【００２４】
このうちトランジスタＱ１、Ｑ２及びＱ３は、電源電圧Ｖｄｄ及び接地電圧Ｖｓｓ間で直列に接続されている。トランジスタＱ１及びＱ２のゲートは、共通に接続されており、ここからブロック選択信号ＳＥＬ＜ｉ＞（ｉは、０〜Ｎ−１の整数）が入力される。また、トランジスタＱ１及びＱ２の接続ノードにはインバータＩＶ１の入力が接続されている。そして、インバータＩＶ１の出力がトランスファゲートイネーブル信号ＴＥ＜ｉ＞となる。
【００２５】
ここで、トランスファゲートイネーブル信号ＴＥ＜ｉ＞は、図２に示すように、ロウデコーダ２と選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとの間にそれぞれ設けられトランスファゲートＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳを活性化させる信号であり、この信号が‘Ｈ’になるとロウデコーダ２０と選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとが電気的に接続されることになる。
【００２６】
また、インバータＩＶ２とインバータＩＶ３は、入力及び出力を相互に接続してなるラッチ回路（不良ブロック情報保持回路）を構成している。そしてインバータＩＶ２の出力がラッチ信号ＬＡＴ＜ｉ＞となり、インバータＩＶ３の出力がラッチ信号ＬＡＴ＜ｉ＞を逆にしたインバータ信号ＩＮＶ＜ｉ＞となる。このインバータ信号ＩＮＶ＜ｉ＞は、トランジスタＱ３のゲートに入力される。
【００２７】
ここで、ラッチ信号ＬＡＴ＜ｉ＞は、ブロックＢＬＫ＜ｉ＞が不良ブロックであることを示すもので、不良ブロックである場合‘Ｈ’、不良ブロックでない場合‘Ｌ’となる信号である。当然、インバータ信号ＩＮＶは、これとは逆の状態をとる。以降、このラッチ信号ＬＡＴ＜ｉ＞及びインバータ信号ＩＮＶ＜ｉ＞をブロックＢＬＫ＜ｉ＞の「不良ブロック情報」と呼ぶこともある。
続いて、単位回路２１の動作について簡単に説明しておく。
【００２８】
もし、ブロックＢＬＫ＜ｉ＞が不良ブロックでなかった場合、ラッチ信号ＬＡＴ＜ｉ＞は‘Ｌ’、インバータ信号ＩＮＶ＜ｉ＞は‘Ｈ’となっている。この状態において、制御回路５０がブロックＢＬＫ＜ｉ＞を選択すると、ブロック選択信号ＳＥＬ＜ｉ＞が‘Ｈ’であるため、インバータＩＶ１の入力は‘Ｌ’となり、トランスファゲートイネーブル信号ＴＥ＜ｉ＞は‘Ｈ’になる。その結果、トランスファゲートＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳがオン状態となり、ロウデコーダ２とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとが電気的に接続される。逆に、制御回路５０がブロックＢＬＫ＜ｉ＞を選択しなかった場合、トランスファゲートＴＧＤ、ＴＧ０〜ＴＧ３１及びＴＧＳがオフ状態となるため、ロウデコーダ２０とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとは電気的に切断される。
【００２９】
一方、もしブロックＢＬＫ＜ｉ＞が不良ブロックであった場合、ラッチ信号ＬＡＴ＜ｉ＞は‘Ｈ’、インバータ信号ＩＮＶ＜ｉ＞は‘Ｌ’となっており、トランジスタＱ３はオフ状態となっている。そのため、ブロック選択信号ＳＥＬ＜ｉ＞が‘Ｈ’になっても、トランスファゲートイネーブル信号ＴＥは‘Ｈ’にならない。その結果、ロウデコーダ２０とブロックＢＬＫ＜ｉ＞の選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳとは電気的に切断される。
【００３０】
つまり、図３に示す単位回路２１によれば、対応するブロックＢＬＫ＜ｉ＞が選択されていない場合又は不良ブロックであった場合、ロウデコーダ２０の出力電圧から選択ゲート線ＳＧＤ、ワード線ＷＬ０〜ＷＬ３１及び選択ゲート線ＳＧＳを遮断することができる。
【００３１】
次に、不良ブロック検知回路９０について詳細に説明する。
不良ブロック検知回路９０は、図４に示すように、ＰＭＯＳのトランジスタＱ１、Ｍ組（Ｍは、Ｎ以下の整数）のＮＭＯＳのトランジスタＱ２＜ｊ＞及びＱ３＜ｊ＞（ｊは、０〜Ｍ−１の整数）、並びに、ＮＭＯＳのトランジスタＱ４によって構成されている。
【００３２】
トランジスタＱ２＜ｊ＞及びＱ３＜ｊ＞は各組毎に直列接続されており、更にこれら直列接続された回路がノードＮ１及びＮ２間で並列接続されている。つまり、トランジスタＱ２＜ｊ＞及びＱ３＜ｊ＞が共にオン状態となる直列回路が１つでもあるとノードＮ１とノードＮ２は電気的に接続されることになる。また、トランジスタＱ２＜ｊ＞及びＱ３＜ｊ＞のゲートには、それぞれブロック選択信号ＳＥＬ＜ｊ＞及びラッチ信号ＬＡＴ＜ｊ＞が入力される。
【００３３】
トランジスタＱ１は、電源電圧Ｖｄｄ及びノードＮ１間に接続されており、トランジスタＱ４は、接地電圧Ｖｓｓ及びノードＮ２間に接続されている。これらトランジスタＱ１及びＱ４のゲートには、それぞれブロック検知信号ＢＬＫＣＨＫが入力される。
【００３４】
図４に示す構成によって、ノードＮ１には不良ブロック検知回路９０の出力であるブロックフラグＢＬＫＦＬＡＧが生成される。
続いて、この不良ブロック検知回路９０の動作について簡単に説明しておく。
【００３５】
例えば、１つのブロックＢＬＫ＜ｊ＞が不良ブロックであるかを検知する場合、不良ブロック検知回路９０の動作は次のようになる。
【００３６】
不良ブロック検知動作の際、制御回路５は、ブロック検知信号ＢＬＫＣＨＫを‘Ｈ’にする。これによって、ノードＮＡ１は電源電圧Ｖｄｄに接続され、ノードＮＡ２は接地電圧Ｖｓｓに接続される。
【００３７】
この状態において、ブロックＢＬＫ＜ｊ＞を選択するブロック選択信号ＢＬＫ＜ｊ＞を‘Ｈ’、その他のブロック選択信号ＳＥＬ＜ｋ＞（ｋは、ｊを除く０〜Ｍ−１の整数）を‘Ｌ’にする。これによって、トランジスタＱ２＜ｋ＞はオフ状態となり、トランジスタＱ２＜ｊ＞はオン状態となる。その結果、ノードＮ１とノードＮ２が導通するか否かは、トランジスタＱ３＜ｊ＞を制御するラッチ信号ＬＡＴ＜ｊ＞次第となる。換言すれば、ブロックフラグＢＬＫＦＬＧの状態は、検知対象となるブロックＢＬＫ＜ｊ＞の不良ブロック情報に基づいて変化することになる。
【００３８】
具体的には、ブロックＢＬＫ＜ｊ＞が不良ブロックであった場合、ブロック選択信号ＳＥＬ＜ｊ＞及びラッチ信号ＬＡＴ＜ｊ＞が‘Ｈ’になるため、トランジスタＱ２＜ｊ＞及びがＱ３＜ｊ＞が共にオン状態になり、ノードＮＡ１のレベルは、接地電圧Ｖｓｓまで引き下げられる。つまり、ブロックフラグＢＬＫＦＬＡＧは‘Ｌ’になる。
【００３９】
一方、ブロックＢＬＫ＜ｊ＞が不良ブロックでなかった場合、トランジスタＱ２＜ｊ＞がオフとなるため、ノードＮＡ１のレベルは、電源電圧Ｖｄｄのまま維持される。つまり、ブロックフラグＢＬＫＦＬＡＧは‘Ｈ’になる。
【００４０】
このように図４に示す不良ブロック検知回路９０によれば、ブロック選択信号ＢＬＫ＜ｊ＞を‘Ｈ’にすることで、ブロックＢＬＫ＜ｊ＞が不良ブロックであるかを検知することができる。
【００４１】
したがって、ｊを１から順次インクリメントしていけば全てのブロックＢＬＫに対する不良ブロック検知動作を実施することができる。
【００４２】
以上は、１つのブロックＢＬＫ＜ｊ＞に対する不良ブロック検知動作について説明したが、以下に本発明の実施形態における動作の説明を行う。図４に示す不良ブロック検知回路９０は、同時に複数のブロックＢＬＫ＜ｊ＞に対する不良ブロック検知動作も可能である。以下において、同時に不良ブロック検知動作の対象となるブロックＢＬＫ＜ｊ＞のまとまりを「ブロックグループ」と呼ぶこともある。ＮＡＮＤチップ１には、このブロックグループが複数グループ存在し、それぞれのブロックグループに対応した不良ブロック検知回路９０が配置されている。
【００４３】
例えば、ブロックＢＬＫ＜０＞〜＜Ｍ−１＞を１つのブロックグループとし、このブロックグループに不良ブロックが含まれるかを検知したい場合、ブロック検知信号ＢＬＫＣＨＫを‘Ｈ’にし、ブロック選択信号ＳＥＬ＜０＞〜＜Ｍ−１＞を‘Ｈ’にする。この場合、トランジスタＱ２＜０＞〜＜Ｍ−１＞がオン状態になる。その結果、ブロックフラグＢＬＫＦＬＡＧは、ブロックＢＬＫ＜０＞〜＜Ｍ−１＞の不良ブロック情報であるラッチ信号ＬＡＴ＜０＞〜＜Ｍ−１＞のいずれか１つでも‘Ｈ’であれば‘Ｌ’に変化し、いずれも‘Ｌ’であれば‘Ｈ’のままとなる。つまり、ブロックフラグＢＬＫＦＬＡＧの状態を参照することで、ブロックグループに不良ブロックが含まれているかを検知することができる。
【００４４】
このように、ブロックグループ内の複数のブロックＢＬＫに対応するラッチ信号ＬＡＴを個別に参照するのではなく、同時に集約的に参照することで、１つのブロックＢＬＫに対して個別に不良ブロック検知動作を順次実行する場合に比べて、処理時間を短縮することができる。
【００４５】
但し、ブロックグループ単位で不良ブロック検知動作をした場合、ブロックグループに不良ブロックが含まれているかは検知できても、どのブロックＢＬＫが不良ブロックであるかまでは検知することができない。
【００４６】
そこで、本実施形態では、製品テストの不良ブロック検知・登録の処理を図５のように進める。
【００４７】
本実施形態の製品テストでは、始めのステップＳ１において、ウエハ・テストを実施する。このウエハ・テストによって、ロウデコーダ２０の単位回路２１が有するラッチ回路には、各単位回路２１に対応するブロックＢＬＫの不良ブロック情報がラッチ信号ＬＡＴ＜ｉ＞として保持される。
【００４８】
続いて、第１検知ステップとしてブロックＢＬＫ＜０＞〜＜Ｍ−１＞からなるブロックグループを選択し、このブロックグループに対する不良ブロック検知動作を実行する（ステップＳ２）。具体的には、制御回路５０が不良ブロック検知回路９０のブロック確認信号ＢＬＫＣＨＫを‘Ｈ’にすると共に、ロウデコーダ２０からブロック選択信号と不良ブロック情報を受け取る。その結果不良ブロック検知回路９０のブロック選択信号ＳＥＬ＜０＞〜＜Ｍ−１＞が全て‘Ｈ’になる。ここで、ブロックフラグＢＬＫＦＬＡＧが‘Ｈ’（電源電圧Ｖｄｄ）であった場合、即ち、ブロックグループに不良ブロックが含まれていなかった場合、次のブロックグループに対する不良ブロック検知動作を実行するため、ステップＳ８に処理を移す。一方、ブロックフラグＢＬＫＦＬＡＧが‘Ｌ’（接地電圧Ｖｓｓ）であった場合、即ち、ブロックグループに不良ブロックがあった場合、このブロックグループのブロックＢＬＫが不良ブロックであるかを検知すべくステップＳ４に処理を移す（ステップＳ３）。
【００４９】
続いて、ステップＳ４〜Ｓ７において、第２検知ステップとして、ブロックグループ内の各ブロックＢＬＫを対象とした不良ブロック検知動作を実行する。
【００５０】
ステップＳ４では、ブロックグループ内の１つ目のブロックＢＬＫ＜０＞に対する不良ブロック検知動作を実行する。具体的には、ブロック確認信号ＢＬＫＣＨＫを‘Ｈ’にすると共に、ブロック選択信号ＳＥＬ＜０＞を‘Ｈ’、ブロック選択信号ＳＥＬ＜１＞〜＜Ｍ−１＞を‘Ｌ’にする。その結果、ブロックフラグＢＬＫＦＬＡＧが‘Ｈ’（電源電圧Ｖｄｄ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックではなかった場合、次のブロックＢＬＫ＜１＞に対する不良ブロック検知動作に処理を移す（図示せず）。一方、ブロックフラグＢＬＫＦＬＡＧが‘Ｌ’（接地電圧Ｖｓｓ）、即ち、ブロックＢＬＫ＜０＞が不良ブロックであった場合、ステップＳ５に処理を移す。
【００５１】
ステップＳ５では、ブロックＢＬＫ＜０＞のアドレスを不良ブロックアドレスとしてメモリセルアレイ１０のＲＯＭヒューズ領域に登録すべく、ブロックＢＬＫ＜０＞のアドレスをビット線制御回路３のデータラッチＤＬにセットする。
【００５２】
これらステップＳ４及びＳ５と同様に各ブロックＢＬＫに対する不良ブロック検知動作をステップＳ６及びＳ７まで順次実行する。
【００５３】
以上のステップＳ４〜Ｓ７によってブロックグループ内のどのブロックＢＬＫが不良ブロックであったかを検知することができる。
【００５４】
以降、ステップＳ２〜Ｓ７と同様の処理を、ブロックＢＬＫ＜Ｍ＞〜＜２Ｍ−１＞からなるブロックグループ（ステップＳ８）、・・・、ブロックＢＫＬ＜Ｎ−Ｍ＋１＞〜＜Ｎ−１＞からなるブロックグループ（ステップＳ９）についても実行する。
【００５５】
そして、最後に、ステップＳ１０において、データラッチＤＬに保存された不良ブロックアドレスをＲＯＭヒューズ領域に登録（記憶）する。
【００５６】
以上のフローによって、全てのブロックＢＬＫ＜０＞〜＜Ｎ−１＞に対する不良ブロック検知・検知動作が完了する。
【００５７】
このように、本実施形態では、ブロックグループ単位で不良ブロックの有無を検知する第１検知ステップと、不良ブロックが存在するブロックグループについてのみ、ブロックＢＬＫ毎に不良ブロックに該当するかを検知する第２検知ステップと組み合わせることで、全てのブロックＢＬＫを対象にブロックＢＬＫ単位で不良ブロック検知動作を実行する場合（以下、このような不良ブロック検知・登録処理を「比較例に係る不良ブロック検知・登録処理」と呼ぶ）に比べ、不良ブロック検知・登録処理を高速に実行することができる。
【００５８】
図６は、全ブロックに占める不良ブロックの割合である不良率と、不良ブロック検知・登録処理の時間との関係を示す表である。図６中の数字は、比較例に係る不良ブロック検知・登録処理の時間を１００とした場合の相対的な時間である。また、簡素化のため、１つのブロックグループには１つの不良ブロックしか出現しないことを条件に算出している。この点から、図６に示す本実施形態の処理時間は最悪値を示すものである。
【００５９】
図６に示すように、不良率が０〜５％の間では、概ね本実施形態の方が比較例に比べて短時間で処理できることが分かる。なお、例えば、不良率が３．５％以上ある場合にブロックグループのブロック数を３２とした場合、本実施形態の方が比較例よりも多くの時間を要することになる。しかし、実際のＮＡＮＤ型フラッシュメモリを考えた場合、不良率はそれほど多くないため、実用上問題となることはない。仮に、不良率が高い場合であっても、ブロックグループのブロック数をある程度小さく設定することで、比較例よりも処理時間を短くすることができる。
【００６０】
以上、本実施形態によれば、比較例に比べ、製品テストにおける不良ブロックの検知・登録を短時間に処理できる不揮発性半導体記憶装置を提供することができる。
【００６１】
［第２の実施形態］
第１の実施形態に係る不揮発性半導体記憶装置では、ブロックグループのブロック数が固定されていたが、第２の実施形態では、ブロックグループのブロック数の設定が容易な不揮発性半導体記憶装置について説明する。
【００６２】
本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置と同様の構成に対し、更に、図７に示すブロック選択信号マスク回路９１（ブロック数調整回路）を追加した構成となっている。このブロック選択信号マスク回路９１は、制御回路５０から送信されるブロック数設定信号ＢＬＫＮＵＭに応じて、不良ブロック検知回路９０のトランジスタＱ２＜ｊ＞に供給されるブロック選択信号ＳＥＬをマスクするものである。
【００６３】
例えば、ブロック数設定信号ＢＬＫＮＵＭによって、ブロックグループのブロック数を８に指定した場合、ブロック選択信号マスク回路９１は、不良ブロック検知回路９０のトランジスタＱ２に対して、ブロック選択信号ＳＥＬ＜０＞〜＜７＞については、自身に入力されたブロック選択信号ＳＥＬ＜０＞〜＜７＞をそのまま出力し、ブロック選択信号ＳＥＬ＜８＞〜＜Ｍ−１＞については、‘Ｌ’を出力する。
【００６４】
その結果、不良ブロック検知回路９０のトランジスタＱ２＜８＞〜＜Ｍ−１＞は、制御信号５０から送信されたブロック選択信号ＳＥＬ＜８＞〜＜Ｍ−１＞の状態に拘わらずオフ状態になる。つまり、不良ブロック検知動作の対象をブロックＢＬＫ＜０＞〜＜７＞の８個に限定することができる。
【００６５】
このように、ブロック選択信号マスク回路９１を付加することで、ブロックグループのブロック数を不良率に応じた最適な値に調整することができる。
【００６６】
つまり、本実施形態によれば、第１の実施形態によってもたらされる効果がより大きくなるように、ブロックグループの規模を最適に且つ容易に調整することができる不揮発性半導体記憶装置を提供することができる。
【００６７】
なお、ブロック選択信号マスク回路９１は、不良ブロック検知回路９０に含まれる構成であっても、不良ブロック検知回路９０とは別の構成であっても良い。
【００６８】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１・・・ＮＡＮＤチップ、１０・・・メモリセルアレイ、２０・・・ロウデコーダ、２１・・・ロウデコーダの単位回路、３０・・・ビット線制御回路、４０・・・カラムデコーダ、５０・・・制御回路、６０・・・データ入出力バッファ、７０・・・アドレスレジスタ、８０・・・ウエル制御回路、９０・・・不良ブロック検知回路、９１・・・ブロック選択信号マスク回路。
【図１】
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【図２】
2013065378.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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