(57)【要約】【課題】セレクタ付フリップフロップ回路の入力信号がラッチ回路へと伝播するまでに、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介するため、入力信号がラッチへと伝播するまでの時間が長い。【解決手段】セレクタ付フリップフロップ回路１００は、選択信号ＳＡ、クロック信号ＣＫおよび複数の入力データが入力され、複数の入力データのうち１つを出力するフリップフロップ回路であって、選択信号ＳＡおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する第１の論理回路１０２と、第１の制御信号ＣＡにより制御される第１のスイッチ回路１０１と、第１のスイッチ回路１０１を介して、複数の入力データから選択された一の入力データを保持する第１のラッチ回路１０３とを有する。【選択図】図１
2013065919.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号、選択信号および複数の入力データが入力され、前記複数の入力データのうち１つを出力するフリップフロップ回路であって、
前記選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、
前記第１の制御信号により制御される第１のスイッチ回路と、
前記複数の入力データから選択された一の入力データを保持するラッチ回路とを有し、
前記複数の入力データに含まれる第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播する
ことを特徴とするフリップフロップ回路。
【請求項２】
請求項１に記載のフリップフロップ回路であって、
前記第１の論理回路はＮＯＲ回路を含む
ことを特徴とするフリップフロップ回路。
【請求項３】
請求項２に記載のフリップフロップ回路であって、
前記第１のスイッチ回路は、トランスミッションゲートである
ことを特徴とするフリップフロップ回路。
【請求項４】
請求項１に記載のフリップフロップ回路であって、
前記選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、
前記第２の制御信号により制御される第２のスイッチ回路とを更に有し、
前記複数の入力データに含まれる第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播する
ことを特徴とするフリップフロップ回路。
【請求項５】
請求項４に記載のフリップフロップ回路であって、
前記第１の論理回路および前記第２の論理回路はそれぞれ、ＮＯＲ回路を含む
ことを特徴とするフリップフロップ回路。
【請求項６】
請求項４に記載のフリップフロップ回路であって、
前記第１のスイッチ回路および前記第２のスイッチ回路はそれぞれ、トランスミッションゲートである
ことを特徴とするフリップフロップ回路。
【請求項７】
請求項１に記載のフリップフロップ回路であって、
前記選択信号により制御される第３のスイッチ回路と、
前記クロック信号により制御される第４のスイッチ回路とを更に有し、
前記複数の入力データに含まれる第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播する
ことを特徴とするフリップフロップ回路。
【請求項８】
請求項７に記載のフリップフロップ回路であって、
前記第４のスイッチ回路は前記第３のスイッチ回路より後段に設置される
ことを特徴とするフリップフロップ回路。
【請求項９】
請求項７に記載のフリップフロップ回路であって、
前記第１のスイッチ回路は、トランスミッションゲートである
ことを特徴とするフリップフロップ回路。
【請求項１０】
請求項７に記載のフリップフロップ回路であって、
前記第３のスイッチ回路はスリーステートインバータである
ことを特徴とするフリップフロップ回路。
【請求項１１】
請求項７に記載のフリップフロップ回路であって、
前記第４のスイッチ回路はトランスミッションゲートである
ことを特徴とするフリップフロップ回路。
【請求項１２】
クロック信号、複数の選択信号および複数の入力データが入力され、前記複数の入力データのうち１つを出力するフリップフロップ回路であって、
前記クロック信号および前記複数の選択信号に基づいて、第１の制御信号を生成する第１の論理回路と、
前記クロック信号および前記複数の選択信号に基づいて、第２の制御信号を生成する第２の論理回路と、
前記第１の制御信号により制御される第１のスイッチ回路と、
前記第２の制御信号により制御される第２のスイッチ回路と、
前記複数の選択信号に含まれる第１の選択信号により制御される第３のスイッチ回路と、
前記クロック信号により制御される第４のスイッチ回路と、
前記複数の入力データから選択された一の入力データを保持するラッチ回路とを有し、
前記複数の入力データに含まれる第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播し、
前記複数の入力データに含まれる第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播し、
前記複数の入力データに含まれる第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播する
ことを特徴とするフリップフロップ回路。
【請求項１３】
請求項１２に記載のフリップフロップ回路であって、
前記第４のスイッチ回路は前記第３のスイッチ回路より後段に設置される
ことを特徴とするフリップフロップ回路。
【請求項１４】
請求項１２に記載のフリップフロップ回路であって、
前記第１の論理回路および前記第２の論理回路は、ＮＯＲ回路を含む
ことを特徴とするフリップフロップ回路。
【請求項１５】
請求項１２に記載のフリップフロップ回路であって、
前記第３のスイッチ回路はスリーステートインバータである
ことを特徴とするフリップフロップ回路。
【請求項１６】
請求項１２に記載のフリップフロップ回路であって、
前記第４のスイッチ回路はトランスミッションゲートである
ことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力データのうち一つを選択するセレクタ機能を有するフリップフロップ回路に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路において、データ入力部にセレクタ機能を備えたフリップフロップ回路は頻繁に使用されている。その一例として、特許文献１に記載されたセレクタ付フリップフロップ回路を図８に示す。
【０００３】
選択信号Ｓのレベルにより、ＰチャネルＭＯＳトランジスタ８０１およびＮチャネルＭＯＳトランジスタ８０２のいずれか一方が選択的にオンとなり、両トランジスタのドレインを共通接続したノードＮに、第１の入力データＤＡおよび第２の入力データＤＢのうち、選択された側の入力データが伝達される。
【０００４】
クロック信号ＣＫのレベルが論理低レベル（Ｌレベル）のときは、ＰチャネルＭＯＳトランジスタ８０３がオンとなり、ＮチャネルＭＯＳトランジスタ８０５がオフとなるため、ノードＮのデータはラッチ回路８０４に入力、保持される。クロック信号ＣＫのレベルが論理高レベル（Ｈレベル）に変化すると、ＰチャネルＭＯＳトランジスタ８０３はオフとなり、ＮチャネルＭＯＳトランジスタ８０５はオンとなるため、ラッチ回路８０４からラッチ回路８０６に信号が伝わり、保持データが出力端子Ｑより出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１２６２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図８のセレクタ付フリップフロップでは、第１および第２の入力データＤＡ、ＤＢのそれぞれは、選択信号Ｓにより制御されるＰチャネルＭＯＳトランジスタ８０１もしくはＮチャネルＭＯＳトランジスタ８０２、およびクロック信号ＣＫにより制御されるＰチャネルＭＯＳトランジスタ８０３を介してラッチ回路８０４へと伝わるため、入力データがラッチ回路８０４へと伝播するまでの時間が長くなり、半導体集積回路の動作速度を向上する上での妨げとなる。
【０００７】
そこで本発明は、少なくとも一つの入力データがラッチ回路へと伝播するまでの時間が短いセレクタ付フリップフロップを提供することにより、半導体集積回路の動作速度を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のフリップフロップ回路は、クロック信号、選択信号および複数の入力データが入力され、前記複数の入力データのうち１つを出力するフリップフロップ回路であって、前記選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、前記第１の制御信号により制御される第１のスイッチ回路と、前記複数の入力データから選択された一の入力データを保持するラッチ回路とを有し、前記複数の入力データに含まれる第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播することを特徴とする。
【０００９】
この構成により、入力データがラッチ回路へと伝播するまでの時間が短縮される。
【００１０】
また、好ましくは、前記第１の論理回路はＮＯＲ回路を含むことを特徴とする。
【００１１】
また、好ましくは、前記第１のスイッチ回路は、トランスミッションゲートであることを特徴とする。
【００１２】
また、好ましくは、前記選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、前記第２の制御信号により制御される第２のスイッチ回路とを更に有し、前記複数の入力データに含まれる第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播することを特徴とする。
【００１３】
また、好ましくは、前記選択信号により制御される第３のスイッチ回路と、前記クロック信号により制御される第４のスイッチ回路とを更に有し、前記複数の入力データに含まれる第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播することを特徴とする。
【００１４】
また、好ましくは、前記第３のスイッチ回路はスリーステートインバータであることを特徴とする。
【００１５】
また、本発明のフリップフロップ回路は、クロック信号、複数の選択信号および複数の入力データが入力され、前記複数の入力データのうち１つを出力するフリップフロップ回路であって、前記クロック信号および前記複数の選択信号に基づいて、第１の制御信号を生成する第１の論理回路と、前記クロック信号および前記複数の選択信号に基づいて、第２の制御信号を生成する第２の論理回路と、前記第１の制御信号により制御される第１のスイッチ回路と、前記第２の制御信号により制御される第２のスイッチ回路と、前記複数の選択信号に含まれる第１の選択信号により制御される第３のスイッチ回路と、前記クロック信号により制御される第４のスイッチ回路と、前記複数の入力データから選択された一の入力データを保持するラッチ回路とを有し、前記複数の入力データに含まれる第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播し、前記複数の入力データに含まれる第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播し、前記複数の入力データに含まれる第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播することを特徴とする。
【発明の効果】
【００１６】
本発明のフリップフロップ回路は、入力データがラッチ回路へ到達するまでの時間を短縮することができ、半導体集積回路の動作速度が向上する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態の基本構成の例を示す図
【図２】本発明の第１の実施形態におけるセレクタ付フリップフロップ回路図
【図３】本発明の第１の実施形態における真理値表を示す図
【図４】本発明の第２の実施形態におけるセレクタ付フリップフロップ回路図
【図５】本発明の第２の実施形態における真理値表を示す図
【図６】本発明の第３の実施形態におけるセレクタ付フリップフロップ回路図
【図７】本発明の第３の実施形態における真理値表を示す図
【図８】従来のセレクタ付フリップフロップ回路図
【発明を実施するための形態】
【００１８】
以下、本発明に係るフリップフロップ回路の実施形態を図面に基づいて詳細に説明する。
【００１９】
まず、本発明の基本構成を図１を一例として説明する。セレクタ付フリップフロップ回路１００は、後述する実施形態に共通するセレクタ付フリップフロップ回路の概略構成となっている。セレクタ付フリップフロップ回路１００は、スイッチ回路１０１、論理回路１０２およびラッチ回路１０３からなる。
【００２０】
実際のセレクタ付フリップフロップ回路１００へは複数の入力データが入力されており、図１ではそのうちの一つである第１の入力データＤＡを示す。その他の入力データは図１では図示しない。セレクタ付フリップフロップ回路１００は、複数の入力データのうちの一つを出力データＱとして出力する。セレクタ付フリップフロップ回路１００へは更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。
【００２１】
論理回路１０２は第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて制御信号ＣＡを生成する。第１の入力データＤＡは、第１の制御信号ＣＡにより制御されるスイッチ回路１０１を介してラッチ回路１０３へ伝播する。第１の選択信号が第１の入力データＤＡを選択しないときは、第１の入力データＤＡはラッチ回路１０３に伝播せず、第１の入力データＤＡ以外の入力データがラッチ回路に伝播する。ラッチ回路１０３に保持されたデータは出力データＱとして出力される。
【００２２】
この構成では、第１の入力データＤＡが、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて生成された制御信号ＣＡにより制御されるスイッチ回路１０１を介して、第１のラッチ回路１０３へ伝播する。これにより、従来のように、選択信号により制御されるスイッチ回路およびクロック信号により制御されるスイッチ回路を介してラッチ回路へと伝播する場合と比較して、第１の入力データＤＡがラッチ回路１０３に伝播するまでの時間は短縮される。
【００２３】
なお、この概略構成はあくまで一例に過ぎず、本発明はこの概略構成に限定されるものではない。
【００２４】
（第１の実施形態）
図２を用いて本発明の第１の実施形態を説明する。
【００２５】
セレクタ付フリップフロップ回路２００はセレクタ付フリップフロップ回路１００の一例である。セレクタ付フリップフロップ回路２００は２つの入力データを有し、その両方が、図１のスイッチ回路１０１に相当する構成を介して第１のラッチ回路２０７へと伝播する。第１の論理回路２０３または第２の論理回路２０４は、図１の論理回路１０２の一例である。第１のトランスミッションゲート２０５または第２のトランスミッションゲート２０６は、図１のスイッチ回路１０１の一例である。つまり、図２のセレクタ付フリップフロップ回路は、スイッチ回路１０１に相当する回路を２つ有し、論理回路１０２に相当する回路を２つ有することになる。第１のラッチ回路２０７は、図１のラッチ回路１０３の一例である。
【００２６】
セレクタ付フリップフロップ回路２００は、セレクタ付フリップフロップの外部に存在するセレクタ２０１の出力データを第１の入力データＤＡとし、セレクタ付フリップフロップの外部に存在するセレクタ２０２の出力データを第２の入力データＤＢとする。セレクタ付フリップフロップ回路２００には更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよび第２の入力データＤＢのうちどちらをラッチ回路２０７に保持するか指示する信号である。
【００２７】
第１の論理回路２０３はＮＯＲ回路と、信号の論理を反転させる素子であるインバータとからなり、第２の論理回路２０４はＮＯＲ回路からなる。第１の論理回路２０３は第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第１の制御信号ＣＡを生成する。第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート２０５を制御し、第１の入力データＤＡは第１のトランスミッションゲート２０５を介して第１のラッチ回路２０７に伝播する。第１のトランスミッションゲート２０５は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡを第１のラッチ回路２０７に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡを第１のラッチ回路２０７に非導通にさせる。
【００２８】
第２の論理回路２０４は第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第２の制御信号ＣＢを生成する。第２の制御信号ＣＢおよび第２の制御信号ＣＢの相補信号は、第２のトランスミッションゲート２０６を制御し、第２の入力データＤＢは第２のトランスミッションゲート２０６を介して第１のラッチ回路２０７に伝播する。第２のトランスミッションゲート２０６は、第２の制御信号ＣＢがＨレベルのときに第２の入力データＤＢを第１のラッチ回路２０７に導通させ、第２の制御信号ＣＢがＬレベルのときに第２の入力データＤＢを第１のラッチ回路２０７に非導通にさせる。
【００２９】
第１の選択信号ＳＡ、クロック信号ＣＫ、第１の制御信号ＣＡおよび第２の制御信号ＣＢの真理値表を図３に示す。ＨはＨレベル、ＬはＬレベルを示す。第１の制御信号ＣＡは、第１の選択信号ＳＡがＨレベルであり、かつクロック信号ＣＫがＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。第２の制御信号ＣＢは、第１の選択信号ＳＡおよびクロック信号ＣＫがともにＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡがＨレベルであり、かつクロック信号ＣＫがＬレベルであるときに第１の入力データＤＡが第１のラッチ回路２０７に導通し、第１の選択信号ＳＡおよびクロック信号ＣＫがともにＬレベルであるときに第２の入力データＤＢが第１のラッチ回路２０７に導通する。
【００３０】
第１のラッチ回路２０７に保持された第１の入力データＤＡまたは第２の入力データＤＢは、次にクロック信号ＣＫがＨレベルになるとスリーステートインバータ２０８を介して、論理が反転されて第２のラッチ回路２０９に伝播し、第２のラッチ回路を介して更に論理が反転して、最終的に第１の入力データＤＡまたは第２の入力データＤＢは出力データＱとしてセレクタ付フリップフロップ回路２００から出力される。
【００３１】
この様に、第１の実施形態では、第１の入力データＤＡが、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて生成される第１の制御信号ＣＡにより制御される第１のトランスミッションゲート２０５を介して第１のラッチ回路２０７に伝播する。これにより、従来のように、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路２０７に到達するまでの時間を短くする効果を得る事ができる。
【００３２】
なお、第１の実施形態ではセレクタ付フリップフロップ回路２００は、セレクタ付フリップフロップ回路２００の外部に存在するセレクタ２０１の出力データＤＡを第１の入力データとし、セレクタ付フリップフロップの外部に存在するセレクタ２０２の出力データＤＢを第２の入力データとするとしたが、実際には入力データはこれに限定されない。また、第１の実施形態では第１の論理回路２０３はＮＯＲ回路とインバータからなり、第２の論理回路２０４はＮＯＲ回路からなるものとしたが、実際には他の回路構成であってもよい。また、第１の実施形態ではスイッチ回路を第１のトランスミッションゲート２０５および第２のトランスミッションゲート２０６としたが、実際には他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。第１のラッチ回路２０７、第２のラッチ回路２０９は、第１の実施形態の構成に限定されない。スリーステートインバータ２０８は、ＭＯＳトランジスタ、トランスミッションゲートなどの構成であってもよい。
【００３３】
（第２の実施形態）
図４を用いて本発明の第２の実施形態を説明する。
【００３４】
セレクタ付フリップフロップ回路４００はセレクタ付フリップフロップ回路１００の一例である。セレクタ付フリップフロップ回路４００は２つの入力データを有し、その一方が、図１のスイッチ回路１０１に相当する構成を介して第１のラッチ回路４０７へと伝播する。第１の論理回路４０４は図１の論理回路１０２の一例である。第１のトランスミッションゲート４０６は図１のスイッチ回路１０１の一例である。第１のラッチ回路４０７は、図１のラッチ回路１０３の一例である。
【００３５】
セレクタ付フリップフロップ回路４００は、セレクタ付フリップフロップの外部に存在するセレクタ４０１の出力データを第１の入力データＤＡとし、スキャンテスト用の信号であるスキャンイン信号ＤＣが更に入力される。セレクタ付フリップフロップ回路４００には更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよびスキャンイン信号ＤＣのうちどちらを第１のラッチ回路４０７に保持するか指示する信号である。セレクタ付フリップフロップ回路４００は、スキャンテストを実施する際には第１の選択信号ＳＡによりスキャンイン信号ＤＣを選択してスキャンテスト動作をさせ、スキャンテストを実施しない際には第１の選択信号ＳＡにより第１の入力データＤＡを選択して通常動作をさせることが可能なスキャンフリップフロップである。
【００３６】
スキャンイン信号ＤＣは、インバータ４０３、スリーステートインバータ４０２および第２のトランスミッションゲート４０５を介して第１のラッチ回路４０７へと伝播する。スリーステートインバータ４０２は、第１の選択信号ＳＡがＨレベルのときにスキャンイン信号ＤＣの相補信号を第２のトランスミッションゲート４０５に導通させ、第１の選択信号ＳＡがＬレベルのときにスキャンイン信号ＤＣの相補信号を第２のトランスミッションゲート４０５に非導通にさせる。第２のトランスミッションゲート４０５はクロック信号ＣＫにより制御され、クロック信号がＬレベルのとき導通状態となり、クロック信号がＨレベルのとき非導通状態となる。つまり、選択信号ＳＡがＨレベルおよびクロック信号がＬレベルのとき、スキャンイン信号ＤＣの相補信号は第１のラッチ回路４０７へと伝播する。
【００３７】
第１の論理回路４０４は第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第１の制御信号ＣＡを生成するＮＯＲ回路である。第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート４０６を制御し、第１の入力データＤＡは第１のトランスミッションゲート４０６を介して第１のラッチ回路４０７に伝播する。第１のトランスミッションゲート４０６は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡの相補信号を第１のラッチ回路４０７に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡの相補信号を第１のラッチ回路４０７に非導通にさせる。
【００３８】
第１の選択信号ＳＡ、クロック信号ＣＫおよび第１の制御信号ＣＡの真理値表を図５に示す。第１の制御信号ＣＡは、第１の選択信号ＳＡがＬレベルであり、かつクロック信号ＣＫがＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡがＬレベルであり、かつクロック信号ＣＫがＬレベルであるときに第１の入力データＤＡの相補信号が第１のラッチ回路４０７に伝播する。
【００３９】
第１のラッチ回路４０７に保持された第１の入力データＤＡの相補信号またはスキャンイン信号ＤＣの相補信号は、次にクロック信号ＣＫがＨレベルになるとＰチャネルＭＯＳトランジスタ４０８を介して第２のラッチ回路４０９に伝播し、第２のラッチ回路４０９を介して論理が反転されて、最終的に第１の入力データＤＡまたはスキャンイン信号ＤＣは出力データＱとしてセレクタ付フリップフロップ回路４００から出力される。
【００４０】
この様に、第２の実施形態では、第１の入力データＤＡが、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて生成される第１の制御信号ＣＡにより制御される第１のトランスミッションゲート４０６を介して第１のラッチ回路４０７に伝播する。これにより、従来のように、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路４０７に伝播するまでの時間を短くする効果を得る事ができる。
【００４１】
第２の実施形態において、スキャンイン信号ＤＣが第１のラッチ回路４０７に伝播するまでにかかる時間を短くする必要性は低い。そのため、第１の選択信号ＳＡにより制御されるスリーステートインバータ４０２と、クロック信号ＣＫにより制御される第２のトランスミッションゲート４０５とを介して、スキャンイン信号ＤＣが第１のラッチ回路４０７に伝播することとした。この構成により、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて新たな信号を生成するための論理回路が必要でなくなるため、セレクタ付フリップフロップ回路４００の小面積化を図ることが出来る。
【００４２】
入力データがラッチに伝播するまでの時間を短くする必要がある場合は、選択信号とクロック信号とに基づいて生成される制御信号により制御されるスイッチ回路を介して入力データがラッチ回路に伝播するように回路を構成し、入力データがラッチに伝播するまでの時間を短くする必要性が低い場合は、従来のように制御信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介してラッチ回路に伝播するように回路を構成することで、セレクタ付フリップフロップ回路の面積増加を抑えつつ、高速化を実現することができる。
【００４３】
なお、第２の実施形態ではセレクタ付フリップフロップ回路４００は、セレクタ付フリップフロップ回路４００の外部に存在するセレクタ４０１の出力データを第１の入力データＤＡとし、更にスキャンイン信号ＤＣが入力されるとしたが、実際には入力データはこれに限定されない。また、第２の実施形態では第１の論理回路４０４はＮＯＲ回路からなり、第２の論理回路２０４はＮＯＲ回路からなるものとしたが、実際には他の回路構成であってもよい。また、第２の実施形態ではスイッチ回路を第１のトランスミッションゲート４０６および第２のトランスミッションゲート４０５としたが、実際には他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。第１のラッチ回路４０７、第２のラッチ回路４０９は、第２の実施形態の構成に限定されない。ＰチャネルＭＯＳトランジスタ４０８は、スリーステートインバータ、トランスミッションゲートなどの構成であってもよい。
【００４４】
（第３の実施形態）
図６を用いて本発明の第３の実施形態を説明する。
【００４５】
セレクタ付フリップフロップ回路６００はセレクタ付フリップフロップ回路１００の一例である。セレクタ付フリップフロップ回路６００は３つの入力データを有し、そのうち２つの入力データが、図１のスイッチ回路１０１に相当する構成を介して第１のラッチ回路６０９へと伝播する。第１の論理回路６０１または第２の論理回路６０２は、図１の論理回路１０２の一例である。第１のトランスミッションゲート６０７または第２のトランスミッションゲート６０８は、図１のスイッチ回路１０１の一例である。つまり、図６のフリップフロップ回路は、図１のスイッチ回路１０１に相当する回路を２つ有し、図１の論理回路１０２に相当する回路を２つ有することになる。第１のラッチ回路６０９は、図１のラッチ回路１０３の一例である。
【００４６】
セレクタ付フリップフロップ回路６００には、第１の入力データＤＡと、第２の入力データＤＢと、スキャンテスト用の信号であるスキャンイン信号ＤＣとが入力される。セレクタ付フリップフロップには更に、第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよび第２の入力データＤＢと、スキャンイン信号ＤＣとのうちどちらを第１のラッチ回路６０９に保持するか指示する信号である。セレクタ付フリップフロップ回路６００は、スキャンテストを実施する際には第１の選択信号ＳＡによりスキャンイン信号ＤＣを選択してスキャンテスト動作をさせ、スキャンテストを実施しない際には第１の選択信号ＳＡにより第１の入力データＤＡおよび第２の入力データＤＢを選択して通常動作をさせることが可能なスキャンフリップフロップである。第２の選択信号ＳＢは、第１の入力データＤＡおよび第２の入力データＤＢのうちどちらを第１のラッチ回路６０９に保持するか指示する信号である。
【００４７】
スリーステートインバータ６０３は、第１の選択信号ＳＡがＨレベルのときにスキャンイン信号ＤＣの相補信号を第３のトランスミッションゲート６０６に導通させ、第１の選択信号ＳＡがＬレベルのときにスキャンイン信号ＤＣの相補信号を第３のトランスミッションゲート６０６に非導通にさせる。第３のトランスミッションゲート６０６はクロック信号ＣＫにより制御され、クロック信号ＣＫがＬレベルのとき導通状態となり、クロック信号ＣＫがＨレベルのとき非導通状態となる。つまり、選択信号ＳＡがＨレベルおよびクロック信号ＣＫがＬレベルのとき、スキャンイン信号ＤＣの相補信号は第１のラッチ回路６０９へと伝播する。
【００４８】
第１の論理回路６０１はＮＯＲ回路からなり、第２の論理回路６０２はＮＯＲ回路とインバータからなる。第１の論理回路６０１は第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫに基づいて第１の制御信号ＣＡを生成する。第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート６０７を制御し、第１の入力データＤＡはインバータ６０４、第１のトランスミッションゲート６０７を介して第１のラッチ回路６０９に伝播する。第１のトランスミッションゲート６０７は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡを第１のラッチ回路６０９に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡを第１のラッチ回路６０９に非導通にさせる。
【００４９】
第２の論理回路６０２は第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫに基づいて第２の制御信号ＣＢを生成する。第２の制御信号ＣＢおよび第２の制御信号ＣＢの相補信号は、第２のトランスミッションゲート６０８を制御し、第２の入力データＤＢはインバータ６０５、第２のトランスミッションゲート６０８を介して第１のラッチ回路６０９に伝播する。第２のトランスミッションゲート６０８は、第２の制御信号ＣＢがＨレベルのときに第２の入力データＤＡを第１のラッチ回路６０９に導通させ、第２の制御信号ＣＢがＬレベルのときに第２の入力データＤＢを第１のラッチ回路６０９に非導通にさせる。
【００５０】
第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫ、第１の制御信号ＣＡおよび第２の制御信号ＣＢの真理値表を図７に示す。第１の制御信号ＣＡは、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫが全てＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。第２の制御信号ＣＢは、第１の選択信号ＳＡおよびクロック信号ＣＫがＬレベルであり、かつ第２の選択信号ＳＢがＨレベルのときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫが全てＬレベルであるときに第１の入力データＤＡの相補信号が第１のラッチ回路６０９に伝播し、第１の選択信号ＳＡおよびクロック信号ＣＫがＬレベルであり、かつ第２の選択信号ＳＢがＨレベルのときに第２の入力データＤＢの相補信号が第１のラッチ回路６０９に伝播する。
【００５１】
第１のラッチ回路６０９に保持された第１の入力データＤＡの相補信号、第２の入力データＤＢの相補信号またはスキャンイン信号ＤＣの相補信号は、次にクロック信号ＣＫがＨレベルになるとスリーステートインバータ６１０を介して、論理が反転されて第２のラッチ回路６１１に伝播し、第２のラッチ回路６１１を介して更に論理が反転され、インバータ６１２を介して更に論理が反転されて、最終的に、第１の入力データＤＡ、第２の入力データＤＢまたはスキャンイン信号ＤＣは出力データＱとしてセレクタ付フリップフロップ回路６００から出力される。
【００５２】
この様に、第３の実施形態では、第１の入力データＤＡが、第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫに基づいて生成される第１の制御信号ＣＡにより制御される第１のトランスミッションゲート６０７を介して第１のラッチ回路６０９に伝播する。これにより、従来のように、選択信号により制御されるスイッチ回路と、クロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路６０９に到達するまでの時間を短くする効果を得る事ができる。
【００５３】
第３の実施形態において、スキャンイン信号ＤＣが第１のラッチ回路６０９に伝播するまでにかかる時間を短くする必要性は低い。そのため、第１の選択信号ＳＡにより制御されるスリーステートインバータ６０３と、クロック信号ＣＫにより制御される第３のトランスミッションゲート６０６とを介して第１のラッチ回路６０９に伝播することとした。この構成により、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて新たな信号を生成するための論理回路が必要でなくなるため、セレクタ付フリップフロップ回路６００の小面積化を図ることが出来る。
【００５４】
入力データがラッチに伝播するまでの時間を短くする必要がある場合は、選択信号とクロック信号とに基づいて生成される制御信号により制御されるスイッチ回路を介して入力データがラッチ回路に伝播するように回路を構成し、入力データがラッチに伝播するまでの時間を短くする必要性が低い場合は、従来のように制御信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介してラッチ回路に伝播するように回路を構成することで、セレクタ付フリップフロップ回路の面積増加を抑えつつ、高速化を実現することができる。
【００５５】
なお、第３の実施形態においては、第１ならびに第２の入力データＤＡ、ＤＢ、およびスキャンイン信号ＤＣの３つの信号のうち一つが第１のラッチ回路６０９に伝播するとしたが、選択の対象となる信号の数は４以上であっても良い。その場合には、３以上の複数の選択信号とクロック信号に基づき制御信号を生成することとなる。第３の実施形態では第１の論理回路４０４はＮＯＲ回路からなり、第２の論理回路２０４はＮＯＲ回路からなるものとしたが、実際には他の回路構成であってもよい。また、第３の実施形態ではスイッチ回路を第１のトランスミッションゲート６０７および第２のトランスミッションゲート６０８としたが、実際には他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。第１のラッチ回路６０９、第２のラッチ回路６１１は、第３の実施形態の構成に限定されない。スリーステートインバータ６１０は、ＰチャネルＭＯＳトランジスタ、トランスミッションゲートなどの構成であってもよい。
【産業上の利用可能性】
【００５６】
本発明は、高速な半導体集積回路に用いるフリップフロップ回路として有用である。
【符号の説明】
【００５７】
１００、２００、４００、６００  セレクタ付フリップフロップ回路
１０１  スイッチ回路
１０２  論理回路
１０３  ラッチ回路
２０１、２０２、４０１  セレクタ付フリップフロップ回路の外部にあるセレクタ
２０３、４０４、６０１  第１の論理回路
２０４、６０２  第２の論理回路
２０５、４０６、６０７  第１のトランスミッションゲート
２０６、４０５、６０８  第２のトランスミッションゲート
２０７、４０７、６０９  第１のラッチ回路
２０８、４０２、６０３、６１０  スリーステートインバータ
２０９、４０９、６１１  第２のラッチ回路
４０３、６０４、６０５、６１２  インバータ
４０８  ＰチャネルＭＯＳトランジスタ
６０６  第３のトランスミッションゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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