(57)【要約】【課題】大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制すること。【解決手段】Ｓｉ基板またはＳｉＣ基板と前記Ｓｉ基板またはＳｉＣ基板上に形成された窒化物半導体層とを有し、かつ高周波信号がゲート端子に入力されるＦＥＴ１０からなるパワーアンプ１１と、前記パワーアンプのドレインアイドル電流を検出する検出部１２と、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧を前記パワーアンプのゲート端子に出力し、前記検出されたドレインアイドル電流が所定値以上の場合は、固定値のゲートバイアス電圧を前記パワーアンプのゲート端子に出力する制御部１４と、を具備する増幅回路【選択図】図４
2013009200.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板またはＳｉＣ基板と前記Ｓｉ基板またはＳｉＣ基板上に形成された窒化物半導体層とを有し、かつ高周波信号がゲート端子に入力されるＦＥＴからなるパワーアンプと、
前記パワーアンプのドレインアイドル電流を検出する検出部と、
前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧を前記パワーアンプのゲート端子に出力し、前記検出されたドレインアイドル電流が所定値以上の場合は、固定値のゲートバイアス電圧を前記パワーアンプのゲート端子に出力する制御部と、
を具備することを特徴とする増幅回路。
【請求項２】
制御部は、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流が所定値となるように前記パワーアンプのゲート端子に前記ゲートバイアス電圧を出力することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記検出部は、前記ドレインアイドル電流が前記所定値の場合前記固定値を、前記ドレインアイドル電流が前記所定値より大きい場合前記固定値より負側の電圧を、前記ドレインアイドル電流が前記所定値より小さい場合前記固定値より正側の電圧を、それぞれ前記制御部に出力し、
前記制御部は、前記検出部からの入力電圧が、前記固定値より負側の場合前記固定値を、前記固定値より正側の場合前記入力電圧を、前記ゲートバイアス電圧として出力することを特徴とする請求項１記載の増幅回路。
【請求項４】
前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧であることを特徴とする請求項１から３のいずれか一項記載の増幅回路。
【請求項５】
前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備することを特徴とする請求項１から３のいずれか一項記載の増幅回路。
【請求項６】
ＳｉまたはＳｉＣからなる基板と、
前記基板上に形成された窒化物半導体層と、
前記窒化物半導体層上に形成された、ゲート電極、ソース電極およびドレイン電極と、
前記ドレイン電極と接続され、ドレインアイドル電流を含むドレイン電流を出力するドレイン端子と、
前記ゲート電極と接続され、高周波信号が入力するとともに、前記ドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧が印加され、前記ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加されるゲート端子と、
前記ソース電極と接続され、グランドに接続されるソース端子と、
を具備することを特徴とする窒化物半導体装置。
【請求項７】
前記ゲート電極は、前記窒化物半導体層の上面において、前記ソース電極と前記ドレイン電極との間に配置されてなることを特徴とする請求項６記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路および窒化物半導体装置に関し、例えば、ドレインアイドル電流に応じゲートバイアス電圧を制御する増幅回路および窒化物半導体装置に関する。
【背景技術】
【０００２】
近年の携帯電話用基地局等においては、高出力かつ高効率な高周波増幅回路が求められている。シリコンまたはＧａＡｓを用いた増幅回路に代わりＧａＮ等の窒化物半導体を用いた高周波増幅回路が用いられはじめている。窒化物半導体を用いた増幅回路は、高電圧動作、高電流密度動作が可能であり、高熱伝導性の基板を選択することもできる。このように、窒化物半導体を用いた増幅回路は、高出力高周波増幅回路として優れている。
【０００３】
特許文献１には、増幅回路のアイドル電流を自動設定する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５４０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体を用い増幅回路においては、ドレインアイドル電流が、例えば大電力を入力するストレスにより変動する。これをＩｄｓｑドリフトという。これにより、例えば、大電力と小電力との信号を交互に入力するようなバースト動作において、大電力入力後にゲインの低下またはひずみ特性の劣化が生じる。Ｉｄｓｑドリフトを抑制するために単純にフィードバック制御したのでは、大電力入力時に、出力電力の低下またはゲインの低下が生じる。
【０００６】
本発明は、上記課題に鑑みなされたものであり、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明はＳｉ基板またはＳｉＣ基板と前記Ｓｉ基板またはＳｉＣ基板上に形成された窒化物半導体層とを有し、かつ高周波信号がゲート端子に入力されるＦＥＴからなるパワーアンプと、前記パワーアンプのドレインアイドル電流を検出する検出部と、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧を前記パワーアンプのゲート端子に出力し、前記検出されたドレインアイドル電流が所定値以上の場合は、固定値のゲートバイアス電圧を前記パワーアンプのゲート端子に出力する制御部と、を具備することを特徴とする増幅回路である。本発明によれば、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。
【０００８】
上記構成において、制御部は、前記検出されたドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流が所定値となるように前記パワーアンプのゲート端子に前記ゲートバイアス電圧を出力する構成とすることができる。
【０００９】
上記構成において、前記検出部は、前記ドレインアイドル電流が前記所定値の場合前記固定値を、前記ドレインアイドル電流が前記所定値より大きい場合前記固定値より負側の電圧を、前記ドレインアイドル電流が前記所定値より小さい場合前記固定値より正側の電圧を、それぞれ前記制御部に出力し、前記制御部は、前記検出部からの入力電圧が、前記固定値より負側の場合前記固定値を、前記固定値より正側の場合前記入力電圧を、前記ゲートバイアス電圧として出力する構成とすることができる。
【００１０】
上記構成において、前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記ゲートバイアス電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧である構成とすることができる。
【００１１】
上記構成において、前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備する構成とすることができる。
【００１２】
本発明は、ＳｉまたはＳｉＣからなる基板と、前記基板上に形成された窒化物半導体層と、前記窒化物半導体層上に形成された、ゲート電極、ソース電極およびドレイン電極と、前記ドレイン電極と接続され、ドレインアイドル電流を含むドレイン電流を出力するドレイン端子と、前記ゲート電極と接続され、高周波信号が入力するとともに、前記ドレインアイドル電流が所定値より小さい場合は、前記ドレインアイドル電流に応じたゲートバイアス電圧が印加され、前記ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加されるゲート端子と、前記ソース電極と接続され、グランドに接続されるソース端子と、を具備することを特徴とする窒化物半導体装置である。
【００１３】
上記構成において、前記ゲート電極は、前記窒化物半導体層の上面において、前記ソース電極と前記ドレイン電極との間に配置されてなる構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、大電力入力時に、出力電力の低下またはゲインの低下を抑制し、かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例１に係る増幅回路の回路図である。
【図２】図２は、増幅回路に用いられるＦＥＴの断面図である。
【図３】図３は、比較例１における時間に対するドレイン電流等を示す模式図である。
【図４】図４は、実施例１に係る増幅回路のブロック図である。
【図５】図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、Ｉｄｓｑドリフトがない場合の例である。
【図６】図６は、実施例１における時間に対するドレイン電流等を示す模式図であり、Ｉｄｓｑドリフトがある場合の例である。
【図７】図７は、実施例１に係る増幅回路の例を示す回路図である。
【図８】図８（ａ）および図８（ｂ）は、比較例１および実施例１に係る増幅回路における時間に対するドレイン電流およびゲインを示す図である。
【図９】図９は、実施例２に係る増幅回路のブロック図である。
【図１０】図１０は、実施例３に係る増幅回路のブロック図である。
【図１１】図１１は、実施例４に係る増幅回路のブロック図である。
【発明を実施するための形態】
【００１６】
まず、Ｉｄｓｑドリフトについて、比較例に係る増幅回路を用い説明する。Ｉｄｓｑはドレインアイドル電流を示している。ドレインアイドル電流とは、ＦＥＴのゲート端子に対して、無信号あるいは小信号が入力されたときに流れるドレイン電流である。図１は、比較例１に係る増幅回路の回路図である。比較例１に係る増幅回路１０１は、ＦＥＴ（Field Effect Transistor）を用いた増幅回路である。パワーアンプ１１が窒化物半導体からなるＦＥＴ１０から形成されている。ＦＥＴ１０のソース端子Ｓは接地されている。ＦＥＴ１０のゲート端子Ｇには、入力端子Ｔｉｎから高周波信号が入力される。入力端子Ｔｉｎには、チョークインダクタＬ１を介し第２電源ＶＧが接続される。ノイズカット用のキャパシタＣ１が、インダクタＬ１と第２電源ＶＧとの間のノードとグランド間に接続されている。ＦＥＴ１０のドレイン端子Ｄから出力された高周波信号は出力端子Ｔｏｕｔから出力される。出力端子Ｔｏｕｔには、チョークインダクタＬ２を介し第１電源ＶＤが接続される。ノイズカット用のキャパシタＣ２が、インダクタＬ２と第１電源ＶＤとの間のノードとグランド間に接続されている。
【００１７】
図２は、増幅回路に用いられるＦＥＴの断面図である。図２のように、基板４０上に、バッファ層４２、電子走行層４４、電子供給層４６およびキャップ層４８が順次形成され窒化物半導体層５０を形成している。基板４０は、例えばＳｉＣ、サファイアまたはＳｉからなる基板である。バッファ層４２は、例えば膜厚が３００ｎｍのＡｌＮ層である。電子走行層４４は、例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層４６は、例えば膜厚が２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層４８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。窒化物半導体層５０上にゲート電極５４、ソース電極５２およびドレイン電極５６が形成されている。ゲート電極５４は、窒化物半導体層５０の上面において、ソース電極５２とドレイン電極５６の間に配置されている。ソース電極５２およびドレイン電極５６は、例えば窒化物半導体層５０側からＴａ層およびＡｌ層から形成されている。ゲート電極５４は、例えば窒化物半導体層５０側からＮｉ層およびＡｕ層から形成されている。ゲート電極５４を覆うように、窒化物半導体層５０上に例えば窒化シリコン膜からなる絶縁膜５８が形成されている。窒化物半導体層５０は、上記各層に限られない。例えば、窒化物半導体層５０としてＩｎＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＡｌＮなどを用いることもできる。
【００１８】
例えば、図２に示した窒化物半導体層５０を用いたＦＥＴにおいては、基板４０と窒化物半導体層５０との異種の材料を接合している。このため、接合面または接合面の近傍の窒化物半導体層５０に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、Ｉｄｓｑドリフトが生じる。深い電子トラップは、異種材料の接合に起因する空孔または不純物により形成されるものと考えられている。このように、Ｉｄｓｑドリフトは、窒化物半導体層５０を用いた半導体装置特有の現象である。
【００１９】
図３は、比較例１における時間に対するドレイン電流等を示す模式図である。ここで、ドレイン電流は、インダクタＬ２より第１電源ＶＤ側の電流であり、高周波信号に対し十分周波数の低い直流成分のドレインアイドル電流である。またゲートバイアス電圧Ｖｇは、インダクタＬ１より第２電源ＶＧ側の電圧であり、高周波信号に対し十分周波数の低い直流成分のゲートバイアス電圧である。図３を参照し、比較例１においては、ゲートバイアス電圧Ｖｇは例えば−２Ｖで一定である。時間ｔ０からｔ１までは、ＦＥＴ１０のドレイン電流Ｉｄは例えば１５０ｍＡ、ＦＥＴ１０の閾値電圧Ｖｔｈは例えば−１．５Ｖである。この状態は、高周波信号が入力されていない状態か小電力の高周波信号が入力されている状態に対応する。時間ｔ１からｔ２の間に入力端子Ｔｉｎに大電力の高周波信号が入力する。大電力の高周波信号が入力しなくなった時間ｔ２において、ドレイン電流Ｉｄは、例えば４０ｍＡに低下する。また、閾値電圧は例えば−２．２Ｖとなる。その後ドレイン電流Ｉｄおよび閾値電圧Ｖｔｈは、元の値であるそれぞれ１５０ｍＶおよび−２．５Ｖに回復する。このように、大電力の高周波信号が入力することにより、ドレインアイドル電流がドリフトする。このとき、閾値電圧Ｖｔｈもドリフトする。これらのドリフトは図３中に太実線で示した。
【００２０】
以下に図３のようにＩｄｓｑドリフト現象を抑制する実施例について説明する。
【実施例１】
【００２１】
図４は、実施例１に係る増幅回路のブロック図である。図４のように、図１と比べ、実施例１に係る増幅回路１００は、抵抗Ｒ１、検出部１２、制御部１４、出力部１６およびスイッチ１８を備えている。インダクタＬ２と第１電源ＶＤとの間に抵抗Ｒ１が直列に接続されている。検出部１２は、抵抗Ｒ１の両端の電位差からパワーアンプ１１のドレインアイドル電流をドレイン電流Ｉｄとして検出する。検出部１２は、制御部１４に電圧Ｖａを出力する。制御部１４は、検出されたドレイン電流Ｉｄが所定値より小さい場合は、ドレイン電流Ｉｄに応じたゲートバイアス電圧Ｖｇを出力部１６を介しパワーアンプ１１のゲート端子Ｇに出力する。一方、検出されたドレイン電流Ｉｄが所定値以上の場合は、固定値のゲートバイアス電圧Ｖｇを出力部１６を介しパワーアンプ１１のゲート端子Ｇに出力する。出力部１６は、制御部１４の出力電圧Ｖｂをゲートバイアス電圧Ｖｇとしてパワーアンプ１１のＦＥＴ１０のゲート端子Ｇに印加する。スイッチ１８は、ＦＥＴ１０のゲート端子Ｇを、出力部１６の出力と第２電源ＶＧとに切り替える。増幅回路１００の初期調整の際に、スイッチ１８はゲート端子Ｇを第２電源ＶＧに接続する。増幅回路１００の動作時は、スイッチ１８はゲート端子Ｇを出力部１６の出力に接続する。その他の構成は比較例１の図１と同じであり説明を省略する。
【００２２】
図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、Ｉｄｓｑドリフトがない場合の例である。ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。出力電圧Ｖａ、出力電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０において、ドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、検出部１２の出力電圧Ｖａ、制御部１４の出力電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、それぞれ例えば１５０ｍＡ、−２．５Ｖ、−２Ｖ、−２および−２Ｖである。図３と同様に、時間ｔ１とｔ２との間に入力端子Ｔｉｎに大電力の高周波信号が入力される。時間ｔ１とｔ２との間においては、ドレイン電流の直流成分が大きくなるためドレイン電流Ｉｄが大きくなる。このため、検出部１２の出力電圧Ｖａは例えば−２．３Ｖとなる。しかし、制御部１４の出力は−２Ｖのままである。このため、ゲートバイアス電圧Ｖｇは−２Ｖである。時間ｔ２後にドレイン電流Ｉｄのドリフトが生じていないため、各値は時間ｔ０の値に戻る。
【００２３】
図５において、大電力の信号が入力する時間ｔ１とｔ２との間において、ドレイン電流Ｉｄは大きくなる。このため、検出部１２の出力電圧Ｖａは、例えば−２Ｖから−２．３Ｖに変化する。しかしながら、制御部１４は、電圧Ｖａがドレイン電流Ｉｄが所定値（例えば１５０ｍＡ）より大きくなることを示す場合、出力電圧Ｖｂとして固定値（例えば−２Ｖ）を出力する。よって、大電力の信号が入力する時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇは変化しない。仮に、大電力の信号が入力する時間ｔ１とｔ２との間において、制御部１４がドレイン電流Ｉｄに応じ出力電圧Ｖｂを変化させると、ゲートバイアス電圧Ｖｇが変化する。これにより、増幅回路１０２の最大出力電圧の低下、ゲインの低下、またはエラー率の劣化等を招いてしまう。実施例１によれば、時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇが変化しないことにより、増幅回路１０２の出力電力の低下、ゲインの低下、またはエラー率の劣化等を抑制できる。
【００２４】
図６は、実施例１における時間に対するドレイン電流等を示す模式図であり、Ｉｄｓｑドリフトがある場合の例である。ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。出力電圧Ｖａ、出力電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０におけるドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、検出部１２の出力電圧Ｖａ、制御部１４の出力電圧Ｖｂおよびゲートバイアス電圧Ｖｇは、図５と同じである。時間ｔ２の後、閾値電圧Ｖｔｈが例えば−２．２Ｖとなり、その後徐々に−２．５Ｖに戻る。ドレイン電流ＩｄがＩｄｓｑドリフトにより小さくなるため、検出部１２は、ドレイン電流Ｉｄの低下を検出し、出力電圧Ｖａとして例えば−１．７Ｖを出力する。制御部１４は、ドレイン電流が所定値（例えば１５０ｍＡ）より小さいためドレイン電流Ｉｄに応じ出力電圧Ｖｂを制御する。制御部１４は、出力電圧Ｖｂとして例えば−１．７Ｖを出力する。出力部１６は、ゲートバイアス電圧として例えば−１．７Ｖを出力する。これにより、ＦＥＴ１０のドレイン電流Ｉｄが大きくなり、結果としてドレイン電流Ｉｄは変化しない。閾値電圧Ｖｔｈが例えば−２．２Ｖから徐々に−２．５Ｖに戻るに従い、電圧Ｖａ、ＶｂおよびＶｇは、例えば−１．７Ｖから徐々に−２Ｖに戻る。
【００２５】
以上のように、実施例１によれば、検出部１２は、パワーアンプ１１のドレインアイドル電流を検出する。制御部１４は、検出されたドレインアイドル電流が所定値より小さい場合（図６の時間ｔ２以降）は、ドレインドレイン電流に応じたゲートバイアス電圧Ｖｇをパワーアンプ１１に出力する。これにより、Ｉｄｓｑドリフトが発生しドレインアイドル電流が所定値より小さい場合、ドレインドレイン電流に応じたゲートバイアス電圧Ｖｇをパワーアンプ１１に出力することができる。一方、検出されたドレインアイドル電流が所定値以上の場合（図５、図６の時間ｔ１とｔ２との間）は、固定値のゲートバイアス電圧Ｖｇをパワーアンプ１１に出力する。よって、大電力入力時に、出力電力の低下またはゲインの低下を抑制することができる。かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。
【００２６】
また、制御部１４は、検出されたドレインアイドル電流が所定値（図６では、１５０ｍＡ）より小さい場合は、ドレインアイドル電流が所定値（図６では、１５０ｍＡ）となるようにパワーアンプ１１のゲート端子Ｇにゲートバイアス電圧Ｖｇを出力する。これにより、Ｉｄｓｑドリフトが生じた場合、ドレインアイドル電流を所定値に一定とすることができる。
【００２７】
さらに、検出部１２は、ドレインアイドル電流が所定値（図６では１５０ｍＡ）の場合、固定値（図６では−２Ｖ）を出力電圧Ｖａとして制御部１４に出力する。検出部１２は、ドレインアイドル電流が所定値（図６では１５０ｍＡ）より大きい場合、固定値（図６では−２Ｖ）より負側の電圧（図６では−２．３Ｖ）を出力電圧Ｖａとして制御部１４に出力する。検出部１２は、ドレインアイドル電流が所定値（図６では１５０ｍＡ）より小さい場合、固定値（図６では−２）より正側の電圧（図６では−１．７Ｖ）を、出力電圧Ｖａとして制御部１４に出力する。
【００２８】
制御部１４は、検出部１２からの入力が、固定値（図６では−２Ｖ）より負側（図６では−２．３Ｖ）の場合固定値（図６では−２Ｖ）を電圧Ｖｂとして出力し、出力部１６がゲートバイアス電圧Ｖｇとして固定値（図６では−２Ｖ）をパワーアンプ１１に出力する。一方、制御部１４は、検出部１２からの入力が、固定値（図６では−２Ｖ）より正側（図６では−１．７Ｖ）の場合、入力（図６では−１．７Ｖ）を、電圧Ｖｂとして出力し、出力部１６がゲートバイアス電圧Ｖｇとして電圧Ｖｂ（図６の場合−１．７Ｖ）をパワーアンプ１１に出力する。これにより、大電力入力時に、出力電力の低下またはゲインの低下を抑制することができる。かつドレインアイドル電流のドリフトが生じた場合に、ゲインの低下またはひずみ特性の劣化を抑制することができる。
【００２９】
実施例１のＦＥＴ１０は、図２において示したＦＥＴを用いることができる。このＦＥＴ１０のドレイン端子Ｄはドレインアイドル電流を含むドレイン電流を出力する。ゲート端子Ｇは、高周波信号が入力するとともに、ドレインアイドル電流が所定値より小さい場合は、ドレインアイドル電流に応じたゲートバイアス電圧が印加され、ドレインアイドル電流が所定値以上の場合には、固定値のゲートバイアス電圧が印加される。ソース端子Ｓは、グランドに接続される。
【００３０】
さらに、図２のように、ＦＥＴ１０は、基板４０と、基板４０上に形成された窒化物半導体層５０と、窒化物半導体層５０上に形成された、ゲート電極５４と、ゲート電極５４を挟むソース電極５２およびドレイン電極５６と、を有している。このようなＦＥＴにおいては、基板４０と窒化物半導体層５０とが異種材料となるため、Ｉｄｓｑドリフトが生じ易い。よって、実施例１に係る増幅回路１００を用いることが有効である。特に、基板４０が、Ｓｉ基板またはＳｉＣ基板である場合、Ｉｄｓｑドリフトが生じ易い。よって、実施例１に係る増幅回路１００を用いることがより有効である。
【００３１】
なお、図２におけるドレイン電極５６、ゲート電極５４およびソース電極５２は、それぞれ図４のドレイン端子Ｄ、ゲート端子Ｇおよびソース端子Ｓに電気的に接続されている。
【００３２】
図７は、実施例１に係る増幅回路の例を示す回路図である。図４の検出部１２、制御部１４および出力部１６の回路の例を示している。また、オフセット設定回路２０を図示している。その他の構成は図４と同じである。図７のように、検出部１２は、オペアンプ２２と抵抗Ｒ１１からＲ１４を備えている。オペアンプ２２の負入力に第１電源ＶＤが抵抗Ｒ１２を介し接続されている。オペアンプ２２の正入力に抵抗Ｒ１とインダクタＬ２との間のノードが抵抗Ｒ１１を介し入力されている。さらに、オペアンプ２２の正入力には、抵抗Ｒ１４を介しオフセット設定回路２０の出力が接続されている。オペアンプ２２の出力は抵抗Ｒ１３を介しオペアンプ２２の負入力に接続されている。
【００３３】
オフセット設定回路２０は第２電源ＶＧとグランドとの間に抵抗Ｒ３とＲ２とが直列に接続されている。抵抗Ｒ３とＲ２との間のノードが出力としてオペアンプ２２の正入力に接続されている。
【００３４】
まず、スイッチ１８を用い第２電源ＶＧとＦＥＴ１０のゲート端子Ｇに接続する。この状態で、ＦＥＴ１０のドレインアイドル電流が所望の電圧となるように第２電源ＶＧの電圧を調整する。例えば、ドレインアイドル電流を１５０ｍＡとするため、第２電源ＶＧの電圧を−２Ｖとする。この状態で、ドレインアイドル電流が所望の１５０ｍＡである場合に、検出部１２の出力電圧Ｖａが第２電源ＶＧの電圧（この場合−２Ｖ）と等しくなるようにオフセット設定回路２０の抵抗Ｒ２およびＲ３の抵抗値を調整する。これにより、ドレイン電流Ｉｄが所定値（１５０ｍＡ）の場合、出力電圧Ｖａは固定値（−２Ｖ）を出力する。ドレイン電流Ｉｄが大きくなると出力電圧Ｖａは負側に変化し、ドレイン電流Ｉｄが小さくなると出力電圧Ｖａは正側に変化する。オフセット設定回路２０は、抵抗分割によりオペアンプ２２の正入力に出力する電圧を調整しているが、他の方法で電圧を調整してもよい。例えば、第２電源ＶＧを用いず別の電源から電圧をオペアンプ２２の正入力に供給してもよい。抵抗Ｒ１１〜Ｒ１４の抵抗値は例えば等しく設定されている。抵抗Ｒ１１〜Ｒ１４の抵抗値を異ならせることにより、オペアンプ２２の増幅率等を変更することもできる。
【００３５】
制御部１４は、第１増幅段３０と第２増幅段３２とを有している。第１増幅段３０は、オペアンプ２４と抵抗Ｒ２１からＲ２３を備える。第２増幅段３２は、オペアンプ２６と抵抗Ｒ３１からＲ３３とダイオードＤ１およびＤ２を備える。第１増幅段３０においては、オペアンプ２４の負入力には検出部１２の出力が抵抗Ｒ２２を介し接続されている。オペアンプ２４の正入力には第２電源ＶＧが抵抗Ｒ２１を介し接続されている。オペアンプ２４の出力は抵抗Ｒ２３を介し負入力に接続されている。以上により、第１増幅段３０は、検出部１２の出力電圧Ｖａを−２Ｖを中心に反転増幅し、出力電圧Ｖｃとして出力する。抵抗Ｒ２１〜Ｒ２３の抵抗値は例えば等しく設定されている。抵抗Ｒ２１〜Ｒ２３の抵抗値を異ならせることにより、オペアンプ２４の増幅率等を変更することもできる。
【００３６】
第２増幅段３２においては、オペアンプ２６の負入力には第１増幅段３０の出力が抵抗Ｒ３２を介し接続されている。オペアンプ２６の正入力には第２電源ＶＧが抵抗Ｒ３１を介し接続されている。オペアンプ２６の出力は抵抗Ｒ３３を介し負入力に接続されている。オペアンプ２６の出力と抵抗Ｒ３３との間にダイオードＤ１が接続されている。ダイオードＤ１のアノードはオペアンプ２６の出力側に、カソードは抵抗Ｒ３３側に接続されている。オペアンプ２６の負入力と出力との間にダイオードＤ２が接続されている。ダイオードＤ２のアノードはオペアンプ２６の負入力側に、カソードはオペアンプ２６の出力側に接続されている。
【００３７】
以上により、第２増幅段３２は、第１増幅段３０の出力電圧Ｖｃを固定値（例えば−２Ｖ）を中心に半波整流反転増幅し、出力電圧Ｖｂとして出力する。すなわち、検出部１２の出力電圧Ｖａが固定値（例えば−２Ｖ）より負側に変化した場合、第１増幅段３０の出力電圧Ｖｃは固定値（例えば−２Ｖ）より正側に変化する。この場合、第２増幅段３２は、固定値（例えば−２Ｖ）を出力する。一方、検出部１２の出力電圧Ｖａが固定値（例えば−２Ｖ）より正側に変化した場合、第１増幅段３０の出力電圧Ｖｃは固定値（例えば−２Ｖ）より負側に変化する。この場合、第２増幅段３２は、固定値（例えば−２Ｖ）を中心に電圧Ｖｃを反転増幅し出力電圧Ｖｂを出力する。出力電圧Ｖｂは、固定値（例えば−２Ｖ）に対し正側に変化する。抵抗Ｒ３１〜Ｒ３３の抵抗値は例えば等しく設定されている。抵抗Ｒ３１〜Ｒ３３の抵抗値を異ならせることにより、オペアンプ２６の増幅率等を変更することもできる。
【００３８】
出力部１６は、オペアンプ２８と抵抗Ｒ４１およびＲ４３を備えている。制御部１４の出力が抵抗Ｒ４１を介しオペアンプ２８の正入力に接続されている。オペアンプ２８の出力が抵抗Ｒ４３を介しオペアンプ２８の負入力接続されている。以上により、出力部１６は、ボルテージフォロア回路として機能する。よって、出力部１６の出力電圧は、制御部１４の出力電圧Ｖｂと同じとなる。出力部１６は、制御部１４の出力電圧Ｖｂと同じ電圧をゲートバイアス電圧としてＦＥＴ１０のゲートに供給する。出力部１６により、大きい電流をＦＥＴ１０に供給することができる。出力部１６とスイッチ１８との間には、ダンピング用の抵抗Ｒ４が接続されている。
【００３９】
スイッチ１８は、前述のように、第２電源ＶＧの電圧を調整する際に第２電源ＶＧを直接ＦＥＴ１０のゲートに接続する。一方、増幅回路１００の動作時には、出力部１６の出力をＦＥＴ１０のゲート端子Ｇに接続する。スイッチ１８の代わりに、第２電源ＶＧの電圧を調整後、ジャンパー線等を切り替えてもよい。
【００４０】
また、スイッチ１８としてアナログスイッチを用いることもできる。例えば、ＧＳＭ（Global System for Mobile Communication）またはＷＣＤＭＡ（Wideband Code Division Multiple Access）等の複数の変調方式の信号を１つのパワーアンプ１１を用い増幅する場合、変調方式によりスイッチ１８を切り替えることができる。例えば、ＧＳＭ等では、Ｉｄｓｑドリフトはほとんど問題にならない。一方、例えば、ＷＣＤＭＡ等では、Ｉｄｓｑドリフトは問題となる。そこで、増幅回路１００がＩｄｓｑドリフトが問題とならない変調方式の信号を増幅する場合は、スイッチ１８を第２電源ＶＧに切り替える。増幅回路１００がＩｄｓｑドリフトが問題となる変調方式の信号を増幅する場合は、スイッチ１８を出力部１６に切り替える。これにより、Ｉｄｓｑドリフトが問題とならない変調方式の信号を増幅する場合の消費電力を抑制できる。なお、スイッチ１８の切り替えは、例えばベースバンドＩＣ（Integrated Circuit）からのＧＰＩＯ（General Purpose Input/Output）を用いることができる。
【００４１】
図８（ａ）および図８（ｂ）は、比較例１および実施例１に係る増幅回路における時間に対するドレイン電流およびゲインを示す図である。ドレイン電流Ｉｄはドレインアイドル電流に対応する。図８（ａ）および図８（ｂ）は、比較例１として図１の増幅回路１０１、実施例１として図７の増幅回路１００を用い測定した結果を模式化した図である。図８（ａ）および図８（ｂ）のように、比較例１および実施例１ともドレイン電流は１５０ｍＡである。時間ｔ１（５００μ秒）からｔ２（１０００μ秒）の間に大電力の高周波信号が増幅回路に入力される。比較例１においては、時間ｔ２において、ドレイン電流およびゲインが低下する。その後徐々に回復する。一方、実施例１においては、ドレイン電流およびゲインは低下せず、一定である。
【００４２】
以上のように、図７の回路図の増幅回路を用いることにより、大電力信号が入力時のゲイン低下等を抑制し、かつＩｄｓｑドリフトに起因するゲイン低下を抑制することができる。なお、比較例１および実施例１において、ドレインアイドル電流として１５０ｍＡ、このときのゲートバイアス電圧として−２Ｖを例に説明したが、これらの数値に限定されないことは言うまでもない。
【実施例２】
【００４３】
実施例２は、実施例１に係る増幅回路をドハティ型増幅回路に適用する例である。図９は、実施例２に係る増幅回路のブロック図である。増幅回路１０２は、メインアンプ６０、ピークアンプ６２、１／４波長位相線路６４および６６および回路７０を備えるドハティ型増幅回路である。入力端子Ｔｉｎはメインアンプ６０の入力に電気的に接続され、かつ１／４波長位相線路６６を介しピークアンプ６２の入力に電気的に接続されている。出力端子Ｔｏｕｔは１／４波長位相線路６４を介しメインアンプ６０の出力に電気的に接続され、かつピークアンプ６２の出力に電気的に接続されている。メインアンプ６０は、例えばＡ級またはＡＢ級アンプであり、入力端子Ｔｉｎに入力した入力信号を常に増幅する。ピークアンプ６２は、例えばＣ級アンプであり、入力信号が所定電力以上の場合、入力信号を増幅する。よって、メインアンプ６０はドレインアイドル電流が流れているが、ピークアンプ６２はアイドル電流が流れていない。このため、Ｉｄｓｑドリフトが問題になるのは、主にメインアンプ６０である。
【００４４】
回路７０は、実施例１の図４の抵抗Ｒ１、検出部１２、制御部１４、出力部１６およびスイッチ１８に対応する。回路７０の抵抗Ｒ１および検出部１２は、メインアンプ６０のドレイン電流を検出する。回路７０の制御部１４および出力部１６がメインアンプ６０のゲートバイアス電圧を制御する。これにより、ドハティ型増幅回路においてもＩｄｓｑドリフトに起因したゲイン低下等を抑制することができる。
【実施例３】
【００４５】
実施例３は、実施例１に係る増幅回路をエンベロープトラッキング方式増幅回路に適用する例である。図１０は、実施例３に係る増幅回路１０４のブロック図である。入力端子Ｔｉｎはパワーアンプ７２の入力に電気的に接続されている。出力端子Ｔｏｕｔは、パワーアンプ７２の出力に電気的に接続されている。エンベロープコントローラ７４は、パワーアンプ７２のドレイン電圧を制御する。回路７０の抵抗Ｒ１および検出部１２は、パワーアンプ７２のドレイン電流を検出する。回路７０の制御部１４および出力部１６がパワーアンプ７２のゲートバイアス電圧を制御する。
【００４６】
エンベロープトラッキング方式では、エンベロープコントローラ７４が変調信号のエンベロープ（変調信号波の振幅）に合わせてパワーアンプ７２のドレイン電圧を高速で制御する。ドレイン電圧を高電圧（例えば５０Ｖ）から低電圧（例えば１０Ｖ）に変化させた場合、高電圧のストレスにより、Ｉｄｓｑドリフトが発生し、低電圧時にバイアス点がシフトしてしまう。そこで、回路７０を用いることにより、低電圧時のＩｄｓｑドリフトを補償し、バイアス点を一定に保つことができる。なお、検出部１２は、抵抗Ｒ１の両端の電位差を検知している。このため、ドレイン電圧の絶対値が変化しても、ドレイン電流の大小により検出部１２は実施例１と同様に動作することができる。
【実施例４】
【００４７】
実施例４は、回路７０を温度補償回路として用いた例である。図１１は、実施例４に係る増幅回路のブロック図である。図１１のように、実施例４に係る増幅回路１０６は、入力端子Ｔｉｎがパワーアンプ７６の入力に電気的に接続され、出力端子Ｔｏｕｔがパワーアンプ７６の出力に電気的に接続されている。回路７０の抵抗Ｒ１および検出部１２は、パワーアンプ７６のドレイン電流を検知する。回路７０の制御部１４および出力部１６は、パワーアンプ７６のゲートバイアス電圧を制御する。
【００４８】
パワーアンプ７６においては、ドレインアイドル電流が温度変化する場合がある。この場合、使用温度範囲の低温側においてドレインアイドル電流を合わせると、高温においてドレインアイドル電流が増加しすぎ効率が劣化する場合ある。そこで、実施例４においては、ドレインアイドル電流の所定値を使用温度範囲の高温側において効率が劣化しない程度のドレインアイドル電流とする。これにより、低温において、ドレインアイドル電流が低下しようとした場合、回路７０により、ドレインアイドル電流を一定に維持することができる。特に、窒化物半導体を用いたＦＥＴにおいては、低温において、Ｉｄｓｑドリフトが顕著になる場合が多い。よって、実施例４によれば、高温におけるドレインアイドル電流増加に起因した効率低下を抑制し、かつ低温側におけるＩｄｓｑドリフトによるゲイン低下等を抑制することができる。
【００４９】
上記実施例のパワーアンプとしては、横型の窒化物半導体からなるＦＥＴを用いた例を示したが、本発明では、縦型の窒化物半導体からなるＦＥＴを用いることもできる（図示なし）。縦型の窒化物半導体からなるＦＥＴは、基板上の窒化物半導体層上にゲート電極、ソース電極が設けられ、ソース電極と相対する基板上にドレイン電極が設けられている。この構造においても、基板と窒化物半導体層との異種の材料の接合に起因したＩｄｓｑドリフトを抑制することができる。
【００５０】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５１】
１０      ＦＥＴ
１１      パワーアンプ
１２      検出部
１４      制御部
１６      出力部
１８      スイッチ
４０      基板
５０      窒化物半導体層
５２      ソース電極
５４      ゲート電極
５６      ドレイン電極
６０      メインアンプ
６２      ピークアンプ
７０      回路
７４      エンベロープコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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