(57)【要約】【課題】シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に配置された複数のトランジスタ、および層の第１の側の上に配置されたベース酸化物層を含むＳＯＩ基板を備えた集積回路を提供すること。【解決手段】集積回路はまた、層の第１の側に形成された第１のインターコネクトを含むことができ、第１のインターコネクトが、複数のトランジスタのうちの第１のトランジスタと複数のトランジスタのうちの第２のトランジスタとを電気的に接続することができる。加えて、集積回路は、層の第１の側とは反対の層の第２の側に形成された第２のインターコネクトを含み、第２のインターコネクトが、複数のトランジスタのうちの第３のトランジスタと複数のトランジスタのうちの第４のトランジスタとを電気的に接続する。【選択図】図１
2013051419.tif 000002
【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に配置された複数のトランジスタおよび前記層の第１の側の上に配置されたベース酸化物層を含むＳＯＩ基板、
前記層の前記第１の側に形成された第１のインターコネクトであって、前記複数のトランジスタのうちの第１のトランジスタと前記複数のトランジスタのうちの第２のトランジスタとを電気的に接続する、第１のインターコネクト、ならびに
前記層の前記第１の側と反対の前記層の第２の側に形成された第２のインターコネクトであって、前記複数のトランジスタのうちの第３のトランジスタと前記複数のトランジスタのうちの第４のトランジスタとを電気的に接続する、第２のインターコネクト
を備えた集積回路。
【請求項２】
請求項１に記載の集積回路において、前記第１のインターコネクトが、前記第１のトランジスタに電気的に接続された第１の電気的ビアと、前記第２のトランジスタに電気的に接続された第２の電気的ビアと、前記第１の電気的ビアおよび前記第２の電気的ビアを電気的に接続する第１の水平インターコネクトとを備え、前記第２のインターコネクトが、前記第３のトランジスタに電気的に接続された第３の電気的ビアと、前記第４のトランジスタに電気的に接続された第４の電気的ビアと、前記第３の電気的ビアおよび前記第４の電気的ビアを電気的に接続する第２の水平インターコネクトとを備える、集積回路。
【請求項３】
複数のトランジスタのうちの第１のトランジスタと前記複数のトランジスタのうちの第２のトランジスタとの間に第１のインターコネクトを形成するステップであって、前記複数のトランジスタが、シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に形成され、前記第１のインターコネクトを形成するステップが、前記層の第１の側に前記第１のインターコネクトを形成するステップを含み、前記ＳＯＩ基板が、前記層の前記第１の側の上に配置されたベース酸化物層、および前記第１の側とは反対の前記層の第２の側に配置された第２のインターコネクトをさらに含み、前記第２のインターコネクトが、前記複数のトランジスタのうちの第３のトランジスタを前記複数のトランジスタのうちの第４のトランジスタに電気的に接続する、ステップ
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、集積回路用の電気インターコネクトに関する。
【背景技術】
【０００２】
[0002]集積回路は、層内に形成された複数のトランジスタを含むことができる。個々のトランジスタは、電気インターコネクトを使用して別のトランジスタに電気的に接続される。
【発明の概要】
【課題を解決するための手段】
【０００３】
[0003]概して、本開示は、層内に形成された複数のトランジスタを含む集積回路に向けられる。ある例では、層は平面を画定することができ、その結果、トランジスタが共通平面内に置かれる。集積回路は、層の第１の側に配置された第１のインターコネクトを含み、第１のインターコネクトが、複数のトランジスタのうちの第１のトランジスタと複数のトランジスタのうちの第２のトランジスタとを電気的に接続する。集積回路はまた、層の第２の、実質的に反対の（例えば、反対のまたはほとんど反対の）側に配置された第２のインターコネクトを含み、第２のインターコネクトが、複数のトランジスタのうちの第３のトランジスタと複数のトランジスタのうちの第４のトランジスタとを電気的に接続する。本開示はまた、トランジスタの層の第１の側に配置された第１のインターコネクトおよびトランジスタの層の第２の側に配置された第２のインターコネクトを含む集積回路を形成するための方法も説明する。層の第１の側に第１のインターコネクトおよび層の第２の側に第２のインターコネクトを形成することによって、インターコネクト密度が減少し得、インターコネクトの配線が単純化され得る。
【０００４】
[0004]一態様では、本開示は、シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に配置された複数のトランジスタおよび層の第１の側の上に配置されたベース酸化物層を含むＳＯＩ基板を含む集積回路に向けられる。本開示のこの態様によれば、集積回路はまた、層の第１の側に形成された第１のインターコネクト、および層の第１の側と反対の層の第２の側に形成された第２のインターコネクトを含む。第１のインターコネクトが、複数のトランジスタのうちの第１のトランジスタと複数のトランジスタのうちの第２のトランジスタとを電気的に接続し、第２のインターコネクトが、複数のトランジスタのうちの第３のトランジスタと複数のトランジスタのうちの第４のトランジスタとを電気的に接続する。
【０００５】
[0005]別の一態様では、本開示は、複数のトランジスタのうちの第１のトランジスタと複数のトランジスタのうちの第２のトランジスタとの間に第１のインターコネクトを形成するステップを含む方法に向けられる。本開示のこの態様により、複数のトランジスタが、シリコン・オン・インシュレータ（ＳＯＩ）基板の層内に形成され、第１のインターコネクトが、層の第１の側に形成される。加えて、本開示のこの態様によれば、ＳＯＩ基板は、層の第１の側の上に配置されたベース酸化物層、および第１の側とは反対の層の第２の側に配置された第２のインターコネクトを含む。第２のインターコネクトは、複数のトランジスタのうちの第３のトランジスタを複数のトランジスタのうちの第４のトランジスタに電気的に接続する。
【０００６】
[0006]１つまたは複数の例の詳細が、添付した図面および下記の説明において明らかにされる。本開示の他の特徴、目的、および利点が、説明および図面から、ならびに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【０００７】
【図１】[0007]複数のトランジスタが形成されている層の第１の側に第１のインターコネクトおよび第２のインターコネクトならびにこの層の反対側の第２の側に第３のインターコネクトおよび第４のインターコネクトを含む集積回路の例を示す概念図である。
【図２】[0008]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図３Ａ】[0009]図２の方法の異なるステップにおける集積回路の例を示す概念図である。
【図３Ｂ】図２の方法の異なるステップにおける集積回路の例を示す概念図である。
【図３Ｃ】図２の方法の異なるステップにおける集積回路の例を示す概念図である。
【図４】[0010]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図５Ａ】[0011]図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図５Ｂ】図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図５Ｃ】図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図５Ｄ】図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図５Ｅ】図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図５Ｆ】図４の方法の異なるステップにおける集積回路の例を示す概念図である。
【図６】[0012]複数のトランジスタが形成されている層の両側にインターコネクトを含む集積回路を形成する技法の例を示す流れ図である。
【図７Ａ】[0013]図６の方法の異なるステップにおける集積回路の例を示す概念図である。
【図７Ｂ】図６の方法の異なるステップにおける集積回路の例を示す概念図である。
【図７Ｃ】図６の方法の異なるステップにおける集積回路の例を示す概念図である。
【図７Ｄ】図６の方法の異なるステップにおける集積回路の例を示す概念図である。
【発明を実施するための形態】
【０００８】
[0014]本明細書において説明するいくつかの例では、集積回路は、複数のトランジスタが配置されている層の第１の側に形成された第１のインターコネクトおよびこの層の実質的に反対側（例えば、反対側またはほとんど反対側）の第２の側に形成された第２のインターコネクトを含む。ある例では、層は平面を画定することができる。本開示はまた、集積回路を形成する方法を説明する。層の第１の側に第１のインターコネクトをおよび層の第２の側に第２のインターコネクトを形成することによって、インターコネクト密度が（同じ数のインターコネクトに関して）減少し得、インターコネクトの配線が単純化され得る。
【０００９】
[0015]図１は、集積回路のトランジスタの２つの側にインターコネクトを含む集積回路１０の例を示す概念図である。集積回路１０は、例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、汎用プロセッサ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックアクセスメモリ（ＤＲＡＭ）などのメモリデバイス、または電気インターコネクトを使用して接続された複数のトランジスタを含むいずれかの他の集積回路を形成することができる。
【００１０】
[0016]集積回路１０は、複数のトランジスタが配置されている層１２を含む。各トランジスタは、能動シリコン領域１６ａ、１６ｂ、１６ｃ、１６ｄ（一括して「能動シリコン領域１６」）の各領域、および多結晶シリコン導体１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、１８ｆ（一括して「多結晶シリコン導体１８」）の各導体を含む。ある例では、能動シリコン領域１６は、トランジスタ領域１６と代わりに呼ばれることがある。例えば、第１のトランジスタは、第１の能動シリコン領域１６ａおよび第１の多結晶シリコン導体１８ａを含み、第２のトランジスタは、第２の能動シリコン領域１６ｂおよび第３の多結晶シリコン導体１８ｃを含み、第３のトランジスタは、第３の能動シリコン領域１６ｃおよび第４の多結晶シリコン導体１８ｄを含み、第４のトランジスタは、第４の能動シリコン領域１６ｄおよび多結晶シリコン導体（図１には図示せず）を含む。それぞれの多結晶シリコン導体１８ａ、１８ｃ、１８ｄは、能動シリコン領域１６のそれぞれの領域にわたって位置するときにはゲート電極として機能することができる。
【００１１】
[0017]ある例では、能動シリコン領域１６の各領域は、少なくとも２つのドープした領域（例えば、ソース領域およびドレイン領域、図１には図示せず）を含むことができる。２つのドープした領域は、それぞれの電極（例えば、ソース電極およびドレイン電極）に電気的に接続される場合がある。トランジスタの構成は、本技術分野において一般的に知られており、別のタイプのトランジスタが、本開示にしたがって利用される場合がある。トランジスタは、例えば、金属−酸化物−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）などの電界効果型トランジスタ（ＦＥＴ）を含むことができる。
【００１２】
[0018]層１２は、シリコン層１４、能動シリコン領域１６、酸化物分離領域１７、多結晶シリコン導体１８を含み、第１の誘電体層２８ａの一部（例えば、シリコン層１４および能動シリコン領域１６に重なる第１の誘電体層２８ａの一部）を含むことができる。層１２は、図１に示したｘｙ平面に実質的に平行（平行またはほとんど平行）である。ある例では、層１２は、平面を画定することができ、その結果、集積回路１０のトランジスタのすべてが共通平面内に置かれる。集積回路１０が４個のトランジスタを含むように図示されているが、集積回路１０は、数千個、数百万個、または数十億個のトランジスタなどの任意の数のトランジスタを含むことができる。加えて、図１には示していないが、集積回路１０は、抵抗器、コンデンサ、誘導器などの他の電気的構成部品を含むことができる。
【００１３】
[0019]一部の多結晶シリコン導体１８（例えば、多結晶シリコン導体１８ｂ、１８ｅ、１８ｆ）は、酸化物分離領域１７（例えば、それぞれ、酸化物分離領域１７ａ、１７ｃ、１７ｄ）にわたって配置され、例えば、能動シリコン領域１６間で電気信号を伝送するための電気的導体として機能する。
【００１４】
[0020]層１２の第１の側に、第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂが配置され、これらはトランジスタ（例えば、能動シリコン領域１６および／または多結晶シリコン導体１８）のそれぞれのセットを電気的に接続する。ある例では、層１２の第１の側は、層１２の表側または集積回路１０の表側と呼ばれる場合がある。図１に示したように、第１のインターコネクト２２ａは、第１のトランジスタと第６の多結晶シリコン導体１８ｆとを電気的に接続する。より具体的には、第１のインターコネクト２２ａは、図１の例では、第１の能動シリコン領域１６ａのソース領域またはドレイン領域を第６の多結晶シリコン導体１８ｆに電気的に接続する。第２のインターコネクト２２ｂは、第３のトランジスタと第５の多結晶シリコン導体１８ｅとを電気的に接続する。より具体的には、第２のインターコネクト２２ｂは、図１の例では、第３の能動シリコン領域１６ｃのソース領域またはドレイン領域を第５の多結晶シリコンゲート１８ｅに電気的に接続する。
【００１５】
[0021]図１が第１のインターコネクト２２ａとトランジスタおよび／または多結晶シリコンゲート１８との間ならびに第２のインターコネクト２２ｂとトランジスタおよび／または多結晶シリコンゲート１８との間の接続および配線の一例を示しているが、第１のインターコネクト２２ａおよび／または第２のインターコネクト２２ｂは、トランジスタ（例えば、多結晶シリコン導体１８および／もしくは能動シリコン領域１６）のうちの別のトランジスタに、ならびに／または別の多結晶シリコン導体１８に接続される場合がある。加えて、図１は層１２の第１の側に配置された２つのインターコネクト２２ａ、２２ｂを示すが、別の例では、集積回路１０は、層１２の第１の側に２つよりも多くのインターコネクトを含むことができる。概して、集積回路１０は、複数（例えば、数千個、数百万個、数十億個、またはそれ以上）のトランジスタ、および複数のトランジスタの各トランジスタ間の所望の接続を形成するために有用な任意の数のインターコネクト２２ａ、２２ｂを含むことができる。ある実装形態では、インターコネクト２２ａ、２２ｂの数が、トランジスタの数に関係する場合がある。例えば、より多くのトランジスタを有する集積回路１０は、より多くのインターコネクト２２ａ、２２ｂを利用して、トランジスタ間の電気的なインターコネクトを形成することができる。
【００１６】
[0022]第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂは、図１に示した例では、ｘ軸方向およびｚ軸方向（直交ｘｙｚ軸が、説明を容易にするために図１には示されている）に延びる電気的な導電性経路を画定するように構成される。ある例では、第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂ（または図１には示されていない追加のインターコネクト）が、図１のｙ軸方向に追加としてまたは代わりに延びて、トランジスタ１６の各トランジスタを接続する場合がある。第１のインターコネクト２２ａは、層１２に実質的に平行な（例えば、平行なまたはほとんど平行な）ｘｙ平面内に延びる第１の水平電気インターコネクト２６ａを含む。第２のインターコネクト２２ｂは、層１２に実質的に平行な（例えば、平行なまたはほとんど平行な）ｘｙ平面内に延びる第２の水平電気インターコネクト２６ｂを含む。図１に示した例では、第１の水平電気インターコネクト２６ａおよび第２の水平電気インターコネクト２６ｂは、層１２に両方とも実質的に平行な（例えば、平行なまたはほとんど平行な）異なる平面内に配置される。別の例では、第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂの配線に応じて、第１の水平電気インターコネクト２６ａおよび第２の水平電気インターコネクト２６ｂが、同じｘｙ平面内に、例えば、ｘｙ平面内の異なるｘ位置および／またはｙ位置に沿って配置される場合がある。加えて、集積回路１０が層１２の第１の側に配置された２つよりも多くのインターコネクト２２ａ、２２ｂを含むある例では、水平電気インターコネクトが、２つよりも多くのｘｙ平面（例えば、少なくとも３つの実質的に平行な（例えば、平行なまたはほとんど平行な）ｘｙ平面）内に配置される場合がある。第１の水平電気インターコネクト２６ａおよび第２の水平電気インターコネクト２６ｂが、例えば、銅またはアルミニウムから形成されてもよい。
【００１７】
[0023]第１のインターコネクト２２ａはまた、電気的導電性ビア２４ａ、２４ｂを含み、第２のインターコネクト２２ｂはまた、電気的導電性ビア２４ｃ、２４ｄを含む。第１の電気的導電性ビア２４ａは、第１の能動シリコン領域１６ａと第１の水平電気インターコネクト２６ａとを電気的に接続する。第２の電気的導電性ビア２４ｂは、第６の多結晶シリコン導体１８ｆと第１の水平電気インターコネクト２６ａとを電気的に接続する。同様に、第３の電気的導電性ビア２４ｃは、第３の能動シリコン領域１６ｃと第２の水平電気インターコネクト２６ｂとを電気的に接続し、一方で、第４の電気的導電性ビア２４ｄが、第５の多結晶シリコンゲート１８ｅと第２の水平電気インターコネクト２６ｂとを電気的に接続する。電気的導電性ビア２４ａ、２４ｂ、２４ｃ、２４ｄは、例えば、タングステンまたは銅などの電気的導電性材料から形成されてもよい。
【００１８】
[0024]第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂは、任意の適切な技法を使用して形成され得る。ある例では、第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂは、ダマシンプロセス、デュアルダマシンプロセス、またはサブトラクティブアルミニウムプロセスを使用して形成されてもよい。サブトラクティブアルミニウムプロセスの例のさらなる詳細が、図４および図５Ａ〜図５Ｆに関連して下記に説明される。ダマシンプロセスの例のさらなる詳細が、図６および図７Ａ〜図７Ｄに関連して下記に説明される。
【００１９】
[0025]第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂは、第１の誘電体層２８ａによって実質的に囲まれ、第１の誘電体層２８ａは、第１のインターコネクト２２ａを第２のインターコネクト２２ｂから電気的に絶縁し、電気的導電性ビア２４ａ、２４ｂ、２４ｃ、２４ｄの各ビアと能動シリコン領域１６の各領域との間の電気的な接触が意図される場所を除いて、第１のインターコネクト２２ａおよび第２のインターコネクト２２ｂを能動シリコン領域１６から電気的に絶縁する。第１の誘電体層２８ａは、例えば、二酸化ケイ素（ＳｉＯ２）、ケイ酸塩ガラス、ＳｉＯＣ、または別の誘電体材料などの任意の適切な電気的絶縁性材料を含むことができる。
【００２０】
[0026]図１に示した例では、集積回路１０は、シリコン・オン・インシュレータ（ＳＯＩ）技術を利用し、層１２の第２の側にベース酸化物層２０を含む。共に、シリコン層１４およびベース酸化物層２０は、ＳＯＩ基板を画定することができる。層１２の第２の側は、層１２の第１の側の実質的に反対側（例えば、反対側またはほとんど反対側）である。ベース酸化物層２０は、例えば、二酸化ケイ素（ＳｉＯ２）またはサファイア（Ａｌ２Ｏ３）などの電気的絶縁性材料を含むことができる。あるケースでは、層１２の第２の側は、集積回路１０の裏側と呼ばれる場合がある。
【００２１】
[0027]本開示のいくつかの例によれば、集積回路１０はまた、層１２の第２の側に配置された第３のインターコネクト２２ｃおよび第４のインターコネクト２２ｄを含む。第３のインターコネクト２２ｃは、第５の電気的導電性ビア２４ｅ、第６の電気的導電性ビア２４ｆ、および第３の水平電気インターコネクト２６ｃを含む。第４のインターコネクト２２ｄは、第７の電気的導電性ビア２４ｇ、第８の電気的導電性ビア２４ｈ、および第４の水平電気インターコネクト２６ｄを含む。図１は層１２の第２の側に配置された２つのインターコネクト２２ｃ、２２ｄを示すが、別の例では、集積回路１０は、層１２の第２の側に配置された２つよりも多くのインターコネクト２２ｃ、２２ｄを含むことができる。
【００２２】
[0028]ある例では、インターコネクト２２ａ、２２ｂ、２２ｃ、２２ｄ（一括して「インターコネクト２２」）は、層１２の第１の側と層１２の第２の側との間でほぼ均等（例えば、層１２の第１の側および層１２の第２の側に同数のインターコネクト２２）に分けられても、または不均等に分けられてもよい。ある例では、インターコネクト２２は、すべてのインターコネクト２２の合計長さが最小になるように、層１２の第１の側と層１２の第２の側との間で分けられてもよい。別の例では、インターコネクト２２は、層１２の近くのインターコネクト２２の混雑を最小にするように層１２の第１の側および層１２の第２の側に配置されてもよい。別の例では、インターコネクト２２は、集積回路１０の設計に基づいて配線される場合があり、層１２の第１の側および層１２の第２の側にインターコネクト２２の数が、それに応じて割り当てられ得る。
【００２３】
[0029]図１に示した例では、第５の電気的導電性ビア２４ｅは、第２の多結晶シリコンゲート１８ｂと第３の水平電気インターコネクト２６ｃとを電気的に接続する。第６の電気的導電性ビア２４ｆは、第３の水平電気インターコネクト２６ｃと第４の能動シリコン領域１６ｄとを電気的に接続する。第７の電気的導電性ビア２４ｇは、（第２のトランジスタの）第２の能動シリコン領域１６ｂと第４の水平電気インターコネクト２６ｄとを電気的に接続し、一方で、第８の電気的導電性ビア２４ｈが第４の水平電気インターコネクト２６ｄと（第３のトランジスタの）第３の能動シリコン領域１６ｃとを電気的に接続する。
【００２４】
[0030]第５の電気的導電性ビア２４ｅ、第６の電気的導電性ビア２４ｆ、第７の電気的導電性ビア２４ｇ、および第８の電気的導電性ビア２４ｈは、タングステンまたは銅のうちの少なくとも１つなどの、任意の適切な電気的導電性材料から各々が形成され得る。第３の水平電気インターコネクト２６ｃおよび第４の水平電気インターコネクト２６ｄは、銅またはアルミニウムのうちの少なくとも１つなどの、任意の適切な電気的導電性材料から形成され得る。
【００２５】
[0031]第３の水平電気インターコネクト２６ｃは、層１２に実質的に平行な（例えば、平行なまたはほとんど平行な）ｘｙ平面内に延びる。第４の水平電気インターコネクト２６ｄは、層１２に実質的に平行な（例えば、平行なまたはほとんど平行な）ｘｙ平面内に延びる。図１に示した例では、第３の水平電気インターコネクト２６ｃおよび第４の水平電気インターコネクト２６ｄは、両方とも層１２に実質的に平行な（例えば、平行なまたはほとんど平行な）異なる平面内に配置される。別の例では、第３のインターコネクト２２ｃおよび第４のインターコネクト２２ｄの配線に応じて、第３の水平電気インターコネクト２６ｃおよび第４の水平電気インターコネクト２６ｄは、同じｘｙ平面内に、例えば、平面内の異なるｘ位置および／またはｙ位置に沿って配置される場合がある。加えて、集積回路１０が層１２の第２の側に配置された２つよりも多くのインターコネクト２２ｃ、２２ｄを含む一部の例では、水平電気インターコネクトが、２つよりも多くのｘｙ平面（例えば、少なくとも３つの実質的に平行なｘｙ平面）内に配置される場合がある。
【００２６】
[0032]第３のインターコネクト２２ｃおよび第４のインターコネクト２２ｄは、第２の誘電体層２８ｂによって実質的に囲まれ、第２の誘電体層２８ｂは第３のインターコネクト２２ｃを第４のインターコネクト２２ｄから電気的に絶縁する。第２の誘電体層２８ｂは、例えば、ＳｉＯ２、ケイ酸塩ガラス、またはＳｉＯＣなどの任意の適切な電気的絶縁性材料を含むことができる。第２の誘電体層２８ｂは、第１の誘電体層２８ａと同じ材料を、または第１の誘電体層２８ａとは異なる材料を含むことができる。
【００２７】
[0033]層１２の第１の側にインターコネクト２２ａ、２２ｂを含み層１２の第２の側にインターコネクト２２ｃ、２２ｄを含む集積回路１０は、層１２の第１の側にだけインターコネクトを含む集積回路と比較してより効率的な方式でおよび／または混雑のより少ない方式で、トランジスタのうちのそれぞれのトランジスタおよび／または多結晶シリコン導体１８の間の接続部の配線を容易にすることができる。（能動シリコン領域１６の各領域および多結晶シリコン導体１８の各導体を含む）トランジスタが、層１２内に配置される。このために、インターコネクト２２ａ、２２ｂ、２２ｃ、２２ｄ（一括して「インターコネクト２２」）の各々は、あるトランジスタおよび／または多結晶シリコン導体１８の各導体を接続させるために層１２まで配線されなければならない。インターコネクト２２の各々は、少なくとも１つの電気的導電性ビア２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、２４ｇ、２４ｈ（一括して「電気的導電性ビア２４」）を含み、これらは、トランジスタのうちのそれぞれのトランジスタおよび／または多結晶シリコン導体１８の電気的接続を実現するために垂直に（例えば、ｚ軸方向に）配線される。電気的導電性ビア２４の各ビアが、ある物理体積を占有し、別のインターコネクト２２の一部である電気的導電性ビア２４から電気的に絶縁されなければならないという理由で、インターコネクト２２がどれだけ密に詰め込まれることが可能であるかに対する限界がある。これは、トランジスタの各々が、電気的導電性ビア２４の少なくとも１つを使用して別の電気デバイス（例えば、トランジスタの別のトランジスタ、多結晶シリコン導体１８の各導体、および／または電源など）に電気的に接続されなければならないという理由で、トランジスタの密度をやはり制限する。
【００２８】
[0034]同様に、水平電気インターコネクト２６ａ、２６ｂ、２６ｃ、２６ｄ（一括して「水平電気インターコネクト２６」）の各々は、水平電気インターコネクト２６の別のインターコネクトとは実質的に完全に電気的に絶縁されなければならない（例えば、完全に電気的に絶縁される、またはインターコネクト２６によって画定される電気的導電性経路間にクロストークがないように電気的に絶縁される）。水平電気インターコネクトが実質的に図１に示したｘｙ平面に平行な平面内に実質的に配線されるという理由で、水平電気インターコネクト２６を互いに（および別のインターコネクト２２の電気的導電性ビア２４から）絶縁することは、水平電気インターコネクト２６が形成されることが可能な追加の平面の形成を必要とすることがある。追加の平面は、水平電気インターコネクト２６が（図１のｚ軸に沿って）層１２からより遠く離れて形成されるという結果をもたらすことができる。これは、トランジスタからｚ軸に沿ってより遠く離れて形成された水平電気インターコネクト２６までトランジスタおよび／または多結晶シリコン導体１８から長い電気的導電性ビア２４が延びることを必要とすることがある。長い電気的導電性ビア２４は、信号遅延、寄生抵抗、寄生容量、および／または寄生インダクタンスなどの集積回路への望ましくない電気的な特性を導入することがある。これに加えて、水平インターコネクト２６を置く平面の数を増加させることは、集積回路１０のサイズを大きくすることがあり、あるケースでは好ましくない場合がある。
【００２９】
[0035]しかしながら、層１２の第１の側に形成したインターコネクト２２ａ、２２ｂおよび層１２の第２の側に形成したインターコネクト２２ｃ、２２ｄを含む集積回路１０は、これらの複雑さの少なくとも一部を緩和するまたは削除することができる。例えば、層１２の両側にインターコネクト２２を形成することは、インターコネクト２２が配線されることが可能な体積を増加させることができ、したがって、層１２の一方の側に面するインターコネクト２２の密度を減少させることができる。これは、インターコネクト２２の配線を単純化することができる。別の例として、層１２の両側にインターコネクト２２を形成することは、インターコネクト２２が層１２の第１の側にだけ形成されるときよりも、水平電気インターコネクト２６の少なくとも一部が、層１２により近いｘｙ平面内に形成される場合があるので、少なくとも一部のインターコネクト２２の長さを減少させるという結果をもたらすことができる。これは、インターコネクト２２の少なくとも一部についての信号遅延、寄生抵抗、寄生容量、および／または寄生インダクタンスを減少させることができる。
【００３０】
[0036]図２は、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図２は、図３Ａ〜図３Ｃを同時に参照して説明され、これらの図は、図２の技法の様々な段階における集積回路４０（図３Ａでは集積回路４０ａ、図３Ｂでは集積回路４０ｂ、図３Ｃでは集積回路４０ｃ、一括して「集積回路４０」）の概念図である。
【００３１】
[0037]ある例では、集積回路４０の一部が、図２に示した技法の前に形成され得る。例えば、図２に示したように、本方法は、ある実装形態では、製造ラインの前工程（ＦＥＯＬ）作業および製造ラインの後工程（ＢＥＯＬ）作業が終わった後のＳＯＩウェハを受け取るステップ（３２）を含むことができる。図３Ａは、ＦＥＯＬ作業およびＢＥＯＬ作業が終わった後の集積回路４０ａの例を示す。一般に、ＦＥＯＬ作業は、シリコン層４４内に形成されるトランジスタ（これは、図３Ａ〜図３Ｃに示した例では、それぞれ能動シリコン領域４６ａ、４６ｂ、４６ｃ、４６ｄおよび多結晶シリコンゲート４８ａ、４８ｂ、４８ｃ、４８ｄを含む）ならびに他の構造の形成という結果につながり、一方で、ＢＥＯＬ作業は、インターコネクト５２（または実際の集積回路内の複数のインターコネクト）の形成という結果につながる。したがって、ＦＥＯＬ作業およびＢＥＯＬ作業の終了は、集積回路４０ａを結果としてもたらす。
【００３２】
[0038]別の例では、ＦＥＯＬ作業およびＢＥＯＬ作業は、図２の技法と同じプロセスの一部として実行され得る。技法が集積回路４０ａを形成するステップを含む例では、第１のインターコネクト５２を形成するステップは、サブトラクティブアルミニウムプロセス、ダマシンプロセス、またはデュアルダマシンプロセスを使用して遂行され得る。サブトラクティブアルミニウムプロセスの一例が、図４および図５Ａ〜図５Ｆに関連して下記に説明される。デュアルダマシンプロセスの一例が、図６および図７Ａ〜図７Ｆに関連して下記に説明される。
【００３３】
[0039]集積回路４０ａは、層４２内に形成された複数のトランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）を含む。層４２は、図３Ａ中のｘｙ平面に実質的に沿って置かれ、エピタキシャルシリコンの層４４および複数の多結晶シリコンゲート４８ａ、４８ｂ、４８ｃ、４８ｄ（一括して「多結晶シリコンゲート４８」）を含む。ある例では、層４２は、平面を画定することができる。第１のトランジスタは、第１の能動シリコン領域４６ａおよび第１の多結晶シリコンゲート４８ａを含み、第２のトランジスタは、第２の能動シリコン領域４６ｂおよび第２の多結晶シリコンゲート４８ｂを含み、第３のトランジスタは、第３の能動シリコン領域４６ｃおよび第３の多結晶シリコンゲート４８ｃを含み、ならびに第４のトランジスタは、第４の能動シリコン領域４６ｄおよび第４の多結晶シリコンゲート４８ｄを含む。能動シリコン領域４６および多結晶シリコンゲート４８は、ＦＥＯＬ処理中に形成される。能動シリコン領域４６および多結晶シリコンゲート４８を含むトランジスタは、能動シリコン領域１６および多結晶シリコン導体１８を含む図１のトランジスタと同一であってもよく、層４２は、ある例では、層１２（図１）と同一であってもよい。
【００３４】
[0040]集積回路４０ａはまた、層４２の第１の側、または表側に形成した第１のインターコネクト５２を含む。第１のインターコネクト５２は、第１の電気的導電性ビア５４ａ、第２の電気的導電性ビア５４ｂ、および水平電気インターコネクト５６を含む。第１の電気的導電性ビア５４ａは、（第２のトランジスタの）第２の能動シリコン領域４６ｂのソース領域またはドレイン領域と水平電気インターコネクト５６とを電気的に接続する。第２の電気的導電性ビア５４ｂは、（第４のトランジスタの）第４の多結晶シリコンゲート４８ｄと水平電気インターコネクト５６とを電気的に接続する。電気的導電性ビア５４ａ、５４ｂは、例えば、銅またはタングステンなどの任意の適切な電気的導電性材料から形成されてもよい。水平電気インターコネクトは、例えば、銅またはアルミニウムなどの任意の適切な電気的導電性材料から形成されてもよい。第１のインターコネクト５２の１つの構成が図３Ａ〜図３Ｃに示されているが、インターコネクト５２は、第２のトランジスタおよび／もしくは第４のトランジスタの別の部分に接続される場合があり、ならびに／または別のトランジスタに接続される場合がある。
【００３５】
[0041]第１のインターコネクト５２は、誘電体材料５８によって実質的に完全に囲まれる。誘電体材料５８は、図１を参照して説明した第１の誘電体層２８ａと同じであっても、または実質的に同様であってもよい。例えば、誘電体材料５８は、とりわけ他の誘電体の中でＳｉＯ２、ＳｉＯＣ、またはケイ酸塩ガラスを含むことができる。
【００３６】
[0042]図３に示した例では、集積回路４０ａは、ＳＯＩ技術を利用し、層４２の第２の側に配置したベース酸化物層５０を含む。ベース酸化物層５０は、ＳｉＯ２またはサファイアを含むことができ、シリコン基板６０からトランジスタ（例えば、能動シリコン領域４６）を電気的に絶縁する。
【００３７】
[0043]一旦、集積回路４０ａが受け取られる（３２）または形成されると、集積回路４０ａの表面６４は、図３Ｂに示したように、集積回路４０ｂを形成するために、キャリアハンドルウェハ６２に付され得る（３４）。キャリアハンドルウェハ６２は、回路４０ｂのその後のハンドリングを容易にすることができる。例えば、一旦、シリコン基板６０の少なくとも一部がベース酸化物層５０の表面６６までエッチングされると（３６）（図３Ｃ参照）、キャリアハンドルウェハ６２は、その後の処理ステップ中の集積回路４０ｃ（図３Ｃ）に機械的な強度および保全性をもたらすことができる。ある例では、表面６４に付されたキャリアハンドルウェハ６２がない後続の処理は、集積回路が非常に薄いことがあるという理由で、比較的困難である場合がある、または集積回路４０に損傷を与えるリスクさえ存在する場合がある。
【００３８】
[0044]集積回路４０ｂがキャリアハンドルウェハ６２に付された（３４）後で、シリコン基板６０が、集積回路４０から除去され得る（３６）。得られた集積回路４０ｃが図３Ｃに示される。ある例では、シリコン基板６０の少なくとも一部は、ベース酸化物層５０まで除去され、これによってベース酸化物層５０の表面６６を露出させる。シリコン基板６０は、例えば、化学エッチングおよび／またはプラズマエッチングを使用して除去されてもよい。ある例では、シリコン基板６０を除去するために使用する化学エッチャントは、シリコン基板６０を選択的にエッチングすることができ、ベース酸化物層５０をエッチングすることができない。例えば、エチレンジアミンピロカテコール（ＥＤＰ）は、シリコンをエッチングすることができるが、二酸化ケイ素をエッチングすることができない。このようにして、シリコン基板６０は、ベース酸化物層５０の表面６６まで実質的に完全に除去され得る。ＳＯＩ技術を利用する集積回路４０内のベース酸化物層５０の存在は、シリコンを選択的にエッチングする（しかし二酸化ケイ素をエッチングしない）エッチャントが、トランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）を残しつつシリコン基板６０を除去するために使用され得るという理由で、集積回路４０の第２の側（裏側）にインターコネクトの形成を容易にすることができる。
【００３９】
[0045]一旦、シリコン基板６０がベース酸化物層５０の表面６６まで除去されると（３６）、本技法は、層４２の第２の側（裏側）に少なくとも１つのインターコネクトを形成するステップ（３８）に続く。任意の適切なプロセスが、層４２の第２の側に少なくとも１つのインターコネクトを形成するために使用されてもよい。例えば、サブトラクティブアルミニウムプロセスが、図４および図５Ａ〜図５Ｆに関連して説明されるように使用されてもよい。別の一例として、ダマシンプロセスが、図６および図７Ａ〜図７Ｄに関連して説明されるように使用されてもよい。
【００４０】
[0046]図２の技法は、一部の例において使用され、２つの製造プロセスの間で集積回路４０の生産を分けることができる。ある例では、２つの製造プロセスが、同じファウンドリにおいて実行される。別の例では、２つの製造プロセスが、異なるファウンドリにおいて実行される。加えて、２つの製造プロセスが類似していてもよく、例えば、３２ナノメートル（ｎｍ）、４５ｎｍ、６５ｎｍ、９０ｎｍ、または１３０ｎｍのプロセスノードなどの類似のプロセスノードである場合があり、または２つの製造プロセスが異なっていてもよく、例えば、異なるプロセスノードである場合がある。
【００４１】
[0047]例えば、第１のファウンドリが、ＦＥＯＬ処理およびＢＥＯＬ処理を実行するために使用される場合があり、第２のファウンドリが、裏側インターコネクトを形成するために使用される場合がある。ある例では、これがより小さなプロセスノード、例えば、３２ｎｍにおいてＦＥＯＬ処理およびＢＥＯＬ処理を行うことを可能にすることができ、一方で、裏側インターコネクトが、より大きなプロセスノード、例えば、１３０ｎｍを使用して形成される場合がある。
【００４２】
[0048]ある実装形態では、これは、集積回路が設計された環境以外の環境における使用のために最先端の集積回路の使用を適合させることを可能にすることがある。例えば、比較的小さなプロセスノードで形成される最先端のスタティックランダムアクセスメモリ（ＳＲＡＭ）は、層４２の裏側（第２の側）にインターコネクトを追加することによって耐放射線強化される場合がある。インターコネクトは、ＳＲＡＭセルが電気的な状態間で切り換わることをより困難にするという結果をもたらすことがある付加的な抵抗および／または容量を与えることができる。ＳＲＡＭセルが切り換わることの困難さを増加させることによって、宇宙空間における用途での使用中にＳＲＡＭセルが荷電粒子にさらされることに起因する意図しない切り換えに対して、ＳＲＡＭが、より耐性を有するようにさせることができる。
【００４３】
[0049]別の実装形態では、層４２の裏側にインターコネクトを形成するための第２の製造プロセスの使用は、裏側遮蔽物、例えば、外部からの電場および／または磁場からトランジスタ（例えば、能動シリコン領域４６および／もしくは多結晶シリコンゲート４８）ならびに／またはインターコネクト５２を遮蔽する金属層の形成を可能にすることができる。同様に、層４２の裏側にインターコネクトを形成するための第２の製造プロセスの使用は、１つまたは複数の裏側ゲートの形成を可能にすることができる。
【００４４】
[0050]ある実装形態では、完成した集積回路（例えば、図１の集積回路１０）は、機密であり、慎重に扱うべきものであり、または他のやり方で管理された知的財産を含むことがある。あるケースでは、集積回路の設計者は、ファウンドリを運営することがあるが、例えば、設計者のファウンドリが違った（より大きな）プロセスノードで操業し、設計者が集積回路の少なくとも一部についてより小さなプロセスノードで形成されることを望むという理由で、集積回路の一部を形成するためにもう１つファウンドリを使用することを望む場合がある。図２および図３Ａ〜図３Ｃに示した技法は、ＦＥＯＬ作業およびＢＥＯＬ作業を実行するより小さなプロセスノードで操業するファウンドリを集積回路の設計者が有することを可能にすることができ、これが図３Ａに示した集積回路４０ａを結果としてもたらす。より小さなプロセスノードで操業するファウンドリは、完成した集積回路用の設計図の一部、例えば、集積回路４０ａをレイアウトし製造するために使用する設計図の一部を受け取るだけであることがある。設計者は、その後、より安全なファウンドリ（集積回路についての全体の設計を受け取り、回路を製造することを認定されたファウンドリであり、設計者のファウンドリであることも別のファウンドリであることもあり得る）を利用して、層４２の裏側にインターコネクトを形成することができる。
【００４５】
[0051]本開示の技法のある実装形態は、トランジスタが形成される層の１つの側だけにインターコネクトを含む集積回路と比較して、インターコネクト密度の増加を促進させることができる。
【００４６】
[0052]図４は、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図４は、図５Ａ〜図５Ｆを同時に参照して説明され、これらの図は、図４の技法の様々な段階における集積回路９０（図５Ａでは集積回路９０ａ、図５Ｂでは集積回路９０ｂ、図５Ｃでは集積回路９０ｃ、図５Ｄでは集積回路９０ｄ、図５Ｅでは集積回路９０ｅ、図５Ｆでは集積回路９０ｆ、一括して「集積回路９０」）の概念図である。図４に示した技法は、全体としてサブトラクティブアルミニウムプロセスと呼ばれる場合がある。
【００４７】
[0053]ある例では、図４に示した技法は、図３Ｃに示した集積回路４０ｃなどの集積回路を用いて始まる。集積回路４０ｃを形成するために使用するＦＥＯＬ作業およびＢＥＯＬ作業は、図２に関連して説明したように、図４に示した技法を実行するために使用するファウンドリと同じファウンドリまたは異なるファウンドリにおいて実行される場合がある。
【００４８】
[0054]図４の技法は、図５Ａに示したように、ベース酸化物５０の表面６６上に第１の誘電体層９２を形成するステップ（７２）を含む。第１の誘電体層９２は、例えば、ＳｉＯ２、ＳｉＯＣ、またはケイ酸塩ガラスなどの任意の適切な誘電体材料を含むことができる。第１の誘電体層９２は、例えば、トランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）と第１の誘電体層９２上におよびこれを貫通して形成されるインターコネクト（例えば、第２のインターコネクト１０４、図５Ｅ）との間の電気的分離に対する要求に基づくことがある所定の厚さに形成され得る。第１の誘電体層９２は、例えば、化学気相堆積（ＣＶＤ）またはスピンコーティングを含む任意の適切なプロセスを使用して形成されてもよい。
【００４９】
[0055]一旦、第１の誘電体層９２が形成されると、アパーチャ９４ａ、９４ｂ（一括して「アパーチャ９４」）が、図５Ｂに示したように、第１の誘電体層９２およびベース酸化物層５０中にエッチングされる（７４）。２つのアパーチャ９４ａ、９４ｂが図５Ｂには示されているが、実際の実装形態では、２つよりも多くのアパーチャが、第１の誘電体層９２およびベース酸化物層５０中にエッチングされる場合がある。アパーチャ９４の総数は、層４２の第２の側（裏側）に形成されるインターコネクトの数、ならびにトランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）とインターコネクトとの間の電気的接続部の数に依存することがある。アパーチャ９４は、酸化物を選択的にエッチングするがシリコンをエッチングしないエッチャントを使用してエッチングされ得、これは、トランジスタへの損傷を防止することに役立つことができる。例えば、アパーチャ９４は、バッファードフッ化水素酸（ＢＨＦ；フッ化アンモニウム（ＮＨ４Ｆ）などのバッファ薬剤とフッ化水素酸（ＨＦ）との混合物）またはドライプラズマエッチング法を使用してエッチングされ得る。
【００５０】
[0056]アパーチャ９４がエッチングされた（７４）後で、タングステンなどの電気的導電性材料が、図５Ｃに示したようにアパーチャ９４内に堆積され、第１のビア９８ａおよび第２のビア９８ｂ（一括して「ビア９８」）を形成することができる（７６）。ビア９８は、図５Ｃに示される。電気的導電性材料は、例えば、ＣＶＤを含む任意の適切なプロセスを使用して堆積され得る。
【００５１】
[0057]アパーチャ９４内への電気的導電性材料の堆積（７６）の後で、アルミニウム層１００が、図５Ｄに示したように、第１の誘電体層９２の表面９６およびビア９８の上に堆積可能である（７８）。アルミニウム層１００は、次に、水平インターコネクト１０２の形状を画定するためにマスキングされ、例えば、化学エッチングまたはプラズマエッチングを使用してエッチングされ得る（８０）。例えば、アルミニウムは、四塩化炭素を使用してプラズマエッチングされてもよい。図５Ｅは、アルミニウム層１００がエッチングされた後の水平インターコネクト１０２を示す。一旦、アルミニウム層１００内の余分なアルミニウム（例えば、水平インターコネクト１０２に使用されないアルミニウム）が除去されると、エッチングプロセスは停止され、第２の誘電体層１０４が、図５Ｆに示したように、水平インターコネクト１０２および第１の誘電体層９２の上に配置される（８２）。第２の誘電体層１０４は、第１の誘電体層９２と同じ誘電体材料を含むことも、異なる誘電体材料を含むこともできる。共に、第１のビア９８ａ、第２のビア９８ｂ、および水平インターコネクト１０２は、層４２の第２の側に配置された第２のインターコネクト１０４を画定し、これは第２のトランジスタ（例えば、第２の能動シリコン領域４６ｂ）と第３のトランジスタ（例えば、第３の能動シリコン領域４６ｃ）とを電気的に接続する。
【００５２】
[0058]図４および図５Ａ〜図５Ｆに示したプロセスは、ビアおよび水平インターコネクトの各追加の層に対して繰り返すことができる。例えば、第２の誘電体層１０４が、複数のアパーチャを画定するためにマスキングされ、エッチングされ得る。複数のアパーチャは、第１の誘電体層９２中および／または第１の誘電体層９２の表面９６上の、前に形成した対応する（追加の）ビアまたはアルミニウム層と実質的に位置を合わせられる（例えば、位置を合わせられるまたはほとんど位置を合わせられる）場合がある。例えば、追加のビアが、図４のステップ（７４）および（７６）中に第１の誘電体層９２中に形成されていてもよく、ならびに／または表面９６上のアルミニウム層が、図４のステップ（７８）および（８０）中に形成されていてもよい。第１の誘電体層９２中に形成された追加のビアは、第２の誘電体層１０４中におよび／またはその上に形成した追加のインターコネクトと、追加のインターコネクトが電気的に接続されるそれぞれの（１つまたは複数の）トランジスタとの間の電気的接続を与えることができる。第２の誘電体層１０４中のアパーチャは、次に、例えば、タングステンを使用して埋められる場合があり、アルミニウム層が、第２の誘電体層１０４の表面上に配置される場合があり、アルミニウム層が、第２の誘電体層１０４上に水平インターコネクトを画定するためにマスキングされ、エッチングされる場合がある。ある例では、第１の誘電体層９２、第２の誘電体層１０４、および／またはいずれかの引き続く誘電体層の堆積の後で、その表面（例えば、表面９６）は、表面を平坦化するために化学機械研磨（ＣＭＰ）される場合がある。
【００５３】
[0059]ある例では、層４２の裏側にインターコネクト１０４を形成するためにサブトラクティブアルミニウムプロセスを使用する代わりに、層４２の裏側に（１つまたは複数の）インターコネクトが、ダマシンプロセスまたはデュアルダマシンプロセスを使用して形成される場合がある。図６は、層４２の裏側（第２の側）にインターコネクトを形成するためにデュアルダマシンプロセスを利用する、本開示のある態様にしたがって集積回路を形成するための技法の例を示す流れ図である。図６は、図７Ａ〜図７Ｄを同時に参照して説明され、これらの図は、図６の技法の様々な段階における集積回路１３０（図７Ａでは集積回路１３０ａ、図７Ｂでは集積回路１３０ｂ、図７Ｃでは集積回路１３０ｃ、および図７Ｄでは集積回路１３０ｄ、一括して「集積回路１３０」）の概念図である。
【００５４】
[0060]ある例では、図７Ａに示したように、技法は、図２および図３Ａ〜図３Ｃに示した技法を経た集積回路、例えば、集積回路４０ｃを利用することができる。集積回路４０ｃを形成するために使用するＦＥＯＬ作業およびＢＥＯＬ作業は、図２に関連して説明したように、図６に示した技法を実行するために使用するファウンドリと同じファウンドリまたは異なるファウンドリにおいて実行される場合がある。
【００５５】
[0061]技法は、図７Ａに示した集積回路１３０ａを形成するために、ベース酸化物５０の表面６６上に第１の誘電体層１３２を堆積するステップ（１１２）を含む。第１の誘電体層１３２は、例えば、ＳｉＯ２、ＳｉＯＣ、またはケイ酸塩ガラスを含むことができる。第１の誘電体層１３２は、例えば、トランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）と、第１の誘電体層１３２上におよびこれを貫通して形成されるインターコネクト（第２のインターコネクト１４２、図７Ｄ）との間の電気的な絶縁に対する要求に基づく場合がある所定の厚さに形成される場合がある。第１の誘電体層１３２は、例えば、化学気相堆積（ＣＶＤ）またはスピンコーティングを含む任意の適切なプロセスを使用して形成されてもよい。
【００５６】
[0062]一旦、第１の誘電体層１３２が形成されると、第１の誘電体層１３２は、インターコネクトの所望の形状に対応する溝１３４を画定するためにマスキングされ、溝１３４が、図７Ｂに示したように、第１の誘電体層１３２およびベース酸化物層５０中にエッチングされる（１１４）。溝１３４は、トランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）のそれぞれのトランジスタへの（図５Ｃ〜図５Ｆ中のビア９８に類似した）実質的に垂直な（例えば、垂直なまたはほとんど垂直な）部分、ならびに垂直な接続部間の（図５Ｅおよび図５Ｆ中の水平インターコネクト１０２と同様の）実質的に水平な（例えば、水平なまたはほとんど水平な）部分の両方を含む。ある例では、マスキングするステップおよびエッチングするステップは、溝１３４の実質的に垂直な部分および実質的に水平な部分を画定するために２つのステップで行うことができる。
【００５７】
[0063]１つの溝１３４が図７Ｂには示されているが、実際の実装形態では、１つよりも多くの溝が、第１の誘電体層１３２およびベース酸化物層５０中にエッチングされる場合がある。溝１３４の総数は、層４２の第２の側（裏側）に形成されるインターコネクトの数、ならびにトランジスタ（例えば、能動シリコン領域４６および／または多結晶シリコンゲート４８）とインターコネクトとの間の接続部の数に依存することがある。溝１３４は、酸化物を選択的にエッチングするがシリコンをエッチングしないエッチャントを使用してエッチングされ得、これは、トランジスタへの損傷を防止することに役立つことできる。例えば、溝１３４は、バッファードフッ化水素酸（ＢＨＦ；フッ化アンモニウム（ＮＨ４Ｆ）などのバッファ薬剤とフッ化水素酸（ＨＦ）との混合物）またはドライプラズマエッチング法を使用してエッチングされ得る。
【００５８】
[0064]溝１３４が第１の誘電体層９２中にエッチングされた後で、銅などの電気的導電性材料が、図７Ｃに示したように、溝１３４内に堆積される（１１６）。ある例では、銅が溝１３４からあふれ出し、一部の銅が、第１の誘電体層１３２の表面１３６上に堆積されるように、過剰な銅が、溝１３４内に堆積される。銅は、例えば、ＣＶＤおよび／または電気めっきを含む任意の適切なプロセスを使用して溝１３４内に堆積され得る。
【００５９】
[0065]ある例では、溝１３４内に銅を堆積するステップ（１１６）の前に、薄いバリア膜が、溝１３４の表面に付けられる場合があり、これは、第１の誘電体層１３２中への銅の拡散を減少させるまたは防止することに役立つことができる。ある例では、薄いバリア膜は、タンタルまたは窒化タンタルを含むことができる。
【００６０】
[0066]一旦、銅が溝１３４内に堆積されると（１１６）、図７Ｃに示したように、余分な銅が除去され、銅および第１の誘電体層１３２の実質的に平坦な（例えば、平坦なまたはほとんど平坦な）表面が、ＣＭＰを使用して形成される（１１８）。研磨された銅は、層４２の第２の側に配置された第２のインターコネクト１４２を画定し、これは、第１の電気的導電性ビア１３８ａ、第２の電気的導電性ビア１３８ｂ、および電気的導電性水平インターコネクト１４０を含む。引き続いて、第２の誘電体層１４４が、図７Ｄに示したように、第１の誘電体層１３２の表面１３６およびインターコネクト１４２上に堆積される（１２０）。
【００６１】
[0067]図６および図７Ａ〜図７Ｄに示した全体のプロセスをインターコネクトの各追加の層に対して繰り返すことができる。例えば、第２の誘電体層１４４が、溝を画定するためにマスキングされエッチングされる場合があり、第２の誘電体層１４４中の溝が銅で埋められる場合がある。ある例では、銅の堆積の後で、銅および第２の誘電体層１４４の表面は、表面を平坦化するために化学機械研磨（ＣＭＰ）される場合がある。第３の誘電体層が、次に第２の誘電体層１４４および銅インターコネクトの上に堆積され、プロセスを任意の追加の層に対して繰り返すことができる。図４および図５Ａ〜図５Ｆと同様に、第２の誘電体層１４４中に形成した溝は、図６のステップ（１１４）中に第１の誘電体層１３２中に形成した少なくとも１つのビアと実質的に位置を合わせる（例えば、位置を合わせるまたはほとんど位置を合わせる）ことができる。第１の誘電体層１３２中に形成したこの少なくとも１つのビアは、第２の誘電体層１４４中に形成した追加のインターコネクトと、追加のインターコネクトが電気的に接続される（１つまたは複数の）それぞれのトランジスタとの間に電気的な接続を与えることができる。
【００６２】
[0068]様々な例を上述している。これらの例および他の例は、別記の特許請求の範囲の範囲内にある。
【符号の説明】
【００６３】
１０  集積回路
１２  層
１４  シリコン層
１６  能動シリコン領域
１７  酸化物分離領域
１８  多結晶シリコン導体、多結晶シリコンゲート
２０  ベース酸化物層
２２  インターコネクト
２４  電気的導電性ビア
２６  水平電気インターコネクト
２８  誘電体層
４０  集積回路
４２  層
４４  シリコン層
４６  能動シリコン領域
４８  多結晶シリコンゲート
５０  ベース酸化物層
５２  インターコネクト
５４  電気的導電性ビア
５６  水平電気インターコネクト
５８  誘電体材料
６０  シリコン基板
６２  キャリアハンドルウェハ
６４  表面
６６  表面
９０  集積回路
９２  第１の誘電体層
９４  アパーチャ
９６  表面
９８  ビア
１００  アルミニウム層
１０２  水平インターコネクト
１０４  第２のインターコネクト
１０４  第２の誘電体層
１３０  集積回路
１３２  第１の誘電体層
１３４  溝
１３６  表面
１３８  電気的導電性ビア
１４０  電気的導電性水平インターコネクト
１４２  第２のインターコネクト
１４４  第２の誘電体層
【図１】
2013051419.tif 000003
【図２】
2013051419.tif 000004
【図３Ａ】
2013051419.tif 000005
【図３Ｂ】
2013051419.tif 000006
【図３Ｃ】
2013051419.tif 000007
【図４】
2013051419.tif 000008
【図５Ａ】
2013051419.tif 000009
【図５Ｂ】
2013051419.tif 000010
【図５Ｃ】
2013051419.tif 000011
【図５Ｄ】
2013051419.tif 000012
【図５Ｅ】
2013051419.tif 000013
【図５Ｆ】
2013051419.tif 000014
【図６】
2013051419.tif 000015
【図７Ａ】
2013051419.tif 000016
【図７Ｂ】
2013051419.tif 000017
【図７Ｃ】
2013051419.tif 000018
【図７Ｄ】
2013051419.tif 000019
【外国語明細書】
2013051419000001.pdf