(57)【要約】【課題】隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させる。【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。【選択図】図２
2013065776.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有し、且つ、前記素子分離絶縁膜の上面上で、前記第２のシリコン酸化膜の膜厚が零であり前記第１のシリコン窒化膜と前記第２のシリコン窒化膜が接すると共に、前記第２のシリコン窒化膜が前記制御電極層に接することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有し、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成したことを特徴とする半導体装置。
【請求項３】
前記第２のシリコン窒化膜と前記制御電極層との間に膜厚が１ｎｍ以下のシリコン酸化膜が形成されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御電極層とを備え、
前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜および第２のシリコン酸化膜を積層形成した積層構造を有し、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が零であり前記第１のシリコン窒化膜が前記制御電極層に接することを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御電極層を形成する工程とを備え、
前記電極間絶縁膜を形成する工程は、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に第１のシリコン酸化膜を形成し、前記第１のシリコン酸化膜上に第１のシリコン窒化膜を形成し、前記第１のシリコン窒化膜上に前記電荷蓄積層の上面上の膜厚が前記素子分離絶縁膜の上面上の膜厚よりも厚い膜厚構造の第２のシリコン酸化膜を形成した後、前記第２のシリコン酸化膜を等方性エッチングまたは窒化して前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚を零にすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。フラッシュメモリ装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されている。
【０００３】
電極間絶縁膜として、シリコン窒化膜をシリコン酸化膜で挟んだＯＮＯ構造の積層絶縁膜を用いる場合、電極間絶縁膜のシリコン窒化膜中にトラップされた電子も、浮遊ゲート電極へ書き込まれる電子と共に、書き込み特性に寄与する。素子分離溝幅が縮小すると、素子分離絶縁膜上の電極間絶縁膜のシリコン窒化膜中に溜まる電子が、隣接セルの書き込み閾値を変動させるため、誤書き込みが発生することがある。また、カップリング比を確保するために、素子分離絶縁膜上の制御ゲート電極膜を浮遊ゲート電極下部近くまで形成すると、データの消去時に素子分離絶縁膜の上面部分において制御ゲート電極膜とシリコン基板との間でリーク電流が発生し、消去特性を劣化させてしまうことがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８３１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させることができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第１のシリコン酸化膜、第１のシリコン窒化膜、第２のシリコン酸化膜および第２のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。
【０００７】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記半導体基板、前記ゲート絶縁膜および前記電荷蓄積層に素子分離溝を形成する工程と、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御電極層を形成する工程とを備える。前記電極間絶縁膜を形成する工程は、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に第１のシリコン酸化膜を形成し、前記第１のシリコン酸化膜上に第１のシリコン窒化膜を形成する。そして、前記第１のシリコン窒化膜上に前記電荷蓄積層の上面上の膜厚が前記素子分離絶縁膜の上面上の膜厚よりも厚い膜厚構造の第２のシリコン酸化膜を形成した後、前記第２のシリコン酸化膜を等方性エッチングまたは窒化して前記第２のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚を零にする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のメモリセル領域の平面構造を模式的に示す図
【図２】（ａ）は図１中のＡ−Ａ線に沿う断面図、（ｂ）は図１中のＢ−Ｂ線に沿う断面構図
【図３】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その１）
【図４】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その２）
【図５】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その３）
【図６】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その４）
【図７】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その５）
【図８】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その６）
【図９】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その７）
【図１０】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その８）
【図１１】一製造段階を示す図１中のＡ−Ａ線に沿う断面図（その９）
【図１２】一製造段階を示す図１中のＢ−Ｂ線に沿う断面図（その１０）
【図１３】シリコン酸化膜の膜厚と電子トラップ量との関係を示す特性図
【図１４】第２実施形態を示す図１１相当図
【発明を実施するための形態】
【０００９】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
（第１実施形態）
図１は、本実施形態の不揮発性半導体記憶装置（半導体装置）のメモリセル領域の平面構造を模式的に示す平面図である。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択トランジスタ間に複数のメモリセルトランジスタＴｒｍを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１１】
図２（ａ）は、各メモリセルのワード線方向（ゲート幅方向）に沿う断面構造を模式的に示す図（図１中のＡ−Ａ線に沿う断面図）であり、図２（ｂ）は、各メモリセルのビット線方向（ゲート長方向）に沿う断面構造を模式的に示す図（図１中のＢ−Ｂ線に沿う断面図）である。この図２（ａ）、（ｂ）を参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。
【００１２】
図２（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図１中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ（shallow trench isolation））２を構成している。
【００１３】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧ（制御電極層）とを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１４】
ゲート絶縁膜（トンネル絶縁膜）７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。
【００１５】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えば、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜、即ち、いわゆるＯＮＯＮ積層構造の膜を用いている。但し、電極間絶縁膜９のうちの素子分離絶縁膜５の上面５ａ上の部分については、第２のシリコン酸化膜１３が除去（消失）されており、第１のシリコン窒化膜１２と第２のシリコン窒化膜１４が一体化した１つの層のシリコン窒化膜１２ａとなっている。即ち、電極間絶縁膜９のうちの素子分離絶縁膜５の上面５ａ上の部分については、ＯＮ積層構造の膜となっており、上部のシリコン窒化膜１２ａは制御ゲート電極膜ＣＧと直接接する構成となっている。
【００１６】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。この導電層（ワード線ＷＬ）１０は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結する。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層（即ち、シリサイド層単体）で構成しても良い。
【００１７】
また、図２（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１５によって互いに電気的に分離されている。この溝１５内にはメモリセル間絶縁膜１６が形成されている。このメモリセル間絶縁膜１６としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００１８】
メモリセル間絶縁膜１６の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１７が形成されている。このライナー絶縁膜１７上には、例えばシリコン酸化膜からなる層間絶縁膜１８が形成されている。ライナー絶縁膜１７は、シリコン酸化膜からなる層間絶縁膜１８の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特に導電層１０のシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜ＣＧ間はライナー絶縁膜１７を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００１９】
上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線ＷＬ及びシリコン基板１のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線ＷＬ（制御ゲート電極膜ＣＧ）に高電圧を印加すると共に、シリコン基板１のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬ（制御ゲート電極膜ＣＧ）に低電圧を印加すると共に、シリコン基板１のＰウェルに高電圧を印加する。
【００２０】
次に、上記構成の不揮発性半導体記憶装置の製造方法について、図３ないし図１２参照して説明する。尚、図３ないし図１２は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図３ないし図１１は図１中のＡ−Ａ線に沿う断面図であり、図１２は図１中のＢ−Ｂ線に沿う断面図である。
【００２１】
まず、図３に示すように、不純物がドーピングされたシリコン基板１の上面にトンネル絶縁膜としてのゲート絶縁膜７を熱酸化法により例えば６ｎｍ程度の厚さ形成する。続いて、ゲート絶縁膜７の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層８を例えば１００ｎｍ程度の厚さ形成する。
【００２２】
次いで、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１９を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜２０を形成する。この後、シリコン酸化膜２０上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
【００２３】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜２０をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜２０をマスクにしてＲＩＥ法によりシリコン窒化膜１９をエッチングし、次いで、ＲＩＥ法により多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７及びシリコン基板１をエッチングすることにより素子分離のための溝（素子分離溝）４を形成する（図４参照）。この場合、活性領域３の幅寸法及び素子分離溝４の幅寸法は、いずれも例えば５０ｎｍ程度である。
【００２４】
続いて、シリコン酸化膜２０上および素子分離溝４内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜５としてシリコン酸化膜を形成することによって素子分離溝４を埋め込む。この後、図５に示すように、ＣＭＰ(chemical mechanical polish)法によってシリコン窒化膜１９をストッパーにして平坦化を行うことにより、シリコン窒化膜１９上のシリコン酸化膜２０を除去し、素子分離溝４内にシリコン酸化膜（素子分離絶縁膜）５を残す。
【００２５】
次いで、マスク材であるシリコン窒化膜１９を化学薬液等でエッチングして除去（剥離）し、多結晶シリコン層８の上面を露出させる。続いて、シリコン酸化膜（素子分離絶縁膜）５の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層８の側面の上側部分が露出するまで素子分離絶縁膜４をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。これによって、図６に示すような構造を得る。
【００２６】
次に、図７ないし図１０に示すように、電極間絶縁膜９を全面（即ち、素子分離絶縁膜５の上面５ａ、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。具体的には、まず、図７に示すように、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて、第１のシリコン酸化膜１１、第１のシリコン窒化膜１２をこの順に積層形成する。
【００２７】
次に、図８に示すように、第１のシリコン窒化膜１２を局所集中酸化することによって、浮遊ゲート電極膜ＦＧの頂部（上面）上の部分の膜厚が厚く、且つ、浮遊ゲート電極膜ＦＧの側面上の部分および素子分離絶縁膜５の上面５ａ上の部分の膜厚が薄い第２のシリコン酸化膜１３を形成する。この後、図９に示すように、ウエット処理等の等方性エッチングにより素子分離絶縁膜５の上面５ａ上の第２のシリコン酸化膜１３を除去して第１のシリコン窒化膜１２を露出させる。続いて、例えばラジカル窒化法により、第２のシリコン窒化膜１４を形成する。これにより、図１０に示すような構造を得る。この構成の場合、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの頂部（上面）および側面上の部分は、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜（即ち、ＯＮＯＮ積層構造の膜）となっている。そして、電極間絶縁膜９のうちの素子分離絶縁膜５の上面５ａ上の部分は、第１のシリコン酸化膜１１と、第２のシリコン酸化膜１３が除去されて第１のシリコン窒化膜１２と第２のシリコン窒化膜１４が一体化した１つの層のシリコン窒化膜１２ａとからなる積層構造の膜（即ち、ＯＮ積層構造の膜）となっている。
【００２８】
尚、第２のシリコン窒化膜１４を形成する際に用いたラジカル窒化法は、窒化ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、窒素ラジカルと窒素イオンを発生させて、シリコン窒化膜を形成する方法である。
【００２９】
また、第１のシリコン窒化膜１２を局所集中酸化するプロセスとして、本実施形態では、例えばプラズマ酸化方法を用いた。具体的には、例えば１０〜３００Ｐａ程度の低圧において、酸素ガスを含む雰囲気内でマイクロ波を使ってプラズマを発生させることにより、酸素ラジカルと酸素イオンを発生させて、第１のシリコン窒化膜１２を局所集中的に酸化し、浮遊ゲート電極膜ＦＧの頂部（上面）上の部分の膜厚が厚く、且つ、浮遊ゲート電極膜ＦＧの側面上の部分および素子分離絶縁膜５の上面５ａ上の部分の膜厚が薄い第２のシリコン酸化膜１３を形成した。尚、局所集中酸化の酸化量や局所集中の程度等（例えば第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの上面上の部分の膜厚や、第２のシリコン酸化膜１３のうちの浮遊ゲート電極膜ＦＧの側面上の部分の膜厚や、素子分離絶縁膜５の上面５ａ上の部分の膜厚等）は、プラズマ酸化方法の処理条件により任意に調整可能である。
【００３０】
さて、上記したようにして電極間絶縁膜９を形成した後は、図１１に示すように、電極間絶縁膜９の上に、ＬＰ-ＣＶＤ法を用いて制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成する。これにより、電極間絶縁膜９のうちの素子分離絶縁膜５の上面５ａ上の部分では、電極間絶縁膜９のシリコン窒化膜１２、１４（一体化したシリコン窒化膜１２ａ）が制御ゲート電極膜ＣＧ（多結晶シリコン層１０）に直接接する。
【００３１】
次に、多結晶シリコン層１０上にＣＶＤ法によりＲＩＥのマスク膜としてのシリコン窒化膜２１（図１２参照）を形成する。続いて、シリコン窒化膜２１上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。この後、第２のレジストマスクをマスクにしてＲＩＥ法によりマスク膜（シリコン窒化膜２１）、多結晶シリコン層（導電層）１０、電極間絶縁膜９、多結晶シリコン層８及びゲート絶縁膜７を順次エッチングし、電極分離用の溝１５を形成する（図１２参照）。これにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）、電極間絶縁膜９および制御ゲート電極膜ＣＧ（多結晶シリコン層１０）の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも５０ｎｍ程度である。
【００３２】
次いで、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。続いて、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層６（図２（ｂ）参照）を形成する。次に、溝１５内にメモリセル間絶縁膜１６（図２（ｂ）参照）を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層１０の上部にニッケルシリサイド層を形成した後、図２（ｂ）に示すように、ライナー絶縁膜１７と層間絶縁膜１８を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
【００３３】
以上のようにして、シリコン基板（半導体基板上）１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層６とを備えた不揮発性半導体記憶装置が得られる。
【００３４】
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは，シリコン基板１と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜７に印加され、ゲート絶縁膜７にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型フラッシュメモリ装置がある。
【００３５】
ここで、本実施形態の上記した構造の電極間絶縁膜９の作用効果について説明する。電極間絶縁膜９のうちの素子分離絶縁膜５の上面５ａ上の部分において、一体化したシリコン窒化膜１２ａと制御ゲート電極膜ＣＧとが直接接するように構成した。この構成では、第１のシリコン窒化膜１２と第２のシリコン窒化膜１４が接すると共に第２のシリコン窒化膜１４と制御ゲート電極膜ＣＧとが直接接しているため、第１のシリコン窒化膜１２中に電子が溜まらないようにできる。従って、隣接セルの閾値変動（誤書き込み）を改善することができる。更に、上記した構造では、制御ゲート電極膜ＣＧと直接接する一体化したシリコン窒化膜１２ａを有するように構成したため、制御ゲート電極膜ＣＧに低電圧を印加すると共にシリコン基板１に高電圧を印加するデータの消去動作において、制御ゲート電極膜ＣＧと直接接するシリコン窒化膜を有していない構成に比べて、制御ゲート電極膜ＣＧからシリコン基板１側へ電子がトンネリングする際の距離が長くなる。従って、データの消去時にシリコン基板１と制御ゲート電極膜ＣＧとの間のリーク電流を低減でき、消去特性を向上させることができる。
【００３６】
ところで、電極間分離用の溝１５を形成した後（図１２参照）、ＲＩＥダメージを修復する目的で後酸化を加える場合がある。このような場合には、電極間絶縁膜９中へ酸化剤が侵入して、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの上面上の部分のシリコン酸化膜の端部にバーズビ−クが形成されてしまうことがある。このバーズビークは、カップリング比を低下させ、メモリセル特性へ大きな悪影響を与えてしまうことがある。これに対して、本実施形態では、浮遊ゲート電極膜ＦＧの上面において、電極間絶縁膜９の最上部に第２のシリコン窒化膜１４を形成したので、上記バーズビークの形成を抑制することができる。尚、電極間絶縁膜９の最下部（第１のシリコン酸化膜１１の下）にもシリコン窒化膜を形成すると、バーズビークの形成をより一層抑制することができる。
【００３７】
そして、本実施形態では、上記したように構成しながら、素子分離絶縁膜５の上面５ａ上の部分において、一体化したシリコン窒化膜１２ａと制御ゲート電極膜ＣＧとを直接接するように構成して、第１のシリコン窒化膜１２への電子トラップを抑制したので、隣接セルの閾値変動（誤書き込み）を改善できる。更に、制御ゲート電極膜ＣＧと直接接する一体化したシリコン窒化膜１２ａを有するため、データの消去時に、制御ゲート電極膜ＣＧからシリコン基板１側へ電子がトンネリングする際の距離が長くなることから、シリコン基板１と制御ゲート電極膜ＣＧとの間のリーク電流を低減でき、消去特性を良好にすることができる。
【００３８】
尚、素子分離絶縁膜５の上面５ａにおいて、第２のシリコン窒化膜１４を、プラズマ等で励起させたラジカル窒素で窒化処理して形成する場合、理想的な窒化膜のトラップ準位の他にプラズマダメージによる複数の準位が生成し、耐圧が保てなくなることがある。このような場合には、第２のシリコン窒化膜１４（一体化したシリコン窒化膜１２ａ）と制御ゲート電極膜ＣＧとの間に膜厚が１ｎｍ以下のシリコン酸化膜を挟むように構成しても良い。このように構成すると、複数の準位を有する窒化膜が形成された場合であっても耐圧低下を回避することができる。一方で、素子分離絶縁膜５の上面５ａ上における電子トラップが及ぼす隣接セルへの影響が非常に大きい場合には、一体化したシリコン窒化膜１２ａを制御ゲート電極膜ＣＧに直接接するように構成することが望ましい。
【００３９】
更に、本実施形態では、電極間絶縁膜９のうちの浮遊ゲート電極膜ＦＧの上面上の部分において、ＯＮＯＮ積層構造の膜を形成するように構成した。この構成によれば、高電界が印加されるデータ書き込み時に浮遊ゲート電極膜ＦＧの上面上での電界を緩和して書き込み特性を良好にすることができる。ここで、図１３は、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造（ＯＮＯ膜構造）において、上部のシリコン酸化膜の膜厚を変化させながら、シリコン窒化膜にトラップされる電子の量を測定した結果を示す特性図である。この図１３から、上部のシリコン酸化膜を薄くすることに伴ない、書き込み特性に寄与するシリコン窒化膜中への電子のトラップが少なくなっていることがわかる。これは、高電界が印加されるデータの書き込み時に書き込み特性に寄与するためには、バリアハイトの高い第２のシリコン酸化膜１３について、第１のシリコン窒化膜１２中へ十分電子の捕獲が行われる程度の膜厚が必要であることを示している。本実施形態においては、浮遊ゲート電極膜ＦＧの上面上の部分の電極間絶縁膜９として、第１のシリコン窒化膜１２上に第２のシリコン酸化膜１３が十分残る構成としたことで、第１のシリコン窒化膜１２に捕獲された電子はＯＮＯ膜全体としては電界を緩和することができ、電極間絶縁膜９におけるリーク電流を低減して書き込み特性の向上を図ることができる。
【００４０】
（第２実施形態）
図１４は、第２実施形態を示すものである。第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、第２のシリコン窒化膜１４を形成しないで、即ち、図９に示すように、素子分離絶縁膜５の上面５ａ上の第２のシリコン酸化膜１３を除去して第１のシリコン窒化膜１２を露出させた後、図１４に示すように、制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成した。
【００４１】
尚、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、制御ゲート電極膜ＣＧと直接接している第１のシリコン窒化膜１２中に電子が溜まらないようにでき、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態では、電極間絶縁膜９の最上部にシリコン窒化膜を形成しないことにより電極間絶縁膜９の物理膜厚を薄くすることができ、隣接する浮遊ゲート電極膜ＦＧ間に電極間絶縁膜９を介して制御ゲート電極膜ＣＧとなる多結晶シリコン層１０を形成する際の埋め込み性を向上させることができる。また、浮遊ゲート電極膜ＦＧの側面及び上面において、シリコン酸化膜よりも誘電率の高いシリコン窒化膜を最上部に配することなく所望の電気膜厚を有する電極間絶縁膜９を形成すれば、電極間絶縁膜９の物理膜厚を薄膜化しながらメモリセルのカップリングを保持することができる。
【００４２】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、第１のシリコン窒化膜１２をＬＰ−ＣＶＤ法を用いて形成したが、これに限られるものではなく、例えばＡＬＤ（Atomic Layer Deposition）法を用いても良く、堆積窒化膜を形成する方法であれば良い。というのは、第１のシリコン窒化膜１２を局所集中酸化して第２のシリコン酸化膜１３を形成する場合、第１のシリコン窒化膜１２が堆積窒化膜であることが望ましいためである。なお、ＬＰ−ＣＶＤ法やＡＬＤ法を用いる場合、Ｓｉ原料としては、ジシラン、ＤＣＳ（Dichlorosilane、ＳｉＨ2Ｃｌ2）、ＨＣＤ（Hexachloro Disilane、Ｓｉ2Ｃｌ6）等の無機材料や、Ｓｉにアミノ基を結合させた有機Ｓｉソースを用い、Ｎ原料としては、ＮＨ3やラジカル窒素等を用いて窒化膜を堆積させることができる。
【００４３】
また、上記各実施形態では、電極間絶縁膜９として、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３／第２のシリコン窒化膜１４の積層構造の膜（即ち、いわゆるＯＮＯＮ膜）、または、第１のシリコン酸化膜１１／第１のシリコン窒化膜１２／第２のシリコン酸化膜１３の積層構造の膜（即ち、いわゆるＯＮＯ膜）を用いたが、これに限られるものではなく、電極間絶縁膜９の最下部にシリコン窒化膜を形成したＮＯＮＯＮ膜またはＮＯＮＯ膜を用いても良い。また、ウェハ面内の均一性を確保したい場合には、ＬＰ−ＣＶＤ法に代えてＡＬＤ法などの方法を用いて成膜を行うことが好ましい。
【００４４】
また、上記各実施形態では、局所集中酸化方法として、プラズマ酸化方法（ラジカル酸化法）を用いたが、これに限定されるものではなく、局所集中性をもった酸化方法であれば他の酸化方法でも良く、同様の効果が得られる。また、酸化処理回数に制限は無く、第１のシリコン窒化膜１２および第２のシリコン酸化膜１３（ひいては電極間絶縁膜９）が所望の膜厚となる範囲で酸化処理回数や酸化量等を適宜調整すれば良い。
【００４５】
また、上記各実施形態では、局所集中酸化によって第２のシリコン酸化膜１３を形成したが、これに代えて、ローディング効果の大きい堆積シリコン酸化膜を形成しても良い。例えば、通常のＬＰ−ＣＶＤ法によって圧力を上げて堆積率を向上させるように構成すると、上記第２のシリコン酸化膜１３とほぼ同じ膜厚構造のシリコン酸化膜を形成することができる。また、ラジカルの酸化種とＳｉソースを交互に流す成膜方法によっても上記第２のシリコン酸化膜１３とほぼ同じ膜厚構造のシリコン酸化膜を形成することが可能である。尚、局所集中酸化を行わず、堆積シリコン酸化膜を形成する場合には、第１のシリコン窒化膜１２を形成するときに、最終的に目標とする膜厚で形成することが好ましい。
【００４６】
また、上記各実施形態では、素子分離絶縁膜５の上面５ａ上の第２のシリコン酸化膜１３を除去する場合に、ウエットエッチングを用いたが、これに限られるものではなく、ケミカルエッチングやＲＩＥ等のシリコン酸化膜を精度良くエッチング可能な方法であれば良い。
【００４７】
また、第１実施形態では、第１のシリコン窒化膜１２を局所集中酸化して第２のシリコン酸化膜１３を形成した後、素子分離絶縁膜５の上面５ａ上の第２のシリコン酸化膜１３をエッチングにより除去したが、エッチングしないで、即ち、図８に示す状態で、ラジカル窒化処理を行って、第２のシリコン窒化膜１４を形成しても良い。この場合、局所集中酸化により素子分離絶縁膜５の上面５ａ上に形成される第２のシリコン酸化膜１３の膜厚は十分薄いことから、この薄い第２のシリコン酸化膜１３に対してラジカル窒化処理を行うと、薄い第２のシリコン酸化膜１３が消失して第２のシリコン窒化膜１４が形成され得るためである。また、第１のシリコン窒化膜１２と第２のシリコン窒化膜１４との間に膜厚が薄い（１ｎｍ程度以下の）第２のシリコン酸化膜１３が残っても支障がないためである。
【００４８】
即ち、このように素子分離絶縁膜５の上面５ａ上で第１のシリコン窒化膜１２と第２のシリコン窒化膜１４との間に薄い第２のシリコン酸化膜１３を残った場合であっても、その膜厚が１ｎｍ以下程度であれば、図１３に示したように、素子分離絶縁膜５の上面５ａ上の電極間絶縁膜９においては第１のシリコン窒化膜１２にトラップされる電子の量を低減でき、隣接セルの閾値変動(誤書き込み)を抑制することができる。これに対し、浮遊ゲート電極膜ＦＧに接する電極間絶縁膜９においては第２のシリコン酸化膜１３を厚く形成したことで、第１のシリコン窒化膜１２中への電子トラップによる電界緩和を確保することができ、特に浮遊ゲート電極膜ＦＧの上面上の部分におけるリーク電流を低減して書き込み特性を向上させることができる。また、同様に第２実施形態においても、素子分離絶縁膜５の上面５ａ上の第２のシリコン酸化膜１３を消失させたが、膜厚が薄い（１ｎｍ以下程度の）シリコン酸化膜を残すように構成しても良い。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
図面中、１はシリコン基板、４は素子分離溝、５は素子分離絶縁膜、６は拡散層、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１は第１のシリコン酸化膜、１２は第１のシリコン窒化膜、１３は第２のシリコン酸化膜、１４は第２のシリコン窒化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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