(57)【要約】【課題】データ入出力部とメモリセルアレイなどとを接続するデータバスの遠近端差を少なくすることにより、並列かつ高速なデータ転送を可能にするデータバス構造を備える半導体装置を提供する。【解決手段】データバスと、データバスに接続され、データバスを伝送するデータの入出力を行うデータ入出力部と、夫々データバスに接続され、データ入出力部との間でデータバスを介してデータの入出力を行う複数のバスインターフェース部と、を備え、複数のバスインターフェース部からデータ入出力部までの前記データバスの配線長が夫々互いに等しくなるように配置配線されている。【選択図】図１
2013218767.tif 000002
【特許請求の範囲】
【請求項１】
データバスと、
前記データバスに接続され、前記データバスを伝送するデータの入出力を行うデータ入出力部と、
夫々前記データバスに接続され、前記データ入出力部との間で前記データバスを介してデータの入出力を行う複数のバスインターフェース部と、
を備え、
前記複数のバスインターフェース部から前記データ入出力部までの前記データバスの配線長が夫々互いに等しくなるように配置配線されていることを特徴とする半導体装置。
【請求項２】
前記データバスが、第１及び第２の前記バスインターフェース部に接続された第１のデータバスと、前記第１のデータバスに第１の接続点で接続され、前記データ入出力部に接続された第２のデータバスと、を備え、
前記第１のバスインターフェース部から前記第１の接続点までの前記第１のデータバスの配線長と、前記第２のバスインターフェース部から前記第１の接続点までの前記第１のデータバスの配線長と、が互いに等しくなるように前記第１の接続点が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１のデータバスと、
前記第１のデータバスに第１の接続点により接続された第２のデータバスと、
前記第２のデータバスに接続され、前記第２のデータバスを伝送するデータの入出力を行うデータ入出力部と、
夫々前記第１のデータバスに接続され、前記データ入出力部との間で前記第１及び第２のデータバスを介してデータの入出力を行う３個以上のバスインターフェース部と、
を備え、
前記第１の接続点が、前記第１のデータバスに接続された前記３個以上のバスインターフェース部のうち、第１のデータバスの両端に接続された前記バスインターフェース部からの配線長が等しくなる位置に設けられていることを特徴とする半導体装置。
【請求項４】
複数のデータ入出力部と、
前記複数のデータ入出力部に夫々対応して設けられた複数の第１及び第２のバスインターフェース部と、
前記複数のデータ入出力部と、前記複数の第１及び第２のバスインターフェース部とを並列に接続する複数ビットのデータバスと、
を備え、
前記データバスが、前記複数の第１のバスインターフェース部と前記複数の第２のバスインターフェース部とを接続する第１のデータバスと、
前記第１のデータバスと前記複数のデータ入出力部とを接続する第２のデータバスと、
を備え、
前記データバスの各ビットが、前記第１のデータバスにおいて、前記第１のバスインターフェース部からの配線長と前記第２のバスインターフェース部からの配線長が互いに等しくなる位置で前記第２のデータバスの対応するビットに接続されていることを特徴とする半導体装置。
【請求項５】
複数のデータ入出力部に夫々接続された複数の外部データ入出力端子と、
をさらに備え、
前記複数のデータ入出力部が、夫々、前記データバスのインターフェースを行う入出力部側バスインターフェース部と、前記外部データ入出力端子との間でデータの入出力を行う入出力バッファと、を備え、
前記複数の入出力部側バスインターフェース部間の距離が、前記複数の外部データ入出力端子間の距離より小さくなるように前記複数の入出力部側バスインターフェース部が配置されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１のデータバスが第１の方向に配線され、
前記複数のバスインターフェース部が前記第１のデータバスに沿って前記第１のデータバスの片側に配置され、
前記複数のデータ入出力部が前記第１のデータバスを挟んで前記複数のバスインターフェース部に対向して設けられ、前記第２のデータバスが前記第１の方向とは異なる第２の方向に配線されて前記第１のデータバスと前記複数のバスインターフェース部とを夫々接続していることを特徴とする請求項４又は５項記載の半導体装置。
【請求項７】
第１の方向に並べて配置された複数のメモリセルアレイを備え、
前記複数のメモリセルアレイが前記複数のバスインターフェース部を介して前記データバスに接続されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記データバスと、前記データ入出力部と、前記複数のバスインターフェース部と、が同一の半導体基板の表面に形成されていることを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、データ記憶部と、データ記憶部に記憶するデータの入出力回路と、データ記憶部と入出力回路との間を接続するデータバスと、を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭやフラッシュメモリなどのメモリを内蔵する半導体装置では、半導体装置の微細加工技術や回路技術の進歩によりギガビットオーダーの大規模な容量のメモリを内蔵するものが現れている。さらに、半導体装置を利用するシステムの高速化に伴い、メモリとメモリに対してリードライトデータの入出力を行うデータ入出力部との間のデータバスを高速にデータ転送可能とする必要性が出てきている。
【０００３】
また、半導体装置に内蔵するメモリの容量やビット数、バンクの数は様々であり、そのレイアウト配置も様々である。さらに、メモリとの間でリードライトデータを入出力するデータ入出力端子の数や配置も仕様により様々である。
【０００４】
たとえば、内部の記憶容量が４Ｇビットに及ぶＤＲＡＭもすでに量産されようとしている。また、外部との間のデータの入出力に関してもＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）では、クロックと立ち上がりと立ち下がりの両方に同期してリードライトデータを外部と転送することにより、システム的に高速なデータ転送を可能にしており、その転送レートも１Ｇｂｐｓを上回るような転送レートでリードライトデータを入出力することが可能である製品も現れて来ている。
【０００５】
さらに、用途によっては、メモリのビット数も３２ビット以上にも及ぶ場合があり、メモリのビット数に合わせて同じ数のデータ入出力端子（ＤＱ端子）から並列に入出力するような製品が必要となる場合もある。そのような製品では、多ビットのリードライトデータを同時に並列にデータ入出力端子（ＤＱ端子）から入出力すると共に、大容量のメモリアレイとの間で高速にデータ転送を行う必要がある。
【０００６】
なお、特許文献１には、周辺部に一列にパッドを設けた半導体チップを搭載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−８７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明によって与えられたものである。メモリアレイと外部入出力部との間はデータバスによって接続される。半導体装置の内部において、データバスを高速にデータ転送可能とすることが求められている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、データバスと、前記データバスに接続され、前記データバスを伝送するデータの入出力を行うデータ入出力部と、夫々前記データバスに接続され、前記データ入出力部との間で前記データバスを介してデータの入出力を行う複数のバスインターフェース部と、を備え、前記複数のバスインターフェース部から前記データ入出力部までの前記データバスの配線長が夫々互いに等しくなるように配置配線されている半導体装置が提供される。
【００１０】
本発明の第２の視点によれば、第１のデータバスと、前記第１のデータバスに第１の接続点により接続された第２のデータバスと、前記第２のデータバスに接続され前記第２のデータバスを伝送するデータの入出力を行うデータ入出力部と、夫々前記第１のデータバスに接続され、前記データ入出力部との間で前記第１及び第２のデータバスを介してデータの入出力を行う３個以上のバスインターフェース部と、を備え、前記第１の接続点が、前記第１のデータバスに接続された前記３個以上のバスインターフェース部のうち、第１のデータバスの両端に接続された前記バスインターフェース部からの配線長が等しくなる位置に設けられている半導体装置が提供される。
【００１１】
本発明の第３の視点によれば、複数のデータ入出力部と、前記複数のデータ入出力部に夫々対応して設けられた複数の第１及び第２のバスインターフェース部と、前記複数のデータ入出力部と、前記複数の第１及び第２のバスインターフェース部とを並列に接続する複数ビットのデータバスと、を備え、前記データバスが、前記複数の第１のバスインターフェース部と前記複数の第２のバスインターフェース部とを接続する第１のデータバスと、前記第１のデータバスと前記複数のデータ入出力部とを接続する第２のデータバスと、
を備え、前記データバスの各ビットが、前記第１のデータバスにおいて、前記第１のバスインターフェース部からの配線長と前記第２のバスインターフェース部からの配線長が互いに等しくなる位置で前記第２のデータバスの対応するビットに接続されている半導体装置が提供される。
【発明の効果】
【００１２】
本発明の各視点によれば、半導体装置内のデータバスにおいて、遠近端差の少ない高速なデータ転送が可能になる。特に各バスインターフェース部がそれぞれバンクやアドレスの異なるメモリアレイに接続される場合に、入出力部からデータバスを介してリードライトアクセスを行うときに、各メモリアレイのデータバスに接続される位置に依存することなく、高速なデータ転送が可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体装置について（ａ）全体の概略配置図と、（ｂ）バンク部の拡大図と、（ｃ）メモリセルアレイの拡大図と、（ｄ）データ入出力領域の基本的な概略配置配線図である。
【図２】一実施形態による半導体装置全体のブロック図である。
【図３】（ａ）一実施形態によるデータ入出力領域の好ましい概略配置配線図と、（ｂ）比較例によるデータ入出力領域の概略配置配線図である。
【図４】（ａ）一実施形態によるデータ出力部の配置の一例を示す図と（ｂ）比較例によるデータ出力部の配置を示す図である。
【図５】（ａ）一実施形態によるデータ入力部の配置の一例を示す図と（ｂ）比較例によるデータ入力部の配置を示す図である。
【図６】（ａ）リード動作の波形図と、（ｂ）ライト動作の波形図と、（ｃ）内部データバス信号の鈍りを示す波形図と、（ｄ）より高速化された場合の内部データバス信号の鈍りを示す波形図である。
【図７】（ａ）１チップ全体におけるデータ入出力部制御信号の流れを示す図と、（ｂ）比較例のデータ入出力領域におけるデータ入出力部制御信号の配線図と、（ｃ）本発明の一実施形態における制御信号の配線図である。
【図８】（ａ）比較例による制御信号の概略配線図と、（ｂ）比較例による制御信号の波形図と、（ｃ）一実施形態による制御信号の概略配線図と、（ｄ）一実施形態による制御信号の波形図と、（ｅ）別の比較例による制御信号の概略配線部と、（ｆ）別の比較例による制御信号の波形図である。
【図９】バーストライト時の消費電流の分布を示す図である。
【図１０】一実施形態の変形例による（ａ）データ出力部の配置図と（ｂ）データ入力部の配置図である。
【図１１】（ａ）、（ｂ）はそれぞれ一実施形態におけるデータ入出力領域の配置の変形例を示す配置配線図である。
【図１２】（ａ）、（ｂ）はそれぞれ一実施形態におけるデータ入出力領域の配置の別な変形例を示す配置配線図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態の概要について説明する。図１（ｄ）のデータ入出力領域の基本的な概略配置配線図に示すように、複数のバスインターフェース部（たとえば、２５−１と２５−９）とデータ入出力部（たとえば、２８−５）とを接続するデータバス（２６−１、２６−２、２６−５）について、複数のバスインターフェース部からデータ入出力部までのデータバスの配線長が夫々互いに等しくなるように配置配線されている。
【００１５】
したがって、バスインターフェース部やデータ入出力部のデータバスに対する配置位置に係わらず、データバスの遠近端差を抑制することができ、データバスを高速にデータ転送することができる。
【００１６】
好ましくは、第１のバスインターフェース部（たとえば、２５−１）から第１の接続点（Ａ）までの第１のデータバス（２６−１）の配線長と、第２のバスインターフェース部（２５−９）から第１の接続点（Ａ）までの第１のデータバスの配線長（２６−２）と、が互いに等しくなるように第１の接続点（Ａ）が設けられている。第１の接続点（Ａ）からデータ入出力部（２８−５）までの第２のデータバス（２６−５）は共通である。従って、配線長を等しくすることができる。
【００１７】
さらに好ましくは、図３（ａ）に一例を示すように、データ入出力部（２３−１と２４−１）のうち、データバスのインターフェースを行う入出力部側バスインターフェース部（２４−１）を第１の接続点（Ｃ）の近傍に配置する。データバスの配線長を短くすると共に、図７（ｃ）に示すようにデータ入出力部制御信号（７１）の配線長についても短くし、スキューを小さくすることにより高速なデータバス転送が可能になる。
【００１８】
同一のデータ入出力部に接続されるバスインターフェース部が３個以上ある場合も、図１２（ａ）に示すようにトーナメント方式に接続すれば、３個以上のバスインターフェース部からデータ入出力部までのデータバスの配線長を等しくできる。また、図１２（ｂ）に示すように、データバスの両端に接続されるバスインターフェース部からの配線長が等しくなるようにデータ入出力部を接続することにより、データバスの配線面積を抑えたうえ、最遠端に接続されるバスインターフェース部からのデータバスの配線長を最小限に抑え、遠近端差の少ない高速なデータ転送が可能になる。
【００１９】
なお、この概要で引用した図面や、付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２０】
概要の説明に続いて、実施形態について、より具体的に図面を参照して説明する。
【００２１】
［第１の実施形態］
図２は第１の実施形態による半導体装置１全体のブロック図である。半導体装置１は、ＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）である。図２において、１０はメモリアレイ、１１はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、１２はメモリアレイの中から選択したメモリセルのデータをセンシングするセンスアンプ、１３はセンスアンプがセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリアレイの外へ出力するカラムセレクタである。半導体装置１には、Ｂａｎｋ０〜Ｂａｎｋ３の４つのメモリアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３もメモリアレイ毎に設けられている。
【００２２】
また、リードライトアンプ３１は、隣接して配置された２つのメモリアレイ１０毎に設けられる。リードライトアンプ３１とカラムセレクタ１３との間はたとえばＩ／Ｏ線等の配線３５により相互に接続される。各メモリアレイ１０に対するデータライト時には、リードライトアンプ３１から配線３５、カラムセレクタ１３、センスアンプ１２を介してライトデータがメモリアレイ１０に書き込まれる。また、各メモリアレイからのデータリード時には、センスアンプ１２により増幅されたメモリアレイ１０のデータがカラムセレクタ１３と配線３５を介してリードライトアンプ３１に入力される。
【００２３】
リードライトアンプ３１は、メモリアレイ領域内バス等の配線２７を介してアレイインターフェース部（アレイ側バスインターフェース部）２５と接続されている。なお、メモリアレイ１０、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３、リードライトアンプ３１は、メモリアレイ領域４２に配置される回路ブロックであり、メモリ容量、ビット数等により標準化されている。
【００２４】
アレイインターフェース部２５は、メモリアレイ領域４２の外側の境界に配置され、メモリアレイ領域４２に配置されたメモリとデータバス２６とを接続し、メモリとデータバス２６との間でリードライトデータをインターフェースする機能を有している。データバス２６は、さらにデータ入出力部２８に接続され、データ入出力部２８はさらに、外部データ入出力端子２２であるＤＱ−ＰＡＤに接続される。データ入出力部２８は、データバス２６に直接接続される回路を含み、データバス２６に入出力するデータのインターフェースを行う入出力部側バスインターフェース部２４と、外部入出力バッファ２３と、を備えている。外部入出力バッファ２３は、外部データ入出力端子２２からメモリに対するライトデータを入力する入力バッファと、メモリからのリードデータを出力する出力バッファと、を含んでいる。
【００２５】
外部入出力バッファ２３は、ＤＱＳ端子から入出力されるデータストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方に同期して外部データ入出力端子（ＤＱ端子）２２からデータの入出力を行う。データライトの場合、ＤＱＳ端子は、データスローブ信号の入力端子となり、外部から送られて来るライトデータについて、ＤＱＳ端子から入力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータを取り込む。一方、データリードの場合は、ＤＱＳ端子はデータストローブ信号の出力端子となり、ＤＱＳ端子から出力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してリードデータを外部データ入出力端子（ＤＱ端子）２２から出力する。なお、外部データ入出力端子（ＤＱ端子）２２の数は、半導体装置１の外部から並列にデータの入出力を行うビット数に応じて決められる。また、データ入出力部２８は、外部データ入出力端子（ＤＱ端子）２２にそれぞれ対応して、外部データ入出力端子（ＤＱ端子）２２の数と同じだけの数が設けられる。
【００２６】
クロック生成器２０は、外部から与えられる正転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のメモリコントローラ等から半導体装置１に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路１９は、リフレッシュアドレスのカウントアップを行う。
【００２７】
ＤＬＬ２１は、外部クロック端子ＣＫ、／ＣＫから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部Ｉ／Ｏ端子２２からのデータ入出力のタイミングを制御する。なお、半導体装置１が低消費電力用の用途であり、データ入出力のタイミング精度より低消費電力を優先する場合には、ＤＬＬ２１は必ずしも設ける必要はない。
【００２８】
次に、図１を用いて第１の実施形態による半導体装置１について、半導体チップ内の配置を説明する。図１（ａ）は、半導体チップ全体の概略配置図である。図面上でＹ軸方向のチップの両端にパッド８１と８２が設けられている。パッド８１が設けられている側は、アドレス制御回路領域４１であり、ロウアドレスバッファ１８、カラムアドレスバッファ・バーストカウンタ１６（図２参照）などのアドレスを制御する回路などが配置される。また、パッド８２が設けられている側は、データ入出力領域４３であり、アレイ側バスインターフェース部（アレイインターフェース部）２５、データバス２６、データ入出力部２８が配置される。
【００２９】
また、アドレス制御回路領域４１とデータ入出力領域４３との間は、４バンクのメモリアレイ領域４２が配置されている。半導体チップのＸ軸方向の中央に設けられた制御配線領域８３を間に挟んで、Ｙ軸方向にバンク０、バンク２のメモリアレイ領域４２とバンク１、バンク３のメモリアレイ領域４２がそれぞれ２バンクずつ並べて配置されている。Ｙ軸方向に並べて配置されたバンク０とバンク２のメモリアレイ領域４２の間には、リードライトアンプ３１が配置され、バンク０のメモリアレイ領域４２とバンク２のメモリアレイ領域４２とで共用している。また、リードライトアンプ３１とバンク０、バンク２のメモリアレイ領域４２との間にはそれぞれＹデコーダ（カラムデコーダ）４４が設けられている。同様に、バンク１とバンク３のメモリアレイ領域４２との間にはリードライトアンプ３１とＹデコーダ４４が設けられている。
【００３０】
図１（ｂ）は、バンク１のメモリアレイ領域４２の拡大図である。図１（ｂ）に示すように、メモリアレイ領域４２には、多数のメモリセルアレイ４５がマトリクス状に配置されている。図１（ｂ）はバンク１のメモリアレイ領域４２の内部を示すが、他のバンクのメモリアレイ領域４２もバンク１と同様な構成である。
【００３１】
図１（ｃ）は、一つのメモリセルアレイ４５の拡大図である。メモリセルアレイ４５の内部には、多数のメモリセル８５がマトリクス状に配置されている。また、メモリセルアレイ４５のＸ軸方向の端には、サブワードドライバーＳＷＤが設けられ、サブワードドライバーＳＷＤからＸ軸方向のメモリセル８５へサブワード線（図示せず）が延びている。Ｙ軸方向の端には、センスアンプ１２が設けられ、メモリセル８５とセンスアンプ１２とを入出力配線（ビット線）４６が接続している。さらに、センスアンプ１２とサブワードドライバーＳＷＤとの境界には、メモリセルアレイ４５を制御する制御回路ＳＷＣが設けられている。
【００３２】
図１（ｄ）は、データ入出力領域４３の基本的な概略配置配線図である。データ入出力領域４３のメモリアレイ領域４２との境界には、メモリアレイ領域４２に配置されたメモリアレイからリードライトアンプ３１を介して読みだしたデータを受け付け、メモリアレイ領域４２に配置されたメモリアレイに対してリードライトアンプ３１を介して書き込むデータを出力するアレイ側バスインターフェース部（アレイインターフェース部）２５−１〜２５−１６が設けられている。アレイ側バスインターフェース部（アレイインターフェース部）２５−１〜２５−８はバンク０、２のメモリアレイ領域４２に対応して設けられ、アレイ側バスインターフェース部（アレイインターフェース部）２５−９〜２５−１６はバンク１、３のメモリアレイ領域４２に対応して設けられている。
【００３３】
データ入出力領域４３には、さらにデータ入出力部２８−１〜２８−８が配置され、アレイ側バスインターフェース部２５−１〜２５−１６とはデータバス領域４７に設けられたデータバス２６によって接続されている。図１（ｄ）には、データバス２６の多数の配線のうち、アレイ側バスインターフェース部２５−８及び２５−１６をデータ入出力部２８−１に接続するデータバス２６−３、２６−４、２６−６と、アレイ側バスインターフェース部２５−１及び２５−９をデータ入出力部２８−５に接続するデータバス２６−３、２６−４、２６−６のみを図示している。
【００３４】
なお、図１（ｄ）では、たとえば、アレイ側バスインターフェース部２５−８及び２５−１６をデータ入出力部２８−１に接続するデータバス２６−３、２６−４、２６−６について１本の配線であるかのように記載している。しかし、データ入出力部２８は外部データ入出力端子（ＤＱ−ＰＡＤ）２２との間でクロックと立ち上がりエッジと立ち下がりエッジに同期して高速にデータの入出力を行う。このため、データバス２６−３、２６−４、２６−６はそれぞれ２〜８本程度の並列配線としてデータバス２６を並列化することにより、データバス２６の転送速度に余裕を持たせてもよい。
【００３５】
各データ入出力部２８−１〜２８−８は、それぞれ外部データ入出力端子（ＤＱ−ＰＡＤ）２２に接続されている。すなわち、メモリアレイ領域４２に配置されたメモリアレイは、アレイ側バスインターフェース部２５とデータバス２６とデータ入出力部２８を介して外部データ入出力端子（ＤＱ−ＰＡＤ）２２と接続されており、半導体装置１外部へと接続されるＤＱ−ＰＡＤからメモリアレイ領域４２のメモリアレイに対してリードライトデータのアクセスができるようになっている。データ入出力領域４３には、外部データ入出力端子（ＤＱ−ＰＡＤ）２２の他に、データ入出力部２８の内部に設けられる入出力バッファに電源を供給するＩ／Ｏバッファ用ＶＤＤ電源端子ＶＤＤＱ−ＰＡＤ、Ｉ／Ｏバッファ用ＶＳＳ電源端子ＶＳＳＱ−ＰＡＤが設けられている。
【００３６】
上記データバス２６の配線において、各データ入出力部２８−１〜２８−８は、それぞれ、バンク０、２に対応するアレイ側バスインターフェース部２５−１〜２５−８のいずれかと、バンク１、３に対応するアレイ側バスインターフェース部２５−９〜２５−１６のいずれかとに接続されている。すなわち、各データ入出力部２８はそれぞれ２個ずつのアレイ側バスインターフェース部２５に接続されている。この各データ入出力部２８からそれぞれ２個ずつ接続されたアレイ側バスインターフェース部２５へのデータバスの配線において、データ入出力部２８から２個のアレイ側バスインターフェース部２５へのデータバス２６の配線長が互いに等しくなるように配線されている。すなわち、同じデータ入出力部２８に接続される複数（図１（ｄ）の例では２個）のアレイ側バスインターフェース部２５間を接続する第１のデータバス（幹線）２６−１〜２６−４と、データ入出力部２８に接続される第２のデータバス（支線）２６−５、２６−６と、を備え、第２のデータバス２６−５、２６−６は、第１のデータバスにおいて複数のアレイ側バスインターフェース部２５からの配線長が等しくなる第１の接続点Ａ、Ｂで第１のデータバス２６−１〜２６−４に接続されている。
【００３７】
具体的に説明すると、アレイ側バスインターフェース部２５−１が接続される第１のデータバス２６−１とアレイ側バスインターフェース部２５−９が接続される第１のデータバス２６−２は、アレイ側バスインターフェース部２５−１と２５−９からの配線長が等しくなる接続点Ａにおいて、第２のデータバス２６−５に接続され、第２のデータバスはデータ入出力部２８−５へと接続されている。第１のデータバス２６−１と第１のデータバス２６−２は互いに配線長が等しく、第２のデータバス２６−５は、アレイ側バスインターフェース部２５−１と２５−９とで共通のデータバスである。従って、アレイ側バスインターフェース部２５−１からデータ入出力部２８−５までのデータバスの配線長と、アレイ側バスインターフェース部２５−９からデータ入出力部２８−５までのデータバスの配線長は互いに等しくなる。
【００３８】
同様に、第１のデータバス２６−３と２６−４は互いに配線長が等しくなる第１の接続点Ｂで第２のデータバス２６−６に接続されている。従って、アレイ側バスインターフェース部２５−８からデータ入出力部２８−１までのデータバスの配線長と、アレイ側バスインターフェース部２５−１５からデータ入出力部２８−１までのデータバスの配線長は互いに等しくなる。
【００３９】
アレイ側バスインターフェース部２５からの第１のデータバスの配線長が互いに等しくなる第１の接続点で共通の第２のデータバスに接続しているので、データバス全体の配線長が互いに等しくなるように配線できる。従って、データ入出力部２８から同じデータ入出力部２８に接続される各アレイ側バスインターフェース部２５までのデータバスの配線長の差がなくなり、データバスの信号遅延に関して遠近端差をなくすことができる。
【００４０】
なお、アレイ側バスインターフェース部２５の配置は、メモリアレイの容量やメモリアレイの数、バンク数、構成などによりその数や位置が決定され、外部データ入出力端子（ＤＱ−ＰＡＤ）２２の配置は、製品の仕様によって決まる。データ入出力部２８は各外部データ入出力端子（ＤＱ−ＰＡＤ）２２毎に設けるので、同一のデータ入出力部２８に接続される複数のアレイ側バスインターフェース部２５の配置や数がどうであろうと、配線長を等しくすることができる。すなわち、複数のアレイ側バスインターフェース部２５間を接続する第１のデータバスにおいて、各アレイ側バスインターフェース部２５からのデータバス配線長が等しくなる接続点において、対応するデータ入出力部２８に接続される第２のデータバスに接続するからである。
【００４１】
なお、図１（ｄ）では、同一のデータ入出力部２８に接続されるアレイ側バスインターフェース部２５の数は２個である場合について説明したが、同一のデータ入出力部２８に接続されるアレイ側バスインターフェース部２５の数は２個である場合に限られず、３個以上である場合も、データバスをトーナメント式にアレイ側バスインターフェース部２５から等配線長となる接続点において、共通のデータバスへ接続していくことを繰り返すことにより、３個以上のアレイ側バスインターフェース部２５からデータ入出力部２８までの配線長を互いに等しくすることができる。また、同一のデータ入出力部２８に接続されるアレイ側バスインターフェース部２５の数が３個以上である場合において、データバスの配線面積を優先させる場合は、第１のデータバスに接続される３個以上のアレイ側バスインターフェース部２５のうち、Ｘ軸方向に延びる第１のデータバスの両端に接続されるアレイ側バスインターフェース部２５からの距離が等しくなる接続点で第２のデータバスに接続することにより、最遠端のアレイ側バスインターフェース部２５からデータ入出力部２８までの配線長をできるだけ短くすることができる。詳しくは、図１２を用いて後で説明する。
【００４２】
図３（ａ）に第１の実施形態によるデータ入出力領域のより好ましい概略配置配線図を示す。図３（ａ）に示すように、Ｙ軸方向にデータ入出力領域に隣接して配置されるメモリアレイ領域４２−１、４２−２に一番近い端にアレイインターフェース領域５１が設けられ、そこにアレイ側バスインターフェース部２５が配置される。さらにＹ軸方向において、アレイインターフェース領域５１のメモリアレイ領域４２−１、４２−２とは反対側には、データバス２６を配線するデータバス領域４７ａが設けられる。図３（ａ）では、データバス領域４７ａの一部にデータ入出力部２８の回路のうち、データバスに直接接続される回路を含む入出力部側バスインターフェース部２４が配置され、第１の接続点Ｃから入出力部側バスインターフェース部２４までのデータバス（第２のデータバス）の配線長を短くしている。
【００４３】
データバス領域４７ａを間に挟んでアレイインターフェース領域５１のＹ軸方向の反対側には、データ入出力部配置領域５２が設けられる。データ入出力部配置領域５２には、データ入出力部２８の回路のうち、入出力部側バスインターフェース部２４以外のデータバス領域４７ａには配置されなかった外部入出力バッファ２３が配置される。すなわち、図３（ａ）では、データ入出力部２８は、入出力部側バスインターフェース部２４と外部入出力バッファ２３とに分かれて配置されている。
【００４４】
データ入出力部配置領域５２に対してデータバス領域４７ａのＹ軸方向の反対側にはパッド領域５３が設けられる。パッド領域５３には、外部データ入出力端子（ＤＱ−ＰＡＤ）２２や入出力バッファに電源を供給する電源パッド（ＰＡＤ）が設けられている。
【００４５】
図３（ａ）において、さらに詳しく見てみると、アレイ側バスインターフェース部２５−ａは、バンク２が配置されるメモリアレイ領域４２−１とバンク０が配置されるメモリアレイ領域（図示せず）に対応して設けられている。同様に、アレイ側バスインターフェース部２５−ａは、バンク３が配置されるメモリアレイ領域４２−２とバンク１が配置されるメモリアレイ領域（図示せず）に対応して設けられている。
【００４６】
アレイ側バスインターフェース部２５−ａと２５−ｂは、共に入出力部側バスインターフェース部２４−１にデータバス２６により接続されているが、アレイ側バスインターフェース部２５−ａからの配線長Ａａとアレイ側バスインターフェース部２５−ｂからの配線長Ｂａが等しくなる接続点Ｃで共通の第２のデータバス（支線）に接続されている。さらに、接続点Ｃの近傍に入出力部側バスインターフェース部２４−１が配置されているので、第２のデータバス（支線）の配線長そのものは短い。図３（ａ）では、一部のアレイ側バスインターフェース部２５−ａ、２５−ｂと一部の入出力部側バスインターフェース部２４−１との間のデータバスのみを示しているが、他のアレイ側バスインターフェース部２５と図示を省略している入出力部側バスインターフェース部とのデータバスの配線も同様である。
【００４７】
従って、アレイ側バスインターフェース部２５とデータ入出力部２８（入出力部側バスインターフェース部２４）との間で遠近端差がなく、高速にデータ転送を行うことが可能になる。
【００４８】
図３（ｂ）は、比較例によるデータ入出力領域の概略配置配線図である。第１の実施形態の好ましい配置例である図３（ａ）とほぼ同一部分である箇所については、同一の符号を付し、図３（ａ）と異なる部分についてのみ説明する。データバス領域１４７には、データバス２６のみ配置し、図３（ａ）のようにデータ入出力部２８の一部の回路は配置していない。すなわち、データ入出力部２８はすべてデータ入出力部配置領域１５２に配置している。また、図３（ｂ）において、アレイ側バスインターフェース部２５−ａと２５−ｂがデータ入出力部２８−１に接続されるが、アレイ側バスインターフェース部２５−ａからデータ入出力部２８−１までのデータバスの配線長Ａｂと、アレイ側バスインターフェース部２５−ｂからデータ入出力部２８−１までのデータバスの配線長Ｂｂは、配線長Ｂｂの方が配線長Ａｂより長い。すなわち、アレイ側バスインターフェース部２５−ｂからデータ入出力部２８−１までのデータバスの配線長Ｂｂが、アレイ側バスインターフェース部２５−ａからデータ入出力部２８−１までのデータバスの配線長Ａｂより長いので、アレイ側バスインターフェース部２５−ｂとデータ入出力部２８−１との間のデータバスの遅延時間が、アレイ側バスインターフェース部２５−ａとデータ入出力部２８−１との間のデータバスの遅延時間に比べて大きくなり遠近端差が生じる。
【００４９】
すなわち、比較例と比較して第１の実施形態では、図３（ａ）のように、同一のデータ入出力部２８に接続されるアレイ側バスインターフェース部２５の間でデータバスの配線長が等しくなる第１の接続点Ｃで共通の第２のデータバス（支線）に接続することにより遠近端差をなくすことができる。さらに、第２のデータバス（支線）の配線長が短くなるようにデータ入出力部２８の回路のうち、データバスに直接接続される回路を含む入出力部側バスインターフェース部２４を第１の接続点Ｃの近傍に配置することにより、データバス長を短くし、高速なデータ転送を可能にすることができる。
【００５０】
次に、データ入出力部２８の回路のうち、データバス２６の接続点の近傍に配置する入出力部側バスインターフェース部２４と、外部データ入出力端子２２の近傍に配置する外部入出力バッファ２３の具体的な例について説明する。メモリから読み出しデータを外部に出力するデータ出力部と、メモリに対する書き込みデータを外部から入力するデータ入力部と、に分けて説明する。
【００５１】
図４（ａ）は、第１の実施形態によるデータ出力部の配置の一例を示す図である。まず、データ出力部の回路機能から説明する。「リードデータ選択＋データラッチ回路」６１は、データバス２６を伝送されてくるデータのうち、対応する外部データ入出力端子（ＤＱ−ＰＡＤ）２２から出力するデータを選択してデータをラッチする。リードクロック同期回路６２は、「リードデータ選択＋データラッチ回路」６１にラッチしたデータのうち、リードクロックに同期して外部データ入出力端子（ＤＱ−ＰＡＤ）２２から直列に出力するデータを選択して出力する。「スルーレート調整＋ドライバー強度選択回路」６３は、出力ドライバー６４のスルーレートの調整とドライバー強度の選択を行う。たとえば、スルーレートの調整は、出力ドライバー６４の最終段出力トランジスタの前段であるプリバッファの立ち上がり時間と立ち下がり時間を調整することにより行うことができる。また、ドライバー強度は、出力ドライバー６４の最終段出力トランジスタを複数並列に設け、同時に導通させる並列数により選択を行うことができる。出力ドライバー６４は、リードデータを外部データ入出力端子（ＤＱ−ＰＡＤ）２２からリードクロックに同期して直列に出力する。
【００５２】
図４（ａ）に示す第１の実施形態では、このうち、「リードデータ選択＋データラッチ回路」６１をデータバスの第１の接続点Ｃの近傍（図３（ａ）のデータバス領域４７ａ）に配置し、リードクロック同期回路６２、「スルーレート調整＋ドライバー強度選択回路」６３、出力ドライバー６４を、外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍（図３（ａ）のデータ入出力部配置領域５２）に配置する。すなわち、図３（ａ）の入出力部側バスインターフェース部２４のデータ出力部が、「リードデータ選択＋データラッチ回路」６１であり、外部入出力バッファ２３のデータ出力部が、リードクロック同期回路６２と「スルーレート調整＋ドライバー強度選択回路」６３と出力ドライバー６４である。
【００５３】
図４（ｂ）は図３（ｂ）に比較例として示したデータ入出力部２８のデータ出力部の配置である。回路機能そのものは、図４（ａ）に示す第１の実施形態によるデータ出力部と変わらないが、配置が異なっている。すなわち、「リードデータ選択＋データラッチ回路」６１、リードクロック同期回路６２、「スルーレート調整＋ドライバー強度選択回路」６３、出力ドライバー６４のいずれも外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍（図３（ｂ）のデータ入出力部配置領域１５２）に配置している。
【００５４】
すなわち、図４（ａ）に示す第１の実施形態におけるデータ出力部の配置を図４（ｂ）に示す比較例と比較すると、「リードデータ選択＋データラッチ回路」６１をデータバスの第１の接続点Ｃの近傍に配置することにより共通のデータバスである第２のデータバス（支線）の配線長を短くし、遠近端差をなくすと共にデータバス全体の配線長を短くして高速なリードデータの伝送を可能にすることができる。
【００５５】
図５（ａ）は、第１の実施形態によるデータ入力部の配置の一例を示す図である。まず、データ入力部の回路機能から説明する。入力初段回路６６は、外部データ入出力端子（ＤＱ−ＰＡＤ）２２から入力されるデータの電圧を、ハイレベルとロウレベルの論理レベルの比較水準となるＲＥＦ信号入力電圧と比較し、入力データの論理レベルを判定する。「ディレイ調整＋データラッチ回路」６７は、ディレイ回路により遅延時間を調整した後に入力初段回路６６がハイレベルとロウレベルを判定した信号をラッチする。ライトクロック同期回路６８は、「ディレイ調整＋データラッチ回路」６７がラッチしたデータを、半導体装置１の内部タイミングであるライトクロックに同期してシフトする。ライトデータデコード回路６９は、ライトクロック同期回路６８がシフトしたデータをデコードしてデータバス２６に出力する。
【００５６】
図５（ａ）に示す第１の実施形態では、このうち、入力初段回路６６と「ディレイ調整＋データラッチ回路」６７を外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍（図３（ａ）のデータ入出力部配置領域５２）に配置し、ライトクロック同期回路６８とライトデータデコード回路６９を、データバス２６の第１の接続点Ｃの近傍（図３（ａ）のデータバス領域４７ａ）に配置する。すなわち、図３（ａ）の入出力部側バスインターフェース部２４のデータ入力部が、ライトクロック同期回路６８とライトデータデコード回路６９であり、外部入出力バッファ２３のデータ入力部が、入力初段回路６６と「ディレイ調整＋データラッチ回路」６７である。
【００５７】
図５（ｂ）は図３（ｂ）に比較例として示したデータ入出力部２８のデータ入力部の配置である。回路機能そのものは、図５（ａ）に示す第１の実施形態によるデータ入力部と変わらないが、配置が異なっている。すなわち、入力初段回路６６、「ディレイ調整＋データラッチ回路」６７、ライトクロック同期回路６８、ライトデータデコード回路６９のいずれも、外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍（図３（ｂ）のデータ入出力部配置領域１５２）に配置している。
【００５８】
図５（ａ）に示す第１の実施形態におけるデータ入力部の配置を図５（ｂ）に示す比較例と比較すると、ライトクロック同期回路６８とライトデータデコード回路６９をデータバスの第１の接続点Ｃの近傍に配置することにより共通のデータバスである第２のデータバス（支線）の配線長を短くし、遠近端差をなくすと共にデータバス全体の配線長を短くして高速なライトデータの伝送を可能にすることができる。
【００５９】
次に、半導体装置１などのＤＲＡＭのリードライト動作とデータバス２６の遅延、遠近端差との関係について図６を用いて説明する。ＤＤＲＳＤＲＡＭでは外部から与えられたクロック信号に同期してコマンドが与えられ、クロック信号に同期してリードライトデータを入出力する。
【００６０】
図６（ａ）は、ＤＤＲＳＤＲＡＭのリード動作の波形図である。クロック信号に同期してタイミングｔ１でＡＣＴコマンドが与えられ、バンクを選択する。その後タイミングｔ２でＲｅａｄコマンドが与えられ、所定のＲｅａｄ＿Ｌａｔｅｎｃｙの後にタイミングｔ３でクロック信号に同期してリードデータを出力する。Ｒｅａｄ＿Ｌａｔｅｎｃｙはメモリアレイの読み出し動作時間の他、データバス２６の転送速度が影響を与える。
【００６１】
同様に、図６（ｂ）は、ＤＤＲＳＤＲＡＭのライト動作の波形図である。クロック信号に同期してタイミングｔ４でＡＣＴコマンドが与えられ、バンクを選択する。その後タイミングｔ５でＷｒｉｔｅコマンドが与えられ、所定のＷｒｉｔｅ＿Ｌａｔｅｎｃｙの後にタイミングｔ６でクロック信号に同期してライトデータを入力する。Ｗｒｉｔｅ＿Ｌａｔｅｎｃｙにはデータバス２６の転送速度が影響を与える。
【００６２】
図６（ｃ）に、図３（ｂ）に示す比較例のようなデータバス２６に遠近端差のある配置配線を行った場合の波形図を示す。図６（ｃ）の波形は、データライトのときはアレイ側バスインターフェース部２５が、データリードのときはデータ入出力部２８が、それぞれデータバスのデータの受け取る側での波形である。データバス２６の配線長に長短（遠近）の差がある場合には、図６（ｃ）のように最近端に比べて、最遠端では、データの立ち上がり、立ち下がりが遅れる。図６（ｄ）のように、クロックがより高速化されると、比較例のようにデータバス２６の配線に遠近端差がある場合には、最遠端では、データの立ち上がり、立ち下がりが遅れるため、データが不定になる不具合が生じる。
【００６３】
一方、図３（ａ）に示すように第１の実施形態によりデータバスの配線長を等配線長とすることにより、最近端と最遠端とによる立ち上がり、立ち下がりの波形の差をなくすことが可能になる。従って、より高速なデータの転送が可能になる。
【００６４】
次に、データ入出力部２８を制御する制御信号について説明する。図７（ａ）は、１チップ全体におけるデータ入出力部制御信号７１の概略配線を示す図である。データ入出力部制御信号７１は、アドレス制御回路領域４１からバンク０、バンク２が配置されたメモリアレイ領域４２−１とバンク１、バンク３が配置されたメモリアレイ領域４２−２との間を通ってデータ入出力領域４３に配置されたデータ入出力部へと配線される。
【００６５】
図７（ｂ）は、図３（ｂ）を用いて説明した比較例によるデータ入出力領域４３におけるデータ入出力部制御信号７１の配線を示す。図７（ｂ）の比較例では、データ入出力部２８はそれぞれ対応する外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍に配置される。外部データ入出力端子（ＤＱ−ＰＡＤ）２２が半導体チップの一辺いっぱいに広がって、互いに離れて配置されれば、データ入出力部２８もそれに対応して互いに離れて配置される。したがって、データ入出力部制御信号７１の配線長Ｌ１も長くなり、制御信号の配線負荷（時定数）も大きくなり、制御信号についても遠近端差が生じ、各データ入出力部間でタイミング差が生じ、データバス２６の高速なデータ転送を阻害する。また、制御信号の配線負荷（時定数）が大きくなることにより、消費電力も大きくなる。
【００６６】
これに対して、図７（ｃ）は、第１の実施形態によるデータ入出力領域４３におけるデータ入出力部制御信号７１の配線を示す。図３（ａ）を用いて説明したように、第１の実施形態では、データ入出力部２８の回路のうち、入出力部側バスインターフェース部２４を第１のデータバス（幹線）２６−ａに対する第２のデータバス（支線）２６−ｂの第１の接続点Ｃの近傍に設け、第２のデータバス（支線）２６−ｂの配線長を短くしている。第１の接続点Ｃは、バンク０、２へと接続されるアレイ側バスインターフェース部２５とバンク１、３へと接続されるアレイ側バスインターフェース部２５との第１のデータバス（幹線）２６−ａの配線長が等しくなるように設けるので、第１の接続点ＣのＸ軸方向の位置は、比較的中央部寄りになる。従って、接続点Ｃの近傍に配置される入出力部側バスインターフェース部２４も比較的中央部にまとめて配置されるようになり、入出力部側バスインターフェース部２４に接続されるデータ入出力部制御信号７１の配線長Ｌ２は図７（ｂ）に示す比較例の配線長Ｌ１より短くすることができる。
【００６７】
従って、データ入出力部制御信号７１の配線負荷（時定数）を削減することができるので、データバスの高速化及び低消費電力化を図ることができる。また、データ入出力部制御信号７１を出力するバッファサイズ削減が可能となり、半導体チップのレイアウトにおける下地領域の縮小及び低消費電力化が可能になる。さらに、データ入出力部制御信号７１の配線長のみならず、配線幅についても縮小が可能になり、レイアウトにおける配線領域が縮小できる。
【００６８】
図８は、比較例と第１の実施形態との制御信号の波形の違いを説明する図である。図８（ａ）は、比較例による制御信号の概略配線図であり、図８（ｂ）は、比較例による制御信号の波形図である。図８（ａ）に示すように比較例では、データ入出力部制御信号７１のバッファ７２−１の最も近くに配置されるデータ入出力部２８−Ｄと最も遠くに配置されるデータ入出力部２８−Ａとでは配線長に大きな差がある。従って、図８（ｂ）に示すようにバッファ７２−１出力直後の理想波形に対してデータ入出力部２８−Ｄの波形Ｄとデータ入出力部２８−Ａの波形Ａとでは大きなばらつきが生じる。
【００６９】
一方、図８（ｃ）は第１の実施形態による制御信号の概略配線図であり、図８（ｄ）は、その制御信号の波形図である。第１の実施形態によれば、データ入出力部２８のうち、データバスのインターフェースを行う入出力部側バスインターフェース部２４を比較的まとめて配置できるので、データ入出力部制御信号７１の最遠端と最近端への配線長の差は比較的小さくなる。従って、図８（ｄ）に示すように、各入出力部側バスインターフェース部２４での制御信号の波形のばらつきは小さくなる。
【００７０】
図８（ｅ）は、別の比較例による制御信号の概略配線図であり、図８（ｆ）は、その制御信号の波形図である。別の比較例では、図８（ｅ）に示すようにデータ入出力部２８の近傍にさらにバッファ７２−２を設け、制御信号をトーナメント型に配線することにより、各入出力部２８に入力されるデータ入出力部制御信号７１のばらつきが小さくなるようにしている。図８（ｆ）に示すように制御信号の波形のばらつきは小さくなるが、バッファ７２−２を配置する領域が必要になり、さらにトーナメント型に配線することにより、配線領域も増加する。
【００７１】
すなわち、図８（ａ）や図８（ｅ）に示す比較例に対して、図８（ｃ）に示す第１の実施形態では、制御信号のばらつきが小さくできるばかりでなく、データ入出力部制御信号７１を出力するバッファサイズ削減が可能となり、半導体チップのレイアウトにおける下地領域の縮小及び低消費電力化が可能になる。さらに、制御信号の配線長と配線幅の縮小が可能になり、レイアウトにおける配線領域の縮小が可能になる。
【００７２】
図９は、ＤＤＲ３＿ＳＤＲＡＭにおけるバーストライト時の消費電流（ＩＤＤ４Ｗ）の分布を示すグラフである。ＤＤＲ３＿ＳＤＲＡＭにおける電流スペックには、ＩＤＤ０（アクティブプリチャージ電流）、ＩＤＤ１（アクティブリードプリチャージ電流）、ＩＤＤ２Ｐ（プリチャージパワーダウン電流）、ＩＤＤ２Ｑ（プリチャージ静止スタンバイ電流）、ＩＤＤ２Ｎ（プリチャージスタンバイ電流）、ＩＤＤ３Ｐ（アクティブパワーダウン電流）、ＩＤＤ４Ｗ（バーストライト電流）、ＩＤＤ４Ｒ（バーストリード電流）、ＩＤＤ５Ｂ（バーストリフレッシュ電流）、ＩＤＤ６（セルフリフレッシュ電流）、ＩＤＤ６ＥＴ（拡張温度範囲でのセルフリフレッシュ電流）、ＩＤＤ７（バンクインタリーブリード電流）などが定義されている。ここでは、代表的な電流値として上記のとおり、バーストライト時の消費電流（ＩＤＤ４Ｗ）の分布を示す。
【００７３】
図９に示すとおり、１チップ全体での消費電流のうち、データ入出力領域における電流消費が５７％、アンプ領域における電流消費が２０％、アドレス領域における電流消費が１５％、アレイ領域における電流消費が７％、その他の消費電流が１％である。すなわち、データ入出力領域における電流消費が全体の６割近くの電流を消費しており、データバス２６やデータ入出力部を制御する制御信号の消費電流の削減が求められており、第１の実施形態によるデータバスの最短化、特性均一化による消費電流削減の効果も大きい。
【００７４】
図４、図５を用いて、第１の実施形態におけるデータ入出力部の配置例を説明したが、データ入出力部の配置の変形例について図１０を用いて説明する。図１０（ａ）は、第１の実施形態を変形したデータ出力部の配置を示す図であり、図１０（ｂ）は、第１の実施形態を変形したデータ入力部の配置を示す図である。
【００７５】
図１０（ａ）を用いてデータ出力部の配置の変形例について説明する。図４（ａ）では、「リードデータ選択＋データラッチ回路」６１をデータバス２６の第１の接続点Ｃ近傍に配置し、リードクロック同期回路６２、「スルーレート調整＋ドライバー強度選択回路」６３、出力ドライバー６４は、外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍に配置した。これに対して図１０（ａ）に示す変形例では、「リードデータ選択＋データラッチ回路」６１、リードクロック同期回路６２、「スルーレート調整＋ドライバー強度選択回路」６３を第１の接続点Ｃ近傍に配置し、出力ドライバー６４を外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍に配置する。出力ドライバーと出力保護回路はパッドの近傍に配置するが、それ以外を接続点Ｃ近傍に配置する。すなわち、出力回路をどこで分割するかについては、レイアウト上の都合や回路特性によって自由に選択することができる。
【００７６】
図１０（ｂ）を用いてデータ入力部の配置の変形例について説明する。図５（ａ）では、入力初段回路６６と「ディレイ調整＋データラッチ回路」６７を外部データ入出力端子（ＤＱ−ＰＡＤ）２２の近傍に配置し、ライトクロック同期回路６８とライトデータデコード回路６９は、データバスの第１の接続点Ｃの近傍（図３（ａ）のデータバス領域４７ａ）に配置した。これに対して図１０（ｂ）に示す変形例では、ライトクロック同期回路６８とライトデータデコード回路６９に限られず、入力初段回路６６と「ディレイ調整＋データラッチ回路」６７についても第１の接続点Ｃの近傍の近傍に配置する。
【００７７】
図５（ａ）による配置では、パッドから入力初段回路６６までの配線長（配線負荷）は全パッドで均一にすることができる。一方、図１０（ｂ）の変形例による配置では、パッドから入力初段回路６６までの配線長（配線負荷）はパッド毎にばらつく。しかし、基準信号ＲＥＦについても配線長削減効果が見込めることや、「ディレイ調整＋データラッチ回路」６７からライトクロック同期回路６８への配線長を短くできるので、消費電流削減効果を期待できる。
【００７８】
図１０（ｂ）の変形例の配置の場合、「ディレイ調整＋データラッチ回路」６７からライトクロック同期回路６８への配線長が短くなる代わりに、パッドから入力初段回路６６までの配線長が長くなる。しかし、「ディレイ調整＋データラッチ回路」６７からライトクロック同期回路６８への配線は内部電源によるドライバで駆動するので半導体チップの消費電流に含まれるが、パッドから入力初段回路６６までの配線は、外部電源により駆動する部分であるので、半導体チップ内の消費電流には含まれない。従って、この部分の配線が長くなっても半導体チップの消費電流が増えるがなく、全体として半導体チップの消費電流を低減することができる。
【００７９】
次に、図１１と図１２を用いて、データ入出力領域の配置の変形例について説明する。図１１（ａ）、（ｂ）は共に、ビット０〜ビット３の４ビット並列入出力の仕様である。しかし、配置されるメモリアレイのビット構成が図１１（ａ）と（ｂ）で異なっているので、アレイ側バスインターフェース部２５の配置が異なる。
【００８０】
図１１（ａ）では、アレイ側バスインターフェース部２５−１、２５−２はそれぞれ対応するメモリアレイのビット０とビット１とに接続されている。一方、アレイ側バスインターフェース部２５−３、２５−４はそれぞれ対応するメモリアレイのビット２とビット３とに接続されている。入出力部側バスインターフェース部２４−１は、外部データ入出力端子のビット０とビット１に対応して設けられ、ビット０とビット１のデータバスに対する入出力を行う。入出力部側バスインターフェース部２４−２は、外部データ入出力端子のビット２とビット３に対応して設けられ、ビット２とビット３のデータバスに対する入出力を行う。
【００８１】
入出力部側バスインターフェース部２４−１のビット０とビット１はそれぞれアレイ側バスインターフェース部２５−１と２５−２とのビット０とビット１とにデータバスを介して接続される。Ｘ軸方向の配置について見ると、ビット０とビット１について入出力を行う入出力部側バスインターフェース部２４−１は、ビット０とビット１とのデータバスの配線長がそれぞれ等しくなるように、アレイ側バスインターフェース部２５−１と２５−２との間に配置される。
【００８２】
一方、入出力部側バスインターフェース部２４−２のビット２とビット３はそれぞれアレイ側バスインターフェース部２５−３と２５−４とのビット２とビット３とにデータバスを介して接続される。Ｘ軸方向の配置について見ると、ビット２とビット３について入出力を行う入出力部側バスインターフェース部２４−２は、ビット２とビット３とのデータバスの配線長がそれぞれ等しくなるように、アレイ側バスインターフェース部２５−３と２５−４との間に配置される。
【００８３】
図１１（ｂ）では、アレイ側バスインターフェース部２５−１は対応するメモリアレイのビット０とビット１とに接続され、アレイ側バスインターフェース部２５−２は対応するメモリアレイのビット２とビット３とに接続されている。同様に、アレイ側バスインターフェース部２５−３は対応するメモリアレイのビット０とビット１とに接続され、アレイ側バスインターフェース部２５−４は対応するメモリアレイのビット２とビット３とに接続されている。入出力部側バスインターフェース部２４は、外部データ入出力端子のビット０〜ビット３の４ビットに対応して設けられ、ビット０〜ビット３の４ビットについてデータバスに対する入出力を行う。
【００８４】
入出力部側バスインターフェース部２４のビット０は、アレイ側バスインターフェース部２５−１と２５−３のそれぞれビット０に対して互いにデータバスの配線長が等しくなるようなＸ軸方向の位置に配置され、データバスを介して接続されている。同様に、入出力部側バスインターフェース部２４のビット１は、アレイ側バスインターフェース部２５−１と２５−３のそれぞれビット１に対して互いにデータバスの配線長が等しくなるようなＸ軸方向の位置に配置され、データバスを介して接続されている。
【００８５】
同様に、入出力部側バスインターフェース部２４のビット２は、アレイ側バスインターフェース部２５−２と２５−４のそれぞれビット２に対して互いにデータバスの配線長が等しくなるようなＸ軸方向の位置に配置され、データバスを介して接続されている。入出力部側バスインターフェース部２４のビット３についても他のビットと同じように、アレイ側バスインターフェース部２５−２と２５−４のそれぞれビット３に対して互いにデータバスの配線長が等しくなるようなＸ軸方向の位置に配置され、データバスを介して接続されている。
【００８６】
図１２（ａ）、（ｂ）は共に、アレイ側バスインターフェース部２５−１〜２５−４はそれぞれ対応するメモリアレイのビット０とビット１とに接続されている。入出力部側バスインターフェース部２４は、外部データ入出力端子のビット０とビット１に対応して設けられ、ビット０とビット１のデータバスに対する入出力を行う。従って、アレイ側バスインターフェース部２５−１〜２５−４のビット０はそれぞれ入出力部側バスインターフェース部２４のビット０にデータバスを介して接続され、アレイ側バスインターフェース部２５−１〜２５−４のビット１はそれぞれ入出力部側バスインターフェース部２４のビット１にデータバスを介して接続されている。
【００８７】
図１２（ａ）では、ビット０、ビット１について、それぞれ各アレイ側バスインターフェース部２５−１〜２５−４からのデータバスの配線長が等しくなるようにデータバスが配線されている。すなわち、アレイ側バスインターフェース部２５−１と２５−２からのデータバスの配線長が等しくなる位置でアレイ側バスインターフェース部２５−１と２５−２で共通のデータバス配線に接続されている。同様に、アレイ側バスインターフェース部２５−３と２５−４からのデータバスの配線長が等しくなる位置でアレイ側バスインターフェース部２５−３と２５−４で共通のデータバス配線に接続されている。さらに、この共通のデータバス同士が互いに等配線長となる位置で入出力部側バスインターフェース部２４に接続されている。
【００８８】
一方、図１２（ｂ）では、ビット０、ビット１について、データバスのＸ軸方向の両端に位置するアレイ側バスインターフェース部２５−１と２５−４からのデータバスの配線長が等しくなる位置で入出力部側バスインターフェース部２４に接続されている。図１２（ｂ）では、アレイ側バスインターフェース部２５−１と２５−４との間に位置するアレイ側バスインターフェース部２５−２と２５−３から入出力部側バスインターフェース部２４までのデータバスの配線長は、アレイ側バスインターフェース部２５−１と２５−４からのデータバスの配線長より短い。しかし、入出力部側バスインターフェース部２４への接続をＸ軸方向の両端に位置するアレイ側バスインターフェース部２５−１と２５−４からの配線長が互いに等しくなる位置とすることにより、データバスの遠近端差によるばらつきを小さく抑えることができる。また、図１２（ｂ）の方が図１２（ａ）よりデータバスの配線面積を小さく抑えることが可能である。さらに、必要があれば、データバスの配線長が短くなるアレイ側バスインターフェース部２５−２と２５−３のデータバス出力バッファのサイズを小さくすることや、入力バッファにディレイを入れることにより、データバスの遅延時間をそろえることも可能である。
【００８９】
以上、説明したように、本発明によれば、高速なデータバスの伝送を確保した上、メモリアレイのバンク構成、ビット数、製品として必要とされる並列入出力のビット数やパッド配置等に合わせて自由に配置配線をすることができる。しかもデータバスの消費電流を抑制することが可能である。
【００９０】
なお、実施形態では、本発明の好ましい適用例として、バスインターフェース部と入出力部との間でデータ転送を行うデータバスについて、バスインターフェース部がメモリに接続され、データ入出力部が外部データ入出力端子に接続され、メモリと外部データ入出力端子とのリードライトデータの転送に用いられるデータバスについて説明したが、本発明は、データ入出力部が外部データ入出力端子以外に接続されるものや、バスインターフェース部がメモリ以外に接続される半導体装置にも適用可能である。
【００９１】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９２】
１：半導体装置
１０：メモリアレイ
１１：ロウデコーダ（Ｘデコーダ）
１２：センスアンプ
１３：カラムセレクタ
１４：コマンドデコーダ
１５：コントロールロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：ロウアドレスバッファ
１９：リフレッシュカウンタ回路
２０：クロック生成器
２１：ＤＬＬ
２２：外部データ入出力端子
２３：外部入出力バッファ
２４：入出力部側バスインターフェース部
２５：アレイ側バスインターフェース部（アレイインターフェース部）
２６：データバス
２７、２９、３５：配線
２８：データ入出力部
３１：リードライトアンプ
４１：アドレス制御回路領域
４２：メモリアレイ領域
４３：データ入出力領域
４４：Ｙデコーダ（カラムデコーダ）
４５：メモリセルアレイ
４６：入出力配線（ビット線）
４７、４７ａ、１４７：データバス領域
５１：アレイインターフェース領域
５２、１５２：データ入出力部配置領域
５３：パッド領域
６１：リードデータ選択＋データラッチ回路
６２：リードクロック同期回路
６３：スルーレート調整＋ドライバー強度選択回路
６４：出力ドライバー
６６：入力初段回路
６７：ディレイ調整＋データラッチ回路
６８：ライトクロック同期回路
６９：ライトデータデコード回路
７１：データ入出力部制御信号
７２：バッファ
７５：電源端子（電源パッド）
８１、８２：パッド
８３：制御配線領域
８５：メモリセル
Ｌ１：比較例における制御信号の配線長
Ｌ２：第１の実施形態における制御信号の配線長
ＳＷＤ：サブワードドライバー
ＳＷＣ：制御回路
ＤＱ−ＰＡＤ：外部データ入出力端子
ＶＤＤＱ−ＰＡＤ：Ｉ／Ｏバッファ用ＶＤＤ電源端子
ＶＳＳＱ−ＰＡＤ：Ｉ／Ｏバッファ用ＶＳＳ電源端子
Ａ、Ｂ、Ｃ：（第１の）接続点
Ｄ：接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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