(57)【要約】【課題】ワード線の引き出し領域において、アスペクト比を低くすることによりパターンの倒壊等を防止する。【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセル領域と、前記半導体基板上に設けられたワード線の引き出し領域とを備える。前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備える。前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられる。【選択図】図４
2013065775.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、
前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域と、
前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、
前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備え、
前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されておらず、そして、
前記引き出し領域において、前記電極間絶縁膜は、２層以上の積層された絶縁膜を有し、更に、前記電極間絶縁膜のちの最下層の絶縁膜はシリコン窒化膜であり、そして、
前記メモリセル領域において、前記電極間絶縁膜は、２層以上の積層された絶縁膜を有し、更に、前記浮遊ゲート電極膜の上面上の前記電極間絶縁膜のうちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、
前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域と、
前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、
前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備え、
前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されていないことを特徴とする半導体装置。
【請求項３】
前記引き出し領域において、前記電極間絶縁膜は、２層以上の積層された絶縁膜を有し、更に、前記電極間絶縁膜のちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記メモリセル領域において、前記電極間絶縁膜は、２層以上の積層された絶縁膜を有し、更に、前記浮遊ゲート電極膜の上面上の前記電極間絶縁膜のうちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、
前記浮遊ゲート電極膜を形成する工程と、
前記浮遊ゲート電極膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜、前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、
前記素子分離溝にシリコン酸化膜を埋め込み、平坦化して、前記シリコン窒化膜の膜厚が設定膜厚となるように残して、素子分離絶縁膜を形成する工程と、
ワード線の引き出し領域の前記シリコン窒化膜をレジストでマスクした状態で、メモリセル領域の前記素子分離絶縁膜をエッチバックし、メモリセル領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を除去する工程と、
前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側壁部、前記浮遊ゲート電極膜の上面、前記シリコン窒化膜の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上にワード線としての制御ゲート電極膜を形成する工程と、
前記制御ゲート電極膜を加工して前記電極間絶縁膜を露出する工程と、
前記引き出し領域の前記電極間絶縁膜をレジストでマスクした状態でメモリセル領域の前記電極間絶縁膜、前記浮遊ゲート電極膜および前記ゲート絶縁膜を加工する工程と、
前記引き出し領域の前記レジストを除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記メモリセル領域の前記素子分離絶縁膜をエッチバックする工程において、前記引き出し領域の前記シリコン窒化膜をレジストでマスクしないで、前記素子分離絶縁膜をエッチバックした後、前記メモリセル領域および前記引き出し領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を残すように構成したことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置においては、微細化に伴いゲートの加工時及び加工後のアスペクト比が高くなってきている。アスペクト比が高くなる理由は、横方向の微細化が進められているのに対して、信頼性の観点から絶縁膜の膜厚についてシュリンクされないことから、縦方向のシュリンクが進まないためである。また、メモリセルの書き込み特性の観点からフローティングゲート電極とコントロールゲート電極間のカップリングを確保するために接触している表面積を確保する必要があり、フローティングゲート電極の膜厚についてもシュリンクされないためである。
【０００３】
このようにアスペクト比が高くなってくると、ゲートの加工時に及び加工後にパターンの閉塞や縒れ等が発生する可能性が高くなる。例えば、ゲートの加工後のＷＥＴ工程などの乾燥時には、パターンの閉塞等が発生する可能性が高い。また、ゲートの加工後には、トランジスタの閾値を決定するために数々のインプラ工程が入るため、パターンの倒壊等の危険性が高くなる。
【０００４】
特に、ワード線（制御ゲート電極膜ＣＧ）の引き出し部が設けられた引き出し領域では、パターンの倒壊等の危険性が高くなる。このような危険性が高くなる理由は、ワード線の引き出し領域は、連続したパターンから変化が生じる部分であるため、リソグラフィーのパターン形成のマージンが悪化するためである。また、引き出し領域の下地のシリコン基板（活性領域）は、メモリセル領域とは異なり、パターンの無いベタ構造であることから、シリコン基板のパターン構造に相違があるためである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９９９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、ワード線の引き出し領域において、アスペクト比を低くすることによりパターンの倒壊等を防止することができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域とを備える。そして、前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備える。更に、前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されていないところに特徴を有する。
【０００８】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜、前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝にシリコン酸化膜を埋め込み、平坦化して、前記シリコン窒化膜の膜厚が設定膜厚となるように残して、素子分離絶縁膜を形成する工程と、ワード線の引き出し領域の前記シリコン窒化膜をレジストでマスクした状態で、前記素子分離絶縁膜をエッチバックし、メモリセル領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を除去する工程と、前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側壁部、前記浮遊ゲート電極膜の上面、前記シリコン窒化膜の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上にワード線としての制御ゲート電極膜を形成する工程と、前記制御ゲート電極膜を加工して前記電極間絶縁膜を露出する工程と、前記引き出し領域の前記電極間絶縁膜をレジストでマスクした状態でメモリセル領域の前記電極間絶縁膜、前記浮遊ゲート電極膜および前記ゲート絶縁膜を加工する工程と、前記引き出し領域の前記レジストを除去する工程とを備えたところに特徴を有する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域および引き出し領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２中のＡ−Ａ線に沿って示す模式的な断面図、（ｂ）は図２中のＢ−Ｂ線に沿って示す模式的な断面図
【図４】（ａ）は図２中のＣ−Ｃ線に沿って示す模式的な断面図、（ｂ）は図２中のＤ−Ｄ線に沿って示す模式的な断面図
【図５】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その１）
【図６】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その２）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その２）
【図７】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その３）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その３）
【図８】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その４）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その４）
【図９】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その５）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その５）
【図１０】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その６）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その６）
【図１１】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その７）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その７）
【図１２】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その８）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その８）
【図１３】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その９）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その９）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その９）
【図１４】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１０）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１０）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その１０）
【図１５】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１１）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１１）、（ｃ）は製造途中における図２中のＤ−Ｄ線に沿って示す断面図（その１１）
【図１６】第２実施形態を示す図２相当図
【図１７】（ａ）は図１６中のＥ−Ｅ線に沿って示す模式的な断面図、（ｂ）は図２中のＦ−Ｆ線に沿って示す模式的な断面図
【図１８】第３実施形態を示す図１７相当図
【図１９】第４実施形態を示す図９相当図
【図２０】図１０相当図
【図２１】図１１相当図
【図２２】図１２相当図
【図２３】図１３相当図
【図２４】図１４相当図
【図２５】図１５相当図
【発明を実施するための形態】
【００１０】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成される。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域およびワード線の引き出し領域の一部のレイアウトパターンを示す平面図である。まず、メモリセル領域において、半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１４】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
また、ワード線の引き出し領域において、ワード線ＷＬの引き出し部ＷＬａは、図２中Ｘ方向に延びるように形成され、図２中の上方の１群のワード線ＷＬの引き出し部ＷＬａの右端部は、図２に示すような形状に折曲されて、その先端にパッド部ＷＬｂが形成されている。尚、図２中の下方の１群のワード線ＷＬのパッド部ＷＬｂ（図示しない）は、図２中の左方に設けられたワード線の引き出し領域（図示しない）に形成されている。本実施形態の場合、１群のワード線ＷＬのパッド部ＷＬｂは、図２中の右方に設けられたワード線の引き出し領域と、図２中の左方に設けられたワード線の引き出し領域とに交互に形成されている。尚、本実施形態においては、ワード線の引き出し領域内の活性領域３（シリコン基板１）は、メモリセル領域内のライン状パターンの活性領域３とは異なり、パターンの無いベタ構造となっている。
【００１６】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２のＡ−Ａ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２のＢ−Ｂ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図である。
【００１７】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２として機能する。
【００１８】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域として機能する。
【００１９】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
【００２０】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０を備える。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造を有する。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）を用いる。尚、導電層１０すべてにシリサイド層１０ｂ（即ち、シリサイド層単体）を用いても良い。
【００２１】
また、図３（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１４によって互いに電気的に分離されている。この溝１４内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００２２】
メモリセル間絶縁膜１１の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜を用いたライナー絶縁膜１２が形成されている。このライナー絶縁膜１２上には、例えばシリコン酸化膜を用いた層間絶縁膜１３が形成されている。ライナー絶縁膜１２は、シリコン酸化膜を用いた層間絶縁膜１３の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特にシリサイド層１０ｂの酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。
【００２３】
また、本実施形態のワード線の引き出し領域における断面構造（メモリセル領域におけるゲート電極構造と対応する構造）について、図４を参照しながら説明する。図４（ａ）は、図２のＣ−Ｃ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図であり、図３（ａ）の断面構造と対応している。図４（ｂ）は、図２のＤ−Ｄ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）の断面構造と対応している。
【００２４】
図４（ａ）、（ｂ）に示すように、シリコン基板１上にはゲート絶縁膜７と、浮遊ゲート電極膜ＦＧ（８）と、シリコン窒化膜１５と、電極間絶縁膜９と、制御ゲート電極膜ＣＧ（１０）と、ライナー絶縁膜１２と、層間絶縁膜１３とが積層形成されている。この場合、ワード線の引き出し領域においては、シリコン基板１の上部には、素子分離溝４のパターンが形成されておらず、ベタ構造となっている。ワード線の引き出し領域のゲート絶縁膜７の膜厚は、メモリセル領域のゲート絶縁膜７の膜厚よりも厚くなるように形成されている。
【００２５】
また、シリコン窒化膜１５は、素子分離溝４を加工するときにハードマスクとして用いるシリコン窒化膜１５を除去せずに一部残して形成したものであり、詳しくは後述する。この構成の場合（ワード線の引き出し領域においては）、シリコン窒化膜１５と電極間絶縁膜９が、電極間絶縁膜として機能する。即ち、電極間絶縁膜は、２層以上の積層された絶縁膜９、１５を有し、更に、電極間絶縁膜の最下層の絶縁膜はシリコン窒化膜１５である。
【００２６】
そして、ワード線の引き出し領域においては、図４（ｂ）に示すように、浮遊ゲート電極膜ＦＧ（８）、シリコン窒化膜１５、および、電極間絶縁膜９には、電極分離用の溝１４が形成されておらず、溝１４の加工は電極間絶縁膜９の上で止まっている。
【００２７】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図５〜図１５に示す工程断面図を参照して説明する。尚、図５（ａ）〜図１５（ａ）は図３（ａに対応する断面構造の製造段階を模式的に示し、図５（ｂ）〜図１５（ｂ）は図３（ｂ）に対応する断面構造の製造段階を模式的に示し、図５（ｃ）〜図１５（ｃ）は図４（ｂ）に対応する断面構造の製造段階を模式的に示す。
【００２８】
まず、図５に示すように、ｐ型のシリコン基板１の表面に、ゲート絶縁膜７として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。尚、ワード線の引き出し領域（図５（ｃ）参照）のゲート絶縁膜７の膜厚が、メモリセル領域（図５（ａ）、（ｂ）参照）のゲート絶縁膜７の膜厚よりも厚くなるように周知のプロセスで形成する。この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。
【００２９】
次に、図５に示すように、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１５を形成し、続いて、シリコン窒化膜１５上に化学気相成長法を用いてシリコン酸化膜１６を形成する。この後、シリコン酸化膜１６上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１６をＲＩＥ法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１６をマスクにしてシリコン窒化膜１５をエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６（ａ）参照）。
【００３０】
次に、化学気相成長法あるいは塗布技術を用いて例えばシリコン酸化膜５を加工後の溝４に埋め込んだ後、図７に示すように、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１５が露出するまで平坦化を行うことにより、素子分離絶縁膜５を形成する。この場合、図７（ｃ）に示すように、ワード線の引き出し領域においては、多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）の上に、膜厚が例えば５ｎｍ程度のシリコン窒化膜１５を残すようにする。尚、図７（ａ）、（ｂ）に示すように、メモリセル領域においては、多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）の上に、膜厚が上記５ｎｍ程度よりも薄いシリコン窒化膜１５が残る。
【００３１】
次いで、図８に示すように、シリコン窒化膜１５および素子分離絶縁膜５の上にレジスト１７を塗布し、露光現像によりレジスト１７のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域（および周辺回路領域）のシリコン窒化膜１５をレジスト１７で覆う。この後、当該レジスト１７をマスクとしてＲＩＥ法を用いてメモリセル領域の素子分離絶縁膜（シリコン酸化膜）５を選択的にエッチングすることにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む。続いて、薬液によるＷＥＴエッチングによりメモリセル領域の多結晶シリコン層８上に残っているシリコン窒化膜１５を剥離する。更に、ワード線の引き出し領域のレジスト１７を剥離する。これにより、図９に示すような構成を得る。
【００３２】
この後、図１０に示すように、露出した多結晶シリコン層８、素子分離絶縁膜５およびシリコン窒化膜１５の表面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、即ち、いわゆるＯＮＯ膜を周知のプロセスにより形成する。尚、電極間絶縁膜９として、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を形成しても良い。
【００３３】
次いで、図１１に示すように、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。尚、ドープト多結晶シリコン層１０の不純物としては、例えばリン（Ｐ）を用いる。この多結晶シリコン層１０の上に、化学気相成長法によってシリコン窒化膜１８とシリコン酸化膜１９とを積層形成する。
【００３４】
次に、ゲート加工を行って（電極分離用の溝１４（図３（ｂ）参照）を形成して）メモリセルトランジスタのゲート電極ＭＧあるいは他のゲート電極などを分離形成する。ここでは、まず、シリコン酸化膜１９の上面にフォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１９をＲＩＥ法によりエッチングする。エッチング後に、レジストを除去し、シリコン酸化膜１９をマスクとしてシリコン窒化膜１８をエッチングし、続いて、エッチングしたシリコン窒化膜１８をマスクとして多結晶シリコン層１０をエッチングし、図１２に示すような構成を得る。この場合、エッチング加工は、電極間絶縁膜９の上で止める。
【００３５】
この後、図１３に示すように、シリコン窒化膜１８、多結晶シリコン層１０および電極間絶縁膜９の上にレジスト２０を塗布し、露光現像によりレジスト２０のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域（および周辺回路領域）のシリコン窒化膜１８、多結晶シリコン層１０および電極間絶縁膜９をレジスト２０で覆う。この後、当該レジスト２０をマスクとして電極間絶縁膜９、多結晶シリコン膜８、ゲート絶縁膜７を順次エッチングして電極分離用の溝１４を形成し、ゲート電極ＭＧを形成する。これにより、図１４に示すような構成を得る。この後、ワード線の引き出し領域のレジスト２０を除去する。更に、薬液によるＷＥＴエッチングにより多結晶シリコン層１０上に残っているシリコン窒化膜１８を剥離することにより、図１５に示すような構成を得る。
【００３６】
次いで、溝１４の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。次に、溝１４内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層１０ｂを形成した後、図３、図４に示すように、ライナー絶縁膜１２と層間絶縁膜１３を形成する。さらに、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００３７】
このような構成の本実施形態によれば、ワード線の引き出し領域において、制御ゲート電極膜ＣＧ（導電層１０）にはワード線ＷＬの引き出し部ＷＬａが加工され、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）にはワード線ＷＬの引き出し部ＷＬａのパターンが加工されていない構成（即ち、ベタ構造）とし、更に、半導体基板には素子分離溝４のパターンが形成されていない構成（即ち、ベタ構造）とした。これにより、ワード線の引き出し領域において、アスペクト比が低い構成となるので、パターンの倒壊等を防止することができる。
【００３８】
ここで、ワード線の引き出し領域において、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）を上記したようにベタ構造とした場合、制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧとの間の絶縁が電極間絶縁膜９だけとなるため、書き込み時にワード線ＷＬ（制御ゲート電極膜ＣＧ）に高い電圧(例えば２５Ｖ程度)が印加された際に、ベタ構造となった浮遊ゲート電極膜ＦＧ部分が十分に昇圧されず電極間絶縁膜９が破壊され、制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧが導通してしまう可能性がある。尚、浮遊ゲート電極膜ＦＧにワード線ＷＬの引き出し部ＷＬａのパターンを加工している構成の場合には、電極間絶縁膜９が破壊されて制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧが導通しても、ワード線ＷＬがそれぞれ独立しているので、問題がない。しかし、本実施形態のように、浮遊ゲート電極膜ＦＧがベタ構造である場合、他のワード線ＷＬと干渉してしまう。
【００３９】
そこで、本実施形態では、通常の膜構造の電極間絶縁膜９の下部にハードマスク用のシリコン窒化膜１５を残し、このシリコン窒化膜１５と電極間絶縁膜９とから電極間絶縁膜として機能する。即ち、電極間絶縁膜を、２層以上の積層された絶縁膜を有する構成とし、更に、電極間絶縁膜のちの最下層の絶縁膜がシリコン窒化膜１５とした。本実施形態によれば、書き込み時等にワード線ＷＬに高い電圧を印加するときに、電極間絶縁膜９が破壊されて制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧが導通することを抑制できる。
【００４０】
（第２実施形態）
図１６および図１７は、第２実施形態を示す。尚、第１実施形態と同一構成には、同一符号を付している。図１７（ａ）は、図１６のＥ−Ｅ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図１７（ｂ）は、図１６のＦ−Ｆ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図である。
【００４１】
第１実施形態では、ワード線の引き出し領域において、浮遊ゲート電極膜ＦＧをベタ構造で残すように構成したが、第２実施形態では、浮遊ゲート電極膜ＦＧのうちの図１６にて斜線領域Ｐで示す領域については、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）を加工し、更に、ゲート絶縁膜７の膜厚のほぼ半分程度まで加工して溝２１を形成している。この溝２１の図１６中の左右方向（ワード線方向）の幅寸法は、１００〜２００ｎｍ程度であり、メモリセル領域内の電極分離用の溝１４の図１６中の上下方向（ビット線方向）の幅寸法２０ｎｍ程度に比べて幅広である。
【００４２】
上記溝２１を形成するに製造方法としては、第１実施形態の図８に示す工程において、レジスト１７を塗布した後、露光現像によりレジスト１７のうちのメモリセル領域に対応する部分を開口するときに、上記図１６にて斜線領域Ｐで示す領域に対応する部分も開口する。これにより、素子分離溝４を形成（加工）するときに、多結晶シリコン層８の上に残されたシリコン窒化膜１５のうちの図１６にて斜線領域Ｐで示す領域に対応する部分を開口させる。また、第１実施形態の図１３に示す工程において、レジスト２０を塗布した後、露光現像によりレジスト２０のうちのメモリセル領域に対応する部分を開口するときに、上記図１６にて斜線領域Ｐで示す領域に対応する部分も開口する。これ以外の製造工程は、第１実施形態の製造方法と同様に構成すれば良い。
【００４３】
上述した以外の第２実施形態の構成は、第１実施形態と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、浮遊ゲート電極膜ＦＧのうちの図１６にて斜線領域Ｐで示す領域にゲート絶縁膜７まで到達する溝２１を形成したので、浮遊ゲート電極膜ＦＧが凹凸を有する構造となることから、ワード線の引き出し領域の構造体としての強度を高くすることができる。
【００４４】
（第３実施形態）
図１８は、第３実施形態を示す。尚、第２実施形態と同一構成には、同一符号を付している。第２実施形態では、素子分離溝４を形成（加工）するときに、多結晶シリコン層８の上に残されたシリコン窒化膜１５のうちの図１６にて斜線領域Ｐで示す領域に対応する部分を開口させるようにしたが、第３実施形態では、素子分離溝４を形成するときに、多結晶シリコン層８の上に残されたシリコン窒化膜１５のうちの図１６にて斜線領域Ｐで示す領域に対応する部分を開口させないようにした。即ち、第１実施形態の図８に示す工程において、レジスト１７を塗布した後、露光現像によりレジスト１７のうちのメモリセル領域に対応する部分を開口し、図１６にて斜線領域Ｐで示す領域に対応する部分については、開口させないようにした。
【００４５】
上述した以外の第３実施形態の構成は、第２実施形態と同じ構成となっている。従って、第３実施形態においても、第２実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、浮遊ゲート電極膜ＦＧのうちの図１６にて斜線領域Ｐで示す領域に形成された溝２１は、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）のうちの下半部程度まで到達する溝２１を形成することができる。この第２実施形態の場合も、浮遊ゲート電極膜ＦＧが凹凸を有する構造となることから、ワード線の引き出し領域の構造体としての強度を高くすることができる。
【００４６】
（第４実施形態）
図１９ないし図２５は、第４実施形態を示す。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、図９に示すように、ワード線の引き出し領域の多結晶シリコン層８の上にシリコン窒化膜１５を残し、メモリセル領域の多結晶シリコン層８の上にはシリコン窒化膜１５を残さないようにしたが、第４実施形態では、図１９に示すように、メモリセル領域の多結晶シリコン層８の上にもシリコン窒化膜１５を残すようにした。この場合、メモリセル領域の多結晶シリコン層８の上に残されたシリコン窒化膜１５の膜厚は、ワード線の引き出し領域の多結晶シリコン層８の上に残されたリコン窒化膜１５の膜厚（５ｎｍ程度）よりも薄い。
【００４７】
具体的には、第１実施形態の図５ないし図７に示す各工程を実行した後、レジスト１７を塗布することなく（第１実施形態の図８に示す工程を実行せずに）、図１９に示すように、ＲＩＥ法を用いてメモリセル領域の素子分離絶縁膜（シリコン酸化膜）５を選択的にエッチングすることにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む。この場合、シリコン窒化膜１５が残留するようにシリコン酸化膜５に対してエッチング選択比の取れる条件でエッチングする。
【００４８】
この後、シリコン窒化膜１５を剥離することなく、図２０に示すように、多結晶シリコン層８の側壁部、シリコン窒化膜１５の上面、および、素子分離絶縁膜５の上面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、いわゆるＯＮＯ膜を周知のプロセスにより形成する。
【００４９】
次いで、図２１に示すように、電極間絶縁膜９上に化学気相成長法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成する。尚、ドープト多結晶シリコン層１０の不純物としては、例えばリン（Ｐ）を用いる。この多結晶シリコン層１０の上に、化学気相成長法によってシリコン窒化膜１８とシリコン酸化膜１９とを積層形成する。
【００５０】
次に、ゲート加工を行って（電極分離用の溝１４（図３（ｂ）参照）を形成して）メモリセルトランジスタのゲート電極ＭＧあるいは他のゲート電極などを分離形成する。ここでは、まず、シリコン酸化膜１９の上面にフォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１９をＲＩＥ法によりエッチングする。エッチング後に、レジストを除去し、シリコン酸化膜１９をマスクとしてシリコン窒化膜１８をエッチングし、続いて、エッチングしたシリコン窒化膜１８をマスクとして多結晶シリコン層１０をエッチングし、図２２に示すような構成を得る。この場合、エッチング加工は、電極間絶縁膜９の上で止める。
【００５１】
この後、シリコン窒化膜１８、多結晶シリコン層１０および電極間絶縁膜９の上にレジスト２０を塗布し、露光現像によりレジスト２０のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域（および周辺回路領域）のシリコン窒化膜１８、多結晶シリコン層１０および電極間絶縁膜９をレジスト２０で覆う。この後、レジスト２０をマスクとして電極間絶縁膜９、シリコン窒化膜１５、多結晶シリコン層８、ゲート絶縁膜７を順次エッチングして電極分離用の溝１４を形成し、ゲート電極ＭＧを形成する。これにより、図２４に示すような構成を得る。この後、レジスト２０を除去し、更に、シリコン窒化膜１８を剥離して、図２５に示すような構成を得る。
【００５２】
上述した以外の第４実施形態の構成は、第１実施形態と同じ構成となっている。従って、第４実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第４実施形態によれば、メモリセル領域において、電極間絶縁膜９の下部にシリコン窒化膜１５を残し、シリコン窒化膜１５と電極間絶縁膜９を用いて電極間絶縁膜を構成したので、微細化に伴って問題となる電極間絶縁膜のリーク電流を抑制することができる。メモリセル領域の浮遊ゲート電極膜ＦＧは、微細化に伴い、尖った形状になることから、電界集中による電極間絶縁膜のリーク電流が大きくなるため、メモリセルの書き込み飽和特性が悪化したり、一旦、書き込んだメモリセルからの閾値落ちが発生したりするという場合がある。
【００５３】
これに対して、第４実施形態によれば、メモリセルの浮遊ゲート電極膜ＦＧの上部にシリコン窒化膜１５が形成されているので、電極間絶縁膜の実効的酸化膜厚が厚くなり、電子をトラップしてリーク電流を抑制することができ、また、書き込み飽和特性を改善できる。また、第４実施形態では、第１実施形態に比べて、レジスト１７の塗布、露光現像処理が不要になるから、工程数を削減することができる。
【００５４】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態では、ワード線の引き出し領域のシリコン基板１をベタ構造としたが、これに代えて、ワード線の引き出し領域のシリコン基板１にラインアンドスペースパターン状の溝を形成しても良い。
【００５５】
第１実施形態では、メモリセル領域のＳＴＩ２の素子分離絶縁膜（シリコン酸化膜）５をエッチバックした後、多結晶シリコン層８上のシリコン窒化膜１５の剥離プロセスを実行したが、これに代えて、素子分離絶縁膜（シリコン酸化膜）５のエッチバックとシリコン窒化膜１５の剥離プロセスを同時に実行しても良い。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１４は溝、１５はシリコン窒化膜、１７はレジスト、２０はレジスト、２１は溝である。
【図１】
2013065775.tif 000003
【図２】
2013065775.tif 000004
【図３】
2013065775.tif 000005
【図４】
2013065775.tif 000006
【図５】
2013065775.tif 000007
【図６】
2013065775.tif 000008
【図７】
2013065775.tif 000009
【図８】
2013065775.tif 000010
【図９】
2013065775.tif 000011
【図１０】
2013065775.tif 000012
【図１１】
2013065775.tif 000013
【図１２】
2013065775.tif 000014
【図１３】
2013065775.tif 000015
【図１４】
2013065775.tif 000016
【図１５】
2013065775.tif 000017
【図１６】
2013065775.tif 000018
【図１７】
2013065775.tif 000019
【図１８】
2013065775.tif 000020
【図１９】
2013065775.tif 000021
【図２０】
2013065775.tif 000022
【図２１】
2013065775.tif 000023
【図２２】
2013065775.tif 000024
【図２３】
2013065775.tif 000025
【図２４】
2013065775.tif 000026
【図２５】
2013065775.tif 000027