(57)【要約】【課題】電源供給が常に必要な回路であっても、電源供給の必要ない期間に電源の供給を遮断する構成において、該回路が有する記憶装置へのデータ書き込み時における消費電力の低減を図る。【解決手段】電源供給が常に必要な回路の記憶装置に、揮発性記憶部及び不揮発性記憶部を設け、不揮発性記憶部が有する揮発性記憶部に記憶されたデータを記憶するための記憶素子には、両端子に印加する電圧に応じて抵抗値を可変にする可変抵抗記憶素子を用いる。【選択図】図１
2013218778.tif 000002
【特許請求の範囲】
【請求項１】
揮発性記憶部と、不揮発性記憶部と、を有し、
前記不揮発性記憶部は、前記揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、
前記可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子である記憶装置。
【請求項２】
揮発性記憶部と、不揮発性記憶部と、を有し、
前記不揮発性記憶部は、前記揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、
前記可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子であり、
前記不揮発性記憶部は、前記可変抵抗記憶素子に印加する電圧を前記データに応じて切り替える電圧切り替え回路と、前記可変抵抗記憶素子の抵抗値に応じた前記データを出力するための読み出し用負荷素子と、を有する記憶装置。
【請求項３】
揮発性記憶部と、不揮発性記憶部と、を有し、
前記不揮発性記憶部は、前記揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、
前記可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子であり、
前記不揮発性記憶部は、前記データの記憶及び前記データの前記揮発性記憶部への出力を制御するための第１の制御信号及び第２の制御信号が入力されており、
前記不揮発性記憶部は、前記第１の制御信号及び前記第２の制御信号により、前記可変抵抗記憶素子に印加する電圧を前記データに応じて切り替える電圧切り替え回路と、前記可変抵抗記憶素子の抵抗値に応じた前記データを出力するための読み出し用負荷素子と、を有する記憶装置。
【請求項４】
請求項３において、前記第１の制御信号及び前記第２の制御信号は、前記揮発性記憶部及び不揮発性記憶部への電源供給の停止及び再開に応じて切り替えるための信号である記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記可変抵抗記憶素子は、電極及び該電極に挟持された遷移金属酸化物を有する素子である記憶装置。
【請求項６】
アドレス管理部、プログラムメモリ、命令レジスタ、命令デコーダ、制御部、レジスタ群、及び演算器、演算レジスタを有し、
前記命令レジスタ、前記レジスタ群、及び前記演算レジスタは、請求項１乃至請求項５のいずれか一に記載の記憶装置を有するデータ処理装置。
【請求項７】
揮発性記憶部に記憶されたデータを、両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を有する不揮発性記憶部に記憶して、
前記揮発性記憶部及び前記不揮発性記憶部への、電源供給の停止及び再開を制御する記憶装置の駆動方法。
【請求項８】
揮発性記憶部に記憶されたデータを、両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子に印加する電圧を切り替えることで前記可変抵抗記憶素子を有する不揮発性記憶部に記憶して、前記揮発性記憶部及び前記不揮発性記憶部への電源供給の停止をし、
前記揮発性記憶部及び前記不揮発性記憶部への電源供給を再開し、前記可変抵抗記憶素子の抵抗値として前記不揮発性記憶部に記憶された前記データを電圧値に変換して、前記揮発性記憶部に出力する記憶装置の駆動方法。
【請求項９】
請求項８において、第１の制御信号により、前記可変抵抗記憶素子に電圧を印加するか否かを切り替え、
前記データ及び第２の制御信号により、前記可変抵抗記憶素子に印加する電圧の極性を切り替える記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に用いることが可能な、データを一時的に保持する記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などのデータ処理装置は、性能の向上及び消費電力の低減を図るため、動作周波数の向上及び素子の微細化の研究開発が進められている。一方でデータ処理装置の消費電力は、素子の微細化に伴うリーク電力等に起因して上昇の一途をたどっている。
【０００３】
この消費電力の上昇の問題に対し、電源供給の必要ないわずかな期間を見つけてその期間に電源の供給を遮断するパワー・ゲーティング技術等の低消費電力化技術を駆使して解決しようとする試みがなされている。また近年では、電源供給が常に必要な回路であっても、不揮発性の記憶装置に必要なデータを退避させておき、必要なときのみ電源供給を行うよう制御するノーマリー・オフ・コンピュータといわれる技術が注目されている。
【０００４】
特許文献１は、不揮発性の記憶装置としてＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用い、電源供給を停止する際に、ＭＲＡＭにマイクロプロセッサのデータを退避させておき、電源供給の再開時にマイクロプロセッサのデータの復元を行う構成について開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１３６４４２号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＲＡＭは、動作速度、微細化及び書き込み可能回数に優れ、ノーマリー・オフ・コンピュータを実現するための記憶装置として有望である。しかしながらＭＲＡＭは、高抵抗状態と低抵抗状態とを取り得る記憶素子に電流を流して、データ書き込みを行う。パワー・ゲーティング技術により、電源供給の停止と再開が頻繁に行われることになると、ＭＲＡＭの記憶素子では、データの書き込み時に電流を流すため、消費電力が増大してしまうといった課題が生じる。
【０００７】
本発明の一態様は、電源供給が常に必要な回路であっても、電源供給の必要ない期間に電源の供給を遮断する構成において、該回路が有する記憶装置へのデータ書き込み時における消費電力の低減を図ることを課題の一とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明の一態様では、電源供給が常に必要な回路の記憶装置に、揮発性記憶部及び不揮発性記憶部を設け、不揮発性記憶部が有する揮発性記憶部に記憶されたデータを記憶するための記憶素子には、両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を用いることを特徴とするものである。
【０００９】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部と、を有し、不揮発性記憶部は、揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子である記憶装置である。
【００１０】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部と、を有し、不揮発性記憶部は、揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子であり、不揮発性記憶部は、可変抵抗記憶素子に印加する電圧をデータに応じて切り替える電圧切り替え回路と、可変抵抗記憶素子の抵抗値に応じたデータを出力するための読み出し用負荷素子と、を有する記憶装置である。
【００１１】
本発明の一態様は、揮発性記憶部と、不揮発性記憶部と、を有し、不揮発性記憶部は、揮発性記憶部に記憶されたデータを記憶する可変抵抗記憶素子が設けられており、可変抵抗記憶素子は、両端子に印加する電圧に応じて抵抗値が可変である素子であり、不揮発性記憶部は、データの記憶及びデータの揮発性記憶部への出力を制御するための第１の制御信号及び第２の制御信号が入力されており、不揮発性記憶部は、第１の制御信号及び第２の制御信号により、可変抵抗記憶素子に印加する電圧をデータに応じて切り替える電圧切り替え回路と、可変抵抗記憶素子の抵抗値に応じたデータを出力するための読み出し用負荷素子と、を有する記憶装置である。
【００１２】
本発明の一態様において、第１の制御信号及び第２の制御信号は、揮発性記憶部及び不揮発性記憶部への電源供給の停止及び再開に応じてデータの記憶、又はデータの揮発性記憶部への出力、を行うためのスイッチのオンとオフを切り替えるための信号である記憶装置が好ましい。
【００１３】
本発明の一態様において、可変抵抗記憶素子は、電極及び該電極に挟持された遷移金属酸化物を有する素子である記憶装置が好ましい。
【００１４】
本発明の一態様は、アドレス管理部、プログラムメモリ、命令レジスタ、命令デコーダ、制御部、レジスタ群、及び演算器、演算レジスタを有し、命令レジスタ、レジスタ群、及び演算レジスタは、上記記載の記憶装置を有するデータ処理装置である。
【００１５】
本発明の一態様は、揮発性記憶部に記憶されたデータを、両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を有する不揮発性記憶部に記憶して、揮発性記憶部及び不揮発性記憶部への、電源供給の停止及び再開を制御する記憶装置の駆動方法である。
【００１６】
本発明の一態様は、揮発性記憶部に記憶されたデータを、両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子に印加する電圧を切り替えることで可変抵抗記憶素子を有する不揮発性記憶部に記憶して、揮発性記憶部及び不揮発性記憶部への電源供給の停止をし、揮発性記憶部及び不揮発性記憶部への電源供給を再開し、可変抵抗記憶素子の抵抗値として不揮発性記憶部に記憶されたデータを電圧値に変換して、揮発性記憶部に出力する記憶装置の駆動方法である。
【００１７】
本発明の一態様において、第１の制御信号により、可変抵抗記憶素子に電圧を印加するか否かを切り替え、データ及び第２の制御信号により、可変抵抗記憶素子に印加する電圧の極性を切り替える記憶装置の駆動方法が好ましい。
【発明の効果】
【００１８】
本発明の一態様によれば、記憶素子の両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を用いることで、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子の構成に比べて、消費電力の低減を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】記憶装置の構成を示す回路図。
【図２】記憶装置の動作を示すタイミングチャート図。
【図３】記憶装置の動作を説明するための回路図。
【図４】記憶装置の動作を説明するための回路図。
【図５】記憶装置の動作を説明するための回路図。
【図６】記憶装置の動作を説明するための回路図。
【図７】記憶装置の動作を説明するための回路図。
【図８】可変抵抗記憶素子を説明するための図。
【図９】記憶装置の構成を示す回路図。
【図１０】データ処理装置の構成を示すブロック図。
【図１１】データ処理装置の構成を示すブロック図。
【図１２】データ処理装置を具備する電子機器の図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２１】
なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２２】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２３】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２５】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２６】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２８】
（実施の形態１）
記憶装置は、揮発性記憶部と、記憶素子の両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を有する不揮発性記憶部とを一組として構成される。当該揮発性記憶部と不揮発性記憶部とを一組とした単位記憶ブロックで１ビットまたは複数ビットのデータを記憶することができる。本実施の形態では、まずは、ｎビット（ｎは自然数）のデータを保持する記憶装置として説明を行い、次いで１ビットのデータを保持する単位記憶素子の詳細な構成について説明していく。
【００２９】
なお記憶装置は、半導体特性を利用した素子を有する装置である。従って本明細書において、記憶装置を半導体装置ということもある。
【００３０】
図１（Ａ）に、記憶装置のブロック図の一例を示す。図１（Ａ）に示す記憶装置１００は、ｎ個の単位記憶ブロック１０１を有する。
【００３１】
単位記憶ブロック１０１は、揮発性記憶部１０２及び不揮発性記憶部１０３を有する。
【００３２】
揮発性記憶部１０２は、一例としては、フリップフロップで構成することができる。図１（Ａ）では、フリップフロップとしてＤ−フリップフロップを示している。揮発性記憶部１０２は、高電源電位ＶＤＤ及び低電源電位ＶＳＳによる電源の供給がされ、クロック信号ＣＬＫ、及びデータＤ＿１乃至Ｄ＿ｎが入力される。他にも、揮発性記憶部１０２の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。揮発性記憶部１０２の端子Ｄに入力されるデータＤ＿１乃至Ｄ＿ｎはクロック信号に同期して、データの保持と、出力端子Ｑ＿１乃至Ｑ＿ｎからの出力と、を行う構成となる。
【００３３】
不揮発性記憶部１０３は、可変抵抗記憶素子１０４を有する。図１（Ａ）に示す可変抵抗記憶素子１０４は、記憶素子の両端子に印加する電圧に応じて抵抗値が可変である記憶素子である。
【００３４】
不揮発性記憶部１０３は、高電源電位ＶＤＤ及び低電源電位ＶＳＳによる電源の供給がされ、第１の制御信号ＥＮ１、第２の制御信号ＥＮ２、揮発性記憶部１０２に記憶されたデータＤ＿１乃至Ｄ＿ｎが入力される。他にも、不揮発性記憶部１０３の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。不揮発性記憶部１０３に記憶されるデータＤ＿１乃至Ｄ＿ｎは、第１の制御信号ＥＮ１及び第２の制御信号ＥＮ２の制御により、データの書き込み及び読み出しを行う構成となる。
【００３５】
可変抵抗記憶素子１０４は、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲｅＲＡＭ）である。ＲｅＲＡＭは、記憶素子の両端子に電圧を印加して生じる電界により素子の抵抗が可逆的に変化することを利用してデータの記憶を行うことができる記憶素子である。
【００３６】
ＲｅＲＡＭは、記憶素子の両端子に印加する電圧の極性により高抵抗状態と低抵抗状態とを切り替えるバイポーラ型と、電圧の絶対値で高抵抗状態と低抵抗状態とを切り替えるノンポーラ型とに大別することができる。本実施の形態では、ＲｅＲＡＭとしてバイポーラ型の記憶素子であるとして説明を行うが、印加する電圧を適宜設定することでノンポーラ型の記憶素子に置き換えることもできる。
【００３７】
なおＲｅＲＡＭはＭＲＡＭ及びＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同様に記憶するデータを抵抗の変化として記憶する記憶素子であるが、ＲｅＲＡＭは他の記憶素子とは異なる機構で動作することが知られている。ＲｅＲＡＭがＭＲＡＭやＰＲＡＭと異なる点としては、データを書き込む際、ＲｅＲＡＭが電圧を印加することで抵抗の変化を促すのに対し、ＭＲＡＭやＰＲＡＭでは電流を素子に流して抵抗の変化を促す点を挙げることができる。
【００３８】
データの書き込みによりＭＲＡＭやＰＲＡＭは、高抵抗状態と低抵抗状態の２つの状態を取り得る。そのためデータの書き込みを行う際には、高い電圧を記憶素子の両端子に印加し、電流を流す必要がある。ＭＲＡＭやＰＲＡＭは、高い電圧を印加し、電流を流すことで、消費電力が増加する。
【００３９】
一方、ＲｅＲＡＭは、上述したように、記憶素子の両端子に電圧を印加して生じる電界により素子の抵抗が可逆的に変化することを利用してデータの記憶を行うことができる記憶素子である。従って、ＲｅＲＡＭは、データの書き込みを記憶素子にほとんど電流を流すことなく行うことができる。
【００４０】
すなわち不揮発性記憶部１０３にＲｅＲＡＭを有する記憶装置１００は、不揮発性記憶部１０３にＭＲＡＭを有する構成に比べて、消費電力の低減を図ることができる。
【００４１】
ＲｅＲＡＭの具体的な構成としては、電極間に遷移金属酸化物を挟持したキャパシタ型の構造とすればよい。ＲｅＲＡＭの遷移金属酸化物としては、例えば、ＰｒＸＣａ（１−Ｘ）ＭｎＯ３（ＰＣＭＯ；Ｘは０より大きく、１より小さい）のようなＡＡ’ＢＯ３で表される３元系のペロブスカイト構造の材料を用いればよい。
【００４２】
３元系のペロブスカイト構造においてＡサイトには、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも一種の元素を用いればよい。またＡ’サイトには、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも一種の元素を用いればよい。またＢサイトには、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも一種の元素を用いればよい。なおＯサイトの一部に酸素欠陥を有する構造であってもよい。
【００４３】
またＲｅＲＡＭの遷移金属酸化物としては、Ｎｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｆｅ、Ｃｕ、Ｎｂ、Ｙで構成される元素群の中から選択される少なくとも一種の元素を有する金属酸化物を用いればよい。
【００４４】
遷移金属酸化物を挟持する電極としては、ＴｉやＴａを含むｎ型の遷移金属酸化物に対しては、Ｐｔ等の仕事関数のより大きい材料を用いることで高抵抗状態と低抵抗状態との切り替えを良好なものとすることができる。またＣｏやＮｉを含むｐ型の遷移金属酸化物に対しては、ＴｉやＴａ等の仕事関数のより小さい材料を用いることで高抵抗状態と低抵抗状態との切り替えを良好なものとすることができる。
【００４５】
なお遷移金属酸化物中に、窒素及び／またはフッ素の他の元素を含む構成としてもよい。
【００４６】
しかしながら、ＲｅＲＡＭは未だそのメカニズムについて未知の点が多く、上記例示した構造以外のＲｅＲＡＭの構造もあり得る。
【００４７】
本実施の形態では、ＲｅＲＡＭとして、ＰＣＭＯのような３元系のペロブスカイト構造の材料を用いる例について説明する。ペロブスカイト構造を有する遷移金属酸化物を有するＲｅＲＡＭは、一部の例外を除いて、バイポーラ型の記憶素子として用いることができる。
【００４８】
第１の制御信号ＥＮ１及び第２の制御信号ＥＮ２は、不揮発性記憶部１０３の可変抵抗記憶素子１０４へのデータの書き込み及び読み出しを制御するための信号である。具体的に第１の制御信号ＥＮ１及び第２の制御信号ＥＮ２は、不揮発性記憶部１０３が有する各スイッチのオンとオフを切り替えて、保持するべき揮発性記憶部１０２のデータに応じた可変抵抗記憶素子１０４に印加する電圧の切り替え、及び可変抵抗記憶素子１０４の抵抗値の高低に応じたデータの読み出しを行うための読み出し用の抵抗素子の接続の切り替え、を行うものである。
【００４９】
次いで、図１（Ａ）に示した単位記憶ブロック１０１が有する揮発性記憶部１０２及び不揮発性記憶部１０３の具体的な回路の構成について図１（Ｂ）に示す。
【００５０】
図１（Ｂ）では、揮発性記憶部１０２の具体的な回路構成として、インバータ及びクロックドインバータを組み合わせたフリップフロップを示している。なお図１（Ｂ）において、クロック信号ＣＬＫは、インバータＩＮＶに入力し、反転クロック信号を生成する構成としている。反転クロック信号は、外部より入力する構成としてもよい。
【００５１】
なお図１（Ｂ）において、記憶装置１００への電源供給を停止するために揮発性記憶部１０２に記憶されたデータを不揮発性記憶部１０３に書き込む場合、ノードＳｉｇの電位をサンプリングするものとする。また、記憶装置１００への電源供給を再開するために不揮発性記憶部１０３に記憶されたデータを揮発性記憶部１０２に読み出す場合、ノードＯｕｔにデータに応じた電位を出力するものとする。
【００５２】
また図１（Ｂ）では、不揮発性記憶部１０３の具体的な回路構成として、可変抵抗記憶素子１０４の他、電圧切り替え回路１１１、スイッチ１１２、スイッチ１１３、読み出し用負荷素子１１４、コンパレータ１１５、及びスイッチ１１６を有する。また不揮発性記憶部１０３には、電源電圧を供給するための高電源電位ＶＤＤ及び低電源電位ＶＳＳの他、可変抵抗記憶素子１０４にデータを書き込むための書き込み電位Ｖ１及びＶ２が配線を介して供給されている。また可変抵抗記憶素子１０４には、コンパレータ１１５に入力される参照電圧ＶＲｅｆが供給されている。
【００５３】
電圧切り替え回路１１１は、揮発性記憶部１０２に記憶されたデータに応じて、可変抵抗記憶素子１０４への印加電圧の切り替えを行うための回路である。具体的には、可変抵抗記憶素子１０４の両端子に印加する書き込み電位Ｖ１及びＶ２による書き込み電圧の極性を、揮発性記憶部１０２のノードＳｉｇの電位に応じて切り替えるための回路である。電圧切り替え回路１１１の制御は、第２の制御信号ＥＮ２及びノードＳｉｇの電位により行われる。
【００５４】
なお本明細書において、Ｖ１の電位は、Ｖ２の電位より大きいものとして説明する。なお電位Ｖ１は高電源電位ＶＤＤより大きく、電位Ｖ２は低電源電位ＶＳＳより小さい。これは、可変抵抗記憶素子であるＲｅＲＡＭにデータを書き込むためである。
【００５５】
スイッチ１１２は、可変抵抗記憶素子１０４の一方の端子と、高電源電位ＶＤＤが供給される配線と、を接続するか否かを切り替えるためのスイッチである。スイッチ１１２の制御は、第２の制御信号ＥＮ２により行われる。
【００５６】
スイッチ１１３は、可変抵抗記憶素子１０４の他方の端子に接続され、可変抵抗記憶素子１０４に対し、データの書き込みを行うための電圧及びデータの読み出しを行うための電圧を印加するか否かを制御するための回路である。具体的にスイッチ１１３は、オンにすることで、データの書き込みを行うための電圧及びデータの読み出しを行うための電圧が可変抵抗記憶素子１０４に印加され、オフにすることで、可変抵抗記憶素子１０４の他方の端子の電位を浮遊状態にする。スイッチ１１３の制御は、第１の制御信号ＥＮ１により行われる。
【００５７】
読み出し用負荷素子１１４は、スイッチ１１３を介して、可変抵抗記憶素子１０４に接続される。読み出し用負荷素子１１４は、第２の制御信号ＥＮ２により、可変抵抗記憶素子１０４の抵抗値の高低として記憶されたデータを読み出す際の抵抗素子が有効となるか否かが制御される。
【００５８】
例えば、読み出し用負荷素子１１４の構成としては、図１（Ｂ）に示す様に、スイッチ１１７及び抵抗素子１１８を有する構成を挙げることができる。スイッチ１１７がオンのとき、可変抵抗記憶素子１０４の抵抗値の高低として記憶されたデータを読み出すことができる。スイッチ１１７はスイッチ１１２と同じタイミングでオンにしスイッチ１１３もオンにすることで、電源電圧を印加する高電源電位ＶＤＤと低電源電位ＶＳＳとの間に、可変抵抗記憶素子１０４及び抵抗素子１１８が直列に接続された状態とすることができる。当該状態とすることで、可変抵抗記憶素子１０４の抵抗値の高低に応じて、可変抵抗記憶素子１０４と抵抗素子１１８との間のノードの電位が、２つの抵抗素子によって抵抗分割された値で取り出すことができる。
【００５９】
なお図１（Ｂ）において、読み出し用負荷素子１１４には抵抗素子を用いる構成を示しているが、定電流源を用いる構成としてもよい。定電流源には、トランジスタのゲートに定電圧を印加して定電流源として用いる構成とすればよい。定電流源を用いる構成においても、抵抗素子を用いる構成と同様に、可変抵抗記憶素子１０４の抵抗値の高低として記憶されたデータを読み出すことができる。
【００６０】
コンパレータ１１５は、一方の入力端子に、可変抵抗記憶素子１０４と抵抗素子１１８との間のノードの電位が入力され、他方の入力端子に参照電圧ＶＲｅｆが入力される。そしてコンパレータ１１５は、可変抵抗記憶素子１０４の抵抗値の高低に応じた信号である不揮発性記憶部１０３に記憶されたデータを出力端子に出力する。なおＶＲｅｆは、高電源電位ＶＤＤと低電源電位ＶＳＳとの間の中間電位とすることが望ましい。
【００６１】
スイッチ１１６は、コンパレータ１１５より出力された信号を、第２の制御信号ＥＮ２に応じてノードＯｕｔに出力する。
【００６２】
次いで、図１（Ｂ）で示した単位記憶ブロック１０１が有する不揮発性記憶部１０３の具体的な回路動作についてタイミングチャート図を示し説明する。また、図３には、図１（Ｂ）で示した不揮発性記憶部１０３の部分を抜き出して、各ノード及び端子について符号を付した回路図を示す。また図２のタイミングチャート図における期間Ｔ０乃至Ｔ６で、不揮発性記憶部１０３のスイッチ及び抵抗素子が取り得る状態を図３の回路図を用いて模式的に示した回路図を、図４乃至図７に示す。
【００６３】
図２に示すタイミングチャート図では、図１（Ｂ）で示した揮発性記憶部１０２のノードＳｉｇの電位、第１の制御信号ＥＮ１の電位、第２の制御信号ＥＮ２の電位、電源電圧、Ｖ１及びＶ２の供給の有無、並びに可変抵抗記憶素子（Ｒ＿１０４）の抵抗値の高低、を状態毎の変化を表すものである。
【００６４】
なお図２において、各信号の電位は、ＨレベルまたはＬレベルの２値で説明するものとする。また図２において、ノードＳｉｇの電位は、揮発性記憶部１０２が動作している期間においてＨレベルまたはＬレベルのいずれかの値が保持されていることを「Ｈ／Ｌ」としてあらわし、揮発性記憶部１０２への電源電圧の供給が停止することで記憶しているデータがない状態を「ＯＦＦ」として表している。また図２において、電源電圧、Ｖ１及びＶ２の供給の有無については、高電源電位ＶＤＤ及び低電源電位ＶＳＳによる電源電圧、及び電位Ｖ１、Ｖ２が供給される期間を「供給」、供給が停止している期間を「停止」として表している。また、可変抵抗記憶素子１０４の抵抗値は、Ｒ＿Ｈが高抵抗状態を表し、Ｒ＿Ｌが低抵抗状態を表すものとして説明する。
【００６５】
また図３の回路図においては説明のため、可変抵抗記憶素子１０４、スイッチ１１３及び電圧切り替え回路１１１の端子に符号を付している。可変抵抗記憶素子１０４の一方の端子をｒ１とし、他方の端子をｒ２としている。またスイッチ１１３がコンパレータ１１５に接続された側の端子をＶｏｕｔとしている。また電圧切り替え回路１１１の各端子に番号を付しており、端子Ａが電位Ｖ１を供給する配線に接続され、端子Ｂが電位Ｖ２を供給する配線に接続され、端子ＣがノードＶｏｕｔに接続され、端子Ｄがｒ１に接続される。
【００６６】
なお電圧切り替え回路１１１は、入力される第２の制御信号ＥＮ２がＬレベルで、且つ揮発性記憶部１０２から入力されるデータがＨレベル（Ｓｉｇ＿Ｈ）のとき、端子Ａと端子Ｃ、端子Ｂと端子Ｄを接続する。また電圧切り替え回路１１１は、入力される第２の制御信号ＥＮ２がＬレベルで、揮発性記憶部１０２から入力されるデータがＬレベル（Ｓｉｇ＿Ｌ）のとき、端子Ａと端子Ｄ、端子Ｂと端子Ｃを接続する。また電圧切り替え回路１１１は、入力される第２の制御信号ＥＮ２がＨレベルのとき、揮発性記憶部１０２から入力されるデータに関わらず、端子間の接続を行わない。
【００６７】
また図３の回路図においては説明のため、スイッチ１１３をＳＷ１、スイッチ１１２をＳＷ２、スイッチ１１７をＳＷ３、及びスイッチ１１６をＳＷ４として説明する。
【００６８】
期間Ｔ０は、記憶装置１００に電源電圧が供給され、揮発性記憶部１０２が動作してデータを保持する期間を表している。期間Ｔ０では、第１の制御信号ＥＮ１はＬレベル、第２の制御信号ＥＮ２はＬレベル、電源電圧、Ｖ１及びＶ２の供給が行われるとする。なお可変抵抗記憶素子１０４の抵抗値は、前の期間で可変抵抗記憶素子１０４に書き込んだデータによるため、期間Ｔ０では「Ｒ＿Ｈ／Ｒ＿Ｌ」と表している。
【００６９】
期間Ｔ０の状態を図３の回路図を用いて表すと、図４（Ａ）のようになる。すなわち、ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４をオフにし、電圧切り替え回路１１１の各端子がどのように接続されていたとしても、可変抵抗記憶素子１０４の両端子に電圧が印加されない構成となる。
【００７０】
期間Ｔ１は、記憶装置１００に電源電圧が供給され、揮発性記憶部１０２に保持されたＨレベルのデータ（Ｓｉｇ＿Ｈ）を不揮発性記憶部１０３の可変抵抗記憶素子１０４に書き込んでデータを保持する期間を表している。期間Ｔ１では、第１の制御信号ＥＮ１はＨレベル、第２の制御信号ＥＮ２はＬレベル、電源電圧、Ｖ１及びＶ２の供給が行われるとする。可変抵抗記憶素子１０４の抵抗値は、可変抵抗記憶素子１０４の端子ｒ１がＶ２、端子ｒ２がＶ１となることで電圧が印加され、期間Ｔ１では低抵抗状態であるＲ＿Ｌとなる。
【００７１】
期間Ｔ１の状態を図３の回路図を用いて表すと、図４（Ｂ）のようになる。すなわち、ＳＷ１をオン、ＳＷ２、ＳＷ３、及びＳＷ４をオフにし、電圧切り替え回路１１１では揮発性記憶部１０２に保持されたＨレベルのデータ（Ｓｉｇ＿Ｈ）に応じて端子Ａと端子Ｃ、端子Ｂと端子Ｄが接続されるように切り替える。そして、可変抵抗記憶素子１０４の端子ｒ１がＶ２、端子ｒ２がＶ１となり、両端子の間に印加される電圧に応じて可変抵抗記憶素子１０４が低抵抗状態であるＲ＿Ｌとなる。
【００７２】
期間Ｔ２は、不揮発性記憶部１０３の可変抵抗記憶素子１０４が低抵抗状態であることで記憶されたデータ（Ｓｉｇ＿Ｈ）が、記憶装置１００への電源電圧の供給を停止しても保持する期間を表している。期間Ｔ２では、揮発性記憶部１０２からのデータの入力はなく（Ｓｉｇ＿ＯＦＦ）、第１の制御信号ＥＮ１はＬレベル、第２の制御信号ＥＮ２はＬレベル、電源電圧、Ｖ１及びＶ２の供給を停止しているとする。可変抵抗記憶素子１０４の抵抗値は、前の期間にあたる期間Ｔ１で書き込んだ低抵抗状態であるＲ＿Ｌを保持する。
【００７３】
期間Ｔ２の状態を図３の回路図を用いて表すと、図５（Ａ）のようになる。すなわち、ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４をオフにし、電圧切り替え回路１１１では端子間の接続を行わない。そして、可変抵抗記憶素子１０４が低抵抗状態であるＲ＿Ｌとして、電源供給を停止する前に書き込んだデータに応じた状態を保持する。
【００７４】
なおデータの不揮発性記憶部１０３への書き込みは、電源供給の停止を行う直前において行う構成として示しているが、別の期間にデータの不揮発性記憶部１０３への書き込みを行う構成としてもよい。例えば、タイマー等を設けて定期的に揮発性記憶部１０２から不揮発性記憶部１０３へのデータの書き込みを行う構成としてもよい。
【００７５】
期間Ｔ３は、記憶装置１００への電源電圧の供給を再開し、不揮発性記憶部１０３の可変抵抗記憶素子１０４が低抵抗状態であることで記憶されたデータ（Ｓｉｇ＿Ｈ）を再度、揮発性記憶部１０２に読み出す期間を表している。期間Ｔ３では、揮発性記憶部１０２には不揮発性記憶部１０３から読み出したデータ（Ｓｉｇ＿Ｈ）が保持され、第１の制御信号ＥＮ１はＨレベル、第２の制御信号ＥＮ２はＨレベル、電源電圧、Ｖ１及びＶ２の供給が行われるとする。なお可変抵抗記憶素子１０４の抵抗値は、前の期間にあたる期間Ｔ１で書き込んだ低抵抗状態であるＲ＿Ｌである。
【００７６】
期間Ｔ３の状態を図３の回路図を用いて表すと、図５（Ｂ）のようになる。すなわち、ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４をオンにし、電圧切り替え回路１１１では端子間の接続を行わない。そして、可変抵抗記憶素子１０４が低抵抗状態であるＲ＿Ｌとして、読み出し用負荷素子１１４の抵抗素子１１８と電源電圧を供給する配線間で、２つの抵抗素子が直列に接続された状態となる。
【００７７】
期間Ｔ３では、可変抵抗記憶素子１０４が低抵抗状態であるＲ＿Ｌであるため、ノードＶｏｕｔの電位は、２つの抵抗素子によって抵抗分割された値で取り出すことができる。期間Ｔ３では、可変抵抗記憶素子１０４が低抵抗状態であるため、高電源電位ＶＤＤ寄りの電位がコンパレータ１１５に入力される。コンパレータ１１５では、ＶＲｅｆより高い電位が入力されることで、Ｈレベルの信号となるＳｉｇ＿Ｈを出力し、ＳＷ４を介して揮発性記憶部側のノードＯｕｔに読み出すことができる。
【００７８】
期間Ｔ４は、記憶装置１００に電源電圧が供給され、揮発性記憶部１０２に保持されたＬレベルのデータ（Ｓｉｇ＿Ｌ）を不揮発性記憶部１０３の可変抵抗記憶素子１０４に書き込んでデータを保持する期間を表している。期間Ｔ４では、第１の制御信号ＥＮ１はＨレベル、第２の制御信号ＥＮ２はＬレベル、電源電圧、Ｖ１及びＶ２の供給が行われるとする。可変抵抗記憶素子１０４の抵抗値は、可変抵抗記憶素子１０４の端子ｒ１がＶ１、端子ｒ２がＶ２となることで電圧が印加され、期間Ｔ４では高抵抗状態であるＲ＿Ｈとなる。
【００７９】
期間Ｔ４の状態を図３の回路図を用いて表すと、図６（Ａ）のようになる。すなわち、ＳＷ１をオン、ＳＷ２、ＳＷ３、及びＳＷ４をオフにし、電圧切り替え回路１１１では揮発性記憶部１０２に保持されたＬレベルのデータ（Ｓｉｇ＿Ｌ）に応じて端子Ａと端子Ｄ、端子Ｂと端子Ｃが接続されるように切り替える。そして、可変抵抗記憶素子１０４の端子ｒ１がＶ１、端子ｒ２がＶ２となり、両端子の間に印加される電圧に応じて可変抵抗記憶素子１０４が高抵抗状態であるＲ＿Ｈとなる。
【００８０】
期間Ｔ５は、不揮発性記憶部１０３の可変抵抗記憶素子１０４が高抵抗状態であることで記憶されたデータ（Ｓｉｇ＿Ｌ）により、記憶装置１００への電源電圧の供給を停止しても保持する期間を表している。期間Ｔ５では、揮発性記憶部１０２からのデータの入力はなく（Ｓｉｇ＿ＯＦＦ）、第１の制御信号ＥＮ１はＬレベル、第２の制御信号ＥＮ２はＬレベル、電源電圧、Ｖ１及びＶ２の供給を停止しているとする。可変抵抗記憶素子１０４の抵抗値は、前の期間にあたる期間Ｔ４で書き込んだ高抵抗状態であるＲ＿Ｈを保持する。
【００８１】
期間Ｔ５の状態を図３の回路図を用いて表すと、図６（Ｂ）のようになる。すなわち、ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４をオフにし、電圧切り替え回路１１１では端子間の接続を行わない。そして、可変抵抗記憶素子１０４が高抵抗状態であるＲ＿Ｈとして、電源供給を停止する前に書き込んだデータに応じた状態を保持する。
【００８２】
期間Ｔ６は、記憶装置１００への電源電圧の供給を再開し、不揮発性記憶部１０３の可変抵抗記憶素子１０４が高抵抗状態であることで記憶されたデータ（Ｓｉｇ＿Ｌ）を再度、揮発性記憶部１０２に読み出す期間を表している。期間Ｔ６では、揮発性記憶部１０２には不揮発性記憶部１０３から読み出したデータ（Ｓｉｇ＿Ｌ）が保持され、第１の制御信号ＥＮ１はＨレベル、第２の制御信号ＥＮ２はＨレベル、電源電圧、Ｖ１及びＶ２の供給が行われるとする。なお可変抵抗記憶素子１０４の抵抗値は、前の期間にあたる期間Ｔ４で書き込んだ高抵抗状態であるＲ＿Ｈである。
【００８３】
期間Ｔ６の状態を図３の回路図を用いて表すと、図７のようになる。すなわち、ＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４をオンにし、電圧切り替え回路１１１では端子間の接続を行わない。そして、可変抵抗記憶素子１０４が高抵抗状態であるＲ＿Ｈとして、読み出し用負荷素子１１４の抵抗素子１１８と電源電圧を供給する配線間で、２つの抵抗素子が直列に接続された状態となる。
【００８４】
期間Ｔ６では、可変抵抗記憶素子１０４が高抵抗状態であるＲ＿Ｈであるため、ノードＶｏｕｔの電位は、２つの抵抗素子によって抵抗分割された値で取り出すことができる。期間Ｔ６では、可変抵抗記憶素子１０４が高抵抗状態であるため、低電源電位ＶＳＳ寄りの電位がコンパレータ１１５に入力される。コンパレータ１１５では、ＶＲｅｆより低い電位が入力されることで、Ｌレベルの信号となるＳｉｇ＿Ｌを出力し、ＳＷ４を介して揮発性記憶部側のノードＯｕｔに読み出すことができる。
【００８５】
以上が、図１（Ｂ）で示した単位記憶ブロック１０１が有する不揮発性記憶部１０３の具体的な回路動作についてタイミングチャート図の説明である。
【００８６】
なお可変抵抗記憶素子１０４は、両端子より印加される電圧に応じて抵抗値の高低が変化する。上述の図２乃至図７で説明した可変抵抗記憶素子の電圧−抵抗の関係を模式的に示したグラフを図８に示す。図８では、横軸が印加する電圧、縦軸が抵抗値を表している。
【００８７】
図８に示すようにバイポーラ型のＲｅＲＡＭは、印加する電圧の極性に応じて抵抗値の高低が変化する。具体的に可変抵抗記憶素子１０４には、揮発性記憶部１０２に保持されたＬレベルのデータ（Ｓｉｇ＿Ｌ）に応じて、電圧切り替え回路１１１により（Ｖ１−Ｖ２）といった電源電圧（ＶＤＤ−ＶＳＳ）より高い電圧を印加される。そして、可変抵抗記憶素子１０４は低抵抗状態Ｒ＿Ｌとなる。また可変抵抗記憶素子１０４には、揮発性記憶部１０２に保持されたＨレベルのデータ（Ｓｉｇ＿Ｈ）に応じて、電圧切り替え回路１１１により（Ｖ２−Ｖ１）といった極性の反転した電圧を印加される。そして、可変抵抗記憶素子１０４は高抵抗状態Ｒ＿Ｈとなる。
【００８８】
一度、低抵抗状態Ｒ＿Ｌまたは高抵抗状態Ｒ＿Ｈとすると、次に抵抗が変化するような電圧が印加されるまで、バイポーラ型のＲｅＲＡＭは、印加した電圧に応じた抵抗値を保持することができる。なおデータの読み出しに用いる電源電圧にあたる高電源電位ＶＤＤ及び低電源電位ＶＳＳによる可変抵抗記憶素子１０４への電圧の印加では、抵抗値に変化がなく、読み出した後もデータの保持は可能である。
【００８９】
本実施の形態で示した記憶装置は、記憶素子の両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を用いることで、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子の構成に比べて、消費電力の低減を図ることができる。
【００９０】
（実施の形態２）
本実施の形態では、実施の形態１で説明した不揮発性記憶部１０３が有する電圧切り替え回路１１１の具体的な回路構成例、及び読み出し用負荷素子１１４の別の構成について示し、説明する。
【００９１】
図９の電圧切り替え回路１１１は、インバータ３０１、ＮＯＲ回路３０２、ＮＯＲ回路３０３、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６、及びトランジスタ３０７を有する。また図９の読み出し用負荷素子１１４は、トランジスタ３０８及び抵抗素子３０９を有する。また図９では、図１（Ｂ）で示したスイッチをトランジスタ３１０、トランジスタ３１１及びトランジスタ３１２で表している。
【００９２】
なお本実施の形態で説明するトランジスタは、ｎチャネル型トランジスタとして説明を行うが、ｐチャネル型トランジスタをしてもよい。この場合、入力する信号の極性を反転させて、導通状態を制御するようにすればよい。
【００９３】
図９の電圧切り替え回路１１１において、インバータ３０１には揮発性記憶部１０２のノードＳｉｇのデータが入力される。ＮＯＲ回路３０２には、インバータ３０１の出力信号及び第２の制御信号ＥＮ２が入力される。ＮＯＲ回路３０３には、揮発性記憶部１０２のノードＳｉｇのデータ及び第２の制御信号ＥＮ２が入力される。トランジスタ３０４のゲート及びトランジスタ３０５のゲートは、ＮＯＲ回路３０３の出力信号が入力される。トランジスタ３０６のゲート及びトランジスタ３０７のゲートは、ＮＯＲ回路３０２の出力信号が入力される。
【００９４】
ＮＯＲ回路３０２及びＮＯＲ回路３０３の出力信号により、トランジスタ３０４及びトランジスタ３０５を共に導通状態とするか、トランジスタ３０６及びトランジスタ３０７を共に導通状態とするかを切り替えることができる。そして電圧切り替え回路１１１は、電圧切り替え回路１１１に接続された電位Ｖ１と電位Ｖ２を、可変抵抗記憶素子１０４の両端子に順方向または逆方向でデータ毎に切り替えて印加するように制御することができる。
【００９５】
なお図９に示す電圧切り替え回路１１１は、入力される第２の制御信号ＥＮ２がＨレベルのとき、揮発性記憶部１０２から入力されるノードＳｉｇのデータに関わらず、電位Ｖ１と電位Ｖ２による可変抵抗記憶素子１０４の両端子への電圧の印加を行わない構成とすることができる。なお電位Ｖ１と電位Ｖ２による可変抵抗記憶素子１０４の両端子への電圧の印加は、上述の電圧切り替え回路１１１の制御を行った上で、第１の制御信号ＥＮ１をＨレベルにしてトランジスタ３１１を導通状態とすることで行われる。
【００９６】
また図９の読み出し用負荷素子１１４において、トランジスタ３０８は、ゲートに印加する第２の制御信号ＥＮ２の電位をＨレベルにすることでソースとドレインとの間を導通状態にし、ゲートに印加する第２の制御信号ＥＮ２の電位をＬレベルにすることでソースとドレインとの間を非導通状態にして、制御される。トランジスタ３０８は、トランジスタ３１１と共に導通状態となることで、抵抗素子３０９を可変抵抗記憶素子１０４と直列に接続させた状態とすることができる。当該状態とすることで、可変抵抗記憶素子１０４の抵抗値の高低に応じて、可変抵抗記憶素子１０４と抵抗素子３０９との間のノードＶｏｕｔの電位が、２つの抵抗素子によって抵抗分割された値で取り出すことができる。
【００９７】
なお図９において、読み出し用負荷素子１１４には抵抗素子を用いる構成を示しているが、図１（Ｂ）でも説明したように、定電流源を用いる構成としてもよい。
【００９８】
なお図９のトランジスタ３１０、トランジスタ３１１及びトランジスタ３１２の制御は、上記実施の形態１で説明したスイッチ１１２、スイッチ１１３及びスイッチ１１６、と同様である。
【００９９】
記憶装置を構成する各スイッチ及び回路をトランジスタで構成することで、回路の集積化及び小型化を図ることができる。
【０１００】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０１】
（実施の形態３）
上記実施の形態で説明した記憶装置をデータ処理回路に用いる場合の、具体的な一例について説明する。図１０には、データ処理回路のブロック図の一例を示す。
【０１０２】
データ処理回路４００はアドレス管理部４０１、プログラムメモリ４０２、命令レジスタ４０３、命令デコーダ４０４、制御部４０５、レジスタ群４０６、演算器に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）４０７、及び演算レジスタ４０８を有する。
【０１０３】
アドレス管理部４０１は、制御部４０５の制御により、プログラムメモリ４０２から命令を読み出すためのアドレスを指定して、命令レジスタ４０３に命令を取り込む。またアドレス管理部４０１は、レジスタ群４０６のアドレスを管理する。
【０１０４】
プログラムメモリ４０２は、命令レジスタ４０３に取り込む複数の命令が記憶されている。命令は、アドレスが指定されることでデータバスを介して命令レジスタに取り込まれる。
【０１０５】
命令レジスタ４０３は、プログラムメモリ４０２より取り込んだ命令を受け取り、命令デコーダ４０４に出力する。
【０１０６】
命令デコーダ４０４は、命令レジスタ４０３より受け取った命令をデコードし、制御部４０５に処理を行わせる。
【０１０７】
制御部４０５は、デコードされた命令を実行するために、レジスタ群４０６に記憶されたデータ及びＡＬＵ４０７を制御する。
【０１０８】
レジスタ群４０６は、命令に用いるデータ、及び演算結果を一時的に記憶する。
【０１０９】
ＡＬＵ４０７は、レジスタ群４０６または演算レジスタより入力されるデータを演算処理し、再度レジスタに記憶する。
【０１１０】
演算レジスタ４０８は、レジスタ群４０６またはプログラムメモリ４０２よりデータを取り込み、ＡＬＵ４０７での演算処理に出力する。
【０１１１】
以上説明したデータ処理回路４００の動作は、フェッチ、デコード、実行、ライトバックといった動作に大別することができる。具体的には、フェッチ処理により、プログラムメモリ４０２のアドレスを指定し、命令を命令レジスタ４０３に取り込む。またデコード処理により、命令レジスタ４０３に取り込まれた命令を命令デコーダ４０４で翻訳し、制御部に処理を行わせる。また実行処理により制御部４０５は、レジスタ群４０６に記憶されたデータ及びＡＬＵ４０７を制御して演算を行う。ライトバック処理は、ＡＬＵ４０７で演算された結果をレジスタ群４０６に書き込む、そして書き込んだデータを再度演算レジスタに戻すといった処理を行う。
【０１１２】
上記実施の形態１で説明した記憶装置は、データ処理回路に用いることができる。そして上記実施の形態１で示した記憶装置を具備するデータ処理装置は、消費電力の低減を図ることができる。
【０１１３】
なお上記実施の形態１で説明した記憶装置は、電源供給を停止してもデータの保持を行うことができる。そのため、データ処理装置における命令レジスタ４０３、レジスタ群４０６、及び演算レジスタ４０８はデータを消失することなく、間欠的に電源供給の停止を行なうことができる。従って、データ処理に必要な期間だけ電源供給を行い、使用状況に応じて適宜電源供給を停止することができる。そしてデータ処理能力を維持しつつ、パワー・ゲーティングが可能なデータ処理装置とすることができる。
【０１１４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１５】
（実施の形態４）
本実施の形態では、データ処理装置が有するレジスタ等の回路に用いることができる、記憶装置へのパワー・ゲーティングが可能なデータ処理装置の構成例について説明する。図１１には、データ処理装置のブロック図を示す。
【０１１６】
図１１に示すデータ処理装置５００は、記憶装置５０１、揮発性記憶部制御信号生成回路５０２、不揮発性記憶部制御信号生成回路５０３、パワーコントロール回路５０４、揮発性記憶部電源供給制御スイッチ５０５、及び不揮発性記憶部電源供給制御スイッチ５０６を有する。記憶装置５０１は、揮発性記憶部５０７及び不揮発性記憶部５０８を有する。
【０１１７】
揮発性記憶部５０７には、揮発性記憶部電源供給制御スイッチ５０５を介して、電源回路５０９から高電源電位ＶＤＤ、低電源電位ＶＳＳが供給される。不揮発性記憶部５０８には、不揮発性記憶部電源供給制御スイッチ５０６を介して、電源回路５０９から高電源電位ＶＤＤ、低電源電位ＶＳＳ、電位Ｖ１、電位Ｖ２が供給される。
【０１１８】
揮発性記憶部制御信号生成回路５０２は、揮発性記憶部５０７を動作するためのクロック信号ＣＬＫ及びノードＳｉｇのデータを出力する。不揮発性記憶部制御信号生成回路５０３は、不揮発性記憶部５０８を動作するための第１の制御信号ＥＮ１、第２の制御信号ＥＮ２を出力する。
【０１１９】
上記不揮発性記憶部５０８は、例えば実施の形態１で説明した、記憶素子の両端子に印加する電圧に応じて抵抗値が可変である可変抵抗記憶素子を用いることができる。当該構成により、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子の構成に比べて、消費電力の低減を図ることができる。
【０１２０】
パワーコントロール回路５０４は、揮発性記憶部電源供給制御スイッチ５０５及び不揮発性記憶部電源供給制御スイッチ５０６を制御する機能を有する。例えば、パワーコントロール回路５０４は、データ処理装置の使用状況に応じて電源供給を停止するか否かの制御を行う。
【０１２１】
またパワーコントロール回路５０４は、電源供給の制御に応じて、揮発性記憶部制御信号生成回路５０２及び不揮発性記憶部制御信号生成回路５０３を制御する。揮発性記憶部制御信号生成回路５０２及び不揮発性記憶部制御信号生成回路５０３は、記憶装置５０１に入力する各信号の供給を停止する、または信号の供給を再開するといった制御をする機能を有する。
【０１２２】
記憶装置５０１では、上記実施の形態１で説明したように、揮発性記憶部５０７のデータを不揮発性記憶部５０８に記憶させて、電源供給を停止し、不要な電力の消費を抑制することができる。そして記憶装置５０１を具備するデータ処理装置は、データ処理に必要な期間だけ電源供給を行い、使用状況に応じて適宜電源供給を停止することができる。その結果、記憶装置５０１を具備するデータ処理装置は、データ処理能力を維持しつつ、パワー・ゲーティング及び各信号の供給を停止することにより低消費電力化をすることができる。
【０１２３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態５）
本実施の形態では、本発明の一態様である記憶装置を用いたデータ処理回路を有する電子機器の例について、図１２を用いて説明する。
【０１２５】
図１２（Ａ）に示す電子機器は、映像録画再生機の例である。
【０１２６】
図１２（Ａ）に示す電子機器は、筐体２０１と、筐体２０１に設けられたデータ処理回路２０２を具備する。
【０１２７】
図１２（Ａ）に示すデータ処理回路２０２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。データ処理回路２０２は上記実施の形態１で説明した記憶装置の構成を具備する。そのため図１２（Ａ）に示すデータ処理回路２０２は、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子を具備する記憶装置に比べて、消費電力を低減できる。
【０１２８】
図１２（Ｂ）に示す電子機器は、電子レンジの例である。
【０１２９】
図１２（Ｂ）に示す電子機器は、筐体２１１と、筐体２１１に設けられたデータ処理回路２１２を具備する。
【０１３０】
図１２（Ｂ）に示すデータ処理回路２１２は、ＭＰＵ、メモリ等の機能を備えている。データ処理回路２１２は上記実施の形態１で説明した記憶装置の構成を具備する。そのため図１２（Ｂ）に示すデータ処理回路２１２は、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子を具備する記憶装置に比べて、消費電力を低減できる。
【０１３１】
図１２（Ｃ）に示す電子機器は、携帯型情報端末の例である。
【０１３２】
図１２（Ｃ）に示す携帯型情報端末は、筐体２２１と、筐体２２１に設けられたデータ処理回路２２２を具備する。
【０１３３】
図１２（Ｃ）に示すデータ処理回路２２２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。データ処理回路２２２は上記実施の形態１で説明した記憶装置の構成を具備する。そのため図１２（Ｃ）に示すデータ処理回路２２２は、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子を具備する記憶装置に比べて、消費電力を低減できる。
【０１３４】
図１２（Ｄ）に示す電子機器は、ノート型コンピュータの例である。
【０１３５】
図１２（Ｄ）に示すノート型コンピュータは、筐体２３１と、筐体２３１に設けられたデータ処理回路２３２を具備する。
【０１３６】
図１２（Ｄ）に示すデータ処理回路２３２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。データ処理回路２３２は上記実施の形態１で説明した記憶装置の構成を具備する。そのため図１２（Ｄ）に示すデータ処理回路２３２は、記憶素子に電流を流して抵抗値が可変であるＭＲＡＭの記憶素子を具備する記憶装置に比べて、消費電力を低減できる。
【０１３７】
以上、図１２（Ａ）乃至（Ｄ）において電子機器の一例を示したが、上記実施の形態１の構成は、データ処理回路を具備する電子機器であれば、他の電子機器にも適用可能である。
【符号の説明】
【０１３８】
Ｄ＿ｎ    データ
Ｄ＿１    データ
ＥＮ１    制御信号
ＥＮ２    制御信号
Ｑ＿ｎ    出力端子
Ｑ＿１    出力端子
ＩＮＶ    インバータ
Ａ    端子
Ｂ    端子
Ｃ    端子
Ｄ    端子
ｒ１    端子
ｒ２    端子
Ｖｏｕｔ    ノード
Ｓｉｇ    ノード
Ｏｕｔ    ノード
Ｔ０    期間
Ｔ１    期間
Ｔ２    期間
Ｔ３    期間
Ｔ４    期間
Ｔ５    期間
Ｔ６    期間
Ｖ１    電位
Ｖ２    電位
ＶＤＤ    高電源電位
ＶＳＳ    低電源電位
１００    記憶装置
１０１    単位記憶ブロック
１０２    揮発性記憶部
１０３    不揮発性記憶部
１０４    可変抵抗記憶素子
１１１    回路
１１２    スイッチ
１１３    スイッチ
１１４    読み出し用負荷素子
１１５    コンパレータ
１１６    スイッチ
１１７    スイッチ
１１８    抵抗素子
２０１    筐体
２０２    データ処理回路
２１１    筐体
２１２    データ処理回路
２２１    筐体
２２２    データ処理回路
２３１    筐体
２３２    データ処理回路
３０１    インバータ
３０２    ＮＯＲ回路
３０３    ＮＯＲ回路
３０４    トランジスタ
３０５    トランジスタ
３０６    トランジスタ
３０７    トランジスタ
３０８    トランジスタ
３０９    抵抗素子
３１０    トランジスタ
３１１    トランジスタ
３１２    トランジスタ
４００    データ処理回路
４０１    アドレス管理部
４０２    プログラムメモリ
４０３    命令レジスタ
４０４    命令デコーダ
４０５    制御部
４０６    レジスタ群
４０７    ＡＬＵ
４０８    演算レジスタ
５００    データ処理装置
５０１    記憶装置
５０２    揮発性記憶部制御信号生成回路
５０３    不揮発性記憶部制御信号生成回路
５０４    パワーコントロール回路
５０５    揮発性記憶部電源供給制御スイッチ
５０６    不揮発性記憶部電源供給制御スイッチ
５０７    揮発性記憶部
５０８    不揮発性記憶部
５０９    電源回路
【図１】
2013218778.tif 000003
【図２】
2013218778.tif 000004
【図３】
2013218778.tif 000005
【図４】
2013218778.tif 000006
【図５】
2013218778.tif 000007
【図６】
2013218778.tif 000008
【図７】
2013218778.tif 000009
【図８】
2013218778.tif 000010
【図９】
2013218778.tif 000011
【図１０】
2013218778.tif 000012
【図１１】
2013218778.tif 000013
【図１２】
2013218778.tif 000014