(57)【要約】      （修正有）【課題】圧電体の劣化等を確実に検知することができるアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを提供する。【解決手段】アクチュエータ駆動回路４００は、各アクチュエータの第１の圧電体および第２の圧電体にそれぞれ電圧を印加するドライバ回路７０と、ドライバ回路７０の入力側に接続されたロジック回路９０とを備えている。ドライバ回路７０は、プッシュプル回路を有する８つの単位ドライバ７１を有している。また、アクチュエータ駆動回路４００は、単位ドライバ７１から出力される電流を検出する電流検出手段１２０と、電流検出手段の検出結果を予め設定された閾値と比較して、検出された電流の絶対値が前記閾値よりも大きいことを検知する検知手段１２２とを有している。【選択図】図７
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【特許請求の範囲】
【請求項１】
少なくとも１つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、
高電圧側に接続される第１のスイッチング素子と、低電圧側に接続される第２のスイッチング素子とを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路と、
前記ドライバ回路から出力される電流を検出する電流検出手段と、
前記電流検出手段の検出結果を予め設定された閾値と比較して、前記検出された電流の絶対値が前記閾値よりも大きいことを検知する検知手段とを有することを特徴とするアクチュエータ駆動回路。
【請求項２】
前記電流検出手段は、前記ドライバ回路から出力される電流を電圧に変換して検出するものである請求項１に記載のアクチュエータ駆動回路。
【請求項３】
前記検知手段は、前記電流検出手段により検出された前記電圧を正の閾値および負の閾値と比較するウインドコンパレータである請求項２に記載のアクチュエータ駆動回路。
【請求項４】
前記検知手段は、前記検出された電流の絶対値が閾値よりも大きい期間を検知する機能を有している請求項１ないし３のいずれかに記載のアクチュエータ駆動回路。
【請求項５】
前記検知手段が前記検出された電流の絶対値が閾値よりも大きいことを検知すると、前記検出された電流の絶対値が閾値よりも大きいときの期間を示す期間情報を出力するよう構成されている請求項４に記載のアクチュエータ駆動回路。
【請求項６】
前記ドライバ回路は、複数のプッシュプル回路を有し、複数の前記アクチュエータを駆動するよう構成されており、
複数の前記電流検出手段と、
複数の前記検知手段とを有し、
前記各電流検出手段により、前記各プッシュプル回路から出力される電流を検出し、
前記各検知手段により、前記各電流検出手段の検出結果を予め設定された閾値と比較して、前記検出された電流の絶対値が前記閾値よりも大きいことを検知するよう構成されている請求項１ないし３のいずれかに記載のアクチュエータ駆動回路。
【請求項７】
前記各電流検出手段は、前記各プッシュプル回路から出力される電流を電圧に変換して検出するものであり、
前記各検知手段は、前記各電流検出手段により検出された前記電圧を正の閾値および負の閾値と比較するウインドコンパレータであり、
当該アクチュエータ駆動回路は、前記検知手段の数に対応可能なＮＡＮＤゲートを有し、前記ドライバ回路の入力側に設けられたロジック回路を備え、
前記各ウインドコンパレータから出力された信号は、前記ＮＡＮＤゲートに入力され、該ＮＡＮＤゲートから出力された信号が前記ロジック回路から出力されるよう構成されている請求項５に記載のアクチュエータ駆動回路。
【請求項８】
前記ドライバ回路の入力側に設けられたロジック回路を有する請求項１ないし７のいずれかに記載のアクチュエータ駆動回路。
【請求項９】
前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する請求項８に記載のアクチュエータ駆動回路。
【請求項１０】
前記ロジック回路は、前記ラッチ回路の出力側に接続されたＮＡＮＤゲートと、該ＮＡＮＤゲートの出力側に接続されたＸＯＲゲートとを有する請求項９に記載のアクチュエータ駆動回路。
【請求項１１】
請求項５に記載のアクチュエータ駆動回路と、
前記アクチュエータ駆動回路から出力された前記期間情報に基づいて、リーク電流が生じているか否かを判別する判別手段を有することを特徴とするアクチュエータ駆動装置。
【請求項１２】
前記判別手段は、前記検出された電流の絶対値が閾値よりも大きいときの期間が基準値を超えた場合に、前記リーク電流が生じていると判別するよう構成されている請求項１０に記載のアクチュエータ駆動装置。
【請求項１３】
請求項７に記載のアクチュエータ駆動回路と、
前記ＮＡＮＤゲートから出力された信号に基づいて、リーク電流が生じているか否かを判別する判別手段を有することを特徴とするアクチュエータ駆動装置。
【請求項１４】
前記ＮＡＮＤゲートから出力された信号は、前記各電流検出手段により検出された電圧の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間を示しており、
前記判別手段は、前記各電流検出手段により検出された電圧の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間が、基準値を超えた場合に、前記リーク電流が生じていると判別するよう構成されている請求項１３に記載のアクチュエータ駆動装置。
【請求項１５】
前記判別手段によりリーク電流が生じていると判別された場合に、警告を行う報知手段を有する請求項１１ないし１４のいずれかに記載のアクチュエータ駆動装置。
【請求項１６】
前記判別手段によりリーク電流が生じていると判別された場合に、前記アクチュエータの駆動を停止するよう構成されている請求項１１ないし１５のいずれかに記載のアクチュエータ駆動装置。
【請求項１７】
請求項１ないし１０のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップに関するものである。
【背景技術】
【０００２】
振動板と、その振動板の片面に固定された圧電体とを有するアクチュエータや、振動板と、その振動板の両面に固定された圧電体とを有するアクチュエータ等の圧電体に電圧を印加し、そのアクチュエータを駆動するＩＣチップが知られている（例えば、特許文献１参照）。このＩＣチップは、高電圧側に接続されるＰ型チャネルのＦＥＴと、低電圧側に接続されるＮ型チャネルのＦＥＴとを有するプッシュプルを備えたドライバ回路を備えている。
【０００３】
ところで、圧電体は、水蒸気等による絶縁性の劣化が避けられず、このため、従来のＩＣチップでは、圧電体の寿命前に、定期的にその圧電体を交換していた。このため、まだ圧電体を使用できるにもかかわらず、圧電体を交換してしまうことや、圧電体を交換する前に、圧電体の絶縁性が失われてしまうこともあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６６３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記の問題を解決するには、ＩＣチップの出力電圧を検出し、その出力電圧が減少したことを検知すると、圧電体の絶縁性が劣化したものとみなし、圧電体を交換すればよい。
【０００６】
しかしながら、圧電体の絶縁性が劣化したときの、ＩＣチップの出力電圧の減少率は小さいので、電源電圧の高いＩＣチップの場合は、そのＩＣチップの出力電圧が高いため、圧電体の絶縁性が劣化したとき出力電圧の減少を検知することができるが、電源電圧の低いＩＣチップの場合は、そのＩＣチップの出力電圧も低いため、圧電体の絶縁性が劣化したとき出力電圧の減少を検知することは困難である。
【０００７】
本発明の目的は、圧電体の劣化等を確実に検知することができるアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを提供することにある。
【課題を解決するための手段】
【０００８】
このような目的は、下記（１）〜（１７）の本発明により達成される。
（１）  少なくとも１つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、
高電圧側に接続される第１のスイッチング素子と、低電圧側に接続される第２のスイッチング素子とを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路と、
前記ドライバ回路から出力される電流を検出する電流検出手段と、
前記電流検出手段の検出結果を予め設定された閾値と比較して、前記検出された電流の絶対値が前記閾値よりも大きいことを検知する検知手段とを有することを特徴とするアクチュエータ駆動回路。
【０００９】
（２）  前記電流検出手段は、前記ドライバ回路から出力される電流を電圧に変換して検出するものである上記（１）に記載のアクチュエータ駆動回路。
【００１０】
（３）  前記検知手段は、前記電流検出手段により検出された前記電圧を正の閾値および負の閾値と比較するウインドコンパレータである上記（２）に記載のアクチュエータ駆動回路。
【００１１】
（４）  前記検知手段は、前記検出された電流の絶対値が閾値よりも大きい期間を検知する機能を有している上記（１）ないし（３）のいずれかに記載のアクチュエータ駆動回路。
【００１２】
（５）  前記検知手段が前記検出された電流の絶対値が閾値よりも大きいことを検知すると、前記検出された電流の絶対値が閾値よりも大きいときの期間を示す期間情報を出力するよう構成されている上記（４）に記載のアクチュエータ駆動回路。
【００１３】
（６）  前記ドライバ回路は、複数のプッシュプル回路を有し、複数の前記アクチュエータを駆動するよう構成されており、
複数の前記電流検出手段と、
複数の前記検知手段とを有し、
前記各電流検出手段により、前記各プッシュプル回路から出力される電流を検出し、
前記各検知手段により、前記各電流検出手段の検出結果を予め設定された閾値と比較して、前記検出された電流の絶対値が前記閾値よりも大きいことを検知するよう構成されている上記（１）ないし（３）のいずれかに記載のアクチュエータ駆動回路。
【００１４】
（７）  前記各電流検出手段は、前記各プッシュプル回路から出力される電流を電圧に変換して検出するものであり、
前記各検知手段は、前記各電流検出手段により検出された前記電圧を正の閾値および負の閾値と比較するウインドコンパレータであり、
当該アクチュエータ駆動回路は、前記検知手段の数に対応可能なＮＡＮＤゲートを有し、前記ドライバ回路の入力側に設けられたロジック回路を備え、
前記各ウインドコンパレータから出力された信号は、前記ＮＡＮＤゲートに入力され、該ＮＡＮＤゲートから出力された信号が前記ロジック回路から出力されるよう構成されている上記（５）に記載のアクチュエータ駆動回路。
【００１５】
（８）  前記ドライバ回路の入力側に設けられたロジック回路を有する上記（１）ないし（７）のいずれかに記載のアクチュエータ駆動回路。
【００１６】
（９）  前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する上記（８）に記載のアクチュエータ駆動回路。
【００１７】
（１０）  前記ロジック回路は、前記ラッチ回路の出力側に接続されたＮＡＮＤゲートと、該ＮＡＮＤゲートの出力側に接続されたＸＯＲゲートとを有する上記（９）に記載のアクチュエータ駆動回路。
【００１８】
（１１）  上記（５）に記載のアクチュエータ駆動回路と、
前記アクチュエータ駆動回路から出力された前記期間情報に基づいて、リーク電流が生じているか否かを判別する判別手段を有することを特徴とするアクチュエータ駆動装置。
【００１９】
（１２）  前記判別手段は、前記検出された電流の絶対値が閾値よりも大きいときの期間が基準値を超えた場合に、前記リーク電流が生じていると判別するよう構成されている上記（１０）に記載のアクチュエータ駆動装置。
【００２０】
（１３）  上記（７）に記載のアクチュエータ駆動回路と、
前記ＮＡＮＤゲートから出力された信号に基づいて、リーク電流が生じているか否かを判別する判別手段を有することを特徴とするアクチュエータ駆動装置。
【００２１】
（１４）  前記ＮＡＮＤゲートから出力された信号は、前記各電流検出手段により検出された電圧の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間を示しており、
前記判別手段は、前記各電流検出手段により検出された電圧の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間が、基準値を超えた場合に、前記リーク電流が生じていると判別するよう構成されている上記（１３）に記載のアクチュエータ駆動装置。
【００２２】
（１５）  前記判別手段によりリーク電流が生じていると判別された場合に、警告を行う報知手段を有する上記（１１）ないし（１４）のいずれかに記載のアクチュエータ駆動装置。
【００２３】
（１６）  前記判別手段によりリーク電流が生じていると判別された場合に、前記アクチュエータの駆動を停止するよう構成されている上記（１１）ないし（１５）のいずれかに記載のアクチュエータ駆動装置。
【００２４】
（１７）  上記（１）ないし（１０）のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするＩＣチップ。
【発明の効果】
【００２５】
本発明によれば、ドライバ回路から出力される電流を検出し、その検出結果を予め設定された閾値と比較して、圧電体の絶縁性が劣化したことを検知するので、電源電圧の大小によらず、確実に、圧電体の絶縁性が劣化したことを検知することができる。
【００２６】
また、ドライバ回路から出力される電流を検出することで、電源電圧の大小によらず、レンジを広くすることができ、このため、圧電体の絶縁性の劣化の程度、すなわち圧電体の絶縁性が失われるまでの途中の各段階を検出することができる。これにより、圧電体を適正な時期に交換することができる。
【図面の簡単な説明】
【００２７】
【図１】繊維機械用ユニットの使用状態を示す概略斜視図である。
【図２】アクチュエータ（繊維機械用ユニット）の実施形態を示す斜視図である。
【図３】図２に示すアクチュエータの基端部付近を示す縦断面図である。
【図４】図２に示すアクチュエータの駆動状態を示す模式図である。
【図５】本発明のアクチュエータ駆動装置の実施形態を示すブロック図である。
【図６】図５に示すアクチュエータ駆動装置のＩＣチップを示す底面図である。
【図７】図５に示すアクチュエータ駆動装置のＩＣチップを示すブロック図である。
【図８】図５に示すアクチュエータ駆動装置のＩＣチップのドライバ回路の１つのアクチュエータに対応する部分を示す回路図（ブロック図も含む）である。
【図９】図５に示すアクチュエータ駆動装置の初期化処理の際の動作を示すタイミングチャートである。
【図１０】図５に示すアクチュエータ駆動装置のＩＣチップにおける１つのアクチュエータに対応する検出回路を示すブロック図（回路図も含む）である。
【図１１】図５に示すアクチュエータ駆動装置の電流検出を説明するためのタイミングチャートである。
【図１２】図５に示すアクチュエータ駆動装置のＩＣチップとアクチュエータとの他の接続例を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを添付図面に示す好適な実施形態に基づいて詳細に説明する。
図１は、繊維機械用ユニットの使用状態を示す概略斜視図、図２は、アクチュエータ（繊維機械用ユニット）の実施形態を示す斜視図、図３は、図２に示すアクチュエータの基端部付近を示す縦断面図、図４は、図２に示すアクチュエータの駆動状態を示す模式図、図５は、本発明のアクチュエータ駆動装置の実施形態を示すブロック図、図６は、図５に示すアクチュエータ駆動装置のＩＣチップを示す底面図、図７は、図５に示すアクチュエータ駆動装置のＩＣチップを示すブロック図、図８は、図５に示すアクチュエータ駆動装置のＩＣチップのドライバ回路の１つのアクチュエータに対応する部分を示す回路図（ブロック図も含む）、図９は、図５に示すアクチュエータ駆動装置の初期化処理の際の動作を示すタイミングチャート、図１０は、図５に示すアクチュエータ駆動装置のＩＣチップにおける１つのアクチュエータに対応する検出回路を示すブロック図（回路図も含む）、図１１は、図５に示すアクチュエータ駆動装置の電流検出を説明するためのタイミングチャート、図１２は、図５に示すアクチュエータ駆動装置のＩＣチップとアクチュエータとの他の接続例を示す図である。
【００２９】
以下では、説明の都合上、図１〜図４中の上側を「上」または「上方」、下側を「下」または「下方」と言う。また、図２中の右上側を「基端」、左下側を「先端」と言い、図３および図４中の右側を「基端」、左側を「先端」と言う。また、図５および図８では、検出回路の図示を省略している。
【００３０】
なお、アクチュエータ駆動装置を説明する前に、まず、そのアクチュエータ駆動装置により駆動されるアクチュエータや繊維機械用ユニットについて説明する。
【００３１】
また、アクチュエータ駆動装置が駆動するアクチュエータの数は、１つでもよく、また、複数でもよいが、本実施形態では、代表的に、８つの場合について説明する。
【００３２】
図１に示すように、繊維機械用ユニット１は、繊維機械１００に装着して用いられるものである。繊維機械用ユニット１について説明する前に、繊維機械１００について説明する。なお、繊維機械１００としては、特に限定されないが、例えば、編み機、織機等が挙げられる。
【００３３】
本実施形態での繊維機械１００は、靴下を編む編み機である。この繊維機械１００は、円柱状をなす編成シリンダ１０１と、編成シリンダ１０１の外周部に配置された複数本の編成針（編み針）１０２と、各編成針１０２に対応して設置されたボビン１０３とを備えている。
【００３４】
編成シリンダ１０１は、例えば下部がモータ（図示せず）に連結され、その軸Ｏ回りに図１中の矢印Ａ方向に回転することができる。
【００３５】
各編成針１０２は、それぞれ、編成シリンダ１０１の外周部に軸Ｏに沿って移動可能に支持されている。また、各編成針１０２の下方には、それぞれ、当該編成針１０２を上方に向かって押し上げる突部１０４が配置されている。編成針１０２は、突部１０４に当接した状態では上方に向かって押し上げられ、突部１０４から離間した状態では下方で退避することができる。そして、繊維機械用ユニット１は、編成針１０２と突部１０４とが当接する状態と、編成針１０２と突部１０４とが離間する状態とを切り換えるときに作動するものとなっている（図４参照）。この繊維機械用ユニット１については後述する。
【００３６】
また、各編成針１０２の上端部には、それぞれ、フック１０５が設けられている。このフック１０５にボビン１０３から供給された糸１０６を係合させることができる。
【００３７】
このような構成の繊維機械１００は、編成シリンダ１０１が回転した状態で、各編成針１０２の位置を適宜設定する、すなわち、各編成針１０２を上方に位置させるか下方に位置させるかを適宜設定することができる。そして、上方に位置した編成針１０２が編成シリンダ１０１とともに回転すると、当該編成針１０２に対応するボビン１０３からの糸１０６を、軸Ｏ回りにループ状に形成することができる。この動作を繰り返すことにより、ループ状の糸１０６が多段に形成され、よって、全体として筒状のものが製造されることとなり、これが靴下となる。
【００３８】
次に、繊維機械用ユニット１について説明する。
図２に示すように、繊維機械用ユニット１は、振動板としてのアクチュエータ（繊維機械用圧電アクチュエータ素子）２と、アクチュエータ２を支持する支持体３と、アクチュエータ２の駆動により変位する操作部材（フィンガ）４とを備えている。この繊維機械用ユニット１は、アクチュエータ２での圧電効果により当該アクチュエータ２が変形して、それとともに操作部材４が上下方向に変位するよう構成されている（図４参照）。
【００３９】
支持体３は、アクチュエータ２（プレート（シム材）５）をその長手方向に沿った異なる３箇所で支持するものである。支持体３は、長尺な板状をなす基板３４と、基板３４上に設けられ、基端側から順に配置された固定支持部３１、中間支持部３２および回動支持部３３とを有している。
【００４０】
固定支持部３１は、アクチュエータ２の基端部２１が挿入される凹部３１１を有し、当該基端部２１を固定、支持することができる。この基端部２１は固定端となる。
【００４１】
中間支持部３２は、基板３４の幅方向に架設された一対の棒状体３２１を有し、これらの棒状体３２１でアクチュエータ２の長手方向の中央部２２（途中）を挟持することができる（図４参照）。
【００４２】
回動支持部３３は、基板３４の幅方向に架設され、基板３４に対し回動可能な棒状体（軸）３３１を有し、この棒状体３３１でアクチュエータ２の先端部２３を回動可能に支持している。
【００４３】
図２に示すように、アクチュエータ２の先端側には、連結部材１０を介して、操作部材４が連結されている。この操作部材４は、板片で構成されている。
【００４４】
操作部材４は、支持体３で３点支持されたアクチュエータ２が変形した際に、編成針１０２を編成シリンダ１０１の軸Ｏ側に向かって押圧操作するものである。図４（ａ）に示すように、編成針１０２は、その押圧部１０７が操作部材４で押圧されることにより、突部１０４から退避し、当該突部１０４で押し上げられるのが禁止される。また、図４（ｂ）に示すように、編成針１０２は、操作部材４による押圧が解除されると、突部１０４と当接して、当該突部１０４で押し上げられる。
【００４５】
なお、支持体３および操作部材４の構成材料としては、特に限定されず、例えば、各種金属材料が挙げられ、特に、支持体３の構成材料にはアルミニウムを好適に用いることができ、操作部材４の構成材料にはＳＫＤ材（ダイス鋼）、ＳＫＨ材（ハイスピード鋼）を好適に用いることができる。
【００４６】
図２、図３に示すように、アクチュエータ２（圧電素子）は、長尺なプレート５と、プレート５の上面５１に固定された第１の圧電体６ａと、プレート５の下面５２に固定された第２の圧電体６ｂとを有している。なお、プレート５は、補強材を有していてもよい。
【００４７】
第１の圧電体６ａと第２の圧電体６ｂとは、同じ構成であるため、以下、第１の圧電体６ａについて代表的に説明する。
【００４８】
図３に示すように、第１の圧電体６ａは、プレート５の上面５１のほとんどの部分を覆っている。この第１の圧電体６ａは、シート状の圧電セラミックス６１と、圧電セラミックス６１の両面にそれぞれ形成された電極膜６２および６３とを有している。なお、電極膜６３の一部は、圧電セラミックス６１の電極膜６２が形成されている面にも及んでいる。
【００４９】
圧電セラミックス６１は、セラミックス材料で構成されている。このセラミックス材料としては、例えば、ＰＺＴ（ＰｂＺｒＯ３−ＰｂＴｉＯ３）、または、ＰＺＴにＰｂ（Ｍｇ、Ｎｂ）Ｏ３やＰｂ（Ｎｉ、Ｎｂ）Ｏ３等の鉛系複合ペロブスカイト型化合物を含有する材料が挙げられる。なお、圧電セラミックス６１の厚さは、特に限定されないが、特にベンダー型の場合、例えば、１００〜４００μｍが好ましく、２００〜３００μｍがより好ましい。また、圧電セラミックス６１の面積は、特に限定されないが、例えば、１００〜２０００ｍｍ２が好ましく、３００〜１５００ｍｍ２がより好ましい。
【００５０】
電極膜６２および６３は、それぞれ、導電性を有する金属材料で構成されている。この金属材料としては、例えば、金、銀、銅等が挙げられ、特に、銀を用いるのが好ましい。なお、電極膜６２および６３のそれぞれの厚さは、特に限定されないが、例えば、０．１〜１０μｍが好ましく、０．５〜１．５μｍがより好ましい。また、電極膜６２および６３のそれぞれの形成方法としては、特に限定されないが、例えば、蒸着法、塗布法が挙げられる。
【００５１】
また、電極膜６２は、半田６４を介して導線６６と電気的に接続されている。一方、電極膜６３は、半田６５を介して、導線６７と電気的に接続されている。導線６６、６７は、後述するＩＣチップ３００（アクチュエータ駆動回路４００）に接続されている。
【００５２】
電極膜６２上には、ソルダーレジスト膜１１が形成されている。さらに、アクチュエータ２全体が絶縁膜１２で覆われている。ソルダーレジスト膜１１および絶縁膜１２は、それぞれ、絶縁性を有する樹脂材料（例えばポリオレフィン）で構成されている。
【００５３】
そして、繊維機械１００は、第１の圧電体６ａおよび第２の圧電体６ｂに対しては、交互に電圧を印加するよう構成されている。例えば、第１の圧電体６ａに順バイアス電圧を印加すると、当該第１の圧電体６ａは圧電効果により収縮する。このとき、プレート５は図４（ａ）に示す湾曲状態となり、操作部材４が上方に向かって変位して編成針１０２を押圧する。一方、第２の圧電体６ｂに順バイアス電圧を印加すると、当該第２の圧電体６ｂは圧電効果により収縮する。このとき、プレート５は図４（ｂ）に示す湾曲状態となり、操作部材４が下方に向かって変位して編成針１０２から離間する。このような電圧印加により、プレート５が振動することができ、それに伴って操作部材４を変位させることができる。なお、印加電圧が交流電圧の場合には、その周波数としては、例えば、０．０１〜１００Ｈｚであるのが好ましく、３０〜５０Ｈｚであるのがより好ましい。
【００５４】
次に、アクチュエータ駆動装置２００について説明する。
図５に示すように、アクチュエータ駆動装置２００は、８つのアクチュエータ２を駆動するアクチュエータ駆動回路４００を有するＩＣ(Integrated  Circuit)チップ３００と、８つのアクチュエータ２の作動を制御する制御装置５００とを備えている。なお、８つのアクチュエータ２の各系統は、同様であるので、以下では、各系統を説明する必要がある場合の除き、代表的に、各系統のうちの１つについて説明する。
【００５５】
制御装置５００は、制御部５０１と、報知手段である表示部５０２とを有している。
制御部５０１は、例えば、マイクロコンピュータ等で構成されており、アクチュエータ駆動回路４００（各アクチュエータ２）、表示部５０２等の作動を制御する。
【００５６】
また、表示部５０２は、例えば、液晶表示装置等で構成することができる。この表示部には、後述する警告等が表示される。
【００５７】
図６に示すように、ＩＣチップ３００は、図示しない基板上に設けられたアクチュエータ駆動回路４００と、その基板上に設けられたアクチュエータ駆動回路４００を収納するハウジング３０１と、アクチュエータ駆動回路４００に接続された複数のピン３０２とを有している。
【００５８】
図５および図７に示すように、アクチュエータ駆動回路４００は、各アクチュエータ２の第１の圧電体６ａおよび第２の圧電体６ｂにそれぞれ電圧を印加するドライバ回路７０と、ドライバ回路７０の入力側に接続された（設けられた）ロジック回路９０とを備えている。そして、このアクチュエータ駆動回路４００は、ドライバ回路７０から出力される電流を検出する電流検出手段を有する検出回路１２０を備えている。なお、検出回路１２０については、後で詳述する。
【００５９】
ロジック回路９０は、８つのＤ型フリップフロップ（以下、「フリップフロップ」と言う）９２を有するシフトレジスタ９１と、シフトレジスタ９１の出力側に接続され、８つのラッチ回路９４を有するラッチ回路部９３と、ラッチ回路部９３の出力側に接続された８つのＮＡＮＤゲート（ＮＡＮＤ回路）９５と、各ＮＡＮＤゲート９５の出力側に接続された８つのＸＯＲゲート（ＸＯＲ回路）９６と、後述する検出回路１２０のウインドコンパレータ（検知手段）の数（本実施形態では８つ）に対応可能なＮＡＮＤゲート（ＮＡＮＤ回路）１２３とを備えている。
【００６０】
シフトレジスタ９１の各フリップフロップ９２は、順次、Ｑ出力端子と、Ｄ入力端子とが接続されている。
【００６１】
また、各フリップフロップ９２のＱ出力端子は、それぞれ、ラッチ回路部９３の対応するラッチ回路９４に接続されている。また、各ラッチ回路９４は、それぞれ、対応するＮＡＮＤゲート９５に接続されている。また、各ＮＡＮＤゲート９５は、それぞれ、対応するＸＯＲゲート９６に接続されている。
【００６２】
また、制御装置５００の制御部５０１からロジック回路９０には、各信号やデータ、本実施形態では、各アクチュエータ２において第１の圧電体６ａと第２の圧電体６ｂとのいずれを収縮させるかを示すシリアルデータであるデータ入力信号（ＤＩＮ）、クロック信号（ＣＬＫ）、ラッチイネーブル信号（ＬＥバー）、ブランキング信号（ＢＬバー）、ポラリティー信号（ＰＯＬバー）等が入力されるよう構成されている。
【００６３】
この場合、データ入力信号（ＤＩＮ）は、シフトレジスタ９１の初段のフリップフロップ９２の入力端子（Ｄ）に入力され、クロック信号（ＣＬＫ）は、シフトレジスタ９１の初段のフリップフロップ９２のクロック端子（Ｃ）に入力されるよう構成されている。
【００６４】
また、ラッチイネーブル信号（ＬＥバー）は、ラッチ回路部９３の各ラッチ回路部に入力され、また、ブランキング信号（ＢＬバー）は、各ＮＡＮＤゲート９５の一方の入力端子に入力され、また、ポラリティー信号（ＰＯＬバー）は、各ＸＯＲゲート９６の一方の入力端子に入力されるよう構成されている。
【００６５】
また、ロジック回路９０のＮＡＮＤゲート１２３の出力端子から制御部５０１には、リーク信号（ＬＥＡＫバー）等が入力されるよう構成されている。
【００６６】
また、ロジック回路９０のシフトレジスタ９１の出力端子からは、各データ入力信号（ＤＩＮ）に基づいて出力される出力信号（ＤＯＵＴ）を外部に出力することができるように構成されている。これにより、例えば、前記出力信号（ＤＯＵＴ）を、データ入力信号（ＤＩＮ）として、別のＩＣチップ３００に入力することができる。
【００６７】
ドライバ回路７０は、８つの単位ドライバ７１を有している。各単位ドライバ７１は、それぞれ、対応するアクチュエータ２、すなわち第１の圧電体６ａおよび第２の圧電体６ｂに接続され、その第１の圧電体６ａおよび第２の圧電体６ｂに電圧を印加する。各単位ドライバ７１の構成は、同様であるので、以下では、代表的に、その１つの単位ドライバ７１について説明する。
【００６８】
図８に示すように、単位ドライバ７１は、高電圧側（高電圧の電源８７側）に接続されＮ型チャネルの第１のＦＥＴ（電界効果トランジスタ）であるＦＥＴＮ（第１のスイッチング素子）１と、低電圧側（低電圧の電源８８側）に接続されるＮ型チャネルの第２のＦＥＴ（電界効果トランジスタ）であるＦＥＴＮ（第２のスイッチング素子）２とを有するプッシュプル回路８６を備えている。ＦＥＴＮ１とＦＥＴＮ２とは、同じ特性のものを用いることが好ましい。これにより、ＦＥＴＮ１をオンするときと、ＦＥＴＮ２をオンするときとで、出力特性を同じにすることができる。また、Ｐ型チャネルのＦＥＴに比べて性能の高いＮ型チャネルのＦＥＴＮ１およびＮ型チャネルのＦＥＴＮ２を用いるので、性能の高いプッシュプル回路８６を実現することができ、これにより性能の高いアクチュエータ駆動回路４００を実現することができる。
【００６９】
なお、第１のスイッチング素子、第２のスイッチング素子としては、それぞれ、Ｎ型チャネルのＦＥＴに限らず、例えば、第１のスイッチング素子として、Ｐ型チャネルのＦＥＴ、第２のスイッチング素子Ｎ型チャネルのＦＥＴを用いてもよく、また、１のスイッチング素子として、Ｎ型チャネルのＦＥＴ、第２のスイッチング素子として、Ｐ型チャネルのＦＥＴを用いてもよい。また、第１のスイッチング素子、第２のスイッチング素子としては、それぞれ、ＦＥＴに限らず、例えば、トランジスタ等を用いてもよい。
【００７０】
ここで、本実施形態では、単位ドライバ７１（プッシュプル回路８６）の出力端子（ＦＥＴＮ１のソースおよびＦＥＴＮ２のドレイン）が、それぞれ、導線６７を介して対応するアクチュエータ２の第１の圧電体６ａの電極膜６３および第２の圧電体６ｂの電極膜６３に接続される。そして、高電圧の電源電圧（図示の構成では、２００V）が、各プッシュプル回路８６のＦＥＴＮ１のドレインに印加されるとともに、導線６６を介して各第１の圧電体６ａの電極膜６２に印加されるようになっている。また、各プッシュプル回路８６のＦＥＴＮ２のソースが接地（グランドに接続）されるとともに、導線６６を介して各第２の圧電体６ｂの電極膜６２が接地（グランドに接続）されるようになっている。
【００７１】
また、単位ドライバ７１は、高電圧の電源８７から供給される電圧を電流に変換する電圧電流変換部８１と、プッシュプル回路８６等の単位ドライバ７１の作動を制御する制御ロジック部８５と、Ｎ型チャネルのＦＥＴＮ３と、抵抗Ｒと、ダイオードＤ１およびＤ２と、フリップフロップを備えたタイミングジェネレータ８２と、コンデンサＣ１と、インバータ８３および８４とを有している。タイミングジェネレータ８２により、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンすることを防止している。なお、インバータ８３に替えて、例えば、バッファ等他の論理回路を用いてもよく、同様に、インバータ８４に替えて、例えば、バッファ等他の論理回路を用いてもよい。
【００７２】
電圧電流変換部８１の出力端子に接続されたライン（導線）１１１には、入力側から出力側に向って、順次、ダイオードＤ１のカソード、抵抗Ｒの一端側が接続されている。また、この電圧電流変換部８１からは、タイミングジェネレータ８２およびインバータ８３に電流（電圧）が供給される。
【００７３】
また、低電圧の電源８８の出力端子に接続されたライン（導線）１１２には、入力側から出力側に向って、順次、ダイオードＤ１のアノード、ダイオードＤ２のアノードが接続されている。この電源８８からは、ダイオードＤ２を介してインバータ８４に電圧が供給される。
【００７４】
また、一端側が接地されたライン（導線）１１３には、入力側から出力側に向って、ＦＥＴＮ３のソース、インバータ８４のグランド端子が接続されている。そして、ＦＥＴＮ３のドレインは、抵抗Ｒの他端側に接続されている。
【００７５】
また、制御ロジック部８５の入力側には、ＸＯＲゲート９６が接続されている。この制御ロジック部８５は、ＦＥＴＮ３およびインバータ８４に、それぞれ所定の信号を送出し得るように、その２つの出力端子は、それぞれ、ＦＥＴＮ３のゲートとインバータ８４とに接続されている。
【００７６】
また、インバータ８４の出力側は、ＦＥＴＮ２のゲートに接続されている。
また、抵抗ＲとＦＥＴＮ３のドレインとの間は、タイミングジェネレータ８２の入力側に接続され、また、タイミングジェネレータ８２の出力側は、インバータ８４の入力側に接続され、また、インバータ８３の出力側は、ＦＥＴＮ１のゲートに接続されている。
【００７７】
また、コンデンサＣは、ＦＥＴＮ１のゲートとソースとの間に接続されている。
また、タイミングジェネレータ８２のグランド端子と、インバータ８３のグランド端子と、コンデンサＣのＦＥＴＮ１のソース側の端子と、ＦＥＴＮ１のソースとが接続されている。
【００７８】
また、制御装置５００の制御部５０１からドライバ回路７０には、各信号やデータ、本実施形態では、ロジック回路９０を介してハイインピーダンス信号（ＨｉＺバー）等が入力されるよう構成されている。
【００７９】
この場合、ハイインピーダンス信号（ＨｉＺバー）は、単位ドライバ７１の制御ロジック部８５に入力されるよう構成されている。ハイインピーダンス信号（ＨｉＺバー）の電圧レベルがハイレベルのときは、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号に応じた信号が出力される。一方、ハイインピーダンス信号（ＨｉＺバー）の電圧レベルがローレベルのときは、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号にかかわらず、インバータ８３および８４をそれぞれハイインピーダンス状態とする信号を出力する。これにより、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。
【００８０】
ここで、このアクチュエータ駆動回路４００では、単位ドライバ７１は、電圧等の物理量を検出することなく、その単位ドライバ７１から出力される電圧（出力電圧）（ＦＥＴＮ１のソース電圧）の変動に応じて、ＦＥＴＮ１のゲートに入力する電圧（入力電圧）を自動的に調整するブートストラップ回路８０を有している。
【００８１】
ブートストラップ回路８０は、電圧電流変換部８１と、タイミングジェネレータ８２と、コンデンサＣ１と、インバータ８３とを有している。
【００８２】
このブートストラップ回路８０は、ＦＥＴＮ１がオンする際は、コンデンサＣ１が充電されるとともに、単位ドライバ７１から出力される電圧が増大するのに対応してＦＥＴＮ１のゲートに入力する電圧が増大し、また、ＦＥＴＮ１がオフする際は、コンデンサＣ１が放電されるとともに、単位ドライバ７１から出力される電圧が減少するのに対応してＦＥＴＮ１のゲートに入力する電圧が減少するよう構成されている。なお、単位ドライバ７１から出力される電圧が増大するのに対応してＦＥＴＮ１のゲートに入力する電圧が増大するのは、単位ドライバ７１から出力される電圧が増大するのに伴って、電圧電流変換部８１から電流（電圧）が供給されるためである。
【００８３】
このブートストラップ回路８０により、ＦＥＴＮ１がオンした後、単位ドライバ７１から出力される電圧が増大したとき、そのＦＥＴＮ１がオンした状態を確実に保持することができる。
【００８４】
また、このアクチュエータ駆動装置２００では、制御装置５００の制御部５０１は、電源を投入した際、ブートストラップ回路８０を初期化する初期化処理を行う初期化手段の機能を有している。
【００８５】
この初期化処理においては、制御部５０１は、ロジック回路９０のシフトレジスタ９１に、データ入力信号（ＤＩＮ）として、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、最終的に、ブートストラップ回路８０に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給する。この場合、初めに、ローレベルの信号を供給し、次に、ハイレベルの信号を供給する。
【００８６】
次に、検出回路１２０について説明する。
図７および図１０に示すように、検出回路１２０は、各単位ドライバ７１に対応して設けられた８つの単位検出回路１２１と、ロジック回路９０に設けられたＮＡＮＤゲート１２３とを有している。
【００８７】
なお、単位検出回路１２１の構成は、同様であるので、代表に、その１つにいて説明する。
【００８８】
単位検出回路１２１は、単位ドライバ７１（プッシュプル回路８６）の出力端子に、直列に接続された抵抗Ｒ１と、抵抗Ｒ１の入力側の端子に接続された抵抗Ｒ２と、抵抗Ｒ１の出力側の端子に接続された抵抗Ｒ３と、ウインドコンパレータ１２２とを有している。
【００８９】
抵抗Ｒ２の抵抗Ｒ１と反対側の端子は、ウインドコンパレータ１２２の一方の入力端子に接続され、抵抗Ｒ３の抵抗Ｒ１と反対側の端子は、ウインドコンパレータ１２２の他方の入力端子に接続されている。また、抵抗Ｒ２の抵抗値と、抵抗Ｒ３の抵抗値とは、同一に設定されていることが好ましい。
【００９０】
これにより、単位ドライバ７１から出力される電流は、抵抗Ｒ１で電圧に変換され、その抵抗Ｒ１の両端子間の電圧が、抵抗Ｒ２および抵抗Ｒ３を介して、ウインドコンパレータ１２２に入力される。
【００９１】
したがって、抵抗Ｒ１により、単位ドライバ７１（プッシュプル回路８６）（ドライバ回路７０）から出力される電流を検出する電流検出手段、すなわち、単位ドライバ７１から出力される電流を電圧に変換して検出する手段が構成される。以下では、前記検出された電流を「検出電流」、前記単位ドライバ７１から出力される電流を電圧に変換して検出されたその電圧を「検出電圧」とも言う。なお、「検出電流」と、「検出電圧」とは、いずれも、単位ドライバ７１から出力される電流を検出したときのその電流の検出値を意味するものが、「検出電流」は、その電流値のままであり、「検出電圧」は、電圧値に変換したものである。
【００９２】
ウインドコンパレータ１２２には、予め、２の閾値、すなわち、単位ドライバ７１から出力される電流の向きに応じて、正の閾値と、負の閾値とが設定されている。そして、ウインドコンパレータ１２２では、検出電圧（検出電流）をその正の閾値および負の閾値と比較する。また、本実施形態では、検出電圧が正の閾値以下で、負の閾値以上の場合（検出電圧の絶対値が閾値以下の場合）は、ウインドコンパレータ１２２からハイレベルの信号（「１」）が出力され、また、検出電圧が正の閾値よりも大きいか、または、負の閾値よりも小さい場合（（検出電圧の絶対値が閾値よりも大きい場合））は、ウインドコンパレータ１２２からローレベルの信号（「０」）が出力されるように構成されている。
【００９３】
しがたって、ウインドコンパレータ１２２により、検出電圧（検出電流）の絶対値が閾値よりも大きいことを検知する検知手段が構成される。そして、このウインドコンパレータ１２２により、検出電圧の絶対値が閾値よりも大きい期間を検知することができる。すなわち、ウインドコンパレータ１２２から出力される信号の電圧レベルがローレベルであるときの期間が、検出電圧の絶対値が閾値よりも大きいときの期間である。このように、ウインドコンパレータ１２２から出力される信号には、検出電圧（検出電流）の絶対値が閾値よりも大きいときの期間を示す期間情報が含まれている。
【００９４】
ここで、単位ドライバ７１から出力される電流が「正」の場合は、検出電圧が、正の閾値以下の場合（検出電圧の絶対値が閾値以下の場合）、すなわちウインドコンパレータ１２２から出力される信号の電圧レベルがハイレベルの場合は、正常であり、正の閾値よりも大きい場合（検出電圧の絶対値が閾値よりも大きい場合）、すなわちウインドコンパレータ１２２から出力される信号の電圧レベルがローレベルの場合は、圧電体６ａ、６ｂの絶縁性の劣化が生じ、リーク電流が生じている可能性があるものとされる。
【００９５】
同様に、単位ドライバ７１から出力される電流が「負」の場合は、検出電圧が、負の閾値以上の場合（検出電圧の絶対値が閾値以下の場合）、すなわちウインドコンパレータ１２２から出力される信号の電圧レベルがハイレベルの場合は、正常であり、負の閾値よりも小さい場合（検出電圧の絶対値が閾値よりも大きい場合）、すなわちウインドコンパレータ１２２から出力される信号の電圧レベルがローレベルの場合は、圧電体６ａ、６ｂの絶縁性の劣化が生じ、リーク電流が生じている可能性があるものとされる。
【００９６】
なお、検出電圧が閾値よりも大きい場合でも、検出電圧が閾値よりも大きいときの期間が基準値以内の場合は、その検出電圧の変化は、通常の動作、すなわち、ＦＥＴＮ１、ＦＥＴＮ２のオン、オフで生じるものである。このため、アクチュエータ駆動装置２００では、後述するように、制御装置５００の制御部５０１により、検出電圧の絶対値が閾値よりも大きいときの期間（単位ドライバ７１から出力される電流の絶対値が閾値よりも大きいときの期間）が、基準値を超えたか否かを判別するようになっている。
【００９７】
また、前記正の閾値と、前記負の閾値とは、その絶対値が互いに同一であってもよく、また、互いに異なっていてもよいが、同一であることが好ましい。
【００９８】
また、前記正の閾値は、諸条件に応じて適宜設定されるものであるが、電流に換算した場合、例えば、０．１〜１０ｍＡの範囲内に設定されることが好ましく、０．１〜５ｍＡの範囲内に設定されることがより好ましい。
【００９９】
また、前記負の閾値は、諸条件に応じて適宜設定されるものであるが、電流に換算した場合、例えば、−０．１〜−１０ｍＡの範囲内に設定されることが好ましく、−０．１〜−５ｍＡの範囲内に設定されることがより好ましい。
【０１００】
ＮＡＮＤゲート１２３は、ウインドコンパレータ１２２の数、本実施形態では、８つのウインドコンパレータ１２２に対応可能なものであり、そのＮＡＮＤゲート１２３の８つの入力端子には、対応するウインドコンパレータ１２２の出力端子が接続されている。
【０１０１】
このＮＡＮＤゲート１２３からは、各ウインドコンパレータ１２２から出力される信号の電圧レベルがすべてハイレベルの場合のみ、ローレベルの信号が出力され、その他の場合は、ハイレベルの信号が出力される。そして、ＮＡＮＤゲート１２３の出力端子から制御部５０１には、前記ハイレベルの信号とローレベルの信号とで構成されたリーク信号（ＬＥＡＫバー）が入力されるように構成されている（図１１参照）。
【０１０２】
なお、リーク信号（ＬＥＡＫバー）の電圧レベルがハイレベルであるときの期間が、各単位ドライバ７１の検出電圧の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間である。このように、リーク信号（ＬＥＡＫバー）には、各単位ドライバ７１の検出電圧（検出電流）の絶対値のうちの少なくとも１つが閾値よりも大きいときの期間を示す期間情報を含んでいる。
なお、単位ドライバ７１の数が１つの場合は、ＮＡＮＤゲート１２３は、省略される。
【０１０３】
制御部５０１では、リーク信号（ＬＥＡＫバー）に基づいて、アクチュエータ駆動回動４００において、リーク電流が生じているか否かを判別する。しがたって、制御部５０１により、判別手段の主機能が達成される。
【０１０４】
また、制御部５０１は、検出電圧の絶対値が閾値よりも大きいときの期間が基準値を超えた場合、本実施形態では、各単位ドライバ７１の検出電圧の絶対値のうちの少なくとも１つが基準値を超えた場合に、リーク電流が生じていると判別する。すなわち、リーク信号（ＬＥＡＫバー）の電圧レベルがハイレベルのときの期間が基準値を超えた場合に、リーク電流が生じていると判別する。
【０１０５】
前記基準値は、諸条件に応じて適宜設定されるものであるが、０．５〜１０ｍ秒の範囲内に設定されることが好ましく、１〜３ｍ秒の範囲内に設定されることがより好ましい。なお、他の条件によっては、前記基準値を０に設定してもよい。すなわち、検出電圧の絶対値が閾値よりも大きくなった場合に、リーク電流が生じていると判別するように構成してもよい。例えば、基準値は負荷条件によって異なるため、基準値を上位制御装置に委ねることが合理的な場合がある。このときは、ＩＣチップ３００の基準値が０であることが好ましい。
【０１０６】
また、制御部５０１は、リーク電流が生じていると判別した場合は、各アクチュエータ２の駆動を停止する。この場合、制御部５０１から、ロジック回路９０を介してドライバ回路７０の制御ロジック部８５に入力されているハイインピーダンス信号（ＨｉＺバー）の電圧レベルをローレベルにする。これにより、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号にかかわらず、インバータ８３および８４をそれぞれハイインピーダンス状態とする信号を出力する。これにより、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。
【０１０７】
また、制御部５０１は、リーク電流が生じていると判別した場合は、警告を行う。すなわち、表示部５０２により、警告情報を表示する。この警告情報としては、特に限定されないが、例えば、警告内容を示す文章や、警告マーク等の図形等が挙げられる。
【０１０８】
以上述べたような単位ドライバ７１から出力される電流を検出する電流検出方式を採用することにより、電源電圧の大小によらず、確実に、圧電体の６ａ、６ｂの絶縁性が劣化したことを検知することができる。特に、電源電圧の大小によらず、レンジを広くすることができ、このため、圧電体６ａ、６ｂの絶縁性の劣化の程度、すなわち圧電体６ａ、６ｂの絶縁性が失われるまでの途中の各段階を精度良く検出することができる。
【０１０９】
ところで、「発明が解決しようとする課題」で述べたように、圧電体の絶縁性の劣化を検知する方法としては、単位ドライバ７１から出力される電圧を検出し、その検出された電圧が減少したことを検知すると、圧電体の絶縁性が劣化したものとみなすという方法（以下、「電圧検出方式」と言う）も考えられる。しかしながら、電圧検出方式では、特に、電源電圧が低い場合、圧電体の絶縁性が劣化したときの出力電圧の減少を検知することは困難である。
【０１１０】
一方、アクチュエータ駆動装置２００では、圧電体６ａ、６ｂの圧電セラミックス６１として、前述したような寸法、すなわち、面積が比較的大きく、厚さが比較的薄いものを用いることが好ましいが、このような圧電体６ａ、６ｂは、絶縁性の劣化が生じやすい。このため、アクチュエータ駆動装置２００では、絶縁性の劣化が生じ難い、面積が比較的小さい圧電セラミックスを用いた圧電体や、厚さが比較的厚い圧電セラミックスを用いた圧電体を使用する場合に比べて、電流検出方式を採用することによる効果が大きい。そして、その電流検出方式により、圧電体６ａ、６ｂの絶縁性が失われるまでの途中の各段階を検出し、各制御を行うことが好ましい。
【０１１１】
次に、アクチュエータ駆動装置２００の動作（作用）を説明する。
低電圧の電源８８を投入（オン）すると、まず、初期化処理を行う。
【０１１２】
図９に示すように、電源８８が投入された直後の状態では、高電圧の電源８７は、投入されていない（オフしている）。
【０１１３】
また、ハイインピーダンス信号（ＨｉＺバー）は、ローレベルになっており、これにより、前述したように、各単位ドライバ７１のインバータ８３および８４は、それぞれハイインピーダンス状態となり、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、各アクチュエータ２の第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。
【０１１４】
また、ラッチイネーブル信号（ＬＥバー）、ブランキング信号（ＢＬバー）、ポラリティー信号（ＰＯＬバー）は、それぞれ、ハイレベルになっている。
【０１１５】
初期化処理においては、まず、制御部５０１からシフトレジスタ９１に、データ入力信号（ＤＩＮ）が送出される。このデータ入力信号（ＤＩＮ）は、本実施形態では、初めがローレベルの信号、その後がハイレベルの信号であり、そのローレベルの信号およびハイレベルの信号は、それぞれ、８つ以上のクロック信号（ＣＬＫ）分、送出される。
【０１１６】
シフトレジスタ９１に入力された入力信号（ＤＩＮ）、すなわちローレベルの信号は、クロック信号（ＣＬＫ）の立ち上がりに同期して、そのシフトレジスタ９１の初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。
【０１１７】
そして、次のクロック信号（ＣＬＫ）の立ち上がりに同期して、初段のフリップフロップ９２のＱ出力端子から出力された入力信号（ＤＩＮ）は、２段目のフリップフロップ９２に入力され、Ｑ出力端子から出力される。また、これと同時に、シフトレジスタ９１に入力された入力信号（ＤＩＮ）は、初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。以降、同様にして、シフトレジスタ９１の各段のフリップフロップ９２が作動し、最終的には、各段のフリップフロップ９２のＱ出力端子からそれぞれ、ローレベルの信号である出力信号（ＤＯＵＴ１〜８）が出力される。
【０１１８】
次に、ラッチイネーブル信号（ＬＥバー）が所定期間ローレベルとなり、そのラッチイネーブル信号（ＬＥバー）の立下りに同期して、各フリップフロップ９２から出力される出力信号（ＤＯＵＴ１〜８）が、それぞれ、対応するラッチ回路９４に保持される。
【０１１９】
次に、制御部５０１からシフトレジスタ９１に、データ入力信号（ＤＩＮ）の電圧レベルがハイレベルに切り換る。
【０１２０】
シフトレジスタ９１に入力された入力信号（ＤＩＮ）、すなわちハイレベルの信号は、クロック信号（ＣＬＫ）の立ち上がりに同期して、そのシフトレジスタ９１の初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。
【０１２１】
そして、次のクロック信号（ＣＬＫ）の立ち上がりに同期して、初段のフリップフロップ９２のＱ出力端子から出力された入力信号（ＤＩＮ）は、２段目のフリップフロップ９２に入力され、Ｑ出力端子から出力される。また、これと同時に、シフトレジスタ９１に入力された入力信号（ＤＩＮ）は、初段のフリップフロップ９２に入力され、Ｑ出力端子から出力される。以降、同様にして、シフトレジスタ９１の各段のフリップフロップ９２が作動し、最終的には、各段のフリップフロップ９２のＱ出力端子からそれぞれ、ハイレベルの信号である出力信号（ＤＯＵＴ１〜８）が出力される。
【０１２２】
次に、ラッチイネーブル信号（ＬＥバー）が所定期間ローレベルとなり、そのラッチイネーブル信号（ＬＥバー）の立下りに同期して、各フリップフロップ９２から出力される出力信号（ＤＯＵＴ１〜８）が、それぞれ、対応するラッチ回路９４に保持される。
【０１２３】
ここで、図７に示すように、初めに各ラッチ回路９４に保持されたローレベルの信号である出力信号（ＤＯＵＴ１〜８）は、それぞれ、前記ハイレベルの信号である入力信号（ＤＩＮ）をシフトレジスタ９１に入力する動作の最中に、対応するＮＡＮＤゲート９５に出力され、初期化処理がなされる。以下、代表的に、出力信号（ＤＯＵＴ１）による初期化について説明する。
【０１２４】
まず、ＮＡＮＤゲート９５に入力されているブランキング信号（ＢＬバー）の電圧レベルおよびＤＯＵＴ１の電圧レベルは、いずれもハイレベルであるので、ＮＡＮＤゲート９５からは、ハイレベルの信号が出力される。
【０１２５】
次に、このハイレベルの信号は、ＸＯＲゲート９６に入力される。ＸＯＲゲート９６に入力されているポラリティー信号（ＰＯＬバー）の電圧レベルは、ハイレベルであので、ＸＯＲゲート９６からは、ローレベルの信号が出力される。
【０１２６】
ＸＯＲゲート９６から出力されたローレベルの信号は、ドライバ回路７０の単位ドライバ７１に入力され、初期化処理がなされる。
【０１２７】
すなわち、図８に示すように、まず、ローレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力され、制御ロジック部８５からローレベルの信号が出力され、そのローレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１２８】
そして、インバータ８４でそのローレベルの信号が反転し、ハイレベルの信号になり、ＦＥＴＮ２のゲートに入力され、ＦＥＴＮ２がオンする。
【０１２９】
一方、ＦＥＴＮ３はオフしているので、ハイレベルの信号がタイミングジェネレータ８２に入力され、タイミングジェネレータ８２からは、ハイレベルの信号が出力され、インバータ８３でそのハイレベルの信号がローレベルの信号になり、ＦＥＴＮ１のゲートに入力される。したがって、ＦＥＴＮ１はオフのままである。
【０１３０】
ＦＥＴＮ２がオンすると、コンデンサＣ１のＦＥＴＮ１のソース側の端子の電圧レベルがグランドレベルになる。これにより、ブートストラップ回路８０が初期化される。
【０１３１】
次に、図７に示すように、後に各ラッチ回路９４に保持されたハイレベルの信号である出力信号（ＤＯＵＴ１〜８）は、それぞれ、対応するＮＡＮＤゲート９５に出力され、初期化処理がなされる。以下、代表的に、出力信号（ＤＯＵＴ１）による初期化について説明する。
【０１３２】
まず、ＮＡＮＤゲート９５に入力されているブランキング信号（ＢＬバー）の電圧レベルは、ハイレベルであり、もう１つの入力信号のレベルは、ハイレベルであるので、ＮＡＮＤゲート９５からは、ローレベルの信号が出力される。
【０１３３】
次に、このローレベルの信号は、ＸＯＲゲート９６に入力される。ＸＯＲゲート９６に入力されているポラリティー信号（ＰＯＬバー）の電圧レベルは、ハイレベルであので、ＸＯＲゲート９６からは、ハイレベルの信号が出力される。
【０１３４】
ＸＯＲゲート９６から出力されたハイレベルの信号は、ドライバ回路７０の単位ドライバ７１に入力され、初期化処理がなされる。
【０１３５】
すなわち、図８に示すように、まず、ハイレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力され、制御ロジック部８５からハイレベルの信号が出力され、そのハイレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１３６】
そして、インバータ８４でそのハイレベルの信号が反転し、ローレベルの信号になり、ＦＥＴＮ２のゲートに入力され、ＦＥＴＮ２がオフする。
【０１３７】
一方、ハイレベルの信号がＦＥＴＮ３のゲートに入力されることにより、ＦＥＴＮ３がオンし、ローレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ローレベルの信号が出力され、インバータ８３でそのローレベルの信号がハイレベルの信号になり、ＦＥＴＮ１のゲートに入力され、ＦＥＴＮ１がオンする。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。
【０１３８】
また、タイミングジェネレータ８２では、そのタイミングジェネレータ８２のフリップフロップに、初めにハイレベルの信号が入力され、次にローレベルの信号が入力されるこことで、そのフリップフロップの論理が反転するので、これにより、そのタイミングジェネレータ８２等が初期化される。
【０１３９】
このように、この初期化処理においては、単位ドライバ７１に、互いに電圧の大きさが異なるローレベルの信号と、ハイレベルの信号とが、この順序で供給され、ブートストラップ回路８０が初期化される。
【０１４０】
初期化処理が終了すると、高電圧の電源８７が投入され（オンし）、また、ハイインピーダンス信号（ＨｉＺバー）は、ハイレベルに切り換る。これにより、アクチュエータ２の駆動が可能となる。
【０１４１】
次に、図８に基づいて、アクチュエータ２を駆動する際のアクチュエータ駆動装置２００の動作を説明する。
【０１４２】
なお、単位ドライバ７１にハイレベルの信号またはローレベルの信号を出力するまでの動作は、データ入力信号（ＤＩＮ）が第１の圧電体６ａと第２の圧電体６ｂとのいずれを収縮させるかを示すものである点を除き、前記初期化処理の際に単位ドライバ７１にハイレベルの信号またはローレベルの信号を出力するまでの動作と同様であるので、その動作の説明は省略し、以降の動作について説明する。そして、１例として、初めにＦＥＴＮ１がオフ、ＦＥＴＮ２がオンで、次にＦＥＴＮ１がオン、ＦＥＴＮ２がオフし、次に、ＦＥＴＮ１がオフ、ＦＥＴＮ２がオンする際の動作を説明する。また、図８に示すように、電源電圧は、高電圧側が２００Ｖ、低電圧側が５Ｖとする。また、各単位ドライバ７１の動作は、同様であるので、代表的に、１つの単位ドライバ７１の動作を説明する。
【０１４３】
まず、ＦＥＴＮ１がオフ、ＦＥＴＮ２がオンしている。このため、単位ドライバ７１（プッシュプル回路８６）の出力電圧（ＶＯＵＴ）は、グランドレベルになっている。
【０１４４】
次に、ハイレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力される。制御ロジック部８５からハイレベルの信号が出力され、そのハイレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１４５】
そして、低電圧側では、インバータ８４でそのハイレベルの信号が反転し、ローレベルの信号になり、ＦＥＴＮ２のゲートに入力される。
【０１４６】
一方、高電圧側では、ＦＥＴＮ３がオンし、ローレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ローレベルの信号が出力され、インバータ８３でそのローレベルの信号がハイレベルの信号になり、ＦＥＴＮ１のゲートに入力される。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。
【０１４７】
これにより、ＦＥＴＮ２は、オフし、コンデンサＣ１が所定の電圧（５Ｖ−ダイオードでの電圧降下分）まで充電され、ＦＥＴＮ１がオンする。
【０１４８】
ＦＥＴＮ２がオフし、ＦＥＴＮ１がオンすると、第２の圧電体６ｂに順バイアス電圧が印加され、第２の圧電体６ｂの充電が開始され、出力電圧（ＶＯＵＴ）は、急激に２００Ｖまで増大する。なお、第１の圧電体６ａが充電状態にあるときは、その第１の圧電体６ａの放電が開始される。また、第２の圧電体６ｂは放電状態にある。
【０１４９】
この第２の圧電体６ｂに順バイアス電圧が印加された状態では、第２の圧電体６ｂは圧電効果により収縮する。
【０１５０】
また、インバータ８３からはハイレベルの信号が出力されているので、コンデンサＣ１の充電状態は保持され、さらに、ブートストラップ回路８０の作用により、出力電圧（ＶＯＵＴ）が増大するのに対応してＦＥＴＮ１のゲートに入力される電圧が増大し、そのＦＥＴＮ２のゲートに入力される電圧は、「出力電圧＋コンデンサＣ１の電圧」となる。このため、出力電圧（ＶＯＵＴ）が増大してもＦＥＴＮ１がオンした状態を保持することができる。
【０１５１】
なお、出力電圧（ＶＯＵＴ）が２００Ｖに達するときは、ＦＥＴＮ２のゲートに入力される電圧は、２０４．４Ｖ（但し、４．４Ｖは、コンデンサＣ１の電圧）となる。
【０１５２】
次に、ローレベルの信号がＸＯＲゲート９６から出力され、制御ロジック部８５に入力される。制御ロジック部８５からローレベルの信号が出力され、そのローレベルの信号がＦＥＴＮ３のゲートおよびインバータ８４のそれぞれに入力される。
【０１５３】
そして、低電圧側では、インバータ８４でそのローレベルの信号が反転し、ハイレベルの信号になり、ＦＥＴＮ２のゲートに入力される。
【０１５４】
一方、高電圧側では、ＦＥＴＮ３がオフし、ハイレベルの信号がタイミングジェネレータ８２に入力される。タイミングジェネレータ８２からは、ハイレベルの信号が出力され、インバータ８３でそのハイレベルの信号がローレベルの信号になり、ＦＥＴＮ１のゲートに入力される。この際、タイミングジェネレータ８２は、ＦＥＴＮ１とＦＥＴＮ２とが同時にオンしている状態が生じないように、ハイレベルの信号を出力するタイミングを調整する。
これにより、ＦＥＴＮ１は、オフし、ＦＥＴＮ２がオンする。
【０１５５】
ＦＥＴＮ１がオフし、ＦＥＴＮ２がオンすると、第２の圧電体６ｂの放電が開始され、出力電圧（ＶＯＵＴ）は、急激にグランドレベルまで減少する。一方、第１の圧電体６ａに順バイアス電圧が印加され、第１の圧電体６ａの充電が開始される。
【０１５６】
この際のＦＥＴＮ１のゲートとソースとの間の電圧は、「５Ｖ−ダイオードでの電圧降下分」であるので、前記第２の圧電体６ｂの充電のときのＦＥＴＮ１のゲートとソースとの間の電圧と同様であり、これにより、第２の圧電体６ｂの放電時の特性と、第２の圧電体６ｂの放電時の特性とを同じにすることができる。なお、同様に、第１の圧電体６ａの放電時の特性と、第１の圧電体６ａの放電時の特性とを同じにすることができる。
【０１５７】
なお、第１の圧電体６ａに順バイアス電圧が印加された状態では、第１の圧電体６ａは圧電効果により収縮する。
【０１５８】
次に、図１０および図１１に基づいて、リーク電流検出の際のアクチュエータ駆動装置２００の動作を説明する。
【０１５９】
まず、図１０に示すように、各単位ドライバ７１から出力される電流は、それぞれ、各単位検出回路１２１の抵抗Ｒ１で電圧に変換され、その抵抗Ｒ１の両端子間の電圧が、抵抗Ｒ２および抵抗Ｒ３を介して、各ウインドコンパレータ１２２に入力される。
【０１６０】
各ウインドコンパレータ１２２では、それぞれ、検出電圧が正の閾値および負の閾値と比較される。そして、各ウインドコンパレータ１２２からそれぞれＮＡＮＤゲート１２３には、検出電圧が正の閾値以下で、負の閾値以上の場合は、ハイレベルの信号が出力され、また、検出電圧が正の閾値よりも大きいか、または負の閾値よりも小さい場合は、ローレベルの信号が出力される。
【０１６１】
次に、このＮＡＮＤゲート１２３からは、各ウインドコンパレータ１２２から出力される信号の電圧レベルがすべてハイレベルの場合のみ、ローレベルの信号が出力され、その他の場合は、ハイレベルの信号が出力される。すなわち、ＮＡＮＤゲート１２３から制御部に出力されるリーク信号（ＬＥＡＫバー）の電圧レベルは、各ウインドコンパレータ１２２から出力される信号の電圧レベルがすべてハイレベルの場合のみ、ローレベルとなり、その他の場合は、ハイレベルとなる（図１１参照）。
【０１６２】
次に、図１１に示すように、制御部５０１は、リーク信号（ＬＥＡＫバー）の電圧レベルがハイレベルのときの期間を求め、その期間が基準値を超えた場合に、リーク電流が生じていると判別する。なお、正常の場合は、前記期間は、基準値よりも短い。
【０１６３】
そして、制御部５０１は、リーク電流が生じていると判別した場合は、ロジック回路９０を介してドライバ回路７０の各単位ドライバ７１の制御ロジック部８５に入力されているハイインピーダンス信号（ＨｉＺバー）の電圧レベルをローレベルにする。これにより、各単位ドライバ７１において、制御ロジック部８５からは、ＸＯＲゲート９６から出力された信号にかかわらず、インバータ８３および８４をそれぞれハイインピーダンス状態とする信号を出力する。すなわち、制御ロジック部８５からＦＥＴＮ３のゲートにはローレベルの信号が出力され、制御ロジック部８５からインバータ８４にはハイレベルの信号が出力される。これにより、ＦＥＴＮ１およびＮ２は、それぞれ、オフし、第１の圧電体６ａおよび第２の圧電体６ｂのいずれにも電圧が印加されていない状態となる。これによって、各アクチュエータ２の駆動が停止する。
【０１６４】
また、制御部５０１は、リーク電流が生じていると判別した場合は、表示部５０２により、警告情報を表示する。
【０１６５】
以上説明したように、このアクチュエータ駆動装置２００によれば、各単位ドライバ７１から出力される電流を電圧に変換して検出し、その検出電圧を予め設定された閾値と比較して、圧電体６ａ、６ｂの絶縁性が劣化したことを検知するので、電源電圧の大小によらず、確実に、圧電体の６ａ、６ｂの絶縁性が劣化したことを検知することができる。
【０１６６】
また、各単位ドライバ７１から出力される電流を検出することで、電源電圧の大小によらず、レンジを広くすることができ、このため、圧電体６ａ、６ｂの絶縁性の劣化の程度、すなわち圧電体６ａ、６ｂの絶縁性が失われるまでの途中の各段階を検出することができる。これにより、圧電体６ａ、６ｂを適正な時期に交換することができる。
【０１６７】
以上、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびＩＣチップを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。
【０１６８】
なお、前記実施形態では、第１の圧電体および第２の圧電体に交互に電圧を印加するよう構成されているが、これに限定されず、例えば、第１の圧電体と第２の圧電体とに同時に電圧を印加するよう構成されていてもよい。
【０１６９】
また、アクチュエータと、アクチュエータ駆動回路のドライバ回路との接続パターンは、前記実施形態には限定されず、例えば、図１２に示すように、第１の圧電体６ａの電極膜６２と、第２の圧電体６ｂの電極膜６２とをそれぞれ接地するように構成してもよい。
【０１７０】
この場合は、第１の圧電体６ａに順バイアス電圧が印加され、第２の圧電体６ｂに逆バイアス電圧が印加された状態と、第１の圧電体６ａに逆バイアス電圧が印加され、第２の圧電体６ｂに順バイアス電圧が印加された状態とが交互に繰り返される。
【０１７１】
そして、第１の圧電体６ａに順バイアス電圧が印加され、第２の圧電体６ｂに逆バイアス電圧が印加されると、第１の圧電体６ａは圧電効果により収縮し、第２の圧電体６ｂは圧電効果により伸長する。一方、第１の圧電体６ａに逆バイアス電圧が印加されると、第１の圧電体６ａは圧電効果により伸長し、第２の圧電体６ｂに順バイアス電圧が印加されと、第２の圧電体６ｂは圧電効果により収縮する。
【０１７２】
また、前記実施形態では、報知手段は、表示部であったが、これに限定されず、報知手段は、例えば、ブザーや音声等で報知するものや、ランプ等であってもよい。
【０１７３】
また、アクチュエータは、前記実施形態ではプレートの両面にそれぞれ圧電体が固定されたものとなっているが、これに限定されず、例えば、プレートの片面（上面または下面）に圧電体が固定されたものであってもよい。
【０１７４】
また、アクチュエータは、前記実施形態では、繊維機械用のものであるが、本発明では、他の用途であってもよい。
【符号の説明】
【０１７５】
１            繊維機械用ユニット
２            アクチュエータ（繊維機械用圧電アクチュエータ素子）
２１          基端部
２２          中央部
２３          先端部
３            支持体
３１          固定支持部
３１１        凹部
３２          中間支持部
３２１        棒状体
３３          回動支持部
３３１        棒状体（軸）
３４          基板
４            操作部材（フィンガ）
５            プレート（シム材）
５１          上面
５２          下面
６ａ          第１の圧電体
６ｂ          第２の圧電体
６１          圧電セラミックス
６２、６３    電極膜
６４、６５    半田
６６、６７    導線
７０          ドライバ回路
７１          単位ドライバ
８０          ブートストラップ回路
８１          電圧電流変換部
８２          タイミングジェネレータ
８３、８４    インバータ
８５          制御ロジック部
８６          プッシュプル回路
８７、８８    電源
９０          ロジック回路
９１          シフトレジスタ
９２          フリップフロップ
９３          ラッチ回路部
９４          ラッチ回路
９５          ＮＡＮＤゲート
９６          ＸＯＲゲート
１０          連結部材
１１          ソルダーレジスト膜
１２          絶縁膜
１００        繊維機械
１０１        編成シリンダ
１０２        編成針（編み針）
１０３        ボビン
１０４        突部
１０５        フック
１０６        糸
１０７        押圧部
１１１、１１２、１１３  ライン
１２０        検出回路
１２１        単位検出回路
１２２        ウインドコンパレータ
１２３        ＮＡＮＤゲート
２００        アクチュエータ駆動装置
３００        ＩＣチップ
３０１        ハウジング
３０２        ピン
４００        アクチュエータ駆動回路
５００        制御装置
５０１        制御部
５０２        表示部
Ｃ１          コンデンサ
Ｄ１、Ｄ２    ダイオード
Ｎ１、Ｎ２、Ｎ３  ＦＥＴ
Ｒ、Ｒ１、Ｒ２、Ｒ３  抵抗
Ａ            矢印
Ｏ            軸
【図１】
2013051344.tif 000003
【図２】
2013051344.tif 000004
【図３】
2013051344.tif 000005
【図４】
2013051344.tif 000006
【図５】
2013051344.tif 000007
【図６】
2013051344.tif 000008
【図７】
2013051344.tif 000009
【図８】
2013051344.tif 000010
【図９】
2013051344.tif 000011
【図１０】
2013051344.tif 000012
【図１１】
2013051344.tif 000013
【図１２】
2013051344.tif 000014