(57)【要約】【課題】本発明は積層セラミック電子部品の製造方法に関する。【解決手段】本発明はチップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第１外部電極を形成する段階と、上記第１外部電極上に導電性金属を含む第２外部電極を形成する段階と、上記第２外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。本発明による積層セラミック電子部品の製造方法は、外部電極上に銅（Ｃｕ）またはニッケル（Ｎｉ）メッキ層を形成することで、メッキ液浸透または銅（Ｃｕ）外部電極の浸出（ｌｅａｃｈｉｎｇ）不良を防ぎ、信頼性に優れた積層セラミック電子部品を具現することができる。【選択図】図１
2013098533.tif 000002
【特許請求の範囲】
【請求項１】
チップ状のセラミック素体を設ける段階と、
前記セラミック素体の外側に第１外部電極を形成する段階と、
前記第１外部電極上に導電性金属を含む第２外部電極を形成する段階と、
前記第２外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階と、
を含む積層セラミック電子部品の製造方法。
【請求項２】
前記第１外部電極は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品の製造方法。
【請求項３】
前記第２外部電極が含む導電性金属は、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項４】
前記第２外部電極を形成する段階は、電気メッキ法により行われる請求項１に記載の積層セラミック電子部品の製造方法。
【請求項５】
前記半田ペーストは、スズ（Ｓｎ）を含む請求項１に記載の積層セラミック電子部品の製造方法。
【請求項６】
前記第２外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階は、前記第２外部電極を前記半田ペーストにディッピング（ｄｉｐｐｉｎｇ）して行う請求項１に記載の積層セラミック電子部品の製造方法。
【請求項７】
前記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して用意する請求項１に記載の積層セラミック電子部品の製造方法。
【請求項８】
前記外部電極は、前記内部電極と電気的に接続されるように形成される請求項７に記載の積層セラミック電子部品の製造方法。
【請求項９】
チップ状のセラミック素体を設ける段階と、
前記セラミック素体の外側に第１外部電極を形成する段階と、
前記第１外部電極上に導電性金属を含む第２外部電極を形成する段階と、
前記第２外部電極上にメッキ層を形成する段階と、
を含む積層セラミック電子部品の製造方法。
【請求項１０】
前記第１外部電極は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上を含む請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記第２外部電極が含む導電性金属は、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上である請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記第２外部電極を形成する段階は、電気メッキ法により行われる請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１３】
前記メッキ層を形成する段階は、ニッケル（Ｎｉ）層及びスズ（Ｓｎ）層が順に形成された請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記メッキ層を形成する段階は、電気メッキ法により行う請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１５】
前記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して用意する請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１６】
前記外部電極は、前記内部電極と電気的に接続されるように形成される請求項１５に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信頼性に優れた積層セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
一般的にキャパシタ、インダクター、圧電体素子、バリスタ、またはサーミスターなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、本体内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極とを備える。
【０００３】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極とを含む。
【０００４】
積層セラミックキャパシタは小型でありながら高容量が保障され、実装が容易であるという長所により、コンピューター、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
【０００５】
最近では、電子製品が小型化及び多機能化するにつれ、チップ部品も小型化及び高機能化する傾向にあり、積層セラミックキャパシタも小さくて容量の大きい高容量製品が求められている。
【０００６】
このような場合、外部電極層の厚さを減少させることで、全体チップサイズは同一に維持しながら積層セラミックキャパシタの小型化及び大容量化を試している。
【０００７】
また、上記積層セラミック電子部品を基板上に実装する場合、実装が容易であるように外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）メッキを施す。
【０００８】
一般的に、上記メッキ工程は電気メッキ（Ｅｌｅｃｔｒｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）または電解メッキという方式で行われるが、この場合、メッキ液が内部に浸透したり、メッキ時に発生する水素ガスによって積層セラミック電子部品の信頼性が低下することがある。
【０００９】
一方、上記の問題点を解決するために、溶融された半田ペースト（ｓｏｌｄｅｒ  ｐａｓｔｅ）を直接外部電極に塗布する方式が考案されたが、この場合、外部電極の銅（Ｃｕ）金属が溶融された半田ペーストと反応して浸出（ｌｅａｃｈｉｎｇ）現象が生じ、外部電極が剥れるという不良が発生する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は信頼性に優れた積層セラミック電子部品の製造方法に関する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態は、チップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第１外部電極を形成する段階と、上記第１外部電極上に導電性金属を含む第２外部電極を形成する段階と、上記第２外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。
【００１２】
上記第１外部電極は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上を含んでよい。
【００１３】
上記第２外部電極が含む導電性金属は、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上であってよい。
【００１４】
上記第２外部電極を形成する段階は、電気メッキ法により行うことができ、上記半田ペーストはスズ（Ｓｎ）を含んでよい。
【００１５】
上記第２外部電極上に金属を含む半田ペーストを塗布して金属コーティング膜を形成する段階は、上記第２外部電極を上記半田ペーストにディッピング（ｄｉｐｐｉｎｇ）することで行ってよい。
【００１６】
上記セラミック素体は、複数の誘電体層及び内部電極層を交互に積層して設けることができ、上記外部電極は上記内部電極と電気的に接続されるように形成されてよい。
【００１７】
本発明の他の実施形態は、チップ状のセラミック素体を設ける段階と、上記セラミック素体の外側に第１外部電極を形成する段階と、上記第１外部電極上に導電性金属を含む第２外部電極を形成する段階と、上記第２外部電極上にメッキ層を形成する段階とを含む積層セラミック電子部品の製造方法を提供する。
【００１８】
上記第１外部電極は銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上を含んでよい。
【００１９】
上記第２外部電極が含む導電性金属は、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上であってよい。
【００２０】
上記第２外部電極を形成する段階は、電気メッキ法により行ってよい。
【００２１】
上記メッキ層を形成する段階は、ニッケル（Ｎｉ）層及びスズ（Ｓｎ）層が電気メッキ法により順に形成されてよい。
【００２２】
上記セラミック素体は複数の誘電体層及び内部電極層を交互に積層して設けることができ、上記外部電極は上記内部電極と電気的に接続されるように形成されてよい。
【発明の効果】
【００２３】
本発明による積層セラミック電子部品の製造方法は、外部電極上に銅（Ｃｕ）またはニッケル（Ｎｉ）メッキ層を形成することで、メッキ液の浸透または銅（Ｃｕ）外部電極の浸出（ｌｅａｃｈｉｎｇ）不良を防ぎ、信頼性に優れた積層セラミック電子部品を具現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【図２】本発明の他の実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【図３】本発明の一実施形態による積層セラミックキャパシタの斜視図である。
【図４】本発明の一実施形態による図３のＡ−Ａ’断面図である。
【図５】本発明の他の実施形態による図３のＡ−Ａ’断面図である。
【発明を実施するための形態】
【００２５】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００２６】
しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【００２７】
従って、図面における要素の形状及び大きさなどは明確な説明のために誇張されることがあり、図面上の同じ符号で示される要素は同じ要素である。
【００２８】
図１は本発明の一実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【００２９】
図３は本発明の一実施形態による積層セラミックキャパシタの斜視図である。
【００３０】
図４は本発明の一実施形態による図３のＡ−Ａ’断面図である。
【００３１】
図１、図３及び図４を参照すると、本発明の一実施形態による積層セラミック電子部品の製造方法は、チップ状のセラミック素体１０を設ける段階Ｓ１と、上記セラミック素体１０の外側に第１外部電極３１ａ、３２ａを形成する段階Ｓ２と、上記第１外部電極３１ａ、３２ａ上に導電性金属を含む第２外部電極３１ｂ、３２ｂを形成する段階Ｓ３と、上記第２外部電極３１ｂ、３２ｂ上に金属を含む半田ペーストを塗布して金属コーティング膜３１ｃ、３２ｃを形成する段階Ｓ４とを含んでよい。
【００３２】
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法を、積層セラミックキャパシタの製造方法で説明するが、これに制限されるものではない。
【００３３】
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チップ状のセラミック素体１０を設けることができるＳ１。
【００３４】
上記セラミック素体１０は直六面体であることができ、これに制限されない。
【００３５】
上記チップ状のセラミック素体１０を設ける段階は特に制限されず、一般的な製造方法により設けてよい。
【００３６】
具体的には、セラミック粉末及び添加剤を含むスラリーを用いてセラミックグリーンシートを用意した後、導電性金属ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成し、上記セラミックグリーンシートを積層、焼結することで、上記チップ状のセラミック素体１０を設けてよい。  
【００３７】
上記セラミック素体１０は複数の誘電体層１及び内部電極層２１、２２を交互に積層して設けてよい。
【００３８】
次に、上記セラミック素体１０の外側に第１外部電極３１ａ、３２ａを形成してよいＳ２。
【００３９】
上記第１外部電極３１ａ、３２ａは銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上を含んでよいが、これに制限されない。
【００４０】
上記第１外部電極３１ａ、３２ａは上記銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）合金からなる群より選択された一つ以上の粉末にガラスフリットを添加して用意した導電性ペーストを塗布してから焼成して形成することができる。
【００４１】
上記導電性ペーストを塗布する方法は特に制限されず、例えば、ディッピング（ｄｉｐｐｉｎｇ）法により行ってもよい。
【００４２】
本発明の一実施形態によると、上記第１外部電極３１ａ、３２ａ上に導電性金属を含む第２外部電極３１ｂ、３２ｂを形成してよいＳ３。
【００４３】
上記第２外部電極３１ｂ、３２ｂが含む導電性金属は、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上であることができるが、これに制限されない。
【００４４】
上記第２外部電極３１ｂ、３２ｂを形成する段階は、電気メッキ法により行われてよい。
【００４５】
上記第２外部電極３１ｂ、３２ｂが上記第１外部電極３１ａ、３２ａ上に電気メッキ法により形成されることで、後述する上記第２外部電極３１ｂ、３２ｂ上に金属を含む半田ペーストを塗布して金属コーティング膜３１ｃ、３２ｃを形成しても、第１外部電極３１ａ、３２ａの浸出（ｌｅａｃｈｉｎｇ）不良を防ぐことができる。
【００４６】
上記不良を防ぐことができるため、本発明の一実施形態による積層セラミックキャパシタの信頼性を向上させることができる。
【００４７】
次に、上記第２外部電極３１ｂ、３２ｂ上に金属を含む半田ペーストを塗布して金属コーティング膜３１ｃ、３２ｃを形成してよいＳ４。
【００４８】
上記金属は、上記積層セラミック電子部品を基板上に実装するときその実装が容易であるように上記第２外部電極３１ｂ、３２ｂに形成される金属コーティング膜３１ｃ、３２ｃとして用いることができるものであれば、特に制限されず、例えば、スズ（Ｓｎ）であることができる。
【００４９】
また、上記金属を含む半田ペーストはニッケル（Ｎｉ）をさらに含んでよい。
【００５０】
本発明の一実施形態による積層セラミック電子部品の製造方法は、第２外部電極３１ｂ、３２ｂ上に金属コーティング膜３１ｃ、３２ｃを形成するとき、電気メッキ方法を用いない。
【００５１】
上記第２外部電極３１ｂ、３２ｂ上に金属コーティング膜３１ｃ、３２ｃを形成する方法は特に制限されず、例えば、上記第２外部電極３１ｂ、３２ｂを金属を含む半田ペーストにディッピング（ｄｉｐｐｉｎｇ）することで形成してよい。
【００５２】
具体的には、上記第２外部電極３１ｂ、３２ｂの形成されたセラミック素体１０を治具類に固定させた後、上記半田ペーストにディッピング（ｄｉｐｐｉｎｇ）して形成してよい。
【００５３】
上記第２外部電極３１ｂ、３２ｂ上に金属コーティング膜３１ｃ、３２ｃを形成するのに電気メッキ（Ｅｌｅｃｔｒｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いると、外部電極の厚さの薄膜化により外部電極の緻密でない部分にメッキ液が浸透することがある。
【００５４】
上記メッキ液が外部電極の内部に浸透するため、メッキ液と内部電極との反応により生じる劣化により積層セラミック電子部品の信頼性に深刻な問題が発生し得る。
【００５５】
また、上記外部電極内にメッキ液が入っていたり、セラミック素体の弱い部分をメッキ液が包んだ状態で電気メッキを適用すると、メッキ時に発生する水素による圧力で上記セラミック素体にクラック不良が発生することもある。
【００５６】
本発明の一実施形態によると、上記第２外部電極３１ｂ、３２ｂ上に金属コーティング膜３１ｃ、３２ｃを電気メッキ法により形成する代わりに、金属を含む半田ペーストにディッピング（ｄｉｐｐｉｎｇ）して形成することで、上記問題を解決することができる。
【００５７】
具体的には、本発明の一実施形態によると、外部電極の厚さを薄膜化しても外部電極上にディッピング（ｄｉｐｐｉｎｇ）により金属コーティング膜３１ｃ、３２ｃを形成するため、金属が内部電極まで浸透しない。
【００５８】
また、電気メッキ法を用いないため、上記溶融金属と内部電極との反応により生じる劣化問題も発生しない。
【００５９】
さらに、本発明の一実施形態によると、セラミック素体１０のクラック発生を誘発する程度の水素ガスが発生しないため、積層セラミック素体の信頼性を大きく向上させることができる。
【００６０】
また、本発明の一実施形態によると、上記第１外部電極３１ａ、３２ｂと金属コーティング膜３１ｃ、３２ｃの間にはメッキ法により形成された第２外部電極３１ｂ、３２ｂがあり、上記金属コーティング膜３１ｃ、３２ｃと第１外部電極３１ａ、３２ｂとが反応する浸出（ｌｅａｃｈｉｎｇ）現象を防ぐため、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００６１】
図３における外部電極３１、３２は、上記第１外部電極３１ａ、３２ａ、第２外部電極３１ｂ、３２ｂ及び金属コーティング膜３１ｃ、３２ｃを含んで形成されてもよいが、これに制限されない。
【００６２】
図２は、本発明の他の実施形態による積層セラミック電子部品の製造方法を概略的に示す工程図である。
【００６３】
図５は本発明の他の実施形態による図３のＡ−Ａ’断面図である。
【００６４】
図２及び図５を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、チップ状のセラミック素体１０を設ける段階Ｓ１１と、上記セラミック素体１０の外側に第１外部電極３１ａ’、３２ａ’を形成する段階Ｓ１２と、上記第１外部電極３１ａ’、３２ａ’上に導電性金属を含む第２外部電極３１ｂ’、３２ｂ’を形成する段階Ｓ１３と、上記第２外部電極３１ｂ’、３２ｂ’上にメッキ層３１ｃ’、３２ｃ’、３１ｄ’、３２ｄ’を形成する段階Ｓ１４とを含んでよい。
【００６５】
本発明の他の実施形態による積層セラミック電子部品の製造方法において、上述した本発明の一実施形態による積層セラミック電子部品の製造方法の説明と重なる部分の説明は省略する。
【００６６】
上記第２外部電極３１ｂ’、３２ｂ’上にメッキ層３１ｃ’、３２ｃ’、３１ｄ’、３２ｄ’を形成する段階Ｓ１４は、ニッケル（Ｎｉ）層３１ｃ’、３２ｃ’及びスズ（Ｓｎ）層３１ｄ’、３２ｄ’が電気メッキ法により順に形成されてよい。
【００６７】
外部電極上にニッケル（Ｎｉ）層及びスズ（Ｓｎ）層が電気メッキ法により形成される場合、外部電極の厚さの薄膜化により外部電極の緻密でない部分にメッキ液が浸透することがある。
【００６８】
上記メッキ液が外部電極の内部に浸透するため、メッキ液と内部電極との反応により生じる劣化によって積層セラミック電子部品の信頼性に深刻な問題が発生し得る。
【００６９】
また、上記外部電極内にメッキ液が入っていたり、セラミック素体の弱い部分をメッキ液が包んだ状態で電気メッキを適用すると、メッキ時に発生する水素による圧力で上記セラミック素体にクラック不良が発生することもある。
【００７０】
しかし、本発明の他の実施形態によると、上記第２外部電極３１ｂ’、３２ｂ’上に上記ニッケル（Ｎｉ）層３１ｃ’、３２ｃ’及びスズ（Ｓｎ）層３１ｄ’、３２ｄ’が電気メッキ法により形成されるため、メッキ液が外部電極の内部に浸透することができない。
【００７１】
具体的には、上記第１外部電極３１ａ’、３２ａ’と上記ニッケル（Ｎｉ）層３１ｃ’、３２ｃ’及びスズ（Ｓｎ）層３１ｄ’、３２ｄ’との間にメッキ法により形成された第２外部電極３１ｂ’、３２ｂ’があり、上記第２外部電極３１ｂ’、３２ｂ’がメッキ液に対するバリアー（ｂａｒｒｉｅｒ）の役割をすることができる。
【００７２】
従って、上記メッキ液が上記第１外部電極３１ａ’、３２ａ’の内部に浸透することができず、信頼性に優れた積層セラミック電子部品を製造することができる。
【００７３】
また、上記第２外部電極３１ｂ’、３２ｂ’がバリアー（ｂａｒｒｉｅｒ）の役割をするため、メッキ時に発生する水素による圧力で上記セラミック素体に発生するクラック不良が発生しないこともある。
【００７４】
上記セラミック素体１０は複数の誘電体層１を積層してから焼結させたもので、隣接する誘電体層同士は境界を確認できないほど一体化されている。
【００７５】
上記セラミック誘電体層１は、高い誘電率を有するセラミック材料からなることができ、これに制限されないが、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、鉛複合ペロブスカイト系材料またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用してもよい。
【００７６】
上記内部電極２１、２２は、上記複数の誘電体層１の積層過程において上記一誘電体層１の間に形成されたもので、焼結により一誘電体層１を介して上記セラミック素体１０の内部に形成される。
【００７７】
上記内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１の積層方向に沿って対向配置され、誘電体層１により互いに電気的に絶縁されている。
【００７８】
内部電極２１、２２の一端は、交互に上記セラミック素体１０の両側面に露出する。
【００７９】
上記セラミック素体１０の側面に露出する内部電極２１、２２の一端は、上記第１外部電極３１ａ’、３２ａ’とそれぞれ電気的に連結される。
【００８０】
上記内部電極２１、２２は導電性金属で形成され、上記導電性金属は特に制限されないが、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）または銅（Ｃｕ）などがあり、これらを単独または２種以上を混合して用いることができる。
【００８１】
以下では、本発明の他の実施形態による積層セラミックキャパシタの製造方法を各段階別に具体的に説明するが、本発明の範囲はこれに制限されない。
【００８２】
先ず、複数のセラミックグリーンシートを用意する。
【００８３】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作する。
【００８４】
そして、セラミックグリーンシートの表面に内部電極ペーストを塗布して内部電極パターンを形成する。
【００８５】
上記内部電極パターンはスクリーン印刷法により形成されてよい。
【００８６】
上記内部電極ペーストはニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金からなる粉末を有機バインダー及び有機溶剤に分散させてペースト状にしたものである。
【００８７】
上記有機バインダーとしては当業界で公知のものを使用することができ、これに制限されないが、例えば、セルロース系樹脂、エポキシ樹脂、アリール樹脂、アクリル樹脂、フェノール−ホルムアルデヒド樹脂、不飽和ポリエステル樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリイミド樹脂、アルキド樹脂またはロジンエステルなどのバインダーを使用してよい。
【００８８】
また、有機溶剤も当業界で公知のものを使用することができ、これに制限されないが、例えば、ブチルカルビトール、ブチルカルビトールアセテート、テレピン油、α−テレピネオール、エチルセロソルブまたはブチルフタレートなどの溶剤を使用してよい。
【００８９】
次に、内部電極パターンの形成されたセラミックグリーンシートを積層及び加圧し、積層されたセラミックグリーンシートと内部電極ペーストを圧着させる。
【００９０】
このようにしてセラミックグリーンシートと内部電極ペーストが交互に積層されたセラミック積層体を製造する。
【００９１】
次いで、セラミック積層体を１つのキャパシタに対応する領域ごとに切断する。
【００９２】
このとき、第１及び第２内部電極パターンの一端が側面を通じて交互に露出するように切断する。
【００９３】
その後、切断した積層体を、例えば、約１２００℃で焼成してセラミック素体を製造する。
【００９４】
セラミック素体を、水及び研磨媒体を含むバレル（ｂａｒｒｅｌ）内で表面研磨処理をする。
【００９５】
表面研磨はセラミック積層体の製造段階で行ってもよい。
【００９６】
次いで、セラミック素体の側面に露出した内部電極と電気的に連結されるように第１外部電極を形成する。
【００９７】
外部電極の形成方法は特に制限されず、一般的な方法により形成してよい。
【００９８】
次に、上記第１外部電極上に電気メッキ法により第２外部電極を形成してよい。
【００９９】
上記第２外部電極はメッキ液に対してバリアー（ｂａｒｒｉｅｒ）の役割をすることができ、特に制限されないが、例えば、銅（Ｃｕ）及びニッケル（Ｎｉ）からなる群より選択された一つ以上を含んでよい。
【０１００】
上記積層セラミックキャパシタを基板上に実装するときその実装が容易であるように第２外部電極上にニッケル（Ｎｉ）層及びスズ（Ｓｎ）層を電気メッキ法により形成してよい。
【０１０１】
本発明による積層セラミック電子部品の製造方法は、外部電極上に電気メッキ法を用いずに金属コーティング膜を形成したり、外部電極上にニッケル（Ｎｉ）層及びスズ（Ｓｎ）層をメッキ法により形成しても、バリアー（ｂａｒｒｉｅｒ）の役割をすることができる第２外部電極が上記金属コーティング膜またはメッキ層の下部にメッキ法により形成されているため、信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０２】
本発明は上述した実施形態及び添付の図面により限定されるものではなく、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野の通常の知識を有する者には自明であり、これも添付の請求の範囲に記載された技術的思想に属する。
【符号の説明】
【０１０３】
１  誘電体層
１０  セラミック素体
２１、２２  第１及び第２内部電極
３１、３２  外部電極
３１ａ、３１ａ’、３２ａ、３２ａ’  第１外部電極
３１ｂ、３１ｂ’、３２ｂ、３２ｂ’  第２外部電極
３１ｃ、３２ｃ  金属コーティング膜
３１ｃ’、３２ｃ’  ニッケル（Ｎｉ）層
３１ｄ’、３２ｄ’  スズ（Ｓｎ）層
【図１】
2013098533.tif 000003
【図２】
2013098533.tif 000004
【図３】
2013098533.tif 000005
【図４】
2013098533.tif 000006
【図５】
2013098533.tif 000007