(57)【要約】【課題】正確にＡＤ変換処理を行うことができるようにする。【解決手段】  画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの参照信号と、第１のゲインと異なる第２のゲインの参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、アナログの画素信号のレベルと参照信号とを比較し、比較処理と並行してカウント処理を行ない、第１のゲインの参照信号または第２のゲインの参照信号の比較処理が完了した時点のカウント値をデジタルデータとして取得する。【選択図】図３
2013051575.tif 000002
【特許請求の範囲】
【請求項１】
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、
前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、
前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部と
を備える固体撮像装置。
【請求項２】
前記比較部の比較の結果を保持する保持部をさらに備え、
前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択する
請求項１に記載の固体撮像装置。
【請求項３】
前記生成部は、前記画素リセットレベル読み出し時においては、第１の初期値から前記第１のゲインの第１の参照信号と第２の初期値から前記第２のゲインの第２の参照信号を生成し、前記画素データレベル読み出し時においては、前記第１の初期値から前記第１のゲインの第３の参照信号と前記第２の初期値から前記第２のゲインの第４の参照信号を生成する
請求項２に記載の固体撮像装置。
【請求項４】
前記カウント部は、前記第１のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第２の参照信号が生成される場合、前記第１のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とする
請求項３に記載の固体撮像装置。
【請求項５】
前記第１のゲインと前記第２のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行う
請求項４に記載の固体撮像装置。
【請求項６】
前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備える
請求項５に記載の固体撮像装置。
【請求項７】
前記カウント部は、前記第１のゲインと前記第２のゲインの比の分だけ倍にして前記カウントを行う
請求項５に記載の固体撮像装置。
【請求項８】
前記生成部は、前記画素データレベル読み出し時においては、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、
生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算される
請求項２に記載の固体撮像装置。
【請求項９】
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、
前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、
前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部と
を備える撮像装置。
【請求項１０】
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、
前記アナログの画素信号のレベルと前記参照信号とを比較し、
前記比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する
撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、撮像装置および撮像方法に関し、特に正確にＡＤ変換処理を行うことができるようにした固体撮像装置、撮像装置および撮像方法に関する。
【背景技術】
【０００２】
近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。
【０００３】
例えば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
【０００４】
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
【０００５】
本出願人は、ＣＭＯＳイメージセンサにおいてＡＤ変換を迅速に行うことを先に提案した（例えば特許文献１）。
【０００６】
先の提案においては、シングルスロープのカラムＡＤＣ方式の様に、ゲインＡでリセット信号SrstがＰ相としてカウントダウンされてカウント値はTrstとなり、次にゲインＡで信号レベルSsigがＤ相としてカウントアップされ、カウント値はTsig_Aとなる。そして、所定の信号領域以降はゲインＡよりも低いゲインＢでＤ相の信号レベルSsigがカウントアップされ、カウント値はTsig_Bとなる。
【０００７】
なお、本明細書において、Ｐ相の読み出しは、画素リセット信号の読み出しを意味し、Ｄ相の読み出しは、画素データ信号の読み出しを意味する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１３６０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、先の提案においては、ゲインの切り替え付近のデータに線形性が失われ、出力画像にギャップができるおそれがある。
【００１０】
その要因としては、第１に、ゲインが異なることでコンパレータ出力遅延時間が異なってしまうことにより、CDSした結果にゲイン間のコンパレータ遅延差が含まれてしまうことにある。コンパレータ出力遅延時間とは、コンパレータが比較する２つの信号が一致してからコンパレータの出力が反転するまで遅延時間のことを言う。
【００１１】
カウント実行部においては、コンパレート出力がインアクティブ（正転）状態のときには、カウント動作が実行され、コンパレート出力がアクティブ（反転）状態のときには、カウントが停止される。コンパレータの入力信号は、一方が画素信号電圧で理想的には一定電圧であり、もう一方が階段状の参照信号であり、後者を変化させて比較動作が行なわれる。つまり、２つの信号が一致する時点でコンパレート出力が反転する。
【００１２】
しかしながら実際には、２つの信号の大きさが一致してから所定の時間をおいて出力が反転するというコンパレータ出力遅延時間が存在する。この遅延時間分だけ遅れてカウント動作は停止されるので、実際にはＰ相のカウント値とＤ相のカウント値には、コンパレータ出力遅延時間分のカウント数が含まれる。さらにこのコンパレータ出力遅延時間は参照信号の変化量つまりゲインによって変化する。
【００１３】
よって従来の方式では、画素データレベルをゲインＡで読んでいる領域では、カウント値Trst_Aとカウント値Tsigにそれぞれに含まれるコンパレータ出力遅延時間分のカウント数は同等である。従って、CDSのカウントダウン／アップによってＰ相とＤ相のカウント値のコンパレータ出力遅延時間分は相殺される。しかし、ゲインＢに切り替わってしまうと、ゲインＡとゲインＢのコンパレータ出力遅延時間は異なるために、カウント値にその遅延時間の差分が残ってしまい、ゲイン切り替え点での画素信号値に対するＡＤ変換値の連続性が失われてしまう。
【００１４】
第２の要因としては、ゲインの切り替えによって参照信号を発生しているＤＡＣの特性としてゲイン切り替え時に参照信号の傾きが鈍り、線形性が保たれないため、データの連続性が崩れる現象が考えられる。
【００１５】
通常この傾きの鈍りはＰ相とＤ相のいずれにおいても、参照信号の発生開始直後から短時間の間で起こるために、画素信号との一致点では関係なく、鈍りによるカウント増分もＰ相とＤ相のCDS演算によって相殺される。
【００１６】
しかしながら、従来方式の場合、Ｄ相カウントの最中にゲインを切り替えているために、Ｄ相データ中にゲインＡとゲインＢの鈍り分のカウント値が含まれ、CDSによってゲインＡ分の鈍り分のカウント値は相殺されるが、ゲインＢ分の鈍り分のカウント値は残ってしまう。
【００１７】
本技術は、このような状況に鑑みてなされたものであり、より正確にＡＤ変換処理を行うことを目的とする。
【課題を解決するための手段】
【００１８】
本技術に係る固体撮像装置は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とを備える固体撮像装置である。
【００１９】
前記比較部の比較の結果を保持する保持部をさらに備え、前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択することができる。
【００２０】
前記生成部は、前記画素リセットレベル読み出し時においては、第１の初期値から前記第１のゲインの第１の参照信号と第２の初期値から前記第２のゲインの第２の参照信号を生成し、前記画素データレベル読み出し時においては、前記第１の初期値から前記第１のゲインの第３の参照信号と前記第２の初期値から前記第２のゲインの第４の参照信号を生成することができる。
【００２１】
前記カウント部は、前記第１のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第２の参照信号が生成される場合、前記第１のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とすることができる。
【００２２】
前記第１のゲインと前記第２のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行うことができる。
【００２３】
前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備えることができる。
【００２４】
前記カウント部は、前記第１のゲインと前記第２のゲインの比の分だけ倍にして前記カウントを行うことができる。
【００２５】
前記生成部は、前記画素データレベル読み出し時においては、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算されることができる。
【００２６】
本技術に係る撮像装置は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部とである。
【００２７】
本技術に係る撮像方法は、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、前記アナログの画素信号のレベルと前記参照信号とを比較し、前記比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する撮像方法である。
【００２８】
本技術に係る固体撮像装置においては、生成部が、画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、比較部が、前記アナログの画素信号のレベルと前記参照信号とを比較し、カウント部が、前記比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する。
【発明の効果】
【００２９】
本技術によれば、正確にＡＤ変換処理を行うことができる。
【図面の簡単な説明】
【００３０】
【図１】本技術に係る固体撮像装置の一実施の形態であるＣＭＯＳ固体撮像装置の概略構成図である。
【図２】単位画素の構成例を示す図である。
【図３】電圧比較部およびカウンタ部の構成を示すブロック図である。
【図４】カウント実行部の構成例を示すブロック図である。
【図５】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図６】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図７】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図８】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図９】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１０】カウント実行部の構成例を示すブロック図である。
【図１１】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１２】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１３】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１４】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１５】カラムＡＤ回路における動作を説明するためのタイミングチャートである。
【図１６】本技術に係る撮像装置の一実施の形態の構成を示す図である。
【発明を実施するための最良の形態】
【００３１】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１  固体撮像装置の全体概要
２  参照信号生成部とカラムＡＤ回路の詳細
３  画素部の構成
４  電圧比較部とカウンタ部の構成
５  カウント実行部の構成
６  ＡＤ変換の動作
７  撮像装置
８  その他
【００３２】
本技術は、物理量分布検知の半導体装置の一例である固体撮像装置およびこの固体撮像装置を利用した撮像装置に関する。固体撮像装置は、例えば光や放射線などの外部から入力される電磁波に対して感応性を有する複数の単位構成要素が配列されている。そして、単位構成要素によって電気信号に変換された物理量分布がアナログの電気信号として読み出され、デジタルデータに変換してから、外部に出力される。
【００３３】
以下、図面を参照して本技術の実施の形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３４】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施の形態が同様に適用できる。
【００３５】
＜固体撮像装置の全体概要＞
【００３６】
図１は、本技術の固体撮像装置の一実施の形態であるＣＭＯＳ固体撮像装置の概略構成図である。
【００３７】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有する。また固体撮像装置１は、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
【００３８】
“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。
【００３９】
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図１の下側に配されている出力側）にのみ配されている形態のものであってもよい。あるいは、画素アレイ部１０に対して列方向の一方の端縁側（図１の下側に配されている出力側）とその反対側である他方の端縁側（図１の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
【００４０】
例えば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（例えば２つ分）の垂直信号線１９（垂直列）に対して１つのCDS処理機能部やデジタル変換部を割り当てる形態を採ることもできる。さらに、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
【００４１】
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのCDS処理機能部やデジタル変換部を共通に使用する構成となる。そこで、画素アレイ部１０側から供給される複数列分の画素信号を１つのCDS処理機能部やデジタル変換部に供給する切替回路（スイッチ）が設けられる。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
【００４２】
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることができる。これにより、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化することができる。また、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
【００４３】
さらに、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができる。そして、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
【００４４】
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施の形態では、特に断りのない限り、このカラム型で説明する。
【００４５】
図１に示すように、本実施の形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０、画素アレイ部１０の外側に設けられた駆動制御部７、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６、ＡＤ変換用の参照信号Ｖslopを生成し、カラム処理部２６に供給する参照信号生成部２７、および出力部２９を備えている。これらの各機能部は、同一の半導体基板上に設けられている。
【００４６】
なお、参照信号Ｖslopは、全体的にある傾きを持って線形に変化する波形（例えばランプ波形）を持つ信号であればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
【００４７】
本実施の形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部の機能を備えている。また、カラムＡＤ回路２５は、差分処理部の機能を備えている。すなわち、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する機能を備えている。
【００４８】
なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
【００４９】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。例えば駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
【００５０】
なお、図示を省略するが、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部で生成された高速クロックに基づいて内部クロックを生成する。
【００５１】
クロック変換部で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。さらに、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
【００５２】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（例えばトランジスタ）を有する画素内アンプとから構成される。
【００５３】
画素内アンプとしては、単位画素３の電荷生成部で生成・蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。例えば、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる（例えば後述の図２を参照）。
【００５４】
あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。
【００５５】
なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、例えばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
【００５６】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００５７】
水平走査回路１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。
【００５８】
水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。
【００５９】
これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施の形態の固体撮像装置１の一部をなすように構成される。
【００６０】
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよい。また、図示を省略するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００６１】
水平走査部１２や垂直走査部１４は、例えばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、例えば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（例えば、画素リセットパルスRST 、転送パルスTRG 、ドレイン線制御パルスDRN など）が含まれる。
【００６２】
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックを有する。また通信・タイミング制御部２０は、端子５ａを介して外部の主制御部（例えば後述する図１６のカメラ制御部９００）から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【００６３】
例えば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００６４】
この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みが行なわれる。そしてその後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
【００６５】
また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、例えば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。
【００６６】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。例えば、垂直方向の読出行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
【００６７】
水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。例えば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、例えばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、例えば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００６８】
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
【００６９】
カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。例えば、各カラムＡＤ回路２５は、アナログ信号を、例えば低速クロックCLK2を用いて、例えば１０ビットのデジタル信号に変換するＡＤＣ回路を持つ。
【００７０】
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
【００７１】
シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号Ｖslopと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較部２５２）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始する。そして、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって、比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。
【００７２】
また、この際、回路構成を工夫することで、ＡＤ変換とともに、いわゆるCDS処理を行うことができる。すなわち、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
【００７３】
＜参照信号生成部とカラムＡＤ回路の詳細＞
【００７４】
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されている。参照信号生成部２７は、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波である参照信号Ｖslopを生成する。生成された階段状の鋸歯状波の参照信号Ｖslopは、カラム処理部２６の個々のカラムＡＤ回路２５に、ＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給される。なお、図示を省略しているが、ノイズ防止用のフィルタを設けるとよい。
【００７５】
なお、この参照信号Ｖslopは、例えば逓倍回路で生成される逓倍クロックを基に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
【００７６】
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号Ｖslopが基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。
【００７７】
本実施の形態のＤＡ変換回路２７ａは、通信・タイミング制御部２０の制御の下で参照信号Ｖslopの変化特性（具体的には傾き）を変更可能になっている。
【００７８】
参照信号Ｖslopの傾き調整は、例えばカウントクロックＣＫdac の周波数（クロック周期）を変更する手法を採ることで、高精度に調整することができる。例えば、ＤＡ変換回路２７ａに供給するカウントクロックＣＫdac を、カウントクロックCKOと同じにしたり、カウントクロックCKOに対して２倍速、４倍速にするなど、カウントクロックCKOに対して２＾ｋ倍速にすることができる。なお、「＾」は、べき乗を表す。
【００７９】
なお、ここで示した参照信号Ｖslopの傾き変更手法は一例であって、このような手法に限定されない。例えば、参照信号生成部２７に与えるカウントクロックＣＫdac の周期を一定にしつつ、カウンタ出力値をｘ、制御データＣＮ４に含まれている参照信号Ｖslopの傾き（変化率）をβ、電位の初期値をαとして、次式（１）によって算出される電位ｙを出力することができる。
ｙ＝α−β＊ｘ    （１）
【００８０】
また、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）を指示する情報により、１つのカウントクロックＣＫdac ごとの電圧変化分ΔＳＬＰを調整するなど、任意の回路を用いることができる。参照信号Ｖslopの傾きの調整は、例えばクロック周期を変える以外に、単位電流源の電流量を変えることによって、クロック当たりのΔＳＬＰを調整することでも実現できる。
【００８１】
カラムＡＤ回路２５は、電圧比較部（コンパレータ）２５２とカウンタ部２５４とを備えて構成され、ｎビットＡＤ変換機能を有している。電圧比較部（コンパレータ）２５２は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号Ｖslopと、行制御線１５（Ｖ０，Ｖ１，…）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…）を経由し得られるアナログの画素信号を比較する。カウンタ部２５４は、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持する。
【００８２】
本実施の形態では、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号Ｖslopが共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号Ｖslopを使用して比較処理を行なうようになっている。
【００８３】
通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＶrst と信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するため等の制御信号ＣＮ５が入力されている。制御信号ＣＮ５は、後述する図３のカウントモード制御信号UDC、データ保持制御パルスHLDC、カウントクロック制御信号ＴＨ等を含んでいる。
【００８４】
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通にされている。この入力端子RAMPには、参照信号生成部２７で生成される階段状の参照信号Ｖslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。
【００８５】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックCKOが入力されている。
【００８６】
このカウンタ部２５４は、その構成については図示を省略するが、ラッチで構成されたデータ記憶部２５６の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックCKOの入力で、内部カウントを行なうようになっている。カウントクロックCKOも、参照信号Ｖslopと同様に、逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。
【００８７】
カウンタ部２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている。
【００８８】
また、本実施の形態のカウンタ部２５４としては、カウント出力値がカウントクロックCKOに同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素であって、例えば後述する図４のフリップフロップ５１１）の動作がカウントクロックCKOで制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。
【００８９】
カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
【００９０】
個々のカラムＡＤ回路２５の出力側は、例えば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備える構成を採ることもできる。
【００９１】
データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。
【００９２】
なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限られない。例えば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできる。あるいは、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。
【００９３】
データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。
【００９４】
水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。
【００９５】
データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。
【００９６】
特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができる。このため、カウンタ部２５４のカウント動作、すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
【００９７】
このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧の参照信号と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレート出力が反転する。例えば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧と参照信号Ｖslopとが一致したときに、Ｌレベルのアクティブ状態へ遷移する。
【００９８】
カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始する。コンパレート出力の反転した情報がカウンタ部２５４に通知されると、カウンタ部２５４はカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
【００９９】
その後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
【０１００】
なお、本実施の形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる。
【０１０１】
＜画素部の構成＞
【０１０２】
図２は、図１に示した単位画素３の構成例を示す図である。画素アレイ部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施の形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものを使用することができる。また例えば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することもできる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。
【０１０３】
画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。例えば、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（すなわち４ＴＲ構成）のものを使用することができる。
【０１０４】
例えば、図２に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２を有する。そして、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
【０１０５】
この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
【０１０６】
読出選択用トランジスタ（第２の転送部）３４は、転送信号φＴＲＧが供給される転送駆動バッファＢＦ１により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセット信号φＲＳＴが供給されるリセット駆動バッファＢＦ２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φＶＳＥＬが供給される選択駆動バッファＢＦ３により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。
【０１０７】
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖddにそれぞれ接続され、ゲート（リセットゲートＲＧ）には画素リセットパルスRST がリセット駆動バッファから入力される。
【０１０８】
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。
【０１０９】
垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。
【０１１０】
さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
【０１１１】
具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。
【０１１２】
各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。
【０１１３】
ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。
【０１１４】
電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。
【０１１５】
このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されている。その結果、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。
【０１１６】
リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。
【０１１７】
＜電圧比較部とカウンタ部の構成＞
【０１１８】
図３は、電圧比較部２５２およびカウンタ部２５４の構成を示すブロック図である。
【０１１９】
図３において横方向に示されている各垂直信号線１９は、図１において縦方向に示されている。各垂直信号線１９に対応する各列の電圧比較部２５２は、画素アレイ部１０から読み出された画素信号電圧Ｖｘが参照信号生成部２７から供給された参照信号Ｖslopeと一致したとき、コンパレート出力VCOをインアクティブ状態からアクティブ状態に反転する。
【０１２０】
カウンタ部２５４は、ラッチ部５０１、クロック/クリア制御部５０２、およびカウント実行部５０３を備える。
【０１２１】
本技術においては、異なるゲインの読み出しが行なわれるが、どのゲインの結果を選択、出力させるかは、次のように制御される。すなわちＤ相期間の読み出しのうち、先の（第１のゲインでの）読み出し時にコンパレート出力VCOが反転したかがラッチ部５０１に保持される。そして、後の（第２のゲインでの）読み出しの前にラッチ部出力Vrstが反転している場合（アクティブ状態となっている場合）、前の読み出し時の結果が最終結果として出力される。これに対して、ラッチ部出力Vrstが反転していない場合（インアクティブ状態となっている場合）、前のCDS結果がリセットされ、後のゲインでのＤ相が読み出される。
【０１２２】
その際、Ｄ相の信号からＰ相の信号を減算処理するCDS演算が必要であり、かつ、その減算するＰ相の信号はＤ相の信号と同じゲインで読み出したものである必要がある。一般的にＰ相の信号はＤ相の信号よりも先に読み出すために、先に読んだ同じゲインのＰ相の信号を記憶しておく必要がある。このために、Ｐ相の信号のカウントを保持するラッチ部（PREG）５１３_00〜５１３_09（図４を参照して後述する）がカウント実行部５０３に設けられている。
【０１２３】
クロック/クリア制御部５０２は、ラッチ部５０１の出力Vrstに基づいて、ＡＤ変換制御部２０Ａから供給されるカウントクロックCKOおよびクリア信号CLRのカウント実行部５０３への出力を制御する。カウント実行部５０３は、クロック/クリア制御部５０２からのカウントクロックCINおよびクリア信号CLRに基づいてカウント動作をする。
【０１２４】
通信・タイミング制御部２０により構成されるＡＤ変換制御部２０Ａは、参照信号生成部２７にゲイン変更指示信号CHNGを供給する。また、ＡＤ変換制御部２０Ａはカウント実行部５０３に、カウントモード制御信号UDC、データ保持制御パルスHLDC、カウントクロック制御信号ＴＨ、スルー信号ＲＴ、およびホールド信号ＲＨを供給する。
【０１２５】
なお、ゲイン変更指示信号CHNGには、画素や回路のノイズ特性などに適したゲインを設定する値が用いられ、ゲイン設定のオン／オフタイミングは外部の主制御部から供給される。またその他の制御信号のオン／オフタイミングも外部の主制御部から供給される。
【０１２６】
本技術では、１Ｈ、すなわち１水平走査期間中に複数のゲインのＡＤ変換を行なうが、最終的にカウンタ部２５４から出力されるＡＤ変換出力結果は、１つのゲインのＡＤ変換結果である。どのゲインの結果を出力するかは、先に実行するＤ相読み出し時のコンパレート出力VCOの状態によって決定される。そのために電圧比較部２５２のコンパレート出力VCOの結果がラッチ部５０１に記憶される。そしてクロック/クリア制御部５０２は、ラッチ部５０１の出力Vrstに基づいて、後に実行する別のゲインでのＡＤ変換動作時のカウントクロックCKO、クリア信号CLOの出力を制御し、カウント実行部５０３を動作させるか否かを制御する。
【０１２７】
クロック/クリア制御部５０２は、コンパレータ出力VCO（ラッチ部５０１の出力Vrst）がインアクティブ状態にあるとき、入力されたカウントクロックCKOをそのままカウントクロックCINとしてカウント実行部５０３に伝達する。一方、コンパレート出力VCO（ラッチ部５０１の出力Vrst）がアクティブ状態に反転したとき、クロック/クリア制御部５０２は、カウントクロックCKOの伝達（すなわちカウントクロックCINの出力）を停止する。
【０１２８】
カウントクロックCINの出力が停止されることにより、カウント実行部５０３は、カウンタの動作を停止し、その時点の画素信号電圧Ｖｘを反映したカウント値を保持する。すなわちカウント実行部５０３は、画素信号電圧Ｖｘをデジタルデータに変換して保持することとなる。
【０１２９】
＜カウント実行部の構成＞
【０１３０】
図４は、カウンタ部２５４のカウント実行部５０３の一構成例を示す図である。ここでは、１０ビットに対応した構成で示している。図４において、Ｄ型のフリップフロップ（ＦＦ）５１１_00〜５１１_09を含む横方向に示されている構成要素のグループにより、１本の垂直信号線１９に対応する１つのカウント実行部５０３が構成される。なお、フリップフロップ５１１_00〜５１１_09を個々に区別する必要が無い場合、単にフリップフロップ５１１と記載する。他の構成要素についても同様とする。
【０１３１】
各垂直信号線１９に対応する各列のカウント実行部５０３は、基本構成としては、Ｄ型のフリップフロップ５１１_00〜５１１_09を縦続接続し、前段のカウント出力を後段のクロック端子CKに入力する非同期カウンタの構成を採っている。
【０１３２】
また、フリップフロップ５１１のそれぞれは、自身の反転出力ＮＱをＤ入力端子に戻す際に、反転出力ＮＱに対するホールド機能のオン／オフを制御可能な構成を採る。加えて、段間には、カウントモードをアップカウントとダウンカウントの何れかに切り替える機能部と、カウントクロックを前段のカウント出力に基づくパルスとするのかクロック/クリア制御部５０２からのカウントクロックCINとするのかを切り替える機能部とを有する。
【０１３３】
具体的には、カウント実行部５０３は、先ず、フリップフロップ５１１_00〜５１１_09 を有する。またカウント実行部５０３においては、フリップフロップ５１１_00〜５１１_09の反転出力端子ＮＱ（図ではＱの上にバーを付して示す）とＤ入力端子との間に、反転出力端子ＮＱのデータを保持可能なデータ保持部（HOLD）５１２_00〜５１２_09を有する。各データ保持部５１２_00〜５１２_09は、各別のデータ保持制御パルスHLDC00〜09によって制御されるようになっている。データ保持部５１２は、フリップフロップ５１１の入力の状態を問わずカウント出力を保持する機能を持ち、例えば排他的論理和で実現できる。
【０１３４】
例えば、データ保持部５１２は、データ保持制御パルスHLDCがアクティブＨ（Ｈ：ハイレベル）のとき入力データ（フリップフロップ５１１の反転出力ＮＱ）を保持し、インアクティブＬ（Ｌ：ローレベル）のとき保持動作を解除して、入力データ（フリップフロップ５１１の反転出力ＮＱ）をそのままフリップフロップ５１１のＤ入力端子に伝達する。
【０１３５】
また、フリップフロップ５１１_00〜５１１_09の反転出力端子ＮＱとＤ入力端子との間に、反転出力端子ＮＱのデータを保持可能なラッチ部５１３_00〜５１３_09が設けられている。各ラッチ部５１３_00〜５１３_09は、各別のホールド信号ＲＨ00〜09と、スルー信号ＲＴ00〜09によって制御されるようになっている。
【０１３６】
ラッチ部５１３は、ホールド信号ＲＨが入力されたとき入力データ（フリップフロップ５１１の反転出力ＮＱ）を保持する。そしてラッチ部５１３は、スルー信号ＲＴが入力されたとき保持動作を解除して、入力データ（フリップフロップ５１１の反転出力ＮＱ）をそのままフリップフロップ５１１のＤ入力端子に伝達する。つまり、保持されたデータがフリップフロップ５１１に初期値として設定される。
【０１３７】
各フリップフロップ５１１のリセット端子Ｒには、リセット制御信号CLRが共通に入力されるようになっている。フリップフロップ５１１は、例えば、リセット制御信号CLRがアクティブＨのときには非反転出力ＱをＬレベルに、反転出力ＮＱをＨレベルにセットする。
【０１３８】
また、カウント実行部５０３は、各フリップフロップ５１１の段間に、カウントモードをアップカウントとダウンカウントの何れか一方に切り替えるカウントモード切替部（Ｕ／Ｄ）５１４_00 〜５１４_08を有する。カウントモード切替部５１４は、前段のフリップフロップ５１１の反転出力端子ＮＱのデータをそのまま出力するのか、反転して出力するのかを、カウントモード制御信号UDCに基づいて切り替える。このカウントモード切替部５１４は、例えば排他的論理和で実現できる。
【０１３９】
例えば、カウントモード切替部５１４は、カウントモード制御信号UDCがハイレベルのときにはカウント実行部５０３がアップカウント動作をし、ローレベルのときにはダウンカウント動作をするように、フリップフロップ５１１の反転出力端子ＮＱのデータの反転／非反転を切り替える。
【０１４０】
また、カウント実行部５０３は、各フリップフロップ５１１の段間において、カウントモード切替部５１４の後段に、カウントクロック切替部（SEL）５１５_00〜５１５_08を有する。カウントクロック切替部（SEL）５１５_00〜５１５_08は、カウントモード切替部５１４の出力パルスと、クロック/クリア制御部５０２からのカウントクロックCINとを、カウントクロック制御信号ＴＨ00〜ＴＨ08に基づいて切り替えて、後段のフリップフロップ５１１のクロック端子CKに供給する。
【０１４１】
各カウントクロック切替部５１５_00 〜５１５_08は、各別のカウントクロック制御信号ＴＨ00〜ＴＨ08によって制御されるようになっている。カウントクロック制御信号ＴＨ00〜ＴＨ08は、前段側が先にアクティブになり、順次遅れた所定のタイミングで後段側がアクティブになるようになっている（詳細は後述する）。
【０１４２】
例えば、カウントクロック切替部５１５は、カウントクロック制御信号ＴＨがインアクティブＬのときにはカウントモード切替部５１４の出力を伝達する。カウントクロック制御信号ＴＨがアクティブＨに切り替わると、カウントクロック切替部５１５は、クロック/クリア制御部５０２からのカウントクロックCINを伝達する。
【０１４３】
カウントクロック切替部５１５は、クロック/クリア制御部５０２からのカウントクロックCINの取込み形態として、図４に示す例では、カラム別に、前段のフリップフロップ５１１に入力されるクロックパルスを取り扱うように配線されている。
【０１４４】
図４に示す例では、カウントクロックCINを順次上位ビット側のフリップフロップ５１１に伝達する際、下位側のフリップフロップ５１１のデータ出力自体は無効なものとして取り扱われるものの、実際には動作したままとなっている。
【０１４５】
カウント実行部５０３は、非同期バイナリカウンタとして動作するようになっている。また、カウント実行部５０３は、カウントクロック切替部５１５をカウントクロック制御信号ＴＨに基づいて動作させる。これによりカウント実行部５０３は、各段のフリップフロップ５１１それぞれのクロック入力を後段側（上位ビット側）のフリップフロップ５１１のクロック入力に伝達する機能を持つ。
【０１４６】
換言すれば、下位ビット出力に使用されていたより高速のクロックを順次所定のタイミングで後段側（上位ビット側）に伝達していくことで、カウントクロックCINに対する上位ビット出力の分周動作を順次高速にしていくようになっている。例えば、切替え前にカウントクロックCINに対して１／４分周動作をしていたものを、切替え後にはカウントクロックCINに対して１／２分周動作をするように変更することができる。
【０１４７】
カウントクロックの切替え後には、それまでのクロックより高速のクロックでカウント動作（分周動作）をすることになるので、参照信号Ｖslopの傾きとの関係を調整することで、ＡＤ変換の線形性を保持しつつ高速なＡＤ変換が可能となる。この点については、後で詳しく説明する。
【０１４８】
なお、カウンタ部２５４に供給されるカウントクロックCKOは周波数を変更せずに、カウンタ部２５４内での上述のような対処でビット別に分周動作を高速化させる仕組みを採っているので、高速化に伴ってカウンタ部２５４内で消費電力が大きく増加してしまうような事態は発生しない。
【０１４９】
分周動作を高速化させる仕組みとしてカウントクロックCKOの周波数を高速にすることも考えられるが、この場合、カウンタ部２５４全体が高速で動作することになり、消費電力が増加してしまう。参照信号Ｖslopの傾きを大きくする際、通信・タイミング制御部２０からＤＡC２７ａに供給されるカウントクロックＣＫdacの周波数が高速にされる。この場合にも、同様に参照信号生成部２７では消費電力が増加するが、カラム処理部２６ではカウンタ部２５４が各列に配置されているので、「消費電力が増加」の度合いが、カラム処理部２６の方が参照信号生成部２７よりも比べものにならないほど大きい。
【０１５０】
このようなことを踏まえると、参照信号生成部２７ではカウントクロックＣＫdac の周波数を高速にする手法を採って参照信号Ｖslopの傾きを精度よく大きくするが、カウンタ部２５４では、カラム処理部２６での消費電力増加を招かぬようにするのが好ましい。そのために、カウントクロックCKOの周波数を一定にしたままで、カウンタ部２５４内での上述のような対処でビット別に分周動作の高速化を図る仕組みをとることが有効である。
【０１５１】
＜ＡＤ変換の動作＞
【０１５２】
図５は、カラムＡＤ回路２５における動作を説明するためのタイミングチャートである。以下この図５を参照して、ＡＤ変換動作時のカラムＡＤ回路２５における信号取得差分処理について説明する。
【０１５３】
時刻t1において、垂直駆動回路１４ｂは、画素選択信号VSELをアクティブＨにし、画素リセット信号RSTをアクティブＨにすることで、読み出し画素をリセットさせる。この画素のリセット電圧をＳrstとする。また、このとき同時にＡＤ変換制御部２０Ａは、クリア信号CLOをアクティブＨにし、カウント実行部５０３のカウント値を０にする。すなわち、クロック/クリア制御部５０２は、ＡＤ変換制御部２０Ａからのクリア信号CLOがアクティブＨになったとき、クリア信号CLRを出力し、各フリップフロップ５１１をクリアさせる。
【０１５４】
次にゲインａ（後述するゲインｂより小さいゲイン）でリセット電圧を読み出す処理が行われる。すなわち時刻t10において、ＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、参照信号として、初期値SLP_ini_aの電圧からゲインａのランプ波を発生させる。カウンタ動作もランプ波のクロックと同期することで、参照信号Vslopが画素リセット電圧Ｓrstと一致するまでカウンタはカウントクロックCINをカウントダウンする。カウントダウン動作を実行させるため、ＡＤ変換制御部２０Ａは、カウントモード切替部５１４にインアクティブＬのカウントモード制御信号UDCを出力している。
【０１５５】
またこのとき、ＡＤ変換制御部２０Ａは、データ保持部５１２に供給するデータ保持制御パルスHLDCをインアクティブＬとし、入力データ（フリップフロップ５１１の反転出力ＮＱ）を保持させず、そのままＤ入力端子に入力させる。
【０１５６】
時刻t12において、参照信号Vslopと画素リセット電圧Ｓrstが一致すると、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOがハイレベルＨからローレベルＬに反転する。このときクロック/クリア制御部５０２は、カウントクロックCINのカウント実行部５０３への供給を停止する。これによりカウント動作は停止し、画素リセットレベルＶrst_a がカウント値Drst_aにＡＤ変換される。カウントダウンされているため、このカウント値Drst_aは負の値である。
【０１５７】
次に、時刻t14において、ＡＤ変換制御部２０Ａは、ホールド信号ＲＨをアクティブＨにし、ラッチ部５１３にリセットレベルDrst_aを記憶させる。この記憶された値は、後述する時刻t36において読み出され、フリップフロップ５１１にカウント値の初期値として設定される。
【０１５８】
以上により、Ｐ相のゲインａでのＡＤ変換処理が行われたことになる。
【０１５９】
次にゲインｂ（上述したゲインａより大きいゲイン、すなわち参照信号Vslopの傾きが小さいゲイン）でリセット電圧を読み出す処理が行われる。
【０１６０】
時刻t16において、ＡＤ変換制御部２０Ａは、カウンタクリア信号CLOをアクティブＨにする。これによりカウンタはクリアされ、カウント値は０になる。
【０１６１】
ランプ電圧がゲインｂの初期値SLP_ini_b（ゲインａの初期値SLP_ini_aとは異なる値）になったところで、時刻t20においてＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopを発生させる。カウンタ動作もランプ波のクロックと同期することで、参照信号Vslopが画素リセット電圧Ｓrstと一致するまでカウンタはカウントダウンする。カウントダウン動作を実行させるため、ＡＤ変換制御部２０Ａは、カウントモード切替部５１４にインアクティブＬのカウントモード制御信号UDCを出力している。
【０１６２】
時刻t21において参照信号Vslopが画素電圧Vx_0と一致すると、コンパレート出力VCOは反転する。このときカウントは停止し、ゲインｂでのリセット電圧レベルVrst_bがカウント値Drst_bとしてＡＤ変換されたことになる。カウントダウンされているため、このカウント値Drst_bは負の値である。
【０１６３】
以上により、Ｐ相のゲインｂでのＡＤ変換処理が行われたことになる。
【０１６４】
次に電荷生成部３２に蓄積された光チャージをフローティングディフュージョン３８に転送する処理が行われる。つまり、Ｄ相の読み出しが行われる。そのために先ず時刻t22において、ＡＤ変換制御部２０Ａは、カウンタにカウントアップ動作を実行させるために、カウントモード切替部５１４のカウントモード制御信号UDCをアクティブHにする。
【０１６５】
時刻t24〜t26の期間において、垂直駆動回路１４ｂは、画素転送信号TRGをアクティブＨにする。これにより画素光信号量に応じた電圧分(Vsig)だけ画素電圧Vx_0が変化する。
【０１６６】
時刻t30において、直前のＰ相の読み出し時におけるゲインと同じゲインｂでのＡＤ変換処理が開始される。この場合においても、直前のＰ相の読み出し時と同様に、参照信号Vslopがゲインｂの初期値SLP_ini_bになったところで、ＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopを発生させる。
【０１６７】
量子化ステップの概念に基づき、画素電圧のどの電圧までを大きいゲインｂで読むのかが予め決められており、その電圧までのカウント分だけカウントが行われる。図５の例においては、画素電圧Vx_0はゲインｂでの全カウント値Dsig_bよりも電圧レベルが大きいため、参照信号Vslopは画素電圧Vx_0と一致せず、時刻t32まで、全カウント分のカウントアップが行われている。このためコンパレート出力VCOは反転しない。この場合、後述するように、より小さいゲインａでの読み出しがさらに行われるので、予め決められた閾値の電圧が、ゲイン切り替え点となる。
【０１６８】
以上により、Ｄ相のゲインｂでのＡＤ変換処理が行われたことになる。ただし、このとき得られるカウント値Dsig_bは、画素電圧Vx_0が参照信号Vslopと一致しない状態の値なので、画素データレベルを表していない。
【０１６９】
カウント動作終了直後の時刻t34において、ＡＤ変換制御部２０Ａは、ラッチ部５０１のラッチ信号VCOHLをアクティブＨにする。これにより、ラッチ部５０１は、電圧比較部２５２のコンパレート出力VCOをラッチする。いまの場合、コンパレート出力VCOが反転していないことが記憶される。
【０１７０】
時刻t36において、ＡＤ変換制御部２０Ａは、ラッチ部５１３にスルー信号ＲＴを出力する。いまラッチ部５０１の出力Vrstは、電圧比較部２５２のコンパレート出力VCOが反転していないことを表している。そこで時刻t14においてラッチ部５１３に保持された、ゲインａの画素リセットレベルのカウント値Drst_aがフリップフロップ５１１に強制的に設定される。
【０１７１】
時刻t40において、ゲインａでのＡＤ変換処理が開始される。この場合においても、最初のゲインａでのＰ相の読み出し時と同様に、ランプ電圧がゲインａの初期値SLP_ini_ａになったところで、ＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、初期値SLP_ini_aの電圧からゲインaの参照信号Vslopを発生させる。
【０１７２】
時刻t42において、参照信号Vslopが画素電圧Vx_0と一致し、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転するまでカウントアップされる。これによりゲインａで画素データレベルVrst_ａがカウント値DsigとしてＡＤ変換されたことになる。このカウント値Dsigが、最終的に出力されるカウント値となる。
【０１７３】
ゲインａでカウントダウンされた画素リセットレベルDrst_aからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインａでの画素リセットレベルと画素データレベルの差分電圧のＡＤ変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。
【０１７４】
また、画素リセットレベルのカウント値Drst_aと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインａであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。
【０１７５】
一方、図６は、図５と同じＡＤ変換動作において、時刻t30から開始された画素データレベルの読み出し時の画素電圧Vx_0の値が小さく、ゲインｂの読み出し領域内の大きさであった場合の例を表している。
【０１７６】
図６の例の場合、時刻t30において、ゲインｂでのＡＤ変換処理が開始される。この場合においても、直前のＰ相の読み出し時と同様に、参照信号Vslopがゲインｂの初期値SLP_ini_bになったところで、ＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopを発生させる。
【０１７７】
時刻t32において、参照信号Vslopが画素電圧Vx_0と一致するので、そのときから所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転し、カウントは停止する。これによりゲインｂで画素データレベルVsigがカウント値DsigとしてＡＤ変換されたことになる。
【０１７８】
ゲインｂでカウントダウンされた画素リセットレベルのカウント値Drst_bからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインｂでの画素リセットレベルと画素データレベルの差分電圧のＡＤ変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。
【０１７９】
次に時刻t34においてラッチ信号VCOHLがアクティブＨとされ、電圧比較部２５２のコンパレート出力VCOがラッチ部５０１に保持される。電圧比較部２５２のコンパレート出力VCOは反転しているので、ラッチ部５０１の出力Vrstも反転する。
【０１８０】
ラッチ部５０１の出力Vrstが反転すると、クロック/クリア制御部５０２は、カウントクロックCKOをそのままカウントクロックCINとして出力するのを停止する。これにより、カウント動作は行われず、その後の時刻t36におけるラッチ部５１３のスルー信号ＲＴは実質的に無効化され、時刻t32で保持されたカウント値はそのまま維持される。つまり時刻t40から時刻t42におけるゲインａでのＡＤ変換読み出しのカウント動作は実行されない。
【０１８１】
結果的に時刻t32で保持されたＡＤ変換のカウント値Dsigが最終的なCDS読み出し値となる。このより大きいゲインｂでの読み出しに関しては、画素リセット信号の読み出し時間と画素データ信号の読み出しタイミングが隣接しており、CDSのカットオフ周波数特性によりノイズ除去効果が期待できる。
【０１８２】
また、画素リセットレベルのカウント値Drst_bと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインｂであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。
【０１８３】
図５と図６を比較して明らかなように、本技術では、明るい画素は図５に示されるように、大きいゲインでＡＤ変換が行われ、暗い画素は図６に示されるように、小さいゲインでＡＤ変換が行われる。
【０１８４】
図５と図６の例の、その他の効果を挙げると次のようになる。
【０１８５】
１  アナログCDSに比べて、高ゲイン読み出しのサンプリング周波数を上げたデジタルCDSでＡＤ変換を行うために、ノイズ除去の効果が高い。
２  低ゲイン読み出しでのCDSについては、信号読み出しのゲイン切り替え点を背景ノイズが無視できる様な領域で設定しているために、CDSにおけるノイズ除去効果が低いサンプリング周波数であっても問題がない。
３  読み出しゲインの設定方法は、背景ノイズと光ショットノイズの関係から最適な量子化ステップおよびゲイン切り替えポイントが設定される。一方、従来の方式ではそのセンサに実装されるＡＤ変換器のビット幅のフルカウント値が画素飽和信号量をカバーできるような量子化ステップを、そのセンサの0dBゲインとして設定している。よって本方式の低ゲイン側の量子化ステップは、従来の方式の0dBゲインよりも量子化ステップが粗く設定されるので、低ゲイン側のフルカウント値は従来方式のフルカウント値よりも小さくなる。これによりＡＤ変換の総カウント値を削減することが可能であり、ＡＤ変換時間および消費電力は軽減される。
４  高ゲイン読み出しカウントは、光ショットノイズと背景ノイズの関係によりゲイン切り替えポイントが設定されるが、そのカウント値は低く抑えられる。低ゲインのカウント値については上述のとおりカウント値は小さい。更にコンパレータ反転信号を後段回路に送り、後段回路にてゲインによるデータの重みの違いを合わせる処理をする場合、ＡＤ変換器ではそれぞれのゲインでの読み出しカウント値のビット幅を保障していれば良い。即ちＡＤ変換器のビット数は本方式が画素信号量をＡＤ変換して表現可能なビット幅よりも少ないビット幅に抑えられるということになる。これによりＡＤ変換器の回路部品の数を少なく抑えることが可能である。
５  従来方式では、被写体が明るい箇所と暗い箇所が混在していた場合、暗いところを撮像したい場合には高ゲインで読み出しを行うために明るいところは白く飛んでしまっていた。逆に明るいところを撮像したい場合には、暗いところは階調がとれず黒つぶれしてしまった。ところが、本方式は暗い場所は高ゲイン読み出しで行い、明るい場所は低ゲインで読み出すことになり、暗い箇所も階調がとれ撮像可能でありながら、明るい箇所も読み出せるために読み出しレンジも広くカバーできることになる。つまり、今まで必要としたゲインの設定が不要となる。
【０１８６】
図７は、ゲインａでの読み出しの際にカウント動作するカウント最小分解能を、ゲインａとゲインｂの比で乗算したものでカウントした例を示す。すなわち、図５と図６の実施の形態では、ゲインａとゲインｂのカウントの最小分解能は１であった。つまり、単位時間当たりの電圧の変化、すなわち１カウント当たりの電位差は１であった。その結果、ゲインａでの読み出し結果だった場合、水平転送後にＡＤ変換結果のカウント値をゲイン比ｂ／ａ倍して補正を加える必要がある。このため、例えば後述する図１６に示されるように補正部３０１を設けることができる。しかしながら、図７の実施の形態のように、カウント自体をゲイン比倍でカウントすれば、水平転送後の処理は不要になり、構成を簡略化することができる。つまり、図７のカウント値Drst_aは、図５と図６のカウント値Drst_aのｂ／ａ倍の値であり、図７のカウント値Dsigは、図５のカウント値Dsigのｂ／ａ倍の値である。
【０１８７】
図８は、ＡＤ変換動作の異なる方式の実施の形態を示す。この方式では、まずゲインｂでの画素リセットレベルと画素データレベルの読み出しからなるCDS読み出しが行われる。この例では、ゲインｂでの時刻t10からの読み出しで、カウントダウンにより画素リセットレベルVrst_b のカウント値Drst_bが得られる。
【０１８８】
そして、時刻t16においてカウントモード制御信号UDCがアクティブＨにされ、カウントアップモードが設定される。時刻t20からの読み出しで、カウントアップにより画素データレベルのカウント値(Drst_b+Dsig_b)が得られる。ただし、画素データレベルの読み出し時の画素電圧Vx_0の値が大きく、画素電圧Vx_0と参照信号Vslopとは交叉していない。従って、この画素データレベルのカウント値(Drst_b+Dsig_b)は実際の画素データレベルに対応していない。
【０１８９】
そこで、画素データレベルの読み出しが行われた直後、時刻t24においてラッチ信号VCOHLがアクティブＨにされる。図８の例の場合、画素データレベルはゲインｂの全カウント分の電圧に達しておらず、電圧比較部２５２のコンパレート出力VCOは反転せず、ラッチ部５０１内のデータもそのままである。そして、時刻t26において、カウンタのリセット信号CLOをアクティブＨにすることにより、カウント値が０にクリアされる。
【０１９０】
次にゲインａでの画素データレベルの読み出しと画素リセットレベルの読み出しが行われる。時刻t30において初期値SLP_ini_aの電圧からゲインａの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値(Drst_a+Dsig)が得られる。
【０１９１】
さらに、時刻t33において画素リセットが行なわれ、画素電圧Vx_0は画素リセットレベルＳrstとなる。時刻t36でカウントモード制御信号UDCがインアクティブＬにされ、カウントダウンモードが設定される。時刻t40において初期値SLP_ini_aの電圧からゲインａの参照信号Vslopが発生され、画素リセットレベルＳrstと比較される。時刻t42において電圧比較部２５２のコンパレート出力VCOが反転したところでカウントダウン動作は停止する。カウント値(Drst_a+Dsig)から画素リセットレベルのカウント値Drst_aの分だけカウントダウンされるので、カウント値Dsigが得られる。
【０１９２】
ゲインｂでのＡＤ変換結果は時刻t26においてクリアされており、ゲインａでの画素データ信号と画素リセット信号の差分カウントDsigが最終的なカウント値となる。
【０１９３】
図９は、図８と同じＡＤ変換動作において、時刻t20から開始されたゲインｂでの画素データレベルが小さく、ゲインｂの読み出し領域内であった場合の例を表している。時刻t20において初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値(Drst_b+Dsig)が得られる。
【０１９４】
さらに時刻t24においてラッチ信号VCOHLがアクティブＨにされ、ラッチ部５０１内のデータは反転する。これにより、カウンタのクリア信号CLO、カウンタクロック信号はゲートされる。よって、時刻t26において、カウンタのクリア信号CLOはアクティブＨにされるが、カウント値としてはゲインｂのCDS結果Dsigが保持される。更にその後のゲインａでの画素データ信号および画素リセット信号の読み出しカウント動作も停止され、結果的にゲインｂのCDS結果が出力される。
【０１９５】
図８と図９の方式は、図５と図６の実施の形態で必要であった低ゲイン（つまりゲインａ）の画素リセットレベルの読み出し結果を記憶するラッチ部５１３が不要であり、回路部品の増加を低く抑えられる方式となる。
【０１９６】
低ゲインの読み出しでは、画素リセットレベルの読み出しと画素データレベルの読み出しとの間に、画素リセット（図８の時刻t33における画素リセット）があるためにkTCノイズ（すなわち画素リセットノイズ）がCDSによってキャンセルされないため残存するが、信号レベルが比較的高い領域から読み出し結果が使用されるためにノイズ成分は目立たない。
【０１９７】
図１０は、図８と図９の読み出し方式におけるカウント実行部５０３の構成例を示すブロック図である。この構成は、図４に示されるカウント実行部５０３におけるラッチ部５１３を省略した構成であり、その他の構成は、図４に示されるカウント実行部５０３と同様である。
【０１９８】
すなわち、図５乃至図７の読み出し方式の場合、ゲインａのＰ相とＤ相の読み出しの間に、ゲインｂのＰ相とＤ相の読み出しが行われるので、ゲインａのＰ相の読み出しの結果を、Ｄ相の読み出しの時まで保持しておく必要がある。このためラッチ部５１３が必要となる。
【０１９９】
それに対して、図８と図９の読み出し方式の場合、ゲインｂのＰ相の読み出しに続いてＤ相の読み出しが行われ、ゲインａのＰ相の読み出しに続いてＤ相の読み出しが行われる。従って、ラッチ部５１３が不要となる。
【０２００】
従って、図１０のカウント実行部５０３は、図４に示される場合より、構成が簡略化され、低コストにすることができる。
【０２０１】
図１１は、さらに別のＡＤ変換動作方式の実施の形態を示す。この実施の形態においては、まず時刻t10，t20において、ゲインｂでのCDS読み出しが行なわれる。
【０２０２】
すなわち、時刻t10において初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopが発生される。時刻t12において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントダウン動作は停止する。これによりカウント値Drst_bが得られる。
【０２０３】
さらに時刻t14〜t18の期間において、垂直駆動回路１４ｂは、画素転送信号TRGをアクティブＨにする。これにより画素光信号量に応じた電圧分(Vsig)だけ画素電圧Vx_0が変化する。時刻t20において初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx_0と一致する前に最大値に達したので、カウントアップ動作は停止する。これによりカウント値(Drst_b+Dsig_b)が得られる。ただし、電圧比較部２５２のコンパレート出力VCOは反転しておらず、このカウント値(Drst_b+Dsig_b)は、画素データレベルに対応していない。
【０２０４】
次に時刻t24において、ラッチ信号VCOHLがアクティブＨにされ、電圧比較部２５２のコンパレート出力VCOがラッチされる。この場合、コンパレート出力VCOは反転していないため、ラッチ部５０１内のデータも反転せず、時刻t26におけるカウンタクリアCLOにより、カウント値は０にクリアされる。
【０２０５】
次にゲインａで画素データレベルを読み出す処理が実行される。時刻t30において初期値SLP_ini_aの電圧からゲインａの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントアップ動作は停止する。これによりカウント値（Drst_a＋Dsig）が得られる。
【０２０６】
水平駆動回路１２ｂによるＡＤ変換結果の水平転送後、予めラインバッファなどに記憶された水平方向の光学的黒レベル（OPB（Optical Black）領域）のデータが画素リセットレベルとして補正部３０１によりＡＤ変換結果から減算され、擬似的にCDSが行なわれる。つまり、光学的黒レベルの値Ｖobは、画素リセットレベルDrst_aの値とほぼ等しいので、補正部３０１が有するラインバッファに記憶されている光学的黒レベルの値Ｖobをカウント値（Drst_a＋Dsig）から減算することで、擬似的にCDSを行うことができる。なおその場合、ゲインａでの読み出しと判別できる様に、電圧比較部２５２のコンパレート出力VCOのラッチデータも水平転送され、それが反転しているときOPBデータと減算処理が行なわれる。
【０２０７】
水平ＯＰＢを代用する場合は、１フレーム期間中に水平ＯＰＢ領域をゲインを変えた読み出しが可能な機能を追加し、ゲインｂのデータだけでなく、ゲインａのデータも必要であり、ゲインｂおよびゲインａの読み出しができるようにする。
【０２０８】
ＯＰＢ領域のゲインｂおよびゲインａでの読み出しを行うために、次のような方法が考えられる。
【０２０９】
例えばＯＰＢ領域のゲインｂでの読み出しは、図１１に示されるように行い、ＯＰＢ領域のゲインａでの読み出しは、次の図１２に示されるように行うことができる。
【０２１０】
図１２の例においては、時刻t1に画素リセット信号RSTをアクティブＨにすることで、読み出し画素がリセットされ、画素電圧Vx_0が画素リセットレベルＳrstになる。時刻t14に画素転送信号TRGがアクティブＨとされ、画素電圧Vx_0が画素リセットレベルＳrstから画素データレベルVsigに変化する。
【０２１１】
時刻t30においてゲインｂの初期値SLP_ini_aの電圧からゲインａの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx_0と一致し、所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転するまでカウントアップされる。これによりゲインａで画素データレベルVsigがカウント値DsigとしてＡＤ変換されたことになる。このカウント値Dsigが、ＯＰＢ領域のゲインａでの読み出し結果となる。
【０２１２】
また、ＯＰＢ領域のゲインａおよびゲインｂでの読み出しを行うために、図１１に示されるような読み出しをして、ゲインａでのＯＰＢ領域でのカウント値を得る場合には、ゲインｂでのコンパレート出力VCOの反転を無視して、ゲインａでの画素データレベルVsigの読み出しを行う方法が考えられる。図１３は、この場合の例を表している。
【０２１３】
図１３の例においては、時刻t1に画素リセット信号RSTをアクティブＨにすることで、読み出し画素がリセットされ、画素電圧Vx_0が画素リセットレベルＳrstになる。時刻t10においてゲインｂの初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopが発生される。時刻t12において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントダウン動作は停止する。これによりカウント値Drst_bが得られる。
【０２１４】
時刻t14に画素転送信号TRGがアクティブＨとされ、画素電圧Vx_0が画素リセットレベルＳrstから画素データレベルVsigに変化する。
【０２１５】
さらに時刻t20においてゲインｂの初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopが発生される。時刻t22において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントアップ動作は停止する。ゲインｂでカウントダウンされた画素リセットレベルDrst_bからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインｂでの画素リセットレベルと画素データレベルの差分電圧のＡＤ変換、つまり同一ゲインでのCDSを行った値になる。
【０２１６】
ただし後述するように、この例では、このカウント値は利用されない。すなわち、次に時刻t26において、カウンタのリセット信号CLOをアクティブＨにすることにより、カウント値が０にクリアされる。
【０２１７】
その後、時刻t30においてゲインａの初期値SLP_ini_aの電圧からゲインａの参照信号Vslopが発生される。時刻t32において、参照信号Vslopが画素電圧Vx_0と一致するので電圧比較部２５２のコンパレート出力VCOは反転し、カウントアップ動作は停止する。リセットされたレベル０からカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインａでの画素リセットレベルのＡＤ変換値になる。
【０２１８】
図１４は、図１１と同じＡＤ変換動作において、時刻t20から開始されたゲインｂでの画素信号の読み出しレベルが小さく、ゲインｂの読み出し領域内であった場合の例を表している。この場合、最終的なＡＤ変換の結果はゲインｂでのCDS読み出し結果となる。
【０２１９】
すなわち、時刻t20において、ゲインｂでの画素データレベルのＡＤ変換処理が開始される。この場合においても、直前の画素リセットレベルの読み出し時と同様に、参照信号Vslopがゲインｂの初期値SLP_ini_bになったところで、ＡＤ変換制御部２０Ａは、ゲイン変更指示信号CHNGを参照信号生成部２７に出力し、初期値SLP_ini_bの電圧からゲインｂの参照信号Vslopを発生させる。
【０２２０】
時刻t22において、参照信号Vslopが画素電圧Vx_0と一致するので、そのときから所定のコンパレータ出力遅延時間を経てコンパレート出力VCOが反転し、カウントは停止する。これによりゲインｂで画素データレベルVsigがカウント値DsigとしてＡＤ変換されたことになる。
【０２２１】
ゲインｂでカウントダウンされた画素リセットレベルDrst_bからカウントアップが開始されるので、最終的なカウント値Dsigは、ゲインｂでの画素リセットレベルと画素データレベルの差分電圧のＡＤ変換、つまり同一ゲインでのCDSを行った値になる。その結果、固定パターンノイズ、リセットノイズといったノイズ信号成分を取り除くことができる。
【０２２２】
また、画素リセットレベルのカウント値Drst_bと、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインｂであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。
【０２２３】
次に時刻t24においてラッチ信号VCOHLがアクティブＨとされ、電圧比較部２５２のコンパレート出力VCOがラッチ部５０１に保持される。電圧比較部２５２のコンパレート出力VCOは反転しているので、ラッチ部５０１の出力Vrstも反転する。
【０２２４】
これにより、カウンタのクリア信号CLO、カウンタクロック信号はゲートされる。よって、時刻t26において、カウンタのクリア信号CLOはアクティブＨにされるが、無効化され、カウント値としてはゲインｂのCDS結果Dsigが保持される。
【０２２５】
さらにカウントクロックもゲートされるために、時刻t30から時刻t32におけるゲインａでのＡＤ変換読み出しのカウント動作も停止され、カウント値は保持される。
【０２２６】
結果的に時刻t22で保持されたＡＤ変換のカウント値Dsigが最終的なCDS読み出し値となる。このゲインｂでの読み出しに関しては、画素リセット信号の読み出し時間と画素データ信号の読み出し時間が隣接しており、CDSのカットオフ周波数特性によりノイズ除去効果が期待できる。
【０２２７】
また、画素リセットレベルDrst_bのカウント時と、画素データレベルのカウント値Dsigのカウント時のゲインは、いずれもゲインｂであるから、コンパレータ出力遅延時間は同じである。従って、CDS処理によりコンパレータ出力遅延時間は相殺される。また参照信号Vslop発生直後の傾きの鈍りによる影響も、CDS処理により相殺される。
【０２２８】
図１１における場合と同様に、電圧比較部２５２のコンパレート出力VCOのラッチデータが水平転送される。しかし、この例の場合、コンパレート出力VCOのラッチデータは反転していないので、OPBデータの減算処理は行われない。
【０２２９】
図１１と図１４の例の場合、カウント実行部５０３は、図１０に示される構成（すなわち、ラッチ部５１３を有しない構成）となる。
【０２３０】
図１１と図１４の方式は、低ゲインの画素リセットレベルの読み出しがない代わりに水平OPB画素を低ゲインで読み出し、その結果を各列の低ゲインの画素データレベルカウント値から差し引くことでＣＤＳを行なう方式である。このため、１Ｈ毎に低ゲインの画素リセットレベルを読み出す必要が無いので、全画素を読むための総読み出し時間を短縮することができる。ただし、後段に低ゲイン読み出しでの水平OPB読み出し結果を記憶するラインバッファが必要となる。また、１フレーム毎に、水平ＯＰＢ領域をゲインを変えて読み出し、ラインバッファに記憶しておく必要がある。
【０２３１】
また水平OPBとの差分により、画素のVthばらつき成分（すなわち、トランジスタのランダムばらつき成分）やkTCノイズ成分がＣＤＳによりキャンセルできないが、信号レベルが比較的高い領域からデータが使用されるために画質的には目立たない。
【０２３２】
図１５は、ゲインの違う読み出しを３回行った場合を説明するタイミングチャートである。最初に、ゲインａ，ｂ，ｃでＰ相の読み出しが行われ、次にゲインｃ，ｂ，ａでＤ相の読み出しが行われる。
【０２３３】
ゲインａ，ｂ，ｃでの読み出しのうち、どのゲインでのデータを使用するかは、Ｄ相の電圧比較部２５２の反転の有無により判断される。すなわち、直前のＤ相結果（結果的にはCDSの結果）を使用するか、カウント値をクリアして、次のゲインの読み出しをカウントするかの判断を行なえば、２種類以上のゲインでの読み出しが可能である。他の読み出し方法についても同様に適用できる。
【０２３４】
図１５の例の場合、カウント実行部５０３は、図４に示される構成（すなわち、ラッチ部５１３を有する構成）となる。
【０２３５】
図１５の方式は、３種類のゲインで読み出す方式である。これと同じ様にゲインの異なる読み出しを増やすことで４以上の複数のゲインでの読み出しも可能である。これにより量子化ステップの最適化がさらに進み、色再現などの効果を上げることができる。
【０２３６】
＜撮像装置＞
【０２３７】
図１６は、上述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。
【０２３８】
上述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、信号成分Ｖsig の大きさに合わせて、参照信号Ｖslopの傾きを変化させるとともに、参照信号Ｖslopの傾き変化に合わせてカウンタの分周動作を変化させる（より高速にしていく）。さらに、分周動作を変化させる際には、下位ビット出力を順次無効にして残りの上位ビット出力の分周動作のみを変化させる仕組みを採ることができる。これにより、参照信号Ｖslopの傾き変化に伴うＡＤ変換結果に対する補正を要することなく、また実質的な変換精度を損なうことなく、ＡＤ変換を高速に実現できるようになる。
【０２３９】
この際、参照信号Ｖslopの傾き変化点や傾きの大きさの制御、並びに傾き変化を相殺するためのカウンタの分周速度の高速化の制御は、外部の主制御部において任意に指定できるようにする。すなわち、光ショットノイズと量子化ノイズとの関係に基づいてより高精度を求めるか高速性を求めるかといった目的に応じたモード切替指示を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。
【０２４０】
具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２、および光学ローパスフィルタ８０４を備える。また、例えばＲ，Ｇ，Ｂの色フィルタがベイヤ配列とされている色フィルタ群８１２、画素アレイ部１０、および画素アレイ部１０を駆動する駆動制御部７を備える。さらに、画素アレイ部１０から出力された画素信号に対してCDS処理やＡＤ変換処理などを施すカラム処理部２６、カラム処理部２６に参照信号Ｖslopを供給する参照信号生成部２７、水平転送されてきたカウント値をゲイン倍に補正したり、光学的黒レベルのデータを画素データレベルのカウント値から減算処理する補正部３０１、およびカラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。
【０２４１】
光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。
【０２４２】
カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。
【０２４３】
撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２を有する。また、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０を有する。
【０２４４】
また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。
【０２４５】
色信号処理部８３０は、図示を省略するが、例えば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。
【０２４６】
ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。
【０２４７】
輝度信号処理部８４０は、図示を省略するが、例えば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部を有する。また、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。
【０２４８】
エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。
【０２４９】
エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を省略したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。
【０２５０】
本実施の形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２を有する。また読出専用の記憶部であるＲＯＭ（ReＡＤ Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６、図示を省略したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
【０２５１】
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
【０２５２】
また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。例えば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。
【０２５３】
カメラ制御部９００は、システム全体を制御するものであり、特に上述のＡＤ変換処理の高速化との関係においては、参照信号生成部２７における参照信号Ｖslopの傾き変化制御やカウンタ部２５４における分周速度制御のための各種の制御パルスのオン／オフタイミングを調整する機能を有している。
【０２５４】
ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。
【０２５５】
ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
【０２５６】
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。例えば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
【０２５７】
記録媒体９２４は、例えば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のために利用される。また参照信号生成部２７における参照信号Ｖslopの傾き変化制御やカウンタ部２５４における分周速度制御のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
【０２５８】
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
【０２５９】
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。
【０２６０】
また、撮像装置８は、画素アレイ部１０、駆動制御部７、カラム処理部２６、参照信号生成部２７、カメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で図示されている。この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
【０２６１】
上述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（CDS）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
【０２６２】
または、図示を省略するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０もモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。
【０２６３】
また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。
【０２６４】
このような撮像装置８は、「撮像」を行なうための、例えば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０２６５】
このような構成の撮像装置８においては、上述の固体撮像装置１の全ての機能を包含して構成されており、上述の固体撮像装置１の基本的な構成および動作と同様とすることができる。また、参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なう仕組みを採ることで、参照信号Ｖslopの傾き変化に伴うＡＤ変換結果に対する補正を要することなく、また実質的な変換精度を損なうことなく、ＡＤ変換を高速に実現できる。
【０２６６】
例えば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得する、あるいは更新してもよい。
【０２６７】
記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、上記実施の形態で説明した固体撮像装置１（特に参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうＡＤ変換高速化処理に関わる機能）における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。例えば、参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうＡＤ変換高速化処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるソフトウェアは、固体撮像装置１について説明したＡＤ変換高速化処理と同様に、ＡＤ変換処理の高速化を実現するための制御パルス設定機能をソフトウェアとして備える。
【０２６８】
ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。例えばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいて制御パルス設定処理を実行することにより、参照信号Ｖslopの傾き変化とカウンタ分周速度変化とを連動させた制御を行なうことでＡＤ変換処理を高速化する機能をソフトウェア的に実現することができる。
【０２６９】
以上、本技術について実施の形態を用いて説明したが、本技術の技術的範囲は上記実施の形態に記載の範囲には限定されない。技術の要旨を逸脱しない範囲で上記実施の形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本技術の技術的範囲に含まれる。
【０２７０】
また、上記の実施の形態は、クレーム（請求項）に係る技術を限定するものではなく、また実施の形態の中で説明されている特徴の組合せの全てが技術の解決手段に必須であるとは限らない。上述した実施の形態には種々の段階の技術が含まれており、開示される複数の構成要件における適宜の組合せにより種々の技術を抽出できる。実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が技術として抽出され得る。
【０２７１】
＜その他＞
【０２７２】
本技術は、以下のような構成もとることができる。
【０２７３】
（１）
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、
前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、
前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部と
を備える固体撮像装置。
（２）
前記比較部の比較の結果を保持する保持部をさらに備え、
前記カウント部は、保持された前記比較結果に基づいて、先に得られるカウント値と後に得られるカウント値を選択する
前記（１）に記載の固体撮像装置。
（３）
前記生成部は、前記画素リセットレベル読み出し時においては、第１の初期値から前記第１のゲインの第１の参照信号と第２の初期値から前記第２のゲインの第２の参照信号を生成し、前記画素データレベル読み出し時においては、前記第１の初期値から前記第１のゲインの第３の参照信号と前記第２の初期値から前記第２のゲインの第４の参照信号を生成する
前記（１）または（２）に記載の固体撮像装置。
（４）
前記カウント部は、前記第１のゲインの一方の前記参照信号と他方の前記参照信号との間に、前記第２の参照信号が生成される場合、前記第１のゲインの一方の前記参照信号に基づく前記カウント値を保持し、他方の前記参照信号に基づくカウント時にカウント値の初期値とする
前記（１）、（２）または（３）に記載の固体撮像装置。
（５）
前記第１のゲインと前記第２のゲインのうち、大きい方の前記参照信号による前記画素リセットレベル読み出し時と前記画素データレベル読み出し時の前記カウント処理を隣接するタイミングで行う
前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記カウント部により選択された前記カウント値の前記ゲインに基づいて、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号の大きさによるデジタル値分解能の差を補正する補正部をさらに備える
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記カウント部は、前記第１のゲインと前記第２のゲインの比の分だけ倍にして前記カウントを行う
前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
前記生成部は、前記画素データレベル読み出し時においては、前記第１のゲインの前記参照信号と前記第２のゲインの前記参照信号のうちの一方の生成を省略して、他方だけを生成し、
生成された前記他方の参照信号に基づく前記カウント値から光学的黒レベルのデータが減算される
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成する生成部と、
前記アナログの画素信号のレベルと前記参照信号とを比較する比較部と、
前記比較部での比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得するカウント部と
を備える撮像装置。
（１０）
画素から得られるアナログの画素信号のレベルをデジタルデータに変換するための参照信号であって、第１のゲインの前記参照信号と、前記第１のゲインと異なる第２のゲインの前記参照信号を、画素リセットレベル読み出し時と画素データレベル読み出し時に生成し、
前記アナログの画素信号のレベルと前記参照信号とを比較し、
前記比較処理と並行してカウント処理を行ない、前記第１のゲインの前記参照信号または前記第２のゲインの前記参照信号の比較処理が完了した時点のカウント値を前記デジタルデータとして取得する
撮像方法。
【符号の説明】
【０２７４】
１  固体撮像装置，３  単位画素，１０  画素アレイ部，１２  水平走査回路，１４  垂直走査回路，１５  行制御線，１８  水平信号線，１９  垂直信号線，２０  通信・タイミング制御部，２４  読出電流源部，２５  カラムＡＤ回路，２６  カラム処理部，２７  参照信号生成部，２７ＡＤＡ変換回路，２８  出力回路，３２  電荷生成部，２５２  電圧比較部，２５４  カウンタ部，２５６  データ記憶部，５０１  ラッチ部，５０２  クロック/クリア制御部，５０３  カウント実行部，５１１  フリップフロップ，５１２  データ保持部，５１３  ラッチ部，５１４  カウントモード切替部，５１５  カウントクロック切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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