(57)【要約】【課題】耐圧及びスイッチング速度が向上した半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、第１導電型の半導体基板の第１主面に、半導体基板と比べて不純物濃度が低い第１導電型の第１半導体領域を形成する工程と、開口部を有した第１のマスキングを第１半導体領域の表面領域に施す工程と、開口部から第１半導体領域に不純物を導入して、第１半導体領域とＰＮ接合する第２導電型の第２半導体領域を形成した後、第１のマスキングを除去する工程と、電気的なコンタクト領域となる第１半導体領域及び第２半導体領域の少なくとも一部領域を覆う第２のマスキングを施し、第１半導体領域の表面に絶縁層を形成した後、第２のマスキングを除去する工程と、少なくともコンタクト領域の第１半導体領域及び第２半導体領域と接触する第１電極を形成する工程と、半導体基板の第２主面に第２電極を形成する工程とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１主面に、前記半導体基板と比べて不純物濃度が低い第１導電型の第１半導体領域を形成する工程と、
開口部を有した第１のマスキングを前記第１半導体領域の表面領域に施す工程と、
前記開口部から前記第１半導体領域に不純物を導入して、前記第１半導体領域とＰＮ接合する第２導電型の第２半導体領域を形成した後、前記第１のマスキングを除去する工程と、
電気的なコンタクト領域となる前記第１半導体領域及び前記第２半導体領域の少なくとも一部領域を覆う第２のマスキングを施し、前記第１半導体領域の表面に絶縁層を形成した後、前記第２のマスキングを除去する工程と、
少なくとも前記コンタクト領域の前記第１半導体領域及び前記第２半導体領域と接触する第１電極を形成する工程と、
前記半導体基板の第２主面に第２電極を形成する工程と、を有し、
前記開口部は、間隔を空けて列をなした複数の第１領域と、前記複数の第１領域の各終端を相互に接続する第２領域とから構成された第２領域と、から構成された形状であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体装置の耐圧とスイッチング速度の向上に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイやプラズマディスプレイ等のフラットパネルディスプレイや電源装置等に用いられる半導体装置には、高耐圧及びスイッチング速度の高速化が強く求められている。特許文献１に開示されている半導体素子は、当該要望に応えるため、ｐｎダイオードとショトキーダイオードを１チップ内に並列に配置したＭＰＳ（Merged Pin/Schottky Diode）構造を有する。
【０００３】
図５は、特許文献１に開示された半導体素子の上面図である。また、図６は、図５に示す半導体素子のＡ−Ａ線断面図である。但し、図６にはアノード電極１３が形成されている。図５及び図６に示す半導体素子１では、Ｎ＋型シリコン層１１上に形成されたＮ型シリコン領域１２の表面領域に、Ｐ＋型シリコン領域１５が島状に複数等間隔に形成されている。Ｐ＋型シリコン領域１５の最外周に位置するＰ＋型シリコン領域１５ａを含むＮ型シリコン領域１２の上部には開口１６ａを有する絶縁膜１６が形成されている。さらに、図６に示すように、絶縁膜１６の開口１６ａから露出したＮ型シリコン領域１２及びＰ＋型シリコン領域１５、並びに、絶縁膜１６上にはアノード電極１３が設けられ、Ｎ＋型シリコン層１１の下面、すなわちアノード電極１３の反対面にはカソード電極１４が設けられている。
【０００４】
半導体素子１では、Ｐ＋型シリコン領域１５の最外周に位置するＰ＋型シリコン領域１５ａの上部に絶縁膜１６が形成されているため、アノード電極１３はＰ＋型シリコン領域１５ａと接触していない。また、Ｐ＋型シリコン領域１５は、逆電圧印加時に図７に示す実質的に一体化した空乏層３０を形成するよう配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２４６６１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記説明した半導体素子１では、逆電圧印加時に島状のＰ＋型シリコン層１５とＮ型シリコン領域１２との間のＰＮ接合により形成される空乏層が互いに連結して実質的に一体化した、いわゆるピンチオフ状態になる。このとき、隣り合うＰ＋型シリコン領域１５から拡がる空乏層が重なり合う領域が不連続な状態となり、連続な状態に拡がる空乏層に比べて耐圧が低下してしまう。また、島状のＰ＋型シリコン領域１５から拡がる空乏層は所定の大きな曲率を有するが、逆電圧印加時にはその曲率が生じた部分に電界が集中して耐圧低下を招いてしまう。
【０００７】
本発明の目的は、耐圧及びスイッチング速度が向上した半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、第１導電型の半導体基板の第１主面に、前記半導体基板と比べて不純物濃度が低い第１導電型の第１半導体領域を形成する工程と、開口部を有した第１のマスキングを前記第１半導体領域の表面領域に施す工程と、前記開口部から前記第１半導体領域に不純物を導入して、前記第１半導体領域とＰＮ接合する第２導電型の第２半導体領域を形成した後、前記第１のマスキングを除去する工程と、電気的なコンタクト領域となる前記第１半導体領域及び前記第２半導体領域の少なくとも一部領域を覆う第２のマスキングを施し、前記第１半導体領域の表面に絶縁層を形成した後、前記第２のマスキングを除去する工程と、少なくとも前記コンタクト領域の前記第１半導体領域及び前記第２半導体領域と接触する第１電極を形成する工程と、前記半導体基板の第２主面に第２電極を形成する工程と、を有し、前記開口部は、間隔を空けて列をなした複数の第１領域と、前記複数の第１領域の各終端を相互に接続する第２領域とから構成された第２領域と、から構成された形状である半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、上面視方向の第２半導体領域が、間隔を空けて列をなした複数の第１領域と、当該複数の第１領域の各終端を相互に接続する第２領域とから構成された形状であるため、半導体装置に逆電圧を印加したとき第２半導体領域から拡がる空乏層の曲率が小さくなる。空乏層の曲率が小さければ、曲率が生じた部分に集中する電界を低減できるため、耐圧低下を防止することができる。
【００１０】
また、空乏層の曲率が小さいため、逆電圧印加時に実質的に一体化する隣り合う第２半導体領域から拡がる空乏層の重なり合う領域がほぼ連続状態となり、半導体基板の理論耐圧に近づき、耐圧が向上する。その結果、半導体基板の比抵抗を小さくすることができるため、半導体装置のスイッチング特性及びアバランシェ特性が向上し、かつ、半導体装置の順方向特性を改善される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態の半導体装置の上面図
【図２】図１に示す半導体装置のＸ−Ｘ線断面図
【図３】図１に示す半導体装置のＹ−Ｙ線断面図
【図４】図１に示した半導体装置の製造方法の工程フローに沿った断面図
【図５】特許文献１に開示された半導体素子の上面図
【図６】図５に示す半導体素子のＡ−Ａ線断面図
【図７】逆電圧印加時に空乏層が形成された図５に示す半導体素子のＡ−Ａ線断面図
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照して説明する。
【００１３】
図１は、一実施形態の半導体装置の上面図である。図２は、図１に示す半導体装置のＸ−Ｘ線断面図である。図３は、図１に示す半導体装置のＹ−Ｙ線断面図である。図１〜図３に示した一実施形態の半導体装置は、Ｎ型半導体基板１０１の上面に、Ｎ型半導体基板１０１と比べて不純物濃度が低い低濃度Ｎ型半導体領域１０２が形成され、低濃度Ｎ型半導体領域１０２の表面領域の一部にＰ型半導体領域１０３が形成されている。Ｐ型半導体領域１０３と低濃度Ｎ型半導体領域１０２はＰＮ接合されている。
【００１４】
なお、本実施形態の半導体装置を３００Ｖ耐圧品とする場合、比抵抗値が１０ＭΩ・cm〜１５ＭΩ・cm程度のＮ型半導体基板１０１を用いる。また、低濃度Ｎ型半導体領域１０２は、エピタキシャル成長技術によりＮ型半導体基板１０１上に形成される。
【００１５】
図１に示すように、上面視方向のＰ型半導体領域１０３は、４本の矩形の浮島同士が等間隔で列をなし、その各々の終端が相互に接続された形状である。Ｐ型半導体領域１０３の低濃度Ｎ型半導体領域１０２内に拡がる深さは約５μｍ程度であり、浮島同士の間隔は５μｍ〜２０μｍである。なお、Ｐ型半導体領域１０３の形状は、この形状に限らず、上面視で円形や楕円形、多角形等の形状を有した複数の浮島の各終端が相互に接続された形状であっても良い。
【００１６】
本実施形態の半導体装置に逆電圧を印加するとＰ型半導体領域１０３から拡がった空乏層が互いに連結して実質的に一体化した、いわゆるピンチオフ状態になる。Ｐ型半導体領域１０３は、等間隔で列をなした複数本の浮島の各終端が相互に接続された形状であるため、逆電圧印加時にＰ型半導体領域１０３から拡がる空乏層の曲率を小さくすることができる。空乏層の曲率が小さければ、曲率が生じた部分に集中する電界を低減できるため、耐圧低下を防止することができる。なお、Ｐ型半導体領域１０３の角を構成する部分に丸みを付ければ、空乏層の曲率をさらに小さくすることができるため、耐圧低下をさらに防止することができる。
【００１７】
また、本実施形態では、Ｐ型半導体領域１０３の外周部分を含む、所定の幅を有した低濃度Ｎ型半導体領域１０２の外周領域上に、開口部１０４ａを有する絶縁層１０４が形成されている。絶縁層１０４は、シリコン酸化膜等によって形成されている。なお、本実施形態の説明では、絶縁層１０４の開口部１０４ａから露出した低濃度Ｎ型半導体領域１０２及びＰ型半導体領域１０３の一部領域を「コンタクト領域」という。
【００１８】
絶縁層１０４の開口部１０４ａから露出したコンタクト領域及び絶縁層１０４上にはアノード電極１０５が形成されている。アノード電極１０５は、コンタクト領域の低濃度Ｎ型半導体領域１０２及びＰ型半導体領域１０３と接触し、アルミニウム又はアルミニウムを主成分とした合金によって形成されている。互いに接触したアノード電極１０５と低濃度Ｎ型半導体領域１０２はショットキ接合され、互いに接触したアノード電極１０５とＰ型半導体領域１０３はオーミック接合された状態である。
【００１９】
Ｎ型半導体基板１０１の下面、すなわちアノード電極１０５の反対面には、Ｎ型半導体基板１０１とオーミック接合されたカソード電極１０６が形成されている。
【００２０】
次に、本実施形態の半導体装置の製造方法について説明する。図４は、図１に示した半導体装置の製造方法の工程フローに沿った断面図である。まず、Ｎ型半導体基板１０１の上面に、Ｎ型半導体基板１０１と比べて不純物濃度が低い低濃度Ｎ型半導体領域１０２をエピタキシャル成長法によって形成する（図４（ａ））。次に、等間隔で列をなした複数本の矩形の各終端が相互に接続された形状の開口部を有したマスキングを低濃度Ｎ型半導体領域２の表面に施した後、熱拡散法によって当該開口部へ不純物としてボロンを導入し、Ｐ型半導体領域１０３を浮島状態で形成した後、マスキングを除去する（図４（ｂ））。
【００２１】
なお、低濃度Ｎ型半導体領域１０２の表面に施すマスキングの開口部の角を構成する部分に所望の曲率（丸み）を設けることで、Ｐ型半導体領域１０３から拡がる空乏層の曲率を積極的に小さくすることができる。また、マスキングの開口部にボロンを導入する際にイオン注入法を用いれば、不純物の濃度や分布の制御が容易となる。
【００２２】
次に、上記説明したコンタクト領域となる低濃度Ｎ型半導体領域１０２及びＰ型半導体領域１０３の一部領域を覆うマスキングを施した後、絶縁層１０４としてシリコン酸化膜を形成した後、マスキングを除去する（図４（ｃ））。次に、少なくともコンタクト領域の低濃度Ｎ型半導体領域１０２とＰ型半導体領域１０３を被覆するようにアルミニウム又はアルミニウム合金を蒸着して、アノード電極１０５を形成する。さらに、Ｎ型半導体基板１０１の下面にオーミック接合可能な金属からなるカソード電極１０６を形成する（図４（ｄ））。その結果、アノード電極１０５と低濃度Ｎ型半導体領域１０２はショットキ接合され、アノード電極１０５とＰ型半導体領域１０３はオーミック接合される。
【００２３】
以上説明したように、本実施形態の半導体装置によれば、逆電圧印加時にＰ型半導体領域１０３から拡がる空乏層の曲率が小さいため、空乏層が連続的に広がりやすくなり、耐圧がウェハ素材の理論耐圧に近づく。その結果、ウェハ素材（Ｎ型半導体基板１０１）の比抵抗を小さくすることができるため、半導体装置のスイッチング特性とアバランシェ特性が向上し、かつ、半導体装置の順方向特性を改善することができる。
【００２４】
なお、Ｎ型半導体基板１０１の代わりにＰ型半導体基板、低濃度Ｎ型半導体領域１０２の代わりに低濃度Ｐ型半導体領域、Ｐ型半導体領域１０３の代わりにＮ型半導体領域としても良い。また、本実施形態では、Ｐ型半導体領域１０３の外周部分を含む低濃度Ｎ型半導体領域１０２の外周領域上に絶縁層１０４を形成しているが、Ｐ型半導体領域１０３の外周部分上に絶縁層１０４を形成しなくても良い。すなわち、Ｐ型半導体領域１０３の外周部分を含まない低濃度Ｎ型半導体領域１０２の外周領域上に絶縁層１０４を形成しても良い。
【産業上の利用可能性】
【００２５】
本発明に係る半導体装置の製造方法は、高耐圧及び優れたスイッチング特性の半導体装置の製造方法に関する技術として有用である。特に、ＭＰＳ（Merged pin/Schottky Diode）構造を採用したＦＲＤ（Fast Recovery Diode）に適する。
【符号の説明】
【００２６】
１０１  Ｎ型半導体基板
１０２  低濃度Ｎ型半導体領域
１０３  Ｐ型半導体領域
１０４  絶縁層
１０５  アノード電極
１０６  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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