(57)【要約】【課題】動作モードの変化によるチップ内の遅延特性の変動に応じて、低電圧化する電源電圧の値を制御することのできる半導体集積回路を提供する。【解決手段】実施形態の半導体集積回路ＬＳＩ１は、電圧レギュレータ１が、設定された値の電源電圧ＶＤＤを供給し、チップ内を動作電流の分布に合わせて複数の領域に分割し、それぞれの動作モードで動作電流が多く流れる領域にそれぞれ遅延テスト回路２が配置され、テスト制御部３が、テストモード時に、電源電圧ＶＤＤを段階的に下げながら、遅延テスト回路２を用いた遅延時間テストの実行を制御する。電源電圧決定部４が、遅延時間テストの結果にもとづいて各動作モードの電源電圧の値を決定し、記憶部５に、その値が記憶される。電源電圧設定部６が、各動作モードの実行開始時に、該当する動作モードの電源電圧の値を記憶部５から読み出して、電圧レギュレータ１の出力電圧の値として設定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
設定された値の電源電圧をチップへ供給する電圧レギュレータと、
チップ内を動作電流の分布に合わせて複数の領域に分割し、それぞれの動作モードで動作電流が多く流れる領域にそれぞれ配置された遅延テスト回路と、
テストモード時に、前記電源電圧を段階的に下げながら、前記遅延テスト回路を用いた遅延時間テストを実行するテスト制御部と、
前記遅延時間テストの結果にもとづいて各動作モードの電源電圧の値を決定する電源電圧決定部と、
前記各動作モードの電源電圧の値が記憶される記憶部と、
前記各動作モードの実行開始時に、該当する動作モードの電源電圧の値を前記記憶部から読み出して、前記電圧レギュレータの出力電圧の値として設定する電源電圧設定部と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記電源電圧決定部が、
前記領域にそれぞれ配置された前記遅延テスト回路の遅延時間が総て所定の仕様の範囲内となる最低の電源電圧を、前記各動作モードの電源電圧とする
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記遅延テスト回路が、
回路中のクリティカルパスに相当する遅延特性を有するクリティカルパス相当回路と、
チップ内の遅延特性のばらつきを想定した遅延時間を前記クリティカルパス相当回路に付加する遅延回路と
を有することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記遅延テスト回路が、入力側および出力側にスキャンフリップフロップを有し、
前記複数の領域に配置された前記遅延テスト回路の前記入力側スキャンフリップフロップおよび前記出力側スキャンフリップフロップがそれぞれ順次接続されてスキャンパスを形成し、
前記テスト制御部が、前記スキャンパスを介して、前記遅延テスト回路へ遅延テスト用テストデータを送信するとともに、前記遅延テスト回路から出力データを受信する
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記遅延時間テストが、
搭載機器への実装後に実行される
ことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記記憶部が、ヒューズＲＯＭを備え、
前記遅延時間テストが出荷テスト時に実行され、前記各動作モードの電源電圧の値が、前記ヒューズＲＯＭに書き込まれる
ことを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
前記遅延回路が、
遅延時間が段階的に切り替えられる可変遅延回路であり、
前記テスト制御部が、
前記可変遅延回路の遅延時間を切り替えながら前記遅延テストを実行し、
前記スキャンパスを介して出力される前記遅延テスト回路の出力データが、
外部端子へ出力される
ことを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、大規模半導体集積回路（ＬＳＩ）では、低電力化が求められている。特に、携帯端末向けのＬＳＩでは要求仕様が厳しく、ＬＳＩ開発における低電力化は非常に重要な課題となっている。
【０００３】
その解決策として、ＬＳＩの電源電圧を下げることは非常に効果的である。しかし、電源電圧を下げると、トランジスタの動作速度が低下する。そのため、回路間の信号伝達に要する遅延時間が増加し、信号遅延に対する余裕が最も少ない経路（クリティカルパス）の信号伝達が間に合わなくなることがある。
【０００４】
これに対して、従来、クリティカルパスの電気的な特性を再現するレプリカ回路を設け、そのレプリカ回路の特性判定結果に応じて、ＬＳＩの電源電圧を制御するようにした方式が提案されている。
【０００５】
ところが、様々な機能ブロックを搭載するＬＳＩでは、動作モードの違いにより、動作するブロックの組み合わせが異なってくる。そのため、同じチップ内でも動作中の機能ブロックが配置された領域と、動作停止中の機能ブロックが配置された領域とでは、動作電流の流れる量が異なり、トランジスタの接合温度も異なってくる。接合温度が上昇した領域では、トランジスタの動作速度が低下する。
【０００６】
また、動作電流が増加した領域では、電源配線の配線抵抗による電源電圧の低下も発生し、これによってもトランジスタの動作速度が低下する。
【０００７】
すなわち、動作モードの違いにより、チップ内のトランジスタの動作速度にばらつきが生じる。
【０００８】
そのため、従来、レプリカ回路の配置位置によっては、レプリカ回路が必ずしもクリティカルパスの電気的な特性を再現するとは限らず、ＬＳＩの電源電圧が適切に設定されないことがある、という問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−３０５９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、動作モードの変化によるチップ内の遅延特性の変動に応じて、低電圧化する電源電圧の値を制御することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態の半導体集積回路は、電圧レギュレータが、設定された値の電源電圧をチップへ供給し、チップ内を動作電流の分布に合わせて複数の領域に分割し、それぞれの動作モードで動作電流が多く流れる領域にそれぞれ遅延テスト回路が配置され、テスト制御部が、テストモード時に、前記電源電圧を段階的に下げながら、前記遅延テスト回路を用いた遅延時間テストを実行する。電源電圧決定部が、前記遅延時間テストの結果にもとづいて各動作モードの電源電圧の値を決定し、記憶部に、前記各動作モードの電源電圧の値が記憶される。電源電圧設定部が、前記各動作モードの実行開始時に、該当する動作モードの電源電圧の値を前記記憶部から読み出して、前記電圧レギュレータの出力電圧の値として設定する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の半導体集積回路の構成の例を示すブロック図。
【図２】第１の実施形態の半導体集積回路の動作を説明するための図。
【図３】電源電圧設定値の記憶例を示す図。
【図４】遅延テスト回路の内部構成の例を示すブロック図。
【図５】図４に示した遅延テスト回路を用いた遅延テストの例を示す波形図。
【図６】第２の実施形態の半導体集積回路の構成の例を示すブロック図。
【図７】第２の実施形態の半導体集積回路の遅延テストの例を示す波形図。
【図８】第３の実施形態の半導体集積回路の構成の例を示すブロック図。
【図９】第４の実施形態の半導体集積回路の構成の例を示すブロック図。
【図１０】可変遅延回路の内部構成の例を示すブロック図。
【図１１】第４の実施形態の半導体集積回路の遅延テストを説明するための図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１４】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００１５】
本実施形態の半導体集積回路ＬＳＩ１は、設定された値の電源電圧ＶＤＤをチップへ供給する電圧レギュレータ１と、チップ内を動作電流の分布に合わせて複数の領域に分割し、それぞれの動作モードで動作電流が多く流れる領域にそれぞれ配置された遅延テスト回路２と、テストモード時に、電源電圧ＶＤＤを段階的に下げながら、遅延テスト回路２を用いた遅延時間テストの実行を制御するテスト制御部３と、遅延時間テストの結果にもとづいて各動作モードの電源電圧の値を決定する電源電圧決定部４と、各動作モードの電源電圧の値が記憶される記憶部５と、各動作モードの実行開始時に、該当する動作モードの電源電圧の値を記憶部５から読み出して、電圧レギュレータ１の出力電圧の値として設定する電源電圧設定部６と、を備える。
【００１６】
電圧レギュレータ１は、テストモード時はテスト制御部３の制御により、また、通常動作時は電源電圧設定部６の設定により、チップ内に供給する電源電圧ＶＤＤの値を変化させる。
【００１７】
ここで、本実施形態の半導体集積回路ＬＳＩ１は、動作モードＡ、動作モードＢ、動作モードＣの３通りの動作モードで動作するものとする。また、動作モードが異なるとチップ内の動作領域が変化し、動作モードごとに、動作電流が多く流れる領域が変化するものとする。動作電流が多く流れると、温度の上昇や電源電圧の低下により、その領域に配置された回路の遅延時間が増大する。
【００１８】
そこで、本実施形態の半導体集積回路ＬＳＩ１では、それぞれの動作モードのとき流れる動作電流の分布に合わせて、チップ内を、領域Ａ、領域Ｂ、領域Ｃの３つの領域に分割する。領域Ａは動作モードＡのとき動作電流が多く流れる領域、領域Ｂは動作モードＢのとき動作電流が多く流れる領域、領域Ｃは動作モードＣのとき動作電流が多く流れる領域である。
【００１９】
本実施形態の半導体集積回路ＬＳＩ１では、各領域の遅延時間をモニターするために、それぞれの領域に遅延テスト回路２が配置されている。すなわち、領域Ａに遅延テスト回路２−Ａ、領域Ｂに遅延テスト回路２−Ｂ、領域Ｃに遅延テスト回路２−Ｃが配置されている。
【００２０】
テスト制御部３は、テストモード時に、遅延テスト回路２−Ａ、２−Ｂ、２−Ｃを用いた遅延時間テストを実行する。このとき、テスト制御部３は、電圧レギュレータ１を制御し、電源電圧ＶＤＤの電圧を段階的に下げながら、各電圧において、遅延テスト回路２−Ａ、２−Ｂ、２−Ｃへ、遅延時間テスト用のテストデータを送出する。
【００２１】
電源電圧決定部４は、上述の遅延時間テストの結果にもとづいて、各動作モードの電源電圧の値を決定する。このとき、電源電圧決定部４は、遅延テスト回路２−Ａ、２−Ｂ、２−Ｃの遅延時間が総て所定の仕様の範囲内となる最低の電源電圧を、各動作モードの電源電圧とする。
【００２２】
記憶部５には、電源電圧決定部４で決定された各動作モードの電源電圧の値が書き込まれ、その値が記憶される。
【００２３】
電源電圧設定部６は、モード信号Ｍの入力を受けて、各動作モードの実行開始時に、モード信号Ｍが示す動作モードの電源電圧の値を記憶部５から読み出して、電圧レギュレータ１の出力電圧の値として設定する。これにより、電圧レギュレータ１の出力電圧である電源電圧ＶＤＤは、それぞれの動作モードごとに、それぞれの動作モードが正常に動作するのに必要な、最も低い電圧に設定される。
【００２４】
図２に、上述の遅延時間テスト実行時の、本実施形態の半導体集積回路ＬＳＩ１の動作の様子を示す。
【００２５】
テスト制御部３は、各動作モードで、電圧レギュレータ１の出力電圧を制御し、電源電圧ＶＤＤの電圧値を、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５と段階的に下げながら、各電圧において、遅延テスト回路２−Ａ、２−Ｂ、２−Ｃへ、遅延時間テスト用のテストデータを送出する。
【００２６】
このとき、電源電圧決定部４は、遅延テスト回路２−Ａ、２−Ｂ、２−Ｃの遅延時間が総て所定の仕様の範囲内かどうかをチェックし、範囲内であれば“ＯＫ”、 範囲外であれば“ＮＧ”と判定する。この判定結果はテスト制御部３へ送られる。
【００２７】
テスト制御部３は、電源電圧決定部４の判定結果が“ＮＧ”の場合、電源電圧ＶＤＤの引き下げを中止し、その電圧値を１段階戻す。例えば、動作モードＡは電圧値Ｖ４が“ＮＧ”なので電圧値Ｖ３に戻す。同様に、動作モードＢは電圧値Ｖ３が“ＮＧ”なので電圧値Ｖ２に戻し、動作モードＣは電圧値Ｖ５が“ＮＧ”なので電圧値Ｖ４に戻す。
【００２８】
電源電圧決定部４は、この戻された電圧値を各動作モードの電源電圧値と決定し、その値を記憶部５へ書き込む。すなわち、動作モードＡの電源電圧値はＶ３、動作モードＢの電源電圧値はＶ２、動作モードＣの電源電圧値はＶ４が、記憶部５へ書き込まれる。
【００２９】
図３に、記憶部５に記憶された電源電圧設定値の例を示す。
【００３０】
この例では、記憶部５のアドレスごとに、動作モードの種別と電源電圧の値が書き込まれている。
【００３１】
図４に、遅延テスト回路２の内部構成の１つの例を示す。
【００３２】
図４に示す例では、２つのフリップフロップＦＦ１とＦＦ２の間に、回路中のクリティカルパスに相当する遅延特性を有するクリティカルパス相当回路２１と、チップ内の遅延特性のばらつきを想定した遅延時間をクリティカルパス相当回路２１に付加する遅延回路２２とが、接続されている。
【００３３】
クリティカルパス相当回路２１は、回路中で信号遅延に対する余裕が最も少ない経路であるクリティカルパスと、例えば同じ回路構成を有し、クリティカルパスに相当する遅延特性を有する回路である。
【００３４】
したがって、入力信号の変化に対して、クリティカルパス相当回路２１の出力は、クリティカルパスと同じ遅延時間となるはずである。しかし、実際には、例えばトランジスタ特性のチップ内のばらつきにより、その配置場所が異なると、クリティカルパス相当回路２１の出力遅延時間がクリティカルパスと同じになるとは限らない。場合によっては、クリティカルパス相当回路２１の遅延時間がクリティカルパスよりも少なくなることもある。
【００３５】
そこで、本実施形態では、そのような場合を考慮して、クリティカルパス相当回路２１の出力に遅延回路２２が接続されている。
【００３６】
図５に、図４に示す遅延テスト回路２の遅延時間テスト時の動作の様子を示す。
【００３７】
入力ＴＩＮにテストデータＤ１が入力されたときに、遅延回路２２の出力がフリップフロップＦＦ２のセットアップ時間の仕様を満たしていれば、フリップフロップＦＦ２の出力ＴＯＵＴには、（ａ）に示すように、正しくデータＤ１が出力される。
【００３８】
一方、遅延回路２２出力がフリップフロップＦＦ２のセットアップ時間の仕様に違反していれば、フリップフロップＦＦ２の出力ＴＯＵＴは、（ｂ）に示すように、データＤ１とは異なる値が出力される。
【００３９】
この場合、電源電圧決定部４は、フリップフロップＦＦ２の出力ＴＯＵＴへ正しくデータが伝達されたかどうかにもとづいて、上述の“ＯＫ”、“ＮＧ”の判定を行う。
【００４０】
このような本実施形態によれば、チップ内を動作電流の分布に合わせて複数の領域に分割し、それぞれの動作モードで動作電流が多く流れる領域にそれぞれ遅延テスト回路２を配置し、テストモード時に、電源電圧ＶＤＤを段階的に下げながら、遅延テスト回路２を用いた遅延時間テストを実行し、その結果にもとづいて各動作モードの電源電圧の値を決定することができる。これにより、動作モードの変化によりチップ内に遅延特性の変動が生じても、その変動に応じて、低電圧化する電源電圧ＶＤＤの値を制御することができる。
【００４１】
また、決定した各動作モードの電源電圧の値が記憶部５に記憶されているので、各動作モードの実行開始時に、該当する動作モードの電源電圧の値を記憶部５から読み出すだけで、電圧レギュレータ１から出力される電源電圧ＶＤＤの値を、それぞれの動作モードが正常に動作するのに必要な、最も低い電圧に設定することができる。
【００４２】
（第２の実施形態）
図６は、第２の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００４３】
本実施形態の半導体集積回路ＬＳＩ２が第１の実施形態の半導体集積回路ＬＳＩ１と異なる点は、遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃが、入力側にスキャンフリップフロップＳＦＦ１、出力側にスキャンフリップフロップＳＦＦ２を有し、スキャンフリップフロップＳＦＦ１およびスキャンフリップフロップＳＦＦ２がそれぞれ順次接続されてスキャンパスを形成している点である。
【００４４】
本実施形態の半導体集積回路ＬＳＩ２では、テスト制御部３ａが、上述のスキャンパスを介して、遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃへ遅延時間テスト用テストデータＳＦＴＩをスキャンシフト入力する。
【００４５】
また、電源電圧決定部４ａが、上述のスキャンパスを介して、遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃの出力をスキャンシフト出力データＳＦＴＯとして受信する。
【００４６】
図６に示す例では、遅延テスト回路２ａは、スキャンフリップフロップＳＦＦ１とＳＦＦ２の間に、図５に示した、フリップフロップＦＦ１、クリティカルパス相当回路２１、遅延回路２２、フリップフロップＦＦ２が接続されているものとする。
【００４７】
図７に、遅延テスト回路２ａ−Ｃを例にとって、本実施形態の遅延テスト回路２ａの動作波形を示す。
【００４８】
本実施形態では、スキャンイン期間中に、遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃへ遅延時間テスト用テストデータＳＦＴＩとして、データＡ０、Ａ１、Ａ２がスキャンシフト入力される。このとき、クロックＣＫの周波数は、シフト動作を確実に行うため、通常動作時の周波数よりも低い周波数とされている。
【００４９】
スキャンイン期間終了時、遅延テスト回路２ａ−ＣのスキャンフリップフロップＳＦＦ１には、データＡ２がセットされている。
【００５０】
次に、スキャンシフトモードからシステム動作モードに切り替え、遅延テストを行う。この遅延テスト期間では、通常の周波数のクロックＣＫを２クロック入力する。
【００５１】
このとき、最初のクロックでスキャンフリップフロップＳＦＦ１からフリップフロップＦＦ１へデータＡ２が転送され、２個目のクロックで、フリップフロップＦＦ１からフリップフロップＦＦ２へデータＡ２の伝達が行われる。
【００５２】
その際、フリップフロップＦＦ２のセットアップ時間の仕様を満足していれば、フリップフロップＦＦ２出力は、（ａ）に示すように、Ａ２となる。一方、セットアップ時間の仕様に違反していれば、フリップフロップＦＦ２の出力は、（ｂ）に示すように、Ａ２以外の値ＸＸとなる。
【００５３】
その後、システム動作モードからスキャンシフトモードに切り替え、スキャンアウト期間とすると、フリップフロップＦＦ２の出力はスキャンフリップフロップＳＦＦ２へ転送され、スキャンフリップフロップＳＦＦ２に転送されたデータは、スキャンシフト出力データＳＦＴＯとして電源電圧決定部４ａへ出力される。
【００５４】
電源電圧決定部４ａは、スキャンシフト出力データＳＦＴＯの出力位置にもとづいて、各遅延テスト回路２の出力が正しいかどうかの判定を行う。
【００５５】
このような本実施形態によれば、１本のスキャンパスを配線するだけで、遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃへの遅延時間テスト用テストデータの伝送および遅延テスト回路２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃからの出力データの伝送を行うことができる。これにより、チップ内の配線数が少なくなり、チップのレイアウト容易性を向上させることができる。
【００５６】
（第３の実施形態）
上述の各実施形態では、それぞれの半導体集積回路を使用する電子機器に実装された後に、遅延時間テストが行われ、各動作モードの電源電圧が設定される。したがって、その実行による電力消費が発生する。これに対して、携帯端末などの電子機器では消費電力の低減が望まれる。
【００５７】
そこで、本実施形態では、電子機器への実装後に遅延時間テストを行わなくても、各動作モードの電源電圧を設定することができる半導体集積回路の例を示す。
【００５８】
図８は、第３の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００５９】
本実施形態の半導体集積回路ＬＳＩ３が第２の実施形態の半導体集積回路ＬＳＩ２と異なる点は、記憶部５が、ヒューズＲＯＭ５１を備えている点である。
【００６０】
ヒューズＲＯＭ５１は、電気的またはレーザ切断によってプログラムされるＲＯＭである。
【００６１】
本実施形態では、第２の実施形態で説明した遅延時間テストが、半導体集積回路ＬＳＩ３の製造段階の製品テストの際に実行される。そして、各動作モードの電源電圧の値が、ヒューズＲＯＭ５１に書き込まれる。
【００６２】
したがって、本実施形態の半導体集積回路ＬＳＩ３は、出荷段階で、各動作モードの電源電圧の設定値が、ヒューズＲＯＭ５１に格納されていることになる。そのため、出荷後は、このヒューズＲＯＭ５１を読み出すだけで、各動作モードの電源電圧を設定することができる。
【００６３】
このような本実施形態によれば、電子機器への実装後に遅延時間テストを行わなくても、各動作モードの電源電圧を設定することができるので、電子機器への実装後の消費電力を低減させることができる。
【００６４】
（第４の実施形態）
図９は、第４の実施形態の半導体集積回路の構成の例を示すブロック図である。
【００６５】
本実施形態の半導体集積回路ＬＳＩ４が第３の実施形態の半導体集積回路ＬＳＩ３と異なる点は、遅延テスト回路２ａ内の遅延回路２２が、遅延時間が段階的に切り替えられる可変遅延回路２２１に置換されている点と、スキャンパスから出力されるスキャンシフト出力データＳＦＴＯが、外部端子の遅延テスト出力端子へ出力される点である。
【００６６】
図１０に、可変遅延回路２２１の構成の例を示す。ここでは、遅延時間が５段階に切り替えられる例を示すが、遅延時間の切り替え段数は、任意に設定できるものである。
【００６７】
図１０に示す可変遅延回路２２１は、縦続接続された５個の単位遅延回路ＤＴと、選択信号Ｓによる選択により、各単位遅延回路ＤＴの出力Ｄ０〜Ｄ４からいずれか１つを選択するセレクタＳＥＬを有する。
【００６８】
選択信号Ｓは、テスト制御部３ｂから出力される。上述した遅延時間テストを行って各動作モードの電源電圧を設定するときは、出力Ｄ０が選択される。
【００６９】
本実施形態の半導体集積回路ＬＳＩ４では、この可変遅延回路２２１を用いて、クリティカルパスの、セットアップ時間に対するマージンチェックを間接的に行うことができる。
【００７０】
図１１に、このマージンチェックを行うときの動作の様子を示す。
【００７１】
ここでは、図２に示した遅延時間テストの実行により各動作モードの最低動作電圧を求めた後に、マージンチェック用の遅延時間テストを行う例を示す。
【００７２】
すなわち、動作モードＡでは電源電圧ＶＤＤをＶ３、動作モードＢでは電源電圧ＶＤＤをＶ２、動作モードＣでは電源電圧ＶＤＤをＶ４としておき、可変遅延回路２２１の出力をＤ０からＤ１、Ｄ２、Ｄ３、Ｄ４と順次切り替えながら、遅延時間テストを繰り返す。
【００７３】
このとき、遅延出力端子に出力されるスキャンシフト出力データＳＦＴＯを観測し、その値が正しい（ＯＫ）か、正しくない（ＮＧ）かの判定を行う。その“ＯＫ”となる範囲が、クリティカルパス相当回路２１すなわちクリティカルパスの、セットアップ時間に対するマージンとなる。
【００７４】
図１１に示す例では、動作モードＡではＤ２まで、動作モードＢではＤ３まで、マージンがあることがわかる。
【００７５】
しかし、動作モードＣではＤ２でＮＧとなっているため、ほとんどマージンがないことがわかる。マージンが十分にない場合には動作が不安定になる可能性もあるので、このような場合は、電源電圧をさらに１段階引き上げた方がよい、と判断することができる。
【００７６】
このような本実施形態によれば、遅延テスト回路２ａ内の遅延時間を可変遅延回路２２１により段階的に変化させることができる。これにより、クリティカルパスの、セットアップ時間に対するマージンをチェックすることができる。
【００７７】
以上説明した少なくとも１つの実施形態の半導体集積回路によれば、動作モードの変化によるチップ内の遅延特性の変動に応じて、低電圧化する電源電圧の値を制御することができる。
【００７８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１  電圧レギュレータ
２−Ａ、２−Ｂ、２−Ｃ、２ａ−Ａ、２ａ−Ｂ、２ａ−Ｃ  遅延テスト回路
３、３ａ、３ｂ  テスト制御部
４、４ａ  電源電圧決定部
５  記憶部
６  電源電圧設定部
２１  クリティカルパス相当回路
２２  遅延回路
２２１  可変遅延回路
５１  ヒューズＲＯＭ
ＦＦ１、ＦＦ２  フリップフロップ
ＳＦＦ１、ＳＦＦ２  スキャンフリップフロップ
ＤＴ  単位遅延回路
ＳＥＬ  セレクタ
【図１】
2013165135.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013165135.tif 000009
【図８】
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【図９】
2013165135.tif 000011
【図１０】
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【図１１】
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