(57)【要約】【課題】本開示の一実施形態はメモリ構成を簡素化し、信号処理のための制御が簡単となり、また信号処理に要する信号遅延時間を短縮可能な装置を得る。【解決手段】アドレス発生ブロックと選択ブロックによりメモリ部に画素を書き込む。列アドレス（Ｘｍ）までアドレスを増加した後、行アドレスを増加することを繰り返し、行アドレス（Ｙｔ＜Ｙｍ）までのアドレスに第１のフレームの画素を書き込む。行アドレス（Ｙｔ＜Ｙｍ）までアドレスを増加した後、列アドレスを増加することを繰り返し、列アドレス（Ｘｍ）までのアドレスで前記第１のフレームの画素を読み出す。行アドレス（Ｙｍ）までアドレスを増加した後、列アドレスを増加することを繰り返し、列アドレス（Ｘｋ＜Ｘｍ）までのアドレスで第２のフレームの画素を書込む。列アドレス（Ｘｋ＜Ｘｍ）までアドレスを増加した後、行アドレスを増加することを繰り返し、行アドレス（Ｙｍ）までのアドレスで前記第２のフレームの画素を読み出す。【選択図】図９
2013218162.tif 000002
【特許請求の範囲】
【請求項１】
行・列で指定されるアドレスを有するメモリに画素情報を書き込み、また前記メモリから画素情報を読み出す装置において、
所定の列アドレス（Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｔ＜Ｙｍ）までのアドレスを生成する第１のアドレス発生手段と、
所定の行アドレス（Ｙｔ＜Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｍ）までのアドレスを生成する第２のアドレス発生手段と、
所定の行アドレス（Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｋ＜Ｘｍ）までのアドレスを生成する第３のアドレス発生手段と、
所定の列アドレス（Ｘｋ＜Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｍ）までのアドレスを生成する第４のアドレス発生手段と、
前記第１のアドレス発生手段が指定したアドレスに書き込まれた画素情報を前記第２のアドレス発生手段が出力したアドレスで読み出している際に、前記読み出された画素情報のアドレスを前記第３のアドレス発生手段の出力アドレスで新画素情報の書込みアドレスとして指定するための第１の出力アドレス選択手段と、
前記第３のアドレス発生手段で指定したアドレスに書き込まれた画素情報を前記第４のアドレス発生手段でアドレス指定して読み出している際に、前記読み出された画素情報のアドレスを前記第１のアドレス発生手段の出力アドレスで新画素情報の書込みアドレスとして指定するための第２の出力アドレス選択手段と、を有する平面表示装置。
【請求項２】
前記第１と第４のアドレス発生手段は、第１のアドレス処理部に含まれ、
前記第２と第３のアドレス発生手段は、第２のアドレス処理部に含まれ、
前記第１と第２のアドレス処理部の出力アドレスが選択ブロックにより時分割で選択されてメモリ部に供給され、
第１のフレームで前記第１のアドレス処理部からの出力アドレスが書込みアドレス、前記第２のアドレス処理部からの出力アドレスが読み出しアドレスとして前記メモリ部に与えられ、
第２のフレームでは、前記第２のアドレス処理部からの出力アドレスが書込みアドレス、前記第１のアドレス処理部からの出力アドレスが読み出しアドレスとして前記メモリ部に与えられる請求項１記載の平面表示装置。
【請求項３】
前記メモリ部から読み出された画素情報を格納する出力メモリ部をさらに有し、前記出力メモリ部から読み出された画素情報は、表示用バッファメモリに格納されるとき、装置の回転方向に応じて画素情報の書込み方向が切替えられる請求項２記載の平面表示装置。
【請求項４】
行・列で指定されるアドレスを有するメモリに画素情報を書き込み、また前記メモリから画素情報を読み出す装置の制御方法において、
第１のアドレス発生手段により、所定の列アドレス（Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｔ＜Ｙｍ）までのアドレスを生成し、
第２のアドレス発生手段により、所定の行アドレス（Ｙｔ＜Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｍ）までのアドレスを生成し、
第３のアドレス発生手段により、所定の行アドレス（Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｋ＜Ｘｍ）までのアドレスを生成し、
第４のアドレス発生手段により、所定の列アドレス（Ｘｋ＜Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｍ）までのアドレスを生成し、
選択ブロックにより、
前記第１のアドレス発生手段が指定したアドレスに書き込まれた画素情報を前記第２のアドレス発生手段が出力したアドレスで読み出している際に、前記読み出された画素情報のアドレスを前記第３のアドレス発生手段の出力アドレスで新画素情報の書込みアドレスとして指定し、前記第３のアドレス発生手段で指定したアドレスに書き込まれた画素情報を前記第４のアドレス発生手段でアドレス指定して読み出している際に、前記読み出された画素情報のアドレスを前記第１のアドレス発生手段の出力アドレスで新画素情報の書込みアドレスとして指定する平面表示装置の制御方法。
【請求項５】
前記第１と第４のアドレス発生手段を第１のアドレス処理部が含み、
前記第２と第３のアドレス発生手段を第２のアドレス処理部が含み、
前記第１と第２のアドレス処理部の出力アドレスが選択ブロックにより時分割で選択されてメモリ部に供給され、
第１のフレームで前記第１のアドレス処理部からの出力アドレスを書込みアドレス、前記第２のアドレス処理部からの出力アドレスを読み出しアドレスとして前記メモリ部に与え、
第２のフレームでは前記第２のアドレス処理部からの出力アドレスを書込みアドレス、前記第１のアドレス処理部からの出力アドレスを読み出しアドレスとして前記メモリ部に与える請求項４記載の平面表示装置の制御方法。
【請求項６】
行・列で指定されるアドレスを有するメモリに画素情報を書き込み、また前記メモリから画素情報を読み出す装置の制御方法において、
アドレス発生部とアドレス選択ブロックが、
所定の列アドレス（Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｔ＜Ｙｍ）までのアドレスに第１のフレームの画素情報をそれぞれ書き込み、
所定の行アドレス（Ｙｔ＜Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｍ）までのアドレスで前記第１のフレームの画素情報を読み出し、
所定の行アドレス（Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｋ＜Ｘｍ）までのアドレスで第２のフレームの画素情報を書込み、
所定の列アドレス（Ｘｋ＜Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｍ）までのアドレスで前記第２のフレームの画素情報を読み出す、
平面表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、平面表示装置と平面表示装置の制御方法に関する。
【背景技術】
【０００２】
近年開発されている携帯端末に利用される平面表示装置は、表示面上の画像姿勢の自動制御が可能である。即ち、平面表示装置は、画像姿勢制御を行う画像変換装置を有する。この画像変換装置は、ユーザが携帯端末の表示面を縦にして見る場合と、該表示面を横にして見る場合との、いずれにおいてもユーザからみた画像の上下関係を、初期の姿勢に維持することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６４９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような画像変換装置においては、２系統のフレームメモリを用いて、２系統を切替えながら画像変換処理を行っている。しかし、２系統フレームメモリを用いると構成も複雑で、部品価格、製造価格も高くなる。平面表示装置は、装置全体の低価格化を得るために、その製造コストの低減、制御方法の簡単化を望まれている。
【０００５】
本開示の一実施形態は、メモリ構成を簡素化し、信号処理のための制御が簡単となり、また、信号処理に要する信号遅延時間を短縮可能な平面表示装置とその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、行・列で指定されるアドレスを有するメモリに画素情報を書き込み、また、前記メモリから画素情報を読み出す平面表示装置において、アドレス発生部とアドレス選択ブロックが、
所定の列アドレス（Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｔ＜Ｙｍ）までのアドレスに第１のフレームの画素情報をそれぞれ書き込み、
所定の行アドレス（Ｙｔ＜Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｍ）までのアドレスで前記第１のフレームの画素情報を読み出し、
所定の行アドレス（Ｙｍ）まで行方向のアドレスを増加した後、列アドレスを増加することを繰り返し、所定の列アドレス（Ｘｋ＜Ｘｍ）までのアドレスで第２のフレームの画素情報を書込み、
所定の列アドレス（Ｘｋ＜Ｘｍ）まで列方向のアドレスを増加した後、行アドレスを増加することを繰り返し、所定の行アドレス（Ｙｍ）までのアドレスで前記第２のフレームの画素情報を読み出す。
【図面の簡単な説明】
【０００７】
【図１】画像回転が行われる際の実施形態の考え方を説明するためにメモリＭ１０への画素情報の書き込み方向、画素情報の読出し方向の一例を示す図である。
【図２】図２は、図１の一部を拡大して示す図である。
【図３】図３は、図１の一部を拡大して示す図である。
【図４】メモリＭ１０のアドレス空間の使用領域の区分を示す図である。
【図５】メモリＭ１０のアドレス空間に対する画素情報の書込み、画素情報の読出し時間を示す説明図である。
【図６】メモリＭ１０のアドレス空間に対する画素情報の書込み、画素情報の読出し時間を示す説明図である。
【図７】画像回転が行われない場合の実施形態の考え方を説明するために、メモリＭ１０への画素情報の書き込み方向、画素情報の読出し方向の一例を示す図である。
【図８】本実施形態に係る平面表示装置の全体的ブロック構成の例を示す図である。
【図９】図８の縦横画像変換制御部の構成例を示した図である。
【図１０】図８の縦横画像変換制御部の他の構成例を示した図である。
【図１１】本実施形態に係る平面表示装置の各部の動作タイミングを示すタイミングチャートである。
【図１２】本実施形態に係る平面表示装置において、画像表示が変るときの装置の動作例を、メモリアドレスを参照して説明する図である。
【図１３】表示データ調整部において、ワンセグ放送の画像の画素数が調整される際の調整率の例を示す図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。図１、図２、図３、図４、図５及び図６は、この実施形態において、画像の９０度回転が行われる際のメモリ部の書込み読み出し動作の基本的な考え方を示す説明図である。
【０００９】
実施形態によれば、メモリに対する書き込みアドレスと、読出しアドレスの生成方法を工夫することにより、奇数フレームと偶数フレームの画像データを書き込み、読出しするためのメモリを共通のメモリとすることができ、また、アドレス発生器の構成及び動作もシンプルにすることができる平面表示装置を提供している。
【００１０】
これにより、従来の如くフレーム毎に切り換えを要する２系統のフレームメモリを必要としない。また、画像の９０度回転が行われる際に、メモリ部の画像の読み出し速度が従来に比べて早くなる（遅延量が少なくなり余裕ができる）。
【００１１】
今、メモリＭ１０のアドレス空間は、説明を分かり易くするために、１０行、１０列を有し、１００個のアドレスを有するものとする。また、１フレームの画素数は、６行×１０列＝６０画素であるものとする。
【００１２】
図１は、第（ｎ−１）フレームから第（ｎ＋２）フレームまでの、メモリＭ１０への画素情報の書き込み方向、第（ｎ−１）フレームから第（ｎ＋１）フレームまでの、メモリＭ１０への画素情報の読出し方向を示している。図２と図３は、図１を分割して拡大して示している。
【００１３】
＜画素情報の書き込み＞
＜第(ｎ-１)フレームの画素情報の書き込み＞
（ＷＡ）第(ｎ−１)フレームの画素情報をメモリＭ１０に書き込む場合、以下のように書き込みアドレスが発生される。
【００１４】
（ＷＡ１）行アドレスを最初の行アドレスに設定する、
（ＷＡ２）1水平期間の画素順に順次列方向へ、書き込みアドレスを発生する、
（ＷＡ３）1水平期間の画素情報の書き込みが終わると、次の行を指定するために行アドレスを１つ増やす。列方向の最大をＸｍとし、図２、図３では、説明を簡略化するために（０９）が位置する列とする。
【００１５】
（ＷＡ４）1水平期間の画素順に順次列方向へ、書き込みアドレスを発生する、
（ＷＡ５）上記の（ＷＡ３）、（ＷＡ４）で説明した動作を繰り返し、所定の行までの書込みを行う。所定の行をＹｔ、図２、図３では５０が位置する行としている。所定の行の書き込みアドレスの発生後は、次の第(n)フレームの画素情報をメモリＭ１０に書き込むためのアドレスを生成する。
【００１６】
＜第(ｎ)フレームの画素情報の書き込み＞
（ＷＢ）第(ｎ)フレームの画素情報をメモリＭ１０に書き込む場合、以下のように書き込みアドレスが発生される。
【００１７】
（ＷＢ１）列アドレスを最初の列アドレスに設定する、
（ＷＢ２）1水平期間の画素順に順次行方向へ、書き込みアドレスを発生する、
（ＷＢ３）1水平期間の画素情報の書き込みが終わると、次の列を指定するために列アドレスを１つ増やす。行方向の最大をＹｍとし、図２、図３では、説明を簡略化するために（９０）が位置する行とする。
【００１８】
（ＷＢ４）1水平期間の画素順に順次行方向へ、書き込みアドレスを発生する、
（ＷＢ５）上記の（ＷＢ３）、（ＷＢ４）で説明した動作を繰り返し、所定の列までの書込みを行う。所定の列をＸｋとし、図２、図３では、説明を簡略化するために（０５）が位置する列としている。所定の列の書き込みアドレスの発生後は、次の第(ｎ＋１)フレームの画素情報をメモリＭ１０に書き込むためのアドレスを生成する。
【００１９】
＜第(ｎ＋１)フレームの画素情報の書き込み＞
（ＷＣ）第(ｎ＋１)フレームの画素情報をメモリＭ１０に書き込む場合、以下のように書き込みアドレスが発生される。
【００２０】
先の（ＷＡ１）−（ＷＡ５）で説明した手順と同じである。
【００２１】
＜第(ｎ＋２)フレームの画素情報の書き込み＞
（ＷＤ）第(ｎ＋２)フレームの画素情報をメモリＭ１０に書き込む場合、以下のように書き込みアドレスが発生される。
【００２２】
先の（ＷＢ１）−（ＷＢ５）で説明した手順と同じである。
【００２３】
＜第(ｎ＋３)フレームの画素情報の書き込み＞
（ＷＥ）第(ｎ＋３)フレームの画素情報をメモリＭ１０に書き込む場合、以下のように書き込みアドレスが発生される。
【００２４】
先の（ＷＡ１）−（ＷＡ５）で説明した手順と同じである。
【００２５】
＜画素情報の読出し＞
＜第(ｎ−１)フレームの画素情報の読出し＞
（ＲＡ）第(ｎ−１)フレームの画素情報をメモリＭ１０から読み出す場合、以下のように読出しアドレスが発生される。
【００２６】
（ＲＡ１）列アドレスを最初の列アドレスに設定する、
（ＲＡ２）順次行方向へ、読出しアドレスを発生する、
（ＲＡ３）所定の行アドレス（Ｙｔ）までの画素情報の読出しが終わると、次の列を指定するために列アドレスを１つ増やす、
（ＲＡ４）上記の（ＲＡ２）、（ＲＡ３）で説明した動作を繰り返し、所定の行・列（Ｙｔ，Ｘｍ）の読出しアドレスの発生後は、次の第(ｎ)フレームの画素情報の読み出しのためのアドレスを生成する。
【００２７】
＜第(ｎ)フレームの画素情報の読出し＞
（ＲＢ）第(ｎ)フレームの画素情報をメモリＭ１０から読み出す場合、以下のように読出しアドレスが発生される。
【００２８】
（ＲＢ１）行アドレスを最初の行アドレスに設定する、
（ＲＢ２）1水平期間の画素順に順次列方向へ読出しアドレスを発生する、
（ＲＢ３）所定の列アドレス（Ｘｋ）まで画素情報の読出しが終わると、次の行を指定するために行アドレスを１つ増やす、
（ＲＢ４）上記の（ＲＢ２）、（ＲＢ３）で説明した動作を繰り返し、所定の行・列（Ｙｍ，Ｘｋ）の読出しアドレスの発生後は、次の第（ｎ＋１）フレームの画素情報をメモリＭ１０から読み出すためのアドレスを生成する。
【００２９】
＜第(ｎ＋１)フレームの画素情報の読出し＞
（ＲＣ）第(ｎ＋１)フレームの画素情報をメモリＭ１０から読み出す場合、以下のように読出しアドレスが発生される。
【００３０】
（ＲＣ１）列アドレスを最初の列アドレスに設定する、
（ＲＣ２）順次行方向へ、読出しアドレスを発生する、
（ＲＣ３）所定の行アドレス（Ｙｔ）までの画素情報の読出しが終わると、次の列を指定するために列アドレスを１つ増やす、
（ＲＣ４）上記の（ＲＣ２）、（ＲＣ３）で説明した動作を繰り返し、所定の行・列（Ｙｔ，Ｘｍ）の読出しアドレスの発生後は、次の第(ｎ＋２)フレームの画素情報の読み出しのためのアドレスを生成する。
【００３１】
＜メモリＭ１０のアクセス領域＞
図４は、上記のようにメモリＭ１０をアクセスした場合、メモリＭ１０がフレーム毎にアクセスされる領域を区別して示している。図４に示すように、奇数フレーム・偶数フレーム（例えば、奇数フレームとして（ｎ−１），（ｎ＋１）…、偶数フレームとして（ｎ）、（ｎ＋２）…）で共通に使用される領域ＭＡ１，偶数フレームで使用される領域ＭＡ２、奇数フレームで使用される領域ＭＡ３、使用されない領域ＭＡ４とに区分することができる。
【００３２】
＜画素情報の書き込み時点と読出し時点の調整＞
本実施形態では、メモリＭ１０に対する奇数フレームの画素情報の書き込み（又は読出し）と、また、偶数フレームの画素情報の読出し（又は書き込み）が時分割で行われる。
【００３３】
図５は、縦軸にメモリＭ１０のアドレス空間を示し、横軸に時間を示している。また、同時に画素情報の書き込みのためにアクセスされるアドレスの変化と、読出しのためにアクセスされるアドレスの変化を示している。また、図５の例は、画素情報を列方向に書き込み、行方向に読み出している場合のアドレス変化を示している。
【００３４】
図５と図３を参照して説明する。アドレス変化を示すラインＬ１，Ｌ２，Ｌ３，・・・Ｌ６は、図３の第（ｎ＋１）フレームのアドレス（００−０９）、（１０−１９）、（２０−２９）・・・・（５０−５９）を示しているものとする。
【００３５】
第（ｎ＋１）フレームのラインＬ６で示されるアドレス（５０−５９）に対して、画素情報の書き込みが終了（時点Ｔ２）するのに先立ち、第（ｎ＋１）フレームの画素情報の読出しが開始される（時点Ｔ１）。
【００３６】
この読出しの開始時点Ｔ１は、次のようにして設定される。第（ｎ＋１）フレームでの書き込みは列方向に対して行われるために、ラインＬ６はアドレス（５０−５９）に順次画素情報を書き込んでいる。この第（ｎ＋１）フレームの読出しは行方向に対して行われるために、最初の読出しは行方向のアドレス（００−５０）から開始される。このことから最初の読出しが行われる時点でアドレス（５０）には画素情報が書き込まれている必要がある。即ち、アドレス（５０）に画素情報が書き込まれた後でなければ、アドレス（５０）に書き込まれた画素情報を読み出すことができない。
【００３７】
そこで読出しの開始時点Ｔ１は、アドレス（５０）に画素情報の書き込みが終了した時点、より具体的にはアドレス（５０）の読出し時点を基にして、この時点より行方向アドレス（００−５０）の行数分の画素アドレス数だけ前倒しした時点に読出しの開始タイミングを設定している。
【００３８】
換言すれば、必要なアドレスに画素情報が書き込まれた後に読み出すことができればよいので、前述の読出し開始タイミングを必要な最小限の条件とし、このタイミング時点から遅延された所定の時点を読出し開始時点Ｔ１として設定してもよい。このようにラインＬ６の最初の画素アドレス（５０）から行数分の画素アドレスに書き込まれる時間だけ前のタイミングを読出し開始時点Ｔ１として設定すれば、１ライン期間毎に書き込まれる各ラインの書き込み時間と読出し時間とを略等しくすることが可能となり、列方向の各ラインの書き込み時間内に行方向の各ラインの読出しを完了させることが可能となる。
【００３９】
第（ｎ＋１）フレームの画素情報の読出しは、行方向へ行われる。また、第（ｎ＋１）フレームの画素情報の書き込みが終了（時点Ｔ２）すると、次の第（ｎ＋２）フレームの画素情報の書き込みが開始される（時点Ｔ３）。
【００４０】
第（ｎ＋１）フレームの画素情報の読出しと、第（ｎ＋２）フレームの画素情報の書き込みは、時分割で行われる。
【００４１】
図６は、読出し速度を速めて、メモリＭ１０をアクセスする場合のアドレスの変化を示している。
【００４２】
図５、図６において、線Ｍ２１で囲む領域は、図４で示した領域ＭＡ３を読み出しアクセスする空間である。また、線Ｍ２２で囲む領域は、図４で示した領域ＭＡ２を書き込みアクセスする空間である。
【００４３】
図７は、画像の回転を行わない場合（表示装置の姿勢が一定（Ｙ方向））のメモリＭ１０に対する、画素情報書き込み方向、読出し方向を示している。各フレームにおいて、列方向へ画素が書き込まれ、また、読み出される。この場合のメモリアクセス方式は、書き込みアドレスに追従して、書き込みアドレスの変化と同様に読出しアドレスが変化する。
【００４４】
＜平面表示装置の構成＞
図８は、平面表示装置の要部のブロック図である。画像信号は、入力端子３０１を介して入力メモリ部３００に入力する。入力メモリ部３００から読み出された画像信号ＳＡは、縦横画像変換制御部６００に入力する。縦横画像変換制御部６００は、メモリ部７００に画像信号を形成している画素情報をI/O端子を介して書き込む。また、縦横画像変換制御部６００は、メモリ部７００に格納されている画素をI/O端子を介して読み出す。読み出された画素列、即ち画像信号ＳＢは、出力メモリ部８００に格納される。
【００４５】
出力メモリ部８００から読み出される画素信号ＳＣは、表示用データ調整部８５０を介して表示部９００のソースドライバ９０５により、表示パネル９０１の各表示素子に書き込まれる。表示パネル９０１に対する画素情報の書き込み位置（水平ライン）、及び点灯（駆動）期間は、ゲートドライバ９０６により制御される。
【００４６】
表示用データ調整部８５０は、表示パネル９０１の画素数に応じて、入力画素信号の倍率の調整、アスペクト比の調整を行う。また、表示画面を縦長表示、或いは横長表示とさせるために、表示装置全体、もしくは表示パネル（画面）９０１のみを右回転、左回転させる場合があるが、この回転方向に応じて、表示パネル９０１、或いは、表示用バッファメモリに対する画素情報の書込み方向を切り換える。表示用バッファメモリに対する書込み、読み出し制御信号は、例えば駆動制御部５００から与えられている。この駆動制御部５００と縦横画像変換制御部６００とで、コントローラ４００を構成している。
【００４７】
縦横画像変換制御部６００は、メモリ部７００に画素情報を書き込む場合に書き込みアドレスを指定し、また、メモリ部７００から画素情報を読み出す場合に読み出しアドレスを指定する。指定アドレスは、行と列のデータで構成され、縦横画像変換制御部６００は、図５、図６で説明したように、メモリ部７００に読出しアドレスと書き込みアドレスとを時分割で与えることができる。メモリ部７００のデータ書き込みモードとデータ読出しモードは、/WE端子に与えられる信号により切替えられる。
【００４８】
駆動制御部５００には、低速クロック１、高速クロック２、水平同期信号ＨＤ，映像期間を示すイネーブル信号（ＥＮＡＢ）が入力する。駆動制御部５００は、上記の入力信号（クロック１，２、ＨＤ，ＥＮＡＢ）を利用し、入力メモリ部３００、縦横画像変換制御部６００、出力メモリ部８００、並びにソースドライバ９０５、ゲートドライバ９０６を駆動するための各種のタイミング信号を生成する。
【００４９】
先の入力メモリ部３００は、駆動制御部５００からの書き込みスタート信号ＷＳＴ１，書き込みイネーブル信号ＷＥＮ１，読出しスタート信号ＲＳＴ１，読出しイネーブル信号ＲＥＮ１により、書込みタイミング、読出しタイミングが設定される。書き込み動作は、低速クロック１により駆動され、読出し動作は、高速クロック２により駆動される。
【００５０】
出力メモリ部８００は、駆動制御部５００からの書き込みスタート信号ＷＳＴ２，書き込みイネーブル信号ＷＥＮ３，読出しスタート信号ＲＳＴ２，読出しイネーブル信号ＲＥＮ２により、書込みタイミングと、読出しタイミングが設定される。画像信号を取り込む書き込み動作は、高速クロック２により駆動され、読出し動作は、低速クロック１により駆動される。
【００５１】
縦横画像変換制御部６００は、駆動制御部５００から、縦横制御信号y/x、垂直タイミング信号Ｖ、水平タイミング信号Ｈ、イネーブル信号ＥＮＢを受け取る。
【００５２】
表示解像度の規格の１つであるＶＧＡ（画素数６４０×４８０）の画像表示に必要なクロック周波数は２５ＭＨｚ、ＷＶＧＡ（画素数８００×４８０）の画像表示に必要なクロック周波数は３３．３３３ＭＨｚと言われる。
【００５３】
メモリ部７００には、通常はＳＲＡＭが用いられ、ＶＧＡの画像の場合は、そのアクセス時間は２０ｎｓ程度である。ＷＶＧＡの画像であると、アクセス時間は３０ｎｓが必要であるが、ＳＲＡＭのアクセス時間で対応できる。
【００５４】
上記の装置において、例えばワンセグ放送信号の画像を処理するものとする。ワンセグ放送信号では、アスペクト比４：３の画像が３２０×２４０画素数であり、アスペクト比１６：９の画像では３２０×１８０画素数であり、１秒当たり１５フレームである。この場合の画像処理は、ＷＶＧＡの画像を処理する場合よりも十分な低レートのメモリアクセスで実行することができる。したがって、メモリ部７００を、図４、図５で説明したように、時分割駆動することが可能である。
【００５５】
入力メモリ部３００に、少なくとも１水平期間分、例えば２水平期間分程度の画素情報を順次格納し、縦横画像変換制御部６００とメモリ部７００にて、書込みと読み出しを高速処理して出力メモリ部８００に格納し、出力メモリ部８００では、通常の水平同期で読み出す動作を行う。これにより、メモリ部７００を有効に活用することができる。
【００５６】
図９には、縦横画像変換制御部６００のブロック構成の例を示している。縦横画像変換制御部６００の内部を分類した場合、選択ブロック６３０とアドレス発生ブロック６４０、状態制御部６５５に分類することができる。但し、この分類の形態は、これに限定されるものではない。
【００５７】
縦横画像変換制御部６００は、入力画像信号ＳＡを受け取り、メモリ部７００に供給する入力制御部６０１、メモリ部７００からの画像信号を受け取り、出力する出力制御部６０２を有する。
【００５８】
状態制御部６５５は、低速クロック１、高速クロック２、垂直同期タイミング信号Ｖ、水平同期タイミング信号Ｈ、イネーブル信号ＥＮＡＢなどを用いて、選択ブロック６３０内の入力制御部６０１と出力制御部６０２の信号状態、及び、アドレス発生ブロック６４０から供給されるアドレス情報を切替えるための各種のタイミングを生成している。
【００５９】
アドレス発生ブロック６４０は、第１、第２、第３及び第４のアドレス発生器６４１−６４４を有する。
【００６０】
第１のアドレス発生器６４１は、図１の例を参照すると、第(n-1)フレーム及び第(n＋1)フレームの奇数フレームの書込みアドレスを発生することができる。即ち、列方向へアドレスを変化させ、所定の最大列（Ｘｍ）までのアドレスの出力が終了後に、次の行への移行を行うことを繰り返し、所定の行（Ｙｔ（Ｙｔ＜Ｙｍ））までのアドレスを生成する。
【００６１】
第２のアドレス発生器６４２は、図１の例を参照すると、第(n-1)フレーム及び第(n＋1)フレームの奇数フレームの読出しアドレスを発生することができる。即ち、行方向へアドレスを変化させ、所定の行（Ｙｔ）までのアドレスの出力が終了後に、次の列への移行を行うことを繰り返し、所定の最大列（Ｘｍ）までの読み出しアドレスを生成する。
【００６２】
第３のアドレス発生器６４３は、図１の例を参照すると、第(n)フレーム及び第(n＋２)フレームの偶数フレームの書込みアドレスを発生することができる。即ち、行方向へアドレスを変化させ、所定の最大行（Ｙｍ）までのアドレスの出力が終了後に、次の列への移行を行うことを繰り返し、所定の列（Ｘｋ（Ｘｋ＜Ｘｍ））までの書き込みアドレスを生成する。
【００６３】
第４のアドレス発生器６４４は、図１の例を参照すると、第(n)フレーム及び第(n＋２)フレームの偶数フレームの読出しアドレスを発生することができる。即ち、列方向へアドレスを変化させ、所定の列（Ｘｋ）までのアドレスの出力が終了後に、次の行への移行を行うことを繰り返し、所定の最大行（Ｙｍ）までの書き込みアドレスを生成する。なお、上記説明において、最大行（Ｙｍ），最大列（Ｘｍ）という用語を用いたが、必ずしも「最大」である必要はなく、Ｙｍ，Ｘｍは、メモリ容量と画像信号の画素数の関係に基づいて決まる値である。
【００６４】
次に、選択ブロック６３０は、例えば、第１の選択器６３１、第２の選択器６３２を有する。
【００６５】
縦横変換動作時においては、第１の選択器６３１には、第２のアドレス発生器６４２からの出力アドレス、第３のアドレス発生器６４３からの出力アドレスが供給されている。
【００６６】
ここで、第１の選択器６３１は、メモリ部７００に供給するアドレスを、次のようにコントロールしている。即ち、第１の選択器６３１は、第１のアドレス発生器６４１が指定したアドレスに書き込まれた画素情報を、第２のアドレス発生器６４２が出力した出力アドレスで読み出している際に、読み出された画素情報のアドレスを、第３のアドレス発生器６４３の出力アドレスで新画素情報の書込みアドレスとして指定するように、アドレス出力状態を選択することができる。
【００６７】
また、第２の選択器６３２には、第１のアドレス発生器６４１からの出力アドレスと、第４のアドレス発生器６４４からの出力アドレスが供給されているので、第２の選択器６３２は、メモリ部７００に供給するアドレスを次のようにコントロールしている。即ち、第２の選択器６３２は、第３のアドレス発生器６４３で指定したアドレスに書き込まれた画素情報を、第４のアドレス発生器６４４が出力した出力アドレスで読み出している際に、読み出された画素情報のアドレスを、第１のアドレス発生器６４１の出力アドレスで新画素情報の書込みアドレスとして指定するように、アドレス出力状態を選択することができる。
【００６８】
このようにして縦横画像変換を必要とするときには、メモリ部７００に供給するアドレスを第１の選択器６３１、第２の選択器６３２、第１の選択器６３１・・・のように選択する。この選択は、第２の選択器６３２、第１の選択器６３１、第２の選択器６３２・・・の選択順としても差し支えない。
【００６９】
また、縦横変換を必要としない場合には、全てのフレームにおいて書き込み及び読出し方向が列方向となるために、第１のアドレス発生器６４１で書き込みアドレスを、第４のアドレス発生器６４４で読出しアドレスを設定し、これを第２の選択器６３２だけで選択することで対応できる。
【００７０】
図１０には、縦横画像変換制御部６００のブロック構成の他の例を示している。上記の実施形態では、第１乃至第４のアドレス発生器６４１−６４４が独立しているように説明した。しかし、同一のアドレス発生器から、書込みアドレスと読み出しアドレスを切り換えて出力するようにしてもよい。また、選択ブロックの構成も、各種の実施形態が可能である。図１０に示すブロック構成は、これらに対応する実施形態を示すもので、図９と対応する部分には、図９の符号と同一符号を付している。
【００７１】
縦横画像変換制御部６００は、入力画像信号を受け取りメモリ部７００に供給する入力制御部６０１、メモリ部７００からの画像信号を受け取り出力する出力制御部６０２を有する。
【００７２】
状態制御部６５５は、入力制御部６０１、出力制御部６０２、後述する選択処理部６０６，６０７，６０８の動作を切替え、メモリ部７００への画素情報書込みタイミング、メモリ部７００からの画素情報読出しタイミングを設定する。
【００７３】
第１アドレス処理部６０４、第２アドレス処理部６０５は、メモリ部７００に対する書込みアドレス、読出しアドレスを生成する。第１アドレス処理部６０４で発生されたアドレスは、選択処理部６０６、６０７に入力される。第２アドレス処理部６０５で発生されたアドレスは、選択処理部６０６、６０７に入力される。選択処理部６０６は、第１アドレス処理部６０４（又は、第２アドレス処理部６０５）からのアドレスを選択して選択処理部６０８に入力する。選択処理部６０７は、第２アドレス処理部６０５（又は、第１アドレス処理部６０４）からのアドレスを選択して選択処理部６０８に入力する。
【００７４】
選択処理部６０８は、メモリ部７００へのデータ書込み、データ読出しに同期して、選択処理部６０６、又は、選択処理部６０７からのアドレスを選択して、メモリ部７００に供給する。
【００７５】
上記した構成は、図１、図２、図３で説明したような、列（又は、行）方向のデータ書込み、行（又は、列）方向のデータ読出しを可能とする。図１、図２、図３で説明したように、列方向にアクセスする場合と、行方向にアクセスする場合とで、行列方向の最大値及び所定値のアドレスは異なる。このために、第１及び第２アドレス処理部６０４、６０５に対しては、アドレスの行の最大値及び所定値、列の最大値及び所定値としての行アドレス制限値と列アドレスの制限値が、メモリのアクセス方向に応じて選択的にセットされる。
【００７６】
上記の第１アドレス処理部６０４と第２のアドレス処理部６０５は、図１で説明したようなパターン、即ち、第（n-1)フレームに対する書込みアドレスの第１の発生パターン、第（n)フレームに対する書込みアドレスの第２の発生パターン、第（n-1)フレームに対する読出しアドレスの第３の発生パターン、第（n)フレームに対する読出しアドレスの第４の発生パターン、のいずれでも取り得ることができる。
【００７７】
例えば、第１のフレームでは、第１のアドレス処理部６０４からの出力アドレスが書込みアドレスとして、選択処理部６０６、６０８の系列を介してメモリ部７００に与えられ、第２のアドレス処理部６０５からの出力アドレスが読み出しアドレスとして、選択処理部６０７、６０８の系列を介してメモリ部７００に与えられる。選択処理部６０８は、時分割で書込みアドレス、読み出しアドレスを選択して、メモリ部７００に与えることができる。
【００７８】
次の第２のフレームでは、第２のアドレス処理部６０５からの出力アドレスが書込みアドレスとして、選択処理部６０６、６０８の系列を介してメモリ部７００に与えられ、第１のアドレス処理部６０５からの出力アドレスが読み出しアドレスとして、選択処理部６０７、６０８の系列を介してメモリ部７００に与えられる。選択処理部６０８は、時分割で書込みアドレス、読み出しアドレスを選択して、メモリ部７００に与えることができる。
【００７９】
つまり、図９で示した第１と第４のアドレス発生器６４１，６４４が、前記第１のアドレス処理部６０４に含まれ、図９で示した第２と第３のアドレス発生部６４２、６４３が前記第２のアドレス処理部６０５に含まれる。なお、第１と第２のアドレス処理部６０４，６０５の構成を入れ替えることも可能である。選択処理部６０６−６０８は、図９で説明した選択ブロック６３０に相当し、第１及び第２アドレス処理部６０４，６０５がアドレス発生ブロック６４０に相当する。
【００８０】
図１１には、図８−図１０に示した各部の動作タイミングのチャートを示している。
【００８１】
図１１（１１Ａ）は水平同期信号ＨＤ（水平タイミング信号Ｈ）、図１１（１１Ｂ）はイネーブル信号ＥＮＡＢ、図１１（１１Ｃ）は入力端子３０１に供給される画像信号、
図１１（１１Ｄ）は低速クロック１、図１１（１１Ｅ）は書込みスタート信号ＷＳＴ１、
図１１（１１Ｆ）は書込みイネーブル信号ＷＥＮ１、図１１（１１Ｇ）は入力メモリ部３００への書込み信号、
図１１（１１Ｈ）は高速クロック２、図１１（１１Ｉ）は読出しスタート信号ＲＳＴ１、図１１（１１Ｊ）は読出しイネーブル信号ＲＥＮ１、
図１１（１１Ｋ）は入力メモリ部３００から読み出された画像信号ＳＡ、図１１（１１Ｌ）はメモリ部７００への書込みイネーブル信号／ＷＥ、図１１（１１Ｍ）、図１１（１１Ｎ）は列と行のアドレス信号、
図１１（１１Ｏ）、図１１（１１Ｐ）は出力メモリ部８００に対する書込みスタート信号ＷＳＴ２、書込みイネーブル信号ＷＥＮ３、
図１１（１１Ｑ）は出力メモリ部８００に入力する画像信号ＳＢ、図１１（１１Ｒ）は出力メモリ部８００の読出しスタート信号ＲＳＴ２、
図１１（１１Ｓ）は出力メモリ部８００に対する読出しイネーブル信号ＲＥＮ２、図１１（１１Ｔ）は出力メモリ部８００からの出力画像信号ＳＣである。
【００８２】
これらの動作タイミングチャートからも分かるように、入力メモリ部３００に対する書き込みは、低速クロック１に同期して低速動作で行われる。一方、入力メモリ部３００からの読出しは、高速クロック２に同期して高速動作で行われる。このために、メモリ部７００に対する書き込み動作は高速書き込み動作となり、同じく読出し動作も高速動作で処理されている。このメモリ部７００からの出力である画像信号ＳＢは、出力メモリ部８００では高速クロック２に同期して高速で書き込み動作が行われ、読出しは低速クロック１に同期して低速で読み出され、出力メモリ部８００の出力となる画素信号ＳＣは、入力メモリ部３００に入力される画像信号と同期が取られた信号となる。この結果、メモリ部７００の書き込み、読出し動作は高速処理が可能となり、縦横画像変換される画像信号処理を単一のメモリ部７００で効果的に達成させることができる。
【００８３】
＜平面表示装置の回転時の表示動作＞
図１２は、メモリ部７００における画素情報の書込み、読出し手順と、これに対応して、表示用バッファメモリ、或いは表示部への画素情報の書込み手順を示す説明図である。説明を分かり易くするために、メモリ部７００、及び、例えば表示用バッファメモリのアドレスは、５×６の容量であり、１−３０まで縦長に準備されているものとする。
【００８４】
メモリ部７００に対しては、図１−図３で説明したように、行方向に対する書込み、列方向に対する書込み動作、並びに読出し動作が、奇数フレームと偶数フレームとで交互にフレーム毎に切換る。矢印Ｗが書き込み方向、矢印Ｒが読み出し方向を示している。今、画素a-fで構成される絵柄の画像信号が連続して入力するものとする。
【００８５】
書込み系では、図の例では、第(n-1)フレームの画素情報a、b、cにアドレス１、６、１１が設定されて書き込まれ、画素情報d、e、fにアドレス２、３、４が設定されて書き込まれる。また、第(n)フレームの画素情報a、b、cにアドレス１、２、３が設定されて書き込まれ、画素情報d、e、fにアドレス６、１１、１６が設定されて書き込まれる。また、第(n+1)フレームの場合には、第（ｎ−１）フレームの場合と同様に書き込まれ、以降順次このサイクルで書き込まれる。
【００８６】
読出し系では、第(n-1)フレームの画素情報a、d、e、fにアドレス１、２、３、４が設定されて読み出され、画素情報b、cにアドレス６、１１が設定されて読み出される。また、第(n)フレームの画素情報a、d、e、fにアドレス１、６、１１、１６が設定されて読み出され、画素情報b、cにアドレス２、３が設定されて読み出される。第(n＋1)フレームの（画素情報a、d、e、fがアドレス１、２、３、４から）場合は、第（ｎ＋１）フレームの場合と同様に読み出され、以降順次このサイクルで読み出される。
【００８７】
上記の第（ｎ−１）フレームの画素情報の読み出しと、第(n)フレームの画素情報の書込みは、図５、図６で説明したように、時分割で実行される期間が存在する。また、上記の第(n)フレームの画素情報の読み出しと、第(n＋１)フレームの画素情報の書込みは、図５、図６で説明したように、時分割で実行される期間が存在する。
【００８８】
上記のように読み出された画素情報は、出力メモリ部８００から表示用データ調整部８５０の表示用バッファメモリ８５５に格納され、続いて、表示用バッファメモリ８５５から読み出されて、表示部９００に供給されるものとする。また、説明を分かり易くするために、表示用バッファメモリ８５５の容量もメモリ部７００と同様に１−３０まで準備されているものとする。
【００８９】
今、表示装置が右方向へ９０°回転されたとする。この場合、メモリ部７００から読みだされた画素情報を読出し順に、出力メモリ部８００を介して表示用バッファメモリ８５５のアドレスの昇順に書き込んだのでは、絵柄は正規の姿勢で表示されない。
【００９０】
本装置の場合は、表示用バッファメモリ８５５への書込み順が、アドレス２６−３０、２１−２５、１６−２０、１１−１５、６−１０、１−５の順に指定される。つまり、表示領域内の最終行から順次少ない行へ書き込みが行われる。各行では、列方向へ昇順にアドレスが変化される。このように絵柄を構成する画素情報が書き込まれた場合、表示部９００では、絵柄は正規の姿勢で表示される。
【００９１】
今度は、表示装置が左方向へ９０°回転されたとする。この場合、メモリ部７００から読みだされた画素情報を読出し順に、出力メモリ部８００を介して表示用バッファメモリ８５５のアドレスの昇順に書き込んだのでは、絵柄は正規の姿勢で表示されない。
【００９２】
本装置の場合は、表示用バッファメモリ８５５への書込み順が、アドレス５−１、１０−６、１５−１１、２０−１６、２５−２１、３０−２６の順に指定される。つまり、表示領域内において、最初の行内の最終列アドレスから順次少ない列アドレスへ書き込みが行われ（つまり逆方向へ書込みが行われ）る。次の行においても逆方向へ書き込みが行われる。このように絵柄を構成する画素情報が書き込まれた場合、表示部では、絵柄は正規の姿勢で表示される。
【００９３】
上記の説明では、メモリ部７０から読み出された画素情報は、表示用バッファメモリ８５５に格納され、続いて、表示用バッファメモリ８５５から読み出されて、表示パネル９０１に供給されると説明した。しかし、これに限らず、メモリ部７０から読み出された画素情報は、出力メモリ部８００から直接表示部９００に供給されてもよい。この場合は、表示部９００におけるゲートドライバ９０６の走査方向と、ソースドライバ９０５のデータ書込み方向の制御に基づき、絵柄の正規姿勢の表示が実現される。
【００９４】
なお装置の姿勢が回転したことの判定は、駆動制御部５００が、重力センサーなどの出力から判断する。駆動制御部５００は判断結果に応じて、表示用データ調整部８５０の画素書き込み方向を制御する。
【００９５】
図１３において、図（１３Ａ）はワンセグ放送の画像の画素であり、アスペクト比３：４の画像は、（３２０×２４０）画素、アスペクト比１６：９の画像は、（３２０×１８０）画素である。
【００９６】
図１３において、図（１３Ｂ）は、縦状態の表示パネルの画素配列を示している。アスペクト比３：４の（３２０×２４０）画素によって縦状態の表示パネルに表示される場合は、表示用データ調整部８５０により、画素数が１．５倍（＝４８０×３６０）に調整される。
【００９７】
アスペクト比１６：９の（３２０×１８０）画素によって縦状態の表示パネルに表示される場合は、表示用データ調整部８５０により、画素数が１．５倍（＝４８０×２７０）に調整される。
【００９８】
アスペクト比３：４の（３２０×２４０）画素によって横状態の表示パネルに表示される場合は、表示用データ調整部８５０により、画素数が２．０倍（＝６４０×４８０）に調整される。
【００９９】
アスペクト比１６：９の（３２０×１８０）画素によって横状態の表示パネルに表示される場合は、表示用データ調整部８５０により、画素数が８/３倍（＝８５３．３×４８０）に調整される。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
Ｍ１０・・・メモリ、３００・・・入力メモリ部、５００・・・駆動制御部、６００・・・縦横画像変換制御部、
６０１・・・入力制御部、６０２・・・出力制御部、６０４、６０５・・・第１、第２のアドレス処理部、６０５−６０８・・・選択処理部、
６５５・・・状態制御部、６３０・・・選択ブロック、６３１，６３２・・・第１、第２の選択器、６４０・・・アドレス発生ブロック、６４１−６４４・・・第１乃至第４のアドレス発生器、７００・・・メモリ部、８００・・・出力メモリ部、８５０・・・表示用データ調整部、９００・・・表示部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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