(57)【要約】【課題】高速データインクのための回路網を提供すること。【解決手段】データリンクのための受信器回路であって、該受信器回路は、第１の等化回路網を含む第１の信号経路と、第２の等化回路網を含む第２の信号経路と、該第１の信号経路および該第２の信号経路のうちの１つの信号経路を選択するように構成された経路選択器回路とを含む、受信器回路。一実施形態において、前記第１の信号経路は、決定フィードバック等化器回路を含む。【選択図】図１
2013098981.tif 000002
【特許請求の範囲】
【請求項１】
データリンクのための受信器回路であって、
該受信器回路は、
第１の等化回路網を含む第１の信号経路と、
第２の等化回路網を含む第２の信号経路と、
該第１の信号経路および該第２の信号経路のうちの１つの信号経路を選択するように構成された経路選択器回路と
を含む、受信器回路。
【請求項２】
前記第１の信号経路は、決定フィードバック等化器回路を含む、請求項１に記載の受信器回路。
【請求項３】
前記第１の信号経路は、前記決定フィードバック等化器回路と直列な連続時間線形推定回路を含む、請求項２に記載の受信器回路。
【請求項４】
前記第２の信号経路は、少なくとも１つのアナログ等化器回路を含む、請求項１に記載の受信器回路。
【請求項５】
前記第２の信号経路は、可変連続時間線形推定回路を含む、請求項４に記載の受信器回路。
【請求項６】
前記可変連続時間線形推定回路は、周波数の範囲に対して信号振幅をブーストするように構成されている、請求項５に記載の受信器回路。
【請求項７】
前記第２の信号経路は、少なくとも１つの可変連続時間線形推定回路を含む連続時間線形推定回路の列を含む、請求項４に記載の受信器回路。
【請求項８】
前記受信器回路は、非選択信号経路に対する電力供給をオフにするように構成されている、請求項１に記載の受信器回路。
【請求項９】
データ信号を受信し、かつ、前記第１の信号経路および前記第２の信号経路に前記データ信号を出力するための第１のアナログ等化器回路をさらに含む、請求項１に記載の受信器回路。
【請求項１０】
前記データ信号を前記第１のアナログ等化器回路に提供するためのバッファ回路と、
前記経路選択器回路から等化されたデータ信号を受信するためのクロックデータリカバリ回路と
をさらに含む、請求項９に記載の受信器回路。
【請求項１１】
集積回路であって、
複数の信号経路を含むシリアルデータ受信器であって、各信号経路は、少なくとも１つの等化回路を含む、シリアルデータ受信器と、
前記複数の信号経路のうちの１つの信号経路を選択するように構成された経路選択器回路と
を含む、集積回路。
【請求項１２】
第１の信号経路は、決定フィードバック等化器回路を含み、第２の信号経路は、少なくとも１つの等化器回路を含む、請求項１１に記載の集積回路。
【請求項１３】
前記第１の信号経路は、前記決定フィードバック等化器回路と直列な連続時間線形推定回路を含む、請求項１２に記載の集積回路。
【請求項１４】
前記第２の信号経路は、可変連続時間線形推定回路を含む、請求項１３に記載の集積回路。
【請求項１５】
前記シリアルデータ受信器は、非選択信号経路に対する電力供給をオフにするように構成されている、請求項１１に記載の集積回路。
【請求項１６】
前記集積回路は、フィールドプログラマブルゲートアレイを含む、請求項１１に記載の集積回路。
【請求項１７】
受信器等化のための方法であって、
該方法は、
複数経路の受信器等化器を有する集積回路を受信器等化のための選択された信号経路を使用するように構成することと、
該選択された信号経路を用いて受信されたデータに対する等化を実行することと
を含む、方法。
【請求項１８】
第１の信号経路は、決定フィードバック等化回路を含む、請求項１７に記載の方法。
【請求項１９】
前記第１の信号経路が選択されなかった場合に、前記決定フィードバック等化回路に対する電力供給をオフにすること
をさらに含む、請求項１８に記載の方法。
【請求項２０】
第２の信号経路は、可変連続時間線形推定回路を含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本発明は、概して、データ通信に関する。より具体的には、本発明は、高速データリンクのための回路網に関する。
【背景技術】
【０００２】
（背景技術の説明）
高速データリンクは、システム内のデバイス間で通信するために用いられる。シリアルインターフェースプロトコルは、そのような高速リンクのために一層高速化するデータレートにおいて開発された。シリアルインターフェースのための業界標準のプロトコルの例は、ＰＣＩ  Ｅｘｐｒｅｓｓ（Ｒ）（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ）、ＸＡＵＩ（Ｘ  Ａｔｔａｃｈｍｅｎｔ  Ｕｎｉｔ  Ｉｎｔｅｒｆａｃｅ）、ｓＲＩＯ（ｓｅｒｉａｌ  Ｒａｐｉｄ  ＩＯ）等を含む。
【０００３】
高速データリンクの動作速度が、毎秒数十ギガビット（Ｇｂｐｓ）の速度まで増加するのに伴い、先進的な等化スキームが、高周波数信号損失を補償するために、より必要になってきた。不都合にも、等化回路は、複雑な等化技術を実装するように設計され得、そのような回路網は、典型的には、大量の電力を消費し、概して、様々な異なるタイプのアプリケーションの要求を満たすという観点において、フレキシブルではない。
【発明の概要】
【課題を解決するための手段】
【０００４】
（概要）
一実施形態は、データリンクのための受信器回路網に関する。受信器回路網は、少なくとも第１の信号経路と、第２の信号経路と、経路選択器回路とを含む。第１の信号経路は、第１の等化回路網を含み、第２の信号経路は、第２の等化回路網を含む。経路選択器回路は、第１の信号経路および第２の信号経路のうちの１つの信号経路を選択するように構成される。
【０００５】
別の実施形態は、少なくとも１つのシリアルデータ受信器および経路選択器回路を含む集積回路に関する。シリアルデータ回路は、複数の信号経路を含み、各信号経路は、少なくとも１つの等化回路を含む。経路選択器回路は、複数の信号経路のうちの１つの信号経路を選択するように構成される。
【０００６】
別の実施形態は、受信器等化のための方法に関する。集積回路は、受信器等化のために複数の信号経路のうちの選択された信号経路を用いるように構成されている。等化は、非選択信号経路に対する電力供給をオフにしている間に、選択された信号経路を用いる受信器データに対して実行され得る。
【０００７】
また、その他の実施形態および特徴も、開示される。
【０００８】
本発明は、例えば、以下を提供する。
（項目１）
データリンクのための受信器回路であって、
該受信器回路は、
第１の等化回路網を含む第１の信号経路と、
第２の等化回路網を含む第２の信号経路と、
該第１の信号経路および該第２の信号経路のうちの１つの信号経路を選択するように構成された経路選択器回路と
を含む、受信器回路。
（項目２）
上記第１の信号経路は、決定フィードバック等化器回路を含む、上記項目のいずれかに記載の受信器回路。
（項目３）
上記第１の信号経路は、上記決定フィードバック等化器回路と直列な連続時間線形推定回路を含む、上記項目のいずれかに記載の受信器回路。
（項目４）
上記第２の信号経路は、少なくとも１つのアナログ等化器回路を含む、上記項目のいずれかに記載の受信器回路。
（項目５）
上記第２の信号経路は、可変連続時間線形推定回路を含む、上記項目のいずれかに記載の受信器回路。
（項目６）
上記可変連続時間線形推定回路は、周波数の範囲に対して信号振幅をブーストするように構成されている、上記項目のいずれかに記載の受信器回路。
（項目７）
上記第２の信号経路は、少なくとも１つの可変連続時間線形推定回路を含む連続時間線形推定回路の列を含む、上記項目のいずれかに記載の受信器回路。
（項目８）
上記受信器回路は、非選択信号経路に対する電力供給をオフにするように構成されている、上記項目のいずれかに記載の受信器回路。
（項目９）
データ信号を受信し、かつ、上記第１の信号経路および上記第２の信号経路に上記データ信号を出力するための第１のアナログ等化器回路をさらに含む、上記項目のいずれかに記載の受信器回路。
（項目１０）
上記データ信号を上記第１のアナログ等化器回路に提供するためのバッファ回路と、
上記経路選択器回路から等化されたデータ信号を受信するためのクロックデータリカバリ回路と
をさらに含む、上記項目のいずれかに記載の受信器回路。
（項目１１）
集積回路であって、
複数の信号経路を含むシリアルデータ受信器であって、各信号経路は、少なくとも１つの等化回路を含む、シリアルデータ受信器と、
上記複数の信号経路のうちの１つの信号経路を選択するように構成された経路選択器回路と
を含む、集積回路。
（項目１２）
第１の信号経路は、決定フィードバック等化器回路を含み、第２の信号経路は、少なくとも１つの等化器回路を含む、上記項目のいずれかに記載の集積回路。
（項目１３）
上記第１の信号経路は、上記決定フィードバック等化器回路と直列な連続時間線形推定回路を含む、上記項目のいずれかに記載の集積回路。
（項目１４）
上記第２の信号経路は、可変連続時間線形推定回路を含む、上記項目のいずれかに記載の集積回路。
（項目１５）
上記シリアルデータ受信器は、非選択信号経路に対する電力供給をオフにするように構成されている、上記項目のいずれかに記載の集積回路。
（項目１６）
上記集積回路は、フィールドプログラマブルゲートアレイを含む、上記項目のいずれかに記載の集積回路。
（項目１７）
受信器等化のための方法であって、
該方法は、
複数経路の受信器等化器を有する集積回路を受信器等化のための選択された信号経路を使用するように構成することと、
該選択された信号経路を用いて受信されたデータに対する等化を実行することと
を含む、方法。
（項目１８）
第１の信号経路は、決定フィードバック等化回路を含む、上記項目のいずれかに記載の方法。
（項目１９）
上記第１の信号経路が選択されなかった場合に、上記決定フィードバック等化回路に対する電力供給をオフにすること
をさらに含む、上記項目のいずれかに記載の方法。
（項目２０）
第２の信号経路は、可変連続時間線形推定回路を含む、上記項目のいずれかに記載の方法。
【０００９】
（摘要）
一実施形態は、データリンクのための受信器回路に関する。受信器回路は、少なくとも第１の信号経路と、第２の信号経路と、経路選択器回路とを含む。第１の信号経路は、第１の等化回路網を含み、第２の信号経路は、第２の等化回路網を含む。経路選択器回路は、第１の信号経路および第２の信号経路のうちの１つの信号経路を選択するように構成されている。また、その他の実施形態および特徴も、開示されている。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の実施形態にしたがう、通信リンクのハイレベルダイアグラムである。
【図２】図２は、本発明の実施形態にしたがう、受信器等化器回路を図示している。
【図３】図３は、本発明の実施形態にしたがう、連続時間線形推定（ＣＴＬＥ）回路を図示している。
【図４】図４は、本発明の実施形態にしたがう、可変ＣＴＬＥ回路を図示している。
【図５】図５は、本発明の実施形態にしたがう、経路選択器回路を図示している。
【図６】図６は、本発明の実施形態にしたがう。シリアルデータ信号を受信するための方法のフローチャートである。
【図７】図７は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の単純化された部分ブロックダイアグラムである。
【図８】図８は、本発明の技術を採用し得る例示的なデジタルシステムのブロックダイアグラムである。
【発明を実施するための形態】
【００１１】
（詳細な説明）
本発明は、上述した問題を克服する革新的な受信器アーキテクチャを提供する。この受信器アーキテクチャは、異なるタイプのアプリケーションと共にフレキシブルに用いられ得る等化回路網のフレキシブルな使用を可能にする。
【００１２】
図１は、本発明の実施形態にしたがう、通信リンクのハイレベルダイアグラムである。図１に示されているように、通信リンクは、概して、送信器（ＴＸ）１２０、受信器（ＲＸ）１４０、送信器と受信器との間に配置された通信チャネル（ＣＨ）１３０から構成される。
【００１３】
ＴＸ１２０は、パラレル入力シリアル出力（ＰＩＳＯ）回路１２２を含み得る。ＰＩＳＯ（シリアライザ）回路１２２は、パラレルデータ信号を受信し、かつ、それをシリアルデータ信号に変換するように構成されている。例えば、送信器１２０は、集積回路の一部分であり得、パラレルデータ信号は、集積回路内の通信プロトコルモジュールによって提供され得る。
【００１４】
シリアルデータ信号は、送信器等化器（ＴＸ  ＥＱ）回路１２４により調整され得る。一実施形態において、ＴＸ  ＥＱ回路１２４は、チャネル１３０内の信号の歪みを補償するために、送信信号を事前変形する有限インパルス応答（ＦＩＲ）等化を実装し得る。クロック生成器（ＣＬＫ）回路１２１は、ＰＩＳＯ１２２回路およびＴＸ  ＥＱ１２４回路にクロック信号を提供するように、位相ロックループ回路を利用し得る。ＴＸ  ＥＱ１２４回路からの出力は、ドライバ回路１２６に提供され得る。ドライバ回路１２６は、チャネル１３０を介してシリアルデータ信号を送信するように構成され得る。
【００１５】
チャネル１３０は、送信器１２０から受信器１４０にシリアルデータ信号を通信する。チャネル１３０は、シリアルデータ信号を通信するために複数レーンを用い得る。
【００１６】
受信器１４０は、複数レーンのチャネルからバッファ回路１４２に送信されたシリアルデータ信号を受信するように構成され得る。バッファ回路１４２は、受信されたシリアルデータ信号を受信器等化（ＲＸ  ＥＱ）回路１４４に出力し得る。本明細書中にさらに記載されているように、ＲＸ  ＥＱ回路１４４は、チャネル内の高周波数信号損失を補償するように、１つ以上の等化を実行するように構成され得る。ＲＸ  ＥＱ回路１４４は、クロックデータリカバリ（ＣＤＲ）回路１４５およびラッチ回路１４６のデータ入力の両方に「等化された」シリアルデータ信号を出力し得る。
【００１７】
ＣＤＲ回路１４５は、シリアルデータ信号からクロック信号をリカバするためにＰＬＬを用い得る。リカバされたクロック信号は、ＲＸ  ＥＱ回路１４４の入力およびラッチ回路１４６の入力に提供され得る。
【００１８】
ラッチ回路１４６は、「等化された」シリアルデータ信号をそのデータ入力においてＲＸ  ＥＱ回路１４４から受信し、かつ、リカバされたクロック信号をそのクロック入力においてＣＤＲ回路１４５から受信するように構成されている。ラッチ回路１４６は、再生成されたシリアルデータ信号をシリアル入力パラレル出力（ＳＩＰＯ）回路１４８に出力する。ＳＩＰＯ（シリアライザ）回路１４８は、シリアルデータ信号を受信し、かつ、それをパラレルデータ信号に変換するように構成されている。パラレルデータ信号は、受信デバイスのその他の回路網に提供され得る。例えば、受信デバイスは、集積回路であり得、パラレルデータ信号が、集積回路内の通信プロトコルモジュールに提供され得る。
【００１９】
図２は、本発明の実施形態にしたがう、受信器等化器（ＲＸ  ＥＱ）回路１４４を図示している。示されているように、ＲＸ  ＥＱ回路１４４は、ＲＸバッファ回路１４２からシリアルデータ信号を受信し、そして、シリアルデータ信号に等化を適用した後に、「等化された」シリアルデータ信号をＣＤＲ回路１４５およびラッチ回路１４６に出力する。
【００２０】
ＲＸバッファ回路１４２からのシリアルデータ信号は、第１の連続時間線形推定（ＣＴＬＥ）回路２０２によって受信される。第１のＣＬＴＥ回路２０２は、初期の概して線形な補償を信号に適用する。第１のＣＴＬＥ回路２０２の一実施形態は、図３に関連して以下に記載される。第１のＣＴＬＥ回路２０２は、その出力信号を２つの信号経路に提供し得る。
【００２１】
第１の信号経路は、図中の下部に示されており、第２のＣＴＬＥ回路２０４につながり得る。第２のＣＴＬＥ回路２０４は、さらなる概して線形な補償を信号に対して適用する。一実施形態において、第２のＣＴＬＥ回路２０４は、また、図３に関連して以下に記載されるように実装され得る。第２のＣＴＬＥ回路２０４は、その出力信号を決定フィードバック等化器（ＤＦＥ）回路２０６に提供し得る。ＤＦＥ回路２０６は、現在のデータビットのロジック状態を決定する目的のために、以前に送信されたデータビットのロジック状態に関するフィードバックを用いる非線形等化回路である。ＤＦＥ回路２０６の様々な実施形態が利用され得る。例えば、一実施形態において、ＤＦＥ回路２０６は、米国特許７，６９７，６０３（２０１０年４月１３日にＷａｎｇ等に付与）に記載されているように実装され得、当該米国特許の開示は、その全体が参照により本明細書中に援用される。別の実施形態において、ＤＦＥ回路２０６は、“Ａ  ２０Ｇｂ／ｓ  ４０ｍＷ  Ｅｑｕａｌｉｚｅｒ  ｉｎ  ９０ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”、Ｓａｍｅｈ  Ａ．ｌｂｒａｈｉｍおよびＢｅｈｚａｄ  Ｒａｚａｖｉ、Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ）、Ｆｅｂｒｕａｒｙ  ２０１０、ｐｐ１７０−１７１に開示されているものと同様の態様で実装され得る。その他の実施形態において、ＤＦＥ回路２０６は、その他の従来の設計を用いて実装され得る。
【００２２】
第２の信号経路は、図中の上部に示されており、直列の１つ以上のアナログ等化器回路を含み得る。図２に図示されているように、第２の信号経路は、Ｎ個のＣＴＬＥ回路（２０８−１から２０１−Ｎ）の列を含み、Ｎは少なくとも１である。一実施形態において、各ＣＴＬＥ回路２０８−ｎは、可変ＣＴＬＥ回路であり得る。可変ＣＴＬＥ回路の一実施形態は、図４に関連して以下に記載される。また、その他の実施形態も、（例えば、図３に示されているように）直列の可変ＣＴＬＥ回路および非可変ＣＴＬＥ回路を含み得る。
【００２３】
第１の信号経路のＤＦＥ回路２０６の出力は、経路選択器回路２１０の入力（１）に提供され得、第２の信号経路の最後のＣＴＬＥ回路２０８−Ｎの出力は、経路選択器回路２１０の第２の入力（０）に提供され得る。経路選択器回路２１０は、第１の入力または第２の入力のいずれかから「等化された」シリアルデータ信号を選択するように構成され得る。経路選択器回路２１０の一実施形態は、図５に関連して以下に記載される。
【００２４】
図３は、本発明の実施形態にしたがう、ＣＴＬＥ回路３００を図示している。図示されているように、ＣＴＬＥ回路３００は、２つのドレインレジスタＲｄ１およびＲｄ２、トランジスタＭ１およびＭ２、ソースレジスタＲｓ、ソースキャパシタＣｓ、２つのソース電流シンクｌｓ１およびｌｓ２を含み得る。ドレインレジスタＲｄ１は、トランジスタＭ１のドレインと電圧源Ｖｄｄとの間に接続され得、ドレインレジスタＲｄ２は、トランジスタＭ２のドレインと電圧源Ｖｄｄとの間に接続され得る。電流シンクｌｓ１は、トランジスタＭ１のソースと接地との間に接続され得、電流シンクｌｓ２は、トランジスタＭ２のソースと接地との間に接続され得る。
【００２５】
差動入力信号Ｖｉｎが、トランジスタＭ１およびＭ２のゲートに提供され得、差動出力信号Ｖｏｕｔが、２つの出力ノードにおいて生成され、第１の出力ノードは、トランジスタＭ１のドレインとドレインレジスタＲｄ１との間に存在し、第２の出力ノードは、トランジスタＭ２のドレインとドレインレジスタＲｄ２との間に存在する。ソースキャパシタＣｓおよびソースレジスタＲｓは、２つのトランジスタＭ１およびＭ２のソースの間にパラレル様式で接続され得る。ソースキャパシタＣｓは、共振周波数において生成されるゲインの量を調整するために用いられ得るピーキングキャパシタとして機能する。ソースレジスタＲｓは、ＣＴＬＥ回路３００の低周波数ゲインの量を調整するために用いられ得るソース退化レジスタとして機能する。
【００２６】
図４は、本発明の実施形態にしたがう、可変ＣＴＬＥ回路４００を図示している。図４の可変ＣＴＬＥ回路４００は、図３のＣＴＬＥ回路３００ｖと類似している。相違は、可変ＣＴＬＥ回路４００においては、ソースキャパシタが可変キャパシタＣｖであり、ソースレジスタが可変レジスタＲｖであるという点である。可変キャパシタＣｖおよび可変レジスタＲｖは、等化目的のために、回路４００の周波数およびゲイン特性の調整を可能にする。
【００２７】
図５は、本発明の実施形態にしたがう、経路選択器回路２１０を図示している。図示されているように、経路選択器回路２１０は、２つのレジスタＲｄ１およびＲｄ２、第１のペアのトランジスタＭ１およびＭ２、第２のペアのトランジスタＭ３およびＭ４、２つの電流シンクｌｓ０、ｌｓ１を含み得る。レジスタＲｄ１は、電圧源ＶｄｄとトランジスタＭ１のドレインとの間に接続され得、また、電圧源ＶｄｄとトランジスタＭ３のドレインとの間に接続され得る。レジスタＲｄ２は、電圧源ＶｄｄとトランジスタＭ２のドレインとの間に接続され得、また、電圧源ＶｄｄとトランジスタＭ４のドレインとの間に接続され得る。電流シンクｌｓ０は、トランジスタＭ１のソースと接地との間に接続され得、また、トランジスタＭ２のソースと接地との間に接続され得る。電流シンクｌｓ１は、トランジスタＭ３のソースと接地との間に接続され得、また、トランジスタＭ４のソースと接地との間に接続され得る。
【００２８】
第１の差動入力信号Ｖｉｎ０は、第１のペアのトランジスタＭ１およびＭ２のゲートに提供され得、第２の差動入力信号Ｖｉｎ１は、第２のペアのトランジスタＭ３およびＭ４のゲートに提供され得る。差動出力信号Ｖｏｕｔは、２つの出力ノードにおいて生成される。第１の出力ノードは、レジスタＲｄ１とトランジスタＭ１のドレインとの間に存在し、また、レジスタＲｄ１とトランジスタＭ３のドレインとの間に存在する。第２の出力ノードは、レジスタＲｄ２とトランジスタＭ２のドレインとの間に存在し、また、レジスタＲｄ２とトランジスタＭ４のドレインとの間に存在する。
【００２９】
出力信号Ｖｏｕｔを駆動するために、第１の差動入力信号Ｖｉｎ０を選択するために、第１の電流シンクｌｓ０がオンにされ、その一方で、第２の電流シンクｌｓ１がオフにされる。出力信号Ｖｏｕｔを駆動するために、第２の差動入力信号Ｖｉｎ１を選択するために、第２の電流シンクｌｓ１がオンにされ、その一方で、第１の電流シンクｌｓ０がオフにされる。
【００３０】
図６は、本発明の実施形態にしたがう、受信器等化のための方法６００のフローチャートである。複数経路の受信器等化器を有する集積回路が、提供される６０２。図２に関連して上述されたように、一実施形態において、複数経路の受信器は、２つの信号経路を有し得る。その後、集積回路が、受信器等化のために選択された信号経路を利用するように構成（プログラムされ）され得る６０４。その後、非選択信号経路（単数または複数）に対する電流供給をオフにしている間に、選択された信号経路を用いることにより、受信されたデータに対して等化が実行され得る６０６。
【００３１】
図２に関連して上述された等化回路網２００を参照すると、図２の下部の（ＣＴＬＥ２０４およびＤＦＥ２０６を有する）第１の経路の選択は、シンボル間干渉（ＩＳＩ）を低減しながらもクロックジッタに対する感応性が低いというＤＦＥ回路２０６の能力に起因して、特定のアプリケーションにおいては有利であり得る。しかしながら、ＤＦＥ回路２０６は、概して、動作のために比較的大量の電力を要求する。
【００３２】
他方で、図２の上部の（ＣＴＬＥ回路２０８−１から２０８−Ｎの列を有する）第２の経路の選択は、特定のアプリケーションにおいては十分であり得、そして、有利にも第１の経路よりも少量の電力を消費し得る。第１の経路の回路を不活性化する（当該回路に対する電力供給をオフにする）ことにより、より少量の電力消費の消費が達成される。
【００３３】
このようにして、本開示は、リンクアプリケーションに依存して有利にも構成され得る受信器等化のためのフレキシブルなアーキテクチャを提供する。例えば、２５Ｇｂｐｓ〜２８Ｇｂｐｓのバックプレーンアプリケーション等の長距離アプリケーションをサポートするためには、（ＤＦＥを含む）第１の経路が選択され得る。
【００３４】
他方で、２８Ｇｂｐｓチップ・トゥ・チップアプリケーション等の短距離アプリケーションをサポートするためには、実質的な電力量を節約するために、第２の経路（ＣＴＬＥの列）が選択され得る。この場合、第２の経路の回路は、ＡＣブーストなしで広帯域幅をサポートするように構成され得る。
【００３５】
また、第２の経路は、低速度１０〜１６Ｇｂｐｓアプリケーションをサポートするように選択され得る。この場合、第２の経路の回路は、低周波数において信号振幅をブーストする（すなわち、低周波数においてＡＣブーストを提供する）ように構成され得る。
【００３６】
図７は、本発明の局面を含み得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０の単純化された部分ブロックダイアグラムである。本発明の実施形態は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）等の多数のタイプの集積回路において用いられ得るということが理解されるべきである。
【００３７】
ＦＰＧＡ１０は、その「コア」内に、可変長および可変速度の行および列の相互接続コンダクタのネットワークによって相互接続されたプログラマブルロジックアレイブロック（またはＬＡＢ）１２の２次元アレイを含む。ＬＡＢ１２は、複数の（例えば、１０個の）ロジック要素（またはＬＥ）を含む。
【００３８】
ＬＥは、ユーザ定義のロジック機能の効率的な実装を提供するプログラマブルロジックブロックである。ＦＰＧＡは、様々な組み合わせ的機能およびシーケンシャル機能を実装するように構成され得る多数のロジック要素を有する。ロジック要素は、プログラマブル相互接続構造に対するアクセスを有する。プログラマブル相互接続構造は、ほぼ任意の所望の構成においてロジック要素を相互接続するようにプログラムされ得る。
【００３９】
また、ＦＰＧＡ１０は、アレイ全体にわたって提供される可変サイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造を含み得る。ＲＡＭブロックは、例えば、ブロック１４、ブロック１６、ブロック１８を含む。また、これらのメモリブロックは、シフトレジスタおよびＦＩＦＯバッファを含み得る。
【００４０】
ＦＰＧＡ１０は、例えば、加算または減算特徴を有するマルチプライヤを実装し得るデジタル信号処理（ＤＳＰ）ブロック２０をさらに含み得る。この例においては、チップ周辺に配置される入力／出力要素（ＩＯＥ）２２は、多数のシングルエンドおよび差動の入力／出力標準をサポートする。各ＩＯＥ２２は、ＦＰＧＡ１０の外部端子（すなわち、ピン）に結合される。送信器（ＴＸ／ＲＸ）チャネルアレイは、例えば、各ＴＸ／ＲＸチャネル回路３０がいくつかのＬＡＢに結合されて示されているように配置され得る。ＴＸ／ＲＸチャネル回路３０は、他の回路網のうちでもとりわけ、本明細書中に記載されているような受信器回路網を含み得る。
【００４１】
本明細書中では、ＦＰＧＡ１０は、例示目的のみのために記載されており、本発明は、多くの異なるタイプのＰＬＤ、ＦＰＧＡ、ＡＳＩＣにおいて実装され得ることが理解されるべきである。
【００４２】
また、本発明は、いくつかの構成要素のうちの１つとしてＦＰＧＡを有するシステム内に実装され得る。図８は、本発明の技術を具現化し得る例示的なデジタルシステム５０のブロックダイアグラムを示している。システム５０は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、特殊デジタルスイッチングネットワーク、または、その他の処理システムであり得る。さらに、そのようなシステムは、例えば、遠隔通信システム、自動車用システム、制御システム、消費者電子機器、パーソナルコンピュータ、インターネット通信およびネットワーキング等の多種多様なアプリケーションのために設計され得る。さらに、システム５０は、単一の基板上、複数の基板上、または、複数のエンクロージャ内に提供され得る。
【００４３】
システム５０は、１つ以上のバスによって互いに相互接続された、処理ユニット５２、メモリユニット５４、入力／出力（Ｉ／Ｏ）ユニット５６を含む。この例示的な実施形態にしたがうと、ＦＰＧＡ５８は、処理ユニット５２内に実現され得る。ＦＰＧＡ５８は、システム５０内の多くの異なる目的を担い得る。ＦＰＧＡ５８は、例えば、処理ユニット５２のロジカルなビルディングブロックであり得、その内部動作および外部動作をサポートし得る。ＦＰＧＡ５８は、システム動作内のその特定の役割を実行するために必要なロジカル機能を実装するようにプログラムされる。ＦＰＧＡ５８は、特別に、接続６０を介してメモリ５４に結合され得、接続６２を介してＩ／Ｏユニット５６に結合され得る。
【００４４】
処理ユニット５２は、処理または格納のための適切なシステム構成要素にデータを向け得、メモリ５４内に格納されたプログラムを実行し得、Ｉ／Ｏユニット５６を介してデータを送受信し得、または、同様の機能を行い得る。処理ユニット５２は、コントローラ、ネットワークコントローラ、または、任意のタイプのプロセッサまたはコントローラとしての使用のためにプログラムされた、中央処理ユニット（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、フィールドプログラマブルゲートアレイであり得る。さらに、多くの実施形態において、これらは、ＣＰＵを必要としないことがしばしばある。
【００４５】
例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ５８が、システムのロジカル動作を制御し得る。別の例として、ＦＰＧＡ５８は、特定のコンピューティングタスクを扱うために必要に応じて再プログラムされ得る再構成可能プロセッサとして機能する。あるいは、ＦＰＧＡ５８は、それ自体が、埋め込まれたマイクロプロセッサを含み得る。メモリユニット５４は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、または、任意のその他の格納手段、あるいは、これらの格納手段の任意の組み合わせであり得る。
【００４６】
上述の記載において、多数の特定の詳細が、本発明の実施形態の完全な理解を提供するために与えられてきた。しかしながら、本発明の例示的な実施形態の上述した説明は、排他的であること、または、開示されたままの形式に本発明を限定することを意図されていない。当業者は、本発明は、１つ以上の特定の詳細なしに実施され得ること、または、その他の方法、構成要素等を用いて実施され得ることを認識し得る。
【００４７】
その他の場合において、周知の構造または動作は、本発明の局面を曖昧にすることを回避するために、示されたり、または、記載されたりしていない。本発明のための特定の実施形態および例は、本明細書中では、例示目的のために記載されているが、当業者であれば認識し得るように、様々な均等な改変が、本発明の範囲内で可能である。これらの改変は、上述した詳細を考慮して、本発明に対してなされ得る。
【符号の説明】
【００４８】
５０  デジタルシステム
５２  処理ユニット
５４  メモリユニット
５６  入力／出力（Ｉ／Ｏ）ユニット
５８  ＦＰＧＡ
６０  接続
６２  接続
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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