(57)【要約】【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体と、
上記半導体上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体上における上記ゲート電極の両側に形成された金属ソース・ドレイン電極と
を備え、
上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有しており、
上記不純物は、上記半導体のバルク中では殆どキャリアを発生しない不純物である
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記不純物は、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも小さい
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記不純物は、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも大きい
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３までの何れか一つに記載の半導体装置において、
上記不純物の質量数は７５よりも大きい
ことを特徴とする半導体装置。
【請求項５】
請求項１,請求項２および請求項４の何れか一つに記載の半導体装置において、
上記不純物は、上記半導体の電子親和力よりも小さいイオン化ポテンシャルを有している
ことを特徴とする半導体装置。
【請求項６】
請求項１,請求項２,請求項４および請求項５の何れか一つに記載の半導体装置において、
上記不純物は、セシウムである
ことを特徴とする半導体装置。
【請求項７】
請求項１から請求項６までの何れか一つに記載の半導体装置において、
上記不純物含有領域の上記金属ソース・ドレイン電極との界面における上記不純物の濃度は、１×１０19cm-３以上である
ことを特徴とする半導体装置。
【請求項８】
請求項１から請求項７までの何れか一つに記載の半導体装置において、
上記不純物含有領域における上記不純物の濃度は、上記不純物含有領域の上記金属ソース・ドレイン電極との界面よりも深い位置にピークを有している
ことを特徴とする半導体装置。
【請求項９】
請求項１から請求項８までの何れか一つに記載の半導体装置において、
上記金属ソース・ドレイン電極は、上記半導体と金属との化合物で構成されている
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
上記金属は、ニッケル,コバルト,チタン,エルビウム,イッテルビウムおよび白金の元素群うちの１つ以上を含んでいる
ことを特徴とする半導体装置。
【請求項１１】
請求項１から請求項１０までの何れか一つに記載の半導体装置において、
上記半導体は、絶縁体上に設けられており、
上記金属ソース・ドレイン電極の少なくとも一部は、上記絶縁体に接している
ことを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置の製造方法であって、
半導体上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体の上部における上記ゲート電極の両側に上記不純物を導入して上記不純物含有領域を形成する工程と、
上記半導体における上記不純物含有領域上に金属を堆積する工程と、
アニールを行って上記半導体と上記金属とを反応させて、上記半導体の上部における上記ゲート電極の両側に上記金属ソース・ドレイン電極を形成する工程と
を備え、
上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、上記不純物含有領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
上記不純物は、セシウムである
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２あるいは請求項１３に記載の半導体装置の製造方法において、
上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
上記金属は、ニッケル,コバルト,チタン,エルビウム,イッテルビウムおよび白金の元素群うちの１つ以上を含んでいる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化は、ＭＯＳＦＥＴ(ＭＯＳ電界効果トランジスタ)の微細化によって進展している。今後も、ＭＯＳＦＥＴの微細化を継続するためには、微細化に伴って益々顕著となる短チャネル効果による特性劣化を抑制することが必須である。ここで、短チャネル効果を抑制するためには、ソース・ドレインをより浅く形成することが非常に効果的である。また、同時に、高いオン電流を得るために、ソース・ドレインは低抵抗である必要がある。
【０００３】
通常、ソース・ドレインは、高濃度のドナーまたはアクセプターを半導体中にイオン注入し、その後活性化アニールをすることによって形成される。このようにして形成されるソース・ドレインの接合深さを浅くするためには、イオン注入エネルギー(加速エネルギー)を小さくする必要がある。ところが、イオン注入エネルギーを極端に小さすると(例えば１ｋeＶ以下)、単位時間当たりのドーズ量を十分に確保することが困難になるため、量産プロセスに適用するのが非常に困難になる。また、活性化アニールによる不純物の熱拡散によっても、接合深さが深くなってしまう。一方において、接合深さを浅くするほど、ソース・ドレイン抵抗は大きくなってしまう。このような理由によって、ソース・ドレインの浅接合化は近年益々困難になってきている。
【０００４】
このような問題を解決する方法として、ソース・ドレインを金属シリサイド等の金属を用いて形成する金属ソース・ドレイン構造が提案されている(例えば、非特許文献１)。上記金属シリサイドは、半導体としてのシリコン上に金属を堆積し、その後にＲＴＡ(Rapid Thermal Annealing)等の熱処理を行うことによって形成される。このような金属シリサイドの膜厚は、堆積する金属の膜厚で制御できるため制御が容易であり、従って極めて浅いソース・ドレインを容易に形成することができる。また、ソース・ドレインを金属で形成するため、非常に低抵抗にできることが期待される。
【０００５】
しかしながら、上記金属ソース・ドレイン構造には、金属と半導体との間にはショットキー接合が形成されるために、ソース・ドレインと半導体との間のリーク電流が大きく、また、チャネルとソース・ドレインとの間に形成されるショットキー障壁のために、オン電流が低下してしまうという問題がある。
【０００６】
このような問題を解決するために、特開２００５‐１０１５８８号公報(特許文献１)には、半導体としてのシリコン基板中にＡsやＢ等の不純物を注入し、その後、不純物を注入した領域よりも深い領域まで金属シリサイド(金属ソース・ドレイン)を形成することによって金属シリサイドとシリコンの界面付近に不純物を偏析させ、金属シリサイドに接する領域にシリコン基板とは逆導電型であり且つ空乏化した不純物領域を形成する技術が開示されている。
【０００７】
上記特許文献１に開示された電界効果トランジスタにおいては、金属ソース・ドレインと半導体との接合特性は、ｐｎ接合とショットキー接合との中間的な状態となるため、上記非特許文献１の構造よりもリーク電流を抑制することができる。また、上記非特許文献１の場合に比べて、チャネルとソース・ドレインとの間に形成されるショットキー障壁高さが実効的に低減されるため、オン電流を向上させることができる。
【０００８】
しかしながら、上記特許文献１に開示された技術では、不純物を注入した領域よりも深い位置まで金属シリサイドを形成する必要があるために、ソース・ドレインの深さは不純物の注入深さよりも浅くすることができない。即ち、ｐｎ接合を用いてソース・ドレインを形成する従来の方法よりも浅いソース・ドレインを形成することは、原理的に不可能であるという問題がある。
【０００９】
また、用いられる不純物は半導体のドナー不純物あるいはアクセプター不純物であるため、不純物を注入した後に不純物の活性化やイオン注入によって生じた結晶欠陥を回復するための熱処理を行う場合には、不純物が熱拡散してしまう。そのために、浅いソース・ドレインを形成することが更に困難になるという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５‐１０１５８８号公報
【非特許文献】
【００１１】
【非特許文献１】シー・ワング、ジョン・ピー・スナイダー、ジェー・アール・タッカー(C.Wang，John P.Snyder，J.R.Tucker)著，「アプライド・フィジックス・レターズ（Applied Physics Letters)」，米国，アメリカン・インスティテュート・オブ・フィジックス(American Institute of Physics)，第７４巻(VOL.74），1999年，P.1174−1176
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、この発明の課題は、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置、および、その製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の半導体装置は、
半導体と、
上記半導体上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体上における上記ゲート電極の両側に形成された金属ソース・ドレイン電極と
を備え、
上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有しており、
上記不純物は、上記半導体のバルク中では殆どキャリアを発生しない不純物である
ことを特徴としている。
【００１４】
上記構成によれば、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を有している。したがって、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００１５】
さらに、上記不純物は上記半導体のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソース・ドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソース・ドレインを形成することができ、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
【００１６】
また、１実施の形態の半導体装置では、
上記不純物は、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも小さい。
【００１７】
この実施の形態によれば、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソース・ドレイン電極の仕事関数よりも小さい上記不純物が含まれている。したがって、上記金属ソース・ドレイン電極の仕事関数を小さくして、電子に対するショットキー障壁高さを更に小さくすることができる。すなわち、Ｎ型ＭＯＳＦＥＴの寄生抵抗を減少させることができる。
【００１８】
また、１実施の形態の半導体装置では、
上記不純物は、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に加えて、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域にも含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも大きい。
【００１９】
この実施の形態によれば、上記金属ソース・ドレイン電極における上記半導体と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソース・ドレイン電極の仕事関数よりも大きい上記不純物が含まれている。したがって、上記金属ソース・ドレイン電極の仕事関数を小さくして、正孔に対するショットキー障壁高さを更に小さくすることができる。すなわち、Ｐ型ＭＯＳＦＥＴの寄生抵抗を減少させることができる。
【００２０】
また、１実施の形態の半導体装置では、
上記不純物の質量数は７５よりも大きい。
【００２１】
この実施の形態によれば、上記半導体に含まれる上記不純物の導入をイオン注入によって行う場合、上記不純物の質量数は通常のドナー不純物である砒素の質量数７５よりも大きいので、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。逆に言えば、同じ深さにイオン注入を行う場合、上記不純物のイオン注入エネルギーを上記砒素のイオン注入エネルギーよりも大きくできるので、イオン電流量を多くすることができ、プロセス時間を短縮することができる。特に、上記不純物によれば、非常に小さいイオン注入エネルギーでイオン注入を行う場合に、十分なドーズ量が確保できないという問題を回避することができる。
【００２２】
また、１実施の形態の半導体装置では、
上記不純物は、上記半導体の電子親和力よりも小さいイオン化ポテンシャルを有している。
【００２３】
この実施の形態によれば、上記不純物のイオン化ポテンシャルは上記半導体の電子親和力よりも小さいので、上記不純物は、上記半導体の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。そして、この不純物準位から上記金属ソース・ドレイン電極側に電子が放出されて上記不純物は正にイオン化し、上記不純物がイオン化した領域では、上記半導体のエネルギーバンドが、上記不純物準位と上記金属ソース・ドレイン電極のフェルミ準位とが一致する程度まで曲げられる。そのため、ショットキー障壁が大きく変調される。
【００２４】
したがって、Ｎ型ＭＯＳＦＥＴにおいて、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制することができると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００２５】
また、１実施の形態の半導体装置では、
上記不純物は、セシウムである。
【００２６】
この実施の形態によれば、セシウムのイオン化ポテンシャル３.８９eＶは例えばシリコンの電子親和力４.０５eＶよりも小さいので、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。したがって、容易にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
【００２７】
また、１実施の形態の半導体装置では、
上記不純物含有領域の上記金属ソース・ドレイン電極との界面における上記不純物の濃度は、１×１０19cm-3以上である。
【００２８】
この実施の形態によれば、上記金属ソース・ドレイン電極との界面での上記不純物の濃度が十分に大きい。そのため、ショットキー障壁が大きく変調され、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流が著しく抑制されると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗が著しく減少される。
【００２９】
また、１実施の形態の半導体装置では、
上記不純物含有領域における上記不純物の濃度は、上記不純物含有領域の上記金属ソース・ドレイン電極との界面よりも深い位置にピークを有している。
【００３０】
この実施の形態によれば、上記金属ソース・ドレイン電極の広い範囲を高濃度の不純物領域で覆うことができるので、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を効果的に低減することができる。
【００３１】
また、１実施の形態の半導体装置では、
上記金属ソース・ドレイン電極は、上記半導体と金属との化合物で構成されている。
【００３２】
この実施の形態によれば、上記金属ソース・ドレイン電極の深さは上記半導体上に堆積する上記金属の厚さによって制御することができる。したがって、上記半導体上にスパッタ法等によって上記金属を薄く堆積することによって、浅い金属ソース・ドレイン電極を容易に形成することができる。
【００３３】
また、１実施の形態の半導体装置では、
上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
上記金属は、ニッケル,コバルト,チタン,エルビウム,イッテルビウムおよび白金の元素群うちの１つ以上を含んでいる。
【００３４】
この実施の形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソース・ドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
【００３５】
また、１実施の形態の半導体装置では、
上記半導体は、絶縁体上に設けられており、
上記金属ソース・ドレイン電極の少なくとも一部は、上記絶縁体に接している。
【００３６】
この実施の形態によれば、ＳＯＩ(Semiconductor On Insulator)構造の半導体装置において、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。さらに、極めて浅いソース・ドレインの形成を可能にして、良好な短チャネル効果特性を得ることができる。
【００３７】
また、この発明の半導体装置の製造方法は、
半導体上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体の上部における上記ゲート電極の両側に上記不純物を導入して上記不純物含有領域を形成する工程と、
上記半導体における上記不純物含有領域上に金属を堆積する工程と、
アニールを行って上記半導体と上記金属とを反応させて、上記半導体の上部における上記ゲート電極の両側に上記金属ソース・ドレイン電極を形成する工程と
を備え、
上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、上記不純物含有領域を形成する
ことを特徴としている。
【００３８】
上記構成によれば、上記半導体における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を形成している。したがって、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少できる半導体装置を形成することができる。
【００３９】
さらに、上記不純物は上記半導体のバルク中でキャリアを発生しないので、上記不純物含有領域を上記金属ソース・ドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソース・ドレインを形成することができ、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を有する半導体装置を形成することができるのである。
【００４０】
また、１実施の形態の半導体装置の製造方法では、
上記不純物は、セシウムである。
【００４１】
この実施の形態によれば、セシウムのイオン化ポテンシャル３.８９eＶは例えばシリコンの電子親和力４.０５eＶよりも小さいので、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。したがって、容易にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
【００４２】
また、１実施の形態の半導体装置の製造方法では、
上記半導体は、シリコンおよびゲルマニウムのうちの少なくとも１つを主成分として含んでおり、
上記金属は、ニッケル,コバルト,チタン,エルビウム,イッテルビウムおよび白金の元素群うちの１つ以上を含んでいる。
【００４３】
この実施の形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソース・ドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
【発明の効果】
【００４４】
以上より明らかなように、この発明によれば、半導体における金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物領域を有しているので、上記半導体‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００４５】
さらに、上記不純物は上記半導体のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソース・ドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソース・ドレインを形成することができ、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
【図面の簡単な説明】
【００４６】
【図１】この発明の半導体装置における第１実施の形態での各製造工程中の断面図である。
【図２】図１に示す製造方法によって製造された半導体装置の断面図である。
【図３】図１における金属ソース・ドレイン電極と同様の方法で作製したダイオードの断面図である。
【図４】図３における電流‐電圧特性を示す図である。
【図５】図３におけるバンド図である。
【図６】図３においてセシウム含有領域が存在しない場合のバンド図である。
【図７】図３においてＮ型シリコンを用いた場合の電流‐電圧特性を示す図である。
【図８】図３においてＮ型シリコンを用いた場合のバンド図である。
【図９】図３においてＮ型シリコンを用いた場合であってセシウム含有領域が存在しない場合のバンド図である。
【図１０】図２におけるＢ‐Ｂ'断面でのバンド図である。
【図１１】図２においてセシウム含有領域が存在しない場合のＢ‐Ｂ'断面でのバンド図である。
【図１２】第２実施の形態での各製造工程中の断面図である。
【図１３】第３実施の形態での各製造工程中の断面図である。
【図１４】図１３に続く各製造工程中の断面図である。
【図１５】図１４に続く製造工程中の断面図である。
【図１６】図１５(e)のＤ‐Ｄ'矢視断面図である。
【図１７】図１５(e)のＥ‐Ｅ'矢視断面図である。
【図１８】図１６とは異なる図１５(e)のＤ‐Ｄ'矢視断面図である。
【図１９】図１６および図１８とは異なる図１５(e)のＤ‐Ｄ'矢視断面図である。
【発明を実施するための形態】
【００４７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４８】
この発明に使用可能な半導体は特に限定されるものではないが、シリコン,ゲルマニウム,ＳiＧe,ＧaＡs,カーボンナノチューブ等を用いることができる。さらに、ＳＯＩ(Semiconductor On Insulator)基板、あるいは、結晶に歪みを加えることによってキャリア移動度を向上させた歪み半導体基板であってもよい。また、ガラス基板等の上に形成した多結晶半導体あるいはアモルファス半導体を用いることもあり得る。
【００４９】
尚、以下の各実施の形態においては、不純物としてセシウムを用いたＮ型チャネル素子を中心に説明するが、不純物の導電型および固定電荷の極性を逆にすることによって、Ｐ型チャネル素子とすることができる。勿論、両型の素子が同一基板上に形成されていても良い。
【００５０】
(第１実施の形態)
図１は、第１実施の形態の半導体装置における各製造工程中の断面図である。また、図２は、図１に示す製造方法によって製造された半導体装置の断面図である。以下、図１および図２に従って、本実施の形態の半導体装置の製造方法について説明する。
【００５１】
先ず、半導体の一例としてのＰ型シリコン基板１の一主面上に、例えばＳＴＩ(Shallow Trench Isolation：浅い溝分離)法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【００５２】
次に、図１(a)に示すように、熱酸化法,ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法あるいはＡＬＤ(Atomic Layer Deposition：原子層堆積)法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２上に堆積する。次に、リソグラフィー法およびＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３を形成する。
【００５３】
上記ゲート絶縁膜２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有させたもの等を用いてもよい。
【００５４】
また、上記ゲート電極３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【００５５】
次に、図１(b)に示すように、ＣＶＤ法等を用いて酸化シリコン膜を堆積し、続いて、ＲＩＥ法によってエッチバックすることにより、ゲート側壁膜４を形成する。
【００５６】
上記ゲート側壁膜４の材料として、酸化シリコンの代わりに、窒化シリコン,酸窒化シリコン等を用いてもよい。
【００５７】
また、上記ゲート側壁膜４は、正の固定電荷を含んでいても良い。例えば、上記酸化シリコン中にセシウム等の正の固定電荷となる不純物を、イオン注入法等によって導入することによって、正の固定電荷を含むゲート側壁膜４を形成することができる。また、上記酸化シリコンの代わりに、窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコンを形成する、あるいは、上記ＣＶＤ法等によって屈折率２.１以上の窒化シリコンを形成することによっても、正の固定電荷を含むゲート側壁膜４を形成することができる。窒化シリコンの屈折率を２.１以上とすることにより、高密度の固定電荷を形成することができる。例えば、ＰＥ‐ＣＶＤ(Plasma Enhanced ＣＶＤ)法において、３００ｍTorr〜６００ｍTorr、ガス流量比ＳiＨ4/ＮＨ3＝０.０４〜１.５、基板温度３００℃〜４５０℃、プラズマパワー４０W〜１００Wの条件にて、屈折率２.１以上の窒化シリコンを形成することができる。また、上述のような方法によって形成した固定電荷を含む絶縁膜の上に、更に、酸化シリコン等の絶縁膜を堆積した積層膜をエッチバックすることにより、固定電荷を含むゲート側壁膜４を形成してもよい。
【００５８】
このように、ゲート側壁膜４中に正の固定電荷を含む場合、後のプロセスで形成する金属ソース・ドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極３に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜４下の半導体としてのシリコン表面に電子キャリア層が形成されるため、チャネル領域と金属ソース・ドレイン電極とが前記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
【００５９】
尚、上記ゲート側壁膜４中の固定電荷密度σFC(cm-2)は、ゲート電極３の端部近傍におけるシリコン中のＰ型不純物濃度ＮA(cm-3)のとき、下記の条件を満たすことにより、上記の電子キャリア層を形成することができる。
2013051313.tif 000003
但し、
2013051313.tif 000004
ここで、κ：シリコン(半導体)の比誘電率、ε：真空の誘電率(Ｆ/cm)、ｑ：電荷素量(Ｃ)、Ｎi：シリコン(半導体)の真性キャリア密度(cm-3)、ｋB：ボルツマン定数(eＶ/Ｋ)、Ｔ：絶対温度(Ｋ)である。例えば、ＮA＝１×１０18cm-3のとき、
σFC≧３.５×１０12cm-2
とすることにより、上記電子キャリア層を形成することができる。
【００６０】
更に好ましくは、σFC＝１×１０13cm-2〜３×１０13cm-2とするのがよい。このとき、上記電子キャリア層の抵抗が最も低くなり、最も効果的に上記オフセットによる高抵抗化を防ぐことができる。尚、σFCが大きいほど、電子キャリア密度が増加するが、移動度が減少するため、σFC＝１×１０13cm-2〜３×１０13cm-2で最も電子キャリア層の抵抗が低くなる。
【００６１】
尚、Ｐ型素子の場合は、固定電荷の極性を負とすることによって上記と同様の効果を得ることができる。例えば、誘電率１.９未満の窒化シリコン、あるいは、ＡＬＤ法等を用いて成膜した酸化アルミニウムを形成し、その後エッチバックすることにより、負の固定電荷を持つゲート側壁膜４を形成することができる。
【００６２】
次に、図１(c)に示すように、半導体と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、セシウム含有領域５を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域５が後の工程で形成するニッケルシリサイド６(図１(d)参照)よりも深い位置まで形成されるようにすればよい。
【００６３】
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソース・ドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。
【００６４】
また、セシウムのイオン注入は、チルト角を調節する等して、上記セシウム含有領域５を形成するのと同時に、ゲート側壁膜４中にもセシウムが導入されるように実施してもよい。その場合、セシウムはゲート側壁膜４中でイオン化して正の固定電荷となるため、後のプロセスで形成する金属ソース・ドレイン電極の少なくとも一方が、プロセスばらつき等によってゲート電極３に対してオフセットした場合であっても、固定電荷を含むゲート側壁膜４直下に電子キャリア層が形成されるため、チャネル領域と金属ソース・ドレイン電極とが上記電子キャリア層を介してオーミックに接続することができ、寄生抵抗の増加を防ぐことができる。これにより、歩留まりを飛躍的に向上することができる。尚、上記電子キャリア層の厚みは極めて薄いため、短チャネル効果特性は劣化しない。
【００６５】
このように、同じ不純物を用いてセシウム含有領域５とゲート側壁膜４中との固定電荷を同時に形成することにより、プロセスを簡略化させることができるのである。
【００６６】
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ(Flash Lamp Annealing：フラッシュランプアニール)法,レーザーアニール法等を用いる。
【００６７】
次に、図１(d)に示すように、スパッタ法等によってニッケルを例えば２nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールを行ってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にＴｉＮを堆積しても良い。そして、その後、未反応のニッケル(およびＴiＮ)を除去することによって、金属ソース・ドレイン電極の一例としての上記ニッケルシリサイド６を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド６を低抵抗化する。その場合、金属ソース・ドレイン電極(ニッケルシリサイド６)(以下、金属ソース・ドレイン電極６と言う場合もある)がセシウム含有領域５を介して半導体(Ｐ型シリコン基板１)と接するように、ニッケルシリサイド６は、少なくともその厚み(深さ)がセシウム含有領域５よりも薄く(浅く)なるように形成する。尚、ニッケルシリサイド６の厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば６nm程度)となる。
【００６８】
尚、上記プロセスの結果、金属ソース・ドレイン電極(ニッケルシリサイド６)中には半導体と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１.９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４.９eＶ)よりも小さいため、金属ソース・ドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。Ｐ型ＭＯＳＦＥＴの場合は、セシウムの代わりに、金属ソース・ドレイン電極よりも大きい仕事関数を有する物質を用いることによって、金属ソース・ドレイン電極の仕事関数を大きくすることができ、正孔に対するショットキー障壁高さを更に小さくすることができる。
【００６９】
上記ニッケルシリサイド６は、ソース・ドレインとして機能する。
【００７０】
上記ニッケルシリサイド６を形成する際に、ゲート電極３もシリサイド化されて、ニッケルシリサイド７が形成される。こうして、図２に示すような半導体装置が形成される。
【００７１】
尚、その場合、上記ゲート電極３を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型あるいはＰ型の何れであってもよい。
【００７２】
上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド６の代わりにコバルトシリサイドを形成する場合には、スパッタ法等によってコバルトを３nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にＴiＮを堆積しても良い。そして、その後、未反応のコバルト(およびＴiＮ)を除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソース・ドレイン電極(コバルトシリサイド)がセシウム含有領域５を介して半導体(Ｐ型シリコン基板１)と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば６nm程度)となる。
【００７３】
以上、上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド６とコバルトシリサイドとの場合について説明したが、上記金属ソース・ドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
【００７４】
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。
【００７５】
本実施の形態の半導体装置によれば、金属ソース・ドレイン電極６(ニッケルシリサイド６)と半導体(Ｐ型シリコン基板１)との間にセシウム含有領域５が形成されているため、金属ソース・ドレイン電極近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなる。その結果、ショットキー接合の場合に比べて、ソース・ドレインと半導体との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソース・ドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
【００７６】
その場合、上記セシウム含有領域５の金属ソース・ドレイン電極６との界面におけるセシウムの濃度を１×１０19cm-3以上にすれば、金属ソース・ドレイン電極６との界面でのセシウムの濃度を十分に大きくできる。したがって、ショットキー障壁をより大きく変調して、ソース・ドレインと半導体との間のリーク電流の低減とチャネルとソース・ドレインとの間の寄生抵抗の低減とを、より効果的に行うことができる。
【００７７】
さらに、上記セシウム含有領域５におけるセシウムの濃度を、セシウム含有領域５の金属ソース・ドレイン電極６との界面よりも深い位置にピークを有するように設定すれば、金属ソース・ドレイン電極６の広い範囲を高濃度のセシウム領域で覆うことができる。したがって、ソース・ドレインと半導体との間のリーク電流を、さらに効果的に低減することができる。
【００７８】
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域５のうち、金属ソース・ドレイン電極６から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソース・ドレイン電極６と半導体(Ｐ型シリコン基板１)との間にあるセシウム含有領域５の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【００７９】
以上のごとく、本実施の形態の半導体装置においては、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定できるので、極めて浅い金属ソース・ドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。
【００８０】
本実施の形態の半導体装置における上記セシウム含有領域５を有することによる効果を確認するために、以下のような実験を行った。
【００８１】
図３は、図１(d)における金属ソース・ドレイン電極６と同様の方法で作製したダイオードの断面図を示す。即ち、このダイオードは、Ｐ型シリコン１１の表面上にセシウム含有領域１２を形成し、その後にニッケルシリサイド１３を形成したものである。ニッケルシリサイド１３はセシウム含有領域１２を介してＰ型シリコン１１と接している。尚、ＳＩＭＳ(二次イオン質量分析法)による分析の結果、セシウム含有領域１２中のセシウム濃度はニッケルシリサイド１３との界面において１×１０19cm-3であった。また、セシウムの分布は、ニッケルシリサイド１３の外側のＰ型シリコン１１中にピークを持つものであった。
【００８２】
図４は、図３におけるニッケルシリサイド１３とＰ型シリコン１１の裏面との間で測定した電流‐電圧特性を示す。図４には、比較のために、セシウム含有領域を有しないダイオードの電流‐電圧特性をも併記している。尚、横軸のバイアス電圧は、Ｐ型シリコン１１を基準としてニッケルシリサイド１３に印加した電圧である。
【００８３】
図４から分かるように、上記セシウム含有領域１２を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく小さくなっている。これは、図２に示すソース・ドレイン構造では、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく小さくできることを示している。
【００８４】
以下、この理由を、図５および図６に従って説明する。
【００８５】
図５および図６は、図３におけるＣ‐Ｃ'断面でのバンド図である。但し、図６は、セシウム含有領域１２が存在しない場合のバンド図である。尚、図５および図６における記号は、夫々、「ＥＣＳi」はシリコンの伝導帯下端を、「ＥＦＳi」はシリコンのフェルミ準位を、「ＥＶＳi」はシリコンの価電子帯上端を、「ＥＦＭ」はニッケルシリサイド１３のフェルミ準位を、「φｂｈ」は正孔に対する障壁高さを、示している。
【００８６】
図６に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Ｉrpは、下記数式(１)で表される。
2013051313.tif 000005
ここで、φｂｈ：正孔に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂｈはニッケルシリサイド１３のフェルミ準位ＥＦＭとＰ型シリコン１１の価電子帯上端ＥＶＳiとのエネルギー差である。
【００８７】
図５において、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端ＥＣＳiよりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド１３側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣＳiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦＭと略一致するまで、シリコンのバンドは曲げられる。
【００８８】
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から離れた位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＰ型シリコン１１との界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
【００８９】
シリコン中におけるセシウムのドナーとしての活性化率を測定するために、ホール測定を実施した。試料は次のようにして作成した。シリコン上にＳiＯ2を１０nm形成した１２mm角の試料に対して、セシウムを加速エネルギー１００ｋeＶでイオン注入した。その場合、セシウムの大部分がシリコン中に分布する。次に、試料の四隅を開口したレジストをマスクとしてＰをイオン注入した。続いて、レジストを除去後、９００℃、１０秒のアニールを行うことによってｎ＋領域を形成すると共に、セシウムイオン注入によって生じたダメージを回復した。次に、リソグラフィー法とＲＩＥ法とを用いて４つのｎ＋領域上のＳiＯ2を開口し、続いて、リフトオフ法を用いて夫々のｎ＋領域上にＴi電極を形成した。この試料を用いて、Van der Pauw法にてホール測定を実施した結果、電子面密度３.０×１０12cm-2が得られた。ＳＩＭＳ分析の結果、シリコン中に含まれるセシウムの量は１.７×１０15cm-2であった。したがって、シリコン中におけるセシウムの活性化率は、０.１８％という十分に低いものであった。但し、ＳiＯ2中に注入されたセシウムは正の固定電荷となり、シリコン中に電子キャリアを誘起するため、実際のシリコン中におけるセシウムのドナーとしての活性化率は０.１８％よりも更に低いものであると考えられる。このように、セシウムは、半導体としてのシリコンのバルク中では殆どキャリアを発生しないことがわかった。
【００９０】
ここで、通常、チャネル近傍のＰ型不純物濃度は１×１０18cm-3以上である。したがって、活性化率が０.２％以下であれば、セシウム含有領域１２におけるセシウムの濃度を５×１０20cm-3以下にしておけば、セシウムのドナーとしての濃度は１×１０18cm-3(＝５×１０20cm-3×０.００２)以下となって、１×１０18cm-3以上であるＰ型不純物濃度よりも低い。したがって、セシウム含有領域１２がＮ型領域となってソース・ドレインの接合深さが深くなることがないため、短チャネル効果特性が劣化することはない。また、金属ソース・ドレイン電極と半導体との界面におけるセシウム濃度は１×１０19cm-3以上であれば十分なショットキーバリア変調効果を得られるため、上述のセシウム濃度５×１０20cm-3という値は十分に大きいものである。すなわち、不純物の活性化率を０.２％以下とすることによって、非常に広いプロセスマージンを得ることができるのである。
【００９１】
この結果、図５に示すダイオードにおける正孔に対するエネルギー障壁高さは図５中のφｂｈ(Ｃs)で表され、逆バイアス電流Ｉrp(Ｃs)は、下記数式(２)で表される。
2013051313.tif 000006
【００９２】
図５から分かるように、φｂｈ(Ｃs)＞φｂｈであるから、Ｉrp(Ｃs)＜＜Ｉrpとなる。多くの金属シリサイドの場合、φｂｈは０.４eＶ〜０.５eＶ程度であるのに対し、φｂｈ(Ｃs)は最大でシリコンのバンドギャップ１.１eＶ程度まで大きくすることができるため、逆バイアス電流が著しく低減される。
【００９３】
このように、金属と半導体との界面の半導体中にセシウム含有領域を有することによって、逆バイアス電流を著しく低減することできるのである。
【００９４】
尚、図２に示す半導体装置におけるＡ‐Ａ'断面でのバンド図は、図５のバンド図と同様になる。
【００９５】
次に、図３に示すダイオードと同様の構造を、Ｐ型シリコン１１の代わりにＮ型シリコンを用いて作製してなるダイオードについて説明する。
【００９６】
上記Ｎ型シリコンを用いたダイオードの電流‐電圧特性を、図７に示す。図７には、セシウム含有領域がない場合の電流‐電圧特性をも併記している。図７から分かるように、セシウム含有領域を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく増大している。これは、セシウム含有領域を形成することによって、ニッケルシリサイドとＮ型シリコンとの間の抵抗が小さくなることを示している。これは、図２に示すソース・ドレイン構造では、金属ソース・ドレイン電極６とチャネルとの間の抵抗を小さくできることを示している。
【００９７】
以下、この理由を図８および図９に従って説明する。
【００９８】
図８および図９は、図３においてＰ型シリコン１１の代わりにＮ型シリコンを用いたダイオードのＣ‐Ｃ'断面でのバンド図である。但し、図９は、セシウム含有領域１２が存在しない場合のバンド図である。
【００９９】
図９に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Ｉrnは、下記数式(３)で表される。
2013051313.tif 000007
ここで、φｂｅ：電子に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂｅはＮ型シリコンの伝導帯下端とニッケルシリサイド１３のフェルミ準位とのエネルギー差である。
【０１００】
図８において、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣＳiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦＭと略一致するまで、シリコンのバンドは曲げられる。
【０１０１】
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から離れた位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＮ型シリコンとの界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
【０１０２】
この結果、ショットキー障壁の幅が非常に薄くなり、更に、鏡像効果によるショットキー障壁高さの低下によって、ニッケルシリサイド１３‐Ｐ型シリコン１１間の電気伝導が主にトンネル電流によって起こるようになる。したがって、図８に示すように、電子に対するエネルギー障壁高さφｂｅ(Ｃｓ)は、シリコンの伝導帯下端ＥＣＳiとニッケルシリサイド１３のフェルミ準位ＥＦＭとのエネルギー差となる。また、その場合の逆バイアス電流Ｉrn(Ｃs)は、下記数式(４)で表される。
2013051313.tif 000008
【０１０３】
図８から分かるように、φｂｅ(Ｃs)＜＜φｂｅであるから、Ｉrn(Ｃs)＞＞Ｉrnとなる。上記φｂｅ(Ｃs)は、シリコンの伝導帯下端ＥＣＳiとシリコンのフェルミ準位ＥＦＳiとのエネルギー差程度の非常に小さい値となるため、図７のように、略オーミック特性の電流‐電圧特性が得られるのである。図２に示す半導体装置の構造においては、オン状態におけるチャネルは高電子密度のＮ型領域と見なせるから、セシウム含有領域１２を有することによって、チャネル‐ソース・ドレイン間を低抵抗に接続可能であることが分かる。
【０１０４】
以下、図２に示す半導体装置におけるチャネル‐ソース・ドレイン間の抵抗について、図１０および図１１を用いて考察する。
【０１０５】
図１０および図１１は、図２におけるＢ‐Ｂ'断面でのバンド図である。但し、図１１は、セシウム含有領域５が存在しない(ショットキー接合トランジスタの)場合のバンド図である。
【０１０６】
図１１に示すように、上記ゲート電極３への電圧印加によって、シリコンのバンドが曲げられて、チャネル領域には反転層が形成されている。その結果、ショットキー障壁厚さが薄くなり、また、鏡像効果によって電子に対するショットキー障壁高さが減少するために、トンネル電流が流れることができる。
【０１０７】
これに対して、上記セシウム含有領域５が存在している図１０においては、ゲート電極３への電圧印加によって、シリコンのバンドが曲げられて、チャネル領域には反転層が形成されている。また、セシウム含有領域５における少なくともソースに近い領域においては、セシウムがソース側に電子を放出することによって正にイオン化する。その結果、図１１との比較で分かるように、セシウムがイオン化した領域では、シリコンのバンドがさらに曲げられてその傾きは非常に急峻になる。これにより、ショットキー障壁厚さは非常に薄くなり、加えて、鏡像効果によって電子に対するショットキー障壁高さが大きく減少するため、ソース‐チャネル間のトンネル電流が著しく大きくなる。
【０１０８】
このように、図２に示す半導体装置においては、セシウム含有領域５を有することによって、チャネル‐ソース・ドレイン間の抵抗を著しく低減することができ、大きなオン電流を得ることができる。
【０１０９】
以上のごとく、本実施の形態における半導体装置によれば、金属ソース・ドレイン電極(ニッケルシリサイド)６と半導体(Ｐ型シリコン基板１)との間に、ショットキー障壁を変調する不純物としてのセシウムを含有するセシウム含有領域５を形成している。したがって、金属ソース・ドレイン電極６近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、ショットキー接合の場合に比して、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減できる。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
【０１１０】
尚、上記金属ソース・ドレイン電極(ニッケルシリサイド６)中には半導体と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１.９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４.９eＶ)よりも大きいため、金属ソース・ドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。
【０１１１】
また、セシウムはシリコンのドナーおよびアクセプターではない(つまり、シリコンのバルク中では殆どキャリアを発生しない)ため、セシウム含有領域５のうち、金属ソース・ドレイン電極６から十分離れた領域においては、セシウムはキャリアとしての電子を放出してイオン化することはない。そのため、ソース・ドレインとして機能する領域が不純物の拡散等によって拡大することを予め考慮して、セシウム含有領域５の厚みを極端に薄くする必要がない。つまり、セシウムをイオン注入する場合の条件に、特別な制約はないのである。したがって、セシウム含有領域５の厚みを薄くするために、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【０１１２】
さらに、上記セシウム含有領域５はキャリアを誘起しないため、セシウム含有領域５を金属ソース・ドレイン電極６よりも深く形成しても短チャネル効果特性を劣化させることがない。すなわち、不純物(セシウム)のイオン注入深さよりも浅い領域に金属ソース・ドレイン電極６を形成することができるので、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
【０１１３】
また、上記セシウムは、シリコンの電子親和力(４.０５eＶ)よりも小さいイオン化ポテンシャル(３.８９eＶ)を有している。したがって、セシウムは、シリコンの伝導帯下端よりも高エネルギー側に不純物準位を形成し、この不純物準位から金属ソース・ドレイン電極６側に電子を放出することによって、正にイオン化してシリコンのエネルギーバンドを曲げる。こうして、シリコンのエネルギーバンドは、不純物準位と金属ソース・ドレイン電極のフェルミ準位とが一致する程度にまで曲げられる。そのため、ショットキー障壁を大きく変調することができ、上述したように、Ｐ型シリコン基板１‐金属ソース・ドレイン電極６間のリーク電流を著しく抑制できると共に、チャネル‐金属ソース・ドレイン電極６間の抵抗を著しく減少させることができるのである。
【０１１４】
また、図３におけるニッケルシリサイド１３と接する位置におけるセシウム含有領域１２中のセシウム濃度が１×１０19cm-3であったことから、金属ソース・ドレイン電極６とＰ型シリコン基板１との界面におけるセシウムの濃度を、１×１０19cm-3以上にすることによって、上記ショットキー障壁を大きく変調することができる。そのために、Ｐ型シリコン基板１‐金属ソース・ドレイン電極６間のリーク電流を著しく抑制できると共に、チャネル‐金属ソース・ドレイン電極６間の抵抗を著しく減少させることができるのである。
【０１１５】
また、上記セシウムは、金属ソース・ドレイン電極６とＰ型シリコン基板１との界面よりも深い位置に濃度ピークを持つように分布している。したがって、金属ソース・ドレイン電極６の広い範囲を高濃度の不純物領域で覆うことができ、リーク電流を効果的に低減することができる。
【０１１６】
また、上記金属ソース・ドレイン電極６は、上記半導体であるシリコンと金属であるニッケルとの化合物であるニッケルシリサイドで構成されている。したがって、堆積するニッケルの厚みを薄くすることによって、浅い金属ソース・ドレイン電極６を容易に形成することができる。
【０１１７】
また、上記半導体として、シリコンおよびゲルマニウムのうちの少なくとも一つを主成分として含み、上記金属として、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上を含んでいる。したがって、ゲート電極３を多結晶シリコン,アモルファスシリコン,ゲルマニウムおよびゲルマニウムを含有したシリコン等を用いることができ、上記浅い金属ソース・ドレイン電極６を、ゲート電極３に対して自己整合的な位置に容易に形成することができる。
【０１１８】
以上のごとく、本実施の形態によれば、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置、および、その製造方法を提供することができるのである。
【０１１９】
(第２実施の形態)
図１２は、第２実施の形態の半導体装置における各製造工程中の断面図である。
【０１２０】
先ず、半導体の一例としてのＰ型シリコン基板２１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【０１２１】
次に、図１２(a)に示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極２３を形成する。
【０１２２】
上記ゲート絶縁膜２２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１２３】
また、上記ゲート電極２３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１２４】
次に、上記ＣＶＤ法等を用いて酸化シリコン膜を堆積し、続いて、ＲＩＥ法によってエッチバックすることにより、ゲート側壁膜２４を形成する。尚、ゲート側壁膜２４の材料として、酸化シリコンの代わりに、窒化シリコン,酸窒化シリコン等を用いてもよい。
【０１２５】
次に、図１２(b)に示すように、Ａs等のドナー不純物をイオン注入し、アニールすることによって、Ｎ型不純物領域２５を形成する。このＮ型不純物領域２５の不純物濃度は、本実施の形態の半導体装置が完成した後に、ドレイン電圧を印加した状態でも完全には空乏化しない程度の薄い濃度にしておけばよい。そうすることによって、寄生容量の大きな増大を招くことなく、リーク電流を更に低減することができる。あるいは、Ｎ型不純物領域２５の不純物濃度は１×１０20cm-3以上の高濃度としてもよい。その場合には、Ｎ型不純物領域２５のドーピングと同時にゲート電極２３のドーピングを行うことが可能になる。
【０１２６】
次に、図１２(c)に示すように、フッ酸水溶液によるウェットエッチング等によってゲート側壁膜２４を除去した後、ＣＶＤ法等によって酸化シリコンを堆積し、続いて、ＲＩＥ法等によってエッチバックすることにより、ゲート側壁２６を形成する。このゲート側壁２６の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン等を用いてもよい。
【０１２７】
次に、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、セシウム含有領域２７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域２７が後の工程で形成するニッケルシリサイド２８(図１２(d)参照)よりも深い位置まで形成されるように設定すればよい。
【０１２８】
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ法,レーザーアニール法等を用いる。
【０１２９】
次に、図１２(d)に示すように、スパッタ法等によってニッケルを例えば２nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールを行ってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にＴiＮを堆積しても良い。そして、その後、未反応のニッケル(およびＴiＮ)を除去することにより、金属ソース・ドレイン電極の一例としての上記ニッケルシリサイド２８を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド２８を低抵抗化する。その場合、金属ソース・ドレイン電極(ニッケルシリサイド２８)(以下、金属ソース・ドレイン電極２８と言う場合もある)がセシウム含有領域２７を介して半導体(Ｐ型シリコン基板２１)と接するように、ニッケルシリサイド２８は、少なくともその厚み(深さ)がセシウム含有領域２７よりも薄く(浅く)なるように形成する。尚、ニッケルシリサイド２８の厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば６nm程度)となる。
【０１３０】
上記ニッケルシリサイド２８は、ソース・ドレインとして機能する。
【０１３１】
上記ニッケルシリサイド２８を形成する際に、ゲート電極２３もシリサイド化されて、ニッケルシリサイド２９が形成される。
【０１３２】
尚、その場合、上記ゲート電極２３を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型またはＰ型の何れであってもよい。
【０１３３】
上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド２８の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを３nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にＴiＮを堆積しても良い。そして、その後、未反応のコバルト(およびＴiＮ)を除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることにより、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソース・ドレイン電極(コバルトシリサイド)がセシウム含有領域２７を介して半導体(Ｐ型シリコン基板２１)と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域よりも薄くなるように形成する。尚、コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば６nm程度)となる。
【０１３４】
以上、上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド２８とコバルトシリサイドとの場合について説明したが、上記金属ソース・ドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
【０１３５】
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。
【０１３６】
本実施の形態の半導体装置によれば、金属ソース・ドレイン電極(ニッケルシリサイド)２８と半導体(Ｐ型シリコン基板２１)との間にセシウム含有領域２７が形成されているため、金属ソース・ドレイン電極２８近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソース・ドレインと半導体との間のリーク電流を著しく低減することができる。それと同時に、チャネルとソース・ドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
【０１３７】
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域２７のうち、金属ソース・ドレイン電極２８から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソース・ドレイン電極２８と半導体(Ｐ型シリコン基板２１)との間にあるセシウム含有領域２７の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【０１３８】
以上のごとく、本実施の形態の半導体装置においては、金属シリサイド(金属ソース・ドレイン電極)の厚みをイオン注入による制約なしに決定できるので、極めて浅いソース・ドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。
【０１３９】
また、チャネル領域から離れた位置のソース・ドレインに接して完全には空乏化しない程度の不純物濃度を持つＮ型不純物領域２５を形成したので、寄生容量の大きな増大を招くことなくリーク電流を更に低減することができる。また、Ｎ型不純物領域２５上部にコンタクトホールを形成することにより、コンタクトホール形成時のエッチングばらつき等によって過剰なエッチングがなされ、ニッケルシリサイド２８を突き抜けて上部電極が直接Ｐ型シリコン基板２１に接続されてリーク電流が増加するのを防ぐことができる。したがって、ニッケルシリサイド２８を薄く形成することができるので、短チャネル効果を極めてよく抑制することができるのである。
【０１４０】
(第３実施の形態)
第３実施の形態は、この発明を、Ｆｉｎ‐ＦＥＴ(立体構造‐ＦＥＴ(Field Effect Transistor：電界効果型トランジスタ)),トライゲート‐ＦＥＴ,ナノワイヤ‐ＦＥＴ等の立体チャネル構造を持つＦＥＴに適用した例である。
【０１４１】
図１３(a)〜図１５(e)は、第３実施の形態の半導体装置における各製造工程中の断面図である。以下、図１３(a)〜図１５(e)に従って、本実施の形態の半導体装置の製造方法について説明する。
【０１４２】
まず、図１３(a)に示すように、例えば、シリコン３１と、酸化シリコン３２と、ＳＯＩ層としてのシリコンとがこの順に積層されたＳＯＩ基板において、上記ＳＯＩ層をパターニングして、アルファベットの「Ｉ」字状の半導体領域３３を形成する。尚、ＳＯＩ層(半導体領域３３)の厚さは、例えば２０nmとする。また、半導体領域３３のうちチャネルとなる領域の幅(Ｆｉｎ幅)を、例えば１０nmとする。
【０１４３】
次に、図１３(b)に示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、半導体領域３３の表面に、酸化シリコンからなるゲート絶縁膜３４を形成する。続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜３４上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３５を形成する。続いて、ゲート電極３５に覆われていない領域のゲート絶縁膜３４を、フッ酸水溶液によるウェットエッチ等によって除去する。
【０１４４】
上記ゲート絶縁膜３４の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１４５】
また、上記ゲート電極３５の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１４６】
次に、図１４(c)に示すように、上記ＣＶＤ法等を用いて酸化シリコン膜を堆積し、続いて、ＲＩＥ法によりエッチバックすることにより、ゲート側壁膜３６を形成する。尚、ゲート側壁膜３６の材料として、酸化シリコンの代わりに、窒化シリコン,酸窒化シリコン等を用いてもよい。
【０１４７】
次に、図１４(d)に示すように、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０14cm-2の条件でイオン注入することによって、セシウム含有領域３７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域３７が少なくとも酸化シリコン３２との境界まで広がるように設定すればよい。但し、イオン注入によって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化した場合には、後の工程における熱処理によって、アモルファス化した領域が多結晶化してしまい、リーク電流や寄生抵抗が増大してしまう。しかしながら、セシウム(ショットキー障壁を変調する不純物)の濃度ピークがＳＯＩ層の厚さ方向の中央よりも浅い領域に位置するように加速エネルギーを選ぶことによって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化するのを防ぎ、少なくとも酸化シリコン３２に接する領域の半導体領域３３の結晶性を維持することができる。この場合、後の工程における熱処理によって単結晶シリコンの固相成長が促され、アモルファス化した領域を単結晶化する(注入ダメージを回復する)ことができる。
【０１４８】
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ法レーザーアニール法等を用いる。
【０１４９】
次に、図１５(e)に示すように、スパッタ法等によってニッケルを例えば３nm〜４nm程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールしてシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってニッケル上にＴiＮを堆積しても良い。そして、その後、未反応のニッケル(およびＴiＮ)を除去することによって、金属ソース・ドレイン電極の一例としてのニッケルシリサイド３８を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド３８を低抵抗化する。尚、本実施の形態においては、ニッケルシリサイド３８は、半導体領域３３のうち最も幅が狭い領域(Ｆｉｎ領域)において、全てのシリコンがニッケルシリサイド化するようにニッケルシリサイド３８を形成したが、半導体領域３３の表面部分のみをニッケルシリサイド化してニッケルシリサイド３８を形成しても良い(この場合、図１５(e)のＤ‐Ｄ'矢視断面図は図１６ではなく図１８となる)。また、チャネル領域を除く半導体領域３３を全てニッケルシリサイド化しても良い(この場合、図１５(e)のＤ‐Ｄ'矢視断面図は図１６ではなく図１９となる)。何れの場合も、金属ソース・ドレイン電極(ニッケルシリサイド３８)(以下、金属ソース・ドレイン電極３８と言う場合もある)がセシウム含有領域３７を介して半導体領域３３と接するように、セシウムのイオン注入条件およびニッケルシリサイド３８の形成条件を決めておけばよい。尚、ニッケルシリサイド３８の厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば９nm〜１２nm程度)となる。
【０１５０】
上記ニッケルシリサイド３８は、ソース・ドレインとして機能する。
【０１５１】
上記ニッケルシリサイド３８を形成する際に、ゲート電極３５もシリサイド化されて、ニッケルシリサイド３９が形成される。
【０１５２】
尚、その場合、上記ゲート電極３５を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型またはＰ型の何れであってもよい。
【０１５３】
上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド３８の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを５nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。その場合、上記アニールの前に、スパッタ法等によってコバルト上にＴiＮを堆積しても良い。そして、その後、未反応のコバルト(およびＴiＮ)を除去した後、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソース・ドレイン電極(コバルトシリサイド)がセシウム含有領域３７を介して半導体(半導体領域３３)と接するように形成する。尚、上記コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば１０nm程度)となる。
【０１５４】
以上、上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド３８とコバルトシリサイドとの場合について説明したが、上記金属ソース・ドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
【０１５５】
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。尚、図１６は、図１５(e)のＤ‐Ｄ'矢視断面図である。また、図１７は、図１５(e)のＥ‐Ｅ'矢視断面図である。
【０１５６】
本実施の形態の半導体装置によれば、金属ソース・ドレイン電極(ニッケルシリサイド)３８と半導体(半導体領域３３)との間にセシウム含有領域３７が形成されているため、金属ソース・ドレイン電極３８近傍のセシウムがイオン化することにより、正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、ソース・ドレインと半導体との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソース・ドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなり、且つショットキー障壁厚さが薄くなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
【０１５７】
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域３７のうち、金属ソース・ドレイン電極３８から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソース・ドレイン電極３８と半導体(半導体領域３３)との間にあるセシウム含有領域３７の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【０１５８】
このように、本実施の形態における半導体装置によれば、ドナー不純物の拡散による短チャネル効果特性の劣化がないため、立体チャネル構造のＦＥＴにおいても、極めて良好な短チャネル効果特性を得ることができるのである。
【０１５９】
尚、ＳＯＩ基板を用いてプレーナー型のトランジスタを形成した場合は、図１９と同じ断面構造が得られる。
【０１６０】
また、上記各実施の形態においては、上記セシウム含有領域５,２７,３７を、Ｐ型シリコン基板１,２１および半導体(シリコン)領域３３のうち、金属ソース・ドレイン電極６,２８,３８と接する領域の全部に形成している。しかしながら、この発明は上記「接する領域」の全部に限定されるものではなく、上記「接する領域」の一部に形成しても同様の効果を奏することができる。
【符号の説明】
【０１６１】
１,２１…Ｐ型シリコン基板、
２,２２,３４…ゲート絶縁膜、
３,２３,３５…ゲート電極、
４,２４,３６…ゲート側壁膜、
５,１２,２７,３７…セシウム含有領域、
６,１３,２８,３８…ニッケルシリサイド(金属ソース・ドレイン電極)、
７,２９,３９…ゲート電極のニッケルシリサイド、
１１…Ｐ型シリコン、
２５…Ｎ型不純物領域、
２６…ゲート側壁、
３１…シリコン、
３２…酸化シリコン、
３３…半導体領域。
【図１】
2013051313.tif 000009
【図２】
2013051313.tif 000010
【図３】
2013051313.tif 000011
【図４】
2013051313.tif 000012
【図５】
2013051313.tif 000013
【図６】
2013051313.tif 000014
【図７】
2013051313.tif 000015
【図８】
2013051313.tif 000016
【図９】
2013051313.tif 000017
【図１０】
2013051313.tif 000018
【図１１】
2013051313.tif 000019
【図１２】
2013051313.tif 000020
【図１３】
2013051313.tif 000021
【図１４】
2013051313.tif 000022
【図１５】
2013051313.tif 000023
【図１６】
2013051313.tif 000024
【図１７】
2013051313.tif 000025
【図１８】
2013051313.tif 000026
【図１９】
2013051313.tif 000027