(57)【要約】【課題】エッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に劣化が発生することを防止する。【解決手段】半導体基板に形成したトレンチ内に素子分離構造を形成する工程を含み、前記素子分離構造を形成する工程は、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上にＡＬＤ法によりライナー膜を形成する工程と、前記ライナー膜上にＳＯＤ膜を形成する工程と、を含む半導体装置の製造方法。ライナー膜は酸化ハフニウム膜が好ましい。【選択図】図８
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【特許請求の範囲】
【請求項１】
トレンチを有する半導体基板と、
前記トレンチ内に形成された素子分離構造と、
を含み、
前記素子分離構造は、パッド酸化膜を介して原子層堆積法により前記トレンチ内に形成されたライナー膜と、
前記ライナー上に形成されたスピン塗布膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記ライナー膜は、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチ内に素子分離構造を形成する工程と、
を含み、
前記素子分離構造を形成する工程は、
前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、
前記パッド酸化膜上に原子層堆積法によりライナー膜を形成する工程と、
前記ライナー膜上にスピン塗布膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ライナー膜は、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウムのいずれかであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板にトレンチを形成する前に、該半導体基板の主面にシリコン酸化膜、マスク用の窒化膜を順に積層する工程を含む一方、
前記素子分離構造を形成する工程の後に、当該素子分離構造部分以外の前記半導体基板に形成されている前記シリコン酸化膜、前記マスク用の窒化膜をウエットエッチングにより除去する工程を含み、
前記ウエットエッチングには燐酸を用いることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体装置の高集積化に伴い、素子構造の微細化に加えて素子分離構造についても微細化が要求されている。微細な素子分離構造を実現する手法としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法が提案されている。
【０００３】
ＳＴＩ法では、通常、シリコン基板を素子間の分離に必要な深さまでエッチングしてトレンチ（素子分離溝）を形成し、このトレンチを埋設（あるいは充填）するように絶縁膜を形成した後、平坦化処理を行ないトレンチ内以外の絶縁膜を除去する（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２８９６８３
【特許文献２】特開２００７−２８８１３７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、トレンチの埋設にスピン塗布膜（ＳＯＤ：Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）を用いることが提案されている。ＳＯＤによるトレンチの埋設の前に、活性領域となるシリコン基板表面にマスク窒化膜が形成され、このマスク窒化膜と残りのシリコン基板表面上に酸化膜／窒化膜の積層膜を形成することが行なわれる。窒化膜はライナー膜とも呼ばれている。
【０００６】
なお、ＳＴＩ構造形成後にはマスク窒化膜を除去する必要がある。マスク窒化膜の除去は、プラズマによるドライエッチングあるいはウエットエッチングで行なわれる。しかし、ドライエッチングではプラズマによりシリコン基板がダメージを受ける問題点がある。一方、ウエットエッチングではＳＴＩ構造の肩の部分（シリコン基板と隣接したＳＴＩ構造の上端部）におけるライナー膜が過剰エッチングにより劣化するという問題がある。このような過剰エッチングに起因するライナー膜の劣化は、ライナーやられとも呼ばれている。
【０００７】
このようなライナーやられは、マスク窒化膜除去後の活性領域に形成される拡散層への不純物混入の原因となったり、ポリシリコンやエピタキシャル成長により、ショートが発生する原因となったりする。
【０００８】
本発明の課題は、エッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に劣化が発生することを防止することにある。
【課題を解決するための手段】
【０００９】
本発明の態様によれば、トレンチを有する半導体基板と前記トレンチ内に形成された素子分離構造とを含み、前記素子分離構造が、パッド酸化膜を介して原子層堆積法により前記トレンチ内に形成されたライナー膜と、前記ライナー上に形成されたスピン塗布膜と、を有する半導体装置が提供される。
【００１０】
本発明の別の態様によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内に素子分離構造を形成する工程と、を含み、前記素子分離構造を形成する工程が、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上に原子層堆積法によりライナー膜を形成する工程と、前記ライナー膜上にスピン塗布膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１１】
上記のいずれの態様においても、ライナー膜の好ましい例として酸化ハフニウム膜が挙げられる。
【発明の効果】
【００１２】
本発明によれば、ウエットエッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明による半導体装置の第１の実施形態として、半導体メモリについて、活性領域と分離部となるべき領域を含むセル領域の一部を示した平面図である。
【図２】本発明に係る半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図３】図２に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図４】図３に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図５】図４に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図６】図５に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図７】図６に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図８】図７に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図９】図８に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１０】図１に示したセル領域と同じ部分に、埋め込みゲートとなるべき部分が形成されることを想定した平面図である。
【図１１】図９に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１２】図１１に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１３】図１２に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１４】図１３に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１５】図１４に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１６】図１５に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１７】図１０に示したセル領域と同じ部分に、ビットコンタクト開口となるべき部分が形成されることを想定した平面図である。
【図１８】図１６に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図１９】図１８に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図２０】図１９に続く半導体メモリの製造工程を、図１のＡ−Ａ’線（図ａ）、図１のＢ−Ｂ’線（図ｂ）について示した断面図である。
【図２１】図２０の工程終了後のセル領域表面を、図１７に示したセル領域と同じ領域について平面図で示す。
【発明を実施するための形態】
【００１４】
以下、本発明の第１の実施形態について図面を参照しながら説明する。
【００１５】
図１は、本発明による半導体装置の第１の実施形態として、ＤＲＡＭ等の半導体メモリについて、活性領域と分離部となるべき領域を含むセル領域の一部を平面図で示している。セル領域は、互いに平行に延在する複数の活性領域１０１を含み、分離部１０２で分離される。
【００１６】
図２以降では、本発明の第１の実施形態に係る半導体装置（半導体メモリ）の製造方法を、図１のＡ−Ａ’線断面（図ａ）及びＢ−Ｂ’線断面（図ｂ）について説明するものとする。
【００１７】
まず、マスク層として、シリコン基板（Ｓｉ基板）１上にシリコン酸化膜（ＳｉＯ２膜）２及びマスク窒化膜（ＳｉＮ）３を順に形成する。次に、トレンチ（素子分離溝）Ｔを形成しようとする領域（図１の分離部１０２）上のマスク窒化膜３が露出するようにレジストパターン（不図示）を形成する。このレジストパターンをマスクとして分離部１０２領域のシリコン基板１表面が露出するまでマスク窒化膜３及びシリコン酸化膜２を順にエッチングする。レジストパターンを除去した後、マスク窒化膜３をマスクとして、露出しているシリコン基板１表面をドライエッチングして基板平面から所定深さのトレンチ（素子分離溝）Ｔを形成する（図２（ａ））。
【００１８】
次に、図３を参照して、マスク窒化膜３を含む基板主面の全体にパッド酸化膜４を形成する。このパッド酸化膜４としてはシリコン酸化膜（ＳｉＯ２）を用いることができる。続いて、基板主面の全体、すなわちパッド酸化膜４上に、酸化ハフニウム膜５をライナー膜として形成する。酸化ハフニウム膜５は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により堆積、形成することで、後述するマスク窒化膜３除去時のウエットエッチングに起因するライナー膜やられを防止することができる。
【００１９】
次に、図４を参照して、基板主面の全体、すなわち酸化ハフニウム膜５上に、トレンチ（素子分離溝）Ｔが充填されるように、絶縁膜としてＳＯＤ膜６を形成する。
【００２０】
次に、図５を参照して、マスク窒化膜３をストッパーとして、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、マスク窒化膜３上に形成されているＳＯＤ膜６、酸化ハフニウム膜５、パッド酸化膜４を研磨除去してマスク窒化膜３が露出するまで、基板主面の平坦化を行う。
【００２１】
次に、図６を参照して、ウエットエッチングにより、上面が露出したＳＯＤ膜６とパッド酸化膜４をシリコン基板１の表面位置まで除去する。ウエットエッチングにより、ＳＯＤ膜６に加えて、マスク窒化膜３と酸化ハフニウム膜５との間のパッド酸化膜４の一部も露出端からエッチングされる。
【００２２】
次に、図７を参照して、シリコン基板１の表面から上方に突き出している酸化ハフニウム膜５を、塩素含有プラズマを用いた等方性エッチングにより除去してシリコン基板１の表面の位置と概略同等になるようにする。これにより、トレンチ分離（ＳＴＩ）構造が実現される。トレンチ内に形成された、パッド酸化膜４、酸化ハフニウム膜５、ＳＯＤ膜６からなるＳＴＩ構造は、素子分離構造とも呼ばれる。
【００２３】
続いて、図８を参照して、ウエットエッチングにより、マスク窒化膜３とその下側のシリコン酸化膜２を除去し、ＳＴＩ構造の表面をシリコン基板１の表面の高さ位置と概略同等になるようにする。ウエットエッチング液は燐酸が好ましい。なお、マスク窒化膜３のウエットエッチング時、酸化ハフニウム膜５はエッチングされない。すなわち、前述したように、酸化ハフニウム膜５は、ＡＬＤ法によって堆積、形成されていることにより、マスク窒化膜３のウエットエッチング時の過剰エッチング耐性が強く、ウエットエッチングに起因する劣化、つまりライナー膜やられを防止することができる。
【００２４】
次に、図９を参照して、シリコン基板１の表面が露出した後に熱酸化を行い、シリコン基板１表面にシリコン酸化膜９を形成する。そして、活性領域には、リン注入によりソース、ドレイン用の低濃度Ｎ型不純物拡散層１０を形成する。
【００２５】
図１０は、図１に示したセル領域と同じ部分に、埋め込みゲートとなるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図１に示したセル領域と同じ領域である。
【００２６】
図１１以降でも、本発明の第１の実施形態に係る半導体装置（半導体メモリ）の製造方法を、図１０のＡ−Ａ’線断面（図ａ）及びＢ−Ｂ’線断面（図ｂ）について説明するものとする。
【００２７】
図１１において、図９のシリコン酸化膜９上にマスク用のシリコン窒化膜１１及びカーボン膜（あるいはアモルファス・カーボン膜）１２を順次成膜した後、ゲート電極溝（トレンチ）のパターンにパターンニングする（図１１（ｂ））。
【００２８】
次に、図１２では、ドライエッチングによってシリコン基板１をエッチングし、ゲート電極溝（トレンチ）１３を形成する。図１２（ａ）に示されるように、シリコン基板１表面をＳＴＩ部よりも深くエッチングする。
【００２９】
次に、図１３を参照して、図１２に示される基板主面全体にゲート絶縁膜１４を形成し、続いて、窒化チタン（ＴｉＮ）膜１５とタングステン（Ｗ）膜１６を順次堆積、形成する。
【００３０】
図１４では、エッチバックを行い、ゲート電極溝１３の底部となる部分に窒化チタン膜１５とタングステン膜１６を残存させる。これにより、ゲート電極（埋込みワード線）が形成される。
【００３１】
図１５では、図１４の工程で残存したタングステン膜１６及びゲート電極溝１３の内壁を覆うようにライナー窒化膜１７を形成した後、全域にＳＯＤ膜１８を堆積させる。次の図１６で説明するように、ゲート電極溝１３内のＳＯＤ膜１８は埋込み絶縁膜となる。
【００３２】
図１５の素子表面にＣＭＰを行なってライナー窒化膜１７が露出するまで表面を平坦化した後、エッチングによりマスク用のシリコン窒化膜１１及びＳＯＤ膜（以降では埋込み絶縁膜と呼ぶ）１８’とライナー窒化膜１７の一部を除去し、埋込み絶縁膜１８’の表面がシリコン基板１の表面と概略同程度の高さになるようにする。
【００３３】
図１７は、図１０に示したセル領域と同じ部分に、ビットコンタクト開口となるべき部分が形成されることを想定した平面図である。つまり、このセル領域は、図１０に示したセル領域と同じ領域である。
【００３４】
図１６の工程に続いて、図１８（ａ）に示すように、図１６の基板主面上に第１層間絶縁膜２０を形成した後、パターニング、エッチングを経て、図１８（ｂ）に示すように、第１層間絶縁膜２０の一部を除去しビットコンタクト開口２１を形成する。そして、このビットコンタクト開口２１に対応するシリコン基板１表面は、Ｎ型不純物拡散層とされる。
【００３５】
続いて、図１９に移行し、基板主面全体にＮ型の不純物（リン等）を含有したポリシリコン膜２２、タングステン膜２３、シリコン窒化膜２４を順次堆積、形成する。
【００３６】
図２０では、図１９で形成したポリシリコン膜２２、タングステン膜２３、シリコン窒化膜２４の積層膜をライン形状にパターニングし、エッチングしてビット線２５を形成する。
【００３７】
図２１は、図２０の工程終了後のセル領域表面を平面図で示す。このセル領域は、図１７に示したセル領域と同じ領域である。
【００３８】
以上のようにして、半導体メモリのセル部分が作製される。
【００３９】
上記実施形態によれば、ＳＴＩ構造を構成しているライナー膜を、ＡＬＤ法により形成した酸化ハフニウム膜としたことにより、ウエットエッチングによるマスク窒化膜除去時に、酸化ハフニウム膜に、過剰エッチングに起因する劣化が発生することを防止することができる。それゆえ、マスク窒化膜除去後に活性領域に形成される拡散層においてライナー膜の劣化に起因する異常が発生することを防止することができる。これにより、ライナーやられに起因する欠陥の無い半導体装置を提供することができる。
【００４０】
以上、本発明をその好ましい実施形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、トレンチ内に形成されるライナー膜としての酸化ハフニウム膜に代えて、酸化アルミニウムあるいは酸化ジルコニウムをＡＬＤ法により形成しても良い。
【産業上の利用可能性】
【００４１】
本発明は、ＳＴＩ構造を備えた半導体装置全般に適用可能であるが、特に６０ｎｍ世代以降の半導体装置においてその効果を発揮する。
【符号の説明】
【００４２】
１    シリコン基板
４    パッド酸化膜
５    酸化ハフニウム膜
６    ＳＯＤ膜
９    シリコン酸化膜
１１    シリコン窒化膜
１２    カーボン膜
１３    ゲート電極溝
１４    ゲート絶縁膜
１５    窒化チタン膜
１６    タングステン膜
１７    ライナー窒化膜
１８    ＳＯＤ膜
２０    第１層間絶縁膜
２１    ビットコンタクト開口
２２    ポリシリコン膜
２３    タングステン膜
２４    シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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