(57)【要約】【課題】レピティション後にインターリーブを行う機能と同等の機能を通信装置に付与しつつ、通信装置の部品点数を削減することが可能な技術を提供する。【解決手段】通信装置１０は、送信データを記憶する記憶部と、当該記憶部に記憶された送信データの出力を制御する出力制御部１３１と、記憶部から出力されたデータを変調して送信する送信手段とを備えている。そして、出力制御部１３１は、記憶部に記憶された送信データに含まれる各ビットデータを、出力順序を変えて、各ビットデータにつき所定回出力させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
送信データを記憶する記憶部と、
前記記憶部に記憶された前記送信データの出力を制御する出力制御手段と、
前記記憶部から出力されたデータを変調して送信する送信手段と、
を備え、
前記出力制御手段は、前記送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力させる通信装置。
【請求項２】
前記出力制御手段は、出力対象のビットデータの格納先を示すアドレスを出力開始アドレスとして前記記憶部に出力し、
前記記憶部は、前記出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、前記送信データに含まれる他のビットデータをも順次に出力し、
前記出力制御手段は、前記出力開始アドレスを変更しつつ、前記出力開始アドレスを前記記憶部に前記所定回出力する請求項１に記載の通信装置。
【請求項３】
前記出力制御手段は、前記送信データに含まれる各ビットデータの格納先を示す各アドレスを前記記憶部に出力し、
前記記憶部は、前記各アドレスの入力に応じて、当該各アドレスに格納されているビットデータを出力し、
前記出力制御手段は、前記各アドレスを、出力順序を変更しつつ前記各アドレスにつき前記所定回出力する請求項１に記載の通信装置。
【請求項４】
前記出力制御手段は、前記記憶部に記憶された前記送信データに関するビット列をビットシフトさせる際のシフト数を前記記憶部に出力し、
前記記憶部は、前記シフト数の入力に応じて、前記ビット列を一定方向にシフトさせ、当該シフトによってあふれたビット列を空いた部分に埋める循環シフト処理を行い、
前記記憶部は、前記循環シフト処理後のビット列を一方の端から順に出力し、
前記出力制御手段は、前記シフト数を変更しつつ、前記シフト数を前記記憶部に前記所定回出力する請求項１に記載の通信装置。
【請求項５】
入力されたデータを誤り訂正符号化する符号化手段と、
前記符号化手段から出力されたデータに対してインターリーブ処理を施すインターリーブ手段と、
をさらに備え、
前記記憶部に記憶されている前記送信データは、前記インターリーブ処理後のデータである請求項１から請求項４のいずれかに記載の通信装置。
【請求項６】
ａ）記憶部に記憶された送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力する工程と、
ｂ）前記記憶部から出力されたデータを変調して送信する工程と、
を備える通信装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信技術に関する。
【背景技術】
【０００２】
一般的に、有線または無線等の伝送路を介して通信を行う通信装置では、送信データを受信側に確実に伝送するために、種々の工夫がなされている。
【０００３】
送信データを受信側に確実に伝送する手法としては、例えば、送信装置において、送信データに対して、誤りを訂正するための情報を付加する符号化を行い、符号化後の送信データを送信する手法が存在する。符号化後の送信データを受信した受信装置では、受信データの復号化を行うことによって、元の送信データを取得することができる。
【０００４】
また他の手法としては、例えば、送信装置において、送信データを繰り返しコピーするレピティション（Repetition）を行う手法が存在する（例えば、特許文献１）。当該手法によれば、レピティション後のデータを数シンボルに渡って送信することになるので、冗長性を増すことができ、干渉に対する送信データのロバスト性を向上させることが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１７６５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、送信データの繰り返しによって生成されたレピティション後のデータは、連続して発生するバースト誤りに弱いため、データの冗長性が十分に発揮されない可能性がある。これにより、受信側では、復調されたデータのビット誤り率が悪化するおそれがある。
【０００７】
連続したバースト誤りに対する対処法としては、レピティション後のデータのビット列を並び替えるインターリーブを行うことが考えられる。しかしながら、レピティション後にインターリーブを行うには、繰り返しコピーされたレピティション後のデータを記憶する記憶部が必要になる等、レピティション後にインターリーブを行う機能を有する通信装置では、当該機能を実現するために部品点数が増えることになる。
【０００８】
そこで、本発明は、レピティション後にインターリーブを行う機能と同等の機能を通信装置に付与しつつ、通信装置の部品点数を削減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る通信装置の第１の態様は、送信データを記憶する記憶部と、前記記憶部に記憶された前記送信データの出力を制御する出力制御手段と、前記記憶部から出力されたデータを変調して送信する送信手段とを備え、前記出力制御手段は、前記送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力させる。
【００１０】
また、本発明に係る通信装置の第２の態様は、上記第１の態様であって、前記出力制御手段は、出力対象のビットデータの格納先を示すアドレスを出力開始アドレスとして前記記憶部に出力し、前記記憶部は、前記出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、前記送信データに含まれる他のビットデータをも順次に出力し、前記出力制御手段は、前記出力開始アドレスを変更しつつ、前記出力開始アドレスを前記記憶部に前記所定回出力する。
【００１１】
また、本発明に係る通信装置の第３の態様は、上記第１の態様であって、前記出力制御手段は、前記送信データに含まれる各ビットデータの格納先を示す各アドレスを前記記憶部に出力し、前記記憶部は、前記各アドレスの入力に応じて、当該各アドレスに格納されているビットデータを出力し、前記出力制御手段は、前記各アドレスを、出力順序を変更しつつ前記各アドレスにつき前記所定回出力する。
【００１２】
また、本発明に係る通信装置の第４の態様は、上記第１の態様であって、前記出力制御手段は、前記記憶部に記憶された前記送信データに関するビット列をビットシフトさせる際のシフト数を前記記憶部に出力し、前記記憶部は、前記シフト数の入力に応じて、前記ビット列を一定方向にシフトさせ、当該シフトによってあふれたビット列を空いた部分に埋める循環シフト処理を行い、前記記憶部は、前記循環シフト処理後のビット列を一方の端から順に出力し、前記出力制御手段は、前記シフト数を変更しつつ、前記シフト数を前記記憶部に前記所定回出力する。
【００１３】
また、本発明に係る通信装置の第５の態様は、上記第１の態様から上記第４の態様のいずれかであって、入力されたデータを誤り訂正符号化する符号化手段と、前記符号化手段から出力されたデータに対してインターリーブ処理を施すインターリーブ手段とをさらに備え、前記記憶部に記憶されている前記送信データは、前記インターリーブ処理後のデータである。
【００１４】
本発明に係る通信装置の動作方法は、ａ）記憶部に記憶された送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力する工程と、ｂ）前記記憶部から出力されたデータを変調して送信する工程とを備える。
【発明の効果】
【００１５】
本発明によれば、レピティション後にインターリーブを行う機能と同等の機能を通信装置に付与しつつ、通信装置の小型化を実現することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態に係る通信システムの構成図である。
【図２】本実施形態に係る送信装置の構成を示す図である。
【図３】一次変調前に送信データに施される処理の一例を示す図である。
【図４】インターリーブ部からのデータの出力動作を説明するための図である。
【発明を実施するための形態】
【００１７】
以下、実施形態について図面を参照して説明する。
【００１８】
＜実施形態＞
［１．通信システムの構成］
図１は、本実施形態に係る通信システム１の構成図である。
【００１９】
図１に示されるように、通信システム１は、第１通信装置１０と第２通信装置２０とを有している。通信システム１における第１通信装置１０および第２通信装置２０は互いに有線通信によって通信可能に構成されている。第１通信装置１０と第２通信装置２０とを電気的に接続する伝送路３０は、通常の通信線であってもよく、或いは、電力線であってもよい。電力線を伝送路とする場合、第１通信装置１０および第２通信装置２０は、電力線通信（ＰＬＣ：power line communication）によって通信を行うことになる。
【００２０】
また、通信装置１０，２０間の有線通信は、周波数軸上で互いに直交する複数のサブキャリアを合成して得られるＯＦＤＭ（Orthogonal Frequency Division Multiplexing）信号を用いて行われる。そして、当該ＯＦＤＭ信号は、一定の時間単位で区切ってパケット単位で伝送される。
【００２１】
以下では、送信装置として機能する通信装置１０（２０）の構成について詳述する。
【００２２】
［２．送信装置の構成］
図２は、本実施形態に係る送信装置１０の構成を示す図である。
【００２３】
図２に示されるように、送信装置１０は、スクランブラ１１１、符号化部１１２、インターリーブ部（インターリーバ）１１３、出力制御部１３１、一次変調部１１４、入力信号構成部１１５、ＩＦＦＴ（逆高速フーリエ変換）部１１６、並列／直列変換部（並直列変換部）１１７、ＧＩ付加部１１８、プリアンブル生成部１１９、パケット構成部１２０、および送信部１２１を備えている。
【００２４】
具体的には、スクランブラ１１１は、入力される送信データに対して、攪拌して順序を並べ替えるスクランブル処理を施す。スクランブラ１１１においてスクランブル処理が施された送信データは、符号化部１１２に入力される。
【００２５】
符号化部１１２は、スクランブル処理が施された送信データに対して、誤り訂正のための冗長符号化を行う。冗長符号化には、例えば、拘束長ｋ＝７、符号化率１／２を原符号とする畳み込み符号が用いられる。符号化部１１２から出力される送信データのビット列は、インターリーブ部１１３に入力される。
【００２６】
インターリーブ部１１３では、符号化部１１２から出力される送信データ中の誤りが偏らないようにするため、送信データのビット列を並べ替えるビット・インターリーブが行われる。
【００２７】
出力制御部１３１は、インターリーブ部１１３の出力を制御する機能を有している。出力制御部１３１による出力制御の詳細は、後述する。インターリーブ部１１３から出力される送信データは、一次変調部１１４に入力される。
【００２８】
一次変調部１１４では、所定の変調方式（例えば、ＱＰＳＫ、１６ＱＡＭ）に従って、送信データがシンボルごとにサブキャリアにマッピング（対応づけ）される。
【００２９】
なお、ここでのシンボル（Symbol）は、変調方式ごとに定まる、搬送波（サブキャリア）に乗せるひと区切りの送信データの構成単位を表し、後述のＯＦＤＭシンボルとの混同を避けるため、データシンボルまたは複素シンボルとも称される。例えば、ＱＰＳＫでは、１シンボル（１データシンボル）で送信できる送信データは２ビットである。
【００３０】
入力信号構成部１１５は、バッファ等で構成され、送信データを含むデータ信号をサブキャリアに分散して乗せるために、一次変調部１１４から入力されたデータシンボルを所定個の並列データに変換する機能を有している。
【００３１】
ＩＦＦＴ部１１６は、入力信号構成部１１５から入力される並列データに逆高速フーリエ変換を施して、周波数領域のデータを時間領域のデータに変換する。入力信号構成部１１５から入力される周波数領域のデータは、各サブキャリアに関する振幅および位相のデータであり、ＩＦＦＴ部１１６は、各サブキャリア分の振幅位相データから、１つのＯＦＤＭシンボル分の時間データを生成することになる。
【００３２】
並直列変換部１１７は、ＩＦＦＴ部１１６から入力される並列のデータを直列のデータに変換する機能を有している。並直列変換部１１７から出力される直列のデータは、ベースバンド（基底帯域）のＯＦＤＭ信号（ベースバンドＯＦＤＭ信号）としてＧＩ付加部１１８に入力される。
【００３３】
ＧＩ付加部１１８は、並直列変換部１１７から入力されるベースバンドＯＦＤＭ信号に対して、ガードインターバル（ＧＩ）の付加処理を施し、ＧＩ付加済みのベースバンドＯＦＤＭ信号をパケット構成部１２０に出力する。
【００３４】
プリアンブル生成部１１９は、受信側で行われるフレーム同期、周波数同期等の各種同期処理に用いるためのプリアンブル（Preamble）信号を生成して出力する機能を有している。
【００３５】
パケット構成部１２０は、ＧＩ付加部１１８から出力されるＯＦＤＭ信号にプリアンブル信号を付加して、パケット単位の信号（「パケット信号」とも称する）を生成する。
【００３６】
送信部１２１は、パケット構成部１２０で生成されたデジタル形式のパケット信号をアナログ形式のパケット信号に変換するＤＡ変換処理を行い、ＤＡ変換処理後のパケット信号を通信信号として出力する。送信部１２１から出力された通信信号は、伝送路３０を介して受信装置２０へと伝送される。
【００３７】
このように、送信装置１０は、パケット信号を生成し、当該パケット信号を通信信号として送信する。
【００３８】
なお、上記送信装置１０に含まれる、一次変調部１１４、入力信号構成部１１５、ＩＦＦＴ部１１６、および並直列変換部１１７、ＧＩ付加部１１８、プリアンブル生成部１１９、パケット構成部１２０および送信部１２１は、インターリーブ部１１３から出力されたデータを変調して送信する送信手段とも表現することができる。
【００３９】
［３．一次変調前の送信データについて］
ここで、一次変調部１１４に入力される前の送信データについて説明する。図３は、一次変調前に送信データに施される処理の一例を示す図である。
【００４０】
図２に示されるように、一次変調部１１４に入力される前の送信データに対しては、符号化部１１２（図２参照）において、誤り訂正のための符号化が施されるが、送信データを受信側に確実に伝送するためには、干渉に対する送信データのロバスト性を向上させることが好ましい。
【００４１】
ロバスト性を向上させる手法としては、例えば、送信データを１回以上繰り返す（コピーする）レピティション（Repetition）を行って、レピティション後のデータを送信する手法がある。
【００４２】
例えば、図３に示されるように、符号化部１１２から８ビットのデータ長を有する送信データＤ１が出力されるとすると、インターリーブ部１１３では、当該送信データＤ１に対して、インターリーブを施すことによって、送信データＤ２が生成される。送信データＤ１中に誤り部分ＥＲが含まれていた場合は、当該インターリーブによって、誤り部分ＥＲの偏りが是正されることになる。
【００４３】
そして、インターリーブ後の送信データＤ２に対して、繰り返しを３回とするレピティションを行うと、３２ビットの送信データＤ３が生成される。なお、送信データＤ２の繰り返しを３回とするレピティションは、送信データＤ２を４倍にするレピティションとも称される。
【００４４】
レピティション後の送信データＤ３には、４つ分の送信データＤ１が含まれている。このような送信データＤ３を送信することによれば、レピティション前の送信データＤ１を送信する場合に比べて、冗長性を増すことができるので、受信側で送信データＤ１を復調できる可能性が高くなる。
【００４５】
しかし、レピティション後の送信データＤ３をそのまま用いて時間領域のＯＦＤＭ信号を生成すると、当該ＯＦＤＭ信号における、平均電力に対する最大電力の比（PAPR:Peak to Average Power Ratio）が高くなるおそれがある。一般的に、ＯＦＤＭ信号を送信する送信装置では、送信信号を増幅する増幅器のダイナミックレンジ（信号振幅の最大と最小の範囲）を広くとって信号が歪まないように設計される。このため、送信信号のＰＡＰＲが大きくなると、増幅器の設計が困難になる。
【００４６】
また、レピティション後の送信データＤ３は、連続して発生するバースト誤りに弱いため、データの冗長性が十分に発揮されない可能性がある。このため、レピティション後の送信データＤ３をそのまま用いて時間領域のＯＦＤＭ信号を生成し、当該ＯＦＤＭ信号を送信した場合、受信側において、復調されたデータのビット誤り率（BER:Bit Error Rate）が理論値より悪くなる。
【００４７】
これらの現象は、レピティション後の送信データＤ３が、送信データＤ１を単純に複数回コピーすることによって生成された、周期性を有したデータであることに起因して発生したものと考えられる。
【００４８】
このため、図３に示されるように、レピティション後の送信データＤ３に対しては、さらにインターリーブを施すことによって、周期性のない送信データＤ４を生成し、当該送信データＤ４を用いてＯＦＤＭ信号を生成することが好ましい。
【００４９】
しかし、レピティション後の送信データＤ３に対して、従来の方法でインターリーブを行う場合、インターリーブ用の記憶部が必要になる。また、レピティション後の送信データが大きくなると、インターリーブに要する時間が増大することになる。
【００５０】
そこで、本実施形態の送信装置１０は、インターリーブ部１１３の出力を制御することによって、送信データＤ２に対してレピティションおよびインターリーブを施して得られる送信データＤ４と同様の性質を有するデータを一次変調部１１４に入力させる。
【００５１】
［４．インターリーブ部１１３からのデータの出力動作について］
次に、出力制御部１３１の制御に従って実行される、インターリーブ部１１３からのデータの出力動作について詳述する。図４は、インターリーブ部１１３からのデータの出力動作を説明するための図である。なお、図４では、説明簡単化のため、符号化部１１２からは、８ビットのデータ長を有する送信データＤ１が出力されるものとするが、当該送信データＤ１は、他のデータ長を有していてもよい。
【００５２】
図４に示されるように、符号化部１１２から出力された８ビットの送信データＤ１に対しては、インターリーブ部１１３においてインターリーブが施される。当該インターリーブによって生成された送信データＤ２は、インターリーブ部１１３内の記憶部１３２に一旦格納される。
【００５３】
出力制御部１３１は、送信データＤ２に含まれるビット単位のデータ（「ビットデータ」とも称する）を、出力順序を変えて各ビットデータにつき所定回（例えば４回）出力させるように記憶部１３２の出力を制御する。
【００５４】
具体的には、出力制御部１３１は、出力対象のデータの格納先を示すアドレスを生成して、当該アドレスを出力開始アドレス（「読出開始アドレス」とも称する）として記憶部１３２に出力する。記憶部１３２は、出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、他のアドレスに格納されたビットデータをも所定の出力規則に従って順次に出力する。
【００５５】
例えば、アドレスＡＤ０が出力開始アドレスとして入力されると、記憶部１３２は、出力開始アドレスＡＤ０に格納されているビットデータを出力するとともに、アドレス（出力対象アドレス）を１ずつインクリメントして、インクリメントされた各アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスＡＤ０が入力されると、記憶部１３２は、出力動作ＰＥ１を実行し、ビットデータｂ0、ビットデータｂ1、ビットデータｂ2、ビットデータｂ3、ビットデータｂ4、ビットデータｂ5、ビットデータｂ6、ビットデータｂ7をこの順序で順次に出力する。
【００５６】
次に、出力制御部１３１は、先に出力した出力開始アドレスＡＤ０とは異なる出力開始アドレスを生成して、記憶部１３２に出力する。
【００５７】
例えば、出力制御部１３１は、出力開始アドレスＡＤ０とは異なる出力開始アドレスＡＤ６を記憶部１３２に出力する。この場合、記憶部１３２は、出力開始アドレスＡＤ６に格納されているビットデータｂ6を出力するとともに、出力対象アドレスを１インクリメントして、ビットデータｂ7を出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部１３２は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データＤ２に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを１ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスＡＤ６が入力されると、記憶部１３２は、出力動作ＰＥ２を実行し、ビットデータｂ6、ビットデータｂ7、ビットデータｂ0、ビットデータｂ1、ビットデータｂ2、ビットデータｂ3、ビットデータｂ4、ビットデータｂ5をこの順序で順次に出力する。
【００５８】
さらに、出力制御部１３１は、先に出力した出力開始アドレスＡＤ６とは異なる出力開始アドレスを生成して、記憶部１３２に出力する。
【００５９】
例えば、出力制御部１３１は、出力開始アドレスＡＤ６とは異なる出力開始アドレスＡＤ５を記憶部１３２に出力する。この場合、記憶部１３２は、出力開始アドレスＡＤ５に格納されているビットデータｂ5を出力するとともに、出力対象アドレスを１ずつインクリメントして、ビットデータｂ6，ｂ7をそれぞれ出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部１３２は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データＤ２に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを１ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスＡＤ５が入力されると、記憶部１３２は、出力動作ＰＥ３を実行し、ビットデータｂ5、ビットデータｂ6、ビットデータｂ7、ビットデータｂ0、ビットデータｂ1、ビットデータｂ2、ビットデータｂ3、ビットデータｂ4をこの順序で順次に出力する。
【００６０】
またさらに、出力制御部１３１は、先に出力した出力開始アドレスＡＤ５とは異なる出力開始アドレスを生成して、記憶部１３２に出力する。
【００６１】
例えば、出力制御部１３１は、出力開始アドレスＡＤ５とは異なる出力開始アドレスＡＤ２を記憶部１３２に出力する。この場合、記憶部１３２は、出力開始アドレスＡＤ２に格納されているビットデータｂ2を出力するとともに、出力対象アドレスを１ずつインクリメントして、インクリメントされた各アドレスに格納されているビットデータを順次に出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部１３２は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データＤ２に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを１ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスＡＤ２が入力されると、記憶部１３２は、出力動作ＰＥ４を実行し、ビットデータｂ2、ビットデータｂ3、ビットデータｂ4、ビットデータｂ5、ビットデータｂ6、ビットデータｂ7、ビットデータｂ0、ビットデータｂ1をこの順序で順次に出力する。
【００６２】
このように、出力開始アドレスが出力制御部１３１から記憶部１３２に入力される度に、記憶部１３２は、出力動作を実行し、送信データＤ２に含まれる全ビットデータを出力する。したがって、出力制御部１３１から記憶部１３２に対して、出力開始アドレスが所定回順次に入力されると、記憶部１３２からは、送信データＤ２に含まれる各ビットデータが所定回出力されることになる。
【００６３】
例えば、上記例示のように、出力制御部１３１から出力開始アドレスＡＤ０，ＡＤ６，ＡＤ５，ＡＤ２が記憶部１３２に４回入力されると、記憶部１３２からは、送信データＤ２に含まれる全ビットデータが４回出力されることになる。すなわち、記憶部１３２は、送信データＤ２を実質的に４つ分出力したことになり、記憶部１３２（換言すればインターリーブ部１１３から）から出力された出力データＤ１１は、送信データＤ２を４倍して（３回繰り返して）得られるデータに相当する。
【００６４】
また、出力制御部１３１は、出力開始アドレスを変更して出力するので、各出力動作ＰＥ１，ＰＥ２，ＰＥ３，ＰＥ４によって出力される、ビットデータの出力順序は、それぞれ異なることになる。これにより、出力データＤ１１における各ビットデータは、インターリーブされたような無秩序に並んだ状態となる。
【００６５】
このように、出力制御部１３１は、インターリーブ部１１３の出力を制御することによって、送信データＤ２に対してレピティションおよびインターリーブを施して得られるデータと同様の性質を有するデータＤ１１を一次変調部１１４に入力させる。
【００６６】
なお、上記では、出力制御部１３１による出力開始アドレスの出力回数を４回として、送信データＤ２の繰り返し回数（レピティション回数）を３回にする場合について例示したが、送信データＤ２の繰り返し回数は、出力開始アドレスの出力回数を変更することによって、自由に設定可能である。例えば、送信データＤ２の繰り返し回数を１回にするときは、出力制御部１３１による出力開始アドレスの出力回数は２回に設定される。すなわち、出力制御部１３１による出力開始アドレスの出力回数（本明細書における「所定回」に相当）は、送信データＤ２の繰り返し回数に応じて設定される。
【００６７】
以上のように、本実施形態の送信装置１０は、送信データＤ２を記憶する記憶部１３２と、当該記憶部１３２に記憶された送信データＤ２の出力を制御する出力制御部１３１と、記憶部１３２から出力されたデータを変調して送信する送信手段とを備えている。そして、出力制御部１３１は、記憶部１３２に記憶された送信データＤ２に含まれる各ビットデータを、出力順序を変えて、各ビットデータにつき所定回出力させる。
【００６８】
このような送信装置１０によれば、送信データＤ２に対してレピティションおよびインターリーブを施して得られる送信データＤ４と同様の性質を有するデータＤ１１を一次変調部１１４に入力させることができる。したがって、送信データＤ２に対して実際にレピティションを行う機能およびレピティション後のデータに対して実際にインターリーブを行う機能を新たに設ける場合に比べて、送信装置１０の部品点数を削減することが可能になる。特に、本実施形態の送信装置１０では、レピティション後にインターリーブを行うためのバッファを設けなくてもよい。
【００６９】
また、レピティション後のデータが大きくなった場合、レピティション後のインターリーブでは、インターリーブに要する処理時間が増大することになる。しかし、本実施形態の送信装置１０では、通常のインターリーブが実際には行われないので、インターリーブに要する処理時間分を短縮することができる。
【００７０】
なお、受信装置２０は、出力制御部１３１によって制御される各ビットデータの出力順序に関する情報を予め既知の情報として有している。このため、受信装置２０では、受信データを復号して送信データを取得することが可能である。
【００７１】
＜変形例＞
以上、実施形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。
【００７２】
例えば、上記実施形態では、出力制御部１３１が記憶部１３２に対して出力開始アドレスを入力する態様としていたが、これに限定されない。
【００７３】
具体的には、出力制御部１３１が、出力対象となるビットデータの格納先を示すアドレスを記憶部１３２に対して１つずつ順次に入力し、記憶部１３２がアドレスの入力に応じて、ビットデータを出力する態様としてもよい。この場合、例えば、最初の出力動作ＰＥ１では、出力制御部１３１は、アドレスＡＤ０〜ＡＤ７を記憶部１３２に対して順次に出力し、記憶部１３２は、アドレスＡＤ０〜ＡＤ７の入力に応じて、各ビットデータｂ0〜ｂ7を順次に出力することになる。そして次の出力動作ＰＥ２では、出力制御部１３１は、アドレスＡＤ６，ＡＤ７，ＡＤ０〜ＡＤ５記憶部１３２に対して順次に出力し、記憶部１３２は、アドレスＡＤ６，ＡＤ７，ＡＤ０〜ＡＤ５の入力に応じて、各ビットデータｂ6，ｂ7，ｂ0〜ｂ5を順次に出力することになる。
【００７４】
なお、当該態様では、出力制御部１３１は、送信データに含まれる各ビットデータの格納先を示す各アドレスを、出力順序を変更しつつ各アドレスにつき所定回出力することになる。
【００７５】
また、インターリーブ部１１３からのデータの出力動作は、送信データＤ２のビット列をシフトさせ、当該ビットシフトによってあふれたビット列を空いた部分に埋める循環シフトを行いつつ、ビットデータの出力を行う態様としてもよい。
【００７６】
具体的には、出力制御部１３１は、送信データＤ２のビット列をビットシフトさせる際のシフト数を記憶部１３２に対して出力する。例えば、最初の出力動作ＰＥ１では、出力制御部１３１は、送信データＤ２に含まれる各ビットデータに関する１回目の出力を行うときのシフト数「０」を記憶部１３２に対して出力する。記憶部１３２は、入力されるシフト数が「０」のときは、シフトを行うことなく、記憶部１３２に記憶されているデータの左端（この場合、ビットデータｂ0）から順にビットデータを出力する。
【００７７】
そして次の出力動作ＰＥ２では、出力制御部１３１は、各ビットデータに関する２回目の出力を行うときのシフト数「２」を記憶部１３２に対して出力する。記憶部１３２は、入力されるシフト数「２」に応じて、記憶部１３２に記憶されているデータのビット列を左方向に２ビットシフトさせ、当該シフトによってあふれたビット列（ビットデータｂ6，ｂ7）を空いた部分に埋める循環シフト処理を行って、循環シフト処理後のデータを記憶部１３２に記憶する。そして、記憶部１３２は、記憶しているデータの左端（この場合、ビットデータｂ6）から順にビットデータを出力する。
【００７８】
次の出力動作ＰＥ３では、出力制御部１３１は、各ビットデータに関する３回目の出力を行うときのシフト数「１」を記憶部１３２に対して出力する。記憶部１３２は、入力されるシフト数「１」に応じて、記憶部１３２に記憶されているデータのビット列を左方向に１ビットシフトさせ、当該シフトによってあふれたビット列（ビットデータｂ5）を空いた部分に埋める循環シフト処理を行う。そして、記憶部１３２は、循環シフト処理後のデータの左端（この場合、ビットデータｂ5）から順にビットデータを出力する。
【００７９】
次の出力動作ＰＥ４では、出力制御部１３１は、各ビットデータに関する４回目の出力を行うときのシフト数「３」を記憶部１３２に対して出力する。記憶部１３２は、入力されるシフト数「３」に応じて、記憶部１３２に記憶されているデータのビット列を左方向に３ビットシフトさせ、当該シフトによってあふれたビット列（ビットデータｂ2，ｂ3，ｂ4）を空いた部分に埋める循環シフト処理を行う。そして、記憶部１３２は、循環シフト処理後のデータの左端（この場合、ビットデータｂ2）から順にビットデータを出力する。
【００８０】
このように、循環シフトを行いつつ、ビットデータの出力を行う場合は、出力制御部１３１は、シフト数を変更しつつ、当該シフト数を記憶部１３２に対して所定回出力することになる。
【００８１】
また、上記実施形態では、通信システム１における送信装置１０および受信装置２０が、有線通信によって通信可能に構成される態様を例示したがこれに限定されない。具体的には、送信装置１０と受信装置２０とは、無線通信によって通信可能に構成される態様であってもよい。
【００８２】
また、上記実施形態では、記憶部１３２は、インターリーブ部１１３内に存在する態様としていたが、これに限定されず、送信装置１０内部であって、インターリーブ部１１３の外部に設けられる態様としてもよい。この場合、出力制御部１３１は、記憶部１３２に対してデータの出力制御を行うことになる。
【符号の説明】
【００８３】
１  通信システム
１０  通信装置（送信装置）
２０  通信装置（受信装置）
３０  伝送路
１１２  符号化部
１１３  インターリーブ部
１１４  一次変調部
１３１  出力制御部
１３２  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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