(57)【要約】【課題】寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、第１絶縁層が表面に設けられた第２絶縁層と、第３絶縁層と、第２絶縁層および第３絶縁層の上に、電極層と絶縁膜とを有する第１積層体と、第１積層体の積層方向に貫通し第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、メモリ膜の内側に設けられた第１チャネルボディ層と、層間絶縁膜と選択ゲートとを有する第２積層体と、一対の第１ホールのそれぞれ上端と連通し、第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、ゲート絶縁膜の内側に設けられた第２チャネルボディ層と、第１積層体の下側に設けられた連結部と、一対の第１ホールの間に挟まれ、第１積層体の表面から第１絶縁層に達する第４絶縁層と、を備える。【選択図】図１
2013065636.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から内部に埋め込まれ、第１絶縁層が表面に設けられた第２絶縁層と、
前記第２絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第３絶縁層と、
前記第２絶縁層の上および前記第３絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し前記第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、
前記一対の第１ホール内のそれぞれの前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた第２積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第２積層体と、
前記一対の第１ホールのそれぞれ上端と連通し、前記第２積層体を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層と繋がった第２チャネルボディ層と、
前記第１積層体の下側に設けられ、前記第２絶縁層内において前記一対の第１ホール内にそれぞれ設けられた前記第１チャネルボディ層の下端どうしに繋がった連結部と、
前記一対の第１ホールの間に挟まれ、前記第１積層体の表面から前記第１積層体を貫通し前記第１絶縁層に達する第４絶縁層と、
を備え、
前記半導体層の裏面からの前記連結部の一方の端および他方の端の高さと、前記半導体層の裏面からの前記第３絶縁層の上面の高さと、は、略同じであり、
前記半導体層の裏面からの第２絶縁層の上面の高さと、前記半導体層の裏面からの前記第３絶縁層の上面の高さと、は、略同じであり、
前記第１絶縁層の厚さは、前記第３絶縁層の厚さよりも厚い不揮発性半導体記憶装置。
【請求項２】
半導体層と、
前記半導体層の表面から内部に埋め込まれ、第１絶縁層が表面に設けられた第２絶縁層と、
前記第２絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第３絶縁層と、
前記第２絶縁層の上および前記第３絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し前記第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、
前記一対の第１ホール内のそれぞれの前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた第２積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第２積層体と、
前記一対の第１ホールのそれぞれ上端と連通し、前記第２積層体を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層と繋がった第２チャネルボディ層と、
前記第１積層体の下側に設けられ、前記第２絶縁層内において前記一対の第１ホール内にそれぞれ設けられた前記第１チャネルボディ層の下端どうしに繋がった連結部と、
前記一対の第１ホールの間に挟まれ、前記第１積層体の表面から前記第１積層体を貫通し前記第１絶縁層に達する第４絶縁層と、
を備えた不揮発性半導体記憶装置。
【請求項３】
前記半導体層の裏面からの前記連結部の一方の端および他方の端の高さと、前記半導体層の裏面からの前記第３絶縁層の上面の高さと、は、略同じである請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体層の裏面からの第２絶縁層の上面の高さと、前記半導体層の裏面からの前記第３絶縁層の上面の高さと、は、略同じである請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１絶縁層の厚さは、前記第３絶縁層の厚さよりも厚い請求項２〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
半導体層と、
前記半導体層の表面から内部に埋め込まれ、第１絶縁層が表面に設けられた第２絶縁層と、
前記第２絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第３絶縁層と、
前記第２絶縁層の上および前記第３絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第１積層体と、
前記第１積層体を前記第１積層体の積層方向に貫通し前記第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、
前記一対の第１ホール内のそれぞれの前記メモリ膜の内側に設けられた第１チャネルボディ層と、
前記第１積層体の上に設けられた第２積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第２積層体と、
前記一対の第１ホールのそれぞれ上端と連通し、前記第２積層体を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、
前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層と繋がった第２チャネルボディ層と、
前記第１積層体の下側に設けられ、前記第２絶縁層内において前記一対の第１ホール内にそれぞれ設けられた前記第１チャネルボディ層の下端どうしに繋がった連結部と、
前記一対の第１ホールの間に挟まれ、前記第１積層体の表面から前記第１積層体を貫通し前記第１絶縁層に達する第４絶縁層と、
を備え、
前記第１絶縁層の厚さは、前記第３絶縁層の厚さよりも厚い不揮発性半導体記憶装置。
【請求項７】
下地層の上に、半導体層を形成する工程と、
前記半導体層の上に、第３絶縁層を形成する工程と、
前記第３絶縁層を介して前記半導体層の表面を選択的にエッチングし、前記半導体層の主面に対して略平行な第１方向と、前記半導体層の主面に対して略平行であり前記第１方向に略垂直な第２方向と、に並ぶ複数の凹部を前記半導体層の前記表面から内部にかけて形成する工程と、
前記複数の凹部のそれぞれのなかに、犠牲層を形成する工程と、
前記犠牲層の表面から内部および前記犠牲層が設けられる部分以外の前記半導体層の前記表面から前記内部にかけて形成される溝であって、前記第３絶縁層の厚さより深く、前記第１方向に延在する前記溝を形成する工程と、
前記溝に第１絶縁層を形成する工程と、
前記第３絶縁層の上、前記犠牲層の上、および前記第１絶縁層の上に、複数の電極層を含む積層体を形成する工程と、
前記第１方向に延在し前記積層体の表面から前記第１絶縁層のそれぞれに達するスリットと、前記積層体の表面から前記犠牲層に達する一対のホールと、を形成する工程と、
前記犠牲層を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端と繋がる空間部を形成する工程と、
前記スリット内に第４絶縁層を形成し、前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第２絶縁層を形成する工程と、
前記一対のホールのそれぞれの前記側壁に形成された前記メモリ膜の内側と、前記空間部の前記内壁に形成された前記第２絶縁層の内側に、チャネルボディ層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項８】
前記スリットと、前記一対のホールと、を同時に形成する請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第３絶縁層の上、前記犠牲層の上、および前記第１絶縁層の上に、エッチング停止層を介して前記積層体を形成する請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルボディ層を設けることでメモリセルを３次元配列したメモリデバイスがある。
【０００３】
この種のメモリデバイスにおいて、複数層の電極層を含む積層体の積層方向に延びる一対の柱状部と、バックゲートに埋め込まれ、一対の柱状部をつなぐ連結部とを有するＵ字状のメモリストリング構造がある。
【０００４】
電極層を含む積層体を形成する前に、バックゲートとなる下地層には凹部（空間部）が形成され、その凹部に犠牲膜が埋め込まれる。この後、下地層上に電極層を含む積層体を形成して、柱状部のホールを形成し、そのホールを通じて凹部内の犠牲膜をエッチングにより除去する。この後、ホール内と凹部内とに、電荷蓄積膜、チャネルボディ層を形成して不揮発性半導体記憶装置を形成する。この種の不揮発性半導体記憶装置では、積層体の積層数が益々増加する傾向にある。これにより、積層体の積層数が増加するとチャネルボディ層の寄生抵抗が増加する場合がある。チャネルボディ層の寄生抵抗についてはより下げることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９９３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層の表面から内部に埋め込まれ、第１絶縁層が表面に設けられた第２絶縁層と、前記第２絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第３絶縁層と、前記第２絶縁層の上および前記第３絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第１積層体と、前記第１積層体を前記第１積層体の積層方向に貫通し前記第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第１ホール内のそれぞれの前記メモリ膜の内側に設けられた第１チャネルボディ層と、を備える。実施形態の不揮発性半導体記憶装置は、前記第１積層体の上に設けられた第２積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第２積層体と、前記一対の第１ホールのそれぞれ上端と連通し、前記第２積層体を前記第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、前記第２ホール内における前記ゲート絶縁膜の内側に設けられ、前記第１チャネルボディ層と繋がった第２チャネルボディ層と、を備える。実施形態の不揮発性半導体記憶装置は、前記第１積層体の下側に設けられ、前記第２絶縁層内において前記一対の第１ホール内にそれぞれ設けられた前記第１チャネルボディ層の下端どうしに繋がった連結部と、前記一対の第１ホールの間に挟まれ、前記第１積層体の表面から前記第１積層体を貫通し前記第１絶縁層に達する第４絶縁層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１０】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１１】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。  
（第１実施形態）  
まず、第１実施形態に係る不揮発性半導体記憶装置の概要について説明する。  
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。  
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。  
この絶縁部分については、同メモリセルアレイの断面模式図である図７（ｂ）を用いて説明する。  
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図７（ｂ）においては、半導体層（ホウ素添加シリコン層）１１が、バックゲートＢＧに対応する。このバックゲートＢＧ付近の構造については、別の図面を用いて詳細に説明する。
【００１２】
バックゲートＢＧ上には、複数の絶縁層３０Ｂ（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図７に示す絶縁層３０Ｄが設けられている。
【００１６】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、例えば、不純物が添加され導電性を有するシリコン層である。絶縁層３０Ｂは、例えば、後述するＯＮＯ構造を有する。
【００１９】
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２０】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２３】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。
【００２６】
チャネルボディ層２０に接続されたチャネルボディ層５１とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層５１は、例えば、シリコン層である。チャネルボディ層５１とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２７】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２８】
メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層ＷＬに接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、電極層ＷＬ間には、絶縁層３０Ｂが２層設けられている。
【００２９】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３０】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁膜３１は、例えば、シリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が電極層ＷＬへ拡散するのを防止する。
【００３２】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００３３】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００３４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００３５】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３６】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３７】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３８】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３９】
図３〜図７は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図３（ｂ）および図４（ａ）には、断面模式図のほか、上面模式図が表示されている。
【００４０】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。半導体層１１は、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、バックゲートＢＧになる。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。
【００４１】
続いて、半導体層１１の上に、絶縁層５０（第３絶縁層）を形成する。絶縁層５０は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原材料とするＣＶＤ（Chemical Vapor Deposition）によって形成される。
【００４２】
次に、図３（ｂ）に示すように、絶縁層５０を介して半導体層１１の表面を選択的にエッチングする。ここで、図３（ｂ）の左側は、断面模式図であり、図３（ｂ）の右側は、上面模式図である。図３（ｂ）の断面模式図は、上面模式図のＡ−Ｂ線に沿った位置での断面図である。
【００４３】
例えば、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）によって、複数の凹部５０ｃを半導体層１１の表面から内部にかけて形成する。複数の凹部５０ｃのそれぞれは、半導体層１１の主面（例えば、上面もしくは下面）に対して略平行なＸ方向（第１方向）と、半導体層１１の主面に対して略平行でありＸ方向に略垂直なＹ方向（第２方向）と、に並んで形成される。凹部５０ｃが形成される位置は、半導体層１１にメモリホールＭＨの下端を連結する連結部２１の位置に対応する。凹部５０ｃをＺ方向（第３方向）からみた場合、その外形は、例えば、楕円状である。
【００４４】
次に、図３（ｃ）に示すように、複数の凹部５０ｃのそれぞれのなかに、犠牲層１５を形成する。犠牲層１５は、ノンドープのシリコン層、もしくは窒化シリコン層である。犠牲層１５の余剰部分については、必要に応じてエッチバックにより取り除き、犠牲層１５の上面と絶縁層５０の上面との面を合わせる。
【００４５】
次に、図４（ａ）に示すように、半導体層１１および犠牲層１５のそれぞれの表面から内部にかけて、フォトリソグラフィおよびＲＩＥによって、Ｘ方向に延在された複数の溝１７を形成する。ここで、図４（ａ）の左側は、断面模式図であり、図４（ａ）の右側は、上面模式図である。図４（ａ）の断面模式図は、上面模式図のＡ−Ｂ線に沿った位置での断面図である。
【００４６】
例えば、溝１７は、犠牲層１５の表面から内部および犠牲層１５が設けられた部分以外の半導体層１１の表面から内部にかけて形成される。形成された溝１７の深さは、絶縁層５０の厚さより深い。溝１７は、Ｘ方向（第１方向）に延在する。溝１７は、連結部２１が形成される領域の略中心に位置している。
【００４７】
次に、図４（ｂ）に示すように、溝１７にストッパ層として機能する絶縁層５５（第１絶縁層）を形成する。絶縁層５５の材質は、例えば、酸化シリコン（ＳｉＯ２）である。絶縁層５５の余剰部分については、エッチバック、ＣＭＰ（Chemical Mechanical Polishing）等によって除去し、絶縁層５０の表面、犠牲層１５の表面、絶縁層５５の表面を略面一にする。
【００４８】
次に、図５（ａ）に示すように、絶縁層５０の上、犠牲層１５の上、および絶縁層５５の上に、複数の電極層ＷＬを含む積層体５３Ａを形成する。
【００４９】
積層体５３Ａは、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。積層体５３Ａは、電極層ＷＬと被エッチング層５２とが多段積層された積層体である。電極層ＷＬは、例えば、ホウ素添加シリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。被エッチング層５２は、無添加シリコン層である。
【００５０】
さらに、積層体５３Ａの上に、層間絶縁膜６５を形成し、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。続いて、選択ゲートＳＧの上に、シリコン酸化膜からなるマスクパターン８１を形成する。
【００５１】
次に、図５（ｂ）に示すように、Ｘ方向に延在し積層体５３Ａの表面から絶縁層５５のそれぞれに達するスリット６０と、積層体５３Ａの表面から犠牲層１５に達する一対のホール７０と、積層体５３Ａの上方において一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００５２】
例えば、ＲＩＥ等のドライエッチングによって、マスクパターン８１から表出された選択ゲートＳＧ、層間絶縁膜６５、および積層体５３Ａを除去して、スリット６０と、一対のホール７０と、一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００５３】
スリット６０が絶縁層５５に達する前の絶縁層５５の厚さは、絶縁層５０の厚さよりも厚い。スリット６０と一対のホール７０とを同時に形成する際には、絶縁層５５がエッチング停止層として機能する。
【００５４】
第１実施形態では、スリット６０と一対のホール７０とを同時に形成すると、一対のホール７０は、犠牲層１５に到達するが、スリット６０の下端は、絶縁層５５の存在によって絶縁層５５内で止められる。これにより、犠牲層１５は、スリット６０によって分断されることはない。また、後述する犠牲層１５の除去後に、スリット６０とホール７０とが繋がることもない。
【００５５】
次に、図６（ａ）に示すように、犠牲層１５および被エッチング層５２を一対のホール７０と、ホール７５と、を通じて除去し、半導体層１１に、一対のホール７０のそれぞれの下端と繋がった空間部７１を形成する。犠牲層１５および被エッチング層５２の除去は、例えば、アルカリ系溶液を用いて犠牲層１５および被エッチング層５２をこのアルカリ系溶液によって溶解することにより行う。
【００５６】
次に、図６（ｂ）に示すように、スリット６０内に絶縁層３０Ｄ（第４絶縁層）を形成する。さらに、一対のホール７０のそれぞれの側壁に、メモリ膜３０Ａを形成する。さらに、電極層ＷＬの間に絶縁層３０Ｂを形成する。さらに、空間部７１の内壁に絶縁層３０Ｃ（第２絶縁層）を形成する。
【００５７】
メモリ膜３０Ａ、絶縁層３０Ｂ、絶縁層３０Ｃ、および絶縁層３０Ｄについては、同じ原材料を用いて、例えば、原子層堆積法（ＡＬＤ法）によって、一括で形成する。従って、絶縁層３０Ｂ、３０Ｃ、３０Ｄは、ホール７０に埋められたメモリ膜３０Ａと同じ成分になる。また、この段階において、ホール７５の内側にゲート絶縁膜３５、３６が形成される。
【００５８】
なお、図６（ａ）に示す空間部７１の孔幅ｄは、絶縁層３０Ｃの形成時に空間部７１の孔が絶縁層３０Ｃによって詰まらない程度の幅に予め調整する。例えば、孔幅ｄが次の（１）式  
ｄ＞（絶縁層３０Ｃの厚さ＋チャネルボディ層２０）×２  ・・・（１）  
を満たすように予め孔幅ｄを調整しておくことにより、メモリホールＭＨ内が絶縁層３０Ｃによって断線することはない。
【００５９】
次に、図７（ａ）に示すように、一対のホール７０のそれぞれの側壁に形成されたメモリ膜３０Ａの内側と、空間部７１の内壁に形成された絶縁層３０Ｃの内側に、チャネルボディ層２０を形成する。ここで、積層体５３の下側において、絶縁層３０Ｃの内側に形成されたチャネルボディ層の部分を連結部２１と定義する。
【００６０】
また、チャネルボディ層２０を形成するのと同時に、ホール７５のそれぞれの側壁に形成されたゲート絶縁膜３５、３６の内側にチャネルボディ層５１を形成する。チャネルボディ層２０とチャネルボディ層５１とは繋がって形成される。
【００６１】
次に、図７（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、選択ゲートＳＧを加工し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００６２】
図７（ｂ）に示す不揮発性半導体記憶装置１は、半導体層１１と、絶縁層３０Ｃ（第２絶縁層）と、を備える。絶縁層３０Ｃは、半導体層１１の表面から内部に埋め込まれ、その表面に絶縁層５５（第１絶縁層）が設けられている。半導体層１１の上面は、絶縁層５５の底面よりも高い位置にある。絶縁層３０Ｃが設けられた部分以外の半導体層１１の表面の上には、絶縁層５０（第３絶縁層）が設けられている。
【００６３】
絶縁層３０Ｃの上および絶縁層５０の上には、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層３０Ｂとを有する積層体５３（第１積層体）が設けられている。絶縁層３０Ｂの存在により、絶縁層３０Ｂの上下に設けられた電極層ＷＬ間の絶縁が確保される。
【００６４】
積層体５３を積層体５３の積層方向に貫通し絶縁層３０Ｃに達する一対のホール７０（第１ホール）のそれぞれの側壁には、メモリ膜３０Ａが設けられている。一対のホール７０内のそれぞれのメモリ膜３０Ａの内側には、チャネルボディ層２０（第１チャネルボディ層）が設けられている。
【００６５】
積層体５３の上には、積層体５４（第２積層体）が設けられている。積層体５４は、層間絶縁膜６５と、層間絶縁膜６５の上に設けられた選択ゲートＳＧと、を有する。
【００６６】
一対のホール７０のそれぞれ上端と連通し、積層体５４を積層体５４の積層方向に貫通するホール７５（第２ホール）の側壁には、ゲート絶縁膜３５、３６が設けられている。
【００６７】
ホール７５内におけるゲート絶縁膜３５、３６の内側には、チャネルボディ層２０と繋がったチャネルボディ層５１（第２チャネルボディ層）が設けられている。
【００６８】
積層体５３の下側には、連結部２１が設けられている。連結部２１は、絶縁層３０Ｃ内に存在し、一対のホール７０内にそれぞれ設けられたチャネルボディ層２０の下端どうしに繋がっている。連結部２１の成分は、チャネルボディ層２０と同じである。
【００６９】
また、不揮発性半導体記憶装置１においては、一対のホール７０の間に挟まれ、積層体５３の表面から積層体５３を貫通するように、絶縁層３０Ｄ（第４絶縁層）が設けられている。絶縁層３０Ｄは、絶縁層５５に達している。絶縁層５５が存在することにより、絶縁層３０Ｄは、絶縁層３０Ｃにまで達していない。
【００７０】
不揮発性半導体記憶装置１においては、半導体層１１の裏面１１ｒからの連結部２１の一方の端２１ａおよび他方の端２１ｂの高さと、半導体層１１の裏面１１ｒからの絶縁層５０の上面５０ｕの高さが略同じである。また、連結部２１の一方の端２１ａおよび他方の端２１ｂは、絶縁層５５の底面よりも高い位置にある。また、半導体層１１の裏面１１ｒからの絶縁層３０Ｃの上面３０Ｃａの高さと、半導体層１１の裏面１１ｒからの絶縁層５０の上面５０ｕの高さが略同じである。また、絶縁層５５の厚さは絶縁層５０の厚さよりも厚い。
【００７１】
第１実施形態によってもたらされる効果を説明する前に、参考例に係る不揮発性半導体記憶装置の製造過程について説明する。  
図８は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００７２】
参考例では、上述した絶縁層５５を設けずにプロセスを進行させる。参考例においても、上述したスリット６０を形成するときには、スリット６０が犠牲層１５を突き抜けて半導体層１１にまで到達する現象（オーバーエッチング）を防止する必要がある。このため、犠牲層１５の上および半導体層１１の上に、エッチング停止層を形成する必要がある。
【００７３】
例えば、図８（ａ）には、エッチング停止層としての絶縁層５７を犠牲層１５の上および半導体層１１の上に設けた状態が示されている。この絶縁層５７は、一般的には誘電体層でもある。絶縁層５７をエッチング停止層として機能させるには、絶縁層５７の膜厚を分厚くする必要がある。絶縁層５７の厚さが厚くなるほど、エッチング停止層として効果は増加する。
【００７４】
図８（ｂ）には、スリット６０と一対のホール７０とが形成された後の状態が示されている。参考例においては、スリット６０と一対のホール７０とをそれぞれ別の工程で形成する。
【００７５】
参考例では、一対のホール７０の下端が犠牲層１５に到達するが、スリット６０の下端は、分厚い絶縁層５７の存在によって犠牲層１５に到達しない。すなわち、参考例においても、犠牲層１５がスリット６０によって分断されることはない。
【００７６】
しかし、参考例では、一対のホール７０を形成した後に、分厚い絶縁層５７の側壁がホール７０内で表出することになる。この後、一対のホール７０内に、メモリ膜３０Ａおよびチャネルボディ層２０を形成する。しかし、参考例では、絶縁層５７の厚さの分、メモリストリングＭＳの長さが第１実施形態に比べて伸びてしまう。また、チャネルボディ層２０には、誘電体層である絶縁層５７が接近する。
【００７７】
従って、参考例では、チャネルボディ層２０の寄生抵抗が第１実施形態のチャネルボディ層２０の寄生抵抗に比べ増加してしまう。従って、参考例では、第１実施形態に比べてチャネルボディ層２０に流れるセル電流が下がってしまう。また、絶縁層５７の存在によって寄生容量が増加する。これは、メモリストリングＭＳの高速動作（例えば、高速のデータ読み出し）を妨げる要因になる。参考例において、セル電流を増加したり、寄生容量を下げるには、絶縁層５７の厚みを薄くする必要がある。しかし、絶縁層５７の厚みが薄くなるほど、絶縁層５７は、エッチング停止層として機能しなくなる。
【００７８】
これに対し、第１実施形態では、絶縁層５５を犠牲層１５の表面に埋め込んでプロセスを進行させている。絶縁層５５は、スリット６０を形成する際におけるエッチング停止層として機能する。また、半導体層１１の上に形成された絶縁層５０の膜厚は、絶縁層５５の膜厚よりも薄い。
【００７９】
従って、第１実施形態では、チャネルボディ層２０の寄生抵抗が参考例のチャネルボディ層２０の寄生抵抗に比べ減少する。その結果、第１実施形態では、チャネルボディ層２０と、連結部２１と、に効率よく外部から電圧を伝えることができる。これにより、セル電流が増加する。すなわち、第１実施形態によれば、データ読み出しがより安定する。さらに、第１実施形態では、寄生容量が参考例に比べて下がるので、メモリストリングＭＳの高速動作が可能になる。
【００８０】
また、第１実施形態では、積層体５３Ａを分断するスリット６０と、メモリホールＭＨを形成するためのホール７０と、を同時に形成する。つまり、第１実施形態によれば、参考例に比べ製造工程数が減少し、製造時間の短縮および製造コストの削減が可能になる。
【００８１】
なお、第１実施形態では、図５（ａ）で例示した積層体５３Ａに関し、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２に代えて予め絶縁層を設けててもよい。このような積層体を用いてプロセスを完了させると、被エッチング層５２と代えた絶縁層によって、この絶縁層の上下に設けられた電極層ＷＬ間の絶縁が確保される。
【００８２】
（第２実施形態）  
図９は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００８３】
まず、図９（ａ）に示すように、図４（ｂ）と同じ状態を準備する。  
次に、図９（ｂ）に示すように、絶縁層５０の上、犠牲層１５の上、および絶縁層５５の上に、エッチング停止層５８を形成する。エッチング停止層５８の材質は、酸化シリコン（ＳｉＯ２）である。
【００８４】
次に、図９（ｃ）に示すように、絶縁層５０の上、犠牲層１５の上、および絶縁層５５の上に、エッチング停止層５８を介して積層体５３Ａ、層間絶縁膜６５、選択ゲートＳＧ、およびマスクパターン８１を形成する。この後、図５（ｂ）以降のプロセスを進行させる。
【００８５】
エッチング停止層５８を、積層体５３Ａと、絶縁層５０および犠牲層１５と、の間に介設することにより、ホール７０を形成する際もしくはスリット６０を形成する際に、それぞれのエッチング加工がエッチング停止層５８によって停止される。
【００８６】
すなわち、下地層１２の面内において、エッチング加工が比較的速く進む領域においては、先にエッチング停止層５８によってエッチング加工が停止され、その後、エッチング加工が比較的遅く進む領域においては、エッチング加工が進行してやがてはエッチング停止層５８によってエッチング加工が停止される。その結果、最終的に加工される下地層１２の面内におけるホール７０の深さ、もしくはスリット６０の深さがより均一になる。
【００８７】
（第３実施形態）  
第１実施形態では、スリット６０と一対のホール７０とを同時に形成したが、スリット６０と一対のホール７０とは、別の工程で形成してもよい。以下はその一例である。
【００８８】
図１０〜図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００８９】
まず、図１０（ａ）に示すように、絶縁層５０の上、犠牲層１５の上、および絶縁層５５の上に、複数の電極層ＷＬを含む積層体５３Ａを形成する。積層体５３Ａは、複数の電極層ＷＬのそれぞれの間に、被エッチング層５２を有する。さらに、積層体５３Ａの上に、層間絶縁膜６５を形成し、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。続いて、選択ゲートＳＧの上に、シリコン酸化膜からなるマスクパターン８２を形成する。
【００９０】
次に、図１０（ｂ）に示すように、Ｘ方向に延在し積層体５３Ａの表面から絶縁層５５のそれぞれに達するスリット６０を形成する。例えば、ＲＩＥ等のドライエッチングによって、マスクパターン８２から表出された選択ゲートＳＧ、層間絶縁膜６５、および積層体５３Ａを除去して、スリット６０を形成する。
【００９１】
次に、図１１（ａ）に示すように、スリット６０内に絶縁層３０Ｄを形成する。  
次に、図１１（ｂ）に示すように、積層体５３Ａの表面から犠牲層１５に達する一対のホール７０と、一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００９２】
例えば、ＲＩＥ等のドライエッチングによって、マスクパターン８３から表出された選択ゲートＳＧ、層間絶縁膜６５、および積層体５３Ａを除去して、一対のホール７０と、積層体５３Ａの上方において一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００９３】
次に、図１２（ａ）に示すように、犠牲層１５および被エッチング層５２を一対のホール７０と、ホール７５と、を通じて除去し、半導体層１１に、一対のホール７０のそれぞれの下端と繋がった空間部７１を形成する。
【００９４】
次に、図１２（ｂ）に示すように、一対のホール７０のそれぞれの側壁に、メモリ膜３０Ａを形成する。さらに、電極層ＷＬの間に絶縁層３０Ｂを形成する。さらに、空間部７１の内壁に絶縁層３０Ｃを形成する。
【００９５】
続いて、一対のホール７０のそれぞれの側壁に形成されたメモリ膜３０Ａの内側と、空間部７１の内壁に形成された絶縁層３０Ｃの内側に、チャネルボディ層２０を形成する。積層体５３の下側において、絶縁層３０Ｃの内側に形成されたチャネルボディ層２０を連結部２１とする。また、チャネルボディ層２０を形成するのと同時に、ホール７５のそれぞれの側壁に形成されたゲート絶縁膜３５、３６の内側にチャネルボディ層５１を形成する。チャネルボディ層２０とチャネルボディ層５１とは繋がっている。
【００９６】
この後、図７（ｂ）に示すように、フォトリソグラフィとドライエッチングによって、選択ゲートＳＧを加工し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。さらに、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。このような製造過程によっても不揮発性半導体記憶装置１が形成される。
【００９７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００９８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１：不揮発性半導体記憶装置、１０：基板、１１：半導体層、１１ｒ：裏面、１２：下地層、１５：犠牲層、１７：溝、２０、５１：チャネルボディ層、２１：連結部（連結部ＪＰ）、２１ａ、２１ｂ：端、３０Ａ：メモリ膜、３０Ｂ、３０Ｃ、３０Ｄ、５５、５７：絶縁層、３０Ｃａ：上面、３１、３３：絶縁膜、３２：電荷蓄積膜、３５、３６：ゲート絶縁膜、５０：絶縁層、５０ｃ：凹部、５０ｕ：上面、５２：被エッチング層、５３、５３Ａ、５４：積層体、５８：エッチング停止層、６０：スリット、６５：層間絶縁膜、  ７０、７５：ホール、７１：空間部、８１、８２、８３：マスクパターン、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ、ＷＬ１Ｓ〜ＷＬ４Ｓ、ＷＬ１Ｄ〜ＷＬ４Ｄ：電極層
【図１】
2013065636.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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