(57)【要約】【課題】逆方向電圧印加時に発生する空乏層の容量の低減と、オン抵抗の増加の防止を両立することができる半導体装置を提供すること。【解決手段】ｎ＋型ＳｉＣからなる基板５と、基板５上に形成されたｎ−型ＳｉＣからなるドリフト層６と、ドリフト層６上に形成され、ドリフト層６との間にショットキー障壁を形成するアノード電極１１とを含む半導体装置１において、ドリフト層６の厚さ方向中央部に対して基板５側にドリフト層６に接するように、ドリフト層６とは異なるドーパントを有する半導体または絶縁体からなる複数の容量低減層７を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のワイドバンドギャップ半導体からなる基板と、
前記基板上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層と、
前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する電極と、
前記ドリフト層の厚さ方向中央部に対して前記基板側に前記ドリフト層に接するように形成され、前記ドリフト層とは異なるドーパントを有する半導体または絶縁体からなる複数の容量低減層とを含む、半導体装置。
【請求項２】
前記容量低減層は、前記基板の一部を選択的に利用して、全体が前記基板の表面部に埋め込まれるように形成され、前記基板と前記ドリフト層との界面を形成している、請求項１に記載の半導体装置。
【請求項３】
前記容量低減層は、前記ドリフト層の一部を選択的に利用して、全体が前記ドリフト層内において前記基板と前記ドリフト層との界面から離れた位置に埋め込まれるように形成されている、請求項１に記載の半導体装置。
【請求項４】
前記容量低減層は、前記基板および前記ドリフト層の一部を選択的に利用して、前記基板と前記ドリフト層との界面を横切って前記基板および前記ドリフト層の両方に埋め込まれるように形成されている、請求項１に記載の半導体装置。
【請求項５】
前記容量低減層は、前記ドリフト層を表面側から見たときに、互いに隣り合う前記容量低減層間の距離に関して規則正しく配列されている、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記容量低減層は、ストライプ状に配列されている、請求項５に記載の半導体装置。
【請求項７】
前記容量低減層は、行列状に配列されている、請求項５または６に記載の半導体装置。
【請求項８】
前記容量低減層は、隣り合う前記容量低減層を互い違いにずらした千鳥状に配列されている、請求項５〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記容量低減層は、前記基板よりも高い抵抗を有する高抵抗層を含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ドリフト層が、ドーパントとしてＮ（窒素）、Ｐ（リン）またはＡｓ（ひ素）を含むｎ型半導体からなり、
前記高抵抗層が、ドーパントとしてＶ（バナジウム）、Ａｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｂ（ホウ素）またはＡｌ（アルミニウム）を含む半導体からなる、請求項９に記載の半導体装置。
【請求項１１】
前記容量低減層は、ＳｉＯ２（酸化シリコン）からなる、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１２】
前記ドリフト層の表面の近傍に選択的に形成され、当該表面における電界強度を緩和するための電界緩和部をさらに含む、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記電界緩和部は、前記ドリフト層の一部を利用して、前記ドリフト層の前記表面に形成された第２導電型の表面半導体層を含む、請求項１２に記載の半導体装置。
【請求項１４】
前記表面半導体層は、前記ドリフト層の前記表面からドーパントイオンを注入した後、１５００℃未満のアニール処理をすることによって形成され、前記ドリフト層の残りの部分よりも高い抵抗を有する高抵抗層を含む、請求項１３に記載の半導体装置。
【請求項１５】
前記電界緩和部は、前記ドリフト層の前記表面から掘り下がったトレンチを含む、請求項１２〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記電界緩和部は、前記トレンチ内の一部または全部に形成された第２導電型の内部半導体層をさらに含む、請求項１５に記載の半導体装置。
【請求項１７】
前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１の図１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−７９３３９号公報
【特許文献２】特開２０１１−９７９７号公報
【特許文献３】特開平１１−２６７８０号公報
【特許文献４】特開２００２−２２２９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明の目的は、逆方向電圧印加時に発生する空乏層の容量の低減と、オン抵抗の増加の防止を両立することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明の半導体装置は、第１導電型のワイドバンドギャップ半導体からなる基板と、前記基板上に形成された第１導電型のワイドバンドギャップ半導体からなるドリフト層と、前記ドリフト層上に形成され、前記ドリフト層との間にショットキー障壁を形成する電極と、前記ドリフト層の厚さ方向中央部に対して前記基板側に前記ドリフト層に接するように形成され、前記ドリフト層とは異なるドーパントを有する半導体または絶縁体からなる複数の容量低減層とを含む（請求項１）。
【０００６】
なお、この発明の半導体装置においてショットキー障壁を形成する電極とは、ドリフト層との間にショットキー障壁を形成する金属電極、ドリフト層のバンドギャップとは異なるバンドギャップを有する半導体からなり、ドリフト層に対してヘテロ接合（バンドギャップ差を利用してドリフト層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。
【０００７】
この構成によれば、ドリフト層と電極によりショットキーバリアダイオードが構成されている。ショットキーバリアダイオードに逆方向電圧が印加されると、電極（金属）／ドリフト層（半導体層）のショットキー界面から基板へ向かってドリフト層の内部に空乏層が広がる。空乏層は、内部に正負の空間電荷が互いに等しい量で存在しているため、空乏層の幅ｄ（空乏層幅）の電極間距離を持つ２枚の平板キャパシタ（容量）とみなされる。この空乏層容量Ｃは、その増加に伴ってショットキーバリアダイオードのスイッチング損失を増加させるため、できる限り小さいことが好ましい。
【０００８】
基板の面積（チップサイズ）を小さくすれば、それに伴い空乏層の面積Ｓが小さくなるので、空乏層容量Ｃを低減することができるかもしれない。また、空乏層容量Ｃの低減策として、ドリフト層を厚くして、空乏層幅ｄを大きくする方策も挙げられる。しかしながら、これらの方策を実施すると、電流経路が狭くなったり長くなったりして、オン抵抗が増加するという不具合を生じる。
【０００９】
そこで、この発明では、ドリフト層の厚さ方向中央部に対して基板側に、ドリフト層に接するように容量低減層が形成されているので、ドリフト層の構成（面積や厚さ）を維持したまま、空乏層容量Ｃを低減することができる。このようにして、逆方向電圧印加時に発生する空乏層容量Ｃの低減と、オン抵抗の増加の防止を両立することができる。
このような前記容量低減層は、前記基板の一部を選択的に利用して、全体が前記基板の表面部に埋め込まれるように形成され、前記基板と前記ドリフト層との界面を形成していることが好ましい（請求項２）。
【００１０】
この構成によれば、基板へのイオン注入、およびイオン注入後のアニール処理により、容量低減層を簡単に形成することができる。
また、前記容量低減層は、前記ドリフト層の一部を選択的に利用して、全体が前記ドリフト層内において前記基板と前記ドリフト層との界面から離れた位置に埋め込まれるように形成されていてもよいし（請求項３）、前記基板および前記ドリフト層の一部を選択的に利用して、前記基板と前記ドリフト層との界面を横切って前記基板および前記ドリフト層の両方に埋め込まれるように形成されていてもよい（請求項４）。
【００１１】
また、前記容量低減層は、前記ドリフト層を表面側から見たときに、互いに隣り合う前記容量低減層間の距離に関して規則正しく配列されていることが好ましい（請求項５）。
具体的には、前記容量低減層は、ストライプ状に配列されていてもよいし（請求項６）、行列状に配列されていてもよいし（請求項７）、隣り合う前記容量低減層を互い違いにずらした千鳥状に配列されていてもよい（請求項８）。
【００１２】
これらの構成によれば、空乏層容量Ｃをドリフト層の面内においてバランスよく低減することができる。また、基板とドリフト層との間に電流を流れやすくすることができる。
また、前記容量低減層は、前記基板よりも高い抵抗を有する高抵抗層を含むことが好ましい（請求項９）。具体的には、前記ドリフト層が、ドーパントとしてＮ（窒素）、Ｐ（リン）またはＡｓ（ひ素）を含むｎ型半導体からなる場合、ドーパントとしてＶ（バナジウム）、Ａｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｂ（ホウ素）またはＡｌ（アルミニウム）を含む半導体からなっていてもよい（請求項１０）。
【００１３】
また、前記容量低減層は、ＳｉＯ２（酸化シリコン）からなっていてもよい（請求項１１）。
また、この発明の半導体装置は、前記ドリフト層の表面の近傍に選択的に形成され、当該表面における電界強度を緩和するための電界緩和部をさらに含むことが好ましい（請求項１２）。
【００１４】
この構成によれば、ドリフト層の表面における電界強度を緩和することができる。そのため、電極とドリフト層との間のショットキー障壁の高さ（バリアハイト）を低くしても、逆方向リーク電流を低減することができる。
前記電界緩和部は、前記ドリフト層の一部を利用して、前記ドリフト層の前記表面に形成された第２導電型の表面半導体層を含んでいてもよい（請求項１３）。その場合、前記表面半導体層は、前記ドリフト層の前記表面からドーパントイオンを注入した後、１５００℃未満のアニール処理をすることによって形成され、前記ドリフト層の残りの部分よりも高い抵抗を有する高抵抗層を含むことが好ましい（請求項１４）。
【００１５】
この構成によれば、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、ドリフト層の表面の平坦性を良好に維持することができる。
なお、この１５００℃未満のアニール処理とは、注入されたドーパントイオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントイオンを活性化させない程度のアニール処理のことを意味している。
【００１６】
また、前記電界緩和部は、前記ドリフト層の前記表面から掘り下がったトレンチを含んでいてもよい（請求項１５）。その場合、前記電界緩和部は、前記トレンチ内の一部または全部に形成された第２導電型の内部半導体層をさらに含むことが好ましい（請求項１６）。
また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって（請求項１７）、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ  絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）等である（請求項１８）。
【図面の簡単な説明】
【００１７】
【図１】図１は、この発明の第１の実施形態に係る半導体装置の平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３（ａ）〜（ｅ）は、図１の容量低減層のレイアウト図である。
【図４Ａ】図４Ａは、前記半導体装置の製造工程の一部を示す図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図５】図５は、この発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。
【図６】図６は、この発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。
【図７】図７は、この発明の第４の実施形態に係る半導体装置の構成を説明するための断面図である。
【図８】図８は、この発明の第５の実施形態に係る半導体装置の構成を説明するための断面図である。
【図９】図９は、この発明の第６の実施形態に係る半導体装置の構成を説明するための断面図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、図１は、この発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３（ａ）〜（ｅ）は、図１の容量低減層のレイアウト図である。
半導体装置１は、４Ｈ−ＳｉＣが採用された素子である。４Ｈ−ＳｉＣは、ワイドバンドギャップ半導体（絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体）であり、具体的には、その絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。半導体装置１の表面は、環状のガードリング２によって、ガードリング２の内側のアクティブ領域３と、ガードリング２の外側の外周領域４とに区画されている。
【００１９】
図２を参照して、半導体装置１は、ｎ＋型ＳｉＣからなる基板５と、基板５の表面５Ａに積層されたｎ−型ＳｉＣからなるドリフト層６と、ドリフト層６の厚さ方向中央部に対して基板５側にドリフト層６に接するように形成された複数の容量低減層７とを含む。基板５の裏面５Ｂには、その全域を覆うようにカソード電極８が形成されている。
容量低減層７は、基板５の一部を選択的に利用して、全体が基板５の表面部に埋め込まれるように形成されている。これにより、各容量低減層７は、基板５とドリフト層６との界面（基板５の表面５Ａとドリフト層６の裏面６Ｂとの接触面）を形成している。複数の容量低減層７は、ドリフト層６を表面６Ａ側から見たときに、互いに隣り合う容量低減層７間の距離に関して規則正しく配列されていることが好ましい。
【００２０】
具体例としては、図３（ａ）〜（ｅ）に示すレイアウトがある。図３（ａ）〜（ｅ）では、明瞭化のために、平面視ではドリフト層６で覆われている容量低減層７を実線で示してある。
図３（ａ）は、複数の容量低減層７が、等しい間隔Ｄ１を空けてストライプ状に配列されている例である。
【００２１】
図３（ｂ）および（ｅ）は、複数の容量低減層７が、図の紙面上下左右に等しい間隔Ｄ２を空けて行列上に配列されている例である。この場合、各容量低減層７は、図３（ｂ）に示すような四角形状であってもよいし、図３（ｅ）に示すような円形状であってもよい。さらに、図示していないが、三角形状、五角形状、六角形状等であってもよい。
図３（ｃ）および図３（ｄ）は、複数の容量低減層７、隣り合う容量低減層７を互い違いにずらした千鳥状に配列されている。すなわち、図の上下方向における各列の容量低減層７が、当該列の横の列の容量低減層７と隣り合わないように互い違いに配列されている。さらに、この例では、図の上下方向における各列の容量低減層７の間隔Ｄ３と、図の左右方向における各行の容量低減層の間隔Ｄ４が互いに等しくなっている（Ｄ３＝Ｄ４）。また、各容量低減層７の形状は、図３（ｃ）に示すような四角形状であってもよいし、図３（ｄ）に示すような六角形状であってもよい。さらに、図示していないが、三角形状、五角形状、円形状等であってもよい。
【００２２】
なお、図３（ａ）〜（ｅ）に示した容量低減層７のレイアウトや各容量低減層７の形状は、この発明の容量低減層の一例に過ぎず、半導体装置１の特性等により適宜変更することができる。
ドリフト層６の表面６Ａには、ドリフト層６の一部をアクティブ領域３として露出させるコンタクトホール９を有し、当該アクティブ領域３を取り囲む外周領域４を覆うフィールド絶縁膜１０が形成されている。
【００２３】
フィールド絶縁膜１０上には、アノード電極１１が形成されている。アノード電極１１は、フィールド絶縁膜１０のコンタクトホール９内でドリフト層６に接合されたショットキーメタル１２と、このショットキーメタル１２に積層されたコンタクトメタル１３との２層構造を有している。
ショットキーメタル１２は、ショットキーメタル１２は、ドリフト層６との間にショットキー障壁を形成している。また、ショットキーメタル１２は、コンタクトホール９に埋め込まれているとともに、フィールド絶縁膜１０におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１０の周縁部は、ドリフト層６およびショットキーメタル１２により、全周にわたってその上下両側から挟まれている。したがって、ドリフト層６におけるショットキー接合の外周領域は、フィールド絶縁膜１０の周縁部により覆われることとなる。
【００２４】
コンタクトメタル１３は、アノード電極１１において、半導体装置１の最表面に露出して、ボンディングワイヤ等が接合される部分である。また、コンタクトメタル１３は、ショットキーメタル１２と同様に、フィールド絶縁膜１０におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。
【００２５】
ドリフト層６をアクティブ領域３と外周領域４に区画するガードリング２は、フィールド絶縁膜１０のコンタクトホール９の内外に跨るように（アクティブ領域３および外周領域４に跨るように）、当該コンタクトホール９の輪郭に沿って形成されている。したがって、ガードリング２は、コンタクトホール９の内方へ張り出し、コンタクトホール９内のアノード電極１１の終端部１４に接する内側部分と、コンタクトホール９の外方へ張り出し、フィールド絶縁膜１０の周縁部を挟んでアノード電極１１に対向する外側部分とを有している。
【００２６】
半導体装置１の最表面には、表面保護膜１５が形成されている。表面保護膜１５の中央部には、アノード電極１１（コンタクトメタル１３）を露出させる開口１６が形成されている。ボンディングワイヤ等は、この開口１６を介してコンタクトメタル１３に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
【００２７】
半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／□〜２０ｍｍ／□である。
ガードリング２は、たとえば、ｐ型ドーパントを含む半導体層である。含まれるドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）等を使用できる。また、ガードリング２の深さは、１０００Å〜１００００Å程度であってよい。また、ガードリング２のコンタクトホール９の内側へのはみ出し量（幅）は、２０μｍ〜８０μｍ程度であり、コンタクトホール９の外側へのはみ出し量（幅）は、２μｍ〜２０μｍ程度であってもよい。
【００２８】
基板５の厚さは、５０μｍ〜６００μｍであり、その上のドリフト層６の厚さは、３μｍ〜１００μｍであってもよい。また、基板５およびドリフト層６に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびドリフト層６のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、ドリフト層６のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ドリフト層６のドーパント濃度は、５×１０１４〜５×１０１６ｃｍ−３であってもよい。
【００２９】
一方、容量低減層７は、この実施形態では、ｎ型ＳｉＣからなる基板５およびドリフト層６とは異なるドーパントを有する半導体層である。具体的には、容量低減層７は、ドーパントとして、Ｖ（バナジウム）、Ａｒ（アルゴン）、Ｂ（ホウ素）またはＡｌ（アルミニウム）を含む半導体であってもよい。
このようなドーパントを含む容量低減層７は、この実施形態では、基板５よりも高い抵抗を有する層（高抵抗層）である。
【００３０】
カソード電極８は、ｎ型ＳｉＣとの間にオーミックコンタクトを形成できる金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ）からなる。カソード電極８は、たとえば、基板５（ＳｉＣ）の裏面５ＢにＮｉやＴｉをスパッタ法によって形成し、熱処理して合金化することによりオーミックコンタクト層を形成した後、そのオーミックコンタクト層上にスパッタ法によって形成することにより得てもよい。
【００３１】
フィールド絶縁膜１０は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やプラズマＣＶＤ（化学的気相成長）によって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
アノード電極１１のうちショットキーメタル１２は、ドリフト層６に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。一方、コンタクトメタル１３は、たとえば、Ａｌ（アルミニウム）で構成することができる。すなわち、Ａｌ（アルミニウム）で構成された電極は、ドリフト層６にショットキー接合できると共に、コンタクトメタルとしても使用できるので、この場合には、アノード電極１１をＡｌ単層の電極として構成することができる。
【００３２】
表面保護膜１５は、たとえばＳｉＮ（窒化シリコン）膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１では、アノード電極１１に正電圧、カソード電極８に負電圧が印加される順方向バイアス状態になることにより、カソード電極８からアノード電極１１へと、ドリフト層６のアクティブ領域３を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。
【００３３】
そして、半導体装置１のショットキー接合部分（ドリフト層６とアノード電極１１との間）に逆方向電圧が印加されると、アノード電極１１（金属）／ドリフト層６（半導体層）のショットキー界面から基板５へ向かってドリフト層６の内部に空乏層１７が広がる。空乏層１７は、内部に正負の空間電荷が互いに等しい量で存在しているため、その幅ｄ（空乏層幅）の電極間距離を持つ２枚の平板キャパシタ（容量）とみなされる。この空乏層容量Ｃは、その増加に伴ってショットキーバリアダイオードのスイッチング損失を増加させるため、できる限り小さいことが好ましい。
【００３４】
基板５の面積（チップサイズ）を小さくすれば、それに伴い空乏層１７の面積Ｓが小さくなるので、空乏層容量Ｃを低減することができるかもしれない。また、空乏層容量Ｃの低減策として、ドリフト層６を厚くして、空乏層幅ｄを大きくする方策も挙げられる。しかしながら、これらの方策を実施すると、電流経路が狭くなったり長くなったりして、オン抵抗が増加するという不具合を生じる。
【００３５】
そこで、この半導体装置１では、容量低減層７が基板５の表面部に規則的に配列されている。そのため、ドリフト層６の構成（面積や厚さ）を維持したまま、空乏層容量Ｃを低減することができる。具体的には、高抵抗層である容量低減層７の存在により、空間電荷の配置が変形し、実質的に空乏層の面積が小さくなることで、空乏層容量Ｃを低減できる。また、基板５は低抵抗であるため、容量低減層７を形成しても、アノード−カソード間の実質的な抵抗はほとんど増加しない。このようにして、逆方向電圧印加時に発生する空乏層１７の容量の低減と、オン抵抗の増加の防止を両立することができる。しかも、容量低減層７が規則的に配列されているので、空乏層容量Ｃをドリフト層６の面内においてバランスよく低減することができる。また、基板５とドリフト層６との間に電流を流れやすくすることができる。
【００３６】
図４Ａ〜図４Ｃは、半導体装置１の製造工程の一部を工程順に示す図である。
図４Ａに示すように、基板５の表面５Ａに、容量低減層７の最終形状に対応したレジストパターン１８を、フォトリソグラフィによって形成する。このレジストパターンをマスクとして、基板５の表面５Ａへ向かって、３０ｋｅＶ〜８００ｋｅＶのエネルギでドーパント（たとえば、ホウ素イオン）を注入（一段注入）する。これにより、基板５の表面部に、ホウ素イオンが高濃度に注入された高濃度ドーパント層１９が形成される。
【００３７】
次に、図４Ｂに示すように、基板５をアニール処理する。このアニール処理は、注入されたドーパントイオンの衝突により基板５のＳｉＣ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入されたドーパントイオンを活性化させない程度の温度、具体的には、１５００℃未満の温度、好ましくは、１１００℃〜１４００℃の温度で行われる。これにより、高濃度ドーパント層１９が高抵抗の層に変質して、容量低減層７が形成される。このようなホウ素イオンのイオン注入法では、基板５へのイオン注入、およびイオン注入後のアニール処理（結晶回復アニール）により、容量低減層７を簡単に形成することができる。また、ホウ素イオンが比較的軽いイオンであるため、基板５の表面５Ａから深い位置にまで簡単に注入することができる。そのため、容量低減層７の深さを、基板５の表面５Ａに対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。
【００３８】
次に、図４Ｃに示すように、基板５の表面５Ａにドリフト層６をエピタキシャル成長させ、成長後、ドリフト層６の表面６Ａに選択的にイオン注入およびアニール処理することにより、ガードリング２を形成する。
その後は、フィールド絶縁膜１０、アノード電極１１、表面保護膜１５、カソード電極８等を形成する。こうして、図２等に示す構造の半導体装置１が得られる。
【００３９】
図５〜図９はそれぞれ、この発明の第２〜第６の実施形態に係る半導体装置の構成を説明するための断面図である。図５〜図９において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、容量低減層７は、基板５の一部を選択的に利用して、全体が基板５の表面部に埋め込まれるように形成されている。また、容量低減層７は、図５に示すように、ドリフト層６の一部を選択的に利用して、全体がドリフト層６内において基板５とドリフト層６との界面から離れた位置に埋め込まれるように形成されていてもよい。より具体的には、図５の容量低減層７は、ドリフト層６の厚さ方向中央部に対して基板５側のドリフト層６の底部において、基板５とドリフト層６との界面からの距離が互いに等しくなる位置に配列されている。これにより、複数の容量低減層７が同一面内に配列されている。
【００４０】
この実施形態に係る半導体装置５１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対してイオン注入工程およびアニール工程を行わず（つまり、図４Ａおよび図４Ｂの工程を省略する。）、ドリフト層６の形成を、ドリフト層６の最終形状の厚さ方向中央部に対して基板５側の位置まで成長させる第１成長工程と、当該第１成長工程後、前記最終形状に至るまでにドリフト層６を成長させる第２成長工程とに分ける。そして、当該第１成長工程後、第２成長工程前に、図４Ａおよび図４Ｂに示した工程に倣って、イオン注入工程およびアニール工程をドリフト層６に対して行う。
【００４１】
また、容量低減層７は、図６に示すように、基板５およびドリフト層６の一部を選択的に利用して、基板５とドリフト層６との界面を横切って基板５およびドリフト層６の両方に埋め込まれるように形成されていてもよい。
この実施形態に係る半導体装置６１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対するイオン注入工程およびアニール工程を行うのに加えて、ドリフト層６の形成を、ドリフト層６の最終形状の厚さ方向中央部に対して基板５側の位置まで成長させる第１成長工程と、当該第１成長工程後、前記最終形状に至るまでにドリフト層６を成長させる第２成長工程とに分ける。当該第１成長工程後、第２成長工程前に、図４Ａおよび図４Ｂに示したイオン注入工程およびアニール工程をドリフト層６に対して行う。このイオン注入工程は、注入したドーパントイオンがドリフト層６の裏面６Ｂに達するようなエネルギ条件で行う。これにより、基板５に注入されたドーパントイオンによる層と、ドリフト層６に注入されたドーパントイオンとを一体化させて、基板５とドリフト層６との界面を横切る容量低減層７を形成することができる。
【００４２】
また、容量低減層７は、図７に示すように、ＳｉＯ２（酸化シリコン）等の絶縁体からなる層であってもよい。
この実施形態に係る半導体装置７１の製造工程は、図４Ａ〜図４Ｃに示した工程と実質的に同様である。ただし、基板５に対してイオン注入工程およびアニール工程を行わず（つまり、図４Ａおよび図４Ｂの工程を省略する。）、代わりに、基板５の表面５Ａから掘り下がったトレンチを形成する工程と、当該トレンチを絶縁体で埋め込む工程とを行えばよい。トレンチの形成は、たとえば、ドライエッチングによって行い、絶縁体の埋め込みは、たとえば、プラズマＣＶＤおよびエッチバックによって行う。
【００４３】
また、前述の第１の実施形態では、ドリフト層６の表面６Ａにおけるアノード電極１１（ショットキーメタル１２）との接触面は、その全域が第１導電型としてのｎ型が維持された状態で露出している。この場合、ドリフト層６の表面６Ａに比較的強い電界がかかり、逆方向電圧印加時に、アノード電極１１とドリフト層６との間のショットキー障壁を越えて流れるリーク電流（逆方向リーク電流）が増加することがある。
【００４４】
そこで、図８に示す実施形態では、ドリフト層６の一部を利用して、ドリフト層６の表面６Ａに、ｎ型とは異なる導電型（第２導電型）の電界緩和部としての表面半導体層８２が形成されている。表面半導体層８２は、ドリフト層６にドーパントイオンを注入した後、１５００℃未満のアニール処理をすることによって形成され、ドリフト層６の残りの部分よりも高い抵抗有する高抵抗層であってもよいし、ドーパントイオン注入後に１５００℃以上のアニール処理をすることによりドーパントイオンを活性化させて形成されたｐ型の半導体層であってもよい。これによって、ドリフト層６の表面６Ａにおける電界強度を緩和することができるので、アノード電極１１とドリフト層６との間のショットキー障壁の高さ（バリアハイト）を低くしても、逆方向リーク電流を低減することができる。
【００４５】
この実施形態に係る半導体装置８１の製造工程は、図４Ａ〜図４Ｃに示した工程に加え、たとえば、ガードリング２を形成するためのイオン注入工程およびアニール工程を利用して、ガードリング２と同時に表面半導体層８２を形成すればよい。
また、ドリフト層６の表面６Ａにおける電界強度を緩和するための構造として、図９に示す実施形態では、ドリフト層６の表面６Ａには、当該表面６Ａから掘り下がった電界緩和部としてのトレンチ９２が形成されている。さらに、トレンチ９２の内面には、第２導電型としてのｐ型ドーパントを含む内部半導体層９３が形成されている。内部半導体層９３は、トレンチ９２の底面からトレンチ９２の開口端に至るまで、トレンチ９２の内面全域に形成されている。なお、内部半導体層９３は、トレンチ９２の底面のみというように、トレンチ９２の内面の一部に形成されていてもよい。また、アノード電極１１は、トレンチ９２に埋め込まれ、トレンチ９２内において内部半導体層９３に接している。
【００４６】
この実施形態に係る半導体装置９１の製造工程は、図４Ａ〜図４Ｃに示した工程に加え、たとえば、ドリフト層６の表面６Ａから掘り下がったトレンチ９２を形成する工程と、
当該トレンチ９２の内面にイオン注入し、アニール処理することにより、トレンチ９２内の一部または全部に内部半導体層９３を形成する工程とを行えばよい。トレンチ９２の形成は、たとえば、ドライエッチングによって行う。
【００４７】
なお、前述の実施形態において、容量低減層７は、ドリフト層６の基板５側または基板５のドリフト層６側に設けられている、と表現することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，５１，６１，７１，８１，９１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００４８】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００４９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５０】
１  半導体装置
５  基板
５Ａ  表面
５Ｂ  裏面
６  ドリフト層
６Ａ  表面
６Ｂ  裏面
７  容量低減層
１１  アノード電極
５１  半導体装置
６１  半導体装置
７１  半導体装置
８１  半導体装置
８２  表面半導体層
９１  半導体装置
９２  トレンチ
９３  内部半導体層
【図１】
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【図２】
2013165167.tif 000004
【図３】
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【図４Ａ】
2013165167.tif 000006
【図４Ｂ】
2013165167.tif 000007
【図４Ｃ】
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【図５】
2013165167.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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