(57)【要約】【課題】メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制する。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第ｎの半導体層（ｎは２以上の自然数）１２−１〜１２−３と、第１乃至第ｎの半導体層１２−１〜１２−３をチャネルとする第１乃至第ｎのメモリストリングＳ１〜Ｓ３とを備える。第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）Ｓｉは、第ｉの半導体層１２−ｉの第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。また、第ｉのメモリストリング内において、少なくとも第２の方向に隣接する２つのメモリセルＭＣの電荷蓄積層１６が互いに結合される。そして、複数のコントロールゲート１８間に、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。【選択図】図１
2013110193.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延び、互いに絶縁される第１乃至第ｎの半導体層（ｎは２以上の自然数）と、前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのメモリストリングとを具備し、
前記第１乃至第ｎのメモリストリングの各々は、前記第２の方向に直列接続される複数のメモリセルを備え、
前記第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）は、前記第ｉの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上に、前記複数のメモリセルに対応する、複数の電荷蓄積層及び複数のコントロールゲートを備え、
前記第ｉのメモリストリング内において、少なくとも前記第２の方向に隣接する２つのメモリセルの電荷蓄積層が互いに結合され、
前記複数のコントロールゲート間に添加され、前記複数の電荷蓄積層のバンドオフセットを上昇させる金属元素をさらに備える
不揮発性半導体記憶装置。
【請求項２】
前記第ｉのメモリストリング内において、前記複数の電荷蓄積層は、互いに結合されることにより前記第２の方向に延びる１つの層を構成し、
前記金属元素は、前記複数のコントロールゲート間に存在する前記１つの層の前記第３の方向にある表面上に添加される
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記１つの層は、前記複数のコントロールゲート間の前記第３の方向の厚さが、それ以外の前記第３の方向の厚さよりも薄い請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記金属元素は、Ge, Y, Sr, ランタノイド(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)から選択される少なくとも１つの元素を含む請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のコントロールゲート間に金属化合物層をさらに備え、前記金属化合物層は、前記金属元素を含む請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記金属化合物層は、前記金属元素を含む酸化物、窒化物又は酸窒化物を備える請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記金属化合物層の前記第３の方向の厚さは、1 nm以下である請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記複数の電荷蓄積層は、窒化シリコン層を備え、前記金属化合物層は、La2O3を備える請求項５に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１乃至第ｎの半導体層の前記第２の方向の一端は、階段形状を有する請求項１に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのレイヤー選択トランジスタをさらに備え、前記第ｉのレイヤー選択トランジスタ（ｉは１〜ｎのうちの１つ）は、第ｉの半導体層においてノーマリーオンである請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記第１乃至第ｎの半導体層を形成する工程と、
前記第ｉの半導体層の前記第３の方向にある表面上に、前記複数のメモリセルに対応する、前記複数の電荷蓄積層及び前記複数のコントロールゲートを形成する工程と、
前記複数のコントロールゲート間に前記金属元素を添加する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記金属元素の添加は、前記複数のコントロールゲート間に、前記金属元素を含む酸化物、窒化物又は酸窒化物を形成することにより行う請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体メモリが提案されている。
【０００４】
このようなメモリの一つとして、半導体基板上に積み重ねられる複数の半導体層を、直列接続される複数のメモリセル（セルトランジスタ）を備えるメモリストリングのチャネルとして用い、かつ、各メモリセルが、データを記憶するための電荷蓄積層を備える垂直ゲート型３次元積層のVLB (Vertical gate ladder-Bit cost scalable memory)と呼ばれる不揮発性半導体メモリが知られている。
【０００５】
また、VLBは、電荷蓄積層が電気的にフローティング状態の導電層（フローティングゲート）であるVG-FG型 (Vertical gate-Floating gate type)と、電荷蓄積層が電荷をトラップする絶縁層であるVG-SONOS型 (Vertical gate-Si/Oxide/Nitride/Oxide/Si type)とに分類される。
【０００６】
VG-FG型では、フローティングゲートに一定の厚さが必要であるため、メモリストリングのシュリンクに限界がある。これに対し、VG-SONOS型では、電荷蓄積層を薄膜化できるため、理論的には、VG-FG型に比べて、メモリストリングのシュリンクを推し進めることができる。
【０００７】
しかし、VG-SONOS型においても、VG-FG型と同様に、１つのメモリセルの電荷蓄積層内の電荷がそれに隣接する他のメモリセルの電荷蓄積層内へ移動することを防止するため、メモリセルごとに電荷蓄積層を分断する必要がある。
【０００８】
この電荷蓄積層の分断は、メモリストリングのシュリンクの進行や、メモリストリングの積層数の増加などにより困難になる。特に、１つのメモリストリング内の直列接続される複数のメモリセルの電荷蓄積層は、複数の半導体層が積み重ねられる方向に延びるコントロールゲートを加工するときに同時に分断されるが、この時に電荷蓄積層の分断不良が発生し易い。
【０００９】
そして、１つのメモリストリング内の複数のメモリセルの電荷蓄積層が互いに結合してしまうと、その電荷蓄積層内で電荷が移動することによりメモリ特性が悪化する。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】A. Hubert, et al, IEDM, pp.637-640, 2009
【非特許文献２】S-J Whang et al., IEDM, pp.668-670, 2010
【発明の概要】
【発明が解決しようとする課題】
【００１１】
実施形態は、１つのメモリストリング内の複数のメモリセルの電荷蓄積層が分断されていなくても、各メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制可能な技術を提案する。
【課題を解決するための手段】
【００１２】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられ、前記半導体基板の表面に平行な第２の方向に延び、互いに絶縁される第１乃至第ｎの半導体層（ｎは２以上の自然数）と、前記第１乃至第ｎの半導体層をチャネルとする第１乃至第ｎのメモリストリングとを備え、前記第１乃至第ｎのメモリストリングの各々は、前記第２の方向に直列接続される複数のメモリセルを備え、前記第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）は、前記第ｉの半導体層の前記第１及び第２の方向に垂直な第３の方向にある表面上に、前記複数のメモリセルに対応する、複数の電荷蓄積層及び複数のコントロールゲートを備え、前記第ｉのメモリストリング内において、少なくとも前記第２の方向に隣接する２つのメモリセルの電荷蓄積層が互いに結合され、前記複数のコントロールゲート間に添加され、前記複数の電荷蓄積層のバンドオフセットを上昇させる金属元素をさらに備える。
【図面の簡単な説明】
【００１３】
【図１】不揮発性半導体記憶装置を示す斜視図。
【図２】不揮発性半導体記憶装置を示す平面図。
【図３】メモリセルを示す断面図。
【図４】メモリセルを示す断面図。
【図５】メモリセルを示す断面図。
【図６】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１０】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図１１】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１２】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図１３】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図１５】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１６】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図１７】不揮発性半導体記憶装置の製造方法を示す断面図。
【図１８】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図１９】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２０】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図２１】不揮発性半導体記憶装置の製造方法を示す断面図。
【図２２】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２８】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。
【図３０】図２８のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】不揮発性半導体記憶装置の製造方法を示す斜視図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。
【図３３】図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】適用例としてのVLBを示す斜視図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】適用例としてのVLBを示す平面図。
【図３７】適用例としてのVLBを示す平面図。
【図３８】適用例としてのVLBを示す平面図。
【図３９】適用例としてのVLBを示す平面図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら実施形態を説明する。尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
以下の実施形態は、半導体基板上に積み重ねられる複数の半導体層を、直列接続される複数のメモリセル（セルトランジスタ）を備えるメモリストリングのチャネルとして用い、かつ、各メモリセルが、データを記憶するための電荷蓄積層を備える不揮発性半導体メモリにおいて、１つのメモリストリング内の複数のメモリセル間（複数のコントロールゲート間）に、電荷蓄積層のバンドオフセットを上昇させる金属元素を添加した点に特徴を有する。
【００１６】
このような３次元不揮発性半導体メモリでは、１つのメモリストリング内の１つのメモリセルの電荷蓄積層内の電荷がそれに隣接する他のメモリセルの電荷蓄積層内へ移動することを防止するため、メモリセルごとに電荷蓄積層を分断する必要がある。しかし、メモリストリングのシュリンクの進行や、メモリストリングの積層数の増加などにより、この分断が困難になってきている。
【００１７】
そこで、以下の実施形態では、１つのメモリストリング内の複数のメモリセル間（複数のコントロールゲート間）に、複数のメモリセルの電荷蓄積層側が負又は正に帯電するようなダイポールを形成する金属元素を添加する。これにより、その金属元素が接触する電荷蓄積層のバンドオフセットを上昇させることができるため、各メモリセルの電荷蓄積層内での電荷の移動を抑制することができる。
【００１８】
例えば、電荷蓄積層側が負に帯電するようなダイポールを形成すれば、各メモリセルの電荷蓄積層内での電子の移動を抑制することができる。
【００１９】
従って、メモリ特性の向上による高信頼性を実現できる。
【００２０】
このように、実施形態によれば、各メモリセルの電荷蓄積層内での電荷の移動を抑制する、即ち、電荷の横方向（メモリストリングが延びる方向）の移動を防止できるため、例えば、１つのメモリストリング内の複数のメモリセルの電荷蓄積層が分断されていなくても、所望のメモリ特性を得ることができる。
【００２１】
尚、この効果は、特に、消去特性の改善のために、電荷蓄積層として、More-Si-Rich Nitride (MSRN)、即ち、Siの組成比がNの組成比よりも多いSixNy(x>y)を用いた場合に顕著に現われる。
【００２２】
また、実施形態は、複数のメモリセルの電荷蓄積層を分断することを前提にしたときの分断不良の対策に有効であるが、電荷蓄積層の分断不良が発生していない、即ち、複数のメモリセルの電荷蓄積層が完全に分断されている場合に、上述の金属元素が添加されていても何ら問題ない。
【００２３】
さらに、実施形態によれば、１つのメモリストリング内の複数のメモリセルの電荷蓄積層が互いに結合されていても問題ないため、複数のメモリセルの電荷蓄積層を分断することを前提としなくても、所望のメモリ特性を得ることができる。
【００２４】
本実施形態は、電荷蓄積層が電気的にフローティング状態の導電層（フローティングゲート）であるVG-FG型、及び、電荷蓄積層が電荷をトラップする絶縁層であるVG-SONOS型の双方に適用可能である。但し、スケーリングや加工精度などを考慮すると、本実施形態をVG-SONOS型に適用した不揮発性半導体メモリのほうが実用化に適している。
【００２５】
［構造］  
図１及び図２は、実施形態に係わる不揮発性半導体記憶装置を示している。
【００２６】
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
【００２７】
絶縁層１１上には、半導体基板１０の表面に垂直な第１の方向に積み重ねられ、半導体基板１０の表面に平行な第２の方向に延び、互いに絶縁される第１、第２及び第３の半導体層１２−１，１２−２，１２−３が配置される。
【００２８】
本例では、３つの半導体層が積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
【００２９】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層（例えば、酸化シリコン層）１３により互いに絶縁される。但し、第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１３以外の他の手段（例えば、キャビティ）により絶縁されていてもよい。
【００３０】
最上層の第３の半導体層１２−３上には、絶縁層（例えば、酸化シリコン層、窒化シリコン層又はこれらの積層）１４が配置される。
【００３１】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４は、フィン型積層構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
【００３２】
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとする。第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３の各々は、第２の方向に直列接続される複数のメモリセルＭＣを備える。
【００３３】
第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３は、それぞれ、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。
【００３４】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３と複数の電荷蓄積層１６との間には、トンネル絶縁層（ゲート絶縁層）１５が配置され、複数の電荷蓄積層１６と複数のコントロールゲート１８との間には、書き込み／消去時のリーク電流を防止するブロック絶縁層１７が配置される。
【００３５】
複数のコントロールゲート１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面に沿って、第１の方向に延びる。
【００３６】
本例では、３つの半導体層に対応して３つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、２つ以上の半導体層に対応して２つ以上のメモリストリングが積み重ねられていればよい。
【００３７】
そして、複数のコントロールゲート１８間、具体的には、少なくとも、コントロールゲートの加工後の複数のメモリセルＭＣの電荷蓄積層１６の剥き出しになった表面と層間絶縁層２０との界面には、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。この金属元素１９は、例えば、複数のメモリセルＭＣの電荷蓄積層１６側が負に帯電するようなダイポールを形成する。
【００３８】
金属元素１９は、例えば、Ge, Y, Sr, ランタノイド(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)のグループから選択される１つの元素を含む。
【００３９】
また、金属元素１９は、１つの層を構成していてもよいし、１つの層を構成しない状態（例えば、金属元素がドット状又は部分的に添加されているような状態）でもよい。
【００４０】
金属元素１９が１つの層を構成する場合、その１つの層は、金属元素１９を含む酸化物、窒化物又は酸窒化物を備える。例えば、複数のメモリセルＭＣの電荷蓄積層１６が窒化シリコン層を備えるときは、金属元素１９は、La2O3を含む材料のLaとすることにより、電荷蓄積層１６側が負に帯電するようなダイポールを形成することができる。
【００４１】
これにより、複数のメモリセルＭＣの電荷蓄積層１６内での電荷の横方向（第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３が延びる方向）の電荷の移動を抑制することができる。この効果は、複数のコントロールゲート１８間において、金属元素１９を含む１つの層の第３の方向の厚さ（図３のｔ１に相当）が1 nm以下である場合に顕著である。また、この場合、金属元素１９が高誘電率を持ついわゆるHigh-k材料であるときに、それによるセル間干渉の影響を最小限に抑えるという効果も奏する。
【００４２】
以上のような構造によれば、第１、第２及び第３のメモリストリングＳ１，Ｓ２，Ｓ３の各々において、複数のメモリセルＭＣの電荷蓄積層１６が互いに結合され、第２の方向に延びる１つの層を構成していても、電荷の横方向の移動を抑制できる。
【００４３】
例えば、図３は、図２の領域Ｘを示している。この図は、複数のメモリセルＭＣの電荷蓄積層１６を分断することを前提にしたときに、電荷蓄積層１６の分断不良が発生した状況を示している。この場合、電荷蓄積層１６としての１つの層は、複数のコントロールゲート１８間の第３の方向の厚さｔ１が、それ以外の第３の方向の厚さｔ２よりも薄くなるのが一般的である。
【００４４】
但し、図４に示すように、複数のメモリセルＭＣの電荷蓄積層１６を分断することを前提にしたときに、電荷蓄積層１６の分断不良が発生していない、即ち、複数のメモリセルＭＣの電荷蓄積層１６が完全に分断されている場合に、上述の金属元素１９が添加されていても何ら問題ない。
【００４５】
さらに、図５に示すように、１つのメモリストリング内の複数のメモリセルＭＣの電荷蓄積層１６が互いに結合されていても問題ないため、複数のメモリセルＭＣの電荷蓄積層１６を分断することを前提としなくてもよい。この場合、電荷蓄積層１６としての１つの層の第３の方向の厚さは、概ね均一になる。
【００４６】
上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００４７】
半導体基板１０は、例えば、単結晶シリコン基板である。また、絶縁層１１，１３は、例えば、酸化シリコン層である。
【００４８】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
【００４９】
フィン型積層構造Ｆｉｎを構成する最上層の絶縁層１４は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は、それらが積み重ねられた構造を有する。
【００５０】
メモリセルＭＣを構成するトンネル絶縁層（ゲート絶縁層）１５は、例えば、酸化シリコン層である。トンネル絶縁層１５は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、トンネル絶縁層１５は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００５１】
メモリセルＭＣを構成する電荷蓄積層１６が、例えば、窒化シリコン層であり、複数のコントロールゲート１８間を満たす層間絶縁層がＴＥＯＳ（TetraEthOxySilane）であるとき、電荷蓄積層１９側のバンドオフセットを高くするための金属元素１９を含む１つの材料としては、Ｌａ２Ｏ３層を用いることができる。Ｌａ２Ｏ３層は、1 nm以下の厚さとするのが望ましい。これを超える厚さにすると、セル間干渉が大きくなる懸念が発生するからである。
【００５２】
複数のコントロールゲート１８間を満たす層間絶縁層としては、比誘電率３．９を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。ここでは、層間絶縁層の例としてＴＥＯＳを掲げたが、例えば、熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層でもよい。
【００５３】
また、電荷蓄積層１６が窒化シリコン層でない場合や、層間絶縁層が酸化シリコン層でない場合などにおいても、既に説明した金属元素１９の例のなかから適切な材料を選択することにより、金属元素１９が接触する電荷蓄積層１６のバンドオフセットを上昇させ、電荷蓄積層１６内の電荷の横方向の移動を抑制することが可能である。
【００５４】
尚、メモリセルＭＣを構成する電荷蓄積層１６は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択することができる。
【００５５】
また、電荷蓄積層１６は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層１６は、不純物が添加されたポリシリコン、メタルなどの導電体を備えることにより、フローティングゲートとして機能させてもよい。
【００５６】
メモリセルＭＣを構成するブロック絶縁層１７は、例えば、書き込み／消去時のリーク電流を防止する機能を有する。ブロック絶縁層１７は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択することができる。
【００５７】
メモリセルＭＣを構成するコントロールゲート１８は、例えば、導電性ポリシリコン層及び珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層のうちの１つを備える。
【００５８】
コントロールゲート１８は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
【００５９】
［製造方法］  
図６乃至図３３は、図１及び図２の半導体装置の製造方法を示している。
【００６０】
まず、図６及び図７に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型又はｎ型のシリコン基板を用意する。この半導体基板１０上に、絶縁層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。続けて、絶縁層１４上にマスク層（例えば、窒化シリコン層）２１を形成する。
【００６１】
また、ＰＥＰ（Photo Engraving Process）により、マスク層２１上にレジストパターンを形成する。そして、レジストパターンをマスクにして、ＲＩＥ（Reactive Ion Etching）により、マスク層２１、絶縁層１４、第３の半導体層１２−３、絶縁層１３、第２の半導体層１２−２、絶縁層１３及び第１の半導体層１２−１を、順次、エッチングする。
【００６２】
これにより、フィン型積層構造Ｆｉｎが形成される。この後、レジストパターンは除去される。
【００６３】
次に、図８及び図９に示すように、例えば、コリンを用いるウェットエッチング、ＣＤＥ（Chemical Dry Etching）、又は、塩素ガスを用いるドライエッチングにより、フィン型積層構造Ｆｉｎを構成する第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面をリセスエッチングする。その結果、フィン型積層構造Ｆｉｎの第３の方向にある表面に凹部が形成される。
【００６４】
次に、図１０及び図１１に示すように、例えば、ＳＰＡ（Slot Plane Antenna）プラズマ生成技術により、フィン型積層構造Ｆｉｎの第３の方向にある凹部内、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上に、トンネル絶縁層（例えば、酸化シリコン層）１５を形成する。
【００６５】
次に、図１２及び図１３に示すように、例えば、ＣＶＤにより、フィン型積層構造Ｆｉｎの表面の全体を覆う電荷蓄積層（例えば、窒化シリコン層）１６を形成する。
【００６６】
次に、図１４及び図１５に示すように、例えば、ＲＩＥにより、フィン型積層構造Ｆｉｎの第３の方向にある凹部内に存在する電荷蓄積層１６を除き、他の部分に存在する電荷蓄積層１６を除去する。その結果、電荷蓄積層１６は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面上のトンネル絶縁層１５上のみに残存する。
【００６７】
また、この時、電荷蓄積層１６は、第１の方向に複数の部分に分断され、各部分は、メモリストリングのチャネルとして機能する１つの半導体層１２−ｉ（ｉは１〜３のうちの１つ）に沿って第２の方向に延びる１つの層を構成する。
【００６８】
次に、図１６及び図１７に示すように、例えば、等方性エッチングにより、マスク層２１をエッチングし、マスク層２１の第３の方向の幅をシュリンクする。
【００６９】
この工程は、後述するコントロールゲートのパターニング時に、１つのメモリストリング内の電荷蓄積層（第２の方向に延びる１つの層）を、メモリセル毎に互いに分断することを目的に実行される。
【００７０】
従って、１つのメモリストリング内の電荷蓄積層をメモリセル毎に互いに分断しないことを前提とする場合には、この工程は省略できる。
【００７１】
この工程によるマスク層２１のシュリンク量ｄとしては、コントロールゲートのパターニング時に、１つのメモリストリング内の電荷蓄積層がメモリセル毎に互いに分断されるに十分な量（理論値）とする。
【００７２】
具体的には、シュリンク後のマスク層２１の第３の方向の端部は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３とトンネル絶縁層１５の界面より外側に配置する。より望ましくは、シュリンク後のマスク層２１の第３の方向の端部は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３とトンネル絶縁層１５の界面より外側かつトンネル絶縁膜１５と電荷蓄積層１６の界面よりも内側に配置するのが良い。
【００７３】
ここで、マスク層２１のシュリンク量ｄのばらつきが、１つのメモリストリング内の電荷蓄積層の分断不良の一因となる。
【００７４】
次に、図１８及び図１９に示すように、例えば、ＣＶＤにより、フィン型積層構造Ｆｉｎの表面の全体を覆うブロック絶縁層（例えば、Ａｌ２Ｏ３層）１７を形成する。
【００７５】
次に、図２０及び図２１に示すように、フィン型積層構造Ｆｉｎを覆い、かつ、フィン型積層構造Ｆｉｎ間のスペースを完全に満たすコントロールゲート（例えば、ポリシリコン層）１８を形成する。
【００７６】
次に、図２２乃至図２４に示すように、ＰＥＰにより、コントロールゲート１８上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、コントロールゲート１８をパターニングする。
【００７７】
ここで、コントロールゲート１８は、パターニング前に、ＣＭＰ（Chemical Mechanical Polishing）により、その上面（第１の方向の表面）を平坦化してもよい。この場合、コントロールゲート１８上に酸化シリコン層などの絶縁層を形成した後に、ＣＭＰを実行するのが望ましい。
【００７８】
また、レジストパターンは、コントロールゲート１８の上面において、第３の方向に延びるライン＆スペースパターンを有する。
【００７９】
レジストパターンにより覆われていない部分に存在するコントロールゲート１８及びブロック絶縁層１７は、完全に除去される。同時に、レジストパターンにより覆われていない部分に存在する電荷蓄積層１６も、除去される。
【００８０】
このＲＩＥでは、レジストパターンとシュリンクされたマスク層２１とにより覆われていない部分が積極的に除去されるため、理論的には、レジストパターンにより覆われていない部分に存在する電荷蓄積層１６も、除去される。
【００８１】
しかし、既に述べたように、マスク層２１のシュリンク量のばらつき等により、電荷蓄積層１６の分断不良が発生する場合がある。
【００８２】
そこで、電荷蓄積層１６の分断不良が発生している例を、図２５乃至図２７に示す。この例によれば、１つのメモリストリング内の電荷蓄積層１６が、メモリセル毎に完全に分断されずに、第２の方向に延びる１つの層として残存している。
【００８３】
このパターニングにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある表面に沿って第１の方向に延びるライン＆スペースパターンの複数のコントロールゲート１８が形成される。
【００８４】
また、フィン型積層構造Ｆｉｎを第１の方向から見たときは、複数のコントロールゲート１８は、レジストパターンと同様に、全体として、第３の方向に延びる。
【００８５】
このパターニング後、レジストパターンは除去される。
【００８６】
次に、図２８乃至図３０に示すように、複数のコントロールゲート１８間、具体的には、複数のコントロールゲート１８の加工後の複数の電荷蓄積層１６の剥き出しになった表面上、及び、複数のコントロールゲート１８の表面上に、それぞれ、金属元素１９又はその金属元素１９を含む化合物（酸化物、窒化物又は酸窒化物）を添加する。
【００８７】
ここで、金属元素１９単体を添加するときは、イオン注入法を用い、金属元素１９を含む化合物を添加するときは、ＬＰＣＶＤ法やＡＬＤ法などのコンフォーマルな堆積プロセスを用いればよい。
【００８８】
尚、金属元素１９又はその化合物は、１つの層を構成する必要はないが、金属元素１９又はその化合物が１つの層を構成するときは、その厚さは、1 nm以下に設定するのが望ましい。
【００８９】
また、金属元素１９又はその化合物は、電荷蓄積層１６と、後述する層間絶縁層との界面に添加されることにより、電荷蓄積層１６のバンドオフセットを上昇させる。
【００９０】
最後に、図３１乃至図３３に示すように、複数のコントロールゲート１８間に、層間絶縁層（例えば、ＳｉＯ２）２０を満たす。層間絶縁層２０は、フィン型積層構造Ｆｉｎの間のスペースも完全に満たす。
【００９１】
以上の工程により、図１及び図２の不揮発性半導体記憶装置を形成できる。
【００９２】
尚、この装置を、VLBなどの３次元不揮発性半導体メモリとして使用する場合には、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択するための選択機能が必要になるが、その選択機能については、階段構造や、レイヤー選択トランジスタなどが既に提案済みであるので、ここでの説明を省略する。
【００９３】
［適用例］  
実施形態に係わる不揮発性半導体記憶装置の適用例を説明する。
【００９４】
尚、以下の適用例においては、上述の図１乃至図２の不揮発性半導体記憶装置と同じ要素に同じ符号を付すことによりその詳細な説明を省略する。
【００９５】
図３４は、第１の適用例としてのVLBを示している。図３５は、図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図を示している。
【００９６】
この適用例は、半導体基板１０上に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の選択を、階段形状により行う場合を示している。
【００９７】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３を備えるフィン型積層構造Ｆｉｎの第２の方向の両端は、それぞれ、梁２２に接続される。梁２２は、第３の方向に延びることにより、フィン型積層構造Ｆｉｎの倒壊を防止する機能を発揮する。
【００９８】
梁２２は、フィン型積層構造Ｆｉｎと同様に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１１，１３，１４を備える。梁２２の第３の方向の一端は、階段形状を有する。この階段形状により、コンタクトプラグ２３は、それぞれ独立に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に接続可能である。
【００９９】
梁２２の第２の方向の幅は、フィン型積層構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁２２における配線抵抗を下げる目的及びフィン型積層構造Ｆｉｎの倒壊を防止する目的から、梁２２の第２の方向の幅は、フィン型積層構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
【０１００】
尚、コンタクトプラグ２３は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ２３には、ビット線又はソース線が接続される。
【０１０１】
図３６は、第ｉの半導体層（ｉは１〜３のうちの１つ）１２−ｉを、半導体基板１０の表面に平行な面で切り取った図である。また、図３７は、絶縁層１３，１４を、半導体基板１０の表面に平行な面で切り取った図である。
【０１０２】
これらの図によれば、複数のフィン型積層構造Ｆｉｎを並べる場合、複数のコントロールゲート１８のパターニング後において、複数のコントロールゲート１８間には、トレンチが形成されることが分かる。この場合、金属元素１９又はその化合物は、そのトレンチの内面に添加される。また、金属元素１９又はその化合物を添加した後、トレンチは、層間絶縁層２０により満たされる。
【０１０３】
即ち、金属元素１９及びその化合物は、複数のコントロールゲート１８間に存在する電荷蓄積層１６の第３の方向の表面上、及び、複数のコントロールゲート１８の第２の方向の表面上に、それぞれ添加される。
【０１０４】
図３８は、フィン型積層構造Ｆｉｎを第１の方向から見たときの複数のコントロールゲート１８のパターンを示している。
【０１０５】
複数のコントロールゲート１８は、ライン＆スペースパターンを有し、全体として、第３の方向に延びる。但し、フィン型積層構造Ｆｉｎ間においては、複数のコントロールゲート１８は、フィン型積層構造Ｆｉｎの第３の方向にある表面に沿って第１の方向（紙面に垂直な方向）に延びる。
【０１０６】
図３９は、第２の適用例としてのVLBを示している。
【０１０７】
この適用例は、半導体基板１０上に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３の選択を、第１、第２及び第３のレイヤー選択トランジスタにより行う場合を示している。
【０１０８】
第１、第２及び第３の半導体層１２−１，１２−２，１２−３を備えるフィン型積層構造Ｆｉｎの第２の方向の両端は、それぞれ、梁２２に接続される。梁２２は、第３の方向に延びることにより、フィン型積層構造Ｆｉｎの倒壊を防止する機能を発揮する。
【０１０９】
梁２２は、フィン型積層構造Ｆｉｎと同様に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１１，１３，１４を備える。梁２２の第３の方向の一端には、第１、第２及び第３のレイヤー選択トランジスタＬＳＴが配置される。
【０１１０】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、例えば、ＦＥＴ (Field Effect Transistor)であり、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとし、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する。
【０１１１】
第１、第２及び第３のレイヤー選択トランジスタＬＳＴは、第３の方向に並んで配置され、かつ、コンタクトプラグ（共通電極）２３側から順番に、一定ピッチＰで配置される第１、第２及び第３のゲート電極２４−１，２４−２，２４−３を有する。第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。
【０１１２】
第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、少なくとも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向にある側面に沿って第１の方向に延びる。
【０１１３】
本例では、第１、第２及び第３のゲート電極２４−１，２４−２，２４−３は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタＬＳＴは、ダブルゲート構造を有する。
【０１１４】
また、第１のゲート電極２４−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内にノーマリーオンチャネルを有する。即ち、第１のゲート電極２４−１を備える第１のレイヤー選択トランジスタＬＳＴは、第１の半導体層１２−１内でノーマリーオン、第２及び第３の半導体層１２−２，１２−３内でオン／オフ制御可能である。
【０１１５】
第２のゲート電極２４−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内にノーマリーオンチャネルを有する。即ち、第２のゲート電極２４−２を備える第２のレイヤー選択トランジスタＬＳＴは、第２の半導体層１２−２内でノーマリーオン、第１及び第３の半導体層１２−１，１２−３内でオン／オフ制御可能である。
【０１１６】
第３のゲート電極２４−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内にノーマリーオンチャネルを有する。即ち、第３のゲート電極２４−３を備える第３のレイヤー選択トランジスタＬＳＴは、第３の半導体層１２−３内でノーマリーオン、第１及び第２の半導体層１２−１，１２−２内でオン／オフ制御可能である。
【０１１７】
一般化すると、第１乃至第ｎの半導体層（ｎは、２以上の自然数）１２−１〜１２−ｎをチャネルとする第１乃至第ｎのレイヤー選択トランジスタＬＳＴのうち、第ｉのレイヤー選択トランジスタ（ｉは１〜ｎのうちの１つ）は、第ｉの半導体層においてノーマリーオン、それ以外の半導体層においてオン／オフ制御可能である。
【０１１８】
尚、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内のノーマリーオンチャネルは、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域により形成可能である。
【０１１９】
以上の第１、第２及び第３のレイヤー選択トランジスタＬＳＴにより、コンタクトプラグ２３を、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通の共通電極とすることが可能である。即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の各々に対して、個別にコンタクトプラグを設ける必要がないため、コンタクト領域のサイズを縮小可能である。
【０１２０】
尚、梁２２の第２の方向の幅は、フィン型積層構造Ｆｉｎの第３の方向の幅と同じであっても、異なっていてもよい。但し、梁２２における配線抵抗を下げる目的及びフィン型積層構造Ｆｉｎの倒壊を防止する目的から、梁２２の第２の方向の幅は、フィン型積層構造Ｆｉｎの第３の方向の幅よりも広いのが望ましい。
【０１２１】
また、コンタクトプラグ（共通電極）２３は、例えば、Ｗ、Ａｌなどの金属材料を備える。コンタクトプラグ２３には、ビット線又はソース線が接続される。
【０１２２】
［その他］
本実施形態は、電荷蓄積層が電気的にフローティング状態の導電層（フローティングゲート）であるVG-FG型にも適用可能である。
【０１２３】
例えば、電荷蓄積層としてのフローティングゲートの加工面が加工中に形成された自然酸化膜（SiO2）により覆われているときは、電荷蓄積層側を負に帯電させ、電荷蓄積層側のバンドオフセットを上昇させ、電荷蓄積層内の電子の動きを抑制するダイポールを形成可能な金属元素又はその化合物を十分な厚さで形成すればよい。
【０１２４】
また、電荷蓄積層としてのフローティングゲートの加工面が剥き出しになっているときは、電荷蓄積層側を負に帯電させ、電荷蓄積層側のバンドオフセットを上昇させ、電荷蓄積層内の電子の動きを抑制するダイポールを形成可能な金属元素又はその化合物を 1 nm以下の非常に薄い厚さで形成すればよい。
【０１２５】
この場合においても、金属元素は、例えば、Ge, Y, Sr, ランタノイド(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)のグループから選択可能である。
【０１２６】
［むすび］
実施形態によれば、１つのメモリストリング内の複数のメモリセルの電荷蓄積層が分断されていなくても、各メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制できる。
【０１２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２８】
１０：  半導体基板、  １１，１３，１４：  絶縁層、  １２−１，１２−２，１２−３：  半導体層、  １５：  トンネル絶縁層（ゲート絶縁層）、  １６：  電荷蓄積層、  １７：  ブロック絶縁層、  １８：  コントロールゲート、  １９：  金属元素、  ２０：  層間絶縁層、  ２１：  マスク層、  ２２：  梁、  ２３：  コンタクトプラグ、  ２４−１，２４−２，２４−３：  ゲート電極、  Ｓ１，Ｓ２，Ｓ３：  メモリストリング、  ＭＣ：  メモリセル、  ＬＳＴ：  レイヤー選択トランジスタ。
【図１】
2013110193.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013110193.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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