(57)【要約】【課題】リード配線のずれによるショートやリークを防止する。【解決手段】半導体装置は、第１，第２突起電極６ａ，６ｂの並び方向を第１方向し、第１突起電極６ａとの接合部の第１方向の幅が第１突起電極６ａの幅以上である第１インナーリード配線１０ａと、第２突起電極６ｂと接合される第２インナーリード配線１０ｂとを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
上面にリード配線を有するフィルム基板と、
前記フィルム基板上に設けられ、前記フィルム基板との対向面に突起電極を有し、前記突起電極が前記リード配線と電気的に接合されている半導体チップとを備えている半導体装置において、
前記半導体チップは、前記突起電極として、前記半導体チップの端縁部に沿って並ぶ複数の第１突起電極と、前記半導体チップの前記端縁部に沿って、前記第１突起電極よりも前記端縁部から離れた位置に並ぶ複数の第２突起電極とを備え、
前記フィルム基板は、前記リード配線として、前記第１突起電極と電気的に接合され、前記第１および第２突起電極の並び方向を第１方向とした場合に、前記第１突起電極と電気的に接合される接合部の前記第１方向の幅が前記第１突起電極の幅以上となっている第１リード配線と、前記第２突起電極と電気的に接合される第２リード配線とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１リード配線の前記接合部は、前記第１リード配線における、前記半導体チップの前記端縁部から前記接合部まで延びている部分よりも前記第１方向の幅が広い幅広部になっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１リード配線の前記幅広部における前記第１方向の幅は、前記第２リード配線の前記第１方向の幅よりも広くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１突起電極の前記第１方向の幅は、前記第２突起電極の前記第１方向の幅よりも狭くなっていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１リード配線と前記第２リード配線とは、前記半導体チップの前記端縁部において、前記第１方向の幅が等しくなっていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は突起電極及びインナーリード配線を有する半導体装置に関する。
【背景技術】
【０００２】
例えば液晶ドライバ用のパッケージとして、ＬＳＩ等からなる半導体チップをフィルム基板上に搭載したＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）が使用される。このＣＯＦでは、半導体チップの周縁部に沿って、半導体チップに所定の配列規則により突起電極が配置されている。この突起電極は、前記半導体チップと前記フィルム基板とを接続するために、前記フィルム基板上のインナーリード配線に接合されている。
【０００３】
近年、半導体チップは、微細化技術の発達によって突起電極数が増加し、多出力化が進んでいる。一方で、半導体チップは、半導体装置の小型化によって縮小化も進んでいる。半導体チップの多出力化および縮小化を促進するためには、半導体チップの周縁部に沿って並んで形成される突起電極の間隔をできるだけ狭くし、高密度化することで、ファインピッチ化する必要がある。
【０００４】
例えば、特許文献１では、図１２に示すように、突起電極１０６（第１および第２突起電極１０６ａ，１０６ｂ）を、チップ周縁部に２列に千鳥配置させ、できるだけ多くの突起電極１０６を配置できるようにしている。なお、突起電極１０６（第１および第２突起電極１０６ａ，１０６ｂ）にはそれぞれインナーリード配線１１０（第１および第２インナーリード配線１１０ａ，１１０ｂ）が接合されている。また、第１突起電極１０６ａと第２突起電極１０６ｂ、および第１インナーリード配線１１０ａと第２インナーリード配線１１０ｂは、それぞれ同一幅としている。
【０００５】
また、特許文献２では、図１３に示すように、第１および第２インナーリード配線１１０ａ，１１０ｂのうち、第２突起電極１０６ｂに接合される第２インナーリード配線１１０ｂを第２突起電極１０６ｂとの接合位置に応じて屈曲させている。また、同様に、第１突起電極１０６ａと第２突起電極１０６ｂ、および第１インナーリード配線１１０ａと第２インナーリード配線１１０ｂは、それぞれ同一幅としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１３４４７１号公報（２００４年４月３０日公開）
【特許文献２】特開２００４−１９３２２３号公報（２００４年７月８日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置を構成する半導体チップの突起電極とフィルム基板上のインナーリード配線とは、加熱圧着によって接合されている。したがって、インナーリード配線は、半導体チップの突起電極の位置に対応するように形成されている。
【０００８】
しかしながら、上記の加熱圧着においては、フィルム基板が熱膨張し、フィルム上のインナーリード配線の位置にばらつき、すなわちずれが生じる。この場合、インナーリード配線が、突起電極の位置からずれてしまうことになる。このようなことから、上記特許文献の技術では、突起電極およびインナーリード配線の高密度化が進むに従って、インナーリード配線が本来接合されるべき突起電極以外の突起電極に接触して、ショートやリークといった不良を招来する。
【０００９】
したがって、本発明は、フィルム基板のインナーリード配線が本来接続されるべき半導体チップの突起電極とは異なる突起電極と接触する事態を防止することができる半導体装置の提供を目的としている。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、上面にリード配線を有するフィルム基板と、前記フィルム基板上に設けられ、前記フィルム基板との対向面に突起電極を有し、前記突起電極が前記リード配線と電気的に接合されている半導体チップとを備えている半導体装置において、前記半導体チップは、前記突起電極として、前記半導体チップの端縁部に沿って並ぶ複数の第１突起電極と、前記半導体チップの前記端縁部に沿って、前記第１突起電極よりも前記端縁部から離れた位置に並ぶ複数の第２突起電極とを備え、前記フィルム基板は、前記リード配線として、前記第１突起電極と電気的に接合され、前記第１および第２突起電極の並び方向を第１方向とした場合に、前記第１突起電極と電気的に接合される接合部の前記第１方向の幅が前記第１突起電極の幅以上となっている第１リード配線と、前記第２突起電極と電気的に接合される第２リード配線とを備えていることを特徴としている。
【００１１】
上記の構成によれば、第１突起電極は第２突起電極よりも半導体チップの端縁部に近い位置に配置され、この第１突起電極と電気的に接合される第１リード配線は、第１および第２突起電極の並び方向である第１方向の幅が第１突起電極の幅以上となっている。
【００１２】
したがって、半導体装置を製造する場合の、第１突起電極と第１リード配線、および第２突起電極と第２リード配線とを例えば加熱圧着により接合する工程において、第１および第２突起電極の並び方向である第１方向への第１および第２リード配線の位置ずれが生じた場合であっても、第２リード配線が第１突起電極と接触する事態が生じ難くなる。これにより、半導体装置においてショートやリークが発生する事態を防止でき、半導体装置の信頼性を高めることができる。
【００１３】
上記の半導体装置において、前記第１リード配線の前記接合部は、前記第１リード配線における、前記半導体チップの前記端縁部から前記接合部まで延びている部分よりも前記第１方向の幅が広い幅広部になっている構成としてもよい。
【００１４】
上記の構成によれば、第１リード配線の第１突起電極との接合部は、第１リード配線における、半導体チップの端縁部から接合部まで延びている部分よりも第１および第２突起電極の並び方向である第１方向の幅が広い幅広部になっている。
【００１５】
したがって、第１突起電極と電気的に接合される、第１リード配線の接合部における第１方向の幅を第１突起電極の幅以上とする構成において、第１突起電極の第１方向の幅を広く形成することができる。これにより、半導体装置を製造する場合の加熱圧着工程において第１方向への第１および第２リード配線の位置ずれが生じた場合であっても、第１突起電極と第１リード配線との接合面積の低下を抑制することができる。この結果、第１突起電極と第１リード配線との接合面積を確保しながら、第２リード配線が第１突起電極と接触することによるショートやリークの発生を防止することができる。
【００１６】
上記の半導体装置において、前記第１リード配線の前記幅広部における前記第１方向の幅は、前記第２リード配線の前記第１方向の幅よりも広くなっている構成としてもよい。
【００１７】
上記の構成によれば、第１リード配線は、幅広部のみの第１方向の幅を第２リード配線の第１方向の幅よりも広くすることができる。これにより、第１リード配線は、幅広部の幅のみを第２リード配線の幅よりも広くして、半導体チップの端縁部から幅広部に達する部分の幅を第２リード配線と等しくする構成とすることが可能となり、ファインピッチ化に対応することができる。
【００１８】
上記の半導体装置において、前記第１突起電極の前記第１方向の幅は、前記第２突起電極の前記第１方向の幅よりも狭くなっている構成としてもよい。
【００１９】
上記の構成によれば、第１突起電極の第１方向の幅が第２突起電極の第１方向の幅よりも狭くなっている。したがって、第１リード配線の接合部における第１方向の幅が第１突起電極の幅以上となっている構成において、第１リード配線の接合部における第１方向の幅を過度に広くする必要がないなど、第１リード配線の接合部における第１方向の幅と、第１突起電極の第１方向の幅と、第２突起電極の第１方向の幅との関係を適切に設定することができる。
【００２０】
上記の半導体装置において、前記第１リード配線と前記第２リード配線とは、前記半導体チップの前記端縁部よりも外側の領域において、前記第１方向の幅が等しくなっている構成としてもよい。
【００２１】
第１突起電極と電気的に接合される第１リード配線の接合部における第１方向の幅が第１突起電極の幅以上となっている構成において、第１リード配線の接合部における第１方向の幅を第１リード配線の接合部に至る部分にも適用し、かつ第１リード配線の接合部における第１方向の幅を第２リード配線における第１方向の幅よりも広くした場合、フィルム基板では配線領域の拡大が必要となる。この場合には、フィルム基板の拡大に伴う材料コストのアップ、および配線材料の増大に伴う材料コストのアップを招来する恐れがある。そこで、半導体チップの端縁部よりも外側の領域において、第１リード配線と第２リード配線とは第１方向の幅が等しくなっている構成とすれば、上記のような問題を回避することができる。
【発明の効果】
【００２２】
本発明の構成によれば、半導体装置を製造する場合の、第１突起電極と第１リード配線、および第２突起電極と第２リード配線とを例えば加熱圧着により接合する工程において、第１および第２突起電極の並び方向である第１方向への第１および第２リード配線の位置ずれが生じた場合であっても、第２リード配線が第１突起電極と接触する事態が生じ難くなる。これにより、半導体装置においてショートやリークが発生する事態を防止でき、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００２３】
【図１】図１（ａ）は本発明の実施の形態におけるＣＯＦ方式の半導体装置を示す平面図、図１（ｂ）は、図１（ａ）におけるＱ−Ｑ’線矢視断面図である。
【図２】図２（ａ）は、図１（ｂ）に示した半導体チップの突起電極とインナーリード配線との接合状態を示す平面図、図２（ｂ）は、図２（ａ）の一部を拡大したものであり、第１突起電極と第２突起電極との位置関係、第１インナーリード配線の幅と第１突起電極との幅の関係、および第１インナーリード配線の幅と第２インナーリード配線の幅との関係を示す平面図である。
【図３】図３（ａ）は、図２（ａ）に示した第１突起電極と第２突起電極とが同一幅の場合における第１および第２突起電極並びに第１および第２インナーリード配線の関係を示す説明図、図３（ｂ）は、図２（ａ）に示したインタナーリード配線の幅が第１突起電極の幅以上の場合における第１および第２突起電極並びに第１および第２インナーリード配線の関係を示す説明図、図３（ｃ）は、図３（ｂ）に示した構成において、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した場合にもリークを防止できることの説明図である。
【図４】図３（ａ）に示した構成において、第１および第２インナーリード配線の位置ずれが生じることにより、第２インナーリード配線が第１突起電極と非常に接近した状態を示す説明図である。
【図５】図３（ｃ）に示した構成において、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した状態を示す説明図である。
【図６】本発明の他の実施の形態の半導体装置を示すものであって、図２（ａ）に示した第１インナーリード配線の第１突起電極と接合される部分が幅広部となっている場合の構成を示す平面図である。
【図７】図３（ａ）に示した構成に対して、第１突起電極の幅を第２突起電極の幅よりも狭くした場合における第１および第２突起電極並びに第１および第２インナーリード配線の関係を示す説明図である。図７（ｂ）は、図７（ａ）に示した構成において、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した場合の説明図である。
【図８】図６に示した構成において、図８（ａ）は、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した場合にも、リークの防止および接合面積を確保できる構成例を示す説明図、図８（ｂ）は、図８（ａ）に示した構成において、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した状態を示す説明図である。
【図９】図６に示した構成において、第１および第２突起電極の幅方向への第１および第２インナーリード配線の位置ずれが発生した状態を示す説明図である。
【図１０】図１０（ａ）は、本発明のさらに他の実施の形態の半導体装置における半導体チップの突起電極とインナーリード配線との接合状態を示す平面図、図１０（ｂ）は、図１０（ａ）の一部を拡大したものであり、第１突起電極と第２突起電極との位置関係、第１インナーリード配線の幅と第１突起電極との幅の関係、および第１インナーリード配線の幅と第２インナーリード配線の幅との関係を示す平面図である。
【図１１】本発明のさらに他の実施の形態の半導体装置を示すものであって、図１０（ａ）に示した第１インナーリード配線の第１突起電極と接合される部分が幅広部となっている場合の構成を示す平面図である。
【図１２】従来の半導体装置を示すものであって、半導体装置が備える、第１突起電極と第２突起電極との位置関係、第１インナーリード配線の幅と第１突起電極との幅の関係、および第１インナーリード配線の幅と第２インナーリード配線の幅との関係を示す平面図である。
【図１３】他の従来の半導体装置を示すものであって、半導体装置が備える、第１突起電極と第２突起電極との位置関係、第１インナーリード配線の幅と第１突起電極との幅の関係、および第１インナーリード配線の幅と第２インナーリード配線の幅との関係を示す平面図である。
【発明を実施するための形態】
【００２４】
〔実施の形態１〕
（半導体装置の構成）
本発明実施の形態を図面に基づいて以下に説明する。
図１（ａ）は本発明の実施の形態におけるＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）方式の半導体装置を示す平面図である。図１（ｂ）は、図１（ａ）におけるＱ−Ｑ’線矢視断面図である。なお、図１（ａ）および図１（ｂ）に示した半導体装置の構成は、他の実施形態においても共通している。
【００２５】
半導体装置は、図１（ａ）および図１（ｂ）に示すように、フィルム基板１１上に半導体チップ５が設けられた構成である。フィルム基板１１は、フィルム基体部９の上にインナーリード配線（リード配線）１０が形成されたものである。半導体チップ５は下面に突起電極６を有する。フィルム基板１１のインナーリード配線１０は、半導体チップ５の突起電極６と対向するように配置され、突起電極６と電気的に接合（接続）されている。
【００２６】
フィルム基板１１のインナーリード配線１０上には、保護膜としてのソルダレジスト３が形成されている。このソルダレジスト３は、インナーリード配線１０の腐食やリークなどの不具合を防止するものである。
【００２７】
フィルム基板１１上におけるフィルム基板１１と半導体チップ５との間、および半導体チップ５の周りには、樹脂層７が形成されている。この樹脂層７は、突起電極６とインナーリード配線１０とを固定するためのものであり、例えば、エポキシ系のアンダーフィル材により形成されている。
【００２８】
図１（ａ）に示すように、半導体チップ５の各突起電極６は、インナーリード配線１０を介して、外部配線である入力側アウターリード配線１、または出力側アウターリード配線４に接続されている。一般に、入力側アウターリード１は比較的粗いピッチにて形成され、出力側アウターリード４はファインピッチにて形成されている。なお、符号２はスプロケットホールである。
【００２９】
インナーリード配線１０は、銅箔によって形成され、スズによりメッキが施されている。また、インナーリード配線１０は、例えば、幅が５μｍ〜１５μｍであり、厚さが８μｍ〜１２μｍである。また、インナーリード配線１０の長さは、半導体チップ５の突起電極６の形成位置に応じて、例えば半導体チップ５の端縁部（エッジ）から７０μｍ以上５００μｍ以下の範囲内の長さとなるように形成されている。
【００３０】
半導体チップ５の突起電極６は、形状は特に限定されないが、例えば、長辺が３０μｍ〜７０μｍであり、短辺が５μｍ〜４０μｍである長方形型であって、１０μｍ〜１８μｍの厚さを有している。突起電極６は、金によって形成され、インナーリード配線１０と金―スズ合金接合によって接合される。半導体チップ５は、形状は特に限定されないが、例えば、長辺が５ｍｍ〜２２ｍｍであり、短辺が０．５ｍｍ〜２．５ｍｍである長方形型である。
【００３１】
図２（ａ）は、半導体チップ５の突起電極６とインナーリード配線１０との接合状態を示す平面図である。図２（ｂ）は、図２（ａ）の一部を拡大したものであり、第１突起電極６ａと第２突起電極６ｂとの位置関係、第１インナーリード配線１０ａの幅と第１突起電極６ａとの幅の関係、および第１インナーリード配線１０ａの幅と第２インナーリード配線１０ｂの幅との関係を示す平面図である。半導体チップ５は、図２（ａ）および図２（ｂ）に示すように、下面に突起電極６として第１突起電極６ａおよび第２突起電極６ｂを有している。
【００３２】
第１突起電極６ａは、半導体チップ５の周縁部において、半導体チップ５の端縁部（端辺）に平行な線上に、所定の配列ピッチにて並ぶように設けられている。また、第２突起電極６ｂは、半導体チップ５の端縁部に対して、第１突起電極６ａよりも内側の位置において、第２半導体チップ５の端縁部に平行な線上に、所定の配列ピッチにて並ぶように設けられている。本実施の形態において、第１突起電極６ａの配列ピッチおよび第２突起電極６ｂの配列ピッチは同等であり、第１突起電極６ａと第２突起電極６ｂとは、第１突起電極６ａおよび第２突起電極６ｂの配列方向（第一方向）に向かって交互に、すなわち千鳥状に配置されている。
【００３３】
インナーリード配線１０は、半導体チップ５の下面と対向する領域では互いに等間隔かつ平行であり、半導体チップ５の端縁部に対して垂直に配置されている。インナーリード配線１０としては、第１突起電極６ａに接合される第１インナーリード配線１０ａ、および第２突起電極６ａに接合される第２インナーリード配線１０ｂが形成されている。本実施の形態において、第１インナーリード配線１０ａと第２インナーリード配線１０ｂとは、同一幅となっている。
【００３４】
フィルム基板１１において、各インナーリード配線１０は、インナーリード配線１０の幅方向の中心が、各インナーリード配線１０に対応する突起電極６の幅方向の中心と一致するように形成されている。また、インナーリード配線１０における、半導体チップ５の端縁部から内方に向う部分の内方側端部は、突起電極６の内包側端部を越えた位置まで達している。
【００３５】
インタナーリード配線１０ａの幅は、図２（ｂ）に示すように、この第１インナーリード配線１０ａと電気的に接合される第１突起電極６ａの幅以上となっている。すなわち、第１突起電極６ａの幅は、この第１突起電極６ａに接続されるインタナーリード配線１０ａの幅以下となっている。また、第１突起電極６ａの幅は第２突起電極６ｂの幅よりも狭くなっている。
【００３６】
なお、インタナーリード配線１０ａの幅と第１突起電極６ａの幅との関係について、インタナーリード配線１０ａの幅は、第１突起電極６ａの幅の１．０倍〜２．０倍とすることができる。
【００３７】
（実施の形態の作用効果）
上記の構成において、半導体装置の製造工程では、半導体チップ５の突起電極６とフィルム基板１１のインナーリード配線１０とが加熱圧着によって接合される。詳細には、第１突起電極６ａは第１インナーリード配線１０ａと、また第２突起電極６ｂは第２インナーリード配線１０ｂと加熱圧着される。この加熱圧着の際には、フィルム基体部９の熱膨張によって、インナーリード配線１０（第１インナーリード配線１０ａ、第２インナーリード配線１０ｂ）は、所定の形成位置からずれることがある。
【００３８】
しかしながら、第１突起電極６ａと接合される第１インナーリード配線１０ａの幅が第１突起電極６ａの幅以上に設定されているので、第２突起電極６ｂと接合される第２インナーリード配線１０ｂが、隣りの第１突起電極６ａと接触して、ショートやリークが発生する事態を防止することができる。以下、この機能について、図３（ａ）〜図３（ｃ）、図４および図５に基づいて説明する。
【００３９】
図３（ａ）は、第１突起電極６ａと第２突起電極６ｂとが同一幅の場合における第１および第２突起電極６ａ、６ｂ並びに第１および第２インナーリード配線１０ａ，１０ｂの関係を示す説明図である。図３（ｂ）は、インタナーリード配線１０ａの幅が第１突起電極６ａの幅以上（第１突起電極６ａの幅がインタナーリード配線１０ａの幅以下）の場合における第１および第２突起電極６ａ、６ｂ並びに第１および第２インナーリード配線１０ａ，１０ｂの関係を示す説明図である。図３（ｃ）は、図３（ｂ）に示した構成において、第１および第２突起電極６ａ、６ｂの幅方向への第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合にもリークを防止できることの説明図である。なお、図３（ａ）〜図３（ｃ）を始めとして、各図に記載の寸法を示す数値の単位は、すべてμｍである。
【００４０】
また、図４は、図３（ａ）に示した構成において、第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが生じることにより、第２インナーリード配線１０ｂが第１突起電極６ａと非常に接近した状態を示す説明図である。図５は、図３（ｃ）に示した構成において、第１および第２突起電極６ａ、６ｂの幅方向への第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した状態を示す説明図である。
【００４１】
図３（ａ）の例では、第１および第２突起電極６ａ，６ｂの幅を２０μｍ、第１および第２インナーリード配線１０ａ，１０ｂの幅を１０μｍとし、第１および第２突起電極６ａ，６ｂと第１および第２インナーリード配線１０ａ，１０ｂとの正規の接合状態において、第１突起電極６ａと第２インナーリード配線１０ｂとの間隔Ｘを５μｍとする。なお、正規の接合状態とは、第１インナーリード配線１０ａの幅方向の中心が、対応する第１突起電極６ａの幅方向の中心と一致し、第２インナーリード配線１０ｂの幅方向の中心が、対応する第２突起電極６ｂの幅方向の中心と一致するように接合された状態である。
【００４２】
図３（ａ）に示した構成では、正規の接合状態において、第２インナーリード配線１０ｂと第１突起電極６ａとの間隔Ｘが狭くなっている。したがって、加熱圧着工程において、図４に示すように、第１および第２インナーリード配線１０ａ，１０ｂの少しの位置ずれが生じることによっても、第２インナーリード配線１０ｂが第１突起電極６ａと非常に接近することになる。この場合、例えば、第２インナーリード配線１０ｂが５μｍ位置ずれすれば、第２インナーリード配線１０ｂが第１突起電極６ａと接触し、ショートが発生する。
【００４３】
そこで、本実施の形態の半導体装置では、第１突起電極６ａと接合されるインナーリード配線１０ａの幅を第１突起電極６ａの幅以上（第１突起電極６ａの幅を第１突起電極６ａと接合されるインナーリード配線１０ａの幅以下）に設定している。
【００４４】
例えば、図３（ｂ）に示すように、第１突起電極６ａは、幅を第１インナーリード配線１０ａの幅よりも狭い８μｍとし、正規の接合状態において、第１インナーリード配線１０ａにより完全に覆われるようにしている。なお、第１突起電極６ａおよび第２突起電極６ｂのピッチは変更せず、図３（ａ）の場合と同一である。
【００４５】
図３（ｂ）の構成では、第１突起電極６ａと第２インナーリード配線１０ｂとの間隔Ｘは、１１μｍに拡大する。この場合には、図３（ｃ）および図５に示すように、第２インナーリード配線１０ｂの位置ずれが同様の５μｍであっても、第２インナーリード配線１０ｂと第１突起電極６ａとの間隔Ｘは６μｍとなり、ショートは発生しない。
【００４６】
これにより、ファインピッチ化された半導体装置の加熱圧着工程において、第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合であっても、第２インナーリード配線１０ｂが第１突起電極６ａと接触してショートが発生する事態を防止することができる。
【００４７】
なお、図２（ｂ）に示した構成では、第１インナーリード配線１０ａが通過する、半導体チップ５の端縁部を基準として、第１インナーリード配線１０ａの内方側端部の位置が第１突起電極６ａの内方側端部の位置よりも、半導体チップ５の内方側の位置に存在している。これにより、正規の接合状態において、第１突起電極６ａが第１インナーリード配線１０ａにより完全に覆われる構成としている。
【００４８】
また、本実施の形態では、半導体チップ５の周縁部を構成する４辺のうちの１辺（一つの端縁部）のみに、第１突起電極６ａおよび第２突起電極６ｂの列が形成され、残りの３辺（三つの端縁部）には、１列の突起電極６のみが配置されている場合について説明した。しかしながら、第１突起電極６ａおよび第２突起電極６ｂの列は、少なくとも１辺（一つの端縁部）に形成されていればよく、複数の辺（複数の端縁部）に形成されていてもよい。この点は、他の実施の形態においても同様である。
【００４９】
〔実施の形態２〕
（半導体装置の構成）
本発明の他の実施の形態を図面に基づいて以下に説明する。
本実施の形態の半導体装置は、図２（ａ）に示した構成を有する。一方、図６に示すように、半導体チップ５の第１突起電極６ａと接合される、フィルム基板１１の第１インナーリード配線１０ａ、および半導体チップ５の第２突起電極６ｂと接合される、フィルム基板１１の第２インナーリード配線１０ｂとのうち、第１インナーリード配線１０ａにおける第１突起電極６ａと接合される部分の形状が、図２（ｂ）に示した第１インナーリード配線１０ａとは異なっている。他の構成は、前記実施の形態の半導体装置と同様である。
【００５０】
具体的には、本実施の形態において、第１インナーリード配線１０ａは、第１突起電極６ａと接合される部分である内方側端部が、この内方側端部まで延びている部分よりも幅広の幅広部１０ａ１となっている。この幅広部１０ａ１の幅は、第１突起電極６ａの幅以上となっている。これにより、第１インナーリード配線１０ａと第１突起電極６ａとの正規の接合状態において、幅広部１０ａ１は第１突起電極６ａを完全に覆うようになっている。
【００５１】
なお、第１インナーリード配線１０ａの幅広部１０ａ１の幅と第１突起電極６ａの幅との関係について、幅広部１０ａ１の幅は、第１突起電極６ａの幅の１．０倍〜２．０倍とすることができる。
【００５２】
（実施の形態の作用効果）
上記の構成において、本実施の形態の半導体装置では、第１突起電極６ａと接合される第１インナーリード配線１０ａの部分が、第１突起電極６ａの幅以上の幅を有する幅広部１０ａ１となっている。これにより、前記の実施の形態の半導体装置と同様、第１突起電極６ａと第１インナーリード配線１０ａ、および第２突起電極６ｂと第２インナーリード配線１０ｂとを加熱圧着により接合する場合において、第２突起電極６ｂと接合される第２インナーリード配線１０ｂが、隣りの第１突起電極６ａと接触して、ショートやリークが発生する事態を防止することができる。以下、この機能について、図７（ａ）〜図７（ｂ）、図８（ａ）〜図８（ｂ）、および図９に基づいて説明する。
【００５３】
図７（ａ）は、図３（ａ）に示した構成に対して、第１突起電極６ａの幅を第２突起電極６ｂの幅よりも狭くした場合における第１および第２突起電極６ａ、６ｂ並びに第１および第２インナーリード配線１０ａ，１０ｂの関係を示す説明図である。図７（ｂ）は、図７（ａ）に示した構成において、第１および第２突起電極６ａ、６ｂの幅方向への第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合の説明図である。
【００５４】
図８（ａ）は、第１および第２突起電極６ａ、６ｂの幅方向への第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合にも、リークの防止および接合面積を確保できる構成を示す説明図である。図９は、図８（ａ）に示した構成において、第１および第２突起電極６ａ、６ｂの幅方向への第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した状態を示す説明図である。
【００５５】
図３（ａ）の例では、前述のように、接合信頼性に関しては、加熱圧着工程において第２インナーリード配線１０ｂに５μｍの位置ずれが発生した場合であっても問題がない。しかしながら、加熱圧着工程において、第２インナーリード配線１０ｂが第２インナーリード配線１０ｂの幅方向に５μｍ位置ずれすれば、第２インナーリード配線１０ｂが第１突起電極６ａと接触し、ショートが発生する。
【００５６】
この問題の解決策としては、図７（ｂ）に示すように、第１突起電極６ａの幅を狭くすることが考えられる。ただし、第１突起電極６ａおよび第２突起電極６ｂのピッチは変更せず、図７（ａ）の場合と同一である。例えば、第１突起電極６ａの幅を２０μｍから１２μｍに変更すると、第１および第２突起電極６ａ，６ｂの第１および第２インナーリード配線１０ａ，１０ｂと接合されない領域は、左右に１μｍずつ、合計２μｍとなる。したがって、第１突起電極６ａと第２インナーリード配線１０ｂとの間隔Ｘは、９μｍに拡大する。この場合には、図７（ｂ）に示すように、第２インナーリード配線１０ｂの位置ずれが同様の５μｍであっても、第２インナーリード配線１０ｂと第１突起電極６ａとの間隔Ｘは４μｍとなり、ショートは発生しない。
【００５７】
しかしながら、上記のように、第１突起電極６ａの幅を単に狭くした場合には、図７（ｂ）に示すように、第１突起電極６ａと第２インナーリード配線１０ｂとの接合面積が小さくなり、接合信頼性の低下を招来する。図７（ｂ）の例では、正規の接合状態では１０μｍの接合幅（図７（ａ））であったのが６μｍとなり、正規の接合状態に対して６０％の接合面積となってしまう。すなわち、第１突起電極６ａの幅を単に縮小する対応では、ショート発生の防止機能は高まる反面、接合信頼性の低下を招来する。このように、第２インナーリード配線１０ｂと第１突起電極６ａとの間隔Ｘの拡大によるメリットと接合信頼性の低下のデメリットとはトレードオフの関係となっている。
【００５８】
そこで、本実施の形態の半導体装置では、第１突起電極６ａと接合される、第１インナーリード配線１０ａの幅広部１０ａ１の幅を第１突起電極６ａの幅以上となるように設定している。
【００５９】
図８（ｂ）の例では、第１突起電極６ａの幅を８μｍとし、この第１突起電極６ａと接合される、第１インナーリード配線１０ａの幅広部１０ａ１の幅を、第１インナーリード配線１０ａの幅以上の１８μｍとしている。これにより、正規の接合状態において、第１突起電極６ａが幅広部１０ａ１により完全に覆われるようにしている。なお、第１突起電極６ａおよび第２突起電極６ｂのピッチは変更せず、図３（ａ）の場合と同一である。
【００６０】
図８（ａ）の構成では、第１突起電極６ａと第２インナーリード配線１０ｂとの間隔Ｘは、１１μｍに拡大する。この場合には、図８（ｂ）および図９に示すように、第２インナーリード配線１０ｂの位置ずれが、図７（ｂ）の場合よりさらに大きい６μｍであっても、第２インナーリード配線１０ｂと第１突起電極６ａとの間隔Ｘは６μｍとなり、ショートは発生しない。
【００６１】
また、図８（ｂ）場合には、正規の接合状態では８μｍの接合幅（図８（ａ））であったのが７μｍとなり、正規の接合状態に対して８７．５％の接合面積を確保することができる。
【００６２】
これにより、ファインピッチ化された半導体装置の加熱圧着工程において、第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合であっても、第２インナーリード配線１０ｂが第１突起電極６ａと接触してショートが発生する事態を防止することができる。また、第１突起電極６ａと第１インナーリード配線１０ａ、および第２突起電極６ｂと第２インナーリード配線１０ｂとの正規の接合状態に対する接合面積の低下を抑制し、接合信頼性を確保することができる。
【００６３】
〔実施の形態３〕
（半導体装置の構成）
本発明のさらに他の実施の形態を図面に基づいて以下に説明する。
図１０（ａ）は、本実施の形態の半導体装置における半導体チップ５の突起電極６とインナーリード配線１０との接合状態を示す平面図である。図１０（ｂ）は、図１０（ａ）の一部を拡大したものであり、第１突起電極６ａと第２突起電極６ｂとの位置関係、第１インナーリード配線１０ａの幅と第１突起電極６ａとの幅の関係、および第１インナーリード配線１０ａの幅と第２インナーリード配線１０ｂの幅との関係を示す平面図である。
【００６４】
図１０（ａ）および図１０（ｂ）に示す半導体装置が図２（ａ）および図２（ｂ）に示した半導体装置と異なる点は次の点である。すなわち、図２（ａ）および図２（ｂ）に示した半導体装置では、第１突起電極６ａと第２突起電極６ｂとが同一ピッチにて設けられていたのに対し、図１０（ａ）および図１０（ｂ）に示す半導体装置では、第１突起電極６ａが第２突起電極６ｂの２倍のピッチにて設けられている。したがって、本実施の形態において、第１突起電極６ａは、突起電極６（第１突起電極６ａおよび第２突起電極６ｂ）の並び方向（第１方向）において、第２突起電極６ｂと交互に設けられているのではなく、一つ飛ばしの状態にて設けられている。
【００６５】
また、第１および第２インナーリード配線１０ａ，１０ｂを含む各インナーリード配線１０は、半導体チップ５の端縁部に対して垂直に配置され、前記端縁部において同一ピッチかつ同一幅となっている。このために、第１インナーリード配線１０ａの左右に隣り合う第２インナーリード配線１０ｂは、前記端縁部から半導体チップ５の内方へ向って、第１インナーリード配線１０ａの内方側端部の位置付近までは互いに平行であり、第１インナーリード配線１０ａの内方側端部の位置付近を過ぎた部分では互いに接近するように屈曲され、接合される第２突起電極６ｂに近接する付近では、再度互いに平行となるように、屈曲されている。
【００６６】
なお、加熱圧着によりインナーリード配線１０を接合させる際、インナーリード配線１０と突起電極６との加熱圧着に伴う応力により、インナーリード配線１０の屈曲位置にて、断線や、クラックを引き起こすことがある。したがって、第２突起電極６ｂとの接合の際に生じるインナーリード配線１０ｂの断線やクラックを最小限に抑えるために、第２突起電極６ｂと接合するインナーリード配線１０ｂは、屈曲位置にてＲ０．０５ｍｍ〜０．２ｍｍとすることが好ましい。
【００６７】
（実施の形態の作用効果）
本実施の形態の半導体装置では、図２（ｂ）に示した半導体装置と同様に、第１突起電極６ａと接合されるインナーリード配線１０ａの幅を第１突起電極６ａの幅以上（第１突起電極６ａの幅を第１突起電極６ａと接合されるインナーリード配線１０ａの幅以下）に設定している。これにより、ファインピッチ化された半導体装置の加熱圧着工程において、第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合であっても、第２インナーリード配線１０ｂが第１突起電極６ａと接触してショートが発生する事態を防止することができる。
【００６８】
なお、インタナーリード配線１０ａの幅と第１突起電極６ａの幅との関係について、インタナーリード配線１０ａの幅は、第１突起電極６ａの幅の１．０倍〜２．０倍とすることができる。
【００６９】
〔実施の形態４〕
（半導体装置の構成）
本発明のさらに他の実施の形態を図面に基づいて以下に説明する。
本実施の形態の半導体装置は、図１０（ａ）に示した構成を有する。また、本実施の形態の半導体装置は、図１１に示すように、図１０（ｂ）に示した構成において、第１インナーリード配線１０ａが、図６に示したように、幅広部１０ａ１を有するものとなっている。他の構成は以上の実施の形態に示した構成と同様である。
【００７０】
（実施の形態の作用効果）
上記の構成において、本実施の形態の半導体装置では、第１突起電極６ａと接合される第１インナーリード配線１０ａの部分が、第１突起電極６ａの幅以上の幅を有する幅広部１０ａ１となっている。
【００７１】
これにより、図６に示した半導体装置の場合と同様、ファインピッチ化された半導体装置の加熱圧着工程において、第１および第２インナーリード配線１０ａ，１０ｂの位置ずれが発生した場合であっても、第２インナーリード配線１０ｂが第１突起電極６ａと接触してショートが発生する事態を防止することができる。また、第１突起電極６ａと第１インナーリード配線１０ａ、および第２突起電極６ｂと第２インナーリード配線１０ｂとの正規の接合状態に対する接合面積の低下を抑制し、接合信頼性を確保することができる。
【００７２】
なお、第１インナーリード配線１０ａの幅広部１０ａ１の幅と第１突起電極６ａの幅との関係について、幅広部１０ａ１の幅は、第１突起電極６ａの幅の１．０倍〜２．０倍とすることができる。
【００７３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７４】
本発明は、ファインピッチ化された突起電極を有する半導体チップ、および前記突起電極に接合されるインナーリード配線を有する基板を備えた半導体装置に利用可能である。
【符号の説明】
【００７５】
５      半導体チップ
６      突起電極
６ａ    第１突起電極
６ｂ    第２突起電極
９      フィルム基体部
１０      インナーリード配線（リード配線）
１０ａ    第１インナーリード配線（リード配線）
１０ａ１  幅広部
１０ｂ    第２インナーリード配線（リード配線）
１１      フィルム基板
【図１】
2013026291.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013026291.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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