(57)【要約】【課題】チップサイズの増大を抑えつつ有効チャネル幅を拡張できる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、基板と、基板上に設けられたドレイン層と、ドレイン層に対して離間して基板上に設けられ、ドレイン層側の端部が平面視で湾曲しているソース層と、基板上におけるソース層とドレイン層との間に設けられ、ソース層側の端部及びドレイン層側の端部が平面視で湾曲しているチャネル領域と、チャネル領域上にゲート絶縁膜を介して設けられ、ソース層側の端部及びドレイン層側の端部が平面視で湾曲しているゲート電極とを備えている。ソース層は、平面視でソース層とドレイン層とを結ぶ第１の方向に対して直交する第２の方向に交互に繰り返された凸部と凹部を有し、ドレイン層におけるソース層側の端部は平面視で凹部内に突き出ていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１導電形のドレイン層と、
前記ドレイン層に対して離間して前記基板上に設けられ、前記ドレイン層側の端部及び前記ドレイン層とは反対側の端部が平面視で湾曲している第１導電形のソース層と、
前記基板上における前記ソース層と前記ドレイン層との間に設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲している第２導電形のチャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲しているゲート電極と、
前記基板上における前記チャネル領域と前記ドレイン層との間に設けられ、前記ドレイン層よりも第１導電形不純物濃度が低い第１導電形のドリフト層と、
前記ソース層の前記ドレイン層とは反対側の前記湾曲している端部における凹部で、前記ソース層に隣接した第２導電形のバックゲート層と、
を備え、
前記ソース層は、前記平面視で前記ソース層と前記ドレイン層とを結ぶ第１の方向に対して直交する第２の方向に交互に繰り返された凸部と凹部を有し、前記ドレイン層における前記ソース層側の端部は前記平面視で前記凹部内に突き出ていない半導体装置。
【請求項２】
基板と、
前記基板上に設けられた第１導電形のドレイン層と、
前記ドレイン層に対して離間して前記基板上に設けられ、前記ドレイン層側の端部が平面視で湾曲している第１導電形のソース層と、
前記基板上における前記ソース層と前記ドレイン層との間に設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲している第２導電形のチャネル領域と、
前記チャネル領域上にゲート絶縁膜を介して設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲しているゲート電極と、
を備え、
前記ソース層は、前記平面視で前記ソース層と前記ドレイン層とを結ぶ第１の方向に対して直交する第２の方向に交互に繰り返された凸部と凹部を有し、前記ドレイン層における前記ソース層側の端部は前記平面視で前記凹部内に突き出ていない半導体装置。
【請求項３】
前記ドレイン層も、前記平面視で湾曲している請求項１または２に記載の半導体装置。
【請求項４】
前記平面視で、前記ドレイン層における前記ソース層側の凹部が、前記ソース層における前記ドレイン層側の凸部に対向する位置にあり、前記ドレイン層における前記ソース層側の凸部が、前記ソース層における前記ドレイン層側の凹部に対向する位置にある請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ソース層における前記ドレイン層とは反対側の端部も前記平面視で湾曲しており、前記反対側の端部における凹部で前記ソース層に隣接した第２導電形のバックゲート層をさらに備えた請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスには高耐圧が求められる。また、パワーデバイスの性能指標の一つとして特性オン抵抗（オン抵抗×デバイス活性領域の面積）ＲｏｎＡがあり、このＲｏｎＡの低減も求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−７３３９号公報
【特許文献２】特開平８−２２２７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、チップサイズの増大を抑えつつ有効チャネル幅を拡張できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、基板と、前記基板上に設けられた第１導電形のドレイン層と、前記ドレイン層に対して離間して前記基板上に設けられ、前記ドレイン層側の端部が平面視で湾曲している第１導電形のソース層と、前記基板上における前記ソース層と前記ドレイン層との間に設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲している第２導電形のチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して設けられ、前記ソース層側の端部及び前記ドレイン層側の端部が前記平面視で湾曲しているゲート電極と、を備えている。前記ソース層は、前記平面視で前記ソース層と前記ドレイン層とを結ぶ第１の方向に対して直交する第２の方向に交互に繰り返された凸部と凹部を有し、前記ドレイン層における前記ソース層側の端部は前記平面視で前記凹部内に突き出ていない。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式平面図。
【図２】実施形態の半導体装置の模式断面図。
【図３】他の実施形態の半導体装置の模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をＮ形、第２導電形をＰ形として説明するが、第１導電形をＰ形、第２導電形をＮ形としてもよい。
【０００８】
また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
【０００９】
実施形態の半導体装置は、ＤＭＯＳ（Double diffusion Metal Oxide Semiconductor）トランジスタと、他のトランジスタやダイオード等の素子とが、同じ基板上に設けられて集積化された集積回路（例えばアナログパワー集積回路）を有する。ＤＭＯＳトランジスタは、例えばアナログパワー集積回路における高耐圧の出力回路に適用される。
【００１０】
図１は、実施形態の半導体装置におけるＤＭＯＳトランジスタ１の模式平面図である。
【００１１】
図１において、ドレイン層２１とソース層２２とを結ぶ方向は、チャネル長方向を表し、本明細書において第１の方向Ｘとする。第１の方向Ｘに対して直交する図１において縦方向を、第２の方向Ｙとする。
【００１２】
図２は、ＤＭＯＳトランジスタ１の模式断面図である。  
図２は、図１においてバックゲート層３２を含む部分の第１の方向Ｘに沿った断面に対応する。
【００１３】
ＤＭＯＳトランジスタ１は、Ｐ形のウェル層１４、Ｐ形のチャネル領域１５、Ｎ形のソース層２２、Ｐ形のバックゲート層３２、Ｎ形のドレイン層２１、Ｎ形のドリフト層３１、ゲート絶縁膜１６およびゲート電極１７を含む。
【００１４】
基板１１上にはＮ形の埋め込み層１２が設けられ、その埋め込み層１２上に、例えばエピタキシャル成長法によって形成されたＰ形の半導体層１３が設けられている。
【００１５】
その半導体層１３の表面に、ＤＭＯＳトランジスタ１が設けられている。埋め込み層１２によって、ＤＭＯＳトランジスタ１は、基板１１に対して電気的に分離され、基板１１を通じた他の混載素子との電気的接続が遮断されている。あるいは、ＳＯＩ（Silicon On Insulator）上にＤＭＯＳトランジスタ１を設けてもよい。
【００１６】
ドリフト層３１のＮ形不純物濃度は、ソース層２２及びドレイン層２１のＮ形不純物濃度よりも低い。バックゲート層３２のＰ形不純物濃度は、ウェル層１４及び半導体層１３のＰ形不純物濃度よりも高い。
【００１７】
ドレイン層２１とソース層２２とは、第１の方向Ｘに離間している。ドレイン層２１とソース層２２との間には、ドリフト層３１が設けられている。ドリフト層３１は、ドレイン層２１の下にも設けられている。
【００１８】
ドリフト層３１上には、例えばＳＴＩ（Shallow Trench Isolation）構造のフィールド絶縁膜１８が設けられている。あるいは、フィールド絶縁膜は、ＬＯＣＯＳ（local oxidation of silicon）構造であってもよい。
【００１９】
フィールド絶縁膜１８は、ドレイン層２１よりも深い。ドレイン層２１における第１の方向の端部は、フィールド絶縁膜１８に隣接している。
【００２０】
ドリフト層３１に対して第１の方向Ｘに離間してウェル層１４が設けられ、そのウェル層１４の表面に、ソース層２２及びバックゲート層３２が設けられている。ウェル層１４は、ソース層２２に隣接する表面領域を有し、その表面領域はチャネル領域１５として機能する。
【００２１】
チャネル領域１５とフィールド絶縁膜１８との間には、半導体層１３の一部およびドリフト層３１の一部が設けられている。チャネル領域１５におけるソース層２２側の端部はソース層２２に隣接し、その反対側の端部は半導体層１３に隣接している。あるいは、チャネル領域１５は、半導体層１３を介さずにドリフト層３１に隣接してもよい。
【００２２】
ソース層２２とフィールド絶縁膜１８との間の、チャネル領域１５上、半導体層１３上およびドリフト層３１上には、ゲート絶縁膜１６が設けられている。そのゲート絶縁膜１６上には、ゲート電極１７が設けられている。ゲート電極１７の一部は、フィールド絶縁膜１８上にも設けられている。
【００２３】
基板１１の上方からＤＭＯＳトランジスタ１を見た図１に示す平面視で、ソース層２２、ゲート電極１７およびゲート電極１７の下の電流パスであるチャネル領域１５が、第２の方向Ｙに延びつつ湾曲している。
【００２４】
ソース層２２における第１の方向Ｘの両端部、ゲート電極１７における第１の方向Ｘの両端部、チャネル領域１５における第１の方向Ｘの両端部、図２に示すゲート電極１７下のドリフト層３１の端部３１ａおよびフィールド絶縁膜１８の端部１８ａ、さらにゲート絶縁膜１６における第１の方向Ｘの両端部が、同じ曲線軌跡を描いて湾曲している。
【００２５】
ソース層２２におけるドレイン層２１側の端部には、ドレイン層２１側に突出した複数の凸部２３ａと、それぞれが凸部２３ａに対して第２の方向Ｙで隣接した複数の凹部２３ｂとが設けられている。それら凸部２３ａと凹部２３ｂとが、第２の方向Ｙに交互に周期的に繰り返されている。ドレイン層２１のソース層２２側の端部は、ソース層２２の凸部２３ａよりも図１の平面視で右方に離間して位置し、ソース層２２の凹部２３ｂ内に突き出ていない。
【００２６】
ソース層２２におけるドレイン層２１とは反対側の端部には、ドレイン層２１とは反対側に突出した複数の凸部２４ａと、それぞれが凸部２４ａに対して第２の方向Ｙで隣接した複数の凹部２４ｂとが設けられている。それら凸部２４ａと凹部２４ｂとが、第２の方向Ｙに交互に周期的に繰り返されている。
【００２７】
ソース層２２における一方の端部の凸部２３ａと他方の端部の凸部２４ａとは互い違いに第２の方向Ｙに繰り返され、一方の端部の凹部２３ｂと他方の端部の凹部２４ｂとは互い違いに第２の方向Ｙに繰り返されている。すなわち、一方の端部の凸部２３ａの突出方向の反対側に他方の端部の凹部２４ｂが位置し、他方の端部の凸部２４ａの突出方向の反対側に一方の端部の凹部２３ｂが位置している。
【００２８】
ゲート電極１７もソース層２２の湾曲軌跡に沿って湾曲している。すなわち、ゲート電極１７は、ソース層２２の一方の端部の凸部２３ａに第２の方向Ｙの位置を一致させてドレイン層２１側に突出した複数の凸部と、その凸部に第２の方向Ｙで隣接し、ソース層２２の一方の端部の凹部２３ｂに第２の方向Ｙの位置を一致させた凹部とを有する。
【００２９】
ゲート電極１７におけるソース層２２側の端部は、ソース層２２とチャネル領域１５との境界付近の上に位置している。そのゲート電極１７におけるソース層２２側の端部も、ソース層２２におけるドレイン層２１側の端部の湾曲軌跡に沿って湾曲している。
【００３０】
ソース層２２におけるドレイン層２１側の端部は、チャネル領域１５に隣接し、ソース層２２とチャネル領域１５との境界に一致する。そのソース層２２とチャネル領域１５との境界が、ソース層２２の湾曲軌跡に沿って湾曲している。
【００３１】
図１において破線で表される、チャネル領域１５におけるドレイン層２１側の端部も、ソース層２２の湾曲軌跡に沿って湾曲している。
【００３２】
バックゲート層３２は、ソース層２２におけるドレイン層２１とは反対側の湾曲している端部における凹部２４ｂで、ソース層２２に隣接している。すなわち、バックゲート層３２は、ソース層２２の凹部２４ｂの周期に合わせて、第２の方向Ｙに周期的に設けられている。
【００３３】
バックゲート層３２を、湾曲したソース層２２の凹部２４ｂに隣接させることで、バックゲート層３２のための無駄な面積増大を抑えつつ、バックゲート層３２を効率的にレイアウトすることができる。
【００３４】
ドレイン層２１上には図示しないドレイン電極が設けられ、ドレイン層２１はドレイン電極と電気的に接続される。ソース層２２上及びバックゲート層３２上には図示しないソース電極が設けられ、ソース層２２及びバックゲート層３２はソース電極と電気的に接続される。
【００３５】
相対的に高い電位をドレイン電極に、低い電位をソース電極に印加した状態で、ゲート電極１７に所望のゲート電圧が印加されると、ゲート電極１７下のチャネル領域１５及び半導体層１３の表面にＮ形の反転層が形成され、ソース層２２、反転層、ドリフト層３１およびドレイン層２１を通じて、ソース電極とドレイン電極間に電流が流れ、オン状態となる。チャネル領域１５の不純物濃度の制御により、しきい値電圧は調整される。
【００３６】
ソース層２２及びドレイン層２１よりもＮ形不純物濃度が低いドリフト層３１は、ゲートオフ時に空乏化し、耐圧を向上させる。要求される耐圧に応じて、ドリフト層３１のＮ形不純物濃度や、ドリフト長（第１の方向Ｘの長さ）を調整することで、所望の耐圧を実現できる。また、ドレイン側にフィールド絶縁膜１８を設けることで、高耐圧動作が可能となる。
【００３７】
また、アバランシェブレークダウンで発生した正孔はバックゲート層３２を介してソース電極へと排出される。これにより、アバランシェブレークダウンによる素子破壊を防ぐことができる。
【００３８】
以上説明した実施形態によれば、オン状態で電流が流れるパスであるチャネル領域１５が、チャネル長方向（第１の方向Ｘ）に対して直交する第２の方向Ｙに延びつつ湾曲している。このため、チャネル領域を第２の方向Ｙに対して平行にまっすぐに形成した構造と、第２の方向Ｙのデバイス活性領域サイズを同じとして比較した場合、湾曲したチャネル領域１５は有効チャネル幅を長くできる。湾曲したチャネル領域１５においては、第１の方向Ｘの端部が図１の平面視で描く曲線の長さが、有効チャネル幅に対応する。
【００３９】
例えば、湾曲したチャネル領域１５において第１の方向Ｘに対する端部曲線の傾斜角度が４５°である場合、第１の方向Ｘに対して直交する直線端部を有するチャネル領域に比べて、ルート２倍（約１．４倍）、有効チャネル幅を長くすることができる。
【００４０】
有効チャネル幅を拡張することで、特性オン抵抗（オン抵抗×デバイス活性領域の面積）ＲｏｎＡを低減できる。この結果、デバイス活性領域の面積、ひいてはチップサイズの縮小を図れる。
【００４１】
また、ＲｏｎＡを低減したＤＭＯＳを実現できることで、例えば微細ＣＭＯＳとＤＭＯＳとを混載（モノリシック化）した回路設計が容易になる。
【００４２】
ソース層２２が湾曲した実施形態の構造では、素子長が第２の方向Ｙで均一にはならない。ここで、素子長は、ソース層２２におけるドレイン層２１側の端部と、ドレイン層２１におけるソース層２２側の端部との間の、第１の方向Ｘに沿った長さを表す。
【００４３】
図１において、素子長Ｌ１は、ソース層２２におけるドレイン層２１側の端部の凹部２３ｂと、ドレイン層２１との間の長さを表す。素子長Ｌ２は、ソース層２２におけるドレイン層２１側の端部の凸２３ａと、ドレイン層２１との間の長さを表し、Ｌ１より短い。
【００４４】
ソース層２２とドレイン層２１との最短距離である素子長Ｌ２を、必要耐圧に応じて設計すると、素子長Ｌ１と素子長Ｌ２との差の分だけ、耐圧確保に必要な素子長より余分な素子長増大をまねく。
【００４５】
素子長の増大はオン抵抗の増大につながるが、表１を参照して以下に説明するように、素子長が増大する以上に有効チャネル幅が増大すれば、ＲｏｎＡの低減効果が得られる。
【００４６】
【表１】
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【００４７】
表１の素子長の欄における、Ａ列は、ソース層、チャネル領域およびゲート電極が第２の方向Ｙに対して平行にまっすぐに形成されたストレート構造における素子長（ソースドレイン間長さ）（μｍ）を表す。Ｂ列は、実施形態のように、ソース層、チャネル領域およびゲート電極が湾曲した構造における図１のＬ１に対応する素子長（μｍ）を表す。各行において、ストレート構造に対して湾曲構造の素子長を例えば１（μｍ）増大させており、Ｃ列にはその増加率として、（（Ｂ−Ａ）／Ａ）×１００（％）を表す。
【００４８】
また、表１の有効チャネル幅の欄における、Ｄ列は、上記ストレート構造における有効チャネル幅（チャネルの第２の方向Ｙの長さ）を表す。Ｅ列は、実施形態の湾曲構造における有効チャネル幅を表す。各行において、ストレート構造に対して湾曲構造の有効チャネル幅を例えば１．４倍にしており、Ｆ列にはその増加率として、（（Ｅ−Ｄ）／Ｄ）×１００（％）を表す。
【００４９】
Ｇ列は、（（Ｂ／Ａ）／（Ｅ／Ｄ）−１）×１００（％）で計算され、ストレート構造に対する湾曲構造の素子長増加率（Ｃ）と、ストレート構造に対する湾曲構造の有効チャネル幅増加率（Ｆ）とが等しい場合を０（％）とした、ＲｏｎＡ低減効果を表す。
【００５０】
表１の結果より、ストレート構造に対する湾曲構造の素子長増加率以上に、ストレート構造に対する湾曲構造の有効チャネル幅が増大すれば、ＲｏｎＡの低減効果が得られる。また、高耐圧デバイスになるほど素子長が長くなるので、高耐圧デバイスほど実施形態によるＲｏｎＡ低減効果が大きくなる。
【００５１】
また、図３に示すように、ドレイン層２１も湾曲させることで、第２の方向Ｙにおける素子長ばらつきを抑制することができる。
【００５２】
ドレイン層２１は、ソース層２２及びゲート電極１７の湾曲軌跡に沿って湾曲している。ドレイン層２１におけるソース層２２側の端部には、ソース層２２側に突出した凸部２５ａと、凸部２５ａに対して第２の方向Ｙで隣接した凹部２５ｂとが、第２の方向Ｙに交互に周期的に繰り返されている。
【００５３】
そして、図３に示す平面視で、ドレイン層２１におけるソース層２２側の凹部２５ｂが、ソース層２２におけるドレイン層２１側の凸部２３ａに対向する位置にあり、ドレイン層２１におけるソース層２２側の凸部２５ａが、ソース層２２におけるドレイン層２１側の凹部２３ｂに対向する位置にある。ドレイン層２１の凸部２５ａは、ソース層２２の凸部２３ａよりも図３の平面視で右方に離間して位置し、ソース層２２の凹部２３ｂ内に突き出ていない。
【００５４】
これにより、ソース層２２の凹部２３ａとドレイン層２１の凸部２５ａとの間の素子長Ｌ１と、ソース層２２の凸部２３ａとドレイン層２１の凹部２５ｂとの間の素子長Ｌ２とを同じにすることができる。したがって、第２の方向Ｙにおける素子長を均一にでき、第２の方向Ｙにおける素子特性のばらつきを抑制できる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１…ＤＭＯＳトランジスタ、１１…基板、１５…チャネル領域、１６…ゲート絶縁膜、１７…ゲート電極、１８…絶縁層、２１…ドレイン層、２２…ソース層、３１…ドリフト層、３２…バックゲート層
【図１】
2013197408.tif 000004
【図２】
2013197408.tif 000005
【図３】
2013197408.tif 000006