(57)【要約】【課題】プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことが可能な半導体集積回路を提供すること【解決手段】本発明にかかる半導体集積回路は、入出力端子Ｐ１を介して外部にデータを出力する出力バッファ２１と、外部から入出力端子Ｐ１を介してデータが入力される入力バッファ２２と、入出力端子Ｐ１と入力バッファ２２の入力との間の信号線上のノードＮ１と第１入力端子Ｔ１との間に設けられたスイッチ２６と、外部から第２入力端子Ｔ２に供給される第２基準電位とノードＮ１の電位とを比較して比較結果を出力する比較部２３と、入力バッファ２２から出力されるデータと比較部２３の比較結果との何れかを選択しテスト結果として出力する選択部５２と、を備える。【選択図】図１
2013076572.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子と、
前記入出力端子を介して外部にデータを出力する出力バッファと、
外部から前記入出力端子を介してデータが入力される入力バッファと、
外部から第１基準電位の供給される第１入力端子と、
外部から第２基準電位の供給される第２入力端子と、
前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、
前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、
前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路。
【請求項２】
前記第１スイッチに直列に設けられた第１抵抗素子をさらに備えた請求項１に記載の半導体集積回路。
【請求項３】
接地電圧の供給される第３入力端子と、
前記ノードと前記第３入力端子との間に設けられた第２スイッチと、
前記第２スイッチに直列に設けられた第２抵抗素子と、をさらに備えた請求項２に記載の半導体集積回路。
【請求項４】
前記出力バッファの出力をハイインピーダンス状態にするか否かを制御するイネーブル信号と、前記出力バッファに供給するためのテストデータと、を出力する制御部をさらに備えた請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
第１入出力端子と、
前記第１入出力端子を介して外部にデータを出力する第１出力バッファと、
外部から前記第１入出力端子を介してデータが入力される第１入力バッファと、
外部から第１基準電位の供給される第１入力端子と、
外部から第２基準電位の供給される第２入力端子と、
前記第１入出力端子と前記第１入力バッファの入力及び前記第１出力バッファの出力との間の信号線上の第１ノードと、前記第１入力端子と、の間に設けられた第１スイッチと、
前記第２基準電位と前記第１ノードの電位とを比較して比較結果を出力する第１比較部と、
前記第１入力バッファから出力されるデータと前記第１比較部の比較結果との何れかを選択し出力する第１選択部と、
第２入出力端子と、
前記第２入出力端子を介して外部にデータを出力する第２出力バッファと、
外部から前記第２入出力端子を介してデータが入力される第２入力バッファと、
前記第２入出力端子と前記第２入力バッファの入力及び前記第２出力バッファの出力との間の信号線上の第２ノードと、前記第１入力端子と、の間に設けられた第２スイッチと、
前記第２基準電位と前記第２ノードの電位とを比較して比較結果を出力する第２比較部と、
前記第２入力バッファから出力されるデータと前記第２比較部の比較結果との何れかを選択し出力する第２選択部と、を備えた半導体集積回路。
【請求項６】
前記第１及び前記第２選択部のそれぞれの出力結果に応じたテスト結果を出力するテスト結果出力回路をさらに備えた請求項５に記載の半導体集積回路。
【請求項７】
前記第１スイッチに直列に設けられた第１抵抗素子と、
前記第２スイッチに直列に設けられた第２抵抗素子と、をさらに備えた請求項５又は６に記載の半導体集積回路。
【請求項８】
接地電圧の供給される第３入力端子と、
前記第１ノードと前記第３入力端子との間に設けられた第３スイッチと、
前記第３スイッチに直列に設けられた第３抵抗素子と、
前記第２ノードと前記第３入力端子との間に設けられた第４スイッチと、
前記第４スイッチに直列に設けられた第４抵抗素子と、をさらに備えた請求項７に記載の半導体集積回路。
【請求項９】
前記第１及び前記第２出力バッファの出力をハイインピーダンス状態にするか否かを制御するイネーブル信号と、前記第１及び前記第２出力バッファに供給するためのテストデータと、をそれぞれ出力する制御部をさらに備えた請求項５〜８のいずれか一項に記載の半導体集積回路。
【請求項１０】
入出力端子と、
前記入出力端子を介して外部にデータを出力する出力バッファと、
外部から前記入出力端子を介してデータが入力される入力バッファと、
外部から第１基準電位の供給される第１入力端子と、
外部から第２基準電位の供給される第２入力端子と、
前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、
前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、
前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、
前記出力バッファにテストデータを供給し、
前記出力バッファから出力されるデータの電圧レベルと、前記第２基準電位と、を前記比較部により比較し、
前記比較部による比較結果を前記テスト結果として前記選択部から出力する、半導体集積回路のテスト方法。
【請求項１１】
前記第１スイッチをオンして前記第１基準電位を前記入力バッファに供給し、
前記入力バッファの出力結果を前記テスト結果として前記選択部からさらに出力する、請求項１０に記載の半導体集積回路のテスト方法。
【請求項１２】
前記第１スイッチをオンして前記第１基準電位を前記入力バッファに供給し、
前記入力バッファに供給された前記第１基準電位と、前記第２基準電位と、を前記比較部により比較し、
前記比較部による比較結果に基づき、前記第１又は前記第２基準電位のレベルを調整し、
前記入力バッファの出力結果を前記テスト結果として前記選択部からさらに出力する、請求項１０に記載の半導体集積回路のテスト方法。
【請求項１３】
前記出力バッファの出力はハイインピーダンス状態に制御されていることを特徴とする請求項１１又は１２に記載の半導体集積回路のテスト方法。
【請求項１４】
入出力端子と、
前記入出力端子を介して外部にデータを出力する出力バッファと、
外部から前記入出力端子を介してデータが入力される入力バッファと、
外部から第１基準電位の供給される第１入力端子と、
外部から第２基準電位の供給される第２入力端子と、
前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、
前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、
前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、
外部に設けられた外部出力バッファから出力されたデータを前記入出力端子に供給し、
前記入出力端子の電圧レベルと、前記第２基準電位と、を前記比較部により比較し、
前記比較部による比較結果を前記テスト結果として前記選択部から出力する、半導体集積回路のテスト方法。
【請求項１５】
前記第１スイッチをオンして前記第１基準電位を前記入出力端子に供給し、
前記入出力端子から外部に設けられた外部入力バッファに対して前記第１基準電位を供給する、請求項１４に記載の半導体集積回路のテスト方法。
【請求項１６】
前記第１スイッチをオンして前記第１基準電位を前記入出力端子に供給し、
前記入出力端子に供給された前記第１基準電位と、前記第２基準電位と、を前記比較部により比較し、
前記比較部による比較結果に基づき前記第１又は前記第２基準電位のレベルを調整し、
前記入出力端子から外部に設けられた外部入力バッファに対して前記第１基準電位を供給する、請求項１４に記載の半導体集積回路のテスト方法。
【請求項１７】
前記出力バッファの出力はハイインピーダンス状態に制御されていることを特徴とする請求項１５又は１６に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体製品の原価を低減するためには、１チップ当たりの検査コストを低減することが有効である。１チップ当たりの検査コストを低減する手法として、１回の製品検査にて多数のチップを同時に検査する多並列テストというテスト手法が在る。
【０００３】
多並列テストでは、同時に検査できるチップの数が多いほど１チップ当たりの検査コストは低減される。そのため、検査の際にプローブ針を接触させる検査ピン（外部端子）が少なくてよいチップ（半導体集積回路）が求められている。
【０００４】
関連する技術が特許文献１〜４に開示されている。
【０００５】
特許文献１に開示された半導体集積回路装置は、パッドに結合され信号を入力するための入力回路又はパッドに結合され信号を出力するための出力回路を含むＩＯセルと、ＩＯセルに含まれる回路に対応して設けられるバウンダリスキャンレジスタを含むテストセルと、を備える。なお、バウンダリスキャンレジスタは、バウンダリスキャンテスト時にシリアルにテストデータを転送することが可能である。この半導体集積回路装置は、テストモード指示信号に応答してテストセルのバウンダリスキャンレジスタをセット状態及びリセット状態の何れかの状態に設定してバウンダリスキャンレジスタの出力信号の論理値を所定値に設定するためのテスト制御回路をさらに備える。そして、バウンダリスキャンレジスタの出力信号にしたがってＩＯセルの動作状態が設定される。それにより、この半導体集積回路装置は、回路面積及び信号伝達遅延の増加をもたらすことなくＤＣテストを実行している。
【０００６】
特許文献２に開示された半導体集積回路は、第１及び第２の入力ピンと、第１及び第２の入力ピンからの信号を伝搬する第１及び第２の入力バッファと、第１の入力ピンと第１の入力バッファとの間に配設された第１のトランスファゲートと、第２の入力ピンと第２の入力バッファとの間に配設された第２のトランスファゲートと、を備える。この半導体集積回路は、第１の入力ピンと第２の入力バッファとの間に配設され、第１及び第２のトランスファゲートに対して排他的に導通・非導通が制御される第３のトランスファゲートをさらに備える。それにより、この半導体集積回路は、特定のごく少ないピンのみの接触にて入力特性の試験を行っている。
【０００７】
特許文献３に開示された半導体装置は、双方向端子と、定電流入力端子と、ＤＣ仕様電圧入力端子と、比較手段と、レジスタと、出力端子と、を備える。双方向端子には、送信回路の出力バッファと受信回路の入力バッファとが接続される。定電流入力端子には、出力バッファへ印加する定電流が入力される。ＤＣ仕様電圧入力端子には、入力バッファの入力電圧に対して規定されたＤＣ仕様電圧が入力される。比較手段は、定電流が印加されたときの出力バッファの出力電圧をＤＣ仕様電圧入力端子から入力されたＤＣ仕様電圧と比較する。レジスタは、比較手段から出力される比較結果を格納する。出力端子は、レジスタに格納された比較結果を出力する。それにより、この半導体装置は、ループバックテスト時のＡＣ特性を劣化させることなく、送信側回路の出力レベルのＤＣテストを行っている。
【０００８】
特許文献４に開示された半導体装置は、出力が外部端子に接続された出力バッファと、入力が外部端子に接続された入力バッファと、出力バッファの入力に接続された第１のレジスタと、入力バッファの出力に接続された第２のレジスタと、を備える。出力バッファの高電位側電源端子と低電位側電源端子との間には第１動作電源電圧が供給される。入力バッファの高電位側電源端子と低電位側電源端子との間には第２動作電源電圧が供給される。
【０００９】
第１のテストモードの場合、出力バッファは、第１動作電源電圧が第１の所定値に設定された状態で、第１のレジスタに設定された第１の検査設定値に応じた第１の出力信号レベルを外部端子に生成する。入力バッファは、第２動作電源電圧が第１の所定値よりも絶対値の大きな第２の所定値に設定された状態で、外部端子に生成された第１の出力信号レベルに応じた第１の検査結果値を第２のレジスタに格納する。
【００１０】
外部端子に生成された第１の出力信号レベルが第１の所定出力レベルに達する場合には、第２のレジスタに格納された第１の検査結果値は第１検査レベルとなる。外部端子に生成された第１の出力信号レベルが第１の所定出力レベルに達しない場合には、第２のレジスタに格納された第１の検査結果値は第１検査レベルと異なる第２検査レベルとなる。
【００１１】
特許文献４に開示された半導体装置は、上記の構成により、各入出力パッドにプローブを接触させることなく入出力バッファのレベルテストを行っている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−３１４７６５号公報
【特許文献２】特開２００１−２６７５０１号公報
【特許文献３】特開２０１０−０５４２８７号公報
【特許文献４】特開２００３−２０７５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示された半導体集積回路装置では、出力回路（出力バッファ）の出力信号の電圧レベルをアナログ的に測定する場合、プローブ針をパッドに接触させて外部にて測定する必要があった。また、この半導体集積回路装置では、入力回路（入力バッファ）の閾値電圧の検査のために当該入力回路に対して所望の電圧レベルのアナログ信号を供給する場合、プローブ針をパッドに接触させて外部から供給する必要があった。つまり、特許文献１に開示された半導体集積回路装置では、入力回路及び出力回路によって構成されたＩＯセルのＤＣテストを行う場合、各ＩＯセルに設けられたパッドに対してプローブ針を接触させる必要があるため、プローブ針を接触させるパッドの数を抑制できないという問題があった。
【００１４】
特許文献２に開示された半導体集積回路では、特定のごく少ないピンのみの接触にて入力バッファの入力特性の試験を行っているが、出力バッファの出力信号の電圧レベルをどのように測定するかについては何ら記載されていない。そのため、出力バッファの出力信号の電圧レベルをアナログ的に測定する場合、プローブ針をパッドに接触させて外部にて測定する必要があると考えられる。つまり、特許文献２に開示された半導体集積回路では、プローブ針を接触させるパッドの数を抑制できないという問題があった。
【００１５】
特許文献３に開示された半導体装置では、出力バッファの出力の電圧レベルを比較器にて比較しているが、入力バッファに対してアナログ信号をどのように供給するかについは何ら記載されていない。そのため、入力バッファの閾値電圧の検査のために当該入力バッファに対して所望の電圧レベルのアナログ信号を供給する場合、プローブ針をパッドに接触させて外部から供給する必要があると考えられる。つまり、特許文献３に開示された半導体装置では、プローブ針を接触させるパッドの数を抑制できないという問題があった。
【００１６】
このように、関連する技術では、プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことができないという問題があった。
【課題を解決するための手段】
【００１７】
本発明の一態様にかかる半導体集積回路は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第１基準電位の供給される第１入力端子と、外部から第２基準電位の供給される第２入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備える。
【００１８】
また、本発明の一態様にかかる半導体集積回路は、第１入出力端子と、前記第１入出力端子を介して外部にデータを出力する第１出力バッファと、外部から前記第１入出力端子を介してデータが入力される第１入力バッファと、外部から第１基準電位の供給される第１入力端子と、外部から第２基準電位の供給される第２入力端子と、前記第１入出力端子と前記第１入力バッファの入力及び前記第１出力バッファの出力との間の信号線上の第１ノードと、前記第１入力端子と、の間に設けられた第１スイッチと、前記第２基準電位と前記第１ノードの電位とを比較して比較結果を出力する第１比較部と、前記第１入力バッファから出力されるデータと前記第１比較部の比較結果との何れかを選択し出力する第１選択部と、第２入出力端子と、前記第２入出力端子を介して外部にデータを出力する第２出力バッファと、外部から前記第２入出力端子を介してデータが入力される第２入力バッファと、前記第２入出力端子と前記第２入力バッファの入力及び前記第２出力バッファの出力との間の信号線上の第２ノードと、前記第１入力端子と、の間に設けられた第２スイッチと、前記第２基準電位と前記第２ノードの電位とを比較して比較結果を出力する第２比較部と、前記第２入力バッファから出力されるデータと前記第２比較部の比較結果との何れかを選択し出力する第２選択部と、を備える。
【００１９】
本発明の一態様にかかる半導体集積回路のテスト方法は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第１基準電位の供給される第１入力端子と、外部から第２基準電位の供給される第２入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、前記出力バッファにテストデータを供給し、前記出力バッファから出力されるデータの電圧レベルと、前記第２基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する。
【００２０】
また、本発明の一態様にかかる半導体集積回路のテスト方法は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第１基準電位の供給される第１入力端子と、外部から第２基準電位の供給される第２入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第１入力端子と、の間に設けられた第１スイッチと、前記第２基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、外部に設けられた外部出力バッファから出力されたデータを前記入出力端子に供給し、前記入出力端子の電圧レベルと、前記第２基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する。
【００２１】
上述のような回路構成により、プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことができる。
【発明の効果】
【００２２】
本発明により、プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことが可能な半導体集積回路及びそのテスト方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１にかかる半導体集積回路の概要を示すブロック図である。
【図２】本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。
【図３】本発明の実施の形態１にかかる半導体集積回路のＤＣテスト環境を説明するための構成図である。
【図４】本発明の実施の形態１にかかる出力バッファのＤＣテスト方法を示すフローチャートである。
【図５Ａ】本発明の実施の形態１にかかる入力バッファのＤＣテスト方法を示すフローチャートである。
【図５Ｂ】本発明の実施の形態１にかかる入力バッファのＤＣテスト方法を示すフローチャートである。
【図６】本発明の実施の形態２にかかる半導体集積回路を示すブロック図である。
【図７】本発明の実施の形態３にかかる半導体装置を示す構成図である。
【図８】本発明の実施の形態３にかかる半導体装置を示すブロック図である。
【図９】本発明の実施の形態３にかかる出力バッファのＤＣテスト方法を示すフローチャートである。
【図１０Ａ】本発明の実施の形態３にかかる入力バッファのＤＣテスト方法を示すフローチャートである。
【図１０Ｂ】本発明の実施の形態３にかかる入力バッファのＤＣテスト方法を示すフローチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２５】
実施の形態１
図１は、本発明の実施の形態１にかかる半導体集積回路１の概要を示すブロック図である。本実施の形態１にかかる半導体集積回路１は、プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことができることを特徴とする。以下、具体的に説明する。
【００２６】
図１に示す半導体集積回路１は、入出力回路２と、テスト制御部５と、駆動回路４と、入出力端子Ｐ１と、入力端子（第１入力端子）Ｔ１と、入力端子（第２入力端子）Ｔ２と、出力端子Ｔ３と、を備える。入出力回路２は、出力バッファ２１と、入力バッファ２２と、比較部２３と、抵抗素子（第１抵抗素子）２４と、抵抗素子（第２抵抗素子）２５と、スイッチ（第１スイッチ）２６と、スイッチ（第２スイッチ）２７と、を有する。テスト制御部５は、出力データ制御部（制御部）５１と、選択部５２と、切替信号生成部５３と、を有する。なお、入出力端子Ｐ１、入力端子Ｔ１、入力端子Ｔ２及び出力端子Ｔ３は、何れも半導体集積回路１の外部端子である。
【００２７】
入出力回路２は、入出力端子Ｐ１に対して設けられる。具体的には、入出力回路２に設けられた出力バッファ２１の出力は入出力端子Ｐ１に接続される。入出力回路２に設けられた入力バッファ２２の入力は入出力端子Ｐ１に接続される。換言すると、入力バッファ２２の入力は、入出力端子Ｐ１と出力バッファ２１との間を接続する信号線上のノードＮ１に接続される。
【００２８】
出力バッファ２１は、出力データ制御部５１から出力されたイネーブル信号に基づいて出力状態が制御される。出力バッファ２１は、イネーブル信号がＬレベルの場合、出力をハイインピーダンス状態（ＨｉＺ）にし、イネーブル信号がＨレベルの場合、出力データ制御部５１から出力されたデータを駆動して出力する。例えば、入出力端子Ｐ１を介して半導体集積回路１の外部にデータを出力する場合、出力バッファ２１は、出力データ制御部５１から出力されたデータを駆動して入出力端子Ｐ１に対して出力する。
【００２９】
入力バッファ２２は、入出力端子Ｐ１と出力バッファ２１との間の信号線上のノードＮ１の電位を駆動して出力する。例えば、入出力端子Ｐ１を介して半導体集積回路１の外部からデータを取り込む場合、入力バッファ２２は、外部から入出力端子Ｐ１に供給されたデータを駆動して後段の受信回路（不図示）に対して出力する。入力バッファ２２から出力されたデータは、選択部５２の一方の入力端子にも入力される。
【００３０】
スイッチ２６は、入力端子Ｔ１と、ノードＮ１と、の間に設けられる。なお、スイッチ２６のオンオフはテスト制御部５によって制御される。また、抵抗素子２４は、スイッチ２６に直列に設けられる。例えば、スイッチ２６がオンの場合、外部から入力端子Ｔ１に供給される第１基準電位は、抵抗素子２４を介してノードＮ１に伝達される。一方、スイッチ２６がオフの場合、外部から入力端子Ｔ１に供給される第１基準電位は、抵抗素子２４を介してノードＮ１に伝達されない。
【００３１】
スイッチ２７は、接地電位の供給される接地電圧端子（第３入力端子）ＧＮＤと、ノードＮ１と、の間に設けられる。なお、スイッチ２７のオンオフはテスト制御部５によって制御される。また、抵抗素子２５は、スイッチ２７に直列に設けられる。例えば、スイッチ２７がオンの場合、接地電位は抵抗素子２５を介してノードＮ１に伝達される。一方、スイッチ２７がオフの場合、接地電位は抵抗素子２５を介してノードＮ１に伝達されない。
【００３２】
比較部２３は、ノードＮ１の電位と、外部から入力端子Ｔ２に供給される第２基準電位と、を比較して比較結果を出力する。比較部２３は、ノードＮ１の電位が第２基準電位以上である場合にＨレベルの比較結果を出力し、ノードＮ１の電位が第２基準電位より小さい場合にＬレベルの比較結果を出力する。この比較結果は選択部５２の他方の入力端子に入力される。
【００３３】
出力データ制御部５１は、出力バッファ２１に対してデータを出力する部である。入出力端子Ｐ１を介して半導体集積回路１の外部にデータを出力する場合、出力データ制御部５１は、Ｈレベルのイネーブル信号を出力バッファ２１に出力するとともに、前段の送信回路（不図示）から出力されたデータをそのまま出力バッファ２１に出力する。それにより、出力バッファ２１は、出力データ制御部５１から出力されたデータを駆動して入出力端子Ｐ１に対して出力する。
【００３４】
また、出力バッファ２１のＤＣテスト時では、出力データ制御部５１は、Ｈレベルのイネーブル信号を出力バッファ２１に出力するとともに、テストデータを出力バッファ２１に出力する。それにより、出力バッファ２１は、出力データ制御部５１から出力されたデータを駆動して入出力端子Ｐ１に対して出力する。
【００３５】
一方、入出力端子Ｐ１を介して半導体集積回路１の外部からデータを取り込む場合、即ち、入出力端子Ｐ１を介して半導体集積回路１の外部にデータを出力しない場合、出力データ制御部５１は、Ｌレベルのイネーブル信号を出力バッファ２１に出力する。それにより、出力バッファ２１の出力は出力データ制御部５１から出力されるデータに関わらずハイインピーダンス状態となる。
【００３６】
選択部５２は、入力バッファ２２から出力されたデータ及び比較部２３の比較結果のうち何れか一方を切替信号生成部５３からの切替信号に基づいて選択し出力する部である。選択部５２によって選択されたデータは、駆動回路４によって駆動された後、出力端子Ｔ３を介して半導体集積回路１の外部に出力される。なお、駆動回路４は設けられなくても良い。
【００３７】
なお、半導体集積回路１の複数の外部端子のうち、プローブ針を接触させる外部端子は入力端子Ｔ１、入力端子Ｔ２及び出力端子Ｔ３のみであり、入出力端子Ｐ１にプローブ針を接触させる必要はない。
【００３８】
図２は、本実施の形態にかかる半導体集積回路１の具体的な構成例を半導体集積回路１ａとして示すブロック図である。図２に示す半導体集積回路１ａは、ｎ（ｎは自然数）個の入出力回路を有する例である。なお、図２では、ｎ＝２である場合を例に説明する。
【００３９】
図２に示す半導体集積回路１ａは、入出力回路２と、入出力回路３と、テスト制御部５ａと、駆動回路４と、入出力端子（第１入出力端子）Ｐ１と、入出力端子（第２入出力回路）Ｐ２と、入力端子（第１入力端子）Ｔ１と、入力端子（第２入力端子）Ｔ２と、出力端子Ｔ３と、を備える。入出力回路２は、上記したように、出力バッファ（第１出力バッファ）２１と、入力バッファ（第１入力バッファ）２２と、比較部（第１比較部）２３と、抵抗素子（第１抵抗素子）２４と、抵抗素子（第３抵抗素子）２５と、スイッチ（第１スイッチ）２６と、スイッチ（第３スイッチ）２７と、を有する。入出力回路３は、出力バッファ（第２出力バッファ）３１と、入力バッファ（第２入力バッファ）３２と、比較部（第２比較部）３３と、抵抗素子（第２抵抗素子）３４と、抵抗素子（第４抵抗素子）３５と、スイッチ（第２スイッチ）３６と、スイッチ（第４スイッチ）３７と、を有する。なお、入出力端子Ｐ１、入出力端子Ｐ２、入力端子Ｔ１、入力端子Ｔ２及び出力端子Ｔ３は、何れも半導体集積回路１ａの外部端子である。
【００４０】
入出力回路３は、入出力端子Ｐ２に対して設けられる。具体的には、入出力回路３に設けられた出力バッファ３１の出力は入出力端子Ｐ２に接続される。入出力回路３に設けられた入力バッファ３２の入力は入出力端子Ｐ２に接続される。換言すると、入力バッファ３２の入力は、入出力端子Ｐ２と出力バッファ３１との間を接続する信号線上のノードＮ２（第２ノード）に接続される。なお、本実施の形態では、ノードＮ１を第１ノードとも称する。
【００４１】
なお、入出力回路３は、入出力回路２と同じ回路構成である。つまり、出力バッファ３１が出力バッファ２１に対応し、入力バッファ３２が入力バッファ２２に対応し、比較部３３が比較部２３に対応し、抵抗素子３４が抵抗素子２４に対応し、抵抗素子３５が抵抗素子２５に対応し、スイッチ３６がスイッチ２６に対応し、スイッチ３７がスイッチ２７に対応する。したがって、入出力回路３の詳細な回路構成については、その説明を省略する。
【００４２】
テスト制御部５ａは、出力データ制御部５１と、選択部（第１選択部）５２と、切替信号生成部５３とに加え、出力データ制御部５４と、選択部（第２選択部）５５と、切替信号生成部５６と、テスト結果出力部（テスト結果出力回路）５７と、をさらに有する。なお、出力データ制御部５４、選択部５５及び切替信号生成部５６は、入出力回路２に対して設けられた出力データ制御部５１、選択部５２及び切替信号生成部５３と同様の目的で、入出力回路３に対して設けられている。つまり、テスト制御部５ａは、入出力回路の数に応じた数の出力データ制御部、選択部及び切替信号生成部をそれぞれ有することとなる。
【００４３】
入出力回路３、出力データ制御部５４、選択部５５及び切替信号生成部５６の回路構成及び基本動作については、入出力回路２、出力データ制御部５１、選択部５２及び切替信号生成部５３の場合と同様であるため、その説明を省略する。
【００４４】
テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータ（出力結果）に基づいてテスト結果を出力する部である。テスト結果出力部５７は、論理和回路（以下、単に「ＯＲ回路」と称す）５７１と、論理積回路（以下、単に「ＡＮＤ回路」と称す）５７２と、セレクタ５７３と、を有する。
【００４５】
ＯＲ回路５７１は、選択部５２，５５からそれぞれ出力されたデータの論理和を出力する。ＡＮＤ回路５７２は、選択部５２，５５からそれぞれ出力されたデータの論理積を出力する。セレクタ５７３は、ＯＲ回路５７１の出力及びＡＮＤ回路５７２の出力の何れかを選択的にテスト結果として出力する。このテスト結果は、駆動回路４によって駆動された後、出力端子Ｔ３を介して半導体集積回路１ａの外部に出力される。なお、駆動回路４は設けられなくても良い。
【００４６】
図３は、図２に示す半導体集積回路１ａのＤＣテスト環境を説明するための構成図である。図３に示すように、半導体集積回路１ａには、ｎ個の入出力端子Ｐ１〜Ｐｎと、入力端子Ｔ１と、入力端子Ｔ２と、出力端子Ｔ３と、が外部端子として設けられている。なお、図３では、特にｎ＝２と限定しているわけではない。ここで、入力端子Ｔ１にプローブ針を接触することにより、外部からプローブ針を介して入力端子Ｔ１に第１基準電位が供給される。入力端子Ｔ２にプローブ針を接触することにより、外部からプローブ針を介して入力端子Ｔ２に第２基準電位が供給される。また、出力端子Ｔ３にプローブ針を接触することにより、出力端子Ｔ３からプローブ針を介して外部にテスト結果が出力される。一方、複数の入出力端子Ｐ１〜Ｐｎには何れもプローブ針は接触されない。なお、これら以外にも、通常動作とＤＣテストとのモードを切り替えるモード切替信号や、テストの種別を指定するテスト選択信号の供給される外部端子が設けられる場合がある。出力データ制御部５１、切替信号生成部５３は、外部からプローブ針を介して与えられるモード切替信号やテスト選択信号（不図示）に基づいて制御される。
【００４７】
次に、図２に示す半導体集積回路１ａの動作について、図４、図５Ａ及び図５Ｂを用いて説明する。図４は、入出力回路２，３に設けられた出力バッファ２１，３１のＤＣテスト方法を示すフローチャートである。図５Ａ及び図５Ｂは、入出力回路２，３に設けられた入力バッファ２２，３２のＤＣテスト方法を示すフローチャートである。
【００４８】
（出力バッファのＤＣテスト方法）
各出力バッファ２１，３１のＤＣテスト方法、即ち、各出力バッファ２１，３１の出力信号の電圧レベルが所望の範囲内であるか否かをテストする方法について、図４のフローチャートを用いて説明する。なお、本実施の形態では、入出力回路２，３のＤＣテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路２のＤＣテスト方法について説明する。
【００４９】
このテストでは、選択部５２は、切替信号生成部５３からの切替信号に基づき、比較部２３側の信号経路を選択しておく（Ｓ１０１）。それにより、選択部５２は、ノードＮ１の電位、即ち、出力バッファ２１の出力信号の電圧レベルと、外部から入力端子Ｔ２に供給される第２基準電位と、の比較結果を出力可能な状態となる。
【００５０】
まず、出力バッファ２１がＨレベルの出力信号として電圧レベルＶＯＨ以上の信号を出力しているか否かのテストを開始する（Ｓ１０２）。
【００５１】
まず、スイッチ２６をオフし、スイッチ２７をオンする（Ｓ１０３）。つまり、接地電圧端子ＧＮＤとノードＮ１とを抵抗素子２５を介して導通させる。また、出力データ制御部５１は、出力バッファ２１に対して、Ｈレベルのイネーブル信号及びＨレベルのテストデータを出力する（Ｓ１０３）。それにより、出力バッファ２１は、Ｈレベルのテストデータを駆動して出力する。また、入力端子Ｔ２には、電圧レベルＶＯＨの第２基準電位を外部から供給する（Ｓ１０３）。なお、電圧レベルＶＯＨとは、出力バッファ２１のＨレベルの出力信号として許容される当該出力信号の最低電圧レベルのことである。
【００５２】
比較部２３は、出力バッファ２１の出力信号の電圧レベルが第２基準電位（ＶＯＨ）以上である場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、出力バッファ２１の出力信号の電圧レベルが第２基準電位（ＶＯＨ）より低い場合、Ｌレベルの比較結果を出力する。
【００５３】
出力バッファ３１のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＡＮＤ回路５７２の出力信号を選択しテスト結果として出力する（Ｓ１０３）。換言すると、テスト結果出力部５７は、選択部５２,５５からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００５４】
例えば、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ１０４のＮＯ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３のうち少なくとも一つがＬレベルの比較結果を出力していることになる。この場合、対応する入出力回路に設けられた出力バッファの出力信号の電圧レベルが第２基準電位（ＶＯＨ）より低いため、半導体集積回路１ａに不良があると判断される（Ｓ１０５）。
【００５５】
一方、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ１０４のＹＥＳ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３は何れもＨレベルの比較結果を出力していることになる。この場合、入出力回路２，３にそれぞれ設けられた出力バッファ２１，３１の出力信号の電圧レベルが何れも第２基準電位（ＶＯＨ）以上であるため、半導体集積回路１ａに不良がないと判断される（Ｓ１０６）。その後、次のテストに進む。
【００５６】
次に、出力バッファ２１がＬレベルの出力信号として電圧レベルＶＯＬ以下の信号を出力しているか否かのテストを開始する（Ｓ１０７）。
【００５７】
まず、スイッチ２６をオンし、スイッチ２７をオフする（Ｓ１０８）。つまり、第１基準電位の供給される入力端子Ｔ１とノードＮ１とを抵抗素子２４を介して導通させる。なお、入力端子Ｔ１には、出力バッファ２１の駆動電圧と同じ電圧レベルの第１基準電位を供給する（Ｓ１０８）。また、出力データ制御部５１は、出力バッファ２１に対して、Ｈレベルのイネーブル信号及びＬレベルのテストデータを出力する（Ｓ１０８）。それにより、出力バッファ２１は、Ｌレベルのテストデータを駆動して出力する。また、入力端子Ｔ２には、電圧レベルＶＯＬの第２基準電位を外部から供給する（Ｓ１０８）。なお、電圧レベルＶＯＬとは、出力バッファ２１のＬレベルの出力信号として許容される当該出力信号の最高電圧レベルのことである。
【００５８】
比較部２３は、出力バッファ２１の出力信号の電圧レベルが第２基準電位（ＶＯＬ）より高い場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、出力バッファ２１の出力信号の電圧レベルが第２基準電位（ＶＯＬ）以下である場合、Ｌレベルの比較結果を出力する。
【００５９】
出力バッファ３１のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＯＲ回路５７１の出力信号を選択しテスト結果として出力する（Ｓ１０８）。換言すると、テスト結果出力部５７は、選択部５２,５５からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００６０】
例えば、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ１０９のＮＯ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３のうち少なくとも一つがＨレベルの比較結果を出力していることになる。この場合、対応する入出力回路に設けられた出力バッファの出力信号の電圧レベルが第２基準電位（ＶＯＬ）より高いため、半導体集積回路１ａに不良があると判断される（Ｓ１１０）。
【００６１】
一方、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ１０９のＹＥＳ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３は何れもＬレベルの比較結果を出力していることになる。この場合、入出力回路２，３にそれぞれ設けられた出力バッファ２１，３１の出力信号の電圧レベルが何れも第２基準電位（ＶＯＬ）以下であるため、半導体集積回路１ａに不良がないと判断される（Ｓ１１１）。その結果、各出力バッファに問題が無いと判断され、各出力バッファのＤＣテストが終了する（Ｓ１１２）。
【００６２】
（入力バッファのＤＣテスト方法）
次に、各入力バッファのＤＣテスト方法、即ち、各入力バッファの閾値電圧が所望の範囲内であるか否かをテストする方法について、図５Ａ及び図５Ｂのフローチャートを用いて説明する。なお、本実施の形態では、入出力回路２，３のＤＣテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路２のテスト方法について説明する。
【００６３】
このテストでは、スイッチ２６をオンし、スイッチ２７をオフしておく（Ｓ２０１）。つまり、第１基準電位の供給される入力端子Ｔ１とノードＮ１とを抵抗素子２４を介して導通させる。また、出力データ制御部５１は、出力バッファ２１に対してＬレベルのイネーブル信号を出力しておく（Ｓ２０１）。それにより、出力バッファ２１の出力はハイインピーダンス状態となる。
【００６４】
まず、入力バッファ２２が電圧レベルＶＩＨ以上の入力信号をＨレベルであると判定するか否かのテストを開始する（Ｓ２０２）。
【００６５】
選択部５２は、切替信号生成部５３からの切替信号に基づき、比較部２３側の信号経路を選択する（Ｓ２０３）。それにより、選択部５２は、ノードＮ１の電位、即ち、入力バッファ２２の入力信号の電圧レベルと、外部から入力端子Ｔ２に供給される第２基準電位と、の比較結果を出力可能な状態となる。
【００６６】
次に、入力端子Ｔ１には、入力バッファ２２に与える入力信号として電圧レベルＶＩＨの第１基準電位を外部から供給する（Ｓ２０４）。また、入力端子Ｔ２には、電圧レベルＶＩＨの第２基準電位を外部から供給する（Ｓ２０４）。なお、電圧レベルＶＩＨとは、入力バッファ２２のＨレベルの入力信号として保証されるべき当該入力信号の最低電圧レベルのことである。
【００６７】
比較部２３は、入力バッファ２２の入力信号の電圧レベルが第２基準電位（ＶＩＨ）以上である場合、Ｈレベルの比較結果を出力する。この結果は、入力バッファ２２に与えられる入力信号の電圧レベルが、保証されるべきＨレベルの入力電圧を確保していることを意味する。一方、比較部２３は、入力バッファ２２の入力信号の電圧レベルが第２基準電位（ＶＩＨ）より低い場合、Ｌレベルの比較結果を出力する。すなわち、入力バッファ２２に与えられる入力信号の電圧レベルが、保証されるべきＨレベルの入力電圧を満たしていないことを示す。
【００６８】
入力バッファ３２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＡＮＤ回路５７２の出力信号を選択しテスト結果として出力する（Ｓ２０４）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００６９】
例えば、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ２０５のＮＯ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３のうち少なくとも一つがＬレベルの比較結果を出力していることになる。そのため、入力端子Ｔ１から各入力バッファに入力される入力信号の電圧レベルは、少なくとも一つの入力バッファにおいては、第２基準電位（ＶＩＨ）より低く所望の電圧レベルを確保できておらず、テスト条件としては適していないと判断できる。
【００７０】
この場合、一つ目の方法として、外部から入力端子Ｔ２に供給する第２基準電位の電圧レベル（ＶＩＨ）を低下させる（Ｓ２０６）。そして、再び入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＬレベルのテスト結果が出力された場合には、Ｈレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第２基準電位（ＶＩＨ）が低下するため、テスト条件としては厳しくなる。
【００７１】
二つ目の方法として、外部から入力端子Ｔ１に供給する第１基準電位の電圧レベルを上昇させる（Ｓ２０６）。そして、再び入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＬレベルのテスト結果が出力された場合には、Ｈレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第２基準電位（ＶＩＨ）以上まで上昇するため、テスト条件としては一つ目の方法よりも緩和される。
【００７２】
テスト結果出力部５７からＨレベルのテスト結果が出力されると（Ｓ２０５のＹＥＳ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３は何れもＨレベルの比較結果を出力していることになる。そのため、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２の入力信号の電圧レベルは、何れも第２基準電位（ＶＩＨ）程度となり所望の電圧レベルを示していると判断できる。
【００７３】
各入力バッファ２２，３２に与えられる入力信号の電圧レベルの確認及び調整の後、選択部５２は、切替信号生成部５３からの切替信号に基づき、入力バッファ２２側の信号経路を選択する（Ｓ２０７）。それにより、選択部５２は、入力バッファ２２の出力信号を選択し出力する。
【００７４】
入力バッファ３２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＡＮＤ回路５７２の出力信号を選択しテスト結果として出力する（Ｓ２０８）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２の出力信号が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００７５】
例えば、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ２０８のＮＯ）、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２のうち少なくとも一つがＬレベルの信号を出力していることになる。この場合、対応する入出力回路に設けられた入力バッファは電圧レベルＶＩＨの入力信号をＬレベルと判定してしまっているため、半導体集積回路１ａに不良があると判断される（Ｓ２０９）。
【００７６】
一方、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ２０８のＹＥＳ）、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２は何れもＨレベルの信号を出力していることになる。この場合、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２は電圧レベルＶＩＨの入力信号をいずれもＨレベルと判定しているため、半導体集積回路１ａに不良がないと判断される（Ｓ２１０）。その後、次のテストに進む。
【００７７】
次に、入力バッファ２２が電圧レベルＶＩＬ以下の入力信号をＬレベルであると判定するか否かのテストを開始する（Ｓ２１１）。
【００７８】
まず、選択部５２は、切替信号生成部５３からの切替信号に基づき、比較部２３側の信号経路を選択する（Ｓ２１２）。それにより、選択部５２は、ノードＮ１の電位、即ち、入力バッファ２２の入力信号の電圧レベルと、外部から入力端子Ｔ２に供給される第２基準電位と、の比較結果を出力可能な状態となる。
【００７９】
次に、入力端子Ｔ１には、入力バッファ２２に与える入力信号として電圧レベルＶＩＬの第１基準電位を外部から供給する（Ｓ２１３）。また、入力端子Ｔ２には、電圧レベルＶＩＬの第２基準電位を外部から供給する（Ｓ２１３）。なお、電圧レベルＶＩＬとは、入力バッファ２２のＬレベルの入力信号として保証されるべき当該入力信号の最高電圧レベルのことである。
【００８０】
比較部２３は、入力バッファ２２の入力信号の電圧レベルが第２基準電位（ＶＩＬ）より高い場合、Ｈレベルの比較結果を出力する。すなわち、入力バッファ２２に与えられる入力信号の電圧レベルが、保証されるべきＬレベルの入力電圧を確保しており、テスト条件を満たすことを示す。一方、比較部２３は、入力バッファ２２の入力信号の電圧レベルが第２基準電位（ＶＩＬ）以下である場合、Ｌレベルの比較結果を出力する。すなわち、入力バッファ２２に与えられる入力信号の電圧レベルが、保証されるべきＬレベルの入力電圧を満たしていないことを示す。
【００８１】
入力バッファ３２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＯＲ回路５７１の出力信号を選択しテスト結果として出力する（Ｓ２１３）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００８２】
例えば、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ２１４のＮＯ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３のうち少なくとも一つがＨレベルの比較結果を出力していることになる。そのため、入力端子Ｔ１から各入力バッファに入力される入力信号の電圧レベルは、少なくとも一つの入力バッファにおいて第２基準電位（ＶＩＬ）より高く所望の電圧レベルを確保できておらず、テスト条件としては適していないと判断できる。
【００８３】
この場合、一つ目の方法として、外部から入力端子Ｔ２に供給する第２基準電位の電圧レベル（ＶＩＬ）を上昇させる（Ｓ２１５）。そして、再び入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＨレベルのテスト結果が出力された場合には、Ｌレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第２基準電位（ＶＩＬ）が上昇するため、テスト条件としては厳しくなる。
【００８４】
二つ目の方法として、外部から入力端子Ｔ１に供給する第１基準電位の電圧レベルを低下させる（Ｓ２１５）。そして、再び入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＨレベルのテスト結果が出力された場合には、Ｌレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第２基準電位（ＶＩＬ）以下まで低下するため、テスト条件としては一つ目の方法よりも緩和される。
【００８５】
テスト結果出力部５７からＬレベルのテスト結果が出力されると（Ｓ２１４のＹＥＳ）、入出力回路２，３にそれぞれ設けられた比較部２３，３３は何れもＬレベルの比較結果を出力していることになる。そのため、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２の入力信号の電圧レベルは、何れも第２基準電位（ＶＩＬ）程度となり所望の電圧レベルを示していると判断できる。
【００８６】
各入力バッファ２２，３２の入力信号の電圧レベルの確認及び調整の後、選択部５２は、切替信号生成部５３からの切替信号に基づき、入力バッファ２２側の信号経路を選択する（Ｓ２１６）。それにより、選択部５２は、入力バッファ２２の出力信号を選択し出力する。
【００８７】
入力バッファ３２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＯＲ回路５７１の出力信号を選択しテスト結果として出力する（Ｓ２１７）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理和をテスト結果として出力する（Ｓ２１７）。それにより、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２の出力信号が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタすることが可能になる。
【００８８】
例えば、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ２１７のＮＯ）、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２のうち少なくとも一つがＨレベルの信号を出力していることになる。この場合、対応する入出力回路に設けられた入力バッファは電圧レベルＶＩＬの入力信号をＨレベルと判定してしまっているため、半導体集積回路１ａに不良があると判断される（Ｓ２１８）。
【００８９】
一方、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ２１７のＹＥＳ）、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２は何れもＬレベルの信号を出力していることになる。この場合、入出力回路２，３にそれぞれ設けられた入力バッファ２２，３２が電圧レベルＶＩＬの入力信号をいずれもＬレベルと判定しているため、半導体集積回路１ａに不良がないと判断される（Ｓ２１９）。その結果、各入力バッファに問題が無いと判断され、各入力バッファのＤＣテストが終了する（Ｓ２２０）。
【００９０】
このように、本実施の形態にかかる半導体集積回路は、各入出力回路に対して設けられた入出力端子にプローブ針を接触させる必要が無いため、プローブ針を接触させる外部端子の数を抑制してＤＣテストを行うことができる。
【００９１】
また、本実施の形態にかかる半導体集積回路では、特許文献２の場合と異なり、通常動作時に使用される信号経路上にトランスファゲート等のテスト用回路は設けられていない。換言すると、本実施の形態にかかる半導体集積回路では、比較部２３等のテスト用回路は通常動作時に使用される信号経路とは異なる信号経路上に設けられている。そのため、本実施の形態にかかる半導体集積回路は、通常動作時にテスト用回路の影響による伝搬遅延や入出力レベルの変動を受け難い。
【００９２】
また、本実施の形態にかかる半導体集積回路は、特許文献１及び特許文献４の場合と異なり、バウンダリスキャンレジスタを用いてＤＣテストを行う必要はない。例えば、本実施の形態にかかる半導体集積回路は、組み合わせ回路であるテスト結果出力部５７を用いて複数の入出力回路のテスト結果の論理積又は論理和を出力している。そのため、本実施の形態にかかる半導体集積回路は、関連する技術の場合よりも短いテスト時間で各入出力回路のテスト結果をモニタすることが可能である。
【００９３】
また、本実施の形態にかかる半導体集積回路は、第１及び第２基準電位を調整可能であるため、精度の高いＤＣテストを最適なテスト環境で実施することが可能である。
【００９４】
実施の形態２
図６は、本発明の実施の形態２にかかる半導体集積回路１ｂを示すブロック図である。図６に示す半導体集積回路１ｂは、図２に示す半導体集積回路１ａと比較して、各入出力回路の構成が異なる。
【００９５】
図６に示す半導体集積回路１ｂは、入出力回路２ｂと、入出力回路３ｂと、テスト制御部５ａと同じ構成のテスト制御部５ｂと、駆動回路４と、入出力端子Ｐ１と、入出力端子Ｐ２と、入力端子Ｔ１と、入力端子Ｔ２と、出力端子Ｔ３と、を備える。
【００９６】
入出力回路２ｂは、入出力回路２と比較して、スイッチ２７及び抵抗素子２５を有しない。入出力回路２ｂのその他の回路構成については、入出力回路２の場合と同様であるため、その説明を省略する。
【００９７】
入出力回路３ｂは、入出力回路３と比較して、スイッチ３７及び抵抗素子３５を有しない。入出力回路３ｂのその他の回路構成については、入出力回路３の場合と同様であるため、その説明を省略する。
【００９８】
図６に示す半導体集積回路１ｂの場合、出力バッファ２１がＨレベルの出力信号として電圧レベルＶＯＨ以上の信号を出力しているか否かのテストを行う場合、スイッチ２６をオンする。つまり、入力端子Ｔ１とノードＮ１とを抵抗素子２４を介して導通させる。また、入力端子Ｔ１には、接地電圧レベルの第１基準電位を外部から供給する。それにより、図６に示す半導体集積回路１ｂは、図２に示す半導体集積回路１ａにおいてスイッチ２６をオフしスイッチ２７をオンする場合と同等の効果を奏することができる。ただし、この場合、出力バッファ２１のＨレベルの出力信号をテストする場合と、出力バッファ２１のＬレベルの出力信号をテストする場合とで、それぞれ独自の抵抗値の抵抗素子を用いることはできず、共通の抵抗素子２４を用いる必要がある点に留意する。
【００９９】
なお、入出力回路３ｂを含む他の入出力回路に対しても同様の制御がなされる。
【０１００】
このように、本実施の形態にかかる半導体集積回路１ｂは、実施の形態１にかかる半導体集積回路１ａと同等の効果を奏することができる。
【０１０１】
また、本実施の形態にかかる半導体集積回路１ｂは、実施の形態１にかかる半導体集積回路１ａよりも抵抗素子及びスイッチの数を低減することができるため、回路規模の増大をさらに抑制することができる。
【０１０２】
実施の形態３
図７は、本発明の実施の形態３にかかる半導体装置１００を示す構成図である。図７に示す半導体装置１００は、本発明が適用された半導体集積回路１０１と、本発明が適用されていない半導体集積回路１０２と、を搭載してＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）化したものである。図７に示す半導体装置１００は、本発明が適用された半導体集積回路１０１を用いて、パッケージ封入後にプローブ針を接触さすることができない半導体集積回路１０２の入出力端子のＤＣテストを行うことができることを特徴とする。なお、本実施の形態では、半導体集積回路１０１が図２に示す半導体集積回路１ａと同様の回路構成である場合を例に説明するが、これに限られない。例えば、半導体集積回路１０１は図６に示す半導体集積回路１ｂと同様の回路構成であっても良い。
【０１０３】
図７に示すように、半導体装置１００には、半導体集積回路１０１及び半導体集積回路１０２が搭載されるとともに、外部との接続点として複数のリードフレーム１０３が外周に沿って配置されている。
【０１０４】
複数のリードフレーム１０３は、ボンディングワイヤ１０４を介して、半導体集積回路１０１の複数の外部端子又は半導体集積回路１０２の複数の外部端子に接続される。ここで、複数のリードフレーム１０３の一部は、ボンディングワイヤ１０４を介して、半導体集積回路１０１の入力端子Ｔ１、入力端子Ｔ２及び出力端子Ｔ３にも接続されている。なお、プローブ針を半導体集積回路１０１，１０２の何れかの外部端子に接触させるとは、プローブ針を半導体装置１００の対応するリードフレーム１０３に接触させることと等価であるものとする。
【０１０５】
また、半導体集積回路１０１の他の複数の外部端子である入出力端子Ｐ１〜Ｐｍ（ｍは自然数）は、チップ間ボンディングワイヤ（以下、単にボンディングワイヤと称す）１０５を介して、半導体集積回路１０２の他の複数の外部端子である入出力端子Ｐａ１〜Ｐａｍにそれぞれ接続されている。
【０１０６】
半導体集積回路１０１の入出力端子Ｐ１〜Ｐｍ及び半導体集積回路１０２の入出力端子Ｐａ１〜Ｐａｍは、リードフレーム１０３に接続されないため、パッケージ封入後は、これら入出力端子にプローブ針を接触させることができない。このような場合でも、本発明が適用された半導体集積回路１０１は、入出力端子Ｐ１〜Ｐｍにプローブ針を接触させることなく対応する入出力回路のＤＣテストを行うことが可能である。一方、本発明が適用されていない半導体集積回路１０２は、単体では、入出力端子Ｐａ１〜Ｐａｍにプローブ針を接触できなければ対応する入出力回路のＤＣテストを行うことができない。しかしながら、本実施の形態にかかる半導体装置１００は、半導体集積回路１０１の機能を用いて、半導体集積回路１０２に設けられたこれら入出力回路のＤＣテストを行うことを可能にしている。以下、詳細に説明する。
【０１０７】
図８は、図７に示す半導体装置１００の一部の具体的構成を示すブロック図である。なお、図８では、ｍ＝２である場合を例に説明する。図８に示すように、半導体集積回路１０１の入出力端子Ｐ１は、ボンディングワイヤ１０５を介して、半導体集積回路１０２の入出力端子Ｐａ１に接続されている。半導体集積回路１０１の入出力端子Ｐ２は、ボンディングワイヤ１０５を介して、半導体集積回路１０２の入出力端子Ｐａ２に接続されている。
【０１０８】
半導体集積回路１０１の回路構成については、図２に示す半導体集積回路１ａと同様であるため、その説明を省略する。
【０１０９】
半導体集積回路１０２は、入出力回路６，７と、入出力回路６，７を制御する制御部８と、を少なくとも備える。入出力回路６は、出力バッファ６１と、入力バッファ６２と、を有する。入出力回路７は、出力バッファ７１と、入力バッファ７２と、を有する。
【０１１０】
入出力回路６は、半導体集積回路１０２の外部端子の一つである入出力端子Ｐａ１に対して設けられる。具体的には、入出力回路６に設けられた出力バッファ６１の出力は入出力端子Ｐａ１に接続される。入出力回路６に設けられた入力バッファの入力は入出力端子Ｐａ１に接続される。出力バッファ６１は、制御部８から出力されたイネーブル信号に基づいて出力状態が制御される。出力バッファ６１は、イネーブル信号がＬレベルの場合、出力をハイインピーダンス状態（ＨｉＺ）にし、イネーブル信号がＨレベルの場合、制御部８から出力されたデータを駆動して入出力端子Ｐａ１に対して出力する。入力バッファ６２は、入出力端子Ｐ１の電位を駆動して制御部８に対して出力する。
【０１１１】
入出力回路７は、半導体集積回路１０２の外部端子の一つである入出力端子Ｐａ２に対して設けられる。なお、入出力回路７は、入出力回路６と同じ回路構成である。つまり、出力バッファ７１が出力バッファ６１に対応し、入力バッファ７２が入力バッファ６２に対応する。したがって、入出力回路７の回路構成については、その説明を省略する。
【０１１２】
制御部８は、出力バッファ６１，７１に対してイネーブル信号及びテストデータを出力可能であって、入力バッファ６２，７２の出力信号を取り込みテスト結果として外部に出力可能であれば良い。
【０１１３】
次に、図８に示す半導体装置１００の動作について、図９、図１０Ａ及び図１０Ｂを用いて説明する。図９は、半導体集積回路１０２の各出力バッファ６１，７１のＤＣテスト方法を示すフローチャートである。図１０Ａ及び図１０Ｂは、半導体集積回路１０２の入力バッファ６２，７２のＤＣテスト方法を示すフローチャートである。
【０１１４】
（出力バッファのＤＣテスト方法）
各出力バッファ６１，７１のＤＣテスト方法、即ち、各出力バッファ６１，７１の出力信号の電圧レベルが所望の範囲内であるか否かをテストする方法について、図９のフローチャートを用いて説明する。なお、本実施の形態では、入出力回路６，７のＤＣテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路６のＤＣテスト方法について説明する。
【０１１５】
このテストでは、出力データ制御部５１は、出力バッファ２１に対してＬレベルのイネーブル信号を出力しておく（Ｓ３０１）。それにより、出力バッファ２１の出力はハイインピーダンス状態となる。また、選択部５２は、切替信号生成部５３からの切替信号に基づき、比較部２３側の信号経路を選択しておく（Ｓ３０１）。それにより、選択部５２は、ノードＮ１の電位、即ち、入出力端子Ｐ１の電位と、外部から入力端子Ｔ２に供給される第２基準電位と、の比較結果を出力可能な状態となる。ここで、入出力端子Ｐ１は、ボンディングワイヤ１０５を介して、半導体集積回路１０２の入出力端子Ｐａ１に接続されている。したがって、選択部５２は、入出力端子Ｐａ１の電位と、第２基準電位と、の比較結果を出力可能な状態となっている。
【０１１６】
まず、半導体集積回路１０２に設けられた出力バッファ６１がＨレベルの出力信号として電圧レベルＶＯＨ以上の信号を出力しているか否かのテストを開始する（Ｓ３０２）。
【０１１７】
まず、スイッチ２６をオフし、スイッチ２７をオンする（Ｓ３０３）。つまり、接地電圧端子ＧＮＤとノードＮ１とを抵抗素子２５を介して導通させる。また、入力端子Ｔ２には、電圧レベルＶＯＨの第２基準電位を外部から供給する（Ｓ３０３）。なお、電圧レベルＶＯＨとは、出力バッファ６１のＨレベルの出力信号として許容される当該出力信号の最低電圧レベルのことである。
【０１１８】
比較部２３は、出力バッファ６１の出力信号の電圧レベルが第２基準電位（ＶＯＨ）以上である場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、出力バッファ６１の出力信号の電圧レベルが第２基準電位（ＶＯＨ）より低い場合、Ｌレベルの比較結果を出力する。
【０１１９】
出力バッファ７１のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＡＮＤ回路５７２の出力信号を選択しテスト結果として出力する（Ｓ３０３）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３（より具体的には出力端子Ｔ３に接続されたリードフレーム１０３）にてモニタすることが可能になる。
【０１２０】
次に、半導体集積回路１０２において、制御部８は、出力バッファ６１，７１に対して、Ｈレベルのイネーブル信号及びＨレベルのテストデータを出力する（Ｓ３０４）。それにより、出力バッファ６１，７１は、それぞれＨレベルのテストデータを駆動して出力する。
【０１２１】
例えば、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ３０５のＮＯ）、比較部２３，３３のうち少なくとも一つがＬレベルの比較結果を出力していることになる。この場合、半導体集積回路１０２に設けられた出力バッファ６１，７１の何れかの出力信号の電圧レベルが第２基準電位（ＶＯＨ）より低いため、半導体集積回路１０２に不良があると判断される（Ｓ３０６）。
【０１２２】
一方、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ３０５のＹＥＳ）、比較部２３，３３は何れもＨレベルの比較結果を出力していることになる。この場合、半導体集積回路１０２に設けられた出力バッファ６１，７１の出力信号の電圧レベルが何れも第２基準電位（ＶＯＨ）以上であるため、半導体集積回路１０２に不良がないと判断される（Ｓ３０７）。この場合、次のテストに進む。
【０１２３】
次に、出力バッファ６１がＬレベルの出力信号として電圧レベルＶＯＬ以下の信号を出力しているか否かのテストを開始する（Ｓ３０８）。
【０１２４】
まず、スイッチ２６をオンし、スイッチ２７をオフする（Ｓ３０９）。つまり、第１基準電位の供給される入力端子Ｔ１とノードＮ１とを抵抗素子２４を介して導通させる。なお、入力端子Ｔ１には、出力バッファ６１の駆動電圧と同じ電圧レベルの第１基準電位を外部から供給する（Ｓ３０９）。また、入力端子Ｔ２には、電圧レベルＶＯＬの第２基準電位を外部から供給する（Ｓ３０９）。なお、電圧レベルＶＯＬとは、出力バッファ６１のＬレベルの出力信号として許容される当該出力信号の最高電圧レベルのことである。
【０１２５】
比較部２３は、出力バッファ６１の出力信号の電圧レベルが第２基準電位（ＶＯＬ）より高い場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、出力バッファ６１の出力信号の電圧レベルが第２基準電位（ＶＯＬ）以下である場合、Ｌレベルの比較結果を出力する。
【０１２６】
出力バッファ７１のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＯＲ回路５７１の出力信号を選択しテスト結果として出力する（Ｓ３０９）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３（より具体的には出力端子Ｔ３に接続されたリードフレーム１０３）にてモニタすることが可能になる。
【０１２７】
次に、半導体集積回路１０２において、制御部８は、出力バッファ６１，７１に対して、Ｈレベルのイネーブル信号及びＬレベルのテストデータを出力する（Ｓ３１０）。それにより、出力バッファ６１，７１は、それぞれＬレベルのテストデータを駆動して出力する。
【０１２８】
例えば、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ３１１のＮＯ）、比較部２３，３３のうち少なくとも一つがＨレベルの比較結果を出力していることになる。この場合、半導体集積回路１０２に設けられた出力バッファ６１，７１の何れかの出力信号の電圧レベルが第２基準電位（ＶＯＬ）より高いため、半導体集積回路１０２に不良があると判断される（Ｓ３１２）。
【０１２９】
一方、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ３１１のＹＥＳ）、比較部２３，３３は何れもＬレベルの比較結果を出力していることになる。この場合、半導体集積回路１０２に設けられた出力バッファ６１，７１の出力信号の電圧レベルが何れも第２基準電位（ＶＯＬ）以下であるため、半導体集積回路１０２に不良がないと判断される（Ｓ３１３）。その結果、出力バッファ６１，７１に問題が無いと判断され、出力バッファ６１，７１のＤＣテストが終了する（Ｓ３１４）。
【０１３０】
（入力バッファのＤＣテスト方法）
次に、各入力バッファ６２，７２のＤＣテスト方法、即ち、各入力バッファ６２，７２の閾値電圧が所望の範囲内であるか否かをテストする方法について、図１０Ａ及び図１０Ｂのフローチャートを用いて説明する。なお、本実施の形態では、入出力回路６，７のＤＣテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路６のテスト方法について説明する。
【０１３１】
このテストでは、スイッチ２６をオンし、スイッチ２７をオフしておく（Ｓ４０１）。つまり、第１基準電位の供給される入力端子Ｔ１とノードＮ１とを抵抗素子２４を介して導通させる。また、出力データ制御部５１は、出力バッファ２１に対してＬレベルのイネーブル信号を出力しておく（Ｓ４０１）。それにより、出力バッファ２１の出力はハイインピーダンス状態となる。
【０１３２】
また、選択部５２は、切替信号生成部５３からの切替信号に基づき、比較部２３側の信号経路を選択しておく（Ｓ４０１）。それにより、選択部５２は、ノードＮ１の電位、即ち、入出力端子Ｐ１の電位と、外部から入力端子Ｔ２に供給される第２基準電位と、の比較結果を出力可能な状態となる。ここで、入出力端子Ｐ１は、ボンディングワイヤ１０５を介して、半導体集積回路１０２の入出力端子Ｐａ１に接続されている。したがって、選択部５２は、入出力端子Ｐａ１の電位と、第２基準電位と、の比較結果を出力可能な状態となっている。
【０１３３】
また、半導体集積回路１０２において、制御部８は、出力バッファ６１，７１に対してＬレベルのイネーブル信号を出力しておく（Ｓ４０２）。それにより、出力バッファ６１，７１の出力は何れもハイインピーダンス状態となる。
【０１３４】
まず、入力バッファ６２が電圧レベルＶＩＨ以上の入力信号をＨレベルであると判定するか否かのテストを開始する（Ｓ４０３）。
【０１３５】
入力端子Ｔ１には、電圧レベルＶＩＨの第１基準電位を外部から供給する（Ｓ４０４）。また、入力端子Ｔ２には、電圧レベルＶＩＨの第２基準電位を外部から供給する（Ｓ４０４）。なお、電圧レベルＶＩＨとは、入力バッファ６２のＨレベルの入力信号として許容される当該入力信号の最低電圧レベルのことである。
【０１３６】
比較部２３は、入力バッファ６２の入力信号の電圧レベルが第２基準電位（ＶＩＨ）以上である場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、入力バッファ６２の入力信号の電圧レベルが第２基準電位（ＶＩＨ）より低い場合、Ｌレベルの比較結果を出力する。
【０１３７】
入力バッファ７２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＡＮＤ回路５７２の出力信号を選択しテスト結果として出力する（Ｓ４０４）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３（より具体的には出力端子Ｔ３に接続されたリードフレーム１０３）にてモニタすることが可能になる。
【０１３８】
例えば、テスト結果出力部５７からＬレベルのテスト結果が出力された場合（Ｓ４０５のＮＯ）、比較部２３，３３のうち少なくとも一つがＬレベルの比較結果を出力していることになる。そのため、半導体集積回路１０２に設けられた入力バッファ６２，７２の何れかの入力信号の電圧レベルは、第２基準電位（ＶＩＨ）より低く所望の電圧レベルでないと判断できる。
【０１３９】
この場合、一つ目の方法として、外部から入力端子Ｔ２に供給する第２基準電位の電圧レベル（ＶＩＨ）を低下させる（Ｓ４０６）。そして、再び、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＬレベルのテスト結果が出力された場合には、Ｈレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第２基準電位（ＶＩＨ）が低下するため、テスト条件としては厳しくなる。
【０１４０】
二つ目の方法として、外部から入力端子Ｔ１に供給する第１基準電位の電圧レベルを上昇させる（Ｓ４０６）。そして、再び、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＨレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＬレベルのテスト結果が出力された場合には、Ｈレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第２基準電位（ＶＩＨ）以上まで上昇するため、テスト条件としては一つ目の方法よりも緩和される。
【０１４１】
テスト結果出力部５７からＨレベルのテスト結果が出力されると（Ｓ４０５のＹＥＳ）、比較部２３，３３が何れもＨレベルのテスト結果を出力していることになる。そのため、半導体集積回路１０２に設けられた入力バッファ６２，７２の入力信号の電圧レベルは、何れも第２基準電位（ＶＩＨ）程度となり所望の電圧レベルを示していると判断できる。
【０１４２】
各入力バッファ６２，７２の入力信号の電圧レベルの確認及び調整の後、半導体集積回路１０２に設けられた制御部８は、入力バッファ６２，７２の出力信号を取り込み、テスト結果として外部に出力する。
【０１４３】
例えば、入力バッファ６２，７２のうち少なくとも一つがＬレベルの信号を出力している場合（Ｓ４０７のＮＯ）、対応する入力バッファは電圧レベルＶＩＨの入力信号をＬレベルと判定してしまっているため、半導体集積回路１０２に不良があると判断される（Ｓ４０８）。
【０１４４】
一方、入力バッファ６２，７２が何れもＨレベルの信号を出力している場合（Ｓ４０７のＹＥＳ）、入力バッファ６２，７２は電圧レベルＶＩＨの入力信号を何れもＨレベルと判定しているため、半導体集積回路１０２に不良がないと判断される（Ｓ４０９）。その後、次のテストに進む。
【０１４５】
次に、入力バッファ６２が電圧レベルＶＩＬ以下の入力信号をＬレベルであると判定するか否かのテストを開始する（Ｓ４１０）。
【０１４６】
入力端子Ｔ１には、電圧レベルＶＩＬの第１基準電位を外部から供給する（Ｓ４１１）。また、入力端子Ｔ２には、電圧レベルＶＩＬの第２基準電位を外部から供給する（Ｓ４１１）。なお、電圧レベルＶＩＬとは、入力バッファ６２のＬレベルの入力信号として許容される当該入力信号の最高電圧レベルのことである。
【０１４７】
比較部２３は、入力バッファ６２の入力信号の電圧レベルが第２基準電位（ＶＩＬ）より高い場合、Ｈレベルの比較結果を出力する。一方、比較部２３は、入力バッファ６２の入力信号の電圧レベルが第２基準電位（ＶＩＨ）以下である場合、Ｌレベルの比較結果を出力する。
【０１４８】
入力バッファ７２のテストのために入出力回路３に対しても同様の制御がなされる。そして、テスト結果出力部５７は、ＯＲ回路５７１の出力信号を選択しテスト結果として出力する（Ｓ４１１）。換言すると、テスト結果出力部５７は、選択部５２，５５からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３（より具体的には出力端子Ｔ３に接続されたリードフレーム１０３）にてモニタすることが可能になる。
【０１４９】
例えば、テスト結果出力部５７からＨレベルのテスト結果が出力された場合（Ｓ４１２のＮＯ）、比較部２３，３３のうち少なくとも一つがＨレベルの比較結果を出力していることになる。そのため、半導体集積回路１０２に設けられた入力バッファ６２，７２の何れかの入力信号の電圧レベルは、第２基準電位（ＶＩＬ）より高く所望の電圧レベルでないと判断できる。
【０１５０】
この場合、一つ目の方法として、外部から入力端子Ｔ２に供給する第２基準電位の電圧レベル（ＶＩＬ）を上昇させる（Ｓ４１３）。そして、再び、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＨレベルのテスト結果が出力された場合には、Ｌレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第２基準電位（ＶＩＬ）が上昇するため、テスト条件としては厳しくなる。
【０１５１】
二つ目の方法として、外部から入力端子Ｔ１に供給する第１基準電位の電圧レベルを低下させる（Ｓ４１３）。そして、再び、入出力回路２，３にそれぞれ設けられた比較部２３，３３の比較結果が何れもＬレベルであるか否かを、出力端子Ｔ３にてモニタする。テスト結果出力部５７からＨレベルのテスト結果が出力された場合には、Ｌレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第２基準電位（ＶＩＬ）以下まで低下するため、テスト条件としては一つ目の方法よりも緩和される。
【０１５２】
テスト結果出力部５７からＬレベルのテスト結果が出力されると（Ｓ４１２のＹＥＳ）、比較部２３，３３が何れもＬレベルのテスト結果を出力していることになる。そのため、半導体集積回路１０２に設けられた入力バッファ６２，７２の入力信号の電圧レベルは、何れも第２基準電位（ＶＩＬ）程度となり所望の電圧レベルを示していると判断できる。
【０１５３】
各入力バッファ６２，７２の入力信号の電圧レベルの確認及び調整の後、半導体集積回路１０２に設けられた制御部８は、入力バッファ６２，７２の出力信号を取り込み、テスト結果として外部に出力する。
【０１５４】
例えば、入力バッファ６２，７２のうち少なくとも一つがＨレベルの信号を出力している場合（Ｓ４１４のＮＯ）、対応する入力バッファは電圧レベルＶＩＬの入力信号をＨレベルと判定してしまっているため、半導体集積回路１０２に不良があると判断される（Ｓ４１５）。
【０１５５】
一方、入力バッファ６２，７２が何れもＬレベルの信号を出力している場合（Ｓ４１４のＹＥＳ）、入力バッファ６２，７２は電圧レベルＶＩＬの入力信号を何れもＬレベルと判定しているため、半導体集積回路１０２に不良がないと判断される（Ｓ４１６）。その結果、入力バッファ６２，７２に問題が無いと判断され、入力バッファ６２，７２のＤＣテストが終了する（Ｓ２２０）。
【０１５６】
なお、半導体集積回路１０１に設けられた入出力回路２，３のＤＣテストは、半導体集積回路１０２に設けられた出力バッファ６１，７１の出力をハイインピーダンス状態にして、実施の形態１の場合と同様の手順で実施される。
【０１５７】
このように、本実施の形態にかかる半導体集積回路１０１は、同じ半導体装置に搭載された他の半導体集積回路１０２のＤＣテストを行うことができる。より具体的には、本実施の形態にかかる半導体集積回路１０１は、他の半導体集積回路１０２がチップ間接続によりプローブ針を接触させることのできない入出力端子を有する場合でも、当該入出力端子に対して設けられた入出力回路のＤＣテストを行うことができる。
【０１５８】
また、本実施の形態にかかる半導体集積回路１０１は、同じ半導体装置に搭載された他の半導体集積回路１０２とのチップ間接続によりプローブ針を接触させることができない入出力端子を自己に有する場合でも、当該入出力端子に対して設けられた入出力回路のＤＣテストを行うことができる。
【０１５９】
なお、本発明は上記実施の形態１〜３に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態１〜３では、出力バッファ、入力バッファの順にＤＣテストが実施された場合を例に説明したが、これに限られない。当然ながら、入力バッファ、出力バッファの順にＤＣテストが実施されても良い。
【０１６０】
また、上記実施の形態１〜３では、入出力端子に対して本発明が適用された場合を例に説明したが、これに限られず、入力専用端子や出力専用回路に対して本発明が適用されても良い。
【０１６１】
また、上記実施の形態１〜３では、各入出力回路の出力結果に応じたテスト結果を出力するテスト結果出力部５７が設けられた場合を例に説明したが、これに限られない。テスト結果出力部５７に代えて、複数のバウンダリスキャンレジスタが設けられた構成に適宜変更可能である。これら複数のバウンダリスキャンレジスタは、複数の入出力回路の出力結果を取り込んでシリアルにテスト結果を出力する。この場合、テスト時間が長くなるが、故障している入出力回路を特定することが可能である。もっとも、実施の形態１〜３の構成でも、一部の入出力回路のテスト結果をマスクすることにより、故障している入出力回路を特定することは可能である。
【０１６２】
また、上記実施の形態１〜３では、各入出力回路がプルアップ用抵抗素子（例えば、入出力回路２における抵抗素子２４）及びプルダウン用抵抗素子（例えば、入出力回路２における抵抗素子２５）を有する場合を例に説明したが、これに限られない。各入出力回路はこれら抵抗素子を有しない構成に適宜変更可能である。この場合、各出力バッファのＤＣテストでは、対応するスイッチ（例えば、入出力回路２におけるスイッチ２６，２７）をオフにし、かつ対応するテスト結果出力部をマスク（例えば、論理和判定の場合はＯＲ入力をＬレベル固定入力）しておく必要がある。
【０１６３】
なお、特許文献４に開示された半導体装置では、出力バッファの出力信号の電圧レベルは、入力バッファによって判定される。入力バッファの閾値電圧は、出力バッファによって判定される。そのため、この半導体装置は、入力バッファのバラツキ誤差及び出力バッファのバラツキ誤差の両方の影響を受けるため、精度の高いＤＣテストを行うことができないという問題がある。一方、上記実施の形態にかかる半導体集積回路では、このような問題は生じない。
【０１６４】
さらに、特許文献４に開示された半導体装置では、配線を低抵抗にする必要のある電源ライン及び接地ラインを２系統引き回す必要があるため、回路規模が増大するという問題がある。一方、上記実施の形態にかかる半導体集積回路では、電源ライン及び接地ラインを２系統引き回す必要がないため、このような問題は生じない。また、入力端子Ｔ１に流れる電流量及び入力端子Ｔ２に流れる電流量はいずれも微量であるため、対応する配線を低抵抗にする必要性は低い。つまり、上記実施の形態に係る半導体集積回路は、特許文献４の場合と比較して、回路規模の増大を抑制することができる。
【符号の説明】
【０１６５】
１，１ａ，１ｂ  半導体集積回路
２，２ｂ  入出力回路
３，３ｂ  入出力回路
４  駆動回路
５，５ａ，５ｂ  テスト制御部
６  入出力回路
６１  出力バッファ
６２  入力バッファ
７１  出力バッファ
７２  入力バッファ
８  制御部
２１  出力バッファ
２２  入力バッファ
２３  比較部
２４，２５  抵抗素子
２６，２７  スイッチ
３１  出力バッファ
３２  入力バッファ
３３  比較部
３４，３５  抵抗素子
３６，３７  スイッチ
５１  出力データ制御部
５２  選択部
５３  切替信号生成部
５４  出力データ制御部
５５  選択部
５６  切替信号生成部
５７  テスト結果出力部
１００  半導体装置
１０１，１０２  半導体集積回路
１０３  リードフレーム
１０４  ボンディングワイヤ
１０５  チップ間ボンディングワイヤ
５７１  論理和回路
５７２  論理積回路
５７３  セレクタ
Ｐ１〜Ｐｎ  入出力端子
Ｐａ１〜Ｐｍ  入出力端子
Ｔ１，Ｔ２  入力端子
Ｔ３  出力端子
Ｎ１，Ｎ２  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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