(57)【要約】【課題】本発明は、半導体チップを構成する第１及び第２のバンプ電極の頂部の位置のバラツキを抑制することで、第１のバンプ電極と他の基板（例えば、半導体チップや配線基板）とをフリップチップ接合した際の電気的接続信頼性を向上させることの可能な半導体チップ及び半導体装置を提供することを課題とする。【解決手段】基板３５と、基板３５の一面３５ａに配置された電極パッド３６と、電極パッド３６を露出するように、基板３５の一面３５ａに設けられた絶縁膜３７と、電極パッド３６上に設けられた第１のバンプ電極４１と、絶縁膜３７上に設けられた第２のバンプ電極４２と、を有し、第２のバンプ電極４２が第１のバンプ電極４１よりも小さい径で構成されている。【選択図】図３
2013110151.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一面に配置された電極パッドと、
前記電極パッドを露出するように、前記基板の一面に設けられた絶縁膜と、
前記電極パッド上に設けられた第１のバンプ電極と、
前記絶縁膜上に設けられた第２のバンプ電極と、
を有する半導体チップであって、
前記第２のバンプ電極は、前記第１のバンプ電極よりも小さい径で構成されることを特徴とする半導体チップ。
【請求項２】
前記第１及び第２のバンプ電極は、上面側にそれぞれはんだ層を有しており、
前記第１のバンプ電極を構成する前記はんだ層である第１のはんだ層は、前記第２のバンプ電極を構成する前記はんだ層である第２のはんだ層よりもはんだ量が多いことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記第１及び第２のはんだ層は、表面張力により溶融された状態において円弧状の凸形状とされており、
前記円弧状の凸形状とされた前記第１のはんだ層の頂部は、前記円弧状の凸形状とされた前記第２のはんだ層の頂部と略同じ高さに配置されることを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記第１のバンプ電極は、前記電極パッド上に設けられ、かつ前記第１のはんだ層が配置される第１のはんだ形成面を有する第１のバンプ電極本体を含み、
前記第１のバンプ電極は、前記絶縁膜上に設けられ、かつ前記第２のはんだ層が配置される第２のはんだ形成面を有する第２のバンプ電極本体を含み、
前記第２のバンプ電極本体の径は、前記第１のバンプ電極本体の径よりも小さいことを特徴とする請求項２または３記載の半導体チップ。
【請求項５】
前記第１のバンプ電極は、ファンクションバンプであり、
前記第２のバンプ電極は、サポートバンプであることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体チップ。
【請求項６】
前記基板の一面の反対側に位置する前記基板の他の面に、前記電極パッドと対向するように配置された第１の裏面バンプと、
前記基板の他面に、前記第２のバンプ電極と対向するように配置された第２の裏面バンプと、
前記基板を貫通し、一端が前記電極パッドと接続され、他端が前記第１の裏面バンプと接続された貫通電極と、
を有することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体チップ。
【請求項７】
請求項２ないし６のうち、いずれか１項記載の半導体チップと、
前記第１のはんだ層により、前記第１のバンプ電極と接続される第１の接続パッド、及び前記第２のはんだ層により、前記第２のバンプ電極と接続される第２の接続パッドを有する配線基板と、
を含むことを特徴とする半導体装置。
【請求項８】
複数の請求項６記載の半導体チップと、
前記第１のはんだ層により、前記第１のバンプ電極と接続される第１の接続パッド、及び前記第２のはんだ層により、前記第２のバンプ電極と接続される第２の接続パッドを有する配線基板と、
を含み、
複数の前記半導体チップは、前記配線基板上に積み重ねて実装されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、回路基板の上面に形成した回路電極と、半導体チップの回路電極と対向する位置に形成したバンプとの間に、これらを電気的かつ機械的に接合せしめる接合材を介設した半導体装置において、半導体チップの下面には、回路基板の回路電極非形成の部位と対向する位置に、ダミーバンプを形成した半導体装置が開示されている。
【０００３】
また、特許文献１のように、半導体チップにダミーバンプを設ける場合、半導体チップのチップサイズに影響しないよう、ダミーバンプ用の電極パッドを設けずに、半導体チップ上に形成されたパッシベーション膜（絶縁膜）上にダミーバンプを配置する構成が検討されている。
【０００４】
また、特許文献２には、半導体チップの基体をなす半導体基板上の内部配線を覆う表面保護膜の平坦化工程を行った後、バンプを形成することで、機能バンプ（ファンクションバンプ）の高さとダミーバンプの高さを均一化する半導体チップの製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１９５９００号公報
【特許文献２】特開２０００−２４３７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ダミーバンプ用の電極パッドを設けずに、半導体チップ上に形成されたパッシベーション膜（絶縁膜）上にダミーバンプを配置した場合、電極パッド上に形成されるファンクションバンプとパッシベーション膜上に形成されるダミーバンプとの高さが、パッシベーション膜の厚さ分バラツク恐れがあった。
【０００７】
また、ファンクションバンプとダミーバンプとの間の高さのバラツキによって、ファンクションバンプと配線基板とを接合するはんだにくびれが生じるため、良好に接合させることが困難となり、電気的接続信頼性が低下してしまうという問題があった。
【０００８】
また、特許文献２に記載の半導体チップの製造方法では、新たに表面保護膜を平坦化する工程が必要となるため、半導体チップのコストアップにつながってしまう。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、基板と、前記基板の一面に配置された電極パッドと、前記電極パッドを露出するように、前記基板の一面に設けられた絶縁膜と、前記電極パッド上に設けられた第１のバンプ電極と、前記絶縁膜上に設けられた第２のバンプ電極と、を有する半導体チップであって、前記第２のバンプ電極は、前記第１のバンプ電極よりも小さい径で構成されることを特徴とする半導体チップが提供される。
【発明の効果】
【００１０】
本発明の半導体チップによれば、絶縁膜上に設けられた第２のバンプ電極の径を、電極パッド上に設けられた第１のバンプ電極の径よりも小さく構成することで、第１のバンプ電極を構成するはんだ層のはんだ量よりも第２のバンプ電極を構成するはんだ層のはんだ量が少なくなる。
【００１１】
このため、第１及び第２のはんだ層を溶融させた際、第１のバンプ電極を構成し、かつ円弧状の凸形状とされたはんだ層の厚さ（高さ）よりも第２のバンプ電極を構成し、かつ円弧状の凸形状とされたはんだ層の厚さ（高さ）を薄く（低く）することが可能となる。
【００１２】
これにより、第２のバンプ電極単体の高さが、第１のバンプ電極単体の高さよりも低くなるため、第２のバンプ電極を構成するはんだ層の頂部（第２のバンプ電極の頂部）と、電極パッド上に配置された第１のバンプ電極を構成するはんだ層の頂部（第１のバンプ電極の頂部）とを略同じ高さにすることが可能となる。
【００１３】
したがって、絶縁膜の厚さ（形成位置）に起因する第１及び第２のバンプ電極の頂部の位置のバラツキを低減することが可能になると共に、第１及び第２のバンプ電極の頂部の位置を略同じ高さにすることが可能となる。
【００１４】
また、第１及び第２のバンプ電極の頂部の位置のバラツキが低減されることにより、第１のバンプ電極を構成するはんだ層にくびれやボイド等が発生することを抑制可能となるので、第１のバンプ電極と他の基板（例えば、半導体チップや配線基板）とをフリップチップ接合した際の電気的接続信頼性を向上させることができる。
【００１５】
さらに、絶縁膜を平坦化する必要がないため、絶縁膜を平坦化する工程を行う必要がない。よって、半導体チップのコストアップを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施の形態に係る半導体装置の断面図である。
【図２】配線基板に実装される前の半導体チップの平面図（図１に示す半導体チップを上下反転させた状態での平面図）である。
【図３】図２に示す半導体チップのＡ−Ａ線方向の断面図である。
【図４】図３に示す半導体チップのうち、領域Ｂに対応する部分を拡大した断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、図４に示す半導体チップの切断面に対応する図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、図４に示す半導体チップの切断面に対応する図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、図４に示す半導体チップの切断面に対応する図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、図４に示す半導体チップの切断面に対応する図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、図４に示す半導体チップの切断面に対応する図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、図４に示す半導体チップの切断面に対応する図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、図４に示す半導体チップの切断面に対応する図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、図４に示す半導体チップの切断面に対応する図である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、図１に示す半導体装置の切断面に対応する図である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、図１に示す半導体装置の切断面に対応する図である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、図１に示す半導体装置の切断面に対応する図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）であり、図１に示す半導体装置の切断面に対応する図である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）であり、図１に示す半導体装置の切断面に対応する図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図１９】第２の実施の形態の半導体装置を構成する半導体チップのうち、最下層に配置される半導体チップの断面図である。
【図２０】他の半導体チップの平面図である。
【図２１】図２０に示す他の半導体チップのＥ−Ｅ線方向の断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体チップ及び半導体装置の寸法関係とは異なる場合がある。
【００１８】
（第１の実施の形態）
図１は、本発明の第１実施の形態に係る半導体装置の断面図である。
図１を参照するに、第１の実施の形態の半導体装置１０は、配線基板１１と、外部接続端子１２と、半導体チップ１４と、第１の封止樹脂１５と、第２の封止樹脂１６と、を有する。
【００１９】
配線基板１１は、基板本体２１と、第１の接続パッド２２と、第２の接続パッド２３と、第１のソルダーレジスト２５と、外部接続用パッド２６と、第２のソルダーレジスト２７と、配線パターン２９と、を有する。
基板本体２１は、板状とされており、平坦な面とされた一面２１ａ及び他面２１ｂを有する。基板本体２１としては、例えば、厚さが０．２ｍｍのガラスエポキシ基板を用いることができる。
【００２０】
第１の接続パッド２２は、半導体チップ１４を構成する第１のバンプ電極４１と接続されるパッドである。第１の接続パッド２２は、第１のバンプ電極４１と対向し、かつ第１のバンプ電極４１が接続される搭載面２２ａを有する。
第１の接続パッド２２は、基板本体２１の一面２１ａの中央部に設けられている。第１の接続パッド２２は、Ｘ方向と直交するＹ方向（図２参照）に対して列状（第１の実施の形態の場合、２列）に配置されている。
なお、図示してはいないが、第１の接続パッド２２は、基板本体２１の一面２１ａの外周部にも設けられている。
【００２１】
第２の接続パッド２３は、半導体チップ１４の外周部に配置された第２のバンプ電極４２と対向するように、基板本体２１の一面２１ａの外周部に設けられている。第２の接続パッド２３は、第２のバンプ電極４２と対向し、かつ第２のバンプ電極４２が接続される搭載面２３ａを有する。
【００２２】
第１のソルダーレジスト２５は、第１及び第２の接続パッド２２，２３を露出するように、基板本体２１の一面２１ａに設けられている。第１のソルダーレジスト２５は、第１及び第２の接続パッド２２，２３を露出する開口部を有する。
外部接続用パッド２６は、基板本体２１の他面２１ｂ（基板本体２１の一面２１ａの反対側に位置する面）に設けられている。
【００２３】
第２のソルダーレジスト２７は、外部接続用パッド２６を露出するように、基板本体２１の他面２１ｂに設けられている。第２のソルダーレジスト２７は、外部接続用パッド２６を露出する開口部を有する。
【００２４】
配線パターン２９は、基板本体２１に内設されている。配線パターン２９は、一方の端が第１の接続パッド２２と接続されており、他方の端が外部接続用パッド２６と接続されている。これにより、配線パターン２９は、第１の接続パッド２２と外部接続用パッド２６とを電気的に接続している。
【００２５】
外部接続端子１２は、外部接続用パッド２６に設けられている。外部接続端子１２は、外部接続用パッド２６を介して、第１の接続パッド２２と電気的に接続されている。外部接続端子１２としては、例えば、はんだボールを用いることができる。
【００２６】
図２は、配線基板に実装される前のはんだ層が溶融された半導体チップの平面図（図１に示す半導体チップを上下反転させた状態ではんだ層を溶融させたときの平面図）であり、図３は、図２に示す半導体チップのＡ−Ａ線方向の断面図である。また、図４は、図３に示す半導体チップのうち、領域Ｂに対応する部分を拡大した断面図である。
【００２７】
図１及び図３を参照するに、半導体チップ１４は、基板３５と、電極パッド３６と、絶縁膜３７と、第１のバンプ電極４１と、第２のバンプ電極４２と、を有する。
基板３５は、基板本体４５と、回路素子層４６と、を有する。基板本体４５は、矩形とされており、例えば、半導体基板を用いることができる。回路素子層４６は、基板本体４５の一面４５ａに設けられている。回路素子層４６は、トランジスタ（図示せず）や所定の回路（例えば、記憶回路等）を有しており、多層配線構造とされている。
【００２８】
電極パッド３６は、所定の回路（例えば、記憶回路等）に対して電源、グラウンド、及び信号等の入出力を行う為のパッドである。電極パッド３６は、回路素子層４６の一面４６ａ（基板３５の一面３５ａ）に配置されている。
図２を参照するに、電極パッド３６は、回路素子層４６の一面４６ａの中央部に２列で配置されると共に、該中央部に配置された電極パッド列に沿って外周部にも配置されている。電極パッド３６は、回路素子層４６に設けられたトランジスタ（図示せず）と電気的に接続されている。
【００２９】
絶縁膜３７は、電極パッド３６を露出するように、回路素子層４６の一面４６ａに設けられている。絶縁膜３７は、回路素子層４６を保護するための膜（パッシべーション膜）である。絶縁膜３７は、その厚さが電極パッド３６の厚さよりも厚くなるように構成されている。
【００３０】
図４を参照するに、第１のバンプ電極４１は、ファンクションバンプであり、第１のバンプ電極本体４８と、第１のはんだ層４９と、を有する。
第１のバンプ電極本体４８は、電極パッド３６の上面３６ａに、ＵＢＭ（Ｕｎｄｅｒ  Ｂａｒｒｉｅｒ  Ｍｅｔａｌ）膜５５と、ＵＢＭ膜５５上に積層されたＣｕピラー５６と、が順次積層された構成とされている。第１のバンプ電極本体４８は、円柱形状とされている。
第１のバンプ電極本体４８は、第１のはんだ層４９が形成され、かつ平坦な円形面とされた第１のはんだ形成面４８ａ（Ｃｕピラー５６の上面５６ａ）を有する。
【００３１】
第１のはんだ層４９は、配線基板１１に設けられた第１の接続パッド２２の搭載面２２ａと対向する第１のはんだ形成面４８ａに設けられている。
第１のはんだ層４９は、所定温度でリフローされることで、溶融したはんだが表面張力により中央部位が盛り上がるため、円弧状の凸形状とされている。
図１に示すように、配線基板１１に半導体チップ１４をフリップチップ実装する際、第１のはんだ層４９は、第１の接続パッド２２の搭載面２２ａと接続される。これにより、半導体チップ１４は、配線基板１１と電気的に接続される。
【００３２】
図２を参照するに、第２のバンプ電極４２は、サポートバンプであり、絶縁膜３７の表面３７ａのうち、中央部に配置された第１のバンプ電極４１のパッド列の外側の位置と、外周部に配置された第１のバンプ電極４１の近傍の位置と、に設けられている。
第２のバンプ電極４２は、基板本体２１の一面２１ａに対する半導体チップ１４の傾きの抑制と、第１のバンプ電極４１と配線基板１１の第１の接続パッド２２との間の電気的接続信頼性を向上させることができる。
【００３３】
また、絶縁膜３７の表面３７ａに第２のバンプ電極４２を形成することで、半導体チップ１４に第２のバンプ電極４２と接続される電極パッド（サポートバンプ用電極パッド）を設ける必要がなくなるため、半導体チップのチップサイズの大型化を抑制できる。
【００３４】
図４を参照するに、第２のバンプ電極４２は、第２のバンプ電極本体５１と、第２のはんだ層５２と、を有する。
第２のバンプ電極本体５１は、絶縁膜３７の表面３７ａのうち、第２の接続パッド２３の搭載面２３ａと対向する面に配置されたＵＢＭ膜５８と、ＵＢＭ膜５８上に積層されたＣｕピラー５９と、が順次積層された構成とされている。第２のバンプ電極本体５１は、円柱形状とされている。
【００３５】
第２のバンプ電極本体５１は、第２のはんだ層５２が形成され、かつ平坦な円形面とされた第２のはんだ形成面５１ａ（Ｃｕピラー５９の上面５９ａ）を有する。
また、第２のバンプ電極本体５１の直径Ｒ２（第２のバンプ電極４２の径）は、第１のバンプ電極本体４８の直径Ｒ１（第１のバンプ電極４１の径）よりも小さくなるように構成されている。
【００３６】
第１のバンプ電極本体４８，５１の直径Ｒ１，Ｒ２は、絶縁膜３７の厚さに依存するが、具体的には、電極パッド３６の上面３６ａに形成された絶縁膜３７の厚さＭ３が５μｍの場合、例えば、第１のバンプ電極本体４８の直径Ｒ１を５１μｍ、第２のバンプ電極本体５１の直径Ｒ２を４５μｍとすることができる。
このように、第２のバンプ電極本体５１の直径Ｒ２を第１のバンプ電極本体４８の直径Ｒ１よりも小さくすることで、第２のはんだ形成面５１ａの面積を第１のはんだ形成面４８ａの面積よりも小さくすることができる。
【００３７】
ところで、半導体チップ１４を製造する場合、第１及び第２のバンプ電極４１，４２は、同時に形成（一括形成）する。
これにより、第１のバンプ電極４１のＵＢＭ膜５５の厚さと第２のバンプ電極４２のＵＢＭ膜５８の厚さとが等しくなると共に、第１のバンプ電極４１のＣｕピラー５６の厚さと第２のバンプ電極４２のＣｕピラー５９の厚さとが等しくなる。
言い換えれば、第１のバンプ電極４１を構成する第１のバンプ電極本体４８の高さと、第２のバンプ電極４２を構成する第２のバンプ電極本体５１の高さと、が等しくなる。
【００３８】
第２のはんだ層５２は、配線基板１１に設けられた第２の接続パッド２３の搭載面２３ａと対向する第２のはんだ形成面５１ａに設けられている。
第２のはんだ層５２は、所定温度でリフローされることで、溶融したはんだが表面張力により中央部位が盛り上がるため、円弧状の凸形状とされている。
図１に示すように、配線基板１１に半導体チップ１４をフリップチップ実装する際、第２のはんだ層５２は、第２の接続パッド２３の搭載面２３ａと接続される。
【００３９】
ところで、先に説明したように、第２のはんだ形成面５１ａの面積は、第１のはんだ形成面４８ａの面積よりも小さい。
このため、第１のはんだ形成面４８ａに形成されるはんだ量よりも第２のはんだ形成面５１ａに形成されるはんだ量の方が少なくなる。
【００４０】
よって、円弧状とされた第１のはんだ層４９の厚さＭ１（第１のはんだ層４９の頂部４９Ａにおける第１のはんだ層４９の厚さ）よりも円弧状とされた第２のはんだ層５２の厚さＭ２（第２のはんだ層５２の頂部５２Ａにおける第２のはんだ層５２の厚さ）が薄くなる。
したがって、第２のバンプ電極４２の高さＨ２を、第１のバンプ電極４１の高さＨ１よりも低くすることが可能となる。
【００４１】
これにより、電極パッド３６の上面３６ａよりも上方に位置する絶縁膜３７の表面３７ａに配置された第２のバンプ電極４２を構成する第２のはんだ層５２の頂部５２Ａと、電極パッド３６の上面３６ａに配置された第１のバンプ電極４１を構成する第１のはんだ層４９の頂部４９Ａとを略同じ高さにすることが可能となる。
【００４２】
したがって、絶縁膜３７のうち、電極パッド３６の上面３６ａに形成された部分の厚さＭ３に起因する第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａ（第１のはんだ層４９，５２の頂部４９Ａ，５２Ａ）の高さ方向における位置のバラツキを低減することが可能になると共に、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａの位置を略同じ高さにすることが可能となる。
【００４３】
また、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａの高さ方向における位置のバラツキが低減されることにより、第１のバンプ電極４１を構成する第１のはんだ層４９にくびれやボイド等が発生することを抑制可能となるので、第１のバンプ電極４１と配線基板１１の第１の接続パッド２２とをフリップチップ接合した際の電気的接続信頼性（フリップチップ接合の信頼性）を向上させることができる。
【００４４】
また、第２のバンプ電極本体５１の直径Ｒ２が小さくなればなるほど、回路素子層４６に形成されたチップ信号系回路との寄生容量を低減することができる。
この寄生容量の低減は、回路素子層４６の一面４６ａ側に位置する第２のバンプ電極本体５１の断面積（第２のバンプ電極本体５１を回路素子層４６の一面４６ａに平行な面で切断した際の断面積）が小さくなることに起因する。
【００４５】
さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプ（ファンクションバンプ）とダミーバンプの高さを均一化する特許文献２（特開２０００−２４３７８５号公報）に記載の方法とは異なり、絶縁膜３７を平坦化する必要がないため、半導体チップ１４のコストアップを抑制できる。
【００４６】
図１を参照するに、第１の封止樹脂１５は、配線基板１１と半導体チップ１４との隙間を充填するように設けられている。第１の封止樹脂１５は、第１のバンプ電極４１と第１の接続パッド２２との接合部分、及び第２のバンプ電極４２と第２の接続パッド２３との接合部分を保護する機能を有する。
【００４７】
また、第１の封止樹脂１５は、第２の封止樹脂１６が配線基板１１と半導体チップ１４との隙間に入り込んで、配線基板１１と半導体チップ１４との間にボイドが発生することを抑制する機能も有する。
第１の封止樹脂１５としては、例えば、アンダーフィル樹脂を用いることができる。
【００４８】
第２の封止樹脂１６は、半導体チップ１４及び第１の封止樹脂１５を覆うように、配線基板１１の一面に設けられている。これにより、第２の封止樹脂１６は、半導体チップ１４を封止している。第２の封止樹脂１６の上面１６ａは、平坦な面とされている。第２の封止樹脂１６としては、例えば、モールド樹脂を用いることができる。
【００４９】
第１の実施の形態の半導体チップ及び半導体装置によれば、基板３５の一面３５ａに設けられた電極パッド３６と、電極パッド３６の一部を露出するように、基板３５の一面３５ａに設けられた絶縁膜３７と、電極パッド３６の上面３６ａに設けられ、かつ第１のバンプ電極本体４８及び第１のはんだ層４９が順次積層された構造の第１のバンプ電極４１と、絶縁膜３７の表面３７ａに配置され、かつ第１のバンプ電極本体４８の直径Ｒ１よりも小さい直径Ｒ２とされた第２のバンプ電極本体５１、及び第２のはんだ層５２が順次積層された構造の第２のバンプ電極４２と、を有することにより、第２のバンプ電極本体５１の第２のはんだ形成面５１ａの面積が、第１のバンプ電極本体４８の第１のはんだ形成面４８ａの面積よりも小さくなる。
【００５０】
このため、第１のはんだ形成面４８ａに形成されるはんだ量よりも第２のはんだ形成面５１ａに形成されるはんだ量の方が少なくなるので、円弧状の凸形状とされた第１のはんだ層４９の厚さＭ１（第１のはんだ層４９の頂部４９Ａにおける第１のはんだ層４９の厚さ）よりも円弧状の凸形状とされた第２のはんだ層５２の厚さＭ２（第２のはんだ層５２の頂部５２Ａにおける第２のはんだ層５２の厚さ）が薄くなる。
つまり、第２のバンプ電極４２の高さＨ２を、第１のバンプ電極４１の高さＨ１よりも低くすることが可能となる。
【００５１】
これにより、電極パッド３６の上面３６ａよりも上方に位置する絶縁膜３７の表面３７ａに配置された第２のバンプ電極４２を構成する第２のはんだ層５２の頂部５２Ａと、電極パッド３６の上面３６ａに配置された第１のバンプ電極４１を構成する第１のはんだ層４９の頂部４９Ａとを略同じ高さにすることが可能となる。
【００５２】
したがって、絶縁膜３７のうち、電極パッド３６の上面３６ａに形成された部分の厚さＭ３に起因する第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａ（第１のはんだ層４９，５２の頂部４９Ａ，５２Ａ）の高さ方向における位置のバラツキを低減することが可能になると共に、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａの位置を略同じ高さにすることが可能となる。
【００５３】
また、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａの高さ方向における位置のバラツキが低減されることにより、第１のバンプ電極４１を構成する第１のはんだ層４９にくびれやボイド等が発生することを抑制可能となるので、第１のはんだ層４９を介して、第１のバンプ電極４１と配線基板１１の第１の接続パッド２２とをフリップチップ接合した際の電気的接続信頼性（フリップチップ接合の信頼性）を向上させることができる。
【００５４】
また、第２のバンプ電極本体５１の直径Ｒ２が小さくなればなるほど、回路素子層４６に形成されたチップ信号系回路との寄生容量を低減することができる。
【００５５】
さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプ（ファンクションバンプ）とダミーバンプの高さを均一化する特許文献２（特開２０００−２４３７８５号公報）に記載の方法とは異なり、絶縁膜３７を平坦化する必要がないため、半導体チップ１４のコストアップを抑制できる。
【００５６】
図５〜図１７は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図５〜図１２に示す構造体の切断面は、図４に示す半導体チップ１４の切断面に対応している。図５〜図１２において、図４に示す半導体チップ１４と同一構成部分には、同一符号を付す。
また、図１３〜図１７に示す構造体の切断面は、図１に示す半導体装置１０の切断面に対応している。図１３〜図１７において、図１に示す半導体装置１０と同一構成部分には、同一符号を付す。
【００５７】
なお、図５〜図１２では、半導体チップ１４の一部に対応する切断面のみを図示しているが、実際には、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシングラインを有したウェハ（基板本体４５）に複数の半導体チップ１４を形成後、ダイシングラインを切断して複数の半導体チップ１４を個片化することで、半導体チップ１４を製造する。
【００５８】
図５〜図１７を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。また、第１の実施の形態の半導体チップ１４の製造方法については、半導体装置１０の製造方法を説明していく中で、図５〜図１２を参照して説明する。
【００５９】
始めに、図５に示す工程では、基板本体４５として半導体基板（例えば、単結晶シリコン基板）を準備し、周知の手法により、基板本体４５の一面４５ａに回路素子層４６を形成することで、基板本体４５及び回路素子層４６よりなる基板３５を形成する。
このとき、回路素子層４６は、トランジスタ（図示せず）や所定の回路（例えば、記憶回路等）を有した多層配線構造体となるように形成する。
【００６０】
次いで、周知の手法により、回路素子層４６の上面４６ａ（基板３５の一面３５ａ）に、回路素子層４６を構成するトランジスタ（図示せず）や所定の回路と電気的に接続された電極パッド３６を形成する。電極パッド３６の材料としては、例えば、Ａｌを用いることができる。
【００６１】
次いで、周知の手法により、電極パッド３６の上面３６ａの一部（第１のバンプ電極４１が配置される部分）を露出する開口部３７Ａを有した絶縁膜３７（保護膜）を形成する。
これにより、電極パッド３６の上面３６ａの一部には、絶縁膜３７が形成される。この部分の絶縁膜３７の厚さＭ３は、例えば、５μｍとすることができる。
【００６２】
次いで、図６に示す工程では、絶縁膜３７の表面３７ａ、及び開口部３７Ａの内面（開口部３７Ａに露出された電極パッド３６の上面３６ａも含む）を覆うＵＢＭ膜６５を形成する。
具体的には、スパッタ法により、Ｔｉ膜と、Ｃｕ膜と、を順次成膜することで、Ｔｉ／Ｃｕ積層膜よりなるＵＢＭ膜６５を形成する。
ＵＢＭ膜６５は、後述する図１１に示す工程において、パターニングされることで、図４に示すＵＢＭ膜５５，５８となる。つまり、ＵＢＭ膜６５は、ＵＢＭ膜５５，５８の母材となる膜である。
【００６３】
次いで、図７に示す工程では、ＵＢＭ膜６５の表面６５ａを覆うレジスト膜６７を塗布する。レジスト膜６７の厚さは、例えば、２０μｍとすることができる。
【００６４】
次いで、図８に示す工程では、第１のバンプ電極４１（図１１参照）の形成領域に対応する第１の遮光部７３、第２のバンプ電極４２（図１１参照）の形成領域に対応する第２の遮光部７４、及び露光装置（図示せず）の光を透過させる光透過部７２を含む露光用マスク７１（レチクル）を介して、図７に示す構造体に設けられたレジスト膜６７を露光処理する。
【００６５】
図８では、レジスト膜６７としてネガ型レジスト膜を用いた場合を例に挙げて図示している。ネガ型レジスト膜は、光が照射された部分が現像処理後に残存する。
また、図７に示す工程において、ポジ型レジスト膜を用いてレジスト膜６７を形成してもよい。この場合、図８に示す工程において、現像工程において、光が照射された部分のレジスト膜６７が除去されるので、図８に示す露光用マスク７１とは別の露光用マスクを準備する。
【００６６】
なお、図８では、第１の遮光部７３の形状が第１のバンプ電極４１を平面視した形状と同じであると共に、第２の遮光部７４の形状が第２のバンプ電極４２を平面視した形状と同じ場合を例に挙げて図示したが、実際には、縮小露光法を用いて、露光処理を行う。
よって、実際の露光用マスク７１に形成された第１の遮光部７３の形状は、第１のバンプ電極４１を平面視した形状よりも大きく、また、第２の遮光部７４の形状は、第２のバンプ電極４２を平面視した形状よりも大きい。
【００６７】
次いで、露光処理されたレジスト膜６７を現像処理することで、レジスト膜６７に、電極パッド３６上に形成されたＵＢＭ膜６５の表面６５ａを露出し、かつ円柱形状とされた第１の開口部６７Ａと、絶縁膜３７上に形成されたＵＢＭ膜６５の表面６５ａを露出し、かつ円柱形状とされた第２の開口部６７Ｂと、を一括形成する。
【００６８】
このとき、第２の開口部６７Ｂの直径Ｒ４が、第１の開口部６７Ａの直径Ｒ３よりも小さくなるように、第１及び第２の開口部６７Ａ，６７Ｂを形成する。
第１の開口部６７Ａの直径Ｒ３は、図４に示す第１のバンプ電極本体４８の直径Ｒ１と等しい。また、第２の開口部６７Ｂの直径Ｒ４は、図４に示す第２のバンプ電極本体５１の直径Ｒ２と等しい。
【００６９】
なお、図８では、露光処理後に、第１及び第２の開口部６７Ａ，６７Ｂが形成されるように、図示されているが、実際には、露光用マスク７１を用いた露光処理後に、露光されたレジスト膜６７を現像することで、図８に示す第１及び第２の開口部６７Ａ，６７Ｂが形成される。
また、図８に示す工程では、露光用マスク７１を変更することで、直径の異なる第１及び第２の開口部６７Ａ，６７Ｂを容易に形成することができる。
【００７０】
次いで、図９に示す工程では、ＵＢＭ膜６５を給電層とする電解めっき法により、第１の開口部６７Ａに露出されたＵＢＭ膜６５の表面６５ａ、及び第２の開口部６７Ｂに露出されたＵＢＭ膜６５の表面６５ａに、それぞれＣｕめっき膜７７と、めっきはんだ７８と、を順次形成する。
【００７１】
これにより、第１の開口部６７Ａに露出されたＵＢＭ膜６５の表面６５ａに形成されたＣｕめっき膜７７よりなるＣｕピラー５６と、第２の開口部６７Ｂに露出されたＵＢＭ膜６５の表面６５ａに形成されたＣｕめっき膜７７よりなり、Ｃｕピラー５６の高さＨ３と同じ高さＨ４とされ、かつＣｕピラー５６の直径Ｒ１よりも小さい直径Ｒ２とされたＣｕピラー５９と、が同時に形成される。
【００７２】
また、図９に示す工程では、Ｃｕピラー５６の上面５６ａに配置されためっきはんだ７８よりなる第１のはんだ層４９と、Ｃｕピラー５９の上面５９ａに配置されためっきはんだ７８よりなり、かつ第１のはんだ層４９と同じ厚さとされた第２のはんだ層５２と、が同時に形成される。
【００７３】
先に説明したように、Ｃｕピラー５６の直径Ｒ１がＣｕピラー５９の直径Ｒ２よりも大きいため、Ｃｕピラー５６の上面５６ａに形成されるはんだの量の方がＣｕピラー５９の上面５９ａに形成されるはんだの量よりも多くなる。
また、この段階では、第１及び第２のはんだ層４９，５２は、一定の厚さを有した層状とされており、第２のはんだ層４９の上面は、第１のはんだ層５２の上面よりも上方に配置されている。
【００７４】
次いで、図１０に示す工程では、図９に示すレジスト膜６７を除去する。これにより、ＵＢＭ膜６５の表面６５ａが露出される。
【００７５】
次いで、図１１に示す工程では、図１０に示すＵＢＭ膜６５をエッチバックしてＣｕピラー５６，５９の下方のみにＵＢＭ膜６５を残存させることで、ＵＢＭ膜５５，５８を形成する。
これにより、電極パッド３６の上面３６ａに、ＵＢＭ膜５５と、Ｃｕピラー５６と、はんだ層４９と、が順次積層された第１のバンプ電極４１が形成されると共に、絶縁膜３７の上面３７ａに、ＵＢＭ膜５８と、Ｃｕピラー５９と、はんだ層５２と、が順次積層された第のバンプ電極４２が形成される。
【００７６】
この段階においても、第１及び第２のはんだ層４９，５２は、一定の厚さを有した層状とされており、第２のはんだ層４９の上面は、第１のはんだ層５２の上面よりも上方に配置されている。
【００７７】
次いで、図１２に示す工程では、半導体チップを所定の温度（例えば、２４０℃）で加熱することで、第１及び第２のはんだ層４９，５２を溶融させる（リフローさせる）。これにより、第１の実施の形態の半導体チップ１４が製造される。
【００７８】
このように、第１及び第２のはんだ層４９，５２を溶融させることで、表面張力により、第１及び第２のはんだ層４９，５２は、円弧状に突出する凸形状となる。
また、先に説明したように、Ｃｕピラー５６の上面５６ａに形成されるはんだの量の方がＣｕピラー５９の上面５９ａに形成されるはんだの量よりも多いため、図１２に示す工程では、第２のはんだ層５２の頂部５２Ａの位置と第１のはんだ層４９の頂部４９Ａの位置とを略同じ高さにすることが可能となる。
【００７９】
したがって、絶縁膜３７のうち、電極パッド３６の上面３６ａに形成された部分の厚さＭ３に起因する第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａ（第１のはんだ層４９，５２の頂部４９Ａ，５２Ａ）の高さ方向における位置のバラツキを低減することが可能になると共に、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａの位置を略同じ高さに揃えることが可能となる。
【００８０】
また、第２のバンプ電極本体５１の直径Ｒ２が小さくなればなるほど、回路素子層４６に形成されたチップ信号系回路との寄生容量を低減することができる。
【００８１】
さらに、表面保護膜の平坦化工程を行った後、機能バンプ及びダミーバンプを形成することで、機能バンプ（ファンクションバンプ）とダミーバンプの高さを均一化する特許文献２（特開２０００−２４３７８５号公報）に記載の方法とは異なり、絶縁膜３７を平坦化する必要がなく、また、新たな工程を追加する必要がないため、半導体チップ１４のコストアップを抑制できる。
【００８２】
次いで、図１３に示す工程では、ダイシングラインＤにより区画された複数の配線基板形成領域Ｃを有した基板本体８３を準備する。基板本体８３は、後述する図１６に示す工程において、個片化されることで、先に説明した図１に示す基板本体２１となる。つまり、基板本体８３は、基板本体２１の母材である。
【００８３】
次いで、各配線基板形成領域Ｃに、周知の手法により、基板本体８３の一面８３ａに配置された第１の接続パッド２２、第２の接続パッド２３、及び第１のソルダーレジスト２５と、基板本体８３の他面８３ｂに配置された外部接続用パッド２６及び第２のソルダーレジスト２７と、基板本体８３に内設され、かつ第１の接続パッド２２及び外部接続用パッド２６と電気的に接続された配線パターン２９と、を形成する。
これにより、各配線基板形成領域Ｃに配線基板１１が形成された配線母基板８４が製造される。なお、この段階では、複数の配線基板１１は、個片化されておらず、連結されている。
【００８４】
次いで、図１４に示す工程では、図１２に示す半導体チップ１４を上下反転させた後、配線基板１１に対してフリップチップ接続する。
具体的には、図１２に示す半導体チップ１４の裏面１４ａを図示しないボンディングツールで吸着保持し、半導体チップ１４を２４０℃程度の高温で加熱した状態で荷重を印加することで、配線基板１１に対して半導体チップ１４がフリップチップ実装される。
【００８５】
これにより、第１の接続パッド２２の搭載面２２ａに、円弧状の凸形状とされた第１のはんだ層４９を介して、第１のバンプ電極本体４８が接続されると共に、第２の接続パッド２３の搭載面２３ａに、円弧状の凸形状とされた第２のはんだ層５２を介して、第２のバンプ電極本体５１が接続される。
【００８６】
このように、円弧状の凸形状とされた第１及び第２のはんだ層４９，５２により、頂部４１Ａ，４２Ａの高さ方向における位置のバラツキが低減された第１及び第２のバンプ電極４１，４２と、基板本体８３の一面８３ａに形成された第１及び第２の接続パッド２２，２３とを接続することで、フリップチップ接続する際に、配線基板１１に対して半導体チップ１４が傾斜することを抑制可能になると共に、第１のバンプ電極４１を構成する第１のはんだ層４９にくびれやボイド等が発生することを抑制可能となる。
【００８７】
これにより、第１のバンプ電極４１と第１の接続パッド２２とを良好にフリップチップ接続することが可能となるので、半導体チップ１４と配線基板１１との間の電気的接続信頼性を向上させることできる。
つまり、半導体装置１０の信頼性向上や製造歩留向上を図ることができる。
【００８８】
次いで、半導体チップ１４と配線基板１１との隙間を充填する第１の封止樹脂１５を形成する。具体的には、例えば、毛細管現象により、半導体チップ１４の側壁にアンダーフィル樹脂を滴下することで、半導体チップ１４と配線基板１１との隙間をアンダーフィル樹脂で充填する。
その後、所定の温度（例えば、１５０℃）でアンダーフィル樹脂をキュア（熱処理）することで、硬化したアンダーフィル樹脂よりなり、かつフィレットを有した第１の封止樹脂１５を形成する。
【００８９】
なお、第１の封止樹脂１５は、アンダーフィル樹脂の替わりに、ＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を用いて形成してもよい。この場合、予め配線基板１１の上面にＮＣＰを配置しておき、フリップチップ実装によりＮＣＰが配線基板１１と半導体チップ１４との間（隙間）に広げることで、ＮＣＰよりなる第１の封止樹脂１５を形成してもよい。
【００９０】
また、図１４に示す工程では、各配線基板１１に対して、それぞれ１つの半導体チップ１４をフリップチップ実装し、その後、半導体チップ１４と配線基板１１との隙間を第１の封止樹脂１５で封止する。
【００９１】
次いで、図１５に示す工程では、配線母基板８４の上面（基板本体８３の一面８３ａ側に位置する配線母基板８４の面）に、配線母基板８４に実装された複数の半導体チップ１４を封止し、かつ平坦な上面１６ａを有する第２の封止樹脂１６を形成する。
具体的には、第２の封止樹脂１６としてモールド樹脂を用いる場合、第２の封止樹脂１６は、例えば、トランスファーモールド法により形成することができる。
【００９２】
次いで、図１６に示す工程では、外部接続用パッド２６に外部接続端子１２を配設することで、各配線基板形成領域Ｃに半導体装置１０が製造される。
これにより、外部接続端子１２は、外部接続用パッド２６を介して、半導体チップ１４と電気的に接続される。外部接続端子１３としては、例えば、はんだボールを用いることができる。
【００９３】
次いで、図１７に示す工程では、図１６に示す構造体を、ダイシングラインに沿って切断することで、半導体装置１０が個片化され、複数の半導体装置１０が製造される。
【００９４】
第１の実施の形態の半導体装置の製造方法によれば、円弧状の凸形状とされた第１及び第２のはんだ層４９，５２により、頂部４１Ａ，４２Ａの高さ方向における位置バラツキが低減された第１及び第２のバンプ電極４１，４２と、基板本体８３の一面８３ａに形成された第１及び第２の接続パッド２２，２３とを接続することで、フリップチップ接続する際に、配線基板１１に対して半導体チップ１４が傾斜することを抑制可能になると共に、第１のバンプ電極４１を構成する第１のはんだ層４９にくびれやボイド等が発生することを抑制可能となる。
【００９５】
これにより、第１のバンプ電極４１と第１の接続パッド２２とを良好にフリップチップ接続することが可能となるので、半導体チップ１４と配線基板１１との間の電気的接続信頼性を向上させることできる。
つまり、半導体装置１０の信頼性向上や製造歩留向上を図ることができる。
【００９６】
（第２の実施の形態）
図１８は、本発明の第２の実施の形態に係る半導体装置の断面図である。図１８において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００９７】
図１８を参照するに、第２の実施の形態の半導体装置１００は、第１の実施の形態の半導体装置１０に設けられた半導体チップ１４及び第１の封止樹脂１５の替わりに、半導体チップ１０１，１０２及び第１の封止樹脂１０５を設けた以外は、半導体装置１０と同様に構成される。
【００９８】
図１９は、第２の実施の形態の半導体装置を構成する半導体チップのうち、最下層に配置される半導体チップの断面図である。図１９では、図１８に示す最下層に配置された半導体チップを上下反転させた状態を図示している。
【００９９】
図１９を参照するに、半導体チップ１０１−１は、第１の実施の形態で説明した半導体チップ１４の構成に、さらに、第１の裏面バンプ１０７と、第２の裏面バンプ１０８と、貫通電極１０９と、を設けた以外は、半導体チップ１１と同様な構成とされている。
【０１００】
第１及び第２の裏面バンプ１０７，１０８は、基板本体４５の他面４５ｂに設けられている。第１の裏面バンプ１０７は、電極パッド３６と対向するように配置されている。第１の裏面バンプ１０７は、半導体チップ１０２を構成する第１のはんだ層４９（図１８参照）が接続される接続面１０７ａを有する。
【０１０１】
第２の裏面バンプ１０８は、第２のバンプ電極本体５１と対向するように配置されている。第２の裏面バンプ１０８は、半導体チップ１０２を構成する第２のはんだ層５２（図１８参照）が接続される接続面１０８ａを有する。
第２の裏面バンプ１０８の高さは、第１の裏面バンプ１０７の高さと等しくなるように構成されている。
【０１０２】
貫通電極１０９は、基板３５を貫通するように設けられている。貫通電極１０９は、回路素子層４６に形成された回路素子（図示せず）と電気的に接続されている。貫通電極１０９は、その一方の端が電極パッド３６と接続されており、他方の端が第１の裏面バンプ１０７と接続されている。
これにより、貫通電極１０９は、第１の裏面バンプ１０７と電極パッド３６とを電気的に接続している。
【０１０３】
図１８を参照するに、上記構成とされた半導体チップ１０１−１は、図１９に示す状態から上下反転させた状態で、配線基板１１に対してフリップチップ実装されている。
これにより、半導体チップ１０１−１の第１のバンプ電極４１は、第１の接続パッド２２と接続されている。また、第２のバンプ電極４２は、第２の接続パッド２３と接続されている。
【０１０４】
図１９を参照するに、半導体チップ１０１−２は、半導体チップ１０１−１と同様な構成とされている。半導体チップ１０１−２は、第１及び第２のはんだ層４９，５２が半導体チップ１０１−２と対向するように、半導体チップ１０１−１上に配置されている。
半導体チップ１０１−２は、半導体チップ１０１−１に対してフリップチップ実装されている。半導体チップ１０１−２に設けられた第１のバンプ電極４１は、半導体チップ１０１−１に設けられた第１の裏面バンプ１０７の接続面１０７ａに接続されている。
【０１０５】
また、半導体チップ１０１−２に設けられた第２のバンプ電極４２は、半導体チップ１０１−１に設けられた第２の裏面バンプ１０８の接続面１０８ａに接続されている。半導体チップ１０１−２は、第１のはんだ層４９を介して、半導体チップ１０１−１と電気的に接続されると共に、半導体チップ１０１−１を介して、配線基板１１と電気的に接続されている。
【０１０６】
このように、半導体チップ１０１−１，１０１−２が第１及び第２のバンプ電極４１，４２を有することにより、半導体チップ１０１−１，１０１−２を多段（２個以上）に積み重ねてフリップチップ実装する際、配線基板１１の上方に離間して実装される半導体チップ１０１−２が傾斜した状態で実装されることがないため、複数の半導体チップ１０１−１，１０１−２間の電気的接続信頼性を向上させることができる。
【０１０７】
図１８を参照するに、第１の封止樹脂１０５は、配線基板１１と半導体チップ１０１−１との隙間、及び半導体チップ１０１−１と半導体チップ１０１−２との隙間を充填するように設けられている。
これにより、第１の封止樹脂１０５は、配線基板１１と半導体チップ１０１−１との接合部、及び半導体チップ１０１−１と半導体チップ１０１−２との接合部を補強している。
第１の封止樹脂１０５には、例えば、アンダーフィル樹脂を用いることができる。
【０１０８】
第２の封止樹脂１６は、積層された半導体チップ１０１−１，１０１−２及びアンダーフィル樹脂１０５を封止するように、配線基板１１の一面に設けられている。
【０１０９】
第２の実施の形態の半導体チップ及び半導体装置によれば、第１及び第２のバンプ電極４１，４２の頂部４１Ａ，４２Ａ（図１９参照）の高さ方向における位置のバラツキが低減されることにより、第１のバンプ電極４１を構成する第１のはんだ層４９にくびれやボイド等が発生することを抑制可能となる。
【０１１０】
これにより、第１のはんだ層４９を介して、半導体チップ１０１−１の第１のバンプ電極４１と配線基板１１の第１の接続パッド２２とのフリップチップ接合（或いは、半導体チップ１０１−２の第１のバンプ電極４１と半導体チップ１０１−１の裏面電極１０７とのフリップチップ接合）を精度良く行うことが可能となるので、複数の半導体チップ１０１−１，１０１−２間の電気的接続信頼性（フリップチップ接合の信頼性）を向上させることができる。つまり、半導体装置１００の電気的接続信頼性を向上させた状態で、大容量化を容易に行うことができる。
【０１１１】
また、第２のバンプ電極本体５１の直径Ｒ２を、第１のバンプ電極本体４８の直径Ｒ１よりも小さくすることで、回路素子層４６に形成されたチップ信号系回路との寄生容量を低減することができる。
さらに、絶縁膜３７を平坦化する必要がないため、半導体チップ１４のコストアップを抑制できる。
【０１１２】
また、上記構成とされた第２の実施の形態の半導体装置１００は、裏面電極１０７，１０８及び貫通電極１０９を形成する工程、及び半導体チップ１０１−１上に半導体チップ１０１−２をフリップチップ実装する工程を設けること以外は、第１の実施の形態の半導体装置１０と同様な手法により製造することができる。
【０１１３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１１４】
図２０は、他の半導体チップの平面図であり、図２１は、図２０に示す他の半導体チップのＥ−Ｅ線方向の断面図である。図２０及び図２１において、第１の実施の形態で説明した図２及び図３に示す構造体と同一構成部分には、同一符号を付す。
【０１１５】
第１及び第２の実施の形態の半導体チップ１４，１０１−１，１０１−２では、基板３５の中央に列状に第１のバンプ電極４１を配置すると共に、基板３５の外周部に第２のバンプ電極４２を配置した場合を例に挙げて説明したが、例えば、図２０及び図２１に示す他の半導体チップ１２０のように、基板３５の外周部に額縁状（枠状）に第１のバンプ電極４１を配置すると共に、第１のバンプ電極４１よりも外側に位置する基板３５の４つの角部に第２のバンプ電極４１を配置してもよい。
【０１１６】
この場合も第１の実施の形態の半導体チップ１４と同様な効果を得ることができる。また、図２０及び図２１に示す第１及び第２のバンプ電極４１，４２のレイアウトを第２の実施の形態の半導体チップ１０１−１，１０１−２に適用してもよい。
【０１１７】
つまり、第１及び第２の実施の形態の半導体チップ１４，１０１−１，１０１−２を構成する第１及び第２のバンプ電極４１，４２のレイアウトは、図２及び図２０に示すレイアウトに限定されない。
【産業上の利用可能性】
【０１１８】
本発明は、半導体チップ及び半導体装置に適用可能である。
【符号の説明】
【０１１９】
１０，１００…半導体装置、１１…配線基板、１２…外部接続端子、１４，１０１−１，１０１−２…半導体チップ、１４ａ…裏面、１５，１０５…第１の封止樹脂、１６…第２の封止樹脂、１６ａ，３６ａ，５６ａ，５９ａ…上面、２１，８３…基板本体、２１ａ，３５ａ，４５ａ，４６ａ，８３ａ…一面、２１ｂ，４５ｂ，８３ｂ…他面、２２…第１の接続パッド、２２ａ，２３ａ…搭載面、２３…第２の接続パッド、２５…第１のソルダーレジスト、２６…外部接続用パッド、２７…第２のソルダーレジスト、２９…配線パターン、３５…基板、３６…電極パッド、３７…絶縁膜、３７ａ，６５ａ…表面、３７Ａ…開口部、４１…第１のバンプ電極、４１Ａ，４２Ａ，４９Ａ，５２Ａ…頂部、４２…第２のバンプ電極、４６…回路素子層、４８…第１のバンプ電極本体、４８ａ…第１のはんだ形成面、４９…第１のはんだ層、５１…第２のバンプ電極本体、５１ａ…第２のはんだ形成面、５２…第２のはんだ層、５５，５８，６５…ＵＢＭ膜、５６，５９…Ｃｕピラー、６７…レジスト膜、６７Ａ…第１の開口部、６７Ｂ…第２の開口部、７１…露光用マスク、７３…第１の遮光部、７４…第２の遮光部、７７…Ｃｕめっき膜、７８…めっきはんだ、８４…配線母基板、１０７…第１の裏面バンプ、１０７ａ，１０８ａ…接続面、１０８…第２の裏面バンプ、１０９…貫通電極、１２０…他の半導体チップ、Ｃ…配線基板形成領域、Ｄ…ダイシングライン、Ｈ１，Ｈ２，Ｈ３，Ｈ４…高さ、Ｍ１，Ｍ２…厚さ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…直径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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