(57)【要約】      （修正有）【課題】キャパシタとコンタクトパッド間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する、装置特性が優れた半導体装置を提供する。【解決手段】タングステン膜８ｂを形成する工程と、タングステン膜８ｂ上に窒化チタン膜からなる下部電極１３を形成する工程と、酸化雰囲気下で窒化チタン膜に熱処理を行うことにより窒化チタン膜を酸化する工程と、下部電極１３上に容量絶縁膜１４を形成する工程と、容量絶縁膜１４上に上部電極１５を形成する工程と、を有する半導体装置の製造方法。【選択図】図２０
2013110312.tif 000002
【特許請求の範囲】
【請求項１】
タングステン膜を形成する工程と、
前記タングステン膜上に、窒化チタン膜からなる下部電極を形成する工程と、
酸化雰囲気下で前記窒化チタン膜に熱処理を行うことにより、前記窒化チタン膜を酸化する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記タングステン膜を形成する工程では、
前記タングステン膜を有するコンタクトパッド又はコンタクトプラグを形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記タングステン膜を形成する工程の前に更に、
前記コンタクトパッド又はコンタクトプラグに、第１の不純物拡散層が接続されるようにトランジスタを形成する工程と、
前記トランジスタの第２の不純物拡散層に接続されるようにビット線を形成する工程と、
を有する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記窒化チタン膜を酸化する工程では、
前記窒化チタン膜を２５０℃以下に加熱する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記窒化チタン膜を酸化する工程では、
互いに温度の異なる複数回の前記熱処理により、前記窒化チタン膜を酸化する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記窒化チタン膜を酸化する工程では、
オゾン（Ｏ3）の雰囲気下で前記窒化チタン膜を酸化する、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜を形成する工程では、
２５０℃以下の温度で容量絶縁膜を形成する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記窒化チタン膜を酸化する工程における処理温度は、前記容量絶縁膜を形成する工程における処理温度以上である、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記容量絶縁膜を形成する工程では、
少なくとも前記下部電極に最も近い前記容量絶縁膜として、ＩＶ族元素の酸化膜を形成する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ＩＶ族元素の酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、又は酸化チタン膜である、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記容量絶縁膜を形成する工程では、
前記容量絶縁膜として、前記下部電極に最も近い方から順に、結晶質の酸化ジルコニウム膜、酸化アルミニウム膜、及び非晶質の酸化ジルコニウム膜と酸化アルミニウム膜の積層膜を形成する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記窒化チタン膜を酸化する工程では、
前記窒化チタン膜の表面上に膜厚が０．５〜１．５ｎｍの酸化チタン膜を形成する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記下部電極を形成する工程では、
前記下部電極の、前記タングステン膜と接する部分の径が６０ｎｍ以下となるように前記下部電極を形成する、請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記下部電極を形成する工程では、
前記下部電極の高さが１．６μｍ以下となるように前記下部電極を形成する、請求項１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極を形成する工程では、
前記下部電極の膜厚が１５ｎｍ以下となるように、前記下部電極を形成する、請求項１〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
前記タングステン膜を形成する工程と前記下部電極を形成する工程の間に更に、
前記タングステン膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜及び層間絶縁膜内に前記タングステン膜を露出させるようにキャパシタホールを形成する工程と、
を有し、
前記下部電極を形成する工程では、
前記キャパシタホール内に、前記下部電極を形成し、
前記下部電極を形成する工程と、前記容量絶縁膜を形成する工程の間に更に、
前記サポート膜内に開口を設ける工程と、
前記サポート膜をマスクに用いて、前記層間絶縁膜を除去することにより前記下部電極の外壁側面を露出させる工程と、
を有する、請求項１〜１５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
パソコンのメインメモリとして従来から、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が使用されている。ＤＲＡＭは、基本セル構造として１Ｔｒ．１キャパシタ構造を採用し、キャパシタ側にはキャパシタ−コンタクトパッド−容量コンタクトプラグ−拡散層−メモリセルトランジスタという構造を有する。この構造では、キャパシタ中での電荷の有無により情報を記憶する。
【０００３】
このＤＲＡＭの安定動作および信頼性の確保のためには、一定以上のキャパシタ容量が必要である。しかし、半導体素子の微細化が進むにつれて、１ビットに相当する面積は小さくなり、キャパシタを配置する面積も小さくなっている。このため、メモリセルトランジスタのゲート長も短く、それらをつなぐコンタクトパッドや容量コンタクトプラグも小さくなっている。
【０００４】
そこで、高いキャパシタ容量を確保するために、電極の表面積を増やす方法や、低ＥＯＴ（等価酸化膜厚）膜の開発が進められている。電極の表面積を増やす方法として、特許文献１及び２（特開平０７−７０８４号公報、特開２００３−１４２６０５号公報）に開示されているように、高アスペクト比のクラウン構造のキャパシタの研究が進んでいる。また、低ＥＯＴ膜として、ＩＶ族やＶ族の元素の酸化膜やそれらの酸化膜を積層した膜の開発も進んでいる。特に、低ＥＯＴ膜としてまず、酸化ジルコニウムの結晶膜（ＺｒＯ2）を成膜後、薄膜のアルミナ（Ａｌ2Ｏ3）と酸化ジルコニウム（ＺｒＯ2）を数層ずつ積層するアモルファス膜の積層膜はＥＯＴ＝０．８ｎｍを達成することができ、注目を集めている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０７−７０８４号公報
【特許文献２】特開２００３−１４２６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
キャパシタの下部電極は、コンタクトパッドの下にある容量コンタクトプラグを介してメモリセルトランジスタのソース又はドレイン領域に接続されている。この下部電極には窒化チタンを用い、窒化チタンとのコンタクト抵抗を低くするためコンタクトパッドにはタングステンを用いている。
【０００７】
上記の様なタングステン膜上に窒化チタンからなる下部電極を使用したキャパシタには、２つの問題点が発生していた。
【０００８】
１つ目の問題点は、この半導体記憶装置では、容量絶縁膜として酸化膜を使用すると、図２２Ａに示すように、容量絶縁膜（酸化膜）１４の成膜時に酸素原子が窒化チタン膜（下部電極）１３ａの結晶粒界を通ってタングステン膜２１にまで拡散する。これにより、タングステン膜２１の表面が酸化し、コンタクト抵抗が高くなる箇所が発生する。
【０００９】
２つ目の問題点は、図２２Ｂに示すように、窒化チタン膜１３ａとタングステン膜２１の膨張係数の違いにより、容量絶縁膜１４の成膜以降の工程において加わる熱のため、窒化チタン膜１３ａがタングステン膜２１から剥離して、窒化チタン膜１３ａとタングステン膜２１間のコンタクト抵抗が高くなる。２つ目の問題点である剥離の発生は、１つ目の問題点であるタングステン膜２１表面の酸化により加速される。
【００１０】
コンタクト抵抗が増加すると、キャパシタへのリード・ライト時の時間が長くなり、書き込み・読み出し不良の原因となる。この結果、装置特性を低下させて、歩留まりが低下することとなる。
【課題を解決するための手段】
【００１１】
一実施形態は、
タングステン膜を形成する工程と、
前記タングステン膜上に、窒化チタン膜からなる下部電極を形成する工程と、
酸化雰囲気下で前記窒化チタン膜に熱処理を行うことにより、前記窒化チタン膜を酸化する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
キャパシタの下部電極とタングステン膜間のコンタクト抵抗の上昇を防ぎ、書き込み・読み出し不良を低減する。この結果、装置特性が優れた半導体装置を提供する。また、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】第1実施例の半導体装置の製造方法を表す平面図である。
【図２】第1実施例の半導体装置の製造方法を表す断面図である。
【図３】第1実施例の半導体装置の製造方法を表す断面図である。
【図４】第1実施例の半導体装置の製造方法を表す断面図である。
【図５】第1実施例の半導体装置の製造方法を表す断面図である。
【図６】第1実施例の半導体装置の製造方法を表す断面図である。
【図７】第1実施例の半導体装置の製造方法を表す断面図である。
【図８】第1実施例の半導体装置の製造方法を表す断面図である。
【図９】第1実施例の半導体装置の製造方法を表す断面図である。
【図１０】第1実施例の半導体装置の製造方法を表す断面図である。
【図１１】第1実施例の半導体装置の製造方法を表す断面図である。
【図１２】第1実施例の半導体装置の製造方法を表す断面図である。
【図１３】第1実施例の半導体装置の製造方法を表す断面図である。
【図１４】第1実施例の半導体装置の製造方法を表す断面図である。
【図１５】第1実施例の半導体装置の製造方法を表す断面図である。
【図１６】第1実施例の半導体装置の製造方法を表す断面図である。
【図１７】第1実施例の半導体装置の製造方法を表す断面図である。
【図１８】第1実施例の半導体装置の製造方法を表す断面図である。
【図１９】第1実施例の半導体装置の製造方法を表す断面図である。
【図２０】第1実施例の半導体装置の製造方法を表す断面図である。
【図２１】第1実施例の半導体装置の製造方法を表す断面図である。
【図２２】従来の半導体装置の問題点を説明する断面図である。
【図２３】第1実施例の半導体装置の製造方法を表す平面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１５】
（第１実施例）
本実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものであり、図１〜２１及び２３を参照して説明する。なお、図１及び２３は主要な構造を模式的に表す平面図であり、一部の構造は省略している。また、図２〜２１において、Ａ図は図１及び２３のＡ−Ａ’断面、Ｂ図は図１のＢ−Ｂ’断面に対応する図面である。
【００１６】
まず、図２に示すように、半導体基板５０の周辺回路領域Ｘ及びメモリセル領域Ｙにそれぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、深さ２５０ｎｍの素子分離領域２を形成し、メモリセル領域Ｘ及び周辺回路領域Ｙにそれぞれ、素子分離領域２で区画された活性領域３２、３２’を設ける。活性領域３２、３２’に設けるトランジスタの性能調整用に、ｐ型不純物となるボロン（Ｂ）やｎ型不純物となるリン（Ｐ）や砒素（Ａｓ）を、活性領域３２、３２’内に必要な濃度、必要な深さに注入する。
【００１７】
なお、活性領域３２、３２’ごとに不純物の注入領域を切り替える場合、注入領域の切り替えは、目的の不純物を注入したい活性領域上に開口を有するフォトレジスト（図示していない）のパターンを設ける工程と、目的の不純物を注入する工程と、フォトレジストのパターンを除去する工程を繰り返すことにより行う。不純物の注入後は、Ｎ2雰囲気中で１０００℃、１０ｓのアニールを行い、不純物を活性化させる。
【００１８】
図３に示すように、活性領域３２、３２’内への不純物の注入を終えた後、熱酸化により、半導体基板５０の表面にシリコン酸化膜を形成する。その後、ゲート電極からのボロン(Ｂ)漏れを防ぐために、シリコン酸化膜中に窒素をドーピングする処理を行いシリコン酸窒化膜２４とする。この際、周辺回路領域Ｘのシリコン酸窒化膜２４は、後の工程で周辺回路領域Ｘのゲート酸化膜となる。半導体基板５０の全面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってポリシリコン膜２９を成膜する。ポリシリコン膜２９は、不純物を導入しないノンドープ状態で２０ｎｍ程度、成膜する。
【００１９】
図４に示すように、ポリシリコン膜２９の成膜後、周辺回路領域Ｘを覆うフォトレジスト（図示していない）を形成し、メモリセル領域Ｙの活性領域３２にｐ型不純物となるボロン（Ｂ）やインジウム（Ｉｎ）イオン注入する。この際、活性領域３２内の不純物濃度は低濃度とし、１×１０18ａｔｏｍｓ／ｃｍ3を超えないようにする。さらに、メモリセル領域Ｙの活性領域３２表面にソース及びドレイン領域４を形成する。ソース及びドレイン領域４は、活性領域３２内に不純物としてリン（Ｐ）や砒素（Ａｓ）を注入することにより、不純物濃度が１×１０18ａｔｏｍｓ／ｃｍ3となるように形成する。ソース及びドレイン領域４は、後の工程で埋め込みゲート型ＭＯＳトランジスタのソース及びドレイン領域となり、それぞれ容量コンタクトプラグ３４及びビット線２５が接続される。
【００２０】
活性領域３２内への不純物の注入後、上記フォトレジストをマスクとしてドライエッチング技術を用いることにより、メモリセル領域Ｙのポリシリコン膜２９を除去する。その後、Ｎ2雰囲気中で１０００℃、１０ｓのアニールを行い、不純物を活性化させる。さらに、ＣＶＤ法を用いて、ハードマスク４１を６０ｎｍ程度形成する。ハードマスク４１としては例えば、シリコン窒化膜を挙げることができる。次に、リソグラフィー技術を使用することにより、周辺回路領域Ｘの全体を覆うと共に、メモリセル領域Ｙ上にライン／スペースパターンを有するフォトレジストパターン（図示していない）を形成する。フォトレジストは、活性領域３２の長手方向を横切るラインパターンで構成される。本実施例では、フォトレジストのスペースの幅を５０ｎｍとする。
【００２１】
メモリセル領域Ｙにおいて、ドライエッチング法によりフォトレジストパターンをハードマスクに転写してハードマスクパターン４１を形成した後、このハードマスクパターン４１を用いて、複数の素子分離領域２および複数の活性領域３２を跨いで連通するトレンチ４０を形成する。トレンチ４０は幅５０ｎｍ、深さ１５０ｎｍとなるように形成する。この際、フォトレジストも除去される。本実施例ではトレンチ４０の幅が２５〜６０ｎｍとなるように形成することが好ましい。２５ｎｍより小さくなると、後の工程でトレンチ４０内にタングステンを形成する空間を確保できなくなり、６０ｎｍより大きくなると半導体装置としての特性が、トレンチ４０内に埋め込まれたタングステンの抵抗に依存しなくなるからである。また、トレンチ４０の深さが１００〜２００ｎｍとなるように形成することが好ましい。１００ｎｍより小さくなると、後の工程でタングステンの上に形成するキャップ絶縁膜２３の形成空間が確保できなくなり、２００ｎｍより大きくなると素子分離領域２の深さと同等になって素子分離特性が悪化するからである。
【００２２】
図５に示すように、トレンチ４０の内面として露出した半導体基板５０の表面を熱酸化することにより、トレンチ４０の内面にシリコン酸化膜からなる厚さ５ｎｍ程度のセルゲート酸化膜４５ａを形成する。その後、ＣＶＤ法により半導体基板５０の全面に、厚さ５ｎｍの窒化チタン膜からなるバリア膜４５ｂを形成する。続いて、ＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ  Ｆｌｏｗ  Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板５０の全面に、トレンチ４０が完全に埋設できる膜厚でタングステン膜４５ｃを形成する。ＳＦＤ法では、最初の核形成工程において、原料ガスと還元ガスを交互に供給する工程からなるサイクルを１回以上、行うＡＬＤ法により結晶核を形成する。この後、連続して行なう膜形成工程において、原料ガスと還元ガスを同時に供給するＣＶＤ法により、結晶核を種にして結晶成長を行わせタングステン膜４５ｃを形成する。具体的には、下記工程（１）〜（４）が核形成工程、下記工程（５）が膜形成工程に相当する。タングステン膜４５ｃの所望の膜厚に応じて、ＳＦＤ法のサイクル数およびその他の条件を決定する。
【００２３】
（１）フッ化タングステン（ＷＦ6）ガスを供給することにより、バリア膜４５ｂの表面にタングステン原料を吸着させる工程、
（２）フッ化タングステン（ＷＦ6）ガスをパージする工程、
（３）モノシラン（ＳｉＨ4）ガスを供給することにより、バリア膜４５ｂの表面に吸着しているタングステン原料を還元してタングステンの結晶核を形成する工程、
（４）モノシラン（ＳｉＨ4）ガスをパージする工程、
（５）フッ化タングステン（ＷＦ6）ガス及び水素ガスを同時に供給することにより、タングステン膜４５ｃを成膜する工程。
【００２４】
本実施例では、上記工程（１）〜（４）のサイクルを５サイクル、行ってタングステン核を形成した後、工程（５）でタングステン膜４５ｃの形成を行い、合計で６０ｎｍのタングステン膜４５ｃを成膜した。ＳＦＤ法はステップカバレッジに優れるため、トレンチ４０のような高アスペクト（深さ／幅）比のトレンチ内を完全にタングステン膜４５ｃで埋め込むことができる。好ましくは、ＳＦＤ法により、アスペクト比が１０以下のトレンチ４０内にタングステン膜４５ｃを形成するのが良い。本実施例ではトレンチ４０の幅が５０ｎｍで深さを１５０ｎｍとしている。タングステン膜４５ｃの形成前に厚さ５ｎｍのゲート酸化膜４５ａと厚さ５ｎｍのバリア膜４５ｂを形成しているので、残された空間の幅は約３０ｎｍで深さが約１４０ｎｍとなる。したがって、アスペクト比は約４．７となる。
【００２５】
次に、タングステン膜４５ｃ及びバリア膜４５ｂのエッチバックを行う。このエッチバックは、塩素含有プラズマを用いたドライエッチング法により行う。このエッチバックでは、エッチバックされたバリア膜４５ｂおよびタングステン膜４５ｃの上面が半導体基板５０の上面よりも６０ｎｍ下がった位置となるように形成する。これにより、トレンチ４０内にはセルゲート酸化膜４５ａが残留すると共に、埋め込まれたタングステン膜４５ｃ及びバリア膜４５ｂも残留し、埋め込みゲート電極２０を形成する。埋め込みゲート電極２０はＤＲＡＭにおいてはワード配線を構成している。この場合、ワード配線２０は、トレンチ４０の内面に沿ってセルゲート酸化膜４５ａを介して形成されるバリア膜４５ｂと、バリア膜４５ｂの内部に埋め込まれるタングステン膜４５ｃで構成される。また、ワード配線２０は、タングステン膜４５ｃの上面およびバリア膜４５ｂの二つの上面に接するキャップ絶縁膜２３（次工程で形成される）を有する構成となる。
【００２６】
ＣＶＤ法により、ハードマスク４０上の全面にワード配線２０の酸化防止を目的としたシリコン窒化膜２１ａを１０ｎｍ程度形成する。この後、半導体基板５０上の全面に、ボロンとリンを多く含み、高温でリフローするシリコン酸化膜であるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜２１ｂを５００ｎｍ程度、成膜する。さらに、Ｎ2雰囲気中で８００℃、１０分の熱処理を行い、ワード配線２０の上面を埋める。上記シリコン窒化膜２１ａをストッパに用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を行い、ＢＰＳＧ膜２１ｂの表面を平坦化した後、ドライエッチング技術とウェットエッチング技術を組み合わせて、上記シリコン窒化膜２１ａとハードマスク４１を除去する。より具体的に説明すると、半導体基板５０の表面にはハードマスク４１と上記シリコン窒化膜２１ａが合計で７０ｎｍ程度、存在する。このため、まず、ドライエッチング技術を用いて、シリコン窒化膜２１ａ及び４１を半分程度の膜厚までエッチバックする。それから、熱リン酸を用いたウェットエッチング技術により、半導体基板５０の表面上のシリコン窒化膜２１ａ及び４１を時間調整しつつ、除去する。これにより、図５に示されるシリコン窒化膜２１ａとＢＰＳＧ膜２１ｂの積層膜であるキャップ絶縁膜２３を形成する。
【００２７】
以上により、メモリセル領域Ｙにおいて、一つの活性領域３２内に埋め込み型のゲート電極２０を有するＭＯＳトランジスタＴｒを完成させる。ＭＯＳトランジスタＴｒは、セルゲート酸化膜４５ａ、窒化チタン膜４５ｂ及びタングステン膜４５ｃからなる埋め込みゲート電極２０、ソース及びドレイン４ａ（第２の不純物拡散層）及び４ｂ（第１の不純物拡散層）で構成される。なお、本実施例中では、１つの活性領域に２つのＭＯＳトランジスタＴｒが形成され、２つのトランジスタＴｒの間でソース領域４ｂが共有化されている。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。
【００２８】
図６に示すように、ＣＶＤ法により、半導体基板５０上の全面にシリコン酸化膜３１を３０ｎｍ程度、形成する。
【００２９】
図７に示すように、メモリセル領域Ｙの全体を覆い、周辺回路領域Ｘを開孔するフォトレジスト（図示していない）を形成する。その後、フォトレジストをマスクとして用いたドライエッチング技術により、周辺回路領域Ｘのシリコン酸化膜３１を除去する。この後、フォトレジストを除去する。
【００３０】
次いで、周辺回路領域Ｘの全体を覆うと共に、メモリセル領域Ｙ上にパターンを有するフォトレジスト（図示していない）を形成する。このパターンはソース領域（第１の不純物拡散層）４ｂを露出させるように、複数の活性領域３２を跨ぐ直線パターンで形成される。フォトレジストをマスクに用いたエッチングにより、シリコン酸化膜３１の一部を除去して、半導体基板５０の表面を露出させる。この後、フォトレジストを除去する。半導体基板５０の表面を露出させたこの孔をビットコンタクト孔１９と呼ぶ。
【００３１】
図８に示すように、半導体基板５０の全面に順にＣＶＤ法により、厚さ５０ｎｍのノンドープのポリシリコン膜４３を成膜する。この際、周辺回路領域Ｘでは予めノンドープのポリシリコン膜２９が形成されているため、ポリシリコン膜４３と合計して、メモリセル領域Ｙよりも厚い膜厚のポリシリコン膜２９、４３が形成される。次に、ＣＭＰ処理等により、ポリシリコン膜４３の平坦化を行う。リソグラフィー技術を使用して、周辺回路領域Ｘにおいて、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲート電極の一部となるポリシリコン膜２９、４３中にそれぞれ、リン（Ｐ）及びボロン（Ｂ）等の不純物を注入する。この時、同時にメモリセル領域Ｙにおいてビット線の一部となるポリシリコン膜４３中にも不純物を注入する。不純物の注入後、Ｎ2雰囲気中で活性化アニールを行った後、合計厚さ４０ｎｍのタングステン積層膜３３を成膜する。タングステン積層膜３３は、タングステンシリサイド（ＷＳｉ）、窒化タングステン膜（ＷＮ）、タングステン（Ｗ）を順次、積層することにより形成する。
【００３２】
さらに、厚さ１６０ｎｍのシリコン窒化膜２７（以下、膜４３、３３、２７を積層したものを「積層体」と記載する場合がある）を形成する。なお、ポリシリコン膜４３とタングステン膜の間のバリア膜として、窒化タングステン膜の代わりに窒化チタン膜を形成しても良い。
【００３３】
図９に示すように、ポリシリコン膜２９及び積層体に対してリソグラフィ技術を利用したエッチングを行うことにより、メモリセル領域Ｙに積層体からなるビット線２５を形成する。この時、同時に周辺回路領域Ｘでは、ポリシリコン膜２９及び積層体からなるプレナー型のＭＯＳトランジスタ用のゲート電極２６が形成される。また、この時、ソース領域４ｂに接続されるビットコンタクトプラグ１９'も同時に形成される。本実施例では、ビット線２５の、埋め込みゲート電極延在方向の幅は５０ｎｍとしている。
【００３４】
全面にシリコン窒化膜を形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線２５およびゲート電極２６の側壁にサイドウォール４４を形成する。メモリセル領域Ｙをフォトレジスト（図示していない）で覆った状態で、周辺回路領域Ｘにリンやヒ素などのｎ型不純物のイオン注入を行うことにより、ゲート電極２６の両側に位置する半導体基板の領域にソース及びドレイン領域２８を形成する。これにより、プレナー型のＭＯＳトランジスタを完成させる。この後、メモリセル領域Ｙ上に形成したフォトレジストを除去する。
【００３５】
図１０に示すように、半導体基板５０の全面に厚さ４００ｎｍの第１の層間絶縁膜５を形成する。その後、シリコン窒化膜２７をストッパに用いたＣＭＰ法により第１の層間絶縁膜５の表面を平坦化する。リソグラフィー技術とドライエッチング技術を利用して、メモリセル領域Ｙの第１の層間絶縁膜５とシリコン酸窒化膜２４を貫通してドレイン領域４ａへ達する容量コンタクトホール３７ａを形成する。容量コンタクトホール３７ａの形成後、フォトレジストを除去する。容量コンタクトホール３７ａの直径は５０ｎｍとする。
【００３６】
半導体基板５０上の全面にＣＶＤ法により、容量コンタクトホール３７ａが完全に埋設されるように、１×１０20ａｔｏｍｓ／ｃｍ3のリンを含有するシリコン膜３６を形成する。次に、ドライエッチング法により、シリコン膜３６をエッチバックして、容量コンタクトホール３７ａ内の底から８０ｎｍ程度、残留させる。なお、ノンドープのシリコン膜で形成した後に、イオン注入法によりシリコン膜中に不純物を導入しても良い。また、選択エピタキシャル成長法により形成することもできる。
【００３７】
次に、リソグラフィー技術とドライエッチング技術を利用して、周辺回路領域Ｘに第１の層間絶縁膜５とゲート絶縁膜２４を貫通してソース及びドレイン領域２８へ達する周辺コンタクトホール３７ｂを形成する。容量コンタクトホール３７ａと周辺コンタクトホール３７ｂの形成後、全面にバリア膜としてチタン膜（Ｔｉ）と窒化チタン膜（ＴｉＮ）を順次、成膜後、ＣＶＤ法によりタングステン膜（Ｗ）を成膜する。なお、図１０以降の図面では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）及びタングステン膜（Ｗ）の境界を示さず、これらの膜をまとめてタングステン積層膜３８として示す。タングステン積層膜３８を成膜後、ＣＭＰ法を用いて、第１の層間絶縁膜５の表面上のタングステン積層膜３８を除去した後、第１の層間絶縁膜５とシリコン窒化膜２７の一部を研削する。この研磨では、シリコン窒化膜２７は５０ｎｍ程度、残る条件に設定する。これにより、タングステン積層膜の埋め込まれた周辺コンタクトプラグ７と、シリコン膜とタングステン積層膜の埋め込まれた容量コンタクトプラグ３４を形成する。
【００３８】
図１１に示すように、スパッタ法により、第１の層間絶縁膜５上にタングステン膜を形成した後、周辺回路領域Ｘの配線形成部分及びメモリセル領域Ｙのコンタクトパッド形成部分にフォトレジスト（図示していない）を形成する。フォトレジストをマスクに用いてタングステン膜のエッチングを行うことにより、メモリセル領域Ｙのドレイン領域４ａに接続されたコンタクトプラグ３４上にコンタクトパッド８ｂ、周辺回路領域Ｘのソース及びドレイン領域２８に接続されたコンタクトプラグ７上に配線層８ａを形成する。このようにコンタクトパッド８ｂを形成することにより、シリコン膜上に下部電極を形成する場合と比べて、その上に形成する下部電極とのコンタクト抵抗を低減することができる。次に、第１の層間絶縁膜５上、配線層８ａおよびコンタクトパッド８ｂ上の全面に、ＡＬＤ法を用いてシリコン窒化膜９を形成する。なお、装置の構成によってはコンタクトパッド８ｂを設けず、直接、容量コンタクトプラグ３４上部のタングステン膜、または、タングステン膜からなるコンタクトプラグ３４を形成し、タングステン膜上に直接、下部電極（後の工程で形成する）を形成しても良い。
【００３９】
図１２に示すように、シリコン窒化膜９上に、ＢＰＳＧ膜１０ａと、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法によりシリコン酸化膜１０ｂを順次、形成する。ＢＰＳＧ膜１０ａとシリコン膜酸化１０ｂを成膜した後、ＣＭＰ法によりこれらの膜１０ａ及び１０ｂの平坦化を行う。次に、ＡＬＤ法により、シリコン酸化膜１０ｂ上にシリコン窒化膜１１を形成する。シリコン窒化膜１１は、後の工程で形成するキャパシタの下部電極の倒壊を防ぐサポート膜として機能する。
【００４０】
図１３に示すように、メモリセル領域Ｙにキャパシタ用の開口、周辺回路領域Ｘとメモリセル領域Ｙの境界にガードリング用の開口を有するフォトレジスト（図示していない）を形成する。フォトレジストをマスクに用いて絶縁膜１１、１０ｂ、１０ａ及び９をドライエッチングする。これにより、メモリセル領域Ｙにはキャパシタホール１２ａが形成され、その底面にコンタクトパッド８ｂが露出する。周辺回路領域Ｘとメモリセル領域Ｙの境界にはガードリング用トレンチ１２ｂが形成される。キャパシタホール１２ａは断面が略円形となる円筒状であり、ガードリング用トレンチ１２ｂはメモリセル領域Ｙを四角状に囲むように形成される。この際、キャパシタホール１２ａは、高アスペクト比であるため、深さ方向の中央部で断面径が大きく、頂部と底部で断面径が小さくなるボーイング形状となる。
【００４１】
図１４に示すように、ドライエッチ後の洗浄を兼ねてＢＰＳＧ膜１０ａとシリコン酸化膜１０ｂのウェットエッチングを行う。これにより、キャパシタホール１２ａにおいて、深さ方向の中央部と、頂部及び底部との断面径の差を小さくして、ボーイング形状をストレート形状に近づける。このようにキャパシタホール１２ａをストレート形状に近づけることで、後の工程で形成するキャパシタの容量Ｃsを増大させることができる。すなわち、層間絶縁膜１０ａはＢＰＳＧ膜、層間絶縁膜１０ｂはＴＥＯＳ膜としたため、層間絶縁膜１０ａは１０ｂに対して、図１４の工程でのエッチングレートが大きくなるように成膜することが出来る。これにより、キャパシタホール１２ａをボーイング形状からストレート形状に近づけることが可能となる。ウェットエッチングの薬液としては、希釈フッ酸（ＨＦ）やアンモニア水（ＮＨ4ＯＨ）を使用する。
【００４２】
図１５に示すように全面に、ＣＶＤ法によりチタン膜を成膜する。直後にアンモニア（ＮＨ3）ガスを用いたプラズマ窒化を行い、チタン膜を窒化チタン膜へ変換する。更に、その上にＳＦＤ（Ｓｅｑｕｅｎｔｉａｎｌ  Ｆｌｏｗ  Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化チタン膜を形成する。このＳＦＤ法では、ＴｉＣｌ4ガスと、アンモニア（ＮＨ3）ガスを交互に供給することにより、原料層の堆積と窒化を行う。これにより合計で窒化チタン１３を１５ｎｍ程度、成膜する。上記のＳＦＤ法は、ＣＶＤ法よりも段差被覆性（カバレッジ）に優れるため、キャパシタホール１２ａのような高アスペクト比のホールであっても、その内壁上にまで窒化チタン膜１３を形成することができる。
【００４３】
なお、微細化とコンテクト抵抗の低減を両立させる観点から、下部電極１３（窒化チタン膜）とコンタクトパッド８ｂ（タングステン膜）の接触面積≦｛（下部電極１３の膜厚）×３｝2であることが好ましい。また、下記表１に、各プロセスで使用する下部電極１３（窒化チタン膜）の寸法を示す。
【００４４】
【表１】
2013110312.tif 000003
【００４５】
表１に示すように、微細化が進展して各部の寸法が小さくなると、タングステン膜のコンタクトパッド８ｂ又はコンタクトプラグと下部電極１３の接触面積が小さくなり、コンタクト抵抗の増大が顕著となる。しかし、本実施例では、このように微細化が進展した場合であっても、後述するように、酸化雰囲気下での熱処理により下部電極１３上に、後述する酸化チタン膜３５を形成し、この酸化チタン膜３５は容量絶縁膜１４形成時の酸素のバリアとして機能する。このため、容量絶縁膜１４からの酸素の拡散によりタングステン膜８ｂに悪影響を及ぼして、タングステン膜８ｂと下部電極１３間のコンタクト抵抗が増加することを防止できる。この結果、装置特性が優れた半導体装置を提供することができる。また、歩留まりを向上させることができる。表１に示すように、本実施例では、下部電極１３の径が６０ｎｍ以下、下部電極１３の高さが１．６μｍ以下、下部電極１３の膜厚が１５ｎｍ以下の場合に、コンタクト抵抗の増加を防止する効果が特に顕著に表れる。
【００４６】
図１６に示すように、プラズマＣＶＤ法により、全面に２００ｎｍのシリコン窒化膜４２を形成する。シリコン窒化膜４２はカバレッジが悪い条件で成膜されるため、キャパシタホール１２ａ、１２ｂの中にまでは入り込まない。シリコン窒化膜４２は、後の工程でサポート膜１１内に開口を形成するためのフォトレジストを形成する際、フォトレジストがキャパシタホール１２ａ内に入るのを防ぐ目的で形成する。
【００４７】
図１７に示すように、シリコン窒化膜４２上にフォトレジスト（図示していない）を成膜し、リソグラフィー技術により、フォトレジストのパターニングを行う。フォトレジストをマスクに用いてシリコン窒化膜４２、サポート膜１１および窒化チタン膜１３のドライエッチングを行い、サポート膜１１内に層間絶縁膜１０ａ及び１０ｂのウェットエッチング用の開口３０を形成する。図１は開口３０の形成後の状態を模式的に表す平面図であり、開口３０は複数のキャパシタホール１２ａ上に設けられる。
【００４８】
フォトレジストを除去した後、エッチバックによりシリコン窒化膜４２を除去する。続いて、異方性のエッチバックにより、サポート膜１１上の窒化チタン膜１３を除去して、キャパシタホール１２ａの内壁上に下部電極１３を形成する。
【００４９】
図１８に示すように、フッ化酸（ＨＦ）を用いたウェットエッチングにより、メモリセル領域Ｙ内の層間絶縁膜１０ａ及び１０ｂを除去する。この際、周辺回路領域Ｘはメモリセル領域Ｙとガードリング用のトレンチ１２ｂによって分断されているため、ウェットエッチング時に、ＨＦ水溶液は周辺回路領域Ｘには侵入せず、周辺回路領域Ｘ内の層間絶縁膜１０ａ及び１０ｂは除去されない。
【００５０】
図１９に示すように、オゾン（Ｏ3）の雰囲気下、２２０℃で窒化チタン膜に対して熱処理を３０分程度行うことにより、窒化チタン膜上に１ｎｍの薄い酸化チタン（ＴｉＯ2）膜３５を形成する。なお、酸化チタン（ＴｉＯ2）膜３５の膜厚は０．５〜１．５ｎｍとすることが好ましい。
【００５１】
図２０に示すように全面に、２２０℃の温度に設定したＡＬＤ法により、膜厚が５．２ｎｍで非晶質の酸化ジルコニウム（ＺｒＯ2）膜を形成する。このＡＬＤ法では、原料ガスとしてＺｒ［Ｎ（Ｃ2Ｈ5）（ＣＨ3）］4（ＴＥＭＡＺ；テトラキス・エチルメチル・ジルコニウム）ガス、酸化ガスとして酸素（Ｏ2）ガス又はオゾン（Ｏ3）ガスを交互に供給することにより、原料層の堆積と酸化を行う。原料ガスとしてはＴＥＭＡＺ以外にも、Ｚｒ（Ｏ−ｔＢｕ）4、Ｚｒ［Ｎ（ＣＨ3）2］4、Ｚｒ［Ｎ（Ｃ2Ｈ5）2］4、Ｚｒ（ＴＭＨＤ）4、Ｚｒ（ＯｉＣ3Ｈ7）3（ＴＭＴＤ）及びＺｒ（ＯｔＢｕ）4からなる群の中から選択されるいずれか１つを含むものを使用することができる。
【００５２】
次に、２２０℃の温度に設定したＡＬＤ法により、全面に膜厚が０．５ｎｍで１原子層の酸化アルミニウム（Ａｌ2Ｏ3）膜を形成する。このＡＬＤ法では、原料ガスとしてトリメチル・アルミニウム（ＴＭＡ）ガス、酸化ガスとして酸素（Ｏ2）ガス又はオゾン（Ｏ3）ガスを交互に供給することにより、原料層の堆積と酸化を行う。
【００５３】
続いて、２２０℃の温度に設定したＡＬＤ法により、膜厚が１．５ｎｍで非晶質の酸化ジルコニウム膜と酸化アルミニウムの積層膜（ＬＡＺＯ膜）を形成する。このＬＡＺＯ膜は、前記の酸化ジルコニウム（ＺｒＯ2）膜及び酸化アルミニウム（Ａｌ2Ｏ3）膜と同様の原料ガス、酸化ガス及び成膜方法を用いて、酸化ジルコニウム（ＺｒＯ2）膜を数層、成膜し、続いて酸化アルミニウム（Ａｌ2Ｏ3）膜を数層成膜という工程を数回、繰り返すことにより成膜する。なお、図２０以降の図面では、最初に形成した酸化ジルコニウム膜及び酸化アルミニウム膜と、ＬＡＺＯ膜をまとめて符号１４で示す。
【００５４】
この後、従来の製造方法を用いて、窒化チタン膜と、ボロン（Ｂ）をドープしたＳｉＧｅ膜を成膜し、更にこの上にタングステン膜を成膜する。以降では、これらの膜を合わせて、上部電極１５と表記する。上部電極の形成工程を具体的に説明すると、まず、ＳＦＤ法により全面に窒化チタン膜を１０ｎｍ、形成する。その後、ＣＶＤ法により、ボロン（Ｂ）をドープしたＳｉＧｅ膜を１５０ｎｍ、タングステン膜を１００ｎｍ、成膜する。なお、このＳｉＧｅ膜の成膜時の熱処理により、最初に形成した膜厚が５．２ｎｍで非晶質の酸化ジルコニウム（ＺｒＯ2）膜は結晶質となるが、ＬＡＺＯ膜中の非晶質の酸化ジルコニウム膜はこの熱処理によっても非晶質のままとなる。ＳｉＧｅ膜成膜時の熱処理により、酸化ジルコニウム（ＺｒＯ2）膜を結晶質に変換するためには、酸化ジルコニウム（ＺｒＯ2）膜の膜厚を４〜５ｎｍとすることが好ましい。また、上記の熱処理時に酸化ジルコニウム（ＺｒＯ2）膜を非晶質のままとするためには、酸化ジルコニウム（ＺｒＯ2）膜の膜厚を０．３〜０．５ｎｍとすることが好ましい。
【００５５】
上部電極１５の成膜後、フォトレジスト（図示していない）を容量プレートの形状にパターニングした後、フォトレジストをマスクに用いて上部電極１５、容量絶縁膜１４及びサポート膜１１のドライエッチングを行うことにより、メモリセル領域Ｙにのみこれらの膜を残存させる。これにより、下部電極１３の内壁面及び外壁側面上に容量絶縁膜１４が形成され、容量絶縁膜１４上に上部電極１５が形成されたクラウン構造のキャパシタが完成する。このような構造のキャパシタとすることで、電極１３、１５と容量絶縁膜１４の接触面積を増大させてキャパシタ容量Ｃsを大きくすることができる。最後に、フォトレジストを除去する。
【００５６】
本実施例では、容量絶縁膜１４として、結晶質の酸化ジルコニウム膜／酸化アルミニウム膜／非晶質の酸化ジルコニウム膜と酸化アルミニウムの積層膜（ＬＡＺＯ膜）、を使用する。結晶質の酸化ジルコニウム膜、及びＬＡＺＯ膜の比有誘電率は、それぞれ４５及び２５程度である。このため、比誘電率の大きい結晶質の酸化ジルコニウム膜を用いることで容量絶縁膜１４全体のＥＯＴを０．８ｎｍ以下と小さくして、キャパシタ容量を大きくすることができる。
【００５７】
また、図１９の工程では酸化雰囲気下での熱処理により、窒化チタン膜からなる下部電極１３上に酸化チタン膜３５を形成する。この酸化チタン膜３５は酸素原子のバリアとして機能するため、図２０の工程で酸化ジルコニウム膜を形成した場合であっても、酸化ジルコニウム膜中の酸素が窒化チタン膜１３中を拡散して、その下に位置するタングステン膜のコンタクトパッド８ｂにまで到達することを防止できる。この結果、タングステン膜８ｂの表面が酸化して、コンタクト抵抗が高くなることを防止できる。
【００５８】
さらに、容量絶縁膜１４成膜後の熱処理時に、下部電極１３である窒化チタン膜とコンタクトパッド８ｂであるタングステン膜の膨張係数の違いにより、窒化チタン膜１３のタングステン膜８ｂからの剥離が顕著となることも防止できる。すなわち、このような剥離はタングステン膜８ｂの表面が酸化された場合に顕著となるが、本実施例では上記のようにタングステン膜８ｂ表面の酸化が防止されるため、剥離が促進されることを防止できる。
【００５９】
結果的に、コンタクトパッド８ｂと下部電極１３間のコンタクト抵抗が増大することを防止できる。そして、コンタクト抵抗増大による書き込み・読み出し不良が防止され、装置特性が優れた半導体装置を提供することができる。本実施例では、不良品の発生率を従来よりも１／３にまで減らすことができ、歩留まりを向上させることができる。
【００６０】
図２１及び２３に示すように、ＣＶＤ法により、層間絶縁膜１０ｂ上の全面にシリコン酸化膜１０ｃを形成する。なお、図２１は図２３のＡ−Ａ’断面及びＢ−Ｂ’断面を表す。図２３中ではメモリセル領域Ｙの埋め込みゲート電極２０、活性領域３２、ビット線２５及び容量コンタクトプラグ３４など主要な構造しか示していない。また、図２３のメモリセル領域Ｙにおける、埋め込みゲート電極２０及びビット線２５の端部の構造は概略的に示している。シリコン酸化膜１０ａ〜１０ｃ内を貫通するようにコンタクトホール３９を形成した後、ＣＶＤ法により、全面にバリア膜となる窒化チタン膜とタングステン膜を形成する。さらに、ＣＭＰ法により、シリコン酸化膜１０ｃ表面の窒化チタン膜及びタングステン膜を除去することにより、後に形成する配線層１８と、配線層８ａを接続する、コンタクトプラグ１７を作製する。続いて、シリコン酸化膜１０ｃ上に配線層１８となるアルミ膜を成膜する。リソグラフィー技術とエッチング技術によりアルミ膜をパターニングし、配線層１８を形成する。さらに、上層のコンタクトプラグと配線（図示していない）を形成することにより、キャパシタとキャパシタに接続されたＭＯＳトランジスタを備えたメモリセルを複数、有するＤＲＡＭを完成させることができる。
【００６１】
なお、本実施例では、図２０の工程で容量絶縁膜１４として、酸化ジルコニウム膜及び酸化アルミニウム膜を形成したが、他の酸化膜を使用しても良い。容量絶縁膜１４のうち、少なくとも下部電極１３に最も近い膜として、高い誘電率を有し、かつイオン化傾向が高く強固な酸化物を形成し、酸素原子がタングステン膜８ｂにまで拡散しにくいＩＶ族元素の酸化膜を使用することが好ましい。ＩＶ族元素の酸化膜としては、酸化ジルコニウム（ＺｒＯ2）膜以外に、酸化ハフニウム（ＨｆＯ2）膜、酸化チタン（ＴｉＯ2）膜を挙げることができる。なお、容量絶縁膜１４として酸化チタン膜を使用する場合、図１９の工程で酸化雰囲気下での熱処理により下部電極１３上に形成する酸化チタン膜３５は、容量絶縁膜１４中の酸素原子がコンタクトパッド８ｂにまで拡散するのを防止する目的で形成されるのに対して、図２０の工程で容量絶縁膜１４として形成する酸化チタン膜は、情報記録のための電荷保持を行う目的で形成される点が異なる。しかし、容量絶縁膜１４形成後には、両者の酸化チタン膜の境界は明確に識別できない場合がある。
【００６２】
また、下部電極として使用する窒化チタン膜１３ａに熱処理を行う温度は２５０℃以下とし、少なくとも酸化チタン膜上に形成する容量絶縁膜を形成する温度は２５０℃以下とすることが好ましい。また、窒化チタン膜に熱処理を行う処理温度は、容量絶縁膜を形成する処理温度以上とすることが好ましい（容量絶縁膜を形成する処理温度と同じか又はそれよりも大きくすることが好ましい）。
【００６３】
（第２実施例）
本実施例は、第１実施例とは、図１９の工程における熱処理の条件が異なる。これ以外の点は、第１実施例と同様の工程を実施する。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００６４】
第１実施例の図１〜１８の工程を行った後、図１９に示すように、オゾン（Ｏ3）の雰囲気下で、熱処理を行うことにより、窒化チタン膜１３上に薄い酸化チタン膜３５を形成する。この際、本実施例では、第１実施例とは異なり、１９０℃の熱処理を３０分間、行った後、２２０℃の熱処理を３０分間、行う。
【００６５】
本実施例では、最初の熱処理温度が１９０℃であり、第１実施例よりも穏かな条件であるため、他の素子への悪影響を低減することができる。
【００６６】
更に、本願発明は、特許請求の範囲に記載の発明に限定されず、本願発明には、下記の半導体装置も含まれる。
【００６７】
１．タングステン膜と、
前記タングステン膜上に、窒化チタン膜からなる下部電極と、
前記下部電極上に第１の酸化チタン膜と、
前記第１の酸化チタン膜上に容量絶縁膜と、
前記容量絶縁膜上に上部電極と、
を有する半導体装置。
【００６８】
２．前記タングステン膜は、コンタクトパッド又はコンタクトプラグの一部又は全部を構成する、上記１に記載の半導体装置。
【００６９】
３．更に、
前記コンタクトパッド又はコンタクトプラグに、第１の不純物拡散層が接続されたトランジスタと、
前記トランジスタの第２の不純物拡散層に接続されたビット線と、
を有する、上記２に記載の半導体装置。
【００７０】
４．前記容量絶縁膜は、少なくとも前記下部電極に最も近い側の前記容量絶縁膜として、ＩＶ族元素の酸化膜を有する、上記１〜３の何れか１に記載の半導体装置。
【００７１】
５．前記ＩＶ族元素の酸化膜は、酸化ハフニウム膜、酸化ジルコニウム膜、又は第２の酸化チタン膜である、上記４に記載の半導体装置。
【００７２】
６．前記容量絶縁膜は、前記下部電極に最も近い方から順に、結晶質の酸化ジルコニウム膜、酸化アルミニウム膜、及び非晶質の酸化ジルコニウム膜と酸化アルミニウム膜の積層膜を有する、上記１〜５の何れか１に記載の半導体装置。
【００７３】
７．前記第１の酸化チタン膜の膜厚は０．５〜１．５ｎｍである、上記１〜６の何れか１に記載の半導体装置。
【００７４】
８．前記下部電極の、前記タングステン膜と接する部分の径は、６０ｎｍ以下である、上記１〜７の何れか１に記載の半導体装置。
【００７５】
９．前記下部電極の高さは１．６ｎｍ以下である、上記１〜８の何れか１に記載の半導体装置。
【００７６】
１０．前記下部電極の膜厚は１５ｎｍ以下である、上記１〜９の何れか１に記載の半導体装置。
【００７７】
１１．前記容量絶縁膜は、前記第１の酸化チタン膜を介して、前記下部電極の内壁面及び外壁側面上に設けられる、上記１〜１０の何れか１に記載の半導体装置。
【００７８】
１２．前記下部電極を複数、有し、
更に、前記下部電極の外壁側面の少なくとも一部に接するように設けられたサポート膜を有する、上記１〜１１の何れか１に記載の半導体装置。
【符号の説明】
【００７９】
２  素子分離領域
４  ソース及びドレイン領域
４ａ  ドレイン領域
４ｂ  ソース領域
５  第１の層間絶縁膜
７  周辺コンタクトプラグ
８ａ  配線層
８ｂ  コンタクトパッド
９  シリコン窒化膜
１０ａ  ＢＰＳＧ膜
１０ｂ  シリコン酸化膜
１０ｃ  シリコン酸化膜
１１  サポート膜
１２ａ  キャパシタホール
１２ｂ  ガードリング用トレンチ
１３ａ  窒化チタン膜
１４  容量絶縁膜
１５  上部電極
１７  コンタクトプラグ
１８  配線層
１９  ビットコンコンタクト孔
１９'ビットコンコンタクトプラグ
２０  埋め込みゲート電極
２１ａ  シリコン窒化膜
２１ｂ  ＳＯＤ膜
２２  フォトレジスト
２３  キャップ絶縁膜
２４  シリコン酸窒化膜
２５  ビット線
２６  ゲート電極
２７  シリコン窒化膜
２８  ソース及びドレイン領域
２９  ポリシリコン膜
３０  開口
３１  シリコン窒化膜
３２  活性領域(メモリセル領域)
３２’  活性領域(周辺領域)
３３  タングステン積層膜
３４  容量コンタクトプラグ
３５  酸化チタン膜
３６  ＤＯＰＯＳ膜
３７ａ  容量コンタクトホール
３７ｂ  周辺コンタクトホール
３８  タングステン積層膜
３９  コンタクトホール
４０  トレンチ
４１  ハードマスク
４２  シリコン窒化膜
４３  ｎ型不純物含有ポリシリコン膜
４４  サイドウォール
４５ａ  セルゲート酸化膜
４５ｂ  バリア膜
４５ｃ  タングステン膜
５０  半導体基板
Ｔｒ  トランジスタ
Ｘ  周辺回路領域
Ｙ  メモリセル領域
【図１】
2013110312.tif 000004
【図２】
2013110312.tif 000005
【図３】
2013110312.tif 000006
【図５】
2013110312.tif 000007
【図６】
2013110312.tif 000008
【図７】
2013110312.tif 000009
【図２２】
2013110312.tif 000010
【図２３】
2013110312.tif 000011
【図４】
2013110312.tif 000012
【図８】
2013110312.tif 000013
【図９】
2013110312.tif 000014
【図１０】
2013110312.tif 000015
【図１１】
2013110312.tif 000016
【図１２】
2013110312.tif 000017
【図１３】
2013110312.tif 000018
【図１４】
2013110312.tif 000019
【図１５】
2013110312.tif 000020
【図１６】
2013110312.tif 000021
【図１７】
2013110312.tif 000022
【図１８】
2013110312.tif 000023
【図１９】
2013110312.tif 000024
【図２０】
2013110312.tif 000025
【図２１】
2013110312.tif 000026