(57)【要約】【課題】半導体層とゲート電極との間に電荷発生層とこの電荷発生層を挟む電荷蓄積層を設けることにより、信頼性の向上する不揮発性半導体記憶装置を提供する。【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、電荷を蓄積可能な第１の有機分子を有する第１の電荷蓄積層と、第１の絶縁膜上に形成され、電界の印加により電荷を発生する電荷発生層と、電荷発生層上に形成され、電荷を蓄積可能な第２の有機分子を有する第２の電荷蓄積層と、第２の電荷蓄積層上に形成される第２の絶縁膜と、第２の絶縁膜上に形成されるゲート電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成され、電荷を蓄積可能な第１の有機分子を有する第１の電荷蓄積層と、
前記第１の絶縁膜上に形成され、電界の印加により電荷を発生する電荷発生層と、
前記電荷発生層上に形成され、電荷を蓄積可能な第２の有機分子を有する第２の電荷蓄積層と、
前記第２の電荷蓄積層上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成されるゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の電荷蓄積層と前記電荷発生層との間に形成され、有機分子を有する第１の中間層と、
前記第２の電荷蓄積層と前記電荷発生層との間に形成され、有機分子を有する第２の中間層と、
をさらに備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷発生層が、正孔発生部と電子発生部とが積層された構造を備えることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷発生層が、正孔発生部と電子発生部とが混合された構造を備えることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項５】
半導体層と、
前記半導体層上に形成され、前記半導体層に接する第１の絶縁部と、電荷を蓄積可能な第１の電荷蓄積部とを備える第１の有機分子層と、
前記第１の有機分子層上に形成され、電界の印加により電荷を発生する電荷発生層と、
前記電荷発生層上に形成され、第２の絶縁部と、電荷を蓄積可能な第２の電荷蓄積部とを備える第２の有機分子層と、
前記第２の有機分子層上に形成され、前記第２の絶縁部に接するゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の低ビットコスト、かつ、メモリ性能を上げる方法としては、メモリセルの寸法を微細化する方法が有力である。しかし、メモリセルの微細化は、技術的に困難になってきている。
【０００３】
例えば、フローティングゲート構造トランジスタにおいては、微細化によってトンネル絶縁膜も薄膜化される。薄膜化したトンネル絶縁膜は、書き込み／消去時動作により、数ＭＶ／ｃｍという高い電界が印加される。この動作が繰り返されることでトンネル酸化膜にダメージが蓄積し、信頼性不良につながることが知られている。
【０００４】
トンネル酸化膜は、データの書き込み／消去動作となる高電界印加時には電荷が通過しやすく、データの読み出し／保持時には電荷の障壁となるように働かなくてはならない。加えて、フローティングゲートに蓄積された電荷の漏れ確率が高くなることにもつながるため、絶縁膜の薄膜化はデータ保持時間劣化にもつながる。
【０００５】
電荷の通過特性と保持特性への要求を両立させることが微細化に伴い困難になっている。この問題はトンネル絶縁膜に書き込み／消去の動作の根幹と、データ保持の役割を同時に担わせていることに起因する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−４７９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、半導体層とゲート電極との間に電荷発生層と、この電荷発生層を挟む電荷蓄積層を設けることにより、信頼性の向上する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成され、電荷を蓄積可能な第１の有機分子を有する第１の電荷蓄積層と、前記第１の絶縁膜上に形成され、電界の印加により電荷を発生する電荷発生層と、前記電荷発生層上に形成され、電荷を蓄積可能な第２の有機分子を有する第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成されるゲート電極と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図２】第１の実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。
【図３】第１の実施の形態の第１または第２の有機分子の分子構造を例示する図である。
【図４】第１の実施の形態の第１または第２の有機分子の分子構造を例示する図である。
【図５】第１の実施の形態の自己組織化単分子膜を形成する有機分子の分子構造を例示する図である。
【図６】第１の実施の形態の電荷移動層に用いられる有機分子の分子構造を例示する図である。
【図７】第１の実施の形態の電荷移動層に用いられる有機分子の分子構造を例示する図である。
【図８】第１の実施の形態のメモリセルの書き込み動作を説明する図である。
【図９】第１の実施の形態のメモリセルの消去動作を説明する図である。
【図１０】第１の実施の形態のメモリセルの読み出し動作を説明する図である。
【図１１】第１の実施の形態における電位差の検討を行った構造を示す図である。
【図１２】第１の実施の形態の構造において発生する電位差を示す図である
【図１３】第２の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図１４】第３の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図１５】第４の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図１６】第４の実施の形態のメモリセルの消去動作を説明する図である。
【図１７】第５の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図１８】第６の実施の形態の不揮発性半導体記憶装置の３次元概念図である。
【図１９】図１８のＸＹ断面図である。
【図２０】図１８のＸＺ断面図である。
【図２１】第７の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図２２】第７の実施の形態の不揮発性半導体記憶装置のメモリセル部の回路図である。
【発明を実施するための形態】
【００１０】
（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、電荷を蓄積可能な第１の有機分子を有する第１の電荷蓄積層と、第１の絶縁膜上に形成され、電界の印加により電荷を発生する電荷発生層と、電荷発生層上に形成され、電荷を蓄積可能な第２の有機分子を有する第２の電荷蓄積層と、第２の電荷蓄積層上に形成される第２の絶縁膜と、第２の絶縁膜上に形成されるゲート電極と、を備える。
【００１１】
本実施の形態の不揮発性半導体記憶装置は、半導体層とゲート電極との間に、電界の印加により電荷を発生する電荷発生層と、この電荷発生層から発生する電荷を蓄積する有機分子を含む電荷蓄積層を備える。したがって、電荷発生層から発生する電荷のみでゲート変調をかけることが出来、絶縁膜を通して電荷蓄積を行う必要がない。よって、高い信頼性を備える不揮発性半導体記憶装置を実現することが可能となる。
【００１２】
図１は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図２は、本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置である。
【００１３】
図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００１４】
メモリセルアレイにおいて、例えば、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリング（メモリストリング）を構成している。
【００１５】
直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１ｎのドレイン領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００１６】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００１７】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００１８】
メモリセルトランジスタＭＣ１１、ＭＣ２１、・・・・・、ＭＣｍ１、メモリセルトランジスタＭＣ１２、ＭＣ２２、・・・・・、ＭＣｍ２、・・・・・・メモリセルトランジスタＭＣ１ｎ、ＭＣ２ｎ、・・・・・、ＭＣｍｎのそれぞれがゲート電極に印加される動作電圧を制御するワード線ＷＬ１〜ＷＬｎで接続されている。
【００１９】
また、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤを備えている。
【００２０】
なお、図２のメモリセルアレイの周辺には図示しない周辺回路が形成されている。
【００２１】
図１は、図２に示したメモリセルアレイ内の１つのメモリセル、例えば、図２中、点線で囲まれるメモリセルの断面を示している。本実施の形態では、メモリセルトランジスタは電子をキャリアとするｎ型トランジスタである場合を例に説明する。
【００２２】
メモリセルは、例えば、ｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上の第１の絶縁膜１２、第１の絶縁膜１２上の第１の電荷蓄積層１４、第１の電荷蓄積層１４上の第１の電荷移動層（第１の中間層）１６、第１の電荷移動層上の電荷発生層１８、電荷発生層１８上の第２の電荷移動層（第２の中間層）２０、第２の電荷移動層２０上の第２の電荷蓄積層２２、第２の電荷蓄積層２２上の第２の絶縁膜２４、第２の絶縁膜２４上のゲート電極２６を備えている。ゲート電極２６の両側の半導体層１０中には、ソース・ドレイン領域２８が形成される。
【００２３】
電荷発生層１８は、一定以上の電界の印加により電荷を発生する。具体的には、正孔と電子が発生する。本実施の形態では、電荷発生層１８は、半導体層１０側の正孔発生部１８ａと、ゲート電極２６側の電子発生部１８ｂとが積層された構造となっている。
【００２４】
本実施の形態のように、正孔発生部１８ａと、電子発生部１８ｂとが積層された構造は、例えば、正孔発生部１８ａと電子発生部１８ｂとを同一層内で混合させる場合と比較して、電荷の発生効率が向上するため望ましい。
【００２５】
第１の電荷蓄積層１４は、電荷を蓄積可能な第１の有機分子を含有する。また、第２の電荷蓄積層２２は、電荷を蓄積可能な第２の有機分子を含有する。第１の電荷蓄積層１４および第２の電荷蓄積層２２は、電荷発生層１８で発生した電荷を蓄積する。
【００２６】
本実施の形態では、第１の電荷蓄積層１４は正孔を蓄積し、第２の電荷蓄積層２２は電子を蓄積する。本実施の形態の不揮発性半導体記憶装置は、微細な有機分子に電荷を蓄積する構成とすることにより、メモリセルの一層の微細化が可能となる。
【００２７】
第１の電荷移動層１６および第２の電荷移動層２０は電圧印加により電荷の移動が可能となる性能を備える。そして、第１の電荷移動層１６および第２の電荷移動層２０は、電荷発生層１８で発生した電荷を第１の電荷蓄積層１４および第２の電荷蓄積層２２へ移動する経路となる。第１の電荷移動層１６および第２の電荷移動層２０は、それぞれ電圧印加により電荷の移動が可能となる性能を備える有機分子を含有している。
【００２８】
第１の絶縁膜１２は、第１の電荷蓄積層１４に蓄積される電荷が、半導体層１０へ流出することを抑制する機能を備える。第２の絶縁膜２４は、第２の電荷蓄積層２２に蓄積される電荷が、ゲート電極２６へ流出することを抑制する機能を備える。
【００２９】
ソース・ドレイン領域２８は、例えば、ｎ型不純物を含むｎ型拡散層で形成され、ｎ型トランジスタのソースおよびドレインとして機能する。
【００３０】
ゲート電極２６は、電荷発生層１８や半導体層１０へ印加される電界を制御し、メモリセルに蓄えられるデータの読み書き、消去動作を実行する。
【００３１】
半導体層１０は、シリコンに限らず、シリコンジャーマナイド、ゲルマニウム等その他の半導体を適用してもかまわない。
【００３２】
電荷発生層１８中の正孔発生部１８ａは、例えば、正孔発生金属、正孔発生酸化物である。また、正孔発生部１８ａは、例えば、正孔発生金属、正孔発生酸化物または正孔発生有機分子を有機材料に混合させたものである。
【００３３】
正孔発生金属としては、仕事関数の大きな金属、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等が適用可能である。また、正孔発生酸化物としては、例えば、酸化バナジウム、酸化モリブデン等が適用可能である。
【００３４】
正孔発生金属または正孔発生酸化物を混合する有機材料は、正孔輸送性を備える有機材料である。正孔輸送性を備える有機材料としては、例えば、１，１−Ｂｉｓ［４−［Ｎ，Ｎ−ｄｉ（ｐ−ｔｏｌｙｌ）ａｍｉｎｏ］ｐｈｅｎｙｌ］ｃｙｃｌｏｈｅｘａｎｅ（略称：ＴＰＡＣ），Ｎ，Ｎ’−Ｄｉｐｈｅｎｙｌ−Ｎ，Ｎ’−ｄｉ（ｍ−ｔｏｌｙｌ）ｂｅｎｚｉｄｉｎｅ（略称：ＴＰＤ）、Ｎ，Ｎ’−ｂｉｓ（１−ｎａｐｈｔｈｙｌ）−Ｎ，Ｎ’−ｄｉｐｈｅｎｙｌ−１，１’−ｂｉｐｈｅｎｙｌ−４，４’−ｄｉａｍｉｎｅ（略称：α−ＮＰＤ）、Ｐｈｏｔｈａｌｏｃｙａｎｉｎｅ  Ｃｏｐｐｅｒ（略称：ＣｕＰｃ）、Ｔｉｔａｎｙｌ  ｐｈｏｔｈａｌｏｃｙａｎｉｎｅ（略称：ＴｉＯＰｃ）、４，４’，４’’−ｔｒｉｓ（３−ｍｅｔｈｙｌｐｈｅｎｙｌｐｈｅｎｙｌａｍｉｎｏ）ｔｒｉｐｈｅｎｙｌａｍｉｎｅ（略称：ｍ−ＴＤＡＴＡ）、７，７，８，８−Ｔｅｔｒａｃｙａｎｏ−２，３，５，６−ｔｅｔｒａｆｌｕｏｒｏｑｕｉｎｏｄｉｍｅｔｈａｎｅ（略称：Ｆ４−ＴＣＮＱ）等の有機分子を含有する有機材料が適用可能である。
【００３５】
電荷発生層１８中の電子発生部１８ｂは、例えば、電子発生金属、電子発生酸化物である。また、電子発生部１８ｂは、例えば、電子発生金属、電子発生酸化物または電子発生有機分子を有機材料に混合させたものである。
【００３６】
電子発生金属としては、仕事関数の小さな金属、例えば、アルカリ金属やアルカリ土類金属、例えば、セシウム（Ｃｓ）、リチウム（Ｌｉ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、バリウム（Ｂａ）等が適用可能である。
【００３７】
電子発生金属または電子発生酸化物を混合する有機材料は、電子輸送性を備える有機材料である。電子輸送性を備える有機材料としては、例えば、Ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ（略称：Ａｌｑ３），４−ｂｉｐｈｅｎｙｌｏｘｏｌａｔｏ  ａｌｕｍｉｎｕｍ（ＩＩＩ）ｂｉｓ（２−ｍｅｔｈｙｌ−８−ｑｕｉｎｏｌｉｎａｔｏ）４−ｐｈｅｎｙｌｐｈｅｎｏｌａｔｅ（略称：Ｂｌｑ３）、ｂａｔｈｏｃｕｐｒｏｉｎｅ（略称：ＢＣＰ），４，４’−Ｎ，Ｎ’−ｄｉｃａｒｂａｚｏｌｅ−ｂｉｐｈｅｎｙｌ（略称：ＣＢＰ），  １，３−ｂｉｓ［（４−ｔｅｒｔ−ｂｕｔｙｌｐｈｅｎｙｌ）−１，３，４−ｏｘａｄｉａｚｏｌｙｌ］  ｐｈｅｎｙｌｅｎｅ（略称：ＯＸＤ−７），４，７−ｄｉｐｈｅｎｙｌ−１，１０−ｐｈｅｎａｎｔｈｒｏｌｉｎｅ（略称：ＢＰｈｅｎ），ｌｉｔｈｉｕｍ−ｑｕｉｎｏｌａｔｅ（略称：Ｌｉｑ）、Ｔｅｔｒａｔｈｉａｆｕｌｖａｌｅｎｅ（略称：ＴＴＦ）、２，５−ｂｉｓ（４−ｎａｐｈｔｈｙｌ）−１，３，４−ｏｘａｄｉａｚｏｌｅ（略称：ＢＮＤ）等の有機分子を含有する有機材料が適用可能である。
【００３８】
具体的な、正孔発生部１８ａと電子発生部１８ｂとの組み合わせは、例えば、正孔発生部１８ａが酸化バナジウム、電子発生部１８ｂがマグネシウム（Ｍｇ）をドープしたＡｌｑ３である。また、例えば、正孔発生部１８ａがＦ４−ＴＣＮＱをドープしたＴＰＤ、電子発生部１８ｂがＭｇをドープしたＡｌｑ３である。
【００３９】
第１の電荷蓄積層１４および第２の電荷蓄積層２２は、それぞれ、正孔または電子の授受により、２つ以上の電気的な安定状態を持つことが可能な、第１の有機分子および第２の有機分子を備えている。電荷の授受は、例えば、酸化還元または電荷のトラップ・デトラップにより行われる。第１の有機分子および第２の有機分子に電荷を蓄積することで、第１の電荷蓄積層１４および第２の電荷蓄積層２２に電荷を蓄積することが可能となる。
【００４０】
電荷を蓄積可能な第１または第２の有機分子としては、ポルフィリンやフタロシアニンを代表例とする大環状分子と、例えばメタロセン、ペンタセンやアントラセン、オリゴフェニレンビニレン、チオフェン、テトラチアフルバレン、テトラシアノキノジメタン、テトラメチルテトラセレナフルバレン、フラーレンなどの非大環状分子が挙げられる。また、これらに限定されず誘導体を含む。
【００４１】
上記大環状分子と非大環状分子は、分子内にπ共役系を持ち、そのπ共役系へ電荷発生層１８より発生した電荷の授受が行われることで酸化還元活性を持つことである。その点では第１または第２の電荷移動層１６、２０に使う有機分子の分子構造と類似の構造となる場合も考えられる。しかし、第１または第２の電荷移動層１６、２０の電荷移動準位と第１または第２の電荷蓄積層１４、２２の電荷を蓄積する準位のギャップが大きく異なれば、電荷は第１または第２の電荷蓄積層１４、２２の有機分子に蓄積される。その準位のギャップは０．５ｅＶ以上あることが望ましい。
【００４２】
第１または第２の電荷蓄積層１４、２２を構成する有機分子の分子構造内に中心金属を含むことで、金属の電子軌道へ電荷の授受を行うことも可能である。この場合の金属元素は、例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、アルミニウム（Ａｌ）から選択される金属である。
【００４３】
図３、図４は、第１または第２の有機分子の分子構造を例示する図である。例えば、図３（ａ）に示すポルフィリンおよびポルフィリン誘導体、図４（ａ）に示すフタロシアニン誘導体である。また、π共役系が形成可能であるならば、図３（ｂ）、図４（ｂ）に示すようなヘテロ原子を含む大環状分子構造であることが、耐熱性が向上する観点から好ましい。
【００４４】
なお、図３、図４におけるのＲ１〜Ｒ３及びＲはアルキル基、アルコキシ基、アリール基、ハロゲン基、ヒドロキシ基、アミノ基、ニトロ基、フェニル基、シクロアルキル基、カルボキシ基、アミド基、イミド基、シアノ基、チオール基、フルオロフェニル基などの置換基である。
【００４５】
第１または第２の電荷蓄積層１４、２２は単分子層であることが望ましい。単分子層とすることにより、第１または第２の電荷蓄積層１４、２２中の電荷を蓄積する準位の均一性が向上するからである。
【００４６】
さらに、単分子層が自己組織化単分子膜（ＳＡＭ：Ｓｅｌｆ−Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ）であることが、望ましい。単分子層がより均一に形成され、電荷を蓄積する準位の均一性がさらに向上するからである。電荷を蓄積する準位の均一性が向上することで、複数のメモリセル間の特性が均一化され、特性の安定した不揮発性記憶装置が実現される。
【００４７】
第１または第２の電荷蓄積層１４、２２が、自己組織化単分子膜である場合は、用いられる有機分子は分子構造内に酸化物界面や有機物界面に化学的結合（共有結合、水素結合など）を形成可能な官能基を備える。ここでいう界面とは、例えば、第１の絶縁膜１２と第１の電荷蓄積層１４の界面、または、第２の電荷移動層２０と第２の電荷蓄積層２２の界面である。
【００４８】
すなわち、例えば、図３（ｃ）、図４（ｃ）に示すように、化学結合が可能な官能基Ｌ−Ｘを備える。官能基Ｌ−Ｘは、例えば、シリル基、アルコキシシリル基、アルキルシリル基、クロロシリル基、ホスホニル基、アルキルセレニド基、テルリド基、スルフィド基、ジスルフィド基、チオ基、イソシアネート基、アルキルブロミド基、カルボニル基、ヒドロ基、アルカン、アルケンハロゲン基などである。これらの官能基を複数備えてもかまわない。
【００４９】
ＳＡＭを形成する場合に好適な有機分子は、特に化学結合が可能な官能基Ｌ−Ｘがアリール基の有機分子である。図５は、自己組織化単分子膜を形成する有機分子の分子構造を例示する図である。図５（ａ）〜（ｆ）の有機分子はアリール基を備え、図中のＸが化学結合可能な官能基であることを表すが、官能基はこれらに限定されるものではない。
【００５０】
第１または第２の電荷蓄積層１４、２２は、蓄積する電荷、すなわち、正孔であるか電子であるか、または、その両方であるかによって、準位を制御する必要がある。したがって、第１の有機分子と第２の有機分子は異なる分子構造を備える場合もあれば、同一の分子構造を備える場合もあり得る。
【００５１】
本実施の形態では、第１の電荷蓄積層１４に正孔を蓄積する。また、第２の電荷蓄積層２２に電子を蓄積する。
【００５２】
例えば、図３（ｃ）において、置換基Ｒ１を電子供与基であるアルキル基を用いることで、ＨＯＭＯ準位が深くなり正孔を蓄積しやすくなる。一方、Ｒ１を電子吸引性のシアノ基用いることでＬＵＭＯ準位が浅くなり、電子を蓄積しやすくなる。
【００５３】
なお、電荷が有機分子のどの準位を使って電荷蓄積を行うかは有機分子の構造や、第１または第２の電荷移動層１６、２０や電荷発生層１８で使われる準位との相対関係にある。したがって、必ずしも置換基の電子供与性、電子吸引性の強さのみで一義的に決まるものではない。
【００５４】
正孔を輸送する第１の電荷移動層１６、電子を輸送する第２の電荷移動層２０には、上述した正孔輸送性を備える有機材料、または、電子輸送性を備える有機材料を適用することが可能である。
【００５５】
図６、図７は電荷移動層に用いられる有機分子の中でπ共役系の発達した有機分子を例示する図である。このように、第１の電荷移動層１６、第２の電荷移動層２０には、π共役系の発達した有機分子を適用することも可能である。
【００５６】
図６（ａ）〜（ｆ）に示すように、アセチレン、ｐ−フェニレン、ｐ−フェニレンビニレン、ピロール、チオフェン、エチレンジオキシチオフェン、アニリンなどが適用可能である。これらの構造に置換基のついた誘導体も含む。また、これらの構造は、ポリマーでもよいしオリゴマーでもよい。図７（ａ）〜（ｃ）に示すようなキノイド構造であってもかまわない。
【００５７】
第１の絶縁膜１２、第２の絶縁膜２４は、電荷の移動を抑制する機能を備えていれば、特に限定されるものではない。例えば、無機絶縁膜としてはシリコン酸化膜等、有機絶縁膜としてはポリパラキシリレン等を適用することが可能である。
【００５８】
次に、本実施の形態の半導体装置の製造方法について、図１、図２を参照しつつ説明する。
【００５９】
最初に、例えば、ｐ型のシリコン基板１０上に、例えば、熱酸化により第１の絶縁膜１２の一例となるシリコン酸化膜を形成する。次に、シリコン酸化膜上に、第１の電荷蓄積層１４の一例となる準位が制御されたポルフィリンを、例えば自己組織化により単分子層として形成する。
【００６０】
次に、第１の電荷蓄積層１４上に、第１の電荷移動層１６の一例となるＴＰＤを熱抵抗加熱蒸着法により形成する。そして、ＴＰＤ上に、電荷蓄積層１８の正孔発生部１８ａの一例となる酸化バナジウムを、例えば、スパッタリング法により形成する。
【００６１】
次に、酸化バナジウム上に、電子発生部１８ｂの一例となるマグネシウム（Ｍｇ）をドープしたＡｌｑ３を、例えば、熱抵抗加熱蒸着法により形成する。熱抵抗加熱蒸着法では、例えば、蒸着源を用意し、チャンバー内を真空にすることで、加熱により蒸着源を蒸気にして試料表面に堆積させる。有機物に金属を混合させるためには同時に蒸着操作を行いながら、それぞれの蒸着速度を制御する共蒸着を用いればよい。
【００６２】
次に、マグネシウム（Ｍｇ）をドープしたＡｌｑ３上に、第２の電荷移動層２０の一例となるＡｌｑ３を、例えば、熱抵抗加熱蒸着法により形成する。そして、Ａｌｑ３上に、第２の電荷蓄積層２２の一例となる準位が制御されたポルフィリンを、例えば自己組織化により単分子層として形成する。
【００６３】
その後、ＮＡＮＤストリングと平行な方向に線状に、半導体層１０、第１の絶縁膜１２〜第２の電荷蓄積層２２をパターニングする。そして、図示しない素子分離領域をＮＡＮＤストリングと平行な方向に形成する。
【００６４】
次に、第２の絶縁膜２４の一例となるシリコン酸化膜を、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。そして、シリコン酸化膜上にゲート電極の一例となるｎ型にドープされた多結晶シリコン膜を、例えばＣＶＤ法により形成する。その後、ＮＡＮＤストリングと垂直な方向に線状に、パターニングしメモリセルトランジスタのゲート電極構造と、ワード線を形成する。
【００６５】
以上の製造方法により、本実施の形態の不揮発性半導体記憶装置が形成される。
【００６６】
次に、メモリセルの書き込み、消去、読み出し動作の一例について説明する。図８は、本実施の形態のメモリセルの書き込み動作を説明する図である。図９は、本実施の形態のメモリセルの消去動作を説明する図である。また、図１０は、本実施の形態のメモリセルの読み出し動作を説明する図である。
【００６７】
メモリセルの書き込み動作の際には、図８に示すように、例えば、ゲート電極２６と半導体層１０間に、ゲート電極２６が相対的に正となるよう電圧を印加する。例えば、ゲート電極２６に１０Ｖ、半導体層１０に０Ｖの電圧を印加する。ソース・ドレイン電極２８は、例えば０Ｖとする。
【００６８】
電極発生層１８に電荷が発生するために必要となる一定以上の電界が印加され、正孔発生部１８ａでは正孔が、電子発生部１８ｂでは電子が発生する。発生した正孔は、電界により第１の電荷移動層１６内を移動し、第１の電荷蓄積層１４に蓄積される。一方、発生した電子は、電界により第２の電荷移動層２０内を移動し、第２の電荷蓄積層２２に蓄積される。
【００６９】
ゲート電極２６と半導体層１０間の電圧を０Ｖに戻した状態でも、電荷が蓄積された状態が保持され、電位差も保持される。このため、外部から同一のゲート電圧をゲート電極２６に印加した場合、事前に電荷発生が起こるゲート電圧を印加して書き込み動作を行い、電位差を発生させた場合にチャネル部が感じる電圧と、書き込み動作を行っていない場合にチャネル部が感じる電圧は、電荷の蓄積で生じている電位差分変化する。この変化は当然誘起されるチャネル電荷量の変化をもたらし、チャネル部に流れる電流が変化することになる。
【００７０】
いいかえれば、電荷を書き込んだ状態では、蓄積された正孔と電子間に生ずる電界により、メモリセルのトランジスタの閾値が、電荷が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい、あるいはチャネル電流が流れにくい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
【００７１】
メモリセルの消去動作の際は、図９に示すように、例えば、ゲート電極２６と半導体層１０間に、ゲート電極２６が相対的に負となるよう電圧を印加する。例えば、ゲート電極２６に０Ｖ、半導体層１０に１０Ｖの電圧を印加する。ソース・ドレイン電極２８は、例えばフローティング（ＯＰＥＮ）とする。
【００７２】
ゲート電極２６と半導体層１０間の電界により、第１の電荷蓄積層１４からは、正孔が離脱し、第２の電荷蓄積層２２からは電子が離脱する。なお、この向きの電界では、電極発生層１８からの電荷の発生はない。
【００７３】
ゲート電極２６と半導体層１０間の電圧を０Ｖに戻した状態では、蓄積されていた電荷が消滅することにより、蓄積された正孔と電子間に生じていた電位差も消滅する。したがって、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい、あるいはチャネル電流が流れやすい状態となっている。この状態が、データ“１”となる。
【００７４】
メモリセルの読み出しの際は、図１０に示すように、例えば、ゲート電極２６と半導体層１０間の電圧を０Ｖにした状態で、ソース・ドレイン電極２８の一方に、例えば０Ｖ、他方に、例えば２．５Ｖの電圧を印加する。例えば、図１０に示すように、電荷が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が高いため、ソース・ドレイン電極２８間に電流が流れない。一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が低いため、ソース・ドレイン電極２８間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
【００７５】
以上のように、本実施の形態の不揮発性半導体記憶装置の書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
【００７６】
次に、本実施の形態について、発生する電位差について検討を行った結果を示す。図１１は、電位差の検討を行った構造、図１２は、本実施の形態の構造において発生する電位差を示す図である。
【００７７】
仮に発生した電荷数をＮｅ−ｈ、第１の絶縁膜１２の比誘電率をε１、膜厚をｄ１、第２の絶縁膜２４の比誘電率をε２、膜厚をｄ２とする。理解を容易にするために第１および第２の電荷蓄積層１４、２２の膜厚が非常に薄く、第１の電荷蓄積層１４に蓄積された正孔は第１の絶縁膜１２と第１の電荷蓄積層１４の界面に、第２の電荷蓄積層２２に蓄積された電子は第２の絶縁膜２４と第２の電荷蓄積層２２の界面に、それぞれ局在化していると仮定する。
【００７８】
ゲート電極２６と半導体層１０の間に発生する電位差Ｖｂｉは
【数１】
2013197268.tif 000003
と書き下すことが出来る。ただし、eは電気素量とする。
【００７９】
更に、絶縁膜は同じ材料で比誘電率が同じだとした場合、その比誘電率をεとすると、上記式は更に、
【数２】
2013197268.tif 000004
と書くことも出来る。つまり、Ｖｂｉは発生電荷数と、第１の絶縁膜１２と第２の絶縁膜２４の膜厚差と、その誘電率で決まることが分かる。
【００８０】
図１２に、絶縁膜の誘電率を３とした場合の発生電荷数Ｎｅ−ｈと、第１の絶縁膜１２と第２の絶縁膜２４の膜厚差に対する電位差Ｖｂｉを計算したものを示す。これによると発生電荷数２０×１０１３ｃｍ−２、第１の絶縁膜１２と第２の絶縁膜２４の膜厚差が３ｎｍの時、最大で３．５Ｖの電位差が期待できる。
【００８１】
実際は発生した電荷が１００％分子に蓄積されない場合や、発生電荷数がこれより少ない場合も考えられるが、その場合は第１の絶縁膜１２と第２の絶縁膜２４の膜厚差を大きくすることで電位差を得ることが可能である。
【００８２】
本実施の形態の不揮発性半導体記憶装置によれば、電荷発生は電荷発生層で行い、電荷蓄積は電荷蓄積層で行う。このため、電荷発生と電荷蓄積の機能が分離されている。
【００８３】
したがって、例えば、フローティングゲート型の装置のように、絶縁膜に電荷発生と電荷蓄積の機能の両方を担わせることはない。いいかえれば、絶縁膜のような特定の部材に対し、高い電界印加に対する耐性と、低いリーク電流の維持との両立を要求することはない。したがって、信頼性に優れた装置が実現可能である。
【００８４】
また、例えば、強誘電体メモリのように、強誘電体のような特定の部材に電荷発生と電荷蓄積の機能の両方を担わせることはない。例えば、強誘電体メモリの場合は、電荷発生のためにイオン原子の空間的な変位を伴うため、電荷発生に際し高い電圧の印加が必要となる。また、イオン原子の空間的な変位を伴うことから繰りかえし耐性に問題がある。本実施の形態の場合は、電荷蓄積層からの電荷発生は比較的低電圧で実現可能である。また、原子構造の変位を利用する仕組みではないので、繰りかえし耐性に対する懸念も少ない。したがって、低電圧動作可能で信頼性に優れた不揮発性半導体記憶装置の実現が可能である。
【００８５】
また、サイズの小さい有機分子を電荷蓄積層に用いることから、電荷蓄積層の薄膜化、面積の縮小が可能であり、メモリセルの微細化が可能となる。
【００８６】
そして、本実施の形態では、電荷蓄積層を正孔発生部と電子発生部の積層構造とすることにより、電荷発生効率を向上させることが可能となる。したがって、書き込み特性に優れた不揮発性半導体記憶装置の実現が可能となる。
【００８７】
なお、本実施の形態では、第１の電荷移動部１６と第２の電荷移動部２０とを備える構成について説明した。電荷蓄積時に、蓄積される正孔と電子間の距離を離すことで、電荷の消滅を抑制し、電荷保持特性を向上させる観点からはこの構成が望ましい。しかしながら、第１および第２の電荷蓄積層１４、２２が十分な電荷保持機能を有するのであれば、第１および第２の電荷移動部１６、２０の双方、または、一方を省いた構成とすることも可能である。
【００８８】
（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、第１の絶縁膜と第１の電荷蓄積層との間に第１の吸着層、第２の電荷移動層と第２の電荷蓄積層との間に第２の吸着層とを備えること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【００８９】
図１３は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。第１の絶縁膜１２と第１の電荷蓄積層１４との間に第１の吸着層３０、第２の電荷移動層２０と第２の電荷蓄積層２２との間に第２の吸着層３２が設けられている。また、本実施の形態では、第１の電荷蓄積層１４および第２の電荷蓄積層２２は自己組織化単分子膜（ＳＡＭ）である。
【００９０】
自己組織化単分子膜を用いる場合は、単分子膜の形成を安定化させるために第１の吸着層３０および第２の吸着層３２を設けることが望ましい。吸着層に適する材料は、自己組織化単分子膜の吸着官能基によって異なるが、例えば、膜厚１ｎｍ以下のシリコン酸化膜等を適用することが可能である。
【００９１】
本実施の形態によれば、均一な特性の第１の電荷蓄積層１４および第２の電荷蓄積層２２が形成可能となる。したがって、メモリセル間の特性の安定した不揮発性半導体記憶装置が実現可能となる。
【００９２】
（第３の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、電荷発生層が、正孔発生部と電子発生部とが混合された構造を備えること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については、記述を省略する。
【００９３】
図１４は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。電荷発生層１８は、正孔発生部と電子発生部とが混合された構造となっている。
【００９４】
電荷発生層１８は、例えば、第１の実施の形態で例示した正孔発生部および電子発生部の材料が混合された材料で形成される。また、電荷発生層１８は、有機分子材料に導電性の材料を分散させて形成してもかまわない。導電性材料の例としては、Ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ（略称：ＩＴＯ）、Ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ（略称：ＩＺＯ）、酸化ニッケル、酸化チタン、酸化ビスマス、酸化ネオジウム、といった酸化物や、硫化亜鉛、ＺｎＳｅ、ＧａＮ、ＡｌＧａＮ、ＣｄＳといった化合物半導体も考えられる。有機分子材料としては上記電荷発生層に用いられる分子を混合したものが挙げられる。更に例示するとＩＴＯナノ粒子とｐｏｌｙ−（Ｎ−ｖｉｎｙｌｃａｒｂａｚｏｌｅ）と２，５−ｂｉｓ（４−ｎａｐｈｔｈｙｌ）−１，３，４−ｏｘａｄｉａｚｏｌｅの混合膜が挙げられる。
【００９５】
本実施の形態によれば、電荷発生の電圧方向依存性がないため、消去時に電圧を印加した場合にも、電荷発生層１８で正孔と電子が発生する。したがって、第１および第２の電荷蓄積層１４、２２に蓄えられた電荷が、新たに発生した正孔または電子と結合することで消滅しやすくなる。
【００９６】
したがって、第１の実施の形態に比較して消去特性に優れた不揮発性半導体記憶装置が実現可能となる。
【００９７】
（第４の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、第１の電荷蓄積層および第２の電荷蓄積層が、ともに、正孔と電子の両方を蓄積可能であること以外は第３の実施の形態と同様である。したがって、第３の実施の形態と重複する内容については、記述を省略する。
【００９８】
図１５は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。第１の電荷蓄積層１４および第２の電荷蓄積層２２は、ともに正孔と電子の両方を蓄積する機能を備える。
【００９９】
第１の電荷蓄積層１４および第２の電荷蓄積層２２は、例えば、正孔を蓄積可能な有機分子と、電子を蓄積可能な有機分子を混合することで形成されている。
【０１００】
また、第１の電荷移動層１６と第２の電荷移動層２０が、ともに正孔と電子の両方を輸送可能に形成されている。また、電荷発生層１８は、正孔発生部と電子発生部とが混合された構造となっている。
【０１０１】
図１６は、本実施の形態のメモリセルの消去動作を説明する図である。図１６に示すように、例えば、ゲート電極２６と半導体層１０間に、ゲート電極２６が相対的に負となるよう電圧を印加する。例えば、ゲート電極２６に０Ｖ、半導体層１０に１０Ｖの電圧を印加する。ソース・ドレイン電極２８は、例えばフローティング（ＯＰＥＮ）とする。
【０１０２】
この際、電荷発生層１８では書き込み動作時と同様に、正孔および電子が発生する。そして、第１の電荷蓄積層１４に蓄えられていた正孔が消滅し、かわりに電子が蓄積される。また、第２の電荷蓄積層２２に蓄えられていた電子が消滅し、かわりに正孔が蓄積される。
【０１０３】
このため、書き込み後と消去後、いいかえれば、データ“０”とデータ“１”の状態での電荷蓄積量の差分を大きくすることができる。したがって、トランジスタの閾値の差分を大きくすることが可能となる。よって、データの読み出しマージンを広くすることが可能となる。あるいは、ゲート電極２６と半導体層１０に印加する電圧を適正に制御して、電荷の蓄積量を多段階に設定し、多値メモリを実現することが容易となる。
【０１０４】
（第５の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成され、半導体層に接する第１の絶縁部と、電荷を蓄積可能な第１の電荷蓄積部を備える第１の有機分子層と、第１の有機分子層上に形成され、電界の印加により電荷を発生する電荷発生層と、電荷発生層上に形成され、第２の絶縁部と、電荷を蓄積可能な第２の電荷蓄積部とを備える第２の有機分子層と、第２の有機分子層上に形成され、第２の絶縁部に接するゲート電極と、を備える。
【０１０５】
本実施の形態の不揮発性半導体記憶装置は、第１の有機分子層に、第１の実施の形態の第１の絶縁膜、第１の電荷蓄積層、および第１の電荷移動層の機能を担わせ、第２の有機分子層に、第１の実施の形態の第２の絶縁膜、第２の電荷蓄積層、第２の電荷移動層の機能を担わせる構成となること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と同様の内容については記述を省略する。
【０１０６】
図１７は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。  
【０１０７】
メモリセルは、例えば、ｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上の第１の有機分子層４０、第１の有機分子層４０上の電荷発生層１８、電荷発生層１８上の第２の有機分子層４２、第２の有機分子層４２上のゲート電極２６を備えている。ゲート電極２６の両側の半導体層１０中には、ソース・ドレイン領域２８が形成される。
【０１０８】
電荷発生層１８は、電界の印加により電荷を発生する。具体的には、正孔と電子が発生する。本実施の形態では、電荷発生層１８は、半導体層１０側の正孔発生部１８ａと、ゲート電極２６側の電子発生部１８ｂとが積層された構造となっている。
【０１０９】
第１の有機分子層４０は、半導体層１０に接する第１の絶縁部４０ａと、電荷を蓄積可能な第１の電荷蓄積部４０ｂと、電荷を輸送する第１の電荷移動部４０ｃと、を備える。例えば、第１の絶縁部４０ａ、第１の電荷蓄積部４０ｂおよび第１の電荷移動部４０ｃが一つの有機分子で形成されている。第１の有機分子層４０は、単分子層であること、さらには自己組織化単分子膜であることが望ましい。第１の電荷蓄積部４０ｂは正孔を蓄積する機能を備える。
【０１１０】
また、第２の有機分子層４２は、ゲート電極２６に接する第２の絶縁部４２ａと、電荷を蓄積可能な第２の電荷蓄積部４２ｂ、電荷を輸送する第２の電荷移動部４２ｃと、を備える。例えば、第２の絶縁部４２ａ、第２の電荷蓄積部４２ｂおよび第２の電荷移動部４２ｃが一つの有機分子で形成されている。第２の有機分子層４２は、単分子層であることさらには自己組織化単分子膜であることが望ましい。第２の電荷蓄積部４２ｂは、電子を蓄積する機能を備える。
【０１１１】
第１の電荷移動部４０ｃ、第２の電荷移動部４２ｃとしては、図６（ａ）〜（ｆ）のようにアセチレン、ｐ−フェニレン、ｐ−フェニレンビニレン、ピロール、チオフェン、アニリンなどπ電子共役系の発達した官能基ユニットが望ましい。また、図７（ａ）〜（ｃ）に示すようにキノイド構造ユニットが直鎖状に伸びたものが、より望ましい。また、これらに置換基のついた誘導体であってもかまわない。これらの分子構造はポリマーでもよいしオリゴマーでもよいが、単分子膜形成のためには、４〜２０ユニットにすることが望ましい。
【０１１２】
第１の電荷蓄積部４０ｂ、第２の電荷蓄積部４２ｂとしては、第１の実施の形態において、電荷蓄積層で適用可能として説明した分子構造群を適用することが可能である。
【０１１３】
第１の絶縁部４０ａ、第２の絶縁部４２ａは、長鎖（ｎ＞４）のアルキル基であることが望ましい。
【０１１４】
第１の有機分子層４０内の第１の絶縁部４０ａの半導体層１０のチャネル部に接触する部分には、分子構造内に酸化物界面や有機物界面に化学的結合（共有結合、水素結合など）を形成可能な官能基を備えることが望ましい。同様に、第２の有機分子層４２内の第２の電荷蓄積部４２ｂの電荷発生層１８に接触する部分にも化学的結合（共有結合、水素結合など）を形成可能な官能基を備えることが望ましい。官能基の具体例としてはシリル基、アルコキシシリル基、アルキルシリル基、クロロシリル基、ホスホニル基、アルキルセレニド基、テルリド基、スルフィド基、ジスルフィド基、チオ基、イソシアネート基、アルキルブロミド基、カルボニル基、ヒドロ基、アルカン、アルケンハロゲン基等があげられる。
【０１１５】
本実施の形態によれば、絶縁、電荷蓄積、電荷移動の３つの機能を一つの分子で実現できるため、微細化に適し製造も容易な不揮発性半導体記憶装置が実現可能である。
【０１１６】
（第６の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の装置である点で、第１の実施の形態と異なっている。半導体層とゲート電極間の構成については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１１７】
図１８は、本実施の形態の不揮発性半導体記憶装置の３次元概念図である。図１９は、図１８のＸＹ断面図である。図２０は図１８のＸＺ断面図である。
【０１１８】
本実施の形態の不揮発性半導体記憶装置は、図示しない基板上に絶縁層４４が形成され、さらにゲート電極２６と絶縁層４４が交互に複数積層して形成されている。
【０１１９】
そして、ゲート電極２６と絶縁層４４が積層された方向において、絶縁層４４の上面から基板に向かう方向に柱状の半導体層１０が形成されている。柱状の半導体層１０とゲート電極２６および絶縁層４４との間には、半導体層１０側から順に、第１の絶縁膜１２、第１の電荷蓄積層１４、第１の電荷移動層１６、電荷発生層１８、第２の電荷移動層２０、第２の電荷蓄積層２２、第２の絶縁膜２４が形成されている。
【０１２０】
図１８、２０中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層１０上の第１の絶縁膜１２、第１の絶縁膜１２上の第１の電荷蓄積層１４、第１の電荷蓄積層１４上の第１の電荷移動層１６、第１の電荷移動層上の電荷発生層１８、電荷発生層１８上の第２の電荷移動層２０、第２の電荷移動層２０上の第２の電荷蓄積層２２、第２の電荷蓄積層２２上の第２の絶縁膜２４、第２の絶縁膜２４上のゲート電極２６が形成される構造となっている。
【０１２１】
電荷発生層１８は、電界の印加により電荷を発生する。具体的には、正孔と電子が発生する。本実施の形態では、電荷発生層１８は、半導体層１０側の正孔発生部１８ａと、ゲート電極２６側の電子発生部１８ｂとが積層された構造となっている。
【０１２２】
本実施の形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１の実施の形態よりもさらに高い記憶容量の不揮発性半導体記憶装置を実現することが可能となる。
【０１２３】
（第７の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、トランジスタとキャパシタを組み合わせた装置である点で、第１の実施の形態と異なっている。キャパシタに用いられる半導体層とプレート電極間の構成については、第１の実施の形態の半導体層とゲート電極間の構成と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１２４】
図２１は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図２２は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の回路図である。
【０１２５】
本実施の形態の不揮発性半導体記憶装置は、１個のトランジスタ６０と１個のキャパシタ７０とで構成される、いわゆる１Ｔ１Ｃ型の装置である。キャパシタ７０部分の層構造に第１の実施の形態の半導体層とゲート電極間の構成と同様の構成が用いられている。
【０１２６】
メモリセルは、例えば、ｐ型のシリコン半導体層１０上に形成される。シリコン半導体層１０上には、トランジスタ６０とキャパシタ７０が形成される。トランジスタ６０のゲート電極の両側の半導体層１０中には、ｎ型のソース・ドレイン領域６５が設けられる。
【０１２７】
ソース・ドレイン領域６５の一方には、例えば、金属または金属シリサイドのビット線８０が接続される。また、他方のソース・ドレイン領域６５上にキャパシタ７０が形成される。トランジスタ６０のゲート電極はゲート電極に接続されるワード線により電圧が制御される。
【０１２８】
キャパシタ７０は、半導体層１０上の第１の絶縁膜１２、第１の絶縁膜１２上の第１の電荷蓄積層１４、第１の電荷蓄積層１４上の第１の電荷移動層１６、第１の電荷移動層上の電荷発生層１８、電荷発生層１８上の第２の電荷移動層２０、第２の電荷移動層２０上の第２の電荷蓄積層２２、第２の電荷蓄積層２２上の第２の絶縁膜２４、第２の絶縁膜２４上のプレート電極５０で構成される。
【０１２９】
電荷発生層１８は、電界の印加により電荷を発生する。具体的には、正孔と電子が発生する。本実施の形態では、電荷発生層１８は、半導体層１０側の正孔発生部１８ａと、ゲート電極２６側の電子発生部１８ｂとが積層された構造となっている。
【０１３０】
本実施の形態の不揮発性半導体記憶装置では、書き込み時にはワード線でメモリセルを選択する。そして、ビット線８０と、プレート線につながるプレート電極５０との間に、例えばプレート電極５０側が相対的に正となるよう電圧を印加し、電荷発生層１８で電荷を発生させ、第１および第２の電荷蓄積層１４、２２に電荷を蓄積する。読み出し時には、ビット線８０とプレート電極５０との間に、プレート電極５０側が相対的に負となるようなパルス電圧を印加し、電荷消滅による電流が流れるか否かで、データ“０”状態かデータ“１”状態かを判定する。
【０１３１】
本実施の形態によれば、信頼性が向上し、微細化が可能な不揮発性半導体記憶装置が実現される。
【０１３２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１３３】
例えば、各実施の形態の構成要素を、他の実施の形態の構成要素と適宜組み合わせてもかまわない。
【０１３４】
また、例えば、実施の形態ではメモリセルのトランジスタがｎ型トランジスタである場合を例に説明したが、ｐ型トランジスタを用いる構成とすることも可能である。
【０１３５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１３６】
１０      半導体層
１２      第１の絶縁膜
１４      第１の電荷蓄積層
１６      第１の電荷移動層
１８      電荷発生層
１８ａ    正孔発生部
１８ｂ    電子発生部
２０      第２の電荷移動層
２２      第２の電荷蓄積部
２４      第２の絶縁膜
２６      ゲート電極
２８      ソース・ドレイン領域
４０      第１の有機分子層
４０ａ    第１の絶縁部
４０ｂ    第１の電荷蓄積部
４２      第２の有機分子層
４２ａ    第２の絶縁部
４２ｂ    第２の電荷蓄積部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図１２】
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