(57)【要約】【課題】半導体装置の設計値に対するタイミング検出、設計値に対するタイミング調整を最適に行う半導体装置、タイミング検出方法及びタイミング調整方法を提供する。【解決手段】オシレータ回路１−３と、テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路１−１と、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路１−２と、を備える。【選択図】図１
2013026960.tif 000002
【特許請求の範囲】
【請求項１】
オシレータ回路と、
テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路と、
前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記オシレータ回路は、
リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部が第１の導電型の半導体のみで構成されている第１オシレータ回路を備え、
前記カウンタ回路は、
前記第１オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記オシレータ回路は、
リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部が第２の導電型の半導体のみで構成されている第２オシレータ回路を備え、
前記カウンタ回路は、
前記第２オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントする
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記オシレータ回路は、
リング状に互いに直列に接続された複数の信号伝送部を備え、各々の前記信号伝送部がＣＭＯＳで構成されている第３オシレータ回路を備え、
前記カウンタ回路は、
前記第３オシレータ回路に対して行われたクロッキング動作によるクロッキング数をカウントする
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記オシレータ回路は、
前記テスト信号の非活性化に基づき、カウントされた前記クロッキング数を外部へ出力する
ことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記テスト信号の活性化期間は、
前記オシレータ回路における信号伝送部の１段あたりの遅延時間、前記カウンタ回路のビット数に基づく期間である
ことを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
自半導体装置の基本クロック信号を生成するクロック信号回路と、
タイミング調整部と、
を備え、
前記タイミング調整部は、
前記カウンタ回路がカウントしたカウント数に基づき、前記クロック信号回路に対してタイミング調整を行う
ことを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記タイミング調整部は、
前記カウンタ回路がカウントしたカウント数に基づき、前記コマンド回路に対してタイミング調整を行う
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記アドレス回路と、
を備え、
前記タイミング調整部は、
前記カウンタ回路がカウントしたカウント数に基づき、前記アドレス回路に対してタイミング調整を行う
ことを特徴とする請求項７または請求項８に記載の半導体装置。
【請求項１０】
半導体装置におけるタイミング検出方法であって、
コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、
カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、
を含むことを特徴とするタイミング検出方法。
【請求項１１】
半導体装置におけるタイミング調整方法であって、
コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、
カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、
タイミング調整部が、前記カウンタ手順でカウントしたカウント数に基づき、自半導体装置の基本クロック信号を生成するクロック信号回路に対してタイミング調整を行う手順と、
を含むことを特徴とするタイミング調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、タイミング検出方法及びタイミング調整方法に関する。
【背景技術】
【０００２】
半導体装置においては、製造過程における製造バラツキにより、トランジスタ等の素子の特性に差が生じる。このため、半導体装置においては、内部で発生させる電圧、回路動作の遅延、出力スルーレート、バッファの等の特性値が設計値に対してずれ、仕様の範囲から外れる場合がある。特に、高速動作が求められるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）メモリなどの場合、設計値に対するタイミングずれは、書き込み動作や読み出し動作の遅れ、誤動作等の要因になっていた。
【０００３】
このため、従来技術では、製造プロセスのバラツキによる設計値からのずれを低減するため、主回路の基板バイアスを共有する発振回路と、動作モードによって発信周波数が変化する動作モード依存型発振回路との２つの出力を同期するように比較制御していた。そして、発振周波数を可変する回路としてリングオシレータ回路を用いていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２７４６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、ＣＭＯＳのリングオシレータによる発振回路を用いて発振器を制御していたので、設計値に対する内部回路のタイミングずれを精度良く検出できない。この結果、特許文献１に記載の技術では、半導体装置で発生するタイミングずれを精度良く補正できない場合があった。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る半導体装置は、オシレータ回路と、テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路と、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路と、を備えることを特徴としている。
【０００７】
上記目的を達成するため、本発明は、半導体装置におけるタイミング検出方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、を含むことを特徴としている。
【０００８】
上記目的を達成するため、本発明は、半導体装置におけるタイミング調整方法であって、コマンド回路が、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力する手順と、カウンタ回路が、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントする手順と、タイミング調整部が、前記カウンタ手順でカウントしたカウント数に基づき、自半導体装置の基本クロック信号を生成するクロック信号回路に対してタイミング調整を行う手順と、を含むことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、カウンタ回路が、オシレータ回路と接続され、クロッキング動作によるクロッキング数をカウントする。この結果、本発明によれば、半導体装置における内部回路の特性をクロッキング数により検出することができる。また、本発明によれば、検出されたクロッキング数に基づき、内部回路のタイミングを調整することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の技術思想を示す原理図である。
【図２】第１実施形態に係る半導体装置１の概略構成図である。
【図３】同実施形態に係るクロック入力回路１１の初段回路１００の概略構成図である。
【図４】同実施形態に係るテスト回路１４の概略構成図である。
【図５】同実施形態に係る第１オシレータ回路２２０の構成図である。
【図６】同実施形態に係る第２オシレータ回路２３０の構成図である。
【図７】同実施形態に係るテスト回路１４の動作の一例を説明するタイミングチャートである。
【図８】同実施形態に係るカウンタ回路２５０のカウンタ数を示す値の出力動作の一例を説明する図である。
【図９】同実施形態に係るカウンタ回路２５０ａのカウンタ数を示す値の出力動作の一例を説明する図である。
【図１０】本実施形態に係るクロック入力回路１１の初段回路１００の一例の動作波形図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、この発明の技術思想を示す原理図である。
図１に示すように、テスタ２と半導体装置１とは、アドレス信号線ＡＤＤ、コマンド信号線ＣＯＭ、クロック信号線ＣＫＴ及びＣＫＢ、データ信号線ＤＡＴＡ、及び電源線Ｖｏｌｔａｇｅ（外部電圧ＶＤＤ及び接地電圧ＶＳＳ）が互いに接続されている。
テスタ２は、半導体装置１に対して、アドレス信号線ＡＤＤ、コマンド信号線ＣＯＭ、クロック信号線ＣＫＴ及びＣＫＢ、及びデータ信号線ＤＡＴＡを介して各種のコマンドを出力する。
半導体装置１のコマンド回路１−１は、テスタ２が出力するコマンドに基づき、テスト信号の活性化期間内にオシレータ回路１−２に対してクロッキング動作を行わせるテスト信号をオシレータ回路１−２に出力する。なお、クロッキング動作とは、オシレータ回路１−２がクロックを生成する動作である。
オシレータ回路１−２は、コマンド回路１−１が出力するテスト信号に基づきクロッキング動作を開始する。この場合、オシレータ回路１−２は、内部回路のＰ型チャネルＭＯＳトランジスタ（以下、ＰＭＯＳという）のみに対してテストを行い、あるいは、Ｎ型チャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）のみに対してテストを行うことで、ＰＭＯＳとＮＭＯＳとの特性を別々に得ることができる。
カウンタ回路１−３は、テスタ２が出力するコマンドに基づきオシレータ回路１−２が生成するクロック数（クロッキング数ともいう）をカウントすることで内部回路１−５の特性を測定する。カウンタ回路１−３は、測定結果をテスタ２に出力する。
タイミング調整部１−４は、テスタ２がコマンド回路１−１を介して出力するタイミング調整信号に基づき内部回路１−５に対するタイミング調整値を生成し、生成したタイミング調整値に基づき、内部回路１−５に対して信号のタイミングを調整する。なお、内部回路１−５は、例えば、クロック入力回路、アドレス入力回路、コマンド入力回路などである。
以上のように、半導体装置１の内部回路１−５における信号のタイミング調整をＰＭＯＳ、ＮＭＯＳに対して個別に行うことで、信号のタイミング調整を最適に行うことを技術思想とする。
【００１２】
［第１実施形態］
図２は、本実施形態に係る半導体装置１の概略構成図である。図２の半導体装置１は、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）である。なお、図２に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳ及びＮＭＯＳ等の複数のトランジスタで構成される。
【００１３】
半導体装置１は、クロック入力回路１１、ＤＬＬ回路１２、タイミングジェネレータ１３、テスト回路１４、ヒューズ回路１５、コマンド入力回路１６、コマンドデコード回路１７、モードレジスタ１８、リフレッシュ制御回路１９、アドレス入力回路２０、アドレスラッチ回路２１、書込読出回路２５、ＦＩＦＯ回路２６、入出力回路２７、内部電源発生回路２８を含んで構成される。また、半導体装置１は、ロウデコーダ２２、カラムデコーダ２３、及びメモリアレイ２４をそれぞれ含んで構成されるメモリバンクを４個（メモリバンクｂａｎｋ０〜ｂａｎｋ３）備えている。
なお、図１のカウンタ回路１−３、オシレータ回路１−２に相当する機能部は、テスト回路１４である。また、タイミング調整部１−３に相当するのは、テスト回路１４、ヒューズ回路１５である。内部回路１−５に相当するのは、クロック入力回路１１である。
【００１４】
半導体装置１は、外部端子として、クロック端子Ｔｐ１ａ、Ｔｐ１ｂ、コマンド端子Ｔｐ２ａ〜Ｔｐ２ｃ、アドレス端子Ｔｐ３、データ入出力端子Ｔｐ４及び電源端子Ｔｐ５ａ、Ｔｐ５ｂを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
【００１５】
クロック端子Ｔｐ１ａ及びＴｐ１ｂは、それぞれ外部クロック信号ＣＫＴ及びＣＫＢが供給される端子である。クロック入力回路１１は、クロック端子Ｔｐ１ａ及びＴｐ１ｂを介して外部クロック信号ＣＫＴ及びＣＫＢが入力される。ここで、外部クロック信号ＣＫＴとＣＫＢは互いに相補の関係にある信号である。
クロック入力回路１１は、外部クロック信号ＣＫＴ及びＣＫＢに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、生成した内部クロック信号ＰｒｅＣＬＫをＤＬＬ回路１２及びタイミングジェネレータ１３に供給する。また、クロック入力回路１１は、テスト回路１４が出力するタイミング調整信号に基づき、クロック動作のタイミングを調整する。
【００１６】
ＤＬＬ（ディレイ・ロック・ループ）回路１２は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、生成した内部クロックＬＣＬＫを入出力回路２７に供給する。  
タイミングジェネレータ１３は、内部クロック信号ＰｒｅＣＬＫに基づいて、半導体装置１における他の回路に動作の基準信号となる内部クロック信号ＧＣＬＫ生成し、生成した内部クロック信号生成ＧＣＬＫを書込読出回路２５及びＦＩＦＯ回路２６に供給する。
【００１７】
コマンド端子Ｔｐ２ａ〜Ｔｐ２ｃは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンド入力回路１６に入力される。なお、本明細書において、信号名に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
コマンドデコード回路１７は、コマンド入力回路１６を介して入力されるコマンド信号ＣＭＤを保持し、この保持したコマンド信号ＣＭＤのデコードなどを行い、各種内部コマンド信号ＩＣＭＤを生成する。コマンドデコード回路１７は、生成した内部コマンド信号ＩＣＭＤを、モードレジスタ１８、リフレッシュ制御回路１９、及びカラム系制御回路であるカラムデコーダ２３に供給する。
また、コマンドデコード回路１７は、テスタ２から入力されたコマンドから、テスト回路１４に対するコマンドＴＥＳＴ＿Ａを抽出し、抽出したコマンドＴＥＳＴ＿Ａをテスト回路１４に出力する。コマンドデコード回路１７は、テスタ２から入力されたコマンドから、ヒューズ回路１５に対するコマンドＴＥＳＴ＿Ｂを抽出し、抽出したコマンドＴＥＳＴ＿Ｂをヒューズ回路１５に出力する。
なお、コマンド信号ＴＥＳＴ＿Ａには、テスト回路１４のオシレータ回路に対するオシレータ活性化信号（ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、ＯＳＣＥＮ＿Ｃ）、及びカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴが含まれている。
なお、コマンドＴＥＳＴ＿Ｂは、コマンドＴＥＳＴ＿Ａのテスト結果に基づくヒューズ回路１５に対する補正情報を含む。
【００１８】
テスト回路１４（カウンタ回路、タイミング調整部）は、コマンドデコード回路１７が出力するテスト信号ＴＥＳＴ＿Ａに基づき、後述するようにクロック入力回路１１を予め定められている期間動作させ、その期間内のクロック数を内部のカウンタでカウントする。テスト回路１４は、カウントした値を示す情報をデータ入出力端子Ｔｐ４に出力する。また、テスト回路１４は、ヒューズ回路１５が出力するヒューズ調整信号を用いてクロック入力回路１１の動作タイミングを調整するタイミング調整信号を生成し、生成したタイミング調整信号をクロック入力回路１１に出力する。なお、タイミング調整信号は、後述するようにクロック入力回路１１の初段回路におけるＰＭＯＳに対するタイミング調整信号ＣＯＤＥＰ＿０〜ｎ、クロック入力回路１１の初段回路におけるＮＭＯＳに対するタイミング調整信号ＣＯＤＥＮ＿０〜ｎを含む。
【００１９】
ヒューズ回路１５（タイミング調整部）は、コマンドデコード回路１７が出力するコマンドＴＥＳＴ＿Ｂに基づきクロック入力回路１１の信号タイミングを調整するように内部の設定を切り替える。ヒューズ回路１５は、タイミング調整した結果を示す情報をテスト回路１４に出力する。
ヒューズ回路１５は、製造バラツキを調整するデータとして期待値データを書き込む図示しないヒューズＲＯＭが設けられている。ヒューズ回路１５は、図示しないヒューズＲＯＭに書き込まれたデータである調整データ（ヒューズＲＯＭに実際に書き込まれている書込データ）を、クロック入力回路１１における調整データにより特性を調整する調整回路（不図示）へ出力する。ヒューズ回路１５は、ヒューズＲＯＭにより調整データのデータセットを設定した場合、クロック入力回路１１の調整データ毎に設ける構成とする。
ヒューズ回路１５におけるヒューズＲＯＭは、レーザの照射光のエネルギーにより溶断する光学ヒューズ、若しくは電気エネルギーにより溶断する電気ヒューズ（例えば、アンチヒューズ）等のＯｎｅ−Ｔｉｍｅ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、または電気的に書き込み可能なＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）、若しくはＥＥＰ−ＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ−ＲＯＭ）などの電気的に書き換えが可能な不揮発性ＲＯＭ）で構成されている。
【００２０】
アドレス端子Ｔｐ３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤを、アドレス入力回路２０に出力する。
アドレスラッチ回路２１は、供給されるアドレス信号ＡＤＤをラッチする。アドレスラッチ回路２１は、ラッチしたアドレス信号ＡＤＤのうち、ロウアドレスをロウデコーダ２２に出力し、カラムアドレスをカラムデコーダ２３に出力する。
【００２１】
モードレジスタ１８には、コマンドデコード回路１７が出力する内部コマンド信号ＩＣＭＤ、及びアドレスラッチ回路２１が出力するアドレス信号が入力される。モードレジスタ１８は、入力された内部コマンド信号ＩＣＭＤ及びアドレス信号に基づき、内部回路用のモード（ｍｏｄｅ）情報を生成し、生成したモード情報を各内部回路に供給する。
リフレッシュ制御回路１９は、デコードされた内部コマンドＩＣＭＤに基づき、メモリセルアレイ２４の各メモリセルに書き込まれているデータ（電荷）をリフレッシュするための内部ロウアドレスを生成し、生成した内部ロウアドレスをロウデコーダ２２に出力する。
【００２２】
ロウデコーダ２２は、リフレッシュ制御回路１９が出力する内部ロウアドレスにより、各メモリバンクｂａｎｋ０〜３内に含まれるいずれかのワード線ＷＬを選択する回路である。また、カラムデコーダ２３は、各メモリバンクｂａｎｋ０〜３内におけるセンスアンプに含まれるいずれかの図示しないセンスアンプを選択する回路である。カラムデコーダ２３によって選択されたセンスアンプは、例えば図示しないデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバスを介して増幅したリードデータを書込読出回路２５に出力する。一方、ライト動作時において、データアンプは、リードライトバスを介して書込読出回路２５から入力されるライトデータを増幅し、増幅したライトデータをセンスアンプに出力する。書込読出回路２５は、ＦＩＦＯ回路２６を介して、入出力回路２７に接続されている。
【００２３】
データ入出力端子Ｔｐ４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路２７に接続されている。入出力回路２７は、リード動作時において、内部クロックＬＣＬＫに同期してＦＩＦＯ回路２６からのリードデータをデータ入出力端子Ｔｐ４へリードデータＤＱとして並列出力する。また、入出力回路２７は、ライト動作時において、内部クロックＬＣＬＫに同期して、データ入出力端子Ｔｐ４からのライトデータＤＱを、ＦＩＦＯ回路２６へ直列出力する。なお、データ入出力端子Ｔｐの数は、図１に示すように複数あるが、４、８、１６などいくつであってもよい。
【００２４】
電源端子Ｔｐ５ａ及びＴｐ５ｂは、それぞれ外部電圧ＶＤＤ及び接地電圧ＶＳＳが供給される端子である。本明細書においては、外部電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。電源端子Ｔｐ５ａ及びＴｐ５ｂは、内部電圧発生回路２８に接続されている。外部電圧ＶＤＤは、内部電源発生回路２８に供給される。
内部電源発生回路２８は、内部回路の使用する電圧に応じた複数の内部電圧を発生する。これらの各内部電圧は、それぞれ対応する内部回路に供給される。
【００２５】
ここで、メモリバンクｂａｎｋ＿ｋ（ｋ＝０〜３）とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ２４を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作が可能な一単位をいう。例えば、メモリバンクｂａｎｋ＿０は、コマンド入力回路１６にアクティブコマンドが入力されると活性化されて、アクティブコマンドに応じた動作（センス動作）を行う。メモリバンクｂａｎｋ＿０がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクｂａｎｋ＿１は、コマンド入力回路１６にリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作（センス動作）を行うことができる。
なお、図２において、４個のメモリバンクが設けられているが、メモリバンクの数は４個に限るものではなく、例えば８個でも良い。
【００２６】
次に、クロック入力回路１１の初段回路１００の構成について、図３を用いて説明する。
図３は、本実施形態に係るクロック入力回路１１の初段回路１００の概略構成図である。
図３に示すように、定電流源１１０、定電流源１２０、差動回路１３０、差動回路１４０、出力回路１５０から構成されている。
定電流源１１０は、ＰＭＯＳ（第１の導電型の半導体）１１１−１〜１１１−ｎ（ｎは１以上の整数）で構成されている。ＰＭＯＳ１１１−１〜１１１−ｎは、各ソース端子が、内部電源ＶＰＥＲＩに接続されている。なお、内部電源発生回路２８は、外部電圧ＶＤＤを降圧して内部電圧ＶＰＥＲＩを生成する。ＰＭＯＳ１１１−１〜１１１−ｎは、各ゲート端子が、各制御信号ＣＯＤＥＰ＿０〜ｎに接続されている。ＰＭＯＳ１１１−１〜１１１−ｎは、各ドレイン端子が、差動回路１３０のＰＭＯＳ１３１及びＰＭＯＳ１３２のソース端子、差動回路１４０のＰＭＯＳ１４１及びＰＭＯＳ１４２のソース端子と接続されている。
【００２７】
定電流源１２０は、ＮＭＯＳ（第２の導電型の半導体）１２１−１〜１２１−ｎ（ｎは１以上の整数）で構成されている。ＮＭＯＳ１２１−１〜１２１−ｎは、各ソース端子が、ＶＳＳに接続、すなわち接地されている。ＮＭＯＳ１２１−１〜１２１−ｎは、各ゲート端子が、各制御信号ＣＯＤＥＮ＿０〜ｎに接続されている。ＮＭＯＳ１２１−１〜１２１−ｎは、各ドレイン端子が、差動回路１４０のＮＭＯＳ１３３及びＮＭＯＳ１３４のソース端子、差動回路１４０のＮＭＯＳ１４３及びＮＭＯＳ１４４のソース端子と接続されている。
【００２８】
差動回路１３０は、ＰＭＯＳ１３１及び１３２からなる差動回路、ＮＭＯＳ１３３及び１３４からなる差動回路を含む差動回路から構成されている。
ＰＭＯＳ１３１とＰＭＯＳ１３２とは、ソース端子が、定電流源１１０に接続されている。ＰＭＯＳ１３１とＮＭＯＳ１３３とは、ゲート端子が、クロック信号ＣＫＴの配線に接続されている。ＰＭＯＳ１３１は、ドレイン端子が、ＮＭＯＳ１３３のドレイン端子、出力回路１５０のＰＭＯＳ１５１のゲート端子及びＮＭＯＳ１５２のゲート端子に接続されている。ＰＭＯＳ１３２は、ゲート端子が、ＰＭＯＳ１３４のゲート端子、差動回路１４０のＰＭＯＳ１４１のゲート端子、ＮＭＯＳ１４３のゲート端子、ＰＭＯＳ１４２のドレイン端子とＮＭＯＳ１４４のドレイン端子との接続点とに接続されている。ＰＭＯＳ１３２は、ドレイン端子がＮＭＯＳ１３４のソース端子に接続されている。ＮＭＯＳ１３３とＮＭＯＳ１３４の各ソース端子は、定電流源１２０に接続されている。
【００２９】
差動回路１４０は、ＰＭＯＳ１４１及び１４２からなる差動回路、ＮＭＯＳ１４３及び１４４からなる差動回路を含む差動回路から構成されている。
ＰＭＯＳ１４２とＰＭＯＳ１４４とは、ゲート端子が、クロック信号ＣＫＢの配線と接続されている。ＰＭＯＳ１４１とＰＭＯＳ１４２とは、ソース端子が、定電流源１１０に接続されている。ＮＭＯＳ１４３とＮＭＯＳ１４４とは、ドレイン端子が、定電流源１２０に接続されている。
ＰＭＯＳ１４１は、ゲート端子が、ＮＭＯＳ１４３のゲート端子、ＰＭＯＳ１４２のドレイン端子、ＮＭＯＳ１４４のソース端子、差動回路１３０のＰＭＯＳ１３２のゲート端子、ＮＭＯＳ１３４のゲート端子と接続されている。ＰＭＯＳ１４１は、ドレイン端子が、ＮＭＯＳ１４３のドレイン端子と接続されている。ＰＭＯＳ１４２は、ソース端子が、ＮＭＯＳ１４４のドレイン端子に接続されている。
【００３０】
出力回路１５０は、ＰＭＯＳ１５１、ＮＭＯＳ１５２から構成されている。ＰＭＯＳ１５１は、ソース端子が、内部電圧ＶＲＥＲＩに接続され、ドレイン端子が、ＮチャネルＭＯＳ１５２のドレイン端子に接続されている。ＮＭＯＳ１５２は、ソース端子が、接地されている。ＰＭＯＳ１５１とＮＭＯＳ１５２とは、ドレイン端子が、クロック信号ＩＣＬＫＴの配線に接続されている。
【００３１】
図３に示すように、入力初段回路１００は、外部からのクロック信号ＣＫＴ及びＣＫＢが入力される回路である。また、定電流源１１０は、ヒューズ回路１５が出力する制御信号ＣＯＤＥＰ＿０〜ｎに基づき、ＰＭＯＳ１１１−１〜１１１−ｎのオン状態とオフ状態を制御し、差動回路１３０及び１４０に供給される電流を調整している。また、定電流源１２０は、ヒューズ回路１５が出力する制御信号ＣＯＤＥＮ＿０〜ｎに基づき、ＮＭＯＳ１２１−１〜１２１−ｎのオン状態とオフ状態を制御し、差動回路１３０及び１４０に供給される電流を調整している。
【００３２】
例えば、制御信号ＣＯＤＥＰ＿１は、ＰＭＯＳ１１１−１のオン状態とオフ状態を制御する。制御信号ＣＯＤＥＰ＿２は、ＰＭＯＳ１１１−２のオン状態とオフ状態を制御し、制御信号ＣＯＤＥＰ＿３は、ＰＭＯＳ１１１−３のオン状態とオフ状態を制御し、制御信号ＣＯＤＥＰ＿４は、ＰＭＯＳ１１１−４のオン状態とオフ状態を制御する。
制御信号ＣＯＤＥＮ＿１は、ＮＭＯＳ１２１−１のオン状態とオフ状態を制御する。制御信号ＣＯＤＥＮ＿２は、ＮＭＯＳ１２１−２のオン状態とオフ状態を制御し、制御信号ＣＯＤＥＮ＿３は、ＮＭＯＳ１２１−３のオン状態とオフ状態を制御し、制御信号ＣＯＤＥＮ＿４は、ＮＭＯＳ１２１−４のオン状態とオフ状態を制御する。
【００３３】
（テスト回路１４の構成）
次に、テスト回路１４の構成について図４〜図６を用いて説明する。
図４は、本実施形態に係るテスト回路１４の概略構成図である。図４に示すように、テスト回路１４は、ＮＯＲ回路２１０、ＮＯＴ回路２１１、第１オシレータ回路２２０、第２オシレータ回路２３０、第３オシレータ回路２４０、ＮＡＮＤ回路２２１、２３１及び２４１、カウンタ回路２５０から構成されている。
【００３４】
ＮＯＲ回路２１０は、３入力１出力の否定論理和回路である。ＮＯＲ回路２１０は、第１入力が、第１オシレータ回路２２０に対するオシレータ活性化信号ＯＳＣＥＮ＿Ｐに接続され、第２入力が、第２オシレータ回路２３０に対するオシレータ活性化信号ＯＳＣＥＮ＿Ｎに接続され、第３入力が、第３オシレータ回路２４０に対するオシレータ活性化信号ＯＳＣＥＮ＿Ｃに接続されている。ＮＯＲ回路２１０は、出力が、ＮＯＴ回路２１１の入力に接続されている。
ＮＯＲ回路２１０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、ＯＳＣＥＮ＿Ｃのうち、いずれか一つの信号がＨレベルになると、出力信号をＨレベルからＬレベルへ遷移させる。なお、オシレータ活性化信号ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、ＯＳＣＥＮ＿Ｃは、Ｈレベルがイネーブル（Ｅｎａｂｌｅ）状態、Ｌレベルがディセーブル（Ｄｉｓａｂｌｅ）状態である。
ＮＯＴ回路２１１は、１入力１出力の否定回路である。ＮＯＴ回路２１１は、入力が、ＮＯＲ回路２１０の出力に接続され、出力が、カウンタ回路２５０の第１入力に接続されている。ＮＯＴ回路２１１は、入力信号がＬレベルからＨレベルになると、出力信号をＨレベルからＬレベルへ遷移させる。
【００３５】
第１オシレータ回路２２０（オシレータ）は、後述するように、ＰＭＯＳで構成されるリングオシレータである。第１オシレータ回路２２０は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｐに接続され、第２入力が、ＮＡＮＤ回路２２１の出力に接続されている。第１オシレータ回路２２０は、出力が、ＮＡＮＤ回路２２１の第２入力に接続されている。
第１オシレータ回路２２０は、第１入力のオシレータ活性化信号ＯＳＣＥＮ＿Ｐと第２入力の信号ＩＮ＿Ｐを用いてクロック信号ＯＵＴ＿Ｐを生成する。
ＮＡＮＤ回路２２１は、２入力１出力の否定論理積回路である。ＮＡＮＤ回路２２１は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｐに接続され、第２入力が、第１オシレータ回路２２０の出力に接続されている。ＮＡＮＤ回路２２１は、出力が、カウンタ回路２５０の第２入力に接続されている。
ＮＡＮＤ回路２２１は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐと第１オシレータ回路２２０の出力信号ＯＵＴ＿Ｐのどちらか一方がＬレベルのとき、Ｈレベルの出力信号を出力する。
【００３６】
第２オシレータ回路２３０（オシレータ）は、後述するように、ＮＭＯＳで構成されるリングオシレータである。第２オシレータ回路２３０は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｎに接続され、第２入力が、ＮＡＮＤ回路２３１の出力に接続されている。第２オシレータ回路２３０は、出力が、ＮＡＮＤ回路２３１の第２入力に接続されている。
第２オシレータ回路２３０（オシレータ）は、第１入力のオシレータ活性化信号ＯＳＣＥＮ＿Ｎと第２入力の信号ＩＮ＿Ｎを用いてクロック信号ＯＵＴ＿Ｎを生成する。
ＮＡＮＤ回路２３１は、２入力１出力の否定論理積回路である。ＮＡＮＤ回路２３１は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｎに接続され、第２入力が、第２オシレータ回路２３０の出力に接続されている。ＮＡＮＤ回路２３１は、出力が、カウンタ回路２５０の第３入力に接続されている。
ＮＡＮＤ回路２３１は、オシレータ活性化信号ＯＳＣＥＮ＿Ｎと第２オシレータ回路２３０の出力信号ＯＵＴ＿Ｎのどちらか一方がＬレベルのとき、Ｈレベルの出力信号を出力する。
【００３７】
第３オシレータ回路２４０（オシレータ）は、後述するように、ＰＭＯＳとＮＭＯＳとのＣＭＯＳ（相補型金属酸化膜半導体）トランジスタ（以下、ＣＭＯＳという）で構成されるリングオシレータである。第３オシレータ回路２４０は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｃに接続され、第２入力が、ＮＡＮＤ回路２４１の出力に接続されている。第３オシレータ回路２４０は、出力が、ＮＡＮＤ回路２４１の第２入力に接続されている。
第３オシレータ回路２４０は、第１入力のオシレータ活性化信号ＯＳＣＥＮ＿Ｃと第２入力の信号ＩＮ＿Ｃを用いてクロック信号ＯＵＴ＿Ｃを生成する。
ＮＡＮＤ回路２４１は、２入力１出力の否定論理積回路である。ＮＡＮＤ回路２４１は、第１入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｃに接続され、第２入力が、第３オシレータ回路２４０の出力に接続されている。ＮＡＮＤ回路２４１は、出力が、カウンタ回路２５０の第４入力に接続されている。
ＮＡＮＤ回路２４１は、オシレータ活性化信号ＯＳＣＥＮ＿Ｃと第３オシレータ回路２４０の出力信号ＯＵＴ＿Ｃのどちらか一方がＬレベルのとき、Ｈレベルの出力信号を出力する。
【００３８】
カウンタ回路２５０は、第１入力が、ＮＯＴ回路２１１の出力に接続され、第２入力が、第１オシレータ回路２２０の出力及びＮＡＮＤ回路２２１の出力に接続されている。カウンタ回路２５０は、第３入力が、第２オシレータ回路２３０の出力及びＮＡＮＤ回路２３１の出力に接続され、第４入力が、第３オシレータ回路２４０の出力及びＮＡＮＤ回路２４１の出力に接続され、第５入力が、カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴに接続されている。カウンタ回路２５０は、出力が、データ入出力端子Ｔｐ４に接続されている（図２）。
カウンタ回路２５０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、またはＯＳＣＥＮ＿Ｃのいずれか１つが活性化している期間、第１オシレータ回路２２０、第２オシレータ回路２３０、または第３オシレータ回路２４０が出力するクロック数をカウントする。カウンタ回路２５０は、カウントしたカウント数を、カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴに応じて出力する。
【００３９】
（第１オシレータ回路２２０の構成）
次に、第１オシレータ回路２２０の構成について、図５を用いて説明する。
図５は、本実施形態に係る第１オシレータ回路２２０の構成図である。
図５に示すように、第１オシレータ回路２２０は、ＮＯＴ回路２２２、ｎ個のＰＭＯＳ２２３−１〜２２３−ｎ（ｎは２以上の偶数）から構成されている。
ＮＯＴ回路２２０は、入力が、オシレータ活性化信号ＯＳＣＥＮ＿Ｐの配線に接続され、出力が、ＰＭＯＳ２２３−２、２２３−４、２２３−６、２２３−８、・・・、２２３−ｎの各ゲート端子に接続されている。
ＰＭＯＳ２２３−１は、ソース端子が電源ＶＤＤに接続され、ゲート端子がＮＡＮＤ回路２２１（図４）の出力信号ＩＮ＿Ｐの配線に接続され、ドレイン端子がＰＭＯＳ２２３−２のソース端子及びＰＭＯＳ２２３−３のゲート端子に接続されている。
ＰＭＯＳ２２３−２は、ドレイン端子が接地されている。
【００４０】
ＰＭＯＳ２２３−３は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＰＭＯＳ２２３−４のソース端子及びＰＭＯＳ２２３−５のゲート端子に接続されている。ＰＭＯＳ２２３−４は、ドレイン端子が接地されている。
以下、ＰＭＯＳ２２３−３とＰＭＯＳ２２３−４との接続構成（信号伝送部）が、リング状且つ直列に接続されている。
ＰＭＯＳ２２３−（ｎ−３）は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＰＭＯＳ２２３−（ｎ―２）のソース端子及びＰＭＯＳ２２３−（ｎ−１）のゲート端子に接続されている。
ＰＭＯＳ２２３−（ｎ―２）は、ドレイン端子が接地されている。
ＰＭＯＳ２２３−（ｎ−１）は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＰＭＯＳ２２３−ｎのソース端子に接続されている。
ＰＭＯＳ２２３−ｎは、ドレイン端子が接地されている。
また、ＰＭＯＳ２２３−（ｎ−１）は、ドレイン端子とＰＭＯＳ２２３−ｎのソース端子の接点から出力信号ＯＵＴ＿Ｐを出力する。
【００４１】
図５に示したように、ＰＭＯＳ２２３−１とＰＭＯＳ２２３−２の組は、インバータ回路である。このインバータ回路を奇数段、リング状に接続することでインバータ回路の遅延を用いたリングオシレータ回路を構成している。インバータのみでリングオシレータを構成する場合には奇数段のインバータが必要であるが、図４に示すとおり、リングオシレータ制御用にＮＡＮＤ回路２２１が入っているため、インバータ部分は偶数段になる。このため、カウンタ回路２５０は、予め定められた期間、第１オシレータ回路２２０が生成したクロック数をカウントすることで、ＰＭＯＳの特性を計測することができる。具体的には、カウント数が、予め設定されているカウント数より多い場合、ＰＭＯＳの動作は、設計値の動作速度より高速である。一方、カウント数が予め設定されているカウント数より少ない場合、ＰＭＯＳの動作は、設計値の動作速度より低速である。
【００４２】
（第２オシレータ回路２３０の構成）
次に、第２オシレータ回路２３０の構成について、図６を用いて説明する。
図６は、本実施形態に係る第２オシレータ回路２３０の構成図である。
図６に示すように、第２オシレータ回路２３０は、ｎ個のＮＭＯＳ２３３−１〜２３３−ｎ（ｎは２以上の偶数）から構成されている。
オシレータ活性化信号ＯＳＣＥＮ＿Ｎの配線は、ＰＭＯＳ２３３−１、２３３−３、２３３−５、２３３−７、・・・、２３３−（ｎ−１）の各ゲート端子に接続されている。
ＮＭＯＳ２３３−１は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＮＭＯＳ２３３−２のソース端子及びＮＭＯＳ２３３−４のゲート端子に接続されている。
ＮＭＯＳ２３３−２は、ゲート端子がＮＡＮＤ回路２３１（図４）の出力信号ＩＮ＿Ｎに接続され、ドレイン端子が接地されている。
【００４３】
ＮＭＯＳ２３３−３は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＮＭＯＳ２３３−４のソース端子及びＮＭＯＳ２２３−６のゲート端子に接続されている。ＮＭＯＳ２３３−４は、ドレイン端子が接地されている。
以下、ＮＭＯＳ２２３−３とＮＭＯＳ２３３−４の接続構成（信号伝送部）が、リング状且つ直列に接続されている。
ＮＭＯＳ２３３−（ｎ−３）は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＮＭＯＳ２３３−（ｎ―２）のソース端子及びＮＭＯＳ２３３−ｎのゲート端子に接続されている。
ＮＭＯＳ２３３−（ｎ―２）は、ドレイン端子が接地されている。
ＮＭＯＳ２３３−（ｎ−１）は、ソース端子が電源ＶＤＤに接続され、ドレイン端子がＮＭＯＳ２３３−ｎのソース端子に接続されている。
ＮＭＯＳ２３３−ｎは、ドレイン端子が接地されている。
また、ＮＭＯＳ２３３−（ｎ−１）は、ドレイン端子とＮＭＯＳ２３３−ｎのソース端子の接点から出力信号ＯＵＴ＿Ｎを出力する。
【００４４】
図６に示したように、ＮＭＯＳ２３３−１とＮＭＯＳ２３３−２の組は、インバータ回路である。このインバータ回路を奇数段、リング状に接続することでインバータ回路の遅延を用いたリングオシレータ回路を構成している。図６に示した第２オシレータ回路２３０は、ＮＭＯＳにより構成しているため、このオシレータにより生成されるクロックは、ＰＭＯＳの影響を受けない。このため、後段のカウンタ回路２５０で予め定められた期間、第２オシレータ回路２３０が生成したクロック数をカウントすることで、ＮＭＯＳの特性を計測することができる。テスト回路１４は、このようにカウントしたカウント数を、データ入出力端子Ｔｐ４を介してテスタ２に出力する。
【００４５】
テスタ２は、半導体装置１が出力するＰＭＯＳに対するテスト結果のカウント値、及びＮＭＯＳに対するテスト結果のカウント値に基づき、半導体装置１の特性を判定する。
具体的には、ＰＭＯＳで構成される第１オシレータ回路２２０のカウント数が、設計値から得られるカウント数より多い場合、テスタ２は、ＰＭＯＳの能力が設計より大きい、すなわち電流を多く流せると判定し、ＮＭＯＳで構成される第２オシレータ回路２３０のカウント数が設計値から得られるカウント数より多い場合は、テスタ２はＮＭＯＳの能力が設計より大きいと判定する。一方、カウント数が、予め設定されているカウント数より少ない場合、テスタ２は、ＰＭＯＳ、ＮＭＯＳが、設計値より能力が低いと判定する。
テスタ２は、判定結果に基づき、クロック入力回路１１のタイミングを補正するための補正情報を半導体装置１に出力する。半導体装置１は、テスタ２の補正情報に基づき、クロック入力回路１１のタイミングを、ヒューズ回路１５のレーザーヒューズ等を調整することで調整する。
ヒューズ回路１５は、設定されたタイミングに基づきクロック入力回路１１のタイミング調整信号ＣＯＤＥＰ＿０〜ｎ、ＣＯＤＥＮ＿０〜ｎを生成し、生成したイミング調整信号ＣＯＤＥＰ＿０〜ｎ、ＣＯＤＥＮ＿０〜ｎをクロック入力回路１１に出力する。具体的には、例えばＰＭＯＳの能力が高いと判定した場合には、ＰＭＯＳで構成される定電流源１１０の能力を下げるようにＣＯＤＥＰ＿０〜ｎを調整し、逆にＰＭＯＳの能力が低いと判定した場合には定電流源１１０の能力を上げるようにＣＯＤＥＰ＿０〜ｎの値を調整する。
【００４６】
（テスト回路１４の動作）
次に、テスト回路１４の動作について、図７を用いて説明する。
図７は、本実施形態に係るテスト回路１４の動作の一例を説明するタイミングチャートである。図７において、横軸は時間を表し、縦軸は信号のレベルを表している。
時刻ｔ１において、テスタ２からコマンドＴＥＳＴ１が半導体装置１に入力される。
【００４７】
時刻ｔ２において、コマンドデコード回路１７は、コマンドＴＥＳＴ１に基づきテスト回路１４に出力するオシレータ活性化信号ＯＳＣＥＮ＿Ｐを、非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移させる。なお、オシレータ活性化信号ＯＳＣＥＮ＿Ｐを活性化して各オシレータ回路（第１オシレータ回路、第２オシレータ回路、第３オシレータ回路）のクロック生成を行わせる（クロッキング動作）期間は、図５に示した第１オシレータ回路２２０における信号伝送部の１段あたりの遅延時間、カウンタ回路２５０のビット数等に応じて設定するとよい。
オシレータ活性化信号ＯＳＥＮ＿Ｐが活性化された後、テスト回路１４の第１オシレータ回路２２０は、クロック信号の生成を開始する。
【００４８】
時刻ｔ３において、カウンタ回路２５０は、第１オシレータ回路２２０が出力するクロック信号のカウントを開始する。すなわち、カウンタ回路２５０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、ＯＳＣＥＮ＿Ｃの論理和（ＯＲ）によりカウント開始する。このため、カウンタ回路２５０は、これらの３つのオシレータ活性化信号のうち１つでも活性化された場合、リセット状態が破棄され、カウント動作を開始、カウント値Ｃｏｕｎｔ＿ｖａｌｕｅ（Ｐ）が１→２→３→……と各オシレータ回路のクロッキング動作に従い変化する。
【００４９】
時刻ｔ４において、テスタ２からコマンドＴＥＳＴ３が半導体装置１に入力される。これに従い、時刻ｔ５において、コマンドデコード回路１７は、コマンドＴＥＳＴ３に基づきテスト回路１４に出力するカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴを、非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移させる。カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴが立ち上がった瞬間に、第１オシレータ回路２２０のカウント値をテスト回路１４に取り込むものとする。図７では時刻ｔ５のタイミングでカウント値ｍ１（ｍ１は整数）を取り込んだものとする。カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴは一定時間後Ｌレベルに戻るものとする（時刻ｔ７）。このとき、オシレータ活性化信号ＯＳＣＥＮ＿Ｐも同時にＬレベルに戻るものとする。オシレータ活性化信号ＯＳＣＥＮ＿ＰがＬレベルに戻ると同時に第１オシレータ回路２２０のクロッキング動作も停止する。
【００５０】
カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴがＨレベルになると、カウント値を取り込むと同時に、カウンタ回路２５０は、カウント数を示す値（ｍ１）ＣＯＵＮＴ＿ＯＵＴをデータ入出力端子Ｔｐ４に出力する。これには通常ある程度の遅延が生ずるので、時刻ｔ５でカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴがＨレベルになったタイミングにやや遅れて時刻ｔ６から、データ入出力端子Ｔｐ４を介してカウント数を示す値ｍ１（データＤＱ）が出力される。
カウンタ回路２５０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐが活性化レベル（Ｈレベル）から非活性化レベル（Ｌレベル）に遷移したため、オシレータ活性化信号ＯＳＣＥＮ＿Ｐにやや遅れた時刻ｔ８にカウンタ値をリセットする。
【００５１】
時刻ｔ９において、テスタ２からコマンドＴＥＳＴ２が半導体装置１に入力される。
時刻ｔ１０において、コマンドデコード回路１７は、コマンドＴＥＳＴ２に基づきテスト回路１４に出力するオシレータ活性化信号ＯＳＣＥＮ＿Ｎを、非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移させる。なお、オシレータ活性化信号ＯＳＣＥＮ＿Ｎを活性化して各オシレータ回路（第１オシレータ回路、第２オシレータ回路、第３オシレータ回路）のクロック生成を行わせる（クロッキング動作）期間は、図６に示した第２オシレータ回路２３０における信号伝送部の１段あたりの遅延時間、カウンタ回路２５０のビット数等に応じて設定するとよい。
オシレータ活性化信号ＯＳＥＮ＿Ｎが活性化された後、テスト回路１４の第２オシレータ回路２３０は、クロック信号の生成を開始する。
【００５２】
時刻ｔ１０以後、カウンタ回路２５０は、第２オシレータ回路２３０が出力するクロック信号のカウントを開始する。カウンタ回路２５０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｐ、ＯＳＣＥＮ＿Ｎ、ＯＳＣＥＮ＿Ｃの３つのオシレータ活性化信号のうち１つでも活性化された場合、リセット状態が破棄され、カウント動作を開始、カウント値Ｃｏｕｎｔ＿ｖａｌｕｅ（Ｐ）が１→２→３→……と第２オシレータ回路２３０のクロッキング動作に従い変化する。
【００５３】
時刻ｔ１１において、テスタ２からコマンドＴＥＳＴ３が半導体装置１に入力される。これに従い、時刻ｔ１２において、コマンドデコード回路１７は、コマンドＴＥＳＴ３に基づきテスト回路１４に出力するカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴを、非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移させる。カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴが立ち上がった瞬間に、第２オシレータ回路２３０のカウント値をテスト回路１４に取り込むものとする。図７では時刻ｔ１３のタイミングでカウント値ｍ２（ｍ２は整数）を取り込んだものとする。カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴは一定時間後Ｌレベルに戻るものとする（時刻ｔ１４）。このとき、オシレータ活性化信号ＯＳＣＥＮ＿Ｎも同時にＬレベルに戻るものとする。オシレータ活性化信号ＯＳＣＥＮ＿ＮがＬレベルに戻ると同時に第２オシレータ回路２３０のクロッキング動作も停止する。
【００５４】
カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴがＨレベルになると、カウント値を取り込むと同時に、カウンタ回路２５０は、カウント数を示す値（ｍ２）ＣＯＵＮＴ＿ＯＵＴをデータ入出力端子Ｔｐ４に出力する。これには通常ある程度の遅延が生ずるので、時刻ｔ１２でカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴがＨレベルになったタイミングにやや遅れて時刻ｔ１３から、データ入出力端子Ｔｐ４を介してカウント数を示す値ｍ２（データＤＱ）が出力される。
カウンタ回路２５０は、オシレータ活性化信号ＯＳＣＥＮ＿Ｎが活性化レベル（Ｈレベル）から非活性化レベル（Ｌレベル）に遷移したため、ＯＳＣＥＮ＿Ｎにやや遅れた時刻ｔ１５にカウンタ値をリセットする。
【００５５】
（カウンタ回路２５０の出力動作）
次に、カウンタ回路２５０のカウンタ数を示す値の出力動作について図８及び図９を用いて説明する。図８は、本実施形態に係るカウンタ回路２５０のカウンタ数を示す値の出力動作の一例を説明する図である。
図８に示すように、カウンタ回路２５０は、ｎビットカウンタ及びｎ本の出力ＣＯＵＮＴ＿ＯＵＴ１〜ｎ（ｎは、１以上の自然数）を有している。
カウンタ回路２５０は、カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴが非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移したとき、各ビットの値を、各出力ラインＣＯＵＮＴ＿ＯＵＴ１〜ｎを介して、入出力回路２７のＤＱ出力回路２７ａに出力する。ＤＱ出力回路２７ａは、入力された各ビットの値をデータ入出力端子Ｔｐ４からパラレル信号として出力する。このため、必要なＤＱ信号線の本数はｎ本となる。
【００５６】
図９は、本実施形態に係るカウンタ回路２５０ａのカウンタ数を示す値の出力動作の一例を説明する図である。
図９に示すようにカウンタ回路２５０ａは、ｎビットカウンタ及びｎ本の出力ＣＯＵＮＴ＿ＯＵＴ１〜ｎ（ｎは、１以上の自然数）を有している。カウンタ回路２５０ａには、図８とは異なり、テスタ２から入力されたコマンドに基づくカウンタ出力制御信号ＴＣＮＴ＿ＯＵＴとカウンタ用クロック信号ＴＣＮＴ＿ＣＬＫが入力される。なお、カウンタ用クロック信号ＴＣＮＴ＿ＣＬＫは、コマンドに基づき、コマンドデコード回路１７が生成する。
カウンタ回路２５０ａは、カウンタ出力制御信号ＴＣＮＴ＿ＯＵＴが非活性化レベル（Ｌレベル）から活性化レベル（Ｈレベル）に遷移したとき、カウンタ用クロック信号ＴＣＮＴ＿ＣＬＫに応じて、ｎビットの各値を順次、出力ラインＣＯＵＮＴ＿ＯＵＴを介して、入出力回路２７のＤＱ出力回路２７ｂに入力する。
すなわち、カウンタ回路２５０ａは、各ビットの値を、シリアル信号として出力する。
【００５７】
次に、クロック入力回路１１の初段回路１００の一例の動作について、図１０を用いて説明する。図１０は、本実施形態に係るクロック入力回路１１の初段回路１００の一例の動作波形図である。
図１０において、横軸は時間を表し、縦軸は信号のレベルを表している。符号ｇ３０１は、クロック入力回路１１に入力されるクロック信号ＣＫＴを表している。
符号ｇ３０２は、クロック信号ＣＫＴを反転したとき、ＭＯＳトランジスタの特性によって生じる仮想的な立ち上がりと立ち下がりの波形を表している。
符号ｇ３０３は、クロック信号ＣＫＴを反転した信号ＩＣＫＴを表している。
図１０に示すように、半導体装置１に入力されるクロック信号ＣＫＴは、時刻ｔ１０１における立ち上がりｔｒ１と、時刻ｔ１０４における立ち上がりｔｆ１はほぼ等しい。
しかしながら、波形ｇ３０２のように、例えばクロック信号の入力バッファのＰＭＯＳとＮＭＯＳとの特性差があり、立ち上がりｔｒ２（時刻ｔ１０２）が早く、立ち下がりｔｆ２（時刻ｔ１０５）が遅い場合、波形ｇ３０３のように、ＣＫＴを反転した信号であるＩＣＫＴがクロック信号ＣＫＴに対してＨレベルの期間とＬレベルの期間が異なってしまう。具体的には、波形ｇ３０１は、Ｈレベルの期間が、時刻ｔ１０２からｔ１０４までの期間であり、Ｌレベルの期間が、時刻ｔ１０４からｔ１０７の期間である。一方、クロック信号ＩＣＫＴのＨレベルの期間は、時刻ｔ１０３からｔ１０６の期間であり、クロック信号ＣＫＴのＨレベルの期間より長い。また、クロック信号ＩＣＫＴのＬレベルの期間は、時刻ｔ１０６からｔ１０８の期間であり、クロック信号ＣＫＴのＬレベルの期間より長い。
【００５８】
このようなＰＭＯＳとＮＭＯＳとの特性差による立ち上がりと立ち下がり特性に差が生じることは、高速な半導体装置１においては書き込み速度や読み出し速度の低下などの要因になるという課題があった。このため、本実施形態では、ＣＭＯＳ型のリングオシレータ回路だけではなく、ＰＭＯＳによるリングオシレータを用いて、ＰＭＯＳによるタイミングずれを検出して、検出結果に基づきクロック回路１１の定電流源１１０の電流を補正する。具体的には、ＰＭＯＳで構成される定電流源１１０に流れる電流が多くなるように制御した場合、クロック入力回路１１の初段回路１００の出力信号ＩＣＬＫＢの立ち上がりが早くなる。また、ＮＭＯＳで構成される定電流源１２０に流れる電流が多くなるように制御した場合、クロック入力回路１１の初段回路１００の出力信号ＩＣＬＫＢの立ち下がりが早くなる。
【００５９】
このため、テスト回路１４は、クロック入力回路１１のＰＭＯＳとＮＭＯＳの特性を別々に第１オシレータ回路２２０と第２オシレータ回路２３０を用いてタイミングずれを表すカウント値を検出する。テスト回路１４は、検出したカウント値を示す情報をテスタ２に出力する。
テスタ２は、テスト回路１４が出力する検出されたカウント数を示す値に基づき、ヒューズ回路１５への設定値を含むにコマンドＴＥＳＴ＿Ｂを半導体装置１に出力する。
テスト回路１４は、ヒューズ回路１５が出力するタイミング調整信号に基づき、ＰＭＯＳに対するタイミングを調整するための定電流源１１０に流れる電流が多くするように制御するタイミング調整信号ＣＯＤＥＰ＿０〜ｎを生成する。また、テスト回路１４は、ヒューズ回路１５が出力するタイミング調整信号に基づき、ＮＭＯＳに対するタイミングを調整するための定電流源１２０に流れる電流が多くするように制御するタイミング調整信号ＣＯＤＥＮ＿０〜ｎを生成する。
クロック入力回路１１は、テスト回路１４が出力するタイミング調整信号ＣＯＤＥＰ＿０〜ｎに基づき、定電流源１１０の電流量を調整することでクロック動作のタイミングを調整する。また、クロック入力回路１１は、テスト回路１４が出力するタイミング調整信号ＣＯＤＥＮ＿０〜ｎに基づき、定電流源１２０の電流量を調整することでクロック動作のタイミングを調整する。
【００６０】
このように、半導体装置１は、オシレータ回路（１−２（図１）、第１オシレータ回路２２０、第２オシレータ回路２３０、第３オシレータ回路２４０）と、テスト信号の活性化期間内にオシレータ回路に対してクロッキング動作を行わせるテスト信号をオシレータ回路に出力するコマンド回路（１−１（図１）、コマンドデコード回路１７）と、オシレータ回路と接続され、クロッキング動作によるクロッキング数をカウントするカウンタ回路（１−３（図１）、２５０）と、を備える。
【００６１】
これにより、本実施形態では、テスト回路１４は、ＰＭＯＳによるリングオシレータで構成される第１オシレータ回路２２０、カウンタ回路２５０により、クロック入力回路１１に対する設計値と実測値とのタイミングのずれ量を検出する。そして、検出されたずれ量に基づき、クロック入力回路１１に対する補正値の設定をヒューズ回路１５に行う。テスト回路１４は、このように設定されたタイミング調整信号ＣＯＤＥＰ＿０〜ｎ、ＣＯＤＥＮ＿０〜ｎに基づき、ＰＭＯＳで構成される定電流源１１０とＮＭＯＳで構成される定電流源１２０を制御する。この結果、クロック入力回路１１におけるＰＭＯＳとＮＭＯＳの特性差を補正することができるので、各信号の立ち上がり、立ち下がり特性を揃えることが可能になる。
【００６２】
なお、本実施形態では、テスト回路１４の第１オシレータ回路２２０及び第２オシレータ回路２３０を用いてタイミングずれを調整する例を説明したが、ＰＭＯＳとＮＭＯＳによるＣＭＯＳで構成される第３オシレータ回路２４０も用いるようにしてもよい。この場合、例えば、第３オシレータ回路２４０で検出したタイミングずれに対して、ヒューズ回路１５を用いて補正し、さらに上述したように第１オシレータ回路２２０及び第２オシレータ回路２３０を用いてタイミングずれを微調整するようにしてもよい。
【００６３】
また、本実施形態では、クロック入力回路１１の初段回路におけるＰＭＯＳとＮＭＯＳの特性差を補正する例を説明したが、この例に限られない。例えば、アドレス入力回路２０及びコマンド入力回路１６の各初段回路におけるＰＭＯＳとＮＭＯＳの特性差を補正するようにしてもよい。
アドレス入力回路２０の初段回路におけるＰＭＯＳとＮＭＯＳの特性差の補正を行う場合、テスト回路１４は、コマンドデコード回路１７が出力するコマンドＴＥＳＴ＿Ａに基づき、アドレス入力回路２０に対してＰＭＯＳ、ＮＭＯＳの特性を検出する。テスト回路１４は、クロック入力回路１１の場合と同様にＰＭＯＳ、ＮＭＯＳのカウント数を示す値をテスタ２に出力する。また、テスト回路１４は、ヒューズ回路１５が出力するタイミング調整信号に基づき、アドレス入力回路２０のタイミングを調整するタイミング調整信号ＡＣＯＤＥＰ＿０〜ｎ、ＡＣＯＤＥＮ＿０〜ｎ（ｎは１以上の整数）を生成する。テスト回路１４は、生成したタイミング調整信号ＡＣＯＤＥＰ＿０〜ｎ、ＡＣＯＤＥＮ＿０〜ｎをアドレス入力回路２０に出力する。
また、アドレス入力回路２０及びコマンド入力回路の初段回路におけるＰＭＯＳとＮＭＯＳの特性差を補正する場合においても、クロック入力回路１１に対してもタイミングを調整するようにしてもよい。
この場合、クロック入力回路１１の初段回路１００の定電流源１１０及び１２０、アドレスデコード回路１７の初段回路の各定電流源は、それぞれ回路構成に合わせて別々に調整するようにしてもよい。
【００６４】
また、本実施形態では、テスト回路１４がカウントしたカウント数に基づきテスタ２がヒューズ回路１５に対するタイミング調整信号を生成する例を説明したが、例えばテスト回路１４がヒューズ回路１５に対するタイミング調整信号を生成するようにしてもよい。
【００６５】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。
例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１−１・・・コマンド回路、１−２・・・オシレータ回路、１−３・・・カウンタ回路、１−４・・・タイミング調整部、１−５・・・内部回路、１・・・半導体装置、２・・・テスタ、１１・・・クロック入力回路、１２・・・ＤＬＬ回路、１３・・・タイミングジェネレータ、１４・・・テスト回路、１５・・・ヒューズ回路、１６・・・コマンド入力回路、１７・・・コマンドデコード回路、１８・・・モードレジスタ、１９・・・リフレッシュ制御回路、２０・・・アドレス入力回路、２１・・・アドレスラッチ回路、２２・・・ロウデコーダ、２３・・・カラムデコーダ、２４・・・メモリアレイ、２５・・・書込読出回路、２６・・・ＦＩＦＯ回路、２７・・・入出力回路、２８・・・内部電源発生回路、２２０・・・第１オシレータ回路、２３０・・・第２オシレータ回路、２４０・・・第３オシレータ回路、２５０・・・カウンタ回路、１１１−１〜１１１−４、１３１、１３２、１４１、１４２、１５１、２２３−１〜２２３−ｎ・・・ＰＭＯＳ、１２１−１〜１２１−４、１３３、１３４、１４３、１４４、１５２、２３３−１〜２３３―ｎ・・・ＰＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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