(57)【要約】【課題】窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにする。【解決手段】ゲート領域１０３におけるチャネル層１０１に、ゲート電極１０５のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域１１１および不純物導入領域１１２を備える。不純物導入領域１１１は、ソース電極１０６側の領域幅ｄeのエッジ領域から、ゲート領域１０３のソース電極１０６側の外側の領域幅ｄsbのソース側障壁層領域にかけて形成されている。不純物導入領域１１２は、ドレイン電極１０７側の領域幅ｄeのエッジ領域から、ゲート領域１０３のドレイン電極１０７側の外側の領域幅ｄdbのドレイン側障壁層領域にかけて形成されている。【選択図】  図１
2013197247.tif 000002
【特許請求の範囲】
【請求項１】
第１窒化物半導体からなり主表面を（０００１）面として形成されたチャネル層と、
前記第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり主表面を（０００１）面として形成された障壁層と、
前記障壁層に形成された他の領域より薄い溝部からなるゲート領域と、
前記障壁層の上の前記ゲート領域にゲート絶縁層を介して形成されたゲート電極と、
前記ゲート領域と離間して前記障壁層の上に形成されたソース電極と、
前記ゲート電極を挟んで前記ソース電極と対向し、前記ゲート領域と離間して前記障壁層の上に形成されたドレイン電極と、
前記ゲート領域における前記チャネル層に、前記ゲート電極のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域と
を少なくとも備えることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記ゲート領域内における２つの前記不純物導入領域のゲート長方向の幅は、前記ゲート絶縁層の層厚以上とされていることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
前記チャネル層および前記障壁層の材料の組み合わせは、ＡｌXＧａ1-XＮおよびＧａＮ(０＜Ｘ≦１)、ＡｌX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮおよびＩｎX２Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた電界効果トランジスタに関し、特に、高温・高出力・高耐圧で高周波特性に優れたエンハンスメント型の電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いた電界効果トランジスタ（Field Effect Transistor:ＦＥＴ）として、例えばヘテロ構造電界効果トランジスタ（Hetero structure Field Effect Transistor:ＨＦＥＴ）がある。この窒化物半導体電界効果トランジスタは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
窒化物半導体を用いたＨＦＥＴは、通常、極性面である＋ｃ軸方向にエピタキシャル成長することで形成され、ヘテロ界面に大きな分極電荷が存在する。このために、一般にキャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリアがチャネルに誘起される（チャネル電子；２次元電子）。この特徴は、大電流が得られやすいという有利な面があるが、一般にデバイス動作としては、しきい値が負の、いわゆるデプレション型のデバイス動作にむいている。これは、ゲートに電圧を印加しない状態（ゲート電圧ゼロ）でもドレイン電圧の印加によってドレイン電流が流れ、ゲートに負の電圧を印加することによってドレイン電流がゼロになる（ピンチオフする）トランジスタ動作をするノーマリーオン型である。
【０００４】
一方、エンハンスメント型の動作をする窒化物半導体を用いたＨＦＥＴも提案されている（非特許文献１参照）が、一般に不利であり、エンハンスメント型のデバイス動作において高いドレイン電流を実現することは一般に困難である。なお、エンハンスメント型は、ノーマリーオフ型とも呼ばれ、ゲートに電圧を印加しない状態（ゲート電圧ゼロ）では、ドレイン電圧の印加によってもドレイン電流が流れず、ゲートに正の電圧を印加することによってドレイン電流が流れるトランジスタ動作となる。
【０００５】
しかし、特に電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を高いドレイン電流とともに実現することが必須である。このため、高いドレイン電流が実現可能な、窒化物半導体を用いたエンハンスメント型の電界効果トランジスタを開発することが強く望まれていた。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】M. Asif Khan et al. , "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors", Appl. Phys. Lett. , vol.68, no.4, pp.514-516, 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上述した従来のエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、ドレイン電流の増加を図ることが実効的に困難な状況にある。この点について、図３，図４，図５を用いて説明する。図３，図４，図５は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。
【０００８】
この窒化物半導体電界効果トランジスタは、半導体基板（不図示）の極性面である＋ｃ面上すなわち（０００１）面上に、チャネル層３０１、障壁層３０２のへテロ構造を備え、障壁層３０２の上に、ソース電極３０３およびドレイン電極３０４を備え、さらに、ソース電極３０３およびドレイン電極３０４の間に、絶縁層３０５を介してゲート電極３０６を備えている。
【０００９】
ゲート電極３０６の下方に存在する障壁層３０２の層厚を、チャネル電子の空乏を得るために薄く形成することが、一般的にはエンハンスメント型の窒化物半導体電界効果トランジスタの特徴になっている。また、ソース電極からゲート電極３０６下のチャネル電子へのアクセス抵抗を低くする（低いソース抵抗とする）ために、ソース電極３０３とゲート電極３０６との間およびゲート電極３０６とドレイン電極３０４との間における障壁層３０２の層厚が、ゲート電極３０６の下方に存在する障壁層３０２の層厚に比べて大きい、いわゆるリセスゲート構造とされている。
【００１０】
さらに、この窒化物半導体電界効果トランジスタにおいては、高いゲート耐圧を得るために、ゲート電極３０６と障壁層３０２の間に絶縁層３０５を配置した、いわゆる絶縁ゲート構造あるいはＭＩＳ（Metal-Insulator-Semiconductor）構造が用いられている。この絶縁ゲート構造においては、ゲート電極３０６の下方の領域に存在する障壁層３０２の層厚は、より高いしきい値を得るために、ゼロであっても構わない。ただし、この場合には、一般に、チャネル界面の品質が劣化するため、キャリアとしてチャネル層３０１を流れるチャネル電子の速度が低下し、ドレイン電流の低下が起こるという問題が発生する場合がある。
【００１１】
このような窒化物半導体電界効果トランジスタにおいては、実用上十分な耐圧を得るために、ソース電極３０３とゲート電極３０６との間に対し、ゲート電極３０６とドレイン電極３０４との間を長くした構造としている。
【００１２】
図４は、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおけるチャネル電子の有無の様子を模式的に示した断面図である。図４では、ゲート電極３０６に電圧が印加されていないゲート電圧０の状態における、チャネル電子の有無の状態を模式的に示している。
【００１３】
前述したように、この電界効果トランジスタでは、ゲート電極３０６の下方の障壁層３０２の層厚は小さく、これ以外の領域の障壁層３０２の層厚は大きい。この結果、チャネル層３０１のゲート電極３０６の下方の領域においては、キャリアとなる電子が空乏した電子空乏領域４０２が存在し、これ以外の領域においては、キャリアとして２次元電子４０１が存在する状態になっている。従って、ゲート電極３０６に電圧が印加されない（ゲート電圧ゼロ）時には、ソース・ドレイン電極間に電圧（ドレイン電圧）が印加されても素子に電流（ドレイン電流）は流れない。
【００１４】
図５も、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおけるチャネル電子の有無の様子を模式的に示した断面図である。図５では、ゲート電極３０６に正の電圧が印加されているゲート電圧印加状態における、チャネル電子の有無の状態を模式的に示している。
【００１５】
この場合、ゲート電極３０６に正のゲート電圧が印加されると、ゲートリセス領域にチャネル電子５０２，チャネル電子５０３が誘起され、この結果、ドレイン電流が流れるようになり、かくしてエンハンスメント動作が実現される。
【００１６】
しかし、上述したエンハンスメント型の窒化物半導体電界効果トランジスタにおいては、リセスゲート領域端近傍のリセスゲート領域内の、ＭＩＳ構造の絶縁層３０５の層厚に相当する厚さの領域（エッジ領域）においては、エッジ領域以外のリセスゲート領域（中央領域）と比較して、ゲート電極３０６とチャネルとの距離が大きくなる。このため、エッジ領域において誘起されるチャネル電子５０３は、中央領域において誘起されるチャネル電子５０２に比較して、低い電子濃度となる。この結果、エッジ領域の抵抗が相対的に大きくなり、正ゲート電圧印加時におけるデバイス動作状態においても、十分に高いドレイン電流を得ることができないという問題がある。
【００１７】
本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る電界効果トランジスタは、第１窒化物半導体からなり主表面を（０００１）面として形成されたチャネル層と、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり主表面を（０００１）面として形成された障壁層と、障壁層に形成された他の領域より薄い溝部からなるゲート領域と、障壁層の上のゲート領域にゲート絶縁層を介して形成されたゲート電極と、ゲート領域と離間して障壁層の上に形成されたソース電極と、ゲート電極を挟んでソース電極と対向し、ゲート領域と離間して障壁層の上に形成されたドレイン電極と、ゲート領域におけるチャネル層に、ゲート電極のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域とを少なくとも備える。なお、ゲート領域内における２つの不純物導入領域のゲート長方向の幅は、ゲート絶縁層の層厚以上とされていればよい。
【００１９】
上記電界効果トランジスタにおいて、チャネル層および障壁層の材料の組み合わせは、ＡｌXＧａ1-XＮおよびＧａＮ(０＜Ｘ≦１)、ＡｌX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮおよびＩｎX２Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであればよい。
【発明の効果】
【００２０】
以上説明したことにより、本発明によれば、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。
【図２】図２は、本発明の実施の形態２における電界効果トランジスタの構成を示す断面図である。
【図３】図３は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。
【図４】図４は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。
【図５】図５は、一般的なエンハンスメント型の窒化物半導体電界効果トランジスタの一部構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図を参照して説明する。
【００２３】
［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、チャネル層１０１と、障壁層１０２と、障壁層１０２の上のゲート領域１０３にゲート絶縁層１０４を介して形成されたゲート電極１０５とを備える。また、この電界効果トランジスタは、ゲート領域１０３と離間して障壁層１０２の上に形成されたソース電極１０６、および、ゲート電極１０５を挟んでソース電極１０６と対向し、ゲート領域１０３と離間して障壁層１０２の上に形成されたドレイン電極１０７を備える。
【００２４】
ここで、チャネル層１０１は、第１窒化物半導体からなり主表面を（０００１）面として形成されている。また、障壁層１０２は、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり主表面を（０００１）面として形成されている。また、ゲート領域１０３は、障壁層１０２に形成された他の領域より薄い溝部から構成されている。
【００２５】
上記構成の電界効果トランジスタは、チャネル層１０１および障壁層１０２が、主表面を（０００１）面として形成され、ゲート領域１０３に対応する障壁層１０２に他の領域より薄い溝部を形成することにより、ゲート電極１０５の直下のチャネル層１０１に空乏領域を形成している。溝部であるゲート領域１０３においては、障壁層１０２は他の領域より薄く形成されているため、チャネル電子の空乏を得ることができる。これは、いわゆるリセスゲート構造と呼ばれている構造である。
【００２６】
なお、障壁層１０２は、層厚１ｎｍ〜５０ｎｍの範囲とされていればよい。また、リセスゲート構造としているゲート領域１０３においては、障壁層１０２は、層厚１０ｎｍ以下とされていればよい。ゲート領域１０３における障壁層１０２の層厚は、０ｎｍとしてもよい。また、このようにゲート領域１０３において障壁層１０２を除去している場合、ゲート領域１０３のチャネル層１０１が、ある程度薄く（０〜１０ｎｍ）されて凹部を形成していてもよい。
【００２７】
ここで、障壁層１０２の層厚について説明する。リセスゲート構造とする場合、ゲート領域１０３以外の素子領域においては、当該の領域のチャネル層１０１に２次元電子を発生させるために、障壁層１０２は１ｎｍ以上の層厚がいかなる場合でも必要である。また一般に、障壁層１０２の層厚の増大とともに発生する２次元電子の濃度も増大するが、５０ｎｍを超える層厚があっても２次元電子の濃度がさらに増大することは起こらない。従って、障壁層１０２の層厚は、１ｎｍ〜５０ｎｍの範囲とされていればよい。
【００２８】
また、電界効果トランジスタのエンハンスメント動作のためには、ゲート領域１０３においてチャネル電子が空乏することが必要である。このためには、ゲート領域１０３における障壁層１０２の層厚が１０ｎｍ以下であることが重要となる。また、ゲート領域１０３において障壁層１０２が存在せず、ゲート領域１０３のチャネル層１０１の上端位置が、ゲート領域１０３以外のチャネル層１０１の上端位置より下方に存在していても差し支えないが、位置の高低差が１０ｎｍを超えると、素子のエンハンスメント動作に際してゲート領域１０３に誘起したチャネル電子とゲート領域１０３以外の領域の２次元電子との間で、良好な電気的接続が得られない。従って、上記の高低差の範囲は、０ｎｍ〜１０ｎｍとされてればよい。
【００２９】
さらに、上記構成では、ゲート電極１０５の下方の全ての領域に、ゲート絶縁層１０４を備えている。ゲート絶縁層１０４は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層１０４は、ゲート耐圧を増大するために、少なくともゲート電極１０５の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層１０４の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層１０４の層厚は１００ｎｍ以下とすることが重要である。なお、上記構成では、ゲート電極１０５直下以外の領域にもゲート絶縁層１０４を形成しているが、この領域におけるゲート絶縁層１０４はなくてもよく、また、層厚は任意である。
【００３０】
上述した構成に加え、実施の形態１においては、ゲート領域１０３におけるチャネル層１０１に、ゲート電極１０５のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域１１１および不純物導入領域１１２を備える。
【００３１】
不純物導入領域１１１は、ソース電極１０６側の領域幅ｄeのエッジ領域から、ゲート領域１０３のソース電極１０６側の外側の領域幅ｄsbのソース側障壁層領域にかけて形成されている。不純物導入領域１１２は、ドレイン電極１０７側の領域幅ｄeのエッジ領域から、ゲート領域１０３のドレイン電極１０７側の外側の領域幅ｄdbのドレイン側障壁層領域にかけて形成されている。ここで、領域幅ｄeのエッジ領域は、領域幅ｄiの、ゲート領域１０３の溝部側壁部分のゲート絶縁層１０４の層厚を含んでいる。言い換えると、ゲート領域１０３内における２つの不純物導入領域１１１，不純物導入領域１１２のゲート長方向の幅が、ゲート絶縁層１０４の層厚以上とされている。
【００３２】
このように、不純物導入領域１１１および不純物導入領域１１２を備えることで、ゲート電極１０５に正のゲート電圧を印加した状態において、十分に高いドレイン電流が得られるようになる。
【００３３】
前述したように、不純物導入領域１１１および不純物導入領域１１２を備えていない場合、ゲート領域１０３内の溝部側壁のゲート絶縁層１０４形成領域では、ゲート電極１０５とチャネルとの距離が大きくなる。このため、この領域において誘起されるチャネル電子は、他の領域に比較して低い電子濃度となる。この結果、当該領域のチャネルでは、正のゲート電圧が印加されている状態においても抵抗が大きくなる。
【００３４】
これに対し、不純物導入領域１１１および不純物導入領域１１２を設けることで、これらが電子供給手段となり、ゲート領域１０３内の溝部側壁のゲート絶縁層１０４形成領域のチャネルの電子濃度が高くなり低抵抗化され、十分に高いドレイン電流が得られるようになる。
【００３５】
ここで、不純物導入領域１１１および不純物導入領域１１２は、ゲート領域１０３内の溝部側壁へのゲート絶縁層１０４形成領域が含まれていることが重要である。また、本電界効果トランジスタがエンハンスメント動作を得るためには、ゲート領域１０３の中央部においては、電子空乏が保たれる必要がある。このため、図１に示した各領域幅は、ｄi≦ｄe＜（１／２）ｄrおよびｄsb，ｄdb＞０ｎｍなる関係が満たされていればよい。領域幅ｄrが、ゲート領域１０３の幅である。この関係が保たれている構造、例えば、ｄsbおよびｄbdが大きく、ゲート領域１０３以外の全ての素子領域にも、電子供給のための不純物イオン注入が施されている構造などでも、上記同様の効果が得られる。
【００３６】
以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層１０１は、層厚３μｍのＧａＮから構成する。次に、障壁層１０２は、Ａｌ0.3Ｇａ0.7Ｎから構成し、ゲート領域１０３においては、層厚３ｎｍとし、これ以外のソース電極１０６，ドレイン電極１０７などが形成される領域においては、層厚２０ｎｍとする。
【００３７】
例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板などの半導体基板上に、まず、層厚３μｍのＧａＮからなるチャネル層１０１、および、層厚２０ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる障壁層１０２を、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）などの結晶成長法によって成長させる。
【００３８】
次いで、イオン注入装置によってドーズ量１×１０14ｃｍ-2程度のＳｉをイオン注入し、この後で不純物活性化のための加熱処理を施し、不純物導入領域１１１および不純物導入領域１１２を形成する。イオン注入の範囲は、電子ビーム露光によるリソグラフィ技術により形成したマスクパターンを用いて選択的に行う。マスクパターンにおいては、ｄe＝０．１μｍ、ｄsb＝０．５μｍ、ｄdb＝０．３μｍとなる条件とする。
【００３９】
ここで、ゲート領域１０３以外の領域のチャネル層１０１においては、すでに高い濃度のチャネル電子が存在する。このため、これら領域に対するイオン注入による低抵抗化の効果は、ある程度発生するが余り大きいものではない。従って、ゲート領域１０３以外の領域の障壁層１０２へのイオン注入範囲は、ゲート領域１０３の端部を十分に覆う範囲であれば十分である。
【００４０】
次いで、ドライエッチング法などの従来のパターニング技術によってリセス構造を成形して作製すればよい。例えば、障壁層１０２となるＡｌ0.3Ｇａ0.7Ｎ層のゲート領域１０３をドライエッチング法などにより選択的に除去することで、ゲート電極１０５の下部の構造（リセスゲート構造）が形成できる。例えば、ゲート領域１０３のソース・ドレイン間方向の長さ（リセスゲート長）を０．５μｍに形成する。
【００４１】
次に、電極金属を蒸着させてソース電極１０６およびドレイン電極１０７を形成する。次に、原子層堆積法（ＡＬＤ：AtomicLayerDeposition）などの堆積方法によって層厚３０ｎｍ程度にＡｌ2Ｏ3を堆積することで、ゲート絶縁層１０４を形成する。
【００４２】
次に、ゲート絶縁層１０４の上に、電極金属を蒸着してゲート電極１０５を形成する。ここで、ソース電極１０６とゲート領域１０３との間隔を１．０μｍとし、ドレイン電極１０７とゲート領域１０３との間隔を６．５μｍとした。また、ゲート電極１０５は、ゲート領域１０３の全域を覆ってゲート長方向の長さが１．０μｍとなる状態に形成した。
【００４３】
上述したように作製した実施の形態１における電界効果トランジスタの特性を評価したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大２．０Ａ／ｍｍなる高いドレイン電流密度が実現された。なお、比較のために、不純物導入領域１１１および不純物導入領域１１２が形成されていない、他の構成は同様の電界効果トランジスタを作製したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作が得られたが、ドレイン電流密度は最大０．７Ａ／ｍｍとなった。このように、不純物導入領域１１１および不純物導入領域１１２を形成しない構成では、実施の形態１の電界効果トランジスタによる最大ドレイン電流密度２．０Ａ／ｍｍに比較して、低いドレイン電流密度となる。
【００４４】
［実施の形態２］
次に、本発明の実施の形態２について、図２を用いて説明する。本発明の実施の形態２における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、まず、チャネル層２０１と、障壁層２０２と、障壁層２０２の上のゲート領域２０３にゲート絶縁層２０４を介して形成されたゲート電極２０５とを備える。また、この電界効果トランジスタは、ゲート領域２０３と離間して障壁層２０２の上に形成されたソース電極２０６、および、ゲート電極２０５を挟んでソース電極２０６と対向し、ゲート領域２０３と離間して障壁層２０２の上に形成されたドレイン電極２０７を備える。
【００４５】
ここで、チャネル層２０１は、第１窒化物半導体からなり主表面を（０００１）面として形成されている。また、障壁層２０２は、第１窒化物半導体より大きなバンドギャップエネルギーの第２窒化物半導体からなり主表面を（０００１）面として形成されている。また、ゲート領域２０３は、障壁層２０２に形成された他の領域より薄い溝部から構成されている。
【００４６】
上記構成の電界効果トランジスタは、チャネル層２０１および障壁層２０２が、主表面を（０００１）面として形成され、ゲート領域２０３に対応する障壁層２０２に他の領域より薄い溝部を形成することにより、ゲート電極２０５の直下のチャネル層２０１に空乏領域を形成している。溝部であるゲート領域２０３においては、障壁層２０２は他の領域より薄く形成されているため、チャネル電子の空乏を得ることができる。これは、いわゆるリセスゲート構造と呼ばれている構造である。
【００４７】
また、実施の形態２では、ゲート領域２０３を構成する溝部のゲート長方向断面の形状が、チャネル層２０１に近くなるほど幅が狭くなる逆台形（逆メサ形状）とされている。この形状は、ドライエッチングなどによってリセスゲート構造を形成する際に、用いたエッチング条件の結果として形成されうる形状である。
【００４８】
なお、障壁層２０２は、層厚１ｎｍ〜５０ｎｍの範囲とされていればよい。また、リセスゲート構造としているゲート領域２０３においては、障壁層２０２は、層厚１０ｎｍ以下とされていればよい。ゲート領域２０３における障壁層２０２の層厚は、０ｎｍとしてもよい。また、このようにゲート領域２０３において障壁層２０２を除去している場合、ゲート領域２０３のチャネル層２０１が、ある程度薄く（０〜１０ｎｍ）されて凹部を形成していてもよい。
【００４９】
ここで、障壁層２０２の層厚について説明する。リセスゲート構造とする場合、ゲート領域２０３以外の素子領域においては、当該の領域のチャネル層２０１に２次元電子を発生させるために、障壁層２０２は１ｎｍ以上の層厚がいかなる場合でも必要である。また一般に、障壁層２０２の層厚の増大とともに発生する２次元電子の濃度も増大するが、５０ｎｍを超える層厚があっても２次元電子の濃度がさらに増大することは起こらない。従って、障壁層２０２の層厚は、１ｎｍ〜５０ｎｍの範囲とされていればよい。
【００５０】
また、電界効果トランジスタのエンハンスメント動作のためには、ゲート領域２０３においてチャネル電子が空乏することが必要である。このためには、ゲート領域２０３における障壁層２０２の層厚が１０ｎｍ以下であることが重要となる。また、ゲート領域２０３において障壁層２０２が存在せず、ゲート領域２０３のチャネル層２０１の上端位置が、ゲート領域２０３以外のチャネル層２０１の上端位置より下方に存在していても差し支えないが、位置の高低差が１０ｎｍを超えると、素子のエンハンスメント動作に際してゲート領域２０３に誘起したチャネル電子とゲート領域２０３以外の領域の２次元電子との間で、良好な電気的接続が得られない。従って、上記の高低差の範囲は、０ｎｍ〜１０ｎｍとされてればよい。
【００５１】
さらに、上記構成では、ゲート電極２０５の下方の全ての領域に、ゲート絶縁層２０４を備えている。ゲート絶縁層２０４は、層厚１００ｎｍ以下とされていればよい。ゲート絶縁層２０４は、ゲート耐圧を増大するために、少なくともゲート電極２０５の下方の全ての領域に形成されていることが重要となる。ただし、ゲート絶縁層２０４の層厚が１００ｎｍを超えると、素子の利得が大幅に低下する。このため、ゲート絶縁層２０４の層厚は１００ｎｍ以下とすることが重要である。なお、上記構成では、ゲート電極２０５直下以外の領域にもゲート絶縁層２０４を形成しているが、この領域におけるゲート絶縁層２０４はなくてもよく、また、層厚は任意である。
【００５２】
上述した構成に加え、実施の形態２においては、ゲート領域２０３におけるチャネル層２０１に、ゲート電極２０５のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域２１１および不純物導入領域２１２を備える。
【００５３】
不純物導入領域２１１は、ソース電極２０６側の領域幅ｄeのエッジ領域から、ゲート領域２０３のソース電極２０６側の外側の領域幅ｄsbのソース側障壁層領域にかけて形成されている。不純物導入領域２１２は、ドレイン電極２０７側の領域幅ｄeのエッジ領域から、ゲート領域２０３のドレイン電極２０７側の外側の領域幅ｄdbのドレイン側障壁層領域にかけて形成されている。ここで、領域幅ｄeのエッジ領域は、領域幅ｄiの、ゲート領域２０３の溝部側壁部分のゲート絶縁層２０４の層厚を含んでいる。言い換えると、ゲート領域２０３内における２つの不純物導入領域２１１，不純物導入領域２１２のゲート長方向の幅が、ゲート絶縁層２０４の層厚以上とされている。
【００５４】
このように、不純物導入領域２１１および不純物導入領域２１２を備えることで、ゲート電極２０５に正のゲート電圧を印加した状態において、十分に高いドレイン電流が得られるようになる。前述したように、不純物導入領域２１１および不純物導入領域２１２を備えていない場合、ゲート領域２０３内の溝部側壁のゲート絶縁層２０４形成領域のチャネルは、正のゲート電圧が印加されている状態においても抵抗が大きくなる。これに対し、不純物導入領域２１１および不純物導入領域２１２を設けることで、これらが電子供給手段となり、ゲート領域２０３内の溝部側壁のゲート絶縁層２０４形成領域のチャネルが低抵抗化され、十分に高いドレイン電流が得られるようになる。
【００５５】
ここで、不純物導入領域２１１および不純物導入領域２１２は、ゲート領域２０３内の溝部側壁へのゲート絶縁層２０４形成領域が含まれていることが重要である。また、本電界効果トランジスタがエンハンスメント動作を得るためには、ゲート領域２０３の中央部においては、電子空乏が保たれる必要がある。このため、図２に示した各領域幅は、ｄi≦ｄe＜（１／２）ｄrおよびｄsb，ｄdb＞０ｎｍなる関係が満たされていればよい。領域幅ｄrが、ゲート領域２０３の幅である。
【００５６】
また、実施の形態２では、図２に示すように、ゲート領域２０３を構成するリセスゲート構造の溝部の側壁の傾斜角をθとし、ゲート絶縁層２０４層厚をｄtとすると、ｄi＝ｄtｓｉｎθなる関係がある。なお、実施の形態１では、リセスゲート構造の溝部の側壁の傾斜角θが９０°の場合である。
【００５７】
上述した関係が保たれている構造、例えば、ｄsbおよびｄbdが大きく、ゲート領域２０３以外の全ての素子領域にも、電子供給のための不純物イオン注入が施されている構造などでも、上記同様の効果が得られる。
【００５８】
以下、実際に作製した電界効果トランジスタを例に説明する。まず、チャネル層２０１は、層厚３μｍのＧａＮから構成する。次に、障壁層２０２は、Ａｌ0.3Ｇａ0.7Ｎから構成し、ゲート領域２０３においては、層厚３ｎｍとし、これ以外のソース電極２０６，ドレイン電極２０７などが形成される領域においては、層厚２０ｎｍとする。
【００５９】
例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板などの半導体基板上に、まず、層厚３μｍのＧａＮからなるチャネル層２０１、および、層厚２０ｎｍのＡｌ0.3Ｇａ0.7Ｎからなる障壁層２０２を、有機金属気相成長法などの結晶成長法によって成長させる。
【００６０】
次いで、イオン注入装置によってドーズ量１×１０14ｃｍ-2程度のＳｉをイオン注入し、この後で不純物活性化のための加熱処理を施し、不純物導入領域２１１および不純物導入領域２１２を形成する。イオン注入の範囲は、電子ビーム露光によるリソグラフィ技術により形成したマスクパターンを用いて選択的に行う。マスクパターンにおいては、ｄe＝０．１５μｍ、ｄsb＝０．５μｍ、ｄdb＝０．３μｍとなる条件とする。
【００６１】
ここで、ゲート領域２０３以外の領域のチャネル層２０１においては、すでに高い濃度のチャネル電子が存在する。このため、これら領域に対するイオン注入による低抵抗化の効果は、ある程度発生するが余り大きいものではない。従って、ゲート領域２０３以外の領域の障壁層２０２へのイオン注入範囲は、ゲート領域２０３の端部を十分に覆う範囲であれば十分である。
【００６２】
次いで、ドライエッチング法などの従来のパターニング技術によってリセス構造を成形して作製すればよい。例えば、障壁層２０２のゲート領域２０３をドライエッチング法などにより選択的に除去することで、ゲート電極２０５の下部の構造（リセスゲート構造）が形成できる。例えば、ゲート領域２０３の、表面側におけるソース・ドレイン間方向の長さ（リセスゲート長）を０．５μｍに形成する。また、リセスゲート構造の溝部の側壁の傾斜角θを６０°とする。
【００６３】
次に、電極金属を蒸着させてソース電極２０６およびドレイン電極２０７を形成する。次に、原子層堆積法などの堆積方法によって層厚３０ｎｍ程度にＡｌ2Ｏ3を堆積することで、ゲート絶縁層２０４を形成する。
【００６４】
次に、ゲート絶縁層２０４の上に、電極金属を蒸着してゲート電極２０５を形成する。ここで、ソース電極２０６とゲート領域２０３との間隔を１．０μｍとし、ドレイン電極２０７とゲート領域２０３との間隔を６．５μｍとした。また、ゲート電極２０５は、ゲート領域２０３の全域を覆ってゲート長方向の長さが１．０μｍとなる状態に形成した。
【００６５】
上述したように作製した実施の形態２における電界効果トランジスタの特性を評価したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作において、最大２．０Ａ／ｍｍなる高いドレイン電流密度が実現された。なお、比較のために、不純物導入領域２１１および不純物導入領域２１２が形成されていない、他の構成は同様の電界効果トランジスタを作製したところ、＋３Ｖなるしきい値を有するエンハンスメント型のデバイス動作が得られたが、ドレイン電流密度は最大０．７Ａ／ｍｍとなった。このように、不純物導入領域２１１および不純物導入領域２１２を形成しない構成では、実施の形態２の電界効果トランジスタによる最大ドレイン電流密度２．０Ａ／ｍｍに比較して、低いドレイン電流密度となる。
【００６６】
以上に説明したように、本発明では、ゲート領域におけるチャネル層に、ゲート電極のゲート長方向の中心部を挟んで対向して各々離間して形成された２つの不純物導入領域を備えるようにした。この結果、ゲート電極に正のゲート電圧を印加した状態において、十分に高いドレイン電流が得られるようになる。このように、本発明によれば、窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようになる。
【００６７】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、ゲート絶縁層をＡｌ2Ｏ3から構成したＭＩＳ構造の場合を例に説明したが、これに限るものではなく、ゲート絶縁層は、ＳｉＮ、ＳｉＯ2、ＡｌＮ、ＺｒＯ2、ＨｆＯ2などの絶縁材料から構成してもよい。
【００６８】
また、チャネル層および障壁層の材料の組み合わせは、ＡｌXＧａ1-XＮおよびＧａＮ(０＜Ｘ≦１)、ＡｌX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２≦１）、ＡｌX1Ｇａ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ１≦１、０≦Ｘ２＜１、Ｘ１＞Ｘ２）、ＧａＮおよびＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０＜Ｘ２≦１、Ｘ１＜Ｘ２）、ＩｎXＡｌ1-XＮおよびＧａＮ（０≦Ｘ＜０．５）、ＩｎX1Ａｌ1-X1ＮおよびＡｌX2Ｇａ1-X2Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜１、Ｘ１＋Ｘ２＜１）、ＩｎX1Ａｌ1-X1ＮおよびＩｎX2Ｇａ1-X2Ｎ（０≦Ｘ１＜１、０≦Ｘ２≦１）の中より選択されたものであればよい。チャネル層が、障壁層よりもバンドギャップが小さい窒化物半導体から構成されていればよい。
【符号の説明】
【００６９】
１０１…チャネル層、１０２…障壁層、１０３…ゲート領域、１０４…ゲート絶縁層、１０５…ゲート電極、１０６…ソース電極、１０７…ドレイン電極、１１１，１１２…不純物導入領域。
【図３】
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【図４】
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【図５】
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【図１】
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【図２】
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