(57)【要約】【課題】発光素子とその駆動素子から成る半導体複合装置であって、寄生トランジスタの発生を防止すると共に、発光素子からの光による漏れ電流の発生を防止した半導体複合装置を提供する。【解決手段】  シリコン基板の表面部に化合物半導体から成る発光素子を設けると共に、このシリコン基板上の表面部に前記発光素子を駆動する駆動素子を有する半導体複合装置であって、前記シリコン基板は、その内部に反射層が積層された部分を有する保護膜によって覆われ、前記発光素子と前記駆動素子とが、互いに素子分離されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板の表面部に化合物半導体から成る発光素子を設けると共に、このシリコン基板上の表面部に前記発光素子を駆動する駆動素子を有する半導体複合装置であって、
前記シリコン基板は、その内部に反射層が積層された部分を有する保護膜によって覆われ、
前記発光素子と前記駆動素子とが、互いに素子分離されていることを特徴とする半導体複合装置。
【請求項２】
前記駆動素子は、第1の駆動素子と第２の駆動素子とからなり、前記第1の駆動素子が電界効果型の薄膜トランジスタであり、前記第2の駆動素子がバイポーラトランジスタであることを特徴とする請求項1に記載の半導体複合装置。
【請求項３】
前記第２の駆動素子を形成する前記シリコン基板表面に形成される拡散層が、平面視において、角部を有さない連続した曲線形状であることを特徴とする請求項２に記載の半導体複合装置。
【請求項４】
前記発光素子は、保護素子により過電圧から保護されることを特徴とする、請求項１乃至３のいずれか1項に記載の半導体複合装置。
【請求項５】
前記保護素子を形成するために前記シリコン基板表面に形成される拡散層が、平面視において、角部を有さない連続した曲線形状であることを特徴とする請求項４に記載の半導体複合装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体複合装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１に示すように、シリコン基板上に化合物半導体から成る発光素子と前記シリコン基板にモノリシックに形成された駆動素子を設けた半導体複合装置が提案されている。
【０００３】
すなわち、図１３に示す半導体複合装置４１は、シリコン基板３にLEDの駆動回路４２がモノリシックに形成されている。この駆動回路４２は、例えば１個のP型FET等である。すなわち、シリコン基板３中にｐ層４３が形成され、その中に間隔をあけて一対のｎ層４４、４５が形成される。このような段階のシリコン基板３上に、GaAs結晶層２６を形成し、この上にｐ層４６とｎ層４７とアノード電極４８が形成され、LED４９を構成する。この上に絶縁膜５０をパターン形成し、その上に導電膜５１，５２をパターン形成する。導電膜５１は、駆動回路４２のソースに駆動電力を供給し、導電膜５２はゲート電極となる。
【０００４】
しかし、上述の半導体複合装置においては、搭載するFETによって寄生トランジスタが形成されるという問題がある。
また、もう一つの問題点としては、FETのＰＮ接合部に光が照射されると、光電効果等により、このＰＮ接合部に電流リークが発生し、FETの特性を低下させる要因となっている。そのため、FET部分を遮光する様々な提案がなされている（例えば、特許文献２）。
【０００５】
特許文献２における半導体複合装置は、発光素子の光を遮光するための遮光層を形成し、発光素子からの光による周辺回路への悪影響を回避させたものである。
しかし、特許文献２に記載された半導体複合装置においては、当該遮光層の高さの制御が困難であることや、遮光層の底面部分が大きくなるために、駆動回路基板が大きくなってしまい、小型化に適さないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】平２−１５００８１号公報
【特許文献２】特開２００７−２９４７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記課題を解決するためになされたものである。従って、本発明は、発光素子とその駆動素子から成る半導体複合装置であって、寄生トランジスタの発生を防止すると共に、発光素子からの光による漏れ電流の発生を防止した半導体複合装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、
シリコン基板の表面部に化合物半導体から成る発光素子を設けると共に、このシリコン基板上の表面部に前記発光素子を駆動する駆動素子を有する半導体複合装置であって、前記シリコン基板は、その内部に反射層が積層された部分を有する保護膜によって覆われ、前記発光素子と前記駆動素子とが、互いに素子分離されていることを特徴とする。
【発明の効果】
【０００９】
寄生トランジスタの発生を防止すると共に、発光素子からの光による漏れ電流の発生を防止した半導体複合装置を提供できる。  
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体複合装置の断面図である。
【図２】本発明の第１の実施形態に係る半導体複合装置の平面図である。
【図３】本発明の第１の実施形態に係る半導体複合装置の等価回路図である。
【図４】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その１）。
【図５】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その２）。
【図６】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その３）。
【図７】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その４）。
【図８】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その５）。
【図９】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その６）。
【図１０】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その７）。
【図１１】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その８）。
【図１２】本発明の第１の実施形態に係る半導体複合装置の製造方法を説明するための工程断面図である（その９）。
【図１３】従来の半導体複合装置の断面図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施形態を、図面を参照して具体的に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
本発明の第１の実施形態に係る半導体複合装置は、図１に示すように、同一基板上に発光部としての発光ダイオード（ＬＥＤ）と駆動回路としての薄膜トランジスタ（ＴＦＴ）及びＰＮＰトランジスタを形成したものである。なお、本発明の第１の実施形態においては、ＰＮＰトランジスタを例に説明するが、ＮＰＮトランジスタとしても同様の効果を奏する。
【００１３】
すなわち、シリコン基板１中にはＬＥＤ領域とＰＮＰトランジスタ領域の両側を素子分離した構造となっており、それぞれの領域内においてｐ層３、５が形成される。ＬＥＤ領域においては、前記ｐ層３の表面には、保護ダイオードとしての機能を持たすため、ｎ+層４を形成する。また、ＰＮＰトランジスタ領域においては、ＰＮＰトランジスタを形成するため、前記ｐ層５の表面にｎ層６を形成し、前記ｐ層５の表面及び前記ｎ層６の表面にｐ+層７が形成されている。
【００１４】
このような段階のシリコン基板１のｐ層３上に、発光素子の主要部として主半導体領域１１が形成され、さらにその上には透明電極１２が形成される。そして、ＬＥＤ領域とＰＮＰトランジスタ領域の間には、ＴＦＴ−ＭＯＳ領域として電界効果型のＴＦＴがシリコン基板１上に形成される。
【００１５】
この上に、保護膜１３及び反射層１６を形成する。そして、その上に導電膜を形成することで、ＬＥＤとしてのアノード電極１４、カソード電極１５、ＴＦＴとしてのゲート電極１８、ソース電極１７、ドレイン電極１９、ＰＮＰトランジスタとしてのゲート電極２１、コレクタ電極２０、エミッタ電極２２がそれぞれ形成される。なお、ＬＥＤのアノード電極１４とＴＦＴのソース電極１７、ＴＦＴのドレイン電極１９とＰＮＰトランジスタのコレクタ電極２０は、連続して一体に形成されている。このようにして、本発明の第1の実施形態に係る半導体複合装置が完成する。
【００１６】
発光素子の主要部を構成するための主半導体領域１１は、シリコン基板１と異種の３−５族化合物半導体から成る複数の層を有し、シリコン基板１の上に周知の気相成長法によって形成されている。更に詳細には、主半導体領域１１は、ダブルヘテロ接合発光ダイオードを構成するためにバッファ層とｎ型半導体層と活性層とｐ型半導体層とを順次に有している。なお、発光ダイオードは原理的にｎ型半導体層とｐ型半導体層のみで構成できる。従って、主半導体領域１１からバッファ層や活性層を省くこともできる。
【００１７】
透明電極１２及び保護膜１３は、主半導体領域１１で発生する光が透過する材料からなる。透明電極１２には、例えば酸化インジウム・スズ（ＩＴＯ）膜などが採用可能である。ＩＴＯ膜の膜厚は、５０ｎｍ〜５００ｎｍ程度である。保護膜１３には、例えば膜厚１５０ｎｍ〜１５００ｎｍ程度のＳｉＯ2膜などが採用可能である。
【００１８】
また、電極を形成する導電膜には、例えば金（Ａｕ）などが採用可能である。
【００１９】
反射層１６には、例えば銀パラジウム銅（ＡＰＣ）膜、Ａｌ膜などを採用可能である。主半導体領域１１から出射された光は、反射層１６で反射され、出力光の一部として半導体複合装置の外部に放射される。また、この反射層１６は、シリコン基板１上における電極とのコンタクト開口部と発光素子を除く全面を覆うように形成されるため、シリコン基板１への光吸収を抑制し、シリコン基板内素子に対して光照射による漏れ電流の発生を防止することができる。
【００２０】
図１に示すように、反射層１６は保護膜１３の内部に埋め込まれている。例えば、保護膜１３を途中まで形成した後に反射層１６が形成され、反射層１６上に残りの保護膜１３が形成される。このため、反射層１６の金属が長時間大気や純水等にさらされることがほとんどなく、水蒸気などによる反射層１６の劣化を抑制できる。反射層１６をこのように形成することで、特許文献２に記載されるようなシリコン基板上に反射層を形成するための領域を別途設ける必要も無く、さらには、微細構造に適用することができる。
【００２１】
図２に、半導体複合装置の平面図を示す。図１は、図２のＡ−Ａ方向に沿った断面図である。図２に示すように、上面の多くは電極が形成され、この電極内に示す波線によって囲まれた領域は、電極とシリコン基板や透明電極等へのコンタクト部を示したものである。また、図２に示すように、ｐ型拡散層３，５，７及びｎ型拡散層４，６はいずれも耐圧低下を防ぐために、平面視において、角部を有さない連続した曲線形状としている。また、図３は、本発明の第１の実施形態に係る半導体複合装置の等価回路図を示したものである。
【００２２】
図４〜図１２を参照して、図１に示した半導体複合装置の製造方法を説明する。なお、以下に述べる半導体複合装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能であることは勿論である。
【００２３】
（イ）先ず、図４に示すように、シリコン基板１に素子分離領域２を形成する。この素子分離領域２は、ｐ+層の埋め込み若しくはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）等で形成することができる。
【００２４】
（ロ）次に、図５に示すように、シリコン基板１上に、例えばフォトリソグラフィ等を用いてイオン注入の際のマスクを酸化シリコン（ＳｉＯＸ）若しくは窒化シリコン（Ｓｉ３Ｎ４）等により形成する。なお、実施例においては、まずシリコン基板１上にＳｉＯ２を５０００Å形成する。その後、ｐ層３，５形成部において、前記ＳｉＯ２をエッチングして開孔した後、当該部分にＳｉＯ２を５００Å形成している。そして、ｐ型不純物（例えばボロン）をイオン注入し、拡散させることでｐ層３，５を形成している。
【００２５】
（ハ）そして、図６に示すように、図５において形成したｐ層３の表面の一部にｎ層４を、ｐ層５の表面の一部にｎ層６を形成する。上述した図５と同様にマスク形成後、ｎ型不純物（例えばリンまたはヒ素）をイオン注入し、拡散により形成することができる。
【００２６】
（ニ）その後、図７に示すように、ｐ層５及びｎ層６の表面の一部に、図５で説明した同様の方法で、ｐ+層７をそれぞれ形成する。
【００２７】
（ホ）次に、シリコン基板１に形成したｐ層３上に、発光素子としての主半導体領域１１を周知の気相成長法によって形成するが、次のいずれかの方法を採用できる。
【００２８】
１つめの方法は、図８に示すように、シリコン基板1上の全面にＳｉＯ２を形成後、ｐ層３上のＳｉＯ２をウェットエッチングにより除去して開孔部を設ける。その後、周知の気相成長法により、主半導体領域１１を形成することで、ＳｉＯ２上のほとんどの領域では主半導体領域１１は形成されないため、図９に示すようにｐ層３上にのみ主半導体領域１１を形成することができる。なお、ここで注意すべき点は、前記ＳｉＯ２に設けた開孔部の開孔際部には、当該部分を這い上がるように主半導体領域１１が形成されるが、このようにして形成される開孔際部上の主半導体領域１１の結晶性は悪く、クラック等が入ることがあるため、主半導体領域１１の信頼性に影響を与えることがある。そのため、開孔際部上の主半導体領域１１はドライエッチングにより除去することが必要である。よって、主半導体領域１１を形成する際は、開孔際部上の主半導体領域１１を除去することを考慮し、主半導体領域１１が実際に形成される面積よりも、前記ＳｉＯ２の開孔部は広く形成しておく必要がある。
【００２９】
２つめの方法は、図７においてｐ+層７が形成されたシリコン基板１上の全面に周知の気相成長法により、主半導体領域１１を構成する半導体層を形成する。その後、図９に示すように、ｐ層３上にのみ前記半導体層を残すように、他の部分の半導体層をドライエッチングにより除去することで、ｐ層３上に主半導体領域１１を形成することができる。このようして主半導体領域１１を形成する方が、1つ目の方法を採用した場合に比べ、結晶性や微細パターンにおいて有利となる。
【００３０】
（ヘ）次に、図１０に示すように、主半導体領域１１上に透明電極１２を形成後、シリコン基板１上の全面を覆うように、ＣＶＤ法又はスパッタ法によりＳｉＯＸ膜を５０００Å〜１μｍ形成する。その後、ＴＦＴ−ＭＯＳ領域に電界効果型のＴＦＴを形成する。ここで、薄膜トランジスタとしては、公知の薄膜トランジスタを用いることが可能である。公知の薄膜トランジスタは、具体的に、主として、ソース／ドレイン領域及びチャネル領域が形成される活性層、ゲート絶縁膜及びゲート電極から構成される薄膜トランジスタが挙げられる。なお、薄膜トランジスタの構造としては、特に限定されない。
【００３１】
上記の活性層は、例えば、基板温度を６５０℃程度としたＬＰＣＶＤ法や基板温度を３５０℃程度としたＰＥＣＶＤ法により形成することができる。なお、６５０℃という温度は、例えば主半導体領域１１を形成するｐ層の不純物として、Ｍｇが好適であるが、このＭｇを活性化するにも有効である。本実施例においては、基板温度を６５０℃程度としたＬＰＣＶＤ法により、半導体層をポリシリコンで形成し、Ｓｉ注入を行うことで、Ｓｉ注入の際の注入エネルギーによりアモルファス化させる。そして、例えば６００℃でレーザーアニールを実施して、結晶粒の大きいアモルファスシリコンを形成することができる。その後、図１０に示すように、周知の手法により前記半導体層にＰ、Ｎ領域を形成する。その後、ゲート絶縁膜、ゲートポリシリコン、層間膜を順次形成し、ＴＦＴが出来あがる。
【００３２】
また、上記のゲート絶縁膜としては、ゲート絶縁膜として一般的に使用されているものを用いることが可能である。この場合、例えば、ＰＥＣＶＤ法、ＬＰＣＶＤ法等により形成されたＳｉＯ2や、ポリシリコン膜を熱酸化して得られるＳｉＯ2等を用いることが可能である。
【００３３】
その後、図１１に示すように、基板１上全面に保護膜１３を３０００Å程度形成した後、反射層１６をパターン形成し、さらに、反射層１６上に３０００〜５０００Å程度の保護膜１３を例えばＳｉＯＸを積層し、形成する。
【００３４】
（ト）最後に、図１２に示すように、反射層１６が埋め込まれるように一体形成された保護膜１３に電極とのコンタクト開口部を設け、前記開口部に埋め込むように、保護膜１３上に金属膜をパターンニングして、電極を形成することで、本発明の第1の実施形態に係る半導体複合装置が完成する。
【００３５】
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者は様々な代替実施形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施形態を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３６】
１  シリコン基板
２  素子分離領域
３、５、７  ｐ型半導体層
４、６  ｎ型半導体層
８  シリコン酸化物
１１  主半導体領域
１２  透明電極
１３  保護膜
１４  アノード電極
１５  カソード電極
１６  反射層
１７  ソース電極
１８  ゲート電極
１９  ドレイン電極
２０  コレクタ電極
２１  ベース電極
２２  エミッタ電極
２５  ゲートポリシリコン
２６  アモルファスシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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