(57)【要約】【課題】積層チップバリスタを含む回路シミュレーションに好適な等価回路モデルを提供する。【解決手段】基本的な等価回路モデルは、積層チップバリスタの電極の上下面における表皮効果及び電磁近接効果を考慮した回路素子，電極の両側面における表皮効果及び電磁近接効果を考慮した回路素子，をそれぞれ含む。更には、電極のオープン端面における表皮効果及び電磁近接効果を考慮した回路素子を含む。これらの等価回路モデルは、相互インダクタンスないし相互キャパシタンスを含むが、それらを含まない形式に代替される。特に、異常電圧印加時の演算回路が、前記等価回路モデルに付加される。【選択図】図１３
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【特許請求の範囲】
【請求項１】
非線形の電圧−電流特性を有する非直線性抵抗体と内部電極とが交互に積層されており、前記内部電極の端部をチップ表面に引き出して、チップ表面の外部電極に接続した積層チップバリスタを含む回路の特性シミュレーション方法であって、
前記内部電極のインダクタンスと、導体損失を表すレジスタンスの基本RL直列回路を含んでおり、
該基本RL直列回路が、
直流の場合に対する直流インダクタンス，
前記複数の内部電極の上下面における表皮効果を考慮した第１インダクタンスと第１レジスタンスの第１直列回路と、第１電流源とを、並列接続した第１並列回路，
前記複数の内部電極の上下面における電磁近接効果を考慮した前記直流インダクタンスと第１インダクタンスとの間の第１相互インダクタンス，
前記複数の内部電極の両側面における表皮効果を考慮した第２インダクタンスと第２レジスタンスの第２直列回路と、第２電流源とを、並列接続した第２並列回路，
前記複数の内部電極の両側面における電磁近接効果を考慮した前記直流インダクタンスと第２インダクタンスとの間の第２相互インダクタンス，
前記複数の内部電極のオープン端面における表皮効果を考慮した第３インダクタンスと第３レジスタンスの第３直列回路と、第３電流源とを、並列接続した第３並列回路，
前記複数の内部電極のオープン端面における電磁近接効果を考慮した前記直流インダクタンスと第３インダクタンスとの間の第３相互インダクタンス，
直流の場合に対する直流レジスタンス，
を含む積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項２】
請求項１記載の等価回路における前記第１〜第３の相互インダクタンスを含まないように代替する等価回路であり、
前記直列インダクタンス，第１〜第３並列回路，第１〜第３相互インダクタンス，直列レジスタンスを、
インダクタンス及びレジスタンスの直列回路に、インダクタンスを並列接続した並列回路を複数直列に接続するとともに、他のインダクタンス及びレジスタンスを直列に接続した積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項３】
請求項１記載の等価回路における前記第１〜第３の相互インダクタンスを含まないように代替する等価回路であり、
前記直列インダクタンス，第１〜第３並列回路，第１〜第３相互インダクタンス，直列レジスタンスを、
インダクタンス及びレジスタンスの直列回路を複数並列に接続するとともに、他のインダクタンスを更に並列に接続し、
該並列回路に、更に他のインダクタンス及びレジスタンスを直列に接続した積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項４】
請求項１〜３のいずれか一項に記載の積層チップバリスタを含む回路の特性シミュレーション方法であって、
前記内部電極の積層構造によって形成されるキャパシタンスと、材料損失を表すレジスタンスの基本RC並列回路を含んでおり、
該基本RC並列直列回路が、
直流の場合に対する直流レジスタンス（絶縁抵抗）
直流の場合に対する直流キャパシタンス（スタティックキャパシタンス），
前記複数の内部電極の上下面における表皮効果を考慮した第１キャパシタンスと第１レジスタンスの第１並列回路と、第１電圧源とを、直列接続した第１直列回路，
前記複数の内部電極の上下面における電磁近接効果を考慮した前記直流キャパシタンスと第１キャパシタンスとの間の第１相互キャパシタンス，
前記複数の内部電極の両側面における表皮効果を考慮した第２キャパシタンスと第２レジスタンスの第２並列回路と、第２電圧源とを、直列接続した第２直列回路，
前記複数の内部電極の両側面における電磁近接効果を考慮した前記直流キャパシタンスと第２キャパシタンスとの間の第２相互キャパシタンス，
前記複数の内部電極のオープン端面における表皮効果を考慮した第３キャパシタンスと第３レジスタンスの第３並列回路と、第３電圧源とを、直列接続した第３直列回路，
前記複数の内部電極のオープン端面における電磁近接効果を考慮した前記直流キャパシタンスと第３キャパシタンスとの間の第３相互キャパシタンス，
を含む積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項５】
請求項４記載の等価回路における前記第１〜第３の相互キャパシタンスを含まないように代替する等価回路であり、
前記直列レジスタンス，直列キャパシタンス，第１〜第３並列回路，前記第１〜第３の相互キャパシタンスを、
キャパシタンス及びレジスタンスの並列回路に、キャパシタンスを直列接続した直列回路を複数並列に接続するとともに、他のキャパシタンス及びレジスタンスを並列に接続した積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項６】
請求項４記載の等価回路における前記第１〜第３の相互キャパシタンスを含まないように代替する等価回路であり、
前記直列レジスタンス，直列キャパシタンス，第１〜第３並列回路，前記第１〜第３の相互キャパシタンスを、
キャパシタンス及びレジスタンスの並列回路を複数直列に接続するとともに、他のキャパシタンスを更に直列に接続し、
該直列回路に、更に他のキャパシタンス及びレジスタンスを並列に接続した積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項７】
請求項５又は６記載の積層チップバリスタを含む回路の特性シミュレーション方法であって、
前記積層チップバリスタの異常電圧印加時の電流−電圧特性を表す演算を行う演算回路であって、入力を電流，出力を電圧とする演算回路を付加したことを特徴とする特性シミュレーション方法。
【請求項８】
請求項５又は６記載の積層チップバリスタを含む回路の特性シミュレーション方法であって、
前記積層チップバリスタの異常電圧印加時の電流−電圧特性を表す演算を行う演算回路であり、入力を電圧，出力を電流とするとともに、低電流領域では、冪関数による演算を行い、大電流領域では双曲線正接関数による演算を行う演算回路を付加したことを特徴とする特性シミュレーション方法。
【請求項９】
請求項１又は請求項４記載の積層チップバリスタを含む回路の特性シミュレーション方法であって、
ＳＰＩＣＥシミュレータにより、積層チップバリスタを含む回路の特性をシミュレーションする場合に、前記相互インダクタンス又は相互キャパシタンスとして、ＳＰＩＣＥシミュレータに用意されている標準コンポーネントを使用して、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする特性シミュレーション方法。
【請求項１０】
請求項９記載の積層チップバリスタを含む回路の特性シミュレーション方法であって、
前記積層チップバリスタの異常電圧印加時の電流−電圧特性を表す演算を行う演算回路であり、入力を電圧，出力を電流とするとともに、低電流領域では、冪関数による演算を行い、大電流領域では双曲線正接関数による演算を行う演算回路を付加したことを特徴とする特性シミュレーション方法。
【請求項１１】
請求項１〜１０のいずれか一項に記載の積層チップバリスタの等価回路のインピーダンスの値と、前記積層チップバリスタのインピーダンスの実測値との相対誤差のティピカル値が小さくなるまで数値解析を繰り返し行って、前記等価回路に含まれている回路素子の定数を決定することを特徴とする積層チップバリスタの等価回路の回路定数解析方法。
【請求項１２】
請求項１〜１０のいずれか一項に記載の積層チップバリスタを含む回路の特性シミュレーション方法を用いて、積層チップバリスタを含む回路の特性をシミュレーションするシミュレーションプログラムを備えたことを特徴とするシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層電子部品を含む回路の特性シミュレーション手法の改良に関し、特に、積層型のチップバリスタに好適な積層チップバリスタを含む回路の特性シミュレーション方法及び装置，等価回路の回路定数解析方法に関する。
【背景技術】
【０００２】
デジタルカメラ，ビデオカメラ，MP3プレーヤ，スマートフォンなどの各種電子製品にはICチップが数多く搭載されている。これらICチップは、小型化と機能の増大に伴って集成度が高くなり、静電気放電（ESD）やサージ電圧・サージ電流に対する脆弱性が増してICチップが破壊されてしまう可能性が高まっている。そこで、ICチップを静電気放電等から保護するため、ツェナーダイオードやバリスタといった保護素子が用いられているが、素子自体が小型で低価格であるとった点から、積層チップバリスタが注目されている。
【０００３】
しかし、バリスタ等の保護素子を使用すると、回路特性やICチップの性能に影響が生じることがある。このため、回路設計を行う際には、保護素子の影響を考慮しなければならない。すなわち、ICチップや他の電子部品に保護素子も含めて一緒に回路設計を行う必要がある。
【０００４】
電子部品を使用する回路設計や分析には、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis)シミュレータなどによるシミュレーションが広く利用されているが、保護素子について高精度の等価回路モデルがあれば、精度の高いシミュレーションが可能となり、試作と実験の検証時間を省いて、電子製品の開発時間とコストを大幅に削減することができる。保護素子としては、上述したように、ツェナーダイオードやバリスタなどがあるが、素子自体が小型で低価格であるとった点から、積層チップバリスタが注目されていることからすると、特に積層チップバリスタに対する高精度の等価回路モデルの提供が重要である。
【０００５】
バリスタを搭載した回路に対するESD保護性能を分析する等価回路モデルとしては、下記非特許文献１記載のByong-Su Seol氏らによるものがある。これは、バリスタを例とした、PCB基板にマウントされた保護素子のＥＳＤ電圧制限特性のシミュレーション用ＳＰＩＣＥモデルである。これによるシミュレーションには、図１に示すような最も簡単なバリスタの等価回路モデルが使用されている。すなわち、非線形のI-V特性（電流-電圧特性）もしくはV-I特性（電圧-電流特性）を持つ非線形素子に、キャパシタンスエレメントCpを並列に、インダクタンスエレメントLsを直列に接続している。ここで使用する非線形I-V特性もしくはV-I特性を持つ非線形素子のモデルとして、一つの電圧制御電流源Gを使用し、バリスタのI-V特性を冪関数I=KVαを用いてフィッティングさせている。ここで、Kとαは、それぞれ材料と関連する係数と冪乗数である。そうすると、２つの点において電流Iと電圧Vを測定することで、バリスタのI-V特性が決められる。
【０００６】
次に、下記非特許文献２には、Manfred Holzer氏とWilli Zapsky氏によるモデルが示されている。これは、上述した図１の等価回路モデルに、非線形素子のV-I特性を式(1)のように、b1-b4の4つのパラメータで表したものである。これによれば、数少ないパラメータによって非線形素子のV-I特性を表すことができ、回路シミュレーションの収束問題が大きく改善され、シミュレーション時間も短縮される。
【数１】
2013228997.tif 000003
【０００７】
次に、下記非特許文献３には、J. G. Zola氏によるバリスタの等価回路モデルが開示されており、図２に示すようになっている。これは、上述した図１の最も簡単な等価回路に、更にレジスタンスエレメントRpとRsを追加した構成となっており、非線形素子には、キャパシタンスエレメントCpとレジスタンスエレメントRpが並列に接続されており、これらによって形成された並列回路に、インダクタンスエレメントLsとレジスタンスエレメントRsとが直列に接続されている。
【０００８】
J. G. Zola氏は、更に、図２の非線形素子を、一つのダイオードDと一つの電圧制御電圧源Eを直列に接続した回路に置き換えた図３に示す等価回路モデルを提案している。これによれば、電圧制御電圧源Eは、ダイオードDの電圧により制御される。レジスタンスエレメントRpを追加する理由は、小さい電流が流れた時のV-I特性の精度を上げるためである。しかし、大きい電流が流れたときには、レジスタンスエレメントRsの使用はしない。その代わりに、ダイオードDの内部寄生抵抗rsを用いる。これによって、バリスタの等価回路モデルは更に簡略化でき、シミュレーション時間も更に短縮される。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Byong-Su Seol, Jong-Sung Lee, Jae-Deok Lim, Hyungseok Lee, HarkByeong Park, Argha Nandy, David Pommerenke, "A Circuit Model for ESD Performance Analysis of Printed Circuit Boards", 2008 Electrical Design of Advanced Packaging and Systems Symposium, pp.120-123
【非特許文献２】Manfred Holzer and Willi Zapsky, "Modeling Varistors with PSpice: Simulation Beats Trial and Error", Compliance Engineering Magazine, May/June 1999. www.ce-mag.com[Online]
【非特許文献３】J. G. Zola, "Simple Model of Metal Oxide Varistor for Pspice Simulation," IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, Vol. 23, No. 10, pp. 1491-1494, October 2004
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したバリスタの等価回路モデルには、次のような課題がある。まず、非特許文献１記載のByong-Su Seol氏らが示したモデルでは、冪関数で非線形素子のI-V特性が表されているが、実際上冪関数のKとαは常に定常数ではない。次に、上述した非特許文献２記載のManfred Holzer氏とWilli Zapsky氏のモデル，及び非特許文献３記載のJ. G. Zola氏らのモデルには、いずれも、シミュレーションの収束問題が存在しており、バリスタにマイナス電圧が印加される場合が考慮されていない。
【００１１】
更に、前記非特許文献１〜３のいずれにおいても、非線形素子に並列接続されているキャパシタンスCpや、直列接続されているインダクタンスLsなど、すべての回路素子の周波数特性が考慮されておらず、周波数による各回路素子の変化が省略されている。バリスタの内部電極構造や内部電磁分布によって各種電磁効果（例えば電磁表皮効果）が発生し、これらの電磁効果により等価回路の回路素子は周波数により変化するはずである。従って、回路素子の周波数特性を考慮しないと、バリスタの等価回路モデルは正常な電圧を印加したときに大きな誤差が生じ、正常な電圧下での回路の精密分析や設計ができなくなる。なお、電圧が異常発生したときにおけるバリスタの電圧制限性能のシミュレーションには大きな問題はないが、電圧正常時においてバリスタがICチップや回路システムに対して与える影響と作用のシミュレーションには問題となる。このため、異常電圧時におけるバリスタの電圧制限性能のシミュレーションと、正常電圧時におけるバリスタのICチップや回路システムに対する影響と作用のシミュレーションを、両方とも良好に行うことができる等価回路モデルがあると好都合である。
【００１２】
本発明は以上の点に着目したもので、その目的は、通常電圧時には広帯域においてICチップへの影響を精密的に分析でき、異常電圧時にはICチップに対する保護機能の作動を精密にシミュレーションできる積層チップバリスタの等価回路モデルを確立することである。他の目的は、電圧がマイナスになったときにも機能する積層チップバリスタの等価回路モデルを確立することである。更に他の目的は、積層チップバリスタのI-V特性を高精度で安定した演算回路で表すとともに、該演算回路を実行するためのデバイスの定義と構築を行い、収束可能な積層チップバリスタの回路シミュレーションを行うことである。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、本発明は、非線形の電圧−電流特性を有する非直線性抵抗体と内部電極とが交互に積層されており、前記内部電極の端部をチップ表面に引き出して、チップ表面の外部電極に接続した積層チップバリスタを含む回路の特性シミュレーション方法であって、前記内部電極のインダクタンスと、導体損失を表すレジスタンスの基本RL直列回路を含んでおり、該基本RL直列回路が、直流の場合に対する直流インダクタンス，前記複数の内部電極の上下面における表皮効果を考慮した第１インダクタンスと第１レジスタンスの第１直列回路と、第１電流源とを、並列接続した第１並列回路，前記複数の内部電極の上下面における電磁近接効果を考慮した前記直流インダクタンスと第１インダクタンスとの間の第１相互インダクタンス，前記複数の内部電極の両側面における表皮効果を考慮した第２インダクタンスと第２レジスタンスの第２直列回路と、第２電流源とを、並列接続した第２並列回路，前記複数の内部電極の両側面における電磁近接効果を考慮した前記直流インダクタンスと第２インダクタンスとの間の第２相互インダクタンス，前記複数の内部電極のオープン端面における表皮効果を考慮した第３インダクタンスと第３レジスタンスの第３直列回路と、第３電流源とを、並列接続した第３並列回路，前記複数の内部電極のオープン端面における電磁近接効果を考慮した前記直流インダクタンスと第３インダクタンスとの間の第３相互インダクタンス，直流の場合に対する直流レジスタンス，を含む積層チップバリスタの等価回路を用いて、積層チップバリスタを含む回路の特性のシミュレーションを行うことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明らかにする。
【発明の効果】
【００１４】
本発明によれば、次のような効果が得られる。
(1)複数の内部電極の上下面，側面，オープン端面における電磁効果を考慮して等価回路モデルを作成し、回路シミュレータを用いたシミュレーションを行うこととしたので、回路設計における目標性能と実際の回路性能との周波数変動に伴う誤差の発生を良好に抑制することができる。
(2)電子部品メーカーや代理商社は、積層チップバリスタの等価回路モデルを、ホームページで公開するなどの方法で、電子通信機器メーカーや設計会社などの顧客に提供し、提供された等価回路モデルを顧客が利用して回路シミュレーションを行う。
(3)これにより、顧客は、積層チップバリスタを使用する電子回路の精密な設計，検証，故障解析などを行うことができるとともに、設計時間を大幅に短縮でき、商品開発費用も大幅に削減できる。
(4)一方、電子部品メーカー等は、顧客に対して高品質の技術サポートを提供することが可能となり、顧客による自社製品の採用を促進することができる。
【図面の簡単な説明】
【００１５】
【図１】最も簡単なバリスタの等価回路モデル示す従来の図である。
【図２】基本的なバリスタの等価回路モデルを示す従来の図である。
【図３】改良されたバリスタの等価回路モデルを示す従来の図である。
【図４】(A)は積層チップバリスタの積層構造を示す図、(B)は本発明の基本的なバリスタの等価回路モデルを示す実施例１の図である。
【図５】前記図４(B)のRL直列回路をラダー回路によって取り替えた等価回路モデルを示す実施例２の図である。
【図６】前記図５の回路をデカップリング形式のラダー回路で表した等価回路モデルの実施例２の図である。
【図７】前記図５の回路をデカップリング形式のラダー回路で表した等価回路モデルの実施例２の図である。
【図８】前記図５の回路を電流制御電圧源によってデカップリング形式で表した等価回路モデルの実施例２の図である。
【図９】前記図４(B)のRC並列回路をラダー回路によって取り替えた等価回路モデルを示す実施例３の図である。
【図１０】前記図９の回路をデカップリング形式のラダー回路で表した等価回路モデルの実施例３の図である。
【図１１】前記図９の回路をデカップリング形式のラダー回路で表した等価回路モデルの実施例３の図である。
【図１２】前記図９の回路を電圧制御電流源によってデカップリング形式で表した等価回路モデルの実施例３の図である。
【図１３】前記図５の回路と前記図９の回路を組み合わせた正常電圧時の積層チップバリスタの等価回路モデルを示す実施例４の図である。
【図１４】前記図６の回路と前記図１０の回路を組み合わせた正常電圧時の積層チップバリスタの等価回路モデルを示す実施例４の図である。
【図１５】前記図７の回路と前記図１０の回路を組み合わせた正常電圧時の積層チップバリスタの等価回路モデルを示す実施例４の図である。
【図１６】前記図６の回路と前記図１１の回路を組み合わせた正常電圧時の積層チップバリスタの等価回路モデルを示す実施例４の図である。
【図１７】前記図６の回路と前記図１１の回路を組み合わせた正常電圧時の積層チップバリスタの等価回路モデルを示す実施例４の図である。
【図１８】積層チップバリスタの典型的なI-V特性を示すグラフである。
【図１９】入力を電流，出力を電圧としたときの積層チップバリスタの異常電圧時の演算回路モデルを示す実施例５の図である。
【図２０】図１９の異常電圧時モデルと図１４の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例５の図である。
【図２１】図１９の異常電圧時モデルと図１５の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例５の図である。
【図２２】図１９の異常電圧時モデルと図１６の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例５の図である。
【図２３】図１９の異常電圧時モデルと図１７の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例５の図である。
【図２４】入力を電圧，出力を電流としたときの積層チップバリスタの異常電圧時の演算回路モデルを示す実施例６の図である。
【図２５】図２４の異常電圧時モデルと図１４の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例６の図である。
【図２６】図２４の異常電圧時モデルと図１５の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例６の図である。
【図２７】図２４の異常電圧時モデルと図１６の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例６の図である。
【図２８】図２４の異常電圧時モデルと図１７の正常電圧時モデルを組み合わせた積層チップバリスタの等価回路モデルを示す実施例６の図である。
【図２９】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３０】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３１】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３２】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３３】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３４】図１３〜図１７の等価回路に含まれている回路素子の定数を求める手順を示す実施例７のフローチャートである。
【図３５】インピーダンス特性について、実際の製品の測定値と等価回路モデルによるシミュレーションの結果を対比して示す実施例８のグラフである。
【図３６】V-I特性について、実際の製品の測定値と等価回路モデルによるシミュレーションの結果を対比して示す実施例８のグラフである。
【図３７】V-I特性について、実際の製品の測定値と等価回路モデルによるシミュレーションの結果を対比して示す実施例８のグラフである。
【図３８】静電気放電ESDの実験装置の一例を示す実施例８の図である。
【図３９】静電気放電ESD応答特性について、実際の製品の測定値と等価回路モデルによるシミュレーションの結果を対比して示す実施例８のグラフである。
【図４０】静電気放電ESD応答特性について、実際の製品の測定値と等価回路モデルによるシミュレーションの結果を対比して示す実施例８のグラフである。
【図４１】製品がある場合とない場合における静電気放電ESD応答特性を示す実施例８のグラフである。
【図４２】正常電圧時の相互インダクタンスと相互キャパシタンスを含む積層チップバリスタの等価回路モデルを示す実施例９の図である。
【図４３】前記図４２の等価回路モデルの回路方程式を演算するための演算回路を示す実施例９の図である。
【図４４】前記図４２の等価回路モデルの回路方程式を演算するための演算回路を示す実施例９の図である。
【図４５】前記図４２の等価回路モデルの回路方程式を演算するための演算回路を示す実施例９の図である。
【図４６】ＳＰＩＣＥシミュレータに用意されている相互インダクタンスの標準コンポーネントを使用した実施例１０の等価回路モデルを示す図である。
【図４７】ＳＰＩＣＥシミュレータの標準コンポーネントである電流制御電流源と電圧制御電圧源を用いた実施例１１の等価回路モデルを示す図である。
【図４８】ＳＰＩＣＥシミュレータの標準コンポーネントである電流制御電流源と電圧制御電圧源を用いた実施例１２の等価回路モデルを示す図である。
【図４９】前記図４８に示した正常電圧時の等価回路モデルに、前記図２４に示した異常電圧印加時の等価回路を統合した実施例１３の等価回路モデルを示す図である。
【図５０】本発明が適用されるシミュレーション装置の一例を示す実施例１４の図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１７】
最初に、図４を参照しながら本発明の実施例１について説明する。図４(A)に示すように、積層チップバリスタ１０では、複数の内部電極２０が非直線性抵抗体（例えば「ZnO」）を挟んで積層されており、交互に引き出しが行なわれている。より的確な等価回路を得るためには、複数の内部電極２０の上面２２及び下面２４における電磁効果のほか、複数の内部電極の一方の側面２６及び他方の側面２８と、オープン端面３０における電磁効果も考慮しなければならない。これらの電磁効果は、内部電極２０の表面に発生する金属の表皮効果と電磁近接効果に相応する。
【００１８】
上述したように、積層チップバリスタの基本的な等価回路モデルは、図２に示したようになる。しかし、積層チップバリスタのI-V特性は、部品としての両端子において測定されるため、前記図２の基本等価回路を図４(B)のように修正する。同図において、Cpは積層チップバリスタ１０の内部電極２０の積層構造によって形成されているキャパシタンスエレメントであり、Rpは非直線性抵抗体の損失を表すレジスタンスエレメントである。Lsは内部電極２０のインダクタンスエレメントであり、Rsは前記内部電極２０の表皮効果を含む導体損失を表すレジスタンスエレメント（導体抵抗）である。このように、本実施例によれば、内部電極において生ずる電磁効果を考慮しているため、良好なシミュレーション結果を得ることができる。
【実施例２】
【００１９】
次に、図５〜図８を参照しながら、本発明の実施例２について説明する。この実施例は、前記図４(B)の等価回路モデルにおいて、各回路素子は周波数に依存し、周波数によって変化する点に着目して、インダクタンスLsとレジスタンスRsにより構成されたRL直列回路を改良したものである。
【００２０】
内部電極２０の表皮効果と電磁近接効果を考慮すると、周波数によって変化するインダクタンスLsとレジスタンスRsにより構成されたRL直列回路は、図５に示すラダー回路によって取り替えられる。同図において、直流の場合は、インダクタンスLsと導体抵抗Rsは、それぞれインダクタンスL0とレジスタンスRdcになる。内部電極２０の上下面２２，２４の表皮効果を考慮すると、インダクタンスL1とレジスタンスRL1により構成された直列回路と内部抵抗が0Ωである電流源G1とが並列に接続された並列回路がインダクタンスL0とレジスタンスRdcとに直列に繋がる。更に、内部電極２０の上下面２２，２４に存在している電磁近接効果を考慮すると、インダクタンスL0，L1との間に相互インダクタンスLm1が追加される。加えて、内部電極２０の厚みを考慮すると、金属表面の表皮効果と電磁近接効果は、上述したように、内部電極２０の上下面２２，２４の他、両側面２６，２８とオープン端面３０も考慮する必要がある。
【００２１】
すなわち、内部電極２０の両側面２６，２８の表皮効果を考慮すると、インダクタンスL2とレジスタンスRL2との直列回路と、内部抵抗が0Ωである電流源G2とが並列に接続された並列回路が、前記L0とRdcとに直列に繋がる。そして、内部抵抗２０の両側面２６，２８に存在する電磁近接効果を考慮すると、前記インダクタンスL0，L2との間に相互インダクタンスLm2が追加される。
【００２２】
また、内部電極２０のオープン端面３０の表皮効果を考慮すると、インダクタンスL3とレジスタンスRL3との直列回路と内部抵抗が0Ωである電流源G3とが並列に接続された並列回路もインダクタンスL0とレジスタンスRdcとに直列に繋がる。金属シートのオープン端面に存在する電磁近接効果を考慮すると、インダクタンスL0，L3の間に相互インダクタンスLm3が追加される。
【００２３】
図５において、インダクタンスLsとレジスタンスRsに流れる電流をｉ，インダクタンスL1とレジスタンスRL1の直列回路に流れる電流をi1，インダクタンスL2とレジスタンス
RL2の直列回路に流れる電流をi2，インダクタンスL3とレジスタンスRL3の直列回路に流れる電流をi3とすると、電流源G1，G2，G3に流れる電流は、それぞれi-i1，i-i2，i-i3となる。
【００２４】
図５に示したRL直列回路を代替するラダー回路は、相互インダクタンスLm1，Lm2，Lm3が存在しているため、等価回路モデル，特にＳＰＩＣＥモデルとしては使用上不便である。そこで、図５の回路を、等価なデカップリング形式のラダー回路で表すと、図６及び図７に示す２つのタイプの回路が得られる。これらのうち、図６に示すインダクタンスLA0，LA1，LA2，LA3，LAm1，LAm2，LAm3は、図５のインダクタンスL0，L1，L2，L3，Lm1，Lm2，Lm3とそれぞれ相応するインダクタンスエレメントであり、図６に示すレジスタンスRAL1，RAL2，RAL3，RAdcは、図５のレジスタンスRL1，RL2，RL3，Rdcとそれぞれ相応するレジスタンスエレメントである。同じく、図７に示すインダクタンスLB0，LB1，LB2，LB3，LBmは、図５のインダクタンスL0，L1，L2，L3，Lm1，Lm2，Lm3とそれぞれ相応するインダクタンスエレメントであり、図７に示すレジスタンスRBL1，RBL2，BL3，RBdcは、図５のレジスタンスRL1，RL2，RL3，Rdcとそれぞれ相応するレジスタンスエレメントである。
【００２５】
図６の回路は、図５の回路から簡単に導かれる。まず、電流制御電圧源を用いて、図５の回路を図８のように表現する。図５ないし図８の回路の両端の総電圧がＶであるとすると、式(2)のようになる。また、L1RL1，L2RL2，L3RL3の各支回路については、式(3)〜(5)が成り立つ。式(3)〜(5)から、各支回路の電流i1，i2，i3と、全電流iとについては、式(6)〜(8)の関係が成り立つ。式(6)〜(8)を式(2)に代入すると、図５ないし図８の回路の総電圧Ｖは、式(9)のようになる。よって、図５ないし図８の回路の両端のインピーダンスＺは、式(10)のようになる。この式(10)を少し変形させると、図５ないし図８の回路のインピーダンスＺは、式(11)になる。
【数２】
2013228997.tif 000004
【００２６】
前記式(11)に表わされているインピーダンスＺを回路とすると、下記式(12)〜(22)の条件を満たす場合に、図６の回路となる。すなわち、式(12)〜(22)の条件の下で、図６の回路と図５の回路は常に等価である。
【数３】
2013228997.tif 000005
【００２７】
図７の回路も、同様に図５の回路と等価になっている。図７の回路のインピーダンスZBは、次の式(23)で表される。ｓ＝ｊωとすると、前記式(10)と次の式(23)は、sの有理関数となり、式(24)，式(27)のようになる。ここで、式(25)，式(26)，式(28)，式(29)に対し、もしＰ(s)＝ＰB(s)，Ｑ(s)＝ＱB(s)ならば、Ｚ(s)＝ＺB(s)となり、図７の回路は図５の回路と常に等価になっている。これにより、図７の回路が図５の回路と等価になる条件を求めることができ、式(30)〜(38)のようになる。
【数４】
2013228997.tif 000006
【数５】
2013228997.tif 000007
【００２８】
式(30)〜(38)は、図７の回路素子に関する連立方程式である。これらの連立方程式から、図７の各回路素子を図５の回路素子に関する簡単な式で表すことは不可能であるが、数値的な手法により連立方程式を解くことができる。
【００２９】
以上のように、本実施例によれば、図４(B)の等価回路モデルにおけるインダクタンスLsとレジスタンスRsにより構成されたRL直列回路は、各回路素子が周波数に依存する点を考慮した図５の等価回路で表現され、更に図６及び図７の等価回路で表される。
【実施例３】
【００３０】
次に、図９〜図１２を参照しながら、本発明の実施例３について説明する。この実施例は、前記図４(B)の等価回路モデルにおいて、各回路素子は周波数に依存し、周波数によって変化する点に着目して、キャパシタンスCpとレジスタンスRpにより構成されたRC並列回路を改良したものである。
【００３１】
周波数により変化するキャパシタンスCpとレジスタンスRpにより構成されたRC並列回路は、図９に示すラダー回路によって置き替えることができる。直流の場合には、キャパシタンスCpとレジスタンスRpは、スタティックキャパシタンスC0とレジスタンスRp0になる。内部電極２０の表皮効果を考慮するため、キャパシタンスC1とレジスタンスRC1の並列回路と、内部抵抗が無限大である電圧源E1とを直列接続した回路を、スタティックキャパシタンスC0とレジスタンスRp0との並列回路に対して、並列に接続する。更に、内部電極２０の表面において発生する電磁近接効果を考慮し、キャパシタンスC0，C1の間に、相互キャパシタンスCm1を追加する。
【００３２】
上述したように、内部電極２０の厚みを考慮すると、内部電極２０の上下面２２，２４のほか、両側面２６，２８とオープン端面３０において同様な電磁効果を考慮しなければならない。まず、内部電極２０の両側面２６，２８において導体表皮効果を考慮するため、キャパシタンスC2とレジスタンスRC2の並列回路を、内部抵抗が無限大である電圧源E2と直列接続し、それをキャパシタンスC0とレジスタンスRp0の並列回路に対して、並列に接続する。そして、電磁近接効果を考慮するため、キャパシタンスC0，C2の間に相互キャパシタンスCm2を追加する。
【００３３】
次に、内部電極２０のオープン端面において発生する導体表皮効果を考慮するため、キャパシタンスC3とレジスタンスRC3の並列回路に、内部抵抗が無限大である電圧源E3を直列接続し、それをキャパシタンスC0とレジスタンスRp0の並列回路に対して、並列に接続する。そして、電磁近接効果を考慮するため、キャパシタンスC0，C3の間に相互キャパシタンスCm3を追加する。
【００３４】
キャパシタンスC0とレジスタンスRp0の両端子の間の電圧をv，キャパシタンスC1とレジスタンスRC1の両端子の間の電圧をv1，キャパシタンスC2とレジスタンスRC2の両端子の間の電圧をv2，キャパシタンスC3とレジスタンスRC3の両端子の間の電圧をv3とすると、電圧源E1，E2，E3の出力電圧は、それぞれv-v1，v-v2，v-v3となる。iは、回路に流れる総電流である。
【００３５】
図５と同じく、図９に示したRC並列回路を代替するラダー回路は、相互キャパシタンスCm1，Cm2，Cm3が存在しているため、ＳＰＩＣＥモデルとしては使用上不便である。そこで、図９の回路を、等価なデカップリング形式のラダー回路で表すと、図１０及び図１１に示す２つのタイプの回路が得られる。
【００３６】
まず、図１０のキャパシタンスCA0，CA1，CA2，CA3，CAm1，CAm2，CAm3は、図９のキャパシタンスC0，C1，C2，C3，Cm1，Cm2，Cm3と相応するキャパシタンスエレメントである。図１０のレジスタンスRAC1，RAC2，RAC3，RAp0は、図９のレジスタンスRC1，RC2，RC3，Rp0と相応するレジスタンスエレメントである。同じく、図１１のキャパシタンスCB0，CB1，CB2，CB3，CBmは、図９のキャパシタンスC0，C1，C2，C3，Cm1，Cm2，Cm3と相応するキャパシタンスエレメントである。図１１のレジスタンスRBC1，RBC2，RBC3，RBp0は、図９のレジスタンスRC1，RC2，RC3，Rp0と相応するレジスタンスエレメントである。
【００３７】
図１０の等価回路は、図９の等価回路から簡単に導かれる。まず、電圧制御電流源を用いて、図９の回路を図１２の回路のように表現する。図９ないし図１２の回路に流れる総電流をiとすると式(39)のようになり、C1RC1，C2RC2，C3RC3の各支回路について、下記式(40)〜(42)が成り立つ。また、式(40)〜(42)から、電圧v1，v2，v3とvとの間に式(43)〜(45)が成り立つ。
【数６】
2013228997.tif 000008
【００３８】
式(43)〜(45)を式(39)に代入すると、図９ないし図１２の回路に流れる総電流iは、式(46)のようになる。よって、図９ないし図１２の回路の両端のアドミタンスYは、式(47)のようになり、更に変形すると、式(48)のようになる。この式(48)で表されるアドミタンスを回路にすると、下記式(49)〜(59)の条件を満たす場合に、図１０の回路になる。すなわち、式(49)〜(59)の条件の下では、図１０の回路と図９の回路は常に等価になっている。
【数７】
2013228997.tif 000009
【００３９】
一方、図１１の回路も、図９の回路と等価になっている。図１１の回路のアドミタンスYBは、次の式(60)で表される。ｓ＝ｊωとすると、式(47)と式(60)はsの有理関数となり、式(61)〜(66)のようになる。
【数８】
2013228997.tif 000010
【数９】
2013228997.tif 000011
【００４０】
仮に、PY(s)=PYB(s)，QY(s)=QYB(s)ならば、Y(s)=YB(s)となり、図１１の回路は図９の回路と常に等価となる。これにより、図１１の回路が図９の回路と等価になる条件が求められ、式(67)〜(75)のようになる。
【数１０】
2013228997.tif 000012
【００４１】
式(67)〜(75)は、図１１の回路素子に関する連立方程式である。これら連立方程式から、図１１の各回路素子を図９の回路素子に関する簡単な式で表すことは不可能であるが、数値的な手法により連立方程式を解くことはできる。
【００４２】
以上のように、本実施例によれば、図４(B)の等価回路モデルにおけるキャパシタンスCpとレジスタンスRpにより構成されたRC並列回路は、各回路素子が周波数に依存する点を考慮した図９の等価回路で表現され、更に図１０及び図１１の等価回路で表される。
【実施例４】
【００４３】
次に、図１３〜図１７を参照しながら、本発明の実施例４について説明する。この実施例は、前記実施例２，３を組み合わせたもので、後述する実施例と比較して正常電圧の場合の等価回路モデルである。図４に示した積層チップバリスタの基本等価回路モデルにおいて、インダクタンスLsとレジスタンスRsとを図５のラダー回路に、キャパシタンスCpとレジスタンスRpとを図９のラダー回路に、それぞれ置き換えるとともに、積層チップバリスタの両端子間の寄生キャパシタンスCtと寄生レジスタンスRtを考慮すると、正常電圧場合の基本等価回路モデルは、図１３に示すような広帯域で高精度の等価回路モデルとなる。各回路素子はいずれも定常数であり、周波数に依存しない。
【００４４】
図１３の回路には、相互インダクタンスや相互キャパシタンスが存在しているため、シミュレーション用の等価回路，特にＳＰＩＣＥモデルとしての使用には不便である。そこで、実施例２，３で示した等価回路で代替する。すなわち、インダクタンスLsとレジスタンスRsによって構成されたRL直列回路については、図６もしくは図７に示した等価回路に代替する。キャパシタンスCpとレジスタンスRpによって構成されたRC並列回路については、図１０もしくは図１１の等価回路を用いて代替する。そうすると、正常電圧を印加する場合の積層チップバリスタの相互インダクタンス及び相互キャパシタンスを使用しない高精度広帯域等価回路モデルとして、図１４〜図１７に示す４種類の等価回路が得られる。回路の組み合わせは、次のとおりである。
ａ，図６＋図１０→図１４
ｂ，図７＋図１０→図１５
ｃ，図６＋図１１→図１６
ｄ，図７＋図１１→図１７
【００４５】
図１４〜図１７の４つの等価回路モデルは、回路構造や回路素子に違いがあるが、すべては図１３の回路をデカップリングして得られたもので、図１３の回路と等価になっている。従って、図１４〜図１７の等価回路モデルは互いに等価であり、いずれも正常電圧の場合の積層チップバリスタの高精度広帯域等価回路モデルとして使用することができる。特に、図１７に示す等価回路モデルは、最もコンパクトなモデルであり、回路素子が一番少なく、図１４と比較すると４つの回路素子が削減されている。従って、回路素子を求めるためのアリゴリズムを簡略化でき、等価回路モデルを用いるシミュレーションの時間を大幅に短縮することが可能となる。
【実施例５】
【００４６】
次に、図１８〜図２３を参照しながら、本発明の実施例５について説明する。前記実施例４は正常電圧印加時の場合であるが、実施例５は異常電圧印加時の等価回路モデルを示すものである。積層チップバリスタの典型的なI-V特性は、図１８に示すようになる。一般的には、積層チップバリスタのI-V特性は、冪関数I=KVα（Kとαは材料と関連する係数と冪乗数）で表わされる。しかし、積層チップバリスタの実際のI-V特性においては、Kとαは定常数ではなく、積層チップバリスタに印加された電圧によって変化している。特に、積層チップバリスタが作動する電圧範囲において、Kとαは常に変化しており、I-V特性を簡単な冪関数で表すことができない。
【００４７】
積層チップバリスタのI-V特性を、一つの式で精密的に表すと、下記の式(76)のようになる。Vは積層チップバリスタの両端子に印加された電圧であり、Iは積層チップバリスタに流れた電流である。b1，b2，b3，b4は各項の係数，Aは対数関数項の係数ファクタ，ｐとqは指数関数項の指数ファクタである。単位としては、b1は[Ω]であり、b2，b3，b4は[V]であり、A，ｐ，qは[A-1]である。
【００４８】
式(76)には、I>0の条件が付されており、これはプラス電圧と相応している。すなわち、式(76)は、積層チップバリスタにプラス電圧を印加した場合にのみ有効である。しかし、バリスタは方向性がない部品であることを考えると、バリスタにマイナス電圧を印加したら電流の流れる方向が逆方向となり、電流の値がマイナスになる。また、印加する電圧が「0」になると、流れる電流も「0」になる。つまり、積層チップバリスタのI-V特性は、式(77)に示す性質を持っている。一方、電圧Vと電流Iの絶対値は、式(76)の関係を満たす。そこで、式(76)を書き換えると、式(78)のようになる。この式(78)にあるLn(AI)の項の係数ファクタAは、通常は10の20〜40乗である点を考慮すると、式(78)は式(79)に変更することができる。なお、式(79)のA0は、式(80)で求められる。
【数１１】
2013228997.tif 000013
【００４９】
以上のような式(77)と式(79)によって演算回路を構築することができるが、２種類の演算回路が考えられる。一つは、演算回路の入力を積層チップバリスタに流れる電流Iとし、出力を積層チップバリスタに印加された電圧Vとする回路である。この場合、積層チップバリスタは、流れた電流Iによって出力電圧Vがコントロールされる。もう一つは、演算回路の入力を積層チップバリスタに印加された電圧Vとし、出力を積層チップバリスタに流れる電流Iとする回路である。この場合、積層チップバリスタは、印加された電圧Vによって出力電流Ｉがコントロールされる。これは、バリスタの本来の動作に適った定義である。この場合、式(76)もしくは式（78）は、電流Iに関する非線型方程式となる。非線形方程式である式（76）もしくは式（78）によって構築された演算回路は非線形帰還回路であり、回路は非常に不安定になって、回路シミュレーションは発散しやすい。
【００５０】
そこで、本実施例では、入力を電流I，出力を電圧Vとする演算回路を構築することとし、図１９に一例を示す。積層チップバリスタに流れる電流Iを測るために、等価回路に0Vの電圧源V1を直列に入れる。電圧源V1に流れる電流は、積層チップバリスタに流れる電流Iとして、電流制御電圧源H1（トランスレジスタンスは1Ω）を通して演算回路にカップリングする。また、電流制御電圧源H1の出力側が、絶対値デバイスU2（モデル名：abs）と符合デバイスU3（モデル名：sign）の出力端子にそれぞれ接続される。絶対値デバイスU2の出力側は、積層チップバリスタのV-I特性（式(78)または（79）参照）を表すデバイスU1（モデル名：MCV）の入力端子に接続される。MCVデバイスU1の出力側は、符号デバイスU3の出力側と一緒に、３端子乗算デバイスU4（モデル名：kxy）の二つ入力端子にそれぞれ接続される。このとき、３端子乗算デバイスU4の出力電圧は、積層チップバリスタに流れる電流Iと相応する電圧Vである。この電圧は、電圧制御電圧源E1（電圧ゲインは１）を通して積層チップバリスタのメイン等価回路にカップリングする。積層チップバリスタは、電圧制御電圧源E1により代替される。このようにして、図１９に示すように、電圧異常のときの積層チップバリスタの等価回路モデル（電圧異常時モデル）が得られる。絶対値デバイスU2，符号デバイスU3，乗算デバイスU4の使用は、マイナス電圧を印加したときに相応するためである。
【００５１】
以上のような図１９の電圧異常時モデルと、図１４〜図１７に示した４つの電圧正常時モデルを組み合わせると、図２０〜図２３に示す４つの完全な積層チップバリスタの等価回路モデルが得られる。４つの等価回路モデルは、お互いに完全に等価になっている。それらのうち、図２３のモデルが最もコンパクトなモデルであり、回路素子が一番少ないため、回路素子の演算や、等価回路モデルを用いる回路シミュレーションの時間が、大幅に短縮されるようになる。
【００５２】
ところで、上述した図１９の回路モデルを使用してシミュレーションを行う場合、シミュレーションを行うシミュレータに各デバイスが用意されていなければならない。例えば、ＳＰＩＣＥシミュレータを使用する場合、図１９の演算回路で使用したMCVデバイスU1（MCVのV-I特性を表すデバイス），絶対値デバイスU2，符号デバイスU3，３端子乗算デバイスU4は、いずれも非標準デバイスである。そこで、ＳＰＩＣＥシミュレータの内部関数及び内部演算子を用いて、任意特性電源を構築する手法により定義する。
【００５３】
以下のうち、SpiceFile1は、MCVデバイスU1のＳＰＩＣＥファイルであり、モデル名は「MCV」である。電流が0Aのときに相応するために、ＳＰＩＣＥシミュレータの内部if関数を使用する。入力電圧が0Vであれば、出力電圧も0Vになる。絶対値デバイスU2と符号デバイスU3のＳＰＩＣＥファイルを示すと、それぞれSpiceFile2とSpiceFile3のようになる。モデル名は、それぞれabsとsignである。SpiceFile4は、乗算デバイスU4のＳＰＩＣＥファイルであり、モデル名はkxyである。
【数１２】
2013228997.tif 000014
【００５４】
次に、図２０〜図２３に示した４つの積層チップバリスタの完全なＳＰＩＣＥモデルについてそれぞれＳＰＩＣＥファイルで示すと、以下のSpiceFile5，SpiceFile6，SpiceFile7，SpiceFile8になる。モデル名はそれぞれMCV_SpiceModel_1，MCV_SpiceModel_2，MCV_SpiceModel_3，MCV_SpiceModel_4である。
【数１３】
2013228997.tif 000015
【数１４】
2013228997.tif 000016
【数１５】
2013228997.tif 000017
【数１６】
2013228997.tif 000018
【実施例６】
【００５５】
次に、図２４〜図２８を参照しながら、本発明の実施例６について説明する。本実施例は、低電流時のI-V特性変化に着目して、前記実施例５の等価回路を更に改良したものである。低電流の場合、積層チップバリスタのI-V特性は変化が激しい。このため、上述した式(78)によって構築された図１９の演算回路に基づく図２０〜図２３のＳＰＩＣＥモデルで回路シミュレーションを行うと、収束しにくいという課題がある。
【００５６】
そこで、本実施例では、積層チップバリスタのI-V特性を、例えば電流値0.1Aで、低電流側（＜＝0.1A）と大電流側(>0.1A)の二つの領域に分けることとする。すなわち、低電流領域は、積層チップバリスタのI-V特性と一番合うものであって、かつ収束しやすい冪関数（KVα）で表すようにする。一方、大電流領域は、双曲線正接関数（tanh関数）を使用すると積層チップバリスタのI-V特性が精度よく表れるので、それを使用する。これらを数式で示すと、式(81)のようになる。
【００５７】
式(81)中におけるK，α，b0，b1，b2，V0は、積層チップバリスタのI-V特性データから求められるパラメータである。Kの単位はAV-α，exp(b0)の単位はA，b2はV-1，αとb1は無単位定数である。大電流の場合、積層チップバリスタのI-V特性は、式(82)のように、逆双曲線正弦関数（asinh関数）と、指数関数又は対数関数との組み合わせで表すこともできる。式(82)におけるc0，c1，c2，c3，c4，p，V0も、積層チップバリスタのI-V特性データから求められるパラメータである。exp(c0)の単位はAV-c4，c2とpの単位はV-1，c1とc3とc4は無単位定数である。
【数１７】
2013228997.tif 000019
【００５８】
以上のような観点から、積層チップバリスタの等価回路モデルを構築すると、下記の図２４に示すような、入力を電圧，出力を電流とする演算回路が得られる。同図に示すように、積層チップバリスタに印加した電圧Vが電圧制御電圧源E1（電圧ゲインは1）を通して演算回路にカップリングする。電圧制御電圧源E1の出力側は、絶対値デバイスU2（モデル名：abs）と符号デバイスU3（モデル名：sign）の入力端子にそれぞれ接続される。絶対値デバイスU2の出力側は、積層チップバリスタのI-V特性を表すMCVデバイスU1（モデル名：MCV）の入力端子に接続される。MCVデバイスU1の出力側は、符号デバイスU3の出力側とともに、３端子乗算デバイスU4（モデル名：Kxy）の二つの入力端子に接続される。積層チップバリスタは、電圧制御電流源G1（トランスコンダクタンスは1S）に取り替えられ、３端子乗算デバイスU4の出力電圧によってコントロールされる。電圧制御電流源G1の出力電流Iは、演算回路を通して積層チップバリスタに印加した電圧Vによりコントロールされ、I-Vの関係は式(81)を満たすようになる。このようにして、図２４に示すように、異常電圧を印加したときの積層チップバリスタの２つ目の等価回路モデル（電圧異常時モデル2）が得られる。
【００５９】
以上のような図２４の電圧異常時モデルと、図１４〜図１７に示した４つの電圧正常時モデルを組み合わせると、図２５〜図２８に示す４つの完全な積層チップバリスタの等価回路モデルが得られる。４つの等価回路モデルは、お互いに完全に等価になっている。それらのうち、図２８のモデルが最もコンパクトなモデルであり、回路素子が一番少ないため、回路素子の演算や、等価回路モデルを用いる回路シミュレーションの時間が、大幅に短縮されるようになる。
【００６０】
次に、実施例５の場合と同様にして、ＳＰＩＣＥシミュレータにおけるデバイスの定義について説明する。図２４の演算回路において、積層チップバリスタの非線形I-V特性を表すMCVデバイスU1は、式(81)により、任意特性電圧源の構築手法により定義される。SpiceFile9は、MCVデバイスU1のＳＰＩＣＥファイルである。なお、「Vb」は低電流と大電流の境界電圧である。大電流の場合に式(82)を使用すると、MCVデバイスU1は、「SpiceFile10」により定義される。
【００６１】
次のSpiceFile11〜14は、図２５〜図２８に示した積層チップバリスタの完全なＳＰＩＣＥモデルのＳＰＩＣＥファイルである。モデル名は、それぞれ「MCV_SpiceModel_5」，「MCV_SpiceModel_6」，「MCV_SpiceModel_7」，「MCV_SpiceModel_8」である。
【００６２】
ＳＰＩＣＥシミュレータを用いたシミュレーションによると、異常電圧を印加した場合では、図１９に示した等価回路モデルを使用する場合より、図２４に示した等価回路モデルを使用した場合の方が、シミュレーションの収束に大きく改善が認められることが分かった。すなわち、積層チップバリスタの完全なＳＰＩＣＥモデルについて、図２０〜図２３よりも、図２５〜図２８のモデルの方が収束しやすいという特徴がある。
【数１８】
2013228997.tif 000020
【数１９】
2013228997.tif 000021
【数２０】
2013228997.tif 000022
【数２１】
2013228997.tif 000023
【数２２】
2013228997.tif 000024
【数２３】
2013228997.tif 000025
【実施例７】
【００６３】
次に、図２９〜図３４を参照しながら、本発明の実施例７について説明する。本実施例は、前記図１３〜図１７に示した等価回路モデルに含まれている各回路素子の定数を求める手法を示すものである。上述したように、図１３〜図１７に示した等価回路モデルは、正常電圧時のモデルであることから、正常電圧時において積層チップバリスタのインピーダンス周波数特性を測定する。そして、その測定値を用いて、積層チップバリスタの正常電圧時の等価回路モデル，すなわち図１３〜図１７に示した等価回路における各回路素子の定数をグローバル最適化アルゴリズムにより求める。
【００６４】
まず、Z_test(fn)=ESR_test(fn)+jX_test(fn)を、ある積層チップバリスタの正常電圧時であって、周波数fnでのインピーダンスの測定値とする。また、Z_circuit(Ｕ, fn) =ESR_circuit(Ｕ, fn)+jX_circuit(Ｕ, fn)を、積層チップバリスタの正常電圧時の等価回路モデルにおける周波数fnでの回路インピーダンスとする。Ｕ={Ｕ1, Ｕ2, …, Ｕm}。Ｕi (i=1, 2, …, m)は、等価回路モデルの回路素子である。回路定数を抽出する最適化数学モデルは、以下の式(83)ないし式(84)のようになる。
【数２４】
2013228997.tif 000026
【００６５】
グローバル最適化アルゴリズムの手順を示すフローチャートは、図２９に示す通りである。まず、回路素子の最初の領域[UA, UB]を決める。次に、グローバル最適化アルゴリズムにより最適解U0を求め、回路インピーダンスの誤差に基づいて、前記最適解U0が適切かどうかを判断する。ここで、等価回路モデルの回路インピーダンスと製品の測定値の誤差が大き過ぎて、前記最適解U0が適切でないと判明したら、該最適解U0に基づいて新しい領域[UA,UB]を再構成し、再びグローバル最適化アルゴリズムにより最適解U0を求める。この処理を繰り返し、最適解U0が適切であると判断されたら、その結果を保存する。なお、回路インピーダンス対測定値の誤差は、等価回路モデルの精度を表し、次の式(85)，(86)で示される。
【数２５】
2013228997.tif 000027
【００６６】
ところで、積層チップバリスタは、製品としてのバラつきが大きく、一般的には製品定数の許容公差は±20%である。また、測定値にはノイズも入っており、凡そ±10%である。これらの点を考慮すると、回路インピーダンスの相対誤差のティピカル値が、15%以下になれば、高精度の等価回路モデルが得られたと考えることができる。
【００６７】
図１３〜１７に示した積層チップバリスタの正常電圧印加時の等価回路モデルは、連立方程式(12)〜(22)，(30)〜(38)，(49)〜(59)，(67)〜(75)の関係を満たす場合に、お互いに等価になっている。従って、図１３〜１７のうちのいずれか一つの等価回路モデルについて回路定数を求めることができれば、連立方程式(12)〜(22)，(30)〜(38)，(49)〜(59)，(67)〜(75)を通して、他の種のＳＰＩＣＥモデルについても簡単に得られる。ただし、一つの積層チップバリスタに対して、全ての等価回路モデルの回路定数を全て求める必要はない。最もコンパクトで、回路素子が一番少ない図２３もしくは図２８の等価回路モデルについて求めれば十分である。
【００６８】
もし図５に示した相互インダクタンスを含むRL直列回路を代替するラダー回路の回路素子が求められたら、式(12)〜(22)から、図６のような相互インダクタンスなしデカップリング形式のラダー回路が簡単に求められる。しかし、図７のような相互インダクタンスなしのデカップリング形式のラダー回路を求める場合には、レジスタンスRBdcを除いて、非線形連立方程式(31)〜(38)を解かなければならない。
【００６９】
また、図９に示した相互キャパシタンスを含んだRC並列回路を代替するラダー回路が求められたら、式(49)〜(59)から、図１０のような相互キャパシタンスなしデカップリング形式のラダー回路が簡単に求められる。しかし、図１１のような相互キャパシタンスなしのデカップリング形式のラダー回路を求める場合には、レジスタンスRBp0を除いて、非線形連立方程式(68)〜(75)を解かなければならない。
【００７０】
便宜上、非線形連立方程式(31)〜(38)と非線形連立方程式(68)〜(75)を、下記の形式に書き換える。式(88)，(89)は、求めようとする回路素子のベクター変量である。式(90)は、回路素子に関するベクター関数である。
【数２６】
2013228997.tif 000028
【００７１】
具体的には、図７の回路素子に対して、ベクター関数にある各関数は、下記式(91)の通りになる。
【数２７】
2013228997.tif 000029
【００７２】
同様に、図１１の回路素子に対して、ベクター関数にある各関数は、下記式(92)の通りになる。
【数２８】
2013228997.tif 000030
【００７３】
非線形連立方程式(87)を解く方法としては、一般的には、下記式(93)，(94)で示すNewtonアルゴリズムを用いる。もう一つの解く方法としては、最適化方程式(95)に変換し、グローバル最適化アルゴリズムにより解くこともできる。式(95)の最適化問題を実行するグローバル最適化アルゴリズムのフローチャートは、図３０に示す通りである
【数２９】
2013228997.tif 000031
【００７４】
非線形連立方程式を解くNewtonアルゴリズムは、初期値に大きく左右される。初期値が適切でないと、Newtonアルゴリズムは収束しない。最適化モデルの式(95)に変換し、グローバル最適化アルゴリズムにより求めると、最適化モデルにはローカル最適解がたくさん存在しているため、グローバル最適解を求めるには時間がかかる。一般には、非線形連立方程式(31)〜(38)もしくは(68)〜(75)を求めることは、積層チップバリスタの高精度のＳＰＩＣＥモデルを求めることに対して必須ではない。ここでは、積層チップバリスタの各種ＳＰＩＣＥモデルはお互いに等価になっていることを証明するために、非線形連立方程式の解法について示す。
【００７５】
積層チップバリスタのV-Iデータを測定し、グローバル最適化アルゴリズムにより、式(76)の各パラメータ（b1，b2，b3，b4，A，ｐ，q），式(78)の各パラメータ（b1，b2，b3，b4，A0，ｐ，q），式(81)の各パラメータ（K，α，b0，b1，b2，V0），式(82)の各パラメータ（c0，c1，c2，c3，c4，p，V0）がそれぞれ求められる。数学モデルを、式(96)〜(100)に示す。精度は、式(101)〜(105)により定義された相対誤差で表す。式(96)，(97)，(101)，(102)における(Vn，In)は、積層チップバリスタのV-I特性のポイントnでの実測値もしくは予測値である。式(98)〜(100)，(103)〜(105)における(Vn，In)は、積層チップバリスタのI-V特性のポイントnでの実測値もしくは予測値である。式(96)，(97)の最適化モデルを実行するグローバル最適化アルゴリズムのフローチャートは、図３１の通りになる。式(98)〜(100)の最適化モデルを実行するグローバル最適化アルゴリズムのフローチャートは、それぞれ図３２〜３４の通りになる。
【数３０】
2013228997.tif 000032
【００７６】
積層チップバリスタの製品の公差が±20%であることを考慮すると、積層チップバリスタのV-I特性の実測値に対して式(76)の相対誤差のティピカル値が10%以下になったら、パラメータ（b1，b2，b3，b4，A，p，q）の最適解が求められ、高い精度が得られたと考えることができる。同じく大電流の場合の式(81)もしくは式(82)の相対誤差のティピカル値が10%以下になったら、式(81)の各パラメータ（b0，b1，b2，V0）もしくは式(82)の各パラメータ（c0，c1，c2，c3，c4，p，V0）の最適解が求められ、高い精度が得られたと考えることができる。ただし、低電流の場合には積層チップバリスタがほとんど作動せず、回路への影響が非常に少ないため、式(81)における低電流場合のパラメータ（K，α）を求める際には、式の精度を考慮しなくてもよいと考えられる。
【実施例８】
【００７７】
次に、図３５〜図４１を参照しながら、本発明の実施例８について説明する。本実施例は、実際の製品について、上述した等価回路モデルの有効性を検証したものである。
【００７８】
本実施例の積層チップバリスタは、本件出願人の製品で、仕様は以下のとおりである。
型番VR1005BBA270，
寸法1.0mm×0.5mm×0.5mm，
バリスタ電圧27Ｖ±20%，
定格電圧15Ｖ，
制限電圧46Ｖ，
静電容量80pF（@1kHz、1V、参考値），
【００７９】
図１４〜図１７に示した正常電圧の場合の等価回路モデルにおける回路素子の定数は、下記の通りとなる。適用周波数範囲は30kHz〜6GHzである。
C0=61.16475669pF，Cm1=14.2181358pF，C1=684.56070672pF，RC1=3742.784184Ω，Cm2=36.2332458pF，C2=171.9698338pF，RC2=4291.84082Ω，Cm3＝6.91673279pF，C3= 82.51419069pF，RC3=84.5516281Ω，L0=0.4970507307nH，Lm1=0.0278685745nH，L1= 143107.613868575nH，RL1=342041.683Ω，Lm2=0.413002372nH，L2=2.036844132nH，RL2=107.991615Ω，Lm3=0.0314039625ｎH，L3=311233.647403963nH，RL3=181440.604Ω，Rdc=0.2441843Ω，Rp0=2160.8225kΩ，Rt=24.5792129kΩ，Ct=3.36831355pF。
【００８０】
CA0=3.7966423pF，CAm1=14.2181358pF，CA1=670.34257092pF，RAC1=3742.784184Ω，CAm2=36.2332458pF，CA2=135.736588pF，RAC2=4291.84082Ω，CAm3=6.91673279pF，CA3=75.5974579pF，RAC3=84.5516281Ω，LA0=0.0247758217nH，LAm1=0.0278685745nH，LA1=143107.586nH，RAL1=342041.683Ω，LAm2=0.413002372nH，LA2=1.62384176nH，RAL2=107.991615Ω，LAm3=0.0314039625nH，LA3=311233.616nH，RAL3=181440.604Ω，RAdc=0.2441843Ω，RAp0=2160.8225kΩ。
【００８１】
CB0=43.4110989pF，CBm=17.7536578pF，CB1=22.3768064pF，RBC1=18521.3806Ω，CB2=1463.64314pF，RBC2=1725.811Ω，CB3=154.433981pF，RBC3=42.4897252Ω，LB0=0.151480734nH，LBm=0.345570683nH，LB1=1.08060479nH，RBL1=75.6258469Ω，LB2=155906.406nH，RBL2=372587.562Ω，LB3=408004.156nH，RBL3=237820.25Ω，RBdc=0.2441843Ω，RBp0=2160.8225kΩ。
【００８２】
型番VR1005BBA270のバリスタ製品の正常電圧時のインピーダンス周波数特性の測定値（test）と、等価回路モデル（図１４〜１７に示す等価回路）のＳＰＩＣＥシミュレータによる回路シミュレーション値を示すと、図３５(A)のようになる。図３５(B)は、ＳＰＩＣＥモデルの相対誤差（式(85)，(86)により定義される）を示している。これらの図からすると、インピーダンスの等価直列抵抗ESR成分の相対誤差のティピカル値は10%以下、リアクタンスXの成分の相対誤差のティピカル値は1%以下になり、上記実施例に示した等価回路モデルは高い精度を持っていることがわかる。
【００８３】
異常電圧時は、型番VR1005BBA270のバリスタ製品のV-I特性の実測値または予測値から、式(76)の各パラメータが下記の通りになる。積層チップバリスタのV-I特性は、大電流の場合に測定が非常に困難となる。そこで、ここでは、静電気放電ESDの実験データにより予測したデータを、実測値として使用する。
b1=0.456139952Ω，b2=1.00804472．b3=-8.62573433V，b4=0.0580151267V，A=3.42452062E+19A-1，ｐ=0.327119082A-1，q=0.233114496A-1，A0=45.3419304V。
【００８４】
また、同様にして、異常電圧時のI-V特性の実測値または予測値から、式(81)の各パラメータは、下記の通りになる。
K=exp(-104.745130347385)AV-28.9765092808845，α=28.9765092808845，b0=-2.18667793(Ln(A))，b1=5.54727888，b2= 0.0555311732V-1，V0=32.3503113。
【００８５】
式(82)における各パラメータは、下記の通りになる。
c0=-0.834509313(Ln(AV4.62060022))，c1=3.97835684，c2=2.7512958V-1，c3=-7.84680748，c4=-4.62060022，ｐ=0.0788239837V-1，V0=33.718689V。
【００８６】
型番VR1005BBA270のバリスタ製品の異常電圧時の等価回路モデル（図１９の演算回路）を構築するために、異常電圧時のV-I特性を考慮する。型番VR1005BBA270のバリスタ製品の異常電圧時のV-I特性を、図３６(A)に示す。図３６(B)は、式(76)の相対誤差を示す。図３６(B)によると、製品VR1005BBA270のバリスタ製品のESD作動領域では式(76)の相対誤差は1%以下になっていて、低電流側の相対誤差は大きくても4.8%以下となっていることが分かる。
【００８７】
型番VR1005BBA270のバリスタ製品における異常電圧時の等価回路モデル（図２４の演算回路）を構築するために、異常電圧時のI-V特性を考慮する。型番VR1005BBA270のバリスタ製品の異常電圧時のI-V特性を、図３７(A)に示す。図３７(B)は、式(81)又は式(82)の相対誤差を示す。図３７(B)によると、低電流の場合には型番VR1005BBA270のバリスタ製品のI-V特性式が実測値に対して大きな誤差となっているが、正常電圧時にはバリスタは回路への影響が少ないため、特に不都合は生じないと考えられる。また、型番VR1005BBA270のバリスタ製品の静電気放電ESDの作動領域では、式(81)又は式(82)の相対誤差は、7.34%以下ないし6.67%以下となっており、異常電圧印加時におけるバリスタの集積回路ICへの保護作用と働きが精密にシミュレーションできることがわかる。
【００８８】
型番VR1005BBA270のバリスタ製品の図２０〜図２３及び図２５〜図２８に示した完全な等価回路モデル（モデル１〜８）をＳＰＩＣＥファイルで示すと、それぞれ下記SpiceFile15-22のようになる。
【数３１】
2013228997.tif 000033
【数３２】
2013228997.tif 000034
【数３３】
2013228997.tif 000035
【数３４】
2013228997.tif 000036
【００８９】
以上のSpiceFile15〜18に示されたＳＰＩＣＥモデル（モデル1〜4）は、お互いに完全に等価になっている。特に、SpiceFile18に示された図２３のモデル４は、回路素子が一番少ないため、このSpiceFile18を使用すると、回路のシミュレーション時間が一番短くなるというメリットがある。
【数３５】
2013228997.tif 000037
【数３６】
2013228997.tif 000038
【数３７】
2013228997.tif 000039
【数３８】
2013228997.tif 000040
【００９０】
以上のSpiceFile19-22に示されたＳＰＩＣＥモデル（モデル5〜8）は、お互いに完全に等価になっている。特に、SpiceFile22に示された図２８のモデル8は、回路素子が一番少ないため、SpiceFile22を使用すると、回路のシミュレーション時間が一番短いというメリットがある。
【００９１】
以上の型番VR1005BBA270のバリスタ製品のＳＰＩＣＥモデル（モデル5〜8）は、式(81)を使用する。もし大電流の場合に式(82)を使用すると、積層チップバリスタの非線形素子（MCVデバイス）は、下記のＳＰＩＣＥファイルに置き替えられる。
【数３９】
2013228997.tif 000041
【００９２】
以上のような等価回路モデルを用いて、型番VR1005BBA270のバリスタ製品の静電気放電ESDの応答特性をシミュレーションし、実験データと比較を行った。実験装置と条件設定（充電電圧は8kV）を、図３８に示す。バリスタ製品にESDシミュレータから電圧を印加し、そのときのバリスタ製品の両端の電圧をアッテネータで減衰してオシロスコープで観察する。
【００９３】
シミュレーションデータ及び実験データを示すと、図３９のようになる。この図３９によると、型番VR1005BBA270のバリスタ製品の静電気放電ESD応答特性は、図２０〜図２３の等価回路モデル１〜4と、図２５〜図２８の等価回路モデル5〜8（tanh関数使用又はasinh関数使用）のＳＰＩＣＥシミュレータによるシミュレーション結果とは完全に重なっており、全て実験データと非常によく一致していることが分かる。
【００９４】
次に、上記実験条件において、静電気放電ESDの充電電圧を変更した場合について、シミュレーションデータ及び実験データを図４０に結果を示す。図４０(A)，(B)，(C)は、静電気放電ESDの充電電圧がそれぞれ2kV，4kV，6kVの場合の型番VR1005BBA270のバリスタ製品の静電気放電ESD応答特性である。図４０によると、静電気放電ESDの充電電圧を変更しても、前記等価回路モデルを用いたＳＰＩＣＥシミュレータによるシミュレーション結果と実験データとは良好に一致している。また、前記シミュレーションによれば、図２０〜図２３のモデル1〜4は、静電気放電ESDの充電電圧が低い（1kＶ以下）ときには回路シミュレーションが収束し難くなるのに対し、図２５〜図２８のモデル5〜8は、シミュレーション収束問題が存在しないことが分かる。更に、バリスタ製品が存在する場合との比較のために、バリスタなしの場合の応答特性を図４１に示す。この図４１によると、実験ではなく、シミュレーションだけで積層チップバリスタが異常電圧の時に作動していることが検証できる。
【実施例９】
【００９５】
次に、図４２〜４５を参照しながら、本発明の実施例９について説明する。上述した実施例は、等価回路モデルが相互インダクタンスと相互キャパシタンスを含まない積層チップバリスタの等価回路モデルの場合であるが、本実施例は、それら相互インダクタンス等を含んだ等価回路モデルの場合である。
【００９６】
前記図１３は、相互インダクタンスと相互キャパシタンスを含む正常電圧を印加した場合の積層チップバリスタの等価回路モデルである。上述したように、相互インダクタンスや相互キャパシタンスを含んだ等価回路モデルは利用上不便でもあるが、演算回路の構築によって、シミュレーションに適用できる等価回路モデルとすることが可能である。基本的な考え方としては、積層チップバリスタは、一つの電圧制御電流源によって取り替えられる。電圧制御電流源の制御電圧は、部品の両端子に印加された電圧であり、電圧制御電流源の出力電流は、部品に流れた電流であり、等価回路から電流と電圧に関する連立回路方程式が立てられる。連立回路方程式は、演算回路を構築して解く。
【００９７】
すなわち、部品に印加された電圧を演算回路にカップリングし、演算回路を通して回路方程式を解き、部品に印加された電圧と相応する電流を求める。演算回路で求めた電流は、部品を代替する電圧制御電流源の出力電流とする。演算回路は、回路方程式にある各種演算を表すデバイスであって、ＳＰＩＣＥシミュレータにある内部演算子もしくは内部関数を用いて任意特性電圧源（Arbitrary behavioural voltage sources）を構築する手法によって定義されるデバイスにより構築される。便宜上、定義される各デバイスの入出力はすべて電圧とする。回路方程式にあるキャパシタンス，インダクタンス，レジスタンスは、単位変換係数を通して電圧源に変換される。電流を含む回路方程式に対しては、回路方程式の両側に同時に単位抵抗(Runit=1Ω)を掛け、電流を電圧に変換する。
【００９８】
次に、演算回路を含む積層チップバリスタの等価回路モデルを構築する具体的な構築手法について説明する。正常電圧印加時の積層チップバリスタの等価回路モデルは、図４２に示すようになる。同図は、上述した図１３と同様であるが、電圧の取り方が異なり、部品の両端子に印加される電圧をｖ，部品に流れる電流をiとしている。vC0，vC1，vC2，vC3は、それぞれキャパシタンスC0，C1，C2，C3の両端子の間の電圧であり、iL0，iL1，iL2，iL3は、それぞれインダクタンスL0，L1，L2，L3に流れる電流である。また、vLRdcは、インダクタンスL0と直流抵抗Rdcの間の電圧であり、iRtはレジスタンスRtとキャパシタンスCtに流れる電流である。vRtとvCtは、それぞれレジスタンスRtとキャパシタンスCtの両端子の間の電圧である。図４２の回路によると、下記の式(106)から(117)で示す回路方程式が成り立つ。
【数４０】
2013228997.tif 000042
【００９９】
前記式(109)〜(117)に示した回路方程式は連立方程式である。これらの方程式を解くための演算回路を構築するため、前記式(106)〜(117)を、下記の式(118)〜(126)のように変更する。
【数４１】
2013228997.tif 000043
【０１００】
電流を含んだ回路方程式に対してその両側に同時に単位抵抗（Runit=1Ω）を掛け、電流の記号の前にv_を付し、電流と相応する電圧を標記する。すると、式(107)，(109)，(110)，(114)，(124)，(125)，(126)は、それぞれ式(127)〜(133)に変更される。
【数４２】
2013228997.tif 000044
【０１０１】
また、式(134)に示すように、各回路方程式にあるキャパシタンス，インダクタンス，レジスタンスは、すべて相応の電圧源に変換する。単位抵抗Runitも、相応の電圧源に変換する。式(134)中のγL，γC，γRは、式(135)で示すように、それぞれインダクタンス-電圧の単位変換係数，キャパシタンス-電圧の単位変換係数，レジスタンス-電圧の単位変換係数である。
【数４３】
2013228997.tif 000045
【０１０２】
そうすると、式(127)〜(133)で示した連立回路方程式は、下記の式(136)〜(148)のようになる。
【数４４】
2013228997.tif 000046
【０１０３】
次に、演算回路を構築するためには、前記回路方程式中の微分，加算，乗算，除算など各種演算を行う演算デバイスを定義しなければならない。例えば、ＳＰＩＣＥシミュレータの場合、その内部演算子もしくは内部関数を用いて、任意特性電圧源（Arbitrary behavioural voltage sources）を構築する手法により各種演算デバイスを定義することができる。これらの演算デバイスをＳＰＩＣＥファイルで表示すると、下記のSpiceFile_A7〜SpiceFile_A11のようになる。
【数４５】
2013228997.tif 000047
【０１０４】
SpiceFile_A7〜SpiceFile_A11は、それぞれ微分デバイス，２端子乗算デバイス，３端子加算デバイス，６端子加算デバイス，除算デバイスのＳＰＩＣＥファイルである。モデル名は、それぞれDDT，Kxy，sum3port，sum6port，Zxyとなっている。ここでは、各デバイスの電圧変換係数は、単位変換係数として省略される。例えば、微分デバイスの電圧変換係数は1s，乗算デバイスの電圧変換係数は1V-1，除算デバイスの電圧変換係数は1Vという具合である。
【０１０５】
以上の各演算デバイスを用いて、式(136)〜(148)で示した連立方程式により演算回路を構築する。理解を容易にするため、連立方程式を３つのグループに分けて説明する。式(141)〜(144)をグループA，式(145)〜(148)をグループB，式(136)〜(140)をグループCとし、それぞれ以下の式(149)〜(151)のように書き直す。
【数４６】
2013228997.tif 000048
【０１０６】
連立方程式(A)に基づいて図４３に示す演算回路を構築することができる。同図において、電圧vC0を微分デバイスU1に入力して得た式(152)の出力電圧は、キャパシタンスCm1を代替する電圧源V1の出力電圧ECm1と一緒に、乗算デバイスU2の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU2の出力端子に、式(153)の出力電圧を得る。電圧vC1を微分デバイスU3に入力して得た式(154)の出力電圧は、キャパシタンスC1を代替する電圧源V2の出力電圧-EC1と一緒に、乗算デバイスU4の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU4の出力端子に、式(155)の出力電圧を得る。乗算デバイスU4の出力電圧は、乗算デバイスU2の出力電圧と一緒に、３端子加算デバイスU5の二つの入力端子にそれぞれ入力される。これにより、３端子加算デバイスU5の出力端子に式(156)の電圧を得る。この電圧は、レジスタンスエレメントRC1を代替する電圧源V3の出力電圧ERC1と一緒に、乗算デバイスU6の二つの入力端子にそれぞれ入力され、その乗算デバイスU6の出力端子に式(157)の出力電圧を得る。乗算デバイスU6の出力電圧vC1は、微分デバイスU3の入力電圧となる。乗算デバイスU6の出力端子と微分デバイスU3の入力端子とを接続して、一つの回路ループになる。
【０１０７】
同様に、電圧vC0を微分デバイスU1に入力して得た式(152)の出力電圧は、キャパシタンスCm2を代替する電圧源V4の出力電圧ECm2と一緒に、乗算デバイスU7の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU7の出力端子に、式(158)の出力電圧を得る。電圧vC2は、微分デバイスU8を通して獲得した式(159)の出力電圧は、キャパシタンスC2を代替する電圧源V5の出力電圧-EC2と一緒に、乗算デバイスU9の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU9の出力端子に、式(160)の出力電圧を得る。乗算デバイスU9の出力電圧は、乗算デバイスU7の出力電圧と一緒に、３端子加算デバイスU10の二つの入力端子にそれぞれ入力される。これにより、３端子加算デバイスU10の出力端子に、式(161)の出力電圧を得る。この電圧は、レジスタンスエレメントRC2を代替する電圧源V6の出力電圧ERC2と一緒に、乗算デバイスU11の二つの入力端子にそれぞれ入力され、その乗算デバイスU11の出力端子に式(S11)の出力電圧を得る。乗算デバイスU11の出力電圧vC2は、微分デバイスU8の入力電圧となる。乗算デバイスU11の出力端子と微分デバイスU8の入力端子を接続して、一つの回路ループになる。
【０１０８】
同様に、電圧vC0を微分デバイスU1に入力して得た式(152)の出力電圧は、キャパシタンスCm3を代替する電圧源V7の出力電圧ECm3と一緒に、乗算デバイスU12の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU12の出力端子に式(163)の出力電圧を得る。電圧vC3を微分デバイスU13に入力して得た出力電圧式(164)は、キャパシタンスC3を代替する電圧源V8の出力電圧-EC3と一緒に、乗算デバイスU14の二つの入力端子にそれぞれ入力される。これにより、乗算デバイスU14の出力端子に式(165)の出力電圧を得る。乗算デバイスU9の出力電圧は、乗算デバイスU12の出力電圧と一緒に、３端子加算デバイスU15の二つの入力端子にそれぞれ入力される。これにより、３端子加算デバイスU15の出力端子に式(166)の出力電圧を得る。この電圧は、レジスタンスエレメントRC3を代替する電圧源V9の出力電圧ERC3と一緒に、乗算デバイスU16の二つの入力端子にそれぞれ入力され、乗算デバイスU16の出力端子に、式(S16)の出力電圧を得る。乗算デバイスU16の出力電圧vC3は、微分デバイスU13の入力電圧となる。乗算デバイスU16の出力端子と微分デバイスU13の入力端子を接続して、一つの回路ループになる。
【０１０９】
微分デバイスU3の式(154)の出力電圧は、キャパシタンスCm1を代替する電圧源V10の出力電圧-ＥＣm１と一緒に、３端子乗算デバイスU17の二つの入力端子にそれぞれ入力され、乗算デバイスU17の出力端子に式(168)の出力電圧を得る。微分デバイスU8の式(159)の出力電圧は、キャパシタンスCm2を代替する電圧源V11の出力電圧-ＥＣm2と一緒に、３端子乗算デバイスU18の二つの入力端子にそれぞれ入力され、乗算デバイスU18の出力端子に式(169)の出力電圧を得る。微分デバイスU13の式(164)の出力電圧は、キャパシタンスCm3を代替する電圧源V12の出力電圧-ECm3と一緒に、３端子乗算デバイスU19の二つの入力端子にそれぞれ入力されており、乗算デバイスU19の出力端子に式(170)の出力電圧を得る。微分デバイスU1の式(152)の出力電圧は、キャパシタンスC0を代替する電圧源V13の出力電圧EC0と一緒に、３端子乗算デバイスU20の二つの入力端子にそれぞれ入力され、乗算デバイスU20の出力端子に式(171)の出力電圧を得る。入力電圧vC0と、レジスタンスエレメントRp0を代替する電圧源V14の出力電圧ERp0は、除算デバイスU21の除数端子と被除数端子にそれぞれ入力され、除算デバイスU21の出力端子に式(172)の出力電圧を得る。乗算デバイスU17，U18，U19，U20と除算デバイスU21の出力電圧は、６端子加算デバイスU22の五つの入力端子にそれぞれ入力され、６端子加算デバイスU22の出力端子に式(173)の出力電圧を得る。
【数４７】
2013228997.tif 000049
【０１１０】
同様にして、連立方程式(B)に基づいて図４４に示す演算回路を構築することができ、連立方程式(C)に基づいて図４５に示す演算回路を構築することができる。以上のようにして得た図４３〜４５の演算回路を統合し、正常電圧印加時の積層チップバリスタの等価回路モデルを得ることができる。図４３〜４５によると、演算回路モデルは、二つの帰還回路によって構成されたことが分かる。一つの帰還回路は、３端子加算デバイスU48を中心に構成される。加算デバイスU48の出力電圧vCtは、微分デバイスU45，乗算デバイスU46，乗算デバイスU47，を介して、加算デバイスU48の一つの入力端子にフードバックする。もう一つの帰還回路は、３端子加算デバイスU49を中心に構成される。加算デバイスU49の出力電圧vC0は、図４４，図４５に示した演算回路を介して、電圧vLRdcになる。この電圧vLRdcは、電圧ゲインが-1のリニア電圧制御電圧源E1を介して、加算デバイスU49の一つの入力端子にフィードバックする。これらの二つの帰還回路は、安定な負帰還回路であることが証明できる。
【０１１１】
以上の図４２に示した等価回路を、図４３〜４５を統合して得た演算回路によって表した等価回路モデルについて、ＳＰＩＣＥシミュレータにおけるＳＰＩＣＥファイルを示すと、次の数４８〜５０で示すSpiceFile_A12のようになる。
【数４８】
2013228997.tif 000050
【数４９】
2013228997.tif 000051
【数５０】
2013228997.tif 000052
【０１１２】
図４２に示した等価回路に基づいて構築された図４３〜４５の演算回路に、図２４に示した大電流時の演算回路を統合することで、積層チップバリスタの完全な等価回路モデル(モデル９)を得ることができる。これをＳＰＩＣＥファイルで表すと、数５１〜５３で示すSpiceFile_A13のようになる。図４３〜４５の演算回路に、図１９に示した異常電圧時の演算回路と統合すると、同様にもう一つの積層チップバリスタの完全な等価回路モデルを得ることができる。ただし、これらのＳＰＩＣＥモデルを用いてシミュレーションすると、異常電圧時にはシミュレーションが収束しにくくなる欠点がある。
【数５１】
2013228997.tif 000053
【数５２】
2013228997.tif 000054
【数５３】
2013228997.tif 000055
【実施例１０】
【０１１３】
次に、図４６を参照しながら、本発明の実施例１０について説明する。上述したように、図４(B)に示した積層チップバリスタの基本等価回路において、内部電極による表皮効果と電磁近接効果を考慮すると、インダクタンスLsとレジスタンスRsにより構成されたRL直列回路は、図５に示すラダー回路によって取り替えられるが、このラダー回路には、相互インダクタンスが存在している。このような場合にＳＰＩＣＥモデルを構築する手法として、相互インダクタンスに対するデカップリングを行うか、ＳＰＩＣＥシミュレータに用意されている標準コンポーネント（Ｋコンポーネント）を使用するか、の二つがある。上記実施例では、相互インダクタンスに対するデカップリングを行ったが、本実施例では標準コンポーネントを使用している。
【０１１４】
ＳＰＩＣＥシミュレータに用意されている相互インダクタンスの標準コンポーネントは、L1、L2を自己インダクタンスとすると、下記の式(174)のように定義される。また、自己インダクタンスL1，L2の間の相互インダクタンスLmは結合係数(cv)により表わされ、結合係数(cv)は下記の式(175)で定義される。
【数５４】
2013228997.tif 000056
【０１１５】
このような標準コンポーネントを使用すると、図５のラダー回路は図４６になる。図５の電流源FI1，FI2，FI3は、いずれも内部抵抗が０Ωであるため、０Ωの抵抗を使用するか、ショートとする。相互インダクタンスLm1，Lm2，Lm3は、それぞれ式(176)で示すように、標準コンポーネントK1，K2，K3を使用する。また、結合係数cv1，cv2，cv3は、式(177)により算出される。
【数５５】
2013228997.tif 000057
【実施例１１】
【０１１６】
次に、図４７を参照しながら、本発明の実施例１１について説明する。上述した図９の等価回路モデルでは、相互キャパシタンスが存在している。相互キャパシタンスは、ＳＰＩＣＥシミュレータにおいて標準コンポーネントが存在しない。このため、図９の等価回路モデルは、ＳＰＩＣＥモデルとしては使用し難いといった課題がある。前記実施例では、ＳＰＩＣＥモデルを構築するために、相互キャパシタンスに対するデカップリングを行って、相互キャパシタンスを含まないラダー回路を得ているが、本実施例は、相互キャパシタンスを、標準コンポーネントである電流制御電流源Fと電圧制御電圧源Eを使用して代替している。
【０１１７】
前記図９の等価回路は、電流制御電流源Fと電圧制御電圧源Eを使用することで、図４７のようになる。ここでは、電圧源EV1，EV2，EV3は、いずれも内部抵抗が無限大であるため、大きい値を有する抵抗とするか、もしくはオープンとする。相互キャパシタンスCm1は電流制御電流源F1とF4，相互キャパシタンスCm2は電流制御電流源F2とF5，相互キャパシタンスCm3は電流制御電流源F3とF6により、それぞれ取り替えられる。キャパシタンスCm11，Cm12，Cm21，Cm22，Cm31，Cm32と、相互キャパシタンスCm1，Cm2，Cm3は、下記の式(178)の関係となる。
【数５６】
2013228997.tif 000058
【０１１８】
図４７の等価回路モデルにおいて、キャパシタンスCm11，Cm21，Cm31，Cm12，Cm22，Cm32にそれぞれ流れる電流を測るため、出力電圧が０Vである電圧源VC0Cm1，VC0Cm2，VC0Cm3，VC1Cm1，VC2Cm2，VC3Cm3を、Cm11，Cm21，Cm31，Cm12，Cm22，Cm32にそれぞれ直列接続している。電圧ゲインが１である電圧制御電圧源E1，E2，E3，E4は、キャパシタンスC0，C1，C2，C3に印加される電圧を、キャパシタンスCm11，Cm21，Cm31，Cm12，Cm22，Cm32の両端にそれぞれカップリングするために用いられる。
【実施例１２】
【０１１９】
次に、図４８を参照しながら、本発明の実施例１２について説明する。本実施例は、前記実施例１０，１１を組み合わせたものである。上述した図１３の等価回路モデルは、相互インダクタンスと相互キャパシタンスが存在しているため、ＳＰＩＣＥモデルとしては使用し難いといった課題がある。そこで、本実施例では、前記図４６，図４７を組み合わせ、相互インダクタンスについてはＳＰＩＣＥシミュレータの標準コンポーネントを用いるとともに、相互キャパシタンスについてはＳＰＩＣＥシミュレータの標準コンポーネントである電流制御電流源と電圧制御電圧源を用いて、図４８のように、積層チップバリスタの正常電圧時の等価回路モデルを構築している。
【０１２０】
図４８の等価回路モデルについて、ＳＰＩＣＥファイルを示すと、下記の数５７で示すSpiceFile90のようになる。図４８のＳＰＩＣＥモデルは、図１３の基本等価回路におけるRsLs直列回路とRpC並列回路を、図４６，４７に示したラダー回路にそれぞれ置き換えて得たＳＰＩＣＥモデルでもある。ここで、RsLs直列回路を図４６のラダー回路に置き換えるとともに、RpC並列回路を、相互キャパシタンスを含まない図１０，１１の２種類のラダー回路のうちの一つに置き換え、RsLs直列回路を、相互インダクタンスを含まない図６，７のラダー回路のうちの一つに置き換えると、４つのＳＰＩＣＥモデルが得られる。これらのＳＰＩＣＥモデルは、上述した正常電圧時の積層チップバリスタの等価回路とお互いに等価であり、同様の高い精度を有するＳＰＩＣＥモデルである。
【数５７】
2013228997.tif 000059
【実施例１３】
【０１２１】
次に、図４９を参照しながら、本発明の実施例１３について説明する。上述した図４８に示した正常電圧時の等価回路モデルに、図２４に示した積層チップバリスタの異常電圧印加時の等価回路を統合すると、図４９に示すようになり、これによって正常時・異常時を含む完全な等価回路モデルとなる。この等価回路モデルについてＳＰＩＣＥファイルで表すと、次の数５８，５９で示すSpiceFile91のようになる。
【数５８】
2013228997.tif 000060
【数５９】
2013228997.tif 000061
【０１２２】
更に、図４３〜４５により統合される演算回路を、図２４に示した積層チップバリスタの異常電圧印加時のＳＰＩＣＥモデルに統合すると、積層チップバリスタの完全なＳＰＩＣＥモデルとなり、ＳＰＩＣＥファイルは次の数６０，６１のSpiceFile92となる。
【数６０】
2013228997.tif 000062
【数６１】
2013228997.tif 000063
【実施例１４】
【０１２３】
次に、図５０を参照しながら、シミュレーション装置の実施例１４について説明する。本実施例のシミュレーション装置１００は、一般的なコンピュータシステムによって構成されており、ＣＰＵを中心に構成された演算処理部１１０に、キーボードなどの入力部１２２，液晶ディスプレイなどの出力部１２４，プログラムメモリ１３０，データメモリ１４０が接続された構成となっている。プログラムメモリ１３０には、シミュレーションプログラム，例えばＳＰＩＣＥシミュレータ１３２が格納されている。データメモリ１４０には、上述した積層チップバリスタのＳＰＩＣＥファイルや、必要に応じて定義した部品のＳＰＩＣＥファイル１４２が格納されている。
【０１２４】
演算処理部１１０は、入力部１２２からの入力指示に基づいて、データメモリ１４０からシミュレーション対象の回路に含まれる電子部品のＳＰＩＣＥファイルを読み出し、ＳＰＩＣＥシミュレータ１３２に組み込んで、回路特性などのシミュレーションの演算処理が行われる。このとき、積層チップバリスタについて上述した等価回路のＳＰＩＣＥファイルを使用することで、非常に精度の高いシミュレーション結果を得ることができる。
【０１２５】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨に逸脱しない範囲内において種々変更を加えることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した等価回路定数の数値は一例であり、製品または使用温度条件によって異なる数値となる。
(2)前記実施例は、ＳＰＩＣＥシミュレータに対して本発明を適用した例であるが、他の各種のシミュレータに適用することを妨げるものではない。
(3)更に、前記等価回路において、容量値が極めて小さいキャパシタンス素子，抵抗値が極めて大きいレジスタンス素子，インダクタンス値が極めて大きいインダクタンス素子は、いずれもオープン回路に変更してもよい。また、容量値が極めて大きいキャパシタンス素子，抵抗値が極めて小さいレジスタンス素子，インダクタンス値が極めて小さいインダクタンス素子は、いずれもショート回路に変更してもよい。
(4)積層チップバリスタに対して、構造上、内部電極の幅が内部電極の長さに対して極めて小さい場合、内部電極のオープン端面の電磁効果を無視することができる。この場合には、等価回路モデルについて、内部電極のオープン端面の電磁効果を表すキャパシタンスC3とレジスタンスRC3，インダクタンスL3とレジスタンスRL3を省略することができる。つまり、レジスタンスRC3はショート、レジスタンスRL3はオープンとしてもよい。同じく、構造上では誘電体材料の厚みと比べて、もし内部電極シートの厚みが極めて小さいなら、内部電極の両側面及びオープン端面（オープン端面が存在した場合）の電磁効果を考慮しなくてもよいと考え、等価回路モデルについて、内部電極の両側面の電磁効果を表すキャパシタンスC2とレジスタンスRC2，インダクタンスL2とレジスタンスRL2およびオープン端面の電磁効果を表すキャパシタンスC3とレジスタンスRC3，インダクタンスL3とレジスタンスRL3（オープン端面が存在した場合）を省略することができる。
(5)積層チップバリスタの完全なスパイスモデルは、前記図２０〜図２３及び図２５〜図２８に示した完全な等価回路モデル（モデル１〜８），図４９のモデル９，数６０のモデル１０があるが、積層チップバリスタの高精度のスパイスモデルの種類と非線形素子を表す演算回路の種類に応じて、他の幾つのスパイスモデルがあり得る。例えば、図４２に示した等価回路に基づいて構築された図４３〜４５の演算回路に、図２４に示した大電流時の演算回路を統合したモデル９において、基本等価回路におけるRsLs直列回路を図４６のラダー回路（標準コンポーネント使用）に置き換え、RpCp並列回路を相互キャパシタンスを含まない図１０，図１１のラダー回路に置き換える。あるいは、RpCp並列回路は図４８に示したラダー回路とし、RsLs直列回路は相互インダクタンスを含まない図６，７のラダー回路により置き換える。これらの等価回路モデルでも、上述したモデル1〜10と等価であり、同様の精度を有する。
(6)積層チップバリスタの等価回路のインピーダンスの値と、前記積層チップバリスタのインピーダンスの実測値との相対誤差のティピカル値が小さくなるまで数値解析を繰り返し行って、前記等価回路に含まれている回路素子の定数を決定する図２９〜図３４に示した方法は、いずれの等価回路にも適用可能である。
【産業上の利用可能性】
【０１２６】
本発明によれば、積層チップバリスタの特性が精度よく表されるため、積層チップバリスタを含む各種の回路シミュレーションに好適である。
【符号の説明】
【０１２７】
１０：積層チップバリスタ
２０：内部電極
２２：上面
２４：下面
２６，２８：側面
３０：オープン端面
１００：シミュレーション装置
１１０：演算処理部
１２２：入力部
１２４：出力部
１３０：プログラムメモリ
１３２：シミュレーションプログラム
１４０：データメモリ
１４２：ＳＰＩＣＥファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2013228997.tif 000068
【図６】
2013228997.tif 000069
【図７】
2013228997.tif 000070
【図８】
2013228997.tif 000071
【図９】
2013228997.tif 000072
【図１０】
2013228997.tif 000073
【図１１】
2013228997.tif 000074
【図１２】
2013228997.tif 000075
【図１３】
2013228997.tif 000076
【図１４】
2013228997.tif 000077
【図１５】
2013228997.tif 000078
【図１６】
2013228997.tif 000079
【図１７】
2013228997.tif 000080
【図１８】
2013228997.tif 000081
【図１９】
2013228997.tif 000082
【図２０】
2013228997.tif 000083
【図２１】
2013228997.tif 000084
【図２２】
2013228997.tif 000085
【図２３】
2013228997.tif 000086
【図２４】
2013228997.tif 000087
【図２５】
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【図２６】
2013228997.tif 000089
【図２７】
2013228997.tif 000090
【図２８】
2013228997.tif 000091
【図２９】
2013228997.tif 000092
【図３０】
2013228997.tif 000093
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
2013228997.tif 000099
【図３７】
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【図３８】
2013228997.tif 000101
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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