(57)【要約】【課題】Ｎチャネル型トランジスタとＰチャネル型トランジスタとが互いに選択的に導通駆動される半導体装置であって、高効率な放熱作用を得ることのできる半導体装置を提供する。【解決手段】半導体装置（１００）は、プッシュプル接続されたＮチャネル型トランジスタとＰチャネル型トランジスタとが形成された半導体基板を備え、Ｎチャネル型トランジスタはトランジスタ構造をなす領域である第１の領域（１００ｎ）を１つ以上備え、Ｐチャネル型トランジスタはトランジスタ構造をなす領域である第２の領域（１００ｐ）を１つ以上備え、第１の領域（１００ｎ）と第２の領域（１００ｐ）とが、互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎチャネル型トランジスタとＰチャネル型トランジスタとが形成された半導体基板を備える半導体装置であって、
前記Ｎチャネル型トランジスタと前記Ｐチャネル型トランジスタとは互いにプッシュプル型に接続されており、
前記Ｎチャネル型トランジスタはトランジスタ構造をなす領域である第１の領域を１つ以上備え、
前記Ｐチャネル型トランジスタはトランジスタ構造をなす領域である第２の領域を１つ以上備え、
前記第１の領域と前記第２の領域とは、互いに入れ替わって並ぶように隣接することによりストライプ状に配置されていることを特徴とする半導体装置。
【請求項２】
前記Ｎチャネル型トランジスタはＬＤＭＯＳトランジスタであって、前記第１の領域は、第１のＰ型ウェル層と、前記第１のＰ型ウェル層中に形成されたＮ型ソース層と、第１のＮ型ウェルと、前記第１のＮ型ウェル層中に形成されたＮ型ドレイン層とを有しており、
前記Ｐチャネル型トランジスタはＬＤＭＯＳトランジスタであって、前記第２の領域は、第２のＮ型ウェル層と、前記第２のＮ型ウェル層中に形成されたＰ型ソース層と、第２のＰ型ウェル層と、前記第２のＰ型ウェル層中に形成されたＰ型ドレイン層とを有しており、
前記第１の領域が有する前記第１のＰ型ウェル層と前記第２の領域が有する前記第２のＰ型ウェル層とが互いに隣接し、かつ、前記第１の領域が有する前記第１のＮ型ウェル層と、前記第２の領域が有する前記第２のＮ型ウェル層とが互いに隣接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の領域は、前記第１のＰ型ウェル層と前記第１のＮ型ウェル層との間に形成された、スーパージャンクション構造のドリフト層を備えており、
前記第２の領域は、前記第２のＮ型ウェル層と前記第２のＰ型ウェル層との間に形成された、スーパージャンクション構造のドリフト層を備えていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の領域は、前記第１のＰ型ウェル層と前記第１のＮ型ウェル層との間に、Ｐ型半導体層と前記Ｐ型半導体層上に形成されたＮ型ドリフト層とを備えており、
前記第２の領域は、前記第２のＮ型ウェル層と前記第２のＰ型ウェル層との間に、Ｎ型半導体層と前記Ｎ型半導体層上に形成されたＰ型ドリフト層とを備えていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記Ｎチャネル型トランジスタはＩＧＢＴであって、前記第１の領域は、第１のＰ型ウェル層中に形成されたＮ型エミッタ層と、第１のＮ型ウェル層中に形成されたＰ型コレクタ層とを有しており、
前記Ｐチャネル型トランジスタはＩＧＢＴであって、前記第２の領域は、第２のＮ型ウェル層中に形成されたＰ型エミッタ層と、第２のＰ型ウェル層中に形成されたＮ型コレクタ層とを有しており、
前記第１の領域が有する前記第１のＰ型ウェル層と前記第２の領域が有する前記第２のＰ型ウェル層とが互いに隣接し、かつ、前記第１の領域が有する前記第１のＮ型ウェル層と前記第２の領域が有する前記第２のＮ型ウェル層とが互いに隣接していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
互いに隣接する、前記第１の領域が有するＮ型エミッタ層と前記第２の領域が有するＮ型コレクタ層との間を絶縁分離する第１のトレンチと、
互いに隣接する、前記第１の領域が有するＰ型コレクタ層と前記第２の領域が有するＰ型エミッタ層との間を絶縁分離する第２のトレンチと、を備えていることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、チャネル極性の異なるトランジスタ素子を交互に導通させる構成に関するものである。
【背景技術】
【０００２】
上側のインバータアームにＰチャネル型パワートランジスタを用い、下側のインバータアームにＮチャネル型パワートランジスタを用いて電源電圧の直流−交流変換を行い、モータ制御などの交流負荷駆動に利用したり、ＰＷＭ制御により直流出力レベルを変化させたりすることが一般に行われている。当該パワートランジスタとして横型素子であるＬＤＭＯＳ（Laterally Diffused MOS）トランジスタがよく用いられている。また、インバータアームのトランジスタを駆動する高電圧を生成する目的などで、Ｐチャネル型パワートランジスタとＮチャネル型パワートランジスタとを選択的に導通駆動させるレベルシフタも用いられている。
【０００３】
このように、交互に導通するように制御されるＰチャネル型パワートランジスタとＮチャネル型トランジスタとがプッシュプル型に接続された半導体装置が開発されている。
【０００４】
パワートランジスタは高電圧および大電流を扱うため、発熱が大きい。パワートランジスタの駆動が継続されると発熱による温度上昇が素子特性を変え、場合によっては素子の劣化や損傷を引き起こす。係る劣化や損傷により素子の耐圧が破れると、素子を交換する必要が生じる。
【０００５】
特許文献１には、インバータにおいて、上アーム側スイッチング素子と下アーム側スイッチング素子とを、それぞれ個別のヒートスプレッダに搭載して素子駆動中に放熱を行うことが記載されている。当該文献には、図１０に示すように、同極性の上アーム側スイッチング素子１５と下アーム側スイッチング素子２５とがプッシュプル型に接続された３相分のアームを有するインバータ１４が開示されている。３相分の上アーム側スイッチング素子が１つのヒートスプレッダ（図示せず）上に搭載され、３相分の下アーム側スイッチング素子が１つのヒートスプレッダ（図示せず）上に搭載される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１７２４４２号公報
【特許文献２】特開２００４−００６７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＰチャネル型パワートランジスタとＮチャネル型パワートランジスタとがプッシュプル型に接続された回路においては、次のような問題が存在する。
【０００８】
図１１に両チャネル型のトランジスタについての平面パターンレイアウトを示す。図１１（ａ）に示されるように、ＬＤＭＯＳからなるＮチャネル型トランジスタ２００ｎは、Ｎ型ソース層２０１ｎとＮ型ドレイン層２０６ｎとの間に、Ｐ型ウェル層２０２ｐ、Ｎ型ドリフト層２０４ｎ、および、Ｎ型ウェル層２０５ｎが配置されている。また、Ｎ型ソース層２０１ｎとＮ型ドリフト層２０４ｎとの間にある部分のＰ型ウェル層２０２ｐの上方からＮ型ドリフト層２０４ｎの途中の部分の上方に亘ってゲート電極２０３ｎが形成されている。また、図１１（ｂ）に示されるように、ＬＤＭＯＳからなるＰチャネル型トランジスタ２００ｐは、Ｐ型ソース層２０１ｐとＰ型ドレイン層２０６ｐとの間に、Ｎ型ウェル層２０２ｎ、Ｐ型ドリフト層２０４ｐ、および、Ｐ型ウェル層２０５ｐが配置されている。また、Ｐ型ソース層２０１ｐとＰ型ドリフト層２０４ｐとの間にある部分のＮ型ウェル層２０２ｎの上方からＰ型ドリフト層２０４ｐの途中の部分の上方に亘ってゲート電極２０３ｐが形成されている。
【０００９】
Ｎチャネル型トランジスタ２００ｎとＰチャネル型トランジスタ２００ｐとは、同一基板上に互いに離れて配置されている、あるいは別々の基材上に実装されている。図１２に示すように両トランジスタが同一基板上に設けられる場合でも、あるいは図示しないがそれぞれが個別に実装される場合でも、Ｎチャネル型トランジスタ２００ｎはメインセル２１０ｎおよびその周囲に形成された周辺セル２１０ｎｅを、Ｐチャネル型トランジスタ２００ｐはメインセル２１０ｐおよびその周囲に形成された周辺セル２１０ｐｅを、それぞれ備えている。
【００１０】
Ｎチャネル型トランジスタ２００ｎでは図１１（ａ）に矢印で示すようにソースからドレインに向って電子が輸送され、Ｐチャネル型トランジスタ２００ｐでは図１１（ｂ）に矢印で示すようにソースからドレインに向って正孔が輸送される。このとき、Ｎチャネル型トランジスタ２００ｎおよびＰチャネル型トランジスタ２００ｐのそれぞれにおいて、単位面積当たりの飽和電流が大きいことから、ドレイン領域で電流集中が起こって発熱する。Ｎチャネル型トランジスタ２００ｎで発生した熱３００ｎおよびＰチャネル型トランジスタ２００ｐで発生した３００ｐは、それぞれの周辺セルの外側に形成された絶縁構造による伝熱遮断作用により放散しにくい。従って、両トランジスタのそれぞれにおいて温度が大きく上昇してしまい、耐圧が低下してしまうという現象が起こる。
【００１１】
特に、ＬＤＭＯＳやＩＧＢＴといった横型パワー素子では基板に薄膜ＳＯＩウェハを用いることが多いため、素子下部への放熱効果を見込むのも困難である。従って、特許文献１のように素子をヒートスプレッダ上に実装しても、素子下部からヒートスプレッダへの放熱のみでは温度上昇を十分に抑制することが困難である。
【００１２】
本発明は、上記課題を解決するものであり、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが互いに選択的に導通駆動される半導体装置であって、高効率な放熱作用を得ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の局面は、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが形成された半導体基板を備える半導体装置であって、前記Ｎチャネル型トランジスタと前記Ｐチャネル型トランジスタとは互いにプッシュプル型に接続されており、前記Ｎチャネル型トランジスタはトランジスタ構造をなす領域である第１の領域を１つ以上備え、前記Ｐチャネル型トランジスタはトランジスタ構造をなす領域である第２の領域を１つ以上備え、前記第１の領域と前記第２の領域とは、互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００１４】
本発明の第２の局面は、前記第１の局面において、前記Ｎチャネル型トランジスタはＬＤＭＯＳトランジスタであって、前記第１の領域は、第１のＰ型ウェルと、前記第１のＰ型ウェル層中に形成されたＮ型ソース層と、第１のＮ型ウェル層と、前記第１のＮ型ウェル層中に形成されたＮ型ドレイン層とを有しており、前記Ｐチャネル型トランジスタはＬＤＭＯＳトランジスタであって、前記第２の領域は、第２のＮ型ウェル層と、前記第２のＮ型ウェル層中に形成されたＰ型ソース層と、第２のＰ型ウェル層と、前記第２のＰ型ウェル層中に形成されたＰ型ドレイン層とを有しており、前記第１の領域が有する前記第１のＰ型ウェル層と前記第２の領域が有する前記第２のＰ型ウェル層とが互いに隣接し、かつ、前記第１の領域が有する前記第１のＮ型ウェル層と前記第２の領域が有する前記第２のＮ型ウェル層とが互いに隣接している。
【００１５】
本発明の第３の局面は、前記第２の局面において、前記第１の領域は、前記第１のＰ型ウェル層と前記第１のＮ型ウェル層との間に形成された、スーパージャンクション構造のドリフト層を備えており、前記第２の領域は、前記第２のＮ型ウェル層と前記第２のＰ型ウェル層との間に形成された、スーパージャンクション構造のドリフト層を備えている。
【００１６】
本発明の第４の局面は、前記第２の局面において、前記第１の領域は、前記第１のＰ型ウェル層と前記第１のＮ型ウェル層との間に、Ｐ型半導体層と前記Ｐ型半導体層上に形成されたＮ型ドリフト層とを備えており、前記第２の領域は、前記第２のＮ型ウェル層と前記第２のＰ型ウェル層との間に、Ｎ型半導体層と前記Ｎ型半導体層上に形成されたＰ型ドリフト層とを備えている。
【００１７】
本発明の第５の局面は、前記第１の局面において、前記Ｎチャネル型トランジスタはＩＧＢＴであって、前記第１の領域は、第１のＰ型ウェル層中に形成されたＮ型エミッタ層と、第１のＮ型ウェル層中に形成されたＰ型コレクタ層とを有しており、前記Ｐチャネル型トランジスタはＩＧＢＴであって、前記第２の領域は、第２のＮ型ウェル層中に形成されたＰ型エミッタ層と、第２のＰ型ウェル層中に形成されたＮ型コレクタ層とを有しており、前記第１の領域が有する前記第１のＰ型ウェル層と前記第２の領域が有する前記第２のＰ型ウェル層とが互いに隣接し、かつ、前記第１の領域が有する前記第１のＮ型ウェル層と前記第２の領域が有する前記第２のＮ型ウェル層とが互いに隣接している。
【００１８】
本発明の第６の局面は、前記第５の局面において、互いに隣接する、前記第１の領域が有するＮ型エミッタ層と前記第２の領域が有するＮ型コレクタ層との間を絶縁分離する第１のトレンチと、互いに隣接する、前記第１の領域が有するＰ型コレクタ層と前記第２の領域が有するＰ型エミッタ層との間を絶縁分離する第２のトレンチと、を備えている。
【発明の効果】
【００１９】
前記第１の局面によれば、第１の領域と第２の領域とは、互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。Ｎチャネル型トランジスタが導通するときには第１の領域にのみ電流が流れ、Ｐチャネル型トランジスタが導通するときには第２の領域にのみ電流が流れる。従って、Ｎチャネル型トランジスタが導通するときには、第１の領域で発生する熱を遮断中の第２の領域へ拡散させることができ、Ｐチャネル型トランジスタが導通するときには、第２の領域で発生する熱を遮断中の第１の領域へ拡散させることができる。
【００２０】
従って、動作中の半導体装置に、導通している領域から遮断している領域へと効率よく放熱を行うことができるので、半導体装置の温度上昇を抑制することができる。温度上昇を抑制することができると、各トランジスタの耐圧を確保することができる。
【００２１】
以上により、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが互いに選択的に導通駆動される半導体装置であって、高効率な放熱作用を得ることのできる半導体装置を提供することができる。
【００２２】
前記第２の局面によれば、ＬＤＭＯＳにおいて、プロセスのばらつきによってパターンの位置がずれても、第１の領域のＮ型ソース層が隣接するウェル層はＰ型層のみであり、第２の領域のＰ型ソース層が隣接するウェル層はＮ型層のみである。従って、第１の領域においてＮチャネル型トランジスタの遮断中にＮ型ソース層からＰ型ウェル層およびドリフト層を介して電子がＮ型ドレイン層へとリークすることが避けられ、第２の領域においてＰチャネル型トランジスタの遮断中にＰ型ソース層からＮ型ウェル層およびドリフト層を介して正孔がＰ型ドレイン層へとリークすることが避けられる。
【００２３】
従って、温度上昇を抑制する構成を備えながら、各トランジスタの遮断中にキャリアのリークが発生することを防止することができる。これにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタがノーマリオン状態となり、半導体装置が誤動作を起こすことを回避することができる。
【００２４】
前記第３の局面によれば、さらに各トランジスタのオン抵抗を低減することができるという効果が得られる。
【００２５】
前記第４の局面によれば、さらに各トランジスタのオン抵抗を低減することができるという効果が得られる。
【００２６】
前記第５の局面によれば、ＩＧＢＴにおいて、プロセスのばらつきによってパターンの位置がずれても、第１の領域のＮ型エミッタ層が隣接するウェル層はＰ型層のみであり、第２の領域のＰ型エミッタ層が隣接するウェル層はＮ型層のみである。従って、第１の領域においてＮチャネル型トランジスタの遮断中にＮ型エミッタ層からＰ型ウェル層およびドリフト層を介して電子がＰ型コレクタ層へとリークすることが避けられ、第２の領域においてＰチャネル型トランジスタの遮断中にＰ型エミッタ層からＮ型ウェル層およびドリフト層を介して正孔がＮ型コレクタ層へとリークすることが避けられる。
【００２７】
従って、温度上昇を抑制する構成を備えながら、各トランジスタの遮断中にキャリアのリークが発生することを防止することができる。これにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタがノーマリオン状態となり、半導体装置が誤動作を起こすことを回避することができる。
【００２８】
前記第６の局面によれば、第１の領域と第２の領域とで同極性のエミッタとコレクタとが隣接するのを、第１および第２のトレンチによって絶縁分離することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図２】図１の半導体装置における発熱の様子を説明する図。
【図３】図１の半導体装置のセル構造を説明する図。
【図４】本発明の第２の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図５】（ａ）は図１の半導体装置のリークを説明する図、（ｂ）は図４の半導体装置におけるリークの防止を説明する図。
【図６】本発明の第３の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図７】本発明の第４の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図８】本発明の第５の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図９】本発明の第６の実施形態を示すものであり、（ａ）は半導体装置のパターンレイアウトを示す平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は（ａ）のＢ−Ｂ’線断面図。
【図１０】従来技術を示すものであり、インバータの構成を示す回路図。
【図１１】従来技術を示すものであり、（ａ）はＮチャネル型パワートランジスタの平面パターンレイアウトおよび発熱の様子を示す図、（ｂ）はＰチャネル型パワートランジスタの平面パターンレイアウトおよび発熱の様子を示す図。
【図１２】従来技術を示すものであり、Ｎチャネル型パワートランジスタおよびＰチャネル型パワートランジスタのセル構造を説明する図。
【発明を実施するための形態】
【００３０】
〔第１の実施形態〕
本発明の実施形態について図１ないし図３を用いて説明すれば以下の通りである。
【００３１】
図１に、本実施形態の半導体装置１００の構成を示す。図１（ａ）は半導体装置１００の平面パターンレイアウト、図１（ｂ）は半導体装置１００のＡ−Ａ’線断面図、図１（ｃ）は半導体装置１００のＢ−Ｂ’線断面図を、それぞれ示す。
【００３２】
半導体装置１００はＬＤＭＯＳで構成されている。図１（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域１００ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域１００ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００３３】
ここでは、第１の領域１００ｎは、Ｐチャネル型トランジスタを構成する互いに並列接続された部分領域として示されており、第２の領域１００ｐは、Ｎチャネル型トランジスタを構成する互いに並列接続された部分領域として示されている。従って、この場合に、第１の領域１００ｎと第２の領域１００ｐとは交互に並んでいる。なお、Ｎチャネル型トランジスタは第１の領域１００ｎを１つ以上備えていればよく、Ｐチャネル型トランジスタは第２の領域１００ｐを１つ以上備えていればよい。
【００３４】
また、Ｎチャネル型トランジスタとＰチャネル型トランジスタとは、図９で説明したようにプッシュプル型に接続されている。すなわち、Ｎチャネル型トランジスタのソース側が低電位側電源に、Ｐチャネル型トランジスタのソース側が高電位側電源に、それぞれ接続され、Ｎチャネル型トランジスタのドレインとＰチャネル型トランジスタのドレインとは互いに接続されて出力端子を構成している。プッシュプル型に接続されることにより、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを選択的に導通させて、各トランジスタからの出力を選択的に行うことができる。
【００３５】
なお、上記の配置では、第１の領域１００ｎと第２の領域１００ｐとの間で、ソース領域、ドレイン領域、ウェル領域、ドリフト領域などのトランジスタ構造を構成する各領域の寸法が揃っている。そして、第１の領域１００ｎと第２の領域１００ｐとの間で、ソース領域どうし、ドレイン領域どうし、ウェル領域どうし、ドリフト領域どうしが隣接している。なお、本実施形態では、各第１の領域１００ｎと各第２の領域１００ｐとの間で領域寸法が揃っていなくともよい。
【００３６】
第１の領域１００ｎおよび第２の領域１００ｐは、ここではそれぞれ、電流経路に沿う方向をストライプの延伸方向としている。図１（ａ）のＡ−Ａ’線は、第１の領域１００ｎに対する上記ストライプの延伸方向に沿う切断線であり、Ｂ−Ｂ’線は、第２の領域１００ｐに対する上記ストライプの延伸方向に沿う切断線である。
【００３７】
図１（ｂ）に示すように、第１の領域１００ｎは、支持基板１０１、埋め込み絶縁層１０２、Ｐ型ウェル層１０３ｐ、Ｎ型ドリフト層１０４ｎ、Ｎ型ウェル層１０５ｎ、Ｎ型ソース層１０６ｎ、Ｐ+型ボディコンタクト層１０７ｐ、Ｎ型ドレイン層１０８ｎ、Ｐ+型ボディコンタクト層１０９ｐ、ＬＯＣＯＳ酸化膜１１０ａ、ゲート絶縁膜１１０ｂ、および、ゲート電極１１１を備えている。破線矢印はキャリアとしての電子が輸送される向きを示している。
【００３８】
支持基板１０１上に埋め込み絶縁層１０２が設けられており、埋め込み絶縁層１０２上に設けられた活性層に、Ｐ型ウェル層１０３ｐ、Ｎ型ドリフト層１０４ｎ、Ｎ型ウェル層１０５ｎ、Ｎ型ソース層１０６ｎ、Ｐ+型ボディコンタクト層１０７ｐ、Ｎ型ドレイン層１０８ｎ、Ｐ+型ボディコンタクト層１０９ｐ、ＬＯＣＯＳ酸化膜１１０ａ、ゲート絶縁膜１１０ｂ、および、ゲート電極１１１が作り込まれている。このように、第１の領域１００ｎは、支持基板１０１、埋め込み絶縁層１０２、および、活性層からなる薄膜ＳＯＩ基板に作り込まれている。支持基板１０１の抵抗率は、反りなどに対するウェハの機械強度を保つために１〜１００Ω・ｃｍと小さいのが好ましい。活性層はＮ型であり、２．５μｍ程度の厚みを有するのが好ましい。この厚みは、ＥＳＤ（Electro Static Discharge）への耐量を低下させないための２．０μｍ以上という必須要件を満たしている。
【００３９】
Ｎ型ソース層１０６ｎおよびＰ+型ボディコンタクト層１０７ｐはＰ型ウェル層１０３ｐ中に形成されている。Ｎ型ドレイン層１０８ｎおよびＰ+型ボディコンタクト層１０９ｐはＮ型ウェル層１０５ｎに形成されている。Ｎ型ドリフト層１０４ｎはＰ型ウェル層１０３ｐとＮ型ウェル層１０５ｎとの間に形成されている。
【００４０】
ＬＯＣＯＳ酸化膜１１０ａはＮ型ドリフト層１０４ｎの途中からＮ型ドレイン層１０８ｎの手前のＮ型ウェル層１０５ｎまでに亘る領域上に形成されている。ゲート絶縁膜１１０ｂは、Ｐ型ウェル層１０３ｐの上部のチャネル領域から上記のＮ型ドリフト層１０４ｎの途中までに亘る領域上に形成されている。ゲート電極１１１はゲート絶縁膜１１０ｂ上とＬＯＣＯＳ酸化膜１１０ａの一部上とに亘って形成されている。
【００４１】
Ｎ型ソース層１０６ｎにはソース配線Ｓが、ゲート電極１１１にはゲート配線Ｇが、Ｎ型ドレイン層１０８ｎにはドレイン配線Ｄが、それぞれ接続されている。
【００４２】
また、図１（ｃ）に示すように、第２の領域１００ｐは、支持基板１０１、埋め込み絶縁層１０２、Ｎ型ウェル層１０３ｎ、Ｐ型ドリフト層１０４ｐ、Ｐ型ウェル層１０５ｐ、Ｐ型ソース層１０６ｐ、Ｎ+型ボディコンタクト層１０７ｎ、Ｐ型ドレイン層１０８ｐ、Ｎ+型ボディコンタクト層１０９ｎ、ＬＯＣＯＳ酸化膜１１０ａ、ゲート絶縁膜１１０ｂ、および、ゲート電極１１１を備えている。この構成のうちの極性層は、図１（ｂ）から極性を反転させたものである。破線矢印はキャリアとしての正孔が輸送される向きを示している。
【００４３】
図２に示すように、Ｎチャネル型トランジスタが導通するときには第１の領域１００ｎにのみ電流が流れ、Ｐチャネル型トランジスタが導通するときには第２の領域１００ｐにのみ電流が流れる。従って、Ｎチャネル型トランジスタが導通するときには、第１の領域１００ｎで発生する熱Ｈを、遮断中の第２の領域１００ｐへ拡散させることができ、Ｐチャネル型トランジスタが導通するときには、第２の領域１００ｐで発生する熱Ｈを、遮断中の第１の領域１００ｎへ拡散させることができる。
【００４４】
従って、動作中の半導体装置１００に、導通している領域から遮断している領域へと効率よく放熱を行うことができるので、半導体装置１００の温度上昇を抑制することができる。温度上昇を抑制することができると、各トランジスタの耐圧を確保することができる。このように、本実施形態によれば、Ｎチャネル型トランジスタとＰチャネル型トランジスタとが互いに選択的に導通駆動される半導体装置であって、高効率な放熱作用を得ることのできる半導体装置を提供することができる。また、ヒートスプレッダのような放熱部品を追加する必要がなく、素子サイズの増大、製造コスト上昇、製造工程の複雑化を回避することができる。
【００４５】
また、図３に示すように、半導体装置１００中では第１の領域１００ｎと第２の領域１００ｐとが一体的に形成されているので、１つのメインセル１００ｎｐ中にＮチャネル型トランジスタとＰチャネル型トランジスタとを作り込むことができる。メインセル１００ｎの周囲に周辺セル１００ｅが配置される。従って、半導体装置１００ではセル構造を極性ごとに作製する必要がなく簡略化される。
【００４６】
なお、本実施形態は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のパワートランジスタや、パワートランジスタ以外のトランジスタにも適用可能である。
【００４７】
〔第２の実施形態〕
本発明の実施形態について図４および図５を用いて説明すれば以下の通りである。
【００４８】
図１の構成では、第１の領域１００ｎと第２の領域１００ｐとの間で、ソース領域どうし、ドレイン領域どうしが互いに隣接するような配置が行われた。これは、ＬＯＣＯＳ酸化膜１１０ａの形状をストライプ状の領域全体で揃えたほうが製造しやすいなどの理由による。この場合に、図５（ａ）に示すように、製造プロセスにおいて、Ｐ型ウェル層１０３ｐおよびＮ型ウェル層１０３ｎからなるウェル領域のパターン位置と、Ｎ型ソース層１０６ｎおよびＰ型ソース層１０６ｐからなるソース領域のパターン位置とを合わせて作製する際に、プロセスのばらつきによって両領域のパターンに位置ずれが発生した場合には、次のような問題が発生することが考えられる。
【００４９】
すなわち、Ｎ型ソース層１０６ｎと対をなすウェル層はＮ型チャネルを生成するためにＰ型層として形成され、Ｐ型ソース層１０６ｐと対をなすウェル層はＰ型チャネルを生成するためにＮ型層として形成される。ところが、上記位置ずれが発生すると、Ｎ型ソース層１０６ｎにＮ型ウェル層１０３ｎの一部が隣接し、Ｐ型ソース層１０６ｐにＰ型ウェル層１０３ｐの一部が隣接する。すると、Ｎチャネル型トランジスタが遮断中であるにも関わらず、Ｎ型ソース層１０６ｎからＮ型ウェル層１０３ｎおよびＮ型ドリフト層１０４ｎを介してＮ型ドレイン層１０８ｎへと流れ込むキャリアのリークが発生し、Ｐチャネル型トランジスタが遮断中であるにも関わらず、Ｐ型ソース層１０６ｐからＰ型ウェル層１０３ｐおよびＰ型ドリフト層１０４ｐを介してＰ型ドレイン層１０８ｐへと流れ込むキャリアのリークが発生してしまう。これにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタがノーマリオン状態となる可能性がある。
【００５０】
上記のパターンずれは、ウェル領域の各層とソース領域の各層とを複数回のイオン注入工程およびアニール工程により作製することに起因して起こりやすい。
【００５１】
従って、本実施形態では、このような遮断中のキャリアリークを防止する構成を提供する。
【００５２】
図４に、本実施形態の半導体装置１の構成を示す。図４（ａ）は半導体装置１の平面パターンレイアウト、図４（ｂ）は半導体装置１のＡ−Ａ’線断面図、図４（ｃ）は半導体装置１のＢ−Ｂ’線断面図を、それぞれ示す。
【００５３】
半導体装置１はＬＤＭＯＳで構成されている。図４（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域１ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域１ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００５４】
図１と異なるところは、第１の領域１ｎのソース側が第２の領域１ｐのドレイン側と隣接し、第１の領域１ｎのドレイン側が第２の領域１ｐのソース側と隣接するように配置されている点である。すなわち、第１の領域１ｎと第２の領域１ｐとで、ストライプの延伸方向に沿うキャリアの輸送される向きが互いに逆になっている。
【００５５】
図４（ｂ）に示すように、第１の領域１ｎは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層（第１のＰ型ウェル層）１３ｐ、Ｎ型ドリフト層１４ｎ、Ｎ型ウェル層（第１のＮ型ウェル層）１５ｎ、Ｎ型ソース層１６ｎ、Ｐ+型ボディコンタクト層１７ｐ、Ｎ型ドレイン層１８ｎ、Ｐ+型ボディコンタクト層１９ｐ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。ＬＯＣＯＳ酸化膜２０ａおよびゲート絶縁膜２０ｂ以外は図１（ｂ）の各層と対応しているので、その説明を省略する。
【００５６】
ＬＯＣＯＳ酸化膜２０ａはＮ型ドリフト層１４ｎのストライプ延伸方向に見た中央寄りにのみ設けられている。また、ゲート絶縁膜２０ｂと等価な膜が、図１（ｂ）と同様の位置と、ＬＯＣＯＳ酸化膜２０ａのドレイン側端部直下のＮ型ドリフト層１４ｎからＮ型ドレイン層１８ｎの手前のＮ型ウェル層１５ｎに亘る領域上とに設けられている。これにより、ＬＯＣＯＳ酸化膜２０ａとゲート絶縁膜２０ｂとが連続する一体的な絶縁膜が、ソース−ドレイン間でストライプの延伸方向に見て対称な形状となるように配置されている。また、この一体的な絶縁膜の形状により、各トランジスタのドレイン領域側の絶縁膜の厚みが小さくなり、当該厚みの小さい絶縁膜直下のドレイン領域はアクティブな領域となる。
【００５７】
また、図４（ｃ）に示すように、第２の領域１ｐは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層（第２のＰ型ウェル層）１３ｐ、Ｐ型ドリフト層１４ｐ、Ｎ型ウェル層（第２のＮ型ウェル層）１５ｎ、Ｐ型ドレイン層１６ｐ、Ｎ+型ボディコンタクト層１７ｎ、Ｐ型ソース層１８ｐ、Ｎ+型ボディコンタクト層１９ｎ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。Ｐ型ドレイン層１６ｐおよびＮ+型ボディコンタクト層１７ｎはＰ型ウェル層１３ｐ中に形成されている。Ｐ型ソース層１８ｐおよびＮ+型ボディコンタクト層１９ｎはＮ型ウェル層１５ｎ中に形成されている。Ｐ型ドリフト層１４ｐは図４（ｂ）のＮ型ドリフト層１４ｎの極性を反転させたものである。
【００５８】
第１の領域１ｎのＰ型ウェル層１３ｐと第２の領域１ｐのＰ型ウェル層１３ｐとは互いに隣接している。第１の領域１ｎのＮ型ソース層１６ｎと第２の領域１ｐのＰ型ドレイン層１６ｐとは互いに隣接している。第１の領域１ｎのＰ+型ボディコンタクト層１７ｐと第２の領域１ｐのＮ+型ボディコンタクト層１７ｎとは互いに隣接している。第１の領域１ｎのＮ型ドリフト層１４ｎと第２の領域１ｐのＰ型ドリフト層１４ｐとは互いに隣接している。第１の領域１ｎのＮ型ウェル層１５ｎと第２の領域１ｐのＮ型ウェル層１５ｎとは互いに隣接している。第１の領域１ｎのＮ型ドレイン層１８ｎと第２の領域１ｐのＰ型ソース層１８ｐとは互いに隣接している。第１の領域１ｎのＰ+型ボディコンタクト層１９ｐと第２の領域１ｐのＮ+型ボディコンタクト層１９ｎとは互いに隣接している。
【００５９】
また、第１の領域１ｎと第２の領域１ｐとで、ゲート電極２１の配置される向きがストライプの延伸方向に対して逆になる。また、ＬＯＣＯＳ酸化膜２０ａとゲート絶縁膜２０ｂとが一体になった膜は、ストライプの延伸方向に対して対称な形状をなすので、半導体装置１全体の領域で見ると、ストライプの延伸方向と直交する面内方向に同じ断面形状が連続することとなる。
【００６０】
上記の構成の半導体装置１によれば、第１の領域１ｎのＰ型ウェル層１３ｐと第２の領域１ｐのＰ型ウェル層１３ｐとが互いに隣接していることにより、図５（ｂ）に示すように、半導体装置１中のＰ型ウェル層１３ｐを１つのパターンとして作製することができる。また、第１の領域１ｎのＮ型ウェル層１５ｎと第２の領域１ｐのＮ型ウェル層１５ｎとが互いに隣接していることにより、同様に、半導体装置１中のＮ型ウェル層１５ｎを１つのパターンとして作製することができる。
【００６１】
そして、図５（ｂ）に示すように、プロセスのばらつきによって、Ｎ型ソース層１６ｎとＰ型ドレイン層１６ｐとからなる領域がＰ型ウェル層１３ｐの領域と位置ずれした場合でも、Ｎ型ソース層１６ｎが隣接するウェル領域はＰ型層のみとなるので、Ｎ型トランジスタの遮断中に、Ｎ型ソース層１６ｎからＰ型ウェル層１３ｐおよびＮ型ドリフト層１４ｎを介して電子がＮ型ドレイン層１８ｎへとリークすることが避けられる。
【００６２】
また、図示しないが、プロセスのばらつきによって、Ｎ型ドレイン層１８ｎとＰ型ソース層１８ｐとからなる領域がＮ型ウェル層１５ｎの領域と位置ずれした場合でも、同様に、Ｐ型ソース層１８ｐが隣接するウェル領域はＮ型層のみとなるので、Ｐ型トランジスタの遮断中に、Ｐ型ソース層１８ｐからＮ型ウェル層１５ｎおよびＰ型ドリフト層１４ｐを介して正孔がＰ型ドレイン層１６ｐへとリークすることが避けられる。
【００６３】
以上のように、本実施形態によれば、温度上昇を抑制する構成を備えながら、各トランジスタの遮断中にキャリアのリークが発生することを防止することができる。これにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタがノーマリオン状態となることを回避することができる。
【００６４】
〔第３の実施形態〕
本発明の実施形態について図６を用いて説明すれば以下の通りである。
【００６５】
図６に、本実施形態の半導体装置２の構成を示す。図６（ａ）は半導体装置２の平面パターンレイアウト、図６（ｂ）は半導体装置２のＡ−Ａ’線断面図、図６（ｃ）は半導体装置２のＢ−Ｂ’線断面図を、それぞれ示す。
【００６６】
半導体装置２はＬＤＭＯＳで構成されている。図６（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域２ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域２ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００６７】
図４と異なるところは、第１の領域２ｎのドリフト層および第２の領域２ｐのドリフト層がそれぞれスーパージャンクション構造を有していることである。
【００６８】
図６（ｂ）に示すように、第１の領域２ｎは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層２３ｐ、Ｎ型ピラー層２４ｎ（および図示しないＰ型ピラー層２４ｐ）、Ｎ型ウェル層２５ｎ、Ｎ型ソース層２６ｎ、Ｐ+型ボディコンタクト層２７ｐ、Ｎ型ドレイン層２８ｎ、Ｐ+型ボディコンタクト層２９ｐ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。ドリフト層以外は図４（ｂ）の各層と対応しているので、その説明を省略する。
【００６９】
また、図６（ｃ）に示すように、第２の領域２ｐは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層１３ｐ、Ｐ型ピラー層２４ｐ（および図示しないＮ型ピラー層２４ｎ）、Ｎ型ウェル層２５ｎ、Ｐ型ドレイン層２６ｐ、Ｎ+型ボディコンタクト層２７ｎ、Ｐ型ソース層２８ｐ、Ｎ+型ボディコンタクト層２９ｎ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。ドリフト層以外の極性層は図６（ｂ）の極性を反転させたものである。
【００７０】
半導体装置２によれば、ドリフト層がＮ型ピラー層２４ｎとＰ型ピラー層２４ｐとの周期構造からなるスーパージャンクション構造を有しているので、第１の実施形態の効果に加えて、さらに各トランジスタのオン抵抗を低減することができるという効果が得られる。また、全ての第１の領域２ｎおよび第２の領域２ｐに対して、連続した領域にＮ型ピラー層２４ｎとＰ型ピラー層２４ｐとのそれぞれを一括して作製することで当該スーパージャンクション構造を作製することができる。
【００７１】
〔第４の実施形態〕
本発明の実施形態について図７を用いて説明すれば以下の通りである。
【００７２】
図７に、本実施形態の半導体装置３の構成を示す。図７（ａ）は半導体装置３の平面パターンレイアウト、図７（ｂ）は半導体装置３のＡ−Ａ’線断面図、図７（ｃ）は半導体装置３のＢ−Ｂ’線断面図を、それぞれ示す。
【００７３】
半導体装置３はＬＤＭＯＳで構成されており、図７（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域３ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域３ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００７４】
図４と異なるところは、第１の領域３ｎのドリフト層および第２の領域３ｐのドリフト層がそれぞれＲＥＳＵＲＦ構造を有していることである。
【００７５】
図７（ｂ）に示すように、第１の領域３ｎは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層３３ｐ、Ｐ型半導体層３２ｐ、Ｎ型ドリフト層３４ｎ、Ｎ型ウェル層３５ｎ、Ｎ型ソース層３６ｎ、Ｐ+型ボディコンタクト層３７ｐ、Ｎ型ドレイン層３８ｎ、Ｐ+型ボディコンタクト層３９ｐ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。Ｐ型半導体層３２ｐおよびＮ型ドリフト層３４ｎ以外は図４（ｂ）の各層と対応しているので、その説明を省略する。
【００７６】
Ｐ型半導体層３２ｐは、Ｐ型ウェル層３３ｐとＮ型ウェル層３５ｎとの間の埋め込み絶縁層１２上に形成されている。Ｎ型ドリフト層３４ｎは、Ｐ型ウェル層３３ｐとＮ型ウェル層３５ｎとの間のＰ型半導体層３２ｐ上に形成されている。
【００７７】
また、図７（ｃ）に示すように、第２の領域３ｐは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層３３ｐ、Ｎ型半導体層３２ｎ、Ｐ型ドリフト層３４ｐ、Ｎ型ウェル層３５ｎ、Ｐ型ドレイン層３６ｐ、Ｎ+型ボディコンタクト層３７ｎ、Ｐ型ソース層３８ｐ、Ｎ+型ボディコンタクト層３９ｎ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。これらの構成のうちの極性層は、図７（ｂ）の極性を反転させたものである。
【００７８】
半導体装置３によれば、Ｐ型半導体層３２ｐとＮ型ドリフト層３４ｎとで、また、Ｎ型半導体層３２ｎとＰ型ドリフト層３４ｐとで、それぞれＲＥＳＵＲＦ構造が形成されている。従って、第１の実施形態の効果に加えて、さらに各トランジスタのオン抵抗を低減することができるという効果を得ることができる。
【００７９】
〔第５の実施形態〕
本発明の実施形態について図８を用いて説明すれば以下の通りである。
【００８０】
図８に、本実施形態の半導体装置４の構成を示す。図８（ａ）は半導体装置４の平面パターンレイアウト、図８（ｂ）は半導体装置４のＡ−Ａ’線断面図、図８（ｃ）は半導体装置４のＢ−Ｂ’線断面図を、それぞれ示す。
【００８１】
半導体装置４はＬＤＭＯＳで構成されており、図８（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域４ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域４ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００８２】
図７と異なるところは、第１の領域４ｎのドリフト層および第２の領域４ｐが、ボディコンタクト層を有していないことである。
【００８３】
図８（ｂ）に示すように、第１の領域４ｎは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層４３ｐ、Ｐ型半導体層４２ｐ、Ｎ型ドリフト層４４ｎ、Ｎ型ウェル層４５ｎ、Ｎ型ソース層４６ｎ、Ｐ+型ボディコンタクト層４７ｐ、Ｎ型ドレイン層４８ｎ、Ｐ+型ボディコンタクト層４９ｐ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。各層は図７（ｂ）の各層と対応しているので、その説明を省略する。なお、ドリフト層を図４（ｂ）、図６（ｂ）のように構成することもできる。
【００８４】
また、図８（ｃ）に示すように、第２の領域４ｐは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層４３ｐ、Ｎ型半導体層４２ｎ、Ｐ型ドリフト層４４ｐ、Ｎ型ウェル層４５ｎ、Ｐ型ドレイン層４６ｐ、Ｎ+型ボディコンタクト層４７ｎ、Ｐ型ソース層４８ｐ、Ｎ+型ボディコンタクト層４９ｎ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。これらの構成のうち、極性層は図８（ｂ）の極性を反転させたものである。
【００８５】
半導体装置４のようにボディコンタクト層を有していない構成でも、第１〜第４の実施形態と同様の効果を得ることができる。
【００８６】
〔第６の実施形態〕
本発明の実施形態について図９を用いて説明すれば以下の通りである。
【００８７】
図９に、本実施形態の半導体装置５の構成を示す。図９（ａ）は半導体装置５の平面パターンレイアウト、図９（ｂ）は半導体装置５のＡ−Ａ’線断面図、図９（ｃ）は半導体装置５のＢ−Ｂ’線断面図を、それぞれ示す。
【００８８】
半導体装置５はＩＧＢＴで構成されており、図９（ａ）に示すように、Ｎチャネル型トランジスタに含まれるトランジスタ構造をなす第１の領域５ｎと、Ｐチャネル型トランジスタに含まれるトランジスタ構造をなす第２の領域５ｐとが、半導体基板の面内方向に互いに入れ替わって並ぶように隣接することによりストライプ状に配置されている。
【００８９】
図４と異なるところは、各トランジスタがＩＧＢＴで構成されていることと、隣接するエミッタとコレクタとの間にトレンチが設けられていることである。
【００９０】
図９（ｂ）に示すように、第１の領域５ｎは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層５３ｐ、Ｎ型ドリフト層５４ｎ、Ｎ型ウェル層５５ｎ、Ｎ型エミッタ層５６ｎ、Ｐ+型ボディコンタクト層５７ｐ、Ｐ型コレクタ層５８ｐ、Ｎ+型ボディコンタクト層５９ｐ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。
【００９１】
Ｎ型エミッタ層５６ｎおよびＰ+型ボディコンタクト層５７ｐはＰ型ウェル層５３ｐ中に形成されている。Ｐ型コレクタ層５８ｐおよびＮ+型ボディコンタクト層５９ｐはＮ型ウェル層５５ｎ中に形成されている。Ｎ型ドリフト層５４ｎはＰ型ウェル層５３ｐとＮ型ウェル層５５ｎとの間に形成されている。支持基板１１、埋め込み絶縁層１２、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１の構成については図４（ｂ）と同様である。
【００９２】
また、図９（ｃ）に示すように、第２の領域５ｐは、支持基板１１、埋め込み絶縁層１２、Ｐ型ウェル層５３ｐ、Ｐ型ドリフト層５４ｐ、Ｎ型ウェル層５５ｎ、Ｎ型コレクタ層５８ｎ、Ｐ+型ボディコンタクト層５７ｎ、Ｐ型エミッタ層５６ｐ、Ｎ+型ボディコンタクト層５９ｎ、ＬＯＣＯＳ酸化膜２０ａ、ゲート絶縁膜２０ｂ、および、ゲート電極２１を備えている。これらの構成のうち、極性層は図９（ｂ）の極性を反転させたものである。
【００９３】
第１の領域５ｎのＰ型ウェル層５３ｐと第２の領域５ｐのＰ型ウェル層５３ｐとは互いに隣接している。第１の領域５ｎのＮ型エミッタ層５６ｎと第２の領域５ｐのＮ型コレクタ層５８ｎとは互いに隣接している。第１の領域５ｎのＰ+型ボディコンタクト層５７ｐと第２の領域５ｐのＰ+型ボディコンタクト層５７ｎとは互いに隣接している。第１の領域５ｎのＮ型ドリフト層５４ｎと第２の領域５ｐのＰ型ドリフト層５４ｐとは互いに隣接している。第１の領域５ｎのＮ型ウェル層５５ｎと第２の領域５ｐのＮ型ウェル層５５ｎとは互いに隣接している。第１の領域５ｎのＰ型コレクタ層５８ｐと第２の領域５ｐのＰ型エミッタ層５６ｐとは互いに隣接している。第１の領域５ｎのＮ+型ボディコンタクト層５９ｐと第２の領域５ｐのＮ+型ボディコンタクト層５９ｎとは互いに隣接している。
【００９４】
上記の構成の半導体装置５によれば、第１の領域５ｎのＰ型ウェル層５３ｐと第２の領域５ｐのＰ型ウェル層５３ｐとが互いに隣接していることにより、半導体装置５中のＰ型ウェル層５３ｐを１つのパターンとして作製することができる。また、第１の領域５ｎのＮ型ウェル層５５ｎと第２の領域５ｐのＮ型ウェル層５５ｎとが互いに隣接していることにより、半導体装置５中のＮ型ウェル層５５ｎを１つのパターンとして作製することができる。
【００９５】
そして、プロセスのばらつきによって、Ｎ型エミッタ層５６ｎとＮ型コレクタ層５８ｎとからなる領域がＰ型ウェル層５３ｐの領域と位置ずれした場合でも、Ｎ型エミッタ層５６ｎが隣接するウェル領域はＰ型層のみとなるので、Ｎ型トランジスタの遮断中に、Ｎ型エミッタ層５６ｎからＰ型ウェル層５３ｐおよびＮ型ドリフト層５４ｎを介して電子がＰ型コレクタ層５８ｐへとリークすることが避けられる。
【００９６】
また、プロセスのばらつきによって、Ｐ型コレクタ層５８ｐとＰ型エミッタ層５６ｐとからなる領域がＮ型ウェル層５５ｎの領域と位置ずれした場合でも、同様に、Ｐ型エミッタ層５６ｐが隣接するウェル領域はＮ型層のみとなるので、Ｐ型トランジスタの遮断中に、Ｐ型エミッタ層５６ｐからＮ型ウェル層５５ｎおよびＰ型ドリフト層５４ｐを介して正孔がＮ型コレクタ層５８ｎへとリークすることが避けられる。
【００９７】
また、上記の配置では、Ｎ型エミッタ層５６ｎとＮ型コレクタ層５８ｎとのＮ型層どうしが隣接することを避けるために、Ｎ型エミッタ層５６ｎとＮ型コレクタ層５８ｎとの間に絶縁分離を行う第１のトレンチＴ１が設けられている。また、Ｐ型コレクタ層５８ｐとＰ型エミッタ層５６ｐとのＰ型層どうしが隣接することを避けるために、Ｐ型コレクタ層５８ｐとＰ型エミッタ層５６ｐとの絶縁分離を行う第２のトレンチＴ２が設けられている。
【００９８】
以上のように、本実施形態によれば、温度上昇を抑制する構成を備えながら、各トランジスタの遮断中にキャリアのリークが発生することを防止することができる。これにより、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタがノーマリオン状態となり、半導体装置５が誤動作を起こすことを回避することができる。
【００９９】
以上、各実施形態について説明した。
【０１００】
なお、上記第２〜第６の実施形態は他のパワートランジスタや、パワートランジスタ以外のトランジスタにも適用可能である。また、第１〜第６の実施形態は横型トランジスタについてのものであったが、縦型トランジスタでも、放熱が可能なようにＮチャネル型トランジスタとＮチャネル型トランジスタとの間で隣接領域を設ければ、本発明は適用可能である。
【産業上の利用可能性】
【０１０１】
本発明は、プッシュプル接続されるトランジスタ、とりわけレベルシフタに用いるトランジスタなどに有効である。
【符号の説明】
【０１０２】
１、２、３、４、１００                    半導体装置（ＬＤＭＯＳトランジスタ）
５                                        半導体装置（ＩＧＢＴ）
１ｎ、２ｎ、３ｎ、４ｎ、５ｎ、１００ｎ    第１の領域
１ｐ、２ｐ、３ｐ、４ｐ、５ｐ、１００ｐ    第２の領域
１６ｎ、２６ｎ、３６ｎ、４６ｎ            Ｎ型ソース層
１６ｐ、２６ｐ、３６ｐ、４６ｐ            Ｐ型ソース層
１６ｎ、２６ｎ、３６ｎ、４８ｎ            Ｎ型ドレイン層
１６ｐ、２６ｐ、３６ｐ、４８ｐ            Ｐ型ドレイン層
３２ｐ、４２ｐ                            Ｐ型半導体層
３４ｎ、４４ｐ                            Ｎ型ドリフト層
５６ｎ                                    Ｎ型エミッタ層
５６ｐ                                    Ｐ型エミッタ層
５８ｎ                                    Ｎ型コレクタ層
５８ｐ                                    Ｐ型コレクタ層
Ｔ１                                      第１のトレンチ
Ｔ２                                      第２のトレンチ
【図１】
2013197391.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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