(57)【要約】【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に形成された第１導電型の第１のＬＤＤ領域と、前記半導体基板のうち、前記第１のゲート電極の両側方であって、前記第１のＬＤＤ領域の外側に位置する領域に設けられた第１導電型の第１のソース／ドレイン領域とを有する第１のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、前記第１のゲート電極の上面上及び側面上から前記第１のＬＤＤ領域の少なくとも一方上に亘って設けられた絶縁膜を有しており、
前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜は、前記第１のゲート電極の上面上及び側面上、前記第１のＬＤＤ領域上に設けられた第１の内側絶縁膜と、前記第１のゲート電極の側面上に、間に前記第１の内側絶縁膜を挟んで設けられた第１の外側絶縁膜とを有していることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のＬＤＤ領域上の前記第１の内側絶縁膜の端部は、前記第１の外側絶縁膜よりも前記第１のゲート電極から見て外側に突き出ていることを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記半導体基板と前記第１のゲート電極との間及び前記第１のＬＤＤ領域と前記第１の内側絶縁膜との間に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
ドレイン側の前記第１のＬＤＤ領域のゲート長方向の長さは、ソース側の前記第１のＬＤＤ領域のゲート長方向長さよりも長く、
前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうちドレイン側の前記第１のＬＤＤ領域上で最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記半導体基板上に設けられ、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
前記第２のゲート電極の側面上に設けられた側壁絶縁膜と、
前記半導体基板のうち前記第２のゲート電極の両側方に位置する領域に形成された第１導電型の第２のＬＤＤ領域と、
前記半導体基板のうち、前記第２のゲート電極の両側方であって、前記第２のＬＤＤ領域の外側に位置する領域に設けられた第１導電型の第２のソース／ドレイン領域とを有する第２のトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１のソース／ドレイン領域上にはシリサイド層が設けられていることを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記半導体基板上に設けられ、前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に設けられた第３のゲート電極と、
前記第３のゲート電極の側面上に設けられた第２の内側絶縁膜と、
前記第３のゲート電極の側面上に、間に前記第２の内側絶縁膜を挟んで設けられた第２の外側絶縁膜と、
前記半導体基板のうち前記第３のゲート電極の両側方に位置する領域に形成された第１導電型の第３のＬＤＤ領域と、
前記半導体基板のうち、前記第３のゲート電極の両側方であって、前記第３のＬＤＤ領域の外側に位置する領域に設けられた第１導電型の第３のソース／ドレイン領域とを有する第３のトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項９】
半導体基板上に形成された素子分離領域上に設けられた抵抗体と、
前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って設けられた絶縁膜とを有する抵抗素子を備えた半導体装置であって、
前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記絶縁膜は、前記抵抗体の上面上及び側面上、前記素子分離領域上に設けられた内側絶縁膜と、前記抵抗体の側面上に、間に前記内側絶縁膜を挟んで設けられた外側絶縁膜とを有していることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記素子分離領域上の前記内側絶縁膜の端部は、前記抵抗体から見て前記外側絶縁膜よりも外側に突き出ていることを特徴とする半導体装置。
【請求項１２】
請求項９〜１１のうちいずれか１つに記載の半導体装置において、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記抵抗体と同じ材料で構成されたゲート電極と、
前記ゲート電極の側面上に設けられた側壁絶縁膜と、
前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第１導電型のＬＤＤ領域と、
前記半導体基板のうち、前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に設けられた第１導電型のソース／ドレイン領域とを有するトランジスタをさらに備えていることを特徴とする半導体装置。
【請求項１３】
請求項９〜１２のうちいずれか１つに記載の半導体装置において、
前記抵抗体の一部上にはシリサイド層が設けられていることを特徴とする半導体装置。
【請求項１４】
半導体基板上に形成された拡散層抵抗とトランジスタとを備えた半導体装置であって、
前記拡散層抵抗は、
前記半導体基板の上部に形成された第１導電型の不純物領域と、
前記不純物領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記半導体基板のうち前記不純物領域及び前記第２の絶縁膜の両側に位置する領域に設けられ、前記不純物領域よりも高濃度の不純物を含む第１導電型の高濃度不純物領域とを有しており、
前記トランジスタは、
半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面上に設けられた側壁絶縁膜と、
前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第１導電型のＬＤＤ領域と、
前記半導体基板のうち、前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に設けられた第１導電型のソース／ドレイン領域とを有していることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記側壁絶縁膜の少なくとも一部と前記第２の絶縁膜とは同一材料から形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１４または１５に記載の半導体装置において、
前記ソース／ドレイン領域上及び前記ゲート電極上にはシリサイド層が設けられていることを特徴とする半導体装置。
【請求項１７】
半導体基板上に第１のゲート絶縁膜を間に挟んで第１のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に第１導電型の第１のＬＤＤ領域を形成する工程（ｂ）と、
前記第１のゲート電極の上面上及び側面上から前記第１のＬＤＤ領域上に亘って絶縁膜を形成する工程（ｃ）と、
前記第１のＬＤＤ領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記第１のゲート電極の両側方であって、前記第１のＬＤＤ領域の外側に位置する領域に第１導電型の第１のソース／ドレイン領域を形成する工程（ｄ）とを備え、
前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記半導体基板上に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を挟んで第２のゲート電極をさらに形成し、
前記工程（ｂ）では、前記半導体基板のうち前記第２のゲート電極の両側方に位置する領域に第１導電型の第２のＬＤＤ領域をさらに形成し、
前記工程（ｃ）では、前記第２のゲート電極の側面上に側壁絶縁膜をさらに形成し、
前記工程（ｄ）では、前記半導体基板のうち前記第２のゲート電極の両側方であって、前記第２のＬＤＤ領域の外側に位置する領域に第１導電型の第２のソース／ドレイン領域をさらに形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｃ）で形成される前記絶縁膜は、前記第１のゲート電極の上面上及び側面上、前記第１のＬＤＤ上に設けられた内側絶縁膜と、前記第１のゲート電極の側面上に、間に前記内側絶縁膜を挟んで設けられた外側絶縁膜とを有しており、
前記側壁絶縁膜と前記外側絶縁膜とは同一材料で同時に形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のソース／ドレイン領域上にシリサイド層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上に設けられた素子分離領域上に抵抗体を形成する工程（ａ）と、
前記抵抗体に不純物を導入する工程（ｂ）と、
前記工程（ｂ）の後、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記工程（ｂ）よりも多量の不純物を前記半導体基板の一部に導入する工程（ｄ）とを備え、
前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記半導体基板上にゲート絶縁膜を挟んで前記抵抗体と同一の材料で構成されたゲート電極をさらに形成し、
前記工程（ｂ）では、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第１導電型のＬＤＤ領域を形成し、
前記工程（ｃ）では、前記ゲート電極の側面上に側壁絶縁膜を形成し、
前記工程（ｄ）では、前記半導体基板のうち前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に第１導電型のソース／ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１または２２に記載の半導体装置の製造方法において、
前記抵抗体の一部上にシリサイド層を形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
半導体基板上にゲート絶縁膜を挟んでゲート電極を形成する工程（ａ）と、
前記ゲート電極をマスクとして不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第１導電型のＬＤＤ領域を形成するとともに、半導体基板の上部に第１導電型の不純物領域を形成する工程（ｂ）と、
前記ゲート電極の側面上に側壁絶縁膜を形成するとともに、前記不純物領域上に絶縁膜を形成する工程（ｃ）と、
前記不純物領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に第１導電型のソース／ドレイン領域を形成するとともに、前記半導体基板のうち前記不純物領域及び前記絶縁膜の両側方に位置する領域に、前記不純物領域よりも高濃度の不純物を含む第１導電型の高濃度不純物領域を形成する工程（ｄ）とを備えている半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域上、前記ゲート電極上、及び前記高濃度不純物領域上にシリサイド層を形成する工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、半導体装置およびその製造方法、特に、高電圧用トランジスタと低電圧用トランジスタとを混載した半導体装置に関する。
【背景技術】
【０００２】
高電圧用オフセットlightly doped drain(ＬＤＤ)トランジスタを含む半導体装置は、高機能デバイスにおいて非常に重要である。例えば、フラッシュメモリを搭載した半導体装置においてはメモリセルの書込消去に必要な高電圧を供給する回路が必要であるため、高電圧用オフセットＬＤＤトランジスタが用いられることが多い。近年、素子の微細化に伴い、高電圧用オフセットＬＤＤトランジスタにおいても特性ばらつきに対して厳しい要求がなされる傾向にある。
【０００３】
ここで、従来の高電圧用オフセットＬＤＤトランジスタについて説明する。図４４は、第１の従来例に係るオフセットＬＤＤトランジスタを示す断面図である（例えば、特許文献１参照）。
【０００４】
従来の高電圧用オフセットＬＤＤトランジスタは、金属シリサイド形成領域を含むドレイン領域１０７とゲート電極１１０端部との間に一定の離間距離（オフセット）を有する構造とすることにより、ドレイン領域１０７に高い接合耐圧特性を持たせている。
【０００５】
ソース領域１０６は、ウェル１０５のうちゲート電極１１０の側方に位置する領域に形成されており、ゲート電極１１０に近接して設けられている。
【０００６】
さらに近年においては、チップサイズ縮小や高性能化のために、高電圧用オフセットＬＤＤトランジスタと同一基板上に、通常のＬＤＤＭＩＳトランジスタが混載される場合がある。フラッシュメモリを搭載した半導体装置であっても、著しい高電圧を必要としない回路においては、通常のＬＤＤＭＩＳトランジスタを高電圧用オフセットＬＤＤトランジスタと同一基板上に混載する。
【０００７】
図４５（ａ）、（ｂ）は、第２の従来例に係る半導体装置を示す断面図である（例えば、特許文献２参照）。図４５（ａ）は高電圧オフセットＬＤＤトランジスタを示し、（ｂ）は通常のＬＤＤトランジスタを示している。
【０００８】
第２の従来例に係る半導体装置では、高電圧用オフセットＬＤＤトランジスタのゲート電極１０６ａの側面上に設けられた側壁絶縁膜１１５ａを、ゲート長方向に延長している。このため、ＬＤＤ領域１０７ａは、ゲート絶縁膜１０４ａ及び側壁絶縁膜１１５ａにより覆われている。また、高電圧用オフセットＬＤＤトランジスタは、ソース／ドレイン領域１１３ａと、ソース／ドレイン領域１１３ａ上及びゲート電極１０６ａに形成されたシリサイド層１１４ａとを有している。
【０００９】
また、図４５（ｂ）に示すように、通常のＬＤＤトランジスタは、ゲート絶縁膜１０４ｂ、ゲート電極１０６ｂ、側壁絶縁膜１１５ｂ、ソース／ドレイン領域１１３ｂ、及びシリサイド層１１４ｂを有している。
【００１０】
このような構成により、高電圧用オフセットＬＤＤトランジスタではゲート電極１０６ａ近傍でのドレイン接合を緩やかすることができ、高い接合耐圧特性が実現できるとともに、低電圧用トランジスタとして機能する通常ＬＤＤトランジスタが同一基板上に形成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭６２−０４５０５６号公報
【特許文献２】特開２００６−１９０８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
第１の従来例に係る高電圧用オフセットＬＤＤトランジスタにおいては、ソース領域１０６及びドレイン領域１０７を形成するためのイオン注入を行う際に、ドレイン領域１０７とゲート電極１１０との間に形成されたオフセット部１０８をレジストで覆う。このレジスト中には高濃度の不純物イオンが滞留し、ソース領域１０６及びドレイン領域１０７の表面には拡散していない状態の高濃度の不純物イオンが存在している。
【００１３】
そのため、このレジストをアッシングなどにより除去する際に、レジスト内の不純物イオンや半導体基板表面の不純物イオンがオフセット部１０８等を汚染する場合がある。これにより、トランジスタの特性が変動するおそれが生じる。一方、アッシング条件を弱くすると、レジスト除去が不十分になり、歩留りを低下させるおそれがある。不純物による汚染の影響は、トランジスタの微細化が進み、ＬＤＤ深さが浅くなるにつれて大きくなると考えられる。
【００１４】
さらに、このレジストをアッシングなどにより除去する際において発生する汚染は、同一半導体基板上の多結晶シリコン抵抗や拡散層などで形成された抵抗装置（抵抗素子）に影響を及ぼす場合がある。一般に抵抗装置は、工程制御性、特性バラツキの許容範囲で、高抵抗の方が望ましく、その不純物濃度は低く設定されている。そのため、このレジストをアッシングなどにより除去する際において発生する汚染が発生すれば、汚染の大小によって、抵抗装置における抵抗値が異なることになり、特性バラツキが大きくなる恐れがある。
【００１５】
一方、第２の従来例に係る半導体装置においては、ソース／ドレイン領域１１３ａを形成するためのイオン注入の際に、ＬＤＤ領域１０７ａが側壁絶縁膜１１５ａで覆われているので、ＬＤＤ領域１０７ａが露出せず、不純物がＬＤＤ領域１０７ａに導入されにくくなっている。
【００１６】
しかしながら、比較的低電圧で動作するロジック回路などにおいては、図４５（ｂ）に示す通常ＬＤＤトランジスタを使用することになり、微細化の要求に対応すべく側壁絶縁膜１１５の膜厚を薄くすることになる。ところが、このような対応を行うと、高電圧用オフセットＬＤＤトランジスタにおいて、注入された不純物イオンが薄膜化された側壁絶縁膜１１５ａを突き抜けてしまい、オフセットＬＤＤ領域の濃度維持を阻害してしまうおそれがある。
【００１７】
本発明は、上記の課題に鑑みてなされたものであり、低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑えることを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明の一例に係る半導体装置は、半導体基板上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に形成された第１導電型の第１のＬＤＤ領域と、前記半導体基板のうち、前記第１のゲート電極の両側方であって、前記第１のＬＤＤ領域の外側に位置する領域に設けられた第１導電型の第１のソース／ドレイン領域とを有する第１のトランジスタを備えている。また、前記第１のトランジスタは、前記第１のゲート電極の上面上及び側面上から前記第１のＬＤＤ領域の少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。
【００１９】
この構成によれば、第１のＬＤＤ領域上に絶縁膜が形成されているので、不純物の注入後にレジストに含まれた不純物や第１のソース／ドレイン領域から拡散する不純物が第１のＬＤＤ領域に影響を与えるのを防ぐことができる。また、絶縁膜の膜厚を厚くすることで、より確実に不純物による汚染を防ぐことが可能となる。
【００２０】
前記絶縁膜は、前記第１のゲート電極の上面上及び側面上、前記第１のＬＤＤ領域上に設けられた第１の内側絶縁膜と、前記第１のゲート電極の側面上に、間に前記第１の内側絶縁膜を挟んで設けられた第１の外側絶縁膜とを有していることが好ましい。
【００２１】
本発明の別の一例に係る半導体装置は、半導体基板上に形成された素子分離領域上に設けられた抵抗体と、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って設けられた絶縁膜とを有する抵抗素子を備えている。前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きい。
【００２２】
この構成によれば、抵抗体の上面上及び側面上に絶縁膜が形成されているので、同一基板上でＭＩＳトランジスタを形成する際に、高濃度の不純物を半導体基板に導入した後に抵抗体が不純物により汚染されにくくなっている。このため、所望の抵抗値を有する抵抗素子を形成することができる。
【００２３】
本発明の別の一例に係る半導体装置は、半導体基板上に形成された拡散層抵抗とトランジスタとを備えている。前記拡散層抵抗は、前記半導体基板の上部に形成された第１導電型の不純物領域と、前記不純物領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記半導体基板のうち前記不純物領域及び前記第２の絶縁膜の両側に位置する領域に設けられ、前記不純物領域よりも高濃度の不純物を含む第１導電型の高濃度不純物領域とを有している。また、前記トランジスタは、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側面上に設けられた側壁絶縁膜と、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に形成された第１導電型のＬＤＤ領域と、前記半導体基板のうち、前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に設けられた第１導電型のソース／ドレイン領域とを有している。
【００２４】
この構成によれば、不純物領域上に第２の絶縁膜が形成されているので、トランジスタのソース／ドレイン領域を形成した後にレジスト中の不純物や高濃度不純物領域中の不純物が不純物領域を汚染するのを防ぐことができる。そのため、拡散層抵抗の抵抗値を所望の値にすることができる。
【００２５】
本発明の一例に係る半導体装置の製造方法は、半導体基板上に第１のゲート絶縁膜を間に挟んで第１のゲート電極を形成する工程（ａ）と、前記第１のゲート電極をマスクとして前記半導体基板に不純物を導入し、前記半導体基板のうち前記第１のゲート電極の両側方に位置する領域に第１導電型の第１のＬＤＤ領域を形成する工程（ｂ）と、前記第１のゲート電極の上面上及び側面上から前記第１のＬＤＤ領域上に亘って絶縁膜を形成する工程（ｃ）と、前記第１のＬＤＤ領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記第１のゲート電極の両側方であって、前記第１のＬＤＤ領域の外側に位置する領域に第１導電型の第１のソース／ドレイン領域を形成する工程（ｄ）とを備えている。さらに、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上に設けられた最も薄い部分の膜厚よりも大きい。
【００２６】
この方法によれば、工程（ｄ）において不純物が導入された際に第１のＬＤＤ領域が絶縁膜で覆われているので、レジスト中に含まれる不純物や第１のソース／ドレイン領域に含まれる不純物が第１のＬＤＤ領域を汚染するのを防ぐことができる。また、第１のＬＤＤ領域上の絶縁膜の膜厚を任意に変えることができるので、第１のＬＤＤ領域の汚染を確実に防ぐことができる。
【００２７】
本発明の一例に係る半導体装置の製造方法は、半導体基板上に設けられた素子分離領域上に抵抗体を形成する工程（ａ）と、前記抵抗体に不純物を導入する工程（ｂ）と、前記工程（ｂ）の後、前記抵抗体の上面上及び側面上から前記素子分離領域上に亘って絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記工程（ｂ）よりも多量の不純物を前記半導体基板の一部に導入する工程（ｄ）とを備えている。さらに、前記絶縁膜のうち前記抵抗体の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記素子分離領域上に設けられた最も薄い部分の膜厚よりも大きい。
【００２８】
この方法によれば、工程（ｄ）で抵抗体の上面上及び側面上に絶縁膜が設けられているので、レジストに含まれる不純物などによって抵抗体が汚染されるのを防ぐことができる。
【００２９】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を挟んでゲート電極を形成する工程（ａ）と、前記ゲート電極をマスクとして不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に第１導電型のＬＤＤ領域を形成するとともに、半導体基板の上部に第１導電型の不純物領域を形成する工程（ｂ）と、前記ゲート電極の側面上に側壁絶縁膜を形成するとともに、前記不純物領域上に絶縁膜を形成する工程（ｃ）と、前記不純物領域上に前記絶縁膜が形成された状態で不純物を導入し、前記半導体基板のうち前記ゲート電極の両側方であって、前記ＬＤＤ領域の外側に位置する領域に第１導電型のソース／ドレイン領域を形成するとともに、前記半導体基板のうち前記不純物領域及び前記絶縁膜の両側方に位置する領域に、前記不純物領域よりも高濃度の不純物を含む第１導電型の高濃度不純物領域を形成する工程（ｄ）とを備えている。
【００３０】
この方法によれば、工程（ｄ）の際に不純物領域上に絶縁膜が形成されているので、絶縁膜の膜厚を十分に厚くすることでレジストに残る不純物やソース／ドレイン領域から拡散する不純物が不純物領域を汚染するのを防ぐことができる。
【発明の効果】
【００３１】
本発明の半導体装置およびその製造方法によれば、高電圧用オフセットＬＤＤトランジスタ等の素子を不純物導入工程後の不純物による汚染から保護することができ、素子の特性変動およびばらつきを防止することができる。
【図面の簡単な説明】
【００３２】
【図１】図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置を概略的に示す断面図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置を概略的に示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置を概略的に示す断面図である。
【図２０】図２０（ａ）は、抵抗素子を上方から見た場合の平面図であり、（ｂ）は、抵抗素子のゲート幅方向断面を示す図である。
【図２１】図２１（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２】図２２（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３】図２３（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４】図２４（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５】図２５（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６】図２６（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７】図２７（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８】図２８（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９】図２９（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３０】図３０（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３１】図３１（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３２】図３２（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置を概略的に示す断面図である。
【図３３】図３３（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３４】図３４（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３５】図３５（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３６】図３６（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３７】図３７（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３８】図３８（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３９】図３９（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４０】図４０（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４１】図４１（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４２】図４２（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４３】図４３（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４４】図４４は、第１の従来例に係るオフセットＬＤＤトランジスタを示す断面図である。
【図４５】図４５（ａ）、（ｂ）は、第２の従来例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置を概略的に示す断面図である。図１（ａ）は、高電圧用のオフセットＬＤＤトランジスタを示し、図１（ｂ）は、高電圧用のＬＤＤトランジスタを示し、図１（ｃ）は、低電圧用のＬＤＤトランジスタを示す。これらのＭＩＳトランジスタは、同一の半導体基板１上に設けられている。
【００３４】
図１（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、半導体基板１の上部にある第１導電型の第１のウェル２上に設けられた高電圧用のオフセットＬＤＤトランジスタ３０と、第１のウェル２上に設けられた高電圧用のＬＤＤトランジスタ４０と、第２のウェル３上に設けられた低電圧用のＬＤＤトランジスタ５０とを備えている。
【００３５】
オフセットＬＤＤトランジスタ３０は、第１のウェル２上に設けられたゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に設けられたポリシリコン等からなるゲート電極６ａと、ゲート電極６ａの側面上及び上面上に設けられた内側絶縁膜９ａと、内側絶縁膜９ａを間に挟んでゲート電極６ａの側面上に設けられた外側絶縁膜１１ａと、第１のウェル２のうちゲート電極６ａの両側方に位置する領域に形成された第２導電型のＬＤＤ領域７ａと、第１のウェル２のうちゲート電極６ａの両側方であってＬＤＤ領域７ａの外側の位置に形成された第２導電型のソース／ドレイン領域１３ａと、ソース／ドレイン領域１３ａ上に設けられ、金属シリサイドからなるシリサイド層１４ａとを有している。
【００３６】
ＬＤＤ領域７ａ上は、ゲート絶縁膜４ａ及びゲート電極６ａの側面上から第１のウェル２上に亘って設けられた内側絶縁膜９ａによって覆われている。
【００３７】
ゲート電極６ａの側面上に位置する絶縁膜（内側絶縁膜９ａと外側絶縁膜１１ａ）の膜厚の合計値は、ＬＤＤ領域７ａ上に設けられた絶縁膜（内側絶縁膜９ａ）の最も薄い部分の膜厚よりも大きい。なお、ゲート電極６ａのゲート長は例えば７００ｎｍ程度であり、ゲート電極６ａからソース／ドレイン領域１３ａまでの平面距離は６００ｎｍ程度である。ゲート絶縁膜４ａは例えばシリコン酸化物からなり、膜厚が例えば２０ｎｍ程度である。内側絶縁膜９ａは例えばシリコン酸化物からなり、膜厚は１００ｎｍ程度である。外側絶縁膜１１ａは、例えばシリコン窒化物からなり、膜厚が例えば５０ｎｍ程度である。
【００３８】
なお、２つのソース／ドレイン領域１３ａは共にゲート電極６ａから所定の距離を空けて配置されているが、ドレイン領域のみゲート電極６ａから距離を空け、ソース領域はゲート電極６ａからの距離をより近くしてもよい。
【００３９】
また、ＬＤＤ領域７ａ上に設けられた内側絶縁膜９ａの端部は、外側絶縁膜１１ａよりもゲート電極６ａから見て外側に突き出ている。
【００４０】
ＬＤＤトランジスタ４０は、第１のウェル２上に設けられたゲート絶縁膜４ｂと、ゲート絶縁膜４ｂ上に設けられたポリシリコン等からなるゲート電極６ｂと、ゲート電極６ｂの側面上に設けられた内側絶縁膜９ｂと、内側絶縁膜９ｂを間に挟んでゲート電極６ｂの側面上に設けられた外側絶縁膜１１ｂと、第１のウェル２のうちゲート電極６ｂの両側方に位置する領域に形成された第２導電型のＬＤＤ領域７ｂと、第１のウェル２のうちゲート電極６ｂの両側方であってＬＤＤ領域７ｂの外側の位置に形成された第２導電型のソース／ドレイン領域１３ｂと、ソース／ドレイン領域１３ｂ上及びゲート電極６ｂ上に設けられ、金属シリサイドからなるシリサイド層１４ｂとを有している。
【００４１】
ＬＤＤ領域７ｂ上は、ゲート絶縁膜４ｂ及び内側絶縁膜９ｂによって覆われている。内側絶縁膜９ｂは、Ｌ字状の断面を有しており、内側絶縁膜９ｂの外側端部の位置と外側絶縁膜１１ｂの外側端部位置とは揃っている。
【００４２】
ゲート電極６ｂのゲート長は例えば７００ｎｍ程度であり、ゲート電極６ｂからソース／ドレイン領域１３ｂまでの平面距離は１００ｎｍ程度である。ゲート絶縁膜４ｂは例えばシリコン酸化物からなり、膜厚が例えば２０ｎｍ程度である。内側絶縁膜９ｂは例えばシリコン酸化物からなり、膜厚が例えば１００ｎｍ程度である。外側絶縁膜１１ｂは、例えばシリコン窒化物からなり、膜厚が例えば５０ｎｍ程度である。
【００４３】
なお、２つのソース／ドレイン領域１３ｂは共にゲート電極６ｂから所定の距離を空けて配置されているが、ドレイン領域のみゲート電極６ｂから距離を空け、ソース領域はゲート電極６ｂからの距離をより近くしてもよい。
【００４４】
ＬＤＤトランジスタ５０は、第２のウェル３上に設けられたゲート絶縁膜５と、ゲート絶縁膜５上に設けられたポリシリコン等からなるゲート電極６ｃと、ゲート電極６ｃの側面上に設けられた側壁絶縁膜１１ｃと、第２のウェル３のうちゲート電極６ｃの両側方に位置する領域に形成された第２導電型のＬＤＤ領域８と、第２のウェル３のうちゲート電極６ｃの両側方であってＬＤＤ領域８の外側の位置に形成された第２導電型のソース／ドレイン領域１３ｃと、ソース／ドレイン領域１３ｃ上及びゲート電極６ｃ上に設けられ、金属シリサイドからなるシリサイド層１４ｃとを有している。
【００４５】
ゲート電極６ｃのゲート長は例えば１８０ｎｍ程度であり、ゲート電極６ｃからソース／ドレイン領域１３ｃまでの平面距離はオフセットＬＤＤトランジスタ３０及びＬＤＤトランジスタ４０におけるゲート電極とソース／ドレイン領域との距離よりも小さくなっている。ゲート絶縁膜５は例えばシリコン酸化物からなり、膜厚が例えば３．５ｎｍ程度である。側壁絶縁膜１１ｃは、例えばシリコン窒化物からなり、膜厚が例えば５０ｎｍ程度である。
【００４６】
以下、図１（ａ）〜（ｃ）に示す本実施形態の半導体装置の製造方法について、図を用いて説明する。
【００４７】
図２〜図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。各図（ａ）はオフセットＬＤＤトランジスタ３０を形成する領域を示し、各図（ｂ）はＬＤＤトランジスタ４０を形成する領域を示し、各図（ｃ）はＬＤＤトランジスタ５０を形成する領域を示している。
【００４８】
まず、図２（ａ）〜（ｃ）に示すように、半導体基板１に高電圧トランジスタ形成用の第１のウェル２と、低電圧トランジスタ形成用の第２のウェル３とをそれぞれ形成する。
【００４９】
次に、第１のウェル２上には厚膜（一例では膜厚２０ｎｍ）のゲート絶縁膜４を形成し、第２のウェル３上には薄膜（一例では膜厚３．５ｎｍ）のゲート絶縁膜５を形成し、ゲート絶縁膜４上及びゲート絶縁膜５に亘って、ポリシリコンからなる膜厚が２００ｎｍのゲート電極材料膜６を形成する。
【００５０】
次に、図３（ａ）〜（ｃ）に示すように、ゲート電極材料膜６をリソグラフィ及びエッチングにより加工してオフセットＬＤＤトランジスタ３０用のゲート電極６ａ、ＬＤＤトランジスタ４０用のゲート電極６ｂ、ＬＤＤトランジスタ５０用のゲート電極６ｃを形成する。このとき、ゲート電極６ａ、６ｂのゲート長は例えば７００ｎｍであり、ゲート電極６ｃのゲート長は例えば１８０ｎｍである。
【００５１】
次に、図４（ａ）〜（ｃ）に示すように、オフセットＬＤＤトランジスタ３０用のＬＤＤ領域７ａ、ＬＤＤトランジスタ４０用のＬＤＤ領域７ｂ、及びＬＤＤトランジスタ５０用のＬＤＤ領域８をイオン注入によって形成する。
【００５２】
ここで、ＬＤＤ領域７ａ、７ｂとＬＤＤ領域８とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件（ドーズ量）の一例は、ＬＤＤ領域７ａ、７ｂはボロンイオン（Ｂ+イオン）で１×１０13／ｃｍ2オーダーであり、低電圧用ＬＤＤ領域８はＢ+イオンで１×１０１４／ｃｍ2オーダーである。
【００５３】
次に、図５（ａ）〜（ｃ）に示すように、半導体基板１上の全面に、カバレッジ良好な、膜厚が１００ｎｍの絶縁膜９を形成する。絶縁膜９は例えばシリコン酸化物で構成されていてもよい。なお、絶縁膜９は積層構造を有していてもよい。
【００５４】
次に、図６（ａ）〜（ｃ）に示すように、高電圧用のオフセットＬＤＤトランジスタ３０及び高電圧用のＬＤＤトランジスタ４０をそれぞれ形成するための領域上を覆い、低電圧用のＬＤＤトランジスタ５０を形成するための領域に開口を有するレジスト１０を形成する。
【００５５】
次に、図７（ａ）〜（ｃ）に示すように、絶縁膜９のうち、低電圧用のＬＤＤトランジスタ５０を形成するための領域内に形成された部分を等方性エッチングにより除去する。図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）からわかるように、ＬＤＤトランジスタ５０を形成するための領域内で絶縁膜９を除去する工程は、高電圧用のオフセットＬＤＤトランジスタ３０及びＬＤＤトランジスタ４０と低電圧用のＬＤＤトランジスタ５０とで側壁絶縁膜の膜厚に差異を設けるための工程であり、オフセットＬＤＤトランジスタ３０を設けない場合でも行われる工程である。
【００５６】
次に、図８（ａ）〜（ｃ）に示すように、レジスト１０を除去した後、半導体基板１上の全面にカバレッジ良好な、膜厚が７０ｎｍの絶縁膜１１を形成する。絶縁膜１１は、例えばシリコン窒化物で構成されていてもよい。なお、絶縁膜１１は積層構造を有していてもよい。
【００５７】
次に、図９（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｃの上面及びＬＤＤ領域８の上面が露出するまで絶縁膜１１を除去する。これにより、ゲート電極６ａの側面上に絶縁膜９を挟んで外側絶縁膜１１ａが形成され、ゲート電極６ｂの側面上に絶縁膜９を挟んで外側絶縁膜１１ｂが形成され、ゲート電極６ｃの側面上には側壁絶縁膜１１ｃが形成される。
【００５８】
本工程により、ゲート電極６ａの側面上には絶縁膜９と外側絶縁膜１１ａとが形成され、ゲート電極６ｂの側面上には絶縁膜９と外側絶縁膜１１ｂとが形成され、ゲート電極６ｃの側面上には側壁絶縁膜１１ｃが形成されることとなる。従って、ゲート電極６ａ、６ｂの側面上にはゲート電極６ｃの側面上よりも厚い絶縁膜が形成されることになる。
【００５９】
なお、オフセットＬＤＤトランジスタ３０及びＬＤＤトランジスタ４０を形成するための領域内で、ゲート電極６ａ、６ｂの上面、及び半導体基板１の上面が露出すると、ゲート電極６ｃの側面上の側壁絶縁膜１１ｃの厚さが所望の厚さより薄くなったり、素子分離絶縁膜（図示せず）が薄くなったり、半導体基板１の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、側壁絶縁膜１１ｃとは別に形成された絶縁膜９がゲート電極６ａ、６ｂの上面及び半導体基板１上を覆っているので、このような不具合の発生が抑えられている。
【００６０】
次に、図１０（ａ）〜（ｃ）に示すように、低電圧用のＬＤＤトランジスタ５０を形成するための領域と、ゲート電極６ａの上面上及び側面上の絶縁膜９及び外側絶縁膜１１ａ、及びＬＤＤ領域７ａの上面の一部とを覆うようにレジスト１２を形成する。ＬＤＤ領域７ａのオフセット長（ＬＤＤ領域７ａ端からレジスト１２の端までの平面距離）は、例えば６００ｎｍである。
【００６１】
次に、図１１（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｂの上面及びＬＤＤトランジスタ４０を形成する領域における半導体基板１の上面が露出するまで、絶縁膜９を除去する。これにより、ゲート電極６ｂの側面上に絶縁膜９の一部からなる内側絶縁膜９ｂを形成し、内側絶縁膜９ｂ上に外側絶縁膜１１ｂを形成する。
【００６２】
また、高電圧のオフセットＬＤＤトランジスタ３０を形成するための領域では、絶縁膜９のうちレジスト１２で覆われた部分で構成された内側絶縁膜９ａが残される。この内側絶縁膜９ａは、ゲート電極６ａの上面及び側面を覆うとともに、ゲート絶縁膜４ａを間に挟んでＬＤＤ領域７ａの上面の一部を覆っている。
【００６３】
なお、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）に示す工程は、ＬＤＤトランジスタ４０とＬＤＤトランジスタ５０とで側壁絶縁膜の膜厚に差異を設けるための工程でもあるので、オフセットＬＤＤトランジスタ３０が設けられない場合でも行われる。
【００６４】
次に、図１２（ａ）〜（ｃ）に示すように、レジスト１２を除去した後、不純物イオン１７を注入することにより、第１のウェル２のうちゲート電極６ａ及び内側絶縁膜９ａの両側方に位置する領域にソース／ドレイン領域１３ａを形成し、第１のウェル２のうちゲート電極６ｂ及び内側絶縁膜９ｂの両側方に位置する領域にソース／ドレイン領域１３ｂを形成する。また、第２のウェル３のうちゲート電極６ｃ及び側壁絶縁膜１１ｃの両側方に位置する領域にソース／ドレイン領域１３ｃを形成する。オフセットＬＤＤトランジスタ３０、ＬＤＤトランジスタ４０、ＬＤＤトランジスタ５０がｐチャネル型である場合には本工程でＢイオンを注入し、これらのトランジスタがｎチャネル型である場合には本工程でヒ素（Ａｓ）イオン等を注入する。
【００６５】
ここで、注入条件（ドーズ量）は、例えばＢ+イオンで３×１０15／ｃｍ2オーダーである。また、図示はしないが、オフセットＬＤＤトランジスタ３０等と導電型が異なるＭＩＳトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図１２（ａ）に示すように、本実施形態の方法では、ＬＤＤ領域７ａ上に既に内側絶縁膜９ａが形成されているため、アッシング時にレジストやソース／ドレイン領域１３ａから放出される不純物による汚染から、ＬＤＤ領域７ａを保護することができる。
【００６６】
次に、図１３（ａ）〜（ｃ）に示すように、上述のレジストを除去後、ソース／ドレイン領域１３ａ、１３ｂ、１３ｃ上、及びゲート電極６ｂ、６ｃ上に金属シリサイドからなるシリサイド層１４ａ、１４ｂ、１４ｃをそれぞれ形成する。このシリサイド層１４ａ、１４ｂ、１４ｃは金属膜の形成工程、金属膜と半導体基板１とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、オフセットＬＤＤトランジスタ３０、ＬＤＤトランジスタ４０、及びＬＤＤトランジスタ５０を備えた半導体装置が形成できる。
【００６７】
本実施形態の半導体装置およびその製造方法によれば、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）に示したように、各トランジスタの側壁絶縁膜の膜厚に差異を形成するための工程を用いて内側絶縁膜９ａ、外側絶縁膜１１ａを形成することができるので、従来の製造方法に比べて工程数を増加させずに本実施形態の半導体装置を製造することができる。
【００６８】
この方法によれば、図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）に示す工程で、ＬＤＤ領域７ａがゲート絶縁膜４ａ及び内側絶縁膜９ａにより覆われているので、イオン注入後にレジスト中の不純物等がＬＤＤ領域７ａに入るのを防ぐことができ、特性の変動を抑えることができる。また、低電圧用のＬＤＤトランジスタ５０の側壁絶縁膜１１ｃは、ＬＤＤ領域７ａを覆う内側絶縁膜９ａとは別に形成された膜であるので、側壁絶縁膜１１ｃを適切な厚さにした場合であっても内側絶縁膜９ａの膜厚を、不純物による汚染を防ぐのに十分な厚さにすることができる。そのため、従来の半導体装置に比べてより確実に不純物によるＬＤＤ領域７ａの汚染を防ぐことが可能となる。
【００６９】
このため、本実施形態の半導体装置では、オフセットＬＤＤトランジスタ３０において接合耐圧の低下や基板へのリーク電流の発生等を防ぎ、特性変動及び特性のばらつきを抑えることが可能となっている。
【００７０】
また、オフセットＬＤＤトランジスタ３０では十分なオフセット幅を取っているので、オフセットＬＤＤトランジスタ３０は高耐圧化されている。ＬＤＤトランジスタ４０もＬＤＤトランジスタ５０に比べて膜厚の大きいゲート絶縁膜４ｂを有しており、高電圧駆動が可能になっている。
【００７１】
また、上述のトランジスタの他にも、半導体基板１上に例えば、ポリシリコン抵抗や拡散層抵抗を形成することが可能である。
【００７２】
なお、本実施形態では、ＭＩＳトランジスタの導電型を規定していないが、ｎチャネル型、ｐチャネル型のいずれのトランジスタであっても同じように形成することができる。また、ＣＭＩＳについても同様の構成を採用することができる。
【００７３】
なお、本実施形態では、図１３（ａ）〜（ｃ）に示す工程でシリサイド層１４ａ、１４ｂ、１４ｃの形成まで説明したが、シリサイド層の形成は半導体装置の動作に必須ではない。
【００７４】
（第２の実施形態）
図１４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置を概略的に示す断面図である。図１４（ａ）に示すように、本実施形態の半導体装置において、高電圧用のオフセットＬＤＤトランジスタ３０のドレイン側のみオフセット構造を有している点が第１の実施形態に係る半導体装置と異なっている。ＬＤＤトランジスタ４０及びＬＤＤトランジスタ５０の構成は第１の実施形態の半導体装置と同様である。
【００７５】
オフセットＬＤＤトランジスタ３０は、第１のウェル２上に設けられたゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に設けられたポリシリコン等からなるゲート電極６ａと、ゲート電極６ａの側面上及び上面の一部上に設けられた内側絶縁膜９ａと、内側絶縁膜９ａを間に挟んでゲート電極６ａの側面上に設けられた外側絶縁膜１１ａと、第１のウェル２のうちゲート電極６ａの両側方に位置する領域に形成された第２導電型のＬＤＤ領域７ａと、第１のウェル２のうちゲート電極６ａの両側方であってＬＤＤ領域７ａの外側の位置に形成された第２導電型のソース／ドレイン領域１３ａと、ソース／ドレイン領域１３ａ上及びゲート電極６ａの一部上に設けられ、金属シリサイドからなるシリサイド層１４ａとを有している。
【００７６】
ＬＤＤ領域７ａ上は、ゲート絶縁膜４ａ及びゲート電極６ａの側面上から第１のウェル２上に亘って設けられた内側絶縁膜９ａによって覆われている。ドレイン側にはオフセット構造が形成されている。すなわち、ドレイン領域とゲート電極６ａとの距離は、ソース領域とゲート電極６ａとの距離に比べて大きくなっている。言い換えれば、ドレイン側のＬＤＤ領域７ａのゲート長方向の長さはソース側のＬＤＤ領域７ａのゲート長方向の長さよりも長くなっている。これにより、オフセットＬＤＤトランジスタ３０では第１の実施形態のオフセットＬＤＤトランジスタ３０と同程度の高い耐圧性を有している。
【００７７】
ゲート電極６ａのドレイン領域側の側面上に位置する絶縁膜（内側絶縁膜９ａと外側絶縁膜１１ａ）の膜厚の合計値は、ＬＤＤ領域７ａ上に設けられた絶縁膜（内側絶縁膜９ａ）の最も薄い部分の膜厚よりも大きい。なお、ゲート電極６ａのゲート長は例えば７００ｎｍ程度であり、ゲート電極６ａからドレイン領域までの平面距離は８００ｎｍ程度である。ゲート絶縁膜４ａは例えばシリコン酸化物からなり、膜厚が例えば２０ｎｍ程度である。内側絶縁膜９ａは例えばシリコン酸化物からなり、膜厚は１００ｎｍ程度である。外側絶縁膜１１ａは、例えばシリコン窒化物からなり、膜厚が例えば５０ｎｍ程度である。
【００７８】
以下、図１４（ａ）〜（ｃ）に示す本実施形態の半導体装置の製造方法について、図を用いて説明する。
【００７９】
図１５〜図１８は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。各図（ａ）はオフセットＬＤＤトランジスタ３０を形成する領域を示し、各図（ｂ）はＬＤＤトランジスタ４０を形成する領域を示し、各図（ｃ）はＬＤＤトランジスタ５０を形成する領域を示している。なお、図１５（ａ）〜（ｃ）に示す構造を形成するまでの製造工程は、第１の実施形態で説明した図２（ａ）〜（ｃ）から図９（ａ）〜（ｃ）までの工程と同様であるので、これ以後の工程について説明する。
【００８０】
まず、図１５（ａ）〜（ｃ）に示すように、ＬＤＤトランジスタ５０を形成するための領域を覆い、且つオフセットＬＤＤトランジスタ３０を形成するための領域のうち、ゲート電極６ｃの上面の一部上からドレイン側のＬＤＤ領域７ａ上の一部までを覆うレジスト１２を形成する。オフセットＬＤＤトランジスタにおけるオフセット長は、例えば８００ｎｍである。
【００８１】
次に、図１６（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｂの上面及びＬＤＤトランジスタ４０を形成する領域における半導体基板１の上面が露出するまで、絶縁膜９を除去する。これにより、ゲート電極６ｂの側面上に絶縁膜９の一部からなる内側絶縁膜９ｂを形成し、内側絶縁膜９ｂ上に外側絶縁膜１１ｂを形成する。
【００８２】
また、高電圧のオフセットＬＤＤトランジスタ３０を形成するための領域では、絶縁膜９のうちレジスト１２で覆われた部分で構成された内側絶縁膜９ａが残される。この内側絶縁膜９ａは、ゲート電極６ａの上面の一部及び側面を覆うとともに、ゲート絶縁膜４ａを間に挟んでドレイン側に位置するＬＤＤ領域７ａの上面の一部を覆っている。
【００８３】
なお、図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）に示す工程は、ＬＤＤトランジスタ４０とＬＤＤトランジスタ５０とで側壁絶縁膜の膜厚に差異を設けるための工程でもあるので、オフセットＬＤＤトランジスタ３０が設けられない場合でも行われる。
【００８４】
次に、図１７（ａ）〜（ｃ）に示すように、レジスト１２を除去した後、不純物イオン１７を注入することにより、第１のウェル２のうちゲート電極６ａ及び内側絶縁膜９ａの両側方に位置する領域にソース／ドレイン領域１３ａを形成し、第１のウェル２のうちゲート電極６ｂ及び内側絶縁膜９ｂの両側方に位置する領域にソース／ドレイン領域１３ｂを形成する。また、第２のウェル３のうちゲート電極６ｃ及び側壁絶縁膜１１ｃの両側方に位置する領域にソース／ドレイン領域１３ｃを形成する。オフセットＬＤＤトランジスタ３０、ＬＤＤトランジスタ４０、ＬＤＤトランジスタ５０がｐチャネル型である場合には本工程でＢイオンを注入し、これらのトランジスタがｎチャネル型である場合には本工程でヒ素（Ａｓ）イオン等を注入する。
【００８５】
ここで、注入条件（ドーズ量）は、例えばＢ+イオンで３×１０15／ｃｍ2オーダーである。また、図示はしないが、オフセットＬＤＤトランジスタ３０等と導電型が異なるＭＩＳトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図１７に示すように、本実施形態の方法では、ＬＤＤ領域７ａ上に既に内側絶縁膜９ａが形成されているため、アッシング時にレジストやソース／ドレイン領域１３ａから放出される不純物による汚染から、ＬＤＤ領域７ａを保護することができる。
【００８６】
次に、図１８（ａ）〜（ｃ）に示すように、ゲート電極６ａのソース領域側の上面上、及びソース／ドレイン領域１３ａ上に金属シリサイドからなるシリサイド層１４ａを形成し、ゲート電極６ｂ上及びソース／ドレイン領域１３ｂ上に金属シリサイドからなるシリサイド層１４ｂを形成する。また、ゲート電極６ｃ上、及びソース／ドレイン領域１３ｃ上に金属シリサイドからなるシリサイド層１４ｃを形成する。
【００８７】
このシリサイド層１４ａ、１４ｂ、１４ｃは金属膜の形成工程、金属膜と半導体基板１とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、オフセットＬＤＤトランジスタ３０、ＬＤＤトランジスタ４０、及びＬＤＤトランジスタ５０を備えた半導体装置が形成できる。
【００８８】
本実施形態の半導体装置およびその製造方法によれば、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）に示したように、各トランジスタの側壁絶縁膜の膜厚に差異を形成するための工程を用いて内側絶縁膜９ａ、外側絶縁膜１１ａを形成することができるので、従来の製造方法に比べて工程数を増加させずに本実施形態の半導体装置を製造することができる。
【００８９】
この方法によれば、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）に示す工程で、オフセット構造を有するドレイン側のＬＤＤ領域７ａがゲート絶縁膜４ａ及び内側絶縁膜９ａにより覆われているので、イオン注入後にレジスト中の不純物等がＬＤＤ領域７ａに入るのを防ぐことができ、特性の変動を抑えることができる。また、オフセットＬＤＤトランジスタ３０では十分なオフセット幅を取っているので、オフセットＬＤＤトランジスタ３０は高耐圧化されている。ＬＤＤトランジスタ４０もＬＤＤトランジスタ５０に比べて膜厚の大きいゲート絶縁膜４ｂを有しており、高電圧駆動が可能になっている。
【００９０】
さらに、本実施形態の半導体装置では、ドレイン領域側のみがオフセット構造を有しているので、オフセットＬＤＤトランジスタ３０の耐圧性を第１の実施形態に係る半導体装置と同等にしたまま、オフセットＬＤＤトランジスタ３０のサイズを小さくすることができる。
【００９１】
また、本実施形態の方法によれば、第１の実施形態と同様に、ＬＤＤ領域の形成工程からソース／ドレイン領域の形成工程までの工程において、所望の領域上に内側絶縁膜を形成することができるため、金属シリサイド形成工程を含む場合に、追加工程なしに自己整合的に非シリサイド領域を形成することができる。
【００９２】
また、上述のトランジスタの他にも、半導体基板１上に例えば、ポリシリコン抵抗や拡散層抵抗を形成することが可能である。
【００９３】
なお、本実施形態では、ＭＩＳトランジスタの導電型を規定していないが、ｎチャネル型、ｐチャネル型のいずれのトランジスタであっても同じように形成することができる。また、ＣＭＩＳについても同様の構成を採用することができる。
【００９４】
なお、本実施形態では、図１８（ａ）〜（ｃ）に示す工程でシリサイド層１４ａ、１４ｂ、１４ｃの形成まで説明したが、シリサイド層の形成は半導体装置の動作に必須ではない。
【００９５】
（第３の実施形態）
図１９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置を概略的に示す断面図である。図１９（ａ）に示すように、本実施形態の半導体装置は、高電圧用のＬＤＤトランジスタ４０、及び低電圧用のＬＤＤトランジスタ５０と同一の半導体基板１上にポリシリコンからなる抵抗体６ｄを有する抵抗素子６０が設けられている点が第１の実施形態に係る半導体装置と異なっている。ＬＤＤトランジスタ４０及びＬＤＤトランジスタ５０の構成は第１の実施形態の半導体装置におけるゲート電極、内側絶縁膜、及び外側絶縁膜の構成と同様である。
【００９６】
すなわち、抵抗素子６０は、第１のウェル２上に形成された素子分離領域２０上に形成されたポリシリコンからなる抵抗体６ｄと、抵抗体６ｄの上面上及び側面上から素子分離領域２０の一部上に亘って設けられた内側絶縁膜９ｄと、抵抗体６ｄの側面上に間に内側絶縁膜９ｄを挟んで設けられた外側絶縁膜１１ｄとを有している。抵抗体６ｄの側面上に形成された絶縁膜（内側絶縁膜９ｄと外側絶縁膜１１ｄ）の合計膜厚は、素子分離領域２０のうち抵抗体６ｄの両側方に位置する部分上に形成された絶縁膜（内側絶縁膜９ｄ）の膜厚よりも大きくなっている。
【００９７】
図２０（ａ）は、抵抗素子６０を上方から見た場合の平面図であり、（ｂ）は、抵抗素子６０のゲート幅方向断面（図１９（ａ）〜（ｃ）と直交する断面）を示す図である。
【００９８】
図２０（ａ）、（ｂ）に示すように、抵抗体６ｄの上面の一部（ここでは抵抗体６ｄの両端部の上面）上には金属シリサイドからなるシリサイド層１４ｄが形成されており、上層配線に接続されたコンタクトプラグ（図示せず）がこのシリサイド層１４ｄに接続される。
【００９９】
次に、本実施形態の半導体装置の製造方法を説明する。製造工程は、第１の実施形態の半導体装置におけるオフセットＬＤＤトランジスタ３０に代えて、ゲート電極６ｂ、６ｃと同じ材料で構成される抵抗体６ｄを有する抵抗素子６０を形成する他、基本的に第１の実施形態に係る製造方法と同一である。
【０１００】
抵抗体６ｄの側面上に設けられた絶縁膜（内側絶縁膜９ｄ及び外側絶縁膜１１ｄ）の膜厚の合計は、素子分離領域２０上に設けられた絶縁膜（内側絶縁膜９ｄ）のうち最も薄い部分の膜厚より薄い。
【０１０１】
図２１〜図３１は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。各図（ａ）は抵抗素子６０を形成する領域を示し、各図（ｂ）はＬＤＤトランジスタ４０を形成する領域を示し、各図（ｃ）はＬＤＤトランジスタ５０を形成する領域を示している。
【０１０２】
まず、図２１（ａ）〜（ｃ）に示すように、半導体基板１上の素子分離領域２０上、ゲート絶縁膜４、５上にポリシリコンからなる膜厚２００ｎｍ程度のゲート電極材料膜６を形成する。
【０１０３】
次に、図２２（ａ）〜（ｃ）に示すように、ゲート電極材料膜６をリソグラフィ及びエッチングにより加工して抵抗体６ｄ、ＬＤＤトランジスタ４０用のゲート電極６ｂ、ＬＤＤトランジスタ５０用のゲート電極６ｃを形成する。このとき、抵抗体６ｄの幅は例えば１μｍで、長さは例えば１００μｍ程度である。
【０１０４】
次に、図２３（ａ）〜（ｃ）に示すように、ＬＤＤトランジスタ４０用のＬＤＤ領域７ｂ、及びＬＤＤトランジスタ５０用のＬＤＤ領域８をイオン注入によって形成する。ここで、ＬＤＤ領域７ｂとＬＤＤ領域８とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件（ドーズ量）の一例は、ＬＤＤ領域７ｂがボロンイオン（Ｂ+イオン）で１×１０13／ｃｍ2オーダーであり、低電圧用のＬＤＤ領域８がＢ+イオンで１×１０１４／ｃｍ2オーダーである。
【０１０５】
次に、図２４（ａ）〜（ｃ）に示すように、半導体基板１上の全面に、カバレッジ良好な、膜厚が１００ｎｍの絶縁膜９を形成する。なお、絶縁膜９は積層構造を有していてもよい。
【０１０６】
次に、図２５（ａ）〜（ｃ）に示すように、抵抗素子６０及び高電圧用のＬＤＤトランジスタ４０をそれぞれ形成するための領域上を覆い、低電圧用のＬＤＤトランジスタ５０を形成するための領域に開口を有するレジスト１０を形成する。
【０１０７】
次に、図２６（ａ）〜（ｃ）に示すように、絶縁膜９のうち、低電圧用のＬＤＤトランジスタ５０を形成するための領域内に形成された部分を等方性エッチングにより除去する。ＬＤＤトランジスタ５０を形成するための領域内で絶縁膜９を除去する本工程は、抵抗素子６０及びＬＤＤトランジスタ４０と低電圧用のＬＤＤトランジスタ５０とで側壁絶縁膜の膜厚に差異を設けるための工程であり、抵抗素子６０を設けない場合でも行われる工程である。
【０１０８】
次に、図２７（ａ）〜（ｃ）に示すように、レジスト１０を除去した後、半導体基板１上の全面にカバレッジ良好な、膜厚が例えば７０ｎｍの絶縁膜１１を形成する。なお、絶縁膜１１は積層構造を有していてもよい。
【０１０９】
次に、図２８（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｃの上面及びＬＤＤ領域８の上面が露出するまで絶縁膜１１を除去する。これにより、抵抗体６ｄの側面上に絶縁膜９を挟んで外側絶縁膜１１ｄが形成され、ゲート電極６ｂの側面上に絶縁膜９を挟んで外側絶縁膜１１ｂが形成され、ゲート電極６ｃの側面上には側壁絶縁膜１１ｃが形成される。
【０１１０】
本工程により、抵抗体６ｄの側面上には絶縁膜９と外側絶縁膜１１ｄとが形成され、ゲート電極６ｂの側面上には絶縁膜９と外側絶縁膜１１ｂとが形成され、ゲート電極６ｃの側面上には側壁絶縁膜１１ｃが形成されることとなる。従って、抵抗体６ｄ及びゲート電極６ｂの側面上にはゲート電極６ｃの側面上よりも厚い絶縁膜が形成されることになる。
【０１１１】
なお、抵抗素子６０及びＬＤＤトランジスタ４０を形成するための領域内で、抵抗体６ｄ、ゲート電極６ｂの上面、及び半導体基板１の上面が露出すると、ゲート電極６ｃの側面上の側壁絶縁膜１１ｃの厚さが所望の厚さより薄くなったり、素子分離絶縁膜が薄くなったり、半導体基板１の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、抵抗体６ｄ、ゲート電極６ｂの上面及び半導体基板１上を絶縁膜９が覆っているので、このような不具合の発生が抑えられている。
【０１１２】
次に、図２９（ａ）〜（ｃ）に示すように、低電圧用のＬＤＤトランジスタ５０を形成するための領域と、抵抗体６ｄの上面上及び側面上の絶縁膜９及び外側絶縁膜１１ａ、及び素子分離領域２０のうち抵抗体６ｄからの距離が所定の範囲内の領域とを覆うようにレジスト１２を形成する。
【０１１３】
次に、図３０（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｂの上面及びＬＤＤトランジスタ４０を形成する領域における半導体基板１の上面が露出するまで、絶縁膜９を除去する。これにより、ゲート電極６ｂの側面上に絶縁膜９の一部からなる内側絶縁膜９ｂを形成し、内側絶縁膜９ｂ上に外側絶縁膜１１ｂを形成する。
【０１１４】
また、抵抗素子６０を形成するための領域では、絶縁膜９のうちレジスト１２で覆われた部分で構成された内側絶縁膜９ｄが残される。この内側絶縁膜９ｄは、抵抗体６ｄの上面及び側面を覆うとともに、ゲート絶縁膜４ａを間に挟んで素子分離領域２０の上面の一部を覆っている。
【０１１５】
なお、図２９（ａ）〜（ｃ）、図３０（ａ）〜（ｃ）に示す工程は、ＬＤＤトランジスタ４０とＬＤＤトランジスタ５０とで側壁絶縁膜の膜厚に差異を設けるとともに、ＬＤＤトランジスタ５０を形成するための領域を必要以上にエッチングしないための工程でもあるので、抵抗素子６０が設けられない場合でも行われる。
【０１１６】
次に、図３１（ａ）〜（ｃ）に示すように、レジスト１２を除去した後、不純物イオン１７を注入することにより、ソース／ドレイン領域１３ｂを形成する。
【０１１７】
ここで、注入条件（ドーズ量）は、例えばＢ+イオンで３×１０15／ｃｍ2オーダーである。また、図示はしないが、ＬＤＤトランジスタ４０等と導電型が異なるＭＩＳトランジスタの形成領域上をレジストで覆っている。イオン注入の後、このレジストを除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図３１に示すように、本実施形態の方法では、抵抗体６ｄ上に既に内側絶縁膜９ｄが形成されているため、アッシング時にレジスト１２より放出される不純物による汚染から抵抗体６ｄを保護することができる。
【０１１８】
その後、公知の方法でソース／ドレイン領域１３ｂ上及びゲート電極６ｂ上にシリサイド層１４ｂ（図１９参照）を形成し、ソース／ドレイン領域１３ｃ上及びゲート電極６ｃ上にシリサイド層１４ｃを形成する。
【０１１９】
以上のように、本実施形態の方法によれば、工程数を増やすことなく、抵抗素子６０とＭＩＳトランジスタとを同一基板上に不具合無く設けることができる。特に、図３１（ａ）〜（ｃ）に示す工程で、レジストに含まれる不純物による汚染から、抵抗素子６０をより確実に防ぐことができる。このため、抵抗素子６０の抵抗値のばらつきを抑え、当該抵抗値を精度良く所望の値に設定することが可能となる。
【０１２０】
また、抵抗体６ｄの上面の一部上にはシリサイド層１４ｄが設けられるが、抵抗体６ｄの上面全体上にシリサイド層１４ｄを形成しない場合もある。
【０１２１】
（第４の実施形態）
図３２（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置を概略的に示す断面図である。本実施形態の半導体装置では、高電圧用のオフセットＬＤＤトランジスタ３０に代えて拡散層抵抗７０が設けられている点が第１の実施形態の半導体装置と異なっている。ＬＤＤトランジスタ４０及びＬＤＤトランジスタ５０の構成は第１の実施形態と同様である。
【０１２２】
拡散層抵抗７０は、第１のウェル２の上部に設けられた第２導電型（ＬＤＤ領域７ｂ、８と同じ導電型）の不純物領域７ｅと、不純物領域７ｅ上に設けられ、ゲート絶縁膜４ｂと同じ膜厚を有し、同じ材料で構成された絶縁膜４ｅと、絶縁膜４ｅ上に設けられ、内側絶縁膜９ｂと同じ材料で構成された絶縁膜９ｅと、第１のウェル２のうち不純物領域７ｅの両側に位置する領域に設けられた第２導電型の高濃度不純物領域１３ｅと、高濃度不純物領域１３ｅ上に設けられたシリサイド層１４ｅとを有している。
【０１２３】
次に、本実施形態の半導体装置の製造方法について説明する。ただし、ＬＤＤトランジスタ４０、５０は第１の実施形態に係る半導体装置と同じ構成であるので、拡散層抵抗７０を中心として製造方法を説明する。
【０１２４】
図３３〜図４３は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。各図（ａ）は拡散層抵抗７０を形成する領域を示し、各図（ｂ）はＬＤＤトランジスタ４０を形成する領域を示し、各図（ｃ）はＬＤＤトランジスタ５０を形成する領域を示している。
【０１２５】
まず、図３３（ａ）〜（ｃ）に示すように、半導体基板１に高電圧トランジスタ形成用の第１のウェル２と低電圧トランジスタ形成用の第２のウェル３をそれぞれ形成する。次に、第１のウェル２上には厚膜（例えば膜厚２０ｎｍ）のゲート絶縁膜４を形成し、第２のウェル３上には薄膜（例えば膜厚３．５ｎｍ）のゲート絶縁膜５を形成する。続いて、ゲート絶縁膜４のうちＬＤＤトランジスタ４０を形成するための領域内に設けられた部分上に形成されたポリシリコンからなる膜厚が２００ｎｍ程度のゲート電極６ｂと、ゲート絶縁膜５上に設けられ、ポリシリコンからなる膜厚が２００ｎｍ程度のゲート電極６ｃとを形成する。
【０１２６】
次に、図３４（ａ）〜（ｃ）に示すように、不純物領域７ｅ、ＬＤＤトランジスタ４０用のＬＤＤ領域７ｂ、及びＬＤＤトランジスタ５０用のＬＤＤ領域８をイオン注入によって第１のウェル２又は第２のウェル３に形成する。ここで、ＬＤＤ領域７ｂとＬＤＤ領域８とは別々に形成するのが一般的であるが、同時に形成してもよい。注入条件（ドーズ量）の一例は、ＬＤＤ領域７ｂはボロンイオン（Ｂ+イオンで１×１０13／ｃｍ2オーダーであり、低電圧用のＬＤＤ領域８はＢ+イオンで１×１０１４／ｃｍ2オーダーである。
【０１２７】
次に、図３５（ａ）〜（ｃ）に示すように、半導体基板１上の全面に、カバレッジ良好な、膜厚が１００ｎｍの絶縁膜９を形成する。なお、絶縁膜９は積層構造を有していてもよい。
【０１２８】
次に、図３６（ａ）〜（ｃ）に示すように、拡散層抵抗７０及び高電圧用のＬＤＤトランジスタ４０をそれぞれ形成するための領域上を覆い、低電圧用のＬＤＤトランジスタ５０を形成するための領域に開口を有するレジスト１０を形成する。
【０１２９】
次に、図３７（ａ）〜（ｃ）に示すように、絶縁膜９のうち、低電圧用のＬＤＤトランジスタ５０を形成するための領域内に形成された部分を等方性エッチングにより除去する。
【０１３０】
次に、図３８（ａ）〜（ｃ）に示すように、レジスト１０を除去した後、半導体基板１上の全面にカバレッジ良好な、膜厚が例えば７０ｎｍの絶縁膜１１を形成する。なお、絶縁膜１１は積層構造を有していてもよい。
【０１３１】
次に、図３９（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｃの上面及びＬＤＤ領域８の上面が露出するまで絶縁膜１１を除去する。これにより、ゲート電極６ａの側面上に絶縁膜９を挟んで外側絶縁膜１１ａが形成され、ゲート電極６ｂの側面上に絶縁膜９を挟んで外側絶縁膜１１ｂが形成され、ゲート電極６ｃの側面上には側壁絶縁膜１１ｃが形成される。また、拡散層抵抗７０を形成するための領域では、絶縁膜１１全体が除去される。本工程では、拡散層抵抗７０を形成するための領域において絶縁膜９が形成されているので、半導体基板１の上面が露出することはない。
【０１３２】
なお、拡散層抵抗７０を形成するための領域内で半導体基板１の上面が露出したり、ＬＤＤトランジスタ４０を形成するための領域内で、ゲート電極６ｂの上面が露出したりすると、ゲート電極６ｃの側面上の側壁絶縁膜１１ｃの厚さが所望の厚さより薄くなったり、素子分離絶縁膜（図示せず）が薄くなったり、半導体基板１の上面が荒れたりする不具合が生じやすくなる。本実施形態の方法では、ゲート電極６ｂの上面及び半導体基板１上を絶縁膜９が覆っているので、このような不具合の発生が抑えられている。
【０１３３】
次に、図４０（ａ）〜（ｃ）に示すように、低電圧用のＬＤＤトランジスタ５０を形成するための領域と、拡散層抵抗７０の不純物領域７ｅを形成するための領域とを覆うようにレジスト１２を形成する。
【０１３４】
次に、図４１（ａ）〜（ｃ）に示すように、異方性エッチングによって、ゲート電極６ｂの上面及びＬＤＤトランジスタ４０を形成する領域における半導体基板１の上面が露出するまで、絶縁膜９を除去する。これにより、ゲート電極６ｂの側面上に絶縁膜９の一部からなる内側絶縁膜９ｂを形成し、内側絶縁膜９ｂ上に外側絶縁膜１１ｂを形成する。
【０１３５】
また、拡散層抵抗７０を形成するための領域では、絶縁膜９のうちレジスト１２で覆われた部分で構成された絶縁膜９ｅが残される。
【０１３６】
次に、図４２（ａ）〜（ｃ）に示すように、レジスト１２を除去した後、絶縁膜９ｅを覆うレジスト１６を形成し、このレジスト１６をマスクとして不純物イオン１７を注入することにより、第１のウェル２のうち絶縁膜９ｅの両側方に位置する領域に高濃度不純物領域１３ｅを形成し、第１のウェル２のうちゲート電極６ｂ及び内側絶縁膜９ａの両側方に位置する領域にソース／ドレイン領域１３ｂを形成する。また、第２のウェル３のうちゲート電極６ｃ及び側壁絶縁膜１１ｃの両側方に位置する領域にソース／ドレイン領域１３ｃを形成する。ＬＤＤトランジスタ４０、ＬＤＤトランジスタ５０がｐチャネル型である場合には本工程でＢイオンを注入し、これらのトランジスタがｎチャネル型である場合には本工程でＡｓイオン等を注入する。ここで、注入条件（ドーズ量）は、例えばＢ+イオンで１×１０15／ｃｍ2オーダーである。また、図示はしないが、ＬＤＤトランジスタ４０等と導電型が異なるＭＩＳトランジスタの形成領域上をレジスト１６で覆っている。イオン注入の後、このレジスト１６を除去するためにアッシングが行われるが、従来技術ではその際に汚染が発生する。しかしながら、図４２（ａ）に示すように、本実施形態の方法では、不純物領域７ｅ上に既に絶縁膜９ｅが形成されているため、アッシング時にレジストや高濃度不純物領域１３ｅから放出される不純物による汚染から、不純物領域７ｅを保護することができる。そのため、拡散層抵抗７０の抵抗値のばらつきを抑えることができる。
【０１３７】
次に、図４３（ａ）〜（ｃ）に示すように、高濃度不純物領域１３ｅ上に金属シリサイドからなるシリサイド層１４ｅを形成し、ゲート電極６ｂ上及びソース／ドレイン領域１３ｂ上に金属シリサイドからなるシリサイド層１４ｂを形成する。また、ゲート電極６ｃ上、及びソース／ドレイン領域１３ｃ上に金属シリサイドからなるシリサイド層１４ｃを形成する。
【０１３８】
このシリサイド層１４ｅ、１４ｂ、１４ｃは金属膜の形成工程、金属膜と半導体基板１とのシリサイド反応工程、及び未反応の金属膜の除去工程により自己整合的に形成されるので、微細化に容易に対応できる。以上の方法により、拡散層抵抗７０、ＬＤＤトランジスタ４０、及びＬＤＤトランジスタ５０を備えた半導体装置が形成できる。
【０１３９】
以上に説明したように、本実施形態の半導体装置及びその製造方法によれば、工程数を増やすことなく、拡散層抵抗領域の上面にも絶縁膜９ｅを形成することができる。第１の実施形態と同様に、この絶縁膜９ｅを利用して、図４２（ａ）に示すように、ソース／ドレイン領域１３ｂ、１３ｃ形成時の高ドーズのイオン注入とその後のアッシングにより発生する汚染不純物から、拡散層抵抗領域を保護することができる。このため、拡散層抵抗７０の抵抗値を精度良く所望の値に設定することが可能となる。
【０１４０】
また、本実施形態の構成によれば、ＬＤＤ領域の形成からソース・ドレイン領域の形成までの間の工程において、所望の領域に絶縁膜９ｅ、側壁絶縁膜１１ｃ等を形成することができるため、金属シリサイド形成工程を含む場合に、追加工程無く、自己整合的に非シリサイド領域を形成することができる。
【０１４１】
なお、以上で説明した各部材の構成材料やサイズ、形状等、形成手順は一例であって、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、オフセットＬＤＤトランジスタのソース領域側にのみＬＤＤ領域を設けてドレイン領域側にはＬＤＤ領域を設けない場合であっても本実施形態で説明した構成を用いることができる。
【０１４２】
また、各実施形態の構成を適宜組み合わせることも可能である。
【産業上の利用可能性】
【０１４３】
以上に説明したように、本発明の半導体装置およびその製造方法は、ＬＤＤ領域やポリシリコンからなる抵抗体、拡散層抵抗など、不純物の汚染に弱い領域を有する半導体装置に適用できる。
【符号の説明】
【０１４４】
１      半導体基板
２      第１のウェル
３      第２のウェル
４、４ａ、４ｂ、５  ゲート絶縁膜
４ｅ    絶縁膜
６      ゲート電極材料膜
６ａ、６ｂ、６ｃ    ゲート電極
６ｄ    抵抗体
７ａ、７ｂ    ＬＤＤ領域
７ｂ、８      ＬＤＤ領域
７ｅ    不純物領域
９、９ｅ      絶縁膜
９ａ、９ｂ、９ｃ、９ｄ    内側絶縁膜
１０、１２、１６      レジスト
１１      絶縁膜 
１１ａ、１１ｂ、１１ｄ    外側絶縁膜 
１１ｃ    側壁絶縁膜
１３ａ、１３ｂ、１３ｃ      ソース／ドレイン領域 
１３ｅ    高濃度不純物領域
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ      シリサイド層
１７      不純物イオン
２０      素子分離領域
３０      オフセットＬＤＤトランジスタ
４０、５０      ＬＤＤトランジスタ
６０      抵抗素子
７０      拡散層抵抗
【図１】
2013026542.tif 000003
【図２】
2013026542.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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