(57)【要約】【課題】第１電極層の膜厚の均一化及び第１電極層と抵抗変化層との密着性の向上を図る不揮発性記憶装置及びその製造方法を提供すること。【解決手段】実施形態に係る不揮発性記憶装置は、第１電極層と、第２電極層と、抵抗変化層と、を含む第１機能層を備える。前記第２電極層は、前記第１電極層と対向する。前記抵抗変化層は、前記第１電極層と、前記第２電極層と、の間に設けられ、抵抗状態が遷移する。第１機能層は、前記第１電極層と、前記抵抗変化層と、の間に設けられ前記第１電極層及び前記抵抗変化層にそれぞれ接する第１中間層を含む。【選択図】図１
2013197422.tif 000002
【特許請求の範囲】
【請求項１】
第１電極層と、前記第１電極層と対向する第２電極層と、前記第１電極層と前記第２電極層との間に設けられ抵抗状態が遷移する抵抗変化層と、を含む第１機能層を備え、
前記第１機能層は、
前記第１電極層と、前記抵抗変化層と、の間に設けられ前記第１電極層及び前記抵抗変化層にそれぞれ接する第１中間層を含み、
前記第１電極層に含まれる金属元素の仕事関数は、前記第１中間層に含まれる金属元素の仕事関数よりも大きく、
前記第１電極層に含まれる金属は、Ｃｕ、Ａｇ、Ａｌ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つであり、
前記第１中間層に含まれる金属は、Ｔｉ、Ｎｂ、Ｈｆ、Ａｌ及びＴａよりなる群から選択された少なくとも１つである不揮発性記憶装置。
【請求項２】
第１電極層と、前記第１電極層と対向する第２電極層と、前記第１電極層と前記第２電極層との間に設けられ抵抗状態が遷移する抵抗変化層と、を含む第１機能層を備え、
前記第１機能層は、
前記第１電極層と、前記抵抗変化層と、の間に設けられ前記第１電極層及び前記抵抗変化層にそれぞれ接する第１中間層を含む不揮発性記憶装置。
【請求項３】
前記第１電極層に含まれる金属元素の仕事関数は、前記第１中間層に含まれる金属元素の仕事関数よりも大きい請求項２記載の不揮発性記憶装置。
【請求項４】
前記第１電極層に含まれる金属は、Ｃｕ、Ａｇ、Ａｌ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つである請求項２または３に記載の不揮発性記憶装置。
【請求項５】
前記第１中間層に含まれる金属は、Ｔｉ、Ｎｂ、Ｈｆ、Ａｌ及びＴａよりなる群から選択された少なくとも１つである請求項２〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第１機能層は、前記第１電極層の前記第１中間層とは反対側の面に接する第２中間層を含む請求項２〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記第１電極層に含まれる金属元素の仕事関数は、前記第２中間層に含まれる金属元素の仕事関数よりも大きい請求項６記載の不揮発性記憶装置。
【請求項８】
前記第２中間層に含まれる金属は、Ｔｉ、Ｎｂ、Ｈｆ、Ａｌ及びＴａよりなる群から選択された少なくとも１つである請求項６または７に記載の不揮発性記憶装置。
【請求項９】
第１電極層と、前記第１電極層と対向する第２電極層と、前記第１電極層と前記第２電極層との間に設けられ抵抗状態が遷移する抵抗変化層と、を含む第２機能層を備え、
前記第２機能層は、
前記第１電極層の前記抵抗変化層とは反対側の面に接する第３中間層を含む不揮発性記憶装置。
【請求項１０】
前記第１電極層に含まれる金属元素の仕事関数は、前記第３中間層に含まれる金属元素の仕事関数よりも大きい請求項９記載の不揮発性記憶装置。
【請求項１１】
前記第１電極層に含まれる金属は、Ｃｕ、Ａｇ、Ａｌ、Ｃｏ及びＮｉよりなる群から選択された少なくとも１つである請求項９または１０に記載の不揮発性記憶装置。
【請求項１２】
前記第３中間層に含まれる金属は、Ｔｉ、Ｎｂ、Ｈｆ、Ａｌ及びＴａよりなる群から選択された少なくとも１つである請求項９〜１１のいずれか１つに記載の不揮発性記憶装置。
【請求項１３】
前記第２機能層は、
前記第１電極層と、前記抵抗変化層と、の間に設けられ前記第１電極層及び前記抵抗変化層にそれぞれ接する第４中間層を含む請求項９〜１２のいずれか１つに記載の不揮発性記憶装置。
【請求項１４】
前記第１電極層に含まれる金属元素の仕事関数は、前記第４中間層に含まれる金属元素の仕事関数よりも大きい請求項１３記載の不揮発性記憶装置。
【請求項１５】
前記第４中間層に含まれる金属は、Ｔｉ、Ｎｂ、Ｈｆ、Ａｌ及びＴａよりなる群から選択された少なくとも１つである請求項１３または１４に記載の不揮発性記憶装置。
【請求項１６】
第１電極層と、前記第１電極層と対向する第２電極層と、前記第１電極層と前記第２電極層との間に設けられ抵抗状態が遷移する抵抗変化層と、を含む第１機能層を形成する工程を備え、
前記第１機能層を形成する工程は、
前記第２電極層を形成する工程と、
前記第２電極層の上に前記抵抗変化層を形成する工程と、
前記抵抗変化層の上に前記抵抗変化層と接するように第１中間層を形成する工程と、
前記第１中間層の上に前記第１中間層と接するように前記第１電極層を形成する工程と、
を含む不揮発性記憶装置の製造方法。
【請求項１７】
第１電極層と、前記第１電極層と対向する第２電極層と、前記第１電極層と前記第２電極層との間に設けられ抵抗状態が遷移する抵抗変化層と、を含む第１機能層を形成する工程を備え、
前記第１機能層を形成する工程は、
第３中間層を形成する工程と、
前記第３中間層の上に前記第３中間層と接するように前記第１電極層を形成する工程と、
前記第１電極層の上に前記抵抗変化層を形成する工程と、
前記抵抗変化層の上に前記第２電極層を形成する工程と、
を含む不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
抵抗変化を利用した不揮発性記憶装置として、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるＣＢＲＡＭ（Conductive Bridging RAM）が知られている。ＣＢＲＡＭでは、電極間の抵抗値の変化を情報として記憶する。
【０００３】
ＣＢＲＡＭは、第１電極層（イオン源）と、第２電極層（対向電極）と、第１電極層と第２電極層との間に設けられた抵抗変化層（イオン拡散層）と、を備える。このような素子構造において、第１電極層と第２電極層との間に電圧を印加すると、第１電極層から金属イオンが伝導して、抵抗変化層に伝導パスが形成され、低抵抗状態になる。一方、逆方向の電圧を印加すると、抵抗変化層に形成された金属イオンが逆に伝導して、高抵抗状態になる。
このような不揮発性記憶装置においては、第１電極層の膜厚の均一化及び第１電極層と抵抗変化層との密着性の向上を図ることが製造上及び特性上、重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５０９５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、第１電極層の膜厚の均一化及び第１電極層と抵抗変化層との密着性の向上を図る不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１電極層と、第２電極層と、抵抗変化層と、を含む第１機能層を備える。
前記第２電極層は、前記第１電極層と対向する。
前記抵抗変化層は、前記第１電極層と、前記第２電極層と、の間に設けられ、抵抗状態が遷移する。
第１機能層は、前記第１電極層と、前記抵抗変化層と、の間に設けられ前記第１電極層及び前記抵抗変化層にそれぞれ接する第１中間層を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性記憶装置の第１機能層の構成を例示する模式的断面図である。
【図２】他の第１機能層の構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性記憶装置の第２機能層の構成を例示する模式的断面図である。
【図４】他の第２機能層の構成を例示する模式的断面図である。
【図５】（ａ）〜（ｃ）は、機能層の状態を例示する模式的断面図である。
【図６】（ａ）及び（ｂ）は、不揮発性記憶装置のクロスポイント構造を例示する模式的斜視図である。
【図７】（ａ）〜（ｆ）は、メモリセルの適用例について例示する模式図である。
【図８】（ａ）〜（ｃ）は、参考例に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
【図９】（ａ）及び（ｂ）は、参考例に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
【図１０】（ａ）〜（ｃ）は、本実施形態に係る不揮発性記憶装置の製造方法について例示する模式的断面図である。
【図１１】（ａ）及び（ｂ）は、本実施形態に係る不揮発性記憶装置の製造方法について例示する模式的断面図である。
【図１２】（ａ）〜（ｃ）は、他の構成に係る不揮発性記憶装置の製造方法について説明する模式的断面図である。
【図１３】（ａ）及び（ｂ）は、他の構成に係る不揮発性記憶装置の製造方法について説明する模式的断面図である。
【図１４】２段の機能層を有する不揮発性記憶装置の模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の第１機能層の構成を例示する模式的断面図である。
図１に表したように、第１の実施形態に係る不揮発性記憶装置１１０は、第１電極層であるイオンソース電極１と、第２電極層である対向電極３と、抵抗変化層であるイオン拡散層２と、を含む第１機能層１００Ａを備える。
【００１０】
対向電極３は、イオンソース電極１と対向して配置される。イオン拡散層２は、イオンソース電極１と、対向電極３と、の間に設けられる。イオン拡散層２は、イオンソース電極１からイオン拡散層２に拡散する金属原子（例えば、金属イオン）のフィラメントによって電気抵抗の状態が遷移する機能を有する。すなわち、第１機能層１００Ａは、ＣＢＲＡＭのメモリセルである。
【００１１】
第１機能層１００Ａは、イオンソース電極１と、イオン拡散層２と、の間に設けられた密着層１４１（第１中間層）を含む。密着層１４１は、イオンソース電極１及びイオン拡散層２にそれぞれ接するように設けられる。密着層１４１が設けられていることで、イオン拡散層２の上にイオンソース電極１を形成する際、イオンソース電極１の膜厚の均一性が向上する。
【００１２】
次に、第１機能層１００Ａの具体例を説明する。
図１に表したように、第１機能層１００Ａは、第１の配線層または第２の配線層であるワード線１３と、第２の配線層または第１の配線層であるビット線１１と、の間に設けられる。第１機能層１００Ａは、ワード線１３からビット線１１に向けて、バリアメタル１０ａ、対向電極３、イオン拡散層２、密着層１４１、イオンソース電極１、バリアメタル１０ｂ及びコンタクトメタル８の順に積層されている。
【００１３】
イオンソース電極１の材料は、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）よりなる群から選ばれた少なくとも１つであり、好ましくはシリコンと反応しない元素である。イオンソース電極１の材料としては、Ａｇが最適である。イオンソース電極１の膜厚は、膜厚の均一性の確保の観点から１ナノメートル（ｎｍ）以上、メモリセルの加工（例えば、ＲＩＥ（Reactive Ion Etching））加工の観点から、１０ｎｍ以下に設定することが好ましい。
【００１４】
イオン拡散層２は、イオンソース電極１の金属がイオン化し拡散可能であれば特に制約はなが、その大半が非結晶状態であることが望ましい。イオン拡散層２には、例えば、非結晶のシリコン膜、シリコン酸化膜、シリコン窒化膜、遷移金属酸化物よりなる群から選択された少なくとも１つが用いられる。イオン拡散層２は、前記の群から選択された少なくとも２つを積層した構成でもよい。イオン拡散層２としては、好ましくは、シリコンに導電性キャリアを発生させる不純物が添加されていないアモルファスシリコンであり、さらに好ましくは、酸素や窒素を微量に添加したアモルファスシリコンである。アモルファスシリコンには、主成分がアモルファスシリコンであるものを含む。
【００１５】
アモルファスシリコン中に含まれる窒素（Ｎ）または酸素（Ｏ）の濃度としては、フィラメントを形成する金属イオンの過度の拡散を抑制する観点から２×１０２０ｃｍ−３以上、さらには、プロセスの耐熱性を確保する観点から、２×１０２２ｃｍ−３以上に設定することが好ましい。また、対向電極３やイオンソース電極１との密着性確保の観点から、１×１０２３ｃｍ−３以下の範囲で設定することが好ましい。
【００１６】
イオン拡散層２の膜厚は、２ｎｍ以上２０ｎｍ以下の範囲に設定される。イオン拡散層２の膜厚は、セット電圧低減の観点から１５ｎｍ以下、好ましくは５ｎｍ以下に設定される。一方、イオン拡散層２の膜厚としては、リバース電流を低減する観点から３ｎｍ以上に設定されることが好ましい。
【００１７】
イオン拡散層２に含まれる酸素の濃度は、平均値として前記の値に設定されていればよく、各層ごとに均一に分布している必要はない。例えば、イオン拡散層２とイオンソース電極１との界面付近における酸素濃度が最も低く、一方、イオン拡散層２と対向電極３との界面付近における酸素濃度が最も高く、両界面の間のアモルファスシリコン中の酸素濃度が段階的に変化する構造であってもよい。
【００１８】
対向電極３としては、導電性があり、イオン拡散層２との密着性と、プロセスの安定性と、を確保できれば特に制限はない。対向電極３としては、好ましくは、ｎ形の半導体であり、最適なのはシリコンである。電子をキャリアとして生成可能であれば、半導体に添加する不純物の元素に制限はないが、不純物濃度は全ての元素が活性化している状態で１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲に設定されることが好ましい。
【００１９】
密着層１４１の材料は、イオンソース電極１の金属と接触した場合、イオンソース電極１と密着層１４１との界面におけるイオンソース電極１のエネルギー状態が低くなる金属材料である。具体的には、イオンソース電極１の金属よりも仕事関数の小さい金属材料が選択される。
【００２０】
イオンソース電極１と異なる金属とが接触すると、お互いの仕事関数を一致させるため、両者界面には仕事関数差の電位差を有する電気二重層が形成される。イオンソース電極１の仕事関数が、これと接触する金属の仕事関数よりも小さい場合、イオンソース電極１から他方の金属へ電荷の移動が起こる。この結果、ピンニングされているイオンソース電極１の接触界面付近のエネルギー状態は全体の平衡状態のエネルギー状態よりも高くなる。これにより、イオンソース電極１の金属材料は、界面付近のエネルギーを低くするために、他方の金属との接触面積を減らし、凝集しようとする。
【００２１】
一方、イオンソース電極１の仕事関数が、これと接触する金属の仕事関数よりも大きい場合、接触した金属からイオンソース電極１へ電荷の移動が起こる。この結果、前述とは反対にイオンソース電極１の接触界面付近のエネルギー状態が低くなり、凝集が抑制される。
【００２２】
イオンソース電極１にＡｇを選択した場合、Ａｇの仕事関数は４．３１ｅＶであることから、密着層１４１として用いられる金属としては、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、Ａｌ及びタンタル（Ｔａ）よりなる群から選択された少なくとも１つが用いられる。これらの元素の仕事関数はそれぞれ、４．１４ｅＶ、４．０１ｅＶ、３．９ｅＶ、４．１３ｅＶ及び４．１９ｅＶである。
【００２３】
イオンソース電極１として、さらに好適である金属元素はＴｉやＴａである。ＴｉやＴａは半導体プロセスに親和性が高く、イオン拡散層２の一例であるアモルファスシリコンと接触した場合は安定なシリサイドを形成する。このため、密着層１４１を形成する金属元素がイオン拡散層２中に拡散することでリーク電流が増加したり、密着層１４１そのものがイオンソースとなって本来のイオンソース材料によるスイッチ特性を阻害することがない。密着層１４１の膜厚は、膜厚の均一性の確保の観点から１ｎｍ以上３ｎｍ以下の範囲に設定されることが好ましい。
【００２４】
ワード線１３と、対向電極３と、の間にはバリアメタル１０ａが設けられ、イオンソース電極１と、コンタクトメタル８と、の間にはバリアメタル１０ｂが設けられる。バリアメタル１０ａ及び１０ｂには、ルテニウム（Ｒｕ）、Ｔｉ、Ｔａ、タングステン（Ｗ）、Ｈｆ及びＡｌからなる群から選ばれた１つの金属、またはこの群から選ばれた１つの金属の酸化物、若しくはその窒化物から選択される。バリアメタル１０ａには、上記の抵抗値、メモリセルのセット動作、プロセス耐性の観点からＴｉＮが好適である。また、バリアメタル１０ａの膜厚は、５ｎｍ以上１５ｎｍ以下の範囲であることが好ましい。
【００２５】
このような第１機能層１００Ａを備えた不揮発性記憶装置１１０では、イオンソース電極１と、イオン拡散層２と、の間に密着層１４１が設けられることで、イオン拡散層２の上にイオンソース電極１を形成する際の凝集が抑制され、均一なイオンソース電極１が形成される。これにより、メモリセルの電気特性のばらつきや、不良ビットの発生が抑制される。
【００２６】
図２は、他の第１機能層の構成を例示する模式的断面図である。
図２に表したように、他の第１機能層１００ＡＡの構成としては、イオンソース電極１の密着層１４１とは反対側の面１ａに接する密着層（第２中間層）１４２が設けられている。密着層１４２は、イオンソース電極１と、バリアメタル１０ｂと、の間に設けられる。
【００２７】
他の第１機能層１００ＡＡを備えた不揮発性記憶装置１１０では、先に説明した密着層１４１が設けられた場合の効果に加え、密着層１４２によってイオンソース電極１とバリアメタル１０ｂとの密着力の向上が達成される。
【００２８】
図３は、第１の実施形態に係る不揮発性記憶装置の第２機能層の構成を例示する模式的断面図である。
図３に表したように、第２機能層１００Ｂでは、図１に表した第１機能層１００Ａのイオンソース電極１、イオン拡散層２及び対向電極３の積層順が反対になっている。
【００２９】
すなわち、第２機能層１００Ｂは、ワード線１３からビット線１１に向けて、バリアメタル１０ａ、密着層（第３中間層）１４３、イオンソース電極１、イオン拡散層２、対向電極３、バリアメタル１０ｂ及びコンタクトメタル８の順に積層されている。
各層及び各電極の材料並びに膜厚は、先に説明した第１機能層１００Ａと同様である。
【００３０】
このような第２機能層１００Ｂを備えた不揮発性記憶装置１１０では、バリアメタル１０ａと、イオンソース電極１と、の間に密着層１４３が設けられることで、バリアメタル１０ａの上にイオンソース電極１を形成する際の凝集が抑制され、均一なイオンソース電極１が形成される。これにより、メモリセルの電気特性のばらつきや、不良ビットの発生が抑制される。
【００３１】
図４は、他の第２機能層の構成を例示する模式的断面図である。
図２に表したように、他の第２機能層１００ＢＢの構成としては、イオンソース電極１の密着層１４３とは反対側の面１ａに接する密着層（第４中間層）１４４が設けられている。すなわち、密着層１４４は、イオンソース電極１と、イオン拡散層２と、の間に設けられる。
【００３２】
他の第２機能層１００ＢＢを備えた不揮発性記憶装置１１０では、先に説明した密着層１４３が設けられた場合の効果に加え、密着層１４４によってイオンソース電極１とイオン拡散層２との密着力の向上が達成される。
【００３３】
次に、メモリセルの動作について説明する。
図５（ａ）〜（ｃ）は、機能層の状態を例示する模式的断面図である。
なお、図５（ａ）〜（ｃ）には、２端子型スイッチング素子の概略構造の断面が示され、密着層１４１、１４２、１４３及び１４４については図示を省略している。また、以下の説明では、第１機能層１００Ａ、１００ＡＡ、第２機能層１００Ｂ、１００ＢＢを総称して機能層１００と言うことにする。
【００３４】
図５（ａ）に表した素子構造で、２端子になるイオンソース電極１と対向電極３との間に順方向の電圧を印加すると、イオン拡散層２にイオンソース電極１から金属原子（金属イオン）が伝導する。これにより、図５（ｂ）に表したようなフィラメントＦＬＭがイオン拡散層２内に形成される。このフィラメントＦＬＭが伝導パスとなって、イオン拡散層２は低抵抗化（オン状態）になる。
【００３５】
一方、イオンソース電極１と対向電極３との間に逆方向の比較的高い電圧を印加すると、図５（ｃ）に表したように、金属イオンが逆にイオン伝導して、フィラメントＦＬＭによる伝導パスが途切れる。これにより、イオン拡散層２は高抵抗状態（オフ状態）になる。このようなイオン拡散層２の抵抗状態の遷移によって、機能層１００はスイッチング素子として機能することになる。
【００３６】
一方、低抵抗状態で逆方向に比較的低い電圧を印加している状態でも、金属イオンが弱くイオンソース電極１の方向に伝導して、高抵抗状態になる。また、再び、順方向に電圧を印加すると伝導パスが形成され、低抵抗状態(オン状態)に戻る。すなわち、逆方向バイアスに対して整流特性が得られる。
【００３７】
さらに、対向電極３に半導体を適用すると、逆方向に電圧を印加している状態では対向電極３が空乏化することにより伝導キャリアが伝導パスと対向電極３との接点部分に存在しなくなり、ほとんど電流が流れず、逆方向バイアスに対して強い整流特性が得られる。
このような対向電極３の空乏化を図る観点から、対向電極３の半導体材料の不純物濃度は低いほうが好ましい。このとき、下部半導体電極の不純物濃度は空乏化の観点から低いことが好ましい。
【００３８】
上記のように、ＣＢＲＡＭである不揮発性記憶装置１１０においては、電界によりイオン拡散層２内の伝導パスを制御する電圧動作型の素子であり、原理的に動作電流が小さく、また物理的に伝導パスが切断されるのでデータ保持性も高い。
【００３９】
次に、不揮発性記憶装置１１０のクロスポイント構造について説明する。
一般にクロスポイント型アレイを有するメモリ素子では、選択セルと対向する非選択セルに選択セルと同等の逆バイアス電圧がかかる。このため、非選択セルの誤セットまたは誤リセットを防止するため、整流素子(ダイオード)と抵抗変化材料とを積層してセルを構成する必要。しかし、前記のようにＣＢＲＡＭはセル自身に整流特性が含まれるため、整流素子(ダイオード)を設ける必要はない。このため、セルの構造がシンプルになる。
【００４０】
図６（ａ）及び（ｂ）は、不揮発性記憶装置のクロスポイント構造を例示する模式的斜視図である。
図６（ａ）に表したように、本実施形態に係る不揮発性記憶装置１１０においては、シリコン基板１０１が設けられている。シリコン基板１０１の上層部分には、不揮発性記憶装置１１０の駆動回路（図示せず）が形成されている。シリコン基板１０１の上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１０２が設けられている。層間絶縁膜１０２の上には、クロスポイント構造のメモリセル部１０３が設けられている。メモリセル部１０３には、複数のワード線１３と、複数のビット線１１と、これらのクロスポイントに設けられた複数の機能層１００と、を備えた構成になる。
【００４１】
メモリセル部１０３においては、シリコン基板１０１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線１３を含むワード線配線層１０４と、シリコン基板１０１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線１１を含むビット線配線層１０５と、が絶縁層（図示せず）を介して積層されている。
【００４２】
ワード線１３及びビット線１１は、例えば、Ｗにより形成されている。また、ワード線１３同士、ビット線１１同士、ワード線１３とビット線１１とは、相互に接していない。
【００４３】
そして、各ワード線１３と各ビット線１１との最近接点には、シリコン基板１０１の上面に対して垂直な方向（以下、「上下方向」という）に延びる機能層１００が設けられている。機能層１００は、ワード線１３とビット線１１との間にピラー状に形成されている。１つの機能層１００により、１つのメモリセルが構成されている。ワード線１３とビット線１１との最近接点毎にメモリセルが配置されることで、不揮発性記憶装置１１０はクロスポイント構造になる。
【００４４】
図６（ａ）には、１層のメモリセル部１０３が表されているが、メモリセル部１０３を多層に構成してもよい。
【００４５】
図６（ｂ）は、他のクロスポイント構造を表している。図６（ｂ）に表した構造では、上下の機能層１００の間に設けられる電極（図６（ｂ）ではビット線１１）を共用している。
【００４６】
すなわち、図６（ｂ）に表したように、シリコン基板１０１の上層部分には、不揮発性記憶装置１１０の駆動回路（図示せず）が形成され、シリコン基板１０１の上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１０２が設けられている。
【００４７】
層間絶縁膜１０２の上には、クロスポイント構造のメモリセル部１０３が設けられている。メモリセル部１０３は、複数本のワード線１３を含む第１のワード線配線層１０４Ａと、複数本のビット線１１を含む第１のビット線配線層１０５Ａと、これらのクロスポイントに設けられた複数の機能層１００と、を備える。さらに、メモリセル部１０３は、複数本のワード線１３を含む第２のワード線配線層１０４Ｂと、第２のワード線配線層１０４Ｂと第１のビット線配線層１０５Ａとのクロスポイントに設けられた複数の機能層１００と、を備える。
【００４８】
図６（ｂ）に表した構成例では、上下の機能層１００において、これらの間に設けられた第１のビット線配線層１０５Ａを兼用している。
なお、図６（ｂ）では、２層の機能層１００を備えた例を示したが、さらに多くの機能層１００を上下方向に積層してもよい。この場合、上下のワード線１３及びビット線１１を交互に積層し、上下のワード線１３及びビット線１１の間のクロスポイントにそれぞれ機能層１００を配置する。
【００４９】
図７（ａ）〜（ｆ）は、メモリセルの適用例について例示する模式図である。
図７（ａ）〜（ｆ）には、上下のワード線１３及びビット線１１の間のクロスポイントに配置される機能層の適用例を示している。
【００５０】
図７（ａ）は、上下のワード線１３及びビット線１１の間に第１機能層１００Ａまたは１００ＡＡを適用した例である。図７（ａ）に表した１層のワード線１３、１層のビット線１１及び１層の第１機能層１００Ａ（１００ＡＡ）を１段として、多段に構成してもよい。
【００５１】
図７（ｂ）は、上下のワード線１３及びビット線１１の間に第２機能層１００Ｂまたは１００ＢＢを適用した例である。図７（ｂ）に表した１層のワード線１３、１層のビット線１１及び１層の第２機能層１００Ｂ（１００ＢＢ）を１段として、多段に構成してもよい。
【００５２】
図７（ｃ）は、上下にワード線１３、ビット線１１及びワード線１３が交互に配置され、これらの間に、第１機能層１００Ａまたは１００ＡＡを適用した例である。図７（ｃ）には、２層の第１機能層１００Ａ（１００ＡＡ）を積層した例が表されているが、さらに多くのワード線１３及びビット線１１を上下に交互に積層し、それぞれの間に第１機能層１００Ａ（１００ＡＡ）を適用してもよい。
【００５３】
図７（ｄ）は、上下にワード線１３、ビット線１１及びワード線１３が交互に配置され、これらの間に、第２機能層１００Ｂまたは１００ＢＢを適用した例である。図７（ｄ）には、２層の第２機能層１００Ｂ（１００ＢＢ）を積層した例が表されているが、さらに多くのワード線１３及びビット線１１を上下に交互に積層し、それぞれの間に第２機能層１００Ｂ（１００ＢＢ）を適用してもよい。
【００５４】
図７（ｅ）は、上下にワード線１３、ビット線１１及びワード線１３が交互に配置され、ワード線１３の上に第１機能層１００Ａまたは１００ＡＡを適用し、ビット線１１の上に第２機能層１００Ｂまたは１００ＢＢを適用した例である。図７（ｅ）には、１層の第１機能層１００Ａ（１００ＡＡ）と、１層の第２機能層１００Ｂ（１００ＢＢ）を交互に積層した例が表されているが、さらに多くのワード線１３及びビット線１１を上下に交互に積層し、それぞれの間に第１機能層１００Ａ（１００ＡＡ）及び第２機能層１００Ｂ（１００ＢＢ）を交互に適用してもよい。
【００５５】
図７（ｆ）は、上下にワード線１３、ビット線１１及びワード線１３が交互に配置され、ワード線１３の上に第２機能層１００Ｂまたは１００ＢＢを適用し、ビット線１１の上に第１機能層１００Ａまたは１００ＡＡを適用した例である。図７（ｆ）には、１層の第１機能層１００Ａ（１００ＡＡ）と、１層の第２機能層１００Ｂ（１００ＢＢ）を交互に積層した例が表されているが、さらに多くのワード線１３及びビット線１１を上下に交互に積層し、それぞれの間に第１機能層１００Ａ（１００ＡＡ）及び第２機能層１００Ｂ（１００ＢＢ）を交互に適用してもよい。
【００５６】
なお、本実施形態に係る不揮発性記憶装置１１０は、上記のクロスポイント構造に限定されない。例えば、不揮発性記憶装置１１０は、ワード線１３、ワード線１３と離間しワード線１３に対して平行または非平行に設けられたビット線１１と、を備えていてもよい。この構成では、ワード線１３はイオンソース電極１または対向電極３と電気的に導通し、ビット線１１は対向電極３またはイオンソース電極１と電気的に導通する。
【００５７】
（参考例）
図８（ａ）〜図９（ｂ）は、参考例に係る不揮発性記憶装置の製造方法を例示する模式的断面図である。
先ず、図８（ａ）に表したように、シリコン基板１０１に図示しないＭＯＳ−ＦＥＴやコンタクトを形成し、その上に層間絶縁膜１０２を形成する。次に、層間絶縁膜１０２にＷ等の金属を用いて、ＲＩＥやダマシンでワード線１３を形成する。
【００５８】
次に、図８（ｂ）に表したように、ワード線１３上に、バリアメタル１０ａ、対向電極３、イオン拡散層２、イオンソース電極１、バリアメタル１０ｂ及びコンタクトメタル８の積層膜ＳＴを形成する。次に、図８（ｃ）に表したように、積層膜ＳＴをＲＩＥ等で加工して、メモリセル（機能層１００）ごとに分離する。
【００５９】
次に、図９（ａ）に表したように、機能層１００間に層間絶縁膜９を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）技術で平坦化した後、図９（ｂ）に表したように、ビット線１１を形成する。
【００６０】
なお、機能層１００を多段にする場合には、ビット線１１の上に、ワード線１３、機能層１００及びビット線１１を同様な工程で形成してもよいし、ビット線１１を共用にしてそのビット線１１の上に機能層１００を形成し、機能層１００の上にワード線１３を形成するようにしてもよい。機能層１００の適用例は、図７（ａ）〜（ｆ）に表したいずれかとなる。ワード線１３、ビット線１１及び機能層１００を繰り返して積層することで、積層型クロスポイントメモリセルアレイを有する不揮発性記憶装置１９０が完成する。
【００６１】
このような参考例に係る不揮発性記憶装置１９０では、素子の大容量化をセル面積の縮小、すなわちセルの微細化、及びメモリアレイの多段化によって実現する。このメモリアレイの多段化は工程数の増加により、ビットコストが増加してしまう点で限界がある。このため、積層型クロスポイントメモリセルアレイにおいても素子の大容量化はメモリセルの微細化によるセル面積の縮小に寄与するところが大きい。
【００６２】
セル面積の微細化を進めると、セルの縦方向の寸法も縮小する必要がある。これは、セル面積の微細化のみを進めると、セルのアスペクト比が大きくなり、セル加工プロセスや加工後の洗浄処理でパターンの倒壊が発生しやすくなるためである。
【００６３】
しかしながら、前記のセル構造において、イオン拡散層２の膜厚はメモリセルのリーク電流やセットで電圧と相関があり、セル面積に微細化に沿って単純に薄膜化することはできない。このため、セルの微細化によるアスペクト比を維持するために、対向電極３及びイオンソース電極１の薄膜化が求められる。
【００６４】
さらに、イオンソース電極１の材料には、優れたスイッチ特性を実現するために貴金属元素が好適である場合が多く、コスト低減や、ＲＩＥによるセル加工の難易度低減の観点から、可能な限りの薄膜化が要求される。
【００６５】
しかしながら、イオンソース電極１を薄膜化すると、イオンソースである金属が凝集しやすい。イオン拡散型のＣＢＲＡＭではイオンソースの金属として、ＡｇやＣｕが適している。これらの金属材料は、薄膜でのエネルギー状態が不安定で、均一膜になりにくく、凝集しやすい。例えば、Ａｇは、膜厚２０ｎｍ以下や３０ｎｍ以下で均一膜とならず、特に、大気に暴露すると、成膜条件によらず、直径２０ｎｍ〜３０ｎｍ程度の粒子状になる。
【００６６】
このようにイオンソースとなる金属が凝集すると、その粒径分布がセル面積の微細化に対して無視できなくなる。特に、セルのサイズが１０ｎｍ以下の世代では凝集したイオンソースの粒径よりセルサイズが小さくなり、製造プロセス起因によるセルの電気特性のばらつきや、不良ビットの発生が避けられない。
【００６７】
本実施形態に係る不揮発性記憶装置１１０では、先に説明した密着層１４１及び１４３を設けることで、密着層１４１及び１４３の上に形成するイオンソース電極１の凝集が抑制され、均一なイオンソース層が形成される。その結果、メモリセルの電気特性のばらつきや、不良ビットの発生が抑制される。
【００６８】
（第２の実施形態）
次に、不揮発性記憶装置の製造方法について説明する。
図１０（ａ）〜図１１（ｂ）は、本実施形態に係る不揮発性記憶装置の製造方法について例示する模式的断面図である。
図１０（ａ）〜図１１（ｂ）では、第１機能層１００Ａを有する不揮発性記憶装置１１０の製造方法を表している。
【００６９】
先ず、図１０（ａ）に表したように、シリコン基板１０１に図示しないＭＯＳ−ＦＥＴやコンタクトを形成し、その上に層間絶縁膜１０２を形成する。次に、層間絶縁膜１０２にＷ等の金属を用いて、ＲＩＥやダマシンでワード線１３を形成する。
【００７０】
次に、図１０（ｂ）に表したように、ワード線１３上に、バリアメタル１０ａ、対向電極３、イオン拡散層２、密着層１４１、イオンソース電極１、バリアメタル１０ｂ及びコンタクトメタル８の積層膜ＳＴ１を形成する。
この積層膜ＳＴ１を形成する際、イオン拡散層２の上に密着層１４１を形成し、この密着層１４１の上にイオンソース電極１を形成するため、イオンソース電極１の凝集が抑制され、均一なイオンソース層が形成される。
【００７１】
次に、図１０（ｃ）に表したように、積層膜ＳＴ１をＲＩＥ等で加工して、メモリセル（第１機能層１００Ａ）ごとに分離する。
【００７２】
次に、図１１（ａ）に表したように、機能層１００間に層間絶縁膜９を埋め込み、ＣＭＰ技術で平坦化した後、図１１（ｂ）に表したように、ビット線１１を形成する。これにより、１段の第１機能層１００Ａを有する不揮発性記憶装置１１０が完成する。
【００７３】
なお、他の第１機能層１００ＡＡを有する不揮発性記憶装置１１０を製造する場合には、積層膜ＳＴ１の形成において、イオンソース電極１の上に密着層１４２を形成し、密着層１４２の上にバリアメタル１０ｂを形成すればよい。
【００７４】
図１２（ａ）〜図１３（ｂ）は、他の構成に係る不揮発性記憶装置の製造方法について説明する模式的断面図である。
図１２（ａ）〜図１３（ｂ）では、第２機能層１００Ｂを有する不揮発性記憶装置１１０の製造方法を表している。
【００７５】
先ず、図１２（ａ）に表したように、シリコン基板１０１に図示しないＭＯＳ−ＦＥＴやコンタクトを形成し、その上に層間絶縁膜１０２を形成する。次に、層間絶縁膜１０２にＷ等の金属を用いて、ＲＩＥやダマシンでワード線１３を形成する。
【００７６】
次に、図１２（ｂ）に表したように、ワード線１３上に、バリアメタル１０ａ、密着層１４３、イオンソース電極１、イオン拡散層２、対向電極３、バリアメタル１０ｂ及びコンタクトメタル８の積層膜ＳＴ２を形成する。
この積層膜ＳＴ２を形成する際、バリアメタル１０ａの上に密着層１４３を形成し、この密着層１４１の上にイオンソース電極１を形成するため、イオンソース電極１の凝集が抑制され、均一なイオンソース層が形成される。
【００７７】
次に、図１２（ｃ）に表したように、積層膜ＳＴ２をＲＩＥ等で加工して、メモリセル（第２機能層１００Ｂ）ごとに分離する。
【００７８】
次に、図１３（ａ）に表したように、機能層１００間に層間絶縁膜９を埋め込み、ＣＭＰ技術で平坦化した後、図１３（ｂ）に表したように、ビット線１１を形成する。これにより、１段の第２機能層１００Ｂを有する不揮発性記憶装置１１０が完成する。
【００７９】
なお、他の第２機能層１００ＢＢを有する不揮発性記憶装置１１０を製造する場合には、積層膜ＳＴ２の形成において、イオンソース電極１の上に密着層１４４を形成し、密着層１４２の上にイオン拡散層２を形成すればよい。
【００８０】
なお、図１０（ａ）〜図１１（ｂ）に表した製造方法及び図１２（ａ）〜図１３（ｂ）に表した製造方法のいずれにおいても、ビット線１１の上に積層膜ＳＴ１及びＳＴ２のうちいずれかを形成し、ＲＩＥ等で加工してメモリセルごとに分離し、層間絶縁膜９で埋め込む工程を繰り返すことで、多段の機能層１００を有する不揮発性記憶装置１１０が完成する。
【００８１】
図１４は、２段の機能層を有する不揮発性記憶装置の模式的断面図である。
図１４に表した例では、上下の機能層１００の間に設けられた例えばビット線１１を、上下の機能層１００で兼用している。
図１４に表した例では、ワード線１３と、その上のビット線１１と、の間に第１機能層１００Ａが設けられ、ビット線１１と、その上のワード線１３と、の間に第２機能層１００Ｂが設けられている。
【００８２】
なお、上下の機能層１００（第１機能層１００Ａ及び第２機能層１００Ｂ）の組合せとしては、図７（ｃ）〜（ｆ）のうちのいずれか、または図７（ｃ）〜（ｆ）のうち複数の組合せが適用される。
【００８３】
以上説明したように、実施形態に係る不揮発性記憶装置及びその製造方法によれば、第１電極層の膜厚の均一化及び第１電極層と抵抗変化層との密着性の向上を図ることができる。
【００８４】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１…イオンソース電極、１ａ…面、２…イオン拡散層、３…対向電極、８…コンタクトメタル、９…層間絶縁膜、１０ａ、１０ｂ…バリアメタル、１１…ビット線、１３…ワード線、１００Ａ…第１機能層、１００Ｂ…第２機能層、１０１…シリコン基板、１０２…層間絶縁膜、１０３…メモリセル部、１０４…ワード線配線層、１０５…ビット線配線層、１１０，１９０…不揮発性記憶装置、１４１，１４２，１４３，１４４…密着層、ＦＬＭ…フィラメント、ＳＴ，ＳＴ１，ＳＴ２…積層膜
【図１】
2013197422.tif 000003
【図２】
2013197422.tif 000004
【図３】
2013197422.tif 000005
【図４】
2013197422.tif 000006
【図５】
2013197422.tif 000007
【図６】
2013197422.tif 000008
【図７】
2013197422.tif 000009
【図８】
2013197422.tif 000010
【図９】
2013197422.tif 000011
【図１０】
2013197422.tif 000012
【図１１】
2013197422.tif 000013
【図１２】
2013197422.tif 000014
【図１３】
2013197422.tif 000015
【図１４】
2013197422.tif 000016