(57)【要約】【課題】電源ノイズの影響を受け難い半導体集積回路を提供する。【解決手段】一実施形態によれば、半導体集積回路は、容量と、第１のインピーダンス素子と、Ｐ型ＭＯＳトランジスタと、第２のインピーダンス素子と、を備える。前記容量は、一端が電源に接続される。前記第１のインピーダンス素子は、一端が前記電源に接続される。前記Ｐ型ＭＯＳトランジスタは、ソースが前記第１のインピーダンス素子の他端に接続され、ゲートが前記容量の他端に接続され、前記ゲートにバイアス電圧が供給され、ドレインから反転出力信号を出力し、前記ソースから非反転出力信号を出力する。前記第２のインピーダンス素子は、一端が前記Ｐ型ＭＯＳトランジスタのドレインに接続され、他端が接地される。【選択図】図１
2013197858.tif 000002
【特許請求の範囲】
【請求項１】
一端が電源に接続される容量と、
一端が前記電源に接続される第１のインピーダンス素子と、
ソースが前記第１のインピーダンス素子の他端に接続され、ゲートが前記容量の他端に接続され、前記ゲートにバイアス電圧が供給され、ドレインから反転出力信号を出力し、前記ソースから非反転出力信号を出力するＰ型ＭＯＳトランジスタと、
一端が前記Ｐ型ＭＯＳトランジスタのドレインに接続され、他端が接地される第２のインピーダンス素子と、
前記反転出力信号及び前記非反転出力信号の位相をシフトして、互いに位相が異なる複数の位相シフト信号を生成する移相器と、
外部から供給された選択信号に応じて、供給された前記複数の位相シフト信号のうちの何れか２つを選択して出力する信号選択部と、
前記信号選択部から出力された前記２つの位相シフト信号が第１及び第２入力端子に供給され、供給された前記２つの位相シフト信号を、外部から供給された利得設定信号に応じた利得で差動増幅して、差動増幅された信号を第１及び第２の電源ノイズキャンセル信号として出力する可変利得差動増幅器と、
単相の入力信号が入力される入力端子と、
差動の第１出力信号と第２出力信号を出力するための第１出力端子及び第２出力端子と、
前記電源により駆動され、前記入力信号を増幅すると共に差動信号に変換して、前記差動信号を前記第１出力端子及び前記第２出力端子に出力する増幅器と、を備え、
前記第１の電源ノイズキャンセル信号は、前記第１出力端子に供給され、
前記第２の電源ノイズキャンセル信号は、前記第２出力端子に供給される
ことを特徴とする半導体集積回路。
【請求項２】
一端が電源に接続される容量と、
一端が前記電源に接続される第１のインピーダンス素子と、
ソースが前記第１のインピーダンス素子の他端に接続され、ゲートが前記容量の他端に接続され、前記ゲートにバイアス電圧が供給され、ドレインから反転出力信号を出力し、前記ソースから非反転出力信号を出力するＰ型ＭＯＳトランジスタと、
一端が前記Ｐ型ＭＯＳトランジスタのドレインに接続され、他端が接地される第２のインピーダンス素子と、を備える
ことを特徴とする半導体集積回路。
【請求項３】
一端が電源に接続される第１の容量と、
ソースが前記電源に接続され、ゲートが前記第１の容量の他端に接続され、前記ゲートに第１のバイアス電圧が供給されるＰ型ＭＯＳトランジスタと、
ソースが接地され、ゲートが前記第１の容量の他端に接続され、ドレインが前記Ｐ型ＭＯＳトランジスタのドレインに接続された第１のＮ型ＭＯＳトランジスタと、
一端が前記Ｐ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタのドレインに接続された第２の容量と、
一端が前記電源に接続される第１のインピーダンス素子と、
ドレインが前記第１のインピーダンス素子の他端に接続され、ゲートが前記第２の容量の他端に接続され、前記ゲートに第２のバイアス電圧が供給され、ソースから反転出力信号を出力し、前記ドレインから非反転出力信号を出力する第２のＮ型ＭＯＳトランジスタと、
一端が前記第２のＮ型ＭＯＳトランジスタのソースに接続され、他端が接地される第２のインピーダンス素子と、を備える
ことを特徴とする半導体集積回路。
【請求項４】
前記反転出力信号及び前記非反転出力信号の位相をシフトして、互いに位相が異なる複数の位相シフト信号を生成する移相器と、
外部から供給された選択信号に応じて、供給された前記複数の位相シフト信号のうちの何れか２つを選択して出力する信号選択部と、
前記信号選択部から出力された前記２つの位相シフト信号が第１及び第２入力端子に供給され、供給された前記２つの位相シフト信号を、外部から供給された利得設定信号に応じた利得で差動増幅して、差動増幅された信号を第１及び第２の電源ノイズキャンセル信号として出力する可変利得差動増幅器と、を備える
ことを特徴とする請求項２又は請求項３に記載の半導体集積回路。
【請求項５】
単相の入力信号が入力される入力端子と、
差動の第１出力信号と第２出力信号を出力するための第１出力端子及び第２出力端子と、
前記電源により駆動され、前記入力信号を増幅すると共に差動信号に変換して、前記差動信号を前記第１出力端子及び前記第２出力端子に出力する増幅器と、を備え、
前記第１の電源ノイズキャンセル信号は、前記第１出力端子に供給され、
前記第２の電源ノイズキャンセル信号は、前記第２出力端子に供給される
ことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１及び第２の出力信号の位相をシフトして、互いに位相が異なる複数の位相シフト信号を生成する移相器と、
外部から供給された選択信号に応じて、供給された前記複数の位相シフト信号のうちの何れかを選択して出力する信号選択部と、
前記信号選択部から出力された前記位相シフト信号を、外部から供給された利得設定信号に応じた利得で増幅して、増幅された信号を電源ノイズキャンセル信号として出力する可変利得増幅器と、を備える
ことを特徴とする請求項２又は請求項３に記載の半導体集積回路。
【請求項７】
単相の入力信号が入力される入力端子と、
差動の第１出力信号と第２出力信号を出力するための第１出力端子及び第２出力端子と、
前記電源により駆動され、前記入力信号を増幅すると共に差動信号に変換して、前記差動信号を前記第１出力端子及び前記第２出力端子に出力する増幅器と、を備え、
前記電源ノイズキャンセル信号は、前記入力端子に供給される
ことを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
一般に、アナログ・デジタル混載のSoC(System on Chip)は、デジタル回路ブロックで発生した信号やその高調波が、電源配線などを通じてアナログ回路ブロックへもれこみ、アナログ回路のノイズ特性を劣化させるという問題がある。これに対する対策として、レイアウト配置を工夫したり、バイパスコンデンサを実装したりすることでデジタル回路ブロックからアナログ回路ブロックへのノイズ伝播を抑える方法や、デジタル回路でのクロック発生タイミングを工夫することでノイズ発生を抑える方法などが取られている。これらの手法に加え、アナログ回路ブロックに対しては、利得や雑音特性などが電源ノイズの影響を受けにくい回路構成が求められる。この電源ノイズから受ける影響の度合いを示す指標として電源電圧変動除去比(PSRR : Power Supply Rejection Ratio) がある。PSRRは、出力信号電圧変動と電源電圧変動の比で定義され、PSRRの値が小さい回路ほど電源ノイズへの耐性の強い回路といえる。
【０００３】
例えば、無線システムの受信機を構成するアナログ回路ブロックの一つである低雑音増幅器（LNA：Low Noise Amplifier)に対し、そのPSRRを改善することでアナログ・デジタル混載SoC受信機のノイズ特性を向上させることが求められている。
【０００４】
低雑音増幅器のPSRRを改善する一般的な手法として差動回路がよく用いられるが、入力ピン数の増加やそれに伴うチップ面積の増加、あるいは、オフチップバランやインピーダンスマッチング用のチップ部品などの実装コストの増加が伴う。これらを避けるためには、低雑音増幅器に単相差動変換の機能をもたせ、入力は単相、出力は差動とした構成が望ましい。反転パスと非反転パスの素子値を適切に選ぶことで、所望の入力信号に対しては差動の出力信号が得られるのに対し、電源ノイズに対しては同相の出力信号が得られるため、理想的には電源ノイズはキャンセルされ、PSRR=0が得られる。
【０００５】
しかし、より現実的には、電源ノイズが配線寄生容量などを介して単相入力端子にもれ込み、所望の入力信号に重畳されるノイズ成分がある。このような場合には、入力信号に重畳されたノイズが出力に差動信号として現れるため、出力が差動構成であってもPSRRの劣化を防ぐことができない。
【０００６】
この問題を解決するためには、電源電圧に重畳された電源ノイズ（高周波ノイズ）を検出し、検出した信号に適切な利得と適切な位相遅れを与えた信号を出力する電源ノイズキャンセル信号生成回路を用いて、この回路の出力信号を低雑音増幅器の出力信号に加算することで、低雑音増幅器のPSRR劣化を抑制することができる。この電源ノイズキャンセル信号生成回路は、電源ノイズの影響を受け難いことが好ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２３５９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、電源ノイズの影響を受け難い半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
一実施形態によれば、半導体集積回路は、容量と、第１のインピーダンス素子と、Ｐ型ＭＯＳトランジスタと、第２のインピーダンス素子と、を備える。前記容量は、一端が電源に接続される。前記第１のインピーダンス素子は、一端が前記電源に接続される。前記Ｐ型ＭＯＳトランジスタは、ソースが前記第１のインピーダンス素子の他端に接続され、ゲートが前記容量の他端に接続され、前記ゲートにバイアス電圧が供給され、ドレインから反転出力信号を出力し、前記ソースから非反転出力信号を出力する。前記第２のインピーダンス素子は、一端が前記Ｐ型ＭＯＳトランジスタのドレインに接続され、他端が接地される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る電源ノイズ検出回路の回路図である。
【図２】第１の実施形態に係る電源ノイズ検出回路の各位相シフト信号の位相と振幅を示す図である。
【図３】第２の実施形態に係る電源ノイズ検出回路の回路図である。
【図４】第３の実施形態に係る電源ノイズキャンセル信号生成回路の回路図である。
【図５】第４の実施形態に係る増幅部のブロック図である。
【図６】第４の実施形態に係る増幅部の出力信号の位相とＰＳＲＲの周波数特性を示す図である。
【図７】第５の実施形態に係る電源ノイズキャンセル信号生成回路の回路図である。
【図８】第６の実施形態に係る増幅部のブロック図である。
【図９】低雑音増幅器への電源ノイズのもれ込み経路を示す図である。
【図１０】比較例の電源ノイズキャンセル信号生成回路及び低雑音増幅器を示す回路図である。
【図１１】比較例の電源ノイズ検出回路を示す回路図である。
【図１２】比較例の電源ノイズ検出回路のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態の説明に先立ち、発明者らが本発明をなすに至った経緯について説明する。
【００１２】
図９に示す単相差動変換機能を有する低雑音増幅器２００において、電源ノイズが配線寄生容量Ｃｐ１，Ｃｐ２，Ｃｐ３などを介して単相入力端子にもれ込むことで、所望の入力信号Ｖｉｎに重畳されるノイズ成分がある。具体的な電源ノイズのもれ込み経路としては、図９に示すような経路９ａ，９ｂが考えられる。このような場合には、入力信号Ｖｉｎに重畳されたノイズが出力に差動信号として現れるため、出力が差動構成であってもＰＳＲＲの劣化を防ぐことができない。
【００１３】
そこで、図１０に示すように、電源電圧ＶＤＤに重畳された電源ノイズ（高周波ノイズ）を検出し、検出した信号に適切な利得と適切な位相遅れを与えた信号を出力する電源ノイズキャンセル信号生成回路１００ｘを用いればよい。そして、この電源ノイズキャンセル信号生成回路１００ｘの出力信号を、低雑音増幅器２００の出力信号に加算することで、電源ノイズをキャンセルでき、低雑音増幅器２００のＰＳＲＲ劣化を抑制することができる。電源ノイズキャンセル信号生成回路１００ｘは、電源ノイズを増幅する電源ノイズ増幅部１１ｘと、増幅された電源ノイズに任意の位相遅れを与える遅延部４０ｘと、を有している。
【００１４】
この電源ノイズキャンセル信号生成回路１００ｘを低雑音増幅器２００と同一の電源Ｐで駆動するためには、電源ノイズが電源ノイズキャンセル信号生成回路１００ｘの特性に与える影響を考慮する必要がある。
【００１５】
例えば、図１１（ａ）に示す回路を考える。図１１（ａ）は、電源ノイズキャンセル信号生成回路１００ｘの電源ノイズ増幅部１１ｘの基本的な動作原理を説明するための回路を示す。まず、理想的な動作として電源ノイズを無視し、高周波の電圧信号が入力された場合を考える。ゲートに直流バイアス電圧Ｖｂ１ｘが与えられたＮ型ＭＯＳトランジスタＭ１ｘに入力信号の高周波成分が入力されると、Ｎ型ＭＯＳトランジスタＭ１ｘのドレインからは反転された反転出力信号が得られ、ソースからは非反転の非反転出力信号が得られる。これらの反転出力信号と非反転出力信号を抵抗Ｒ３〜Ｒ６および容量Ｃ３〜Ｃ６によって位相分割することで、４相の電圧信号である位相シフト信号Ｖｏ００，Ｖｏ０４，Ｖｏ０８，Ｖｏ１２が得られる。ループ状に接続された位相シフト容量Ｃ００〜Ｃ１５を用いてこれらの位相シフト信号を適切に加算すれば、入力信号に対し任意の位相遅れをもった複数の位相シフト信号Ｖｏ００〜Ｖｏ１５を得ることができる。なお、これらの抵抗Ｒ３〜Ｒ６、容量Ｃ３〜Ｃ６及び位相シフト容量Ｃ００〜Ｃ１５は、遅延部４０ｘの一部を構成している。
【００１６】
しかし、この回路を、電源ノイズを検出する電源ノイズ増幅部１１ｘとして用いた場合には、次のような問題がある。図１１（ｂ）は、比較例の電源ノイズ検出回路１０ｘの回路図である。図１１（ｂ）に示すように、電源ノイズ増幅部１１ｘのＮ型ＭＯＳトランジスタＭ１ｘのドレインに出力される反転出力信号に対して、抵抗Ｒ１ｘを介して、ある位相遅れをもった電源ノイズが加算される。即ち、ほぼ逆の極性をもった電源ノイズが反転出力信号に加算されることになり、反転出力信号に位相誤差および振幅誤差が生じてしまう。そのため、位相シフト信号Ｖｏ００〜Ｖｏ１５にも位相誤差および振幅誤差が生じてしまう。
【００１７】
例として、図１２にこれらの回路のシミュレーション結果を示す。図１１（ａ）の回路において等しい容量値の位相シフト容量Ｃ００〜Ｃ１５を用いて位相を１６分割した場合、図１２（ａ）に示すように、隣接する各位相シフト信号間の位相差は、理想的な360/16=22.5[°]に対し、最大22.5+7.0 [°]である。一方、図１１（ｂ）の電源ノイズ検出回路１０ｘでは、隣接する各位相シフト信号間の位相差は最大22.5+19.6 [°]となり、位相誤差が12.6dBも劣化することになる。
【００１８】
また、図１２（ｂ）に示すように、各位相シフト信号間の振幅差については、図１１（ａ）の回路では最大4.2dBであるのに対し、図１１（ｂ）の電源ノイズ検出回路１０ｘでは最大13.5dBとなり、振幅誤差が9.3dB劣化することになる。
【００１９】
このように、比較例の電源ノイズ検出回路１０ｘを用いた場合、位相誤差及び振幅誤差の増大により、ＰＳＲＲを効果的に改善するためには、より多くの位相シフト容量Ｃ００〜Ｃ１５を用いてより細かく位相分割したり、遅延部４０ｘに設けられた後段の可変利得増幅器（図示せず）の利得可変幅をより広く設けたりする必要が生じる。従って、回路面積や電流の増大を招くこととなる。
【００２０】
発明者らは、上述した独自の知得に基づいて本発明をなすに至った。
【００２１】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２２】
（第１の実施形態）
図１は、第１の実施形態に係る電源ノイズ検出回路（半導体集積回路）１０の回路図である。電源ノイズ検出回路１０は、電源ノイズ増幅部１１と、移相器１２と、を備える。
【００２３】
電源ノイズ増幅部１１は、容量Ｃ１と、抵抗（第１のインピーダンス素子）Ｒ１と、Ｐ型ＭＯＳトランジスタＭ１と、抵抗（第２のインピーダンス素子）Ｒ２と、を備える。
【００２４】
容量Ｃ１は、一端が電源に接続される。抵抗Ｒ１は、一端が電源に接続される。即ち、容量Ｃ１の一端と抵抗Ｒ１の一端に電源電圧ＶＤＤが供給される。
【００２５】
Ｐ型ＭＯＳトランジスタＭ１は、ソースが抵抗Ｒ１の他端に接続され、ゲートが容量Ｃ１の他端に接続され、ゲートに直流のバイアス電圧Ｖｂ１が供給され、ドレインから反転出力信号を出力し、ソースから非反転出力信号を出力する。
【００２６】
抵抗Ｒ２は、一端がＰ型ＭＯＳトランジスタＭ１のドレインに接続され、他端が接地される。
【００２７】
移相器１２は、電源ノイズ増幅部１１から出力された反転出力信号及び非反転出力信号の位相をシフトして、互いに位相が異なる第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５を生成する。具体的には、移相器１２は、容量Ｃ３〜Ｃ６と、抵抗Ｒ３〜Ｒ６と、第１から第１６の位相シフト容量Ｃ００〜Ｃ１５と、を有する。容量Ｃ３〜Ｃ６と抵抗Ｒ３〜Ｒ６は、位相分割回路として機能し、第１から第１６の位相シフト容量Ｃ００〜Ｃ１５は、加算回路として機能する。
【００２８】
容量Ｃ３は、一端に反転出力信号が供給される。抵抗Ｒ３は、一端が容量Ｃ３の他端に接続され、他端が接地される。
【００２９】
抵抗Ｒ４は、一端に反転出力信号が供給される。容量Ｃ４は、一端が抵抗Ｒ４の他端に接続され、他端が接地される。
【００３０】
容量Ｃ５は、一端に非反転出力信号が供給される。抵抗Ｒ５は、一端が容量Ｃ５の他端に接続され、他端が接地される。
【００３１】
抵抗Ｒ６は、一端に非反転出力信号が供給される。容量Ｃ６は、一端が抵抗Ｒ６の他端に接続され、他端が接地される。
【００３２】
第１から第４の位相シフト容量Ｃ００〜Ｃ０３は、この順に、容量Ｃ３の他端と抵抗Ｒ４の他端との間に直列接続されている。
【００３３】
第５から第８の位相シフト容量Ｃ０４〜Ｃ０７は、この順に、抵抗Ｒ４の他端と容量Ｃ５の他端との間に直列接続されている。
【００３４】
第９から第１２の位相シフト容量Ｃ０８〜Ｃ１１は、この順に、容量Ｃ５の他端と抵抗Ｒ６の他端との間に直列接続されている。
【００３５】
第１３から第１６の位相シフト容量Ｃ１２〜Ｃ１５は、この順に、抵抗Ｒ６の他端と容量Ｃ３の他端との間に直列接続されている。
【００３６】
つまり、第１から第１６の位相シフト容量Ｃ００〜Ｃ１５は、ループ状に接続されている。これらの第１から第１６の位相シフト容量Ｃ００〜Ｃ１５は、容量値が等しい。
【００３７】
第１の位相シフト信号Ｖｏ００は、第１６の位相シフト容量Ｃ１５と第１の位相シフト容量Ｃ００との接続点から出力される。第２の位相シフト信号Ｖｏ０１は、第１の位相シフト容量Ｃ００と第２の位相シフト容量Ｃ０１との接続点から出力される。同様に、第１６の位相シフト信号Ｖｏ１５は、第１５の位相シフト容量Ｃ１４と第１６の位相シフト容量Ｃ１５との接続点から出力される。つまり、第ｋ（２≦ｋ≦１６）の位相シフト信号は、第ｋ−１の位相シフト容量と第ｋの位相シフト容量との接続点から出力される。
【００３８】
このように、移相器１２は、電源に接続されていない受動素子から構成されている。
【００３９】
この電源ノイズ検出回路１０の動作を説明する。容量Ｃ１を介して高周波の電源ノイズが、ゲートに適切な直流バイアス電圧Ｖｂ１が与えられたＰ型ＭＯＳトランジスタＭ１に入力されると、Ｐ型ＭＯＳトランジスタＭ１のドレインからは電源ノイズが反転された反転出力信号が出力される。一方、Ｐ型ＭＯＳトランジスタＭ１のソースからは非反転の非反転出力信号が出力される。非反転出力信号は、抵抗Ｒ１を介してＰ型ＭＯＳトランジスタＭ１のソースを揺らす電源ノイズと同じ極性で加算される。この回路の利得は、バイアス電圧Ｖｂ１によって設定できる。
【００４０】
これらの反転出力信号と非反転出力信号を抵抗Ｒ３〜Ｒ６および容量Ｃ３〜Ｃ６によって位相分割することで、４相の電圧信号である、第１、第５、第９、第１３の位相シフト信号Ｖｏ００，Ｖｏ０４，Ｖｏ０８，Ｖｏ１２が得られる。抵抗Ｒ３〜Ｒ６および容量Ｃ３〜Ｃ６は、Ｐ型ＭＯＳトランジスタＭ１のソースと接地との間、又は、ドレインと接地との間に接続されるため、この位相分割回路では電源ノイズによる誤差は生じない。
【００４１】
これらの第１、第５、第９、第１３の位相シフト信号Ｖｏ００，Ｖｏ０４，Ｖｏ０８，Ｖｏ１２を適切に加算することで、電源ノイズに対し任意の位相遅れをもった信号を得ることができる。１６個の位相シフト容量Ｃ００〜Ｃ１５をループ状に接続し、４相の第１、第５、第９、第１３の位相シフト信号Ｖｏ００，Ｖｏ０４，Ｖｏ０８，Ｖｏ１２を入力すると、各位相シフト信号が加算され、位相分割された第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５が得られる。この加算回路についても、電源に接続されない受動素子のみで構成されるため電源ノイズによる誤差は生じない。
【００４２】
図２を参照して第１の実施形態の効果を示す。図２は、第１の実施形態に係る電源ノイズ検出回路１０の各位相シフト信号の位相と振幅を示す図である。この図は、シミュレーション結果を示している。比較のため、同じグラフに比較例の図１１（ｂ）の電源ノイズ検出回路１０ｘのシミュレーション結果を併記している。
【００４３】
図２（ａ）に示すように、隣接する各位相シフト信号間の位相差は、理想的な22.5 [°]からの誤差が最大であるものに着目すると、比較例では22.5+19.6 [°]であるのに対し、本実施形態では22.5-5.8 [°]であり、比較例からの改善が確認できる。また、図２（ｂ）に示すように、各位相シフト信号の振幅差は、比較例では最大13.5dBであるのに対し、本実施形態では最大4dBに改善している。
【００４４】
以上で説明したように、本実施形態によれば、Ｐ型ＭＯＳトランジスタＭ１のソースが抵抗Ｒ１を介して電源に接続され、ゲートが容量Ｃ１を介して電源に接続されるようにしている。これにより、Ｐ型ＭＯＳトランジスタＭ１で電源ノイズが増幅されてソースから出力される非反転出力信号は、抵抗Ｒ１を介してソースに伝達される電源ノイズとほぼ同じ極性（ほぼ同位相）である。従って、非反転出力信号の振幅と位相が電源ノイズによって乱される量は少ない。よって、電源からの電源ノイズが増幅されて得られた反転出力信号と非反転出力信号の振幅誤差と位相誤差を小さくできる。即ち、反転出力信号と非反転出力信号を位相シフトして生成された第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５も、振幅誤差と位相誤差を小さくできる。
【００４５】
以上のように、本実施形態の構成により、電源ノイズを検出し、電源ノイズの影響を殆ど受けずに適切な位相遅れをもたせた第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５を得ることができる。
【００４６】
（第２の実施形態）
第２の実施形態では、Ｐ型ＭＯＳトランジスタの代わりにインバータとＮ型ＭＯＳトランジスタを用いる点が、第１の実施形態と異なる。
【００４７】
図３は、第２の実施形態に係る電源ノイズ検出回路（半導体集積回路）１０ａの回路図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。即ち、電源ノイズ増幅部１１ａが図１と異なり、移相器１２は図１と共通する。
【００４８】
電源ノイズ増幅部１１ａは、第１の容量Ｃ１ａと、第２の容量Ｃ２ａと、Ｐ型ＭＯＳトランジスタＭ２ａと、第１のＮ型ＭＯＳトランジスタＭ３ａと、抵抗（第１のインピーダンス素子）Ｒ１ａと、第２のＮ型ＭＯＳトランジスタＭ１ａと、抵抗（第２のインピーダンス素子）Ｒ２ａと、を備える
第１の容量Ｃ１ａは、一端が電源に接続される。
【００４９】
Ｐ型ＭＯＳトランジスタＭ２ａは、ソースが電源に接続され、ゲートが第１の容量Ｃ１ａの他端に接続され、ゲートに直流の第１のバイアス電圧Ｖｂ２ａが供給される。
【００５０】
第１のＮ型ＭＯＳトランジスタＭ３ａは、ソースが接地され、ゲートが第１の容量Ｃ１ａの他端に接続され、ドレインがＰ型ＭＯＳトランジスタＭ２ａのドレインに接続されている。
【００５１】
第２の容量Ｃ２ａは、一端がＰ型ＭＯＳトランジスタＭ２ａ及び第１のＮ型ＭＯＳトランジスタＭ３ａのドレインに接続されている。
【００５２】
抵抗Ｒ１ａは、一端が電源に接続される。
【００５３】
第２のＮ型ＭＯＳトランジスタＭ１ａは、ドレインが抵抗Ｒ１ａの他端に接続され、ゲートが第２の容量Ｃ２ａの他端に接続され、ゲートに直流の第２のバイアス電圧Ｖｂ１ａが供給され、ソースから反転出力信号を出力し、ドレインから非反転出力信号を出力する。
【００５４】
抵抗Ｒ２ａは、一端が第２のＮ型ＭＯＳトランジスタＭ１ａのソースに接続され、他端が接地される。
【００５５】
このように、電源ノイズ増幅部１１ａは、第１の実施形態で示した図１の電源ノイズ増幅部１１のＰ型ＭＯＳトランジスタＭ１の前段にＰ型ＭＯＳトランジスタＭ２ａと第１のＮ型ＭＯＳトランジスタＭ３ａで構成されるインバータを挿入し、Ｐ型ＭＯＳトランジスタＭ１を第２のＮ型ＭＯＳトランジスタＭ１ａに置き換えた構成を有する。インバータの出力信号が矩形波にならないように、インバータの利得は低く設定されている。
【００５６】
Ｐ型ＭＯＳトランジスタＭ２ａと第１のＮ型ＭＯＳトランジスタＭ３ａのゲートには、第１の容量Ｃ１ａを介して電源電圧ＶＤＤに重畳された電源ノイズが入力される。Ｐ型ＭＯＳトランジスタＭ２ａと第１のＮ型ＭＯＳトランジスタＭ３ａのドレインから出力された信号は、電源ノイズと逆の極性をもつ。この信号が第２のＮ型ＭＯＳトランジスタＭ１ａのゲートに入力されると、第２のＮ型ＭＯＳトランジスタＭ１ａのソースから電源ノイズが反転された反転出力信号が出力される。一方で、第２のＮ型ＭＯＳトランジスタＭ１ａのドレインからは、非反転（電源ノイズと同じ極性）の非反転出力信号が出力され、抵抗Ｒ１ａを介して第２のＮ型ＭＯＳトランジスタＭ１ａのドレインを揺らす電源ノイズと同じ極性で加算される。移相器１２は、第２のＮ型ＭＯＳトランジスタＭ１ａのソースおよびドレインから出力された反転出力信号と非反転出力信号を、第１の実施形態と同様に位相シフトして、第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５を出力する。
【００５７】
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００５８】
（第３の実施形態）
第３の実施形態は、第１の実施形態の電源ノイズ検出回路１０を用いた電源ノイズキャンセル信号生成回路１００に関する。
【００５９】
図４は、第３の実施形態に係る電源ノイズキャンセル信号生成回路（半導体集積回路）１００の回路図である。図４では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６０】
電源ノイズキャンセル信号生成回路１００は、電源ノイズ検出回路１０と、信号選択部２０と、可変利得差動増幅器３０と、を備える。電源ノイズ検出回路１０の移相器１２と、信号選択部２０と、可変利得差動増幅器３０は、遅延部４０として機能する。
【００６１】
信号選択部２０は、外部から供給された選択信号Ｓ００〜Ｓ０７に応じて、電源ノイズ検出回路１０の移相器１２から供給された第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５のうちの何れか２つを選択して出力する。
【００６２】
具体的には、信号選択部２０は、第１から第１６のスイッチＳＷ００〜ＳＷ１５を有する。第１のスイッチＳＷ００の一端に、第１の位相シフト信号Ｖｏ００が供給される。同様に、第１６のスイッチＳＷ１５の一端に、第１６の位相シフト信号Ｖｏ１５が供給される。つまり、第ｍ（１≦ｍ≦１６）のスイッチの一端に、第ｍの位相シフト信号が供給される。
【００６３】
第１から第８のスイッチＳＷ００〜ＳＷ０７の他端は、可変利得差動増幅器３０の第１入力端子３１に共通に接続されている。
【００６４】
第９から第１６のスイッチＳＷ０８〜ＳＷ１５の他端は、可変利得差動増幅器３０の第２入力端子３２に共通に接続されている。
【００６５】
第１のスイッチＳＷ００と第９のスイッチＳＷ０８は、選択信号Ｓ００に応じてオン又はオフに制御される。同様に、第８のスイッチＳＷ０７と第１６のスイッチＳＷ１５は、選択信号Ｓ０７に応じてオン又はオフに制御される。つまり、第ｘ（１≦ｘ≦８）のスイッチと第ｘ＋８のスイッチとは対応付けられており、選択信号Ｓ００〜Ｓ０７に応じて、何れかの対応付けられた２つのスイッチがオンし、他のスイッチはオフするようになっている。
【００６６】
このような構成により、信号選択部２０は、第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５のうちの最も逆相に近い２つを選択して出力する。
【００６７】
可変利得差動増幅器３０は、信号選択部２０から出力された２つの位相シフト信号が第１及び第２入力端子３１，３２に供給され、供給された２つの位相シフト信号を、外部から供給された利得設定信号に応じた利得で差動増幅して、差動増幅された信号を第１及び第２の電源ノイズキャンセル信号ＶＣ＿Ｐ，ＶＣ＿Ｎとして出力する。
【００６８】
可変利得差動増幅器３０としては、電源ノイズによる位相誤差と振幅誤差を防ぐため、CMRR (Common Mode Rejection Ratio)のよい増幅器を用いるのが望ましい。
【００６９】
また、可変利得差動増幅器３０は、利得設定信号に応じて、負の利得に設定されてもよい。つまり、供給された２つの位相シフト信号を減衰させてもよい。
【００７０】
このように、本実施形態では、第１の実施形態の電源ノイズ検出回路１０の後段に、スイッチＳＷ００〜ＳＷ１５を介して可変利得差動増幅器３０を接続している。この構成により、電源ノイズを検出し、電源ノイズの影響を殆ど受けずに、適切な位相遅れと利得をもたせた差動の第１及び第２の電源ノイズキャンセル信号ＶＣ＿Ｐ，ＶＣ＿Ｎを得ることができる。
【００７１】
なお、第１の実施形態の電源ノイズ検出回路１０に代えて、第２の実施形態の電源ノイズ検出回路１０ａを用いてもよい。この場合も、基本的な動作原理は同じである。
【００７２】
（第４の実施形態）
第４の実施形態では、電源ノイズキャンセル信号生成回路１００を低雑音増幅器２００に接続して、電源ノイズのキャンセルを行っている。
【００７３】
図５は、第４の実施形態に係る増幅部（半導体集積回路）３００のブロック図である。増幅部３００は、入力端子ＩＮと、第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮと、第３の実施形態の電源ノイズキャンセル信号生成回路１００と、低雑音増幅器２００と、を備える。この増幅部３００は、アナログ・デジタル混載ＳｏＣ受信機のフロントエンド部分に用いられる。
【００７４】
入力端子ＩＮは、単相の入力信号Ｖｉｎが入力される。入力信号Ｖｉｎは、アンテナ（図示せず）で受信された、例えば数ＧＨｚの高周波信号である。
【００７５】
第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮは、差動の第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮを出力する。
【００７６】
低雑音増幅器２００は、電源Ｐにより駆動され、入力信号Ｖｉｎを低雑音で増幅すると共に差動信号に変換して、差動信号を第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮに出力する。つまり、低雑音増幅器２００は、単相差動変換低雑音増幅器である。
【００７７】
電源ノイズキャンセル信号生成回路１００は、低雑音増幅器２００と同様に電源Ｐにより駆動され、第３の実施形態で説明したように動作する。
【００７８】
電源ノイズキャンセル信号生成回路１００から出力される第１の電源ノイズキャンセル信号ＶＣ＿Ｐは、第１出力端子ＯＵＴＰに供給され、第２の電源ノイズキャンセル信号ＶＣ＿Ｎは、第２出力端子ＯＵＴＮに供給される。
【００７９】
配線の寄生容量などを介して入力端子ＩＮに重畳された電源ノイズが低雑音増幅器２００で増幅されて、差動信号として第１及び第２出力信号ＶｏｕｔＰ，ＶｏｕｔＮに現れないように、電源ノイズキャンセル信号生成回路１００では、選択信号Ｓ００〜Ｓ０７と利得設定信号を調整して、検出した電源ノイズに対して適切な位相および利得を与える。具体的な調整方法としては、例えば、実際に半導体集積回路を製造した後に、ＰＳＲＲが最小になるように調整する方法が挙げられる。
【００８０】
図６は、第４の実施形態に係る増幅部３００の出力信号の位相とＰＳＲＲの周波数特性を示す図である。これらの特性は、電源電圧ＶＤＤに電源ノイズが重畳されている場合のシミュレーション結果である。ＰＳＲＲは、「（第１出力信号ＶｏｕｔＰ−第２出力信号ＶｏｕｔＮ）／電源電圧ＶＤＤの変化分」の対数に基づいている。
【００８１】
電源ノイズキャンセル信号生成回路１００が動作していない電源ノイズキャンセル前では、図６（ａ）に示すように、第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮの位相差は、２．５ＧＨｚで約１３５°である。つまり、差動の第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮとして、電源ノイズが出力されている。図６（ｂ）に示すように、２．５ＧＨｚにおけるＰＳＲＲは約７ｄＢである。このことからも、電源ノイズが増幅されて出力されていることが分かる。
【００８２】
これに対して、電源ノイズキャンセル信号生成回路１００が動作している電源ノイズキャンセル後では、図６（ａ）に示すように、第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮの位相差は、２．５ＧＨｚで約０°である。つまり、２．５ＧＨｚの電源ノイズは、第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮに同相で出力されているので、差動では殆ど出力されていない。図６（ｂ）に示すように、２．５ＧＨｚにおけるＰＳＲＲは、約−２４ｄＢである。このことからも、電源ノイズがキャンセルされていることが分かる。
【００８３】
なお、第１出力信号ＶｏｕｔＰと第２出力信号ＶｏｕｔＮのそれぞれで電源ノイズがキャンセルされてもよい。
【００８４】
このように、本実施形態によれば、低雑音増幅器２００と共通の電源Ｐで駆動された電源ノイズキャンセル信号生成回路１００を用いて、入力端子ＩＮに重畳され、低雑音増幅器２００によって利得倍された差動の電源ノイズをキャンセルすることができ、低雑音増幅器２００のＰＳＲＲを改善することができる。さらに、低雑音増幅器２００の入力側の入力端子ＩＮではなく、出力側の第１及び第２出力端子ＯＵＴＰ，ＯＵＴＮで第１及び第２の電源ノイズキャンセル信号ＶＣ＿Ｐ，ＶＣ＿Ｎを加算するため、低雑音増幅器２００の雑音特性（ＮＦ等）の劣化を抑えることができる。
【００８５】
（第５の実施形態）
第５の実施形態は、単相の電源ノイズキャンセル信号を出力する電源ノイズキャンセル信号生成回路に関する。
【００８６】
図７は、第５の実施形態に係る電源ノイズキャンセル信号生成回路（半導体集積回路）１００ａの回路図である。図７では、図４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００８７】
電源ノイズキャンセル信号生成回路１００ａは、電源ノイズ検出回路１０と、信号選択部２０ａと、可変利得増幅器３０ａと、を備える。電源ノイズ検出回路１０の移相器１２と、信号選択部２０ａと、可変利得増幅器３０ａは、遅延部４０ａとして機能する。
【００８８】
信号選択部２０ａは、外部から供給された選択信号Ｓ００〜Ｓ１５に応じて、電源ノイズ検出回路１０の移相器１２から供給された第１から第１６の位相シフト信号Ｖｏ００〜Ｖｏ１５のうちの何れかを選択して出力する。
【００８９】
具体的には、信号選択部２０ａは、第１から第１６のスイッチＳＷ００〜ＳＷ１５を有する。第１のスイッチＳＷ００の一端に、第１の位相シフト信号Ｖｏ００が供給される。同様に、第１６のスイッチＳＷ１５の一端に、第１６の位相シフト信号Ｖｏ１５が供給される。つまり、第ｍ（１≦ｍ≦１６）のスイッチの一端に、第ｍの位相シフト信号が供給される。
【００９０】
第１から第１６のスイッチＳＷ００〜ＳＷ１５の他端は、可変利得増幅器３０ａの入力端子に共通に接続されている。
【００９１】
選択信号Ｓ００〜Ｓ１５に応じて、第１から第１６のスイッチＳＷ００〜ＳＷ１５の何れか１つがオンになる。
【００９２】
可変利得増幅器３０ａは、信号選択部２０ａから出力された位相シフト信号を、外部から供給された利得設定信号に応じた利得で増幅して、増幅された信号を電源ノイズキャンセル信号Ｖｃとして出力する。
【００９３】
この構成により、電源ノイズを検出し、電源ノイズの影響を殆ど受けずに、適切な位相遅れと利得をもたせた単相の電源ノイズキャンセル信号ＶＣを得ることができる。
【００９４】
なお、第１の実施形態の電源ノイズ検出回路１０に代えて、第２の実施形態の電源ノイズ検出回路１０ａを用いてもよい。
【００９５】
（第６の実施形態）
第６の実施形態は、低雑音増幅器２００の入力側で電源ノイズをキャンセルする点が、第４の実施形態と異なる。
【００９６】
図８は、第６の実施形態に係る増幅部（半導体集積回路）３００ａのブロック図である。図８では、図５と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００９７】
増幅部３００ａは、入力端子ＩＮと、第１出力端子ＯＵＴＰ及び第２出力端子ＯＵＴＮと、第５の実施形態の電源ノイズキャンセル信号生成回路１００ａと、低雑音増幅器２００と、を備える。
【００９８】
電源ノイズキャンセル信号ＶＣは、入力端子ＩＮに供給される。
【００９９】
電源ノイズキャンセル信号生成回路１００ａでは、配線寄生容量などを介して低雑音増幅器２００の入力ノード（つまり、入力端子ＩＮ）に重畳された電源ノイズの反転信号が得られるように、検出した電源ノイズに対し適切な位相および利得を与えるものとする。
【０１００】
この構成により、低雑音増幅器２００の入力ノードに重畳された電源ノイズをキャンセルすることができ、低雑音増幅器２００のＰＳＲＲを改善することができる。
【０１０１】
以上で説明した各実施形態によれば、電源ノイズの影響を受け難い半導体集積回路を提供できる。
【０１０２】
（変形例）
例えば、抵抗Ｒ１，Ｒ２，Ｒ１ａ，Ｒ２ａの代わりに、インダクタ等の他のインピーダンス素子を用いてもよい。
【０１０３】
また、移相器１２の構成は一例であり、互いに位相が異なる複数の位相シフト信号が得られれば、他の構成でもよい。
【０１０４】
また、移相器１２は１６個の位相シフト容量Ｃ００〜Ｃ１５を有する例について説明したが、これに限られない。つまり、移相器１２は、第１から第４ｎ（ｎは２以上の正の整数）の位相シフト容量を有してもよい。この場合、第１から第ｎの位相シフト容量は、この順に、容量Ｃ３の他端と抵抗Ｒ４の他端との間に直列接続されている。第ｎ＋１から第２ｎの位相シフト容量は、この順に、抵抗Ｒ４の他端と容量Ｃ５の他端との間に直列接続されている。第２ｎ＋１から第３ｎの位相シフト容量は、この順に、容量Ｃ５の他端と抵抗Ｒ６の他端との間に直列接続されている。第３ｎ＋１から第４ｎの位相シフト容量は、この順に、抵抗Ｒ６の他端と容量Ｃ３の他端との間に直列接続されている。第１の位相シフト信号は、第４ｎの位相シフト容量と第１の位相シフト容量との接続点から出力される。第ｋ（２≦ｋ≦４ｎ）の位相シフト信号は、第ｋ−１の位相シフト容量と第ｋの位相シフト容量との接続点から出力される。
【０１０５】
この場合、信号選択部２０は、第１から第４ｎのスイッチを有する。第ｍ（１≦ｍ≦４ｎ）のスイッチの一端に、第ｍの位相シフト信号が供給される。第１から第２ｎのスイッチの他端は、可変利得差動増幅器３０の第１入力端子３１に共通に接続されている。第２ｎ＋１から第４ｎのスイッチの他端は、可変利得差動増幅器３０の第２入力端子３２に共通に接続されている。第ｘ（１≦ｘ≦２ｎ）のスイッチと第ｘ＋２ｎのスイッチとは対応付けられており、選択信号に応じて、何れかの対応付けられた２つのスイッチがオンする。
【０１０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０７】
１０  電源ノイズ検出回路
１１，１１ａ  電源ノイズ増幅部
Ｃ１  容量
Ｒ１  抵抗（第１のインピーダンス素子）
Ｍ１  Ｐ型ＭＯＳトランジスタ
Ｒ２  抵抗（第２のインピーダンス素子）
Ｃ１ａ  第１の容量
Ｃ２ａ  第２の容量
Ｍ２ａ  Ｐ型ＭＯＳトランジスタ
Ｍ３ａ  第１のＮ型ＭＯＳトランジスタ
Ｍ１ａ  第２のＮ型ＭＯＳトランジスタ
Ｒ１ａ  抵抗（第１のインピーダンス素子）
Ｒ２ａ  抵抗（第２のインピーダンス素子）
１２  移相器
Ｃ３〜Ｃ６  容量
Ｒ３〜Ｒ６  抵抗
Ｃ００〜Ｃ１５  第１から第１６の位相シフト容量
２０，２０ａ  信号選択部
ＳＷ００〜ＳＷ１５  第１から第１６のスイッチ
３０  可変利得差動増幅器
３０ａ  可変利得増幅器
４０，４０ａ  遅延部
１００，１００ａ  電源ノイズキャンセル信号生成回路
２００  低雑音増幅器
３００，３００ａ  増幅部
【図１】
2013197858.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013197858.tif 000012
【図１１】
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【図１２】
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