(57)【要約】【課題】不揮発性メモリ装置、その動作方法及びその製造方法が提供を提供すること。【解決手段】本発明の一実施形態にかかる不揮発性メモリ装置は、基板上に形成され、交互に積層された複数の層間絶縁層及び複数のチャネル層を含む複数のチャネル構造物と、前記チャネル構造物と交差する一方向に沿って前記チャネル構造物の間に交互に配置され、メモリ膜を介在して前記複数のチャネル層と接する第１及び第２垂直ゲートと、前記チャネル構造物の上部又は下部に配置され、前記一方向に沿って配列された第１及び第２垂直ゲートの列と重なるように前記一方向に延びる一対の第１及び第２ワードラインとを含み、ここで、前記第１ワードラインは、前記第１垂直ゲートと接続され、前記第２ワードラインは、前記第２垂直ゲートと接続される。【選択図】図４Ａ
2013140953.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、交互に積層された複数の層間絶縁層及び複数のチャネル層を含む複数のチャネル構造物と、
前記チャネル構造物と交差する一方向に沿って前記チャネル構造物の間に交互に配置され、メモリ膜を介在して前記複数のチャネル層と接する第１及び第２垂直ゲートと、
前記チャネル構造物の上部又は下部に配置され、前記一方向に沿って配列された第１及び第２垂直ゲートの列と重なるように前記一方向に延びる一対の第１及び第２ワードラインとを含み、
ここで、前記第１ワードラインは、前記第１垂直ゲートと接続され、前記第２ワードラインは、前記第２垂直ゲートと接続されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１及び第２ワードラインは、前記チャネル構造物の上部に位置するものの、互いに異なる層に位置することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１ワードラインは、前記チャネル構造物の上部に位置し、
前記第２ワードラインは、前記チャネル構造物の下部に位置することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第２ワードラインの端部は、前記第１ワードラインよりさらに突出したことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第１ワードラインは、前記第２垂直ゲートと絶縁されながら、第１コンタクトを介して又は直接前記第１垂直ゲートと接続され、
前記第２ワードラインは、前記第１垂直ゲートと絶縁されながら、第２コンタクトを介して又は直接前記第２垂直ゲートと接続されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第１ワードライン及び第２ワードラインは、金属又は金属シリサイドを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
いずれか一つのチャネル層の一方の前記第１垂直ゲートと接するメモリ膜に保存されたデータと前記いずれか一つのチャネル層の他方の前記第２垂直ゲートと接するメモリ膜に保存されたデータは、同一又は異なることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記第１及び第２垂直ゲートの列は、複数であり、
前記複数の第１及び第２垂直ゲート列ごとに前記一対の第１及び第２ワードラインが重なることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
請求項１の装置のプログラム方法であって、
前記複数のチャネル層のうち、第１チャネル層の一方の第１列の第１垂直ゲートと接する前記メモリ膜に電荷を注入するために、前記第１列と重なる前記第１ワードラインにプログラム電圧を印加し、前記第１列と重なる前記第２ワードラインにターンオフ電圧を印加する第１プログラムステップと、
前記第１チャネル層の他方の前記第１列の前記第２垂直ゲートと接する前記メモリ膜に電荷を注入するために、前記第１列と重なる前記第２ワードラインにプログラム電圧を印加し、前記第１列と重なる前記第１ワードラインにターンオフ電圧を印加する第２プログラムステップと
を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項１０】
前記第１プログラムステップにおいて、
前記第１列を除いた残りの列と重なる前記第１ワードライン及び前記第２ワードラインにそれぞれパス電圧及びターンオフ電圧を印加し、
前記第２プログラムステップにおいて、
前記第１列を除いた残りの列と重なる前記第１ワードライン及び前記第２ワードラインにそれぞれターンオフ電圧及びパス電圧を印加することを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
【請求項１１】
前記第１及び第２プログラムステップにおいて、
前記第１チャネル層に０Ｖが印加された状態で、
残りのチャネル層は、ブースティング状態であることを特徴とする請求項９又は１０に記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
請求項１の装置のリード方法であって、
前記複数のチャネル層のうち、第１チャネル層の一方の第１列の第１垂直ゲートと接する前記メモリ膜に保存されたデータをリードするために、前記第１列と重なる前記第１ワードラインにリード電圧を印加し、前記第１列と重なる前記第２ワードラインにターンオフ電圧を印加する第１リードステップと、
前記第１チャネル層の他方の前記第１列の前記第２垂直ゲートと接する前記メモリ膜に保存されたデータをリードするために、前記第１列と重なる前記第２ワードラインにリード電圧を印加し、前記第１列と重なる前記第１ワードラインにターンオフ電圧を印加する第２リードステップと
を含むことを特徴とする不揮発性メモリ装置のリード方法。
【請求項１３】
前記第１リードステップにおいて、
前記第１列を除いた残りの列と重なる前記第１ワードライン及び前記第２ワードラインにそれぞれパス電圧及びターンオフ電圧を印加し、
前記第２リードステップにおいて、
前記第１列を除いた残りの列と重なる前記第１ワードライン及び前記第２ワードラインにそれぞれターンオフ電圧及びパス電圧を印加することを特徴とする請求項１２に記載の不揮発性メモリ装置のリード方法。
【請求項１４】
前記第１及び第２リードステップにおいて、
前記第１チャネル層は、プリチャージされた状態で、
残りのチャネル層は、０Ｖが印加された状態であることを特徴とする請求項１２又は１３に記載の不揮発性メモリ装置のリード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置、その動作方法及びその製造方法に関し、さらに詳細には、基板から垂直に積層された複数のメモリセルを含む不揮発性メモリ装置、その動作方法及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電源供給が遮断されても保存されたデータがそのまま維持されるメモリ装置である。現在、多様な不揮発性メモリ装置、例えば、ＮＡＮＤ型フラッシュメモリなどが広く利用されている。
【０００３】
最近、シリコン基板上に単層でメモリセルを形成する２次元不揮発性メモリ装置の集積度の向上が限界に到るにつれて、シリコン基板から垂直に複数のメモリセルを積層する３次元不揮発性メモリ装置が提案された。
【０００４】
図１Ａ〜図１Ｃは、従来の３次元不揮発性メモリ装置を示す図であって、図１Ａは、斜視図を示し、図１Ｂは、図１ＡのＡ−Ａ´に沿う断面を示し、図１Ｃは、図１Ａのワードライン部分を中心に示す平面図を示す。
【０００５】
図１Ａ〜図１Ｃに示すように、従来の不揮発性メモリ装置は、基板１００、基板１００上に配置され、かつ第１方向（ｘ軸を参照）に延びるチャネル構造物Ｃ、第２方向（ｙ軸を参照）に延び、かつチャネル構造物Ｃの間に突出してチャネル構造物Ｃの側壁と接するワードラインＷＬ＿０〜ＷＬ＿Ｎ、ソース選択ラインＳＳＬ及びソースラインＳＬ、チャネル構造物Ｃの階段形端部上に配置され、かつ第２方向に延びるドレイン選択ラインＤＳＬ＿０〜ＤＳＬ＿Ｎ、及びドレイン選択ラインＤＳＬ＿０〜ＤＳＬ＿Ｎ上に配置され、かつ第１方向に延びるビットラインＢＬを含む。ワードラインＷＬ＿０〜ＷＬ＿Ｎとチャネル構造物Ｃとの間にメモリ膜１３０が介在され、ソース選択ラインＳＳＬとチャネル構造物Ｃとの間には、ゲート絶縁膜１４０が介在される。ここで、メモリ膜１３０は、チャネル層１２０とワードラインＷＬとを電気的に絶縁させながら電荷を保存する機能を果たす膜であって、トンネル絶縁膜−電荷保存膜−電荷遮断膜の３重膜、例えば、ＯＮＯ膜であるとよい。
【０００６】
具体的に、チャネル構造物Ｃは、交互に積層される複数の層間絶縁層１１０及び複数のチャネル層１２０を含む。いずれか一つのチャネル層１２０と接するいずれか一つのワードラインＷＬ、及びこれらの間に介在されるメモリ膜１３０が単位メモリセルＭＣを構成する。また、いずれか一つのチャネル層１２０と接するソース選択ラインＳＳＬ及びこれらの間に介在されるゲート絶縁膜１４０は、ソース選択トランジスタを構成する。
【０００７】
各チャネル層１２０の突出した端部上には、チャネルコンタクト１５０が形成され、各チャネルコンタクト１５０の上部には、ドレイン選択トランジスタのチャネル１６０が配置される。いずれか一つのチャネル１６０と接するいずれか一つのドレイン選択ラインＤＳＬ及びこれらの間に介在されるゲート絶縁膜（図示せず）は、ドレイン選択トランジスタを構成する。
【０００８】
同じチャネル層１２０を共有する複数のメモリセルＭＣは、一つのストリングＳＴを構成し、それにより一つのチャネル構造物Ｃごとにチャネル層１２０の数と同じ数で積層されたストリングＳＴ＿０〜Ｘが配置される。同じチャネル構造物Ｃを共有する積層ストリングＳＴ＿０〜Ｘは、同じビットラインＢＬに接続される。また、複数のビットラインＢＬに接続する複数の積層ストリングＳＴ＿０〜Ｘは、一つのソースラインＳＬに共通して接続される。
【０００９】
同じワードラインＷＬを共有する複数のメモリセルＭＣは、一つのページＰＡＧＥを構成し、それにより一つのワードラインＷＬごとにチャネル層１２０の数と同じ数で積層されたページＰＡＧＥ＿０〜Ｘが配置される。一つのワードラインＷＬを共有する積層ページＰＡＧＥ＿０〜Ｘの中で所望のページＰＡＧＥは、ドレイン選択トランジスタによって選択されるとよい。
【００１０】
上述の構造の不揮発性メモリ装置の読み出し／書き込み動作は、通常の方法でワードラインＷＬ＿０〜ＷＬ＿Ｎ及びビットラインＢＬを制御しながら、特に複数のドレイン選択トランジスタを利用することによって、所望のページＰＡＧＥを選択する方式で行われることができる。すなわち、読み出し／書き込み動作時に所望のページＰＡＧＥに接続したドレイン選択トランジスタをターンオンさせ、その他のドレイン選択トランジスタは、ターンオフさせることによって、所望のページＰＡＧＥを選択できる。
【００１１】
ところが、上述の装置では、いずれか一つのチャネル層１２０の両方に同じワードラインＷＬが接しているから、プログラム又は消去動作時に選択されたメモリセルＭＣの両方のメモリ膜１３０の電荷保存膜に電荷が同時に注入又は引出せざるをえない。言い換えれば、いずれか一つのメモリセルＭＣには、１ビットのデータ（「００」又は「１１」）が保存されざるをえない。図１Ｃには、「００」のデータが保存された場合を例示的に示した。
【００１２】
その上、上述のような装置の構造的特性上、メモリ膜１３０の電荷保存膜には、エネルギートラップに電荷を保存する絶縁膜、例えば、シリコン窒化膜が広く利用される。これは、浮遊ゲート型装置での電荷保存膜、例えば、ポリシリコン膜に比べてマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）の具現がさらに難しい。
【００１３】
結局、従来の３次元不揮発性メモリ装置では、マルチレベルセルの具現が難しいから、装置の集積度の増加に限界がある。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、３次元構造においてマルチレベルセルの具現が可能な不揮発性メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記課題を解決するための本発明の一実施形態にかかる不揮発性メモリ装置は、基板上に形成され、交互に積層された複数の層間絶縁層及び複数のチャネル層を含む複数のチャネル構造物と、前記チャネル構造物と交差する一方向に沿って前記チャネル構造物の間に交互に配置され、メモリ膜を介在して前記複数のチャネル層と接する第１及び第２垂直ゲートと、前記チャネル構造物の上部又は下部に配置され、前記一方向に沿って配列された第１及び第２垂直ゲートの列と重なるように前記一方向に延びる一対の第１及び第２ワードラインとを含み、ここで、前記第１ワードラインは、前記第１垂直ゲートと接続され、前記第２ワードラインは、前記第２垂直ゲートと接続される。
【００１６】
また、前記課題を解決するための本発明の一実施形態にかかる不揮発性メモリ装置のプログラム方法は、前記装置のプログラム方法であって、前記複数のチャネル層のうち、第１チャネル層の一方の第１列の第１垂直ゲートと接する前記メモリ膜に電荷を注入するために、前記第１列と重なる前記第１ワードラインにプログラム電圧を印加し、前記第１列と重なる前記第２ワードラインにターンオフ電圧を印加する第１プログラムステップと、前記第１チャネル層の他方の前記第１列の前記第２垂直ゲートと接する前記メモリ膜に電荷を注入するために、前記第１列と重なる前記第２ワードラインにプログラム電圧を印加し、前記第１列と重なる前記第１ワードラインにターンオフ電圧を印加する第２プログラムステップとを含む。
【００１７】
また、前記課題を解決するための本発明の一実施形態にかかる不揮発性メモリ装置のリード方法は、前記装置のリード方法であって、前記複数のチャネル層のうち、第１チャネル層の一方の第１列の第１垂直ゲートと接する前記メモリ膜に保存されたデータをリードするために、前記第１列と重なる前記第１ワードラインにリード電圧を印加し、前記第１列と重なる前記第２ワードラインにターンオフ電圧を印加する第１リードステップと、前記第１チャネル層の他方の前記第１列の前記第２垂直ゲートと接する前記メモリ膜に保存されたデータをリードするために、前記第１列と重なる前記第２ワードラインにリード電圧を印加し、前記第１列と重なる前記第１ワードラインにターンオフ電圧を印加する第２リードステップとを含む。
【発明の効果】
【００１８】
本発明の不揮発性メモリ装置及びその製造方法によれば、３次元構造においてマルチレベルセルの具現が可能である。
【図面の簡単な説明】
【００１９】
【図１Ａ】従来の３次元不揮発性メモリ装置を示す図である。
【図１Ｂ】従来の３次元不揮発性メモリ装置を示す図である。
【図１Ｃ】従来の３次元不揮発性メモリ装置を示す図である。
【図２Ａ】本発明の第１の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図２Ｂ】本発明の第１の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図２Ｃ】本発明の第１の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図２Ｄ】本発明の第１の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図３Ａ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図３Ｂ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図３Ｃ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図３Ｄ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図３Ｅ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図３Ｆ】本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図４Ａ】本発明の第２の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図４Ｂ】本発明の第２の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図４Ｃ】本発明の第２の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図４Ｄ】本発明の第２の実施形態にかかる不揮発性メモリ装置を説明するための図である。
【図５Ａ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図５Ｂ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図５Ｃ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図５Ｄ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図５Ｅ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図５Ｆ】本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法を説明するための図である。
【図６Ａ】本発明の一実施形態にかかる不揮発性メモリ装置のプログラム動作を説明するための図である。
【図６Ｂ】本発明の一実施形態にかかる不揮発性メモリ装置のプログラム動作を説明するための図である。
【図６Ｃ】本発明の一実施形態にかかる不揮発性メモリ装置のプログラム動作を説明するための図である。
【図６Ｄ】本発明の一実施形態にかかる不揮発性メモリ装置のプログラム動作を説明するための図である。
【図７Ａ】本発明の一実施形態にかかる不揮発性メモリ装置のリード動作を説明するための図である。
【図７Ｂ】本発明の一実施形態にかかる不揮発性メモリ装置のリード動作を説明するための図である。
【図７Ｃ】本発明の一実施形態にかかる不揮発性メモリ装置のリード動作を説明するための図である。
【図７Ｄ】本発明の一実施形態にかかる不揮発性メモリ装置のリード動作を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであり、実際の物理的厚さに比べて誇張されて示されうる。本発明を説明するに当たって、本発明の要旨と関係のない公知の構成は省略できる。各図面の構成要素に参照番号を付加するに当たって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能なかぎり同じ符号を付していることに留意すべきである。
【００２１】
以下、図２Ａないし図２Ｄを参照して、本発明の第１の実施形態にかかる不揮発性メモリ装置について説明する。図２Ａは、本発明の第１の実施形態にかかる不揮発性メモリ装置の斜視図を示し、図２Ｂは、図２Ａのｙ−ｚ断面を示し、図２Ｃは、図２Ａのｘ−ｚ断面で、特にＢ−Ｂ´に沿う断面を示し、図２Ｄは、図２Ａの平面を示す。説明の便宜のために、ワードラインＷＬが配置される部分を中心に示した。
【００２２】
図２Ａ〜図２Ｄに示すように、本実施形態の装置は、基板２００、基板２００上に配置されながら第１方向（ｘ軸参照）に延びるチャネル構造物Ｃ、チャネル構造物Ｃの間に配置され、複数のチャネル層２２０の側壁と接するように垂直方向（ｚ軸参照）に突出した柱状を有する垂直ゲート２５０、２５０´、及びチャネル構造物Ｃの上部で垂直ゲート２５０、２５０´と接続され、かつチャネル構造物Ｃと交差する第２方向（ｙ軸参照）に延びるワードライン２７０、２７０´を含む。また、示していないが、チャネル構造物Ｃの側壁と垂直ゲート２５０、２５０´との間には、チャネル構造物Ｃに近い側から配置されたトンネル絶縁膜（例えば、酸化膜）、電荷保存膜（例えば、窒化膜）及び電荷遮断膜（例えば、酸化膜）を含むメモリ膜が介在されている。
【００２３】
ここで、基板２００は、単結晶シリコン基板であるとよく、ウェル（ｗｅｌｌ）、絶縁層などのように要求される所定の構造物（図示せず）を含むとよい。
【００２４】
チャネル構造物Ｃは、交互に積層される複数の層間絶縁層２１０及び複数のチャネル層２２０を含む。層間絶縁層２１０は、酸化膜又は窒化膜を含むとよい。チャネル層２２０は、不純物のドーピングされたポリシリコン膜又は単結晶シリコン膜であるとよい。チャネル構造物Ｃは、複数が平行に離隔されて配置されるとよい。
【００２５】
垂直ゲート２５０、２５０´は、後述する一対のワードライン２７０、２７０´と重なり、かつ一対のワードライン２７０、２７０´のうち、第１ワードライン２７０と接続する第１垂直ゲート２５０及び第２ワードライン２７０´と接続する第２垂直ゲート２５０´を含む。言い換えれば、第１及び第２垂直ゲート２５０、２５０´は、一対のワードライン２７０、２７０´のうち、どれに接続されるかによって区分される。このような第１垂直ゲート２５０と第２垂直ゲート２５０´とは、第２方向で交互に配列され、それによりいずれか一つのチャネル層２２０の一方及び他側には、それぞれ第１垂直ゲート２５０及び第２垂直ゲート２５０´が配置される。
【００２６】
一対のワードライン２７０、２７０´は、チャネル構造物Ｃの上部から第２方向へ延び、かつ第２方向に配列される第１垂直ゲート２５０と接続する第１ワードライン２７０及び第２垂直ゲート２５０´と接続する第２ワードライン２７０´を含む。図示の便宜上、図２Ａ及び図２Ｂには、一対のワードライン２７０、２７０´のみを示したが、複数対のワードライン２７０、２７０´が互いに平行に第１方向に配列されることはもちろんである。図２Ｃ及び図２Ｄには、例示的に二対のワードライン２７０、２７０´を示し、これらの対を互いに区分するために、第１番目の対のワードライン２７０、２７０´をＷＬ０、ＷＬ０´で表示し、第２番目の対のワードライン２７０、２７０´をＷＬ１、ＷＬ１´で示した。
【００２７】
このとき、第１ワードライン２７０は、第２垂直ゲート２５０´と絶縁され、第２ワードライン２７０´は、第１垂直ゲート２５０と絶縁されなければならないので、第１ワードライン２７０と第２垂直ゲート２５０´との間及び第２ワードライン２７０´と第１垂直ゲート２５０との間には、一定の間隔が存在しなければならない。このために、第１ワードライン２７０は、第１コンタクト２６０を介在して第１垂直ゲート２５０に接続され、第２ワードライン２７０´は、第２コンタクト２６０´を介在して第２垂直ゲート２５０´に接続されるとよいが、本発明がこれに限定されるものではない。他の実施形態では、第１垂直ゲート２５０と第２垂直ゲート２５０´のうちのいずれか一つ（例えば、第１垂直ゲート２５０）の高さを他の一つ（例えば、第２垂直ゲート２５０´）より高くすることによって、第１垂直ゲート２５０と第１ワードライン２７０とを直接接続させるとよい。
【００２８】
なお、第１ワードライン２７０と第２ワードライン２７０´とは、互いに異なる層に位置するとよい。例えば、図示のように、第２ワードライン２７０´を第１ワードライン２７０より上部に位置させることができる。仮に、第１ワードライン２７０と第２ワードライン２７０´とが同じ層に位置するならば、これらの間に電気的ショートが発生する恐れがあるためである。
【００２９】
説明されない図２Ｃの図面符号２４０は、第１方向に配列される第１垂直ゲート２５０間の空間又は第１方向に配列される第２垂直ゲート２５０´間の空間を埋め込む絶縁層である。また、図２Ｃにおける第２コンタクト２６０´は、Ｂ−Ｂ´線上に存在せず、それにより第１垂直ゲート２５０と接続されずに、第１垂直ゲート２５０と第２方向で同一線上に位置した第２垂直ゲート２５０´と接続されることであるから、点線で示した。
【００３０】
一方、図示していないが、図示の構造物の第２方向の一方に公知のソース選択ライン及びソースラインが備えられ、第２方向の他側に公知のドレイン選択ライン及びビットラインが備えられることはもちろんである（従来の技術の図１参照）。
【００３１】
以上説明した不揮発性メモリ装置では、いずれか一つのチャネル層２２０の両方に配置される第１及び第２垂直ゲート２５０、２５０´が互いに異なるワードライン２７０、２７０´に接続されて、別に制御されることができる。したがって、プログラム動作時にいずれか一つのチャネル層２２０の一方及び他方の電荷保存膜への電荷注入の有無が別に行われることができる。また、リード動作時にいずれか一つのチャネル層２２０の一方の電荷保存膜に保存されたデータと他方の電荷保存膜に保存されたデータを別に読み出すことができる。したがって、いずれか一つのチャネル層２２０、チャネル層２２０の両方の第１及び第２垂直ゲート２５０、２５０´、及びこれらの間のメモリ膜が単位メモリセルを構成すると仮定する時に、単位メモリセルに２ビットのデータ（「００」、「０１」、「１０」、「１１」）の保存が可能である。具体的なプログラム／リード方法については、図６Ａないし図７Ｄを参照して後述する。
【００３２】
以下、図３Ａないし図３Ｆを参照して、本発明の第１の実施形態にかかる不揮発性メモリ装置の製造方法について説明する。本図面は、前記図２Ｂ及び図２Ｃのように、図２Ａのｙ−ｚ断面及びｘ−ｚ断面、特に、Ｂ−Ｂ´線に沿って示されたものである。
【００３３】
図３Ａに示すように、基板２００上に複数の層間絶縁層２１０及び複数のチャネル層２２０を交互に積層した後、この積層構造物を選択的にエッチングしてチャネル構造物Ｃを形成する。
【００３４】
図３Ｂに示すように、チャネル構造物Ｃの前面に沿ってメモリ膜２３０を形成し、メモリ膜２３０が形成された工程結果物の全体を覆う第１絶縁層２４０を形成した後、最上部の層間絶縁層２１０が露出するまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。このとき、メモリ膜２３０は、トンネル絶縁膜（例えば、酸化膜）、電荷保存膜（例えば、窒化膜）及び電荷遮断膜（例えば、酸化膜）を順次に蒸着することによって形成されることができる。
【００３５】
本工程結果、チャネル構造物Ｃの側壁にメモリ膜２３０が形成され、メモリ膜２３０が形成されたチャネル構造物Ｃ間の空間を第１絶縁層２４０が埋め込む。第１絶縁層２４０は、酸化膜を含むとよい。
【００３６】
図３Ｃに示すように、図３Ｂの工程結果物上に第１及び第２垂直ゲート２５０、２５０´が形成される領域を露出させるマスクパターン（図示せず）を形成した後、マスクパターンをエッチングベリヤとして利用して露出した第１絶縁層２４０をエッチングして、第１及び第２垂直ゲート２５０、２５０´が形成される領域を画定するトレンチを形成する。このとき、トレンチの下面が最下部のチャネル層２２０の下面と同一であるか、又はその下に位置するように、トレンチの深さが調節される。
【００３７】
次に、前記トレンチ内に導電物質、例えば、不純物のドーピングされたポリシリコン膜を埋め込むことによって、第１及び第２垂直ゲート２５０、２５０´を形成する。前述したように、第１及び第２垂直ゲート２５０、２５０´の区分は、どのワードラインに接続されるかによるものであって、物質は、同一であっても構わない。
【００３８】
図３Ｄに示すように、図３Ｃの工程結果物上に第２絶縁層２４２を形成する。第２絶縁層２４２は、例えば、酸化膜であるとよい。
【００３９】
次に、第２絶縁層２４２を選択的にエッチングして第１垂直ゲート２５０を露出させるコンタクト孔を形成した後にコンタクト孔を導電物質で埋め込むことによって、第２絶縁層２４２を貫通して第１垂直ゲート２５０のそれぞれと接続する第１コンタクト２６０を形成する。
【００４０】
図３Ｅに示すように、第１コンタクト２６０の形成された第２絶縁層２４２上に導電物質を蒸着した後にこの導電物質をパターニングすることで、第１コンタクト２６０と接続され、かつ第２方向に延びる第１ワードライン２７０を形成する。しかしながら、導電物質のパターニングの代わりに、第２絶縁層２４２上に絶縁物質を蒸着し、この絶縁物質をパターニングしてワードラインの形成されるトレンチを形成した後、トレンチに導電物質を埋め込むダマシン（ｄａｍａｓｃｅｎｅ）方式を利用することもできる。ダマシン方式を利用するとき、金属又は金属シリサイドからなる第１ワードライン２７０の形成が可能で、それにより第１ワードライン２７０の抵抗を低くすることができる。
【００４１】
次に、第１ワードライン２７０の形成された結果物を覆う第３絶縁層２４４を形成する。
【００４２】
図３Ｆに示すように、第３絶縁層２４４及び第２絶縁層２４２を選択的にエッチングして第２垂直ゲート２５０´を露出させるコンタクト孔を形成した後にコンタクト孔を導電物質で埋め込むことによって、第３絶縁層２４４及び第２絶縁層２４２を貫通して第２垂直ゲート２５０´のそれぞれと接続する第２コンタクト２６０´を形成する。このとき、第２コンタクト２６０´は、既に形成された第１ワードライン２７０と電気的に絶縁されなければならないので、その位置及びサイズが適切に調節されなければならない。本図面のｘ−ｚ断面における第２コンタクト２６０´は、Ｂ−Ｂ´線上に存在しなく、それに沿って第１垂直ゲート２５０と接続されるものではなく、第１垂直ゲート２５０と第２方向で同一線上に位置した第２垂直ゲート２５０´と接続されるものであるから、点線で示した。
【００４３】
次に、第２コンタクト２６０´の形成された第３絶縁層２４４上に導電物質を蒸着した後、この導電物質をパターニングすることで、第２コンタクト２６０´と接続され、かつ第２方向に延びる第２ワードライン２７０´を形成する。ただし、第２ワードライン２７０´の形成は、パターニングの代わりに前述したダマシン方式で行われてもよい。
【００４４】
以上説明した工程によって、図２Ａないし図２Ｄと実質的に同じ装置が製造されうるが、本発明がこれに限定されるものではない。図２Ａないし図２Ｄの装置は、様々な工程ステップにより製造されうることはもちろんである。
【００４５】
以下、図４Ａないし図４Ｄを参照して、本発明の第２の実施形態にかかる不揮発性メモリ装置について説明する。図４Ａは、本発明の第２の実施形態にかかる不揮発性メモリ装置の斜視図を示し、図４Ｂは、図４Ａのｙ−ｚ断面を示し、図４Ｃは、図４Ａのｘ−ｚ断面で、特にＣ−Ｃ´に沿う断面を示し、図４Ｄは、図４Ａの平面を示す。第１の実施形態と同じ部分については、説明を簡略にするか、又は省略する。
【００４６】
図４Ａないし図４Ｄに示すように、本実施形態の装置は、基板（図示せず）、基板上に配置されながら第１方向（ｘ軸参照）に延びるチャネル構造物Ｃ、チャネル構造物Ｃの間に配置され、メモリ膜を介在してチャネル構造物Ｃの複数のチャネル層３２０の側壁と接する垂直ゲート３５０、３５０´、及びチャネル構造物Ｃの上部及び下部で垂直ゲート３５０、３５０´と接続され、かつ第２方向（ｙ軸参照）に延びるワードライン３７０、３７０´を含む。
【００４７】
垂直ゲート３５０、３５０´は、一対のワードライン３７０、３７０´と重なり、かつ一対のワードライン３７０、３７０´のうち、第１ワードライン３７０と接続する第１垂直ゲート３５０及び第２ワードライン３７０´と接続する第２垂直ゲート３５０´を含む。
【００４８】
一対のワードライン３７０、３７０´は、チャネル構造物Ｃの上部から第２方向へ延び、かつ第２方向に配列される第１垂直ゲート３５０と接続する第１ワードライン３７０及びチャネル構造物Ｃの下部から第２方向へ延び、かつ第２方向に配列される第２垂直ゲート３５０´と接続する第２ワードライン３７０´を含む。図示の便宜上、図４Ａ及び図４Ｂには、一対のワードライン３７０、２７０´のみを示したが、複数対のワードライン３７０、３７０´が互いに平行に第１方向に配列されることはもちろんである。図４Ｃ及び図４Ｄには、例示的に二対のワードライン３７０、３７０´を示し、これらの対を互いに区分するために、第１番目の対のワードライン３７０、３７０´をＷＬ０、ＷＬ０´で表示し、第２番目の対のワードライン３７０、３７０´をＷＬ１、ＷＬ１´で表示した。
【００４９】
このとき、第１ワードライン３７０は、第２垂直ゲート３５０´と絶縁され、第２ワードライン３７０´は、第１垂直ゲート３５０と絶縁されなければならないから、第１ワードライン３７０と第２垂直ゲート３５０´との間及び第２ワードライン３７０´と第１垂直ゲート３５０との間には、一定の間隔が存在しなければならない。このために、第１ワードライン３７０は、第１コンタクト３６０を介在して第１垂直ゲート３５０に接続され、第２ワードライン３７０´は、第２コンタクト３６０´を介在して第２垂直ゲート３５０´に接続されることができるが、本発明がこれに限定されるものではない。他の実施形態では、第１垂直ゲート３５０の上面が第２垂直ゲート３５０´の上面よりさらに突出するようにすることによって、第１垂直ゲート３５０と第１ワードライン３７０とを直接接続させるか、又は第２垂直ゲート３５０´の下面が第１垂直ゲート３５０の下面よりさらに突出するようにすることによって、第２垂直ゲート３５０´と第２ワードライン３７０´とを直接接続させることもできる。
【００５０】
説明していない図４Ｃの図面符号３４０は、第１方向に配列される第１垂直ゲート３５０間の空間又は第１方向に配列される第２垂直ゲート３５０´間の空間を埋め込む絶縁層である。また、図４Ｃにおいて第２コンタクト３６０´は、Ｃ−Ｃ´線上に存在せず、それにより第１垂直ゲート３５０と接続されるものではなく、第１垂直ゲート３５０と第２方向で同一線上に位置した第２垂直ゲート３５０´と接続されることであるから、点線で示した。
【００５１】
第２の実施形態のように、第１及び第２ワードライン３７０、３７０´をそれぞれチャネル構造物Ｃの上部及び下部に分離して位置させる場合、第１及び第２ワードライン３７０、３７０´間のショート、第１及び第２コンタクト３６０、３６０´間のショートなどが発生するおそれがない。したがって、第１及び第２ワードライン３７０、３７０´と第１及び第２コンタクト３６０、３６０´の位置やサイズを精密に制御する必要がないから、工程が容易であるという長所がある。
【００５２】
ただし、チャネル構造物Ｃの下部に配置される第２ワードライン３７０´の端部を第１ワードライン３７０より突出させることによって（図４Ｄ参照）、第２ワードライン３７０´の突出した端部上にコンタクトを形成する方式で第２ワードライン３７０´と要求される配線とを接続させることができる。
【００５３】
以上説明した不揮発性メモリ装置でも、第１の実施形態と同様に、いずれか一つのチャネル層３２０の両方に配置される第１及び第２垂直ゲート３５０、３５０´が互いに異なるワードライン３７０、３７０´に接続されて、別に制御されうることはもちろんである。したがって、第１の実施形態と同様に、２ビットデータの保存が可能である。具体的な動作方法も、第１の実施形態と同一で、図６Ａないし図７Ｄを参照して後述する。
【００５４】
以下、図５Ａないし図５Ｆを参照して、本発明の第２の実施形態にかかる不揮発性メモリ装置の製造方法について説明する。本図面は、前記図４Ｂのように図４Ａのｙ−ｚ断面に沿って示したものである。
【００５５】
図５Ａに示すように、基板３００上に導電物質を蒸着した後、この導電物質をパターニングすることで、第２方向に延びる第２ワードライン３７０´を形成する。ただし、第２ワードライン３７０´の形成は、前述したダマシン方式で行われるとよく、それにより金属又は金属シリサイドの第２ワードライン３７０´の形成が可能である。
【００５６】
次に、基板３００上に第２ワードライン３７０´を覆う第１絶縁層３０５を形成した後、第１絶縁層３０５を貫通して第２ワードライン３７０´と接続する第２コンタクト３６０´を形成する。このとき、第２コンタクト３６０´は、後述する第２垂直ゲート３５０´のそれぞれと重なるように形成される。
【００５７】
図５Ｂに示すように、第２コンタクト３６０´の形成された第１絶縁層３０５上に複数の層間絶縁層３１０及び複数のチャネル層３２０を交互に積層する。
【００５８】
図５Ｃに示すように、複数の層間絶縁層３１０及び複数のチャネル層３２０の積層構造物を選択的にエッチングして、チャネル構造物Ｃを形成する。
【００５９】
図５Ｄに示すように、チャネル構造物Ｃの前面に沿ってメモリ膜３３０を形成し、メモリ膜３３０の形成された工程結果物の全体を覆う第２絶縁層３４０を形成した後、最上部の層間絶縁層３１０が露出するまで平坦化工程を行う。
【００６０】
本工程結果、チャネル構造物Ｃの側壁にメモリ膜３３０が形成され、メモリ膜３３０の形成されたチャネル構造物Ｃ間の空間を第２絶縁層３４０が埋め込む。
【００６１】
図５Ｅに示すように、図５Ｄの工程結果物上に第１及び第２垂直ゲート３５０、３５０´が形成される領域を露出させるマスクパターン（図示せず）を形成した後、マスクパターンをエッチングベリヤとして利用して露出した第２絶縁層３４０をエッチングして第１及び第２垂直ゲート３５０、３５０´が形成される領域を画定するトレンチを形成する。
【００６２】
次に、前記トレンチ内に導電物質を埋め込むことによって、第１及び第２垂直ゲート３５０、３５０´を形成する。前述したように、第２垂直ゲート３５０´は、既形成された第２コンタクト３６０´と接する。
【００６３】
図５Ｆに示すように、図５Ｅの工程結果物上に第３絶縁層３４２を形成する。
【００６４】
次に、第２絶縁層３４２を選択的にエッチングして、第１垂直ゲート３５０を露出させるコンタクト孔を形成した後にコンタクト孔を導電物質から埋め込むことによって、第３絶縁層３４２を貫通して第１垂直ゲート３５０のそれぞれと接続する第１コンタクト３６０を形成する。
【００６５】
次に、第１コンタクト３６０の形成された第２絶縁層３４２上に導電物質を蒸着した後、この導電物質をパターニングすることで、第１コンタクト３６０と接続され、かつ第２方向に延びる第１ワードライン３７０を形成する。ただし、第１ワードライン３７０の形成は、前述したダマシン方式で行われることができ、それにより金属又は金属シリサイドの第１ワードライン３７０の形成が可能である。
【００６６】
以上説明した工程によって、図４Ａないし図４Ｄと実質的に同じ装置が製造されうるが、本発明がこれに限定されるものではない。図４Ａないし図４Ｄの装置は、様々な工程ステップにより製造されうることはもちろんである。
【００６７】
図６Ａないし図６Ｄは、本発明の一実施形態にかかる不揮発性メモリ装置のプログラム動作を説明するための図である。
【００６８】
本図面の装置は、前述した第１の実施形態の装置又は第２の実施形態の装置と実質的に同一である。説明の便宜のために、第１方向に延びる４個のチャネル構造物のそれぞれに備えられる一つのチャネル層ＣＨと、チャネル層ＣＨを横切りながら第２方向に延びる三対のワードラインＷＬ０−ＷＬ０´、ＷＬ１−ＷＬ１´、ＷＬ２−ＷＬ２´と、三対のワードラインＷＬ０−ＷＬ０´、ＷＬ１−ＷＬ１´、ＷＬ２−ＷＬ２´のそれぞれと重なり、かつ第２方向に配列されるものの、特に４個のチャネル層ＣＨの間に交互に配列される第１及び第２垂直ゲートＶＧ１、ＶＧ２を示した。三対のワードラインＷＬ０−ＷＬ０´、ＷＬ１−ＷＬ１´、ＷＬ２−ＷＬ２´のうち、第１ワードラインＷＬ０、ＷＬ１、ＷＬ２は、第１垂直ゲートＶＧ１と接続され、第２ワードラインＷＬ０´、ＷＬ１´、ＷＬ２´は、第２垂直ゲートＶＧ２と接続される。
【００６９】
図６Ａ及び図６Ｂは、奇数番目のチャネル層ＣＨと接するメモリセルのうちのいずれか一つをプログラムするオッドページプログラム（ｏｄｄ  ｐａｇｅ  ｐｒｏｇｒａｍ）を説明するための図である。特に、いずれか一つのチャネル層ＣＨの一方と他方でプログラムが別に行われうることは上述した。図６Ａは、奇数番目のチャネル層ＣＨの右側と接するメモリセルのうち選択されたメモリセルのプログラム方法を説明するための図で、図６Ｂは、奇数番目のチャネル層ＣＨの左側と接するメモリセルのうちに選択されたメモリセルのプログラム方法を説明するための図である。本実施形態において選択されたメモリセルは、第１番目の対のワードラインＷＬ０−ＷＬ０´に接続したメモリセルとし、点線で表記した。
【００７０】
図６Ａに示すように、オッドページプログラムのために奇数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介してビットラインプログラム電圧、例えば、０Ｖを印加する。反面、偶数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して相対的に高いビットラインプログラム禁止電圧、例えば、電源電圧Ｖｃｃなどが印加された後、ビットラインとの接続が事実上遮断されて電位のブースティング（ｂｏｏｓｔｉｎｇ）が可能な状態にあるようになる。このとき、図示していないが、すべてのチャネル層ＣＨと図示していないソースラインとの接続は遮断されることができる。
【００７１】
次に、奇数番目のチャネル層ＣＨの右側と接しながら選択されたメモリセル（点線参照）のプログラムのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち第１ワードラインＷＬ０に相対的に陽の高電圧である、例えば、２０Ｖ程度のプログラム電圧Ｖｐｇｍを印加する。このとき、奇数番目のチャネル層ＣＨの右側と接しながら非選択されたメモリセルのワードラインＷＬ１、ＷＬ２には、非選択されたメモリセルをターンオンさせる、例えば、１０Ｖ程度のパス電圧Ｖｐａｓｓが印加される。反面、奇数番目のチャネル層ＣＨの左側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第２ワードラインＷＬ０´、ＷＬ１´、ＷＬ２´には、接続したメモリセルをターンオフさせる電圧Ｖｏｆｆ、例えば、０Ｖが印加される。
【００７２】
このような場合、奇数番目のチャネル層ＣＨの右側と接し、かつ第１ワードラインＷＬ０に接続した選択されたメモリセルの電荷保存膜に電子が注入されて選択されたメモリセルのプログラムが可能である。
【００７３】
図６Ｂに示すように、オッドページプログラムのために奇数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介してビットラインプログラム電圧、例えば、０Ｖを印加する。反面、偶数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して相対的に高いビットラインプログラム禁止電圧、例えば、電源電圧Ｖｃｃなどが印加された後、ビットラインとの接続が事実上遮断されて電位のブースティング（ｂｏｏｓｔｉｎｇ）が可能な状態にあるようになる。このとき、図示していないが、すべてのチャネル層ＣＨと図示していないソースラインとの接続は遮断されることができる。
【００７４】
次に、奇数番目のチャネル層ＣＨの左側と接しながら選択されたメモリセル（点線参照）のプログラムのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第２ワードラインＷＬ０´に相対的に陽の高電圧である、例えば、２０Ｖ程度のプログラム電圧Ｖｐｇｍを印加する。このとき、奇数番目のチャネル層ＣＨの左側と接しながら非選択されたメモリセルのワードラインＷＬ１´、ＷＬ２´には、非選択されたメモリセルをターンオンさせる、例えば、１０Ｖ程度のパス電圧Ｖｐａｓｓが印加される。反面、奇数番目のチャネル層ＣＨの右側と接するメモリセルは、本動作の際、全部ターンオフされることができ、このために第１ワードラインＷＬ０、ＷＬ１、ＷＬ２には、接続したメモリセルをターンオフさせる電圧Ｖｏｆｆ、例えば、０Ｖが印加される。
【００７５】
このような場合、奇数番目のチャネル層ＣＨの左側と接し、かつ第２ワードラインＷＬ０´に接続した選択されたメモリセルの電荷保存膜に電子が注入されて選択されたメモリセルのプログラムが可能である。
【００７６】
図６Ｃ及び図６Ｄは、偶数番目のチャネル層ＣＨと接するメモリセルのうちのいずれか一つをプログラムするイーブンページプログラム（ｅｖｅｎ  ｐａｇｅ  ｐｒｏｇｒａｍ）を説明するための図であって、特に、図６Ｃは、偶数番目のチャネル層ＣＨの左側と接するメモリセルのうち選択されたメモリセルのプログラム方法を説明するための図で、図６Ｄは、偶数番目のチャネル層ＣＨの右側と接するメモリセルのうち選択されたメモリセルのプログラム方法を説明するための図である。本実施形態において選択されたメモリセルは、第１番目の対のワードラインＷＬ０−ＷＬ０´に接続したメモリセルとし、点線で表記した。
【００７７】
図６Ｃに示すように、イーブンページプログラムのために偶数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介してビットラインプログラム電圧、例えば、０Ｖを印加する。反面、奇数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して相対的に高いビットラインプログラム禁止電圧、例えば、電源電圧Ｖｃｃなどが印加された後、ビットラインとの接続が事実上遮断されて、電位のブースティング（ｂｏｏｓｔｉｎｇ）が可能な状態にあるようになる。このとき、図示していないが、すべてのチャネル層ＣＨと図示していないソースラインとの接続は遮断されることができる。
【００７８】
次に、偶数番目のチャネル層ＣＨの左側と接しながら選択されたメモリセル（点線参照）のプログラムのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第１ワードラインＷＬ０に相対的に陽の高電圧である、例えば、２０Ｖ程度のプログラム電圧Ｖｐｇｍを印加する。このとき、偶数番目のチャネル層ＣＨの左側と接しながら非選択されたメモリセルのワードラインＷＬ１、ＷＬ２には、パス電圧Ｖｐａｓｓが印加される。反面、偶数番目のチャネル層ＣＨの右側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第２ワードラインＷＬ０´、ＷＬ１´、ＷＬ２´には、ターンオフ電圧Ｖｏｆｆが印加される。
【００７９】
このような場合、偶数番目のチャネル層ＣＨの左側と接し、かつ第１ワードラインＷＬ０に接続した選択されたメモリセルの電荷保存膜に電子が注入されて、選択されたメモリセルのプログラムが可能である。
【００８０】
図６Ｄに示すように、イーブンページプログラムのために偶数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介してビットラインプログラム電圧、例えば、０Ｖを印加する。反面、奇数番目のチャネル層ＣＨには、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して相対的に高いビットラインプログラム禁止電圧、例えば、電源電圧Ｖｃｃなどが印加された後、ビットラインとの接続が事実上遮断されて電位のブースティング（ｂｏｏｓｔｉｎｇ）が可能な状態にあるようになる。このとき、図示していないが、すべてのチャネル層ＣＨと図示せずされるソースラインとの接続は遮断されることができる。
【００８１】
次に、偶数番目のチャネル層ＣＨの右側と接しながら選択されたメモリセル（点線参照）のプログラムのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第２ワードラインＷＬ０´にプログラム電圧Ｖｐｇｍを印加する。このとき、偶数番目のチャネル層ＣＨの右側と接しながら非選択されたメモリセルのワードラインＷＬ１´、ＷＬ２´には、パス電圧Ｖｐａｓｓが印加される。反面、偶数番目のチャネル層ＣＨの左側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第１ワードラインＷＬ０、ＷＬ１、ＷＬ２には、ターンオフ電圧Ｖｏｆｆが印加される。
【００８２】
このような場合、偶数番目のチャネル層ＣＨの右側と接し、かつ第２ワードラインＷＬ０´に接続した選択されたメモリセルの電荷保存膜に電子が注入されて選択されたメモリセルのプログラムが可能である。
【００８３】
結局、図６Ａないし図６Ｄに示すように、一つのチャネル層ＣＨの一方のメモリセルのプログラムと他方のメモリセルのプログラムを完全に別に行うことができる。すなわち、一つのチャネル層ＣＨの一方及び他方のそれぞれに「０」又は「１」のデータを別に入力できる。したがって、従来の技術と異なり、一つのチャネル層ＣＨと接するメモリセルに２ビットのデータ保存が可能である。
【００８４】
本実施形態では、イーブンページプログラムとオッドページプログラムを分けて行ったが、本発明は、これに限定されるものではない。前述した方式の通りワードラインに印加される電圧を調節してプログラムを行うことができ、ただし、プログラム禁止対象であるビットラインに接続したチャネル層ＣＨは、ブースティング状態になるようにし、プログラム対象であるビットラインに接続したチャネル層ＣＨは、０Ｖのような低電位になるようにすればよい。
【００８５】
図７Ａないし図７Ｄは、本発明の一実施形態にかかる不揮発性メモリ装置のリード動作を説明するための図である。
【００８６】
図７Ａ及び図７Ｂは、奇数番目のチャネル層ＣＨと接するメモリセルのうちのいずれか一つに保存されたデータをリードするオッドページリード（ｏｄｄ  ｐａｇｅ  ｒｅａｄ）を説明するための図である。特に、いずれか一つのチャネル層ＣＨの一方と他方でリードが別に行われうることは上述した。図７Ａは、奇数番目のチャネル層ＣＨの右側と接するメモリセルのうち、選択されたメモリセルのリード方法を説明するための図で、図７Ｂは、奇数番目のチャネル層ＣＨの左側と接するメモリセルのうち、選択されたメモリセルのリード方法を説明するための図である。本実施形態において選択されたメモリセルは、第１番目の対のワードラインＷＬ０−ＷＬ０´に接続したメモリセルとし、点線で表記した。
【００８７】
図７Ａに示すように、オッドページリードのために奇数番目のチャネル層ＣＨは、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して所定電圧、例えば、１Ｖを印加してプリチャージする。反面、偶数番目のチャネル層ＣＨには、０Ｖを印加する。
【００８８】
次に、奇数番目のチャネル層ＣＨの右側と接しながら選択されたメモリセル（点線参照）のリードのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第１ワードラインＷＬ０にリード電圧Ｖｒｅａｄ、例えば、０Ｖ程度を印加する。このとき、奇数番目のチャネル層ＣＨの右側と接しながら非選択されたメモリセルのワードラインＷＬ１、ＷＬ２には、非選択されたメモリセルをターンオンさせる、例えば、４〜５Ｖ程度のパス電圧Ｖｐａｓｓが印加される。反面、奇数番目のチャネル層ＣＨの左側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第２ワードラインＷＬ０´、ＷＬ１´、ＷＬ２´には、ターンオフ電圧Ｖｏｆｆ、例えば、０Ｖが印加される。
【００８９】
このような場合、奇数番目のチャネル層ＣＨを介して流れる電流をセンシング（ｓｅｎｓｉｎｇ）することによって、奇数番目のチャネル層ＣＨの右側と接し、かつ第１ワードラインＷＬ０に接続した選択されたメモリセルに保存されたデータをリ―ドすることができる。
【００９０】
図７Ｂに示すように、オッドページリードのために奇数番目のチャネル層ＣＨは、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して所定電圧、例えば、１Ｖを印加してプリチャージする。反面、偶数番目のチャネル層ＣＨには、０Ｖを印加する。
【００９１】
次に、奇数番目のチャネル層ＣＨの左側と接しながら選択されたメモリセル（点線参照）のリードのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第２ワードラインＷＬ０´にリード電圧Ｖｒｅａｄ、例えば、０Ｖ程度を印加する。このとき、奇数番目のチャネル層ＣＨの左側と接しながら非選択されたメモリセルのワードラインＷＬ１´、ＷＬ２´には、非選択されたメモリセルをターンオンさせる、例えば、４〜５Ｖ程度のパス電圧Ｖｐａｓｓが印加される。反面、奇数番目のチャネル層ＣＨの右側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第１ワードラインＷＬ０、ＷＬ１、ＷＬ２には、ターンオフ電圧Ｖｏｆｆ、例えば、０Ｖが印加される。
【００９２】
このような場合、奇数番目のチャネル層ＣＨを介して流れる電流をセンシングすることによって、奇数番目のチャネル層ＣＨの左側と接し、かつ第２ワードラインＷＬ０´に接続した選択されたメモリセルのデータをリ―ドできる。
【００９３】
図７Ｃ及び図７Ｄは、偶数番目のチャネル層ＣＨと接するメモリセルのうちのいずれか一つに保存されたデータをリードするイーブンページリード（ｅｖｅｎ  ｐａｇｅ  ｒｅａｄ）を説明するための図であって、特に、図７Ｃは、偶数番目のチャネル層ＣＨの左側と接するメモリセルのうち、選択されたメモリセルのリード方法を説明するための図で、図７Ｄは、偶数番目のチャネル層ＣＨの右側と接するメモリセルのうち、選択されたメモリセルのリード方法を説明するための図である。本実施形態において選択されたメモリセルは、第１番目の対のワードラインＷＬ０−ＷＬ０´に接続したメモリセルとし、点線で表記した。
【００９４】
図７Ｃに示すように、イーブンページリードのために偶数番目のチャネル層ＣＨは、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して所定電圧、例えば、１Ｖを印加してプリチャージする。反面、奇数番目のチャネル層ＣＨには、０Ｖを印加する。
【００９５】
次に、偶数番目のチャネル層ＣＨの左側と接しながら選択されたメモリセル（点線参照）のリードのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第１ワードラインＷＬ０にリード電圧Ｖｒｅａｄを印加する。このとき、偶数番目のチャネル層ＣＨの左側と接しながら非選択されたメモリセルのワードラインＷＬ１、ＷＬ２には、パス電圧Ｖｐａｓｓが印加される。反面、偶数番目のチャネル層ＣＨの右側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第２ワードラインＷＬ０´、ＷＬ１´、ＷＬ２´には、ターンオフ電圧Ｖｏｆｆが印加される。
【００９６】
このような場合、偶数番目のチャネル層ＣＨを介して流れる電流をセンシングすることで偶数番目のチャネル層ＣＨの左側と接し、かつ第１ワードラインＷＬ０に接続した選択されたメモリセルのデータをリ―ドできる。
【００９７】
図７Ｄに示すように、イーブンページリードのために偶数番目のチャネル層ＣＨは、該当チャネル層ＣＨに接続したビットライン（図示せず）を介して所定電圧、例えば、１Ｖを印加してプリチャージする。反面、奇数番目のチャネル層ＣＨには、０Ｖを印加する。
【００９８】
次に、偶数番目のチャネル層ＣＨの右側と接しながら選択されたメモリセル（点線参照）のリードのために、第１番目の対のワードラインＷＬ０−ＷＬ０´のうち、第２ワードラインＷＬ０´にリード電圧Ｖｒｅａｄを印加する。このとき、偶数番目のチャネル層ＣＨの右側と接しながら非選択されたメモリセルのワードラインＷＬ１´、ＷＬ２´には、パス電圧Ｖｐａｓｓが印加される。反面、偶数番目のチャネル層ＣＨの左側と接するメモリセルは、本動作の際、すべてターンオフされることができ、このために第１ワードラインＷＬ０、ＷＬ１、ＷＬ２には、ターンオフ電圧Ｖｏｆｆが印加される。
【００９９】
このような場合、偶数番目のチャネル層ＣＨを介して流れる電流をセンシングすることによって、偶数番目のチャネル層ＣＨの右側と接し、かつ第２ワードラインＷＬ０´に接続した選択されたメモリセルのデータをリ―ドできる。
【０１００】
結局、図７Ａないし図７Ｄを参照すれば、一つのチャネル層ＣＨの一方のメモリセルのリードと他方のメモリセルのリードを完全に別に行うことができる。
【０１０１】
本実施形態では、イーブンページリードとオッドページリードを分けて行ったが、本発明がこれに限定されるものではない。前述した方式の通りに、ワードラインに印加される電圧を調節してリードを行うことができ、ただし、リード禁止対象であるビットラインに接続したチャネル層ＣＨは、０Ｖを印加し、リード対象であるビットラインに接続したチャネル層ＣＨは、プリチャージする。
【０１０２】
以上、本発明は、限定された実施形態と図面により説明されたが、本発明は、上記の実施形態に限定されるものではなく、本発明が属する分野における通常の知識を有した者であればこのような記載から多様な修正及び変形が可能である。したがって、本発明の範囲は、説明された実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものによって定められねばならない。
【符号の説明】
【０１０３】
３１０      層間絶縁層
３２０      チャネル層
Ｃ      チャネル構造物
３５０、３５０´      垂直ゲート
３６０、３６０´      コンタクト
３７０、３７０´      ワードライン
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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