(57)【要約】【課題】制御ゲートの低抵抗化を図ることができる半導体記憶装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体記憶装置は、シリコンを含む基板と、前記基板上に形成され、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルと、を備えている。そして、前記制御ゲートは、前記制御ゲートの上層に形成されニッケルシリサイドを含む上層部と、前記上層部の下方に形成されポリシリコンを含む下層部と、前記上層部と前記下層部との間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部と、を有している。【選択図】図１
2013026315.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む基板と、
前記基板上に形成され、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルと、
を備え、
前記制御ゲートは、前記制御ゲートの上層に形成されニッケルシリサイドを含む上層部と、前記上層部の下方に形成されポリシリコンを含む下層部と、前記上層部と前記下層部との間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部と、を有したことを特徴とする半導体記憶装置。
【請求項２】
前記偏析部は、隣接する前記メモリセル同士の間の上部開口領域に形成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記下層部は、隣接する前記メモリセル同士の間に形成されたことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記偏析部におけるヒ素またはアンチモンのピーク濃度は、前記上層部におけるヒ素またはアンチモンのピーク濃度よりも高いことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記偏析部におけるヒ素またはアンチモンのピーク濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２０ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記偏析部におけるニッケルの濃度は、前記上層部におけるニッケルの濃度よりも低いことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記偏析部におけるニッケルの濃度は、前記下層部の側に向かうにつれ漸減することを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記制御ゲートはリンを含み、前記偏析部において前記リンが偏析していないことを特徴とする請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
シリコンを含む基板上に、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルを備えた半導体記憶装置の製造方法であって、
前記制御ゲートを形成する工程は、
リンとポリシリコンとを含む膜を形成する工程と、
前記リンとポリシリコンとを含む膜を前記制御ゲートの形状に加工する工程と、
前記制御ゲートの形状に加工された膜にヒ素およびアンチモンの少なくともいずれかを注入する工程と、
前記制御ゲートの形状に加工された膜の上にニッケルを含む膜を形成し、熱処理を行うことでニッケルシリサイドを含む上層部を形成する工程と、
を有し、
前記ニッケルシリサイドを含む上層部を形成する工程において、前記上層部の下方にポリシリコンを含む下層部と、前記上層部と前記下層部との間にヒ素およびアンチモンの少なくともいずれかが偏析した偏析部と、が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記ヒ素およびアンチモンの少なくともいずれかを注入する工程において、イオン注入のドーズ量を１０１３ａｔｏｍｓ／ｃｍ２以上、１０１５ａｔｏｍｓ／ｃｍ２以下とすることを特徴とする請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記ヒ素およびアンチモンの少なくともいずれかを注入する工程において、前記ヒ素およびアンチモンの少なくともいずれかを前記基板に注入することでソース・ドレイン領域を形成することを特徴とする請求項９または１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect TranSistor）などの半導体装置において、ゲート電極上やソース・ドレイン領域上に低抵抗なシリサイド膜を形成して、これらの領域における寄生抵抗を低減させる技術がある。そして、ニッケルシリサイドからなるソース・ドレイン領域とシリコンからなる基板との界面にヒ素不純物層を設け、ソース・ドレイン領域の熱安定性をさらに向上させる技術が提案されている。  
しかしながら、半導体記憶装置の分野において、制御ゲートをシリサイド化した場合にシリサイド化された層とポリシリコン層との界面に高抵抗となる領域が生じることに関する考慮がされていなかった。そのため、制御ゲートの低抵抗化を図ることができず、制御ゲートと浮遊ゲートとの電気的なカップリング（静電カップリング）が弱まって書き込み不良が発生するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１７７３５８号公報
【特許文献２】特開２０１０−１４１０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、制御ゲートの低抵抗化を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、シリコンを含む基板と、前記基板上に形成され、浮遊ゲートと、前記浮遊ゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲートと、を有した複数のメモリセルと、を備えている。そして、前記制御ゲートは、前記制御ゲートの上層に形成されニッケルシリサイドを含む上層部と、前記上層部の下方に形成されポリシリコンを含む下層部と、前記上層部と前記下層部との間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部と、を有している。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置のメモリ領域を例示するための模式平面図である。
【図２】図１におけるＩ−Ｉ断面の模式断面図である。
【図３】図１におけるＩＩ−ＩＩ断面の模式断面図である。
【図４】制御ゲートにおける元素の濃度分布を例示するための模式グラフ図である。
【図５】偏析部を設けた場合の効果を例示するための模式グラフ図である。
【図６】（ａ）〜（ｃ）は第２の実施形態に係る半導体記憶装置の製造方法を例示するための模式工程断面図である。
【図７】（ａ）は図６（ｃ）に続く模式工程断面図、（ｂ）は（ａ）に続く模式工程断面図、（ｃ）は（ｂ）に続く模式工程断面図である。
【図８】（ａ）は図７（ｃ）に続く模式工程断面図、（ｂ）は（ａ）に続く模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
なお、半導体記憶装置１には、データを記憶する複数のメモリセル６が形成されたメモリ領域と、メモリ領域のメモリセル６を駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
[第１の実施形態]  
図１〜図３は、第１の実施形態に係る半導体記憶装置を例示するための模式図である。  図１〜図３は、一例として、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合を例示するものである。  
図１は、半導体記憶装置１のメモリ領域を例示するための模式平面図、図２は図１におけるＩ−Ｉ断面（ＧＣ（Gate Conductor）断面）の模式断面図、図３は図１におけるＩＩ−ＩＩ断面（ＡＡ（Active Area）断面）の模式断面図である。なお、図２、図３は、メモリセル６の部分を表す模式断面図であり、コンタクトプラグ、ビアプラグ、ビット線ＢＬ、選択線Ｓなどは省略している。  
また、図１〜図３におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板７の主面に平行な方向、Ｚ方向は基板７の主面に直交する方向（積層方向）としている。
【０００９】
図１に示すように、半導体記憶装置１には、Ｘ方向に伸びる複数のビット線ＢＬと、Ｙ方向に伸びる複数のワード線ＷＬ、Ｙ方向に伸びる複数の選択線Ｓが設けられている。この場合、後述するメモリセル６の制御ゲート５がＹ方向に共通接続されてワード線ＷＬを構成している。また、図示しない選択トランジスタの制御ゲートがＹ方向に共通接続されて選択線Ｓを構成している。  
メモリセルアレイ領域１０１においては、ビット線ＢＬとワード線ＷＬとが交差する位置に後述するメモリセル６（セルトランジスタ）が設けられている。メモリセル６は、ビット線ＢＬとワード線ＷＬとに電気的に接続されている。  
選択トランジスタ領域１０２においては、ビット線ＢＬと選択線Ｓとが交差する位置に、図示しない選択トランジスタが設けられている。選択トランジスタは、ビット線ＢＬと選択線Ｓとに電気的に接続されている。  
また、半導体記憶装置１には、素子分離領域１０３と、活性領域（Active Area）１０４が設けられている。素子分離領域１０３と活性領域１０４とは、Ｘ方向に伸びており、Ｙ方向において交互に設けられている。メモリセル６と選択トランジスタとは、いずれも活性領域１０４上に設けられている。
【００１０】
図２、図３に示すように、メモリセル６には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がこの順で積層されるようにして設けられている。  
シリコンを含む基板７の上層領域には、ｎ形シリコン領域（ｎ−Ｗｅｌｌ）８が形成されている。  
そして、メモリセル６は、ｎ形シリコン領域（ｎ−Ｗｅｌｌ）８に囲まれたｐ形シリコン領域（ｐ−Ｗｅｌｌ）９上に設けられている。半導体装置１をこのような構成とすれば、基板７から独立してｐ形シリコン領域９に電圧を印加することができるようになるので、データ消去時の消費電力を抑えることができるようになる。
【００１１】
メモリセル６の両側には、ｎ形拡散層を用いたソース・ドレイン領域１０が設けられている。ソース・ドレイン領域１０は、隣接するメモリセル６により共有されている。また、メモリセル６の下方であってソース・ドレイン領域１０同士の間がチャネル領域１１となる。  
また、ソース・ドレイン領域１０の下方には、チャネル領域１１よりも不純物濃度の高いｐ形シリコン領域１２が設けられている。ｐ形シリコン領域１２を設けるようにすれば、いわゆるハローイオン注入またはポケットイオン注入を行うことができるので閾電圧Ｖｔｈの低下や閾電圧Ｖｔｈのばらつきの抑制を図ることができる。
【００１２】
メモリセル６は、層間絶縁膜１３で覆われている。層間絶縁膜１３は、例えば、シリコン酸化膜などとすることができる。  
メモリセル６に設けられたトンネル絶縁膜２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。なお、トンネル絶縁膜２は、熱酸化法などを用いて基板７の上層部に形成するようにすることができる。
【００１３】
浮遊ゲート３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。なお、浮遊ゲート３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成するようにすることができる。この場合、導電性を得るための不純物として、例えば、リン(Ｐ)やヒ素（Ａｓ）などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされるようにすることができる。
【００１４】
ゲート間絶縁膜４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）や、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯなどを用いた積層膜とすることもできる。ゲート間絶縁膜４は、例えば、ＣＶＤ法などを用いて形成するようにすることができる。
【００１５】
制御ゲート５は、制御ゲート５の上層に形成されニッケルシリサイドを含む上層部５ｂと、上層部５ｂの下方に形成されポリシリコンを含む下層部５ａと、上層部５ｂと下層部５ａとの間に形成されヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部５ｃと、を有している。  
この場合、図３に示すように、下層部５ａはＹ方向において隣接するメモリセル６同士の間に形成され、上層部５ｂは下層部５ａの上方及びメモリセル６の上方に形成されている。また、偏析部５ｃは、Ｙ方向において隣接するメモリセル６同士の間の上部開口領域６ａに形成されるようにすることができる。  
下層部５ａは、リンがドープされたポリシリコンを含むものとすることができる。この場合、リンが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
【００１６】
上層部５ｂは、ニッケルシリサイドを含むものとすることができる。この場合、上層部５ｂは、リンがドープされたポリシリコンとニッケル（Ｎｉ）とから形成されたものとすることができる。  
例えば、ＣＶＤ法、イオン注入法などを用いて、リンがドープされたポリシリコンを含む下層部５ａとなる部分と上層部５ｂとなる部分とを一体的に形成した後、上層部５ｂとなる部分の上にスパッタリング法などを用いてニッケルの膜を成膜し、熱処理を行うことでニッケルシリサイドを含む上層部５ｂを形成するようにすることができる。
【００１７】
ここで、上層部５ｂを形成する際に、上層部５ｂと下層部５ａとの界面領域にボイドなどの欠陥部が形成されてしまう場合がある。この場合、ボイドなどの欠陥部は、Ｙ方向において隣接するメモリセル６同士の間の上部開口領域６ａの近傍に形成されやすくなる。ボイドなどの欠陥部が形成された場合には、欠陥部が形成された部分における電気抵抗が上昇するのでメモリセル６の側方における電界の強度が弱くなる。そして、メモリセル６の側方における電界の強度が弱くなると、制御ゲート５と浮遊ゲート３との電気的なカップリングが弱まって書き込み不良が発生するおそれがある。  
そのため、本実施の形態においては、上層部５ｂと下層部５ａとの間にヒ素およびアンチモン（Ｓｂ）の少なくともいずれかを偏析させた偏析部５ｃを設けるようにしている。
【００１８】
図４は、制御ゲート５における元素の濃度分布を例示するための模式グラフ図である。  縦軸は制御ゲート５における深さ寸法（制御ゲート５の上面からの寸法）、横軸は制御ゲート５における元素の濃度を表している。また、図４中のＰはリン、Ｎｉはニッケル、Ｓｂはアンチモンを表している。
【００１９】
図４に示すように、制御ゲート５の上層においてはニッケルの濃度が高くニッケルシリサイドを含む上層部５ｂが形成されていることが分かる。また、制御ゲート５の下層においてはニッケルの濃度が低くリンがドープされたポリシリコンを含む下層部５ａが形成されていることが分かる。また、上層部５ｂと下層部５ａとの界面領域においては、ニッケルの濃度が急激に低下するとともにアンチモンの濃度が急激に上昇していることが分かる。すなわち、ニッケルシリサイドを形成する際に雪かき効果（snowplow effect）を利用してドープされたアンチモンをニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析させることができることが分かる。つまり、上層部５ｂと下層部５ａとの界面領域にアンチモンを偏析させた偏析部５ｃを形成することができることが分かる。
【００２０】
一方、ドープされたリンの濃度は、上層部５ｂ、下層部５ａ、偏析部５ｃにおいてほぼ一定であることが分かる。すなわち、リンの濃度分布に影響を与えることなく、ボイドなどの欠陥が発生しやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域にアンチモンを偏析させた偏析部５ｃを形成することができることが分かる。  
なお、図４に例示をしたものは、アンチモンを偏析させた偏析部５ｃを形成した場合であるが、ヒ素を偏析させた偏析部５ｃを形成した場合も同様である。すなわち、リンの濃度分布に影響を与えることなく、ボイドなどの欠陥が発生しやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域にヒ素を偏析させた偏析部５ｃを形成することができる。また、ヒ素とアンチモンとを偏析させる場合も同様である。
【００２１】
この場合、上層部５ｂ、下層部５ａ、偏析部５ｃにはほぼ一定の濃度でリンが含まれているので、リンは制御ゲート５全体を低抵抗とするために作用する。また、ボイドなどの欠陥部が形成されやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析した不純物（ヒ素、アンチモン）は、界面領域を低抵抗とするために作用する。
【００２２】
すなわち、図４に例示をしたものから分かるように、偏析部５ｃにおけるヒ素またはアンチモンのピーク濃度は、上層部５ｂにおけるヒ素またはアンチモンのピーク濃度よりも高くなっている。  
この場合、偏析部５ｃにおけるヒ素またはアンチモンのピーク濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２０ａｔｏｍｓ／ｃｍ３以下となっている。  
偏析部５ｃにおけるニッケルの濃度は、上層部５ｂにおけるニッケルの濃度よりも低くなっている。  
偏析部５ｃにおけるニッケルの濃度は、下層部５ａの側に向かうにつれ漸減するようになっている。  
制御ゲート５はリンを含み、偏析部５ｃにおいてリンは偏析していない。
【００２３】
図５は、偏析部を設けた場合の効果を例示するための模式グラフ図である。  
図中の２１はニッケルシリサイドを含む上層部５ｂとリンがドープされたポリシリコンを含む下層部５ａとの間にボイドなどの欠陥部がない場合である。  
２２はニッケルシリサイドを含む上層部５ｂとリンがドープされたポリシリコンを含む下層部５ａとの間にボイドが形成された場合である。この場合、ボイドはＹ方向において隣接するメモリセル６同士の間の上部開口領域６ａの近傍（図３において偏析部５ｃが形成される領域）に形成されたものとしている。  
２３は上部開口領域６ａの近傍にボイドが形成された場合であって、上部開口領域６ａの近傍にヒ素を偏析させた偏析部５ｃをさらに形成した場合である。すなわち、図３に例示をした偏析部５ｃを形成した場合である。この場合、偏析部５ｃの形成にはイオン注入法を用い、ヒ素イオン注入のドーズ量を５×１０１４ａｔｏｍｓ／ｃｍ２程度、加速電圧を３０ｋｅＶとした。なお、偏析部５ｃの形成に関する詳細は後述する。
【００２４】
ボイドが形成されるとボイドのある部分における電気抵抗が上昇する。そのため、ボイドがない場合（２１の場合）よりもボイドがある場合（２２の場合）の方が、制御ゲート電位に対する浮遊ゲート電位の上昇が小さくなる。このことは、ボイドなどの欠陥部があると電気抵抗が上昇するので、制御ゲート５と浮遊ゲート３との電気的なカップリングが弱まることを意味する。そして、制御ゲート５と浮遊ゲート３との電気的なカップリングが弱まると書き込み不良が発生するおそれがある。
【００２５】
これに対し、偏析部５ｃを形成した場合（２３の場合）は、単にボイドがある場合（２２の場合）よりも制御ゲート電位に対する浮遊ゲート電位の上昇を大きくすることができる。このことは、偏析部５ｃを形成すれば電気抵抗の上昇を抑制することができ、その結果として、制御ゲート５と浮遊ゲート３との電気的なカップリングを強めることができることを意味する。そして、制御ゲート５と浮遊ゲート３との電気的なカップリングを強めることができるので書き込み不良の発生を抑制することができる。  
なお、図５に例示をしたものは、ヒ素を偏析させた偏析部５ｃを形成した場合であるが、アンチモンを偏析させた偏析部５ｃを形成した場合も同様の効果を生じさせることができる。また、ヒ素とアンチモンとを偏析させる場合も同様である。
【００２６】
本実施の形態においては、上層部５ｂと下層部５ａとの間にヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部５ｃを設けるようにしているので、上層部５ｂと下層部５ａとの界面領域における電気抵抗の上昇を抑制することができる。この場合、上層部５ｂと下層部５ａとの界面領域にボイドなどの欠陥部が形成されたとしても界面領域における電気抵抗の上昇を抑制することができる。そのため、制御ゲート５の低抵抗化を図ることができる。そして、制御ゲート５と浮遊ゲート３との電気的なカップリングを強めることができるので、書き込み不良の発生を抑制することができる。
【００２７】
[第２の実施形態]  
図６〜図８は第２の実施形態に係る半導体記憶装置の製造方法を例示するための模式工程断面図である。  
まず、基板７の上面側から不純物を注入してｎ形シリコン領域８を形成し、その後、ｎ形シリコン領域８の上層部分の一部に不純物を注入してｐ形シリコン領域９を形成する。  次に、図６（ａ）に示すように、基板７上にトンネル絶縁膜２となる膜３２、浮遊ゲート３となる膜３３、及びマスク４１となる膜４２をこの順に形成する。トンネル絶縁膜２となる膜３２は、例えば、厚みが３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。浮遊ゲート３となる膜３３は、例えば、厚みが１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。そして、イオン注入法を用いて、膜３３に１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにリンやヒ素などをドープする。マスク４１となる膜４２は、例えば、シリコン酸化膜とすることができる。膜３２は、例えば、熱酸化法などを用いて形成することができる。膜３３、膜４２は、例えば、ＣＶＤ法などを用いて形成することができる。
【００２８】
次に、図６（ｂ）に示すように、ＰＥＰ（Photo Engraving Process）を用いて所望の形状を有するマスク４１を形成する。そして、ＲＩＥ（Reactive Ion Etching）法などを用いて、素子分離用のトレンチＴ１を形成する。トレンチＴ１は、Ｘ方向（ビット線ＢＬに平行な方向）に伸びるようにして形成される。トレンチＴ１は、膜３２、膜３３を貫通し、ｎ形シリコン領域８よりも下方に達している。
【００２９】
次に、図６（ｃ）に示すように、トレンチＴ１に素子分離絶縁膜４３を埋め込む。素子分離絶縁膜４３は、例えば、シリコン酸化膜とすることができる。素子分離絶縁膜４３の埋め込みは、ＣＶＤ法を用いて基板７の全面に素子分離絶縁膜４３となる膜を形成し、形成された膜の上面をＣＭＰ（Chemical Mechanical Polishing ）法を用いて平坦化することにより行うようにすることができる。平坦化は、膜３３の上面が露出するまで行われるようにすることができる。このようにしてトレンチＴ１の内部にのみ素子分離絶縁膜４３を残存させ、ＳＴＩ（Shallow TrenchIsolation）構造の素子分離領域１０３を形成する。
【００３０】
次に、図７(ａ)に示すように、素子分離絶縁膜４３をエッチバックして素子分離絶縁膜４３の上面を後退させる。そして、ゲート間絶縁膜４となる膜３４、制御ゲート５となる膜３５、及びレジストパターン４４となる膜４５をこの順に形成する。ゲート間絶縁膜４となる膜３４は、例えば、厚みが５ｎｍ〜３０ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。制御ゲート５となる膜３５は、ポリシリコン膜とすることができる。この場合、膜３５は、低抵抗な膜とするためにリンが１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。レジストパターン４４となる膜４５は、レジスト膜とすることができる。膜３４、膜３５は、例えば、ＣＶＤ法などを用いて形成することができる。膜４５は、例えば、スピンコート法などを用いて形成することができる。  
そして、フォトリソグラフィ法を用いて膜４５を加工することで所望の形状を有するレジストパターン４４を形成する。
【００３１】
次に、図７(ｂ)に示すように、レジストパターン４４をマスクとし、ＲＩＥ法などを用いて、制御ゲート５となる膜３５、ゲート間絶縁膜４となる膜３４、浮遊ゲート３となる膜３３、トンネル絶縁膜２となる膜３２を順次エッチングして、制御ゲート５、ゲート間絶縁膜４、浮遊ゲート３、トンネル絶縁膜２を有するメモリセル６を形成する。その後、ドライアッシング法やウェットアッシング法を用いてレジストパターン４４を除去する。なお、図示しない選択トランジスタも同様にして形成することができる。  
この場合、制御ゲート５がＹ方向に共通接続されてワード線ＷＬが形成される。また、図示しない選択トランジスタも同様にして形成され、図示しない選択トランジスタの制御ゲートがＹ方向に共通接続されて選択線Ｓが形成される。
【００３２】
次に、図７(ｃ)に示すように、制御ゲート５に上層部５ｂ、下層部５ａ、偏析部５ｃを形成する。  
まず、イオン注入法を用いて、制御ゲート５にヒ素およびアンチモンの少なくともいずれかを注入する。この場合、イオン注入のドーズ量を１０１３ａｔｏｍｓ／ｃｍ２以上、１０１５ａｔｏｍｓ／ｃｍ２以下とすることができる。この際、加速電圧を余り高くするとゲート間絶縁膜４やトンネル絶縁膜２にダメージを生じさせるおそれがある。そのため、加速電圧は１０ｋｅＶ以上、４５ｋｅＶ以下とすることができる。  
次に、注入された不純物（ヒ素、アンチモン）の活性化を行う。  
例えば、赤外線ランプなどを用いた熱処理を行い注入された不純物の活性化を行うようにすることができる。この場合、熱処理としては、例えば、１０００℃程度の温度で２０秒間程度加熱することを例示することができる。
【００３３】
次に、ニッケルシリサイド化を行うことで上層部５ｂを形成する。  
例えば、スパッタ法などを用いて、制御ゲート５の上面にニッケルからなる膜を２０ｎｍ程度成膜する。そして、熱処理を行うことでポリシリコン膜中にニッケルを拡散させる。この場合、熱処理としては、例えば、３００℃程度の温度で１分間程度加熱することを例示することができる。その後、Ｎｉ２Ｓｉよりもニッケルの濃度が高い層をウェット処理を用いて除去する。この場合、ウェット処理としては、硫酸と過酸化水素水の混合液を用いた処理（ＳＨ処理）などを例示することができる。そしてさらに、結晶構造をＮｉｘＳｉｙからＮｉＳｉ（ニッケルシリサイド）とするための熱処理を行う。ニッケルシリサイドとするための熱処理としては、例えば、５００℃程度の温度で１分間程度加熱することを例示することができる。
【００３４】
上層部５ｂを形成する際に、制御ゲート５に注入された不純物（ヒ素、アンチモン）が雪かき効果によりニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析することで偏析部５ｃが形成される。この場合、偏析部５ｃの下方が下層部５ａとなる。  前述したように、上層部５ｂ、下層部５ａ、偏析部５ｃにはほぼ一定の濃度でリンが含まれている。そのため、リンは制御ゲート５全体が低抵抗となるように作用し、ボイドなどの欠陥部が形成されやすいニッケルシリサイドを含む層とポリシリコンを含む層との界面領域に偏析した不純物（ヒ素、アンチモン）は界面領域の電気抵抗の上昇を抑制するように作用する。  
この様にして、ニッケルシリサイドを含む上層部５ｂと、リンがドープされたポリシリコンを含む下層部５ａと、上層部５ｂと下層部５ａとの間に設けられたヒ素およびアンチモンの少なくともいずれかを偏析させた偏析部５ｃと、を形成することができる。
【００３５】
すなわち、制御ゲート５を形成する工程は、リンとポリシリコンとを含む膜を形成する工程と、リンとポリシリコンとを含む膜を制御ゲート５の形状に加工する工程と、制御ゲート５の形状に加工された膜にヒ素およびアンチモンの少なくともいずれかを注入する工程と、制御ゲート５の形状に加工された膜の上にニッケルを含む膜を形成し、熱処理を行うことでニッケルシリサイドを含む上層部５ｂを形成する工程と、を有している。  
そして、ニッケルシリサイドを含む上層部５ｂを形成する工程において、上層部５ｂの下方にポリシリコンを含む下層部５ａと、上層部５ｂと下層部５ａとの間にヒ素およびアンチモンの少なくともいずれかが偏析した偏析部５ｃと、が形成される。
【００３６】
次に、図８(ａ)に示すように、イオン注入法を用いてｐ形不純物を注入し、ｐ形シリコン領域１２を形成する。そしてさらに、イオン注入法を用いてｎ形不純物を注入し、ｐ形シリコン領域１２の上方にソース・ドレイン領域１０を形成する。ｐ形シリコン領域１２、ソース・ドレイン領域１０は、Ｘ方向において隣接するメモリセル６間に形成される。
この場合、ソース・ドレイン領域１０を形成するための不純物の注入と、制御ゲート５への不純物（ヒ素、アンチモン）の注入とを兼用させることができる。例えば、ｐ形シリコン領域１２を形成した後、ソース・ドレイン領域１０を形成するための不純物（ヒ素、アンチモン）の注入と制御ゲート５への不純物（ヒ素、アンチモン）の注入とを兼用して行い、その後に前述したニッケルシリサイド化などを行うようにすることもできる。
【００３７】
すなわち、前述したヒ素およびアンチモンの少なくともいずれかを注入する工程において、ヒ素およびアンチモンの少なくともいずれかを基板７に注入することでソース・ドレイン領域１０をも形成するようにすることができる。
【００３８】
次に、図８(ｂ)に示すように、メモリセル６を覆うようにシリコン酸化膜などを成膜して層間絶縁膜１３を形成する。その後、図示しないコンタクトプラグ、ビアプラグ、ビット線ＢＬなどを形成する。以上のようにして、データを記憶するメモリセル６が設けられたメモリ領域が形成される。  
一方、メモリ領域のメモリセル６を駆動する図示しない周辺回路を形成することで周辺回路領域か形成される。  
なお、コンタクトプラグ、ビアプラグ、ビット線ＢＬなどの形成や周辺回路の形成には既知の技術を適用することができるので詳細な説明は省略する。
【００３９】
以上に例示をした実施形態によれば、制御ゲートの低抵抗化を図ることができる半導体記憶装置及びその製造方法を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４０】
１  半導体記憶装置、２  トンネル絶縁膜、３  浮遊ゲート、４  ゲート間絶縁膜、５  制御ゲート、５ａ  下層部、５ｂ  上層部、５ｃ  偏析部、６  メモリセル、６ａ  上部開口領域、７  基板、１０  ソース・ドレイン領域、４３  素子分離絶縁膜
【図１】
2013026315.tif 000003
【図２】
2013026315.tif 000004
【図３】
2013026315.tif 000005
【図４】
2013026315.tif 000006
【図５】
2013026315.tif 000007
【図６】
2013026315.tif 000008
【図７】
2013026315.tif 000009
【図８】
2013026315.tif 000010