(57)【要約】【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。【選択図】図２
2013110265.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に直列接続された複数の第１のメモリセル、前記複数の第１のメモリセルとソース線との間に接続された第１のソース線側選択ゲートトランジスタ及び前記複数の第１のメモリセルとビット線との間に接続された第１のビット線側選択ゲートトランジスタを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有し、前記第１のソース線側選択ゲートトランジスタ及び第１のビット線側選択ゲートトランジスタが、前記第１の半導体層と、前記第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の選択ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセル、前記複数の第２のメモリセルとソース線との間に接続された第２のソース線側選択ゲートトランジスタ及び前記複数の第２のメモリセルとビット線との間に接続された第２のビット線側選択ゲートトランジスタを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有し、前記第２のソース線側選択ゲートトランジスタ及び前記第２のビット線側選択ゲートトランジスタが、第２の選択ゲートと、前記第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された前記第２の半導体層を有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び前記第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の選択ゲートの前記第１の方向の両側面に前記ゲート間絶縁層を介して形成され、前記第２の方向に延び、前記第１及び第２の半導体層並びに前記第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートと
を備え、
前記補助ゲートは、
前記ソース線と前記ソース線側の前記第１及び第２の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第１の補助トランジスタのゲートとなる第１の補助ゲートと、
前記ソース線側の前記第１及び第２の選択ゲートと前記複数の第１及び第２のメモリセルとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第２の補助トランジスタのゲートとなる第２の補助ゲートと、
前記複数の第１及び第２のメモリセルと前記ビット線側の前記第１及び第２の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第３の補助トランジスタのゲートとなる第３の補助ゲートと、
前記ビット線側の前記第１及び第２の選択ゲートと前記ビット線との間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第４の補助トランジスタのゲートとなる第４の補助ゲートと
を備え、
書き込み動作時に、記第１の補助ゲートに前記第１の補助トランジスタをオフする第１の電圧を印加し、前記第３及び第４の補助ゲートに前記第３及び第４の補助トランジスタをオンする第２の電圧を印加し、前記第２の補助ゲートに前記第１の電圧と前記第２の電圧の中間の電圧を印加し、
読出し動作又は書き込み動作時に、前記読出し動作又は書き込み動作の対象となる前記ＮＡＮＤセルユニットと前記ソース線を介して隣接するＮＡＮＤセルユニットの前記第１の補助トランジスタをオフ状態にする
事を特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に直列接続された複数の第１のメモリセル、前記複数の第１のメモリセルとソース線との間に接続された第１のソース線側選択ゲートトランジスタ及び前記複数の第１のメモリセルとビット線との間に接続された第１のビット線側選択ゲートトランジスタを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有し、前記第１のソース線側選択ゲートトランジスタ及び第１のビット線側選択ゲートトランジスタが、前記第１の半導体層と、前記第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の選択ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセル、前記複数の第２のメモリセルとソース線との間に接続された第２のソース線側選択ゲートトランジスタ及び前記複数の第２のメモリセルとビット線との間に接続された第２のビット線側選択ゲートトランジスタを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有し、前記第２のソース線側選択ゲートトランジスタ及び前記第２のビット線側選択ゲートトランジスタが、第２の選択ゲートと、前記第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された前記第２の半導体層を有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び前記第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の選択ゲートの前記第１の方向の両側面に前記ゲート間絶縁層を介して形成され、前記第２の方向に延び、前記第１及び第２の半導体層並びに前記第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートと
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記補助ゲートは、
前記ソース線と前記ソース線側の前記第１及び第２の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第１の補助トランジスタのゲートとなる第１の補助ゲートと、
前記ソース線側の前記第１及び第２の選択ゲートと前記複数の第１及び第２のメモリセルとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第２の補助トランジスタのゲートとなる第２の補助ゲートと、
前記複数の第１及び第２のメモリセルと前記ビット線側の前記第１及び第２の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第３の補助トランジスタのゲートとなる第３の補助ゲートと、
前記ビット線側の前記第１及び第２の選択ゲートと前記ビット線との間にゲート間絶縁層を介して形成され、前記第２の方向に延び、第４の補助トランジスタのゲートとなる第４の補助ゲートと
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
書き込み動作時に、記第１の補助ゲートに前記第１の補助トランジスタをオフする第１の電圧を印加し、前記第３及び第４の補助ゲートに前記第３及び第４の補助トランジスタをオンする第２の電圧を印加し、前記第２の補助ゲートに前記第１の電圧と前記第２の電圧の中間の電圧を印加する
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
読出し動作又は書き込み動作時に、前記読出し動作又は書き込み動作の対象となる前記ＮＡＮＤセルユニットと前記ソース線を介して隣接するＮＡＮＤセルユニットの前記第１の補助トランジスタをオフ状態にする
事を特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項６】
第１の半導体層の上に第１のゲート絶縁層及び浮遊ゲート形成層を形成し、
前記浮遊ゲート形成層、前記第１のゲート絶縁層及び前記第１の半導体層に第１の方向に直交する第の２方向に所定の間隔で前記第１の方向に延びる溝を形成して第１の素子分離絶縁層を埋め込み、
前記浮遊ゲート形成層及び前記第１の素子分離絶縁層の上に第１の絶縁層を形成し、
前記第１の絶縁層の上に更に浮遊ゲート形成層を形成し、
前記第１の絶縁層及び前記第１の絶縁層を介して形成された前記浮遊ゲート形成層に前記第２の方向に延びる複数の溝を形成してゲート間絶縁層で覆い、
前記ゲート間絶縁層に制御ゲート及び補助ゲートを埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一のワード線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、1つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴うゲート長縮小と隣接トランジスタ間隔が狭まることで、以下に述べる種々の課題が生じている。例えば、（ａ）近接ゲート間などの寄生容量の増大、ショートチャネル効果（ＳＣＥ）などに起因した制御ゲートの電界によるドレイン電流制御性の低下、（ｂ）隣接ゲート間干渉効果の増大、（ｃ）隣接電極間リークの増大、（ｄ）ゲート電極の高アスペクト化に起因したゲート加工時のパターンヨレ・倒壊、（ｅ）電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）の大幅減少に起因したデータリテンション特性の劣化、などの課題である。このため従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの書込み／消去ウィンドウが大幅に低下し、微細化の物理限界に到達しつつある。
【０００４】
今後の高集積化の方法の一手法として、メモリセルトランジスタを立体的に何層も積んでいく「３次元積層型」のメモリがある。具体的には、窒化膜トラップ型（ＳＯＮＯＳ、ＭＯＮＯＳ）セルを積層する構造が論文等で多く提案されているが、窒化膜トラップ型セル構造は、加工（積層化）が容易であるというメリットがあるものの、窒化膜に電子をトラップさせる特性上、消去特性とデータリテンション特性が浮遊ゲート型セルに比べて悪い事が大きな課題である。
【０００５】
一方、従来の様な浮遊ゲート電極に電荷を蓄積する浮遊ゲート型メモリセル構造は、制御ゲート電極とＩＰＤ膜（インターポリ絶縁膜またはゲート間絶縁膜）を浮遊ゲート電極の上面だけでなく側面にも沿って這わせる事で制御ゲート電極の駆動力（カップリング比）を確保するＥＢ（エッチバック）構造を有するため、加工難易度が高く、積層化が難しい。また、メモリセルの書込み／消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、一つの方法として浮遊ゲート電極を厚くする必要があるが、このＥＢ構造では、浮遊ゲート電極の上にＩＰＤ膜と制御ゲート電極とをスタックした構造であるため、結果的にワードライン自身が高くなり、高アスペクト化するため、上記課題（ｄ）が顕在化し、カップリング比の向上も容易ではない。
【０００６】
そこで、このような加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造が提案されている。
【０００７】
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率＝１／積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００４−３１９９４８号公報
【特許文献３】特開２００５−１００５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、制御性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る不揮発性半導体記憶装置は、第１の方向に直列接続された複数の第１のメモリセル、複数の第１のメモリセルとソース線との間に接続された第１のソース線側選択ゲートトランジスタ及び複数の第１のメモリセルとビット線との間に接続された第１のビット線側選択ゲートトランジスタを具備する第１のＮＡＮＤセルユニットを有し、第１のメモリセルが、第１の半導体層と、第１の半導体層の上に形成された第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有し、第１のソース線側選択ゲートトランジスタ及び第１のビット線側選択ゲートトランジスタが、第１の半導体層と、第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第１の選択ゲートとを有する第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成され、第１の方向に直列接続された複数の第２のメモリセル、複数の第２のメモリセルとソース線との間に接続された第２のソース線側選択ゲートトランジスタ及び複数の第２のメモリセルとビット線との間に接続された第２のビット線側選択ゲートトランジスタを具備する第２のＮＡＮＤセルユニットを有し、第２のメモリセルが、第２の浮遊ゲートと、第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、第２のゲート絶縁層の上に形成された第２の半導体層とを有し、第２のソース線側選択ゲートトランジスタ及び第２のビット線側選択ゲートトランジスタが、第２の半導体層と、第２のゲート絶縁層と、第２のゲート絶縁層の上に形成された第２の選択ゲートを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図３】同メモリセルアレイの構造を示すＧＣ方向の断面図である。
【図４】図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図５】同メモリセルアレイの等価回路図である。
【図６】同不揮発性半導体記憶装置の書き込み動作を示す概略図である。
【図７】同不揮発性半導体記憶装置の読み出し動作を示す概略図である。
【図８】同不揮発性半導体記憶装置の消去動作を示す概略図である。
【図９】同メモリセルアレイの製造工程を示す断面図である。
【図１０】同メモリセルアレイの製造工程を示す断面図である。
【図１１】同メモリセルアレイの製造工程を示す断面図である。
【図１２】同メモリセルアレイの製造工程を示す断面図である。
【図１３】同メモリセルアレイの製造工程を示す断面図である。
【図１４】同メモリセルアレイの製造工程を示す断面図である。
【図１５】同メモリセルアレイの製造工程を示す断面図である。
【図１６】同メモリセルアレイの製造工程を示す断面図である。
【図１７】同メモリセルアレイの製造工程を示す断面図である。
【図１８】同メモリセルアレイの製造工程を示す断面図である。
【図１９】同メモリセルアレイの製造工程を示す断面図である。
【図２０】同メモリセルアレイの製造工程を示す断面図である。
【図２１】同メモリセルアレイの製造工程を示す断面図である。
【図２２】同メモリセルアレイの製造工程を示す断面図である。
【図２３】同メモリセルアレイの製造工程を示す断面図である。
【図２４】同メモリセルアレイの製造工程を示す断面図である。
【図２５】同メモリセルアレイの製造工程を示す断面図である。
【図２６】同メモリセルアレイの製造工程を示す断面図である。
【図２７】同メモリセルアレイの製造工程を示す断面図である。
【図２８】第２の実施形態に係る不揮発性半導体記憶装置の消去動作を示す概略図である。
【図２９】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を示す図である。
【図３０】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照して実施の形態について説明する。
【００１３】
［基本となるメモリセルアレイ構造］
まず、第１の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるＮＡＮＤ型フラッシュメモリのメモリセル構造について説明する。
【００１４】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００１５】
図２９は、この構造を採用した比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の構造を示す図、図３０は同メモリセルアレイ１の等価回路図である。
【００１６】
メモリセルアレイ５０は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、センスアンプ回路６０に接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路７０に接続されている。
【００１７】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁層（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁層５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００１８】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００１９】
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００２０】
書き込み対象のメモリセルＭＣにデータを書き込む場合には、浮遊ゲート５４の両側の制御ゲート５６の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート５６が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。
【００２１】
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００２２】
この不揮発性半導体記憶装置は、複数のメモリセルＭＣがＮＡＮＤ接続されたＮＡＮＤストリングを複数備えたメモリセルアレイ１を備える。
【００２３】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００２４】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００２５】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００２６】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００２７】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００２８】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２９】
また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００３０】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００３１】
［メモリセルアレイの構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。
【００３２】
図２は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図３は図１のＧＣ（ゲート）方向から見た断面図、図４は図３のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図２のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００３３】
このメモリセルアレイ構造は、図２９及び図３０に示したメモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００３４】
すなわち、図２に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図３（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００３５】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００３６】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２（図３）を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁層３４を介して互いに絶縁分離されている。
【００３７】
そして、下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ２を含む。
【００３８】
以上の構成によれば、図５に等価回路を示すように、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００３９】
［補助トランジスタ］
図３に示す通り、本実施形態に係る不揮発性半導体記憶装置は、ソース線コンタクト３６とソース線側選択ゲートトランジスタＳ２１，Ｓ２２との間に第１の補助ゲート９１ｅを有しており、第１の半導体層１１との間に第１の下部補助トランジスタ９１ａを、第２の半導体層２１との間に第１の上部補助トランジスタ９１ｂを形成する。同様に、ソース線側選択ゲートトランジスタＳ２１，Ｓ２２と、第１、第２の浮遊ゲート１３、２３との間に第２の補助ゲート９２ｅを、第１、第２の浮遊ゲート１３、２３とビット線側選択ゲートトランジスタＳ１１，Ｓ１２との間に第３の補助ゲート９３ｅを、ビット線側選択ゲートトランジスタＳ１１，Ｓ１２とビット線コンタクト３５との間に第４の補助ゲート９４ｅをそれぞれ有している。第１の半導体層１１及び第２の半導体層２１との間に第２の下部補助トランジスタ９２ａと第２の上部補助トランジスタ９２ｂ、第３の下部補助トランジスタ９３ａと第３の上部補助トランジスタ９３ｂ、及び第４の下部補助トランジスタ９４ａ及び第４の上部補助トランジスタ９４ｂを形成する。
【００４０】
［コンタクト］
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７（図２）が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８（図２）が接続されている。
【００４１】
ビット線コンタクト３５は下部コンタクト３５ａ及び上部コンタクト３５ｂを備える。下部コンタクト３５ａは、第１のゲート絶縁層１２に設けられた第１の溝８１を介して第１の半導体層１１に接続されている。本実施形態における下部コンタクト３５ａは、後述のとおり第１の浮遊ゲート１３と同時に形成される。従って、下部コンタクト３５ａと第１の半導体層１１のＧＣ方向における幅は略一致している。又、下部コンタクト３５ａは第１の浮遊ゲート１３と同一の素材から形成されており、第１の素子分離絶縁層１５を介して第１の半導体層１１と同一の間隔で同一直線状に形成されている。又、上部コンタクト３５ｂは、第２の半導体層２１、第２のゲート絶縁層２２、第１の絶縁層３１を介して下部コンタクト３５ａの上部に形成された、第２の浮遊ゲート２３と同一の素材により形成されている上部コンタクト層、第１の絶縁層３１及び下部コンタクト３５ａの上部を貫通する様に設けられたビアホールを介して埋め込まれている。
【００４２】
［動作方法］
次に、本実施形態に係る不揮発性半導体記憶装置の動作方法について説明する。チャネル（ボディ）、浮遊ゲート、ビット線やソース線等の電極のうち、ある電極（第１の電極）が第１の電位、他の電極（第２の電極）が第１の電位と異なる第２の電位である時、第１の電極と第２の電極の間に生じた電位差が一定値を超えると、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｄａｇｅ）やＳＣＥ等の誤動作が生じる事がある。この様な問題は、上記電極間に設けられた絶縁膜の薄膜化に伴って顕著に発生する様になる。
【００４３】
本実施形態に係る不揮発性半導体記憶装置は、第１〜第４の補助ゲート９１ｅ〜９４ｅのうち、第１の電極及び第２の電極に絶縁層を介して隣接するもの（第３の電極）に第１の電極と第２の電極との間に生じた電位差を緩和させる第３の電圧を印加する。この第３の電圧の印加によって、ＧＩＤＬやＳＣＥ等の誤動作を抑制することが可能となる。尚、第３の電圧は、第１の電圧値と第２の電圧値との間の値に設定することが考えられる。
【００４４】
［書き込み動作］
図６は、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する為の概略図である。以下、書き込み動作の対象となる選択メモリセルＭＣｓｅｌｅｃｔを含む選択ＮＡＮＤセルユニットをＮＵ１２、第１の絶縁層３１を介してＮＡＮＤセルユニットＮＵ１２と接続される非選択ＮＡＮＤセルユニットをＮＵ１１、ＮＡＮＤセルユニットＮＵ１１及びＮＵ１２と素子分離絶縁膜１５及び２５（図４）を介してＧＣ方向に隣接し、同一のソース線ＳＬに接続されている非選択ＮＡＮＤセルユニットを、それぞれＮＵ２１及びＮＵ２２とする。
【００４５】
書き込み動作に際しては、まず、選択ＮＡＮＤセルユニットＮＵ１２に接続されている選択ビット線ＢＬ１に選択ビット線電圧ＶＢＬ＿ｓｅｌｅｃｔ（例えば０Ｖ）を、非選択ビット線ＢＬ２に非選択ビット線電圧ＶＢＬ＿ｉｎｈｉｂｉｔ（例えばＶｄｄ）を印加する。又、ソース線ＳＬにはソース線電圧ＶＳＬ＿ｗｒｉｔｅ（例えば０Ｖ）を印加する。
【００４６】
又、第４の上部補助トランジスタ９４ｂ、ビット線側選択ゲートトランジスタＳ１２及び第３の上部補助トランジスタ９３ｂを導通状態とし、ソース線側選択ゲートトランジスタＳ２２をカットオフ状態とする。これによって、選択ＮＡＮＤセルユニットのチャネル（ボディ）として動作する第２の半導体層２１に選択ビット線電圧ＶＢＬ＿ｓｅｌｅｃｔを転送する。更に、選択メモリセルＭＣｓｅｌｅｃｔの第２の浮遊ゲート２３にＡＡ方向の両側から隣接する一対の制御ゲート３３に書き込み電圧Ｖｐｇｍを印加して選択メモリセルＭＣｓｅｌｅｃｔの浮遊ゲート２３の電位を上昇させ、浮遊ゲート２３と第２の半導体層２１との電位差によって書き込み動作を行う。
【００４７】
上記書き込み動作において、制御ゲートと容量結合している非選択ＮＡＮＤセルユニットＮＵ１１、ＮＵ２１及びＮＵ２２のチャネル（ボディ）電位と、ソース線側選択ゲートトランジスタＳ２１及びＳ２２のゲート（選択ゲート線１７及び２７）に印加される電圧ＶＳＧ＿ＯＦＦ＿ｐｇｍとの差が所定の電圧値を超えると、非選択ＮＡＮＤセルユニットＮＵ１１、ＮＵ２１及びＮＵ２２のソース線側選択ゲートトランジスタのチャネル（ボディ）においてＧＩＤＬを生じ、誤動作の原因となる事がある。そこで、本実施形態においては、更に第２の補助ゲート９２ｅに、選択ＮＡＮＤセルユニットをＮＵ１２の選択ゲートトランジスタのゲートに印加される電圧ＶＳＧ＿ＯＮ＿ｐｇｍと電圧ＶＳＧ＿ＯＦＦ＿ｐｇｍとの間の電圧ＶＧａｔｅ＿２を印加することによってと非選択ＮＡＮＤセルユニットＮＵ１１、ＮＵ２１及びＮＵ２２のボディ電位電圧ＶＳＧ＿ＯＦＦ＿ｐｇｍとの電位差を緩和し、上記問題を回避している。
【００４８】
又、本実施形態においては、第１の上部補助トランジスタ９１ｂ、ビット線コンタクト３５を介して選択ＮＡＮＤセルユニットＮＵ１２にＡＡ方向から隣接するＮＡＮＤセルユニットの第４の上部補助トランジスタ９４ｂ´及びソース線コンタクト３６を介して選択ＮＡＮＤセルユニットＮＵ１２にＡＡ方向から隣接するＮＡＮＤセルユニットの第１の上部補助トランジスタ９１ｂ´をカットオフ状態とするための電位を補助ゲート９１ｅ、９４ｅ’及び９１’に与えて、ＳＣＥの発生を防いでいる。
【００４９】
［読出し動作］
図７は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する為の概略図である。尚、図７においては、ＮＡＮＤセルユニットＮＵ１２及びＮＵ２２に対して読み出し動作を行う例について説明する。
【００５０】
読出し動作に際しては、まず、選択ビット線ＢＬ１及びＢＬ２に読出し電圧ＶＢＬ＿ｒｅａｄを印加し、ソース線ＳＬにソース線電圧ＶＳＬ＿ｒｅａｄを印加する。又、第４の上部補助トランジスタ９４ｂ、ビット線側選択ゲートトランジスタＳ１２、第３の上部補助トランジスタ９３ｂ、第２の上部補助トランジスタ９２ｂ、ソース線側選択ゲートトランジスタＳ２２及び第１の上部補助トランジスタ９１ｂを導通状態とする。更に、浮遊ゲート２３にＡＡ方向の両側から隣接する一対の制御ゲート３３に読出し電圧Ｖｒｅａｄを、それ以外の制御ゲートにはメモリセルＭＣが導通状態となる電圧Ｖｐａｓｓを印加して読出し動作を行う。
【００５１】
上記読み出し動作においては、ビット線ＢＬ１及びＢＬ２に印加された読み出し電圧ＶＢＬ＿ｒｅａｄと、ビット線コンタクト３５を介して選択ＮＡＮＤセルユニットＮＵ１２にＡＡ方向から隣接するＮＡＮＤセルユニットのビット線側選択ソース線２７´に印加された電圧ＶＳＧ＿ＯＦＦ＿ｒｅａｄとの差が所定の電圧値を超えると、ビット線側選択ゲートトランジスタＳ１２´においてＧＩＤＬを生じ、誤動作の原因となる事がある。そこで、本実施形態においては、更に第４の補助ゲート９４´ｅに、読み出し電圧ＶＢＬ＿ｒｅａｄと電圧ＶＳＧ＿ＯＦＦ＿ｒｅａｄとの間の電圧ＶＧａｔｅ＿１´を印加することによって読み出し電圧ＶＢＬ＿ｒｅａｄと電圧ＶＳＧ＿ＯＦＦ＿ｒｅａｄとの電位差を緩和し、上記問題を回避している。
【００５２】
又、本実施形態においては、第１の上部補助トランジスタ９１ｂ´をカットオフ状態とし、ＳＣＥの発生を防いでいる。
【００５３】
［消去動作］
図８は、本実施形態に係る不揮発性半導体記憶装置の消去動作について説明する為の概略図である。尚、図８においては、ＮＡＮＤセルユニットＮＵ１２及びＮＵ２２に対して消去動作を行う例について説明する。
【００５４】
消去動作に際しては、まず、図示しないシリコン基板に設けられたｐ型半導体層に消去電圧Ｖｅｒａｓｅを与える。ビット線コンタクト３５及びソース線コンタクト３６は浮遊ゲート１３及び２３と同様にｎ型半導体を用いて構成されている為、オープン状態のビット線ＢＬ１及びＢＬ２は電圧ＶＢＬ＿ｅｒａｓｅまで充電される。又、ワード線（制御ゲート線３３）には電圧ＶＷＬを印加し、第２のビット線側選択ゲート線２７はフローティング状態とする。
【００５５】
又、第４の補助ゲート９４ｅに消去電圧ＶＢＬ＿ｅｒａｓｅよりも低い電位ＶＧａｔｅ＿４を印加してＧＩＤＬを発生させ、ＧＩＤＬによって発生した正孔（ホール）ｈ＋によって第２の半導体層２１の電位を上昇させる。半導体層２１の電位が一定以上上昇すると、各制御ゲート線３３と容量結合した各浮遊ゲート２３から電子が引き抜かれ、消去動作が完了する。
【００５６】
上記消去動作においては、第２のビット線側選択ゲート線２７の電位が第４の補助ゲート９４ｅとの容量結合によって引き下げられるが、第２の半導体層２１との電位差が所定の値を超えると、第１のビット線側選択ゲート線１７と第２の半導体層２１との間で絶縁破壊を生じる恐れがある。そこで、本実施形態においては第３の上部補助ゲート９３ｅに電位ＶＧａｔｅ＿３を印加して第２のビット線側選択ゲート線２７の電位を引き上げることによって第２の半導体層２１との電位差を緩和し、上記問題を回避している。
【００５７】
［メモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００５８】
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にＮＡＮＤセルユニットＮＵ１、ＮＵ２を設けているため、シリコン基板上にＮＡＮＤセルユニットＮＵ１、ＮＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜（Low Voltage酸化膜とHigh Voltage酸化膜の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁膜の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁膜を埋め込み、平坦化する。
【００５９】
周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図９〜図２７は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
【００６０】
まず、図９に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のゲート絶縁層１２Ａ、ポリシリコンを用いた第１のゲート形成層１３ａＡを順次積層する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。
【００６１】
次に、図１０に示す通り、第１のゲート形成層１３ａＡ、第１のゲート絶縁層１２Ａ及び第１の半導体層１１Ａ表面に、ＧＣ方向に延びる第１の溝８１を設ける。次に、図１１に示す通り、第１の浮遊ゲート形成層１３ａＡ及び第１の半導体層１１Ａ表面のうち、第１の溝８１によって露出した部分に第２のゲート形成層１３ｂＡを形成する。
【００６２】
第２のゲート形成層１３ｂＡまで形成した後は、図１２に示す通り、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４１，４２をパターン形成する。次に、図１３に示す通りマスク材４１，４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングして第２の溝を設け、ＡＡパターンを加工する。これにより、浮遊ゲート形成層１３Ｂ、第１のゲート絶縁層１２、第１の半導体層１１及び絶縁層３０が形成される。
【００６３】
次に、図１４に示すように、ＡＡパターン加工により形成された溝にＳｉＯ２を用いた第１の素子分離絶縁層１５を埋め、第１のゲート形成層１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第１の素子分離絶縁層１５の上面を後退させる。次に、図１５に示すように、第１の素子分離絶縁層１５及び第１のゲート形成層１３Ｂの上に上層と下層とを分離する第１の絶縁層３１を形成し、その上にポリシリコンを用いた第３のゲート成形層２３Ａを形成する。
【００６４】
続いて、図１６に示すように、第３のゲート形成層２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図１７に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をゲート絶縁層１２の上まで選択的にエッチングして第３の溝を形成し、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第３のゲート形成層２３Ｂ、第１の選択ゲート形成層１６Ａ、第２の選択ゲート形成層２６Ａ、下部コンタクト３５ａ及び３６ａが形成される。このＧＣパターン加工は、下層のゲート絶縁層１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
【００６５】
続いて、図１８に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。
【００６６】
次に、図１９に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅを形成する。その上に図２０に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍを埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１６Ａ，２６Ａや図示しないロウデコーダ部のトランジスタを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図２１に示すように、第２の選択ゲート形成層２６Ｂ、第１の絶縁層３１及び第１の選択ゲート１６に至る第４の溝１７Ａを形成する。
【００６７】
次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタＳ１１〜Ｓ２２を形成するために、図２２に示すように、選択ゲート溝１７Ａに第１の選択ゲート線１７、層間絶縁層３４及び第２の選択ゲート線２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１７，２７としては、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅと同様、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。第２の選択ゲート線２７の上のエッチバックされた部分には、キャップ絶縁層２７ｍが埋め込まれ、その上面はマスク材４３をストッパとするＣＭＰにより平坦化される。図２３（ａ），（ｂ），（ｃ）は、図２２のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００６８】
次に、図２４に示すように、第３のゲート形成層２３ＢをストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第２のゲート絶縁層２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。尚、ＣＭＰは、制御ゲート３３をストッパとして行っても良い。図２５（ａ），（ｂ），（ｃ）は、図２４のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００６９】
続いて、図２６に示すように、上層の第２の半導体層２１Ａ、第２のゲート絶縁層２２Ａ、第３のゲート形成層２３Ｂ及び第２の選択ゲート形成層２６Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図２７（ａ），（ｂ），（ｃ）は、図２６のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第２の浮遊ゲート２３が形成されると共に、この第２の浮遊ゲート２３に対して第２のゲート絶縁層２２及び第２の半導体層２１が自己整合的に形成される。
【００７０】
次に、上層のＡＡパターンの溝に第２の素子分離絶縁層２５（図１、図３）を埋め込む。最後に、第２の半導体層、第２のゲート絶縁層、上部コンタクト層、第１の絶縁層及び前記下部コンタクトにビアホールを形成し、形成したビアホールに上部コンタクトを埋め込む。ビアコンタクト形成の際には、ビアホールは第１の絶縁層を貫通し、下部のコンタクトの上面が露出する様に設ける。
【００７１】
本実施形態のように、制御ゲート線３３を形成する工程と共通する工程を用いて、補助ゲート９１ｅ及び９４ｅを形成することができ、製造工程数の削減を図ることが可能となる。
【００７２】
［第２の実施形態］
次に、第２の実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図２８は、本実施形態に係る不揮発性半導体記憶装置の消去動作を説明する為の概略図である。本実施形態に係る不揮発性半導体記憶装置の消去動作は、基本的には第１の実施形態と同様であるが、以下の点において異なっている。即ち、本実施形態においては、第４の上部補助トランジスタ９４ｂを導通状態とし、第２のビット線側選択ゲート線２７に消去電圧ＶＢＬ＿ｅｒａｓｅよりも低い電圧ＶＳＧ＿ｅｒａｓｅを印加してＧＩＤＬを発生させ、ＧＩＤＬによって発生した正孔（ホール）ｈ＋によって第２の半導体層２１の電位を上昇させる。尚、電圧ＶＳＧ＿ｅｒａｓｅは、第２の選択ゲート線２７−第２の半導体層２１間及び第２の選択ゲート線２７−第１の選択ゲート線１７において絶縁破壊が生じないような値に設定する。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１０…第１のメモリセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁層、１３…第１の浮遊ゲート、１５…第１の素子分離絶縁層、１６…第１の選択ゲート、１７…第１の選択ゲート線、２０…第２のメモリセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁層、２３…第２の浮遊ゲート、２５…第２の素子分離絶縁層、２６…第２の選択ゲート、２７…第２の選択ゲート線、３１…第１の絶縁層、３２…ゲート間絶縁層、３３…制御ゲート、３４…第２の絶縁層、３５…ビット線コンタクト、３６…ソース線コンタクト、３７…ワード線コンタクト、３８…選択ゲート線コンタクト、９１ｅ…第１の補助ゲート、９２ｅ…第２の補助ゲート、９３ｅ…第３の補助ゲート、９４ｅ…第４の補助ゲート、９１ａ…第１の下部補助トランジスタ、９２ａ…第２の下部補助トランジスタ、９３ａ…第３の下部補助トランジスタ、９４ａ…第４の下部補助トランジスタ、９１ｂ…第１の上部補助トランジスタ、９２ｂ…第２の上部補助トランジスタ、９３ｂ…第３の上部補助トランジスタ、９４ｂ…第４の上部補助トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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