(57)【要約】【課題】トンネル絶縁膜、電荷蓄積層の薄膜化により微細化された不揮発性半導体記憶装置を提供する。【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成され、一端が半導体層に結合するアルキル鎖のトンネル絶縁部、電荷蓄積部、アルキル鎖の他端と電荷蓄積部を結合する結合部、を有する有機分子層と、有機分子層上に形成されるブロック絶縁膜と、ブロック絶縁膜上に形成されるゲート電極と、を備える。【選択図】図１
2013197363.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、一端が前記半導体層に結合するアルキル鎖のトンネル絶縁部、電荷蓄積部、前記アルキル鎖の他端と前記電荷蓄積部を結合する結合部、を有する有機分子層と、
前記有機分子層上に形成されるブロック絶縁膜と、
前記ブロック絶縁膜上に形成されるゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記結合部がトリアゾール環であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記アルキル鎖の炭素数が６以上３０以下であることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
半導体層と、
前記半導体層上に形成され、一端が前記半導体層に結合するアルキル鎖のトンネル絶縁部、電荷蓄積部、前記アルキル鎖の他端と前記電荷蓄積部を結合する結合部、前記電荷蓄積部上に設けられ前記アルキル鎖よりも分子量の大きい分子鎖を含むブロック絶縁部、を有する有機分子層と、
前記有機分子層上に形成されるゲート電極と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記ブロック絶縁部の分子鎖がハロゲン化アルキル系の分子鎖であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
半導体層に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させ、
第２の反応基を有する電荷蓄積分子鎖を、前記第１の反応基と前記第２の反応基とを反応させることにより前記アルキル鎖に結合させて電荷蓄積部を形成し、
前記電荷蓄積部上にブロック絶縁膜を形成し、
前記ブロック絶縁膜上にゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１の反応基と前記第２の反応基の組み合わせは、アジド基とエチニル基、または、エチニル基とアジド基であることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
絶縁層と導電層が交互にそれぞれ複数積層される積層体を形成し、
前記積層体の積層方向に伸長し、前記絶縁層と導電層を貫通する孔を形成し、
前記孔の側面に犠牲膜を形成し、
前記孔の側面の前記犠牲膜上に半導体層を形成し、
前記犠牲膜を選択的に剥離し、
前記半導体層に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させ、
第２の反応基を有する電荷蓄積分子鎖を、前記第１の反応基と前記第２の反応基とを反応させることにより前記アルキル鎖に結合させて電荷蓄積部を形成し、
前記電荷蓄積部上に前記アルキル鎖よりも分子量の大きい分子鎖を結合することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
絶縁層と導電層が交互にそれぞれ複数積層される積層体を形成し、
前記積層体の積層方向に伸長し、前記絶縁層と導電層を貫通する孔を形成し、
前記孔の側面に犠牲膜を形成し、
前記孔の側面の前記犠牲膜上に半導体層を形成し、
前記犠牲膜を選択的に剥離し、
前記半導体層に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させ、
第２の反応基を有する電荷蓄積分子鎖を、前記第１の反応基と前記第２の反応基とを反応させることにより前記アルキル鎖に結合させて電荷蓄積部を形成し、
前記導電層に前記アルキル鎖よりも分子量の大きい分子鎖を結合することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つであるＮＡＮＤ型フラッシュメモリは、基本素子構造が周囲を絶縁膜で覆われたポリシリコンからなる浮遊ゲートを有しているフローティングゲート（ＦＧ）型、周囲を絶縁膜で覆われたシリコン窒化膜からなる電荷トラップ膜を有しているＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型／ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型であることを最大の特徴とする。
【０００３】
電荷蓄積層となる、浮遊ゲートまたは電荷トラップ膜上に電極間絶縁膜またはブロック絶縁膜を挟むように形成された制御ゲートに印加する電圧（制御電圧）を制御して、基板からトンネル絶縁膜を介して浮遊ゲートもしくは電荷トラップ膜に電子をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングで注入する（書き込み）、あるいは反対に浮遊ゲートからトンネル絶縁膜を通して電子を引き抜く（ＦＧ型、ＭＯＮＯＳ／ＳＯＮＯＳ型における消去）、または電荷トラップ膜に正孔を注入し、電子と対消滅させたりすることにより（ＭＯＮＯＳ／ＳＯＮＯＳ型における消去補助）、メモリセルの閾値を変動させている。
【０００４】
フラッシュメモリのさらなる市場拡大、新規市場開拓のためにも、低消費電力化、大容量化、高速化が求められている。ＭＯＳＦＥＴでは、低消費電力化、大容量化、高速化を実現する手法として微細化が採られてきたが、これは、電荷蓄積型の素子においても同様である。電荷蓄積型素子では微細化とともに積層構造をもつ素子の全層厚の薄膜化が必要となるため、トンネル絶縁膜、電荷蓄積層のそれぞれの膜厚を薄くすることが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許７６４２５４６明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、トンネル絶縁膜、電荷蓄積層の薄膜化により微細化された不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に形成され、一端が前記半導体層に結合するアルキル鎖のトンネル絶縁部、電荷蓄積部、前記アルキル鎖の他端と前記電荷蓄積部を結合する結合部、を有する有機分子層と、前記有機分子層上に形成されるブロック絶縁膜と、前記ブロック絶縁膜上に形成されるゲート電極と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図２】第１の実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。
【図３】第１の実施の形態の不揮発性半導体記憶装置のメモリセル部の拡大断面図である。
【図４】第１の実施の形態の電荷蓄積分子鎖の分子構造を例示する図である。
【図５】第１の実施の形態の電荷蓄積分子鎖の分子構造を例示する図である。
【図６】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図７】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図８】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図９】第１の実施の形態の不揮発性半導体記憶装置の製造方法の効果を説明する図である。
【図１０】第１の実施の形態の第１および第２の反応基と結合部を例示する図である。
【図１１】第２の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図１２】第２の実施の形態の不揮発性半導体記憶装置のメモリセル部の拡大断面図である。
【図１３】第３の実施の形態の不揮発性半導体記憶装置の３次元概念図である。
【図１４】図１３のＸＹ断面図である。
【図１５】図１３のＸＺ断面図である。
【図１６】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１７】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１８】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１９】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２０】第１の実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成され、一端が半導体層に結合するアルキル鎖のトンネル絶縁部、電荷蓄積部、アルキル鎖の他端と電荷蓄積部を結合する結合部、を有する有機分子層と、有機分子層上に形成されるブロック絶縁膜と、ブロック絶縁膜上に形成されるゲート電極と、を備える。
【００１０】
本実施の形態の不揮発性半導体記憶装置は、トンネル絶縁膜および電荷蓄積層を有機分子で形成することで、メモリトランジスタの膜構造を薄膜化することが可能となる。したがって、メモリセルの電極構造のアスペクト比が低減され微細加工が容易になる。また、電極構造のアスペクト比が低減されることで、隣接するメモリセル間のカップリングが低減するためセル間の干渉による誤動作が抑制される。したがって、メモリセルをさらに縮小することが可能となり、微細化された不揮発性半導体記憶装置の実現が可能となる。
【００１１】
図１は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図２は本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。図３は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の拡大断面図である。本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置である。
【００１２】
図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００１３】
メモリセルアレイにおいて、例えば、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリング（メモリストリング）を構成している。
【００１４】
直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１ｎのドレイン領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００１５】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００１６】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００１７】
メモリセルトランジスタＭＣ１１、ＭＣ２１、・・・・・、ＭＣｍ１、メモリセルトランジスタＭＣ１２、ＭＣ２２、・・・・・、ＭＣｍ２、・・・・・・メモリセルトランジスタＭＣ１ｎ、ＭＣ２ｎ、・・・・・、ＭＣｍｎのそれぞれがゲート電極に印加される動作電圧を制御するワード線ＷＬ１〜ＷＬｎで接続されている。
【００１８】
また、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤを備えている。
【００１９】
なお、図２のメモリセルアレイの周辺には、図示しない周辺回路が形成されている。
【００２０】
図１は、図２に示したメモリセルアレイ内の１つのメモリセル、例えば、図２中、点線で囲まれるメモリセルの断面を示している。本実施の形態では、メモリセルのトランジスタは電子をキャリアとするｎ型トランジスタである場合を例に説明する。
【００２１】
メモリセルは、例えば、ｐ型不純物を含むｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上の有機分子層１２、有機分子層１２上のブロック絶縁膜１６、ブロック絶縁膜１６上のゲート電極１８を備えている。ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中のゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【００２２】
有機分子層１２は、図３に示すように、一端が半導体層１０に結合するアルキル鎖のトンネル絶縁部１２ａ、電荷蓄積部１２ｃ、アルキル鎖の他端と電荷蓄積部１２ｃを結合する結合部１２ｂを備えている。有機分子層１２は、薄膜化と、均質な特性を備えることでメモリセル毎の特性ばらつきを抑制する観点から、単分子層であることが望ましい。
【００２３】
有機分子層１２の膜厚は、例えば、２ｎｍ〜３ｎｍである。
【００２４】
ここで、電荷蓄積部１２ｃは、メモリセル情報として積極的に電荷を蓄積する機能をそなえる。そして、トンネル絶縁部１２ａは、メモリセルの書き込み・消去時には、トンネリング現象により半導体層１０中のチャネル領域と電荷蓄積部１２ｃとの間での電子・正孔移動経路として機能する。また、読み出し時・待機時には、チャネル領域２４と電荷蓄積部１２ｃとの間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜１６は、いわゆる電極間絶縁膜であり、電荷蓄積部１２ｃとゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。
【００２５】
トンネル絶縁部１２ａを構成するアルキル鎖の一端は半導体層１０に結合している。トンネル絶縁部１２ａの膜厚は、例えば、１．５ｎｍ〜２ｎｍ程度である。
【００２６】
アルキル鎖は、例えば、半導体層１０上に自己組織化単分子膜として形成されており、高密度な膜となっている。アルキル鎖の波動関数は結合方向にのみ広がっており、厚さ方向、すなわち、半導体層１０の表面に垂直な方向には波動関数が広がらない。このため、波動関数の重なりに比例するトンネリング確率が小さくなる。
【００２７】
また、例えば、シリコン酸化膜より構成原子が小さく最外殻の電子軌道が小さいため、波動関数の広がりが小さくなる。このため、シリコン酸化膜よりも原理的に波動関数の重なりに比例するトンネル確率が小さくなる。
【００２８】
トンネリング確率に比例するトンネリング電流Ｉは、アルキル鎖の長さＬに対して指数的に減少する、つまり、
【数１】
2013197363.tif 000003
と変化し、アルキル鎖中ではα＝０．１２（ｎｍ−１）である。したがって、Ｃ−Ｃ結合が２つ増加するとトンネル電流が約１／１０低減できることになる。つまり、Ｃ−Ｃ結合を増やしアルキル鎖長を伸ばせば電荷蓄積部１２ｃからの電荷抜けが低減できる。
【００２９】
さらに、自己組織化単分子膜のアルキル鎖は、基板に対して角度をもって形成される。このため、アルキル鎖長を伸ばすと、トンネル絶縁部１２ｃの厚みはアルキル鎖長と基板との角度の正弦の積だけ増加する。したがって、膜厚の増加量を過大にすることなく、絶縁性が向上する。
【００３０】
以上の理由から、トンネル絶縁部１２ａをアルキル鎖、特に自己組織化単分子膜として形成されたアルキル鎖とすることで、例えば、同一の膜厚のシリコン酸化膜に比較して高い絶縁性を確保することが可能となる。したがって、シリコン酸化膜を適用する場合よりもトンネル絶縁部１２ａを薄膜化することが可能である。
【００３１】
アルキル鎖の炭素数は６以上３０以下であることが好ましく、１０個以上２０個以下であることがより望ましい。上記範囲を下回ると、絶縁耐性が劣化するおそれがあるからである。また、上記範囲を上回ると、膜厚が厚くなり微細化が難しくなるおそれがあるからである。アルキル鎖の炭素数は、特に１８であることが自己組織化膜を安定して製造できることから、さらに望ましい。
【００３２】
また、アルキル鎖の誘電率は２−３程度で真空に比べ大きいため、絶縁領域にかかる電場が真空に比べ小さくなる。このため、真空と比較してＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングの確率も小さくする。したがって、アルキル鎖の密度が上がりアルキル鎖間のギャップ（真空部）が少なくなるほど、絶縁部１２ａの絶縁耐性が向上する。この観点からもアルキル鎖を自己組織化単分子膜として形成することが望ましい。
【００３３】
電荷蓄積部１２ｃは、電荷を蓄積する機能を備える電荷蓄積分子鎖で構成される。図４および図５は、本実施の形態の電荷蓄積分子鎖の分子構造を例示する図である。
【００３４】
図４（ａ）は、金属ポルフィリンとその誘導体である。図中Ｍは金属原子または金属化合物であり、例えば、亜鉛（Ｚｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）である。また、図中Ｘ、Ｙは、それぞれ独立に水素原子、または、ハロゲン原子、シアノ基、カルボニル基、カルボキシル基等の電子吸引基である。
【００３５】
図４（ｂ）は金属フタロシアニンとその誘導体である。図中Ｍは金属原子または金属化合物であり、例えば、銅（Ｃｕ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、酸化チタン（ＴｉＯ）、塩化アルミニウム（ＡｌＣｌ）である。また、図中Ｘ、Ｙは、それぞれ独立に水素原子、または、ハロゲン原子、シアノ基、カルボニル基、カルボキシル基等の電子吸引基である。
【００３６】
図５（ａ）および図５（ｂ）は、ビス・ターピリジンの金属錯体である。図では、中心の金属原子として、鉄（Ｆｅ）を例示しているが、例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）であってもかまわない。
【００３７】
結合部１２ｂは、アルキル鎖の半導体層１０と結合していない他端と電荷蓄積部１２ｃを結合する。例えば、図３に示すように、トリアゾール環である。
【００３８】
有機分子層１２は、高い熱的安定性を備えることが望ましい。電荷蓄積分子鎖について、例えば、ポルフィリン、フタロシアニン、ターピリジンの金属錯体の熱分解温度は５００〜６００℃であり高い熱的安定性を備える。
【００３９】
また、例えば、半導体層１０とアルキル鎖の結合で適用可能な半導体層１０とシリル基の誘導体との結合は、ＳｉＯ２のＯ−Ｓｉ−Ｏの結合と同じであり高い熱的安定性を備える。また、結合部１２ｂについては、例えば、トリアゾール環の分解温度は、非酸化性雰囲気中では約５００℃であり、高い熱的安定性を備える。
【００４０】
ブロック絶縁膜１６は、例えば、ハフニウム酸化物、シリコン酸化物、アルミニウム酸化物等の金属酸化物である。ゲート電極１８は、例えば不純物が導入されて導電性が付与された多結晶シリコンである。また、ソース領域２０とドレイン領域２２は、例えば、ｎ型不純物を含むｎ型拡散層で形成されている。
【００４１】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体層に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させ、第２の反応基を有する電荷蓄積分子鎖を、第１の反応基と第２の反応基とを反応させることによりアルキル鎖に結合させて電荷蓄積部を形成し、電荷蓄積部上にブロック絶縁膜を形成し、ブロック絶縁膜上にゲート電極を形成する。
【００４２】
図６〜図８は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００４３】
一端に第１の反応基としてアジド基（−Ｎ３）、他端にシリル基の誘導体、例えば−ＳｉＣｌ３を備えるアルキル鎖を用意する。そして、アルキル鎖の−ＳｉＣｌ３を半導体層１０に自己組織化的に結合させる。これにより、アルキル鎖の自己組織化単分子膜（ＳＡＭ：Ｓｅｌｆ  Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ）で構成されるトンネル絶縁部１２ａが形成される（図６）。アルキル鎖の結合方法は、液相法であっても気相法であってもかまわない。また、ＳＡＭを形成する前に、例えば、半導体層１０上に熱酸化等によりシリコン酸化膜を形成してもかまわない。
【００４４】
次に、第２の反応基としてエチニル基（−Ｃ≡ＣＨ）を備える電荷蓄積分子鎖２４、例えばポルフィリンを用意する。そして、電荷蓄積分子鎖２４の溶液に半導体層１０を浸漬する（図７）。
【００４５】
そして、アルキル鎖のアジド基（第１の反応基）と、電荷蓄積分子鎖２４のエチニル基（第２の反応基）とをフイスゲン反応させることにより、電荷蓄積分子鎖２４をアルキル鎖に結合させる。これにより、電荷蓄積部１２ｃを形成する。以上の工程により、アルキル鎖のトンネル絶縁部１２ａ、例えばトリアゾール環の結合部１２ｂ、例えばポルフィリンの電荷蓄積部１２ｃを含む有機分子層１２が形成される（図８）。
【００４６】
その後、例えば、ハフニウム酸化膜をＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏ）法により、有機分子層１２の電荷蓄積部１２ｃ部上に堆積し、ブロック絶縁膜１６を形成する。
【００４７】
その後、例えば、不純物がドープされた多結晶シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成してゲート電極１８を形成する。その後、積層した膜をパターニングすることで、ゲート電極構造が形成される。
【００４８】
その後、例えば、ゲート電極１６をマスクにｎ型不純物をイオン注入して、ソース領域２０およびドレイン領域２２を形成する。このようにして、図１、図３に示す不揮発性半導体記憶装置を製造することが可能となる。
【００４９】
図９は、本実施の形態の不揮発性半導体記憶装置の製造方法の効果を説明する図である。本実施の形態では、まず、電荷蓄積分子鎖を結合しない状態で、アルキル鎖のトンネル絶縁部１２ａを自己組織化的に半導体層１２上に形成する。このため、図９（ａ）に示すように、高い密度で均一なアルキル鎖の自己組織化単分子膜が形成される。
【００５０】
例えば、電荷蓄積分子鎖を結合した状態で、アルキル鎖を自己組織化的に半導体層１２上に形成する場合を考える。この場合は、電荷蓄積分子鎖のサイズや相互作用のために、図９（ｂ）に示すように、アルキル鎖の密度があがらないという問題が生じる。
【００５１】
本実施の形態では、電荷蓄積分子鎖が結合されていない状態で、アルキル鎖を結合させるため、アルキル鎖の密度が高くなる。したがって、トンネル絶縁部１２ａが高い絶縁耐性を備えることが可能となる。
【００５２】
図９（ｃ）に示すように、本実施の形態においても、例えば、電荷蓄積分子鎖のアルキル鎖に対する結合密度を制御して積極的に下げる場合、あるいは、電荷蓄積分子鎖のサイズや相互作用のために、結合密度が上がらない場合が生じうる。このような場合であっても、本実施の形態の製造方法によれば、高い絶縁耐性のトンネル絶縁部１２ａを備えることが可能になる。
【００５３】
また、本実施の形態では、アルキル鎖の第１の反応基、電荷蓄積分子鎖の第２の反応基を結合させることで、アルキル鎖と電荷蓄積分子鎖を結合する。第１の反応基がアジド基、第２の反応基がエチニル基の場合、この結合反応はフイスゲン反応と称される。
【００５４】
フイスゲン反応は、高い反応性・選択性・安定性を備える反応である。このような反応により、分子を結合させ新たな機能性分子をつくる手法はクリックケミストリーと称される。本実施の形態では、このようなクリックケミストリーの手法を用いることで、電荷蓄積部１２ｃの電荷蓄積分子鎖の密度を高くするとともに、安定した電荷蓄積部１２ｃを形成することが可能となる。したがって、電荷蓄積量が高く、信頼性に優れたメモリセルを形成することが可能である。
【００５５】
なお、第１の反応基と第２の反応基との組み合わせは、アジド基とエチニル基に限らず、その逆の、エチニル基とアジド基であってもかまわない。
【００５６】
図１０は、本実施の形態の第１および第２の反応基と結合部を例示する図である。第１の反応基、第２の反応基と反応によって形成される結合部の分子構造を列挙している。横方向に並ぶ反応基Ａ、反応基Ｂおよび結合部が、第１の反応基（または第２の反応基）、第２の反応基（または第１の反応基）および結合部の一つの組み合わせとなる。本実施の形態において、図１０に示す組み合わせを適用することも可能である。
【００５７】
なお、アルキル鎖のアジド基（第１の反応基）と反対側の端部の反応基は、−ＳｉＣｌ３に限られることなく、例えば、−Ｓｉ（ＯＭｅ）３や−ＳｉＯＨ等、半導体層１０と結合可能であれば、その他の反応基であってもかまわない。
【００５８】
以上、本実施の形態によれば、トンネル絶縁膜、電荷蓄積層の薄膜化により、微細化された不揮発性半導体記憶装置およびその製造方法を提供することが可能となる。
【００５９】
（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、有機分子層が、ブロック絶縁膜の機能を有するブロック絶縁部を備えること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【００６０】
図１１は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図１２は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の拡大断面図である。
【００６１】
メモリセルは、例えば、ｐ型不純物を含むｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上の有機分子層１２、有機分子層１２上のゲート電極１８を備えている。ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中のゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【００６２】
有機分子層１２は、図１２に示すように、一端が半導体層１０に結合するアルキル鎖のトンネル絶縁部１２ａ、電荷蓄積部１２ｃ、アルキル鎖の他端と電荷蓄積部１２ｃを結合する結合部１２ｂ、電荷蓄積部１２ｃ上のブロック絶縁部１２ｄを備えている。有機分子層１２は、薄膜化と、均質な特性を備えることでメモリセル毎の特性ばらつきを抑制する観点からは、単分子層であることが望ましい。
【００６３】
ブロック絶縁部１２ｄは、電荷蓄積部１２ｃとゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。ブロック絶縁部１２ｄは、トンネル絶縁部１２ａを構成するアルキル鎖よりも分子量の大きい分子または分子鎖を含む。ブロック絶縁部１２ｄは、アルキル鎖よりも分子量の大きい分子または分子鎖を含むことで、電子・正孔の移動に対する阻止能を高めている。なお、アルキル鎖よりも分子量の大きい分子または分子鎖は、アルキル鎖を構成する炭素や水素より重い元素で構成されていることが望ましい。
【００６４】
ブロック絶縁部１２ｄに含まれる分子または分子鎖の分子量は、例えば、有機分子層１２の分子を質量分析計により測定することが可能である。
【００６５】
ブロック絶縁部１２ｄは、電荷蓄積部１２ｃの電荷蓄積分子鎖と結合しない有機分子であっても、電荷蓄積部１２ｃの電荷蓄積分子鎖と結合する分子鎖であってもかまわない。
【００６６】
ブロック絶縁部１２ｄに含まれる分子または分子鎖は、例えば、双極子モーメントの大きいハロゲン化アルキル系の分子または分子鎖を用いることが可能である。より具体的には、例えば−［ＣＦ２−ＣＦ２］ｎ−である。
【００６７】
ブロック絶縁部１２ｄの誘電率は、トンネル絶縁部１２ａの誘電率よりも高いことが望ましい。
【００６８】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。電荷蓄積部１２ｃの形成までは、第１の実施の形態と同様である。
【００６９】
電荷蓄積部１２ｃの形成後、トンネル絶縁部１２ａのアルキル鎖よりも分子量の大きい分子または分子鎖を含むブロック絶縁部１２ｄを形成する。ブロック絶縁部１２ｄの形成は、液相法であっても気相法であってもかまわない。また、電荷蓄積部１２ｃに対して自己組織化的に形成してもかまわない。
【００７０】
本実施の形態によれば、ブロック絶縁膜の機能をも有機物に担わせることで、さらにメモリセルの膜構造の薄膜化が可能となる。したがって、メモリセルをさらに縮小することが可能となり、微細化された不揮発性半導体記憶装置の実現が可能となる。
【００７１】
（第３の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の装置である点で、第１の実施の形態と異なっている。半導体層とゲート電極間の構成については、第２の実施の形態と同様である。したがって、第２の実施の形態と重複する内容については記述を省略する。
【００７２】
図１３は、本実施の形態の不揮発性半導体記憶装置の３次元概念図である。図１４は、図１３のＸＹ断面図である。図１５は、図１３のＸＺ断面図である。
【００７３】
本実施の形態の不揮発性半導体記憶装置は、図示しない基板上に絶縁層４４が形成され、さらにゲート電極１８と絶縁層４４が交互に複数積層して形成されている。
【００７４】
そして、ゲート電極１８と絶縁層４４が積層された方向において、絶縁層４４の上面から基板に向かう方向に柱状の半導体層１０が形成されている。柱状の半導体層１０とゲート電極１８および絶縁層４４との間には、有機分子層１２が形成されている。
【００７５】
図１３、１５中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層１０上に有機分子層１２、有機分子層１２上にゲート電極１８が形成される構造となっている。
【００７６】
有機分子層１２は、第２の実施の形態と同様、一端が半導体層１０に結合するアルキル鎖のトンネル絶縁部１２ａ、電荷蓄積部１２ｃ、アルキル鎖の他端と電荷蓄積部１２ｃを結合する結合部１２ｂ、電荷蓄積部１２ｃ中のブロック絶縁部１２ｄを備えている。有機分子層１２は、薄膜化と、均質な特性を備えることでメモリセル毎の特性ばらつきを抑制する観点からは、単分子層であることが望ましい。
【００７７】
ブロック絶縁部１２ｄは、電荷蓄積部１２ｃとゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。ブロック絶縁部１２ｄは、トンネル絶縁部１２ａを構成するアルキル鎖よりも分子量の大きい分子または分子鎖を含む。ブロック絶縁部１２ｄは、アルキル鎖よりも分子量の大きい分子または分子鎖を含むことで、電子・正孔の移動に対する阻止能をトンネル絶縁部１２ａよりも高めている。
【００７８】
次に、本実施の形態の不揮発性半導体記憶装置の第１の製造方法について説明する。本実施の形態の不揮発性半導体記憶装置の第１の製造方法は、絶縁層と導電層が交互にそれぞれ複数積層される積層体を形成し、積層体の積層方向に伸長し、絶縁層と導電層を貫通する孔を形成し、孔の側面に孔を埋め込まない限度で犠牲膜を形成し、孔の側面の犠牲膜上に半導体層を形成し、犠牲膜を選択的に剥離し、半導体層に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させ、第２の反応基を有する電荷蓄積分子鎖を、第１の反応基と第２の反応基とを反応させることによりアルキル鎖に結合させて電荷蓄積部を形成し、電荷蓄積部上にアルキル鎖よりも分子量の大きい分子を結合する。
【００７９】
図１６〜図２０は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００８０】
まず、例えば、シリコン酸化膜の絶縁層４４と、不純物がドープされた多結晶シリコンの導電層（ゲート電極）１８が交互にそれぞれ複数積層される積層体４８を形成する。次に、積層体４８の積層方向に伸長し、絶縁層４４と導電層１８を貫通する孔５０を形成する（図１６）。
【００８１】
次に、孔５０の側面孔５０を埋め込まない限度で、例えば、シリコン窒化膜の犠牲膜５２をＣＶＤ法により形成する（図１７）。
【００８２】
次に、孔の側面の犠牲膜５２上に、例えば、不純物がドープされた多結晶シリコンの半導体層１０をＣＶＤ法により形成する。半導体層１０は、例えば、孔５０内を完全に埋め込む（図１８）。
【００８３】
次に、犠牲膜５２を、例えばウェットエッチング法により選択的に剥離する。そして、半導体層１０に、一端に第１の反応基を有するアルキル鎖の他端を自己組織化的に結合させる。これによりトンネル絶縁部１２ａを半導体層１０上に形成する（図１９）。第１の反応基は、例えばアジル基である。
【００８４】
なお、アルキル鎖を自己組織化的に半導体層１０に結合させる際、結合距離の差や結合角度の差による結合のひずみを緩和するために酸素原子（Ｏ）を含んだ結合によることが望ましい。このために、例えばアルキル鎖の他端には、−Ｓｉ（ＯＭｅ）３のように、酸素を含んだ反応基を設けることが望ましい。また、結合前に半導体層１０表面にシリコン酸化膜を形成しておくことが望ましい。酸素を介して結合する構成により、例えば、半導体層１０が多結晶であっても、トンネル絶縁部１２ａの形成に下地の半導体層の面方位依存性が生じることを抑制できるからである。
【００８５】
次に、第２の反応基を有する電荷蓄積分子鎖を、第１の反応基と第２の反応基とを反応させることによりトンネル絶縁部１２ａのアルキル鎖に結合する。これにより、結合部１２ｂ、電荷蓄積部１２ｃを形成する（図２０）。第２の反応基は、例えばエチニル基である。また、電荷蓄積分子鎖は、例えばポルフィリンである。
【００８６】
次に、電荷蓄積部１２ｃ上にアルキル鎖よりも分子量の大きい分子鎖を結合する。これにより、ブロック絶縁部１２ｄが形成される。ブロック絶縁部１２ｄは、均一で高密度の膜を形成する観点から自己組織化的に形成されることが望ましい。
【００８７】
以上の製造方法により、図１３〜図１５に示す不揮発性半導体記憶装置が製造される。
【００８８】
次に、本実施の形態の第２の製造方法について説明する。電荷蓄積部１２ｃの形成までは、上記第１の製造方法と同様である。
【００８９】
本製造方法では、導電層（ゲート電極）１８上にアルキル鎖よりも分子量の大きい分子鎖を結合することで、ブロック絶縁部１２ｄを形成する。ブロック絶縁部１２ｄは、均一で高密度の膜を形成する観点から導電層（ゲート電極）１８上に自己組織化的に形成されることが望ましい。
【００９０】
ブロック絶縁部１２ｄの自己組織化的な形成のためには、ゲート電極１８が多結晶シリコンの場合は、例えば、結合させる分子鎖の末端にシリル基またはその誘導体を設ければよい。また、例えば、ゲート電極１８が、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、または窒化チタン（ＴｉＮ）等の金属である場合には、例えば、結合させる分子鎖の末端にチオール基を設ければよい。また、例えば、ゲート電極１８が、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）、または窒化チタン（ＴｉＮ）等の金属である場合には、例えば、結合させる分子鎖の末端にアルコール基、またはカルボキシル基を設ければよい。
【００９１】
また、本製造方法では、トンネル絶縁膜１２ａ、結合部１２ｂ、電荷蓄積部１２ｃを形成した後に、ブロック絶縁部１２ｄを形成する方法について説明しが、ブロック絶縁部１２ｄを導電層（ゲート電極）１８上に自己組織化的に先に形成した後に、トンネル絶縁膜１２ａ、結合部１２ｂ、電荷蓄積部１２ｃを形成する方法をとることも可能である。
【００９２】
本実施の形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第２の実施の形態よりもさらに高い記憶容量の不揮発性半導体記憶装置を実現することが可能となる。そして、本実施の形態のＢｉＣＳ構造では、メモリセルの膜構造の薄膜化が直接、メモリの集積度の向上つながる。したがって、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜の機能をすべて有機分子層１２に担わせる本実施の形態の膜構成は極めて有効である。
【実施例】
【００９３】
以下、実施例について説明する。
【００９４】
（実施例）
第１の実施の形態の膜構造を作成して評価する。
【００９５】
トンネル絶縁部１２ａを形成するアルキル鎖用の分子として、末端がシリル基の誘導体、もう一端がアジド基で終端された炭素１２個からなる分子Ｎ３（ＣＨ２）１２ＳｉＣｌ３を準備する。この分子を用いて、清浄なｐ型シリコン基板上に熱酸化により５ｎｍのシリコン酸化膜を形成した後、ＵＶ照射した基板上に、自己組織化単分子膜（ＳＡＭ）を成長させる。
【００９６】
電荷蓄積部１２ｃを形成するために、ポルフィリンにエチニル基を付加させた分子の溶液にシリコン基板を浸け、アルキル鎖上に化学的に結合されたポルフィリンを形成する。フイスゲン反応によりエチニル基とアジド基が互いの官能基とだけ反応させ、結合によりトリアゾール環を形成していることは、赤外吸収スペクトルにより確認できる。この上に、ＡＬＤにより１０ｎｍのシリコン酸化膜を形成し、最後にその上にＡｌを蒸着し電極を形成し試料とする。
【００９７】
試料のｐ型シリコン基板（以下では基板電極と呼ぶ）とＡｌ電極（以下ではゲート電極と呼ぶ）の間に、直流電圧Ｖと振幅の小さな交流電圧を重畳させた電圧を印加し、その電圧と９０度位相のずれた電流成分を測定することにより、試料の容量Ｃと直流電圧Ｖの関係（以下ではＣ−Ｖ特性と呼ぶ）を得ることができる。このＣ−Ｖ特性から、シリコン基板と酸化膜界面で、電荷が中性になる時のゲート電極と基板電極の電位差（以下でゲート電圧と呼ぶ）が測定できる。
【００９８】
このゲート電圧はフラットバンド電圧として知られている。フラットバンド電圧は、基板電極とゲート電極の間に電荷が存在すると、その電荷による電気力線を中和するために電圧が必要になるため変化する。
【００９９】
電荷蓄積部１２ｃに電荷が注入されるような電圧（以下では書き込み電圧と呼ぶ）をゲート電圧として印加すると、電荷蓄積部１２ｃに注入された電荷量に比例して、フラットバンド電圧が変化する。書き込み電圧の印加前後でフラットバンド電圧の変化を測定すれば、電荷蓄積部１２ｃにどれくらいの電荷が入っているかを測定することができる。
【０１００】
実施例の場合、フラットバンド電圧差から分子層に蓄積された電荷量を見積もると、１０１３個／ｃｍ２以上である。
【０１０１】
（比較例）
絶縁部として炭素１２個からなるアルキル鎖を有し、その一方の末端に電荷蓄積部としてポルフィリンを有し、もう一方の末端にシリル基の誘導体を持つ分子を用い、清浄なｐ型シリコン基板上に熱酸化により５ｎｍのシリコン酸化膜を形成した基板上に、自己組織化単分子膜を成長させる。
【０１０２】
この上に、ＡＬＤにより１０ｎｍのシリコン酸化膜を形成し、最後にその上にＡｌを蒸着し電極を形成し試料とする。実施例と同様の測定を行ないその電荷量を見積もると、約１０１２個／ｃｍ２である。
【０１０３】
このように、実施例の方法により蓄積電荷量を増やすことができる確認される。
【０１０４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１０５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１０６】
１０      半導体層
１２      有機分子層
１２ａ    トンネル絶縁部
１２ｂ    結合部
１２ｃ    電荷蓄積部
１２ｄ    ブロック絶縁部
１６      ブロック絶縁膜
１８      ゲート電極
２０      ソース領域
２２      ドレイン領域
２４      チャネル領域
５０      孔
５２      犠牲層
【図１】
2013197363.tif 000004
【図２】
2013197363.tif 000005
【図３】
2013197363.tif 000006
【図４】
2013197363.tif 000007
【図６】
2013197363.tif 000008
【図７】
2013197363.tif 000009
【図８】
2013197363.tif 000010
【図９】
2013197363.tif 000011
【図１１】
2013197363.tif 000012
【図１２】
2013197363.tif 000013
【図１３】
2013197363.tif 000014
【図１４】
2013197363.tif 000015
【図１５】
2013197363.tif 000016
【図１６】
2013197363.tif 000017
【図１７】
2013197363.tif 000018
【図１８】
2013197363.tif 000019
【図１９】
2013197363.tif 000020
【図２０】
2013197363.tif 000021
【図５】
2013197363.tif 000022
【図１０】
2013197363.tif 000023