(57)【要約】【課題】小さいオン抵抗と大きい耐圧とを得る。【解決手段】第１導電型を有する第１層５の表面に内部トレンチＩＴが形成される。内部トレンチＩＴの側壁ＳＤ上に不純物が注入されることによって第１層５から、内部トレンチＩＴの側壁ＳＤ上に位置し第１導電型と異なる第２導電型を有する不純物領域１４と、第１導電型を有する非注入領域１１ａとが形成される。内部トレンチＩＴを埋め、かつ第１導電型を有し、かつ非注入領域１１ａとともにドリフト領域１１をなす第２層１１ｂが形成される。第２層１１ｂが形成されることによって不純物領域１４はドリフト領域１１の内部に埋め込まれる。ドリフト領域１１上に、第１導電型のチャネルを有するスイッチング素子が形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型を有する第１層を準備する工程と、
前記第１層の表面に、底部および側壁を有する内部トレンチを形成する工程と、
前記内部トレンチの前記側壁上において前記第１層の導電型が反転するように前記内部トレンチの前記側壁上に不純物を注入する工程とを備え、前記不純物を注入する工程によって前記第１層から、前記内部トレンチの前記側壁上に位置し前記第１導電型と異なる第２導電型を有する不純物領域と、前記第１導電型を有する非注入領域とが形成され、さらに、
前記内部トレンチを埋め、かつ前記第１導電型を有し、かつ前記非注入領域とともにドリフト領域をなす第２層を形成する工程を備え、前記第２層を形成する工程によって前記不純物領域は前記ドリフト領域の内部に埋め込まれ、さらに
前記ドリフト領域上に、前記第１導電型のチャネルを有するスイッチング素子を形成する工程を備える、窒化ガリウム系電力用半導体装置の製造方法。
【請求項２】
前記不純物領域を形成する工程は、前記内部トレンチの前記側壁上に、前記表面に対して斜め方向に沿った不純物イオンビームを照射する工程を含む、請求項１に記載の窒化ガリウム系電力用半導体装置の製造方法。
【請求項３】
前記不純物イオンビームを照射する工程において、前記斜め方向は、前記内部トレンチの前記底部の少なくとも一部が前記側壁の影に位置するように選択される、請求項２に記載の窒化ガリウム系電力用半導体装置の製造方法。
【請求項４】
前記第１導電型はｎ型であり前記第２導電型はｐ型である、請求項１〜３のいずれか１項に記載の窒化ガリウム系電力用半導体装置の製造方法。
【請求項５】
前記スイッチング素子は、ＭＩＳＦＥＴ、ＪＦＥＴおよびＨＦＥＴの少なくともいずれかを含む、請求項１〜４のいずれか１項に記載の窒化ガリウム系電力用半導体装置の製造方法。
【請求項６】
第１電極と、
前記第１電極上に設けられ、第１導電型を有するドリフト領域と、
前記ドリフト領域の内部に設けられ第２導電型を有する不純物領域と、
前記ドリフト領域によって前記第１電極から隔てられるように前記ドリフト領域上に設けられ、前記第１導電型のチャネルを有するスイッチング素子と、
前記スイッチング素子によって前記第１電極との電気的接続がスイッチングされるように前記スイッチング素子上に設けられた第２電極とを備える、窒化ガリウム系電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化ガリウム系電力用半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電力用半導体装置において、一般に、小さいオン抵抗と大きい耐圧とはトレードオフの関係にある。これを解消する目的で、従来から広く用いられているシリコン半導体に代わって、窒化ガリウム（ＧａＮ）系半導体などのワイドバンドギャップ半導体を用いることが検討されている。たとえば、ヘテロ接合を用いて設けられた２次元電子ガス（２ＤＥＧ）を利用したものが提案されている。たとえば特開２００６−２８６９４２号公報による半導体装置は、開口部を有するＧａＮ系半導体層と、開口部の側面に形成された電子走行層と、電子走行層の開口部側の側面に形成され電子走行層よりバンドギャップの大きい電子供給層と、電子供給層の開口部側の側面に形成されたゲート電極と、ＧａＮ系半導体層上に形成されたソース電極と、ＧａＮ系半導体層のソース電極と相対する面に接続されたドレイン電極とを有する。ここでＧａＮ系半導体とは、たとえば、ＧａＮ、ＡｌＮおよびＩｎＮのいずれか、またはこれらの混晶である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の電力用半導体装置の性能に対する要求の高まりにより、小さいオン抵抗と大きい耐圧との間のトレードオフをより一層解消することが望まれている。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、その目的は窒化ガリウム系電力用半導体装置において、小さいオン抵抗と大きい耐圧とを得ることである。
【課題を解決するための手段】
【０００６】
本発明の、窒化ガリウム系電力用半導体装置の製造方法は、次の工程を有する。第１導電型を有する第１層が準備される。第１層の表面に、底部および側壁を有する内部トレンチが形成される。内部トレンチの側壁上において第１層の導電型が反転するように内部トレンチの側壁上に不純物が注入される。不純物が注入されることによって第１層から、内部トレンチの側壁上に位置し第１導電型と異なる第２導電型を有する不純物領域と、第１導電型を有する非注入領域とが形成される。内部トレンチを埋め、かつ第１導電型を有し、かつ非注入領域とともにドリフト領域をなす第２層が形成される。第２層が形成されることによって不純物領域はドリフト領域の内部に埋め込まれる。ドリフト領域上に、第１導電型のチャネルを有するスイッチング素子が形成される。
【０００７】
本製造方法によって得られる窒化ガリウム系電力用半導体装置によれば、ドリフト領域が空乏化されることにより生じる正または負の一方の極性の固定電荷に起因した厚さ方向における電界の少なくとも一部が、上記不純物領域が空乏化されることにより生じる他方の極性の固定電荷によって補償される。言い換えれば、電荷補償構造が設けられる。これにより厚さ方向の電界強度の最大値が抑制される。よって窒化ガリウム系電力用半導体装置の耐圧を向上させることができる。
【０００８】
好ましくは、不純物領域を形成する工程は、内部トレンチの側壁上に、表面に対して斜め方向に沿った不純物イオンビームを照射する工程を含む。これにより、不純物イオンビームを側壁上に効率的に照射することができる。
【０００９】
好ましくは、不純物イオンビームを照射する工程において、斜め方向は、内部トレンチの底部の少なくとも一部が側壁の影に位置するように選択される。これにより、内部トレンチの底部の少なくとも一部は上記不純物領域とはならない。よって内部トレンチの底部の少なくとも一部が第１導電型のまま保たれる。よって、内部トレンチを通る第１導電型の電流経路を設けることができる。よって窒化ガリウム系電力用半導体装置のオン抵抗を低減することができる。
【００１０】
好ましくは第１導電型はｎ型であり第２導電型はｐ型である。これによりドリフト領域の導電型がｎ型とされるので、ドリフト領域の導電型がｐ型の場合に比して、窒化ガリウム系電力用半導体装置のオン抵抗を低減することができる。
【００１１】
たとえば、スイッチング素子は、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）、ＪＦＥＴ（接合型電界効果トランジスタ）およびＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の少なくともいずれかを含む。
【００１２】
本発明の窒化ガリウム系電力用半導体装置は、第１電極と、ドリフト領域と、不純物領域と、スイッチング素子と、第２電極とを有する。ドリフト領域は、第１電極上に設けられており、第１導電型を有する。不純物領域は、ドリフト領域の内部に設けられており、第２導電型を有する。スイッチング素子は、ドリフト領域によって第１電極から隔てられるようにドリフト領域上に設けられており、第１導電型のチャネルを有する。第２電極は、スイッチング素子によって第１電極との電気的接続がスイッチングされるようにスイッチング素子上に設けられている。なお「ドリフト領域は、第１電極上に設けられており」との記載は、ドリフト領域が、第１電極上に直接的に（directly  on）設けられるということと間接的に（indirectly  on）設けられるということとのいずれをも意味し得る。
【発明の効果】
【００１３】
上述したように、本発明によれば、窒化ガリウム系電力用半導体装置において、オン抵抗を抑制しつつ耐圧を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の窒化ガリウム系電力用半導体装置が有する半導体層の構成を概略的に示す、図３〜図５の各々における線ＩＩ−ＩＩに沿う部分断面図である。
【図３】図２の半導体層の構成を概略的に示す部分斜視図である。
【図４】図２の半導体層の構成を概略的に示す部分平面図である。
【図５】図４の半導体層の構成をより詳細に示す部分平面図である。
【図６】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第２工程を概略的に示す部分平面図である。
【図８】図７の線ＶＩＩＩ−ＶＩＩＩに沿う概略部分断面図である。
【図９】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図１０】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１３】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第７工程を概略的に示す部分平面図である。
【図１４】図１３の線ＸＩＶ−ＸＩＶに沿う概略部分断面図である。
【図１５】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第９工程を概略的に示す部分平面図である。
【図１７】図１６の線ＸＶＩＩ−ＸＶＩＩに沿う概略部分断面図である。
【図１８】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図１９】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図２０】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。
【図２１】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。
【図２２】本発明の実施の形態１における窒化ガリウム系電力用半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。
【図２３】本発明の実施の形態２における窒化ガリウム系電力用半導体装置の構成を概略的に示す部分断面図である。
【図２４】図２３の窒化ガリウム系電力用半導体装置が有する半導体層の構成を概略的に示す部分断面図である。
【図２５】本発明の実施の形態２における窒化ガリウム系電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図２６】本発明の実施の形態２における窒化ガリウム系電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図２７】本発明の実施の形態３における窒化ガリウム系電力用半導体装置の構成を概略的に示す、図２８の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。
【図２８】図２７の概略部分平面図である。
【図２９】図２７における電流経路の一部を概略的に示す図である。
【図３０】本発明の実施の形態４における窒化ガリウム系電力用半導体装置の構成を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１６】
（実施の形態１）
図１〜図５を参照して、本実施の形態の窒化ガリウム系電力用半導体装置としてのＭＩＳＦＥＴ１００は、ｎ型のチャネルを有するＭＩＳＦＥＴをスイッチング素子として含むものである。
【００１７】
図１に示すように、ＭＩＳＦＥＴ１００は、単結晶基板１と、半導体層１０と、ドレイン電極３１（第１電極）と、ソース電極３２（第２電極）と、ゲート絶縁膜２１と、層間絶縁膜２２と、ゲート電極３０と、ソース配線層３３とを有する。単結晶基板１は、ｎ型（第１導電型）を有するＧａＮ基板である。
【００１８】
さらに図２〜図５を参照して、半導体層１０は、ＧａＮ系半導体から作られており、厚さ方向ＤＤ（図２）において互いに対向する下面Ｆ１および上面Ｆ２を有する。下面Ｆ１および上面Ｆ２は実質的に互いに平行である。また半導体層１０は、下層５（第１層）と、上層１１ｂ（第２層）と、ｐ領域１２と、ｎ領域１３と、ｐ+コンタクト領域１５とを有する。
【００１９】
下層５は非注入領域１１ａおよび電荷補償領域１４（不純物領域）を有する。非注入領域１１ａはｎ型（第１導電型）を有する。非注入領域１１ａは半導体層１０の下面Ｆ１をなしている。また下層５の下面Ｆ１と反対の面には、底部ＢＩおよび側壁ＳＤを有する内部トレンチＩＴが設けられている。内部トレンチＩＴのピッチＰＴ（図２）は、好ましくは、後述するゲートトレンチＧＴのピッチと同じである。
【００２０】
電荷補償領域１４は、非注入領域１１ａ上に位置しており、内部トレンチＩＴの側壁ＳＤ上に位置している。電荷補償領域１４はｐ型（第１導電型と異なる第２導電型）を有する。
【００２１】
上層１１ｂは、内部トレンチＩＴを埋めている。上層１１ｂはｎ型（第１導電型）を有する。上層１１ｂは非注入領域１１ａとともに、ｎ-ドリフト領域１１をなしている。ドリフト領域１１の内部に電荷補償領域１４は埋め込まれている。非注入領域１１ａと、上層１１ｂとの各々は、不純物濃度も含め同一の材料から作られていてもよい。ｎ-ドリフト領域１１の不純物の濃度は、好ましくは５×１０15ｃｍ-3以上５×１０17ｃｍ-3以下であり、より好ましくは５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
【００２２】
電荷補償領域１４は、下面Ｆ１およびｐ領域１２の各々から離れている。具体的には、電荷補償領域１４は、ｎ-ドリフト領域１１の非注入領域１１ａによって下面Ｆ１から分離されており、またｎ-ドリフト領域１１の上層１１ｂによってｐ領域１２から分離されている。電荷補償領域１４は、厚さ方向ＤＤにおいて５μｍよりも大きい厚さＴＨ（図２）を有する。
【００２３】
好ましくは電荷補償領域１４の不純物濃度は、ｎ-ドリフト領域１１の不純物濃度に比して高い。この理由は、本実施の形態では、電荷補償領域１４が設けられている高さ位置（図２における縦方向における位置）において、電荷補償領域１４の幅（図２における横方向の寸法）が、ｎ-ドリフト領域１１の幅（非注入領域１１ａの幅および上層１１ｂの幅の合計幅）に比して小さいためである。
【００２４】
電荷補償領域１４の不純物濃度は、好ましくは１×１０16ｃｍ-3以上２×１０18ｃｍ-3以下であり、より好ましくは１×１０16ｃｍ-3以上２×１０17ｃｍ-3以下である。
【００２５】
ｐ領域１２は、ｎ-ドリフト領域１１の上層１１ｂ上に設けられ、ｐ型（第１導電型と異なる第２導電型）を有する。ｎ領域１３は、ｐ領域１２上に設けられ、ｐ領域１２によってｎ-ドリフト領域１１と分離され、ｎ型（第１導電型）を有する。
【００２６】
上面Ｆ２には、ｎ領域１３およびｐ領域１２を貫通してｎ-ドリフト領域１１に至り、底部ＢＴおよび側壁ＳＳを有するゲートトレンチＧＴが設けられている。ゲートトレンチＧＴは電荷補償領域１４から離れている。側壁ＳＳはｎ-ドリフト領域１１とｐ領域１２とｎ領域１３との各々からなる部分を有する。
【００２７】
ｐ+コンタクト領域１５はｐ領域１２の一部の上に直接設けられている。ｐ+コンタクト領域１５は半導体層１０の上面Ｆ２の一部をなしている。
【００２８】
ゲート絶縁膜２１は、ｎ-ドリフト領域１１およびｎ領域１３の間をつなぐようにｐ領域１２上に設けられている。具体的には、ゲート絶縁膜２１は側壁ＳＳ上において半導体層１０のｐ領域１２を被覆している。ゲート電極３０はゲート絶縁膜２１上に設けられている。これによりゲート電極３０はゲート絶縁膜２１を介して半導体層１０のｐ領域１２上に位置している。
【００２９】
ドレイン電極３１は、単結晶基板１を介して半導体層１０のｎ-ドリフト領域１１の非注入領域１１ａ上に設けられたオーミック電極である。ソース電極３２は、半導体層１０のｎ領域１３およびｐ+コンタクト領域１５上に直接設けられたオーミック電極である。
【００３０】
好ましくは、半導体層１０の上面Ｆ２に対してゲートトレンチＧＴの側壁ＳＳは、０°よりも大きく９０°よりも小さい角度ＡＦ（図２）だけ傾斜している。より好ましくは、厚さ方向ＤＤに対するゲートトレンチＧＴの角度ＡＤ（図２）に比して、厚さ方向ＤＤに対する内部トレンチＩＴの側壁ＳＤ（図２）の角度は小さい。言い換えると、厚さ方向ＤＤに対するゲートトレンチＧＴの角度ＡＤ（図２）に比して、厚さ方向ＤＤに対する電荷補償領域１４の側面の角度は小さい。
【００３１】
次にＭＩＳＦＥＴ１００の製造方法について、以下に説明する。
図６に示すように、単結晶基板１上においてｎ型のＧａＮ系半導体のエピタキシャル成長が行われる。これにより単結晶基板１に面する下面Ｆ１をを有する下層５（第１層）が形成される。エピタキシャル成長には、たとえばＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition）法またはＭＢＥ（Molecular  Beam  Epitaxy）法を用い得る。
【００３２】
図７および図８に示すように、下層５上にマスク層７０が形成される。マスク層７０は、内部トレンチＩＴ（図２）の位置に対応した開口部を有する。マスク層７０は、たとえばフォトレジスト層である。
【００３３】
図９に示すように、マスク層７０を用いたエッチングによって、下層５の下面Ｆ１と反対の面に、底部ＢＩおよび側壁ＳＤを有する内部トレンチＩＴが形成される。好ましくはこのエッチングは、物理的エッチング作用を有するエッチングを用いて行われる。そのようなエッチングとしては、たとえば、反応性イオンエッチング（ＲＩＥ）またはイオンビームエッチング（ＩＢＥ）がある。ＲＩＥに用いられるプロセスガスは、たとえば純塩素ガスが用いられる。
【００３４】
図１０に示すように、内部トレンチＩＴの側壁ＳＤ上において下層５の導電型が反転するように、内部トレンチＩＴの側壁ＳＤ上に不純物が注入される。不純物が注入されることによって下層５から、内部トレンチＩＴの側壁ＳＤ上に位置し第１導電型と異なる第２導電型を有する電荷補償領域１４（不純物領域）と、第１導電型を有する非注入領域１１ａとが形成される。具体的には、内部トレンチＩＴの側壁上に、下面Ｆ１に対して斜め方向に沿った不純物イオンビームＩＢが照射される。この斜め方向は、内部トレンチＩＴの底部ＢＩの少なくとも一部が側壁ＳＤの影に位置するように選択される。不純物イオンビームＩＢの方向が下面Ｆ１に対して垂直である場合は底部ＢＩのすべてに不純物イオンビームＩＢが照射される。不純物イオンビームＩＢの方向が、下面Ｆ１に対して垂直な方向（図中、縦方向）を基準としてより傾くほど、底部ＢＩが側壁ＳＤの影に位置することの影響が強まる。不純物イオンビームＩＢの方向が、下面Ｆ１に対して垂直な方向（図中、縦方向）を基準として十分に大きく傾けば、底部ＢＩの少なくとも一部には実質的に不純物の注入が行われない。不純物イオンビームＩＢが照射される際、単結晶基板１は、図中矢印ＲＴに示すように、面内回転される。これにより、様々な方向を有する側壁ＳＤに対して不純物を注入することができる。単結晶基板１が回転される代わりに、不純物イオンビームＩＢの方向が回転されてもよい。
【００３５】
不純物イオンビームＩＢの照射中、下層５の、下面Ｆ１と反対の面は、マスク層７０によって不純物イオンビームＩＢから遮蔽される。不純物イオンビームＩＢの照射の終了後、マスク層７０が除去される。
【００３６】
図１１に示すように、内部トレンチＩＴを埋め、かつｎ型を有し、かつ非注入領域１１ａとともにドリフト領域１１をなす上層１１ｂ（第２層）が形成される。上層１１ｂが形成されることによって電荷補償領域１４はドリフト領域１１の内部に埋め込まれる。上層１１ｂ（第２層）の形成は、たとえば、下層５のエピタキシャル成長と同様の方法によって行い得る。上層１１ｂの表面は研磨されてもよい。
【００３７】
図１２に示すように、ｎ-ドリフト領域１１の上層１１ｂ上に、ｐ領域１２と、上面Ｆ２をなすｎ領域１３とが形成される。具体的には、ｎ-ドリフト領域１１の上層１１ｂの上部表面層にイオン注入を行うことによりｐ領域１２およびｎ領域１３が形成され、イオン注入がなされなかった部分が上層１１ｂとしてそのまま残される。注入されるイオンの加速エネルギーを調整することによりｐ領域１２が形成される領域を調整することができる。ｐ型を付与するための不純物イオン注入においては、不純物として、たとえばＭｇまたはＢｅが用いられる。なおイオン注入の代わりにエピタキシャル成長によってｐ領域１２およびｎ領域１３の少なくともいずれかが形成されてもよい。
【００３８】
以上により半導体層１０が単結晶基板１上に形成される。半導体層１０は、厚さ方向（図中、縦方向）に互いに対向する下面Ｆ１および上面Ｆ２を有する。下面Ｆ１は単結晶基板１に面している。上面Ｆ２はｎ領域１３によってなされている。
【００３９】
図１３および図１４に示すように、半導体層１０の上面Ｆ２上にマスク層７１が形成される。マスク層７１は、ゲートトレンチＧＴ（図１）が形成されることになる位置に対応した開口部を有する。マスク層７１は、たとえばフォトレジストから作られる。
【００４０】
図１５に示すように、マスク層７１を用いたエッチングによって、マスク層７１の開口部において半導体層１０の上面Ｆ２上に凹部が形成される。好ましくはこのエッチングは、物理的エッチング作用を有するエッチングを用いて行われる。
【００４１】
図１６および図１７に示すように、マスク層７１を用いた半導体層１０のエッチングによって上面Ｆ２にゲートトレンチＧＴが形成される。このエッチングはＲＩＥによって行い得る。ＲＩＥのプロセスガスとしては、たとえば、アルゴンおよび塩素の混合ガスが用いられる。次にマスク層７１が除去される（図１８）。
【００４２】
図１９に示すように、不純物イオン注入によって、ｐ+コンタクト領域１５が形成される。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。アニール温度は好ましくは８００℃以上１２００℃以下である。たとえば８００℃の温度で３０分間の加熱が行われる。
【００４３】
図２０に示すように、半導体層１０上にゲート絶縁膜２１が形成される。ゲート絶縁膜２１は側壁ＳＳ上において半導体層１０のｐ領域１２を被覆する。言い換えるとゲート絶縁膜２１はｎ-ドリフト領域１１およびｎ領域１３の間をつなぐようにｐ領域１２上にが形成される。
【００４４】
図２１に示すように、ゲートトレンチＧＴ内においてゲート絶縁膜２１上にゲート電極３０が形成される。ゲート電極３０は、ゲート絶縁膜２１を介して半導体層１０のｐ領域１２上に位置する部分を有するように形成される。
【００４５】
さらに図２２を参照して、まず、露出したゲート絶縁膜２１およびゲート電極３０（図２１）の上に層間絶縁膜２２が形成される。次に、ゲート絶縁膜２１および層間絶縁膜２２がパターニングされることで、ｐ+コンタクト領域１５と、ｎ領域１３の一部とを露出する開口部が形成される。次にこの開口部内にソース電極３２が形成される。これにより図２２に示す構成が得られる。
【００４６】
再び図１を参照して、層間絶縁膜２２およびソース電極３２の上にソース配線層３３が形成される。またｎ-ドリフト領域１１上すなわち半導体層１０の下面Ｆ１上に単結晶基板１を介してドレイン電極３１が形成される。以上により、ＭＩＳＦＥＴ１００が得られる。
【００４７】
次にＭＩＳＦＥＴ１００（図１）の使用方法と、本実施の形態における作用効果とについて、以下に説明する。
【００４８】
ＭＩＳＦＥＴ１００は、ドレイン電極３１とソース配線層３３との間の電流経路のスイッチングを行うスイッチング素子として用いられる。ドレイン電極３１にはソース配線層３３に対して正の電圧が印加される。ゲート電極３０にしきい値以上の正の電圧が印加されている場合、ゲートトレンチＧＴの側壁ＳＳ上におけるｐ領域１２、すなわちチャネル領域に、反転層が存在する。よって、ｎ-ドリフト領域１１とｎ領域１３とは電気的に接続された状態であり、ＭＩＳＦＥＴ１００はオン状態である。
【００４９】
ゲート電極３０へのしきい値以上の電圧の印加が停止されると、上記反転層が消失するので、ソース配線層３３からｎ-ドリフト領域１１中へのキャリアの供給が停止される。その結果、ｎ-ドリフト領域１１およびｐ領域１２によるｐｎ接合面からドレイン電極３１の方へ、空乏化が進行する。この結果、ｎ-ドリフト領域１１および電荷補償領域１４が空乏化される。
【００５０】
空乏化されたｎ-ドリフト領域１１が有する正の固定電荷は、上記ｐｎ接合面上での厚さ方向における電界強度を高める要因となる。一方、空乏化された電荷補償領域１４は負の固定電荷を有するので、この負の固定電荷が、上記電界強度の少なくとも一部を相殺する。すなわち電荷補償領域１４が電荷補償構造として機能する。これにより厚さ方向の電界強度の最大値が抑制される。よってＭＩＳＦＥＴ１００の耐圧を向上させることができる。
【００５１】
電荷補償領域１４（図２）は、厚さ方向ＤＤにおいて厚さＴＨを有する。厚さＴＨが十分に大きくされることで、電荷補償構造が厚さ方向ＤＤにおいてより広い範囲にわたって設けられる。よってＭＩＳＦＥＴ１００の耐圧をより向上させることができる。たとえば、厚さＴＨが１０μｍよりも大きい場合、ＭＩＳＦＥＴ１００の耐圧を１０００Ｖとし得る。
【００５２】
電荷補償領域１４（図１）はｐ領域１２から離れている。これにより電荷補償領域１４中の不純物が、チャネルとして機能するｐ領域１２に影響することを避けることができる。
【００５３】
電荷補償領域１４は、内部トレンチＩＴの側壁ＳＤ上に、下面Ｆ１に対して斜め方向に沿った不純物イオンビームＩＢ（図１０）を照射することによって形成される。これにより、不純物イオンビームＩＢを側壁ＳＤ上に効率的に照射することができる。この斜め方向は、内部トレンチＩＴの底部ＢＩの少なくとも一部が側壁ＳＤの影に位置するように選択される。これにより、内部トレンチＩＴの底部ＢＩの少なくとも一部は電荷補償領域１４とはならない。よって内部トレンチＩＴの底部ＢＩの少なくとも一部がｎ型のまま保たれる。よって、内部トレンチＩＴを通るｎ型の電流経路を設けることができる。よってＭＩＳＦＥＴ１００のオン抵抗を低減することができる。
【００５４】
内部トレンチＩＴの形成（図９）の際に、好ましくは、物理的エッチング作用を有するエッチングを用いて行われる。これにより、内部トレンチＩＴの形成のためのエッチングを、より垂直に行うことができる。これにより、内部トレンチＩＴの側壁ＳＤを含む、電荷補償領域１４の側面を厚さ方向ＤＤに沿わせることができる。よって電荷補償領域１４による電荷補償をより十分に行うことができる。
【００５５】
また本実施の形態においては、ゲートトレンチＧＴの側壁ＳＳは半導体層１０の上面Ｆ２に対して、０°よりも大きく９０°よりも小さい角度ＡＦ（図２）だけ傾斜している。これによりゲートトレンチＧＴの側壁ＳＳ上に、上面Ｆ２に対して傾いた面方位を有するチャネル面を設けることができる。より好ましくは、厚さ方向ＤＤに対する電荷補償領域１４の側面の角度は、厚さ方向ＤＤに対するゲートトレンチＧＴの角度ＡＤに比して小さい。これにより、電荷補償領域１４による電荷補償をより十分に行うことができる。
【００５６】
なお本実施の形態においては、ゲートトレンチＧＴ（図２）の断面が台形の形状を有するが、ゲートトレンチの形状は台形に限定されるものではなく、たとえばＶ字状であってもよい。言い換えると、ゲートトレンチの底部は必ずしも平坦面である必要はない。またゲートトレンチの互いに対向する側壁は、図１に示すような非平行な位置関係を必ずしも有する必要はなく、互いに平行な関係を有してもよい。
【００５７】
（実施の形態２）
図２３に示すように、ＭＩＳＦＥＴ１００Ｄは、単結晶基板１と、半導体層１０Ｄと、ドレイン電極３１と、ソース電極３２と、ゲート絶縁膜２１Ｄと、層間絶縁膜２２Ｄと、ゲート電極３０Ｄと、ソース配線層３３とを有する。
【００５８】
さらに図２４を参照して、半導体層１０Ｄは、厚さ方向（図中、縦方向）に互いに対向する下面Ｆ１および上面Ｆ２を有する。また半導体層１０Ｄは、ｎ-ドリフト領域１１、ｐ領域１２Ｄ、ｎ領域１３Ｄ、電荷補償領域１４（不純物領域）、およびｐ+コンタクト領域１５Ｄを有する。ｐ領域１２Ｄは、ｎ-ドリフト領域１１の上層１１ｂ上に設けられ、ｐ型（第１導電型と異なる第２導電型）を有する。ｎ領域１３Ｄは、ｐ領域１２Ｄ上に設けられ、ｐ領域１２Ｄによってｎ-ドリフト領域１１と分離され、ｎ型（第１導電型）を有する。ｐ+コンタクト領域１５Ｄは、ｐ領域１２Ｄの一部の上に直接設けられており、半導体層１０Ｄの上面Ｆ２の一部をなしている。
【００５９】
ｐ領域１２Ｄは電荷補償領域１４から離れている。具体的にはｐ領域１２Ｄは、ｎ-ドリフト領域１１の上層１１ｂによって電荷補償領域１４から分離されている。
【００６０】
ゲート絶縁膜２１Ｄは、半導体層１０Ｄの上面Ｆ２上において、ｎ-ドリフト領域１１およびｎ領域１３Ｄの間をつなぐようにｐ領域１２Ｄ上に設けられている。具体的には、ゲート絶縁膜２１Ｄは半導体層１０Ｄの上面Ｆ２上においてｐ領域１２Ｄを被覆している。ゲート電極３０Ｄはゲート絶縁膜２１Ｄ上に設けられている。これによりゲート電極３０Ｄはゲート絶縁膜２１Ｄを介して半導体層１０Ｄのｐ領域１２Ｄ上に位置している。
【００６１】
半導体層１０Ｄのｎ領域１３Ｄおよびｐ+コンタクト領域１５Ｄ上には、直接、ソース電極３２が設けられている。
【００６２】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６３】
次にＭＩＳＦＥＴ１００Ｄの製造方法について説明する。まずは、実施の形態１の図６〜図１１に示す工程と同様の工程が行われる。
【００６４】
図２５に示すように、次に不純物イオン注入によってｎ-ドリフト領域１１の上層１１ｂ上に、ｐ領域１２Ｄ、ｎ領域１３Ｄおよびｐ+コンタクト領域１５Ｄが形成される。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。アニール温度は好ましくは８００℃以上１２００℃以下である。たとえば８００℃の温度で３０分間の加熱が行われる。これにより半導体層１０Ｄが単結晶基板１上に形成される。
【００６５】
図２６を参照して、半導体層１０Ｄの上面Ｆ２上にゲート絶縁膜２１Ｄが形成される。これによりｐ領域１２Ｄはゲート絶縁膜２１Ｄに被覆される。ゲート絶縁膜２１Ｄ上にゲート電極３０が形成される。ゲート電極３０Ｄは、ゲート絶縁膜２１Ｄを介して半導体層１０Ｄのｐ領域１２Ｄ上に位置する部分を有するように形成される。露出したゲート絶縁膜２１Ｄおよびゲート電極３０Ｄ上に層間絶縁膜２２が形成される。ゲート絶縁膜２１Ｄおよび層間絶縁膜２２Ｄがパターニングされることで、ｐ+コンタクト領域１５Ｄと、ｎ領域１３Ｄの一部とを露出する開口部が形成される。次にこの開口部内にソース電極３２が形成される。これにより図２６に示す構成が得られる。
【００６６】
再び図２３を参照して、層間絶縁膜２２Ｄおよびソース電極３２の上にソース配線層３３が形成される。またｎ-ドリフト領域１１上すなわち半導体層の下面Ｆ１上に単結晶基板１を介してドレイン電極３１が形成される。以上により、ＭＩＳＦＥＴ１００Ｄが得られる。
【００６７】
（実施の形態３）
図２７および図２８に示すように、本実施の形態の窒化ガリウム系電力用半導体装置としての縦型のＨＦＥＴ２００は、ｎ型のチャネルを有するＨＦＥＴをスイッチング素子として含むものである。ＨＦＥＴ２００は、単結晶基板１と、窒化ガリウム系の半導体層２１０と、電子走行層２２１と、電子供給層２２２と、ゲート電極２３０と、ドレイン電極３１と、ソース電極２３２とを有する。半導体層２１０は、下層５（第１層）と、上層１１ｂ（第２層）と、ｐ領域１２と、ｎ領域１３とを有する。半導体層２１０の上面Ｆ２には、ｎ領域１３およびｐ領域１２を貫通してｎ-ドリフト領域１１に至り、底部ＢＴおよび側壁ＳＧを有するゲートトレンチＧＴが設けられている。ゲート電極２３０は、側壁ＳＧ上において電子供給層２２２を介してｐ領域１２と対向するように電子供給層２２２上に設けられたショットキー電極である。ゲート電極２３０は、たとえばＮｉ／Ａｕ電極である。
【００６８】
電子走行層２２１は、ゲートトレンチＧＴの側壁ＳＧ上において半導体層１０のｐ領域１２を被覆している。また電子走行層２２１は、アンドープＧａＮ（第１の窒化ガリウム系半導体）から作られている。すなわち電子走行層はＧａＮ膜である。好ましくは電子走行層２２１は電荷補償領域１４に接している。電子供給層２２２は電子走行層２２１上に設けられている。また電子供給層２２２は、アンドープＧａＮ（第１の窒化ガリウム系半導体）のバンドギャップに比して大きいバンドギャップを有するＡｌＧａＮ（第２の窒化ガリウム系半導体）から作られている。すなわち電子供給層２２２はＡｌＧａＮ膜である。この構成により、電子走行層２２１と電子供給層２２２との界面におけるヘテロ接合によって２ＤＥＧを生成することができる。よって電子走行層２２１と電子供給層２２２との界面に沿った、抵抗の低い電流経路を設けることができる。
【００６９】
ソース電極２３２は、オーミック電極であり、たとえばＡｌ系電極である。好ましくはソース電極２３２はｐ領域１２に接している。また好ましくはソース電極２３２は電子走行層２２１と電子供給層２２２との界面に接している。
【００７０】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７１】
次にＨＦＥＴ２００の動作について説明する。ＨＦＥＴ２００は、ドレイン電極３１とソース電極２３２との間の電流経路（図２９中の矢印）のスイッチングを行うスイッチング素子として用いられる。ドレイン電極３１にはソース電極２３２に対して正の電圧が印加される。チャネルは、ゲートトレンチＧＴの側壁ＳＧ上において電子走行層２２１と電子供給層２２２との界面に生成される２ＤＥＧによって形成される。またこのチャネルは、ｐ領域１２とゲート電極２３０との間に挟まれている。ゲート電極２３０の電圧がしきい値に比してより正の電圧の場合、ＨＦＥＴ２００はオン状態にある。すなわち、ソース電極２３２から供給された電子は、上記チャネルを経由してｎ-ドリフト領域１１に至りドレイン電極３１から排出される。ＨＦＥＴ２００をオフ状態とするためには、電流経路をゲート電極２３０とｐ領域１２との間で遮断するために、ゲート電極２３０の電圧がしきい値に比してより負の電圧とされる。
【００７２】
ＨＦＥＴ２００がオフ状態とされると、ｎ-ドリフト領域１１およびｐ領域１２によるｐｎ接合面からドレイン電極３１の方へ、空乏化が進行する。この結果、ｎ-ドリフト領域１１および電荷補償領域１４が空乏化される。空乏化されたｎ-ドリフト領域１１が有する正の固定電荷は、上記ｐｎ接合面上での厚さ方向における電界強度を高める要因となる。一方、空乏化された電荷補償領域１４は負の固定電荷を有するので、この負の固定電荷が、上記電界強度の少なくとも一部を相殺する。すなわち電荷補償領域１４が電荷補償構造として機能する。これにより厚さ方向の電界強度の最大値が抑制される。よってＨＦＥＴ２００の耐圧を向上させることができる。より好ましくは上記相殺が完全に行われる。この場合、電荷補償構造中での総電荷がゼロとなることで、電荷補償構造中での厚さ方向の電界の傾きもゼロとなるので、より高い耐圧が得られる。
【００７３】
（実施の形態４）
図３０に示すように、本実施の形態の窒化ガリウム系電力用半導体装置としての縦型のＪＦＥＴ３００は、ｎ型のチャネルを有するＪＦＥＴをスイッチング素子として含むものである。ＪＦＥＴ３００は、ドレイン電極３１と、単結晶基板１と、半導体層３１０と、ソース電極３３２とを有する。半導体層３１０は、下層５（第１層）と、上層１１ｂ（第２層）と、ゲート領域３１２と、ｎ+層３１３とを有する。ゲート領域３１２は、ｎ-ドリフト領域１１の上層１１ｂ中に埋め込まれており、ＪＦＥＴにおけるゲートとしての機能を有する。ｎ+層３１３は、上層１１ｂ上に設けられている。ソース電極３３２はｎ+層３１３上に設けられている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７４】
上記各実施の形態において、ドレイン電極３１を形成する前に単結晶基板１を除去する工程が行われてもよい。この場合、ドレイン電極３１は、ｎ-ドリフト領域１１上、すなわち下面Ｆ１上に直接に設けられる。また第１導電型はｎ型に限定されるものではなく、ｐ型であってもよい。
【００７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７６】
１  単結晶基板、５  下層（第１層）、１０，１０Ｄ，２１０，３１０  半導体層、１１  ｎ-ドリフト領域（ドリフト領域）、１１ａ  非注入領域、１１ｂ  上層（第２層）、１４  電荷補償領域（不純物領域）、３１  ドレイン電極（第１電極）、３２，２３２，３３２  ソース電極（第２電極）、１００，１００Ｄ  ＭＩＳＦＥＴ（窒化ガリウム系電力用半導体装置）、２００  ＨＦＥＴ（窒化ガリウム系電力用半導体装置）、３００  ＪＦＥＴ（窒化ガリウム系電力用半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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