(57)【要約】【課題】ＤＤＲ３＿ＳＤＲＡＭ７などリセット信号を受け付ける半導体装置に対応した集積回路２において、小型化、小ピン化の要請に応えつつ電源の立ち上げを高速化する。【解決手段】リセット制御回路１２において、リセット信号を出力するための出力端子９を、動作制御回路１１からの制御信号を増幅するオープンドレインバッファ２１とオープンドレイン接続する。リセット制御回路１２には、外部の電源電圧を検知するＣＭＯＳバッファ２２により、電源電圧が所定の閾値を上回ったか否かに応じて外部の電源電圧の立ち上がりが検出される。外部の電源電圧が立ち上がったと検出されると、ＣＭＯＳバッファ２２は、電源モニタ信号を出力して動作制御回路１１へ出力する。動作制御回路１１は、電源立ち上げシーケンスを実行しており、ＣＭＯＳバッファ２２から出力される電源モニタ信号に応じて電源立ち上げシーケンスを実行する。【選択図】図３
2013171504.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源と、
各回路の動作を制御する動作制御回路と、
前記動作制御回路からのリセット信号を所定の回路へ出力するためのリセット制御回路とを備え、
前記リセット制御回路は、
電源電圧にプルアップされ、前記リセット信号を外部の前記所定の回路へ出力するための出力端子と、
オープンドレイン出力により前記出力端子と接続され、前記リセット信号を前記出力端子へ出力するオープンドレインバッファと、
前記出力端子と接続され、前記出力端子に印加される電源電圧を検出して検出結果を示す電源モニタ信号を前記動作制御回路へ出力するモニタ回路とを含み、
前記動作制御回路は、前記電源モニタ信号に応じて電源立ち上げシーケンスを実行する、
集積回路。
【請求項２】
前記モニタ回路は、入力された信号を増幅するバッファ回路であり、
前記バッファ回路は、入力側を前記出力端子と接続し、前記出力端子に印加される電源電圧を入力として受け付け、前記電源電圧を所定の閾値と比較して、前記閾値以上の場合に前記電源モニタ信号を前記動作制御回路へ出力する、
請求項１記載の集積回路。
【請求項３】
動作制御回路からのリセット信号を所定の回路へ出力するためのリセット制御回路であって、
電源電圧にプルアップされ、前記リセット信号を外部へ出力するための出力端子と、
オープンドレイン出力により前記出力端子と接続され、前記リセット信号を前記出力端子へ出力するオープンドレインバッファと、
前記出力端子と接続され、前記出力端子に印加される電源電圧を検出して検出結果を示す電源モニタ信号を前記動作制御回路へ出力するモニタ回路とを含む、
リセット制御回路。
【請求項４】
前記モニタ回路は、入力された信号を増幅するバッファ回路であり、
前記バッファ回路は、入力側を前記出力端子と接続し、前記出力端子に印加される電源電圧を入力として受け付け、前記電源電圧を所定の閾値と比較して、前記閾値以上の場合に前記電源モニタ信号を前記動作制御回路へ出力する、
請求項３記載のリセット制御回路。
【請求項５】
前記リセット制御回路は、
前記動作制御回路からの前記リセット信号を前記出力端子によりＤＤＲ３  ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）へ出力する、
請求項３記載のリセット制御回路。
【請求項６】
前記リセット制御回路は、
前記ＤＤＲ３  ＳＤＲＡＭ未使用時に、前記出力端子により外部から信号の入力を受け付けており、
前記モニタ回路は、前記出力端子により前記外部から受け付けた信号を出力する、
請求項５記載のリセット制御回路。
【請求項７】
前記リセット制御回路は、
前記ＤＤＲ３  ＳＤＲＡＭ未使用時に、外部の回路を制御するための制御信号を前記オープンドレインバッファにより前記出力端子より出力する、
請求項６記載のリセット制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット信号の出力により所定の回路をリセットするリセット制御回路を有する集積回路に関し、特に、小型化、小ピン化を実現するための技術に関する。
【背景技術】
【０００２】
近年の情報機器は、電子回路基板上にある各回路を複数種類の電源電圧で動作させている。具体的にテレビ用のＬＳＩ（Large Scale Integration）を例にする。ＬＳＩは５．０Ｖ、３．３Ｖ、１．８Ｖなど複数種類の電源の電圧出力を制御している。ユーザによる電源オンのリモコン操作がなされたとする。ＬＳＩでは、この操作を受けて、ＤＤＲ３（Double-Data-Rate3）メモリの初期化などを実行しつつ、電源立ち上げシーケンスに従って複数の電源を順次立ち上げる。
【０００３】
近年の情報機器は省電力化等の要請を受けて、消費電力を低下させるスタンバイモードを備えていることが多い。このようなスタンバイモードからの復帰時や電源オン時などにおいて、電源立ち上げを高速化することが求められている。例えばテレビなどの映像表示装置では、ユーザによるリモコン装置への操作がなされてから映像が表示されるまで、なるべく短時間で実行されることが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２３５１２号公報
【特許文献２】特開平５−１２７７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源立ち上げを高速化するために、電源電圧を検出することも考えられる。一方、ＬＳＩは小型化、小ピン化も要請されている。そのため、電源検出のために別ピンを設けないで、ＬＳＩの小型化、小ピン化の要請に応える、別の電源立ち上げの高速化技術が必要とされている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、電源電圧の異なる複数の電源を備える集積回路において、リセット信号を出力するための出力端子を用いて、出力端子に印加される電源電圧を検出する。この検出結果を受けて、集積回路では、各電源の立ち上げが制御される。
【発明の効果】
【０００８】
前記一実施の形態によれば、小型化、小ピン化の要請に応えつつ電源立ち上げを高速化させることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１における電子回路基板１の構成を示すブロック図である。
【図２】関連技術におけるＤＤＲ３メモリへのリセット信号出力を制御するための構成図である。
【図３】実施の形態１におけるリセット制御回路１２の詳細を示す図である。
【図４】電源電圧制御のタイムチャートを示す図である。
【図５】実施の形態２における、入力Ｉ／Ｏとしてリセット制御回路１２を用いる場合の構成を示す図である。
【図６】実施の形態３における、出力Ｉ／Ｏとしてリセット制御回路１２を用いる場合の構成を示す図である。
【発明を実施するための形態】
【００１０】
一実施の形態にかかる電子回路基板１、集積回路２等について、図面を用いて説明する。
【００１１】
＜１．１  構成＞
図１は、実施の形態１における電子回路基板１の構成を示すブロック図である。
【００１２】
図１に示すように、電子回路基板１は、集積回路２と、電源部１５と、ＤＤＲ３＿ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）７とを含む。電子回路基板１は、本実施の形態で説明する集積回路２やＤＤＲ３  ＳＤＲＡＭ、その他複数の集積回路、および、抵抗、コンデンサ等の受動部品を搭載して、ＴＶやＤＶＤ等のシステムを構築している。
【００１３】
ＤＤＲ３＿ＳＤＲＡＭ７は、ＤＤＲ３規格のＳＤＲＡＭである。ＤＤＲ３  ＳＤＲＡＭは、１．５Ｖの動作電源電圧により動作する（ＤＤＲ２  ＳＤＲＡＭは１．８Ｖの動作電源電圧である）。
【００１４】
本実施の形態における電子回路基板１の一部の回路は、例えば、映像信号処理機能を有するＬＳＩである。映像信号を処理するには、大容量のデータを、メモリを用いて高速に読み書きできる必要がある。ＤＤＲ２＿ＳＤＲＡＭと比較してＤＤＲ３＿ＳＤＲＡＭは、さらなる高速化が図られたメモリである。またＤＤＲ３＿ＳＤＲＡＭは、リセット用の信号入力ピンを備えており、ピンを介してリセット信号を受け取る。リセットピンは、ＤＤＲ２メモリにはなく、ＤＲＡＭの確実な起動のためにＤＤＲ３メモリから導入されている。ＤＤＲ３メモリの起動時等にリセットピンにリセット信号が入力される。
【００１５】
映像信号処理機能を搭載して映像の出力等を行う映像信号処理装置は、省電力化のため、一部の回路のみが動作するスタンバイモード等を備えている。映像信号処理装置は、ユーザの操作を受けて、スタンバイモードから復帰して映像の表示等を行う。この復帰時に、順次、電源電圧の異なる複数の電源が立ち上げられる。
【００１６】
電源部１５は、電源電圧の異なる複数種類の電源を含む。図示するように、実施例１では、１．５Ｖ電源部３と３．３Ｖ電源部４とを含むものとしている。１．５Ｖ電源部３は、１．５Ｖの電源電圧を供給する。例えば、１．５Ｖ電源部３は端子５等に電源電圧を供給する。３．３Ｖ電源部４は、３．３Ｖの電源電圧を供給する。例えば、３．３Ｖ電源部４は、端子６等に電源電圧を供給する。本実施形態では、集積回路２は、複数種類の電源電圧で動作するものとして説明する。集積回路２は、図示するように３．３Ｖ電源端子および１．５Ｖ電源端子を備えており、これら端子が３．３Ｖおよび１．５Ｖの各電源と接続されている。
【００１７】
集積回路２は、出力端子９によりＤＤＲ３＿ＳＤＲＡＭ７と接続されている。また集積回路２は、出力端子９によりプルアップ抵抗８を経由して端子５と接続されている。
【００１８】
集積回路２は、動作制御回路１１とリセット制御回路１２とを含み、動作制御回路１１により電子回路基板１の各回路の動作を制御する。
【００１９】
具体的には、動作制御回路１１は、ＭＣＵ（マイクロコントロールユニット）として構成され、ＣＰＵ（Central Processing Unit）等を含み、各回路を動作させる制御信号を出力して電源部１５の各電源を立ち上げる。また、動作制御回路１１は、ＤＤＲ３＿ＳＤＲＡＭ７へ出力端子９を介してリセット信号を出力する。これらにより、動作制御回路１１は、電子回路基板１における各回路の動作を制御する。
【００２０】
リセット制御回路１２は、信号の入出力機能を有する。本実施形態では、ＤＤＲ３メモリのリセットピンにリセット信号を出力するためのピン（出力端子９）を備えている。リセット制御回路１２は、図示するように信号入出力部２０を備えている。動作制御回路１１により出力されたリセット信号は、出力端子９を介してＤＤＲ３＿ＳＤＲＡＭ７へ出力される。
【００２１】
後述するように、リセット制御回路１２は、プルアップ抵抗８を介して出力端子９に印加される１．５Ｖ電源部３の電源電圧を検出する。リセット制御回路１２は、検出結果を電源モニタ信号として動作制御回路１１へ出力する。動作制御回路１１では、後述するように、この電源モニタ信号を受けて、各回路の電源立ち上げシーケンスを実行する。
【００２２】
＜１．２  関連技術の構成の詳細＞
ここで、本実施形態と、関連技術の構成とを対比する。
【００２３】
図２は、関連技術におけるＤＤＲ３メモリへのリセット信号出力を制御するための構成図である。
【００２４】
ＩＯバッファ１００は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）バッファ１０１を備えている。
【００２５】
ＣＭＯＳバッファ１０１は、入力された信号を増幅等して出力するバッファ回路である。ＣＭＯＳバッファ１０１は、端子５より所定の電源電圧を受けて動作している。ＣＭＯＳバッファ１０１は、動作制御回路１１よりＤＤＲ３＿ＳＤＲＡＭ７をリセットさせるリセット信号を受け付ける。ＣＭＯＳバッファ１０１は、受け付けたリセット信号を、出力端子９からＤＤＲ３＿ＳＤＲＡＭ７へ出力する。
【００２６】
このように、関連技術においては、出力端子９は、ＤＤＲ３＿ＳＤＲＡＭ７のリセットを制御するための専用端子となっている。
【００２７】
＜１．３  実施の形態１の構成の詳細＞
次に、本実施形態におけるリセット制御回路１２の詳細について説明する。
【００２８】
図３は、実施の形態１におけるリセット制御回路１２の詳細を示す図である。
リセット制御回路１２は、信号入出力部２０を含む。
【００２９】
信号入出力部２０は、リセット制御回路１２における信号の入出力をするための回路であり、オープンドレインバッファ２１と、モニタ回路２３とを含む。
【００３０】
モニタ回路２３は、リセット制御回路１２の外部から入力される信号を観測するための回路であり、ＣＭＯＳバッファ２２を含む。オープンドレインバッファ２１とＣＭＯＳバッファ２２とは、端子５より所定の電源電圧を受けて動作している。
【００３１】
オープンドレインバッファ２１は、入力された信号を増幅等して出力するバッファ回路である。本実施形態では、オープンドレインバッファ２１は、出力端子９とオープンドレイン接続されている。オープンドレインバッファ２１は、動作制御回路１１よりＤＤＲ３＿ＳＤＲＡＭ７をリセットさせるリセット信号を受け付けて出力端子９を介してＤＤＲ３＿ＳＤＲＡＭ７へ出力する。
【００３２】
ＣＭＯＳバッファ２２は、入力された信号等を増幅等して出力するバッファ回路である。ＣＭＯＳバッファ２２は、出力端子９と接続されており、プルアップ抵抗８を介して出力端子９に印加される所定の電源電圧を検出する。ＣＭＯＳバッファ２２は、出力端子９に印加される電源電圧を閾値と比較する。ＣＭＯＳバッファ２２は、電源電圧が閾値以上の場合に、電源が立ち上がっていることを示す電源モニタ信号を動作制御回路１１へ出力する。
【００３３】
上記のように、本実施形態と関連技術の構成をそれぞれ説明してきた。これら構成を比較すると、関連技術では、出力端子９を、ＤＤＲ３＿ＳＤＲＡＭ７へのリセット信号出力の出力専用ピンとして用いている。
【００３４】
これに対し、本実施形態では、出力端子９を、ＤＤＲ３＿ＳＤＲＡＭ７へのリセット信号出力として用いるとともに、電源が立ち上がったか検知するための端子としても用いている。すなわち、本実施形態によると、リセット信号を出力するための出力端子を、電源検知のための端子として共用している。そのため、小ピン化の要請に応えつつ集積回路の機能を向上させている。
【００３５】
＜１．４  実施の形態１の動作＞
図４は、電源電圧制御のタイムチャートを示す図である。
【００３６】
図４（ａ）は、電源電圧の検知等を行わない電源立ち上げシーケンスの一部を示す図である。図４（ｂ）は、電源電圧の立ち上がりを検知して、異なる電源電圧の電源を順次立ち上げていくシーケンスの一部を示す図である。
【００３７】
図４（ａ）に示すように、各回路の動作を制御する動作制御回路は、起動時やスタンバイモードからの復帰時に、電源立ち上げシーケンスに従って動作する。すなわち、異なる電源電圧の電源を、順次立ち上げる。例えば、動作制御回路は、１．５Ｖの電源を立ち上げてから、時間Ｔ１が経過した後に３．３Ｖの電源を立ち上げる。
【００３８】
電源立ち上げのシーケンスでは、電源電圧の出力が安定してから次の電源が立ち上がるようマージン（時間Ｔ１）が設定されている。そのため、既にある電源（例えば１．５Ｖ電源）の出力が安定しているか否かにかかわらず、所定のマージンが経過してから次の電源（例えば３．３Ｖ）が立ち上げられる。
【００３９】
一方、本実施形態では、電源電圧が立ち上がっていることをＣＭＯＳバッファ２２により検出する。ＣＭＯＳバッファ２２は、上記のように電源電圧の立ち上がりを検出したことを示す電源モニタ信号を動作制御回路１１へと出力する。そのため、動作制御回路１１は、マージンとして設定された時間Ｔ１の経過を待たずに、次の電源を立ち上げることができる。
【００４０】
図４（ｂ）に示す例では、動作制御回路１１は、１．５Ｖの電源を立ち上げてから電源モニタ信号を受けて３．３Ｖの電源立ち上げを開始する。この間は時間Ｔ２（Ｔ２＜Ｔ１）である。
【００４１】
これにより、電源立ち上げシーケンスの時間を短縮することができる。
＜実施の形態２＞
＜２．１  実施の形態２の構成＞
以下、別の実施形態について説明する。
【００４２】
実施の形態１では、出力端子９は、リセット信号をＤＤＲ３＿ＳＤＲＡＭへ出力するための端子として説明してきた。
【００４３】
実施の形態２では、ＤＤＲ３＿ＳＤＲＡＭを使用しない（例えばＤＤＲ２メモリを使用）場合の構成を説明する。例えば、集積回路２において、ＤＤＲ２メモリとＤＤＲ３メモリの両方の制御に対応しており、ＤＤＲ３を使用しない場合である。
【００４４】
図５は、実施の形態２における、入力Ｉ／Ｏ（Input/Output）としてリセット制御回路１２を用いる場合の構成を示す図である。
【００４５】
図５に示すように、リセット制御回路１２において、ＣＭＯＳバッファ２２は、出力端子９を介して外部から入力される入力信号を受け付ける。受け付けた入力信号を、ＣＭＯＳバッファ２２は、いずれかの回路（例えば動作制御回路）へ出力する。
【００４６】
このように、実施の形態２によれば、リセット信号を出力端子から出力する必要がない場合は、その端子を介して外部の信号を受け付ける入力Ｉ／Ｏとして機能させることができる。
【００４７】
＜実施の形態３＞
＜３．１  実施の形態３の構成＞
以下、別の実施形態について説明する。
【００４８】
実施の形態３も、実施の形態２と同様に、ＤＤＲ３＿ＳＤＲＡＭを使用しない（例えばＤＤＲ２メモリを使用）場合の構成について説明する。
【００４９】
図６は、実施の形態３における、出力Ｉ／Ｏとしてリセット制御回路１２を用いる場合の構成を示す図である。
【００５０】
図６に示すように、リセット制御回路１２において、オープンドレインバッファ２１は、他のＩＣ（図示する例では、制御ＩＣ（Integrated Circuit）３０）を制御するための制御信号を増幅等して出力端子９を介して出力する。この制御信号は、例えば動作制御回路１１等から出力される。
【００５１】
リセット制御回路１２を出力ＩＣとして使用する場合は、プルアップ抵抗８に接続する電源電圧を、制御ＩＣ３０の動作電圧にあわせたものとすることができる。図６に示す例では、３．３Ｖの電源電圧が制御ＩＣ３０等に供給されている。
【００５２】
このように、実施の形態３によれば、リセット信号を出力端子から出力する必要がない場合は、その端子を介して別のＩＣの制御信号を出力する出力Ｉ／Ｏとして機能させることができる。
【００５３】
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５５】
１  電子回路基板、２  集積回路、３  １．５Ｖ電源部、４  ３．３Ｖ電源部、５  端子、６  端子、７  ＤＤＲ３＿ＳＤＲＡＭ、８  プルアップ抵抗、９  出力端子、１１  動作制御回路、１２  リセット制御回路、１５  電源部、２０  信号入出力部、２１  オープンドレインバッファ、２２  ＣＭＯＳバッファ、２３  モニタ回路、３０  制御ＩＣ、１００  ＩＯバッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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