(57)【要約】【課題】リーク電流抑止機能を有し、安定したメモリ動作が可能な抵抗変化メモリ素子を提供する。【解決手段】Ｗ、Ａｌ、Ｔｉ、Ｉｎ、Ｇａ、Ｖ、Ｃｒ、Ｎｂ、Ｚｒ、Ｍｇ、Ｈｆのうち少なくともいずれかを含む電極１３と、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む電極１６と、電極１３と電極１６との間に配置され、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む電極１４と、電極１３と電極１４との間に配置され、金属酸化物から形成された可変抵抗層１５と、電極１６と電極１４との間に配置され、金属酸化物から形成された可変抵抗層１７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｗ、Ａｌ、Ｔｉ、Ｉｎ、Ｇａ、Ｖ、Ｃｒ、Ｎｂ、Ｚｒ、Ｍｇ、Ｈｆのうち少なくともいずれかを含む第１電極と、
Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第２電極と、
前記第１電極と前記第２電極との間に配置され、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第３電極と、
前記第１電極と前記第３電極との間に配置され、金属酸化物から形成された第１可変抵抗層と、
前記第２電極と前記第３電極との間に配置され、金属酸化物から形成された第２可変抵抗層と、
を具備することを特徴とする抵抗変化メモリ素子。
【請求項２】
Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕのうち少なくともいずれかを含む第１電極と、
Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第２電極と、
前記第１電極と前記第２電極との間に配置され、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第３電極と、
前記第１電極と前記第３電極との間に配置され、非晶質半導体または半導体酸化物から形成された第１可変抵抗層と、
前記第２電極と前記第３電極との間に配置され、金属酸化物から形成された第２可変抵抗層と、
を具備することを特徴とする抵抗変化メモリ素子。
【請求項３】
前記金属酸化物は酸化ハフニウムを含むことを特徴とする請求項１または２に記載の抵抗変化メモリ素子。
【請求項４】
前記第２電極と前記第３電極は同じ材料から形成されていることを特徴とする請求項１乃至３のいずれかに記載の抵抗変化メモリ素子。
【請求項５】
前記非晶質半導体はシリコンまたはシリコン酸化物を含むことを特徴とする請求項２に記載の抵抗変化メモリ素子。
【請求項６】
Ｐｔ、Ｗ、ＴｉＮ、Ｔａ、Ｍｏのうち少なくともいずれかを含む第１電極と、
Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕのうち少なくともいずれかを含む第２電極と、
前記第１電極と前記第２電極との間に配置され、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕのうち少なくともいずれかを含む第３電極と、
前記第１電極と前記第３電極との間に配置され、シリコン酸化物を含む第１可変抵抗層と、
前記第２電極と前記第３電極との間に配置され、シリコンを含む第２可変抵抗層と、
を具備することを特徴とする抵抗変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗値が電気的に可変な抵抗変化メモリ素子に関する。
【背景技術】
【０００２】
抵抗変化型メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）は、可変抵抗層を２つの電極で挟んだ２端子構造で記憶素子部が構成される不揮発性メモリである。セル構造が簡易なことから、他のメモリと比較し、スケーリングが容易であると考えられている。そのため、大容量半導体記憶素子として広く製品として応用されているＮＡＮＤ型フラッシュメモリなど、既存製品を置き換える次世代の大容量記憶装置の有力候補として注目されている。
【０００３】
抵抗変化型メモリの可変抵抗材料として、遷移金属酸化物系、硫化物系、ペロブスカイト酸化物系、半導体など様々な物質が検討されている。これら抵抗変化型メモリを用いて大容量記憶装置を実現するためには、クロスポイント型のメモリ構造を用いることが必要である。
【０００４】
クロスポイント型メモリ構造では、書き込み、読み出し、および消去動作時に、電流の回り込みにより非選択セルで電流リーク（迷走電流）が発生する問題がある。このようなリーク電流の発生は、デバイスの消費電力を増大させたり、正常動作を妨げるなどの影響がある。
【０００５】
この問題を回避するために、抵抗変化素子に整流素子などを直列に接続し、整流機能をメモリセルに持たせることが必要である。しかしながら、抵抗変化素子にダイオードなどの整流素子を組み合わせることは素子サイズを大きくすることに直結するため、大容量化を難しくする。そこで、抵抗変化素子に、整流特性などのリーク電流抑止機能を内蔵させることがより望まれている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Jeong-hoon OH and Kyung-chang Ryoo and Byung-gook Park and Kyung-seok Oh and In-gyu Baek, US2011/0170331
【非特許文献２】Eike Linn and Roland Rosezin and Carsten Kugeler and Rainer Waser, Nature Materials vol. 9 p. 403 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
リーク電流抑止機能を有し、安定したメモリ動作が可能な抵抗変化メモリ素子を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の抵抗変化メモリ素子は、Ｗ、Ａｌ、Ｔｉ、Ｉｎ、Ｇａ、Ｖ、Ｃｒ、Ｎｂ、Ｚｒ、Ｍｇ、Ｈｆのうち少なくともいずれかを含む第１電極と、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第２電極と、前記第１電極と前記第２電極との間に配置され、Ｐｔ、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒのうち少なくともいずれかを含む第３電極と、前記第１電極と前記第３電極との間に配置され、金属酸化物から形成された第１可変抵抗層と、前記第２電極と前記第３電極との間に配置され、金属酸化物から形成された第２可変抵抗層とを具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【図２】第１実施形態における抵抗変化素子の電流−電圧特性を示す図である。
【図３】第１実施形態の抵抗変化メモリ素子の書き込み動作を示す断面図である。
【図４】第１実施形態の抵抗変化メモリ素子の消去動作を示す断面図である。
【図５】第１実施形態の抵抗変化メモリ素子の読み出し動作を示す断面図である。
【図６】第１実施形態の抵抗変化メモリ素子の読み出し動作を示す断面図である。
【図７】第１実施形態における抵抗変化素子のデータ保持特性を示す図である。
【図８】第２実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【図９】第３実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【図１０】第４実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【図１１】第５実施形態のクロスポイント型のメモリアレイを示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の抵抗変化メモリ素子について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］
図１は、第１実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【００１２】
図示するように、抵抗変化メモリ素子１０は、抵抗変化素子１１と抵抗変化素子１２を備えた構造を基本としている。抵抗変化素子１１は、電極１３及び電極１４と、電極１３と電極１４との間に配置された可変抵抗層１５とを有する。抵抗変化素子１２は、電極１４及び電極１６と、電極１４と電極１６との間に配置された可変抵抗層１７とを有する。
【００１３】
言い換えると、電極（第１電極）１３と電極（第２電極）１６との間には、電極（第３電極）１４が配置されている。電極１３と電極１４との間には、可変抵抗層１５が配置されている。さらに、電極１４と電極１６との間には、可変抵抗層１７が配置されている。
【００１４】
抵抗変化素子１１と抵抗変化素子１２は、電極１４を介して電気的に直列に接続されている。抵抗変化素子１１と抵抗変化素子１２の接続方法としては、基板面に対して垂直方向に抵抗変化素子１１と抵抗変化素子１２とを積層した構造、すなわち電極１４を共通の電極として抵抗変化素子１１と抵抗変化素子１２とを積層した構造がある。また、前記構造の他に、抵抗変化素子１１と抵抗変化素子１２を基板面上にそれぞれ配置して共通の電極１４を設ける構造などがある。
【００１５】
図１に、抵抗変化素子１１と抵抗変化素子１２とを積層した構造を示した。抵抗変化素子１１及び抵抗変化素子１２はいずれも、電圧の印加に伴って可変抵抗層の抵抗値が変化する、いわゆる、抵抗変化型メモリ素子であり、書き込みの電圧印加に伴って可変抵抗層が低抵抗状態に遷移し、また、消去の電圧印加に伴って可変抵抗層が高抵抗状態に遷移する。加えて、抵抗変化素子１１及び抵抗変化素子１２はいずれも、書き込みの電圧印加の方向と、消去の電圧印加の方向が互いに逆向きとなる、いわゆる、バイポーラ動作する抵抗変化素子である。
【００１６】
抵抗変化素子１１は書き込み状態の保持特性が良い系、すなわち、電圧印加に伴う可変抵抗層１５の低抵抗化後に電圧を遮断しても可変抵抗層１５が低抵抗状態を維持する系である。一方で、抵抗変化素子１２は書き込み状態の保持特性が悪い系、すなわち、電圧印加に伴う可変抵抗層１７の低抵抗化後に電圧を遮断すると、可変抵抗層１７が高抵抗状態に自発的に遷移する系である。このようなデータ保持特性の違いは、電極と可変抵抗層の組み合わせを変えることにより実現可能である。
【００１７】
また、抵抗変化素子１２は、正負のバイアス方向に対してほぼ同等のスイッチ特性を示す。図２に、抵抗変化素子１２の電流−電圧特性（以下、Ｉ−Ｖ特性）を示す。図２より正負のバイアスを印加したとき、正電圧側と負電圧側でほぼ対称（同等）なＩ−Ｖ特性を示すことがわかる。なお、抵抗変化素子１２は正電圧側と負電圧側でほぼ対称なＩ−Ｖ特性を示すことが必ずしも必要なわけではなく、正電圧側と負電圧側でいずれも低抵抗状態（セット状態）に遷移すればよい。また、抵抗変化素子１１では、正負のバイアスを印加したときのＩ−Ｖ特性は限定されず、正電圧側と負電圧側でほぼ対称であってもよいし、また対称でなくてもよい。
【００１８】
本実施形態の抵抗変化メモリ素子においては、抵抗変化素子１１が情報記憶層としての役割を担い、書き込まれていない消去状態、すなわち高抵抗状態（ここでは“０”）と、書き込まれた状態、すなわち低抵抗状態（ここでは“１”）とを記憶する。また、抵抗変化素子１２は、書き込み、読み出し、および消去時に、電流の回り込みにより非選択セルで発生するリーク電流を抑止するリーク電流抑止層としての役割を担う。本実施形態は、抵抗変化素子１２のデータ保持特性の悪さを利用して、クロスポイント型構造における電流の回り込みに起因した電流リークを抑制し、かつ簡易な動作方法が可能なメモリ素子を提供する。
【００１９】
抵抗変化メモリ素子が“０”状態のとき、抵抗変化素子１１及び抵抗変化素子１２はいずれも高抵抗状態であり、“１”状態のとき抵抗変化素子１１が低抵抗状態、抵抗変化素子１２が高抵抗状態である。本実施形態の抵抗変化メモリ素子における“０”状態と“１”状態の違いは、抵抗変化素子１１が高抵抗状態か低抵抗状態かの違いである。すなわち、“０”、“１”いずれの状態においても、抵抗変化素子１２は高抵抗状態を保つため、クロスポイント型構造における回りこみ電流を抑止することができる。
【００２０】
次に、図３〜図６を用いて、第１実施形態の抵抗変化メモリ素子における書き込み、消去、読み出しの動作について説明する。図中において高抵抗状態を“ＨＲＳ”にて示し、低抵抗状態を“ＬＲＳ”にて示す。
【００２１】
まず、第１実施形態の抵抗変化メモリ素子における書き込み動作について説明する。
【００２２】
図３は、第１実施形態の抵抗変化メモリ素子の書き込み動作を示す断面図である。
【００２３】
図３（ａ）は抵抗変化メモリ素子における書き込み前の初期状態を示しており、“０”状態に対応している。書き込みは図３（ｂ）に示すように、電極１３と電極１６の間に書き込み電圧Ｖsetを印加することにより行う。
【００２４】
電極１６に対して正の電圧Ｖsetを電極１３に印加すると、電極１３から電極１６の方向に電界が発生する。ここで、印加する電圧Ｖsetは可変抵抗層１５及び可変抵抗層１７がいずれも、低抵抗化するのに十分な電圧である。このため、可変抵抗層１５及び可変抵抗層１７はいずれも低抵抗状態に遷移する。
【００２５】
その後、図３（ｃ）に示すように、電極１３と電極１６の間の電圧を遮断する。その結果、可変抵抗層１７は低抵抗状態を保てなくなり、自発的に高抵抗状態に再び遷移する。以上の動作により、書き込まれた状態、つまり“１”状態を形成できる。すなわち、書き込み電圧の遮断後に可変抵抗層１５は低抵抗状態のまま保たれ、可変抵抗層１７は高抵抗状態に遷移することにより、“１”状態を実現することができる。
【００２６】
次に、第１実施形態の抵抗変化メモリ素子における消去動作について説明する。
【００２７】
図４は、第１実施形態の抵抗変化メモリ素子の消去動作を示す断面図である。
【００２８】
図４（ａ）は抵抗変化メモリ素子が“１”状態を有する場合を示している。消去動作は、書き込み動作とは電圧印加の向きを逆にすることにより行う。すなわち、図４（ｂ）に示すように、電極１３に対して正の消去電圧Ｖresetを電極１６に印加する。前述のとおり、抵抗変化素子１２は正負どちらのバイアスでも低抵抗化が可能である。そのため、可変抵抗層１７は電圧印加に伴って高抵抗状態から低抵抗状態に遷移する。
【００２９】
この結果、可変抵抗層１５及び可変抵抗層１７ともに低抵抗状態となるため、可変抵抗層１５に消去電圧が印加されるようになり、図４（ｃ）に示すように、可変抵抗層１５が高抵抗状態に遷移する。この状態で電圧印加を遮断すると、可変抵抗層１７は図４（ｄ）のように自発的に高抵抗状態に遷移する。
【００３０】
以上の動作により、抵抗変化素子１１及び抵抗変化素子１２がいずれも高抵抗状態である“０”状態となる。以上の消去動作に必要な電圧Ｖresetは、可変抵抗層１７が低抵抗化するのに十分、かつ可変抵抗層１５が高抵抗状態に遷移するのに十分な電圧値である。
【００３１】
次に、第１実施形態の抵抗変化メモリ素子における読み出し動作について説明する。
【００３２】
図５は、第１実施形態の抵抗変化メモリ素子の“１”状態の読み出し動作を示す断面図である。図６は、第１実施形態の抵抗変化メモリ素子の“０”状態の読み出し動作を示す断面図である。
【００３３】
読み出し動作では、書き込み動作と同じ向きに読み出し電圧Ｖreadを印加することにより、すなわち、電極１６に対して正の電圧Ｖreadを電極１３に印加することにより、読み出し動作を行う。しかしながら、読み出し動作を逆方向の電圧、すなわち、電極１３に対して正の電圧を電極１６に印加して行うこともできる。
【００３４】
読み出し動作は、”０”状態の読み出しと“１”状態の読み出しの２通りがある。本実施形態の素子構造では、“０”状態と“１”状態で、読み出し電圧の印加に伴って起こる可変抵抗層１７の抵抗状態の変化が異なる。
【００３５】
図５を用いて、“１”状態の読み出し動作について説明する。図５（ａ）は抵抗変化メモリ素子が“１”状態を有する場合を示している。“１”状態の読み出しでは、図５（ｂ）に示すように、読み出し電圧Ｖreadの印加に伴い、可変抵抗層１７が低抵抗状態に遷移する。このとき、読み出し電圧Ｖreadは、可変抵抗層１５が“１”状態（低抵抗状態）にあるときだけ、可変抵抗層１７が低抵抗状態に遷移し、可変抵抗層１５が“０”状態（高抵抗状態）にあるときは、可変抵抗層１７が高抵抗状態のまま保持されるような電圧値に設定される。
【００３６】
その結果、可変抵抗層１５，１７が共に低抵抗状態となり、電極１３と電極１６の間は導通する。これにより、情報記憶層である可変抵抗層１５の低抵抗状態を読み出すことができる。
【００３７】
その後、読み出し電圧を遮断することにより、可変抵抗層１７は高抵抗状態に遷移する。このように、“１”状態の読み出し動作をした後、可変抵抗層１７は自発的に高抵抗状態に遷移する。そのため、本実施形態では、スイッチ層である可変抵抗層１７を高抵抗状態にする動作を基本的には必要としない。この点が本実施形態の抵抗変化メモリ素子を用いる利点の一つである。このように、読み出し動作後、可変抵抗層１７が高抵抗状態になることにより、書き込み、読み出し、および消去時に電流の回り込みによって非選択セルで発生するリーク電流を低減することが可能となる。
【００３８】
次に、図６を用いて、“０”状態の読み出し動作について説明する。図６（ａ）は抵抗変化メモリ素子が“０”状態を有する場合を示している。“０”状態の読み出しでは、読み出し電圧Ｖreadを印加しても、可変抵抗層１７は低抵抗状態に遷移せず、高抵抗状態が保たれる。これは、“０”状態では可変抵抗層１５も高抵抗状態であるため、“１”状態の場合と比べて可変抵抗層１５で大きな電圧降下が発生するためである。
【００３９】
以上のように、“１”状態の読み出しでは、可変抵抗層１７が低抵抗化するのに対して、“０”状態の読み出しでは、可変抵抗層１７が高抵抗化状態を保つ。すなわち、読み出し電圧Ｖreadとしては、“１”状態の読み出しの際に可変抵抗層１７が低抵抗化する電圧値で、かつ“０”状態の読み出しの際には可変抵抗層１７が低抵抗化しない電圧値を選択する。
【００４０】
また、第１実施形態の抵抗変化メモリ素子においては、より安定したメモリ動作を実現するために、書き込み、消去、及び読み出し動作後に、可変抵抗層１７を高抵抗化する処理を行うことも可能である。この場合、可変抵抗層１７はデータ保持特性が悪く、低抵抗状態の不安定性が強いため、容易に高抵抗状態への遷移を行うことができる。すなわち、書き込み、消去、及び読み出し動作後に、可変抵抗層１７の高抵抗化処理を行う場合においても、低電圧で可変抵抗層１７を高抵抗状態に遷移できるという利点がある。
【００４１】
次に、第１実施形態の抵抗変化メモリ素子の素子構造に関わる実験結果に関して説明する。
【００４２】
抵抗変化素子１１及び抵抗変化素子１２を作成し、評価した結果を述べる。抵抗変化素子はＳｉ基板上に積層して形成した。下部電極にＴｉＮ、可変抵抗層に酸化ハフニウム（膜厚２０ｎｍ）、上部電極にＷもしくはＰｔを用いている。すなわち、抵抗変化素子１１は電極１４／可変抵抗層１５／電極１３として、ＴｉＮ／ＨｆＯｘ／Ｗの積層構造を形成した。抵抗変化素子１２は電極１６／可変抵抗層１７／電極１４として、ＴｉＮ／ＨｆＯｘ／Ｐｔの積層構造を形成した。
【００４３】
図７は、作成した抵抗変化素子１１，１２に対するデータ保持特性の評価結果である。電圧印加によって可変抵抗層である酸化ハフニウムを低抵抗化し、その後、電圧を遮断した状態で一定時間経過後までの電流値の遷移を示している。抵抗変化素子１１，１２の低抵抗状態への遷移は、ＴｉＮから形成された下部電極に対して正電圧を上部電極側に印加することにより行った。
【００４４】
図７に示すように、低抵抗状態の保持特性に対して、明瞭な電極依存性が得られている。上部電極にＰｔを用いた素子では、電圧遮断によって高抵抗状態（消去時の電流レベル）に遷移していることが分かる。一方で、上部電極にＷを用いた素子では、測定した多くの素子において、一定時間経過後でも低抵抗状態を保っていることが分かる。このように、上部電極、すなわち、正電圧を印加する側の電極の種類により、明瞭に異なる保持特性が得られることが明らかとなった。
【００４５】
また、本発明者らの検討により、正電圧を印加する側の電極にイオン化エネルギーの低い材料を用いること、もしくは、酸化物を形成した際にその融点が高い材料を正電圧の印加側の電極に用いることによって、優れた保持特性が得られることが分かっている。反対に、イオン化エネルギーの高い、もしくは、酸化物を形成した際にその融点が低い材料を電極に用いることにより、悪い保持特性、すなわち、低抵抗状態が電圧遮断により自発的に高抵抗化する特性が得られることが分かっている。
【００４６】
また、可変抵抗層１５及び可変抵抗層１７の材料にはいずれも金属酸化物が用いられる。具体的には、前述した酸化ハフニウムの他、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ニッケル、酸化タングステンなどを用いることができる。また、可変抵抗層１５及び可変抵抗層１７の材料は同一であってもよいし、異なっていてもよい。可変抵抗層１５及び可変抵抗層１７の膜厚は、典型的には１〜１００ｎｍである。抵抗変化メモリ素子の動作電圧を考慮すると、膜厚は薄いほうがよいため、１〜２０ｎｍがより好ましい。
【００４７】
第１実施形態における書き込み動作、消去動作、及び“１”状態の読み出し動作に関しては、抵抗変化素子１２内の可変抵抗層１７を低抵抗化する動作を伴う。そのため、低電圧動作の実現や読み出し動作時における誤書き込みの防止のためには、可変抵抗層１７を低抵抗化する動作電圧Ｖset２を、可変抵抗層１５を低抵抗化する動作電圧Ｖset１に比べて低くすることが望ましい。例えば、Ｖset２／Ｖset１は１／２〜１／１０の値を取るように設定することができる。これは、可変抵抗層１７と可変抵抗層１５の膜厚比を調整することなどにより実現可能である。
【００４８】
電極１３の材料としては、イオン化エネルギーが小さい、あるいは、酸化物を形成した際にその融点が高い金属材料を用いることができる。具体的には、Ｗの他に、Ａｌ、Ｔｉ、Ｉｎ、Ｇａ、Ｖ、Ｃｒ、Ｎｂ、Ｚｒ、Ｍｇ、Ｈｆなどを用いることができる。
【００４９】
電極１４及び電極１６の材料としては、イオン化エネルギーが大きい、あるいは、酸化物を形成した際にその融点が低い金属材料を用いることができる。具体的には、Ｐｔの他、Ａｕ、Ｚｎ、Ｐｄ、Ｉｒなどを用いることができる。電極１４及び電極１６の材料は同一であってもよいし、異なっていても良い。しかしながら、電圧の極性に対して同等のスイッチ特性を得るためには、同一の材料であった方がより好ましい。
【００５０】
以上説明したように第１実施形態によれば、リーク電流抑止機能を有し、安定したメモリ動作が可能な抵抗変化メモリ素子を提供することができる。
【００５１】
［第２実施形態］
第１実施形態ではデータ保持特性の良い抵抗変化素子１１の可変抵抗層１５に金属酸化物を用いたが、第２実施形態では金属酸化物に換えて他の材料系、例えば半導体を用いた例を説明する。
【００５２】
図８は、第２実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【００５３】
図示するように、抵抗変化メモリ素子２０は、抵抗変化素子２１と抵抗変化素子１２を備えた構造を基本としている。抵抗変化素子２１は、電極２３及び電極１４と、電極２３と電極１４との間に配置された可変抵抗層２５とを有する。抵抗変化素子１２は、第１実施形態で説明した構造と同様である。
【００５４】
抵抗変化素子２１と抵抗変化素子１２は、電極１４を介して電気的に直列に接続されている。抵抗変化素子２１と抵抗変化素子１２の接続方法としては、基板面に対して垂直方向に抵抗変化素子２１と抵抗変化素子１２とを積層した構造、すなわち電極１４を共通の電極として抵抗変化素子２１と抵抗変化素子１２とを積層した構造がある。また、前記構造の他に、抵抗変化素子２１と抵抗変化素子１２を基板面上にそれぞれ配置して共通の電極１４を設ける構造などがある。
【００５５】
図８に、抵抗変化素子２１と抵抗変化素子１２とを積層した構造を示した。抵抗変化素子２１及び抵抗変化素子１２はいずれも、電圧の印加に伴って可変抵抗層の抵抗値が変化する、いわゆる、抵抗変化型メモリ素子であり、書き込みの電圧印加に伴って可変抵抗層が低抵抗状態に遷移し、また、消去の電圧印加に伴って可変抵抗層が高抵抗状態に遷移する。加えて、抵抗変化素子２１及び抵抗変化素子１２はいずれも、書き込みの電圧印加の方向と、消去の電圧印加の方向が互いに逆向きとなる、いわゆる、バイポーラ動作する抵抗変化素子である。
【００５６】
抵抗変化素子２１では、電圧印加により電極２３の材料がイオン化した後、移動して可変抵抗層２５内に金属伝導フィラメントが生成される。このフィラメントが生成されることにより、可変抵抗層２５が低抵抗化する。抵抗変化素子２１は、上述のような抵抗変化メカニズムを有するメモリ素子である。
【００５７】
可変抵抗層２５の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、カーボンドープトシリコンなどの半導体が用いられる。これら半導体は非晶質状態であることがより好ましいが、結晶化状態であってもよい。また、例えば、シリコン酸化物、ゲルマニウム酸化物などの半導体酸化物が用いられる。可変抵抗層２５の厚さは、典型的には１〜３００ｎｍである。抵抗変化メモリ素子の動作電圧を考慮すると、膜厚は薄いほうがよいため、１〜２０ｎｍがより好ましい。
【００５８】
電極２３の材料には、例えば、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕなどイオン化しやすい金属を用いることができる。
【００５９】
電極１４及び電極１６は第１実施形態で説明した材料と同様である。また、可変抵抗層１７も第１実施形態で説明した材料と同様である。さらに、メモリ動作原理を含むその他の構成及び効果は第１実施形態と同様である。
【００６０】
［第３実施形態］
第３実施形態では、データ保持特性の悪い抵抗変化素子（リーク電流抑止層）の可変抵抗層にシリコン膜を用い、データ保持特性の良い抵抗変化素子の可変抵抗層にシリコン酸化膜を用いた例を説明する。
【００６１】
図９は、第３実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【００６２】
図示するように、抵抗変化メモリ素子３０は、抵抗変化素子３１と抵抗変化素子３２を備えた構造を基本としている。抵抗変化素子３１は、電極（第１電極）３３及び電極３４と、電極３３と電極３４との間に配置された可変抵抗層３５とを有する。抵抗変化素子３２は、電極３４及び電極（第２電極）３６と、電極３４と電極３６との間に配置された可変抵抗層３７とを有する。
【００６３】
抵抗変化素子３１と抵抗変化素子３２は、電極３４を介して電気的に直列に接続されている。
【００６４】
抵抗変化素子３１及び抵抗変化素子３２はいずれも、第１及び第２実施形態と同様に、電圧の印加に伴って可変抵抗層の抵抗値が変化する、いわゆる、抵抗変化型メモリ素子である。書き込みの電圧印加に伴って可変抵抗層が低抵抗状態に遷移し、また、消去の電圧印加に伴って可変抵抗層が高抵抗状態に遷移する。
【００６５】
抵抗変化素子３２は、データ保持特性が悪い特性を有する素子であり、低抵抗化後の電圧遮断により、自発的に高抵抗化する素子である。抵抗変化素子３１は、データ保持特性が良好な素子であり、状態を保持する情報記憶層として機能する。
【００６６】
可変抵抗層３５の材料としては、前述したように、シリコン酸化膜が用いられる。電極３３の材料には、例えば、Ｐｔ、Ｗ、ＴｉＮ、Ｔａ、Ｍｏなどイオン化しにくい金属を用いることができる。電極３４の材料には、例えば、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕなどイオン化しやすい金属を用いることができる。
【００６７】
可変抵抗層３７の材料としては、前述したように、シリコンが用いられる。電極３６の材料には、例えば、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、Ｃｏ、Ｍｇ、Ｃｒ、Ｍｎ、Ｆｅ、Ｚｎ、Ｓｎ、Ｉｎ、Ｐｄ、Ｐｂ、Ｂｉ、Ａｕなどイオン化しやすい金属を用いることができる。
【００６８】
次に、第３実施形態の抵抗変化メモリ素子における書き込み、消去、読み出しの動作について説明する。
【００６９】
まず、書き込み動作では以下のような電圧印加を行う。第１実施形態では、第２電極１６に対して正の電圧Ｖsetを第１電極１３に印加したが、第３実施形態では逆バイアスの電圧を印加する、すなわち、第１電極３３に対して正の電圧Ｖsetを第２電極３６に印加する。
【００７０】
また、消去動作では以下のような電圧印加を行う。第１実施形態では、第１電極１３に対して正の消去電圧Ｖresetを第２電極１６に印加したが、第３実施形態では逆バイアスの電圧を印加する、すなわち、第２電極３６に対して正の消去電圧Ｖresetを第１電極３３に印加する。
【００７１】
また、読み出し動作では、第１電極３３と第２電極３６間にいずれのバイアスで読み出し電圧Ｖreadを印加してもよい。すなわち、第１電極３３に対して正の読み出し電圧Ｖreadを第２電極３６に印加してもよく、第２電極３６に対して正の読み出し電圧Ｖreadを第１電極３３に印加してもよい。
【００７２】
第３実施形態の抵抗変化メモリ素子におけるメモリ動作原理を含むその他の構成及び効果は第１実施形態と同様である。
【００７３】
［第４実施形態］
第４実施形態では、データ保持特性の悪い抵抗変化素子（リーク電流抑止層）を複数個直列に接続させた構造、ここではデータ保持特性の悪い抵抗変化素子を２つ直列に接続した例を示す。なお、データ保持特性の悪い抵抗変化素子を３層以上重ねてもよい。
【００７４】
図１０は、第４実施形態の抵抗変化メモリ素子の構造を示す断面図である。
【００７５】
図示するように、抵抗変化メモリ素子４０は、抵抗変化素子４１、抵抗変化素子４２、及び抵抗変化素子４３を備えている。抵抗変化素子４１は、電極４４及び電極４５と、電極４４と電極４５との間に配置された可変抵抗層４６とを有する。抵抗変化素子４２は、電極４５及び電極４７と、電極４５と電極４７との間に配置された可変抵抗層４８とを有する。抵抗変化素子４３は、電極４７及び電極４９と、電極４７と電極４９との間に配置された可変抵抗層５０とを有する。
【００７６】
抵抗変化素子４１と抵抗変化素子４２は、電極４５を介して電気的に直列に接続されている。抵抗変化素子４２と抵抗変化素子４３は、電極４７を介して電気的に直列に接続されている。抵抗変化素子４１，４２，４３の接続方法としては、基板面に対して垂直方向に抵抗変化素子４１，４２，４３を積層した構造、すなわち電極４５を共通の電極として抵抗変化素子４１と抵抗変化素子４２とを積層し、電極４７を共通の電極として抵抗変化素子４２と抵抗変化素子４３とを積層した構造がある。また、前記構造の他に、抵抗変化素子４１，４２，４３を基板面上にそれぞれ配置して共通の電極４５，４７をそれぞれ設ける構造などがある。
【００７７】
抵抗変化素子４１，４２，４３のうちの２つの抵抗変化素子は、データ保持特性が悪い特性を有する素子であり、低抵抗化後の電圧遮断により、自発的に高抵抗化する素子である。残りの一つの抵抗変化素子は、データ保持特性が良好な素子であり、状態を保持する情報記憶層として機能する。例えば、抵抗変化素子４１はデータ保持特性が良好な素子であり、抵抗変化素子４２，４３はともにデータ保持特性が悪い素子である。
【００７８】
第４実施形態における抵抗変化素子４１，４２，４３を構成する材料に関しては、第１、第２、第３実施形態に記載した抵抗変化素子１１，１２，２１，３１，３２と同様である。すなわち、例えば、データ保持特性が悪い抵抗変化素子４２，４３は、第１実施形態の抵抗変化素子１２を構成する材料系、または第３実施形態の抵抗変化素子３２を構成する材料系を用いることができる。データ保持特性が良い抵抗変化素子４１は、第１実施形態の抵抗変化素子１１、または第２実施形態の抵抗変化素子２１を構成する材料系、または第３実施形態の抵抗変化素子３１を構成する材料系を用いることができる。メモリ動作原理を含むその他の構成及び効果は第１実施形態と同様である。
【００７９】
［第５実施形態］
第５実施形態では、第１，第２，第３，第４実施形態の抵抗変化メモリ素子を下部配線と上部配線との交差部に配置したクロスポイント型の抵抗変化メモリについて説明する。
【００８０】
第１，第２，第３，第４実施形態の抵抗変化メモリ素子はメモリセルとして機能し、そのメモリセルへの接続方法には依存せず、どのようなメモリ装置であっても適用可能である。例えば、ＮＡＮＤ型フラッシュメモリに代わる記憶装置として、上部配線と下部配線の交差部分に第１〜第４実施形態の抵抗変化メモリ素子を挿入する、いわゆるクロスポイント型のメモリアレイにも適用できる。さらに、クロスポイント型の三次元積層構造にも適用可能である。
【００８１】
図１１に、第５実施形態のクロスポイント型のメモリアレイを示す。第１方向に延伸した下部配線５１が第２方向に複数配列され、下部配線５１にはこれらを駆動する制御回路５２が接続される。下部配線５１の上方には第２方向に延伸した上部配線５３が第１方向に複数配列され、上部配線５３にはこれらを駆動する制御回路５４が接続される。下部配線５１と上部配線５３の交差部分には、第１または第２，第３，第４実施形態の抵抗変化メモリ素子１０または２０，３０，４０が配置される。
【００８２】
第５実施形態では、素子をそれぞれ上下逆転した素子構造にも適用可能であり、積層クロスポイント型の抵抗変化メモリを形成することができる。その他の構成及び効果は第１、第２、第３、第４実施形態と同様である。
【００８３】
第５実施形態によれば、リーク電流抑止機能を有し、安定したメモリ動作が可能な抵抗変化メモリ素子を備えたクロスポイント型の抵抗変化メモリを提供することができる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１０…抵抗変化メモリ素子、１１，１２…抵抗変化素子、１３，１４…電極、１５…可変抵抗層、１６…電極、１７…可変抵抗層、２０…抵抗変化メモリ素子、２１…抵抗変化素子、２３…電極、２５…可変抵抗層、３０…抵抗変化メモリ素子、３１，３２…抵抗変化素子、３３，３４…電極、３５…可変抵抗層、３６…電極、３７…可変抵抗層、４０…抵抗変化メモリ素子、４１，４２，４３…抵抗変化素子、４４，４５…電極、４６…可変抵抗層、４７…電極、４８…可変抵抗層、４９…電極、５０…可変抵抗層、５１…下部配線、５２…制御回路、５３…上部配線、５４…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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