(57)【要約】【課題】ＰＤの数を減らし、光遅延分岐回路を必要としない電気遅延型ＯＣＴＡを提供すること。【解決手段】伝送線路１０に入力パラレル電気信号が入力されたスイッチ２０−１〜２０−Ｎが並列に取り付けられている。スイッチ２０−１〜２０−Ｎは、ノーマリオフ状態に設定されており、光電変換器３０から出力され分岐した電気信号によってＯＮされると伝送線路１０に出力シリアル電気信号を構成する電気パルスを生成する。光電変換器３０は光パルス又は光ラベルトリガーが照射されると電気信号を出力し、分岐回路４０−１〜４０〜Ｎ、遅延回路５０−１〜５０−（Ｎ−１）を介して各スイッチ２０−１〜２０−Ｎに入力する。遅延回路５０−１〜５０−（Ｎ−１）は分岐回路４０−１〜４０〜Ｎの間に設置されており、出力シリアル電気信号のビット間隔τに相当する時間差でスイッチ２０−１〜２０−Ｎに電気信号が到達するように調整されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの前記出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個のスイッチ回路と、
光パルスをトリガとして電気パルスを生成する光電変換器と、
前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するＮ個の分岐回路と、
前記電気パルスが前記出力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたＮ−１個の遅延回路と
を備え、
前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してＮ個のパラレル信号の１つから前記電気信号を出力することを特徴とする電気遅延型光クロック型トランジスタアレイ回路。
【請求項２】
前記各スイッチ回路は、
前記伝送線路にドレイン端子が接続され、前記パラレル信号の信号源にソース端子が接続されたトランジスタ回路と、
前記分岐回路の１つと前記トランジスタのゲート端子とを接続するレベル変換器と
を備えたことを特徴とする請求項１に記載の電気遅延型光クロック型トランジスタアレイ回路。
【請求項３】
入力シリアル電気信号を伝播させる伝送線路と、
前記伝送線路に並列に接続され、前記入力シリアル電気信号の特定の１ビットの電気信号をサンプルホールドするＮ個のスイッチ回路と、
光パルスをトリガとして電気パルスを生成する光電変換器と、
前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するＮ個の分岐回路と、
前記電気パルスが前記入力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたＮ−１個の遅延回路と、
を備え、
前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してＮビットの入力シリアル信号からＮ個のパラレル信号の１つを出力することを特徴とする電気遅延型光クロック型トランジスタアレイ回路。
【請求項４】
前記各スイッチ回路は、
前記伝送線路にドレイン端子が接続されたトランジスタ回路と、
前記トランジスタ回路のソース端子に接続された、前記サンプルホールドされた特定の１ビットの電気信号が充電されるホールドキャパシタと、
前記サンプルホールドされた電気信号をリセットするためのリセットトランジスタと、
前記トランジスタ回路のソース端子に接続された、前記ホールドキャパシタに充電された電気信号を出力するバッファ回路と、
を備えたことを特徴とする請求項３に記載の電気遅延型光クロック型トランジスタアレイ回路。
【請求項５】
前記各スイッチ回路は、前記分岐回路の１つと前記トランジスタのゲート端子とを接続するレベル変換器を備えたことを特徴とする請求項４に記載の電気遅延型光クロック型トランジスタアレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気遅延型光クロック型トランジスタアレイに関する。
【背景技術】
【０００２】
近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光通信の高速化と大容量化の要求が高まっている。さらに、今後の光通信ネットワークは、様々なネットワークサービスに対応可能な柔軟性、及びサービスの種類とユーザーの増大に対応可能な拡張性が必要となってくる。
【０００３】
上記の課題に対して、光パケットを用いた通信は、細かなデータ粒度により、最も帯域利用効率、柔軟性、拡張性が高いネットワークを実現することができる。光パケット通信の実現には幾つかの機能が必要であるが、まず、もとの信号である非同期バースト光パケットの生成が必要である。
【０００４】
このパケット生成動作においては、もとのパケットデータが保持されているメモリー媒体は、シリコン系Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＡＭ）が主流であるが、シリコンＲＡＭ自身のインターフェイス速度は１Ｇｂｐｓあたりの制限があるので、メモリー媒体から直接パケット信号を出力するのは困難である。
【０００５】
そこで、パケット信号の生成には、データを複数の低速なパラレル電気信号としてメモリー媒体から出力し、高速電子回路技術を用いた電気クロック信号発生器と電気パラレル−シリアル変換器により、パラレル電気信号を高速なシリアル電気信号に変換することが考えられている。そして、その後の電光変換により、光パケット信号が生成される。
【０００６】
しかし、このように複数の低速な信号を高速の信号に変換する場合、低速な電気信号を順次倍の速度に逓倍する（すなわち、数１００ＭＨｚ→・・・→２０ＧＨｚ→４０ＧＨｚとする）必要があるため、かなりの段数が必要となり、また、それぞれの段におけるクロック生成が必要となる。さらに、それぞれの段に対する入力パラレル信号の位相ずれの問題がある。
【０００７】
これに対して、位相制御を行うＳｅｒｄｅｓ−Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ（ＳＦＩ）の規格などあるが、この制御を実行する電子回路技術は非常に複雑であり、デバイス数（Ｆｌｉｐ−Ｆｌｏｐ）も多くなることから、デバイス全体の消費電力が大きくなってしまう。さらに、本制御方式はそれぞれのパラレル信号に対してクロック再生を行っているが、非同期バースト的に入力する信号に対しては、瞬時にクロックを抽出することができない。
【０００８】
これらの問題を解決する方法として、光クロック型トランジスタアレイ（ＯＣＴＡ）光
電子回路が開発され、電光パラレル−シリアル変換器を実現されている（下記非特許文献
１参照）。
【０００９】
図６に、従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図を示す。なお、図６において、（Ｍ）はＭＳＭ−ＰＤ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ  Ｐｈｏｔｏ  Ｄｅｔｅｃｔｏｒ）、（ＶM）はＭＳＭ−ＰＤバイアス電圧、（ＲM）は入力抵抗、（ＣM）は充電用キャパシタ、（Ｔｒ）はトランジスタ、（Ｐ）は光パルス、（Ｖb）はバイアス電圧、（Ｒb）は並列抵抗、（ＳON）はＯＮ信号、（ＳＰ）は入力パラレル電気信号、（ＳＳ）は出力シリアル電気信号を示す。
【００１０】
図６に示すように、従来のＯＣＴＡは、Ｎ個の光トリガ型トランジスタ回路１〜Ｎが一つの伝送線路１０に並列に取り付けられており、それぞれの光トリガ型トランジスタ回路１〜Ｎは、主にトランジスタ（Ｔｒ1〜ＴｒN）とトランジスタ（Ｔｒ1〜ＴｒN）のゲート端子に取り付けられたＭＳＭ−ＰＤ（Ｍ1〜ＭN）から構成されている。
【００１１】
パケットデータは、ＣＭＯＳメモリーから入力パラレル電気信号（ＳＰ1〜ＳＰN）として出力され、それぞれがトランジスタ（Ｔｒ1〜ＴｒN）のドレイン端子に供給される。トランジスタ（Ｔｒ1〜ＴｒN）のゲート端子には、バイアス電圧（Ｖb）を与えることでノーマリオフの状態に設定されており、入力パラレル電気信号（ＳＰ1〜ＳＰN）は、伝送線路１０に流れ込まないようになっている。
【００１２】
次に、ＭＳＭ−ＰＤ（Ｍ1〜ＭN）に光パルス（Ｐ1〜ＰN）を照射すると、そこで発生した電気パルスがゲート電圧の閾値を超えるまで上昇し、トランジスタ（Ｔｒ1〜ＴｒN）をＯＮとするため、電気パルスが消滅する間（すなわち、トランジスタ（Ｔｒ1〜ＴｒN）がＯＮである間）は、入力パラレル電気信号（ＳＰ1〜ＳＰN）が伝送線路１０上に出力される。この時、入力された入力パラレル電気信号（ＳＰ1〜ＳＰN）が“１”の場合は電気パルスが伝送線路１０上を伝播し、“０”の場合は出力されないこととなる。
【００１３】
したがって、Ｎ個のＭＳＭ−ＰＤ（Ｍ1〜ＭN）に、一定の時間差τを与えて光パルス（Ｐ1〜ＰN）を順次照射することにより、ＣＭＯＳメモリから出力されたＮ個の入力パラレル電気信号（ＳＰ1〜ＳＰN）と同じデータを有する出力シリアル電気信号（ＳＳ）へ変換されることとなる。
【００１４】
出力された出力シリアル電気信号（ＳＳ）は、光変調器等を用いて電気−光変換することにより、シリアル光信号に変換される。さらに、各光トリガ型トランジスタ回路１〜Ｎにおける光パルス（Ｐ1〜ＰN）の照射、及び入力パラレル電気信号（ＳＰ1〜ＳＰN）のビット入力を一定の周期（Ｔ＝Ｎｘτ）で繰り返すことにより、任意長のバースト光パケットを生成することができる。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Ｒｙｏｈｅｉ Ｕｒａｔａ、外４名、“Ａｎ Ｏｐｔｉｃａｌｌｙ  Ｃｌｏｃｋｅｄ Ｔｒａｎｓｉｓｔｏｒ Ａｒｒａｙ ＦＯＲ Ｈｉｇｈ-Ｓｐｅｅｄ  Ａｓｙｎｃｈｒｏｎｏｕｓ Ｌａｂｅｌ Ｓｗａｐｐｉｎｇ： ４０ Ｇｂ／ｓ ＡＮＤ Ｂｅｙｏｎｄ”、ＩＥＥＥ、ＪＯＵＲＮＡＬ ＯＦ ＬＩＧＨＴＷＡＶＥ ＴＥＣＨ  ＮＯＬＯＧＹ、ＶＯＬ．２６、ＮＯ．６、２００８年３月１５日、ｐ．６９２−７０３
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術はＮ個の光トリガ型トランジスタ（Ｔｒ1〜ＴｒN）に対するＯＮ信号を生成するためにＮ個のＭＳＭ−ＰＤ（Ｍ1〜ＭN）を必要とし、それらＮ個のＭＳＭ−ＰＤ（Ｍ1〜ＭN）に一定の時間差τを与えて光パルス（Ｐ1〜ＰN）を順次照射するために光遅延分岐回路を必要とするため、装置が大きく、作製高コストであるという課題があった。
【００１７】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、ＰＤの数を減らし、電気信号遅延回路を用いた電気遅延型ＯＣＴＡを提供することにある。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、請求項１に記載の発明は電気遅延型光クロック型トランジスタアレイ回路であって、出力シリアル電気信号を伝播させる伝送線路と、前記伝送線路に並列に接続され、該伝送線路を介して外部に出力するＮビットの前記出力シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に出力するＮ個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するＮ個の分岐回路と、前記電気パルスが前記出力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたＮ−１個の遅延回路とを備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してＮ個のパラレル信号の１つから前記電気信号を出力することを特徴とする。
【００１９】
請求項２に記載の発明は、請求項１に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記伝送線路にドレイン端子が接続され、前記パラレル信号の信号源にソース端子が接続されたトランジスタ回路と、前記分岐回路の１つと前記トランジスタのゲート端子とを接続するレベル変換器とを備えたことを特徴とする。
【００２０】
請求項３に記載の発明は、電気遅延型光クロック型トランジスタアレイ回路であって、入力シリアル電気信号を伝播させる伝送線路と、記伝送線路に並列に接続され、前記入力シリアル電気信号の特定の１ビットの電気信号をサンプルホールドするＮ個のスイッチ回路と、光パルスをトリガとして電気パルスを生成する光電変換器と、前記光電変換器に直列に接続され、前記電気パルスを前記各スイッチ回路に分岐するＮ個の分岐回路と、前記電気パルスが前記入力シリアル電気信号のビット間隔に相当する時間差で前記各スイッチ回路に到達するように前記分岐回路間に設けられたＮ−１個の遅延回路とを備え、前記各スイッチ回路は、前記各分岐回路で分岐された前記電気パルスによりスイッチング制御してＮビットの入力シリアル信号からＮ個のパラレル信号の１つを出力することを特徴とする。
【００２１】
請求項４に記載の発明は、請求項３に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記伝送線路にドレイン端子が接続されたトランジスタ回路と、前記トランジスタ回路のソース端子に接続された、前記サンプルホールドされた特定の１ビットの電気信号が充電されるホールドキャパシタと、前記サンプルホールドされた電気信号をリセットするためのリセットトランジスタと、前記トランジスタ回路のソース端子に接続された、前記ホールドキャパシタに充電された電気信号を出力するバッファ回路とを備えたことを特徴とする。
【００２２】
請求項５に記載の発明は、請求項４に記載の電気遅延型光クロック型トランジスタアレイ回路において、前記各スイッチ回路は、前記分岐回路の１つと前記トランジスタのゲート端子とを接続するレベル変換器を備えたことを特徴とする。
【発明の効果】
【００２３】
本発明は、ＰＤの数を減らし、電気信号遅延回路を用いることにより、装置を小型化し、歩留まりを向上して作製コストを抑える効果を奏する。また、伝送線路を短くすることができるため、パラレル−シリアル変換、シリアル−パラレル変換を高速化する効果を奏する。また、作製が容易で小型化も容易なため、パラレルチャネル数を容易に増加させることができる。
【図面の簡単な説明】
【００２４】
【図１】本願発明の実施形態１に係る電気遅延型ＯＣＴＡの構成の模式図を示す図である。
【図２】本願発明の実施形態１に係る複数の光電変換器を有する電気遅延型ＯＣＴＡの構成の模式図を示す図である。
【図３】本発明の実施形態２に係る電気遅延型ＯＣＴＡの構成の模式図を示す図である。
【図４】本発明の実施形態３に係る電気遅延型ＯＣＴＡの構成の模式図を示す図である。
【図５】本発明のシリアル−パラレル変換動作の行うためのスイッチ回路の構成を示す図である。
【図６】従来の光クロック型トランジスタアレイ（ＯＣＴＡ）の構成を示した模式図を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について、詳細に説明する。  
（実施形態１）
図１に、本願発明の実施形態１に係る電気遅延型ＯＣＴＡの構成の模式図を示す。ここではパラレル−シリアル変換動作に関し説明する。伝送線路１０に入力パラレル電気信号（ＳＰ1〜ＳＰN）が入力されたスイッチ２０−１〜２０−Ｎが並列に取り付けられている。スイッチ２０−１〜２０−Ｎは、ノーマリオフ状態に設定されており、光電変換器（ＯＥ）３０から出力され分岐した電気信号によってＯＮされると伝送線路１０に出力シリアル電気信号を構成する電気パルスを生成する。光電変換器３０は光パルス又は光ラベルトリガーが照射されると電気信号を出力し、直列接続された分岐回路４０−１〜４０〜Ｎ、遅延回路５０−１〜５０−（Ｎ−１）を介して各スイッチ２０−１〜２０−Ｎに入力する。遅延回路５０−１〜５０−（Ｎ−１）は分岐回路４０−１〜４０〜Ｎの間に設置されており、出力シリアル電気信号（ＳＳ）のビット間隔τに相当する時間差でスイッチ２０−１〜２０−Ｎに電気信号が到達するように調整されている。
【００２６】
スイッチ２０−１〜２０−Ｎは、入力パラレル電気信号（ＳＰ1〜ＳＰN）が入力されるドレイン端子と、伝送線路１０に接続されたソース端子を有するトランジスタ２２−１〜２２−Ｎと、トランジスタ２２−１〜２２−ＮのゲートにＯＮ信号を入力するレベル変換器２１−１〜２１−Ｎとからなる。分岐回路４０−１〜４０−Ｎから出力された電気信号はレベル変換器２１−１〜２１−Ｎを介してトランジスタ２２−１〜２２−Ｎのゲート端子に入力されるとドレイン・ソース間がＯＮになり、伝送線路１０に出力シリアル電気信号を構成する電気パルスを生成する。
【００２７】
光電変換器３０を構成する受光素子は、ＭＳＭ−ＰＤやＰＩＮ−ＰＤ等の様々なタイプのＰＤが可能であるが、光電変換器３０の１つのＰＤによって生成された電気信号から複数のスイッチ２０−１〜２０−ＮにＯＮ信号を供給することができる。そのため、本発明はスイッチ２０−１〜２０−Ｎに１つのＰＤを使用する従来のＯＣＴＡに比べＰＤの数を大幅に減らすことができる。分岐回路４０−１〜４０−Ｎは差動増幅器、遅延回路５０−１〜５０−（Ｎ−１）はバッファ回路や電気配線とすることができる。
【００２８】
このように、ＰＤ、光遅延分岐回路に替えて歩留まりが高く、作製が容易な分岐回路４０−１〜４０〜Ｎ、遅延回路５０−１〜５０−（Ｎ−１）を用いることにより、装置を低コストで作製することができる。さらに、分岐回路４０−１〜４０〜Ｎ、遅延回路５０−１〜５０−（Ｎ−１）は、ＰＤ、光遅延分岐回路に比べて小型化が容易であるため、伝送線路１０を従来よりも短縮することでパラレル−シリアル変換をより高速に行うことができる。
【００２９】
１つの光電変換器３０が電気信号を供給できるスイッチ２０−１〜２０−Ｎの数は、光電変換器３０からスイッチ２０−Ｎのトランジスタ２２−Ｎのゲート端子までの伝送経路における電気信号の減衰度合いによって決まるが、半導体の微細化技術の向上と共にスイッチの数Ｎは改善されることが期待される。この半導体の微細化技術の向上スピードは、光回路の微細化技術の向上スピードよりも優位であると考えられるので、本発明は、光遅延分岐回路を用いた従来のＯＣＴＡに対して、小型化、ビット数の増加等の改善が容易に行えることが期待される。
【００３０】
出力シリアル電気信号のビット数を規定するスイッチの数は、上述のように伝送経路における電気信号の減衰度合いに依存する。しかしながら、スイッチの数は光電変換器を増やすことで容易に増やすことができる。図２に、光遅延分岐回路を介して本願発明の実施形態１に係る電気遅延型ＯＣＴＡを２つ接続した構成の模式図を示す図である。図２に示す構成では、光遅延分岐回路７０で接続された複数の光電変換器３０−１、３０−２を設けることで、スイッチの数を図１に示す例に対し容易に２倍にすることができる。
【００３１】
（実施形態２）
図３に、本発明の実施形態２に係る電気遅延型ＯＣＴＡの構成の模式図を示す。本実施形態２は、伝送線路１０に出力される電気パルスの幅を任意に設定することができることを特徴とする。
【００３２】
実施形態１の分岐回路４０−Ｎに遅延回路５０−Ｎと分岐回路４０−（Ｎ＋１）とが接続されおり、スイッチ２０−１〜２０−Ｎと分岐回路４０−１〜４０−Ｎとの間に差動増幅器６０−１〜６０−Ｎを設ける。差動増幅器６０−１〜６０−Ｎは、正入力端子に分岐回路４０−１〜４０−Ｎが接続され、正出力端子にスイッチ２０−１〜２０−Ｎを接続され、差動増幅器６０−２〜６０−Ｎの負出力端子に１つ前のスイッチ２０−１〜２０−（Ｎ−１）が接続されている。
【００３３】
差動増幅器６０−１の負出力端子及び差動増幅器６０−（Ｎ＋１）の正出力端子は終端負荷に接続され、差動増幅器６０−２〜６０−Ｎの負出力端子はスイッチ２０−１〜２０−Ｎのトランジスタ２２−１〜２２−Ｎのゲート端子にレベル変換器２３−１〜２３−Ｎを介して接続されている。
【００３４】
差動増幅器６０−１〜６０−Ｎの正出力によってＯＮされたトランジスタ２２−１〜２２−Ｎは、差動増幅器６０−２〜６０−Ｎからの負出力によってＯＦＦされることで電気パルスの幅を設定する。
【００３５】
また、分岐回路４０−Ｎに遅延回路５０−Ｎ、分岐回路４０−（Ｎ＋１）、差動増幅器６０−（Ｎ＋１）を設ける替わりに、スイッチ２０−１〜２０−Ｎを伝送線路１０の周囲に周回状に配置し、差動増幅器６０−１の負出力端子をスイッチ２０−Ｎのレベル変換器２３−Ｎに接続した構成でも同様の機能を実現できる。
【００３６】
（実施形態３）
図４に、本発明の実施形態３に係る電気遅延型ＯＣＴＡの構成の模式図を示す。本実施形態３は、実施形態２に対してスイッチ２０−１〜２０−Ｎの構成のみが異なる。
【００３７】
スイッチ２０−１〜２０−Ｎは、トランジスタ２２−１〜２２−Ｎの外に、トランジスタ２２−１〜２２−Ｎのソース端子に接続されたドレイン端子と入力パラレル電気信号源に接続されたソース端子とを有するノーマリオン状態に設定されたトランジスタ２４−１〜２４−Ｎを有する。トランジスタ２４−１〜２４−Ｎのゲート端子に差動増幅器６０−２〜６０−（Ｎ＋１）の負出力端子がレベル変換器２３−１〜２３−Ｎを介して接続されており、差動増幅器６０−２〜６０−（Ｎ＋１）の負出力によってトランジスタ２４−１〜２４−Ｎのドレイン・ソース間をＯＦＦするように構成されている。トランジスタ２４−１〜２４−ＮがＯＦＦされ、トランジスタ２２−１〜２２−Ｎに入力される入力パラレル電気信号を遮断することで、伝送線路１０に出力される電気パルスの幅を設定することができる。
【００３８】
ここまでパラレル−シリアル変換動作に関して説明したが、実施形態１〜３のスイッチ２０−１〜２０−Ｎに下記の構成を追加することによってシリアル−パラレル変換動作も可能になる。図５に、シリアル−パラレル変換動作の行うためのスイッチ回路の構成の模式図を示す。入力パラレル信号源が接続されていたトランジスタ２２−１〜２２−Ｎ又はトランジスタ２４−１〜２４−Ｎのソース端子に、入力信号を充電するためのホールドキャパシタ２５−１〜２５−Ｎ、それらキャパシタのチャージをリセットするためのリセットトランジスタ２６−１〜２６−Ｎ、ホールドキャパシタトランジスタ２５−１〜２５−Ｎの電圧を外部に取り出すためのバッファ回路２７−１〜２７−Ｎを接続する。
【００３９】
トランジスタ２２−１〜２２−ＮをＯＮすると、伝送線路１０上を伝播する入力シリアル電気信号がホールドキャパシタ２５−１〜２５〜Ｎに充電される。充電された電荷がリークしないように、リセットトランジスタ２６−１〜２６−Ｎは負の電圧値に設定されている。
【００４０】
入力信号のビット間隔に相当する時間差を設けたＯＮ信号をスイッチ２０−１〜２０−Ｎに入力することにより、Ｎビットの入力シリアル電気信号の各ビットは、スイッチ２０−１〜２０−Ｎのホールドキャパシタ２５−１〜２５〜Ｎに格納される。ホールドキャパシタ２５−１〜２５〜Ｎに充電されたチャージは、バッファ回路２７−１〜２７−Ｎを通して出力される。
【００４１】
このように、本願発明の電気遅延型ＯＣＴＡはパラレル−シリアル変換動作、シリアル−パラレル変換動作が可能となることから、ラベルトリガーによりラベルの生成および処理が可能であり、本願発明をＣＭＯＳメモリーとのインターフェイスに用いた場合パルストリガーにより高品質な非同期バースト光パケット信号の生成および処理が可能である。
【符号の説明】
【００４２】
１０  伝送線路
２０−１〜２０−Ｎ  スイッチ
２１−１〜２０−Ｎ  レベル変換器
２２−１〜２２−Ｎ  トランジスタ
２３−１〜２３−Ｎ  レベル変換器
２４−１〜２４−Ｎ  トランジスタ
２５−１〜２５−Ｎ  ホールドキャパシタ
２６−１〜２６−Ｎ  リセットトランジスタ
２７−１〜２７−Ｎ  バッファ回路
３０、３０−１、３０−２  光電変換器
４０−１〜４０−Ｎ  分岐回路
５０−１〜５０−Ｎ  遅延回路
６０−１〜６０−Ｎ  差動増幅器
７０  光遅延分岐回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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