(57)【要約】【課題】複数のゲートラインにそれぞれスキャン信号を供給するシフトレジスタを備えるゲート駆動回路及びそのシフトレジスタを提供する。【解決手段】各シフトレジスタは方向入力信号を第１のノードに出力する入力部、第１のノードの信号に対するインバーティング信号を発生させて第２のノードに出力するインバータ部、第１のノードの信号により出力クロック信号を活性化させて出力信号で出力するプルアップ部及び第２のノードの信号によりプルダウン出力信号を活性化させて出力するプルダウン部で構成される出力部を備える。入力部は、信号接続状態を変えて両方向駆動を実現し、インバータ部は、制御クロック信号のカップリングにより完壁にインバーティングする。【選択図】    図５
2013140665.tif 000002
【特許請求の範囲】
【請求項１】
表示装置の複数のゲートラインにそれぞれスキャン信号を供給する順次接続された複数のシフトレジスタを備えるゲート駆動回路であって、
前記シフトレジスタは、
該シフトレジスタの前段または後段シフトレジスタの出力信号によりゲートハイ電圧ＶＧＨまたはゲートロー電圧ＶＧＬを有する方向入力信号を第１のノードに出力する入力部１０と、
前記第１のノードに接続され、前記第１のノードの信号に対するインバーティング信号を発生させて前記第２のノードに出力するインバータ部２０と、
前記第１のノードに接続され、前記第１のノードの信号により出力クロック信号を活性化させて出力信号で当該ゲートラインに出力するプルアップ部及び前記第２のノードの信号によりプルダウン出力信号を活性化させて出力するプルダウン部で構成される出力部３０と、
を備え、
前記インバータ部は、前記制御クロック信号とのカップリングにより制御されることを特徴とするゲート駆動回路。
【請求項２】
前記インバータ部は、
ゲートがキャパシタを介して前記制御クロック信号を受信し、ドレインが前記制御クロック信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、
ゲートが前記第１のノードに接続され、ドレインが前記第１のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第３のスイッチング素子と、
を備えることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記インバータ部は、
ゲートがキャパシタを介して前記制御クロック信号を受信し、ドレインがバイアス信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、
ゲートが前記第１のノードに接続され、ドレインが前記第１のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第３のスイッチング素子と、
を備えることを特徴とする請求項１に記載のゲート駆動回路。
【請求項４】
前記ゲート駆動回路がシングルタイプである場合、前記出力クロック信号と前記制御クロック信号とは互いに１８０度の位相差を有するクロック信号であり、
前記ゲート駆動回路がデュアルタイプである場合、前記出力クロック信号と前記制御クロック信号とは４Ｈ毎に印加される信号であり、互いに２Ｈの差異を有するクロック信号であり、
奇数番目のシフトレジスタの出力クロック信号と偶数番目のシフトレジスタの制御クロック信号とは同じクロック信号であり、奇数番目のシフトレジスタの制御クロック信号と偶数番目のシフトレジスタの出力クロック信号とは同じクロック信号であることを特徴とする請求項１〜３のいずれか１項に記載のゲート駆動回路。
【請求項５】
前記制御クロック信号と前記出力クロック信号とは同じ信号であり、
前記ゲート駆動回路がシングルタイプである場合、奇数番目のシフトレジスタの制御及び出力クロック信号は、偶数番目のシフトレジスタの制御及び出力クロック信号と互いに１８０度の位相差を有するクロック信号であり、
前記ゲート駆動回路がデュアルタイプである場合、奇数番目のシフトレジスタの制御及び出力クロック信号と偶数番目のシフトレジスタの制御及び出力クロック信号とは、４Ｈ毎に印加される信号であり、互いに２Ｈの差異を有するクロック信号であることを特徴とする請求項１〜３のいずれか１項に記載のゲート駆動回路。
【請求項６】
ゲートスタートパルスにより前記第２のノードの電圧を上昇させる安定化部４０をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載のゲート駆動回路。
【請求項７】
前記安定化部は、
ゲートが前記ゲートスタートパルスを受信し、ドレインが前記バイアス信号を受信し、ソースが前記第２のノードに接続されたスイッチング素子を備えることを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記前段または後段シフトレジスタの出力信号によりゲートロー電圧ＶＧＬを有する方向入力信号が前記第１のノードに入力されるとき、前記第２のノードの電圧を上昇させるリセット補助部５０をさらに備えることを特徴とする請求項５に記載のゲート駆動回路。
【請求項９】
前記リセット補助部は、
ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記ゲートハイ電圧ＶＧＨまたはゲートロー電圧ＶＧＬを有する方向入力信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、
ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧ＶＧＬまたはゲートハイ電圧ＶＧＨを有する方向入力信号を受信し、ソースが前記第２のノードに接続された第２のスイッチング素子と、
を備えることを特徴とする請求項８に記載のゲート駆動回路。
【請求項１０】
スイングクロック信号により周期的に前記第２のノードの電圧を下げるスイング部をさらに備えることを特徴とする請求項５に記載のゲート駆動回路。
【請求項１１】
前記スイングクロック信号は、ゲート駆動回路がシングルタイプである場合、前記制御及び出力クロック信号と１８０度の位相差を有するクロック信号であり、ゲート駆動回路がデュアルタイプである場合、前記制御及び出力クロック信号と２Ｈの差異を有するクロック信号であることを特徴とする請求項１０に記載のゲート駆動回路。
【請求項１２】
前記スイング部は、
ゲートが前記スイングクロック信号を受信し、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備えることを特徴とする請求項１０に記載のゲート駆動回路。
【請求項１３】
前記複数のシフトレジスタのうち、最初のシフトレジスタの前段シフトレジスタの出力信号と最後のシフトレジスタの後段シフトレジスタの出力信号とはゲートスタートパルスであることを特徴とする請求項１に記載のゲート駆動回路。
【請求項１４】
前記入力部は、
ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが前記ゲートハイ電圧ＶＧＨまたはゲートロー電圧ＶＧＬを有する方向入力信号を受信し、ソースが前記第１のノードに接続された第１のスイッチング素子と、
ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧ＶＧＬまたはゲートハイ電圧ＶＧＨを有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子と、
を備えることを特徴とする請求項１に記載のゲート駆動回路。
【請求項１５】
前記前段シフトレジスタの出力信号により前記第１のスイッチング素子に前記ゲートハイ電圧ＶＧＨを有する方向入力信号が入力される正方向駆動である場合、前記第２のスイッチング素子には、前記後段シフトレジスタの出力信号により前記ゲートロー電圧ＶＧＬを有する方向入力信号が入力され、前記ゲートロー電圧を有する方向入力信号により前記第１のノードがリセットされることを特徴とする請求項１４に記載のゲート駆動回路。
【請求項１６】
前記後段シフトレジスタの出力信号により前記第２のスイッチング素子に前記ゲートハイ電圧ＶＧＨを有する方向入力信号が入力される逆方向駆動である場合、前記第１のスイッチング素子には、前記前段シフトレジスタの出力信号により前記ゲートロー電圧ＶＧＬを有する方向入力信号が入力され、前記ゲートロー電圧ＶＧＬを有する逆方向入力信号により前記第１のノードがリセットされることを特徴とする請求項１４に記載のゲート駆動回路。
【請求項１７】
ゲートが前段シフトレジスタの出力端に接続され、ドレインがゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子Ｔ１と、
ゲートが後段シフトレジスタの出力端に接続され、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子Ｔ２と、
ゲートがキャパシタを介して制御クロック信号を受信し、ドレインが前記制御クロック信号を受信し、ソースが第２のノードに接続された第３のスイッチング素子Ｔ３と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子Ｔ４と、
ゲートが前記第１のノードに接続され、ドレインが前記第３のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第５のスイッチング素子Ｔ５と、
ゲートが前記第１のノードに接続され、ドレインが出力クロック信号を受信し、ソースが出力端に接続された第６のスイッチング素子Ｔ６と、
ゲートが前記第２のノードに接続され、ドレインが前記出力端に接続され、ソースが前記基底電圧端に接続された第７のスイッチング素子Ｔ７と、
ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第８のスイッチング素子Ｔ８と、
を備えることを特徴とするシフトレジスタ。
【請求項１８】
ゲートが前段シフトレジスタの出力端に接続され、ドレインがゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子Ｔ１と、
ゲートが後段シフトレジスタの出力端に接続され、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子Ｔ２と、
ゲートがキャパシタを介して制御クロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第２のノードに接続された第３のスイッチング素子Ｔ３と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子Ｔ４と、
ゲートが前記第１のノードに接続され、ドレインが前記第３のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第５のスイッチング素子Ｔ５と、
ゲートが前記第１のノードに接続され、ドレインが出力クロック信号を受信し、ソースが出力端に接続された第６のスイッチング素子Ｔ６と、
ゲートが前記第２のノードに接続され、ドレインが前記出力端に接続され、ソースが基底電圧端に接続された第７のスイッチング素子Ｔ７と、
ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第８のスイッチング素子Ｔ８と、
を備えることを特徴とするシフトレジスタ。
【請求項１９】
ゲートがゲートスタートパルスを受信し、ドレインが前記バイアス信号を受信し、ソースが前記第２のノードに接続された第９のスイッチング素子Ｔ９をさらに備えることを特徴とする請求項１８に記載のシフトレジスタ。
【請求項２０】
ゲートが前段シフトレジスタの出力端に接続され、ドレインがゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子Ｔ１と、
ゲートが後段シフトレジスタの出力端に接続され、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子Ｔ２と、
ゲートがキャパシタを介して制御クロック信号を受信し、ドレインがバイアス電圧を受信し、ソースが第２のノードに接続された第３のスイッチング素子Ｔ３と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子Ｔ４と、
ゲートが前記第１のノードに接続され、ドレインが前記第３のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第５のスイッチング素子Ｔ５と、
ゲートが前記第１のノードに接続され、ドレインが出力クロック信号を受信し、ソースが出力端に接続された第６のスイッチング素子Ｔ６と、
ゲートが前記第２のノードに接続され、ドレインが前記出力端に接続され、ソースが前記基底電圧端に接続された第７のスイッチング素子Ｔ７と、
ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第８のスイッチング素子Ｔ８と、
を備え、
前記制御クロック信号と前記出力クロック信号とは同じクロック信号であることを特徴とするシフトレジスタ。
【請求項２１】
ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と同じ方向入力信号を受信し、ソースが前記第２のノードに接続された第１０のスイッチング素子Ｔ１０と、
ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが前記第２のスイッチング素子と同じ方向入力信号を受信し、ソースが前記第２のノードに接続された第１１のスイッチング素子Ｔ１１と、
をさらに備えることを特徴とする請求項２０に記載のシフトレジスタ。
【請求項２２】
ゲートがゲートスタートパルスを受信し、ドレインが前記バイアス信号を受信し、ソースが前記第２のノードに接続された第９のスイッチング素子Ｔ９をさらに備えることを特徴とする請求項２０または２１に記載のシフトレジスタ。
【請求項２３】
ゲートが前段シフトレジスタの出力端に接続され、ドレインがゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが第１のノードに接続された第１のスイッチング素子Ｔ１と、
ゲートが後段シフトレジスタの出力端に接続され、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子Ｔ２と、
ゲートがキャパシタを介して制御クロック信号を受信し、ドレインが前記制御クロック信号を受信し、ソースが第２のノードに接続された第３のスイッチング素子Ｔ３と、
ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第４のスイッチング素子Ｔ４と、
ゲートが前記第１のノードに接続され、ドレインが前記第３のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第５のスイッチング素子Ｔ５と、
ゲートが前記第１のノードに接続され、ドレインが出力クロック信号を受信し、ソースが出力端に接続された第６のスイッチング素子Ｔ６と、
ゲートが前記第２のノードに接続され、ドレインが前記出力端に接続され、ソースが前記基底電圧端に接続された第７のスイッチング素子Ｔ７と、
ゲートが前記第２のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記基底電圧端に接続された第８のスイッチング素子Ｔ８と、
を備え、
前記制御クロック信号と前記出力クロック信号とは同じクロック信号であることを特徴とするシフトレジスタ。
【請求項２４】
ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と同じ方向入力信号を受信し、ソースが前記第２のノードに接続された第１０のスイッチング素子Ｔ１０と、
ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが前記第２のスイッチング素子と同じ方向入力信号を受信し、ソースが前記第２のノードに接続された第１１のスイッチング素子Ｔ１１と、
をさらに備えることを特徴とする請求項２３に記載のシフトレジスタ。
【請求項２５】
ゲートがスイングクロック信号を受信し、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第１２のスイッチング素子Ｔ１２をさらに備えることを特徴とする請求項２３または２４に記載のシフトレジスタ。
【請求項２６】
前記スイングクロック信号は、前記制御及び出力クロック信号と時間差を有して同じ周期毎に印加される信号であることを特徴とする請求項２５に記載のシフトレジスタ。
【請求項２７】
ゲートがゲートスタートパルスを受信し、ドレインがバイアス信号を受信し、ソースが前記第２のノードに接続された第９のスイッチング素子Ｔ９をさらに備えることを特徴とする請求項２５に記載のシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタを利用した表示装置のゲート駆動回路及びそのシフトレジスタに関する。より詳細には、表示装置の画面が上下反転する場合に対応してスキャン方向が調節可能なシフトレジスタ及びこれを利用した表示装置のゲート駆動回路に関する。
【背景技術】
【０００２】
近年、携帯用端末機に適用される表示装置は、ユーザの意図によって表示画面の位置、すなわち、上下左右が反転されて表示されなければならない場合がある。このような場合、表示装置のゲート駆動回路は、スキャン方向を変更して出力されるように設計される必要性がある。
【０００３】
従来のシフトレジスタは、大韓民国登録特許１０−１０２０６２７号に例示されたように、複数の薄膜トランジスタを備える。
図１は、従来のスキャン方向調整が可能なシフトレジスタ間の接続関係を示したゲート駆動回路のブロック図である。図２は、図１においてブロックで示した従来のシフトレジスタの一例をみせる詳細回路図である。
図２に示すように、従来のシフトレジスタは、シフトするための入力信号を受信する入力部１と、出力端のオフ特性を良くするためのインバータ部２と、ゲートラインにスキャン入力信号を出力するための出力部３と、リセット部４とを備える。
【０００４】
前記入力部１は、パルス入力信号を受信してＰノード（ブースティングノード）に伝達し、前記インバータ部２は、Ｐノードに伝達された入力部からの信号をインバーティングしてインバーティング信号をＸノードに出力する。
【０００５】
しかし、従来のシフトレジスタの場合、インバータ部２を構成するＴＦＴ（ＴＢ）がバイアス電圧Ｖｂｉａｓによって常にターンオン（Ｔｕｒｎ  ｏｎ）状態を維持しているため、Ｐノードの電圧と反対にＸノードの電圧をインバーティングさせることに限界がある。
したがって、従来のインバータ部は、不足したＴＦＴ駆動能力を補償し信頼性を確保するために、ＴＦＴ（ＴＢ、ＴＣ）に２個のＴＦＴ（ＴＤ、ＴＩ）をさらに備えた４個のＴＦＴで構成され、ＬＶＧＬ信号を追加して信頼性を向上させる。
【０００６】
このように、従来のシフトレジスタは、オフ特性を良くするための複数の薄膜トランジスタ及び追加的なレベルの信号ラインが必要となる。
これは、パネルのデッドスペース（ｄｅａｄ  ｓｐａｃｅ）が広くなる問題と、駆動ＩＣを修正しなければならない問題とを引き起こす。
【０００７】
さらに、近年、ゲート駆動回路のシフトレジスタは、ゲートラインに信号を印加する順序を表示画面の回転によって変更させる両方向駆動機能が追加される。このために、図１及び図２に示すように、従来のシフトレジスタは、４個の薄膜トランジスタＴｂ、Ｔｂｒ、Ｔｆ、Ｔｆｒで構成されたスキャン方向調整部５を必要とする。このように、ゲートラインに信号を印加する順序を変更するために、トランジスタの個数が増加するにつれて、従来のシフトレジスタは、前述した従来の問題点が深化されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】大韓民国登録特許１０−１０２０６２７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、インバータ部がクロック信号とのカップリングにより制御されるようにすることにより、優れた動作信頼性を有するようにしたシフトレジスタを利用したゲート駆動回路及びそのシフトレジスタを提供することである。
本発明の他の目的は、入力部とリセット部との信号接続状態の変更だけでＴＦＴを追加せずに、両方向スキャン及びリセットが可能な入力部を備えたシフトレジスタを利用したゲート駆動回路及びそのシフトレジスタを提供することである。
本発明のさらに他の目的は、ＴＦＴの劣化を最小化できるシフトレジスタを利用したゲート駆動回路及びそのシフトレジスタを提供することである。
本発明のさらに他の目的は、駆動開始から安定化したシフトレジスタを利用したゲート駆動回路及びそのシフトレジスタを提供することである。
【課題を解決するための手段】
【００１０】
本発明の上記及びその他の目的は、本発明に係るシフトレジスタを利用したゲート駆動回路及びそのシフトレジスタによって全て達成され得る。
【００１１】
本発明に係るゲート駆動回路は、表示装置の複数のゲートラインにスキャン信号を供給するために、ゲートラインの各々に順次接続された複数のシフトレジスタを備える。
【００１２】
本発明の好ましい実施形態に係るシフトレジスタは、シフトレジスタの前段または後段シフトレジスタの出力信号によりゲートハイ電圧ＶＧＨまたはゲートロー電圧ＶＧＬを有する方向入力信号を第１のノードに出力する入力部と、前記第１のノードに接続され、前記第１のノードの信号に対するインバーティング信号を発生させて前記第２のノードに出力するインバータ部と、前記第１のノードに接続され、前記第１のノードの信号により出力クロック信号を活性化させて出力信号で当該ゲートラインに出力するプルアップ部及び前記第２のノードの信号によりプルダウン出力信号を活性化させて出力するプルダウン部で構成される出力部とを備え、前記インバータ部は、前記制御クロック信号とのカップリングにより制御されることを特徴とする。
【００１３】
好ましい実施形態に係る前記入力部は、ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが前記ゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第１のスイッチング素子と、ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第１のノードに接続された第２のスイッチング素子とを備える。
【００１４】
好ましい実施形態に係る前記インバータ部は、ゲートがキャパシタを介して前記制御クロック信号を受信し、ドレインが前記制御クロック信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、ゲートが前記第１のノードに接続され、ドレインが前記第１のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第３のスイッチング素子とを備える。
【００１５】
好ましい他の実施形態に係る前記インバータ部は、ゲートがキャパシタを介して前記制御クロック信号を受信し、ドレインがバイアス信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続された第２のスイッチング素子と、ゲートが前記第１のノードに接続され、ドレインが前記第１のスイッチング素子のゲートに接続され、ソースが基底電圧端に接続された第３のスイッチング素子とを備える。
【００１６】
本発明の好ましい他の実施形態に係るシフトレジスタは、ゲートスタートパルスにより第２のノードの電圧を上昇させる安定化部をさらに備えることを特徴とする。
【００１７】
好ましい実施形態に係る前記安定化部は、ゲートが前記ゲートスタートパルスを受信し、ドレインが前記バイアス信号を受信し、ソースが前記第２のノードに接続されたスイッチング素子を備える。
【００１８】
本発明の好ましいさらに他の実施形態に係るシフトレジスタは、シフトレジスタをリセットさせるために、ゲートロー電圧を有する方向入力信号が入力されるとき、第２のノードの電圧を上昇させるリセット補助部をさらに備えることを特徴とする。
【００１９】
好ましい実施形態に係る前記リセット補助部は、ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが前記ゲートハイ電圧またはゲートロー電圧を有する方向入力信号を受信し、ソースが前記第２のノードに接続された第１のスイッチング素子と、ゲートが前記前段のシフトレジスタの出力信号を受信し、ドレインが前記第１のスイッチング素子と反対にゲートロー電圧またはゲートハイ電圧を有する方向入力信号を受信し、ソースが前記第２のノードに接続された第２のスイッチング素子とを備える。
【００２０】
本発明の好ましいさらに他の実施形態に係るシフトレジスタは、クロック信号によって周期的に第２のノードの電圧を下げるスイング部をさらに備えることを特徴とする。
【００２１】
好ましい実施形態に係る前記スイング部は、ゲートがスイングクロック信号を受信し、ドレインが前記第２のノードに接続され、ソースが基底電圧端に接続されたスイッチング素子を備える。
【００２２】
上記のような本発明に係るシフトレジスタは、正方向駆動の場合、ゲートスタートパルスＳＴＶが最初のシフトレジスタの前段シフトレジスタ出力信号に供給されて、最初のシフトレジスタから最後のシフトレジスタまで順次駆動される。また、逆方向駆動の場合、ゲートスタートパルスが最後のシフトレジスタの後段シフトレジスタ出力信号に供給されて、最後のシフトレジスタから最初のシフトレジスタまで順次駆動される。したがって、従来のスキャン方向調整部無しで表示パネルの上下反転による画面切換、すなわち、両方向駆動が可能である。
【発明の効果】
【００２３】
本発明は、入力部の信号接続状態を変えて、従来のスキャン方向調整部無しで両方向駆動（ｂｉ−ｄｉｒｅｃｔｉｏｎ）が可能であり、リセットも可能なようにする効果を有する。また、インバータ部をクロック信号とのカップリングにより完壁にインバーティングされ得るようにする効果を有する。本発明は、駆動のために必要なＴＦＴ及び信号を最小化し、ＴＦＴの劣化を最小化し、駆動開始から安定化したシフトレジスタを提供する効果を有する。
【図面の簡単な説明】
【００２４】
【図１】図１は、従来のスキャン方向調整が可能なゲート駆動回路のブロック図である。
【図２】図２は、従来のシフトレジスタの一例を示す詳細回路図である。
【図３】図３は、本発明の一実施形態に係るゲート駆動回路のブロック図である。
【図４】図４は、両方向駆動が可能な液晶パネルを示す図である。
【図５】図５は、本発明の実施形態１に係るシフトレジスタの詳細回路図である。
【図６】図６は、図５のシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の正方向タイミング図である。
【図７】図７は、図５のシフトレジスタが採用されたゲート駆動回路がデュアルタイプで設置された場合の逆方向タイミング図である。
【図８】図８は、本発明の実施形態２に係るシフトレジスタの詳細回路図である。
【図９】図９は、本発明の基本的なシフトレジスタにおけるＰノード及びＸノードのタイミング図である。
【図１０】図１０は、本発明の実施形態３に係るシフトレジスタの詳細回路図である。
【図１１】図１１は、安定化部を備えたシフトレジスタにおけるＰノード及びＸノードのタイミング図である。
【図１２】図１２は、図１０のシフトレジスタが採用されたゲート駆動回路のブロック図である。
【図１３】図１３は、本発明の実施形態４に係るシフトレジスタの詳細回路図である。
【図１４】図１４は、図１３のシフトレジスタが採用されたゲート駆動回路のブロック図である。
【図１５】図１５は、リセット補助部を備えたシフトレジスタにおけるＰノード及びＸノードのタイミング図である。
【図１６】図１６は、本発明の実施形態５に係るシフトレジスタの詳細回路図である。
【図１７】図１７は、本発明の実施形態６に係るシフトレジスタの詳細回路図である。
【図１８】図１８は、スイング部を備えたシフトレジスタにおけるＰノード及びＸノードのタイミング図である。
【図１９】図１９は、本発明の実施形態７に係るシフトレジスタの詳細回路図である。
【図２０】図２０は、本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のＰ−ノード、Ｘ−ノード、及び出力波形をシミュレーションした結果を示したグラフである。
【図２１】図２１は、本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のＰ−ノード、Ｘ−ノード、及び出力波形をシミュレーションした結果を示したグラフである。
【発明を実施するための形態】
【００２５】
本発明に係るシフトレジスタは、表示装置の複数のゲートラインにスキャン信号を供給するために、ゲートラインの各々に順次接続される。
【００２６】
シフトレジスタを採用したゲート駆動回路が表示パネルの両側の非表示領域に配置されて、それぞれのゲートラインを奇数（１、３、５・・・）と偶数（２、４、６・・・）とに区分して駆動する場合をデュアルタイプといい、前記ゲート駆動回路が表示パネルの一側の非表示領域に配置されて、前記それぞれのゲートラインを駆動する場合をシングルタイプという。
【００２７】
また、順次接続されたシフトレジスタの前後にそれぞれダミーシフトレジスタが位置する。ダミーシフトレジスタは、シフトレジスタと同じ構造を有し、正方向駆動の場合、ダミーシフトレジスタ（Ｆｏｒｗａｒｄ  Ｓｕｉｃｉｄｅ）の出力が最後のシフトレジスタをリセットし、逆方向駆動の場合、ダミーシフトレジスタ（Ｂａｃｋｗａｒｄ  Ｓｕｉｃｉｄｅ）の出力が最初のシフトレジスタをリセットし、ダミーシフトレジスタの出力は、表示領域に影響を及ぼすことはない。図３に示されたゲート駆動回路は、デュアルタイプゲート駆動回路のうち、奇数ライン駆動のための一側ゲート駆動回路の構成を見せ、最初の２個及び最後の２個がダミーシフトレジスタである。それぞれのシフトレジスタには、正方向入力信号ＦＷ及び逆方向入力信号ＢＷが印加される。正方向入力信号ＦＷは、正方向駆動であるとき、ゲートハイ電圧ＶＧＨであり、逆方向駆動であるとき、ゲートロー電圧ＶＧＬであることに対し、逆方向入力信号ＢＷは、正方向駆動であるとき、ゲートロー電圧ＶＧＬであり、逆方向駆動であるとき、ゲートハイ電圧ＶＧＨである。
【００２８】
また２個のクロック信号ＣＬＫ１、ＣＬＫ３がインバータ部制御クロック信号及び出力クロック信号として用いられる。例えば、奇数番目（１、５、９・・・）のシフトレジスタは、クロック信号ＣＬＫ１を出力として用い、クロック信号ＣＬＫ３をシフトレジスタのインバータ部を制御するために用いる。偶数番目（３、７、１１・・・）のシフトレジスタは、クロック信号ＣＬＫ３を出力として用い、クロック信号ＣＬＫ１をインバータ部を制御するために用いる。
【００２９】
シングルタイプで構成する場合、やはり正方向入力信号ＦＷ及び逆方向入力信号ＢＷが印加され、互いに１８０度の位相差を有する２個のクロック信号ＣＬＫ、ＣＬＫＢをインバータ部の制御及び出力のために用いる。例えば、奇数番目（１、３、５・・・）のシフトレジスタは、クロック信号ＣＬＫを出力として用い、クロック信号ＣＬＫＢをシフトレジスタのインバータ部を制御するために用いる。それに対し、偶数番目（２、４、６・・・）のシフトレジスタは、クロック信号ＣＬＫＢを出力として用い、クロック信号ＣＬＫをインバータ部を制御するために用いる。
【００３０】
このようなゲート駆動回路は、正方向駆動の場合、ゲートスタートパルスＳＴＶが最初のダミーシフトレジスタに供給されて、最初のダミーシフトレジスタを駆動させ、最初のダミーシフトレジスタの出力が２番目のダミーシフトレジスタを駆動させる方式で、最初のシフトレジスタＳＲ１から最後のシフトレジスタＳＲＭまで順次駆動されて、図４Ａのように画面が出力される。
【００３１】
また、表示パネルが上下反転されて逆方向駆動される場合、ゲートスタートパルスが最後のダミーシフトレジスタを駆動させ、最後のダミーシフトレジスタの出力が最後から２番目のダミーシフトレジスタＳＲＮ−１を駆動させる方式で、最後のシフトレジスタＳＲＭから最初のシフトレジスタＳＲ１まで順次駆動される。したがって、図４Ｂのように表示パネルが上下反転されても映像はひっくり返らずに、図４Ａと同様に出力される。
【００３２】
図５は、図３のゲート駆動回路に用いられる本発明に係るシフトレジスタの実施形態１を示す。
【００３３】
本発明に係るシフトレジスタの構成を、実施形態１を参考として説明すれば、次のとおりである。
１．入力部
本発明の入力部１０は、前段シフトレジスタの出力信号により正方向ＦＷ入力信号を受信し、後段シフトレジスタの出力信号により逆方向ＢＷ入力信号を受信する。
【００３４】
正方向入力信号ＦＷは、正方向駆動であるとき、ゲートハイ電圧ＶＧＨであり、逆方向駆動であるとき、ゲートロー電圧ＶＧＬであることに対し、逆方向入力信号ＢＷは、正方向駆動であるとき、ゲートロー電圧ＶＧＬであり、逆方向駆動であるとき、ゲートハイ電圧ＶＧＨである。
【００３５】
入力部１０は、その入力信号を出力端Ｇｏｕｔ（Ｎ）に接続されたＰノード（ブートストラップノードともいう）に伝達する。
このような入力部１０は、図５に示すように、２個のスイッチング素子Ｔ１、Ｔ２で構成され得る。Ｔ１は、ゲートが前記前段シフトレジスタの出力信号を受信し、ドレインが正方向入力信号を受信し、ソースがＰノードに接続され、Ｔ２は、ゲートが前記後段シフトレジスタの出力信号を受信し、ドレインが逆方向入力信号を受信し、ソースがＰノードに接続される。
【００３６】
本発明の入力部１０は、従来の構造（図２参照）と比較するとき、信号線の変更だけで４個の薄膜トランジスタＴｂ、Ｔｂｒ、Ｔｆ、Ｔｆｒで構成されたスキャン方向調整部５を除去することができる。
【００３７】
また、正方向駆動時、Ｔ１により供給されたＦＷ入力信号に上昇されたＰノードの電圧をＴ２により供給されたＢＷ入力信号に再度リセットさせることができる（逆方向駆動時は反対）。したがって、本発明の入力部１０は、従来のリセット部４の役割も担当するので、従来のリセット部４も除去することができる。
【００３８】
したがって、本発明の入力部１０により、本発明の回路構成は従来に比べてより簡単になり、デッドスペースを減らすことができる。
【００３９】
一方、ゲート駆動回路が表示パネル上の左右両側に配置されて、それぞれのゲートラインを奇数と偶数とに区分して駆動するデュアルタイプの場合、本回路がＮ番目のシフトレジスタであれば、前段シフトレジスタの出力信号は、Ｎ−２番目のシフトレジスタの出力信号Ｇｏｕｔ（Ｎ−２）となり、後段シフトレジスタの出力信号は、Ｎ＋２番目のシフトレジスタの出力信号Ｇｏｕｔ（Ｎ＋２）となる。
【００４０】
前記デュアルタイプとは異なり、ゲート駆動回路が表示パネル上のいずれか一側のみに配置されたシングルタイプの場合、Ｎ番目のシフトレジスタの前段シフトレジスタの出力信号は、Ｎ−１番目のシフトレジスタの出力信号Ｇｏｕｔ（Ｎ−１）となり、後段シフトレジスタの出力信号は、Ｎ＋１番目の出力信号Ｇｏｕｔ（Ｎ＋１）となる。
【００４１】
また、最初のダミーシフトレジスタの前段シフトレジスタの出力信号と最後のダミーシフトレジスタの後段シフトレジスタの出力信号とは、ゲートスタートパルスＳＴＰとなる。
【００４２】
２．インバータ部
インバータ部は、Ｐノードの信号に対するインバーティング信号を発生させてＸノードに出力する役割をする。
【００４３】
基本的に、Ｐノードの電圧が上昇すれば駆動されてＸノードの電圧を下降させるＴＦＴ（Ｔ４）とＰノードの電圧が下降すれば駆動されてＸノードの電圧を上昇させるＴＦＴ（Ｔ３）とで構成される。
【００４４】
したがって、ゲートハイ電圧ＶＧＨの入力信号が入力されてＰノードの電圧が上昇し、シフトレジスタが駆動される間、Ｔ３はオフ状態でなければならず、ゲートロー電圧ＶＧＬの入力信号によりリセットされてＰノードの電圧が下降すれば、Ｔ３がオンされてＸノードの電圧を上昇させなければならない。
【００４５】
しかし、シフトレジスタのＴＦＴは、ＮタイプＴＦＴのみを使用するため、入力信号による完壁なインバーティングをなすことができない。したがって、Ｔ３をオン・オフさせる方法が必要である。
【００４６】
従来には、Ｔ３の前段に１つのインバータを追加するか、クロック信号を接続してオン・オフする方式を利用した。しかし、前段に追加されたインバータも完壁にインバーティングされないため、インバータ部を完壁に制御することができなかった。また、クロック信号を直接接続する場合、信号のタイミングが固定されるため、シフトレジスタに使用するクロック信号の数を増加させなければならないという短所が生じる。
【００４７】
このため、本発明では、インバータ部が制御クロック信号とのカップリングによって制御されるようにする。制御クロック信号とのカップリングによるインバータ部の制御とは、入力された制御クロック信号にＴ３ゲート端の信号が同期してターンオンされ、入力されたクロック信号にＴ３ゲート端の信号が同期しない場合、ターンオンされないことをいう。
【００４８】
前記カップリングのために本発明は、Ｔ３のゲートがキャパシタＣ２を介してクロック信号を受信するように設計した。また、カップリングされる時期に、Ｔ３のゲートがフローティング状態を維持しなければならず、シフトレジスタが駆動される期間の間（すなわち、ゲートハイ電圧が入ってきて、シフトレジスタの動作が始まるときからゲートロー電圧が入ってきて、リセットされるときまでの期間の間）、常にオフ状態を維持しなければならない。
【００４９】
このために、本発明に係るインバータ部は、図５のように、３個のスイッチング素子Ｔ３、Ｔ４、Ｔ５を含むように構成することができる。
【００５０】
すなわち、Ｔ３は、ゲートがキャパシタを介して制御クロック信号ＣＬＫ３を受信し、ドレインが外部電圧（図５ではクロック信号ＣＬＫ３）を受信し、ソースがＸノードに接続される。Ｔ４は、ゲートがＰノードに接続され、ドレインがＸノードに接続され、ソースが基底電圧端ＶＧＬに接続される。Ｔ５は、ゲートがＰノードに接続され、ドレインがＴ３のゲートに接続され、ソースが基底電圧端ＶＧＬに接続される。
【００５１】
図２に示された従来のインバータ部２は、信頼性確保のために、４個のＴＦＴとＬＶＧＬ信号とを用いたが、本発明のインバータ部２０は、制御クロック信号とのカップリングにより制御されるようにすることにより、３個のＴＦＴと１個のキャパシタとで所望の特性実現が可能であり、特に、ＬＶＧＬ信号を必要としないので、従来に比べて極めて好ましい構成である。
【００５２】
３．出力部
本発明に係る出力部３０は、図２に示された従来の出力部３と同様であるから、その構成及び機能を簡単に説明する。
【００５３】
出力部３０は、Ｐノード及びＸノードに接続される。出力部３０は、出力クロック信号に同期してＰノードの信号をプルアップ出力信号に出力するプルアップ部及びＸノードの信号によりプルダウン出力信号を出力するプルダウン部で構成される。
【００５４】
プルアップ部は、ＴＦＴ（Ｔ６）を含む。ＴＦＴ（Ｔ６）は、ゲートがＰノードに接続され、ドレインが出力クロック信号ＣＬＫ１を受信し、ソースがＰノードに接続された出力端Ｇｏｕｔ（Ｎ）に接続される。
【００５５】
Ｔ６のゲートとソースとの間にキャパシタＣ１を備えることができ、Ｃ１は、出力クロック信号に同期してブートストラップ（Ｂｏｏｔｓｔｒａｐ）現象を起こし、出力端Ｇｏｕｔ（Ｎ）における出力特性を良くすることができる。プルダウン部は、ＴＦＴ（Ｔ７、Ｔ８）を含む。Ｔ７は、ゲートがＸノードに接続され、ドレインが出力端Ｇｏｕｔ（Ｎ）に接続され、ソースが基底電圧端ＶＧＬに接続される。Ｔ８は、ゲートがＸノードに接続され、ドレインがＰノードに接続され、ソースが基底電圧端ＶＧＬに接続される。プルダウン部のＴＦＴ（Ｔ７、Ｔ８）は、Ｐノードがリセットされる間、Ｐノード及び出力端ＮＧｏｕｔの電圧状態を持続的に基底電圧ＶＧＬ状態に維持させる安定化素子ともいえる。
【００５６】
４．クロック信号
図５において、出力クロック信号ＣＬＫ１及び制御クロック信号ＣＬＫ３は、４Ｈ周期毎にハイレベルＶＧＨにスイングする信号であり、ＣＬＫ１は、ＣＬＫ３に比べて２Ｈの分だけ先行された信号である。ここで、１Ｈは、クロック信号のパルス幅をいい、これは、１フレームタイム（１／周波数）／ゲートライン数で計算される。
【００５７】
本発明に係るシフトレジスタは、上記の構成を基本として様々な形態で実現されることができ、これを実施形態１〜７を参考として説明する。
【００５８】
（実施形態１）
（１）構成
図５に示された本発明に係るシフトレジスタの実施形態１は、構成を再度説明すれば、具体的に次のような８個のスイッチング素子（ＴＦＴ：Ｔ１〜Ｔ８）で構成される。
【００５９】
第１のスイッチング素子Ｔ１は、ゲートが前段シフトレジスタＮ−２またはＮ−１の出力端に接続され、ドレインが正方向ＦＷ入力信号を受信し、ソースがＰノードに接続される。正方向入力信号は、正方向駆動時、ＶＧＨを有し、逆方向駆動時、ＶＧＬを有する。
【００６０】
第２のスイッチング素子Ｔ２は、ゲートが後段シフトレジスタＮ＋２またはＮ＋１の出力端に接続され、ドレインが逆方向ＢＷの入力信号を受信し、ソースがＰノードに接続される。逆方向入力信号は、正方向駆動時、ＶＧＬを有し、逆方向駆動時、ＶＧＨを有する。
【００６１】
第３のスイッチング素子Ｔ３は、ゲートがキャパシタを介して制御クロック信号ＣＬＫ３またはＣＬＫ１を受信し、ドレインが制御クロック信号ＣＬＫ３またはＣＬＫ１を受信し、ソースがＸノードに接続される。
【００６２】
第４のスイッチング素子Ｔ４は、ゲートがＰノードに接続され、ドレインがＸノードに接続され、ソースが基底電圧端ＶＧＬに接続される。
【００６３】
第５のスイッチング素子Ｔ５は、ゲートがＰノードに接続され、ドレインが前記第３のスイッチング素子Ｔ３のゲートに接続され、ソースが基底電圧端に接続される。
【００６４】
第６のスイッチング素子Ｔ６は、ゲートがＰノードに接続され、ドレインが出力クロック信号（制御クロック信号と異なるクロック信号、すなわち、ＣＬＫ１またはＣＬＫ３）を受信し、ソースが出力端に接続される。
【００６５】
第７のスイッチング素子Ｔ７は、ゲートがＸノードに接続され、ドレインが出力端に接続され、ソースが基底電圧端ＶＧＬに接続される。
【００６６】
第８のスイッチング素子Ｔ８は、ゲートがＸノードに接続され、ドレインがＰノードに接続され、ソースが基底電圧端ＶＧＬに接続される。
【００６７】
前記Ｔ１、Ｔ２は、入力端１０、Ｔ３〜Ｔ５がインバータ部２０、Ｔ６〜Ｔ８が出力部３０に該当する。
【００６８】
（２）動作
１）正方向駆動
実施形態１の正方向駆動時の動作を説明すれば、次のとおりである。
Ｎ番目のシフトレジスタのＴ１ゲートに前段Ｎ−２またはＮ−１シフトレジスタの出力信号が印加されればＴ１がターンオンされて、ＶＧＨの正方向ＦＷ入力信号がＰノードに入力される。
【００６９】
ＶＧＨ入力信号によりＰノードの電圧が上昇し、Ｔ４、Ｔ５、Ｔ６がターンオンされる。Ｔ５のターンオンによりＴ３のゲート電圧がＶＧＬに下がり、Ｔ３はターンオフされる。また、Ｔ４のターンオンによりＸノードの電圧はＶＧＬに下がる。Ｘノードの電圧がＶＧＬ水準に下がることにより、Ｔ７及びＴ８はターンオフされる。
【００７０】
入力信号が入ると、Ｔ１はターンオフされ、Ｐノードは電圧を維持し、フローティング（ｆｌｏａｔｉｎｇ）状態を維持する。Ｔ６もＰノードと同じ時間の間、オン（ＯＮ）状態を維持してから、出力クロック信号ＣＬＫ１が入力されれば、出力クロック信号の波形が出力端Ｇｏｕｔ（Ｎ）に出力される。
【００７１】
この出力信号は、前段シフトレジスタをリセット（ｒｅｓｅｔ）させるために、前段シフトレジスタのＴ２に入力されるとともに、後段シフトレジスタを駆動させるために、後段シフトレジスタのＴ１に入力される。
【００７２】
前記出力信号が後段シフトレジスタのＴ１に入力されれば、後段シフトレジスタも上記と同様な動作で駆動され、後段シフトレジスタのＴ６に出力クロック信号ＣＬＫ３が入力されれば、出力された信号は、Ｎ番目のシフトレジスタをリセット（ｒｅｓｅｔ）させるために、Ｎ番目のシフトレジスタのＴ２に入力される。
【００７３】
Ｔ２のゲートに後段シフトレジスタの出力信号が印加されればＴ２がターンオンされて、ＶＧＬの逆方向ＢＷ入力信号がＰノードに入力される。
【００７４】
ＢＷ入力信号によりＰノードがリセットされて電圧がＶＧＬ水準に下がるとＴ４、Ｔ５、Ｔ６はターンオフされる。Ｔ５のターンオフによりＴ３のゲートはフローティング状態となり、このとき、制御クロック信号ＣＬＫ３が印加されると、Ｔ３のゲートが制御クロック信号にカップリングされてＶＧＨ水準に電圧が上昇してＴ３がターンオンされる。
【００７５】
Ｔ３がターンオンされると、制御クロック信号ＣＬＫ３がＸノードに印加されてＸノードの電圧が上昇する。Ｘノードの電圧がＶＧＨに上昇されればＴＦＴ（Ｔ７、Ｔ８）はターンオンされ、Ｐノードと出力信号Ｇｏｕｔ（Ｎ）の電圧はＶＧＬを維持するようになる。
【００７６】
２）逆方向駆動
実施形態１の逆方向駆動時の動作を説明すれば、次のとおりである。
正方向駆動と異なり、後段シフトレジスタＮ＋２またはＮ＋１が先に駆動され、その出力信号がＴ２のゲートに印加されればＴ２がターンオンされて、ＶＧＨの逆方向ＢＷ入力信号がＰノードに入力される。
【００７７】
ＢＷ入力信号の入力から出力信号の出力までの動作は、前記正方向駆動と同様である。しかし、正方向駆動とは異なり、Ｎ番目のシフトレジスタの出力信号が前段シフトレジスタの駆動信号として用いられ、後段シフトレジスタのリセット信号として用いられることに差異がある。
【００７８】
Ｎ番目のシフトレジスタは、前段シフトレジスタＮ−２またはＮ−１の出力信号がＴ１のゲートに印加され、Ｔ１がターンオンされてＶＧＬのＦＷ入力信号がＰノードに入力されることによりリセットされる。ＦＷ入力信号の入力によりリセットされる動作は、正方向駆動と同様である。
【００７９】
上記説明された本発明に係るシフトレジスタの動作を、図６及び図７のタイミング図を介して確認すれば、次のとおりである。
【００８０】
図６は、図５の本発明に係るシフトレジスタが採用されたゲート駆動回路が表示パネルの両側に設置されたデュアルタイプに対する正方向タイミング図であり、奇数番目のシフトレジスタには、上記のように、クロック信号ＣＬＫ１、ＣＬＫ３を出力とインバータ部制御クロック信号として用い、偶数番目のシフトレジスタは、クロック信号ＣＬＫ２、ＣＬＫ４を出力とインバータ部制御クロック信号として用いる。
【００８１】
正方向駆動の場合、図６のように、ＳＴＰ（開始信号）以後に順次入力されるクロック信号ＣＬＫ１、２、３、４に基づいて、最初のゲートラインから最後のゲートラインへの順に出力信号Ｇｏｕｔ１、２、３、４を出力する。
【００８２】
逆方向駆動の場合、図７のように、ＳＴＰ（開始信号）以後にクロック信号ＣＬＫ４を先頭にしてクロック信号ＣＬＫ３、２、１を順に受信する。それにより、ゲート駆動回路は、最後のゲートラインから最初のゲートラインへの順に出力信号Ｇｏｕｔ８００、７９９、７９８、７９７を出力する。
【００８３】
シフトレジスタの出力Ｇｏｕｔが出る前に、４個のダミークロック信号が存在する理由は、両方向駆動時、図３に示すように、順次接続されたシフトレジスタの最初と最後にあるダミーシフトレジスタの２段が駆動されなければならないためである。
【００８４】
（実施形態２）
図８に本発明の実施形態２に係るシフトレジスタの詳細回路図が示されている。
実施形態２は、実施形態１と入力部１０、出力部３０の構成は同様であり、インバータ部に差異がある。すなわち、実施形態１のインバータ部２０とは異なり、実施形態２のインバータ部２１では、Ｔ３のドレインに制御クロック信号ＣＬＫ３の代わりにバイアス電圧ＶＢＩＡＳが入力される。
【００８５】
実施形態１では、Ｘノードのハイ電圧が常にＶＧＨ電圧を有するようになるが、実施形態２では、バイアス電圧でＸノードのハイ電圧を調節することができ、これにより、Ｔ７及びＴ８が受けるストレスを減らすことができる。
【００８６】
実施形態２は、実施形態１と同様に動作するので、これに対する詳細な説明を省略する。デュアルタイプゲート駆動回路のうち、奇数ライン駆動のための一側ゲート駆動回路のシフトレジスタを実施形態１、２のように構成するとき、ＸノードとＰノードとのタイミング図は、図９に示されたとおりである。図９に示すように、インバータ部によりＰノードの電圧が上昇すれば、Ｘノードの電圧が下降し、リセットされた後に、ＰノードはＶＧＬ電圧を維持し、Ｘノードは制御クロック信号により電圧が上昇された状態を維持する。
【００８７】
（実施形態３）
図１０に本発明の実施形態３に係るシフトレジスタの詳細回路図が示されている。
実施形態３は、実施形態２に加えて、ゲートスタートパルスＳＴＰによりＸノードの電圧を上昇させる安定化部４０をさらに備える。
【００８８】
安定化部は例えば、ゲートが前記ゲートスタートパルスを受信し、ドレインが前記バイアス信号を受信し、ソースが前記Ｘノードに接続されたスイッチング素子Ｔ９で構成することができる。
【００８９】
安定化部４０により各シフトレジスタは、図１１のタイミング図に示されたように、駆動初期のＸノードの電圧がハイレバルを有するようになり、Ｔ７とＴ８とがターンオンされる。これにより、Ｐノード及び出力端の電圧が基底電圧状態に安定化されて、最初のフレームで異常駆動をする可能性を遮断することができる。
【００９０】
しかし、安定化部に印加されるＳＴＰ信号は図１２に示すように、ダミーシフトレジスタには印加されない。これは、ＳＴＰ信号を受けて駆動される最初の２個のダミーシフトレジスタをＳＴＰ信号でリセットすると、入力とリセットタイミングとが重なり、正常駆動ができなくなるためである。実施形態３は、シフトレジスタが駆動し始めるとき、Ｘノードの電圧がハイレベルであり、Ｔ７とＴ８とがオン状態であることを除いては、実施形態１及び２と同様に動作するので、これに対する詳細な説明を省略する。
【００９１】
（実施形態４）
図１３に本発明の実施形態４に係るシフトレジスタの詳細回路図が示されている。
実施形態４は、実施形態１〜３における入力部１０、出力部３０の構成は同様であり、インバータ部に差異がある。
すなわち、実施形態４のインバータ部２２は、実施形態１〜３のインバータ部２０、２１とは異なり、出力を送り出す出力クロック信号ＣＬＫ１またはＣＬＫ３と同じクロック信号でインバータ部を制御する。
【００９２】
実施形態１〜３のシフトレジスタは、リセットされた状態でＴ６にクロック信号ＣＬＫ１が印加されると、Ｐノードがカップリングされてリップル（ｒｉｐｐｌｅ）が発生し、このリップルによりＴ４が駆動されてＸノードの電圧が洩れる可能性がある。
しかし、実施形態４では、Ｔ３が同じクロック信号ＣＬＫ１またはＣＬＫ３により制御されるので、リップルが発生するタイミングにＴ３がオンされてＸノードの電圧をハイレベルに上げるから、信頼性及び安定性がさらに向上され得る。
【００９３】
そして、図１４に示すように、各シフトレジスタは、１つのクロック信号ＣＬＫ１またはＣＬＫ３のみで出力及びインバータ部の制御が可能であるため、回路構成がより簡便であるという長所がある。
【００９４】
本発明に係る実施形態として実施形態１〜３のインバータ部２０、２１を前記インバータ部２２に変更するように構成することもできる。
しかし、１つのクロック信号で出力及びインバータ部の制御をする場合、リセット信号が入るタイミングとＴ３がターンオンされてＸノードの電圧が上昇する時間との間に２Ｈの時間差（ＣＬＫ１とＣＬＫ３との間の時間差）が発生する。したがって、リセット信号が入力されるとき（すなわち、前段または後段シフトレジスタの出力信号によりＶＧＬ入力信号がＰノードに入力されるとき）、Ｘノードの電圧が直ちに上昇するようにリセット補助部５０をさらに備えることが最も好ましい。
【００９５】
前記リセット補助部５０は、図１３に示すように、例えば、ゲートが後段シフトレジスタの出力信号を受信し、ドレインがＦＷ入力信号（正方向駆動時、ＶＧＨ、逆方向駆動時、ＶＧＬ）を受信し、ソースがＸノードに接続されたスイッチング素子Ｔ１０と、ゲートが前段シフトレジスタの出力信号を受信し、ドレインがＢＷ入力信号（正方向駆動時、ＶＧＬ、逆方向駆動時、ＶＧＨ）を受信し、ソースがＸノードに接続されたスイッチング素子Ｔ１１とで構成することができる。
【００９６】
このとき、ＰノードとＸノードとのタイミング図は図１５と同様であり、Ｘノードの電圧が制御クロック信号が入力される２Ｈ前に直ちに上昇することが確認できる。
【００９７】
インバータ部２２が出力クロック信号と同じクロック信号により制御されることを除いては、実施形態１〜３と同様に動作するので、これに対する詳細な説明を省略する。
【００９８】
（実施形態５）
図１６に本発明の実施形態５に係るシフトレジスタの詳細回路図が示されている。
実施形態５は、実施形態４に加えて、ゲートスタートパルスＳＴＰによりＸノードの電圧を上昇させる安定化部４０をさらに備えたことに差異がある。
前記安定化部４０は、最初のフレームにおける異常駆動可能性を遮断するためのものであって、実施形態３において既に説明したので、これに関する追加説明を省略する。
【００９９】
（実施形態６）
図１７に本発明の実施形態６に係るシフトレジスタの詳細回路図が示されている。
実施形態６のインバータ部２３は、実施形態１〜３のインバータ部２０、２１とは異なり、出力クロック信号と同じクロック信号で制御し、実施形態２〜５のインバータ部２１、２２とは異なり、Ｔ３のドレインにクロック信号が入力される。ここで分かるように、本発明のインバータ部は、Ｔ３の制御を出力クロック信号と同じクロック信号で制御するか、２Ｈの差異を有するクロック信号で制御するように構成することができ、Ｔ３のドレインに入力される信号もインバータ部を制御する制御クロック信号または別途のバイアス信号で構成することができる。当業者は、所望の特性によっていかなる組み合わせでも本発明のインバータ部を自由に構成することができる。
【０１００】
また、実施形態６も実施形態４と同様に、１つのクロック信号で出力及びインバータ部の制御をするので、リセット信号が入力されるとき、Ｘノードの電圧が直ちに上昇するようにリセット補助部５０をさらに備えることが最も好ましい。
【０１０１】
また、実施形態６は、スイングクロック信号ＣＬＫ３により周期的にＸノードの電圧を下げるスイング部６０をさらに備える。
スイング部６０は、図１７に示すように、ゲートがスイングクロック信号ＣＬＫ３を受信し、ドレインがＸノードに接続され、ソースが基底電圧端に接続されたスイッチング素子Ｔ１２を備えるように構成することができる。
【０１０２】
スイング部は、ＣＬＫ１により上昇されたＸノードの電圧を周期的に下げることにより、Ｘノード電圧によるＴ２及びＴ４の劣化を最小化するためのものである。したがって、前記スイングクロック信号は、前記出力クロック信号と時間差を有して同じ周期で印加されることが好ましい。
【０１０３】
また、本発明に係るシフトレジスタにスイング部６０をさらに備える場合、シフトレジスタの異常出力を防止するために、制御クロック信号と出力クロック信号とは実施形態６のように、同じクロック信号で構成することが好ましい。したがって、制御クロック信号と出力クロック信号とは、互いに同じクロック信号ＣＬＫ３またはＣＬＫ１で構成し、スイングクロック信号は、制御及び出力クロック信号と異なるクロック信号ＣＬＫ１またはＣＬＫ３で構成することが好ましい。
【０１０４】
上記のようなスイング部６０を備えるときのＸノード及びＰノードのタイミング図が図１８に示されている。図１８に示すように、リセット区間でＸノードの電圧はスイング部により周期的に下がり、出力クロック信号が入力されるときは、異常出力を防止するために、さらに上昇する上昇と下降とを繰り返すことが確認できる。
【０１０５】
（実施形態７）
図１９に本発明の実施形態７に係るシフトレジスタの詳細回路図が示されている。
実施形態７は、実施形態６に加えて、安定化部４０をさらに備えたものである。実施形態１及び６のインバータ部２０、２３のように、Ｔ３のドレイン入力電圧としてバイアス電圧を用いない場合、実施形態７のように、Ｔ９のドレインにのみバイアス電圧を接続してシフトレジスタが安定化部４０を有するように構成することもできる。
【０１０６】
図２０は、本発明に係るシフトレジスタが採用されたシングルタイプのゲート駆動回路のＰ−ノード、Ｘ−ノード、及び出力波形をシミュレーションした結果を示したグラフである。図２１は、本発明に係るシフトレジスタが採用されたデュアルタイプのゲート駆動回路のＰ−ノード、Ｘ−ノード、及び出力波形をシミュレーションした結果を示したグラフである。
【０１０７】
図２０においてＡは、シングルタイプのゲート駆動回路をほぼ６０℃及び湿度９０％程度の高温でスパイス（ｓｐｉｃｅ）シミュレーションした結果である。Ｂは、シングルタイプのゲート駆動回路を常温（例えば、ほぼ２５℃〜２７℃程度）でスパイスシミュレーションした結果である。Ｃは、シングルタイプのゲート駆動回路をほぼ−２０℃の低温でスパイスシミュレーションした結果である。
【０１０８】
図２１においてＡは、デュアルタイプのゲート駆動回路をほぼ６０℃及び湿度９０％程度の高温でスパイス（ｓｐｉｃｅ）シミュレーションした結果である。Ｂは、デュアルタイプのゲート駆動回路を常温（例えば、ほぼ２５℃〜２７℃程度）でスパイスシミュレーションした結果である。Ｃは、デュアルタイプのゲート駆動回路をほぼ−２０℃の低温でスパイスシミュレーションした結果である。
【０１０９】
図２０及び図２１に示すように、それぞれの場合において、Ｐノード及びＸノードにおける信号波形が正常的であることが分かり、ゲート出力波形も安定的に出ることが確認できる。
【０１１０】
たとえ、実施形態１ないし７は、ゲート駆動回路をデュアルタイプで構成した場合、奇数ライン駆動のための一側ゲート駆動回路に使用されるシフトレジスタを示した図面を参考として説明されたが、偶数ライン駆動のためのゲート駆動回路及びシングルタイプゲート駆動回路にも同じシフトレジスタが使用され得ることを当業者は理解できるであろう。
【０１１１】
また、実施形態１ないし７に使用された制御、出力、スイングクロック信号として、デュアルタイプの場合、４Ｈ毎に印加され、２Ｈの差異を有するＣＬＫ２、ＣＬＫ４が使用されることもでき、シングルタイプの場合、１８０度の位相差を有するＣＬＫとＣＬＫＢとが使用され得ることを当業者は理解できるであろう。
【０１１２】
たとえ、本発明に係るシフトレジスタを実施形態１〜７の具体的な実施形態として限定して説明したが、本発明に係るシフトレジスタは、実施形態１〜７に限定されず、入力部１０と出力部３０とに４個のインバータ部２０、２１、２２、２３及び安定化部４０、リセット補助部５０、スイング部６０を様々に組み合わせて構成することができるだけでなく、特許請求の範囲で請求された発明の思想及びその領域を逸脱しないつつ、様々な変化及び変更があり得ることを理解すべきであろう。
【符号の説明】
【０１１３】
１、１０  入力部
２、２０  インバータ部
３、３０  出力部
５  スキャン方向調整部
４０  安定化部
５０  リセット補助部
６０  スイング部
【図１】
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【図２】
2013140665.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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