(57)【要約】【課題】マルチチップパッケージの組立工程におけるチップ割れを防止でき、半導体チップの裏面から不純物が半導体チップ中に拡散する不純物汚染を抑止できる半導体装置の製造方法を提供する。【解決手段】回路が形成された表面と表面に対向する裏面を有する半導体基板１１を備えた半導体装置の製造方法であり、半導体基板１１の裏面を鏡面に研磨する工程と、半導体基板１１の鏡面にＲＩＥ（Reactive Ion Etching）を用いてダメージ層を形成する工程とを備える。【選択図】図４
2013026512.tif 000002
【特許請求の範囲】
【請求項１】
回路が形成された表面と前記表面に対向する裏面を有する半導体基板を備えた半導体装置の製造方法であって、
前記半導体基板の前記裏面を鏡面に研磨し、
前記半導体基板の前記鏡面にＲＩＥ（Reactive Ion Etching）を用いてダメージ層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
回路が形成された表面と前記表面に対向する裏面を有する半導体基板を備えた半導体装置の製造方法であって、
前記半導体基板の前記裏面を鏡面に研磨し、
前記半導体基板の前記鏡面にバイアススパッタリングを用いてダメージ層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の前記裏面を鏡面に研磨する工程の前に、前記半導体基板の前記裏面を裏面研削（Back Side Grinding）を用いて研削することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
ＣＭＰ（Chemical Mechanical Polishing）を用いて前記半導体基板の前記裏面を鏡面に研磨することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ダメージ層は不純物を捕捉するゲッタリング層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話等の電子機器の軽薄短小化の進展に伴い、それらに用いられる電子部品に対しても小型化・薄型化の要求が強まっている。特に、携帯電話に用いられる記憶装置である半導体メモリには、携帯電話の軽薄短小化に加えて機能・性能の向上から大容量化の要求が強く、１つのパッケージに多数の半導体メモリチップを封入したマルチチップパッケージ（Multi-Chip-Package；以下、ＭＣＰ）を用いることでその要求を実現している。
【０００３】
今後も、ＭＣＰ形態での半導体メモリの大容量化が進展するものと推察されるが、それに伴って顕在化・深刻化する解決すべき問題の１つとして、半導体メモリチップの下地基板であるＭＣＰ基板からの不純物（例えば、Ｃｕイオン等）の拡散による半導体メモリチップの汚染問題がある。
【０００４】
半導体メモリチップはＭＣＰ基板上にダイアタッチフィルム（Die Attach Film；以下、ＤＡＦ）で貼り付けられる。半導体メモリチップを複数枚、搭載する場合は、更にその上に積み重ねられる。先に述べたように、大容量化の進展で搭載される半導体メモリチップ数は増えていくが、ＭＣＰのパッケージ厚さは一定か、あるいは逆に電子機器の薄型化のために薄くすることが要求される。
【０００５】
この要求に応えるためには、ウエハ状態にある半導体メモリチップの裏面を研削する裏面研削（Back Side Grinding；以下、ＢＳＧ）と呼ばれる手法を用いて、半導体メモリチップの厚さを更に薄くしていく必要がある。ＢＳＧ後の半導体メモリチップの裏面には条痕と呼ばれる筋状の傷が残るが、この条痕はその後のＭＣＰ組立工程において半導体メモリチップの割れの原因となる。この割れは半導体メモリチップの厚さが薄くなるほど発生しやすい。
【０００６】
そのため、半導体メモリチップを薄く研削する場合には、割れを抑制するためにＢＳＧ後にドライポリッシュ（Dry Polish）あるいはＣＭＰ（Chemical Mechanical Polishing）と呼ばれる手法で研磨し、半導体メモリチップの裏面を鏡面に仕上げる必要がある。
【０００７】
しかしながら、この鏡面仕上げにより半導体メモリチップの破砕層（シリコン欠陥層）と呼ばれる汚染物質を捕捉するゲッタリング層が失われ、ＭＣＰ基板側からの半導体メモリチップへの不純物汚染が課題となる。特に、汚染に対して益々敏感になる、今後の大容量の半導体メモリチップを多数搭載する薄型のＭＣＰにとってこれは重大な課題である。さらに、この課題は、メモリ回路を搭載した半導体メモリチップだけでなく、他の回路を搭載した半導体チップにおいても同様に生じる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−４１２５８号公報
【特許文献２】特開２０１０−２８３２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
マルチチップパッケージの組立工程におけるチップ割れと、半導体チップの裏面から不純物が半導体チップ中に拡散する不純物汚染を抑制できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
一実施態様の半導体装置の製造方法は、回路が形成された表面と前記表面に対向する裏面を有する半導体基板を備えた半導体装置の製造方法において、前記半導体基板の前記裏面を鏡面に研磨する工程と、前記半導体基板の前記鏡面にＲＩＥ（Reactive Ion Etching）を用いてダメージ層を形成する工程とを具備することを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の半導体装置の製造方法を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図である。
【図５】第２実施形態の半導体装置の製造方法を示す断面図である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して実施形態の半導体装置の製造方法について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ここでは、メモリ回路が形成された半導体メモリチップを例に取り説明するが、メモリ回路以外の回路が形成された半導体チップでも同様に実施可能である。
【００１３】
［第１実施形態］
第１実施形態の半導体装置の製造方法について説明する。  
図１〜図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１４】
ウエハ状態にある半導体メモリチップ（以下、半導体基板）１１は、メモリ回路が形成された表面とこの表面に対向する裏面とを有する。半導体基板１１には、例えばシリコン単結晶基板が用いられる。メモリ回路としては、例えばＤＲＡＭあるいはＮＡＮＤフラッシュメモリ等を含む。
【００１５】
まず、半導体基板１１の裏面を裏面研削（ＢＳＧ）を用いて研削し、半導体基板１１を所望の厚さ（例えば、５０μｍ）まで薄くし、図１に示す状態を得る。この状態では、半導体基板１１の裏面に破砕層１２が形成されている。破砕層１２はＢＳＧによって形成された条痕を有している。この条痕は、マルチチップパッケージの組立工程（ＭＣＰ組立工程）において半導体メモリチップ１１の割れの原因となる。
【００１６】
続いて、ＣＭＰあるいはドライポリッシュを用いて半導体基板１１の裏面の破砕層１２を研磨し、半導体基板１１の裏面を鏡面にする（図２参照）。
【００１７】
次に、ＲＩＥ（Reactive Ion Etching）を用いて半導体基板１１裏面のシリコンを例えば１０μｍエッチングし、図３に示す状態を得る。ＲＩＥの条件は、例えば塩素ガスを用い、パワー１ｋＷ、エッチングレートは１μｍ／分とする。このとき、半導体基板１１の裏面の表層には、ＲＩＥによるシリコンダメージ層（例えば、厚さ数百Å）１３が形成される。
【００１８】
詳述すると、前記ＲＩＥ工程では、半導体基板１１裏面のシリコンとプラズマ化したエッチングイオンとの間で化学反応が起こり、同時にプラズマによるスパッタリングが起きることでダメージ層１３が形成される。このため、エッチングイオンの照射量を制御することによりダメージ層１３の厚さを制御することができる。
【００１９】
その後、ＭＣＰ組立工程を行い、図４に示すように、マルチチップパッケージ（ＭＣＰ）１０を形成する。
【００２０】
ＭＣＰ１０の構造は以下のようになっている。  
下地基板としてのマルチチップパッケージ基板（ＭＣＰ基板）１４は、表面と裏面にＣｕ配線１５を有する。ＭＣＰ基板１４のＣｕ配線１５上には、Ｃｕ配線１５を覆うようにソルダーレジスト１６が形成されている。
【００２１】
このような構造のＭＣＰ基板１４上には、ダイシングを用いてチップ状に分離された半導体メモリチップ１１がダイアタッチフィルム（ＤＡＦ）１７により接着されている。半導体メモリチップ１１上には、さらに半導体メモリチップ１８，１９がダイアタッチフィルム２１，２２をそれぞれ介して積層される。ＭＣＰ基板１４上には、半導体メモリチップ１１，１８，１９を覆うようにモールド材２３が形成されている。さらに、ＭＣＰ基板１４の裏面には、外部に接続するための端子（例えば、半田ボール）２４が形成されている。
【００２２】
ここで、ＲＩＥを用いて形成された半導体メモリチップ１１裏面のシリコンダメージ層１３は、ＭＣＰ基板１４から侵入する不純物（例えば、Ｃｕ配線１５から拡散するＣｕイオン）を捕捉するゲッタリング層として機能する。これにより、半導体メモリチップ１１裏面から不純物（例えば、Ｃｕイオン）がチップ１１中に拡散することにより生じる半導体メモリチップの汚染を抑止することができる。
【００２３】
なお、前述では、ＲＩＥによる半導体基板のエッチング量を１０μｍとしたが、これに限ることなく半導体メモリチップの所望の厚さが得られるように、エッチング量を決めることができる。
【００２４】
第１実施形態によれば、シリコン半導体基板の裏面の鏡面研磨後に、ＲＩＥを用いて半導体基板の裏面をエッチングし半導体基板裏面の表層にシリコンダメージ層を形成することにより、半導体基板裏面に裏面研削にて生じた条痕をほとんど残さずにゲッタリング層を形成できる。これにより、ＭＣＰ組立工程でのチップ割れを低減でき、半導体基板裏面からの不純物汚染を抑制できる半導体装置の製造方法を実現できる。また、ＲＩＥを用いて半導体基板の裏面をエッチングするため、半導体チップのチップ厚を極めて薄くすることができ、多数の半導体チップを積層してもパッケージ厚さの薄いマルチチップパッケージを実現できる。
【００２５】
［第２実施形態］
第２実施形態の半導体装置の製造方法について説明する。  
第１実施形態では、半導体メモリチップの裏面研削、鏡面研磨の後に、ＲＩＥを用いて半導体メモリチップの裏面にゲッタリング層を形成したが、第２実施形態ではバイアススパッタリングを用いて半導体メモリチップの裏面にゲッタリング層を形成する例を述べる。
【００２６】
図５〜図８は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００２７】
第１実施形態と同様に、半導体基板１１の裏面をＢＳＧを用いて研削し、半導体基板１１を所望の厚さまで薄くする。この状態では、図５に示すように、半導体基板１１の裏面に破砕層１２が形成されている。
【００２８】
続いて、ＣＭＰあるいはドライポリッシュを用いて半導体基板１１の裏面の破砕層１２を研磨し、半導体基板１１の裏面を鏡面にする（図６参照）。
【００２９】
次に、バイアススパッタリングを用いて、プラズマ化したイオンを堆積させた場合の厚さ１００Åに相当する条件で半導体基板１１裏面のシリコンをスパッタリングし、図７に示す状態を得る。バイアススパッタリングは、例えばプラズマ化したアルゴンガスを用い、パワー１ｋＷ、バイアス電圧１ｋＶの条件で行われる。このとき、半導体基板１１の裏面の表層には、バイアススパッタリングによるシリコンダメージ層（例えば、厚さ数百Å）２５が形成される。
【００３０】
詳述すると、前記バイアススパッタリング工程では、例えばアルゴンやクリプトンなどの不活性ガスをプラズマ化して半導体基板１１裏面へスパッタし、ダメージ層２５を形成する。なおこのとき、半導体基板１１裏面へのプラズマ化したガスの衝突頻度を制御することは困難なため、ダメージ層２５の厚さを制御するのはＲＩＥを用いた場合の方が容易である。
【００３１】
その後、ＭＣＰ組立工程を行い、図８に示すように、マルチチップパッケージ（ＭＣＰ）２０を形成する。
【００３２】
ＭＣＰ２０では、ＭＣＰ基板１４上にチップ状の半導体メモリチップ１１がダイアタッチフィルム１７を用いて接着されている。ここで、バイアススパッタリングを用いて形成された半導体メモリチップ１１裏面のシリコンダメージ層２５は、ＭＣＰ基板１４から侵入する不純物（例えば、Ｃｕイオン）を捕捉するゲッタリング層として機能する。これにより、半導体メモリチップ１１裏面から不純物（例えば、Ｃｕイオン）がチップ１１中に拡散することにより生じる半導体メモリチップの汚染を抑止することができる。
【００３３】
第２実施形態によれば、シリコン半導体基板の裏面の鏡面研磨後に、バイアススパッタリングを用いて半導体基板の裏面をエッチングし半導体基板裏面の表層にシリコンダメージ層を形成することにより、半導体基板裏面に裏面研削にて生じた条痕をほとんど残さずにゲッタリング層を形成できる。これにより、ＭＣＰ組立工程でのチップ割れを低減でき、半導体基板裏面からの不純物汚染を抑止できる半導体装置の製造方法を実現できる。
【００３４】
なお、第１，第２実施形態では、メモリ回路が形成された半導体メモリチップを例に取り説明したが、半導体メモリチップに限るわけではなく、半導体チップ裏面からの汚染が問題となる全ての半導体チップ（半導体基板）に対して本実施形態は適用できる。
【００３５】
以上説明したように実施形態によれば、マルチチップパッケージの組立工程におけるチップ割れと、半導体チップの裏面から不純物が半導体チップ中に拡散する不純物汚染を抑制できる半導体装置の製造方法を提供することができる。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１０…マルチチップパッケージ（ＭＣＰ）、１１…半導体メモリチップ（半導体基板）、１２…破砕層、１３…シリコンダメージ層、１４…マルチチップパッケージ基板（ＭＣＰ基板）、１５…Ｃｕ配線、１６…ソルダーレジスト、１７…ダイアタッチフィルム（ＤＡＦ）、１８，１９…半導体メモリチップ、２０…マルチチップパッケージ、２１，２２…ダイアタッチフィルム、２３…モールド材、２４…端子、２５…シリコンダメージ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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