(57)【要約】【課題】ＴＦＥＴを用いた場合の電流駆動力の改善をはかる。【解決手段】素子分離領域１１２で分離された複数の素子形成領域を有する半導体基板１００と、素子形成領域の一つに形成されたｎ型ゲート電極領域１１、ｐ型ソース領域１２、及びゲート電極１１に近い側で不純物濃度が高く遠い側で不純物濃度が低いｎ型ドレイン領域１３、を有するＴＦＥＴ１０と、ドレイン領域１３のゲート電極１１に遠い側をｎ型ベース領域２２とし、該ベース領域２２上に設けられたｐ型エミッタ領域２１、及びベース領域２２の下部に該ベース領域２２に接して設けられ、且つ素子分離領域１１２の下部を介して別の素子形成領域まで延伸しているｐ型コレクタ領域２３、を有するバイポーラトランジスタ２０と、別の素子形成領域でコレクタ領域２３上に設けられた、コレクタ領域２３よりも不純物濃度の高いｐ型コンタクト領域２４と、を備えた。【選択図】      図３
2013197203.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に半導体層が形成され、該半導体層に素子分離領域で分離された複数の素子形成領域を有するＳＯＩ基板と、
前記素子形成領域の一つに形成された第１導電型ゲート電極、第２導電型ソース領域、及び前記ゲート電極に近い側に比して遠い側の不純物濃度が１桁以上低い第１導電型ドレイン領域、を有するトンネルＦＥＴと、
前記ドレイン領域の前記ゲート電極に遠い側を第１導電型ベース領域とし、該ベース領域上に設けられた第２導電型エミッタ領域、及び前記ベース領域の下部に該ベース領域に接して設けられ、且つ前記素子分離領域の下部を介して別の素子形成領域まで延在している第２導電型コレクタ領域、を有するバイポーラトランジスタと、
前記別の素子形成領域で前記コレクタ領域上に設けられた、前記コレクタ領域よりも不純物濃度の高い第２導電型コンタクト領域と、
を具備し、
前記トンネルＦＥＴ及び前記バイポーラトランジスタが形成される素子形成領域と前記コンタクト領域が形成される別の素子形成領域との間の素子分離領域は、前記半導体層の表面から前記絶縁層に達しない深さに形成され、
前記前記トンネルＦＥＴ、前記バイポーラトランジスタ、及び前記コンタクト領域が形成される各素子形成領域と他の素子形成領域とを分離する素子分離領域は、前記半導体層の表面から前記絶縁層に達する深さに形成され、
前記ソース領域、前記エミッタ領域、及び前記コンタクト領域を形成する部分の不純物拡散層の深さは略一致していることを特徴とする半導体装置。
【請求項２】
素子分離領域で分離された複数の素子形成領域を有する半導体基板と、
前記素子形成領域の一つに形成された第１導電型ゲート電極、第２導電型ソース領域、及び前記ゲート電極に近い側で不純物濃度が高く遠い側で不純物濃度が低い第１導電型ドレイン領域、を有するトンネルＦＥＴと、
前記ドレイン領域の前記ゲート電極に遠い側を第１導電型ベース領域とし、該ベース領域上に設けられた第２導電型エミッタ領域、及び前記ベース領域の下部に該ベース領域に接して設けられ、且つ前記素子分離領域の下部を介して別の素子形成領域まで延在している第２導電型コレクタ領域、を有するバイポーラトランジスタと、
前記別の素子形成領域で前記コレクタ領域上に設けられた、前記コレクタ領域よりも不純物濃度の高い第２導電型コンタクト領域と、
を具備したことを特徴とする半導体装置。
【請求項３】
前記ドレイン領域における不純物濃度は、前記ゲート電極に近い側と遠い側とで１桁以上異なっていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記基板は、絶縁膜上に半導体層を形成したＳＯＩ基板であり、
前記トンネルＦＥＴ及び前記バイポーラトランジスタが形成される素子形成領域と前記コンタクト領域が形成される別の素子形成領域との間の素子分離領域は、前記半導体層の表面から前記絶縁層に達しない深さに形成され、
前記前記トンネルＦＥＴ、前記バイポーラトランジスタ、及び前記コンタクト領域が形成される各素子形成領域と他の素子形成領域とを分離する素子分離領域は、前記半導体層の表面から前記絶縁層に達する深さに形成されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記ソース領域、前記エミッタ領域、及び前記コンタクト領域を形成する部分の不純物拡散層の深さは略一致していることを特徴とする請求項２〜４の何れかに記載の半導体装置。
【請求項６】
半導体基板の表面部に、第１の素子形成領域とこれに隣接する第２の素子形成領域を分離するように素子分離領域を形成する工程と、
前記第１の素子形成領域の前記第２の素子形成領域側と前記第２の素子形成領域に、前記素子分離領域よりも深い位置まで第１導電型の不純物をドープして、バイポーラトランジスタの第１導電型コレクタ領域を形成する工程と、
前記第１の素子形成領域の前記第２の素子形成領域と反対側に第２導電型ゲート電極を形成する工程と、
前記第１の素子形成領域の前記ゲート電極よりも前記第２の素子形成領域側に、前記コレクタ領域よりも浅い位置まで、前記ゲート電極側で高く前記第２の素子形成領域側で低く第２導電型の不純物をドープすることにより、前記ゲート電極側にトンネルＦＥＴの第２導電型ドレイン領域を形成し、且つ前記第２の素子形成領域側に前記バイポーラトランジスタの第２導電型ベース領域を形成する工程と、
前記第１の素子形成領域の前記ゲート電極の前記ドレイン領域と反対側、前記ベース領域、及び前記第２の素子形成領域の前記コレクタ領域の各表面部に、前記ベース領域よりも浅い位置まで、前記コレクタ領域よりも高い濃度で第１導電型の不純物をドープすることにより、前記トンネルＦＥＴの第１導電型ソース領域、前記バイポーラトランジスタの第１導電型エミッタ領域、及び第１導電型コンタクト領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トンネル接合トランジスタとバイポーラトランジスタを組み合わせた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、カットオフ特性の良い半導体素子の一種として、ＳＯＩ基板若しくはバルクＳｉ基板を用いたトンネル接合トランジスタ（Tunnel Field Effect Transistor：ＴＦＥＴ）が提案されている。このＴＦＥＴでは、ソースとチャネル間にできるｐｎ接合によるバリアハイトをゲート電圧で制御して、電流をコントロールしようというもので、ＭＩＳＦＥＴとは基本原理が異なる。
【０００３】
ＭＩＳＦＥＴの場合、立ち上がりのＩｄ−Ｖｇ特性（subthreshold 特性）は、チャネルが強反転する前のキャリアの拡散電流で決まる。一方、ＴＦＥＴでは、基本的にはチャネル領域が形成されてそれと反対の導電型を持つソース領域と接触している部分で高電界になり、バンド間トンネリングが起きることを利用して電流を制御している。そのため、ＭＩＳＦＥＴと比較してＩｄ−Ｖｇ特性が急激に立ち上がり、カットオフ特性のより良好なトランジスタが形成されることになる。
【０００４】
また、ソースとチャネルの接するところ、つまりソース端にて全ての電流が制御されるため、ソース領域とチャネル領域の不純物プロファイルが同じであるならば電流特性におけるゲート長依存性が小さいことも知られている。さらに、ＴＦＥＴでは、しきい値電圧Ｖｔは理想的にはソース端のバリアハイトだけで制御されるので、ＭＩＳＦＥＴのＲＤＦ（Random Dopant Fluctuation）によるＶｔのばらつきよりも小さくなることも期待される。
【０００５】
しかし、ＴＦＥＴを用いてＬＳＩを構成しようとすると、バンド間トンネル電流における電界依存性（ソース−チャネル間のポテンシャル差に起因する電界依存性）が小さく、トランスコンダクタンスが小さいことから、ＭＩＳＦＥＴとは異なってオン電流を大きく取れないということが問題となっている。従って、ＴＦＥＴを用いたＬＳＩを想定すると外部入出力部分等で大きな負荷容量をドライブする必要があるので、そのような場合に大電流を流すことのできるような素子構造にすることが大きな課題である。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Th. Nirschl, et.al:“The Tunneling Field Effect Transistor(TFET) as an Add-on for Ultra-Low-Voltage Analog and Digital Process,” IEDM Tech. Dig., pp. 195-198, (2004)
【非特許文献２】Woo Young Choi, et.al:“Tunneling Field-Effect Transistors (TFETs) With Subthreshold Swing (SS) Less Than 60 mV/dec,” IEEE Electron Device Letters(EDL) Vol-28, No.8, pp. 743-745, (2007)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明が解決しようとする課題は、ＴＦＥＴを用いた場合の電流駆動力の改善をはかり得る半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、素子分離領域で分離された複数の素子形成領域を有する半導体基板と、前記素子形成領域の一つに形成されたｎ型ゲート電極、ｐ型ソース領域、及び前記ゲート電極に近い側で不純物濃度が高く遠い側で不純物濃度が低いｎ型ドレイン領域、を有するトンネルＦＥＴと、前記ｎ型ドレイン領域の前記ゲート電極に遠い側をｎ型ベース領域とし、該ｎ型ベース領域上に設けられたｐ型エミッタ領域、及び前記ｎ型ベース領域の下部に該ベース領域に接して設けられ、且つ前記素子分離領域の下部を介して別の素子形成領域まで延伸しているｐ型コレクタ領域、を有するバイポーラトランジスタと、前記別の素子形成領域で前記ｐ型コレクタ領域上に設けられた、前記コレクタ領域よりも不純物濃度の高いｐ型コンタクト領域と、を具備した。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わる半導体装置を示す回路構成図。
【図２】図１の回路構成に対応する素子構造を示す断面図。
【図３】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図４】第１の実施形態に係わる半導体装置の変形例の素子構造を示す断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第２の実施形態に係わる半導体装置を示す回路構成図。
【図８】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図９】第３の実施形態に係わる半導体装置を示す回路構成図。
【図１０】第３の実施形態に係わる半導体装置の変形例を示す回路構成図。
【図１１】図９の回路構成を実現するためのパターンレイアウト図。
【発明を実施するための形態】
【００１０】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係わる半導体装置の回路構成を示す図である。この実施形態は、ｎ型ＴＦＥＴとｐｎｐ型バイポーラトランジスタを組み合わせてＢｉＴＦＥＴを構成したものである。
【００１２】
ｎ+ 型ゲート，ｐ+ 型ソース，及びｎ+ 型ドレインからなるＴＦＥＴ１０と、ｎ型ベース，ｐ+ 型エミッタ、及びｐ- 型コレクタからなるバイポーラトランジスタ２０とを接続することにより、ＢｉＴＦＥＴが構成されている。ＴＦＥＴ１０のソースはＶssに接続され、ドレインはバイポーラトランジスタ２０のベースに接続されている。バイポーラトランジスタ２０のエミッタはＶddに接続され、コレクタは出力端 output に接続されている。
【００１３】
この回路では、ＴＦＥＴ１０のドレインのｎ+ 領域とバイポーラトランジスタ２０のベースのｎ領域とを接続し、ドレイン電流をベース電流として使うことで増幅動作を行うことができる。Output 端子（コレクタ領域）に十分低い電位を与えると、直流電流増幅率ｈFEにもよるが、構成次第では１桁から２桁の電流増幅は可能である。
【００１４】
但し、この方式ではシリコンを構成材料として用いる場合には、バイポーラトランジスタ２０のｐｎ接合のビルトイン（built-in）電圧の関係でＶdd＝０．６Ｖ以下（Ｖss＝０Ｖとした）では動作しない。後述するが、ＴＦＥＴを低消費電力論理回路に適用する場合を想定すると、その論理回路内部では０．６Ｖ以下の電圧で動作させておき、一方でその出力段のところだけにこの形のバイポーラトランジスタを設けて別電源で、例えば１．０Ｖ以上で動作させるという方式が良い。
【００１５】
図１の回路構成を実際の素子構造として実現する場合を考える。一番簡単なものは、図２に示すように、ＴＦＥＴ１０とバイポーラトランジスタ２０を別々に作りこんで、外付けで金属配線１５０にて両者を接続して使用することである。なお、図２中の１１はゲート電極、１２はソース領域、１３はドレイン領域、２１はエミッタ領域、２２はベース領域、２３はコレクタ領域、２４はコンタクト領域、１００はＳｉ基板、１１１は素子分離領域を示している。ＴＦＥＴ動作のためには、１００のＳｉ基板は限りなく不純物濃度の小さいi-type（intrinsic type）が望ましい。
【００１６】
ここでのＴＦＥＴ１０は、ｎタイプなので動作時にはチャネルに反転層形成によるｎ層ができ、ソース領域１２側のｐ+ 領域との間にトンネリングが起こるような構造になっている。また、低電圧でも動作するように、ドレイン領域１３側のｎ+ 層と比較してソース領域１２側のｐ+ 領域は急峻、且つ浅い接合としている。
【００１７】
しかし、図２の構成では、両方の素子を金属配線で接続するために全素子面積が増大すること、更には深さの異なる不純物拡散層を形成するためのイオン注入工程数増大や配線形成のための工程数増大を招くので、実際的でない。そこで本実施形態では、図３に示すように、ｎ型ＴＦＥＴ１０とｐｎｐバイポーラトランジスタ２０を同じ素子領域に形成し、ＴＦＥＴ１０のドレイン領域１３のｎ+ 領域とバイポーラトランジスタ２０のベース領域２２のｎ領域とを直接接続している。
【００１８】
図３は、第１の実施形態に係わる半導体装置の素子構造を示す断面図であり、図１の回路構成を実際の素子構造として実現している。
【００１９】
図２の場合と同様に、不純物濃度の極端に低いイントリンシック（intrinsic）のバルクＳｉ基板１００の表面部に、素子形成領域を囲むように素子分離領域１１１，１１２が形成されている。ここでは、ＴＦＥＴ１０とｐｎｐバイポーラトランジスタ２０を形成する領域を第１の素子形成領域１２１、コンタクト領域を形成する領域を第２の素子形成領域１２２と定義する。さらに、素子分離領域のうち第１及び第２の素子形成領域１２１，１２２を分離する部分を、素子分離領域１１２と定義する。
【００２０】
第１の素子形成領域１２１上には、ゲート絶縁膜１４を介してｎ+ 型のゲート電極１１が形成されている。第１の素子形成領域１２１の表面部には、ゲート電極１１を挟んで左側にｐ+ 型のソース領域１２が形成され、右側にｎ+ 型のドレイン領域１３が形成されている。これにより、ＴＦＥＴ１０が構成されている。
【００２１】
ドレイン領域１３は、素子分離領域１１２まで達しており、ゲート電極１１側で不純物濃度が高く（ｎ+）、素子分離領域１１２側で不純物濃度が低く（ｎ-）となっている。ドレイン領域１３のｎ- となる部分は、バイポーラトランジスタ２０のベース領域２２となる。
【００２２】
ベース領域２２となるｎ領域の表面部にはｐ+ 型エミッタ領域２１が形成されている。ベース領域２２となるｎ領域の下部には、ｐ- 型コレクタ領域２３が形成されている。このコレクタ領域２３は、素子分離領域１１２の下部を通して第２の素子形成領域１２２まで延在している。そして、第２の素子形成領域１２２で、コレクタ領域２３上にｐ+ 型コンタクト領域２４が形成されている。
【００２３】
なお、図３中の１５１〜１５４は、ＴＦＥＴ１０及びバイポーラトランジスタ２０の各要素に接続される電極を示している。
【００２４】
本構造の特徴としては、ソース領域１２，エミッタ領域２１，及びコンタクト領域２４の各ｐ+ 領域を、同時にイオン注入して形成することである。また、ドレイン領域１３において、ドレイン領域１３のｎ+ 領域とエミッタ領域２１のｐ+ 領域が直接接すると、ここで接合耐圧が劣化してしまうことが懸念されるので、途中でｎ層（ｎ+ 層より不純物濃度が低い）を設けていることである。また、イントリンシック基板なので、アウトプットのところに電位を印加しても理想的にはチャネルにはバイアス電圧が印加されず、ＴＦＥＴ１０のＯＮ−ＯＦＦ特性に影響を与えない。即ち、ＭＩＳＦＥＴにおける基板バイアス効果は無視できる。
【００２５】
図４は、図３の構成をＳＯＩ基板上に形成した例である。
【００２６】
ＳＯＩ基板２００は、Ｓｉ基板２０１上にＳｉＯ2 等の絶縁膜２０２を形成し、その上にＳｉ層２０３を形成することにより構成される。そして、ＳＯＩ基板２００のＳｉ層２０３上に、図３と同様のＴＦＥＴ１０及びバイポーラトランジスタ２０が形成されている。また、素子分離領域１１２は他の素子分離領域１１１よりも浅く形成されている。即ち、第１の素子形成領域１２１と第２の素子形成領域１２２との間の素子分離領域１１２は、半導体層２０３の表面から絶縁層２０２に達しない深さに形成され、第１及び第２の素子形成領域１２１，１２２と他の素子形成領域とを分離する素子分離領域１１１は、半導体層２０３の表面から絶縁層２０２に達する深さに形成されている。
【００２７】
ＳＯＩ基板２００上にＴＦＥＴ１０とバイポーラトランジスタ２０をこのように混載することは、次の点で意味を持つ。
【００２８】
(1) ＴＦＥＴの性能向上、カットオフ特性の改善
(2) 隣接素子間の電気的な分離がより強固になる
(3) 寄生バイポーラ素子によるラッチアップを防止できる
(4) 必要に応じてＢＯＸ（Buried Oxide）下の基板部に電位を印加してＴＦＥＴのしきい電圧を調整することも可能となる。この場合には、ＢＯＸも１０ｎｍ以下の薄膜ＢＯＸである必要があるが、増幅するバイポーラトランジスタ側の特性にはこの基板電位の印加は影響しない。
【００２９】
この図４のＳＯＩ構造において、バイポーラトランジスタを構成するには (a)垂直型（Vertical type）、(b)水平型（Lateral type）の二通りの方法がある。ここでは、面積を縮小できる垂直型でバイポーラトランジスタを構成した例を示した。垂直型にした場合は、コレクタ電流を離れたところから引き出さなければならないので、エミッタとコレクタを分離する素子分離領域を浅く形成し、完全に素子分離がなされないような状態を作る。例えば、メサ分離（単純にＳＯＩのシリコン領域の一部を掘りこんでしまう）、或いは部分ＳＴＩ（Partial STI）という浅いトレンチ素子分離領域の深さを場所によって変更するものを利用することができる。
【００３０】
次に、本実施形態の半導体装置の製造方法を、図５及び図６を参照して説明する。これらの図は、前記図３の構成を実現したものである。
【００３１】
まず、図５（ａ）に示すように、Ｓｉ基板１００の表面部に所望の素子形成領域を囲むように素子分離領域１１１，１１２を形成する。ここで、素子分離領域のうち、ＴＦＥＴ及びバイポーラトランジスタを形成するための第１の素子形成領域１２１とこれに隣接する第２の素子形成領域１２２とを分離する部分を素子分離領域１１２と定義する。
【００３２】
次いで、図５（ｂ）に示すように、第１の素子形成領域１２１の第２の素子形成領域１２２側と第２の素子形成領域１２２に開口を有するレジストマスク１４１を形成する。続いて、基板１００内に素子分離領域１１２よりも深い位置までｐ型の不純物をドープして、バイポーラトランジスタ２０のｐ型コレクタ領域２３を形成する。
【００３３】
次いで、図５（ｃ）に示すように、レジストマスク１４１を除去した後、第１の素子形成領域１２１の第２の素子形成領域１２２と反対側に、シリコン酸化膜等からなるゲート絶縁膜１４を介してポリＳｉ等からなるゲート電極１１を形成する。続いて、全面に酸化膜等を堆積した後にエッチバックすることにより、ゲート側壁絶縁膜１５を形成する。
【００３４】
次いで、図６（ｄ）に示すように、第１の素子形成領域１２１のゲート電極１１よりも第２の素子形成領域１２２側に開口を有するレジストマスク１４２を形成した後、コレクタ領域２３よりも浅くｎ型不純物をイオン注入することにより、ｎ型ベース領域２２を形成する。
【００３５】
次いで、図６（ｅ）に示すように、レジストマスク１４２を除去した後に、第１の素子形成領域１２１のゲート電極１１のドレイン領域に相当する開口を有するレジストマスク１４３を形成する。続いて、ｎ型不純物を高濃度にイオン注入することによりｎ+ 型ドレイン領域１３を形成する。
【００３６】
即ち、図６（ｄ）（ｅ）に示す工程により、ゲート電極１１側で高く第２の素子形成領域１２２側で低くｎ型の不純物をドープすることにより、ゲート電極１１側にトンネルＦＥＴ１０のｎ+ 型ドレイン領域１３を形成し、且つ第２の素子形成領域１２２側にバイポーラトランジスタ２０のｎ型ベース領域２２を形成する。
【００３７】
ここで、バイポーラトランジスタ２０を高いゲインで動作させるためには、ベース領域２２とエミッタ領域２１の不純物濃度は１桁以上の差を設ける必要があるため、典型的なベース領域の不純物濃度は１０18ｃｍ-3から１０19ｃｍ-3となるが、この濃度を考慮するとドレイン領域１３の不純物濃度はベース領域２２のそれよりも１桁以上高い方が望ましい。
【００３８】
次いで、図６（ｆ）に示すように、レジストマスク１４３を除去した後に、第１の素子形成領域１２１のゲート電極１１のドレイン領域１３と反対側、ベース領域２２、及び第２の素子形成領域１２２のコレクタ領域２３の各表面部に、コレクタ領域２３よりも高い濃度でｐ型の不純物をドープして、トンネルＦＥＴ１０のｐ+ 型ソース領域、バイポーラトランジスタ２０のｐ+ 型エミッタ領域２１、及びｐ+ 型コンタクト領域２４を同時に形成する。
【００３９】
これ以降は、レジストマスク１４４を除去した後に、必要な不純物活性化アニールを行い、更に電極１５１〜１５４等を形成することにより、前記図３に示す構造が得られることになる。
【００４０】
本実施形態において特徴的なことは、ＴＦＥＴ１０の構造にバイポーラトランジスタ２０の構造を加えるための追加工程である。実質的にはマスク数は１枚、つまりｎ型不純物のイオン注入工程の場合しか増えてなくて、それ以外の工程は従前のＴＦＥＴの試作マスクと共通化できる。ＴＦＥＴ１０においては元々ソース領域１２とドレイン領域１３の不純物の導電型が異なるため、その分不純物イオン注入用のマスク枚数が増えているが、本実施形態ではそれを改版することと、更にｎ型層、つまりベース層形成時のマスクを一枚追加するだけで本構造を形成することができる。ソース領域１２を形成する浅いｐ+ 層はそのままバイポーラトランジスタトランジスタ２０の浅いエミッタ形成と共通化して形成できるために、従来のＢｉＣＭＯＳ工程のＣＭＯＳ、バイポーラトランジスタ、両方別々に形成する場合と比較して製造工程が簡略化されている。
【００４１】
このように本実施形態によれば、ｎ型ＴＦＥＴ１０とｐｎｐバイポーラトランジスタ２０を組み合わせることにより、ＴＦＥＴを用いた場合の電流駆動力の改善をはかることができる。即ち、ｎ型ＢｉＴＦＥＴを形成することで、ＴＦＥＴ１０の電流駆動力を増幅でき、高速な論理回路素子を構成することが可能となる。しかも、これらを組み合わせた構造において、基板内の拡散層のレイアウトを改良することより、素子面積の縮小及び製造プロセスの簡略化をはかることができる。
【００４２】
また、図４に示すようにＳＯＩ基板２００上に形成することで、ウェル分離工程等が簡略化され、かつ電気的な分離特性が良好な素子を得ることができる。
【００４３】
（第２の実施形態）
図７は、第２の実施形態に係わる半導体装置の回路構成を示す図である。この実施形態は、ｐ型ＴＦＥＴとｎｐｎ型バイポーラトランジスタを組み合わせてＢｉＴＦＥＴを構成したものである。
【００４４】
ｐ+ 型ゲート，ｎ+ 型ソース，及びｐ+ 型ドレインからなるＴＦＥＴ３０と、ｐ型ベース，ｎ+ 型エミッタ、及びｎ- 型コレクタからなるバイポーラトランジスタ４０とを接続することにより、ＢｉＴＦＥＴが構成されている。ＴＦＥＴ３０のソースはＶddに接続され、ドレインはバイポーラトランジスタ４０のベースに接続されている。バイポーラトランジスタ４０のエミッタはＶssに接続され、コレクタは出力端 output に接続されている。
【００４５】
この回路では、ＴＦＥＴ３０のドレインのｐ+ 領域とバイポーラトランジスタ４０のベースのｐ領域とを接続し、ドレイン電流をベース電流として使うことで増幅動作を行うことができる。output端子（コレクタ領域）に十分高い電位を与えると、直流電流増幅率ｈFEにもよるが、１桁から２桁の増幅は構成次第では可能である。
【００４６】
図８は、図７の回路を実現したデバイス構成を示す断面図である。基本的な構成は前記図４に示した構成と同様であり、図４に対して不純物の導電型が逆になっている。即ち、ＴＦＥＴ３０は、ｐ+ 型ゲート電極３１，ｎ+ 型ソース領域３２，及びｐ+ 型ドレイン領域３３で構成され、バイポーラトランジスタ４０は、ｎ+ 型エミッタ領域４１，ｐ型ベース領域４２，ｎ- 型コレクタ領域４３，及びｎ+ 型コンタクト領域４４から構成されている。
【００４７】
本実施形態においても、ソース領域３２がｎ+ のシャロージャンクション（shallow junction）領域で形成され、それと同時にｎ+ 型エミッタ領域４１及びコレクタ領域４３のｎ+ 型コンタクト領域４４を形成していることが特徴である。
【００４８】
このような構成であっても先の第１の実施形態と同様の効果が得られる。また、図８ではＳＯＩ基板２００を用いた例で説明したが、前記図３と同様にバルク基板を用いて構成することも可能である。
【００４９】
（第３の実施形態）
図９は、第１及び第２の実施形態で説明した半導体装置を用いた相補型ＢｉＴＦＥＴを示す回路構成図である。
【００５０】
ここではまず、ｎ型ＴＦＥＴ１０とｐ型ＴＦＥＴ３０の各ゲートを共通接続し、各ドレインを共通接続することによりインバータ３００が構成されている。インバータ３００のＴＦＥＴ１０のソースはＶssに接続され、ＴＦＥＴ３０のソースはＶddに接続されている。
【００５１】
次に、ｎ型ＴＦＥＴ１０とｐｎｐバイポーラトランジスタ２０からなるＢｉＴＦＥＴと、ｐ型ＴＦＥＴ３０とｎｐｎバイポーラトランジスタ４０からなるＢｉＴＦＥＴとの、各ゲートを共通接続し、コレクタを共通接続することによりバッファ４００が構成されている。インバータ３００の出力端はバッファ４００の入力端に接続され、バッファ４００のＴＦＥＴ１０のソースはＶssに接続され、ＴＦＥＴ３０のソースはＶddに接続されている。バッファ４００のｐｎｐバイポーラトランジスタ２０のエミッタはＶddに接続され、ｎｐｎバイポーラトランジスタ４０のエミッタはＶssに接続されている。
【００５２】
このように、ｎ型とｐ型の両方のＢｉＴＦＥＴが形成されれば、相補型の回路を組むことができる。
【００５３】
また、ロジック動作を担うＴＦＥＴ部が低電圧動作を必要とする場合、図１０に示すように、バイポーラトランジスタ２０，４０の部分だけ別電源にし、より電流増幅度を大きくして負荷駆動能力を改善することも可能である。
【００５４】
図１１は、図９の回路構成を実現したパターンレイアウトの一例である。
【００５５】
電源ラインがバイポーラトランジスタ２０，４０のところでクロスする必要があるため、メタル１層（Ｍ１）だけで構成しようとするとカギ状に配線してあるところがあるが、もちろん多層配線を用いて電源線を交差させても構わない。
【００５６】
このように本実施形態によれば、相補型ＢｉＴＦＥＴを構成することで負荷抵抗を用いなくても出力電圧を取り出すことが可能となり、消費電力を抑制できる。また、ＴＦＥＴを用いた論理回路全体にＢｉＴＦＥＴを形成することは消費電力の増大を伴う場合がある。そこで本実施形態のように、論理回路動作をするところはＴＦＥＴで形成し、その出力最終段のみ電流駆動力の大きいＢｉＴＦＥＴを形成することで、低消費電力だが高速なＬＳＩを形成することが可能となる。
【００５７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００５８】
半導体基板は、必ずしもＳｉに限るものではなく、ＳｉＧｅ、その他のバンドギャップの小さい半導体材料を用いることも可能である。また、ゲート電極、ゲート絶縁膜、ゲート側壁絶縁膜の材料やデバイスを構成する各領域の不純物濃度などは、仕様に応じて適宜定めればよい。また、製造工程は前記図５及び図６に示した例に何ら限定されるものではなく、前記図３、図４、及び図８等の構成を作製できるものであれば、適宜変更可能である。
【００５９】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６０】
１０…ｎ型トンネル接合トランジスタ（ＴＦＥＴ）
１１…ｎ+ 型ゲート電極
１２…ｐ+ 型ソース領域
１３…ｎ+ 型ドレイン領域
２０…ｐｎｐバイポーラトランジスタ
２１…ｐ型エミッタ領域
２２…ｎ+ 型ベース領域
２３…ｐ- 型コレクタ領域
２４…ｐ+ 型コンタクト領域
３０…ｐ型トンネル接合トランジスタ（ＴＦＥＴ）
３１…ｐ+ 型ゲート電極
３２…ｎ+ 型ソース領域
３３…ｐ+ 型ドレイン領域
４０…ｎｐｎバイポーラトランジスタ
４１…ｎ型エミッタ領域
４２…ｐ+ 型ベース領域
４３…ｎ- 型コレクタ領域
４４…ｎ+ 型コンタクト領域
１００…Ｓｉ基板
１１１，１１２…素子分離領域
１２１…第１の素子形成領域
１２２…第２の素子形成領域
１４１〜１４４…レジストマスク
１５１〜１５４…電極
２００…ＳＯＩ基板
３００…インバータ
４００…バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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