(57)【要約】【課題】製造コスト及び製造時間の増加を抑制しつつ、信頼性の向上及び素子特性の低下の防止を実現することができる半導体素子の製造方法及び半導体素子を提供する。【解決手段】半導体素子の製造方法は、表面に素子形成領域Ｒａと素子分離領域Ｒｓとを備えた基板１０１を準備する工程と、素子分離領域Ｒｓに素子分離層１０６を形成する工程と、素子形成領域Ｒａ上に素子分離層１０６に接するゲート酸化膜１０８を形成する工程と、素子形成領域Ｒａ上に導電層１１０を形成する工程と、導電層１１０上と素子分離領域Ｒｓとに跨って絶縁膜１２０を形成する工程と、素子形成領域Ｒａと素子分離領域Ｒｓとに跨って導電層１１０から離れた導電層１３０を形成する工程とを有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
表面に、素子形成領域と、前記素子形成領域に隣接する素子分離領域とを備えた基板を準備する工程と、
前記素子分離領域に、素子分離層を形成する工程と、
前記素子形成領域上に、前記素子分離層に接する第１の絶縁膜を形成する工程と、
前記素子形成領域上に、第１の導電層を形成する工程と、
前記第１の導電層上と前記素子分離領域とに跨って第２の絶縁膜を形成する工程と、
前記素子形成領域と前記素子分離領域とに跨って、前記第１の導電層から離れた第２の導電層を形成する工程と
を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記素子形成領域から離れた前記素子分離層上に、第３の導電層を形成する工程をさらに有し、
前記第２の絶縁膜を形成する工程は、前記第１の導電層上から前記素子分離層上を介して前記第３の導電層上までの領域にわたる絶縁膜を形成する工程を含み、
前記第２の導電層を形成する工程は、前記素子形成領域と前記素子分離領域とに跨って、前記第２の絶縁膜上に、導電層を形成する工程を含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２の絶縁膜を形成する工程は、前記第１の導電層上と前記素子分離層上とに跨って絶縁膜を形成する工程を含み、
前記第２の導電層を形成する工程は、前記素子形成領域と前記素子分離領域とに跨って、前記第２の絶縁膜上に、導電層を形成する工程を含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２の導電層を形成する工程は、前記素子形成領域と前記素子分離領域とに跨って、前記第１の絶縁膜及び前記第２の絶縁膜上に、前記第１の導電層から離れた導電層を形成する工程を含み、
前記第２の絶縁膜を形成する工程は、前記第１の導電層上から前記素子分離層上を介して前記第２の導電層上までの領域にわたる絶縁膜を形成する工程を含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記基板を準備する工程は、前記基板の前記素子分離領域にトレンチ部を形成し、前記基板の前記素子形成領域内の部分を残す工程を含み、
前記素子分離層を形成する工程は、前記素子分離領域の前記トレンチ部を絶縁材料で埋める工程を含む
ことを特徴とする請求項１から４までのいずれか１項に記載の半導体素子の製造方法。
【請求項６】
前記第１の絶縁膜を形成する工程は、前記基板の前記素子分離層で覆われていない部分を熱酸化する工程を含むことを特徴とする請求項１から５までのいずれか１項に記載の半導体素子の製造方法。
【請求項７】
前記第１の絶縁膜は、ゲート絶縁膜であり、
前記第１の導電層は、ゲート電極である
ことを特徴とする請求項１から６までのいずれか１項に記載の半導体素子の製造方法。
【請求項８】
表面に、素子形成領域と、前記素子形成領域に隣接する素子分離領域とを備えた基板と、
前記素子分離領域に形成された素子分離層と、
前記素子形成領域上に、前記素子分離層に接して形成された第１の絶縁膜と、
前記素子形成領域上に形成された第１の導電層と、
前記第１の導電層上と前記素子分離領域とに跨って形成された第２の絶縁膜と、
前記素子形成領域と前記素子分離領域とに跨って、前記第１の導電層から離れて形成された第２の導電層と
を有することを特徴とする半導体素子。
【請求項９】
前記素子形成領域から離れた前記素子分離層上に形成された第３の導電層をさらに有し、
前記第２の絶縁膜は、前記第１の導電層上から前記素子分離層上を介して前記第３の導電層上までの領域にわたる絶縁膜を含み、
前記第２の導電層は、前記素子形成領域と前記素子分離領域とに跨って、前記第２の絶縁膜上に形成された導電層を含む
ことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２の絶縁膜は、前記第１の導電層上と前記素子分離層上とに跨って形成された絶縁膜を含み、
前記第２の導電層は、前記素子形成領域と前記素子分離領域とに跨って、前記第２の絶縁膜上に形成された導電層を含む
ことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記第２の導電層は、前記素子形成領域と前記素子分離領域とに跨って、前記第１の絶縁膜及び前記第２の絶縁膜上に、前記第１の導電層から離れて形成された導電層を含み、
前記第２の絶縁膜は、前記第１の導電層上から前記素子分離層上を介して前記第２の導電層上までの領域にわたって形成された絶縁膜を含む
ことを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記基板は、前記基板の前記素子分離領域に形成されたトレンチ部と、前記基板の前記素子形成領域内に残された部分とを含み、
前記素子分離層は、前記素子分離領域の前記トレンチ部を埋める絶縁材料を含む
ことを特徴とする請求項８から１１までのいずれか１項に記載の半導体素子。
【請求項１３】
前記第１の絶縁膜は、前記基板の前記素子分離層で覆われていない部分の熱酸化によって形成された絶縁膜を含むことを特徴とする請求項８から１２までのいずれか１項に記載の半導体素子。
【請求項１４】
前記第１の絶縁膜は、ゲート絶縁膜であり、
前記第１の導電層は、ゲート電極である
ことを特徴とする請求項８から１３までのいずれか１項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法及び半導体素子に関する。
【背景技術】
【０００２】
一般に、液晶パネルを駆動させるためのドライバＩＣは、ロジック回路を動作させるための低耐圧素子と液晶ディスプレイを駆動させるための高耐圧素子とを有する。このようなドライバＩＣの製造に際しては、素子特性及びコストの観点から、同一基板上にゲート酸化膜の膜厚が２種類以上となるようにするために、素子分離構造としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を採用することがある。また、同一基板上に低耐圧素子と高耐圧素子を形成するためには、同一基板上においてゲート酸化膜の膜厚を２種類以上とする製造方法を採用することが必要である。
【０００３】
しかし、ＳＴＩ構造を採用するプロセスにおいてゲート酸化膜を形成する場合には、素子形成領域としてのアクティブ領域と素子分離領域としてのＳＴＩ領域の境界部分、すなわち、シリコン（Ｓｉ）トレンチコーナー部のゲート酸化膜の膜厚が、アクティブ領域におけるゲート酸化膜の膜厚に比べて薄くなり、ゲート酸化膜の信頼性低下及び素子特性の低下が生じることがある。また、Ｓｉトレンチコーナー部のゲート酸化膜の膜厚が薄くなる現象は、この部分の応力開放が進まずに頂点近傍での酸化が遅くなることに起因するため、熱酸化膜の膜厚が厚いほど、顕著になる。
【０００４】
そこで、例えば、フラットパネルディスプレイ駆動用ＩＣなどの製造では、厚いゲート酸化膜を形成することが多いため、高耐圧素子領域のＳｉトレンチコーナー部付近でＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）酸化を行ない、圧縮応力を緩和させて、ゲート酸化膜の膜厚が薄くなる現象の発生を防止している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２５２３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、Ｓｉトレンチコーナー部でＬＯＣＯＳ酸化を用いる方法では、マスクを形成する工程及び除去する工程が増えるため、製造コストが高くなり、且つ、製造時間が長くなるという問題がある。
【０００７】
そこで、本発明の目的は、製造コストの上昇及び製造時間の増加を抑制しつつ、絶縁膜の信頼性の向上及び素子特性の低下の防止を実現することができる半導体素子の製造方法及び半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体素子の製造方法は、表面に、素子形成領域と、前記素子形成領域に隣接する素子分離領域とを備えた基板を準備する工程と、前記素子分離領域に、素子分離層を形成する工程と、前記素子形成領域上に、前記素子分離層に接する第１の絶縁膜を形成する工程と、前記素子形成領域上に、第１の導電層を形成する工程と、前記第１の導電層上と前記素子分離領域とに跨って第２の絶縁膜を形成する工程と、前記素子形成領域と前記素子分離領域とに跨って、前記第１の導電層から離れた第２の導電層を形成する工程とを有することを特徴とする。
【０００９】
本発明の他の態様に係る半導体素子は、表面に、素子形成領域と、前記素子形成領域に隣接する素子分離領域とを備えた基板と、前記素子分離領域に形成された素子分離層と、前記素子形成領域上に、前記素子分離層に接して形成された第１の絶縁膜と、前記素子形成領域上に形成された第１の導電層と、前記第１の導電層上と前記素子分離領域とに跨って形成された第２の絶縁膜と、前記素子形成領域と前記素子分離領域とに跨って、前記第１の導電層から離れて形成された第２の導電層とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、製造コスト及び製造時間の増加を抑制しつつ、絶縁膜の信頼性の向上及び素子特性の低下の防止を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その１）を示す断面図である。
【図２】第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その２）を示す断面図である。
【図３】第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その３）を示す断面図である。
【図４】第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その４）を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その５）を示す平面図、Ｓ５ｂ−Ｓ５ｂ線断面図、及びＳ５ｃ−Ｓ５ｃ線断面図である。
【図６】（ａ）〜（ｄ）は、第１の実施形態に係る半導体素子の製造方法における主要なプロセス（その６）を示す平面図、Ｓ６ｂ−Ｓ６ｂ線断面図、Ｓ６ｃ−Ｓ６ｃ線断面図、及びＳ６ｂ−Ｓ６ｂ線断面の要部拡大図である。
【図７】図６（ｂ）及び（ｄ）に示されるＳｉ基板とＳｉトレンチコーナー部上の導電層との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部上の導電層と素子形成領域上の導電層との間のキャパシタ構造が直列に接続されている状態を示す図である。
【図８】（ａ）〜（ｃ）は、従来の半導体素子の製造方法における主要なプロセスを示す平面図、Ｓ８ｂ−Ｓ８ｂ線断面図、及びＳ８ｃ−Ｓ８ｃ線断面図である。
【図９】従来の半導体素子のキャパシタ構造を示す図である。
【図１０】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体素子の製造方法における主要なプロセスを示す平面図、Ｓ１０ｂ−Ｓ１０ｂ線断面図、及びＳ１０ｃ−Ｓ１０ｃ線断面図である。
【図１１】図１０（ｂ）に示されるＳｉ基板とＳｉトレンチコーナー部上の導電層との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部上の導電層と素子形成領域上の導電層との間のキャパシタ構造とが直列に接続されている状態を示す図である。
【図１２】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体素子の製造方法における主要なプロセスを示す平面図、Ｓ１２ｂ−Ｓ１２ｂ線断面図、及びＳ１２ｃ−Ｓ１２ｃ線断面図である。
【図１３】図１２（ｂ）に示されるＳｉ基板とＳｉトレンチコーナー部上の導電層との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部上の導電層と素子形成領域上の導電層との間のキャパシタ構造とが直列に接続されている状態を示す図である。
【発明を実施するための形態】
【００１２】
《１》第１の実施形態
図１〜４、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体素子１００の製造方法における主要なプロセスを示す図である。また、図６（ａ）〜（ｄ）は、第１の実施形態に係る半導体素子１００の構造を示す図でもある。
【００１３】
第１の実施形態に係る半導体素子１００の製造方法においては、図１に示されるように、先ず、表面に、素子形成領域（例えば、アクティブ領域）Ｒａと、素子形成領域Ｒａに隣接する素子分離領域（例えば、ＳＴＩ領域）Ｒｓとを備えた基板としてのシリコン（Ｓｉ）基板１０１を準備する。この準備工程の具体例では、先ず、Ｓｉ基板１０１の表面全域にＳｉ熱酸化膜１０２、Ｓｉ窒化膜１０３、及びレジスト１０４を順に形成し、ホトリソグラフィ及びエッチングを用いて、素子形成領域Ｒａのレジスト１０４が残り、他のレジストが除去されるように、レジスト１０４のパターニングを行なう。その後、素子分離領域ＲｓにおけるＳｉ窒化膜１０３をエッチングによって除去し、素子分離領域ＲｓのＳｉ基板１０１を、所定の厚さだけエッチングによって除去して、トレンチ部１０５を形成する。
【００１４】
次に、図２に示されるように、素子分離領域Ｒｓのトレンチ部１０５を埋め込むように、絶縁層である素子分離層１０６を形成する。素子分離層１０６は、例えば、ＨＤＣ−ＣＶＤ（高密度プラズマ化学気層成長）法などにより形成された酸化シリコン（ＳｉＯ２）層である。
【００１５】
次に、図２に示される構造体の上面を、ＣＭＰ（化学機械研磨）によりＳｉ窒化膜１０３が残るように研磨し、次に、Ｓｉ窒化膜１０３を熱リン酸により除去し、その後、Ｓｉ熱酸化膜１０２をフッ酸により除去して、図３に示されるように、素子形成領域Ｒａの頂部であるＳｉ面１０７を露出させる。
【００１６】
次に、図４に示されるように、素子形成領域Ｒａ上に、素子分離層１０６に接する第１の絶縁膜としてのゲート酸化膜１０８を形成する。ゲート酸化膜１０８は、例えば、高耐圧素子のゲート絶縁膜として用いられるＳｉ熱酸化膜である。ゲート酸化膜１０８を形成するための熱酸化工程においては、素子分離層１０６とゲート酸化膜１０８の接合部付近（Ｓｉトレンチコーナー領域Ｒｃ）のコーナー部であるＳｉトレンチコーナー部１０８ａに、ゲート酸化膜１０８内における他の部分よりも大きな圧縮応力が発生し、この部分の酸化速度が低下する。このため、Ｓｉトレンチコーナー部１０８ａに形成されるゲート酸化膜の膜厚（図６（ｄ）におけるｄ２）は、素子形成領域Ｒａに形成されるゲート酸化膜１０８の膜厚（図６（ｄ）におけるｄ１）よりも、薄くなる。例えば、ある製造条件では、素子形成領域Ｒａに形成されるゲート酸化膜１０８の膜厚（図６（ｄ）におけるｄ１）は、約４００［Å］であるが、Ｓｉトレンチコーナー部１０８ａに形成されるゲート酸化膜１０８の膜厚（図６（ｄ）におけるｄ２）は、約３００［Å］となる。
【００１７】
次に、図５（ａ）〜（ｃ）に示されるように、素子形成領域Ｒａ上であってＳｉトレンチコーナー部１０８ａから離れた位置と、素子分離領域Ｒｓ上であってＳｉトレンチコーナー部１０８ａから離れた位置に、導電層（第１の導電層）１１０と導電層（第３の導電層）１１１，１１２とをそれぞれ形成する。導電層１１０と導電層１１１，１１２は、例えば、ポリシリコン層であり、膜厚は、例えば、約１５００［Å］である。導電層１１０と導電層１１１，１１２は、Ｓｉトレンチコーナー部１０８ａの上部に重ならないように、Ｓｉトレンチコーナー部１０８ａから、図５（ｂ）の水平方向に、例えば、０．１５［μｍ］離れた位置に、ホトリソグラフィ及びエッチングを用いて形成される。導電層１１０と導電層１１１，１１２は、同じプロセスによって形成されるが、別個のプロセスによって形成してもよい。
【００１８】
次に、図６（ａ）〜（ｄ）に示されるように、導電層１１０上から素子分離層１０６上（又は、ゲート酸化膜１０８上及び素子分離層１０６上）を介して導電層１１１，１１２上までの領域にわたる絶縁膜（第２の絶縁膜）１２０を形成する。絶縁膜１２０は、例えば、ＣＶＤ法を用いて、膜厚約１００［Å］に形成される酸化シリコン（ＳｉＯ２）膜である。次に、素子形成領域Ｒａと素子分離領域Ｒｓとに跨って、絶縁膜１２０上に、導電層（第２の導電層）１３０を形成する。導電層１３０は、例えば、ポリシリコン層であり、例えば、膜厚約１５００［Å］に形成される。導電層１３０は、例えば、ポリシリコン層を所定の膜厚に形成し、その後、ドライエッチングを行なうことにより形成されたサイドウォールである。
【００１９】
図６（ａ）〜（ｄ）に示される半導体素子のキャパシタ構造を、図７に模式的に示す。図７に示されるように、導電層１１０と導電層１１１，１１２とは、例えば、配線により電気的に接続されている。導電層１１０と導電層１３０とは、絶縁膜１２０（膜厚ｄ４）を挟むキャパシタ構造を形成しており、導電層１３０とＳｉ基板１０１とは、絶縁膜１２０及びＳｉトレンチコーナー部１０８ａの積層された絶縁膜（膜厚ｄ３＝ｄ４＋ｄ２）とを挟むキャパシタ構造を形成している。導電層１１０と導電層１３０が形成するキャパシタ構造の容量をＣａとし、導電層１３０とＳｉ基板１０１とが形成するキャパシタ構造の容量をＣｂとし、これらのキャパシタ構造を直列接続した合成容量をＣｔとすると、次式（１）が成立する。
（１／Ｃｔ）＝（１／Ｃａ）＋（１／Ｃｂ）                  （１）
【００２０】
また、極板面積がＳ、極板間距離がｄ、極板間の誘電体の誘電率がεである平行平板コンデンサにおいては、容量Ｃは、次式（２）で表すことができる。
Ｃ＝ε・（Ｓ／ｄ）                                        （２）
【００２１】
ここで、図７に示されるように、
導電層１１０と導電層１３０との間の対向する面の面積及び距離をＳａ及びｄ４、
導電層１３０とＳｉ基板１０１との間の対向する面の面積及び距離をＳｂ及びｄ３、
Ｓａ＝Ｓｂ＝Ｓと仮定すれば、
式（２）から
Ｃａ＝ε・（Ｓａ／ｄ４）＝ε・Ｓ／ｄ４                    （３）
Ｃｂ＝ε・（Ｓｂ／ｄ３）＝ε・Ｓ／ｄ３                    （４）
となる。
式（１）と式（３），（４）から、
Ｃｔ＝ε・Ｓ／（ｄ３＋ｄ４）                              （５）
が得られる。式（５）から、合成容量の電極間距離（誘電体の厚さ）は、（ｄ３＋ｄ４）になる。
【００２２】
ここで、Ｓｉトレンチコーナー部１０８ａにおけるゲート酸化膜１０８の膜厚ｄ２が３００［Å］であり、絶縁膜１２０の膜厚ｄ４が１００［Å］であると仮定すると、
ｄ３＝ｄ２＋ｄ４＝４００［Å］
であるから、合成容量の電極間距離（ｄ３＋ｄ４）は、
ｄ３＋ｄ４＝４００＋１００＝５００［Å］となる。
【００２３】
以上のように第１の実施形態に係る半導体素子１００の製造方法又は半導体素子１００によれば、ゲート酸化膜１０８の薄膜化が発生しやすいＳｉトレンチコーナー部１０８ａの上部には、導電層１１０及び導電層１１１，１１２を配置せず、Ｓｉトレンチコーナー部１０８ａの上部には、絶縁膜１２０を挟んで導電層１１０及び導電層１１１，１１２と対向することによってキャパシタ構造を形成する導電層１３０を配置している。このような構造により、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の物理膜厚（膜厚の実測値）が設計値より薄くなる場合であっても（上記例では、設計値が４００［Å］であり、実際の膜厚は約３００［Å］である場合を説明している。）、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の電気的な膜厚（すなわち、合成容量の電極間距離（ｄ３＋ｄ４））を、ゲート絶縁膜１０８の膜厚ｄ１（図６（ｄ））以上にしている（上記例では、（ｄ３＋ｄ４）＝５００［Å］である場合を説明している。）。
【００２４】
また、Ｓｉトレンチコーナー部１０８ａの上部に導電層１３０を設けない場合には、素子形成領域Ｒａの一部を使用していないことになり、素子特性は、Ｓｉトレンチコーナー部１０８ａの薄い膜厚ｄ２の影響は受けなくなるが、素子形成領域Ｒａの全域を使用する場合に比べ、素子特性が低下する。
【００２５】
そこで、第１の実施形態では、Ｓｉトレンチコーナー部１０８ａの上部に、導電層１１０，１１１，１１２と容量結合するとともに、Ｓｉ基板１０１とも容量結合する、導電層１３０を設けた。この場合には、導電層１１０に印加された信号は、素子形成領域Ｒａのゲート酸化膜１０８に電界を印加するだけでなく、導電層１３０を経由してＳｉトレンチコーナー部１０８ａにも電界が印加されるので、半導体素子の制御に素子形成領域Ｒａの全域を使用することとなり、素子特性が向上する。
【００２６】
また、図８（ａ）〜（ｃ）及び図９に示される従来の半導体素子では、ゲート電界が、ゲート酸化膜１０８の薄い部分（図８（ｂ）における膜厚ｄ２）であるＳｉトレンチコーナー部１０８ａに集中し、ゲート酸化膜１０８の信頼性を低下させると共に、素子特性を低下させる原因となっていた。すなわち、図９に示されるように、導電層１５０とＳｉ基板１０１とで形成されるキャパシタ構造は、薄い膜厚（例えば、ｄ２＝３００［Å］）の絶縁膜を挟んだ１個のキャパシタ構造となる。このため、図８（ａ）〜（ｃ）に示される半導体素子には、ゲート酸化膜１０８の信頼性の低下及び素子特性の低下のおそれがある。また、素子形成領域ＲａとＳｉトレンチコーナー部１０８ａでは、ゲート酸化膜１０８の膜厚が異なるため、１個のトランジスタであるにもかかわらず、あたかも２個のトランジスタが存在するかのような素子特性を示す場合があり、素子特性が悪化する要因になる。これに対し、第１の実施形態に係る半導体素子１００によれば、図６（ａ）〜（ｄ）及び図７に示されるように、キャパシタ構造の絶縁膜の電気的な膜厚（すなわち、合成容量の電極間距離（ｄ３＋ｄ４））を、物理距離ｄ３よりも厚くすることにより、Ｓｉトレンチコーナー部１０８ａにかかる電界を低くしている。
【００２７】
以上に説明したように、第１の実施形態によれば、ゲート酸化膜の薄膜化が発生しやすいＳｉトレンチコーナー部１０８ａの上部にゲート電極となる導電層１１０及び導電層１１１，１１２を配置せず、Ｓｉトレンチコーナー部１０８ａの上部には、導電層１１０と導電層１１１，１１２と容量として接続される（すなわち、導電層１１０，１１１，１１２と絶縁膜１２０を挟んでキャパシタ構造を形成する）導電層１３０を配置している。このため、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の物理膜厚（膜厚ｄ３）が設計値（ｄ１）より薄くなる場合であっても、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の電気的な膜厚（ｄ３＋ｄ４）を厚くすることにより、ゲート酸化膜の信頼性の低下及び素子特性の劣化を抑制することができる。
【００２８】
また、第１の実施形態によれば、導電層１３０は、導電層１１０だけでなく導電層１１１，１１２も、絶縁膜１２０を挟んでキャパシタ構造を形成するため、導電層１３０及び導電層１１０,１１１，１１２を薄く形成しても、必要な容量結合を確保することができる。
【００２９】
《２》第２の実施形態
図１０（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体素子２００の製造方法における主要なプロセスを示す平面図、Ｓ１０ｂ−Ｓ１０ｂ線断面図、及びＳ１０ｃ−Ｓ１０ｃ線断面図である。また、図１１は、図１０（ｂ）に示されるＳｉ基板１０１とＳｉトレンチコーナー部１０８ａの上部の導電層２３０との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部１０８ａの上部の導電層２３０と素子形成領域Ｒａ上の導電層２１０との間のキャパシタ構造とが容量として直列に接続されている状態を示す図である。第２の実施形態に係る半導体素子２００の製造方法の説明に際しては、図１〜図４をも参照する。
【００３０】
図１０（ａ）〜（ｃ）において、図６（ａ）〜（ｃ）に示される構成要素と同一又は対応する構成要素には同じ符号を付す。図１０（ａ）〜（ｃ）に示されるように、第２の実施形態に係る半導体素子２００の製造方法においては、ゲート酸化膜１０８の形成（図４のプロセス）の後に、素子形成領域Ｒａ上に形成される導電層としてのポリシリコン層２１０を形成し、次に、ＣＶＤ法等によって素子形成領域Ｒａ及び素子分離領域Ｒｓの全域上にＳｉＯ２等の絶縁膜２２０を形成し、絶縁膜２２０上であって、Ｓｉトレンチコーナー部１０８ａの上部を含む位置に導電層であるポリシリコン層２３０を形成する。第２の実施形態においては、ポリシリコン層２１０とポリシリコン層２３０とは、電気的に導通していない。
【００３１】
以上のプロセスによって、図１０（ａ）〜（ｃ）に示される半導体素子２００を得る。図１０（ｂ）及び図１１に示されるように、第２の実施形態に係る半導体素子２００においては、Ｓｉ基板１０１とＳｉトレンチコーナー部１０８ａの上部の導電層２３０との間のキャパシタ構造による容量Ｃａ２、及び、Ｓｉトレンチコーナー部１０８ａの上部の導電層２３０と素子形成領域Ｒａ上の導電層２１０との間のキャパシタ構造による容量Ｃｂ２との合成容量Ｃｔ２は、式（１）及び（５）から導かれる次式を用いて算出可能である。
Ｃｔ２＝１／（（１／Ｃａ２）＋（１／Ｃｂ２））
＝ε・Ｓ／（ｄ３＋ｄ４）                            （６）
【００３２】
したがって、第２の実施形態に係る半導体素子２００の製造方法又は半導体素子２００によれば、第１の実施形態の場合と同様に、ゲート酸化膜１０８の薄膜化が発生しやすいＳｉトレンチコーナー部１０８ａの上部には導電層２１０を配置せず、Ｓｉトレンチコーナー部１０８ａの上部には、導電層２１０とキャパシタ構造を形成する導電層２３０を配置している。このような構造により、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の物理膜厚が設計値より薄くなる場合であっても（例えば、設計値が４００［Å］であり、実際の膜厚は３００［Å］である。）、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の電気的な膜厚（すなわち、合成容量の電極間距離（ｄ３＋ｄ４））を厚くすることにより、ゲート酸化膜１０８の信頼性の低下及び素子特性の低下を抑制することができる。
【００３３】
以上に説明したように、第２の実施形態によれば、ゲート酸化膜の薄膜化が発生しやすいＳｉトレンチコーナー部１０８ａの上部にゲート電極となる導電層２１０を配置せず、Ｓｉトレンチコーナー部１０８ａの上部には、導電層２１０と容量として接続される（すなわち、導電層２１０と絶縁膜２２０を挟んでキャパシタ構造を形成する）導電層２３０を配置している。このため、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の物理膜厚（膜厚ｄ３）が設計値（ｄ１）より薄くなる場合であっても、Ｓｉトレンチコーナー部１０８ａのゲート酸化膜の電気的な膜厚（ｄ３＋ｄ４）を厚くすることにより、ゲート酸化膜の信頼性の低下及び素子特性の劣化を抑制することができる。
【００３４】
また、第２の実施形態によれば、第１の実施形態と異なり、素子分離領域Ｒｓ上に導電層を設けていないので、半導体素子２００の構造を簡素化することができる。
【００３５】
なお、図１０（ｂ）では、Ｓｉトレンチコーナー部１０８ａの上部に形成される導電層２３０を、ポリシリコンからなるサイドウォール形状として示しているが、図６（ｂ）に示されるような一定膜厚の構造のポリシリコン層であってもよい。
【００３６】
《３》第３の実施形態
図１２（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体素子３００の製造方法における主要なプロセスを示す平面図、Ｓ１２ｂ−Ｓ１２ｂ線断面図、及びＳ１２ｃ−Ｓ１２ｃ線断面図である。また、図１３は、図１２（ｂ）に示されるＳｉ基板１０１とＳｉトレンチコーナー部１０８ａの上部の導電層３３０との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部１０８ａの上部の導電層３３０と素子形成領域Ｒａ上の導電層３１０との間のキャパシタ構造とが容量として直列に接続されている状態を示す図である。第３の実施形態に係る半導体素子３００の製造方法の説明に際しては、図１〜図４をも参照する。
【００３７】
図１２（ａ）〜（ｃ）において、図６（ａ）〜（ｃ）に示される構成要素と同一又は対応する構成要素には同じ符号を付す。図１２（ａ）〜（ｃ）に示されるように、第３の実施形態に係る半導体素子３００の製造方法においては、ゲート酸化膜１０８の形成（図４のプロセス）の後に、素子形成領域Ｒａ上に形成される導電層としてのポリシリコン層３１０と、Ｓｉトレンチコーナー部１０８ａの上部のポリシリコン層３３０とを、ホトリソグラフィ及びエッチングを用いて、同じ工程で形成する。第３の実施形態においては、ポリシリコン層３１０とポリシリコン層３３０とは、電気的に導通していない。次に、ＣＶＤ法等によって素子形成領域Ｒａ及び素子分離領域Ｒｓの全域上に酸化シリコン（ＳｉＯ２）などの絶縁膜３２０を形成する。
【００３８】
以上のプロセスによって、図１２（ａ）〜（ｃ）に示される半導体素子３００を得る。図１２（ｂ）及び図１３に示されるように、第３の実施形態に係る半導体素子３００においては、Ｓｉ基板１０１とＳｉトレンチコーナー部１０８ａの上部の導電層３３０との間のキャパシタ構造による容量Ｃａ３、及び、Ｓｉトレンチコーナー部１０８ａの上部の導電層３３０と素子形成領域Ｒａ上の導電層３１０との間のキャパシタ構造による容量Ｃｂ３との合成容量Ｃｔ３は、式（１）及び式（５）から導出される次式を用いて算出可能である。
Ｃｔ３＝１／（（１／Ｃａ３）＋（１／Ｃｂ３））
＝ε・Ｓ／（ｄ２＋ｄ５）                            （７）
ここで、ｄ５は、図１２（ｂ）及び図１３に示すように、絶縁膜３２０の膜厚の２倍の値に、対向する絶縁膜３２０間の空気層の厚みの値を加算した値である。
【００３９】
したがって、第３の実施形態に係る半導体素子３００の製造方法又は半導体素子３００によれば、第１の実施形態の場合と同様に、Ｓｉ基板１０１とＳｉトレンチコーナー部１０８ａの上部の導電層３３０との間のキャパシタ構造、及び、Ｓｉトレンチコーナー部１０８ａの上部の導電層３３０と素子形成領域Ｒａ上の導電層との間のキャパシタ構造の直列接続により、図１３に示されるように、Ｓｉトレンチコーナー部１０８ａにおけるキャパシタ構造は、電極間距離が（ｄ２＋ｄ５）のキャパシタ構造と同様の素子特性を持つ。
【００４０】
以上のように第３の実施形態に係る半導体素子３００の製造方法又は半導体素子３００によれば、ゲート酸化膜１０８の薄膜化が発生しやすいＳｉトレンチコーナー部１０８ａの上部には導電層３１０を配置せず、Ｓｉトレンチコーナー部１０８ａの上部には導電層３１０と容量として直列接続される導電層３３０を配置している。このような構造により、Ｓｉトレンチコーナー部１０８ａの上部のゲート酸化膜の物理膜厚が設計値より薄くなる場合であっても（上記例では、ｄ２＝３００［Å］）、Ｓｉトレンチコーナー部１０８ａの上部の導電層３３０を覆う絶縁膜３２０の電気的な膜厚（すなわち、合成容量の電極間距離は概ね（ｄ５＋ｄ２））を厚くすることにより（上記例では、５００［Å］）、半導体素子３００の絶縁膜の信頼性の低下及び素子特性の低下を抑制することができる。
【００４１】
また、第３の実施形態に係る半導体素子３００の製造方法によれば、導電層３１０と３３０とを同じプロセスで同時に形成できるので、第１及び第２の実施形態に比べ製造プロセスを簡素化することができる。
【００４２】
また、第１〜第３の実施形態の製造方法の工程は、図８（ａ）〜（ｃ）及び図９で説明した従来の半導体素子の製造方法より簡素化されていないが、特許文献１に開示されているＬＯＣＯＳ工程を含まない点において、製造工程が簡素化されている。
【符号の説明】
【００４３】
１００，２００，３００  半導体素子、  １０１  Ｓｉ基板、  １０２  Ｓｉ熱酸化膜、  １０３  Ｓｉ窒化膜、  １０４  レジスト、  １０５  トレンチ部、  １０６  素子分離層、  １０７  素子形成領域の頂部（Ｓｉ面）、  １０８  ゲート酸化膜、  １０８ａ  Ｓｉトレンチコーナー部、  １１０，２１０，３１０  導電層（第１の導電層）、  １１１，１１２  導電層（第３の導電層）、  １２０，２２０，３２０  絶縁膜、  １３０，２３０，３３０  導電層（第２の導電層）、  Ｒａ  素子形成領域（アクティブ領域）、  Ｒｓ  素子分離領域（ＳＴＩ領域）、  Ｒｃ  Ｓｉトレンチコーナー領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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