(57)【要約】【課題】高性能な不揮発性半導体記憶装置を提供する。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１の方向に積み重ねられる第１及び第２のメモリセルＭＣを有し、第２の方向に延びるフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第２の方向の一端に接続され、第３の方向に延びる梁５とを備える。フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３及び梁５は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層２ａ，２ｂを備え、梁５は、第３の方向の一端に第１及び第２の半導体層２ａ，２ｂに対するコンタクト部を有し、かつ、梁５とフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の接続部からコンタクト部まで延びる低抵抗領域８を有する。【選択図】図１
2013026289.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、
前記フィン型積層構造の前記第２の方向の一端に接続され、前記第１及び第２の方向に垂直な第３の方向に延びる梁とを具備し、
前記フィン型積層構造及び前記梁は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、
前記梁は、前記第３の方向の一端に前記第１及び第２の半導体層に対するコンタクト部を有し、かつ、前記梁と前記フィン型積層構造の接続部から前記コンタクト部まで延びる、前記第１及び第２の半導体層よりも低い抵抗値を有する低抵抗領域を有する
不揮発性半導体記憶装置。
【請求項２】
前記低抵抗領域は、前記第１及び第２の半導体層内に不純物が注入された不純物領域である請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不純物領域は、前記第１及び第２の半導体層の前記第２の方向の側面に形成された低抵抗層である請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記低抵抗層は、TaN、TaC及びTiNのうちの１つ、又は、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho及びErのうちの１つ若しくはそのシリサイドを含む請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記梁の前記第２の方向の幅は、前記フィン型積層構造の前記第３の方向の幅よりも広く、前記梁は、前記第１及び第２の半導体層を貫通するスリットを有する請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記スリットの内側に露出する前記第１及び第２の半導体層の表面領域に、前記第１及び第２の半導体層よりも低い抵抗値を有する低抵抗領域を有する請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記コンタクト部は、前記第１及び第２の半導体層が露出する階段形状を有し、前記階段形状により露出した前記第１及び第２の半導体層内にそれよりも低い抵抗値を有する低抵抗層を有する請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１及び第２の半導体層のうちの１つを選択するレイヤーセレクトトランジスタをさらに具備し、前記コンタクト部は、前記第１及び第２の半導体層に共通に接続されるコンタクトプラグを有する請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
前記フィン型積層構造を貫通し、前記第１及び第２の半導体層に接続される共通電極をさらに具備する請求項１に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１及び第２のメモリセルと前記梁との間に配置されるアシストゲートトランジスタをさらに具備し、前記アシストゲートトランジスタは、前記第１及び第２の半導体層をチャネルとするＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１及び第２のメモリセルは、それぞれ、記録層及びゲート電極を有し、前記第１及び第２の半導体層をチャネルとし、前記記録層の状態により閾値が変化するＦＥＴである請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１及び第２の半導体層の間に配置され、前記第３の方向に延びる第３の半導体層をさらに具備し、
前記第１のメモリセルは、前記第１及び第３の半導体層間に配置される抵抗変化素子であり、前記第２のメモリセルは、前記第２及び第３の半導体層間に配置される抵抗変化素子である請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
前記不純物領域は、前記梁の前記第２の方向の側面から前記第１及び第２の半導体層内に前記不純物を注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
前記不純物領域は、前記第１の半導体層を形成した後に前記第１の方向から前記第１の半導体層内に前記不純物を注入し、かつ、前記第２の半導体層を形成した後に前記第１の方向から前記第２の半導体層内に前記不純物を注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記低抵抗層は、前記梁の前記第２の方向の側面に露出した前記第１及び第２の半導体層を前記第２の方向にエッチングした後に前記第１及び第２の半導体層の側面に前記低抵抗層を付加することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
前記低抵抗層は、ガス雰囲気中で前記梁の前記第２の方向の側面に露出した前記第１及び第２の半導体層を前記低抵抗層に置換することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項５に記載の不揮発性半導体記憶装置の製造方法において、
前記低抵抗領域は、前記スリットの内面から前記第１及び第２の半導体層内に前記不純物を注入することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項７に記載の不揮発性半導体記憶装置の製造方法において、
前記低抵抗層は、前記第１及び第２の半導体層の一部をシリサイド化することにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項１９】
請求項９に記載の不揮発性半導体記憶装置の製造方法において、
前記共通電極は、前記第１及び第２の半導体層を貫通する配線溝を形成した後に前記配線溝内に導電材料を満たすことにより形成される
不揮発性半導体記憶装置の製造方法。
【請求項２０】
請求項１１に記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート電極は、第３の半導体層を含み、
前記低抵抗領域及び前記ゲート電極は、前記第１乃至第３の半導体層の一部をシリサイド化することにより同時に形成される
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている。
【０００４】
これら不揮発性半導体記憶装置の共通の特徴は、半導体基板と、半導体基板の表面に対して垂直な第１の方向に積層され、半導体基板の表面に対して平行な第２の方向に延びる複数のメモリストリングによりフィン型積層構造を実現することにある。複数のメモリストリングは、第２の方向に直列接続される複数のメモリセルを備え、フィン型積層構造の第２の方向の一端は、第１及び第２の方向に対して垂直な第３の方向に延びる梁に接続される。この梁は、例えば、半導体層と絶縁層を交互に積層した構造を有し、フィン型積層構造の倒壊を防止する機能を有する。また、梁の一部には、複数のメモリストリングのうちの１つを選択するための機能が付加される。
【０００５】
このような構造により、理論的には、メモリストリングの積層数の増加及びフィン型積層構造のフィン幅（第３の方向の幅）の縮小により高集積化を図ることができる。
【０００６】
しかし、複数のメモリストリングを構成する半導体層及び梁を構成する半導体層は、例えば、それぞれ単結晶Ｓｉから形成される。この場合、これら半導体層に低抵抗化技術を適用しないと、半導体層の抵抗値（配線抵抗）の高抵抗化によりメモリ特性が悪化する。この問題は、低コスト化のため、半導体層にアモルファスＳｉ又は多結晶Ｓｉを用いた場合にさらに顕著となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】A. Hubert, et al, IEDM, pp.637-640, 2009
【非特許文献２】H-T. Lue, et al, 2010 Symp on VLSI p131
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、不揮発性半導体記憶装置の高性能化を図る技術を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、前記半導体基板の表面に平行な第２の方向に延びるフィン型積層構造と、前記フィン型積層構造の前記第２の方向の一端に接続され、前記第１及び第２の方向に垂直な第３の方向に延びる梁とを備え、前記フィン型積層構造及び前記梁は、それぞれ、前記第１の方向に積み重ねられる第１及び第２の半導体層を備え、前記梁は、前記第３の方向の一端に前記第１及び第２の半導体層に対するコンタクト部を有し、かつ、前記梁と前記フィン型積層構造の接続部から前記コンタクト部まで延びる、前記第１及び第２の半導体層よりも低い抵抗値を有する低抵抗領域を有する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施例を示す斜視図。
【図２】図１の平面図。
【図３】メモリセルを示す図。
【図４】図１の構造を製造する方法を示す図。
【図５】図１の構造を製造する方法を示す図。
【図６】図１の構造を製造する方法を示す図。
【図７】図１の構造を製造する方法を示す図。
【図８】図１の構造を製造する方法を示す図。
【図９】図１の構造を製造する方法を示す図。
【図１０】第２の実施例を示す斜視図。
【図１１】図１０の平面図。
【図１２】図１０の構造を製造する方法を示す図。
【図１３】図１０の構造を製造する方法を示す図。
【図１４】図１０の構造を製造する方法を示す図。
【図１５】図１０の構造を製造する方法を示す図。
【図１６】図１０の構造を製造する方法を示す図。
【図１７】図１０の構造を製造する方法を示す図。
【図１８】図１０の構造を製造する方法を示す図。
【図１９】図１０の構造を製造する方法を示す図。
【図２０】第３の実施例を示す斜視図。
【図２１】図２０の平面図。
【図２２】スリットの変形例を示す図。
【図２３】スリットの変形例を示す図。
【図２４】図２０の構造を製造する方法を示す図。
【図２５】図２０の構造を製造する方法を示す図。
【図２６】図２０の構造を製造する方法を示す図。
【図２７】図２０の構造を製造する方法を示す図。
【図２８】図２０の構造を製造する方法を示す図。
【図２９】図２０の構造を製造する方法を示す図。
【図３０】第４の実施例を示す斜視図。
【図３１】図３０の平面図。
【図３２】図３０の構造を製造する方法を示す図。
【図３３】図３０の構造を製造する方法を示す図。
【図３４】図３０の構造を製造する方法を示す図。
【図３５】図３０の構造を製造する方法を示す図。
【図３６】図３０の構造を製造する方法を示す図。
【図３７】図３０の構造を製造する方法を示す図。
【図３８】低抵抗化技術の例を示す図。
【図３９】低抵抗化技術の例を示す図。
【図４０】低抵抗化技術の例を示す図。
【図４１】低抵抗化技術の例を示す図。
【図４２】低抵抗化技術の例を示す図。
【図４３】低抵抗化技術の例を示す図。
【図４４】低抵抗化技術の例を示す図。
【図４５】低抵抗化技術の例を示す図。
【図４６】低抵抗化技術の例を示す図。
【図４７】低抵抗化技術の例を示す図。
【図４８】低抵抗化技術の例を示す図。
【図４９】低抵抗化技術の例を示す図。
【図５０】低抵抗化技術の例を示す図。
【図５１】その他の実施例を示す斜視図。
【図５２】図５１の平面図。
【図５３】メモリセルアレイを示す斜視図。
【図５４】図５３の断面図。
【図５５】図５１の構造の変形例を示す図。
【図５６】図５１の構造の変形例を示す図。
【図５７】図５６の平面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
尚、以下の実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は、各実施形態の説明とその理解を促すための模式図であり、その形状、寸法、比などは、実際の装置と異なる個所があるが、これらは、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。
【００１３】
１．  基本構成  
実施形態では、フィン型積層構造（Fin type stacked layer structure）によりメモリセルの３次元化を図り、フィン型積層構造を支える梁内にメモリセルに接続される半導体層を持つ不揮発性半導体記憶装置（例えば、VLB: Vertical gate ladder-Bit cost scalable memory）において、梁内の半導体層の低抵抗化を図る技術を提案する。
【００１４】
フィン型積層構造は、半導体基板の表面に垂直な第１の方向に積み重ねられる第１及び第２のメモリセルを有し、半導体基板の表面に平行な第２の方向に延びる。梁は、フィン型積層構造の第２の方向の一端に接続され、第１及び第２の方向に垂直な第３の方向に延びる。フィン型積層構造及び梁は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層を備える。
【００１５】
例えば、第１及び第２のメモリセルが、記録層及びゲート電極を有し、記録層の状態により閾値が変化するＦＥＴであるとき、第１及び第２のメモリセルは、第１及び第２の半導体層をチャネルとする。記録層は、電荷を蓄積する機能を持つ電荷蓄積層であってもよいし、また、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化層であってもよい。
【００１６】
また、例えば、第１及び第２の半導体層間に第３の方向に延びる第３の半導体層をさらに備えるとき、第１のメモリセルは、第１及び第３の半導体層間に配置される抵抗変化素子とし、第２のメモリセルは、第２及び第３の半導体層間に配置される抵抗変化素子とすることもできる。
【００１７】
このような構造の不揮発性半導体記憶装置において、梁は、第３の方向の一端に第１及び第２の半導体層に対するコンタクト部を有し、かつ、梁とフィン型積層構造の接続部からコンタクト部まで延びる低抵抗領域を有する。
【００１８】
この低抵抗領域は、第１及び第２の半導体層よりも低い抵抗値を有する。低抵抗領域は、第１及び第２の半導体層内に不純物が注入された不純物領域であってもよいし、また、第１及び第２の半導体層の第２の方向の側面に形成された低抵抗層であってもよい。
【００１９】
また、梁の第２の方向の幅がフィン型積層構造の第３の方向の幅よりも広いとき、梁に第１及び第２の半導体層を貫通するスリットを設ければ、上述の低抵抗領域を形成し易くなる。さらに、コンタクト部が階段形状を有するとき、階段形状により露出した第１及び第２の半導体層内にそれよりも低い抵抗値を有する低抵抗層を付加するのが望ましい。
【００２０】
ここで、梁は、フィン型積層構造の両端にそれぞれ設けるのが望ましいが、フィン型積層構造の一端のみにあってもよい。
【００２１】
フィン型積層構造内に、直列接続される複数のメモリセルを備えるメモリストリングを形成するとき、フィン型積層構造の一端に配置される梁は、メモリストリングをビット線又はソース線に接続する導電線となるため、実施形態の低抵抗技術は、不揮発性半導体記憶装置の高性能化を図るために有効である。
【００２２】
尚、フィン型積層構造の両端にそれぞれ梁を設け、さらに、フィン型積層構造を貫通する共通ソース電極を設けてもよい。この場合、フィン型積層構造の両端に配置される梁は、それぞれ、メモリストリングをビット線に接続する導電線となる。
【００２３】
２．  第１の実施例  
(1)   構造  
図１は、不揮発性半導体記憶装置の斜視図、図２は、図１の装置の平面図である。
【００２４】
半導体基板（例えば、Ｓｉ基板）１上には、その表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、第１の方向に積み重ねられるメモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【００２５】
尚、第１の方向に積み重ねられるメモリストリングの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００２６】
これらメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる３つの半導体層（例えば、単結晶Ｓｉ層）２ａ，２ｂ，２ｃと、第２の方向に直列接続される複数のメモリセルＭＣとから構成される。本例では、直列接続されるメモリセルＭＣの数は、６つであるが、これに限られない。即ち、第２の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【００２７】
尚、第２の方向に直列接続されるメモリセルの数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００２８】
各メモリセルＭＣは、例えば、図３に示すように、半導体層２（２ａ，２ｂ，２ｃ）の第１及び第２の方向に対して垂直な第３の方向にある側面上に配置される記録層３ａと、記録層３ａの半導体層２側とは反対側に配置されるゲート電極（例えば、ワード線ＷＬ）４ａとを備える。
【００２９】
ゲート電極４ａは、各半導体層２ａ，２ｂ，２ｃの第３の方向にある側面側において第１の方向に延びる。また、ゲート電極４ａをその上面から見たとき、ゲート電極４ａは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第３の方向に延びる。
【００３０】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端には、第３の方向に延びる梁５が接続される。複数の半導体層２ａ，２ｂ，２ｃが絶縁層により分離され、１つの半導体層と１つの絶縁層とが交互に積層されることにより、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成されるとき、例えば、梁５は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と同じ構造を有する。
【００３１】
梁５は、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、例えば、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の倒壊を防止する機能を有する。梁５の第２の方向の幅は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第３の方向の幅、即ち、複数の半導体層２ａ，２ｂ，２ｃの第３の方向の幅よりも広いのが望ましい。
【００３２】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃと梁５との間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【００３３】
本例では、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同様に、記録層３と、ゲート電極（アシストゲート電極）４ｂとを有する。アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【００３４】
ゲート電極４ｂは、互いに電気的に独立している。また、ゲート電極４ｂは、コンタクトプラグ６を介して、アシストゲート線ＡＧＬに接続される。
【００３５】
梁５の第３の方向の端部には、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つを選択するための機能が付加されている。例えば、梁５の第３の方向の端部は、階段形状を有し、梁５内の各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層）に対して、独立に、コンタクトプラグ７が接続される。
【００３６】
２つの梁５のうちの一方側では、コンタクトプラグ７にビット線ＢＬが接続され、他方側では、コンタクトプラグ７にソース線ＳＬが接続される。
【００３７】
これにより、複数のメモリストリングＮａ、Ｎｂ，Ｎｃのうちの１つ（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つの半導体層）を選択することができる。即ち、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層を、メモリストリングのチャネルとして、独立に制御可能になる。
【００３８】
本例では、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３は、第３の方向に並んで複数存在する。本例では、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、４つであるが、これに限られない。即ち、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数は、２つ以上であればよい。
【００３９】
尚、第３の方向に並ぶフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【００４０】
また、本例では、アシストゲートトランジスタＡＧＴは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端にそれぞれ配置されるが、その一端のみに配置することによっても、１つのフィン型積層構造を選択することは可能である。しかし、プログラムディスターブの抑制による高信頼性を考慮すると、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端にそれぞれアシストゲートトランジスタＡＧＴを設けるのが望ましい。
【００４１】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の両端にそれぞれアシストゲートトランジスタＡＧＴを設けるとき、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の一端側のアシストゲートトランジスタＡＧＴについては、第３の方向に配置されるフィン型積層構造との間でアシストゲート電極４ｂを共有化し、選択ゲートトランジスタとして機能させてもよい。この場合、選択ゲートトランジスタのゲート幅は、アシストゲートトランジスタのゲート幅よりも狭くできるため、メモリストリングを短くし、高集積化に貢献することができる。
【００４２】
以上の構造において、本実施形態では、さらに、梁５に対して低抵抗化技術が適用されている。ここでは、梁５を構成する各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層に対応）内に不純物領域８を形成する。不純物領域８は、梁５を構成する各半導体層の全体に形成されているのが望ましい。
【００４３】
但し、梁５を構成する各半導体層の一部に不純物領域８が設けられていても、梁５の低抵抗化による不揮発性半導体記憶装置の高性能化を図ることは可能である。この不純物領域８により、メモリセルに対する書き込み／消去／読み出し時の動作遅延を防ぐことができ、メモリ動作の高速化を実現することができる。
【００４４】
(2)   材料  
次に、上述の不揮発性半導体記憶装置の各要素を構成する材料例を説明する。
【００４５】
上述の不揮発性半導体記憶装置の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
【００４６】
フィン型積層構造及び梁を構成する半導体層は、例えば、シリコン（Ｓｉ）、絶縁層は、例えば、酸化シリコン（ＳｉＯ２）である。半導体層は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。フィン型積層構造及び梁を構成する最上層の絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、又は、それらが積み重ねられた構造などを有する。
【００４７】
メモリセルＭＣを構成する記録層は、例えば、電荷蓄積層（フローティングゲート電極、電荷トラップ絶縁層など）、可変抵抗層（電圧、電流、熱、磁場などにより抵抗値が変化する材料層など）である。
【００４８】
メモリセルＭＣを構成する記録層が電荷蓄積層であるとき、メモリセルＭＣは、第１のゲート絶縁層（トンネル絶縁層）、電荷蓄積層、第２のゲート絶縁層（ブロック絶縁層）及びコントロールゲート電極を備える。この場合、コントロールゲート電極は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されている必要がある。
【００４９】
また、電荷蓄積層が電荷トラップ絶縁層であるとき、第１のゲート絶縁層、電荷蓄積層及び第２のゲート絶縁層は、１つのフィン型積層構造内の１つのメモリストリングにおいて互いに分離されていてもよいし、又は、互いに分離されていなくてもよい。
【００５０】
第１のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）であり、電荷蓄積層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）であり、第２のゲート絶縁層は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）であり、コントロールゲート電極は、例えば、珪化ニッケル（ＮｉＳｉ）である。第１のゲート絶縁層は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、第１のゲート絶縁層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００５１】
電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つである。
【００５２】
電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００５３】
第２のゲート絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つである。
【００５４】
コントロールゲート電極は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドである。
【００５５】
梁内に形成する不純物領域を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【００５６】
また、コンタクトプラグ、ビット線、アシストゲート線、及び、ソース線は、例えば、Ｗ、Ａｌなどの金属材料である。これらは、同じ材料から構成してもよいし、異なる材料から構成してもよい。ビット線とアシストゲート線は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。
【００５７】
(3)   製造方法  
次に、第１の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【００５８】
まず、図４に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン基板）１を用意する。そして、この半導体基板１上に、絶縁層（例えば、酸化シリコン）９ａ，９ｂ，９ｃと半導体層（例えば、単結晶シリコン）２ａ，２ｂ，２ｃの積層構造を形成する。
【００５９】
即ち、半導体基板１上に絶縁層９ａを形成し、絶縁層９ａ上に半導体層２ａを形成する。また、半導体層２ａ上に絶縁層９ｂを形成し、絶縁層９ｂ上に半導体層２ｂを形成する。さらに、半導体層２ｂ上に絶縁層９ｃを形成し、絶縁層９ｃ上に半導体層２ｃを形成する。
【００６０】
次に、図５に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。
【００６１】
この階段形状は、例えば、３回のＰＥＰ（Photo Engraving Process）を用いることにより形成可能である。
【００６２】
まず、第１のＰＥＰにより、半導体層２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥ（Reactive ion etching）により、半導体層２ｃと絶縁層９ｃをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。
【００６３】
また、第２のＰＥＰにより、半導体層２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ｂと絶縁層９ｂをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。
【００６４】
さらに、第３のＰＥＰにより、半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａと絶縁層９ａをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。
【００６５】
以上の工程により、積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成することができる。
【００６６】
次に、図６に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する梁５を形成する。
【００６７】
例えば、ＰＥＰにより、半導体基板１上及び半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃをエッチングする。これにより、第２の方向に延びる複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、及び、第３の方向に延び、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第２の方向の端部で結合する梁５がそれぞれ形成される。
【００６８】
次に、図７に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧを形成する。
【００６９】
ここでは、メモリセルＭＣとアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【００７０】
まず、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向の側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【００７１】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向の側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧがそれぞれ形成される。
【００７２】
次に、図８に示すように、梁５について、半導体層２ａ，２ｂ，２ｃを低抵抗化するための低抵抗化プロセスを適用する。
【００７３】
低抵抗化プロセスは、例えば、梁５の第２の方向の側面から不純物のイオン注入を行い、梁５内の半導体層２ａ，２ｂ，２ｃ内に不純物領域８を形成することにより実行する。半導体層２ａ，２ｂ，２ｃに注入する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【００７４】
低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。
【００７５】
例えば、梁５内の半導体層２ａ，２ｂ，２ｃの第２の方向の側面に低抵抗層を形成することにより、半導体層２ａ，２ｂ，２ｃを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【００７６】
また、梁５内の不純物領域８と梁５の第２の方向の側面に形成する低抵抗層とを組み合わせてもよい。
【００７７】
尚、梁５を低抵抗化するための他の構造及びプロセスについては後述する。
【００７８】
次に、図９に示すように、アシストゲート電極ＡＧに接続されるアシストゲート線コンタクト部（プラグ）６、さらに、梁５内の各半導体層２ａ，２ｂ，２ｃに独立に接続されるビット線／ソース線コンタクト部（プラグ）７を形成する。
【００７９】
また、ビット線ＢＬ、ソース線ＳＬ及びアシストゲート線ＡＧＬを形成することにより、図１乃至図３の装置が完成する。
【００８０】
尚、以上の製造方法において、梁５内の半導体層２ａ，２ｂ，２ｃの低抵抗化プロセスは、例えば、メモリセルＭＣのゲート電極（ワード線ＷＬ）に対する低抵抗化プロセス、又は、周辺回路内に配置されるＦＥＴ（Field effect transistor）のゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。
【００８１】
３．  第２の実施例  
第２の実施例は、第１の実施例の変形例である。  
以下では、第１の実施例と異なる部分について説明する。
【００８２】
(1)   構造  
図１０は、不揮発性半導体記憶装置の斜視図、図１１は、図１０の装置の平面図を示している。
【００８３】
本例の特徴は、梁５に設けられ、第１の方向に積み重ねられる複数のメモリストリングＮａ，Ｎｂ，Ｎｃのうちの１つを選択するための機能にある。
【００８４】
図１乃至図３の装置では、梁５の第３の方向の端部を階段形状とし、梁５内の各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層に対応）に対して独立にビット線コンタクト部を設けることにより、複数のメモリストリングＮａ，Ｎｂ，Ｎｃのうちの１つを選択する。
【００８５】
これに対し、本例では、梁５内の各半導体層に対して共通に１つのビット線コンタクト部（プラグ）７を設け、複数のメモリストリングＮａ，Ｎｂ，Ｎｃのうちの１つを選択する機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現する。
【００８６】
レイヤーセレクトトランジスタＬＳＴａは、梁５内の最下層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮａが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴａは、それ以外の半導体層では、スイッチとして機能する。
【００８７】
また、レイヤーセレクトトランジスタＬＳＴｂは、梁５内の中間層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｂが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｂは、それ以外の半導体層では、スイッチとして機能する。
【００８８】
さらに、レイヤーセレクトトランジスタＬＳＴｃは、梁５内の最上層としての半導体層、即ち、各フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の１つのメモリストリングＮｃが形成される半導体層において、常にオン状態（ノーマリオン）である。レイヤーセレクトトランジスタＬＳＴｃは、それ以外の半導体層では、スイッチとして機能する。
【００８９】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのノーマリオン状態は、例えば、梁５内の各半導体層内に、不純物領域１１ａ，１１ｂ，１１ｃを選択的に形成することにより実現可能である。
【００９０】
この場合、例えば、メモリストリングＮａを選択するときは、レイヤーセレクトトランジスタＬＳＴａがオフ状態、レイヤーセレクトトランジスタＬＳＴｂ，ＬＳＴｃがオン状態になる電位をセレクトゲート電極ＳＧに印加する。この時、最上層及び中間層では、レイヤーセレクトトランジスタＬＳＴａがオフ状態であるため、メモリストリングＮｂ，Ｎｃは、選択されない。これに対し、最下層では、レイヤーセレクトトランジスタＬＳＴａがノーマリオンであるため、メモリストリングＮａが選択される。
【００９１】
同様の原理により、メモリストリングＮｂ，Ｎｃについても、独立に選択することが可能である。
【００９２】
尚、以上の構成以外については、図１乃至図３の装置と同じであるため、ここでの説明を省略する。
【００９３】
本例においても、梁５に対して低抵抗化技術が適用されている。例えば、梁５を構成する各半導体層（フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３内の各半導体層に対応）内に不純物領域８を形成する。この不純物領域８により、メモリセルに対する書き込み／消去／読み出し時の動作遅延を防ぐことができ、メモリ動作の高速化を実現することができる。
【００９４】
材料例については、第１の実施例で説明した通りである。
【００９５】
また、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、メモリセルＭＣと同様に、記録層３と、ゲート電極４ｂとから構成されていてもよいし、これに代えて、メモリセルＭＣとは異なる構造を有していてもよい。
【００９６】
レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃがメモリセルＭＣと異なる構造を有するとき、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、例えば、ＭＯＳ構造を有するトランジスタから構成することができる。
【００９７】
この構造によれば、１つのフィン型積層構造内の複数のメモリストリングのうちの１つを選択するために、半導体層２ａ，２ｂ，２ｃの積層数に応じたコンタクト部を設ける必要がない。例えば、図１乃至図３の例では、３つの半導体層２ａ，２ｂ，２ｃに対して３つのコンタクト部（プラグ）を設けていたのに対し、本例では、３つの半導体層２ａ，２ｂ，２ｃに対して共通に１つのコンタクト部（プラグ）を設ければよい。
【００９８】
即ち、本例によれば、メモリストリングの積層数に係わらず各半導体層に対するコンタクト部は１つ設ければよいため、メモリストリングの積層数を増やしてメモリ容量の増大を図っても、コンタクト部の面積が増大することはない。従って、メモリ容量の増大と共にチップ面積の縮小にも貢献できる。
【００９９】
(2)   製造方法  
次に、第２の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【０１００】
まず、図１２に示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン基板）１を用意する。半導体基板１上に素子分離絶縁層(BOX: Buried Oxide)を形成する。そして、この素子分離絶縁層BOX層上に、半導体層（例えば、単結晶シリコン）２ａ，２ｂ，２ｃと絶縁層（例えば、酸化シリコン）９ａ，９ｂ，９ｃの積層構造を形成する。
【０１０１】
即ち、素子分離絶縁層BOX上に半導体層２aを形成し、半導体層２a上に絶縁層９ａを形成する。また、絶縁層９ａ上に半導体層２ｂを形成し、半導体層２ｂ上に絶縁層９ｂを形成する。さらに、絶縁層９ｂ上に半導体層２ｃを形成し、半導体層２ｃ上に絶縁層９ｃを形成する。
【０１０２】
次に、図１３に示すように、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃの積層構造の第３の方向の端部に、各絶縁層（最下層、中間層及び最上層）９ａ，９ｂ，９ｃの上面が露出する階段形状を形成する。
【０１０３】
この階段形状は、例えば、３回のＰＥＰを用いることにより形成可能である。
【０１０４】
まず、第１のＰＥＰにより、絶縁層９ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、絶縁層９ｃと半導体層２ｃをエッチングする。これにより、最上段が形成される。この後、レジストパターンは、除去される。
【０１０５】
また、第２のＰＥＰにより、絶縁層９ｂ，９ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、絶縁層９ｂと半導体層２ｂをエッチングする。これにより、中段が形成される。この後、レジストパターンは、除去される。
【０１０６】
さらに、第３のＰＥＰにより、絶縁層９ａ，９ｂ，９ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、絶縁層９ａと半導体層２ａをエッチングする。これにより、最下段が形成される。この後、レジストパターンは、除去される。
【０１０７】
以上の工程により、積層構造の第３の方向の端部に、各絶縁層（最下層、中間層及び最上層）９ａ，９ｂ，９ｃの上面が露出する階段形状を形成することができる。
【０１０８】
次に、図１４に示すように、ＰＥＰにより、絶縁層９ｃ上にレジストパターン１０を形成し、このレジストパターン１０をマスクにして、イオン注入により、半導体層２ａ，２ｂ，２ｃ内に不純物を注入し、不純物領域１１ａ，１１ｂ，１１ｃを形成する。半導体層２ａ，２ｂ，２ｃに注入する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１０９】
不純物領域１１ａ，１１ｂ，１１ｃは、図１０及び図１１のレイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃをノーマリオンとするために形成される。
【０１１０】
この後、レジストパターン１０は、除去される。
【０１１１】
ここで、本例では、不純物領域１１ａ，１１ｂ，１１ｃは、製造工程数（ＰＥＰ数）の削減のため、１回のイオン注入により同時に形成する。
【０１１２】
但し、これに代えて、例えば、図１２の積層構造を形成するステップにおいて、半導体層２ａを形成した後、絶縁層９ａを形成する前に、不純物領域１１ａを形成し、半導体層２ｂを形成した後、絶縁層９ｂを形成する前に、不純物領域１１ｂを形成し、半導体層２ｃを形成した後、絶縁層９ｃを形成する前に、不純物領域１１ｃを形成することも可能である。
【０１１３】
この場合、次の図１５のステップを省略することも可能である。
【０１１４】
次に、図１５に示すように、積層構造の階段形状を覆うように、絶縁層９ａ，９ｂ，９ｃ上に半導体層（例えば、単結晶シリコン）１２を形成する。また、半導体層１２を形成した後に、半導体層１２の上面が絶縁層９ｃ（積層構造の最上層）の上面とほぼ同じになるように、ＣＭＰ(Chemical mechanical polishing)により、半導体層１２の上面を平坦化してもよい。
【０１１５】
次に、図１６に示すように、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する梁５を形成する。
【０１１６】
例えば、ＰＥＰにより、素子分離絶縁層BOX上及び絶縁層９ａ，９ｂ，９ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃをエッチングする。これにより、第２の方向に延びる複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、及び、第３の方向に延び、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第２の方向の端部で結合する梁５がそれぞれ形成される。
【０１１７】
ここで、梁５の第３の方向の端部は、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃの積層構造からなる階段形状と、それを埋め込む半導体層１２とを備える。
【０１１８】
次に、図１７に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧを形成する。
【０１１９】
ここでは、メモリセルＭＣ及びアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【０１２０】
まず、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向の側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【０１２１】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。
【０１２２】
これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向の側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧがそれぞれ形成される。
【０１２３】
次に、図１８に示すように、梁５を第２の方向に跨ぐセレクトゲート電極ＳＧを形成する。セレクトゲート電極ＳＧは、ワード線ＷＬ及びアシストゲート電極ＡＧと同時に形成することも可能であるが、ここでは、それらとは別に形成する例を説明する。この場合、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃの構造は、メモリセルＭＣ及びアシストゲートトランジスタＡＧＴの構造とは異なることになる。
【０１２４】
まず、梁５内の半導体層２ａ，２ｂ，２ｃの表面（第２の方向の側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う導電層（ゲート電極層）を形成する。また、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層及びゲート絶縁層をエッチングする。
【０１２５】
これにより、梁５の第２の方向の側面において第１の方向に延び、上面から見たときに第２の方向に延びるセレクトゲート電極ＳＧが形成される。
【０１２６】
セレクトゲート電極ＳＧは、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのゲート電極である。
【０１２７】
従って、レイヤーセレクトトランジスタＬＳＴａのゲート電極ＳＧは、不純物領域１１ａにオーバーラップし、レイヤーセレクトトランジスタＬＳＴｂのゲート電極ＳＧは、不純物領域１１ｂにオーバーラップし、レイヤーセレクトトランジスタＬＳＴｃのゲート電極ＳＧは、不純物領域１１ｃにオーバーラップする。
【０１２８】
尚、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、スイッチとして機能すればよく、その構造は、特に制限されない。
【０１２９】
次に、図１９に示すように、梁５について、半導体層２ａ，２ｂ，２ｃを低抵抗化するための低抵抗化プロセスを適用する。
【０１３０】
低抵抗化プロセスは、例えば、梁５の第２の方向の側面から不純物のイオン注入を行い、梁５内の半導体層２ａ，２ｂ，２ｃ内に不純物領域８を形成することにより実行する。半導体層２ａ，２ｂ，２ｃに注入する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１３１】
低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。
【０１３２】
例えば、梁５内の半導体層２ａ，２ｂ，２ｃの第２の方向の側面に低抵抗層を形成することにより、半導体層２ａ，２ｂ，２ｃを低抵抗化することも可能である。低抵抗層としては、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０１３３】
また、梁５内の不純物領域８と梁５の第２の方向の側面に形成する低抵抗層とを組み合わせてもよい。
【０１３４】
尚、梁５を低抵抗化するための他の構造及びプロセスについては後述する。
【０１３５】
ここで、本例では、不純物領域８は、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃのセレクトゲート電極ＳＧをマスクにして、セルフアラインで梁５内の半導体層２ａ，２ｂ，２ｃ内に形成される。
【０１３６】
従って、低抵抗化プロセス後においても、半導体層２ａ内では、レイヤーセレクトトランジスタＬＳＴｂ，ＬＳＴｃは、スイッチとして機能し、レイヤーセレクトトランジスタＬＳＴａは、ノーマリオンとなる。
【０１３７】
同様に、低抵抗化プロセス後において、半導体層２ｂ内では、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｃは、スイッチとして機能し、レイヤーセレクトトランジスタＬＳＴｂは、ノーマリオンとなる。
【０１３８】
また、低抵抗化プロセス後においても、半導体層２ｃ内では、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂは、スイッチとして機能し、レイヤーセレクトトランジスタＬＳＴｃは、ノーマリオンとなる。
【０１３９】
最後に、アシストゲート電極ＡＧに接続されるアシストゲート線コンタクト部（プラグ）６、さらに、梁５内の各半導体層２ａ，２ｂ，２ｃに共通に接続されるビット線／ソース線コンタクト部（プラグ）７を形成する。
【０１４０】
また、ビット線ＢＬ、ソース線ＳＬ及びアシストゲート線ＡＧＬを形成することにより、図１０及び図１１の装置が完成する。
【０１４１】
尚、以上の製造方法において、梁５内の半導体層２ａ，２ｂ，２ｃの低抵抗化プロセスは、例えば、メモリセルＭＣのゲート電極（ワード線ＷＬ）に対する低抵抗化プロセス、又は、周辺回路内に配置されるＦＥＴのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。
【０１４２】
また、図１４に示す不純物領域１１ａ，１１ｂ，１１ｃを形成するステップの前後において、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃの閾値制御のためのイオン注入を行っても構わない。
【０１４３】
４．  第３の実施例  
第３の実施例も、第１の実施例の変形例である。  
以下では、第１の実施例と異なる部分について説明する。
【０１４４】
(1)   構造  
図２０は、不揮発性半導体記憶装置の斜視図、図２１は、図２０の装置の平面図を示している。
【０１４５】
本例の特徴は、梁５内の複数の半導体層２ａ，２ｂ，２ｃを低抵抗化するための構造にある。
【０１４６】
図１乃至図３の装置では、梁５内の各半導体層２ａ，２ｂ，２ｃを低抵抗化するために、梁５の外側（側面側）からイオン注入を行う、梁５の側面に低抵抗層を付加する、などの低抵抗化技術を適用する。
【０１４７】
これに対し、本例では、梁５内に各半導体層２ａ，２ｂ，２ｃを貫通するスリット１３を設け、梁５の外側及び梁５の内側（スリット１３の内面側）の双方から各半導体層２ａ，２ｂ，２ｃに対して低抵抗化技術を適用する。
【０１４８】
スリット１３の形状としては、図２２に示すように、第３の方向の端部が閉じていてもよい。これは、図２１に示す第３の方向の一端がオープンなスリットに比べて、梁５の倒壊防止効果が大きくなるためである。
【０１４９】
また、図２３に示すように、梁５にレイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃを設ける場合は、スリット１３は、それらトランジスタのチャネル部にまで延びてもよい。これにより、各半導体層２ａ，２ｂ，２ｃ内のレイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃは、それぞれ、２個のダブルゲートトランジスタとなるため、ゲートの支配力が強くなり、オン抵抗を下げることができる。また、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃから、梁とフィン型積層構造との接続部までの低抵抗化が確実に行える。
【０１５０】
第３の実施例では、各半導体層２ａ，２ｂ，２ｃが低抵抗化される領域が多くなるため、結果として、梁５内の各半導体層２ａ，２ｂ，２ｃの抵抗値を下げ易くなる。
【０１５１】
また、本例では、複数の半導体層２ａ，２ｂ，２ｃのうちの１つを選択するための機能として、梁５の第３の方向の端部を階段形状にしているが、これに代えて、その機能として、第２の実施例を適用することも可能である。
【０１５２】
即ち、第３の実施例において、図１０及び図１１に示すように、梁５内の各半導体層２ａ，２ｂ，２ｃに対して共通に１つのビット線コンタクト部（プラグ）７を設け、複数のメモリストリングＮａ，Ｎｂ，Ｎｃのうちの１つを選択する機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現してもよい。
【０１５３】
以上の構成以外については、図１乃至図３の装置と同じであるため、ここでの説明を省略する。また、材料例についても、第１の実施例で説明した通りであるので、ここでの説明を省略する。
【０１５４】
(2)   製造方法  
次に、第３の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【０１５５】
まず、図４及び図５に示すように、例えば、半導体基板１上に、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造を形成し、この積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。ここまでのプロセスは、第１の実施例で説明した製造方法と同じであるため、ここでの詳細な説明を省略する。
【０１５６】
次に、図２４に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、これらを第２の方向の端部で結合する梁５、及び、梁５内の各半導体層２ａ，２ｂ，２ｃを貫通するスリット１３をそれぞれ形成する。
【０１５７】
スリット１３の形状としては、既に述べたように、第３の方向の端部が閉じていてもよく、また、梁にレイヤーセレクトトランジスタを設けるときは、そのチャネル部にまでスリット１３が延びてもよい。
【０１５８】
例えば、ＰＥＰにより、半導体基板１上及び半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃをエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、梁５、及び、スリット１３がそれぞれ形成される。
【０１５９】
次に、図２５に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧを形成する。
【０１６０】
ここでは、メモリセルＭＣとアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【０１６１】
まず、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向の側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【０１６２】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向の側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧがそれぞれ形成される。
【０１６３】
次に、図２６に示すように、梁５について、半導体層２ａ，２ｂ，２ｃを低抵抗化するための低抵抗化プロセスを適用する。
【０１６４】
低抵抗化プロセスは、例えば、梁５の外側（側面側）及び梁５の内側（スリット１３の内面側）から不純物のイオン注入を行い、梁５内の半導体層２ａ，２ｂ，２ｃ内に不純物領域８を形成することにより実行する。
【０１６５】
半導体層２ａ，２ｂ，２ｃに注入する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０１６６】
また、低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。
【０１６７】
例えば、梁５内の半導体層２ａ，２ｂ，２ｃの側面（スリット１３内に露出した内面を含む）に低抵抗層を形成することにより、半導体層２ａ，２ｂ，２ｃを低抵抗化することも可能である。
【０１６８】
低抵抗層としては、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０１６９】
また、梁５内の不純物領域８と梁５内の半導体層２ａ，２ｂ，２ｃの側面に形成する低抵抗層とを組み合わせてもよい。
【０１７０】
尚、梁５を低抵抗化するための他の構造及びプロセスについては後述する。
【０１７１】
次に、図２７に示すように、アシストゲート電極ＡＧに接続されるアシストゲート線コンタクト部（プラグ）６、さらに、梁５内の各半導体層２ａ，２ｂ，２ｃに独立に接続されるビット線／ソース線コンタクト部（プラグ）７を形成する。
【０１７２】
また、ビット線ＢＬ、ソース線ＳＬ及びアシストゲート線ＡＧＬを形成することにより、図２０乃至図２１の装置が完成する。
【０１７３】
尚、本例では、スリット１３は、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する梁５と同時に形成する。これは、製造ステップ数（ＰＥＰ数）を削減するためである。
【０１７４】
但し、これに代えて、スリット１３の形成を、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及び梁５のパターニングとは別に行っても構わない。
【０１７５】
例えば、まず、図２８に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及び梁５のパターニングを行う。この後、図２９に示すように、梁５内に、各半導体層２ａ，２ｂ，２ｃを貫通するスリット１３を形成してもよい。この場合、スリット１３は、ワード線ＷＬ及びアシストゲート電極ＡＧを形成する前に形成してもよいし、それらを形成した後に形成してもよい。
【０１７６】
また、以上の製造方法において、梁５内の半導体層２ａ，２ｂ，２ｃの低抵抗化プロセスは、例えば、メモリセルＭＣのゲート電極（ワード線ＷＬ）に対する低抵抗化プロセス、又は、周辺回路内に配置されるＦＥＴのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。
【０１７７】
５．  第４の実施例  
第４の実施例は、第３の実施例の変形例である。  
以下では、第３の実施例と異なる部分について説明する。
【０１７８】
(1)   構造  
図３０は、不揮発性半導体記憶装置の斜視図、図３１は、図３０の装置の平面図を示している。
【０１７９】
本例が第３の実施例と異なる点は、第１及び第２の梁５ａ，５ｂの間に、全てのメモリストリングに共有化される共通ソース線ＳＬを設け、第１の梁５ａと共通ソース線ＳＬの間に複数のフィン型積層構造（メモリストリングＮａ，Ｎｂ，Ｎｃ）Ｆｉｎ０〜Ｆｉｎ３を形成し、さらに、第２の梁５ｂと共通ソース線ＳＬの間にも複数のフィン型積層構造（メモリストリングＮａ，Ｎｂ，Ｎｃ）Ｆｉｎ０〜Ｆｉｎ３を形成したことにある。
【０１８０】
半導体基板（例えば、Ｓｉ基板）１上には、その表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、第１の方向に積み重ねられるメモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
【０１８１】
これらメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる３つの半導体層（例えば、単結晶Ｓｉ層）２ａ，２ｂ，２ｃと、第２の方向に直列接続される複数のメモリセルＭＣとから構成される。本例では、直列接続されるメモリセルＭＣの数は、２つであるが、これに限られない。即ち、第２の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
【０１８２】
ゲート電極４ａは、各半導体層２ａ，２ｂ，２ｃの第３の方向にある側面側において第１の方向に延びる。また、ゲート電極４ａをその上面から見たとき、ゲート電極４ａは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第３の方向に延びる。
【０１８３】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃは、第３の方向に延びる第１の梁５ａと共通ソース線ＳＬとの間に接続されると共に、第３の方向に延びる第２の梁５ｂと共通ソース線ＳＬとの間にも接続される。複数の半導体層２ａ，２ｂ，２ｃが絶縁層により分離され、１つの半導体層と１つの絶縁層とが交互に積層されることにより、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が形成されるとき、例えば、第１及び第２の梁５ａ，５ｂは、それぞれ、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と同じ構造を有する。
【０１８４】
第１及び第２の梁５ａ，５ｂは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、例えば、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の倒壊を防止する機能を有する。第１及び第２の梁５ａ，５ｂの第２の方向の幅は、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第３の方向の幅、即ち、複数の半導体層２ａ，２ｂ，２ｃの第３の方向の幅よりも広いのが望ましい。
【０１８５】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃと第１の梁５ａとの間及び第１の梁５ａ側の複数のメモリストリングＮａ、Ｎｂ，Ｎｃと共通ソース線ＳＬとの間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【０１８６】
同様に、複数のメモリストリングＮａ、Ｎｂ，Ｎｃと第２の梁５ｂとの間及び第２の梁５ｂ側の複数のメモリストリングＮａ、Ｎｂ，Ｎｃと共通ソース線ＳＬとの間には、例えば、１つのフィン型積層構造（メモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）を選択するためのアシストゲートトランジスタＡＧＴが配置される。
【０１８７】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。このため、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
【０１８８】
本例では、アシストゲートトランジスタＡＧＴは、メモリセルＭＣと同様に、記録層３と、ゲート電極（アシストゲート電極）４ｂとを有する。アシストゲートトランジスタＡＧＴがメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ構造を有するトランジスタから構成することができる。
【０１８９】
ゲート電極４ｂは、互いに電気的に独立している。また、ゲート電極４ｂは、コンタクトプラグ６を介して、アシストゲート線ＡＧＬに接続される。
【０１９０】
本例では、フィン型積層構造は、第２及び第３の方向にアレイ状に配置される。本例では、第２の方向に並ぶフィン型積層構造の数は、２つ、第３の方向に並ぶフィン型積層構造の数は、４つであるが、これに限られない。即ち、第２及び第３の方向に並ぶフィン型積層構造の数は、それぞれ、２つ以上であればよい。
【０１９１】
また、本例では、アシストゲートトランジスタＡＧＴは、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの両端にそれぞれ配置されるが、その一端のみに配置することによっても、１つのフィン型積層構造を選択することは可能である。しかし、プログラムディスターブの抑制による高信頼性を考慮すると、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの両端にそれぞれアシストゲートトランジスタＡＧＴを設けるのが望ましい。
【０１９２】
複数のメモリストリングＮａ、Ｎｂ，Ｎｃの両端にそれぞれアシストゲートトランジスタＡＧＴを設けるとき、複数のメモリストリングＮａ、Ｎｂ，Ｎｃの一端側のアシストゲートトランジスタＡＧＴについては、第３の方向に配置されるフィン型積層構造との間でアシストゲート電極４ｂを共有化し、選択ゲートトランジスタとして機能させてもよい。この場合、選択ゲートトランジスタのゲート幅は、アシストゲートトランジスタのゲート幅よりも狭くできるため、メモリストリングを短くし、高集積化に貢献することができる。
【０１９３】
尚、本例では、複数の半導体層２ａ，２ｂ，２ｃのうちの１つを選択するための機能として、梁５の第３の方向の端部を階段形状にしているが、これに代えて、その機能として、第２の実施例を適用することも可能である。
【０１９４】
即ち、第４の実施例において、図１０及び図１１に示すように、梁５内の各半導体層２ａ，２ｂ，２ｃに対して共通に１つのビット線コンタクト部（プラグ）７を設け、複数のメモリストリングＮａ，Ｎｂ，Ｎｃのうちの１つを選択する機能は、レイヤーセレクトトランジスタＬＳＴａ、ＬＳＴｂ，ＬＳＴｃにより実現してもよい。
【０１９５】
以上の構成以外については、図１乃至図３の装置と同じであるため、ここでの説明を省略する。また、材料例についても、第１の実施例で説明した通りであるので、ここでの説明を省略する。
【０１９６】
(2)   製造方法  
次に、第４の実施例に係わる不揮発性半導体記憶装置の製造方法を説明する。
【０１９７】
まず、図４及び図５に示すように、例えば、半導体基板１上に、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造を形成し、この積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。ここまでのプロセスは、第１の実施例で説明した製造方法と同じであるため、ここでの詳細な説明を省略する。
【０１９８】
次に、図３２に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造を完全に覆う絶縁層（例えば、酸化シリコン）１４を形成する。この後、例えば、ＣＭＰにより、絶縁層１４の上面を平坦化する。
【０１９９】
また、ＰＥＰにより、絶縁層１４上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、絶縁層１４と、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造とをエッチングし、第３の方向に延びる配線溝１５を形成する。この配線溝１５は、半導体層２ａ，２ｂ，２ｃを第１及び第３の方向に貫通する。
【０２００】
この後、レジストパターンは、除去される。
【０２０１】
次に、図３３に示すように、配線溝１５内に導電材料（例えば、不純物を含む導電性シリコン、金属など）を満たし、共通ソース線ＳＬを形成する。
【０２０２】
次に、図３４に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造をパターニングすることにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、これらを第２の方向の端部で結合する第１及び第２の梁５ａ，５ｂ、及び、第１及び第２の梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃを第１の方向に貫通するスリット１３をそれぞれ形成する。
【０２０３】
スリット１３の形状としては、既に述べたように、第３の方向の端部が閉じていてもよく、また、梁にレイヤーセレクトトランジスタを設けるときは、そのチャネル部にまでスリット１３が延びてもよい。
【０２０４】
例えば、ＰＥＰにより、半導体基板１上及び半導体層２ａ，２ｂ，２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、半導体層２ａ，２ｂ，２ｃと絶縁層９ａ，９ｂ，９ｃをエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３、第１及び第２の梁５ａ，５ｂ、並びに、スリット１３がそれぞれ形成される。
【０２０５】
次に、図３５に示すように、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３を第３の方向に跨ぐワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧを形成する。
【０２０６】
ここでは、メモリセルＭＣとアシストゲートトランジスタＡＧＴが同じ構造を有する場合を説明する。
【０２０７】
まず、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内の半導体層２ａ，２ｂ，２ｃの表面（第３の方向の側面）を覆うゲート絶縁層（例えば、酸化シリコン）を形成し、ゲート絶縁層を覆う記録層（例えば、電荷蓄積層）を形成する。さらに、記録層を覆うブロック絶縁層を形成し、ブロック絶縁層を覆う導電層（ゲート電極層）を形成する。
【０２０８】
そして、例えば、ＰＥＰにより、ゲート電極層上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、ゲート電極層、ブロック絶縁層、記録層及びゲート絶縁層をエッチングする。これにより、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第３の方向の側面において第１の方向に延び、上面から見たときに第３の方向に延びるワード線ＷＬ、及び、各フィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３の第２の方向の端部にアシストゲート電極ＡＧがそれぞれ形成される。
【０２０９】
次に、図３６に示すように、第１及び第２の梁５ａ，５ｂについて、半導体層２ａ，２ｂ，２ｃを低抵抗化するための低抵抗化プロセスを適用する。
【０２１０】
低抵抗化プロセスは、例えば、第１及び第２の梁５ａ，５ｂの外側（側面側）及び第１及び第２の梁５ａ，５ｂの内側（スリット１３の内面側）から不純物のイオン注入を行い、第１及び第２の梁５ａ，５ｂ内の半導体層２ａ，２ｂ，２ｃ内に不純物領域８を形成することにより実行する。
【０２１１】
半導体層２ａ，２ｂ，２ｃに注入する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０２１２】
また、低抵抗化プロセスとしては、これ以外に、フラッシュメモリのコントロールゲート電極に使用される技術を採用することも可能である。
【０２１３】
例えば、第１及び第２の梁５ａ，５ｂ内の半導体層２ａ，２ｂ，２ｃの側面（スリット１３内に露出した内面を含む）に低抵抗層を形成することにより、半導体層２ａ，２ｂ，２ｃを低抵抗化することも可能である。
【０２１４】
低抵抗層としては、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０２１５】
また、第１及び第２の梁５ａ，５ｂ内の不純物領域８と、第１及び第２の梁５ａ，５ｂ内の半導体層２ａ，２ｂ，２ｃの側面に形成する低抵抗層とを組み合わせてもよい。
【０２１６】
尚、第１及び第２の梁５ａ，５ｂを低抵抗化するための他の構造及びプロセスについては後述する。
【０２１７】
次に、図３７に示すように、アシストゲート電極ＡＧに接続されるアシストゲート線コンタクト部（プラグ）６、さらに、第１及び第２の梁５ａ，５ｂ内の各半導体層２ａ，２ｂ，２ｃに独立に接続されるビット線コンタクト部（プラグ）７を形成する。
【０２１８】
また、ビット線ＢＬ及びアシストゲート線ＡＧＬを形成することにより、図３０乃至図３１の装置が完成する。
【０２１９】
尚、本例では、スリット１３は、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３及びこれらを第２の方向の端部で結合する第１及び第２の梁５ａ，５ｂと同時に形成する。これは、製造ステップ数（ＰＥＰ数）を削減するためである。
【０２２０】
但し、これに代えて、図２８及び図２９のプロセスと同様に、スリット１３の形成を、複数のフィン型積層構造Ｆｉｎ０，Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３並びに第１及び第２の梁５ａ，５ｂのパターニングとは別に行っても構わない。例えば、ゲート加工後に層間膜を埋め込み、CMPで層間膜の平坦化を行う。この後、レジストを塗布し、PEPを行い、スリット１３を形成してもよい。
【０２２１】
また、以上の製造方法において、第１及び第２の梁５ａ，５ｂ内の半導体層２ａ，２ｂ，２ｃの低抵抗化プロセスは、例えば、メモリセルＭＣのゲート電極（ワード線ＷＬ）に対する低抵抗化プロセス、又は、周辺回路内に配置されるＦＥＴのゲート電極に対する低抵抗化プロセスと同時に行うことにより、製造工程数の増加を抑制することができるため、より望ましい。
【０２２２】
６．  低抵抗化技術  
上述の第１乃至第４の実施例に適用可能な梁の低抵抗化技術の例を説明する。
【０２２３】
図３８及び図３９は、不純物領域８，１６による低抵抗化の例である。
【０２２４】
本例は、第３の実施例に対応し、梁５は、スリット１３を有する。梁５内の各半導体層２ａ，２ｂ，２ｃ内には、例えば、イオン注入により形成される不純物領域８が設けられる。また、コンタクトプラグ７の直下の各半導体層２ａ，２ｂ，２ｃ内にも、不純物領域８とは別に、不純物領域１６が設けられる。
【０２２５】
不純物領域８，１６を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０２２６】
ここで、梁５内の各半導体層２ａ，２ｂ，２ｃについては、不純物領域８，１６からの不純物の拡散により、その全体を低抵抗化することが可能である。
【０２２７】
特に、最下層である半導体層２ａについては、スリット１３の端部からコンタクトプラグ７までの距離が最も長くなっている。このため、不純物領域８，１６からの不純物の拡散と共に、梁５の第２の方向の側面からの不純物注入とを組み合わせることにより、半導体層２ａ全体の抵抗値を下げることが望ましい。
【０２２８】
図４０及び図４１は、不純物領域８と低抵抗層１７とによる低抵抗化の例である。
【０２２９】
本例も、第３の実施例に対応し、梁５は、スリット１３を有する。梁５内の各半導体層２ａ，２ｂ，２ｃ内には、例えば、イオン注入により形成される不純物領域８が設けられる。また、コンタクトプラグ７の直下の各半導体層２ａ，２ｂ，２ｃ内には、低抵抗層１７が設けられる。また、この低抵抗層１７に加えて、図３８及び図３９に示す不純物領域１６を形成してもよい。
【０２３０】
不純物領域８を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０２３１】
また、低抵抗層１７は、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０２３２】
ここで、梁５内の各半導体層２ａ，２ｂ，２ｃについては、不純物領域８からの不純物の拡散により、その全体を低抵抗化することが可能である。
【０２３３】
特に、最下層である半導体層２ａについては、スリット１３の端部からコンタクトプラグ７までの距離が最も長くなっている。このため、不純物領域８からの不純物の拡散と共に、梁５の第２の方向の側面からの不純物注入とを組み合わせることにより、半導体層２ａ全体の抵抗値を下げることが望ましい。
【０２３４】
本例では、コンタクトプラグ７のためのコンタクトホールを形成するときに、低抵抗層１７がエッチングストッパとして機能する。
【０２３５】
図４２及び図４３は、不純物領域８と低抵抗層１８とによる低抵抗化の例である。
【０２３６】
本例は、第１の実施例に対応し、梁５の第２の方向の一端にフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３が接続され、梁５の第２の方向の他端にフィン型積層構造が接続されない。
【０２３７】
梁５内の各半導体層２ａ，２ｂ，２ｃ内には、例えば、イオン注入により形成される不純物領域８が設けられる。また、コンタクトプラグ７の直下の各半導体層２ａ，２ｂ，２ｃ内には、低抵抗層１８が設けられる。また、この低抵抗層１８に加えて、図３８及び図３９に示す不純物領域１６を形成してもよい。
【０２３８】
不純物領域８を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０２３９】
また、低抵抗層１８は、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０２４０】
ここで、梁５内の各半導体層２ａ，２ｂ，２ｃについては、不純物領域８からの不純物の拡散により、その全体を低抵抗化することが可能である。
【０２４１】
特に、最下層である半導体層２ａについては、スリット１３の端部からコンタクトプラグ７までの距離が最も長くなっている。このため、不純物領域８からの不純物の拡散と共に、梁５の第２の方向の側面からの不純物注入とを組み合わせることにより、半導体層２ａ全体の抵抗値を下げることが望ましい。
【０２４２】
本例でも、コンタクトプラグ７のためのコンタクトホールを形成するときに、低抵抗層１８がエッチングストッパとして機能する。
【０２４３】
ここで、本例では、梁５の第２の方向の他端にフィン型積層構造が接続されない。これに伴い、例えば、以下に説明する図４４及び図４５に示す構造と組み合わせることにより梁５の低抵抗化をさらに向上させることができる。
【０２４４】
図４４及び図４５は、梁５の側面の低抵抗層１９による低抵抗化の例である。
【０２４５】
この構造の特徴は、フィン型積層構造が接続されない梁５の第２の方向の他端に低抵抗層１９を形成したことにある。低抵抗層１９は、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【０２４６】
まず、図４５（ａ）〜（ｂ）に示すように、半導体層２ａ，２ｂ，２ｃと絶縁層４ａ，４ｂ，４ｃの積層構造を形成した後、ドライエッチング又はウェットエッチングにより半導体層２ａ，２ｂ，２ｃの第２の方向に凹部を形成する。
【０２４７】
次に、図４５（ｃ）〜（ｄ）に示すように、半導体層２ａ，２ｂ，２ｃの第２の方向の凹部を満たす低抵抗層１９を形成した後、ＲＩＥにより低抵抗層１９を半導体層２ａ，２ｂ，２ｃの第２の方向の凹部のみに残存させる。
【０２４８】
ここで、半導体層２ａ，２ｂ，２ｃが絶縁層４ａ，４ｂ，４ｃにより完全に絶縁されるように、低抵抗層１９のエッチングは、低抵抗層１９が絶縁層４ａ，４ｂ，４ｃの第２の方向の側面に残存しないように十分に行う必要がある。
【０２４９】
尚、低抵抗層１９は、各半導体層２ａ，２ｂ，２ｃに対して、ＷＦ６、ＰｔＦ６、ＲｕＦ５などのガス雰囲気を用いた置換によって形成することも可能である。
【０２５０】
例えば、低抵抗層１９としてＷを採用する場合、半導体層２ａ，２ｂ，２ｃと絶縁層４ａ，４ｂ，４ｃの積層構造を形成した後、温度２００〜３００℃の下で、半導体層２ａ，２ｂ，２ｃを、ＷＦ６を含むガスに触れさせることにより、半導体層２ａ，２ｂ，２ｃの表面に低抵抗層（Ｗ）１９を形成することができる。
【０２５１】
同様に、低抵抗層１９として、Ｔｉ、Ｃｏ、Ｎｉ又はＭｏを採用する場合、温度２００〜５００℃の下で、半導体層２ａ，２ｂ，２ｃを、ＴｉＣｌ４、ＣｏＣｌ２、ＮｉＣｌ２又はＭｏＦ６を含むガスに触れさせることにより、半導体層２ａ，２ｂ，２ｃの表面に低抵抗層（Ｔｉ、Ｃｏ、Ｎｉ又はＭｏ）１９を形成することができる。
【０２５２】
尚、以上のプロセスを採用する場合において、絶縁層４ａ，４ｂ，４ｃについては、ＳｉＯ２、ＳｉＮなどの絶縁材料を用いることができる。
【０２５３】
図４６乃至図５０は、不純物領域２０ａ〜２０ｃによる低抵抗化の例である。
【０２５４】
本例は、梁５内の各半導体層２ａ，２ｂ，２ｃの全体に不純物領域２０ａ〜２０ｃを確実に形成するために、半導体層２ａ，２ｂ，２ｃの各々を形成する度にイオン注入を行う点に特徴を有する。
【０２５５】
まず、図４６に示すように、半導体基板１上に絶縁層９ａを形成し、絶縁層９ａ上に半導体層２ａを形成する。そして、ＰＥＰにより、半導体層２ａ上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層２ａ内に不純物領域２０ａを形成する。この不純物領域２０ａは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。
【０２５６】
次に、図４７に示すように、半導体層２ａ上に絶縁層９ｂを形成し、絶縁層９ｂ上に半導体層２ｂを形成する。そして、ＰＥＰにより、半導体層２ｂ上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層２ｂ内に不純物領域２０ｂを形成する。この不純物領域２０ｂは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。
【０２５７】
次に、図４８に示すように、半導体層２ｂ上に絶縁層９ｃを形成し、絶縁層９ｃ上に半導体層２ｃを形成する。そして、ＰＥＰにより、半導体層２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層２ｃ内に不純物領域２０ｃを形成する。この不純物領域２０ｃは、フィン型積層構造を支える梁となる部分に形成される。この後、レジストパターンは、除去される。
【０２５８】
次に、図４９に示すように、絶縁層９ａ，９ｂ，９ｃと半導体層２ａ，２ｂ，２ｃの積層構造の第３の方向の端部に、各半導体層（最下層、中間層及び最上層）２ａ，２ｂ，２ｃの上面が露出する階段形状を形成する。
【０２５９】
この階段形状は、例えば、３回のＰＥＰを用いることにより形成可能である。階段形状の形成方法については、既に、第１の実施例（図５参照）で詳細に説明したので、ここでの詳細な説明を省略する。
【０２６０】
次に、図５０に示すように、ＰＥＰにより、半導体層２ｃ上にレジストパターンを形成し、このレジストパターンをマスクにして、イオン注入により半導体層２ａ，２ｂ，２ｃ内に不純物領域１６を形成する。この不純物領域１６は、コンタクトプラグが形成されるコンタクト部分に形成される。この後、レジストパターンは、除去される。
【０２６１】
以上のプロセスによれば、フィン型積層構造を支える梁内の各半導体層２ａ，２ｂ，２ｃ内には予め不純物領域１６，２０ａ〜２０ｃが形成されるため、梁内の各半導体層２ａ，２ｂ，２ｃの低抵抗化を図ることができる。
【０２６２】
７．  動作  
実施形態に係わる不揮発性半導体記憶装置の動作の例を説明する。
【０２６３】
以下の説明では、書き込み／読み出しの対象は、図１（第１の実施例）、図１０（第２の実施例）、図２０（第３の実施例）及び図３０（第４の実施例）のフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃとする。
【０２６４】
メモリストリングＮａ，Ｎｂ，Ｎｃは、直列接続された複数のメモリセルを備えるＮＡＮＤストリングとし、各メモリセルは、電荷蓄積層を有するＦＥＴ（フラッシュメモリセル）であるものとする。
【０２６５】
・  書き込み動作の例は、以下の通りである。  
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加した状態で、全てのワード線ＷＬに第１の正のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｎ型不純物の蓄積領域が形成される。
【０２６６】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアシストゲートトランジスタＡＧＴをオフにする。
【０２６７】
ここで、“Ｈ”とは、トランジスタ（ＦＥＴ）をオンにするための電位と定義し、“Ｌ”とは、トランジスタ（ＦＥＴ）をオフにするための電位と定義する。以下、同じ。
【０２６８】
この後、書き込み対象となる選択されたメモリセルのワード線（コントロールゲート電極）ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加する。
【０２６９】
そして、図１、図２０及び図３０の構造においては、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに書き込みを行うことが可能である。このため、ビット線ＢＬからフィン型積層構造Ｆｉｎ０内のメモリストリングＮａ，Ｎｂ，Ｎｃのチャネルにプログラムデータ“０”／“１”を転送する。
【０２７０】
また、図１０の構造においては、選択されたフィン型積層構造Ｆｉｎ０内の１つのメモリストリングに対して書き込みを行う。このため、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃにより１つのメモリストリング、例えば、メモリストリングＮａを選択し、この選択された１つのメモリストリングＮａのチャネルにプログラムデータ“０”／“１”を転送する。
【０２７１】
この時、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のメモリストリングＮａ，Ｎｂ，Ｎｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止(inhibit)される。
【０２７２】
同様に、図１０の例の場合には、フィン型積層構造Ｆｉｎ０内のメモリストリングＮｂ，Ｎｃのチャネル電位が上昇し、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止される。
【０２７３】
これに対し、選択されたフィン型積層構造Ｆｉｎ０では、アシストゲートトランジスタＡＧＴがオンであるため、プログラムデータ“０”／“１”は、メモリストリングＮａ，Ｎｂ，Ｎｃ（図１、図２０及び図３０の場合）又はメモリストリングＮａ（図１０の場合）のチャネルに転送される。
【０２７４】
プログラムデータが“０”のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になる。
【０２７５】
従って、プログラムデータ“０”が転送されたメモリストリングでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される（“０”−プログラミング）。
【０２７６】
これに対し、プログラムデータが“１”のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、ビット線ＢＬ側のアシストゲートトランジスタＡＧＴがカットオフ状態になることはない。
【０２７７】
従って、プログラムデータ“１”が転送されたメモリストリングでは、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される（“１”−プログラミング）。
【０２７８】
・  消去動作の例は、以下の通りである。  
消去動作は、例えば、選択された１つ以上のフィン型積層構造内のメモリストリングＮａ，Ｎｂ，Ｎｃに対して同時に行うことができる。
【０２７９】
まず、ビット線ＢＬ及びソース線ＳＬに接地電位を印加し、ワード線ＷＬに第１の負のバイアスを印加する。この時、メモリストリングＮａ，Ｎｂ，Ｎｃのチャネルとなる半導体層２ａ，２ｂ，２ｃに、Ｐ型不純物の蓄積領域が形成される。
【０２８０】
図１０の例の場合には、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃの全てをオン状態にする。
【０２８１】
また、消去対象となる選択された１つ以上のフィン型積層構造に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、選択された１つ以上のフィン型積層構造に対応するアシストゲートトランジスタＡＧＴをオンにする。
【０２８２】
そして、全てのワード線ＷＬに第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０２８３】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０２８４】
・  読み出し動作の例は、以下の通りである。  
まず、ビット線ＢＬを読み出し回路に接続し、ソース線ＳＬに接地電位を印加する。
【０２８５】
次に、選択されたフィン型積層構造Ｆｉｎ０に対応するアシストゲート線ＡＧＬの電位を“Ｈ”にし、フィン型積層構造Ｆｉｎ０内のアシストゲートトランジスタＡＧＴをオンにする。また、非選択のフィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３に対応するアシストゲート線ＡＧＬの電位を“Ｌ”にし、フィン型積層構造Ｆｉｎ１，Ｆｉｎ２，Ｆｉｎ３内のアシストゲートトランジスタＡＧＴをオフにする。
【０２８６】
この後、ワード線ＷＬに第１の正のバイアスを印加する。第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。
【０２８７】
そして、メモリストリングＮａ，Ｎｂ，Ｎｃに対して、ソース線ＳＬ側のメモリセルからビット線ＢＬ側のメモリセルに向かって、順次データの読み出しを行う。
【０２８８】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０２８９】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬの電位変化や、ビット線ＢＬに流れる電流変化などを検出することにより、読み出しを行うことができる。
【０２９０】
尚、図１、図２０及び図３０の構造においては、選択されたフィン型積層構造Ｆｉｎ０内の全てのメモリストリングＮａ，Ｎｂ，Ｎｃに対してパラレルに読み出しを行うことが可能である。
【０２９１】
これに対し、図１０の構造においては、レイヤーセレクトトランジスタＬＳＴａ，ＬＳＴｂ，ＬＳＴｃにより、選択されたフィン型積層構造Ｆｉｎ０内の１つのメモリストリング、例えば、メモリストリングＮａを選択し、その１つのメモリストリングに対して読み出しを行う。
【０２９２】
８．  その他の構造  
上述の実施例では、フィン型積層構造内に形成されるメモリセルは、記録層及びゲート電極を有し、半導体層をチャネルとするＦＥＴ（例えば、電荷蓄積層を有するフラッシュメモリセル）であったが、これに限定されることはない。
【０２９３】
例えば、第１及び第２のフィン型積層構造を互いに交差させ、第１のフィン型積層構造内の電気伝導層と第２のフィン型積層構造内の電気伝導層との間に２端子型のメモリセルを配置すれば、クロスポイント型メモリセルアレイを実現できる。
【０２９４】
この場合、メモリセルは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。また、電気伝導層としては、上述の実施例における低抵抗化技術が適用された半導体層や、金属層などを採用することができる。
【０２９５】
図５１は、クロスポイント型メモリセルアレイを実現する不揮発性半導体記憶装置の斜視図、図５２は、図５１の装置の平面図である。
【０２９６】
半導体基板（例えば、Ｓｉ基板）１上には、互いに交差する第１のフィン型積層構造と第２のフィン型積層構造が配置される。
【０２９７】
第１のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第２の方向に延びる複数の電気伝導層（半導体層、金属層など）２１ａ，２１ｂ，２１ｃを備える。
【０２９８】
第２のフィン型積層構造は、半導体基板１の表面に対して垂直な第１の方向に積み重ねられ、半導体基板１の表面に対して平行な第３の方向に延びる複数の電気伝導層（半導体層、金属層など）２２ａ，２２ｂ，２２ｃを備える。
【０２９９】
本例では、第１の方向に積み重ねられる電気伝導層の数は、第１及び第２のフィン型積層構造共に、３つであるが、これに限られない。即ち、第１の方向に積み重ねられる電気伝導層の数は、２つ以上であればよい。
【０３００】
尚、第１の方向に積み重ねられる電気伝導層の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０３０１】
第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃは、ワード線ＷＬ／ビット線ＢＬとして機能する。同様に、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃも、ワード線ＷＬ／ビット線ＢＬとして機能する。
【０３０２】
例えば、図５３及び図５４に示すように、第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）との間には、２端子型のメモリセルＭＣが配置される。
【０３０３】
メモリセルは、電圧、電流、熱などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに使用させるメモリセルをそのまま採用することが可能である。
【０３０４】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第２の方向の両端には、第３の方向に延びる梁５が接続される。例えば、梁５は、第１のフィン型積層構造と同じ構造を有する。
【０３０５】
同様に、第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第３の方向の両端には、第２の方向に延びる梁５が接続される。例えば、梁５は、第２のフィン型積層構造と同じ構造を有する。
【０３０６】
梁５は、第１及び第２のフィン型積層構造を固定し、その倒壊を防止するために付加される。第１のフィン型積層構造に接続される梁５の第２の方向の幅は、第１のフィン型積層構造の第３の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）の第３の方向の幅よりも広いのが望ましい。
【０３０７】
また、第２のフィン型積層構造に接続される梁５の第３の方向の幅は、第２のフィン型積層構造の第２の方向の幅、即ち、複数の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）の第２の方向の幅よりも広いのが望ましい。
【０３０８】
第１のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２１ａ，２１ｂ，２１ｃ）と梁５との間には、アシストゲートトランジスタＡＧＴが配置される。第２のフィン型積層構造内の電気伝導層ＷＬ／ＢＬ（２２ａ，２２ｂ，２２ｃ）と梁５との間にも、アシストゲートトランジスタＡＧＴが配置される。
【０３０９】
アシストゲートトランジスタＡＧＴは、スイッチとして機能すればよい。アシストゲートトランジスタＡＧＴは、例えば、ＭＯＳ(Metal-Oxide-Semiconductor)構造を有するトランジスタから構成することができる。
【０３１０】
第１のフィン型積層構造の梁５の第３の方向の端部には、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５の第３の方向の端部は、階段形状を有し、第１のフィン型積層構造内の複数の電気伝導層２１ａ，２１ｂ，２１ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択することができる。
【０３１１】
また、第２のフィン型積層構造の梁５の第２の方向の端部には、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択するための機能（階層選択部）が付加されている。例えば、梁５の第２の方向の端部は、階段形状を有し、第２のフィン型積層構造内の複数の電気伝導層２２ａ，２２ｂ，２２ｃに対して、独立に、コンタクトプラグ７が接続される。これにより、複数の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択することができる。
【０３１２】
尚、第１のフィン型積層構造内の電気伝導層２１ａ，２１ｂ，２１ｃのうちの１つを選択する機能及び第２のフィン型積層構造内の電気伝導層２２ａ，２２ｂ，２２ｃのうちの１つを選択する機能は、それぞれ、レイヤーセレクトトランジスタ（第２の実施例を参照）ＬＳＴにより実現してもよい。
【０３１３】
本例では、第１及び第２のフィン型積層構造の数は、それぞれ４つであるが、これに限られない。即ち、第１及び第２のフィン型積層構造の数は、２つ以上であればよい。
【０３１４】
尚、第１及び第２のフィン型積層構造の数が多ければ多いほど、不揮発性半導体記憶装置の大容量化にとっては望ましい。
【０３１５】
また、本例では、第１のフィン型積層構造の２つの梁５に接続されるコンタクトプラグ７は、梁５に対して同じ側に配置されるが、図５５に示すように、梁５に対して異なる側に配置してもよい。同様に、第２のフィン型積層構造の２つの梁５に接続されるコンタクトプラグ７についても、梁５に対して同じ側に配置されるが、図５５に示すように、梁５に対して異なる側に配置してもよい。
【０３１６】
結果として、不揮発性半導体記憶装置の平面形状は、卍型となる。
【０３１７】
さらに、本例では、階層選択部（本例では、階段形状）は、第１及び第２のフィン型積層構造に接続される梁５ａ，５ｂ，５ｃ，５ｄのそれぞれ設けられるが、図５６及び図５７に示すように、第１及び第２のフィン型積層構造の一方のみに階層選択部を設けることによっても、クロスポイント型メモリセルアレイを動作させることが可能である。
【０３１８】
以上の構造において、本実施例では、さらに、第１のフィン型積層構造内の電気伝導層２１ａ，２１ｂ，２１ｃ、第２のフィン型積層構造内の電気伝導層２２ａ，２２ｂ，２２ｃ、及び、梁５に対して、それぞれ、低抵抗化技術が適用されている。
【０３１９】
ここでは、電気伝導層２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ及び梁５を不純物領域８により低抵抗化する。
【０３２０】
但し、この低抵抗化は、電気伝導層２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ及び梁５に低抵抗層を付加することにより行ってもよいし、また、電気伝導層２１ａ，２１ｂ，２１ｃ，２２ａ，２２ｂ，２２ｃ及び梁５そのものを金属層などの低抵抗層としてもよい。
【０３２１】
９．  むすび  
実施形態によれば、不揮発性半導体記憶装置の高性能化を図ることができる。
【０３２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３２３】
１：  半導体基板、  ２ａ，２ｂ，２ｃ：  半導体層、  ３：  記録層、  ４ａ，４ｂ：  ゲート電極、  ５：  梁、  ６，７：  コンタクトプラグ、  ８，１１ａ〜１１ｃ：  不純物領域、  ９ａ，９ｂ，９ｃ：  絶縁層、  Ｆｉｎ０〜Ｆｉｎ３：  フィン型積層構造、  Ｎａ，Ｎｂ，Ｎｃ：  メモリストリング、  ＭＣ：  メモリセル、  ＷＬ：  ワード線、  ＢＬ：  ビット線、  ＳＬ：  ソース線、  ＡＧＴ：  アシストゲートトランジスタ、  ＡＧＬ：  アシストゲート線、  ＬＳＴａ，ＬＳＴｂ，ＬＳＴｃ：  レイヤーセレクトトランジスタ、  ＳＧ：  セレクトゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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