(57)【要約】【課題】フォトダイオードに蓄積された電荷をより正確に読み出す。【解決手段】固体撮像装置は、半導体基板１１と、半導体基板１１内に設けられ、第１導電型の半導体層を有するフォトダイオード１６と、フォトダイオード１６上に設けられ、上部又は全体が第２導電型の半導体層からなるシールド層２７と、半導体基板１１に設けられ、フォトダイオード１６に蓄積された電荷を浮遊拡散層に転送する転送トランジスタ２０とを含む。シールド層２７の上面は、半導体基板１１の上面より高い。【選択図】      図１
2013110250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられ、第１導電型の半導体層を有するフォトダイオードと、
前記フォトダイオード上に設けられ、上部又は全体が第２導電型の半導体層からなるシールド層と、
前記半導体基板に設けられ、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタと、
を具備し、
前記シールド層の上面は、前記半導体基板の上面より高いことを特徴とする固体撮像装置。
【請求項２】
前記シールド層は、エピタキシャル層からなることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記シールド層は、前記転送トランジスタのゲート電極と同じ材料からなることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
半導体基板内に、第１導電型の半導体層を有するフォトダイオードを形成する工程と、
前記フォトダイオード上方の半導体基板上に、エピタキシャル層を形成する工程と、
前記エピタキシャル層に第２導電型の不純物を導入して、前記フォトダイオード上に上部又は全体が第２導電型の半導体層からなるシールド層を形成する工程と、
前記半導体基板に、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項５】
半導体基板内に、第１導電型の半導体層を有するフォトダイオードを形成する工程と、
前記半導体基板上に、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタのゲート電極を形成する工程と、
前記フォトダイオード上方の半導体基板上に、前記ゲート電極と同じ材料からなる半導体層を形成する工程と、
前記半導体層に第２導電型の不純物を導入して、前記フォトダイオード上に上部又は全体が第２導電型の半導体層からなるシールド層を形成する工程と、
前記半導体基板に、前記転送トランジスタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話のカメラ部品として需要が急増している。また、ＣＭＯＳセンサーは、高画質化、高性能化が進んでおり、特に画素（ピクセル）数の増大要求を満たすための画素の微細化への要求は強い。この高画質化の要求に伴い、画素に発生する暗時ノイズや、白傷と呼ばれる画面上で白い点として認識される不良画素の低減要求が高まってきている。これは、フォトダイオード上のシリコン基板と層間絶縁膜との界面に形成された界面準位や、シリコン基板と層間絶縁膜との界面にトラップされた金属等の不純物によって暗電流やリーク電流が発生し、フォトダイオードが誤って白の信号を出してしまう不良モードであり、この不良の発生により画質は大きく損なわれることになる。
【０００３】
これを防ぐには、フォトダイオードがシリコン基板と層間絶縁膜との界面に電気的に接触しないようにシリコン基板の少し深い領域にフォトダイオードを形成する手法が用いられる。この手法によって暗時ノイズや白傷が低減してＣＭＯＳセンサーの画質は大きく向上することになる。
【０００４】
この構造を用いたフォトダイオードは、シリコンの中に埋め込まれた形になるので埋め込みフォトダイオードと呼ばれる。この構造を用いることで暗時ノイズや白傷は低減されることになったが、フォトダイオードの電荷蓄積拡散層自体は“埋め込み”の呼び名どおりシリコン基板表面からより深い位置に形成されることになる。
【０００５】
フォトダイオードの電荷蓄積拡散層はフォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタの拡散層電極の一方を担っているので、フォトダイオードがシリコン基板表面から深い位置に形成されてしまうと、拡散層がゲート絶縁膜界面から垂直方向に距離をもって形成されたオフセット構造を有するトランジスタ構造になってしまう。このため、しきい値電圧の増大やオン電流の減少を招くことになり、トランジスタ特性としては劣化を招くことになる。その結果、フォトダイオードの電荷蓄積拡散層に蓄積された電荷が転送トランジスタをオンしても浮遊拡散層に出にくくなってしまうので、光センサーとしては性能が劣ったものになってしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−９１５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、フォトダイオードに蓄積された電荷をより正確に読み出すことが可能な固体撮像装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る固体撮像装置は、半導体基板と、前記半導体基板内に設けられ、第１導電型の半導体層を有するフォトダイオードと、前記フォトダイオード上に設けられ、上部又は全体が第２導電型の半導体層からなるシールド層と、前記半導体基板に設けられ、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタとを具備し、前記シールド層の上面は、前記半導体基板の上面より高い。
【０００９】
実施形態に係る固体撮像装置の製造方法は、半導体基板内に、第１導電型の半導体層を有するフォトダイオードを形成する工程と、前記フォトダイオード上方の半導体基板上に、エピタキシャル層を形成する工程と、前記エピタキシャル層に第２導電型の不純物を導入して、前記フォトダイオード上に上部又は全体が第２導電型の半導体層からなるシールド層を形成する工程と、前記半導体基板に、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタを形成する工程とを具備する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る固体撮像装置の断面図。
【図２】第１の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図３】図２に続く固体撮像装置の製造工程を示す断面図。
【図４】図３に続く固体撮像装置の製造工程を示す断面図。
【図５】図４に続く固体撮像装置の製造工程を示す断面図。
【図６】図５に続く固体撮像装置の製造工程を示す断面図。
【図７】図６に続く固体撮像装置の製造工程を示す断面図。
【図８】図７に続く固体撮像装置の製造工程を示す断面図。
【図９】図８に続く固体撮像装置の製造工程を示す断面図。
【図１０】図９に続く固体撮像装置の製造工程を示す断面図。
【図１１】シールド層の他の構成例を示す断面図。
【図１２】図１０に続く固体撮像装置の製造工程を示す断面図。
【図１３】図１２に続く固体撮像装置の製造工程を示す断面図。
【図１４】第２の実施形態に係る固体撮像装置の断面図。
【図１５】第２の実施形態に係る固体撮像装置の製造工程を示す断面図。
【図１６】図１５に続く固体撮像装置の製造工程を示す断面図。
【図１７】図１６に続く固体撮像装置の製造工程を示す断面図。
【図１８】図１７に続く固体撮像装置の製造工程を示す断面図。
【図１９】図１８に続く固体撮像装置の製造工程を示す断面図。
【図２０】図１９に続く固体撮像装置の製造工程を示す断面図。
【図２１】シールド層の他の構成例を示す断面図。
【図２２】図２０に続く固体撮像装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
［第１の実施形態］
第１の実施形態に係る固体撮像装置は、ＣＭＯＳセンサーから構成される。図１は、第１の実施形態に係る固体撮像装置の断面図である。
【００１３】
固体撮像装置は、複数の画素からなる画素アレイを備えている。各画素は、入射した光を電荷に変換する光電変換素子（フォトダイオード）１６、フォトダイオード１６に蓄積された電荷を浮遊拡散層２９に転送する転送トランジスタ２０、及び浮遊拡散層２９の電圧を信号レベルとして出力する増幅トランジスタ２１などを備えている。
【００１４】
図１において、符号“Ｘ”は、半導体基板（例えばシリコン基板）１１の上面の位置を表している。シリコン基板１１内には、隣接するフォトダイオード１６を電気的に分離する分離層１４が設けられている。分離層１４は、Ｐ型半導体層から構成される。シリコン基板１１の表面領域には、転送トランジスタ２０及び増幅トランジスタ２１用のチャネル領域１７が設けられている。チャネル領域１７は、Ｐ型半導体領域から構成される。転送トランジスタ２０及び増幅トランジスタ２１が駆動する際、転送トランジスタ２０及び増幅トランジスタ２１のチャネルがチャネル領域１７に形成される。
【００１５】
シリコン基板１１内には、埋め込み型のフォトダイオード１６が設けられている。すなわち、フォトダイオード１６の上面は、シリコン基板１１の上面Ｘより低くなっている。フォトダイオード１６は、Ｎ型半導体領域から構成される。フォトダイオード１６上には、Ｐ型半導体層からなるシールド層２７が設けられている。シールド層２７は、フォトダイオード１６を保護する機能を有し、特に、暗時ノイズや白傷（暗電流やリーク電流に起因してフォトダイオードが誤って白の信号を出してしまう不良モード）を低減する機能を有する。そして、シールド層２７の上面Ｙは、シリコン基板１１の上面Ｘより高くなっている。
【００１６】
このような構造を有することにより、フォトダイオード１６上にシールド層２７を備えつつ、フォトダイオード１６をシリコン基板１１の上面に近い位置に形成することが可能となる。フォトダイオード１６は転送トランジスタ２０のドレインとしても機能するため、転送トランジスタ２０のゲート電極１９とフォトダイオード１６との垂直方向の距離を短くすることが可能となる。これにより、転送トランジスタ２０のしきい値電圧及びオン電流を低減することができるため、転送トランジスタ２０のトランジスタ特性を向上できる。
【００１７】
（製造方法）
次に、図面を参照しながら第１の実施形態に係る固体撮像装置の製造方法について説明する。図２は、第１の実施形態に係る固体撮像装置の製造工程を示す断面図である。
【００１８】
まず、半導体基板１１、例えば、（１００）面を表面に持ち、比抵抗１Ω・ｃｍ程度のＰ型シリコン基板１１を準備する。このシリコン基板１１内に、３０００Å程度の深さの素子分離絶縁層１２を形成する。素子分離絶縁層１２は、例えばＳＴＩ（Shallow Trench Isolation）から構成される。シリコン基板１１の表面領域のうち素子分離絶縁層１２が形成されていない領域が、半導体素子が形成される素子領域となる。
【００１９】
続いて、図３に示すように、例えばシリコン基板１１の表面領域を酸化して、シリコン基板１１の上面にシリコン酸化膜からなる保護膜１３を形成する。続いて、シリコン基板１１にＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープし、１０００℃程度の高温で数分間アニールを行う。これにより、隣接するフォトダイオードを電気的に分離し、かつＰ型半導体層からなる分離層１４が形成される。分離層１４は、後で形成されるフォトダイオードを全体的に包むことができるように、フォトダイオードよりも深い位置まで形成する必要がある。このため、Ｐ型不純物を多段階の加速電圧でドープし、さらにはＰ型不純物の十分な拡散距離が得られるようにアニール条件を調整して分離層１４を形成する。
【００２０】
続いて、リソグラフィ法を用いて、保護膜１３上に、フォトダイオードを形成する領域以外を覆うレジスト層１５を形成する。続いて、レジスト層１５をマスクとして、分離層１４にＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープする。そして、レジスト層１５を剥離した後、Ｎ型不純物を活性化するためのアニールを行う。これにより、分離層１４内に、Ｎ型半導体領域からなるフォトダイオード１６が形成される。フォトダイオード１６は、例えば、シリコン基板１１の上面からの深さが０．１μｍ以下になるように形成される。フォトダイオード１６は、入射した光を電荷に変換する光電変換素子である。
【００２１】
続いて、図４に示すように、シリコン基板１１の画素領域にＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープし、シリコン基板１１の表面領域に、後で形成されるＭＯＳＦＥＴ用のチャネル領域１７を形成する。チャネル領域１７の不純物濃度を制御することで、ＭＯＳＦＥＴのしきい値電圧を制御することができる。この工程により、フォトダイオード１６の上部にもＰ型半導体領域（チャネル領域１７）が形成される。その後、保護膜１３をエッチングする。
【００２２】
続いて、図５に示すように、ゲート絶縁膜１８を形成し、ゲート絶縁膜１８上にゲート電極材料、例えば多結晶シリコン層１９を１５００Å程度堆積する。続いて、多結晶シリコン層１９にＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープして多結晶シリコン層１９をＮ型導電層にする。続いて、例えばリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、導電層１９及びゲート絶縁膜１８を所望の形状に加工して、各画素を構成するＭＯＳＦＥＴ（転送トランジスタ２０及び増幅トランジスタ２１などを含む）のゲート電極１９を形成する。転送トランジスタ２０は、フォトダイオード１６に蓄積された信号電荷を浮遊拡散層に転送するためのＭＯＳＦＥＴである。増幅トランジスタ２１は、浮遊拡散層の電圧を増幅して信号レベルとして出力するためのＭＯＳＦＥＴである。
【００２３】
続いて、図６に示すように、リソグラフィ法を用いて、シリコン基板１１上及びゲート電極１９上に、ＭＯＳＦＥＴのＬＤＤ（Lightly Doped Drain）領域を形成する領域以外を覆うレジスト層（図示せず）を形成した後、チャネル領域１７にＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープする。そして、レジスト層を剥離した後、Ｎ型不純物を活性化するためのアニールを行う。これにより、転送トランジスタ２０のソース用のＬＤＤ領域２２、及び増幅トランジスタ２１のソース及びドレイン用のＬＤＤ領域２２が形成される。
【００２４】
続いて、装置全面に絶縁膜（例えばシリコン窒化膜）を堆積し、例えばＲＩＥ法を用いてシリコン窒化膜をエッチバックする。これにより、ＭＯＳＦＥＴの側壁２３が形成される。
【００２５】
続いて、図７に示すように、装置全面に保護膜２４（例えばＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜）を厚さ５ｎｍ程度で堆積し、続いて、ＴＥＯＳ膜２４上に、保護膜２５（例えばシリコン窒化膜）を厚さ３０ｎｍ程度で堆積する。続いて、リソグラフィ法を用いて、シリコン窒化膜２５上に、フォトダイオード１６の上方を露出するレジスト層２６を形成する。続いて、レジスト層２６をマスクとして例えばＲＩＥ法を用いて、シリコン窒化膜２５をエッチングする。その後、レジスト層２６を剥離する。
【００２６】
続いて、図８に示すように、シリコン窒化膜２５をマスクとして例えば希フッ酸を用いてＴＥＯＳ膜２４をウェットエッチングし、フォトダイオード１６上方のシリコン基板１１の上面を露出させる。
【００２７】
本実施形態では、シリコン基板１１上にＴＥＯＳ膜２４を形成している。そして、シリコン基板１１の上面を露出させる工程では、希フッ酸を用いたウェットエッチングを行っている。このため、フォトダイオード１６上方のシリコン基板１１の上面を露出させる際にシリコン基板１１の上面がＲＩＥ工程に晒されないので、シリコン基板１１に界面準位や結晶欠陥が形成されるのを抑制することができる。なお、保護膜２４及び２５に替えてレジスト層を形成してもよい。この場合は、リソグラフィ法を用いてレジスト層を保護膜２４及び２５と同じ形状に加工する。
【００２８】
続いて、図９に示すように、シリコン上にのみピタキシャル層が成長する選択性エピタキシャル成長法を装置全面に施し、フォトダイオード１６上方のシリコン基板１１上に厚さ１２００Å程度のシリコン層２７をエピタキシャル成長させる。この際、シリコン基板１１の結晶欠陥が少ないため、結晶性の良好なエピタキシャル層を形成できる。その後、例えば高温のリン酸（Ｈ２ＰＯ３）を用いてシリコン窒化膜２５のみウェットエッチングした後、例えば希フッ酸を用いてＴＥＯＳ膜２４をウェットエッチングする。
【００２９】
続いて、図１０に示すように、リソグラフィ法を用いて、シリコン層（エピタキシャル層）２７のみを露出するレジスト層２８を形成する。続いて、レジスト層２８をマスクとしてエピタキシャル層２７にＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープする。そして、レジスト層２８を剥離した後、Ｐ型不純物を活性化するためのアニールを行う。これにより、フォトダイオード１６上に、Ｐ型半導体層からなるシールド層２７が形成される。
【００３０】
なお、図１０では、フォトダイオード１６上のシールド層２７全体がＰ型半導体層で構成されているが、この構成に限定されるものではない。図１１に示すように、イオン注入の条件によっては、エピタキシャル層２７の上部にのみＰ型不純物がドープされることで、シールド層２７の上部がＰ型半導体層２７Ａで構成され、シールド層２７の下部がシリコン層２７Ｂで構成されていてもよい。この場合は、フォトダイオード１６とシリコン層２７Ｂとの間には、チャネル領域１７として形成されたＰ型半導体層が設けられる。
【００３１】
続いて、図１２に示すように、リソグラフィ法を用いてシールド層２７を覆うレジスト層（図示せず）を形成した後、レジスト層をマスクとしてシリコン基板１１に、高濃度のＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープする。その後、レジスト層を剥離した後、Ｎ型不純物を活性化するためのアニールを行う。これにより、ＭＯＳＦＥＴのソース領域及びドレイン領域として、ＬＤＤ領域２２より不純物濃度の高いＮ＋型拡散領域２９が形成される。Ｎ＋型拡散領域２９には、転送トランジスタ２０のソース領域、増幅トランジスタ２１のソース領域及びドレイン領域が含まれる。
【００３２】
転送トランジスタ２０のソース領域２９は、浮遊拡散層として機能する。フォトダイオード１６に蓄積された信号電荷は、転送トランジスタ２０によって浮遊拡散層に転送される。その後、浮遊拡散層の電圧が増幅トランジスタ２１よって信号レベルとして出力される。
【００３３】
続いて、リソグラフィ法を用いて所望の形状を有するレジスト層（図示せず）を形成した後、レジスト層をマスクとしてシールド層２７に、高濃度のＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープする。これにより、シールド層２７の表面領域に、シールド層２７とオーミックかつ良好なコンタクトをとるためのＰ＋型拡散領域３０が形成される。Ｐ＋型拡散領域３０は、例えば、隣接する画素のフォトダイオード間の境界部に形成される。続いて、レジスト層を剥離した後、不純物を活性化するためのアニールを行う。これにより、固体撮像装置の下地が完成する。
【００３４】
続いて、図１３に示すように、装置全面に第１の層間絶縁層３１（例えばＴＥＯＳ膜）を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁層３１を平坦化する。続いて、例えばリソグラフィ法及びＲＩＥ法を用いて、Ｐ＋型拡散領域３０及びＭＯＳＦＥＴの電極（ゲート、ソース、ドレイン）を露出するコンタクト孔を形成する。続いて、コンタクト孔内に、例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の２層からなるバリア膜３２を例えばスパッタ法を用いて形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてコンタクト孔内を導電体３３（例えばタングステン（Ｗ））で埋め込み、上層の余分なＷ及びＴｉ／ＴｉＮをＣＭＰ法を用いて除去する。これにより、Ｐ＋型拡散領域３０及びＭＯＳＦＥＴの電極に電気的に接続されたコンタクトプラグ３３が形成される。
【００３５】
続いて、図１に示すように、装置全面に第２の層間絶縁層３４（例えばＴＥＯＳ膜）を堆積し、ＣＭＰ法を用いて層間絶縁層３４を平坦化する。続いて、例えばダマシン法を用いてコンタクトプラグ３３に電気的に接続された配線層３５（例えば銅（Ｃｕ）配線）を形成する。続いて、銅（Ｃｕ）の拡散を抑える保護膜３６（例えばシリコン窒化膜）を装置全面に堆積する。このようにして、第１の実施形態に係る固体撮像装置（具体的には、固体撮像装置の画素アレイ）が完成する。
【００３６】
（効果）
以上詳述したように第１の実施形態では、固体撮像装置（ＣＭＯＳセンサー）は、シリコン基板１１内に設けられ、Ｎ型半導体層を有するフォトダイオード１６と、フォトダイオード１６上に設けられ、上部又は全体がＰ型半導体層からなるシールド層２７と、シリコン基板１１に設けられ、フォトダイオード１６に蓄積された電荷を浮遊拡散層に転送する転送トランジスタ２０とを具備している。そして、シールド層２７の上面Ｙは、シリコン基板１１の上面Ｘより高くなっている。
【００３７】
従って第１の実施形態によれば、埋め込み型のフォトダイオード１６をシリコン基板１１の上面近くに形成することが可能となる。これにより、転送トランジスタ２０のゲート電極１９と、転送トランジスタ２０の片側の拡散層としての役目も果たしているフォトダイオード１６との垂直方向の距離を縮めることができる。この結果、転送トランジスタ２０のしきい値電圧を低下させることができ、またオン電流を増大させることができる。さらに、フォトダイオード１６に蓄積された電荷をより正確に読み出すことが可能となる。
【００３８】
また、フォトダイオード１６内に界面準位や結晶欠陥が形成されるのを抑制することができる。これにより、フォトダイオード１６のノイズを低減することが可能となる。この結果、ＣＭＯＳセンサーの画質を向上させることができる。
【００３９】
また、シールド層２７を形成する工程において、不純物が拡散する分の距離をエピタキシャル層の膜厚を厚くすることで確保できる。このため、シールド層２７及びフォトダイオード１６の不純物濃度を高くすることができ、不純物濃度に対するデバイス設計の自由度が増す。これにより、シールド層２７の不純物濃度を高くすればシールド性が増して界面準位起因のノイズや白傷を低減させることができ、フォトダイオード１６の不純物濃度を高くすればフォトダイオード１６に蓄積できる電荷量を増やすことができる。結果として、光が照射された際の電気信号量を増やすことができ、高性能なＣＭＯＳセンサーを提供することが可能になる。
【００４０】
なお、本実施形態では、シリコン基板がＰ型、フォトダイオード１６のキャリア蓄積層がＮ型の場合について説明しているが、半導体の導電型が反転した画素の構造でも同様な効果を得ることができる。
【００４１】
また、本実施形態では、半導体基板とシールド層を形成するエピタキシャル層とをシリコン（Ｓｉ）で形成しているが、これがガリウム（Ｇｅ）やＧａＡｓなど他の半導体材料でも同様な効果を得ることができる。さらには、半導体基板とエピタキシャル層とが異なる半導体材料、例えばシリコン基板上にＳｉＧｅ層を形成するようなヘテロ接合の形成条件であっても、基板と堆積膜との格子定数が破綻を来さない組み合わせでありかつシールド層が界面準位が形成される基板界面部を包み込む形で形成されていれば問題なく上記と同等な効果が得られる。
【００４２】
［第２の実施形態］
第２の実施形態は、シールド層を構成する半導体層としてＭＯＳＦＥＴのゲート電極を構成する半導体層と同じ半導体材料を用いている。そして、ゲート電極用の半導体層を形成する工程と同時にシールド層用の半導体層を形成するようにしている。
【００４３】
図１４は、第２の実施形態に係る固体撮像装置の断面図である。第１の実施形態と同様に、シリコン基板１１内には、埋め込み型のフォトダイオード１６が設けられている。すなわち、フォトダイオード１６の上面は、シリコン基板１１の上面Ｘより低くなっている。フォトダイオード１６上には、シールド層２７が設けられている。シールド層２７の上面Ｙは、シリコン基板１１の上面Ｘより高くなっている。また、シールド層２７を構成する半導体層としては、ＭＯＳＦＥＴ（転送トランジスタ２０及び増幅トランジスタ２１を含む）のゲート電極１９を構成する半導体層と同じ半導体材料が用いられる。
【００４４】
次に、図面を参照しながら第２の実施形態に係る固体撮像装置の製造方法について説明する。第１の実施形態の図４までの製造工程は、第２の実施形態も同じ工程を経る。
【００４５】
続いて、図１５に示すように、保護膜１３をエッチングした後、ゲート絶縁膜１８を形成する。続いて、リソグラフィ法を用いてシールド層２７が形成される領域以外を覆うレジスト層（図示せず）を形成した後、レジスト層をマスクとして例えば希フッ酸を用いてゲート絶縁膜１８をウェットエッチングする。これにより、シールド層２７が形成される領域のシリコン基板１１の上面が露出される。その後、レジストを剥離する。
【００４６】
続いて、図１６に示すように、例えばＣＶＤ法を用いて、装置全面に、ＭＯＳＦＥＴのゲート電極材料としての多結晶シリコン層１９を１５００Å程度堆積する。続いて、図１７に示すように、リソグラフィ法を用いてシールド層２７が形成される領域を覆うレジスト層４０を形成する。続いて、レジスト層４０をマスクとして多結晶シリコン層１９にＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープして多結晶シリコン層１９を部分的にＮ型導電層にする。その後、レジスト層４０を剥離する。
【００４７】
続いて、図１８に示すように、リソグラフィ法を用いて、各画素を構成するＭＯＳＦＥＴのゲート電極が形成される領域、及びシールド層２７が形成される領域を覆うレジスト層（図示せず）を多結晶シリコン層１９上に形成し、レジスト層をマスクとして例えばＲＩＥ法を用いて多結晶シリコン層１９をパターニングする。これにより、各画素を構成するＭＯＳＦＥＴ（転送トランジスタ２０及び増幅トランジスタ２１などを含む）のゲート電極１９が形成されると共に、シールド層となる多結晶シリコン層２７が形成される。
【００４８】
続いて、図１９に示すように、リソグラフィ法を用いて、ＭＯＳＦＥＴのＬＤＤ領域を形成する領域以外を覆うレジスト層（図示せず）を形成した後、チャネル領域１７にＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープする。そして、レジスト層を剥離した後、Ｎ型不純物を活性化するためのアニールを行う。これにより、転送トランジスタ２０のソース用のＬＤＤ領域２２、及び増幅トランジスタ２１のソース及びドレイン用のＬＤＤ領域２２が形成される。
【００４９】
続いて、装置全面に絶縁膜（例えばＴＥＯＳ膜）を堆積し、例えばＲＩＥ法を用いてＴＥＯＳ膜をエッチバックする。これにより、ＭＯＳＦＥＴの側壁２３が形成される。また、転送トランジスタ２０のゲート電極１９と多結晶シリコン層２７との間は、側壁２３で埋め込まれる。
【００５０】
続いて、図２０に示すように、リソグラフィ法を用いて多結晶シリコン層２７のみを露出するレジスト層４１を形成する。続いて、レジスト層４１をマスクとして多結晶シリコン層２７にＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープする。そして、レジスト層４１を剥離した後、Ｐ型不純物を活性化するためのアニールを行う。これにより、フォトダイオード１６上に、Ｐ型半導体層からなるシールド層２７が形成される。
【００５１】
なお、図２０では、フォトダイオード１６上のシールド層２７全体がＰ型半導体層で構成されているが、この構成に限定されるものではない。図２１に示すように、イオン注入の条件によっては、多結晶シリコン層２７の上部にのみＰ型不純物がドープされることで、シールド層２７の上部がＰ型半導体層２７Ａで構成され、シールド層２７の下部が多結晶シリコン層２７Ｂで構成されていてもよい。この場合は、フォトダイオード１６と多結晶シリコン層２７Ｂとの間には、チャネル領域１７として形成されたＰ型半導体層が設けられる。
【００５２】
続いて、図２２に示すように、リソグラフィ法を用いてシールド層２７を覆うレジスト層（図示せず）を形成した後、レジスト層をマスクとしてシリコン基板１１に、高濃度のＮ型不純物（例えばリン（Ｐ））をイオン注入法によりドープする。その後、レジスト層を剥離する。これにより、ＭＯＳＦＥＴのソース領域及びドレイン領域として、ＬＤＤ領域２２より不純物濃度の高いＮ＋型拡散領域２９が形成される。Ｎ＋型拡散領域２９には、転送トランジスタ２０のソース領域、増幅トランジスタ２１のソース領域及びドレイン領域が含まれる。
【００５３】
続いて、リソグラフィ法を用いて所望の形状を有するレジスト層（図示せず）を形成した後、レジスト層をマスクとしてシールド層２７に、高濃度のＰ型不純物（例えばボロン（Ｂ））をイオン注入法によりドープする。これにより、シールド層２７の表面領域に、シールド層２７とオーミックかつ良好なコンタクトをとるためのＰ＋型拡散領域３０が形成される。Ｐ＋型拡散領域３０は、例えば、隣接する画素のフォトダイオード間の境界部に形成される。続いて、レジスト層を剥離した後、不純物を活性化するためのアニールを行う。これにより、固体撮像装置の下地が完成する。
【００５４】
続いて、図１４に示すように、第１の層間絶縁層３１、バリア膜３２、コンタクトプラグ３３、第２の層間絶縁層３４、配線層３５、及び保護膜３６を形成する。これらの製造工程は、第１の実施形態と同じである。このようにして、第２の実施形態に係る固体撮像装置（具体的には、固体撮像装置の画素アレイ）が完成する。
【００５５】
（効果）
以上詳述したように第２の実施形態によれば、シールド層２７の上面を、シリコン基板１１の上面より高くしているため、埋め込み型のフォトダイオード１６をシリコン基板１１の上面近くに形成することが可能となる。これにより、転送トランジスタ２０のゲート電極１９とフォトダイオード１６との垂直方向の距離を縮めることができる。この結果、転送トランジスタ２０のしきい値電圧を低下させることができ、またオン電流を増大させることができる。その他の効果も第１の実施形態と同じである。
【００５６】
また、ＭＯＳＦＥＴのゲート電極を形成する工程を利用してシールド層２７を形成することができる。これにより、シールド層２７を形成するための製造工程数が抑制でき、また製造コストが高くなるのを抑制できる。なお、シールド層２７用のシリコン層は、ゲート電極とは別の工程で形成するようにしてもよい。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１１…半導体基板、１２…素子分離絶縁層、１３…保護膜、１４…分離層、１５，２６，２８，４０，４１…レジスト層、１６…フォトダイオード、１７…チャネル領域、１８…ゲート絶縁膜、１９…ゲート電極、２０…転送トランジスタ、２１…増幅トランジスタ、２２…ＬＤＤ領域、２３…側壁、２４…保護膜、２５…保護膜、２７…シールド層、２９…ソース／ドレイン領域、３０…Ｐ＋型拡散領域、３１，３４…層間絶縁層、３２…バリア膜、３３…コンタクトプラグ、３５…配線層、３６…保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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