(57)【要約】【課題】半導体チップの端子とリード配線の端子との接続に影響が少なく、配線を識別可能な半導体装置を提供する。【解決手段】本発明の一形態に係る半導体装置は、基部（基材フィルム１１）と、基部に形成される配線１２と、配線１２の端子（インナーリード１２ｄ）と電気的に接続される端子（バンプ２０ａ）を有する半導体チップ２０と、を備え、配線１２の端子（インナーリード１２ｄ）から半導体チップ２０の内側方向へ延在する領域に、配線１２を識別するための識別部４０を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基部と、
前記基部に形成される配線と、
前記配線の端子と電気的に接続される端子を有する半導体チップと、
を備え、
前記配線の端子から前記半導体チップの内側方向へ延在する領域に、前記配線を識別するための識別部を有する半導体装置。
【請求項２】
前記識別部は前記配線と同一材料で前記基部に形成される請求項１に記載の半導体装置。
【請求項３】
前記識別部は、前記配線の端部から連続して前記半導体チップの内側方向へ延在する請求項１又は２に記載の半導体装置。
【請求項４】
前記識別部は、隣接する前記識別部と形状が異なる請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
予め設定された前記配線毎に前記識別部が形成される請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
予め設定された前記配線の本数毎に前記識別部が形成される請求項５に記載の半導体装置。
【請求項７】
前記半導体チップの端子の機能に応じて前記識別部が形成される請求項５に記載の半導体装置。
【請求項８】
基部に配線を形成すると共に、前記配線の端子を半導体チップの端子に電気的に接続した際に、前記基部における前記配線の端子から前記半導体チップの内側方向へ延在する領域に、前記配線を識別するための識別部を形成し、
前記配線の端子と前記半導体チップの端子とを電気的に接続する半導体装置の製造方法。
【請求項９】
前記識別部は、前記配線の端子から連続して前記半導体チップの内側方向へ延在するように形成する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記識別部は、隣接する前記識別部と形状が異なるように形成する請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
予め設定された前記配線毎に前記識別部を形成する請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
予め設定された前記配線の本数毎に前記識別部を形成する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体チップの端子の機能に応じて前記識別部を形成する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、リード配線の端子の形状を他のリード配線の端子の形状と異なるものとすることで、リード配線を識別し易くする技術が開示されている。
また、特許文献２には、リード配線の端子に切り欠き部を形成することで、熱歪みを吸収する技術が開示されている。
【０００３】
ちなみに、特許文献３には、半導体チップにおける特定の端子の形状を他の端子の形状と異なるものとし、当該特定の端子をインデックスマークの代わりに使用する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２９９５６６号公報
【特許文献２】特公平７−１２０７４３号公報
【特許文献３】特開２００３−１７６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、２の技術は、半導体チップの端子に接続するリード配線の端子を変化させているので、半導体チップの端子とリード配線の端子とを電気的に接続した際の強度への影響が懸念される。
【課題を解決するための手段】
【０００６】
本発明の一形態に係る半導体装置は、基部と、前記基部に形成される配線と、前記配線の端子と電気的に接続される端子を有する半導体チップと、を備え、前記配線の端子から前記半導体チップの内側方向へ延在する領域に、前記配線を識別するための識別部を有する。つまり、当該配線における半導体チップの端子との接続部分の形状をそのままにして、当該接続部分の延在領域に識別部を形成することで、配線、ひいては当該配線が接続されている半導体チップの端子を識別することができる。
【０００７】
本発明の一形態に係る半導体装置の製造方法は、基部に配線を形成すると共に、前記配線の端子を半導体チップの端子に電気的に接続した際に、前記基部における前記配線の端子から前記半導体チップの内側方向へ延在する領域に、前記配線を識別するための識別部を形成し、前記配線の端子と前記半導体チップの端子とを電気的に接続する。つまり、当該配線における半導体チップの端子との接続部分の形状をそのままにして、当該接続部分の延在領域に識別部を形成することで、配線、ひいては当該配線が接続されている半導体チップの端子を識別することができる。
【発明の効果】
【０００８】
本発明によれば、半導体チップの端子と配線の端子との接続に影響が少なく、配線を識別可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置を概略的に示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】図１の領域Ｂを示す拡大図である。
【図４】本発明の実施形態２に係る半導体装置における、図１の領域Ｂに相当する部分を示す拡大図である。
【図５】本発明の実施形態３に係る半導体装置における、図１の領域Ｂに相当する部分を示す拡大図である。
【図６】本発明の実施形態４に係る半導体装置における、識別部と、当該識別部が延在領域に形成されたインナーリードが電気的に接続される半導体チップのバンプと、の関係を示す図である。
【図７】本発明の実施形態５に係る半導体装置における、図１の領域Ｂに相当する部分を示す拡大図である。
【発明を実施するための形態】
【００１０】
本発明に係る半導体装置及びその製造方法の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。なお、以下の説明での左右方向は、図面を正面視した際における半導体装置の方向を示し、使用形態に応じて変化するものである。
【００１１】
ここで、例えばＬＣＤ（Liquid Crystal Display）ドライバのような、ＣＯＦ(Chip On Film)を含む所謂ＴＡＢ(Tape Automated Bonding)パッケージに半導体チップを搭載する半導体装置は、ＬＣＤドライバメーカー側で行うＬＳＩ（Large Scale Integration）テスト時のテストパッドを含む形でリールに巻かれてユーザーに提供される。そして、ユーザー（ＬＣＤ表示装置メーカー）側の製造工程でプレス打ち抜き等を行ってＬＣＤドライバが個片に分離された後、当該ＬＣＤドライバがＬＣＤ表示装置に実装される。そのため、実装されたＬＣＤドライバには、ＬＣＤメーカーでのＬＳＩテスト用のテストパッドがなくなっている。
【００１２】
ＬＣＤ表示装置メーカーの製品テスト工程で、ＬＣＤドライバに起因すると考えられる不具合があった場合、該当するＬＣＤドライバを製品から剥がして、ＬＣＤドライバメーカー側に送られてくることが多い。そのため、ＬＣＤドライバメーカーでは、ＬＳＩテスト用のテストパッドのない状態でＬＣＤドライバの不良解析を行う必要がある。
【００１３】
また、ＬＣＤドライバの半導体チップでは、一辺に配置される外部端子であるバンプの数が非常に多く、規則的に且つ略等しいピッチで配列している。そのため、特定のバンプを判別することが大変困難である。さらに最近ではＬＣＤ−ＴＶ、パネルの高解像度化・高色調化に伴い、ＬＣＤドライバの半導体チップには更なる多出力、多階調及び多機能が要求されている。そのため、半導体チップの表面に配置されるバンプの数も増加する傾向にある。ＬＣＤドライバでは、少ないものでも出力側のバンプ数は数百個に及び、多いものでは千個を超えるものもある。
【００１４】
一方で積層体を半導体チップに実装後のＣＯＦにおける解析や顧客から返却された不具合品の調査などにおいては、異常発生箇所の絞込み・特定が必須である。例えば１出力のみで異常が発生するというケースも多々あることから、バンプの判別を正確、迅速かつ容易に実施することが求められている。
そこで、半導体装置を以下の実施形態に示すような構成とした。
【００１５】
＜実施形態１＞
図１から図３を用いて実施形態１の半導体装置の構成を説明する。図１は、半導体装置の平面図である。図２は、図１のＡ−Ａ断面図である。図３は、図１の領域Ｂの拡大図である。
【００１６】
本実施形態の半導体装置は、ＴＡＢパッケージ（ＴＡＢテープ）に半導体チップを搭載した構成とされている。詳細には、半導体装置は、図１及び図２に示すように、積層体（ＴＡＢテープ）１０、半導体チップ２０等を備える。積層体１０は、基板フィルム１１、リード配線１２、絶縁膜１３の３層で形成される。基板フィルム１１は、例えばポリイミド等のプラスティックを主材料としたフィルム部材である。
【００１７】
リード配線１２は、基板フィルム１１の主面に所定のパターンで形成される。例えばリード配線１２は、基板フィルム１１の主面に貼り付けた金属銅(Cu)箔の表面に錫(Sn)メッキを施して、エッチング等で成型加工することで形成する。
【００１８】
絶縁膜１３は、一般的にソルダーレジストとも呼ばれる。絶縁膜１３は、形成後のリード配線１２の上から塗布して当該リード配線１２を保護する。例えば絶縁膜１３は、図１及び図２に示すように、基板フィルム１１の左右の端部と半導体チップ２０の周辺を除く全域に塗布されている。
【００１９】
このとき、リード配線１２は大きく４つの部分で構成されることになる。１つは絶縁膜１３に覆われている部分１２ａである。他の１つは、図１及び図２に示すように基板フィルム１１の左端の絶縁膜１３のない部分に配置される入力リード端子１２ｂである。入力リード端子１２ｂは、例えば半導体チップ２０に信号を出力する配線基板（不図示）の端子に電気的に接続される。配線基板からは半導体装置への入力信号の供給を受けることがほとんどであるが、その他に電源の供給を受けたり、一部であるが半導体装置からの出力信号を当該配線基板が受けたりすることがある。
【００２０】
さらに他の１つは、図１及び図２に示すように基板フィルム１１の右端の絶縁膜１３のない部分に配置される出力リード端子１２ｃである。出力リード端子１２ｃは、例えば外部の表示装置（不図示）の端子に電気的に接続される。入力リード端子１２ｂと出力リード端子１２ｃとは、合わせてアウターリードとも呼ばれる。
【００２１】
最後の１つは、半導体チップ２０の周囲の絶縁膜１３のない部分に配置されるインナーリード１２ｄである。
【００２２】
なお、作図の都合で図１では端子数を少なく示しているが、実際の半導体装置では、入力リード端子１２ｂの数は百本前後であり、出力リード端子１２ｃの数は数百本から千本を超えるものまである。
【００２３】
半導体チップ２０は、例えばシリコン基板上に能動素子（不図示）や受動素子（不図示）を集積したＬＳＩである。半導体チップ２０の主面には、当該半導体チップ２０を外部の装置と電気的に接続するための外部端子であるバンプ２０ａが並んでいる。例えば金(Au)をメッキ工程等により所定の位置に形成してバンプ２０ａとする。
【００２４】
バンプ２０ａは、積層体１０に形成されたインナーリード１２ｄの一部分と金錫共晶等の手段で電気的に接続（インナーリードボンディング）される。インナーリードボンディング後に、積層体１０と半導体チップ２０との間に封止樹脂３０を流し込むことで樹脂封止を行い、積層体１０と半導体チップ２０とを固着するとともに、絶縁膜１３が塗布されていないインナーリード１２ｄを保護する。ここで、実際には、半導体チップ２０のバンプ２０ａの数も、インナーリード１２ｄの本数に対応する数だけある。
【００２５】
なお、図１の平面図は、図２のＡ−Ａ断面図で分かるように、積層体１０の基板フィルム１１を透してリード配線１２や半導体チップ２０を見た図である。積層体１０の基板フィルム１１は薄く、半透明のため、透かして見ることができる。また半導体チップ２０は、さらに封止樹脂３０を透かして見ている。封止樹脂３０は本来、半導体チップ２０の主面の能動素子に光が当たって、ＰＮ接合に光電流が流れることで当該半導体チップ２０が誤動作するのを防ぐために着色されているのが一般的であるが、その厚さが非常に薄いため、半導体チップ表面の状態を見ることができる。
【００２６】
ここで、本実施形態の半導体装置は、リード配線１２を識別できる構成とされている。図３は図１の領域Ｂの拡大図である。出力＜Ｓｎ＞は半導体チップ２０のＳｎ番目の端子である。
【００２７】
図３に示すように、本実施形態の半導体装置は、リード配線１２のインナーリード１２ｄから半導体チップ２０の内側方向へ延在する領域に、リード配線１２を識別するための識別部４０を有する。詳細には、本実施形態では、全てのリード配線１２が、基板フィルム１１の主面において、インナーリード１２ｄから連続して半導体チップ２０の内側方向へ延在する延在部１２ｅを有する。そして、当該延在部１２ｅは、一定の単位（例えば５個）毎に、他の延在部１２ｅと異なる形状とされている。このように他の延在部１２ｅに対して異なる形状とされた延在部１２ｅを識別部４０とする。例えば、一定の単位毎に延在部１２ｅを三角形に形成し、他の延在部１２ｅを四角形に形成することで、三角形状の延在部１２ｅを有するリード配線１２を他のリード配線１２と識別する。但し、識別部４０の形状は、リード配線１２を識別可能であれば、特に限定されない。ここで、以下の説明おいて、識別部４０をインナーリード１２ｄの延在領域に有するリード配線１２を識別用リード配線と定義する。
【００２８】
このような構成の半導体装置は、以下の手順で製造する。例えば積層体１０の製造時のリード配線成型用マスクを識別用リード配線の部分だけ形状が違うように設計して当該積層体１０を製造する。つまり、リード配線１２とその延在部１２ｅは、同一の材料で、同一の基部である基板フィルム１１の主面に形成される。この積層体１０のリード配線１２のインナーリード１２ｄと半導体チップ２０のバンプ２０ａとを電気的に接続し、最後に封止樹脂３０で封止する。
【００２９】
ここで、半導体装置の一種であるＬＣＤドライバに使用される積層体の端子には、上述したように、外部の装置と接続するアウターリードと、半導体チップに接続するインナーリードとの２種類がある。そして、特許文献２のリードフレームのインナーリードも、特許文献３のＢＧＡ（Ball Grid Array）パッケージの外部端子に相当するアウターリードも、特に出力端子では、ほとんどが最小ピッチで形成されている。これは、出力端子として数百個から千個を超えるような端子を積層体に形成する場合、できる限り小さいピッチで当該出力端子を配置することで、より幅の狭い積層体や、より面積の小さな半導体チップにすることで、半導体装置のコストを抑えることが要求されるからである。
【００３０】
このとき、最小ピッチは接続の信頼性を確保するための最小面積と最小間隔とで決められる。ＬＣＤドライバのアウターリードの場合、その接続先である表示パネルの端子と当該アウターリードとの電気的接続の信頼性を確保するのに必要な最小面積と接続部分の長さとでリード幅が決定され、接続時の目合わせずれの許容範囲で隣接するアウターリードとショートしないための最小間隔で、リード間隔が決定される。
【００３１】
ＬＣＤドライバのインナーリードの場合も、その接続先であるＬＣＤドライバの半導体チップのバンプとの電気的接続の信頼性を確保するのに必要な最小面積と接続部分の長さとでリード幅が決定され、接続時の目合わせずれの許容範囲で隣接するインナーリードとショートしないための最小間隔で、リード間隔が決定される。
【００３２】
つまり、特許文献１や２の技術のようにリード配線の端子の形状を変更することは、信頼性の低下やコストアップにつながるため使用することができない。
【００３３】
それに対して、本実施形態の半導体装置は、上述したようにリード配線１２のインナーリード１２ｄから半導体チップ２０の内側方向へ延在する領域に、リード配線１２を識別するための識別部４０を有する構成とした。つまり、インナーリード１２ｄにおける半導体チップ２０のバンプ２０ａ（パッド）との接続部分の形状をそのままにして、その延在部の形状を工夫することで、リード配線１２、ひいては当該リード配線１２が接続されている半導体チップ２０のバンプ２０ａを識別することができる構成とした。そのため、半導体チップ２０のバンプ２０ａとリード配線１２のインナーリード１２ｄとの接続に影響が殆ど無い。
【００３４】
しかも、１辺に数百を超えるバンプ及びインナーリード１２ｄが並ぶ半導体装置において、半導体チップ２０の特定のバンプ２０ａを判別する際、例えば辺の片端から数え上げるが、当該辺に配置された全バンプを数え上げるのではなく識別用リード配線からのバンプ数を数えることで、正確、迅速かつ容易に特定のバンプを判別することができる。
【００３５】
また、識別部４０は、リード配線１２と同一工程で製造することができるので、リード配線１２を識別できる半導体装置を安価に製造することができる。
【００３６】
なお、上述のように例えばＬＣＤドライバメーカーでは、ＬＳＩテスト用のテストパッドのない状態でＬＣＤドライバの不良解析を行う必要がある。このとき、ＬＳＩテスタ用のテストパッドが無い状態の解析対象の半導体装置は、以下の手順で解析を行う。
【００３７】
先ず、積層体１０及び封止樹脂３０を透して半導体チップ表面の破壊痕等の存在を確認する。特に不良箇所として指摘された半導体チップ２０のバンプ２０ａの周辺を重点的に確認する。この時、予め付与されるバンプ２０ａの番号とバンプ名の対応表を元に目的のバンプ２０ａを見つける。その際、本実施形態の半導体装置では、識別用リード配線がすぐに発見できるため、そこから問題のバンプ２０ａを特定することが短時間にかつ容易にできる。これにより、不良原因であるＥＳＤ（静電気放電）破壊の存在を確認することができる。
【００３８】
問題の端子が見つからなかった場合は、必要最小限の入力リード端子１２ｂに信号発生器をマニュアルプローバ等で接続して、解析対象の半導体装置に信号を入力し、オシロスコープやシグナルアナライザ等の信号観測装置のプローブを目的の出力リード端子１２ｃに接続して出力信号波形を観測する。この時も、本実施形態の半導体装置では、識別用リード配線がすぐに発見できるため、そこから問題のバンプを特定することが短時間にかつ容易にできる。
【００３９】
これでも原因が特定できない場合は、半導体チップ２０を積層体１０から剥して、一般的な方法で半導体チップ２０の解析を行う。
【００４０】
＜実施形態２＞
実施形態１の半導体装置は、所定の延在部１２ｅの形状を三角形に形成することで、リード配線１２を他のリード配線１２と識別しているが、この限りでない。
すなわち、図４に示すように、所定の延在部１２ｅの長さを変えることで、リード配線１２を他のリード配線１２と識別する構成としても良い。
このような半導体装置は、識別用リード配線の延在部１２ｅの長さを変えるだけで、リード配線形成のエッチングの精度は通常のままで実現できる。
【００４１】
＜実施形態３＞
実施形態１、２の半導体装置は、識別部４０同士を等しい形状に形成しているが、この限りでない。
すなわち、図５に示すように、隣接する識別部４０の形状を異なる形状としても良い。本実施形態では、識別部４０毎に異なる形状としている。詳細には、所定のリード配線１２のインナーリード１２ｄから半導体チップ２０の内側方向へ延在する領域に、リード配線１２と不連続に識別部４０が形成されている。この識別部４０は、ドット状に形成されており、識別部４０毎に当該ドットの数を変化させている。但し、ドットの形状、配置等を変化させても良い。
【００４２】
＜実施形態４＞
実施形態１、２の半導体装置は、インナーリード１２ｄから連続する延在部１２ｅを識別部４０とし、実施形態３の半導体装置は、インナーリード１２ｄと不連続に識別部４０を形成したが、この限りでない。すなわち、図６に示すように、両構成の識別部４０を組み合わせても良い。ちなみに、図６は、識別部４０と、当該識別部４０が延在領域に形成されたインナーリード１２ｄが電気的に接続される半導体チップ２０のバンプ２０ａと、の関係を示している。
【００４３】
＜実施形態５＞
実施形態１〜３の半導体装置は、全てのインナーリード１２ｄから半導体チップ２０の内側方向へ延在する領域に、延在部１２ｅ又は識別部４０を形成しているが、この限りでない。すなわち、図７に示すように、識別されるリード配線１２のインナーリード１２ｄから半導体チップ２０の内側方向へ延在する領域のみに、識別部４０を形成しても良い。
【００４４】
＜実施形態６＞
実施形態１〜４の半導体装置は、識別部４０の形状を他の延在部１２ｅと相異させることで、リード配線１２を識別することができる構成としているが、この限りでない。すなわち、図示を省略するが、所定の延在部１２ｅの表面状態（例えば、色や粗さ等）を他の延在部１２ｅと相異させても良い。
【００４５】
＜実施形態７＞
実施形態１〜６の半導体装置は、識別されるリード配線１２を半導体チップ２０のバンプ２０ａの順番で設定したが、順番とは別に特定の機能を持つバンプ２０ａに電気的に接続されるリード配線を、識別されるリード配線としても良い。入力側のバンプ２０ａの識別を行う場合にはこの方法が好都合である。
【００４６】
本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施形態の半導体装置は、ＴＡＢパッケージに半導体チップを搭載した構成とされているが、ＣＯＧ（Chip on Glass）でも良く、要するに、所定のリード配線の端子から半導体チップの内側方向へ延在する領域に形成された識別部により、当該リード配線を識別できる構成であれば、半導体装置の構成は特に限定されない。
【符号の説明】
【００４７】
１０  積層体
１１  基板フィルム
１２  リード配線
１２ａ  絶縁膜で覆われている部分
１２ｂ  入力リード端子
１２ｃ  出力リード端子
１２ｄ  インナーリード
１２ｅ  延在部
１３  絶縁膜
２０  半導体チップ、２０ａ  バンプ
３０  封止樹脂
４０  識別部
【図１】
2013171973.tif 000003
【図２】
2013171973.tif 000004
【図３】
2013171973.tif 000005
【図４】
2013171973.tif 000006
【図５】
2013171973.tif 000007
【図６】
2013171973.tif 000008
【図７】
2013171973.tif 000009