(57)【要約】【課題】記録密度が高い分子メモリを提供する。【解決手段】実施形態に係る分子メモリは、第１電極と、相互に離隔した複数の第２電極と、前記第１電極と各前記第２電極との間に接続され、入力される信号に応じて電気的特性が変化する複数本の機能性分子鎖と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
相互に離隔し、第１の平面上にマトリクス状に配置された複数の第１電極と、
相互に離隔し、前記第１の平面に対向した第２の平面上にマトリクス状に配置された複数の第２電極と、
各前記第１電極と各前記第２電極との間に接続され、入力される信号に応じて電気的特性が変化する複数本の機能性分子鎖と、
を備え、
前記機能性分子鎖は、
入力される信号に応じて電気的特性が変化する機能分子と、
前記機能分子に結合され、電流を流す分子導線と、
前記機能分子に接続された芳香族分岐鎖と、
前記芳香族分岐鎖に接続された他の分子導線と、
前記機能性分子鎖の一端部に配置された第１のリンカーと、
前記機能性分子鎖の他端部に配置され、前記第１のリンカーとは異なる第２のリンカーと、
を有し、
前記他の分子導線は、前記芳香族分岐鎖の結合手のうち、前記機能分子が結合された結合手及びその隣の結合手以外の結合手に結合されており、
前記第１電極は、前記第１のリンカーと結合しやすく前記第２のリンカーと結合しにくい第１の材料を含み、
前記第２電極は、前記第２のリンカーと結合しやすく前記第１のリンカーと結合しにくい第２の材料を含み、
一の前記第１電極は複数の前記第２電極に前記機能性分子鎖を介して接続されており、
一の前記第２電極は複数の前記第１電極に前記機能性分子鎖を介して接続されている分子メモリ。
【請求項２】
第１電極と、
相互に離隔した複数の第２電極と、
前記第１電極と各前記第２電極との間に接続され、入力される信号に応じて電気的特性が変化する複数本の機能性分子鎖と、
を備えた分子メモリ。
【請求項３】
前記機能性分子鎖は、
入力される信号に応じて電気的特性が変化する機能分子と、
前記機能分子に結合され、電流を流す分子導線と、
を有した請求項２記載の分子メモリ。
【請求項４】
前記機能性分子鎖は、
前記機能分子に接続された芳香族分岐鎖と、
前記芳香族分岐鎖に接続された他の分子導線と、
をさらに有し、
前記他の分子導線は、前記芳香族分岐鎖の結合手のうち、前記機能分子が結合された結合手及びその隣の結合手以外の結合手に結合されている請求項３記載の分子メモリ。
【請求項５】
前記機能性分子鎖は、
前記機能性分子鎖の一端部に配置された第１のリンカーと、
前記機能性分子鎖の他端部に配置され、前記第１のリンカーとは異なる第２のリンカーと、
をさらに有し、
前記第１電極は、前記第１のリンカーと結合しやすく前記第２のリンカーと結合しにくい第１の材料を含み、
前記第２電極は、前記第２のリンカーと結合しやすく前記第１のリンカーと結合しにくい第２の材料を含む請求項３または４に記載の分子メモリ。
【請求項６】
前記機能性分子鎖の比誘電率は４．０以上である請求項２〜５のいずれか１つに記載の分子メモリ。
【請求項７】
前記第１電極から離隔し、相互に離隔した複数の他の第１電極をさらに備え、
前記機能性分子鎖は、少なくとも１つの前記第２電極と、少なくとも１つの前記他の第１電極との間にも接続されている請求項２〜６のいずれか１つに記載の分子メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、分子メモリに関する。
【背景技術】
【０００２】
ファイルメモリ市場を席巻しているＮＡＮＤフラッシュメモリにおいては、フローティングゲート型の構造が主流である。また、新たなメモリ構造として、クロスポイント型の構造等も開発されている。これらの構造においては、単位面積当たりの記憶容量、すなわち記録密度を増加させるために、最新のリソグラフィ工程と微細加工技術を駆使して、メモリセルの微細化が図られている。しかしながら近年、その微細化もコスト的及び技術的に困難となってきている。特に、微細化のためにはリソグラフィ技術及びエッチング技術の向上が必要であるが、リソグラフィ工程及びエッチング工程に要するコストは、加工寸法の縮小化に伴って著しく増加してしまう。
【０００３】
近年、これらの微細化の限界を打ち破る研究として、分子を記録素子に利用する、いわゆる「分子メモリ」の開発が盛んに行われている。分子メモリにおいては、電圧又は電流が印加されることにより電気的特性が変化する機能性分子鎖を上下２つの電極間に接続し、この機能性分子鎖の電気的特性を制御することにより情報を書き込み、電気的特性を検出することにより情報を読み出している。そして、一般に分子鎖は幅方向のサイズが小さいため、潜在的に、メモリの記録密度を大幅に増加できる可能性を持っている。
【０００４】
しかし、このような分子メモリにおいては、分子鎖のサイズが小さくても、電極を微細化できなければ、記録密度を増加させることはできない。そして、上述の如く、電極の微細化には、リソグラフィ技術及びエッチング技術の向上が必要である。このため、従来のＮＡＮＤフラッシュメモリ等と同様な理由により、記録密度の増加が困難になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１０／０００８１２４号明細書
【特許文献２】特開２００３−８９７２４号公報
【特許文献３】特開２００７−２０８２５８号公報
【非特許文献】
【０００６】
【非特許文献１】Ｍ．Ａ．Ｒｅｅｄ  ｅｔ．  ａｌ，”Ｍｏｌｅｃｕｌａｒ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｃｅｌｌ”，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７８，Ｎｏ．２３，ｐｐ３７３５−３７３７（２００１）
【非特許文献２】Ｑ．Ｌｉ  ｅｔ．  ａｌ，”Ｃａｐａｃｉｔａｎｃｅ  ａｎｄ  ｃｏｎｄｕｃｔａｎｃｅ  ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ｆｅｒｒｏｃｅｎｅ−ｃｏｎｔａｉｎｇ  ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ  ｍｏｎｏｌａｙｅｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｓｕｒｆａｃｅｓ  ｆｏｒ  ｍｅｍｏｒｙ  ａｐｐｌｉｃａｔｉｏｎｓ”，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８１，Ｎｏ．８，ｐｐ１４９４−１４９６（２００２）
【非特許文献３】Ｃ．Ｌｉ  ｅｔ．  ａｌ，”Ｆａｂｒｉｃａｔｉｏｎ  ａｐｐｒｏａｃｈ  ｆｏｒ  ｍｏｌｅｃｕｌａｒ  ｍｅｍｏｒｙ  ａｒｒａｙｓ”，  Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８２，Ｎｏ．４，ｐｐ６４５−６４７（２００３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、記録密度が高い分子メモリを提供することである。
【課題を解決するための手段】
【０００８】
実施形態に係る分子メモリは、第１電極と、相互に離隔した複数の第２電極と、前記第１電極と各前記第２電極との間に接続され、入力される信号に応じて電気的特性が変化する複数本の機能性分子鎖と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る分子メモリを例示する模式図である。
【図２】第１の実施形態に係る分子メモリを例示する模式的断面図である。
【図３】第１の実施形態に係る分子メモリを例示する斜視図である。
【図４】第１の実施形態における下部配線基板及び上部配線基板を例示する斜視図である。
【図５】第１の実施形態に係る分子メモリを例示する等価回路図である。
【図６】横軸に機能性分子鎖に印加される電圧をとり、縦軸に機能性分子鎖に流れる電流をとって、機能性分子鎖のＩ−Ｖ特性のシミュレーション結果を例示するグラフ図である。
【図７】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図８】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図９】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図１０】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図１１】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図１２】第１の実施形態に係る分子メモリの動作を例示する等価回路図である。
【図１３】第１の実施形態における機能性分子鎖の合成方法を例示する図である。
【図１４】（ａ）〜（ｄ）は、第１の実施形態に係る分子メモリの製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｃ）は、第１の実施形態に係る分子メモリの製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｃ）は、第１の実施形態に係る分子メモリの製造方法を例示する工程断面図である。
【図１７】横軸に最小加工寸法をとり、縦軸に記録密度をとって、第１の実施形態の効果を例示するグラフ図である。
【図１８】（ａ）及び（ｂ）は、機能性分子鎖の具体例を示す図である。
【図１９】（ａ）〜（ｆ）は、１次元方向にπ共役系が伸びた分子を構成し得る分子ユニットの具体例を示す図である。
【図２０】（ａ）〜（ｅ）は、電子吸引基が導入され得る分子ユニットの具体例を示す図である。
【図２１】分子導線の具体例を示す図である。
【図２２】第２の実施形態に係る分子メモリを例示する模式図である。
【図２３】第２の実施形態に係る分子メモリを例示する模式的断面図である。
【図２４】（ａ）〜（ｄ）は、芳香族分岐鎖の具体例を示す図である。
【図２５】第３の実施形態に係る分子メモリを例示する斜視図である。
【図２６】第４の実施形態に係る分子メモリを例示する斜視図である。
【図２７】第５の実施形態における機能性分子鎖を例示する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
本明細書中において、「抵抗変化型分子鎖」とは、電場の印加及び電荷の注入により抵抗が変化する機能を備える分子鎖を意味するものとする。また、「電荷蓄積型分子鎖」とは、注入された電荷を蓄積する機能を備える分子鎖を意味するものとする。更に、「機能性分子鎖」とは、入力される信号に応じて電気的特性が変化する分子鎖を意味し、「抵抗変化型分子鎖」及び「電荷蓄積型分子鎖」を含む概念である。すなわち、抵抗変化型分子鎖は、電気的特性として電気抵抗が変化し、電荷蓄積型分子鎖は、電気的特性として電荷が変化する。更にまた、「化学結合」とは、共有結合、イオン結合、金属結合のいずれかを指す概念とし、水素結合やフォンデルワールス力による結合を除外する概念とする。
【００１１】
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る分子メモリを例示する模式図であり、
図２は、本実施形態に係る分子メモリを例示する模式的断面図であり、
図３は、本実施形態に係る分子メモリを例示する斜視図である。
【００１２】
図１〜図３に示すように、本実施形態に係る分子メモリ１においては、複数の下部電極１１と、複数の上部電極１２とが設けられている。なお、図１においては、図示の便宜上、下部電極１１は１つのみ示している。下部電極１１及び上部電極１２は、金属又は不純物が導入された半導体等の導電性材料によって形成されている。但し、下部電極１１の組成と上部電極１２の組成とは、相互に異なっている。下部電極１１同士は相互に離隔しており、下部電極１１間の電気伝導度は、例えば、１×１０−１２Ｓ／ｃｍ以下である。また、上部電極１２同士も相互に離隔しており、上部電極１２間の電気伝導度も、例えば、１×１０−１２Ｓ／ｃｍ以下である。
【００１３】
また、図３に示すように、分子メモリ１には、下部配線基板２１及び上部配線基板２２が相互に平行に且つ離隔して設けられている。下部電極１１は、下部配線基板２１の上面２１ａにおいて、例えばマトリクス状に配列されており、上部電極１２は、上部配線基板２２の下面２２ａにおいて、例えばマトリクス状に配列されている。下部配線基板２１の上面２１ａと上部配線基板２２の下面２２ａとは、相互に平行であり、且つ対向している。
【００１４】
更に、分子メモリ１には、複数本の機能性分子鎖１３が設けられている。各機能性分子鎖１３は、下部電極１１と上部電極１２との間に接続されている。各下部電極１１には、複数本の機能性分子鎖１３が接続されており、これらの複数本の機能性分子鎖１３は、複数の上部電極１２に接続されている。一方、各上部電極１２にも、複数本の機能性分子鎖１３が接続されており、これらの複数本の機能性分子鎖１３は、複数の上部電極１１に接続されている。このように、分子メモリ１においては、複数の下部電極１１と複数の上部電極１２とが、それぞれ機能性分子鎖１３を介して多数対多数で接続されている。
【００１５】
ある特定の下部電極１１とある特定の上部電極１２との間に接続される機能性分子鎖１３の本数は、この下部電極１１と上部電極１２との位置関係による。一般的には、下部電極１１と上部電極１２とが近いほど、これらの間に接続される機能性分子鎖１３の本数が多い。すなわち、下部電極１１と上部電極１２とが十分に近い場合には、これらの間には複数本の機能性分子鎖１３が接続される。下部電極１１と上部電極１２とがやや離れている場合には、これらの間には１本の機能性分子鎖１３が接続される。下部電極１１と上部電極１２とが十分に遠い場合には、これらの間に機能性分子鎖１３は接続されない。そして、分子メモリ１においては、１本以上の機能性分子鎖１３を介して接続された１つの下部電極１１と１つの上部電極１２との組み合わせ毎に、メモリセルが形成される。
【００１６】
各機能性分子鎖１３においては、リンカー１３ａ、機能分子１３ｂ、分子導線１３ｃ及びリンカー１３ｄがこの順に一列に直鎖状に配列されている。なお、「リンカー」とは、化学結合により電極（導電層）に対して分子を固定する部位を意味する。リンカー１３ａは、下部電極１１と結合しやすく、上部電極１２とは結合しにくい原子又は分子である。リンカー１３ｄは、上部電極１２と結合しやすく、下部電極１１とは結合しにくい原子又は分子である。これにより、リンカー１３ａが下部電極１１に結合し、リンカー１３ｄが上部電極１２に結合している。
【００１７】
機能分子１３ｂは、入力される信号に応じて電気的特性が変化する分子であり、例えば有機分子である。本実施形態においては、機能性分子鎖１３は、例えば、印加される電圧若しくは電流に応じて電気抵抗が変化する抵抗変化型分子鎖、又は、注入される電荷を蓄積する電荷蓄積型分子鎖である。従って、機能分子１３ｂは、抵抗変化分子又は電荷蓄積分子である。分子導線１３ｃは、電流を流す能力がある直鎖状の分子であり、例えば有機分子である。分子導線１３ｃは、電気信号が入力されても顕著な電気的特性の変化は示さず、単に電流を流す導線として機能する。
【００１８】
図４は、本実施形態における下部配線基板及び上部配線基板を例示する斜視図である。
図４においては、図示の便宜上、導電部分のみを示し、絶縁部分は図示を省略している。
図４に示すように、下部配線基板２１においては、Ｘ方向に延びる複数本のゲート配線２６と、Ｙ方向に延びる複数本のビット配線２５と、Ｚ方向に延びる複数本の半導体ピラー２７とが設けられている。Ｘ方向、Ｙ方向、Ｚ方向は、相互に直交する方向である。Ｚ方向から見て、半導体ピラー２７は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１９】
各半導体ピラー２７の一端部はビット線２５に接続されており、他端部は導電性材料からなる下部電極１１となっている。また、各半導体ピラー２７の中間部は、ゲート配線２６を貫通している。半導体ピラー２７におけるゲート配線２６によって囲まれた部分は、半導体材料によって形成されている。また、ゲート配線２６と半導体ピラー２７との間には、ゲート絶縁膜（図示せず）が設けられている。Ｘ方向に沿って一列に配列された複数本の半導体ピラー２７は、同一のビット線２５に接続されており、Ｙ方向に沿って一列に配列された複数本の半導体ピラー２７は、同一のゲート配線２６を貫いている。上部配線基板２２の構成も、下部配線基板２１と同様である。
【００２０】
図５は、本実施形態に係る分子メモリを例示する等価回路図である。
図５に示す等価回路図においては、図４に示す下部配線基板２１のビット配線２５及びゲート配線２６を３本ずつ示し、ビット配線２５にそれぞれ符号「Ｌ＿ＢＬ１」〜「Ｌ＿ＢＬ３」を付し、ゲート配線２６にそれぞれ符号「Ｌ＿ＳＧ１」〜「Ｌ＿ＳＧ３」を付している。また、９個の下部電極１１には、それぞれ符号「Ｌ１１」〜「Ｌ３３」を付している。同様に、上部配線基板２２のビット配線２５及びゲート配線２６を３本ずつ示し、ビット配線２５にそれぞれ符号「Ｕ＿ＢＬ１」〜「Ｕ＿ＢＬ３」を付し、ゲート配線２６にそれぞれ符号「Ｕ＿ＳＧ１」〜「Ｕ＿ＳＧ３」を付している。また、９個の上部電極１２には、それぞれ、符号「Ｕ１１」〜「Ｕ３３」を付している。更に、図５において、機能分子１３ｂは可変抵抗及びダイオードとして示し、分子導線１３ｃは配線として示し、リンカー１３ａ及び１３ｄは図示を省略している。
【００２１】
図４及び図５に示すように、下部配線基板２１及び上部配線基板２２においては、ゲート配線２６と半導体ピラー２７との交差点毎に、セレクトトランジスタＳＴが形成される。この結果、ある１本のビット配線２５に所定の電位を印加し、ある１本のゲート配線２６にセレクトトランジスタＳＴが導通状態となるような電位を印加すると、１つの下部電極１１又は上部電極１２のみに所定の電位を印加することができる。
【００２２】
次に、本実施形態に係る分子メモリ１の動作について説明する。
図６は、横軸に機能性分子鎖に印加される電圧をとり、縦軸に機能性分子鎖に流れる電流をとって、機能性分子鎖のＩ−Ｖ特性のシミュレーション結果を例示するグラフ図であり、
図７〜図１２は、本実施形態に係る分子メモリの動作を例示する等価回路図である。
【００２３】
概略的に言えば、機能性分子鎖１３が抵抗変化型分子鎖である場合には、下部電極１１と上部電極１２との間に電圧を印加することにより、機能分子１３ｂ内の電子状態を変化させ、機能性分子鎖１３の電気抵抗を変化させて、情報を書き込む。また、この機能性分子鎖１３に流れる電流を検出することにより、書き込まれた情報を読み出す。機能性分子鎖１３が電荷蓄積型分子鎖である場合には、下部電極１１又は上部電極１２から機能性分子鎖１３に対して電荷を注入して保持させることにより情報を書き込む。また、機能性分子鎖１３が保持する電荷を検出することにより、書き込まれた情報を読み出す。
【００２４】
以下、機能性分子鎖１３が抵抗変化型分子鎖である場合を例に挙げて、分子メモリの動作を詳細に説明する。
図６に示すように、初期状態においては、機能性分子鎖１３（以下、単に「分子鎖」ともいう）は、抵抗が相対的に高い「ｒｅｓｅｔ状態」にあり、印加される電圧は０Ｖであるとする。このとき、分子鎖に流れる電流は０Ａである。この状態から、分子鎖に印加する電圧を正の方向に増加させていくと、図６に破線で示すように状態が推移し、例えば＋２．５Ｖ以上の電圧を印加したときに、分子鎖は抵抗が相対的に低い「ｓｅｔ状態」に移行する。次に、電圧を減少させていくと、図６に実線で示すように状態が推移し、例えば、−２．５Ｖ以下の電圧を印加したときに、分子鎖は「ｒｅｓｅｔ状態」に戻り、再び抵抗が高くなる。
【００２５】
分子鎖がこのような挙動を示す場合、＋１Ｖの電圧を印加したときに、分子鎖が「ｓｅｔ状態」であれば、例えば５．６９×１０−１２Ａの電流が流れ、「ｒｅｓｅｔ状態」であれば、例えば９．４５×１０−１３Ａの電流が流れる。なお、逆バイアス、例えば−１Ｖの電圧をかけた場合、分子鎖が「ｓｅｔ状態」であれば、例えば４．１７×１０−３０Ａの電流が流れ、「ｒｅｓｅｔ状態」であれば、例えば３．１７×１０−３３Ａの電流が流れる。
【００２６】
先ず、書込動作について説明する。
図７に示すように、例えば、下部配線基板２１において、ビット配線Ｌ＿ＢＬ１に＋１．５Ｖの電位を印加した状態で、ゲート配線Ｌ＿ＳＧ２に＋２Ｖの電位を印加することにより、ビット配線Ｌ＿ＢＬ１とゲート配線Ｌ＿ＳＧ２との交差部分に形成されたセレクトトランジスタＳＴが導通状態となり、下部電極Ｌ１２の電位を＋１．５Ｖとすることができる。同様に、上部配線基板２２において、ビット配線Ｕ＿ＢＬ１に−１．５Ｖの電位を印加した状態で、ゲート配線Ｕ＿ＳＧ３に−２Ｖの電位を印加することにより、ビット配線Ｕ＿ＢＬ１とゲート配線Ｕ＿ＳＧ３との交差部分に形成されたセレクトトランジスタＳＴが導通状態となり、上部電極Ｕ１３の電位を−１．５Ｖとすることができる。このとき、他のビット配線及び他のゲート配線には、０Ｖの電位を印加するか、又はフローティングとしておく。
【００２７】
この結果、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３の機能分子１３ｂに＋３．０Ｖの電圧が印加され、「ｓｅｔ状態」となる。このとき、他の機能性分子鎖１３には、−１．５Ｖ、０Ｖ又は＋１．５Ｖの電圧しか印加されないため、「ｒｅｓｅｔ状態」が継続する。このようにして、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３のみが「ｓｅｔ状態」となり、情報が書き込まれる。例えば、値「１」を書き込みたいときは、該当する機能性分子鎖１３を「ｓｅｔ状態」とし、値「０」を書き込みたいときは、該当する機能性分子鎖１３を「ｒｅｓｅｔ状態」のままとする。
【００２８】
図８に示すように、＋１．５Ｖの電位を印加した下部電極Ｌ１２と、−１．５Ｖの電位を印加した上部電極Ｕ１２との間に、複数本の機能性分子鎖１３が並列に接続されている場合もあり得る。この場合には、全て又はいくつかの分子鎖が「ｓｅｔ状態」となる。少なくとも１つの分子鎖が「ｓｅｔ状態」になれば、全ての分子鎖が「ｒｅｓｅｔ状態」である場合と比較して大きな電流が流れるため、この場合は情報が書き込まれたものとすることができる。
【００２９】
図９に示すように、＋１．５Ｖの電圧を印加した下部電極Ｌ１２と、−１．５Ｖの電位を印加した上部電極Ｕ１１との間に、機能性分子鎖１３が接続されていない場合も考えられる。この場合は、情報を記憶する機能性分子鎖１３が存在しないため、書込不良となる。このような場合には、書き込もうとした情報を他の下部電極と上部電極との間に書き込むこととし、以後、下部電極Ｌ１２と上部電極Ｕ１１との組み合わせは使用しないこととする。具体的には、例えば、従来ＮＡＮＤで行われていたＢＣＨ又はＬＤＰＣ等のＥＣＣ（Error Correction Code）手法を用いて書込不良を救済する。このような書込不良が多い場合には、その分、より多くの容量が必要となるが、後述するように、本実施形態においては、この損失を大きく上回る程度にメモリ容量を増加させることができるため、問題はない。
【００３０】
次に、読出動作について説明する。
図１０に示すように、例えば、下部配線基板２１において、ビット配線Ｌ＿ＢＬ１に＋０．５Ｖの電位を印加した状態で、ゲート配線Ｌ＿ＳＧ２に＋２Ｖの電位を印加することで、下部電極Ｌ１２の電位を＋０．５Ｖとする。一方、上部配線基板２２において、ビット配線Ｕ＿ＢＬ１に−０．５Ｖの電位を印加した状態で、ゲート配線Ｕ＿ＳＧ３に−２Ｖの電位を印加することで、上部電極Ｕ１３の電位を−０．５Ｖとする。これにより、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３に＋１．０Ｖの電圧が印加される。この結果、ビット配線Ｌ＿ＢＬ１からビット配線Ｕ＿ＢＬ１に向けて、機能性分子鎖１３を介して電流が流れる。
【００３１】
このとき、図６に示すように、図７に示すような書込動作により、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３が「ｓｅｔ状態」となっていれば、５．６９×１０−１２Ａの電流が流れ、「ｒｅｓｅｔ状態」であれば、９．４５×１０−１３Ａの電流が流れる。従って、この電流の大きさを検出することにより、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３に書き込まれた情報を判別することができる。例えば、読み出した電流が５×１０−１２Ａ以上であれば、書き込まれた値が「１」であると判定し、電流が５×１０−１２Ａ未満であれば、書き込まれた値が「０」であると判定する。このようにして、情報を読み出すことができる。
【００３２】
図１１に示すように、複数本の機能性分子鎖１３によって相互に接続された下部電極Ｌ１２及び上部電極Ｕ１２からなるメモリセルから、情報を読み出す場合について説明する。この場合は、複数本の分子鎖が並列に接続されているため、書込状態にバラツキが発生する。例えば、分子鎖が２本の場合に、下部電極Ｌ１２と上部電極Ｕ１２と間に流れる電流は、以下のようになる。
値「１」の状態・・・５．６９×１０−１２Ａ〜１２．３８×１０−１２Ａ
値「０」の状態・・・９．４５×１０−１３Ａ〜１８．９０×１０−１３Ａ
【００３３】
よって、図１０に示した場合と同様に、電流が５×１０−１２Ａ以上であれば、書き込まれた値が「１」であると判定し、電流が５×１０−１２Ａ未満であれば、書き込まれた値が「０」であると判定できる。この例では、１つの下部電極と１つの上部電極との間に接続された機能性分子鎖１３が５本以下であれば、値「１」と値「０」との判別が可能である。
【００３４】
なお、下部電極Ｌ１２と上部電極Ｕ１１との組み合わせのように、間に機能性分子鎖１３が接続されていない組み合わせからは、値を読み出すことができない。しかしながら、図９を参照して説明したように、この組み合わせには、そもそも値が書き込まれないため、問題はない。
【００３５】
次に、消去動作について説明する。
図１２に示すように、例えば、下部配線基板２１において、ビット配線Ｌ＿ＢＬ１に−１．５Ｖの電位を印加した状態で、ゲート配線Ｌ＿ＳＧ２に＋２Ｖの電位を印加することで、下部電極Ｌ１２の電位を−１．５Ｖとする。一方、上部配線基板２２において、ビット配線Ｕ＿ＢＬ１に＋１．５Ｖの電位を印加した状態で、ゲート配線Ｕ＿ＳＧ３に−２Ｖの電位を印加することで、上部電極Ｕ１３の電位を＋１．５Ｖとする。これにより、下部電極Ｌ１２と上部電極Ｕ１３との間に接続された機能性分子鎖１３に−３．０Ｖの電圧が印加される。この結果、機能性分子鎖１３に逆バイアスの電圧が印加されて、情報が消去される。
このようにして、分子メモリ１の各メモリセルに対して、情報の書き込み、読み出し、消去を行うことができる。
【００３６】
次に、本実施形態に係る分子メモリの製造方法について説明する。
図１３は、本実施形態における機能性分子鎖の合成方法を例示する図であり、
図１４（ａ）〜（ｄ）、図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）は、本実施形態に係る分子メモリの製造方法を例示する工程断面図である。
【００３７】
先ず、図１３に示すように、有機合成プロセスを行い、機能性分子鎖１３として、所望の高分子を合成する。例えば、機能分子１３ｂとして、４−［２−ｎｉｔｒｏ−５−ａｍｉｎｏ−４−（ｐｈｅｎｙｌｅｔｈｙｎｙｌ）ｐｈｅｎｙｌｅｔｈｙｎｙｌ］ｂｅｎｚｅｎｅｔｈｉｏｌを合成し、分子導線１３ｃとして、複数のピロールが重合したポリピロールを合成する。また、リンカー１３ａとしてチオール基を用い、リンカー１３ｄとしてシラノール基を用いる。機能分子１３ｂと分子導線１３ｃとを直鎖状に結合させ、機能分子１３ｂの一端にリンカー１３ａを結合し、分子導線１３ｃにリンカー１３ｄを結合する。機能性分子鎖１３の長さは、後述する有機分子層の厚さによって決定されるが、例えば、５ｎｍ〜５００ｎｍ程度とすることが好ましい。
【００３８】
一方、図１４（ａ）に示すように、シリコンウェーハ３１を準備する。
次に、図１４（ｂ）に示すように、シリコンウェーハ３１上にマスク膜（図示せず）を形成し、リソグラフィ技術によりパターニングして、マスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてエッチングを施し、シリコンウェーハ３１の上層部分に、Ｘ方向に延びる複数本のトレンチ３２を形成する。トレンチ３２の配列周期は、例えば、５〜１００ｎｍ程度とする。次に、トレンチ３２内にシリコン酸化物を埋め込み、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）等により平坦化する。これにより、トレンチ３２内にＳＴＩ（shallow trench isolation）３３を形成する。シリコンウェーハ３１の上層部分におけるＳＴＩ３３によって区画された部分が、下部配線基板のビット配線２５となる。
【００３９】
次に、図１４（ｃ）に示すように、シリコンウェーハ３１及びＳＴＩ３３上に、シリコン層３４を形成する。
次に、図１４（ｄ）に示すように、リソグラフィ技術及びエッチング技術により、シリコン層３４をパターニングして、Ｙ方向に延び、シリコン層３４を貫通する複数本のトレンチ３５を形成する。このとき、トレンチ３５の配列周期は、例えば、５〜１００ｎｍ程度とする。次に、トレンチ３５内にシリコン酸化物を埋め込み、ＣＭＰ等により平坦化する。これにより、トレンチ３５内にシリコン酸化部材３６を形成する。この結果、シリコン酸化部材３６によって分断されたシリコン層３４が、ゲート配線２６となる。
【００４０】
次に、図１５（ａ）に示すように、リソグラフィ技術及びエッチング技術を用いて、シリコン層３４にシリコンウェーハ３１まで到達する孔３８を形成する。次に、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、孔３８の側面上にシリコン酸化膜（図示せず）を形成して、ゲート絶縁膜とする。次に、孔３８の内部に不純物を含むシリコンを埋め込む。その後、エッチングを行い、シリコンの上面を後退させる。これにより、孔３８内における上部を除く部分に、半導体ピラー２７が埋め込まれる。次に、例えば蒸着法により金（Ａｕ）を堆積させて、スパッタする。これにより、孔３８内の上部に、金からなる下部電極１１が埋め込まれる。ここまでの工程により、下部配線基板２１が作製される。
【００４１】
次に、図１５（ｂ）に示すように、下部配線基板２１の上面上に、シリコン窒化物を堆積させて、犠牲膜４０を形成する。犠牲膜４０の膜厚は、後の工程において形成しようとする有機分子膜の膜厚と等しくし、例えば、５〜５００ｎｍとする。次に、犠牲膜４０上にシリコン酸化膜４１を形成する。
【００４２】
次に、図１５（ｃ）に示すように、シリコン層４２を形成する。次に、リソグラフィ技術及びエッチング技術を用いて、Ｙ方向に延びるトレンチ４３を形成し、トレンチ４３内にシリコン酸化部材４４を埋め込む。これにより、シリコン酸化部材４４によって分断されたシリコン層４２が、上部配線基板のゲート配線２６となる。また、シリコン層４２に孔４６を形成し、その内面上に、例えばＡＬＤ法によってシリコン酸化膜を形成する。このシリコン酸化膜がゲート絶縁膜となる。次に、孔４６の内部に、不純物が含有されたシリコンを埋め込む。これにより、孔４６内に上部配線基板の半導体ピラー２７が形成される。半導体ピラー２７の下端部が、上部電極１２となる。
【００４３】
次に、図１６（ａ）に示すように、この時点までに作製された構造体の周辺部分に犠牲膜４０まで到達する孔（図示せず）を形成し、この孔を介して、薬液により、犠牲膜４０（図１５（ｃ）参照）を除去する。薬液としては、例えば、温度が２００℃程度の燐酸を用いる。この結果、犠牲膜４０が除去された後の空間に、エアギャップ４７が形成される。
【００４４】
次に、図１６（ｂ）に示すように、エアギャップ４７内に、図１３に示す工程において合成した機能性分子鎖１３を含む薬液を流入させる。このとき、各機能性分子鎖１３において、チオール基からなるリンカー１３ａが下部電極１１の金原子と結合し、シラノール基からなるリンカー１３ｄが上部電極１２のシリコン原子と結合する。これにより、下部電極１１と上部電極１２との間に、機能性分子鎖１３が張架される。次に、薬液の液体部分を除去する。この結果、エアギャップ４７内に、多数の機能性分子鎖１３を含む有機分子層５０が形成される。
【００４５】
次に、図１６（ｃ）に示すように、シリコン層４２及びシリコン酸化部材４４上に、シリコン層５２を形成する。次に、リソグラフィ技術及びエッチング技術により、シリコン層５２にＸ方向に延びる複数本のトレンチ５３を形成する。次に、トレンチ５３内にシリコン酸化部材５４を埋め込む。これにより、シリコン酸化部材５４によって分断されたシリコン層５２が、上部配線基板のビット配線２５となる。ここまでの工程により、上部配線基板２２が作製される。このようにして、本実施形態に係る分子メモリ１が製造される。
【００４６】
次に、本実施形態の効果について説明する。
本実施形態においては、１つの下部電極１１に複数本の機能性分子鎖１３の一端が結合され、この複数本の機能性分子鎖１３の他端が、複数の上部電極１２に結合されている。また、１つの上部電極１２に複数本の機能性分子鎖１３の一端が結合され、この複数本の機能性分子鎖１３の他端が、複数の下部電極１１に結合されている。そして、機能性分子鎖１３を介して接続された１つの下部電極１１と１つの上部電極１２との組み合わせ毎に、メモリセルが形成される。このため、下部電極１１及び上部電極１２の数に対して、メモリセルの数が多い。この結果、分子メモリ１の記録密度を高めることができる。
【００４７】
図１７は、横軸に最小加工寸法をとり、縦軸に記録密度をとって、本実施形態の効果を例示するグラフ図である。
図１７に示すように、１つの下部電極１１又は上部電極１２が、機能性分子鎖１３を介してｎ個の上部電極１２又は下部電極１１に接続されている場合、形成されるメモリセルの数は、１つの下部電極１１と１つの上部電極１２との組み合わせの数のｎ倍となる。この結果、記録密度が大幅に増加する。
【００４８】
これに対して、従来のフローティングゲート型又はクロスポイント型のメモリにおいては、１つの下部電極１１と１つの上部電極１２とが一対一で接続されてメモリセルが形成される。このため、形成されるメモリセルの数は、１つの下部電極１１及び１つの上部電極１２からなる対の数と同じになる。すなわち、図１７に示す「１本／ビット」の場合に相当する。従って、記録密度を向上させるためには、最小加工寸法を微細化するしかなく、背景技術の項で説明したように、リソグラフィ及びエッチングの限界によって記録密度の向上が制約されてしまう。
【００４９】
また、本実施形態においては、機能性分子鎖１３のリンカー１３ａとしてチオール基を用い、リンカー１３ｄとしてシラノール基を用い、下部電極１１に金を含有させ、上部電極１２にシリコンを含有させている。チオール基の硫黄原子（Ｓ）は金原子（Ａｕ）と化学結合しやすく、シリコン原子（Ｓｉ）と化学結合しにくい。また、シラノール基はシリコン原子と化学結合しやすく、金原子と化学結合しにくい。これにより、リンカー１３ａを下部電極１１に選択的に結合させ、リンカー１３ｄを上部電極１２に選択的に結合させることができ、この結果、機能性分子鎖１３を下部電極１１と上部電極１２との間に張架させることができる。また、チオール基及びシラノール基は、合成プロセスを組みやすいため、機能性分子鎖１３の合成が容易である。
【００５０】
次に、本実施形態の具体例について説明する。
先ず、機能性分子鎖１３の具体例について説明する。
図１８（ａ）及び（ｂ）は、機能性分子鎖の具体例を示す図である。
図１８（ａ）に示すように、本具体例における機能性分子鎖１３は、上述の第１の実施形態において説明したように、４−［２−ｎｉｔｒｏ−５−ａｍｉｎｏ−４−（ｐｈｅｎｙｌｅｔｈｙｎｙｌ）ｐｈｅｎｙｌｅｔｈｙｎｙｌ］ｂｅｎｚｅｎｅｔｈｉｏｌの誘導体である。この分子は、ツアーワイア（Ｔｏｕｒ  ｗｉｒｅ）ともよばれる。また、リンカー１３ａはチオール基であり、下部電極１１には金が含まれている。チオール基の硫黄原子（Ｓ）は下部電極１１中の金原子（Ａｕ）に結合される。
【００５１】
但し、機能分子１３ｂは、電子吸引基が結合されるものであれば、図１８（ａ）に示す分子構造に限られるものではない。電子吸引基が結合され得る抵抗変化型分子鎖としては、１次元方向にπ共役系が伸びた分子、例えば、図１８（ｂ）に示す４−［２−ｎｉｔｒｏ−５−ａｍｉｎｏ−４−（ｐｈｅｎｙｌｅｔｈｙｎｙｌ）ｐｈｅｎｙｌｅｔｈｙｎｙｌ］ｂｅｎｚｅｎｅｔｈｉｏｌ及びその誘導体、例えば、パラフェニレン誘導体、オリゴチオフェン誘導体、オリゴピロール誘導体、オリゴフラン誘導体又はパラフェニレンビニレン誘導体等を用いてもよい。
【００５２】
図１９（ａ）〜（ｆ）は、１次元方向にπ共役系が伸びた分子を構成し得る分子ユニットの具体例を示す図である。
このような分子ユニットとしては、図１９（ａ）に示すパラフェニレンでもよく、図１９（ｂ）に示すチオールでもよく、図１９（ｃ）に示すピロールでもよく、図１９（ｄ）に示すフランでもよく、図１９（ｅ）に示すビニレン（アセチレン）でもよく、図１９（ｆ）に示すジアセチレンでもよい。但し、π共役系の長さが短い場合には、電極から注入された電子が分子上に留まることなく抜けてゆくため、電荷を蓄積させるためには、ある程度の長さの分子とすることが好ましく、一次元方向の−ＣＨ＝ＣＨ−のユニットで計算して、５つ以上であることが望ましい。これはベンゼン環（パラフェニレン）の場合、３個以上に相当する。
【００５３】
図２０（ａ）〜（ｅ）は、電子吸引基が導入され得る分子ユニットの具体例を示す図である。
図２０（ａ）〜（ｅ）に示すような分子ユニットは、上述の１次元方向にπ共役系が伸びた分子の一部に組み込まれ、抵抗変化型分子鎖を構成する。図に示す「Ｘ」は、電子吸引基を示す。電子吸引基は、例えば、フッ素原子（Ｆ）、塩素原子（Ｃｌ）、臭素原子（Ｂｒ）、ヨウ素原子（Ｉ）、シアノ基、ニトロ基、アミノ基、水酸基、カルボニル基又はカルボキシル基等である。基の陰イオン性が高いものほど、大きな電気双極子を形成できるため、比誘電率が高くなり、望ましい。このため、「Ｘ」は、フッ素原子、塩素原子又はシアノ基であることが望ましい。
【００５４】
機能性分子鎖１３の比誘電率が高いほど、電荷の保持特性が向上し、より長い時間、データを保持できるようになる。機能性分子鎖の比誘電率が４．０以上であると、電荷の保持時間が１日を超え、メモリとして好ましい特性を備える。また、機能性分子鎖の比誘電率が６．０以上であると、電荷の保持時間が１０年を超え、十分な保持時間が実現できる。電荷の保持時間とは、室温（３００Ｋ）において、初期特性の３７％が変化するまでの時間である。なお、機能性分子鎖の比誘電率が４．０未満であっても、メモリを構成することは可能である。
【００５５】
図２１は、分子導線の具体例を示す図である。
図２１に示すように、分子導線１３ｃは、例えば、ポリピロールである。なお、ポリピロールの替わりに、図２０（ａ）〜（ｅ）に示すような電子吸引基をもつ分子ユニットを用いてもよい。
【００５６】
なお、リンカーと電極材料との組合せは、上述の例には限定されない。但し、機能性分子鎖１３を下部電極１１と上部電極１２との間に自己整合的に配置するためには、機能性分子鎖１３の一方のリンカーが下部電極１１及び上部電極１２のうちの一方と化学結合しやすいと共に他方と化学結合しにくく、他方のリンカーが下部電極１１及び上部電極１２のうちの他方と化学結合しやすいと共に一方と化学結合しにくいような材料の組合せであることが好ましい。
【００５７】
従って、下部電極１１及び上部電極１２の好適な材料は、リンカーの分子構造によって異なる。例えば、リンカーがチオール基である場合は、電極材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タングステン（Ｗ）、窒化タングステン（ＷＮ２）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）であることが望ましく、この中でも特に化学結合を形成しやすい金（Ａｕ）、銀（Ａｇ）又はタングステン（Ｗ）であることが特に望ましい。
【００５８】
また、例えば、リンカーがアルコール基又はカルボキシル基である場合は、対応する電極材料は、タングステン（Ｗ）、窒化タングステン（ＷＮ２）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、モリブデン（Ｍｏ）、窒化モリブデン（ＭｏＮ）又は窒化チタン（ＴｉＮ）であることが望ましく、この中でも特に化学結合を形成しやすいタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化モリブデン（ＭｏＮ）又は窒化チタン（ＴｉＮ）であることが特に望ましい。
【００５９】
更に、例えば、リンカーがシラノール基である場合は、対応する電極材料は、シリコン（Ｓｉ）又は金属酸化物であることが望ましい。
また、電極材料として例えば、グラフェンやカーボンナノチューブを適用することも可能である。
【００６０】
次に、第２の実施形態について説明する。
図２２は、本実施形態に係る分子メモリを例示する模式的斜視図であり、
図２３は、本実施形態に係る分子メモリを例示する模式的断面図であり、
図２４（ａ）〜（ｄ）は、芳香族分岐鎖の具体例を示す図である。
【００６１】
図２２及び図２３に示すように、本実施形態に係る分子メモリ２においては、機能性分子鎖６３において、リンカー１３ａ、機能分子１３ｂ、分子導線１３ｃ及びリンカー１３ｄに加えて、芳香族分岐１３ｅ、及び、他の分子導線１３ｆが設けられている。芳香族分岐鎖１３ｅは、機能分子１３ｂにおける分子導線１３ｃに接続されていない側の端部に接続されている。また、分子導線１３ｆの一端は、芳香族分岐鎖１３ｅに接続されている。分子導線１３ｆの他端は、リンカー１３ａに接続されている。
【００６２】
図２２及び図２４（ａ）〜（ｄ）に示すように、分子導線１３ｆは、芳香族分岐鎖１３ｅの結合手のうち、機能分子１３ｂが結合された結合手及びその隣の結合手以外の結合手に結合されている。一般に、π共役系の導電性高分子においては、二重結合及び一重結合が交互に配置される。この場合、π電子の周期は結合手２つおきになる。このため、芳香族分岐鎖１３ｅおける機能分子１３ｂが結合された結合手と分子導線１３ｆが結合された結合手とは、１つ以上あけた方が導電性が向上する。
【００６３】
本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。例えば、本実施形態に係る分子メモリ２の等価回路図は、図５に示す回路と同様である。
【００６４】
次に、第３の実施形態について説明する。
図２５は、本実施形態に係る分子メモリを例示する斜視図である。
図２５に示すように、本実施形態に係る分子メモリ３においては、上部配線基板２２の下面２２ａにおいて、上部電極１２が一方向に延びるストライプ状に配置されている。なお、下部電極１１はマトリクス状に配置されている。これにより、前述の第１の実施形態と比較して、記録密度は低くなるものの、上部配線基板２２の作製が容易になる。
【００６５】
本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。なお、上部電極１２をマトリクス状に配置し、下部電極１１をストライプ状に配置してもよく、下部電極１１及び上部電極１２の双方をストライプ状に配置してもよい。
【００６６】
次に、第４の実施形態について説明する。
図２６は、本実施形態に係る分子メモリを例示する斜視図である。
図２６に示すように、本実施形態に係る分子メモリ４においては、下部配線基板２１（図３参照）及び上部配線基板２２（図３参照）が設けられておらず、その替わりに、共通配線基板２３が設けられている。そして、共通配線基板２３の上面２３ａに、複数の下部電極１１及び複数の上部電極１２が例えば千鳥状に配置されている。
本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６７】
次に、第５の実施形態について説明する。
図２７は、本実施形態における機能性分子鎖を例示する図である。
図２７に示すように、本実施形態においては、機能性分子鎖１３が、複数のシクロデキストリン１４によって被覆されている。複数のシクロデキストリン１４は、機能性分子鎖１３が延びる方向に沿って一列に配列されている。これにより、機能性分子鎖１３間のリーク電流を抑制すると共に、機能性分子鎖１３同士が絡み合うことを防止できる。このような構造は、機能性分子鎖１３及びシクロデキストリン１４を混合することにより、合成することができる。
本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６８】
以上説明した実施形態によれば、記録密度が高い分子メモリを実現することができる。
【００６９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７０】
１、２、３、４：分子メモリ、１１：下部電極、１２：上部電極、１３：機能性分子鎖、１３ａ：リンカー、１３ｂ：機能分子、１３ｃ：分子導線、１３ｄ：リンカー、１３ｅ：芳香族分岐鎖、１３ｆ：分子導線、１４：シクロデキストリン、２１：下部配線基板、２１ａ：上面、２２：上部配線基板、２２ａ：下面、２３：共通配線基板、２３ａ：上面、２５：ビット配線、２６：ゲート配線、２７：半導体ピラー、３１：シリコンウェーハ、３２：トレンチ、３３：ＳＴＩ、３４：シリコン層、３５：トレンチ、３６：シリコン酸化部材、３８：孔、４０：犠牲膜、４１：シリコン酸化膜、４２：シリコン層、４３：トレンチ、４４：シリコン酸化部材、４６：孔、４７：エアギャップ、５２：シリコン層、５３：トレンチ、５４：シリコン酸化部材、Ｌ＿ＢＬ１〜Ｌ＿ＢＬ３、Ｕ＿ＢＬ１〜Ｕ＿ＢＬ３：ビット配線、Ｌ＿ＳＧ１〜Ｌ＿ＳＧ３、Ｕ＿ＳＧ１〜Ｕ＿ＳＧ３：ゲート配線、Ｌ１１〜Ｌ３３：下部電極、Ｕ１１〜Ｕ３３：上部電極、ＳＴ：セレクトトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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