(57)【要約】【課題】レジストの側面にＡＬＤ／ＭＬＤ膜を成膜し、当該ＡＬＤ／ＭＬＤ膜をマスクとしてダブルパターニングを行なう際、レジストの開口部が深くなると、均一なＡＬＤ／ＭＬＤ膜を形成することが難しくなるという課題があった。【解決手段】レジストの側面にＡＬＤ／ＭＬＤ膜を成膜する際、初期段階では、成膜レートの低い第１の成膜条件で第１のＡＬＤ／ＭＬＤ膜を成膜した後、第１の成膜条件よりも高い第２の成膜条件で第２のＡＬＤ／ＭＬＤ膜を成膜する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ホール状又はスリット状の開口部を備えたパターンを形成し、
前記開口部上に、ＡＬＤ／ＭＬＤ膜を成膜する際、前記ＡＬＤ／ＭＬＤ膜を第１の成膜条件で成膜した後、前記第１の成膜条件とは異なる第２の成膜条件で成膜することを特徴とする半導体デバイスの製造方法。
【請求項２】
請求項１において、前記開口部の底部に近接した部分で前記第１の成膜条件によって成膜が行なわれ、前記開口部の底部から離れた部分で前記第２の成膜条件による成膜が行なわれることを特徴とする半導体デバイスの製造方法。
【請求項３】
請求項２において、前記第１の成膜条件による成膜レートは、前記第２の成膜条件による成膜レートよりも低いことを特徴とする半導体デバイスの製造方法。
【請求項４】
請求項１〜３のいずれか一項において、前記開口部を備えた前記パターンは、被エッチング膜上に形成されたレジストパターンであり、前記ＡＬＤ／ＭＬＤ膜はシリコン酸化膜又はシリコン窒化膜であることを特徴とする半導体デバイスの製造方法。
【請求項５】
請求項１〜４のいずれか一項において、前記第１及び第２の成膜条件で成膜後の前記ＡＬＤ／ＭＬＤ膜は、６５ｎｍ以上の膜厚を有していることを特徴とする半導体デバイスの製造方法。
【請求項６】
請求項１〜５のいずれか一項において、前記第１の成膜条件から前記第２の成膜条件への切替は、ＲＦ電力を変化させることによって連続的に行なわれることを特徴とする半導体デバイスの製造方法。
【請求項７】
被エッチング膜上に、パターン化されたレジストを形成する工程と、
前記レジストの側面に、ＡＬＤ／ＭＬＤ膜を成膜する工程と、
前記レジストを除去することによって、前記レジストの側面に成膜された前記ＡＬＤ／ＭＬＤ膜だけを残す工程を含み、
記ＡＬＤ／ＭＬＤ膜を成膜する工程は、第１の成膜条件で、第１のＡＬＤ／ＭＬＤ膜を成膜した後、前記第１の成膜条件とは異なる第２の成膜条件で第２のＡＬＤ／ＭＬＤ膜を成膜することを特徴とする半導体デバイスの製造方法。
【請求項８】
請求項７において、更に、前記ＡＬＤ／ＭＬＤ膜をマスクとして前記被エッチング膜を更にエッチングする工程を含むことを特徴とする半導体デバイスの製造方法。
【請求項９】
請求項７又は８において，前記第１の成膜条件における成膜レートは前記第２の成膜条件における成膜レートよりも低いことを特徴とする半導体デバイスの製造方法。
【請求項１０】
請求項９において、前記第１のＡＬＤ／ＭＬＤ膜の膜厚と前記第２のＡＬＤ／ＭＬＤ膜の膜厚の比が、２対１になるように調整されることを特徴とする半導体デバイスの製造方法。
【請求項１１】
請求項７〜１０のいずれか一項において、活性領域を分離する素子分離領域を形成する際に用いられることを特徴とする半導体デバイスの製造方法。
【請求項１２】
請求項１１において、前記素子分離領域形成後、前記活性領域にトレンチを形成するために使用されることを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
最近、半導体デバイスの集積度は更に高くなる傾向にある。半導体デバイスの集積度を上げるために、露光用の光源として波長の短い短波長の光（紫外光、ＡｒＦエキシマレーザ等）を使用して、配線パターン等を微細化することが行われている。
【０００３】
しかしながら、短波長の光を用いた場合にも、露光光の波長に伴うリソグラフィの光学的限界が存在するため、更なる微細化を可能とする技術として、ダブルパターニング又はダブル露光（ＤＰＴ）と呼ばれるリソグラフィ技術が提案されている。ＤＰＴは、フォトレジストパターンを犠牲膜として形成しておき、当該フォトレジストパターンの両側面に、サイドウォールを形成した後、フォトレジストパターンを除去してサイドウォールだけを残し、残されたサイドウォールを利用して更にパターニングを行なうことにより微細なパターンを形成する技術である。
【０００４】
特許文献１はダブルパターニング（ＤＰＴ）に使用される被覆形成用材料及びパターン形成方法を開示している。特許文献１は、フォトレジストパターンの側面にサイドウォールを形成するのに適した被覆形成用材料として、アクリル系樹脂、ビニル系樹脂等の水溶性樹脂組成物を提案している。特許文献１では、フォトレジストパターン側面を水溶性樹脂組成物によって覆うことによって、被覆膜を形成した後、フォトレジストパターンを除去して、被覆膜だけを残すパターン形成方法が記載されている。
【０００５】
特許文献２は、フォトレジストパターンの側面にサイドウォールを形成するのに適したサイドウォール形成組成物を開示しており、特許文献２においても、重合体、架橋剤、及び有機溶媒を含むアルカリ水溶液に可溶な組成物が提案されている。
【０００６】
一方、特許文献３は、高誘電率のゲート絶縁膜及びゲート電極を形成する金属膜における膜質の劣化を防止できるダブルパターニング方法を開示している。特許文献３は、パターン化された犠牲膜の側壁に、側壁スペーサを形成した後、犠牲膜を除去して、側壁スペーサをマスクとして用いることによって、ゲート電極、ゲート絶縁膜を形成することを提案している。具体的には、絶縁膜及び金属膜の膜質の劣化を防止するために、特許文献３は、側壁スペーサを形成するシリコン酸化膜をＭＬＤ（Ｍｏｌｅｃｕｌａｒ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法或いはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することを提案している。ＭＬＤ又はＡＬＤ法では、３００℃程度の低い温度でシリコン酸化膜を形成することができるため、ゲート電極、ゲート絶縁膜を形成する金属膜、誘電体膜における膜質の劣化を防止できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−０５３５４７号公報
【特許文献２】特開２０１１−１０７５９６号公報
【特許文献３】特開２０１１−０４０５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１及び２のように、水溶性樹脂組成物或いはアルカリ水溶液に可溶な組成物をフォトレジストパターンの側面に塗布してサイドウォールを形成した場合、組成物の塗布によってフォトレジストパターン間が埋設されてしまうため、サイドウォールを高精度に形成することが難しいという欠点がある。
【０００９】
他方、特許文献３のように、ＭＬＤ又はＡＬＤ法を用いてサイドウォールを形成する方法は、水溶性の組成物を塗布した場合に比較してサイドウォールを高精度に形成できる。
【００１０】
最近、この種半導体デバイスでは、パターンの微細化と共に、開口部の深さと開口部の面積との比であるアスペクト比が大きくなる傾向にある。アスペクト比が大きくなり、即ち、開口部の深さが深くなると、特許文献３のように、ＭＬＤ又はＡＬＤ法を用いてサイドウォールを形成した場合、ＭＬＤ又はＡＬＤ法で形成されたシリコン酸化膜は、犠牲膜を均一に被覆できなくなってしまうという現象が見出された。換言すると、ＭＬＤ又はＡＬＤ法を用いたサイドウォールはステップカバレッジが悪いという課題がある。以下ではＡＬＤ又はＭＬＤ法をＡＬＤ／ＭＬＤ法として表し、特に、特定しない限り、ＡＬＤ又はＭＬＤ法によって成膜されたＡＬＤ又はＭＬＤ膜をＡＬＤ／ＭＬＤ膜と表記するものとする。
【００１１】
本発明は、上記した課題の少なくとも一つを解決しようとするものである。
【課題を解決するための手段】
【００１２】
本発明は、ホール、スリット等の開口部を有するパターン上に、ＭＬＤ/ＡＬＤ法によって成膜されたＭＬＤ／ＡＬＤ膜を形成する場合、開口部の幅が減少するに伴い、開口部底部における成膜レートが減少してしまい、所望の膜厚が得られないという現象が見出された。これは、開口部の幅が減少するに伴い、材料ガス、酸化剤、窒化剤となるラジカルの開口部底部に到達する量が、減少するためであると推測される。
【００１３】
本発明の第１の態様によれば、ホール状又はスリット状の開口部を備えたパターンを形成し、  前記開口部上に、ＡＬＤ／ＭＬＤ膜を成膜する際、前記ＡＬＤ／ＭＬＤ膜を第１の成膜条件で成膜した後、前記第１の成膜条件とは異なる第２の成膜条件で成膜することを特徴とする半導体デバイスの製造方法が得られる。具体的には、前記開口部の底部に近接した部分で前記第１の成膜条件によって成膜が行なわれ、前記開口部の底部から離れた部分で前記第２の成膜条件による成膜が行なわれる。このとき、前記第１の成膜条件による成膜レートは、前記第２の成膜条件による成膜レートよりも低くなるように設定されている。
【００１４】
本発明の第２の態様によれば、被エッチング膜上に、パターン化されたレジストを形成する工程と、前記レジストの側面に、ＡＬＤ／ＭＬＤ膜を成膜する工程と、前記レジストを除去することによって、前記レジストの側面に成膜された前記ＡＬＤ／ＭＬＤ膜だけを残す工程を含み、前記ＡＬＤ／ＭＬＤ膜を成膜する工程は、第１の成膜条件で、第１のＡＬＤ／ＭＬＤ膜を成膜した後、前記第１の成膜条件とは異なる第２の成膜条件で第２のＡＬＤ／ＭＬＤ膜を成膜することを特徴とする半導体デバイスの製造方法が得られる。
【発明の効果】
【００１５】
本発明によれば、開口部の深さが深くなっても均一な膜厚のＡＬＤ／ＭＬＤ膜を成膜することができる。
【図面の簡単な説明】
【００１６】
【図１】目標膜厚と実際の膜厚との関係を示すグラフであり、本発明に係る課題を説明するためのものである。
【図２】図１に示した関係で成膜した場合における欠陥を説明する図である。
【図３】（ａ）〜（ｄ）はダブルパターニングを説明する図である。
【図４】（ａ）及び（ｂ）は、本発明を適用できるＤＲＡＭの平面図及び断面図である。
【図５】本発明を説明するため模式図である。
【図６】（ａ）及び（ｂ）は、本発明をＤＲＡＭに適用した場合における一工程を示す平面図及び断面図である。
【図７】（ａ）及び（ｂ）は、図６に示された工程後に行われる工程を示す平面図及び断面図である。
【図８】（ａ）及び（ｂ）は、図７に示された工程後に行われる工程を示す平面図及び断面図である。
【図９】（ａ）及び（ｂ）は、図８に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１０】（ａ）及び（ｂ）は、図９に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１１】（ａ）及び（ｂ）は、図１０に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１２】（ａ）及び（ｂ）は、図１１に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１３】（ａ）及び（ｂ）は、図１２に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１４】（ａ）及び（ｂ）は、図１３に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１５】（ａ）及び（ｂ）は、図１４に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１６】（ａ）及び（ｂ）は、図１５に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１７】（ａ）及び（ｂ）は、図１６に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１８】（ａ）及び（ｂ）は、図１７に示された工程後に行われる工程を説明する平面図及び断面図である。
【図１９】（ａ）及び（ｂ）は、図１８に示された工程後に行われる工程を説明する平面図及び断面図である。
【図２０】（ａ）及び（ｂ）は、図１９に示された工程後に行われる工程を説明する平面図及び断面図である。
【発明を実施するための形態】
【００１７】
［本発明の原理的説明］
図１及び図２を参照して、本発明に係る課題について説明する。ここでは、ＡＬＤ法によって成膜したＡＬＤ膜についてのみ説明する。尚、ＡＬＤ法は原料ガスと反応ガスを交互に供給することによってＡＬＤ膜を成膜する方法であり、他方、ＭＬＤ法は原料ガスと反応ガスとを同時に供給することによって分子層を形成する方法である。しかしながら、成膜された膜を明確には別できない。以下では、ＡＬＤ膜について説明するが、ＭＬＤ膜についても同様である。
【００１８】
図１の横軸は目標となる膜厚（Target thickness: nm）を示し、縦軸は実際にＡＬＤ法によって形成されたＡＬＤ膜の膜厚（Actual Thickness: nm）を示している。図１の直線Ｃ１は、目標となる膜厚と実際に形成されたＡＬＤ膜の膜厚が等しい理想的な場合を示している。しかしながら、直線Ｃ２に示されているように、実際に形成されるＡＬＤ膜の膜厚は目標となる膜厚よりも小さくなる。例えば、目標となる膜厚が６０、６２、及び６４ｎｍの場合、実際のＡＬＤ膜の膜厚はそれぞれ５９、６０、及び６２ｎｍ程度であり、正確には目標となる膜厚には達していない。
【００１９】
特に、目標となる膜厚が６５ｎｍを越えると、実際のＡＬＤ膜の膜厚は、６３ｎｍとなり、更に、目標膜厚７０ｎｍに対して実際のＡＬＤ膜の膜厚は６６ｎｍよりも薄くなっている。このため、図１に示されているように、目標ＡＬＤ膜の膜厚が６５ｎｍよりも厚くなると、直線Ｃ２よりも傾きの緩やかな直線Ｃ３で示される関係になる。即ち、目標膜厚が厚くなれば成る程、実際のＡＬＤ膜の膜厚は目標膜厚から離れたものになってしまう。特に、目標膜厚が６５ｎｍを超えると、実際のＡＬＤ膜の膜厚は、目標膜厚からの乖離が大きくなってしまう。
【００２０】
表１は図１の関係を具体的に数値で表している。
【表１】
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【００２１】
図２を参照すると、下層膜２１上に、パターニングされた膜（例えば、レジスト膜：以下では、パターニング膜と呼ぶ）２２が形成されている。パターニング膜２２に、ＡＬＤ法によってＡＬＤ膜２３がサイドウォール膜として形成されている。パターニング膜２２間に形成された開口部の底部に近く成る程、パターニング膜２２に被着されるＡＬＤ膜２３の膜厚は薄くなり、図示された例では、ＡＬＤ膜２３によって覆われることなく露出した部分２４がパターニング膜２２に生じている。
【００２２】
本発明は、パターニング膜２２の膜厚が厚くなり（即ち、６５ｎｍ以上の膜厚）、パターニング膜２２の開口部の深さが深くなっても、図２に示すようなＡＬＤ膜２３の膜厚における不均一性を無くすことを企図している。
【００２３】
図３を参照して、本発明に係る半導体デバイスの製造方法を原理的に説明する。図３（ａ）に、ＳｉＯ２、ＳｉＮの絶縁膜、又は、金属膜等の下層膜３１上にパターニングされたレジスト又はBARC((Bottom Anti-Reflection Coating)膜（反射防止膜）３２が形成されている。レジスト膜又はBARC３２はいずれもの有機物膜である。
【００２４】
次に、図３（ｂ）に示すように、ＡＬＤ法により、ＡＬＤ膜３３を成膜する。ここでは、ＡＬＤ膜３３としてＳｉＯ２膜（即ち、ＡＬＤ−ＳｉＯ２膜）を成膜する場合について説明する。この場合、Ｓｉを含む原料ガスを用いて、Ｓｉを下層膜３１及びパターニングされた有機膜３２上に吸着させ、続いて、酸素プラズマを発生させて、Ｏラジカルを露出した表面に供給する。この結果、露出した表面に吸着したＳｉ材料が酸化され、ＡＬＤ−ＳｉＯ２膜がＡＬＤ膜３３として形成される。以後、Ｓｉの吸着とＯラジカルの供給とを交互に行い、ＳｉＯ２膜が所望の厚さに達するまで、複数回繰り返す。
【００２５】
本発明は、初期ステップにおける成膜レートと、初期ステップ以後の成膜レートとを変化させることを特徴としている。具体的には、成膜の初期ステップでは、標準条件によりＡＬＤ−ＳｉＯ２膜の成膜を行い、それ以降は、高成膜レート条件で成膜を行なう。
【００２６】
本発明は、標準条件及び高成膜レート条件のＡＬＤ−ＳｉＯ２膜の成膜を有機物膜３２が分解しない程度に低い温度、即ち、１００℃以下の低温で行なうことを特徴としている。この結果、有機物膜３２及び下層膜３１上には、均一な膜厚を有するＡＬＤ−ＳｉＯ２膜３３が形成される。
【００２７】
表２は、初期ステップにおける成膜の標準条件及びそれ以降の高成膜レート条件を示している。
【表２】
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【００２８】
表２からも明らかな通り、標準条件と高成膜レート条件は、同一工程内で、Ｏ２供給の際における電力を変化させることにより連続成膜することができる。この結果、パターニングされた有機膜３２及び露出した下層膜３１上には、均一な膜厚を有するＡＬＤ−ＳｉＯ２膜３３が成膜される。
【００２９】
次に、図３（ｃ）に示すように、ＡＬＤ−ＳｉＯ２膜３３をドライエッチングして、下層膜３１及び有機物膜３２表面のＡＬＤ−ＳｉＯ２膜を除去し、有機物膜３２の両側面に、ＡＬＤＳｉＯ２膜３３１を残す。
【００３０】
この状態で、有機物のレジスト３２を除去することにより、図３（ｄ）に示すように、ＡＬＤＳｉＯ２膜３３１だけが下層膜３１上に残される。以後、下層膜３１上のＡＬＤＳｉＯ２膜３３１をマスクとして、下層膜３１をエッチングすることにより、微細パターンを形成することができる。
【００３１】
上記した例では、標準条件及び高成膜条件で成膜される膜厚比は２：１が最適であった。しかしながら、標準条件及び高成膜条件で成膜される膜厚比は、使用するパターンにより最適化が必要である。
【００３２】
［本発明の実施形態］
以下、本発明の一実施形態に係る半導体デバイスについて説明する。ここでは、半導体デバイスとしてシリンダ型キャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）を例にとり、当該ＤＲＡＭに本発明を適用した場合を説明する。
【００３３】
先ず、図4（ａ）及び（ｂ）は、それぞれ、ＤＲＡＭにおけるメモリセル領域MCAの平面図及び断面図を示している。まず、図4（ａ）を参照して、本実施形態に係るＤＲＡＭの主要部分の配置について説明する。図4（ａ）では、容量部分の構造については省略されている。更に、半導体基板１上には、メモリセル領域の周囲には、周辺回路領域が設けられているが、本実施形態では、周辺回路領域に言及しないので周辺回路領域についても説明を省略する。
【００３４】
図4（ａ）に示されたメモリセル領域MCAには、Ｘ方向に対して傾きを有するＸ’方向に直線的に延在する素子分離領域2と、素子分離領域2に隣接してＸ’方向に直線的に延在する活性領域１ａとが、等ピッチ間隔でＹ方向に繰り返し配置されている。活性領域１ａは、素子分離領域2によってＹ方向に電気的に分離されている。
【００３５】
複数の素子分離領域2および複数の活性領域１ａに跨って、Ｙ方向に直線的に延在する埋め込みワード線（以下、ワード線）3と埋め込みダミーワード線（以下、ダミーワード線）3’が配置されている。図4（ａ）では一部の構成が省略されているが、隣接する二つのダミーワード線（3’-1,3’-2）の間に、２本のワード線(3-1,3-2)が均等な間隔で配置されている。すなわち、各々のダミーワード線3’及びワード線3は、同一の幅、および間隔で配置されている。
【００３６】
ダミーワード線3‘は、ワード線3と同じ構成で形成されるが、各々のワード線3は対応するトランジスタのゲート電極として機能するのに対し、ダミーワード線3’は、ダミーワード線3’の両側に隣接するトランジスタを電気的に分離する素子分離機能を有する。これにより、活性領域１ａは、Ｙ方向に素子分離領域2で絶縁分離され、延在するＸ’方向にダミーワード線3‘で絶縁分離され独立した島状活性領域を構成する。図4（ａ）では、説明を容易にするために、X方向に隣接する２本のダミーワード線3’が 3’-1,3’-2で示されており、 X方向に隣接する２本のワード線3が3-1,3-2で示されている。
【００３７】
Ｘ’方向に配置された一つの島状活性領域は、ダミーワード線3’-1とダミーワード線3’-2で挟まれ、さらに、ダミーワード線3’-1とワード線3-1に隣接する容量コンタクト接続領域1bと、ワード線3-1とワード線3-2に隣接するビット線コンタクト接続領域1cと、ワード線3-2とダミーワード線3’-2に隣接する他方の容量コンタクト接続領域1bとで構成されている。
【００３８】
一方の容量コンタクト接続領域1bと、一方のワード線3と、ビット線コンタクト接続領域1cとで一つのトランジスタTr1が構成される。また、ビット線コンタクト接続領域1cと、他方のワード線3と、他方の容量コンタクト接続領域1bとで他の一つのトランジスタTr1が構成される。したがって、ビット線コンタクト接続領域1cは、二つのトランジスタTr1で共有される構成となっている。
【００３９】
図4（ａ）に示されているように、各々のビット線コンタクト接続領域1c上にはビット線コンタクトプラグ5cが設けられ、各々のビット線コンタクトプラグ5cに接続してＸ方向に延在するビットラインゲート5（以降BLG5）が配置されている。各々の容量コンタクト接続領域1b上には、容量コンタクト7が設けられ、各々の容量コンタクト7上にはキャパシタ(図4（ａ）には図示せず)が設けられている。
【００４０】
次に、図4（ｂ）の断面図を参照すると、半導体基板１表面に同じ幅および間隔で形成された複数のワードトレンチ3b内に、酸化膜（ここでは、ISSG（In-Situ Steam Generation SiO2膜））3cを介してメタルワードライン3dが各々埋設されている。メタルワードライン3dの上面を覆うようにキャップ絶縁膜3eが埋設されている。
【００４１】
図4（ａ）に示されたワード線3とダミーワード線3’は、図4（ｂ）に示された各ワードトレンチ3b内に形成された構造を備えている。
【００４２】
図4（ｂ）を更に参照すると、キャップ絶縁膜3eを覆うように第１層間絶縁膜4が設けられている。隣接する二つのワード線3-1,3-2間に位置する活性領域1aからなるビット線コンタクト接続領域1cの上面には、第１層間絶縁膜を貫通するビット線コンタクトプラグ5dおよびビット線コンタクトプラグ5dの上面に接続されＸ方向に延在するBLG上層膜5eが積層配置され配線の形状に形成されている。
【００４３】
BLG上層膜5eの上面及び側壁にはシリコン窒化膜からなるサイドウォール絶縁膜5fが設けられ、ビット線コンタクトプラグ5dと BLG上層膜5eおよびサイドウォール絶縁膜5fでメモリセル領域MCAのBLG5を形成している。BLG5を覆うように、全面にシリコン酸化膜からなる第２層間絶縁膜6が設けられている。
【００４４】
容量コンタクト接続領域1bとなる活性領域1aの上面には、第２層間絶縁膜6および第１層間絶縁膜4を貫通して容量コンタクトプラグ7が接続されている。容量コンタクトプラグ7の上面を含む全面にシリコン窒化膜からなるストッパー膜10とシリコン酸化膜からなる第３層間絶縁膜11が設けられている。
【００４５】
容量コンタクトプラグ7の上面に到達するように第３層間絶縁膜11とストッパー膜10を貫通するシリンダーホール12aが開口され、シリンダーホールの内側と底部を覆うように、下部電極12bが設けられている。これにより、下部電極12bは、容量コンタクトプラグ7の上面に接続している。
【００４６】
下部電極表面12bを覆うように、容量絶縁膜12cおよび上部電極12dが設けられ、下部電極12bと容量絶縁膜12cおよび上部電極12dにより、キャパシタ12を構成している。
【００４７】
キャパシタ12を覆うように、第４層間絶縁膜13が設けられている。第４層間絶縁膜13を貫通する配線コンタクト14が設けられ、配線コンタクト14上面には配線層15が接続されている。配線15を覆うように、保護絶縁膜16が全面に設けられている。
【００４８】
本発明は、図4に示された本実施形態の半導体デバイスの主要部分の配置において、素子分離領域2の形成時とワード線3およびダミーワード線3’の形成時におけるダブルパターニング方法に関するものである。
【００４９】
ALD/MLD法で成膜されたシリコン酸化膜（SiO2膜）を用いてサイドウォールマスクＭを形成し、ダブルパターニングを行なった場合、図1〜3を参照して説明したような問題点がある。
【００５０】
次に、図5を用いて、本発明によって得られる膜の基本的な構造について説明する。図5に示すように、先ず、被エッチング膜S上に、レジスト/BARC (Bottom Anti-Reflection Coating)を塗布し、リソグラフィとBARCエッチングを用いて、線幅F，線間3Fの繰り返しパターンを持つレジストパターンRを形成する。
【００５１】
次に、レジストパターンRを含む上全体に厚さFのシリコン酸化膜（SiO2膜）をALD/MLD法を用いて成膜する。ここでは、ALD法を用いた場合について説明するが、MLD法を用いた場合も同様である。
【００５２】
先ず、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower80〜150W成膜レート0.18〜0.25nm/cycleの標準条件で、膜の面内均一性が0.7〜0.9％の標準条件でALD-SiO2膜M1を成膜する。
【００５３】
続いて、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower200〜280W成膜レート0.3〜0.45nm/cycleの高成膜レート条件で膜の面内均一性が1.0〜1.5％の高レート条件で、ALD-SiO2膜M2を成膜する。なお、ALD-SiO2膜M1を成膜する標準条件と、ALD-SiO2膜M2を成膜する高成膜レート条件は、同一プロセス中に、RF電力を切り替えて連続して成膜しても良い。標準条件で成膜されるALD-SiO2膜M1と高成膜レート条件で成膜されるALD-SiO2膜M2の膜厚の比は、2対1を中心として、形成するパターンにより最適値を調整しても良い。
【００５４】
このように、標準条件で成膜されたALD-SiO2膜M1と高成膜レート条件で成膜されたALD-SiO2膜M2を積層してサイドウォールマスクMを形成することにより、均一な幅のサイドウォールマスクMを得ることができる。
【００５５】
次に、図6〜図20を用いて、本発明を素子分離領域2の形成時のダブルパターニングに用いた実施例1と、本発明をワード線3およびダミーワード線3’の形成時のダブルパターニングに用いた実施例2について説明する。
【００５６】
以下の説明では、実施例1と実施例2を同時に適用した場合について説明するが、いずれか一方だけに適用した場合も、本発明の範囲であることは勿論である。また、他の部位に本発明を適用した場合も本発明の権利範囲であることは云うまでもない。
【００５７】
［実施例1］
先ず、図6（a）及び図6（b）に示すように、半導体基板1の全面にマット酸化膜2aとマスク窒化膜2bを順に成膜する。次に、図7（a）及び図7（b）に示すように、マスク窒化膜2b上に、レジスト/BARCを塗布し、リソグラフィとBARCエッチングを用いて、一つおきの素子分離領域2の繰り返しパターンを持つレジストパターンRを形成する。
【００５８】
次に、図8（a）及び図8（b）に示すように、レジストパターンRを含む表面全体に厚さFのALD-SiO2膜M’を成膜する。このとき、本発明の実施例1では、ALD法を用いて、先ず、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower80〜150W成膜レート0.18〜0.25nm/cycleの標準条件で膜の面内均一性が0.7〜0.9％の標準条件ALD-SiO2膜M1を成膜し、次に、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower200〜280W成膜レート0.3〜0.45nm/cycleの高成膜レート条件で膜の面内均一性が1.0〜1.5％の高成膜レート条件ALD-SiO2膜M2を成膜する。なお、標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2は、同一プロセス中にステップを切り替えて連続して成膜しても良い。
【００５９】
前述したように、標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2の膜厚の比は、2対1を中心として、形成するパターンにより最適値に調整すれば良い。
【００６０】
次に、図9(a)及び図9(b)に示すように、エッチバックにより、レジストパターンR上面と被エッチング膜S上面の標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2を除去して、レジストパターンRの側面の標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2だけを残し、サイドウォールマスクMを形成する。この結果、サイドウォールマスクMは、ALD-SiO2膜M1とALD-SiO2膜M2とが積層された構成を有している。
【００６１】
続いて、図10(a)及び図10(b)に示すように、現像処理で、レジストパターンRを除去して、被エッチング膜S上にサイドウォールマスクMだけを残すことにより、線幅F、線間Fで繰り返すストライプ状のパターンを形成することができる。
【００６２】
次に、図11(a)及び図11(b)に示すように、次にドライエッチングでサイドウォールマスクMをマスクにしてマスク窒化膜2bをエッチングし、マスク窒化膜2bをマスクにしてマット酸化膜2aと半導体基板1をエッチングして、Shallow Trench2cを形成する。このエッチングで、サイドウォールマスクMもエッチングされていくが、マスク窒化膜2bが抜けるまで残っていれば良い。
【００６３】
図11(a)及び図11(b)では、Shallow Trench2cを形成後にマスク窒化膜2b残りがあるように描かれているが、まったくなくなっていても良い。
【００６４】
次に、図12(a)及び図12(b)に示すように、熱酸化によりShallow Trench2cの底と側面を酸化し熱酸化膜（図示せず）を形成し、素子分離絶縁膜（キャップ絶縁膜）3e（図4(b)参照）をShallow Trench2cが埋設されるように半導体基板1全面に成膜し、エッチバックによって、マット酸化膜2aと半導体基板1の境目の高さまでエッチングする。ここで、素子分離領域に形成される絶縁膜は、素子分離絶縁膜3e，酸化膜，窒化膜またはその複合膜である。次に、エッチングによって、マスク窒化膜2b、マット酸化膜2aの順に取り除き、半導体基板1のシリコン表面を露出させる。これにより、図4に示すように、X’方向に延在し、Y方向に繰り返す活性領域1aと素子分離領域（STI）2の繰り返しパターンが完成する。
【００６５】
次に、図13(a)及び図13(b)に示すように、半導体基板1の全面にCVDでマスク窒化膜3aを成膜する。続いて、図14(a)及び図14(b)に示すように、マスク窒化膜3a上に、レジスト/BARCを塗布し、リソグラフィとBARCエッチングを用いて、一つおきのワードトレンチの繰り返しパターンを持つレジストパターンRを形成する。
【００６６】
[実施例2]
続いて、実施例１に引き続いて行なわれる実施例2について説明する。図14に示した工程後、図15(a)及び図15(b)に示すように、レジストパターンRを含む上全体に厚さFのALD-SiO2膜M’を成膜する。
【００６７】
このとき、本発明の実施例2においても、ALD法を用いて、先ず、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower80〜150W成膜レート0.18〜0.25nm/cycleの標準条件で膜の面内均一性が0.7〜0.9％の標準条件ALD-SiO2膜M1を成膜し、次に、SiH4：4200〜5400sccm/O2：8000〜11000sccm，RFPower200〜280W成膜レート0.3〜0.45nm/cycleの高成膜レート条件で膜の面内均一性が1.0〜1.5％の高成膜レート条件ALD-SiO2膜M2を成膜する。なお、標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2は、同一プロセス中にステップを切り替えて連続して成膜しても良い。標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2の膜厚の比は、2対1を中心として、形成するパターンにより最適値を調整すれば良い。
【００６８】
次に、図16(a)及び図16(b)に示すように、エッチバックにより、レジストパターンR上面と被エッチング膜S上面の標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2を除去して、レジストパターンRの側面の標準条件ALD-SiO2膜M1と高成膜レート条件ALD-SiO2膜M2だけ残し、サイドウォールマスクMを形成する。
【００６９】
続いて、図17(a)及び図17(b)に示すように、現像処理で、レジストパターンRを除去して、被エッチング膜S上にサイドウォールマスクMだけを残す。
【００７０】
次に、図18(a)及び図18(b)に示すように、次にドライエッチングでサイドウォールマスクMをマスクにしてマスク窒化膜2bをエッチングし、マスク窒化膜3aをマスクにして活性領域1aと素子分離領域2をエッチングして、ワードトレンチ3bを形成する。このエッチングで、サイドウォールマスクMもエッチングされていくが、マスク窒化膜3aが抜けるまで残っていれば良い。図18(a)及び図18(b)では、ワードトレンチ3bを形成後に、マスク窒化膜3aが残っているように描かれているが、マスク窒化膜3aは全て除去されても良い。
【００７１】
更に、図19(a)及び図19(b)に示すように、熱拡散により、ワードトレンチ3bの側面と底にISSG3cを形成する。ISSG3cの厚さは、5nm程度が望ましい。次に、CVDによりTiN膜とW膜を成膜し、ワードトレンチ3bの底から1/2程度まで、エッチバックし、メタルワードライン3dを形成する。
【００７２】
次に、半導体基板1全面にCVDにより、酸化膜であるキャップ絶縁膜3eを成膜し、CMPでマスク窒化膜3aをストップ膜として平坦化する。この場合、マスク窒化膜3aは除去されても良い。続いて、半導体基板1全面にCVDにより、第一層間絶縁膜4を成膜し、CMPで平坦化した後、リソグラフィとドライエッチングにより、ビットコンタクトホール5cを開口する。
【００７３】
次に、ビットコンタクトホール5cの内部を含む半導体基板1全面にP-ドープポリシリコンであるビットコンタクトプラグ5dを成膜し、CMPで平坦化する。
【００７４】
続いて、TiN膜とW膜を成膜し、リソグラフィとドライエッチングでBLD上層膜5eとビットコンタクトプラグ5dをビットラインゲートのパターンにエッチングして、全体を窒化膜または酸化膜のサイドウォール絶縁膜5fで覆い、ビットラインゲート5を形成する。ここで、BLD上層膜5eの上にキャップ絶縁膜を成膜して、サイドウォール絶縁膜5fは側面だけを覆うようにエッチバックしても良い。更に、半導体基板1全面にビットラインゲート5を埋没するように第二層間絶縁膜6を厚く成膜し、CMPで平坦化する。第二層間絶縁膜6としては、CVDによる酸化膜が望ましいが、SOD膜でも良い。SOD膜の場合は、SODを塗布後、熱処理を加えて改質し固体のSOD膜を形成する。
【００７５】
次に、図20(a)及び図20(b)に示すように、リソグラフィとドライエッチングで第二層間絶縁膜6の図1aの容量コンタクト接続領域1bならびに周辺コンタクト接続領域1dにあたる位置に容量コンタクト接続領域1bならびに周辺コンタクト接続領域1dに達する開口を形成し、導電材料で埋設することで容量コンタクト7を形成する。
【００７６】
次に、CVDにより半導体基板1全面にシリコン窒化膜からなるストッパー膜10とシリコン酸化膜からなる第３層間絶縁膜11を成膜し、リソグラフィとドライエッチングでシリンダーホール12aを開口する。続いて、シリンダーホール12aの底と内側を含む半導体基板1全面に薄くTiNを形成し、エッチングによりシリンダーホール12aの底と内側だけを残して、下部電極12bを形成する。
【００７７】
次に、下部電極12bの内側を含む半導体基板1全面に容量絶縁膜12c,上部電極膜12dの順に成膜し、リソグラフィとドライエッチングでメモリセル領域MCA上の容量絶縁膜12c,上部電極膜12dのみ残るようにエッチングする。これにより、下部電極12bと容量絶縁膜12cと上部電極膜12dで構成されるキャパシタ12が形成される。
【００７８】
次に、キャパシタ12の隙間部分を含む半導体基板1全面に第四層間絶縁膜13をCVDで成膜し、リソグラフィとドライエッチングで第四層間絶縁膜13と第三層間絶縁膜とストッパー膜10を開口して、導電膜を埋め込むことで、周辺回路配線9に接続する配線コンタクト14を形成し、配線コンタクト14の上に配線コンタクト14に接続するように、配線15を形成し、半導体基板1全面を保護絶縁膜16で覆う。なお、本実施例では、下部電極12cの内側を容量として使用するキャパシタを用いて説明したが、クラウン型キャパシタ等、他の形のキャパシタを使用しても良い。
【００７９】
また、本発明の実施形態では、シリコン酸化膜（ALD-SiO2膜）を形成する場合についてのみ説明したが、本発明は何等これに限定されることなく、他の絶縁膜、例えば、シリコン窒化膜等を成膜する場合にも同様に適用できる。
【産業上の利用可能性】
【００８０】
以上説明した実施形態、実施例では、本発明を適用できる半導体デバイスとして、ＤＲＡＭを例にとって説明したが、本発明は、ALD/MLD法を用いてダブルパターニングを行なう他の半導体デバイスにも適用可能である。
【符号の説明】
【００８１】
21，31  下層膜
22，32  レジスト（BARC）
23 ,33  ALD膜
1   半導体基板
1a  活性領域
1b  容量コンタクト接続領域
1c  ビットコンタクト接続領域
2   素子分離領域（STI）
2a  マット酸化膜
2b  マスク窒化膜
3   埋め込みワード線（3-1,3-2）
3a  マスク窒化膜
3b  ワードトレンチ
3c  In-Situ Steam Generation酸化膜（ISSG）
3d  メタルワードライン
3e  キャップ絶縁膜
3’ 埋め込みダミーワード線（3’-1,3’-2）
4   第一層間絶縁膜（酸化膜／窒化膜）
5   ビットラインゲート（BLG）
5c  ビットコンタクトホール
5d  BLG下層膜/ビットコンタクトプラグ
5e  BLG上層膜
5f  サイドウォール絶縁膜
6   第二層間絶縁膜
7   容量コンタクト
10  ストッパー膜
11  第三層間絶縁膜
12  キャパシタ
12a シリンダーホール
12b 下部電極
12c 容量絶縁膜
12d 上部電極
13  第四層間絶縁膜
14  配線コンタクト
15  配線
16  保護絶縁膜
R   レジストパターン
S   被エッチング膜
M   サイドウォールマスク
M’ ALD-SiO2膜
M1  標準条件で成膜されたALD-SiO2膜
M2  高成膜レート条件で成膜されたALD-SiO2膜
MCA メモリセル領域
Tr1 トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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