(57)【要約】【課題】容量を充放電させ信号を遅延させる回路の遅延時間の温度依存性を緩和し回路規模の増大を抑制可能とした半導体装置の提供。【解決手段】互いに異なる電源電圧を与える第１の電源（ＶＤＤ）と第２の電源（ＶＳＳ）の間に直列に接続され、制御電極が共通に接続された第１及び第２のＦＥＴ（Ｍ１１、Ｍ１２）と、前記第１及び第２のＦＥＴの間に接続する第１の回路を有するインバータを備え、前記第１の回路は、互いに並列に接続された第１の抵抗素子（Ｒ１２）と第３のＦＥＴ（Ｍ１３）を備え、前記第１の抵抗素子（Ｒ１２）の抵抗値は正の温度特性を有し、前記第３のＦＥＴ（Ｍ１３）は、その動作範囲に、第３のＦＥＴ（Ｍ１３）の端子間抵抗が、第１の抵抗素子（Ｒ１２）の温度特性と逆極性の負の温度特性を示す領域を含む。【選択図】図１
2013110661.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる電源電位の第１の電源と第２の電源との間に直列に接続され、制御電極が共通に接続された第１及び第２のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、前記第１のＦＥＴ及び前記第２のＦＥＴの間に接続された第１の回路と、を有するインバータを含み、
前記第１の回路は、互いに並列に接続された第１の抵抗素子及び第３のＦＥＴを含み、
前記第３のＦＥＴは、その動作範囲に、前記第１の抵抗素子の温度特性と逆極性の温度特性を示す領域を含む、半導体装置。
【請求項２】
前記第１の抵抗素子は正の温度特性を有し、前記第３のＦＥＴは、端子間抵抗値が負の温度特性を示す領域を動作範囲に含む、請求項１記載の半導体装置。
【請求項３】
前記第１の回路は、更に、
前記互いに並列に接続された前記第１の抵抗素子及び前記第３のＦＥＴの一端と、
前記第１のＦＥＴ及び前記第２のＦＥＴのいずれか一方の間に接続された第２の抵抗素子を更に備える、請求項１又は２記載の半導体装置。
【請求項４】
前記第３のＦＥＴのゲート電極に電圧を供給する電圧発生回路を備える、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３のＦＥＴのゲート電極はそれ自身の電極にダイオード接続される、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１及び第３のＦＥＴは、ともに第１の導電型トランジスタであり、
前記第２のＦＥＴは、第２の導電型トランジスタである、請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
第１乃至第３のノードと、第１及び第２の前記インバータをさらに備え、
前記第１のインバータは、
前記第１のインバータが含む前記第１及び第２のＦＥＴの共通接続された前記制御電極に接続する第１の入力ノードと、
前記第１のインバータが含む前記第１の回路の一端と前記第１及び第２のＦＥＴのいずれかの一端との間に接続する第１の出力ノードと、
を含み、
前記第２のインバータは、
前記第２のインバータが含む前記第１及び第２のＦＥＴの共通接続された前記制御電極に接続する第２の入力ノードと、
前記第２のインバータが含む前記第１の回路の一端と前記第１及び第２のＦＥＴのいずれか一端との間に接続する第２の出力ノードと、
を含み、
前記第１のノードは前記第１の入力ノードに接続し、
前記第２のノードは、前記第１の出力ノードに接続するとともに、前記第２の入力ノードに接続し、
前記第３のノードは前記第２の出力ノードに接続する、請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のインバータが含む前記第１の回路において、
前記第１及び第３のＦＥＴは、第１の導電型トランジスタであり、
前記第２のＦＥＴは、第２の導電型トランジスタであり、
前記第２のインバータが含む前記第１の回路において、
前記第２のＦＥＴは、前記第１の導電型トランジスタであり、
前記第１及び第３のＦＥＴは、前記第２の導電型トランジスタである、請求項７記載の半導体装置。
【請求項９】
第１の電源電位を有する第１の電源線、及び、第１のノードの間に接続する第１のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、
前記第１の電源電位と異なる第２の電源電位を有する第２の電源線、及び、第２のノードの間に接続する第２のＦＥＴと、
前記第１及び第２のノードの間に接続する第１の回路と、を有するインバータを備え、
前記第１の回路は、並列に接続された第１の抵抗素子及び第３のＦＥＴを備え、
前記第１の抵抗素子は正の温度特性を有し、
前記第３のＦＥＴは、その動作範囲に、端子間抵抗値が負の温度特性を示す領域を含む、半導体装置。
【請求項１０】
前記第３のＦＥＴに、ゲート電圧を与える電圧発生回路を備えた請求項９記載の半導体装置。
【請求項１１】
前記第３のＦＥＴのドレインとゲートが接続された請求項９又は１０記載の半導体装置。
【請求項１２】
前記第１の回路が、前記第１及び第２のＦＥＴの一方と、前記第１の抵抗素子と前記第３のＦＥＴのドレインの接続点の間に、さらに第２の抵抗素子を備えた請求項９乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第３のＦＥＴは、ドレイン電流の温度特性が正を示す動作領域を含むように、バイアスされる、請求項９乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
互いに異なる電源電位の第１の電源と第２の電源間に直列に接続され、入力ノードの信号のレベルに応答して、一方が導通するとき、他方は非導通となる第１及び第２のＦＥＴを備え、前記第１及び第２のＦＥＴの一方の導通時に、出力ノードに一端が接続される容量を充電し、他方の導通時に、前記容量を放電し、
さらに、
一端が前記容量の一端に接続され、他端が前記第１及び第２のＦＥＴのいずれかのドレインに接続され、正の温度特性を有する第１の抵抗素子と、
前記第１の抵抗素子の前記一端と前記他端にドレインとソースがそれぞれ接続され、前記容量の放電時に、ゲート・ソース間電圧が、ドレイン電流の温度特性が正となる電圧範囲を含むようにバイアスされる第３のＦＥＴと、
を含むインバータを備えた半導体装置。
【請求項１５】
前記第１のＦＥＴの導通時に前記容量が充電され、前記第２のＦＥＴの導通時に、前記容量が放電され、
前記第１の抵抗素子の前記他端が前記第２のＦＥＴのドレインに接続され、
前記容量の一端と、前記第１の抵抗素子の前記一端と前記第３のＦＥＴのドレインとの接続点の間に接続された第２の抵抗素子をさらに備え、
前記容量の端子間電圧を分圧した電圧が、前記第３のＦＥＴのドレイン・ソース間に印加される、請求項１４記載の半導体装置。
【請求項１６】
前記第３のＦＥＴはゲートとドレインが接続されている、請求項１４又は１５記載の半導体装置。
【請求項１７】
前記第３のＦＥＴのゲートは、電圧発生回路からゲート電圧を受ける、請求項１４又は１５記載の半導体装置。
【請求項１８】
複数段カスケード接続した前記インバータを備えた請求項１４乃至１７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば信号を伝播する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、容量Ｃと抵抗ＲからなるＣＲ回路（ＣＲ遅延回路）が、所定時間経過毎に信号を出力するタイマ回路や発振回路、あるいはワンショットパルス生成回路等のタイミング回路に用いられている。よく知られているように時定数τ＝ＣＲのＣＲ回路に理想的なステップ信号が入力された場合、容量の端子間電圧の信号振幅の１０％と９０％の間の推移時間である立ち上がり時間ｔｆと立ち下がり時間ｔｒは２．２τ＝２．２ＲＣで近似される。半導体装置において容量としては、寄生容量を利用したり、別途、容量素子が接続される。特に制限されないが、半導体集積回路の寄生容量として例えば同一配線層間での隣接配線間の容量や上下配線層間の容量（平行平板型容量）が用いられる。別途設ける容量素子として、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタや基板表面の拡散層と基板間の接合容量（ウェル内の拡散層とウェル間の接合容量）等がある。抵抗としては、例えば配線、ＭＯＳトランジスタのゲート電極や拡散抵抗、あるいは、ＭＯＳトランジスタのオン抵抗等が用いられる。
【０００３】
半導体装置において、容量（寄生容量あるいはＭＯＳキャパシタ等）の温度による容量値の変化は比較的少ないが、導体の抵抗成分は、一般に、高温で抵抗値が高くなる正の温度特性を有する。この結果、温度が高くなるほど、ＣＲ回路の時定数τが大となり、容量の端子間電圧の立ち上がり時間、立ち下がり時間（遅延時間）が長くなる。このため、当該遅延回路を備えた発振回路やタイマ回路等において発振周期あるいはタイマ周期が長くなる。具体的には、メモリ素子のデータ保持にリフレッシュを必要とするダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュの内部タイマのタイマ周期が長くなり、リフレッシュ周期が長くなってしまう。特許文献１には、ＣＭＯＳインバータを複数段備えたリングオシレータにおいて、ＭＯＳトランジスタのオン抵抗により発振周期が高温領域で長くなり、ＤＲＡＭのリフレッシュ周期が長くなるという問題を解決するために、図１０に示すように、ＣＭＯＳインバータ４０２のＰＭＯＳトランジスタ４１４のドレインとＮＭＯＳトランジスタ４１６のドレインの間に、温度が高くなるほど抵抗値が小さくなるような抵抗素子４１８を備えたことで、温度が高くなるほど、発振回路４００の発振周期が短くなるようにした構成が従来技術（特許文献１の図２２）として開示されている。容量（キャパシタ）４２０と抵抗４１８が遅延回路（ＣＲ遅延回路）を構成している。なお、図９のリングオシレータは、ＣＭＯＳインバータ４０２、４０４、４０６、４０８がカスケード接続され、最終段のＣＭＯＳインバータ４０８の出力４１２は、ＮＡＮＤ回路４１０（入力信号ＳＴがＨｉｇｈのときインバータとして機能する）を介して初段のＣＭＯＳインバータ４０２の入力に帰還させて発振させるものである。
【０００４】
特許文献１には、発振周期が高温で短く、低温になるほど長くなるようにした構成が開示されている。リングオシレータの各段のＣＭＯＳインバータは、図９に示すように、ＣＭＯＳインバータの出力ノードと基準電圧端子（例えばＶＳＳ電源端子）間に容量１１２を備え、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６の間に、抵抗値の温度特性が異なる複数の抵抗素子１１８と１２０を並列接続した抵抗並列回路を備えている。抵抗素子１１８（温度依存抵抗素子）は、温度が高くなるにつれ抵抗値が低くなる特性を有し、抵抗素子１２０（温度依非存抵抗素子）は温度変化に対して抵抗値がほとんど変わらない特性を有する。
【０００５】
また、特許文献２には、ＣＭＯＳインバータのＰＭＯＳトランジスタと、ＮＭＯＳトランジスタのドレイン間に直列に接続された第１の抵抗及び第２の抵抗と、第１の抵抗に並列に接続されたＮＭＯＳトランジスタと、第２の抵抗の両端に両端が接続されたヒューズを備え、ヒューズの切断の有無で遅延時間を可変させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１２４０４号公報
【特許文献２】特開２００２−４２４６６号公報
【特許文献３】特開２０１０−２３２５８３号公報
【非特許文献】
【０００７】
【非特許文献１】Kouichi Kanda et al., "Design Impact of Positive Temperature Dependence on Drain Current in Sub-1-V CMOS VLSIs",  IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.36, NO.10, OCTOBER, 2001 <インターネットURL：  http://lowpower.iis.u-tokyo.ac.jp/~kawapy/publications/IEEEJSSC01PTD.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下は、本発明者による関連技術の分析である。
【０００９】
特許文献１においては、図９に示したように、遅延回路一段あたり、温度が高くなるにつれ抵抗値が低くなる特性の抵抗素子１１８と、温度変化に対して抵抗値がほとんど変わらない特性の抵抗素子１２０を並列接続した構成とされている。特許文献１に記載されているように、負の温度係数を有する抵抗素子１１８を作成するために、専用の配線層と専用の不純物のドープ工程が必要である。さらに、抵抗素子１１８において、負の温度係数とするためには、不純物ドープを極めて少なくすることから、そのシート抵抗値は極めて高くなる（特許文献１の例えば図１６から、１００℃で１．６７ＧΩ／□：Ｇｉｇａ  Ｏｈｍ／Ｓｑｕａｒｅ）。このため、抵抗値をおおよそ揃えるためには、かなり大きなレイアウト面積が必要となる。
【課題を解決するための手段】
【００１０】
前記問題点の少なくとも１つを解決するため、本発明は概略以下の構成とされる（但し、以下に制限されない）。
【００１１】
本発明によれば、互いに異なる電源電位の第１の電源と第２の電源との間に直列に接続され、制御電極が共通に接続された第１及び第２のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、前記第１のＦＥＴ及び前記第２のＦＥＴの間に接続された第１の回路と、を有するインバータを含み、前記第１の回路は、互いに並列に接続された第１の抵抗素子及び第３のＦＥＴを含み、前記第３のＦＥＴは、その動作領域に、前記第１の抵抗素子の温度特性と極性が逆の温度特性を示す領域を含む半導体装置が提供される。前記第１の抵抗素子は正の温度特性を有し、前記第３のＦＥＴは、その動作範囲に、端子間の抵抗値が負の温度特性を示す領域を含み、前記第１の抵抗素子の正の温度特性の影響を緩和するようにしている。
【発明の効果】
【００１２】
本発明によれば、容量を充放電させ信号を遅延させる回路の遅延時間の温度依存性を緩和し、回路規模の増大を抑制可能としている。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の構成を示す図である。
【図２】（Ａ）、（Ｂ）はＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのドレイン電流−ゲート電圧（ＩＤＳ−ＶＧＳ）特性の温度依存性を説明するための図である。
【図３】本発明の実施形態１の動作を説明するタイミング波形図である。
【図４】本発明の実施形態１の変形例の構成を示す図である。
【図５】本発明の実施形態１の変形例の動作を説明するタイミング波形図である。
【図６】本発明の実施形態１におけるドレイン電流−ゲート電圧（ＩＤＳ−ＶＧＳ）特性の一例を説明するための図である。
【図７】本発明の実施形態２の構成を示す図である。
【図８】本発明の実施形態２の変形例の構成を示す図である。
【図９】特許文献１に開示されたインバータの構成を示す図である。
【図１０】特許文献１に開示された発振回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
実施形態の一つは、以下に示される。但し、本願の請求内容はこの実施形態に限定されない。本発明の好ましい態様の１つによれば、互いに異なる電源電位の第１の電源と第２の電源間に直列に接続され、導電型が互いに逆の第１及び第２のＭＯＳＦＥＴ（Ｍ１１、Ｍ１２）を備えたインバータ（１１）を備え、第１及び第２のＭＯＳＦＥＴ（Ｍ１１、Ｍ１２）は、入力ノードの信号のレベルに応答して、一方が導通するとき、他方は非導通となり、導通時に、出力ノードに一端が接続される容量（Ｃ１）を、それぞれ、充電及び放電する。さらに、インバータ（１１）は、一端が容量（Ｃ１）の一端に接続され、他端が第２のＭＯＳＦＥＴ（Ｍ１２）のドレインに接続され、正の温度特性（温度係数）を有する第１の抵抗素子（Ｒ１２）と、第１の抵抗素子（Ｒ１２）の前記一端と前記他端にドレインとソースがそれぞれ接続され、容量（Ｃ１）の放電時に、ゲート・ソース間電圧（ＶＧＳ）が、ドレイン電流（ＩＤＳ）の温度特性が正となる電圧範囲に含むようにバイアスされる第３のＭＯＳＦＥＴ（Ｍ１３）とを備え、第３のＭＯＳＦＥＴ（Ｍ１３）が、前記第１の抵抗素子（Ｒ１２）の温度特性の影響を緩和・抑制するようにしている。
【００１５】
ＭＯＳＦＥＴのドレイン・ソース間電流ＩＤＳは、通常、強反転領域（ゲート・ソース間電圧ＶＧＳが閾値電圧以上）では、高温時の方が低温時よりも電流値が小となり、弱反転領域（サブスレッショルド領域：ゲート・ソース間電圧が閾値電圧未満）で流れるドレイン・ソース間電流（サブスレッショルド・リーク電流）は、高温時の方が低温時よりも電流値は大となる（例えば特許文献３の図２参照）。
【００１６】
しかしながら、電源電圧が例えば１Ｖ程度の低電圧動作となると、ＭＯＳＦＥＴのドレイン・ソース間電流ＩＤＳの温度依存性が逆転することが知られている（非特許文献１等参照）。例えばＮＭＯＳＦＥＴのドレイン電流（ドレイン・ソース間電流ＩＤＳ）は、ゲート・ソース間電圧が所定の電圧以下（ドレイン電流の温度特性がほぼ０となるＺＴＣ（Ｚｅｒｏ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）ポイントに対応した所電圧ＶＺＴＣ（Ｎ）以下）では、高温時のほうが低温時よりも電流値が増大し（すなわち、ドレイン電流は正の温度特性を有する）、ゲート・ソース間電圧が所定の電圧よりも大のとき（ＶＺＴＣ（Ｎ）よりも大のとき）は、ドレイン電流は高温時のほうが低温時よりも電流値が減少する（すなわち、ドレイン電流は負の温度特性を有する）。ドレイン・ソース間電流の正の温度特性は、ＭＯＳＦＥＴのドレイン・ソース間の端子間の抵抗値に換算すると、ゲート・ソース間電圧が所定の電圧（ＶＺＴＣ（Ｎ））以下のとき、負の温度特性を有することに対応する。本発明によれば、抵抗素子と並列に挿入されるＭＯＳＦＥＴ（Ｍ１３）のゲート・ソース間電圧は、例えば前記容量（Ｃ１）の放電時の動作範囲として、ドレイン電流が正の温度特性となる領域を含むようにバイアスされる。このため、容量（Ｃ１）の放電時の時定数の温度依存性を緩和し、負の温度特性の抵抗素子を設ける構成と比較して、製造構成の複雑化、増大を回避し、さらに、回路規模の増大を抑制可能としている。以下、実施形態に即して説明する。
【００１７】
図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、初段のインバータ１１は、高位側電源電圧を与える電源ＶＤＤにソースが接続され、ゲートに入力信号ＩＮを入力し、ドレインがノードＮ１１に接続されたＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）Ｍ１１と、
低位側電源電圧を与える電源ＶＳＳにソースが接続され、ゲートがＰＭＯＳトランジスタＭ１１のゲートと共通接続され入力信号ＩＮを共通に受けるＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）Ｍ１２と、
ＰＭＯＳトランジスタＭ１１のドレインノードＮ１１に一端が接続された抵抗Ｒ１１と、
抵抗Ｒ１１の他端に一端が接続され、ＮＭＯＳトランジスタＭ１１のドレインに他端が接続された抵抗Ｒ１２と、
ドレインとゲートが接続されて抵抗Ｒ１１の他端に接続され、ソースがＮＭＯＳトランジスタＭ１１のドレインに接続されたＮＭＯＳトランジスタＭ１３と、
を備え、ＰＭＯＳトランジスタＭ１１のドレインノードＮ１１と第２の電源ＶＳＳ間に容量Ｃ１が接続されている。ドレインとゲートが接続されたＮＭＯＳトランジスタＭ１３はダイオード接続のＭＯＳトランジスタともいう。
【００１８】
次段のインバータ１２は、電源ＶＤＤにソースが接続され、ゲートがノードＮ１１に接続されたＰＭＯＳトランジスタＭ２１と、
電源ＶＳＳにソースが接続され、ゲートがＰＭＯＳトランジスタＭ２１のゲートと共通にノードＮ１１に接続されたＮＭＯＳトランジスタＭ２２と、
ＮＭＯＳトランジスタＭ２２のドレインノードＮ２１に一端が接続された抵抗Ｒ２２と、抵抗Ｒ２２の他端と、ＰＭＯＳトランジスタＭ２１のドレイン間に接続された抵抗Ｒ２１と、
ドレインとゲートが接続されて抵抗Ｒ２２の他端に接続され、ソースがＰＭＯＳトランジスタＭ２１のドレインに接続されたＰＭＯＳトランジスタＭ２３と、
を備え、ＮＭＯＳトランジスタＭ２２のドレインノードＮ２１と電源ＶＤＤ間には容量Ｃ２が接続されている。
【００１９】
特に制限されないが、図１において、容量Ｃ１は、例えば、ゲートがノードＮ１１に接続され、ソースとドレインが共通接続され電源ＶＳＳに接続されたＮＭＯＳトランジスタ（ＭＯＳキャパシタ）からなる。また容量Ｃ２は、例えばゲートがノードＮ２１に接続され、ソースとドレインが共通接続され電源ＶＤＤに接続されたＰＭＯＳトランジスタ（ＭＯＳキャパシタ）からなる。
【００２０】
図１には、２段のインバータ１１、１２が示されているが、３段以上の構成とする場合、インバータ１２の出力が、初段のインバータ１１と同一構成のインバータの入力に接続され、インバータ１１とインバータ１２が交互に接続される。奇数段のインバータを接続する構成の場合、最終段のインバータは、インバータ１１と同一構成とされ、偶数段のインバータを接続する構成の場合、最終段のインバータはインバータ１２と同一構成とされる。なお、図１では、インバータ１１とインバータ１２の順に接続された構成が示されているが、インバータ１２を初段、インバータ１１を次段としてもよいことは勿論である。
【００２１】
抵抗素子Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２は、一般に用いられる金属抵抗または拡散層抵抗であり、導体の特徴である正の温度特性（温度が高くなるに従い抵抗値が増加する）を持つ。
【００２２】
図１において、電源電圧ＶＤＤは、ＰＭＯＳトランジスタＭ１１の閾値の絶対値｜ＶＴＰ｜と、ＮＭＯＳトランジスタＭ１２の閾値ＶＴＮの和に比べて十分高い電圧に設定される。また、ＰＭＯＳトランジスタＭ２１の閾値の絶対値｜ＶＴＰ｜と、ＮＭＯＳトランジスタＭ２２の閾値ＶＴＮの和に比べて十分高い電圧に設定される。ＮＭＯＳトランジスタＭ１２、Ｍ２２のオン抵抗、ＰＭＯＳトランジスタＭ１１、Ｍ２１のオン抵抗は、正の温度特性を有する。例えばＮＭＯＳトランジスタＭ１２は、そのゲート・ソース間電圧ＶＧＳが閾値電圧ＶＴＮ以上の強反転領域で、ドレイン電流は、高温時の方が低温時よりも減少し、オン抵抗は、高温時の方が低温時よりも増加し、正の温度特性を有する。
【００２３】
図２（Ａ）、（Ｂ）は、低電圧領域でのＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのＩＤＳ−ＶＧＳ特性を説明する図である（非特許文献１のＦｉｇ．１参照）。図２（Ａ）に示すように、ＮＭＯＳＦＥＴにおいて、ゲート・ソース間電圧ＶＧＳが所定の電圧（ＶＺＴＣ（Ｎ））以下では、ＮＭＯＳＦＥＴが導通（オン）時のドレイン電流（ドレイン・ソース間電流）ＩＤＳは、高温時の方が低温時よりも電流値が大となる。ドレイン・ソース間の端子間抵抗に換算すると、抵抗値（オン抵抗）は負の温度特性を有する。一方、ゲート・ソース間電圧ＶＧＳが所定の電圧（ＶＺＴＣ（Ｎ））よりも大きい場合、ドレイン・ソース間電流ＩＤＳは、低温時の方が高温時よりも電流値が大となる。ドレイン・ソース間の端子間抵抗に換算すると、抵抗値（オン抵抗）は正の温度特性を有する。ゲート・ソース間電圧ＶＧＳが所定の電圧（ＶＺＴＣ（Ｎ））のときには、高温時と低温時のドレイン・ソース間電流ＩＤＳが交差し、ドレイン・ソース間電流ＩＤＳの温度特性は零（０）となる。高温時と低温時のドレイン・ソース間電流ＩＤＳが交差する点をＺＴＣ（Ｚｅｒｏ  Ｔｅｍｐａｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）ポイントという。ドレイン・ソース間電流ＩＤＳの温度特性が０となるＺＴＣポイントのゲート・ソース間電圧ＶＧＳをＶＺＴＣ（Ｎ）と表す。ＶＺＴＣ（Ｎ）は通常、ＮＭＯＳＦＥＴの閾値電圧ＶＴＨN付近にある。
【００２４】
また図２（Ｂ）に示すように、ＰＭＯＳＦＥＴにおいて、ゲート・ソース間電圧ＶＧＳ（＜０）が所定の電圧ＶＺＴＣ（Ｐ）（＜０）よりも高い場合（ゲート・ソース間電圧ＶＧＳの絶対値がＶＺＴＣ（Ｐ）の絶対値よりも小さい場合）、ＰＭＯＳＦＥＴが導通（オン）時のドレイン電流ＩＤＳは、高温時の方が低温時よりも電流値が大となり、ドレイン・ソース間の端子間抵抗に換算すると、抵抗値（オン抵抗）は負の温度特性を有する。ゲート・ソース間電圧ＶＧＳ（＜０）が所定の電圧ＶＺＴＣ（Ｐ）（＜０）よりも低い場合、ドレイン電流ＩＤＳは、低温時の方が高温時よりも電流値が大となり、ドレイン・ソース間の端子間抵抗に換算すると、抵抗値（オン抵抗）は正の温度特性を有する。ゲート・ソース間電圧ＶＧＳ（＜０）が所定の電圧ＶＺＴＣ（Ｐ）のときには、高温時と低温時のドレイン電流ＩＤＳが交差し、ドレイン電流ＩＤＳの温度特性は零（０）となる。ＶＺＴＣ（Ｐ）（＜０）は通常PＭＯＳＦＥＴの閾値電圧ＶＴＨP（＜０）付近にある。以下、概説する。
【００２５】
飽和領域におけるＭＯＳトランジスタのドレイン・ソース間電流ＩＤＳは一般に式（１）で表される（非特許文献１参照）。なお、図１において、ＭＯＳトランジスタＭ１３はドレインとゲートが接続され、ドレイン・ソース間電圧ＶＤＳはゲート・ソース間電圧にＶＧＳに等しく、ＶＤＳ＞ＶＧＳ−ＶＴＨ（ＶＴＨ：閾値電圧）が成り立つため、飽和領域で動作する。
【００２６】
2013110661.tif 000003
【００２７】
式（１）において、μ（Ｔ）は温度Ｔ（絶対温度）でのキャリアの移動度（モビリティ）、ＶＴＨ（Ｔ）は温度Ｔ（絶対温度）での閾値電圧である。αはドレイン・ソース間電流ＩＤＳのゲート・ソース電圧ＶＧＳの依存性を示す指数項の係数である（例えばα＝１〜２）。温度（絶対温度）Ｔにおける閾値電圧ＶＴＨ（Ｔ）と移動度μ（Ｔ）は、それぞれ次式（２）、（３）で表される。
【００２８】
2013110661.tif 000004
【００２９】
2013110661.tif 000005
【００３０】
式（２）において、κ（＞０）は温度係数であり、例えば２．５ｍＶ／Ｋ（ＫはＫｅｌｖｉｎ）である。式（３）において、ｍは例えば３／２（＝１．５）で与えられる。なお、Ｔ０は所定の基準温度であり、例えば２５℃（室温）のとき、Ｔ０＝２７３．１５＋２５＝２９８．１５Ｋ（絶対温度）である。
【００３１】
閾値電圧ＶＴＨ（Ｔ）の温度特性は負であり（高温時の方が低温時よりも値が小さい）、移動度μ（Ｔ）の温度特性も負であるが、式（１）において、閾値電圧ＶＴＨ（Ｔ）にはマイナス符号がかかるため、ＭＯＳＦＥＴのドレイン・ソース間電流ＩＤＳの温度特性に関して、閾値電圧ＶＴＨ（Ｔ）は正として作用する。式（１）の右辺に（２）、（３）を代入し対数をとると、
【００３２】
2013110661.tif 000006
【００３３】
式（４）をＴで微分すると次式（５）と表される。
【００３４】
2013110661.tif 000007
【００３５】
式（５）の右辺の第１項（負値）は高温時には低温時よりも値が大きくなり、第２項（正値）は、高温時には低温時よりも値は小さくなる。ドレイン・ソース間電流ＩＤＳの温度特性が０となるのは、温度Ｔで微分した微係数が０となることである。式（５）においてＴを所定の値に設定した場合の値が０となることに対応する。したがって、式（６）が成り立ち、式（８）が得られる。
【００３６】
2013110661.tif 000008
【００３７】
2013110661.tif 000009
【００３８】
∴    
2013110661.tif 000010
【００３９】
式（８）において、例えばＴ＝Ｔ０とすると式（９）が得られる。
【００４０】
2013110661.tif 000011
【００４１】
式（９）のＶＧＳが、Ｔ＝Ｔ０を含む所定の温度範囲でのＺＴＣポイントでのゲート・ソース間電圧ＶＧＳ(ＶＺＴＣ)の一つ（近似値）を与える。
【００４２】
ドレイン・ソース間電流ＩＤＳの温度特性は、図２（Ａ）に示すように、ゲート・ソース間電圧ＶＧＳによって、ＶＧＳ＜ＶＺＴＣ（N）で正（高温ほど電流値が大きくなる）、ＶＧＳ＞ＶＺＴＣ（N）で負（高温ほど電流値が小さくなる）、ＶＧＳ＝ＶＺＴＣ（N)で０となる。以上でＺＴＣポイントのゲート・ソース間電圧ＶＧＳの説明を終える。
【００４３】
再び図１を参照すると、本実施形態においては、ＮＭＯＳトランジスタＭ１３ゲート・ソース間電圧ＶＧＳが、ＺＴＣポイント以下の電圧となるように、ノードＮ１１の電圧を抵抗Ｒ１１、Ｒ１２で分圧している。ＩＮがＨｉｇｈレベル（＝ＶＤＤ）となり、ＮＭＯＳトランジスタＭ１２が導通し、容量Ｃ１の電荷を電源ＶＳＳ側に放電する場合に、ＮＭＯＳトランジスタＭ１３のゲート・ソース間に印加される電圧は、ＶＺＴＣ（N）以下となり、飽和領域で動作するＮＭＯＳトランジスタＭ１３のドレイン・ソース間電流ＩＤＳの電流値は、高温時に低温時よりも増大する正の温度特性を有する。ドレイン・ソース間端子間抵抗は、高温時に低温時よりも減少する負の温度特性を有する。
【００４４】
図３は、図１の回路の動作を説明するための波形図である。図３には、図１の入力信号ＩＮとノードＭ１１、Ｎ１２、Ｎ１３の電圧波形が示されている。図１において、入力信号ＩＮがＬｏｗレベル（電源電圧ＶＳＳ）のとき、ＰＭＯＳトランジスタＭ１１が導通し、ＮＭＯＳトランジスタＭ１２は非導通とされる。容量Ｃ１１は、ＰＭＯＳトランジスタＭ１１を介して電源ＶＤＤから充電される。すなわち、ノードＮ１１はＨｉｇｈ電位（＝電源電位ＶＤＤ）にプリチャージされる（容量Ｃ１にはＣ１×ＶＤＤの電荷が蓄積される）。ＮＭＯＳトランジスタＭ１２は非導通であり、ノードＮ１２、Ｎ１３は、電源ＶＳＳと非導通であり、ＰＭＯＳトランジスタＭ１１を介して電源ＶＤＤに接続されるため、ともに電源電圧ＶＤＤとされる。ＮＭＯＳトランジスタＭ１２のゲート・ソース間電圧ＶＧＳは、ノードＮ１２とＮ１３の差電圧で与えられるがノードＮ１２とＮ１３は等電位であり、閾値電圧以下であるため、ＮＭＯＳトランジスタＭ１３は非導通とされる。なお、ＩＮがＬｏｗレベルでノードＮ１１がＨｉｇｈとなると、２段目のインバータのＮＭＯＳトランジスタＭ２２が導通し、ＰＭＯＳトランジスタＭ２１は非導通となり、ノードＮ２１は電源電位ＶＳＳとなり、第２の容量Ｃ２は充電される（容量Ｃ２の蓄積電荷Ｑ＝Ｃ２×ＶＤＤ）。
【００４５】
この状態からＩＮをＬｏｗレベルからＨｉｇｈレベル（ＶＤＤ）に遷移させると、ＮＭＯＳトランジスタＭ１２が導通し、ＰＭＯＳトランジスタＭ１１は非導通となり、ノードＮ１３は、ＶＳＳレベルに速やかに放電される。そして、ノードＮ１２は、ノードＮ１１の電位を、抵抗Ｒ１１とＲ１２で分圧した電圧となる。抵抗Ｒ１１とＲ１２の抵抗値は、ノードＮ１２の電圧は、好ましくは、図２のＺＴＣポイント以下であり、ＮＭＯＳトランジスタＭ１３の閾値電圧以上となるように、設定される。
【００４６】
容量Ｃ１の蓄積電荷（Ｑ＝Ｃ１×ＶＤＤ）を放電するために、徐々に、ノードＮ１１、Ｎ１２の電位が下がる。
【００４７】
ＮＭＯＳトランジスタＭ１３のゲート・ドレイン間電圧＝ゲート・ソース間電圧ＶＧＳは、図２のＺＴＣポイントの電圧ＶＺＴＣ（Ｎ）以下とされ、ＮＭＯＳトランジスタＭ１３のドレイン電流は温度が高くなるほど大となり、ドレイン・ソース間の端子間抵抗Ｒ１３（Ｔ）は、負の温度特性を示す。ＮＭＯＳトランジスタＭ１３のドレイン・ソース間の端子間抵抗Ｒ１３（Ｔ）は、式（１０）で近似される。
【００４８】
R13(T)＝R13(T0)×(1-a1(T-T0)) ・・・（10）
【００４９】
Ｔ０は所定の基準温度（室温等）、Ｒ１３（Ｔ０）は基準温度Ｔ０でのＮＭＯＳトランジスタＭ１３のドレイン・ソース間の端子間抵抗である。抵抗Ｒ１３（Ｔ）の温度係数は−ａ１であり、負値である（ａ１＞０）。
【００５０】
抵抗Ｒ１２は、次式（１１）で与えられる。
【００５１】
R12(T)＝R12(T0)×(1+a2(T-T0))  ・・・（11）
【００５２】
Ｒ１２（Ｔ０）は基準温度Ｔ０で抵抗Ｒ１２の抵抗値である。抵抗Ｒ１２（Ｔ）の温度係数はａ２（＞０）である。
【００５３】
高温時には、抵抗Ｒ１２の抵抗値Ｒ１２は低温時よりも大となるが、ＮＭＯＳトランジスタＭ１３のドレイン・ソース間の端子間抵抗Ｒ１３は低温時よりも小となる。このため、高温時における並列合成抵抗ＲＰ＝Ｒ１２‖Ｒ１３（Ｔ）の増大を抑制している。
【００５４】
並列合成抵抗ＲＰ＝Ｒ１２‖Ｒ１３（Ｔ）は、
1/RP＝1/R12+1/R13(T)    ・・・（12）
で与えられる。式（１２）において、高温時に、１／Ｒ１２は減少するが、１／Ｒ１３（Ｔ）は増大し、１／ＲＰの減少を緩和している。すなわち、ＭＯＳトランジスタＭ１３は、抵抗Ｒ１２の正の温度特性を緩和・抑制、あるいは相殺するように働く。
【００５５】
逆に低温時には、高温時よりも抵抗Ｒ１２の抵抗値は下るが、ＮＭＯＳトランジスタＭ１３のドレイン・ソース間電流ＩＤＳは高温時よりも減少し、ドレイン・ソース間の端子間抵抗R13は高温時よりも大となる。このため、低温時における並列合成抵抗ＲＰ＝Ｒ１２（Ｔ）‖Ｒｏｎ１３（Ｔ）の減少を抑制している。
【００５６】
なお、容量Ｃ１の放電パスであるノードＮ１１とＶＳＳ間の抵抗成分は、ＮＭＯＳトランジスタＭ１２のオン抵抗をＲｏｎ１２とすると、
R＝R11+R12‖R13+Ron12      ・・・（13）
で与えられる。時定数τはτ＝ＣＲで与えられる。時定数τの立ち下がり時間ｔｆ＝２．２ＣＲ与えられる。式（１３）の右辺第２項の並列合成抵抗の温度特性の温度変化を緩和、抑制し、立ち下がり時間ｔｆの温度特性を緩和している。
【００５７】
図３において、ノードＮ１１の電圧が徐々に下がり、次段のインバータの放電動作が始まる（ノードＮ２１がＶＳＳからＶＤＤへの立ち上がりを開始）までの間の時間がインバータ１段あたりの遅延時間（図３の「遅延時間」参照）を決定する。次段のインバータの放電動作の開始（ＰＭＯＳトランジスタＭ２１が導通し、ＮＭＯＳトランジスタＭ２２が非導通となり、ノードＮ２１が立ち上がりを開始）は、ノードＮ１１の電圧がほぼ電源電圧の半分（０．５×ＶＤＤ）であることから、ＭＯＳトランジスタＭ１３が負の温度特性状態にバイアスされて動作している。次段のインバータの動作開示までの遅延時間（ノードＮ１１の電源電圧ＶＤＤからの立ち下がり動作時）、ＮＭＯＳトランジスタＮ１３の負の温度特性によって、抵抗Ｒ１２の正の温度特性（温度係数）の影響が緩和もしくは相殺されることになる。
【００５８】
なお、２段目のインバータ（Ｍ２１、Ｍ２２、Ｍ２３、Ｒ２１、Ｒ２２、Ｃ２）についても、容量Ｃ２の放電時（ノードＮ２１をＶＳＳからＶＤＤに設定するとき）、抵抗Ｒ２２、Ｒ２１により、ＰＭＯＳトランジスタＭ２３のゲート・ソース間電圧の絶対値｜ＶＧＳ｜が｜ＶＺＴＣ（Ｐ）｜以下となるように設定され、高温時のほうが低温時よりも、ドレイン電流が大となり、ドレイン・ソース間の端子間抵抗は負の温度特性を有する。このため、温度変化時において、ＰＭＯＳトランジスタＭ２３は正の温度特性（温度係数）の抵抗Ｒ２２の影響を緩和している。
【００５９】
＜実施形態１の変形例＞
図４は、実施形態２として、前記実施形態１の変形例を示す図である。図４を参照すると、この変形例では、図１の１段目のインバータにおいて、抵抗Ｒ１１が削除され、２段目のインバータにおいて抵抗Ｒ２２が削除されている。図４において、ＮＭＯＳトランジスタＭ１３のゲート・ソース間電圧ＶＧＳは、ノードＮ１１とノードＮ１３間の電圧となる。ここで、図２のＶＧＳのＺＴＣポイントの電圧ＶＺＴＣ（Ｎ）（図２（Ａ）参照）をＶＤＤ×０．８とすると、ＮＭＯＳトランジスタＭ１３の温度特性はほぼＶＤＤ×０．８でちょうど０、それ以下で負となるため、ＭＯＳトランジスタＭ１３のドレイン・ソース間の端子間抵抗の温度特性が負となるのは、図５の電圧波形Ｎ１１の「温度特性負領域」で示した期間となる。
【００６０】
電源電圧ＶＤＤと容量値Ｃ１による設計に関して、ノードＮ１１の時定数τが小さい場合や、電源電圧ＶＤＤがＮＭＯＳトランジスタＭ３１の負の温度特性領域に比べて非常に高い場合には、前記実施形態１のように、ノードＮ１１の電圧を抵抗Ｒ１で電圧降下させた電圧を、ＮＭＯＳトランジスタＭ１３のゲート・ソース電圧ＶＧＳとすることが好ましい。
【００６１】
ＮＭＯＳトランジスタＭ１３のドレイン・ソース電流ＩＤＳに関しては、ＮＭＯＳトランジスタＭ１３のゲート・ソース間電圧を、閾値電圧ＶＴＨ付近で使用するが、このときに流れるドレイン・ソース電流ＩＤＳは、図６に示すように、例えばゲート・ソース間電圧ＶＧＳを電源電圧ＶＤＤとした場合に流れるドレイン・ソース電流の値の例えば１／８程度である。
【００６２】
ＩＮがＨｉｇｈレベル（＝ＶＤＤ）のとき、ＮＭＯＳトランジスタＭ１２のゲート・ソース間電圧ＶＧＳは電源電圧ＶＤＤとされる。このときのＮＭＯＳトランジスタＭ１２のドレイン・ソース間電流をＩＤＳ（Ｍ１２）とする。ゲート・ソース間電圧ＶＧＳが電源電圧ＶＤＤのときのドレイン・ソース間電流の１／８の電流値をとる値に設定されたＮＭＯＳトランジスタＭ１３のドレイン・ソース間電流ＩＤＳを、ゲート・ソース間電圧ＶＧＳがＶＤＤであるＮＭＯＳトランジスタＭ１２のドレイン・ソース間電流ＩＤＳ（Ｍ１２）にほぼ対応させるために、ＮＭＯＳトランジスタＭ１３のゲートサイズ（ゲート幅Ｗ）は、ＮＭＯＳトランジスタＭ１２のゲートサイズ（ゲート幅Ｗ）よりも大きなサイズに設定される。容量Ｃ１の放電時に、ＮＭＯＳトランジスタＭ１２（このとき、ＮＭＯＳトランジスタＭ１２のゲート電圧＝ＶＤＤ）に流れるドレイン・ソース間電流ＩＤＳ（Ｍ１２）は、並列回路を構成する抵抗Ｒ１２とＮＭＯＳトランジスタＭ１３にそれぞれ分流する電流の和であることから、ＮＭＯＳトランジスタＭ１３のゲート幅Ｗは、抵抗Ｒ１２の抵抗値に応じて、ＮＭＯＳトランジスタＭ１２のゲート幅の８倍よりも小な値に設定される（例えば３倍程度）。
【００６３】
したがって、ＮＭＯＳトランジスタＭ１３を抵抗Ｒ１２と並列に使用するために、ＮＭＯＳトランジスタＭ１３のゲートサイズ（ゲート幅）を特別に小さくしたり、大きくすることは必要ない。同様のことが、２段目のインバータにおいて抵抗Ｒ２１に並列に接続されるＰＭＯＳトランジスタＭ２３についてもいえる。
【００６４】
＜実施形態２＞
図７は、本発明の実施形態２の構成を示す図である。図１、図４に示した前記実施形態１とその変形例では、１段目のインバータのＮＭＯＳトランジスタＭ１３と、２段目のＰＭＯＳインバータＭ２３は、ゲートとドレインを接続したダイオード接続構成としている。本実施形態では、１段目のインバータのＮＭＯＳトランジスタＭ１３と、２段目のＰＭＯＳインバータＭ２３は、ＭＯＳトランジスタとして用いている。そして、ＮＭＯＳトランジスタＭ１３とＰＭＯＳインバータＭ２３のゲート電圧（ゲート・ソース間電圧）Ｓｉｇ１、Ｓｉｇ２として、図２のＺＴＣポイント以下の電圧を、電圧発生回路１０から供給することによって、ＮＭＯＳトランジスタＭ１３とＰＭＯＳインバータＭ２３のドレイン・ソース間の端子間電圧を負の温度特性を得ることができる。
【００６５】
なお、抵抗Ｒ１２、Ｒ２１の正の温度特性を緩和する点については、図８に示すように、抵抗Ｒ１１、Ｒ２２は省略してもよい。電源電圧ＶＤＤがＮＭＯＳトランジスタＭ３１の負の温度特性領域に比べてさほど高くない場合等に、図８の構成が用いられる。
【００６６】
本実施形態において、電圧発生回路１０は、一般的な定電圧発生回路（バンドギャップリファレンス回路等、温度に依存しない基準電圧発生回路）が用いられる。ＮＭＯＳトランジスタＭ１３、ＰＭＯＳトランジスタＭ２３のゲート電圧に供給するための電圧を設定するため、電圧発生回路１０の出力電圧は、ヒューズ等の調整手段で基準電圧の出力タップ等を選択して設定することによって、容易に設計ができる。特に制限されないが、このヒューズ等の溶断は、半導体装置の製造工程において、高温、低温時での伝播遅延時間等のテスト結果に基づき、ＮＭＯＳトランジスタＭ１３、ＰＭＯＳトランジスタＭ２３のゲート電圧を調整するようにしてもよい。
【００６７】
Ｓｉｇ１は例えば０．４〜０．８Ｖの範囲内、ＰＭＯＳトランジスタＭ２３については、ＮＭＯＳトランジスタＭ１３のゲート電圧よりも、仮に０．１Ｖ高めにシフトした特性であれば、Ｓｉｇ２は０．５〜０．９Ｖの範囲内で設定する。なお、電圧Ｓｉｇ１、Ｓｉｇ２の電圧は、ＳＰＩＣＥのＭＯＳＦＥＴのモデル（ＢＳＩＭ３ｖ３．１等）の閾値電圧の温度依存性、移動度の温度依存性モデルを用いたＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのＩＤＳ−ＶＧＳ特性のシミュレーション結果、又は、該シミュレーション結果と実測結果、等に基づき、導出するようにしてもよい。
【００６８】
上記実施形態によれば、正の温度特性の抵抗素子の特性を緩和するための素子として負の温度特性を有するＭＯＳＦＥＴ（Ｍ１３、Ｍ２３）を備えたことにより、通常のＣＭＯＳプロセスをそのまま適用することが可能であり、ＭＯＳＦＥＴ（Ｍ１３、Ｍ２３）のゲートサイズの増大もさほど大きくなくて済む。このため、特許文献１と比較して、製造工程数を削減し、回路素子の規模、面積の増大を抑止しながら、遅延回路一段あたりの伝播遅延時間の温度依存性を抑制することができる。
【００６９】
上記実施形態によれば、例えば図１０に示したような、インバータを複数段備えたリングオシレータに適用可能である。ただし、リングオシレータは、ＤＲＡＭメモリセルのセルフリフレッシュ用のタイマに制限されるものでない。複数段のインバータにおいて、図１又は図４のインバータ１１、１２の一方を複数段カスケード接続した構成としてもよい。また、容量Ｃ１、Ｃ２は、ＭＯＳキャパシタでなく、例えば上下配線層の配線間の容量等（平行平板型容量）であってもよい。
【００７０】
メモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。上記実施形態によれば、インバータを複数段備えた遅延回路列、等、任意の信号伝送回路、システムに適用可能である。
【００７１】
上記のとおり本願の技術思想は、信号伝送回路を有する任意の半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００７２】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２電型のトランジスタの代表例である。
【００７３】
なお、前記実施形態等には含まれていないが、図１、図４、図７、図８等において、例えば抵抗Ｒ１２に負の温度特性を持たせる構成の場合には、ＭＯＳトランジスタＭ１３を正の温度特性（ＭＯＳトランジスタＭ１３にＺＴＣ以上のゲート・ソース間電圧を与え、高温時にドレイン電流が減少する）とする関連発明（比較例）も原理上は考え得る。さらに、例えば図８等において、抵抗Ｒ１２をＭＯＳトランジスタで置き換え、当該ＭＯＳトランジスタに電圧発生回路１０からＺＴＣ以上のゲート・ソース間電圧を供給することで、ドレイン電流が高温時に減少する負の温度特性（端子間抵抗は正の温度特性）を有し、この正の温度特性を、ＭＯＳトランジスタＭ１３の端子間抵抗の負の温度特性で緩和させる構成とした関連発明（比較例）も原理上は考え得る。
【００７４】
また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７５】
１０  電圧発生回路
１１  初段のインバータ
１２  次段のインバータ
１１２  容量
１１４  ＰＭＯＳトランジスタ
１１６  ＮＭＯＳトランジスタ
１１８  抵抗素子（温度依存抵抗素子）
１２０  抵抗素子（温度非依存抵抗素子）
４００  発振回路
４０２、４０４、４０６、４０８  インバータ
４１０  ＮＡＮＤ
４１２、４２２  ノード
４１４  ＰＭＯＳトランジスタ
４１６  ＮＭＯＳトランジスタ
４１８  温度依存抵抗素子
４２０  キャパシタ（容量）
４２４  トランジスタ直列回路
４２６  遅延回路
【図１】
2013110661.tif 000012
【図２】
2013110661.tif 000013
【図３】
2013110661.tif 000014
【図４】
2013110661.tif 000015
【図５】
2013110661.tif 000016
【図６】
2013110661.tif 000017
【図７】
2013110661.tif 000018
【図８】
2013110661.tif 000019
【図９】
2013110661.tif 000020
【図１０】
2013110661.tif 000021