(57)【要約】【課題】  動作マージンの広い高集積メモリを実現する。【解決手段】    第１電極１４と第２電極１２の間に金属酸化物を含む可変抵抗体１３を挟持してなる可変抵抗素子１において、かかる金属酸化物中に、両電極１２と１４の間を流れる電流の電流密度が局所的に高い電流経路を有し、両電極１２と１４のうち少なくとも抵抗率がより高い一方の特定電極の抵抗率が１００μΩｃｍ以上である場合に、かかる特定電極が可変抵抗体１３と接触する接触領域の短辺方向または短軸方向の寸法Ｒを、特定電極の膜厚ｄに対して１．４倍以上に設定する。これにより、電極の加工ばらつきに起因して電極部分で生じる寄生抵抗のばらつきを低減し、寄生抵抗のばらつきに起因して生じる可変抵抗素子の抵抗変化特性のばらつきを抑制する。【選択図】        図１
2013197504.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に金属酸化物を含んでなる可変抵抗体を備え、前記第１及び第２電極間への電気的ストレスの印加に応じて、前記第１及び第２電極間の電気抵抗が可逆的に変化する可変抵抗素子であって、
前記金属酸化物中に、前記第１及び第２電極間を流れる電流の電流密度が局所的に高い電流経路を有し、
前記第１電極と前記第２電極のうち、少なくとも抵抗率がより高い一方の特定電極の抵抗率が１００μΩｃｍ以上であり、
前記特定電極が前記可変抵抗体と接触する接触領域の短辺方向または短軸方向の寸法が、前記特定電極の膜厚に対して１．４倍以上であることを特徴とする可変抵抗素子。
【請求項２】
前記特定電極が、前記可変抵抗体よりも大きな短辺方向または短軸方向の寸法で形成され、
前記特定電極が、前記接触領域の境界から前記特定電極の膜厚の０．７倍以上外側の領域まで延在していることを特徴とする請求項２に記載の可変抵抗素子。
【請求項３】
前記特定電極が、窒素を含む材料、酸化物材料、又は不純物をドープしたシリコン材料から構成されていることを特徴とする請求項１又は２に記載の可変抵抗素子。
【請求項４】
前記接触領域の短辺方向または短軸方向の寸法が、５０ｎｍ以下であることを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子。
【請求項５】
請求項１〜４の何れかに記載の可変抵抗素子を有するメモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイを備え、
前記メモリセルの両端に書き換え電圧を印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え回路と、
前記メモリセルの両端に読み出し電圧を印加して、前記可変抵抗素子に流れる電流量から当該可変抵抗素子の前記第１及び第２電極間の電気抵抗を検知して記憶された情報を読み出す情報読み出し回路と、を備えてなることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び、当該両電極間に金属酸化物からなる層を可変抵抗体として挟持し構成される不揮発性の可変抵抗素子、並びに当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１４に示す。
【０００４】
図１４に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１２に示す。
【０００６】
図１２は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２４に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２１内の特定のメモリセルＣへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００７】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【０００８】
上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【０００９】
また、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献１及び非特許文献２などから知られている。
【００１０】
また、可変抵抗素子には、電極／可変抵抗体の界面全体にわたって抵抗変化が起こるものと、可変抵抗体中に局所的に電流が流れるフィラメントの形成または破断によって抵抗変化が生じると考えられているもの（フィラメント型）があることが、例えば非特許文献３により明らかにされている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献】
【００１２】
【非特許文献１】H.Pagnia他, "Bistable Switching in Electroformed Metal-Insulator-Metal Devices" Phys. Stat. Sol.(a), Vol.108, pp.11-65, 1988年
【非特許文献２】Baek, I.G.他, "Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses" IEDM2004, pp.587-590, 2004年
【非特許文献３】A. Sawa, "Resistive switching in transition metal oxides", Materials Today, Vol. 11, pp. 28-36, 2008年
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記の可変抵抗素子を用い、Ｇｂｉｔクラスの高集積メモリを実現するには、数１０ｎｍオーダーの微細なサイズの素子を低電圧でばらつきなく動作させることが必要である。そのためには、素子部の寄生抵抗のばらつきを出来る限り小さくし、且つ、寄生抵抗値自体を小さくしなければならない。なお、寄生抵抗のばらつきは、主として製造プロセスの加工ばらつきに起因して形成される電極の寸法が変動することにより生じる。
【００１４】
しかしながら、微細化したフィラメント型可変抵抗素子において、寄生抵抗をどのように制御すべきかについて明らかではなく、寄生抵抗の低減方法について、何の指針も存在しないのが現状である。
【００１５】
ところで、可変抵抗素子を高集積メモリに適用するには、製造プロセス上使いやすい材料で構成されることが望ましい。一方で、金属酸化物を可変抵抗体とする可変抵抗素子において、抵抗スイッチングを安定に行うことのできる可変抵抗体材料と電極材料の間に選択性があることが知られている。すなわち、可変抵抗体材料に応じて、可変抵抗素子の電極として利用可能な電極材料の組み合わせが制限されることが知られている。このため、必ずしも製造プロセス上使いやすい材料を電極材料として採用できるわけではない。
【００１６】
金属酸化物を可変抵抗体とする可変抵抗素子においては、Ｐｔ、Ｒｕ、Ｉｒ等の貴金属電極での動作報告が多いが、こういった材料は、高集積メモリを実現するための微細加工が困難であるか、或いは、材料そのものが高価であるといった問題がある。
【００１７】
一方、上記の利用可能な電極材料の組み合わせの制約条件を加味した上で、かかる制約条件を満足し、且つ、製造プロセス上使いやすい材料を電極材料として選択することはできる。しかしながら、かかる制約条件により、電極材料としては抵抗率が高めのものを採用せざるを得ない場合がある。抵抗率の高い材料を電極材料として用いることで、上述した可変抵抗素子に起因する寄生抵抗および寄生抵抗のばらつきも当然に大きくなり、高集積メモリを実現する上での阻害要因となる。
【００１８】
特に、電極材料の抵抗率が１００μΩ・ｃｍ以上になると、寄生抵抗値および寄生抵抗のばらつきによる問題が顕在化し、高集積メモリの実現が困難となる。
【００１９】
上記の問題点を鑑み、本発明は、フィラメント型の可変抵抗素子において、可変抵抗素子の寄生抵抗値を低減でき、且つ、電極寸法の変動により生じる寄生抵抗のばらつきを低減できる構造の可変抵抗素子を提供することをその目的とする。
【００２０】
さらに、本発明は、上記の寄生抵抗値および寄生抵抗のばらつきを低減された可変抵抗素子を備えることで、高集積の不揮発性メモリを提供することをその目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極の間に金属酸化物を含んでなる可変抵抗体を備え、前記第１及び第２電極間への電気的ストレスの印加に応じて、前記第１及び第２電極間の電気抵抗が可逆的に変化する可変抵抗素子であって、
前記金属酸化物中に、前記第１及び第２電極間を流れる電流の電流密度が局所的に高い電流経路を有し、前記第１電極と前記第２電極のうち、少なくとも抵抗率がより高い一方の特定電極の抵抗率が１００μΩｃｍ以上であり、
前記特定電極が前記可変抵抗体と接触する接触領域の短辺方向または短軸方向の寸法が、前記特定電極の膜厚に対して１．４倍以上であることを特徴とする。
【００２２】
上記特徴の本発明に係る可変抵抗素子は、更に、
前記特定電極が、前記可変抵抗体よりも大きな短辺方向または短軸方向の寸法で形成され、
前記特定電極が、前記接触領域の境界から前記特定電極の膜厚の０．７倍以上外側の領域まで延在していることが好ましい。
【００２３】
上記特徴の本発明に係る可変抵抗素子は、更に、
前記特定電極が、窒素を含む材料、酸化物材料、又は不純物をドープしたシリコン材料から構成されていることが好ましい。
【００２４】
上記特徴の本発明に係る可変抵抗素子は、更に、
前記接触領域の短辺方向または短軸方向の寸法が、５０ｎｍ以下であることが好ましい。
【００２５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
上記特徴の可変抵抗素子を有するメモリセルを複数、行または列方向のうち少なくとも一方向に配列したメモリセルアレイを備え、
前記メモリセルの両端に書き換え電圧を印加して、前記可変抵抗素子の前記第１及び第２電極間の電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え回路と、
前記メモリセルの両端に読み出し電圧を印加して、前記可変抵抗素子に流れる電流量から当該可変抵抗素子の前記第１及び第２電極間の電気抵抗を検知して記憶された情報を読み出す情報読み出し回路と、を備えてなることを特徴とする。
【発明の効果】
【００２６】
本願発明者らは、鋭意研究により、フィラメント型の可変抵抗素子において、フィラメントと電極の接点から電極へ流れ出す、あるいは接点へ流れ込む電流の流れに着目し、微細な素子における電極寸法のばらつきに起因する寄生抵抗のばらつきを低減する指針を見出した。
【００２７】
これにより、微細な可変抵抗素子からなる不揮発性半導体記憶装置において、電極の加工ばらつきによる寄生抵抗ばらつきを低減することが可能となり、抵抗変化特性（スイッチング特性）のばらつきが抑制された動作マージンの広い高集積メモリを実現できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る可変抵抗素子の構造の一例を示す断面模式図
【図２】フィラメント型可変抵抗素子の電極内を電流が流れる様子を示す図
【図３】フィラメント型可変抵抗素子の電極内を電流が流れる際に発生する電界分布の様子を説明するための図
【図４】フィラメントを介して電極に流れる電流の電流密度分布と電流量との関係を示す図
【図５】可変抵抗素子のスイッチング特性において、電極に起因する寄生抵抗の影響を、電極材料の抵抗率を変化させることにより評価した実験結果
【図６】可変抵抗素子のスイッチング特性において、電極に起因する寄生抵抗の影響を、電極寸法を変化させることにより評価した実験結果
【図７】電極の寸法ばらつきに対し、電極に流れる電流がどれだけ変動するかを示す図
【図８】形成されたフィラメントの位置に依存して、フィラメント型可変抵抗素子の電極内を電流が流れる様子を示す図
【図９】本発明の一実施形態に係る可変抵抗素子の構造の一例を示す断面模式図
【図１０】本発明の一実施形態に係る可変抵抗素子の構造の他の例を示す断面模式図
【図１１】本発明に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図
【図１２】可変抵抗素子を備える１Ｔ１Ｒ構造のメモリセルアレイの概略の構成を示す回路図
【図１３】本発明の可変抵抗素子を備えるメモリセルアレイの構造の一例を示す断面模式図
【図１４】従来構成の可変抵抗素子の構造の一例を示す断面模式図
【発明を実施するための形態】
【００２９】
〈第１実施形態〉
図１は本発明の一実施形態に係る可変抵抗素子１（以降、適宜「本発明素子１」と称す）の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
【００３０】
本発明素子１は、基板１０上に形成された絶縁膜１１上に、第２電極（下部電極）１２、可変抵抗体１３、第１電極（上部電極）１４がこの順で堆積ならびにパターニングされ、形成されている。可変抵抗体１３は、金属酸化物または金属酸窒化物からなる層を含んでなる。
【００３１】
本実施形態では、可変抵抗体１３を構成する金属酸化物としてバンドギャップの大きな絶縁物層である酸化ハフニウム（ＨｆＯＸ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化タンタル（ＴａＯＸ）、酸化タングステン（ＷＯＸ）、酸化アルミニウム（ＡｌＯＸ）、酸化ゲルマニウム（ＧｅＯＸ）、酸窒化ハフニウム（ＨｆＯＸＮＺ）、酸窒化ジルコニウム（ＺｒＯＸＮＺ）、酸窒化チタン（ＴｉＯＸＮＺ）、酸窒化タンタル（ＴａＯＸＮＺ）、酸窒化タングステン（ＷＯＸＮＺ）、酸窒化アルミニウム（ＡｌＯＸＮＺ）、酸窒化ゲルマニウム（ＧｅＯＸＮＺ）等の金属酸化物または金属酸窒化物を可変抵抗体１３として用いることができる。尚、これらはｎ型の導電特性を示す。
【００３２】
上記の金属酸化物または金属酸窒化物を可変抵抗体１３として用いて可変抵抗素子を構成する場合、製造直後の初期状態にある可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態（可変抵抗状態）にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを抵抗変化層１５内に形成する、所謂フォーミング処理を行っておく必要がある。これにより、可変抵抗体１３内を流れる電流の電流密度が局所的に高くなる導電パス（フィラメント）が形成される。
【００３３】
そして、かかるフォーミング処理によって形成されたフィラメントが、その後の素子の電気特性を決定することが知られている。また、かかるフィラメントは、電極と可変抵抗体の界面付近に電界によって酸素原子が集まったり、拡散したりすることにより形成または消滅し、この結果抵抗変化が生じると考えられている。
【００３４】
また、抵抗変化はポテンシャルバリヤの大きい、仕事関数が大きい電極側と金属酸化物または金属酸窒化物との界面で起っていると考えられている。したがって、本発明素子１において、第１電極１４及び第２電極１２のうち、一方の電極を仕事関数の大きな導電性材料で構成し、可変抵抗体１３とショットキー接合するようにし、他方の電極を仕事関数の小さな導電性材料で構成し、可変抵抗体１３とオーミック接合するようにするとよい。このように構成することで、可変抵抗素子が安定した抵抗スイッチングを示すことが知られている。
【００３５】
ここで、第１電極１４よりも第２電極１２の仕事関数が大きいとした場合、当該第１電極１４が、４．５ｅＶより小さい仕事関数を持つ導電性材料から選択され、当該第２電極１２が、４．５ｅＶ以上の仕事関数を持つ導電性材料から選択されることが好ましい。第１電極１４を構成する導電性材料としては、上述のＴａの他、例えば、Ｔｉ（４．１ｅＶ）、Ｈｆ（３．９ｅＶ）、Ｚｒ（４．１ｅＶ）を挙げることができる（括弧内は各金属の仕事関数値）。同様に、第２電極１２を構成する導電性材料としては、上述のＰｔやＴｉＮの他、例えば、Ｔｉ酸窒化物（ＴｉＯＸＮＺ）、Ｔａ窒化物（ＴａＮＺ）、Ｔａ酸窒化物（ＴａＯＸＮＺ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、Ｗ、ＷＮＸ、Ｒｕ、ＲｕＯＸ、Ｉｒ、ＩｒＯＸ、或いはＩＴＯ（Indium Tin Oxide）等を利用することができる。なかでも、第１電極１４にＴｉまたはＴａ、第２電極１２にＴｉＮを用いるものが、集積化加工のしやすさの点で好適である。
【００３６】
ところが、第２電極１２にＴｉＮを用いるとした場合、ＴｉＮの電気抵抗が比較的大きいため、電極部分の可変抵抗素子の寄生抵抗が大きくなり、高集積の不揮発性メモリを実現する上での障害となる。
【００３７】
他に、ＴｉＯＮ、ＴａＮをはじめとする窒素を含む材料からなる電極、酸化イリジウム等の酸化物電極、不純物をドープしたシリコンからなる電極では、一般に抵抗率が１００μΩ・ｃｍ以上であり、一般的な金属よりも１０倍以上高い。これらの電極材料を可変抵抗素子の電極として用いると、可変抵抗素子の電極部分に起因した寄生抵抗値および寄生抵抗のばらつきも当然に大きくなり、高集積の不揮発性メモリを実現することが一般に困難となる。
【００３８】
しかしながら、本発明素子１では、かかる抵抗率の大きな特定電極（第２電極１２）が可変抵抗体１３と接触する接触領域の短辺方向または短軸方向の寸法Ｒが、特定電極の膜厚ｄに対して１．４倍以上（Ｒ／ｄ≧１．４）としていることにより、可変抵抗素子の電極部分に起因した寄生抵抗の問題を抑制できる。以下において、これにつき詳細に説明する。
【００３９】
《フィラメント型可変抵抗素子における電極内電流分布と寄生抵抗》
フィラメント型の可変抵抗素子では、上述の通り、フォーミング処理と呼ばれる初期化動作により可変抵抗体１３内にフィラメント状の電流パスを形成しておく必要がある。この電流パスが電気的ストレスの印加により破断あるいは再形成されることにより、素子の電気抵抗が高抵抗状態あるいは低抵抗状態に変化する。図２に、かかる低抵抗状態において、フィラメントと電極との微小接点から電流が広がっていく様子を模式的に示す。可変抵抗体１３内のフィラメント１５と電極１２との接点部では、放射状に電流が流れ出す、あるいは、流れ込む。この電流の広がりがどのようなものであるかを理解することで、電極形状をどのように構成すべきかの知見が得られる。
【００４０】
かかる微小接点から特定電極に向かう電界を考える。図３に示すように、特定電極の膜厚をｄとし、フィラメントと特定電極との微小接点の位置が座標（０，ｄ）にあるとする。特定電極のフィラメントと接しない側の端部境界において電位が等しい、すなわちＸＹ平面（Ｚ＝０）が等電位面になっているという理想的な状況を考える。かかる境界条件を課す場合、特定電極中に発生する電界は、フィラメントと特定電極との微小接点（０，ｄ）に配置した点電荷＋Ｑにより誘起される電界と、座標（０，−ｄ）に配置した鏡像電荷−Ｑにより誘起される電界との和になる。特定電極のフィラメントと接しない反対側の境界（Ｚ＝０）では、電界はＺ方向の成分ＥＺのみとなり、微小接点からの距離をｘとして、下記の数１で表される。ただし、図３の−Ｚ方向を電界の正の向きとする。εを特定電極の誘電率とする。
【００４１】
【数１】
2013197504.tif 000003
【００４２】
したがって、Ｚ＝０における電流密度は、特定電極の抵抗率をρとして、下記の数２で表される。
【００４３】
【数２】
2013197504.tif 000004
【００４４】
図４に、特定電極の膜厚をｄ、微小接点からの距離をｒとして、電流密度Ｊ（ｒ）の分布を、ｒ＝０における電流密度を１として規格化したものを点線で示す。特定電極を微小接点を中心とする半径ｒ、厚さｄの円盤としたとき、特定電極に流れる電流Ｉは、かかる電流密度をｘが０からｒまで積分したものであり、下記の数３で与えられる。
【００４５】
【数３】
2013197504.tif 000005
【００４６】
上記数３から、特定電極に流れる電流Ｉのふるまいは、数４で表される。
【００４７】
［数４］
ｒ／ｄ〜０のとき、  Ｉ〜（Ｑ／２ερｄ２）・ｒ２
ｒ／ｄ≫１のとき、  Ｉ〜  Ｑ／ερ
【００４８】
上記半径ｒの円盤状の特定電極に流れる電流Ｉのｒ／ｄに対する変化を、図４の実線で示す。なお、図４では、ｒ→∞としたときの電流Ｉの値を１として規格化して示している。図４から分かるように、微小接点において電流密度Ｊは最大となり、微小接点から離れるに従って電流密度は減少してゆく。実際のデバイスでは電極の大きさは有限であり、電極サイズを小さくするにしたがって、図４のｒ／ｄが大きい領域の電流密度Ｊによる電流が流れなくなり、全体の電流量Ｉは減少する。この結果が、特定電極に起因する寄生抵抗の増加となって現れる。
【００４９】
さらに、図４は、素子面積が大きいときは、素子面積が少々ばらついても、特定電極に起因する寄生抵抗はばらつかないが、素子面積が小さくなると電極面積のばらつきに対して特定電極に起因する寄生抵抗がより敏感になることを示している。
【００５０】
特定電極に起因する寄生抵抗が可変抵抗素子としての動作電圧に影響を与えることを示す実験結果を図５に示す。図５（ａ）は、Ｔａ／ＨｆＯＸ／ＴｉＮ構造の可変抵抗素子における、高抵抗化時のＩＶ特性である。可変抵抗素子の寸法および膜厚は図５（ｂ）に記載の通りであり、可変抵抗体（ＨｆＯＸ）１３と第２電極（ＴｉＮ）１２の接触面積が５０ｎｍφの素子である。ＡＬＤ（Atomic Layer Deposition）法で成膜したＴｉＮ電極の抵抗率が２５０μΩｃｍの素子の高抵抗化時のＩＶ特性を図５（ａ）において実線で、ＣＶＤ（Chemical Vapor Deposition）法で成膜したＴｉＮ電極の抵抗率が５００μΩｃｍの素子の高抵抗化時のＩＶ特性を図５（ａ）において点線で示している。図５から、ＴｉＮ電極の抵抗率が高い方が高抵抗化開始電圧が高くなり、電極の寄生抵抗が可変抵抗素子のスイッチング特性に影響を与えることが分かる。これは、特定電極の抵抗率が高いと特定電極で発生する電圧降下が大きくなり、より高電圧を可変抵抗素子に印加する必要があるためである。
【００５１】
また、図６に、電極寸法の異なる素子（２ｒ＝５０ｎｍφ、３５ｎｍφ）の高抵抗化時のＩＶ特性を示す。可変抵抗素子の構成は、電極寸法を除いて図５（ｂ）と同様である。図６から、電極寸法に依存して高抵抗化開始電圧が異なっていることが分かる。したがって、製造プロセスに起因して電極寸法がばらつくことにより、電極に起因した寄生抵抗にばらつきが生じ、可変抵抗素子のスイッチング特性としての高抵抗化開始電圧がばらつく結果となる。これにより１００μΩｃｍ以上の抵抗率の特定電極を微細な寸法で実装した素子を用いて、スイッチング特性のばらつきが抑制された動作マージンの広い高集積メモリを実現することが困難となる。
【００５２】
《本発明における寄生抵抗のばらつきの低減方法》
以下に、かかる特定電極の寸法ばらつきを考慮したうえで、寄生抵抗のばらつきによる影響を低減するにはどうすればよいかを詳細に説明する。
【００５３】
図７は、特定電極の膜厚ｄを同じとした場合に、半径が１．１ｒの円盤状の特定電極に流れる電流Ｉと、半径が０．９ｒの円盤状の特定電極に流れる電流Ｉの比を、図４に基づき、ｒ／ｄの関数として示したものである。すなわち、図７は、電極寸法がｒから±１０％ばらついた場合に、特定電極に流れる電流がどれだけばらつくかを示している。
【００５４】
図７から、電極寸法が変動した時の特定電極による寄生抵抗の変動幅は、ｒ／ｄが小さいほど大きくなる。一方、電極に均一な電流密度で電流が流れる場合、寸法変動が±１０％とすると、抵抗変動はおよそ１．５（＝（１．１／０．９）２）となり、電極半径ｒや膜厚ｄに依らず一定である。
【００５５】
ここで、数４から、ｒ／ｄが小さな極限（ｒ／ｄ〜０）では、特定電極に流れる電流Ｉはｒ２、すなわち電極面積に比例する。したがって、電極寸法が変動した時の特定電極による寄生抵抗の変動幅は、ｒ／ｄの小さい極限（ｒ／ｄ〜０）では、電極に均一な電流密度で電流が流れる場合と等しくなる。
【００５６】
一方、数４から、ｒ／ｄが大きな極限（ｒ／ｄ≫１）では、特定電極に流れる電流Ｉは一定値に収束する。したがって、ｒ／ｄを大きくすればするほど、電極寸法が変動した時の特定電極による寄生抵抗の変動比は１に漸近し、寄生抵抗のばらつきは低減される。上述の説明から分かるように、これは、フィラメント型の可変抵抗素子に特有の特徴である。
【００５７】
次に、かかる寄生抵抗の電極寸法による依存性を利用して、寄生抵抗のばらつきを効果的に抑制することのできる条件を考える。電極に均一に電流が流れる場合、電極寸法の変動が±１０％とすると、寄生抵抗の変動比は（１．１／０．９）２＝１．５であるので、これよりも１０％以上の改善をするには、変動比を1.３５以下にしなければならない。これを満たす条件は、図７から、ｒ／ｄ≧０．７となる。特定電極の直径をＲ（＝２ｒ）とすれば、Ｒ／ｄ≧１．４とすればよい。例えば、図５（ａ）、図６に示したＴｉＮ電極の電極寸法が５０ｎｍφの素子であれば、ＴｉＮ電極の膜厚ｄを、ｄ≦３６ｎｍとすればよい。
【００５８】
なお、上記説明においては、電極と可変抵抗体との接触領域の中心にフィラメントが形成されていると仮定して特定電極の寸法と膜厚との関係式を導出した。実際には、フィラメントは、電極と可変抵抗体との接触領域の中心部のほか、内周部にも形成される。しかしながら、電極寸法の変動による寄生抵抗の変動は、電極中心近傍のフィラメントが最も影響を受けやすい。図８（ａ）に示すように、電極中心近傍のフィラメントから流れる電流は、電極端まで満遍なく流れるため、電極寸法変動に対する寄生抵抗の変動が大きい。しかしながら、電極中心から離れた位置のフィラメントでは、図８（ｂ）に示すように、フィラメントから近い方の電極端の側を流れる電流による寄生抵抗が支配的になる。フィラメントから遠い方の電極端の側に流れる電流成分はもともと少ないので電極寸法が変動することによる寄生抵抗の変動は大きくない。したがって、電極中心付近のフィラメントに対して導出した上記関係式を適用することにより、電極寸法変動による寄生抵抗変動を抑制することができる。
【００５９】
しかしながら、図９の可変抵抗素子２（以降、適宜「本発明素子２」と称する）に示すように、第２電極（特定電極）１２が、可変抵抗体１３との接触領域の境界から距離Ｓだけ外側に延在させる構成とし、かかる距離Ｓを特定電極の膜厚ｄに対して０．７倍以上とする（Ｓ／ｄ≧０．７）とすることで、接触領域の端部に形成されたフィラメントに対しても、かかるフィラメントの位置を基準とした特定電極の境界までの距離ｒが０．７以上となるため、電極寸法変動による寄生抵抗変動をより確実に抑制することができる。
【００６０】
また、本発明素子１は、第１電極１４、第２電極１２の両方の電極に対して上記条件を満たすことが好ましい。しかしながら、寄生抵抗は抵抗率の高い方の電極側が支配的になるので、第１電極１４と第２電極１２のうち、少なくとも抵抗率の高いほうの電極（特定電極）において上記条件を満たすようにすればよい。例えば、上記のＴａ／ＨｆＯＸ／ＴｉＮ構造の可変抵抗素子であれば、抵抗率の高いＴｉＮ電極について上記条件を満たすようにすればよい。
【００６１】
また、上記の関係式Ｒ／ｄ≧１．４は、円盤状電極の計算結果を元に導出しているが、円盤状以外の形状の特定電極にも拡張できる。楕円の場合は短軸長をＲ、概正方形の場合は１辺の長さをＲ、概長方形の場合は短辺の長さをＲとみなして、Ｒ／ｄ≧１．４とすればよい。この場合、円盤状電極と同等以上に、加工寸法ばらつきに起因する寄生抵抗ばらつきを低減できる。
【００６２】
また、図１０の可変抵抗素子３（以降、適宜「本発明素子３」と称する）に示すように、第２電極１２が電極１２ａと電極１２ｂの積層構造になっている場合は、少なくとも可変抵抗体と接する方の電極１２ａについて、上記関係式を満たすようにすればよい。例えば、フォーミング処理により形成されるフィラメントの素子間ばらつきを低減するために、フォーミング処理の完了に伴って可変抵抗素子の両電極間に流れる急激な電流の増大を抑制するためのバッファ層を可変抵抗体と電極の間に挿入する場合がある。このような場合、酸化物等からなるバッファ層と金属材料層の積層構造により電極が構成されるが、かかるバッファ層を可変抵抗体と接する特定電極とみなし、上記関係式を満たすようにすればよい。
【００６３】
〈第２実施形態〉
上述の本発明素子１〜３を用いて不揮発性半導体装置を構成した例を図１１に示す。図１１は、本発明の一実施形態に係る不揮発性半導体装置２０（以降、適宜「本発明装置２０」と称する）の概略の構成を示す回路ブロック図である。図１１に示すように、本発明装置２０は、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５、ソース線デコーダ２６、及び、読み出し回路２７を備えてなる。
【００６４】
メモリセルアレイ２１は、本発明素子１〜３の何れかを記憶素子として含むメモリセルを行方向および列方向のうち少なくとも一方向に、複数マトリクス状に配置されてなり、列方向に延伸するビット線により同一列に属するメモリセルが接続され、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続されてなる。メモリセルアレイ２１は、例えば図１２の等価回路図で示した構成を採用することができる。ただし、図１２において、可変抵抗素子Ｒは、本発明素子１〜３の何れかで構成されているとする。
【００６５】
図１２に示すように、メモリセルアレイ２１は、単位メモリセルに電流制限素子としてのトランジスタＴを有する１Ｔ１Ｒ構造のメモリセルアレイであり、トランジスタＴのソース又はドレインの何れか一方と可変抵抗素子Ｒの一方の電極とが直列に接続されてメモリセルＣを構成している。トランジスタＴと接続しない可変抵抗素子Ｒの他方の電極が、列方向（図１２の縦方向）に延伸するビット線ＢＬ１〜ＢＬｍ（ｍは自然数）に接続し、可変抵抗素子Ｒと接続しないトランジスタＴのソース又はドレインの他方が、行方向（図１２の横方向）に延伸するソース線ＳＬ１〜ＳＬｎ（ｎは自然数）に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線ＷＬ１〜ＷＬｎに接続している。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、ソース線を介して選択ソース線電圧及び非選択ソース線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。
【００６６】
制御回路２２は、メモリセルアレイ２１の書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５、及び、ソース線デコーダ２６を制御し、メモリセルの各メモリ動作及びフォーミング処理を制御する。なお、図１２に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００６７】
電圧発生回路２３は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給し、選択ソース線電圧及び非選択ソース線電圧を発生してビット線デコーダ２６に供給する。
【００６８】
ワード線デコーダ２４は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００６９】
ビット線デコーダ２５は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。
【００７０】
ソース線デコーダ２６は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
【００７１】
読み出し回路２７は、読み出し動作時において、読み出し電圧の印加により選択されたメモリセルの可変抵抗素子に流れる電流を検知することで、かかる選択されたメモリセルの可変抵抗素子が高抵抗状態にあるか低抵抗状態にあるかを判別する。
【００７２】
したがって、図１２の制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５、及び、ソース線デコーダ２６が、全体として選択されたメモリセルの両端に書き換え電圧を印加して、可変抵抗素子の両電極間の電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え回路として動作し、図１２の制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５、ソース線デコーダ２６、及び、読み出し回路２７が、全体として、選択されたメモリセルの両端に読み出し電圧を印加して、可変抵抗素子に流れる電流量からかかる選択された可変抵抗素子の両電極間の電気抵抗を検知して記憶された情報を読み出す情報読み出し回路として動作する。
【００７３】
なお、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５、ソース線デコーダ２６、及び、読み出し回路２７の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
【００７４】
図１３は、本発明素子１をメモリセル内に備えたメモリセルアレイ２１の構成の一例を示すデバイス構造の模式的断面図である。図１３の断面構造に示すメモリセルアレイ２１ａは、１Ｔ１Ｒ構造のメモリセルアレイであり、第１電極１４が列方向（図１３の横方向）に延伸し、ビット線ＢＬを構成しているが、可変抵抗体１３も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、可変抵抗体１３と接する第２電極１２となっている。そして、第２電極１２と可変抵抗体１３との接触部分（素子形成領域）において、第１電極１４、可変抵抗体１３、及び、第２電極１２からなる本発明素子１が形成されている。
【００７５】
例えば、第２電極１２に抵抗率の高い特定電極としてＴｉＮ、可変抵抗体１３に酸化ハフニウムＨｆＯＸ、第１電極１４にＴｉまたはＴａを用いる場合、第２電極１２の寸法（すなわち、第２電極１２により充填されるコンタクトプラグの直径Ｒ及び深さｄ）が、Ｒ／ｄ≧１．４の関係式を満足するように、可変抵抗素子を形成する。これにより、第２電極１２の加工ばらつきに起因する寄生抵抗ばらつきによる影響を低減でき、スイッチング特性のばらつきが抑制され、動作マージンの広い高集積メモリを実現できる。
【００７６】
以上、本発明に依れば、フィラメント型の可変抵抗素子において、抵抗率の高い特定電極の電極寸法Ｒと膜厚ｄとの間で上述の関係式を満足させることで、可変抵抗素子の寄生抵抗、及び、寄生抵抗のばらつきに起因した問題が解決され、かかる可変抵抗素子をメモリセル内の記憶素子に採用することで、スイッチング特性のばらつきが抑制された動作マージンの広い高集積メモリを実現できる。
【００７７】
〈別実施形態〉
以下に、別実施形態について説明する。
【００７８】
〈１〉上記実施形態では、本発明素子１〜３を構成する電極の抵抗率が比較的高く、特に一方の特定電極において１００μΩ・ｃｍ以上である場合を例として説明した。しかしながら、フィラメント型の可変抵抗素子が、電極の電極寸法Ｒと膜厚ｄの関係としてＲ／ｄ≧１．４の関係式を満足している限りにおいて、電極材料の抵抗率に拘わらず、かかる可変抵抗素子が、電極部分に起因する寄生抵抗が低減され、寄生抵抗のばらつきが低減されるという本発明の効果を奏することは明らかである。しかしながら、本発明は、電極の抵抗率が１００μΩ・ｃｍ以上である場合に特に有用であることを強調しておく。
【００７９】
〈２〉上記第１実施形態では可変抵抗素子の構成として、図１、図９、図１０に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。特定電極の電極寸法Ｒと膜厚ｄが上述の関係式を満足する構造となっている限りにおいて、任意の構造の可変抵抗素子に本発明を利用できる。
【００８０】
〈３〉同様に、上記第２実施形態において、本発明装置２０は、上記本発明の可変抵抗素子をメモリセルに採用する限り、かかるメモリセルを複数マトリクス状に配列して構成された任意のメモリセルアレイを用いて構成できる。メモリセルアレイ２１の構造や、他の制御回路、デコーダ等の回路構成により本発明が限定されるものではない。特に、メモリセルアレイ２１の構造としては、図１２に示した１Ｔ１Ｒ構造のメモリセルアレイ２１の他、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイや、単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と可変抵抗素子の他電極の何れか一方が、列方向に延伸するビット線と接続し、何れか他方が行方向に延伸するワード線と接続する。１Ｒ構造のメモリセルアレイにおいては、可変抵抗素子の両電極が、夫々、列方向に延伸するビット線及び行方向に延伸するワード線に接続する。
【００８１】
〈４〉また、本発明装置２０は、各ソース線ＳＬ１〜ＳＬｎを選択するためのソース線デコーダ２６を備え、ソース線を各別に選択してメモリセルの動作に必要な電圧を印加可能に構成されているが、ソース線を全メモリセルに共通とし、ソース線には接地電圧（固定電位）が供給される構成としても構わない。その場合であっても、ビット線デコーダ２５を介し、ビット線ＢＬ１〜ＢＬｎを各別に選択することにより、メモリセルの動作に必要な電圧を可変抵抗素子に供給することができる。
【産業上の利用可能性】
【００８２】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００８３】
１〜３：  本発明に係る可変抵抗素子（本発明素子）
１０：  基板
１１：  絶縁膜
１２：  第２電極
１３：  可変抵抗体
１４：  第１電極
１５：  フィラメント
２０：  本発明に係る不揮発性半導体記憶装置（本発明装置）
２１、２１ａ：  メモリセルアレイ
２２：  制御回路
２３：  電圧発生回路
２４：  ワード線デコーダ
２５：  ビット線デコーダ
２６：  ソース線デコーダ
２７：  読み出し回路
３１：  金属配線層
３２：  コンタクトプラグ
１０１：  上部電極
１０２：  可変抵抗体
１０３：  下部電極
ＢＬ１〜ＢＬｍ：  ビット線
ＳＬ１〜ＳＬｎ：  ソース線
ＷＬ１〜ＷＬｎ：  ワード線
Ｃ：    メモリセル
Ｒ：    可変抵抗素子
Ｔ：    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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