(57)【要約】【課題】ロウキャッシュレジスタを備え、かつ１バンクが複数のメモリブロックに分割された構成を有する半導体装置において、不良ビット線の救済効率を向上させる。【解決手段】半導体装置１０は、不良ビット線を示すカラムアドレスと、該不良ビット線の属するメモリブロックのブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する不良アドレス情報記憶回路５３Ａ〜５３Ｄと、ロウアドレスのうち少なくともブロックアドレスを記憶するロウアドレス記憶回路５１ｉ，５１ｊとを有する。アレイ制御回路３６は、外部から入力されるカラムアドレス、及びロウアドレス記憶回路５１ｉ，５１ｊに記憶されるブロックアドレスの組み合わせを示す第２のアドレス情報と不良アドレス情報記憶回路５３Ａ〜５３Ｄに記憶される第１のアドレス情報とが一致する場合に、冗長データ線対ＲＤＬＰに対応するカラムスイッチ２４を接続状態とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
Ｉ／Ｏ線と、
第１の冗長データ線を含む複数のデータ線と、
前記データ線ごとに設けられ、対応する前記データ線を前記Ｉ／Ｏ線に接続する複数のカラムスイッチと、
前記データ線ごとに設けられる複数のロウキャッシュレジスタと、
それぞれ、前記データ線ごとに設けられたビット線と、複数のワード線とを含み、ロウアドレスの一部であるブロックアドレスによって特定される複数のメモリブロックと、
前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記データ線に接続する複数の転送スイッチと、
外部から入力されるロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記転送スイッチを接続状態とするアレイ制御回路とを備え、
前記アレイ制御回路は、
不良ビット線を示すカラムアドレスと、該不良ビット線の属する前記メモリブロックの前記ブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する第１の不良アドレス情報記憶回路と、
外部から入力される前記ロウアドレスのうち少なくとも前記ブロックアドレスを記憶するロウアドレス記憶回路とを有し、
前記アレイ制御回路は、外部から入力されるカラムアドレス、及び前記ロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第２のアドレス情報と前記第１の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、外部から入力される前記カラムアドレスにより示される前記カラムスイッチを接続状態とし、前記第１のアドレス情報と前記第２のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記カラムスイッチを接続状態とする
ことを特徴とする半導体装置。
【請求項２】
リフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記アレイ制御回路は、外部からオートリフレッシュコマンドが入力された場合に、前記リフレッシュアドレスカウンタにより生成される前記リフレッシュアドレスにより示される前記ワード線を活性化し、
前記アレイ制御回路は、前記リフレッシュアドレスカウンタにより生成される前記リフレッシュアドレスにより示される前記ワード線を活性化する前に、前記複数の転送スイッチを切断状態とする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アレイ制御回路は、外部からアクトコマンド又はライトバックコマンドが入力された場合に、該アクトコマンド又は該ライトバックコマンドと同期して外部から入力される前記ロウアドレスにより示される前記ワード線を活性化する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アレイ制御回路は、前記ワード線を示すロウアドレスを生成するロウアドレス生成回路を有し、該ロウアドレス生成回路により出力されたロウアドレスにより示される前記ワード線を活性化し、
前記ロウアドレス生成回路は、外部からアクトコマンド又はライトバックコマンドが入力された場合に、該アクトコマンド又は該ライトバックコマンドと同期して外部から入力される前記ロウアドレスを、生成したロウアドレスとして出力する一方、外部からオートリフレッシュコマンドが入力された場合に、前記リフレッシュアドレスカウンタにより生成される前記リフレッシュアドレスを、生成したロウアドレスとして出力する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ロウアドレス記憶回路は、外部から入力される前記ロウアドレスの全体を記憶し、
前記アレイ制御回路は、外部からアクトコマンドが入力された場合に、該アクトコマンドと同期して外部から入力される前記ロウアドレスにより示される前記ワード線を活性化する一方、外部からライトバックコマンドが入力された場合に、前記ロウアドレス記憶回路に記憶される前記ロウアドレスにより示される前記ワード線を活性化する
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記アレイ制御回路は、前記ワード線を示すロウアドレスを生成するロウアドレス生成回路を有し、該ロウアドレス生成回路により出力されたロウアドレスにより示される前記ワード線を活性化し、
前記ロウアドレス生成回路は、外部からアクトコマンドが入力された場合に、該アクトコマンドと同期して外部から入力される前記ロウアドレスを、生成したロウアドレスとして出力し、外部からライトバックコマンドが入力された場合に、前記ロウアドレス記憶回路に記憶される前記ロウアドレスを、生成したロウアドレスとして出力し、外部からオートリフレッシュコマンドが入力された場合に、前記リフレッシュアドレスカウンタにより生成される前記リフレッシュアドレスを、生成したロウアドレスとして出力する
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記アレイ制御回路は、前記第１のアドレス情報と前記第２のアドレス情報とを比較するアドレス比較回路をさらに有する
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のデータ線は、第２の冗長データ線をさらに含み、
前記アレイ制御回路は、不良ビット線を示すカラムアドレスと、該不良ビット線の属する前記メモリブロックの前記ブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する第２の不良アドレス情報記憶回路をさらに有し、
前記アレイ制御回路は、前記第２のアドレス情報が前記第１及び第２の不良アドレス情報記憶回路のそれぞれに記憶される前記第１のアドレス情報のいずれとも一致しない場合に、外部から入力される前記カラムアドレスにより示される前記カラムスイッチを接続状態とし、前記第２のアドレス情報と前記第１の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記カラムスイッチを接続状態とし、前記第２のアドレス情報と前記第２の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第２の冗長データ線に対応する前記カラムスイッチを接続状態とする
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記Ｉ／Ｏ線、前記複数のデータ線、及び前記データ線ごとのビット線はそれぞれ、ペア線によって構成される
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
Ｉ／Ｏ線と、
第１の冗長データ線を含む複数の第１のデータ線と、
前記第１のデータ線と一対一に対応して設けられ、かつ前記第１の冗長データ線に対応する第２の冗長データ線を含む複数の第２のデータ線と、
前記第１のデータ線ごとに設けられ、対応する前記第１のデータ線を前記Ｉ／Ｏ線に接続する複数の第１のカラムスイッチと、
前記第２のデータ線ごとに設けられ、対応する前記第２のデータ線を前記Ｉ／Ｏ線に接続する複数の第２のカラムスイッチと、
前記第１のデータ線ごとに設けられる複数の第１のロウキャッシュレジスタと、
前記第２のデータ線ごとに設けられる複数の第２のロウキャッシュレジスタと、
それぞれ、前記第１のデータ線ごとのビット線と、複数のワード線とを含み、ロウアドレスの一部であるブロックアドレスによって特定される複数のメモリブロックと、
前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記第１のデータ線に接続する複数の第１の転送スイッチと、
前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記第２のデータ線に接続する複数の第２の転送スイッチと、
第１のアクトコマンドと同期して外部から入力される第１のロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記第１の転送スイッチを接続状態とする一方、第２のアクトコマンドと同期して外部から入力される第２のロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記第２の転送スイッチを接続状態とするアレイ制御回路とを備え、
前記アレイ制御回路は、
不良ビット線を示すカラムアドレスと、該不良ビット線の属する前記メモリブロックの前記ブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する不良アドレス情報記憶回路と、
前記第１のロウアドレスのうち少なくとも前記ブロックアドレスを記憶する第１のロウアドレス記憶回路と、
前記第２のロウアドレスのうち少なくとも前記ブロックアドレスを記憶する第２のロウアドレス記憶回路とを有し、
前記アレイ制御回路は、
第１のカラムアクセスコマンドと同期して外部から入力される第１のカラムアドレス、及び前記第１のロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第２のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、前記第１のカラムアドレスにより示される前記第１のカラムスイッチを接続状態とする一方、前記第１のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記第１のカラムスイッチを接続状態とし、
第２のカラムアクセスコマンドと同期して外部から入力される第２のカラムアドレス、及び前記第２のロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第３のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、前記第２のカラムアドレスにより示される前記第２のカラムスイッチを接続状態とする一方、前記第３のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記第２のカラムスイッチを接続状態とする
ことを特徴とする半導体装置。
【請求項１１】
前記第１及び第２のカラムスイッチの接続状態を制御するカラムデコーダをさらに備え、
前記アレイ制御回路は、
前記第２のアドレス情報と、前記第１の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とを比較し、比較の結果を示す第１のヒット信号を生成する第１のアドレス比較回路と、
前記第３のアドレス情報と、前記第１の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とを比較し、比較の結果を示す第２のヒット信号を生成する第２のアドレス比較回路とをさらに有し、
前記アレイ制御回路は、前記第１及び第２のヒット信号を前記カラムデコーダに供給することにより、前記第１及び第２のカラムスイッチの接続状態を制御し、
前記カラムデコーダは、外部から前記第１のカラムアクセスコマンドが入力された場合に、前記第１のヒット信号を参照して前記第１のカラムスイッチの接続状態を制御し、外部から前記第２のカラムアクセスコマンドが入力された場合に、前記第２のヒット信号を参照して前記第２のカラムスイッチの接続状態を制御する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記Ｉ／Ｏ線、前記複数の第１のデータ線、前記複数の第２のデータ線、及び前記第１のデータ線ごとのビット線はそれぞれ、ペア線によって構成される
ことを特徴とする請求項１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ロウキャッシュレジスタを備える半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭ(Dynamic Random Access Memory)は、セルキャパシタに蓄積された電荷によってデータを保持するため、定期的なリフレッシュ動作を必要とする。リフレッシュ動作はいわゆるロウアクセスとほぼ同じ動作であるため、メモリセルアレイがページオープンされた状態では実行され得ない。そこで、リフレッシュ動作を行うためには、メモリセルアレイを一旦プリチャージすることにより、ページクローズする必要がある。メモリセルアレイがページクローズされると、センスアンプに読み出されたデータが破棄される。したがって、次のカラムアクセスを行うには、再びロウアクセスを行うことによってページオープンする必要がある。
【０００３】
これに対し、メモリセルアレイがプリチャージ状態であってもカラムアクセスを行えるようにする技術が知られている（例えば、特許文献１〜４を参照）。この技術では、メモリセルアレイ内のセンスアンプとＩ／Ｏ線の間にロウキャッシュレジスタと呼ばれるレジスタが設けられる。通常、カラムアクセスはメモリセルアレイ内のセンスアンプとＩ／Ｏ線とを接続することにより行うが、この技術では、ロウキャッシュレジスタとＩ／Ｏ線とを接続することによりカラムアクセスを行う。
【０００４】
上記技術では、ロウキャッシュレジスタに対してカラムアクセスを行えるようにするため、アクトコマンド及びロウアドレスの投入によってページオープンされた後、一旦、センスアンプとロウキャッシュレジスタとが接続される。これにより、投入されたロウアドレスに対応する複数のメモリセル（ページ）内のデータがロウキャッシュレジスタにコピーされるので、ロウキャッシュレジスタに対してカラムアクセスを行うことが可能になる。コピーがなされた後には、ロウキャッシュレジスタはセンスアンプから切り離される。これにより、ロウキャッシュレジスタにデータを保持したまま、プリチャージ動作によってページクローズすることができるため、連続するカラムアクセス中にリフレッシュ動作が挿入された場合であっても、再びページオープンする必要がなくなる。
【０００５】
ロウキャッシュレジスタに対してライト動作が行われた場合、ページ内のデータとロウキャッシュレジスタ内のデータとが不一致となるが、この不一致は、ライトバックによって解消される。つまり、カラムアクセスが終了した後、先に投入したロウアドレスと同じロウアドレスとともにライトバックコマンドを投入することで、半導体装置は、このライトバックコマンドに応じて、先ほどと同じページを再度オープンする。これにより、ロウキャッシュレジスタ内のデータが対応するページに書き戻され、不一致が解消する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−２１４５８６号公報
【特許文献２】特開平１−１３８６８５号公報
【特許文献３】特開平６−１３１８６７号公報
【特許文献４】特開平９−３０６１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、多くの場合、メモリセルアレイはビット線をビット線とデータ線とに階層化することにより複数のブロックに分割されており、このような場合、１つのロウキャッシュレジスタを、複数のメモリブロックに共通に割り当てることができる。しかしながら、１つのロウキャッシュレジスタを複数のメモリブロックに共通に割り当てると、不良ビット線の救済をメモリブロック単位で行うことができないという問題がある。以下、詳しく説明する。
【０００８】
半導体装置には、不良ビット線に対応するカラムアドレス（不良カラムアドレス）を記憶する不良アドレス情報記憶回路と、不良ビット線を冗長ビット線に置換する救済回路とが設けられる。カラムアクセスが要求されると、まず初めに、アクセスが要求されたカラムアドレスが不良アドレス情報記憶回路に記憶されているか否かが判定される。判定の結果、当該カラムアドレスが記憶されていた場合、救済回路によって、アクセス先が不良ビット線から対応する冗長ビット線に切り替えられる。ただし、上記技術を採用する半導体装置では、冗長ビット線に対応するメモリセルのデータも、通常のビット線に対応するメモリセルのデータと同様、ロウアドレスの入力に応じてロウキャッシュレジスタに読み出されている。したがって、不良カラムアドレスに対するカラムアクセスは、実際には、対応する冗長ビット線に対応するロウキャッシュレジスタへのアクセスとなる。
【０００９】
ここで、仮に不良ビット線の救済をメモリブロック単位で行うとすると、不良カラムアドレスと冗長ビット線の対応付けがメモリブロックごとに異なることになる。したがって、不良アドレス情報記憶回路及び救済回路をメモリブロックごとに設け、カラムアクセスの際には、メモリブロックを特定したうえで、特定されたメモリブロックに対応する不良アドレス情報記憶回路及び救済回路を用いて救済処理を行う必要がある。しかしながら、カラムアクセスの時点ではすでにロウアドレスは破棄されており、かつカラムアクセス時に外部から入力されるのはカラムアドレスだけであることから、このような救済の仕方は不可能である。結局、不良ビット線の救済はロウキャッシュレジスタ単位で行うしかなく、不良ビット線の救済効率が低下する原因となっていた。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、Ｉ／Ｏ線と、第１の冗長データ線を含む複数のデータ線と、前記データ線ごとに設けられ、対応する前記データ線を前記Ｉ／Ｏ線に接続する複数のカラムスイッチと、前記データ線ごとに設けられる複数のロウキャッシュレジスタと、それぞれ、前記データ線ごとに設けられたビット線と、複数のワード線とを含み、ロウアドレスの一部であるブロックアドレスによって特定される複数のメモリブロックと、前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記データ線に接続する複数の転送スイッチと、外部から入力されるロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記転送スイッチを接続状態とするアレイ制御回路とを備え、前記アレイ制御回路は、不良ビット線を示すカラムアドレスと、該不良ビット線の属する前記メモリブロックの前記ブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する第１の不良アドレス情報記憶回路と、外部から入力される前記ロウアドレスのうち少なくとも前記ブロックアドレスを記憶するロウアドレス記憶回路とを有し、前記アレイ制御回路は、外部から入力されるカラムアドレス、及び前記ロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第２のアドレス情報と前記第１の不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、外部から入力される前記カラムアドレスにより示される前記カラムスイッチを接続状態とし、前記第１のアドレス情報と前記第２のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記カラムスイッチを接続状態とすることを特徴とする。
【００１１】
本発明の他の一側面による半導体装置は、Ｉ／Ｏ線と、第１の冗長データ線を含む複数の第１のデータ線と、前記第１のデータ線と一対一に対応して設けられ、かつ前記第１の冗長データ線に対応する第２の冗長データ線を含む複数の第２のデータ線と、前記第１のデータ線ごとに設けられ、対応する前記第１のデータ線を前記Ｉ／Ｏ線に接続する複数の第１のカラムスイッチと、前記第２のデータ線ごとに設けられ、対応する前記第２のデータ線を前記Ｉ／Ｏ線に接続する複数の第２のカラムスイッチと、前記第１のデータ線ごとに設けられる複数の第１のロウキャッシュレジスタと、前記第２のデータ線ごとに設けられる複数の第２のロウキャッシュレジスタと、それぞれ、前記第１のデータ線ごとのビット線と、複数のワード線とを含み、ロウアドレスの一部であるブロックアドレスによって特定される複数のメモリブロックと、前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記第１のデータ線に接続する複数の第１の転送スイッチと、前記ビット線ごとに設けられ、対応する前記ビット線を、対応する前記第２のデータ線に接続する複数の第２の転送スイッチと、第１のアクトコマンドと同期して外部から入力される第１のロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記第１の転送スイッチを接続状態とする一方、第２のアクトコマンドと同期して外部から入力される第２のロウアドレスにより示される前記ワード線を活性化するとともに、活性化した前記ワード線が属する前記メモリブロックに対応する前記第２の転送スイッチを接続状態とするアレイ制御回路とを備え、前記アレイ制御回路は、不良ビット線を示すカラムアドレスと、該不良ビット線の属する前記メモリブロックの前記ブロックアドレスとの組み合わせを示す第１のアドレス情報を記憶する不良アドレス情報記憶回路と、前記第１のロウアドレスのうち少なくとも前記ブロックアドレスを記憶する第１のロウアドレス記憶回路と、前記第２のロウアドレスのうち少なくとも前記ブロックアドレスを記憶する第２のロウアドレス記憶回路とを有し、前記アレイ制御回路は、第１のカラムアクセスコマンドと同期して外部から入力される第１のカラムアドレス、及び前記第１のロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第２のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、前記第１のカラムアドレスにより示される前記第１のカラムスイッチを接続状態とする一方、前記第１のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記第１のカラムスイッチを接続状態とし、第２のカラムアクセスコマンドと同期して外部から入力される第２のカラムアドレス、及び前記第２のロウアドレス記憶回路に記憶される前記ブロックアドレスの組み合わせを示す第３のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致しない場合に、前記第２のカラムアドレスにより示される前記第２のカラムスイッチを接続状態とする一方、前記第３のアドレス情報と前記不良アドレス情報記憶回路に記憶される前記第１のアドレス情報とが一致する場合に、前記第１の冗長データ線に対応する前記第２のカラムスイッチを接続状態とすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ロウアドレス記憶回路にブロックアドレスを記憶しておくようにしたので、不良ビット線の判定をメモリブロックごとに行うことが可能となる。したがって、不良ビット線の救済効率を向上させることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。
【図２】図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。
【図３】図２に示すメモリブロック２０−１Ａの内部構造を模式的に示す図である。
【図４】１つのデータ線対ＤＬＰに関して、ビット線対ＢＬＰ、データ線対ＤＬＰ、及びＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【図５】１つのＩ／Ｏ線対ＩＯＬＰに関して、データ線対ＤＬＰとＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【図６】（ａ）は、図２に示すロウアドレス生成回路５０ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。（ｂ）は、図２に示すロウアドレス記憶回路５１ｉ，５１ｊの回路構成を示す図である。
【図７】図２に示すアドレス比較回路５２Ａ〜５２Ｄと不良アドレス情報記憶回路５３Ａ〜５３Ｄの回路構成を示す図である。
【図８】本発明の第１の実施の形態による半導体装置１０に関わる各種信号のタイミング図である。
【図９】本発明の第２の実施の形態による半導体装置１０の各構成のうち、本発明に特徴的な部分を示す図である。
【図１０】（ａ）は、図９に示すロウアドレス生成回路５０ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。（ｂ）は、図９に示すロウアドレス記憶回路５１ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。
【図１１】本発明の第２の実施の形態による半導体装置１０に関わる各種信号のタイミング図である。
【図１２】本発明の第３の実施の形態による半導体装置１０の各構成のうち、本発明に特徴的な部分を示す図である。
【図１３】各１本のデータ線対ＤＬＰ０，ＤＬＰ１に関して、ビット線対ＢＬＰ、データ線対ＤＬＰ０，ＤＬＰ１、及びＩ／Ｏ線対ＩＯＬＰの接続関係を説明するための図である。
【図１４】（ａ）は、図１２に示すロウアドレス記憶回路５１０ｉ，５１０ｊの回路構成を示す図である。（ｂ）は、図１２に示すロウアドレス記憶回路５１１ｉ，５１１ｊの回路構成を示す図である。
【図１５】図１２に示すアドレス比較回路５２Ａ０〜５２Ｄ０，５２Ａ１〜５２Ｄ１と不良アドレス情報記憶回路５３Ａ〜５３Ｄの回路構成を示す図である。
【図１６】本発明の第３の実施の形態による半導体装置１０に関わる各種信号のタイミング図である。
【図１７】本発明の第４の実施の形態によるコンピュータ７０のシステム構成例を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。同図に示すように、半導体装置１０は、外部との間で信号を送受信するための入出力端子として、クロック端子１１，１２、クロックイネーブル端子１３、コマンド端子１４、アドレス端子１５、及びデータ入出力端子１６を備えている。また、半導体装置１０は、４つのバンク２０−１〜２０−４（バンク１〜４）を備え、バンクごとに、ロウデコーダ２１、転送スイッチ２２、ロウキャッシュレジスタ２３、カラムスイッチ２４、カラムデコーダ２５、及びアレイ制御回路３６を有している。さらに、半導体装置１０は、データ制御回路２６、ラッチ回路２７、データ入出力バッファ２８、コマンドデコーダ３０、チップ制御回路３１、モードレジスタ３２、ロウアドレスバッファ３３、カラムアドレスバッファ３４、及びリフレッシュアドレスカウンタ３５も備えている。
【００１６】
クロック端子１１，１２はそれぞれ、外部クロック信号ＣＫ及びその反転信号／ＣＫが供給される端子であり、クロックイネーブル端子１３はクロックイネーブル信号ＣＫＥが入力される端子である。なお、本明細書において、信号名の先頭に付した記号「／」は、その信号が対応する信号の反転信号であるか、又はローアクティブな信号であることを示している。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路４０は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＬＣＬＫを生成する回路であり、生成された内部クロック信号ＬＣＬＫは、半導体装置１０内の各部に供給される。
【００１７】
コマンド端子１４は、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが供給される複数の端子からなる。外部のコントローラは、これらのコマンド信号の論理レベルの組み合わせにより、アクトコマンドＡＣＴ、ライトコマンドＷｔ、リードコマンドＲｄ、ライトバックコマンドＷ／Ｂ、オートリフレッシュコマンドＲＥＦなどの各種コマンドを半導体装置１０に供給する。供給されたコマンド信号は、コマンド信号の保持、デコード及びカウントなどを行うコマンドデコーダ３０を介して、チップ制御回路３１に供給される。チップ制御回路３１は、コマンドデコーダ３０の出力に基づいて各種の内部コマンドを生成し、これにより、データ制御回路２６、ラッチ回路２７、バンクごとのアレイ制御回路３６、ロウアドレスバッファ３３、カラムアドレスバッファ３４、及びリフレッシュアドレスカウンタ３５の動作を制御する。なお、コマンドデコーダ３０及びチップ制御回路３１の処理は、内部クロックＬＣＬＫに同期して行われる。
【００１８】
アドレス端子１５は、アドレス信号Ａ０〜Ａｉ，ＢＡ０〜ＢＡ１が供給される端子である。これらのアドレス信号Ａ０〜Ａｉ，ＢＡ０〜ＢＡ１は、コマンド信号と同期して半導体装置１０に入力される。アドレス信号ＢＡ０〜ＢＡ１は、リード／ライト等の動作の対象となるバンクを示すバンクアドレスであり、ロウアドレスバッファ３３及びカラムアドレスバッファ３４の両方に供給される。アドレス信号Ａ０〜Ａｉは、アクトコマンドＡＣＴ又はライトバックコマンドＷ／Ｂと同期して入力された場合には後述するロウアドレスＸＡを示し、ロウアドレスバッファ３３に供給される。一方、ライトコマンドＲｄ又はリードコマンドＷｔと同期して入力された場合には後述するカラムアドレスＹＡを示し、カラムアドレスバッファ３４に供給される。また、半導体装置１０がモードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａｉは半導体装置１０のモードを示す情報であり、モードレジスタ３２に供給される。ロウアドレスバッファ３３及びカラムアドレスバッファ３４にバッファリングされたアドレス信号は、アレイ制御回路３６に供給される。アレイ制御回路３６の処理については、後述する。
【００１９】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、半導体装置１０に複数個設けられる。これら複数個のデータ入出力端子１６は、それぞれデータ入出力バッファ２８及びラッチ回路２７を介してデータ制御回路２６に接続される。データ入出力バッファ２８は、図示しない入力バッファ及び出力バッファを有しており、これらのバッファにより、内部クロック信号ＬＣＬＫに同期して、リードデータＤＱ又はライトデータＤＱの入出力を行う。ラッチ回路２７は、いわゆるＤＤＲ(Double Data Rate)機能を実現する回路であり、ＦＩＦＯ(First-In First-Out)回路とマルチプレクサ回路とを含んで構成される。ＦＩＦＯ回路のデータの入出力は、内部クロック信号ＬＣＬＫに同期して行われる。また、データ制御回路２６は、データアンプ回路とマルチプレクサ回路とを含んで構成される。これらの回路により、カラムスイッチ２４から供給されるパラレルなリードデータは、差動形式からシングルエンド形式に変換された後、シリアルなリードデータに変換されてデータ入出力端子１６から外部に出力される。一方、データ入出力端子１６から供給されるシリアルなライトデータは、パラレルなライトデータに変換され、かつシングルエンド形式から差動形式に変換されたうえで、カラムスイッチ２４に供給される。ラッチ回路２７内のマルチプレクサ回路並びにデータ制御回路２６内のマルチプレクサ回路の切り替えは、チップ制御回路３１によって行われる。
【００２０】
図２は、図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。同図には、バンク２０−１に関する構成を示しているが、他のバンクについても同様である。以下、同図を参照しながら、半導体装置１０の構成について、さらに詳しく説明する。
【００２１】
初めに、バンク２０−１の内部構成及びその周辺の構成について説明する。図２に示すように、バンク２０−１は、４つのメモリブロック２０−１Ａ〜２０−１Ｄに分割されている。これらは、ロウアドレスＸＡ（Ｘｉ，Ｘｊ，・・・，Ｘ０）のうちの２ビットＸｉ，Ｘｊ（ブロックアドレス）によって特定される。
【００２２】
各メモリブロック２０−１Ａ〜２０−１Ｄとカラムスイッチ２４の間は、複数のデータ線対ＤＬＰによって接続される。これら複数のデータ線対ＤＬＰには、不良ビット線対を救済するための冗長データ線対ＲＤＬＰ（第１の冗長データ線）が含まれる。各データ線対ＤＬＰには、データ線対ＤＬＰごとのロウキャッシュレジスタ２３が接続される。カラムスイッチ２４とデータ制御回路２６の間は、ここでは１つのＩ／Ｏ線対ＩＯＬＰ（対をなす２本のＩ／Ｏ線に同じ。以下同様）によって接続される。なお、カラムスイッチ２４とデータ制御回路２６の間を複数のＩ／Ｏ線対ＩＯＬＰによって接続してもよいのはもちろんであり、実際には複数のＩ／Ｏ線対ＩＯＬＰが設けられる。
【００２３】
各メモリブロック２０−１Ａ〜２０−１Ｄはそれぞれ、データ線対ＤＬＰごとに設けられる複数のビット線対ＢＬＰと、複数のワード線ＷＬ（図２には示していない）とを含んで構成される。複数のビット線対ＢＬＰのうち冗長データ線対ＲＤＬＰに対応するビット線対ＢＬＰは、冗長ビット線対ＲＢＬＰである。
【００２４】
図３は、メモリブロック２０−１Ａの内部構造を模式的に示す図である。図示していないが、他のメモリブロックも同様の内部構造を有している。同図に示すように、メモリブロック２０−１Ａは、等間隔でそれぞれＸ方向に延伸する複数のビット線ＢＬと、等間隔でそれぞれＹ方向（Ｘ方向と平面内で直角な方向）に延伸する複数のワード線ＷＬとを有する。ビット線ＢＬとワード線ＷＬとの交点にはメモリセルＭＣが設けられる。
【００２５】
ここで、本実施の形態による半導体装置１０では、２本の相補のビット線ＢＬにより構成されるビット線対ＢＬＰをビット線として用いる構成を採用している。このため、半導体装置１０におけるメモリセルＭＣは、図３に示すようにビット線対ＢＬＰとワード線ＷＬの交点１つにつき１個の割合で設けられる。本発明では、このようなビット線対のことを、単にビット線と称する場合がある。半導体装置１０では、ビット線をビット線対ＢＬＰにより構成したことに伴い、データ線及びＩ／Ｏ線についてもそれぞれデータ線対ＤＬＰ及びＩ／Ｏ線対ＤＬＰにより構成される。本発明では、これらについても単にデータ線、Ｉ／Ｏ線と称する場合がある。また、ビット線、データ線、Ｉ／Ｏ線を本実施の形態で示すような相補型とはせず、シングルエンド構成とすることも可能である。
【００２６】
ビット線対ＢＬＰの端部には、図３に示すように、ビット線対ＢＬＰごとのセンスアンプ２９が配置される。このセンスアンプ２９は、設置スペースの都合により、図３に示すように、Ｙ方向の一端に配置されるものから順に、ビット線対ＢＬＰのＸ方向の一端と他端に交互に配置される。
【００２７】
図２に戻る。各ビット線対ＢＬＰは、転送スイッチ２２を介して、対応するデータ線対ＤＬＰに接続される。また、各データ線対ＤＬＰは、カラムスイッチ２４を介して、Ｉ／Ｏ線対ＩＯＬＰに接続される。
【００２８】
図４は、１つのデータ線対ＤＬＰに関して、ビット線対ＢＬＰ、データ線対ＤＬＰ、及びＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。また、図５は、１つのＩ／Ｏ線対ＩＯＬＰに関して、データ線対ＤＬＰとＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【００２９】
図４に示すように、データ線対ＤＬＰは、メモリブロック２０−１Ａ内の転送スイッチ２２を介して、メモリブロック２０−１Ａ内の１つのビット線対ＢＬＰに接続される。転送スイッチ２２は２個のトランジスタからなり、一方のトランジスタは、データ線対ＤＬＰを構成する一方のデータ線ＤＬとビット線対ＢＬＰを構成する一方のビット線ＢＬとの間に接続され、他方のトランジスタは、データ線対ＤＬＰを構成する他方のデータ線ＤＬとビット線対ＢＬＰを構成する他方のビット線ＢＬとの間に接続される。詳しい図示は省略しているが、メモリブロック２０−１Ｂ〜２０−１Ｄの内部にも同様の転送スイッチ２２が設けられており、データ線対ＤＬＰは、これらの転送スイッチ２２を介して、メモリブロック２０−１Ｂ〜２０−１Ｄそれぞれの内部に設けられるビット線対ＢＬＰにも接続される。転送スイッチ２２を構成する各トランジスタの制御電極には転送信号ＴＣが入力される。したがって、転送スイッチ２２の接続状態は、転送信号ＴＣによって制御される。
【００３０】
また、データ線対ＤＬＰは、カラムスイッチ２４を介して、Ｉ／Ｏ線対ＩＯＬＰに接続される。カラムスイッチ２４は２個のトランジスタからなり、一方のトランジスタは、データ線対ＤＬＰを構成する一方のデータ線ＤＬとＩ／Ｏ線対ＩＯＬＰを構成する一方のＩ／Ｏ線ＩＯＬとの間に接続され、他方のトランジスタは、データ線対ＤＬＰを構成する他方のデータ線ＤＬとＩ／Ｏ線対ＩＯＬＰを構成する他方のＩ／Ｏ線ＩＯＬとの間に接続される。カラムスイッチ２４を構成する各トランジスタの制御電極は、カラムスイッチ線ＹＳＬに接続される。したがって、カラムスイッチ２４の接続状態は、カラムスイッチ線ＹＳＬの電位によって制御される。
【００３１】
図５に示すように、１つのＩ／Ｏ線対ＩＯＬＰには、冗長データ線対ＲＤＬＰを含む複数のデータ線対ＤＬＰが接続される。これらデータ線対ＤＬＰのそれぞれとＩ／Ｏ線対ＩＯＬＰとの間には、上述したようにカラムスイッチ２４が設けられる。各カラムスイッチ２４の接続状態は、後述するカラムデコーダ２５の処理により、いずれか１つのデータ線対ＤＬＰのみがＩ／Ｏ線対ＩＯＬＰに接続されるよう制御される。したがって、２つ以上のデータ線対ＤＬＰが同時に同じＩ／Ｏ線対ＩＯＬＰに接続されることない。
【００３２】
図４に戻る。図４には、ロウキャッシュレジスタ２３及びセンスアンプ２９の詳しい構成についても示している。また、図４に示すように、ビット線ＢＬＰを構成する２つのビット線ＢＬの間には、プリチャージ回路６０も接続される。以下、これらの回路の構成について説明する。
【００３３】
まずロウキャッシュレジスタ２３は、循環接続された２個のＣＭＯＳインバータからなるラッチ回路であり、一方のＣＭＯＳインバータの入力端は、他方のＣＭＯＳインバータの出力端と、データ線対ＤＬＰを構成する他方のデータ線ＤＬとに接続される。また、他方のＣＭＯＳインバータの入力端は、一方のＣＭＯＳインバータの出力端と、データ線対ＤＬＰを構成する一方のデータ線ＤＬとに接続される。２個のＣＭＯＳインバータの一方の電源ノードには電源電圧ＶＤＤが供給され、他方の電源ノードは接地される。このような構造により、ロウキャッシュレジスタ２３は、データ線対ＤＬＰ上のデータをラッチすることができる。
【００３４】
センスアンプ２９も、循環接続された２個のＣＭＯＳインバータからなるラッチ回路であり、一方のＣＭＯＳインバータの入力端は、他方のＣＭＯＳインバータの出力端と、ビット線対ＢＬＰを構成する他方のビット線ＢＬとに接続される。また、他方のＣＭＯＳインバータの入力端は、一方のＣＭＯＳインバータの出力端と、ビット線対ＢＬＰを構成する一方のビット線ＢＬとに接続される。２個のＣＭＯＳインバータの一方の電源ノードには、ロウキャッシュレジスタ２３とは異なり、Ｐチャンネル型ＭＯＳトランジスタを介して電源電圧ＶＤＤが供給され、他方の電源ノードはＮチャンネル型ＭＯＳトランジスタを介して接地される。Ｎチャンネル型ＭＯＳトランジスタの制御電極にはセンスアンプ信号ＳＡが、Ｐチャンネル型ＭＯＳトランジスタの制御電極にはセンスアンプ信号ＳＡの反転信号／ＳＡがそれぞれ供給される。このような構造により、センスアンプ２９は、センスアンプ信号ＳＡが活性化されると、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に現れている微小な電位差をＶＤＤまで増幅する役割を果たす。
【００３５】
プリチャージ回路６０は、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に直列に接続された２個のＮチャンネル型ＭＯＳトランジスタと、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に接続された１個のＮチャンネル型ＭＯＳトランジスタとからなり、これらの制御電極には、プリチャージ信号ＰＣが共通に供給される。また、直列に接続された２個のＮチャンネル型ＭＯＳトランジスタの接続点には、電源電圧ＶＤＤの１／２の電圧ＶＤＤ／２が供給される。これにより、プリチャージ信号ＰＣが活性化されている場合に、ビット線対ＢＬＰを構成する２本のビット線ＢＬはともに、電圧ＶＤＤ／２にプリチャージされる。
【００３６】
図２に戻り、次にアレイ制御回路３６の構成について、詳しく説明する。初めに概要を説明しておくと、アレイ制御回路３６は、ロウ系制御機能とカラム系制御機能の両方を有している。ロウ系制御機能に関して、アレイ制御回路３６は、外部から入力されるロウアドレスＸＡ（Ｘｉ，Ｘｊ，・・・，Ｘ０）により示されるワード線ＷＬを活性化するとともに、活性化したワード線ＷＬが属するメモリブロックに対応する転送スイッチ２２を接続状態とする。これにより、ロウキャッシュレジスタ２３には、いずれか１つのワード線に対応する複数のメモリセルＭＣ（ページ）に記憶されるデータがコピーされる。カラム系制御機能に関しては、アレイ制御回路３６は、まず通常の処理としては、外部から入力されるカラムアドレスＹＡ（Ｙｋ，・・・，Ｙ０）により示されるカラムスイッチ２４が接続状態となるよう、カラムスイッチ線ＹＳＬの電位を制御する。これにより、外部からロウキャッシュレジスタ２３にアクセスすることが可能になる。一方、対応するビット線対ＢＬＰが不良ビット線対である場合、アレイ制御回路３６は、上記カラムスイッチ２４に代え、冗長データ線対ＲＤＬＰに対応するカラムスイッチ２４が接続状態となるよう、カラムスイッチ線ＹＳＬの電位を制御する。本発明の特徴は、このような不良ビット線対の救済処理を、メモリブロック単位で行えるようにした点にある。以下、詳しく説明する。
【００３７】
図２に示すように、アレイ制御回路３６は、ロウアドレス生成回路５０ｉ，５０ｊ，・・・，５００と、ロウアドレス記憶回路５１ｉ，５１ｊと、アドレス比較回路５２Ａ〜５２Ｄと、不良アドレス情報記憶回路５３Ａ〜５３Ｄ（第１の不良アドレス情報記憶回路）とを有して構成される。
【００３８】
ロウアドレス生成回路５０ｉ，５０ｊ，・・・，５００は、活性化対象のワード線ＷＬを示すロウアドレスＸＤＡ（ＸＤｉ，ＸＤｊ，・・・，ＸＤ０）を生成する回路である。アレイ制御回路３６は、チップ制御回路３１（図１）から内部アクトコマンドＡＣＴ、内部ライトバックコマンドＷ／Ｂ、及び内部リフレッシュコマンドＲＥＦのいずれかが入力された場合に、生成されたロウアドレスＸＤＡを、各メモリブロック２０−１Ａ〜２０−１Ｄのワード線方向の端部に設けられるロウデコーダ２１に供給する。ロウデコーダ２１は、こうして供給されたロウアドレスＸＤＡにより示されるワード線ＷＬを活性化する。
【００３９】
図６（ａ）は、ロウアドレス生成回路５０ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。同図に示すＲＡｎは、リフレッシュアドレスカウンタ３５によって生成されるリフレッシュアドレスＲＡの中の対応するビットを示している。リフレッシュアドレスＲＡはリフレッシュ対象のロウアドレスを示すアドレス情報であり、リフレッシュアドレスカウンタ３５によって生成される。リフレッシュアドレスカウンタ３５は、オートリフレッシュコマンドＲＥＦの入力を受けたチップ制御回路３１の制御を受けて、リフレッシュアドレスＲＡを生成する回路である。リフレッシュアドレスカウンタ３５は図示しないインクリメント回路を有しており、すべてのロウアドレスが順次リフレッシュ処理の対象となるよう、リフレッシュアドレスＲＡの生成を行う。
【００４０】
図６（ａ）に示す回路構成から理解されるように、ロウアドレス生成回路５０ｎは、内部オートリフレッシュコマンドＲＥＦが活性化されている場合に、リフレッシュアドレスＲＡｎを、生成したロウアドレスＸＤｎとして出力する。一方、内部オートリフレッシュコマンドＲＥＦが活性化されていない場合には、ロウアドレスＸｎを、生成したロウアドレスＸＤｎとして出力する。ロウアドレス生成回路５０ｎをこのように構成したことにより、オートリフレッシュコマンドＲＥＦに応じてメモリセルＭＣのリフレッシュを行うことが可能になる。
【００４１】
図２に戻り、ロウアドレス記憶回路５１ｉ，５１ｊは、アクトコマンドＡＣＴと同期して入力されるロウアドレスＸＡ（Ｘｉ，Ｘｊ，・・・，Ｘ０）のうち、それぞれブロックアドレスＸｉ，Ｘｊのみを記憶する回路である。
【００４２】
図６（ｂ）は、ロウアドレス記憶回路５１ｉ，５１ｊの回路構成を示す図である。同図に示すように、ロウアドレス記憶回路５１ｉはＤ型のラッチ回路であり、内部アクトコマンドＡＣＴが活性化されているときにブロックアドレスＸｉを取り込んで記憶し、内部アクトコマンドＡＣＴが非活性とされた後、次に活性化されるまでの間、取り込んだブロックアドレスＸｉを保持する機能を有している。ロウアドレス記憶回路５１ｊについても同様である。ロウアドレス記憶回路５１ｉ，５１ｊの出力は、それぞれブロックアドレスＸｉＲ，ＸｊＲとして、後述するアドレス比較回路５２Ａ〜５２Ｄに供給される。
【００４３】
図２に戻り、アドレス比較回路５２Ａ〜５２Ｄ及び不良アドレス情報記憶回路５３Ａ〜５３Ｄは、カラムアクセス対象のビット線対ＢＬＰが不良ビット線対であるか否かを判定するために用いられる回路である。本発明では、この判定がメモリブロックごとに行われる。判定結果は、ヒット信号ＨＩＴとしてカラムデコーダ２５に供給される。
【００４４】
図７は、アドレス比較回路５２Ａ〜５２Ｄと不良アドレス情報記憶回路５３Ａ〜５３Ｄの回路構成を示す図である。同図に示すように、アレイ制御回路３６は、これらの回路の他にナンド回路５４も有している。
【００４５】
不良アドレス情報記憶回路５３Ａ〜５３Ｄは、図７に示すように、不良ビット線対ＢＬＰを示すカラムアドレスＹＡと、該不良ビット線対ＢＬＰの属するメモリブロックのブロックアドレスＸｉ，Ｘｊとの組み合わせを示すアドレス情報（Ｘｉ，Ｘｊ，Ｙｋ，・・・，Ｙ０。以下、「第１のアドレス情報」という）を記憶している。不良アドレス情報記憶回路５３Ａ〜５３Ｄはそれぞれメモリブロック２０−１Ａ〜２０−１Ｄに対応して設けられており、不良アドレス情報記憶回路５３Ａ〜５３Ｄそれぞれに記憶されるブロックアドレスＸｉ，Ｘｊは、図７にも示すように、対応するメモリブロックを示すブロックアドレスと予め決められている。なお、各メモリブロックに対応する不良アドレス情報記憶回路が１つだけなのは、冗長ビット線対ＲＢＬＰが１メモリブロックにつき１つとなっているからである。
【００４６】
不良アドレス情報記憶回路５３Ａ〜５３Ｄによる第１のアドレス情報の記憶は、図示しないヒューズ素子によって実現される。ヒューズ素子は第１のアドレス情報のビットごとに設けられ、それぞれの導通状態（導通又は非導通）により１ビットの情報を記憶する。不良アドレス情報記憶回路５３Ａ〜５３Ｄへの第１のアドレス情報の書き込み（ヒューズ素子の溶断処理）は、半導体装置１０の製造時に、必要に応じて行われる。なお、ブロックアドレスＸｉ，Ｘｊについては、上述したように不良アドレス情報記憶回路ごとに予め決められているので、必ずしもヒューズ素子を用いて記憶させる必要はない。また、ヒューズ素子に代え、アンチヒューズ素子を用いてもよい。
【００４７】
アドレス比較回路５２Ａは、外部からカラムアドレスＹＡが入力されると、これとロウアドレス記憶回路５１ｉ，５１ｊに記憶されるブロックアドレスＸｉＲ，ＸｊＲとの組み合わせを示すアドレス情報（以下、「第２のアドレス情報」という）を取得する。そして、この第２のアドレス情報と、不良アドレス情報記憶回路５３Ａに記憶される第１のアドレス情報とを比較する。より具体的には、アドレス比較回路５２Ａは、図7に示すように、これらのアドレス情報をビットごとに比較し、すべてのビットが一致した場合にロウレベルを、それ以外の場合にハイレベルを出力するよう構成される。アドレス比較回路５２Ｂ〜５２Ｄについても同様である。
【００４８】
各アドレス比較回路５２Ａ〜５２Ｄの出力信号は、いずれもナンド回路５４に供給される。ナンド回路５４は、こうして供給された４つの出力信号に基づき、アドレス情報の比較結果を示すヒット信号ＨＩＴを生成する。具体的には、４つの出力信号のいずれかがロウレベル（一致）である場合にヒット信号ＨＩＴをハイレベル（一致）とし、４つの出力信号のすべてがハイレベル（不一致）である場合にヒット信号ＨＩＴをロウレベル（不一致）とする。２つ以上の出力信号がロウレベル（一致）となる場合は、図７の構成では、発生し得ない。
【００４９】
図２に戻る。アレイ制御回路３６は、以上のようにして生成されたヒット信号ＨＩＴと、カラムアドレスバッファ３４（図１）から供給されるカラムアドレスＹＡとをカラムデコーダ２５に供給する。カラムデコーダ２５は、ヒット信号がロウレベル（不一致）である場合に、供給されたカラムアドレスＹＡにより示されるカラムスイッチ２４を接続状態とする。これにより、供給されたカラムアドレスＹＡにより示されるデータ線対ＤＬＰがＩ／Ｏ線対ＩＯＬＰに接続され、外部からこのデータ線対ＤＬＰに接続されるロウキャッシュレジスタ２３に対してアクセス可能となる。一方、カラムデコーダ２５は、ヒット信号がハイレベル（一致）である場合に、冗長データ線対ＲＤＬＰに対応するカラムスイッチ２４を接続状態とする。これにより、冗長データ線対ＲＤＬＰがＩ／Ｏ線対ＩＯＬＰに接続され、外部から冗長データ線対ＲＤＬＰに接続されるロウキャッシュレジスタ２３に対してアクセス可能となる。
【００５０】
以上説明したように、本実施の形態による半導体装置１０によれば、ロウアドレス記憶回路５１ｉ，５１ｊにブロックアドレスＸｉ，Ｘｊを記憶しておき、不良ビット線対ＢＬＰの判定時にはこれらを含むアドレス情報（Ｘｉ，Ｘｊ，Ｙｋ，・・・，Ｙ０）の比較を行うようにしたので、不良ビット線対ＢＬＰの判定をメモリブロックごとに行うことが可能となっている。
【００５１】
次に、図８は、半導体装置１０に関わる各種信号のタイミング図である。以下、同図に示される具体的な事例とともに図２も参照しながら、アレイ制御回路３６の動作の全体像を説明する。
【００５２】
まず時刻ｔ１において外部からアクトコマンドＡＣＴが供給され、さらにこのアクトコマンドＡＣＴに同期してロウアドレスＸＡ１が供給されると、チップ制御回路３１（図１）によって内部アクトコマンドＡＣＴが活性化される。これを受け、アレイ制御回路３６は、プリチャージ信号ＰＣを所定時間にわたり非活性とする。プリチャージ信号ＰＣが非活性となっている間、図４から理解されるように、ビット線対ＢＬＰに対する電源電圧ＶＤＤ／２の供給が停止されるとともに、ビット線対ＢＬＰのイコライズが停止される。また、アレイ制御回路３６は、ロウアドレス生成回路５０ｉ，５０ｊ，・・・，５００によって生成されるロウアドレスＸＤＡをロウデコーダ２１に出力する。この場合のロウアドレスＸＤＡは、ロウアドレスＸＡ１に等しいアドレスとなる。ロウデコーダ２１は、ロウアドレスＸＤＡの入力が開始されてから所定時間にわたり、ロウアドレスＸＤＡにより示されるワード線ＷＬ（ＸＡ１）を活性化する。これにより、各ビット線対ＢＬＰの電位には、ワード線ＷＬ（ＸＡ１）に接続されるメモリセルＭＣの記憶内容に応じた微小な変化が現れる。
【００５３】
次に、アレイ制御回路３６は、センスアンプ信号ＳＡを所定時間にわたって活性化する。これにより、ビット線対ＢＬＰを構成する２本のビット線ＢＬ間の電位差が電源電圧ＶＤＤに増幅される。続いて、アレイ制御回路３６は、転送信号ＴＣを活性化する。これにより、転送スイッチ２２が接続状態となり、ビット線対ＢＬＰ上のデータがロウキャッシュレジスタ２３に記憶される。これは、ワード線ＷＬ（ＸＡ１）に対応するメモリセルＭＣ（ページ）の記憶内容がロウキャッシュレジスタ２３にコピーされたことに等しい。転送信号ＴＣを活性化してしばらく後、図８に示すように、アレイ制御回路３６は転送信号ＴＣを非活性に戻す。これにより、ロウキャッシュレジスタ２３とビット線対ＢＬＰとが切り離されるので、後述するように、オートリフレッシュコマンドＲＥＦに応じたリフレッシュ動作を実行することが可能になる。なお、転送信号ＴＣを非活性に戻すタイミングについては、ビット線対ＢＬＰ上のデータがロウキャッシュレジスタ２３に記憶された後、プリチャージ信号ＰＣが活性化される前までの間とすることが好ましい。
【００５４】
アレイ制御回路３６は、また、内部アクトコマンドＡＣＴが活性化されたことを受け、同時期に供給されたロウアドレスＸＡ１に含まれるブロックアドレスＸｉ（ＸＡ１），Ｘｊ（ＸＡ１）をロウアドレス記憶回路５１ｉ，５１ｊに記憶させる。これ以降、次にアクトコマンドＡＣＴが活性化されるまで、ロウアドレス記憶回路５１ｉ，５１ｊは記憶内容を保持し続ける。
【００５５】
次に、時刻ｔ２において外部からリードコマンドＲｄが供給され、さらにこのリードコマンドＲｄに同期してカラムアドレスＹＡ１が供給されると、チップ制御回路３１（図１）によって内部リードコマンドＲｄが活性化される。これを受け、アレイ制御回路３６は、供給されたカラムアドレスＹＡ１と、ロウアドレス記憶回路５１ｉ，５１ｊに記憶されるブロックアドレスＸｉ（ＸＡ１），Ｘｊ（ＸＡ１）とにより示される第１のアドレス情報に関して、上述したヒット信号ＨＩＴの生成処理を行う。ここでは、ヒット信号ＨＩＴがロウレベル（不一致）であり、ヒット信号ＨＩＴとカラムアドレスＹＡ１の入力を受けたカラムデコーダ２５は、カラムアドレスＹＡ１に対応するカラムスイッチ線ＹＳＬ（ＹＡ１）を活性化する。これにより、カラムアドレスＹＡ１に対応するロウキャッシュレジスタ２３がＩ／Ｏ線対ＩＯＬＰを介してデータ制御回路２６に接続される。以降は、データ制御回路２６等の処理により、ロウキャッシュレジスタ２３の記憶内容が、データ入出力端子１６（図１）を通じ、リードデータＤＱとして外部に出力される。
【００５６】
次に、時刻ｔ３において外部からオートリフレッシュコマンドＲＥＦが供給されると、チップ制御回路３１（図１）によって内部オートリフレッシュコマンドＲＥＦが活性化される。これを受け、アレイ制御回路３６は、プリチャージ信号ＰＣを所定時間にわたり非活性とするとともに、リフレッシュアドレスＲＡにより示されるワード線ＷＬ（不図示）を活性化し、さらに、センスアンプ信号ＳＡを所定時間にわたって活性化する。これにより、このワード線ＷＬに対応するメモリセルＭＣの記憶内容がリフレッシュされる。この場合、アレイ制御回路３６は転送信号ＴＣの活性化を行わない。したがって、リフレッシュ動作は、ロウキャッシュレジスタ２３の記憶内容に一切の影響を及ぼさない。
【００５７】
次に、時刻ｔ４において外部からライトコマンドＷｔが供給され、さらにこのライトコマンドＷｔに同期してカラムアドレスＹＡ２が供給されると、チップ制御回路３１（図１）によって内部ライトコマンドＷｔが活性化される。これを受け、アレイ制御回路３６は、供給されたカラムアドレスＹＡ２と、ロウアドレス記憶回路５１ｉ，５１ｊに記憶されるブロックアドレスＸｉ（ＸＡ１），Ｘｊ（ＸＡ１）とにより示される第１のアドレス情報に関して、上述したヒット信号ＨＩＴの生成処理を行う。ここでは、ヒット信号ＨＩＴがハイレベル（一致）であり、ヒット信号ＨＩＴとカラムアドレスＹＡ２の入力を受けたカラムデコーダ２５は、カラムアドレスＹＡ２に対応するカラムスイッチ線ＹＳＬ（ＹＡ２）に代えて、冗長データ線対ＤＬＰに対応するカラムスイッチ線ＹＳＬ（予備）を活性化する。これにより、冗長データ線対ＤＬＰに対応するロウキャッシュレジスタ２３がＩ／Ｏ線対ＩＯＬＰを介してデータ制御回路２６に接続される。以降は、データ制御回路２６等の処理により、データ入出力端子１６（図１）から入力されたライトデータＤＱによって、該当のロウキャッシュレジスタ２３の記憶内容が書き換えられる。その結果、ロウキャッシュレジスタ２３の記憶内容は、対応するメモリセルＭＣの記憶内容と一致しなくなる。
【００５８】
次に、時刻ｔ５において外部からライトバックコマンドＷ／Ｂが供給され、さらにこのライトバックコマンドＷ／Ｂに同期してロウアドレスＸＡ１が供給されると、チップ制御回路３１（図１）によって内部ライトバックコマンドＷ／Ｂが活性化される。これを受け、アレイ制御回路３６は、プリチャージ信号ＰＣを所定時間にわたり非活性とするとともに、ロウアドレスＸＡ１により示されるワード線ＷＬ（ＸＡ１）を再度活性化し、さらに、転送信号ＴＣの活性化も行う。これにより、メモリセルＭＣから読み出された書き込み以前のデータに対応した微小信号が、ロウキャッシュレジスタ２３に新しく書き込まれた記憶内容により書き換えられる。その後、センスアンプ信号ＳＡを所定時間にわたって活性化する。これにより、ロウキャッシュレジスタ２３の記憶内容がメモリセルＭＣに書き込まれ、ロウキャッシュレジスタ２３とメモリセルＭＣの間での記憶内容の不一致が解消される。転送信号ＴＣは、ロウキャッシュレジスタ２３の記憶内容がメモリセルＭＣに書き込まれた後に非活性とされ、続いてワード線ＷＬ（ＸＡ１）が非活性とされ、次いで図８に示すようにセンスアンプ信号ＳＡを非活性とし、最後にプリチャージ信号ＰＣが活性化される。
【００５９】
その後は、外部から新たにアクトコマンドＡＣＴを入力することができるようになる。時刻ｔ６においてこのアクトコマンドＡＣＴを受けると、ロウアドレス記憶回路５１ｉ，５１ｊの記憶内容は、新たに入力されたロウアドレスＸＡ２によって書き換えられる。その他の処理は上述したものと同じであるので、詳しい説明は省略する。
【００６０】
以上説明したように、本実施の形態による半導体装置１０によれば、不良ビット線対ＢＬＰの判定をメモリブロックごとに行えるので、不良ビット線対ＢＬＰの救済をメモリブロックごとに行うことができる。したがって、不良ビット線対ＢＬＰの救済効率が従来に比べて向上する。
【００６１】
また、ロウアドレス生成回路５０ｉ，５０ｊ，・・・，５００が、内部オートリフレッシュコマンドＲＥＦが活性化されている場合にはリフレッシュアドレスＲＡを、そうでない場合にはロウアドレスＸＡを、それぞれロウアドレスＸＤＡとして出力するようにしたので、オートリフレッシュコマンドＲＥＦに応じてメモリセルＭＣのリフレッシュを行うことが可能になる。
【００６２】
なお、本実施の形態では冗長データ線対ＲＤＬＰは１つのみであるとしたが、複数の冗長データ線対を設けてもよい。例えば半導体装置１０が第１及び第２の冗長データ線対ＲＤＬＰ（第１及び第２の冗長データ線）を備えるとすると、アレイ制御回路３６には、２セットの不良アドレス情報記憶回路５３Ａ〜５３Ｄ（第１及び第２の不良アドレス情報記憶回路）が設けられる。そして、アレイ制御回路３６は、第２のアドレス情報（外部から入力されたカラムアドレスＹＡと、ロウアドレス記憶回路５１ｉ，５１ｊに記憶されるブロックアドレスＸｉＲ，ＸｊＲとの組み合わせを示す情報）が第１及び第２の不良アドレス情報記憶回路のそれぞれに記憶される第１のアドレス情報のいずれとも一致しない場合に、外部から入力されたカラムアドレスにより示されるカラムスイッチ２４を接続状態とする。一方、アレイ制御回路３６は、第２のアドレス情報と第１の不良アドレス情報記憶回路に記憶される第１のアドレス情報とが一致する場合に、第１の冗長データ線対ＲＤＬＰに対応するカラムスイッチ２４を接続状態とする。また、アレイ制御回路３６は、第２のアドレス情報と第２の不良アドレス情報記憶回路に記憶される第１のアドレス情報とが一致する場合に、第２の冗長データ線対ＲＤＬＰに対応するカラムスイッチ２４を接続状態とする。このようにすることで、１つのメモリブロックに複数の冗長データ線対ＲＤＬＰを用意することが可能になり、救済効率が向上する。
【００６３】
図９は、本発明の第２の実施の形態による半導体装置１０の各構成のうち、本発明に特徴的な部分を示す図である。同図に示すように、本実施の形態による半導体装置１０は、ロウアドレスＸＡのビットごとのロウアドレス記憶回路５１ｎ（ｎ＝ｉ，ｊ，・・・，０）を有する点で、第１の実施の形態による半導体装置１０と異なっている。これに伴い、ロウアドレス生成回路５０ｎ（ｎ＝ｉ，ｊ，・・・，０）の内部構成も、第１の実施の形態のものとは若干異なっている。その他の点では、本実施の形態による半導体装置１０と第１の実施の形態による半導体装置１０とは同一であるので、同一の構成には同一の構成を付し、以下では相違点のみに着目して説明する。
【００６４】
図１０（ａ）は、本実施の形態によるロウアドレス生成回路５０ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。また、図１０（ｂ）は、本実施の形態によるロウアドレス記憶回路５１ｎ（ｎ＝ｉ，ｊ，・・・，０）の回路構成を示す図である。
【００６５】
まず、図１０（ｂ）に示すように、ロウアドレス記憶回路５１ｎはＤ型のラッチ回路であり、アクトコマンドＡＣＴが活性化されているときにロウアドレスＸｎを取り込んで記憶し、アクトコマンドＡＣＴが非活性とされた後、次に活性化されるまでの間、取り込んだロウアドレスＸｎを保持する。ロウアドレス記憶回路５１ｎの出力は、ロウアドレスＸｎＲとして、ロウアドレス生成回路５０ｎに供給される。なお、ロウアドレス記憶回路５１ｉ，５１ｊの出力であるブロックアドレスＸｉＲ，ＸｊＲについては、第１の実施の形態と同様、アドレス比較回路５２Ａ〜５２Ｄにも供給される。
【００６６】
次に、図１０（ａ）に示すように、本実施の形態によるロウアドレス生成回路５０ｎは、ロウアドレスバッファ３３から直接入力されるロウアドレスＸｎに代えて、ロウアドレス記憶回路５１ｎからロウアドレスＸｎＲが供給される点で、第１の実施の形態によるロウアドレス生成回路５０ｎと相違する。その他の点では、第１の実施の形態によるロウアドレス生成回路５０ｎと同様である。
【００６７】
以上の構成を採用したことにより、本実施の形態による半導体装置１０によれば、ライトバックコマンドＷ／Ｂの投入時に、ロウアドレスを入力する必要がなくなる。以下、詳しく説明する。
【００６８】
図１１は、本実施の形態による半導体装置１０に関わる各種信号のタイミング図である。同図に示すように、本実施の形態では、外部からロウアドレスＸＡ１とともにアクトコマンドＡＣＴが供給されたことを受けて、ロウアドレスＸＡ１の全体がロウアドレス記憶回路５１ｎによって保持される。
【００６９】
時刻ｔ１１において外部からアクトコマンドＡＣＴが供給された後、アレイ制御回路３６がロウデコーダ２１に対して出力するロウアドレスＸＤＡはロウアドレスＸＡ１に等しくなり、この状態が時刻ｔ１３におけるオートリフレッシュコマンドＲＥＦの投入まで維持される。時刻ｔ１３においてオートリフレッシュコマンドＲＥＦが投入されると、図１０（ａ）に示したロウアドレス生成回路５０ｎの構成から理解されるように、ロウアドレスＸＤＡはリフレッシュアドレスＲＡに等しくなる。これにより、リフレッシュ動作を実行することが可能になる。
【００７０】
内部オートリフレッシュコマンドＲＥＦが非活性状態に戻ると、ロウアドレスＸＤＡは再度ロウアドレスＸＡ１に等しくなる。この状態は、この後時刻ｔ１５においてライトバックコマンドＷ／Ｂが投入される際にも維持される。このように、ライトバックコマンドＷ／Ｂが投入されるまで、アクトコマンドＡＣＴとともに供給されたロウアドレスＸＡ１が保持されるので、本実施の形態では、ライトバックコマンドＷ／Ｂを投入する際に、外部から再度ロウアドレスＸＡ１を入力する必要がなくなっている。
【００７１】
以上説明したように、本実施の形態による半導体装置１０によれば、ライトバックコマンドＷ／Ｂの投入時にロウアドレスを入力しなくてよい構成を実現できる。
【００７２】
図１２は、本発明の第３の実施の形態による半導体装置１０の各構成のうち、本発明に特徴的な部分を示す図である。同図に示すように、本実施の形態による半導体装置１０は、転送スイッチ２２、ロウキャッシュレジスタ２３、カラムスイッチ２４、ロウアドレス記憶回路５１ｉ，５１ｊ、アドレス比較回路５２Ａ〜５２Ｄ、データ線対ＤＬＰ、及びカラムスイッチ線ＹＳＬに代え、第１及び第２の転送スイッチ２２０，２２１、第１及び第２のロウキャッシュレジスタ２３０，２３１、第１及び第２のカラムスイッチ２４０，２４１、ロウアドレス記憶回路５１０ｉ，５１０ｊ（第１のロウアドレス記憶回路）、ロウアドレス記憶回路５１１ｉ，５１１ｊ（第２のロウアドレス記憶回路）、アドレス比較回路５２Ａ０〜５２Ｄ０（第１のアドレス比較回路）、アドレス比較回路５２Ａ１〜５２Ｄ１（第２のアドレス比較回路）、第１及び第２のデータ線対ＤＬＰ０，ＤＬＰ１、及び第１及び第２のカラムスイッチ線ＹＳＬ０，ＹＳＬ１を有している点で、第１の実施の形態による半導体装置１０と相違する。これらの各構成は、要するに第１の実施の形態による半導体装置１０が備えていた上記各構成を２セットずつ設けたものである。また、アクトコマンドやライトコマンドなどの各種コマンドも、セットごとに異なるものが割り当てられる。これにより、本実施の形態による半導体装置１０は、２つのページを並行してオープンできるように構成される。以下、相違点を中心に詳しく説明する。
【００７３】
初めに、図１３は、各１つのデータ線対ＤＬＰ０，ＤＬＰ１に関して、ビット線対ＢＬＰ、データ線対ＤＬＰ０，ＤＬＰ１、及びＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。同図に示すように、データ線対ＤＬＰ０，ＤＬＰ１はそれぞれ、メモリブロック２０−１Ａ内の転送スイッチ２２０，２２１を介して、メモリブロック２０−１Ａ内の同一のビット線対ＢＬＰに接続される。転送スイッチ２２０，２２１それぞれの構造及び機能は、第１の実施の形態で説明した転送スイッチ２２の構造及び機能と同じである。転送スイッチ２２０，２２１の接続状態は、それぞれ転送信号ＴＣ０，ＴＣ１によって制御される。
【００７４】
また、データ線対ＤＬＰ０，ＤＬＰ１はそれぞれ、カラムスイッチ２４０，２４１を介して、同一のＩ／Ｏ線対ＩＯＬＰに接続される。カラムスイッチ２４０，２４１それぞれの構造及び機能は、第１の実施の形態で説明したカラムスイッチ２４の構造及び機能と同じである。カラムスイッチ２４０，２４１の接続状態は、それぞれカラムスイッチ線ＹＳＬ０，ＹＳＬ１の電位によって制御される。
【００７５】
データ線対ＤＬＰ０，ＤＬＰ１には、それぞれロウキャッシュレジスタ２３０，２３１が接続される。ロウキャッシュレジスタ２３０，２３１それぞれの構造及び機能は、第１の実施の形態で説明したロウキャッシュレジスタ２３の構造及び機能と同じである。
【００７６】
なお、図１３の構成を次のように変更することも可能である。すなわち、転送スイッチ２２０，２２１に代えて図４に示した転送スイッチ２２を１つだけ配置し、さらに、データ線対ＤＬＰ０，ＤＬＰ１を１つのデータ線対ＤＬＰに置き換え、そのうえで、この１つのデータ線対ＤＬＰとロウキャッシュレジスタ２３０，２３１それぞれとの間に転送スイッチ２２０，２２１をそれぞれ配置するという構成を採用することも可能である。この構成を用いるとデータ線対が１つで済むので、転送スイッチ２２の個数を削減できるという効果が得られる。
【００７７】
次に、図１４（ａ）は、ロウアドレス記憶回路５１０ｉ，５１０ｊの回路構成を示す図である。また、図１４（ｂ）は、ロウアドレス記憶回路５１１ｉ，５１１ｊの回路構成を示す図である。図１４（ａ）から理解されるように、ロウアドレス記憶回路５１０ｉ，５１０ｊは、内部アクトコマンドＡＣＴに代えて内部アクトコマンドＡＣＴ０が供給される点で、図６（ｂ）に示したロウアドレス記憶回路５１ｉ，５１ｊと相違している。同様に、図１４（ｂ）から理解されるように、ロウアドレス記憶回路５１１ｉ，５１１ｊは、内部アクトコマンドＡＣＴに代えて内部アクトコマンドＡＣＴ１が供給される点で、図６（ｂ）に示したロウアドレス記憶回路５１ｉ，５１ｊと相違している。その他の点では、ロウアドレス記憶回路５１０ｉ，５１０ｊ及びロウアドレス記憶回路５１ｉ，５１ｊともに、第１の実施の形態によるロウアドレス記憶回路５１ｉ，５１ｊと同じである。ロウアドレス記憶回路５１０ｉ，５１０ｊの出力は、それぞれブロックアドレスＸｉＲ０，ＸｊＲ０として、後述するアドレス比較回路５２Ａ０〜５２Ｄ０に供給される。また、ロウアドレス記憶回路５１１ｉ，５１１ｊの出力は、それぞれブロックアドレスＸｉＲ１，ＸｊＲ１として、後述するアドレス比較回路５２Ａ１〜５２Ｄ１に供給される。
【００７８】
図１５は、アドレス比較回路５２Ａ０〜５２Ｄ０，５２Ａ１〜５２Ｄ１と不良アドレス情報記憶回路５３Ａ〜５３Ｄの回路構成を示す図である。なお、図１５にはアドレス比較回路５２Ａ０〜５２Ｄ０，５２Ａ１〜５２Ｄ１の内部回路構成を示していないが、それぞれ、図７に示したアドレス比較回路５２Ａと同様の回路構成を有している。
【００７９】
アドレス比較回路５２Ａ０〜５２Ｄ０は、ブロックアドレスＸｉＲ，ＸｊＲに代えてブロックアドレスＸｉＲ０，ＸｊＲ０が供給される点を除き、アドレス比較回路５２Ａ〜５２Ｄと同様の役割を果たす。アドレス比較回路５２Ａ０〜５２Ｄ０によるアドレス情報の比較結果は、第１のヒット信号ＨＩＴ０として出力される。同様に、アドレス比較回路５２Ａ１〜５２Ｄ１は、ブロックアドレスＸｉＲ，ＸｊＲに代えてブロックアドレスＸｉＲ１，ＸｊＲ１が供給される点を除き、アドレス比較回路５２Ａ〜５２Ｄと同様の役割を果たす。アドレス比較回路５２Ａ１〜５２Ｄ１によるアドレス情報の比較結果は、第２のヒット信号ＨＩＴ１として出力される。
【００８０】
図１６は、本実施の形態による半導体装置１０に関わる各種信号のタイミング図である。以下、同図に示される具体的な事例とともに図１２も参照しながら、本実施の形態によるアレイ制御回路３６の動作について説明する。
【００８１】
まず時刻ｔ２１において外部からアクトコマンドＡＣＴ０（第１のアクトコマンド）が供給され、さらにこのアクトコマンドＡＣＴ０に同期してロウアドレスＸＡ１が供給されると、チップ制御回路３１（図１）によって内部アクトコマンドＡＣＴ０が活性化される。これを受け、アレイ制御回路３６は、プリチャージ信号ＰＣを所定時間にわたり非活性とするとともに、ロウアドレスＸＤＡとしてのロウアドレスＸＡ１をロウデコーダ２１に出力する。これにより、ワード線ＷＬ（ＸＡ１）が活性化する。さらに、アレイ制御回路３６は、センスアンプ信号ＳＡを所定時間にわたって活性化するとともに、転送信号ＴＣ０を活性化する。これにより、ワード線ＷＬ（ＸＡ１）に対応するメモリセルＭＣ（ページ）の記憶内容が、ロウキャッシュレジスタ２３０にコピーされる。コピーが終了した後、アレイ制御回路３６は、転送信号ＴＣ０を非活性に戻す。
【００８２】
アクトコマンドＡＣＴ０とともに供給されたロウアドレスＸＡ１に含まれるブロックアドレスＸｉ，Ｘｊは、ロウアドレス記憶回路５１０ｉ，５１０ｊに記憶される。後にライトコマンドＷｔ０やリードコマンドＲｄ０（第１のカラムアクセスコマンド）が投入されると、アレイ制御回路３６内のアドレス比較回路５２Ａ０〜５２Ｄ０は、このロウアドレス記憶回路５１０ｉ，５１０ｊに記憶されるブロックアドレスＸｉ，Ｘｊ（ＸｉＲ０，ＸｊＲ０）を取り出して、ヒット信号ＨＩＴ０の生成を行う。図１６には、時刻ｔ２２においてライトコマンドＷｔ０がカラムアドレスＹＡ１とともに投入された場合の例を示しているので、以下の説明はこの例に沿って行う。
【００８３】
時刻ｔ２２においてライトコマンドＷｔ０が投入されると、カラムデコーダ２５は、ヒット信号ＨＩＴ０を参照する。これにより、カラムデコーダ２５は、ロウアドレスＸＡ１に対応するメモリブロックについての不良ビット線情報（不良アドレス情報記憶回路５３Ａ〜５３Ｄのうちの対応するものの記憶内容）に基づき、不良ビット線の救済処理を行うことが可能になる。具体的には、ヒット信号ＨＩＴ０がロウレベル（不一致）となっている場合、カラムデコーダ２５は、カラムアドレスＹＡ１に対応するカラムスイッチ線ＹＳＬ０を接続状態とする。これにより、カラムアドレスＹＡ１に対応するロウキャッシュレジスタ２３０がＩ／Ｏ線対ＩＯＬＰを介してデータ制御回路２６に接続される。一方、ヒット信号ＨＩＴ０がハイレベル（一致）となっている場合、カラムデコーダ２５は、カラムアドレスＹＡ１に対応するカラムスイッチ線ＹＳＬ０に代えて、冗長データ線対ＤＬＰに対応するカラムスイッチ線ＹＳＬ０を活性化する。これにより、冗長データ線対ＤＬＰに対応するロウキャッシュレジスタ２３がＩ／Ｏ線対ＩＯＬＰを介してデータ制御回路２６に接続される。
【００８４】
ライトバックコマンドＷ／Ｂ０が投入された場合のアレイ制御回路３６の処理は、転送信号ＴＣに代えて転送信号ＴＣ０を活性化する点を除き、第１の実施の形態における処理と同一である。これにより、ロウキャッシュレジスタ２３０の記憶内容が、センスアンプ２９を介して対応するメモリセルＭＣに書き込まれる。本例では、時刻ｔ２５においてライトバックコマンドＷ／Ｂ０が投入されている。
【００８５】
次に、時刻ｔ２３において外部からアクトコマンドＡＣＴ１（第２のアクトコマンド）が供給された場合のアレイ制御回路３６の処理は、転送信号ＴＣ０ではなく転送信号ＴＣ１を活性化する点、アクトコマンドＡＣＴ１とともに供給されたロウアドレスＸＡ２に含まれるブロックアドレスＸｉ，Ｘｊを、ロウアドレス記憶回路５１０ｉ，５１０ｊではなくロウアドレス記憶回路５１１ｉ，５１１ｊに記憶する点で、アクトコマンドＡＣＴ０が供給された場合の処理と相違する。これにより、アクトコマンドＡＣＴ０が投入されてからライトバックコマンドＷ／Ｂ０が投入されるまでの間、すなわちアクトコマンドＡＣＴ０とともに入力されたロウアドレスＸＡ１に対応するページがオープンされている間に、新たにアクトコマンドＡＣＴ１を投入し、アクトコマンドＡＣＴ１とともに入力されたロウアドレスＸＡ２に対応するページを並行して開くことが可能になる。
【００８６】
また、ライトコマンドＷｔ１やリードコマンドＲｄ１（第２のカラムアクセスコマンド）が投入された場合、カラムデコーダ２５は、ヒット信号ＨＩＴ０ではなくヒット信号ＨＩＴ１を参照する。これにより、カラムデコーダ２５は、ロウアドレスＸＡ２に対応するメモリブロックについての不良ビット線情報（不良アドレス情報記憶回路５３Ａ〜５３Ｄのうちの対応するものの記憶内容）に基づき、不良ビット線の救済処理を行うことが可能になる。なお、図１６には、時刻ｔ２４においてリードコマンドＲｄ１が投入された場合を示している。
【００８７】
ライトバックコマンドＷ／Ｂ１が投入された場合には、アレイ制御回路３６は、転送信号ＴＣ０ではなく転送信号ＴＣ１を活性化する。これにより、ロウキャッシュレジスタ２３１の記憶内容が、センスアンプ２９を介して対応するメモリセルＭＣに書き込まれる。
【００８８】
以上説明したように、本実施の形態による半導体装置１０によれば、２つのページを並行してオープンし、さらに各ページに対してカラムアクセスを行うことが可能になる。したがって、より高速な動作を実現できる。
【００８９】
なお、Ｉ／Ｏ線対ＩＯＬＰが１つである場合には、各ページに対するカラムアクセスを並行して行うことはできない。Ｉ／Ｏ線対ＩＯＬＰ上でデータが衝突してしまうためである。しかし、Ｉ／Ｏ線対ＩＯＬＰを２つ以上用意すれば、互いに異なるＩ／Ｏ線対ＩＯＬＰに接続されているメモリセルＭＣに対するアクセスであることを条件として、各ページに対するカラムアクセスを並行して行うことが可能になる。
【００９０】
図１７は、本発明の第４の実施の形態によるコンピュータ７０のシステム構成例を示す図である。同図に示すように、コンピュータ７０は、半導体装置１０と、マルチコアプロセッサ７１とを有して構成される。半導体装置１０は、第１乃至第３の実施の形態で説明した３種の半導体装置１０のいずれでもよく、本実施の形態ではメインメモリとしてコンピュータ７０に組み込まれている。
【００９１】
マルチコアプロセッサ７１は、４個のコア７２−１〜７２−４と、入出力装置（Ｉ／Ｏ）７３と、外部記憶装置制御ブロック７４と、オンチップメモリ７５とを有して構成される。４個のコア７２−１〜７２−４は、それぞれ外部記憶装置制御ブロック７４を介し、互いに独立して半導体装置１０のリード又はライトを行うよう構成される。
【００９２】
コア７２−１〜７２−４は、半導体装置１０のバンク２０−１〜２０−４に対応付けられる。半導体装置１０によれば、上述したようにページがオープンされている間にもリフレッシュ動作を行うことが可能である。したがって、本実施の形態によるコンピュータ７０によれば、コア７２−１〜７２−４は、リフレッシュ動作のタイミングに制約されることなく、各バンクのリード／ライトを行えるようになる。
【００９３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９４】
例えば、上記各実施の形態では４バンク構成の半導体装置１０を取り上げたが、本発明はバンクの数によらず適用可能である。また、１バンクあたりのメモリブロックの数についても同様であり、本発明はメモリバンクの数によらず適用可能である。
【００９５】
また、上記各実施の形態ではビット線、データ線、Ｉ／Ｏ線のそれぞれをペア線（ビット線対、データ線対、Ｉ／Ｏ線対）としたが、シングル線によりこれらを実現してもよいのはもちろんである。
【符号の説明】
【００９６】
ＢＬ              ビット線
ＢＬＰ            ビット線対
ＤＬ              データ線
ＤＬＰ，ＤＬＰ０，ＤＬＰ１  データ線対
ＩＯＬ            Ｉ／Ｏ線
ＩＯＬＰ          Ｉ／Ｏ線対
ＭＣ              メモリセル
ＲＢＬＰ          冗長ビット線対
ＲＤＬＰ          冗長データ線対
ＷＬ              ワード線
ＹＳＬ，ＹＳＬ０，ＹＳＬ１  カラムスイッチ線
１０              半導体装置
１１，１２        クロック端子
１３              クロックイネーブル端子
１４              コマンド端子
１５              アドレス端子
１６              データ入出力端子
２０−１Ａ〜２０−１Ｄ  メモリブロック
２０−１〜２０−４  バンク
２１              ロウデコーダ
２２，２２０，２２１  転送スイッチ
２３，２３０，２３１  ロウキャッシュレジスタ
２４，２４０，２４１  カラムスイッチ
２５              カラムデコーダ
２６              データ制御回路
２７              ラッチ回路
２８              データ入出力バッファ
２９              センスアンプ
３０              コマンドデコーダ
３１              チップ制御回路
３２              モードレジスタ
３３              ロウアドレスバッファ
３４              カラムアドレスバッファ
３５              リフレッシュアドレスカウンタ
３６              アレイ制御回路
４０              クロック発生回路
５０ｉ，５０ｊ，・・・，５００  ロウアドレス生成回路
５１ｉ，５１ｊ・・・，５１０  ロウアドレス記憶回路
５２Ａ〜５２Ｄ，５２Ａ０〜５２Ｄ０，５２Ａ１〜５２Ｄ１  アドレス比較回路
５３Ａ〜５３Ｄ    不良アドレス情報記憶回路
５４              ナンド回路
６０              プリチャージ回路
７０              コンピュータ
７１              マルチコアプロセッサ
７２              コア
７３              入出力装置（Ｉ／Ｏ）
７４              外部記憶装置制御ブロック
７５              オンチップメモリ
【図１】
2013140652.tif 000003
【図２】
2013140652.tif 000004
【図３】
2013140652.tif 000005
【図４】
2013140652.tif 000006
【図５】
2013140652.tif 000007
【図６】
2013140652.tif 000008
【図７】
2013140652.tif 000009
【図８】
2013140652.tif 000010
【図９】
2013140652.tif 000011
【図１０】
2013140652.tif 000012
【図１１】
2013140652.tif 000013
【図１２】
2013140652.tif 000014
【図１３】
2013140652.tif 000015
【図１４】
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【図１５】
2013140652.tif 000017
【図１６】
2013140652.tif 000018
【図１７】
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