(57)【要約】【課題】正確な性能測定を容易にした差動伝送半導体装置を提供する。【解決手段】差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、当該ステップ信号を伝送する伝送回路と、当該伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含み、供給されるテスト指令に応じて当該出力アンプの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、前記ステップ信号を伝送する伝送回路と、前記伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含む差動伝送半導体装置であって、
供給されるテスト指令に応じて前記出力アンプの前記差動対出力信号を択一的に取り込んでこれに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する検査出力信号生成回路を含むことを特徴とする差動伝送半導体装置。
【請求項２】
前記検査出力信号生成回路は、前記テスト指令に応じて前記出力アンプの前記差動対出力信号を前記入力コンパレータのいずれかに１つに中継する一方当該１つの入力コンパレータの出力信号を前記検査出力信号として中継することを特徴とする請求項１に記載の差動伝送半導体装置。
【請求項３】
前記テスト指令は、前記入力コンパレータのうちのいずれか１つとは異なる前記入力コンパレータの１つを指定する指定テスト指令であり、
前記選択的出力回路は、前記指定テスト指令に応じて前記差動対出力信号を当該１つの選択された入力コンパレータに中継することを特徴とする請求項２に記載の差動伝送半導体装置。
【請求項４】
前記検査出力信号生成回路は、
比較用コンパレータと、
前記出力アンプの前記差動対出力信号を択一的に前記比較用コンパレータに中継する選択的中継回路と、を含み、
前記比較用コンパレータの出力信号を前記検査出力信号として出力することを特徴とする請求項１に記載の差動伝送半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動対信号（以下、ディファレンシャル信号という）を伝送する差動伝送半導体装置に関する。
【背景技術】
【０００２】
従来より、例えばＬＳＩの差動伝送半導体装置の品質評価のために当該差動伝送半導体装置から出力されるディファレンシャル信号のクロスタイミングを測定するための試験装置が知られている（例えば特許文献１）。一般に、差動伝送半導体装置から出力されたディファレンシャル信号のポジティブ側信号及びネガティブ側信号は、外部に設けられたテスタ装置にそれぞれ供給され、当該テスタ装置においてこれら両信号のクロスタイミングが測定されていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９６７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のテスタ装置を用いてディファレンシャル信号のクロスタイミングを測定する場合には以下のような問題があった。
【０００５】
図１は、従来のディファレンシャル信号試験における測定タイミングを示すタイムチャートである。図１には、テスタ装置の測定ピンに入力されるポジティブ側の信号（以下、Ｐ側入力信号ＩＰと称する）、及びネガティブ側の信号（以下、Ｎ側入力信号ＩＮと称する）の信号レベルの時間的変化が示されている。テスタ装置には、これらの入力信号ＩＰ及びＩＮの信号レベルがハイであるかローであるかを判定するための所定の閾値ＶＴが予め設定されている。Ｎ側入力信号ＩＮが閾値ＶＴに達した時点が、テスタ装置におけるＮ側入力信号ＩＮについてのハイ／ロー判定タイミングＴ１である。また、Ｐ側入力信号ＩＰが閾値ＶＴに達した時点が、テスタ装置におけるＰ側入力信号ＩＰについてのハイ／ロー判定タイミングＴ４である。テスタ装置においては、判定タイミングＴ１と判定タイミングＴ４の中間時点をＰ側入力信号ＩＰとＮ側入力信号ＩＮのクロスタイミングＴ３として算出する。しかしながら、実際にＰ側入力信号ＩＰとＮ側入力信号ＩＮとがクロスするタイミングは図１に示されるようにタイミングＴ２である。このように、従来のクロスタイミング測定においては、算出したクロスタイミングＴ３と実際のクロスタイミングＴ２とが一致せず、正確なクロスタイミングを求めることができず、正しい品質評価ができないという問題があった。
【０００６】
本発明は上記した如き問題点に鑑みてなされたものであって、差動対信号のクロスタイミングに関して正確な性能測定を容易にした差動伝送半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による差動伝送半導体装置は、差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、前記ステップ信号を伝送する伝送回路と、前記伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含む差動伝送半導体装置であって、供給されるテスト指令に応じて前記出力アンプの前記差動対出力信号を択一的に取り込んでこれに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する検査出力信号生成回路を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による差動伝送半導体装置によれば、差動対信号のクロスタイミングに関して正確な性能測定を容易にすることができる。
【図面の簡単な説明】
【０００９】
【図１】従来のディファレンシャル信号試験における測定タイミングを示すタイムチャートである。
【図２】第１の実施例である差動伝送半導体装置の構成を示すブロック図である。
【図３】図２の検査出力信号生成回路の構成を示す回路図である。
【図４】テスト回路への入力信号を示すタイムチャートである。
【図５】第１の実施例のディファレンシャル信号試験における測定タイミング示すタイムチャートである。
【図６】第２の実施例である差動伝送半導体装置の構成を示すブロック図である。
【図７】図６の検査出力信号生成回路の構成を示す回路図である。
【図８】第２の実施例のディファレンシャル信号試験における測定タイミング示すタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１１】
＜第１の実施例＞
図２には、本発明の実施例である差動伝送半導体装置１０の構成が示されている。
【００１２】
ＬＳＩ１には、ディファレンシャル信号を受け入れるディファレンシャル入力端子対（以下、単に入力端子対と称する）２−１〜２−ｎ（ｎは２以上の整数）が設けられている。
【００１３】
コンパレータＣ１〜Ｃｎは入力端子対２−１〜２−ｎに入力されたディファレンシャル信号のポジティブ側信号の信号レベル（以下、ポジティブ側信号レベルと称する）とネガティブ側信号の信号レベル（以下、ネガティブ側信号レベルと称する）とを比較し、その比較結果に応じてステップ信号Ｉ１〜Ｉｎをそれぞれ生成し出力する。以下、コンパレータＣ１〜Ｃｎに入力されるディファレンシャル信号を差動対入力信号とも称する。
【００１４】
また、ＬＳＩ１には、ディファレンシャル信号を出力するディファレンシャル出力端子対（以下、単に出力端子対と称する）３−１〜３−ｎが設けられている。
【００１５】
出力アンプＡ１〜Ａｎは伝送回路４から供給される信号Ｏ１〜Ｏｎに基づいてディファレンシャル信号を生成し出力する。ディファレンシャル信号は出力端子対３−１〜３−ｎから外部に出力される。以下、出力アンプＡ１〜Ａｎによって生成及び出力されるディファレンシャル信号を差動対出力信号とも称する。
【００１６】
伝送回路４は、コンパレータＣ１〜Ｃｎの出力であるステップ信号Ｉ１〜Ｉｎを信号Ｏ１〜Ｏｎとして出力アンプＡ１〜Ａｎに中継する。
【００１７】
検査出力信号生成回路５は、ディファレンシャル信号の測定試験のためにＬＳＩ１内に設けられた回路である。詳細には、検査出力信号生成回路５は、測定回路６から供給されるテスト指令に応じて出力アンプＡ１〜Ａｎの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。
【００１８】
出力アンプＡ１〜Ａｎのディファレンシャル出力が接続配線対Ｐ１〜Ｐｎを介して検査出力信号生成回路５に接続されている。検査出力信号生成回路５のディファレンシャル出力が接続配線対Ｑ１〜Ｑｎを介してコンパレータＣ１〜Ｃｎの入力に接続されている。コンパレータＣ１〜Ｃｎの出力が接続配線Ｒ１〜Ｒｎを介して検査出力信号生成回路５に接続されている。
【００１９】
また、検査出力信号生成回路５は、測定回路６から供給される入力選択信号Ｓｉｎ及びＣｉｎに応じて、コンパレータＣ１〜Ｃｎのうちの１つ及び出力アンプＡ１〜Ａｎのうちの１つを選択する。そして、検査出力信号生成回路５は、当該選択の結果得られる検査出力信号Ｓｉｏを測定回路６に供給する。検査出力信号生成回路５の詳細構成及び動作については後述する（図３）。
【００２０】
測定回路６は、ディファレンシャル信号のクロスタイミングの測定対象として出力アンプＡ１〜Ａｎのうちの１つを選択するための入力選択信号Ｓｉｎ及びＣｉｎを検査出力信号生成回路５に供給する。また、測定回路６は信号供給部としても動作し、クロスタイミング測定のためのディファレンシャル試験信号Ｉ１Ｐ、Ｉ１Ｎ、Ｉ２Ｐ、Ｉ２Ｎ、・・・、ＩｎＰ、ＩｎＮをＬＳＩ１の入力端子対２−１〜２−ｎに適宜供給できる。また、測定回路６は、検査出力信号生成回路５から供給される検査出力信号Ｓｉｏと、予め設定された所定の補正値とに基づいて、出力アンプＡ１〜Ａｎのうちの当該選択に係る１つの出力アンプのディファレンシャル出力信号のクロスタイミングを算出する。クロスタイミングの算出動作については後述する（図５）。
【００２１】
図３には、検査出力信号生成回路５の回路構成が示されている。
【００２２】
シフトレジスタ７は、測定回路６（図２）から供給される入力選択信号Ｓｉｎ及びＣｉｎに応じて、スイッチＳ１〜Ｓｍのうちの１つを選択すると共に、スイッチＳ１１Ｐ〜ＳｍｎＰのうちの１つ及びＳ１１Ｎ〜ＳｍｎＮのうちの１つを選択する。スイッチＳ１１Ｐ〜ＳｍｎＰ及びＳ１１Ｎ〜ＳｍｎＮの選択により、ディファレンシャル信号Ｏ１Ｐ及びＯ１Ｎ、Ｏ２Ｐ及びＯ２Ｎ、・・・、ＯｎＰ及びＯｎＮのうちの１つの対が選択される。当該選択された１つの信号対は、接続配線対Ｑ１〜Ｑｍのうちの１つから出力される。また、スイッチＳ１〜Ｓｍの選択により、ステップ信号Ｉ１〜Ｉｍのうちの１つが選択される。当該選択された信号は、接続配線Ｕ０を介して検査出力信号Ｓｉｏとして出力される。
【００２３】
ここで、「ｎ」は２以上の整数であり、接続配線対Ｐ１〜Ｐｎの個数に対応する数である。「ｍ」は「ｎ」以下の整数であり、コンパレータＣ１〜Ｃｎ（図２）のうちのいずれかｍ個に対応する数である。また、「ｍ」は接続配線対Ｑ１〜Ｑｍの個数にも対応する数である。
【００２４】
図４には、検査出力信号生成回路５へのテスト指令である入力選択信号Ｃｉｎ及びＳｉｎが示されている。入力選択信号Ｃｉｎはパルス列からなる信号であり、各パルスはスイッチＳ１１Ｐ、Ｓ１１Ｎ、Ｓ２１Ｐ、・・・、ＳｍｎＰ、ＳｍｎＮにそれぞれ順に対応している。入力選択信号Ｓｉｎはこれらのスイッチのうちのポジ／ネガ一対のスイッチと、スイッチＳ１〜Ｓｍのうちの１つを指定する信号である。図４に示される例の場合、入力信号ＣｉｎにおけるスイッチＳｍｎＰ及びＳｍｎＮを示す２つのパルスが存在するタイミングにおいて、入力選択信号Ｓｉｎのパルスが入力されている。この場合、検査出力信号生成回路５は、スイッチＳｍｎＰ及びＳｍｎＮを選択しオンする。また、この場合、検査出力信号生成回路５は、スイッチＳ１〜Ｓｍのうち、スイッチＳｍｎＰ及びＳｍｎＮに対応する（「ｍ」が共通している）スイッチＳｍを選択しオンする。
【００２５】
測定回路６は、コンパレータＣ１〜Ｃｎのうちの、ディファレンシャル試験信号が入力されていない１つのコンパレータを指定するためにこれに対応するスイッチを選択するテスト指令を検査出力信号生成回路５に対して供給できる。例えば、測定回路６がディファレンシャル試験信号Ｉ１Ｐ及びＩ１ＮをコンパレータＣ１にのみ供給している場合には、コンパレータＣ２〜Ｃｎのうちの１つであるコンパレータＣ２を指定するために、スイッチＳ２１Ｐ、Ｓ２１Ｎ及びＳ２を選択するテスト指令を検査出力信号生成回路５に対して供給する。
【００２６】
以下、検査出力信号生成回路５においてスイッチＳ２１Ｐ、Ｓ２１Ｎ及びＳ２が選択されオンした場合の動作について説明する。
【００２７】
先ず、この場合の信号の流れについて図２及び図３を参照しつつ説明する。測定回路６は、ディファレンシャル試験信号Ｉ１Ｐ及びＩ１ＮをＬＳＩ１の入力端子対２−１に供給する。コンパレータＣ１は、信号Ｉ１Ｐの信号レベルと信号Ｉ１Ｎの信号レベルとを比較し、その比較結果に基づいてステップ信号Ｉ１を生成し出力する。ステップ信号Ｉ１は、例えば、信号Ｉ１Ｐの信号レベルが信号Ｉ１Ｎの信号レベルよりも高い場合にはハイレベル、信号Ｉ１Ｐの信号レベルが信号Ｉ１Ｎの信号レベルよりも低い場合にはローレベルとなる信号である。
【００２８】
ステップ信号Ｉ１は、伝送回路４によって中継され信号Ｏ１として出力アンプＡ１に入力される。出力アンプＡ１は、信号Ｏ１に基づいてディファレンシャル信号Ｏ１Ｐ及びＯ１Ｎを生成し出力する。信号Ｏ１Ｐ及びＯ１Ｎは、接続配線対Ｐ１を介して検査出力信号生成回路５に供給される。検査出力信号生成回路５内のスイッチＳ２１Ｐ及びＳ２１Ｎがオンしているので、信号Ｏ１Ｐ及びＯ１Ｎは接続配線対Ｑ２を介してコンパレータＣ２に供給される。
【００２９】
コンパレータＣ２は、信号Ｏ１Ｐの信号レベルと信号Ｏ１Ｎの信号レベルとを比較し、その比較結果に基づいてステップ信号Ｉ２を生成し出力する。ステップ信号Ｉ２は、例えば、信号Ｏ１Ｐの信号レベルが信号Ｏ１Ｎの信号レベルよりも高い場合にはハイレベル、信号Ｏ１Ｐの信号レベルが信号Ｏ１Ｎの信号レベルよりも低い場合にはローレベルとなる信号である。
【００３０】
ステップ信号Ｉ２は、接続配線Ｒ２を介して検査出力信号生成回路５に供給される。検査出力信号生成回路５内のスイッチＳ２がオンしているので、ステップ信号Ｉ２は信号Ｓｉｏとして出力される。信号Ｓｉｏは、測定回路６に供給される。
【００３１】
図５には、コンパレータＣ２に供給されるディファレンシャル信号Ｏ１Ｐ及びＯ１Ｎと、測定回路６に供給される信号Ｓｉｏとが示されている。
【００３２】
コンパレータＣ２は、信号Ｏ１Ｐの信号レベルが信号Ｏ１Ｎの信号レベルよりも大きい場合には信号レベルがハイレベルであるステップ信号Ｉ２を生成し、信号Ｏ１Ｐの信号レベルが信号Ｏ１Ｎの信号レベルよりも小さい場合には信号レベルがローレベルであるステップ信号Ｉ２を生成する。図５においては、ステップ信号Ｉ２のハイレベルとローレベルの切り替わりタイミングが時刻Ｔ１となる。
【００３３】
図５に示される信号Ｓｉｏは、コンパレータＣ２によって生成及び出力されたステップ信号Ｉ２が検査出力信号生成回路５を経て測定回路６に到達した時点のものである。測定回路６は、先ず、信号Ｓｉｏの信号レベルが所定の参照レベルＲｅｆに達したタイミングを参照タイミングＴ２として測定する。そして、測定回路６は、参照タイミングＴ２から所定の補正値ＴＤだけ差し引いて、ディファレンシャル信号Ｏ１Ｐ及びＯ１ＮのクロスタイミングＴ１を算出する。補正値ＴＤは、例えばコンパレータＣ２及び検査出力信号生成回路５における伝送遅延時間に等しい値として予め設定されている。
【００３４】
このように、本実施例の差動伝送半導体装置１０においては、クロスタイミング測定対象の出力アンプ（例えばＡ１）から出力されたディファレンシャル信号を既存のコンパレータ（例えばＣ２）に入力する。コンパレータはディファレンシャル信号のクロスタイミングでレベル変化する信号（例えばＩ２）を生成及び出力し、検査出力信号生成回路５が当該信号を測定回路６に供給する。測定回路６において当該信号の到達時点から所定の補正値分（例えばコンパレータＣ２及び検査出力信号生成回路５における伝送遅延時間）だけ差し引くことにより、ディファレンシャル信号のクロスタイミングを正確に算出することができる。
【００３５】
また、通常動作時にディファレンシャル信号を受信する既存のコンパレータを用いたので、テスト用回路の回路規模を増加させることなく且つ簡単な構成でクロスタイミングを正確に算出することができる。
【００３６】
上記の実施例は、スイッチＳ２１Ｐ、Ｓ２１Ｎ及びＳ２を選択した場合の例であるが、これに限られない。測定回路６からディファレンシャル試験信号の供給を受けるコンパレータ以外のコンパレータに対して検査出力信号生成回路５がディファレンシャル信号を供給するようにスイッチ選択がなされれば良い。例えば、測定回路６がディファレンシャル試験信号Ｉ１Ｐ及びＩ１ＮをＬＳＩ１の入力端子対２−１に供給する場合には、スイッチＳ１１Ｐ、Ｓ１１Ｎ及びＳ１以外のスイッチを選択できる。
【００３７】
また、上記の実施例は、測定回路６がディファレンシャル試験信号Ｉ１Ｐ及びＩ１ＮをＬＳＩ１の入力端子対２−１に供給した場合の例であるが、これに限られない。測定回路６は、ディファレンシャル試験信号を入力端子対２−２〜２−ｎのいずれか１つに供給して上記と同様の試験をしても良い。また、測定回路６は、ディファレンシャル試験信号を入力端子対２−１〜２−ｎのうちの１つに対して順番に供給して連続的に試験を行っても良い。
【００３８】
また、上記の実施例は、伝送回路４がコンパレータＣ１〜Ｃｎの出力であるステップ信号Ｉ１〜Ｉｎを信号Ｏ１〜Ｏｎとして出力アンプＡ１〜Ａｎに中継する場合の例であるが、これに限られない。例えば、伝送回路４がステップ信号Ｉ１〜Ｉｎに応じて演算処理を行い、その処理結果を信号Ｏ１〜Ｏｎとして出力する場合でも、本発明の効果を奏することができる。
【００３９】
また、上記の実施例は、シフトレジスタ７によってスイッチ選択をしているが、これに限られない。例えば、各スイッチをオン／オフ制御するデコード信号を生成し、検査出力信号生成回路５に供給する回路を用いることもできる。
【００４０】
＜第２の実施例＞
図６には、本実施例である差動伝送半導体装置１０の構成が示されている。以下、第1の実施例と異なる部分について主に説明する。ＬＳＩ１内には、第1の実施例における接続配線対Ｑ１〜Ｑｎ及びＲ１〜Ｒｎが設けられていない。
【００４１】
図７には、検査出力信号生成回路５の構成が示されている。
【００４２】
シフトレジスタ７は、測定回路６（図６）から供給される入力選択信号Ｓｉｎ及びＣｉｎに応じて、スイッチＳｏ１〜Ｓｏｍのうちの１つを選択してオンする。スイッチＳｏ１〜Ｓｏｍの選択により、ディファレンシャル信号Ｏ１Ｐ及びＯ１Ｎ、Ｏ２Ｐ及びＯ２Ｎ、・・・、ＯｎＰ及びＯｎＮのうちの１つの対が選択される。当該選択された１つの信号対はコンパレータＣ０に供給される。以下、コンパレータＣ０を比較用コンパレータＣ０とも称する。また、以下、シフトレジスタ７、スイッチＳｏ１〜Ｓｏｍ、及び当該ディファレンシャル信号を伝送する接続配線をまとめて選択的中継回路とも称する。当該選択的中継回路は、出力アンプＡ１〜Ａｎのディファレンシャル信号を択一的にコンパレータＣ０に中継する。
【００４３】
コンパレータＣ０は、当該選択された１つのディファレンシャル信号のポジティブ側信号レベルとネガティブ側信号レベルとを比較し、その比較結果に応じて検査出力信号Ｓｏを生成し出力する。
【００４４】
以下、検査出力信号生成回路５においてスイッチＳｏ２が選択されオンした場合の動作について説明する。
【００４５】
先ず、この場合の信号の流れについて図６及び図７を参照しつつ説明する。測定回路６は、ディファレンシャル試験信号Ｉ２Ｐ及びＩ２ＮをＬＳＩ１の入力端子対２−２に供給する。コンパレータＣ２は、信号Ｉ２Ｐの信号レベルと信号Ｉ２Ｎの信号レベルとを比較し、その比較結果に基づいてステップ信号Ｉ２を生成し出力する。ステップ信号Ｉ２は、例えば、信号Ｉ２Ｐの信号レベルが信号Ｉ２Ｎの信号レベルよりも高い場合にはハイレベル、信号Ｉ２Ｐの信号レベルが信号Ｉ２Ｎの信号レベルよりも低い場合にはローレベルとなる信号である。
【００４６】
ステップ信号Ｉ２は、伝送回路４によって中継され信号Ｏ２として出力アンプＡ２に入力される。出力アンプＡ２は、信号Ｏ２に基づいてディファレンシャル信号Ｏ２Ｐ及びＯ２Ｎを生成し出力する。信号Ｏ２Ｐ及びＯ２Ｎは、接続配線対Ｐ２を介して検査出力信号生成回路５に供給される。検査出力信号生成回路５内のスイッチＳｏ２がオンしているので、信号Ｏ２Ｐ及びＯ２ＮはコンパレータＣ０に供給される。
【００４７】
コンパレータＣ０は、信号Ｏ２Ｐの信号レベルと信号Ｏ２Ｎの信号レベルとを比較し、その比較結果に基づいて検査出力信号Ｓｏを生成し出力する。検査出力信号Ｓｏは、例えば、信号Ｏ２Ｐの信号レベルが信号Ｏ２Ｎの信号レベルよりも高い場合にはハイレベル、信号Ｏ２Ｐの信号レベルが信号Ｏ２Ｎの信号レベルよりも低い場合にはローレベルとなる信号である。検査出力信号Ｓｏは測定回路６に供給される。
【００４８】
図８には、コンパレータＣ０に供給されるディファレンシャル信号Ｏ２Ｐ及びＯ２Ｎと、測定回路６に供給される検査出力信号Ｓｏとが示されている。
【００４９】
コンパレータＣ０は、信号Ｏ２Ｐの信号レベルが信号Ｏ２Ｎの信号レベルよりも大きい場合には信号レベルがハイレベルである検査出力信号Ｓｏを生成し、信号Ｏ２Ｐの信号レベルが信号Ｏ２Ｎの信号レベルよりも小さい場合には信号レベルがローレベルである検査出力信号Ｓｏを生成する。図８においては、検査出力信号Ｓｏのハイレベルとローレベルの切り替わりタイミングが時刻Ｔ１となる。
【００５０】
図８に示される検査出力信号Ｓｏは、コンパレータＣ０によって生成及び出力されて測定回路６に到達した時点のものである。測定回路６は、先ず、検査出力信号Ｓｏの信号レベルが所定の参照レベルＲｅｆに達したタイミングＴ２を測定する。そして、測定回路６は、タイミングＴ２からコンパレータＣ０及び検査出力信号生成回路５における伝送遅延時間ＴＤの分だけ差し引いて、ディファレンシャル信号Ｏ２Ｐ及びＯ２ＮのクロスタイミングＴ１を算出する。伝送遅延時間ＴＤは測定タイミングの補正値として予め設定されている。
【００５１】
このように、本実施例の差動伝送半導体装置１０によれば、クロスタイミング測定対象の出力アンプ（例えばＡ２）から出力されたディファレンシャル信号を検査出力信号生成回路５内に設けたコンパレータＣ０に入力する。コンパレータＣ０はディファレンシャル信号のクロスタイミングでレベル変化する検査出力信号Ｓｏを生成及び出力し、測定回路６に供給する。測定回路６において当該信号の到達時点から所定の補正値分（例えばコンパレータＣ０及び検査出力信号生成回路５における伝送遅延時間）だけ差し引くことにより、ディファレンシャル信号のクロスタイミングを正確に算出することができる。
【００５２】
また、本実施例の差動伝送半導体装置１０においては、ディファレンシャル信号Ｏ１Ｐ及びＯ１Ｎ、Ｏ２Ｐ及びＯ２Ｎ、・・・、ＯｎＰ及びＯｎＮの各クロスタイミングを１つの共通のコンパレータＣ０を用いて測定するので、コンパレータ間の誤差が無く、ディファレンシャル信号間のタイミングのずれが生じないという効果も奏する。
【符号の説明】
【００５３】
１  ＬＳＩ
２−１〜２−ｎ  ディファレンシャル入力端子対
３−１〜３−ｎ  ディファレンシャル出力端子対
４  伝送回路
５  検査出力信号生成回路
６  測定回路
７  シフトレジスタ
１０  差動伝送半導体装置
Ａ１〜Ａｎ  出力アンプ
Ｃ０〜Ｃｎ  コンパレータ
Ｐ１〜Ｐｎ、Ｑ１〜Ｑｎ  接続配線対
Ｒ１〜Ｒｎ、Ｕ０  接続配線
Ｓ１〜Ｓｍ、Ｓ１１Ｐ〜ＳｍｎＰ、Ｓ１１Ｎ〜ＳｍｎＮ、Ｓｏ１〜Ｓｏｍ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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