(57)【要約】【課題】簡易な構成で正負両極の直流高電圧を出力可能な電源装置を得ること。【解決手段】正負両極の電圧を出力可能な電源装置であって、接地電位と絶縁された状態の電位差を発生させる昇圧トランス２１、整流ダイオード２２及び整流コンデンサ２３と、整流コンデンサ２３の高電位側と接地電位との接続状態を切り替える短絡用ＮＭＯＳ−ＦＥＴ１３と、整流コンデンサ２３の高電位側と出力端子２４との接続状態を切り替える通過用ＰＭＯＳ−ＦＥＴ１１と、整流コンデンサ２３の低電位側と接地電位との接続状態を切り替える短絡用ＰＭＯＳ−ＦＥＴ１４と、整流コンデンサ２３の低電位側と出力端子２４との接続状態を切り替える通過用ＮＭＯＳ−ＦＥＴ１２とを含むことを特徴とする。【選択図】  図１
2013171671.tif 000002
【特許請求の範囲】
【請求項１】
正負両極の電圧を出力可能な電源装置であって、
接地電位と絶縁された電位差を発生させる電位差発生部と、
前記電位差発生部の高電位側と接地電位との接続状態を切り替える高電位接地部と、
前記高電位側と電源出力との接続状態を切り替える高電位出力部と、
前記電位差発生部の低電位側と接地電位との接続状態を切り替える低電位接地部と、
前記低電位側と電源出力との接続状態を切り替える低電位出力部とを含み、
前記低電位出力部は、前記高電位接地部が前記高電位側を接地し且つ前記低電位接地部が前記低電位側を接地していない状態において、前記低電位側を前記電源出力に接続して前記電源出力から負の電圧を出力させ、
前記高電位出力部は、前記低電位接地部が前記低電位側を接地し且つ前記高電位接地部が前記高電位側を接地していない状態において、前記高電位側を前記電源出力に接続して前記電源出力から正の電圧を出力させることを特徴とする電源装置。
【請求項２】
前記高電位出力部は、
入力端子が前記高電位側に接続された高電位出力トランジスタと、
前記第１のトランジスタの入力端子と制御端子との間に接続された入力抵抗と、
前記第１のトランジスタの制御端子と接地電位との間に接続された制御抵抗とを含み、
前記低電位出力部は、
入力端子が前記高電位側に接続された低電位出力トランジスタと、
前記第２のトランジスタの入力端子と制御端子との間に接続された入力抵抗と、
前記第２のトランジスタの制御端子と接地電位との間に接続された制御抵抗とを含み、
前記高電位出力トランジスタと前記低電位出力トランジスタとは逆極性の動作を行うことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記高電位出力部は、前記高電位出力トランジスタと同極性の動作を行うトランジスタであって、入力端子が前記高電位出力トランジスタの出力端子と接続されると共に、制御端子が前記高電位出力トランジスタの制御端子と共通に接続された第２の高電位出力トランジスタを含み、
前記低電位出力部は、前記低電位出力トランジスタと同極性の動作を行うトランジスタであって、入力端子が前記低電位出力トランジスタの出力端子と接続されると共に、制御端子が前記低電位出力トランジスタの制御端子と共通に接続された第２の高電位出力トランジスタを含むことを特徴とする請求項２に記載の電源装置。
【請求項４】
前記高電位接地部は、入力端子が接地電位に接続され、出力端子が前記高電位側に接続された第１のトランジスタであり、
前記低電位接地部は、入力端子が接地電位に接続され、出力端子が前記低電位側に接続された第２のトランジスタであり、
前記第１のトランジスタと前記第２のトランジスタとは逆極性の動作を行うことを特徴とする請求項１乃至３いずれか１項に記載の電源装置。
【請求項５】
前記高電位側と前記高電位接地部との間及び前記低電位側と前記低電位接地部との間のいずれかに接続された抵抗を含むことを特徴とする請求項１乃至４いずれか１項に記載の電源装置。
【請求項６】
前記電位差発生部は、
昇圧トランスと、
前記昇圧トランスの２次側巻線に流れる電流を整流する整流回路とを含み、
前記整流回路の高電位側端子が前記電位差発生部の高電位側として用いられ、前記整流回路の低電位側端子が前記電位差発生部の低電位側として用いられることを特徴とする請求項１乃至５いずれか１項に記載の電源装置。
【請求項７】
前記電位差発生部において前記整流回路が接続される２次側巻線とは異なる第２の２次側巻線と、
前記第２の２次側巻線に流れる電流を整流する第２の整流回路と、
前記第２の整流回路が出力する電圧に応じて、前記昇圧トランスの１次側の電流を制御するフィードバック制御部とを含み、
前記フィードバック制御部は、前記第２の整流回路の出力電圧に応じて入力される電圧が所定の閾値を下回った場合に前記昇圧トランスの１次側の電流を流すように制御することを特徴とする請求項６に記載の電源装置。
【請求項８】
イオン化した試料を電圧をかけた減圧下または真空中の空間で飛行させ、その飛行態様を検出することにより前記試料の質量分析を行う質量分析装置であって、
請求項１乃至７いずれか１項に記載の電源装置により前記空間に電圧をかけることを特徴とする質量分析装置。
【請求項９】
正負両極の電圧を出力可能な電源制御方法であって、
接地電位と絶縁された電位差を発生させ、
発生された前記電位差の高電位側を接地し且つ低電位側を接地していない状態において、前記低電位側を電源出力に接続することによって前記電源出力から負の電圧を出力し、
発生された前記電位差の低電位側を接地し且つ高電位側を接地していない状態において、前記高電位側を電源出力に接続することによって前記電源出力から正の電圧を出力することを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、質量分析装置及び電源制御方法に関し、特に、正負の電力の出力の制御構成に関する。
【背景技術】
【０００２】
従来より、同一の出力端子から正極、負極の高電圧を切り替えて出力可能な電源装置が提案されている。このような電源装置においては、発振回路で1次側電圧を発生させ、トランスにより昇圧して2次側に接続した整流回路により高電圧を得る。例えば、正電荷、負電荷に帯電している物質から静電気を除去する除電装置（イオナライザ）として、一の発振回路に対して正電圧発生用トランスと負電圧発生用トランスとを設けた例がある（例えば、特許文献１参照）。
【０００３】
また、正極出力の間にコンデンサに蓄積された電荷を、正極出力が終わった後に逆極性で出力することにより、一のトランスで正極、負極の両極性の出力を可能とする電源装置が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７３１６号公報
【特許文献２】特開２０１０−２１８７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された技術の場合、上述した通り正極、負極夫々のために２つのトランスが必要であり、装置の小型化、軽量化の妨げとなる。また、特許文献２に開示された技術は、一のトランスで正負両極の出力を可能としているが、発生させる電圧が正負交互に変化する性質を利用したものであり、正負の高圧直流電圧を得る事はできない。
【０００６】
そこで、本発明では、簡易な構成で正負両極の直流高電圧を出力可能な電源装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一態様は、正負両極の電圧を出力可能な電源装置であって、接地電位と絶縁された電位差を発生させる電位差発生部と、前記電位差発生部の高電位側と接地電位との接続状態を切り替える高電位接地部と、前記高電位側と電源出力との接続状態を切り替える高電位出力部と、前記電位差発生部の低電位側と接地電位との接続状態を切り替える低電位接地部と、前記低電位側と電源出力との接続状態を切り替える低電位出力部とを含み、前記低電位出力部は、前記高電位接地部が前記高電位側を接地し且つ前記低電位接地部が前記低電位側を接地していない状態において、前記低電位側を前記電源出力に接続して前記電源出力から負の電圧を出力させ、前記高電位出力部は、前記低電位接地部が前記低電位側を接地し且つ前記高電位接地部が前記高電位側を接地していない状態において、前記高電位側を前記電源出力に接続して前記電源出力から正の電圧を出力させることを特徴とする。
【０００８】
また、本発明の他の態様は、イオン化した試料を電圧をかけた減圧下または真空中の空間で飛行させ、その飛行態様を検出することにより前記試料の質量分析を行う質量分析装置であって、請求項１乃至７いずれか１項に記載の電源装置により前記空間に電圧をかけることを特徴とする。
【０００９】
また、本発明の更に他の態様は、正負両極の電圧を出力可能な電源制御方法であって、接地電位と絶縁された電位差を発生させ、発生された前記電位差の高電位側を接地し且つ低電位側を接地していない状態において、前記低電位側を電源出力に接続することによって前記電源出力から負の電圧を出力し、発生された前記電位差の低電位側を接地し且つ高電位側を接地していない状態において、前記高電位側を電源出力に接続することによって前記電源出力から正の電圧を出力することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、簡易な構成で正負両極の直流高電圧を出力可能な電源装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る電源装置の構成を示す図である。
【図２】本発明の実施の形態１に係る電源装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１に係る電源装置における制御状態を示す図である。
【図４】本発明の実施の形態２に係る電源装置の構成を示す図である。
【図５】本発明の実施の形態３に係る電源装置の構成を示す図である。
【図６】本発明の実施の形態４に係る質量分析装置の構成を示す図である。
【図７】本発明の実施の形態に係る電位差発生装置の他の例を示す図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
以下、本発明の実施形態について図面を用いて説明する。図１は、本実施形態に係る電源装置の構成を示す回路図である。図１に示すように、本実施形態に係る電源装置は、通過用ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ１１、通過用ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ１２、短絡用ＮＭＯＳ−ＦＥＴ１３、短絡用ＰＭＯＳ−ＦＥＴ１４、ＰＭＯＳゲートソース間抵抗１５、ＰＭＯＳゲート抵抗１６、ＮＭＯＳゲートソース間抵抗１７、ＮＭＯＳゲート抵抗１８、制限抵抗１９、昇圧トランス２１、整流ダイオード２２、整流コンデンサ２３、出力端子２４、ゲート制御回路２５、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタ３１、共振コンデンサ３２及びパルス発生回路３３を含む。
【００１３】
パルス発生回路３３が一次側信号を発生することによりＦＥＴトランジスタ３１がオンオフを繰り返し、昇圧トランス２１の１次側に電流が流れる。これにより、昇圧トランス２１の２次側には、１次２次巻き数比に応じた交流高電圧が発生し、整流ダイオード２２と整流コンデンサ２３で平滑されて直流電圧となる。これにより、整流コンデンサ２３には、パルス発生回路３３による一次側の信号や一次側の電源Ｖｃｃ及び接地電位であるシステムグランドとは絶縁された状態の電位差が発生する。
【００１４】
ゲート制御回路２５は、初期状態において短絡用ＮＭＯＳ−ＦＥＴ１３のゲートに０Ｖ、短絡用ＰＭＯＳ−ＦＥＴ１４のゲートに−５Ｖを印加している。そのため、短絡用ＮＭＯＳ−ＦＥＴ１３はオフ状態、短絡用ＰＭＯＳ−ＦＥＴ１４はオン状態であり、整流コンデンサ２３の低電位側であるＶ２ｎの線路はグランドに導通している。即ち、短絡用ＰＭＯＳ−ＦＥＴ１４が、低電位接地部として機能する。
【００１５】
この時、上記のようにダイオード２２のアノード側の線路Ｖ２ｐは高圧直流電圧である。線路Ｖ２ｐには、通過用ＰＭＯＳ−ＦＥＴ１１の入力端子であるソース及びＰＭＯＳゲートソース間抵抗１５の一端が共通に接続されている。また、ＰＭＯＳゲートソース間抵抗１５の他端にはＰＭＯＳゲート抵抗１６の一端が接続されており、ＰＭＯＳゲートソース間抵抗１５とＰＭＯＳゲート抵抗１６との接続点は通過用ＰＭＯＳ−ＦＥＴ１１の制御端子であるゲートと共通に接続されている。そして、通過用ＰＭＯＳ−ＦＥＴ１１の出力端子であるドレインは電源出力である出力端子２４に接続されている。
【００１６】
線路Ｖ２ｐの電圧はＰＭＯＳゲートソース間抵抗１５とＰＭＯＳゲート抵抗１６により分圧され、通過用ＰＭＯＳ−ＦＥＴ１１のゲートソース間に負電圧Ｖｇｓが発生する。これにより、通過用ＰＭＯＳ−ＦＥＴ１１はオン状態となる。その結果、出力端子２４に正の高圧直流電圧が発生する。即ち、通過用ＰＭＯＳ−ＦＥＴ１１が高電位出力トランジスタとして、ＰＭＯＳゲートソース間抵抗１５が入力抵抗として、ＰＭＯＳゲート抵抗１６が制御抵抗として夫々機能し、それらが連動して高電位出力部として機能する。
【００１７】
図２は、図１に示す電源制御回路の動作状態を示すタイミングチャートであり、前半部分が上述したゲート制御信号による出力端子２４への正電圧発生のタイミングチャートである。図３（ａ）に、この時の、各ＦＥＴトランジスタのオンオフ状態と、高電圧の流れを示す。図３の点線のように短絡用ＰＭＯＳ１４は導通し、矢印の流れで正の高圧電圧が出力される。
【００１８】
次に、出力端子２４からの負電圧の出力の場合、ゲート制御回路２５は出力レベルを変え、短絡用ＮＭＯＳ−ＦＥＴ１３のゲートに＋５Ｖ、短絡用ＰＭＯＳ−ＦＥＴ１４のゲートに０Ｖを印加する。これにより、短絡用ＮＭＯＳ−ＦＥＴ１３はオン状態、短絡用ＰＭＯＳ−ＦＥＴ１４はオフ状態となり、図１のＶ２ｐの線路はグランドに導通する。即ち、短絡用ＮＭＯＳ−ＦＥＴ１３が高電位接地部として機能する。
【００１９】
この時、Ｖ２ｐとＶ２ｎとの間には高電圧が発生しており、Ｖ２ｎがグランド電位のため、Ｖ２ｎは負の高電圧となる。線路Ｖ２ｎには、過用ＮＭＯＳ−ＦＥＴ１２の入力端子であるソース及びＮＭＯＳゲートソース間抵抗１７の一端が共通に接続されている。また、ＮＭＯＳゲートソース間抵抗１７の他端にはＮＭＯＳゲート抵抗１８の一端が接続されており、ＮＭＯＳゲートソース間抵抗１７とＮＭＯＳゲート抵抗１８との接続点は通過用ＮＭＯＳ−ＦＥＴ１２の制御端子であるゲートと共通に接続されている。そして、通過用ＮＭＯＳ−ＦＥＴ１２の出力端子であるドレインは電源出力である出力端子２４に接続されている。
【００２０】
線路Ｖ２ｎが接地されている状態においては、整流コンデンサ２３に蓄えられた電荷によって発生している電位差により線路Ｖ２ｐから出力端子２４に正の高電圧が出力される。その後、線路Ｖ２ｐが接地された状態に切り換わると、整流コンデンサ２３に蓄えられた電荷によって発生している電位差が正極側から負極側にスライドし、線路Ｖ２ｎを介して出力端子２４に負の高電圧が出力される。このような電位差のスライドは、高電圧が発生している整流コンデンサ２３が、昇圧トランス２１によって一次側の電源と絶縁されていることにより実現される。
【００２１】
この場合、線路Ｖ２ｎの負電位は、ＮＭＯＳゲートソース間抵抗１７とＮＭＯＳゲート抵抗１８とによって分圧され、通過用ＮＭＯＳ−ＦＥＴ１２がオン状態となる。その結果、出力端子２４に負の高圧直流電圧が発生する。即ち、通過用ＮＭＯＳ−ＦＥＴ１２が低電位出力トランジスタとして、ＮＭＯＳゲートソース間抵抗１７が入力抵抗として、ＮＭＯＳゲート抵抗１８が制御抵抗として夫々機能し、それらが連動して低電位出力部として機能する。
【００２２】
このように、線路Ｖ２ｐを出力端子２４と接続するための素子と、線路Ｖ２ｎを出力端子２４に接続するための素子とは、ＰＭＯＳ−ＦＥＴ１１、ＮＭＯＳ−ＦＥＴ１２のように逆極性の動作を行う素子を用いる。これにより、夫々の線路のアースを解除した場合には自動的にトランジスタがオン状態となり、アースを解除した線路が出力端子２４に接続されることとなるため、制御信号を入力する必要がなくなり、制御線の数を減らすことが可能となり、装置の小型化、制御の簡易化に寄与する。
【００２３】
また、線路Ｖ２ｐを接地する素子と線路Ｖ２ｎを接地する素子とで逆極性の動作を行うトランジスタを用いることにより、両素子の制御端子を共通に接続し、その制御端子に入力する電圧の正負を切り替えることによって接地する線路を選択可能となる。これによっても、制御線を共通化することによって線数を減らすことができ、装置の小型化制御の簡易化を図ることが可能となる。図２の後半部分は、上述したゲート制御信号による出力端子２４への負電圧発生のタイミングチャートである。また、図３（ｂ）に各ＦＥＴトランジスタのオンオフ状態と、高電圧の流れを示す。このようにして、出力端子２４に負の高圧直流電圧が出力される。
【００２４】
図２に示した、正電圧から負電圧への切替えの瞬間に、短絡用ＰＭＯＳ１３と短絡用ＮＭＯＳ１４とのスイッチング速度の違いにより、両方ともオンの瞬間があり得る。この時、Ｖ２ｐとＶ２ｎに発生している高電圧は2個のＭＯＳを通して短絡して電流が流れる。この電流量を制限するために、整流ダイオード２２のアノードに制限抵抗１９を挿入する。尚、制限抵抗１９は、線路Ｖ２ｎ側に接続しても良い。また、昇圧トランス２１はトロイダルコア型や、ＥＩコア型を用いる事ができる。
【００２５】
次に、上述した動作を、具体的な数値例により説明する。昇圧トランス２１の２次側Ｖ２ｐ−Ｖ２ｎ間の発生電圧を５００（Ｖ）、通過用ＮＭＯＳ−ＦＥＴ１２のゲートソース間耐圧ＶｇｓＭＡＸを＋２０（Ｖ）、最小ターンオン電圧ＶｇｓＯＮを＋５（Ｖ）、ドレインソース間耐圧ＶｄｓＭＡＸを＋１５００（Ｖ）、通過用ＰＭＯＳ−ＦＥＴ１１のゲートソース間耐圧ＶｇｓＭＡＸを−１５（Ｖ）、最小ターンオン電圧ＶｇｓＯＮを−５（Ｖ）、ドレインソース間耐圧ＶｄｓＭＡＸを−６００（Ｖ）、ＰＭＯＳゲートソース間抵抗１５を１２０ｋ（Ω）、ＰＭＯＳゲート抵抗１６を８．２Ｍ（Ω）、ＮＭＯＳゲートソース間抵抗１７を１２０ｋ（Ω）、ＮＭＯＳゲート抵抗１８を８．２Ｍ（Ω）とする。
【００２６】
正電圧出力時は通過用ＰＭＯＳ−ＦＥＴ１１にゲート電圧が印加される。そのため、オン時ゲートソース間電圧Ｖｇｓは、５００×（１２０／（１２０＋８２００））＝７．２１（Ｖ）となる。なお、この電圧は負電圧であり、−７．２（Ｖ）となる。これに対して、上述したように、通過用ＰＭＯＳ−ＦＥT１１の最小ターンオン電圧ＶｇｓＯＮは−５（Ｖ）であるため、−７．２１＜−５であり、通過用ＰＭＯＳ−ＦＥＴ１１は十分にオンする。また、通過用ＰＭＯＳ−ＦＥT１１のゲートソース間耐圧ＶｇｓＭＡＸは、−１５（Ｖ）であるため、−７．２１＜−１５であり、通過用ＰＭＯＳ−ＦＥT１１のゲート破壊は起きない。
【００２７】
負電圧出力時は通過用ＮＭＯＳ−ＦＥＴにゲート電圧が印加される。そのため、オン時ゲートソース間電圧Ｖｇｓ＝５００×（１２０÷（１２０＋８２００））＝−７．２１（Ｖ）となる。これに対して、上述したように、通過用ＮＭＯＳ−ＦＥT１２の最小ターンオン電圧ＶｇｓＯＮは＋５（Ｖ）であるため、＋７．２１＞＋５であり、通過用ＮＭＯＳ−ＦＥT１２は十分にオンする。また、通過用ＮＭＯＳ−ＦＥT１２のゲートソース間耐圧ＶｇｓＭＡＸは＋１５（Ｖ）であるため、＋７．２１＜＋２０であり、通過用ＮＭＯＳ−ＦＥT１２のゲート破壊は起きない。
【００２８】
更に、抵抗値の許容偏差＝±５％で、抵抗値温度係数＝±２００ｐｐｍ／℃を加味した場合でも、十分にオンしかつゲート破壊は起きない。なお、図１においては、昇圧トランス２１の２次側巻き線は１段であるが、複数の巻き線をダイオードを介して直列接続し、出力電圧を増大させることも可能である。どのような場合であっても、整流ダイオード２２及び整流コンデンサ２３によって構成される電位差の発生源から出力端子２４までの回路構成が、最終段に接続された昇圧トランスの２次側に接続されていれば上述した本実施形態の効果を得ることが可能である。
【００２９】
以上説明したように、本実施形態に係る電源装置によれば、昇圧トランス２１を用いて、接地電位から絶縁された、即ち浮いた状態の電位差を発生させ、高電位側、低電位側の何れを接地するかを切り替えることによって電位差をスライドさせ、一の昇圧トランス２１によって正の高圧電圧及び負の高圧電圧を選択的に出力することが可能となる。これにより、簡易な構成で正負両極の直流高電圧を出力可能な電源装置を得ることができる。
【００３０】
実施の形態２．
本実施形態においては、２次側出力電圧の安定化を図った例について説明する。尚、実施の形態１と同様の符号を付す構成については、実施の形態１と同一または相当部を示すものとし、詳細な説明を省略する。
【００３１】
図４は、本実施形態に係る電源装置の構成を示す図である。図４に示すように、本実施形態に係る電源装置は、図１において説明した昇圧トランス２１に替えてフィードバック付き昇圧トランス４１を含むと共に、共振コンデンサ３２に替えてツェナーダイオード３８を含む。また、図１において説明した構成に加えて、フィードバック用ダイオード２６、フィードバック用コンデンサ２７、フィードバック抵抗３４、３５、基準電圧発生器３６及び電圧比較回路３７を含む。
【００３２】
フィードバック付き昇圧トランス４１は、２次側に出力巻き数より少ない巻き数のフィードバック用巻き線が巻かれている。この巻数比は、例えば２０：１である。即ち、出力電圧の２０分の１の電圧が、フィードバック抵抗３４と３５に印加される。この分圧中点の電位が比較回路３７に入力される。基準電圧発生器３６は、バンドギャップリファレンス回路などの基準電圧発生器であり、例えばＶｒｅｆ＝１．２５（Ｖ）を出力する。
【００３３】
比較回路３７は、フィードバック中点電圧と基準電圧Ｖｒｅｆとの比較結果に応じて信号の出力有無を切り替える。比較回路３７の出力信号はパルス発生回路３３に入力される。パルス発生回路３３は、フィードバック中電電圧が基準電圧Ｖｒｅｆを下回ったら動作開始するように構成されている。例えば、比較回路３７が、フィードバック中電電圧が基準電圧Ｖｒｅｆを下回った状態において“Ｈｉｇｈ”出力となる場合、パルス発生回路３３は、比較回路３７から“Ｈｉｇｈ”出力が入力されている間のみ動作する。即ち、比較回路３７がフィードバック制御部として機能する。
【００３４】
パルス発生回路３３の出力により、ＦＥＴトランジスタ３１がオンオフ動作し、フィードバック付きトランス４１の２次側出力が上昇する。同様に、フィードバック巻き線に発生する電圧も上昇するため、フィードバック抵抗３５、３４の中点電圧も上昇する。比較回路３７は、ヒステリシス特性動作をしており、中点電位が上側スレッショルド電圧を越えたら、パルス発生回路３３の動作を止めるように信号を出力する。このようにして、２次側出力電圧は、一定値に保たれる。
【００３５】
ツェナーダイオード３８はＦＥＴ３１を保護する目的で設けられる。具体的には、パルス発生回路３３、比較回路３７、基準電圧発生器３６及びＦＥＴ３１をＭＯＳ−ＬＳＩで構成した場合、ＦＥＴ３１のドレイン耐圧は３５Ｖ程度になる。ＦＥＴ３１の最大瞬時ドレイン電圧は、トランス４１の１次側インダクタンスとドレイン電流により決まるため、３５Ｖを越え得る。このため、３０Ｖツェナー電圧を持つツェナーダイオード３８を接続する事で、ドレイン電圧が３０Ｖを越えないように制限できる。
【００３６】
以上、説明したように、本実施形態に係る電源装置によれば、フィードバック付き昇圧トランス４１を用いることにより、出力端子２４とは別系統で出力端子２４の系統に応じた値の電圧が参照可能となるり、その値を用いてパルス発生回路３３の動作を制御するため、出力端子２４から出力される電圧値を一定に保つことが可能となる。
【００３７】
実施の形態３．
本実施形態においては、昇圧トランス２１によって出力される２次側電圧が、通過用ＰＭＯＳ−ＦＥＴ１１、通過用ＮＭＯＳ−ＦＥＴ１２、短絡用ＮＭＯＳ−ＦＥＴ１３、短絡用ＰＭＯＳ−ＦＥＴ１４の単体のドレインソース間耐圧を上回る場合の例について説明する。尚、実施の形態１と同様の符号を付す構成については、実施の形態１と同一又は想到部を示すものとし、詳細な説明を省略する。
【００３８】
図５は、本実施形態に係る電源装置の構成を示す図である。図５に示すように、本実施形態に係る電源装置は、図１において説明した構成に加えて、通過用ＰＭＯＳ−ＦＥＴ５１、通過用ＮＭＯＳ−ＦＥＴ５２、短絡用ＮＭＯＳ-ＦＥＴ５３、短絡用ＰＭＯＳ−ＦＥＴ５４を含む。これらの素子は、通過用ＰＭＯＳ−ＦＥＴ１１、通過用ＮＭＯＳ−ＦＥＴ１２、短絡用ＮＭＯＳ−ＦＥＴ１３、短絡用ＰＭＯＳ−ＦＥＴ１４夫々と同一の素子であり、夫々第２の短絡用素子、通過用素子として設けられる。
【００３９】
図５に示すように、通過用ＰＭＯＳ−ＦＥＴ５１は通過用ＰＭＯＳ−ＦＥＴ１１と、通過用ＮＭＯＳ−ＦＥＴ５２は通過用ＮＭＯＳ−ＦＥＴ１２と、短絡用ＮＭＯＳ-ＦＥＴ５３は短絡用ＮＭＯＳ−ＦＥＴ１３と、短絡用ＰＭＯＳ−ＦＥＴ５４は短絡用ＰＭＯＳ−ＦＥＴ１４と、夫々直列に接続されており、これにより耐圧が向上されている。
【００４０】
例えば、昇圧トランス２１の２次側Ｖ２ｐ−Ｖ２ｎ間の発生電圧を１０００（Ｖ）、通過用ＮＭＯＳ−ＦＥＴ１２、５２のドレインソース間耐圧ＶｄｓＭＡＸを＋６００（Ｖ）、通過用ＰＭＯＳ−ＦＥＴ１１、５１のドレインソース間耐圧ＶｄｓＭＡＸを−６００（Ｖ）とすると、図１に示すような直列接続により、正極性出力時の耐圧として−１２００（Ｖ）、負極性出力時の耐圧として＋１２００（Ｖ）を得ることができる。
【００４１】
実施の形態４．
本実施形態においては、上述した電源装置が用いられる質量分析装置について説明する。図６は、本実施形態に係る質量分析装置１の構成を示すブロック図である。図６に示すように、本実施形態に係る質量分析装置１は、電源装置６０、試料導入部６１、質量分析部６２、イオン検出部６３、制御部６４及び表示部６５を含む。このような構成により、本実施形態に係る質量分析装置１は、試料をイオン化して飛行させ、質量による飛行時間差を元に、イオン検出時刻から質量を求めるものである。
【００４２】
具体的には、質量分析装置２では、分析対象である試料が試料導入部６１に導入される。試料導入部６１は試料をイオン化し、質量分析部６２へ送る。質量分析部６２では、イオンを飛行させてイオン検出部６３へ送る。正負高圧電源１の出力をイオン検出部６３へ印加する事により、イオン検出部６３は、到来したイオンを電気へ変換し、時刻順に並べて、質量を検出する。制御部６４は、これらの動作を制御し、質量別の検出強度を計算して質量スペクトラムを生成する。表示部６５は、制御部６４が生成した質量スペクトラムを表示する。
【００４３】
このような構成を有する質量分析装置１において、質量分析部６２からイオン検出部６３へイオンを飛行させる際の電圧を供給するための電源として電源装置６０が用いられる。電源装置６０は、実施の形態１乃至３のいずれかにおいて説明した電源装置である。上述したように小型化された電源装置６０を用いることにより、質量分析装置１全体の小型化に寄与することができる。
【００４４】
尚、上記各実施形態においては、一次側の信号源や接地電位と絶縁された電位差を発生させる電位差発生装置として、昇圧トランス２１または昇圧トランス４１と、整流ダイード２２及び整流コンデンサ２３とから構成される回路を用いる場合を例として説明した。このような構成は、高電圧を得るための昇圧機能と、上記絶縁機能とを同時に得ることが可能であるため有意義である。しかしながら、昇圧の必要がなく、電池等の電源によって充分な電圧が得られるのであれば、他の構成を用いることも可能である。
【００４５】
例えば、図７に示すように、フォトカプラの２次側に電池を抵抗を介して接続し、その電池の高電位側と低電位側とを用いる構成が考えられる。このような構成を図１に示す昇圧トランス２１、整流ダイオード２２及び整流コンデンサ２３によって構成される回路に替えて用いることによっても、正極、負極について夫々回路を設ける必要がなく、上記と同様の効果を得ることが可能である。
【符号の説明】
【００４６】
１  質量分析装置
１１  通過用ＰＭＯＳ−ＦＥＴ
１２  通過用ＮＭＯＳ−ＦＥＴ
１３  短絡用ＮＭＯＳ−ＦＥＴ
１４  短絡用ＰＭＯＳ−ＦＥＴ
１５  ＰＭＯＳゲートソース間抵抗
１６  ＰＭＯＳゲート抵抗
１７  ＮＭＯＳゲートソース間抵抗
１８  ＮＭＯＳゲート抵抗
２１  昇圧トランス
２２  整流ダイオード
２３  整流コンデンサ
２４  出力端子
２５  ゲート制御回路
２６  フィードバック用ダイオード
２７  フィードバック用コンデンサ
３１  ＦＥＴトランジスタ
３２  共振コンデンサ
３３  パルス発生回路
３４、３５  フィードバック抵抗
３６  基準電圧発生器
３７  比較回路
３８  ツェナーダイオード
５１  通過用ＰＭＯＳ−ＦＥＴ
５２  通過用ＮＭＯＳ−ＦＥＴ
５３  短絡用ＮＭＯＳ−ＦＥＴ
５４  短絡用ＰＭＯＳ−ＦＥＴ
６０  電源装置
６１  試料導入部
６２  質量分析部
６３  イオン検出部
６４  制御部
６５  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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