(57)【要約】【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。【選択図】図２
2013110149.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された素子分離領域と、
前記絶縁層上に形成され、前記素子分離領域に囲まれた半導体層と、
前記支持基板、前記絶縁層および前記半導体層を含むＳＯＩ構造を有する半導体基板の主面に形成された電界効果トランジスタであって、前記半導体基板の主面に沿う第１方向に延在するゲート電極と、前記ゲート電極の横の前記半導体層に形成されたソース領域およびドレイン領域とを有し、前記第１方向に直交する第２方向に複数並んで形成された第１導電型の前記電界効果トランジスタと、
前記絶縁層を貫通して前記支持基板に達し、前記第１方向に延在する第１接続部材と、
を有し、
前記半導体層の前記第２方向の端部には前記ソース領域が形成され、
前記半導体層の前記第２方向の端部の外側であって前記半導体層の近傍に前記第１接続部材が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１接続部材の直下の前記支持基板の上面には拡散層が形成されており、前記電界効果トランジスタの下部の前記支持基板には前記拡散層が形成されていないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記拡散層は前記第１導電型と異なる第２導電型の不純物を含んでいることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電界効果トランジスタは前記第１方向に複数並んで配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体層の前記第１方向の端部の近傍には、前記絶縁層を貫通して前記支持基板に達し、前記第２方向に延在する第２接続部材が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１接続部材および前記第２接続部材は、平面視において前記半導体層を囲むように配置されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１接続部材は前記第１方向に複数並んで配置されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１接続部材と、前記第１接続部材の近傍のソース領域とは同じ電位を有していることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第１接続部材と、前記第１接続部材の近傍のソース領域とは電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第１接続部材は前記素子分離領域の開口部を通るように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記電界効果トランジスタは高周波回路においてスイッチングに用いられることを特徴とする請求項１記載の半導体装置。
【請求項１２】
（ａ）支持基板、前記支持基板上に形成された絶縁層および前記絶縁層上に形成された半導体層により構成される半導体基板を準備する工程と、
（ｂ）前記半導体基板の主面に前記半導体層を囲む素子分離領域を形成する工程と、
（ｃ）前記半導体層の上面に、前記半導体基板の主面に沿う第１方向に延在するゲート電極と、第１導電型を有するソース領域と、前記第１導電型を有するドレイン領域とを含む電界効果トランジスタを、前記第１方向に直交する第２方向に並べて複数形成する工程と、
（ｄ）前記電界効果トランジスタを含む前記半導体基板の主面を覆う第１絶縁膜を形成する工程と、
（ｅ）前記ゲート電極、前記ソース領域および前記ドレイン領域の上部を露出する第１コンタクトホールおよび前記素子分離領域の直下の前記支持基板の上面を露出する第２コンタクトホールを、それぞれ前記第１絶縁膜を貫通させて形成する工程と、
（ｆ）前記第１コンタクトホール内および前記第２コンタクトホール内に第３接続部材および前記第１方向に延在する第１接続部材をそれぞれ形成する工程と、
を有し、
前記半導体層の前記第２方向の端部に前記ソース領域を形成し、
前記半導体層の前記第２方向の端部の外側であって前記半導体層の近傍に前記第１接続部材を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
（ｂ１）前記（ｂ）工程の後、前記（ｃ）工程の前に、前記半導体基板の上方から前記支持基板の上面に不純物を打ち込むことにより、前記支持基板の上面に拡散層を形成する工程をさらに有し、
前記拡散層を前記第１接続部材の直下に形成し、前記電界効果トランジスタの下部の前記支持基板には前記拡散層を形成しないことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｅ）工程は、
（ｅ１）前記第１コンタクトホールを形成する工程と、
（ｅ２）前記第２コンタクトホールを形成する工程と、
を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
（ｅ３）前記（ｅ２）工程の後であって前記（ｆ）工程の前に、前記第２コンタクトホールの底部に露出する前記支持基板の上面に不純物を打ち込むことにより、前記支持基板の上面に拡散層を形成する工程をさらに有し、
前記拡散層を前記第１接続部材の直下に形成し、前記電界効果トランジスタの下部の前記支持基板には前記拡散層を形成しないことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記（ｃ）工程の後であって前記（ｄ）工程の前に、
（ｃ１）前記電界効果トランジスタを含む前記半導体基板の主面を覆う第２絶縁膜を形成する工程と、
（ｃ２）前記素子分離領域の直上の前記第２絶縁膜を一部除去して開口部を形成する工程と、
をさらに有し、
前記（ｅ）工程では、前記開口部の前記半導体基板の主面に沿う方向の直径よりも、同方向における直径が小さい前記第２コンタクトホールを前記開口部の内側を通るように形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
前記（ｅ）工程では前記第２コンタクトホールを複数形成し、
前記（ｆ）工程では、前記半導体層の前記第１方向の端部の近傍に形成された前記第２コンタクトホール内に、前記絶縁層を貫通して前記支持基板に達し、前記第２方向に延在する第２接続部材を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１８】
（ｇ）前記第１接続部材上および前記第３接続部材上に配線を形成し、前記配線を介して前記第１接続部材および前記第３接続部材を電気的に接続する工程をさらに有することを特徴とする請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に関し、特に、高周波信号が流れる半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板であり、ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開２００８−２５８５７８号公報）には、シリコン基板と、その上のシリコン酸化膜およびＳＯＩ基板とを貫通する貫通孔に埋め込み導体を形成することで、ＳＯＩ基板上の素子が発する熱をシリコン基板の裏面側に放熱させることが記載されている。なお、ここではＳＯＩ基板上面の素子形成領域に電界効果トランジスタを形成し、そのトランジスタのドレイン領域である拡散領域を前記埋め込み導体に隣接させず、ソース電極となる拡散領域を前記埋め込み導体に隣接させるようなことは記載されていない。
【０００４】
特許文献２（特開２００８−２５８６４８号公報）では、Ｐ−型のシリコン基板上にＰ＋型シリコン基板およびＮ＋型シリコン基板を形成し、前記Ｎ＋型シリコン基板上に埋込酸化膜を介してＳＯＩ層を設け、前記ＳＯＩ層および埋込酸化膜を貫通するビアを介してＮ＋型シリコン基板に電源電位を供給し、他のビアを介してＰ＋型シリコン基板に接地電位を供給することにより、デカップリング容量を形成することが記載されている。ここでは、Ｐ＋型シリコン基板と、Ｐ＋型シリコン基板に接地電位を供給するビアとの間のＮ＋型シリコン基板の一部をＰ型化することで、Ｎ＋型シリコン基板を貫通していない当該ビアとＰ＋型シリコン基板とを電気的に接続している。
【０００５】
特許文献３（特開２００１−１７７０９８号公報）には、埋め込み酸化膜下の支持基板であるシリコン基板にウエルを形成し、当該ウエルにコンタクトプラグを接続することでシリコン基板の電位制御を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５８５７８号公報
【特許文献２】特開２００８−２５８６４８号公報
【特許文献３】特開２００１−１７７０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
携帯電話用のアンテナスイッチに用いられる高周波用の電界効果トランジスタであるＭＯＳＦＥＴは、入力された信号がノイズの影響を受けずにそのまま出力されず、歪成分（ノイズ）の混ざった信号が出力されやすい特性（歪特性）を有する。この歪成分は、入力された信号の波長の２倍または３倍の波長を有する高周波として発生しやすい。歪成分は本来の入力信号と関係ない周波数成分であり、このような余分な周波数成分が入力信号に混ざることで、正確に信号を出力することができない問題がある。また、基板全体が主にＳｉ（シリコン）からなるバルクシリコンの半導体基板上に上記ＭＯＳＦＥＴを形成した場合、ゲート容量またはドレイン容量などの寄生容量がゲート電極またはドレイン領域と半導体基板との間に生じ、歪成分が発生しやすくなる（歪特性が強まる）問題がある。
【０００８】
そこで本発明者は、高周波用ＭＯＳＦＥＴを形成する半導体基板について、歪成分が発生しにくい（歪特性が弱い）半導体基板として、ＧａＡｓ（ガリウムヒ素）からなる半導体基板またはＳＯＳ（Silicon On Sapphire）基板を用いる方法を検討した。
【０００９】
高周波の信号のスイッチングに用いるＭＯＳＦＥＴをＧａＡｓ（ガリウムヒ素）からなる半導体基板（以下単にＧａＡｓ基板という）またはＳＯＳ基板上に形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてスイッチングによるノイズの発生を抑えることができる。
【００１０】
ＧａＡｓ基板を使用した場合にノイズの発生を抑えることができるのは、ＧａＡｓ基板は電子が流れやすく不純物が少ない高純度の半導体層を有するため、電子の移動速度が速く、ノイズが発生しにくいからである。従って、ＧａＡｓ基板上に形成されたトランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）はノイズの発生量が少ない特徴がある。
【００１１】
また、ＳＯＳ基板はサファイアからなる支持基板上にシリコン層を有する基板である。絶縁層であるサファイア層を有するＳＯＳ基板の上面のシリコン層上に高周波用ＭＯＳＦＥＴを形成した場合、高周波用ＭＯＳＦＥＴの入力信号および出力信号においてノイズの伝搬経路となる寄生容量がソース・ドレイン領域と基板との間に発生しにくいため、ノイズの発生量を低減できる特徴がある。
【００１２】
しかし、これらの基板材料は何れも高価であるため、ＧａＡｓ基板またはＳＯＳ基板を用いて半導体装置を製造しようとすると、半導体装置を用いた製品のコストが高くなる問題がある。
【００１３】
また、ＳＯＳ基板は絶縁層であるサファイア層上にシリコン層を形成した基板である。このＳＯＳ基板は、ウエルおよび基板間の寄生容量に起因する、入力信号の２倍の周波数を有する歪成分の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する、入力信号の３倍の周波数を有する歪成分の発生を抑えることは難しい。
【００１４】
これに対し、ゲート電極と半導体基板との間における寄生容量の発生を抑えることができる低コストな半導体基板としてＳＯＩ基板を使用する方法が考えられるが、ＳＯＩ基板であっても、寄生容量に起因するノイズ（歪成分）が発生する歪特性を有している。例えばスイッチングなどを行うＭＯＳＦＥＴに、外部で発生した高周波信号が伝わった場合、ＭＯＳＦＥＴ内に歪成分（ノイズ）が発生する問題がある。
【００１５】
また、ＳＯＩ層上に形成されたＭＯＳＦＥＴのソース領域と、ＳＯＩ層の下部のＢＯＸ膜（埋め込み酸化膜）を貫通して支持基板（シリコン基板）に接続されたコンタクトプラグとが、素子分離領域または層間絶縁膜などを介して隣接している場合、ソース領域とコンタクトプラグとに異なる電荷が印加されていれば、ソース領域とコンタクトプラグとの間に容量が発生する。ソース領域とコンタクトプラグとの間の容量が増大すると、ノイズ（歪成分）の発生が顕著になり、半導体装置の信頼性が低下する問題がある。
【００１６】
本発明の目的は、半導体装置の信頼性を向上することにある。
【００１７】
特に、半導体装置で処理する信号の信頼性を向上することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の好ましい一実施の形態である半導体装置は、ＳＯＩ基板上に形成された複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグを形成することで、マットの周囲を、ＳＯＩ基板の主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグにより囲み、前記複数のコンタクトプラグをガードリングとして利用するものである。
【００２１】
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、支持基板上のＢＯＸ膜上に素子分離領域により囲まれた半導体層を形成した後、半導体層の上面に、半導体層の上面に沿う第１方向に延在するゲート電極を有するＭＯＳＦＥＴを、第１方向に直交する第２方向に複数並べて形成し、前記複数のＭＯＳＦＥＴを覆う層間絶縁膜を形成した後、層間絶縁膜およびＢＯＸ膜を貫通するコンタクトプラグを形成するものである。コンタクトプラグは第１方向に延在するものと第２方向に延在するものとを形成し、これらのコンタクトプラグを平面視において前記半導体層の周囲を囲むように配置する。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】図３のＡ−Ａ線における断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】本発明の実施の形態１である半導体装置の変形例を示す平面図である。
【図１９】図１８のＢ−Ｂ線における断面図である。
【図２０】本発明の実施の形態１である半導体装置の変形例の製造方法を示す断面図である。
【図２１】本発明の実施の形態１である半導体装置の変形例の製造方法を示す断面図である。
【図２２】本発明の実施の形態２である半導体装置の平面図である。
【図２３】図２２の一部を拡大して示す平面図である。
【図２４】図２３のＣ−Ｃ線における断面図である。
【図２５】本発明の実施の形態２である半導体装置の変形例を示す平面図である。
【図２６】本発明の実施の形態２である半導体装置の変形例を示す平面図である。
【図２７】本発明の実施の形態２である半導体装置の変形例を示す平面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２７】
（実施の形態１）
本発明の実施の形態１による電界効果トランジスタであるｎチャネル型ＭＯＳＦＥＴの構造の一例を図１〜図４を用いて説明する。図１はＳＯＩ基板上に形成された半導体チップを示す平面図である。図２は、図１に示すスイッチ部ＳＷ１を拡大して示す平面図である。図３は図２において破線で囲われた箇所を拡大して示す平面図である。図４は図３のＡ−Ａ線における断面図である。
【００２８】
本実施の形態の半導体チップＣＰの全体の模式的な平面図を図１に示す。図１では、図を分かりやすくするため、半導体チップＣＰの上部に形成された層間絶縁膜および配線などは示していない。
【００２９】
半導体チップＣＰはＳＯＩ基板ＳＢおよびＳＯＩ基板ＳＢ上に形成されたＭＯＳＦＥＴおよび配線などを含むスイッチ部ＳＷ１〜ＳＷ４、負バイアス回路ＢＣおよびＥＳＤ（Electro Static Discharge：静電気破壊）保護ダイオードＤ１などにより構成されており、高周波の信号のスイッチングを行うスイッチング素子である。なお、スイッチングとは、直流・交流変換回路やデジタル回路などにおいて、電気回路のオン・オフを切り替える動作を言う。
【００３０】
スイッチ部ＳＷ１〜ＳＷ４は、それぞれスイッチング用の複数のＭＯＳＦＥＴからなる。ここでは、一例として、スイッチ部ＳＷ１〜ＳＷ４は何れもｎチャネル型ＭＯＳＦＥＴを含んでいる場合を例示している。また、負バイアス回路ＢＣはスイッチ部ＳＷ１〜ＳＷ４に形成されたＭＯＳＦＥＴを正しい動作点で使うための高周波回路であり、信号の周波数特性を向上させ、信号の歪みおよびノイズ（雑音）を低減する働きを有する。なお、スイッチ部ＳＷ１およびＳＷ２は比較的高い周波数の信号をスイッチングし、スイッチ部ＳＷ３およびＳＷ４は比較的低い周波数の信号をスイッチングする働きを有し、スイッチ部ＳＷ１およびＳＷ３は受信した信号（入力信号）をスイッチングし、スイッチ部ＳＷ２およびＳＷ４は送信する信号（出力信号）をスイッチングする働きを有する。また、ＥＳＤ保護ダイオードＤ１は、半導体チップＣＰが静電気放電により誤作動または故障することを防ぐ働きを有する。
【００３１】
図２は、図１で示した半導体チップＣＰ上のスイッチ部ＳＷ１を拡大して示す平面図である。図２に示すように、スイッチ部ＳＷ１は、平面視においてマトリクス状に複数配置されたマットＭＴ、素子分離領域１および複数のコンタクトプラグ（接続部材）ＣＴ２を有している。コンタクトプラグＣＴ２は素子分離領域１を貫いており、半導体チップＣＰの平面において、素子分離領域１に形成された開口部（図４参照）を通るように形成されている。
【００３２】
複数のマットＭＴはＳＯＩ基板の主面に沿う第１方向と、第１方向に直交する第２方向に複数並んで配置されている。マットＭＴは、ＳＯＩ基板ＳＢの上面に形成されたシリコン層（半導体層）４（図４参照）上に複数のＭＯＳＦＥＴが形成された活性領域（アクティブ領域）である。コンタクトプラグＣＴ２は第１方向および第２方向に隣り合うマットＭＴ同士の間に形成されており、第２方向において隣り合うマットＭＴ同士の間に形成されているコンタクトプラグＣＴ２は第１方向に延在しており、第１方向において隣り合うマットＭＴ同士の間に形成されているコンタクトプラグＣＴ２は第２方向に延在している。第２方向において隣り合うマットＭＴ同士の間にはコンタクトプラグＣＴ２が第２方向に並んで２列形成されているが、第１方向において隣り合うマットＭＴ同士の間にはコンタクトプラグＣＴ２が１列のみ形成されている。なお、第２方向において隣り合うマットＭＴ同士の間のコンタクトプラグＣＴ２は１列のみでもよく、第１方向において隣り合うマットＭＴ同士の間のコンタクトプラグＣＴ２は２列形成されていてもよい。
【００３３】
図３に示す平面図では、図２において破線で囲んだ領域を拡大して示している。図３に示すように、ＳＯＩ基板ＳＢの主面上に形成されたマットＭＴは、複数のｎチャネル型ＭＯＳＦＥＴＱｎを含んでいる。各ｎチャネル型ＭＯＳＦＥＴＱｎは、第１方向に延在するゲート電極９と、ゲート電極９を挟むように形成されたソース領域４ｓおよびドレイン領域４ｄとを含む電界効果トランジスタであり、一つのマットＭＴ内において、第１方向および第２方向に複数並んで形成されている。
【００３４】
同一マットＭＴ内において第２方向に隣り合うｎチャネル型ＭＯＳＦＥＴＱｎ同士はソース領域４ｓまたはドレイン領域４ｄのいずれかを互いに共有しており、ゲート電極９、ソース領域４ｓおよびドレイン領域４ｄはそれぞれ第１方向に延在し、ソース領域４ｓおよびドレイン領域４ｄは第２方向に延在するゲート電極配線９ａの近傍で終端している。ゲート電極配線９ａは各ゲート電極９に電位を供給する導電膜であり、マットＭＴ内において第２方向に延在し、ゲート電極９と一体となっている。
【００３５】
ゲート電極配線９ａと同層に形成されたゲート電極９は第１方向の両端部においてゲート電極配線９ａに接続されており、ゲート電極配線９ａは第２方向の端部に接続部９ｂを有し、接続部９ｂ上にはコンタクトプラグ（接続部材）ＣＴ３が形成されている。コンタクトプラグＣＴ３はゲート電極９、ゲート電極配線９ａおよび接続部９ｂよりも上層に形成された配線（図示しない）に接続されており、ゲート電極９はコンタクトプラグＣＴ３、接続部９ｂ、ゲート電極配線９ａを介して前記配線と電気的に接続されている。ゲート電極９、ゲート電極配線９ａおよび接続部９ｂは同層に形成された一体の層である。
【００３６】
第２方向に延在するゲート電極配線９ａは第１方向に並んでＳＯＩ基板ＳＢ上に複数形成されており、特定のゲート電極配線９ａに対して第１方向に隣り合う一方のゲート電極配線９ａとの間のＳＯＩ基板ＳＢの上面にはゲート電極９、ソース領域４ｓおよびドレイン領域４ｄが形成されている。また、前記特定のゲート電極配線９ａに対して第１方向に隣り合うもう一方のゲート電極配線９ａとの間のＳＯＩ基板ＳＢの上面には素子分離領域１が形成されており、ソース領域４ｓおよびドレイン領域４ｄは形成されていない。
【００３７】
つまり、一つのマットＭＴは第１方向に隣り合う２列のゲート電極配線９ａと、それらの間に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎとにより構成されている。なお、ここではマットＭＴ内の第２方向の端部にはドレイン領域４ｄではなくソース領域４ｓが配置されている。
【００３８】
図３に示すように、平面視において矩形の形状を有する各マットＭＴの外側には、マットＭＴの４辺のそれぞれに沿って、コンタクトプラグＣＴ２が形成されている。コンタクトプラグＣＴ２はＳＯＩ基板ＳＢの主面に対して垂直な方向に形成された接続部材である。つまり、第１方向および第２方向において、マットＭＴはコンタクトプラグＣＴ２に挟まれるように形成されている。なお、図３では図を分かりやすくするために、コンタクトプラグＣＴ２にハッチングを付している。
【００３９】
マットＭＴの第１方向に延びる辺に隣接して形成されたコンタクトプラグＣＴ２の第１方向の長さは、マットＭＴの第１方向に沿う辺とほぼ同じ長さとなっている。より詳細には、第１方向において、コンタクトプラグＣＴ２の長さは、ソース領域４ｓの長さよりも長い。また、第１方向において、コンタクトプラグＣＴ２は、ソース領域４ｓの端部よりも長くなるように配置されている。少なくとも、ソース領域４ｓに形成されているコンタクトプラグＣＴ１よりも外側に延在するように配置されている。同様に、マットＭＴの第２方向に延びる辺に隣接して形成されたコンタクトプラグＣＴ２の第２方向の長さは、マットＭＴの第２方向に沿う辺とほぼ同じ長さとなっている。より詳細には、第２方向において、コンタクトプラグＣＴ２は、マットＭＴの両端のソース領域４ｓよりも外側に延在するように形成されている。
【００４０】
つまり、矩形の形状を有する各マットＭＴの輪郭を構成する四辺の近傍には、各辺に沿う四つのコンタクトプラグＣＴ２が形成されており、マットＭＴの周囲は四つのコンタクトプラグＣＴ２により囲まれている。第１方向はゲート電極９の長手方向（ゲート幅方向）に沿う方向であるため、言い換えれば、マットＭＴの周囲には、ゲート電極９の長手方向に沿う方向に延在するコンタクトプラグＣＴ２と、ゲート電極９の長手方向に直交する方向（ゲート長方向）に延在するコンタクトプラグＣＴ２とが、マットＭＴを囲うように配置されていると言える。
【００４１】
ただし、一つのマットＭＴを囲む四つのコンタクトプラグＣＴ２は互いに接続されていないため、マットＭＴの周囲を環状のコンタクトプラグにより完全に囲っているわけではない。これは、マットＭＴの周囲を完全に囲うように連続する長いコンタクトプラグを形成しようとすると、当該コンタクトプラグを構成する金属に高い応力が発生する問題が生じるためであり、ここではコンタクトプラグＣＴ２を複数に分けて形成することで、応力の発生を防いでいる。
【００４２】
次に、図４に本実施の形態の半導体装置の断面図を示す。図４に示す断面図は図３のＡ−Ａ線における断面であり、第２方向におけるマットの一方の端部からもう一方の端部にかけての断面を示しているが、図を分かりやすくするため、第２方向に並んでいる複数のｎチャネル型ＭＯＳＦＥＴＱｎについては、第２方向の端部のｎチャネル型ＭＯＳＦＥＴＱｎのみをそれぞれ一つずつ図４に示している。
【００４３】
つまり、図４の左側には図３のマットＭＴの第２方向の一方の端部のｎチャネル型ＭＯＳＦＥＴＱｎおよび当該ｎチャネル型ＭＯＳＦＥＴＱｎに隣接するコンタクトプラグＣＴ２を示し、図４の右側には図３のマットＭＴの第２方向のもう一方の端部のｎチャネル型ＭＯＳＦＥＴＱｎおよび当該ｎチャネル型ＭＯＳＦＥＴＱｎに隣接するコンタクトプラグＣＴ２とを示している。図示はしていないが、図４に示す二つのｎチャネル型ＭＯＳＦＥＴＱｎの間には、さらに複数のｎチャネル型ＭＯＳＦＥＴが形成されている。なお、実際には図４に示すコンタクトプラグＣＴ２の上の配線２０よりもさらに上の領域に他の配線などが形成されているが、ここではその図示を省略し、詳しくは図１７を用いて後述する。
【００４４】
具体的には、図４に示すように、本実施の形態の半導体装置は支持基板２を有し、支持基板２上にはＢＯＸ膜（埋め込み酸化膜）３を介してシリコン層（ＳＯＩ層）４が形成されている。シリコン層４はシリコン層４と同じ高さに形成された素子分離領域１により区切られている。シリコン層４が形成されている領域は、素子分離領域１によってその範囲を規定されたアクティブ領域であり、シリコン層４は素子分離領域１により囲まれている。素子分離領域１はシリコン層４一部除去してＢＯＸ膜３を露出するように形成された開口部に埋込まれた酸化シリコン膜などからなる絶縁体であり、素子分離領域１が形成された領域は不活性領域となっている。素子分離領域１は例えば２層の酸化シリコン膜により構成されている。なお、ここでは支持基板２、ＢＯＸ膜３およびシリコン層４を含む基板をＳＯＩ基板ＳＢと呼ぶ。第１方向および第２方向はシリコン層４の上面に沿う方向である。なお、本実施の形態の素子分離領域１は、ＳＴＩ（Shallow Trench Isolation）法により形成されたものである。
【００４５】
シリコン層４の上部にはｎチャネル型ＭＯＳＦＥＴＱｎが複数形成されている。シリコン層４上には酸化シリコン膜などからなるゲート絶縁膜８を介して例えば多結晶シリコン膜からなるゲート電極９が形成されており、ゲート電極９の側壁には例えば酸化シリコン膜および窒化シリコン膜の積層構造を有する絶縁体であるサイドウォール１４が自己整合的に形成されている。ゲート電極９の直下のシリコン層４内にはｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエル１３が形成されており、ｐ型ウエル１３を挟むようにｎ型の不純物（例えばＰ（リン））が導入されたソース領域４ｓおよびドレイン領域４ｄが形成されている。つまり、シリコン層４内には、ソース領域４ｓ、ドレイン領域４ｄおよびｐ型ウエル１３が形成され、ソース領域４ｓおよびドレイン領域４ｄの間にｐ型ウエル１３が形成されている。
【００４６】
シリコン層４の第２方向の端部には、ドレイン領域４ｄではなくソース領域４ｓが形成されている。つまり、マットＭＴ（図３参照）の第２方向における端部のｎチャネル型ＭＯＳＦＥＴＱｎは、マットＭＴの第２方向の端部に近い方の領域にソース領域４ｓを有している。
【００４７】
ソース領域４ｓおよびドレイン領域４ｄはいずれも比較的高濃度のｎ型の不純物（例えばＰ（リン））が注入された拡散層６と、拡散層６よりも低い濃度でｎ型の不純物（例えばＰ（リン））が注入されたエクステンション領域７とを有している。エクステンション領域７は拡散層６とｐ型ウエル１３との間であって、サイドウォール１４の下部に配置されている。このように、ｎチャネル型ＭＯＳＦＥＴＱｎのソース領域４ｓおよびドレイン領域４ｄはゲート電極９の直下のチャネル領域となるｐ型ウエル１３の近傍に低濃度のエクステンション領域７を有するＬＤＤ（Lightly Doped Drain）構造を有している。拡散層６およびゲート電極９のそれぞれの上面にはシリサイド層１１が形成されている。シリサイド層１１は、例えば、主にＣｏＳｉ２（コバルトシリサイド）からなる。また、コバルトシリサイドに限らず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイドを用いても良い。
【００４８】
シリサイド層１１の上面、サイドウォール１４の表面および素子分離領域１の上面を覆うように、絶縁膜（エッチングストッパ膜）５が形成されており、絶縁膜５上には絶縁膜５よりも膜厚が厚い層間絶縁膜１５が形成されている。絶縁膜５および層間絶縁膜１５からなる積層膜には、その上に形成されたシリサイド層１１の上面を露出するコンタクトホール（接続孔）ＣＨ１が前記積層膜の上面から下面に貫通して形成されており、コンタクトホールＣＨ１内には主にＷ（タングステン）からなるコンタクトプラグＣＴ１が形成されている。コンタクトプラグＣＴ１は柱状の形状を有する接続部材であり、図３に示すように、ソース領域４ｓおよびドレイン領域４ｄ上において第１方向に並んで複数形成されている。
【００４９】
また、マットＭＴ（図３参照）内の第２方向端部のｎチャネル型ＭＯＳＦＥＴＱｎの外側には、図４に示すように、層間絶縁膜１５およびＢＯＸ膜３を貫通して支持基板２の上面に達するコンタクトホール（接続孔）ＣＨ２が形成され、コンタクトホールＣＨ２内には主にＷ（タングステン）からなるコンタクトプラグＣＴ２が形成されている。コンタクトプラグＣＴ２が形成されている領域の近傍にはシリコン層４、素子分離領域１および絶縁膜５は形成されておらず、ＢＯＸ膜３の上面に層間絶縁膜１５が接して形成されている。
【００５０】
つまり、コンタクトプラグＣＴ２が形成されている領域の近傍のシリコン層４、素子分離領域１および絶縁膜５は除去され、シリコン層４、素子分離領域１および絶縁膜５を含む膜の開口部５ａの内側を通るようにコンタクトプラグＣＴ２が形成されている。開口部５ａの側壁とコンタクトプラグＣＴ２との間には層間絶縁膜１５が形成されている。したがって、シリコン層４、素子分離領域１および絶縁膜５はコンタクトプラグＣＴ２に接していない。
【００５１】
なお、図４に示す構造ではシリコン層４を構成する拡散層６と、素子分離領域１との間の開口部５ａにコンタクトプラグＣＴ２を形成しているが、開口部は素子分離領域１を貫通するように形成されていてもよい。すなわち、素子分離領域１を貫通する開口部５ａの内側を通るようにコンタクトプラグＣＴ２が形成され、コンタクトプラグＣＴ２とシリコン層４との間に素子分離領域１が形成されていても構わない。
【００５２】
層間絶縁膜１５上にはコンタクトプラグＣＴ１と電気的に接続された金属膜のパターンである配線１９が形成されている。配線１９は、ソース領域４ｓおよびドレイン領域４ｄに所定の電位を供給するための金属配線である。
【００５３】
図４に示すように、ソース領域４ｓおよびドレイン領域４ｄはシリコン層４の上面から下面にかけて形成されている。このため、ｎチャネル型ＭＯＳＦＥＴＱｎの下部のチャネル形成領域であって、ゲート電極９の下部の、ソース領域４ｓおよびドレイン領域４ｄに挟まれた領域のｐ型ウエル１３では、ｎチャネル型ＭＯＳＦＥＴＱｎの動作時において空乏層がｐ型ウエル１３の上面から下面にかけて広がる完全空乏型となる。
【００５４】
完全空乏型のｎチャネル型ＭＯＳＦＥＴＱｎでは、空乏層がｐ型ウエル１３の下面にまで達しない部分空乏型のｎチャネル型ＭＯＳＦＥＴに比べ、ゲート電極９またはソース領域４ｓおよびドレイン領域４ｄとｐ型ウエル１３との間において効果的に寄生容量の発生を防ぐことができ、ｎチャネル型ＭＯＳＦＥＴＱｎの動作速度を向上させ、消費電力を低減させ、ノイズ（歪成分）の発生を低減することができる。
【００５５】
なお、図２に示すように、コンタクトプラグＣＴ２がスイッチ部ＳＷ１の第２方向の一方の端部の近傍からもう一方の端部の近傍まで連続して形成されずに断続的に形成されているのは、レジスト倒れとコンタクトプラグＣＴ２における応力発生とを防ぐためである。スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞が高いため、形成したいパターンを断続的にすることでフォトレジスト膜の倒壊（レジスト倒れ）を防ぐ必要がある。
【００５６】
また、コンタクトプラグＣＴ２はＷ（タングステン）などの金属により構成されており、スイッチ部ＳＷ１の一方の端部の近傍からもう一方の端部の近傍まで連続するような長いコンタクトプラグＣＴ２を形成しようとすると、コンタクトプラグＣＴ２を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。
【００５７】
本実施の形態ではコンタクトホールＣＨ２を第１方向または第２方向に延在した溝状の形状とし、コンタクトプラグＣＴ２を第１方向または第２方向に延在させた壁状の形状とすることでマットＭＴの周囲を囲み、コンタクトプラグＣＴ２をガードリングとして機能させることにより、マットＭＴ内の素子に外部の高周波信号が流れ、ノイズが発生することを防ぐことを可能としている。
【００５８】
ガードリングとは、基板上に形成された素子などに外部からの電流が流れることを防ぎ、また、基板の電位を固定することなどを目的として、例えば素子の周囲に形成される低抵抗な領域を指す。ガードリングの形成方法としては、半導体基板の主面に不純物を注入することで形成した拡散層により構成する場合、または半導体基板上に環状の金属パターンとして形成する場合などが考えられる。ここでは、平面視において矩形の形状を有するマットＭＴの４辺に沿うように延在する４つのコンタクトプラグＣＴ２をマットＭＴの各辺の近傍に配置することで、マットＭＴの四隅を除く周囲を囲み、マットＭＴの外部で発生した高周波信号（電流）がマットＭＴ内のｎチャネル型ＭＯＳＦＥＴＱｎに流れることを防いでいる。
【００５９】
図４に示すように、コンタクトプラグＣＴ２の下面は支持基板２の上面に接続されており、コンタクトプラグＣＴ２は層間絶縁膜１５上の金属パターンである配線２０と電気的に接続されている。
【００６０】
なお、図４には示していないが、図３に示すように、ゲート電極９と接続された接続部９ｂの上面にもシリサイド層１１（図示しない）が形成されており、接続部９ｂ上のシリサイド層１１の上面はコンタクトプラグＣＴ３と電気的に接続されている。したがって、コンタクトプラグＣＴ３の下面と接続部９ｂとの間には絶縁膜５は形成されていない。
【００６１】
図４において、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な半導体層であり、支持基板２上に形成されたＳｉＯ２（酸化シリコン）からなるＢＯＸ膜３およびＢＯＸ膜３上に形成された、主にＳｉ（シリコン）を含むシリコン層４と共にＳＯＩ基板ＳＢを構成している。なお、支持基板２が高抵抗な材料により形成されているのは、半導体チップＣＰ（図１参照）内を流れる高周波信号（電流）が支持基板２から流れ出ていくことを防ぐためである。
【００６２】
ソース領域４ｓおよびドレイン領域４ｄは、本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのソースおよびドレインとして機能する。ゲート絶縁膜８はＳｉＯ２（酸化シリコン）からなる絶縁膜であり、ゲート電極９はポリシリコンからなる膜であり、ゲート電極９は本実施の形態におけるｎチャネル型ＭＯＳＦＥＴＱｎのゲートとして機能する。
【００６３】
シリサイド層１１は主にＣｏＳｉ２（コバルトシリサイド）からなり、主にＷ（タングステン）からなるコンタクトプラグＣＴ１との接触抵抗を低減する働きを有する。なお、上述したようにシリサイド層１１はコバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。層間絶縁膜１５は例えばＳｉＯ２（酸化シリコン）からなる絶縁膜である。絶縁膜５はＳｉＮ（窒化シリコン）からなり、コンタクトホールＣＨ１の形成時に接続部９ｂ（図３参照）の上面およびソース領域４ｓおよびドレイン領域４ｄの上面などが過剰にエッチングされることを防ぐ役割を有する。コンタクトプラグＣＴ１と同様に、コンタクトプラグＣＴ２はＷ（タングステン）からなり、配線１９および配線２０は、例えば、フォトレジスト膜を用いたパターニングにより形成されたＡｌ（アルミニウム）配線である。
【００６４】
なお、ＳＯＩ基板ＳＢの主面に対して垂直な方向では、ＢＯＸ膜３は４００ｎｍ程度、シリコン層４は６５ｎｍ程度、層間絶縁膜１５は７５０ｎｍ程度の厚さを有する。すなわち、ＳＯＩ基板ＳＢの主面に対して垂直な方向のコンタクトプラグＣＴ１の長さは０．７５μｍ程度であり、同方向のコンタクトプラグＣＴ２の長さは１．２μｍ程度である。
【００６５】
次に、本実施の形態の半導体装置の効果について説明する。
【００６６】
本実施の形態の半導体装置は、図４に示すＳＯＩ基板ＳＢを用いて高周波の信号のスイッチングに用いるｎチャネル型ＭＯＳＦＥＴＱｎを有するものである。スイッチングとは、直流・交流変換回路またはデジタル回路などにおいて、電気回路のオン・オフを切り替えることであるが、スイッチングが行われる過渡状態において半導体チップ内に高周波が発生し、ノイズ（歪成分）が発生する場合がある。このノイズはスイッチングノイズと呼ばれており、特にトランジスタ同士がスイッチングを行うデジタル回路で発生しやすい。より高い周波数でスイッチングを行うほど、より速い応答速度や受動素子の小型化を実現することができるが、スイッチング速度を速くする程スイッチングノイズも大きくなるため、ノイズにより半導体素子が影響を受けないように、より堅固な対策を施す必要がある。スイッチングノイズの発生を抑える基本的な方法としては、回路上にコイルや抵抗、コンデンサなどを挿入することで、高周波成分を吸収する方法が考えられる。
【００６７】
ゲート電極またはソース・ドレイン領域と半導体基板との間において寄生容量が発生することを防ぐことのできる低コストな半導体基板として、ＳＯＩ基板がある。しかし、ＳＯＩ基板上に形成したＭＯＳＦＥＴには、高周波を入力した場合、入力信号および出力信号にノイズ（歪成分）が発生する歪特性があり、ＳＯＩ基板上の半導体素子の外部で生じたノイズが当該半導体素子に流れると、半導体素子が正常に動作しなくなり、半導体装置で処理する信号の信頼性が低下する問題がある。特に、高周波用ＭＯＳＦＥＴを搭載する高周波スイッチなどの半導体装置は近年では適用製品が増加し、より多くの入出力先が必要となるため、さらなる高周波歪特性の改善、およびノイズによる影響の低減が求められている。
【００６８】
そこで、本発明者は、図２〜図４に示すように、ｎチャネル型ＭＯＳＦＥＴＱｎを複数含むマットＭＴの周囲を、ＢＯＸ膜３を貫通するコンタクトプラグＣＴ２により囲むことでコンタクトプラグＣＴ２をガードリングとして使用し、マットＭＴの外部で生じた高周波信号がマットＭＴ内のｎチャネル型ＭＯＳＦＥＴＱｎに伝わり、ノイズ（歪成分）が生じることを防ぐことを可能としている。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎがノイズによって正常に動作しなくなることを防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。
【００６９】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５〜図１７は、本発明の一実施の形態である半導体装置、例えばｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。なお、図５〜図１７は、図３のＡ−Ａ線での断面図と同じ位置における製造工程中の半導体装置の断面図である。
【００７０】
まず、図５に示すように、ＳＯＩ基板ＳＢを用意する。ＳＯＩ基板ＳＢは、Ｓｉ（シリコン）からなる高抵抗の支持基板２上に形成されたＢＯＸ膜３およびＢＯＸ膜３上に形成されたシリコン層４を有する半導体基板であり、支持基板２は主にＳｉ（シリコン）からなる層に酸素などが導入された７５０Ωｃｍ以上の高抵抗な層であり、シリコン層４は、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンなどからなる層である。
【００７１】
ＳＯＩ基板ＳＢはＳｉ（シリコン）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と結合させ、半導体基板の表面よりも少し深い位置に酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板ＳＢは、表面に酸化膜を形成した半導体基板と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力によって接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００７２】
次に、図６に示すように、ＳＯＩ基板ＳＢを熱酸化してその表面に絶縁膜１ａを形成した後、その上層にＣＶＤ法などにより、絶縁膜１ｂを堆積する。絶縁膜１ａは酸化シリコンなどからなり、絶縁膜１ｂは窒化シリコン膜などからなる。続いて、フォトレジストパターン（図示しない）をエッチングマスクとして絶縁膜１ｂ、絶縁膜１ａおよびシリコン層４を順次ドライエッチングすることにより、素子分離形成予定領域のＳＯＩ基板ＳＢに溝（素子分離用の溝）１ｃを形成する。溝１ｃは、素子分離用の溝であり、すなわち後述する素子分離領域１形成用の溝である。
【００７３】
次に、図７に示すように、熱リン酸などを用いたウェットエッチングにより絶縁膜１ｂを除去した後、溝１ｃの内部（側壁および底部）を含むＳＯＩ基板ＳＢの主面上に絶縁膜１ｄを形成する。それから、ＳＯＩ基板ＳＢの主面上（すなわち絶縁膜１ｄ上）に、溝１ｃ内を埋めるように、絶縁膜１ｅをＣＶＤ法などにより形成（堆積）する。絶縁膜１ｄは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜１ｄが酸窒化シリコン膜の場合には、絶縁膜１ｄ形成工程以降の熱処理によって溝１ｃの側壁が酸化することによる体積膨張を防止でき、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。絶縁膜１ｅは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合、絶縁膜１ｄは、絶縁膜１ｅを堆積する際のＳＯＩ基板ＳＢへのダメージ防止の効果がある。その後、絶縁膜１ｅおよび絶縁膜１ｄをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、溝１ｃの外部の絶縁膜１ｅを除去し、溝１ｃの内部に絶縁膜１ｄおよび１ｅを残すことにより、絶縁膜１ｄおよび１ｅからなる素子分離領域（素子分離）１を形成する。それから、ＳＯＩ基板ＳＢを例えば１１５０℃程度で熱処理することにより、溝１ｃに埋め込んだ絶縁膜１ｅを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜１ｅの収縮により、ＳＯＩ基板ＳＢに働く圧縮応力を低減できる効果がある。一方、絶縁膜１ｅがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜１ｅがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜１ｅの収縮が少ないため、素子分離領域１によってＳＯＩ基板ＳＢに働く圧縮応力が大きくなる。
【００７４】
このようにして、溝１ｃ内に埋め込まれた絶縁膜１ｄおよび１ｅからなる素子分離領域１が形成される。本実施の形態では、素子分離領域１は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ法により形成される。すなわち、本実施の形態の素子分離領域１は、好ましくは、ＳＯＩ基板ＳＢに形成された素子分離用の溝１ｃ内に埋め込まれた絶縁体（ここでは絶縁膜１ｄおよび１ｅ）からなる。前述したｎチャネル型ＭＯＳＦＥＴＱｎ（すなわちｎチャネル型ＭＯＳＦＥＴＱｎを構成するゲート絶縁膜８、ゲート電極９およびソース領域４ｓおよびドレイン領域４ｄ）は、素子分離領域１で規定された（囲まれた）活性領域に形成される。なお、本実施の形態では、素子分離領域１として絶縁膜１ｄおよび絶縁膜１ｅを示しているが、絶縁膜１ｄを省略して、絶縁膜１ｅのみで形成するようにしてもよい。
【００７５】
次に、図８に示すように、シリコン層４の上面から下面にかけてｐ型ウエル１３を形成する。ｐ型ウエル１３は、フォトレジスト膜（図示しない）をマスクとして、ＳＯＩ基板ＳＢ上からＳＯＩ基板ＳＢの主面に向かってＢ（ホウ素）をイオン注入することにより形成する。これにより、ｐ型の半導体領域であってｎチャネル型ＭＯＳＦＥＴＱｎのチャネル形成領域となるｐ型ウエル１３が形成される。
【００７６】
次に、途中の工程の図示は省略するが、図９に示すように、周知の製造方法により、ＳＯＩ基板ＳＢ上にｎチャネル型ＭＯＳＦＥＴＱｎを形成した後、シリサイド層１１を形成し、続いて支持基板２の上部に絶縁膜５を形成する。
【００７７】
すなわち、まず、ＳＯＩ基板ＳＢの表面（つまりｐ型ウエル１３の表面）上にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００７８】
次に、ＳＯＩ基板ＳＢ上（すなわちゲート絶縁膜８上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜を形成する。前記シリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記シリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００７９】
次に、前記シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、前記シリコン膜からなるゲート電極９を形成する。
【００８０】
ｎチャネル型ＭＯＳＦＥＴのゲート電極となるゲート電極９はｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル１３上にゲート絶縁膜８を介して形成される。
【００８１】
続いて、ＳＯＩ基板ＳＢの主面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極９の下部の一部および素子分離領域が形成された領域を除くシリコン層４に、ｎ−型の半導体領域である（一対の）エクステンション領域７を形成する。すなわち、ｐ型ウエル１３のゲート電極９の両側の領域に、エクステンション領域７を形成する。
【００８２】
次に、ゲート電極９の側壁に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、ＳＯＩ基板ＳＢ上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００８３】
次に、（一対の）拡散層６を、例えば、ｐ型ウエル１３のゲート電極９およびサイドウォール１４の両側の領域にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。拡散層６は、エクステンション領域７よりも不純物濃度が高い。これにより、エクステンション領域７および拡散層６からなるソース領域４ｓおよびドレイン領域４ｄを、ゲート電極９の直下のｐ型ウエル１３を挟むようにゲート電極９の横のシリコン層４内に形成する。
【００８４】
なお、エクステンション領域７は、ゲート電極９に対して自己整合的に形成され、拡散層６は、ゲート電極９の側壁上に形成されたサイドウォール１４に対して自己整合的に形成される。
【００８５】
このようにして、ｐ型ウエル１３に、電界効果トランジスタとしてｎチャネル型ＭＯＳＦＥＴＱｎが形成される。ｎチャネル型ＭＯＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００８６】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＯＳＦＥＴＱｎのゲート電極９および拡散層６のそれぞれの表面に、低抵抗のシリサイド層１１を形成する。
【００８７】
シリサイド層１１を形成するには、まずゲート電極９上および拡散層６上を含むＳＯＩ基板ＳＢの主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ゲート電極９上および拡散層６上を含むＳＯＩ基板ＳＢ上に、ゲート電極９を覆うように、金属膜が形成される。金属膜は、例えばＣｏ（コバルト）を含む金属膜である。
【００８８】
このようにして金属膜を形成した後、ＳＯＩ基板ＳＢに２回に分けて熱処理を施すことで金属膜とゲート電極９および拡散層６に含まれるＳｉ（シリコン）とが反応し、ゲート電極９および拡散層６のそれぞれの上面にシリサイド層１１を形成する。
【００８９】
すなわち、シリサイド層１１を形成する際の熱処理は２回に分けて行い、第１の熱処理（１ｓｔアニール処理）の温度を２５０℃〜３００℃で行った後に、未反応の金属膜を除去し、第２の熱処理を５００℃〜６００℃程度で行う。未反応の金属膜は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより除去する。これにより、金属膜に含まれるＣｏ（コバルト）とゲート電極９、ゲート電極配線９ａ（図示しない）、拡散層６に含まれるＳｉ（シリコン）との化合物であるＣｏＳｉ２（コバルトシリサイド）からなるシリサイド層１１がゲート電極９および拡散層６のそれぞれの上面に形成される。なお、シリサイド層１１は、コバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等で形成してもよい。
【００９０】
次に、前記ゲート電極９、ソース領域４ｓおよびドレイン領域４ｄ、サイドウォール１４およびシリサイド層１１を含むＳＯＩ基板ＳＢの主面（全面）を覆うように絶縁膜５を形成する。絶縁膜５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。絶縁膜５はｎチャネル型ＭＯＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。以上により、図９に示す構造を得ることができる。
【００９１】
次に、図１０に示すように、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜５を一部除去して開口部５ａを形成し、シリコン層４に形成された素子分離領域１の上面を露出させる。開口部５ａは、第２方向に複数並ぶｎチャネル型ＭＯＳＦＥＴＱｎの一番端のｎチャネル型ＭＯＳＦＥＴＱｎの近傍の素子分離領域１に、第１方向に延在する形で形成する。また、図１０には示していないが、第１方向のｎチャネル型ＭＯＳＦＥＴＱｎの端部の近傍の素子分離領域１にも、第２方向に延在する開口部５ａを形成する。
【００９２】
なお、このとき絶縁膜５の開口部５ａは、この後の工程で形成されるコンタクトホールＣＨ２（図１３参照）よりもＳＯＩ基板ＳＢの主面に沿う方向に広い直径（幅）を有する。これは、コンタクトホールＣＨ２をドライエッチングによって形成する際の位置ずれを考慮し、位置合わせのマージンを確保するためである。
【００９３】
続いて、開口部５ａから露出している領域の素子分離領域１を例えばウェットエッチング法を用いて選択的に除去し、開口部５ａの下部の支持基板２の上面を露出させる。このエッチング工程により、シリコン層４の側壁が露出しなくてもよいが、ここでは図１０に示すようにシリコン層４を構成する拡散層６の側面が露出しているものとする。
【００９４】
次に、図１１に示すように、絶縁膜５上に絶縁膜５よりも厚い層間絶縁膜１５を形成する。層間絶縁膜１５は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。このとき、開口部５ａの内側およびその下部の素子分離領域１が除去された領域にも層間絶縁膜１５が埋込まれる。その後、層間絶縁膜１５の表面をＣＭＰ法により研磨するなどして、層間絶縁膜１５の上面を平坦化する。下地段差に起因して層間絶縁膜１５の表面に凹凸形状が形成されていても、層間絶縁膜１５の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９５】
次に、図１２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜１５および絶縁膜５を貫通し、シリサイド層１１の上面を露出するコンタクトホールＣＨ１を複数形成する。このとき、図示していない領域では、ゲート電極９と同層のポリシリコン膜からなる接続部９ｂ（図３参照）の上面のシリサイド層１１の上面も露出され、接続部９ｂ上にコンタクトホール（図示しない）が形成される。
【００９６】
次に、図１３に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜１５およびＢＯＸ膜３を貫通し、支持基板２の上面を露出するコンタクトホールＣＨ２を、開口部５ａ内を通るように形成する。このとき、層間絶縁膜１５およびＢＯＸ膜３はいずれもＳｉＯ２（酸化シリコン）からなる膜なので、層間絶縁膜１５およびＢＯＸ膜３を続けてエッチングする場合は、エッチングの条件を変更せずに一度のエッチングで層間絶縁膜１５の上面からＢＯＸ膜３の下面を開口することができる。このエッチング工程では、コンタクトホールＣＨ１の内側はフォトレジスト膜（図示しない）で覆われているため、コンタクトホールＣＨ１の底部のシリサイド層１１などがエッチングに晒されることはない。
【００９７】
このとき、コンタクトホールＣＨ２の直径は、開口部５ａの直径より小さくする。これにより、コンタクトホールＣＨ２を形成するエッチング工程において窒化シリコン膜などからなる絶縁膜５をエッチングすることを防ぎ、エッチングの条件を変更せずに一度のエッチングでコンタクトホールＣＨ２を形成することを容易にしている。つまり、コンタクトホールＣＨ２を形成する前に絶縁膜５を開口することで、コンタクトホールＣＨ２を形成する際に絶縁膜５が除去されることはない。このため、コンタクトホールＣＨ２を形成するために層間絶縁膜１５の上面をエッチングし始めてから支持基板２の上面を露出させるまでの工程において、エッチングの種類を絶縁膜５を構成するＳｉＮを除去するための選択比を有するものに変更する必要がなく、コンタクトホールＣＨ２を形成する際のエッチング工程を簡略化することができる。
【００９８】
また、コンタクトホールＣＨ２の直径を開口部５ａの直径より小さくすることで、コンタクトホールＣＨ２内に形成するコンタクトプラグがシリコン層４に接触することを防いでいる。
【００９９】
次に、図１４に示すように、コンタクトホールＣＨ１およびＣＨ２内に、Ｗ（タングステン）などからなるコンタクトプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）ＣＴ１およびＣＴ２をそれぞれ形成する。ソース領域４ｓおよびドレイン領域４ｄの直上のコンタクトホールＣＨ１内にはコンタクトプラグＣＴ１を形成し、素子分離領域１の開口部５ａ内を通るコンタクトホールＣＨ２内にはコンタクトプラグＣＴ２を形成する。コンタクトプラグＣＴ１はシリサイド層１１を介してソース領域４ｓおよびドレイン領域４ｄと電気的に接続されている。図１４には第１方向に延在するコンタクトプラグＣＴ２を図示しているが、図示していない領域では、第１方向におけるマットＭＴ（図３参照）の端部の辺に沿うように、第２方向に延在するコンタクトプラグＣＴ２が、マットＭＴの前記端部近傍の開口部５ａを通るコンタクトホールＣＨ２内に形成される。
【０１００】
コンタクトプラグＣＴ１およびＣＴ２のそれぞれを形成するには、例えば、コンタクトホールＣＨ１およびＣＨ２の内部（底部および側壁上）を含む層間絶縁膜１５上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜ＣＴａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜ＣＴｂをＣＶＤ法などによってバリア導体膜ＣＴａ上にコンタクトホールＣＨ１およびＣＨ２を埋めるように形成し、層間絶縁膜１５上の不要な主導体膜ＣＴｂおよびバリア導体膜ＣＴａをＣＭＰ法またはエッチバック法などによって除去することにより、主導体膜ＣＴｂおよびバリア導体膜ＣＴａからなるコンタクトプラグＣＴ１およびＣＴ２を形成することができる。図示は省略するが、このとき、ゲート電極９と同層に形成された接続部９ｂ（図３参照）上にもシリサイド層１１を介してコンタクトプラグが形成される。
【０１０１】
次に、図１５に示すように、コンタクトプラグＣＴ１、ＣＴ２および層間絶縁膜１５の上に、スパッタリング法を用いて例えばＡｌ（アルミニウム）からなる金属膜を形成した後、フォトリソグラフィ法およびエッチング法を用いて前記金属膜をパターニングすることで、コンタクトプラグＣＴ１およびＣＴ２の上部に前記金属膜からなる配線１９および２０をそれぞれ形成する。配線１９はコンタクトプラグＣＴ１の上面に接し、配線２０はコンタクトプラグＣＴ２の上面に接している。
【０１０２】
次に、図１６に示すように、配線１９および２０を覆うように、層間絶縁膜１５上に層間絶縁膜１６を形成する。層間絶縁膜１６は例えば酸化シリコン膜などからなり、層間絶縁膜１５と同様にＣＶＤ法などにより形成した絶縁膜の上面を、ＣＭＰ法を用いて平坦化することで形成する。なお、層間絶縁膜１６の上面は配線１９および２０の上面よりも高い領域に位置している。層間絶縁膜１６は絶縁膜５および層間絶縁膜１５からなる積層膜のように、絶縁膜を積層した構造を有していても構わない。
【０１０３】
次に、図１７に示すように、層間絶縁膜１６を貫通するコンタクトホールを形成した後、当該コンタクトホール内に、配線１９の上面に接続される接続部材であるビアＶ１を形成する。続いて、ビアＶ１上に配線２１を形成した後、配線２１上および層間絶縁膜１６上に酸化シリコン膜２２および窒化シリコン膜２３を順次積層し、層間絶縁膜１６の上面および配線２１を覆うことで本実施の形態の半導体装置が完成する。ビアＶ１はコンタクトプラグＣＴ１と同様の工程で形成し、配線２１は配線１９および２０と同様の工程で形成する。酸化シリコン膜２２および窒化シリコン膜２３は例えばＣＶＤ法で堆積して形成する。ここでは一部の配線１９にのみ接続されたビアＶ１および配線２１について説明したが、図示されていない他の領域には配線２０など他の配線を引き出すビアＶ１および配線２１が形成されている。
【０１０４】
上記の製造工程により形成された本実施の形態の半導体装置では、図３に示すように、ｎチャネル型ＭＯＳＦＥＴＱｎを複数含むマットＭＴの周囲をコンタクトプラグＣＴ２により囲むことで、コンタクトプラグＣＴ２をガードリングとして使用し、マットＭＴの外部で生じた高周波信号がマットＭＴ内のｎチャネル型ＭＯＳＦＥＴＱｎに伝わり、ノイズ（歪成分）が生じることを防ぐことを可能としている。これにより、ｎチャネル型ＭＯＳＦＥＴＱｎがノイズによって正常に動作しなくなることを防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。
【０１０５】
以下に、本実施の形態の半導体装置の変形例について、図１８〜図２１を用いて説明する。
【０１０６】
図１８の平面図に示すように、本実施の形態の変形例では、コンタクトプラグＣＴ２の直下の近傍の支持基板（図１９参照）の上面の破線で示す領域内に不純物を注入している点で、図３、図４または図１７などを用いて説明した半導体装置と異なる。図１８は、図３と同じ位置における本実施の形態の半導体装置の変形例の平面図である。ここでは、支持基板（図１９参照）の上面に形成された拡散層１２の輪郭を破線で示している。
【０１０７】
図１９に図１８のＢ−Ｂ線における断面図を示す。図１９に示すように、コンタクトプラグＣＴ２と支持基板２とが接する領域の近傍の支持基板２の上面にはｐ型の不純物（例えばＢ（ホウ素））が導入され、支持基板２よりも低抵抗の拡散領域である拡散層１２が形成されている。ただし、拡散層１２はｎチャネル型ＭＯＳＦＥＴＱｎの直下には形成されていない。シリコン層４の端部の拡散層６の直下に拡散層１２が形成されることも考えられるが、少なくともゲート電極９の直下には形成されていない。
【０１０８】
図１８および図１９に示す変形例の半導体装置を形成する方法を、以下に図２０および図２１を用いて説明する。図２０および図２１は本実施の形態の半導体装置の変形例の製造工程を説明する断面図である。
【０１０９】
拡散層１２を有する上記半導体装置を形成する方法の一つとしては、まず、図５〜図８を用いて説明した工程を行った後に、不活性領域である素子分離領域１が形成された領域の直上が開口し、素子分離領域１の上面が露出しているフォトレジスト膜ＰＲ１を、素子分離領域１上およびシリコン層４（ｐ型ウエル１３）上にフォトリソグラフィ法を用いて形成する。その後、フォトレジスト膜ＰＲ１をマスクとしてＳＯＩ基板ＳＢ上から支持基板２の主面に向かってＢ（ホウ素）を高いエネルギーでイオン注入する。このときイオン注入は、Ｂ（ホウ素）イオンを支持基板２の上面に注入するのに必要な高さのエネルギーで行う。
【０１１０】
これにより、図２０に示すように、ＢＯＸ膜３の下の支持基板２の上面に拡散層１２を形成する。拡散層１２は後の工程でコンタクトプラグＣＴ２が形成される領域の近傍の支持基板２内に不純物を拡散させることで形成される。
【０１１１】
その後の工程は、図９〜図１５を用いて説明した工程を行うことで、図１８および図１９に示す変形例の構造を得ることができ、その後、図１６および図１７を用いて説明した工程を行うことで変形例の半導体装置が完成する。
【０１１２】
なお、Ｂ（ホウ素）イオンをドープして拡散層１２を形成する際は、拡散層１２の界面エネルギー準位を低く抑え、図１９に示すコンタクトプラグＣＴ２とオーミックにコンタクトが取れる程度の条件でイオン注入を行う。
【０１１３】
このように拡散層１２を支持基板２の上面に形成することにより、コンタクトプラグＣＴ２の下部の支持基板２の電位を制御することができ、半導体素子と支持基板２との間に寄生容量が発生することを防ぐことができる。寄生容量の発生を防ぐことでノイズの発生を抑えることが可能となるため、半導体装置で処理する信号の信頼性を向上することができる。
【０１１４】
また、拡散層１２の形成方法としては、上述した方法の他に、コンタクトホールＣＨ２を形成した後にイオン注入を行うことも考えられる。すなわち、図５〜図１３を用いて説明した工程を行うことで支持基板２の上面を露出するコンタクトホールＣＨ２を形成した後に、図２１に示すように、支持基板２上から支持基板２の主面に向かってＢ（ホウ素）をイオン注入することで、コンタクトホールＣＨ２の底部の近傍の支持基板２の上面に拡散層１２を形成することができる。図２１に示すフォトレジスト膜ＰＲ２はコンタクトホールＣＨ２を形成するために用いたエッチングマスクであり、拡散層１２を形成するためのイオン注入工程では、フォトレジスト膜ＰＲ２をマスクとして利用することで、コンタクトホールＣＨ１の底部に不純物イオンが打ち込まれることを防ぐことができる。その後の製造工程は、図１４〜図１５を用いて説明した工程を行うことで図１９に示す構造を得ることができ、さらに図１６および図１７を用いて説明した工程を行うことで、本実施の形態の変形例の半導体装置が完成する。
【０１１５】
図２０を用いて説明したように素子分離領域１の上部から不純物イオンを注入して拡散層１２を形成する場合は、フォトレジスト膜ＰＲ１を形成する必要があるが、図２１を用いて説明したようにコンタクトプラグＣＴ２形成用のコンタクトホールＣＨ２を形成した後に不純物イオンを注入する場合は、コンタクトホールＣＨ２の形成に用いたフォトレジスト膜ＰＲ２をイオン注入のマスクに利用することが可能である。したがって、フォトレジスト膜ＰＲ１を形成する必要がないため、製造工程を簡略化することができる。
【０１１６】
（実施の形態２）
本実施の形態では、マット内のソース領域と、当該ソース領域に隣接する接続部材であってＢＯＸ膜を貫通するコンタクトプラグとの間に容量が発生することを防ぐことができる半導体装置について説明する。
【０１１７】
図２２は、本実施の形態の半導体装置の平面図であり、図２と同様に、第１方向および第２方向に複数並ぶマットＭＴを示している。第２方向において隣り合うマットＭＴの間には第１方向に延在するコンタクトプラグＣＴ２が形成されているが、前記実施の形態１の半導体装置と異なり、第１方向において隣り合うマットＭＴの間にはコンタクトプラグが形成されていない。
【０１１８】
図２３は、図２２の破線で囲む領域を拡大した平面図であり、図３に示す構造とほぼ同様の構造を有しているが、各マットＭＴの第１方向の両端の辺の近傍に第２方向に延在するコンタクトプラグＣＴ２（図３参照）が形成されていない点で、前記実施の形態１の半導体装置と異なる。すなわち、平面視において、各マットＭＴの第２方向の両端の辺の外側には、マットＭＴ内のゲート電極９のゲート幅方向に沿うコンタクトプラグＣＴ２が第１方向に延在して形成されているが、各マットＭＴの第１方向の両端の辺の外側にはコンタクトプラグが形成されていない。つまり、マットＭＴの端部のｎチャネル型ＭＯＳＦＥＴＱｎのソース領域４ｓはコンタクトプラグＣＴ２と近接しているが、マットＭＴの端部のドレイン領域４ｄの近傍にはコンタクトプラグＣＴ２は配置されていない。
【０１１９】
図２４は、図２３のＣ−Ｃ線における断面図であり、図４と同様の位置の断面を示している。図２４に示す構造は図４に示す構造と同様であり、マットＭＴ（図２３参照）の一番端のｎチャネル型ＭＯＳＦＥＴＱｎはマットＭＴの第２方向の端に近い方にソース領域４ｓを有し、当該ソース領域４ｓはＢＯＸ膜３を貫通して支持基板２に接続されたコンタクトプラグＣＴ２と隣接している。
【０１２０】
つまり、マットＭＴ（図２３参照）の端部のソース領域４ｓと、マットＭＴの第２方向の端の辺に沿うコンタクトプラグＣＴ２との間にはドレイン領域もゲート電極も形成されていない。すなわち、活性領域（アクティブ領域）の第２方向の一番端にはドレイン領域４ｄではなくソース領域４ｓが形成されている。ただし、ここでは前記ソース領域４ｓと、前記ソース領域４ｓに隣接するコンタクトプラグＣＴ２とは同一の電位が供給されている。
【０１２１】
したがって、各マットＭＴは第１方向に延在するゲート電極９を有し、平面視において矩形の形状を有するマットＭＴの平行な２辺であって、前記ゲート電極９の延在方向に沿う２辺のそれぞれの近傍にのみ、前記ゲート電極９に沿って延在するコンタクトプラグＣＴ２が形成されている。なお、コンタクトプラグＣＴ２の長さは、前記実施の形態１と同様である。すなわち、第１方向において、コンタクトプラグＣＴ２の長さは、ソース領域４ｓの長さよりも長い。また、第１方向において、コンタクトプラグＣＴ２は、ソース領域４ｓの端部よりも長くなるように配置されている。少なくとも、ソース領域４ｓに形成されているコンタクトプラグＣＴ１よりも外側に延在するように配置されている。
【０１２２】
本実施の形態の半導体装置の特徴は、図２３に示すように、マットＭＴ内の端部のソース領域４ｓにはコンタクトプラグＣＴ２が隣接しているが、ドレイン領域４ｄにはコンタクトプラグＣＴ２が隣接していない点と、コンタクトプラグＣＴ２および当該コンタクトプラグＣＴ２に隣接するソース領域４ｓが同電位となっている点にある。
【０１２３】
ここでは、図２４に示すソース領域４ｓに接続された配線１９と、コンタクトプラグＣＴ２に接続された配線２０とを、図示していない領域で一体となっている配線とすることで、ソース領域４ｓおよびコンタクトプラグＣＴ２を電気的に接続して同電位としている。本実施の形態の半導体装置の製造方法は前記実施の形態１において説明した方法と同様であるが、前述したように、各マットＭＴ（図３参照）の第１方向の両端の辺の近傍には第２方向に延在するコンタクトプラグを形成しない。
【０１２４】
ＳＯＩ基板表面のＭＯＳＦＥＴに隣接させて、ＢＯＸ膜を貫通するコンタクトプラグを形成した装置において、当該コンタクトプラグと、当該コンタクトプラグに近接する当該ＭＯＳＦＥＴのソース領域またはドレイン領域とが異なる電位を有する場合、それらの間に容量が発生し、前記容量がノイズの発生の原因となる。このような容量に起因してノイズが発生した場合、前記ＭＯＳＦＥＴなどの素子に流れる電流にノイズが混じるなどして半導体装置が正常に動作しなくなる虞があり、半導体装置で処理する信号の信頼性の低下に繋がる。
【０１２５】
本実施の形態では、マットＭＴ（図３参照）の端部のソース領域４ｓと、当該ソース領域４ｓに隣接するコンタクトプラグＣＴ２とを同電位とすることにより、ソース領域４ｓとコンタクトプラグＣＴ２との間に容量が発生することを防いでいる。ｎチャネル型ＭＯＳＦＥＴＱｎのソース領域４ｓとコンタクトプラグＣＴ２との間に発生する容量はノイズの発生の原因となるため、前記容量の発生を防ぐことでノイズの発生を防ぎ、半導体装置で処理する信号の信頼性を向上させることができる。
【０１２６】
本実施の形態の半導体装置はマットＭＴの２辺のみに沿ってコンタクトプラグＣＴ２を形成しているが、このような構造であってもマットＭＴの外部に流れる高周波信号の影響によってマットＭＴ内のＭＯＳＦＥＴにノイズが発生することを防ぐ効果が得られる。したがって、本実施の形態ではコンタクトプラグＣＴ２とソース領域４ｓとの間に容量が発生することを防ぎ、かつ、前記実施の形態１と同様にコンタクトプラグＣＴ２をガードリングとして利用し、ノイズの発生を防いで半導体装置で処理する信号の信頼性を向上させることができる。
【０１２７】
ただし、この場合コンタクトプラグＣＴ２はソース領域４ｓと同電位となるため、コンタクトプラグＣＴ２およびドレイン領域４ｄが近接して配置されていると、コンタクトプラグＣＴ２とドレイン領域４ｄとの間に容量が発生する虞がある。このため、本実施の形態の半導体装置では図３に示すように、ドレイン領域４ｄの近傍にコンタクトプラグＣＴ２を配置されないようにするために、各マットＭＴの第１方向の両端の辺の近傍には第２方向に延在するコンタクトプラグを形成していない。これは、各マットＭＴの第１方向の両端にはドレイン領域４ｄもソース領域４ｓも存在しており、その近傍に第２方向に延在するコンタクトプラグを形成すると、当該コンタクトプラグとドレイン領域４ｄとが近接して形成され、当該コンタクトプラグとドレイン領域４ｄ間に容量が発生してしまうためである。
【０１２８】
図３に示すように、マットＭＴの第２方向の両端にドレイン領域４ｄではなくソース領域４ｓを配置していれば、その近傍に第１方向に延在するコンタクトプラグＣＴ２を形成した場合に、同電位のソース領域４ｓおよびコンタクトプラグＣＴ２の間に容量が発生することを防ぐことができる。
【０１２９】
なお、本実施の形態でも、図１８および図１９を用いて説明したようにコンタクトプラグＣＴ２の直下の支持基板２内に不純物を導入し、図２５に示すように、拡散層１２を形成することで、支持基板２の電位を制御し、支持基板２と半導体素子との間でのノイズの発生を防ぐことができる。図２５は本実施の形態の半導体装置の平面図であり、図１８と同様に、マットＭＴに隣接するコンタクトプラグＣＴ２の下部の支持基板（図示しない）に拡散層１２が形成されている構造を示している。ここでは拡散層１２の輪郭を破線で示している。
【０１３０】
次に、本実施の形態の半導体装置の変形例として、１方向に延在するコンタクトプラグＣＴ２を、マットＭＴの１辺の長さとほぼ同等の長さの１本の長い導体とするのではなく、複数のパターンに分割してマットＭＴの１辺に沿うよう断続的に並べて配置する場合について、図２６を用いて説明する。図２６は本実施の形態の半導体装置の平面図であり、複数のマットＭＴのそれぞれの平行な２辺に沿うように並部複数のコンタクトプラグＣＴ４を示している。
【０１３１】
図２６に示すコンタクトプラグＣＴ４は、図１８に示すコンタクトプラグＣＴ２と同様にｎチャネル型ＭＯＳＦＥＴＱｎのソース領域４ｓに隣接してＢＯＸ膜を貫通している導電体であるが、図１８に示すコンタクトプラグＣＴ２よりも各コンタクトプラグＣＴ４の第１方向における長さは短く形成されている。つまり、本実施の形態のコンタクトプラグＣＴ４は図１８に示すコンタクトプラグＣＴ２を複数に分割したものである。一つのコンタクトプラグＣＴ４の延在方向（第１方向）における長さは例えば５０μｍ程度であるものとする。
【０１３２】
図１８に示すコンタクトプラグＣＴ２のように、マットＭＴの１辺に沿って連続して延在するような長いパターンを形成する場合、そのパターンを形成する際に長く連続して延在するフォトレジスト膜をマスクとして形成する必要があるが、このような長い形状のフォトレジスト膜は倒壊する虞があるため、形成したいパターンを断続的に並べた細かいパターンとすることで、フォトレジスト膜の倒壊（レジスト倒れ）を防ぐ必要がある。
【０１３３】
また、コンタクトプラグＣＴ２はＷ（タングステン）などの金属により構成されており、１方向に長い形状を有するコンタクトプラグＣＴ２を形成しようとすると、コンタクトプラグＣＴ２を構成する金属に高い応力が発生するため、形成したいパターンを分割して複数に分けることで、応力の発生を防ぐ必要がある。
【０１３４】
これに対し、本実施の形態の半導体装置では、図２６に示すように、コンタクトプラグＣＴ４の延在する長さを短くすることで、コンタクトプラグＣＴ４を充填するコンタクトホールを形成する際に用いるレジストのレジスト倒れと、コンタクトプラグＣＴ４における応力発生とを防ぐことができる。
【０１３５】
なお、コンタクトプラグＣＴ４を形成した変形例においても、図１８および図１９を用いて説明した構造と同様に、コンタクトプラグＣＴ４の直下の支持基板内に不純物を導入し、図２７に示すように、拡散層１２を形成することで、支持基板の電位を制御し、支持基板と半導体素子との間でのノイズの発生を防ぐことができる。図２７は本実施の形態の半導体装置の変形例の平面図であり、拡散層１２の輪郭を破線で示している。
【０１３６】
また、図示は省略するが、図２６に示すようにコンタクトプラグを細分化して配置する構造は、前記実施の形態１の半導体装置に適用することも可能である。これにより、マットＭＴの周囲、すなわちマットＭＴの４辺の外側を、コンタクトプラグＣＴ２よりも延在長が短い複数のコンタクトプラグＣＴ４で囲むことで、コンタクトプラグ内の応力の発生およびレジスト倒れの発生を防ぐことができる。
【０１３７】
この場合、第１方向（ゲート電極９が延在する方向）において、コンタクトプラグＣＴ４の口径は、コンタクトプラグＣＴ２の口径よりは小さいが、コンタクトプラグＣＴ１の口径よりも大きい。また、図２６に示すマットＭＴの各辺に沿う４つのコンタクトプラグＣＴ４のうち、最外の２つのコンタクトプラグＣＴ４は、第１方向において、ソース領域４ｓの端部よりも外側に延在するように配置されており、また、少なくとも、ソース領域４ｓに形成されているコンタクトプラグＣＴ１よりも外側に延在するように配置されている。また、図２６ではマットＭＴの各辺に沿うコンタクトプラグＣＴ４を４つ示したが、これに限られず、２つ以上の複数のコンタクトプラグＣＴ４とすることもできる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
例えば、前記実施の形態１、２はスイッチ部においてｐチャネル型ＭＯＳＦＥＴを形成しても良く、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを混在させても良い。その場合、例えば図１に示す半導体チップＣＰ上において、スイッチ部ＳＷ１およびスイッチ部ＳＷ３のそれぞれの全体のＭＯＳＦＥＴをｐチャネル型ＭＯＳＦＥＴとし、スイッチ部ＳＷ２およびスイッチ部ＳＷ４のそれぞれの全体のＭＯＳＦＥＴをｎチャネル型ＭＯＳＦＥＴとし、それぞれのスイッチ部内にｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとが混在しない構造とすることが考えられる。
【産業上の利用可能性】
【０１４０】
本発明は、ＳＯＩ基板上に形成された半導体素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１４１】
１      素子分離領域
１ａ    絶縁膜
１ｂ    絶縁膜
１ｃ    溝
１ｄ    絶縁膜
１ｅ    絶縁膜
２      支持基板
３      ＢＯＸ膜
４      シリコン層
４ｄ    ドレイン領域
４ｓ    ソース領域
５      絶縁膜
５ａ    開口部
６      拡散層
７      エクステンション領域
８      ゲート絶縁膜
９      ゲート電極
９ａ    ゲート電極配線
９ｂ    接続部
１１    シリサイド層
１２    拡散層
１３    ｐ型ウエル
１４    サイドウォール
１５    層間絶縁膜
１６    層間絶縁膜
１９〜２１    配線
２２    酸化シリコン膜
２３    窒化シリコン膜
ＢＣ    負バイアス回路
ＣＨ１、ＣＨ２    コンタクトホール
ＣＰ    半導体チップ
ＣＴ１〜ＣＴ４    コンタクトプラグ
ＣＴａ    バリア導体膜
ＣＴｂ    主導体膜
Ｄ１    ＥＳＤ保護ダイオード
ＭＴ    マット
ＰＲ１、ＰＲ２    フォトレジスト膜
Ｑｎ    ｎチャネル型ＭＯＳＦＥＴ
ＳＢ    ＳＯＩ基板
ＳＷ１〜ＳＷ４    スイッチ部
Ｖ１    ビア
【図１】
2013110149.tif 000003
【図２】
2013110149.tif 000004
【図３】
2013110149.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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