(57)【要約】【課題】高電圧出力とデータ伝送の高速化とを両立することの出来るインクジェットヘッドの駆動回路及びインクジェットヘッドを提供する。【解決手段】Ｋ個（Ｋ≧２）の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路及びこの駆動回路を備えるインクジェットヘッドであって、駆動部は、複数の半導体チップが基材の上部に積層されて構成され、この駆動部への入力データに基づき、複数の半導体チップの各々において、半導体チップ毎にＫ個の電位の中から出力可能に設定されたＫ個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、生成された単位駆動電圧波形を更に組み合わせることで、駆動電圧波形を生成する。【選択図】図７
2013010227.tif 000002
【特許請求の範囲】
【請求項１】
Ｋ（Ｋ≧２）個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、
複数の半導体チップが基材の上部に積層されて構成され、
当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記Ｋ個の電位の中から出力可能に設定されたＫ個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、
生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成する
ことを特徴とするインクジェットヘッドの駆動回路。
【請求項２】
前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードＯＲすることにより生成される
ことを特徴とする請求項１に記載のインクジェットヘッドの駆動回路。
【請求項３】
前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なる
ことを特徴とする請求項１又は２に記載のインクジェットヘッドの駆動回路。
【請求項４】
前記複数の半導体チップにおいて、各々１つずつ相異なる前記出力可能電圧が設定されている
ことを特徴とする請求項３に記載のインクジェットヘッドの駆動回路。
【請求項５】
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低い
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項６】
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高い
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項７】
前記複数の半導体チップのうち、２段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、
前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されない
ことを特徴とする請求項３〜６の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項８】
前記複数の半導体チップの各々は、
前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否か、出力タイミング、及び、出力継続期間を設定する設定手段と、
当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、
前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられている
ことを特徴とする請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項９】
前記切替手段は、ＦＥＴを備え、
前記設定手段による設定に基づき当該ＦＥＴのゲート端子への印加電圧を変化させて前記ＦＥＴのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替える
ことを特徴とする請求項８に記載のインクジェットヘッドの駆動回路。
【請求項１０】
前記複数の半導体チップの各々において、
前記ＦＥＴのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記ＦＥＴのサブストレート電圧とからなるＦＥＴ駆動電圧が全て異なるように設定され、
前記ＦＥＴ駆動電圧は、当該ＦＥＴ駆動電圧が設定される前記半導体チップが２段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給される
ことを特徴とする請求項９に記載のインクジェットヘッドの駆動回路。
【請求項１１】
前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出する
ことを特徴とする請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路。
【請求項１２】
前記駆動部は、
前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、
当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成である
ことを特徴とする請求項１１に記載のインクジェットヘッドの駆動回路。
【請求項１３】
請求項１〜１２の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、インクジェットヘッドの駆動回路及びインクジェットヘッドに関する。
【背景技術】
【０００２】
従来、圧力室の壁面に設けられた圧電素子に電圧を印加して圧力室を変形させることで圧力室に連通するノズルからインクを吐出させて、印刷面に画像を形成するインクジェットヘッドを備えたインクジェットプリンターがある。
【０００３】
近年、インクジェットプリンターの性能が向上するのに伴って、インクジェットヘッドの精度を高める技術が求められている。そこで、インクジェットヘッドの精度を向上させる技術として、特許文献１には、複数の電圧印加パターンを設けることで階調再現性を高める技術が開示されている。また、特許文献２には、インクジェットヘッドの圧力室部分と駆動回路との間を３次元的に高さ方向に積層されたコネクターを用いて接続することでワイヤボンディングを不要とし、精度良く高集積化させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４００４８号公報
【特許文献２】特開２００６−２７９０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化する必要がある。また、表示画素数の増加に伴い、データの高速転送が要求される。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。このように、相反する要求により、従来のインクジェットヘッドを駆動する回路では、集積度を上げながら、同時にデータ伝送速度の高速化を図ることが困難であるという課題があった。
【０００６】
この発明の目的は、高電圧出力とデータ伝送の高速化とを両立することの出来るインクジェットヘッドの駆動回路、及び、この駆動回路を搭載したインクジェットヘッドを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記目的を達成するため、請求項１に記載の発明は、
Ｋ（Ｋ≧２）個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、
複数の半導体チップが基材の上部に積層されて構成され、
当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記Ｋ個の電位の中から出力可能に設定されたＫ個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、
生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成する
ことを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載のインクジェットヘッドの駆動回路において、
前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードＯＲすることにより生成される
ことを特徴としている。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なる
ことを特徴としている。
【００１０】
請求項４に記載の発明は、請求項３に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップにおいて、各々１つずつ相異なる前記出力可能電圧が設定されている
ことを特徴としている。
【００１１】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低い
ことを特徴としている。
【００１２】
請求項６に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高い
ことを特徴としている。
【００１３】
請求項７に記載の発明は、請求項３〜６の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップのうち、２段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、
前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されない
ことを特徴としている。
【００１４】
請求項８に記載の発明は、請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々は、
前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否かを設定し、出力タイミングを設定し、出力継続期間を設定する設定手段と、
当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、
前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられている
ことを特徴としている。
【００１５】
請求項９に記載の発明は、請求項８に記載のインクジェットヘッドの駆動回路において、
前記切替手段は、ＦＥＴを備え、
前記設定手段による設定に基づき当該ＦＥＴのゲート端子への印加電圧を変化させて前記ＦＥＴのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替える
ことを特徴としている。
【００１６】
請求項１０に記載の発明は、請求項９に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、
前記ＦＥＴのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記ＦＥＴのサブストレート電圧とからなるＦＥＴ駆動電圧が全て異なるように設定され、
前記ＦＥＴ駆動電圧は、当該ＦＥＴ駆動電圧が設定される前記半導体チップが２段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給される
ことを特徴としている。
【００１７】
請求項１１に記載の発明は、請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出する
ことを特徴としている。
【００１８】
請求項１２に記載の発明は、請求項１１に記載のインクジェットヘッドの駆動回路において、
前記駆動部は、
前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、
当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成である
ことを特徴としている。
【００１９】
請求項１３に記載の発明は、
請求項１〜１２の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッドである。
【発明の効果】
【００２０】
本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態のインクジェットヘッドの内部構成の配置を示す断面図である。
【図２】インクジェットヘッドにおける信号の流れを説明する図である。
【図３】インクジェットヘッドにおける信号の流れを説明する図である。
【図４】駆動回路の内部構成を説明するブロック図である。
【図５】第１実施形態の駆動回路を側面から見た模式図である。
【図６】第１実施形態の駆動回路におけるＩＣチップの内部構成の配置を示す平面図である。
【図７】第１実施形態の駆動回路における駆動電圧波形の生成回路を説明する図である。
【図８】第１実施形態の駆動回路から出力される駆動電圧波形を示す図である。
【図９】第２実施形態の駆動回路の構成を説明するブロック図である。
【図１０】第２実施形態の駆動回路におけるＩＣチップの内部構成の配置を示す平面図である。
【図１１】第３実施形態の駆動回路における駆動電圧波形の生成回路を説明する図である。
【図１２】第３実施形態の駆動回路から出力される駆動電圧波形の例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２３】
［第１実施形態］
図１は、本発明の第１実施形態のインクジェットヘッド１の内部構成の配置を示す断面図である。
【００２４】
インクジェットヘッド１は、ヘッド基板１０と配線基板２０とが接着樹脂層３０によって接着されたインク吐出部１００と、インク吐出部１００からインク滴を吐出させるための駆動を行う駆動回路２００とを備えている。また、インク吐出部１００の上部には、インクを内部に貯留するインク室４０が設けられている。配線基板２０には、ＦＰＣ（フレキシブルプリント回路基板、基材）５０が設けられ、駆動回路２００は、このＦＰＣ５０上に設けられている。
【００２５】
インク吐出部１００には、インクの流路として、配線基板２０を貫通してインク室４０内のインクを下方へ搬送する孔部２１と、孔部２１と連通されてインクが供給される圧力室１２と、圧力室１２の下面と連通されて当該圧力室１２内のインクをインク滴として吐出するノズル１１と、が備えられている。また、インクジェットヘッド１は、インク吐出動作を行わせる構成として、圧力室１２の上面を覆う振動板１３と、振動板１３の上部に配設された負荷としての圧電素子１６と、圧電素子１６の下面に位置する共通電極１４と、圧電素子１６の上面に位置する個別電極１５と、個別電極１５を配線基板２０の側と接続するバンプ１７、２２と、配線基板２０におけるＦＰＣ５０からバンプ２２までの信号経路である上部配線２５、金属端子２４、及び、下部配線２３とを備えている。
これらの圧力室１２、振動板１３、共通電極１４、個別電極１５、圧電素子１６、バンプ１７、２２、下部配線２３、金属端子２４、上部配線２５、及び、孔部２１は、一のノズル１１に対して各々設けられて、一組のノズル機構を構成している。
【００２６】
圧力室１２は、上面が振動板１３に覆われ、且つ、下面がノズル１１と連接される。圧力室１２は、振動板１３の振動に応じて内部に貯留するインクに圧力を付与して、インクをノズル１１へと押し出す。振動板１３は、圧電素子１６（電極１４）と圧力室１２との間に配設され、圧力室１２の上面に接合されている。この振動板１３は、圧電素子１６の変形に応じて振動し、圧力室１２内の圧力を変化させる。
圧電素子１６は、例えば、ＰＺＴ（チタン酸ジルコン酸鉛、ピエゾ）である。圧電素子１６は、上下を共通電極１４及び個別電極１５に挟まれて設けられ、共通電極１４と個別電極１５との間の電位差に応じて変形して振動板１３を振動させることで圧力室１２内の圧力を変化させるアクチュエータである。
個別電極１５から駆動回路２００までの間には、各々回路が設けられている。駆動回路２００から出力された駆動電圧波形は、個別電極１５のそれぞれに供給される。一方、共通電極１４は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド１では、共通電位として接地電位ＶＨ０が印加されている。
【００２７】
ノズル１１は、圧力室１２から押し出されたインクを各々インク滴として吐出させる。この実施形態のインクジェットヘッド１では、２５６個配列されたノズル機構の列が４列に配置されて合計１０２４個設けられている。この第１ノズル列〜第４ノズル列１１０ａ〜１１０ｄは、各々ノズル列方向に３００ｄｐｉ（dot per inch）の解像度でノズルが配置されている。４列のノズル列１１０ａ〜１１ｄは、それぞれの間隔を埋めるように配置されて、インクジェットヘッド１は、全体として１２００ｄｐｉの解像度で出力が可能となっている。即ち、本実施形態のインクジェットヘッド１におけるノズルピッチは、２１．２μｍである。また、１０２４本の各ノズルに対する１ビット画像データを直列に入力して５０ｋＨｚの吐出周波数でインクを吐出させる場合には、約５０ＭＨｚでのデータ入力が必要になる。
なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド１を配置することができる。
【００２８】
図２、及び、図３は、インクジェットヘッドにおける信号経路を説明する図である。
【００２９】
図２に示すように、インク吐出部１００のノズル列１１０ａ〜１１０ｄに対応して、駆動回路２００には、４個の駆動部２１０ａ〜２１０ｄが各々設けられている。
これらの４個の駆動部２１０ａ〜２１０ｄへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列１１０ａ〜１１０ｄの各ノズル機構の圧電素子１６に供給されて、ノズル１１からインクを吐出させる。
【００３０】
駆動部２１０ａ〜２１０ｄの各々は、それぞれ複数枚の駆動ＩＣ（Integrated Circuit）がカスケード接続されて形成されている。図３に示すように、ここでは、２枚の駆動ＩＣ２１１、２１２がカスケード接続された構成を示している。第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２は、各々１２８本のノズルに対する１２８個の駆動電圧波形を生成して出力する。即ち、駆動ＩＣ２１１からは、１２８個のノズル機構各々における圧力室１２の壁面に設けられた圧電素子１６に対して供給する１２８個の駆動電圧波形出力ｏｕｔ１〜ｏｕｔ１２８が得られ、駆動ＩＣ２１２からは、他の１２８個のノズル機構各々における圧力室１２の壁面に設けられた圧電素子１６に対して供給する１２８個の駆動電圧波形出力ｏｕｔ１２９〜ｏｕｔ２５６が得られる。即ち、駆動部２１０ａ〜２１０ｄにより、合計４列１０２４個のノズル機構において、各々圧力室１２の壁面に設けられた圧電素子１６に対して１０２４個の駆動電圧波形が出力される。
【００３１】
なお、各ノズル列１１０ａ〜１１０ｄによるデータ転送のタイミングや、各ノズル列１１０ａ〜１１０ｄにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。
【００３２】
次に、駆動回路の内部構成について説明する。
図４は、駆動回路の内部構成を説明する図である。
ここで、駆動回路２００における各駆動部２１０ａ〜２１０ｄの構成は同一であり、また、カスケード接続された駆動ＩＣの構成も同一であるので、以下では、駆動部２１０ａの第１の駆動ＩＣ２１１について説明する。
【００３３】
本実施形態における第１の駆動ＩＣ２１１は、シフトレジスター２２１（記憶手段）と、ラッチ回路２２２と、波形選択部（グレイスケールコントローラー）２２３と、バッファーアンプ２３１と、を備えている。シフトレジスター２２１、ラッチ回路２２２、及び、波形選択部２２３により、論理演算を行うロジック部２２０が構成されている。また、バッファーアンプ２３１は、ロジック部２２０の出力信号に基づくアナログデータを生成するアナログ部２３０に含まれる。
【００３４】
これらの構成要素を含むこの第１の駆動ＩＣ２１１は、複数のＩＣチップ（半導体チップ）上に分割されて形成されている。この第１の駆動ＩＣ２１１は、複数のＩＣチップ上に、それぞれ、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３と、バッファーアンプ２３１などを１組ずつ備えている。
インクジェットヘッド１の外部、例えば、インクジェットプリンターの制御回路から送られる画像データＳｉｎ０〜Ｓｉｎ２は、１画素当たり３ビットのデータについてのそれぞれ１〜３ビット目のデータである。この画像データＳｉｎ０〜Ｓｉｎ２は、転送クロック信号ＤＣＬＫに同期してそれぞれ異なる３個のＩＣチップ上のシフトレジスター２２１に入力される。画像データＳｉｎ０〜Ｓｉｎ２は、それぞれのシフトレジスター２２１に２５６個ずつ入力されて、入力された順番に１２８個ずつ記憶される。入力データが１２８個を超えると、先に入力されたデータが順番に出力データＳｏｕｔ０〜Ｓｏｕｔ２として出力されて、カスケード接続された第２の駆動ＩＣ２１２における異なる３個のＩＣチップにそれぞれ続けて入力されていく。そして、２枚の駆動ＩＣ２１１、２１２にそれぞれ１２８ビットずつのデータが記憶されると、これらの記憶されたデータは、各ＩＣチップ上のラッチ回路２２２にパラレルデータとして一括して出力される。従って、シフトレジスター２２１に３ビットデータが２５６個ずつ入力された後に、合計７６８ビットのデータが並列にラッチ回路２２２に出力されることとなる。
【００３５】
ラッチ回路２２２は、シフトレジスター２２１から出力されたパラレルデータをラッチ信号ＬＡＴにより指定されたタイミングまで保持し、当該タイミングに同期して一斉に出力する。
【００３６】
波形選択部２２３は、ラッチ回路２２２から入力された画像データ信号に基づいて所望の駆動電圧波形を生成するための選択信号を同期クロック信号ＧＳＣＬＫに同期してバッファーアンプ２３１へ出力する。各ＩＣチップにおいて波形選択部２２３は、１個の単位駆動電圧波形を生成するための２個の選択信号を２本の出力バスから並列に出力する。即ち、各ビットデータの波形選択部２２３には、それぞれ１２８組２５６本の出力バスが設けられている。
【００３７】
波形選択部２２３における１ビット当たり２本の出力バスは、各々バッファーアンプ２３１の入力バスに接続されて、バッファーアンプ２３１に選択信号が入力される。また、各ＩＣチップに入力される１ビットデータに対するバッファーアンプ２３１には、それぞれ電源電圧ＶＨ１、ＶＨ２、ＶＨ３が１つずつ入力される。バッファーアンプ２３１は、それぞれ、これらの選択信号及び電源電圧（出力可能電圧）に基づいて１２８個の単位駆動電圧波形を生成し、それから、各ビットデータに対応する３個の単位駆動電圧波形を合成して生成された駆動電圧波形をノズル列１１０ａの各ノズル機構における圧電素子１６に出力する。
【００３８】
次に、駆動回路の内部構成の配置について説明する。
【００３９】
図５は、ＦＰＣ上に配置された駆動回路を側面から見た構造を示す模式図である。また、図６は、駆動回路を構成するＩＣチップの平面図である。ここで、図６（ａ）は、ＩＣチップの下面を上面側から透視して見た図であり、図６（ｂ）は、ＩＣチップの上面を上側から見た平面図である。
【００４０】
図５に示すように、本実施形態の駆動回路２００において、３ビット画像データの各ビットに対応する３枚のＩＣチップ２１１ａ〜２１１ｃがＦＰＣ５０上に積層配置されている。この第１実施形態の駆動回路２００では、ＦＰＣ５０の上部に１ビット目のデータＳｉｎ０に対応する第１ＩＣチップ２１１ａが配置され、第１ＩＣチップ２１１ａの上部に２ビット目のデータＳｉｎ１に対応する第２ＩＣチップ２１１ｂが配置され、そして、第２ＩＣチップ２１１ｂの上部に３ビット目のデータＳｉｎ２に対応する第３ＩＣチップ２１１ｃが配置される。積層されたＦＰＣ５０、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂ、及び、第３ＩＣチップ２１１ｃのそれぞれの間には、後に詳述するようにバンプが設けられることで、ＦＰＣ５０、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂ、及び、第３ＩＣチップ２１１ｃ上の対向する面に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。
【００４１】
ＦＰＣ５０上に設けられた４個の電源パッド２１０１ａ〜２１０１ｄには、それぞれ、電圧ＶＨ０〜ＶＨ３が供給されている。これらの電源パッド２１０１ａ〜２１０１ｄは、４箇所のバンプ２１７１を介して第１ＩＣチップ２１１ａの下面に設けられた４個の電源パッド２１１１ａ〜２１１１ｄと接続されることで、電圧ＶＨ０〜ＶＨ３が第１ＩＣチップ２１１ａに供給される。
【００４２】
第１ＩＣチップ２１１ａの下面には、図５、図６（ａ）に示すように、ＦＰＣ５０のパッド２１０１からバンプ２１７１を介して供給された電力を受け取る電源パッド２１１１と、電源パッド２１１１に接続され、第１ＩＣチップ２１１ａを貫通して電力を第１ＩＣチップ２１１ａの上面へ送る金属端子２１１２と、ＦＰＣ５０から送信される信号を受ける信号パッド２１１３と、信号パッド２１１３の各々に接続され、第１ＩＣチップ２１１ａを貫通して信号を第１ＩＣチップ２１１ａの上面へ送る金属端子２１１４と、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３と、波形選択部２２３が出力した選択信号に基づいて電圧ＶＨ１に係る単位駆動電圧波形を出力するアナログ部２３０と、駆動電圧パッド２１１７に接続され、第１ＩＣチップ２１１ａの上面から送られた単位駆動電圧波形とアナログ部２３０から出力された単位駆動電圧波形とを合成して駆動電圧波形を生成し、駆動電圧パッド２１１７に送る金属端子２１１８と、金属端子２１１８から受け取った駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１１７などが設けられている。金属端子２１１２、２１１４、２１１８は、例えば、ＴＳＶ（Through Silicon Via）である。
なお、後述するように、金属端子２１１８に入力されるアナログ部２３０の出力と、上面の駆動電圧パッド２１２７から送られた単位駆動電圧波形とが同時に接地電圧ＶＨ０以外の値をとることはない。
【００４３】
ここで、本実施形態の第１ＩＣチップ２１１ａにおいて電圧ＶＨ１を供給する電源パッド２１１１ｂには、金属端子２１１２が接続されていない。従って、第１ＩＣチップ２１１ａに供給された電圧ＶＨ１は、第１ＩＣチップ２１１ａより上部の第２ＩＣチップ２１１ｂ及び第３ＩＣチップ２１１ｃには供給されない。また、電源パッド２１１１ｃに供給された電圧ＶＨ２は、金属端子２１１２を介して一つ上方にずれた電源パッド２１２１ｂに送られる。また、電源パッド２１１１ｄに供給された電圧ＶＨ３は、金属端子２１１２を介して電源パッド２１２１ｃ、２１２１ｄの両者に供給される。電源パッド２１１１ａに供給された電圧ＶＨ０は、金属端子２１１２を介してそのまま第１ＩＣチップ２１１ａ上面の電源パッド２１２１ａに供給されている。
【００４４】
信号パッド２１１３がＦＰＣ５０から受け取る信号には、画像データＳｉｎ０〜Ｓｉｎ２、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。複数の信号パッド２１１３のうち、例えば、左側３個の信号パッド２１１３ａ〜２１１３ｃには、順番に画像データＳｉｎ０〜Ｓｉｎ２が１ビットずつ入力される。そして、第１ＩＣチップ２１１ａの下面では、最左端の信号パッド２１１３ａから画像データＳｉｎ０がシフトレジスター２２１へ入力される。
【００４５】
ここで、信号パッド２１１３ａは、金属端子２１１４に接続されておらず、従って、１ビット目の画像データＳｉｎ０は、第１ＩＣチップ２１１ａの上面には送られない。一方、金属端子２１１４ｂ、２１１４ｃに各々接続されて第１ＩＣチップ２１１ａの上面に送られた信号パッド２１１３ｂ、２１１３ｃの２、３ビット目画像データＳｉｎ１、Ｓｉｎ２は、第１ＩＣチップ２１１ａの上面においてそれぞれ１個左の信号パッド２１２３ａ、２１２３ｂに送られる。第１ＩＣチップ２１１ａの上面において、画像データを送るパッドがずれた結果、データがなくなる信号パッド２１２３ｃには、接地電圧ＶＨ０が供給される。
また、シフトレジスター２２１から出力された画像データＳｏｕｔ０〜Ｓｏｕｔ２は、出力用の信号パッド２１１３からＦＰＣ５０へ送られて、カスケード接続された他のＩＣチップへと出力される。
【００４６】
信号パッド２１１３によりＦＰＣ５０から受け取ったその他のクロック信号や制御信号は、シフトレジスター２２１、ラッチ回路２２２、波形選択部２２３、及び、アナログ部２３０に入力されて、各部の動作制御や演算処理に用いられる。そして、アナログ部２３０において生成された１２８個のノズル機構における各圧電素子１６に対応する単位駆動電圧波形データは、それぞれ金属端子２１１８において駆動電圧波形に合成され、更に、駆動電圧パッド２１１７に送られて、バンプ２１７７、駆動電圧パッド２１０７を介してＦＰＣ５０へと出力される。
【００４７】
一方、図６（ｂ）に示すように、第１ＩＣチップ２１１ａの上面には、下面から貫通して設けられている金属端子２１１２、２１１４、２１１８と、これらの金属端子２１１２、２１１４、２１１８に各々接続された電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７などが配置されている。
【００４８】
図５に示されているように、第１ＩＣチップ２１１ａの上面に設けられた電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７の上部には、各々バンプ２１８１、２１８３、２１８７が設けられ、電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７は、これらのバンプを介して第１ＩＣチップ２１１ａの上部に配置された第２ＩＣチップ２１１ｂの下面に設けられている各電源パッド２１３１ａ〜２１３１ｄ、信号パッド２１３３、及び、駆動電圧パッド２１３７に接続されている。
【００４９】
第２ＩＣチップ２１１ｂの上下面、及び、第３ＩＣチップ２１１ｃの下面における各構成要素の配置は、上述の第１ＩＣチップ２１１ａにおける配置と同一であるので、説明を省略する。
上述のように、第２ＩＣチップ２１１ｂの下面において、電源パッド２１３１ａには電圧ＶＨ０が入力され、電源パッド２１３１ｂには電圧ＶＨ２が入力され、そして、電源パッド２１３１ｃ、２１３１ｄには、それぞれ電圧ＶＨ３が入力される。そして、第１ＩＣチップ２１１ａと同様の配線により、第２ＩＣチップ２１１ｂの上面、及び、第３ＩＣチップ２１１ｃの下面には電圧ＶＨ２が送られず、電源パッド２１４１ｂ〜２１４１ｄ、及び、電源パッド２１４１ｂ〜２１４１ｄにバンプ２１９１を介して接続された電源パッド２１５１ｂ〜２１５１ｄには、何れも電圧ＶＨ３が入力される。
なお、これら電源パッド２１１１、２１２１、２１３１、２１４１、２１５１、及び、金属端子２１１２、２１３２は、各駆動ＩＣが必要とする電力に応じて複数箇所に設けることが可能である。
【００５０】
また、第２ＩＣチップ２１１ｂの下面において、信号パッド２１３３の最左端から画像データＳｉｎ１がシフトレジスター２２１に入力されるとともに、第２ＩＣチップ２１１ｂの上面において、画像データＳｉｎ２が信号パッド２１４３の最左端に移動して送られる。そして、第３ＩＣチップ２１１ｃの下面において、バンプ２１９３を介して入力された画像データＳｉｎ２が信号パッド２１５３の最左端からシフトレジスター２２１に入力される。
このように、積層するＩＣチップにおける構成要素の配置を同一のものに揃えることで、製造工程を簡素化してコストを低減することが可能となる。
【００５１】
一方、第３ＩＣチップ２１１ｃの下面においてアナログ部２３０から出力された単位駆動電圧波形の信号は、駆動電圧パッド２１５７に送られ、バンプ２１９７を介して第２ＩＣチップ２１１ｂ上面の駆動電圧パッド２１４７から金属端子２１３８に送られる。金属端子２１３８では、この単位駆動電圧波形の信号が第２ＩＣチップ２１１ｂの下面のアナログ部２３０から出力された単位駆動電圧波形の信号と合成される。金属端子２１３８において合成された駆動電圧波形の信号は、駆動電圧パッド２１３７からバンプ２１８７を介して更に第１ＩＣチップ２１１ａの駆動電圧パッド２１２７、そして、金属端子２１１８に送られる。金属端子２１１８では、この合成された駆動電圧波形信号は、第１ＩＣチップ２１１ａの下面のアナログ部２３０から出力された単位駆動電圧波形の信号と更に合成される。この金属端子２１１８における合成された駆動電圧波形の信号は、駆動電圧パッド２１１７からバンプ２１７７を介してＦＰＣ５０の駆動電圧パッド２１０７に送られ、それから、各ノズル機構の圧電素子１６に出力される。このように、３枚のＩＣチップ２１１ａ〜２１１ｃのアナログ部２３０からそれぞれ出力された単位駆動電圧波形は、全て合成されてＦＰＣ５０へ出力される。
【００５２】
このような構成により、第１ＩＣチップ２１１ａでは、画像データＳｉｎ０に基づいて電圧ＶＨ１による単位駆動電圧波形が生成され、電圧ＶＨ２、ＶＨ３による駆動電圧波形と合成されて出力される。また、第２ＩＣチップ２１１ｂでは、画像データＳｉｎ１に基づいて電圧ＶＨ２による単位駆動電圧波形が生成され、電圧ＶＨ３による単位駆動電圧波形と合成されて出力される。また、第３ＩＣチップ２１１ｃでは、画像データＳｉｎ２に基づいて電圧ＶＨ３による単位駆動電圧波形が生成されて出力される。
【００５３】
次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。
【００５４】
図７は、駆動回路において、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部２２０の波形選択部２２３及びアナログ部２３０のバッファーアンプ２３１において、１個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。
【００５５】
本実施形態の駆動回路において１個の圧電素子１６に対する駆動電圧波形を生成する生成回路は、各ＩＣチップ２１１ａ〜２１１ｃ上に１個ずつ合計３個設けられている。これら３個の生成回路２３１０ａ〜２３１０ｃに対し、各ＩＣチップ２１１ａ〜２１１ｃにおいてシフトレジスター２２１に入力された３ビット画像データの各ビットデータＳｉｎ０〜Ｓｉｎ２がそれぞれ入力される。
【００５６】
生成回路２３１０ａ〜２３１０ｃは、波形選択部２２３における選択信号の生成手段として、それぞれ、論理演算部２２３１と、セレクター２２３２とを備える。本実施形態の波形選択部２２３は、論理演算部２２３１において画像データの値を波形パターンに変換するための駆動波形パターンデータを設定し、当該駆動波形パターンデータに基づいてセレクター２２３２で単位駆動電圧波形１個当たり２本の選択信号を生成して、同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０に出力する構成となっている。本実施形態の波形選択部２２３では、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃからそれぞれ出力される３個の単位駆動電圧波形に対し、合計６個の選択信号が生成される。
【００５７】
生成回路２３１０ａの論理演算部２２３１では、ラッチ回路２２２から入力されたｎ番目の圧電素子１６に対応する１ビット目の画像データＳｉｎ０に基づき、電圧ＶＨ１の単位駆動電圧波形出力に対応する１個の駆動波形パターンデータが設定され、セレクター２２３２に出力される。同様に、生成回路２３１０ｂの論理演算部２２３１、及び、生成回路２３１０ｃの論理演算部２２３１には、２ビット目、３ビット目の画像データＳｉｎ１、Ｓｉｎ２がそれぞれラッチ回路２２２から入力され、ｎ番目の圧電素子１６への電圧ＶＨ２、ＶＨ３の単位駆動電圧波形出力に対応する駆動波形パターンデータがそれぞれ設定されて、セレクター２２３２に出力される。
【００５８】
また、生成回路２３１０ａ〜２３１０ｃにおいて、セレクター２２３２には、それぞれ、２種類の駆動信号が同期クロック信号ＧＳＣＬＫと同期して入力される。ローレベルを規定する駆動信号ＰＬＳＴＩＭ０は、生成回路２３１０ａ〜２３１０ｃのセレクター２２３２に共通に入力される。他方、ハイレベルの期間を規定する３個の異なる駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３は、生成回路２３１０ａ〜２３１０ｃのセレクター２２３２にそれぞれ１つずつ入力される。即ち、生成回路２３１０ａのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ１が入力され、生成回路２３１０ｂのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ２が入力され、生成回路２３１０ｃのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ３が入力される。
【００５９】
セレクター２２３２に入力されるこれら３種類の駆動信号及び駆動波形パターンデータに基づいて、２本の選択信号が生成されて出力される。２本の選択信号には、それぞれ、駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３か、又は、駆動信号ＰＬＳＴＩＭ０のいずれかが出力される。本実施形態の生成回路２３１０ａ〜２３１０ｃにおいて設定される駆動波形パターンデータは、論理演算部２２３１へ入力される１ビット画像データの信号レベルがハイレベル「１」であるかローレベル「０」であるかにより、セレクター２２３２においてこれらの駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ３の出力先を定める。
【００６０】
一方、生成回路２３１０ａ〜２３１０ｃには、バッファーアンプ２３１において選択信号に基づき単位駆動電圧波形を生成して出力するための構成として、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、インバーターＩ２と、レベルシフターＬ１、Ｌ２とが含まれている。
【００６１】
生成回路２３１０ｃには、出力可能電圧として第３の電源から電圧ＶＨ３（例えば、３０Ｖ）が入力される。生成回路２３１０ｂには、第３の電源から電圧ＶＨ３が入力され、出力可能電圧として第２の電源から電圧ＶＨ３より低い電圧ＶＨ２（例えば、２５Ｖ）が入力される。生成回路２３１０ａには、第２の電源から電圧ＶＨ２が入力され、出力可能電圧として第１の電源から電圧ＶＨ２より低い電圧ＶＨ１（例えば、２０Ｖ）が入力される。また、生成回路２３１０ａ〜２３１０ｃには、いずれも所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。生成回路２３１０ａ〜２３１０ｃは、これらの入力電圧（ＦＥＴ駆動電圧）を用いて各々単位駆動電圧波形を生成する。
なお、生成回路２３１０ｃにおいて、レベルシフターＬ１、Ｌ２に供給される電源の入力及び配線と、第２のトランジスターＴＲ２に供給される電源の入力及び配線とを別個に形成し、電源パッド２１５１ｃ、２１５１ｂからそれぞれ電圧ＶＨ３を供給することにより、生成回路２３１０ｃの内部構成の配置が生成回路２３１０ａ、２３１０ｂと同一になるようにしても良い。
【００６２】
第１のトランジスターＴＲ１は、ソース端子が接地されたＰ型ＦＥＴ（電界効果トランジスター）である。第１のトランジスターＴＲ１のゲート端子には、選択信号のうちの一本がレベルシフターＬ１を介して入力される。
この選択信号がローレベルの場合には、第１のトランジスターＴＲ１がオンとなって接地電圧ＶＨ０が出力される。選択信号がハイレベルの場合には、このハイレベル信号の電圧がレベルシフターＬ１によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から接地電圧ＶＨ０が出力されない。
【００６３】
第２のトランジスターＴＲ２は、ドレイン端子に入力電圧ＶＨ１〜ＶＨ３の電源が接続されたＰ型ＦＥＴである。また、第２のトランジスターＴＲ２のゲート端子には、第１のトランジスターＴＲ１に入力されたものとは異なる方の選択信号がインバーターＩ２及びレベルシフターＬ２を介して入力される。インバーターＩ２は、この選択信号がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。この場合には、第２のトランジスターＴＲ２がオンとなって入力電圧が出力される。選択信号がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から入力電圧が出力されない。
これら第１のトランジスターＴＲ１、及び、第２のトランジスターＴＲ２により切替手段が構成される。
【００６４】
ここで、第１のトランジスターＴＲ１及び第２のトランジスターＴＲ２のサブストレート電圧は、電圧ＶＨ３のみが供給される第３ＩＣチップ２１１ｃでは、ドレイン端子へ印加される電圧ＶＨ３（例えば、３０Ｖ）と等しく設定される。一方、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂにおいては、ドレイン端子へ印加される電圧ＶＨ２（２５Ｖ）、ＶＨ１（２０Ｖ）よりサブストレート電圧を高く設定することができる（それぞれ、電圧ＶＨ３（３０Ｖ）、ＶＨ２（２５Ｖ））。しかしながら、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂのように異なる２種類の電圧が供給されている場合であっても、例えば、電圧ＶＨ３と電圧ＶＨ２との間の電圧差が大きいような場合には、性質が劣化するので、同一電圧に設定しても良い。
【００６５】
本実施形態の生成回路２３１０ａ〜２３１０ｃでは、第２のトランジスターＴＲ２のソース‐ドレイン間が導通して、第２のトランジスターＴＲ２のソースに入力されている電圧ＶＨ１〜ＶＨ３が出力されている期間には、第１のトランジスターＴＲ１のゲートには、レベルシフターＬ１によりハイレベルに昇圧された信号が入力されてＴＲ１のソース‐ドレイン間の導通がオフとなり、接地電圧ＶＨ０は、出力されない。
【００６６】
また、セレクター２２３２から駆動信号ＰＬＳＴＩＭ０がインバーターＩ２に出力される場合には、ハイレベル電圧が第２のトランジスターＴＲ２のゲート端子に印加されて、第２のトランジスターＴＲ２のソースに印加されている電圧ＶＨ１〜ＶＨ３は出力されない。反対に、第１のトランジスターＴＲ１のゲート端子には、ローレベル電圧が印加されて、接地電圧ＶＨ０が出力される。
【００６７】
第３ＩＣチップ２１１ｃから出力された単位駆動電圧波形は、駆動電圧パッド２１５７から第２ＩＣチップ２１１ｂに送られ、第２ＩＣチップ２１１ｂの金属端子２１３８で第２ＩＣチップ２１１ｂから出力された単位駆動電圧波形と合成される。また、この合成された駆動電圧波形は、駆動電圧パッド２１３７から第１ＩＣチップ２１１ａに送られ、第１ＩＣチップ２１１ａの金属端子２１１８で第１ＩＣチップ２１１ａから出力された単位駆動電圧波形と合成される。そして、生成された駆動電圧波形出力Ｏｕｔｎは、駆動電圧パッド２１１７からＦＰＣ５０に送られ、ｎ番目のノズル機構における圧電素子１６へと供給されることとなる。
【００６８】
ここで、各生成回路２３１０ａ〜２３１０ｃからの単位駆動電圧波形がワイヤードＯＲにより合成されることにより駆動電圧波形が生成されることから、動作の安定上、本実施形態の生成回路２３１０ａ〜２３１０ｃにおける各セレクター２２３２から同時に複数のハイレベルが出力されることは禁止されている。従って、本実施形態の駆動回路に入力される駆動信号ＰＬＳＴＩＭ１、ＰＬＳＴＩＭ２、及び、駆動信号ＰＬＳＴＩＭ３がハイレベルになる期間は、全て異なっている。
この条件を満たす範囲において、駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３の波形は、インク吐出の制御方法により適宜設定することができる。
なお、本実施形態では、２本の選択信号を独立に出力したが、一般に、共通電圧及びＫ個の入力駆動信号に対し、Ｋ本の選択信号を出力すれば足りるので、例えば、１本の選択信号をインバーターＩ２に出力し、レベルシフターＬ２の出力を入力電圧及び接地電圧に接続されたＣＭＯＳに出力することとしても良い。
【００６９】
図８は、駆動回路２００から出力される５種類の駆動電圧波形を示す図である。
【００７０】
本実施形態では、図８（ａ）に示すように、駆動信号ＰＬＳＴＩＭ３のハイレベル期間に電圧ＶＨ３が印加された駆動電圧波形は、インクの乾燥防止用に用いられる波形である。また、図８（ｂ）、（ｃ）に示した駆動信号ＰＬＳＴＩＭ２、ＰＬＳＴＩＭ１のハイレベル期間に電圧ＶＨ２、ＶＨ１がそれぞれ印加された駆動電圧波形は、それぞれ、中液滴吐出波形、小液滴吐出波形を表す。図８（ｄ）に示すように、１つの駆動電圧波形（大液滴吐出波形）は、駆動信号ＰＬＳＴＩＭ１のハイレベル期間に電圧ＶＨ１を印加したものと、駆動信号ＰＬＳＴＩＭ２のハイレベル期間に電圧ＶＨ２を印加したものとを組み合わせたものである。また、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃの各セレクター２２３２から全てローレベル信号が出力される場合には、図８（ｅ）に示すように、非吐出波形として、駆動信号ＰＬＳＴＩＭ０に基づき接地電圧ＶＨ０が出力される。
【００７１】
上記のように、第１実施形態のインクジェットヘッド１によれば、駆動回路２００を複数のＩＣチップ２１１ａ〜２１１ｃに分割してＦＰＣ５０上に積層し、それぞれのＩＣチップ２１１ａ〜２１１ｃに対して異なる電圧ＶＨ１〜ＶＨ３を供給する。そして、入力される１画素当たり３ビットで表された画像データを各ビットデータに分割して、それぞれのＩＣチップ２１１ａ〜２１１ｃに入力させ、各駆動電圧ＶＨ１〜ＶＨ３に係る単位駆動電圧波形を個別に生成する。それから、これらの単位駆動電圧波形をワイヤードＯＲによって合成することによって、駆動電圧波形を生成する。このように、複数ビットのデータを並列に処理することで、データ入力速度を高速化し、インクの吐出周波数を高く設定することが出来る。
【００７２】
また、供給電圧毎に異なるＩＣチップ上に回路を形成することで、電圧が高くなるに従って配線幅を太くすることが容易に可能となるので、容易に適切な配線幅に調整することが出来、従って、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃのサイズを好適に調整可能であると共に、信号入力に対する応答性を高めて精度を向上させることが出来る。
【００７３】
また、複数のＩＣチップ２１１ａ〜２１１ｃを積層させることで、回路設計が複雑化せずに、容易に複数電圧に対する電圧波形のワイヤードＯＲを取得して、複数チャンネル分のノズル機構の圧電素子１６に対する駆動電圧波形を得ることができる。
【００７４】
また、駆動電圧レベル毎に同一形状のＩＣチップを積層するので、複数の駆動電圧による駆動電圧波形を出力する場合であっても配線が複雑化せず、容易に駆動回路を形成することができる。
【００７５】
また、ＦＰＣ５０の上部に供給電圧が低いものから順番にＩＣチップ２１１ａ〜２１１ｃを積層することで、高電圧回路をＦＰＣ５０などの他の部分から離隔することによる絶縁性を高めることが出来る。
【００７６】
また、駆動電圧波形の生成回路２３１０ａ〜２３１０ｃにおいて、ＦＥＴを用いて出力電圧の駆動を行うことで、容易に供給電圧のオンオフを制御することが出来る。また、各ＩＣチップ２１１ａ〜２１１ｃに供給される電圧に基づいて、ＦＥＴのサブストレート電圧と供給電圧とを適宜に制御することで、精度良く駆動電圧波形を生成することが出来る。
【００７７】
［変形例］
次に、第１実施形態のインクジェットヘッドの変形例について説明する。
この変形例のインクジェットヘッドは、第１実施形態のインクジェットヘッドの構成において、電源パッド２１１１ｂ〜２１１１ｄに供給する電圧の順番を入れ替えて、生成回路２３１０ａ〜２３１０ｃに供給される電圧を変更したものである。他の構成は、第１実施形態のインクジェットヘッドと同一であり、説明を省略する。
【００７８】
変形例のインクジェットヘッド１では、電源パッド２１１１ｂに電圧ＶＨ３（３０Ｖ）が供給されて最もＦＰＣ５０に近い第１ＩＣチップ２１１ａで用いられ、電源パッド２１１１ｃに電圧ＶＨ２（２５Ｖ）が供給されて積層された真ん中の第２ＩＣチップ２１１ｂで用いられ、また、電源パッド２１１１ｄに電圧ＶＨ１（２０Ｖ）が供給されてＦＰＣ５０から最も遠い最上層の第３ＩＣチップ２１１ｃで用いられる。この場合には、トランジスターＴＲ２のサブストレート電圧をドレイン端子への供給電圧以上とするという条件により、全てのＩＣチップ２１１ａ〜２１１ｃにおいて、サブストレート電圧とドレイン端子への供給電圧とが等しくなるように構成される。
或いは、第１ＩＣチップ２１１ａに供給された電圧ＶＨ１〜ＶＨ３を全て第２ＩＣチップ２１１ｂにも送るように回路を別個に構成することで、上記第１実施形態と同様の電圧供給を行うことが出来る。
【００７９】
この変形例のインクジェットヘッド１によれば、ＦＰＣ５０に近い下層に設けられたＩＣチップほど高電圧出力を行うように構成したので、第１実施形態のインクジェットヘッド１においては、高電圧を用いない下層のＩＣチップでも考慮する必要のあった電源パッド周囲の耐高電圧性を考慮する必要が無くなる。
【００８０】
［第２実施形態］
次に、第２実施形態のインクジェットヘッドの駆動回路について説明する。
【００８１】
図９は、第２実施形態のインクジェットヘッドに用いられる駆動回路の全体構成を説明するブロック図である。
本実施形態のインクジェットヘッドの駆動回路２００ｂでは、２ビット画像データに基づいてインクの吐出制御が行われる。インクジェットヘッド１が備える駆動回路２００ｂは、画像データのビット数（２ビット）に対応して、２枚のＩＣチップ２１１ｄ、２１１ｅがＦＰＣ５０の上部に積層配置される。
【００８２】
本実施形態のＩＣチップ２１１ｄ、２１１ｅにおけるシフトレジスター２２１ｂは、それぞれ、シリアルに入力される画像データＳｉｎ０、Ｓｉｎ１に対して、当該２ビット分のデータをパラレルに保持することが可能な構成となっている。また、ＩＣチップ２１１ｄ、２１１ｅには、それぞれどちらのビットデータを利用するかを指定するビットセレクト信号ＢＩＴＳＥＬが入力されている。シフトレジスター２２１ｂは、ビットセレクト信号ＢＩＴＳＥＬに基づいて、何れかのビットデータ、例えば、ＩＣチップ２１１ｄでは１ビット目のデータＳｉｎ０、ＩＣチップ２１１ｅでは２ビット目のデータＳｉｎ１をそれぞれラッチ回路２２２に出力する。そして、ＩＣチップ２１１ｄのバッファーアンプ２３１ｂには、出力可能電圧として電圧ＶＨ１のみが供給され、ＩＣチップ２１１ｅのバッファーアンプ２３１ｂには、出力可能電圧として電圧ＶＨ２のみが供給されて、各々駆動電圧波形が出力される構成となっている。
以上の点を除く、その他の構成は、第１実施形態のインクジェットヘッド１における駆動回路２００と同一の構成であり、同一符号を付して説明を省略する。
【００８３】
次に、この第２実施形態のＩＣチップ２１１ｄ、２１１ｅにおけるデータの流れについて詳しく説明する。
【００８４】
図１０は、第２実施形態のＩＣチップ２１１ｄにおける下面（ａ）と上面（ｂ）の平面図である。
【００８５】
図１０（ａ）に示すように、ＩＣチップ２１１ｄの下面における各構成の配置は、ＦＰＣ５０から供給された３種類の電力を受け取る電源パッド４１１１と、電源パッド４１１１に接続され、ＩＣチップ２１１ｄを貫通して電力をＩＣチップ２１１ｄの上面へ送る金属端子４１１２と、信号パッド４１１３の各々に接続され、ＩＣチップ２１１ｄを貫通して信号をＩＣチップ２１１ｄの上面へ送る金属端子４１１４と、を除いて、第１実施形態における第１ＩＣチップ２１１ａの下面における各構成と同一である。
【００８６】
電源パッド４１１１において、電源パッド４１１１ａには接地電圧ＶＨ０が供給され、電源パッド４１１１ｂには電圧ＶＨ１が供給され、また、電源パッド４１１１ｃには、電圧ＶＨ２が供給される。ここで、本実施形態において電圧ＶＨ１を供給する電源パッド４１１１ｂには、金属端子４１１２が接続されていない。従って、ＩＣチップ２１１ｄに供給された電圧ＶＨ１は、ＩＣチップ２１１ｄより上部のＩＣチップ２１１ｅには供給されない。また、電源パッド４１１１ｃに供給された電圧ＶＨ２は、金属端子４１１２を介して送られたＩＣチップ２１１ｄの上面において、電源パッド４１２１ｂ、４１２１ｃに分配される。電源パッド４１２１ａ、４１２１ｂ、４１２１ｃに送られた接地電圧ＶＨ０及び電圧ＶＨ２は、それぞれ図示略のバンプを介してＩＣチップ２１１ｅに送られる。
【００８７】
ＩＣチップ２１１ｄの下面では、電源パッド４１１１ａ、４１１１ｂからアナログ部２３０に電圧ＶＨ０、ＶＨ１が供給され、ＩＣチップ２１１ｅの下面では、電源パッド４１３１ａ、４１３１ｂからアナログ部２３０に電圧ＶＨ０、ＶＨ２が供給される。
なお、本実施の形態のバッファーアンプ２３１ｂにおける生成回路２３１０ａ、２３１０ｂでは、サブストレート電圧とドレイン端子への供給電圧とは、等しく設定されている。
【００８８】
信号パッド４１１３がＦＰＣ５０の信号パッド２１０３からバンプ２１７３を介して受け取る信号には、２ビット画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫ、及び、ビットセレクト信号ＢＩＴＳＥＬが含まれる。また、信号パッド４１１３により、ロジック部２２０のシフトレジスター２２１ｂから出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。
【００８９】
本実施形態の信号パッド４１１３では、左端の２個の信号パッド４１１３ａ、４１１３ｂにより画像データＳｉｎ０、Ｓｉｎ１がそれぞれＦＰＣ５０から送られる。これらの画像データＳｉｎ０、Ｓｉｎ１は、何れも、シフトレジスター２２１ｂに入力されて、パラレルに記憶保持されるとともに、金属端子４１１４に接続され、ＩＣチップ２１１ｄの上面からＩＣチップ２１１ｅの下面の信号パッド４１２３ａ、４１２３ｂに送られる。
【００９０】
また、この信号パッド４１１３において左から３、４番目の信号パッド４１１３ｃ、４１１３ｄには、２ビットのビットセレクト信号（ビット指定信号）ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１がそれぞれ入力される。本実施形態における第１の駆動ＩＣ２１１では、ビットセレクト信号ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１が何れも「１」に初期設定されている。ビットセレクト信号ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１は、何れも、シフトレジスター２２１ｂに送られて、ビットセレクト信号ＢＩＴＳＥＬが「１１」である場合には、シフトレジスター２２１ｂは、積層されたＩＣチップの一段目であると自動的に判断して、画像データのうち１ビット目Ｓｉｎ０を出力する設定を行う。
【００９１】
ここで、ビットセレクト信号ＢＩＴＳＥＬ０の信号パッド４１１３ｃは、金属端子４１１４に接続されていない。一方、ビットセレクト信号ＢＩＴＳＥＬ１の信号パッド４１１３ｄは、金属端子４１１４に接続されてＩＣチップ２１１ｄの上面に送られた後、左の信号パッド４１２３ｃに入力される。また、信号パッド４１２３ｄには、接地電圧ＶＨ０（即ち、「０」信号）が入力される。そして、信号パッド４１２３ｃ、４１２３ｄのビットセレクト信号データＢＩＴＳＥＬがＩＣチップ２１１ｅの下面においてシフトレジスター２２１ｂに送られた後、ＩＣチップ２１１ｅのシフトレジスター２２１ｂは、ビットセレクト信号データＢＩＴＳＥＬの値を判断する。このとき、ビットセレクト信号データＢＩＴＳＥＬが「１０」となるので、これによりシフトレジスター２２１ｂは、積層されたＩＣチップの二段目であると自動的に判断して、画像データのうち２ビット目Ｓｉｎ１を出力する設定を行う。
【００９２】
以上のように、第２実施形態のインクジェットヘッドの駆動回路２００ｂによれば、ビットセレクト信号ＢＩＴＳＥＬを用いて、積層配置された複数のＩＣチップ２１１ｄ、２１１ｅにそれぞれ設けられたシフトレジスター２２１ｂから複数ビットの画像データにおけるそれぞれのビットデータを出力させ、各ビットのデータを複数のＩＣチップ２１１ｄ、２１１ｅにおいて並列に処理を行うので、インクジェットヘッドの解像度が上がって、狭い面積において多くのデータを高速に処理しなければいけない場合でも高集積性と高速データ転送とを満たすことが出来る。
【００９３】
また、最下層のＩＣチップ２１１ｄに所定のビットセレクト信号ＢＩＴＳＥＬを入力すると、他に制御を加える必要なく上層のＩＣチップ２１１ｅに入力されるビットセレクト信号ＢＩＴＳＥＬが定められる構成になっているので、どのＩＣチップがどのビットのデータを取得するのかを外部から指定する手間を要しない。
【００９４】
また、ＩＣチップ２１１ｄ、２１１ｅの内部で各ビットのデータを抽出するので、外部に各ビットデータを分割するための追加の構成や信号を必要としない。また、シフトレジスター２２１ｂへのデータのシリアル入力の段階で余分な処理を行う手間を省くことが出来る。
【００９５】
なお、本実施形態のインクジェットヘッドの駆動部では、ビットセレクト信号ＢＩＴＳＥＬとして２ビット信号を用いたが、２枚のＩＣチップを用いる場合には、１ビットデータを用いることでも同様の処理を行うことが出来る。
【００９６】
また、上記実施の形態では、入力されるビットセレクト信号ＢＩＴＳＥＬが固定値であり、ＩＣチップの積層構造の内部で自発的に各ＩＣチップに入力されるビットセレクト信号ＢＩＴＳＥＬが変更設定される構成を示したが、外部から各ＩＣチップに入力するビットセレクト信号ＢＩＴＳＥＬを逐一指定することも可能である。
【００９７】
また、本実施形態では、シフトレジスター２２１ｂからの出力段階で必要な１ビットデータを抽出したが、ラッチ回路２２２も２ビットに対応させ、このラッチ回路にチップセレクター信号を入力することで、必要なビットデータのみを波形選択部２２３に出力させる構成も可能である。
【００９８】
［第３実施形態］
次に、第３実施形態のインクジェットヘッドの駆動回路について説明する。
【００９９】
第３実施形態のインクジェットヘッドの駆動回路２００ｃは、第２実施形態のインクジェットヘッドの駆動回路２００ｂと同様に積層配置されるＩＣチップが２枚であり、当該２枚のＩＣチップ上に形成される生成回路２３１０ｆ、２３１０ｇには、それぞれ、接地電圧ＶＨ０及び他の異なる２レベルの電圧と、３種類の駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２とが供給されて、１画素当たり４ビットの画像データに基づいて４電圧レベルの駆動電圧波形が出力される点を除いて、第１実施形態のインクジェットヘッドの駆動回路２００と同一の構成であり、同一の符号を付して説明を省略する。
【０１００】
図１１は、第３実施形態の駆動部において、２枚のＩＣチップを用いて１チャンネル分の駆動電圧波形を生成、出力する生成回路について説明する図である。
【０１０１】
２枚のＩＣチップには、それぞれ、生成回路２３１０ｆ、２３１０ｇが形成されている。生成回路２３１０ｆ、２３１０ｇの論理演算部２２３１ｆ、２２３１ｇには、駆動部２１０ａに入力された４ビット画像データのうち、２ビット分のデータがそれぞれ選択されて入力される。例えば、論理演算部２２３１ｆには、１、３ビット目のデータが入力され、論理演算部２２３１ｇには、２、４ビット目のデータが入力される。論理演算部２２３１ｆ、２２３１ｇは、それぞれ入力された２ビットのデータ各々に基づいて生成される単位駆動電圧波形に対応する駆動波形パターンデータを設定して、セレクター２２３２ｆ、２２３２ｇに出力する。
【０１０２】
セレクター２２３２ｆ、２２３２ｇには、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２がそれぞれ入力されて、これらの駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２と、論理演算部２２３１ｆ、２２３１ｇからそれぞれ入力された駆動波形パターンデータとに基づいて各々２本の選択信号Ｄ１、Ｄ２を出力する。ここで、選択信号Ｄ１には、駆動信号ＰＬＳＴＩＭ１、又は、駆動信号ＰＬＳＴＩＭ０何れかが選択されて出力される。また、選択信号Ｄ２には、駆動信号ＰＬＳＴＩＭ２、又は、駆動信号ＰＬＳＴＩＭ０のいずれかが選択されて出力される。駆動信号ＰＬＳＴＩＭ０は、常にローレベル信号を出力するので、選択信号Ｄ１、Ｄ２は、それぞれ、駆動信号ＰＬＳＴＩＭ１に係るハイレベル区間と、駆動信号ＰＬＳＴＩＭ２に係るハイレベル区間を設定する制御信号である。
【０１０３】
また、生成回路２３１０ｆ〜２３１０ｇには、バッファーアンプ２３１において選択信号に基づき駆動電圧波形を生成して出力するための構成として、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、第３のトランジスターＴＲ３と、インバーターＩ１、Ｉ２と、ＮＯＲ回路Ｎ１と、３個のレベルシフターとが含まれている。
【０１０４】
駆動電圧波形の生成回路２３１０ｆには、第１の電源から電圧ＶＨ１が入力され、また、第３の電源から電圧ＶＨ１より高い電圧ＶＨ３が入力される。これらの電圧ＶＨ１、ＶＨ３が生成回路２３１０ｆの出力可能電圧となる。また、共通電源からは、所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。そして、生成回路２３１０ｆは、選択信号Ｄ１、Ｄ２に基づき、出力可能電圧と接地電圧ＶＨ０とを用いて単位駆動電圧波形を生成して出力する。
【０１０５】
生成回路２３１０ｆにおいて、第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ１の電源が入力電圧として接続されたＰ型ＦＥＴ（電界効果トランジスター）である。生成回路２３１０ｆでは、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ１１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ１が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ１１によりドレインに印加されている電圧ＶＨ１より高い電圧ＶＨ３に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ１は出力されない。
【０１０６】
また、生成回路２３１０ｆの第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ３が接続されたＰ型ＦＥＴである。また、生成回路２３１０ｆでは、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ１２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ３が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベルであるＶＨ３に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ３が出力されない。
【０１０７】
また、生成回路２３１０ｆにおける第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ１３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ＮＯＲ回路Ｎ１からハイレベル信号が出力されて、レベルシフターＬ１３を介して電圧ＶＨ３に昇圧されたハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧ＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ１３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧ＶＨ０が出力されない。
【０１０８】
駆動電圧波形の生成回路２３１０ｇには、第２の電源から電圧ＶＨ１より高く、電圧ＶＨ３より低い電圧ＶＨ２が入力され、また、第４の電源から電圧ＶＨ３より高い電圧ＶＨ４が入力される。これらの電圧ＶＨ２、ＶＨ４が生成回路２３１０ｇの出力可能電圧となる。また、共通電源からは、所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。そして、生成回路２３１０ｇは、選択信号Ｄ１、Ｄ２に基づき、出力可能電圧と接地電圧ＶＨ０とを用いて単位駆動電圧波形を生成して出力する。
【０１０９】
生成回路２３１０ｇにおいて、第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ２の電源が入力電圧として接続されたＰ型ＦＥＴ（電界効果トランジスター）である。生成回路２３１０ｇでは、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ２１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ２が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ２１によりドレインに印加されている電圧ＶＨ２より高い電圧ＶＨ４に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ２は出力されない。
【０１１０】
また、生成回路２３１０ｇの第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ４が接続されたＰ型ＦＥＴである。また、生成回路２３１０ｇでは、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ２２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ４が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２２によりドレインに印加されている電圧ＶＨ４に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ４が出力されない。
【０１１１】
また、生成回路２３１０ｇにおける第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ２３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターＬ２３を介して電圧ＶＨ４に昇圧されたハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧ＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ２３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧ＶＨ０が出力されない。
【０１１２】
ここで、図１１に示すように、生成回路２３１０ｆ、２３１０ｇのセレクター２２３２ｆ、２２３２ｇからそれぞれ出力される選択信号Ｄ１、Ｄ２において、選択信号Ｄ１に含まれ得るＰＬＳＴＩＭ１のハイレベル期間と、選択信号Ｄ２に含まれ得るＰＬＳＴＩＭ２のハイレベル期間とは重ならない。また、入力される画像データでは、セレクター２２３２ｆから出力される選択信号Ｄ１とセレクター２２３２ｇから出力される選択信号Ｄ１とは、同時にハイレベルとはならず、セレクター２２３２ｆから出力される選択信号Ｄ２とセレクター２２３２ｇから出力される選択信号Ｄ２とは、同時にハイレベルにならない。従って、生成回路２３１０ｆ、２３１０ｇからそれぞれ出力される単位駆動電圧波形が同時に接地電圧ＶＨ０以外の電圧となることはない。また、動作の安定上、生成回路２３１０ｆ、２３１０ｇから同時に接地電圧ＶＨ０以外の電圧が出力されることも禁止されるように構成されている。
従って、生成回路２３１０ｆ、２３１０ｇからそれぞれ出力された単位駆動電圧波形は、ワイヤードＯＲにより合成されて駆動電圧波形Ｏｕｔｎが生成される。
【０１１３】
図１２は、第３実施形態の駆動回路２００ｃから出力される駆動電圧波形の例を示す図である。
【０１１４】
本実施形態の駆動回路２００ｃは、駆動電圧波形として、例えば、図１２（ａ）〜（ｅ）に示した５通りの出力のみを行う。先ず、画像データの１、３ビット目が「１、０」である場合には、生成回路２３１０ｆにおいてセレクター２２３２ｆから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ１が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ０が出力される。そして、駆動信号ＰＬＳＴＩＭ１がハイレベルの期間に電圧ＶＨ１が印加されて単位駆動電圧波形として生成回路２３１０ｆから出力される。このとき、画像データの２、４ビット目は必ず「０、０」であり、生成回路２３１０ｇにおいてセレクター２２３２ｇからは、選択信号Ｄ１、Ｄ２としていずれも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｇから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ａ）に示すように、インクの乾燥防止用波形として波形の後半部分で電圧ＶＨ１が出力される駆動電圧波形が生成される。
【０１１５】
次に、画像データの１、３ビット目が「０、１」である場合には、生成回路２３１０ｆにおいてセレクター２２３２ｆから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ０が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ２が出力される。そして、駆動信号ＰＬＳＴＩＭ２がハイレベルの期間に電圧ＶＨ３が印加されて単位駆動電圧波形として生成回路２３１０ｆから出力される。このとき、画像データの２、４ビット目は必ず「０、０」であり、生成回路２３１０ｇにおいてセレクター２２３２ｇからは、選択信号Ｄ１、Ｄ２としていずれも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｇから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｂ）に示すように、中液滴吐出波形として波形の前半部分で電圧ＶＨ３が出力される駆動電圧波形が生成される。
【０１１６】
一方、画像データの２、４ビット目が「１、０」である場合には、生成回路２３１０ｇにおいてセレクター２２３２ｇから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ１が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ０が出力される。そして、駆動信号ＰＬＳＴＩＭ１がハイレベルの期間に電圧ＶＨ２が印加されて単位駆動電圧波形として生成回路２３１０ｇから出力される。このとき、画像データの１、３ビット目は必ず「０、０」であり、生成回路２３１０ｆにおいてセレクター２２３２ｆからは、選択信号Ｄ１、Ｄ２として何れも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｆから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｃ）に示すように、小液滴吐出波形として波形の後半部分で電圧ＶＨ２が出力される駆動電圧波形が生成される。
【０１１７】
また、画像データの２、４ビット目が「０、１」である場合には、生成回路２３１０ｇにおいてセレクター２２３２ｇから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ０が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ２が出力される。そして、駆動信号ＰＬＳＴＩＭ２がハイレベルの期間に電圧ＶＨ４が印加されて単位駆動電圧波形として生成回路２３１０ｇから出力される。このとき、画像データの１、３ビット目は必ず「０、０」であり、生成回路２３１０ｆにおいてセレクター２２３２ｆからは、選択信号Ｄ１、Ｄ２として何れも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｆから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｄ）に示すように、大液滴吐出波形として波形の前半部分で電圧ＶＨ４が出力される駆動電圧波形が生成される。
【０１１８】
画像データの４ビット全てが「０」である場合には、生成回路２３１０ｆ、２３１０ｇは、何れも常にローレベルの単位駆動電圧波形を出力する。従って、図１２（ｅ）に示すように、非吐出波形として、常に接地電圧ＶＨ０が出力される駆動電圧波形が生成される。
【０１１９】
上記のように、第３実施形態のインクジェットヘッドの駆動回路２００ｃによれば、駆動電圧波形として出力され得る複数の出力可能電圧を複数のＩＣチップに分割して供給し、各々の出力可能電圧に対する単位駆動電圧波形をワイヤードＯＲさせて駆動電圧波形を生成して出力する構成とすることで、一枚のＩＣチップに供給される電圧の範囲を限定することが出来るので、当該電圧の範囲に対して適切な配線幅の回路を各ＩＣチップ上に個別に形成することが出来る。従って、不要な回線幅の設定によるＩＣチップサイズの無駄を省くことが出来、また、不適切な回線幅によるデータ転送性能の劣化を防ぐことが出来る。
【０１２０】
また、一枚のＩＣチップに一レベルの電圧のみしか供給できないと高さ方向に場所を取り過ぎる場合でも、可能な範囲で複数のＩＣチップに１又は複数の供給電圧を分散させることで、各ＩＣチップ上に設けられる回路の無駄を省くことが出来る。
【０１２１】
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。
例えば、上記実施の形態では、ピエゾを用いた圧力室上壁の薄膜振動（たわみ式）によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、圧力室の側壁を変形させるせん断式（シェアモード）のものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。
【０１２２】
また、上記実施形態では、ワイヤードＯＲにより、複数のＩＣチップから出力された単位駆動電圧波形を合成したが、ＣＭＯＳなどを用いて択一的に駆動波形を取得可能な構成を備えることも可能である。
【０１２３】
その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【０１２４】
１     インクジェットヘッド
１０   ヘッド基板
１１ ノズル
１２ 圧力室
１３ 振動板
１４ 共通電極
１５ 個別電極
１６ 圧電素子
１７ バンプ
２０   配線基板
２１ 孔部
２２ バンプ
２３ 下部配線
２４ 金属端子
２５ 上部配線
３０   接着樹脂層
４０   インク室
１００ インク吐出部
１１０ａ〜１１０ｄ   ノズル列
２００、２００ｂ、２００ｃ  駆動回路
２１０ａ〜２１０ｄ   駆動部
２１１ 第１の駆動ＩＣ
２１２ 第２の駆動ＩＣ
２１１ａ      第１ＩＣチップ
２１１ｂ      第２ＩＣチップ
２１１ｃ      第３ＩＣチップ
２１１ｄ、２１１ｅ   ＩＣチップ
２２０ ロジック部
２２１、２２１ｂ     シフトレジスター
２２２ ラッチ回路
２２３ 波形選択部
２３０ アナログ部
２３１、２３１ｂ、２３１ｅ  バッファーアンプ
２１０１、２１０１ａ〜２１０１ｄ、２１１１、２１１１ａ〜２１１１ｄ、２１２１、２１２１ａ〜２１２１ｄ、２１３１、２１３１ａ〜２１３１ｄ、２１４１ａ〜２１４１ｄ、２１５１、２１５１ｂ〜２１５１ｄ、４１１１、４１１１ａ〜４１１１ｃ、４１２１、４１２１ａ〜４１２１ｃ、４１３１ａ、４１３１ｂ   電源パッド
２１１２、２１１４、２１１４ｂ、２１１４ｃ、２１１８、２１３２、２１３８、４１１２、４１１４      金属端子
２１０３、２１１３、２１１３ａ〜２１１３ｃ、２１２３、２１２３ａ〜２１２３ｃ、２１３３、２１４３、２１５３、４１１３、４１１３ａ〜４１１３ｄ、４１２３ａ〜４１２３ｄ    信号パッド
２１０７、２１１７、２１２７、２１３７、２１４７、２１５７     駆動電圧パッド
２１７１、２１７３、２１７７、２１８１、２１８３、２１８７、２１９１、２１９３、２１９７   バンプ
２２３１、２２３１ｆ、２２３１ｇ   論理演算部
２２３２、２２３２ｆ、２２３２ｇ   セレクター
２３１０ａ〜２３１０ｃ、２３１０ｆ〜２３１０ｇ   生成回路
Ｄ１、Ｄ２    選択信号
Ｉ１、Ｉ２    インバーター
Ｌ１、Ｌ２、Ｌ１１〜Ｌ１３、Ｌ２１〜Ｌ２３       レベルシフター
Ｎ１   ＮＯＲ回路
ＴＲ１〜ＴＲ３       トランジスター
【図１】
2013010227.tif 000003
【図２】
2013010227.tif 000004
【図３】
2013010227.tif 000005
【図４】
2013010227.tif 000006
【図５】
2013010227.tif 000007
【図６】
2013010227.tif 000008
【図７】
2013010227.tif 000009
【図８】
2013010227.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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