(57)【要約】【課題】  より低電力で駆動可能な固体撮像装置を提供する。【解決手段】  固体撮像装置１は、画素部１０と、中間電圧生成回路１６とを備える。画素部１０は、フォトゲート、電荷電圧変換部、及び、フォトゲートに蓄積された信号電荷を電荷電圧変換部に転送する転送トランジスタを含む画素２０を複数有する。また、中間電圧生成回路１６は、フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の中間転送動作において、転送トランジスタのゲートに印加する中間電圧を生成する。さらに、中間電圧生成回路１６は、中間電圧をフォトゲートの駆動電圧としてフォトゲートのゲート電極に印加する。【選択図】  図２
2013197697.tif 000002
【特許請求の範囲】
【請求項１】
フォトゲート、電荷電圧変換部、及び、該フォトゲートに蓄積された信号電荷を該電荷電圧変換部に転送する転送トランジスタを含む画素を複数有する画素部と、
前記フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の該中間転送動作において、前記転送トランジスタのゲートに印加する中間電圧を生成するとともに、該中間電圧を前記フォトゲートの駆動電圧として前記フォトゲートのゲート電極に印加する中間電圧生成回路と
を備える固体撮像装置。
【請求項２】
さらに、前記画素から出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記デジタルアナログ変換回路の後段に設けられ、前記中間転送動作時に前記アナログデジタル変換回路で変換された第１デジタル出力データ、及び、前記完全転送動作時に前記アナログデジタル変換回路で変換された第２デジタル出力データを取得し、該第１デジタル出力データ及び該第２デジタル出力データに対して加算処理又は非加算処理を行うデジタル加算／非加算回路とを備える
請求項１に記載の固体撮像装置。
【請求項３】
前記デジタル加算／非加算回路は、前記第１デジタル出力データが所定の上限閾値より大きい場合には、前記第１デジタル出力データにフルカウント値を加算して出力する
請求項２に記載の固体撮像装置。
【請求項４】
前記デジタル加算／非加算回路は、前記第１デジタル出力データ及び前記第１デジタル出力データの少なくとも一方が所定の下限閾値より小さい場合には、前記第１デジタル出力データと前記第１デジタル出力データとを加算せずに、前記第２デジタル出力データを出力する
請求項２に記載の固体撮像装置。
【請求項５】
さらに、前記アナログデジタル変換回路の前段に設けられ、前記中間転送動作時に前記画素から出力された第１アナログ出力データ、及び、前記完全転送動作時に前記画素から出力された第２アナログ出力データを取得し、該第１アナログ出力データ及び該第２アナログ出力データに対して加算処理又は非加算処理を行うアナログ加算／非加算回路を備える
請求項２に記載の固体撮像装置。
【請求項６】
さらに、前記中間転送動作時に前記転送トランジスタのゲートに印加する中間電圧の最適値の情報が格納されている記憶部を備える
請求項１に記載の固体撮像装置。
【請求項７】
さらに、前記中間転送動作時に前記転送トランジスタのゲートに印加する中間電圧の最適値を求めるための画素を複数含む中間電圧測定用画素部と、
前記中間電圧測定用画素部内の前記画素の出力データに基づいて、前記中間電圧がその最適値になるようにフィードバック制御する中間電圧最適化回路とを備える
請求項１に記載の固体撮像装置。
【請求項８】
ブランキング期間に前記転送トランジスタのゲートに印加される電圧が、負電圧である
請求項１に記載の固体撮像装置。
【請求項９】
前記フォトゲートのゲート電極が、前記フォトゲートの光入射面とは反対側の面に設けられている
請求項１に記載の固体撮像装置。
【請求項１０】
フォトゲート、電荷電圧変換部、及び、該フォトゲートに蓄積された信号電荷を該電荷電圧変換部に転送する転送トランジスタを含む画素を複数有する画素部と、前記フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の該中間転送動作において、前記転送トランジスタのゲートに印加する中間電圧を生成するとともに、該中間電圧を前記フォトゲートの駆動電圧として前記フォトゲートのゲート電極に印加する中間電圧生成回路とを有する固体撮像装置と、
前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、及び、それを備える電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像装置として、光電変換素子であるフォトダイオードに蓄積した信号電荷を、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを介して読み出すＣＭＯＳ（Complementary MOS）イメージセンサが、様々な用途で用いられている。また、このようなＣＭＯＳイメージセンサでは、様々な信号電荷の読み出し手法が提案されている（例えば特許文献１及び２参照）。
【０００３】
特許文献１には、転送トランジスタによりフォトダイオードからフローティングディフュージョン部に信号電荷を転送する際に、信号電荷を複数回に分割して読み出す手法が提案されている。なお、特許文献１で提案されている読み出し手法では、複数回に分割して読み出した複数の信号を合成することにより、フォトダイオードに蓄積された信号電荷に対応する電圧信号を生成する。
【０００４】
また、特許文献２には、画素信号の読み出し時に、ＡＤ（Analog to Digital）変換部で行う参照信号と処理対象信号との比較処理と並行して、デジタルＣＤＳ（Correlated Double Sampling）処理を行い、ノイズを除去する手法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２２６６７９号公報
【特許文献２】特開２００６−０３３４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来、様々な構成のＣＭＯＳ型の固体撮像装置が提案されているが、これらの固体撮像装置では、通常、画素を駆動するアナログ用電源、及び、信号処理を行うロジック部のデジタル用電源の２つの電源が用いられる。この２つの電源電圧のうち、デジタル用電源の電圧は、ＣＭＯＳプロセスの微細化に伴い、小さくすることができるが、アナログ用電源の電圧は、現状では、小さくすることが難しい状況にある。すなわち、現状では、固体撮像装置をより低電力（低消費電力）で駆動することが困難な状況にある。
【０００７】
本開示は、上記状況を鑑みなされたものであり、本開示の目的は、より低電力で駆動可能な固体撮像装置、及び、それを備える電子機器を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本開示の固体撮像装置は、画素部と、中間電圧生成回路とを備え、各部の構成を次のようにする。画素部は、フォトゲート、電荷電圧変換部、及び、フォトゲートに蓄積された信号電荷を該電荷電圧変換部に転送する転送トランジスタを含む画素を複数有する。また、中間電圧生成回路は、フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の中間転送動作において、転送トランジスタのゲートに印加する中間電圧を生成する。さらに、中間電圧生成回路は、中間電圧をフォトゲートの駆動電圧としてフォトゲートのゲート電極に印加する。
【０００９】
また、本開示の電子機器は、上記本開示の固体撮像装置と、固体撮像装置の出力信号に対して所定の処理を施す信号処理回路とを備える構成とする。
【００１０】
なお、本明細書において、「完全転送動作」とは、フォトゲートに蓄積された信号電荷を転送トランジスタで複数回に分割して電荷電圧変換部に転送する（読み出す）一連の動作において、最後に行う転送動作（読み出し動作）のことをいう。また、本明細書において、「中間転送動作」とは、フォトゲートに蓄積された信号電荷を転送トランジスタで複数回に分割して電荷電圧変換部に転送する一連の動作において、完全転送動作より前に行う転送動作のことをいう。さらに、本明細書では、「中間電圧」とは、転送トランジスタのゲートに印加されるローレベルの電圧より大きく、かつ、完全転送動作時に転送トランジスタのゲートに印加されるハイレベルの電圧より小さい電圧のことをいう。
【００１１】
本開示の固体撮像装置では、画素内の光電変換素子としてフォトゲートを用い、フォトゲートに蓄積された信号電荷を複数回に分割して読み出す。さらに、本開示の固体撮像装置は、中間転送動作時に、転送トランジスタのゲートに印加する中間電圧を生成する中間電圧生成回路を備え、この中間電圧生成回路により生成された中間電圧でフォトゲートを駆動する。本開示では、このような構成を採用することにより、固体撮像装置を単一の駆動電源で駆動することが可能になる。
【発明の効果】
【００１２】
上述のように、本開示によれば、固体撮像装置を単一の駆動電源で駆動することができるので、より低電力で固体撮像装置を駆動することができる。
【図面の簡単な説明】
【００１３】
【図１】本開示の固体撮像装置と従来のそれとの差異を説明するための図である。
【図２】本開示の第１の実施形態に係る固体撮像装置の概略ブロック構成図である。
【図３】本開示の第１の実施形態に係る固体撮像装置の各画素及び各画素に対応して設けられるカラム処理部内の単位回路の概略構成図である。
【図４】カラム処理部内の単位回路の動作を説明するための各種信号のタイミングチャートである。
【図５】第１の実施形態に係る固体撮像装置の読み出し動作の手順を示すフローチャートである。
【図６】第１の実施形態に係る固体撮像装置の読み出し動作を説明するための各種信号のタイミングチャートである。
【図７】第１の実施形態に係る固体撮像装置の中間転送動作を説明するための図である。
【図８】第１の実施形態に係る固体撮像装置の完全転送動作を説明するための図である。
【図９】本開示の第２の実施形態に係る固体撮像装置の概略ブロック構成図である。
【図１０】第２の実施形態に係る固体撮像装置の最適中間電圧を求めるための測定システムの概略構成図である。
【図１１】第２の実施形態に係る固体撮像装置における最適中間電圧の設定動作の手順を示すフローチャートである。
【図１２】第２の実施形態に係る固体撮像装置における最適中間電圧の設定動作を説明するための各種信号のタイミングチャートである。
【図１３】第２の実施形態において、各画素の中間電圧の最適値を求める手法を説明するための図である。
【図１４】本開示の第３の実施形態に係る固体撮像装置の概略ブロック構成図である。
【図１５】第３の実施形態に係る固体撮像装置における中間電圧のフィードバック制御動作を説明するための図である。
【図１６】本開示の固体撮像装置を適用した電子機器の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本開示の実施形態に係る固体撮像装置、及び、それを備える電子機器の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．第１の実施形態：固体撮像装置の基本構成
２．画素信号の読み出し動作
３．第２の実施形態：最適中間電圧が格納された記憶部を備える構成
４．第３の実施形態：中間電圧をフィードバック制御する構成
５．各種変形例
６．電子機器（応用例）の構成
【００１５】
＜１．第１の実施形態：固体撮像装置の基本構成＞
第１の実施形態では、光電変換素子に蓄積された信号電荷を転送トランジスタにより複数回に分割してフローティングディフュージョン部（以下、ＦＤ部と記す）に転送する方式の固体撮像装置の構成例を説明する。なお、以下では、このような方式を分割読み出し方式という。この分割読み出し方式では、通常、分割して読み出した複数の画素信号（出力データ）を最終的には加算して出力する。また、本実施形態では、基板の配線層側の表面から光が照射される表面照射型の固体撮像装置の構成例を説明する。
【００１６】
［低電力駆動の原理の概要］
まず、第１の実施形態に係る分割読み出し方式の固体撮像装置の具体的な構成を説明する前に、本開示の固体撮像装置において低電力駆動が可能となる原理の概要を簡単に説明する。
【００１７】
図１（ａ）及び（ｂ）に、それぞれ、従来及び本開示の固体撮像装置の概略ブロック構成を示す。なお、図１（ａ）及び（ｂ）では、従来の固体撮像装置２００と、本開示の固体撮像装置１との違いを明確にするため、各固体撮像装置の構成を簡略化して記載する。本開示の固体撮像装置１の内部構成の詳細については、後で、図面を参照しながら説明する。
【００１８】
従来の固体撮像装置２００は、主に、フォトダイオード（以下、ＰＤと記す）を含む画素を複数有する画素部２０１と、アナログ回路２０２と、デジタル回路２０３とで構成される。なお、アナログ回路２０２は、画素部２０１から出力されるアナログ信号に対して所定のアナログ処理（例えば、アナログＣＤＳ処理、ＡＤ変換処理等）を施し、デジタル回路２０３は、アナログ回路２０２でデジタル変換された出力データに所定の処理を施す。
【００１９】
また、図１（ａ）に示すように、従来の固体撮像装置２００に対しては、画素を駆動するためのアナログ用電源２０４と、デジタル回路２０３等を駆動するためのデジタル用電源２０５とが用いられる。それゆえ、従来、固体撮像装置２００を駆動するためには２つの電源が必要であり、コストが増大する。また、上述のように、現状では、アナログ用電源２０４の電源電圧ＤＶＤＤを小さくすることは困難な状況であるので、低電力化を図ることが難しい。
【００２０】
それに対して、本開示の固体撮像装置１では、次のような特徴を持たせる（図１（ｂ）参照）。
（１）画素信号の読み出し方式として分割読み出し方式を採用する。
（２）画素部１０内の各画素に含まれる光電変換素子をフォトゲート（以下、ＰＧと記す）で構成する。
（３）中間転送動作時に出力される１行分のデータ、及び、完全転送動作時に出力される１行分のデータを一時的に格納する１行メモリ部３を設ける。
（４）駆動電源６を一つにし、アナログ回路２の一部及びデジタル回路４（後述の垂直信号線ＶＳＬ以降に設けられた各種回路）、並びに、画素２０内の各種画素トランジスタは、駆動電源６により駆動する。
（５）駆動電源６から出力される電源電圧ＶＤＤから、中間転送動作時に転送トランジスタのゲートに印加する中間電圧Ｖｍ（０＜Ｖｍ＜ＶＤＤ）を生成する中間電圧生成回路５を設ける。
（６）中間電圧生成回路５で生成された中間電圧ＶｍでＰＧを駆動する。
【００２１】
なお、図１（ｂ）では、本開示の特徴（従来との差異）を明確にするために、１行メモリ部３をアナログ回路２とは別個に図示したが、実際には、１行メモリ部３は、後述のように、アナログ回路２内に含まれる。より具体的には、１行メモリ部３は、後述の図３に示す単位回路３０内のアナログメモリ３２及びデジタルメモリ３６に対応し、これらのメモリは、アナログ回路２内のカラム処理部１３に設けられる。
【００２２】
上述のように、本開示の固体撮像装置１では、分割読み出し方式を採用し、光電変換素子としてＰＧを用い、さらに、ＰＧを駆動するための電源電圧を、装置内部に設けられた中間電圧生成回路５により生成する。なお、ＰＧでは、そのゲートに印加される電圧により、ＰＧ内のポテンシャル電位の深さを調整することができるので、中間電圧Ｖｍでも正確な読み出し動作を行うことができる。
【００２３】
本開示では、固体撮像装置１に上記（１）〜（６）の特徴を持たせることにより、単一の駆動電源６で駆動可能になる。それゆえ、本開示では、低電力で固体撮像装置１を駆動することができ、さらに、部品点数を減らすことができるのでコストダウンを図ることもできる。
【００２４】
［固体撮像装置の構成］
図２に、本開示の第１の実施形態に係る分割読み出し方式の固体撮像装置の概略構成を示す。なお、図２は、固体撮像装置全体の概略ブロック構成図である。
【００２５】
固体撮像装置１は、ＣＭＯＳイメージセンサであり、画素部１０と、センサ制御回路１１と、垂直走査回路１２と、カラム処理部１３とを備える。また、固体撮像装置１は、デジタル処理回路１４と、参照信号生成回路１５（ＤＡＣ：Digital to Analog Converter）と、中間電圧生成回路１６とを備える。
【００２６】
画素部１０は、行列状に２次元配置された複数の単位画素２０（以下、単に画素２０という）を備える。なお、画素２０の内部構成については、後で詳述する。また、画素部１０は、行列状に２次元配置された画素２０の行毎に、行方向に沿って形成された各種画素駆動線（不図示）と、列毎に、列方向に沿って形成された垂直信号線ＶＳＬとを備える。なお、各種画素駆動線は、垂直走査回路１２に接続され（不図示）、垂直信号線ＶＳＬは、カラム処理部１３に接続される。
【００２７】
センサ制御回路１１は、固体撮像装置１の各種動作のタイミング信号を生成する例えばタイミングジェネレータ等により構成される。そして、センサ制御回路１１で生成された各種タイミング信号は、垂直走査回路１２、カラム処理部１３等に供給され、これらのタイミング信号に基づいて各部が駆動制御される。
【００２８】
垂直走査回路１２は、例えば、シフトレジスタ、アドレスデコーダ等の回路素子により構成され、画素部１０の各画素２０に各種駆動信号を出力して、各画素２０を駆動し、各画素２０から信号を読み出す。
【００２９】
カラム処理部１３は、垂直信号線ＶＳＬに出力されたアナログの画素信号（電圧信号）に対して所定の処理を施す複数の単位回路３０を有する。なお、単位回路３０は、垂直信号線ＶＳＬ毎に設けられる。
【００３０】
各単位回路３０では、対応する垂直信号線ＶＳＬを介して得られる画素信号（電圧信号）に対して、ＡＤ変換処理だけでなく、その前後にＣＤＳ処理を行う。すなわち、単位回路３０では、垂直信号線ＶＳＬを介して得られる画素信号に対して、デュアルノイズキャンセリング方式の信号処理が施される。なお、単位回路３０の内部構成及び動作については後で詳述する。
【００３１】
デジタル処理回路１４は、カラム処理部１３から出力されるデジタルの画素信号（カウント数）に対して各種信号処理を行う。例えば、デジタル処理回路１４は、入力されたカウント数を対応する出力コードに変換する。
【００３２】
参照信号生成回路１５は、画素信号をＡＤ変換する際に用いる参照信号（参照電圧）を生成し、その参照信号をカラム処理部１３内の後述のＡＤ変換回路３４（コンパレータ）に供給する。なお、後述の変形例６で説明するように、参照信号生成回路１５は、通常動作時だけでなく、出荷前に行う中間電圧の最適値の設定動作時にも参照信号を生成して出力してもよい。
【００３３】
中間電圧生成回路１６は、図示しないが、図１（ｂ）中の駆動電源６に接続され、駆動電源６から出力される電源電圧ＶＤＤに基づいて、所定の中間電圧Ｖｍを生成する。中間電圧生成回路１６で生成される中間電圧Ｖｍの値は任意であるが、本実施形態では、中間電圧ＶｍをＶＤＤ／２とする。
【００３４】
また、中間電圧生成回路１６は、図示しないが、各画素２０の後述の転送トランジスタ２２のゲートに接続され、中間転送動作時には、生成した中間電圧Ｖｍを転送トランジスタ２２の各ゲートに供給する。さらに、中間電圧生成回路１６は、図示しないが、各画素２０の後述のＰＧ２１のゲート電極に接続され、中間電圧生成回路１６から出力される中間電圧ＶｍによりＰＧ２１が駆動される。
【００３５】
なお、後述のように、画素２０内の転送トランジスタ２２以外の画素トランジスタは、外部の駆動電源６から出力される電源電圧ＶＤＤにより駆動される（図３参照）。また、垂直信号線ＶＳＬ以降に設けられた各種回路（参照信号生成回路１５も含む）は、駆動電源６から出力される電源電圧ＶＤＤにより駆動される。
【００３６】
さらに、図２には示さないが、固体撮像装置１は、カラム処理部１３内において垂直信号線ＶＳＬ毎に設けられた単位回路３０を順次、選択走査する水平走査回路も備える。この水平走査回路の選択走査により、カラム処理部１３の各単位回路３０で信号処理された画素信号が順次、デジタル処理回路１４に出力される。
【００３７】
［画素の構成］
次に、図３を参照しながら、各画素２０の構成を簡単に説明する。なお、図３は、画素２０、及び、それに接続された単位回路３０の概略構成図である。また、図３には、中間転送動作の回数が１回である場合の単位回路３０の構成を示す。
【００３８】
画素２０は、一つのＰＧ２１（フォトゲート）と、該一つのＰＧ２１に対して設けられたＭＯＳトランジスタからなる各種能動素子（画素トランジスタ）と、ＦＤ部２６（電荷電圧変換部）とを備える。図３に示す例では、画素２０は、各種能動素子として、転送トランジスタ２２、増幅トランジスタ２３、リセットトランジスタ２４、及び、選択トランジスタ２５を備える。
【００３９】
すなわち、ここでは、画素２０が４トランジスタ型の画素である例を説明する。なお、本開示はこれに限定されず、画素２０が選択トランジスタ２５を備えない３トランジスタ型の画素であってもよい。さらに、ここでは、各種画素トランジスタをキャリア極性がＮ型のＭＯＳトランジスタで構成した例を示す。また、この例では、一つの画素２０に対して、行方向に転送配線、リセット配線、及び、選択配線の３本の信号配線を設け（不図示）、列方向に垂直信号線ＶＳＬを設ける。
【００４０】
ＰＧ２１は、ＭＯＳダイオードで構成され、入射光を、該入射光の光量に対応する量の電荷（ここでは電子）に変換する（光電変換する）。また、ＰＧ２１は、ゲート電極を有し、該ゲート電極に印加される電圧値により、受光領域のポテンシャル（電位）深さを可変することができる。なお、本実施形態では、ＰＧ２１は、ゲート電極に印加する電圧値が大きくなると、ＰＧ２１の受光領域のポテンシャル深さが深く（大きく）なる特性を有する。
【００４１】
また、本実施形態の固体撮像装置１は、表面照射型の固体撮像装置であるので、ＰＧ２１の受光面にゲート電極が設けられる。それゆえ、本実施形態では、光がゲート電極を介してＰＧ２１の受光部に入射されるので、ＰＧ２１のゲート電極の膜厚をできる限り薄くするか、又は、ゲート電極を透明電極で構成することが好ましい。
【００４２】
転送トランジスタ２２は、ＰＧ２１と、ＦＤ部２６との間に設けられる。転送トランジスタ２２は、そのゲートに垂直走査回路１２から転送配線を介してハイレベルの信号が入力された際にオン状態となり、ＰＧ２１で光電変換された電荷（電子）をＦＤ部２６に転送する。なお、ＦＤ部２６に転送された電荷は、ＦＤ部２６において、電圧（電位）に変換される。
【００４３】
増幅トランジスタ２３のゲートは、ＦＤ部２６に接続される。また、増幅トランジスタ２３のドレインは、電源電圧ＶＤＤの供給端子に接続され、増幅トランジスタ２３のソースは、選択トランジスタ２５を介して垂直信号線ＶＳＬに接続される。増幅トランジスタ２３は、ＦＤ部２６の電位（電圧信号）を増幅し、その増幅した電圧信号を光蓄積信号（画素信号）として選択トランジスタ２５に出力する。
【００４４】
リセットトランジスタ２４は、電源電圧ＶＤＤの供給端子とＦＤ部２６との間に設けられる。リセットトランジスタ２４は、そのゲートに垂直走査回路１２からリセット配線を介してハイレベルの信号が入力された際にオン状態となり、ＦＤ部２６の電位を電源電圧ＶＤＤにリセットする。
【００４５】
選択トランジスタ２５は、増幅トランジスタ２３と垂直信号線ＶＳＬとの間に設けられる。選択トランジスタ２５は、そのゲートに垂直走査回路１２から選択配線を介してハイレベルの信号が入力された際にオン状態となり、増幅トランジスタ２３で増幅された電圧信号（画素信号）を垂直信号線ＶＳＬに出力する。すなわち、４トランジスタ型の固体撮像装置１では、画素２０の選択及び非選択の切り替えは、選択トランジスタ２５により制御される。なお、垂直信号線ＶＳＬに出力された各画素２０の画素信号は、対応する後述のアナログＣＤＳ回路３１に転送される。
【００４６】
［単位回路の構成］
次に、垂直信号線ＶＳＬ毎に設けられる、カラム処理部１３内の単位回路３０の内部構成及び動作を、図３及び４を参照しながら説明する。
【００４７】
なお、図４は、単位回路３０内の各部の動作を説明するための各種信号のタイミングチャートである。具体的には、図４には、各画素２０に供給される転送信号（ＴＲＧ）、垂直信号線ＶＳＬに出力される画素信号（ＳＶＳＬ）、コンパレータの出力信号（ＳＣＯＭ）、参照信号（ＲＡＭＰ）、及び、アナログＣＤＳ処理後の信号（ΔＶ）のタイミングチャートを示す。なお、図４では、説明の都合上、参照信号（ＲＡＭＰ）と、アナログＣＤＳ処理後の信号（ΔＶ）とを重ねて記載する。
【００４８】
単位回路３０は、図３に示すように、アナログＣＤＳ回路３１と、アナログメモリ３２と、アナログ加算／非加算回路３３と、ＡＤ変換回路３４と、デジタルＣＤＳ回路３５と、デジタルメモリ３６と、デジタル加算／非加算回路３７とを備える。アナログＣＤＳ回路３１、アナログメモリ３２、アナログ加算／非加算回路３３、ＡＤ変換回路３４、デジタルＣＤＳ回路３５、デジタルメモリ３６、及び、デジタル加算／非加算回路３７は、画素部１０側から、この順で直列に接続される。
【００４９】
アナログＣＤＳ回路３１は、対応する垂直信号線ＶＳＬを介して得られる画素信号ＳＶＳＬ（電圧信号）に対して相関二重サンプリング処理（アナログＣＤＳ処理）を行う。具体的には、アナログＣＤＳ回路３１では、まず、垂直信号線ＶＳＬに出力される画素信号ＳＶＳＬにおいて、Ｐ相期間（リセット期間）の所定のタイミングＴ１でＰ相の電圧レベルを検出する（図４参照）。次いで、アナログＣＤＳ回路３１は、タイミングＴ１で検出した電圧レベルを基準（例えば零）として、容量等からなるメモリ（不図示）に記憶する。その後、アナログＣＤＳ回路３１は、Ｄ相期間（信号転送期間）の所定のタイミングＴ５でＤ相の電圧レベルを検出し（図４参照）、その電圧レベルのＰ相の電圧レベル（基準レベル）からの電位差を検出する。そして、アナログＣＤＳ回路３１は、図４に示すように、Ｐ相の電圧レベルを基準レベルとした電位差信号ΔＶを、アナログメモリ３２に出力する。
【００５０】
上述したアナログＣＤＳ処理を施すことにより、例えば、リセットノイズ、増幅トランジスタの閾値ばらつき等に起因する画素固有の固定パターンノイズを除去することができる。なお、本実施形態では分割読み出し方式で画素信号を読み出すので、上述したアナログＣＤＳ処理は、中間転送動作毎及び完全転送動作毎に実施される。そして、各転送動作で得られた電位差信号ΔＶ（出力データ：図３中のＤａｔａＡ０及びＤａｔａＢ０）は個別にアナログメモリ３２に出力される。
【００５１】
アナログメモリ３２は、アナログＣＤＳ回路３１から出力されるアナログの出力データ（電位差信号ΔＶ）を一時的に格納する。なお、本実施形態では、アナログメモリ３２は、中間転送動作時及び完全転送動作時のそれぞれにおいて、アナログＣＤＳ回路３１から出力されるアナログの出力データ（ＤａｔａＡ０及びＤａｔａＢ０）を一時的に格納する。
【００５２】
アナログ加算／非加算回路３３は、アナログメモリ３２に格納された、中間転送動作時のアナログの出力データ（ＤａｔａＡ０：第１アナログ出力データ）、及び、完全転送動作時のアナログの出力データ（ＤａｔａＢ０：第２アナログ出力データ）を取得する。次いで、アナログ加算／非加算回路３３は、各転送動作時の出力データのレベルに応じて、中間転送動作時のアナログの出力データ（ＤａｔａＡ０）、及び、完全転送動作時のアナログの出力データ（ＤａｔａＢ０）に対して、加算処理又は非加算処理を施す。そして、アナログ加算／非加算回路３３は、加算処理又は非加算処理が施されたデータ（ＤａｔａＣ０）をＡＤ変換回路３４に出力する。なお、アナログ加算／非加算回路３３における出力データの加算及び非加算処理は、デジタル加算／非加算回路３７における後述の処理と同様に行うことができるが、本実施形態では、アナログ加算／非加算回路３３は加算処理のみを行うものとする。
【００５３】
ＡＤ変換回路３４は、図示しないが、コンパレータを有し、対応するアナログ加算／非加算回路３３から出力された信号（電位差信号ΔＶ）の電圧レベルと参照信号生成回路１５から入力される参照信号（ＲＡＭＰ）の電圧レベルとをコンパレータで比較する。そして、ＡＤ変換回路３４は、図４に示すように、両信号の出力レベルが互いに同じになる時刻Ｔ２及びＴ６で信号レベルが反転する信号（比較結果：ＳＣＯＭ）を生成する。
【００５４】
なお、本実施形態では、ＡＤ変換処理の前段でアナログＣＤＳ処理を行う。それゆえ、ＡＤ変換回路３４では、アナログ加算／非加算回路３３から出力されるアナログＣＤＳ処理されたＰ相及びＤ相の信号（電位差信号ΔＶ）に対してそれぞれ上述した比較処理が施される。そして、ＡＤ変換回路３４は、中間転送動作及び完全転送動作のそれぞれにおいて、コンパレータで得られるＰ相及びＤ相の比較結果（ＳＣＯＭ）をデジタルＣＤＳ回路３５に出力する。
【００５５】
デジタルＣＤＳ回路３５は、図示しないが、カウント部を有する。カウント部は、アナログ加算／非加算回路３３からの出力信号（電位差信号ΔＶ）の電圧レベルが参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の電圧レベルと同じレベルになるまでの時間（比較期間）を計測する（カウントする）。この際、カウント部は、そのカウント動作を、ＡＤ変換回路３４内のコンパレータにおける比較結果（ＳＣＯＭ）に基づいて、アップカウント動作及びダウンカウント動作のいずれかに切り替える。
【００５６】
具体的には、カウント部は、Ｐ相の比較期間（図４中の時刻Ｔ０〜Ｔ２の期間）でかつコンパレータの出力信号ＳＣＯＭがハイレベルである期間はダウンカウント動作を行う。また、Ｄ相の比較期間（図４中の時刻Ｔ４〜Ｔ６の期間）でかつコンパレータの出力信号ＳＣＯＭがローレベルである期間はアップカウント動作を行う。これにより、アップカウント動作終了後に得られるカウント数は、Ｄ相の比較期間のカウント数の絶対値からＰ相の比較期間のカウント数の絶対値を差し引いた値となる。すなわち、Ｄ相のカウント動作で最終的に得られるカウント数は、デジタルＣＤＳ処理が施された出力データとなる。このデジタルＣＤＳ処理により、アナログＣＤＳ回路３１やＡＤ変換回路３４などの特性バラツキの影響をキャンセルすることができる。
【００５７】
そして、デジタルＣＤＳ回路３５は、最終的に得られたＤ相のカウント数（デジタルＣＤＳ処理後の出力データ）をデジタルメモリ３６に出力する。なお、本実施形態では分割読み出し方式で画素信号を読み出すので、デジタルＣＤＳ回路３５は、中間転送動作時及び完全転送動作時のそれぞれにおいて得られたＤ相のカウント数（図３中のＤａｔａＡ及びＤａｔａＢ）をデジタルメモリ３６に出力する。
【００５８】
デジタルメモリ３６は、デジタルＣＤＳ回路３５から出力されるカウント数（デジタルの出力データ）を一時的に格納する。なお、この際、アナログメモリ３２は、中間転送動作時及び完全転送動作時のそれぞれにおいて、デジタルＣＤＳ回路３５から出力されるカウント数（ＤａｔａＡ及びＤａｔａＢ）を一時的に格納する。
【００５９】
デジタル加算／非加算回路３７は、デジタルメモリ３６に格納された、中間転送動作時のアナログの出力データ（ＤａｔａＡ：第１デジタル出力データ）、及び、完全転送動作時のアナログの出力データ（ＤａｔａＢ：第２デジタル出力データ）を取得する。そして、デジタル加算／非加算回路３７は、各転送動作時の出力データのレベルに応じて、中間転送動作時のデジタルの出力データ（ＤａｔａＡ）、及び、完全転送動作時のデジタルの出力データ（ＤａｔａＢ）に対して、加算処理又は非加算処理を施す。そして、デジタル加算／非加算回路３７は、加算処理又は非加算処理を施した出力データ（ＤａｔａＣ）をデジタル処理回路１４に出力する。
【００６０】
ここで、デジタル加算／非加算回路３７で行う加算処理及び非加算処理の内容を具体的に説明する。デジタル加算／非加算回路３７は、次の状況Ａ及びＢの場合に加算処理を行う。なお、ここでは、中間転送動作が１回の場合について説明する。
【００６１】
（状況Ａ）
中間転送動作時の出力データ（ＤａｔａＡ）のレベル及び完全転送動作時の出力データ（ＤａｔａＢ）のレベルがともに、所定の上限閾値ＴｈＨ及び下限閾値ＴｈＬの間の値である場合、デジタル加算／非加算回路３７は、両方の出力データを加算する。そして、デジタル加算／非加算回路３７は、加算したデータ（ＤａｔａＣ＝ＤａｔａＡ＋ＤａｔａＢ）をデジタル処理回路１４に出力する。
【００６２】
なお、出力データの上限閾値ＴｈＨ及び下限閾値ＴｈＬは、例えば、想定されるノイズ量、中間電圧Ｖｍの値等に応じて任意に設定することができる。例えば、出力データの上限閾値ＴｈＨは、ＦＤ部２６の飽和電荷量Ｑｆｄの３／４の電荷量（３Ｑｆｄ／４）に対応する出力データ等に設定することができる。また、下限閾値ＴｈＬは、例えば、ＦＤ部２６の飽和電荷量Ｑｆｄの１／４の電荷量（Ｑｆｄ／４）に対応する出力データ等に設定することができる。
【００６３】
（状況Ｂ）
中間転送動作時の出力データ（ＤａｔａＡ）のレベルが上限閾値ＴｈＨより大きい場合、完全転送動作時にＦＤ部２６に転送される電荷量が非常に大きくなるので、完全転送動作時のカウント数はフルカウント値になる。それゆえ、この場合には、デジタル加算／非加算回路３７は、中間転送動作時の出力データ（ＤａｔａＡ）にフルカウント値を加算したデータ（ＤａｔａＣ＝ＤａｔａＡ＋フルカウント値）をデジタル処理回路１４に出力する。また、この場合には、完全転送動作時の出力データ（ＤａｔａＢ）を読み出さなくてもよい。
【００６４】
一方、次の状況Ｃ及びＤの場合には、デジタル加算／非加算回路３７は、非加算処理を行う。
【００６５】
（状況Ｃ）
中間転送動作時の出力データ（ＤａｔａＡ）のレベルが下限閾値ＴｈＬより小さい場合、中間転送動作時の出力データ（ＤａｔａＡ）は、ノイズであると考えられる。それゆえ、この場合には、中間転送動作時の出力データ（ＤａｔａＡ）を使用しない。すなわち、この場合、デジタル加算／非加算回路３７は、中間転送動作時の出力データ（ＤａｔａＡ）と完全転送動作時の出力データ（ＤａｔａＢ）とを加算せずに、完全転送動作時の出力データ（ＤａｔａＢ）のみを出力データ（ＤａｔａＣ）として出力する。
【００６６】
（状況Ｄ）
完全転送動作時の出力データ（ＤａｔａＢ）のレベルが下限閾値ＴｈＬより小さい場合、中間転送動作時の出力データ（ＤａｔａＡ）は、偽データであると考えられる。それゆえ、この場合には、中間転送動作時の出力データ（ＤａｔａＡ）を使用しない。すなわち、この場合、デジタル加算／非加算回路３７は、中間転送動作時の出力データ（ＤａｔａＡ）と完全転送動作時の出力データ（ＤａｔａＢ）とを加算せずに、完全転送動作時の出力データ（ＤａｔａＢ）のみを出力データ（ＤａｔａＣ）として出力する。
【００６７】
＜２．画素信号の読み出し動作＞
次に、図５、図６（ａ）〜（ｇ）、図７（ａ）〜（ｄ）、及び、図８（ａ）〜（ｃ）を参照しながら、上記第１の実施形態の固体撮像装置１における画素信号の読み出し動作を説明する。ただし、ここでは、中間転送動作を１回行う例を説明するが、本開示はこれに限定されず、中間転送動作を２回以上行う場合にも、本開示技術は適用可能である。
【００６８】
なお、図５は、上記第１の実施形態の固体撮像装置１における画素信号の読み出し動作の手順を示すフローチャートである。また、図６（ａ）〜（ｇ）は、読み出し動作時の各種信号（制御信号、出力信号等）のタイミングチャートである。
【００６９】
具体的には、図６（ａ）は、選択トランジスタ２５のゲートに印加される電圧信号（ＳＥＬ）の信号波形であり、図６（ｂ）は、リセットトランジスタ２４のゲートに印加される電圧信号（ＲＳＴ）の信号波形である。また、図６（ｃ）は、転送トランジスタ２２のゲートに印加される電圧信号（ＴＲＧ）の信号波形であり、図６（ｄ）は、ＰＧ２１のゲート電極に印加される電圧信号（ＰＧＴＧ）の信号波形である。また、図６（ｅ）は、ＦＤ部２６の電位（ＳＦＤ）の時間変化を示す信号波形であり、図６（ｆ）は、垂直信号線ＶＳＬに出力される画素信号（ＳＶＳＬ）の電位レベルの時間変化を示す信号波形である。そして、図６（ｇ）は、参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の信号波形、及び、アナログＣＤＳ処理後の出力信号（ΔＶ：電位差信号）の信号波形を示す図である。なお、図６（ｇ）では、ＡＤ変換回路３４での比較処理の様子を明確にするため、参照信号（ＲＡＭＰ）と、アナログＣＤＳ処理後の出力信号（ΔＶ）とを重ねて記載する。
【００７０】
また、図７（ａ）〜（ｄ）は、中間転送動作時における、ＰＧ２１からＦＤ部２６への電荷の転送動作の様子を示す図である。そして、図８（ａ）〜（ｃ）は、完全転送動作時における、ＰＧ２１からＦＤ部２６への電荷の転送動作の様子を示す図である。
【００７１】
まず、固体撮像装置１の中間電圧生成回路１６は、全ての画素２０内のＰＧ２１のゲート電極に中間電圧Ｖｍ（ここではＶＤＤ／２）を印加して（ステップＳ１）、ＰＧ２１の受光領域のポテンシャル深さを深く（大きく）する。そして、固体撮像装置１は、この状態で、露光を行う（ステップＳ２）。これにより、ＰＧ２１に信号電荷が蓄積される。なお、この中間電圧Ｖｍ（＝ＶＤＤ／２）は、後述の完全転送期間における電荷転送の開始時刻（時刻ｔ１０）まで、ＰＧ２１のゲート電極に印加し続けられる。
【００７２】
次いで、固体撮像装置１は、所定のＰＧ２１を選択し、該ＰＧ２１に蓄積された信号電荷に対して、中間転送処理を開始する。
【００７３】
具体的には、まず、所定の時刻ｔ１で読み出し対象の画素２０の選択トランジスタ２５及びリセットトランジスタ２４のゲートにハイレベルの電圧（ＶＤＤ）を印加して（ステップＳ３）、両トランジスタをＯＮ状態にする（図６（ａ）及び（ｂ）参照）。これにより、ＦＤ部２６の電荷蓄積状態がリセットされ、中間転送処理におけるＰ相期間の処理（ステップＳ４）が開始される。なお、ステップＳ４のＰ相期間の処理では、上記単位回路３０の動作で説明したように、Ｐ相期間に垂直信号線ＶＳＬに出力されるアナログの画素信号に対して、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を行う。
【００７４】
上記ステップＳ３のリセット動作により、ＦＤ部２６には、そのリセット状態に対応する電位ＳＦＤが発生する（図６（ｅ）参照）。また、垂直信号線ＶＳＬには、ＦＤ部２６のリセット状態に対応する画素信号ＳＶＳＬが出力される（図６（ｆ）参照）。なお、中間転送処理開始後、選択トランジスタ２５のゲートには、図６（ａ）に示すように、時刻ｔ１から完全転送処理が終了する時刻ｔ１２まで、ハイレベルの電圧（ＶＤＤ）が印加される。
【００７５】
ここで、時刻ｔ１直後の時刻における、ＰＧ２１の受光（ゲート）領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図７（ａ）に示す。時刻ｔ１直後の時刻では、ＦＤ部２６の上記リセット動作により、リセットトランジスタ２４のゲート領域のポテンシャル障壁が低下し、ＦＤ部２６の電位ＳＦＤが所定の電位にリセットされる。
【００７６】
次いで、時刻ｔ２において、リセットトランジスタ２４のゲートに印加する電圧をローレベル（例えば接地レベル）にする。ここで、時刻ｔ２直後の時刻における、ＰＧ２１の受光領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図７（ｂ）に示す。時刻ｔ２直後の時刻では、図７（ｂ）に示すように、リセットトランジスタ２４のゲートに印加される電圧レベルがローレベルであるので、リセットトランジスタ２４のゲート領域のポテンシャル障壁が、図７（ａ）に示す状態より、上昇した状態となる。そして、この図７（ｂ）に示す状態で、カラム処理部１３は、中間転送処理におけるＰ相（リセット状態）の各種処理（比較処理及びカウント処理）を行う。
【００７７】
具体的には、図７（ｂ）に示す状態で、カラム処理部１３（ＡＤ変換回路３４）は、参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後のＰ相の出力信号（ΔＶ）の電圧レベルとの比較処理を行う。
【００７８】
そして、カラム処理部１３（デジタルＣＤＳ回路３５）は、比較処理開始から、参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後の出力信号（ΔＶ）とが同一レベルになるまでの時間（比較時間）をダウンカウントする。図６（ｇ）に示す例では、時刻ｔ３において、両信号のレベルが同一になり、この時刻でのカウント数が中間転送処理時のＰ相（リセット状態）の出力信号に対応するカウント数になる。
【００７９】
次いで、時刻ｔ４において、中間電圧生成回路１６は、転送トランジスタ２２のゲートに中間電圧Ｖｍ（＝ＶＤＤ／２）を印加する（ステップＳ５）。これにより、中間転送処理におけるＤ相期間の処理（ステップＳ６）が開始される。
【００８０】
ここで、時刻ｔ４直後の時刻における、ＰＧ２１の受光領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図７（ｃ）に示す。ステップＳ５の中間電圧Ｖｍの印加動作により、転送トランジスタ２２のゲート領域のポテンシャル障壁が低下する。これにより、図７（ｃ）に示すように、上記ステップＳ２の露光動作によりＰＧ２１に蓄積された電荷量のうち、ポテンシャル障壁の低下分に対応する量の電荷が、ＦＤ部２６に転送される。この結果、ＦＤ部２６には、その信号転送状態（Ｄ相）に対応する電位ＳＦＤが発生する（図６（ｅ）参照）。また、垂直信号線ＶＳＬには、ＦＤ部２６の信号転送状態に対応する画素信号ＳＶＳＬが出力される（図６（ｆ）参照）。
【００８１】
次いで、時刻ｔ５において、転送トランジスタ２２のゲートに印加する電圧（ＴＲＧ）をローレベルにする。ここで、時刻ｔ５直後の時刻における、ＰＧ２１の受光領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図７（ｄ）に示す。
【００８２】
時刻ｔ５直後の時刻では、図７（ｄ）に示すように、リセットトランジスタ２４のゲートに印加される電圧レベルがローレベルであるので、リセットトランジスタ２４のゲート領域のポテンシャル障壁が、図７（ｃ）に示す状態より、上昇した状態となる。そして、この図７（ｄ）に示す状態で、カラム処理部１３は、中間転送処理におけるＤ相（信号転送状態）の各種処理（比較処理及ぶカウント処理）を行う。
【００８３】
具体的には、図７（ｄ）に示す状態で、カラム処理部１３（ＡＤ変換回路３４）は、参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後のＤ相の出力信号（ΔＶ）の電圧レベルとの比較処理を行う。
【００８４】
そして、カラム処理部１３（デジタルＣＤＳ回路）は、比較処理開始から、参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後の出力信号（ΔＶ）とが同一レベルになるまでの時間（比較時間）をアップカウントする。図６（ｇ）に示す例では、時刻ｔ６において、両信号のレベルが同一になり、この時刻でのカウント数が中間転送処理時のＤ相（信号転送状態）の出力信号に対応するカウント数になる。
【００８５】
上述した中間転送処理時におけるＰ相期間及びＤ相期間の一連の処理により、アナログＣＤＳ処理後の出力信号（ΔＶ）に対して、ＡＤ変換処理及びデジタルＣＤＳ処理が施される。それゆえ、時刻ｔ６に出力されるカウント数に対応する出力データ（図３中のＤａｔａＡ）は、デジタルＣＤＳ処理が施され、ノイズが除去された出力データとなる。
【００８６】
次いで、デジタルメモリ３６は、上述のようにして測定された中間転送処理時のデジタルの出力データ（ＤａｔａＡ）を記憶する（ステップＳ７）。
【００８７】
上記中間転送処理後、所定の時刻ｔ７に、読み出し対象の画素２０のリセットトランジスタ２４のゲートにハイレベルの電圧（ＶＤＤ）を印加して（ステップＳ８）、リセットトランジスタ２４をＯＮ状態にする（図６（ｂ）参照）。これにより、ＦＤ部２６の電荷蓄積状態がリセットされ、完全転送処理におけるＰ相期間の処理（ステップＳ９）が開始される。なお、完全転送処理では、中間転送処理と同様にして、垂直信号線ＶＳＬに出力された画素信号に対して、単位回路３０（カラム処理部１３）内で、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を施す。
【００８８】
ここで、時刻ｔ７直後の時刻における、ＰＧ２１の受光（ゲート）領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図８（ａ）に示す。時刻ｔ７直後の時刻では、ＦＤ部２６の上記リセット動作により、リセットトランジスタ２４のゲート領域のポテンシャル障壁が低下し、ＦＤ部２６の電位ＳＦＤが所定の電位にリセットされる。
【００８９】
次いで、時刻ｔ８において、リセットトランジスタ２４のゲートに印加する電圧をローレベル（例えば接地レベル）にする。ここで、時刻ｔ８直後の時刻における、ＰＧ２１の受光領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図８（ｂ）に示す。時刻ｔ８直後の時刻では、図８（ｂ）に示すように、リセットトランジスタ２４のゲートに印加される電圧レベルがローレベルであるので、リセットトランジスタ２４のゲート領域のポテンシャル障壁が、図８（ａ）に示す状態より、上昇した状態となる。そして、この図８（ｂ）に示す状態で、カラム処理部１３は、完全転送処理におけるＰ相（リセット状態）の各種処理（比較処理及ぶカウント処理）を行う。
【００９０】
具体的には、図８（ｂ）に示す状態で、カラム処理部１３（ＡＤ変換回路３４）は、参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後のＰ相の出力信号（ΔＶ）の電圧レベルとの比較処理を行う。
【００９１】
そして、カラム処理部１３（デジタルＣＤＳ回路３５）は、比較処理開始から、参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後の出力信号（ΔＶ）とが同一レベルになるまでの時間（比較時間）をダウンカウントする。図６（ｇ）に示す例では、時刻ｔ９において、両信号のレベルが同一になり、この時刻でのカウント数が完全転送処理時のＰ相（リセット状態）の出力信号に対応するカウント数になる。
【００９２】
次いで、時刻ｔ１０において、固体撮像装置１は、駆動電源６により転送トランジスタ２２のゲートに電源電圧ＶＤＤを印加するとともに、ＰＧ２１のゲート電極の電位をローレベル（例えば接地レベル）にする（ステップＳ１０：図６（ｃ）及び（ｄ）参照）。これにより、完全転送処理におけるＤ相期間の処理（ステップＳ１１）が開始される。
【００９３】
なお、本実施形態では、完全転送処理の終了時刻（時刻ｔ１２）まで、転送トランジスタ２２のゲートに完全転送電圧（＝ＶＤＤ）を印加し続けるとともに、ＰＧ２１のゲート電極の電位をローレベルに維持する。
【００９４】
ここで、時刻ｔ１０直後の時刻における、ＰＧ２１の受光領域、転送トランジスタ２２のゲート領域、リセットトランジスタ２４のゲート領域、及び、ＦＤ部２６の領域のポテンシャル（電位）の関係を、図８（ｃ）に示す。転送トランジスタ２２のゲート領域のポテンシャル障壁は、電源電圧（ＶＤＤ）の印加により、中間電圧Ｖｍ印加時（図８（ｂ）の状態）のポテンシャル障壁より、さらに低下する。また、この際、ＰＧ２１のゲート電極の電位をローレベルにすることにより、該ゲート電極領域のポテンシャル深さが浅く（小さく）なる。
【００９５】
この結果、図８（ｃ）に示すように、ＰＧ２１のゲート電極領域のポテンシャルの底の位置は、転送トランジスタ２２のゲート領域のポテンシャル障壁の高さ位置より高くなる。この場合、中間転送処理後にＰＧ２１に残っていた電荷が全て、ＦＤ部２６に転送される。これにより、時刻ｔ１０以降では、ＦＤ部２６には、その信号転送状態（Ｄ相）に対応する電位ＳＦＤが発生する（図６（ｅ）参照）。また、垂直信号線ＶＳＬには、ＦＤ部２６の信号転送状態に対応する画素信号ＳＶＳＬが出力される（図６（ｆ）参照）。
【００９６】
次いで、図８（ｃ）に示す状態で、カラム処理部１３（ＡＤ変換回路３４）は、参照信号生成回路１５から出力される参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後のＤ相の出力信号（ΔＶ）の電圧レベルとの比較処理を行う。
【００９７】
そして、カラム処理部１３（デジタルＣＤＳ回路）は、比較処理開始から、参照信号（ＲＡＭＰ）の電圧レベルと、アナログＣＤＳ処理後の出力信号（ΔＶ）とが同一レベルになるまでの時間（比較時間）をアップカウントする。図６（ｇ）に示す例では、時刻ｔ１１において、両信号のレベルが同一になり、この時刻でのカウント数が完全転送処理時のＤ相（信号転送状態）の出力信号に対応するカウント数になる。
【００９８】
上述した完全転送動作時におけるＰ相期間及びＤ相期間の一連の処理により、アナログＣＤＳ処理後の出力信号（ΔＶ）に対して、ＡＤ変換処理及びデジタルＣＤＳ処理が施される。それゆえ、時刻ｔ１１に出力されるカウント数に対応する出力データ（図３中のＤａｔａＢ）は、デジタルＣＤＳ処理が施され、ノイズが除去された出力データとなる。
【００９９】
次いで、デジタルメモリ３６は、上述のようにして測定された完全転送処理時のデジタルの出力データ（ＤａｔａＢ）を記憶する（ステップＳ１２）。
【０１００】
次いで、所定の時刻ｔ１２において、読み出し対象の画素２０の選択トランジスタ２５及び転送トランジスタ２２のゲートの電位レベルをともに、ローレベル（接地レベル）にし、両トランジスタをＯＦＦ状態にする。また、時刻ｔ１２において、ＰＧ２１のゲート電極に中間電圧Ｖｍ（＝ＶＤＤ／２）を印加する。本実施形態では、このようにして完全転送処理を終了する。
【０１０１】
次いで、読み出し対象の画素２０に対応するデジタル加算／非加算回路３７は、上記中間転送処理により得られた出力データ（ＤａｔａＡ）、及び、完全転送処理により得られた出力データ（ＤａｔａＢ）をデジタルメモリ３６から取得する。そして、デジタル加算／非加算回路３７は、取得した各出力データのレベルに基づいて、２つの出力データ（ＤａｔａＡ及びＤａｔａＢ）に対して加算処理又は非加算処理を行う（ステップＳ１３）。具体的には、デジタル加算／非加算回路３７は、各出力データのレベルが上述した状況Ａ及びＢである場合には、加算処理を行い、各出力データのレベルが上述した状況Ｃ及びＤである場合には、非加算処理を行う。
【０１０２】
本実施形態では、上述のようにして、分割読み出し方式によりＰＧ２１に蓄積された信号電荷を読み出す。なお、図５では、図示を省略するが、本実施形態では、上述したステップＳ３〜Ｓ１３の処理を全ての画素２０に対して実施する。
【０１０３】
上述のように、本実施形態の固体撮像装置１では、分割読み出し方式を採用し、光電変換素子としてＰＧ２１（フォトゲート）を用いる。また、本実施形態では、各画素２０内のＰＧ２１を中間電圧生成回路１６から出力される中間電圧Ｖｍで駆動する。また、本実施形態では、各画素２０内の転送トランジスタ２２を、中間転送動作時には、中間電圧Ｖｍで駆動し、完全転送動作時には、外部の駆動電源６から出力される電源電圧ＶＤＤで駆動する。さらに、本実施形態では、転送トランジスタ２２以外の画素トランジスタ、及び、垂直信号線ＶＳＬ以降の各種回路は、駆動電源６から出力される電源電圧ＶＤＤで駆動する。
【０１０４】
それゆえ、本実施形態の固体撮像装置１では、単一の駆動電源６で駆動することができ、固体撮像装置１の低電力化を図ることができる。さらに、本実施形態では、部品点数を減らすことができるので、コストダウンを図ることもできる。
【０１０５】
＜３．第２の実施形態：最適中間電圧が格納された記憶部を備える構成＞
本開示の固体撮像装置では、上述のように、分割読み出し方式で画素信号を読み出す。ただし、この読み出し方式において、ＰＧ２１で蓄積された電荷量に対応するデータ（画素信号）を正確に読み出すためには、完全転送動作の直前にＰＧ２１に残っている電荷量Ｑｃを、ＦＤ部２６の飽和電荷量Ｑｆｄ以下の値にする必要がある。
【０１０６】
すなわち、完全転送動作の直前にＰＧ２１に残っている電荷量Ｑｃと、中間転送動作毎に読み出される電荷量Ｑｍと、ＰＧ２１の飽和電荷量Ｑｓと、ＦＤ部２６の飽和電荷量Ｑｆｄとの間には、下記式（１）の関係が満たされなければならない。なお、下記式（１）中の「ｎ」は、中間転送動作の回数である。
Ｑｓ−ｎ×Ｑｍ＝Ｑｃ≦Ｑｆｄ  …（１）
【０１０７】
そして、完全転送動作の直前にＰＧ２１に残っている電荷量Ｑｃ（以下、中間電圧保持電荷量Ｑｃという）は、中間転送動作の回数が決まっている場合、中間転送動作時に転送トランジスタ２２のゲートに印加する中間電圧Ｖｍの値に依存して変化する。それゆえ、分割読み出し方式では、ＰＧ２１で蓄積された電荷量に対応するデータ（画素信号）を正確に読み出すために、中間電圧Ｖｍを、全ての画素２０において上記式（１）の条件が満たされるような値に設定する必要がある。
【０１０８】
しかしながら、実際には、プロセス上の問題から、画素２０毎に、転送トランジスタ２２の性能（電気特性）が異なる。このような転送トランジスタ２２の性能バラツキが存在すると、各画素２０に同じ中間電圧Ｖｍを印加してもＰＧ２１及びＦＤ部２６間のポテンシャル障壁の高さ（電位）にもバラツキが生じる。その結果、中間転送動作時に転送される電荷量Ｑｍが画素２０毎に異なり、最終的には、中間電圧保持電荷量Ｑｃも、画素２０毎に異なる。
【０１０９】
この場合、ＰＧ２１の中間電圧保持電荷量Ｑｃが、ＦＤ部２６の飽和電荷量Ｑｆｄより大きくなる画素２０が発生する可能性があり、そのような画素２０では、完全転送動作時に、ＦＤ部２６で電荷が溢れ、画像データを正確に再現できない可能性もある。
【０１１０】
それゆえ、分割読み出し方式では、上述のような転送トランジスタ２２の性能バラツキが存在する場合であっても、全ての画素２０において、上記式（１）の条件が満たされるように、中間電圧Ｖｍが設定されていることが好ましい。そこで、第２の実施形態では、全ての画素２０において、上記式（１）の条件が満たされるような中間電圧Ｖｍで読み出し可能な固体撮像装置の一構成例を説明する。
【０１１１】
［固体撮像装置の構成］
図９に、本開示の第２の実施形態に係る固体撮像装置の概略構成を示す。なお、図９は、固体撮像装置全体の概略ブロック構成図である。また、図９に示す本実施形態の固体撮像装置４０において、図２に示す上記第１の実施形態の固体撮像装置１と同様の構成には、同じ符号を付して示す。
【０１１２】
固体撮像装置４０は、画素部１０と、センサ制御回路１１と、垂直走査回路１２と、カラム処理部１３とを備える。また、固体撮像装置４０は、デジタル処理回路１４と、参照信号生成回路１５と、中間電圧生成回路１６と、記憶部４１とを備える。
【０１１３】
図９と図２との比較から明らかなように、本実施形態の固体撮像装置４０の構成は、上記第１の実施形態の固体撮像装置１の構成において、さらに記憶部４１を設けた構成であり、それ以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、記憶部４１の構成についてのみ説明する。
【０１１４】
記憶部４１は、例えば電気的にプログラム可能なヒューズ（ｅＦｕｓｅ：電気ヒューズ）等のメモリ素子で構成される。なお、固体撮像装置４０の作製容易性の観点では、記憶部４１として、画素２０を構成するＭＯＳトランジスタの形成工程と同時に作製できる構成のメモリ素子を用いることが好ましい。このような観点では、記憶部４１を電気的にプログラム可能なヒューズ（ｅＦｕｓｅ）で構成することが好ましい。
【０１１５】
記憶部４１には、例えば、中間電圧Ｖｍの最適値、中間転送動作の回数等の画素信号の読み出し時に必要な各種情報が格納される。本実施形態では、上述した転送トランジスタ２２の性能バラツキが存在する場合でも、全ての画素２０において、上記式（１）の条件が満たされるような中間電圧Ｖｍの最適値（以下、最適中間電圧Ｖｍｏと記す）の情報が記憶される。
【０１１６】
なお、本実施形態では、読み出し時に必要な各種情報として、画素２０毎の中間電圧Ｖｍの最適値（Ｖｍｄ）を全て記憶部４１に格納してもよい。また、固体撮像装置４０において、予め中間転送動作の回数が決まっている場合には、中間転送動作の回数の情報を記憶部４１に格納する必要は無い。なお、中間転送の回数は、例えば、ＰＧ２１の飽和電荷量Ｑｓ及びＦＤ部２６の飽和電荷量Ｑｆｄの設計値や、固体撮像装置４０のフレームレート仕様などを考慮して設定される。
【０１１７】
また、記憶部４１は、中間電圧生成回路１６に接続され、画素信号の読み出し時には、記憶部４１に格納された最適中間電圧Ｖｍｏの情報が中間電圧生成回路１６に出力される。中間電圧生成回路１６は、取得した最適中間電圧Ｖｍｏの情報に基づいて、最適中間電圧Ｖｍｏを生成し、画素２０に印加する。なお、最適中間電圧Ｖｍｏは、後述するように、出荷前に予め外部の検査機器を用いて測定される。
【０１１８】
さらに、図９には示さないが、本実施形態の固体撮像装置４０は、外部の検査機器で測定された最適中間電圧Ｖｍｏの情報を取得して、該情報を記憶部４１に書き込む書き込み制御部を備えていてもよい。
【０１１９】
［最適中間電圧Ｖｍｏの設定手法］
次に、本実施形態の固体撮像装置４０における最適中間電圧Ｖｍｏの設定手法について説明する。
【０１２０】
（１）中間電圧設定システムの構成
図１０に、固体撮像装置４０の最適中間電圧Ｖｍｏの測定及び設定を行うための中間電圧設定システムの概略ブロック構成を示す。中間電圧設定システムは、図１０に示すように、検査対象の固体撮像装置４０と、その外部に設けられた検査機器５０とで構成される。
【０１２１】
検査機器５０は、中間電圧設定部５１を有する。なお、図１０には示さないが、検査機器５０は、最適中間電圧Ｖｍｏの設定動作を制御するための制御部を備える。また、本実施形態では、検査機器５０が最適中間電圧Ｖｍｏの設定動作時に画素部１０の受光部に照射する均一光の検査用光源を備えていてもよいし、該検査用光源が、検査機器５０とは別個に設けられていてもよい。
【０１２２】
中間電圧設定部５１は、固体撮像装置４０内のデジタル処理回路１４に接続され、最適中間電圧Ｖｍｏの設定動作時には、各画素２０に対して種々の中間電圧Ｖｍを印加した際に得られる出力データを取得する。また、中間電圧設定部５１は、取得した種々の出力データに基づいて、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄを求める。なお、上述のように、各画素２０内の転送トランジスタ２２には性能バラツキが存在するので、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄにもバラツキが生じる。
【０１２３】
さらに、中間電圧設定部５１は、画素２０毎に求められた中間電圧Ｖｍの最適値Ｖｍｄの中から、全ての画素２０において、読み出し時に上記式（１）の条件が満たされるような最適中間電圧Ｖｍｏを決定する。この例では、画素２０毎に求められた最適な中間電圧Ｖｍｄの中から、その最大値を選択し、該最大値を最適中間電圧Ｖｍｏとする。また、中間電圧設定部５１は、固体撮像装置４０内の記憶部４１に接続され、求めた最適中間電圧Ｖｍｏの情報を記憶部４１に書き込む。
【０１２４】
（２）最適中間電圧Ｖｍｏの設定動作
次に、図１１及び１２を参照しながら、固体撮像装置４０の最適中間電圧Ｖｍｏの設定動作を、より具体的に説明する。なお、図１１は、最適中間電圧Ｖｍｏの設定動作の手順を示すフローチャートである。また、図１２は、最適中間電圧Ｖｍｏの設定時におけるリセット信号（ＲＳＴ）、転送信号（ＴＲＧ）、垂直信号線ＶＳＬに出力される画素信号（ＳＶＳＬ）、参照信号（ＲＡＭＰ）、及び、アナログＣＤＳ処理後の信号（ΔＶ）のタイミングチャートである。なお、図１２では、ＡＤ変換回路３４での比較処理の様子を明確にするため、参照信号（ＲＡＭＰ）と、アナログＣＤＳ処理後の信号（ΔＶ）とを重ねて記載する。
【０１２５】
なお、以下に説明する最適中間電圧Ｖｍｏの設定動作は、外部の検査機器５０内の図示しない制御部により制御される。
【０１２６】
まず、オペレータ等が、検査対象の固体撮像装置４０を検査機器５０に接続する。具体的には、検査機器５０内の中間電圧設定部５１の入力端子を固体撮像装置４０内のデジタル処理回路１４に接続し、中間電圧設定部５１の出力端子を固体撮像装置４０内の記憶部４１に接続する（図１０参照）。
【０１２７】
次いで、検査機器５０は、中間電圧生成回路１６を制御して、画素部１０内の各画素２０に印加する中間電圧Ｖｍを、所定の初期値Ｖｍ＿０に設定する（ステップＳ２１）。なお、ここでは、中間電圧Ｖｍの初期値Ｖｍ＿０は、中間電圧Ｖｍの可変領域（Ｖｍ＿０〜Ｖｍ＿ｍａｘ）の最小値とする。
【０１２８】
次いで、検査機器５０は、画素部１０の受光部に均一光を照射して、各画素２０を強制的に飽和させる（ステップＳ２２）。なお、この際、各画素２０のＰＧ２１のゲート電極には、その飽和電荷量Ｑｓに対応する電圧を印加する。このステップＳ２２により、ＰＧ２１は、その飽和電荷量Ｑｓの電荷が蓄積された状態となる。
【０１２９】
次いで、検査機器５０は、固体撮像装置４０を制御し、所定の画素２０において、次のような中間転送動作をｎ回行う（ステップＳ２３）。なお、各中間転送動作では、上記単位回路３０の動作で説明したように、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を行う。また、ここでは、説明を簡略化するため中間転送動作を１回（ｎ＝１）行う例を説明する。
【０１３０】
具体的には、まず、検査機器５０は、固体撮像装置４０のセンサ制御回路１１及び垂直走査回路１２を制御して、所定の時刻ｔｂ０（図１２参照）に、測定対象の画素２０のリセットトランジスタ２４のゲートにハイレベルのリセット信号を供給する。このリセット動作により、ＦＤ部２６の電位が電源電圧ＶＤＤにリセットされ、ＦＤ部２６に溜まっていた電荷が排出される。
【０１３１】
その後、固体撮像装置４０内のカラム処理部１３では、参照信号ＲＡＭＰの電圧レベルとアナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同じレベルになるまで両信号の比較処理が行われる。図１２に示す例では、時刻ｔｂ１で、参照信号ＲＡＭＰの電圧レベルと、アナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同レベルになり、このタイミングで、中間転送動作時のＰ相（リセット状態）の出力データが得られる。しかしながら、最適中間電圧Ｖｍｏの設定動作では、中間転送動作時のＰ相の出力データは読み出さない。
【０１３２】
次いで、時刻ｔｂ２に、検査機器５０は、固体撮像装置４０のセンサ制御回路１１、垂直走査回路１２及び中間電圧生成回路１６を制御して、中間電圧Ｖｍの初期値Ｖｍ＿０又は後述のステップＳ２９で更新された中間電圧Ｖｍを測定対象の画素２０に印加する。この中間電圧Ｖｍの印加動作により、転送トランジスタ２２のゲート領域のポテンシャル障壁が低下する。これにより、ＰＧ２１に蓄積された電荷量（飽和電荷量Ｑｓ）のうち、ポテンシャル障壁の低下分に対応する量の電荷（電荷量Ｑｍ）が、ＦＤ部２６に転送される。
【０１３３】
その後、固体撮像装置４０内のカラム処理部１３では、参照信号ＲＡＭＰの電圧レベルとアナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同じレベルになるまで両信号の比較処理が行われる。図１２に示す例では、時刻ｔｂ３で、参照信号ＲＡＭＰの電圧レベルと、アナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同レベルになり、このタイミングで、中間転送動作時のＤ相（信号転送状態）の出力データが得られる。しかしながら、最適中間電圧Ｖｍｏの設定動作では、中間転送動作時のＤ相の出力データは読み出さない。本実施形態では、このようにしてステップＳ２３の中間転送動作を行う。なお、中間転送動作を２回以上行う場合には、上記中間転送動作を２回以上繰り返して行う。
【０１３４】
次いで、検査機器５０は、固体撮像装置４０を制御し、所定の画素２０に対して、次のような完全転送動作を行う（ステップＳ２４）。なお、完全転送動作では、出荷後の通常動作時と同様にして、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を行い、出力データを取得する。
【０１３５】
具体的には、まず、図１２に示すように、検査機器５０は、固体撮像装置４０のセンサ制御回路１１及び垂直走査回路１２を制御して、時刻ｔｂ４（＞ｔｂ３）に、測定対象の画素２０のリセットトランジスタ２４のゲートにハイレベルのリセット信号を供給する。このリセット動作により、ＦＤ部２６の電位が電源電圧ＶＤＤにリセットされ、ＦＤ部２６に溜まっていた電荷が排出される。
【０１３６】
その後、固体撮像装置４０内のカラム処理部１３では、参照信号ＲＡＭＰの電圧レベルとアナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同じレベルになるまで両信号の比較処理が行われる。図１２に示す例では、時刻ｔｂ５で、参照信号ＲＡＭＰの電圧レベルと、アナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同レベルになり、このタイミングで、完全転送動作時のＰ相（リセット状態）の出力データが得られる。
【０１３７】
次いで、図１２に示すように、時刻ｔｂ６において、検査機器５０は、固体撮像装置４０のセンサ制御回路１１及び垂直走査回路１２を制御して、完全転送時の電圧（完全転送電圧Ｖｃ＞Ｖｍ）を測定対象の画素２０の転送トランジスタ２２に供給する。また、この際、ＰＧ２１のゲート電極にローレベル（例えば接地レベル）の電圧を印加して、ゲート電極領域のポテンシャルの深さを浅くする。
【０１３８】
なお、完全転送電圧Ｖｃは、完全転送電圧Ｖｃが転送トランジスタ２２のゲートに印加された際に、転送トランジスタ２２のゲート領域のポテンシャル障壁がＰＧ２１のポテンシャルの底の位置又はそれより低い位置となるような値に設定される。例えば、完全転送電圧Ｖｃは、固体撮像装置１の電源電圧ＶＤＤ等に設定することができる。
【０１３９】
上記電圧の印加動作により、完全転送動作の直前（最後の中間転送動作後）にＰＧ２１に蓄積されていた全電荷（中間電圧保持電荷量Ｑｃ＝Ｑｓ−ｎ×Ｑｍ）が、ＦＤ部２６に転送される（図８（ｃ）参照）。
【０１４０】
その後、固体撮像装置４０内のカラム処理部１３では、参照信号ＲＡＭＰの電圧レベルとアナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同じレベルになるまで両信号の比較処理が行われる。図１２に示す例では、時刻ｔｂ７で、参照信号ＲＡＭＰの電圧レベルと、アナログＣＤＳ処理後の信号（電位差信号ΔＶ）の電圧レベルとが同レベルになり、このタイミングで、完全転送動作時のＤ相（信号転送状態）の出力データが得られる。すなわち、時刻ｔｂ７において、完全転送動作の直前（最後の中間転送動作後）にＰＧ２１に蓄積されていた電荷量（中間電圧保持電荷量Ｑｃ＝Ｑｓ−ｎ×Ｑｍ）に対応する出力データＷＤＭＯＦが得られる。
【０１４１】
本実施形態では、上述のようにしてステップＳ２３及びＳ２４の転送動作を行い、完全転送動作の直前（最後の中間転送動作後）におけるＰＧ２１の中間電圧保持電荷量Ｑｃに対応する出力データＷＤＭＯＦを取得する。
【０１４２】
そして、固体撮像装置４０は、ステップＳ２４で得られた中間電圧保持電荷量Ｑｃに対応する出力データＷＤＭＯＦを、デジタル処理回路１４を介して、検査機器５０内の中間電圧設定部５１に出力する（ステップＳ２５）。その後、時刻ｔｂ８〜ｔｂ９の間に、検査機器５０は、固体撮像装置４０のセンサ制御回路１１及び垂直走査回路１２を制御して、測定対象の画素２０の転送トランジスタ２２及びリセットトランジスタ２４の各ゲートにハイレベルの信号を供給する。また、この際、図１２には示さないが、ＰＧ２１のゲート電極の電位レベルをローレベルに維持する。これにより、ＰＧ２１及びＦＤ部２６の両方がリセット状態となり（電荷量が零になり）、所定の画素２０（カラム）に対する上述した中間転送及び完全転送の動作が終了する。
【０１４３】
次いで、検査機器５０は、全ての画素２０に対して上記測定を行ったか否かを判定する（ステップＳ２６）。
【０１４４】
ステップＳ２６において、全て画素２０に対して、上述したステップＳ２３〜Ｓ２５の処理が終了していない場合、ステップＳ２６はＮＯ判定となる。この場合には、検査機器５０は、測定対象の画素２０を変更する（ステップＳ２７）。次いで、ステップＳ２３の処理に戻り、その後は、全ての画素２０の測定が終了するまで、上述したステップＳ２３〜Ｓ２７の処理を繰り返す。
【０１４５】
一方、ステップＳ２６において、全て画素２０に対して、上述したステップＳ２３〜Ｓ２５の処理が終了した場合、ステップＳ２６はＹＥＳ判定となる。この場合には、検査機器５０は、現在、転送トランジスタ２２に印加している中間電圧Ｖｍが、予め設定した中間電圧Ｖｍの最大値Ｖｍ＿ｍａｘであるか否かを判定する（ステップＳ２８）。
【０１４６】
ステップＳ２８において、現在の中間電圧Ｖｍがその最大値Ｖｍ＿ｍａｘでない場合、ステップＳ２８はＮＯ判定となる。この場合には、検査機器５０は、固体撮像装置４０のセンサ制御回路１１、垂直走査回路１２及び中間電圧生成回路１６を制御して、転送トランジスタ２２に印加する中間電圧Ｖｍを更新する（ステップＳ２９）。例えば、中間電圧Ｖｍを、所定量ΔＶｍだけ増大させる（Ｖｍ＝Ｖｍ＋ΔＶｍに設定する）。なお、中間電圧Ｖｍの増加分（ΔＶｍ）は、中間電圧Ｖｍの可変領域（Ｖｍ＿０〜Ｖｍ＿ｍａｘ）全般に渡って一定であってもよいし、中間電圧Ｖｍの最適値Ｖｍｄ付近の領域の増加分（ΔＶｍ）をその他の領域のそれより小さくしてもよい。
【０１４７】
ステップＳ２９で中間電圧Ｖｍを更新した後は、ステップＳ２２の処理に戻り、その後は、中間電圧Ｖｍがその最大値Ｖｍ＿ｍａｘになるまで、上述したステップＳ２２〜Ｓ２９の処理を繰り返す。
【０１４８】
一方、ステップＳ２８において、現在の中間電圧Ｖｍがその最大値Ｖｍ＿ｍａｘである場合、ステップＳ２８はＹＥＳ判定となる。この場合には、中間電圧設定部５１は、各画素２０において上記各種処理で得られた、種々の中間電圧Ｖｍ（Ｖｍ＿０〜Ｖｍ＿ｍａｘ）に対応する種々の出力データＷＤＭＯＦに基づいて、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄを算出する（ステップＳ３０）。具体的には、次のようにして、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄを求める。
【０１４９】
図１３に、各画素２０において、上記ステップＳ２１〜Ｓ２９の処理で得られた、種々の中間電圧Ｖｍ（Ｖｍ＿０〜Ｖｍ＿ｍａｘ）と各中間電圧Ｖｍに対応する出力データＷＤＭＯＦ（中間電圧保持電荷量Ｑｃに対応する出力データ）との関係を示す。なお、図１３に示す特性において、横軸は中間電圧Ｖｍであり、縦軸は出力データＷＤＭＯＦである。
【０１５０】
出力データＷＤＭＯＦは、図１３に示すように、中間電圧Ｖｍが最大値Ｖｍ＿ｍａｘのときに、最小値ＷＤＭＯＦ＿０となる。これは、中間電圧Ｖｍが最大のとき、中間転送動作でＰＧ２１からＦＤ部２６に転送される電荷量Ｑｍが最大となるので、完全転送動作の直前におけるＰＧ２１の中間電圧保持電荷量Ｑｃが最小になるためである。
【０１５１】
また、中間電圧Ｖｍが最大値Ｖｍ＿ｍａｘより小さくなると、出力データＷＤＭＯＦは直線的に大きくなる。この変化領域では、中間電圧Ｖｍの低下に伴い、中間転送動作でＰＧ２１からＦＤ部２６に転送される電荷量Ｑｍが小さくなり、完全転送動作の直前におけるＰＧ２１の中間電圧保持電荷量Ｑｃが増大する。
【０１５２】
そして、完全転送動作時に転送される電荷量（Ｑｃ）がＦＤ部２６の飽和電荷量Ｑｆｄと等しくなる中間電圧（Ｖｍ＿ｓ）付近及びそれより小さな中間電圧Ｖｍの領域では、出力データＷＤＭＯＦの値は一定（最大値ＷＤＭＯＦ＿ｍａｘ）になる。この出力一定の領域では、完全転送動作時において、ＦＤ部２６に転送される電荷量（Ｑｃ）がその飽和電荷量Ｑｆｄ以上となるので、出力データＷＤＭＯＦは、飽和して、最大値ＷＤＭＯＦ＿ｍａｘで一定となる。
【０１５３】
上述のように、出力データＷＤＭＯＦが飽和する図１３中の中間電圧Ｖｍ＿ｓ付近において、完全転送動作の直前におけるＰＧ２１の中間電圧保持電荷量Ｑｃが、ＦＤ部２６の飽和電荷量Ｑｆｄと略同じなる。すなわち、中間電圧Ｖｍ＿ｓ付近の状態が、上記式（１）の下限（Ｑｃ＝Ｑｍ）に対応する状態であり、図１３に示す特性の中間電圧Ｖｍ＿ｓ〜Ｖｍ＿ｍａｘの範囲が、上記式（１）の条件を満足する好適な中間電圧Ｖｍの範囲となる。
【０１５４】
それゆえ、ステップＳ３０では、中間電圧設定部５１は、図１３に示す中間電圧Ｖｍと出力データＷＤＭＯＦとの関係に基づいて、中間電圧Ｖｍ＿ｓ〜Ｖｍ＿ｍａｘの範囲の中から、所定の中間電圧Ｖｍを、画素２０の中間電圧Ｖｍの最適値Ｖｍｄとする。本実施形態では、ＰＧ２１の中間電圧保持電荷量ＱｃがＦＤ部２６の飽和電荷量Ｑｆｄと略同じになる中間電圧Ｖｍ＿ｓを、画素２０の中間電圧Ｖｍの最適値Ｖｍｄとする。
【０１５５】
ここで、再度、図１１に戻って、ステップＳ３０以降の処理を説明する。ステップＳ３０の後、中間電圧設定部５１は、ステップＳ３０で得られた各画素２０の中間電圧Ｖｍの最適値Ｖｍｄに基づいて、全ての画素２０において、上記式（１）の条件を満たすような最適中間電圧Ｖｍｏを決定する（ステップＳ３１）。
【０１５６】
具体的には、この例では、画素２０毎に求められた中間電圧Ｖｍの最適値Ｖｍｄの中から、その最大値を選択し、該最大値を中間電圧設定値Ｖｍｏとする。このようにして選択された中間電圧設定値Ｖｍｏは、全ての画素２０において、図１３に示す特性の中間電圧Ｖｍ＿ｓ〜Ｖｍ＿ｍａｘの範囲の値となり、上記式（１）の条件が満たされることになる。この場合、通常の読み出し動作時の完全転送動作において、ＦＤ部２６で電荷が溢れることは無く、ＰＧ２１で蓄積された電荷量に対応するデータ（画素信号）を正確に読み出すことができる。
【０１５７】
次いで、中間電圧設定部５１は、ステップＳ３１で決定された最適中間電圧Ｖｍｏの情報を固体撮像装置４０の記憶部４１に記録する（ステップＳ３２）。本実施形態では、このようにして、出荷前に、固体撮像装置４０の記憶部４１に読み出し時の最適中間電圧Ｖｍｏを書き込む。
【０１５８】
上述のように、本実施形態の固体撮像装置４０では、その記憶部４１に記憶された最適中間電圧Ｖｍｏの値が、全ての画素２０において上記式（１）の条件を満たすような値になる。それゆえ、本実施形態では、分割読み出し方式の固体撮像装置４０において、上述した転送トランジスタ２２の性能バラツキの影響を低減することができ、画像データを正確に再現することができる。
【０１５９】
また、本実施形態の固体撮像装置４０の記憶部４１以外の構成は、上述のように、上記第１の実施形態の固体撮像装置１の対応する構成と同様であるので、本実施形態では、上記第１の実施形態と同様の効果が得られる。
【０１６０】
なお、最適中間電圧Ｖｍｏの設定手法は、上述した手法に限定されない。図１３に示すような、完全転送動作直前におけるＰＧ２１の中間電圧保持電荷量Ｑｃに関する情報（出力データＷＤＭＯＦ）と中間電圧Ｖｍとの関係を求めて、該関係に基づいて、最適中間電圧Ｖｍｏを求める手法であれば、任意の手法を用いることができる。
【０１６１】
例えば、本実施形態の最適中間電圧Ｖｍｏの設定手法では、中間転送動作（ステップＳ２３）において、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を行う例を説明したが、本開示はこれに限定されない。上述のように、最適中間電圧Ｖｍｏの設定手法の中間転送動作では、出力データを読み出さない。それゆえ、ステップＳ２３の中間転送動作では、ＰＧ２１の電荷の一部をＦＤ部２６に転送した後、アナログＣＤＳ処理、ＡＤ変換処理（比較処理）及びデジタルＣＤＳ処理を行わず、完全転送動作（ステップＳ２４）に移行してもよい。
【０１６２】
また、本実施形態の最適中間電圧Ｖｍｏの設定手法では、中間電圧Ｖｍの初期値をその可変領域の最小値（Ｖｍ＿０）にし（ステップＳ２１）、中間電圧Ｖｍの更新時（ステップＳ２９）には中間電圧Ｖｍを増加させる例を説明したが、本開示はこれに限定されない。中間電圧Ｖｍの初期値をその可変領域の最大値（Ｖｍ＿ｍａｘ）にし、中間電圧Ｖｍの更新時には中間電圧Ｖｍを減少させるようにしてもよい。
【０１６３】
また、本実施形態では、上記式（１）の下限（Ｑｃ＝Ｑｍ）に対応する中間電圧Ｖｍ＿ｓを各画素２０の中間電圧Ｖｍの最適値Ｖｍｄとする例を説明したが、本開示はこれに限定されない。例えば、固体撮像装置４０の使用環境の変化等による転送トランジスタ２２の性能変化を考慮して、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄに予めマージンを含ませてもよい。例えば、環境変化等により想定される転送トランジスタ２２の性能変化に対応する分だけ、各画素２０の中間電圧Ｖｍの最適値Ｖｍｄを、Ｖｍ＿ｓより高い値に設定してもよい。また、固体撮像装置４０の使用環境の変化等による転送トランジスタ２２の性能変化を考慮して、最終的に求められる固体撮像装置１の最適中間電圧Ｖｍｏに予めマージンを含ませてもよい。
【０１６４】
さらに、本実施形態では、ＰＧ２１の中間電圧保持電荷量Ｑｃに関する情報として、完全転送動作時に得られる出力データＷＤＭＯＦを用いる例を説明したが、本開示はこれに限定されない。例えば、完全転送動作時に得られる出力データＷＤＭＯＦからＰＧ２１の中間電圧保持電荷量Ｑｃを算出して、該中間電圧保持電荷量Ｑｃに基づいて、最適中間電圧Ｖｍｏを求めてもよい。
【０１６５】
＜４．第３の実施形態：中間電圧をフィードバック制御する構成＞
上記第２の実施形態では、出荷前に予め、最適中間電圧Ｖｍｏを測定して、その情報を固体撮像装置４０の記憶部４１に格納する例を説明したが、本開示はこれに限定されない。例えば、固体撮像装置内において、中間電圧Ｖｍを最適制御する構成にしてもよい。第３の実施形態では、その一構成例を説明する。
【０１６６】
図１４に、本開示の第３の実施形態に係る固体撮像装置の概略構成を示す。なお、図１４は、固体撮像装置全体の概略ブロック構成図である。また、図１４に示す本実施形態の固体撮像装置６０において、図２に示す上記第１の実施形態の固体撮像装置１と同様の構成には、同じ符号を付して示す。
【０１６７】
固体撮像装置６０は、画素部１０と、センサ制御回路１１と、垂直走査回路１２と、カラム処理部１３とを備える。また、固体撮像装置６０は、デジタル処理回路１４と、参照信号生成回路１５と、中間電圧生成回路１６と、中間電圧測定用画素部６１と、中間電圧最適化回路６２とを備える。
【０１６８】
図１４と図２との比較から明らかなように、本実施形態の固体撮像装置６０の構成は、上記第１の実施形態の固体撮像装置１の構成において、さらに、中間電圧測定用画素部６１及び中間電圧最適化回路６２を設けた構成である。それ以外の構成は、上記第１の実施形態の対応する構成と同様である。それゆえ、ここでは、中間電圧測定用画素部６１及び中間電圧最適化回路６２の構成についてのみ説明する。
【０１６９】
中間電圧測定用画素部６１は、中間電圧Ｖｍをフィードバック制御するための専用の画素（不図示）を複数備える。なお、この専用の画素は、通常の読み出し用の画素２０と同様の構成を有する。
【０１７０】
中間電圧最適化回路６２は、中間電圧Ｖｍを最適制御する回路である。具体的には、中間電圧最適化回路６２は、フィードバック制御用の専用画素における中間電圧保持電荷量Ｑｃに対応する出力データを、デジタル処理回路１４を介して取得する。そして、中間電圧最適化回路６２は、取得した中間電圧保持電荷量Ｑｃに対応する出力データが所定の期待値となるように、中間電圧Ｖｍをフィードバック制御する。
【０１７１】
なお、固体撮像装置６０内において、中間電圧Ｖｍを最適制御する構成は、本開示より以前に、本開示技術の提案者らが出願した特開２０１０−１０９６７７号公報で提案されている。本実施形態では、特開２０１０−１０９６７７号公報で提案した手法と同様にして中間電圧Ｖｍのフィードバック制御を行う。ここでは、その手法の概要を、図１５を参照しながら説明する。なお、図１５は、中間電圧Ｖｍのフィードバック制御時のデータ及び中間電圧Ｖｍのフロー状態を示す図であり、図１５中の白抜き矢印が、制御情報のフローを示し、黒矢印が中間電圧Ｖｍのフローを示す。
【０１７２】
本実施形態の固体撮像装置６０では、まず、中間電圧生成回路１６から垂直走査回路１２を介して中間電圧測定用画素部６１内の所定の画素に、所定の中間電圧Ｖｍが印加される。そして、該画素において、上記第２の実施形態で説明した中間電圧設定動作と同様にして、中間転送動作及び完全転送動作を行い、中間電圧保持電荷量Ｑｃに対応する出力データを測定する。
【０１７３】
次いで、中間電圧最適化回路６２は、上記転送動作で測定された中間電圧保持電荷量Ｑｃに対応する出力データを、デジタル処理回路１４を介して取得する。次いで、中間電圧最適化回路６２は、取得した中間電圧保持電荷量Ｑｃに対応する出力データと、所定の期待値とを比較する。そして、中間電圧最適化回路６２は、その比較結果に基づいて、中間電圧保持電荷量Ｑｃに対応する出力データが所定の期待値に近づくように、中間電圧生成回路１６を制御して、中間電圧測定用画素部６１内の所定の画素に印加する中間電圧Ｖｍを調整する。
【０１７４】
本実施形態では、上述した中間電圧Ｖｍの調整動作を繰り返し行い、中間電圧Ｖｍが最適値（期待値）になるようフィードバック制御する。
【０１７５】
本実施形態の固体撮像装置６０では、出荷後も固体撮像装置６０自身で、中間電圧Ｖｍを最適制御することができる。それゆえ、本実施形態では、製造段階で発生する転送トランジスタ２２の性能バラツキの影響だけでなく、使用環境の変化等による転送トランジスタ２２の性能変化の影響も低減することができる。
【０１７６】
また、本実施形態の固体撮像装置６０の中間電圧測定用画素部６１及び中間電圧最適化回路６２以外の構成は、上述のように、上記第１の実施形態の固体撮像装置１の対応する構成と同様であるので、本実施形態では、上記第１の実施形態と同様の効果が得られる。
【０１７７】
＜５．各種変形例＞
本開示の固体撮像装置の構成は、上記各種実施形態で説明した構成に限定されず、例えば、次のような各種変形例が考えられる。
【０１７８】
［変形例１］
上記各種実施形態では、固体撮像装置１が表面照射型の固体撮像装置である例を説明したが、本開示はこれに限定されない。上記本開示の技術は、基板の配線層側とは反対側の表面（裏面）から光が照射される裏面照射型の固体撮像装置にも適用可能である。
【０１７９】
この場合、光がゲート電極を介さず、ＰＧの受光部に入射されるので、上記実施形態のように、ＰＧのゲート電極の膜厚をできる限り薄くしたり、該ゲート電極を透明電極で構成したりする必要が無くなる。
【０１８０】
［変形例２］
上記各種実施形態では、画素信号の読み出し時の信号処理の方式として、デュアルノイズキャンセリング方式を用いる例を説明したが、本開示はこれに限定されない。アナログＣＤＳ処理及びデジタルＣＤＳ処理の一方を実施する方式の固体撮像装置にも上記本開示技術は適用可能であり、同様の効果が得られる。
【０１８１】
［変形例３］
上記各種実施形態では、完全転送時に、ＰＧ２１のゲート電極の電位を接地レベルにする例を説明したが、本開示はこれに限定されない。完全転送時において、ＰＧ２１のゲート領域のポテンシャルの底の位置が、転送トランジスタ２２のポテンシャル障壁の高さ位置又はそれより高い位置になるような電位であれば任意の電位に設定することができる。すなわち、中間転送後にＰＧ２１に残っている全電荷を、完全転送時にＦＤ部２６に転送することができるような電位であれば、完全転送時におけるＰＧ２１のゲート電極の電位を任意の電位に設定することができる。
【０１８２】
例えば、完全転送時に、ＰＧ２１のゲート電極に小さな正電位を印加してもよいし、ＰＧ２１のゲート電極に負電位を印加してもよい。
【０１８３】
完全転送時にＰＧ２１のゲート電極に負電位を印加した場合、完全転送時におけるＰＧ２１のゲート領域のポテンシャル深さをより浅くすることができ、中間転送後にＰＧ２１に残っている全電荷を、より確実に、完全転送時にＦＤ部２６に転送することができる。すなわち、この場合には、より確実に、画素信号を読み出すことができる。なお、この場合には、ＰＧ２１のゲート電極に負電位を印加するための負電圧生成回路を、固体撮像装置内に別途設ける必要がある。
【０１８４】
［変形例４］
上記各種実施形態の固体撮像装置の構成において、ブランキング期間中は、各画素２０内の転送トランジスタ２２のゲート電位を負電位に設定してもよい。この場合には、例えば、転送トランジスタ２２から発生するノイズの影響を低減することができる。なお、この場合も、上記変形例３と同様に、転送トランジスタ２２のゲートに負電圧を印加するための負電圧生成回路を、固体撮像装置内に別途設ける必要がある。
【０１８５】
［変形例５］
上記本開示の技術は、画素部内の画素を行単位で順次走査して、各画素から画素信号を読み出す固体撮像装置だけでなく、画素部内の任意の画素を選択した、該画素から画素信号を読み出すＸ−Ｙアドレス方の固体撮像装置にも適用可能である。また、上記実施形態で説明した固体撮像装置は、それ自身がワンチップで構成されていてもよいし、信号処理回路や光学系などと一体的にパッケージされた撮像モジュールとして構成されていてもよい。
【０１８６】
＜６．電子機器（応用例）の構成＞
本開示に係る固体撮像装置は、各種電子機器に適用可能である。例えば、上記各種実施形態及び各種変形例で説明した固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。ここでは、電子機器の一構成例として、デジタルビデオカメラを例に挙げ説明する。
【０１８７】
図１６に、上記実施形態で説明した固体撮像装置を適用したデジタルビデオカメラ（以下では、単にカメラという）の概略構成を示す。
【０１８８】
カメラ１００は、固体撮像装置１０１と、固体撮像装置１０１の受光部（不図示）に入射光を導く光学系１０２と、固体撮像装置１０１及び光学系１０２間に設けられたシャッタ装置１０３と、固体撮像装置１０１を駆動する駆動回路１０４とを備える。さらに、カメラ１００は、固体撮像装置１０１の出力信号を処理する信号処理回路１０５を備える。
【０１８９】
固体撮像装置１０１は、分割読み出し方式の固体撮像装置であり、例えば、上記各種実施形態及び各種変形例のいずれかで説明した固体撮像装置で構成することができる。その他の各部の構成及び機能は次の通りである。
【０１９０】
光学系（光学レンズ）１０２は、被写体からの像光（入射光）を固体撮像装置１０１の撮像面（不図示）上に結像させる。これにより、固体撮像装置１０１内に、一定期間、信号電荷が蓄積される。なお、光学系１０２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置１０３は、固体撮像装置１０１に光が入射される期間（光照射期間）、及び、固体撮像装置１０１に入射される光を遮蔽する期間（遮光期間）を制御する。
【０１９１】
駆動回路１０４は、固体撮像装置１０１及びシャッタ装置１０３に駆動信号を供給する。そして、駆動回路１０４は、供給した駆動信号により、固体撮像装置１０１の信号処理回路１０５への信号転送動作、及び、シャッタ装置１０３のシャッタ動作を制御する。すなわち、この例では、駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１から信号処理回路１０５への信号転送動作を行う。
【０１９２】
信号処理回路１０５は、固体撮像装置１０１から転送された信号に対して、各種信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
【０１９３】
本実施形態のカメラ１００では、上記各種実施形態又は各種変形例で説明した固体撮像装置を用いるので、上述した転送トランジスタ２２の性能バラツキによる読み出し性能への影響を低減することができ、高画質の撮像が可能になる。
【０１９４】
なお、本開示は、以下のような構成を取ることもできる。
（１）
フォトゲート、電荷電圧変換部、及び、該フォトゲートに蓄積された信号電荷を該電荷電圧変換部に転送する転送トランジスタを含む画素を複数有する画素部と、
前記フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の該中間転送動作において、前記転送トランジスタのゲートに印加する中間電圧を生成するとともに、該中間電圧を前記フォトゲートの駆動電圧として前記フォトゲートのゲート電極に印加する中間電圧生成回路と
を備える固体撮像装置。
（２）
さらに、前記画素から出力されたアナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記デジタルアナログ変換回路の後段に設けられ、前記中間転送動作時に前記アナログデジタル変換回路で変換された第１デジタル出力データ、及び、前記完全転送動作時に前記アナログデジタル変換回路で変換された第２デジタル出力データを取得し、該第１デジタル出力データ及び該第２デジタル出力データに対して加算処理又は非加算処理を行うデジタル加算／非加算回路とを備える
（１）に記載の固体撮像装置。
（３）
前記デジタル加算／非加算回路は、前記第１デジタル出力データが所定の上限閾値より大きい場合には、前記第１デジタル出力データにフルカウント値を加算して出力する
（２）に記載の固体撮像装置。
（４）
前記デジタル加算／非加算回路は、前記第１デジタル出力データ及び前記第１デジタル出力データの少なくとも一方が所定の下限閾値より小さい場合には、前記第１デジタル出力データと前記第１デジタル出力データとを加算せずに、前記第２デジタル出力データを出力する
（２）又は（３）に記載の固体撮像装置。
（５）
さらに、前記アナログデジタル変換回路の前段に設けられ、前記中間転送動作時に前記画素から出力された第１アナログ出力データ、及び、前記完全転送動作時に前記画素から出力された第２アナログ出力データを取得し、該第１アナログ出力データ及び該第２アナログ出力データに対して加算処理又は非加算処理を行うアナログ加算／非加算回路を備える
（２）〜（４）のいずれか一項に記載の固体撮像装置。
（６）
さらに、前記中間転送動作時に前記転送トランジスタのゲートに印加する中間電圧の最適値の情報が格納されている記憶部を備える
（１）〜（５）のいずれか一項に記載の固体撮像装置。
（７）
さらに、前記中間転送動作時に前記転送トランジスタのゲートに印加する中間電圧の最適値を求めるための画素を複数含む中間電圧測定用画素部と、
前記中間電圧測定用画素部内の前記画素の出力データに基づいて、前記中間電圧がその最適値になるようにフィードバック制御する中間電圧最適化回路とを備える
（１）〜（６）のいずれか一項に記載の固体撮像装置。
（８）
ブランキング期間に前記転送トランジスタのゲートに印加される電圧が、負電圧である
（１）〜（７）のいずれか一項に記載の固体撮像装置。
（９）
前記フォトゲートのゲート電極が、前記フォトゲートの光入射面とは反対側の面に設けられている
（１）〜（８）のいずれか一項に記載の固体撮像装置。
（１０）
フォトゲート、電荷電圧変換部、及び、該フォトゲートに蓄積された信号電荷を該電荷電圧変換部に転送する転送トランジスタを含む画素を複数有する画素部と、前記フォトゲートに蓄積された信号電荷を所定回数の中間転送動作及び完全転送動作により読み出す際の該中間転送動作において、前記転送トランジスタのゲートに印加する中間電圧を生成するとともに、該中間電圧を前記フォトゲートの駆動電圧として前記フォトゲートのゲート電極に印加する中間電圧生成回路とを有する固体撮像装置と、
前記固体撮像装置の出力信号に対して所定の処理を施す信号処理回路と
を備える電子機器。
【符号の説明】
【０１９５】
１，４０，６０…固体撮像装置、１０…画素部、１１…センサ制御回路、１２…垂直走査回路、１３…カラム処理部、１４…デジタル処理回路、１５…参照信号生成回路、１６…中間信号生成回路、２０…画素、２１…フォトゲート（ＰＧ）、２２…転送トランジスタ、２３…増幅トランジスタ、２４…リセットトランジスタ、２５…選択トランジスタ、２６…フローティングディフュージョン（ＦＤ）部、３０…単位回路、３１…アナログＣＤＳ回路、４１…記憶部、５０…検査機器、５１…中間電圧設定部、６１…中間電圧測定用画素部、６２…中間電圧最適化回路
【図１】
2013197697.tif 000003
【図２】
2013197697.tif 000004
【図３】
2013197697.tif 000005
【図４】
2013197697.tif 000006
【図５】
2013197697.tif 000007
【図６】
2013197697.tif 000008
【図７】
2013197697.tif 000009
【図８】
2013197697.tif 000010
【図９】
2013197697.tif 000011
【図１０】
2013197697.tif 000012
【図１１】
2013197697.tif 000013
【図１２】
2013197697.tif 000014
【図１３】
2013197697.tif 000015
【図１４】
2013197697.tif 000016
【図１５】
2013197697.tif 000017
【図１６】
2013197697.tif 000018