(57)【要約】【課題】天絡などにより出力端子に目標電圧と逆極性の電圧が印加されたときに発生するＭＯＳトランジスタのラッチアップを回避する。【解決手段】フライングキャパシタＣｉｎと出力キャパシタＣｏｕｔとの間に介挿されたトランスファーＭＯＳトランジスタＮ１の、バルク端子とグラウンドとの間およびソースとバルク端子との間にそれぞれバルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２を設け、出力電圧ＶＯＵＴが基準電圧Ｖｒｅｆ１よりも小さければＭＯＳトランジスタＭ１をオフ、ＭＯＳトランジスタＭ２をオンとして出力電圧ＶＯＵＴをバルク端子に供給し、出力電圧ＶＯＵＴが基準電圧Ｖｒｅｆ１以下であればＭＯＳトランジスタＭ１をオン、ＭＯＳトランジスタＭ２をオフとしてグラウンド電圧をバルク端子に供給する。【選択図】          図１
2013110882.tif 000002
【特許請求の範囲】
【請求項１】
チャージ用キャパシタとグラウンドとの間に介挿され、オン状態に制御されて前記チャージ用キャパシタに電荷を蓄えるチャージＭＯＳトランジスタと、
前記チャージ用キャパシタと入力電圧が目標電圧に変換されて出力電圧として蓄えられる出力キャパシタとの間に介挿され、前記チャージＭＯＳトランジスタと交互にオン状態に制御されて前記チャージ用キャパシタの電荷を前記出力キャパシタに転送するトランスファーＭＯＳトランジスタと、
当該トランスファーＭＯＳトランジスタへのバルク電圧を切り替える第１のバルク電圧制御部と、を備え、
当該第１のバルク電圧制御部は、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記出力電圧を前記バルク電圧として供給し、前記出力電圧の極性と前記目標電圧の極性とが不一致であるときグラウンド電圧を前記バルク電圧として供給することを特徴とするチャージポンプ回路。
【請求項２】
前記第１のバルク電圧制御部は、
前記トランスファーＭＯＳトランジスタのバルクとグラウンドとの間に介挿される第１のバルク電圧切り替えトランジスタと、
前記トランスファーＭＯＳトランジスタのバルクと当該トランスファーＭＯＳトランジスタの前記出力キャパシタ側の端子との間に介挿される第２のバルク電圧切り替えトランジスタと、
前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第１のバルク電圧切り替えトランジスタをオフとし不一致であるときオンとする第１の制御信号を生成する第１の制御信号生成部と、
前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第２のバルク電圧切り替えトランジスタをオンとし不一致であるときオフとする第２の制御信号を生成する第２の制御信号生成部と、
を備えることを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記第２の制御信号生成部は、前記出力電圧と第１の基準電圧とを比較し当該比較結果を前記第２の制御信号とするコンパレータであることを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記第１の制御信号生成部は、前記第２の制御信号をレベルシフトして前記第１の制御信号を生成するレベルシフタであることを特徴とする請求項２または請求項３記載のチャージポンプ回路。
【請求項５】
前記チャージＭＯＳトランジスタへのバルク電圧を切り替える第２のバルク電圧制御部をさらに備え、
当該第２のバルク電圧制御部は、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記チャージＭＯＳトランジスタのソース電圧を前記バルク電圧として供給し、前記出力電圧の極性と前記目標電圧の極性とが不一致であるときグラウンド電圧を前記バルク電圧として供給することを特徴とする請求項１から請求項４の何れか１項に記載のチャージポンプ回路。
【請求項６】
前記第２のバルク電圧制御部は、
前記チャージＭＯＳトランジスタのバルクとグラウンドとの間に介挿される第３のバルク電圧切り替えトランジスタと、
前記チャージＭＯＳトランジスタのバルクと当該チャージＭＯＳトランジスタのソースとの間に介挿される第４のバルク電圧切り替えトランジスタと、
前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第３のバルク電圧切り替えトランジスタをオフとし不一致であるときオンとする第３の制御信号を生成する第３の制御信号生成部と、
前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第４のバルク電圧切り替えトランジスタをオンとし不一致であるときオフとする第４の制御信号を生成する第４の制御信号生成部と、
を備えることを特徴とする請求項５記載のチャージポンプ回路。
【請求項７】
前記第４の制御信号生成部は、前記出力電圧と第２の基準電圧とを比較し当該比較結果を前記第４の制御信号とするコンパレータであることを特徴とする請求項６記載のチャージポンプ回路。
【請求項８】
前記第３の制御信号生成部は、前記第４の制御信号をレベルシフトして前記第３の制御信号を生成するレベルシフタであることを特徴とする請求項６または請求項７記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
従来、液晶パネルやＬＥＤを駆動する回路として、チャージポンプ回路がよく用いられる。このチャージポンプ回路は、バッテリなどの電圧を入力電圧とし、この入力電圧を負電圧に昇圧したり、バッテリの電圧よりも高い正電圧に昇圧したりする回路である。
図３は、従来のチャージポンプ回路の一例を示す回路図であり、負電圧を生成する回路である。
【０００３】
図３のチャージポンプ回路１００は、入力電圧Ｖｉｎを入力して電荷を蓄えるフライングキャパシタＣｉｎと、フライングキャパシタＣｉｎに電荷を蓄えるためのスイッチであるチャージＭＯＳトランジスタＰ１およびＮ２と、フライングキャパシタＣｉｎに蓄えられた電荷を蓄えて出力電圧として出力する出力キャパシタＣｏｕｔと、フライングキャパシタＣｉｎに蓄えられた電荷を出力キャパシタＣｏｕｔに転送するためのスイッチであるトランスファーＭＯＳトランジスタＮ１およびＮ３と、これら各ＭＯＳトランジスタＮ１〜Ｎ３およびＰ１をそれぞれ駆動するドライバＤｒｉｖｅｒ１〜Ｄｒｉｖｅｒ４と、を備えている。
【０００４】
前記チャージＭＯＳトランジスタＰ１はＰチャネル型ＭＯＳトランジスタで構成され、チャージＭＯＳトランジスタＮ２、トランスファーＭＯＳトランジスタＮ１およびＮ３はＮチャネル型ＭＯＳトランジスタで構成される。
チャージＭＯＳトランジスタＰ１のソースには入力電圧Ｖｉｎが供給され、チャージＭＯＳトランジスタＰ１のドレインは、フライングキャパシタＣｉｎの一端に接続されるとともに、トランスファーＭＯＳトランジスタＮ３を介してグラウンドに接続される。
【０００５】
フライングキャパシタＣｉｎの他端は、トランスファーＭＯＳトランジスタＮ１を介して出力キャパシタＣｏｕｔの一端に接続されるとともに、チャージＭＯＳトランジスタＮ２を介してグラウンドに接続される。出力キャパシタＣｏｕｔの他端はグラウンドに接続される。
そして、トランスファーＭＯＳトランジスタＮ１と出力キャパシタＣｏｕｔとの間に設けられた出力端子Ｔ１の電位、すなわち出力キャパシタＣｏｕｔの両端の電圧が出力電圧ＶＯＵＴとして出力される。なお、図３のチャージポンプ回路１００は、入力電圧Ｖｉｎが正電圧「ＶＤＤ」であり、出力電圧ＶＯＵＴが負電圧「−ＶＤＤ」である。
【０００６】
図３のチャージポンプ回路１００は、ドライバＤｒｉｖｅｒ１〜４によりチャージＭＯＳトランジスタＰ１およびＮ２をオンし、且つトランスファーＭＯＳトランジスタＮ１およびＮ３をオフすることにより、入力電圧ＶｉｎをフライングキャパシタＣｉｎに与えて電荷を蓄える。次に、チャージＭＯＳトランジスタＰ１およびＮ２をオフし、且つトランスファーＭＯＳトランジスタＮ１およびＮ３をオンすることにより、フライングキャパシタＣｉｎに蓄えられた電荷を出力キャパシタＣｏｕｔに転送する。上記動作を繰り返すことで、出力電圧ＶＯＵＴを負電圧に昇圧する。
【０００７】
このようなチャージポンプ回路は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−３８８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、従来のチャージポンプ回路１００は、天絡（正電圧にショート）などにより、出力端子Ｔ１に目標とする出力電圧（図３の場合には「−ＶＤＤ」）とは逆極性の電圧が印加されると、ラッチアップが起きる可能性がある。
図４を参照して、出力端子Ｔ１が目標とする出力電圧（「−ＶＤＤ」）と逆極性の電圧に天絡された場合に起きるラッチアップ動作を、図４を参照して説明する。
【００１０】
なお、図４は、図３に示す従来の負電圧を発生するチャージポンプ回路１００のラッチアップ発生原理を説明するための図である。
図４では、出力端子Ｔ１が、絶対値が比較的大きくラッチアップが起こりやすい正電圧「ＶＤＤ」に天絡された場合を例示している。
出力キャパシタＣｏｕｔに負電圧を生成する電荷を転送するトランスファーＭＯＳトランジスタＮ１のバルク（Ｐ＋）には、通常、出力電圧ＶＯＵＴが印加されている。
【００１１】
そのため、仮に出力端子Ｔ１が天絡されると、トランスファーＭＯＳトランジスタＮ１のバルク（Ｐ＋）とトランスファーＭＯＳトランジスタＮ１のドレイン（Ｎ＋）と基盤（ＰＳＵＢ）から分離する為のＮウェル（Ｄ−ＮＷＥＬＬ：深いＮウェル）とで形成される寄生バイポーラトランジスタＢ１がオン状態となる。
この寄生バイポーラトランジスタＢ１がオン状態となることによって、Ｎウェル（Ｄ−ＮＷＥＬＬ：Ｎ型低濃度ウェル）の電圧が基盤（ＰＳＵＢ）の電圧より低くなり、ＭＯＳトランジスタＮ１のバルク（Ｐ＋）とＮウェル（Ｄ−ＮＷＥＬＬ）と基盤（ＰＳＵＢ）とで形成される寄生バイポーラトランジスタＢ２がオン状態となる。
【００１２】
寄生バイポーラトランジスタＢ１および寄生バイポーラトランジスタＢ２はともにサイリスタ構造になっており、寄生バイポーラトランジスタＢ１および寄生バイポーラトランジスタＢ２がオン状態となることでラッチアップが起きる可能性がある。つまり、図４に矢印で示すように出力端子Ｔ１からフライングキャパシタＣｉｎに向けて、また出力端子Ｔ１から基盤（ＰＳＵＢ）に向けて過電流が流れることになる。そのため、ラッチアップが起きると、トランスファーＭＯＳトランジスタＮ１に過電流が流れ、トランスファーＭＯＳトランジスタＮ１が通常とは異なる動作をする可能性がある。
【００１３】
本発明は上記した点に鑑みて行われたものであり、出力端子に目標とする出力電圧とは逆極性の電圧が印加された場合であっても、出力キャパシタ側のトランスファーＭＯＳトランジスタがラッチアップすることを回避することの可能なチャージポンプ回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明の請求項１にかかるチャージポンプ回路は、チャージ用キャパシタとグラウンドとの間に介挿され、オン状態に制御されて前記チャージ用キャパシタに電荷を蓄えるチャージＭＯＳトランジスタと、前記チャージ用キャパシタと入力電圧が目標電圧に変換されて出力電圧として蓄えられる出力キャパシタとの間に介挿され、前記チャージＭＯＳトランジスタと交互にオン状態に制御されて前記チャージ用キャパシタの電荷を前記出力キャパシタに転送するトランスファーＭＯＳトランジスタと、当該トランスファーＭＯＳトランジスタへのバルク電圧を切り替える第１のバルク電圧制御部と、を備え、当該第１のバルク電圧制御部は、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記出力電圧を前記バルク電圧として供給し、前記出力電圧の極性と前記目標電圧の極性とが不一致であるときグラウンド電圧を前記バルク電圧として供給することを特徴としている。
【００１５】
請求項２にかかるチャージポンプ回路は、請求項１記載のチャージポンプ回路において、前記第１のバルク電圧制御部は、前記トランスファーＭＯＳトランジスタのバルクとグラウンドとの間に介挿される第１のバルク電圧切り替えトランジスタと、前記トランスファーＭＯＳトランジスタのバルクと当該トランスファーＭＯＳトランジスタの前記出力キャパシタ側の端子との間に介挿される第２のバルク電圧切り替えトランジスタと、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第１のバルク電圧切り替えトランジスタをオフとし不一致であるときオンとする第１の制御信号を生成する第１の制御信号生成部と、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第２のバルク電圧切り替えトランジスタをオンとし不一致であるときオフとする第２の制御信号を生成する第２の制御信号生成部と、を備えることを特徴としている。
【００１６】
請求項３にかかるチャージポンプ回路は、請求項２記載のチャージポンプ回路において、前記第２の制御信号生成部は、前記出力電圧と第１の基準電圧とを比較し当該比較結果を前記第２の制御信号とするコンパレータであることを特徴としている。
請求項４にかかるチャージポンプ回路は、請求項２または請求項３記載のチャージポンプ回路において、前記第１の制御信号生成部は、前記第２の制御信号をレベルシフトして前記第１の制御信号を生成するレベルシフタであることを特徴としている。
【００１７】
請求項５にかかるチャージポンプ回路は、請求項１から請求項４の何れか１項に記載のチャージポンプ回路において、前記チャージＭＯＳトランジスタへのバルク電圧を切り替える第２のバルク電圧制御部をさらに備え、当該第２のバルク電圧制御部は、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記チャージＭＯＳトランジスタのソース電圧を前記バルク電圧として供給し、前記出力電圧の極性と前記目標電圧の極性とが不一致であるときグラウンド電圧を前記バルク電圧として供給することを特徴としている。
【００１８】
請求項６にかかるチャージポンプ回路は、請求項５記載のチャージポンプ回路において、前記第２のバルク電圧制御部は、前記チャージＭＯＳトランジスタのバルクとグラウンドとの間に介挿される第３のバルク電圧切り替えトランジスタと、前記チャージＭＯＳトランジスタのバルクと当該チャージＭＯＳトランジスタのソースとの間に介挿される第４のバルク電圧切り替えトランジスタと、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第３のバルク電圧切り替えトランジスタをオフとし不一致であるときオンとする第３の制御信号を生成する第３の制御信号生成部と、前記出力電圧の極性と前記目標電圧の極性とが一致するとき前記第４のバルク電圧切り替えトランジスタをオンとし不一致であるときオフとする第４の制御信号を生成する第４の制御信号生成部と、を備えることを特徴としている。
【００１９】
請求項７にかかるチャージポンプ回路は、請求項６記載のチャージポンプ回路において、前記第４の制御信号生成部は、前記出力電圧と第２の基準電圧とを比較し当該比較結果を前記第４の制御信号とするコンパレータであることを特徴としている。
請求項８にかかるチャージポンプ回路は、請求項６または請求項７記載のチャージポンプ回路において、前記第３の制御信号生成部は、前記第４の制御信号をレベルシフトして前記第３の制御信号を生成するレベルシフタであることを特徴としている。
【発明の効果】
【００２０】
本発明によれば、チャージ用キャパシタと出力キャパシタとの間に介挿されたトランスファーＭＯＳトランジスタのバルク電圧を、出力電圧の極性に応じて切り替えるようにしたため、出力電圧の出力端に、出力電圧の目標電圧と逆極性の電圧が印加されたときに発生する前記トランスファーＭＯＳトランジスタのラッチアップを回避することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態におけるチャージポンプ回路の一例を示す回路図である。
【図２】本発明の第２の実施形態におけるチャージポンプ回路の一例を示す回路図である。
【図３】従来の負電圧を生成するチャージポンプ回路の一例を示す回路図である。
【図４】従来のラッチアップ発生原理を説明するための説明図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施形態）
まず、第１の実施の形態を説明する。
＜構成＞
図１は、本発明の一実施形態を示す、チャージポンプ回路１の構成の一例を示す回路図である。
このチャージポンプ回路１は、図３に示す従来のチャージポンプ回路１００において、出力キャパシタＣｏｕｔ側のトランスファーＭＯＳトランジスタＮ１のバルク電圧を切り換えるバルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２と、出力電圧ＶＯＵＴに応じてバルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２のオンオフを制御する制御信号を出力する制御回路Ｃｏｎｔ１と、をさらに備えたものである。ただし、トランスファーＭＯＳトランジスタＮ１およびバルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２はＮチャネルＭＯＳトランジスタで構成される。この構成により、トランスファーＭＯＳトランジスタＮ１のラッチアップを防ぐことができる。なお、図１において、従来と同一部分には同一符号を付与している。
【００２３】
すなわち、図１に示すように、Ｐチャネル型ＭＯＳトランジスタからなるチャージＭＯＳトランジスタＰ１のソースに入力電圧Ｖｉｎが供給され、チャージＭＯＳトランジスタＰ１のドレインは、フライングキャパシタＣｉｎの一端に接続されるとともに、Ｎチャネル型ＭＯＳトランジスタからなるトランスファーＭＯＳトランジスタＮ３を介してグラウンドに接続される。チャージＭＯＳトランジスタＰ１のバルク端子には入力電圧Ｖｉｎが供給され、トランスファーＭＯＳトランジスタＮ３のバルク端子はグラウンドに接続される。
【００２４】
フライングキャパシタＣｉｎの他端は、Ｎチャネル型ＭＯＳトランジスタからなるトランスファーＭＯＳトランジスタＮ１を介して出力キャパシタＣｏｕｔの一端に接続されるとともに、Ｎチャネル型ＭＯＳトランジスタからなるチャージＭＯＳトランジスタＮ２を介してグラウンドに接続される。出力キャパシタＣｏｕｔの他端はグラウンドに接続される。トランスファーＭＯＳトランジスタＮ１のバルク端子には出力電圧ＶＯＵＴ又はグラウンド電圧が供給される。チャージＭＯＳトランジスタＮ２のバルク端子はソースに接続される。
【００２５】
そして、トランスファーＭＯＳトランジスタＮ１と出力キャパシタＣｏｕｔとの間に設けられた出力端子Ｔ１の電位、すなわち出力キャパシタＣｏｕｔの両端の電圧が出力電圧ＶＯＵＴとして出力される。なお、図１のチャージポンプ回路１は、入力電圧Ｖｉｎが正電圧「ＶＤＤ」であり、出力電圧ＶＯＵＴが負電圧「−ＶＤＤ」である。
さらに、トランスファーＭＯＳトランジスタＮ１のソースとグラウンドとの間に、直列に接続されたバルク電圧切り替えトランジスタＭ１およびＭ２が接続され、バルク電圧切り替えトランジスタＭ１のドレインがグラウンドに接続され、バルク電圧切り替えトランジスタＭ２のソースがトランスファーＭＯＳトランジスタＮ１のソースに接続される。
【００２６】
このバルク電圧切り替えトランジスタＭ１とＭ２との接続点の電位が、バルク電圧切り替えトランジスタＭ１およびＭ２のバルク端子それぞれに供給されるとともに、トランスファーＭＯＳトランジスタＮ１のバルク端子に供給される。
このバルク電圧切り替えトランジスタＭ１およびＭ２は、制御回路Ｃｏｎｔ１により制御される。
【００２７】
制御回路Ｃｏｎｔ１は、基準電圧Ｖｒｅｆ１と出力電圧ＶＯＵＴとを比較するコンパレータＣｏｍｐ１と、コンパレータＣｏｍｐ１の出力電圧をレベルシフトするレベルシフタＬｖ１とを備えている。
コンパレータＣｏｍｐ１の出力はバルク電圧切り替えトランジスタＭ２のゲートに入力されるとともに、レベルシフタＬｖ１に入力される。
【００２８】
レベルシフタＬｖ１の出力は、バルク電圧切り替えトランジスタＭ１のゲートに入力される。
コンパレータＣｏｍｐ１は、基準電圧Ｖｒｅｆ１と出力電圧ＶＯＵＴとを比較し、基準電圧Ｖｒｅｆ１が出力電圧ＶＯＵＴよりも大きいときにはハイレベルの電圧信号を出力し、逆に基準電圧Ｖｒｅｆ１以下であるときにはローレベルの電圧信号を出力する。
【００２９】
ここで、基準電圧Ｖｒｅｆ１は、出力端子Ｔ１が天絡されたことを判定するための電圧であり、トランスファーＭＯＳトランジスタＮ１のラッチアップが起こり得るバルク端子電圧相当の電圧である。
レベルシフタＬｖ１は、例えばＣＭＯＳインバータ回路で構成され、一定電圧Ｖｄｄおよび出力電圧ＶＯＵＴ間電圧を電源電圧として動作する。そして、コンパレータＣｏｍｐ１からハイレベルの電圧信号が入力されたときこれを反転しローレベルの電圧信号（すなわち出力電圧ＶＯＵＴ）に変換して出力する。またコンパレータＣｏｍｐ１からローレベルの電圧信号が入力されたときこれを反転しハイレベルの電圧信号（すなわち電源電圧Ｖｄｄ）に変換しこれを出力する。
【００３０】
以上の構成により、制御回路Ｃｏｎｔ１は、通常動作時、バルク切り替えＭＯＳトランジスタＭ１のゲートに、レベルシフタＬｖ１から負電圧である出力電圧ＶＯＵＴを出力してバルク切り替えＭＯＳトランジスタＭ１をオフし、バルク切り替えＭＯＳトランジスタＭ２のゲートに、コンパレータＣｏｍｐ１からコンパレータＣｏｍｐ１の正電圧の電源電圧からなるハイレベルの電圧信号を出力してバルク切り替えＭＯＳトランジスタＭ２をオンする。
【００３１】
上述のように、通常動作時、制御回路Ｃｏｎｔ１はバルク切り替えＭＯＳトランジスタＭ１のゲートに負電圧を出力することで、バルク切り替えＭＯＳトランジスタＭ１を完全にオフするようにしている。
また、制御回路Ｃｏｎｔ１は、出力端子Ｔ１が天絡されたとき、バルク電圧切り替えＭＯＳトランジスタＭ１のゲートに、レベルシフタＬｖ１からレベルシフタＬｖ１の正電圧である電源電圧Ｖｄｄを出力してバルク電圧切り替えＭＯＳトランジスタＭ１をオンし、バルク電圧切り替えＭＯＳトランジスタＭ２のゲートに、コンパレータＣｏｍｐ１の低電位側の電源電圧であるグラウンド電圧を出力してバルク電圧切り替えＭＯＳトランジスタＭ２をオフする。
【００３２】
なお、制御回路Ｃｏｎｔ１は、バルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２をオンオフできる電圧を出力できればよく、上述した構成に限らない。
また、前記トランスファーＭＯＳトランジスタＮ１、Ｎ３、およびチャージＭＯＳトランジスタＰ１、Ｎ２は、それぞれドライバＤｒｉｖｅｒ１〜４により制御される。そして、Ｄｒｉｖｅｒ１および２、レベルシフタＬｖ１は、それぞれ一定電圧からなる高電位側電源電圧および出力電圧ＶＯＵＴ間の電圧を電源電圧として動作し、Ｄｒｉｖｅｒ３および４、コンパレータＣｏｍｐ１はそれぞれ一定電圧からなる高電位側電源電圧およびグラウンド間の電圧を電源電圧として動作する。
そして、これらドライバＤｒｉｖｅｒ１〜４は、それぞれ図示しない上位装置によって制御される。
【００３３】
＜動作＞
次に、本発明の第１実施形態に係るチャージポンプ回路１の動作説明をする。
ただし、説明を簡略化するために、本実施形態では、正電圧「ＶＤＤ」を「１０Ｖ」とし、入力電圧Ｖｉｎを「ＶＤＤ」（すなわち「１０Ｖ」）」、目標とする出力電圧ＶＯＵＴを「−ＶＤＤ（すなわち「−１０Ｖ」）」とする。また、コンパレータＣｏｍｐ１、ドライバＤｒｉｖｅｒ１、Ｄｒｉｖｅｒ２の高電位側の電源電圧を「５Ｖ」、基準電圧Ｖｒｅｆ１を「１Ｖ」として説明する。
【００３４】
（通常動作時）
まず、出力端子Ｔ１が入力電圧Ｖｉｎ（「ＶＤＤ」）に短絡（天絡）されていないとき、すなわち通常動作時の説明をする。
図示しない上位装置によりドライバＤｒｉｖｅｒ１〜４を介して各ＭＯＳトランジスタを駆動制御し、まずチャージＭＯＳトランジスタＰ１およびチャージＭＯＳトランジスタＮ２をオンに制御し、且つトランスファーＭＯＳトランジスタＮ１およびＮ３をオフに制御する。これにより、入力電圧ＶｉｎをフライングキャパシタＣｉｎに与えて電荷を蓄える。
【００３５】
次に、チャージＭＯＳトランジスタＰ１およびＮ２をオフに制御し、且つトランスファーＭＯＳトランジスタＮ１およびＮ３をオンに制御することにより、フライングキャパシタＣｉｎに蓄えられた電荷を出力キャパシタＣｏｕｔに転送する。
ここで、フライングキャパシタＣｉｎとチャージＭＯＳトランジスタＰ１との間に介挿された端子をＴ２、フライングキャパシタＣｉｎとトランスファーＭＯＳトランジスタＮ１およびチャージＭＯＳトランジスタＮ２との間に介挿された端子をＴ３とする。
【００３６】
この端子Ｔ２およびＴ３は、フライングキャパシタＣｉｎを外付けする場合の接続端子である。つまり、チャージポンプ回路１は、フライングキャパシタＣｉｎを外付け部品で実現することもある。これら端子Ｔ２およびＴ３は、フライングキャパシタＣｉｎを外付けするための端子である。
各ＭＯＳトランジスタのオン抵抗の値を「０」とすると、端子Ｔ２は「１０Ｖ」と「０Ｖ」、端子Ｔ３は「０Ｖ」と「−１０Ｖ」の値を交互にとる。
【００３７】
上記動作を交互に繰り返すことで、出力電圧ＶＯＵＴが負電圧に昇圧されて、負電圧「−１０Ｖ」が出力端子Ｔ１に出力される。
また、制御回路Ｃｏｎｔ１は、出力電圧ＶＯＵＴすなわち負電圧「−１０Ｖ」が入力され、負電圧「−１０Ｖ」は、コンパレータＣｏｍｐ１とレベルシフタＬｖ１とに入力される。
【００３８】
コンパレータＣｏｍｐ１は、入力された出力電圧ＶＯＵＴすなわち負電圧「−１０Ｖ」と基準電圧「１Ｖ」とを比較する。負電圧「−１０Ｖ」は、基準電圧「１Ｖ」より小さいので、コンパレータＣｏｍｐ１は、ハイレベルの電圧信号すなわち「５Ｖ」をバルク電圧切り替えＭＯＳトランジスタＭ２のゲートとレベルシフタＬｖ１とに出力する。
レベルシフタＬｖ１は、入力されたハイレベルの電圧信号「５Ｖ」を変換するとともに反転してローレベルである「−１０Ｖ」をバルク電圧切り替えＭＯＳトランジスタＭ１のゲートに出力する。
【００３９】
このため、トランスファーＭＯＳトランジスタＮ１のバルク電圧を切り換えるバルク電圧切り替えＭＯＳトランジスタＭ１はオフし、ＭＯＳトランジスタＭ２はオンする。その結果、出力電圧ＶＯＵＴがトランスファーＭＯＳトランジスタＮ１のバルク端子に供給されることになる。
また、バルク電圧切り替えＭＯＳトランジスタＭ１のゲートに負電圧である「−１０Ｖ」を出力することでバルク電圧切り替えＭＯＳトランジスタＭ１を完全にオフすることができる。つまり、レベルシフタＬｖ１により、バルク電圧切り替えＭＯＳトランジスタＭ１を完全にオフすることができるため、グラウンド電圧が出力端子Ｔ１に伝わることをより確実に防ぐことができる。
【００４０】
（ラッチアップ防止時）
次に、出力端子Ｔ１が負電圧（「−ＶＤＤ」）を出力している途中で出力端子Ｔ１が「−ＶＤＤ（「−１０Ｖ」）」と逆極性である「入力電圧ＶｉｎすなわちＶＤＤ（「１０Ｖ」）」に天絡された場合の動作、つまりラッチアップ防止時の動作を説明する。
上述のように通常動作では、バルク電圧切り替えＭＯＳトランジスタＭ２がオンし、バルク電圧切り替えＭＯＳトランジスタＭ１がオフしているので、トランスファーＭＯＳトランジスタＮ１のバルクノードは、出力端子Ｔ１の出力電圧ＶＯＵＴ（「−ＶＤＤ」）と同電圧となっている。
この状態から、出力端子Ｔ１が「入力電圧ＶｉｎすなわちＶＤＤ（「１０Ｖ」）」に天絡されると、出力信号ＶＯＵＴとしてＶＤＤ（「１０Ｖ」）が制御回路Ｃｏｎｔ１に入力される。
【００４１】
コンパレータＣｏｍｐ１は、ＶＤＤ（「１０Ｖ」）と基準電圧「１Ｖ」とを比較して、ローレベルの電圧信号である例えば「０Ｖ」をバルク電圧切り替えＭＯＳトランジスタＭ２のゲートとレベルシフタＬｖ１とに出力する。レベルシフタＬｖ１は入力されたローレベル「０Ｖ」をレベル変換しこれを反転して「１０Ｖ」として、バルク電圧切り替えＭＯＳトランジスタＭ１のゲートに出力する。このため、バルク電圧切り替えＭＯＳトランジスタＭ１はオンし、Ｍ２はオフする。
バルク電圧切り替えＭＯＳトランジスタＭ１がオンし、Ｍ２がオフすることで、トランスファーＭＯＳトランジスタＮ１にはグラウンド電圧が供給されバルク電圧は「０Ｖ」となる。
【００４２】
その結果、トランスファーＭＯＳトランジスタＮ１のドレイン電圧がトランスファーＭＯＳトランジスタＮ１のバルク電圧より高くなる。つまり、トランスファーＭＯＳトランジスタＮ１のドレイン−バルク間に形成されるダイオードの順方向電圧が負電圧になる。すなわち、図４で説明した前述の、トランスファーＭＯＳトランジスタＮ１のバルク（Ｐ＋）とトランスファーＭＯＳトランジスタＮ１のドレイン（Ｎ＋）と基盤（ＰＳＵＢ）から分離する為のＮウェル（Ｄ−ＮＷＥＬＬ）とからなる寄生バイポーラトランジスタのベースエミッタ間電圧が負電圧になり、ベースエミッタ間に電流は流れない。その結果、出力端子Ｔ１が天絡されたときのトランスファーＭＯＳトランジスタＮ１のラッチアップを防ぐことができる。
【００４３】
なお、トランスファーＭＯＳトランジスタＮ３のバルクには、グラウンド電圧が与えられており、また、チャージＭＯＳトランジスタＰ１のバルクには、入力電圧Ｖｉｎ（ＶＤＤ）が与えられているので、これらトランスファーＭＯＳトランジスタＮ３およびチャージＭＯＳトランジスタＰ１において、出力端子Ｔ１が天絡することによるラッチアップは起こらない。
【００４４】
上述の説明では、天絡される電圧が負電圧「−ＶＤＤ」と絶対値が同じ正電圧「ＶＤＤ」を例として説明したが、負電圧「−ＶＤＤ」と絶対値が同じ正電圧「ＶＤＤ」に限られるものではなく、絶対値の大きさに関係なく、天絡される電圧と出力電圧ＶＯＵＴとが逆極性であっても上記と同様にラッチアップ回避動作を行うことができ、すなわちラッチアップを防ぐことができる。
【００４５】
このように、第１の実施形態のチャージポンプ回路１は、上述した構成及び動作により、出力端子Ｔ１に出力電圧ＶＯＵＴと逆極性の電圧が印加されたときに発生する出力キャパシタ側のトランスファーＭＯＳトランジスタＮ１のラッチアップを防ぐことができるという効果を奏する。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態を、図２を伴って説明する。
＜構成＞
まず、第２の実施形態におけるチャージポンプ回路２の構成を説明する。図２は、第２の実施形態におけるチャージポンプ回路２の一例を示す回路図である。
第２の実施形態におけるチャージポンプ回路２は、図１に示す第１の実施形態におけるチャージポンプ回路１において、さらに、出力キャパシタＣｏｕｔ側のチャージＭＯＳトランジスタＮ２のバルク電圧を切り換えるためのバルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４と、端子Ｔ３の電圧や出力電圧ＶＯＵＴに応じて、バルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４のオンオフを制御する制御信号を出力する制御回路Ｃｏｎｔ２とを備えたものである。
【００４７】
なお、図１に示す上記第１の実施形態におけるチャージポンプ回路１と同一部には同一符号を付与し、その詳細な説明は省略する。
チャージポンプ回路２は、図２に示すように、チャージＭＯＳトランジスタＮ２のソースおよびドレイン間に、直列に接続されたバルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４が接続されている。
【００４８】
制御回路Ｃｏｎｔ２は、上記第１の実施の形態における制御回路Ｃｏｎｔ１と同一構成を有し、基準電圧Ｖｒｅｆ２と、端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１のソース電圧とを比較するコンパレータＣｏｍｐ２と、コンパレータＣｏｍｐ２の出力電圧をレベルシフトするレベルシフタＬｖ２とを備えている。
そして、コンパレータＣｏｍｐ２の出力がバルク電圧切り替えトランジスタＭ４のゲートに入力されるとともに、レベルシフタＬｖ２に入力される。
【００４９】
また、レベルシフタＬｖ２の出力が、バルク電圧切り替えトランジスタＭ３のゲートに入力される。
コンパレータＣｏｍｐ２は、基準電圧Ｖｒｅｆ２と、端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１のソース電圧（すなわち、出力電圧ＶＯＵＴおよび端子Ｔ３の電圧に応じた電圧）とを比較し、基準電圧Ｖｒｅｆ２が端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１間の電圧よりも大きいときにはハイレベルの電圧信号（例えば、コンパレータＣｏｍｐ２の高電位側電源電圧である５Ｖ）を出力し、逆に基準電圧Ｖｒｅｆ２以下であるときにはローレベルの電圧信号（例えば、コンパレータＣｏｍｐ２の低電位側電源電圧であるグラウンド電位、例えば０Ｖ）を出力する。
【００５０】
ここで、基準電圧Ｖｒｅｆ２は、出力端子Ｔ１や端子Ｔ３が天絡されたことを判定するための電圧であり、チャージＭＯＳトランジスタＮ２のラッチアップが起こり得るバルク端子電圧相当の電圧である。
レベルシフタＬｖ２は、例えば上記レベルシフタＬｖ１と同様に、ＣＭＯＳインバータ回路で構成され、一定電圧Ｖｄｄおよび出力電圧ＶＯＵＴ間電圧を電源電圧として動作する。そして、コンパレータＣｏｍｐ２からハイレベルの電圧信号（例えば５Ｖ）が入力されたときこれを反転しローレベルの電圧信号に変換して出力する。すなわちレベルシフタＬｖ２の低電位側電源電圧である出力電圧ＶＯＵＴ（この場合「−１０Ｖ」）を出力する。またコンパレータＣｏｍｐ２からローレベルの電圧信号が入力されたときこれを反転しハイレベルの電圧信号（すなわち電源電圧Ｖｄｄ）に変換しこれを出力する。
【００５１】
以上の構成により、制御回路Ｃｏｎｔ２は、通常動作時、バルク切り替えＭＯＳトランジスタＭ３のゲートに負電圧である出力電圧ＶＯＵＴを出力してバルク切り替えＭＯＳトランジスタＭ３をオフし、バルク切り替えＭＯＳトランジスタＭ４のゲートに、コンパレータＣｏｍｐ２からコンパレータＣｏｍｐ２の正電圧の電源電圧からなるハイレベルの電圧信号を出力してバルク切り替えＭＯＳトランジスタＭ４をオンに制御する。
【００５２】
上述のように、通常動作時、制御回路Ｃｏｎｔ２はバルク切り替えＭＯＳトランジスタＭ３のゲートに負電圧を出力することで、バルク切り替えＭＯＳトランジスタＭ３を完全にオフに制御する。
また、制御回路Ｃｏｎｔ２は、出力端子Ｔ１または端子Ｔ３が天絡されたとき、バルク電圧切り替えＭＯＳトランジスタＭ３のゲートに、レベルシフタＬｖ２の正電圧である電源電圧Ｖｄｄを出力してバルク電圧切り替えＭＯＳトランジスタＭ３をオンに制御し、バルク電圧切り替えＭＯＳトランジスタＭ４のゲートに、コンパレータＣｏｍｐ２の低電位側の電源電圧であるグラウンド電圧を出力してバルク電圧切り替えＭＯＳトランジスタＭ４をオフに制御する。
なお、制御回路Ｃｏｎｔ２は、バルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４をオンオフできる電圧を出力できればよく、上述した構成に限らない。
【００５３】
＜動作＞
次に、本発明の第２の実施形態に係るチャージポンプ回路２の動作説明をする。ただし、説明を簡略化するために、ここでは、正電圧ＶＤＤを「１０Ｖ」とし、入力電圧Ｖｉｎを「ＶＤＤ」、出力電圧ＶＯＵＴを「−ＶＤＤ」とする。また、コンパレータＣｏｍｐ１、Ｃｏｍｐ２、ドライバＤｒｉｖｅｒ１、Ｄｒｉｖｅｒ２の電源電圧を「５Ｖ」、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２をそれぞれ「１Ｖ」として説明する。
【００５４】
（通常動作時）
第１の実施形態のチャージポンプ回路１と重複する部分についてはその詳細な説明は省略する。
チャージポンプ回路２は、通常動作時、ドライバＤｒｉｖｅｒ１〜４により上記第１の実施形態と同様に、チャージＭＯＳトランジスタＰ１およびチャージＭＯＳトランジスタＮ２と、トランスファーＭＯＳトランジスタＮ１およびＮ３とを交互にオンオフすることにより、フライングキャパシタＣｉｎに蓄えられた電荷を出力キャパシタＣｏｕｔに転送し、出力電圧ＶＯＵＴを負電圧に昇圧する。
【００５５】
このとき制御回路Ｃｏｎｔ２には、端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１間の電圧が入力され、コンパレータＣｏｍｐ２とレベルシフタＬｖ２とに入力される。端子Ｔ３の電圧は、各ＭＯＳトランジスタがオンオフ制御されることにより、「０Ｖ」と「−１０Ｖ」とを繰り返すため、端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１間の電圧は、「０Ｖ」と「−１０Ｖ」との間の電圧をとる。
【００５６】
コンパレータＣｏｍｐ２は、端子Ｔ３の電圧が「０Ｖ」と「−１０Ｖ」とのいずれのときも基準電圧Ｖｒｅｆ２（「１Ｖ」）よりも小さく、すなわち、端子Ｔ３およびトランスファーＭＯＳトランジスタＮ１間の電圧は基準電圧Ｖｒｅｆ２（「１Ｖ」）よりも小さいため、ハイレベルの電圧信号を出力する。すなわち、コンパレータＣｏｍｐ２の高電位側の電源電圧「５Ｖ」をバルク電圧切り替えＭＯＳトランジスタＭ４のゲートとレベルシフタＬｖ２とに出力する。
【００５７】
レベルシフタＬｖ２は、ハイレベルである電圧信号「５Ｖ」を反転してローレベルである「−１０Ｖ」（つまり、レベルシフタＬｖ２の低電位側電源電圧ＶＯＵＴ）をバルク電圧切り替えＭＯＳトランジスタＭ３のゲートに出力する。
このため、チャージＭＯＳトランジスタＮ２のバルク電圧を切り換えるＭＯＳトランジスタＭ３はオフし、バルク電圧切り替えＭＯＳトランジスタＭ４はオンする。その結果、端子Ｔ３の電圧が、チャージＭＯＳトランジスタＮ２のバルク端子に供給されることになる。
【００５８】
（ラッチアップ防止時）
この状態から出力端子Ｔ１が入力電圧Ｖｉｎである正電圧ＶＤＤ（「１０Ｖ」）に天絡されると、正電圧ＶＤＤが制御回路Ｃｏｎｔ１およびＣｏｎｔ２に入力される。
上記第１の実施形態で説明したように、出力端子Ｔ１が天絡すると、バルク電圧切り替えＭＯＳトランジスタＭ１はオンとなり、バルク電圧切り替えＭＯＳトランジスタＭ２はオフとなる。そのため、トランスファーＭＯＳトランジスタＮ１のバルク電圧は「０Ｖ」になり、トランスファーＭＯＳトランジスタＮ１のドレイン−バルク間に形成されるダイオードの順方向電圧が負電圧になって、寄生バイポーラトランジスタのベースエミッタ間に電流が流れない。このため、出力端子Ｔ１が天絡されたときのトランスファーＭＯＳトランジスタＮ１のラッチアップを防ぐことができる。
【００５９】
さらに、第２の実施形態のチャージポンプ回路２は、端子Ｔ３が天絡したとき、出力キャパシタＣｏｕｔ側のチャージＭＯＳトランジスタＮ２のラッチアップを防ぐこともできる。以下、端子Ｔ３が正電圧ＶＤＤに天絡されたときの動作を説明する。
端子Ｔ３がＶＤＤ（正電圧「１０Ｖ」）に天絡されたとき、コンパレータＣｏｍｐ２は、ＶＤＤ（「１０Ｖ」）と基準電圧Ｖｒｅｆ２「１Ｖ」とを比較して、ローレベルである電圧信号「０Ｖ」をバルク電圧切り替えＭＯＳトランジスタＭ４のゲートとレベルシフタＬｖ２とに出力する。そして、レベルシフタＬｖ２は、ローレベルである電圧信号「０Ｖ」をレベル変換し反転して「１０Ｖ」のハイレベルである電圧信号をバルク電圧切り替えＭＯＳトランジスタＭ３のゲートに出力する。これにより、バルク電圧切り替えＭＯＳトランジスタＭ３はオン、バルク電圧切り替えＭＯＳトランジスタＭ４はオフとなり、チャージＭＯＳトランジスタＮ２のバルク電圧は「０Ｖ」になる。そして、チャージＭＯＳトランジスタＮ２において、ドレイン電圧がバルク電圧よりも高くなる。つまり、チャージＭＯＳトランジスタＮ２のドレイン−バルク間ダイオードの順方向電圧が負電圧になる。すなわち、寄生バイポーラトランジスタのベースエミッタ間電圧が負電圧になり、ベースエミッタ間に電流が流れない。このため、端子Ｔ３が天絡されたときのチャージＭＯＳトランジスタＮ２のラッチアップを防ぐことができる。
【００６０】
なお、上述の説明では、天絡される電圧が負電圧「−ＶＤＤ」と絶対値が同じ正電圧「ＶＤＤ」である場合を例として説明したが、「ＶＤＤ」に限らず出力電圧ＶＯＵＴと逆極性であれば、ラッチアップを防ぐことができることができる。
ここで、出力端子Ｔ１が天絡した場合、トランスファーＭＯＳトランジスタＮ１はオンオフ動作しており、天絡した電圧が出力電圧ＶＯＵＴ側に伝わりにくいため、チャージＭＯＳトランジスタＮ２は、トランスファーＭＯＳトランジスタＮ１よりもラッチアップしにくいが、Ｎ２もラッチアップする場合がある。
【００６１】
また、チャージポンプ回路２は、フライングキャパシタＣｉｎを外付け部品で実現することもある。この場合、フライングキャパシタＣｉｎを接続する端子Ｔ３が天絡することもある。
上述のように、チャージＭＯＳトランジスタＮ２のバルク電圧を切り替えるバルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４を設けることによって、チャージＭＯＳトランジスタＮ２のバルク電圧も制御することができるため、第２の実施形態のチャージポンプ回路２は、出力端子Ｔ１に目標とする出力電圧ＶＯＵＴと逆極性の電圧が印加されたときに発生する出力キャパシタＣｏｕｔ側のトランスファーＭＯＳトランジスタＮ１を防ぐことができるだけでなく、出力端子Ｔ１が天絡したときに、出力キャパシタＣｏｕｔ側のチャージＭＯＳトランジスタＮ２がラッチアップすることも防止することができる。
【００６２】
また、端子Ｔ３が天絡した場合など、出力キャパシタＣｏｕｔ側のチャージＭＯＳトランジスタＮ２のソースに出力電圧ＶＯＵＴと逆極性の電圧が印加されたときに発生するチャージＭＯＳトランジスタＮ２のラッチアップを防ぐことができるという効果も得ることができる。
ここで、上記各実施形態において、フライングキャパシタＣｉｎがチャージ用キャパシタに対応し、バルク電圧切り替えＭＯＳトランジスタＭ１およびＭ２と制御回路Ｃｏｎｔ１が第１のバルク電圧制御部に対応している。
【００６３】
バルク電圧切り替えＭＯＳトランジスタＭ１が第１のバルク電圧切り替えトランジスタに対応し、バルク電圧切り替えＭＯＳトランジスタＭ２が第２のバルク電圧切り替えトランジスタに対応し、レベルシフタＬｖ１が第１の制御信号生成部に対応し、コンパレータＣｏｍｐ１が第２の制御信号生成部に対応している。
また、バルク電圧切り替えＭＯＳトランジスタＭ３およびＭ４と制御回路Ｃｏｎｔ２が第２のバルク電圧制御部に対応し、バルク電圧切り替えＭＯＳトランジスタＭ３が第３のバルク電圧切り替えトランジスタに対応し、バルク電圧切り替えＭＯＳトランジスタＭ４が第４のバルク電圧切り替えトランジスタに対応し、レベルシフタＬｖ２が第３の制御信号生成部に対応し、コンパレータＣｏｍｐ２が第４の制御信号生成部に対応している。
【産業上の利用可能性】
【００６４】
本発明のチャージポンプ回路は、電源システムの分野で好適に利用できる。
【符号の説明】
【００６５】
１、２  チャージポンプ回路
Ｃｏｎｔ１、Ｃｏｎｔ２  制御回路
Ｐ１、Ｎ２  チャージＭＯＳトランジスタ
Ｎ１、Ｎ３  トランスファーＭＯＳトランジスタ
Ｃｉｎ  フライングキャパシタ
Ｃｏｕｔ  出力キャパシタ
Ｍ１〜Ｍ４  バルク電圧切り替えＭＯＳトランジスタ
Ｌｖ１、Ｌｖ２  レベルシフタ
Ｃｏｍｐ１、Ｃｏｍｐ２  コンパレータ
【図１】
2013110882.tif 000003
【図２】
2013110882.tif 000004
【図３】
2013110882.tif 000005
【図４】
2013110882.tif 000006