(57)【要約】【課題】抵抗素子層の周辺の半導体基板などの電位の影響を受けて、抵抗値が変化することに起因する信号の歪みを抑えることができる反転バッファ回路などを提供する。【解決手段】この発明は、オペアンプ３００と、信号入力端子１０１とオペアンプ３００の負側入力端子との間に接続される入力抵抗素子Ｒ１と、一端がオペアンプ３００の負側入力端子と接続され、他端がオペアンプ３００の出力端子および信号出力端子１０２に接続される帰還抵抗素子Ｒ２、Ｒ３とを備える。帰還抵抗素子Ｒ３は、半導体基板２０９に絶縁層２０５を介して形成された抵抗素子層２０３と、抵抗素子層２０３の下部又は上部に配置され抵抗素子層２０３の一端の電位でバイアスされる導電層２０７とを備える。帰還抵抗素子Ｒ２は、一端が抵抗素子層２０３の他端に接続され、半導体基板２０９に絶縁層２０４を介して形成された抵抗素子層２０２を備える。【選択図】図１
2013197487.tif 000002
【特許請求の範囲】
【請求項１】
帰還抵抗素子を含む反転バッファ回路において、
前記帰還抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、
を備えることを特徴とする反転バッファ回路。
【請求項２】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還抵抗素子と、を備え、
前記帰還抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、
を備えることを特徴とする反転バッファ回路。
【請求項３】
入力抵抗素子を含む反転バッファ回路において、
前記入力抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、
を備えることを特徴とする反転バッファ回路。
【請求項４】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還抵抗素子と、を備え、
前記入力抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、
を備えることを特徴とする反転バッファ回路。
【請求項５】
帰還可変抵抗素子を含む電子ボリューム回路において、
前記帰還可変抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、
一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、
一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、
を備えることを特徴とする電子ボリューム回路。
【請求項６】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還可変抵抗素子と、を備え、
前記帰還可変抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、
一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、
一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、
を備えることを特徴とする電子ボリューム回路。
【請求項７】
第ｋ番目の第２抵抗素子（２≦ｋ）の第２導電層にバイアスされる電位を切り換えるスイッチ部を、さらに備えることを特徴とする請求項５または請求項６に記載の電子ボリューム回路。
【請求項８】
入力可変抵抗素子を含む電子ボリューム回路において、
前記入力可変抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、
一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、
一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、
を備えることを特徴とする電子ボリューム回路。
【請求項９】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力可変抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還抵抗素子と、を備え、
前記入力可変抵抗素子は、
半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、
一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、
一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、
一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、
を備えることを特徴とする電子ボリューム回路。
【請求項１０】
第ｋ番目の第２抵抗素子（２≦ｋ）の第２導電層にバイアスされる電位を切り換えるスイッチ部を、さらに備えることを特徴とする請求項８または請求項９に記載の電子ボリューム回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を含む反転バッファ回路に関し、特にその抵抗素子の抵抗値の変化に起因する信号の歪みを抑えるようにした反転バッファ回路などに関する。
【背景技術】
【０００２】
半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成する。このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で極めて好ましいことではない。
しかしながら、半導体基板上に形成される抵抗素子は、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板等の電位と、抵抗素子の電位との電位差で空乏層の広がり状態が変わり、導電領域の幅が変わる。このため、抵抗素子の抵抗値が変化する。
【０００３】
半導体基板上に形成される抵抗素子では、抵抗素子の上面および下面からの抵抗値の変化は本質的に同等であるため、以下では下面からの変化のみを議論する。
いま、図１２に示すように、半導体基板上に形成される抵抗素子の抵抗値Ｒと、その抵抗素子の下面の基板電位Ｖ０との関係は、以下の式で表される。
【０００４】
【数１】
2013197487.tif 000003
【０００５】
ここで、ＶＡおよびＶＢは抵抗素子の両端にそれぞれ印加される電圧、Ｒ０は抵抗素子の抵抗値の変化がない場合の理想的な抵抗値、ｋは基板電圧依存性の一次係数である。
このような、周辺の半導体基板等との電位によって、抵抗値が変化することを抑えるために、図１３に示すような特許文献１の半導体装置（抵抗素子）１０が知られている。
【０００６】
この半導体装置１０は、Ｐ型の半導体基板１１に形成されたＮ型の島領域１２の主面に、Ｐ型の拡散領域１３が形成されている。この表面に、高電位電圧を印加する第１の電極１４と低電位電圧を印加する第２の電極１５とを設けると共に、Ｐ型の拡散領域１３の表面の外側の島領域１２の表面に高電位電圧を印加する第３の電極１６と低電位電圧を印加する第４の電極１７とを設けている。
【０００７】
これにより、半導体装置１０は、島領域１２の電位分布が、Ｐ型の拡散領域１３の電位分布に沿うように構成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−１９０７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために、図１４に示すような抵抗素子２０が考えられる。
この抵抗素子２０は、半導体基板２４上に、第１の電極２１及び第２の電極２２を有する抵抗素子層２３が形成されている。第１の電極２１の電位によってバイアスされた第１の導電層２５と、第２の電極２２の電位によってバイアスされた第２の導電層２６とで、抵抗素子層２３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層２３の下部又は上部の少なくとも一方を覆う第１の導電層２５及び第２の導電層２６によって、抵抗素子層２３の周辺の半導体基板２４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。
【００１０】
例えば、半導体基板２４をＰ型基板とし、第１の導電層２５および第２の導電層２６はＮウェルとよばれる不純物濃度の薄いＮ型の拡散層とした時、抵抗素子２０には半導体基板２４の電位以上の電圧を印加することが可能である。
また、図１５に示すように、半導体基板２４をＰ型基板とし、電源電圧ＶＤＤが印加されたＮ−ウェル２４ａにより、第１の導電層２５および第２の導電層２６を半導体基板２４から分離した時、抵抗素子には電源電圧以下の電圧を印加することが可能である。
【００１１】
図１６は、図１４、図１５に示す抵抗素子２０を用いた一般的な反転バッファ回路４０の構成の回路図である。
反転バッファ回路４０は、オペアンプ（演算増幅器）４１と、抵抗素子２０からなる抵抗素子Ｒ１０、Ｒ２０とを用いて構成されている。また、抵抗素子Ｒ１０、Ｒ２０は、その周囲の半導体基板等との電位によって抵抗値が変わらない。このため、反転バッファ回路４０は、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。
【００１２】
しかしながら、上記の反転バッファ回路４０では、図１４、図１５に示す抵抗素子２０を使用している。このため、半導体基板２４をＰ型基板とした時、第１の導電層２５および第２の導電層２６と半導体基板２４間、もしくは電源電圧ＶＤＤが印加されたＮ−ウェル２４ａ間の接合容量を介して、基板電圧、または電源電圧に重畳したノイズが、高インピーダンスノードとなるオペアンプ４１の負入力端子（−）において、信号電圧に重畳してしまうことがある。
【００１３】
また、第１の導電層２５および第２の導電層２６を電気的に分離するために、抵抗素子層２３のみの面積に比べ、抵抗素子２０全体の面積は増大し、反転バッファ回路４０のレイアウト面積が増大する。
そこで、本発明は、上記の課題に鑑み、抵抗素子層の周辺の半導体基板などの電位の影響を受けて、抵抗値が変化することに起因する信号の歪みを抑えることが可能となる反転バッファ回路などを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明は以下のような構成からなる。
本発明の一態様は、帰還抵抗素子を含む反転バッファ回路において、前記帰還抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、を備える。
【００１５】
また、本発明の他の態様は、入力抵抗素子を含む反転バッファ回路において、前記入力抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層、を備える第２抵抗素子と、を備える。
【００１６】
さらに、本発明の他の態様は、帰還可変抵抗素子を含む電子ボリューム回路において、前記帰還可変抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、を備える。
【００１７】
また、本発明の他の態様は、入力可変抵抗素子を含む電子ボリューム回路において、前記入力可変抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配置され前記第１抵抗素子層の一端の電位でバイアスされる第１導電層と、を備える第１抵抗素子と、一端が前記第１抵抗素子の第１抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の一端の電位でバイアスされる第２導電層と、を備える第１番目の第２抵抗素子と、一端が前記第（ｋ−１）番目の第（ｋ−１）抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置されバイアスされる電位が切り換え可能な第２導電層と、を備える従属接続された第ｋ番目の第２抵抗素子（２≦ｋ）と、一端が前記第ｎ番目の第２抵抗素子の第２抵抗素子層の他端に接続され前記半導体基板に絶縁層を介して形成された第３抵抗素子層、を備える第３抵抗素子（２≦ｋ≦ｎ）と、を備える。
【発明の効果】
【００１８】
本発明によれば、基板電圧、または電源電圧に重畳したノイズの信号に対する経路を追加することなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みを抑えることができる反転バッファ回路などの提供が可能となる。
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積増大分が抑制される。
【図面の簡単な説明】
【００１９】
【図１】本発明の反転バッファ回路の第１実施形態の構成を示す回路図である。
【図２】図１に示す抵抗素子群の構成を示す平面図（上面図）である。
【図３】図２のＡ−Ａ線の断面図である。
【図４】図１に示す抵抗素子群の変形例である。
【図５】本発明の反転バッファ回路の第２実施形態の構成を示す回路図である。
【図６】本発明の電子ボリューム回路の第１実施形態の構成を示す回路図である。
【図７】図６に示す抵抗素子群の構成を示す平面図である。
【図８】図７のＡ−Ａ線の断面図である。
【図９】本発明の電子ボリューム回路の第２実施形態の構成を示す回路図である。
【図１０】図９に示す抵抗素子群の構成を示す平面図である。
【図１１】図１０のＡ−Ａ線の断面図である。
【図１２】半導体基板上に形成される抵抗素子の抵抗値と、その抵抗素子の下面の電位との関係を説明する図である。
【図１３】従来の抵抗素子の断面図である。
【図１４】半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために考えられる抵抗素子の断面図である。
【図１５】半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために考えられる他の抵抗素子の断面図である。
【図１６】図１４、図１５に示す抵抗素子を用いた従来の反転バッファ回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について説明する。
〔反転バッファ回路の第１実施形態〕
図１は、本発明の反転バッファ回路の第１実施形態の構成を示す回路図である。
この第１実施形態に係る反転バッファ回路１００は、図１に示すように、信号入力端子１０１と、信号出力端子１０２と、オペアンプ３００と、３つの抵抗素子Ｒ１、Ｒ２、Ｒ３からなる抵抗素子群２００と、を備えている。
【００２１】
信号入力端子１０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子１０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子１０２に接続されている。
【００２２】
抵抗素子群２００は、図１に示すように、３つの抵抗素子Ｒ１、Ｒ２、Ｒ３を備え、これらは直列に接続されている。そして、抵抗素子Ｒ１、Ｒ２、Ｒ３のそれぞれの抵抗値は、実数ｘ（１≦ｘ）を用いて、１：（ｘ−１）／２：（ｘ＋１）／２の比で分割されている（図１参照）。また、図１の抵抗素子群２００において、Ｎ１〜Ｎ４のそれぞれはノードを示す。
【００２３】
抵抗素子Ｒ１は、入力抵抗素子として機能し、信号入力端子１０１とオペアンプ３００の負側入力端子（−）との間に接続されている。
抵抗素子Ｒ２、Ｒ３は、帰還抵抗素子として機能する。そして、直列接続される抵抗素子Ｒ２、Ｒ３は、その一端がオペアンプ３００の負側入力端子（−）に接続され、その他端がオペアンプ３００の出力端子および信号出力端子１０２に接続されている。
【００２４】
また、抵抗素子Ｒ３は、その下部に図３に示すような導電層２０７が設けられ、導電層２０７はノードＮ４に接続されている。すなわち、導電層２０７は、オペアンプ３００の出力端子および信号出力端子１０２に接続されている。
このような構成からなる反転バッファ回路１００は、入力抵抗にあたる抵抗素子Ｒ１と、帰還抵抗にあたる抵抗素子Ｒ２およびＲ３の抵抗比が１：ｘとなるため、コモン電圧がＶＣＯＭで入力信号ＶＩＮを増幅率ｘ（１≦ｘ）に増幅させる電子回路となる。
【００２５】
なお、ｘ＝１のとき、抵抗素子Ｒ２は省略され、抵抗素子Ｒ３の両端がノードＮ２とノードＮ４に接続される。
次に、図１に示す抵抗素子群２００の具体的な構成について、図２および図３を参照して説明する。図２は抵抗素子群２００を上方から見た平面図であり、図３は図２のＡ−Ａ線の断面図である。
【００２６】
抵抗素子群２００は、図２および図３に示すように、３つの抵抗素子Ｒ１、Ｒ２、Ｒ３からなり、これらは半導体基板であるＰ型基板２０９上に形成される。
抵抗素子Ｒ１は、ポリシリコンなどからなる抵抗素子層２０１などにより構成される。抵抗素子層２０１は、Ｐ型基板２０９上に、絶縁層である酸化シリコン（ＳｉＯ２）等の層間絶縁膜２０４を介して形成される。抵抗素子２０１のノードＮ１側は、信号入力端子１０１に接続される。
【００２７】
抵抗素子Ｒ２は、ポリシリコンなどからなる抵抗素子層２０２などにより構成される。抵抗素子層２０２は、Ｐ型基板２０９上に、酸化シリコン等の層間絶縁膜２０４を介して形成される。抵抗素子層２０２のノードＮ２側は、抵抗素子層２０１のノードＮ２側と接続される。
抵抗素子Ｒ３は、ポリシリコンからなる抵抗素子層２０３と、抵抗素子層２０３の下部に配置されバイアス電位が印加される導電層２０７と、を備えている。抵抗素子層２０３のノードＮ３側は、抵抗素子層２０２のノードＮ３側と接続される。抵抗素子層２０３のノードＮ４側は、信号出力端子１０２に接続される。
【００２８】
抵抗素子層２０３は、Ｐ型基板２０９上に、酸化シリコン等の層間絶縁膜２０５を介して形成される。導電層２０７は、抵抗素子層２０３の下部に配置され、Ｐ−ウェルからなる。また、導電層２０７は、不純物濃度の薄いＮ型の拡散層（Ｎ−ウェル）２０８によりＰ型基板２０９から分離されている。さらに、導電層２０７には、P＋とよばれる不純物濃度の濃いP型の拡散層２０６が形成されている。導電層２０７は、拡散層２０６によりノードＮ４と接続される。
【００２９】
このような構成の抵抗素子群２００では、抵抗素子Ｒ１、Ｒ２は、抵抗素子層２０１、２０２の下部に、層間絶縁膜２０４を介して、ＶＳＳに接地されたＰ型基板２０９を備えている。また、抵抗素子Ｒ３は、抵抗素子層２０３の下部に、層間絶縁膜２０５を介して導電層２０７を備えている。そして、導電層２０７には、ノードＮ４の電圧Ｖ（Ｎ４）がバイアス電圧として印加される。
【００３０】
なお、図２および図３に示す抵抗素子群２００は、抵抗素子層２０３の下部に導電層２０７を配置するようにしたが、これに代えて抵抗素子層２０３の上部に導電層を配置するようにしても良い。この場合には、導電層は、抵抗素子層２０３の上部に層間絶縁体を介して配置される。この点の置き換えについては、後述の各実施形態の抵抗素子群についても同様である。
【００３１】
次に、反転バッファ回路１００の信号入力端子１０１に入力電圧ＶＩＮが印加された時、信号出力端子１０２からの出力電圧ＶＯＵＴにおいて、抵抗素子の基板電圧依存性が相殺され、信号に歪が生成しないことを以下に説明する。
いま、ノードＮ１の印加電圧（Ｖ１）を、Ｖ（Ｎ１）＝ＶＩＮ＋ＶＣＯＭとした時、抵抗値の基板電圧依存性による微小な変化を無視すると、ノードＮ２〜Ｎ４の各電圧はＶ（Ｎ２）、Ｖ（Ｎ３）、Ｖ（Ｎ４）は以下のようになる。
Ｖ（Ｎ２）＝ＶＣＯＭ
Ｖ（Ｎ３）＝−｛（ｘ−１）／２｝ＶＩＮ＋ＶＣＯＭ
Ｖ（Ｎ４）＝−ｘＶＩＮ＋ＶＣＯＭ
このとき、抵抗素子Ｒ１，Ｒ２、Ｒ３の抵抗値のそれぞれは、理想的な抵抗値Ｒを用いて、以下のようになる。
【００３２】
【数２】
2013197487.tif 000004
【００３３】
なお、抵抗値の基板電圧依存性による微小な変化による各ノードの微小な電圧変化は上記数式２において微小量ｋに対する高次の項を無視することと等価であり、通常問題とならない。
続いて、この抵抗値を用いて、反転バッファ回路１００の伝達関数を、微小量ｋに対して一次の範囲で求めると、次式のようになる。
【００３４】
【数３】
2013197487.tif 000005
【００３５】
上式によれば、第１実施形態に係る反転バッファ回路１００は、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませないことを意味する。
また、高インピーダンスノードにあたるノードＮ２に、余分な寄生容量がつくことはないため、基板電圧、または電源電圧に重畳したノイズが、信号電圧に重畳してしまうことはない。
【００３６】
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積増大分が抑制される。
なお、抵抗素子群２００は図４に示す抵抗素子群４００のように、抵抗素子Ｒ２とＲ３の並びは逆でも本発明の効果に影響はない。しかし、配線の簡便さの観点から抵抗素子群２００に示した抵抗素子の並びが好ましい。
【００３７】
〔反転バッファ回路の第２実施形態〕
図５は、本発明の反転バッファ回路の第２実施形態の構成を示す回路図である。
この第２実施形態に係る反転バッファ回路５００は、図5に示すように、信号入力端子５０１と、信号出力端子５０２と、オペアンプ３００と、３つの抵抗素子Ｒ１、Ｒ２、Ｒ３からなる抵抗素子群２００と、を備えている。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子５０２に接続されている。
【００３８】
抵抗素子群２００は、図１〜３に示す抵抗素子群２００と同様に構成される。ただし、直列接続される抵抗素子Ｒ２、Ｒ３は、入力抵抗素子として機能する。このため、直列接続される抵抗素子Ｒ２、Ｒ３は、その一端が信号入力端子５０１に接続され、その他端がオペアンプ３００の負側入力端子（−）に接続されている。
抵抗素子Ｒ３は、その下部に図３に示すような導電層２０７が設けられ、導電層２０７はノードＮ４に接続されている。すなわち、導電層２０７は、信号入力端子５０１に接続されている。
【００３９】
抵抗素子Ｒ１は、帰還抵抗素子として機能する。そして、抵抗素子Ｒ１の一端はオペアンプ３００の負側入力端子（−）に接続され、抵抗素子Ｒ１の他端はオペアンプ３００の出力端子および信号出力端子５０２に接続されている。
このような構成からなる反転バッファ回路５００は、帰還抵抗にあたる抵抗素子Ｒ１と、入力抵抗にあたる抵抗素子Ｒ２およびＲ３の抵抗比がｘ：１となるため、コモン電圧がＶＣＯＭで入力信号を減衰率１／ｘ（１≦ｘ）に減衰させる電子回路となる。
【００４０】
この時、図１に示す反転バッファ回路１００と同様に、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
また、高インピーダンスノードにあたるノードＮ２に、余分な寄生容量がつくことはないため、基板電圧、または電源電圧に重畳したノイズが、信号電圧に重畳してしまうことはない。
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積の増大分が抑制される。
【００４１】
〔電子ボリューム回路の第１実施形態〕
図６は、本発明の電子ボリューム回路の第１実施形態の構成を示す回路図である。
第１実施形態に係る電子ボリューム回路６００は、図６に示すように、信号入力端子６０１と、信号出力端子６０２と、オペアンプ３００と、抵抗素子群７００と、半導体スイッチＳＷ１〜ＳＷ１３とを備え、スイッチＳＷ１〜ＳＷ３の使用により増幅率が可変できるようになっている。
【００４２】
信号入力端子６０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子６０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子６０２に接続されている。
【００４３】
抵抗素子群７００は、１つの抵抗素子Ｒ１と、５つの抵抗素子Ｒ２〜Ｒ６とを備えている。そして、抵抗素子群７００は、図６に示すように、ノードＮ１〜Ｎ８を有する。また、抵抗素子群７００の抵抗素子Ｒ１〜Ｒ６の抵抗比は、以下の関係にある。
Ｒ１：Ｒ２：Ｒ３：Ｒ４：Ｒ５：Ｒ６＝１：３／２：１／２：１／２：１／２：１
抵抗素子Ｒ１は、入力抵抗素子として機能し、信号入力端子６０１とオペアンプ３００の負側入力端子（−）との間に接続されている。
【００４４】
抵抗素子Ｒ２〜Ｒ６は、帰還抵抗素子として機能し、直列に接続されている。そして、スイッチＳＷ１〜ＳＷ３の使用により、その抵抗素子Ｒ２〜Ｒ６のうちの全部または一部を選択し、この選択した抵抗素子をオペアンプ３００の負側入力端子（−）と出力端子との間に接続自在になっている。
このため、抵抗素子Ｒ２の一端であるノードＮ３は、スイッチＳＷ３を介してオペアンプの負側入力端子（−）に接続されている。また、抵抗素子Ｒ３、Ｒ４の共通接続点であるノードＮ５と抵抗素子Ｒ５、Ｒ６の共通接続点であるノードＮ７は、スイッチＳＷ２、ＳＷ１を介してオペアンプの負側入力端子（−）にそれぞれ接続されている。さらに、抵抗素子Ｒ６の一端であるノードＮ８は、オペアンプ３００の出力端子および信号出力端子６０２に接続されている。
【００４５】
抵抗素子Ｒ２〜Ｒ６のそれぞれは、その下部に図８に示すような導電層７０７が設けられている。そして、スイッチＳＷ４〜ＳＷ１３の使用により、その抵抗素子Ｒ２〜Ｒ６の各導電層７０７に対し、異なる２つのバイアス電位を選択的に印加できるようになっている。その２つのバイアス電位は、グランドの電位とノードＮ８の電位である。
このため、スイッチＳＷ４、ＳＷ５の各一端は、抵抗素子Ｒ２の下部の導電層７０７に接続されている。また、スイッチＳＷ４の他端はグランドに接続され、スイッチＳＷ５の他端はノードＮ８に接続されている。スイッチＳＷ６、ＳＷ７の各一端は、抵抗素子Ｒ３の下部の導電層７０７に接続されている。また、スイッチＳＷ６の他端はグランドに接続され、スイッチＳＷ７の他端はノードＮ８に接続されている。
【００４６】
スイッチＳＷ８、ＳＷ９の各一端は、抵抗素子Ｒ４の下部の導電層７０７に接続されている。また、スイッチＳＷ８の他端はグランドに接続され、スイッチＳＷ９他端はノードＮ８に接続されている。スイッチＳＷ１０、ＳＷ１１の各一端は、抵抗素子Ｒ５の下部の導電層７０７に接続されている。また、スイッチＳＷ１０の他端はグランドに接続され、スイッチＳＷ１１の他端はノードＮ８に接続されている。スイッチＳＷ１２、ＳＷ１３の各一端は、抵抗素子Ｒ６の下部の導電層７０７に接続されている。また、スイッチＳＷ１２の他端はグランドに接続され、スイッチＳＷ１３の他端はノードＮ８に接続されている。
【００４７】
次に、図６に示す抵抗素子群７００の具体的な構成について、図７および図８を参照して説明する。図７は抵抗素子群７００の平面図であり、図８は図７のＡ−Ａ線の断面図である。
抵抗素子群７００は、図７および図８に示すように、６つの抵抗素子Ｒ１〜Ｒ６からなり、これらは半導体基板であるＰ型基板７０９上に形成される。
【００４８】
抵抗素子Ｒ１は、ポリシリコンからなる抵抗素子層７０１により構成される。抵抗素子層７０１は、Ｐ型基板７０９上に、絶縁層である酸化シリコン（ＳｉＯ２）等の層間絶縁膜７０４を介して形成される。抵抗素子層７０１のノードＮ１側は、信号入力端子６０１に接続される。
抵抗素子Ｒ２〜Ｒ６のそれぞれは、ポリシリコンからなる抵抗素子層７０３と、抵抗素子層７０３の下部に配置されバイアス電位が印加される導電層７０７とを備えている。
【００４９】
抵抗素子層７０３は、Ｐ型基板７０９上に、酸化シリコン等の層間絶縁膜７０５を介して形成される。導電層７０７は、抵抗素子層７０３の下部に配置され、Ｐ−ウェルからなる。また、導電層７０７は、不純物濃度の薄いＮ型の拡散層（Ｎ−ウェル）７０８によりＰ型基板７０９から分離されている。さらに、導電層７０７には、P＋とよばれる不純物濃度の濃いP型の拡散層７０６が形成されている。
【００５０】
抵抗素子Ｒ２〜Ｒ６に係る５つの抵抗素子層７０３は、ノードＮ４〜Ｎ７によって直列に接続されている。そして、抵抗素子Ｒ６に係る抵抗素子層７０３のノードＮ８側は、信号出力端子６０２に接続される。
このような構成の抵抗素子群７００では、抵抗素子Ｒ１は、抵抗素子層７０１の下部に、層間絶縁膜７０４を介して、ＶＳＳに接地されたＰ型基板７０９を備えている。また、抵抗素子Ｒ２〜Ｒ６のそれぞれは、抵抗素子層７０３の下部に、層間絶縁膜７０５を介して導電層７０７を備えている。そして、各導電層７０７には、ノードＮ８の電圧がバイアス電圧として印加可能となっている。
【００５１】
次に、この第１実施形態の動作例について、図６を参照して説明する。
この第１実施形態では、スイッチＳＷ１をオンすることにより抵抗素子Ｒ６を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。同様に、スイッチＳＷ２をオンすることにより抵抗素子Ｒ４〜Ｒ６を帰還抵抗として選択し、スイッチＳＷ３をオンすることにより抵抗素子Ｒ２〜Ｒ６を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。
【００５２】
このため、この第１実施形態は、ＳＷ１〜ＳＷ３を選択的にオンすることにより、入力抵抗にあたる抵抗素子Ｒ１と、帰還抵抗にあたる抵抗素子Ｒ２〜Ｒ６との比を、１：１、１：２、１：４と変化させ、入力信号である入力電圧ＶＩＮの増幅率を１倍、２倍、４倍に変化させることができる、電子ボリューム回路として機能する。
また、このときには、半導体スイッチＳＷ４〜ＳＷ１３を選択的にオンオフ制御すると、帰還抵抗である抵抗素子Ｒ２〜Ｒ６の下部の導電層７０７のバイアス電位を、ノードＮ８の電位とグランドの電位ＶＳＳのいずれか一方に選択することができる。
【００５３】
このため、第１実施形態によれば、抵抗素子Ｒ２〜Ｒ６の下部の導電層７０７のバイアス電位を適切な値にし、すべての増幅率において、抵抗素子層の周辺の半導体基板の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生するのを防止できる。
なお、第１実施形態に係る電子ボリューム回路において、８倍の増幅率の機能を追加する場合には、図６に示す抵抗素子群７００の左部に抵抗素子Ｒ１の抵抗値の７／２倍、１／２倍の抵抗値を持つ２つの抵抗素子を追加すれば良い。そして、その２つの抵抗素子のそれぞれは、図６に示す抵抗素子Ｒ２、Ｒ３と同様に、その下部に導電層を備え（図８参照）、その導電層のバイアス電位を、スイッチによりノードＮ８の電位とグランドの電位ＶＳＳのいずれか一方を選択できるようにする。
【００５４】
〔電子ボリューム回路の第２実施形態〕
図９は、本発明の電子ボリューム回路の第２実施形態の構成を示す回路図である。
第２実施形態に係る電子ボリューム回路８００は、図９に示すように、信号入力端子８０１と、信号出力端子８０２と、オペアンプ３００と、抵抗素子群９００と、半導体スイッチＳＷ１〜ＳＷ５とを備え、スイッチＳＷ１〜ＳＷ３の使用により増幅率が可変できるようになっている。
信号入力端子８０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子８０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
【００５５】
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子８０２に接続されている。
抵抗素子群９００は、１つの抵抗素子Ｒ１と、５つの抵抗素子Ｒ２〜Ｒ６とを備えている。そして、抵抗素子群９００は、図９に示すように、ノードＮ１〜Ｎ８を有する。また、抵抗素子群９００の抵抗素子Ｒ１〜Ｒ６の抵抗比は、以下の関係にある。
【００５６】
Ｒ１：Ｒ２：Ｒ３：Ｒ４：Ｒ５：Ｒ６＝１：３／２：１／２：１／２：１／２：１
抵抗素子Ｒ１は、入力抵抗素子として機能し、信号入力端子８０１とオペアンプ３００の負側入力端子（−）との間に接続されている。
抵抗素子Ｒ２〜Ｒ６は、帰還抵抗素子として機能し、直列に接続されている。そして、スイッチＳＷ１〜ＳＷ３の使用により、その抵抗素子Ｒ２〜Ｒ６のうちの全部または一部を選択し、この選択した抵抗素子をオペアンプ３００の負側入力端子（−）と出力端子との間に接続自在になっている。
【００５７】
このため、抵抗素子Ｒ２の一端であるノードＮ３は、スイッチＳＷ３を介してオペアンプの負側入力端子（−）に接続されている。また、抵抗素子Ｒ３、Ｒ４の共通接続点であるノードＮ５と抵抗素子Ｒ５、Ｒ６の共通接続点であるノードＮ７は、スイッチＳＷ２、ＳＷ１を介してオペアンプの負側入力端子（−）にそれぞれ接続されている。さらに、抵抗素子Ｒ６の一端であるノードＮ８は、オペアンプ３００の出力端子および信号出力端子８０２に接続されている。
【００５８】
抵抗素子Ｒ３〜Ｒ６のそれぞれは、その下部に図１１に示すような導電層９０７が設けられている。そして、抵抗素子Ｒ３、Ｒ５、Ｒ６の各導電層は、ノードＮ８と接続されている。このため、その各導電層には、そのノードＮ８の電位がバイアス電位として印加される。
残りの抵抗素子Ｒ４の導電層には、スイッチＳＷ４、ＳＷ５を使用することにより、グランドの電位またはノードＮ８の電位の一方がバイアス電圧として印加されるようになっている。このため、スイッチＳＷ４、ＳＷ５の各一端は、抵抗素子Ｒ４の下部の導電層９０７に接続されている。また、スイッチＳＷ５他端はノードＮ８に接続され、スイッチＳＷ５の他端はグランドに接続されている。
【００５９】
次に、図９に示す抵抗素子群９００の具体的な構成について、図１０および図１１を参照して説明する。図１０は抵抗素子群９００の平面図であり、図１１は図１０のＡ−Ａ線の断面図である。
抵抗素子群９００は、図１０および図１１に示すように、６つの抵抗素子Ｒ１〜Ｒ６からなり、これらは半導体基板であるＰ型基板９０９上に形成される。
【００６０】
抵抗素子Ｒ１、Ｒ２のそれぞれは、ポリシリコンからなる抵抗素子層９０１、９０２により構成される。抵抗素子層９０１、９０２のそれぞれは、Ｐ型基板９０９上に、絶縁層である酸化シリコン（ＳｉＯ２）等の層間絶縁膜９０４を介して形成される。抵抗素子層９０１のノードＮ１側は、信号入力端子８０１に接続される。
抵抗素子Ｒ３〜Ｒ６のそれぞれは、ポリシリコンからなる抵抗素子層９０３と、抵抗素子層９０３の下部に配置されバイアス電位が印加される導電層９０７とを備えている。
【００６１】
抵抗素子層９０３は、Ｐ型基板９０９上に、酸化シリコン等の層間絶縁膜９０５を介して形成される。導電層９０７は、抵抗素子層９０３の下部に配置され、Ｐ−ウェルからなる。また、導電層９０７は、不純物濃度の薄いＮ型の拡散層（Ｎ−ウェル）９０８によりＰ型基板９０９から分離されている。さらに、導電層９０７には、P＋とよばれる不純物濃度の濃いP型の拡散層９０６が形成されている。
【００６２】
抵抗素子Ｒ３〜Ｒ６に係る４つの抵抗素子層７０３は、ノードＮ５〜Ｎ７によって直列に接続されている。また、抵抗素子Ｒ３、Ｒ５、Ｒ６に係る３つの導電層９０７は、ノード８に接続されている。さらに、抵抗素子Ｒ６に係る抵抗素子層９０３のノードＮ８側は、信号出力端子９０２に接続される。
このような構成の抵抗素子群９００では、抵抗素子Ｒ１、Ｒ２は、抵抗素子層９０１、９０２の下部に、層間絶縁膜９０４を介して、ＶＳＳに接地されたＰ型基板９０９を備えている。また、抵抗素子Ｒ３〜Ｒ６のそれぞれは、抵抗素子層９０３の下部に、層間絶縁膜９０５を介して導電層９０７を備えている。そして、導電層９０７には、ノードＮ８の電圧がバイアス電圧として印加されるようになっている。
【００６３】
次に、この第２実施形態の動作例について、図９を参照して説明する。
この第２実施形態では、スイッチＳＷ１をオンにすることにより抵抗素子Ｒ６を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。同様に、スイッチＳＷ２をオンにすることにより抵抗素子Ｒ４〜Ｒ６を帰還抵抗として選択し、スイッチＳＷ３をオンにすることにより抵抗素子Ｒ２〜Ｒ６を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。
【００６４】
このため、この第２実施形態は、ＳＷ１〜ＳＷ３を選択的にオンすることにより、入力抵抗にあたる抵抗素子Ｒ１と、帰還抵抗にあたる抵抗素子Ｒ２〜Ｒ６との比を、１：１、１：２、１：４と変化させ、入力信号である入力電圧ＶＩＮの増幅率を１倍、２倍、４倍に変化させることができる、電子ボリューム回路として機能する。
また、このときには、第２実施形態では、半導体スイッチＳＷ４、ＳＷ５を適切に制御することで、すべての増幅率において、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生しないので、以下にこれについて説明する。
【００６５】
まず、増幅率が１倍の時、スイッチＳＷ１をオンにし、スイッチはＳＷ２、ＳＷ３はオフにする。なお、スイッチＳＷ４、ＳＷ５は両方ともオンでなければ良い。この時、電子ボリューム回路８００は、図１の反転バッファ回路１００の増幅率ｘが１の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
【００６６】
次に、増幅率が２倍の時、スイッチＳＷ２、ＳＷ５をオンにし、スイッチＳＷ１、ＳＷ３、ＳＷ４はオフにする。この時、電子ボリューム回路８００は、図１の反転バッファ回路１００の増幅率ｘが２の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
さらに、増幅率が４倍の時、半導体スイッチＳＷ３、ＳＷ４をオンにし、ＳＷ１、ＳＷ２、ＳＷ５はオフにする。この時、電子ボリューム回路８００は、図１の反転バッファ回路１００の増幅率ｘが４の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
【００６７】
以上のように、第２実施形態に係る電子ボリューム回路８００では、任意の増幅率に対して適切な割合の帰還抵抗の下部の電位を出力端子の電位にバイアスするようにしたので、抵抗素子を形成する抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生するのを防止できる。
【００６８】
なお、第２実施形態に係る電子ボリューム回路８００おいて、抵抗素子群９００の抵抗素子Ｒ２〜Ｒ６を入力抵抗とし、抵抗素子Ｒ１を帰還抵抗とすれば、任意の減衰率を有する電子ボリューム回路を実現できる。
このとき、任意の減衰率に対して適切な割合の入力抵抗の下部の電位を入力端子の電位にバイアスすれば、抵抗素子を形成する抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みの発生を防止できる。
【産業上の利用可能性】
【００６９】
本発明の反転バッファ回路は、バッファ回路が必要な各種の電子機器に適用することができる。
また、本発明の電子ボリューム回路は、電子ボリュームが必要な音声出力部を有する各種の電子機器に適用することができる。
【符号の説明】
【００７０】
Ｒ１〜Ｒ６  抵抗素子
ＳＷ１〜ＳＷ１３  半導体スイッチ（スイッチ）
１００  反転バッファ回路
１０１、５０１、６０１、８０１  信号入力端子
１０２、５０２、６０２、８０２  信号出力端子
２００、４００、７００、９００  抵抗素子群
２０１〜２０３、７０１、７０３、９０１〜９０３  抵抗素子層
２０４、２０５、７０４、７０５、９０４、９０５  絶縁層
２０７、７０７、９０７  導電層
２０９、７０９、９０９  Ｐ型基板（半導体基板）
３００  オペアンプ
【図１】
2013197487.tif 000006
【図２】
2013197487.tif 000007
【図３】
2013197487.tif 000008
【図４】
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【図５】
2013197487.tif 000010
【図６】
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【図７】
2013197487.tif 000012
【図８】
2013197487.tif 000013
【図９】
2013197487.tif 000014
【図１０】
2013197487.tif 000015
【図１１】
2013197487.tif 000016
【図１２】
2013197487.tif 000017
【図１３】
2013197487.tif 000018
【図１４】
2013197487.tif 000019
【図１５】
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【図１６】
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