(57)【要約】【課題】  オン抵抗の極めて低い半導体装置を量産でき、さらに装置の小型化が実現する実装構造を提供する。【解決手段】第１のフレーム材料により形成されたアイランド２とアイランド２から延在する第１リード３ａと、アイランド２に固着され上面に第１電極５および第２電極２０が設けられた半導体チップ１と、第２のフレーム材料により形成され第１電極５に固着される電極当接部６と電極当接部６から延在する第２リード３ｂと、第２のフレーム材料により形成され第２電極１０と電気的に接続されるポスト８とポスト８から延在する第３リード３ｃと、アイランド２、電極当接部６、ポスト８および半導体チップ１と、第１?第３リード３ａ?３ｃのそれぞれの一部とを一体に被覆する絶縁樹脂層とを具備し、ポスト８とアイランド２とを第１および第２のフレーム材料の打ち抜き加工に必要な離間距離より近接して対向配置する。【選択図】    図１
2013026316.tif 000002
【特許請求の範囲】
【請求項１】
第１のフレーム材料により形成されたアイランドおよび該アイランドから延在する第１リードと、
前記アイランドに固着され上面に第１電極および第２電極が設けられた半導体チップと、
第２のフレーム材料により形成され前記第１電極に固着される電極当接部および該電極当接部から延在する第２リードと、
前記第２のフレーム材料により形成され前記第２電極と電気的に接続されるポストおよび該ポストから延在する第３リードと、
前記アイランド、前記電極当接部、前記ポストおよび前記半導体チップと、前記第１リード、第２リードおよび第３リードのそれぞれの一部とを一体に被覆する絶縁樹脂層とを具備し、
前記ポストと前記アイランドとを前記第１および第２のフレーム材料の打ち抜き加工に必要な離間距離より近接して対向配置したことを特徴とする半導体装置。
【請求項２】
前記ポストと前記アイランドとは同一平面上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１リードは前記半導体チップの第１の辺側から外部に導出し、前記第２リードおよび前記第３リードは前記第１の辺に対向する第２の辺側から外部に導出することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ポストと前記第２電極は金属細線により接続されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
アイランドと該アイランドから延在する第１リードとで構成される第１フレームを準備する工程と、
電極当接部と、該電極当接部から導出する第２リードと、ポストと、該ポストから導出する第３リードとで構成される第２フレームを準備する工程と、
上面に第１電極と第２電極が設けられた半導体チップを前記アイランドに固着する工程と、
前記第１フレームおよび前記第２フレームを対向配置し前記ポストと前記アイランドとを前記第１および第２フレームの打ち抜き加工に必要な離間距離より近接させて前記第１電極に前記電極当接部を固着する工程と、
前記第２電極と前記ポストを電気的に接続する工程と、
前記アイランド、前記電極当接部、前記ポスト、前記第１リード、第２リードおよび第３リードのそれぞれの一部および前記半導体チップを絶縁樹脂で封止する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記ポストと前記アイランドは同一平面上に配置されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ポストと前記第２電極を金属細線で接続することを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１フレームと前記第２フレームとを位置合わせを前記第１フレームにインデックス孔を設け、該インデックス孔の周辺を折り曲げたガイド片に前記第２フレームのインデックス孔をはめ込んで行うことを特徴とする請求項５から請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１フレームは単一のフレーム材料から形成されていることを特徴とする請求項５から請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第２フレームは他の単一のフレーム材料から形成されていることを特徴とする請求項５から請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にオン抵抗低減と製造工程の短縮化が可能な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などの低オン抵抗が要求される半導体装置において、打ち抜き加工のリードフレームでリードに連続する大面積の電極当接部を形成し、当該電極当接部を半導体装置の電流通過電極に接続する構造が知られている（例えば特許文献１参照。）。
【０００３】
図８は、打ち抜き加工のリードフレームで電極当接部を形成した従来の半導体装置を説明するための斜視図である。図８（Ａ）はアイランド（ヘッダー）１０２上に例えばＭＯＳＦＥＴなどの半導体チップ１０１をダイボンドした状態を示す斜視図であり、図８（Ｂ）はこれに電極当接部１０６を接続した状態を示す斜視図である。
【０００４】
半導体装置２００は、半導体チップ１０１を銅（Ｃｕ）などのリードフレームに実装したものであり、下フレーム１０４と、上フレーム１０７の２枚のリードフレームによって構成される。
【０００５】
図８（Ａ）を参照して、下フレーム１０４には打ち抜き加工によって、半導体チップ１０１が固着するアイランド１０２と、半導体チップ１０１の第２電極（ゲート電極）１１０の取り出しとなるポスト１０８と、アイランド１０２およびポスト１０８とそれぞれ連続してこれらを外部に引き出すリード１０３ａ、１０３ｂが形成される。
【０００６】
図８（Ｂ）を参照して、上フレーム１０７には打ち抜き加工によって半導体チップ１０１の第１電極（ソース電極）１０５の取り出しとなる電極当接部１０６と、電極当接部１０６と連続しこれを外部に引き出すリード１０３ｃが形成される。
【０００７】
第２電極１１０は金属細線１１９によってポスト１０８に接続される。一方、第１電極１０５はこれと概ね重畳する電極当接部１０６と直接接続する。
【０００８】
図９は、図８の半導体装置２００を樹脂封止した状態を示す図であり、図９（Ａ）が平面図、図９（Ｂ）が図９（Ａ）のｄ−ｄ線断面図である。
【０００９】
半導体チップ１０１、電極当接部１０６、ポスト１０８は破線で示す絶縁樹脂層１１５で一体に被覆・支持される。下フレーム１０４のリード１０３ａが絶縁樹脂層１１５の一辺から外部に導出し、下フレーム１０４のリード１０３ｂと上フレームのリード１０３ｃが絶縁樹脂層１１５の他の一辺から外部に導出する。
【００１０】
この構造により、第１電極１０５の取り出しにボンディングワイヤを採用する場合と比較して、オン抵抗を大幅に低減できる。
【００１１】
半導体装置２００の製造方法は、下フレーム１０４のアイランド１０２に半導体チップ１０１を固着し、その後半導体チップ１０１の第２電極１１０と下フレーム１０４のポスト１０８とをワイヤボンディングする（図８（Ａ））。下フレーム１０４と上フレーム１０７を位置合わせし、電極当接部１０６を第１電極１０５に固着する（図８（Ｂ））。
【００１２】
その後、絶縁樹脂層１１５で半導体チップ１、アイランド１０２、電極当接部１０６、ポスト１０８および各リードの一部を被覆する（図９）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３５１０８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図９（Ｂ）を参照して、従来構造では、第２電極１１０が接続するポスト１０８とアイランド１０２とは単一の下フレーム１０４の打ち抜き加工により形成され、同一平面上にある。従ってこれらが対向配置される領域では、同じフレーム基材（例えば銅板）を打ち抜き加工する際の一定の離間距離（クリアランス）ｄ１を確保する必要がある。この離間距離ｄ１は下フレーム１０４板厚が一例として０．１５ｍｍの場合、０．１２ｍｍ〜０．１３ｍｍ程度である。
【００１５】
つまり、上記のフレームを採用する限りはこの離間距離ｄ１は確保しなければならず、技術の進歩に伴い半導体チップ１０１のサイズを縮小できても、樹脂封止後のパッケージ１１５の外形サイズの小型化が進まない問題があった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、第１のフレーム材料により形成されたアイランドおよび該アイランドから延在する第１リードと、前記アイランドに固着され上面に第１電極および第２電極が設けられた半導体チップと、第２のフレーム材料により形成され前記第１電極に固着される電極当接部および該電極当接部から延在する第２リードと、前記第２のフレーム材料により形成され前記第２電極と電気的に接続されるポストおよび該ポストから延在する第３リードと、前記アイランド、前記電極当接部、前記ポストおよび前記半導体チップと、前記第１リード、第２リードおよび第３リードのそれぞれの一部とを一体に被覆する絶縁樹脂層とを具備し、前記ポストと前記アイランドとを前記第１および第２のフレーム材料の打ち抜き加工に必要な離間距離より近接して対向配置することにより解決するものである。
【００１７】
第２に、アイランドと該アイランドから延在する第１リードとで構成される第１フレームを準備する工程と、電極当接部と、該電極当接部から導出する第２リードと、ポストと、該ポストから導出する第３リードとで構成される第２フレームを準備する工程と、上面に第１電極と第２電極が設けられた半導体チップを前記アイランドに固着する工程と、前記第１フレームおよび前記第２フレームを対向配置し前記ポストと前記アイランドとを前記第１および第２フレームの打ち抜き加工に必要な離間距離より近接させて前記第１電極に前記電極当接部を固着する工程と、前記第２電極と前記ポストを電気的に接続する工程と、前記アイランド、前記電極当接部、前記ポスト、前記第１リード、第２リードおよび第３リードのそれぞれの一部および前記半導体チップを絶縁樹脂で封止する工程とを具備することにより解決するものである。
【発明の効果】
【００１８】
本発明の半導体装置に依れば、第１に、リードフレーム材の打ち抜き加工によってリードと一体的に成形された電極当接部を第１電極に直接固着する実装構造において、第２電極の取り出しとなるポストと、これと近接して対向配置されるアイランドの離間距離を低減できる。すなわち、アイランドとこれに連結するリードを第１フレームで成形し、半導体チップの表面の電極（第１電極および第２電極）に接続する電極当接部、ポストおよびこれらにそれぞれ連結するリードを第２フレームで成形する。これにより近接して対向配置されるポストとアイランドが別のフレーム材料となるため、打ち抜き加工上の制約を排除できる。つまりポストとアイランドを同一平面上に対向配置する場合であってもこれらを打ち抜き加工上必要な最小離間距離より近接して配置できる。これによりチップサイズが従来と同等の場合にはパッケージ外形のサイズを低減できる。あるいはアイランドサイズ（チップサイズ）を拡大してもパッケージ外形のサイズを従来と同等に維持できる。
【００１９】
また本発明の半導体装置の製造方法に依れば、第１に２枚の別体の第１フレーム、第２フレームを用いることにより、半導体チップの下面と接するアイランドと半導体チップの上面の第１電極と接する電極当接部を立体的に重ねて配置でき、安価な打ち抜き加工（パンチング）フレームを用いて組立を行えることができ、量産性を向上できる。
【００２０】
第２に、第２電極と接続するポストとアイランドが同一平面上にあり、ワイヤボンドの際にポストとアイランドを下方から同一面で（ボンディング装置の平坦な単一の載置台で）支えることができるので、安定したワイヤボンドが可能となる。
【００２１】
第３に、第１電極へのワイヤボンディングを省略できるので、工程の短縮化にも寄与できる。
【００２２】
第４に、第１フレーム、第２フレームに対応する位置に位置合わせインデックス孔を設けて、ガイド片を用いて位置合わせを行えることにより、第２フレームの電極当接部と半導体チップの第１電極の位置合わせをほぼ自動的に行え、恰も１枚フレームと同様に扱える利点を有する。
【００２３】
第５に、２枚のフレームを用いても従来の１枚のフレームの組立ラインをそのまま利用でき、完成した半導体装置は１枚のフレームで組み立てたものと同一のパッケージ形状に形成できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態の半導体装置を説明する（Ａ）斜視図、（Ｂ）平面図である。
【図２】本発明の実施形態の半導体装置を説明する（Ａ）斜視図、（Ｂ）斜視図、（Ｃ）断面図、（Ｄ）断面図である。
【図３】本発明の実施形態の半導体装置の製造方法を説明するフロー図である。
【図４】本発明の実施形態の半導体装置の製造方法を説明する平面図である。
【図５】本発明の実施形態の半導体装置の製造方法を説明する平面図である。
【図６】本発明の実施形態の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）斜視図である。
【図７】本発明の実施形態の半導体装置の製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図８】従来の半導体装置およびその製造方法を説明する斜視図である。
【図９】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態を、図１から図７を参照して説明する。
【００２６】
図１は、本実施形態の半導体装置５０を示す図であり、図１（Ａ）が実装構造を説明するための斜視図であり、パッケージ外形を構成する絶縁樹脂層は省略している。図１（Ｂ）は絶縁樹脂層１５で被覆された最終構造の半導体装置５０の平面図である。
【００２７】
図１（Ａ）を参照して、半導体装置５０は、半導体チップ１と、アイランド２と、電極当接部６と、ポスト８と、第１リード３ａと、第２リード３ｂと、第３リード３ｃと、絶縁樹脂層１５とを有する。
【００２８】
半導体チップ１は上面にパッド状の第１電極５と第２電極１０が設けられている。半導体チップ１としては例えば、絶縁ゲート型半導体素子であるＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）あるいはＭＯＳＦＥＴとトランジスタを組み合わせた複合素子であるＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が用いられる。
【００２９】
ここでは、半導体チップ１を構成する１つの基板に同一構成のＭＯＳＦＥＴの素子領域を２つ形成した半導体チップ１を示しており、第１電極５および第２電極１０はそれぞれ２つ設けられている。
【００３０】
第１電極５は、トランジスタの駆動によって電流が通過する電流通過電極（ＭＯＳＦＥＴであればソース電極）である。したがって、第１電極５は２つの素子領域の大部分をそれぞれ占める面積に設けられる。第２電極１０はトランジスタを駆動（オン・オフ）するための制御電極（ＭＯＳＦＥＴであればゲート電極）である。第２電極１０は例えば金属細線１７のボンディングが可能な面積を有し、第１電極５に比べて小さい。第１電極５および第２電極１０は同じ電極材料（例えばアルミニウム／チタニウム／ニッケル／金あるいは銀）の蒸着により形成される。
【００３１】
半導体チップ１は下面に金（Ａｕ）などの裏張り電極により第３電極１１が設けられている。第３電極１１は他の電流通過電極（ＭＯＳＦＥＴであればドレイン電極）である。
【００３２】
アイランド２は、第１フレーム４により形成される。第１リード３ａは、アイランド２と一体的に連結し、矩形状のアイランド２の第１の辺（長辺）から第１の方向に延在する。第１リード３ａとアイランド２は銅（Ｃｕ）などを主材料とする単一のフレーム材料を打ち抜き加工して形成される。
【００３３】
電極当接部６は、第２フレーム７により形成される。第２リード３ｂは、電極当接部６と一体的に連結し、アイランド２の第１の辺に対向する第２の辺（長辺）の近傍から、第１の方向とは逆の第２の方向に延在する。
【００３４】
電極当接部６は、第１電極５と同程度の、すなわちＭＯＳＦＥＴのそれぞれの素子領域の大半を占める面積の略矩形状を有する。電極当接部６は第１電極５のほぼ全面を覆うのが理想的である。しかし半導体チップ１との位置合わせの精度を考慮してその大きさが決定される。
【００３５】
ポスト８は、金属細線１７などの接続手段が固着可能な面積を有する接続部であり第２フレーム７により形成される。第３リード３ｃは、ポスト８と一体的に連結し、アイランド２の第２の辺（長辺）の近傍から第２の方向に延在する。電極当接部６、ポスト８、第２リード３ｂおよび第３リード３ｃは、第１フレーム４とは別の、銅などを主材料とする他の単一のフレーム材料を打ち抜き加工して形成される。
【００３６】
ポスト８は、例えば金（Ａｕ）などの金属細線１７などにより第２電極１０と電気的に接続される。
【００３７】
半導体チップ１は第３電極１１が導電性接着材（例えば半田合金の溶融接合又は半田ペーストあるいは銀ペーストなど）によりアイランド２の主面に固着される。そして、上面の第１電極５が電極当接部６と導電性接着材（例えば半田合金の溶融接合または半田ペーストあるいは銀ペーストなど）により固着される。
【００３８】
図１（Ｂ）を参照して、半導体チップ１、アイランド２、電極当接部６、ポスト８および各リード３（第１リード３ａ、第２リード３ｂおよび第３リード３ｃ）のそれぞれの一部は絶縁樹脂層により一体に被覆・支持される。
【００３９】
第１リード３ａは矩形の絶縁樹脂層１５の第１の辺(長辺)側から第１の方向に向かって外部に導出し、第２リード３ｂおよび第３リード３ｃは、第１の辺に対向する第２の辺（長辺）側から第２の方向に向かって外部に導出する。
【００４０】
つまり、絶縁樹脂層１５の一辺側に第１フレーム４で構成された第１リード３ａが配置され、これと対向する他の一辺側に第２フレーム７で構成された第２リード３ｂおよび第３リード３ｃが配置されるが、完成した半導体装置は５０は絶縁樹脂層１５から、２枚のフレームで形成された各リード（第１リード３ａ、第２リード３ｂおよび第３リード３ｃ）が、があたかも１枚のフレームで形成されたように導出する。
【００４１】
図２を参照して、第１フレーム４と第２フレーム７の形状について更に説明する。
【００４２】
図２（Ａ）は第１フレーム４を説明する斜視図であり、図２（Ｂ）は第２フレーム７を示す斜視図であり、ここでは枠部９の一部も示している。図２（Ｃ）は図１（Ａ）の半導体装置５０のａ−ａ線断面図、図２（Ｄ）は図１（Ａ）の半導体装置５０のｂ−ｂ線断面図、である。
【００４３】
図２（Ａ）（Ｃ）を参照して、第１フレーム４は、例えば板厚が０．１５ｍｍの銅などのフレーム材料を打ち抜き加工したものであり、第１リード３ａが低く、アイランド２が第１リード３ａの主面から高さｈだけ上方に位置するように折り曲げ加工（フォーミング）されている。複数（４本）の第１リード３ａの主面はすべて同じ高さである。
【００４４】
図２（Ｂ）（Ｃ）を参照して、第２フレーム７は第１フレーム４とは別体の例えば板厚が０．１５ｍｍの銅などのフレーム材料を打ち抜き加工したものであり、第２リード３ｂが低く、電極当接部６は少なくとも、第２リード３ｂの主面からアイランド２主面までの高さｈと半導体チップ１の厚み分上方に位置するようにフォーミングされている。
【００４５】
第２リード３ｂから電極当接部６に至る形状は、まず枠部９から下方に第１の折り曲げがされ、そこから水平に延在するように第２の折り曲げがされて第２リード３ｂが形成される。そして第２リード３ｂから最上部に向かって上方に第３の折り曲げがされ、最上部から水平に延在するように第４の折り曲げがされ、そこから半導体チップ１の第１電極５の表面近傍まで下方に第５の折り曲げがされ、さらにそこから水平に第６の折り曲げがされて電極当接部６が形成されている。すなわち第４の折り曲げと第５の折り曲げの間の水平部分は電極当接部６よりも高い最上部となる。この形状により半導体チップ１の上面角部と第２リード３ｂとの短絡を防止している。
【００４６】
尚、最終構造（図２（Ｃ）（Ｄ））は、図２（Ｂ）における第２の折り曲げから第３の折り曲げの間の一点鎖線で第２リード３ｂおよび第３リード３ｃが切り落とされている。
【００４７】
電極当接部６は、第１フレーム４のアイランド２上に、より詳細には半導体チップ１の第１電極５上に重畳する位置に設けられる。また、電極当接部６より高い最上部を設けた折り曲げ構造とすることにより、第２リード３ｂのバネ作用で電極当接部６を上方向から第１電極５に圧着されるので、良好な接続構造を得られる。
【００４８】
図２（Ｂ）（Ｄ）を参照して、第２フレーム７によってポスト８と第３リード３ｃも形成される。第３リード３ｃが低く、ポスト８が第３リード３ｃの主面から高さｈだけ上方に位置するようにフォーミングされている。
【００４９】
第３リード３ｃからポスト８に至る形状は、まず枠部９から下方に第１の折り曲げがされ、そこから水平に第２の折り曲げがされて第３リード３ｃが形成される。第３リード３ｃから上方に第３の折り曲げがされそこから水平に第４の折り曲げがされてポスト８が形成される。
【００５０】
第２電極１０と電気的に接続されるポスト８とアイランド２とは近接して対向配置される（図２（Ｄ））。これらの離間距離ｄ２は例えば、第１フレーム４および第２フレーム７の板厚の２分の１より小さく５０μｍ程度である。
【００５１】
本実施形態では、近接して対向配置されるポスト８とアイランド２とが図２（Ａ）（Ｂ）の如く別のフレーム材料により構成される。従って、単一のフレーム材料の打ち抜き加工によりこれらを対向する同一平面上に形成する場合に必要な離間距離ｄ１（図９（Ｂ）参照）の制約を排除できる。
【００５２】
つまりポスト８とアイランド２を同一平面上に対向配置するフレーム形状であってもこれらを打ち抜き加工上必要な最小離間距離ｄ１より近接して配置できる。打ち抜き加工による最小離間距離ｄ１はフレーム材料の板厚と略同等であるが、本実施形態では離間距離ｄ２を例えば板厚の２分の１以下にできる。
【００５３】
これにより半導体チップ１のチップサイズが従来と同等の場合にはパッケージ外形のサイズを低減できる。あるいはアイランド２のサイズ（チップサイズ）を拡大してもパッケージ外形のサイズを従来と同等に維持できる。
【００５４】
また、ポスト８とアイランド２はその主面（裏側の主面）が略同一平面上に配置される。すなわち第３リード３ｃと第１リード３ａの主面が断面視においてほぼ同等の高さに位置し、ポスト８とアイランド２の主面は両リード３ｂ、３ｃから同じ高さｈの位置に存在する。これにより、ポスト８と第２電極１０を電気的に接続する際、同じ載置台にこれらを載置できるので安定したワイヤボンディングが可能となる。尚、第１リード３ａ、第２リード３ｂおよび第３リード３ｃの主面、つまり図２（Ｃ）（Ｄ）の破線で示す絶縁樹脂層１５から外部に導出する部分も、略同じ高さである。
【００５５】
また、半導体チップ１は第１フレーム４のアイランド２と接し、上面のほとんどの部分は第２フレーム７の電極当接部６と接することになり、極めて放熱性が良好な構造を実現される。このために負荷ショートや過電流が流れても従来の金線のボンディング細線と異なり電極当接部６はすぐに溶断することが無く、また発熱に対してもすぐに放熱できるので、極めて破壊に強い半導体チップの実装構造を実現できる。
【００５６】
図３から図７を参照して、本実施形態の半導体装置の製造方法について説明する。
【００５７】
図３
に半導体装置の製造方法の一例を説明するための工程フロー図を示す。半導体装置の製造方法は、ダイシング工程、ダイボンド工程、電極付け工程、ボンディング工程、モールド工程、半田メッキ工程、カットベンド工程を有する。
【００５８】
ダイシング工程（図３：ステップＳ１）において、例えばＭＯＳＦＥＴが多数個形成された半導体ウエファー（図示せず）は、スクライブライン上をダイシングソーでダイシングされて、個別の半導体チップ１に分離される。既に、各半導体チップ１の上面にはその面積の大部分を占める第１電極（電流通過電極）５と小さい第２電極（制御電極）１０が設けられており、裏面には全面に第３電極（他の電流通過電極）１１が設けられている（図１（Ａ）参照）。
【００５９】
ダイボンド工程（図３：ステップＳ２）では、第１フレーム４を準備し、第１フレーム４のアイランド２に半導体チップ１を固着する。
【００６０】
図４は第１フレーム４の平面図であり、図４（Ａ）は１つの半導体装置を構成する要素単位（絶縁樹脂層で一括封止されるパッケージ領域Ｐ）が複数設けられた第１フレーム４の平面図である。また、図４（Ｂ）は１つのパッケージ領域Ｐの拡大平面図である。
【００６１】
図４（Ａ）を参照して、１枚の第１フレーム４は額縁状の枠部９の内側に複数のパッケージ領域Ｐのパターンが形成されている。ここでは２つのパッケージ領域Ｐが枠部９で囲まれ、１つのユニット１４となっている。第１フレーム４は例えば銅（板厚は例えば０．１５ｍｍ）を主材料とし、打ち抜き加工によってアイランド２と第１リード３ａとが形成される。アイランド２はパッケージ領域Ｐの略中央部に位置し、第１リード３ａは例えば４本設けられ、アイランド２と一体に連結されアイランド２の第１の辺（長辺）から第１の方向（ここでは下方）に延びて周囲の枠部９ａに達する。アイランド２の第２の辺（他の長辺）と対向する枠部９ｂはアイランド２の長辺と平行にこれと同等の幅の切欠き９ｃが設けられる。
【００６２】
第１フレーム４の枠部９の上下両端部には丸いインデックス孔６２がそれぞれ一定の間隔で形成され、各製造工程での駒送りや位置決めに利用される。また第１フレーム４の枠部９の上側端部には第１フレーム４と第２フレーム（不図示）の位置合わせをする位置合わせインデックス孔６３ｍが設けられている。
【００６３】
図４（Ｂ）を参照して、第１フレーム４の各アイランド２にはそれぞれ半導体チップ１がダイボンディングされる。すなわち、第１フレーム４のアイランド２上に溶融半田（または半田ペーストあるいは銀ペースト）よりなる導電性接着材で半導体チップ１がダイボンダーを利用して固着される。このときに上下端部のインデックス孔６２を用いてアイランド２の位置決めを行い且つ１駒ずつ送りながら、第１フレーム４のすべてのアイランド２に半導体チップ１を固着する。
【００６４】
導電性接着材として半田を用いる場合は、予め各アイランド１に半田ワイヤを溶かして供給し、半田上に半導体チップ１を戴置しその後冷却して固着する。また半田ペーストあるいは銀ペーストを用いる場合は、予め各アイランド１にクリーム状のペーストを付着した後に、半導体チップ１を仮接着して非酸化雰囲気中で加熱してキュアして固着される。半導体チップ１のサイズが小さい場合は半田（ワイヤ）で接着する方法が半田供給のコントロールが容易で好適である。
【００６５】
電極付け工程（図３：ステップＳ３）では、第２フレーム７を準備し、第１フレーム４および第２フレーム７を対向配置し、ポスト８とアイランド２とを両フレームの打ち抜き加工に必要な離間距離より近接するよう第１フレーム４と第２フレーム７とを位置合わせし、第１電極５に電極当接部６を固着する。
【００６６】
図５は第２フレーム７の平面図であり、図５（Ａ）はパッケージ領域Ｐが複数設けられた第２フレーム７の平面図である。また、図５（Ｂ）は１つのパッケージ領域Ｐの拡大平面図である。
【００６７】
第２フレーム７は、第１フレーム４とは同材料（例えば銅）、同板厚（例えば０．１５ｍｍ）であるが別体のフレームであり、打ち抜き加工によって電極当接部６と、第２リード３ｂ、ポスト８および第３リード３ｃが形成される。尚、ここでは１つのチップ上に２つのＭＯＳＦＥＴの素子領域が集積化された半導体チップ１を例に説明しており、第２フレーム７は２組の電極当接部６、第２リード３ｂ、ポスト８および第３リード３ｃを有するがこれらは同一構成である。
【００６８】
電極当接部６は、パッケージ領域Ｐの略中央に設けられ、第２リード３ｂは電極当接部６と一体に連結されて周囲の枠部９ｄに向かって延在し、これに達する。ポスト８は、その先端が電極当接部６よりも枠部９ｄに近い位置に設けられ、第３リード３ｃはポスト８と一体に連結されて周囲の枠部９ｄに伸び、これに達する。枠部９ｄはアイランド２の長辺と平行に外枠９ｄ側に凹状となる切欠き９ｅが設けられ、第２リード３ｂと第３リード３ｃは切欠き９ｅ部分に連結する。一方、電極当接部６と対向する枠部９ｆにはリードが設けられない。
【００６９】
第２フレーム７の枠部９の上下両端部にも第１フレーム４と同様に丸いインデックス孔６２がそれぞれ一定の間隔で形成され、各製造工程での駒送りや位置決めに利用される。また第２フレーム７の枠部９の上側端部には位置合わせインデックス孔６３ｕが設けられる。
【００７０】
次に第１フレーム４と第２フレーム７とを位置合わせを行う。すなわち、両フレームに設けた対応する位置合わせインデックス孔６３ｍ、６３ｕを重ねて行う。
【００７１】
図６は位置合わせした後の第１フレーム４および第２フレーム７を示す図であり、図６（Ａ）が平面図、図６（Ｂ）が斜視図である。また図７（Ａ）は１つのパッケージ領域Ｐを示す拡大平面図、図７（Ｂ）が図７（Ａ）のｃ−ｃ線断面図である。
【００７２】
図６（Ａ）を参照して、第１フレーム４の位置合わせインデックス孔６３ｍ（図４（Ａ）参照）は例えば、４辺に上方に折り曲げたガイド片が設けられている。そしてこのガイド片に同じ大きさに形成した第２フレーム７の位置合わせインデックス孔６３ｕをはめ込むことにより、第１フレーム４と第２フレーム７の位置合わせを行う。このガイド片は最小限の高さに設計され、ダイボンド工程およびワイヤボンディング工程での駒送りの障害になることを防止している。
【００７３】
なお、他の位置合わせ方法としては位置合わせインデックス孔６３ｍにガイド片を形成しないで、両フレーム４、７とは別個に設けたガイドピン（図示せず）を両フレームの丸いインデックス孔６２あるいは同一形状に形成した位置合わせインデックス孔６３ｍ、６３ｕに差し込む方法も採用できる。この場合はガイド片がないので、ダイボンド工程およびワイヤボンディング工程での駒送りの障害になることはない。
【００７４】
図６（Ｂ）の如く、第１フレーム４と第２フレーム７の位置合わせによって、第２フレーム７の枠部９は、第１フレーム４の枠部９と重なる。
【００７５】
詳細には、第１リード３ａ側では、第１リード３ａと同一平面にある第１フレーム４の外枠９ａの上に第２フレーム７の外枠９ｆが重なる。
【００７６】
第２リード３ｂ側では、第１フレーム４の枠部９ｂの上に第２フレーム７の枠部９ｄが重なる。枠部９ｄから第１フレーム４の厚み分だけ下方に折り曲げられた第２リード３ｂおよび第３リード３ｃは第１フレーム４の枠部９ｂに設けられた切欠き９ｃ（図４参照）によって第１フレーム４と接触することなく第１フレームの枠部９ｂ、９ａと同一平面に延在する。
【００７７】
第１フレーム４と第２フレーム７は枠部９ａ、９ｆと枠部９ｂ、９ｄが重ねて配置されるが、アイランド２の一の長辺側には第１フレーム４の第１リード３ａのみが配置され、他の長辺側には第２フレーム７の第２リード３ｂおよび第３リード３ｃが配置される。
【００７８】
図７（Ａ）を参照して上述した位置合わせを終了すると、第２フレーム７の電極当接部６は半導体チップ１の第１電極５と重畳する。また、第２リード２ｂはアイランド２の第１の辺と対向する第２の辺（長辺）の近傍から周囲の枠部９に向かって、第１の方向とは逆の第２の方向（ここでは上方）に伸びる。またポスト８は、アイランド２の第２の辺の近傍にその先端が位置し、第３リード２ｃはアイランド２の第２の辺（長辺）の近傍から周囲の枠部９に向かって、第２の方向（上方）に伸びる。
【００７９】
図７（Ｂ）を参照して、第１フレーム４ではアイランド２が第１リード３ａより高くなるように折り曲げ加工され、第１リード３ａとこれに連続する枠部９ｆは同じ高さ（同一平面）に配置される。アイランド２と対向する枠部９ｂはアイランド２より低く第１リード３ａおよびこれに連続する枠部９ａと同じ高さ（同一平面）に配置される。
【００８０】
第２フレーム７では枠部９ｄと枠部９ｆおよびポスト８は同じ高さ（同一平面）に位置する。すなわち枠部９ｄと枠部９ｆは第１フレーム４のアイランド２と同じ高さに位置する。第２リード３ｂと第３リード３ｃは第１リード３ａと同じ高さになるように枠部９ｄの高さから第１フレーム４の厚み分下方に折り曲げ加工される。
【００８１】
第２電極１０と電気的に接続されるポスト８とアイランド２とはそれぞれの主面が略同一平面上で近接して対向配置される。本実施形態ではアイランド２が第１フレーム４、ポスト８が第２フレーム７と、それぞれ別のフレーム材料により構成される。従ってこれらの離間距離ｄ２は、単一のフレーム材料の打ち抜き加工による最小離間距離ｄ１より小さくすることができ、例えば、第１フレーム４および第２フレーム７の板厚の２分の１以下（５０μｍ程度）である。
【００８２】
そして電極当接部６が溶融半田（または半田ペーストあるいは銀ペースト）などの導電性接着材で第１電極５と固着される。このときに電極当接部６は折り曲げ加工された第２リード３ｂのバネ作用で第１電極５に圧着されているので、良好な接続構造を得られる。この固着の工程条件はダイボンド工程と同様である。
【００８３】
ボンディング工程（図３：ステップＳ４）では、半導体チップ１の第２電極１０と対応するポスト８とを接続手段で電気的に接続する。引き続き図６および図７を参照する。
【００８４】
ボンディング装置（不図示）にてワイヤボンディングを行うために、上下端部のインデックス孔６２（図６（Ａ））を用いてアイランド２の位置決めを行う。
【００８５】
図７を参照して、ボンディング装置のクランパ（不図示）によって第１フレーム４および第２フレーム７の一部が抑えられ、ボンディング装置の載置台１５０上に第１フレーム４のアイランド２と第２フレーム７のポスト８が載置される。そして、第２電極１０とポスト８は自動認識されつつ、例えば金（Ａｕ）の金属細線１７を用いたボールボンディングにより電気的に接続される。このときもインデックス孔６２を１駒ずつ送りながら、第１フレーム４のすべての半導体チップ１の第２電極１０と対応するポスト８とのボンディングを自動的に行う。
【００８６】
このボンディング工程では、連続して平坦な載置台１５０上に、第１フレーム４のアイランド２と第２フレーム７のポスト８が載置される。そして半導体チップ１の第２電極１０上に金属細線１７を支持・供給するキャピラリ（不図示）を移動し金属細線１７の一端をボールボンディングする。その後、例えば山状など所望のボンディングループを形成するようにキャピラリを移動させ、金属細線１７の他端をポスト８上にボールボンディングし、金属細線１７を切断する。本実施形態では、アイランド２とポスト８が別体のフレームであっても、これらが同じ高さに設けられて同一平面上（載置台１５０）で支持できるので、当該ボンディング工程において、安定したボンディングが行える。
【００８７】
尚、金属細線１７によるボンディングに変えて、リボンボンディングなどであってもよい。
【００８８】
このように、第１フレーム４、第２フレーム７に対応する位置に位置合わせインデックス孔６３ｍ、６３ｕを設けて、ガイド片を用いて位置合わせを行えることにより、第２フレーム７の電極当接部６と半導体チップ１の第１電極５の位置合わせをほぼ自動的に行え、恰も１枚フレームと同様に扱える利点を有する。
【００８９】
モールド工程（図３：ステップＳ５）では、第１フレーム４のアイランド２と第１リード３ａの一部、第２フレーム７の電極当接部６と第２リード３ｂの一部、ポスト８と第３リード３ｃの一部と半導体チップ１とをエポキシ等の絶縁樹脂でトランスファーモールドなどを行いこれらを一括で被覆、支持する。完成した半導体装置５０は絶縁樹脂層１５から８本のリード３（４本の第１リード３ａとそれぞれ２本の第２リード３ｂおよび第３リード３ｃ）が、あたかも１枚のフレームで形成したように導出される（図１参照）。
【００９０】
半田メッキ工程（図３：ステップＳ６）では、絶縁樹脂層１５から導出したリード３に回路基板に表面実装できるように半田メッキを行い、リード３を錫等の半田金属で被覆する。
【００９１】
カットベンド工程（図３：ステップＳ７）では、切断金型により第１フレーム４、第２フレーム７の各リード３と両フレーム４、７の枠部９とを切断して、個別の半導体装置５０に分離する（図１参照）。その後必要な場合は、絶縁樹脂層１５から導出したリード３を所望の形状にプレスで成形する（図１参照）。
【００９２】
このように、本実施形態では２枚のフレームを用いても従来の１枚のフレームの組立ラインをそのまま利用でき、完成した半導体装置は１枚のフレームで組み立てたものと同一のパッケージ形状に形成できる。
【００９３】
尚、上記の例では半導体チップ１として１チップデュアルＭＯＳＦＥＴを例に説明したが、単一のＭＯＳＦＥＴであっても同様に実施できる。
【符号の説明】
【００９４】
１    半導体チップ
２    アイランド
３    リード
３ａ    第１リード
３ｂ    第２リード
３ｃ    第３リード
４    第１フレーム
６    電極当接部
７    第２フレーム
８      ポスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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