(57)【要約】【課題】半導体基板のメモリー領域上に部分的に遮光層を設けたりすることなく、一部のメモリーセルを消去不可能な状態にする。【解決手段】このメモリーセルは、浮遊ゲートに電荷を蓄積することによって情報を記憶するメモリートランジスターと、メモリートランジスターの第１の不純物拡散領域と共通の第１の不純物拡散領域を有する選択トランジスターと、メモリートランジスターの第２の不純物拡散領域に接続されたソースラインと、選択トランジスターのゲートに接続されたワードラインと、選択トランジスターの第２の不純物拡散領域に接続されたビットラインと、メモリートランジスター及び選択トランジスターのバックゲートに接続された電源ラインとを含み、ソースライン、ワードライン、ビットライン、及び、電源ラインの内の少なくとも１つが浮遊ゲートを紫外線から遮蔽することにより情報が消去されない。【選択図】図４
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【特許請求の範囲】
【請求項１】
データの書込みが電気的に行われ、データの消去が紫外線によって行われる不揮発性メモリーの複数のメモリーセルを内蔵した半導体集積回路装置であって、
浮遊ゲートに電荷を蓄積することによって情報を記憶するメモリートランジスターと、
前記メモリートランジスターの第１の不純物拡散領域と共通の第１の不純物拡散領域を有する選択トランジスターと、
前記メモリートランジスターの第２の不純物拡散領域に接続されたソースラインと、
前記選択トランジスターのゲートに接続されたワードラインと、
前記選択トランジスターの第２の不純物拡散領域に接続されたビットラインと、
前記メモリートランジスター及び前記選択トランジスターのバックゲートに接続された電源ラインと、
を具備し、情報を記憶している前記複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいて、前記浮遊ゲートに蓄積された電荷を放電することにより情報が消去され、第２のメモリーセルにおいて、前記ソースライン、前記ワードライン、前記ビットライン、及び、前記電源ラインの内の少なくとも１つが前記浮遊ゲートを紫外線から遮蔽することにより情報が消去されない、半導体集積回路装置。
【請求項２】
前記第２のメモリーセルにおいて、前記ソースライン、前記ワードライン、前記ビットライン、及び、前記電源ラインの内の少なくとも１つが、前記浮遊ゲートよりも上層の配線層において、前記浮遊ゲートの位置に対応して遮光部分を有するように設けられている、請求項１記載の半導体集積回路装置。
【請求項３】
前記第２のメモリーセルにおいて、前記ソースライン、前記ワードライン、前記ビットライン、及び、前記電源ラインの内の２つ以上が、前記浮遊ゲートを紫外線から遮蔽する、請求項１記載の半導体集積回路装置。
【請求項４】
前記第２のメモリーセルにおいて、前記ソースラインが、前記浮遊ゲートよりも上層の配線層において、前記浮遊ゲートの位置に対応して遮光部分を有するように設けられており、前記ビットラインが、前記ソースラインが設けられている配線層よりも上層の配線層において、前記浮遊ゲートの位置に対応して遮光部分を有するように設けられている、請求項３記載の半導体集積回路装置。
【請求項５】
前記第２のメモリーセルにおいて、前記ソースライン、前記ビットライン、前記ワードライン、及び、前記電源ラインの内の少なくとも１つに設けられる遮光部分の面積が、前記浮遊ゲートの面積よりも大きい、請求項２又は４記載の半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項記載の半導体集積回路装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書込みが電気的に行われ、データの消去が紫外線によって行われる不揮発性メモリーを内蔵した半導体集積回路装置（ＩＣ）に関し、さらに、そのようなＩＣを用いた電子機器等に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（erasable programmable read only memory：イレーサブル・プログラマブル・リードオンリーメモリー）の一種として、記憶内容の消去に紫外線を用いるＦＡＭＯＳ（floating-gate avalanche-injection metal-oxide semiconductor：フローティングゲート・アバランシェインジェクション酸化金属半導体）メモリーが知られている。
【０００３】
ＦＡＭＯＳメモリーは、時計の電池交換時等の無電源状態においてデータを保持するためや、その他多くの用途に使用されている。使用用途によっては、ＦＡＭＯＳメモリーにおいて、消去を必要とするメモリーセルと、消去を必要としないメモリーセルとが混在することがある。例えば、ＦＡＭＯＳメモリーと共にアナログ回路を内蔵したＩＣにおいては、アナログ回路に用いられている抵抗値のばらつきを補償するために、抵抗値のトリミング状態を表すトリミングデータがメモリーセルに格納される。ＩＣメーカーからＩＣが出荷された後にトリミングデータが変更されることがないように、トリミングデータを格納するメモリーセルは、消去不可能な状態とすることが望ましい。
【０００４】
また、メモリーセルからデータを読み出す際に基準となるリファレンス用メモリーセルを設ける場合においても、ＩＣメーカーからＩＣが出荷された後にリファレンス用メモリーセルのデータが変更されることがないように、リファレンス用メモリーセルは、消去不可能な状態とすることが望ましい。一方、モジュールメーカー又はセットメーカーにおいてデータの書込みや消去が行われるメモリーセルは、消去可能な状態にしておく必要がある。
【０００５】
そこで、ＦＡＭＯＳメモリーを内蔵したＩＣにおいて、一部のメモリーセルを消去不可能な状態にするために、紫外線に対する部分遮光が行われている。部分遮光を行うためには、半導体基板のメモリー領域上に部分的に遮光層を設けるか、又は、メモリー領域上に全面的に遮光層を設けておき、遮光層を部分的に開口することが考えられる。しかしながら、いずれにしても、ＩＣの製造プロセスが複雑になってしまう。
【０００６】
関連する技術として、特許文献１には、紫外線の照射にかかわらず情報の保存が可能なメモリーエリアを有する紫外線照射消去型の半導体不揮発性記憶装置が開示されている。この半導体不揮発性記憶装置は、電界効果メモリートランジスターの少なくとも１個を、紫外線を透過させない遮蔽膜で覆ったことを特徴とする。
【０００７】
また、特許文献２には、紫外線を照射することによりデータが消去されるメモリー装置と、紫外線を照射することによりデータが消去されることのないメモリー装置とが、１つのＩＣチップ上に同時に混在する半導体記憶装置が開示されている。この半導体記憶装置は、紫外光線を反射又は吸収する遮光物層をその上層に有するメモリー素子と、遮光物層の無いメモリー素子とを同時に有しており、遮光物層に開口窓が設けられていることを特徴とする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５８−１９７７７７号公報（特許請求の範囲第１項）
【特許文献２】特開２００８−２０５０５４号公報（請求項１、２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの観点によれば、半導体基板のメモリー領域上に部分的に遮光層を設けたり、メモリー領域上に全面的に遮光層を設けてから遮光層を部分的に開口したりすることなく、一部のメモリーセルを消去不可能な状態にすることができる。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、データの書込みが電気的に行われ、データの消去が紫外線によって行われる不揮発性メモリーの複数のメモリーセルを内蔵した半導体集積回路装置であって、浮遊ゲートに電荷を蓄積することによって情報を記憶するメモリートランジスターと、メモリートランジスターの第１の不純物拡散領域と共通の第１の不純物拡散領域を有する選択トランジスターと、メモリートランジスターの第２の不純物拡散領域に接続されたソースラインと、選択トランジスターのゲートに接続されたワードラインと、選択トランジスターの第２の不純物拡散領域に接続されたビットラインと、メモリートランジスター及び選択トランジスターのバックゲートに接続された電源ラインとを具備し、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいて、浮遊ゲートに蓄積された電荷を放電することにより情報が消去され、第２のメモリーセルにおいて、ソースライン、ワードライン、ビットライン、及び、電源ラインの内の少なくとも１つが浮遊ゲートを紫外線から遮蔽することにより情報が消去されないことを特徴とする。
【００１１】
ここで、第２のメモリーセルにおいて、ソースライン、ワードライン、ビットライン、及び、電源ラインの内の少なくとも１つを、浮遊ゲートよりも上層の配線層において、浮遊ゲートの位置に対応して遮光部分を有するように設けても良い。
【００１２】
また、第２のメモリーセルにおいて、ソースライン、ワードライン、ビットライン、及び、電源ラインの内の２つ以上が、浮遊ゲートを紫外線から遮蔽するようにしても良い。その場合に、第２のメモリーセルにおいて、ソースラインを、浮遊ゲートよりも上層の配線層において、浮遊ゲートの位置に対応して遮光部分を有するように設け、ビットラインを、ソースラインが設けられている配線層よりも上層の配線層において、浮遊ゲートの位置に対応して遮光部分を有するように設けても良い。
【００１３】
第２のメモリーセルにおいて、ソースライン、ビットライン、ワードライン、及び、電源ラインの内の少なくとも１つに設けられる遮光部分の面積は、浮遊ゲートの面積よりも大きいことが望ましい。
さらに、本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を具備する。
【発明の効果】
【００１４】
本発明の１つの観点によれば、第２のメモリーセルにおいて、ソースライン、ワードライン、ビットライン、及び、電源ラインの内の少なくとも１つが、浮遊ゲートを紫外線から遮蔽する。従って、半導体基板のメモリー領域上に部分的に遮光層を設けたり、メモリー領域上に全面的に遮光層を設けてから遮光層を部分的に開口したりすることなく、一部のメモリーセルを消去不可能な状態にすることができる。このように、既存の配線を有効活用して遮光することによって、メモリーセルのレイアウトがコンパクトになり、半導体集積回路装置の製造コストを削減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係るＩＣを用いた回路モジュールのブロック図。
【図２】図１に示すメモリー回路の構成の一部を示す回路図。
【図３】第１のメモリーセルに電源ラインが形成された状態を示す図。
【図４】第２のメモリーセルに電源ラインが形成された状態を示す図。
【図５】第１のメモリーセルにソースラインが形成された状態を示す図。
【図６】第２のメモリーセルにソースラインが形成された状態を示す図。
【図７】第１のメモリーセルにワードラインが形成された状態を示す図。
【図８】第２のメモリーセルにワードラインが形成された状態を示す図。
【図９】第１のメモリーセルにビットラインが形成された状態を示す図。
【図１０】第２のメモリーセルにビットラインが形成された状態を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路装置（ＩＣ）を用いた回路モジュールの構成を示すブロック図である。この回路モジュールは、例えば、携帯電話やデジタルカメラ等の電子機器において用いられる。
【００１７】
図１に示すように、この回路モジュールは、外付け部品１と、半導体集積回路装置２とを含んでいる。半導体集積回路装置２は、アナログ回路２１と、ロジック回路２２と、メモリー回路２３とを有している。アナログ回路２１は、外付け部品１と共に、所望の機能を有する回路ブロックを構成する。
【００１８】
メモリー回路２３は、データの書込みが電気的に行われ、データの消去が紫外線によって行われる不揮発性メモリーの一種であるＦＡＭＯＳメモリーによって構成される。メモリー回路２３は、アナログ回路２１に用いられている抵抗値のばらつきを補償するために設定されたトリミング状態を表すトリミングデータや、電子機器の状態を設定するために用いられる設定データ等を格納する。
【００１９】
ここで、トリミングデータは、ＩＣメーカーによってメモリー回路２３に書き込まれる。従って、ＩＣメーカーからＩＣが出荷された後にトリミングデータが変更されることがないように、トリミングデータを格納するメモリーセルは、消去不可能な状態にしておくことが望ましい。一方、設定データは、モジュールメーカー又はセットメーカーによってメモリー回路２３に書き込まれる。従って、モジュールメーカー又はセットメーカーにおいてデータの書込みや消去を行うために、設定データを格納するメモリーセルは、消去可能な状態にしておく必要がある。そこで、本実施形態に係る半導体集積回路装置２においては、メモリー回路２３が、消去可能な第１のメモリーセルと、消去不可能な第２のメモリーセルとを含んでいる。
【００２０】
図２は、図１に示すメモリー回路の構成の一部を示す回路図である。メモリー回路２３は、複数のメモリーセル（図２においては、４つのメモリーセル００、１０、０１、１１を示す）と、デコーダー３１と、センスアンプ３２と、リファレンス用メモリーセル３３とを含んでいる。
【００２１】
各メモリーセルは、メモリートランジスターＱ１と、選択トランジスターＱ２とを含んでいる。本実施形態においては、トランジスターＱ１及びＱ２として、ＰチャネルＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスター）が用いられる。
【００２２】
メモリートランジスターＱ１は、半導体基板上にゲート絶縁膜を介して設けられた浮遊ゲートＦＧと、ソースラインＳＬに接続された第１の不純物拡散領域（ソース）と、第２の不純物拡散領域（ドレイン）とを有しており、浮遊ゲートＦＧに電荷を蓄積することによって情報を記憶する。
【００２３】
選択トランジスターＱ２は、対応するワードラインＷＬに接続されたゲートＳＧと、メモリートランジスターＱ１のドレインと共通の第１の不純物拡散領域（ソース）と、対応するビットラインＢＬに接続された第２の不純物拡散領域（ドレイン）とを有しており、ワードラインＷＬの電位がローレベルに活性化されたときにオン状態となる。
【００２４】
ワードラインＷＬ０は、メモリーセル００、０１、・・・の選択トランジスターＱ２のゲートＳＧに接続されており、ワードラインＷＬ１は、メモリーセル１０、１１、・・・の選択トランジスターＱ２のゲートＳＧに接続されている。また、ビットラインＢＬ０は、メモリーセル００、１０、・・・の選択トランジスターＱ２のドレインに接続されており、ビットラインＢＬ１は、メモリーセル０１、１１、・・・の選択トランジスターＱ２のドレインに接続されている。
【００２５】
ソースラインＳＬ、及び、複数のワードラインＷＬ０、ＷＬ１、・・・は、デコーダー３１に接続されている。また、複数のビットラインＢＬ０、ＢＬ１、・・・は、複数のカラム選択トランジスター（ＰチャネルＭＯＳＦＥＴ）ＱＣ０、ＱＣ１、・・・をそれぞれ介して、センスアンプ３２に接続されている。
【００２６】
カラム選択トランジスターＱＣ０、ＱＣ１、・・・のゲートは、デコーダー３１に接続されている。従って、デコーダー３１が、カラム選択トランジスターＱＣ０、ＱＣ１、・・・のゲートにそれぞれ印加されるカラム選択信号ＣＬ０、ＣＬ１、・・・をローレベルに活性化したときに、対応するビットラインＢＬ０、ＢＬ１、・・・がセンスアンプ３２に接続される。
【００２７】
各メモリーセルのトランジスターＱ１及びＱ２のバックゲート、及び、カラム選択トランジスターＱＣ０、ＱＣ１、・・・のバックゲートには、電源電位ＶＤＤが供給される電源ラインＰＬが接続されている。本実施形態において、電源電位ＶＤＤは正の値であり、電源電位ＶＳＳは接地電位（０Ｖ）であるものとする。
【００２８】
次に、各メモリーセルにおけるデータの書込み及び読出し動作について説明する。例えば、メモリーセル００を選択して、選択されたメモリーセル００にデータ「０」を書き込む際には、デコーダー３１が、ソースラインＳＬ及びワードラインＷＬ０の電位をローレベル（例えば、０Ｖ）とし、センスアンプ３２が、ビットラインＢＬ０に高い電位（例えば、電源電位ＶＤＤ）を供給する。これにより、メモリーセル００において、選択トランジスターＱ２がオン状態となる。
【００２９】
その結果、メモリーセル００において、メモリートランジスターＱ１の２つの不純物拡散領域間に高い電圧が印加されて、ＰＮ接合部に電子なだれ（avalanche）が起きる。メモリートランジスターＱ１のＰＮ接合部に流れる電子は、ホットエレクトロンとなってゲート絶縁膜を通過し、浮遊ゲートＦＧに注入されるので、浮遊ゲートＦＧに負の電荷が蓄積される。
【００３０】
一方、選択されないメモリーセルについては、デコーダー３１が、ワードラインＷＬ１の電位をハイレベル（例えば、電源電位ＶＤＤ）とし、センスアンプ３２が、ビットラインＢＬ１の電位をローレベル（例えば、０Ｖ）とする。これにより、選択されないメモリーセルにおいては、選択トランジスターＱ２がオフ状態となり、メモリートランジスターＱ１の２つの不純物拡散領域間に高い電圧が印加されないので、浮遊ゲートＦＧに負の電荷が蓄積されることがない。
【００３１】
また、メモリーセル００を選択して、選択されたメモリーセル００からデータを読み出す際には、デコーダー３１が、ソースラインＳＬの電位をハイレベル（例えば、電源電位ＶＤＤ）にすると共に、ワードラインＷＬ０の電位をローレベル（例えば、０Ｖ）とし、センスアンプ３２が、ビットラインＢＬ０の電位をローレベル（例えば、０Ｖ）とする。
【００３２】
メモリーセル００にデータ「０」が書き込まれている場合には、浮遊ゲートＦＧに負の電荷が蓄積されているので、メモリートランジスターＱ１のソースからドレインに電流が流れる。その電流は、選択トランジスターＱ２を介してセンスアンプ３２に達する。一方、メモリーセル００にデータ「０」が書き込まれていない場合、又は、メモリーセル００が消去された場合には、浮遊ゲートＦＧに負の電荷が蓄積されていないので、メモリートランジスターＱ１のソースからドレインに電流が殆ど流れない。
【００３３】
センスアンプ３２は、メモリーセル００のメモリートランジスターＱ１から供給される電流の値に基づいて、メモリーセル００に記憶されているデータを出力する。例えば、センスアンプ３２は、メモリーセル００から供給される電流の値が基準値よりも大きい場合にデータ「０」を出力し、メモリーセル００から供給される電流の値が基準値よりも小さい場合にデータ「１」を出力する。
【００３４】
ここで、各メモリーセルからデータを読み出す際に基準となるリファレンス用メモリーセル３３を設けるようにしても良い。例えば、リファレンス用メモリーセル３３において、メモリートランジスターのチャネル長又はチャネル幅を他のメモリーセルにおけるのと異なる値に設定することにより、メモリートランジスターの閾値が変更されている。これにより、リファレンス用メモリーセル３３にデータ「０」が書き込まれていても、メモリートランジスターのソースからドレインに流れる電流の値を、他のメモリーセルにおける電流の値の半分程度とすることができる。従って、リファレンス用メモリーセル３３から供給される電流の値を、他のメモリーセルに記憶されているデータを判定するための基準値として用いることができる。
【００３５】
メモリーセル００に書き込まれたデータ「０」を消去する場合には、複数のメモリーセルに紫外線を照射することにより、浮遊ゲートＦＧに蓄積されている電子が紫外線の高エネルギーによって励起して、半導体基板又はウエル等に脱出する。これにより、浮遊ゲートＦＧに蓄積されていた負の電荷が放電される。
【００３６】
図３〜図１０は、図２に示すメモリーセルのレイアウト例を示す図である。図３〜図１０において、（ａ）は平面図であり、（ｂ）は一部断面斜視図である。なお、これらの図において層間絶縁膜及び保護膜は省略されているが、層間絶縁膜及び保護膜は、紫外線をほぼ透過する。
【００３７】
例えば、図３を参照すると、各メモリーセルにおいて、メモリートランジスターの浮遊ゲートＦＧと、選択トランジスターのゲートＳＧとが、不純物濃度が比較的低いＮ型の半導体基板又はＮウエル上にゲート絶縁膜を介して形成されている。半導体基板の材料としては、シリコン（Ｓｉ）等が用いられ、ゲート絶縁膜の材料としては、シリコン酸化膜（ＳｉＯ２）等が用いられる。ここで、Ｎ型の半導体基板又はＮウエルは、そこに形成されるＰチャネルトランジスターのバックゲートに相当する。
【００３８】
浮遊ゲートＦＧ及びゲートＳＧの両側の半導体基板又はウエル内には、メモリートランジスターのソースとなるＰ型の不純物拡散領域Ｐ１と、メモリートランジスターのドレイン及び選択トランジスターのソースとなるＰ型の不純物拡散領域Ｐ２と、選択トランジスターのドレインとなるＰ型の不純物拡散領域Ｐ３とが形成されている。また、Ｎ型の半導体基板又はＮウエルにおいて、不純物濃度が比較的高いＮ型の不純物拡散領域であるタップＴＡＰが形成されている。
【００３９】
本実施形態においては、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷を放電することにより、情報が消去される。一方、第２のメモリーセルにおいては、ソースラインＳＬ、ワードラインＷＬ、ビットラインＢＬ、及び、電源ラインＰＬの内の少なくとも１つが浮遊ゲートＦＧを紫外線から遮蔽することにより、情報が消去されない。
【００４０】
そのために、第２のメモリーセルにおいて、ソースラインＳＬ、ワードラインＷＬ、ビットラインＢＬ、及び、電源ラインＰＬの内の少なくとも１つが、浮遊ゲートＦＧよりも上層の配線層において、浮遊ゲートＦＧの位置に対応して遮光部分を有するように設けられている。配線の材料としては、アルミニウム（Ａｌ）等の金属が用いられる。
【００４１】
ここでは、第１の配線層に電源ラインＰＬが形成され、第２の配線層にソースラインＳＬ及びワードラインＷＬが形成され、第３の配線層にビットラインＢＬが形成される場合について説明する。しかしながら、本発明は、ソースラインＳＬ、ワードラインＷＬ、ビットラインＢＬ、及び、電源ラインＰＬが形成される配線層を変更した場合にも適用可能である。
【００４２】
まず、第２のメモリーセルにおいて第１の配線層に形成される電源ラインが浮遊ゲートを紫外線から遮蔽する第１のレイアウト例について説明する。
図３は、第１のメモリーセルにおいて電源ラインが形成された状態を示しており、図４は、第２のメモリーセルにおいて電源ラインが形成された状態を示している。図３及び図４に示すように、半導体基板上に、スルーホールを有する第１の層間絶縁膜が形成され、第１の層間絶縁膜上に、第１の配線層が形成される。第１の配線層は、タップＴＡＰに接続される電源ラインＰＬを含んでいる。
【００４３】
図３に示す第１のメモリーセルにおいては、浮遊ゲートＦＧの上方に紫外線を遮断する配線が存在しない。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷を放電することにより情報が消去される。
【００４４】
一方、図４に示す第２のメモリーセルにおいては、浮遊ゲートＦＧを紫外線ＵＶから遮蔽する遮光部分を有するように電源ラインＰＬが設けられている。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射しても、第２のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷が放電されないので情報が消去されない。
【００４５】
次に、第２のメモリーセルにおいて第２の配線層に形成されるソースラインが浮遊ゲートを紫外線から遮蔽する第２のレイアウト例について説明する。
図５は、第１のメモリーセルにおいてソースラインが形成された状態を示しており、図６は、第２のメモリーセルにおいてソースラインが形成された状態を示している。図５及び図６に示すように、第１の配線層が形成された半導体基板上に、スルーホールを有する第２の層間絶縁膜が形成され、第２の層間絶縁膜上に、第２の配線層が形成される。第２の配線層は、メモリートランジスターのソースＰ１に接続されるソースラインＳＬを含んでいる。
【００４６】
図５に示す第１のメモリーセルにおいては、浮遊ゲートＦＧの上方に紫外線を遮断する配線が存在しない。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷を放電することにより情報が消去される。
【００４７】
一方、図６に示す第２のメモリーセルにおいては、浮遊ゲートＦＧを紫外線から遮蔽する遮光部分を有するようにソースラインＳＬが設けられている。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射しても、第２のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷が放電されないので情報が消去されない。
【００４８】
次に、第２のメモリーセルにおいて第２の配線層に形成されるワードラインが浮遊ゲートを紫外線から遮蔽する第３のレイアウト例について説明する。
図７は、第１のメモリーセルにおいてワードラインが形成された状態を示しており、図８は、第２のメモリーセルにおいてワードラインが形成された状態を示している。図７及び図８に示すように、第２の配線層は、選択トランジスターのゲートＳＧに接続されるワードラインＷＬをさらに含んでいる。
【００４９】
図７に示す第１のメモリーセルにおいては、浮遊ゲートＦＧの上方に紫外線を遮断する配線が存在しない。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷を放電することにより情報が消去される。
【００５０】
一方、図８に示す第２のメモリーセルにおいては、浮遊ゲートＦＧを紫外線から遮蔽する遮光部分を有するようにワードラインＷＬが設けられている。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射しても、第２のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷が放電されないので情報が消去されない。
【００５１】
次に、第２のメモリーセルにおいて第３の配線層に形成されるビットラインが浮遊ゲートを紫外線から遮蔽する第４のレイアウト例について説明する。
図９は、第１のメモリーセルにビットラインが形成された状態を示しており、図１０は、第２のメモリーセルにビットラインが形成された状態を示している。図９及び図１０に示すように、第２の配線層が形成された半導体基板上に、スルーホールを有する第３の層間絶縁膜が形成され、第３の層間絶縁膜上に、第３の配線層が形成される。第３の配線層は、選択トランジスターのドレインＰ３に接続されるビットラインＢＬを含んでいる。その後、半導体基板上に保護膜が形成される。
【００５２】
図９に示す第１のメモリーセルにおいては、浮遊ゲートＦＧの上方に紫外線を遮断する配線が存在しない。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射したときに、第１のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷を放電することにより情報が消去される。
【００５３】
一方、図１０に示す第２のメモリーセルにおいては、浮遊ゲートＦＧを紫外線から遮蔽する遮光部分を有するようにビットラインＢＬが設けられている。従って、情報を記憶している複数のメモリーセルに対して紫外線を照射しても、第２のメモリーセルにおいては、浮遊ゲートＦＧに蓄積された電荷が放電されないので情報が消去されない。
【００５４】
あるいは、第２のメモリーセルにおいて、電源ラインＰＬ、ソースラインＳＬ、ワードラインＷＬ、及び、ビットラインＢＬの内の２つ以上が、浮遊ゲートＦＧを紫外線から遮蔽するようにしても良い。これにより、浮遊ゲートＦＧに対する紫外線の遮蔽効果をさらに高めることができる。
【００５５】
例えば、ソースラインＳＬを、浮遊ゲートＦＧよりも上層の配線層（例えば、第２の配線層）において、浮遊ゲートＦＧの位置に対応して遮光部分を有するように設け、ビットラインＢＬを、ソースラインＳＬが設けられている配線層よりも上層の配線層（例えば、第３の配線層）において、浮遊ゲートＦＧの位置に対応して遮光部分を有するように設けても良い。
【００５６】
また、第２のメモリーセルにおいて、電源ラインＰＬ、ソースラインＳＬ、ワードラインＷＬ、及び、ビットラインＢＬの内の少なくとも１つに設けられている遮光部分の面積は、浮遊ゲートＦＧの面積よりも大きいことが望ましい。
【００５７】
このようにしてＩＣが製造されると、ＩＣの出荷前に、ユーザー用のメモリーセルについて、データの書込み及び消去の検査が行われる。そのような場合にも、本実施形態によれば、トリミングデータやリファレンスデータを第２のメモリーセルに書き込んでおくことにより、全メモリーセルに対して紫外線を照射しても、第２のメモリーセルに格納されているトリミングデータやリファレンスデータは消去されない。一方、第１のメモリーセルには、データ「０」が書き込まれ、その後、全メモリーセルに対して紫外線を照射することにより、データ「０」が消去される。このようにデータの書込み及び消去の検査を行うことにより、製品の信頼性を高めることが可能となる。
【００５８】
以上の実施形態においては、Ｎ型の半導体基板又はＮウエル内にＰチャネルのメモリートランジスターを形成する場合について説明したが、Ｐ型の半導体基板又はＰウエル内にＮチャネルのメモリートランジスターを形成しても良い。Ｎチャネルのメモリートランジスターにおいては、浮遊ゲート上に絶縁膜を介して制御ゲートが設けられるが、その他の構造はＰチャネルのメモリートランジスターを形成する場合と同様である。
【符号の説明】
【００５９】
１…外付け部品、２…半導体集積回路装置、２１…アナログ回路、２２…ロジック回路、２３…メモリー回路、３１…デコーダー、３２…センスアンプ、３３…リファレンス用メモリーセル、００〜１１…メモリーセル、Ｑ１…メモリートランジスター、Ｑ２…選択トランジスター、ＱＣ０、ＱＣ１…カラム選択トランジスター、ＦＧ…浮遊ゲート、ＳＧ…ゲート、ＳＬ…ソースライン、ＷＬ０、ＷＬ１…ワードライン、ＢＬ０、ＢＬ１…ビットライン、ＰＬ…電源ライン、Ｐ１〜Ｐ３…不純物拡散領域、ＴＡＰ…タップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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