(57)【要約】【課題】アライメントマークに集中する応力の方向依存性を低減して、クラックを発生しにくくする。【解決手段】基板の第１の主面に、環状の第１の溝及びドット形状の第２の溝を形成する。第１及び第２の溝を埋め込むように絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する。【選択図】図５
2013110255.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１の主面に、前記第１の主面に対向して見た場合に、環状の第１の溝及びドット形状の第２の溝を形成する工程と、
前記第１及び第２の溝を埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ドット形状の第２の溝を構成する各ドットは、前記第１の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成する工程の後、前記貫通電極を形成する工程の前に、
前記基板の第１の主面と厚さ方向に対向する第２の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第１及び第２の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程では、ＴＥＯＳを原料に用いた化学気相成長法により、前記第１の溝と前記第２の溝とを埋め込むように前記絶縁膜を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する工程の後に、
前記第１及び第２の溝上の前記絶縁膜上にマスクが位置するようにマスクパターンを形成する工程と、
前記マスクパターンを用いたエッチングにより、前記基板の第１の主面が露出しないように前記絶縁膜の一部を除去する工程と、
前記マスクパターンを除去した後、前記絶縁膜を平坦化する工程と、
を更に有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記フォトレジスト膜に転写した前記第１のパターンを用いて、前記基板の第１の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、
前記第１及び第２の溝を形成する工程では、前記基板の前記裁断領域に前記第２の溝を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合にドット形状となるアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハ。
【請求項９】
前記ドット形状のアライメントマークを構成する各ドットは、前記第１の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項８に記載の半導体ウェハ。
【請求項１０】
前記絶縁リングとアライメントマークは、ＮＳＧ膜（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含む材料からなることを特徴とする請求項８又は９に記載の半導体ウェハ。
【請求項１１】
更に、前記基板の第１の主面に素子分離領域を有することを特徴とする請求項８〜１０のいずれか１項に記載の半導体ウェハ。
【請求項１２】
前記アライメントマークは、前記基板の裁断領域に形成されていることを特徴とする請求項８〜１１のいずれか１項に記載の半導体ウェハ。
【請求項１３】
基板と、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合にドット形状となるアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体装置。
【請求項１４】
前記ドット形状のアライメントマークを構成する各ドットは、前記第１の主面に対向して見た場合に、円形又は多角形であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記絶縁リングとアライメントマークは、ＮＳＧ膜（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含む材料からなることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
更に、前記基板の第１の主面に素子分離領域を有することを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ、以下、ＴＳＶと記載する場合がある）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００９−１１１０６１号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側から裏面電極を形成することによりＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域（フィールド）を形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い。すなわち、素子分離領域の形成時には、基板上に他の部材が形成されていないため、これらの部材に対して素子分離領域の位置合わせを行う必要が無い。
【０００６】
一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して（位置合わせして）形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。
【０００７】
しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、平面視において、トレンチの長辺方向の内壁側面と、短辺方向の内壁側面の面積が大きく異なっていた。このため、シームやボイドなどの埋設不良箇所に、特定方向の応力が大きくなる方向依存性を持った応力が集中することとなっていた。従って、シームやボイドなどを起点にして、基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。
【課題を解決するための手段】
【０００８】
一実施形態は、
基板の第１の主面に、前記第１の主面に対向して見た場合に、環状の第１の溝及びドット形状の第２の溝を形成する工程と、
前記第１及び第２の溝を埋め込むように、絶縁膜を形成する工程と、
前記絶縁膜を形成する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【０００９】
他の実施形態は、
基板と、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合にドット形状となるアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体ウェハに関する。
【００１０】
他の実施形態は、
基板と、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板のチップ領域を厚さ方向に貫通すると共に、前記基板の第１の主面に対向して見た場合にドット形状となるアライメントマークと、
前記環状の絶縁リングの内側に位置する前記基板内に、前記基板を厚さ方向に貫通するように設けられた貫通電極と、
を有することを特徴とする半導体装置に関する。
【発明の効果】
【００１１】
ドット形状のアライメントマークを形成することにより、アライメントマークに集中する応力の方向依存性を低減することができる。この結果、クラックを発生しにくくする。
【図面の簡単な説明】
【００１２】
【図１】本発明者が検討した方法を表す図である。
【図２】本発明者が検討した方法を表す図である。
【図３】本発明者が検討した方法を表す図である。
【図４】本発明者が検討した方法を表す図である。
【図５】第１実施例の半導体装置を表す図である。
【図６】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図７】第１実施例の半導体装置の製造方法を表す図である。
【図８】第１実施例の半導体装置の製造方法を表す図である。
【図９】第１実施例の半導体装置の製造方法を表す図である。
【図１０】第１実施例の半導体装置の製造方法を表す図である。
【図１１】第１実施例の半導体装置の製造方法を表す図である。
【図１２】第１実施例の半導体装置の製造方法を表す図である。
【図１３】第１実施例の半導体装置の製造方法を表す図である。
【図１４】第１実施例の半導体装置の製造方法を表す図である。
【図１５】第１実施例の半導体装置の製造方法を表す図である。
【図１６】第１実施例の半導体装置の製造方法を表す図である。
【図１７】第１実施例の第１変形例を表す図である。
【発明を実施するための形態】
【００１３】
特開２００５−２１７０７１号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、ＴＳＶ本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、ＴＳＶと同様の基板を貫通する導電材料を用いて構成し、ＴＳＶ形成工程時に同時に形成するという技術である。
【００１４】
そこで、本発明者は、上記技術の応用例として、素子形成工程の最初の工程であるＳＴＩ（フィールド）パターンを転写する工程（フォトリソグラフィ工程）の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にＳＴＩを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、ＳＴＩ形成工程においてアライメントマークは必要無い。また、ＳＴＩ形成工程の後の工程においては、ＳＴＩ形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。
【００１５】
一方、本願で対象にする構造は、ＴＳＶの周囲を囲む絶縁リングを最初に形成した後（ビアファースト）、素子形成工程に入る。従って、この絶縁リングに対してＳＴＩを位置合わせするためのアライメントマーク（フィールド合わせマーク）が必要となり、これを形成する方法として上述の技術を検討した。本発明者が検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペース（Ｌ／Ｓ）状に配列した形状である。
【００１６】
以下では、図１〜４を参照して、本発明者が検討した半導体装置及びその製造方法を説明する。図１Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、スクライブ領域２にはアライメントマーク１が設けられている。図１Ｂは図１Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図１Ｃは図１Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図を表す。図１Ｄ及び１Ｅはそれぞれ、アライメントマーク１の一部を、半導体基板１７の第1の主面１７ａで見た場合の上面図及び断面図を表す。
【００１７】
図１Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。素子領域４には、貫通電極５を囲むように環状の絶縁リング６が設けられており、貫通電極５をトランジスタ等の他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。図１Ｃに示すように、スクライブ領域２には、アライメントマーク１及び配線層１５が設けられている。絶縁リング６とアライメントマーク１の、半導体基板１７の厚み方向３８における長さは同じとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。
【００１８】
図２〜４は、図１の半導体装置の絶縁リング６及びアライメントマーク１の形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図２及び３において、Ａ図は図１Ｂの絶縁リング６の形成工程、Ｂ図は図１Ｃのアライメントマーク１の形成工程、Ｃ図はＡ図の点線で囲まれた部分Ｐの拡大図、Ｄ図はＢ図の点線で囲まれた部分Ｑの拡大図を表す。図３Ｅは第１の主面１７ａにおけるアライメントマーク１全体の上面図、図２Ｅ及び３Ｆはそれぞれ、アライメントマーク用のトレンチ２５又はアライメントマーク１の一部を第１の主面１７ａに対向する方向から見た上面図を表す。図２Ｆ及び３Ｇはそれぞれ、図２Ｂ及び３Ｂの一部を拡大した断面図を表す。図４は、図３において、シーム５６ａ及びクラック５６ｂに応力が集中する状態を表す模式的斜視図であり、一部の構造しか示していない。
【００１９】
図２に示すように、シリコン半導体基板１７の第１の主面１７ａ上にフォトレジスト膜２０を形成した後、リソグラフィー技術により、フォトレジスト膜２０にパターンを形成する。続いて、フォトレジスト膜２０をマスクに用いて、半導体基板１７のドライエッチングを行う。これにより、環状のトレンチ（絶縁リング用のトレンチ）３２と、アライメントマーク用のトレンチ２５を同時に形成する。アライメントマーク用のトレンチ２５は、第1の主面１７ａに対向して見た形状が、トレンチ２５の幅方向２５ｂに一定のピッチで複数のトレンチ２５が配列されたラインアンドスペース（Ｌ／Ｓ）形状に形成される。
【００２０】
図３に示すように、フォトレジスト膜２０を除去した後、両トレンチ２５、３２を同時に絶縁膜２６で埋め込む。ここでは、絶縁膜２６として、ＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ；Ｓｉ（ＯＣ2Ｈ5）4）を原料に用いたＣＶＤ法（化学気相成長法）で形成したＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を用いる。これにより、絶縁リング６と、アライメントマーク１を形成する。
【００２１】
ここで、絶縁リング用トレンチ３２と同様に形成したアライメントマーク用トレンチ２５は深さが深く（〜４０μｍ）、幅が広い（〜２μｍ）ため、埋設性が低く、絶縁膜２６内にシーム５６ａやボイド５６ｂを生じ得る。特に、複数のトレンチ２５がＬ／Ｓ状に配列したアライメントマーク１では、第１の主面１７ａに対向する方向から見た場合、トレンチ２５の内壁面のうち、トレンチの延在方向２５ａと平行な内壁側面２５ｃの面積は、トレンチの幅方向２５ｂと平行な内壁側面２５ｄの面積よりもずっと大きい。このため、絶縁膜２６の成膜時に供給された原料ガスは、内壁側面２５ｄ近傍よりも内壁側面２５ｃ近傍で大量に消費され、内壁側面２５ｃ近傍では相対的に原料ガスが不足する状態となる。このため、図３Ｆ及びＧに示すように、トレンチ２５の幅方向２５ｂにおける中央部付近には、大きな段差を有するシーム５６ａ及びボイド５６ｂが形成され、シーム５６ａ及びボイド５６ｂはトレンチの延在方向２５ａに延在する。図１Ｄ及び１Ｅに示すように、このシーム５６ａ及びボイド５６ｂは第１の主面１７ａ上の絶縁膜２６を除去した後も残る。
【００２２】
このようなシーム５６ａ及びボイド５６ｂが形成されると、図１Ｄ、３Ｆ及び４に示すように、アライメントマーク１にはシーム５６ａ及びボイド５６ｂに向かって応力が集中することとなる。また、内壁側面２５ｃのトレンチ延在方向２５ａの長さと、内壁側面２５ｄのトレンチ幅方向２５ｂの長さが異なる。更に、図４に示すように、絶縁膜の薄膜部分２６ａと厚膜部分２６ｂには応力差が生じる。このため、この応力は特定方向に大きくなる方向依存性を有している。結果として、シーム５６ａ及びボイド５６ｂに集中する応力の方向依存性により、半導体基板１７にクラック５７が発生することが、本発明者の検証により分かった。このようなクラック５７は素子領域４にまで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。
【００２３】
そこで、本発明者は、上記クラック５７の発生を防止する方法を検討した。この結果、アライメントマーク用のトレンチ２５としてドット形状のトレンチを形成すれば、アライメントマーク内に発生するシーム５６ａやボイド５６ｂに集中する応力の方向依存性が低減されて、クラック５７が発生しにくくなることを発見した。すなわち、本発明では、図５に例示されるように、半導体基板１７の第１の主面１７ａに対向する方向から見た場合（平面視で）、ドット形状のアライメントマーク１を形成する。このアライメントマーク１は、ラインアンドスペース形状とは異なり、平面視した場合のトレンチ２５の各辺の長さが同程度となり、特定の方向にトレンチ２５が延在しない形状となる。このため、トレンチ２５内への絶縁膜２６の形成時には、トレンチ２５の各内壁側面近傍で同程度に原料ガスが消費されることとなり、シーム５６ａが発生した場合であっても、その段差形状を小さなものとすることができる。また、シーム５６ａやボイド５６ｂに集中する応力の方向依存性を低減することができる。この結果、クラックの発生を低減して、製造歩留まりを向上させることができる。
【００２４】
以下に、図面を参照して、本発明を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２５】
（第１実施例）
図５は、第1実施例の製造方法により製造した半導体装置を表す図である。図５Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域（裁断領域）２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられている。後述するように、この貫通電極５を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域２にはアライメントマーク１が設けられている。
【００２６】
図５Ｂは図５Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図５Ｃは図５Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図、図５Ｄは第１の主面１７ａにおけるアライメントマーク１全体の上面図、図５Ｅは図５Ｃのアライメントマーク１の一部の模式的断面図を表す。なお、図５ではシーム５６ａ及びボイド５６ｂは図５Ｅのみに示し、その他の図面では省略する。図８Ｅ及び１０Ｅ以降の図面においても同様に、シーム５６ａ及びボイド５６ｂは省略する。
【００２７】
図５Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。チップ領域３には、第１の主面１７ａに対向して見た場合に環状の絶縁リング６が設けられている。絶縁リング６は、第1の主面１７ａから半導体基板１７の厚み方向３８に伸長して、第２の主面１７ｂまで半導体基板１７内を貫通して設けられている。また、絶縁リング６は、貫通電極５を囲むように設けられており、貫通電極５を他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。
【００２８】
図５Ｃ及び５Ｄに示すように、スクライブ領域２にはアライメントマーク１及び配線層１５が設けられている。アライメントマーク１は第１の主面１７ａに対向して見た場合に、ドット形状に形成されている。すなわち、アライメントマーク１を構成する各トレンチ２５は平面視で略正方形の形状となっており、複数のトレンチ２５が、互いに垂直な第１の方向５０ａと第２の方向５０ｂにそれぞれ一定のピッチでアレイ状に形成されている。半導体基板１７の厚み方向３８において、アライメントマーク１は、絶縁リング６と同じ深さとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。
【００２９】
図６〜１６は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図６は本実施例の製造方法を表すフローチャートである。図７〜１５において、Ａ図は図５Ｂに対応する断面図、Ｂ図は図５Ｃに対応する断面図、Ｃ図はアライメントマーク１の全体又はそれに対応する構造を第１の主面１７ａに対向する方向から見た上面図を表す。図８Ｄ及び１０Ｄはそれぞれ図８Ｃ及び１０Ｃの一部を拡大した模式的上面図、図８Ｅ及び１０Ｅはそれぞれ図８Ｂ及び１０Ｂの一部を拡大した模式的断面図を表す。また、図８Ｃ及びＤにおいて、トレンチ２５は、その位置関係を明確にするために透視図として示す。図１６Ａは複数の半導体チップ４０を積層した状態を表す断面図、図１６Ｂは図１６Ａの点線で囲まれた部分５１の拡大図を表す。
【００３０】
図７に示すように、シリコン半導体基板１７の第１の主面１７ａ上に、フォトレジスト膜２０を形成する。リソグラフィー技術により、フォトレジスト膜２０内に絶縁リング及びアライメントマーク用のパターンを形成する。このフォトレジスト膜２０のパターンを用いて半導体基板１７のドライエッチングを行う。これにより、絶縁リング用のトレンチ（第１の溝）３２、およびアライメントマーク用のトレンチ（第２の溝）２５を形成する（図６のＳ１１）。アライメントマーク用のトレンチ２５は、第１の主面１７ａに対向する方向から見た場合に、略正方形の複数のトレンチが、互いに垂直な第１の方向５０ａ及び第２の方向５０ｂに一定の間隔で配置されたドット形状となる。各トレンチ２５の、第１の方向５０ａ及び第２の方向５０ｂにおける長さは略同一であり、平面視で略正方形となっている。各トレンチ２５の、第１の方向５０ａ及び第２の方向５０ｂにおける長さは０．３５〜２．０μｍとすることが好ましい。
【００３１】
本実施例では、絶縁リング用のトレンチ（第１の溝）３２は第１の主面１７ａに対向して見た形状が環状であり、深さ４０μｍ、幅２μｍ、リング径２０μｍとする。絶縁リング用のトレンチ３２の寸法は特に限定されないが、例えば、深さ３０〜５０μｍ、幅１〜３μｍ、リング径１５〜３０μｍとすることができる。
【００３２】
図８に示すように、フォトレジスト膜２０を除去する。ＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ；Ｓｉ（ＯＣ2Ｈ5）4）を原料に用いたＣＶＤ法により、半導体基板１７上にＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２６を形成する（以下、この膜２６をＴＥＯＳ−ＮＳＧ膜と呼ぶ）。このような堆積法によって形成するＴＥＯＳ−ＮＳＧ膜２６の膜厚（半導体基板１７上の膜厚）は、トレンチ２５、３２を完全に埋設するという観点からトレンチ２５、３２の幅の１／２以上の膜厚である。また、ＴＥＯＳ−ＮＳＧ膜２６を用いたのは、高アスペクト比のトレンチ２５、３２を埋設する際に、極力ボイドが発生しないようにするために、カバレッジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、絶縁膜２６として他の材料を用いても良い。例えば、絶縁膜２６として、（ａ）窒化シリコン膜及びＴＥＯＳ−ＮＳＧ膜、（ｂ）酸化シリコン膜及びＴＥＯＳ−ＮＳＧ膜、或いは、（ｃ）酸化シリコン膜、窒化シリコン膜及びＴＥＯＳ−ＮＳＧ膜を使用することができる。これらの場合は、トレンチ２５、３２内は、トレンチ２５、３２の内壁面側の膜から順に示すとそれぞれ、ＳｉＮ膜／ＴＥＯＳ−ＮＳＧ膜、ＳｉＯ2膜／ＴＥＯＳ−ＮＳＧ膜、又は、ＳｉＯ2膜／ＳｉＮ膜／ＴＥＯＳ−ＮＳＧ膜となる。
【００３３】
図９に示すように、後の研磨工程で、半導体基板１７上のＴＥＯＳ−ＮＳＧ膜２６を除去する際のＣＭＰ負荷を減らすため、ウェットエッチングによりＴＥＯＳ−ＮＳＧ膜２６の膜厚を低減する。この際、アライメントマーク用のトレンチ２５内に形成したＴＥＯＳ−ＮＳＧ膜２６内にはシームが発生する場合がある。この場合にそのままＴＥＯＳ−ＮＳＧ膜２６をウェットエッチングするとＴＥＯＳ−ＮＳＧ膜２６内のシームが深化してしまう。そのため、アライメントマーク用のトレンチ２５上のＴＥＯＳ−ＮＳＧ膜２６はフォトレジスト膜２０などの保護膜（マスクパターン）で保護した状態でウェットエッチングを行う。
【００３４】
図１０に示すように、フォトレジスト膜２０を除去した後、９５０℃で６０分間、熱処理を行い、ＴＥＯＳ−ＮＳＧ膜２６の脱ガス処理を行う。次に、化学機械研磨法（ＣＭＰ法）により、半導体基板１７の第１の主面１７ａ上のＴＥＯＳ−ＮＳＧ膜２６を除去することで、絶縁リング６及びアライメントマーク１を完成させる（図６のＳ１２）。
【００３５】
上記図２〜４で検討したように、アライメントマーク用トレンチ２５内に絶縁膜２６を埋設させると、その内部にシーム５６ａやボイド５６ｂを生じ得る。特に、複数のトレンチをラインアンドスペース状に配列したアライメントマーク用のトレンチ２５を形成すると、トレンチの幅方向２５ｂにおける中央部付近にシーム５６ａが形成される。トレンチ２５の内壁側面２５ｃと２５ｄの面積が大きく異なるため、内壁側面２５ｃ上の原料ガスが相対的に減少して段差の大きなシーム５６ａが形成されると共に、このシーム５６ａやボイド５６ｂには特定方向の応力が大きくなる方向依存性を持った応力が集中する。この結果、上記検討した構造に、図８のＴＥＯＳ−ＮＳＧ膜２６の成膜、図９のウェットエッチング、図１０のＣＭＰ法等を適用すると、半導体基板１７にクラック５７を生じさせることとなる。このようなクラック５７が素子領域４にまで達すると、製造歩留まり低下の一原因となる。
【００３６】
これに対して、本実施例では、平面視で、ドット形状のアライメントマーク用のトレンチ２５を形成する。このため、平面視した場合の各トレンチ２５の内壁側面の長さや面積が同程度となり、シーム５６ａが生じた場合であっても、図８Ｅ及び１０Ｅに示すように小さな段差のシーム５６ａとすることができる。また、図８Ｅ及び１０Ｅ等のシーム５６ａやボイド５６ｂに集中する応力の方向依存性を低減することができる。このため、図８のＴＥＯＳ−ＮＳＧ膜２６の成膜、図９のウェットエッチング、図１０のＣＭＰ法等を行った時に、クラックを発生しにくくすることができる。この結果、製造歩留まりを向上させることができる。
【００３７】
図１１に示すように、半導体基板１７上にフォトレジスト膜２０を形成する。リソグラフィー技術により、ＳＴＩ用のフィールドパターンを、フォトレジスト膜２０に転写して第１のパターン２９を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク１を、ＳＴＩ用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク１の半導体基板１７上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜２０に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。
【００３８】
フォトレジスト膜２０の第1のパターン２９を用いて、半導体基板１７をエッチングする。これにより、図１２に示すように、ＳＴＩ用のトレンチ７ａを形成する（図６のＳ２１）。この後、フォトレジスト膜２０を除去する。半導体基板１７上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、絶縁膜に対してＣＭＰ処理を施す。これにより、ＳＴＩ（素子分離領域）７を形成する（図６のＳ２２）。
【００３９】
図１３に示すように、半導体基板１７の活性領域３０に、トランジスタ等の素子８を形成する（図６のＳ２３）。半導体基板１７上に数段階に分けて層間絶縁膜１６を形成する。層間絶縁膜１６を形成する途中の工程で、トランジスタ８の不純物拡散層に到達するコンタクトプラグ８ｂ、配線８ａ、絶縁リング６で囲まれた半導体基板１７内の領域の上方に配線層１４、アライメントマーク１の上方に配線層１５を形成する。配線層１４は、後の工程で形成する表面電極３３、裏面電極３４と接続するためのパッドとして機能する。配線層１４は、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる複数の配線１４ａ〜１４ｄと、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグ１４ｅ〜１４ｇとからなる。また、配線層１５は、複数の配線１５ａ〜１５ｄと、複数の配線間を接続する複数のコンタクトプラグ１５ｅ〜１５ｇとからなる。
【００４０】
図１４に示すように、配線層１４を覆うように層間絶縁膜１６上に、シリコン酸窒化膜（ＳｉＯＮ）３６ａと、ポリイミド膜（パッシべーション膜）３６ｂからなる保護膜３６を形成する。次に、配線層１４の上面を露出させるように保護膜３６内に第1の開口３３ａを形成する。スパッタにより、第1の開口３３ａを含む保護膜３６上にシード膜１１を形成する。保護膜３６上にフォトレジスト膜（図示していない）を形成した後、パターニングを行って、第1の開口３３ａ内に設けたシード膜１１を露出させる。電界メッキ法により、露出したシード膜１１上に順に銅バンプ１３、及び半田膜１２を形成する。保護膜３６上のフォトレジスト膜を除去した後、露出したシード膜１１を除去する。このシード膜１１、銅バンプ１３、及び半田膜１２から表面電極３３が構成される（図６のＳ３）。
【００４１】
図１５に示すように、半導体基板１７の表面電極３３を設けた側に、接着層（図示していない）を介して支持基板（図示していない）を設ける。この後、半導体基板１７の第1の主面１７ａと厚さ方向に対向する第２の主面１７ｂを例えば、７７５μｍから４０〜５０μｍの厚さまで薄膜化する（図６のＳ４）。この研削工程により、半導体基板１７の第２の主面１７ｂ側には、予め形成した絶縁リング６及びアライメントマーク１の底部が露出する。半導体基板１７の第２の主面１７ｂ側から、配線層１４が露出するように、環状の絶縁リング６の内側に位置する半導体基板１７に対して異方性ドライエッチングを行う。この際、半導体基板１７を貫通すると共に、層間絶縁膜１６の一部内に伸長する第２の開口３４ａを形成する。次に、スパッタ法により、半導体基板１７の第２の主面１７ｂ上の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜１０を形成する。半導体基板１７の第２の主面１７ｂ上に、第２の開口３４ａと同じ位置に第３の開口を有するフォトレジストパターン（図示していない）を形成する。電気めっき法により、第３の開口内に順に銅バンプ１９、及びＳｎＡｇ膜等の半田膜９を形成する。このシード膜１０、銅バンプ１９、及び半田膜９の３層により、裏面電極３４が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜１０の部分を除去する（図６のＳ５）。
【００４２】
この後、リフローにより、半田膜９の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図５に示す半導体装置を得る。この半導体装置では、スクライブ領域２で区画された各チップ領域３に、半導体基板１７を貫通するように貫通電極５が設けられている。貫通電極５は、上端および下端に接続用のバンプ（表面電極３３、裏面電極３４）を備えており、後述するように、複数の半導体チップを積層する際に貫通電極５を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極５は、半導体基板１７を貫通する貫通プラグ（表面電極３３、裏面電極３４）と、半導体基板１７上の層間絶縁膜１６を貫通する配線層１４で構成されている。貫通電極５の半導体基板１７を貫通する部分は、環状の絶縁リング６で囲まれており、他の素子８等とは絶縁分離されている。
【００４３】
次に、スクライブ領域（裁断領域）２に沿って半導体基板１７のスクライブを行う（図６のＳ６）。これにより、半導体基板１７を個片化して半導体チップを形成する。
【００４４】
図１６に示すように、異なる半導体チップ４０の表面電極３３と裏面電極３４が互いに接するようにして、複数の半導体チップ４０をマウントする。リフローにより、各半導体チップ４０の表面電極３３と裏面電極３４の半田膜９、１２を接合する。半導体チップ４０間にアンダーフィル４１を充填した後、複数の半導体チップ４０を、パッケージ基板４２上にマウントする。この後、モールドレジン４３によってモールドすることにより、本実施例の半導体装置が完成する（図６のＳ７）。
【００４５】
本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００４６】
以上のように、本実施例では、図８の工程で、アライメントマーク用のトレンチ２５内に埋設させたＴＥＯＳ−ＮＳＧ膜２６内にシーム５６ａやボイド５６ｂが生じ得る。この際、図２〜４で検討したように、従来のラインアンドスペース形状のアライメントマーク１を形成すると、アライメントマーク用のトレンチ２５の内壁側面２５ｃと２５ｄの面積が大きく異なる。このため、シーム５６ａの段差が大きくなると共に、シーム５６ａやボイド５６ｂに集中する応力は、特定方向の応力が強くなる方向依存性を有する。この結果、図８のＴＥＯＳ−ＮＳＧ膜２６の成膜、図９のウェットエッチング、図１０のＣＭＰ法等を行った時に、ボイド５６ｂ等を起点にして、半導体基板１７にクラック５７が発生し得る。
【００４７】
これに対して、本実施例では、ドット形状のアライメントマーク１を形成すし、各ドットを構成するトレンチ２５は、平面視においてほぼ同程度の面積の内壁面を有する。このため、ＴＥＯＳ−ＮＳＧ膜２６の成膜時にトレンチ２５を構成する各内壁側面上で消費される原料ガスの量がほぼ同じとなり、図５Ｅ等に示すようにシーム５６ａの段差を小さくすることができる。また、シーム５６ａやボイド５６ｂに集中する応力の方向依存性を低減することができる。この結果、クラックを発生しにくくして、製造歩留まりを向上させることができる。
【００４８】
なお、本実施例では、アライメントマーク１は、複数のドットが互いに垂直な第１の方向５０ａ及び第２の方向５０ｂに配列されたドット形状とした。しかし、第１の方向５０ａ及び第２の方向５０ｂは互いに垂直な方向でなくても良い。第１の方向５０ａ及び第２の方向５０ｂは、同一の方向でなく複数のドットをアレイ状に配列できる方向であれば、それぞれ所望の方向とすることができる。また、第１の方向５０ａ及び第２の方向５０ｂに配列するドットの数は、本実施例の例に限定されず、適宜、所望の数とすることができる。
【００４９】
本実施例では、アライメントマーク１を構成する各ドットを平面視で略正方形としたが、各ドットの平面視形状は略正方形に限定されるわけではなく、円形（例えば、真円、真円とは異なる円形）、多角形（例えば、矩形、ｎが偶数となる正ｎ角形など）、曲線を含む形状とすることができる。また、各ドットの平面視形状が多角形の場合、多角形を構成する各辺の長さは異なっていても良いが、各辺の長さが同じ正多角形であることが好ましい。例えば、平面視形状が正方形の場合、各辺の長さは０．３５〜２．０μｍであることが好ましい。
【００５０】
本実施例では、アライメントマーク１はＳＴＩ７の位置合わせ時にフィールド合わせマークとして使用した。アライメントマーク１は、ＳＴＩ７の位置合わせに加えて他の構造の位置合わせ用のフィールド合わせマークとして使用することも可能である。例えば、図１５の工程において、第２の開口３４ａを形成する際の位置合わせ用のフィールド合わせマークとして使用することができる。
【００５１】
また、本実施例では、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を埋設する絶縁膜として、ＴＥＯＳ−ＮＳＧ膜２６を例示したが、トレンチ２５、３２を埋設する材料はこれに限定されない。アライメントマーク１のように深く、幅が狭い溝を絶縁膜で埋設する場合、ＴＥＯＳ−ＮＳＧ膜でなくとも埋設不良によりシーム５６ａやボイド５６ｂを生じ易い。従って、本発明は、ＴＥＯＳ−ＮＳＧ膜２６に限定されず、他の絶縁膜でトレンチ２５、３２を埋め込む工程に適用して同様に効果的である。一方、ＴＥＯＳ−ＮＳＧ膜２６を用いた場合、焼き締め（Ｄｅｇａｓ）のための熱処理が必要となる。ＴＥＯＳ−ＮＳＧ膜２６はこの熱処理により膜収縮を起こし、シーム５６ａが拡大することがある。従って、ＴＥＯＳ−ＮＳＧ膜２６によってトレンチ２５を埋め込む工程に対しては、本発明を適用してより効果的であると言える。
【００５２】
（第１変形例）
上記第１実施例では、半導体基板１７のスクライブ領域２にアライメントマーク１を形成したが、本変形例は半導体基板１７のスクライブ領域２以外の領域にアライメントマーク１を形成する点が異なる。
【００５３】
図１７Ａは、半導体基板１７の非有効ショット領域４５にアライメントマーク１を設けた例を表す平面図である。半導体基板１７には、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域（図１７Ａにおいて斜線で表示された領域）４６と、半導体装置が形成されない非有効ショット領域（図１７Ａにおいて白色の領域）４５が存在する。非有効ショット領域４５とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板１７は円形で構成され、半導体チップは矩形で構成されるため半導体基板１７の終端部に掛かった半導体チップでは、一部が半導体基板１７からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板１７において非有効ショット領域４５となる位置は予め把握することができる。半導体基板１７の終端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域４５にはパターンを形成しない。したがって、非有効ショット領域４５は半導体装置の製造に寄与しない無駄な領域となる。本変形例では、上記の無駄な領域となる非有効ショット領域４５を利用してアライメントマーク１を形成することにより、有効ショット領域４６内にアライメントマーク１用の領域を確保する必要がなくなり、微細化に対応した半導体装置とすることができる。なお、アライメントマーク１を形成する非有効ショット領域４５の数及び位置は図１７Ａの例に限定されず、適宜、所望の数及び位置の非有効ショット領域４５にアライメントマーク１を形成することができる。
【００５４】
図１７Ｂは、他の例を示す図であり、半導体基板１７のチップ領域３内にアライメントマーク１を形成する例を示した図であり、第１実施例の図５Ａに対応する図面である。図１７Ｂに示すように、アライメントマーク１はチップ領域３内に形成しても良い。また、チップ領域３内のアライメントマーク１の形成位置及び数は、図１７Ｂの例に限定されるわけではなく、所望の数のアライメントマーク１を、チップ領域３内の所望の位置に形成することができる。
【符号の説明】
【００５５】
１  アライメントマーク
２  スクライブ領域
３  チップ領域
４  素子領域
５  貫通電極
６  絶縁リング
７  素子分離領域（ＳＴＩ）
７ａ  素子分離領域用のトレンチ
８  素子
８ａ  配線層
８ｂ  コンタクトプラグ
９、１２  半田膜
１０、１１  シード膜
１３、１９  銅バンプ
１４、１５  配線層
１４ａ、１４ｂ、１４ｃ、１４ｄ、１５ａ、１５ｂ、１５ｃ、１５ｄ  配線
１４ｅ、１４ｆ、１４ｇ、１５ｅ、１５ｆ、１５ｇ  コンタクトプラグ
１６  層間絶縁膜
１７  半導体基板
１７ａ  第1の主面
１７ｂ  第２の主面
２０  フォトレジスト膜
２５  アライメントマーク用のトレンチ
２５ａ  トレンチの延在方向
２５ｂ  トレンチの幅方向
２５ｃ、２５ｄ  内壁側面
２６  絶縁膜
２６ａ  絶縁膜の薄膜部分
２６ｂ  絶縁膜の厚膜部分
２９  第1のパターン
３０  活性領域
３２  絶縁リング用のトレンチ
３３  表面電極
３３ａ  第1の開口
３４  裏面電極
３４ａ  第２の開口
３６  保護膜
３６ａ  シリコン酸窒化膜（ＳｉＯＮ）
３６ｂ  ポリイミド膜（パッシべーション膜）
３８  半導体基板の厚み方向
４０  半導体チップ
４１  アンダーフィル
４２  パッケージ基板
４３  モールドレジン
４５  非有効ショット領域
４６  有効ショット領域
５０ａ  第１の方向
５０ｂ  第２の方向
５６ａ  シーム
５６ｂ  ボイド
５７  クラック
【図１】
2013110255.tif 000003
【図２】
2013110255.tif 000004
【図３】
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【図４】
2013110255.tif 000006
【図５】
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【図６】
2013110255.tif 000008
【図７】
2013110255.tif 000009
【図８】
2013110255.tif 000010
【図９】
2013110255.tif 000011
【図１０】
2013110255.tif 000012
【図１１】
2013110255.tif 000013
【図１２】
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【図１３】
2013110255.tif 000015
【図１４】
2013110255.tif 000016
【図１５】
2013110255.tif 000017
【図１６】
2013110255.tif 000018
【図１７】
2013110255.tif 000019