(57)【要約】      （修正有）【課題】高解像度化した画素を有する撮像素子を提供する。【解決手段】撮像素子１０は、Ｘ，Ｙ軸平面上に正方又は六方配置された各感光部から蓄積電荷に相当する信号をＺ軸方向に並列に抽出して出力する積層素子１００ａ，１００ｂ，１００ｃ，１００ｄと、この積層素子における感光部を有する素子１００ａに対して設けられ、それぞれの感光部に対して一部の領域で受光するための当該感光部の面積よりも小さい面積を有する１つのアパーチャ（開口部）１１０を、当該感光部の領域の範囲内で走査することにより各感光部を所定の分割数で分割し、当該分割した各領域によって画素を形成するマスク１０６及びアクチュエータ１０７とを備える。【選択図】図１
2013110539.tif 000002
【特許請求の範囲】
【請求項１】
Ｘ，Ｙ軸平面上に正方又は六方配置された各感光部から蓄積電荷に相当する信号をＺ軸方向に並列に抽出して出力する積層素子と、
前記積層素子における感光部を有する素子に対して設けられ、それぞれの感光部に対して一部の領域で受光するための当該感光部の面積よりも小さい面積を有する１つの開口部を、当該感光部の領域の範囲内で走査することにより当該感光部を所定の分割数で分割し、当該分割した各領域によって画素を形成する開口部走査機構と、
を備えることを特徴とする撮像素子。
【請求項２】
前記開口部走査機構は、前記開口部を有するとともに前記開口部以外を遮光するマスクと、１つの開口部が１つの感光部の領域の範囲内で走査するように前記マスクをＸ，Ｙ軸平面上で移動制御するアクチュエータとを備え、
当該開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号をそれぞれの画素信号とすることを特徴とする、請求項１に記載の撮像素子。
【請求項３】
前記１つの開口部の面積は、前記１つの感光部の面積の１／２以下であることを特徴とする、請求項１又は２に記載の撮像素子。
【請求項４】
前記開口部走査機構は、前記開口部を形成するとともに前記開口部以外を遮光し、１つの開口部が１つの感光部の領域の範囲内で走査する液晶素子を備え、
当該開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号をそれぞれの画素信号とすることを特徴とする、請求項１又は３に記載の撮像素子。
【請求項５】
前記積層素子は、前記感光部をＸ，Ｙ軸平面上に正方又は六方配置した第１の素子と、
前記開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号についてそれぞれの画素信号として記憶する記憶部をＸ，Ｙ軸平面上に正方又は六方配置した第２の素子と、
前記記憶部に記憶した各画素信号について、前記所定の領域の行方向の配列順に読み出して出力する信号処理部をＸ，Ｙ軸平面上に正方又は六方配置した第３の素子と、
を備えることを特徴とする、請求項１から４のいずれか一項に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子の技術分野に関するものであり、特に高解像度化した画素を有する撮像素子に関する。
【背景技術】
【０００２】
近年、撮像素子の高解像度化に対する要求が著しい。これまでに、例えばスーパーハイビジョンに対応した３２００万画素を有する撮像素子が実現されている。しかし将来における高解像度化の要求レベルはさらに高く、例えばインテグラルフォトグラフィー（ＩＰ）を用いた３次元情報の撮像における解像度の要求基準はこれらのさらに２〜３桁以上にのぼる。この場合、撮像素子の現実的なサイズから考えて、１画素のサイズは１μｍ角以下になる。
【０００３】
撮像素子の高解像度化の従来技法として、感光部、電荷転送部あるいは増幅部などを含め１つの画素のサイズを小さくし、撮像素子平面内に設ける画素数を増やす方法がある。この場合、画素サイズが小さくなるにつれて感光部の面積が小さくなり、単位時間あたりに蓄積できる電荷量が低下してＳ／Ｎ比が低下することになるが、例えばＣＭＯＳ撮像素子の場合は増幅部等の周辺回路が画素内に設けられており、また画素と画素の間には配線が設けられているため、感光部を十分広くとることが難しかった。これらの理由から画素サイズが１μｍ角以下になる場合には十分な撮像性能を実現することができなかった。
【０００４】
そこで、画素内に設けられた増幅部あるいは配線で占められる面積を小さくして感光部の面積を広げるため、感光部、電荷転送部あるいは増幅部などの機能を別々の素子平面上に作製し、これらをプラズマ処理などの接合技術により積層して、信号を各画素のＺ軸方向に並列出力する撮像素子が提案されている（例えば特許文献１、非特許文献１，２参照）。このような接合技法を用いて作製する積層型の撮像素子の例を図１３に示す。図１３に示す撮像素子１００では、感光部１０１により受けた光を光電変換によって電荷に変換し蓄積する。この蓄積電荷に相当する信号が配線１０５を介して、増幅部１０２へ送られ、次いで信号処理部１０３へ送られ、記憶部１０４に保存され、最終的に出力部（図示せず）から信号が出力される。このように、感光部１０１、増幅部１０２（あるいは電荷転送部）、信号処理部１０３及び記憶部１０４などの機能は、それぞれ別々の素子平面上（図示１００ａ，１００ｂ，１００ｃ，１００ｄ）に作製され、接合技術により配線１０５を形成して各素子１００ａ，１００ｂ，１００ｃ，１００ｄを積層することにより、撮像素子１００を形成する。
【０００５】
これによって１画素の面積内に占める感光部の割合を大幅に高くすることが可能となり、画素数が増えて画素が小さくなった場合でもＳ／Ｎ比を高くすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００３／０４１１７４号
【非特許文献】
【０００７】
【非特許文献１】Kurino et al., Intelligent image sensor chip with three dimensional structure, IEDM Technical Digest. International Washington, DC, USA, Dec. 5-8, 1999, pp. 879-882
【非特許文献２】Lee et al., Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip, Japanese Journal of Applied Physics (JJAP), Vol. 39 Part1 (2000), No. 4B, pp. 2473-2477
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１や非特許文献１，２に開示される接合技法により撮像素子の高解像度化を図る場合、各素子１００ａ，１００ｂ，１００ｃ，１００ｄの接合誤差によって解像度の限界が決まることになる。図１４及び図１５は、接合技法を用いて作製する積層型の撮像素子の解像度を決める要因についての説明図である。図１４を参照するに、例えば感光部１０１を配置した素子１００ａと増幅部１０２を配置した素子１００ｂとを接合する場合を考える。図１４における図示Ａで示される点線枠の詳細を図１５に示している。図１５を参照するに、１画素ごとに感光部１０１及び増幅部１０２を形成することから、接合誤差が画素サイズを上回ると、感光部１０１から出た配線１０５が直下の増幅部１０２に接続されないことになる。
【０００９】
現在最も精度が高いとされる赤外線顕微鏡及び画像処理を併用して、プラズマ処理などの接合処理で各素子１００ａ，１００ｂ，１００ｃ，１００ｄを接合するとしても、その誤差は最大±０．５μｍ程度とされる。従って、図１４及び図１５に示すように、画素サイズが１μｍ角以下になる場合には、積層時の精度が不足するため作製が難しかった。すなわち、この接合技法を用いても、１μｍ角以下の画素サイズを有する撮像素子を形成することが困難であった。
【００１０】
本発明は、高解像度化した画素（例えば、１μｍ角以下の画素サイズ）を有する撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の問題を解決するために、本発明の撮像素子は、Ｘ，Ｙ軸平面上に正方又は六方配置された各感光部から蓄積電荷に相当する信号をＺ軸方向に並列に抽出して出力する積層素子と、前記積層素子における感光部を有する素子に対して設けられ、それぞれの感光部に対して一部の領域で受光するための当該感光部の面積よりも小さい面積を有する１つの開口部を、当該感光部の領域の範囲内で走査することにより当該感光部を所定の分割数で分割し、当該分割した各領域によって画素を形成する開口部走査機構と、を備えることを特徴とする。
【００１２】
これにより、積層により作製できる程度の大きさの感光部に対して、より小さいサイズのアパーチャ（開口部）を当該感光部の領域の範囲内で走査して画素を形成するため、既存の撮像素子よりも解像度を高めることができる。
【００１３】
また、本発明の撮像素子において、前記開口部走査機構は、前記開口部を有するとともに前記開口部以外を遮光するマスクと、１つの開口部が１つの感光部の領域の範囲内で走査するように前記マスクをＸ，Ｙ軸平面上で移動制御するアクチュエータとを備え、当該開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号をそれぞれの画素信号とすることを特徴とする。
【００１４】
これにより、アクチュエータで各感光部の上部に１つの開口部を有するマスクをＸ，Ｙ軸平面上で移動制御することから、開口部の大きさよりも小さい距離で開口部を走査することができ、任意の解像度、具体的には開口部の大きさで決まる解像度よりも高い解像度の撮像素子が提供可能になる。
【００１５】
また、本発明の撮像素子において、前記１つの開口部の面積は、前記１つの感光部の面積の１／２以下であることを特徴とする。
【００１６】
これにより、感光部の大きさで決まる既存の撮像素子よりも解像度を少なくとも２倍以上に高めることができる。
【００１７】
また、本発明の撮像素子において、前記開口部走査機構は、前記開口部を形成するとともに前記開口部以外を遮光し、１つの開口部が１つの感光部の領域の範囲内で走査する液晶素子を備え、当該開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号をそれぞれの画素信号とすることを特徴とする。
【００１８】
これにより、開口部の走査を電気的な制御のみで形成することができるため、当該感光部の分割領域のサイズや位置を自由に変更することができ、撮像の自由度を高めることができる。
【００１９】
また、本発明の撮像素子において、前記積層素子は、前記感光部をＸ，Ｙ軸平面上に正方又は六方配置した第１の素子と、前記開口部を介して当該感光部の各々で受光して得られる前記蓄積電荷に相当する信号についてそれぞれの画素信号として記憶する記憶部をＸ，Ｙ軸平面上に正方又は六方配置した第２の素子と、前記記憶部に記憶した各画素信号について、前記所定の領域の行方向の配列順に読み出して出力する信号処理部をＸ，Ｙ軸平面上に正方又は六方配置した第３の素子と、を備えることを特徴とする。
【００２０】
これにより、開口部の走査順に得られた画素信号について、当該感光部の分割領域の行方向の配列順に読み出して出力することができるため、撮像素子から出力される画素信号の後処理が容易になる。
【発明の効果】
【００２１】
本発明によれば、高解像度の画素（例えば、１μｍ角以下の画素サイズ）を有する撮像素子を提供することができる。特に、従来の撮像素子で生じていた画素間の不感領域を大幅に低減させ、同一の画素サイズ比較でＳ／Ｎを改善することができる。さらに当該感光部の分割領域や当該感光部における画素信号の読み出し順序について用途に応じた撮像の自由度を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明による第１の実施形態の撮像素子の概略図である。
【図２】本発明による第１の実施形態の撮像素子における、任意の隣り合う４つの感光部の各々について、それぞれアパーチャ（開口部）が走査する際の位置関係と動作を説明する図である。
【図３】（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、本発明による実施例１の撮像素子における動作例を示す図である。
【図４】本発明による実施例１の撮像素子における１つの感光部を分割して得られた領域ごとの出力信号の説明図である。
【図５】本発明による実施例１の撮像素子における、任意の隣り合う４つの感光部の各々について、感光部を分割して得られた領域ごとの信号を行方向の信号出力となるように並び替えを行う例を説明する図である。
【図６】（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、本発明による実施例２の撮像素子における動作例を示す図である。
【図７】本発明による実施例２の撮像素子における１つの感光部を分割して得られた領域ごとの出力信号の説明図である。
【図８】本発明による実施例２の撮像素子における感光部を分割して得られた領域ごとの信号を行方向の信号出力となるように並び替えを行う例を説明する図である。
【図９】（ａ），（ｂ），（ｃ），（ｄ）は、本発明による第１の実施形態の撮像素子におけるアパーチャ（開口部）の形状及び走査を例示する図である。
【図１０】本発明による第２の実施形態の撮像素子の概略図である。
【図１１】本発明による第１の実施形態及び第２の実施形態の撮像素子における信号処理部の構成例を示す図である。
【図１２】本発明による第１の実施形態及び第２の実施形態の撮像素子における信号処理部の動作例を示す図である。
【図１３】従来技術における接合技法を用いて作製する積層型の撮像素子の例を示す図である。
【図１４】従来技術における接合技法を用いて作製する積層型の撮像素子の解像度を決める要因についての説明図である。
【図１５】従来技術における接合技法を用いて作製する積層型の撮像素子の解像度を決める要因としての接合誤差の説明図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明による第１の実施形態の撮像素子を説明する。尚、同様な構成要素には同一の参照番号を付して説明する。
【００２４】
〔第１の実施形態〕
図１に、本発明による第１の実施形態の撮像素子１０の概略図を示す。本実施形態の撮像素子１０は、図１３に例示したような積層素子１００ａ，１００ｂ，１００ｃ，１００ｄと、開口部走査機構（本実施形態では、マスク１０６及びアクチュエータ１０７）とを備える。
【００２５】
素子１００ａは、受光して得られる蓄積電荷に相当する信号を出力する感光部１０１をＸ，Ｙ軸平面上に正方配置している。素子１００ｂは、当該感光部１０１の各々で受光して得られる蓄積電荷に相当する信号について増幅する増幅部１０２をＸ，Ｙ軸平面上に正方配置している。素子１００ｄは、素子１００ｃの信号処理部１０３を介して当該増幅した信号についてそれぞれの画素信号として記憶する記憶部１０４をＸ，Ｙ軸平面上に正方配置している。素子１００ｃは、記憶部１０４に記憶した各画素信号について、後述するアパーチャ（開口部）１１０により感光部１０１を分割した所定の領域の行方向の配列順に読み出して出力する信号処理部１０３をＸ，Ｙ軸平面上に正方配置している。積層素子１００ａ，１００ｂ，１００ｃ，１００ｄの各素子にそれぞれ正方配置された感光部１０１、増幅部１０２、信号処理部１０３及び記憶部１０４は、配線１０５を介して接続される（図１３参照）。尚、感光部１０１、増幅部１０２、信号処理部１０３及び記憶部１０４について、Ｚ軸方向に並列に抽出して出力するように構成するものであればＸ，Ｙ軸平面上に六方配置（すなわち、ハニカム状の配置）とする構成にしてもよい。また、増幅部１０２の素子１００ｂは、用途によっては必ずしも設けなくともよい。したがって、「蓄積電荷に相当する信号」として、感光部１０１から出力された信号を増幅してもよいし、非増幅としてもよい。
【００２６】
したがって、図１３に例示した構成と同様に、これらの積層素子１００ａ，１００ｂ，１００ｃ，１００ｄは、各感光部１０１から蓄積電荷に相当する信号をＺ軸方向に並列に抽出して出力するように構成される。ただし、従来技術として図１３を用いて説明した例とは異なり、本発明では、接合技法を用いるか否かに関わらず積層可能な精度内で作成した比較的大きなサイズの感光部１０１を有する積層素子であっても、当該感光部１０１のサイズで決まる解像度よりも高い解像度を得ることができ、すなわち撮像素子における積層素子１００ａ，１００ｂ，１００ｃ，１００ｄの接合精度の限界を超える高解像度化を可能とする点で相違する。
【００２７】
すなわち、本実施形態では、開口部走査機構としてマスク１０６とアクチュエータ１０７が、この積層素子における感光部１０１を有する素子１００ａに対して設けられ、それぞれの感光部１０１に対して一部の領域で受光するための当該感光部１０１の面積よりも小さい面積を有する１つのアパーチャ１１０を、当該感光部１０１の領域の範囲内で走査することにより当該感光部１０１を所定の分割数で分割し、当該分割した各領域によって画素を形成する。好適には、１つのアパーチャ１１０の面積を、１つの感光部１０１の面積の１／２以下とすることで、感光部１０１のサイズで決まる解像度よりも少なくとも２倍以上の高解像度化を実現することができる。したがって、感光部１０１から出力された信号は、開口部１０１によって感光部１０１の受光面積よりも小さい受光面積で電荷が蓄積制限された「蓄積電荷に相当する信号」となる。
【００２８】
図１に示す例では、この開口部走査機構は、それぞれの感光部１０１に対して一部の領域で受光するためのアパーチャ１１０を有するとともにアパーチャ１１０以外を遮光するマスク１０６と、１つのアパーチャ１１０が１つの感光部１０１の領域の範囲内で走査するようにマスク１０６をＸ，Ｙ軸平面上で移動制御するアクチュエータ１０７とを備える。マスク１０６をＸ，Ｙ軸平面上で移動制御することにより、走査するアパーチャ１１０を介して当該感光部１０１の各々で受光して得られる蓄積電荷に相当する信号をそれぞれの画素信号とする。
【００２９】
アクチュエータ１０７を静電素子又は静電素子で構成することができる。例えば、正方形状のマスク１０６におけるＸ軸方向の一辺に設けられた移動制御用パターン１０７ａ‐１を用いて圧電素子又は静電素子の駆動制御部１０７ｂ‐１により電圧を印加して応力を生じさせることで、マスク１０６をＸ軸方向に変位させることができる。図１に示すように、Ｘ軸方向移動用のアクチュエータ１０７は、マスク１０６におけるＸ軸方向の一辺に設けられた移動制御用パターン１０７ａ‐１及び駆動制御部１０７ｂ‐１や、相対するマスク１０６のＸ軸方向の他辺に対して設けられた移動制御用パターン１０７ａ‐２及び駆動制御部１０７ｂ‐２からなり、マスク１０６をＸ軸方向に移動して変位させることができる。尚、Ｘ軸方向移動用のアクチュエータ１０７としては、移動制御用パターン１０７ａ‐１及び駆動制御部１０７ｂ‐１と移動制御用パターン１０７ａ‐２及び駆動制御部１０７ｂ‐２の双方又は少なくとも一方を設ければよい。同様に、マスク１０６をＹ軸方向に変位させるためには、マスク１０６におけるＹ軸方向の少なくとも一辺に、移動制御用パターン１０７ａ‐３及び駆動制御部１０７ｂ‐３や移動制御用パターン１０７ａ‐４及び駆動制御部１０７ｂ‐４からなるアクチュエータ１０７を設けるようにする。このようなアクチュエータ１０７は、例えば電子顕微鏡等に用いるＸＹステージに応用されており、数ｎｍの分解能で数μｍ〜数十μｍの変位量を実現することができる。
【００３０】
次に、感光部１０１とアパーチャ（開口部）１１０の位置関係と動作について説明する。図２は、任意の隣り合う４つの感光部１０１‐１，１０１‐２，１０１‐３，１０１‐４の各々について、それぞれアパーチャ１１０‐１，１１０‐２，１１０‐３，１１０‐４が走査する際の位置関係と動作を説明する図である。図２では、アパーチャ１１０‐１，１１０‐２，１１０‐３，１１０‐４の各々が感光部１０１‐１，１０１‐２，１０１‐３，１０１‐４の各々におけるぞれぞれの面上を矢印で示す順に走査するように、アクチュエータ１０７がマスク１０６を移動させる様子を示している。感光部１０１‐１に着目するに、アパーチャ１１０‐１は、感光部１０１‐１の面上を走査するように動き、アパーチャ１１０‐１が感光部１０１‐１の或る場所に位置する時間内にそのアパーチャ１１０‐１を通過した光を感光部１０１‐１において光電変換し、その蓄積電荷に相当する信号を増幅部１０２によって増幅して信号出力する。その後、感光部１０１‐１における蓄積電荷をリセットし、次にアパーチャ１１０‐１がアクチュエータ１０７によって感光部１０１‐１の面上の別の場所へ移動され、そこでアパーチャ１１０‐１がその場所に位置する時間内にそのアパーチャ１１０‐１を通過した光を感光部１０１‐１において光電変換し、その蓄積電荷に相当する信号を増幅部１０２によって増幅して信号出力する。これを繰り返すことにより、４つの感光部１０１‐１，１０１‐２，１０１‐３，１０１‐４で決まる解像度よりも、撮像時の解像度を高めることが可能となる。図２に示す例では、１つの感光部１０１を６４分割するアパーチャ１１０の走査例を示していることから、６４倍の高解像度化を実現することができ、従来技術における接合精度の問題で構成することができなかった高解像度の撮像素子１０を実現することができる。この例では、実効的な画素数は、感光部１０１の面積とアパーチャ１１０の開口面積の比だけ増加する。例えば、現在の技術レベルにおいても、１０μｍ角の感光部１０１に０．５μｍ角のアパーチャ１１０を組み合わせることにより、実効的な画素数は４００倍に増え、高解像度化を図ることができる。
【００３１】
次に、本発明に係る撮像素子１０について、より具体的な実施例を説明する。
【００３２】
（実施例１）
まず、本発明による実施例１の撮像素子１０について説明する。図３に、本発明による実施例１の撮像素子１０における動作例を示す。図３では、図２に示した感光部１０１‐１についてアパーチャ１１０の走査によって６４分割して得られる分割領域の一例を示している。撮像時の画素に相当する６４分割された各領域は、Ｘ軸の進み方向（図面上で左から右）に分割領域を順次割り当て、さらに、Ｙ軸の進み方向（図面上で上から下）に分割領域を順次割り当てている。したがって、図３（ａ）には、撮像時の画素に相当する領域１が示され、図３（ｂ）には、撮像時の画素に相当する領域２が示され、図３（ｃ）には、撮像時の画素に相当する領域３が示され、図３（ｄ）には、撮像時の画素に相当する領域１６が示され、図３（ｅ）には、撮像時の画素に相当する領域５７が示されている。
【００３３】
実施例１の撮像素子１０は、感光部１０１のサイズを４μｍ角とした。また、アパーチャ１１０のサイズを０．５μｍ角としたアルミニウム板のマスク１０６を用いた。実施例１の撮像素子１０の感光部１０１の数は、横２４０、縦１３５とした。マスク１０６と積層素子における感光部１０１を配列した素子１００ａまでの距離は、アパーチャ１１０を透過した光が散乱しない程度の距離として０．５μｍとした。アクチュエータ１０７として圧電素子（ピエゾ素子）を用いた。
【００３４】
図３において、アパーチャ１１０‐１は、時間Ｔ１からＴ２にかけて感光部１０１‐１の面上の初期位置に静止している（図３（ａ）参照）。この時間Ｔ１からＴ２の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ２からＴ３の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１‐１はリセットされると同時に、この時間Ｔ２からＴ３の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向のアクチュエータ１０７によって０．５μｍだけ右（矢印で図示する走査方向）に移動し、図３（ｂ）の位置で時間Ｔ３からＴ４にかけて静止する。時間Ｔ３からＴ４の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ４からＴ５の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１‐１はリセットされると同時に、この時間Ｔ４からＴ５の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向のアクチュエータ１０７によって０．５μｍだけ右（矢印で図示する走査方向）に移動し、図３（ｃ）の位置で時間Ｔ５からＴ６にかけて静止する。以後、これを繰り返す。時間Ｔ１６からＴ１７にかけては、Ｙ軸方向のアクチュエータ１０７によって下（矢印で図示する走査方向）へ０．５μｍ移動し、図３（ｄ）の位置で静止する。さらに以後、矢印で図示する走査方向にアパーチャ１１０‐１を走査して繰り返す。アパーチャ１１０‐１は時間Ｔ１２７からＴ１２８にかけて図３（ｅ）の位置に静止している。この時間Ｔ１２７からＴ１２８の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ１２８からＴ１２９の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１‐１はリセットされると同時に、この時間Ｔ１２８からＴ１２９の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向及びＹ軸方向のアクチュエータ１０７によって図３（ａ）の初期位置に戻る。この撮像素子１０の撮像動作のたびに、図３に示す動作を繰り返す。
【００３５】
実施例１の撮像素子１０であれば、電荷の蓄積と転送（マスク１０６の移動を含む）を合わせた時間は、最終的に出力される映像の１フレームの時間を１／３０秒とすれば、（１／３０）÷６４分割＝１／１９２０秒となる。１つの感光部１０１を分割して得られた領域ごとの出力信号は、時間ごとに変化する出力信号として得られ、図４に示すような個別の画素位置の出力信号として得られる。各感光部１０１から得られる時系列の蓄積電荷に相当する信号は、それぞれの増幅部１０２で増幅された後、それぞれの信号処理部１０３を介してそれぞれの記憶部１０４に記憶される。さらに、図５に例示するように、それぞれの信号処理部１０３は、それぞれの記憶部１０４に記憶した信号を、従来の撮像素子１００と同様な行方向の信号出力に直すように読み出して出力部（図示せず）に出力する。信号処理部１０３では、記憶部１０４における予め定めた領域ごとの信号の記憶及び読み出しに関して、従来の撮像素子１００と同様な行方向の信号出力となるように予め外部クロック（ＣＬＫ）に同期したレジスタ回路を構成してもよい。これにより、実施例１の撮像素子１０において、各感光部１０１は全て６４分割されるので、感光部１０１の数（横２４０、縦１３５）は高解像化され、ハイビジョンの画素数（横１９２０、縦１０８０）の信号出力を得ることができる。
【００３６】
（実施例２）
次に、本発明による実施例２の撮像素子１０について説明する。図６に、本発明による実施例２の撮像素子１０における動作例を示す。図６では、感光部１０１‐１についてアパーチャ１１０の走査によって１０２４分割して得られる分割領域の一例を示している。撮像時の画素に相当する１０２４分割された各領域は、Ｘ軸の進み方向（図面上で左から右）に分割領域を順次割り当て、さらに、Ｙ軸の進み方向（図面上で上から下）に分割領域を順次割り当てている。したがって、図６（ａ）には、撮像時の画素に相当する領域１が示され、図６（ｂ）には、撮像時の画素に相当する領域２が示され、図６（ｃ）には、撮像時の画素に相当する領域３が示され、図６（ｄ）には、撮像時の画素に相当する領域６４が示され、図６（ｅ）には、撮像時の画素に相当する領域９９３が示されている。
【００３７】
実施例２の撮像素子１０は、感光部１０１のサイズを４μｍ角とした。また、アパーチャ１１０のサイズを０．１２５μｍ角としたアルミニウム板のマスク１０６を用いた。実施例２の撮像素子１０の感光部１０１の数は、横２４０、縦１３５とした。マスク１０６と積層素子における感光部１０１を配列した素子１００ａまでの距離は、それぞれのアパーチャ１１０にレンズを内蔵させることで、アパーチャ１１０を透過した光が散乱しない程度の距離として５μｍとした。レンズを設けることでアパーチャ１１０透過後の光の散乱を防止することができるため、マスク１０６と積層素子における感光部１０１を配列した素子１００ａまでの距離をレンズがない場合に比べて増やしても、解像度が落ちることがない。アクチュエータ１０７として静電素子を用いた。
【００３８】
図６において、アパーチャ１１０‐１は、時間Ｔ１からＴ２にかけて感光部１０１‐１の面上の初期位置に静止している（図６（ａ）参照）。この時間Ｔ１からＴ２の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ２からＴ３の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１‐１はリセットされると同時に、この時間Ｔ２からＴ３の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向のアクチュエータ１０７によって０．１２５μｍだけ右（矢印で図示する走査方向）に移動し、図６（ｂ）の位置で時間Ｔ３からＴ４にかけて静止する。時間Ｔ３からＴ４の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ４からＴ５の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１‐１はリセットされると同時に、この時間Ｔ４からＴ５の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向のアクチュエータ１０７によって０．１２５μｍだけ右（矢印で図示する走査方向）に移動し、図６（ｃ）の位置で時間Ｔ５からＴ６にかけて静止する。以後、これを繰り返す。時間Ｔ６４からＴ６５にかけては、Ｙ軸方向のアクチュエータ１０７によって下（矢印で図示する走査方向）へ０．１２５μｍ移動し、図６（ｄ）の位置で静止する。さらに以後、矢印で図示する走査方向にアパーチャ１１０‐１を走査して繰り返す。アパーチャ１１０−１は時間Ｔ２０４７からＴ２０４８にかけて図６（ｅ）の位置に静止している。この時間Ｔ２０４７からＴ２０４８の間に感光部１０１‐１が光電変換して蓄積した電荷は、時間Ｔ２０４８からＴ２０４９の間に下層の素子１００ｂにおける対応する位置の増幅部１０２に転送され、感光部１０１−１はリセットされる。次の撮像素子１０の撮像動作のために、この時間Ｔ２０４８からＴ２０４９の間にアパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向のアクチュエータ１０７によって、０．１２５μｍだけ左（矢印で図示する走査方向とは逆方向）に移動する。次の撮像動作時には、矢印で図示する走査方向を逆にたどるようにし、これを繰り返す。尚、次の撮像動作のために、アパーチャ１１０‐１の位置はマスク１０６を移動制御するＸ軸方向及びＹ軸方向のアクチュエータ１０７によって図６（ａ）の初期位置に戻し、この撮像素子１０の撮像動作のたびに、図６に示す動作を繰り返すようにしてもよい。
【００３９】
実施例２の撮像素子１０であれば、電荷の蓄積と転送（マスク１０６の移動を含む）を合わせた時間ＴＸ〜ＴＸ＋２は、最終的に出力される映像の１フレームの時間を１／１２０秒とすれば、（１／１２０）÷１０２４＝１／１２２８８０秒となる。１つの感光部１０１を分割して得られた領域ごとの出力信号は、時間ごとに変化する出力信号として得られ、図７に示すような個別の画素位置の出力信号として得られる。実施例１と同様に、各感光部１０１から得られる時系列の蓄積電荷に相当する信号は、それぞれの増幅部１０２で増幅された後、それぞれの信号処理部１０３を介してそれぞれの記憶部１０４に記憶される。さらに、図８に例示するように、それぞれの信号処理部１０３は、それぞれの記憶部１０４に記憶した信号を、従来の撮像素子１００と同様な行方向の信号出力に直すように読み出して出力部（図示せず）に出力する。信号処理部１０３では、記憶部１０４における予め定めた領域ごとの信号の記憶及び読み出しに関して、従来の撮像素子１００と同様な行方向の信号出力となるように予め外部クロック（ＣＬＫ）に同期したレジスタ回路を構成してもよい。これにより、実施例２の撮像素子１０において、各感光部１０１は全て１０２４分割されるので、感光部１０１の数（横２４０、縦１３５）は高解像化され、スーパーハイビジョンの画素数（横７６８０、縦４３２０）の信号出力を得ることができる。
【００４０】
ここで、実施例１，２とも共通で、以下に示すような構成とすることができる。
【００４１】
（１）感光部１０１として、一般にシリコンフォトダイオードを用いるが、例えばアモルファスセレンやアモルファスシリコンの様な光増感作用のある光電変換材料を用いても構わない。
【００４２】
（２）感光部１０１と増幅部１０２及び信号処理部１０３は、１つの感光部１０１につき各１個ずつとした画素完全並列型でも、例えば４つの感光部１０１毎に１つの増幅部１０２及び信号処理部１０３とする部分並列型でも構わない。
【００４３】
（３）撮像素子１０として、ＣＭＯＳ撮像素子に限らずＣＣＤ撮像素子でも構わない。ＣＣＤ撮像素子の場合は、例えば、前述した感光部１０１、増幅部１０２、信号処理部１０３及び記憶部１０４を配置した積層素子を、それぞれ感光部、電荷転送部、フレームメモリ及び信号処理部を配置した積層素子とすることができる。
【００４４】
（４）アパーチャ１１０は静止と移動を繰り返さず、常に移動していても構わない。常に移動する構成とする場合、解像度は電荷を転送する周期によって決まる。例えば、４μｍ角の感光部１０１の面上でアパーチャ１１０をＸ軸方向やＹ軸方向に移動させ、その移動期間に蓄積電荷を４回転送する場合は、この感光部１０１で決まる４μｍ角の解像度に対して縦、横ともに２μｍの解像度を得ることができる。
【００４５】
（５）撮像素子１０の撮像面に対して、正方又は六方配列した複数の感光部１０１が占める割合を任意に設計することができる。ただし、本発明によればアパーチャ１１０が１つの感光部１０１の面上を動く範囲を大きくするとともに、その感光部１０１の面の分割数を大きくすることで撮像時の解像度を高めることができるので、撮像素子１０の撮像面に対する複数の感光部１０１が占める割合を８０％以上とするのが好ましい。
【００４６】
（６）本発明の係る撮像素子１０において、それぞれの感光部１０１とマスク１０６との間に、アパーチャ１１０が走査して感光部１０１の面を分割した領域に対応する位置に、カラーフィルタを設けてもよい。したがって、多色用や単色用に関わらず本発明の係る撮像素子１０を構成することができる。
【００４７】
（７）本発明の係る撮像素子１０において、アパーチャ１１０の形状は、正方形、長方形、円形、楕円形、菱形又は多角形とすることができる。また、本発明によれば、アパーチャ１１０の走査によって撮像時の画素を形成することができるため、アパーチャ１１０の形状に依存する光の不感領域を埋めるように、アパーチャ１１０を走査させることができる。例えば、単色用の撮像素子１０において、１つの感光部１０１におけるアパーチャ１１０の走査距離をアパーチャ１１０の寸法よりも短くすることで、より解像度を高めることができる。したがって、図９に例示するように、アパーチャ１１０の走査距離について、横ａ×縦ｂの長方形（図９（ａ）参照）、菱形（図９（ｂ）参照）、円形又は楕円形（図９（ｃ）参照）又は多角形（図９（ｄ）参照）の形状を有するアパーチャ１１０の寸法以下とすることで、従来の撮像素子では不可能であった光の不感領域を埋めるような撮像も可能となる。
【００４８】
次に、図１０を参照して、本発明による第２の実施形態の撮像素子を説明する。尚、同様な構成要素には同一の参照番号を付して説明する。
【００４９】
〔第２の実施形態〕
図１０に、本発明による第２の実施形態の撮像素子１０ｂの概略図を示す。本実施形態の撮像素子１０ｂは、図１３に例示したような積層素子１００ａ，１００ｂ，１００ｃ，１００ｄと、開口部走査機構（図１０に示す例では、液晶素子１０９）とを備える。
【００５０】
第２の実施形態の撮像素子１０ｂは、液晶パネル等で代表される液晶素子１０９を用い、第１の実施形態の撮像素子１０とは相違して、液晶素子１０９の偏光機能を司る偏光素子の制御によってアパーチャ（開口部）１１０の走査を行う。すなわち、第２の実施形態では、アパーチャ１１０を形成するとともにアパーチャ１１０以外を遮光し、１つのアパーチャ１１０が１つの感光部１０１の領域の範囲内で走査する液晶素子１０９によって開口部走査機構を構成する。通常、液晶素子１０９は、垂直用偏光板、特定の小領域ごとの個別電極基板、液晶、全領域の共通電極基板及び水平用偏光板からなり、特定の小領域における光の透過・不透過を制御することができる。このため、第２の実施形態の撮像素子１０ｂでは、アパーチャ１１０の走査を液晶素子１０９で実現することができる。
【００５１】
したがって、第２の実施形態の撮像素子１０ｂにおいても、１つの感光部１０１に対して数ｎｍの分解能で数μｍ〜数十μｍの変位量を実現することができ、図３及び図６で説明した場合と同様に構成することができる。
【００５２】
液晶素子１０９を用いた場合、物理的に素子を移動させることなくアパーチャ１１０の走査を行うことができる点で有利であるが、アパーチャ１１０の領域以外の遮蔽効果を高めるために多層の液晶素子１０９を用いることもできる。
【００５３】
次に、図１１及び図１２を参照して、第１の実施形態の撮像素子１０及び第２の実施形態の撮像素子１０ｂにおける信号処理部１０３の構成と動作の一例を説明する。
【００５４】
図１１に、第１の実施形態及び第２の実施形態の撮像素子１０，１０ｂにおける信号処理部１０３の構成例を示す。また、図１２に、第１の実施形態及び第２の実施形態の撮像素子１０，１０ｂにおける信号処理部１０３の動作例を示す。尚、図１１及び図１２は、本発明に係る特定の部分のみを示したものであることに留意する。図１１を参照するに、信号処理部１０３は、リセット信号発生部１０３１と、走査制御信号発生部１０３２と、出力信号配列制御部１０３３と、サンプリング信号発生部１０３４と、サンプル／ホールド（Ｓ／Ｈ）部１０３５とを備える。
【００５５】
リセット信号発生部１０３１は、外部クロック（ＣＬＫ）に同期して、それぞれの感光部１０１における電荷蓄積をリセットするリセット信号ＲＳを発生し、感光部１０１に供給する。
【００５６】
走査制御信号発生部１０３２は、外部クロック（ＣＬＫ）に同期して、感光部１０１の面上のアパーチャ１１０の走査を行うための走査制御信号ＳＣを発生し、開口部走査機構（第１の実施形態ではアクチュエータ１０７、第２の実施形態では液晶素子１０９）に供給する。
【００５７】
出力信号配列制御部１０３３は、外部クロック（ＣＬＫ）に同期して、記憶部１０４に記憶された各感光部１０１から得られる時系列の蓄積電荷に相当する信号について、従来の撮像素子１００と同様な行方向の信号出力に直すように読み出して出力部（図示せず）に出力するように、出力信号の配列を制御する。
【００５８】
サンプリング信号発生部１０３４は、外部クロック（ＣＬＫ）に同期して、感光部１０１から得られる蓄積電荷に相当する信号をサンプリングするためのサンプリング信号ＳＰを発生し、サンプル／ホールド（Ｓ／Ｈ）部１０３５に供給する。
【００５９】
サンプル／ホールド（Ｓ／Ｈ）部１０３５は、サンプリング信号ＳＰにより、感光部１０１から得られる蓄積電荷に相当する信号をサンプリングしてホールドし、出力信号として記憶部１０４に一時記憶する。この一時記憶された出力信号は出力信号配列制御部１０３３によって出力部（図示せず）へ出力する際に並び替えられる（図５及び図８参照）。
【００６０】
図１２には、図１１に示す信号処理部１０３の動作タイミングの一例を示している。リセット信号ＲＳの間隔について等間隔にする例を示しており、走査制御信号ＳＣを発生に起因して感光部１０１の面上でアパーチャ１１０の走査が分割領域ごとに行われる。サンプリング信号ＳＰによってサンプリングしてホールドされた感光部１０１から得られる蓄積電荷に相当する信号は、分割領域ごとの出力信号（画素信号）として得ることができる。
【００６１】
図１２で示した例では、リセット信号ＲＳの間隔について等間隔にする例を示したが、必ずしも等間隔とする必要はなく、アパーチャ１１０の走査とリセットタイミングを関連付けた予め定めた時間パターンに従って、感光部１０１のリセットを間欠的に行うようにしてもよい。ただし、この場合、分割領域ごとに得られる出力信号に対してこの時間パターンに従うアパーチャ１１０の走査に対応した蓄積時間で除算して、画素信号を正規化するように構成するのが好適である。このような時間パターンに従う除算機能は、撮像素子１０，１０ｂにおける信号処理部１０３の一部として構成してもよいし、撮像素子１０，１０ｂからの出力信号に対する後段の処理として実現することもできる。
【００６２】
上記の実施形態では特定の例について説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、感光部や信号処理部の素子を積層した積層素子を例に説明したが、感光部と他の機能部（増幅部や信号処理部等）とを平面上に配置した素子に対しても適用可能である。
【産業上の利用可能性】
【００６３】
本発明によれば、従来技術では製造が困難であった高解像度の画素（例えば、１μｍ角以下の画素サイズ）を有する撮像素子を提供することができるので、特に、ハイビジョン又はスーパーハイビジョン、さらには立体視用の撮像カメラの用途に有用である。
【符号の説明】
【００６４】
１０，１０ｂ  本発明に係る撮像素子
１００  従来の撮像素子
１００ａ，１００ｂ，１００ｃ，１００ｄ  積層素子の各素子
１０１，１０１‐１，１０１‐２，１０１‐３，１０１‐４  感光部
１０２  増幅部
１０３  信号処理部
１０４  記憶部
１０５  配線
１０６  マスク
１０７  アクチュエータ
１０７ａ‐１，１０７ａ‐２，１０７ａ‐３，１０７ａ‐４  移動制御用パターン
１０７ｂ‐１，１０７ｂ‐２，１０７ｂ‐３，１０７ｂ‐４  駆動制御部
１０９  液晶素子
１１０，１１０‐１，１１０‐２，１１０‐３，１１０‐４  アパーチャ（開口部）
１０３１  リセット信号発生部
１０３２  走査制御信号発生部
１０３３  出力信号配列制御部
１０３４  サンプリング信号発生部
１０３５  サンプル／ホールド（Ｓ／Ｈ）部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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