(57)【要約】【課題】プローブと電極との電気的導通を安定化させる。【解決手段】本実施形態によれば、半導体記憶装置は、絶縁膜上に形成された下部電極１０２と、下部電極１０２上に形成された記憶素子層１０３と、記憶素子層１０３上にマトリクス状に設けられた複数の上部電極１０４と、上部電極１０４に接触して、記憶素子層１０３に対してデータの書き込み又は読み出しを行うプローブ１４と、を備えている。上部電極１０４は、記憶素子層１０３上に形成された金属膜１０４ａと、金属膜１０４ａ上に形成された導電性ナノマテリアル層１０４ｂと、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
絶縁膜上に形成された下部電極と、
前記下部電極上に形成された記憶素子層と、
前記記憶素子層上にマトリクス状に設けられた複数の上部電極と、
前記上部電極に接触して、前記記憶素子層に対してデータの書き込み又は読み出しを行うプローブと、
を備え、
前記上部電極は、
前記記憶素子層上に形成された金属膜と、
前記金属膜上に形成されたナノチューブからなる導電性ナノマテリアル層と、
を有し、
前記プローブの先端部には導電性ナノチューブが設けられていることを特徴とする半導体記憶装置。
【請求項２】
絶縁膜上に形成された下部電極と、
前記下部電極上に形成された記憶素子層と、
前記記憶素子層上にマトリクス状に設けられた複数の上部電極と、
前記上部電極に接触して、前記記憶素子層に対してデータの書き込み又は読み出しを行うプローブと、
を備え、
前記上部電極は、
前記記憶素子層上に形成された金属膜と、
前記金属膜上に形成された導電性ナノマテリアル層と、
を有することを特徴とする半導体記憶装置。
【請求項３】
前記導電性ナノマテリアル層は、ナノチューブからなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記プローブの先端部には導電性ナノチューブが設けられていることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
基板上に第１絶縁膜を形成し、
前記絶縁膜上に第１金属膜を形成し、
前記第１金属膜上に記憶素子層を形成し、
前記記憶素子層上に第２絶縁膜を形成し、
前記第２絶縁膜に、前記記憶素子層の上面が露出するホールパターンを形成し、
前記ホールパターン内に、上面が前記第２絶縁膜の上面より低くなるように第２金属膜を形成し、
前記ホールパターン内の前記第２金属膜上に導電性ナノマテリアル材料を塗布することを特徴とする半導体記憶装置の製造方法。
【請求項６】
基板上に第１絶縁膜を形成し、
前記絶縁膜上に第１金属膜を形成し、
前記第１金属膜上に記憶素子層を形成し、
前記記憶素子層上に第２金属膜を形成し、
前記第２金属膜上に第３金属膜を形成し、
前記第２金属膜及び前記第３金属膜を所定パターンに加工し、
前記第３金属膜の触媒効果を利用して、前記第３金属膜上に導電性ナノチューブを形成することを特徴とする半導体記憶装置の製造方法。
【請求項７】
下部電極、前記下部電極上に形成された記憶素子層、及び前記記憶素子層上にマトリクス状に設けられた複数の上部電極を備える記憶媒体に対向して設けられ、前記上部電極に接触して、前記記憶素子層に対してデータの書き込み又は読み出しを行うプローブであって、
カンチレバーと、
前記カンチレバーの端部に設けられたチップと、
前記チップの先端部に設けられた導電性ナノマテリアル層と、
を備えることを特徴とするプローブ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、半導体記憶装置の製造方法、及びプローブに関する。
【背景技術】
【０００２】
記録密度の高いメモリとして、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いたＭＥＭＳメモリが知られている。ＭＥＭＳメモリでは、複数のプローブが、記録媒体を機械的に走査して接触することにより、データの書き込み／読み出しが行われる。
【０００３】
しかし、従来のＭＥＭＳメモリでは、プローブと記録媒体とが点接触であったため、記録媒体の表面が平坦でなかったり、記録媒体の表面上にダストがあったりする場合に、プローブと記録媒体との電気的導通が不安定になるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５９６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、プローブと記録媒体との電気的導通が安定した半導体記憶装置、このような半導体記憶装置の製造方法、及びこのような半導体記憶装置に設けられるプローブを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体記憶装置は、絶縁膜上に形成された下部電極と、前記下部電極上に形成された記憶素子層と、前記記憶素子層上にマトリクス状に設けられた複数の上部電極と、前記上部電極に接触して、前記記憶素子層に対してデータの書き込み又は読み出しを行うプローブと、を備えている。前記上部電極は、前記記憶素子層上に形成された金属膜と、前記金属膜上に形成された導電性ナノマテリアル層と、を有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る半導体記憶装置が適用されるＭＥＭＳメモリの斜視図である。
【図２】第１の実施形態による記録媒体の断面図である。
【図３】プローブと電極の接触状態を示す模式図である。
【図４】第１の実施形態による記録媒体の製造方法を説明する工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】第２の実施形態による記録媒体の断面図である。
【図９】第２の実施形態による記録媒体の製造方法を説明する工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】第３の実施形態によるプローブと電極の接触状態を示す模式図である。
【図１３】第３の実施形態によるプローブの製造方法を説明する工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】変形例によるプローブと電極の概略構成図である。
【図１７】変形例によるプローブと電極の概略構成図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１は、第１の実施形態に係る半導体記憶装置が適用されるＭＥＭＳメモリの斜視図である。図１に示すように、ＭＥＭＳメモリは、ＸＹスキャナ１１と、ＸＹスキャナ１１上に設けられた記録媒体１２とを備えている。記録媒体１２に対向して、半導体基板１３及び半導体基板１３の一面側にアレイ状に配置された複数のプローブ１４を有するプローブアレイが設けられている。プローブ１４はカンチレバー及びチップ（ｔｉｐ）で構成され、マルチプレクスドライバ１５、１６により駆動される。
【００１０】
全てのプローブ１４をまとめて同じ動作をさせて記録媒体１２のデータエリアに対してアクセスすることができる。また、半導体基板１３内のマイクロアクチュエータ（図示せず）を用いて、複数のプローブ１４を個別に動作させることもできる。
【００１１】
全てのプローブ１４をまとめて動作させる方法について説明する。例えば、マルチプレクスドライバ１５、１６を用いて、全てのプローブ１４をＸ方向に一定周期で往復動作させ、記録媒体１２からＹ方向の位置情報を読み出す。読み出されたＹ方向の位置情報は、ＸＹスキャナ１１に転送される。
【００１２】
ＸＹスキャナ１１は、この位置情報に基づいて、記録媒体１２をＹ方向に移動させ、記録媒体１２とプローブ１４との位置決めを行う。両者の位置決めが完了したら、データエリア上のプローブ１４を用いて、同時かつ連続的にデータの読み出し／書き込み／消去が行われる。
【００１３】
データの読み出し／書き込み／消去は、プローブ１４がＸ方向に往復動作していることから連続的に行われる。また、データの読み出し／書き込み／消去は、記録媒体１２のＹ方向の位置を順次変えることにより、データエリアに対して一行ずつ実施される。このとき、プローブ１４は記録媒体１２に接触している。
【００１４】
図２は、記録媒体１２の一部の縦断面を示している。記録媒体１２は、絶縁膜１０１と、絶縁膜１０１上に形成された下部電極１０２と、下部電極１０２上に形成された記憶素子層１０３と、記憶素子層１０３上にマトリクス状（アレイ状）に形成された複数の上部電極１０４と、上部電極１０４間に形成された絶縁膜１０５とを備えている。上部電極１０４は、記憶素子層１０３上に形成されたメタル層１０４ａと、メタル層１０４ａ上に形成された導電性ナノマテリアル層１０４ｂとを有している。下部電極１０２には接地電位が印加されている。記憶素子層１０３は、低抵抗状態及び高抵抗状態をとることができ、抵抗値を変化させることでデータが記憶される。
【００１５】
プローブ１４は、カンチレバー１４ａ及びカンチレバー１４ａの先端部に設けられたチップ１４ｂを有している。データの読み出し／書き込み／消去の際は、チップ１４ｂが上部電極１０４の導電性ナノマテリアル層１０４ｂに接触し、パルス電流を流す。例えば、データの書き込み時は、パルス電流を流して記憶素子層１０３の抵抗値を変化させる。データの読み出し時は、記憶素子層１０３の抵抗値が変化しない程度の微小な電流を流し、その抵抗値に基づいてデータが読み取られる。また、データの消去時は、データ書き込み時よりも大きいパルス電流を流し、記録ビットを初期状態に戻す。
【００１６】
本実施形態によれば、図３に示すように、チップ１４ｂは、上部電極１０４の導電性ナノマテリアル層１０４ｂに多少めり込んで多点接触する。そのため、上部電極１０４の表面が平坦でなくても、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、プローブ１４先端のチップ１４ｂはナノマテリアルと接触するため、金属膜の表面と接触する場合と比較して、チップ１４ｂの摩耗を防止できる。
【００１７】
次に、図４〜図７を用いて記録媒体１２の製造方法を説明する。
【００１８】
まず、図４に示すように、図示しない基板上に、絶縁膜２０１、電極層２０２、記憶素子層２０３、絶縁膜２０５を順に成膜する。そして、絶縁膜２０５上にレジスト２１０を形成し、リソグラフィ処理によりホールパターン２１１を形成する。ホールパターン２１１が形成される位置は、図２に示す上部電極１０４が形成される位置に対応する。
【００１９】
絶縁膜２０１、２０５は、図２に示す絶縁膜１０１、１０５に対応し、例えば、シリコン酸化膜やシリコン窒化膜を用いることができる。電極層２０２は、図２に示す下部電極１０２に対応し、例えば、ＴｉＮ、ＴａＮ、Ｗ、Ｍｏ、ＷＳｉ等の金属を用いることができる。
【００２０】
記憶素子層２０３は、図２の記憶素子層１０３に対応し、２端子で低抵抗状態及び高抵抗状態を形成することができる膜、例えば、ＦｅＲＡＭで用いられるＰｂ（Ｚｒ、Ｔｉ）Ｏ３やＳｒＢｉ２ＴａＯ９、（Ｂｉ、Ｌａ）４Ｔｉ３Ｏ１２などの強誘電体膜、ＰＣＲＡＭで用いられるＧｅ２Ｓｂ２Ｔｅ５などの相変化膜、ＲｅＲＡＭで用いられるＳｉ、Ｔｉ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗなどから成る酸化物や硫化物の抵抗変化膜などを用いることができる。
【００２１】
次に、図５に示すように、レジスト２１０をマスクとして、ＲＩＥ（反応性イオンエッチング）又はウェットエッチングエッチングにより絶縁膜２０５を加工し、記憶素子層２０３の上面が露出されるホールパターンを形成する。そして、レジスト２１０を除去した後、絶縁膜２０５に形成されたホールパターンにメタル２０６を充填し、ＣＭＰ（化学的機械研磨）処理で平坦化する。メタル２０６は図２のメタル層１０４ａに対応し、例えばＴｉＮ、ＴａＮ、Ｗ、Ｍｏ、ＷＳｉ等の金属を用いることができる。
【００２２】
次に、図６に示すように、ＲＩＥ又はウェットエッチングによりメタル２０６の一部を除去し、メタル２０６の上面を絶縁膜２０５の上面より低くして凹部を形成する。
【００２３】
次に、図７に示すように、ナノマテリアル２０７を含んだ分散液を塗布し、ＣＭＰ処理で平坦化することで、図６に示す工程で形成した凹部にナノマテリアル２０７を充填する。ナノマテリアル２０７は、図２の導電性ナノマテリアル層１０４ｂに対応し、３次元方向のうち少なくとも１つの次元のサイズが１００ｎｍ以下である導電性材料、例えば、ＡｕやＡｇなどの金属性微粒子や、カーボンナノチューブ、シリコンナノチューブなどの導電性ナノチューブを用いることができる。
【００２４】
このようにして、図２に示すような、上部電極１０４のうち、プローブ１４に接触する部分が導電性ナノマテリアル層１０４ｂになった記録媒体１２が得られる。このような構成にすることで、プローブ１４が上部電極１０４の導電性ナノマテリアル層１０４ｂと多点接触し、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、プローブ１４先端のチップ１４ｂの摩耗を防止できる。
【００２５】
（第２の実施形態）上記第１の実施形態では、図２、図３に示すように、プローブ１４に接触する導電性ナノマテリアル層１０４ｂが粒子状であったが、図８に示すように、チューブ状の導電性ナノマテリアル層１０４ｅが設けられていてもよい。
【００２６】
図８に示す記録媒体は、上部電極１０４が、順に積層された第１メタル層１０４ｃ、第２メタル層１０４ｄ、チューブ状の導電性ナノマテリアル層１０４ｅを有する点及び絶縁膜１０５を省略している点を除いては、図２に示す記録媒体と同様の構成となっている。図２に示す記録媒体と同一の部分については同じ参照番号を付して説明を省略する。
【００２７】
図８に示すように、プローブ１４に接触する導電性ナノマテリアル層１０４ｅがチューブ状であっても、プローブ１４が導電性ナノマテリアル層１０４ｅと多点接触するため、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、プローブ１４先端のチップ１４ｂはナノマテリアルと接触するため、金属膜の表面と接触する場合と比較して、チップ１４ｂの摩耗を防止できる。
【００２８】
次に、このような記録媒体の製造方法を、図９〜図１１を用いて説明する。
【００２９】
まず、図９に示すように、図示しない基板上に、絶縁膜３０１、電極層３０２、記憶素子層３０３、第１金属膜３０４、第２金属膜３０５を順に成膜する。そして、絶縁膜３０５上にレジスト３１０を形成し、リソグラフィ処理により所望のパターンに加工する。レジスト３１０が残存する位置は、図８に示す上部電極１０４が形成される位置に対応する。
【００３０】
絶縁膜３０１は、図８に示す絶縁膜１０１に対応し、例えば、シリコン酸化膜やシリコン窒化膜を用いることができる。電極層３０２は、図８に示す下部電極１０２に対応し、例えば、ＴｉＮ、ＴａＮ、Ｗ、Ｍｏ、ＷＳｉ等の金属を用いることができる。
【００３１】
記憶素子層３０３は、図８の記憶素子層１０３に対応し、２端子で低抵抗状態及び高抵抗状態を形成することができる膜、例えば、ＦｅＲＡＭで用いられるＰｂ（Ｚｒ、Ｔｉ）Ｏ３やＳｒＢｉ２ＴａＯ９、（Ｂｉ、Ｌａ）４Ｔｉ３Ｏ１２などの強誘電体膜、ＰＣＲＡＭで用いられるＧｅ２Ｓｂ２Ｔｅ５などの相変化膜、ＲｅＲＡＭで用いられるＳｉ、Ｔｉ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗなどから成る酸化物や硫化物の抵抗変化膜などを用いることができる。
【００３２】
第１金属膜３０４は図８の第１メタル層１０４ｃに対応し、例えば、ＴｉＮ、ＴａＮ、Ｗ、Ｍｏ、ＷＳｉ等の金属を用いることができる。第２金属膜３０５は図８の第２メタル層１０４ｄに対応し、ナノチューブを成膜する際に触媒となる金属、例えば、Ｎｉ、Ｃｏ、Ｙ、Ｆｅ、Ｍｏなどを用いることができる。
【００３３】
次に、図１０に示すように、レジスト３１０をマスクとして、ＲＩＥ（反応性イオンエッチング）又はウェットエッチングエッチングにより第２金属膜３０５及び第１金属膜３０４を加工する。そして、レジスト３１０を除去する。
【００３４】
次に、図１１に示すように、第２金属膜３０５の触媒効果を利用して、ナノチューブ３０６を形成する。ナノチューブ３０６は導電性であり、図８に示すチューブ状の導電性ナノマテリアル層１０４ｅに対応している。ナノチューブ３０６は、例えば、メタン（ＣＨ４）やアセチレン（Ｃ２Ｈ２）などの炭化水素を５００〜１０００℃で熱分解して形成されるカーボンナノチューブである。
【００３５】
このようにして、図８に示すような、上部電極１０４のうち、プローブ１４に接触する部分がチューブ状の導電性ナノマテリアル層１０４ｅになった記録媒体１２が得られる。このような構成にすることで、プローブ１４が上部電極１０４の導電性ナノマテリアル層１０４ｅと多点接触し、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、プローブ１４先端のチップ１４の摩耗を防止できる。
【００３６】
なお、上記第２の実施形態では、図８に示すように上部電極１０４間に絶縁膜を設けていないが、上部電極１０４間に絶縁膜を設けてもよい。
【００３７】
（第３の実施形態）上記第１、第２の実施形態では、記録媒体の上部電極に導電性ナノマテリアル層を形成していたが、図１２に示すように、プローブ１４のチップ１４ｂの先端部にチューブ状の導電性ナノマテリアル層１４ｃを設けてもよい。なお、図１２に示す記録媒体は、図８に示す記録媒体から第２メタル層１０４ｄ及び導電性ナノマテリアル層１０４ｅを省略した構成に相当する。
【００３８】
チップ１４ｂの先端部にチューブ状の導電性ナノマテリアル層１４ｃを設けることで、導電性ナノマテリアル層１４ｃが上部電極１０４と多点接触するため、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、チップ１４ｂ先端の導電性ナノマテリアル層１４ｃが上部電極１０４と接触するため、チップ１４ｂの摩耗を防止できる。
【００３９】
次に、このようなプローブの製造方法を、図１３〜図１５を用いて説明する。
【００４０】
まず、図１３に示すように、カンチレバー１４ａの先端部にチップ１４ｂが設けられたプローブを準備する。そして、チップ１４ｂ上に、金属膜４０１及び絶縁膜４０２を順にスパッタなどで成膜する。金属膜４０１には、ナノチューブを成膜する際に触媒となる金属、例えば、Ｎｉ、Ｃｏ、Ｙ、Ｆｅ、Ｍｏなどを用いることができる。また、絶縁膜４０２には、シリコン酸化膜、シリコン窒化膜、ＡｌやＷ等の金属酸化膜を用いることができる。
【００４１】
次に、図１４に示すように、ＲＩＥにより絶縁膜４０２をエッチングし、チップ１４ｂの先端部のみ金属膜４０１を露出させる。
【００４２】
次に、図１５に示すように、金属膜４０１の触媒効果を利用して、金属膜４０１が露出している部分にナノチューブ４０３を形成する。ナノチューブ４０３は導電性であり、図１２に示すチューブ状の導電性ナノマテリアル層１４ｃに対応している。ナノチューブ４０３は、例えば、メタン（ＣＨ４）やアセチレン（Ｃ２Ｈ２）などの炭化水素を５００〜１０００℃で熱分解して形成されるカーボンナノチューブである。  
このようにして、チップ１４ｂの先端部にチューブ状の導電性ナノマテリアル層１４ｃが設けられたプローブ１４が得られる。このような構成にすることで、プローブ１４の導電性ナノマテリアル層１４ｃが上部電極１０４と多点接触し、プローブ１４と上部電極１０４との間で安定した電気的導通を確保することができる。また、プローブ１４先端のチップ１４ｂの摩耗を防止できる。
【００４３】
図１６に示すように、上記第１の実施形態と第３の実施形態とを組み合わせてもよい。すなわち、プローブ１４の導電性ナノマテリアル層１４ｃと、上部電極１０４の粒子状の導電性ナノマテリアル層１０４ｂとが接触するような構成にしてもよい。このような構成によっても、プローブ１４と上部電極１０４との間で安定した電気的導通を確保するとともに、プローブ１４の先端部の摩耗を防止できる。
【００４４】
また、図１７に示すように、上記第２の実施形態と第３の実施形態とを組み合わせてもよい。すなわち、プローブ１４の導電性ナノマテリアル層１４ｃと、上部電極１０４のチューブ状の導電性ナノマテリアル層１０４ｅとが接触するような構成にしてもよい。このような構成によっても、プローブ１４と上部電極１０４との間で安定した電気的導通を確保するとともに、プローブ１４の先端部の摩耗を防止できる。
【００４５】
また、上記実施形態のように、上部電極やプローブに導電性ナノマテリアル層を設けることで、プローブの上下方向の位置決め精度の許容範囲を大きくすることができる。
【００４６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４７】
１１  ＸＹスキャナ
１２  記録媒体
１３  半導体基板
１４  プローブ
１４ａ  カンチレバー
１４ｂ  チップ
１５、１６  マルチプレクスドライバ
１０１、１０５  絶縁膜
１０２  下部電極
１０３  記憶素子層
１０４  上部電極
１０４ａ  メタル層
１０４ｂ  導電性ナノマテリアル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2013197381.tif 000014
【図１３】
2013197381.tif 000015
【図１４】
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【図１５】
2013197381.tif 000017
【図１６】
2013197381.tif 000018
【図１７】
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