(57)【要約】【課題】検査工程においてプローブの接触を安定させることが可能な半導体装置を提供する。【解決手段】エッチングストッパ層ＥＳは、下部層間絶縁層ＩＬＵの一部上に設けられ、当該下部層間絶縁層ＩＬＵと異なる材料により形成されている。第１層間絶縁層ＩＬ１は、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に設けられている。第２層間絶縁層ＩＬ２は、第１層間絶縁層ＩＬ１上に設けられている。開口部ＯＰは、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に設けられ、平面視でエッチングストッパ層ＥＳと重なる範囲内に設けられている。電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面およびエッチングストッパ層ＥＳの上面に接している。【選択図】図１
2013171897.tif 000002
【特許請求の範囲】
【請求項１】
下部層間絶縁層と、
前記下部層間絶縁層の一部上に設けられ、当該下部層間絶縁層と異なる材料により形成されたエッチングストッパ層と、
前記下部層間絶縁層および前記エッチングストッパ層上に設けられた第１層間絶縁層と、
前記第１層間絶縁層上に設けられた第２層間絶縁層と、
前記第１層間絶縁層および前記第２層間絶縁層に設けられ、平面視で前記エッチングストッパ層と重なる範囲内に設けられた開口部と、
前記第２層間絶縁層の上面、前記開口部の側面および前記エッチングストッパ層の上面に接する電極パッドと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電極パッドは、前記第２層間絶縁層上に設けられた平坦部を有する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記平坦部上にはボンディングワイヤが接続されている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記エッチングストッパ層は、金属である半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記下部層間絶縁層上のうち平面視で前記エッチングストッパ層と異なる位置に設けられた第１配線をさらに備え、
前記エッチングストッパ層は、前記第１配線と同じ材料により形成されている半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記エッチングストッパ層は、ＳｉＮ、ＳｉＯＮ、ＴｉＮ、ＴａＮまたはＷＮである半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１層間絶縁層上に設けられ、平面視で前記開口部と異なる位置に設けられた第２配線をさらに備える半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記開口部のうち前記第２層間絶縁層の上面から前記エッチングストッパ層の上面までの深さは、３００ｎｍ以上である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記開口部のうち前記第２層間絶縁層の上面から前記エッチングストッパ層の上面までの深さは、１μｍ以上１０μｍ以下である半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記電極パッドは、前記第２層間絶縁層の上面に設けられた平坦部を有し、
前記第２層間絶縁層に設けられ、前記電極パッドのうち前記平坦部に接する部分に接続するビアをさらに備える半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記開口部のうち角部は平面視で傾斜部を有し、
当該傾斜部と前記開口部の一辺との角度は、平面視で９０度より大きい半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記開口部と重なる領域で分割されている半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
平面視で半導体チップ領域の外周部に設けられ、前記下部層間絶縁層、前記第１層間絶縁層および前記第２層間絶縁層に設けられており、金属からなるシールリングをさらに備え、
前記電極パッドのうち前記開口部は、平面視で前記シールリングの外側に設けられている半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記下部層間絶縁層上に設けられた第１配線をさらに備え、
前記エッチングストッパ層は、前記第１配線に接していない半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記開口部は、複数の前記第２層間絶縁層を介して形成されている半導体装置。
【請求項１６】
半導体基板上に下部層間絶縁層を形成する下部層間絶縁層形成工程と、
前記下部層間絶縁層の一部上に、当該下部層間絶縁層と異なる材料によりエッチングストッパ層を形成するエッチングストッパ層形成工程と、
前記下部層間絶縁層および前記エッチングストッパ層上に第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層上に第２層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第１層間絶縁層および前記第２層間絶縁層のうち平面視で前記エッチングストッパ層と重なる範囲内に開口部を形成する開口部形成工程と、
前記第２層間絶縁層の上面、前記開口部の側面および前記エッチングストッパ層の上面に接するように電極パッドを形成する電極パッド形成工程と、
を備える半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記エッチングストッパ層形成工程において、
前記下部層間絶縁層上に金属膜を形成して当該金属膜を選択的に除去することにより、前記エッチングストッパ層と同時に、平面視で前記エッチングストッパ層と異なる位置に第１配線を形成する半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法において、
前記下部層間絶縁層形成工程の後で且つ前記第１層間絶縁層形成工程の前に、前記下部層間絶縁層上のうち平面視で前記エッチングストッパ層と異なる位置に第１配線を形成する第１配線形成工程をさらに備え、
前記エッチングストッパ層形成工程を、前記第１配線形成工程と異なるタイミングで行う半導体装置の製造方法。
【請求項１９】
請求項１６に記載の半導体装置の製造方法において、
前記電極パッド形成工程の後に、前記開口部内の前記電極パッドにプローブを接触させて検査を行う検査工程をさらに備える半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記検査工程において、前記プローブが前記電極パッドに接している状態で１００℃以上に加熱する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体装置を出荷する前に、検査工程を行う。たとえば、検査工程において、電極パッドにプローブを接触させて検査を行う。次いで、当該電極パッドにボンディングワイヤを接続する。このような場合、プローブの接触傷によってボンディングワイヤの密着性が悪化するという課題があった。このような課題を解決するために、電極パッドについて様々な構造が提案されている。
【０００３】
特許文献１（特開２００７−２１４３６３号公報）には、以下のような半導体装置が記載されている。電極パッドである第１配線の表面には、半導体装置の検査のためにプローブが当てられることによって、凹凸が生じている。当該第１配線上には、さらに金属層が形成されている。また金属層の表面は平坦化されている。金属層上には、ボンディングワイヤが接続されている。これにより、ボンディングワイヤの密着性を高くすることができるとされている。
【０００４】
特許文献２（特開２００４−２０７５５６号公報）には、以下のような半導体装置が記載されている。下地の絶縁膜には、窪みが形成されている。電極パッドは、下地の絶縁膜の窪みに沿って、当該下地の絶縁膜上に形成されている。このため、電極パッドには、平坦部と、窪みが形成されている。検査工程において、窪みには、半導体装置の検査のためにプローブが当てられる。検査工程後のボンディング工程において、平坦部には、ボンディングワイヤが接続される。これにより、ボンディング工程においてボンディングワイヤが剥がれることを抑制することができるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２１４３６３号公報
【特許文献２】特開２００４−２０７５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の方法では、検査工程後に、第１配線上の金属層を形成する工程を行わなければならない。したがって、検査工程も含めた全体としての製造工程が長くなる可能性がある。
【０００７】
また、特許文献２に記載の方法では、窪み（開口部）の底面には、凹凸が形成されている場合がある。このような場合、電極パッドのうち開口部の底面にも凹凸が形成されている。発明者は、検査工程において電極パッドＥＰの開口部ＯＰにプローブＰＲＢを接触させたとき、上記凹凸によってプローブＰＲＢの接触が安定しない可能性があることを見出した。その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、エッチングストッパ層ＥＳは、下部層間絶縁層ＩＬＵの一部上に設けられ、当該下部層間絶縁層ＩＬＵと異なる材料により形成されている。第１層間絶縁層ＩＬ１は、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に設けられている。第２層間絶縁層ＩＬ２は、第１層間絶縁層ＩＬ１上に設けられている。開口部ＯＰは、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に設けられ、平面視でエッチングストッパ層ＥＳと重なる範囲内に設けられている。電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面およびエッチングストッパ層ＥＳの上面に接している。
【０００９】
一実施の形態によれば、まず、半導体基板ＳＵＢ上に、下部層間絶縁層ＩＬＵを形成する（下部層間絶縁層形成工程）。次いで、下部層間絶縁層ＩＬＵの一部状に、当該下部層間絶縁層ＩＬＵと異なる材料によりエッチングストッパ層ＥＳを形成する（エッチングストッパ層形成工程）。次いで、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に、第１層間絶縁層ＩＬ１を形成する（第１層間絶縁層形成工程）。次いで、第１層間絶縁層ＩＬ１上に、第２層間絶縁層ＩＬ２を形成する（第２層間絶縁層形成工程）。次いで、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２のうち平面視でエッチングストッパ層ＥＳと重なる範囲内に、開口部ＯＰを形成する（開口部形成工程）。次いで、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面ＳＰおよびエッチングストッパ層ＥＳの上面に接するように電極パッドＥＰを形成する（電極パッド形成工程）。
【発明の効果】
【００１０】
前記一実施の形態によれば、検査工程においてプローブの接触を安定させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】図１のＸ部を拡大した断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第２の実施形態に係る半導体装置の構成を示す図である。
【図１０】第３の実施形態に係る半導体装置の構成を示す図である。
【図１１】第４の実施形態に係る半導体装置の構成を示す図である。
【図１２】第５の実施形態に係る半導体装置の構成を示す図である。
【図１３】第６の実施形態に係る半導体装置の構成を示す図である。
【図１４】第７の実施形態に係る半導体装置の構成を示す平面図である。
【図１５】第７の実施形態に係る半導体装置の構成を示す図である。
【図１６】第８の実施形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１〜図６を用い、第１の実施形態に係る半導体装置ＳＤについて説明する。この半導体装置ＳＤは、以下の構成を備えている。エッチングストッパ層ＥＳは、下部層間絶縁層ＩＬＵの一部上に設けられ、当該下部層間絶縁層ＩＬＵと異なる材料により形成されている。第１層間絶縁層ＩＬ１は、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に設けられている。第２層間絶縁層ＩＬ２は、第１層間絶縁層ＩＬ１上に設けられている。開口部ＯＰは、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に設けられ、平面視でエッチングストッパ層ＥＳと重なる範囲内に設けられている。電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面およびエッチングストッパ層ＥＳの上面に接している。以下、詳細を説明する。
【００１４】
まず、図２を用い、半導体基板ＳＵＢに設けられた半導体素子について説明する。図２は、後述する図１のＸ部を拡大した断面図である。図２は、半導体基板ＳＵＢ付近の半導体素子の断面図を示している。
【００１５】
半導体基板ＳＵＢは、たとえばＳｉ基板である。半導体基板ＳＵＢには、開口部（符号不図示）を有する素子分離領域ＤＩＲが設けられている。たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、ＳｉＯ２からなる素子分離領域ＤＩＲが形成されている。または、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離領域ＤＩＲが形成されていてもよい。
【００１６】
半導体基板ＳＵＢのうち平面視で互いに離間する位置に、ソース領域ＳＲおよびドレイン領域ＤＲが設けられている。ソース領域ＳＲおよびドレイン領域ＤＲの間には、それぞれに接するように、エクステンション領域ＥＲが設けられている。
【００１７】
エクステンション領域ＥＲに挟まれた領域上には、ゲート絶縁層ＧＩが設けられている。ゲート絶縁層ＧＩ上には、ゲート電極ＧＥが設けられている。ゲート絶縁層ＧＩおよびゲート電極ＧＥの両側の側壁には、側壁絶縁膜ＳＷＩが設けられている。
【００１８】
半導体基板ＳＵＢ、素子分離領域ＤＩＲ、側壁絶縁膜ＳＷＩおよびゲート電極ＧＥ上には、下部層間絶縁層ＩＬＵが設けられている。ここで、下部層間絶縁層ＩＬＵは、たとえば、比誘電率の低いＬｏｗ−ｋ膜により形成されている。下部層間絶縁層ＩＬＵの比誘電率は、たとえば、３．２以下である。これにより、半導体装置ＳＤの配線間容量を下げることができる。具体的には、下部層間絶縁層ＩＬＵは、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどの膜である。さらに、下部層間絶縁層ＩＬＵは、たとえば、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｑｕｉｏｘａｎｅ）膜、その他の有機ポリマーであってもよい。
【００１９】
下部層間絶縁層ＩＬＵには、下部ビアＶＡＵが設けられている。下部ビアＶＡＵの底面および側面には、バリアメタル層（不図示）が設けられていてもよい。下部ビアＶＡＵは、たとえばゲート電極ＧＥに接続している。また、下部ビアＶＡＵは、平面視で異なる領域において、ソース領域ＳＲまたはドレイン領域ＤＲに接続している。下部ビアＶＡＵは、たとえば、ＣｕまたはＷにより形成されている。また、バリアメタル層が設けられている場合、バリアメタル層は、たとえば、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、またはこれらの窒化物により形成されている。
【００２０】
下部層間絶縁層ＩＬＵは、たとえば複数層設けられている。下部ビアＶＡＵの上面には、たとえば、下部配線ＩＣＵが接している。下部ビアＶＡＵおよび下部配線ＩＣＵは、デュアルダマシン法により形成されていてもよい。
【００２１】
そのほか、下部層間絶縁層ＩＬＵは、拡散防止層（不図示）を介して積層されていてもよい。
【００２２】
次に、図１を用い、下部層間絶縁層ＩＬＵ上の構造について説明する。図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す図である。図１（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ'線断面図である。
【００２３】
下部層間絶縁層ＩＬＵ上には、第１配線ＩＣ１およびエッチングストッパ層ＥＳが設けられている。エッチングストッパ層ＥＳは、下部層間絶縁層ＩＬＵの一部上に設けられている。エッチングストッパ層ＥＳは、後述するように、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に開口部ＯＰを形成する工程（開口部形成工程）において、エッチングを停止させるための層のことである。エッチングストッパ層ＥＳは、たとえば、平面視で一部領域に設けられている。
【００２４】
また、エッチングストッパ層ＥＳは、下部層間絶縁層ＩＬＵと異なる材料により形成されている。さらに、エッチングストッパ層ＥＳは、たとえば、後述する第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２と異なる材料により形成されている。
【００２５】
具体的には、エッチングストッパ層ＥＳは、たとえば金属である。具体的には、エッチングストッパ層ＥＳは、Ａｌを含んでいる。これにより、開口部形成工程において、開口部ＯＰが下部層間絶縁層ＩＬＵに達することを抑制することができる。また、エッチングストッパ層ＥＳが金属であることにより、エッチングストッパ層ＥＳは下部層間絶縁層ＩＬＵよりも固い。したがって、検査工程において、プローブＰＲＢが下層側に突き抜けることがない。すなわち、検査工程において、プローブＰＲＢを電極パッドＥＰ上に安定させることができる。
【００２６】
第１配線ＩＣ１は、下部層間絶縁層ＩＬＵ上のうち平面視でエッチングストッパ層ＥＳと異なる位置に設けられている。エッチングストッパ層ＥＳは、開口部形成工程において、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２をエッチングする条件で、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２よりもエッチングレートの低い材料により形成されている。すなわち、エッチングストッパ層ＥＳは、少なくとも第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に対してエッチング選択性を有している。ここでは、エッチングストッパ層ＥＳは、たとえば第１配線ＩＣ１と同じ材料により形成されている。これにより、後述するエッチングストッパ層形成工程において、エッチングストッパ層ＥＳと同時に第１配線ＩＣ１を形成することができる。すなわち、製造プロセスを簡略化することができる。また、第１配線ＩＣ１は、図示されていない領域に設けられた下部ビアＶＡＵを介して、下部配線ＩＣＵに接続している。言い換えれば、第１配線ＩＣ１は、平面視で下部ビアＶＡＵに重なるように形成されている。
【００２７】
なお、エッチングストッパ層ＥＳも、下部ビアＶＡＵに接していてもよい。また、エッチングストッパ層ＥＳは、平面視で第１配線ＩＣ１に接続していてもよい。また、エッチングストッパ層ＥＳまたは第１配線ＩＣ１の上面および底面には、バリアメタル層（不図示）が設けられていてもよい（後述、第３の実施形態）。
【００２８】
下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上には、第１層間絶縁層ＩＬ１が設けられている。第１層間絶縁層ＩＬ１は、たとえば、ＳｉＯ２である。また、第１層間絶縁層ＩＬ１の厚さは、たとえば１００ｎｍ以上１０μｍ以下である。
【００２９】
第１層間絶縁層ＩＬ１上には、たとえば第２配線ＩＣ２が設けられている。第２配線ＩＣ２は、平面視で、後述する開口部ＯＰと異なる位置に設けられている。また、第２配線ＩＣ２は、図示されていない領域に設けられたビア（ＶＡ１）を介して第１配線ＩＣ１に接続している。
【００３０】
第１層間絶縁層ＩＬ１上には、第２層間絶縁層ＩＬ２が設けられている。第２層間絶縁層ＩＬ２は、第２配線ＩＣ２上にも設けられている。第２層間絶縁層ＩＬ２は、たとえば第１層間絶縁層ＩＬ１と同じ材料により形成されている。具体的には、第２層間絶縁層ＩＬ２は、たとえば、ＳｉＯ２である。また、第２層間絶縁層ＩＬ２の厚さは、たとえば１００ｎｍ以上１０μｍ以下である。なお、第２層間絶縁層ＩＬ２だけが設けられていればよく、第２配線ＩＣ２は設けられていなくてもよい。
【００３１】
開口部ＯＰは、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に設けられている。開口部ＯＰは、平面視でエッチングストッパ層ＥＳと重なる範囲内に設けられている。言い換えれば、開口部ＯＰは、平面視でエッチングストッパ層ＥＳよりも外側には形成されていない。また、開口部ＯＰは、下部層間絶縁層ＩＬＵまで貫通しておらず、エッチングストッパ層ＥＳの上面まで形成されている。このように、開口部ＯＰの深さは、第２層間絶縁層ＩＬ２の上面からエッチングストッパ層ＥＳの上面までの深さで、面内均一に形成されている。
【００３２】
電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面ＳＰおよびエッチングストッパ層ＥＳの上面に接している。すなわち、電極パッドＥＰのうち開口部ＯＰの底面は、エッチングストッパ層ＥＳに追従するように面内均一に形成されている。これにより、検査工程において、電極パッドＥＰの開口部ＯＰにプローブＰＲＢを接触させたとき、プローブＰＲＢの接触を安定させることができる。なお、ここでいう「電極パッドＥＰが面内均一である」とは、開口部ＯＰ内において、および半導体基板ＳＵＢの全体において均一であることの両方の意味を含んでいる。
【００３３】
電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面ＳＰおよびエッチングストッパ層ＥＳの上面に、連続的に一体として形成されている。言い換えれば、電極パッドＥＰは、開口部ＯＰの側面ＳＰを覆っており、側面ＳＰにおいて断線していない。
【００３４】
後述する検査工程において、電極パッドＥＰのうち開口部ＯＰにプローブＰＲＢを接触させる。これにより、半導体装置ＳＤの検査を行う。このとき、プローブＰＲＢが位置ずれした場合、プローブＰＲＢは開口部ＯＰの側面ＳＰに当接する。これにより、プローブＰＲＢが電極パッドＥＰから外れることを抑制することができる。すなわち、プローブＰＲＢの先端を平面視で開口部ＯＰ内にとどめることができる。また、後述するように、ボンディング領域である平坦部ＦＰがプローブＰＲＢによって損傷することを抑制することができる。なお、ここでいう「位置ずれ」とは、適切な位置から外れることをいう。
【００３５】
また、上述のように、電極パッドＥＰは、開口部ＯＰの側面ＳＰを覆っている。言い換えれば、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２のうち開口部ＯＰの側面ＳＰは、金属により保護されている。これにより、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に水分が侵入することを抑制することができる。また、プローブＰＲＢの先端が側面ＳＰに当接することによって、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２側の内部にクラックが生じることを抑制することができる。また、プローブＰＲＢは、電極パッドＥＰの側面ＳＰに電気的に接続することもできる。
【００３６】
とりわけ、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２の界面にクラックが生じやすい。したがって、少なくとも第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２の界面に接する側面ＳＰが電極パッドＥＰによって覆われていることが好ましい。
【００３７】
開口部ＯＰは、平面視でプローブＰＲＢの直径よりも広い。また、開口部ＯＰは、プローブＰＲＢの直径に加えて、プローブＰＲＢの位置合わせ精度、または検査工程におけるプローブＰＲＢの熱膨張以上に形成されていることが好ましい。具体的には、開口部ＯＰの平面積は、たとえば１００μｍ２以上である。
【００３８】
図１（ａ）のように、開口部ＯＰは、たとえば平面視で矩形状である。電極パッドＥＰにおける平面視での開口部ＯＰは、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２における平面視での開口部ＯＰの形状に追従するように形成されている。
【００３９】
開口部ＯＰは、たとえば平面視で長方形であってもよい。開口部ＯＰのうちプローブＰＲＢが当接する辺の長さは、たとえば他方の辺の長さ以上である。これにより、検査工程において、プローブＰＲＢがスライドする距離を確保することができる。
【００４０】
図１（ｂ）のように、開口部ＯＰは、断面視で順テーパー形状である。言い換えれば、開口部ＯＰの側面ＳＰとエッチングストッパ層ＥＳの上面との角度は、１０度以上９０度以下である。これにより、電極パッド形成工程において、電極パッドＥＰにより、安定的に開口部ＯＰの側面ＳＰを覆うことができる。
【００４１】
「電極パッドＥＰのうち第２層間絶縁層ＩＬ２の上面からエッチングストッパ層ＥＳの上面までの深さ」は、少なくとも一層の第２層間絶縁層ＩＬ２の厚さ以上である。これにより、上述のように、プローブＰＲＢの位置ずれを抑制することができる。なお、電極パッドＥＰの膜厚が均一である場合、当該深さは電極パッドＥＰのうち平坦部ＦＰの上面から開口部ＯＰの底面までの深さと等しい。
【００４２】
電極パッドＥＰのうち第２層間絶縁層ＩＬ２の上面からエッチングストッパ層ＥＳの上面までの深さは、たとえば３００ｎｍ以上である。すなわち、電極パッドＥＰの表面に生じた段差は、３００ｎｍ以上である。このように当該深さが３００ｎｍ以上であることにより、電極パッドＥＰにおいて深さ方向に可視光以上の光路差を形成することができる。したがって、検査工程において、容易に電極パッドＥＰの開口部ＯＰを視認することができる。
【００４３】
電極パッドＥＰのうち第２層間絶縁層ＩＬ２の上面からエッチングストッパ層ＥＳの上面までの深さは、たとえば１μｍ以上１０μｍ以下であることが好ましい。ここで、プローブＰＲＢのうち先端の直径は、たとえば１０μｍである。したがって、当該深さが１μｍ以上であることにより、検査工程において、安定的にプローブＰＲＢを側面ＳＰに当接することができる。一方で、プローブＰＲＢが半導体装置ＳＤの半導体基板ＳＵＢに近い位置で接触した場合、半導体基板ＳＵＢ付近に形成された半導体素子にダメージを与える可能性がある。したがって、当該深さが１０μｍ以下であることにより、プローブＰＲＢによって半導体素子にダメージを与えることを抑制することができる。
【００４４】
電極パッドＥＰのうち開口部ＯＰ内には、検査工程においてプローブＰＲＢによって形成された接触傷（不図示）が形成されていてもよい。当該接触傷は、半導体基板ＳＵＢを半導体チップに個片化した後に当該半導体チップ内の電極パッドＥＰに残存していてもよい。
【００４５】
電極パッドＥＰは、第２層間絶縁層ＩＬ２上に設けられた平坦部ＦＰを有する。ここでいう「平坦部ＦＰ」とは、第２層間絶縁層ＩＬ２の上面に追従するように形成された平坦な面のことをいう。「平坦部ＦＰ」は、たとえば、第２層間絶縁層ＩＬ２に平行な面のことである。これにより、たとえば、電極パッドＥＰの平坦部ＦＰ上にボンディングワイヤＢＷを接続することができる。また、電極パッドＥＰの平坦部ＦＰは、開口部ＯＰまで連続的に一体として形成されている。
【００４６】
平坦部ＦＰは、平面視でボンディングワイヤＢＷのボール部（符号不図示）よりも広い。また、平坦部ＦＰは、平面視で開口部ＯＰよりも広い。これにより、ボンディングワイヤＢＷを開口部ＯＰに接しないように平坦部ＦＰに接続することができる。
【００４７】
電極パッドＥＰの平坦部ＦＰは、平面視でエッチングストッパ層ＥＳと重なっている。これにより、ボンディング工程において、半導体基板ＳＵＢ付近の半導体素子に、ダメージを与えることがない。
【００４８】
電極パッドＥＰは、たとえば平面視で矩形状に形成されている。電極パッドＥＰの外周部上、および第２層間絶縁層ＩＬ２上には、保護層ＣＰＬが形成されている。保護層ＣＰＬは、第２層間絶縁層ＩＬ２の上面を覆っている。保護層ＣＰＬのうち平面視で電極パッドＥＰと重なる範囲内には開口（符号不図示）が形成されている。当該開口によって電極パッドＥＰの平坦部ＦＰおよび開口部ＯＰは露出している。保護層ＣＰＬは、たとえばＳｉＯＮである。
【００４９】
ここで、たとえば、半導体基板ＳＵＢは、個片化された半導体チップである。なお、この場合、電極パッドＥＰは、平面視でシールリング（ＳＲＧ）よりも内側に設けられている。半導体チップは、配線基板（不図示）に搭載されている。配線基板は、たとえば、リードフレームまたはインターポーザである。半導体チップのうち電極パッドＥＰの平坦部ＦＰ上には、ボンディングワイヤＢＷが接続されている（後述、図８（ｂ））。ボンディングワイヤＢＷは、たとえばＡｕまたはＣｕである。電極パッドＥＰは、当該ボンディングワイヤＢＷを介して、配線基板に接続している。
【００５０】
電極パッドＥＰのうち平坦部ＦＰは、平面視で開口部ＯＰよりも半導体チップの外周側に配置されている。これにより、ボンディングワイヤＢＷと配線基板との距離を短くすることができる。したがって、製造コストを削減することができる。
【００５１】
半導体装置ＳＤは、半導体チップを覆うように封止樹脂（不図示）によって封止されていてもよい。
【００５２】
また、上記した半導体装置ＳＤは、たとえば、自動車等の車載用部品を制御するための制御用ＩＣ、または常時点灯の照明器具を制御するための制御用ＩＣである。
【００５３】
次に、図２〜図８を用い、第１の実施形態に係る半導体装置の製造方法について説明する。第１の実施形態に係る半導体装置の製造方法は、以下の工程を備えている。まず、半導体基板ＳＵＢ上に、下部層間絶縁層ＩＬＵを形成する（下部層間絶縁層形成工程）。次いで、下部層間絶縁層ＩＬＵの一部状に、当該下部層間絶縁層ＩＬＵと異なる材料によりエッチングストッパ層ＥＳを形成する（エッチングストッパ層形成工程）。次いで、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に、第１層間絶縁層ＩＬ１を形成する（第１層間絶縁層形成工程）。次いで、第１層間絶縁層ＩＬ１上に、第２層間絶縁層ＩＬ２を形成する（第２層間絶縁層形成工程）。次いで、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２のうち平面視でエッチングストッパ層ＥＳと重なる範囲内に、開口部ＯＰを形成する（開口部形成工程）。次いで、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面ＳＰおよびエッチングストッパ層ＥＳの上面に接するように電極パッドＥＰを形成する（電極パッド形成工程）。以下、詳細を説明する。
【００５４】
まず、図２で示したように、ＬＯＣＯＳ法またはＳＴＩ法により、半導体基板ＳＵＢに、開口部（符号不図示）を有する素子分離領域ＤＩＲを形成する。次いで、当該開口部に、ゲート絶縁層ＧＩおよびゲート電極ＧＥを形成する。次いで、当該ゲート絶縁層ＧＩおよびゲート電極ＧＥをマスクとして、半導体基板ＳＵＢに不純物をイオン注入することにより、エクステンション領域ＥＲを形成する。次いで、ゲート絶縁層ＧＩおよびゲート電極ＧＥの側壁に側壁絶縁膜ＳＷＩを形成する。次いで、これらをマスクとして、半導体基板ＳＵＢに不純物をイオン注入することにより、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
【００５５】
次いで、たとえばＣＶＤ（Ｃｈｅｍｉｃａ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板ＳＵＢ、素子分離領域ＤＩＲ、側壁絶縁膜ＳＷＩおよびゲート電極ＧＥ上に、下部層間絶縁層ＩＬＵを形成する。たとえば、後述する第１層間絶縁層ＩＬ１と同じ材料により、下部層間絶縁層ＩＬＵを形成する。下部層間絶縁層ＩＬＵを塗布法により形成してもよい。
【００５６】
次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、下部層間絶縁層ＩＬＵのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲと重なる位置にも、ビアホール（不図示）を形成する。また、図示されていない領域において、下部層間絶縁層ＩＬＵのうち平面視でゲート電極ＧＥと重なる位置に、ビアホール（不図示）を形成する。
【００５７】
次いで、当該ビアホールにバリアメタル層（不図示）を形成する。次いで、たとえば、ＣＶＤにより、ビアホール内に金属を埋め込む。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、下部層間絶縁層ＩＬＵの上面を平坦化する。これにより、下部層間絶縁層ＩＬＵに下部ビアＶＡＵを形成する。
【００５８】
図３〜図８は、半導体装置ＳＤの製造方法を説明するための断面図である。図３（ａ）以降では、半導体基板ＳＵＢに形成された半導体素子の詳細（Ｘ部）を省略している。
【００５９】
図３（ａ）のように、たとえばＣＶＤにより、下部層間絶縁層ＩＬＵ上に、さらに下部層間絶縁層ＩＬＵを形成する。当該下部層間絶縁層ＩＬＵを、図２における下部層間絶縁層ＩＬＵと異なる材料により形成してもよい。次いで、ＲＩＥにより、下部層間絶縁層ＩＬＵに複数の配線溝ＩＣＴを形成する。配線溝ＩＣＴを平面視で下部ビアＶＡＵと重なるように形成する。次いで、当該配線溝ＩＣＴに、たとえばバリアメタル層（不図示）を形成する。
【００６０】
次いで、図３（ｂ）のように、たとえばＣＶＤ法により、配線溝ＩＣＴに金属を埋め込む。当該金属は、Ｗである。次いで、ＣＭＰにより、下部層間絶縁層ＩＬＵの上面を平坦化する。これにより、下部層間絶縁層ＩＬＵに複数の下部配線ＩＣＵを形成する。
【００６１】
次いで、図４（ａ）のように、さらに下部層間絶縁層ＩＬＵを形成して、当該下部層間絶縁層ＩＬＵにビア（不図示）を形成する。図示されていない領域において、下部層間絶縁層ＩＬＵのうち平面視で下部配線ＩＣＵと重なる位置に、ビアホール（不図示）を形成する（以上、下部層間絶縁層形成工程）。
【００６２】
次いで、図４（ｂ）のように、下部層間絶縁層ＩＬＵの一部上に、当該下部層間絶縁層ＩＬＵと異なる材料によりエッチングストッパ層ＥＳを形成する（エッチングストッパ層形成工程）。たとえば、以下のようにして、エッチングストッパ層ＥＳを形成する。
【００６３】
エッチングストッパ層形成工程において、たとえばスパッタにより、下部層間絶縁層ＩＬＵ上に金属膜（符号不図示）を形成する。次いで、当該金属膜上にフォトレジスト層（不図示）を形成する。たとえば、当該金属膜は、Ａｌを含む。次いで、露光および現像により、当該フォトレジスト層をパターニングする。次いで、フォトレジスト層をマスクとして、当該金属膜を選択的に除去する。これにより、エッチングストッパ層ＥＳと同時に、平面視でエッチングストッパ層ＥＳと異なる位置に第１配線ＩＣ１を形成する。すなわち、エッチングストッパ層ＥＳを第１配線ＩＣ１と同じ材料により形成する。このように、製造プロセスを簡略化することができる。
【００６４】
なお、エッチングストッパ層形成工程は、第１配線ＩＣ１を形成する工程と異なるタイミングで行ってもよい。
【００６５】
次いで、図５（ａ）のように、たとえばＣＶＤにより、下部層間絶縁層ＩＬＵおよびエッチングストッパ層ＥＳ上に第１層間絶縁層ＩＬ１を形成する（第１層間絶縁層形成工程）。当該工程において、たとえば、第１層間絶縁層ＩＬ１として、ＳｉＯ２膜を形成する。また、第１層間絶縁層ＩＬ１を１００ｎｍ以上１０μｍ以下の膜厚で形成する。次いで、第１層間絶縁層ＩＬ１のうち平面視で第１配線ＩＣ１に重なる位置に、ビアホール（不図示）を形成する。
【００６６】
次いで、図５（ｂ）のように、たとえばスパッタにより、第１層間絶縁層ＩＬ１上に金属膜（符号不図示）を形成する。このとき、金属膜は、たとえばＡｌを含んでいる。また、第１層間絶縁層ＩＬ１のうちビアホールに金属膜を埋め込む。次いで、当該金属膜を選択的に除去する。これにより、第１層間絶縁層ＩＬ１上に第２配線ＩＣ２を形成する。また、同時に平面視で第１配線ＩＣ１と重なる位置にビア（不図示）を形成する。
【００６７】
次いで、図６（ａ）のように、たとえばＣＶＤにより、第１層間絶縁層ＩＬ１上に第２層間絶縁層ＩＬ２を形成する（第２層間絶縁層形成工程）。当該工程において、たとえば、第２層間絶縁層ＩＬ２を第１層間絶縁層ＩＬ１と同一の材料により形成する。また、第２層間絶縁層ＩＬ２を１００ｎｍ以上１０μｍ以下の膜厚で形成する。このとき、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２の総厚が１μｍ以上１０μｍ以下となるように形成する。
【００６８】
次いで、図６（ｂ）のように、たとえばＲＩＥにより、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２のうち平面視でエッチングストッパ層ＥＳと重なる範囲内に開口部ＯＰを形成する（開口部形成工程）。開口部ＯＰをエッチングストッパ層ＥＳの上面まで形成する。このとき、電極パッドＥＰのうち第２層間絶縁層ＩＬ２の上面からエッチングストッパ層ＥＳの上面までの深さは、少なくとも一層の第２層間絶縁層ＩＬ２の厚さ以上に形成される。
【００６９】
次いで、開口部形成工程の後に、平面視で第２層間絶縁層ＩＬ２のうち第２配線ＩＣ２と重なる位置に、ビアホール（不図示）を形成する。当該ビアホールを形成した後に、開口部形成工程を行ってもよい。このように、開口部形成工程とビアホール形成工程を別個独立の工程とすることにより、第１配線ＩＣ１の上面が酸化されることを抑制することができる。
【００７０】
一方で、開口部形成工程において、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に開口部ＯＰを形成するとともに、第２層間絶縁層ＩＬ２のうち平面視で第１配線ＩＣ１と重なる位置にビアホールを形成してもよい。すなわち、開口部形成工程とビアホール形成工程を同時に行ってもよい。これにより、工程を簡略化することができる。
【００７１】
次いで、図７（ａ）のように、たとえばスパッタにより、第２層間絶縁層ＩＬ２上に金属膜（符号不図示）を形成する。当該金属膜は、たとえばＡｌを含んでいる。このとき、当該金属膜により、第２配線ＩＣ２と接続するビアホール、および開口部ＯＰを埋め込む。次いで、当該金属膜を選択的に除去する。これにより、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面ＳＰおよびエッチングストッパ層ＥＳの上面に接するように、電極パッドＥＰを形成する（電極パッド形成工程）。このとき、第２層間絶縁層ＩＬ２上に電極パッドＥＰの平坦部ＦＰを形成する。また、同時に、第２配線ＩＣ２に接続するビア（不図示）も形成する。平面視でビアホールと重なる位置に電極パッドＥＰの平坦部ＦＰを形成してもよい。
【００７２】
次いで、図７（ｂ）のように、たとえばＣＶＤにより、第２層間絶縁層ＩＬ２および電極パッドＥＰ上に、保護層ＣＰＬを形成する。保護層ＣＰＬとして、たとえばＳｉＮ膜を形成する。次いで、たとえばＲＩＥにより、平面視で電極パッドＥＰと重なる位置に開口を形成する。これにより、電極パッドＥＰの平坦部ＦＰおよび開口部ＯＰを露出させる。なお、この状態のように、個片化されていない半導体基板ＳＵＢであっても、取引形態とすることができる。
【００７３】
次いで、図８（ａ）のように、電極パッド形成工程の後に、開口部ＯＰ内の電極パッドＥＰにプローブＰＲＢを接触させて検査を行う（検査工程）。ここでいう「検査」とは、電極パッドＥＰに通電して、半導体基板ＳＵＢ付近に形成された半導体素子の性能を評価するための測定のことをいう。
【００７４】
検査工程において、まず、プローブＰＲＢをたとえばコンピュータ制御により接触位置上まで移動させる。次いで、プローブＰＲＢの平面視での位置および深さ方向の位置を、目視により確認しながら、プローブＰＲＢを電極パッドＥＰに接触させる。このとき、電極パッドＥＰの位置とともに、開口部ＯＰの位置も目視で確認できることが好ましい。ここで、上述のように開口部形成工程において、少なくとも一層の第２層間絶縁層ＩＬ２の厚さ以上の深さを有する開口部ＯＰが形成されている。これにより、検査工程において、容易に開口部ＯＰを視認することができる。
【００７５】
次いで、電極パッドＥＰのうち開口部ＯＰにプローブＰＲＢを接触させる。次いで、電極パッドＥＰに通電して半導体装置ＳＤを検査する。このとき、プローブＰＲＢが位置ずれをした場合、プローブＰＲＢは開口部ＯＰの側面ＳＰに当接する。これにより、電極パッドＥＰから外れることを抑制することができる。
【００７６】
ここで、第１の実施形態の半導体装置ＳＤは、上述のように、自動車等の車載用部品を制御するための半導体装置、または常時点灯の照明器具を制御するための半導体装置として用いられる。このような半導体装置は、特に高温となることが想定される。したがって、半導体装置ＳＤを出荷するまえに、高温耐性を評価する検査を行う。たとえば、検査工程において、プローブＰＲＢが電極パッドＥＰに接している状態で１００℃以上に加熱する。
【００７７】
検査工程において１００℃以上に加熱した場合、常温であったプローブＰＲＢは、加熱されて膨張する。このように検査工程においてプローブＰＲＢが加熱される場合、プローブＰＲＢは位置ずれしやすい傾向にある。さらに、プローブＰＲＢは断面方向にも変化する可能性がある。したがって、第１の実施形態のように、電極パッドＥＰにおいて一層の第２層間絶縁層ＩＬ２の厚さ以上の深さを有する開口部ＯＰを形成することにより、高温の検査工程において、プローブＰＲＢの位置ずれを顕著に抑制することができる。なお、検査工程が低温であっても、第１の実施形態の効果を得ることができる。
【００７８】
次いで、半導体基板ＳＵＢをダイシングして、個々の半導体チップ領域に分割する。次いで、半導体チップを配線基板（不図示）に搭載する。
【００７９】
次いで、図８（ｂ）のように、たとえば、電極パッドＥＰの平坦部ＦＰにボンディングワイヤＢＷを接続する。これにより、電極パッドＥＰをボンディングワイヤＢＷを介して配線基板に接続する。
【００８０】
次いで、半導体装置ＳＤを封止樹脂（不図示）により封止する。以上のようにして、半導体装置ＳＤを製造する。
【００８１】
次に、第１の実施形態の効果について説明する。
【００８２】
ここで、比較例として、特許文献２（特開２００４−２０７５５６号公報）のように、開口部ＯＰの深さが第２層間絶縁層ＩＬ２の厚さ未満である場合について考える。比較例では、たとえば、第２層間絶縁層ＩＬ２内に開口部ＯＰが形成されている。
【００８３】
比較例では、たとえばドライエッチングにより、第２層間絶縁層ＩＬ２の内部に開口部ＯＰを形成する。すなわち、開口部ＯＰの底面は、エッチングに曝された第２層間絶縁層ＩＬ２の表面となる。このため、開口部ＯＰの底面には、凹凸が形成されている場合がある。このような場合、電極パッドＥＰのうち開口部ＯＰの底面も凹凸が形成されている。したがって、検査工程において、電極パッドＥＰの開口部ＯＰにプローブＰＲＢを接触させたとき、プローブＰＲＢの接触は、上記凹凸によって安定しない可能性が高くなる。すなわち、プローブＰＲＢから送受信する信号が安定しない可能性がある。
【００８４】
さらに、比較例では、電極パッドＥＰのうち開口部ＯＰの深さを、面内均一に形成することが困難である。少なくとも隣り合う開口部ＯＰごとに深さが異なる場合がある。このような場合、検査工程において、プローブＰＲＢの位置を視認することが難しい。したがって、プローブＰＲＢを適切な開口部ＯＰの位置に接触させることができない可能性がある。
【００８５】
また、比較例では、第２層間絶縁層ＩＬ２の内部に形成される開口部ＯＰの深さは、少なくとも第２層間絶縁層ＩＬ２の厚さ以上に深くできない。したがって、検査工程においてプローブＰＲＢが位置ずれした場合、プローブＰＲＢは、開口部ＯＰの側面ＳＰを乗り越えて、電極パッドＥＰから外れてしまう可能性がある。また、たとえば、プローブＰＲＢによって、電極パッドＥＰの平坦部ＦＰのようなボンディング領域を損傷させてしまう可能性がある。とりわけ、上述した高温測定では、このような現象が起こりやすい。
【００８６】
これに対して、第１の実施形態によれば、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２のうち平面視でエッチングストッパ層ＥＳと重なる範囲内に、開口部ＯＰが設けられている。電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面、開口部ＯＰの側面およびエッチングストッパ層ＥＳの上面に接している。これにより、電極パッドＥＰのうち開口部ＯＰの底面は、エッチングストッパ層ＥＳの上面に追従するように面内均一に形成されている。したがって、検査工程において、電極パッドＥＰの開口部ＯＰにプローブＰＲＢを接触させたとき、プローブＰＲＢの接触を安定させることができる。すなわち、プローブＰＲＢから安定的に送受信することができる。
【００８７】
さらに、第１の実施形態では、電極パッドＥＰのうち開口部ＯＰの深さが面内均一である。少なくとも隣り合う開口部ＯＰごとに、開口部ＯＰの深さが等しい。これにより、検査工程において、容易にプローブＰＲＢの位置を視認することができる。したがって、プローブＰＲＢを適切な開口部ＯＰの位置に接触させることができる。
【００８８】
また、第１の実施形態では、検査工程において、プローブＰＲＢが位置ずれした場合、プローブＰＲＢは開口部ＯＰの側面ＳＰに当接する。これにより、プローブＰＲＢが電極パッドＥＰから外れることを抑制することができる。高温測定であっても、プローブＰＲＢを開口部ＯＰ内にとどめることができる。
【００８９】
以上のように、第１の実施形態によれば、検査工程においてプローブＰＲＢの接触を安定させることが可能な半導体装置ＳＤを提供することができる。
【００９０】
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの構成を示す図である。図９（ａ）は、半導体装置ＳＤの上面から見た平面図である。図９（ｂ）は、図９（ａ）のＡ−Ａ'線断面図である。第２の実施形態は、電極パッドＥＰのうち第２層間絶縁層ＩＬ２の上面に接する部分にはボンディングワイヤＢＷが接続されていない点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００９１】
図９のように、電極パッドＥＰは、検査工程においてプローブＰＲＢを接触させるためだけの電極である。第２層間絶縁層ＩＬ２の上面に接する部分には、ボンディングワイヤＢＷが接続されていない。第２層間絶縁層ＩＬ２の上面に接する部分は、平面視で開口部ＯＰよりも狭い領域に形成された平坦部ＦＰと解釈してもよい。第２層間絶縁層ＩＬ２の上面に接する部分は、平面視でボンディングワイヤＢＷのボール部（符号不図示）よりも狭い。
【００９２】
なお、電極パッドＥＰのうち平面視で当該開口部ＯＰを有する領域と離間した領域に、第２層間絶縁層ＩＬ２の上面に接する平坦部ＦＰが設けられていてもよい。
【００９３】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。第２の実施形態のように、電極パッドＥＰは、検査工程においてプローブＰＲＢを接触させるためだけの電極であってもよい。
【００９４】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの構成を示す図である。図１０（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１０（ｂ）は、図１（ａ）のＡ−Ａ'線断面図である。第３の実施形態は、バリアメタル層（ＢＭ１、ＢＭ２）が設けられている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００９５】
図１０のように、第３の実施形態におけるエッチングストッパ層ＥＳは、金属であり、第１配線ＩＣ１と同じ材料により形成されている。エッチングストッパ層ＥＳおよび第１配線ＩＣ１は、上述のように、たとえば、Ａｌを含んでいる。エッチングストッパ層ＥＳの上面および底面には、バリアメタル層ＢＭ１が設けられている。同様に、第１配線ＩＣ１の上面および底面にも、バリアメタル層ＢＭ１が設けられている。バリアメタル層ＢＭ１は、たとえば、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、またはこれらの窒化物である。これにより、エッチングストッパ層ＥＳおよび第１配線ＩＣ１の酸化を防ぐことができる。
【００９６】
また、電極パッドＥＰの上面および底面には、バリアメタル層ＢＭ２が設けられている。電極パッドＥＰは、バリアメタル層ＢＭ２を介して、エッチングストッパ層ＥＳに接している。エッチングストッパ層ＥＳが電極パッドＥＰに接続する第１配線ＩＣ１の機能を兼ねている場合は、電極パッドＥＰがエッチングストッパ層ＥＳに接する部分には、エッチングストッパ層ＥＳ側のバリアメタル層ＢＭ１は無くてもよい。
【００９７】
少なくとも電極パッドＥＰの上面に形成されたバリアメタル層ＢＭ２は、反射防止層であってもよい。当該反射防止層となるバリアメタル層ＢＭ２は、たとえば、Ｔｉ、またはＴａの窒化物である。これにより、検査工程において、電極パッドＥＰの視認性を向上させることができる。
【００９８】
第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９９】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置ＳＤの構成を示す図である。図１１（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１１（ｂ）は、図１１（ａ）のＡ−Ａ'線断面図である。第４の実施形態は、開口部ＯＰの平面視での形状が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１００】
図１１（ａ）のように、第４の実施形態における開口部ＯＰのうち、角部は、平面視で傾斜部ＯＰ２を有している。言い換えれば、開口部ＯＰの角部は、平面視でＣ面取りされている形状である。当該傾斜部ＯＰ２と開口部ＯＰの一辺との角度は、平面視で９０度より大きい。
【０１０１】
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第４の実施形態によれば、開口部ＯＰにおいて配線パターンなどと角度が異なる傾斜部ＯＰ２が形成されている。これにより、検査工程において、容易に開口部ＯＰを確認することができる。
【０１０２】
また、傾斜部ＯＰ２と開口部ＯＰの一辺との角度は、平面視で９０度より大きい。これにより、検査工程において、プローブＰＲＢが位置ずれして開口部ＯＰの側面ＳＰに当接するとき、開口部ＯＰの角部にかかる応力を分散させることができる。すなわち、開口部ＯＰの角部においてクラックが生じることを顕著に抑制することができる。
【０１０３】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＤの構成を示す図である。図１２（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１２（ｂ）は、図１２（ａ）のＡ−Ａ'線断面図である。第５の実施形態は、エッチングストッパ層ＥＳが第１配線ＩＣ１と異なる材料により形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１０４】
図１２（ｂ）のように、電極パッドＥＰは、エッチングストッパ層ＥＳの上面に接している。ここで、上述のようにエッチングストッパ層ＥＳは、同じ層に設けられた第１配線ＩＣ１と異なる材料により形成されている。また、下部層間絶縁層ＩＬＵ、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２と異なる材料により形成されている。
【０１０５】
具体的には、エッチングストッパ層ＥＳは、ＳｉＮ、ＳｉＯＮ、ＴｉＮ、ＴａＮまたはＷＮである。これらの材料は、少なくとも第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に対してエッチング選択性を有している。これにより、開口部形成工程において、開口部ＯＰが下部層間絶縁層ＩＬＵに達することを抑制することができる。
【０１０６】
第５の実施形態に係る半導体装置ＳＤの製造方法は、エッチングストッパ層形成工程を第１配線形成工程と異なるタイミングで行う点を除いて、第１の実施形態と同様である。
【０１０７】
ここで、下部層間絶縁層ＩＬＵまでが形成されている。次いで、下部層間絶縁層ＩＬＵ上に、エッチングストッパ層ＥＳとなる膜を形成する。ここでは、たとえばＣＶＤまたは高密度プラズマ（ＨＤＰ）ＣＶＤにより、ＳｉＮ、ＳｉＯＮ、ＴｉＮ、ＴａＮまたはＷＮからなる膜を形成する。
【０１０８】
次いで、たとえば、ＲＩＥにより、エッチングストッパ層ＥＳのみをエッチングする条件で、エッチングストッパ層ＥＳを選択的に除去する。これにより、下部層間絶縁層ＩＬＵの一部上にエッチングストッパ層ＥＳを形成する（エッチングストッパ層形成工程）。
【０１０９】
次いで、下部層間絶縁層形成工程の後で且つ前記第１層間絶縁層形成工程の前に、下部層間絶縁層ＩＬＵ上に、第１配線ＩＣ１となる金属膜を形成する。次いで、たとえばウエットエッチングにより、当該金属膜を選択的に除去する。これにより、下部層間絶縁層ＩＬＵ上のうち平面視でエッチングストッパ層と異なる位置に第１配線を形成する（第１配線形成工程）。なお、第１配線形成工程およびエッチングストッパ層形成工程は、どちらを先に行っても良い。
【０１１０】
このように、エッチングストッパ層形成工程を、前記第１配線形成工程と異なるタイミングで行う。以降の工程は、第１の実施形態と同様である。
【０１１１】
第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第５の実施形態によれば、エッチングストッパ層ＥＳは、金属に限らず、様々な材料を用いることができる。
【０１１２】
（第６の実施形態）
図１３は、第６の実施形態に係る半導体装置ＳＤの構成を示す図である。図１３（ａ）は、図１３（ｂ）のＣ−Ｃ'線断面図である。図１３（ｂ）は、図１３（ａ）のＡ−Ａ'線断面図である。第６の実施形態は、エッチングストッパ層ＥＳは平面視でアイランド状に形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１１３】
図１３（ａ）のように、エッチングストッパ層ＥＳは、たとえば、第１配線ＩＣ１と同じ材料により形成されている。一方で、エッチングストッパ層ＥＳは、少なくとも同一の層に形成された第１配線ＩＣ１に接続していない。言い換えれば、エッチングストッパ層ＥＳは、平面視でアイランド状に形成されている。
【０１１４】
図１３（ｂ）のように、電極パッドＥＰは、第２層間絶縁層ＩＬ２の上面に設けられた平坦部ＦＰを有している。第２層間絶縁層ＩＬ２には、ビアＶＡ２が設けられている。ビアＶＡ２は、電極パッドＥＰのうち平坦部ＦＰに接する部分に接続している。電極パッドＥＰは、ビアＶＡ２、第２配線ＩＣ２、ビアＶＡ１、第１配線ＩＣ１、下部ビアＶＡＵおよび下部配線ＩＣＵを介して、半導体基板ＳＵＢ付近に設けられた半導体素子等に接続している。このように、電極パッドＥＰは、平面視でエッチングストッパ層ＥＳから離間した領域で、半導体基板ＳＵＢ付近に設けられた半導体素子等に接続している。
【０１１５】
第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。ここで、回路パターンによっては、電極パッドＥＰは、第２配線ＩＣ２に接続する場合が考えられる。このような場合において、エッチングストッパ層ＥＳがビアＶＡ２を介して直接第２配線ＩＣ２に接続していることにより、レイアウト面積を小さくすることができる。
【０１１６】
（第７の実施形態）
図１４および図１５は、第７の実施形態に係る半導体装置ＳＤの構成を示す図である。図１４（ａ）は、分割されていない状態の半導体基板ＳＵＢの上面から見た平面図である。図１４（ｂ）は、図１４（ａ）の一部を拡大した平面図である。また、図１５（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１５（ｂ）は、図１５（ａ）のＡ−Ａ'線断面図である。第７の実施形態は、開口部ＯＰと重なる領域で分割されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１１７】
図１４は、分割する前の半導体基板ＳＵＢを示している。図１４（ａ）のように、半導体基板ＳＵＢは、個々に分割される半導体チップ領域ＣＡと、分割するためのスクライブ領域ＳＡと、を有している。なお、この半導体基板ＳＵＢが分割されていない状態の半導体装置ＳＤも取引形態となりうる。
【０１１８】
また、平面視で半導体チップ領域ＣＡの外周部には、シールリングＳＲＧが設けられている。平面視でシールリングＳＲＧの内側には、半導体素子等により内部回路が形成されている。
【０１１９】
シールリングＳＲＧは、下部層間絶縁層ＩＬＵ、第１層間絶縁層ＩＬ１および第２層間絶縁層ＩＬ２に設けられている。シールリングＳＲＧは、金属からなる。このように平面視で半導体チップ領域ＣＡの外周部にシールリングＳＲＧが設けられていることにより、半導体チップ領域ＣＡの外部から侵入する水分などが下部層間絶縁層ＩＬＵ等を介して内部回路側に侵入することを抑制することができる。
【０１２０】
図１４（ｂ）のように、開口部ＯＰは、平面視でシールリングＳＲＧの外側に設けられている。さらに、開口部ＯＰは、平面視で半導体チップ領域ＣＡの間のスクライブ領域ＳＡと重なる領域に設けられている。なお、図１４（ｂ）において、Ｂ−Ｂ'線は、スクライブ線である。たとえば、開口部ＯＰを有する電極パッドＥＰは、複数設けられ、互いに離間した位置にスクライブ線と平行に配置されている。
【０１２１】
図１５（ａ）および図１５（ｂ）において、半導体装置ＳＤは、開口部ＯＰと重なる領域で分割されている。たとえば、図中、右側の半導体チップ領域は、左側の半導体チップ領域には含まれない。また、分割された断面は、開口部ＯＰの側面ＳＰと平行に形成されている。
【０１２２】
図１５（ｂ）のように、シールリングＳＲＧには、平面視で重なる位置に、最上層の配線（符号不図示）、ビアＶＡ２、第２配線ＩＣ２、ビアＶＡ１、第１配線ＩＣ１、下部ビアＶＡＵ、下部配線ＩＣＵ、ポリシリコン（ＧＥと表記）、拡散領域ＤＦＲが設けられている。これにより、分割された断面から侵入する水分などが下部層間絶縁層ＩＬＵ等を介して内部回路側に侵入することを抑制することができる。また、シールリングＳＲＧは、半導体基板ＳＵＢと同電位とすることができる。
【０１２３】
また、スクライブ線上に設けられた電極パッドＥＰは、たとえば図示されていない領域に設けられた下部ビアＶＡＵ等を介して、半導体基板ＳＵＢに設けられたＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）に接続している。ＴＥＧは、たとえば、平面視でスクライブ領域ＣＡに設けられている。ＴＥＧは、半導体チップ領域ＣＡと同時に形成され、半導体チップ領域ＣＡ内の半導体素子と同等の特性を有する。
【０１２４】
第７の実施形態に係る半導体装置ＳＤの製造方法は、検査工程の後に、開口部ＯＰと重なる領域で半導体チップ領域ＣＡに分割する点を除いて、第１の実施形態と同様である。
【０１２５】
第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１２６】
ここで、比較例として、スクライブ線上に設けられた電極パッドＥＰが開口部ＯＰを含まず、平坦部ＦＰのみである場合を考える。この場合、たとえば、プローブＰＲＢの位置ずれを考慮して、当該電極パッドＥＰの面積を広くする。すなわち、スクライブ領域ＳＡ内に金属が占める比率（いわゆる「データ率」）が大きくなる。このようにデータ率が大きい場合、スクライブに用いるダイサーが損傷しやすくなる可能性がある。また、分割した断面において金属が多くなることによって、クラックが入りやすくなる傾向にある。
【０１２７】
これに対して、第７の実施形態によれば、電極パッドＥＰのうち開口部ＯＰと重なる領域で分割されている。ここで、第１の実施形態で述べたように、プローブＰＲＢが位置ずれした場合であっても、平面視で開口部ＯＰ内にとどめることができる。したがって、比較例のように平坦部ＦＰのみからなる電極パッドＥＰに比べて、電極パッドＥＰの平面視での大きさを小さくすることができる。すなわち、データ率を小さくすることができる。よって、ダイサーの損傷を小さくすることができる。また、分割した断面からクラックが侵入することを抑制することができる。
【０１２８】
さらに、第７の実施形態によれば、スクライブ工程において、開口部ＯＰをダイサーのガイドとすることができる。これにより、安定的に半導体基板ＳＵＢを分割することができる。
【０１２９】
（第８の実施形態）
図１６は、第８の実施形態に係る半導体装置ＳＤの構成を示す図である。図１６（ａ）は、半導体装置ＳＤの上面から見た平面図である。図１６（ｂ）は、図１６（ａ）のＡ−Ａ'線断面図である。第８の実施形態は、開口部ＯＰが複数の第２層間絶縁層ＩＬ２を介して形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１３０】
図１６のように、第１層間絶縁層ＩＬ１上には、複数の第２層間絶縁層ＩＬ２が形成されている。ここでは、たとえば、二層の第２層間絶縁層ＩＬ２が設けられている。各々の第２層間絶縁層ＩＬ２には、第２配線ＩＣ２が設けられている。
【０１３１】
開口部ＯＰは、複数の第２層間絶縁層ＩＬ２を介して形成されている。開口部ＯＰは、複数の第２層間絶縁層ＩＬ２および第１層間絶縁層ＩＬ１を貫通して、エッチングストッパ層ＥＳの上面まで形成されている。ここでは、開口部ＯＰは、二層の第２層間絶縁層ＩＬ２を介して形成されているが、二層以上の第２層間絶縁層ＩＬ２を介して形成されていてもよい。
【０１３２】
第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。ここで、開口部ＯＰは深いほど、検査工程において視認しやすい。したがって、第８の実施形態のように多層に開口部ＯＰが形成されていることにより、検査工程において、容易に視認することができる。
【０１３３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３４】
ＳＤ  半導体装置
ＳＵＢ  半導体基板
ＤＩＲ  素子分離領域
ＳＲ  ソース領域
ＤＲ  ドレイン領域
ＥＲ  エクステンション領域
ＤＦＲ  拡散領域
ＧＩ  ゲート絶縁層
ＧＥ  ゲート電極
ＳＷＩ  側壁絶縁膜
ＩＬＵ  下部層間絶縁層
ＶＡＵ  下部ビア
ＩＣＵ  下部配線
ＥＳ  エッチングストッパ層
ＩＬ１  第１層間絶縁層
ＩＣ１  第１配線
ＶＡ１  ビア
ＩＬ２  第２層間絶縁層
ＩＣ２  第２配線
ＶＡ２  ビア
ＥＰ  電極パッド
ＯＰ  開口部
ＯＰ２  傾斜部
ＦＰ  平坦部
ＳＰ  側面
ＣＰＬ  保護層
ＩＣＴ  配線溝
ＰＲＢ  プローブ
ＢＷ  ボンディングワイヤ
ＢＭ１  バリアメタル層
ＢＭ２  バリアメタル層
ＢＭ３  バリアメタル層
ＳＲＧ  シールリング
ＳＡ  スクライブ領域
ＣＡ  半導体チップ領域
【図１】
2013171897.tif 000003
【図２】
2013171897.tif 000004
【図３】
2013171897.tif 000005
【図４】
2013171897.tif 000006
【図５】
2013171897.tif 000007
【図６】
2013171897.tif 000008
【図７】
2013171897.tif 000009
【図８】
2013171897.tif 000010
【図９】
2013171897.tif 000011
【図１０】
2013171897.tif 000012
【図１１】
2013171897.tif 000013
【図１２】
2013171897.tif 000014
【図１３】
2013171897.tif 000015
【図１４】
2013171897.tif 000016
【図１５】
2013171897.tif 000017
【図１６】
2013171897.tif 000018