(57)【要約】【課題】それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と複数の信号配線とを備える半導体パッケージについて、高精度な信号配線間のクロストークノイズを含む回路シミュレーションを行うことのできる等価回路モデルを簡易に得ることのできる電気特性評価解析システムを提供する。【解決手段】固定電位配線について、複数の信号配線をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線と、各部分配線と対応する半導体チップ接続端子への接続部分と、各部分配線と対応する外部接続端子への接続部分と、に分割する各分割位置を設定する分割位置設定部と、固定電位配線が各分割位置により分割された集中定数等価回路モデルを電磁界解析により抽出する等価回路モデル抽出部と、を備える。【選択図】図１
2013171361.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と複数の信号配線とを備える半導体パッケージについて、集中定数等価回路モデルを抽出し、抽出した集中定数等価回路モデルによって電気特性の評価解析を行うための電気特性評価解析システムであって、
前記固定電位配線について、前記複数の信号配線をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線と、前記各部分配線と前記対応する半導体チップ接続端子への接続部分と、前記各部分配線と前記対応する外部接続端子への接続部分と、に分割する各分割位置を設定する分割位置設定部と、
前記固定電位配線が前記各分割位置により分割された集中定数等価回路モデルを電磁界解析により抽出する等価回路モデル抽出部と、
を備えることを特徴とする半導体パッケージの電気特性評価解析システム。
【請求項２】
前記固定電位配線が、グランド又は電源配線であり、
前記固定電位配線及び複数の信号配線が、パッケージ基板の第１面に形成された配線パターンと、前記第１面とは反対面である第２面に形成された配線パターンと、前記第１面に配線された配線パターンと前記第２面に形成された配線パターンとを接続するビアと、をそれぞれ含み、
前記等価回路モデル抽出部が、前記半導体パッケージの３次元電磁界解析を行い、前記固定電位配線及び複数の信号配線の等価回路モデルを抽出することを特徴とする請求項１記載の電気特性評価解析システム。
【請求項３】
前記等価回路モデル抽出部が、
前記各信号配線と、前記各分割位置により複数に分割された固定電位配線と、についてそれぞれＲＬＣの集中定数回路として等価回路を求めることを特徴とする請求項１又は２記載の電気特性評価解析システム。
【請求項４】
分割位置設定部が、前記固定電位配線と前記複数の信号配線とについて、配線パターンを分析して自動的に前記各分割位置を設定することを特徴とする請求項１乃至３いずれか１項記載の電気特性評価解析システム。
【請求項５】
分割位置設定部が、あらかじめ指定された位置に基づいて各分割位置を設定することを特徴とする請求項１乃至３いずれか１項記載の電気特性評価解析システム。
【請求項６】
パッケージ基板に設けられた配線パターンの前記半導体チップ接続端子側がボンディングワイヤを介して半導体チップに設けられたボンディングパッドに接続されており、前記等価回路モデル抽出部が前記ボンディングワイヤを含めて集中定数等価回路モデルを抽出することを特徴とする請求項１乃至５いずれか１項記載の電気特性評価解析システム。
【請求項７】
前記等価回路モデル抽出部が抽出した等価回路モデルを用いて前記複数の信号配線間のクロストークノイズを含む回路シミュレーションを行うシミュレーション実行部と、
をさらに備えることを特徴とする請求項１乃至６いずれか１項記載の電気特性評価解析システム。
【請求項８】
それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と複数の信号配線とを備える半導体パッケージの集中定数等価回路モデル抽出方法であって、
前記固定電位配線について、前記複数の信号配線をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線と、前記各部分配線と前記対応する半導体チップ接続端子への接続部分と、前記各部分配線と前記対応する外部接続端子への接続部分と、に分割する各分割位置を求めるステップと、
前記固定電位配線が前記各分割位置により分割された集中定数等価回路モデルを求めるステップと、
を有することを特徴とする半導体パッケージの等価回路モデル抽出方法。
【請求項９】
前記固定電位配線が、グランド又は電源配線であり、
前記固定電位配線及び複数の信号配線が、半導体パッケージ基板の第１面に形成された配線パターンと、前記第１面とは反対面である第２面に形成された配線パターンと、前記第１面に配線された配線パターンと前記第２面に形成された配線パターンとを接続するビアと、をそれぞれ含み、
前記等価回路モデルを求めるステップが、前記半導体パッケージの３次元電磁界解析を行い、等価回路モデルを抽出することを特徴とする請求項８記載の等価回路モデル抽出方法。
【請求項１０】
前記集中定数等価回路モデルを求めるステップが、
前記各信号配線と、前記各分割位置により複数に分割された固定電位配線と、についてそれぞれＲＬＣの集中定数回路として等価回路を求めることを特徴とする請求項８又は９記載の等価回路モデル抽出方法。
【請求項１１】
半導体パッケージに設けられた配線パターンの前記半導体チップ接続端子側がボンディングワイヤを介して半導体チップに設けられたボンディングパッドに接続されており、前記ボンディングワイヤを含めて集中定数等価回路モデルを求めることを特徴とする請求項８乃至１０いずれか１項記載の等価回路モデル抽出方法。
【請求項１２】
等価回路モデルがＳＰＩＣＥモデルであることを特徴とする請求項８乃至１１いずれか１項記載の等価回路モデル抽出方法。
【請求項１３】
前記請求項８乃至１２いずれか１項記載の等価回路モデル抽出方法により求めた等価回路モデルを用いて前記複数の信号配線間のクロストークノイズを含む回路シミュレーションを行うことを特徴とする電気特性評価解析方法。
【請求項１４】
コンピュータを請求項１乃至７いずれか１項記載の電気特性評価解析システムとして機能させることを特徴とする電気特性評価解析プログラム。
【請求項１５】
コンピュータに請求項８乃至１２記載の等価回路モデル抽出方法を実行させることを特徴とする等価回路モデル抽出プログラム。
【請求項１６】
請求項１４記載の電気特性評価解析プログラムを格納したコンピュータ読み取り可能な記録媒体。
【請求項１７】
請求項１５記載の等価回路モデル抽出プログラムを格納したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気特性評価解析システム、等価回路モデル抽出方法、並びに、それらのプログラム及び記録媒体に関する。特に固定電位配線と複数の信号配線を立体的に配置した半導体パッケージから等価回路を抽出する電気特性評価解析システム及びその等価回路モデル抽出方法に関する。
【背景技術】
【０００２】
半導体チップは多くの場合、半導体パッケージに組み込まれ、半導体チップの端子は、半導体パッケージの基板に設けられた配線パターンを介して半導体パッケージの外部接続端子に接続される。図２は、半導体パッケージの断面構造の一例を示す模式図である。図２の半導体パッケージの構造について説明する。パッケージ基板６０の上に半導体チップ７０が搭載されている。図２ではパッケージ基板６０に半導体チップ７０を固定する部分は図示を省略している。半導体チップ７０の上表面に設けられたボンディングパッドは半導体チップ接続端子１０としてボンディングワイヤ８０によりパッケージ基板６０の第１面に設けられた第１面配線３０に接続されている。また、第１面配線３０はパッケージ基板６０を貫いて設けられたビア５０によりパッケージ基板６０の第１面の反対面である第２面の表面に設けられた第２面配線４０に接続され、第２面配線４０はさらに半導体パッケージの外部接続端子２０となるボールへ接続される。すなわち、図２の例では、半導体チップ接続端子（ボンディングパッド）１０は、ボンディングワイヤ８０、パッケージ基板６０の第１面配線３０、ビア５０、第２面配線４０を介して外部接続端子（ボール）２０に接続されている。また、パッケージ基板６０の第１面と半導体チップ７０、ボンディングワイヤ８０は、モールド樹脂９０により封止されている。なお、図２では、半導体チップ７０のパッド形成面はパッケージ基板６０とは反対側に上向きにフェイスアップでパッケージ基板６０と固定され、半導体チップ接続端子１０であるボンディングパッドがボンディングワイヤによりパッケージ基板６０に設けられた第１面配線３０に接続されている。この他に、半導体チップ７０のパッド形成面を下向きにパッケージ基板６０の第１面に向かい合うようにフェイスダウンでパッケージ基板６０に固定し、半導体チップ接続端子（パッド）１０に設けられたバンプ（ボール）により半導体チップのパッドが直接パッケージ基板６０の第１面配線３０に接続された半導体パッケージもある。さらに、パッケージ基板６０に複数の半導体チップ７０が搭載されている半導体パッケージもある。
【０００３】
パッケージに格納された半導体装置は、パッケージ基板６０等に設けられた半導体チップ接続端子１０と外部接続端子２０を接続する配線パターンによりその電気特性が影響を受ける場合がある。特に、信号配線間のクロストークノイズは、パッケージ基板６０上に隣接して配線される配線パターンにより大きく影響を受ける場合がある。そのため、半導体パッケージの配線パターンについて電気特性の評価を行う必要がある。電気特性の評価は多くの場合、ＳＰＩＣＥなどの回路シミュレータを使用して行われる。ＳＰＩＣＥなどの回路シミュレータを用いれば、半導体チップ内の出力トランジスタ等の特性もシミュレーションすることが可能であり、比較的簡単に多様な電気特性の評価を行うことができる。なお、特許文献１には、ＳＰＩＣＥを用いて半導体チップに接続された伝送線の解析を行うことが記載されている。
【０００４】
ＳＰＩＣＥ等の回路シミュレータを用いて半導体パッケージの配線パターンを評価するためには、半導体パッケージに設けられた配線パターンから配線パターンの抵抗、インダクタンス、容量のＲＬＣを適切に抽出することが必要である。インダクタンスは、自己インダクタンスと共に配線間の相互インダクタンスを抽出することが必要になる。また、容量についても、対グランド等の固定電位に対する容量だけでなく、信号配線間の容量を抽出することが必要になる場合もある。また、多くの場合、半導体チップを内蔵する半導体パッケージのパッケージ基板は、複数層の配線パターンと、異なる配線層に設けられた配線パターン間を接続するビアと、を含んでおり、立体的な配線パターンを備えている。このため、配線パターンから直接ＲＬＣの値を計算することは難しい。そこで、パッケージ基板について、電磁界解析（電磁場解析）を行い、半導体パッケージに設けられた配線パターンのＲＬＣを抽出し、その抽出したＲＬＣに基づいてＳＰＩＣＥ等の回路シミュレーションが行われる。ＳＰＩＣＥ等の回路シミュレーションによれば、半導体チップ内の出力バッファ等のトランジスタを含めて電気特性の評価を行うことができる。
【０００５】
多層の配線基板など立体構造を有する配線パターンについて電磁界解析によりＲＬＣを抽出するソフトウェアは、たとえば、Ｑ３Ｄ  Ｅｘｔｒａｃｔｏｒ（米国ＡＮＳＹＳ社商標）などが知られている。また、半導体チップ接続端子と半導体パッケージの外部接続端子とを接続する各配線パターンは、抽出の精度を上げるためには、複数のＲＬＣよりなる分布定数として求めることもできる。しかし、ＲＬＣを分布定数として求める場合には、配線相互間の影響まで考慮すると、ＲＬＣの抽出自体及びＲＬＣを抽出した後のＳＰＩＣＥ等による回路シミュレーションの負荷が大きくなる。多くの場合、各配線パターンについてそれぞれＲＬＣが一つずつなる集中定数回路として求めることが一般的であり、回路シミュレーションによる電気特性評価の精度としては、それで十分である場合が多い。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１５０６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明によって与えられたものである。発明者による検討の結果、半導体パッケージの半導体チップ接続端子と外部接続端子間の配線について、グランドや電源など固定電位配線が信号配線間をシールドするような配線がされている場合、固定電位配線を単純にＲＬＣによりそれぞれ一つずつの集中定数回路として抽出し、回路シミュレーションを行ったのでは、実際の回路より信号配線間のクロストークにより誘導電流が過大に流れてしまい、回路シミュレーションの結果が実際の回路の電気特性と一致しないことが分かった。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と複数の信号配線とを備える半導体パッケージについて、集中定数等価回路モデルを抽出し、抽出した集中定数等価回路モデルによって電気特性の評価解析を行うための電気特性評価解析システムであって、前記固定電位配線について、前記複数の信号配線をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線と、前記各部分配線と前記対応する半導体チップ接続端子への接続部分と、前記各部分配線と前記対応する外部接続端子への接続部分と、に分割する各分割位置を設定する分割位置設定部と、前記固定電位配線が前記各分割位置により分割された集中定数等価回路モデルを電磁界解析により抽出する等価回路モデル抽出部と、を備える半導体パッケージの電気特性評価解析システムが提供される。
【０００９】
本発明の第２の視点によれば、それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と複数の信号配線とを備える半導体パッケージの集中定数等価回路モデル抽出方法であって、前記固定電位配線について、前記複数の信号配線をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線と、前記各部分配線と前記対応する半導体チップ接続端子への接続部分と、前記各部分配線と前記対応する外部接続端子への接続部分と、に分割する各分割位置を求めるステップと、前記固定電位配線が前記各分割位置により分割された集中定数等価回路モデルを求めるステップと、を有する半導体パッケージの等価回路モデル抽出方法が提供される。
【００１０】
本発明の第３の視点によれば、上記第２の視点による等価回路モデル抽出方法により求めた等価回路モデルを用いて前記複数の信号配線間のクロストークノイズを含む回路シミュレーションを行う電気特性評価解析方法が提供される。
【００１１】
本発明の第４の視点によれば、コンピュータを上記第１の視点による電気特性評価解析システムとして機能させる電気特性評価解析プログラム、又は、上記電気特性評価解析プログラムを格納したコンピュータ読み取り可能な記録媒体が提供される。
【００１２】
本発明の第５の視点によれば、コンピュータに上記第２の視点による等価回路モデル抽出方法を実行させる等価回路モデル抽出プログラム、又は、上記等価回路モデル抽出プログラムを格納したコンピュータ読み取り可能な記録媒体が提供される。
【発明の効果】
【００１３】
本発明の各視点によれば、半導体パッケージの半導体チップ接続端子と外部接続端子間の配線について、グランドや電源など固定電位配線が信号配線間をシールドするような配線がされている場合、信号配線間のクロストークについて実際の回路特性に近い等価回路モデルが比較的簡単に抽出でき、高精度の回路シミュレーションができる。また、抽出する等価回路モデルは、固定電位配線を分割することを除いては集中定数回路モデルであるので、等価回路モデルを複雑化することがなく、回路シミュレーションを比較的容易に実行することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による電気特性評価解析システムの構成図である。
【図２】一般的な半導体パッケージの断面構造を示す模式図である。
【図３】グランド配線で信号配線をシールドした半導体パッケージ基板平面の配線パターンを示す模式図である。
【図４】半導体パッケージの配線パターンについて従来の方法により集中定数等価回路をモデル化した場合のＬ成分の等価回路図である。
【図５】第１の実施形態において、図３のグランド配線を分割する位置を示す図である。
【図６】第１の実施形態によりグランド配線を分割して抽出した等価回路のＬ成分を示す図面である。
【図７】グランド配線の分割抽出について、（ａ）グランド配線を分割しないで抽出したＮｏＣｕｔモデルと、（ｂ）グランド配線を分割して抽出したＣｕｔモデルの模式図である。
【図８】図７の模式図においてクロストークノイズのシミュレーション結果を示すグラフである。
【図９】第１の実施形態の変形例による電気特性評価解析システムの構成図である。
【図１０】第２の実施形態による電気特性評価解析システムの構成図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態の概要について説明する。図１に示すように、一実施形態の電気特性評価解析システム（１００）は、図３に示すそれぞれ対応する半導体チップ接続端子（１２、１１Ａ、１１Ｂ、１１Ｃ）と外部接続端子（２２、２１Ａ、２１Ｂ、２１Ｃ）とに接続された固定電位配線（３２）と複数の信号配線（３１Ａ、３１Ｂ、３１Ｃ等）とを備える半導体パッケージについて、集中定数等価回路モデル（１４３）を抽出し、抽出した集中定数等価回路モデル（１４３）によって電気特性の評価解析を行うための電気特性評価解析システム（１００）である。電気特性評価解析システム（１００）は、固定電位配線（３２）について、図５に示すように、複数の信号配線（３１Ａ、３１Ｂ、３１Ｃ）をそれぞれシールドするように各信号配線を両側から挟んで分割されて配線されている複数の部分配線（３２ｂ、３２ｃ、３２ｄ、３２ｅ）と、各部分配線と対応する半導体チップ接続端子（１２）への接続部分（３２ｆ）と、各部分配線と対応する外部接続端子（２２）への接続部分（３２ａ）と、に分割する各分割位置（３５）を設定する分割位置設定部（図１の１１０）を備える。また、電気特性評価解析システム（１００）は、固定電位配線（３２）が各分割位置（３５）により分割された集中定数等価回路モデルを電磁界解析により抽出する等価回路モデル抽出部（図１の１２０）と、を備える。
【００１６】
上記構成によれば、各信号配線をシールドするように信号配線間に配置された固定電位配線について、信号配線に流れる電流により隣接して配置された固定電位配線に流れる誘導電流とその誘導電流がさらに信号配線に与える影響について精度よく再現する回路シミュレーションモデルを抽出することができる。
【００１７】
なお、この概要に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１８】
（課題の補足説明）
次に実施形態についての詳細な説明について入る前に、［発明が解決しようとする課題］の欄で説明した回路シミュレーションにおいて、実際の回路より信号配線間のクロストークノイズによる誘導電流が過大に流れてしまう問題について説明する。
【００１９】
図３はグランド配線で信号配線をシールドした半導体パッケージ基板平面の配線パターンを示す模式図である。図３では、半導体チップのパッドまたはパッケージ基板の半導体チップ接続端子１１Ａ、１１Ｂ、１１Ｃ、１２にバンプ（ボール）が設けられており、これらのバンプ（ボール）を介してフェイスダウンでパッケージ基板に搭載された半導体チップのパッドが、パッケージ基板の半導体チップ接続端子１１Ａ、１１Ｂ、１１Ｃ、１２へ接続されている。なお、このようなフリップチップ実装以外にも、フェイスアップで実装しバンプ（ボール）の代わりにワイヤボンドにて半導体チップのパッドをパッケージ基板の半導体チップ接続端子１１Ａ、１１Ｂ、１１Ｃ、１２へ接続してもよい。
【００２０】
信号Ａは、半導体チップ接続端子１１Ａからパッケージ基板の第１面の表面に設けられた第１面信号配線を介してビア５４Ａに接続され、ビア５４Ａはパッケージ基板の第２面の表面に設けられた第２面信号配線４３Ａに接続される。第２面は第１面と表裏の関係にある第１面の反対面である。第２面信号配線４３Ａはビア５３Ａを介して第１面信号配線３１Ａに接続される。さらに、第１面信号配線３１Ａはビア５１Ａ、第２面信号配線４１Ａを介してパッケージ基板の第２面の表面に設けられた外部接続端子（ボール）２１Ａに接続されている。
【００２１】
同様に、信号Ｂは、半導体チップ接続端子１１Ｂから第１面信号配線、ビア５４Ｂ、第２面信号配線４３Ｂ、ビア５３Ｂ、第１面信号配線３１Ｂ、ビア５１Ｂ、第２面信号配線４１Ｂを介して外部接続端子（ボール）２１Ｂに接続されている。信号Ｃも同様に、半導体チップ接続端子１１Ｃから第１面信号配線、ビア５４Ｃ、第２面信号配線４３Ｃ、ビア５３Ｃ、第１面信号配線３１Ｃ、ビア５１Ｃ、第２面信号配線４１Ｃを介して外部接続端子（ボール）２１Ｃに接続されている。
【００２２】
また、グランド配線は、半導体チップ接続端子１２からパッケージ基板の第１面に設けられたグランド配線３２、ビア５２、第２面グランド配線４２を介してパッケージ基板の第２面に設けられた外部接続端子２２に接続されている。なお、パッケージ基板の第１面に配線されたグランド配線３２は、信号Ａ（第１面信号配線３１Ａ）、信号Ｂ（第１面信号配線３１Ｂ）、信号Ｃ（第１面信号配線３１Ｃ）をそれぞれ両側から挟んで各信号配線をシールドするように配線されている。このように信号配線の間にグランド配線や電源配線などの固定電位配線を配線することにより、３層以上の多層配線基板を用いなくとも、信号Ａ、信号Ｂ、信号Ｃ等の信号配線間のクロストークノイズを減らすことができる。また、信号配線の半導体パッケージ外部への不要輻射や、半導体パッケージの外部からの外乱ノイズから信号配線への影響を減らすこともできる。
【００２３】
図４は、図３に示す半導体パッケージ基板の信号Ａ、信号Ｂ、信号Ｃ及びグランド配線の配線パターンについて従来方法の電磁界解析（電磁場解析）により集中定数ＲＬＣ等価回路を抽出した場合のＬ成分の等価回路図である。図４では電磁界解析により抽出した集中定数等価回路のうち、ＲとＣは記載を省略している。図４に示すとおり、半導体チップ接続端子１１Ａ、１１Ｂ、１１Ｃ、１２と外部接続端子２１Ａ、２１Ｂ、２１Ｃ、２２との間の信号Ａ、Ｂ、Ｃ、グランドの各配線は、それぞれの自己インダクタンスＬ信号Ａ、Ｌ信号Ｂ、Ｌ信号Ｃ、Ｌグランドと信号配線Ａ、信号配線Ｂ、信号配線Ｃ、グランド配線の各配線間の相互インダクタンスによって表わされる。図４では相互インダクタンスを破線によって示すが、信号Ａと信号Ｃ間の相互インダクタンスは図示を省略している。
【００２４】
図３に示すような配線パターンの場合、たとえば信号Ａに電流が流れた場合、第１面信号配線３１Ａに隣接して設けられているグランド配線の部分には第１面信号配線３１Ａに流れる電流により電磁誘導により誘導電流が流れるが信号Ｃに隣接して設けられているグランド配線の部分にはほとんど誘導電流は流れない。しかし、図４に示すような集中定数回路モデルとしてグランド配線を表した場合、信号配線Ａとグランド配線との相互インダクタンスは一律の値として表わされる。同様に、信号配線Ｃとグランド配線との相互インダクタンスも一律の値となる。そのような扱いをした場合、信号配線Ａとグランド配線の相互インダクタンス、信号配線Ｃとグランド配線との相互インダクタンスが共に過剰な値として示されることになり、信号配線Ａに電流が流れた場合、信号配線Ａとグランド配線との相互インダクタンス、グランド配線と信号配線Ｃとの相互インダクタンスにより、グランド配線を介して信号配線Ｃに実際に流れる誘導電流より過大な誘導電流が流れる等価回路モデルとして表わされてしまう。したがって、この等価回路モデルを用いて回路シミュレーションを行った場合、信号配線Ａに流れる電流により実際より過大な誘導電流が信号配線Ｃに流れ、実際の回路の電気特性と回路シミュレーションの結果とが一致しない。たとえば、３層以上の多層配線基板を用い、グランド配線や電源配線などの固定電位配線のインピーダンスが低くなるように配線できれば、固定電位配線に流れる誘導電流を抑制することができるが、全体としてインピーダンスが下がったとしても部分的に図３のような配線があると同様の問題が起こることになる。
【００２５】
すなわち、グランド配線や電源配線など固定電位配線のインピーダンスがある程度の値を持って配線され、電磁誘導により大きな誘導電流が流れる固定電位配線部分とそうでない固定電位配線部分がある場合、固定電位配線を一つの集中定数回路として等価回路モデルを抽出し、相互インダクタンス等の回路定数を一律の値として扱っているからこの問題が生じる。
【００２６】
以下に、具体的な実施の形態について、図面を参照して説明する。
【００２７】
［第１の実施形態］
図１は、第１の実施形態による電気特性評価解析システムの構成図である。図１を引用して第１の実施形態による電気特性評価解析システム１００の構成について説明する。分割位置設定部１１０は、半導体パッケージ立体構造モデル１４１と、分割位置入力１５１に基づいて、図３のように信号配線をシールドするように両側から挟んで配線されているグランド配線数や電源配線などの固定電位配線を複数の部分配線に分割する分割位置を設定し、分割位置情報１４２として出力する。半導体パッケージ立体構造モデル１４１は、半導体パッケージ基板の第１面配線、第２面配線、ビアなどの立体的な構造を示すモデルである。分割位置入力１５１はオペレータが指定してもよいし、そのほかの方法により分割位置を指定してもよい。分割位置情報１４２が示す固定電位配線の分割位置については後で図５を用いて説明する。
【００２８】
等価回路モデル抽出部１２０は、半導体パッケージ立体構造モデル１４１と分割位置情報１４２に基づいて３次元電磁界解析により、各固定電位配線、各信号配線がそれぞれＲＬＣからなる集中等価回路を抽出し、ＲＬＣ等価回路モデル１４３として出力する。電磁界解析により集中定数等価回路をＲＬＣ等価回路モデルとして出力する点は従来の３次元電磁界解析によるＲＬＣ等価回路モデルの抽出と基本的には変わりがないが、グランド配線や電源配線などの固定電位配線が、各信号配線をシールドするように分割されて配線されている部分配線毎に分割された集中回路モデルとして出力される点が異なっている。固定電位配線を分割する位置は分割位置情報１４２により指定される。
【００２９】
回路シミュレーション実行部１３０は、ＲＬＣ等価回路モデル１４３について指定されたシミュレーション条件１５２に基づいてＳＰＩＣＥ回路シミュレーションを行う。シミュレーション条件１５２は信号端子に入力する入力波形や電源電圧、温度条件などを指定する。なお、半導体チップ内の出力バッファ等の回路も含めて回路シミュレーションを行う必要がある場合は、半導体チップ回路モデル１４４を入力する。回路シミュレーションの内容により、半導体チップ内の回路モデルが不要な場合は、半導体チップ回路モデル１４４は省略してよい。回路シミュレーション実行部１３０が実行した回路シミュレーションの結果は、回路シミュレーション結果１６１として出力される。回路シミュレーション結果１６１は、ディスプレイに表示してもよいし、プリンタにプリントアウトしてもよいし、磁気ディスク等の記憶装置に記録して後から解析を行ってもよい。
【００３０】
（第１の実施形態の動作）
次に、図１の電気特性評価解析システム１００の動作について、図５、図６を参照しつつ説明する。まず、分割位置設定部１１０が行うグランド配線や電源配線など固定電位配線の分割位置の設定について図５を参照して説明する。図５は、第１の実施形態において、図３のグランド配線３２を分割する位置を示す図である。図５のパッケージ基板の構造、配線パターンは図３に示す配線パターンの模式図と同一である。しかし、図５には、分割位置設定部１１０が、図３のグランド配線３２を分割するモデル分割位置３５と、分割位置設定部１１０により分割されたグランド配線３２、すなわち、それぞれ破線で囲む部分配線３２ｂ、３２ｃ、３２ｄ、３２ｅと、各部分配線を外部接続端子２２へ接続するグランド配線３２ａと、各部分配線を半導体チップ接続端子１２に接続するグランド配線３２ｆを図示している。なお、分割位置設定部１１０は、ビア５２と第２面グランド配線４２もグランド配線３２ａに含んでいるものとして扱う。
【００３１】
等価回路モデル抽出部１２０は、電磁界解析によりパッケージ基板の配線パターンからＲＬＣ集中定数等価回路を抽出する際に、グランド配線３２について、分割されたグランド配線３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ毎に別々にＲＬＣ集中定数等価回路を抽出する。図６は、第１の実施形態によりグランド配線を分割して抽出した等価回路のＬ成分を示す図面である。図６では、図４と同様に等価回路モデル抽出部１２０により抽出されたＲＬＣ集中定数等価回路のうち、Ｌ成分のみを示し、ＲとＬについては記載を省略している。また、相互インダクタンスも主に隣接して配置され、相互インダクタンスが大きな値となる信号配線とグランド部分配線との相互インダクタンスを示し、離れて配置されているため、相互インダクタンスが大きな値とならない相互インダクタンスについては記載を省略している。
【００３２】
図６に示すようにグランド配線について、信号Ａに隣接して配置されているが信号Ｃには隣接して配置されていない部分配線１、部分配線２と、信号Ｃに隣接して配置されているが信号Ａには隣接して配置されていない部分配線３、部分配線４はそれぞれ別のグランド配線として信号Ａ及び信号Ｃとの相互インダクタンスが抽出されている。従って、図６のように固定電位配線が分割されて等価回路が抽出された回路モデルを用いて回路シミュレーションを行った場合、信号Ａに電流が流れた場合も、相互インダクタンスにより部分配線１、部分配線２には誘導電流が流れるが、信号Ａと部分配線３、部分配線４の相互インダクタンスの値は小さいので部分配線３、部分配線４にはほとんど誘導電流が流れない。また、部分配線１、部分配線２と信号Ｃとの相互インダクタンスの値は小さいので、部分配線１、部分配線２に誘導電流が流れた場合も、この誘導電流が信号Ｃに影響を与えることは少ない。したがって、等価回路モデル抽出部１２０が抽出した集中定数等価回路モデルを用いて回路シミュレーションを行った場合、信号配線間のクロストークに関して実際の回路動作に近い動作波形が得られる。
【００３３】
（第１の実施形態の効果）
次に第１の実施形態の効果について、図７と図８を用いて説明する。図７は疑似的に第１の実施形態の回路シミュレーションを行う回路を示す。グランド配線の分割抽出について、図７（ａ）は、グランド配線を分割しないで抽出したＮｏＣｕｔモデルと、図７（ｂ）は、グランド配線を分割して抽出したＣｕｔモデルの模式図である。図７（ａ）において、アグレッサ（Ａｇｇｒｅｓｓｏｒ）はスイッチングによりノイズを与える信号配線であり、ビクティム（Ｖｉｃｔｉｍ）はアグレッサのスイッチングによりノイズを受ける信号配線である。このアグレッサとビクティムの信号配線は離間して平行に配線され、このアグレッサとビクティムの間にそれぞれアグレッサ、ビクティムと隣接してグランド配線を矩形のループ状に配線している。この矩形のループ状に配線されたグランド配線のそれぞれアグレッサ、ビクティムとなる信号配線と隣接する辺の長さは２０ｍｍであり、アグレッサと隣接するグランド配線の部分と、ビクティムと隣接するグランド配線の部分と、を接続するグランド配線の辺の長さは１０ｍｍである。アグレッサ、ビクティムとそれに隣接するグランド配線との距離はＳ＝０．０３ｍｍ、アグレッサ、ビクティムの配線幅はそれぞれＬ＝０．０５ｍｍ、グランド、アグレッサ、ビクティムの配線厚は、それぞれｄ＝０．０２ｍｍである。
【００３４】
図７（ｂ）のＣｕｔモデルでは、矩形のループ状に配置されたグランド配線がアグレッサとビクティムとの中間の位置で分断されており、アグレッサに隣接して配置されたグランド配線と、ビクティムに隣接して配置されたグランド配線とが接続されていない点が図７（ａ）のＮｏ  Ｃｕｔモデルとは異なる。グランド配線が分断されている点を除いて、図７（ｂ）のＣｕｔモデルは、図７（ａ）のＮｏ  Ｃｕｔモデルと同一である。
【００３５】
図７に示すようにアグレッサとなる信号配線から矩形波を入力し、ビクティムとなる信号配線のノイズ波形をＳＰＩＣＥによる回路シミュレーションで観測した。図８にその観測波形を示す。図８の目盛の横軸は時間であり、縦軸はノイズ波形の振幅の電圧を示す。図８において、ノイズ波形の振幅が＋４０ｍＶ、−４０ｍＶを大きく超え、＋６０ｍＶ、−６０ｍＶに近い振幅が得られているのがＮｏ  Ｃｕｔモデルの波形である。一方、Ｃｕｔモデルの振幅は＋３０ｍＶ、−３０ｍＶ程度である。図８の観測波形は、第１の実施形態による効果を直接表わすものではないが、第１の実施形態による固定電位配線の分割を行うことにより、図８のＣｕｔモデルのように信号配線間のクロストークノイズを従来の固定電位配線が分割されていない等価回路（図８のＮｏ  Ｃｕｔモデルに相当）による過大な信号配線間のノイズの影響を実際の回路における信号配線間のノイズの大きさに近づけることができる。
【００３６】
（第１の実施形態の変形例）
次に第１の実施形態の変形例について説明する。図９は、第１の実施形態の変形例による電気特性評価解析システム１００ａの構成図である。図１に示す電気特性評価解析システム１００では、グランド配線や電源配線など固定電位配線により信号配線間をシールドするように配線する場合、その固定電位配線の分割位置を外部から入力（図１の分割位置入力１５１）していたが、図９の電気特性評価解析システム１００ａでは、分割位置設定部１１０ａが半導体パッケージの配線パターンをパターン認識により分析し、グランド配線や電源配線など固定電位配線が信号配線間をシールドするように分岐して配置されている配線パターンを認識し、外部から分割位置の指定を行わず、自動的に分割する位置を設定している。端子が固定電位に接続される端子か、信号端子かをあらかじめ指定しておけば、固定電位配線パターンが分岐して配線されている個所、信号配線パターンと隣接して配置されている個所等を認識し、自動的に分割する位置を設定することが可能である。分割位置を自動的に設定する点を除いて、図９の電気特性評価解析システム１００ａは、図１に示す電気特性評価解析システム１００と同一である。
【００３７】
また、第１の実施形態において、電気特性評価解析システム１００、１００ａの解析対象とする半導体パッケージについて、半導体チップのパッド形成面がパッケージ基板の第１面の表面と向かい合うように、半導体チップがパッケージ基板にフェイスダウンにより搭載され、半導体チップのパッドがパッケージ基板の第１面の配線パターンに直接ボールを介して接続されている場合について説明した。そのような半導体パッケージに限られず、図２に示すように、半導体チップのパッド形成面がパッケージ基板に対して仰向けに、フェイスアップによりパッケージ基板に搭載され、半導体チップのボンディングパッドにパッケージ基板の第１面に設けた配線パターンからボンディングワイヤにより接続されている半導体パッケージに適用することも可能である。その場合、半導体パッケージ立体構造モデル１４１にはボンディングワイヤを含めることもできる。その場合は、電磁界解析による等価回路モデル抽出部は、ボンディングワイヤも含めてＲＬＣを抽出することができる。
【００３８】
［第２の実施形態］
第２の実施形態はコンピュータを電気特性評価解析システムとして機能させる実施形態である。図１０にコンピュータを第２の実施形態による電気特性評価解析システムとして機能させるための構成図を示す。図１０のコンピュータ３００は、ＣＰＵ２５０と、メモリ２００と、入出力部２６０と、表示部２７０と、キーボード２８０と、プリンタ２９０を備えており、これらの構成はバス３１０により互いに接続されている。このコンピュータ３００は、メモリ２００に格納されているプログラム及びデータを除けば、一般的なコンピュータの構成であり、ＥＷＳ、ＰＣ、スーパーコンピュータ等の汎用的なコンピュータを用いることができる。また、メモリ２００には、半導体メモリによる主記憶装置の他、磁気ディスク等の補助記憶装置、キャッシュメモリ等を含んでもよい。図１０に示すコンピュータ３００は、電気特性評価解析システムとして機能させることができるコンピュータの一例を示すに過ぎず、たとえば、複数のＣＰＵを備えていてもよい。また、キーボードにさらに加えるか、キーボードに代えて、マウスやタッチパネル等の入力インターフェイスを備えていてもよい。
【００３９】
メモリ２００には、ＯＳ等の一般的なコンピュータプログラムに加えて、分割位置設定プログラム２１０、等価回路抽出プログラム２２０、回路シミュレーション実行プログラム２３０が格納されている。さらに、図１０のメモリ２００には、上記プログラムが使用するか生成するデータとして、半導体パッケージ立体構造モデル１４１、分割位置情報１４２、ＲＬＣ等価回路モデル１４３を記載している。分割位置設定プログラム２１０、等価回路抽出プログラム２２０、回路シミュレーション実行プログラム２３０は、光ディスク、フラッシュメモリ等のコンピュータ読み取り可能な記録媒体を介して、外部から入出力部２６０を通してメモリ２００に格納することができる。または、記録媒体を介さずにインターネット等の回線を介してオンラインで入出力部２６０を通してメモリ２００に格納することができる。
【００４０】
図１０のコンピュータ３００は、ＣＰＵ２５０に分割位置設定プログラム２１０を実行させることにより、図１の分割位置設定部１１０として機能する。ＣＰＵ２５０は分割位置設定プログラム２１０を実行することにより、メモリ２００に格納された半導体パッケージ立体構造モデル１４１とキーボード２８０又は入出力部２６０から入力された分割位置入力１５１に基づいて、分割位置情報１４２をメモリ２００内に生成する。
【００４１】
また、コンピュータ３００は、ＣＰＵ２５０に等価回路抽出プログラム２２０を実行させることにより、等価回路モデル抽出部１２０（図１）として機能し、メモリ２００内に格納された半導体パッケージ立体構造モデル１４１と分割位置情報１４２に基づいて、ＲＬＣ等価回路モデル１４３をメモリ２００内に生成する。さらに、コンピュータ３００は、ＣＰＵ２５０に回路シミュレーション実行プログラム２３０を実行させることにより、回路シミュレーション実行部１３０（図１）として機能し、メモリ２００内に格納されたＲＬＣ等価回路モデル１４３と、キーボード２８０又は入出力部２６０から入力されたシミュレーション条件１５２に基づいて、回路シミュレーション結果１６１（図１）を入出力部２６０、表示部２７０、プリンタ２９０などから出力する。また、回路シミュレーション結果１６１をメモリ２００に一旦格納しておき、後で回路シミュレーション結果１６１を解析してもよい。また、回路シミュレーション実行プログラム２３０は、必要に応じて、半導体チップ回路モデル１４４（図１）をメモリ２００内にあらかじめ格納させておくか、入出力部２６０から半導体チップ回路モデル１４４を入力し、回路シミュレーションを実行させてもよい。
【００４２】
なお、分割位置設定プログラム２１０は、図９を用いて第１の実施形態の変形例として説明した分割位置設定部１１０ａとしてコンピュータ３００を機能させるプログラムとすることも可能である。この場合は、分割位置入力１５１を入力する必要はない。
【００４３】
なお、上記の実施形態では、固定電位配線が同一基板配線層において、分岐して配線されている場合について説明したが、分岐して配線されるのは、同一配線層に限られるものではない。分岐して配線された固定電位配線の部分配線について、特定の信号配線に電流が流れたときに誘導電流が流れやすい部分配線と流れにくい部分配線、また、誘導電流が流れたときに特定の信号配線に影響を与えやすい部分配線と与えにくい部分配線がある場合に有効である。
【００４４】
なお、本発明について、下記の形態も可能である。
（形態１）  それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と第１、第２の信号配線とを備え、前記固定電位配線が、前記第１の信号配線に隣接して配線され、前記第２の信号配線には隣接しない第１の部分配線と、前記第２の信号配線に隣接して配線され、前記第１の信号配線には隣接しない第２の部分配線と、に分岐して配線された配線パターンを有する半導体パッケージについて、集中定数等価回路モデルを抽出し、抽出した集中定数等価回路モデルによって電気特性の評価解析を行うための電気特性評価解析システムであって、
前記固定電位配線について、前記第１の部分配線と第２の部分配線と、に分岐する分割位置を設定する分割位置設定部と、
前記固定電位配線が前記分割位置により分割された集中定数等価回路モデルを電磁界解析により抽出する等価回路モデル抽出部と、
を備えることを特徴とする半導体パッケージの電気特性評価解析システム。
（形態２）  前記固定電位配線が、グランド又は電源配線であり、
前記固定電位配線、前記第１の信号配線、第２の信号配線のいずれかが立体的な構造を持って配線され、
前記等価回路モデル抽出部が、前記半導体パッケージの３次元電磁界解析を行い、前記固定電位配線及び前記第１及び第２の信号配線の等価回路モデルを抽出することを特徴とする形態１記載の電気特性評価解析システム。
（形態３）  前記等価回路モデル抽出部が、
前記第１、第２の信号配線について、それぞれＲＬＣの集中定数回路として等価回路を求め、
前記固定電位配線について、前記分割位置において分割されたＲＬＣの集中定数回路として等価回路を求めることを特徴とする形態１又は２記載の電気特性評価解析システム。
（形態４）  それぞれ対応する半導体チップ接続端子と外部接続端子とに接続された固定電位配線と第１、第２の信号配線とを備え、前記固定電位配線が、前記第１の信号配線に隣接して配線され、前記第２の信号配線には隣接しない第１の部分配線と、前記第２の信号配線に隣接して配線され、前記第１の信号配線には隣接しない第２の部分配線と、に分岐して配線された配線パターンを有する半導体パッケージについて、集中定数等価回路モデルを抽出する方法であって、
前記固定電位配線から、前記第１の部分配線と、第２の部分配線と、に分岐する分割位置を求めるステップと、
前記固定電位配線が前記分割位置により分割された集中定数等価回路モデルを電磁界解析により抽出するステップと、
を備えることを特徴とする半導体パッケージの等価回路モデルを抽出する方法。
【００４５】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４６】
１０：半導体チップ接続端子
１１Ａ、１１Ｂ、１１Ｃ：半導体チップ接続端子（信号端子）
１２：半導体チップ接続端子（グランド端子）
２０：外部接続端子（ボール）
２１Ａ、２１Ｂ、２１Ｃ：外部接続端子（信号端子）
２２：外部接続端子（グランド端子）
３０：第１面配線
３１Ａ：信号配線（第１面）
３１Ｂ：信号配線（第１面）
３１Ｃ：信号配線（第１面）
３２：第１面グランド配線
３２ａ：第１面グランド配線（外部接続端子への接続部分）
３２ｂ：第１面グランド配線（部分配線１）
３２ｃ：第１面グランド配線（部分配線１）
３２ｄ：第１面グランド配線（部分配線１）
３２ｅ：第１面グランド配線（部分配線１）
３２ｆ：第１面グランド配線（半導体チップ接続端子への接続部分）
３５：モデル分割位置
４０：第２面配線
４１Ａ、４３Ａ：信号配線（第２面）
４１Ｂ、４３Ｂ：信号配線（第２面）
４１Ｃ、４３Ｃ：信号配線（第２面）
４２：第２面グランド配線
５０、５１Ａ、５１Ｂ、５１Ｃ、５２、５３Ａ、５３Ｂ、５３Ｃ、５４Ａ、５４Ｂ、５４Ｃ：ビア
６０：パッケージ基板
７０：半導体チップ
８０：ボンディングワイヤ
９０：モールド樹脂
１００、１００ａ：電気特性評価解析システム
１１０、１１０ａ：分割位置設定部
１２０：等価回路モデル抽出部
１３０：回路シミュレーション実行部
１４１：半導体パッケージ立体構造モデル
１４２：分割位置情報
１４３：ＲＬＣ等価回路モデル
１４４：半導体チップ回路モデル
１５１：分割位置入力
１５２：シミュレーション条件
１６１：（クロストークノイズを含む）回路シミュレーション結果
２００：メモリ
２１０：分割位置設定プログラム
２２０：等価回路抽出プログラム
２３０：回路シミュレーション実行プログラム
２５０：ＣＰＵ
２６０：入出力部
２７０：表示部
２８０：キーボード
２９０：プリンタ
３００：コンピュータ
３１０：バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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