(57)【要約】【課題】イメージセンサの消費電力を抑制することができるようにする。【解決手段】複数の画素が２次元の行列状に配置された画素領域、および画素領域の画素列に対応して設けられた複数の垂直信号線を有し、複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、基準カウンタのカウント値と差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部とを備える。【選択図】図１
2013197866.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、
前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部と
を備える個体撮像素子。
【請求項２】
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部と、
前記比較部からの出力に応じて、クロックパルスを前記ブロックの前記基準カウンタ、または、前記ブロック内の複数の前記差分カウンタのいずれかに供給するカウンタクロック制御部と
をさらに備える請求項１に記載の個体撮像素子。
【請求項３】
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部をさらに備え、
前記基準カウンタは、予め定められたカウント期間において、前記ブロック内の垂直信号線のそれぞれに対応する比較部のうち、１の比較部によって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの基準期間の間クロックパルスをカウントし、
前記差分カウンタのそれぞれは、予め定められたカウント期間において、前記基準期間の後、前記ブロック内の他の比較部のそれぞれによって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの差分期間の間クロックパルスをカウントする
請求項１に記載の個体撮像素子。
【請求項４】
前記ブロックの前記基準カウンタによるカウント値を記憶する基準メモリ、および、前記ブロック内の複数の前記差分カウンタによるカウント値をそれぞれ記憶する複数の差分メモリと、
前記基準メモリに記憶されたデータを前記画素信号生成部に転送するための１本の信号線からなる基準バス、および、前記差分メモリに記憶されたデータを転送するための複数の信号線からなる差分バスとをさらに備え、
前記画素信号生成部は、
前記基準バス介してシリアルに転送されたデータを蓄積するバッファを備える
請求項１に記載の個体撮像素子。
【請求項５】
前記差分バスを介して前記ブロック内の差分メモリに記憶されたデータのそれぞれがパラレルに転送される期間と並行して、直後のブロックの前記基準カウンタによるカウント値として転送された前記データが前記基準バスを介してシリアルに転送される
請求項４に記載の個体撮像素子。
【請求項６】
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタとを備え、
画素信号生成部により、前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号が生成される
駆動方法。
【請求項７】
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、
前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部とを有する個体撮像素子を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、個体撮像装置および駆動方法、並びに、電子機器に関し、特に、イメージセンサの消費電力を抑制することができるようにする個体撮像装置および駆動方法、並びに、電子機器に関する。
【背景技術】
【０００２】
近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。
【０００３】
従来より、ＣＭＯＳイメージセンサでは、カラムＡＤＣ（Analog-to-Digital Converter）が多く用いられている。カラムＡＤＣは、ＣＭＯＳイメージセンサの画素アレイにおいて２次元の行列状に配置された画素の列毎に設けられるＡＤ変換回路である。
【０００４】
カラムＡＤＣにおいては、画素アレイに配置された画素列に対応して設けられた垂直信号線毎に、選択行の画素から得られるアナログ信号を、参照電圧と比較するコンパレータが設けられる。また、コンパレータの出力に応答してクロックをカウントするカウンタと、そのカウント値を保持するメモリが設けられる。
【０００５】
これにより、例えば、選択行の画素から得られるアナログ信号と参照電圧との大小関係が反転するまでの間のクロックのパルスがカウントされてデジタルデータとして保持され、画素信号として出力されることになる。
【０００６】
このように構成されるＡＤＣによって各画素から出力されるアナログ信号がＮビットのデジタル信号に変換される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のカラムＡＤＣは、垂直信号線毎にカウンタを設ける必要があるため、これらのカウンタを駆動するための電力も必要となる。
【０００９】
従来のカラムＡＤＣは、各列のカウンタがほぼ同時に一斉に動作するためＣＭＯＳイメージセンサ全体の消費電力が増大する傾向にあった。例えば、画素アレイの画素列の数が１０００であった場合、比較的高照度の光を受光面全体で受光したときは、１０００個のカウンタが同時に長時間カウント動作を続けることになり、消費電力は増大する。
【００１０】
本技術はこのような状況に鑑みて開示するものであり、イメージセンサの消費電力を抑制することができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の第１の側面は、複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部とを備える個体撮像素子である。
【００１２】
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部と、前記比較部からの出力に応じて、クロックパルスを前記ブロックの前記基準カウンタ、または、前記ブロック内の複数の前記差分カウンタのいずれかに供給するカウンタクロック制御部とをさらに備えるようにすることができる。
【００１３】
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部をさらに備え、前記基準カウンタは、予め定められたカウント期間において、前記ブロック内の垂直信号線のそれぞれに対応する比較部のうち、１の比較部によって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの基準期間の間クロックパルスをカウントし、前記差分カウンタのそれぞれは、予め定められたカウント期間において、前記基準期間の後、前記ブロック内の他の比較部のそれぞれによって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの差分期間の間クロックパルスをカウントするようにすることができる。
【００１４】
前記ブロックの前記基準カウンタによるカウント値を記憶する基準メモリ、および、前記ブロック内の複数の前記差分カウンタによるカウント値をそれぞれ記憶する複数の差分メモリと、前記基準メモリに記憶されたデータを前記画素信号生成部に転送するための１本の信号線からなる基準バス、および、前記差分メモリに記憶されたデータを転送するための複数の信号線からなる差分バスとをさらに備え、前記画素信号生成部は、前記基準バス介してシリアルに転送されたデータを蓄積するバッファを備えるようにすることができる。
【００１５】
前記差分バスを介して前記ブロック内の差分メモリに記憶されたデータのそれぞれがパラレルに転送される期間と並行して、直後のブロックの前記基準カウンタによるカウント値として転送された前記データが前記基準バスを介してシリアルに転送されるようにすることができる。
【００１６】
本技術の第１の側面は、複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタとを備え、画素信号生成部により、前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号が生成される駆動方法である。
【００１７】
本技術の第２の側面は、複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部とを有する個体撮像素子を備える電子機器である。
【００１８】
本技術の第１の側面および第２の側面においては、複数の画素が２次元の行列状に配置された画素領域の画素列に対応して設けられた複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタのカウント値と、前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタのカウント値を加算することでデジタル化された画素信号が生成される。
【発明の効果】
【００１９】
本技術によれば、イメージセンサの消費電力を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本技術を適用した固体撮像素子の構成例を示すブロック図である。
【図２】ＣＮＴクロック制御部の詳細な構成について説明する図である。
【図３】ＣＮＴクロック制御部の別の詳細な構成について説明する図である。
【図４】本技術を適用した固体撮像素子の別の構成例を示すブロック図である。
【図５】図４の信号処理部の内部構成例を示すブロック図である。
【図６】図５に示される信号処理部に接続される信号線上でのデータの転送のタイミングを説明するタイミングチャートである。
【図７】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２２】
図１は、本技術を適用した固体撮像素子の構成例を示すブロック図である。同図に示される固体撮像素子１０は、例えば、ＣＭＯＳイメージセンサとして構成される。
【００２３】
図１に示されるＣＭＯＳイメージセンサ１０は、画素アレイ１１、カラムＡＤＣ１２、垂直走査回路１３、水平走査回路１４、タイミング制御回路１５、ＤＡＣ１６、ＳＡ１７、および信号処理部１８を有する構成とされている。
【００２４】
画素アレイ１１には、２次元の行列状に複数の単位画素２が配置される。例えば、ｎ行ｍ列に単位画素２が配置され、図１においては、小さい正方形により単位画素２が記載されている。画素アレイ１１に配置された各単位画素２は、光を受光して光電変換を行うことにより、受光量に対応する電圧値を出力する。
【００２５】
また、画素アレイ１１において行列状に配置された単位画素２の各列に対応して垂直信号線が設けられている。図１の例では、単位画素２の各列に対応して垂直信号線２１−１乃至垂直信号線２１−ｍが設けられている。
【００２６】
カラムＡＤＣ１２は、内部が複数のブロックに分割されている。この例の場合、カラムＡＤＣ１２の内部がｐ個のブロックに分割されているものとする。図１においては矩形の点線でブロック３０−１とブロック３０−ｐが記載されており、他のブロックの記載は省略されているが、それぞれのブロックは同様に構成されるものとする。
【００２７】
ブロック３０−１乃至ブロック３０−ｐは、それぞれｑ本の垂直信号線に対応して設けられるものとする。
【００２８】
ブロック３０−１には、コンパレータ３１−１−１乃至コンパレータ３１−１−ｑが設けられている。コンパレータ３１−１−１乃至コンパレータ３１−１−ｑは、それぞれ垂直信号線２１−１乃至垂直信号線２１−ｑを介して供給されるアナログ信号の電圧とＤＡＣ１６から供給される参照電圧とを比較する。
【００２９】
コンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力は、初期値が「Ｈ」とされ、垂直信号線２１−１乃至垂直信号線２１−ｑを介して供給されるアナログ信号の電圧とＤＡＣ１６から供給される参照電圧の大小関係が反転すると「Ｌ」に変化する。
【００３０】
また、ブロック３０−１には、ＣＮＴクロック制御部３２−１が設けられている。ＣＮＴクロック制御部３２−１は、コンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力に基づいて、タイミング制御回路１５から供給されるクロック信号の供給先を切り替える。すなわち、ＣＮＴクロック制御部３２−１は、タイミング制御回路１５から供給されるクロック信号の供給先を、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑ、または、基準ＣＮＴ３６−１のいずれかに切り替える。
【００３１】
なお、ＣＮＴクロック制御部３２−１の詳細については後述する。
【００３２】
差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれは、ＣＮＴクロック制御部３２−１から供給されるクロック信号のパルスをカウントする。
【００３３】
基準ＣＮＴ３６−１は、ＣＮＴクロック制御部３２−１から供給されるクロック信号のパルスをカウントする。
【００３４】
また、ブロック３０−１には、加算器３４−１−１乃至加算器３４−１−ｑが設けられている。加算器３４−１−１乃至加算器３４−１−ｑは、基準ＣＮＴ３６−１のカウント値と差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれのカウント値を加算するようになされている。例えば、基準ＣＮＴ３６−１のカウントが終了し、かつ差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれのカウントが終了したとき、双方のカウント値が加算されるようになされている。
【００３５】
メモリ３５−１−１乃至メモリ３５−１−ｑは、加算器３４−１−１乃至加算器３４−１−ｑから出力される加算値をそれぞれ記憶するようになされている。メモリ３５−１−１乃至メモリ３５−１−ｑは、スイッチが接続されたタイミングで加算器３４−１−１乃至加算器３４−１−ｑから出力される加算値を更新して記憶する。
【００３６】
なお、ここでは、図示が省略されているが、ブロック３０−１の右隣のブロック３０−２には、コンパレータ３１−２−１乃至コンパレータ３１−１−ｑ・・・メモリ３５−２−１乃至メモリ３５−２−ｑが設けられていることになる。そして、ブロック３０−ｐには、コンパレータ３１−ｐ−１乃至コンパレータ３１−ｐ−ｑ・・・メモリ３５−ｐ−１乃至メモリ３５−ｐ−ｑが設けられていることになる。
【００３７】
図２は、ＣＮＴクロック制御部３２−１の詳細な構成について説明する図である。
【００３８】
図２に示されるように、コンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力は、インバータを介してＯＲゲート４１−１に入力される。この場合、コンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力がいずれも「Ｈ」であるとき、ＯＲゲート４１−１の出力が「Ｌ」となり、コンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力のいずれかが「Ｌ」であるとき、ＯＲゲート４１−１の出力が「Ｈ」となる。つまり、垂直信号線２１−１乃至垂直信号線２１−ｑを介して供給されるアナログ信号の電圧とＤＡＣ１６から供給される参照電圧の大小関係のいずれかが反転するまで、ＯＲゲート４１−１の出力が「Ｌ」となる。
【００３９】
ＯＲゲート４１−１の出力は、基準ＣＮＴ３６−１のイネーブル信号として供給される。基準ＣＮＴ３６−１は、イネーブル信号が「Ｌ」である期間だけ、クロック信号（ＣＬＫ）のパルスをカウントするようになされている。
【００４０】
また、ＯＲゲート４１−１の出力は、クロック信号とともにＡＮＤゲート４２−１に入力される。従って、ＯＲゲート４１−１の出力が「Ｈ」である期間は、ＡＮＤゲート４２−１を介してクロック信号のパルスが差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑに供給される。一方、ＯＲゲート４１−１の出力が「Ｌ」である期間は、ＡＮＤゲート４２−１を介してクロック信号のパルスが差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑに供給されない。
【００４１】
すなわち、図２の構成によって、垂直信号線２１−１乃至垂直信号線２１−ｑを介して供給されるアナログ信号の電圧とＤＡＣ１６から供給される参照電圧の大小関係のいずれかが反転するまでの期間は、基準ＣＮＴ３６−１がクロック信号のパルスをカウントする。この間、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑは、クロック信号のパルスをカウントしない。
【００４２】
一方、垂直信号線２１−１乃至垂直信号線２１−ｑを介して供給されるアナログ信号の電圧とＤＡＣ１６から供給される参照電圧の大小関係のいずれかが反転すると、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれが、クロック信号のパルスをカウントする。この間、基準ＣＮＴ３６−１は、クロック信号のパルスをカウントしない。
【００４３】
このように、ブロック３０−１内の垂直信号線を介して供給されるアナログ信号の電圧と参照電圧との大小関係が反転するまでの間のクロック信号のパルスのカウントは、基準ＣＮＴ３６−１によって行われる。このようにすることで、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑの全てにより同時にカウント動作を行わせる場合と比較して消費電力を削減することが可能となる。
【００４４】
また、ブロック３０−１内の垂直信号線を介して供給されるアナログ信号の電圧と参照電圧との大小関係が反転した後のクロック信号のパルスのカウントは、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれによって行われる。そして、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのカウント値のそれぞれと、基準ＣＮＴ３６−１のカウント値とが加算器３４−１−１乃至加算器３４−１−ｑによって加算される。このようにすることで、各単位画素から出力されるアナログ信号を、正しくＡＤ変換することが可能となる。
【００４５】
なお、基準ＣＮＴ３６−１、および、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑは、予め定められたカウント期間（いわゆるＰ相期間、またはＤ相期間）において、クロック信号のパルスをカウントするようになされている。
【００４６】
なお、図２に示されるコンパレータ３１−１−１乃至コンパレータ３１−１−ｑの出力の極性を反転させ、各差分ＣＮＴのクロックイネーブルの極性を反転させることにより、ＣＮＴクロック制御部３２−１を図３に示されるように構成することも可能である。
【００４７】
図３は、ＣＮＴクロック制御部３２−１の別の詳細な構成について説明する図である。すなわち、図２に示されるＣＮＴクロック制御部のようにインバータを設けることなく、図３にしめされるようにＣＮＴクロック制御部を構成することも可能である。
【００４８】
ここでは、ブロック３０−１内の構成について詳細に説明したが、ブロック３０−２乃至ブロック３０−ｐも同様に構成される。
【００４９】
図１に戻って、垂直走査回路１３は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に接続された単位画素を駆動するためのパルスを印加し、行単位で単位画素を駆動させる。すなわち、垂直走査回路１３は、画素アレイ１１に配置された各単位画素を行単位で順次垂直方向に選択走査する。
【００５０】
水平走査回路１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、メモリ３５−１−１乃至メモリ３５−ｐ−ｑの各々を順番に選択し、画素信号を、センスアンプ（ＳＡ）１７を介して信号処理部１８に出力させる。
【００５１】
信号処理部１８は、メモリ３５−１−１乃至メモリ３５−ｐ−ｑのそれぞれから供給される画素信号に所定の処理を施して画像データを生成し、その画像データを出力するようになされている。
【００５２】
タイミング制御回路１５は、画素アレイ１１に配置された各単位画素を駆動させるための画素駆動パルスを出力し、これにより垂直走査回路１３、および水平走査回路１４を制御する。また、タイミング制御回路１５は、クロック信号を生成してカラムＡＤＣ１２に供給するようになされている。
【００５３】
本技術を適用したＣＭＯＳイメージセンサ１０は、このように構成されているので、上述したように、消費電力を削減することが可能となる。特に、カラムＡＤＣ１２をブロック３０−１乃至ブロック３０−ｐに分割し、ブロック毎に基準ＣＮＴ３６−１乃至基準ＣＮＴ３６−ｐを設けるようにしたので、効率的に基準ＣＮＴ３６−１乃至基準ＣＮＴ３６−ｐを用いることができる。
【００５４】
通常、隣り合う単位画素によって受光される光の強度はほぼ同じである場合が多く、隣接する複数の単位画素をまとめてブロックを構成するようにすることで、各差分ＣＮＴよってカウント動作が行われる時間を短くすることができる。すなわち、各差分ＣＮＴよるカウント動作と比して基準ＣＮＴによるカウント動作が行われる時間的割合が長くなるほど、省電力効果が高いといえる。
【００５５】
図４は、本技術を適用した固体撮像素子の別の構成例を示すブロック図である。同図に示される固体撮像素子１０は、例えば、ＣＭＯＳイメージセンサとして構成される。
【００５６】
図４は、図１と対応する図であり、図１と対応する各部には同一の符号が付されている。図４に示されるＣＭＯＳイメージセンサ１０は、図１と同様に、画素アレイ１１、カラムＡＤＣ１２、垂直走査回路１３、水平走査回路１４、タイミング制御回路１５、ＤＡＣ１６、ＳＡ１７、および信号処理部１８を有する構成とされている。
【００５７】
図４の構成の場合、図１の場合とは異なり、カラムＡＤＣに加算器３４−１−１乃至加算器３４−１−ｑが設けられていない。そして、図４の構成の場合、図１の場合とは異なり、基準ＣＮＴ３６−１がスイッチを介してメモリ３５−１−０に接続され、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑがスイッチを介してメモリ３５−１−１乃至メモリ３５−１−ｑに接続されている。
【００５８】
ＣＭＯＳイメージセンサ１０を図４のように構成する場合、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのカウント値のそれぞれと、基準ＣＮＴ３６−１のカウント値との加算は、信号処理部１８において行われる。
【００５９】
すなわち、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのカウント値のそれぞれは、差分ＣＮＴデータ転送バス５１を介して信号処理部１８に転送される。また、基準ＣＮＴ３６−１のカウント値は、基準ＣＮＴデータ転送バス５２を介して信号処理部１８に転送される。そして、信号処理部１８の内部で、事前に双方のカウント値が加算されて画素信号が得られ、その画素信号に所定の処理を施して画像データが生成される。
【００６０】
図５は、ＣＭＯＳイメージセンサ１０を図４のように構成する場合の信号処理部１８の内部構成例を示すブロック図である。この例では、信号処理部１８の内部にバッファ６１、加算処理部６２、および通常信号処理部６３が設けられている。
【００６１】
差分ＣＮＴデータ転送バス５１は、ビット列をパラレル転送するように構成されている。差分ＣＮＴデータ転送バス５１は、例えば、メモリ３５−１−１乃至メモリ３５−１−ｑのそれぞれが記憶するｋビットのカウント値の各ビットに対応したｋ本の信号線を有し、センスアンプ１７を介して信号処理部１８の加算処理部６２に接続される。
【００６２】
基準ＣＮＴデータ転送バス５２は、ビット列をシリアル転送するように構成されている。基準ＣＮＴデータ転送バス５２は、例えば、メモリ３５−１−０が記憶するｓビットのカウント値を１本の信号線により転送するものとされ、センスアンプ１７を介して信号処理部１８のバッファ６１に接続される。バッファ６１は、基準ＣＮＴデータ転送バス５２を介して転送されたｓビットのデータを蓄積し、そのデータの各ビットに対応したｓ本の信号線を介して加算処理部６２にデータを供給する。
【００６３】
加算処理部６２は、センスアンプ１７を介して供給されたデータとバッファ６１から供給されたデータとを加算する。加算処理部６２によって加算されたデータは、所定のビット数からなる画素信号のデータとして通常信号処理部６３に供給される。
【００６４】
通常信号処理部６３は、加算処理部６２から供給される画素信号のデータに所定の処理を施して画像データを生成する。
【００６５】
図６は、図５に示される信号処理部１８に接続される信号線上でのデータの転送のタイミングを説明するタイミングチャートである。同図は、横軸が時間とされ、縦方向上から順番に差分ＣＮＴデータ転送バス５１の第１ビット目の信号線のデータ乃至第ｋビット目の信号線のデータが示され、最も下に基準ＣＮＴデータ転送バス５２の信号線のデータが示されている。
【００６６】
また、図６において点線で示される枠１０１は、第１番目のブロックデータ転送期間を表しており、点線で示される枠１０２は、第２番目のブロックデータ転送期間を表している。ここで、第１番目のブロックデータ転送期間は、例えば、図４のブロック３０−１に含まれるメモリ３５−１−１乃至メモリ３５−１−ｑに記憶されたデータを転送するための期間とされる。また、第２番目のブロックデータ転送期間は、例えば、ブロック３０−２に含まれるメモリ３５−２−１乃至メモリ３５−２−ｑに記憶されたデータを転送するための期間とされる。
【００６７】
第１番目のブロックデータ転送期間において、最初に基準ＣＮＴデータ転送バス５２の信号線上でｓビットのデータがシリアルに転送される。上述したように、基準ＣＮＴデータ転送バス５２を介して転送されたデータは、バッファ６１に蓄積されて加算処理部６２に供給されることになる。
【００６８】
基準ＣＮＴデータ転送バス５２の信号線上でｓビットのデータの転送が終了すると、差分ＣＮＴデータ転送バス５１の第１ビット目の信号線のデータ乃至第ｋビット目の信号線のデータがパラレルに転送される。差分ＣＮＴデータ転送バス５１の信号線上では、例えば、メモリ３５−１−１が記憶するｋビットのデータが転送され、その後メモリ３５−１−２が記憶するｋビットのデータが転送され、・・・その後メモリ３５−１−ｑが記憶するｋビットのデータが転送される。図６においては、メモリ３５−１−１、メモリ３５−１−２、メモリ３５−１−３、・・・メモリ３５−１−ｑに記憶されているデータが、それぞれカラム１、カラム２、カラム３、・・・カラムｑとして示されている。
【００６９】
加算処理部６２は、予めバッファ６１に蓄積されているデータを、カラム１に対応するｋビットのデータ、カラム２に対応するｋビットのデータ、カラム３に対応するｋビットのデータ、・・・カラムｑに対応するｋビットのデータのそれぞれに加算する。
【００７０】
すなわち、第１番目のブロックデータ転送期間においてバッファ６１に蓄積されたデータは、基準ＣＮＴ３６−１によるカウント値であるから、差分ＣＮＴ３３−１−１のカウント値（カラム１に対応するｋビットのデータ）に加算される。また、基準ＣＮＴ３６−１によるカウント値（第１番目のブロックデータ転送期間においてバッファ６１に蓄積されたデータ）は、差分ＣＮＴ３３−１−２のカウント値（カラム２に対応するｋビットのデータ）にも加算される。このように、基準ＣＮＴ３６−１によるカウント値が、差分ＣＮＴ３３−１−１乃至差分ＣＮＴ３３−１−ｑのそれぞれのカウント値と加算されていくのである。
【００７１】
第２番目のブロックデータ転送期間においても、やはり最初に基準ＣＮＴデータ転送バス５２の信号線上でｓビットのデータがシリアルに転送される。しかし、図６に示されるように、第１番目のブロックデータ転送期間において、差分ＣＮＴデータ転送バス５１のデータの転送が終了する前に、第２番目のブロックデータ転送期間の基準ＣＮＴデータ転送バス５２のデータの転送が開始されている。すなわち、第１番目のブロックデータ転送期間において、差分ＣＮＴデータ転送バス５１のデータの転送が終了するとき、第２番目のブロックデータ転送期間の基準ＣＮＴデータ転送バス５２のデータの転送も終了している。
【００７２】
上述したように、基準ＣＮＴデータ転送バス５２を介して転送されたデータは、バッファ６１に蓄積される。図６に示されるように、基準ＣＮＴデータ転送バス５２のデータの転送を、直前のブロックの差分ＣＮＴデータ転送バス５１のデータの転送と並行して行うことにより、いわば基準ＣＮＴ３６−１によるカウント値を先読みすることが可能となる。
【００７３】
このようにすることで、加算処理部６２における加算の処理をより効率的に行うことが可能となり、ＣＭＯＳイメージセンサ１０の処理速度を高めることが可能となる。
【００７４】
また、上述したように、差分ＣＮＴデータ転送バス５１を複数のビット数のそれぞれに対応する複数の信号線によって構成し、基準ＣＮＴデータ転送バス５２を１本の信号線によって構成することにより従来の構成と比較して信号線の総本数削減することも可能となる。例えば、本技術を適用したカラムＡＤＣに設けられる各差分ＣＮＴは、基準ＣＮＴによるカウントが終了した後のクロックパルスのみをカウントすればよいから、各差分ＣＮＴによるカウント値のデータは、従来のアップダウンカウンタによるカウント値と比較して少ないビット数で表現することができる。従って、基準ＣＮＴ、差分ＣＮＴ、メモリ等の設計を適当に行うことにより、各メモリに記憶されるデータのビット数を削減することができ、結果として信号線の総本数削減することも可能となる。
【００７５】
勿論、図４の構成の場合も、図１の場合と同様に、例えば、従来のＣＭＯＳイメージセンサの場合と比較して消費電力を削減することが可能となる。
【００７６】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００７７】
図７は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【００７８】
図７の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【００７９】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【００８０】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【００８１】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００８２】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【００８３】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【００８４】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【００８５】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００８６】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８７】
なお、本技術は以下のような構成も取ることができる。
【００８８】
（１）
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、
前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部と
を備える個体撮像素子。
（２）
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部と、
前記比較部からの出力に応じて、クロックパルスを前記ブロックの前記基準カウンタ、または、前記ブロック内の複数の前記差分カウンタのいずれかに供給するカウンタクロック制御部と
をさらに備える（１）に記載の個体撮像素子。
（３）
前記複数の垂直信号線のそれぞれに対応して設けられ、前記複数の画素のそれぞれから出力される電圧値と参照電圧とを比較する比較部をさらに備え、
前記基準カウンタは、予め定められたカウント期間において、前記ブロック内の垂直信号線のそれぞれに対応する比較部のうち、１の比較部によって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの基準期間の間クロックパルスをカウントし、
前記差分カウンタのそれぞれは、予め定められたカウント期間において、前記基準期間の後、前記ブロック内の他の比較部のそれぞれによって、前記画素から出力される電圧値と参照電圧の大小関係が判定したことが検知されるまでの差分期間の間クロックパルスをカウントする
（１）または（２）に記載の個体撮像素子。
（４）
前記ブロックの前記基準カウンタによるカウント値を記憶する基準メモリ、および、前記ブロック内の複数の前記差分カウンタによるカウント値をそれぞれ記憶する複数の差分メモリと、
前記基準メモリに記憶されたデータを前記画素信号生成部に転送するための１本の信号線からなる基準バス、および、前記差分メモリに記憶されたデータを転送するための複数の信号線からなる差分バスとをさらに備え、
前記画素信号生成部は、
前記基準バス介してシリアルに転送されたデータを蓄積するバッファを備える
（１）乃至（３）のいずれかに記載の個体撮像素子。
（５）
前記差分バスを介して前記ブロック内の差分メモリに記憶されたデータのそれぞれがパラレルに転送される期間と並行して、直後のブロックの前記基準カウンタによるカウント値として転送された前記データが前記基準バスを介してシリアルに転送される
（４）に記載の個体撮像素子。
（６）
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタとを備え、
画素信号生成部により、前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号が生成される
駆動方法。
（７）
複数の画素が２次元の行列状に配置された画素領域、および前記画素領域の画素列に対応して設けられた複数の垂直信号線を有し、
前記複数の垂直信号線のうち、所定数の垂直信号線を単位とするブロック毎に設けられた基準カウンタと、
前記ブロック内の垂直信号線のそれぞれに対応して設けられた差分カウンタと、
前記基準カウンタのカウント値と前記差分カウンタのカウント値を加算することでデジタル化された画素信号を生成する画素信号生成部とを有する個体撮像素子を備える
電子機器。
【符号の説明】
【００８９】
１０  ＣＭＯＳイメージセンサ，  １１  画素アレイ，  １２  カラムＡＤＣ，  １３  垂直走査回路，  １４  水平走査回路，  １５  タイミング制御回路，  １６  ＤＡＣ，  １８  信号処理部，  ３０−１  ブロック，  ３０−ｐ  ブロック，  ３１−１−１乃至３１−１−ｑ  コンパレータ，  ３２−１  ＣＮＴクロック制御部，  ３３−１−１乃至３３−１−ｑ  差分ＣＮＴ，  ３４−１−１乃至３４−１−ｑ  加算器，  ３５−１−１乃至３５−１−ｑ  メモリ，  ５１  差分ＣＮＴデータ転送バス，  ５２  基準ＣＮＴデータ転送バス，  ６００  撮像装置，  ６０２  個体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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