(57)【要約】      （修正有）【課題】複数の半導体デバイスの試験を行う場合に、電源の供給能力が不足することがなく、試験コストの低減及び安定した試験を実施をできる電源供給回路を提供する。【解決手段】第１の外部電源ＶＤＤ１と、第１の外部電源よりも低い電源電圧を具備する第２の外部電源ＶＤＤ２とが供給され、第２の外部電源を昇圧して半導体デバイスにセンス電源を供給するセンス電源供給回路において、第２の外部電源が入力され、第２の外部電源を昇圧してセンス電源として出力する昇圧手段１０と、半導体デバイスの試験を行う場合は、昇圧手段を駆動させずに第１の外部電源をセンス電源として出力し、それ以外の場合は、昇圧手段を駆動させて昇圧手段にて第２の外部電源を昇圧してセンス電源として出力させる電源切替手段４０とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の外部電源と、該第１の外部電源よりも低い電源電圧を具備する第２の外部電源とが供給され、前記第２の外部電源を昇圧して半導体デバイスにセンス電源を供給するセンス電源供給回路において、
前記第２の外部電源が入力され、該第２の外部電源を昇圧して前記センス電源として出力する昇圧手段と、
前記半導体デバイスの試験を行う場合は、前記昇圧手段を駆動させずに前記第１の外部電源を前記センス電源として出力し、それ以外の場合は、前記昇圧手段を駆動させて該昇圧手段にて前記第２の外部電源を昇圧して前記センス電源として出力させる電源切替手段とを有することを特徴とするセンス電源供給回路。
【請求項２】
請求項１に記載のセンス電源供給回路において、
前記昇圧手段は、駆動信号が入力されることによって駆動し、
前記電源切替手段は、
前記センスアンプの試験を行う場合は、前記駆動信号を前記昇圧手段に出力せず、それ以外の場合は、前記駆動信号を前記昇圧手段に出力するゲート素子と、
前記半導体デバイスの試験を行う場合にのみ、前記第１の外部電源を出力するスイッチング素子とを有するセンス電源供給回路。
【請求項３】
第１の外部電源と、該第１の外部電源よりも低い電源電圧を有する第２の外部電源とを用いて半導体デバイスにセンス電源を供給するセンス電源供給方法であって、
前記半導体デバイスの試験を行う場合は、前記第１の外部電源を前記センス電源として出力し、それ以外の場合は、前記第２の外部電源を昇圧して前記センス電源として出力するセンス電源供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスにセンス電源を供給するセンス電源供給回路及びセンス電源供給方法に関する。
【背景技術】
【０００２】
低消費電力メモリ用の次期インターフェースとなるＬＰＤＤＲ２等のように、２つの外部電源によって駆動する半導体デバイスが用いられている（例えば、特許文献１参照）。ＬＰＤＤＲ２においては、外部電源としてＶＤＤ１と、ＶＤＤ１よりも電源電圧が低いＶＤＤ２との２つを用いているが、通常のシステム動作上では、ＶＤＤ１の消費電流の方が、規格が厳しく設定されている。そのため、製品としては、ＶＤＤ１の消費電流を抑制するために、なるべくＶＤＤ２を使用する回路構成が採用されている。
【０００３】
図３は、センスアンプにセンス電源を供給するセンス電源供給回路の一例を示す図である。
【０００４】
本例は図３に示すように、昇圧回路１１０と、ＦＥＴ１２０と、アンプ１３０とを有しており、外部電源ＶＤＤ２を用いてセンス電源ＶＯＤを供給するものである。
【０００５】
図３に示すセンス電源供給回路のように、外部電源ＶＤＤ２を用いてセンス電源ＶＯＤを供給する場合、センス電源ＶＯＤもこのセンス電源ＶＯＤのソースとなるＶＯＤＰＰも外部電源ＶＤＤ２よりも電源電圧が高いため、外部電源ＶＤＤ２を昇圧する必要がある。具体的には、センス電源ＶＯＤとＶＯＤＰＰと外部電源ＶＤＤ２との電圧の大小関係は、ＶＯＤＰＰ＞ＶＯＤ＞ＶＤＤ２となっている。
【０００６】
そこで、昇圧回路１１０を設け、この昇圧回路１１０において、入力された昇圧回路駆動信号に応じて、外部電源ＶＤＤ２を昇圧してＶＯＤＰＰとして出力する。昇圧回路１１０から出力されたＶＯＤＰＰは、ＦＥＴ１２０を介してセンス電源ＶＯＤとして出力されてセンスアンプに供給されることになる。ＦＥＴ１２０においては、ＶＯＤリファレンスＬｖ．が印加された状態でセンス電源ＶＯＤがモニターされており、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも低い場合にＶＯＤＰＰがＦＥＴ１２０を介してセンス電源ＶＯＤとして出力され、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも高い場合にＶＯＤＰＰが出力されない構成となっている。これにより、ＶＯＤリファレンスＬｖ．に応じた一定の電源電圧を有するセンス電源ＶＯＤがセンスアンプに供給されることになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２１３０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、センス電源ＶＯＤはセンスアンプ活性化時のビット線への供給源となるために消費電流が大きく、また、上述したように外部電源ＶＤＤ２を昇圧する場合、昇圧による変換効率分、外部電源ＶＤＤ２の消費電流が大きくなってしまう。このような消費電流の増大により、メモリに対して例えば２５６チップの試験を同時に行う際、外部電源ＶＤＤ２の負荷が過大となってテスタへの供給能力が不足してしまう虞れがある。そのため、例えば、ウェハ試験時のプローブカードの設計を行う際、試験を同時に行うチップ数を減らして行うことになり、試験にかかるコストが増大してしまうことになる。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明は、
第１の外部電源と、該第１の外部電源よりも低い電源電圧を具備する第２の外部電源とが供給され、前記第２の外部電源を昇圧して半導体デバイスにセンス電源を供給するセンス電源供給回路において、
前記第２の外部電源が入力され、該第２の外部電源を昇圧して前記センス電源として出力する昇圧手段と、
前記半導体デバイスの試験を行う場合は、前記昇圧手段を駆動させずに前記第１の外部電源を前記センス電源として出力し、それ以外の場合は、前記昇圧手段を駆動させて該昇圧手段にて前記第２の外部電源を昇圧して前記センス電源として出力させる電源切替手段とを有することを特徴とする。
【００１０】
上記のように構成された本発明は、通常時は、第１の外部電源と第２の外部電源のうち、電源電圧が低い第２の外部電源を昇圧手段にて昇圧してセンス電源として半導体デバイスに供給するものであるが、半導体デバイスの試験を行う場合は、第２の外部電源を昇圧せずに第１の外部電源をセンス電源として半導体デバイスに供給する。このように、半導体デバイスの試験時は、第２の外部電源を用いずに第１の外部電源をセンス電源として半導体デバイスに供給するので、第２の外部電源を昇圧するための昇圧手段を駆動する必要がなくなり、複数の半導体デバイスの試験を行う場合にその供給能力が不足することがなくなり、試験にかかるコストの低減及び試験の安定した実施が図られる。
【００１１】
また、第１の外部電源と、該第１の外部電源よりも低い電源電圧を有する第２の外部電源とを用いて半導体デバイスにセンス電源を供給するセンス電源供給方法であって、
前記半導体デバイスの試験を行う場合は、前記第１の外部電源を前記センス電源として出力し、それ以外の場合は、前記第２の外部電源を昇圧して前記センス電源として出力する。
【発明の効果】
【００１２】
本発明によれば、半導体デバイスの試験時は、通常時に半導体デバイスに供給するセンス電源に用いる第２の外部電源を用いずに第１の外部電源をセンス電源として半導体デバイスに供給する構成とすることにより、第２の外部電源を昇圧するための昇圧手段を駆動する必要がなくなり、複数の半導体デバイスの試験を行う場合にその供給能力が不足することがなくなり、試験にかかるコストの低減及び試験の安定した実施を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明のセンス電源供給回路の実施の一形態を示す図である。
【図２】図１に示したセンス電源供給回路の動作を説明するためのタイミングチャートである。
【図３】センスアンプにセンス電源を供給するセンス電源供給回路の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明のセンス電源供給回路の実施の一形態を示す図である。
【００１６】
本形態は図１に示すように、昇圧回路１０と、ＦＥＴ２０と、アンプ３０と、電源切替部４０とを有し、センスアンプにセンス電源ＶＯＤを供給するものである。
【００１７】
電源切替部４０は、第１の外部電源ＶＤＤ１が供給され、２つのインバータ４１，４３と、スイッチング素子となるＦＥＴ４２と、ＡＮＤ回路４４とから構成されており、外部から、ＶＤＤ１／センス電源ショート信号と、昇圧回路Ｅｎａｂｌｅ信号とが入力され、センス電源ＶＯＤのソースとなるＶＯＤＰＰを出力する。
【００１８】
インバータ４１は、ＶＤＤ１／センス電源ショート信号が入力され、その出力がＦＥＴ４２のゲートに接続されている。ＦＥＴ４２は、ソースが外部電源ＶＤＤ１に接続され、ドレインがＦＥＴ２０のソースに接続されている。インバータ４３は、ＶＤＤ１／センス電源ショート信号が入力され、その出力がＡＮＤ回路４４の一方の入力端子に接続されている。ＡＮＤ回路４４は、他方の入力端子から昇圧回路Ｅｎａｂｌｅ信号が入力され、その出力が昇圧回路１０に接続されている。このインバータ４３及びＡＮＤ回路４４から本発明のゲート素子が構成されている。
【００１９】
昇圧回路１０は、ＡＮＤ回路４４の出力と、第２の外部電源ＶＤＤ２と、ＦＥＴ２０のソースに接続されている。ＦＥＴ２０は、ソースがＦＥＴ４２のドレイン及び昇圧回路１０に接続され、ゲートがアンプ３０の出力に接続され、ドレインがアンプ３０の一方の入力に接続されるとともに、センス電源ＶＯＤの出力となっている。アンプ３０は、他方の入力からＶＯＤリファレンスＬｖ．が入力される。
【００２０】
なお、センス電源ＶＯＤとＶＯＤＰＰと外部電源ＶＤＤ１，ＶＤＤ２との電圧の大小関係は、ＶＤＤ１＞ＶＯＤＰＰ＞ＶＯＤ＞ＶＤＤ２となっている。
【００２１】
以下に、上記のように構成されたセンス電源供給回路の動作について説明する。
【００２２】
図２は、図１に示したセンス電源供給回路の動作を説明するためのタイミングチャートである。
【００２３】
まず、半導体デバイスとなるメモリの試験時ではない通常時の動作について説明する。
【００２４】
通常時は、昇圧回路Ｅｎａｂｌｅ信号は、“Ｅｎａｂｌｅ”となっており、また、ＶＤＤ１／センス電源ショート信号は、“Ｄｉｓａｂｌｅ”となっている。
【００２５】
昇圧回路Ｅｎａｂｌｅ信号が“Ｅｎａｂｌｅ”となっているとともに、ＶＤＤ１／センス電源ショート信号が“Ｄｉｓａｂｌｅ”となっていることにより、ＡＮＤ回路４４から昇圧回路駆動信号が出力され、昇圧回路１０が駆動する。そして、昇圧回路１０において、外部電源ＶＤＤ２が昇圧されてＶＯＤＰＰとして出力され、ＦＥＴ２０のソースに供給される。
【００２６】
また、ＶＤＤ１／センス電源ショート信号が“Ｄｉｓａｂｌｅ”となっていることにより、ＦＥＴ４２においてはドレイン電流が流れることがなく、外部電源ＶＤＤ１は、ＦＥＴ４２を介してＶＯＤＰＰとしてＦＥＴ２０のソースに供給されない。
【００２７】
これにより、昇圧回路１０から出力されたＶＯＤＰＰがＦＥＴ２０を介してセンス電源ＶＯＤとして出力され、センスアンプに供給される。なおこの際、ＦＥＴ２０においては、ＶＯＤリファレンスＬｖ．が印加された状態でセンス電源ＶＯＤがモニターされており、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも低い場合にＶＯＤＰＰがＦＥＴ２０を介してセンス電源ＶＯＤとして出力され、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも高い場合にＶＯＤＰＰが出力されない構成となっている。それにより、ＶＯＤリファレンスＬｖ．に応じた一定の電源電圧を有するセンス電源がセンスアンプに供給されることになる。
【００２８】
このように、センス電源ＶＯＤ及びそのソースとなるＶＯＤＰＰは、外部電源ＶＤＤ１の消費電流を抑制するために、外部電源ＶＤＤ２を用いてこの外部電源ＶＤＤ２を昇圧することで生成しているが、半導体デバイスとなるメモリの試験時においては、システム上の動作規格を無視することができるため、外部電源ＶＤＤ１の消費電流を抑制する必要がない。そこで、メモリの試験時においては、外部電源ＶＤＤ１を用いてセンス電源ＶＯＤを供給する。
【００２９】
以下に、メモリの試験時の動作について説明する。
【００３０】
メモリの試験時は、昇圧回路Ｅｎａｂｌｅ信号が、“Ｄｉｓａｂｌｅ”となり、また、ＶＤＤ１／センス電源ショート信号が、“Ｅｎａｂｌｅ”となる。
【００３１】
昇圧回路Ｅｎａｂｌｅ信号が“Ｄｉｓａｂｌｅ”となっているとともに、ＶＤＤ１／センス電源ショート信号が“Ｅｎａｂｌｅ”となっていることにより、ＡＮＤ回路４４からは昇圧回路駆動信号が出力されず、昇圧回路１０は駆動しない。
【００３２】
また、ＶＤＤ１／センス電源ショート信号が“Ｅｎａｂｌｅ”となっていることにより、ＦＥＴ４２においてはドレイン電流が流れ、外部電源ＶＤＤ１が、ＦＥＴ４２を介してＶＯＤＰＰとしてＦＥＴ２０のソースに供給される。
【００３３】
これにより、外部電源ＶＤＤ１によるＶＯＤＰＰがＦＥＴ２０を介してセンス電源ＶＯＤとして出力され、センスアンプに供給される。なおこの場合も、ＦＥＴ２０においては、ＶＯＤリファレンスＬｖ．が印加された状態でセンス電源ＶＯＤがモニターされており、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも低い場合にＶＯＤＰＰがＦＥＴ２０を介してセンス電源ＶＯＤとして出力され、センス電源ＶＯＤの電源電圧がＶＯＤリファレンスＬｖ．よりも高い場合にＶＯＤＰＰが出力されない構成となっている。それにより、ＶＯＤリファレンスＬｖ．に応じた一定の電源電圧を有するセンス電源がセンスアンプに供給されることになる。
【００３４】
上述したように本形態においては、メモリの試験時は、通常時にセンスアンプに供給するセンス電源に用いる外部電源ＶＤＤ２を用いずに、電源電圧が高い外部電源ＶＤＤ１をセンス電源としてセンスアンプに供給することにより、外部電源ＶＤＤ２を昇圧するための昇圧回路１０を駆動する必要がなくなる。そして、昇圧回路１０における変換効率分を含めた外部電源ＶＤＤ２の消費電流を削減することができ、複数の半導体デバイスの試験を行う場合に、テスタへの外部電源ＶＤＤ２のドライバ供給電流を削減することができる。その結果、同時に試験を行うメモリの数を増やすことができ、かつ、その供給能力に対してマージンが増え、試験にかかるコストの低減及び試験の安定した実施を図ることができる。
【符号の説明】
【００３５】
１０    昇圧回路
２０，４２    ＦＥＴ
３０    アンプ
４０    電源切替部
４１，４３    インバータ
４４    ＡＮＤ回路
【図１】
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【図２】
2013228219.tif 000004
【図３】
2013228219.tif 000005