(57)【要約】【課題】容易に作製することができ、ゲート絶縁膜を有しているゲート閾値電圧が正となる窒化物半導体を用いた半導体装置を提供する。【解決手段】基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成された半導体膜と、前記半導体膜の上に形成された電極と、を有し、前記半導体膜には、フッ素が含まれていることを特徴とする半導体装置により上記課題を解決する。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体膜と、
前記半導体膜の上に形成された電極と、
を有し、前記半導体膜には、フッ素が含まれていることを特徴とする半導体装置。
【請求項２】
前記半導体膜には、更に、ボロンが含まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体膜は、ポリシリコン、又は、アモルファスシリコンであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁膜には、フッ素が含まれていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜の上に、半導体膜を形成する工程と、
前記半導体膜に、フッ素成分を含むイオンを注入する工程と、
前記半導体膜の上に、電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記フッ素成分を含むイオンは、Ｆ＋、ＢＦ２＋、ＳｉＦ４をイオン化させたもの、ＣＦ４をイオン化させたもののうちの１または２以上を含むものであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記フッ素成分を含むイオンは、ＢＦ２＋であって、
前記イオンを注入する工程におけるＢＦ２＋のドーズ量は、７．５×１０１３ｃｍ−２以上、１．５×１０１４ｃｍ−２以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、
前記半導体膜の上に、電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
窒化物半導体を用いたＨＥＭＴは、例えば、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等により形成された基板が用いられる。
【０００４】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）や、ＧａＡｓ（１．４ｅＶ）よりも大きく、高い破壊電圧強度を有している。また、飽和電子速度が大きく、高電圧動作、かつ、高出力を得ることができるため、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイス等に用いることができる。更に、トランジスタにおけるリーク電流を抑制するため、ゲート電極の下に絶縁膜を形成した絶縁ゲート構造のデバイスも開示されている（例えば、特許文献２）。
【０００５】
また、このような窒化物半導体を用いたＨＥＭＴにおいては、ゲート電極には金属やポリシリコン等の導電性を有する材料が用いられている（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１０−１９９４８１号公報
【特許文献３】特表２００７−５２６６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲート絶縁膜が形成されている窒化物半導体を用いたＨＥＭＴについて、図１に基づき説明する。この窒化物半導体を用いたＨＥＭＴは、ＭＩＳ（Metal Insulator Semiconductor）構造のＨＥＭＴであり、シリコン等の基板９１０の上に、バッファ層９１１、電子走行層９２１、電子供給層９２２、キャップ層９２３等の窒化物半導体層が積層形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍の電子走行層９２１には、２ＤＥＧ（two dimensional electron gas）９２１ａが形成される。尚、電子走行層９２１はＧａＮ等により形成されており、電子供給層９２２はＡｌＧａＮ等により形成されており、キャップ層９２３はＧａＮ等により形成されている。
【０００８】
このように形成された窒化物半導体層においては、ゲート閾値電圧をできるだけ正にシフトさせるため、ゲート電極９５１が形成される領域には、キャップ層９２３及び電子供給層９２２の一部を除去することにより、リセス９３０が形成されている。リセス９３０が形成されている領域の上には、ゲート絶縁膜９４０が形成されており、ゲート絶縁膜９４０の上には、金属膜によりゲート電極９５１が形成されている。また、ゲート電極９５１が形成される領域を除くキャップ層９２３の上には、第１の絶縁層９６１及び第２の絶縁層９６２が積層形成されている。また、第１の絶縁層９６１及び第２の絶縁層９６２において、ソース電極９５２及びドレイン電極９５３が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極９５２及びドレイン電極９５３が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域９７０が形成されている。
【０００９】
このような構造の窒化物半導体を用いたＨＥＭＴでは、ゲート電極９５１とゲート絶縁膜９４０との界面及びゲート絶縁膜９４０において、電子がトラップされやすく、ゲート閾値電圧が負になりやすい。しかしながら、半導体装置においては、接続される装置との整合性等の観点からは、ゲート閾値電圧が正となるノーマリーオフであることが望ましい。更には、このような半導体装置は、容易に製造することができるものであることが望ましい。
【００１０】
よって、容易に作製することができ、ゲート閾値電圧が正となるゲート絶縁膜を有している窒化物半導体を用いた半導体装置が求められている。
【課題を解決するための手段】
【００１１】
本実施の形態の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成された半導体膜と、前記半導体膜の上に形成された電極と、を有し、前記半導体膜には、フッ素が含まれていることを特徴とする。
【００１２】
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、半導体膜を形成する工程と、前記半導体膜に、フッ素成分を含むイオンを注入する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする。
【００１３】
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１４】
開示の半導体装置及び半導体装置の製造方法によれば、容易に作製することができ、ゲート閾値電圧が正となるゲート絶縁膜を有している窒化物半導体を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】ゲート絶縁膜を有する半導体装置の構造図
【図２】第１の実施の形態における半導体装置の構造図
【図３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図８】ＢＦ２＋のドーズ量とゲート閾値電圧Ｖｔｈとの相関図
【図９】ＢＦ２＋のドーズ量とオン抵抗との相関図
【図１０】半導体装置におけるゲート電圧とドレイン電流との相関図
【図１１】１枚のウェハに形成される半導体装置のゲート閾値電圧の分布の説明図
【図１２】第２の実施の形態における半導体装置の構造図
【図１３】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１５】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１６】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１７】第２の実施の形態における半導体装置の製造方法の工程図（５）
【図１８】第３の実施の形態における半導体装置の製造方法の説明図
【図１９】第３の実施の形態における他の半導体装置の製造方法の説明図
【発明を実施するための形態】
【００１６】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１７】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、窒化物半導体を用いたＨＥＭＴであり、図２に示されるように、基板１０の上に、窒化物半導体層としてバッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３が積層形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には、２ＤＥＧ２１ａが形成される。本実施の形態においては、電子走行層２１はＧａＮ等により形成されており、電子供給層２２はＡｌＧａＮ等により形成されており、キャップ層２３はＧａＮ等により形成されている。尚、本実施の形態における説明では、キャップ層２３が形成されている構造の半導体装置について説明するが、キャップ層２３が形成されていない構造のものであってもよい。
【００１８】
このように形成された窒化物半導体層においては、ゲート閾値電圧をできるだけ正にシフトさせるため、ゲート電極５１が形成される領域のキャップ層２３及び電子供給層２２の一部を除去することにより、リセス３０が形成されている。リセス３０が形成されている領域の上には、ＳｉＯ２等により形成されているゲート絶縁膜となる絶縁膜４０、シリコンにより形成された半導体膜４１、ゲート電極５１が積層して形成されている。また、ゲート電極５１が形成される領域を除くキャップ層２３の上には、第１の絶縁層６１及び第２の絶縁層６２が積層形成されている。第１の絶縁層６１及び第２の絶縁層６２において、ソース電極５２及びドレイン電極５３が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極５２及びドレイン電極５３が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域７０が形成されている。また、ゲート絶縁膜となる絶縁膜４０は、ＳｉＯ２以外にも、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３等により形成されているものであってもよい。
【００１９】
本実施の形態における半導体装置においては、ゲート絶縁膜となる絶縁膜４０とゲート電極５１との間には半導体膜４１が形成されており、この半導体膜４１は、フッ素がドープされているポリシリコンまたはアモルファスシリコン膜により形成されている。このように、ポリシリコンまたはアモルファスシリコンにフッ素がドープされたものにより半導体層４１を形成することにより、シリコンの終端にフッ素（Ｆ）が結合し、終端処理がなされる。従って、絶縁膜４０とゲート電極５１との間、即ち、半導体膜４１が形成されている領域においては、電子がトラップされにくくなる。更に、フッ素をドープする際に、同時にｐ型となる不純物材料をドープしてもよい。このような不純物材料としては、ボロン（Ｂ）等が挙げられる。具体的には、ＢＦ２＋をドープすることにより、フッ素とボロンを同時にドープすることができる。また、このようにシリコン層にドープされたフッ素は、隣接して形成されている絶縁膜４０に拡散する。絶縁膜４０にフッ素が入り込むことにより、絶縁膜４０における比誘電率が低くなり、絶縁膜４０における容量が低くなるため、半導体装置における周波数特性等の電気的な特性を向上させることもできる。
【００２０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２１】
最初に、図３（ａ）に示すように、基板１０上にバッファ層１１を形成し、バッファ層１１の上に、電子走行層２１、電子供給層２２、キャップ層２３等を順次ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には、２ＤＥＧ２１ａが形成される。尚、本実施の形態における半導体装置において、電子走行層２１、電子供給層２２、キャップ層２３等は、窒化物半導体層となるものである。
【００２２】
基板１０としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。本実施の形態においては、基板１０はＳｉ基板を用いている。
【００２３】
バッファ層１１は、ＡｌｘＧａ（１−ｘ）Ｎにより形成されており、組成比を変えた積層膜により形成してもよい。尚、Ｘの値は０＜Ｘ≦１である。
【００２４】
電子走行層２１は、第１の半導体層となる層であり、厚さが約１．１μｍのインテンショナリーアンドープＧａＮにより形成されている。
【００２５】
電子供給層２２は、第２の半導体層となる層であり、厚さが約２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層２２は、Ｓｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。また、電子供給層２２は、ＡｌＹＧａ（１−Ｙ）Ｎとした場合、Ｙの値が１５％以上、２５％以下であることが好ましい。更に、電子供給層２２は、ＩｎＡｌＮ等により形成されたものであってもよい。
【００２６】
キャップ層２３は、第３の半導体層となる層であり、厚さが約２ｎｍのＧａＮにより形成されている。
【００２７】
本実施の形態においては、ＭＯＶＰＥでは、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられ、Ｓｉの原料ガスにはＳｉＨ４（モノシラン）等が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２８】
次に、図３（ｂ）に示すように、窒化物半導体層にリセス３０を形成し、更に、窒化物半導体層に素子分離領域７０を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス３０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｃｌ２及びＳＦ６等を含むエッチングガスを用いてＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域におけるキャップ層２３及び電子供給層２２の一部を除去する。本実施の形態においては、レジストパターンが形成されていない領域において、電子供給層２２の厚さが２ｎｍ〜７ｎｍ残った状態となるまでエッチングを行なう。これにより、窒化物半導体層にリセス３０を形成することができる。次に、レジストパターンを有機溶剤等により除去した後、再度、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域７０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における窒化物半導体層にＡｒまたはＢのイオンを注入することにより、素子分離領域７０を形成する。本実施の形態においては、Ａｒイオンの注入を行なうことにより、窒化物半導体層におけるＡｌＧａＮ、ＧａＮの結晶を破壊し、素子分離領域７０を形成する。具体的には、このＡｒのイオン注入は、最初に加速エネルギーが１７０ｋｅＶ、ドーズ量が５×１０１３ｃｍ−２でイオン注入を行ない、次に、加速エネルギーが１００ｋｅＶ、ドーズ量が１×１０１３ｃｍ−２でイオン注入を行なう。この後、レジストパターンは有機溶剤等により除去する。尚、素子分離領域７０は、上述したレジストパターンが形成されていない領域における窒化物半導体層をエッチング等により除去することによっても、形成することが可能である。
【００２９】
次に、図４（ａ）に示すように、リセス３０が形成されている領域に開口部６１ａを有する第１の絶縁層６１を形成する。具体的には、最初に、キャップ層２３が形成されている面の上に、ＣＶＤ（Chemical Vapor Deposition）により、ＳｉＮ等の第１の絶縁層６１を成膜する。本実施の形態では、第１の絶縁層６１は、膜厚が２００ｎｍ〜３００ｎｍのＳｉＮ膜を成膜することにより形成されている。この後、第１の絶縁層６１の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより開口部６１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の第１の絶縁層６１をＨＦ等の薬液を用いたウェットエッチング、または、ＲＩＥ等のドライエッチングにより除去し、開口部６１ａを形成する。この後、レジストパターンは有機溶剤等により除去する。
【００３０】
次に、図４（ｂ）に示すように、リセス３０及び第１の絶縁層６１が形成されている面の上に、ゲート絶縁膜となる絶縁膜４０、半導体膜４１、イオン注入制御膜４２を順次積層形成する。具体的には、最初に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、ＡｌＮ、ＳｉＮ等によりゲート絶縁膜となる絶縁膜４０を形成する。本実施の形態においては、絶縁膜４０は、膜厚が約２０ｎｍのＡｌＮ膜と、膜厚が約２０ｎｍのＳｉＮ膜とを積層することにより形成されている。尚、絶縁膜４０を成膜した後、窒素雰囲気中において、６２０℃で３０秒間のアニールを行なってもよい。
【００３１】
次に、絶縁膜４０の上に、ＭＯＶＣＤにより、半導体膜４１、イオン注入制御膜４２を順次成膜する。半導体膜４１は、ポリシリコンまたはアモルファスシリコン等により形成されており、イオン注入制御膜４２は、ＳｉＮまたはＳｉＯ２等により形成されている。尚、本実施の形態においては、半導体膜４１は、膜厚が約５０ｎｍのポリシリコンにより形成されており、イオン注入制御膜４２は、膜厚が４０ｎｍのＳｉＮにより形成されている。また、イオン注入制御膜４２を形成しなくとも、半導体膜４１にＢＦ２＋等のイオンを注入することができれば、イオン注入制御膜４２は形成する必要はない。
【００３２】
次に、図５（ａ）に示すように、イオン注入制御膜４２を介し、半導体膜４１にフッ素イオンの注入を行なう。注入されるイオンとしては、Ｆ＋、ＢＦ２＋、ＳｉＦ４をイオン化させたもの、ＣＦ４をイオン化させたもの等が挙げられる。尚、注入されるイオンとしてＢＦ２＋を用いた場合には、Ｆと同時にＢも半導体膜４１に注入される。従って、半導体膜４１がシリコンである場合には、注入されたＢはｐ型の不純物元素となるものであるため、より一層閾値電圧を正にしやすくなる。本実施の形態においては、注入されるイオンとしてＢＦ２＋を用い、加速エネルギーは２０ｋｅＶ、ドーズ量は７．５×１０１３ｃｍ−２以上、１．５×１０１４ｃｍ−２未満でイオン注入を行なっている。この後、窒素等の雰囲気中において、熱処理温度９００℃で熱処理を行なうことにより、注入された不純物元素であるドーパントを活性化させる。この熱処理はＲＴＡ（rapid thermal annealing）により行なう。
【００３３】
次に、図５（ｂ）に示すように、ＨＦ等の薬液を用いたウェットエッチングにより、イオン注入制御膜４２を除去した後、半導体膜４１の上にゲート電極５１を形成するための金属膜５１ａをスパッタリング又は真空蒸着により成膜する。金属膜５１ａを形成する材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ等が挙げられる。本実施の形態においては、金属膜５１ａは、膜厚が約５０ｎｍのＴａＮ膜と膜厚が約４００ｎｍのＡｌ膜とを積層することにより形成されている。
【００３４】
次に、図６（ａ）に示すように、金属膜５１ａの上にゲート電極５１を形成するためのレジストパターン８１を形成する。具体的には、金属膜５１ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、金属膜５１ａにおいてゲート電極５１が形成される領域の上にレジストパターン８１を形成する。
【００３５】
次に、図６（ｂ）に示すように、ドライエッチングにより、レジストパターン８１が形成されていない領域における金属膜５１ａ、半導体膜４１、絶縁膜４０を除去する。これにより、残存する金属膜５１ａによりゲート電極５１が形成される。このドライエッチングは、塩素を含むガスをエッチングガスとして用いて行なうものであるため、第１の絶縁層６１の表面においてエッチングがストップする。この後、レジストパターン８１は有機溶剤等により除去する。
【００３６】
次に、図７（ａ）に示すように、第１の絶縁層６１の上に、パッシベーション膜となる第２の絶縁層６２を成膜し、平坦化処理を行なった後、ソース電極５２及びドレイン電極５３を形成するための開口部６２ａ及び６２ｂを形成する。具体的には、第１の絶縁層６１及びゲート電極５１の上に、ＣＶＤにより膜厚が約３００ｎｍのＳｉＯ２膜を成膜することにより第２の絶縁層６２を形成し、更に、スピンオングラス等の成膜、または、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。この後、第２の絶縁層６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部６２ａ及び６２ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における第２の絶縁層６２及び第１の絶縁層６１を除去し、キャップ層２３の表面を露出させることにより、開口部６２ａ及び６２ｂを形成する。このエッチングでは、第２の絶縁層６２は、ＳｉＯ２膜により形成されているため、塩素成分を含むエッチングガスによりエッチングを行ない、第１の絶縁層６１は、ＳｉＮ膜により形成されているため、フッ素成分を含むエッチングガスによりエッチングを行なう。
【００３７】
次に、図７（ｂ）に示すように、ソース電極５２及びドレイン電極５３を形成する。具体的には、スパッタリングにより、膜厚が約２５ｎｍのＴｉ膜と膜厚が約３００ｎｍのＡｌ膜とを積層して成膜することにより、開口部６２ａ及び６２ｂを埋め込みソース電極５２及びドレイン電極５３を形成する。ソース電極５２及びドレイン電極５３を形成する方法としては、例えば、開口部６２ａ及び６２ｂを形成する際に用いたレジストパターンをドライエッチング後も残し、このレジストパターンが形成されているものの上に、金属膜を真空蒸着により成膜する。この後、有機溶剤に浸漬させることにより、レジストパターンの上に形成された金属膜をリフトオフによりレジストパターンとともに除去することにより形成することができる。以上の工程により、本実施の形態における半導体装置を製造することができる。
【００３８】
（半導体膜４１に注入されるＢＦ２＋のドーズ量）
次に、半導体膜４１に注入されるＢＦ２＋のドーズ量について説明する。図８は、半導体膜４１に注入されるＢＦ２＋のドーズ量とゲート閾値電圧Ｖｔｈとの関係を示すものであり、図９は、半導体膜４１に注入されるＢＦ２＋のドーズ量とオン抵抗との関係を示すものである。
【００３９】
図８に示されるように、半導体膜４１に注入されるＢＦ２＋のドーズ量を増加させることにより、ゲート閾値電圧Ｖｔｈを高くすることができる。熱処理温度が９００℃の場合では、ＢＦ２＋のドーズ量が、７．５×１０１３ｃｍ−２以上で、閾値電圧Ｖｔｈが正となり、半導体装置をノーマリーオフにすることができる。尚、熱処理温度については、ＢＦ２＋のドーズ量が１．０×１０１４ｃｍ−２の場合では、熱処理温度は１０００℃の場合よりも、９００℃の場合の方が、ゲート閾値電圧Ｖｔｈが高くなる。
【００４０】
また、図９に示されるように、半導体膜４１に注入されるＢＦ２＋のドーズ量を増加させると、オン抵抗が高くなる。熱処理温度が９００℃の場合では、ＢＦ２＋のドーズ量が、１．５×１０１４ｃｍ−２以下で、オン抵抗は４００Ω以下となる。尚、熱処理温度については、ＢＦ２＋のドーズ量が１．０×１０１４ｃｍ−２の場合では、熱処理温度は１０００℃の場合よりも、９００℃の場合の方がオン抵抗は低くなる。これは、熱処理温度が１０００℃になると、窒化物半導体層にもフッ素が拡散してしまい、窒化物半導体層における抵抗が高くなってしまうためと考えられる。
【００４１】
以上より、半導体層４１における熱処理温度は、１０００℃よりも９００℃が好ましい。また、半導体膜４１に注入されるＢＦ２＋のドーズ量は、７．５×１０１３ｃｍ−２以上、１．５×１０１４ｃｍ−２以下とすることにより、ゲート閾値電圧が正であって、比較的オン抵抗の低い半導体装置を得ることができる。即ち、ゲート閾値電圧が正であって、オン抵抗が４００Ω以下となる半導体装置を得ることができる。尚、半導体膜４１にＦ＋をイオン注入する場合においては、１つのイオンに含まれるＦの数が半分になるため、Ｆ＋のドーズ量は、１．５×１０１４ｃｍ−２以上、３．０×１０１４ｃｍ−２以下であることが好ましい。また、ＳｉＦ４をイオン化させたもの、ＣＦ４をイオン化させたものをイオン注入する場合には、注入される１つのイオンに含まれるフッ素の数をＮとすると、ドーズ量は、１．５×１０１４／Ｎｃｍ−２以上、３．０×１０１４／Ｎｃｍ−２以下であることが好ましい。
【００４２】
（ゲート閾値電圧）
次に、図１０及び図１１に基づき本実施の形態における半導体装置の電気的特性について説明する。
【００４３】
図１０は、本実施の形態における半導体装置１０Ａと、図１に示す構造の半導体装置１０ＢにおけるＶｇ−Ｉｄ特性（ゲート電圧−ドレイン電流特性）を示す。図１０に示されるように、本実施の形態における半導体装置１０Ａは、図１に示す構造の半導体装置１０Ｂよりも、ゲート電圧における立ち上がりは正方向のシフトしている。
【００４４】
図１１は、本実施の形態における半導体装置１０Ａと、図１に示す構造の半導体装置１０Ｂにおいて、１枚のウェハにおけるゲート閾値電圧Ｖｔｈの分布を示す。図１１に示されるように、図１に示す構造の半導体装置１０Ｂのゲート閾値電圧Ｖｔｈは、すべて負であるのに対し、本実施の形態における半導体装置１０Ａのゲート閾値電圧Ｖｔｈは、殆どが正である。このように、本実施の形態における半導体装置は、ゲート絶縁膜となる絶縁膜が形成されている半導体装置において、ゲート閾値電圧Ｖｔｈを正にすることができる。尚、図１０と図１１に示されるデータは、各々の説明のため別々に作製したものであり、双方における値は必ずしも一致はしていない。
【００４５】
よって、本実施の形態における半導体装置は、簡単な方法で容易に製造することができるものであって、ゲート閾値電圧を正にすることができるものである。
【００４６】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、窒化物半導体を用いたＨＥＭＴであり、図１２に示されるように、基板１０の上に、窒化物半導体層としてバッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３が積層形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には、２ＤＥＧ２１ａが形成される。本実施の形態においては、電子走行層２１はＧａＮ等により形成されており、電子供給層２２はＡｌＧａＮ等により形成されており、キャップ層２３はＧａＮ等により形成されている。尚、本実施の形態における説明では、キャップ層２３が形成されている構造の半導体装置について説明するが、キャップ層２３が形成されていない構造のものであってもよい。
【００４７】
このように形成された窒化物半導体層とゲート電極５１との間には、ＳｉＯ２等により形成されているゲート絶縁膜となる絶縁膜４０、シリコンにより形成された半導体膜４１が積層して形成されている。また、ゲート電極５１が形成される領域を除くキャップ層２３の上には、第１の絶縁層６１及び第２の絶縁層６２が積層して形成されている。第１の絶縁層６１及び第２の絶縁層６２において、ソース電極５２及びドレイン電極５３が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極５２及びドレイン電極５３が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域７０が形成されている。また、ゲート絶縁膜となる絶縁膜４０は、ＳｉＯ２以外にも、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３等により形成されているものであってもよい。
【００４８】
本実施の形態における半導体装置においては、ゲート絶縁膜となる絶縁膜４０とゲート電極５１との間には半導体膜４１が形成されており、この半導体膜４１は、フッ素がドープされているポリシリコンまたはアモルファスシリコン膜により形成されている。このように、ポリシリコンまたはアモルファスシリコンにフッ素がドープされたものにより半導体層４１を形成することにより、シリコンの終端にフッ素が結合し、終端処理がなされる。従って、絶縁膜４０とゲート電極５１との間、即ち、半導体膜４１が形成されている領域においては、電子がトラップされにくくなる。更に、フッ素をドープする際に、同時にｐ型となる不純物材料をドープしてもよい。このような不純物材料としては、ボロン等が挙げられる。具体的には、ＢＦ２＋をドープすることにより、フッ素とボロンを同時にドープすることができる。また、このようにシリコン層にドープされたフッ素は、隣接して形成されている絶縁膜４０に拡散する。絶縁膜４０にフッ素が入り込むことにより、絶縁膜４０における比誘電率が低くなり、絶縁膜４０における容量が低くなるため、半導体装置における周波数特性の電気的特性の電気的特性を向上させることもできる。
【００４９】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００５０】
最初に、図１３（ａ）に示すように、基板１０上にバッファ層１１を形成し、バッファ層１１の上に、電子走行層２１、電子供給層２２、キャップ層２３等を順次ＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍の電子走行層２１には、２ＤＥＧ２１ａが形成される。尚、本実施の形態における半導体装置において、電子走行層２１、電子供給層２２、キャップ層２３等は、窒化物半導体層となるものである。
【００５１】
基板１０としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。本実施の形態においては、基板１０はＳｉ基板を用いている。
【００５２】
バッファ層１１は、ＡｌｘＧａ（１−ｘ）Ｎにより形成されており、組成比を変えた積層膜により形成してもよい。尚、Ｘの値は０＜Ｘ≦１である。
【００５３】
電子走行層２１は、第１の半導体層となる層であり、厚さが約１．１μｍのインテンショナリーアンドープＧａＮにより形成されている。
【００５４】
電子供給層２２は、第２の半導体層となる層であり、厚さが約２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層２２は、Ｓｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。また、電子供給層２２は、ＡｌＹＧａ（１−Ｙ）Ｎとした場合、Ｙの値が１５％以上、２５％以下であることが好ましい。更に、電子供給層２２は、ＩｎＡｌＮ等により形成されたものであってもよい。
【００５５】
キャップ層２３は、第３の半導体層となる層であり、厚さが約２ｎｍのＧａＮにより形成されている。
【００５６】
本実施の形態においては、ＭＯＶＰＥでは、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられ、Ｓｉの原料ガスにはＳｉＨ４（モノシラン）等が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００５７】
次に、図１３（ｂ）に示すように、窒化物半導体層に素子分離領域７０を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域７０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における窒化物半導体層に、ＡｒまたはＢのイオンを注入することにより、素子分離領域７０を形成する。本実施の形態においては、Ａｒのイオンの注入を行なうことにより、窒化物半導体層におけるＡｌＧａＮ、ＧａＮの結晶を破壊し、素子分離領域７０を形成する。具体的には、このＡｒのイオン注入は、最初に加速エネルギーが１７０ｋｅＶ、ドーズ量が５×１０１３ｃｍ−２でイオン注入を行ない、次に、加速エネルギーが１００ｋｅＶ、ドーズ量が１×１０１３ｃｍ−２でイオン注入を行なう。この後、レジストパターンは有機溶剤等により除去する。尚、素子分離領域７０は、上述したレジストパターンが形成されていない領域における窒化物半導体層をエッチング等により除去することによっても、形成することが可能である。
【００５８】
次に、図１４（ａ）に示すように、ゲート電極５１が形成される領域に開口部６１ａを有する第１の絶縁層６１を形成する。具体的には、最初に、キャップ層２３が形成されている面の上に、ＣＶＤにより、ＳｉＮ等の第１の絶縁層６１を成膜する。本実施の形態では、第１の絶縁層６１は、膜厚が２００ｎｍ〜３００ｎｍのＳｉＮ膜を成膜することにより形成されている。この後、第１の絶縁層６１の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより開口部６１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の第１の絶縁層６１をＨＦ等の薬液を用いたウェットエッチング、または、ＲＩＥ等のドライエッチングにより除去し、開口部６１ａを形成する。この後、レジストパターンは有機溶剤等により除去する。
【００５９】
次に、図１４（ｂ）に示すように、第１の絶縁層６１が形成されている面の上に、ゲート絶縁膜となる絶縁膜４０、半導体膜４１、イオン注入制御膜４２を順次積層して形成する。具体的には、最初に、ＭＯＣＶＤにより、ＡｌＮ、ＳｉＮ等によりゲート絶縁膜となる絶縁膜４０を形成する。本実施の形態においては、絶縁膜４０は、膜厚が約２０ｎｍのＡｌＮ膜と、膜厚が約２０ｎｍのＳｉＮ膜とを積層することにより形成されている。尚、絶縁膜４０を成膜した後、窒素雰囲気中において、６２０℃で３０秒間のアニールを行なってもよい。
【００６０】
次に、絶縁膜４０の上に、ＭＯＶＣＤにより、半導体膜４１、イオン注入制御膜４２を成膜する。半導体膜４１は、ポリシリコンまたはアモルファスシリコン等により形成されており、イオン注入制御膜４２は、ＳｉＮまたはＳｉＯ２等により形成されている。尚、本実施の形態においては、半導体膜４１は、膜厚が約５０ｎｍのポリシリコンにより形成されており、イオン注入制御膜４２は、膜厚が４０ｎｍのＳｉＮにより形成されている。また、イオン注入制御膜４２を形成しなくとも、半導体膜４１にＢＦ２＋等のイオンを注入することができれば、イオン注入制御膜４２は形成する必要はない。
【００６１】
次に、図１５（ａ）に示すように、イオン注入制御膜４２を介し、半導体膜４１にフッ素イオンの注入を行なう。注入されるイオンとしては、Ｆ＋、ＢＦ２＋、ＳｉＦ４をイオン化させたもの、ＣＦ４をイオン化させたもの等が挙げられる。尚、注入されるイオンとしてＢＦ２＋を用いた場合には、Ｆと同時にＢも半導体膜４１に注入される。従って、半導体膜４１がシリコンである場合には、注入されたＢはｐ型の不純物元素となるものであるため、より一層閾値電圧を正にしやすくなる。本実施の形態においては、注入されるイオンとしてＢＦ２＋を用い、加速エネルギーは２０ｋｅＶ、ドーズ量は７．５×１０１３ｃｍ−２以上、１．５×１０１４ｃｍ−２未満でイオン注入を行なっている。この後、窒素等の雰囲気中において、熱処理温度９００℃で熱処理を行なうことにより、注入された不純物元素であるドーパントを活性化させる。この熱処理はＲＴＡにより行なう。
【００６２】
次に、図１５（ｂ）に示すように、ＨＦ等の薬液を用いたウェットエッチングにより、イオン注入制御膜４２を除去した後、半導体膜４１の上に、ゲート電極５１を形成するための金属膜５１ａをスパッタリング又は真空蒸着により成膜する。金属膜５１ａを形成する材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ等が挙げられる。本実施の形態においては、金属膜５１ａは、膜厚が約５０ｎｍのＴａＮ膜と膜厚が約４００ｎｍのＡｌ膜とを積層することにより形成されている。
【００６３】
次に、図１６（ａ）に示すように、金属膜５１ａの上にゲート電極５１を形成するためのレジストパターン８１を形成する。具体的には、金属膜５１ａの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、金属膜５１ａにおいてゲート電極５１が形成される領域の上にレジストパターン８１を形成する。
【００６４】
次に、図１６（ｂ）に示すように、ドライエッチングにより、レジストパターン８１が形成されていない領域における金属膜５１ａ、半導体膜４１、絶縁膜４０を除去する。これにより、残存する金属膜５１ａによりゲート電極５１が形成される。このドライエッチングは、塩素を含むガスをエッチングガスとして用いて行なうものであるため、第１の絶縁層６１の表面においてエッチングがストップする。この後、レジストパターン８１は有機溶剤等により除去する。
【００６５】
次に、図１７（ａ）に示すように、第１の絶縁層６１の上に、パッシベーション膜となる第２の絶縁層６２を成膜し、平坦化処理を行なった後、ソース電極５２及びドレイン電極５３を形成するための開口部６２ａ及び６２ｂを形成する。具体的には、第１の絶縁層６１及びゲート電極５１の上に、ＣＶＤにより膜厚が約３００ｎｍのＳｉＯ２膜を成膜することにより第２の絶縁層６２を形成し、更に、スピンオングラス等による成膜、または、ＣＭＰ等により平坦化する。この後、第２の絶縁層６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部６２ａ及び６２ｂが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における第２の絶縁層６２及び第１の絶縁層６１を除去し、キャップ層２３の表面を露出させることにより、開口部６２ａ及び６２ｂを形成する。このエッチングでは、第２の絶縁層６２は、ＳｉＯ２膜により形成されているため、塩素成分を含むエッチングガスによりエッチングを行ない、第１の絶縁層６１は、ＳｉＮ膜により形成されているため、フッ素成分を含むエッチングガスによりエッチングを行なう。
【００６６】
次に、図１７（ｂ）に示すように、ソース電極５２及びドレイン電極５３を形成する。具体的には、スパッタリングにより、膜厚が約２５ｎｍのＴｉ膜と膜厚が約３００ｎｍのＡｌ膜とを積層して成膜することにより、開口部６２ａ及び６２ｂを埋め込みソース電極５２及びドレイン電極５３を形成する。ソース電極５２及びドレイン電極５３を形成する方法としては、例えば、開口部６２ａ及び６２ｂを形成する際に用いたレジストパターンをドライエッチング後も残し、このレジストパターンが形成されているものの上に、金属膜を真空蒸着により成膜する。この後、有機溶剤に浸漬させることにより、レジストパターンの上に形成された金属膜をリフトオフによりレジストパターンとともに除去することにより形成することができる。
【００６７】
以上の工程により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６８】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態等の半導体装置において、第１の実施の形態等とは異なる方法により製造する製造方法である。
【００６９】
本実施の形態における製造方法は、第１の実施の形態における図４（ａ）に示す工程までは、同様である。
【００７０】
図４（ａ）に示す工程の後、図１８に示すように、リセス３０及び第１の絶縁層６１が形成されている面の上に、ゲート絶縁膜となる絶縁膜４０、半導体膜４１を順次形成する。具体的には、最初に、ＭＯＣＶＤにより、ＡｌＮ、ＳｉＮ等により形成されるゲート絶縁膜となる絶縁膜４０を形成する。本実施の形態では、絶縁膜４０は、膜厚が約２０ｎｍのＡｌＮ膜と、膜厚が約２０ｎｍのＳｉＮ膜とを積層することにより形成されている。尚、絶縁膜４０を成膜した後、窒素雰囲気中において、６２０℃で３０秒間のアニールを行なってもよい。
【００７１】
次に、絶縁膜４０の上に、ＭＯＶＣＤにより、所定量のフッ素（Ｆ２）またはＢＦ３がドープされたポリシリコンまたはアモルファスシリコン等を成膜することにより、半導体膜４１を形成する。尚、ドープされる材料は、Ｆ２またはＢＦ３以外にもＣＦ４、ＳｉＦ４等であってもよい。本実施の形態では、半導体膜４１は、膜厚が約５０ｎｍのポリシリコンにより形成されている。この後、窒素等の雰囲気中において、熱処理温度９００℃で熱処理を行なうことにより、ドープされた不純物元素であるドーパントを活性化させる。この熱処理はＲＴＡにより行なう。
【００７２】
次に、第１の実施の形態における図５（ｂ）に示すように、半導体層４１の上に、ゲート電極５１を形成するための金属膜５１ａをスパッタリング又は真空蒸着により成膜する。金属膜５１ａを形成する材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ａｌ等が挙げられる。本実施の形態においては、金属膜５１ａは、膜厚が約５０ｎｍのＴａＮ膜と膜厚が約４００ｎｍのＡｌ膜とを積層することにより形成されている。尚、本実施の形態では、イオン注入制御膜４２を形成しないため、ＨＦ等の薬液を用いたウェットエッチングにより、イオン注入制御膜４２を除去する必要はない。
【００７３】
これ以降の工程については、第１の実施の形態における図６（ａ）以降に示す工程と同様である。
【００７４】
本実施の形態では、半導体膜４１を成膜する際にフッ素をドープする方法であるため、半導体膜４１内にのみフッ素をドープさせることができる。このため、イオン注入の場合のように、半導体膜４１にフッ素をイオン注入するための注入深さの調整、即ち、イオンの加速エネルギー等の微妙な微調整を行なう必要はない。
【００７５】
また、半導体膜４１を成膜する際に、同時にフッ素をドープさせることができるため、イオン注入を行なう工程が不要となり、更に、イオン注入制御膜４２の成膜及び除去する工程も不要となる。従って、半導体装置における製造工程が短くなり、スループットの向上、低コストで製造することができる。
【００７６】
また、イオン注入制御膜４２を除去する工程が不要となるため、イオン注入制御膜４２を除去する際に、半導体膜４１がＨＦ等の薬液により受けるダメージもなくなる。従って、半導体装置において、歩留り及び信頼性をより一層向上させることができる。
【００７７】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００７８】
また、本実施の形態は、第２の実施の形態においても適用可能である。具体的には、第２の実施の形態における図１４（ａ）に示す工程の後、図１９に示すように、第１の絶縁層６１が形成されている面の上に、ゲート絶縁膜となる絶縁膜４０、半導体膜４１を順次形成する。絶縁膜４０及び半導体膜４１における形成方法等は、上述した場合と同様である。この後、第２の実施の形態における図１５（ｂ）以降の工程を行なう。尚、図１５（ｂ）に示す工程において、イオン注入制御膜４２を除去する工程が不要であること等は、上述した場合と同様である。
【００７９】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８０】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成された絶縁膜と、
前記絶縁膜の上に形成された半導体膜と、
前記半導体膜の上に形成された電極と、
を有し、前記半導体膜には、フッ素が含まれていることを特徴とする半導体装置。
（付記２）
前記半導体膜には、更に、ボロンが含まれていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体膜は、ポリシリコン、又は、アモルファスシリコンであることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記絶縁膜には、フッ素が含まれていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記絶縁膜は、ＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３のうちの１又は２の材料を含むものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記窒化物半導体層は、
前記基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
を有するものであることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記窒化物半導体層は、
前記第２の半導体層の上に形成された第３の半導体層を含むものであることを特徴とする付記６に記載の半導体装置。
（付記８）
前記第３の半導体層はＧａＮを含む材料により形成されていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮ又はＩｎＡｌＮを含む材料により形成されていることを特徴とする付記６から８のいずれかに記載の半導体装置。
（付記１０）
前記電極が形成される領域においては、前記窒化物半導体層の一部を除去することによりリセスが形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記電極はゲート電極であって、
前記窒化物半導体層の上には、ソース電極及びドレイン電極が形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記半導体装置はＨＥＭＴであることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜の上に、半導体膜を形成する工程と、
前記半導体膜に、フッ素成分を含むイオンを注入する工程と、
前記半導体膜の上に、電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記フッ素成分を含むイオンは、Ｆ＋、ＢＦ２＋、ＳｉＦ４をイオン化させたもの、ＣＦ４をイオン化させたもののうちの１または２以上を含むものであることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記フッ素成分を含むイオンは、ＢＦ２＋であって、
前記イオンを注入する工程におけるＢＦ２＋のドーズ量は、７．５×１０１３ｃｍ−２以上、１．５×１０１４ｃｍ−２以下であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）
前記注入されるイオンにおいて、一つのイオンに含まれるフッ素の数をＮとした場合に、ドーズ量は、１．５×１０１３／Ｎｃｍ−２以上、３．０×１０１４／Ｎｃｍ−２以下であることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１７）
基板の上に、窒化物半導体層を形成する工程と、
前記窒化物半導体層の上に、絶縁膜を形成する工程と、
前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、
前記半導体膜の上に、電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１８）
前記イオンを注入する工程、または、前記フッ素を含む半導体膜を形成する工程の後、熱処理を行なう工程を有することを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記半導体膜はポリシリコン又はアモルファスシリコンであることを特徴とする付記１３から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記電極はゲート電極であって、
前記窒化物半導体層の上に、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１３から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００８１】
１０        基板
１１        バッファ層
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        電子供給層（第２の半導体層）
２３        キャップ層（第３の半導体層）
３０        リセス
４０        絶縁膜
４１        半導体膜
５１        ゲート電極
５１ａ      金属膜
５２        ソース電極
５３        ドレイン電極
６１        第１の絶縁層
６２        第２の絶縁層
７０        素子分離領域
【図１】
2013140835.tif 000003
【図２】
2013140835.tif 000004
【図３】
2013140835.tif 000005
【図４】
2013140835.tif 000006
【図５】
2013140835.tif 000007
【図６】
2013140835.tif 000008
【図７】
2013140835.tif 000009
【図８】
2013140835.tif 000010
【図９】
2013140835.tif 000011
【図１０】
2013140835.tif 000012
【図１１】
2013140835.tif 000013
【図１２】
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【図１３】
2013140835.tif 000015
【図１４】
2013140835.tif 000016
【図１５】
2013140835.tif 000017
【図１６】
2013140835.tif 000018
【図１７】
2013140835.tif 000019
【図１８】
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【図１９】
2013140835.tif 000021