(57)【要約】【課題】  ＲＣ−ＩＧＢＴにおけるダイオードのリカバリ特性向上とオーミックコンタクト性維持とを兼ね備えた半導体装置を提供することである。【解決手段】  実施形態の半導体装置は、第１導電型半導体からなる基板と、前記基板の一方の面側に設けられ、第２導電型半導体からなるベース層と、前記ベース層の一部の領域において不純物総量を増加させてなるアノード層と、前記ベース層に形成されたＩＧＢＴ領域と、前記アノード層に形成されたダイオード領域と、前記ＩＧＢＴ領域及び前記ダイオード領域の表面側から前記基板まで達し、前記ダイオード領域における占有面積が前記ＩＧＢＴ領域における占有面積とは異なるトレンチと、前記ＩＧＢＴ領域に対向し前記基板の他方の面側に設けられた第２導電型半導体からなるドレイン層と、前記ダイオード領域に対向し前記ドレイン層に隣接する第１導電型半導体からなるカソード層とを有する半導体装置である。【選択図】図３
2013197122.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体からなる基板と、
前記基板の一方の面側に設けられ、第２導電型半導体からなるベース層と、
前記ベース層の一部の領域において不純物総量を増加させてなるアノード層と、
前記ベース層に形成されたＩＧＢＴ領域と、
前記ＩＧＢＴ領域に隣接し、前記アノード層に形成されたダイオード領域と、
前記ＩＧＢＴ領域及び前記ダイオード領域の表面側から前記基板まで達し、前記ダイオード領域における占有面積が前記ＩＧＢＴ領域における占有面積とは異なるように設けられたトレンチと、
前記ＩＧＢＴ領域に対向し、前記基板の他方の面側に設けられた第２導電型半導体からなるドレイン層と、
前記ダイオード領域に対向し、前記ドレイン層に隣接して設けられた第１導電型半導体からなるカソード層と、
を有する半導体装置。
【請求項２】
前記ダイオード領域における前記トレンチの占有面積が、前記ＩＧＢＴ領域における前記トレンチの占有面積よりも大きい請求項１に記載の半導体装置。
【請求項３】
前記ダイオード領域における前記トレンチが格子状に形成された請求項２に記載の半導体装置。
【請求項４】
前記ダイオード領域における前記トレンチの間隔が、前記ＩＧＢＴ領域における前記トレンチの間隔よりも狭い請求項２に記載の半導体装置。
【請求項５】
前記ダイオード領域における前記トレンチのトレンチ幅が、前記ＩＧＢＴ領域における前記トレンチのトレンチ幅よりも広い請求項２に記載の半導体装置。
【請求項６】
前記トレンチは前記ＩＧＢＴ領域のみに設けられている請求項１に記載の半導体装置。
【請求項７】
前記ドレイン層の一部が前記ダイオード領域に対向して設けられている請求項１乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ，以下、ＩＧＢＴ）とダイオードとを半導体基板に一体に作りこみ、両方の動作を兼ね備えた逆導通型半導体（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ，以下、ＲＣ−ＩＧＢＴ）の開発が行われている。
【０００３】
従来、例えば直流電圧を交流電圧に変換して誘導性のモータ等に給電するインバータ回路は、複数個のＩＧＢＴと複数個のダイオードをそれぞれ用いて構成されていた。ＲＣ−ＩＧＢＴを用いると、ＩＧＢＴとダイオードが一体に形成されているため、従来よりも必要面積が小さくなる事や、コストダウン、使用に伴う熱の分散等が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５８９２２
【特許文献２】特開２００５−３１７７５１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＲＣ−ＩＧＢＴにおけるダイオードのリカバリ特性向上とオーミックコンタクト性維持とを兼ね備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電型半導体からなる基板と、前記基板の一方の面側に設けられ、第２導電型半導体からなるベース層と、前記ベース層の一部の領域において不純物総量を増加させてなるアノード層と、前記ベース層に形成されたＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣接し、前記アノード層に形成されたダイオード領域と、前記ＩＧＢＴ領域及び前記ダイオード領域の表面側から前記基板まで達し、前記ダイオード領域における占有面積が前記ＩＧＢＴ領域における占有面積とは異なるように設けられたトレンチと、前記ＩＧＢＴ領域に対向し、前記基板の他方の面側に設けられた第２導電型半導体からなるドレイン層と、前記ダイオード領域に対向し、前記ドレイン層に隣接して設けられた第１導電型半導体からなるカソード層とを有する半導体装置である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態を示す半導体装置の平面図。
【図２】図１のＡ−Ａ’線における断面を示す断面図。
【図３】第１の実施形態を示す半導体装置の要部斜視図。
【図４】第１の実施形態の半導体装置を用いてインバータ回路を構成した場合の回路図。
【図５】比較例を示す半導体装置の平面図。
【図６】図５のＢ−Ｂ’線における断面を示す断面図。
【図７】比較例を示す半導体装置の要部斜視図。
【図８】第２の実施形態を示す半導体装置の平面図。
【図９】図８のＣ−Ｃ’線における断面を示す断面図。
【図１０】第２の実施形態を示す半導体装置の要部斜視図。
【図１１】第３の実施形態を示す半導体装置の平面図。
【図１２】図１１のＤ−Ｄ’線における断面を示す断面図。
【図１３】第３の実施形態を示す半導体装置の要部斜視図。
【図１４】第４の実施形態を示す半導体装置の平面図。
【図１５】図１４のＥ−Ｅ’線における断面を示す断面図。
【図１６】第４の実施形態を示す半導体装置の要部斜視図。
【図１７】第１の実施形態の半導体装置の製造プロセスにおいて、Ｎ−型ベース基板１０表面のＩＧＢＴ３となる部分のみにＰ−型ベース層１１を形成した後の断面図。
【図１８】同じく、Ｎ−型ベース基板１０表面全体にＰ−型ベース層１１を形成した後の断面図。
【図１９】同じく、Ｎ−型ベース基板１０表面のダイオード２となる領域にＰ型アノード層１２を形成した後の断面図。
【図２０】同じく、トレンチ１５を形成後にゲート絶縁膜１６を形成した後の断面図。
【図２１】同じく、トレンチ形成後にゲート絶縁膜を形成した後の斜視図。
【図２２】同じく、主にポリシリコンから成るゲート電極１７を形成した後の断面図。
【図２３】同じく、Ｎ−型ベース１０基板表面のＩＧＢＴ３領域にＰ＋型コンタクト層１４を形成した後の断面図。
【図２４】同じく、Ｎ−型ベース基板１０表面のＩＧＢＴ３領域にＮ＋型ソース層１３を形成した後の断面図。
【図２５】同じく、Ｎ−型ベース基板１０裏面側を研磨後、Ｎ型バッファ層１９を形成し、アニールにより活性化した後の断面図。
【図２６】同じく、Ｎ−型ベース基板１０裏面側にＰ＋型ドレイン層２１を形成した後の断面図。
【図２７】同じく、Ｎ−型ベース基板１０裏面側にＮ＋型カソード層２０を形成した後の断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、本実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能である。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１の構造を示す平面図を示している。また、図２は、図１のＡ−Ａ’線における断面を示す断面図であり、図３は、第１の実施形態に係る半導体装置１の要部斜視図を示している。
【００１０】
図２及び図３に示すように、本実施形態に係る半導体装置１は、ダイオード２とＩＧＢＴ３とが半導体基板に一体に作り込まれたＲＣ−ＩＧＢＴである。その構造は、まず、基板としてのＮ型半導体のＮ−型ベース基板１０と、このＮ−型ベース基板１０の一方の面である上面側にＰ型半導体領域が設けられる。
【００１１】
そのＰ型半導体領域は、一部がＩＧＢＴ３のＰ−型ベース層１１であり、一部がダイオード２のＰ型アノード層１２である。なお、Ｐ型アノード層１２はＰ−型ベース層１１のＰ型不純物濃度を高くしている。なお、不純物濃度とは単位体積当たりの不純物の量であり、例えば１×１０２０ｃｍ−３と表され、ダイオード２のオーミックコンタクト性を評価する場合に使用する。
【００１２】
ＩＧＢＴ３領域においては、Ｐ−型ベース層１１にＮ型不純物を注入することにより形成されたＮ＋型ソース層１３と、Ｐ−型ベース層１１に対してＮ＋型ソース層１３の層間にさらにＰ型不純物を注入することにより形成したＰ＋型コンタクト層１４が設けられる。
【００１３】
ここで一例として、図１と図３に示すように、そのＮ＋型ソース層１３は間引きして設けられる。これはＩＧＢＴ３動作時においてチャネルの実効面積が狭くなると飽和電流値が抑えられ、破壊が生じるのを防ぐためである。
【００１４】
さらに、ＩＧＢＴ３領域にはトレンチ１５が設けられている。トレンチ１５はＩＧＢＴ３領域のＮ＋型ソース層１３とＰ＋型コンタクト層１４及び、Ｐ−型ベース層１１を貫いて、Ｎ−型ベース層１０にまで達するように設けられる。またトレンチ１５は、ダイオード２領域においてもＮ−型ベース層１０に達するように設けられ、平面側には図１に示すように格子状に設けられる。そして、そのトレンチ１５内にはゲート絶縁膜１６を介してゲート電極１７が設けられ、そのゲート電極１７の上部には絶縁膜１８が設けられる。
【００１５】
また、Ｎ−型ベース基板１０の他方の面である下面側にはＮ型バッファ層１９が設けられ、そのＮ型バッファ層１９の裏面側一部に、ダイオード２領域に対向してＮ＋型カソード層２０が設けられる。さらに、そのＮ＋型カソード層２０に隣接してＩＧＢＴ３のＰ＋型ドレイン層２１が設けられる。
【００１６】
そして、図２に示すように、Ｐ型アノード層１２とＮ＋型ソース層１３及びＰ＋型コンタクト層１４を覆うように上部電極２２が設けられ、Ｎ＋型カソード層２０とＰ＋型ドレイン層２１を覆うように下部電極２３が設けられる。
【００１７】
以上のように形成したＲＣ−ＩＧＢＴにおいては、ダイオード２として動作させる際は、Ｎ−型ベース基板１０の下面側に設けたＮ＋型カソード層２０をＮ＋カソード領域として利用し、Ｎ−型ベース基板１０の上面側に設けたＰ＋型アノード層１２をＰアノード領域として動作させる。
【００１８】
一方、ＩＧＢＴ３として動作させる際は、Ｎ−型ベース基板１０の下面側に設けたＰ＋型ドレイン層２１をＰ＋ドレイン領域として利用する。この際、Ｎ−型ベース基板１０の下面側に設けたＮ＋型カソード層２０とＰ＋型ドレイン層２１の配置、寸法を適切に設定することで、Ｐ＋型ドレイン層２１を確実にラッチアップさせＩＧＢＴ３を動作させることが可能となる。
【００１９】
図４は、ＲＣ−ＩＧＢＴを用いてモータ４を駆動するインバータ回路を構成した例を示している。図４に示すように、ダイオード２とＩＧＢＴ３が接続された構造となっており、以下のように動作する。
【００２０】
図２のＲＣ−ＩＧＢＴにおいて、ゲート電極１７に閾値以上の正バイアスを印加し、エミッタ電極２２とコレクタ電極２３間に、エミッタ電極２２に掛かる電圧の方がコレクタ電極２３に掛かる電圧よりも小さくなるように電圧を印加すると、ＩＧＢＴ３がＯＮ状態となり、Ｎ−型ベース基板１０、Ｐ−型ベース層１１及びＮ＋型ソース層１３を経由して導通する。この際、ダイオード２は逆バイアスとなるのでＯＦＦ状態にある。
【００２１】
一方、エミッタ電極２２とコレクタ電極２３間に、エミッタ電極２２に掛かる電圧の方がコレクタ電極２３に掛かる電圧よりも大きくなるように電圧を印加すると、ＩＧＢＴ３は導通せずＯＦＦ状態となるが、ダイオード２は順バイアスとなり、エミッタ電極２２からＰ型アノード層１２及びＮ−型ベース基板１０を経由してコレクタ電極２３に電流が流れるＯＮ状態となる。
【００２２】
以上のように、エミッタ電極２２とコレクタ電極２３はＲＣ−ＩＧＢＴにおいてダイオード２とＩＧＢＴ３で共通に使用され、ダイオード２とＩＧＢＴ３はそれぞれのＯＮ状態において逆方向に電流が流れる。
【００２３】
ここで、Ｐ型アノード層１２はエミッタ電極２２とオーミックコンタクトが取れる程度までＰ型不純物濃度を増加させる。ダイオード２領域にＰ型アノード層１２を設けたが、そのＰ型アノード層１２の不純物濃度はＩＧＢＴ３領域のＰ＋型コンタクト層１４より低い不純物濃度であっても、ダイオード２のリカバリ特性を向上させるためにやや高濃度になる可能性もある。
【００２４】
その場合、ダイオード２においてＰ型アノード層１２とエミッタ電極２２との接触面積を、ＩＧＢＴ３におけるＰ＋型コンタクト層１４とエミッタ電極２２との接触面積のように大きく取りすぎた場合、ダイオード２がＯＮした状態では、Ｐ型アノード層１２からホールの注入が過剰に生じ、Ｎ−型ベース基板１０にキャリア（正孔と電子）が過剰に蓄積された状態になる。このＮ−型ベース基板１０に蓄積された電荷は、ダイオードの逆回復動作（リカバリ動作）時に、逆回復電流（リカバリ電流）として引き出され、逆回復時間（リカバリ時間）の増加を引き起こしてしまう。よって、平面で見た場合におけるダイオード２のＰ型アノード層１２の面積を大きく取ると、リカバリ特性が悪化するという問題が生じる。
【００２５】
以上の点から、ＲＣ−ＩＧＢＴにおけるダイオード特性を向上させるためには、ダイオード２におけるＰ型アノード層１２の不純物総量の調整（抑制）が不可欠である。なお、不純物総量とは単位面積当たりの不純物の量であり、例えば１×１０１２ｃｍ−２と表され、ダイオード２のリカバリ特性を評価する場合に使用する。
【００２６】
本実施形態では、ダイオード２においてＰ型アノード層１２を形成後、トレンチ１５を形成することによりＰ型アノード層１２の占有面積の調整を可能とした。なお、占有面積とは図１に示す半導体装置１を平面から見た際に占めている面積のことを表す。形成されたトレンチ１５は、図１に示す半導体装置１を平面から見た際に格子状になるように形成される。
【００２７】
図１に示す半導体装置１を平面から見た際のＩＧＢＴ３領域に形成されているトレンチ１５のように、ダイオード２領域においても平行にトレンチ１５を設け、トレンチ１５の間隔を狭くして占有面積を調整する方法もあるが、その場合、トレンチ１５間の距離が微小になっていき、プロセス面での下限が存在する。本実施形態であるトレンチ１５の格子状形成は、一方向での長さ制御である平行パターンの場合とは異なり、平面から見た場合において二方向でのトレンチ１５間距離の制御が可能である点から、プロセス面での微細化の下限が緩和されるという利点も有している。以上のように、Ｐ型アノード層１２とエミッタ電極２２のオーミックコンタクト性は維持したまま、Ｐ型アノード層１２の実効的な不純物総量を低減させることができる。
【００２８】
よって、ダイオード２のＰ型アノード層１２がエミッタ電極２２とオーミックコンタクトが確実に取れる接触面積、及びダイオード２のリカバリ特性が悪化しないＰ型アノード層１２の不純物総量という２つのパラメータ調整を、格子状のトレンチ１５の占有面積の調整によって変化させることが可能となる。
【００２９】
ここで、第１の実施形態の比較例を示す。図５は、比較例の半導体装置１の平面図を示している。また、図６は、図５のＢ−Ｂ’線における断面を示す断面図であり、図７は、比較例の半導体装置１の要部斜視図を示している。この比較例の各部について、図１〜３に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００３０】
本比較例は、上述したダイオード２におけるＰ型アノード層１２とエミッタ電極２２との接触面積が広過ぎるために生じるリカバリ特性悪化を防ぐために、ダイオード２領域のＰ−型ベース層１１にＰ型不純物を部分的に注入し、Ｐ＋型アノード層２４を部分形成した例である。
【００３１】
Ｐ−型ベース層１１にＰ＋型アノード層２４を部分形成することにより、アノード層全体としての不純物総量を減少させることができ、リカバリ特性の改善に繋がる。また、Ｐ＋型アノード層２４はＰ型不純物の濃度が高いため、エミッタ電極２２とのオーミックコンタクトも確実に取ることが可能となっており、ダイオード２としての動作を確実に行うことができる。
【００３２】
しかしながら、Ｐ＋型アノード層２４を部分形成すると、エミッタ電極２２とのオーミックコンタクトを得られる領域が部分的なものとなってしまう。その結果、Ｐ＋型アノード層２４とエミッタ電極２２との接触部における局所的な電流密度の増大を招き、その局所部分での破壊が発生する可能性がある。
【００３３】
よって、図５〜７に示す比較例においては、ダイオード２のアノード層全体としての不純物総量を減少させることによるリカバリ特性の改善と、ダイオード２のＰ＋型アノード層２４とエミッタ電極２２とのオーミックコンタクトを確実に取るという点においては解決し得る例であるが、Ｐ＋型アノード層２４とエミッタ電極２２との接触部における局所的な電流密度の増大という新たな問題点が生じてしまう。
【００３４】
このような点で、第１の実施形態の場合はダイオード２にＰ＋型アノード層２４を設けず、Ｐ型アノード層１２のトレンチ１５を格子状に設け、その占有面積を変化させることでＰ型アノード層１２とエミッタ電極２２のオーミックコンタクト性を維持しつつ、かつリカバリ特性が悪化しないＰ型不純物の不純物総量の調整を行うことができる。また、第１の実施形態の場合では、比較例のＰ＋型アノード層２４より広い接触面積が確保できるため、局所的な電流密度の増加という問題を伴うことなくダイオード２の特性向上を可能にする利点を有している。
【００３５】
また、Ｐ＋型ドレイン層２１の一部がダイオード２領域に対向するように設けることも効果がある。これは、ＲＣ−ＩＧＢＴのダイオード２を動作させた時に、Ｐ型アノード層１２だけでなく、不純物濃度の大きいＩＧＢＴ３の構成部であるＰ＋型コンタクト層１４もダイオード２のアノード層として働いてしまう可能性があるため、ダイオードの逆回復動作（リカバリ動作）時に、逆回復時間（リカバリ時間）等の増加を引き起こしてしまう。従って、そのようなリカバリ特性の悪化を防ぐために、Ｐ＋型ドレイン層２１の一部がダイオード２領域に対向するように設け、Ｐ＋型コンタクト層１４とＮ＋型カソード層２０とが離れるように設計される。
【００３６】
半導体基板としては例えばシリコン（Ｓｉ）を用いることができるが、これに限らず、シリコンカーバイド（ＳｉＣ）等の半導体材料を用いても実施は可能である。
【００３７】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置１の構造を示す平面図を示している。また、図９は、図８のＣ−Ｃ’線における断面を示す断面図であり、図１０は、第２の実施形態に係る半導体装置１の要部斜視図を示している。この第２の実施形態の各部について、図１〜３に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００３８】
第２の実施形態の半導体装置１が第１の実施形態と異なる点は、ダイオード２のＰ型アノード層１２に設けたトレンチ１５を格子状に設けるのではなく、ＩＧＢＴ３に設けるトレンチ１５と同様にＮ＋型ソース層１３及びＰ＋型コンタクト層１４に平行に設け、その際にダイオード２に設けるトレンチ１５の間隔を、ＩＧＢＴ３に設けるトレンチ１５の間隔よりも狭くした点である。
【００３９】
ダイオード２のトレンチ１５の間隔を狭くすることで、ダイオード２のリカバリ特性が悪化しない程度のＰ型アノード層１２の不純物総量の調整をすることが可能となる。その際に、Ｐ型アノード層１２とエミッタ電極２２とのオーミックコンタクトが取れる程度に不純物濃度を高く設定することで、ダイオード２のリカバリ特性とオーミックコンタクト性の維持ができる。
【００４０】
従って、第２の実施形態においても第１の実施形態の場合と同様に、局所的な電流密度の増加という問題を伴わずに、ダイオード２のＰ型アノード層１２がエミッタ電極２２とオーミックコンタクトが確実に取れる接触面積、さらにダイオード２のリカバリ特性が悪化しないＰ型アノード層１２の不純物総量という２つのパラメータ調整を、ダイオード２に設けられたトレンチ１５間隔の調整によって行うことが可能である。
【００４１】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置１の構造を示す平面図を示している。また、図１２は、図１１のＤ−Ｄ’線における断面を示す断面図であり、図１３は、第３の実施形態に係る半導体装置１の要部斜視図を示している。この第３の実施形態の各部について、図１〜３に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００４２】
第３の実施形態の半導体装置１が第１の実施形態及び第２の実施形態と異なる点は、ダイオード２のＰ型アノード層１２に設けたトレンチ１５を、ＩＧＢＴ３に設けるトレンチ１５と同様にＮ＋型ソース層１３及びＰ＋型コンタクト層１４に平行に設け、その際にダイオード２に設けるトレンチ１５のトレンチ幅を、ＩＧＢＴ３に設けるトレンチ１５のトレンチ幅よりも広くした点である。
【００４３】
ダイオード２のトレンチ１５のトレンチ幅を広くし、ダイオード２のＰ型アノード層１２とエミッタ電極２２の接触面積が小さくなるようにすることで、ダイオード２のリカバリ特性が悪化しない程度のＰ型アノード層１２の不純物総量の調整をすることが可能となる。
【００４４】
従って、第３の実施形態においても第１の実施形態及び第２の実施形態の場合と同様に、局所的な電流密度の増加という問題を伴わずに、ダイオード２のＰ型アノード層１２がエミッタ電極２２とオーミックコンタクトが確実に取れる接触面積、及びダイオード２のリカバリ特性が悪化しないＰ型アノード層１２の不純物総量という２つのパラメータ調整を、ダイオード２に設けられたトレンチ１５のトレンチ幅の調整によって行うことが可能である。
【００４５】
（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置１の構造を示す平面図を示している。また、図１５は、図１４のＥ−Ｅ’線における断面を示す断面図であり、図１６は、第４の実施形態に係る半導体装置１の要部斜視図を示している。この第４の実施形態の各部について、図１〜３に示す第１の実施形態の半導体装置１の各部と同一部分は同一符号で示す。
【００４６】
第４の実施形態の半導体装置１が第１〜３の実施形態と異なる点は、ダイオード２のＰ型アノード層１２に設けていたトレンチ１５を無くした点である。
【００４７】
その際、ダイオード２のアノード層は、エミッタ電極２２とオーミックコンタクトが取れる程度に不純物濃度を上げるが、上述したように、アノード層からホールの注入が過剰に生じるとダイオード２のリカバリ特性の悪化に繋がる。本実施形態の場合、ダイオード２にはトレンチ１５が設けられていないため、アノード層とエミッタ電極２２との接触面積が、第１〜３の実施形態におけるＰ型アノード層１２とエミッタ電極２２との接触面積よりも大きい。
【００４８】
従って、本実施形態のアノード層のＰ型不純物の不純物総量が、ＩＧＢＴ３のＰ−型ベース層１１よりは高く、Ｐ＋型コンタクト層１４よりは低い点は第１〜３の実施形態におけるダイオード２のＰ型アノード層１２と同じ条件であるが、そのＰ型アノード層１２程度の不純物総量にするとリカバリ特性の悪化を招く恐れが生じる。
【００４９】
そのため、本実施形態のダイオード２におけるアノード層はリカバリ特性の悪化が生じないようにＰ型アノード層１２よりは不純物総量が低く、かつエミッタ電極２２とのオーミックコンタクトが取れる程度のＰ型アノード層２５が設けられる。Ｐ型アノード層２５とエミッタ電極２２の接触面積が大きいため、電流密度の局所的な増加は生じず、ダイオード２は動作する。
【００５０】
第４の実施形態においても第１〜３の実施形態と同様に、局所的な電流密度の増加という問題を伴わずに、Ｐ型アノード層２５がエミッタ電極２２とのオーミックコンタクトが確実に取れ、更にダイオード２のリカバリ特性が悪化しないＰ型アノード層１２の不純物総量を適切に調整することで可能となる。
【００５１】
以下、図１７〜２７を参照して、第１の実施形態の半導体装置１の作成プロセスを説明する。
【００５２】
（第１工程）
図１７は、Ｎ−型ベース基板１０表面のＩＧＢＴ３となる部分のみにＰ−型ベース層１１を形成した後の断面図を示す。第１工程では、図１７に示すように、Ｎ型半導体であるＮ−型ベース基板１０を準備し、その片面一方の表面側において、ダイオード２を形成する領域にレジストでマスク２６を形成し、ＩＧＢＴ３となる領域にのみＰ型不純物を注入してＰ−型ベース層１１を形成する。Ｐ型不純物としては、例えばＢ（ボロン）やフッ化ホウ素（ＢＦ２）が挙げられるが、Ｐ型半導体層を形成できれば、そのイオン種は問わない。
【００５３】
また、図１８はＮ−型ベース基板１０表面全体にＰ−型ベース層１１を形成した後の断面図を示す。図１８に示すように、ダイオード２を形成する領域にマスク２６を形成せずに、Ｎ−型ベース基板１０の片面一方全域にＰ型不純物を注入してＰ−型ベース層１１を形成してもよい。
【００５４】
（第２工程）
図１９はＮ−型ベース基板１０表面のダイオード２となる領域にＰ型アノード層１２を形成した後の断面図を示す。第２工程では、図１９に示すように、Ｐ−型ベース層１１のＩＧＢＴ３を形成する領域にマスク２６を形成し、ダイオード２を形成する領域にＰ型不純物を注入してＰ型アノード層１２を形成する。
【００５５】
（第３工程）
図２０はトレンチ１５を形成後にゲート絶縁膜１６を形成した後の断面図を示す。また、図２１はトレンチ形成後にゲート絶縁膜を形成した後の斜視図を示す。第３工程では、図２０に示すように、ダイオード２を形成するＰ型アノード層１２とＩＧＢＴ３を形成するＰ−型ベース層１１を貫き、Ｎ−型ベース基板１０に達するトレンチ１５がドライエッチングにより形成される。なお、その際、図２１に示すようにトレンチ１５は平面から見て格子状に形成される。その後、トレンチ１５内にゲート絶縁膜１６が形成される。
【００５６】
（第４工程）
図２２は主にポリシリコンから成るゲート電極１７を形成した後の断面図を示す。第４工程では、図２２に示すように、トレンチ１５内のゲート絶縁膜１６に主にポリシリコンから成るゲート電極１７が埋め込まれる。
【００５７】
（第５工程）
図２３はＮ−型ベース１０基板表面のＩＧＢＴ３領域にＰ＋型コンタクト層１４を形成した後の断面図を示す。第５工程では、図２３に示すように、レジストでマスク２６を形成し、Ｐ−型ベース層１１のＩＧＢＴ３を形成する領域の一部にＰ型不純物を注入し、Ｐ＋型コンタクト層１４が形成される。
【００５８】
（第６工程）
図２４はＮ−型ベース基板１０表面のＩＧＢＴ３領域にＮ＋型ソース層１３を形成した後の断面図を示す。第６工程では、図２４に示すように、レジストでマスク２６を形成し、Ｐ−型ベース層１１のＩＧＢＴ３を形成する領域の一部にＮ型不純物を注入し、Ｎ＋型ソース層１３が形成される。Ｎ型不純物としては、例えばＰ（リン）やＡｓ（ヒ素）が挙げられるが、Ｎ型半導体層を形成できれば、そのイオン種は問わない。
【００５９】
（第７工程）
図２５はＮ−型ベース基板１０裏面側を研磨後、Ｎ型バッファ層１９を形成し、アニールにより活性化した後の断面図を示す。第７工程では、Ｎ−型ベース基板１０の片面他方の裏面から研磨し所望の厚さまで薄くする。その後、図２５に示すように、そのＮ−型ベース基板１０の裏面にＮ型不純物を注入してＮ型バッファ層１９を形成する。そして、アニールやレーザーアニール等の手段により裏面の活性化を行う。
【００６０】
（第８工程）
図２６はＮ−型ベース基板１０裏面側にＰ＋型ドレイン層２１を形成した後の断面図を示す。第８工程では、図２６に示すように、Ｎ−型ベース基板１０の片面他方の裏面側におけるＩＧＢＴ３領域とダイオード２領域の一部をレジストによるマスク２６を形成し、Ｎ型バッファ層１９にＰ型不純物を注入してＰ＋型ドレイン層２１を形成する。
【００６１】
（第９工程）
図２７はＮ−型ベース基板１０裏面側にＮ＋型カソード層２０を形成した後の断面図を示す。第９工程では、図２７に示すように、Ｎ−型ベース基板１０の片面他方の裏面側において、第８工程で形成したＰ＋型ドレイン層２１をレジストによるマスク２６を形成し、Ｎ型バッファ層１９にＮ型不純物を注入してＮ＋型カソード層２０を形成する。
【００６２】
なお、第７工程において行った、アニールやレーザーアニール等によるＮ型バッファ層１９の活性化は第９工程の後に行ってもよい。その場合、第７工程におけるアニールやレーザーアニール等の工程は不要となる。
【００６３】
さらに、第８工程、第９工程は、裏面全体にＰ＋型ドレイン層２１を形成した後、選択的にＮ＋型カソード層２０を形成してもよいし、裏面全体にＮ＋型カソード層２０したあと、選択的にＰ＋型ドレイン層２１を形成してもよい。
【００６４】
（第１０工程）
第１０工程では、図２に示すように、ゲート電極１７を覆うように絶縁膜１８が形成された後、Ｐ型アノード層１２とＮ＋型ソース層１３、Ｐ＋型コンタクト層１４、絶縁膜１８を覆うようにエミッタ電極２２が形成される。
【００６５】
一方、Ｎ−型ベース基板１０の裏面側にＮ型バッファ層１９を介して形成されているＮ＋型カソード層２０とＰ＋型ドレイン層２１を覆うようにコレクタ電極２３が形成される。
【００６６】
以上の工程により、図１〜３に示す第１の実施形態の半導体装置１が作成される。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
１…半導体装置、２…ダイオード、３…ＩＧＢＴ、４…モータ、１０…Ｎ−型ベース基板（基板）、１１…Ｐ−型ベース層、１２…Ｐ型アノード層、１３…Ｎ＋型ソース層、１４…Ｐ＋型コンタクト層、１５…トレンチ、１６…ゲート絶縁膜、１７…ゲート電極、１８…絶縁膜、１９…Ｎ型バッファ層、２０…Ｎ＋型カソード層、２１…Ｐ＋型ドレイン層、２２…エミッタ電極、２３…コレクタ電極、２４…Ｐ＋型アノード層、２５…Ｐ型アノード層、２６…マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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