(57)【要約】【課題】エッチバックによりホールの上部の間口を広げてしまうと、ショートマージンを確保できなくなるおそれがある。【解決手段】所定部材上に第１層間絶縁膜を成膜する工程と、第１層間絶縁膜上に、第１層間絶縁膜よりもウェットエッチングレートが低い第２層間絶縁膜を成膜する工程と、第２層間絶縁膜上に、第１層間絶縁膜及び第２層間絶縁膜よりもエッチングレートが遅いサポート絶縁膜を成膜する工程と、サポート絶縁膜上に、第１層間絶縁膜及び第２層間絶縁膜よりもウェットエッチングレートが高い犠牲膜を成膜する工程と、リソグラフィ技術及び異方性エッチングにより、犠牲膜乃至第１層間絶縁膜においてパッドに通ずるシリンダ穴部を形成する工程と、シリンダ穴部において第２層間絶縁膜に対して１層間絶縁膜の表面を選択的にウェットエッチングするとともに犠牲膜を除去する工程と、を含む。【選択図】図２
2013197527.tif 000002
【特許請求の範囲】
【請求項１】
上面にパッドが形成された所定部材上に第１層間絶縁膜を成膜する工程と、
前記第１層間絶縁膜上に、前記第１層間絶縁膜よりもウェットエッチングレートが低い第２層間絶縁膜を成膜する工程と、
前記第２層間絶縁膜上に、前記第１層間絶縁膜及び前記第２層間絶縁膜よりもエッチングレートが遅いサポート絶縁膜を成膜する工程と、
前記サポート絶縁膜上に、前記第１層間絶縁膜及び前記第２層間絶縁膜よりもウェットエッチングレートが高い犠牲膜を成膜する工程と、
リソグラフィ技術及び異方性エッチングにより、前記犠牲膜、前記サポート絶縁膜、前記第２層間絶縁膜、及び前記第１層間絶縁膜において前記パッドに通ずるシリンダ穴部を形成する工程と、
前記シリンダ穴部において前記第２層間絶縁膜に対して前記１層間絶縁膜の表面を選択的にウェットエッチングする工程と、
を含み、
前記ウェットエッチングする工程では、前記ウェットエッチングにより前記犠牲膜を除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層間絶縁膜は、ＴＥＯＳ−ＢＰＳＧ膜であり、
前記第２層間絶縁膜は、プラズマＴＥＯＳ膜であり、
前記サポート絶縁膜は、シリコン窒化膜であり、
前記犠牲膜は、熱処理を加えていないＴＥＯＳ−ＮＳＧ膜、又は、熱処理を加えたＳＯＤ膜、若しくは、不純物を高濃度化したＴＥＯＳ−ＢＰＳＧ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜を成膜する工程の前に、上面に前記パッドが形成された前記所定部材上にエッチングストッパ絶縁膜を成膜する工程と、
前記第１層間絶縁膜を成膜する工程では、前記エッチングストッパ絶縁膜上に前記第１層間絶縁膜を成膜することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記エッチングストッパ絶縁膜は、シリコン窒化膜であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ウェットエッチングする工程では、薬液にアンモニア水、又は、希釈したフッ酸を用いてウェットエッチングすることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
【請求項６】
前記前記ウェットエッチングする工程の後において、
前記シリンダ穴部を含むサポート絶縁膜上に、キャパシタの下部電極用の導電膜を成膜する工程と、
前記サポート絶縁膜をパターニングするとともに、前記サポート絶縁膜上の前記導電膜の部分を除去することにより前記下部電極を形成する工程と、
を含むことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
前記下部電極を形成する工程の後において、
前記下部電極間に配された前記第１層間絶縁膜及び前記第２層間絶縁膜を除去する工程と、
前記下部電極上に容量絶縁膜を介して上部電極を形成する工程と、
を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）の微細化に伴い、ゲート長、コンタクト、配線、配線間を繋ぐビアコンタクトなど、全ての部分のサイズが小さくなっている。キャパシタも例外ではなく、サイズを小さくしつつも、容量を稼ぎ（表面積を増大させ）、かつ、下部電極の転倒を防止するために、キャパシタのホール（シリンダ）間に梁（フレーム）を設けた高アスペクト比のクラウン構造を用いているものがある（特許文献１、２参照）。
【０００３】
ところが、高アスペクト比のクラウン構造のキャパシタを製造するために、シリコン酸化膜へ高アスペクト比のホールを形成するためのエッチングを行うと、ホールの上部及び下部の径に比べて中央部の径が大きいボーイング（Bowing；胴曲り）形状となりやすく、ホールの間口が狭まってしまう。そのようなホールの表面（底面ないし側壁面）に、下部電極、容量絶縁膜、上部電極の成膜を行うと、カバレッジが悪くなったり、ホールの内側が膜により閉塞してしまい、所望のキャパシタ特性を得ることができないおそれがある。
【０００４】
そこで、ホールのボーイング形状による間口の閉塞対策として、ホールが形成される層間絶縁膜において下層膜（ＢＰＳＧ膜）のエッチング速度が上層膜（プラズマＴＥＯＳ膜）のエッチング速度より速いように膜を配置し、ドライエッチングによってホールを開口することで、ホールの上部幅と下部幅の変化を少くする技法が提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００２−４３４３７号公報
【特許文献４】特開２００６−３３９６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
層間絶縁膜において下層膜（ＢＰＳＧ膜）のエッチング速度が上層膜（プラズマＴＥＯＳ膜）のエッチング速度より速いように膜を配置してエッチングを行うと、ホールの下部を所望のサイズまで広げることができるが、上層膜のプラズマＴＥＯＳ膜のドライエッチングではエッチバックほど削れないため、ホールの上部において間口を広げきれないおそれがある。一方、エッチバックによりホールの上部の間口を広げてしまうと、ショートマージンを確保できなくなるおそれがある。
【課題を解決するための手段】
【０００８】
本発明の一視点においては、半導体装置の製造方法において、上面にパッドが形成された所定部材上に第１層間絶縁膜を成膜する工程と、前記第１層間絶縁膜上に、前記第１層間絶縁膜よりもウェットエッチングレートが低い第２層間絶縁膜を成膜する工程と、前記第２層間絶縁膜上に、前記第１層間絶縁膜及び前記第２層間絶縁膜よりもエッチングレートが遅いサポート絶縁膜を成膜する工程と、前記サポート絶縁膜上に、前記第１層間絶縁膜及び前記第２層間絶縁膜よりもウェットエッチングレートが高い犠牲膜を成膜する工程と、リソグラフィ技術及び異方性エッチングにより、前記犠牲膜、前記サポート絶縁膜、前記第２層間絶縁膜、及び前記第１層間絶縁膜において前記パッドに通ずるシリンダ穴部を形成する工程と、前記シリンダ穴部において前記第２層間絶縁膜に対して前記１層間絶縁膜の表面を選択的にウェットエッチングする工程と、を含み、前記ウェットエッチングする工程では、前記ウェットエッチングにより前記犠牲膜を除去することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、シリンダ穴部のショートマージンを確保しながら、シリンダ穴部の間口を広げることができる。つまり、シリンダ穴部において一番ショートマージンの厳しいボーイング形状部の広がりを抑えつつ、シリンダ穴部の下部の第１層間絶縁膜の部分を広げられる。また、シリンダ穴部の下部の間口を広げるウェットエッチング処理を行う際に犠牲膜が除去されるので、犠牲膜を除去するためのエッチバックをスキップすることができ、工程省略、コスト削減ができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る半導体装置の構成の一例を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体装置の構成の一例を模式的に示した図１のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した工程断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図３に続く工程断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図４に続く工程断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図５に続く工程断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図６に続く工程断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図７に続く工程断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方法の一例を模式的に示した図８に続く工程断面図である。
【図１０】参考例に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１１】参考例に係る半導体装置の製造方法を模式的に示した図１０に続く工程断面図である。
【図１２】参考例に係る半導体装置の製造方法を模式的に示した図１１に続く工程断面図である。
【図１３】参考例に係る半導体装置の製造方法を模式的に示した図１２に続く工程断面図である。
【図１４】参考例に係る半導体装置の製造方法を模式的に示した図１３に続く工程断面図である。
【図１５】参考例に係る半導体装置の製造方法を模式的に示した図１４に続く工程断面図である。
【図１６】参考例に係る半導体装置の製造方法を模式的に示した図１５に続く工程断面図である。
【図１７】参考例に係る半導体装置の製造方法を模式的に示した図１６に続く工程断面図である。
【発明を実施するための形態】
【００１１】
［実施形態１］
本発明の実施形態に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態に係る半導体装置の構成の一例を模式的に示した部分平面図である。図２は、本発明の実施形態に係る半導体装置の構成の一例を模式的に示した図１のＸ−Ｘ´間及びＹ−Ｙ´間の断面図である。
【００１２】
図１及び図２の半導体装置は、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory；以下、ＤＲＡＭ）を有する装置であり、半導体基板１の上方にシリンダ状のキャパシタ（いわゆるスタック型キャパシタ）を有するものである。
【００１３】
半導体装置においては、半導体基板１（例えば、Ｐ型シリコン基板）上に素子（ＭＯＳトランジスタ）間を電気的に分離する素子分離領域２ａ、２ｂ（例えば、シリコン酸化膜、ＳＴＩ（Shallow Trench Isolation））が形成されている。素子分離領域２ａは、メモリセル領域（図１の枠状の溝部２４ｂの内側の領域にあるシリンダ２３ａが配された領域）において形成される素子分離領域である。素子分離領域２ｂは、溝部２４ｂが配された領域を含む周辺回路領域（メモリセル領域の周辺にて回路が配された領域）に形成される素子分離領域である。
【００１４】
メモリセル領域において、素子分離領域２ａ、２ｂで囲まれた半導体基板１上の一部に複数（図１では２個）の溝（凹部、リセス）が形成されており、当該溝に、トランジスタの構成要素としてゲート絶縁膜３ａ（例えば、シリコン酸化膜）を介してゲート電極４ａ（例えば、ドープドポリシリコン）が埋め込まれている。溝の底面乃至側壁面に配されたゲート絶縁膜３ａの近傍にある半導体基板１の部分がチャネルとなる。ゲート電極４ａは、半導体基板１の上面よりも高い位置まで形成されている。ゲート電極４ａ上には、導体膜５ａ（例えば、タングステン）を介してキャップ絶縁膜６ａ（例えば、シリコン窒化膜）が形成されている。導体膜５ａは、図示されていないワード線と電気的に接続されることになる。半導体基板１の上面よりも高い位置にあるゲート電極４ａ、導体膜５ａ、及びキャップ絶縁膜６ａの側壁面にサイドウォール７ａ（例えば、シリコン窒化膜）が形成されている。ゲート電極４ａ及び導体膜５ａを纏めてワード線と呼ぶ。素子分離領域２ａ、２ｂ上には、ゲート電極４ａ、導体膜５ａ、キャップ絶縁膜６ａ、及びサイドウォール７ａが形成される。サイドウォール７ａ間の領域の半導体基板１上には、トランジスタのソース・ドレイン電極となる拡散領域８ａ、８ｂ（例えば、シリコンにリンイオンが拡散したＮ型の領域）が形成されている。拡散領域８ａは、トランジスタと素子分離領域２との間に配された拡散領域であり、キャパシタの下部電極２５ａに電気的に接続される。拡散領域８ｂは、隣り合うトランジスタの共通の拡散領域であり、ビット線１４ａに電気的に接続される。
【００１５】
周辺回路領域において、素子分離領域２ｂで囲まれた半導体基板１上に、トランジスタの構成要素としてゲート絶縁膜３ｂ（例えば、シリコン酸化膜）を介してゲート電極４ｂ（例えば、ドープドポリシリコン）が形成され、ゲート電極４ｂ上には、導体膜５ｂ（例えば、タングステン）を介してキャップ絶縁膜６ｂ（例えば、シリコン窒化膜）が形成されている。ゲート電極４ｂ、導体膜５ｂ、及びキャップ絶縁膜６ｂの側壁面にサイドウォール７ｂ（例えば、シリコン窒化膜）が形成されている。サイドウォール７ｂと素子分離領域２ｂとの間の領域の半導体基板１上には、トランジスタのソース・ドレイン電極となる拡散領域８ｃ（例えば、シリコンにリンイオンが拡散したＮ型の領域）が形成されている。拡散領域８ｃは、配線３０ｂに電気的に接続される。
【００１６】
トランジスタを含む素子分離領域２ａ、２ｂ上には、層間絶縁膜９（例えば、シリコン酸化膜）が形成されている。サイドウォール７ａ間の層間絶縁膜９に形成された下穴内の拡散領域８ａ、８ｂ上には、それぞれセルコンタクトプラグ１０ａ、１０ｂ（例えば、ポリシリコン）が形成されている。
【００１７】
キャップ絶縁膜６ａ、６ｂを含む層間絶縁膜９上には、層間絶縁膜１１（例えば、シリコン酸化膜）が形成されている。周辺回路領域の層間絶縁膜９、１１において、拡散領域８ｃに通ずる下穴が形成されており、当該下穴にコンタクトプラグ１２（例えば、タングステン）が埋め込まれている。メモリセル領域の層間絶縁膜１１において、セルコンタクトプラグ１０ｂに通ずる下穴が形成されており、当該下穴にコンタクトプラグ１３（例えば、タングステン）が形成されている。
【００１８】
メモリセル領域のコンタクトプラグ１３を含む層間絶縁膜１１上の所定の位置にビット線１４ａ（例えば、下層ＷＮ／上層Ｗ）が形成されており、ビット線１４ａ上にキャップ絶縁膜１５ａ（例えば、シリコン窒化膜）が形成されており、ビット線１４ａ及びキャップ絶縁膜１５ａの側壁にサイドウォール１６ａ（例えば、シリコン窒化膜）が形成されている。周辺回路領域のコンタクトプラグ１２を含む層間絶縁膜１１上の所定の位置に配線１４ｂ（例えば、下層ＷＮ／上層Ｗ）が形成されており、配線１４ｂ上にキャップ絶縁膜１５ｂ（例えば、シリコン窒化膜）が形成されており、配線１４ｂ及びキャップ絶縁膜１５ｂの側壁にサイドウォール１６ｂ（例えば、シリコン窒化膜）が形成されている。
【００１９】
ビット線１４ａ（キャップ絶縁膜１５ａ及びサイドウォール１６ａを含む）及び配線１４ｂ（キャップ絶縁膜１５ｂ及びサイドウォール１６ｂを含む）を含む層間絶縁膜１１上に層間絶縁膜１７（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１７、１１においては、セルコンタクトプラグ１０ａに通ずる下穴が形成されており、当該下穴に容量コンタクトプラグ１８（例えば、タングステン）が埋め込まれている。
【００２０】
容量コンタクトプラグ１８を含む層間絶縁膜１７上の所定の位置に、パッド１９（例えば、下層ＷＮ／上層Ｗ）が形成されている。シリンダ穴部２４ａの直下に配されたパッド１９は、容量コンタクトプラグ１８と接続されている。パッド１９及びキャップ絶縁膜１５ａ、１５ｂを含む層間絶縁膜１７上には、エッチングストッパ絶縁膜２０（例えば、シリコン窒化膜）が形成されている。
【００２１】
エッチングストッパ絶縁膜２０上には、層間絶縁膜２１と層間絶縁膜２２を順次成膜する。層間絶縁膜２１は、層間絶縁膜２２よりもウェットエッチングレートが早い層間絶縁膜を用いる。例えば、層間絶縁膜２１にはＴＥＯＳ−ＢＰＳＧ（Tetraethylorthosilicate - Boron Phosphorous Silicon Glass）膜を用い、層間絶縁膜２２にはプラズマＴＥＯＳ（Tetraethylorthosilicate）膜を用いる。素子分離領域２ｂを含むメモリセル領域の層間絶縁膜２２上に、層間絶縁膜２１、２２に対してエッチングレートが低いサポート絶縁膜２３（例えば、シリコン窒化膜）が形成されている。サポート絶縁膜２３及び層間絶縁膜２２、２１並びにエッチングストッパ絶縁膜２０には、メモリセル領域においてパッド１９に通ずる複数のシリンダ穴部２４ａが形成されており、素子分離領域２ｂが配された領域においてパッド１９に通ずる溝部２４ｂが形成されている。シリンダ穴部２４ａ及び溝部２４ｂは、上部及び下部の径に比べて中央部の径が大きいボーイング（Bowing；胴曲り）形状となっており、層間絶縁膜２１の層の位置の間隔（幅）が層間絶縁膜２２の層の位置の間隔（幅）よりも広くなっている。
【００２２】
シリンダ穴部２４ａ及び溝部２４ｂの壁面、乃至、パッド１９の表面に下部電極２５ａ、２５ｂ（例えば、上層ＴｉＮ／下層Ｔｉ）が形成されている。隣り合うシリンダ穴部２４ａ及び溝部２４ｂの間の領域には、キャパシタの下部電極２５ａ、２５ｂをサポート（倒れ込まないようにサポート）する梁（フレーム）となるサポート絶縁膜２３が配されている。サポート絶縁膜２３は、隣り合うシリンダ穴部２４ａ間の所定の位置において除去された（開口した）開口部２３ａを有する。隣り合うシリンダ穴部２４ａ及び溝部２４ｂの間のサポート絶縁膜２３の下の層間絶縁膜２２、２１が除去されている。下部電極２５ａ、２５ｂ及びエッチングストッパ絶縁膜２０を含むサポート絶縁膜２３の表面（層間絶縁膜２１、２２と接していない上面、下面、側壁面の表面）に容量絶縁膜２６（例えば、シリコン酸化膜）を介して上部電極２７（例えば、ＴｉＮとＢドープＳｉＧａの積層膜：ＢドープＳｉＧａが下層）が形成されている。上部電極２７は、シリンダ穴部２４ａ及び溝部２４ｂ内に容量絶縁膜２６を介して埋め込まれるとともに、隣り合うシリンダ穴部２４ａ及び溝部２４ｂの間のサポート絶縁膜２３の下にも容量絶縁膜２６を介して埋め込まれ、サポート絶縁膜２３の開口部２３ａから露出するシリンダ穴部２４ａ間の空間にも容量絶縁膜２６を介して埋め込まれている。
【００２３】
上部電極２７を含む層間絶縁膜２２上には、層間絶縁膜２８（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２８には、上部電極２７に通ずる下穴が形成されており、当該下穴にプラグ２９ａが埋め込まれている。プラグ２９ａを含む層間絶縁膜２８上の所定の位置に、プラグ２９ａと接続された配線３０ａが形成されている。層間絶縁膜２８、２２、２１、エッチングストッパ絶縁膜２０、及びキャップ絶縁膜１５ｂには、配線１４ｂに通ずる下穴が形成されており、当該下穴にプラグ２９ｂが埋め込まれている。プラグ２９ｂを含む層間絶縁膜２８上の所定の位置に、プラグ２９ｂと接続された配線３０ｂが形成されている。
【００２４】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図３〜図９は、本発明の実施形態に係る半導体装置の製造方法の一例を模式的に示した工程断面図である。なお、図３〜図９の工程断面図は、図１のＸ−Ｘ´間及びＹ−Ｙ´間に相当する部分の断面図である。
【００２５】
まず、公知の手法を用いて、半導体基板１上に素子分離領域２ａ、２ｂ、ゲート絶縁膜３ａ、３ｂ、ゲート電極４ａ、４ｂ、導体膜５ａ、５ｂ、キャップ絶縁膜６ａ、６ｂ、サイドウォール７ａ、７ｂ、拡散領域８ａ、８ｂ、８ｃを有するトランジスタを形成する（ステップＡ１；図３参照）。
【００２６】
次に、トランジスタを含む半導体基板１上にＳＯＤ（Spin on Dielectric Film）法で絶縁膜を塗布後、８００℃キュア（焼き締め）を行い、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）技術によりゲート電極４ａ、４ｂの形成時のマスクとして用いたキャップ絶縁膜６ａ、６ｂをストッパとして平坦化を行い、層間絶縁膜９を形成する（ステップＡ２；図３参照）。
【００２７】
次に、リソグラフィ技術とドライエッチ技術を用いて、キャップ絶縁膜６ａ、６ｂを含む層間絶縁膜９上にセルコンタクトプラグ１０ａ、１０ｂの下穴形成用のフォトレジスト（図示せず）を形成し、その後、当該フォトレジストをマスクとして、層間絶縁膜９において拡散領域８ａ、８ｂに通ずる下穴（セルコンタクト孔）を形成し、その後、ドライエッチ技術によりフォトレジストを除去（剥離）し、その後、セルコンタクトプラグ１０ａ、１０ｂ用のシリコン膜（図示せず；例えば、リン等の不純物を添加したポリシリコン、アモルファスシリコン）を下孔（セルコンタクト孔）内を含む層間絶縁膜９上に成膜し、その後、ドライエッチ技術による塩素系プラズマガスのエッチバック及びＣＭＰ技術により、層間絶縁膜９上のシリコン膜（図示せず）を除去することにより、セルコンタクトプラグ１０ａ、１０ｂを形成する（ステップＡ３；図３参照）。
【００２８】
ここで、ステップＡ３において、セルコンタクトプラグ１０ａ、１０ｂ用のシリコン膜の不純物濃度は、１×１０２０〜４×１０２０ａｔｏｍｓ／ｃｍ３とする。また、シリコン膜をＣＭＰにより除去した後の層間絶縁膜９の上面と半導体基板１表面との距離は約２５０ｎｍとなる。
【００２９】
次に、セルコンタクトプラグ１０ａ、１０ｂ及びキャップ絶縁膜６ａ、６ｂを含む層間絶縁膜９上の全面に層間絶縁膜１１（例えば、シリコン酸化膜）を２００ｎｍ程度成膜し、その後、層間絶縁膜１１上にコンタクトプラグ１３用の下穴形成用のフォトレジスト（図示せず）を形成し、その後、当該フォトレジスト（図示せず）をマスクとしてドライエッチ技術により、周辺回路領域の層間絶縁膜１１、９において拡散領域８ｃに通ずる下穴（コンタクト孔）を形成し、その後、当該フォトレジスト（図示せず）をドライエッチング技術により除去（剥離）し、その後、同様に、リソグラフィ技術及びドライエッチング技術を用いて、メモリセル領域の層間絶縁膜１１においてセルコンタクトプラグ１０ｂに通ずる下穴（コンタクト孔）を形成し、その後、コンタクト抵抗低減のためコンタクトの底にコバルトシリサイド（図示せず）を形成し、その後、ＣＶＤ技術によりバリアメタルとしてＴｉ／ＴｉＮ（図示せず）を順番に１３ｎｍ／１１ｎｍ程度成膜し、その後、Ｔｉ／ＴｉＮ（図示せず）上にコンタクトプラグ１２、１３となるタングステンを成膜（層間絶縁膜１１の上面から１５０ｎｍ程度成膜）し、その後、ＣＭＰ技術により層間絶縁膜１１上のタングステン及びＴｉ／ＴｉＮ（図示せず）を除去するとともに層間絶縁膜１１の上面から５０ｎｍ程度削り込むことによりコンタクトプラグ１２、１３を形成する（ステップＡ４；図３参照）。
【００３０】
次に、コンタクトプラグ１２、１３を含む層間絶縁膜１１上に、スパッタ技術によりビット線１４ａ及び配線１４ｂ用の窒化タングステン膜／タングステン膜をそれぞれ膜厚１０ｎｍ／４０ｎｍで順次成膜し、その後、窒化タングステン膜／タングステン膜上にキャップ絶縁膜１５ａ、１５ｂ用のシリコン窒化膜を成膜し、その後、リソグラフィ技術及びドライエッチング技術により当該シリコン窒化膜をパターニングすることによりキャップ絶縁膜１５ａ、１５ｂを形成し、その後、ドライエッチング技術によりキャップ絶縁膜１５ａ、１５ｂをマスクとして窒化タングステン膜／タングステン膜をエッチングすることによりビット線１４ａ及び配線１４ｂを形成し、その後、キャップ絶縁膜１５ａ、１５ｂ、ビット線１４ａ及び配線１４ｂを含む層間絶縁膜１１上に酸化保護膜（図示せず）を成膜し、その後、酸化保護膜（図示せず）上にサイドウォール１６ａ、１６ｂ用のシリコン窒化膜をＣＶＤ技術により２５ｎｍ程度形成し、その後、ドライ技術により当該シリコン窒化膜のエッチバックを行うことにより、キャップ絶縁膜１５ａ及びビット線１４ａの側壁にサイドウォール１６ａを形成するとともに、キャップ絶縁膜１５ｂ及び配線１４ｂの側壁にサイドウォール１６ｂを形成する（ステップＡ５；図３参照）。このサイドウォール１６ａ、１６ｂは、容量コンタクトプラグ１８を形成する際にＳＡＣ（Self-Align-Contact）構造とするために用いる。
【００３１】
次に、キャップ絶縁膜１５ａ、１５ｂ及びサイドウォール１６ａ、１６ｂを含む層間絶縁膜１１上にプラズマＣＶＤ技術により層間絶縁膜１７となるシリコン酸化膜を３００ｎｍ程度成膜し、その後、ＣＭＰ技術によりキャップ絶縁膜１５ａ、１５ｂが現れるまで平坦化することにより層間絶縁膜１７を形成し、その後、リソグラフィ技術及びドライエッチング技術により層間絶縁膜１７においてセルコンタクトプラグ１０ｂに通ずる下穴（コンタクト孔）を形成し、その後、当該下穴を含む層間絶縁膜１７上にＣＶＤ技術によりバリアメタルとしてＴｉ／ＴｉＮ（図示せず）を順番に１０ｎｍ／１５ｎｍ程度成膜し、その後、Ｔｉ／ＴｉＮ（図示せず）上に容量コンタクトプラグ１８となるタングステンを成膜（層間絶縁膜１７の上面から１００ｎｍ程度成膜）し、その後、ＣＭＰ技術により層間絶縁膜１７上のタングステン及びＴｉ／ＴｉＮ（図示せず）を除去するとともに、キャップ絶縁膜１５ａ、１５ｂを５０ｎｍ程度残すところまで削り込むことにより容量コンタクトプラグ１８を形成する（ステップＡ６；図３参照）。
【００３２】
次に、容量コンタクトプラグ１８及びキャップ絶縁膜１５ａ、１５ｂを含む層間絶縁膜１７上にパッド１９用の窒化タングステン／タングステンをそれぞれ１０ｎｍ／４０ｎｍを成膜し、その後、リソグラフィ技術及びドライエッチング技術により窒化タングステン／タングステンをエッチングすることによりパッド１９を形成し、その後、パッド１９を含む層間絶縁膜１７上にＣＶＤ技術を用いてエッチングストッパ絶縁膜２０を成膜する（ステップＡ７；図３参照）。なお、図３は、ステップＡ７が終了した時点の断面図である。
【００３３】
次に、ＣＶＤ技術により、エッチングストッパ絶縁膜２０上に層間絶縁膜２１（例えば、ＴＥＯＳ−ＢＰＳＧ膜）と層間絶縁膜２２（層間絶縁膜２１よりもウェットエッチレートが低いもの；例えば、プラズマＴＥＯＳ膜）を順次、１０００ｎｍと８００ｎｍ成膜し、その後、ＣＭＰにより層間絶縁膜２２を２００ｎｍ程度研磨して表面を平坦化する。さらに焼き締める（脱ガスさせる）ために、窒素雰囲気中で６５０℃、３０分の熱処理を行い、その上に、キャパシタの下部電極（図２の２５ａ、２５ｂ）をサポートするサポート絶縁膜２３（例えば、シリコン窒化膜）を１００ｎｍ程度成膜し、その後、サポート絶縁膜２３上に犠牲膜４０を成膜する（ステップＡ８；図４参照）。
【００３４】
ここで、犠牲膜４０には、層間絶縁膜２２（例えば、プラズマＴＥＯＳ）に対してアンモニア水（ＮＨ４ＯＨ）や希釈したＤＨＦ（Ｈ２Ｏ：ＨＦ＝５００：１）を用いたウェットエッチンイグレートが高い特性を持つ絶縁膜が用いられ、例えば、熱処理を加えていないＴＥＯＳ−ＮＳＧ膜、４００℃程度の熱処理を加えたＳＯＤ（Spin on Dielectlic）膜、不純物を高濃度化したＴＥＯＳ−ＢＰＳＧ膜を用いることができる。また、犠牲膜４０の膜厚は、ステップＡ１０のウェットエッチング処理にて除去できる膜厚（例えば、８０ｎｍ程度）が好ましい。
【００３５】
次に、シリンダ穴部２４ａ及び溝部２４ｂをパターニングする際のハードマスク膜（図示せず）を犠牲膜４０上に成膜し、その後、リソグラフィ技術と異方性エッチングを用いてハードマスク膜（図示せず）、犠牲膜４０、サポート絶縁膜２３、層間絶縁膜２２、２１、及びエッチングストッパ絶縁膜２０を貫通してパッド１９に通ずるシリンダ穴部２４ａ及び溝部２４ｂを形成し、その後、当該ハードマスク膜（図示せず）をアッシングにより除去する（ステップＡ９；図５参照）。なお、犠牲膜４０は次のステップＡ１０のウェットエッチングにより除去可能であるので、ステップＡ９の後において犠牲膜４０をエッチバックにより除去する必要がない。
【００３６】
次に、シリンダ穴部２４ａ及び溝部２４ｂのボトム部（層間絶縁膜２１と接する部分）を広げるために、層間絶縁膜２１（例えば、ＴＥＯＳ−ＢＰＳＧ膜）と層間絶縁膜２２（例えば、プラズマＴＥＯＳ膜）で選択比が取れるアンモニア水（ＮＨ４ＯＨ）を用いて１００ｓ程度ウェットエッチング処理を行う（ステップＡ１０；図６参照）。すると、層間絶縁膜２２内にある、シリンダ穴部２４ａ及び溝部２４ｂのボーイング部（中間部分）の横方向への広がりを５ｎｍ以下で抑えつつ、ボトム部を選択的に広げることができる。薬液は、希釈したフッ酸でも同様の効果を得ることができる。また、ステップＡ１０のウェットエッチング処理により、犠牲膜（図５の４０）が除去される。
【００３７】
次に、シリンダ穴部２４ａ及び溝部２４ｂを含むサポート絶縁膜２３上に、ＭＩＭ構造のキャパシタの下部電極（図２の２５ａ、２５ｂ）となる導電膜２５（例えば、下層Ｔｉ／上層ＴｉＮ）を、プラズマＣＶＤ技術を用いて成膜する（ステップＡ１１；図７参照）。なお、導電膜２５におけるＴｉとＴｉＮの膜厚は、それぞれ１０ｎｍと２０ｎｍ程度とする。Ｔｉの成膜の際に６５０℃程度の高温で成膜を行い、ＴｉＮ膜も続けて同温度で成膜する。
【００３８】
次に、サポート絶縁膜２３のエッチングのマスクとなるフォトレジストの形成時にシリンダ穴部２４ａ及び溝部２４ｂにフォトレジストが入らないようにするために、導電膜（図７の２５）上にプラズマシリコン窒化膜（図示せず）を２００ｎｍ程度成膜し、導電膜（図７の２５）上のシリンダ穴部２４ａ及び溝部２４ｂを塞ぎ、その後、リソグラフィ技術及びドライエッチング技術を用いることで、フォトレジスト（図示せず）をマスクとしてプラズマシリコン窒化膜（図示せず）、導電膜（図７の２５）及びサポート絶縁膜２３をエッチングすることにより、サポート絶縁膜２３のサポートパターンを形成し、その後、フォトレジスト（図示せず）をアッシングで除去し、その後、プラズマシリコン窒化膜（図示せず）をエッチバックで除去するとともに、表面（サポート絶縁膜２３の上部）に露出している導電膜（図７の２５）もエッチバックにて除去することにより下部電極２５ａ、２５ｂを形成する（ステップＡ１２；図８参照）。
【００３９】
ここで、サポート絶縁膜２３のサポートパターンは、図１で示されているパターンを使用する。また、導電膜（図７の２５）をエッチバックにて除去するステップにて、シリンダ穴部２４ａは間口が狭くかつ高アスペクト比であるため、下部電極２５ａとなるシリンダ穴部２４ａ内の導電膜（図７の２５）の側壁部乃至底部はエッチングされない。なお、間口の広い溝部２４ｂに関してはプラズマシリコン窒化膜（図示せず）が溝部２４ｂの導電膜（図７の２５）上に５ｎｍ程度うっすら残っており、うっすら残ったプラズマシリコン窒化膜（図示せず）を導電膜（図７の２５）のマスクとして用いる。うっすら残ったプラズマシリコン窒化膜（図示せず）は、導電膜（図７の２５）のエッチバックと、ステップＡ１３のウェットエッチング処理の際に除去される。
【００４０】
次に、ＨＦ処理を行い、メモリセル部の層間絶縁膜２１、２２を除去する（ステップＡ１３；図９参照）。その際、下部電極２５ａとサポート絶縁膜２３は残存する。一方、溝部２４ｂの外にＨＦは流出せず、その結果として周辺部の層間絶縁膜２１、２２は除去されないで残る。
【００４１】
最後に、従来の手法を用いて、容量絶縁膜２６、上部電極２７の成膜後に、周辺部の容量絶縁膜２６、上部電極２７の除去を、リソグラフィ技術とドライエッチング技術を用いて行う。その際にサポート絶縁膜２３も同時に除去する。その後、層間絶縁膜２８、プラグ２９ａ、２９ｂ、及び配線３０ａ、３０ｂ及びさらに上層配線（図示せず）を形成する（ステップＡ１４；図２参照）。以上により、ＤＲＡＭを作製することができる。
【００４２】
上記実施形態により、シリンダ穴部２４ａ及び溝部２４ｂの間口を広げつつ、ボトムも同時に広げる効果を得ることができる。また、犠牲膜４０をエッチバックしないので、シリンダ穴部２４ａ及び溝部２４ｂのボーイング部（中間部分の広くなった部分）が広がらない分、シリンダ穴部２４ａ及び溝部２４ｂのボトム部（図６の層間絶縁膜２１と接する部分）をさらに広げることも狙える。なお、ここでは、溝部２４ｂがある場合を示したが、溝部２４ｂがない場合も同様のプロセスを使用することができる。
【００４３】
本発明の実施形態によれば、下部電極２５ａ、２５ｂ間のサポート（梁）として用いるサポート絶縁膜２３上に成膜する犠牲膜４０として、層間絶縁膜２２（例えば、プラズマＴＥＯＳ）に対して選択比を取れそうな絶縁膜（例えば、ＳＯＤ、不純物高濃度ＴＥＯＳ−ＢＰＳＧ）を用いるとともに、薬液として、希釈したフッ酸やアンモニア水（ＮＨ４ＯＨ）を用いることで、ウェットエッチング処理によりシリンダ穴部２４ａ及び溝部２４ｂのトップ部（図６の層間絶縁膜２２と接する部分）の横広がりを抑制しつつ、間口を広げることができる。また、シリンダ穴部２４ａ及び溝部２４ｂのボトム部（図６の層間絶縁膜２１と接する部分）を広げる際に行うウェットエッチング処理により、犠牲膜４０が除去されるので、犠牲膜４０を除去するためにエッチバックを行う必要がなくなり、工程省略・コスト削減が期待できる。さらに、犠牲膜４０をエッチバックによる除去を行わないことにより、シリンダ穴部２４ａ及び溝部２４ｂのボーイング部が広がらない分、ウェットエッチ処理時間を延ばすことにより、ボトム部をさらに広げ、キャパシタ面積を稼ぐことを狙える。
【００４４】
［参考例］
従来技術において問題となっていたキャパシタのホール（シリンダ穴部）のボーイング構造による間口の閉塞対策として、シリンダ穴部２４ａ間の梁として用いるサポート絶縁膜２３上にプラズマＴＥＯＳ等の犠牲膜４１を８０ｎｍ程度成膜し、シリンダ穴部２４ａの形成後に１０ｎｍ以上かつ成膜膜厚未満の間でエッチバック（異方性エッチング）を行うことが検討された（参考例；図１０〜図１７参照）。そうすることで、シリンダ穴部２４ａの間口を広げる閉塞対策を行うことが考えられていた。以下、参考例の具体的な半導体装置の製造方法を図面を用いて説明する。図１０〜図１７は、参考例に係る半導体装置の製造方法を模式的に示した工程断面図である。なお、図１０〜図１７の工程断面図は、図１のＸ−Ｘ´間及びＹ−Ｙ´間に相当する部分の断面図である。
【００４５】
まず、実施形態のステップＡ１〜Ａ７と同様な工程により図３のような半導体装置の中間体を製造し、その後、ＣＶＤ技術により、エッチングストッパ絶縁膜２０上に層間絶縁膜２１（例えば、ＴＥＯＳ−ＢＰＳＧ膜）と層間絶縁膜２２（層間絶縁膜２１よりもウェットエッチレートが低いもの；例えば、プラズマＴＥＯＳ膜）を順次、１０００ｎｍと８００ｎｍ成膜し、その後、ＣＭＰにより層間絶縁膜２２を２００ｎｍ程度研磨して表面を平坦化する。さらに焼き締める（脱ガスさせる）ために、窒素雰囲気中で６５０℃、３０分の熱処理を行い、その後、層間絶縁膜２２上に、キャパシタの下部電極（図１７の２５ａ、２５ｂ）をサポートするサポート絶縁膜２３（例えば、シリコン窒化膜）を１００ｎｍ程度成膜し、その後、サポート絶縁膜２３上に犠牲膜４１（例えば、プラズマＴＥＯＳ膜）を８０ｎｍ程度成膜する（ステップＢ１；図１０参照）。なお、犠牲膜４１は、実施形態の図４の犠牲膜４０と異なり、層間絶縁膜２１よりもウェットエッチレートが低いもの、例えば、プラズマＴＥＯＳ膜を用いる。
【００４６】
シリンダ穴部２４ａ及び溝部２４ｂをパターニングする際のハードマスク膜（図示せず）を犠牲膜４１上に成膜し、その後、リソグラフィ技術と異方性エッチングを用いてハードマスク膜（図示せず）、犠牲膜４１、サポート絶縁膜２３、層間絶縁膜２２、２１、及びエッチングストッパ絶縁膜２０を貫通してパッド１９に通ずるシリンダ穴部２４ａ及び溝部２４ｂを形成し、その後、当該ハードマスク膜（図示せず）をアッシングにより除去する（ステップＢ２；図１１参照）。
【００４７】
次に、シリンダ穴部２４ａ及び溝部２４ｂの間口を広げるために、シリンダ穴部２４ａ及び溝部２４ｂの表面の層間絶縁膜（２２、２１；主に２２）をエッチバックする（ステップＢ３；図１２参照）。ここで、ステップＢ３でのエッチバックは、パッド１９が極力削れない条件を使用する。また、犠牲膜４１（例えば、プラズマＴＥＯＳ膜）は、ステップＢ３のエッチバックにて３０ｎｍまで薄くなってしまうが、シリンダ穴部２４ａの径は間口で５ｎｍ程度、ボーイング部〜ボトム部で２〜３ｎｍ程度広がる。
【００４８】
次に、シリンダ穴部２４ａ及び溝部２４ｂのボトム部（層間絶縁膜２１と接する部分）を広げるために、層間絶縁膜２１（例えば、ＴＥＯＳ−ＢＰＳＧ膜）と層間絶縁膜２２（例えば、プラズマＴＥＯＳ膜）で選択比が取れるアンモニア水（ＮＨ４ＯＨ）を用いて１００ｓ程度ウェットエッチング処理を行う（ステップＢ４；図１３参照）。すると、シリンダ穴部２４ａ及び溝部２４ｂのボーイング部（中間部分）の横方向への広がりを５ｎｍ以下で抑えつつ、ボトム部を選択的に広げることができる。薬液は、希釈したフッ酸でも同様の効果を得ることができる。
【００４９】
次に、シリンダ穴部２４ａ及び溝部２４ｂを含む犠牲膜４１上に、ＭＩＭ構造のキャパシタの下部電極（図１７の２５ａ、２５ｂ）となる導電膜２５（例えば、Ｔｉ／ＴｉＮ）を、プラズマＣＶＤ技術を用いて成膜する（ステップＢ５；図１４参照）。なお、導電膜２５におけるＴｉとＴｉＮの膜厚は、それぞれ１０ｎｍと２０ｎｍ程度とする。Ｔｉの成膜の際に６５０℃程度の高温で成膜を行い、ＴｉＮ膜も続けて同温度で成膜する。
【００５０】
次に、サポート絶縁膜２３のエッチングのマスクとなるフォトレジストの形成時にシリンダ穴部２４ａ及び溝部２４ｂにフォトレジストが入らないようにするために、導電膜（図１４の２５）上にプラズマシリコン窒化膜（図示せず）を２００ｎｍ程度成膜し、導電膜（図１４の２５）上のシリンダ穴部２４ａ及び溝部２４ｂを塞ぎ、その後、リソグラフィ技術及びドライエッチング技術を用いることで、フォトレジスト（図示せず）をマスクとしてプラズマシリコン窒化膜（図示せず）、導電膜（図１４の２５）及びサポート絶縁膜２３をエッチングすることにより、サポート絶縁膜２３のサポートパターンを形成し、その後、フォトレジスト（図示せず）をアッシングで除去し、その後、プラズマシリコン窒化膜（図示せず）をエッチバックで除去するとともに、表面（サポート絶縁膜２３の上部）に露出している犠牲膜４１及び導電膜（図７の２５）をエッチバックにて除去することにより下部電極２５ａ、２５ｂを形成する（ステップＢ６；図１５参照）。
【００５１】
ここで、サポート絶縁膜２３のサポートパターンは、図１で示されているパターンを用いる。また、導電膜（図１４の２５）をエッチバックにて除去するステップにて、シリンダ穴部２４ａは間口が狭くかつ高アスペクト比であるため、下部電極２５ａとなるシリンダ穴部２４ａ内の導電膜（図１４の２５）の側壁部乃至底部はエッチングされない。なお、間口の広い溝部２４ｂに関してはプラズマシリコン窒化膜（図示せず）が溝部２４ｂの導電膜（図１４の２５）上に５ｎｍ程度うっすら残っており、うっすら残ったプラズマシリコン窒化膜（図示せず）を導電膜（図１４の２５）のマスクとして用いる。うっすら残ったプラズマシリコン窒化膜（図示せず）は、導電膜（図１４の２５）のエッチバックと、ステップＢ７のウェットエッチング処理の際に除去される。
【００５２】
次に、従来の手法を用いて、溝部２４ｂよりも内側の領域（メモリセル領域）の層間絶縁膜２２、２１をウェットエッチング処理により除去する（ステップＢ７；図１６参照）。
【００５３】
最後に、従来の手法を用いて、容量絶縁膜２６、上部電極２７の成膜後に、周辺部の容量絶縁膜２６、上部電極２７の除去を、リソグラフィ技術とドライエッチング技術を用いて行う。その際にサポート絶縁膜２３も同時に除去する。その後、層間絶縁膜２８、プラグ２９ａ、２９ｂ、及び配線３０ａ、３０ｂ及びさらに上層配線（図示せず）を形成する（ステップＢ８；図１７参照）。以上により、参考例に係るＤＲＡＭを作製することができる。
【００５４】
参考例では、キャパシタ用のシリンダ穴部２４ａ及び溝部２４ｂの開口時にパッド１９まで達しているが（図１１参照）、パッド突き抜け対策として、一度、エッチングストッパ絶縁膜２０中で止めておき、ステップＢ３（図１２参照）のエッチバックにてパッド１９まで抜く方法も可能である。
【００５５】
しかしながら、参考例では、ステップＢ３（図１２参照）のエッチバックにより、シリンダ穴部２４ａ及び溝部２４ｂの全体が横方向に２〜３ｎｍ程度大きくなってしまう副作用がある。その後、ステップＢ４（図１３参照）のウェットエッチング処理を行ってシリンダ穴部２４ａ及び溝部２４ｂのボトムを積極的に広げる際に、極力、ボーイング部の層間絶縁膜２２（プラズマＴＥＯＳ膜）と、ボトムの層間絶縁膜２１（ＴＥＯＳ−ＢＰＳＧ膜）との選択比が取れる薬液を使うが、どうしても５ｎｍ程度は広がってしまう。そのため、ボーイング部の層間絶縁膜２２（プラズマＴＥＯＳ膜）のシリンダ穴部２４ａ及び溝部２４ｂがさらに広がってしまい、シリンダショートマージンが小さくなってしまう。シリンダピッチが１００ｎｍを下回ると、ステップＢ３（図１２参照）のエッチバックによる２−３ｎｍの広がりも無視できなくなる。そこで、本発明では、参考例のステップＢ３（図１２参照）のエッチバックによる悪影響をなくせるように工夫した。
【００５６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００５７】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５８】
１  半導体基板
２ａ、２ｂ  素子分離領域
３ａ、３ｂ  ゲート絶縁膜
４ａ、４ｂ  ゲート電極
５ａ、５ｂ  導体膜
６ａ、６ｂ  キャップ絶縁膜
７ａ、７ｂ  サイドウォール
８ａ、８ｂ、８ｃ  拡散領域
９  層間絶縁膜
１０ａ、１０ｂ  セルコンタクトプラグ
１１  層間絶縁膜
１２  コンタクトプラグ
１３  コンタクトプラグ
１４ａ  ビット線
１４ｂ  配線
１５ａ、１５ｂ  キャップ絶縁膜
１６ａ、１６ｂ  サイドウォール
１７  層間絶縁膜
１８  容量コンタクトプラグ
１９  パッド
２０  エッチングストッパ絶縁膜
２１  層間絶縁膜（第１層間絶縁膜）
２２  層間絶縁膜（第２層間絶縁膜）
２３  サポート絶縁膜
２３ａ  開口部
２４ａ  シリンダ穴部
２４ｂ  溝部
２５  導電膜
２５ａ、２５ｂ  下部電極
２６  容量絶縁膜
２７  上部電極
２８  層間絶縁膜
２９ａ、２９ｂ  プラグ
３０ａ、３０ｂ  配線
４０  犠牲膜
４１  犠牲膜
【図１】
2013197527.tif 000003
【図２】
2013197527.tif 000004
【図３】
2013197527.tif 000005
【図４】
2013197527.tif 000006
【図５】
2013197527.tif 000007
【図６】
2013197527.tif 000008
【図７】
2013197527.tif 000009
【図８】
2013197527.tif 000010
【図９】
2013197527.tif 000011
【図１０】
2013197527.tif 000012
【図１１】
2013197527.tif 000013
【図１２】
2013197527.tif 000014
【図１３】
2013197527.tif 000015
【図１４】
2013197527.tif 000016
【図１５】
2013197527.tif 000017
【図１６】
2013197527.tif 000018
【図１７】
2013197527.tif 000019