(57)【要約】【課題】半導体チップの裏面に設ける裏面アライメントマークを貫通電極によって高精度に構成する。【解決手段】半導体チップの裏面側から視認可能な裏面アライメントマークＦＣＭ３，ＦＣＭ４を備える。裏面アライメントマークＦＣＭ３，ＦＣＭ４は、半導体チップを貫通して設けられた複数の貫通電極ＴＳＶの裏面側における端部によって構成されている。本発明によれば、複数の貫通電極ＴＳＶがアライメントマークとして用いられることから、アライメントマーク用の貫通電極の形状を、信号の送受信や電源供給などに用いられる本来の貫通電極の形状と同等とすることができる。これにより、アライメントマークの精度が向上するため、チップの積層作業において支障が生じることが無くなる。【選択図】図７
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【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の面を有する半導体基板と、
各々が、前記半導体基板を前記第１の面から前記第２の面まで貫通し、前記半導体基板の前記第１の面から突出する第１のバンプ部を含む複数の第１の貫通電極であって、当該複数の第１の貫通電極の各々の前記第１のバンプが、前記半導体基板の前記第１の面に形成された第１面アライメントマークの一部を構成することを特徴とする半導体装置。
【請求項２】
前記半導体基板を前記第１の面から前記第２の面まで貫通し、それぞれ対応する信号を伝送する複数の第２の貫通電極をさらに備え、
前記複数の第１の貫通電極の配列ピッチは、前記複数の第２の貫通電極の配列ピッチよりも狭いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記第２の面に形成された多層配線構造と、当該多層配線構造上に設けられた複数の第２のバンプとをさらに備え、
前記複数の第２のバンプの各々は、前記複数の第２の貫通電極の対応する１つと縦方向に並んで配置され、前記複数の第２のバンプは、前記複数の第１の貫通電極と縦方向に並んで配置されていないことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の前記第２の面に形成され、上層配線層を含む多層配線構造と、前記上層配線層として形成され、前記第１面アライメントマークと縦方向に並んで配置された第２面アライメントマークとをさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板を前記第１の面から前記第２の面まで貫通して設けられた複数の第３の貫通電極をさらに備え、
前記複数の第２の貫通電極は、前記半導体基板の中央部において第１の方向に配列され、
前記複数の第３の貫通電極は、前記第１の方向と交差する前記半導体基板の辺に沿って第２の方向に配列されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数の第３の貫通電極の配列ピッチは、前記複数の第２の貫通電極の配列ピッチと等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の前記第２の面に形成され、下層配線層を含む多層配線構造と、前記下層配線層として形成された第１のパッド部とを備え、前記複数の第１の貫通電極が前記第１のパッド部に共通に接続されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置
【請求項８】
前記第１面アライメントマークは、第１の第１面アライメントマークとして前記半導体基板の前記第１の面側における第１の角部に配置され、前記半導体装置は、各々が、前記半導体基板を前記第１の面から前記第２の面まで貫通し、前記半導体基板の第１の面から突出する第４のバンプ部を含む複数の第４の貫通電極であって、当該複数の第４の貫通電極の各々の前記第４のバンプが、前記半導体基板の前記第１の面の第２の角部に配置された第２の第１面アライメントマークの一部を構成する前記第４の貫通電極を含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１及び第２の角部は互いに対角に位置し、
前記第１の第１面アライメントマークを構成する複数の第１の貫通電極のレイアウトは、前記半導体基板を平面方向に１８０°回転させた場合における、前記第２の第１面アライメントマークを構成する複数の第４の貫通電極のレイアウトと相違することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板の前記第１の面における第３の角部に配置された補助アライメントマークをさらに備え、
前記補助アライメントマークは、前記半導体チップを貫通して設けられた第５の貫通電極の前記裏面側における端部によって構成されていることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記半導体基板を前記第１の面から前記第２の面まで貫通して設けられ、それぞれ対応する信号を伝送する複数の第２の貫通電極をさらに備え、前記複数の第１の貫通電極と前記複数の第２の貫通電極とが実質的に同一の構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
半導体チップと、前記半導体チップを貫通して設けられた複数の第１及び第２の貫通電極とを備え、
前記複数の第１の貫通電極は、前記半導体チップの第１及び第２の角部においてそれぞれ第１のピッチで配列され、
前記複数の第２の貫通電極は、前記第１のピッチよりも広い第２のピッチで配列されてそれぞれ対応する信号の入力又は出力に用いられ、
前記半導体チップの主面側における前記複数の第１の貫通電極の端部は、第１の導体パターンに共通接続されていることを特徴とする半導体装置。
【請求項１３】
前記第１及び第２の角部は互いに対角に位置し、
前記第１の角部に設けられた前記複数の第１の貫通電極のレイアウトは、前記半導体チップを平面方向に１８０°回転させた場合における、前記第２の角部に設けられた前記複数の第１の貫通電極のレイアウトと相違することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記半導体チップの主面側から視認可能に設けられ、前記複数の第１の貫通電極と平面視で重なる位置に配置された複数の第２の導体パターンをさらに備え、
前記第１の角部に設けられた前記第２の導体パターンのレイアウトは、前記半導体チップを平面方向に１８０°回転させた場合における、前記第２の角部に設けられた前記第２の導体パターンのレイアウトと相違することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２の導体パターンは互いに異なる配線層に形成されており、前記第２の導体パターンは平面視で前記第１の導体パターンによって全体が覆われていることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体チップを貫通して設けられた貫通電極を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
【０００３】
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極が電気的に短絡されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる。
【０００４】
貫通電極を有する半導体チップを積層する場合には、上下のチップに設けられたバンプ電極同士を正確に接触させる必要がある。このため積層作業は、上下のチップに設けられたアライメントマークを参照して位置決めを行いながら行われる。特許文献１には、貫通電極をアライメントマークとして利用する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２１７０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されているアライメントマークは、十字型やＬ字型など、信号の送受信や電源供給などに用いられる本来の貫通電極とは異なる平面形状を有している。貫通電極を形成する工程は、本来の貫通電極を最も精度よく形成できるように制御されるため、特許文献１に記載されているように本来の貫通電極と異なる形状を有するアライメントマークを本来の貫通電極と同一工程で作製すると、アライメントマークが精度よく形成されない恐れがあった。
【０００７】
アライメントマークの精度が低いと、チップの積層作業に大きな支障が生じる。アライメントマークの認識はフリップチップボンダーに設けられた認識カメラを用いて行われるが、現在市販されて装置では、認識カメラによって正しく位置認識するためにはアライメントマークに１μｍ以下の寸法精度が要求される。これに対し、貫通電極を形成する際に使用するフォトレジストの膜厚は２０μｍ程度も必要であるため、フォトレジストのエッジがテーパー形状となってしまう。このため、貫通電極の平面形状が十字型やＬ字型などの異形であると形状のゆがみなどが生じやすくなり、１μｍ以下の寸法精度を実現することが困難となる。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、互いに対向する第１及び第２の面を有する半導体基板と、各々が、前記半導体基板を前記第１の面から前記第２の面まで貫通し、前記半導体基板の第１の面から突出する第１のバンプ部を含む複数の第１の貫通電極であって、当該複数の第１の貫通電極の各々の前記第１のバンプが、前記半導体基板の前記第１の面に形成された第１面アライメントマークの一部を構成することを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、半導体チップと、前記半導体チップを貫通して設けられた複数の第１及び第２の貫通電極とを備え、前記複数の第１の貫通電極は、前記半導体チップの第１及び第２の角部においてそれぞれ第１のピッチで配列され、前記複数の第２の貫通電極は、前記第１のピッチよりも広い第２のピッチで配列されてそれぞれ対応する信号の入力又は出力に用いられ、前記半導体チップの主面側における前記複数の第１の貫通電極の端部は、第１の導体パターンに共通接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数の貫通電極がアライメントマークとして用いられることから、アライメントマーク用の貫通電極の形状を、信号の送受信や電源供給などに用いられる本来の貫通電極の形状と同等とすることができる。これにより、アライメントマークの精度が向上するため、チップの積層作業において支障が生じることが無くなる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】貫通電極ＴＳＶ１の構造を示す断面図である。
【図３】貫通電極ＴＳＶ２の構造を示す断面図である。
【図４】貫通電極ＴＳＶ３の構造を示す断面図である。
【図５】表面バンプＦＢａの構造を示す断面図である。
【図６】コアチップＣＣ１〜ＣＣ３の主面側におけるレイアウトを示す略平面図である。
【図７】コアチップＣＣ１〜ＣＣ３の裏面側におけるレイアウトを示す略平面図である。
【図８】領域Ｓ１に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ１，ＦＣＭ３のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。
【図９】図８（ａ），（ｂ）に示すｘ２−ｘ２線に沿った断面図である。
【図１０】領域Ｓ２に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ２，ＦＣＭ４のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。
【図１１】領域Ｓ３に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ５のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。
【図１２】領域Ｓ４に設けられた貫通電極ＴＳＶのレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。
【図１３】第１の変形例による裏面アライメントマークのレイアウトを示す平面図である。
【図１４】第２の変形例による裏面アライメントマークのレイアウトを示す平面図である。
【図１５】第３の変形例による裏面アライメントマークのレイアウトを示す平面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００１５】
但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００１６】
これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【００１７】
本実施形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。但し、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。
【００１８】
コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
【００１９】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００２０】
一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００２１】
積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
【００２２】
コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチＰＦよりもやや広いピッチＰ０で配列されている。加工可能な最小ピッチＰＦが３０μｍである場合、ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェースチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多数の貫通電極ＴＳＶ及び表面バンプＦＢが設けられている。図１に示すように、インターフェースチップＩＦに設けられた表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されている。但し、図１に示すように、インターフェースチップＩＦに設けられた一部の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。
【００２３】
コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施形態においては、この種の貫通電極をＴＳＶ１と表記する。図１には、この種の貫通電極ＴＳＶ１がＴ１列〜Ｔ８列に示されている。
【００２４】
図２は、貫通電極ＴＳＶ１の構造を示す断面図である。
【００２５】
図２に示すように、貫通電極ＴＳＶ１はシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイス及び多層配線構造Ｌ１〜Ｌ４が形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が一重に設けられているが、絶縁リング８２を二重に設けても構わない。絶縁リング８２を二重に設ければ、貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量を低減することができる。
【００２６】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェースチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、Ｃｕ（銅）からなる貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。一方、表面バンプＦＢは、多層配線構造の各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続されている。表面バンプＦＢは、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェースチップＩＦに設けられた裏面バンプＢＢと接し、インターフェースチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
【００２７】
かかる構造により、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、貫通電極ＴＳＶ１を介して短絡された状態となる。表面バンプＦＢのピラー部８６は、パッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。
【００２８】
このように、貫通電極ＴＳＶ１は平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。このため、インターフェースチップＩＦから貫通電極ＴＳＶ１を介して供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ３に共通に入力される。また、コアチップＣＣ０〜ＣＣ３から貫通電極ＴＳＶ１を介して供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２９】
尚、インターフェースチップＩＦにおいても、この種の貫通電極ＴＳＶ１が一部設けられる。図１には、インターフェースチップＩＦに設けられた貫通電極ＴＳＶ１がＴ１列及びＴ８列に示されている。インターフェースチップＩＦに設けられた貫通電極ＴＳＶ１は、主に電源電位ＶＤＤ又はＶＳＳを供給するために用いられる。
【００３０】
一方、インターフェースチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施形態においては、この種の貫通電極をＴＳＶ２と表記する。図１には、インターフェースチップＩＦに設けられた貫通電極ＴＳＶ２がＴ２列〜Ｔ７列に示されている。
【００３１】
図３は、貫通電極ＴＳＶ２の構造を示す断面図である。
【００３２】
図３に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が削除されている点において、図２に示した貫通電極ＴＳＶ１と相違している。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢは短絡されない。インターフェースチップＩＦに設けられた貫通電極ＴＳＶ２は、主に信号の送信又は受信を行うために用いられる。つまり、インターフェースチップＩＦ内の図示しない内部回路から出力される信号はパッドＭ１又はＭ２に供給され、裏面バンプＢＢを介してコアチップＣＣ０〜ＣＣ３に供給される。また、コアチップＣＣ０〜ＣＣ３から出力される信号は、裏面バンプＢＢを介してパッドＭ１又はＭ２に供給され、インターフェースチップＩＦ内の図示しない内部回路に入力される。貫通電極ＴＳＶ２は、コアチップＣＣ３に設けられた表面バンプＦＢに接合するための電極であることから、その配列ピッチはＰ０に設計される。
【００３３】
尚、Ｔ２列〜Ｔ７列に示された貫通電極ＴＳＶ２の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。このような場合、表面バンプＦＢを設けることは必須でなく、図４に示す貫通電極ＴＳＶ３のように、表面バンプＦＢを削除しても構わない。
【００３４】
図示しないが、上述した貫通電極ＴＳＶ２は、コアチップＣＣ１〜ＣＣ３においても一部使用される。コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた図示しない内部回路に所定の情報を順次転送したり、固有の情報を入力したりするために用いられる。このような情報としては、チップアドレス情報や、不良チップ情報などが挙げられる。
【００３５】
さらに、インターフェースチップＩＦには、同じ平面位置に貫通電極ＴＳＶが設けられていない表面バンプＦＢａも設けられている。図１には、インターフェースチップＩＦに設けられた表面バンプＦＢａがＴ９列〜Ｔ１２列に示されている。
【００３６】
図５は、表面バンプＦＢａの構造を示す断面図である。
【００３７】
図５に示すように、インターフェースチップＩＦに設けられる表面バンプＦＢａは、パッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢは設けられていない。パッドＭ４，Ｍ３は、図示しないインターフェースチップＩＦ内のロジック回路などに接続される。表面バンプＦＢａは、インターポーザＩＰ上の基板電極９１に接合するための電極であることから、その配列ピッチはＰ１に設計される。
【００３８】
図１に示す半導体装置１０の作製手順は次の通りである。まず、コアチップＣＣ０をフェースアップ状態でフリップチップボンダーのステージ上に置き、その位置をチップ表面にあるアライメントマークで認識する。次に、フリップチップボンディングツールを用いてコアチップＣＣ１の主面、つまり表面バンプＦＢが形成されている側の表面をピックアップする。ピックアップされたコアチップＣＣ１の位置は、その裏面側にあるアライメントマークで認識する。コアチップＣＣ０，ＣＣ１の位置認識が完了すると、コアチップＣＣ０の表面バンプＦＢとコアチップＣＣ１の裏面バンプＢＢが正確に重なるよう、コアチップＣＣ１をコアチップＣＣ０上にフェースアップ状態で積層する。
【００３９】
次に、コアチップＣＣ１の位置をチップ表面にあるアライメントマークで認識し、フリップチップボンディングツールを用いてコアチップＣＣ２をピックアップする。そして、同様の手順により、コアチップＣＣ２をコアチップＣＣ１上にフェースアップ状態で積層する。以下同様にして、コアチップＣＣ３及びインターフェースチップＩＦをこの順に積層する。
【００４０】
インターフェースチップＩＦの積層が完了した後、チップ間のギャップを埋める為、アンダーフィル９４を側面から注入する。そして、加圧ベークなどを行うことによりアンダーフィル９４をキュアさせる。
【００４１】
次に、インターポーザＩＰの上面ＩＰａに基板電極９１を形成する。基板電極９１としては、例えば金（Ａｕ）からなるスタッドバンプを用いることが好ましい。次に、フリップチップボンダーのステージ上にインターポーザＩＰを載置し、基板電極９１が形成された上面ＩＰａにＮＣＰ（Non-Conductive Paste）９５を塗布する。この状態で、あらかじめ用意したコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦからなる積層体を、表面バンプＦＢと基板電極９１が正確に重なるようインターポーザＩＰ上に積層する。そして、ＮＣＰ９５を加熱等によりキュアさせる。その後、モールドレジン９６で全体を被覆し、インターポーザＩＰの裏面ＩＰｂに外部端子（半田ボール）ＳＢを形成すれば、図１に示す半導体装置１０が完成する。
【００４２】
コアチップＣＣ０〜ＣＣ３の主面側におけるアライメントマークは、最上層の配線層Ｌ４に設けられたパッドＭ４によって構成される。また、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦの裏面側におけるアライメントマークは、裏面バンプＢＢによって貫通電極ＴＳＶ３と一体的に構成される。コアチップＣＣ０については裏面側におけるアライメントマークは不要である。以下、アライメントマークを中心としてコアチップＣＣ１〜ＣＣ３の構造について詳細に説明する。
【００４３】
図６はコアチップＣＣ１〜ＣＣ３の主面側におけるレイアウトを示す略平面図であり、図７はコアチップＣＣ１〜ＣＣ３の裏面側におけるレイアウトを示す略平面図である。図６と図７は、ｘ１−ｘ１線を軸として互いに１８０°回転させた状態を示している。
【００４４】
図６に示すように、コアチップＣＣ１〜ＣＣ３は８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を有している。このうち、偶数番目のメモリバンクＢＡＮＫ０，２，４，６はコアチップＣＣ１〜ＣＣ３のＹ方向における一方側の辺Ｌ１１に沿ってＸ方向に配列されており、奇数番目のメモリバンクＢＡＮＫ１，３，５，７はコアチップＣＣ１〜ＣＣ３のＹ方向における他方側の辺Ｌ１２に沿ってＸ方向に配列されている。また、Ｘ方向に隣接するバンク間にはロウアクセスを行うためのロウデコーダＸＤＥＣが配置されており、Ｙ方向に隣接するバンク間にはカラムアクセスを行うためのカラムデコーダＹＤＥＣが配置されている。
【００４５】
また、Ｙ方向におけるチップの中央部には、いわゆる周辺回路ＰＥ１が配置される。周辺回路ＰＥ１に含まれる回路としては、ロジック回路、電源回路、入出力回路などが挙げられる。周辺回路ＰＥ１とメモリバンクＢＡＮＫ０，２，４，６側のカラムデコーダＹＤＥＣとの間の領域Ｓ０には、多数の貫通電極ＴＳＶが配置される。当該領域Ｓ０に配置される貫通電極ＴＳＶは、主に電源用の貫通電極と信号用の貫通電極である。電源用の貫通電極ＴＳＶとしては、図２に示す構造を持った貫通電極ＴＳＶ１が用いられる。信号用の貫通電極ＴＳＶとしては、図２に示す構造を持った貫通電極ＴＳＶ１又は図３に示す構造を持った貫通電極ＴＳＶ２が用いられる。
【００４６】
コアチップＣＣ１〜ＣＣ３のＹ方向に延伸された辺Ｌ１３，Ｌ１４に沿った略中央領域には、周辺回路ＰＥ２が配置される。周辺回路ＰＥ２に含まれる回路としては、ＤＦＴロジック回路や電源回路などが挙げられる。さらに、周辺回路ＰＥ２の両側に位置する領域Ｓ１〜Ｓ４には、サポート用の貫通電極ＴＳＶが設けられている。サポート用の貫通電極ＴＳＶは、チップの反りによってチップ間のギャップが狭くなることを防止するために設けられる。サポート用の貫通電極ＴＳＶとしては、図２に示す構造を持った貫通電極ＴＳＶ１が用いられる。
【００４７】
さらに、領域Ｓ１，Ｓ２に属するチップの角部には、主面側に表面アライメントマークＦＣＭ１，ＦＣＭ２が設けられ、裏面側に裏面アライメントマークＦＣＭ３，ＦＣＭ４が設けられている。領域Ｓ１，Ｓ２は、互いにチップの対角に位置している。
【００４８】
表面アライメントマークＦＣＭ１，ＦＣＭ２の平面形状はＬ字型であり、互いに同じ形状及び向きを有している。これにより、コアチップＣＣ１〜ＣＣ３の位置を主面側から画像認識すれば、チップの位置及び向きを把握することができる。チップの向きを把握することができるのは、表面アライメントマークＦＣＭ１，ＦＣＭ２が互いに同じ向きを有しており、チップを平面方向に１８０°回転させると表面アライメントマークＦＣＭ１，ＦＣＭ２の向きがいずれも反転するからである。
【００４９】
一方、裏面アライメントマークＦＣＭ３，ＦＣＭ４は、Ｌ字型に配列された３つの貫通電極ＴＳＶからなる。本発明においては、裏面アライメントマークを構成する複数の貫通電極ＴＳＶを「第１の貫通電極又は第４の貫通電極」と呼ぶことがある。また、領域Ｓ０に配置されそれぞれ対応する信号の入力又は出力を行う複数の貫通電極ＴＳＶを「第２の貫通電極」と呼ぶことがある。さらに、領域Ｓ１〜Ｓ４に配置された複数のサポート用の貫通電極ＴＳＶを「第３の貫通電極」と呼ぶことがある。
【００５０】
図７に示すように、表面アライメントマークＦＣＭ１，ＦＣＭ２とは異なり、裏面アライメントマークＦＣＭ３，ＦＣＭ４は、向きが互いに１８０°回転している。しかしながら、本実施形態では、裏面アライメントマークＦＣＭ３と裏面アライメントマークＦＣＭ４とで一部の貫通電極ＴＳＶのピッチが相違している。このため、コアチップＣＣ１〜ＣＣ３の位置を裏面側から画像認識すれば、チップの位置及び向きを把握することができる。裏面アライメントマークＦＣＭ３，ＦＣＭ４の形状については追って詳述する。
【００５１】
さらに、領域Ｓ３に属するチップの角部には、裏面側に補助アライメントマークＦＣＭ５が設けられている。補助アライメントマークＦＣＭ５は１個の貫通電極ＴＳＶからなり、領域Ｓ３と対角に位置する領域Ｓ４には同様の補助アライメントマークが設けられていないため、チップの平面方向における回転角を認識するための補助的なアライメントマークとして利用される。このような補助アライメントマークＦＣＭ５を設けることは必須でないが、上述の通り、裏面アライメントマークＦＣＭ３，ＦＣＭ４は向きが互いに同じであり、形状が僅かに相違しているのみであることから、場合によっては、チップが平面方向に１８０°回転しているか否かの認識ができないおそれが生じる。本実施形態では、このような誤認識を防止するために補助アライメントマークＦＣＭ５が設けられている。
【００５２】
図８は、領域Ｓ１に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ１，ＦＣＭ３のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。尚、図面の見やすさを考慮して、（ｂ）のレイアウトは主面側から透視した裏面のレイアウトを示している。したがって、実際に裏面側から見た裏面のレイアウトは１８０°反転している。この点については、後述する図１０〜図１２においても同様である。
【００５３】
図８（ａ），（ｂ）に示すように、領域Ｓ１に設けられたサポート用の貫通電極ＴＳＶは、配列ピッチＰ０で長さＬＳに亘って一列に配置されている。配列ピッチＰ０は、加工可能な最小ピッチＰＦよりもやや広いピッチである。長さＬＳは、チップ間のギャップを安定させるために必要な貫通電極ＴＳＶの数によって決まり、例えば２００μｍ〜１０００μｍ程度である。
【００５４】
また、領域Ｓ１に属するチップの角部には、主面側に表面アライメントマークＦＣＭ１が設けられ、裏面側に裏面アライメントマークＦＣＭ３が設けられている。本実施形態では、表面アライメントマークＦＣＭ１と裏面アライメントマークＦＣＭ３が平面視で重なる位置に配置されているが、この点は必須でない。しかしながら、裏面アライメントマークＦＣＭ３を設けた領域にはトランジスタや配線などを配置することができないため、平面視で重なる位置に表面アライメントマークＦＣＭ１を配置することによりチップ面積を有効に活用することができる。
【００５５】
図９は、図８（ａ），（ｂ）に示すｘ２−ｘ２線に沿った断面図である。
【００５６】
図８（ａ）及び図９に示すように、表面アライメントマークＦＣＭ１は、多層配線構造の最上層の配線層Ｌ４に設けられたパッドＭ４によって構成される。表面アライメントマークＦＣＭ１は表面バンプＦＢに接続される電極ではないが、主面側からの視認を容易とすべく、パッドＭ４の形成領域においてはポリイミド膜８５が削除されている。また、パッドＭ４の背景パターンにムラがあると画像認識の妨げになるため、パッドＭ４は平面視でパッドＭ１（多層配線構造の最下層の配線層として形成される）によって全体が覆われている。これによりパッドＭ４の背景パターンが均一となるため、正確に画像認識を行うことが可能となる。
【００５７】
一方、図８（ｂ）に示すように、裏面アライメントマークＦＣＭ３は、３個の貫通電極ＴＳＶの端部である裏面バンプＢＢによって構成される。裏面アライメントマークＦＣＭ３を構成する各貫通電極ＴＳＶの形状及びサイズは、他の貫通電極ＴＳＶ、つまり、領域Ｓ０に配置される信号用又は電源用の貫通電極ＴＳＶや、領域Ｓ１〜Ｓ４に配置されるサポート用の貫通電極ＴＳＶの形状及びサイズと同じである。但し、裏面アライメントマークを構成する貫通電極ＴＳＶと平面視で重なる位置には、表面バンプＦＢは設けられていない。
【００５８】
これら３個の貫通電極ＴＳＶは、直角二等辺三角形の各頂点上にレイアウトされており、Ｘ方向及びＹ方向に隣接する２つの貫通電極ＴＳＶ間は、加工可能な最小配列ピッチＰＦに設計されている。これら貫通電極ＴＳＶを最小の配列ピッチＰＦでレイアウトしているのは、第１に、信号用又は電源用などの他の貫通電極ＴＳＶのパターンと異なるパターン形状とするためであり、第２に、アライメントマークＦＣＭ３の占有面積を削減するためである。また、図８（ｂ）に示す間隔ＬＢは、裏面アライメントマークＦＣＭ３の誤認識を防止すべく、ＰＦ及びＰ０で割り切れない値とすることが好ましい。一例として、ＰＦ＝３５μｍ、Ｐ０＝４０μｍである場合、ＬＢ＝１３５μｍ、ＬＳ＝６００μｍとすることができる。この場合、図８（ａ）に示す間隔ＬＡは、例えば１５２．５μｍである。間隔ＬＡは、表面アライメントマークＦＣＭ１の中心と、最も近いサポート用の貫通電極ＴＳＶの中心までの距離である。
【００５９】
図８（ｂ）及び図９に示すように、裏面アライメントマークＦＣＭ３を構成する３個の貫通電極ＴＳＶは、それぞれ、シリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して、配線層Ｌ１に設けられたパッドＭ１に共通接続されている。パッドＭ１は、シリコン基板８０に貫通電極ＴＳＶ用の貫通孔を形成する際のエッチングストッパとして機能する。裏面アライメントマークＦＣＭ３を構成する３個の貫通電極ＴＳＶについては互いに電気的に分離する必要はなく、また、上述の通り、表面アライメントマークＦＣＭ１と裏面アライメントマークＦＣＭ３を平面視で重なる位置に配置した場合、パッドＭ４の全体をパッドＭ１で覆うことが好ましいことから、裏面アライメントマークＦＣＭ３を構成する３個の貫通電極ＴＳＶは、同じパッドＭ１に共通接続されている。
【００６０】
図１０は、領域Ｓ２に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ２，ＦＣＭ４のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。
【００６１】
図１０（ａ）に示すように、表面アライメントマークＦＣＭ２の形状は、図８（ａ）に示した表面アライメントマークＦＣＭ１の形状と同じである。但し、その裏面に位置する裏面アライメントマークＦＣＭ４の平面形状がＹ方向に伸張されているため、その分、パッドＭ４と重なる位置に設けられたパッドＭ１の平面形状もＹ方向に伸張されている。
【００６２】
図１０（ｂ）に示すように、裏面アライメントマークＦＣＭ４は、上述した裏面アライメントマークＦＣＭ３と同様、３個の貫通電極ＴＳＶの端部である裏面バンプＢＢによって構成される。裏面アライメントマークＦＣＭ４を構成する３個の貫通電極ＴＳＶは、二等辺ではない直角三角形の各頂点上にレイアウトされている。裏面アライメントマークＦＣＭ４を構成する各貫通電極ＴＳＶの形状及びサイズについても、他の貫通電極ＴＳＶ、つまり、領域Ｓ０に配置される信号用又は電源用の貫通電極ＴＳＶや、領域Ｓ１〜Ｓ４に配置されるサポート用の貫通電極ＴＳＶの形状及びサイズと同じである。
【００６３】
これら３個の貫通電極ＴＳＶはＬ字上にレイアウトされており、Ｘ方向に隣接する２つの貫通電極ＴＳＶ間は最小配列ピッチＰＦに設計されている一方、Ｙ方向に隣接する２つの貫通電極ＴＳＶ間は最小配列ピッチＰＦよりも大きい配列ピッチＰＦ１に設計されている。これは、チップを１８０°回転させた場合に裏面アライメントマークＦＣＭ３と区別するためである。本実施形態では、裏面アライメントマークＦＣＭ３を構成する３個の貫通電極ＴＳＶの配列パターンと、裏面アライメントマークＦＣＭ４を構成する３個の貫通電極ＴＳＶの配列パターンは、互いに向きが１８０°回転しているからである。
【００６４】
本実施形態において裏面アライメントマークＦＣＭ３，ＦＣＭ４の向きを１８０°回転させているのは、以下の理由による。つまり、表面アライメントマークＦＣＭ１，ＦＣＭ２と同様に裏面アライメントマークＦＣＭ３，ＦＣＭ４の向きを同じにすると、裏面アライメントマークＦＣＭ３，ＦＣＭ４のいずれか一方については２個の貫通電極ＴＳＶをチップ端部側ではなくチップ中央側に配置する必要が生じる。シリコン基板８０上に形成されるトランジスタは、特性変動を防止すべく貫通電極ＴＳＶから一定の距離を置く必要があり、２個の貫通電極ＴＳＶをチップ中央側に配置すると、その分トランジスタの形成可能領域が削減されてしまう。このような問題を防止すべく、本実施形態では裏面アライメントマークＦＣＭ３，ＦＣＭ４のいずれにおいても２個の貫通電極ＴＳＶをチップ端部側に配置し、１個の貫通電極ＴＳＶをチップ中央側に配置している。その結果、裏面アライメントマークＦＣＭ３，ＦＣＭ４は互いに１８０°回転した形状とされている。
【００６５】
裏面アライメントマークＦＣＭ３，ＦＣＭ４の形状が完全に同一であると、チップの向きが１８０°回転した場合にその認識ができなくなる。この問題を解決するため、本実施形態では、裏面アライメントマークＦＣＭ４についてはＹ方向に隣接する２つの貫通電極ＴＳＶの間隔を配列ピッチＰＦ１とし、裏面アライメントマークＦＣＭ３と区別可能としている。配列ピッチＰＦ１は、配列ピッチＰ０と相違することが好ましい。これによれば、裏面アライメントマークＦＣＭ４の誤認識が防止される。一例として、ＰＦ＝３５μｍ、Ｐ０＝４０μｍである場合、ＰＦ１＝５５μｍとすることができる。この場合、図１０（ｂ）に示す間隔ＬＣは１１０μｍとなる。
【００６６】
図１１は、領域Ｓ３に設けられた貫通電極ＴＳＶ及びアライメントマークＦＣＭ５のレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。図１１（ｂ）に示すように、領域Ｓ３の角部には１個の貫通電極ＴＳＶからなる補助アライメントマークＦＣＭ５が配置されている。平面視で補助アライメントマークＦＣＭ５と重なる主面側には、表面バンプＦＢは形成されていない。図１１（ａ），（ｂ）に示す間隔ＬＤは、例えば１７０μｍである。
【００６７】
図１２は、領域Ｓ４に設けられた貫通電極ＴＳＶのレイアウトを示す平面図であり、（ａ）は主面のレイアウト、（ｂ）は裏面のレイアウトを示している。図１２（ａ），（ｂ）に示すように、領域Ｓ４にはアライメントマークが設けられておらず、サポート用の貫通電極ＴＳＶが配列されている。
【００６８】
以上がコアチップＣＣ１〜ＣＣ３の構造である。尚、最上層のコアチップＣＣ０についても基本的にコアチップＣＣ１〜ＣＣ３と同じ構成を有しているが、既に説明したように、コアチップＣＣ０には貫通電極ＴＳＶが設けられていない。このため、コアチップＣＣ０には裏面バンプＢＢも設けられず、裏面アライメントマークも設けられない。表面バンプＦＢや表面アライメントマークのレイアウトは、コアチップＣＣ１〜ＣＣ３と同一である。また、インターフェースチップＩＦについてはコアチップＣＣ１〜ＣＣ３と同様、貫通電極ＴＳＶを用いた裏面アライメントマークが形成される。インターフェースチップＩＦのチップサイズは、コアチップＣＣ０〜ＣＣ３のチップサイズと同じである必要はなく、コアチップＣＣ０〜ＣＣ３よりも小さくても構わないが、少なくとも、コアチップＣＣ１〜ＣＣ３の領域Ｓ０に対応する領域に複数の裏面バンプＢＢを形成する必要がある。
【００６９】
以上説明したように、本実施形態では裏面アライメントマークＦＣＭ３，ＦＣＭ４がいずれも複数の貫通電極ＴＳＶからなり、これら各貫通電極ＴＳＶの形状及びサイズが他の貫通電極ＴＳＶの形状及びサイズと同じである。このため、信号用や電源用など本来の貫通電極ＴＳＶを最も精度よく形成できるように設計すれば、アライメントマークに用いる貫通電極ＴＳＶについても精度良く形成される。これによりアライメントマークの精度が向上するため、チップの積層作業を効率よく実行することが可能となる。
【００７０】
また、裏面アライメントマークＦＣＭ３，ＦＣＭ４を構成する各貫通電極ＴＳＶが他の貫通電極ＴＳＶを同じ形状及びサイズを有しているため、シリコン基板８０に与えるひずみの影響についても、他の貫通電極ＴＳＶと同等に抑えられる。つまり、貫通電極ＴＳＶのサイズが大きい場合、絶縁リング８２を構成する酸化膜の収縮や、貫通電極ＴＳＶを構成する金属とシリコンとの膨張係数の差異などによってシリコン基板８０に与えるひずみが大きくなる。このため、サイズの大きい１個の貫通電極ＴＳＶによって裏面アライメントマークを構成すると、その近傍におけるトランジスタの特性が変動し、動作不良となるおそれがある。これに対し、本実施形態ではこのような問題が生じることもない。
【００７１】
また、本実施形態では、コアチップＣＣ０〜ＣＣ３のＸ方向が長辺、Ｙ方向が短辺であるため、アンダーフィル９４の注入は辺Ｌ１１又はＬ１２側からＹ方向に行うことが望ましい。この場合、辺Ｌ１１，Ｌ１２に沿ってサポート用の貫通電極ＴＳＶを配列すると、これらがアンダーフィル９４の注入の妨げになるため、サポート用の貫通電極ＴＳＶの配列ピッチを十分に広く設計する必要が生じる。しかしながら、本実施形態ではサポート用の貫通電極ＴＳＶが辺Ｌ１１，Ｌ１２ではなく辺Ｌ１３，Ｌ１４に沿って配列されているため、これらがアンダーフィル９４の注入の妨げになることはない。このため、サポート用の貫通電極ＴＳＶの配列ピッチを十分に狭く（本実施形態ではＰ０）に設計することが可能となり、高いサポート能力を確保することが可能となる。
【００７２】
また、辺Ｌ１３，Ｌ１４に沿ってサポート用の貫通電極ＴＳＶを配列しているため、辺Ｌ１３，Ｌ１４に沿った中央領域に周辺回路ＰＥ２を配置することができる。周辺回路ＰＥ２は、周辺回路ＰＥ１と接して設けられるため、本来であれば周辺回路ＰＥ１に配置すべき回路ブロックの一部を周辺回路ＰＥ２に配置することが可能となる。ここで、貫通電極ＴＳＶが設けられる領域Ｓ０〜Ｓ４を除いた必要なチップサイズをＸ０×Ｙ０とすると、本実施形態では図６に示すように（Ｘ０＋２Ｃ）×Ｙ０'＋Ａとなる。Ａは領域Ｓ０のＹ方向における幅であり、Ｃは領域Ｓ１〜Ｓ４及び周辺回路ＰＥ２のＸ方向における幅である。Ｙ０'は、本来必要なＹ方向における幅Ｙ０よりもやや小さい値となる。これは、周辺回路ＰＥ１の一部を周辺回路ＰＥ２に配置できるため、周辺回路ＰＥ１のＹ方向における幅が縮小されるからである。ここで、領域Ｓ１〜Ｓ４のＹ方向における幅をＤとすると、領域Ｓ０〜Ｓ４によるオーバーヘッドは４ＣＤ＋Ｘ０Ａとなる。ここで、Ｘ０＝８ｍｍ、Ｙ０＝６ｍｍ、Ａ＝２００μｍ、Ｃ＝１００μｍ、Ｄ＝５００μｍとすると、オーバーヘッド面積のＸ０×Ｙ０に対する割合は３．７５％と小さい値とすることが可能となる。
【００７３】
図１３は、第１の変形例による裏面アライメントマークのレイアウトを示す平面図である。図１３に示す裏面アライメントマークは、３つの貫通電極ＴＳＶが直角ではない二等辺三角形の各頂点にレイアウトされてなる。Ｙ方向に並ぶ２つの貫通電極ＴＳＶと、残り１つの貫通電極ＴＳＶとのＸ方向における距離はＰＦ２（＜ＰＦ）に設計される。これにより、チップ中央部方向への張り出し量が少なくなるため、トランジスタの形成可能領域を拡大することができる。
【００７４】
図１４は、第２の変形例による裏面アライメントマークのレイアウトを示す平面図である。図１４に示す裏面アライメントマークは、図１３に示す貫通電極ＴＳＶのうち、Ｙ方向に並ぶ２つの貫通電極ＴＳＶの一方を削除した構成を有している。このような裏面アライメントマークを用いた場合であっても、チップの裏面側における平面位置を正しく認識することができる。
【００７５】
図１５は、第３の変形例による裏面アライメントマークのレイアウトを示す平面図である。図１５に示す裏面アライメントマークは、一方の角部においてはＸ方向に並ぶ２個の貫通電極ＴＳＶからなり、他方の角部においてはＹ方向に並ぶ２個の貫通電極ＴＳＶからなる。これら貫通電極ＴＳＶの配列ピッチはいずれもＰＦである。このような裏面アライメントマークを用いた場合であっても、チップの裏面側における平面位置を正しく認識することができる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記の各実施形態では、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ３を積層したタイプの半導体装置について説明したが、本発明がこれに限定されるものではない。したがって、積層する半導体チップの種類や枚数については特に限定されるものではない。また、本発明の技術思想は複数の半導体チップを積層した状態においてのみ具現化されるのではなく、積層する前の半導体チップ単独であっても具現化される。積層する前の半導体チップであっても、その後の積層工程において上述した効果を発揮するからである。したがって、本発明の権利範囲が積層後の半導体装置に限定されるものではない。
【００７８】
また、本発明において裏面アライメントマークを構成する複数の貫通電極ＴＳＶのレイアウトについては特に限定されず、認識カメラを用いた画像認識において他の貫通電極ＴＳＶのレイアウトとの混同が生じない限り、どのようなレイアウトを用いても構わない。したがって、裏面アライメントマークを構成する各貫通電極ＴＳＶの配列ピッチを他の貫通電極ＴＳＶの配列ピッチＰ０よりも大きく設計しても構わない。また、配列ピッチについては他の貫通電極ＴＳＶの配列ピッチＰ０と同じであるが、他の貫通電極ＴＳＶでは存在しないレイアウトとしても構わない。
【符号の説明】
【００７９】
１０      半導体装置
８０      シリコン基板
８１      層間絶縁膜
８２      絶縁リング
８３，８４    パッシベーション膜
８５      ポリイミド膜
８６      ピラー部
９０ａ，９０ｂ    レジスト
９１      基板電極
９２      スルーホール電極
９３      再配線層
９４      アンダーフィル
９６      モールドレジン
ＢＢ      裏面バンプ
ＣＣ０〜ＣＣ３    コアチップ
ＦＢ，ＦＢａ    表面バンプ
ＦＣＭ１，ＦＣＭ２    表面アライメントマーク
ＦＣＭ３，ＦＣＭ４    裏面アライメントマーク
ＦＣＭ５  補助アライメントマーク
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
Ｌ１〜Ｌ４    各配線層
Ｍ１〜Ｍ４    パッド
ＰＥ１，ＰＥ２    周辺回路
Ｓ０〜Ｓ４    貫通電極が形成される領域
ＳＢ      外部端子
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＳＶ    ，ＴＳＶ１〜ＴＳＶ３    貫通電極
【図１】
2013197387.tif 000003
【図２】
2013197387.tif 000004
【図３】
2013197387.tif 000005
【図４】
2013197387.tif 000006
【図５】
2013197387.tif 000007
【図６】
2013197387.tif 000008
【図７】
2013197387.tif 000009
【図８】
2013197387.tif 000010
【図９】
2013197387.tif 000011
【図１０】
2013197387.tif 000012
【図１１】
2013197387.tif 000013
【図１２】
2013197387.tif 000014
【図１３】
2013197387.tif 000015
【図１４】
2013197387.tif 000016
【図１５】
2013197387.tif 000017