(57)【要約】【課題】低出力時の効率を向上させることができる電力増幅器を得る。【解決手段】増幅素子Ｔｒ１は、外部から入力された入力信号を増幅する。増幅素子Ｔｒ２は増幅素子Ｔｒ１の出力信号を増幅する。増幅素子Ｔｒ３は入力信号を増幅する。スイッチＳＷ１がＴｒ１の出力とＴｒ２の入力との間に接続されている。スイッチＳＷ２がＴｒ１の出力とＴｒ３の出力との間に接続されている。スイッチＳＷ３がＴｒ１の出力とＴｒ２の出力との間に接続されている。参照電圧発生回路１は参照電圧を発生する。バイアス回路２は、参照電圧に基づいたバイアス電流をＴｒ１，Ｔｒ２，Ｔｒ３の入力に供給する。制御回路３は、ＳＷ１，ＳＷ２，ＳＷ３と参照電圧発生回路１を制御する。制御回路３は、ＳＷ１をオフ、ＳＷ２，ＳＷ３をオンにした低出力時に、参照電圧発生回路１を停止させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から入力された入力信号を増幅する第１の増幅素子と、
前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、
前記入力信号を増幅する第３の増幅素子と、
前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、
前記第１の増幅素子の出力と前記第３の増幅素子の出力との間に接続された第２のスイッチと、
前記第１の増幅素子の出力と前記第２の増幅素子の出力との間に接続された第３のスイッチと、
参照電圧を発生する参照電圧発生回路と、
前記参照電圧に基づいたバイアス電流を前記第１、第２、及び第３の増幅素子の入力に供給するバイアス回路と、
前記第１、第２、及び第３のスイッチと前記参照電圧発生回路を制御する制御回路とを備え、
前記制御回路は、前記第１のスイッチをオフ、前記第２及び第３のスイッチをオンにした場合に、前記参照電圧発生回路を停止させることを特徴とする電力増幅器。
【請求項２】
前記参照電圧発生回路は、
前記参照電圧を出力する出力端子と、
前記出力端子と接地点の間に接続された第４のスイッチとを有し、
前記制御回路は、前記第４のスイッチのオン・オフを制御することを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記参照電圧発生回路は、
前記第４のスイッチに直列に接続された第１の抵抗と、
前記第４のスイッチに並列に接続された第５のスイッチと、
前記第５のスイッチに直列に接続された第２の抵抗とを更に有し、
前記制御回路は、前記第５のスイッチのオン・オフを制御することを特徴とする請求項２に記載の電力増幅器。
【請求項４】
前記参照電圧発生回路は、
前記第４のスイッチ及び前記第１の抵抗に直列に接続された第３の抵抗と、
前記第５のスイッチ及び前記第２の抵抗に直列に接続された第４の抵抗とを更に有し、
前記第１及び第２の抵抗は半導体抵抗であり、前記第３及び第４の抵抗は薄膜金属抵抗であることを特徴とする請求項３に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に携帯電話等の移動体通信用の電力増幅器に関する。
【背景技術】
【０００２】
ＣＤＭＡをはじめとする携帯電話用電力増幅器として、ＧａＡｓ−ＨＢＴ電力増幅器が広く用いられている（例えば、特許文献１参照）。従来の電力増幅器には外部から参照電圧を入力する必要があった。この参照電圧は、電力増幅器のアイドル電流を決定するため、電源電圧の変動に対して強く高い精度で一定に保つ（例えば、２．８５Ｖ±０．１Ｖ程度）必要がある。
【０００３】
近年、電力増幅器内部で参照電圧を発生させることが求められている。この場合、外部から与えられたイネーブル信号（電力増幅器をオン／オフするためのデジタル信号）に応じて、増幅器内部で参照電圧を発生させ、電力増幅器を動作させる（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４３２４４号公報
【特許文献２】特開２０１０−１２４４０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
最近では、高出力動作（２７ｄＢｍ程度）時に加えて中低出力動作（〜１８ｄＢｍ程度）時での効率向上が重要となってきている。これは、基地局が比較的密集している都市部では主に中低出力で動作しており、中低出力動作時の効率向上が携帯電話機の通話時間にとって重要だからである。特に低出力時において、更なる効率向上が求められている。ＲＦ部の回路構成は既に最適化されているので、更なる効率向上にはバイアス回路を含む制御部の消費電流を減らす必要がある。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は低出力時の効率を向上させることができる電力増幅器を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る電力増幅器は、外部から入力された入力信号を増幅する第１の増幅素子と、前記第１の増幅素子の出力信号を増幅する第２の増幅素子と、前記入力信号を増幅する第３の増幅素子と、前記第１の増幅素子の出力と前記第２の増幅素子の入力との間に接続された第１のスイッチと、前記第１の増幅素子の出力と前記第３の増幅素子の出力との間に接続された第２のスイッチと、前記第１の増幅素子の出力と前記第２の増幅素子の出力との間に接続された第３のスイッチと、参照電圧を発生する参照電圧発生回路と、前記参照電圧に基づいたバイアス電流を前記第１、第２、及び第３の増幅素子の入力に供給するバイアス回路と、前記第１、第２、及び第３のスイッチと前記参照電圧発生回路を制御する制御回路とを備え、前記制御回路は、前記第１のスイッチをオフ、前記第２及び第３のスイッチをオンにした場合に、前記参照電圧発生回路を停止させることを特徴とする。
【発明の効果】
【０００８】
本発明により、低出力時の効率を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る電力増幅器を示すブロック図である。
【図２】本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。
【図３】本発明の実施の形態１に係るバイアス回路を示す回路図である。
【図４】本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。
【図５】本発明の実施の形態１に係る電力増幅器と比較例１，２の効率を示す図である。
【図６】本発明の実施の形態２に係る参照電圧発生回路を示す回路図である。
【図７】本発明の実施の形態３に係る参照電圧発生回路を示す回路図である。
【図８】本発明の実施の形態４に係る参照電圧発生回路を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る電力増幅器を示すブロック図である。増幅素子Ｔｒ１は、外部から入力された入力信号を増幅する。増幅素子Ｔｒ２は増幅素子Ｔｒ１の出力信号を増幅する。増幅素子Ｔｒ３は入力信号を増幅する。スイッチＳＷ１が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の入力との間に接続されている。スイッチＳＷ２が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ３の出力との間に接続されている。スイッチＳＷ３が増幅素子Ｔｒ１の出力と増幅素子Ｔｒ２の出力との間に接続されている。
【００１２】
参照電圧発生回路１は参照電圧を発生する。バイアス回路２は、参照電圧に基づいたバイアス電流をＴｒ１，Ｔｒ２，Ｔｒ３の入力に供給する。制御回路３は、ＳＷ１，ＳＷ２，ＳＷ３と参照電圧発生回路１を制御する。参照電圧発生回路１やバイアス回路２は、ＧａＡｓ系ＢｉＦＥＴ（ＨＢＴ＋ＦＥＴ）プロセスを用いて同一ＧａＡｓチップ上に集積化されている。
【００１３】
続いて、本実施の形態に係る電力増幅器の動作を説明する。１７ｄＢｍ以上の大電力出力を得る場合は、制御回路３がＳＷ１をオン、ＳＷ２，ＳＷ３をオフにし、高出力用経路Ａが有効になる。Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅し、Ｔｒ１の出力信号をＴｒ２が増幅して、出力端子ＯＵＴから出力させる。
【００１４】
７〜１７ｄＢｍの中電力出力を得る場合は、制御回路３がＳＷ１，ＳＷ２をオフ、ＳＷ３をオンにし、中出力用経路Ｂが有効になる。Ｔｒ２，Ｔｒ３はオフされる。入力端子ＩＮに入力された信号をＴｒ１が増幅して、出力端子ＯＵＴから出力させる。
【００１５】
７ｄＢｍ以下の小電力出力を得る場合は、制御回路３がＳＷ１をオフ、ＳＷ２，ＳＷ３をオンにし、低出力用経路Ｃが有効になる。Ｔｒ１，Ｔｒ２はオフされる。入力端子ＩＮに入力された信号をＴｒ３が増幅して、出力端子ＯＵＴから出力させる。また、本実施の形態の特徴として、この低出力時に制御回路３は参照電圧発生回路１を停止させる。
【００１６】
図２は、本発明の実施の形態１に係る電力増幅器の一部を示す回路図である。Ｔｒ３やＳＷ１，ＳＷ２，ＳＷ３等は省略している。この電力増幅器は、ＨＢＴとＦＥＴを同一基板上に形成するＢｉＦＥＴプロセスにより形成される。ＧａＡｓ−ＨＢＴ電力増幅器とバイアス回路が同一ＧａＡｓチップ上に集積化されている。点線枠内がＧａＡｓチップであり、点線枠外の回路素子はモジュール基板上にチップ部品や線路によって形成されている。
【００１７】
入力信号を増幅する初段増幅素子であるＴｒ１と、Ｔｒ１の出力信号を増幅する後段増幅素子であるＴｒ２とが同一のＧａＡｓ基板上に形成されている。Ｔｒ１，Ｔｒ２はＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）である。Ｔｒ１のベースには入力信号が入力され、コレクタにはコレクタ電圧が印加され、エミッタは接地されている。Ｂｉａｓ１はＴｒ１のベースにバイアス電流を供給する初段バイアス回路であり、Ｂｉａｓ２はＴｒ２のベースにバイアス電流を供給する後段バイアス回路である。
【００１８】
ＩＮはＲＦ信号入力端子、ＯＵＴはＲＦ出力信号端子、Ｒ２〜Ｒ４は抵抗、Ｃ１〜Ｃ１０は容量、Ｌ１，Ｌ２はインダクタである。Ｌ３〜Ｌ８は特定の電気長を有する線路であり、インダクタとして作用する。Ｖｃはコレクタ電源端子、Ｖｃ１はＴｒ１用のコレクタ電源端子、Ｖｃ２はＴｒ２用のコレクタ電源端子、ＶｃｂはＢｉａｓ１，Ｂｉａｓ２の電源端子、ＶｒｅｆはＢｉａｓ１，Ｂｉａｓ２に参照電圧を印加する端子である。
【００１９】
図３は、本発明の実施の形態１に係るバイアス回路を示す回路図である。この回路は上記Ｂｉａｓ２に該当するエミッタフォロワ型のバイアス回路である。Ｂｉａｓ１の回路も同様である。Ｖｒｅｆは参照電圧が印加される端子、Ｔｒｂ１〜Ｔｒｂ５はＧａＡｓ−ＨＢＴ、Ｒｂ１〜Ｒｂ７は抵抗である。このバイアス回路はＴｒ１及びＴｒ２のアイドル電流を温度変化に対して一定に保つように動作する。ここで、アイドル電流とは、ＲＦ入力電力が無い場合の電力増幅器のバイアス電流である。
【００２０】
図４は、本発明の実施の形態１に係る参照電圧発生回路を示す回路図である。ＦＥＴｖ１１〜ＦＥＴｖ４はデプレションモードＦＥＴ、Ｔｒｖ１〜Ｔｒｖ６はＨＢＴ、Ｒｖ１〜Ｒｖ９は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆは参照電圧が出力される出力端子である。ＶｘはＦＥＴｖ５を制御するための信号端子である。
【００２１】
ＦＥＴｖ１のゲートはＲｖ１を介して端子Ｖｅｎに接続され、ＦＥＴｖ１のドレインは電源端子Ｖｃｂに接続されている。ＦＥＴｖ２のドレインはＦＥＴｖ１のソースに接続されている。Ｒｖ２の一端はＦＥＴｖ２のソースに接続され、Ｒｖ２の他端はＴｒｖ１のゲートに接続されている。Ｔｒｖ１のコレクタはＦＥＴｖ１のソースに接続されている。Ｒｖ３の一端はＦＥＴｖ２のゲートとＴｒｖ２のコレクタに接続されている。Ｔｒｖ２のベースはＲｖ４を介してＴｒｖ１のエミッタに接続されている。Ｔｒｖ３のベース及びコレクタは、Ｔｒｖ２のベース及びＲｖ４に接続されている。Ｒｖ６がＴｒｖ２のエミッタとＴｒｖ６のコレクタの間に接続されている。Ｒｖ７がＴｒｖ３のエミッタとＴｒｖ６のコレクタの間に接続されている。この参照電圧発生回路は、ＦＥＴｖ２のソース電圧を参照電圧として出力端子Ｖｒｅｆから出力する。
【００２２】
ＦＥＴｖ３，Ｒｖ５，Ｔｒｖ４は、デプレションモードＦＥＴであるＦＥＴｖ２の閾値電圧のバラツキを補償する回路を構成する。ＦＥＴｖ３のドレインはＲｖ３の一端及びＴｒｖ２のコレクタに接続されている。Ｔｒｖ４のベース及びコレクタはＦＥＴｖ３のゲートに接続され、かつＲｖ５を介してＦＥＴｖ３のソースに接続されている。Ｔｒｖ４のエミッタはＴｒｖ６のコレクタに接続されている。なお、設計によっては抵抗Ｒｖ５を省略することができる。
【００２３】
ＦＥＴｖ４、Ｔｒｖ５、Ｔｒｖ６、Ｒｖ８、Ｒｖ９は、リークを防止する回路を構成する。ＦＥＴｖ４のゲートはＲｖ８を介して端子Ｖｅｎに接続され、ドレインは電源端子Ｖｃｂに接続され、エミッタはＲｖ９を介してＴｒｖ５のベース及びコレクタに接続されている。Ｔｒｖ５のエミッタはＴｒｖ６のベースに接続され、Ｔｒｖ６のエミッタは接地されている。
【００２４】
本実施の形態の特徴として、出力端子ＶｒｅｆとＲｖ３の間にスイッチＦＥＴｖ５が接続されている。即ち、出力端子Ｖｒｅｆと接地点の間にＦＥＴｖ５が接続されている。ＦＥＴｖ５のゲートはＲｖ１０及び端子Ｖｘを介して制御回路３に接続されている。制御回路３は、ＦＥＴｖ５のオン・オフを制御する。
【００２５】
続いて、参照電圧発生回路１の動作を説明する。制御回路３から端子ＶｘにＨｉｇｈレベル（参照電圧）の制御信号が入力されると、ＦＥＴｖ５はオンするため、参照電圧発生回路１は通常動作する。一方、制御回路３から端子ＶｘにＬｏｗレベル（約０．３Ｖ以下）の制御信号が入力されると、ＦＥＴｖ５はオフするため、ＦＥＴｖ２のドレイン電流は流れなくなる。また、参照電圧が動作時よりも下がるため、Ｔｒｖ１のコレクタ電流も流れなくなる。すなわち、電源端子Ｖｃｂから参照電圧発生回路１に電流が流れ込まず、参照電圧発生回路１は停止する。
【００２６】
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図５は、本発明の実施の形態１に係る電力増幅器と比較例１，２の効率を示す図である。比較例１は、経路Ａのみを用いた場合である。比較例２は、出力電力レベルに応じて最適な経路を選択した場合である。
【００２７】
比較例２のように出力電力レベルに応じてＳＷ１，ＳＷ２，ＳＷ３を切り替えて最適な経路を選択することにより、比較例１に比べて中、低出力時の効率を向上させることができる。
【００２８】
また、本実施の形態では、最適な経路の選択だけでなく、低出力時に参照電圧発生回路１を停止させる。これにより、消費電流を削減して、低出力時の効率を更に向上させることができる。
【００２９】
ここで、発明者は、低出力時には増幅器の歪み特性が良くなるため、増幅段トランジスタのアイドル電流を精密に制御しなくても十分な歪み特性を得られることを見出した。従って、低出力時に限って言えば、電源電圧の変動に対して高い精度で参照電圧を一定に保つ必要性が低いことが分かった。この結果、低出力時には参照電圧発生回路１を停止させることが可能である。
【００３０】
実施の形態２．
図６は、本発明の実施の形態２に係る参照電圧発生回路を示す回路図である。本実施の形態では、参照電圧発生回路１の動作を切り替えるスイッチＦＥＴｖ５をＴｒｖ６のコレクタ側に挿入している。ＦＥＴｖ５の動作は実施の形態１と同様である。電圧Ｖｘを出力電力に応じて制御すれば、低出力時に参照電圧発生回路１の消費電流を削減することができ、実施の形態１と同様の効果を得ることができる。
【００３１】
実施の形態３．
図７は、本発明の実施の形態３に係る参照電圧発生回路を示す回路図である。ＦＥＴｖ６はＦＥＴ、Ｒｖ１０〜Ｒｖ１２は抵抗、Ｖｘ１，Ｖｘ２はそれぞれＦＥＴｖ５，ＦＥＴｖ６を制御するための信号端子である。
【００３２】
ＦＥＴｖ６がＦＥＴｖ５に並列に接続されている。Ｒｖ１１がＦＥＴｖ６に直列に接続されている。ＦＥＴｖ５のゲートはＲｖ１０及び端子Ｖｘ１を介して制御回路３に接続され、ＦＥＴｖ６のゲートはＲｖ１２及び端子Ｖｘ２を介して制御回路３に接続されている。制御回路３は、ＦＥＴｖ５，ＦＥＴｖ６のオン・オフを制御する。
【００３３】
このように本実施の形態では、参照電圧発生回路１の動作を制御するスイッチを、ＦＥＴｖ５，ＦＥＴｖ６の２つ設けている。この参照電圧発生回路１では、端子Ｖｘ１，Ｖｘ２への制御電圧の組み合わせにより以下の４つの状態を作ることができる。
【００３４】
第１に、Ｖｘ１とＶｘ２がＬｏｗの場合、ＦＥＴｖ５，ＦＥＴｖ６が共にオフとなるため、参照電圧発生回路１はオフとなる。第２に、Ｖｘ１がＨｉｇｈ、Ｖｘ２がＬｏｗの場合、ＦＥＴｖ５がオンでＦＥＴｖ６がオフするため、ＦＥＴｖ２のソースとＴｒｖ２のコレクタ間の抵抗値はＲｖ３となる。第３に、Ｖｘ１がＬｏｗ、Ｖｘ２がＨｉｇｈの場合、ＦＥＴｖ５がオフでＦＥＴｖ６がオンするため、ＦＥＴｖ２のソースとＴｒｖ２のコレクタ間の抵抗値はＲｖ１１となる。第４に、Ｖｘ１とＶｘ２がＨｉｇｈの場合、ＦＥＴｖ５とＦＥＴｖ６が共にオンするため、ＦＥＴｖ２のソースとＴｒｖ２のコレクタ間の抵抗値はＲｖ１４とＲｖ１５を並列接続したものとなる。
【００３５】
ＦＥＴｖ２のソースとＴｒｖ２のコレクタ間の抵抗値が高くなると、参照電圧が下がる。従って、本実施の形態では、端子Ｖｘ１，Ｖｘ２への制御電圧の組み合わせによりこの抵抗値を変えて３種類の異なる参照電圧を発生させることができる。また、Ｖｘ１とＶｘ２がＬｏｗの場合には参照電圧発生回路１をオフすることができるため、実施の形態１と同様の効果を得ることができる。
【００３６】
実施の形態４．
図８は、本発明の実施の形態４に係る参照電圧発生回路を示す回路図である。抵抗Ｒｖ１３がＦＥＴｖ５及びＲｖ３に直列に接続されている。抵抗Ｒｖ１４がＦＥＴｖ６及びＲｖ１１に直列に接続されている。Ｒｖ３，Ｒｖ１１は薄膜金属（例えばＮｉＣｒ）で作られた抵抗、Ｒｖ１３，Ｒｖ１４は半導体層（例えばベース層）で作られた抵抗である。
【００３７】
半導体抵抗は正の温度係数を持つが薄膜金属抵抗の抵抗値は温度に依存しないので、Ｒｖ３，Ｒｖ１３の抵抗値の割合を変えることで抵抗値の温度特性を制御することができる（Ｒｖ１１，Ｒｖ１４についても同様）。従って、参照電圧の温度特性を制御することができる。
【符号の説明】
【００３８】
１  参照電圧発生回路、２  バイアス回路、３  制御回路、ＦＥＴｖ５  スイッチ（第４のスイッチ）、ＦＥＴｖ６  スイッチ（第５のスイッチ）、Ｒｖ３  抵抗（第１の抵抗）、Ｒｖ１１  抵抗（第２の抵抗）、Ｒｖ１３  抵抗（第３の抵抗）、Ｒｖ１４  抵抗（第４の抵抗）、ＳＷ１  スイッチ（第１のスイッチ）、ＳＷ２  スイッチ（第２のスイッチ）、ＳＷ３  スイッチ（第３のスイッチ）、Ｔｒ１  増幅素子（第１の増幅素子）、Ｔｒ２  増幅素子（第２の増幅素子）、Ｔｒ３  増幅素子（第３の増幅素子）、Ｖｒｅｆ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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