(57)【要約】【課題】動作電流を大きく増大させることなく、入力信号変化に対する出力追従性を向上させることのできるボルテージフォロワ回路を提供する。【解決手段】実施形態のボルテージフォロワ回路は、Ｐ型差動対１０１と、Ｎ型差動対１０２と、折り返しカスコード型中間増幅段１０３と、出力段１０４とを備える演算増幅回路１００を使用するボルテージフォロワ回路であって、出力変化加速部１が、Ｐ型差動対１０１に接続された定電流源Ｉ１０１からＰ型差動対１０１へ電流が流れないときに、出力段１０４へ加速電流Ｉ１を印加して出力段１０４の出力変化を加速し、出力変化加速部２が、Ｎ型差動対１０２に接続された定電流源Ｉ１０２からＮ型差動対１０２へ電流が流れないときに、出力段１０４へ加速電流Ｉ２を印加して出力段１０４の出力変化を加速する。【選択図】  図１
2013026837.tif 000002
【特許請求の範囲】
【請求項１】
１対のＰＭＯＳトランジスタで構成された第１のＰ型差動対と、１対のＮＭＯＳトランジスタで構成された第１のＮ型差動対と、前記第１のＰ型差動対および前記第１のＮ型差動対の出力が入力される折り返しカスコード型中間増幅段と、前記折り返しカスコード型中間増幅段の出力により駆動される出力ＰＭＯＳトランジスタおよび出力ＮＭＯＳトランジスタを有する出力段とを備える演算増幅回路を使用するボルテージフォロワ回路であって、
前記第１のＰ型差動対に接続された第１のバイアス電流源から前記第１のＰ型差動対へ電流が流れないときに、前記出力段へ第１の加速電流を印加して前記出力段の出力変化を加速する第１の出力変化加速部と、
前記第１のＮ型差動対に接続された第２のバイアス電流源から前記第１のＮ型差動対へ電流が流れないときに、前記出力段へ第２の加速電流を印加して前記出力段の出力変化を加速する第２の出力変化加速部と
を備えることを特徴とするボルテージフォロワ回路。
【請求項２】
前記第１の出力変化加速部が、
前記第１のバイアス電流源から前記第１のＰ型差動対への電流の流れを監視し、前記電流の流れがないことを検出したときに第１の検出信号を出力する第１の検出回路と、
前記第１の検出信号が出力されたときに、入力信号の電圧と出力信号の電圧を比較する第１の比較回路と、
前記第１の比較回路の比較結果にもとづいて、前記出力ＰＭＯＳトランジスタまたは前記出力ＮＭＯＳトランジスタのどちらへ前記第１の加速電流を印加するかを選択する第１の選択回路と
を有し、
前記第２の出力変化加速部が、
前記第２のバイアス電流源から前記第１のＮ型差動対への電流の流れを監視し、前記電流の流れがないことを検出したときに第２の検出信号を出力する第２の検出回路と、
前記第２の検出信号が出力されたときに、前記入力信号の電圧と前記出力信号の電圧を比較する第２の比較回路と、
前記第２の比較回路の比較結果にもとづいて、前記出力ＰＭＯＳトランジスタまたは前記出力ＮＭＯＳトランジスタのどちらへ前記第２の加速電流を印加するかを選択する第２の選択回路と
を有することを特徴とする請求項１に記載のボルテージフォロワ回路。
【請求項３】
前記第１の選択回路は、
前記第１の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも高いことを示すときは、前記出力ＰＭＯＳトランジスタへ前記第１の加速電流を印加し、
前記第１の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも低いことを示すときは、前記出力ＮＭＯＳトランジスタへ前記第１の加速電流を印加し、
前記第２の選択回路は、
前記第２の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも高いことを示すときは、前記出力ＰＭＯＳトランジスタへ前記第２の加速電流を印加し、
前記第２の比較回路の比較結果が、前記入力信号の電圧が前記出力信号の電圧よりも低いことを示すときは、前記出力ＮＭＯＳトランジスタへ前記第２の加速電流を印加する
ことを特徴とする請求項２に記載のボルテージフォロワ回路。
【請求項４】
前記第１の出力変化加速部が、
ソース端子が前記第１のバイアス電流源に接続されて、前記第１のバイアス電流源から前記Ｐ型差動対へ電流が流れないときに前記第１のバイアス電流源から電流が流れる第１のＰＭＯＳトランジスタと、
ゲート端子へ前記入力信号が入力される第１のＮＭＯＳトランジスタとゲート端子へ前記出力信号が入力される第２のＮＭＯＳトランジスタとからなる第２のＮ型差動対と、
低電位電源を電源とし、前記第１のＰＭＯＳトランジスタに流れる電流を折り返して前記第２のＮ型差動対の共通ソース端子へ供給する第１のカレントミラー回路と、
高電位電源を電源とし、前記第２のＮＭＯＳトランジスタに流れる電流を折り返す第２のカレントミラー回路と
を有し、
前記第１の加速電流を、前記出力ＰＭＯＳトランジスタへは前記第１のＮＭＯＳトランジスタのドレイン端子から印加し、前記出力ＮＭＯＳトランジスタへは前記第２のカレントミラー回路の出力端子から印加し、
前記第２の出力変化加速部が、
ソース端子が前記第２のバイアス電流源に接続されて、前記第２のバイアス電流源から前記Ｎ型差動対へ電流が流れないときに前記第２のバイアス電流源から電流が流れる第１のＮＭＯＳトランジスタと、
ゲート端子へ前記入力信号が入力される第１のＰＭＯＳトランジスタとゲート端子へ前記出力信号が入力される第２のＰＭＯＳトランジスタとからなる第２のＰ型差動対と、
前記高電位電源を電源とし、前記第１のＮＭＯＳトランジスタに流れる電流を折り返して前記第２のＰ型差動対の共通ソース端子へ供給する第３のカレントミラー回路と、
前記低電位電源を電源とし、前記第２のＰＭＯＳトランジスタに流れる電流を折り返す第４のカレントミラー回路と
を有し、
前記第２の加速電流を、前記出力ＮＭＯＳトランジスタへは前記第１のＰＭＯＳトランジスタのドレイン端子から印加し、前記出力ＰＭＯＳトランジスタへは前記第４のカレントミラー回路の出力端子から印加する
ことを特徴とする請求項１に記載のボルテージフォロワ回路。
【請求項５】
前記第１の出力変化加速部が、
前記高電位電源を電源とし、前記第１のＮＭＯＳトランジスタに流れる電流を折り返す第５のカレントミラー回路と、
前記低電位電源を電源とし、前記第５のカレントミラー回路の出力電流を折り返して前記出力ＰＭＯＳトランジスタへ印加する第６のカレントミラー回路と
を有し、
前記第２の出力変化加速部が、
前記低電位電源を電源とし、前記第１のＰＭＯＳトランジスタに流れる電流を折り返す第７のカレントミラー回路と、
前記高電位電源を電源とし、前記第７のカレントミラー回路の出力電流を折り返して前記出力ＮＭＯＳトランジスタへ印加する第８のカレントミラー回路と
を有する
ことを特徴とする請求項４に記載のボルテージフォロワ回路。
【請求項６】
前記第１のＰＭＯＳトランジスタは、
ゲート端子へ、前記第１のＰ型差動対の入力許容範囲の上限に近くて前記上限よりも低い電圧が印加され、
前記第１のＮＭＯＳトランジスタは、
ゲート端子へ、前記第１のＮ型差動対の入力許容範囲の下限に近くて前記下限よりも高い電圧が印加される
ことを特徴とする請求項４または５に記載のボルテージフォロワ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ボルテージフォロワ回路に関する。
【背景技術】
【０００２】
従来、演算増幅回路を用いてボルテージフォロワを構成する場合、入力レンジが広い折り返しカスコード（フォールデッドカスコード）型演算増幅回路を用いることが行われている。
【０００３】
折り返しカスコード型演算増幅回路は、正転入力端子と反転入力端子に接続される１対のトランジスタで構成される差動対と、差動対で発生した電流を増幅する折り返しカスコード型中間増幅段と、折り返しカスコード型中間増幅段により駆動される出力トランジスタを有する出力段と、を備える。
【０００４】
また、さらに入力レンジを広くしたい場合は、レール・トゥ・レール型の折り返しカスコード型演算増幅回路が用いられる。レール・トゥ・レール型の折り返しカスコード型演算増幅回路では、２対の差動対、すなわち、ＰＭＯＳトランジスタで構成されたＰ型差動対と、ＮＭＯＳトランジスタで構成されたＮ型差動対と、が用いられる。
【０００５】
このレール・トゥ・レール型の折り返しカスコード型演算増幅回路をボルテージフォロワとして使用する場合は、２対の差動対の、それぞれの正転入力端子へ入力信号が入力され、それぞれの反転入力端子へ出力段から出力信号が入力される。そのとき、入力信号レベルが低電位電源電圧付近ではＰ型差動対のみが動作し、入力信号レベルが高電位電源電圧付近ではＮ型差動対のみが動作する。
【０００６】
そのため、ボルテージフォロワのスルーレートに近い高周波の入力信号が入力されると、片側の差動対のみが動作するレベル領域では、入力信号の変化に出力信号が追従できず、出力信号の波形に歪みが生じる。
【０００７】
これに対して、従来、ボルテージフォロワ回路の動作電流を増やすことで最大動作周波数を引き上げることが行われてきた。しかし、高速動作への要求が強まるにつれ、十分なマージンを持った動作周波数を確保するには、ボルテージフォロワ回路全体の動作電流をより大きくする必要があり、動作消費電流が非常に増大してしまう、という問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２３６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明が解決しようとする課題は、動作電流を大きく増大させることなく、入力信号変化に対する出力追従性を向上させることのできるボルテージフォロワ回路を提供することにある。
【課題を解決するための手段】
【００１０】
実施形態のボルテージフォロワ回路は、第１のＰ型差動対と、第１のＮ型差動対と、折り返しカスコード型中間増幅段と、出力段とを備える演算増幅回路を使用するボルテージフォロワ回路であって、第１の出力変化加速部が、前記第１のＰ型差動対に接続された第１のバイアス電流源から前記第１のＰ型差動対へ電流が流れないときに、前記出力段へ第１の加速電流を印加して前記出力段の出力変化を加速し、第２の出力変化加速部が、前記第１のＮ型差動対に接続された第２のバイアス電流源から前記第１のＮ型差動対へ電流が流れないときに、前記出力段へ第２の加速電流を印加して前記出力段の出力変化を加速する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るボルテージフォロワ回路の構成の例を示すブロック図。
【図２】Ｐ型差動対およびＮ型差動対の入力許容範囲の説明図。
【図３】本発明の第１の実施形態に係るボルテージフォロワ回路の出力変化加速部の構成の例を示すブロック図。
【図４】本発明の第１の実施形態に係るボルテージフォロワ回路の動作波形図。
【図５】図４に示す動作における出力変化加速部の選択回路のスイッチング状態および加速電流の出力状態を示す図。
【図６】本発明の第２の実施形態に係るボルテージフォロワ回路の構成の例を示すブロック図。
【図７】本発明の第３の実施形態に係るボルテージフォロワ回路の構成の例を示すブロック図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るボルテージフォロワ回路の構成の例を示すブロック図である。
【００１４】
本実施形態のボルテージフォロワ回路は、一般的な構成のレール・トゥ・レール型の折り返しカスコード型演算増幅回路である、演算増幅回路１００を使用するボルテージフォロワ回路である。
【００１５】
ここで、演算増幅回路１００は、１対のＰＭＯＳトランジスタＰ１０１、Ｐ１０２で構成されたＰ型差動対１０１と、１対のＮＭＯＳトランジスタＮ１０１、Ｎ１０２で構成されたＮ型差動対１０２と、Ｐ型差動対１０１およびＮ型差動対１０２の出力が入力される折り返しカスコード型中間増幅段１０３と、折り返しカスコード型中間増幅段１０３の出力により駆動される出力ＰＭＯＳトランジスタＰ１０４および出力ＮＭＯＳトランジスタＮ１０４を有する出力段１０４と、を備える。
【００１６】
Ｐ型差動対１０１は、ＰＭＯＳトランジスタＰ１０１へ入力信号ＡＩＮが入力され、ＰＭＯＳトランジスタＰ１０２へ、出力段１０４からの出力信号ＡＯＵＴが入力される。ＰＭＯＳトランジスタＰ１０１およびＰ１０２へは、高電位電源ＶＤＤに接続された定電流源Ｉ１０１からバイアス電流が供給される。
【００１７】
Ｎ型差動対１０２は、ＮＭＯＳトランジスタＮ１０１へ入力信号ＡＩＮが入力され、ＮＭＯＳトランジスタＮ１０２へ、出力段１０４からの出力信号ＡＯＵＴが入力される。ＮＭＯＳトランジスタＮ１０１およびＮ１０２へは、低電位電源ＧＮＤに接続された定電流源Ｉ１０２からバイアス電流が供給される。
【００１８】
折り返しカスコード型中間増幅段１０３は、Ｐ型差動対１０１の出力端子ＤＰ１０１、ＤＰ１０２が接続されてＰ型差動対１０１により折り返された電流が流れる負荷トランジスタと、Ｎ型差動対１０２の出力端子ＤＮ１０１、ＤＮ１０２が接続されてＮ型差動対１０２により折り返された電流が流れる負荷トランジスタとを有し、出力ＰＭＯＳトランジスタＰ１０４のゲート端子ＧＰ１０４および出力ＮＭＯＳトランジスタＮ１０４のゲート端子ＧＮ１０４を駆動する電圧を出力する。
【００１９】
出力段１０４は、高電位電源ＶＤＤと低電位電源ＧＮＤとの間に直列に接続された出力ＰＭＯＳトランジスタＰ１０４と出力ＮＭＯＳトランジスタＮ１０４を有し、その共通ドレイン端子から出力信号ＡＯＵＴが出力される。
【００２０】
なお、出力ＰＭＯＳトランジスタＰ１０４のドレイン端子とゲート端子ＧＰ１０４との間には、位相補償回路として抵抗Ｒ１および容量Ｃ１が接続され、出力ＮＭＯＳトランジスタＮ１０４のドレイン端子とゲート端子ＧＮ１０４との間には、位相補償回路として抵抗Ｒ２および容量Ｃ２が接続されている。
【００２１】
上述したように、本実施形態では、Ｐ型差動対１０１およびＮ型差動対１０２の一方へ入力信号ＡＩＮ、他方へ出力信号ＡＯＵＴが入力されており、これにより、演算増幅回路１００はボルテージフォロワとして動作する。
【００２２】
ところが、Ｐ型差動対１０１およびＮ型差動対１０２には、それぞれ入力許容範囲があり、この範囲内の電圧が入力されたときしか動作しない。
【００２３】
図２に、高電位電源ＶＤＤ、低電位電源ＧＮＤと、Ｐ型差動対１０１およびＮ型差動対１０２の入力許容範囲の関係を示す。
【００２４】
図２(ａ)に、Ｐ型差動対１０１の入力許容範囲を示す。Ｐ型差動対１０１の入力レベルの上限Ｖｈｉｇｈは、定電流源Ｉ１０１のオフセットをＶｏｓ１、ＰＭＯＳトランジスタＰ１０１、Ｐ１０２の閾値をＶｔｈｐとすると、
Ｖｈｉｇｈ＝ＶＤＤ−Ｖｏｓ１−｜Ｖｔｈｐ｜
と表される。したがって、Ｐ型差動対１０１の入力許容範囲は、ＧＮＤ（下限）からＶｈｉｇｈ（上限）までとなる。
【００２５】
図２(ｂ)に、Ｎ型差動対１０２の入力許容範囲を示す。Ｎ型差動対１０２の入力レベルの下限Ｖｌｏｗは、定電流源Ｉ１０２のオフセットをＶｏｓ２、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２の閾値をＶｔｈｎとすると、
Ｖｌｏｗ＝Ｖｏｓ２＋Ｖｔｈｎ
と表される。したがって、Ｎ型差動対１０２の入力許容範囲は、Ｖｌｏｗ（下限）からＶＤＤ（上限）までとなる。
【００２６】
なお、定電流源Ｉ１０１、Ｉ１０２のオフセットは、例えば、この定電流源をＭＯＳトランジスタとした場合、そのドレイン−ソース間電圧に相当する。
【００２７】
このように、Ｐ型差動対１０１およびＮ型差動対１０２には、それぞれ入力許容範囲があるため、入力信号ＡＩＮの信号レベルがＶｈｉｇｈ以上の領域では、Ｎ型差動対１０２のみが動作し、入力信号ＡＩＮの信号レベルがＶｌｏｗ以下の領域では、Ｐ型差動対１０１のみが動作する。そのため、折り返しカスコード型中間増幅段１０３の出力に、駆動力の低下が生じる。
【００２８】
そこで、この駆動力の低下を補うため、図１に示すように、本実施形態のボルテージフォロワ回路は、出力変化加速部１と、出力変化加速部２と、を備える。
【００２９】
出力変化加速部１は、Ｐ型差動対１０１に接続された定電流源Ｉ１０１からＰ型差動対１０１へ電流が流れないときに、出力段１０４へ加速電流Ｉ１を印加して出力段１０４の出力変化を加速する。
【００３０】
出力変化加速部２は、Ｎ型差動対１０２に接続された定電流源Ｉ１０２からＮ型差動対１０２へ電流が流れないときに、出力段１０４へ加速電流Ｉ２を印加して出力段１０４の出力変化を加速する。
【００３１】
図３に、出力変化加速部１および出力変化加速部２の内部構成の例を示す。
【００３２】
出力変化加速部１は、定電流源Ｉ１０１の出力端ＳＰの電流の流れを監視し、Ｐ型差動対１０１への電流の流れがないことを検出したときに検出信号ＤＴ１を出力する検出回路１１と、検出信号ＤＴ１が出力されたときに、入力信号ＡＩＮの電圧と出力信号ＡＯＵＴの電圧を比較する比較回路１２と、比較回路１２の比較結果にもとづいて、出力段１０４の出力ＰＭＯＳトランジスタＰ１０４または出力ＮＭＯＳトランジスタＮ１０４のどちらへ加速電流Ｉ１を印加するかを選択する選択回路１３と、を有する。
【００３３】
検出回路１１は、Ｐ型差動対１０１の入力許容範囲の上限Ｖｈｉｇｈよりも高い電圧が入力されてＰ型差動対１０１が動作しなくなると、Ｐ型差動対１０１に電流が流れなくなることを検出して、検出信号ＤＴ１を出力する。
【００３４】
比較回路１２は、検出信号ＤＴ１が出力されたときに、入力信号ＡＩＮの電圧（ＡＩＮ）と出力信号ＡＯＵＴの電圧（ＡＯＵＴ）を比較し、比較結果信号ＧＰ１、ＧＮ１を出力する。比較結果信号ＧＰ１は、ＡＩＮ＜ＡＯＵＴのときに‘Ｌ'となる信号であり、比較結果信号ＧＮ１は、ＡＩＮ＞ＡＯＵＴのときに‘Ｈ'となる信号である。
【００３５】
選択回路１３は、比較結果信号ＧＰ１により導通が制御されるＰＭＯＳトランジスタＰ１と、比較結果信号ＧＮ１により導通が制御されるＮＭＯＳトランジスタＮ１と、を有する。ＰＭＯＳトランジスタＰ１には、高電位電源ＶＤＤに接続された定電流源Ｉ１１が接続され、ＮＭＯＳトランジスタＮ１には、低電位電源ＧＮＤに接続された定電流源Ｉ１２が接続されている。
【００３６】
この選択回路１３は、比較結果信号ＧＰ１が‘Ｌ'のときＰＭＯＳトランジスタＰ１が導通して、加速電流Ｉ１を、出力段１０４の出力ＮＭＯＳトランジスタＮ１０４へ印加する電流ＩＮ１０４として出力する。
【００３７】
また、選択回路１３は、比較結果信号ＧＮ１が‘Ｈ'のときＮＭＯＳトランジスタＮ１が導通して、加速電流Ｉ１を、出力段１０４の出力ＰＭＯＳトランジスタＰ１０４へ印加する電流ＩＰ１０４として出力する。
【００３８】
出力変化加速部２は、定電流源Ｉ１０２の出力端ＳＮの電流の流れを監視し、Ｎ型差動対１０２への電流の流れがないことを検出したときに検出信号ＤＴ２を出力する検出回路２１と、検出信号ＤＴ２が出力されたときに、入力信号ＡＩＮの電圧と出力信号ＡＯＵＴの電圧を比較する比較回路２２と、比較回路２２の比較結果にもとづいて、出力段１０４の出力ＰＭＯＳトランジスタＰ１０４または出力ＮＭＯＳトランジスタＮ１０４のどちらへ加速電流Ｉ２を印加するかを選択する選択回路２３と、を有する。
【００３９】
検出回路２１は、Ｎ型差動対１０２へ入力許容範囲の下限Ｖｌｏｗよりも低い電圧が入力されてＮ型差動対１０２が動作しなくなると、Ｎ型差動対１０２に電流が流れなくなることを検出して、検出信号ＤＴ２を出力する。
【００４０】
比較回路２２は、検出信号ＤＴ２が出力されたときに、入力信号ＡＩＮの電圧（ＡＩＮ）と出力信号ＡＯＵＴの電圧（ＡＯＵＴ）を比較し、比較結果信号ＧＰ２、ＧＮ２を出力する。比較結果信号ＧＰ２は、ＡＩＮ＜ＡＯＵＴのときに‘Ｌ'となる信号であり、比較結果信号ＧＮ２は、ＡＩＮ＞ＡＯＵＴのときに‘Ｈ'となる信号である。
【００４１】
選択回路２３は、比較結果信号ＧＰ２により導通が制御されるＰＭＯＳトランジスタＰ２と、比較結果信号ＧＮ２により導通が制御されるＮＭＯＳトランジスタＮ２と、を有する。ＰＭＯＳトランジスタＰ２には、高電位電源ＶＤＤに接続された定電流源Ｉ２１が接続され、ＮＭＯＳトランジスタＮ２には、低電位電源ＧＮＤに接続された定電流源Ｉ２２が接続されている。
【００４２】
この選択回路２３は、比較結果信号ＧＰ２が‘Ｌ'のときＰＭＯＳトランジスタＰ２が導通して、加速電流Ｉ２を、出力段１０４の出力ＮＭＯＳトランジスタＮ１０４へ印加する電流ＩＮ１０４として出力する。
【００４３】
また、選択回路２３は、比較結果信号ＧＮ２が‘Ｈ'のときＮＭＯＳトランジスタＮ２が導通して、加速電流Ｉ２を、出力段１０４の出力ＰＭＯＳトランジスタＰ１０４へ印加する電流ＩＰ１０４として出力する。
【００４４】
次に、図４および図５を用いて、本実施形態のボルテージフォロワ回路の動作を説明する。図４には、入力信号ＡＩＮ、出力信号ＡＯＵＴの波形、および出力変化加速部１、出力変化加速部２の内部信号波形を示す。また、参考波形として、加速電流印加がない場合の出力信号ＡＯＵＴの波形も示す。また、図５には、図４に示す動作のときの選択回路１３、選択回路２３のトランジスタのスイッチング状態、および加速電流の出力状態を示す。
【００４５】
図４において、入力信号ＡＩＮの電圧がＰ型差動対１０１の入力許容範囲の上限Ｖｈｉｇｈよりも高い期間Ｔ１、Ｔ２では、定電流源Ｉ１０１からＰ型差動対１０１へ電流が流れないため、検出回路１１から検出信号ＤＴ１が出力される。
【００４６】
そのうち、入力信号ＡＩＮの上昇局面である期間Ｔ１では、ＡＩＮ＞ＡＯＵＴとなるため、比較回路１２から出力される比較結果信号ＧＮ１が‘Ｈ'となる。このとき、図５に示すように、選択回路１３のＮＭＯＳトランジスタＮ１が“ＯＮ”する。これにより、出力ＰＭＯＳトランジスタＰ１０４のゲート端子ＧＰ１０４から加速電流Ｉ１がＮＭＯＳトランジスタＮ１へ引き込まれる。その結果、ゲート端子ＧＰ１０４の電圧のＧＮＤ方向への遷移が加速され、出力信号ＡＯＵＴの上昇に対する追従性が改善される。
【００４７】
一方、入力信号ＡＩＮの下降局面である期間Ｔ２では、ＡＩＮ＜ＡＯＵＴとなり、比較回路１２から出力される比較結果信号ＧＰ１が‘Ｌ'となる。このとき、図５に示すように、選択回路１３のＰＭＯＳトランジスタＰ１が“ＯＮ”する。これにより、ＰＭＯＳトランジスタＰ１から出力ＮＭＯＳトランジスタＮ１０４のゲート端子ＧＮ１０４へ加速電流Ｉ１が流し込まれる。その結果、ゲート端子ＧＮ１０４の電圧のＶＤＤ方向への遷移が加速され、出力信号ＡＯＵＴの下降に対する追従性が改善される。
【００４８】
これに対して、図４の参照波形に示すように、加速電流Ｉ１の印加がない場合、期間Ｔ１、Ｔ２における出力信号ＡＯＵＴは、入力信号ＡＩＮに対する追従性が不足し、波形の歪が大きい。
【００４９】
次に、図４に示す期間Ｔ３、すなわち、入力信号ＡＩＮの電圧が、Ｐ型差動対１０１の入力許容範囲の上限ＶｈｉｇｈとＮ型差動対１０２の入力許容範囲の下限Ｖｌｏｗとの間にあるときは、図５に示すように、選択回路１３、２３の総てのトランジスタが“ＯＦＦ”し、加速電流Ｉ１、Ｉ２は出力されない。したがって、この期間は、出力変化加速部１および出力変化加速部２は、出力段１０４の動作に影響を及ぼさない。
【００５０】
次に、図４に示す、入力信号ＡＩＮの電圧がＮ型差動対１０２の入力許容範囲の下限Ｖｌｏｗよりも低い期間Ｔ４、Ｔ５では、定電流源Ｉ１０２からＮ型差動対１０２へ電流が流れないため、検出回路２１から検出信号ＤＴ２が出力される。
【００５１】
そのうち、入力信号ＡＩＮの下降局面である期間Ｔ４では、ＡＩＮ＜ＡＯＵＴとなるため、比較回路２２から出力される比較結果信号ＧＰ２が‘Ｌ'となる。このとき、図５に示すように、選択回路２３のＰＭＯＳトランジスタＰ２が“ＯＮ”する。これにより、ＰＭＯＳトランジスタＰ２から出力ＮＭＯＳトランジスタＮ１０４のゲート端子ＧＮ１０４へ加速電流Ｉ２が流し込まれる。その結果、ゲート端子ＧＮ１０４の電圧のＶＤＤ方向への遷移が加速され、出力信号ＡＯＵＴの下降に対する追従性が改善される。
【００５２】
一方、入力信号ＡＩＮの上昇局面である期間Ｔ５では、ＡＩＮ＞ＡＯＵＴとなり、比較回路２２から出力される比較結果信号ＧＮ２が‘Ｈ'となる。このとき、図５に示すように、選択回路２３のＮＭＯＳトランジスタＮ２が“ＯＮ”する。これにより、出力ＰＭＯＳトランジスタＰ１０４のゲート端子ＧＰ１０４から加速電流Ｉ２がＮＭＯＳトランジスタＮ２へ引き込まれる。その結果、ゲート端子ＧＰ１０４の電圧のＧＮＤ方向への遷移が加速され、出力信号ＡＯＵＴの上昇に対する追従性が改善される。
【００５３】
これに対して、図４の参照波形に示すように、加速電流Ｉ２の印加がない場合、期間Ｔ４、Ｔ５における出力信号ＡＯＵＴは、入力信号ＡＩＮに対する追従性が不足し、波形の歪が大きい。
【００５４】
次に、図４に示す期間Ｔ６、すなわち、入力信号ＡＩＮの電圧が、Ｎ型差動対１０２の入力許容範囲の下限ＶｌｏｗとＰ型差動対１０１の入力許容範囲の上限Ｖｈｉｇｈとの間にあるときは、図５に示すように、選択回路１３、２３の総てのトランジスタが“ＯＦＦ”し、加速電流Ｉ１、Ｉ２は出力されない。したがって、この期間は、出力変化加速部１および出力変化加速部２は、出力段１０４の動作に影響を及ぼさない。
【００５５】
このような本実施形態によれば、入力信号ＡＩＮの電圧がＰ型差動対１０１あるいはＮ型差動対１０２の入力許容範囲を超えるときは、出力変化加速部１あるいは出力変化加速部２から出力段１０４へ加速電流が印加されるので、入力信号ＡＩＮの変化に対する出力信号ＡＯＵＴの追従性を改善することができる。これにより、出力信号ＡＯＵＴの波形の歪みを小さくすることができる。
【００５６】
また、出力変化加速部１および出力変化加速部２の追加による消費電流の増加は限定的であり、ボルテージフォロワ回路全体の電流を増加させていた従来の出力歪み対策に比べ、消費電流の増加を抑制することができる。
【００５７】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るボルテージフォロワ回路の出力変化加速部１Ａおよび出力変化加速部２Ａの構成の例を示すブロック図である。
【００５８】
出力変化加速部１Ａは、ソース端子が定電流源Ｉ１０１の出力端ＳＰに接続されて、ゲート端子へＰ型差動対１０１の入力許容範囲の上限Ｖｈｉｇｈに近くてＶｈｉｇｈよりも低い電圧Ｖｂｐが印加されるＰＭＯＳトランジスタＰ１０と、ゲート端子へ入力信号ＡＩＮが入力されるＮＭＯＳトランジスタＮ１１とゲート端子へ出力信号ＡＯＵＴが入力されるＮＭＯＳトランジスタＮ１２とからなるＮ型差動対ＮＤ１１と、低電位電源ＧＮＤに接続されたＮＭＯＳトランジスタＮ１３およびＮ１４からなり、ＰＭＯＳトランジスタＰ１０に流れる電流を折り返してＮ型差動対ＮＤ１１の共通ソース端子へ供給するカレントミラー回路ＣＭ１１と、高電位電源ＶＤＤに接続されたＰＭＯＳトランジスタＰ１１およびＰ１２からなり、ＮＭＯＳトランジスタＮ１２に流れる電流を折り返すカレントミラー回路ＣＭ１２と、を有する。
【００５９】
ここで、ＰＭＯＳトランジスタＰ１０は、ゲート端子へＰ型差動対１０１の入力許容範囲の上限Ｖｈｉｇｈに近くてＶｈｉｇｈよりも低い電圧Ｖｂｐが印加されている。そのため、入力許容範囲の上限Ｖｈｉｇｈよりも高い電圧が入力されてＰ型差動対１０１へ定電流源Ｉ１０１からの電流が流れないときに、ＰＭＯＳトランジスタＰ１０には定電流源Ｉ１０１からの電流が流れる。
【００６０】
この出力変化加速部１Ａは、出力段１０４に対する加速電流Ｉ１を、出力ＰＭＯＳトランジスタＰ１０４へはＮＭＯＳトランジスタＮ１１のドレイン端子から印加し、出力ＮＭＯＳトランジスタＮ１０４へはカレントミラー回路ＣＭ１２の出力端子から印加する。
【００６１】
出力変化加速部２Ａは、ソース端子がバイアス電流源Ｉ１０２の出力端ＳＮに接続されて、ゲート端子へＮ型差動対１０２の入力許容範囲の下限Ｖｌｏｗに近くてＶｌｏｗよりも高い電圧Ｖｂｎが印加されるＮＭＯＳトランジスタＮ２０と、ゲート端子へ入力信号ＡＩＮが入力されるＰＭＯＳトランジスタＰ２１とゲート端子へ出力信号ＡＯＵＴが入力されるＰＭＯＳトランジスタＰ２２とからなるＰ型差動対ＰＤ２１と、高電位電源ＶＤＤに接続されたＰＭＯＳトランジスタＰ２３およびＰ２４からなり、ＮＭＯＳトランジスタＮ２０に流れる電流を折り返してＰ型差動対ＰＤ２１の共通ソース端子へ供給するカレントミラー回路ＣＭ２１と、低電位電源ＧＮＤに接続されたＮＭＯＳトランジスタＮ２１およびＮ２２からなり、ＰＭＯＳトランジスタＰ２２に流れる電流を折り返すカレントミラー回路ＣＭ２２と、を有する。
【００６２】
ここで、ＮＭＯＳトランジスタＮ２０は、ゲート端子へＮ型差動対１０２の入力許容範囲の下限Ｖｌｏｗに近くてＶｌｏｗよりも高い電圧Ｖｂｎが印加されている。そのため、入力許容範囲の下限Ｖｌｏｗに近くてＶｌｏｗよりも低い電圧が入力されてＮ型差動対１０２へ定電流源Ｉ１０２からの電流が流れないときに、ＮＭＯＳトランジスタＮ２０には定電流源Ｉ１０２からの電流が流れる。
【００６３】
この出力変化加速部２Ａは、出力段１０４に対する加速電流Ｉ２を、出力ＮＭＯＳトランジスタＮ１０４へはＰＭＯＳトランジスタＰ２１のドレイン端子から印加し、出力ＰＭＯＳトランジスタＰ１０４へはカレントミラー回路ＣＭ２２の出力端子から印加する。
【００６４】
次に、本実施形態のボルテージフォロワ回路の動作について説明する。なお、説明にあたっては、図４に示した、入力信号ＡＩＮ、出力信号ＡＯＵＴの波形および期間Ｔ１〜Ｔ６を用いる。
【００６５】
期間Ｔ１およびＴ２では、Ｐ型差動対１０１が動作しないため、出力変化加速部１ＡのＰＭＯＳトランジスタＰ１０に定電流源Ｉ１０１からの電流が流れる。この電流はカレントミラー回路ＣＭ１１で折り返されて、Ｎ型差動対ＮＤ１１へ供給される。
【００６６】
そのうちの期間Ｔ１では、ＡＩＮ＞ＡＯＵＴであるため、Ｎ型差動対ＮＤ１１は、ＮＭＯＳトランジスタＮ１１が導通し、カレントミラー回路ＣＭ１１から供給された電流がＮＭＯＳトランジスタＮ１１を流れる。この電流を加速電流Ｉ１とすると、出力ＰＭＯＳトランジスタＰ１０４のゲート端子ＧＰ１０４から引き込む電流ＩＰ１０４として、加速電流Ｉ１がＮＭＯＳトランジスタＮ１１へ引き込まれる。
【００６７】
その結果、ゲート端子ＧＰ１０４の電圧のＧＮＤ方向への遷移が加速され、出力信号ＡＯＵＴの上昇に対する追従性が改善される。
【００６８】
一方、期間Ｔ２では、ＡＩＮ＜ＡＯＵＴであるため、Ｎ型差動対ＮＤ１１は、ＮＭＯＳトランジスタＮ１２が導通し、Ｎ型差動対ＮＤ１１から供給された電流がＮＭＯＳトランジスタＮ１２を流れ、さらに、カレントミラー回路ＣＭ１２で折り返される。そこで、カレントミラー回路ＣＭ１２の出力端子から出力される電流を加速電流Ｉ１とすると、出力ＮＭＯＳトランジスタＮ１０４へ流し込む電流ＩＮ１０４として、加速電流Ｉ１が出力ＮＭＯＳトランジスタＮ１０４のゲート端子ＧＮ１０４へ流し込まれる。
【００６９】
その結果、ゲート端子ＧＮ１０４の電圧のＶＤＤ方向への遷移が加速され、出力信号ＡＯＵＴの下降に対する追従性が改善される。
【００７０】
次に、期間Ｔ４およびＴ５では、Ｎ型差動対１０２が動作しないため、出力変化加速部２ＡのＮＭＯＳトランジスタＮ２０に定電流源Ｉ１０２からの電流が流れる。この電流はカレントミラー回路ＣＭ２１で折り返されて、Ｐ型差動対ＰＤ２１へ供給される。
【００７１】
そのうちの期間Ｔ４では、ＡＩＮ＜ＡＯＵＴであるため、Ｐ型差動対ＰＤ２１は、ＰＭＯＳトランジスタＰ２１が導通し、カレントミラー回路ＣＭ２１から供給された電流がＰＭＯＳトランジスタＰ２１を流れる。この電流を加速電流Ｉ２とすると、出力ＮＭＯＳトランジスタＮ１０４へ流し込む電流ＩＮ１０４として、加速電流Ｉ２が出力ＮＭＯＳトランジスタＮ１０４のゲート端子ＧＮ１０４へ流し込まれる。
【００７２】
その結果、ゲート端子ＧＮ１０４の電圧のＶＤＤ方向への遷移が加速され、出力信号ＡＯＵＴの下降に対する追従性が改善される。
【００７３】
一方、期間Ｔ５では、ＡＩＮ＞ＡＯＵＴであるため、Ｐ型差動対ＰＤ２１は、ＰＭＯＳトランジスタＰ２２が導通し、カレントミラー回路ＣＭ２１から供給された電流がＰＭＯＳトランジスタＰ２２を流れ、さらに、カレントミラー回路ＣＭ２２で折り返される。そこで、カレントミラー回路ＣＭ２２の出力端子から出力される電流を加速電流Ｉ２とすると、出力ＰＭＯＳトランジスタＰ１０４のゲート端子ＧＰ１０４から引き込む電流ＩＰ１０４として、加速電流Ｉ２がカレントミラー回路ＣＭ２２へ引き込まれる。
【００７４】
その結果、ゲート端子ＧＰ１０４の電圧のＧＮＤ方向への遷移が加速され、出力信号ＡＯＵＴの上昇に対する追従性が改善される。
【００７５】
これに対して、期間Ｔ３および期間Ｔ６では、出力変化加速部１ＡのＰＭＯＳトランジスタＰ１０および出力変化加速部２ＡのＮＭＯＳトランジスタＮ２０に電流が流れない。そのため、加速電流Ｉ１およびＩ２が発生せず、この期間は、出力変化加速部１Ａおよび出力変化加速部２Ａは、出力段１０４の動作に影響を及ぼさない。
【００７６】
このような本実施形態によれば、カレントミラー回路ＣＭ１１およびカレントミラー回路ＣＭ１２のミラー比を調整することにより加速電流Ｉ１を調整することができ、また、カレントミラー回路ＣＭ２１およびカレントミラー回路ＣＭ２２のミラー比を調整することにより加速電流Ｉ２を調整することができる。これにより、高周波動作をより最適化することができる。
【００７７】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るボルテージフォロワ回路の出力変化加速部１Ｂおよび出力変化加速部２Ｂの構成の例を示すブロック図である。
【００７８】
出力変化加速部１Ｂは、第２の実施形態の出力変化加速部１Ａの構成に、さらに、高電位電源ＶＤＤに接続されたＰＭＯＳトランジスタＰ１３およびＰ１４からなり、ＮＭＯＳトランジスタＮ１１に流れる電流を折り返すカレントミラー回路ＣＭ１３と、低電位電源ＧＮＤに接続されたＮＭＯＳトランジスタＮ１５およびＮ１６からなり、カレントミラー回路ＣＭ１３の出力電流を折り返すカレントミラー回路ＣＭ１４と、を有する。
【００７９】
本実施形態では、出力ＰＭＯＳトランジスタＰ１０４へ印加する加速電流Ｉ１が、カレントミラー回路ＣＭ１４の出力端子から出力される。
【００８０】
これにより、図４の期間Ｔ１において、ＮＭＯＳトランジスタＮ１１のソース端子の電位がＡＩＮ−Ｖｔｈｎ近傍までしか下がらなくても、出力ＰＭＯＳトランジスタＰ１０４へ印加する加速電流Ｉ１を増加させることができ、出力信号ＡＯＵＴの上昇に対する追従性を改善することができる。
【００８１】
出力変化加速部２Ｂは、第２の実施形態の出力変化加速部２Ａの構成に、さらに、低電位電源ＧＮＤに接続されたＮＭＯＳトランジスタＮ２３およびＮ２４からなり、ＰＭＯＳトランジスタＰ２１に流れる電流を折り返すカレントミラー回路ＣＭ２３と、高電位電源ＶＤＤに接続されたＰＭＯＳトランジスタＰ２５およびＰ２６からなり、カレントミラー回路ＣＭ２３の出力電流を折り返すカレントミラー回路ＣＭ２４と、を有する。
【００８２】
本実施形態では、出力ＮＭＯＳトランジスタＮ１０４へ印加する加速電流Ｉ２が、カレントミラー回路ＣＭ２４の出力端子から出力される。
【００８３】
これにより、図４の期間Ｔ４において、ＰＭＯＳトランジスタＰ２１のソース端子の電位がＡＩＮ＋Ｖｔｈｐ近傍までしか上がらなくても、出力ＮＭＯＳトランジスタＮ１０４へ印加する加速電流Ｉ２を増加させることができ、出力信号ＡＯＵＴの下降に対する追従性を改善することができる。
【００８４】
このような本実施形態によれば、第２の実施形態に比べて、入力信号ＡＩＮの変化に対する出力信号ＡＯＵＴの追従性をより改善することができる。
【００８５】
以上説明した少なくとも１つの実施形態のボルテージフォロワ回路によれば、動作電流を大きく増大させることなく、入力信号変化に対する出力追従性を向上させることができる。
【００８６】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１、１Ａ、１Ｂ、２、２Ａ、２Ｂ  出力変化加速部
１１、２１  検出回路
１２、２２  比較回路
１３、２３  選択回路
ＣＭ１１〜ＣＭ１４、ＣＭ２１〜ＣＭ２４  カレントミラー回路
Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２  定電流源
Ｐ１、Ｐ２、Ｐ１０〜Ｐ１４、Ｐ２１〜Ｐ２６  ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ１１〜Ｎ１６、Ｎ２０〜Ｎ２４  ＮＭＯＳトランジスタ
ＰＤ２１  Ｐ型差動対
ＮＤ１１  Ｎ型差動対
１００  演算増幅回路
１０１  Ｐ型差動対
１０２  Ｎ型差動対
１０３  カスコード型中間増幅段
１０４  出力段
Ｉ１０１、Ｉ１０２  定電流源
Ｐ１０１、Ｐ１０２  ＰＭＯＳトランジスタ
Ｎ１０１、Ｎ１０２  ＮＭＯＳトランジスタ
Ｐ１０４  出力ＰＭＯＳトランジスタ
Ｎ１０４  出力ＮＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｃ１、Ｃ２  容量
【図１】
2013026837.tif 000003
【図２】
2013026837.tif 000004
【図３】
2013026837.tif 000005
【図４】
2013026837.tif 000006
【図５】
2013026837.tif 000007
【図６】
2013026837.tif 000008
【図７】
2013026837.tif 000009