(57)【要約】【課題】キャパシタを有する半導体デバイスでは、キャパシタにシリンダ撚れが発生する部分がある。【解決手段】シリンダ撚れが、キャパシタの支持に用いられるサポート膜に起因していることに基き、引張応力７００ＭＰａと圧縮応力７００ＭＰａの範囲内の応力を持つ材料によって、サポート膜を形成した。サポート膜としては、ＳｉＣＮが好ましい。【選択図】図３
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【特許請求の範囲】
【請求項１】
引張応力７００ＭＰａと圧縮応力７００Ｍｐａの範囲内の応力を有する材料によって、キャパシタを支持するサポート膜を構成したことを特徴とする半導体デバイス。
【請求項２】
前記材料は、１ｎｍ／ｓｅｃ以下のＨＦ（フッ化水素酸）エッチレートを有することを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記材料はＳｉＣＮであることを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記キャパシタは、下部電極、容量絶縁膜、及び上部電極を備えたシリンダ型のキャパシタであって、前記サポート膜は前記下部電極を支持していることを特徴とする請求項１〜３のいずれか一項に記載の半導体デバイス。
【請求項５】
前記サポート膜は、周辺回路領域近傍に、開口部を有していることを特徴とする請求項４記載の半導体デバイス。
【請求項６】
シリンダ型キャパシタを支持するサポート膜を形成する工程と、
前記サポート膜から容量コンタクトプラグに達するシリンダ状ホールを形成する工程と、
前記シリンダ状ホール内に、前記キャパシタの下部電極、容量絶縁膜、及び上部電極を形成して前記キャパシタを形成する工程を備え、
前記サポート膜として、引張応力７００ＭＰａと圧縮応力７００Ｍｐａの範囲内の応力を有する材料を使用することを特徴とする半導体デバイスの製造方法。
【請求項７】
前記キャパシタを形成する工程は、前記下部電極を前記サポート膜及び層間絶縁膜に形成された前記シリンダホールの内側に沿って形成する工程と、
前記サポート膜の下部に位置する前記層間絶縁膜を、ＨＦを使用して除去する工程を含むことを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
前記サポート膜を構成する材料は、前記ＨＦに対するエッチレートが１ｎｍ／ｓｅｃ以下であることを特徴とする請求項６又は７記載の半導体デバイスの製造方法。
【請求項９】
前記サポート膜はＳｉＣＮで形成されていることを特徴とする請求項６〜８のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１０】
予め定められた材料によって形成されたサポート膜を層間絶縁膜上に形成する工程と、
前記サポート膜及び前記層間絶縁膜を貫通するホールを形成する工程と、
前記ホール内に内壁膜を形成する工程と、
前記サポート膜を残して、前記層間絶縁膜を除去し、前記サポート膜によって支持された前記内壁膜を形成する工程を備え、
前記サポート膜は、ＳｉＣＮによって形成されていることを特徴とする半導体デバイスの製造方法。
【請求項１１】
前記内壁膜はキャパシタを構成する膜であることを特徴とする請求項１０記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
この種の半導体デバイスとして、シリンダ型のキャパシタを備えたＤＲＡＭ[Dynamic Random Access Memory]がある。この種の半導体デバイスでは、更なる高集積化が要求されている。高集積化に伴って、例えば、ドライエッチングの加工面積は減少するが、加工深さが増大する傾向にあり、特に、シリンダ型のキャパシタの下部電極を形成するホールパターンでは、アスペクト比と称する加工面積に対する加工深さの比率が大きい高アスペクト比のパターンを加工することが求められている。
【０００３】
特に、ＤＲＡＭに使用されるシリンダ型キャパシタは、下部電極、容量絶縁膜、及び上部電極によって構成され、高アスペクト比の開口部を形成することが要求されている。
【０００４】
特許文献１は、シリンダ型キャパシタの下部電極が高くなると、下部電極が倒壊しやすくなることを指摘している。このため、特許文献１は、ＢＰＳＧ又はシリコン窒化膜によって形成されたモールド酸化膜を形成しておき、当該モールド酸化膜上に、シリコン窒化膜からなる支持台膜（即ち、サポート膜）を設け、サポート膜により、各シリンダ型キャパシタの下部電極を支持する構造を提案している。
【０００５】
しかしながら、特許文献１のように、ＢＰＳＧ又はシリコン窒化膜をドライエッチングしてシリンダ型キャパシタを形成した場合、シリコン窒化膜等はドライエッチング時のマスクに対する選択比が低いため、ストレージノードホールを深くエッチングすることができない。
【０００６】
一方、シリコン窒化膜に代えて、非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］：以降、ＡＣ膜と称する。）を用い、当該ＡＣ膜を犠牲層間絶縁膜として使用してシリンダ型キャパシタを製造する方法が特許文献２で提案されている。特許文献２は、酸素（Ｏ２）を主成分とするエッチングガスを用いて、ＡＣ膜のドライエッチングにより除去している。この方法では、ラジカル反応を主体としたエッチングを行うので、イオンの運動エネルギーの減衰に関わらずエッチングを進めることができる。更に、ラジカル反応に伴うボーイングの発生を添加ガスで抑制することによって、高アスペクト比のパターンを高精度で形成することができる。
【０００７】
更に、特許文献３は、ＡＣ膜を用いて、高アスペクト比の開口部を形成すると共に、シリコン窒化膜によって形成されたサポート膜、即ち、支持膜によってシリンダ型キャパシタの下部電極を２次元的に支持する構造を提案している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００６−１３５２６１号公報
【特許文献３】特願２０１１−０９９５８７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２及び３のように、ＡＣ膜を用いることにより、高アスペクト比の開口部を形成できる。また、特許文献３のように、シリンダ型キャパシタの下部電極を二次元的に設けられたサポート膜により支持することにより、高アスペクト比の開口部に、メモリセル領域内に設けられたシリンダ型のキャパシタを形成しても、下部電極を強固に支持できる。
【００１０】
一方、本発明者等の研究によれば、特許文献１及び３のように、サポート膜をシリコン窒化膜によって形成した場合、メモリセル領域に隣接した周辺回路領域に設けられたシリンダ型キャパシタに、シリンダの上部がメモリセル領域に撚れる現象が見出された。
【００１１】
本発明は、シリンダ上部に生じる撚れ（ここでは、シリンダ撚れ又はクラウン撚れと呼ぶ）の原因を究明して、当該シリンダ撚れを、防止することを企図している。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、引張応力７００ＭＰａと圧縮応力７００Ｍｐａの範囲内に応力を有する材料によって、キャパシタを支持するサポート膜を構成したことを特徴とする半導体デバイスが得られる。前記材料は、１ｎｍ／ｓｅｃ以下のＨＦ（フッ化水素酸）エッチレートを有する材料である。具体的には、前記材料はシリコン炭窒化膜（ＳｉＣＮ）であることが好ましい。
【００１３】
本発明の第２の態様によれば、シリンダ型キャパシタを支持するサポート膜を形成する工程と、前記サポート膜から容量コンタクトプラグに達するシリンダ状ホールを形成する工程と、前記シリンダ状ホール内に、前記キャパシタの下部電極、容量絶縁膜、及び上部電極を形成して前記キャパシタを形成する工程を備え、前記サポート膜として、７００ＭＰａの引張応力と７００Ｍｐａの圧縮応力によって定まる範囲内の応力を有する材料を使用することを特徴とする半導体デバイスの製造方法が得られる。この場合、サポート膜はＳｉＣＮで形成されていることが望ましい。
【００１４】
本発明の第３の態様によれば、予め定められた材料によって形成されたサポート膜を層間絶縁膜上に形成する工程と、前記サポート膜及び前記層間絶縁膜を貫通するホールを形成する工程と、前記ホール内に内壁膜を形成する工程と、前記サポート膜を残して、前記層間絶縁膜を除去し、前記サポート膜によって支持された前記内壁膜を形成する工程を備え、前記サポート膜は、ＳｉＣＮによって形成されていることを特徴とする半導体デバイスの製造方法が得られる。
【発明の効果】
【００１５】
本発明によれば、シリコン炭窒化膜（ＳｉＣＮ）によってサポート膜を形成することにより、サポート膜、下部電極、容量絶縁膜、及び上部電極の応力に起因するシリンダ撚れをサポート膜の応力を調整することにより防止できる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体デバイスの一工程を説明するための図であり、（ａ）は平面図、（ｂ）は断面図である。
【図２（ａ）】本発明に係る半導体デバイスの課題を説明するための平面図である。
【図２（ｂ）】図２（ａ）に示された半導体デバイスの断面図である。
【図２（ｃ）】図２（ａ）及び（ｂ）に示された半導体デバイスにおける撚れの状態を走査型電子顕微鏡（ＳＥＭ）により観察した結果を示している図である。
【図３】各種材料のＨＦエッチレートと応力との関係を示すグラフである。
【図４】本発明の一実施形態に係る半導体デバイスの製造方法の一工程を説明する図であり、（ａ）及び（ｂ）は、それぞれ、平面図及び断面図である。
【図５】（ａ）及び（ｂ）は、それぞれ、図４に示された工程の後に行われる工程を説明する平面図及び断面図である。
【図６】（ａ）及び（ｂ）は、それぞれ、図５に示された工程の後に行われる工程を説明する平面図及び断面図である。
【図７】（ａ）及び（ｂ）は、それぞれ、図６に示された工程の後に行われる工程を説明する平面図及び断面図である。
【図８】（ａ）及び（ｂ）は、それぞれ、図７に示された工程の後に行われる工程を説明する平面図及び断面図である。
【図９】（ａ）及び（ｂ）は、それぞれ、本発明の一実施形態で得られた半導体デバイスを説明する平面図及び断面図である。
【図１０】（ａ）、（ｂ）、及び（ｃ）は比較例としてのＡＬＤ−ＳｉＮ、本発明のＰ−ＳｉＣＮ、及び比較例としてのＨＤＰ−ＳｉＮを、それぞれサポート膜に用いた場合のメモリマット全体の撚れの状態をＳＥＭ観察像により比較した結果を示している図である。
【図１１】各種材料のサポート膜を有するＤＲＡＭを試作した場合における、応力の大きさと、ＤＲＡＭチップ内における不良ビット数との相関を調べた結果を示すグラフである。
【発明を実施するための形態】
【００１７】
まず、本発明の理解を容易にするために、図１及び２を参照して、シリンダ型キャパシタに生じるシリンダ撚れの現象について説明する。ここでは、シリンダ型キャパシタを備えた半導体デバイスとして、ＤＲＡＭ[Dynamic Random Access Memory]を例として説明するが、本発明は、ＤＲＡＭに限定されるものではない。
【００１８】
図１（ａ）及び（ｂ）は、それぞれ、ＤＲＡＭのメモリセル領域１０、周辺回路領域１２とを示す平面図及び断面図である。図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図である。ここで、図１はメモリセル領域１０にシリンダ型キャパシタの下部電極が形成された状態を示している。具体的に説明すると、図１（ｂ）に示されているように、基板（例えば、シリコン基板）１４内に、ＳＴＩ１５によって区画された素子領域１６が設けられている。図１（ｂ）の素子領域１６には、説明の簡略化のために容量コンタクトプラグ１７のみが設けられているが、実際には、基板１４には、拡散領域、ゲート領域等が設けられ、容量コンタクトプラグ１７は拡散領域に電気的に接続されている。
【００１９】
一方、周辺回路領域１２には、周辺回路配線１８等が設けられており、周辺回路配線１８は、シリコン窒化膜１９によって覆われている。メモリセル領域１０内のシリコン窒化膜１９は、容量コンタクトプラグ１７の表面が露出するように選択的にエッチングされている。
【００２０】
更に、容量コンタクトプラグ１７には、シリンダ型キャパシタの下部電極２０が電気的に接続するように形成されており、当該下部電極２０の上部は、シリコン窒化膜によって形成されたサポート膜２２’によって支持されている。ここで、下部電極２０はＴｉＮ等によって形成され、シリンダ状ホールを内側に規定している。図１（ａ）に示されたサポート膜２２’には、図１（ａ）の横方向（ｘ方向）に延在する開口部２３が設けられている。この結果、図１（ｂ）に示すように、ｙ方向に配列されたシリンダ状の下部電極２０のうち、開口部２３に露出した下部電極２０はｙ方向の一方向からのみサポート膜２２’によって支持されている。
【００２１】
次に、図２（ａ）及び（ｂ）は、それぞれ、シリンダ型キャパシタ形成後の状態を示す平面図及び断面図である。即ち、図２（ａ）及び（ｂ）を参照すると、図１に示されように、下部電極２０及びサポート膜２２’が設けられた後、キャパシタが形成された状態が示されている。ここでは、図２（ｂ）に示すように、シリンダ型キャパシタの周辺回路領域１２に近接した部分にシリンダ撚れ２５が生じた状態が示されている。
【００２２】
具体的に説明すると、図２（ｂ）に示されているように、下部電極２０上には、実線で示された容量絶縁膜２４が形成されており、当該容量絶縁膜２４はサポート膜２２’上にも延在している。容量絶縁膜２４上には、ＴｉＮ等によって形成された上部電極２６が設けられ、下部電極２０、容量絶縁膜２４、及び上部電極２６によって、シリンダ型キャパシタがメモリセル領域１０に構成されている。
【００２３】
図示されたシリンダ型キャパシタ全体は、ＢドープＳｉＧｅ膜２８によって覆われている。このようして製造されたシリンダ型キャパシタを含む半導体デバイスでは、図２（ｂ）に示すように、周辺回路領域１２に近接したメモリセル領域１０内のシリンダ型キャパシタの上部に、シリンダ撚れ２５が発生する現象が観測された。
【００２４】
図２（ｃ）は、メモリマット（ＭＭ）全体における撚れの状態を走査型電子顕微鏡（ＳＥＭ）により観察した結果を示している。製品となる半導体チップは、複数のメモリセル（ビット）を有する複数のメモリマットで構成されている。ここでは、個々のメモリマットのＸ方向に１０６８本のキャパシタが整列して配置された半導体チップを用いて上記のキャパシタを製造したものを観察試料とした。一つのメモリマットのＸ方向の幅は約１００μｍとなっている。また、サポート膜は、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとし、温度７５０℃、圧力０．５Ｔｏｒｒの条件によるＣＶＤ法で形成したシリコン窒化膜（ＬＰ−ＳｉＮ）を用いた。このＬＰ−ＳｉＮは、１３００ＭＰａの引張応力を有している。
【００２５】
一つのメモリマットの代表的な３箇所として、Ｘ方向の左端部、中央部、右端部を観察したＳＥＭ像を合体させて示している。ＳＥＭ像において、半導体基板から上方に伸びている棒状の部分が一つのキャパシタに相当する。ＳＥＭ像から明らかなように、各々の端領域に位置するキャパシタは、サポート膜の引張応力（膜が縮む方向に働く）の影響を受けて、それぞれ中央領域に向かって傾斜している（撚れている）状態が示されている。中央領域では、個々のキャパシタが半導体基板の上面に対して垂直に林立しており正常な状態となっている。一方、左端領域に位置するキャパシタは、下端が半導体基板に接触しているため固定されているが、上端はサポート膜以外に支えとなる構造物が存在しないため、サポート膜が縮むと中央領域に向かって矢印方向に引っ張られた状態となって傾斜する。右端領域に位置するキャパシタも同様の状態となる。この傾斜は、半導体基板上にシリンダ層間膜とサポート膜の積層膜にシリンダホールを形成し、シリンダホール内に下部電極を形成した後、シリンダ層間膜を除去した段階で発生する。したがって、形成した段階では垂直となっていた下部電極が後の工程で強制的に曲げられることになる。このため、傾斜した領域の下部電極には、図２（ｂ）に示したようなシリンダの閉塞の他、下部電極自体の破損等、不良ビットの原因となる種々の欠陥が形成される。本願は、メモリマット全体で生じるグローバル応力を低減し、特にメモリマットの端部領域に多発する不良ビットの発生を抑制する半導体装置とその製造方法を提供するものである。
【００２６】
本発明者等は、上記のＳＥＭ観察結果を基にシリンダ撚れ２５の原因を追究した結果、シリンダ撚れ２５が下部電極２０、容量絶縁膜２４、上部電極２６、ＢドープＳｉＧｅ膜２８、及び、サポート膜２２’の応力、特に、サポート膜２２’の応力が他の膜の応力とバランスしていないことによるものであることを見出した。
【００２７】
図２に示された例において、ＡＬＤ（Atomic Layer Deposition）法によって形成されたシリコン窒化膜（ＳｉＮ）をサポート膜２２’として使用した場合にも、ＡＬＤ法によって形成されたシリコン窒化膜（ＡＬＤ−ＳｉＮ）のサポート膜２２は、１２００ＭＰａの引張応力を有している。このように、サポート膜２２’が７００ＭＰａ以上の大きな引張応力を有している場合、図２（ｂ）に示すようなシリンダ撚れ２５が発生することが判明した。
【００２８】
そこで、本発明者等はサポート膜２２’を形成する材料として種々の材料を試行した。ここでは、サポート膜２２’に適用できる材料として、Ｐ−ＳｉＮ（プラズマＣＶＤ法で形成するシリコン窒化膜）、Ｐ−ＳｉＯ（プラズマＣＶＤ法で形成するシリコン酸化膜）ＨＤＰ（High Density Plasma）−ＳｉＮ（高密度プラズマＣＶＤ法で形成するシリコン窒化膜）、Ｐ−ＳｉＣＮ（プラズマＣＶＤ法で形成するシリコン炭窒化膜）を検討した。サポート膜２２’は、単に応力の点で他の膜とバランスできるだけでなく、ＨＦ（フッ化水素酸）に対して耐エッチング性（低エッチングレート）を有する必要がある。これは、シリンダ型の下部電極２０を形成する際に、層間絶縁膜を除去するために、ＨＦ（フッ化水素酸）を用いてウェットエッチングが行なわれるが、このウェットエッチングの際に、サポート膜２２’が層間絶縁膜と共に除去されないようにするためである。即ち、サポート膜２２’はＨＦに対して、低エッチレートである必要がある。
【００２９】
図３を参照すると、Ｐ−ＳｉＮ、Ｐ−ＳｉＯ、ＨＤＰ（High Density Plasma）−ＳｉＮ、及び、Ｐ−ＳｉＣＮのＨＦエッチレートと応力(引張応力、圧縮応力)との関係が、ＡＬＤ−ＳｉＮのＨＦエッチレートと応力の関係と共に示されている。図３の縦軸は応力（ＭＰａ）を示し、プラス側は引張応力、マイナス側は圧縮応力を示している。図３の横軸はＨＦエッチレート（ｎｍ／ｓｅｃ）を示している。
【００３０】
図３からも明らかな通り、ＡＬＤ−ＳｉＮは、ＨＦに対して１ｎｍ／ｓｅｃより低いエッチレート（０．６ｎｍ／ｓｅｃ）を有しているが、１２００ＭＰａ程度の高い応力（引張応力）を有していることが分る。また、ＨＤＰ−ＳｉＮはＨＦに対して低いエッチレートを有しているが、１２００ＭＰａ程度の高い圧縮応力を有している。更に、Ｐ−ＳｉＮ，Ｐ−ＳｉＯ２は低い応力を有しているものの、ＨＦエッチレートが高く、サポート膜には不適当である。
【００３１】
一方、Ｐ−ＳｉＣＮは、３００ＭＰａ程度の引張応力を有すると共に、ＨＦエッチレートにおいても１ｎｍ／ｓｅｃ（図では０．５ｎｍ／ｓｅｃ程度）よりも低く、サポート膜として最適であることが判る。
【００３２】
上記した実験結果から、本発明は、サポート膜２２としてＰ−ＳｉＣＮ膜を使用する。
【００３３】
以下、本発明に係る実施形態を工程順に説明する。
【００３４】
図４（ａ）及び（ｂ）を参照すると、メモリセル領域１０及び周辺回路領域１２の平面図及び断面図が示されている。図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿った断面図である。
【００３５】
図４（ｂ）に示すように、シリコン基板１４内のＳＴＩ１５によって区画されたメモリセル領域１０上の層間絶縁膜に、容量コンタクトプラグ１７が形成され、周辺回路領域１２上には、周辺回路用配線１８が形成されている。容量コンタクトプラグ１７及び周辺回路用配線１８は、シリンダ状ホールを開口する際に行なわれるドライエッチングのときに、エッチングストッパとなる窒化膜１９によって覆われている。図示された例では、窒化膜１９上に層間絶縁膜３０が設けられている。実際には、層間絶縁膜３０は複数層設けられているが、ここでは、説明の簡略化のために省略されている。
【００３６】
更に、図４（ｂ）を参照すると、層間絶縁膜３０上には、サポート膜２２が設けられている。図示されたサポート膜２２は、図３に示された測定結果に基いてＰ−ＳｉＣＮによって形成されている。当該サポート膜２２上には、酸化膜３２が成膜されると共に、酸化膜３２上には、非晶質炭素膜（α−Ｃ）３４、及び表面酸化膜３６が順次成膜されている。また、図示された表面酸化膜３６には、パターニングされたレジスト膜３８が被着されている。ここで、非晶質炭素膜３４及びレジスト膜３８は、キャパシタ用のシリンダ状ホールを形成するために設けられている。
【００３７】
図５（ａ）及び（ｂ）には、レジスト膜３８をマスクとしてドライエッチングが行われた結果、表面酸化膜３６から容量コンタクトプラグ１７に達するシリンダ状ホール４０が形成された状態が示されている。図５（ｂ）は、図５（ｂ）のＢ−Ｂ線に沿った断面図であり、ここでは、図４（ｂ）に示されたレジスト膜、表面酸化膜、非晶質炭素膜が除去された状態が示されている。図示されたシリンダ状ホール４０は、酸化膜３２からＰ−ＳｉＣＮによって形成されサポート膜２２、及び層間絶縁膜３０を通して容量コンタクトプラグ１７に達している。
【００３８】
図６（ａ）及び（ｂ）は、図５に示された工程後に行われる工程を示す平面図及び断面図であり、シリンダ状開口４０の内面及び酸化膜３２表面に、下部電極２０を形成するメタル膜（窒化チタン膜：ＴｉＮ）が成膜されている。下部電極２０を形成するＴｉＮ膜は、シリンダ状ホール４０の内面を通して、容量コンタクトプラグ１７に達し、ホール４０の内壁膜を形成している。
【００３９】
図７（ａ）及び（ｂ）は、図６の工程後に行われる工程を示す平面図及び断面図であり、ここでは、シリンダ状ホール４０の内壁及び表面に形成された下部電極２０上を覆うように、プラズマ窒化膜４２が成膜され、且つ、プラズマ窒化膜４２上には、酸化膜４４が成膜されている。更に、酸化膜４４上には、パターニングされたレジスト４６が被着されている。プラズマ窒化膜４２はサポート膜２２のフォトレジスト時に、レジストがシリンダ内に入らないようにするキャップ膜としての機能を備えている。図７（ｂ）からも明らかなように、レジスト４６はサポート膜２２の開口部に応じてパターニングされている。
【００４０】
図８（ａ）及び（ｂ）を参照すると、サポート膜２２を形成するＳｉＣＮ膜がドライエッチングにより開口され、開口部４８が形成されている。
【００４１】
サポート膜２２の開口後、図８（ｂ）に示された層間絶縁膜３０が除去される。層間膜３０は、エッチング薬液としてＨＦを用いたウェットエッチングによって除去される。これによって、メモリセル領域１０内の層間絶縁膜３０が除去され、図１（ａ）及び（ｂ）と同様な状態が形成される。
【００４２】
図１（ａ）及び（ｂ）と同様な状態が得られた後、図９（ａ）及び（ｂ）に示すように、下部電極２０上に、容量絶縁膜２４、及び上部電極２６を成膜することにより、シリンダ型キャパシタが形成される。この実施形態は、下部電極２０及び上部電極２６としてＴｉＮ膜を使用し、容量絶縁膜２４として酸化ジルコニウム（ＺｒＯ２）酸化アルミニウム（Ａｌ２Ｏ３）酸化ハフニウム（ＨｆＯ２）等の高誘電率膜を使用している。その後、ＢドープＳｉＧｅ膜２８を成膜して、半導体デバイスを完成させた。
【００４３】
上記したように、サポート膜２２として、応力が小さく、且つ、ＨＦエッチレートの小さなＳｉＣＮ（シリコン酸窒化膜）を用いた場合、図２に示したようなシリンダ撚れ２５の発生を防ぐことができ、シリンダ型キャパシタの歩留まりを大幅に向上させることができた。
【００４４】
図１０は、（ａ）比較例としてのＡＬＤ−ＳｉＮ、（ｂ）本発明のＰ−ＳｉＣＮ、（ｃ）比較例としてのＨＤＰ−ＳｉＮ、をサポート膜に用いた場合のメモリマット全体の撚れの状態をＳＥＭ観察像により比較した結果を示している。ＡＬＤ−ＳｉＮは１２００ＭＰａの引張応力（前述のＬＰ−ＳｉＮと同等）、Ｐ−ＳｉＣＮは３００ＭＰａの圧縮応力、ＨＤＰ−ＳｉＮは１３００ＭＰａの圧縮応力（伸びる方向に働く）をそれぞれ有している。ＳＥＭ像の観察試料は図２（ｃ）の場合と同様に作成した。図１０から明らかなように、比較例として示した（ａ）ＡＬＤ−ＳｉＮは引張応力のために、前述のＬＰ−ＳｉＮと同様に中央領域に向かって端部領域のキャパシタが傾斜している。また、比較例として示した（ｃ）ＨＤＰ−ＳｉＮは圧縮応力のために中央領域から端部に向かう方向に、端部領域のキャパシタが傾斜している。一方、本発明の（ｂ）Ｐ−ＳｉＣＮは、メモリマットの全域に渡ってキャパシタが傾斜している状態は見られない。低応力の膜をサポート膜に用いることによりメモリマット全体のグローバル応力を低減して端部領域に位置するキャパシタの傾斜を回避できることが示されている。
【００４５】
図１１は、種々の応力を有する上記材料のサポート膜を有するＤＲＡＭを試作し、応力の大きさとＤＲＡＭチップ内における不良ビット数との相関を調べた結果である。Ｐ−ＳｉＣＮ膜を用いて、−７００ＭＰａ〜７００ＭＰａの範囲に応力を調整することにより、不良ビット数を３０個以下の許容範囲に抑えられることが示されている。Ｐ−ＳｉＣＮ膜の応力は、プラズマパワーと、原料ガスとして用いる、モノシラン（ＳｉＨ４）およびトリメチルシラン（Ｓｉ（ＣＨ３）３）のガス流量比と、を調整することによって制御することができる。
【００４６】
また、本発明者等の実験によれば、圧縮応力３００ＭＰａ程度のＳｉＣＮをサポート膜２２として使用することがサポート膜２２のシリンダ撚れ２５を防止する点で望ましいことが判明した。
【００４７】
更に、サポート膜２２の応力の向きによって、シリンダ撚れの向きが変化することも判明した。換言すれば、サポート膜２２の応力を制御することによってシリンダ撚れを制御できる。例えば、約１２００ＭＰａの引張応力を有するＡＬＤ−ＳｉＮ膜をサポート膜２２として使用した場合、周辺回路領域に近接したメモリセル領域のシリンダ型キャパシタは、メモリセル領域側に撚れ、約１２００ＭＰａの圧縮応力を有するＨＤＰ−ＳｉＮ膜をサポート膜２２として使用した場合、周辺回路領域に近接したメモリセル領域のシリンダ型キャパシタは周辺回路領域側に撚れる。
【００４８】
このため、サポート膜２２としては、７００ＭＰａ程度の引張応力から７００ＭＰａ程度の圧縮応力までの範囲の応力を持ち、ＨＦエッチレートが小さい膜（ＳｉＣＮ膜）を用いることが望ましい。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態ではサポート膜を下部電極の上部に１層形成した例を示したが、これに限るものではなく２層以上としても良い。
【符号の説明】
【００５０】
１０：メモリセル領域
１２：周辺回路領域
１４：基板
１５：ＳＴＩ
１６：素子領域
１７：容量コンタクトプラグ
１８：周辺回路用配線
１９：窒化膜
２０：下部電極
２２’，２２：サポート膜
２３：開口部
２４：容量絶縁膜
２５：シリンダ撚れ
２６：上部電極
２８：Ｂ−ＳｉＧｅ膜
３０：層間絶縁膜
３２：絶縁膜
３４：非晶質炭素膜
３６：絶縁膜
４０：シリンダ状ホール
４２：キャップ膜（窒化膜）
４４：絶縁膜
４６：レジスト
４８：開口部
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図２（ｃ）】
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【図１０】
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