(57)【要約】【課題】パワーアンプの歪補償精度の向上を図る。【解決手段】アッテネータ１７を介して入力したパワーアンプ１の出力信号であるフィードバック信号と疑似ランダムデータとを用いたＬＭＳアルゴリズムによって、パワーアンプ１への入力信号の遅延量とフィードバック信号の遅延量とを算出する。このとき、入力信号の遅延量がインテジャーディレイのみとなるように、入力信号およびフィードバック信号の遅延量を算出する。算出した遅延量に基づきパワーアンプ１への入力信号を調整するとともにＳＲＣ４２によりフィードバック信号の遅延量を調整する。入力信号の遅延量をインテジャーディレイのみとすることによって、入力信号の遅延量の調整をより精度よく行うことで、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、ＤＰＤ方式による歪補償精度の向上を図る。【選択図】          図１
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【特許請求の範囲】
【請求項１】
パワーアンプの非線形性歪を補償する歪補償器において、
入力信号の遅延量を調整する遅延回路と、
パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するＳＲＣ（Sample Rate Converter）と、
前記入力信号と前記ＳＲＣにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、
前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して設定することを特徴とする歪補償器。
【請求項２】
前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴とする請求項１記載の歪補償器。
【請求項３】
前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴とする請求項１または請求項２に記載の歪補償器。
【請求項４】
前記遅延量設定部は、前記入力信号の遅延量を表すＬＭＳ出力信号を生成する信号生成部を有し、
前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記ＬＭＳアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴とする請求項１から請求項３のいずれか１項に記載の歪補償器。
【請求項５】
前記遅延回路で遅延された入力信号と前記ＳＲＣにより遅延されたフィードバック信号とに基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、
当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、
入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、
を備えることを特徴とする請求項１から請求項４の何れか１項に記載の歪補償器。
【請求項６】
請求項１から請求項５の何れか１項に記載の歪補償器と、
前記パワーアンプと、
を備えることを特徴とするＤＰＤ（Digital Pre-distortion）システム。
【請求項７】
パワーアンプの歪みを補償するＤＰＤ（Digital Pre-distortion）システムの制御方法において、
疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびＳＲＣ（Sample Rate Converter）を用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴とするＤＰＤシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪補償器、ＤＰＤシステムおよびＤＰＤシステムの制御方法に関する。
【背景技術】
【０００２】
従来、パワーアンプの歪みを補償する方法として様々な方法が提案されており、例えばＤＰＤ（Digital Pre-distortion）方式を用いてパワーアンプの歪みを補償するＤＰＤシステムが提案されている。
図１２は、ＤＰＤシステム２００の一例を示す構成図である。この図１２を用いてＤＰＤ方式の歪み補償の動作原理を説明する。このＤＰＤシステム２００は、ＲＦ−ＩＣ（Radio Frequency-Integrated Circuit）に含まれるパワーアンプＰＡの歪補償を行うＤＰＤシステムである。
【０００３】
図１２において、１０１は入力信号が入力される入力端、１０２は歪み補償後の信号の出力端、１０３は乗算器、１０４はＤＡコンバータ（ＤＡＣ）、１０５はローパスフィルタ（ＬＰＦ）などで構成されるイメージ除去フィルタ、１０６は変調部（ＭＯＤ）、１０７は歪補償対象のパワーアンプ（ＰＡ）、１０８はキャリア信号発生器、１０９はアッテネータ（ＡＴＴ）、１１０はルックアップテ―ブル（ＬＵＴ：Lookup Table）、１１１は前置歪補償演算部、１１２はＡＤコンバータ（ＡＤＣ）、１１３はローパスフィルタ（ＬＰＦ）などで構成される折り返し防止フィルタ、１１４は復調部（ＤＥＭＯＤ）、１１５は遅延調整部、である。
【０００４】
前置歪補償演算部１１１において、パワーアンプ１０７で生じる非線形性歪みとは逆の歪み特性を算出し、算出した逆歪特性のデータを、逆歪特性の記憶部としてのルックアップテーブル１１０に格納する。
ＤＰＤ方式は、ルックアップテーブル１１０に格納されたＬＵＴデータ（逆歪特性のデータ）と入力端１０１に入力される入力信号ｕ（ｎ）とを乗算器１０３にて乗算し逆歪特性を有する入力信号ｕ（ｎ）′を生成することで、パワーアンプ１０７の歪みを打ち消す方法である。
【０００５】
なお、図１２に示すＤＰＤ方式は、入力信号ｕ（ｎ）として連続的に増加するランピング信号を用いてパワーアンプ１０７の逆歪特性を得る手法である。
ここで、図１２中の各波形は、各部における出力信号の波形を表す。
このようなＤＰＤシステム２００において、良好なパワーアンプ１０７の歪補正を実施するには、精度の高いパワーアンプ１０７の逆歪特性を得ることが重要である。
【０００６】
そのためには、入力信号ｕ（ｎ）とフィードバック信号とのタイミングを一致させることが必要である。ここで、フィードバック信号とは、パワーアンプ１０７の出力をアッテネータ１０９により、増幅される前の信号レベルと等しくなるように減衰し、復調部１１４でベースバンド帯域にダウンコンバートした後、折り返し防止フィルタ１１３を通し、ＡＤコンバータ１１２で、ＡＤ変換された後の信号を意味する。
【０００７】
従来、携帯電話の基地局などでは、ＤＳＰ（Digital Signal Processor）を用いて行列演算などの複雑な演算処理を行うことで、フィードバック信号の遅延量や逆歪補償データを算出している（例えば、非特許文献１を参照）。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Dennis R.Morgan,Zhengxiang Ma,Jaehyeong Kim,Mishael G.Zierdt,and John Pastalan、"A Generalized Memory Polynomial Model for Digital Predistortion of RF Power Amplifiers"、IEEE TRANSACTIONS ON SIGNAL PROSESSING,VOL.54,NO.10, OCTOBER 2006
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、携帯端末などの移動体通信分野では低消費電力・省面積化が要求される。
このため、携帯端末の送信信号の歪み補償を行う場合、ＤＳＰなどの大規模演算回路をＲＦ−ＩＣ（Radio Frequency-Integrated Circuit）に内蔵することは困難である。
また、歪み補償対象のパワーアンプを備えたシステムに依存するフィードバック信号の遅延量をあらかじめ推定し、この遅延量に相当する遅延段を設けるような手法では、ＤＰＤ方式による十分な効果を得ることは難しい。
【００１０】
そこで、本発明は、上記した点を鑑みてなされたものであり、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、歪補償精度をより向上させることの可能な歪補償器を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の請求項１にかかる歪補償器は、パワーアンプの非線形性歪を補償する歪補償器において、入力信号の遅延量を調整する遅延回路と、パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するＳＲＣ（Sample Rate Converter）と、前記入力信号と前記ＳＲＣにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して設定することを特徴としている。
【００１２】
請求項２にかかる歪補償器は、請求項１に記載の歪補償器において、前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴としている。
請求項３にかかる歪補償器は、請求項１または請求項２に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴としている。
【００１３】
請求項４にかかる歪補償器は、請求項１から請求項３のいずれか１項に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量を表すＬＭＳ出力信号を生成する信号生成部を有し、前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記ＬＭＳアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴としている。
【００１４】
請求項５にかかる歪補償器は、請求項１から請求項４のいずれか１項に記載の歪補償器において、前記遅延回路で遅延された入力信号と前記ＳＲＣにより遅延されたフィードバック信号とに基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴としている。
【００１５】
また、本発明の請求項６にかかるＤＰＤシステムは、請求項１から請求項５の何れか１項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴としている。
さらに、本発明の請求項７にかかるＤＰＤシステムの制御方法は、パワーアンプの歪みを補償するＤＰＤ（Digital Pre-distortion）システムの制御方法において、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびＳＲＣ（Sample Rate Converter）を用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴としている。
【発明の効果】
【００１６】
本発明によれば、疑似ランダムデータとパワーアンプの出力信号であるフィードバック信号とに基づき、ＬＭＳアルゴリズムを利用してパワーアンプへの入力信号の遅延量を算出し、これに応じて入力信号の遅延量を調整するとともに、入力信号の遅延量がインテジャーディレイとなるように、ＳＲＣ（Sample Rate Converter）を用いてフィードバック信号の遅延量を調整するため、入力信号に対する遅延量の調整として、フラクショナルディレイの調整を行う必要はない。したがって、入力信号に対する遅延量の調整をより精度よく行うことができる。また、入力信号の遅延量はインテジャーディレイであるため、例えば、入力信号の遅延量を調整する回路をフリップフロップなどの遅延素子によって構成することができる。そのため、インテジャーディレイを容易に付加することが可能となり、入力信号とフィードバック信号とをより高精度に遅延調整することができ、結果的に、歪補償精度を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態におけるＤＰＤシステムの基本構成を示す構成図である。
【図２】疑似ランダムデータ発生器の一例を示す構成図である。
【図３】ＬＭＳアルゴリズムの概念を示す説明図である。
【図４】遅延調整部の一例を示す構成図である。
【図５】図１のＤＰＤシステムの動作説明に供する説明図である。
【図６】（ａ）はフィルタ係数値の一例である。（ｂ）はＰＮ信号とフィルタ係数値との対応の一例である。
【図７】遅延調整部での動作説明に供する説明図である。
【図８】本発明の一実施形態におけるＤＰＤシステムを示す構成図である。
【図９】ＳＲＣ（Sample Rate Converter）の一例を示す構成図である。
【図１０】図９のＳＲＣの動作説明に供する説明図である。
【図１１】図８のＤＰＤシステムの動作説明に供する説明図である。
【図１２】従来のＤＰＤシステムの一例を示す構成図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施の形態を説明する。
まず、本発明の一実施形態における、ＤＰＤ（Digital Pre-distortion）システム１００の基本構成を、図１を伴って説明する。
このＤＰＤシステム１００は、例えばＲＦ−ＩＣ（Radio Frequency-Integrated Circuit）に含まれるパワーアンプ（ＰＡ）１の歪補償を行うシステムである。
【００１９】
このＤＰＤシステム１００は、疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）１１と、乗算器１２と、ＤＡコンバータ（ＤＡＣ）１３と、ローパスフィルタなどで構成されるイメージ除去フィルタ（ＬＰＦ）１４と、変調部（ＭＯＤ）１５と、キャリア信号発生器１６と、アッテネータ（ＡＴＴ）１７と、ルックアップテーブル（ＬＵＴ）１８と、前置歪補償演算部１９と、ＡＤコンバータ（ＡＤＣ）２０と、ローパスフィルタなどで構成される折り返し防止フィルタ（ＬＰＦ）２１と、復調部（ＤＥＭＯＤ）２２と、遅延調整部（ＬＭＳ）２３とを、備える。
【００２０】
ＤＰＤシステム１００において、疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）１１と、乗算器１２と、ルックアップテーブル１８と、前置歪補償演算部１９と、遅延調整部（ＬＭＳ）２３とにより歪補償器１０を構成している。また、ＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５およびキャリア信号発生器１６は、前記ＲＦ−ＩＣの送信機の一部を構成している。アッテネータ１７、ＡＤコンバータ２０、折り返し防止フィルタ２１および復調部２２は、パワーアンプ（ＰＡ）１の出力を、歪補償器１０で処理可能なデータ形式のフィードバック信号に変換するための信号変換部を構成している。すなわち、信号変換部により、パワーアンプ１の出力信号から、ＤＡコンバータ１３に入力される前のデジタル信号を復元している。
【００２１】
歪補償器１０は、ＡＤコンバータ２０の出力信号を入力しこれを利用して、入力信号ｕ（ｎ）の歪補償を行い、歪補償後の信号をＤＡコンバータ１３に入力する。
疑似ランダムデータ発生器１１は、パワーアンプ１による増幅対象の信号を入力するための入力端２８にスイッチ回路などにより選択的に接続される。なお、２９はパワーアンプ１による増幅信号の出力端である。
【００２２】
この歪補償器１０は、疑似ランダムデータを用いたＬＭＳアルゴリズムを用いて、パワーアンプ１による増幅対象である入力信号ｕ（ｎ）に対して遅延調整を行い、入力信号ｕ（ｎ）とフラクショナルディレイを含むフィードバック信号（ＡＤコンバータ２０の出力信号）とのタイミングを一致させることで、ＤＰＤ方式の歪補償精度を向上させるようになっている。なお、フラクショナルディレイとは、整数倍遅延で補正することのできない余り分である小数遅延のことをいう。
【００２３】
図２は、疑似ランダムデータ発生器１１の一例を示す構成図である。
ここで、疑似ランダムデータ発生器１１は前述のように、選択的にＤＰＤシステム１００の入力端２８に接続される。具体的には、遅延調整部（ＬＭＳ）２３の調整を行う際に、疑似ランダムデータ発生器１１を入力端２８に接続し、この疑似ランダムデータ発生器１１で発生された疑似ランダムデータを用いて、遅延調整部（ＬＭＳ）２３の調整を行う。
前記疑似ランダムデータは、小規模回路で実現できるＰＮ（Pseud random Noise：疑似ランダム雑音）生成多項式を用いて発生させることが可能である。ＰＮ系列のうち、例えばＰＮ９段の信号を発生する回路は、図２に示すように、９つの遅延素子からなるシフトレジスタと１つのＸＯＲ演算器とで構成される。
【００２４】
具体的には、１段目の遅延素子の出力と６段目の遅延素子の出力とがＸＯＲ演算器に入力され、これらのＸＯＲ演算結果が２段目の遅延素子に出力されるとともに、疑似ランダムデータとして出力される。この疑似ランダムデータ発生器１１の生成多項式ＰＮ９（Ｘ）は、ＰＮ９（Ｘ）＝Ｘ9＋Ｘ5＋１で表される。
疑似ランダムデータ発生器１１で発生される信号は、「２」の９乗ビット毎に繰り返される信号となるが、疑似的にランダムデータとして扱うことができる。
【００２５】
図３は、ＬＭＳ(Least Mean Square)アルゴリズムの概念を示す図である。遅延調整部（ＬＭＳ）２３ではこのＬＭＳアルゴリズムを用いて遅延調整を行う。
ＬＭＳアルゴリズムは、図３に示すように、未知のシステム（Unknown System）２３ａの出力（ｄ（ｎ）：希望信号）とＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタで構成されるシステム（Estimation System）２３ｂの出力（ｙ（ｎ）：フィルタ出力信号）との誤差成分（ｅ（ｎ）：エラー信号）を加算器２３ｃで演算し、この加算器２３ｃで演算した誤差成分ｅ（ｎ）を、ＦＩＲフィルタのフィルタ係数にフィードバックさせる。これによって、誤差成分ｅ（ｎ）が「０」に収束することで、未知のシステム２３ａを同定することができるアルゴリズムである。
【００２６】
ここで、ＬＭＳアルゴリズムの等式は下記（１）式で表すことができる。
ｗ（ｎ）＝ｗ（ｎ−１）＋μｅ（ｎ）ｕH（ｎ）
ｅ（ｎ）＝ｄ（ｎ）−ｙ（ｎ）
ｙ（ｎ）＝ｗ（ｎ−１）ｕ（ｎ）                    ……（１）
なお、式（１）において、ｗ（ｎ）：フィルタ係数、ｅ（ｎ）：エラー信号、ｄ（ｎ）：希望信号、ｙ（ｎ）：フィルタ出力信号、ｕ（ｎ）：入力信号、μ：ステップサイズ、Ｈ：複素共役である。
【００２７】
図４は、遅延調整部（ＬＭＳ）２３の一例を示す構成図であり、前記ＬＭＳアルゴリズムをデジタル回路で構成した場合の構成図である。図４では、説明を簡易にするために３つのフィルタ係数を有する回路で構成した場合を表しているが、任意数のフィルタ係数を有する回路で構成した場合も同様である。
遅延調整部（ＬＭＳ）２３は、図４に示すように、ＦＩＲフィルタ３０ａと、当該ＦＩＲフィルタ３０ａのフィルタ係数ｈ０〜ｈ２を設定するフィルタ係数設定回路３０ｂとを備えている。
【００２８】
ＦＩＲフィルタ３０ａは、入力信号（ｕ（ｎ）：Input Signal）を遅延させるための２つの遅延素子３１と３つの乗算器３２と加算器（３ｔｏ１加算器）３３とを備える。乗算器３２は、入力信号ｕ（ｎ）とフィルタ係数ｈ０、遅延素子３１により１回遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ１、２つの遅延素子３１により遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ２、のそれぞれについて乗算する。
【００２９】
加算器３３は、これら各乗算器３２での乗算結果を加算する。この加算器３３の加算結果が、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）、すなわち遅延調整部（ＬＭＳ）２３のＬＭＳ出力となる。
フィルタ係数設定回路３０ｂは、減算器３４と、ステップサイズ調整用増幅器３５と、３つの乗算器３６と、３つの加算器（２ｔｏ１加算器）３７と、３つの遅延器３８と、３つの複素共役演算器３９とを備える。
【００３０】
減算器３４は、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）と希望信号（ｄ（ｎ）：Ref Signal）との誤差成分（ｅ（ｎ）：Error Signal）を演算する。ステップサイズ調整用増幅器３５は、減算器３４で演算された誤差成分ｅ（ｎ）を、あるステップサイズ（μ：Step Size）で増幅する。
複素共役演算器３９はそれぞれ、入力信号ｕ（ｎ）、ＦＩＲフィルタ３０ａで遅延処理が行われた１回遅延処理後の入力信号ｕ（ｎ）および２回遅延処理後の入力信号ｕ（ｎ）の複素共役となる信号を演算し、乗算器３６はそれぞれ、ステップサイズ調整用増幅器３５で増幅した誤差成分ｅ（ｎ）と複素共役演算器３９で演算した入力信号ｕ（ｎ）の複素共役となる信号とを乗算する。
【００３１】
加算器３７はそれぞれ乗算器３６の出力信号とこの出力信号を遅延器３８で遅延した信号とを加算し、加算結果を遅延器３８に出力する。遅延器３８の出力がそれぞれフィルタ係数ｈ０〜ｈ２となる。
このような構成とすることにより、遅延調整部（ＬＭＳ）２３は、誤差成分ｅ（ｎ）をフィルタ係数ｈ０〜ｈ２にフィードバックさせることによって、誤差成分ｅ（ｎ）が「０」となるように動作する。
【００３２】
なお、アッテネータ１７は、パワーアンプ１の出力信号を入力し、当該出力信号を、パワーアンプ１で増幅される前の信号レベルと等しくなるように減衰する
そして、乗算器１２の出力信号が、ＤＡコンバータ１３でデジタル信号に変換され、イメージ除去フィルタ１４によりイメージ成分が除去された後、変調部１５において、キャリア信号発生器１６で発生されたキャリア信号を用いて高周波帯域信号にアップコンバートされて、パワーアンプ１に入力される。パワーアンプ１の出力は、アッテネータ１７で、パワーアンプ１で増幅される前の信号レベルと等しくなるように減衰される。その後、復調部２２において、キャリア信号発生器１６で発生されたキャリア信号を用いてダウンコンバートされ、折り返し防止フィルタ２１でフィルタ処理された後、ＡＤコンバータ２０でアナログ信号に変換される。
【００３３】
なお、図１のＤＰＤシステム１００において、パワーアンプ１、乗算器１２、ルックアップテーブル１８、前置歪補償演算部１９は、上記図１２に示す従来のＤＰＤシステム２００の対応する各部と同一の機能構成を有する。
ここで、図４の遅延調整部（ＬＭＳ）２３を構成するデジタル回路は、ＤＳＰなどの大規模演算回路を必要とすることはない。したがって、例えばＤＰＤシステム１００を携帯端末に適用する場合でも十分実現可能な回路面積となる。
【００３４】
また、ＤＰＤシステム１００を携帯電話機に適用した場合、一般的に送信部のチャネルフィルタ等で使用されるデジタルフィルタがＦＩＲ型の場合には、遅延調整部（ＬＭＳ）２３を構成するＦＩＲフィルタ３０ａと、携帯電話機のチャネルフィルタとは、ＦＩＲフィルタの回路を兼用できる。したがって、省面積化に有効である。
【００３５】
次に、ＤＰＤシステム１００による、疑似ランダムデータを用いたＬＭＳアルゴリズムによる遅延調整法を説明する。
遅延調整を行う場合には、まず、遅延量の設定を行う。具体的には、図５に示すように、疑似ランダムデータ発生器１１を入力端２８に接続する。
また、疑似ランダムデータ発生器１１で生成した疑似ランダムデータを、乗算器１２を介さずにＤＡコンバータ１３に入力し、イメージ除去フィルタ１４によってイメージ成分を除去する。その後、変調部１５において、キャリア信号発生器１６で発生したキャリア信号を用いて高周波帯域の信号にアップコンバートし、これをパワーアンプ１に入力する。例えば、図示しないスイッチ回路などを設けることによって、入力端２８に入力される信号を、乗算器１２を介してＤＡコンバータ１３に供給する経路と、乗算器１２を介さずに直接ＤＡコンバータ１３に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接ＤＡコンバータ１３に供給する経路を形成する。
【００３６】
このとき、ルックアップテーブル１８および前置歪補償演算部１９は動作させない。例えば、これらルックアップテーブル１８および前置歪補償演算部１９への信号入力側に、図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、これらルックアップテーブル１８および前置歪補償演算部１９を動作させるか否かを切り替えるようにすればよい。
【００３７】
前記経路の切り替えのためのスイッチ回路やルックアップテーブル１８および前置歪補償演算部１９を動作させるか否かを切り替えるためのスイッチ回路は、例えば図示しない制御装置により制御するようにすればよい。
このような構成とすることによって、図５に示すように、疑似ランダムデータ発生器１１からの疑似ランダムデータがＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を経由してパワーアンプ１に入力され、パワーアンプ１の出力がアッテネータ１７、復調部２２、折り返し防止フィルタ２１、ＡＤコンバータ２０を経由してフィードバック信号として遅延調整部（ＬＭＳ）２３に入力されるとともに、疑似ランダムデータが遅延調整部（ＬＭＳ）２３に入力される回路が形成される。
【００３８】
このような回路が形成された状態で、図４に示す遅延調整部（ＬＭＳ）２３において、疑似ランダムデータを入力信号ｕ（ｎ）、フィードバック信号（すなわちＡＤコンバータ２０の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いて、遅延調整を行う。
図６は、遅延調整部（ＬＭＳ）２３のフィルタ係数がｈ０〜ｈ７であり、フィードバックディレイ、すなわち図５において遅延調整部（ＬＭＳ）２３に入力される入力信号ＩＮとＡＤコンバータ２０の出力信号であるリファレンス信号ＲＥＦとのずれが「３.６cycles」分であった場合の、フィルタ係数を示す図（図６（ａ））および入力信号とフィルタ係数値との関係を示す図（図６（ｂ））の一例である。
【００３９】
例えば、フィードバックディレイが「３.６cycles」分であった場合、図６（ｂ）のように入力信号ＩＮ（ｕ（ｎ））として疑似ランダムデータ（ＰＮ信号）が遅延調整部（ＬＭＳ）２３に入力されると、時間の経過と共に遅延調整部（ＬＭＳ）２３のフィルタ係数値が変化する。
そして、入力信号ＩＮに「３.６cycles」分の遅延が付加されて、遅延調整部（ＬＭＳ）２３からＬＭＳ出力として出力される。
つまり、入力信号ＩＮにフィードバックディレイ相当の「３.６cycles」分の遅延が加算されこれがＬＭＳ出力となるため、ＬＭＳ出力とリファレンス信号であるフィードバック信号とのタイミングが一致する。
【００４０】
図６（ａ）は、例えば、フィルタ係数「ｈ３」のフィルタ係数値が「０.４」、「ｈ４」が「０.６」となることで、「３.６cycles」分のディレイを表している。この時、フィルタ係数「ｈ３」、「ｈ４」以外のその他のフィルタ係数のフィルタ係数値は全て「０」である。ナイキスト周波数までの全周波数帯成分を持つ疑似ランダムデータを用いることで、遅延調整部（ＬＭＳ）２３のフィルタ係数が拡散せず、図６（ａ）に示すように、フィードバックディレイがフィルタ係数によって表現される。
【００４１】
このように、フィルタ係数「ｈ３」が「０.４」、「ｈ４」が「０.６」となることで、例えば、図７（ａ）に示すような「０→１０→２０→…」と変化するようなランピング信号を入力信号ｕ（ｎ）とした場合、遅延調整部（ＬＭＳ）２３の出力は「０→０→０→０→４→１４→２４→…」と変化し、「０．６」のフラクショナルディレイ分も含めて「３.６cycles」分のフィードバックディレイを調整することができる。
【００４２】
なお、図７（ａ）において、特性線Ｌ１は、遅延調整部（ＬＭＳ）２３に入力されるランピング信号を表し、特性線Ｌ２は、遅延調整部（ＬＭＳ）２３から出力される遅延調整後の信号を表す。また、遅延調整部（ＬＭＳ）２３の最小単位１ＬＳＢは１ｃｏｄｅ、ランピング信号のステップは１０ｃｏｄｅとする。
このように、ＤＰＤシステム１００でパワーアンプ１の逆歪特性を得るためには、まず、前述のように疑似ランダムデータを用いて遅延調整部（ＬＭＳ）２３でフィードバックディレイを算出し、フィードバックディレイを表す遅延調整部（ＬＭＳ）２３のフィルタ係数の値を固定する。その上で、前述のようなランピング信号を入力する。
【００４３】
前記フィルタ係数の固定は、例えば図４に示す遅延調整部（ＬＭＳ）２３において、加算器３７の信号入力側に図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、加算器３７に乗算器３６からのデータではなく、「０」を含む決定された値のデータを入力することなどによって行ってもよいし、フィルタ係数値を記憶した記憶部（図示せず）からそのデータを入力することによって行ってもよい。
【００４４】
そして、図１に示すように、図示しないスイッチ等により、疑似ランダムデータ発生器１１と乗算器１２との接続を解除し、入力信号ｕ（ｎ）が乗算器１２を介してＤＡコンバータ１３に入力されるように経路を切り替える。さらに、入力端２８をルックアップテーブル１８に接続し、ルックアップテーブル１８と前置歪補償演算部１９とを動作させる。  この状態で、入力端２８に、パワーアンプ１による増幅対象のランピング信号を入力することで、ランピング信号に対して遅延調整部（ＬＭＳ）２３で遅延が付加される。この遅延が付加されたランピング信号は、パワーアンプ１の出力信号に応じたＡＤコンバータ２０の出力信号であるフィードバック信号とタイミングが一致する。そして、フィードバック信号に基づきパワーアンプ１で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部１９で算出し、その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１８に格納する。
【００４５】
このルックアップテーブル（ＬＵＴ）１８に格納されたＬＵＴデータと、入力信号ｕ（ｎ）、すなわちパワーアンプ１による増幅対象のランピング信号とを乗算器１２にて乗算した後、ＤＡコンバータ１３に供給する。これにより、パワーアンプ１に入力される前に、増幅対象のランピング信号からパワーアンプ１の歪特性とは逆の歪特性をもつ信号が生成され、これがパワーアンプ１への入力信号としてパワーアンプ１に入力されることにより、パワーアンプ１の歪みを打ち消すことができる。
【００４６】
ところで、図１に示すＤＰＤシステム１００は、入力信号ｕ（ｎ）としてのランピング信号のステップが、遅延調整部（ＬＭＳ）２３での最小単位１ＬＳＢと同じ場合には、図７（ｂ）に示すように、遅延調整部（ＬＭＳ）２３の出力において切り捨てが生じ、フラクショナルディレイを表現することができない。
なお、図７（ｂ）において、特性線Ｌ３は遅延調整部（ＬＭＳ）２３に入力されるランピング信号、特性線Ｌ４は遅延調整部（ＬＭＳ）２３から出力される遅延調整後の信号である。また、ランピング信号のステップは１ｃｏｄｅとし、遅延調整部（ＬＭＳ）２３の最小単位１ＬＳＢは１ｃｏｄｅとする。
【００４７】
図１のＤＰＤシステム１００の場合、上述のように、フラクショナルディレイを表現することができない場合がある。そこで、本実施形態では、図８に示すように、図１に示すＤＰＤシステム１００の基本構成において、フラクショナルディレイ調整部４０をさらに備えた、ＤＰＤシステム１５０を用いる。
このＤＰＤシステム１５０において、疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）１１と、乗算器１２と、ルックアップテーブル１８と、前置歪補償演算部１９と、遅延調整部（ＬＭＳ）２３と、フラクショナルディレイ調整部４０とが、歪補償器１０ａを構成している。なお、ＳＲＣ４２およびチャネルフィルタ４３は、通常動作時に受信機の一部として使用される。
【００４８】
このＤＰＤシステム１５０では、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前述の通りフラクショナルディレイを含めたフィードバック信号の遅延量を遅延調整部（ＬＭＳ）２３にて算出した後、フラクショナルディレイ調整部４０でフィードバック信号にフラクショナルディレイを加え、フィードバック信号の遅延をインテジャーディレイに変換する。これによって、フラクショナルディレイを表現することのできない最小単位１ＬＳＢ刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号ｕ（ｎ）は、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することが可能となる。その結果、入力信号ｕ（ｎ）とフィードバック信号とを高精度に遅延調整することが可能となる。これにより、ＤＰＤ方式の歪補償精度をさらに向上させることができる。
つまり、本実施形態では、疑似ランダムデータを用いたＬＭＳアルゴリズムとフラクショナルディレイ調整部４０とによるフラクショナルディレイ補正を備えた歪補償器１０ａによって、入力信号ｕ（ｎ）とフィードバック信号との高精度な遅延調整を実現する。
【００４９】
以下、図８に示すＤＰＤシステム１５０を詳細に説明する。
なお、上記図１のＤＰＤシステム１００と同一部には同一符号を付与しその詳細な説明は省略する。
フラクショナルディレイ調整部４０は、図８に示すように、遅延調整部（ＬＭＳ）２３とＡＤコンバータ２０との間に介挿される。そして、フラクショナルディレイ調整部４０は、ＡＤコンバータ２０の出力信号に対して所定の処理を行い、これをフィードバック信号として前置歪補償演算部１９および遅延調整部（ＬＭＳ）２３に出力する。
前置歪補償演算部１９は、遅延調整部（ＬＭＳ）２３の出力とフラクショナルディレイ調整部４０の出力信号とに基づき、パワーアンプ１の非線形性歪と逆の歪特性を算出する。具体的には、前置歪補償演算部１９では、遅延調整部（ＬＭＳ）２３で遅延された入力信号と、ＡＤコンバータ２０の出力信号を、後述するフラクショナルディレイ調整部４０のＳＲＣ４２で遅延した後の信号とをもとに、パワーアンプ１の非線形性歪と逆の歪特性を算出する。
【００５０】
フラクショナルディレイ調整部４０は、フラクショナルディレイ値を設定するフラクショナルディレイ制御部４１と、フラクショナルディレイ制御部４１により設定されるフラクショナルディレイ値にしたがってサンプリング周期を調整するＳＲＣ（Sample Rate Converter）４２と、デジタルフィルタからなるチャネルフィルタ（ＤＩＧＦＩＬ）４３と、を備える。なお、このチャネルフィルタ４３は、歪補償を行う歪補償器１０ａに必ずしも設ける必要はない。しかしながら、ＤＰＤシステム１５０のように、歪補償器１０ａをＲＦ−ＩＣの送信部を構成するパワーアンプ１に適用した場合、ＲＦ−ＩＣの受信部は、通常動作時にはチャネル選択を行う必要があるため、パワーアンプ１の逆歪算出時には、パワーアンプ１の歪成分がチャネルフィルタ４３で抑圧されないように、このチャネルフィルタ４３の帯域を広げることが好ましい。このチャネルフィルタ４３の帯域の調整は、例えば、チャネルフィルタ４３を構成するデジタルフィルタの係数を広帯域となるように切り替える等の処理を行えばよい。
【００５１】
図９は、ＳＲＣ４２の構成を示す構成図である。
このＳＲＣ４２は、多段フィルタを構成しており、複数のＦＩＲフィルタ５１と、乗算器５２と、加算器５３と、を備え、乗算器５２および加算器５３はＦＩＲフィルタ５１の数よりも「１」少ない数だけ備える。図９の場合、４つのＦＩＲフィルタ５１と３つの乗算器５２と３つの加算器５３とを備える。なお、図９中の、５４は、ＦＩＲフィルタ５１への信号を入力するための入力信号端子、５５は、フラクショナルディレイを設定するためのフラクショナルディレイ設定端子、５６は、ＦＩＲフィルタ５１の信号を出力するための出力信号端子である。
【００５２】
ＦＩＲフィルタ５１は、入力信号端子５４への入力信号を入力し、ＦＩＲフィルタ５１の出力は乗算器５２に入力される。
このＦＩＲフィルタ５１は、２つの遅延器５１ａと、３つのフィルタ係数乗算器５１ｂと、３ｔｏ１加算器５１ｃと、を備える。
ＦＩＲフィルタ５１では、入力信号に対して１段目のフィルタ係数乗算器５１ｂでフィルタ係数を乗算した値と、１段目の遅延器５１ａで遅延した入力信号に対して２段目のフィルタ係数乗算器５１ｂでフィルタ係数を乗算した値と、１段目および２段目の遅延器５１ａにより２回遅延した後の入力信号に対して３段目のフィルタ係数乗算器５１ｃでフィルタ係数を乗算した値との和を、３ｔｏ１加算器５１ｃで加算する。この３ｔｏ１加算器５１ｃの加算結果がＦＩＲフィルタ５１の出力となる。なお、フィルタ係数乗算器５１ｂのフィルタ係数値は、ＳＲＣ４２前後のサンプリング比とナイキスト周波数に基づいて設定される。
【００５３】
そして、初段の乗算器５２は初段のＦＩＲフィルタ５１の出力を入力し、これとフラクショナルディレイ設定端子５５に設定されたフラクショナルディレイ値とを乗算し、乗算結果を加算器５３に出力する。加算器５３は、乗算器５２の出力と次段のＦＩＲフィルタ５１の出力との和を次段の乗算器５３に出力する。以後同様に各段において演算が行われ、最終段の加算器５３の出力が、出力信号端子５６に出力され、これがＳＲＣ４２の出力となる。
【００５４】
つまり、図９の場合には、初段のＦＩＲフィルタ５１の出力およびフラクショナルディレイ値の乗算結果と２段目のＦＩＲフィルタ５１の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と３段目のＦＩＲフィルタ５１の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と４段目のＦＩＲフィルタ５１の出力とが加算され、この加算結果がＳＲＣ４２の出力となる。
【００５５】
以上の構成により、ＳＲＣ４２は、入力信号端子５４に入力される入力信号のサンプリング点のデータ、すなわち、図１０（ａ）中に示す「○」のタイミングがサンプリングポイントであるデータから、フラクショナルディレイ値を考慮したサンプリングポイントのデータ、すなわち図１０（ａ）中に示す「■」のタイミングがサンプリングポイントであるデータを生成する。つまり、「■」のタイミングがサンプリングポイントとなるデータは、ＦＩＲフィルタ５１で計算されたデータポイントである。
【００５６】
そして、サンプリング毎に、フラクショナルディレイ値を変更することによって、入力信号端子５４への入力信号を任意のサンプリングレートに変更することができる。
すなわち、図１０（ａ）の場合には、フラクショナルディレイ値を「０．２５→０．２７→０．２９→０．３１…（ｃｙｃｌｅｓ）」のように変更することによって、サンプリングレート「０．９８（ｃｙｃｌｅｓ）」のデータに変換している。
【００５７】
ここで、上述のように、フラクショナルディレイ値をサンプリング毎に変更した場合、ＳＲＣ４２は、サンプリングレート変換器として動作する。
一方、フラクショナルディレイ値を固定した場合、図１０（ｂ）及び（ｃ）に示すように、一定のフラクショナルディレイ値（図１０（ｂ）の場合には０．２５（ｃｙｃｌｅｓ））相当だけサンプリングポイントがずれるため、ＳＲＣ４２を、フラクショナルディレイ調整器として動作させることができる。
【００５８】
したがって、サンプリング毎にフラクショナルディレイ値を変更し、サンプルレート変換器として動作させつつ、常に一定の任意のフラクショナルディレイ分を、前記フラクショナルディレイ値に更に加算した場合、サンプルレート変換器にフラクショナルディレイ調整機能を付加することが可能となる。なお、図１０（ｃ）において、破線は、入力信号端子５４に入力される入力信号、実線は、フラクショナルディレイ値を０．２５（ｃｙｃｌｅｓ）とした場合のＳＲＣ４２の出力信号である。
【００５９】
このＤＰＤシステム１５０では、前記フラクショナルディレイ調整機能を付加したＳＲＣ４２を利用し、それによってフィードバック信号のフラクショナルディレイ補正を行う。
このフィードバック信号のフラクショナルディレイ補正方法を以下に説明する。
フラクショナルディレイの補正を行う場合には、まず、図１１に示すように、疑似ランダムデータ発生器１１を入力端２８に接続する。また、疑似ランダムデータ発生器１１で生成した疑似ランダムデータを、乗算器１２を介さずに、ＤＡコンバータ１３に入力する経路を形成する。
【００６０】
例えば、図示しないスイッチ回路などを設けることによって、入力端２８に入力される信号を、乗算器１２を介してＤＡコンバータ１３に供給する経路と、乗算器１２を介さずに直接ＤＡコンバータ１３に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接ＤＡコンバータ１３に供給する経路を形成する。このとき、図１のＤＰＤシステム１００と同様に、ルックアップテーブル１８および前置歪補償演算部１９は動作させない。
【００６１】
これによって、図１１に示すように、疑似ランダムデータ発生器１１からの疑似ランダムデータがＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を経由してパワーアンプ１に入力され、パワーアンプ１の出力がアッテネータ１７、復調部２２、折り返し防止フィルタ２１、ＡＤコンバータ２０、チャネルフィルタ４３、ＳＲＣ４２を経由してフィードバック信号として遅延調整部（ＬＭＳ）２３に入力される。また、疑似ランダムデータが遅延調整部（ＬＭＳ）２３に入力される回路が形成される。
【００６２】
なお、フラクショナルディレイ調整部４０は、初期状態では、遅延量は零に設定される。
このような回路が形成された状態で、遅延調整部（ＬＭＳ）２３において、疑似ランダムデータを入力信号ｕ（ｎ）、フィードバック信号（すなわちＳＲＣ４２の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いて、上記ＤＰＤシステム１００と同様に遅延調整を行う。
【００６３】
例えば、フィードバックディレイが「３.６ｃｙｃｌｅｓ」分であった場合、図６（ｂ）に示すように、入力信号ｕ（ｎ）として疑似ランダムデータ（ＰＮ信号）が遅延調整部（ＬＭＳ）２３に入力されると、時間と共に遅延調整部（ＬＭＳ）２３のフィルタ係数値がフィードバックディレイを表すように変化し、図６（ａ）のようにフィルタ係数「ｈ３」のフィルタ係数値が「０．４」、「ｈ４」のフィルタ係数値が「０．６」となることで、「３．６ｃｙｃｌｅｓ」のディレイは表される。
【００６４】
次に、遅延調整部（ＬＭＳ）２３を動作させた状態で、遅延調整部（ＬＭＳ）２３のＦＩＲフィルタ３０ａのフィルタ係数「ｈ０〜ｈ７」をフラクショナルディレイ制御部４１でモニタし、フィルタ係数が「０.４」、「０.６」と変化した「ｈ３」、「ｈ４」のうち「ｈ４」が「１.０」となるように、フラクショナルディレイ制御部４１により、フラクショナルディレイ設定端子５５へのフラクショナルディレイ値を調整する。例えば、「ｈ４」が「１.０」となるまでフラクショナルディレイ設定端子のビット数に応じた分解能（例えば６ビットだと「１/６４」単位となる）で、フラクショナルディレイ値を増加させる。
【００６５】
これにより、ＳＲＣ４２では、フィードバック信号、すなわちＡＤコンバータ２０の出力信号に、ＳＲＣ４２のフラクショナルディレイ設定端子５５に設定されたフラクショナルディレイ値を付加していく。
フラクショナルディレイを付加する場合、フィードバック信号の遅延量は増加するのみであるため、より大きな遅延量を示すフィルタ係数、この場合「ｈ４」が「１.０」に近づくことになる。その結果、フィルタ係数値「ｈ４」は「１.０」に、「ｈ３」は「０」に収束し、最終的には「ｈ４」が「１.０」となり、その他のフィルタ係数値はすべて「０」となる。これは、フィードバック信号の遅延がフラクショナルディレイからインテジャーディレイに変換されたことを意味する。
【００６６】
ここで、フィードバック信号の遅延をインテジャーディレイに変換した場合、入力信号ｕ（ｎ）にインテジャーディレイを付加する方法として、フリップフロップなどの遅延素子によって簡単、かつ高精度に入力信号にインテジャーディレイを付加する方法を採用することができる。そのため、フィードバック信号の遅延を高精度で一致させることができる。
【００６７】
また、ＳＲＣ４２は、当該ＤＰＤシステム１５０が適用されるシステムにより許容される回路面積次第では、ＦＩＲフィルタ５１などのフィルタ係数ビット長や、データビット長を増加させることによって、より高精度にフラクショナルディレイを調整することが可能である。また、このＳＲＣ４２ではデジタル回路により遅延調整を行うため、アナログ回路の場合のように、回路のミスマッチや温度変化による特性劣化を考慮する必要がない。
【００６８】
図８のＤＰＤシステム１５０において、ＤＰＤ方式でパワーアンプ１の逆歪特性を得るためには、チャネルフィルタ４３を構成するデジタルフィルタのフィルタ係数を切り替え、チャネルフィルタ４３の帯域が広がるように調整した後、前述のように疑似ランダムデータを用いて遅延調整部（ＬＭＳ）２３でフィードバック信号の遅延量を算出し、遅延調整部（ＬＭＳ）２３のフィルタ係数値にもとづき、フラクショナルディレイ値を設定し、フィードバック信号の遅延量をフラクショナルディレイからインテジャーディレイに変換する。そして、フラクショナルディレイ値を固定するとともに、遅延調整部（ＬＭＳ）２３のフィルタ係数値を固定する。これにより、遅延量の設定が終了する。
【００６９】
次に、疑似ランダムデータ発生器１１を入力端２８から切り離し、入力信号ｕ（ｎ）として前述のようなランピング信号を入力する。
例えば、図示しないスイッチ等により、入力端２８と疑似ランダムデータ発生器１１との接続を解除し、図８に示すように、入力信号ｕ（ｎ）が乗算器１２、ＤＡコンバータ１３、イメージ除去フィルタ１４、変調部１５を介してパワーアンプ１に入力されるように、経路を切り替える。さらに、入力端２８をルックアップテーブル（ＬＵＴ）１８に接続することでルックアップテーブル（ＬＵＴ）１８と前置歪補償演算部１９とを動作させる。
【００７０】
この状態で、入力信号ｕ（ｎ）としてランピング信号を入力すると、遅延調整部（ＬＭＳ）２３に入力されるランピング信号に対して遅延調整部（ＬＭＳ）のＦＩＲフィルタ３０ａにより遅延量が付加される。これによって、この遅延量が付加されたランピング信号は、アッテネータ１７によってパワーアンプ１で増幅される前の信号レベルと等しくなるように減衰され、さらにフラクショナルディレイ調整部４０でフラクショナルディレイが付加されたフィードバック信号とタイミングが一致する。
【００７１】
そして、パワーアンプ１で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部１９で算出し、その逆歪特性のデータを格納しておいたルックアップテーブル（ＬＵＴ）１８のＬＵＴデータと入力信号（ランピング信号）ｕ（ｎ）とを乗算器１２にて乗算し、パワーアンプ１に入力される前に逆歪特性をもつ信号を生成することで、パワーアンプ１の歪みを打ち消すことができる。
【００７２】
このように、入力信号ｕ（ｎ）とフィードバック信号とを高精度に一致させることができるため、パワーアンプ１で生じる歪特性とは逆の歪特性を有する、高精度な逆歪特性を得ることができ、この高精度な逆歪特性に応じて歪補償を行うことによって、歪補償精度をより向上させることができる。
また、前述のように、パワーアンプ１の出力信号にフラクショナルディレイ調整部４０によりフラクショナルディレイを付加しているため、ＳＲＣ４２の出力信号に対して調整すべき遅延量はインテジャーディレイである。
【００７３】
そのため、フィードバック信号と入力信号ｕ（ｎ）とのタイミングを一致させるのに、前述のように遅延調整部（ＬＭＳ）２３を用いて入力信号ｕ（ｎ）に遅延を付加せずとも、遅延調整部（ＬＭＳ）２３とは別のフリップフロップなどの遅延素子（図示せず）を用いて入力信号ｕ（ｎ）を遅延させることができる。そのため、遅延調整部（ＬＭＳ）２３により、フラクショナルディレイ調整部４０によりフラクショナルディレイ補正を行って、フィードバック信号の遅延量をインテジャーディレイに変換した後、インテジャーディレイをフリップフロップなどの遅延素子を用いて調整を行うことによって、以後は遅延調整部（ＬＭＳ）２３を必要とせずとも、遅延調整を行うことができる。したがって、フィードバック信号の遅延をインテジャーディレイに変換後、遅延調整部（ＬＭＳ）２３を、フィードバック信号の遅延調整以外の目的で利用することが可能となる。
【００７４】
例えば、入力端２８から変調波信号を入力し、パワーアンプ１の出力をフィードバックさせ、遅延調整部（ＬＭＳ）２３のＬＭＳアルゴリズムを用いてパワーアンプ１の逆歪特性を直接演算することで、即座に逆歪補正をかけるようなアダプティブなＤＰＤシステムに利用できる可能性がある。前記遅延調整方法では、フィードバック信号（すなわちＡＤコンバータ２０の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いたが、パワーアンプ１の逆歪特性を得るためには、フィードバック信号を入力信号ｕ（ｎ）とし、入力端２８からの変調波信号をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いる。そうすることでＬＭＳのフィルタ係数がパワーアンプ１の逆歪特性を示す。その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１８に格納し、ルックアップテーブル（ＬＵＴ）１８と入力端２８からの入力信号とを乗算器１２にて乗算することで、アダプティブなＤＰＤを実施する。アダプティブなＤＰＤシステムでは、パワーアンプ１の温度変化に起因するメモリ効果にも対応できる可能性がある。
【００７５】
また、ＬＭＳアルゴリズムとＳＲＣ４２によるフラクショナルディレイ補正を行う回路を備えた歪補償器１０ａにおいては、ＳＲＣ４２は、複数のＦＩＲフィルタ５１を必要とするため、回路規模が大きくなる。しかしながら、例えばＲＦ−ＩＣの受信部において、ＡＤコンバータのサンプリングレートと、例えば図示しないＤＢＢ（デジタルベースバンド）信号と、ＲＦ−ＩＣとの間のインタフェースのサンプリングレートとが異なる場合、受信部の通常動作においても、ＳＲＣが必要であるため、ＤＰＤシステム１５０として、新たにＳＲＣ４２を設ける必要はなく、既に設けられているＳＲＣを兼用すればよい。
【００７６】
したがって、歪補償器１０ａにおいてフラクショナル補正を実施するには、ＳＲＣ自体を追加或いは変更する必要はなく、フラクショナルディレイ制御部４１が必要となるだけで、ＲＦ−ＩＣに対し歪補償器１０ａを適用してＤＰＤシステム１５０を構成することによる、ＲＦ−ＩＣの回路面積の増加は、全体の回路面積にほとんど影響しない程度ですむ。
【００７７】
以上のように、本発明では、疑似ランダムデータを用いたＬＭＳアルゴリズムとＳＲＣ４２によるフラクショナルディレイ補正によって、携帯端末など低消費電力・省面積化が要求されるアプリケーションにおいても実現可能な演算処理で、入力信号とフィードバック信号の高精度な遅延調整を実現することができる。
また、本遅延調整手法を用いることで、フィードバック信号の遅延量をインテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。
【００７８】
さらに、本遅延調整手法は、デジタル回路で遅延調整されるため、アナログ回路のミスマッチや温度変化による特性劣化を考慮する必要が無く、許容される回路面積次第ではＳＲＣ４２を構成するＦＩＲフィルタ５１のフィルタ係数ビット長やデータビット長を増加させることによって、より高精度な遅延調整が可能となる。
また、フラクショナルディレイを表現することができない最小単位１ＬＳＢ刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号ｕ（ｎ）に対し、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することができ、前記入力信号ｕ（ｎ）と前記フィードバック信号を高精度に遅延調整することが可能となる。インテジャーディレイは遅延調整部（ＬＭＳ）を用いずともフリップフロップなどの遅延素子で簡単に表現できるため、ＬＭＳアルゴリズムとＳＲＣ４２とによってフラクショナルディレイ補正を実施した後、入力信号ｕ（ｎ）の遅延は遅延調整部（ＬＭＳ）とは別のフリップフロップなどの遅延素子で調整し、遅延調整に用いていたＬＭＳ回路は、ＬＭＳアルゴリズムを用いる他のシステムと回路を兼用することができる。
【００７９】
なお、上記実施形態においては、疑似ランダムデータ発生器１１をスイッチ回路などにより選択的に入力端２８に接続する構成としたが、これに限るものではない。
前述のように疑似ランダムデータ発生器１１は、遅延調整部（ＬＭＳ）２３のＦＩＲフィルタ３０ａのフィルタ係数の調整とＳＲＣ４２の遅延量の調整とに用いるものであり、フィルタ係数およびＳＲＣ４２の遅延量は、調整後、固定としているため、疑似ランダムデータ発生器１１は、フィルタ係数およびＳＲＣ４２の遅延量を設定するとき以外は必要としない。
【００８０】
したがって、歪補償器１０ａとして疑似ランダムデータ発生器１１を必ずしも備えている必要はなく、例えば、ＦＩＲフィルタ３０ａのフィルタ係数およびＳＲＣ４２の遅延量の調整を行う時に、疑似ランダムデータ発生器１１を入力端２８に接続するようにしてもよい。
また、遅延調整部（ＬＭＳ）２３では、フィルタ係数調整後、フィルタ係数を固定しているため、ランピング信号を入力信号ｕ（ｎ）として使用する通常状態では、ＦＩＲフィルタ３０ａのみを備えていればよく、フィルタ係数設定回路３０ｂを必ずしも備えている必要はない。
【００８１】
したがって、遅延調整部（ＬＭＳ）２３を構成するフィルタ係数設定回路３０ｂについても、歪補償器１０ａとして必ずしも備えている必要はなく、ＦＩＲフィルタ３０ａのフィルタ係数の調整を行うときにフィルタ係数設定回路３０ｂを接続する構成としてもよい。
また、上記実施形態においては、ＲＦ−ＩＣの送信部を構成するパワーアンプ１の歪補償を行う場合について説明したが、これに限るものではなく、任意の回路を構成するパワーアンプに適用することができる。
【００８２】
この場合には、パワーアンプの出力側とフラクショナルディレイ調整部４０との間に、パワーアンプの出力信号から、ＤＡコンバータでアナログ信号に変換される前のデジタル信号を復元するために必要な回路を設ければよい。つまり、上記実施形態の場合には、ＤＡコンバータ１３でアナログ信号に変換した後、イメージ除去フィルタ１４、変調部１５によりアナログ信号を低周波信号から高周波信号に変換した後、パワーアンプ１に入力する構成となっているため、アッテネータ１７、復調部２２、折り返し防止フィルタ２１、およびＡＤコンバータ２０を設け、パワーアンプ１の出力信号からＤＡコンバータ１３に入力される前のデジタル信号を復元する構成としている。したがって、任意の回路に適用した場合には、適用した回路に応じて、アナログ信号に変換する前のデジタル信号を復元するために必要な回路を設ければよい。
【００８３】
また、上記実施の形態においては、ＤＣコンバータ１３に入力される信号に対して、歪補償を行う場合について説明したが、これに限るものではなく、パワーアンプ１の入力側のデジタル信号でかつ、図示しない送信用チャネルフィルタの後段であれば、どの段階で歪補償を行ってもよい。
なお、上記実施形態において、乗算器１２、ルックアップテーブル１８および前置歪補償演算部１９が遅延回路に対応し、遅延調整部（ＬＭＳ）２３が遅延量設定部に対応し、ＦＩＲフィルタ３０ａが信号生成部に対応し、ルックアップテーブル（ＬＵＴ）１８が記憶部に対応し、乗算器１２が演算部に対応している。
【符号の説明】
【００８４】
１  パワーアンプ
１０、１０ａ  歪補償器
１１  疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）
１２  乗算器
１７  アッテネータ
１８  ルックアップテーブル（ＬＵＴ）
１９  前置歪補償演算部
２３  遅延調整部（ＬＭＳ）
３０ａ  ＦＩＲフィルタ
３０ｂ  フィルタ係数設定回路
４０  フラクショナルディレイ調整部
４１  フラクショナルディレイ制御部
４２  ＳＲＣ（Sample Rate Converter）
４３  チャネルフィルタ
５１  ＦＩＲフィルタ
５２  乗算器
５３  加算器
５４  入力信号端子
５５  フラクショナルディレイ設定端子
５６  出力信号端子
１００、１５０  ＤＰＤシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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