(57)【要約】【課題】半導体ウエハに厚みばらつきがある前提で、コストアップをすることなく高品質の半導体素子を提供すること。【解決手段】第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、活性層と埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、活性層に、埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、活性層に、埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、ベース領域内に、ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、ベース領域を形成するステップは、活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
前記活性層と前記埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、
前記活性層に、前記埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、
前記活性層に、前記埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、
前記ベース領域内に、前記ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、
前記ベース領域を形成するステップは、前記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、半導体素子の製造方法。
【請求項２】
半導体素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
前記活性層と前記埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、
前記活性層に、前記埋込拡散層との間で電流が流れる第１導電型のカソード領域をイオン注入によって形成するステップと、
前記活性層に、前記埋込拡散層との間で電流が流れる第２導電型のアノード領域をイオン注入によって形成するステップとを備え、
前記アノード領域を形成するステップは、前記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、半導体素子の製造方法。
【請求項３】
前記半導体基板は、絶縁層上に前記埋込拡散層および前記活性層が積層されたＳＯＩ（Silicon on Insulator）基板であることを特徴とする、請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記ベース領域を形成するステップは、前記ベース領域の下端部が前記埋込拡散層の上部と重畳するように形成するステップであることを特徴とする、請求項１または２に記載の半導体素子の製造方法。
【請求項５】
静電気による内部回路の破壊を抑制するＥＳＤ（Electrostatic Discharge）保護素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
前記活性層と前記埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、
前記活性層に、静電気により前記ＥＳＤ保護素子がブレークダウンした時に前記埋込拡散層との間で静電気が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、
前記活性層に、前記ブレークダウン時に前記埋込拡散層との間で静電気が流れる第２導電型のベース領域をイオン注入によって形成するステップと、
前記ベース領域内に、前記ブレークダウン時に前記ベース領域との間で静電気が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、
前記ベース領域を形成するステップは、前記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、ＥＳＤ保護素子の製造方法。
【請求項６】
静電気による内部回路の破壊を抑制するＥＳＤ（Electrostatic Discharge）保護素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
前記活性層と前記埋込拡散層の総厚を測定し、測定した総厚から前記活性層の厚さを求めるステップと、
前記活性層に、静電気により前記ＥＳＤ保護素子がブレークダウンした時に前記埋込拡散層との間で静電気が流れる第１導電型のカソード領域をイオン注入によって形成するステップと、
前記活性層に、前記ブレークダウン時に前記埋込拡散層との間で静電気が流れる第２導電型のアノード領域をイオン注入によって形成するステップとを備え、
前記アノード領域を形成するステップは、前記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、ＥＳＤ保護素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、特にＥＳＤ（Electrostatic Discharge）保護素子の製造方法に関し、より詳しくは、半導体ウエハに厚みばらつきがある前提で、ばらつきに応じた対応をすることで、コストアップをすることなく高品質の半導体素子を製造する方法に関する。
【背景技術】
【０００２】
従来、半導体デバイスの内部回路が静電気（ＥＳＤ）により破壊されるのを防止するため、当該内部回路への過大な電圧入力を抑制するＥＳＤ保護回路（保護素子）が開発されている。
【０００３】
特許文献１には、ＥＳＤ保護回路の一例が開示されている。特許文献１に開示されているＥＳＤ保護回路は、ＮＰＮトランジスタの構造を利用して形成されたものである。
【０００４】
このＥＳＤ保護回路は、Ｐ型のシリコン基板と、当該シリコン基板上に形成されたＮ型のエピタキシャル層と、上記シリコン基板と上記エピタキシャル層の間に形成されたＮ型の埋込層と、上記エピタキシャル層内に形成されたベース領域としてのＰ型拡散層と、当該Ｐ型拡散層内に形成されたエミッタ領域としてのＮ型拡散層と、上記エピタキシャル層内にコレクタ領域として形成されたＮ型拡散層とを有している。
【０００５】
このＥＳＤ保護回路がブレークダウンする電圧（耐圧）は、上記埋込層と上記ベース領域の距離等で決まる。このＥＳＤ保護回路が形成される半導体ウエハの厚さ（特に、エピタキシャル層の厚さ）は、設計値としては予め定まっているが、実際の厚さは半導体ウエハの研磨精度等によって多少のばらつきがある。そのようなばらつきを考慮せずにベース領域の深さを設定すると、以下のような問題が生じる。
【０００６】
例えば、半導体ウエハの実際の厚さ（特に、エピタキシャル層の厚さ）が設計値よりも大きい場合には、埋込層とベース領域の距離が設計値よりも大きくなる。この場合、ＥＳＤ保護回路の耐圧が内部回路の耐圧よりも大きくなり、そうなると静電気が印加されたときに内部回路を保護できない恐れがある。また、半導体ウエハの実際の厚さが設計値よりも小さい場合には、埋込層とベース領域の距離が設計値よりも小さくなる。この場合、ＥＳＤ保護回路の耐圧が小さくなり過ぎ、内部回路に流すべき信号電流がＥＳＤ保護回路に電流が流れてしまい、内部回路が正常に作動しない恐れがある。
【０００７】
なお、半導体ウエハの厚さばらつきを小さくすると、ウエハメーカ内での工程増加が生じ、或いは高品質ウエハの選別によって歩留まりが低下し、コストアップの一因となる。また、半導体ウエハの厚み誤差を小さくするには限界があるため、研磨精度を向上させることは根本的な課題解決にはならない。
【０００８】
また、ベース領域の深さの調節は、通常、不純物（イオン）を拡散させるための熱処理時間を変化させることで行う。しかしながら、熱処理時間が長くなれば、ベース領域は深さ方向だけでなく半導体ウエハの面方向にも広く拡散する。面方向へ広く拡散することは、ＥＳＤ保護回路の特性に影響を与える可能性がある。
【０００９】
上述の種々の問題が、ＥＳＤ保護回路に限らず、他の半導体素子でも起こり得る。ＥＳＤ保護回路以外の半導体素子を半導体ウエハに形成する場合においても、半導体ウエハの実際の厚さ（特に、エピタキシャル層の厚さ）は、設計値に対し半導体ウエハの研磨精度等によって多少のばらつきがあるからである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−８６９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、このような実情に鑑みてなされたもので、半導体ウエハに厚みばらつきがある前提で、ばらつきに応じた対応をすることで、コストアップをすることなく高品質の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、
半導体素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
上記活性層と上記埋込拡散層の総厚を測定し、測定した総厚から上記活性層の厚さを求めるステップと、
上記活性層に、上記埋込拡散層との間で電流が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、
上記活性層に、上記埋込拡散層との間で電流が流れる第２導電型のベース領域をイオン注入によって形成するステップと、
上記ベース領域内に、上記ベース領域との間で電流が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、
上記ベース領域を形成するステップは、上記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、半導体素子の製造方法である。
【００１３】
第１の発明においては、「第１導電型」はＰ型、Ｎ型のいずれであってもよい。第１導電型がＰ型の場合は「第２導電型」はＮ型となり、第１導電型がＮ型の場合は「第２導電型」はＰ型となる。なお、第２乃至第６の発明においても同様である。
【００１４】
第１の発明によれば、活性層と埋込拡散層の総厚を測定し、測定した総厚から活性層の厚さを求め、求めた活性層の厚さに応じてベース領域を形成する際のイオン加速エネルギーを変化させる。よって、活性層の厚さにばらつきがあっても、そのばらつきに対応してイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質の半導体素子を提供することができる。
【００１５】
第２の発明は、
半導体素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
上記活性層と上記埋込拡散層の総厚を測定し、測定した総厚から上記活性層の厚さを求めるステップと、
上記活性層に、上記埋込拡散層との間で電流が流れる第１導電型のカソード領域をイオン注入によって形成するステップと、
上記活性層に、上記埋込拡散層との間で電流が流れる第２導電型のアノード領域をイオン注入によって形成するステップとを備え、
上記アノード領域を形成するステップは、上記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、半導体素子の製造方法である。
【００１６】
第２の発明によれば、活性層と埋込拡散層の総厚を測定し、測定した総厚から活性層の厚さを求め、求めた活性層の厚さに応じてベース領域を形成する際のイオン加速エネルギーを変化させる。よって、活性層の厚さにばらつきがあっても、そのばらつきに対応してイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質の半導体素子を提供することができる。
【００１７】
第３の発明は、第１または第２の発明において、
上記半導体基板は、絶縁層上に上記埋込拡散層および上記活性層が積層されたＳＯＩ（Silicon on Insulator）基板であることを特徴とする。
【００１８】
第３の発明によれば、ＳＯＩ基板における活性層の厚さにばらつきがあっても、そのばらつきに対応して、コストアップをすることなく高品質の半導体素子を提供することができる。
【００１９】
第４の発明は、第１または第２の発明において、
上記ベース領域を形成するステップは、上記ベース領域の下端部が上記埋込拡散層の上部と重畳するように形成するステップであることを特徴とする。
【００２０】
第４の発明によれば、ベース領域と埋込拡散層の重畳面積を適切に調節することができる。ベース領域の下端部と埋込拡散層の上部が重畳している場合は、重畳していない場合に比べてＰＮ接合部の発熱が抑制され、ＥＳＤ耐量が高くなる。
【００２１】
第５の発明は、
静電気による内部回路の破壊を抑制するＥＳＤ（Electrostatic Discharge）保護素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
上記活性層と上記埋込拡散層の総厚を測定し、測定した総厚から上記活性層の厚さを求めるステップと、
上記活性層に、静電気により上記ＥＳＤ保護素子がブレークダウンした時に上記埋込拡散層との間で静電気が流れる第１導電型のコレクタ領域をイオン注入によって形成するステップと、
上記活性層に、上記ブレークダウン時に上記埋込拡散層との間で静電気が流れる第２導電型のベース領域をイオン注入によって形成するステップと、
上記ベース領域内に、上記ブレークダウン時に上記ベース領域との間で静電気が流れる第１導電型のエミッタ領域をイオン注入によって形成するステップとを備え、
上記ベース領域を形成するステップは、上記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、ＥＳＤ保護素子の製造方法である。
【００２２】
第５の発明によれば、活性層と埋込拡散層の総厚を測定し、測定した総厚から活性層の厚さを求め、求めた活性層の厚さに応じてベース領域を形成する際のイオン加速エネルギーを変化させる。よって、活性層の厚さにばらつきがあっても、そのばらつきに対応してイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質のＥＳＤ保護回路（保護素子）を提供することができる。
【００２３】
第６の発明は、
静電気による内部回路の破壊を抑制するＥＳＤ（Electrostatic Discharge）保護素子の製造方法であって、
第１導電型の活性層の下に第１導電型の埋込拡散層を有する半導体基板を準備するステップと、
上記活性層と上記埋込拡散層の総厚を測定し、測定した総厚から上記活性層の厚さを求めるステップと、
上記活性層に、静電気により上記ＥＳＤ保護素子がブレークダウンした時に上記埋込拡散層との間で静電気が流れる第１導電型のカソード領域をイオン注入によって形成するステップと、
上記活性層に、上記ブレークダウン時に上記埋込拡散層との間で静電気が流れる第２導電型のアノード領域をイオン注入によって形成するステップとを備え、
上記アノード領域を形成するステップは、上記活性層の厚さに応じてイオン加速エネルギーを変化させるステップであることを特徴とする、ＥＳＤ保護素子の製造方法である。
【００２４】
第６の発明によれば、活性層と埋込拡散層の総厚を測定し、測定した総厚から活性層の厚さを求め、求めた活性層の厚さに応じてベース領域を形成する際のイオン加速エネルギーを変化させる。よって、活性層の厚さにばらつきがあっても、そのばらつきに対応してイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質のＥＳＤ保護回路（保護素子）を提供することができる。
【発明の効果】
【００２５】
本発明によれば、半導体ウエハの厚さ（特に、ウエハ中の活性層の厚さ）にばらつきがあっても、当該総厚を測定し、測定した総厚から求めた活性層の厚さに応じてイオン注入することで、コストアップをすることなく高品質のＥＳＤ保護回路（保護素子）を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態に係るＥＳＤ保護素子を被保護回路（内部回路）とともに示す図
【図２】第１実施形態に係るＥＳＤ保護素子の製造工程を示すフローチャート
【図３】本発明の第２実施形態に係るＥＳＤ保護素子を被保護回路（内部回路）とともに示す図
【図４】第２実施形態に係るＥＳＤ保護素子の製造工程を示すフローチャート
【発明を実施するための形態】
【００２７】
（第１実施形態）
本発明の第１実施形態について、図面を参照しつつ説明する。
図１は、本発明の第１実施形態に係る半導体素子を示す図である。第１実施形態においては、半導体素子として、ＥＳＤ（Electrostatic Discharge）保護素子を例に挙げて説明する。なお、図１は、ＥＳＤ保護素子を被保護回路（内部回路）とともに示している。
【００２８】
第１実施形態に係るＥＳＤ保護素子１は、静電気による内部回路２の破壊を抑制するものである。以下の実施形態では、ＥＳＤ保護素子１がＮＰＮ型トランジスタにより構成されている例について説明する。
【００２９】
内部回路２およびＥＳＤ保護回路１は、同一の半導体基板３に形成される。図１においては、主としてＥＳＤ保護回路（以下、ＥＳＤ保護素子と称する）１の構造を説明するために、内部回路２については模式的にブロックで示している。図１に示される例では、半導体基板３はＳＯＩ（Silicon on Insulator）基板である。半導体基板３（ＳＯＩ基板）は、支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７が順に積層されたものである。半導体基板３自体は、従来公知のものを使用することができる。半導体基板３（ＳＯＩ基板）は、例えば、裏面側に埋込拡散層６をイオン注入によって形成した上側基板と、表面側に熱酸化によってＢＯＸ酸化膜５を形成した下側基板を接合することにより形成することができる。
【００３０】
支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７それぞれの厚さは、特に限定されるものではないが、例えば、設計値として、順に、５００μｍ、１μｍ、４μｍ、８μｍとされる。このような設計値であっても、半導体基板３を製造する際の研磨精度に起因して、埋込拡散層６と活性層７の総厚ｔは、実際にはプラスマイナス１μｍ程度の製造誤差が生じ得る。つまり、当該総厚ｔは、設計値１２μｍに対して実際には１１〜１３μｍの値となり得る。埋込拡散層６は、Ｎ型の不純物イオンが注入されてなる領域であり、その厚さは比較的正確に制御可能である。よって、活性層７の厚さが、研磨精度の影響を受けやすい。
【００３１】
そこで、本実施形態に係るＥＳＤ保護素子１の製造工程においては、半導体基板３を準備した後、当該半導体基板３にＥＳＤ保護素子１を形成する前に、埋込拡散層６と活性層７の総厚ｔを測定し、測定した総厚ｔから活性層７の厚さｔ１を求める。活性層７の厚さｔ１は、総厚ｔから埋込拡散層６の厚さｔ２を減算することにより求めることができる。
【００３２】
内部回路２は、入力信号を当該内部回路２へ入力する入力パッド８と接続される。この入力パッド８から静電気による過大な電圧が内部回路２へ印加されることを防ぐべく、ＥＳＤ保護素子１は、入力パッド８に対して内部回路２と並列に接続される。図１に示される例では、図示しないコレクタ端子を介してコレクタ端子接続領域９が入力パッド８に接続される。また、図示しないエミッタ端子を介してエミッタ領域１０が接地される。
【００３３】
次に、ＥＳＤ保護素子１の構成について説明する。
ＥＳＤ保護素子１は、支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７、コレクタ領域１１、コレクタ端子接続領域９、ベース領域１２、およびエミッタ領域１０を備えている。
【００３４】
支持基板４は、Ｐ型不純物イオンを低濃度で含むＰ−領域である。ＢＯＸ酸化膜５は、絶縁層である。埋込拡散層６は、Ｎ型不純物イオンを高濃度で含むＮ＋領域である。活性層７は、Ｎ型不純物イオンを低濃度で含むＮ−領域である。
【００３５】
コレクタ領域１１は、Ｎ型不純物イオンを高濃度で含むＮ＋領域である。コレクタ領域１１は、活性層７の表面部から縦方向に形成され、下端部が埋込拡散層６に重畳している。コレクタ領域１１は、活性層７の表面からＮ型不純物イオンを注入することにより形成される。コレクタ領域１１は、静電気によりＥＳＤ保護素子１がブレークダウンした時に埋込拡散層６との間で静電気が流れる領域である。
【００３６】
コレクタ端子接続領域９は、コレクタ領域１１よりもＮ型不純物イオンをさらに高濃度で含むＮ＋領域である。コレクタ端子接続領域９は、コレクタ領域１１の表面からＮ型不純物イオンを注入することにより形成される。なお、図示はしないが、コレクタ端子接続領域９の上にはコレクタ端子が設けられる。ブレークダウンの際、静電気は、図１に示されるように、コレクタ端子接続領域９からコレクタ領域１１を介して埋込拡散層６へ流れる。埋込拡散層６へ流れた電流は、埋込拡散層６内で、ベース領域１２の方へ流れる。
【００３７】
ベース領域１２は、Ｐ型不純物イオンを高濃度で含むＰ＋領域である。ベース領域１２は、活性層７の表面部から縦方向に形成され、下端部が埋込拡散層６に重畳している。ベース領域１２は、コレクタ領域１１から横方向に離れた位置に形成される。ベース領域１２は、活性層７の表面からＰ型不純物イオンを注入することにより形成される。ベース領域１２は、静電気によりＥＳＤ保護素子１がブレークダウン時に埋込拡散層６との間で静電気が流れる領域である。なお、ベース領域１２の表面部にベース端子接続領域を設けるとともに当該ベース端子接続領域の上にベース端子を設けてもよいし、或いはこれらを設けなくてもよい。図示例では、ベース端子接続領域およびベース端子は設けていない。ベース端子接続領域およびベース端子を設けない場合、ベース領域１２はフローティング状態とされる。
【００３８】
エミッタ領域１０は、Ｎ型不純物イオンを高濃度で含むＮ＋領域である。エミッタ領域１０は、ベース領域１２の表面からＮ型不純物イオンを注入することにより形成される。エミッタ領域１０は、静電気によりＥＳＤ保護素子１がブレークダウン時にベース領域１２との間で静電気が流れる領域である。なお、図示はしないが、エミッタ領域１０の上にはエミッタ端子が設けられる。ブレークダウンの際、静電気は、図１に示されるように、埋込拡散層６からベース領域１２を介してエミッタ領域１０へ流れる。
【００３９】
次に、ＥＳＤ保護素子１の製造方法について、図２を参照しつつ説明する。図２は、第１実施形態に係るＥＳＤ保護素子１の製造工程を示すフローチャートである。
図２に示されるように、まず、Ｎ型の活性層７の下にＮ型の埋込拡散層６を有する半導体基板３を準備する（ステップＳ１）。半導体基板３は、例えば、支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７が順に積層されたＳＯＩ基板とすることができる。
【００４０】
次いで、活性層７と埋込拡散層６の総厚ｔを測定する（ステップＳ２）。総厚ｔは、例えば、従来公知の方法で測定することができる。次いで、総厚ｔから埋込拡散層６の厚さｔ２を減算することにより、活性層７の厚さｔ１を求める（ステップＳ３）。埋込拡散層６の厚さｔ２は、比較的正確に制御することができるので、ｔ２には設計値を用いればよい。
【００４１】
次いで、活性層７に、静電気によりＥＳＤ保護素子１がブレークダウンした時に埋込拡散層６との間で静電気が流れるＮ型のコレクタ領域１１およびコレクタ端子接続領域９をイオン注入によって形成する（ステップＳ４）。
【００４２】
次いで、活性層７に、上記ブレークダウン時に埋込拡散層６との間で静電気が流れるＰ型のベース領域１２をイオン注入によって形成する（ステップＳ５）。ステップＳ５においては、活性層７にイオン注入する深さを調整するべく、ステップＳ３で求めた活性層７の厚さｔ１に応じてイオン加速エネルギーを変化させる。活性層７の厚さｔ１とイオン加速エネルギーの関係は、ＥＳＤ保護素子１の性能が最適となるように、予め実験等によって決定しておく。ここで言うＥＳＤ保護素子１の性能とは、入力パッド８から静電気が入力された時に、内部回路２よりも先にＥＳＤ保護素子１がブレークダウンして静電気を接地に流し、内部回路２を静電気から保護する機能、および、入力パッド８から内部回路２に流すべき電気信号は内部回路２に流し、当該電気信号はＥＳＤ保護素子１には流さない機能を安定して発揮することである。活性層７の厚さｔ１とイオン加速エネルギーの最適な関係を予め決定しておくことにより、活性層７の厚さｔ１に対して最適なイオン加速エネルギーを決定し、その加速エネルギーでイオンを加速して活性層７にイオン注入することができる。なお、ＥＳＤ保護素子１がブレークダウンする電圧（耐圧）は、埋込拡散層６とベース領域１２が一部で重畳している場合には、その重畳部分の縦幅および当該重畳部分の不純物イオン濃度、等で決まる。
【００４３】
次いで、ベース領域１２内に、上記ブレークダウン時にベース領域１２との間で静電気が流れるＮ型のエミッタ領域１０をイオン注入によって形成する（ステップＳ６）。
【００４４】
次いで、コレクタ端子接続領域９およびエミッタ領域１０が形成されている位置を除いて、活性層７の上に層間絶縁膜（図示せず）を活性層７上に形成する（ステップＳ７）。
【００４５】
次いで、コレクタ端子接続領域９の上にコレクタ端子（図示せず）を形成し、エミッタ領域１０の上にエミッタ端子（図示せず）を形成する（ステップＳ８）。
以上により、ＥＳＤ保護素子１を製造することができる。
【００４６】
第１実施形態によれば、活性層７と埋込拡散層６の総厚ｔを測定し、測定した総厚ｔから活性層７の厚さｔ１を求め、求めた活性層７の厚さｔ１に応じてベース領域１２を形成する際のイオン加速エネルギーを変化させる。よって、活性層７の厚さｔ１にばらつきがあっても、活性層７の厚さｔ１に応じてイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質のＥＳＤ保護素子１を提供することができる。
【００４７】
なお、上記第１実施形態では、ＥＳＤ保護素子１がＮＰＮ型トランジスタにより構成されている例を示したが、ＥＳＤ保護素子１がＰＮＰ型トランジスタにより構成されてもよい。また、上記第１実施形態では、ベース領域１２の下端部が埋込拡散層６に重畳しているが、他の実施形態では、重畳していなくてもよい。
【００４８】
また、上記第１実施形態では、ＥＳＤ保護素子を例にとって説明したが、他の実施形態においては、第１実施形態と同様の製造方法をＥＳＤ保護素子以外のトランジスタに適用してもよい。例えば、内部回路２としてのバイポーラ型トランジスタにおいて、第１実施形態と同様の製造方法を適用してもよい。
【００４９】
（第２実施形態）
本発明の第２実施形態について、図面を参照しつつ説明する。
図３は、本発明の第２実施形態に係る半導体素子を示す図である。第２実施形態においては、半導体素子として、ＥＳＤ（Electrostatic Discharge）保護素子を例に挙げて説明する。なお、図３は、ＥＳＤ保護素子を被保護回路（内部回路）とともに示している。
【００５０】
第２実施形態に係るＥＳＤ保護素子２０は、静電気による内部回路２の破壊を抑制するものである。以下の実施形態では、ＥＳＤ保護素子２０がダイオードにより構成されている例について説明する。なお、第１実施形態と同様の構成については、同じ参照符号を付してその説明を省略する。
【００５１】
入力パッド８から静電気による過大な電圧が内部回路２へ印加されることを防ぐべく、ＥＳＤ保護素子２０は、入力パッド８に対して内部回路２と並列に接続される。図３に示される例では、図示しないカソード端子を介してカソード端子接続領域２２が入力パッド８に接続される。また、図示しないアノード端子を介してアノード端子接続領域２４が接地される。
【００５２】
ＥＳＤ保護素子２０は、支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７、カソード領域２１、カソード端子接続領域２２、アノード領域２３、およびアノード端子接続領域２４を備えている。
【００５３】
カソード領域２１は、Ｎ型不純物イオンを高濃度で含むＮ＋領域である。カソード領域２１は、活性層７の表面部より、下端部が埋込拡散層６に重畳するように縦方向に形成されている。カソード領域２１は、活性層７の表面からＮ型不純物イオンを注入することにより形成される。カソード領域２１は、静電気によりＥＳＤ保護素子２０がブレークダウンした時に埋込拡散層６との間で静電気が流れる領域である。
【００５４】
カソード端子接続領域２２は、カソード領域２１よりもＮ型不純物イオンをさらに高濃度で含むＮ＋領域である。カソード端子接続領域２２は、カソード領域２１の表面からＮ型不純物イオンを注入することにより形成される。なお、図示はしないが、カソード端子接続領域２２の上にはコレクタ端子が設けられる。ブレークダウンの際、静電気は、図３に示されるように、カソード端子接続領域２２からカソード領域２１を介して埋込拡散層６へ流れる。埋込拡散層６へ流れた電流は、埋込拡散層６内で、アノード領域２３の方へ流れる。
【００５５】
アノード領域２３は、Ｐ型不純物イオンを高濃度で含むＰ＋領域である。アノード領域２３は、活性層７の表面部より、下端部が埋込拡散層６に重畳するように縦方向に形成されている。アノード領域２３は、カソード領域２１から横方向に離れた位置に形成される。アノード領域２３は、活性層７の表面からＰ型不純物イオンを注入することにより形成される。アノード領域２３は、静電気によりＥＳＤ保護素子２０がブレークダウン時に埋込拡散層６との間で静電気が流れる領域である。
【００５６】
アノード端子接続領域２４は、アノード領域２３よりもＰ型不純物イオンをさらに高濃度で含むＰ＋領域である。アノード端子接続領域２４は、アノード領域２３の表面からＰ型不純物イオンを注入することにより形成される。なお、図示はしないが、アノード端子接続領域２４の上にはアノード端子が設けられる。ブレークダウンの際、静電気は、図３に示されるように、埋込拡散層６からアノード領域２３を介してアノード端子接続領域２４へ流れる。
【００５７】
次に、ＥＳＤ保護素子２０の製造方法について、図４を参照しつつ説明する。図４は、第２実施形態に係るＥＳＤ保護素子の製造工程を示すフローチャートである。
まず、Ｎ型の活性層７の下にＮ型の埋込拡散層６を有する半導体基板３を準備する（ステップＳ１）。半導体基板３は、例えば、支持基板４、ＢＯＸ酸化膜５、埋込拡散層６、活性層７が順に積層されたＳＯＩ基板とすることができる。
【００５８】
次いで、活性層７と埋込拡散層６の総厚ｔを測定する（ステップＳ２）。総厚ｔは、従来公知の方法で測定することができる。次いで、総厚ｔから埋込拡散層６の厚さｔ２を減算することにより、活性層７の厚さｔ１を求める（ステップＳ３）。埋込拡散層６の厚さｔ２は、比較的正確に制御することができるので、ｔ２には設計値を用いればよい。
【００５９】
次いで、活性層７に、静電気によりＥＳＤ保護素子２０がブレークダウンした時に埋込拡散層６との間で静電気が流れるＮ型のカソード領域２１およびカソード端子接続領域２２をイオン注入によって形成する（ステップＳ４）。
【００６０】
次いで、活性層７に、上記ブレークダウン時に埋込拡散層６との間で静電気が流れるＰ型のアノード領域２３をイオン注入によって形成する（ステップＳ５）。ステップＳ５においては、第１実施形態と同様、活性層７にイオン注入する深さを調整するべく活性層７の厚さｔ１に応じてイオン加速エネルギーを変化させる。
【００６１】
次いで、アノード領域２３内に、上記ブレークダウン時にアノード領域２３との間で静電気が流れるＰ型のアノード端子接続領域２４をイオン注入によって形成する（ステップＳ６）。
【００６２】
次いで、カソード端子接続領域２２およびアノード端子接続領域２４が形成されている位置を除いて、活性層７の上に層間絶縁膜（図示せず）を活性層７上に形成する（ステップＳ７）。
【００６３】
次いで、カソード端子接続領域２２の上にカソード端子（図示せず）を形成し、アノード端子接続領域２４の上にアノード端子（図示せず）を形成する（ステップＳ８）。
以上により、ＥＳＤ保護素子２０を製造することができる。
【００６４】
第２実施形態によれば、活性層７と埋込拡散層６の総厚ｔを測定し、測定した総厚ｔから活性層７の厚さｔ１を求め、求めた活性層７の厚さｔ１に応じてベース領域１２を形成する際のイオン加速エネルギーを変化させる。よって、活性層７の厚さｔ１にばらつきがあっても、活性層７の厚さｔ１に応じてイオン注入深さを最適な深さに調節することができ、コストアップをすることなく高品質のＥＳＤ保護素子２０を提供することができる。
【００６５】
なお、上記第２実施形態では、アノード領域２３の下端部が埋込拡散層６に重畳しているが、他の実施形態では、重畳していなくてもよい。
【００６６】
また、上記第２実施形態では、ＥＳＤ保護素子を例にとって説明したが、他の実施形態においては、第２実施形態と同様の製造方法をＥＳＤ保護素子以外のダイオードに適用してもよい。
【産業上の利用可能性】
【００６７】
本発明は、半導体ウエハの厚さ（特に、ウエハ中の活性層の厚さ）にばらつきがあっても、そのばらつきに対応した加速エネルギーでイオン注入をすることで、コストアップをすることなく高品質の半導体素子、特にＥＳＤ保護回路（保護素子）を提供する方法等に利用可能である。
【符号の説明】
【００６８】
１、２０    ＥＳＤ保護素子
２    内部回路（被保護回路）
３    ＳＯＩ基板
４    支持基板
５    ＢＯＸ酸化膜
６    埋込拡散層
７    活性層
８    ＩＣ入力パッド
９    コレクタ端子接続領域
１０    エミッタ領域
１１    コレクタ領域
１２    ベース領域
２１    カソード領域
２２    カソード端子接続領域
２３    アノード領域
２４    アノード端子接続領域
【図１】
2013026335.tif 000003
【図２】
2013026335.tif 000004
【図３】
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【図４】
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