(57)【要約】【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供する。【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体基板と、第１の方向に伸長する複数の第１の素子領域と、第１の素子領域を互いに分離する第１の素子分離領域と、第１の方向に伸長する複数の第２の素子領域と、第２の素子領域を互いに分離する第２の素子分離領域と、第１の素子領域と第２の素子領域との間に設けられ、第１および第２の素子領域に接続され、第１の方向と直交する第２の方向に伸長する第３の素子領域と、第１および第３の素子領域上にまたがり、第２の方向に伸長する第１の選択ゲート電極と、第２および第３の素子領域上にまたがり、第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、第１および第２の選択ゲート電極間の第３の素子領域に接続されるコンタクト電極を有する。【選択図】図１
2013026263.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、
前記第１の素子領域を互いに分離する第１の素子分離領域と、
前記半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第２の素子領域と、
前記第２の素子領域を互いに分離する第２の素子分離領域と、
前記第１の素子領域と前記第２の素子領域との間に設けられ、前記第１および第２の素子領域に接続され、前記第１の方向と直交する第２の方向に伸長する第３の素子領域と、
前記第１および第２の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、
前記第１および第３の素子領域上にまたがり、前記第２の方向に伸長する第１の選択ゲート電極と、
前記第２および第３の素子領域上にまたがり、前記第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、
前記第１および第２の選択ゲート電極間の前記第３の素子領域に接続されるコンタクト電極と、を有し、
前記第１の選択ゲート電極と重なる前記第１の素子分離領域の境界部の長さが、前記第１の選択ゲート電極の前記第１の方向の長さ以上であり、かつ、前記第２の選択ゲート電極と重なる前記第２の素子分離領域の境界部の長さが、前記第２の選択ゲート電極の前記第１の方向の長さ以上であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１および第２の素子分離領域が素子分離絶縁膜によって埋め込まれ、前記素子分離絶縁膜に空隙があることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板に設けられる第４の素子領域と、前記第４の素子領域上に形成される周辺ゲート電極と、をさらに有し、
前記周辺ゲート電極が前記第４の素子領域に向けて厚さが厚くなる第１の側壁絶縁膜を備え、前記第１および第２の選択ゲート電極が前記第１の側壁絶縁膜と同一材料で前記第１の側壁絶縁膜より厚さの薄い第２の側壁絶縁膜を備えることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記素子分離絶縁膜および前記第１および第２の側壁絶縁膜がシリコン酸化膜であることを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置。
【請求項５】
前記コンタクト電極底部の前記第２の方向の長さが、前記第１の素子領域の前記第２の方向の長さと前記第１の素子分離領域の前記第２の方向の長さとの和の２倍よりも長いことを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルブロックの選択および非選択を制御する選択ゲートトランジスタが設けられる。ＮＡＮＤ型フラッシュメモリのさらなる高密度化を実現させるために、隣接する２本の選択ゲートトランジスタのゲート電極間の間隔を縮小することが考えられる。
【０００４】
もっとも、隣接する２本の選択ゲートトランジスタの間には、上層電極配線から
基板へのコンタクトを形成する必要がある。このため、選択ゲートトランジスタのゲート電極間の間隔を縮小しても、コンタクト形成プロセスのプロセスマージンが十分確保できる構造および製造方法の確立が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−５６４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、前記第１の素子領域を互いに分離する第１の素子分離領域と、前記半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第２の素子領域と、前記第２の素子領域を互いに分離する第２の素子分離領域と、前記第１の素子領域と前記第２の素子領域との間に設けられ、前記第１および第２の素子領域に接続され、前記第１の方向と直交する第２の方向に伸長する第３の素子領域と、前記第１および第２の素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、前記第１および第３の素子領域上にまたがり、前記第２の方向に伸長する第１の選択ゲート電極と、前記第２および第３の素子領域上にまたがり、前記第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、前記第１および第２の選択ゲート電極間の前記第３の素子領域に接続されるコンタクト電極と、を有し、前記第１の選択ゲート電極と重なる前記第１の素子分離領域の境界部の長さが、前記第１の選択ゲート電極の前記第１の方向の長さ以上であり、かつ、前記第２の選択ゲート電極と重なる前記第２の素子分離領域の境界部の長さが、前記第２の選択ゲート電極の前記第１の方向の長さ以上である。
【図面の簡単な説明】
【０００８】
【図１】実施の形態の不揮発性半導体記憶装置のレイアウト図である。
【図２】実施の形態の不揮発性半導体記憶装置の等価回路図である。
【図３】実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図４】実施の形態の不揮発性半導体記憶装置の選択ゲートトランジスタ部のレイアウト図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１８】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図１９】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図２０】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図２１】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図２２】実施の形態の半導体記憶装置の製造方法の作用および効果の説明図である。
【図２３】実施の形態のコンタクトホールの別の形状を示す図である。
【発明を実施するための形態】
【０００９】
本実施の形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第１の素子領域と、第１の素子領域を互いに分離する第１の素子分離領域と、半導体基板に設けられ、第１の方向に伸長し互いに平行に配置される複数の第２の素子領域と、第２の素子領域を互いに分離する第２の素子分離領域と、を備える。そして、第１の素子領域と第２の素子領域との間に設けられ、第１および第２の素子領域に接続され、第１の方向と直交する第２の方向に伸長する第３の素子領域を備える。また、第１および第２の素子領域上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極と、第１および第３の素子領域上にまたがり、第２の方向に伸長する第１の選択ゲート電極と、第２および第３の素子領域上にまたがり、第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極を備える。さらに、第１および第２の選択ゲート電極間の第３の素子領域に接続されるコンタクト電極を備える。そして、第１の選択ゲート電極と重なる第１の素子分離領域の境界部の長さが、第１の選択ゲート電極の第１の方向の長さ以上であり、かつ、第２の選択ゲート電極と重なる第２の素子分離領域の境界部の長さが、第２の選択ゲート電極の第１の方向の長さ以上である。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
実施の形態の不揮発性半導体記憶装置は、２本の隣接する選択ゲートトランジスタ間の素子領域が、ＮＡＮＤストリング毎に分離されるのではなく連続して形成される。また、この素子領域の素子分離領域との境界部が選択ゲートトランジスタのゲート電極下に位置するよう構成されている。
【００１１】
実施の形態により、選択ゲート電極間の寸法が微細化した場合にも、選択ゲート電極間に形成するコンタクトホールの形成が容易になる。また、選択ゲートトランジスタのゲート電極間の絶縁膜を等方性のエッチングにより剥離する際に、素子分離領域を介して選択ゲートトランジスタのゲート絶縁膜が側方からエッチングされることを防止する。
【００１２】
図２は、実施の形態の不揮発性半導体記憶装置のメモリセル部の等価回路図である。
【００１３】
図２に示すように、複数のメモリセルトランジスタＭＴでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向（以下、第１の方向またはビット線方向とも称する）、および、ロー方向（以下、第２の方向またはワード線方向とも称する）にこれらのメモリセルトランジスタが、マトリックス状に配置される。
【００１４】
メモリセル部では、複数のメモリセルトランジスタＭＴ、および、選択ゲートトランジスタＳＴＳ、ＳＴＤが直列接続されて、ＮＡＮＤストリングを構成している。ＮＡＮＤストリングの繰り返し単位は、ストリング長と称される。
【００１５】
１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の一方の端部に位置するメモリセルトランジスタＭＴのソース領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＳのドレイン領域が接続されている。また、１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の他方の端部に位置するメモリセルトランジスタＭＴのドレイン領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＤのソース領域が接続されている。
【００１６】
選択ゲートトランジスタＳＴＳのソース領域には、共通のソース線ＳＬが接続される。
【００１７】
メモリセルトランジスタＭＴのそれぞれのゲート電極（メモリセルゲート電極）は、ワード線ＷＬを構成する。ワード線ＷＬは、ワード線スイッチトランジスタ（図示せず）に接続される。そして、それぞれのワード線ＷＬは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線ＷＬのゲート電極に印加される動作電圧が制御される。
【００１８】
選択ゲートトランジスタＳＴＳの共通の選択ゲート線（選択ゲート電極）ＳＧＳと、選択ゲートトランジスタＳＴＤの共通の選択ゲート線（選択ゲート電極）ＳＧＤは、選択ゲートスイッチトランジスタ（図示せず）に接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタＳＴＳ、ＳＧＤのゲート電極（選択ゲート電極）に印加される動作電圧が制御される。
【００１９】
選択ゲートトランジスタＳＴＤのそれぞれのドレインには、ビット線コンタクトによりビット線ＢＬがそれぞれ接続される。ビット線ＢＬはセンスアンプ（図示せず）に接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線ＢＬを介して読み出されたデータを増幅する。
【００２０】
ＮＡＮＤ型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるＮＡＮＤストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。
【００２１】
図１は、実施の形態の不揮発性半導体記憶装置のメモリセル部のレイアウト図である。メモリセル部では、半導体基板に設けられ、第１の方向（ビット線方向）に伸長し互いに平行に配置される複数の第１の素子領域ＡＡ１と、第１の素子領域ＡＡ１を互いに分離する第１の素子分離領域ＳＴＩ１とが形成される。また、半導体基板に設けられ、第１の方向（ビット線方向）に伸長し互いに平行に配置される複数の第２の素子領域ＡＡ２と、第２の素子領域ＡＡ２を互いに分離する第２の素子分離領域ＳＴＩ２が形成される。さらに、第１の素子領域ＡＡ１と第２の素子領域ＡＡ２との間に設けられ、第１の素子領域ＡＡ１および第２の素子領域ＡＡ２に接続され、第１の方向と直交する第２の方向（ワード線方向）に伸長する第３の素子領域ＡＡ３が形成される。
【００２２】
そして、第１の素子領域ＡＡ１および第２の素子領域ＡＡ２上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極（ワード線）ＷＬが形成されている。メモリセルゲート電極ＷＬは、メモリセルトランジスタのゲート電極である。また、第１の素子領域ＡＡ１および第３の素子領域ＡＡ３上にまたがり、第２の方向に伸長する第１の選択ゲート電極ＳＧＳ１と、第２の素子領域ＡＡ２および第３の素子領域ＡＡ３上にまたがり、第１の選択ゲート電極ＳＧＳ１に隣接して平行に配置される第２の選択ゲート電極ＳＧＳ２が形成されている。
【００２３】
さらに、第１の選択ゲート電極ＳＧＳ１および第２の選択ゲート電極ＳＧＳ２間の第３の素子領域ＡＡ３上に接続されるコンタクト電極（ソース線コンタクト）ＣＳが設けられている。複数のコンタクト電極ＣＳは、共通のソース線ＳＬに接続される。
【００２４】
なお、２本の選択ゲート電極ＳＧＳ１、ＳＧＳ２の間の間隔を選択ゲート電極間隔ｄと称するものとする。この選択ゲート電極間隔ｄを狭めることでストリング長の短縮が可能となる。
【００２５】
なお、図１には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための第４の素子領域（周辺素子領域）が形成される。そして、第４の素子領域上には、周辺トランジスタのゲート電極である周辺ゲート電極が形成される。
【００２６】
図３は、実施の形態の不揮発性半導体記憶装置の模式断面図である。図３（ａ）は、図１のＡ−Ａ方向の断面図である。図３（ｂ）は周辺トランジスタＰＴのチャネル長方向に垂直な断面図である。図３（ｃ）は、図１のＢ−Ｂ方向の断面図である。図３（ｃ）は、図３（ａ）のｂ−ｂ断面図でもある。図３（ｄ）は、図１のＣ−Ｃ方向の断面図である。図３（ｄ）は、図３（ａ）のｃ−ｃ断面図でもある。
【００２７】
図３に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えば、ボロン（Ｂ）である。
【００２８】
半導体基板１０には、セル素子領域（第１の素子領域）１２と、セル素子領域を互いに分離する素子分離領域（第１の素子分離領域）１４が形成される。セル素子領域１２上には、メモリセルトランジスタＭＴが形成される。
【００２９】
素子分離領域１４は、素子分離絶縁膜１６、例えば、シリコン酸化膜で埋め込まれる。素子分離領域１４は、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造である。実施の形態においては、素子分離絶縁膜１６に空隙１８が形成されている。この空隙１８により、素子分離領域１４を挟んで隣接するメモリトランジスタＭＴ間の素子間干渉が抑制される。
【００３０】
また、半導体基板１０には、周辺素子領域（第４の素子領域）２０が形成される。周辺素子領域２０上には、周辺トランジスタＰＴが形成される。周辺素子領域２０は図示しない素子分離領域で囲まれる。
【００３１】
メモリセルトランジスタＭＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（メモリセルゲート電極）を備える。ゲート電極は、ゲート絶縁膜２２上のフローティングゲート電極２４、ゲート間絶縁膜２６、コントロールゲート電極２８で構成される。また、コントロールゲート電極２８上には、ゲート電極加工に用いられるハードマスク層３０が形成される。
【００３２】
ゲート絶縁膜２２は、例えば、シリコン酸化膜である。フローティングゲート電極２４は、例えば、多結晶シリコン膜である。ゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、コントロールゲート電極２８は、例えば、多結晶シリコン膜などの半導体材料もしくは、シリサイド膜、タングステンなどの金属膜である。ハードマスク層３０は、例えば、シリコン窒化膜などの絶縁膜であっても良いし、シリサイド膜やタングステンなどのメタル膜であっても良い。
【００３３】
そして、メモリセル部の半導体基板１０中に、ソース・ドレイン領域となるｎ−型拡散層３２を備えている。ｎ−型拡散層３２は、メモリセルゲート電極を挟むように設けられる。ｎ−型拡散層３２は、例えば、不純物をリン（Ｐ）やヒ素（Ａｓ）とする拡散層である。
【００３４】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（選択ゲート電極）を備える。選択ゲート電極は、メモリセルトランジスタＭＴと基本的に同じ層構造を備える。ただし、ゲート間絶縁膜２６に開口部が設けられ、フローティングゲート電極２４とコントロールゲート電極２８が電気的に導通するよう構成される。
【００３５】
選択ゲートトランジスタＳＴＳは、ソース・ドレイン領域となるｎ−型拡散層３４を備えている。また、選択ゲート電極間の半導体基板１０中には、ｎ−型拡散層３４に加え、ｎ−型拡散層３４よりも接合深さが深く、不純物濃度の高いｎ＋型拡散層４０が形成される。ｎ−型拡散層３４およびｎ＋型拡散層４０は、例えば、不純物リン（Ｐ）やヒ素（Ａｓ）とする拡散層である。
【００３６】
周辺トランジスタＰＴは、半導体基板１０上に形成されるゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（周辺ゲート電極）を備える。周辺ゲート電極は、選択ゲートトランジスタＳＴＳと同じ層構造を備える。
【００３７】
周辺トランジスタＰＴは、ソース・ドレイン領域となるｎ−型拡散層３８と、ｎ＋型拡散層４０を備えている。ｎ＋型拡散層４０は、ｎ−型拡散層３８よりも接合深さが深く、不純物濃度が高い。ｎ−型拡散層３８およびｎ＋型拡散層４０は、例えば、不純物をリン（Ｐ）やヒ素（Ａｓ）とする拡散層である。周辺トランジスタＰＴは、ｎ−型拡散層３８とｎ＋型拡散層４０により、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成している。
【００３８】
メモリセルゲート電極間は、層間絶縁膜４２で埋め込まれている。そして、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されている。この空隙４４により、コントロールゲート電極間やフローティングゲート電極間の配線間容量、フローティングゲート電極と半導体基板１０間の容量を低減している。層間絶縁膜４２は、例えば、Ｐｌａｓｍａ−ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるＰｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、Ｐｌａｓｍａ−ＳｉＨ４膜等のシリコン酸化膜である。
【００３９】
層間絶縁膜４２上には、ソース線コンタクトＣＳ形成の際に、エッチングストッパーとなるエッチングストッパー膜４６が形成されている。エッチングストッパー膜４６は、例えば、シリコン窒化膜である。
【００４０】
そして、選択ゲート電極間は、エッチングストッパー膜４６上の層間絶縁膜４８で埋め込まれている。層間絶縁膜４８は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜である。さらに、ソース線（図示せず）と、選択ゲートトランジスタＳＴＳのソース・ドレイン領域を接続するコンタクト電極（ソース線コンタクト）ＣＳが形成されている。コンタクト電極ＣＳは、２本の選択ゲート電極間の第３の素子領域に接続される。
【００４１】
周辺トランジスタＰＴの周辺ゲート電極の側壁部には、層間絶縁膜４２と同一の材料の側壁絶縁膜５０が設けられている。側壁絶縁膜５０は、ゲート電極上部から第４の素子領域２０に向けて、厚さが厚くなる。一方、選択ゲート電極の側壁部には、側壁絶縁膜５０と同一材料で側壁絶縁膜５０よりも厚さの薄い側壁絶縁膜を備える。なお、本明細書では、選択ゲート電極の側壁部に側壁絶縁膜５０と同一材料の側壁絶縁膜がない場合も、「厚さの薄い側壁絶縁膜を備える」という概念に含まれるものとする。図３は、側壁絶縁膜がない場合を示している。
【００４２】
図４は、選択ゲートトランジスタ部のレイアウト図である。第１の選択ゲート電極ＳＧＳ１と重なる第１の素子分離領域ＳＴＩ１と、第１の素子領域ＡＡ１および第３の素子領域ＡＡ３との境界部の長さ（図４中のＬ１１）が、第１の選択ゲート電極ＳＧＳ１の第１の方向の長さ（図４中のＬ２１）以上である。すなわち、Ｌ１１≧Ｌ２１である。
【００４３】
ここで、図４中のＬ１１の長さは、隣接する２つの第１の素子領域ＡＡ１をソース・ドレイン電極とし、第１の選択ゲート電極ＳＧＳ１をゲート電極とする寄生トランジスタの最小チャネル長に相当する。また、図４中のＬ２１の長さは、第１の選択ゲート電極ＳＧＳ１をゲート電極とする選択ゲートトランジスタのチャネル長に相当する。
【００４４】
上記寄生トランジスタのオフリーク電流が増大すると、隣接する２つの第１の素子領域ＡＡ１間が導通し、セルデータの誤書き込みや誤読み出しが生ずる恐れがある。上記寄生トランジスタの最小チャネル長を、選択ゲートトランジスタのチャネル長以上とすることで、寄生トランジスタが選択ゲートトランジスタ以上のカットオフ特性を備えることが保証される。よって、寄生トランジスタのオフリーク電流によるセルデータの誤書き込みや誤読み出しに対するマージンが向上する。
【００４５】
同様の理由により、第２の選択ゲート電極ＳＧＳ２と重なる第１の素子分離領域ＳＴＩ２と、第２の素子領域ＡＡ２および第３の素子領域ＡＡ３との境界部の長さ（図４中のＬ１２）が、第２の選択ゲート電極ＳＧＳ２の第１の方向の長さ（図４中のＬ２２）以上である。すなわち、Ｌ１２≧Ｌ２２である。
【００４６】
次に、実施の形態の半導体記憶装置の製造方法について、図５〜図１７を参照しつつ説明する。図５〜図１７は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図５（ａ）は図３（ａ）、図５（ｂ）は図３（ｂ）、図５（ｃ）は図３（ｃ）、図５（ｄ）は図３（ｄ）にそれぞれ対応する位置の断面図である。図６〜図１７についても同様である。また、図５（ｅ）〜図９（ｅ）は、メモリセル部の上面図である。
【００４７】
まず、図５に示すように、ｐ型シリコンの半導体基板１０上に、熱酸化によりゲート絶縁膜２２を形成する。次に、ゲート絶縁膜２２上に、ＬＰＣＶＤ法により、フローティングゲート電極を形成するための、リン（Ｐ）やボロン（Ｂ）を不純物として含有する多結晶シリコン膜５２を堆積する。その後、ＬＰＣＶＤ法により、シリコン窒化膜５４を形成する。
【００４８】
そして、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、シリコン窒化膜５４をパターニングする。この時、図５（ｅ）に示すように、シリコン窒化膜５４がストライプ状になるようパターニングする。このストライプが第１の素子領域ＡＡ１と第２の素子領域ＡＡ２に対応するパターンとなる。
【００４９】
次に、図６に示すようにリソグラフィー技術により、選択ゲートトランジスタが形成される領域を覆うレジストマスク５５を形成する。レジストマスク５５が第３の素子領域ＡＡ３に対応するパターンとなる。
【００５０】
次に、図７に示すように、パターニングされたシリコン窒化膜５２とレジストマスク５５をマスク材として、多結晶シリコン膜５２、ゲート絶縁膜２２、半導体基板１０を順次ＲＩＥ法によりエッチングして、素子分離領域形成のためのトレンチ５３を形成する。
【００５１】
次に、図８に示すように、レジストマスク５５と、シリコン窒化膜５４とを剥離する。シリコン窒化膜５４は、例えば、熱リン酸処理により剥離する。これにより、第１の素子領域ＡＡ１、第２の素子領域ＡＡ２、第３の素子領域ＡＡ３に対応するパターンが多結晶シリコン膜５２で形成される。
【００５２】
次に、図９に示すように、トレンチ５３を素子分離絶縁膜１６で埋め込む。素子分離絶縁膜１６は、例えば、Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−ＣＶＤ法によるシリコン酸化膜である。トレンチ５３を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化し、さらに、例えば、ＲＩＥ法にてエッチバックする。
【００５３】
このようにして、半導体基板１０に、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴＳを形成するための、第１の素子領域ＡＡ１、第２の素子領域ＡＡ２、第３の素子領域ＡＡ３、および、これらの素子領域間を分離する素子分離領域１４、ＳＴＩ１、ＳＴＩ２が形成される。
【００５４】
なお、素子分離領域１４に埋め込まれる素子分離絶縁膜１６には空隙１８が形成されることが望ましい。素子分離領域１４を挟んで形成されるメモリセルトランジスタＭＴ間同士の干渉が抑制され、誤書き込み等の誤動作が抑制されるからである。空隙１８の形成は、例えば、素子分離絶縁膜１６としてステップカバレッジの悪い膜を適用することで実現が可能である。
【００５５】
また、セル素子領域１２と同時に、図９（ｂ）に示すように、半導体基板１０に、周辺トランジスタＰＴを形成するための周辺素子領域（第４の素子領域）２０が形成される。
【００５６】
次に、図１０に示すように、例えば、熱リン酸処理によりシリコン窒化膜５４を剥離する。そして、ゲート間絶縁膜２６としてＯＮＯ膜を形成し、コントロールゲート電極２８用のリン（Ｐ）やボロン（Ｂ）を不純物として含有する多結晶シリコン膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ＯＮＯ膜に開口部を設けておくようにする。
【００５７】
さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層３０が形成される。そして、リソグラフィー技術およびＲＩＥ法により、ハードマスク層３０をパターニングする。
【００５８】
パターニングされたハードマスク層３０をマスク材として、多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜５２を順次ＲＩＥ法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。
【００５９】
このようにして、セル素子領域１４上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域１４上、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極が形成される。さらに、周辺素子領域２０上に、周辺ゲート電極が形成される。
【００６０】
その後、例えば、ヒ素（Ａｓ）のイオン注入により、ｎ−型拡散層３２、ｎ−型拡散層３４、ｎ−型拡散層３８を形成する。これらのｎ−型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。
【００６１】
次に、図１１に示すように、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極上に、層間絶縁膜４２を形成する。この時、メモリセルゲート電極間の層間絶縁膜４２には、空隙４４が形成されることが望ましい。空隙４４の形成により、コントロールゲート電極間やフローティングゲート電極間の配線間容量、フローティングゲート電極と半導体基板１０間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙４４を形成するには、層間絶縁膜４２としてステップカバレッジの悪い膜、例えば、Ｐｌａｓｍａ−ＴＥＯＳ膜や、Ｐｌａｓｍａ−ＳｉＨ４膜を適用することが考えられる。
【００６２】
次に、図１２に示すように、周辺トランジスタＰＴの周辺ゲート電極の側壁部上と、２本の選択ゲート電極間上が開口されるレジストマスク５６を層間絶縁膜４２上に形成する。そして、レジストマスク５６を用いて、ＲＩＥ法によるドライエッチングを行い、層間絶縁膜４２をエッチングして周辺ゲート電極および選択ゲート電極に側壁絶縁膜（サイドウォール）５０を形成する。このドライエッチングは異方性エッチングである。
【００６３】
この際、メモリセル電極部は、レジストマスク５６で覆われているため、層間絶縁膜４２はエッチングされず、側壁絶縁膜５０は形成されない。
【００６４】
レジストマスク５６を剥離した後、側壁絶縁膜５０をマスクに、例えば、ヒ素（Ａｓ）のイオン注入を行い、選択ゲートトランジスタＳＴＳと周辺トランジスタＰＴのｎ＋型拡散層４０を形成する。イオン注入後、活性化のための熱処理を行う。
【００６５】
次に、図１３に示すように、リソグラフィー技術により、２本の選択ゲート電極間上が開口されるレジストマスク５８を形成する。
【００６６】
次に、図１４に示すように、レジストマスク５８を用いて等方性エッチングであるウェットエッチングを行い、選択ゲート電極の側壁部の側壁絶縁膜５０を除去する。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。
【００６７】
なお、ここではウェットエッチングを例に説明したが、等方性のドライエッチングを適用することも可能である。
【００６８】
次に、図１５に示すように、レジストマスク５８を剥離した後、層間絶縁膜４２上にエッチングストッパー膜４６を堆積する。エッチングストッパー膜４６は、例えば、ＬＰＣＶＤ法により形成されるシリコン窒化膜である。
【００６９】
そして、エッチングストッパー膜４６上に層間絶縁膜４８を堆積する。層間絶縁膜４８は、例えば、ＬＰＣＶＤ法により形成されるＢＰＳＧ膜である。その後、層間絶縁膜４８をＣＭＰ法により平坦化する。層間絶縁膜４８は、後のコンタクト形成時のドライエッチングの際のエッチングレートが、エッチングストッパー膜４６のエッチングレートより大きくなる材料を選択する。
【００７０】
次に、図１６に示すように、コンタクトホールを形成するために、２本の選択ゲート電極間上、すなわち、２本の選択ゲート電極間の半導体基板上が開口されるレジストマスク６０を形成する。
【００７１】
次に、第３のレジストマスク６０を用いてドライエッチングを行い、エッチングストッパー膜４６をエッチングストッパーとして層間絶縁膜４８を除去する。上述のように、このドライエッチングでは、エッチングストッパー膜４６に対するエッチング選択比の高い条件を選択する。
【００７２】
このように、エッチングストッパー膜４６をエッチングストッパーとして用いることにより、層間絶縁膜４８をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホール６２の形成が可能となる。
【００７３】
次に、図１７に示すように、ドライエッチングによりエッチングストッパー膜４６等を除去することでコンタクトホール６２を形成する。
【００７４】
この後、コンタクトホール６２に金属プラグを形成し、図３に示すように、ソース線コンタクトＣＳが形成される。例えば、ＣＶＤ法によりバリアメタルとなるチタンナイトライド（ＴｉＮ）膜を堆積し、続いて、ＣＶＤ法によりタングステン（Ｗ）膜を堆積する。その後、ＣＭＰ法によりコンタクトホール６２部以外の膜を除去して金属プラグが形成される。
【００７５】
この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。
【００７６】
以下、図面を参照しつつ、実施の形態の不揮発性半導体記憶装置の作用および効果を説明する。図１８〜２２は、実施の形態の不揮発性半導体記憶装置の作用および効果の説明図である。
【００７７】
図１８は、エッチングストッパー膜４６上に層間絶縁膜４８を堆積しＣＭＰ法による平坦化を行った直後の工程断面図である。図１８（ａ）、図１８（ｂ）が実施の形態の場合である。また、図１８（ｃ）、図１８（ｄ）が、選択ゲート電極部の側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合の断面図である。なお、図１８（ａ）、図１８（ｃ）はメモリセル部の断面図であり、図１８（ｂ）、図１８（ｄ）は、周辺トランジスタＰＴ部の断面図である。
【００７８】
図１８（ｃ）に示すように、側壁絶縁膜５０のウェットエッチングによる剥離工程を行わない場合、エッチングストッパー膜４６が、選択ゲート電極間の側壁絶縁膜５０間を塞いでしまうおそれがある。特に、選択ゲート電極間隔ｄが狭くなると、このおそれが大きくなる。
【００７９】
図１９は、図１８の状態に対して、レジストマスク６０を用いてドライエッチングを行い、コンタクトホール６２を形成する際の断面図である。図１９（ｃ）に示すように、選択ゲート電極間の側壁絶縁膜５０間が、エッチングストッパー膜４６で塞がれることにより、コンタクトホール６２が開口できなくなるという問題が生じる。
【００８０】
これに対し、実施の形態の場合は、図１９（ａ）に示すように、選択ゲート電極部の側壁絶縁膜５０をウェットエッチングにより剥離することで、エッチングストッパー膜４６が、選択ゲート電極間を塞いでしまうことを抑制する。したがって、選択ゲート電極間隔ｄが狭くなったとしても、安定したコンタクトホール６２の形成が可能となる。
【００８１】
図２０は、実施の形態と異なり、２本の隣接する選択ゲートトランジスタ間の素子領域ＡＡをＮＡＮＤストリング毎に分離した場合のメモリセル部のレイアウト図である。以下、図２０のレイアウトの場合と実施の形態のレイアウトの場合を比較して説明する。
【００８２】
図２１は、側壁絶縁膜５０の剥離のためのレジストパターン５８を形成した直後の断面である。レジストパターン５８は、側壁絶縁膜５０をウェットエッチングにより剥離するための開口部を、選択ゲート電極間上に備える。
【００８３】
図２１（ａ）、図２１（ｂ）が実施の形態のレイアウトの場合の断面図である。また、図２１（ｃ）、図２１（ｄ）が、図２０のレイアウトの場合の断面図である。なお、図２１（ａ）、図２１（ｃ）はメモリセル部の断面図である。また、図２１（ｂ）、図２１（ｄ）は、選択ゲート電極間の断面図、すなわち、図２１（ａ）、図２１（ｃ）それぞれのｃ−ｃ断面図である。
【００８４】
図２１（ｄ）から明らかなように、選択ゲートトランジスタ間の素子領域をストライプ状にした場合には、選択ゲート電極間に素子分離絶縁膜１６上面が露出している。これに対し、実施の形態の場合は、図２１（ｂ）から明らかなように、選択ゲートトランジスタ間はすべて素子領域となっている。
【００８５】
図２２は、図２１の状態に対して、レジストマスク５８を用いてウェットエッチングを行い、選択ゲート電極の側壁部の側壁絶縁膜５０を除去した直後の断面である。図２２（ａ）、図２２（ｂ）、図２２（ｃ）が実施の形態の場合の断面図である。また、図２２（ｄ）、図２２（ｅ）、図２２（ｆ）が、選択ゲートトランジスタ間の素子分離領域がストリング状となる図２０のレイアウトの場合の断面図である。なお、図２２（ａ）、図２２（ｄ）はメモリセル部の断面図である。また、図２２（ｂ）、図２２（ｅ）は、選択ゲート電極間の断面図、すなわち、図２２（ａ）、図２２（ｄ）それぞれのｃ−ｃ断面図である。また、図２２（ｃ）、図２２（ｆ）は、選択ゲート電極部の断面図、すなわち、図２２（ａ）、図２２（ｄ）それぞれのｄ−ｄ断面図である。
【００８６】
図２２（ｅ）から明らかなように、素子分離領域がストリング状の場合は、側壁絶縁膜５０をウェットエッチングにより除去する際、素子分離絶縁膜１６の上面がエッチングにより後退する。特に、素子分離絶縁膜１６中に空隙１８がある場合には、素子分離絶縁膜１６が選択ゲート電極のチャネル長方向にも早くエッチングされる。したがって、図２２（ｆ）に示すように、選択ゲート電極下の素子分離絶縁膜１６がエッチングされ、選択ゲート電極のゲート絶縁膜２２が、側方すなわち素子分離領域１４側からエッチングされるおそれが生ずる。
【００８７】
これに対し、実施の形態の場合、図２２（ｂ）から明らかなように、選択ゲート電極間がすべて素子領域となっている。また、図２２（ｃ）に示すように、選択ゲート電極下も一定範囲がすべて素子領域となっている。このため、選択ゲート電極のゲート絶縁膜２２が、素子分離領域１４側からエッチングされることが防止される。
【００８８】
以上、実施の形態によれば、選択ゲート電極間隔ｄ（図１）が縮小されても、安定して選択ゲート電極間のコンタクトを形成することが可能となる。すなわち、コンタクト形成プロセスのプロセスマージンが十分確保できる。したがって、選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供することが可能となる。
【００８９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００９０】
例えば、コンタクトホールのパターンとして、図１に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。図２３は実施の形態のコンタクトホールの別の形状を示す図である。図２３に示すＣＳパターンのように２本の選択ゲート電極間をロー方向（第２の方向）に沿って連続して開口する矩形形状のパターンであってもかまわない。図２３のパターンによれば、図１のように、１本のＮＡＮＤストリングに対して１個のＣＳパターンを形成する場合に比較して、ＣＳパターンが緩和され、その形成が容易になる。図２３のパターンの場合、少なくとも、コンタクト電極ＣＳのロー方向（第２の方向）の長さが、第１の素子領域の第２の方向の長さと第１の素子分離領域の第２の方向の長さとの和の２倍よりも長くなる。また、楕円形状であっても、長方形状であってもかまわない。なお、ここでコンタクト電極ＣＳの長さとは、コンタクト電極ＣＳ底部、すなわち、コンタクト電極の素子領域側で計測される長さを意味するものとする。
【００９１】
また、例えば、実施の形態においては、素子分離絶縁膜１６に空隙１８がある場合を例に説明した。特に、空隙１８がある場合に実施の形態は効果的であるが、空隙１８がない場合でも、選択ゲート電極のゲート絶縁膜２２のエッチングに対するプロセスマージンは向上する。
【００９２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００９３】
１０      半導体基板
１２      セル素子領域
１４      素子分離領域
１６      素子分離絶縁膜
１８      空隙
２０      周辺素子領域
５０      側壁絶縁膜
６２      コンタクトホール
ＡＡ１    第１の素子領域
ＡＡ２    第２の素子領域
ＡＡ３    第３の素子領域
ＳＴＩ１  第１の素子分離領域
ＳＴＩ２  第２の素子分離領域
ＭＴ      メモリセルトランジスタ
ＳＴＳ    選択ゲートトランジスタ
ＳＴＤ    選択ゲートトランジスタ
ＰＴ      周辺トランジスタ
ＣＳ      コンタクト電極
ＷＬ      メモリセル電極（ワード線）
ＳＧＳ１  第１の選択ゲート電極
ＳＧＳ２  第２の選択ゲート電極
【図１】
2013026263.tif 000003
【図２】
2013026263.tif 000004
【図３】
2013026263.tif 000005
【図４】
2013026263.tif 000006
【図５】
2013026263.tif 000007
【図６】
2013026263.tif 000008
【図７】
2013026263.tif 000009
【図８】
2013026263.tif 000010
【図９】
2013026263.tif 000011
【図１０】
2013026263.tif 000012
【図１１】
2013026263.tif 000013
【図１２】
2013026263.tif 000014
【図１３】
2013026263.tif 000015
【図１４】
2013026263.tif 000016
【図１５】
2013026263.tif 000017
【図１６】
2013026263.tif 000018
【図１７】
2013026263.tif 000019
【図１８】
2013026263.tif 000020
【図１９】
2013026263.tif 000021
【図２０】
2013026263.tif 000022
【図２１】
2013026263.tif 000023
【図２２】
2013026263.tif 000024
【図２３】
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