(57)【要約】【課題】  ガードリングを深く拡散して耐圧を向上させる場合、ガードリングの横拡散によってガードリングに近いトランジスタセルのソース領域とガードリングが重畳する問題があった。【解決手段】一導電型半導体層２と、一導電型半導体層２表面に設けられた逆導電型のチャネル層４と、一導電型半導体層２に設けられた複数のトレンチ７と、トレンチ７内に設けられた絶縁膜１１と、トレンチ７に埋設されたゲート電極１３と、チャネル層４表面に設けられた一導電型のソース領域１５と、チャネル層４の外側を囲んで一導電型半導体層２表面に設けられた高濃度の逆導電型不純物領域２５とを具備し、トレンチ７のうち少なくとも最外部のトレンチ７ｏは少なくとも一の側壁が逆導電型不純物領域２５と接し、ソース領域１５が配置されない構造とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体層と、
前記一導電型半導体層表面に設けられた逆導電型のチャネル層と、
前記一導電型半導体層に設けられた複数のトレンチと、
前記トレンチ内に設けられた絶縁膜と、
前記トレンチに埋設されたゲート電極と、
前記チャネル層表面に設けられた一導電型のソース領域と、
前記チャネル層の外側を囲んで前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域とを具備し、
前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記一の側壁に隣接する領域に前記ソース領域は配置されないことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記一の側壁においてトランジスタ動作を行わないことを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記最外部のトレンチは、前記逆導電型不純物領域と接しない他の側壁を有し該他の側壁に前記ソース領域が設けられることを特徴とする請求項１から請求項３のいずれかに記載の絶縁ゲート型半導体装置。
【請求項５】
一導電型半導体層を準備し該一導電型半導体層の周辺領域の表面に高濃度の逆導電型不純物領域を形成する工程と、
該逆導電型不純物領域より内側の前記一導電型半導体層表面に逆導電型のチャネル層を形成する工程と、
前記一導電型半導体層に複数のトレンチを形成する工程と、
該トレンチ内を絶縁膜で被覆する工程と
前記トレンチ内にゲート電極を埋設する工程と、
前記チャネル層表面に一導電型のソース領域を形成する工程と、
を具備し、
前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接して形成されることを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記ソース領域の不純物注入工程において、前記一の側壁の上方をマスクで覆うことを特徴とする請求項５に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特に複数の耐圧を少ないマスク変更により製造できる絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ）では、トランジスタセルが設けられる素子領域の外側を囲む周辺領域（チャネル層端部）チャネル層と同導電型のガードリングを設けて素子領域の周端部での電界集中を緩和している（例えば特許文献１参照。）。
【０００３】
図９および図１０を用いて従来の絶縁ゲート型半導体装置およびその製造方法についてＭＯＳＦＥＴの場合を例に説明する。図９（Ａ）は、ＭＯＳＦＥＴの最終構造（半導体チップ）の全体を示す平面図であり、図９（Ｂ）および図１０は、ＭＯＳＦＥＴの製造方法の一例を説明する断面図であって、図９（Ａ）のｂ−ｂ線の断面図である。
【０００４】
図９（Ａ）を参照してＭＯＳＦＥＴ１００のチップは、素子領域１２１とその外側を囲む周辺領域１２２からなり、素子領域１２１には例えばトレンチ型のＭＯＳＦＥＴのトランジスタセルが配置され、その表面を覆ってソース電極１１７が配置される。また周辺領域１２２においては基板ＳＢ表面にガードリング１２５が配置され、基板ＳＢ上に導電層１１３ｃ、ゲート配線１１８およびゲートパッド電極１１９が配置される。
【０００５】
図９（Ｂ）を参照して、ＭＯＳＦＥＴ１００の製造方法は、ｎ＋型半導体基板１０１表面にｎ−型半導体層１０２を積層した基板ＳＢを準備し、ガードリングの形成領域が露出するマスク（不図示）を設けてｐ型不純物（例えばＢ）をイオン注入した後、ｐ型不純物を拡散する。これによりｎ−型半導体層１０２の外周付近に環状のガードリング１２５を形成する。ガードリング１２５の形成深さは例えば３μｍである。
【０００６】
次にトランジスタセルの形成領域のマスクを除去し、ｐ型不純物を注入及び拡散して、チャネル層１０４を形成する。その後、チャネル層１０４を貫通するトレンチ１０８を形成し、全面を熱酸化してトレンチ１０８内壁にゲート絶縁膜１１１を形成する。全面にポリシリコン層を堆積してエッチバックし、トレンチ１０８内にポリシリコン層を埋設してゲート電極１１３を形成する。同時にガードリング１２５上には絶縁膜１３０を介して導電層１１３ｃを形成する。導電層１１３ｃはゲート電極１１３を基板ＳＢの表面で引き回し、ゲートパッド電極１１９に電気的に接続する。
【０００７】
図１０（Ａ）を参照して、ボディ領域の形成領域が露出するマスクＭ３１を設けてチャネル層１０４表面に選択的にｐ＋型不純物をイオン注入し、マスクＭ３１を除去する。
【０００８】
図１０（Ｂ）を参照して、全てのトレンチ１０８に隣接するソース領域の形成領域が露出するマスクＭ３２を設けて、チャネル層１０４表面に選択的にｎ＋型不純物をイオン注入し、マスクＭ３２を除去する。
【０００９】
図１０（Ｃ）を参照して全面に絶縁膜を設けてこの時のリフローによりｎ＋型不純物及びｐ＋型不純物を拡散してソース領域１１５およびボディ領域１１４を形成する。またこれらが露出するコンタクトホールを絶縁膜に形成してゲート電極１１３上を覆う層間絶縁膜１１６を形成する。素子領域１２１の全面を覆うソース電極１１７を形成し、周辺領域１２２に延在するゲート配線１１８およびこれと接続するゲートパッド電極（不図示)を形成する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３１３８６号公報  （第８ページ、第４図）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１０（Ｃ）に示すＭＯＳＦＥＴにおいて耐圧を高める手法の一つに、ガードリング１２５を制御する方法がある。一例を挙げると、同じ導電型（ｎチャネル型）のＭＯＳＦＥＴにおいて、ガードリング１２５の拡散深さを深くすることによって、耐圧を高めることができる。
【００１２】
図１１は、素子領域１２１のパターン（ソース領域１１５、ボディ領域１１４等の形成位置）を維持して図１０（Ｃ）のガードリング１２５の拡散深さを深くした場合のＭＯＳＦＥＴ１００’の断面図である。
【００１３】
ガードリング１２５は不純物の拡散領域であり、拡散深さを深くすると、基板ＳＢの主面に水平方向の拡散（いわゆる横拡散）も進行する。この場合、ガードリング１２５から直近のソース領域（後の工程で形成される最外周のソース領域）１１５までの距離が小さい場合、ソース領域１１５と重畳してしまう。具体的には、ガードリング１２５から最外周のトレンチ１０８までの距離が例えば４μｍの場合、耐圧を高めるためにガードリング１２５を深く（４μｍ）拡散すると、横方向にも４μｍ拡散し、最外周のソース領域１１５と重畳する。
【００１４】
ソース領域１１５すなわちトランジスタセルの一部にガードリング１２５が重畳または接触すると、正常なトランジスタ動作を行わないおそれがあり、特にトランジスタセルがストライプ状の場合には、素子領域端部の一列（又は複数列）のトランジスタセルの動作が不安定または不均一になる問題があった。
【００１５】
このため、あるＭＯＳＦＥＴ１００の製造方法において、耐圧の変更に対応して、ガードリング１２５に接触しないよう（ガードリング１２５の端部から所定の距離を確保できるよう）、素子領域１２１（トランジスタセル）の形成領域を変える必要があった。すなわち、それぞれに対応してソース領域１１５（およびボディ領域１１４やチャネル層１０４など）を形成するマスクが必要であった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、前記一導電型半導体層表面に設けられた逆導電型のチャネル層と、前記一導電型半導体層に設けられた複数のトレンチと、前記トレンチ内に設けられた絶縁膜と、前記トレンチに埋設されたゲート電極と、前記チャネル層表面に設けられた一導電型のソース領域と、前記チャネル層の外側を囲んで前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域とを具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接することにより解決するものである。
【００１７】
第２に、一導電型半導体層を準備し該一導電型半導体層の周辺領域の表面に高濃度の逆導電型不純物領域を形成する工程と、該逆導電型不純物領域より内側の前記一導電型半導体層表面に逆導電型のチャネル層を形成する工程と、前記一導電型半導体層に複数のトレンチを形成する工程と、該トレンチ内を絶縁膜で被覆する工程と、前記トレンチ内にゲート電極を埋設する工程と、前記チャネル層表面に一導電型のソース領域を形成する工程と、を具備し、前記トレンチのうち少なくとも最外部のトレンチは少なくとも一の側壁が前記逆導電型不純物領域と接して形成されることにより解決するものである。
【発明の効果】
【００１８】
本発明の絶縁ゲート型半導体装置に依れば、耐圧向上のためにガードリングを深く形成する構造であっても、ガードリングに近い（素子領域の端部）のトランジスタセルにおいてソース領域とガードリングとの接触を回避でき、トランジスタ動作を安定させることができる。
【００１９】
また本発明の絶縁ゲート型半導体装置の製造方法に依れば、耐圧向上のためにガードリングを深く形成する場合に、ガードリングに近い（素子領域の端部）のトランジスタセルにおいてソース領域とガードリングとの接触を回避する半導体装置の製造方法を提供できる。
【００２０】
更に、耐圧を変える場合であっても、少ないマスク変更で対応でき、複数のシリーズを揃える半導体装置を製造する場合であってもマスク変更の増加を防止し、製造コストの低減が実現する。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図７】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置およびその製造方法を説明する（Ａ）平面図、（Ｂ）断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置を説明する断面図である。
【発明を実施するための形態】
【００２２】
本発明の実施の形態を、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）の場合を例に図１から図８を参照して説明する。
【００２３】
まず、図１から図４を参照して本発明の第１の実施形態について説明する。図１は、第１の実施形態のＭＯＳＦＥＴ５０の構造を示す。図１（Ａ）はチップ全体の平面図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線の断面図である。
【００２４】
図１（Ａ）を参照してＭＯＳＦＥＴ５０のチップは、チップを構成する基板ＳＢの表面に素子領域２１とそれを囲む周辺領域２２とが設けられる。
【００２５】
素子領域２１には、多数のＭＯＳＦＥＴのトランジスタセルＣが例えばストライプ状に配列されている。ソース電極１７は、素子領域２１上の全面を覆って設けられ、素子領域２１のソース領域（不図示）と接続して設けられる。
【００２６】
周辺領域２２の基板ＳＢ表面には、高濃度のｐ型不純物拡散領域であるガードリング２５が設けられる。ガードリング２５は素子領域２１の外側を囲む環状に設けられる。ガードリング２５上にはこれと重畳するように導電層１３ｃが設けられる。導電層１３ｃは素子領域２１のゲート電極８と接続する。また導電層１３ｃと重畳してゲート配線１８が設けられる。ゲート配線１８は導電層１３ｃを介してゲート電極１３と接続する。ゲート配線１８は、基板ＳＢ表面に設けられたゲートパッド電極１９に接続する。
【００２７】
図１（Ｂ）を参照して、基板ＳＢはｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は例えばｎ＋型シリコン半導体基板１上にエピタキシャル成長によって形成したシリコン半導体層である。
【００２８】
ｎ−型半導体層２表面にはｐ型のチャネル層４が設けられる。チャネル層４の外周を囲んで、チャネル層４よりも深く高濃度のｐ＋型不純物の拡散領域であるガードリング２５が設けられ、チャネル層４周端における空乏層の曲率を緩和して電界集中を抑制している。
【００２９】
ｎ−型半導体層２をエッチングして複数のトレンチ７が設けられる。第１トレンチ７１は素子領域２０内のｎ−型半導体層２をエッチングして設けられ、両側壁がチャネル層４と隣接する。第１トレンチ７１は複数設けられ既知のトレンチ構造のトランジスタセルＣを構成する。
【００３０】
第２トレンチ７２はここでは複数のトレンチ７のうち最外部に位置するトレンチ（最外部のトレンチ７ｏ）である。第２トレンチ７２は一方の側壁（ここでは右側の側壁）がガードリング２５と接し、他方の側壁（ここでは左側の側壁）がチャネル層４と隣接する。
【００３１】
トレンチ７の内側には熱酸化膜などによるゲート絶縁膜１１が設けられ、ゲート電極１３が埋設される。ゲート電極１３は不純物が導入されたポリシリコン層である。第１トレンチ７１に隣接するチャネル層４表面にはｎ＋型不純物領域であるソース領域１５が配置される。またソース領域１５間のチャネル層４表面にはｐ＋型不純物領域であるボディ領域１４が配置される。
【００３２】
ソース領域１５はチャネル層４表面に設けられる。素子領域２１の端部に配置された第２トレンチ７２（最外部のトレンチ７ｏ）は、一方の側壁がガードリング２５と接しておりソース領域１５は配置されないが、素子領域２１側の他方の側壁にソース領域１５が配置される。尚、本実施形態では、ガードリング２５側にはボディ領域１４およびチャネル層４が配置される場合を示しているが、ガードリング２５側にこれらが配置されなくてもよい。
【００３３】
第１トレンチ７１および第２トレンチ７２で囲まれた領域にトランジスタセルＣが構成される。第１トレンチ７１は両側壁にソース領域１５が配置され、両側壁に沿ってＭＯＳトランジスタのチャネル（反転領域）が形成される。つまり、第１トレンチ７１はゲート電極１３を挟んで両側がトランジスタとして動作する。一方、第２トレンチ７２は、ソース領域１５が配置された図１（Ｂ）では片側（左半分側）の側壁に沿ってＭＯＳトランジスタのチャネルが形成されトランジスタとして動作するが、他の片側（右半分側）はトランジスタとして動作しない。
【００３４】
つまり素子領域２１の内側から、両側壁に沿ってトランジスタセルＣが配置される第１トレンチ７１片側の側壁のみに沿ってトランジスタセルＣが配置される第２トレンチ７２形成される。
【００３５】
本実施形態では、ソース領域１５が配置される領域、すなわちトランジスタ動作を行うトランジスタセルＣが配置される領域までを素子領域２１と称する。つまり図１（Ｂ）では破線より左側の領域が素子領域２１であり、第２トレンチ７２は素子領域２１の端部を構成する。
【００３６】
ゲート電極１３上は層間絶縁膜１６で覆われ、層間絶縁膜１６に設けられたコンタクトホールＣＨからソース領域１５の一部とボディ領域１４が露出する。これらはコンタクトホールＣＨを介して、素子領域２１の全面を覆って設けられたソース電極１７とコンタクトする。
【００３７】
ゲート電極１３は周辺領域２２において、導電層１３ｃによって基板ＳＢ表面に引き出される。導電層１３ｃはゲート電極１３と同材料のポリシリコン層であり、素子領域２１の例えば外側を囲むにように基板ＳＢ表面に延在し、例えば保護ダイオード（不図示）の一端に接続する。
【００３８】
導電層１３ｃ上にはこれと重畳しまた電気的に接続するゲート配線１８が設けられる。ゲート配線１８はゲートパッド電極１９に接続し、ＭＯＳＦＥＴにゲート電圧を印加する。
【００３９】
ソース電極１７、ゲート配線１８およびゲートパッド電極１９は例えばアルミニウムなどの金属のスパッタにより同一の金属層として半導体基板ＳＢの全面に設けられ、所定の形状にパターンニングされてなる。
【００４０】
ソース電極１７は、全てのトレンチ８上を覆って設けられており、本実施形態ではガードリング２５の内周端部（素子領域２１側の端部）がソース電極１７の下方に配置される。
【００４１】
ｎ＋型シリコン半導体基板１の裏面には、蒸着金属層などによってドレイン電極２０が設けられる。
【００４２】
本実施形態では、ｎ−型半導体層２に複数の（ストライプ状の）トレンチ７が設けられ、少なくとも最外部のトレンチ７ｏ（ここでは第２トレンチ７２）は、少なくとも一の側壁（ここでは右側の側壁）がガードリング２５と接する。また第２トレンチ７２の一方の側壁にはソース領域１５が配置されず、他方の側壁（ここでは左側の側壁）のみにソース領域１５が配置される。つまり、ソース領域１５はガードリング２５と接する第２トレンチ７２の側壁上が覆われるような（開口部を有さない）マスクを用いて形成される（これについては後述する）。
【００４３】
これにより素子領域２１の端部のトランジスタセルＣ（第１トレンチ７１と第２トレンチ７２間のトランジスタセルＣ）であってもガードリング２５とソース領域１５が重畳することを回避でき、安定したトランジスタ動作を行うことができる。
【００４４】
また図１（Ｂ）では第２トレンチ７２の中央付近までガードリング２５が達している場合を示しているが、ガードリング２５の端部が達する位置はこれに限らない。ガードリング２５は、耐圧に応じて設計され、例えばその端部は第２トレンチ７２の右側の側壁部分とほぼ一致するものであってもよい。
【００４５】
次に、図２から図４を参照して第１の実施形態のＭＯＳＦＥＴ５０の製造方法について説明する。
【００４６】
まず図２（Ａ）を参照して、ｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層するなどした基板ＳＢを準備する。一例として、ｎ＋型シリコン半導体基板１上にエピタキシャル成長などによりｎ−型半導体層２を積層する。
【００４７】
基板の全面を熱酸化（例えば１０００℃程度）し、ｎ−型半導体層２の表面に、酸化膜（不図示）を形成し、フォトリソグラフィ工程によってガードリングの形成領域を露出させる。これをマスクとして、ｐ型不純物（例えばボロン（Ｂ））をイオン注入する。一例として注入エネルギーは５０ｋｅＶ、ドーズ量は１×１０１４／ｃｍ２である。
【００４８】
その後、熱処理（１０００℃〜１２００℃）を施し、注入したｐ型不純物を拡散する。これにより、ｎ−型半導体層２の外周付近に環状のガードリング２５を形成する（図１（Ａ）参照）。これらの形成深さは例えば４μｍ〜５μｍである。
【００４９】
次に、再び全面に酸化膜（不図示）を設けるなどしてフォトリソグラフィ工程によってチャネル層の形成領域を露出させる。これをマスクとして全面にｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば１２０ｋｅＶ〜４５０ｋｅＶであり、ドーズ量は、例えば２×１０１２／ｃｍ２である。その後熱処理（１１００℃）によりｐ型不純物を拡散し、ｐ型のチャネル層４を形成する。
【００５０】
図２（Ｂ）を参照して、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成する。その後、トレンチの開口部分を除いてレジスト膜によるマスクを形成する。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル層４が露出したトレンチ開口部を形成する。
【００５１】
ＣＶＤ酸化膜をマスクとしてトレンチ開口部のｎ−型半導体層２をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、複数のトレンチ７（第１トレンチ７１および第２トレンチ７２）を形成する。第１トレンチ７１はチャネル層４を貫通してｎ−型半導体層２まで達する。すなわち第１トレンチ７１は両側壁がチャネル層４と接する。第２トレンチ７２は最外部のトレンチ７ｏであり一方の側壁がチャネル層４と接し、他方の側壁がガードリング２５と接する。
【００５２】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜をエッチングにより除去する。
【００５３】
更に、全面を酸化してトレンチ７内壁にゲート酸化膜１１を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。
【００５４】
その後、不純物を含むポリシリコン層を全面に堆積する。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入してもよい。
【００５５】
引き続き周辺領域２２において基板ＳＢ表面に所望の形状のポリシリコン層が残存するようなマスクを設けてドライエッチングを行う。これにより、トレンチ７に埋設されたゲート電極１３が形成される。同時にゲート電極１３を基板ＳＢ表面に引き出し、周辺領域２２の基板ＳＢ表面に延在する導電層１３ｃが形成される。導電層１３ｃはこの断面において、これまでの工程において周辺領域２２に形成された（残存した）ＣＶＤ酸化膜やゲート酸化膜１１等の絶縁膜３０の上に形成される。また必要に応じて保護ダイオード（不図示）を構成するポリシリコン層が形成される。
【００５６】
図３（Ａ）を参照して、ボディ領域となる部分を露出したレジスト膜によるマスクＭ１１を設けて、選択的にｐ型不純物（例えばボロン（Ｂ））を例えばドーズ量２．０×１０１５／ｃｍ２でイオン注入する。
【００５７】
図３（Ｂ）を参照してソース領域となる部分を露出した新たなレジスト膜によるマスクＭ１２を設けて、選択的にｎ型不純物（例えばヒ素（Ａｓ））を例えばドーズ量５．０×１０１５／ｃｍ２程度でイオン注入する。
【００５８】
このときのマスクＭ１２の開口部（すなわちソース領域が形成される領域）は、第２トレンチ７２より内側のみに設けられる。つまり全てのトレンチについてこれに隣接する領域が開口されている従来のマスクと異なり、本実施形態のマスクＭ１２では第２トレンチ７２からガードリング２５までの領域には、ソース領域形成のための開口部は設けられていない。
【００５９】
尚、ソース領域を形成するためのイオン注入工程はボディ領域を形成するためのイオン注入工程より先に行ってもよい。
【００６０】
図４（Ａ）を参照して、マスクＭ１２を除去し、全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層の絶縁膜１６’をＣＶＤ法により堆積する。この時の熱処理により、ボディ領域とソース領域のそれぞれの形成領域に注入したｐ型不純物およびｎ型不純物を拡散し、ボディ領域１４とソース領域１５を形成する。
【００６１】
ガードリング２５に隣接する第２トレンチ７２の一方（ここでは右側）の側壁にはソース領域１５及びボディ領域１４が形成されず、ガードリング２５とこれらの領域とが重畳することを回避できる。
【００６２】
これによりトレンチ８に囲まれた領域がトランジスタセルＣとなり多数のＭＯＳＦＥＴのトランジスタセルＣが配置された素子領域２１が形成される。
【００６３】
図４（Ｂ）を参照して、レジスト膜によるマスク（不図示）を設けて絶縁膜１６’をエッチングし、ゲート電極１３上を覆う層間絶縁膜１６を形成するとともにソース領域１５の一部とボディ領域１４が露出するコンタクトホールＣＨを形成する。
【００６４】
その後アルミニウム等をスパッタ装置で全面に付着して、所望の形状にパターンニングし、素子領域２１全面を覆い、ソース領域１５およびボディ領域１４にコンタクトするソース電極１７を形成する。ソース電極１７は素子領域２１の端部付近においてガードリング２５の一部、および第２トレンチ７２上を覆う。
【００６５】
更に、ｎ＋型シリコン半導体基板１の裏面に金属蒸着などによりドレイン電極を形成し、図１に示す最終構造を得る。
【００６６】
本発明のＭＯＳＦＥＴは、複数のトレンチ７のうち少なくとも最外部のトレンチ７ｏは少なくとも一の側壁がガードリング２５と接し、当該一の側壁にはソース領域１５を配置しないものである。これにより、そのトレンチ７ｏ側壁部分においてはトランジスタ動作を行わず、ガードリング２５と接した場合でも不安定な動作を回避できる。従って、最外部のトレンチ７ｏは上記の構成に限らない。
【００６７】
図５は、本発明の第２の実施形態を示す図であり、図１（Ａ）のａ−ａ線の断面に相当する図である。図５（Ａ）の如く、最外部のトレンチ７ｏは、両側壁がガードリング２５と接しても良い。すなわち、第２トレンチ７２の外側に最外部のトレンチ７ｏとなる第３トレンチ７３が設けられてもよい。ガードリング２５は第２トレンチ７２まで達しており、第３トレンチ７３はガードリング２５の外周端と内周端の間に位置し、すなわち第３トレンチ７３は両側壁がガードリング２５と接している。この場合、第３トレンチ７３の両側壁にソース領域１５は配置されない。当該第３トレンチ７３内も絶縁膜（ゲート絶縁膜１１）で覆われポリシリコン層（ゲート電極１３）が埋設されるが、ソース領域１５は両側壁に配置されないためトランジスタ動作は行わない。
【００６８】
つまり素子領域２１の内側から、両側壁に沿ってトランジスタセルＣが配置される第１トレンチ７１片側の側壁のみに沿ってトランジスタセルＣが配置される第２トレンチ７２、そして両側壁ともにトランジスタセルＣが配置されない第３トレンチ７３が形成される。またソース電極１７は当該第３トレンチ７３上も覆っている。またトランジスタ動作を行わない第３トレンチ７３は、複数設けられてもよい。
【００６９】
側壁にソース領域１５が形成されない第３トレンチ７３を設けることにより、ガードリング２５を更に深く（幅を広く）形成することができる。この場合、ソース領域１５を形成するマスクは、第３トレンチ７３の両側壁と第２トレンチ７２の一方の側壁が覆われたマスクを用いる。
【００７０】
また、図５（Ｂ）の如く、ガードリング２５の端部はトレンチ７の間に位置してもよい。この場合、ガードリング２５の端部とは接しないが近接するトレンチ７は、その両側壁にソース領域１５が設けられてトランジスタ動作を行う第１トレンチ７１となってもよいし、ガードリング２５と近接しない側の側壁にのみソース領域１５が設けられて片側のみトランジスタ動作を行う第２トレンチ７２となってもよい。つまり破線のソース領域１５は、形成の有無が任意であることを示す。ガードリング２５端部から直近のソース領域１５までの距離が十分確保できれば第１トレンチ７１とし、距離が不足する場合は第２トレンチ７２とすればよい。尚、ここではガードリング２５内の第３トレンチ７３は複数の場合を示しているが１つであってもよい。
【００７１】
ソース領域１５を設けなければその領域（側壁）でトランジスタ動作を行なわず、ガードリング２５が接することによる不安定動作を回避できる。つまり、チャネル層４、トレンチ７及びボディ領域１４を形成するマスクは従前のマスクを使用し、これらがガードリング２５と接して又は重畳して形成されても問題はない。ソース領域１５形成のマスクＭ２２のみパターンを変更することで、マスクパターンの変更は最小限ですむ。尚、本発明は、トランジスタ動作を行わせない領域へのチャネル層４およびボディ領域１４の形成を排除するものではない。
【００７２】
このように、ソース領域１５の配置はソース領域１５形成のマスクのパターンで選択できる。つまり、耐圧の異なるＭＯＳＦＥＴを製造する場合において素子領域２１のパターンはガードリング２５の拡散幅に応じて、ソース領域１５を形成するマスクのマスク変更のみで対応できる。以下、図６から図８を参照して本実施形態の製造方法について説明する。
【００７３】
図６は、異なる耐圧のＭＯＳＦＥＴを示す断面図であり、図６（Ａ）が例えば第１の実施形態（図１Ｂ）の１００Ｖ〜１５０Ｖの耐圧のＭＯＳＦＥＴ（以下低耐圧ＭＯＳＦＥＴ５１）であり、図６（Ｂ）が例えば第２の実施形態（図５（Ａ））の２００Ｖ〜２５０Ｖの耐圧のＭＯＳＦＥＴ（以下高耐圧ＭＯＳＦＥＴ５２）である。これは以降の図７及び図８についても同様である。
【００７４】
これらを比較すると、図６（Ｂ）の高耐圧ＭＯＳＦＥＴ５２では耐圧が高いため、図６（Ａ）の低耐圧ＭＯＳＦＥＴ５１よりガードリング２５が深く形成され、横拡散も大きい。従って素子領域２１のソース領域１５のパターン（形成領域）のみ変更することで、２つの耐圧のＭＯＳＦＥＴの製造工程において、ソース領域１５形成以外のマスクを共通化できる。尚、ボディ領域１４およびチャネル層４形成のマスクをガードリング２５の形成領域に合わせてそれぞれ変更してもよいが、ソース領域１５のマスクのみ変更することでマスクのパターン変更の枚数を最小限にできる。
【００７５】
図７および図８は主にソース領域およびボディ領域を形成する工程について示しており、これ以外の製造工程は第１の実施形態と同様である。また低耐圧のＭＯＳＦＥＴ５１（図７（Ａ））と高耐圧ＭＯＳＦＥＴ５２（図７（Ｂ））を並べて記載しているが（図８も同様）、マスク共通化が可能となることを説明するためのものであり、これらが同時に製造されるということではない。
【００７６】
図７を参照して、ガードリングの形成領域が露出した酸化膜をマスクとして、ｐ型不純物をそれぞれの耐圧に応じた条件でイオン注入する。
【００７７】
次に、図示しないマスクを設けてｐ型不純物をイオン注入、及び拡散し、チャネル層４を形成する。
【００７８】
以降は第１の実施形態と同様の工程を行い、トレンチ７（第１トレンチ７１、第２トレンチ７２、第３トレンチ７３）、ゲート絶縁膜１１およびゲート電極１３（導電層１３ｃ）を形成する。
【００７９】
その後、ボディ領域の形成領域が露出したマスクＭ２１を設けてｐ型不純物をイオン注入する。このようにチャネル層４、トレンチ７およびボディ領域１４を形成するマスクは、共用できる。
【００８０】
図８を参照して、ソース領域の形成領域が露出した新たなマスクＭ２２ａ，Ｍ２２ｂを設けてｎ型不純物をイオン注入する。この時、低耐圧ＭＯＳＦＥＴ５１と高耐圧ＭＯＳＦＥＴ５２はソース領域１５の形成領域が異なるため別のマスクＭ２２ａ，Ｍ２２ｂを用いる。
【００８１】
このように、本発明では耐圧の異なるＭＯＳＦＥＴに対して少ないマスク変更（本実施形態ではソース形成用のマスク変更のみ）で可能にした。従って、複数の耐圧に対応した（シリーズ化した）ＭＯＳＦＥＴの製造方法であっても、マスク変更を削減し、製造コストを低減することができる。
【００８２】
以上、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴに関しても同様に実施でき、同様の効果が得られる。また、ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴのｎ＋型シリコン半導体基板１の下にｐ型半導体層を配置したＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）等の絶縁ゲート型半導体素子であっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【００８３】
１    ｎ＋型シリコン半導体基板
２    ｎ−型半導体層
４    チャネル層
８    ゲート電極
１４  ボディ領域
１５  ソース領域
１７  ソース電極
２５  ガードリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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