(57)【要約】【課題】浮遊容量の充放電に伴う無効電力及びアイドル電流によるアイドル電力によって発生する消費電力を低減することが可能な表示パネル駆動回路及び表示パネルを提供する。【解決手段】本発明のデータ線駆動回路１０は、データ電源１５の電圧が供給される高電位電源端子及び低電位電源端子と、画素回路にデータ電圧を出力するための信号出力端子とを有するデータドライバ１２と、低電位電源端子と接地端子との間に配置され、データドライバ１２から低電位電源端子を介して流れる電流に対応した電荷を回収する回収コンデンサ１３と、回収コンデンサ１３に接続され回収コンデンサ１３に回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧をデータ電源１５に回生させる昇圧回路１４とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
高電位側の電源電位が設定される高電位電源端子と、前記高電位側の電源電位よりも低い低電位側の電源電位が設定される低電位電源端子と、画素回路に信号電圧を出力するための信号出力端子とを有するドライバ回路と、
前記低電位電源端子と接地電位が設定される接地端子との間に配置され、前記ドライバ回路から前記低電位電源端子を介して流れる電流に対応した電荷を回収する回収コンデンサと、
前記回収コンデンサに接続され、当該回収コンデンサに回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧を、表示パネルを駆動するための電源に回生させる昇圧回路とを備える
表示パネル駆動回路。
【請求項２】
前記ドライバ回路は、前記高電位電源端子と前記低電位電源端子との間に配置された、直列に接続された第１及び第２のスイッチ素子で構成され、
前記第１のスイッチ素子及び前記第２のスイッチ素子の接続点が、前記信号出力端子に接続され、
前記ドライバ回路は、前記第１のスイッチ素子及び前記第２のスイッチ素子の導通及び非導通が排他的に切り換えられることにより、前記信号出力端子と前記画素回路とを接続する配線に対して高電位である第１電圧または低電位である第２電圧を印加し、
前記回収コンデンサは、前記配線に印加される電圧が、前記第１電圧から前記第２電圧へと切り替わる場合に、前記配線に蓄積された電荷を、前記低電位電源端子を介して回収する
請求項１に記載の表示パネル駆動回路。
【請求項３】
前記ドライバ回路は、前記高電位電源端子と前記低電位電源端子との間に配置され、前記高電位電源端子から前記低電位電源端子に向けて定常的にアイドル電流が流れる差動増幅回路で構成され、
前記回収コンデンサは、前記アイドル電流に対応した電荷を、前記低電位電源端子を介して回収する
請求項１に記載の表示パネル駆動回路。
【請求項４】
前記昇圧回路は、昇圧チョッパ回路であり、
一端が前記低電位電源端子に接続されたインダクタ素子と、
一端が前記インダクタ素子の他端に接続され、他端が前記接地端子に接続されたスイッチ素子と、
アノード端子が、前記インダクタ素子の他端に接続され、カソード端子が前記高電位電源端子に接続されたダイオード素子とを備える
請求項１〜３のうちいずれか１項に記載の表示パネル駆動回路。
【請求項５】
前記昇圧回路は、
前記回収コンデンサの電圧を交流電圧に変換するインバータ回路と、
前記交流電圧を、昇圧された直流電圧に変換するコッククロフトウォルトン回路と、
アノード端子が、前記コッククロフトウォルトン回路の昇圧出力端に接続され、カソード端子が前記高電位電源端子に接続されたダイオード素子とを備える
請求項１〜３のうちいずれか１項に記載の表示パネル駆動回路。
【請求項６】
前記昇圧回路は、
複数のダイオード素子及び複数のスイッチ素子からなり、回路素子の接続関係を切り換える切換回路と、
前記回収コンデンサが前記低電位電源端子を介して流れる電流に対応した電荷を回収する場合には前記切換回路により前記回収コンデンサと並列に接続され、前記回収コンデンサに回収された電荷に対応した電圧を昇圧する場合には前記切換回路により前記回収コンデンサと直列に接続される複数のコンデンサと、
アノード端子が、前記複数のコンデンサのうち前記回収コンデンサからみて最終段に配置されたコンデンサに接続され、カソード端子が前記電源に接続されたダイオード素子とを備える
請求項1〜３のうちいずれか１項に記載の表示パネル駆動回路。
【請求項７】
さらに、
前記回収コンデンサの電圧が、所定の閾値電圧以上となった場合に、前記昇圧回路に対して昇圧動作を開始させる昇圧判定部を備える
請求項１〜６のうちいずれか１項に記載の表示パネル駆動回路。
【請求項８】
基板上に行列状に配置された複数の画素を有する画素部と、
画素列に対応して配置され、高電位側の電源電位が設定される高電位電源端子と、前記高電位側の電源電位よりも低い低電位側の電源電位が設定される低電位電源端子と、画素回路に信号電圧を出力する信号出力端子とを有するドライバ回路と、
前記低電位電源端子と接地電位が設定される接地端子との間に配置され、前記ドライバ回路から前記低電位電源端子を介して前記接地端子に向けて流れる電流に対応した電荷を回収する回収コンデンサと、
前記回収コンデンサに接続され、当該回収コンデンサに回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧を表示パネルを駆動するための電源に回生させる昇圧回路とを備え、
前記回収コンデンサは、前記基板上であって前記画素部の周辺領域に形成されている
表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル駆動回路に関し、特に、アクティブマトリクス型表示装置を低消費電力化するための表示パネル駆動回路に関する。
【背景技術】
【０００２】
有機及び無機ＥＬ、又はＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）等のような発光素子をアレイ状に組み合わせ、ドットマトリクスにより文字表示を行うディスプレイは、テレビ、携帯端末等に広く利用されている。特に、低温ポリシリコン等による薄膜トランジスタとこれらの発光素子とを組み合わせたアクティブマトリクス型と呼ばれるディスプレイは、単純マトリクス駆動のディスプレイと比較して、低消費電力、高輝度、高コントラスト、高精細等の優位性を持っており近年注目されている。アクティブマトリクス型のディスプレイは、各画素にメモリ機能を有する保持容量を有し、高精細化に有利なため、高精細フラットパネルディスプレイに広く利用されている。
【０００３】
アクティブマトリクス方式で駆動する従来の表示装置が特許文献１に開示されている。
【０００４】
図１３は、特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。同図は、表示装置９００が有する、マトリクス状に配置された複数の画素のうち、１画素の画素回路を抜粋して示している。表示装置９００は、画素列ごとに配置されたデータ線９０１と、画素行ごとに配置された走査線９０２と、電源線９０３と、選択トランジスタ９０４と、駆動トランジスタ９０５と、表示素子９０６とを備える。なお、図示していないが、表示装置９００は、駆動トランジスタ９０５のゲート−ソース間、またはゲート−ドレイン間に保持容量を有している。この画素回路によれば、選択トランジスタ９０４の走査電極に接続された走査線９０２にＯＮ電圧が印加されると、選択トランジスタ９０４が導通状態となり、当該導通状態の間にデータ線９０１から保持容量にデータ電圧が書き込まれる。保持容量に書き込まれたデータ電圧により、駆動トランジスタ９０５が導通状態となり、このとき流れるドレイン電流、または、データ電圧により表示素子９０６は表示動作を行う。
【０００５】
上述した表示装置９００は、例えば、コンピュータの端末、パソコンのモニタ、テレビ等に用いられるが、動画表示を行うためには、各画素の輝度が変化する階調表示が出来ることが必要不可欠である。表示装置９００を用いて階調表示する方法としては、大きくアナログ階調制御方式及びディジタル階調制御方式が挙げられる。
【０００６】
アナログ階調制御方式では、階調データを含む映像信号が、アナログ電圧値に変換され、データ線９０１に伝達される。そして、選択トランジスタ９０４のＯＮ期間に、当該アナログ電圧値は駆動トランジスタ９０５の保持容量に印加される。これにより、表示素子９０６は、当該アナログ電圧値に応じた輝度で発光する。また選択トランジスタ９０４のＯＦＦ期間においても、保持容量により当該アナログ電圧値が保持されているので、駆動トランジスタ９０５の走査電極には上記電圧が印加され続け、非選択期間においても表示素子９０６は、発光を持続する。
【０００７】
一方、ディジタル階調制御方式では、階調データを含む映像信号が、デジタル電圧値に変換され、保持容量に印加される。例えば、時分割駆動によるディジタル階調制御方式では、基本的にＯＮ電圧及びＯＦＦ電圧の２値のみを有するデータ電圧が印加される。この２値のデータ電圧による書込み動作と表示動作との単位表示動作をサブフィールド期間として繰り返すことにより、表示階調が制御されるので、アナログ階調制御方式と比べてＤ／Ａコンバータが不要である。その分、時分割駆動によるディジタル階調制御方式は、データ電圧の制御が簡単でデータドライバの回路規模が小さいというメリットを有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１４８８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したディジタル階調制御方式では、書込み動作及び表示動作の単位表示動作を繰り返すことにより、表示階調を制御する。
【００１０】
しかしながら、走査線やデータ線には、クロス容量に代表される浮遊容量が存在する。各画素へのデータ電圧の書き込みには、走査線駆動回路及びデータ線駆動回路から走査線及びデータ線に走査電圧及びデータ電圧を印加する必要があるが、これらの電圧を印加する際には、浮遊容量にも同時に充放電する必要がある。例えば、１サブフィールドの画面を表示するには、走査線には１本に付き１回、データ線には１本に付き最大で水平ライン数の１／２回、浮遊容量にも充放電する必要がある。この浮遊容量の充放電に必要な電力は無効電力と呼ばれる無駄な電力であり、走査線駆動回路やデータ線駆動回路の消費電力の増大を招く。ディジタル駆動では１画面を１０サブフィールド程度使用して表示するため、走査線駆動回路やデータ線駆動回路の消費電力はアナログ階調制御と比べて約１０倍にも増大する。例えば、データ線駆動回路の損失がアナログ階調制御方式では１Ｗであるとすれば、ディジタル階調制御方式では１０Ｗとなってしまう。
【００１１】
これに対し、ディジタル階調制御方式における従来の走査線駆動回路やデータ線駆動回路では、上記廃棄電力を含んだ書き込みに関連する消費電力の低減対策が十分ではない。
【００１２】
図１４は、従来のデータ線駆動回路の廃棄電力を説明する回路の概念図である。同図には、データ線駆動回路における廃棄電力が一例として挙げられている。図１４に記載された従来のデータ線駆動回路９１０では、データ線９０１ごとに配置されたデータドライバ９１２によりデータ電源９１５のハイレベルのデータ電圧をデータ線９０１に印加する際に、データ線９０１の浮遊容量Ｃｐに無効電荷を蓄積することとなる。この状態で、データドライバ９１２がローレベルのデータ電圧をデータ線９０１に印加してデータ線９０１の電位を変化させる際、浮遊容量Ｃｐに蓄積された無効電荷は必要以上に接地端子へと放出されている。つまり、表示パネルのＯＮ／ＯＦＦ動作に必要な電圧以上にデータ電圧が低下し、無効電力が廃棄されている。
【００１３】
一方、前述した従来のアナログ階調制御方式においても、走査線駆動回路やデータ線駆動回路の無効電力は少ないものの、データドライバは、任意のアナログ電圧値を出力するために、定常的にアイドル電流を流す必要があり、当該アイドル電流を含む消費電力の低減対策が十分ではない。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、浮遊容量の充放電に伴う無効電力及びアイドル電流によるアイドル電力を含む消費電力を低減することが可能な表示パネル駆動回路及び表示パネルを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の一態様に係る表示パネル駆動回路は、高電位側の電源電位が設定される高電位電源端子と、前記高電位側の電源電位よりも低い低電位側の電源電位が設定される低電位電源端子と、画素回路に信号電圧を出力するための信号出力端子とを有するドライバ回路と、前記低電位電源端子と接地電位が設定される接地端子との間に配置され、前記ドライバ回路から前記低電位電源端子を介して流れる電流に対応した電荷を回収する回収コンデンサと、前記回収コンデンサに接続され、当該回収コンデンサに回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧を、表示パネルを駆動するための電源に回生させる昇圧回路とを備えることを特徴とする。
【００１６】
この構成によれば、従来ドライバ回路から低電位端子を介して接地端子に流れ込んでいた電流を、回収コンデンサ１３により回収し、当該回収した電力を有効電力として再利用できるので消費電力を低減することが可能となる。
【００１７】
また、本発明の一態様に係る表示パネル駆動回路は、前記ドライバ回路は、前記高電位電源端子と前記低電位電源端子との間に配置された、直列に接続された第１及び第２のスイッチ素子で構成され、前記第１のスイッチ素子及び前記第２のスイッチ素子の接続点が、前記信号出力端子に接続され、前記ドライバ回路は、前記第１のスイッチ素子及び前記第２のスイッチ素子の導通及び非導通が排他的に切り換えられることにより、前記信号出力端子と前記画素回路とを接続する配線に対して高電位である第１電圧または低電位である第２電圧を印加し、前記回収コンデンサは、前記配線に印加される電圧が、前記第１電圧から前記第２電圧へと切り替わる場合に、前記配線に蓄積された電荷を、前記低電位電源端子を介して回収してもよい。
【００１８】
これにより、配線の浮遊容量に蓄積された電荷に応じた無効電力が回収コンデンサにより回収され、昇圧回路により電源に回生される。よって、回収した電力を有効電力として再利用できるので、無効電力を含む消費電力を低減することが可能となる。
【００１９】
また、本発明の一態様に係る表示パネル駆動回路は、前記ドライバ回路は、前記高電位電源端子と前記低電位電源端子との間に配置され、前記高電位電源端子から前記低電位電源端子に向けて定常的にアイドル電流が流れる差動増幅回路で構成され、前記回収コンデンサは、前記アイドル電流に対応した電荷を、前記低電位電源端子を介して回収してもよい。
【００２０】
これにより、ドライバ回路のアイドル電流が回収コンデンサにより回収され、昇圧回路により電源に回生される。よって、回収した電力を有効電力として再利用できるので、アイドル電力を含む消費電力を低減することが可能となる。
【００２１】
また、前記昇圧回路は、昇圧チョッパ回路であり、一端が前記低電位電源端子に接続されたインダクタ素子と、一端が前記インダクタ素子の他端に接続され、他端が前記接地端子に接続されたスイッチ素子と、アノード端子が、前記インダクタ素子の他端に接続され、カソード端子が前記高電位電源端子に接続されたダイオード素子とを備えてもよい。
【００２２】
これにより、インダクタ素子、スイッチ素子、及びダイオード素子からなる簡単な回路構成で昇圧回路を構成できるので、表示パネル駆動回路の簡素化が図られる。
【００２３】
また、前記昇圧回路は、前記回収コンデンサの電圧を交流電圧に変換するインバータ回路と、前記交流電圧を、昇圧された直流電圧に変換するコッククロフトウォルトン回路と、アノード端子が、前記コッククロフトウォルトン回路の昇圧出力端に接続され、カソード端子が前記高電位電源端子に接続されたダイオード素子とを備えてもよい。
【００２４】
これにより、コッククロフトウォルトン回路のダイオード及びコンデンサの配置数を適切に設定することで、回収コンデンサの電圧を任意の昇圧度で昇圧することが可能となる。
【００２５】
また、前記昇圧回路は、複数のダイオード素子及び複数のスイッチ素子からなり、回路素子の接続関係を切り換える切換回路と、前記回収コンデンサが前記低電位電源端子を介して流れる電流に対応した電荷を回収する場合には前記切換回路により前記回収コンデンサと並列に接続され、前記回収コンデンサに回収された電荷に対応した電圧を昇圧する場合には前記切換回路により前記回収コンデンサと直列に接続される複数のコンデンサと、アノード端子が、前記複数のコンデンサのうち前記回収コンデンサからみて最終段に配置されたコンデンサに接続され、カソード端子が前記電源に接続されたダイオード素子とを備えてもよい。
【００２６】
これにより、コンデンサ素子、スイッチ素子、及びダイオード素子からなる簡単な回路構成で昇圧回路を構成できるので、表示パネル駆動回路の簡素化が図られる。
【００２７】
また、さらに、前記回収コンデンサの電圧が、所定の閾値電圧以上となった場合に、前記昇圧回路に対して昇圧動作を開始させる昇圧判定部を備えてもよい。
【００２８】
これにより、ドライバ回路の低電位端子の電位が、確実に所定の閾値電圧より大きくならないので、表示パネル駆動回路の正常な動作が高精度に維持される。
【００２９】
また、本発明は、このような特徴的な手段を備える表示パネル駆動回路として実現することができるだけでなく、表示パネル駆動回路に含まれる特徴的な手段を備える表示パネルとして実現することができる。
【００３０】
本発明の一態様に係る表示パネルは、基板上に行列状に配置された複数の画素を有する画素部と、画素列に対応して配置され、高電位側の電源電位が設定される高電位電源端子と、前記高電位側の電源電位よりも低い低電位側の電源電位が設定される低電位電源端子と、画素回路に信号電圧を出力する信号出力端子とを有するドライバ回路と、前記低電位電源端子と接地電位が設定される接地端子との間に配置され、前記ドライバ回路から前記低電位電源端子を介して前記接地端子に向けて流れる電流に対応した電荷を回収する回収コンデンサと、前記回収コンデンサに接続され、当該回収コンデンサに回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧を表示パネルを駆動するための電源に回生させる昇圧回路とを備え、前記回収コンデンサは、前記基板上であって前記表示部の周辺領域に形成されていることを特徴とする。
【００３１】
これによれば、表示パネル内に本来形成されるべき金属薄膜や誘電体を利用し、表示領域以外のスペースを有効に活用して回収コンデンサを形成できるので、信号処理機能を有する表示パネルを安価に製造することが可能となる。
【発明の効果】
【００３２】
本発明の表示パネル駆動回路によれば、表示パネルにおける走査線やデータ線の浮遊容量の充放電に伴う無効電力及びアイドル電力を回収し、当該回収した電力を有効電力として再利用できるので、消費電力を低減することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の表示パネルの電気的な構成を示すブロック図である。
【図２】本発明の実施の形態１に係るデータ線駆動回路及びその周辺回路を表す回路ブロック図である。
【図３】本発明の実施の形態１に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。
【図４】本発明の実施の形態１に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。
【図５】本発明の実施の形態１の変形例に係るアナログ駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。
【図６】本発明の実施の形態１の変形例に係るアナログ駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。
【図７】本発明の実施の形態２に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。
【図８】本発明の実施の形態２に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。
【図９】本発明の実施の形態３に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。
【図１０】本発明の実施の形態３に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。
【図１１】本発明の実施の形態４に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。
【図１２】本発明の実施の形態４に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。
【図１３】特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。
【図１４】従来のデータ線駆動回路の廃棄電力を説明する回路の概念図である。
【発明を実施するための形態】
【００３４】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１は、本発明の表示パネルの電気的な構成を示すブロック図である。同図における表示パネル１は、データ線駆動回路１０と、走査線駆動回路２０と、表示部３０とを備える。
【００３６】
表示部３０には、行列状に配置された複数の画素３０Ａが配置され、走査線２１が画素行ごとに配置され、データ線１１が画素列ごとに配置されている。一の画素３０Ａは、１本の走査線２１及び１本のデータ線１１に接続されている。
【００３７】
走査線駆動回路２０は、複数の走査線２１に接続されており、データ電圧を書き込む画素を行順次に選択するための走査電圧を走査線２１に出力する機能を有する表示パネル駆動回路である。
【００３８】
データ線駆動回路１０は、画素列に対応して配置されたデータドライバ１２を有する表示パネル駆動回路である。データドライバ１２の各々は、画素列ごとに配置されたデータ線１１の各々と接続され、データ電源１５の高電位側の電位が設定される高電位電源端子及び当該高電位側の電位よりも低い、データ電源１５の低電位側の電位が設定される低電位電源端子と、画素回路に信号電圧であるデータ電圧を出力するための出力端子とを有するドライバ回路である。データ線駆動回路１０は、時分割駆動によるディジタル階調制御方式では、基本的にＯＮ電圧及びＯＦＦ電圧の２値のみを有するデータ電圧をデータ線１１に印加する。この２値のデータ電圧による書込み動作と表示動作との単位表示動作が繰り返されることにより、表示階調が制御される。また、データ線駆動回路１０は、アナログ階調制御方式では、表示階調を表すアナログ電圧値を有するデータ電圧をデータ線１１に出力する。
【００３９】
なお、本発明では、表示パネル１の内部にデータ線駆動回路１０と、走査線駆動回路２０と、表示部３０とを備えているが、データ線駆動回路１０と、走査線駆動回路２０を表示パネル１の外部に配置し、フレキ基板によって電気的に接続する構成でもよい。
【００４０】
図２は、本発明の実施の形態１に係るデータ線駆動回路及びその周辺回路を表す回路ブロック図である。同図に記載されたデータ線駆動回路１０は、データドライバ１２と、回収コンデンサ１３と、昇圧回路１４と、データ電源１５とを備える。データドライバ１２は、画素列に対応して配置されており、それぞれ、データ線１１に接続されている。また、図２では、データ線１１は等価回路として表されており、浮遊容量Ｃｐが付加されている。図２では、データ線１１は、データドライバ１２と接続されていない端部が接地されているが、これは、浮遊容量Ｃｐを含むデータ線１１を等価回路的に表示したことによるものであり、実際には必ずしも当該端部が接地されている必要はない。
【００４１】
データドライバ１２は、高電位電源端子と低電位電源端子との間に配置された、直列に接続された第１のスイッチ素子であるスイッチングトランジスタ１２Ａ及び第２のスイッチ素子であるスイッチングトランジスタ１２Ｂで構成され、スイッチングトランジスタ１２Ａ及び１２Ｂの接続点は、データドライバ１２の出力端子に接続されている。
【００４２】
本実施の形態に係るデータ線駆動回路１０は、従来は廃棄していた、データ線に蓄積された電荷を、データドライバ１２の低電位側に配置された回収コンデンサ１３により回収する。例えば、ディジタル階調制御方式において、画素３０Ａへのデータ電圧の書き込み時には、スイッチングトランジスタ１２Ａをオン状態かつスイッチングトランジスタ１２Ｂをオフ状態としてデータ電源１５の第１電圧であるハイレベルのデータ電圧ＶＨを、選択されたデータ線１１へ印加する。この場合、選択されたデータ線１１の浮遊容量Ｃｐがデータ電圧ＶＨに対応して充電される。この状態で、次に、スイッチングトランジスタ１２Ａをオフ状態かつスイッチングトランジスタ１２Ｂをオン状態として第２電圧であるローレベルのデータ電圧ＶＬを、選択されたデータ線１１へ印加する。このとき、充電されていた浮遊容量Ｃｐからデータドライバ１２の低電位側へ向けて放電が開始される。このときの放電電力は、従来では表示パネル１の表示動作に寄与しない無効電力となるものである。
【００４３】
これに対し、本実施の形態に係るデータ線駆動回路１０は、上記無効電力を回収コンデンサ１３により回収する。つまり、回収コンデンサ１３は、データドライバ１２の低電位電源端子と接地端子との間に配置され、データドライバ１２から上記低電位電源端子を介して流れる電流に対応した電荷を回収する。このとき、回収コンデンサ１３の容量Ｃ０は、データ線１１の浮遊容量Ｃｐよりも十分に大きいことが望ましい。回収コンデンサ１３は、全てのデータ線１１からの廃棄電力を回収する機能を有するので、特に、表示パネル１が大画面及び高精細となりデータ線１１の本数が多くなればなるほど、容量Ｃ０を大きくすることが望ましい。
【００４４】
回収コンデンサ１３により回収された廃棄電力は、昇圧回路１４により昇圧されてデータ電源１５に回生される。これにより、無効電力である廃棄電力は、表示パネル１内において再利用される。
【００４５】
昇圧回路１４は、回収コンデンサ１３に接続され、回収コンデンサ１３に回収された電荷に対応した電圧を昇圧し、当該昇圧された電圧をデータ電源１５に回生させる機能を有する。
【００４６】
なお、データ電源１５は、データドライバ１２の電源でなくてもよく、できるだけ多くの電力を消費する低電圧の電源であることが好ましい。また、データ線１１のローレベルの電圧ＶＬに影響が無いように、回収コンデンサ１３に蓄積される電圧は低電圧に維持されることが好ましい。
【００４７】
一般的に、表示パネルのデータ線の場合、データ電圧は、１．５〜１０Ｖ程度の範囲で使用される為、当該データ電圧の範囲に影響しないよう、データドライバ１２の低電位電源端子の電位、つまり、回収コンデンサ１３の電圧は１．５Ｖ以下に維持されることが好ましい。この観点から、本発明では、回収コンデンサ１３の電圧がデータ電圧の最低レベルに上昇したことを検出または予測し、回収コンデンサ１３に蓄積された電荷を昇圧回路１４に移動させることとしている。
【００４８】
なお、回収コンデンサ１３は、データドライバ１２ごとに形成されてもよいし、データ線駆動回路１０内に１つ形成されてもよい。さらには、データドライバ１２を接続するフレキ基板や回路基板上に配置されてもよいし、表示部３０内であって複数の画素３０Ａが配置された表示領域の周辺領域（額縁領域）に形成されてもよい。
【００４９】
図３は、本発明の実施の形態１に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。同図には、データ線駆動回路１０の回路機能を具体的に説明するため、昇圧回路１４の具体的回路構成及び昇圧回路動作を制御する昇圧判定部１６が記載されている。また、データ線駆動回路１０の機能を簡潔に説明するため、便宜上データドライバ１２及びデータ線１１は１対のみ記載されている。
【００５０】
昇圧回路１４は、昇圧チョッパ回路であり、一端がデータドライバ１２の低電位電源端子に接続されたインダクタ１４１と、一端がインダクタ１４１の他端に接続され他端が接地端子に接続されたスイッチングトランジスタ１４２と、アノード端子がインダクタ１４１の他端に接続され、カソード端子がデータ電源１５に接続されたダイオード１４３とを備える。
【００５１】
インダクタ１４１は、オン状態のスイッチングトランジスタ１４２、回収コンデンサ１３及びインダクタ１４１で構成される閉ループに流れる電流により、回収コンデンサ１３の静電エネルギーを、電磁エネルギーとして蓄える機能を有する。
【００５２】
ダイオード１４３は、スイッチングトランジスタ１４２がオフ状態となることにより、インダクタ１４１に蓄えられた電磁エネルギーをデータ電源１５へ供給する機能を有する。
【００５３】
なお、インダクタ１４１は、データドライバ１２ごとに形成されてもよいし、データ線駆動回路１０内に１つ形成されてもよい。さらには、データドライバ１２を接続するフレキ基板や回路基板上に配置されてもよいし、表示部３０内であって複数の画素３０Ａが配置された表示領域の周辺領域（額縁領域）に形成されてもよい。
【００５４】
図４は、本発明の実施の形態１に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。同図には、図３に記載されたデータ線駆動回路１０の動作タイミングが記載されている。また、図４には、上から順に、データドライバ１２の出力端子の電位Ｖｃｐ（浮遊容量Ｃｐの電圧）、データドライバ１２の低電位電源端子の電位ＶＬ（回収コンデンサ１３の電圧）、及び、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２の経時変化が表されている。
【００５５】
まず、時刻ｔ０１において、データ線駆動回路１０は、所定のデータ線１１に対して、画素の２値表示に対応したデータ電圧ＶＨを印加する。以降、時刻ｔ０１から時刻ｔ０２の期間において、データ線駆動回路１０は、データ電圧ＶＨ及びＶＬを画素の２値表示に対応して交互に印加する。このとき、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬへと変化するたびに、浮遊容量Ｃｐから回収コンデンサ１３へ向けて放電電流が流れて回収コンデンサ１３の電圧ＶＬが上昇する。
【００５６】
次に、時刻ｔ０２において、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路１４を動作させる。つまり、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２をハイレベルとすることにより、昇圧回路１４を動作させる。これにより、時刻ｔ０２以降において、スイッチングトランジスタ１４２がオン状態となり、回収コンデンサ１３の静電エネルギーがインダクタ１４１の電磁エネルギーへと変換され、回収コンデンサ１３の電圧ＶＬは、ＶＬ０へと減少する。
【００５７】
なお、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えるか否かを検出する方法としては、例えば、図３に示されるように、昇圧判定部１６の差動増幅器１６１の正入力端子に回収コンデンサ１３の高電位電源端子を接続し、負入力端子に閾値電圧ＶＬｔｈを印加し、差分電圧を増幅して検出する方法が挙げられる。また、回収コンデンサ１３の電圧ＶＬを予測する方法としては、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬになる回数をカウントする方法や、前もって上記電圧ＶＬが増加するスピードを測定しておき、経過時間によって予測する方法が挙げられる。上述した差分電圧を検出して昇圧動作開始の判定をする昇圧判定部１６や経過時間を管理する回路は、データ線駆動回路１０内に配置されていてもよいし、また、表示パネル１の内部に配置されていてもよい。
【００５８】
次に、時刻ｔ０３において、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２をローレベルとする。これにより、インダクタ１４１の電磁エネルギーが、ダイオード１４３を介してデータ電源１５へと供給され、データ電源１５が昇圧される。
【００５９】
以降、時刻ｔ０４以降においても、時刻ｔ０１〜時刻ｔ０３の充放電動作、回収動作及び昇圧動作が繰り返される。
【００６０】
以上のデータ線駆動回路１０の動作により、データ線１１の浮遊容量Ｃｐに蓄積された電荷に応じた無効電力が回収コンデンサ１３により回収され、昇圧回路１４によりデータ電源１５に回生される。
【００６１】
以上のように、本実施の形態１に係るデータ線駆動回路１０によれば、表示パネル１におけるデータ線１１の浮遊容量Ｃｐの充放電に伴い発生する無効電力を回収コンデンサ１３により回収し、当該回収した電力を有効電力として再利用できるので、無効電力を含む消費電力を低減することが可能となる。なお、本実施の形態では、ディジタル駆動において、データ線１１のローレベルの電位ＶＬが、例えば、０〜１．５Ｖ程度の範囲で変動しても、画素の階調表示上、特に問題にならないことに着目したものである。また、例示したデータ線１１のローレベルの最適な電位ＶＬは、画素３０Ａが有する駆動トランジスタの特性や画質設定によって決定される。
【００６２】
また、本実施の形態１に係るデータ線駆動回路１０を用いて消費電力を低減した分、データ線１１のハイレベルの電位ＶＨを上昇させ、書き込み速度を向上させるという利用も可能である。
【００６３】
次に、本発明の実施の形態１において、アナログ駆動方式を適用した場合を説明する。
【００６４】
図５は、本発明の実施の形態１の変形例に係るアナログ駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。同図に記載されたデータ線駆動回路４０は、図３に記載されたデータ線駆動回路１０と比較して、データドライバ４２がオペアンプ４２Ａ及びＤ／Ａコンバータ４２Ｂで構成されている点が異なる。以下、データ線駆動回路１０と異なる点のみ、詳細に説明する。
【００６５】
図５に記載されたデータ線駆動回路４０において、データドライバ４２の低電位電源端子の電位ＶＬが変動しても、オペアンプ４２Ａは差動増幅器である為、データ線１１のアナログ出力電位には影響しない。ただし、データドライバ４２の低電位電源端子の電位ＶＬが、データドライバ４２の目標出力電圧よりも常に低い必要がある。
【００６６】
ここで、オペアンプ４２Ａは、高電位電源端子から低電位電源端子に向けて定常的にアイドル電流を発生させている差動増幅器である。本変形例では、従来廃棄していた上記アイドル電流による電荷を、データドライバ４２の低電位電源端子に回収コンデンサ１３を配置して回収している。つまり、回収コンデンサ１３は、上記アイドル電流に対応した電荷を、低電位電源端子を介して回収する。なお、回収コンデンサ１３の容量Ｃ０は、データ線１１の浮遊容量Ｃｐよりも十分に大きい。そして、回収コンデンサ１３に蓄積された電圧は、昇圧回路１４によって昇圧され、データ電源１５に回生される。
【００６７】
図６は、本発明の実施の形態１の変形例に係るアナログ駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。同図には、図５に記載されたデータ線駆動回路４０の動作タイミングが記載されている。また図６には、上から順に、データドライバ４２の出力端子の電位Ｖｃｐ（浮遊容量Ｃｐの電圧）、データドライバ４２の低電位電源端子の電位ＶＬ（回収コンデンサ１３の電圧）、及び、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２の経時変化が表されている。
【００６８】
まず、時刻ｔ１１において、データ線駆動回路４０は、所定のデータ線１１に対して、画素に表示する階調に対応したアナログ電圧を印加する。このアナログ電圧は、第１電圧であるデータ電圧ＶＨと第２電圧である電圧ＶＬの間に存在する。以降、時刻ｔ１１から時刻ｔ１２の期間において、データ線駆動回路４０は、画素に表示する階調に対応したアナログ電圧を印加する。ディジタル駆動方式では、アイドル電流がほとんど流れないため、データドライバ１２の出力端子の電位がＶＨからＶＬになるたびに回収コンデンサ１３の電圧ＶＬが上昇した。これに対し、本変形例のアナログ駆動方式では、定常的にオペアンプ４２Ａにアイドル電流が流れる。これにより、データドライバ４２の出力電位に拘わらず、常に回収コンデンサ１３へアイドル電流が流れ込み、回収コンデンサ１３の電圧ＶＬが時間と共に上昇する。
【００６９】
次に、時刻ｔ１２において、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路１４を動作させる。つまり、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２をハイレベルとすることにより昇圧回路１４を動作させる。これにより、時刻ｔ１２以降において、スイッチングトランジスタ１４２がオン状態となり、回収コンデンサ１３の静電エネルギーがインダクタ１４１の電磁エネルギーへと変換され、回収コンデンサ１３の電圧ＶＬは、ＶＬ０へと減少する。
【００７０】
なお、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えるか否かを検出する方法としては、データ線駆動回路１０と同様であるので、ここでは説明を省略する。
【００７１】
一方、時刻ｔ１３において、スイッチングトランジスタ１４２のゲート電圧Ｖ１４２をローレベルとする。これにより、インダクタ１４１の電磁エネルギーが、ダイオード１４３を介してデータ電源１５へと供給される。
【００７２】
以降、時刻ｔ１３以降においても、時刻ｔ１３までの回収動作及び昇圧動作が繰り返される。
【００７３】
以上のデータ線駆動回路４０の動作により、データドライバ４２のアイドル電流が回収コンデンサ１３により回収され、昇圧回路１４によりデータ電源１５に回生される。よって、データドライバ４２で発生するアイドル電流に対応したアイドル電力を回収コンデンサ１３により回収し、当該回収した電力を有効電力として再利用できるので、アイドル電力を含む消費電力を低減することが可能となる。
【００７４】
なお、本実施の形態では、昇圧回路１４は、データ線駆動回路１０または４０に対応して１回路であるものとして提示したが、回収コンデンサ１３ごとに昇圧回路１４が配置されてもよい。
【００７５】
（実施の形態２）
図７は、本発明の実施の形態２に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。本実施の形態では、実施の形態１に係るデータ線駆動回路１０と比較して、昇圧回路の回路構成のみが異なる。以下、データ線駆動回路１０と異なる点のみ詳細に説明する。
【００７６】
本実施の形態に係るデータ線駆動回路５０は、データドライバ１２と、回収コンデンサ１３と、昇圧回路５４と、データ電源１５とを備える。
【００７７】
昇圧回路５４は、フルブリッジインバータ回路と、コッククロフトウォルトン回路と、ダイオード５４５とで構成されている。
【００７８】
フルブリッジインバータ回路は、４つのスイッチングトランジスタ５４２Ａ、５４２Ｂ、５４３Ａ及び５４３Ｂで構成されている。回収コンデンサ１３の電圧を直流電圧源として、スイッチングトランジスタ５４２Ａ及び５４２Ｂと、スイッチングトランジスタ５４３Ａ及び５４３Ｂとが排他的にオンオフ制御されることにより、フルブリッジインバータ回路は、交流電圧を出力する。
【００７９】
コッククロフトウォルトン回路は、フルブリッジインバータ回路からの交流電圧が印加されるたびに各コンデンサ５４１Ａ、５４１Ｂ及び５４１Ｃに回収コンデンサ１３の電圧が蓄積される。
【００８０】
図８は、本発明の実施の形態２に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。同図には、図７に記載されたデータ線駆動回路５０の動作タイミングが記載されている。また図８には、上から順に、データドライバ１２の出力端子の電位Ｖｃｐ（浮遊容量Ｃｐの電圧）、データドライバ１２の低電位電源端子の電位ＶＬ（回収コンデンサ１３の電圧）、スイッチングトランジスタ５４２Ａ及び５４２Ｂのゲート電圧Ｖ５４２、及び、スイッチングトランジスタ５４３Ａ及び５４３Ｂのゲート電圧Ｖ５４３の経時変化が表されている。
【００８１】
まず、時刻ｔ２１において、データ線駆動回路５０は、所定のデータ線１１に対して、画素の２値表示に対応したデータ電圧ＶＨを印加する。以降、時刻ｔ２１から時刻ｔ２２の期間において、データ線駆動回路５０は、データ電圧ＶＨ及びＶＬを画素の２値表示に対応して交互に印加する。このとき、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬへと変化するたびに、浮遊容量Ｃｐから回収コンデンサ１３へ向けて放電電流が流れて回収コンデンサ１３の電圧ＶＬが上昇する。
【００８２】
次に、時刻ｔ２２において、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路５４を動作させる。具体的には、例えば、スイッチングトランジスタ５４２Ａ及び５４２Ｂをオン状態とし、かつ、スイッチングトランジスタ５４３Ａ及び５４３Ｂをオフ状態とする。これにより、ダイオード５４４Ａを通じてコンデンサ５４１Ａに回収コンデンサ１３の電圧が蓄積される。一方、回収コンデンサ１３の電圧ＶＬは、ＶＬ０へと減少する。
【００８３】
なお、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えるか否かを検出する方法としては、データ線駆動回路１０と同様であるので、ここでは説明を省略する。
【００８４】
次に、時刻ｔ２３において、スイッチングトランジスタ５４２Ａ及び５４２Ｂをオフ状態とし、回収コンデンサ１３からコンデンサ５４１Ａへの電荷移動が完了する。
【００８５】
次に、時刻ｔ２４において、データ線駆動回路５０は、所定のデータ線１１に対して、データ電圧ＶＨを印加する。以降、時刻ｔ２４から時刻ｔ２５の期間において、データ線駆動回路５０は、データ電圧ＶＨ及びＶＬを交互に印加する。このとき、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬへと変化するたびに、浮遊容量Ｃｐから回収コンデンサ１３へ向けて放電電流が流れて回収コンデンサ１３の電圧ＶＬが上昇する。
【００８６】
次に、時刻ｔ２５において、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路５４を動作させる。具体的には、スイッチングトランジスタ５４２Ａ及び５４２Ｂをオフ状態とし、かつ、スイッチングトランジスタ５４３Ａ及び５４３Ｂをオン状態とする。これにより、回収コンデンサ１３の電圧とコンデンサ５４１Ａの電圧（回収コンデンサ１３の電圧）との合計電圧がダイオード５４４Ｂを通ってコンデンサ５４１Ｂに蓄積される。一方、回収コンデンサ１３の電圧ＶＬは、ＶＬ０へと減少する。
【００８７】
次に、時刻ｔ２６において、スイッチングトランジスタ５４３Ａ及び５４３Ｂをオフ状態とし、回収コンデンサ１３からコンデンサ５４１Ｂへの電荷移動が完了する。
【００８８】
次に、時刻ｔ２６以降において、データ線駆動回路５０は、データ電圧ＶＨ及びＶＬを交互に印加する。このとき、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬへと変化するたびに、浮遊容量Ｃｐから回収コンデンサ１３へ向けて放電電流が流れて回収コンデンサ１３の電圧ＶＬが上昇する。その後、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路５４を動作させる。具体的には、スイッチングトランジスタ５４２Ａ及び５４２Ｂをオン状態とし、かつ、スイッチングトランジスタ５４３Ａ及び５４３Ｂをオフ状態とする。これにより、回収コンデンサ１３の電圧とコンデンサ５４１Ｂの電圧（回収コンデンサ１３の２倍の電圧）との合計電圧がダイオード５４４Ｃを通じてコンデンサ５４１Ｃ及びコンデンサ５４１Ａに蓄積される。そして、コンデンサ５４１Ｃとコンデンサ５４１Ａとの合計電圧（回収コンデンサ１３の３倍の電圧）がダイオード５４５を通じてデータ電源１５に回生される。
【００８９】
よって、図７に記載されたデータ線駆動回路５０では、回収コンデンサ１３に充電される電圧の３倍の電圧がデータ電源１５に回生される。なお、コッククロフトウォルトン回路のダイオード及びコンデンサをさらに増やすことで、回収コンデンサ１３の電圧を数十倍程度に昇圧することが可能となる。
【００９０】
以上のデータ線駆動回路５０の動作により、データ線１１の浮遊容量Ｃｐに蓄積された電荷に応じた無効電力が回収コンデンサ１３により回収され、昇圧回路５４によりデータ電源１５に回生される。よって、回収した電力を有効電力として再利用できるので、無効電力を含む消費電力を低減することが可能となる。
【００９１】
なお、本実施の形態では、昇圧回路５４は、データ線駆動回路５０に対応して１回路であるものとして提示したが、回収コンデンサ１３ごとに昇圧回路５４が配置されてもよい。
【００９２】
また、昇圧回路５４は、ディジタル駆動でもアナログ駆動でも同様の構成であり、同様の効果が奏されるので、本実施の形態ではアナログ駆動についての説明は省略する。
【００９３】
（実施の形態３）
図９は、本発明の実施の形態３に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。本実施の形態では、実施の形態２に係るデータ線駆動回路５０と比較して、昇圧回路及び回収コンデンサの構成が異なる。以下、データ線駆動回路５０と異なる点のみ詳細に説明する。
【００９４】
本実施の形態に係るデータ線駆動回路６０は、データドライバ１２と、回収コンデンサ６３Ａ及び６３Ｂと、昇圧回路６４と、データ電源１５とを備える。
【００９５】
昇圧回路６４は、ハーフブリッジインバータ回路と、コッククロフトウォルトン回路と、ダイオード６４５とで構成されている。
【００９６】
ハーフブリッジインバータ回路は、２つのスイッチングトランジスタ６４２及び６４３で構成されている。回収コンデンサ６３Ａ及び６３Ｂの電圧を直流電圧源として、スイッチングトランジスタ６４２と、スイッチングトランジスタ６４３とが排他的にオンオフ制御されることにより、ハーフブリッジインバータ回路は、交流電圧を出力する。
【００９７】
コッククロフトウォルトン回路は、ハーフブリッジインバータ回路からの交流電圧が印加されるたびに各コンデンサ６４１Ａ、６４１Ｂ及び６４１Ｃに回収コンデンサ６３Ａ及び６３Ｂの電圧が蓄積される。
【００９８】
実施の形態２に係る昇圧回路５４のフルブリッジインバータ回路の機能を、本実施の形態に係る昇圧回路６４が有するハーフブリッジインバータ回路の機能と同等にするには、回収コンデンサを直列に２分割する必要があるが、これにより、ブリッジ回路のスイッチ数を削減できる。
【００９９】
図１０は、本発明の実施の形態３に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。回収コンデンサ６３Ａ及び６３Ｂへの充電動作、ならびに、ハーフブリッジインバータ回路及びコッククロフトウォルトン回路によるコンデンサ６４１Ｃ、６４１Ｂ及び６４１Ｃの昇圧動作の詳細は、図８に記載されたデータ線駆動回路５０の動作と実質的に同様である。よって、ここでは、これらの動作の詳細説明を省略する。
【０１００】
よって、図９に記載されたデータ線駆動回路６０では、回収コンデンサ６３Ａ及び６３Ｂに充電される電圧の３倍の電圧がデータ電源１５に回生される。なお、コッククロフトウォルトン回路のダイオード及びコンデンサをさらに増やすことで、回収コンデンサ１３の電圧を数十倍程度に昇圧することが可能となる。
【０１０１】
以上のデータ線駆動回路６０の動作により、データ線１１の浮遊容量Ｃｐに蓄積された電荷に応じた無効電力が回収コンデンサ１３により回収され、昇圧回路６４によりデータ電源１５に回生される。よって、回収した電力を有効電力として再利用できるので、無効電力を含む消費電力を低減することが可能となる。
【０１０２】
なお、本実施の形態では、昇圧回路６４は、データ線駆動回路６０に対応して１回路であるものとして提示したが、回収コンデンサ１３ごとに昇圧回路６４が配置されてもよい。
【０１０３】
また、昇圧回路６４は、ディジタル駆動でもアナログ駆動でも同様の構成であり、同様の効果が奏されるので、本実施の形態ではアナログ駆動についての説明は省略する。
【０１０４】
（実施の形態４）
図１１は、本発明の実施の形態４に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の具体的構成を示す図である。本実施の形態では、実施の形態１に係るデータ線駆動回路１０と比較して、昇圧回路の構成のみが異なる。以下、データ線駆動回路１０と異なる点のみ詳細に説明する。
【０１０５】
本実施の形態に係るデータ線駆動回路７０は、データドライバ１２と、回収コンデンサ１３と、昇圧回路７４と、データ電源１５とを備える。
【０１０６】
昇圧回路７４は、いわゆる、チャージポンプを構成している。具体的には、昇圧回路７４は、ダイオード７４４Ａ、７４４Ｂ、スイッチングトランジスタ７４２Ａ、７４２Ｂ、７４３Ａ及び７４３Ｂからなる切換回路と、コンデンサ７４１Ａ及び７４１Ｂと、ダイオード７４５とを有する。
【０１０７】
切換回路は、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂの接続関係を切り換える機能を有する。具体的には、回収コンデンサ１３がデータドライバ１２の低電位電源端子を介して流れる電流に対応した電荷を回収する場合には、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂを並列に接続する。一方、回収コンデンサ１３に回収された電荷に対応した電圧を昇圧する場合には、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂを直列に接続する。
【０１０８】
ダイオード７４５は、アノード端子が、回収コンデンサ１３からみて最終段に配置されたコンデンサ７４１Ｂに接続され、カソード端子がデータ電源１５に接続され、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂの加算電圧である昇圧電圧を、データ電源１５へ供給する。
【０１０９】
図１２は、本発明の実施の形態４に係るディジタル駆動方式のデータ線駆動回路及びその周辺回路の駆動タイミングチャートである。同図には、図１１に記載されたデータ線駆動回路７０の動作タイミングが記載されている。また図１２には、上から順に、データドライバ１２の出力端子の電位Ｖｃｐ（浮遊容量Ｃｐの電圧）、データドライバ１２の低電位電源端子の電位ＶＬ（回収コンデンサ１３の電圧）、スイッチングトランジスタ７４２Ａ及び７４２Ｂのゲート電圧Ｖ７４２、及び、スイッチングトランジスタ７４３Ａ及び７４３Ｂのゲート電圧Ｖ７４３の経時変化が表されている。
【０１１０】
まず、時刻ｔ４１において、データ線駆動回路７０は、所定のデータ線１１に対して、データ電圧ＶＨを印加する。以降、時刻ｔ４１から時刻ｔ４２の期間において、データ線駆動回路７０は、データ電圧ＶＨ及びＶＬを交互に印加する。このとき、データドライバ１２の出力端子の電位ＶｃｐがＶＨからＶＬへと変化するたびに、浮遊容量Ｃｐから回収コンデンサ１３へ向けて放電電流が流れて回収コンデンサ１３の電圧ＶＬが上昇する。また、時刻ｔ４１から時刻ｔ４２の期間には、スイッチングトランジスタ７４３Ａ及び７４３Ｂがオン状態、かつ、スイッチングトランジスタ７４２Ａ及び７４２Ｂがオフ状態となっているので、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂが並列接続されている。従って、この期間では、回収コンデンサ１３が充電されるとともに、コンデンサ７４１Ａ及び７４１Ｂも、浮遊容量Ｃｐからの無効電力に対応して充電される。
【０１１１】
次に、時刻ｔ４２において、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えることを検出または予測することにより、昇圧回路７４を昇圧動作させる。具体的には、例えば、スイッチングトランジスタ７４２Ａ及び７４２Ｂをオン状態とし、かつ、スイッチングトランジスタ７４３Ａ及び７４３Ｂをオフ状態とする。これにより、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂが直列に接続され、回収コンデンサ１３から見て最終段に配置されたコンデンサ７４１Ｂの高電位電源端子の電位が上昇し、回収コンデンサの電圧の３倍の電圧がデータ電源１５に回生される。
【０１１２】
なお、回収コンデンサ１３の電圧ＶＬが閾値電圧ＶＬｔｈを超えるか否かを検出する方法としては、データ線駆動回路１０と同様であるので、ここでは説明を省略する。
【０１１３】
次に、時刻ｔ４３において、スイッチングトランジスタ７４３Ａ及び７４３Ｂをオン状態、かつ、スイッチングトランジスタ７４２Ａ及び７４２Ｂをオフ状態とし、回収コンデンサ１３、コンデンサ７４１Ａ及び７４１Ｂによる昇圧動作が完了する。
【０１１４】
以降、時刻ｔ４３以降においても、時刻ｔ４３までの回収動作及び昇圧動作が繰り返される。
【０１１５】
以上のデータ線駆動回路７０の動作により、データ線１１の浮遊容量Ｃｐに蓄積された電荷に応じた無効電力が回収コンデンサ１３により回収され、昇圧回路７４によりデータ電源１５に回生される。よって、回収した電力を有効電力として再利用できるので、無効電力を含む消費電力を低減することが可能となる。
【０１１６】
なお、本実施の形態では、昇圧回路７４は、データ線駆動回路７０に対応して１回路であるものとして提示したが、回収コンデンサ１３ごとに昇圧回路７４が配置されてもよい。
【０１１７】
また、昇圧回路７４は、ディジタル駆動でもアナログ駆動でも同様の構成であり、同様の効果が奏されるので、本実施の形態ではアナログ駆動についての説明は省略する。
【０１１８】
以上、本発明に係る表示パネル駆動回路及び表示パネルについて実施の形態１〜４に基づき説明したが、本発明に係る表示パネル駆動回路及び表示パネルは、上述した実施の形態１〜４に限定されるものではない。実施の形態１〜４に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示パネル駆動回路及び表示パネルを内蔵した各種機器も本発明に含まれる。
【０１１９】
上述した実施の形態１〜４において、回収コンデンサ及び昇圧回路を構成するコンデンサは、データドライバの内部に作成して使用もよい。また、表示パネル１の基板上であって複数の画素が行列状に配置された表示領域の外周部である額縁部分に、電極と誘電体とによりコンデンサを形成して使用してもよい。すなわち、基板上に行列状に配置された複数の画素を有する画素部と、画素列に対応して配置され高電位側の電源電位が設定される高電位電源端子と、当該高電位側の電源電位よりも低い低電位側の電源電位が設定される低電位電源端子と、画素回路に信号電圧を出力する信号出力端子とを有するドライバ回路と、低電位電源端子と接地端子との間に配置されドライバ回路から低電位電源端子を介して接地端子方向に向けて流れる電流に対応した電荷を回収する回収コンデンサと、当該回収コンデンサに接続され回収コンデンサに回収された電荷に対応した電圧を昇圧し当該昇圧された電圧を、表示パネルを駆動するための電源に回生させる昇圧回路とを備え、当該回収コンデンサが基板上であって表示部の周辺領域に形成されている、表示パネルであってもよい。これにより、表示パネル内に本来形成されるべき金属薄膜や誘電体を利用し、表示領域以外のスペースを有効に活用して回収コンデンサを形成できるので、上記信号処理機能を有する表示パネルを安価に製造することが可能となる。
【０１２０】
また、さらには、大容量の外部コンデンサを表示パネル外部に接続して使用してもよい。
【０１２１】
また、実施の形態１から４において、本発明の表示パネル駆動回路をデータ線駆動回路に適用した態様を説明したが、本発明の表示パネル駆動回路はデータ線駆動回路だけに適用されるものではない。本発明の表示パネル駆動回路は、走査線駆動回路２０についても適用され、本発明の範囲に属する。つまり、走査線２１の浮遊容量に起因する無効電力、あるいは、差動増幅器のアイドル電力を回収及び昇圧して、電源に回生させることが可能である。
【０１２２】
なお、本発明は、水平方向や垂直方向に配置された配線の浮遊容量に発生する無効電力またはアイドル電力を回収するものであるので、画素３０Ａの構成要素には限定されない。本発明の表示パネル駆動回路は、高精細画質が要求される有機ＥＬディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ、プラズマディスプレイ等のアクティブマトリクスディスプレイに適用される。
【０１２３】
なお、以上述べた実施の形態では、各表示パネル駆動回路が有するダイオードを、ダイオード接続された薄膜トランジスタで構成されることが好ましい。この場合には、ｎ型トランジスタであってもｐ型トランジスタであってもよい。
【産業上の利用可能性】
【０１２４】
本発明の表示パネル駆動回路及び表示パネルは、特に、高精細画質かつ低消費電力が要求される有機ＥＬディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ、プラズマディスプレイ等のアクティブマトリクスディスプレイやパッシブマトリクスディスプレイに有用である。
【符号の説明】
【０１２５】
１    表示パネル
１０、４０、５０、６０、７０、９１０    データ線駆動回路
１１、９０１    データ線
１２、４２、９１２    データドライバ
１２Ａ、１２Ｂ、１４２、５４２Ａ、５４２Ｂ、５４３Ａ、５４３Ｂ、６４２、６４３、７４２Ａ、７４２Ｂ、７４３Ａ、７４３Ｂ    スイッチングトランジスタ
１３、６３Ａ、６３Ｂ    回収コンデンサ
１４、５４、６４、７４    昇圧回路
１５、９１５    データ電源
１６    昇圧判定部
２０    走査線駆動回路
２１    走査線
３０Ａ    画素
４２Ａ    オペアンプ
４２Ｂ    Ｄ／Ａコンバータ
１４１    インダクタ
１４３、５４４Ａ、５４４Ｂ、５４４Ｃ、５４５、６４４Ａ、６４４Ｂ、６４４Ｃ、６４５、７４４Ａ、７４４Ｂ、７４５    ダイオード
１６１    差動増幅器
５４１Ａ、５４１Ｂ、５４１Ｃ、６４１Ａ、６４１Ｂ、６４１Ｃ、７４１Ａ、７４１Ｂ    コンデンサ
９００    表示装置
９０２    走査線
９０３    電源線
９０４    選択トランジスタ
９０５    駆動トランジスタ
９０６    表示素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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