(57)【要約】      （修正有）【課題】貫通電極形成領域上にクラックが生じているかどうかを検出できるクラックテスト回路を有する半導体装置を提供する。【解決手段】貫通電極形成領域に設けられた複数の貫通電極ＴＳＶと、貫通電極形成領域上に設けられた試験配線２０１と、試験配線２０１の一端２０１ａに電源電位ＶＤＤを与えるチャージ回路２０２と、試験配線２０１の他端２０１ｂに接地電位ＶＳＳを与えるリセット回路２０３と、試験配線２０１の他端２０１ｂの電位を判定する判定回路２０４とを備える。これにより、複数の貫通電極ＴＳＶの近傍の領域の絶縁層及び配線層へのクラックの発生有無を検出することができる。【選択図】図８
2013197576.tif 000002
【特許請求の範囲】
【請求項１】
貫通電極形成領域を有する半導体基板と、
前記貫通電極形成領域において前記半導体基板を貫通して設けられた複数の貫通電極と、
前記貫通電極形成領域を通過して配置された試験配線と、
前記試験配線の一端に接続され、前記試験配線の前記一端に第１の電位を与えるチャージ回路と、
前記試験配線の他端に接続され、前記試験配線の前記他端に前記第１の電位とは異なる第２の電位を与えるリセット回路と、
前記試験配線の前記他端の電位を判定する判定回路と、を備えることを特徴とする半導体装置。
【請求項２】
第１及び第２のメモリセルアレイをさらに備え、前記貫通電極形成領域は平面視で前記第１及び第２のメモリセルアレイ間に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通電極形成領域の少なくとも一部においては、前記複数の貫通電極が規則的に配列されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記リセット回路を活性化させ、当該リセット回路を非活性化させた後、前記チャージ回路を活性化させるコマンドジェネレータをさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板には前記貫通電極形成領域が複数設けられており、前記試験配線は前記複数の貫通電極形成領域ごとに少なくとも１本設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体基板上の前記貫通電極形成領域に形成され、第１の配線層を含む多層配線構造体を備え、前記試験配線は、前記多層配線構造体の前記第１の配線層に形成され、前記貫通電極形成領域内において蛇行するように形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体基板上の前記貫通電極形成領域に形成され、第１の配線層と当該第１の配線層と前記半導体基板との間に配置された第２の配線層とを含む多層配線構造体を備え、
前記試験配線のうち、第１の方向に延在する部分は前記第１の配線層に形成され、前記第１の方向と交差する第２の方向に延在する部分は前記第２の配線層に形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記試験配線は、前記貫通電極形成領域内で、前記複数の貫通電極のいずれの貫通電極とも接続されないことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体基板上の前記貫通電極形成領域に形成された多層配線構造体を備え、前記試験配線は、前記多層配線構造体にクラックが存在するか否かを示す配線であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
貫通電極形成領域を有する半導体基板と、
前記貫通電極形成領域において前記半導体基板を貫通して設けられた複数の貫通電極と、
前記半導体基板上の前記貫通電極形成領域と縦方向に並んで形成された多層配線構造体であって、複数の配線層を含む前記多層配線構造体と、
各々が前記多層配線構造体の前記複数の配線層のうちの対応する１つとして形成され、前記複数の貫通電極のうちの対応する１つと接続される複数のパッド電極と、
前記多層配線構造体にクラックが存在するか否かを示す試験配線と、
前記試験配線が前記多層配線構造体にクラックが存在することを示すときに第１の論理レベルの判定信号を出力し、前記試験配線が前記多層配線構造体にクラックが存在しないことを示すときに前記第１の論理レベルと異なる第２の論理レベルの判定信号を出力する判定回路と、を備えることを特徴とする半導体装置。
【請求項１１】
第１及び第２のメモリセルアレイをさらに備え、前記貫通電極形成領域は平面視で前記第１及び第２のメモリセルアレイ間に位置することを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体基板を貫通して設けられた貫通電極を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を組み込んだ電子機器等の小型化に伴い、半導体装置に対して高集積化の要望が強まっている。このため、複数の半導体チップを積層し、これら複数の半導体チップ間を、貫通電極を用いて接続する半導体装置の開発が進められている。例えば、特許文献１には、複数の半導体チップがシリコン半導体基板を貫通する貫通電極ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）で接続された半導体装置が開示されている。
【０００３】
このような貫通電極ＴＳＶで複数の半導体チップが接続された半導体装置において、各半導体チップ上に、複数の貫通電極ＴＳＶがアレイ状に配置される貫通電極形成領域が設けられているものがある。貫通電極形成領域上に配置されている絶縁層や配線層には、半導体チップを積層する際などにクラックが生じる恐れがある。貫通電極形成領域上に存在するクラックは、半導体装置の故障の原因となる恐れがあるものである。このため、半導体装置を製品として出荷する前に、貫通電極形成領域上のクラックの有無を検出する必要がある。
【０００４】
半導体チップに発生するクラックを検知する技術としては、半導体チップの全外周縁に沿ってクラック検知用の配線を配置し、この配線の両端にそれぞれ接続されたパッドの間の抵抗値の変動を検出することで半導体チップに生じたクラックを検知可能な半導体装置が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８２４５０号公報
【特許文献２】特開２００９−５４８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載の方法では、半導体チップの外周部、即ち、半導体チップのエッジ部に発生したクラックを検出することができる。しかしながら、特許文献２に記載の方法では、半導体チップの外周部以外に発生したクラックを検出することができなかった。
【０００７】
しかし、複数の貫通電極ＴＳＶを有する半導体チップの貫通電極形成領域は、平面視で半導体チップ上の中央部など、外周部以外の位置に形成されることがある。このため、半導体チップ上の外周部以外の位置に貫通電極形成領域が形成されている場合にも、半導体チップの貫通電極形成領域上にクラックが生じているかどうかを検出できるようにすることが要求されていた。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、貫通電極形成領域を有する半導体基板と、前記貫通電極形成領域において前記半導体基板を貫通して設けられた複数の貫通電極と、前記貫通電極形成領域を通過して配置された試験配線と、前記試験配線の一端に接続され、前記試験配線の前記一端に第１の電位を与えるチャージ回路と、前記試験配線の他端に接続され、前記試験配線の前記他端に前記第１の電位とは異なる第２の電位を与えるリセット回路と、前記試験配線の前記他端の電位を判定する判定回路と、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、貫通電極形成領域を有する半導体基板と、前記貫通電極形成領域において前記半導体基板を貫通して設けられた複数の貫通電極と、前記半導体基板上の前記貫通電極形成領域と縦方向に並んで形成された多層配線構造体であって、複数の配線層を含む前記多層配線構造体と、各々が前記多層配線構造体の前記複数の配線層のうちの対応する１つとして形成され、前記複数の貫通電極のうちの対応する１つと接続される複数のパッド電極と、前記多層配線構造体にクラックが存在するか否かを示す試験配線と、前記試験配線が前記多層配線構造体にクラックが存在することを示すときに第１の論理レベルの判定信号を出力し、前記試験配線が前記多層配線構造体にクラックが存在しないことを示すときに前記第１の論理レベルと異なる第２の論理レベルの判定信号を出力する判定回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体チップの外周部以外の位置に複数の貫通電極が形成されている場合にも、複数の貫通電極の近傍の領域の絶縁層及び配線層へのクラックの発生有無を検出することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】インターフェースチップＩＦのレイアウトを示す略平面図である。
【図５】コアチップＣＣ１〜ＣＣ３のレイアウトを示す略平面図である。
【図６】インターポーザＩＰ及びインターフェースチップＩＦの主要部の回路構成を示すブロック図である。
【図７】コアチップＣＣ１〜ＣＣ３の主要部の回路構成を示すブロック図である。
【図８】インターフェースチップＩＦに設けられたクラックテスト回路２００の回路図である。
【図９】試験配線２０１のレイアウトを説明するための略平面図である。
【図１０】インターフェースチップＩＦ内における試験配線２０１のレイアウトを説明するための模式的な平面図である。
【図１１】クラックテスト回路２００の動作を説明するためのタイミング図である。
【図１２】変形例によるクラックテスト回路２００の回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１４】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００１５】
但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００１６】
これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェースチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶが設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側に裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【００１７】
本実施形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。但し、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。
【００１８】
コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
【００１９】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００２０】
一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００２１】
積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。
【００２２】
コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ１〜ＣＣ３に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ３の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ３から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２３】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ１〜ＣＣ３に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ３に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する選択信号ＳＥＬＣＣが挙げられる。
【００２４】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極群ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ３の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００２５】
このように、コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ３に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ３に対して、個別の情報を与えるために用いられる。
【００２６】
図３は、貫通電極ＴＳＶ１の構造を示す断面図である。
【００２７】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が一重に設けられているが、絶縁リング８２を二重に設けても構わない。絶縁リング８２を二重に設ければ、貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量を低減することができる。
【００２８】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェースチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、Ｃｕ（銅）からなる貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。一方、表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続されている。表面バンプＦＢは、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェースチップＩＦに設けられた裏面バンプＢＢと接し、インターフェースチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
【００２９】
かかる構造により、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、貫通電極ＴＳＶ１を介して短絡された状態となる。表面バンプＦＢのピラー部８６は、パッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４から引き出される内部配線（図示せず）を介して行われる。本発明においては、配線層Ｌ１〜Ｌ４及びこれらの上下に設けられている絶縁膜からなる積層体を「多層配線構造体」と呼ぶことがある。
【００３０】
尚、インターフェースチップＩＦにおいても、この種の貫通電極ＴＳＶ１が一部設けられる。インターフェースチップＩＦに設けられた貫通電極ＴＳＶ１は、主に電源電位ＶＤＤ又は接地電位ＶＳＳを供給するために用いられる。
【００３１】
インターフェースチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。図示しないが、この種の貫通電極ＴＳＶについては、スルーホール電極ＴＨ１〜ＴＨ３のいずれかが削除された構成を有している。
【００３２】
図４は、インターフェースチップＩＦのレイアウトを示す略平面図である。
【００３３】
図４に示すように、インターフェースチップＩＦはＸ方向に延在する回路形成領域１１〜１３を備えている。回路形成領域１１はＹ方向における一方の辺Ｌ１１に沿って配置されており、回路形成領域１２はＹ方向における一方の辺Ｌ１２に沿って配置されている。回路形成領域１３は、Ｙ方向における中央部に配置されている。これらの回路形成領域１１〜１３には、コマンドデコーダ、ＤＬＬ回路、コントロールロジック回路、内部電圧生成回路などの各種回路ブロックが形成される。
【００３４】
回路形成領域１１，１２と回路形成領域１３との間には、それぞれ貫通電極形成領域２１，２２が設けられている。貫通電極形成領域２１，２２は、インターフェースチップＩＦを貫通して設けられた複数の貫通電極ＴＳＶが規則的に配列された領域である。本実施形態においては、貫通電極形成領域２１，２２に設けられた貫通電極がそれぞれ８つのグループにグループ化されている。但し、貫通電極形成領域２１，２２に設けられた全ての貫通電極が規則的に配列されていることは必須でない。
【００３５】
さらに、回路形成領域１１と貫通電極形成領域２１との間にはテストパッド形成領域３１が設けられ、回路形成領域１２と貫通電極形成領域２２との間にはテストパッド形成領域３２が設けられている。テストパッド形成領域３１，３２は、複数のテストパッドＴＰが形成される領域である。テストパッドＴＰは、ウェハ状態で行うテスト時においてテスタのプローブを接触させるための端子である。
【００３６】
図５は、コアチップＣＣ１〜ＣＣ３のレイアウトを示す略平面図である。
【００３７】
図５に示すように、コアチップＣＣ１〜ＣＣ３は４つのメモリセルアレイＭＡ０〜ＭＡ３を有している。このうち、メモリセルアレイＭＡ０，ＭＡ１はＹ方向における一方の辺Ｌ２１に沿って配置されており、メモリセルアレイＭＡ２，ＭＡ３はＹ方向における他方の辺Ｌ２２に沿って配置されている。メモリセルアレイＭＡ０〜ＭＡ３は、多数のメモリセルがマトリクス状に形成される領域である。
【００３８】
メモリセルアレイＭＡ０，ＭＡ１とメモリセルアレイＭＡ２，ＭＡ３との間には、周辺回路領域４０が配置されている。周辺回路領域４０には、アドレスデコーダ、タイミング制御回路、内部電圧生成回路などの各種回路ブロックが形成される。
【００３９】
また、メモリセルアレイＭＡ０，ＭＡ１と周辺回路領域４０との間には貫通電極形成領域５１が設けられ、メモリセルアレイＭＡ２，ＭＡ３と周辺回路領域４０との間には貫通電極形成領域５２が設けられている。貫通電極形成領域５１，５２は、対応するコアチップＣＣ１〜ＣＣ３を貫通して設けられた複数の貫通電極ＴＳＶが形成される領域である。これら貫通電極ＴＳＶの平面的な位置は、インターフェースチップＩＦに設けられた貫通電極ＴＳＶの平面的な位置と一致している。したがって、コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦを積層すると、下層に位置するチップの裏面バンプＢＢと上層に位置するチップの表面バンプＦＢとが接合される。
【００４０】
さらに、メモリセルアレイＭＡ０，ＭＡ１と貫通電極形成領域５１との間にはテストパッド形成領域６０が設けられている。テストパッド形成領域６０は、複数のテストパッドＴＰが形成される領域である。
【００４１】
図４及び図５に示す貫通電極形成領域２１，２２，５１，５２においては、半導体基板８０を貫通して設けられた複数の貫通電極ＴＳＶが設けられるとともに、貫通電極形成領域２１，２２，５１，５２における半導体基板８０上には、図３に示した多層配線構造体が形成される。上述の通り、多層配線構造体とは、複数の配線層及びこれらの上下に設けられた絶縁膜からなる積層体である。当然ながら、このような多層配線構造体は貫通電極形成領域２１，２２，５１，５２以外の半導体基板上にも形成されているが、コアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦを積層する工程においては、貫通電極ＴＳＶの周辺に強い応力がかかるため、貫通電極形成領域２１，２２，５１，５２上の多層配線構造体にクラックが生じることがある。
【００４２】
クラックの形状は様々であるが、深さ方向においては、最上層のパッシベーション膜８４から最下層の層間絶縁膜８１に亘って断裂することがあり、平面方向においては、数個又は数十個の貫通電極ＴＳＶに対応する領域に亘って断裂することがある。このようなクラックが生じると、クラックが生じた部分において配線が断線するため、当該チップは動作不良となる。従来は、クラックによる動作不良は原因の特定が困難であったが、後述するように、本実施形態においてはこれを容易に特定することができる。
【００４３】
図６は、インターポーザＩＰ及びインターフェースチップＩＦの主要部の回路構成を示すブロック図である。
【００４４】
図６に示すように、インターポーザＩＰには外部端子として、アドレス端子１０１、コマンド端子１０２、クロック端子１０３、データ端子１０４が含まれている。これらの外部端子は、全てインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ３には直接接続されない。その他、データストローブ端子、キャリブレーション端子、電源端子なども含まれているが、これらについては図示を省略してある。
【００４５】
アドレス端子１０１はアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、インターフェースチップＩＦ内のアドレスラッチ回路１１１にラッチされる。アドレスラッチ回路１１１にラッチされたアドレス信号ＡＤＤは、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される。
【００４６】
コマンド端子１０２はコマンド信号ＣＭＤが供給される端子である。供給されたコマンド信号ＣＭＤは、インターフェースチップＩＦ内のコマンドデコーダ１１２によってデコードされ、内部コマンドＩＣＭＤが生成される。内部コマンドＩＣＭＤは、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給される他、インターフェースチップＩＦ内のＤＦＴ回路１２０及びテストクロックジェネレータ１２１にも供給される。ＤＦＴ回路１２０及びテストクロックジェネレータ１２１は、内部コマンドＩＣＭＤがテストコマンドを示している場合に起動される回路ブロックである。
【００４７】
クロック端子１０３はクロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫはクロックジェネレータ１１３に供給される。クロックジェネレータ１１３は、クロック信号ＣＬＫに基づいて内部クロック信号ＩＣＬＫを生成し、テストクロックジェネレータ１２１を含む各種回路ブロックに供給する。
【００４８】
データ端子１０４は、データＤＱを入出力するための端子であり、データ入出力回路１１４に接続されている。データ端子１０４を介してデータ入出力回路１１４に供給されたライトデータは、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ３に供給され、コアチップＣＣ０〜ＣＣ３から読み出されたリードデータは、データ入出力回路１１４を介してデータ端子１０４に出力される。
【００４９】
さらに、インターフェースチップＩＦには、複数のクラックテスト回路２００が設けられている。クラックテスト回路２００は、図４に示す貫通電極形成領域２１，２２上の多層配線構造体にクラックが生じているか否かをテストするための回路である。クラックテスト回路２００が複数個設けられているのは、貫通電極形成領域２１，２２に配置された貫通電極ＴＳＶを複数のグループに分け、グループごとにクラックの有無を検出するためである。本発明においてクラックテスト回路２００を複数設けることは必須でないが、グループごとにクラックテスト回路２００を設ければ、貫通電極形成領域２１，２２のどの部分にクラックが生じたのかを評価することができる。
【００５０】
図４を用いて説明したように、本実施形態では貫通電極形成領域２１，２２に設けられた貫通電極ＴＳＶがそれぞれ８つのグループにグループ化されている。このため合計で１６個のグループに分類されており、これら１６個のグループそれぞれにクラックテスト回路２００が割り当てられる。クラックテスト回路２００の動作は、コマンドジェネレータ１２３から出力されるテストコマンドＴＣＭＤに基づいて行われる。クラックテスト回路２００の具体的な回路構成については後述する。
【００５１】
コマンドジェネレータ１２３は、ＤＦＴ回路１２０から出力される選択信号ＳＥＬＩＦによって起動され、デコーダ１２２からの出力信号に基づいて複数のテストコマンドＴＣＭＤを順次活性化させる。デコーダ１２２は、ＤＦＴ回路１２０から供給される３ビットのコマンド信号Ｔ０〜Ｔ２をデコードする回路である。コマンド信号Ｔ０〜Ｔ２は、貫通電極ＴＳＶを介してコアチップＣＣ１〜ＣＣ３にも供給される。
【００５２】
クラックテスト回路２００から出力される検出信号Ｓは、それぞれ対応するシフトレジスタ２１０に供給される。シフトレジスタ２１０は、テストコマンドＴＣＭＤに応答して対応するクラックテスト回路２００からの検出信号Ｓをラッチし、テストクロック信号ＴＣＬＫに同期して検出信号Ｓをシリアルに出力する。出力された検出信号Ｓはデータセレクタ１２４及びデータ入出力回路１１４を介して、外部に出力される。テストクロック信号ＴＣＬＫは、テストクロックジェネレータ１２１によって生成される信号であり、コマンドジェネレータ１２３にも供給される他、貫通電極ＴＳＶを介してコアチップＣＣ１〜ＣＣ３にも供給される。データセレクタ１２４は、インターフェースチップＩＦ内で生成される検出信号Ｓと、コアチップＣＣ１〜ＣＣ３から転送される検出信号Ｓのいずれかを、テストコマンドＴＣＭＤに基づいて選択する回路である。
【００５３】
図７は、コアチップＣＣ１〜ＣＣ３の主要部の回路構成を示すブロック図である。
【００５４】
図７に示すように、コアチップＣＣ１〜ＣＣ３にはメモリセルアレイＭＡ０〜ＭＡ３が含まれている。メモリセルアレイＭＡ０〜ＭＡ３は、複数のワード線ＷＬ及び複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置されている。簡単のため、図７には１本のワード線ＷＬ、１本のビット線ＢＬ及びこれらに接続された１個のメモリセルＭＣのみを図示している。
【００５５】
ワード線ＷＬの選択は、ロウデコーダ３０１によって行われる。ロウデコーダ３０１は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給されるアドレス信号ＡＤＤ（ロウアドレス）に基づいてワード線ＷＬの選択を行う。また、ビット線ＢＬは、センスアンプ列３０３内の対応するセンスアンプにそれぞれ接続されている。センスアンプの選択は、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給されるアドレス信号ＡＤＤ（カラムアドレス）に基づき、カラムデコーダ３０２によって行われる。かかる構成により、メモリセルアレイＭＡ０〜ＭＡ３から読み出されたリードデータは、貫通電極ＴＳＶを介してインターフェースチップＩＦに転送される。また、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給されるライトデータは、メモリセルアレイＭＡ０〜ＭＡ３に書き込まれる。
【００５６】
さらに、コアチップＣＣ１〜ＣＣ３には、インターフェースチップＩＦと同様、複数のクラックテスト回路３００が設けられている。クラックテスト回路３００は、図５に示す貫通電極形成領域５１，５２上の多層配線構造体にクラックが生じているか否かをテストするための回路である。クラックテスト回路３００が複数個設けられているのは、貫通電極形成領域５１，５２に配置された貫通電極ＴＳＶが複数のグループに分かれているからであり、これにより貫通電極形成領域５１，５２のどの部分にクラックが生じたのかを評価することができる。
【００５７】
クラックテスト回路３００の動作は、コマンドジェネレータ３２３から出力される各種テストコマンドＴＣＭＤに基づいて行われる。コマンドジェネレータ３２３は、インターフェースチップＩＦ内のＤＦＴ回路１２０から供給される選択信号ＳＥＬＣＣによって起動され、デコーダ３２２からの出力信号に基づいて各種テストコマンドＴＣＭＤを順次活性化させる。デコーダ３２２は、ＤＦＴ回路１２０から供給される３ビットのコマンド信号Ｔ０〜Ｔ２をデコードする回路である。選択信号ＳＥＬＣＣは、図２（ｂ）に示す貫通電極ＴＳＶ２を介して、下層のコアチップＣＣ３から上層のコアチップＣＣ１に順次転送され、これにより、コアチップＣＣ１〜ＣＣ３内のコマンドジェネレータ３２３が順次活性化する。
【００５８】
クラックテスト回路３００から出力される検出信号Ｓは、それぞれ対応するシフトレジスタ３１０に供給される。シフトレジスタ３１０は、テストコマンドＴＣＭＤに応答して対応するクラックテスト回路３００からの検出信号Ｓをラッチし、テストクロック信号ＴＣＬＫに同期して検出信号Ｓをシリアルに出力する。出力された検出信号Ｓは貫通電極ＴＳＶを介してインターフェースチップＩＦに供給され、インターフェースチップＩＦ内のデータセレクタ１２４及びデータ入出力回路１１４を介して、外部に出力される。テストクロック信号ＴＣＬＫについても、貫通電極ＴＳＶを介してインターフェースチップＩＦから供給される。
【００５９】
図６及び図７に示す例では、検出信号Ｓの転送に専用の貫通電極ＴＳＶを用いているが、テスト動作時に使用しない他の貫通電極ＴＳＶ、例えばデータＤＱ用の貫通電極ＴＳＶを用いて検出信号Ｓの転送を行っても構わない。コマンド信号Ｔ０〜Ｔ２の転送に用いる貫通電極ＴＳＶについても同様である。
【００６０】
尚、最上層に位置するコアチップＣＣ０は貫通電極ＴＳＶを持たないため、クラックテスト回路３００及びこれに関連する回路を設ける必要はない。しかしながら、これらコアチップＣＣ０〜ＣＣ３は同一の製造マスクを用いて作製することが好ましいため、実際にはコアチップＣＣ０にもクラックテスト回路３００及びこれに関連する回路が含まれることになる。但し、コアチップＣＣ０についても表面バンプＦＢを用いた接合が行われる結果、表面バンプＦＢが形成された領域にクラックが発生する可能性がある。したがって、コアチップＣＣ０に設けられたクラックテスト回路３００を用いたテストを行うことは有効である。
【００６１】
図８は、インターフェースチップＩＦに設けられたクラックテスト回路２００の回路図である。尚、コアチップＣＣ１〜ＣＣ３に設けられたクラックテスト回路３００は、図８に示すクラックテスト回路２００と同じ回路構成を有している。
【００６２】
図８に示すように、クラックテスト回路２００は、試験配線２０１と、試験配線２０１の一端２０１ａに接続されたチャージ回路２０２と、試験配線２０１の他端２０１ｂに接続されたリセット回路２０３、判定回路２０４及び保持容量２０５とを含んでいる。試験配線２０１は、貫通電極形成領域２１，２２上の多層配線構造体に含まれる配線層によって構成されており、図８に示すように、貫通電極ＴＳＶを避けながら蛇行するように形成されている。チャージ回路２０２はＰチャンネル型ＭＯＳトランジスタからなり、テストコマンドＴＣＭＤの一つであるチャージ信号ＣＥＮが活性化すると、試験配線２０１の一端２０１ａに電源電位ＶＤＤを与える。また、リセット回路２０３はＮチャンネル型ＭＯＳトランジスタからなり、テストコマンドＴＣＭＤの一つであるリセット信号ＲＳＴが活性化すると、試験配線２０１の他端２０１ｂに接地電位ＶＳＳを与える。試験配線２０１の他端２０１ｂの電位は、保持容量２０５によって一時的に保持される。
【００６３】
判定回路２０４は、非反転入力ノード（＋）及び反転入力ノード（−）を有するコンパレータからなり、非反転入力ノード（＋）は試験配線２０１の他端２０１ｂに接続される。反転入力ノード（−）には基準電位Ｖｒｅｆが供給される。基準電位Ｖｒｅｆは、テストコマンドＴＣＭＤの一つであるイネーブル信号ＲＥＦＥＮの活性化に応答して、基準電位生成回路２０６によって生成される。基準電位Ｖｒｅｆのレベルは、電源電位ＶＤＤと接地電位ＶＳＳとの間のレベルに設定される。判定回路２０４の出力信号はラッチ回路２０７に取り込まれた後、検出信号Ｓとして出力される。したがって、試験配線２０１の他端２０１ｂの電位が基準電位Ｖｒｅｆよりも高い場合には検出信号Ｓはハイレベルとなり、試験配線２０１の他端２０１ｂの電位が基準電位Ｖｒｅｆよりも低い場合には検出信号Ｓはローレベルとなる。
【００６４】
図９は、試験配線２０１のレイアウトを説明するための略平面図である。
【００６５】
図９に示すように、試験配線２０１はＸ方向に延在する配線部分２０１ｘとＹ方向に延在する配線部分２０１ｙとを有している。配線部分２０１ｘは貫通電極ＴＳＶに対して平面視でＹ方向に隣接し、配線部分２０１ｙは貫通電極ＴＳＶに対して平面視でＸ方向に隣接している。試験配線２０１をこのように蛇行させれば、貫通電極形成領域２１，２２上のより広い範囲に試験配線２０１を敷設することができるため、クラックの発生を検知しやすくなる。特に限定されるものではないが、配線部分２０１ｘと配線部分２０１ｙは、互いに異なる配線層に形成することが好ましい。例えば、配線部分２０１ｘについては図３に示した配線層Ｌ３に形成し、配線部分２０１ｙについては図３に示した配線層Ｌ４に形成することができる。これによれば、試験配線２０１のレイアウトが容易となる。
【００６６】
図１０は、インターフェースチップＩＦ内における試験配線２０１のレイアウトを説明するための模式的な平面図である。
【００６７】
図１０に示すように、本実施形態においては貫通電極形成領域２１，２２に配置された貫通電極ＴＳＶが１６個のグループ（ＢＬＫ０〜ＢＬＫ１５）にグループ化されており、グループごとに試験配線２０１及びこれに関連する回路２０２〜２０７が設けられている。つまり、クラックテスト回路２００が１６個設けられている。これら１６個のクラックテスト回路２００に対しては、一つのコマンドジェネレータ１２３からテストコマンドＴＣＭＤが共通に供給される。このため、これら１６個のクラックテスト回路２００は、クラック検知動作を同時に実行し、検出信号Ｓを同時に出力する。そして、シフトレジスタ２１０に保持された検出信号Ｓは、テストクロック信号ＴＣＬＫに同期してデータセレクタ１２４にシリアルに出力される。
【００６８】
このように、チップ内における複数のクラックテスト回路２００の動作は同時に実行される。これに対し、チップ間においては、クラックテスト回路２００，３００の動作は順次実行される。これは、シフトレジスタ２１０，３１０から出力される検出信号Ｓの競合を避けるためである。クラック検知動作を行うチップの選択は、ＤＦＴ回路１２０から出力される選択信号ＳＥＬＩＦ，ＳＥＬＣＣによって行う。一例として、インターフェースチップＩＦ、コアチップＣＣ３，ＣＣ２，ＣＣ１の順にクラック検知動作を行い、この順に検出信号Ｓを出力すればよい。上述の通り、コアチップＣＣ０に対してクラック検知動作を行っても構わない。
【００６９】
図１１は、クラックテスト回路２００の動作を説明するためのタイミング図である。コアチップＣＣ１〜ＣＣ３に含まれるクラックテスト回路３００の動作についても同様である。
【００７０】
クラック検知動作を行うためのテストモードにエントリすると、まず、判定回路２０４の起動及びラッチ回路２０７のリセットが行われるとともに、イネーブル信号ＲＥＦＥＮがローレベルに活性化される（時刻ｔ１）。これにより、基準電位生成回路２０６が活性化され、判定回路２０４の反転入力ノード（−）には基準電位Ｖｒｅｆが供給される。
【００７１】
次に、リセット信号ＲＳＴが一時的にハイレベルとなり、これにより試験配線２０１の電位が接地電位ＶＳＳにリセットされる（時刻ｔ２）。次に、チャージ信号ＣＥＮがハイレベルに活性化され、これにより試験配線２０１の一端２０１ａが電源電位ＶＤＤに接続される（時刻ｔ３）。この時、試験配線２０１に断線が生じていなければ、波形ＯＫに示すように試験配線２０１の他端の電位２０１Ｖが上昇するが、試験配線２０１に断線が生じている場合には、波形ＮＧに示すように試験配線２０１の他端の電位２０１Ｖは接地電位ＶＳＳのままとなる。この状態を所定時間維持した後、時刻ｔ４において判定回路２０４の出力信号がラッチ回路２０７にラッチされる。その後、時刻ｔ５においてイネーブル信号ＲＥＦＥＮ及びチャージ信号ＣＥＮが非活性化され、これにより一連のクラック検知動作が終了する。
【００７２】
そして、ラッチ回路２０７にラッチされた検出信号Ｓはシフトレジスタ２１０に転送され、テストクロック信号ＴＣＬＫに同期して外部に出力される。
【００７３】
かかる動作により、検出信号Ｓがハイレベルであれば試験配線２０１に断線が生じていない、つまり当該貫通電極形成領域にクラックが生じていないことが分かる。一方、検出信号Ｓがローレベルであれば試験配線２０１に断線が生じている、つまり当該貫通電極形成領域にクラックが生じている可能性があることが分かる。そして、検出信号Ｓはシリアルに外部に出力されることから、どのチップのどのエリアにクラックが生じているのか評価することが可能となる。
【００７４】
このように、本実施形態によれば、貫通電極形成領域２１，２２，５１，５２上の多層配線構造体にクラックが生じた場合であっても、積層されたコアチップＣＣ０〜ＣＣ３及びインターフェースチップＩＦを分解等することなく、どのチップのどのエリアにクラックが生じているか評価することが可能となる。
【００７５】
図１２は、変形例によるクラックテスト回路２００の回路図である。図１２に示すクラックテスト回路２００は、一つのグループを構成する貫通電極ＴＳＶに対して１個設けられているのではなく、一つのグループを構成する貫通電極ＴＳＶに対して複数個設けられている。つまり、一つのグループを複数のサブグループに細分化し、サブグループごとに１個のクラックテスト回路２００を割り当てている。これによれば、クラックが生じているエリアをより詳細に特定することができることから、より詳細な評価を行うことが可能となる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記の各実施形態では、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ３を積層したタイプの半導体装置について説明したが、本発明がこれに限定されるものではない。したがって、積層する半導体チップの種類や枚数については特に限定されるものではない。また、本発明の技術思想は複数の半導体チップを積層した状態においてのみ具現化されるのではなく、積層する前の半導体チップ単独であっても具現化される。積層する前の半導体チップであっても、その後の積層工程においてクラックが発生した場合、これを検出することができるからである。したがって、本発明の権利範囲が積層後の半導体装置に限定されるものではない。
【符号の説明】
【００７８】
４〜６    内部回路
１０      半導体装置
１１〜１３    回路形成領域
２１，２２，５１，５２    貫通電極形成領域
３１，３２，６０    テストパッド形成領域
４０      周辺回路領域
８０      シリコン基板（半導体基板）
８１      層間絶縁膜
８２      絶縁リング
８３，８４    パッシベーション膜
８５      ポリイミド膜
８６      ピラー部
９０ａ，９０ｂ    レジスト
９１      基板電極
９２      スルーホール電極
９３      再配線層
９４      アンダーフィル
９５      ＮＣＦ
９６      モールドレジン
１０１    アドレス端子
１０２    コマンド端子
１０３    クロック端子
１０４    データ端子
１１１    アドレスラッチ回路
１１２    コマンドデコーダ
１１３    クロックジェネレータ
１１４    データ入出力回路
１２０    ＤＦＴ回路
１２１    テストクロックジェネレータ
１２２，３２２    デコーダ
１２３，３２３    コマンドジェネレータ
１２４    データセレクタ
２００，３００    クラックテスト回路
２０１    試験配線
２０１ａ  試験配線の一端
２０１ｂ  試験配線の他端
２０１ｘ，２０１ｙ    配線部分
２０２    チャージ回路
２０３    リセット回路
２０４    判定回路
２０５    保持容量
２０６    基準電位生成回路
２０７    ラッチ回路
２１０，３１０    シフトレジスタ
３０１    ロウデコーダ
３０２    カラムデコーダ
３０３    センスアンプ列
ＢＢ      裏面バンプ
ＣＣ０〜ＣＣ３    コアチップ
ＦＢ      表面バンプ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
Ｌ１〜Ｌ４    配線層
Ｍ１〜Ｍ４    パッド
ＭＡ０〜ＭＡ３    メモリセルアレイ
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３    貫通電極
【図１】
2013197576.tif 000003
【図２】
2013197576.tif 000004
【図３】
2013197576.tif 000005
【図４】
2013197576.tif 000006
【図５】
2013197576.tif 000007
【図６】
2013197576.tif 000008
【図７】
2013197576.tif 000009
【図８】
2013197576.tif 000010
【図９】
2013197576.tif 000011
【図１０】
2013197576.tif 000012
【図１１】
2013197576.tif 000013
【図１２】
2013197576.tif 000014