(57)【要約】【課題】トンネル絶縁膜の劣化を避け、デバイス特性及び信頼性に優れた不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】実施形態にかかる不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された電荷蓄積膜と、電荷蓄積膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された制御電極とを有する。この不揮発性半導体記憶装置においては、第１の絶縁膜は、半導体基板上に形成され、且つ、シリコンを含む下層膜と、下層膜上に形成され、ハフニウム、チタン、ジルコニウム、タンタル、ランタンのうちの少なくともいずれか１つの遷移金属原子を１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、酸窒化膜のいずれかからなる上層膜とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備える不揮発性半導体記憶装置であって、
前記第１の絶縁膜は、前記半導体基板上に形成され、且つ、シリコンを含む下層膜と、前記下層膜上に形成され、ハフニウム、チタン、ジルコニウム、タンタル、ランタンのうちの少なくともいずれか１つの遷移金属原子を１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、酸窒化膜のいずれかからなる上層膜とを有する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備える不揮発性半導体記憶装置であって、
前記第１の絶縁膜は、前記半導体基板上に形成され、且つ、シリコンを含む下層膜を有し、前記下層膜と前記電荷蓄積膜との間に、遷移金属原子が存在する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記下層膜と前記電荷蓄積膜との間に存在する前記遷移金属原子は、１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記下層膜と前記電荷蓄積膜との間に存在する前記遷移金属原子は、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかの膜を形成していることを特徴とする請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記遷移金属原子は、ハフニウム、チタン、ジルコニウム、タンタル、ランタンのうちの少なくとも１つであることを特徴とする請求項２から４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、シリコンを含む絶縁膜からなる下層膜を形成し、
前記下層膜上に、ハフニウム、チタン、ジルコニウム、タンタル、ランタンのうちの少なくともいずれか１つの遷移金属原子を１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、酸窒化膜のいずれかからなる上層膜を形成し、
前記上層膜上に電荷蓄積膜を形成し、
前記電荷蓄積膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に制御電極を形成する、
ことを備える不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
浮遊ゲート電極型の不揮発性半導体記憶装置においては、半導体基板上に設けられたメモリセルトランジスタは、半導体基板上に形成されたトンネル絶縁膜（ＴＮＬ膜）と、その上に形成された浮遊ゲート（ＦＧ）電極と、その上に形成された電極間絶縁膜（Inter Poly Dielectric：ＩＰＤ膜）と、さらにその上に形成された制御ゲート（ＣＧ）電極とを有する。
【０００３】
半導体記憶装置の書き込み動作の際には、トンネル効果を用いて、ＴＮＬ膜を介して半導体基板からＦＧ電極に電荷を注入する。電荷保持の際にＦＧ電極に保持された電荷は、半導体記憶装置の消去動作の際には、トンネル効果を用いて、ＴＮＬ膜を介してＦＧ電極から半導体基板に電荷を引き抜く。
【０００４】
上記のような書き込み／消去の動作を繰り返すことから、半導体記憶装置のＴＮＬ膜は、繰り返し強いストレスがかかることとなり、劣化しやすくなる。従って、半導体記憶装置の信頼性が悪化することとなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６２３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、トンネル絶縁膜の劣化を避け、デバイス特性及び信頼性に優れた不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備える。この不揮発性半導体記憶装置においては、前記第１の絶縁膜は、前記半導体基板上に形成され、且つ、シリコンを含む下層膜と、前記下層膜上に形成され、ハフニウム、チタン、ジルコニウム、タンタル、ランタンのうちの少なくともいずれか１つの遷移金属原子を１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、酸窒化膜のいずれかからなる上層膜とを有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態にかかる不揮発性半導体記憶装置の平面図である。
【図２】図２は、本実施形態にかかる不揮発性半導体記憶装置の断面図である。
【図３】図３は、本実施形態にかかる不揮発性半導体記憶装置の製造工程を説明するための図（その１）である。
【図４】図４は、本実施形態にかかる不揮発性半導体記憶装置の製造工程を説明するための図（その２）である。
【図５】図５は、本実施形態にかかる不揮発性半導体記憶装置の製造工程を説明するための図（その３）である。
【図６】図６は、本実施形態にかかる不揮発性半導体記憶装置の製造工程を説明するための図（その４）である。
【図７】図７は、本実施形態を説明するための図である。
【図８】図８は、本実施形態の変形例にかかる不揮発性半導体記憶装置の断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１０】
図１及び図２を用いて本実施形態のＦＧゲート型半導体記憶装置（不揮発性半導体記憶装置）３１を説明する。ここでは、半導体記憶装置３１におけるＴＮＬ膜（第１の絶縁膜）２に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。
【００１１】
図１は、本実施形態における半導体記憶装置３１のメモリセル領域の平面を示したものである。なお、後で説明する本実施形態の変形例の半導体記憶装置３１のメモリセル領域の平面も図１と同一に表される。
【００１２】
図１に示されるように、本実施形態における半導体記憶装置３１は、紙面の上下方向に沿って、複数のビット線４１が形成されている。さらに、この複数のビット線４１は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。複数のビット線４１と平面的に見て直交するように、複数のワード線（ＣＧ電極）４２が形成されている。さらに、各ビット線４１と各ワード線４２とが立体的に交差する複数の部分には、複数のメモリセルトランジスタ４３が形成されている。言い換えると、複数のメモリセルトランジスタ４３は、半導体記憶装置３１のメモリセル領域にマトリックス状に配置されている。
【００１３】
次に、半導体記憶装置３１の断面図を用いて、本実施形態にかかる半導体記憶装置３１を説明する。図２（ａ）及び（ｂ）は、半導体記憶装置３１のメモリセル領域における断面図であって、詳細には、図２（ａ）は、図１のＡ−Ａ´に沿って切った半導体記憶装置３１の断面図であり、図２（ｂ）は、図１のＢ−Ｂ´に沿って切った半導体記憶装置３１の断面図である。
【００１４】
詳細には、本実施形態の半導体記憶装置３１は、図２（ａ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセルトランジスタ４３とを有する。メモリセルトランジスタ４３は、ＴＮＬ膜（第１の絶縁膜）２とＦＧ電極（電荷蓄積膜）２３との積層からなり、半導体基板１に形成された素子分離溝２６により、各メモリセルトランジスタ４３は隔てられている。この素子分離溝２６には、シリコン酸化膜からなる素子分離絶縁膜３７が埋め込まれている。そして、メモリセル４３の上面と素子分離絶縁膜３７の上面とを覆うように、ＩＰＤ膜（第２の絶縁膜）５が形成され、その上にはＣＧ電極（制御電極）４２が形成されている。なお、ＩＰＤ膜５は、ＦＧ電極２３上に形成されたシリコン酸化膜５１と、その上に形成されたシリコン窒化膜５２と、さらにその上に形成されたシリコン酸化膜５３との積層であるＯＮＯ膜からなる。しかしながら、本実施形態においては、ＩＰＤ膜５は、このようなＯＮＯ膜からなるものに限定されるものではなく、他の絶縁膜又は絶縁膜の積層からなるものでも良い。
【００１５】
さらに詳細には、ＴＮＬ膜２は、半導体基板１上に形成されたシリコン酸化膜からなる下層膜２１と、下層膜２１上に形成されたハフニウム酸化膜からなる上層膜２２とからなる。
【００１６】
また、本実施形態の半導体記憶装置３１は、図２（ｂ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセルトランジスタ４３とを有する。メモリセルトランジスタ４３の上には、ＩＰＤ膜５とＣＧ電極４２とが形成されており、隣り合うメモリセルトランジスタ４３は、シリコン酸化膜からなる層間絶縁膜４０により隔てられている。
【００１７】
本実施形態においては、ＴＮＬ膜２中の下層膜２１に用いられる材料は、シリコン酸化膜だけに限定されるものではなく、シリコン酸窒化膜、シリコン酸化膜／シリコン窒化膜の積層、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層等を用いることができる。
【００１８】
また、上層膜２２は、ハフニウム原子を含むものに限定されるものではなく、チタン、ジルコニウム、タンタル、ランタン等の遷移金属原子等を含むものであっても良い。このような原子は、酸素欠損を安定化することができるような性質を有するものである。すなわち、ハフニウム酸化膜からなる上層膜２２は、シリコン酸化膜からなる下層膜２１よりも酸素密度が少ない状態にあることが好ましく、これらの膜の界面において、上層膜２２の酸素密度は下層膜２１に比べて少ないことがより好ましい。言い換えると、本実施形態における上層膜２２は、それに含まれる原子の結合手が完全にふさがっていないような状態にあることが好ましい。この詳細については、後で説明する。
【００１９】
さらに、ＴＮＬ膜２中の上層膜２２に用いられる材料は、ハフニウム酸化膜だけに限定されるものではなく、ハフニウム窒化膜、ハフニウムシリコン酸化膜、ハフニウムシリコン窒化膜、ハフニウムシリコン酸窒化膜を用いることができる。上層膜２２として窒化膜を用いた場合、ＦＧ電極２３との界面にバーズビークが発生することを避けることができるという効果を得ることができる。このバーズビークは、メモリセルトランジスタ４３の特性ばらつきの一因となるものである。また、上層膜２２として、ハフニウムシリコン酸化膜を用いた場合、上層膜２２中のハフニウム原子の濃度を安定的に低く形成することができるという効果を得ることができる。さらに、上層膜２２として、ハフニウムシリコン窒化膜、ハフニウムシリコン酸窒化膜を用いた場合には、上記の２つの効果を得ることができる。
【００２０】
そして、上層膜２２に含まれるハフニウム等の原子の濃度は、詳細については後で説明するが、面密度にして１ｅ１３ａｔｏｍｓ／ｃｍ２以上、１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。例えば、上層膜２２がハフニウム酸化膜からなり、１ｅ１３ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のハフニウム原子の濃度を得ようとする場合、上層膜２２の膜厚は、０．０１ｎｍから３ｎｍ程度のものとなる。すなわち、ふさがれていない結合手を形成するために、上層膜２２は薄い膜であることが好ましく、例えば、この上層膜２２は、１原子層程度の厚みを持つ非常に薄い膜であり、下層膜２１上にハフニウム原子が吸着して、複数のハフニウム原子が並ぶことにより形成される膜である。
【００２１】
なお、本実施形態においては、上層膜２２を膜として説明しているが、本実施形態の上層膜２２は、膜の形状であることに限定されるものではなく、ハフニウム原子等といった原子が、下層膜２１とＦＧ電極２３との間に存在していれば良い。
【００２２】
次に、図３から図６を用いて本実施形態の半導体記憶装置３１の製造方法を説明する。なお、図３から図６は、半導体記憶装置３１の各製造工程におけるメモリセル領域における断面図であって、詳細には、図２（ａ）の半導体記憶装置３１の断面に対応するものである。また、以下の説明においては、シリコン酸化膜からなる下層膜２１と、ハフニウム酸化膜からなる上層膜２２とを用いた場合を例に説明する。
【００２３】
まず、半導体基板（ｐ型シリコン基板、もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）１上に、熱酸化処理等の周知の方法を用いて、シリコン酸化膜からなる下層膜２１をその膜厚が例えば１ｎｍから１５ｎｍ程度となるように形成する。
【００２４】
次に、下層膜２１の上に、ＡＬＤ（Atomic Layer Deposition）法を用いて、ハフニウム酸化膜からなる上層膜２２をその膜厚が例えば０．０１ｎｍから３ｎｍ程度となるように形成する。具体的には、ハフニウム酸化膜からなる上層膜２２の形成は、ＡＬＤ法を用いた場合、テトラエチルメチルアミノハフニウム(ＴＥＭＡＨｆ)とオゾンとを用いて、成膜温度３００℃の条件の下、ＴＥＭＡＨｆの導入及びそのパージと、オゾンの導入及びそのパージとを１サイクルとして、このサイクルを１から２０回程度繰り返すことにより行うことができる。ハフニウム酸化膜からなる上層膜２２は、シリコン酸化膜からなる下層膜２１よりも酸素密度が少ない状態が好ましく、これらの膜の界面において、上層膜２２の酸素密度は下層膜２１に比べて少ないことがより好ましい。言い換えると、下層膜２２中において、ハフニウム原子の結合手が完全にふさがれていない状態にあることが好ましい。従って、ハフニウム原子の結合手をふさがないように、上層膜２２については、炭素等の不純物が極力含まれないように形成することが好ましい。詳細には、上層膜２２に含まれるハフニウム原子の濃度が、１ｅ１３ａｔｏｍｓ／ｃｍ２以上、１ｅ１６ａｔｏｍｓ／ｃｍ２以下となるようにすることが好ましい。
【００２５】
また、上層膜２２の形成方法としては、ＡＬＤ法に限るものではなく、様々な方法を用いることができる。例えば、スパッタ法を用いることができ、その成膜条件としては、例えば、電圧３００Ｗ、成膜圧力１Ｐａ、Ａｒガスの流量１００ｓｃｃｍとなる。他には、プラズマＣＶＤ（Chemical Vapor Deposition）、塗布法、噴霧法を用いることができる。また、ハフニウムソースについても、ＴＥＭＡＨｆに限定するものではなく、塩化ハフニウム（ＨｆＣｌ４）やテトラジメチルアミノハフニウム（ＴＤＭＡＨｆ）等を用いることができる。さらに、酸化剤は、オゾンに限るものではなく、例えば、水、酸素、亜酸化窒素、又は、物理的な方法で励起したラジカル酸素等を用いることができる。そして、上層膜２２の形成は、薄い膜を形成することが可能な条件で行うことが好ましく、例えば室温から５００℃程度の温度範囲の成膜温度で行うことが好ましい。
【００２６】
なお、上層膜２２として、ハフニウム酸化膜の代わりにハフニウム窒化膜を形成したい場合には、酸化剤のかわりに窒化剤を炉内に導入すれば良い。窒化剤としては、アンモニア、ヒドラジン、又は、物理的な方法で励起したラジカル窒素等を用いることができる。同様に、ハフニウム酸窒化膜を形成したい場合には、酸化剤と窒化剤とを用いれば良い。
【００２７】
次に、上層膜２２の上に、ＣＶＤ法により、例えばポリシリコン膜からなるＦＧ電極２３をその膜厚が例えば１０ｎｍから５０ｎｍ程度となるように形成する。そして、その上にＣＶＤ法により、例えばシリコン窒化膜からなる第１のマスク材２４をその膜厚が例えば５０ｎｍから２００ｎｍ程度の膜厚となるように形成する。さらに、ＣＶＤ法により、例えばシリコン酸化膜からなる第２のマスク材２５を例えば５０ｎｍから４００ｎｍ程度の膜厚になるように形成する。このようにして図３（ａ）に示されるような構造を得ることができる。
【００２８】
次に、第２のマスク材２５上にフォトレジスト（不図示）を塗布し、露光描画によりフォトレジストに対してパターニングを行う。そして、フォトレジストを耐エッチングマスクにして、第２のマスク材２５をエッチングすることにより、第２のマスク材２５に対してパターニングを行う。さらに、フォトレジストを除去し、パターニングされた第２のマスク材２５をマスクとして用いて、第１のマスク材２４とＦＧ電極２３とゲート絶縁膜２２と半導体基板１とをエッチングして、素子分離溝２６を形成する。このようにして、図３（ｂ）に示される構造を得ることができる。
【００２９】
そして、塗布法等の周知の方法を用いて、素子分離溝２６を、例えば２００ｎｍから１５００ｎｍの膜厚を有するシリコン酸化膜からなる素子分離絶縁膜３７で埋込むことにより、図４（ｃ）に示される構造を得ることができる。
【００３０】
次に、酸素雰囲気もしくは水蒸気雰囲気下で処理を行い、素子分離絶縁膜３７の高密度化を行う。次いで、第２のマスク材２５を除去した後、化学的機械的研磨法（Chemical Mechanical Polishing:ＣＭＰ）を用いて、シリコン窒化膜からなる第１のマスク材２４をストッパーにして、素子分離絶縁膜３７の平坦化を行う。次いで、シリコン窒化膜と選択比のあるエッチング条件を用いて、シリコン酸化膜からなる素子分離絶縁膜３７の上面をエッチバックし、図４（ｄ）に示される構造を得ることができる。
【００３１】
さらに、ＦＧ電極２３と素子分離絶縁膜３７との上面を覆うように、減圧化学気相成長（ＬＰ−ＣＶＤ）法等の周知の方法を用いて、例えば１ｎｍから１０ｎｍ程度の膜厚を有するシリコン酸化膜５１を形成することにより、図５（ｅ）に示される構造を得ることができる。
【００３２】
次に、シリコン酸化膜５１上に、例えば１ｎｍから５ｎｍ程度の膜厚を有するシリコン窒化膜５２を形成し、図５（ｆ）に示される構造を得ることができる。シリコン窒化膜５２の形成方法としては、様々な方法を用いることができ、例えば、ラジカル窒化法、ＡＬＤ法、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、スパッタ法といったＰＶＤ（Physical Vapor Deposition）法、通常の電気炉による熱窒化法等を用いることができる。
【００３３】
そして、シリコン酸化膜５１の形成方法と同様に、シリコン窒化膜５２上に、例えば１ｎｍから１０ｎｍ程度の膜厚を有するシリコン酸化膜５３を形成することにより、図６（ｇ）に示される構造を得ることができる。なお、この段階で、各膜の高密度化や界面改善のためのデンシファイ（熱処理）や、酸素補償もしくは界面改善のための酸化処理等を実施しても良い。
【００３４】
そして、シリコン酸化膜５２上にＣＧ電極４２を形成することにより、図６（ｈ）に示される構造を得ることができる。さらに、ＣＧ電極４２に対して、露光描画によりパターニングした後、周知の工程を経ることにより、半導体記憶装置３１を得ることができる。
【００３５】
本実施形態によれば、ＴＮＬ膜２としてシリコン酸化膜（下層膜）２１／ハフニウム酸化膜（上層膜）２２からなる積層構造を用いることにより、半導体記憶装置３１の消去動作の際にリーク電流が増加するため、消去特性が改善する。従って、容易に消去できることから、消去動作の際のＴＮＬ膜２にかかるストレスを緩和することができるため、ＴＮＬ膜２の劣化を避け、ひいては、半導体記憶装置３１の耐久性、電荷保持特性や、信頼性を良好なものとすることができる。すなわち、本実施形態によれば、半導体記憶装置３１のデバイス特性及び信頼性を優れたものとすることができる。また、容易に消去することができることから、消去動作の際に半導体記憶装置３１に印加する消去電圧を下げることができる。以下に、シリコン酸化膜２１／ハフニウム酸化膜２２からなる積層構造を用いることにより、リーク電流が増加する理由について説明する。
【００３６】
シリコン酸化膜２１とハフニウム酸化膜２２とを積層した場合、言い換えると、異なる酸化膜を積層した場合、界面での酸素密度が異なっている。そして、その界面における酸素密度の違いを緩和するように、酸素密度が低濃度である側に酸素イオンがシフトする。具体的には、シリコン酸化膜２１とハフニウム酸化膜２２とでは、酸素密度はシリコン酸化膜２１の方が高く、従って、ハフニウム酸化膜２２とシリコン酸化膜２１との界面において、シリコン酸化膜２１中の酸素イオンがハフニウム酸化膜２２側にシフトすることとなる。このように酸素イオンがシフトした場合、異なる酸化膜による界面に電気双極子(ダイポール)が生成される。さらに、この電気双極子は酸化膜のエネルギーバンド構造を変調させる。詳細には、電荷の注入側となる酸化膜に負の電荷が、電荷の注入側とは反対側に位置する酸化膜に正の電荷が配置されるように電気双極子が生成された場合には、電荷に対する障壁を減少させるようにエネルギーバンドが変調するため、言い換えると、半導体記憶装置３１の消去動作の際、電荷に対して、シリコン酸化膜２１のバリアハイト（電子障壁）がより低くなるように変調するため、電荷のトンネル確率が増加し、リーク電流を増加させることとなる。従って、半導体記憶装置３１の消去動作の際に、ＦＧ電極２３にトラップされた電荷を容易に消去できることから、消去動作の際のＴＮＬ膜２にかかるストレスを緩和することができる。その結果、本実施形態においては、ＴＮＬ膜２の劣化を避けることができ、ひいては、半導体記憶装置３１のデバイス特性や信頼性を良好なものとすることができる。
【００３７】
例えば、上層膜２２としてハフニウム酸化膜を用いた場合、ハフニウムシリコン酸窒化膜と比べて、シリコン原子や窒素原子が含まれないことから、上層膜２２中にふさがっていないハフニウム原子の結合手がより多く存在し、上層膜２２は、下層膜２１の酸素イオンをより容易に引き寄せることができる。従って、その界面に電気双極子をより容易に生成することができる。
【００３８】
また、本実施形態において、上層膜２２として、酸化膜のかわりに、窒化膜、酸窒化膜等を用いることができるが、その場合にも、上層膜２２中のハフニウム原子の結合手が完全にふさがっていないことから、上層膜２２は、下層膜２１からの酸素イオンを引き寄せることができ、その界面に電気双極子を容易に生成することができる。
【００３９】
そして、本実施形態においては、先に説明したように、上層膜２２は、ハフニウム原子を含むものに限定されるものではなく、チタン、ジルコニウム、タンタル、ランタン等の遷移金属原子等を含むものであっても良く、上層膜２２がこのような原子を含むことにより、半導体記憶装置３１の消去動作の際に、ＦＧ電極２３にトラップされた電荷を容易に消去することができる。さらに、チタン原子を用いた場合には、チタンは埋蔵量が多いため容易に入手できるという利点があり、また、ジルコニウム原子を用いた場合には、単価の安い材料であるため、半導体記憶装置３１の製造コストを抑えることができるとの利点がある。
【００４０】
ところで、本発明者らは、ハフニウム酸化膜中のハフニウム原子の濃度とリーク電流との関係について調べた。こうして得たのが、図７に示す、ハフニウム原子の濃度に対するリーク電流密度の関係を示した図である。詳細には、シリコン基板上のシリコン酸化膜に、所望のハフニウム原子の濃度を有するハフニウム酸化膜を形成することにより、ＭＩＳキャパシタである複数のサンプルを得た。そして、これらのサンプルに対して、上部電極側（ハフニウム酸化膜側）から電子を注入した場合における、ハフニウム原子の濃度とリーク電流密度の関係を示した図である。この図７においては、横軸は、ハフニウム原子の濃度、縦軸はリーク電流密度である。なお、ハフニウム酸化膜を形成していないサンプルを比較例としている（図７においては、ハフニウム原子の濃度がゼロの場合として示す）。
【００４１】
この図７によれば、ハフニウム酸化膜を形成した場合、ハフニウム酸化膜を形成せずシリコン酸化膜のみである場合（比較例）に比べて、リーク電流が増加していることがわかる。すなわち、ハフニウム酸化膜を形成することにより、電荷のトンネル確率が増加することがわかる。図７からわかるように、このリーク電流の増加の効果は、ハフニウム原子の濃度が、面密度にして１ｅ１３ａｔｏｍｓ／ｃｍ２以上、１ｅ１６ａｔｏｍｓ／ｃｍ２以下のもとで得られている。このように、ハフニウム原子の濃度について、リーク電流を増加する効果を得るための最適な値が存在すると推察されることから、本実施形態においては、半導体記憶装置３１に求められる特性等に応じて、ハフニウム原子の濃度を最適化することが好ましい。
【００４２】
このように、本実施形態によれば、ＴＮＬ膜２としてシリコン酸化膜（下層膜）２１／ハフニウム酸化膜（上層膜）２２からなる積層構造を用いることにより、半導体記憶装置３１の消去特性が改善し、よってＴＮＬ膜２の劣化を避け、ひいては、半導体記憶装置３１の耐久性、電荷保持特性や、信頼性を良好なものとすることができる。
【００４３】
（本実施形態の変形例）
上記の説明においては、図２に示されるような３次元構造の半導体記憶装置３１に対して適用した例を説明したが、このような３次元構造に限定されるものではなく、図８に示されるような、寄生容量を低減したフラット構造の半導体記憶装置３１に適用しても良い。なお、このフラット構造の半導体記憶装置３１のメモリセル領域の平面は、先に説明したように、図１に示され、さらに、その断面は図８に示される。詳細には、図８（ａ）は、図１のＡ−Ａ´に沿って切った半導体記憶装置３１の断面図であり、図８（ｂ）は、図１のＢ−Ｂ´に沿って切った半導体記憶装置３１の断面図である。この変形例においては、ＩＰＤ膜５が半導体基板１の裏面と平行になるように形成されているが、他の構成については、先に説明した図２に示す半導体記憶装置３１の構成と同じであるため、ここでは詳細な説明を省略する。また、図８においては、図２の半導体記憶装置３１と同じ構成および機能を有する部分は、図２と同じ符号を付す。
【００４４】
なお、この変形例においても、上層膜２２は、膜の形状であることに限定されるものではなく、ハフニウム原子等といった原子が、下層膜２１とＦＧ電極２３との間に存在していれば良い。
【００４５】
このような変形例であっても、本実施形態と同様に、ＴＮＬ膜２として、シリコン酸化膜等からなる下層膜２１と、ハフニウム酸化膜等からなる上層膜２２とを用いることにより、半導体記憶装置３１の消去特性が改善し、よってＴＮＬ膜２の劣化を避け、ひいては、半導体記憶装置３１の耐久性、電荷保持特性や、信頼性を良好なものとすることができる。
【００４６】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１          半導体基板
２          ＴＮＬ膜（第１の絶縁膜）
５          ＩＰＤ膜（第２の絶縁膜）
２１        下層膜
２２        上層膜
２３        ＦＧ電極（電荷蓄積膜）
２４        第１のマスク材
２５        第２のマスク材
２６        素子分離溝
３１        ＦＧゲート型半導体記憶装置（不揮発性半導体記憶装置）
３７        素子分離絶縁膜
４０        層間絶縁膜
４１        ビット線
４２        ワード線（ＣＧ電極）
４３        メモリセルトランジスタ
５１、５３  シリコン酸化膜
５２        シリコン窒化膜
【図３】
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【図４】
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【図７】
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【図１】
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【図２】
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【図５】
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【図６】
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【図８】
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