(57)【要約】【課題】より効果的に基板バイアス効果を抑制することが可能な半導体装置を提供する。【解決手段】本発明に係る半導体装置は、埋め込み絶縁膜上に積層されてＳＯＩ基板を構成するフローティング状態の表面Ｓｉ層と、表面Ｓｉ層に形成されたソース領域３、ドレイン領域４、チャネル領域５と、チャネル領域５上に、ゲート酸化膜７を介して形成されたゲート電極２と、チャネル領域５から延設され、ゲート電極２の端部に形成されたボディ引き出し領域５ａと、ボディ引き出し領域５ａに形成されたトレンチ１５内に埋め込まれた埋め込み層６ａを有する、チャネル領域に蓄積するキャリアを再結合させる再結合構造体とを備える。【選択図】図１
2013140910.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み絶縁膜上に積層されてＳＯＩ基板を構成するフローティング状態の表面半導体層と、
前記表面半導体層に形成されたソース領域、ドレイン領域と、
前記表面半導体層において、前記ソース領域とドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に、ゲート絶縁層を介して形成されたゲート電極と、
前記チャネル領域から延設され、前記ゲート電極の端部に形成されたボディ引き出し領域と、
前記ボディ引き出し領域に形成されたトレンチ内に埋め込まれた埋め込み層を有する、前記チャネル領域に蓄積するキャリアを再結合させる再結合構造体と、
を備える半導体装置。
【請求項２】
前記トレンチの側面及び底面に、結晶欠陥が導入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチと前記埋め込み層との界面に界面準位が発生することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記埋め込み層が、前記チャネル領域に発生するキャリアを再結合させることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記埋め込み層は、ポリシリコン又は金属であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記埋め込み層は、絶縁物であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
埋め込み絶縁膜上に積層されてＳＯＩ基板を構成するフローティング状態の表面半導体層にチャネル領域を形成し、
前記表面半導体層において、前記チャネル領域の両側にそれぞれソース領域とドレイン領域を形成し、
前記チャネル領域上に、ゲート絶縁層を介してゲート電極を形成し、
前記ゲート電極の端部に、前記チャネル領域から延設してボディ引き出し領域を形成し、
前記ボディ引き出し領域にトレンチを形成し、前記トレンチ内に埋め込み層を形成することにより、前記チャネル領域に蓄積するキャリアを再結合させる再結合構造体を形成する半導体装置の製造方法。
【請求項８】
前記トレンチを形成する際に、ドライエッチングを行い、当該トレンチの側面及び底面に結晶欠陥を導入することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記埋め込み層として、ポリシリコン、金属又は絶縁物を用いることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板を用いたＭＯＳ（Metal-Oxide-Semiconductor）では、基板バイアス効果（ボディ効果）によるキンクの発生や耐圧の低下という問題点がある。ドレインに高バイアスを印加して電流を流した時に発生するホットキャリアが基板に蓄積することにより基板がバイアスされ、閾値電圧Ｖｔが低下することでキンクが発生し、ソースとボディとドレイン間の寄生バイポーラトランジスタがオンすることで耐圧が低下する。
【０００３】
図１１に一般的なＳＯＩ構造の半導体装置の断面図を示す。図１１に示すように、ＮＭＯＳの場合は、基板にホールが蓄積することが上記の問題点の原因となる。非特許文献１では、基板バイアス効果を抑制するため、基板に発生するホットキャリアを引き抜くためのボディ・コンタクト構造を有している。これにより、キンクの発生と耐圧の改善を図ることができる。しかし、ボディ端子が増えることから、レイアウトの複雑化、素子面積増体、ゲート容量増大といったデメリットがある。
【０００４】
特許文献１では、ＭＯＳＦＥＴ素子内に、アルゴン等の不活性元素をイオン注入することにより、キャリア再結合層を形成している。キャリア再結合層により、基板にキャリアが蓄積することなく、基板バイアス効果を抑制することができる。しかし、素子内にデバイスとキャリア再結合層を作りこむため、リーク防止などの素子最適化と信頼度確保が課題となる。
【０００５】
特許文献２では、ＭＯＳＦＥＴ素子内ではなく、ボディ引出し部を設けて、そこにキャリア再結合層を形成している。ＭＯＳＦＥＴ素子とは別にボディ引き出し部を設けることにより、ＭＯＳＦＥＴ素子内のデバイスと独立してキャリア再結合層を作りこむことできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２１９５２８号公報
【特許文献２】特開２００１−２８４５９１号公報
【非特許文献】
【０００７】
【非特許文献１】吉見信著、「ＳＯＩデバイス技術−実践的基礎と応用−」、ＥＤリサーチ社、２００５年１月２５日
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２では、ボディ引き出し部におけるキャリア再結合層を、不活性元素であるＡｒを２×１０１４ｃｍ−２程度のドーズ量でイオン注入を行うことにより形成している。イオン注入により導入された結晶欠陥がキャリア再結合層として寄与するが、半導体製造の後工程にて高温熱処理を経るとアモルファス化しているＳｉが固相成長することにより結晶欠陥が減少するという問題点がある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、埋め込み絶縁膜上に積層されてＳＯＩ基板を構成するフローティング状態の表面半導体層と、前記表面半導体層に形成されたソース領域、ドレイン領域と、前記表面半導体層において、前記ソース領域とドレイン領域との間に形成されたチャネル領域と、前記チャネル領域上に、ゲート絶縁層を介して形成されたゲート電極と、前記チャネル領域から延設され、前記ゲート電極の端部に形成されたボディ引き出し領域と、前記ボディ引き出し領域に形成されたトレンチ内に埋め込まれた埋め込み層を有する、前記チャネル領域に蓄積するキャリアを再結合させる再結合構造体とを備える。
【００１０】
本発明の他の態様に係る半導体装置の製造方法は、埋め込み絶縁膜上に積層されてＳＯＩ基板を構成するフローティング状態の表面半導体層にチャネル領域を形成し、前記表面半導体層において、前記チャネル領域の両側にそれぞれソース領域とドレイン領域を形成し、前記チャネル領域上に、ゲート絶縁層を介してゲート電極を形成し、前記ゲート電極の端部に、前記チャネル領域から延設してボディ引き出し領域を形成し、前記ボディ引き出し領域にトレンチを形成し、前記トレンチ内に埋め込み層を形成することにより、前記チャネル領域に蓄積するキャリアを再結合させる再結合構造体を形成する。
【００１１】
これにより、トレンチ側面及び底面、ボディ引き出し領域と埋め込み層との界面、又は、埋め込み層そのものにより、基板に蓄積されたキャリアを再結合させることができ、効果的に基板バイアス効果を抑制することが可能となる。
【発明の効果】
【００１２】
本発明によれば、より効果的に基板バイアス効果を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】実施の形態１に係る半導体装置の動作を説明する図である。
【図４】図３のＩＶ−ＩＶ断面図である。
【図５Ａ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程平面図である。
【図５Ｂ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程平面図である。
【図５Ｃ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程平面図である。
【図５Ｄ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程平面図である。
【図６Ａ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図６Ｂ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図６Ｃ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図６Ｄ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図６Ｅ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図６Ｆ】実施の形態１に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図７】実施の形態２に係る半導体装置の構成を示す図である。
【図８】実施の形態３に係る半導体装置の構成を示す図である。
【図９】実施の形態４に係る半導体装置の構成を示す図である。
【図１０】実施の形態５に係る半導体装置の構成を示す図である。
【図１１】一般的なＳＯＩ構造の半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図を参照して説明する。図１は、実施の形態１に係る半導体装置の構成を示す平面図である。図２は、図１のＩＩ−ＩＩ断面図である。本実施の形態に係る半導体装置は、ＳＯＩ構造のＮ型ＭＯＳＦＥＴであるものとする。
【００１６】
図１、２に示すように、実施の形態１に係る半導体装置は、ＳＴＩ（（Shallow Trench Isolation）膜１、ゲート電極２、ソース領域３、ドレイン領域４、チャネル領域５、再結合構造体６、ゲート酸化膜７、Ｓｉ支持基板８、ＢＯＸ（Buried Oxide）酸化膜９を備える。
【００１７】
図２に示すように、Ｓｉ支持基板８上に、ＢＯＸ酸化膜９、表面Ｓｉ層が順に積層され、ＳＯＩ基板が構成されている。ＳＯＩ基板の表面Ｓｉ層には、ソース領域３、ドレイン領域４、チャネル領域５が形成されている。
【００１８】
ＳＯＩ基板の表面Ｓｉ層上には、ゲート酸化膜７を介してゲート電極２が形成されている。ゲート電極２の直下には、チャネル領域５が形成されている。表面Ｓｉ層中であって、チャネル領域５の両側にそれぞれソース領域３、ドレイン領域４が形成されている。ゲート電極２、ソース領域３、ドレイン領域４、チャネル領域５、ゲート酸化膜７によりＮ型ＭＯＳＦＥＴが構成される。
【００１９】
ソース領域３及びドレイン領域４の外周は、ＳＴＩ膜１に囲われている。このため、表面Ｓｉ層は、Ｓｉ支持基板８や周辺の素子から完全に分離したフローティング状態となっている。
【００２０】
ゲート電極２は、幅方向（図１における左右方向）に延在する第１延在部、第１延在部の右端から上下に伸びる第２延在部を有する。第２延在部の下側に、再結合構造体６が形成されている。再結合構造体６は、チャネル領域５中で発生したホールを引き抜き、基板中のホールの蓄積を抑制する。
【００２１】
再結合構造体６は、チャネル領域５から延在して形成された、チャネル領域５と同じＳｉ層からなるボディ引き出し領域５ａを有する。ボディ引き出し領域５ａには、埋め込み層６ａが形成されている。図１に示す例では、２つの埋め込み層６ａが、第２延在部が伸びる方向に並んで形成されている。ボディ引き出し領域５ａ及び埋め込み層６ａの一部は、ゲート電極２により覆われており、その他の部分はゲート電極２から露出している。
【００２２】
ここで、図３を参照して本実施の形態に係る半導体装置の動作について説明する。図３に示すように、ドレイン高バイアス時にチャネル領域５中で発生したホールは、再結合構造体６に向かって移動する。再結合構造体６は、ホールを再結合させる。これにより、基板中のホールの蓄積を抑制し、基板バイアス効果を防止することができる。
【００２３】
図４は、図３のＩＶ−ＩＶ断面図である。図４に示すように、再結合構造体６は、ボディ引き出し領域５ａをエッチングして形成されたトレンチ１５内に埋め込み層６ａとしてポリシリコンを埋め込んだ構造を有している。トレンチ１５の側面及び底面には、結晶欠陥が導入されている。また、ボディ引き出し領域５ａと埋め込み層６ａとの界面には、界面準位が存在する。この結晶欠陥、界面準位が、ホールをトラップして再結合させる役割を果たす。また、本実施の形態では、埋め込み層６ａとしてポリシリコンを用いているため、ポリシリコンの粒界自体もまた、ホールをトラップして再結合させる役割を果たす。
【００２４】
本実施の形態では、トレンチ１５内に埋め込み層６ａを埋め込むことにより再結合構造体６を形成するため、イオン注入により形成された再結合層と比べて、半導体製造の後工程の熱処理に対し安定的である。
【００２５】
Ａｒのイオン注入により再結合層を形成する場合、通常のバルクＳｉ基板を用いたＭＯＳＦＥＴの製造ラインでは、Ａｒのイオン注入自体を使用しておらず、専用の設備を設けなくてはならない点が製造ネックとなっていたが、本発明では、Ａｒのイオン注入を使用することなく再結合構造体６を形成することができるため、専用の設備を設ける必要がない。
【００２６】
次に、図５Ａ−５Ｄ、６Ａ−６Ｆを参照して、本実施の形態に係る半導体装置の製造方法について説明する。図５Ａ−５Ｄは、本実施の形態に係る半導体装置の製造方法を説明するための製造工程平面図である。図６Ａ−６Ｆは、本実施の形態に係る半導体装置の再結合構造体の製造方法を説明するための製造工程断面図である。
【００２７】
まず、図５Ａに示すように、ＭＯＳＦＥＴが形成される領域の外周にＳＴＩ膜１を形成する。次に、図５Ｂに示すように、ボディ引き出し領域５ａに、埋め込み層６ａを形成して、再結合構造体６を形成する。再結合構造体６の製造フローについては、後述する。
【００２８】
その後、イオン注入によりチャネル領域５のＰ型不純物濃度を調整する。そして、図５Ｃに示すように、チャネル領域５上にゲート酸化膜７とゲート電極２を形成する。その後、図５Ｄに示すように、ボディ引き出し領域５ａ及び埋め込み層６ａを除いてレジスト１０をマスクとしてイオン注入を行い、Ｎ型のソース領域３とドレイン領域４を形成する。これにより、本実施の形態に係るＮ型ＭＯＳＦＥＴが完成する。
【００２９】
引き続き、図６Ａ−６Ｆの断面図を用いて再結合構造体６の製造フローについて説明する。まず、図６Ａに示すように、ボディ引き出し領域５ａ上に、酸化膜１１及びトレンチ１５形成時のマスクとなるＳｉＮ膜１２を順に形成する。
【００３０】
次に、ＳｉＮ膜１２上に所定のパターンのレジスト１３を形成する。そして、レジスト１３をマスクとして、トレンチ１５の開口部上のＳｉＮ膜１２をエッチング除去する。これにより、図６Ｂに示す構成となる。レジスト１３を除去した後、ＳｉＮ膜１２をマスクとして、酸化膜１１、ボディ引き出し領域５ａをドライエッチングする。これにより、図６Ｃに示すように、トレンチ１５が形成される。
【００３１】
このとき、ドライエッチングにより、トレンチ１５の側面と底面に、１×１０２０ｃｍ−３程度の濃度の結晶欠陥を導入する。その後、図６Ｄに示すように、多結晶ポリシリコンをＣＶＤ成長させ、トレンチ１５をポリシリコン１４で埋め込む。そして、図６Ｅに示すように、ポリシリコン１４をエッチバックして、トレンチ１５内以外のポリシリコンを除去し、埋め込み層６ａを形成する。
【００３２】
最後に、図６Ｆに示すように、酸化膜１１を除去して平坦な形状を確保する。このように、トレンチ１５内に埋め込み層６ａを埋め込むことにより、ボディ引き出し領域５ａと埋め込み層６ａとの界面にホールトラップ層となる界面準位が形成される。また、多結晶ポリシリコンからなる埋め込み層６ａの粒界自体がホールをトラップする役割を果たす。
【００３３】
このように、トレンチ１５の側面と底面に導入された結晶欠陥、ボディ引き出し領域５ａと埋め込み層６ａとの界面における界面準位、及び、多結晶ポリシリコンの粒界自体が再結合構造体６となる。このような構成により、後に熱処理を行っても、キャリア再結合層の性能を確保することができ、より効果的に基板バイアス効果を抑制することが可能となる。
【００３４】
なお、上記の実施の形態では、トレンチにポリシリコンを形成したが、これに限定されるものではない。ポリシリコンの代わりに、ＳｉＯ２やＳｉＮなどの絶縁膜や、Ｗ等の金属を用いることも可能である。
【００３５】
トレンチ１５内に絶縁物を埋め込んだ場合は、絶縁物自体が再結合層とはならないが、ボディ引き出し領域５ａと絶縁物の界面の界面準位は再結合層として寄与する。また、トレンチ１５に金属を埋め込んだ場合には、界面及び金属自体が再結合層として寄与する。
【００３６】
実施の形態２．
本発明の実施の形態２に係る半導体装置の構成を図７に示す。図７に示すように、再結合構造体６がゲート電極２の一方の端部だけでなく、他方の端部にも形成されている。
【００３７】
実施の形態３．
本発明の実施の形態３に係る半導体装置の構成を図８に示す。図８に示すように、再結合構造体６がゲート電極２の一方の端部だけでなく、他方の端部にも形成されている。再結合構造体６は、ゲート電極２の直下のみに形成されている。すなわち、再結合構造体６は、ゲート電極２により完全に覆われており、ゲート電極２から露出しない。
【００３８】
実施の形態４．
本発明の実施の形態４に係る半導体装置の構成を図９に示す。図９に示すように、埋め込み層６ａのトレンチの形状は、メッシュ形状などの任意の形状、個数を形成してもよい。
【００３９】
実施の形態５．
本発明の実施の形態５に係る半導体装置の構成を図１０に示す。図１０に示すように、埋め込み層６ａはゲート電極２より外側に形成してもよい。この場合、ゲート電極２を形成した後に、埋め込み層６ａを形成することが出来る。
【００４０】
実施の形態２〜５においても、実施の形態１と同様に、熱処理等を行ったとしても、再結合層の性能を確保することができ、より効果的に基板バイアス効果を抑制することが可能となる。また、再結合層を形成するための専用の設備を設ける必要がない。
【００４１】
以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。
【符号の説明】
【００４２】
１  ＳＴＩ膜
２  ゲート電極
３  ソース領域
４  ドレイン領域
５  チャネル領域
５ａ  ボディ引き出し領域
６  再結合構造体
６ａ  埋め込み層
７  ゲート酸化膜
８  Ｓｉ支持基板
９  ＢＯＸ酸化膜
１０  レジスト
１１  酸化膜
１２  ＳｉＮ膜
１３  レジスト
１４  ポリシリコン
１５  トレンチ
【図１】
2013140910.tif 000003
【図２】
2013140910.tif 000004
【図３】
2013140910.tif 000005
【図４】
2013140910.tif 000006
【図５Ａ】
2013140910.tif 000007
【図５Ｂ】
2013140910.tif 000008
【図５Ｃ】
2013140910.tif 000009
【図５Ｄ】
2013140910.tif 000010
【図６Ａ】
2013140910.tif 000011
【図６Ｂ】
2013140910.tif 000012
【図６Ｃ】
2013140910.tif 000013
【図６Ｄ】
2013140910.tif 000014
【図６Ｅ】
2013140910.tif 000015
【図６Ｆ】
2013140910.tif 000016
【図７】
2013140910.tif 000017
【図８】
2013140910.tif 000018
【図９】
2013140910.tif 000019
【図１０】
2013140910.tif 000020
【図１１】
2013140910.tif 000021