(57)【要約】【課題】実施形態は、電気特性の劣化を抑制する半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、機能部と、機能部の上に設けられたコンタクト部と、を含む複数の柱状体が形成された下地層の上に、前記コンタクト部の上面を覆う第１の部分と、前記複数の柱状体の間の下地層を覆う第２の部分と、を有する保護膜であって、前記第２の部分の膜厚が前記第１の部分よりも厚く前記柱状部の高さよりも薄い保護膜を形成する工程を備える。そして、前記第１の部分をエッチングし、前記コンタクト部の前記上面を露出させる工程と、前記コンタクト部の露出した前記上面を覆う導電層を形成する工程と、前記導電層を選択的にエッチングし、前記コンタクト部の上面を覆う電極を形成する工程と、を備える。【選択図】図１
2013197204.tif 000002
【特許請求の範囲】
【請求項１】
機能部と、機能部の上に設けられたコンタクト部と、を含む複数の柱状体が形成された下地層の上に液状の成膜材を塗布し、前記コンタクト部の上面を覆う第１の部分と、前記複数の柱状体の間の下地層を覆う第２の部分と、を有する有機膜からなる保護膜であって、前記第２の部分の膜厚が前記第１の部分よりも厚く前記柱状部の高さよりも薄い保護膜を形成する工程と、
前記第１の部分をエッチングし、前記コンタクト部の前記上面を露出させる工程と、
前記コンタクト部の露出した前記上面を覆う導電層を形成する工程と、
前記導電層を選択的にエッチングし、前記コンタクト部の上面に電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
機能部と、機能部の上に設けられたコンタクト部と、を含む複数の柱状体が形成された下地層の上に、前記コンタクト部の上面を覆う第１の部分と、前記複数の柱状体の間の下地層を覆う第２の部分と、を有する保護膜であって、前記第２の部分の膜厚が前記第１の部分よりも厚く前記柱状部の高さよりも薄い保護膜を形成する工程と、
前記第１の部分をエッチングし、前記コンタクト部の前記上面を露出させる工程と、
前記コンタクト部の露出した前記上面を覆う導電層を形成する工程と、
前記導電層を選択的にエッチングし、前記コンタクト部の上面を覆う電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記保護膜を、前記下地層の上に液状の成膜材を塗布して形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記保護膜は、有機膜からなる請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記第２の部分の膜厚は、前記機能部の高さよりも厚い請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２の部分を除去する工程をさらに備えた請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高性能化の要請に応えるため、３次元構造のデバイスが開発されている。このようなデバイスでは、機能部をピラー状に形成し、３次元構造の任意のレベルに配置する。そして、ピラー状の機能部の間を、例えば、シリコン酸化膜で埋め込み絶縁する。さらに、機能部およびシリコン酸化膜の上に層間絶縁膜を形成し、コンタクトホールを介して機能部に電気的に接続された配線を形成する。
【０００３】
このような、ピラー状の機能部にコンタクトホールを介して配線を形成するプロセスでは、例えば、その不均一に起因して生じるピラー状の機能部の高さのばらつきや、シリコン酸化膜の膜厚分布のばらつきに伴い、機能部と電極との間のショートやオープンを発生させることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２６９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、電気特性の劣化を抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、機能部と、機能部の上に設けられたコンタクト部と、を含む複数の柱状体が形成された下地層の上に、前記コンタクト部の上面を覆う第１の部分と、前記複数の柱状体の間の下地層を覆う第２の部分と、を有する保護膜であって、前記第２の部分の膜厚が前記第１の部分よりも厚く前記柱状部の高さよりも薄い保護膜を形成する工程を備える。そして、前記第１の部分をエッチングし、前記コンタクト部の前記上面を露出させる工程と、前記コンタクト部の露出した前記上面を覆う導電層を形成する工程と、前記導電層を選択的にエッチングし、前記コンタクト部の上面を覆う電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を表す模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を表す模式断面図である。
【図３】図２に続く製造過程を表す模式断面図である。
【図４】図３に続く製造過程を表す模式断面図である。
【図５】比較例に係る半導体装置の製造過程を表す模式断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００９】
図１は、実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、例えば、ＭＲＡＭ（Magnetic Randum Access Memory）であり、機能部１３であるＭＴＪ（magnetic tunnel junction）を含む複数のメモリセル１０を備える。半導体装置１００は、例えば、シリコン基板３の上に複数の層が積層された３次元構造を有する。
【００１０】
例えば、シリコン基板３の表面には、メモリセル１０の制御回路（図示しない）が設けられる。そして、シリコン基板３の表面を覆う第１の層間絶縁膜７を介して、複数のメモリセル１０が設けられる。
【００１１】
第１の層間絶縁膜７は、複数のコンタクトプラグ１１を有し、メモリセル１０はコンタクトプラグ１１の上に設けられる。コンタクトプラグ１１は、第１の層間絶縁膜７の表面から、シリコン基板３に連通するコンタクトホール９の内部に形成される。そして、コンタクトプラグ１１は、シリコン基板３に設けられた制御回路のコンタクト領域５に接続される。これにより、メモリセル１０は、その制御回路に電気的に接続される。
【００１２】
メモリセル１０は、機能部１３と、コンタクト部１５と、を含むピラー状（柱状）に形成する。複数のメモリセル１０の間において、第１の層間絶縁膜７の上に第２の層間絶縁膜１７を設ける。第２の層間絶縁膜１７は、複数のメモリセル１０の間の空間を埋め込み、メモリセル１０を相互に絶縁する。
【００１３】
コンタクト部１５の上には、電極２０を設ける。そして、第２の層間絶縁膜１７に形成されたコンタクトホール１９、および、その上の第３の層間絶縁膜２７および第２の層間絶縁膜１７を貫通したコンタクトホール３９を介して電極２０に導通する層間配線２５および３７を設ける。コンタクトホール１９の内部には、電極２０と、層間配線２５を電気的に接続するコンタクトプラグ２３が設けられる。コンタクトホール３９の内部には、電極２０と、層間配線３７を電気的に接続するコンタクトプラグ３５が設けられる。さらに、第３の層間絶縁膜２７の上にメモリセル１０を設けた多層構造としても良い。
【００１４】
このように、半導体装置１００は、複数の機能層を積層した３次元構造を有する。メモリセル１０は、上記の例に限らず、シリコン基板３の上に積層された複数の層のうちの任意の層に配置することができる。
【００１５】
また、メモリセル１０が高集積化され、そのサイズが微細化された場合、例えば、コンタクトホール１９を小さな径のメモリセルの上面に位置合せすることが難しくなる。そこで、コンタクト部１５の上面に電極２０を設けることにより、メモリセル１０と、層間配線２５と、を確実に導通させることが可能となり、位置合せのトレランスを広くすることができる。
【００１６】
次に、図２〜図４を参照して、半導体装置１００の製造方法を説明する。図２〜図４は、半導体装置１００の製造過程を表す模式断面図である。
【００１７】
図２（ａ）に示すように、下地層である第１の層間絶縁膜７の上に形成された複数のメモリセル１０を覆う保護膜３０を形成する。保護膜３０は、コンタクト部１５の上部を覆う第１の部分３１と、第１の層間絶縁膜７を覆う第２の部分３３と、を含む。
【００１８】
メモリセル１０は、柱状に形成された柱状体であり、機能部１３と、機能部１３の上に設けられたコンタクト部と、を含む。例えば、メモリセル１０の高さＨ１は、５０〜１００ｎｍであり、幅Ｗ１は、３０〜６０ｎｍである。そして、そのアスペクト比（Ｈ１／Ｗ１）は、１以上である。また、機能部１３の高さＨ２は、例えば、１０〜３０ｎｍである。メモリセル１０は、図の奥行き方向に延在するストライプ状であっても良い。
【００１９】
例えば、第１の層間絶縁膜７の上に液状の成膜材を塗布し、保護膜３０を形成する。これにより、コンタクト部１５の上面１５ａを覆う第１の部分３１と、複数のメモリセル１０の間の第１の層間絶縁膜７を覆う第２の部分３３と、を含む保護膜３０を形成することができる。第２の部分３３は、その膜厚ｄ２が第１の部分３１の膜厚ｄ１よりも厚く、メモリセル１０の高さＨ１よりも薄くなるように形成する。
【００２０】
さらに、好ましくは、第２の部分３３を機能部１３の高さＨ２よりも厚く形成する。すなわち、第１の部分３１をエッチングして除去し、コンタクト部１５の上面を露出させる場合に、機能部１３が第２の部分３３から露出することを防ぐ。
【００２１】
保護膜３０は、例えば、レジストなど、カーボンを含む高分子材料からなる有機膜である。液状の成膜材をスピンコートにより塗布し、溶媒を蒸発させることにより、第１の部分３１および第２の部分３３を同時に形成する。また、保護膜３０は、絶縁膜であっても良い。例えば、ＳＯＧ（Spin on Glass）を塗布し、シリカ（ＳｉＯ２）を含む膜を形成することができる。
【００２２】
次に、図２（ｂ）に示すように、第１の部分３１をエッチングし、コンタクト部１５の上面１５ａを露出させる。成膜材の塗布により形成された第１の部分３１は、コンタクト部１５の上面１５ａおよび側面１５ｂにも付着する。このため、上面１５ａに付着した部分と、側面１５ｂの上部に付着した部分の両方を除去することが望ましい。そこで、例えば、エッチング速度が等方的となるＲＩＥ（Reactive Ion Etching）の条件でエッチングする。
【００２３】
例えば、コンタクト部１５の上面１５ａおよび側面１５ｂの両方に付着した第１の部分３１を、縦方向（Ｙ方向）のエッチング速度が速い異方性の条件を用いてエッチングする場合、上面１５ａに付着した膜が全てエッチングされても、側面１５ｂに付着した膜を除去しきるまでエッチング時間を伸ばす必要がある。このため、エッチング時間が長くなり、加工時のばらつきが大きくなり易い。
【００２４】
一方、等方的にエッチングを行う場合には、側面１５ｂに付着した膜は横方向からエッチングされるため、上面１５ａに付着した膜と同じようにエッチングされる。これにより、エッチング時間を短くすることができ、加工時のバラツキを少なくすることができる。すなわち、ウェーハ面内において膜厚分布があったとしても、すべての部分において、第１の部分３１を短時間で除去することが可能となり、過剰にエッチングされる部分を抑制することができる。
【００２５】
第１の部分３１のエッチングには、例えば、１００ＭＨｚおよび１３．６ＭＨｚのＲＦ（Radio Frequency）電源を有する２周波重畳型ＲＩＥ装置を用いる。このＲＩＥ装置では、自己バイアスを制御することにより、等方性エッチングと、異方性エッチングと、を選択的に実施することが可能である。そして、例えば、１００ＭＨｚの高周波出力を２ｋＷとし、１３．６ＭＨｚの高周波出力を０Ｗとして、等方性エッチングを行う。
【００２６】
第１の部分３１が有機膜である場合、エッチングガスには、例えば、酸素Ｏ２を使用し、圧力８００ｍＴ（ミリトール）の条件でエッチングを行う。また、エッチングガスとして、一酸化炭素（ＣＯ）や水素（Ｈ２）、窒素（Ｎ２）などを用いても良い。
【００２７】
次に、図２（ｃ）に示すように、コンタクト部１５の露出した上面１５ａを覆う導電層５０を形成する。導電層５０は、例えば、チタン（Ｔｉ）層であり、スパッタ法を用いて厚さ３０ｎｍに形成する。導電層５０は、コンタクト部１５の上面１５ａおよび側面１５ｂと、第２の部分３３と、を覆う。導電層５０は、Ｔｉ層以外にも、例えば、タングステン（Ｗ）層およびタンタル（Ｔａ）層等を用いることができる。
【００２８】
次に、導電層５０を選択的にエッチングし、コンタクト部１５の上面に電極２０を形成する。図３（ａ）〜図３（ｃ）は、導電層５０を選択的にエッチングする過程を示す模式断面図である。
【００２９】
例えば、図３（ａ）に示すように、導電層５０の上に、レジスト層４３と、中間層４５と、を順に積層する。レジスト層４３は、例えば、液状のレジストを塗布して形成する炭素を含む高分子膜である。そして、レジスト層４３は、第２の部分３３と、メモリセル１０と、の凹凸を吸収し、その表面が平坦となる厚さに形成する。また、中間層４５は、例えば、ＳＯＧを塗布して形成したシリカ層である。レジスト層４３の厚さは、例えば、２５０ｎｍである、中間層４５の厚さは、例えば、４５ｎｍである。
【００３０】
次に、図３（ｂ）に示すように、中間層４５の上に、レジスト層４７を形成する。レジスト層４７は、例えば、フォトリソグラフィを用いて所定の電極形状にパターニングする。続いて、レジスト層４７の電極パターンを、ＲＩＥにより中間層４５に転写し、さらに、中間層４５をマスクとして、レジスト層４３に電極パターンを転写する。
【００３１】
次に、図３（ｃ）に示すように、所定の電極形状が転写されたレジスト層４３をマスクとして、例えば、ＲＩＥにより導電層５０を選択的にエッチングし、電極２０を形成する。
【００３２】
上記の工程において、レジスト層４７は、レジスト層４３をエッチングする際に除去される。また、中間層４５は、導電層５０をエッチングする際に除去される。結果として、図３（ｃ）に示すように、コンタクト部１５の上面１５ａおよび側面１５ｂの上部を覆う電極２０が形成され、その上に、レジスト層４３が残る。
【００３３】
次に、図４（ａ）に示すように、電極２０の上に残ったレジスト層４３を、アッシングにより除去する。例えば、酸素Ｏ２を含むエッチングガスを用いた等方性のＲＩＥによりアッシングを行い、レジスト層４３を除去する。第２の部分３３が有機膜である場合には、レジスト層４３と同時にアッシングし除去することができる。
【００３４】
例えば、第２の部分３３が、無機質の絶縁膜である場合には、上記のアッシングでは除去されず、メモリセル１０の間の第１の層間絶縁膜７の上に残る。したがって、第２の部分３３を、メモリセル１０の絶縁膜として残しても良い。無機質の絶縁膜としては、例えば、ＳＯＧを塗布して形成できるシリカ膜を例示することができる。
【００３５】
続いて、図４（ｂ）に示すように、メモリセル１０を埋め込む第２の層間絶縁膜１７を形成する。第２の層間絶縁膜１７は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate）を用いたＣＶＤ法により形成されるシリコン酸化膜（ＳｉＯ２）である。
【００３６】
続いて、第２の層間絶縁膜１７の上面１７ａから電極２０に連通するコンタクトホール１９を形成し、その中に形成されるコンタクトプラグ２３を介してメモリセル１０に導通する層間配線２５を形成する。さらに、第２の層間絶縁膜１７の上に第３の層間絶縁膜２７を形成する。そして、その上面から電極２０に連通するコンタクトホール３９を形成し、コンタクトプラグ３５を介してメモリセル１０に導通する層間配線３７を形成する（図１参照）。
【００３７】
次に、図５を参照して、比較例に係る半導体装置の製造方法を説明する。図５は、比較例に係る製造過程を表す模式断面図である。そして、各図の右、中央および左の部分は、それぞれウェーハ面内の異なる位置の断面を示している。
【００３８】
図５（ａ）は、第１の層間絶縁膜７の上に形成されたメモリセル１０を、第２の層間絶縁膜７５で埋め込んだ状態を示している。例えば、第２の層間絶縁膜７５の上面７５ａは、ＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化される。この例では、メモリセルの高さＨ１は、ウェーハの面内で分布しそれぞれの位置により異なる。
【００３９】
続いて、図５（ｂ）に示すように、第２の層間絶縁膜７５をエッチバックし、メモリセル１０の上端（コンタクト部１５の上面１５ａ）を露出させる。上述したように、メモリセル１０の高さＨ１が異なれば、例えば、図５（ｂ）の中央に示すように、コンタクト部１５の上面１５ａが第２の層間絶縁膜７５から露出したとしても、同図の右端の示すように、コンタクト部１５の上面１５ａが露出しない部分が生じることがある。また、第２の層間絶縁膜７５のエッチバック量が均一でなく、過剰にエッチングされた部分が生じれば、図５（ｂ）の左端に示すように、機能部１３の上部まで露出することがある。
【００４０】
次に、図５（ｃ）に示すように、第２の層間絶縁膜７５の表面に露出したコンタクト部１５を覆う導電層５０を形成する。同図の中央に示すように、導電層５０がコンタクト部１５の上面１５ａと側面１５ｂとを覆う部分が形成される一方で、右端に示すように、第２の層間絶縁膜７５が介在するために、導電層５０がコンタクト部１５に接しない部分が生じる。また、同図の左端に示すように、導電層５０が、機能部１３の上部の側面に接する部分が生じる。
【００４１】
このように、比較例に係る製造方法では、メモリセル１０の高さのバラツキにより、導電層５０と、機能部１３と、が接し、電極２０がショートする部分が生じる場合がある。また、導電層２０と、コンタクト部１５と、が導通せず、電極２０がオープンとなる部分が生じることがある。これらは、メモリセル１０の高さＨ１のバラツキ、および、第２の層間絶縁膜７５のエッチバック量のバラツキに起因して生じ、製造歩留りを低下させる。また、ＣＭＰ加工の不均一に起因して、第２の層間絶縁膜７５の厚さのバラツキが生じれば、さらに歩留まりの低下を招くことになる。
【００４２】
言い換えれば、上記の比較例に係る製造方法では、メモリセル１０の形成過程、ＣＭＰ工程、第２の絶縁膜のエッチバック工程、のそれぞれにおいて、ウェーハ面内の加工精度の高度な均一性が求められる。このため、製造過程におけるトレランスが狭く、高精度の加工装置が必要となる。結果として、製造コストの上昇を招く結果となる。
【００４３】
これに対し、本実施形態に係る製造方法では、例えば、液状の成膜材の塗布により、メモリセル１０の上端に薄い第１の部分３１を形成し、メモリセル１０の間を、メモリセル１０の高さＨ１よりも薄い膜であって、第１の部分３１よりも厚い第２の部分３３で覆う。この過程におけるメモリセル１０の高さのバラツキの許容値は、メモリセル１０の上端に第２の部分３３よりも薄い第１の部分３１が形成されるか否かで決まり、比較例に係る製造方法よりも大きくなる。
【００４４】
さらに、メモリセル１０の上端に形成された第１の部分３１は、等方性エッチングにより短時間で除去されるため、その加工バラツキを小さく抑えることができる。これにより、電極２０と、コンタクト部１５と、の間の導通を確実に確保できる。そして、第２の部分３３の厚さを、メモリセル１０の機能部１３の高さＨ２よりも厚くすることにより、機能部１３の側面の露出を防ぎ、電極２０と、機能部１３と、の間のショートの発生を抑制することができる。
【００４５】
このように、本実施形態は、簡易な製造過程であって、ウェーハプロセスにおける不均一に対するトレランスの大きな製造方法を実現する。これにより、製造歩留りを向上させ、製造コストの低減が可能となる。
【００４６】
上記の例では、MRAMの製造過程を説明したが、実施形態は、これに限定される訳ではない。例えば、抵抗変化型メモリ装置、相変化型メモリ装置などに適用することができる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
３・・・シリコン基板、  ５・・・コンタクト領域、  ７、１７、２７、７５・・・層間絶縁膜、  ９、１９・・・コンタクトホール、  １０・・・メモリセル、  １１・・・コンタクトプラグ、  １３・・・機能部、  １５・・・コンタクト部、  １５ａ、１７ａ、７５ａ・・・上面、  １５ｂ・・・側面、  １７・・・層間絶縁膜、  ２０・・・電極、  ２３・・・コンタクトプラグ、  ２５・・・層間配線、  ３０・・・保護膜、  ３１・・・第１の部分、  ３３・・・第２の部分、  ４３・・・レジスト層、  ４５・・・中間層、  ４７・・・レジスト層、  ５０・・・導電層、  １００・・・半導体装置
【図１】
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【図２】
2013197204.tif 000004
【図３】
2013197204.tif 000005
【図４】
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【図５】
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