(57)【要約】【課題】ドレインリーク電流の抑制が可能で、良好に動作する、半導体装置およびその製造方法を得る。【解決手段】ＳｉＣ基板１上に形成され、Ａｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層３と、バックバリア層３上に形成され、Ａｌの組成比ｙ（０＜ｙ＜１）とするＡｌyＧａ1-yＮのチャネル層４と、チャネル層４上に形成され、Ａｌの組成比ｚ（０＜ｚ≦１）とするＡｌｚＧａ1-ｚＮのバリア層５と、バリア層５上に形成されたソース／ドレイン電極７及びゲート電極８とを備え、組成比ｘ及びｚが、組成比ｙより大きくなるように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、Ａｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層と、
前記バックバリア層上に形成され、Ａｌの組成比ｙ（０＜ｙ＜１）とするＡｌyＧａ1-yＮのチャネル層と、
前記チャネル層上に形成され、Ａｌの組成比ｚ（０＜ｚ≦１）とするＡｌｚＧａ1-ｚＮのバリア層と、
前記バリア層上に形成されたソース／ドレイン電極及びゲート電極と
を備え、
前記組成比ｘ及びｚは、前記組成比ｙより大きいことを特徴とする半導体装置。
【請求項２】
前記組成比ｚは、前記組成比ｘより大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に、Ａｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層を形成するステップと、
前記バックバリア層上に、Ａｌの組成比ｙ（０＜ｙ＜１）とし、且つ、前記組成比ｙが前記組成比ｘより小さいＡｌyＧａ1-yＮのチャネル層を形成するステップと、
前記チャネル層上に、Ａｌの組成比ｚ（０＜ｚ≦１）とし、且つ、前記組成比ｚが前記組成比ｙより大きいＡｌｚＧａ1-ｚＮのバリア層を形成するステップと、
前記バリア層上に、ソース／ドレイン電極及びゲート電極を形成するステップと
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記組成比ｚは、前記組成比ｘより大きいことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＡｌＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタの半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のＡｌＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタでは、基板上にバッファ層を介してＡｌＧａＮからなるチャネル層が設けられた構造となっている。具体的な構成については、例えば特許文献１に開示されている。この構造により、チャネル層にＧａＮを用いた構造に比べて耐圧を向上させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２４３８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＡｌＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタでは、ＧａＮをチャネル層に用いた場合に比べて、Ａｌを増加させることに起因する不純物の混入が生じ、それによってトランジスタをオフさせた際にドレインリーク電流が発生し、所望の耐圧や相互コンダクタンスが得られなくなるという問題点があった。
【０００５】
本発明は、かかる問題点を解決するためになされたものであり、ドレインリーク電流の抑制が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、基板と、前記基板上に形成され、Ａｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層と、前記バックバリア層上に形成され、Ａｌの組成比ｙ（０＜ｙ＜１）とするＡｌyＧａ1-yＮのチャネル層と、前記チャネル層上に形成され、Ａｌの組成比ｚ（０＜ｚ≦１）とするＡｌｚＧａ1-ｚＮのバリア層と、前記バリア層上に形成されたソース／ドレイン電極及びゲート電極とを備え、前記組成比ｘ及びｚは、前記組成比ｙより大きいことを特徴とする半導体装置である。
【発明の効果】
【０００７】
本発明は、基板と、前記基板上に形成され、Ａｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層と、前記バックバリア層上に形成され、Ａｌの組成比ｙ（０＜ｙ＜１）とするＡｌyＧａ1-yＮのチャネル層と、前記チャネル層上に形成され、Ａｌの組成比ｚ（０＜ｚ≦１）とするＡｌｚＧａ1-ｚＮのバリア層と、前記バリア層上に形成されたソース／ドレイン電極及びゲート電極とを備え、前記組成比ｘ及びｚは、前記組成比ｙより大きいことを特徴とする半導体装置であるので、ドレインリーク電流の抑制が可能な半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】ゲート長が１μｍであり、且つバックバリア層を設けずにＧａＮからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧依存性を示す図である。
【図３】ゲート長が１μｍであり、且つバックバリア層を設けていないＡｌ０.1５Ｇａ０.８５Ｎからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧特性のドレイン電圧依存性を示す図である。
【図４】ゲート長が１μｍの場合の本発明の実施の形態１に係るヘテロ接合電界効果型トランジスタのゲート電流とドレイン電流のゲート電圧依存性を示す図である。
【図５】本発明の実施の形態２に係る半導体装置の製造プロセスを説明するための図である。
【図６】本発明の実施の形態２に係る半導体装置の製造プロセスを説明するための図である。
【図７】本発明の実施の形態２に係る半導体装置の製造プロセスを説明するための図である。
【図８】本発明の実施の形態２に係る半導体装置の製造プロセスを説明するための図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、本実施の形態１に係る半導体装置の構造を示す断面図である。図１においては、半導体装置として、ヘテロ接合電界効果型トランジスタを例に挙げて記載している。図１に示すように、本実施の形態１に係るヘテロ接合電界効果型トランジスタでは、最下層に半絶縁性のＳｉＣ基板１を設け、その上にバッファ層２を介してＡｌ０.１５Ｇａ０.８５Ｎ（Ａｌ組成比：０．１５）からなる厚さ１．８μｍのバックバリア層３を設けている。さらに、図１に示すヘテロ接合電界効果型トランジスタでは、バックバリア層３とヘテロ接合するＡｌ０.1０Ｇａ０.９０Ｎ（Ａｌ組成比：０．１０）からなる厚さ２００ｎｍのチャネル層４と、チャネル層４とヘテロ接合するＡｌ０.４０Ｇａ０.６０Ｎ（Ａｌ組成比：０．４０）からなる厚さ２５ｎｍのバリア層５を、バックバリア層３上に順に積層している。また、図１に示すヘテロ接合電界効果型トランジスタは、チャネル層４の両側のバリア層５側の一部の領域とバリア層５の両側の領域とに素子分離領域６を設けている。さらに、バリア層５上に、Ｔｉ／Ａｌからなるソース／ドレイン電極７と、Ｎi／Ａｕからなるゲート電極８とを設けている。
【００１０】
このように、本実施の形態においては、図１に示すように、Ａｌ０.1０Ｇａ０.９０Ｎからなるチャネル層４の下側に、チャネル層４よりもＡｌ組成比が大きいＡｌ０.１５Ｇａ０.８５Ｎからなるバックバリア層３を設ける構成とした。このバックバリア層３を設けたことにより、チャネル層４の下側のエネルギーバンドが高エネルギー側にシフトするため、チャネル層４に意図せずに混入した不純物によって形成される不純物準位を空乏化でき、その結果、当該不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制する。
【００１１】
チャネル層よりもＡｌ組成比が大きい材料をチャネル層４の下側に設けた構造は、ＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタにおいてはすでに知られた構造である。ＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタにおけるこのような構造は、例えば、特開平１１−２７４４７４号公報に記載されている。
【００１２】
ただし、ＧａＮをチャネル層に用いたヘテロ接合電界効果型トランジスタの場合には、ゲート長が１μｍ以上に長い場合には、バックバリア層を設ける必要がない。例えば、図２は、ゲート長が１μｍであり、且つ、バックバリア層を設けずに、ＧａＮからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧依存性である。バックバリア層を設けていないにも関わらず、ドレイン電流が急峻に立ち上がる時点のドレイン電圧の値（−３．６Ｖ付近）よりもドレイン電圧が低いオフ状態では、ドレイン電流とゲート電流がほぼ一致しており、ドレインリーク電流は生じていない。
【００１３】
これに対して、ＡｌＧａＮをチャネル層４に用いた場合には、ゲート長が１μｍの場合でも、ドレインリーク電流が生じる。例えば、図３は、ゲート長が１μｍであり、且つバックバリア層を設けていないＡｌ０.1５Ｇａ０.８５Ｎからなるチャネル層を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧特性のドレイン電圧依存性である。この場合には、ドレイン電流が急峻に立ち上がる特性は得られず、ゲート電圧を−１０まで負側に大きくしても、ゲート電流と比較して１桁程度大きなドレインリーク電流が生じた。このようなドレインリーク電流は、トランジスタの相互コンダクタンスやオフ耐圧に悪影響を及ぼすため、抑制する必要がある。
【００１４】
このように、ＡｌＧａＮをチャネル層に用いた場合に、ＧａＮをチャネル層に用いた場合には想定されなかったほど大きなドレインリーク電流が発生した要因としては、Ａｌ組成比を大きくすることによって、酸素などのＡｌと結合しやすく、且つ窒化物半導体中でｎ型の不純物準位を形成する不純物の混入が増加したことが考えられる。
【００１５】
このようなＧａＮをチャネルに用いた場合には想定されなかったほど大きなドレインリーク電流を抑制する手段として、本実施の形態においては、Ａｌ組成比がチャネル層４より大きなＡｌＧａＮからなるバックバリア層３をチャネル層４の下側に設ける構造とした。当該構造は、ＡｌＧａＮをチャネル層４に用いたヘテロ接合電界効果型トランジスタには特に有効である。図４は、ゲート長が１μｍである図１に示す本発明のバックバリア層３を設けたヘテロ接合電界効果型トランジスタで得られたドレイン電流とゲート電流のゲート電圧特性のドレイン電圧依存性である。この場合には、図２に示す特性と同様に、ＡｌＧａＮをチャネル層４に用いたにも関わらず、ドレインリーク電流は生じていない。
【００１６】
図４の結果にも示されるように、このように本実施の形態においては、Ａｌ０.1０Ｇａ０.９０Ｎからなるチャネル層４の下側に、チャネル層４よりもＡｌ組成比が大きいＡｌ０.１５Ｇａ０.８５Ｎからなるバックバリア層３を設ける構成としたので、このバックバリア層３により、チャネル層４の下側のエネルギーバンドを高エネルギー側にシフトさせ、チャネル層４に混入した不純物によって形成される不純物準位を空乏化できるので、その結果、当該不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができる。これにより、トランジスタをオフさせた際にも、ドレインリーク電流の発生を抑制できるので、所望の耐圧や相互コンダクタンスを得ることができる。
【００１７】
なお、本発明に係る半導体装置は、図１に示す例に限定されるものではなく、以下に述べるような他の構成であってもよく、その場合にも、同様の効果が得られる。
【００１８】
まず、図１に示すＳｉＣ基板１に代えて、Ｓｉ，サファイア，ＧａＮ，ＡｌＮ等から構成された基板を用いるようにしても良い。
【００１９】
また、図１に示すバックバリア層３、チャネル層４及びバリア層５は、必ずしも上述したＡｌの組成比に限定されない。バックバリア層３を構成するＡｌＧａＮのＡｌ組成比をｘ、チャネル層４を構成するＡｌＧａＮのＡｌ組成比をｙ、バリア層５を構成するＡｌＧａＮのＡｌ組成比をｚとした場合に、ｙ＜ｘ、ｙ＜ｚの関係が成り立つように構成すれば本発明に係るヘテロ接合電界効果型トランジスタは、どのような組成比であっても良い。但し、組成比ｘは０＜ｘ≦１で、組成比ｙは０＜ｙ＜１で、組成比ｚは０＜ｚ≦１とする。さらに、ｙ＜ｘ＜ｚとした方が、チャネル層４のバリア層５側に発生する２次元電子ガスの濃度を高く保つことができ、大きなドレイン電流が得られて、高出力化および高効率化に更に有利である。
【００２０】
また、半導体層は必ずしも図１に示すバッファ層２、バックバリア層３、チャネル層４及びバリア層５からなる構成に限定されず、少なくともバックバリア層３、チャネル層４及びバリア層５の３層が含まれていればよく、すなわち、バッファ層は必ずしも設けなくてもよく、あるいは、各層の間に、さらなる別の層が設けられていても良い。
【００２１】
また、バックバリア層３、チャネル層４及びバリア層５の各層は、必ずしも上述した厚さに限定されず、上記の厚さは単なる一例であり、適宜、適切な厚さに設定すればよい。
【００２２】
また、素子分離領域６は、必ずしも図１に示す領域に形成される必要はなく、バックバリア層３からチャネル層４及びバリア層５に亘る領域に形成されてもよく、少なくともバリア層５の領域とチャネル層４のバリア層５側の一部の領域に形成されていればよい。
【００２３】
また、バリア層５上に設けるソース／ドレイン電極７の材料は、トランジスタが動作できる程度に十分に接触抵抗が低ければ、必ずしもＴｉ／Ａｌには限定されない。例えば、Ｎi，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの他の金属を用いてもよく、あるいは、Ｔｉ，Ａｌ，Ｎi，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属から構成される多層膜で形成してもよい。
【００２４】
また、バリア層５上に設けるゲート電極８の材料は、トランジスタが動作できる程度に十分にゲートリーク電流が低ければ、必ずしもＮｉ／Ａｕには限定されない。例えば、Ａｌ，Ｐｔ，Ｐｄ等の他の金属、或いは、ＩｒＳｉ，ＰｔＳｉ，ＮiＳｉ2等のシリサイド、或いはＴｉＮ，ＷＮ等の窒化物金属などを用いて、形成してもよい。
【００２５】
なお、以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、保護膜、フィールドプレート電極、配線、バイアホール等が形成され、それらが形成された構造において、半導体デバイスとして用いられることは言うまでもない。
【００２６】
以上のように、本実施の形態１に係る半導体装置は、基板上に形成されたＡｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層３と、バックバリア層３上に形成されたＡｌの組成比ｙ（０＜ｙ＜１）とするＡｌyＧａ1-yＮのチャネル層４と、チャネル層４上に形成されたＡｌの組成比ｚ（０＜ｚ≦１）とするＡｌｚＧａ1-ｚＮのバリア層５と、バリア層５上に形成されたソース／ドレイン電極７及びゲート電極８とを備え、組成比ｘおよびｚは、組成比ｙより大きい構成（ｙ＜ｘ，ｙ＜ｚ）として、チャネル層４よりもＡｌ組成比が大きいバックバリア層３をチャネル層４の下側に設けるようにしたので、チャネル層４の下側のエネルギーバンドが高エネルギー側にシフトし、チャネル層４に意図せずに混入した不純物によって形成された不純物準位が空乏化されるので、この不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができ、その結果、所望の耐圧や相互コンダクタンスが保持できるため、半導体装置の良好な動作を実現することができる。
【００２７】
さらに、望ましくは、バリア層５のＡｌの組成比ｚをバックバリア層３の組成比ｘより大きいように設定して、ｙ＜ｘ＜ｚとした方が、チャネル層４のバリア層５側に発生する２次元電子ガスの濃度を高く保つことができ、それにより、大きなドレイン電流が得られるので、高出力化および高効率化に更に有利である。
【００２８】
実施の形態２．
図５〜図８に、図１に示したヘテロ接合電界効果型トランジスタを製造する製造方法の製造プロセスを示す。なお、図５〜図８において、図１に示す構成要素と同じ構成要素については、同一の符号を付し詳細な説明は省略する。
【００２９】
まず、図５では、ＳｉＣ基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を適用し、バッファ層２、Ａｌ０.１５Ｇａ０.８５Ｎからなる厚さ１．８μｍのバックバリア層３、Ａｌ０.1０Ｇａ０.９０Ｎからなる厚さ２００ｎｍのチャネル層４、Ａｌ０.４０Ｇａ０.６０Ｎからなる厚さ２５ｎｍのバリア層５を順にエピタキシャル成長させる。このとき、ＡｌＧａＮの原料ガスとなる、トリメチルアンモニウム、トリメチルガリウム、アンモニア等のガスをチャンバー内に流入させて成長を行うが、当該チャンバーへ流入させるガスの流量や、流入時間、圧力、チャンバー内の温度を調整し、バックバリア層３、チャネル層４、および、バリア層５が、所望の厚さ、および、所望のＡｌ組成比になるように制御して、これらの層をエピタキシャル成長させて形成する。
【００３０】
次に、図６では、例えばＴｉ，Ａｌ，Ｎi，Ｔａ，Ａｕ，Ｍｏ，Ｗなどの金属層を真空蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などによりソース／ドレイン電極７をバリア層５上に形成する。
【００３１】
次に、図７では、ヘテロ接合電界効果型トランジスタを作製する領域外のバックバリア層３、チャネル層４及びバリア層５に、イオン注入法やエッチング法などを用いて、素子分離領域６を形成する。図７に示す素子分離領域６は、イオン注入法を用いて形成した。なお、当然のことながら、ヘテロ接合電界効果型トランジスタを作製する領域は予め設定されているものとする。図７においては、素子分離領域６が、バックバリア層３には達しておらず、チャネル層４の両側のバリア層５側の一部の領域とバリア層５の両側の領域とに形成されている。このように、素子分離領域６は、必ずしもバックバリア層３からバリア層５に亘る領域に形成しなくてもよく、少なくともバリア層５の領域とチャネル層４のバリア層５側の一部の領域にかかるように形成すればよい。
【００３２】
次に、図８では、例えばＡｌ，Ｐｔ，Ａｕ，Ｎi，Ｐｄ等の金属、或いはＩｒＳｉ，ＰｔＳｉ，ＮiＳｉ2等のシリサイド、或いはＴｉＮ，ＷＮ等の窒化物金属からなる層を真空蒸着法やスパッタ法を用いて堆積させ、リフトオフ法などにより、バリア層５上に、ゲート電極８を形成する。
【００３３】
以上に示す製造プロセスを行うことで、図１に示すヘテロ接合電界効果型トランジスタを作製できる。なお、上述の製造プロセスでは、トランジスタとして動作する必要最小限のプロセスしか記載していないが、最終的には保護膜、フィールドプレート電極、配線、バイアホール等を形成するプロセスを経てデバイスとして完成する。
【００３４】
なお、上記の説明における製造方法は一例であり、本発明に係るヘテロ接合電界効果型トランジスタは、下記のような他の方法を用いても、同様の効果が得られる。
【００３５】
まず、上記の説明においては、図５のバッファ層２、バックバリア層３、チャネル層４、及び、バリア層５を形成する工程において、ＭＯＣＶＤ法やＭＢＥ法などを用いる例について説明したが、各層を所望の厚さ及び所望の組成比に形成できれば、ＭＯＣＶＤ法以外の他の気相エピタキシャル法、または、液相エピタキシャル法等の既存の他の方法を用いてもよい。
【００３６】
また、図６のソース／ドレイン電極７を形成する工程において、真空蒸着法やスパッタ法などによりソース／ドレイン電極７を形成する例について説明したが、トランジスタが動作できる程度に十分に接触抵抗の低いソース／ドレイン電極７が形成できれば、既存の他の方法を用いてもよい。
【００３７】
また、図７の素子分離領域６を形成する工程において、イオン注入法やエッチング法などを用いて素子分離領域６を形成する例について説明したが、エッチング法としてはドライエッチング法およびウエットエッチング法などのいずれのエッチング法でもよく、あるいは、イオン注入法やエッチング法以外の既存の他の方法を用いてもよい。
【００３８】
また、図８のゲート電極を形成する工程において、真空蒸着法やスパッタ法を用いる例について説明したが、トランジスタが動作できる程度に十分にゲートリーク電流が低いゲート電極８を形成できれば、他の蒸着法等の既存の他の方法を用いても良い。
【００３９】
また、図６のソース／ドレイン電極７の形成、図７の素子分離領域６の形成、図８のゲート電極８の形成は、必ずしも、上述の順序で行う必要はなく、工程の順序を入れ替えてもよい。
【００４０】
以上のように、本実施の形態２に係る半導体装置の製造方法は、基板上にＡｌの組成比ｘ（０＜ｘ≦１）とするＡｌxＧａ1-xＮのバックバリア層３を形成するステップと、バックバリア層３上にＡｌの組成比ｙ（０＜ｙ＜１）とし、且つ、組成比ｙが組成比ｘより小さいＡｌyＧａ1-yＮのチャネル層４を形成するステップと、チャネル層４上にＡｌの組成比ｚ（０＜ｚ≦１）とし、且つ、組成比ｚが組成比ｙより大きいＡｌｚＧａ1-ｚＮのバリア層５を形成するステップと、バリア層５上にソース／ドレイン電極７及びゲート電極８を形成するステップとを備えるようにしたので、チャネル層４よりもＡｌ組成が大きいバックバリア層３をチャネル層４の下側に設けた構成の半導体装置が得られ、当該構成により、チャネル層４に意図せずに混入する不純物によって形成される不純物準位を空乏化できるため、この不純物準位によって生じるオフ状態におけるドレインリーク電流を抑制することができ、その結果、所望の耐圧や相互コンダクタンスが保持できるため、半導体装置の良好な動作を実現することができる。
【００４１】
さらに、望ましくは、バリア層５のＡｌの組成比ｚがバックバリア層３の組成比ｘより大きくなるように生成し、各組成比の関係をｙ＜ｘ＜ｚとした方が、チャネル層４のバリア層５側に発生する２次元電子ガスの濃度を高く保つことができ、それにより、大きなドレイン電流が得られるので、半導体装置の高出力化および高効率化に更に有利である。
【００４２】
なお、上記の実施の形態１，２では、半導体装置として、ヘテロ接合電界効果型トランジスタを例に挙げて説明したが、本発明はこれに限定されるものではなく、他の半導体装置およびその製造方法にも適用可能であり、その場合にも、同様の効果を奏することは言うまでもない。
【符号の説明】
【００４３】
１  ＳｉＣ基板、２  バッファ層、３  バックバリア層、４  チャネル層、５  バリア層、６  素子分離領域、７  ソース／ドレイン電極、８  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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