(57)【要約】【課題】エピ基板を用いずに形成可能な半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置は，シリコン基板と，半導体素子と，高濃度層と，ニッケルシリサイド層と，金属層と，を具備する。シリコン基板は，互いに対向する第１，第２の主面を有し，第１導電型の不純物を第１の濃度含有する。ＭＯＳ型半導体構造は，第１の主面側に配置される。高濃度層は，第２の主面側に配置され，前記不純物を前記第１の濃度より大きい第２の濃度含有する。ニッケルシリサイド層は，前記高濃度層上に配置され，硫黄又はアンチモンを含む。金属層は，ニッケルシリサイド層上に配置される。【選択図】図１
2013026596.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向する第１，第２の主面を有し，第１導電型の不純物を第１の濃度含有するシリコン基板と，
前記第１の主面側に配置されるＭＯＳ型半導体構造と，
前記第２の主面側に配置され，前記不純物を前記第１の濃度より大きい第２の濃度含有する高濃度層と，
前記高濃度層上に配置され，硫黄又はアンチモンを含む，ニッケルシリサイド層と，
前記ニッケルシリサイド層上に配置される金属層と，
を具備する半導体装置。
【請求項２】
前記シリコン基板の不純物濃度が１＊１０１６ａｔｏｍｓ／ｃｍ３以下である
請求項１記載の半導体装置。
【請求項３】
前記高濃度層の不純物濃度が１＊１０１７ａｔｏｍｓ／ｃｍ３以上である
請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＯＳ型半導体構造が，
前記第１の主面上に配置される第１のゲート絶縁膜と，
前記ゲート絶縁膜上に配置されるゲートと，
前記ゲートを覆う第２のゲート絶縁膜と，
前記第１の主面上に配置されるソース電極と，
前記第１の主面下に配置され，前記ソース電極と前記第１のゲート絶縁膜に跨がる，前記第１導電型の不純物を含む第１の領域と，
前記第１の主面下に，前記ソース電極と，前記第１の領域と，前記第１のゲート絶縁膜に跨がる，第２導電型の不純物を含む第２の領域と，
を有する，
請求項１乃至３のいずれか1項に記載の半導体装置。
【請求項５】
前記ＭＯＳ型半導体構造が，
前記第２の領域下に配置され，前記第２導電型の不純物を含む，ピラー
をさらに有する，
請求項１乃至４のいずれか1項に記載の半導体装置。
【請求項６】
互いに対向する第１，第２の主面を有し，第１導電型の不純物を第１の濃度含有するシリコン基板の第１の主面に，半導体素子を形成する工程と，
前記第２の主面上に，前記不純物を前記第１の濃度より大きい第２の濃度含有する高濃度層を形成する工程と，
前記高濃度層上に，硫黄又はアンチモンを含む，ニッケルシリサイド層を形成する工程と，
前記ニッケルシリサイド層上に，金属層を形成する工程と，
を具備する半導体装置の製造方法。
【請求項７】
前記高濃度層が，前記シリコン基板への燐のインプランテーションによって形成される
請求項６記載の半導体装置の製造方法。
【請求項８】
前記ニッケルシリサイド層が，スパッタリングによって形成される
請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は，半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
中高耐圧のＭＯＳ半導体装置が用いられている。中高耐圧のＭＯＳ半導体装置には，半導体基板上にエピタキシャル成長層を形成してなるエピ基板を用いるのが通例である。
しかしながら，エピ基板では，エピタキシャル成長層の形成に時間を要するため，一般に高額である。耐圧の関係で，厚いエピタキシャル成長層を要する場合，エピタキシャル成長基板は，特に高額となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第２６８５７５０号公報
【特許文献２】特表２００２−５２５８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は，エピ基板を用いずに，形成可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は，シリコン基板と，半導体素子と，高濃度層と，ニッケルシリサイド層と，金属層と，を具備する。シリコン基板は，互いに対向する第１，第２の主面を有し，第１導電型の不純物を第１の濃度含有する。ＭＯＳ型半導体構造は，第１の主面側に配置される。高濃度層は，第２の主面側に配置され，前記不純物を前記第１の濃度より大きい第２の濃度含有する。ニッケルシリサイド層は，前記高濃度層上に配置され，硫黄又はアンチモンを含む。金属層は，ニッケルシリサイド層上に配置される。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係るＭＯＳ半導体装置を表す模式図である。
【図２】コンタクト構造の一例を表す模式図である。
【図３】コンタクト構造の一例および比較例での電圧-電流特性を表す図である。
【図４】ＭＯＳ半導体装置の製造手順の一例を表すフロー図である。
【図５】製造中のＭＯＳ半導体装置の一例を表す模式図である。
【図６】製造中のＭＯＳ半導体装置の一例を表す模式図である。
【図７】比較例１に係るＭＯＳ半導体装置を表す模式図である。
【図８】比較例２に係る基板での濃度分布を表す図である。
【発明を実施するための形態】
【０００７】
以下，図面を参照して，実施形態を詳細に説明する。
図１に示す，一実施形態に係るＭＯＳ半導体装置１０は，ディスクリート半導体装置，特に中高耐圧（例えば，７００Ｖ程度）のＭＯＳ半導体装置（具体的には，ＭＯＳＦＥＴ（metal oxide silicon field effect transistor））である。
【０００８】
図１に示すように，ＭＯＳ半導体装置１０は，低濃度基板１１，ＭＯＳ型半導体構造１２，高濃度層１３，ニッケル（Ｎｉ）シリサイド層１４，メタル（金属）層１５を有する。
【０００９】
低濃度基板１１は，例えば，ＭＣＺ（Magnetic Czochralsk法）法によって作成された，ｎ型のシリコン基板である。低濃度基板１１は，不純物として，例えば，燐（Ｐ）を１＊１０１４（ａｔｏｍｓ／ｃｍ３）以上，１＊１０１６（ａｔｏｍｓ／ｃｍ３）以下含む（一例として，例えば，１＊１０１４（ａｔｏｍｓ／ｃｍ３）台程度）。低濃度基板１１は，互いに対向する第１，第２の主面を有し，第１導電型の不純物を第１の濃度含有するシリコン基板に対応する。
【００１０】
低濃度基板１１および高濃度層１３での不純物濃度はそれぞれ，二次イオン質量分析（ＳＩＭＳ）によって測定できる。ニッケル（Ｎｉ）シリサイド層１４中の硫黄（Ｓ）又はアンチモン（Ｓｂ）の量（質量％）も二次イオン質量分析（ＳＩＭＳ）によって測定できる。
【００１１】
ＭＯＳ型半導体構造１２は，低濃度基板１１の上面側に形成される。ＭＯＳ型半導体構造１２は，ｐ型ピラー２１，ｐ＋領域２２，ｎ＋領域２３，ｐ＋＋領域２４，ゲート絶縁膜２５，ゲート２６，ゲート絶縁膜２７，ソース電極２８を有する。
【００１２】
ｐ型ピラー２１は，ｐ型のシリコンからなる柱状部材である。ｐ型ピラー２１は，その周囲のｎ型の低濃度基板１１と共に，ｐ型領域，ｎ型領域が周期的に配置された構造（スーパージャンクション（ＳＪ）構造）を形成する。ＳＪ構造は，ＭＯＳ半導体装置１０のＯＮ抵抗の低減に寄与する。即ち，ＭＯＳ半導体装置１０はスーパージャンクション型ＭＯＳＦＥＴである。
【００１３】
ｐ＋領域２２，ｎ＋領域２３，ｐ＋＋領域２４はそれぞれ，ｐ型，ｎ型，ｐ型のシリコンが配置される領域である。ｐ＋領域２２は，ｐ＋＋領域２４を介して，ソース電極２８に接続される。
【００１４】
ｐ＋領域２２，ｐ＋＋領域２４を合わせた領域は，第１の主面下に，前記ソース電極と，前記第１の領域と，前記第１のゲート絶縁膜に跨がる，第２導電型の不純物を含む第２の領域に対応する。
ｎ＋領域２３は，第１の主面下に配置され，前記ソース電極と前記第１のゲート絶縁膜に跨がる，前記第１導電型の不純物を含む第１の領域に対応する。
ゲート絶縁膜２５は，第１の主面上に配置される第１のゲート絶縁膜に対応する。
ゲート絶縁膜２７は，ゲートを覆う第２のゲート絶縁膜に対応する。
【００１５】
ゲート２６に電圧が印加されると，ゲート絶縁膜２５とｎ＋領域２３およびｐ＋領域２２の界面にチャネルが形成され，電子がソース電極２８からチャネルを経由して，ｐ型ピラー２１の間の低濃度基板１１に通過し，最終的に，メタル層１５（ドレイン電極）に流れ込む。
【００１６】
ここで，ＳＪ構造が存在することで，低濃度基板１１での不純物濃度をある程度大きくしても高耐圧を確保できる。即ち，ＳＪ構造でのｐ型ピラー２１の間隔を小さくして，その間での空乏層の形成を容易とすることで，高耐圧の確保が容易となる。この結果，高耐圧と低ＯＮ抵抗の両立が容易となる。
【００１７】
高濃度層１３，硫黄（Ｓ）又はアンチモン(Sb)を含んだニッケル（Ｎｉ）シリサイド層１４，メタル層１５が低濃度基板１１の裏面側に，積層して配置される。
【００１８】
高濃度層１３は，不純物濃度が低濃度基板１１より高い，シリコンの層である。高濃度層１３は，不純物として，例えば，燐（Ｐ）を，例えば，１＊１０１７（ａｔｏｍｓ／ｃｍ３）以上，１＊１０２０（ａｔｏｍｓ／ｃｍ３）以下含む（一例として，例えば，１＊１０１７（ａｔｏｍｓ／ｃｍ３）台程度）。後述のように，高濃度層１３は，低濃度基板１１への不純物（例えば，燐（Ｐ））の打ち込み（イオンインプランテーション），拡散等により形成できる。
【００１９】
高濃度層１３の厚さは，例えば，１０ｎｍ以上，２０００ｎｍ以下の範囲で適宜に選択できる（一例として，２００ｎｍ程度）。高濃度層１３は，概ね，Ｎｉシリサイド層１４より厚く，メタル層１５より薄い。なお，ｐ型ピラー２１の底部は，高濃度層１３に到達しない。
【００２０】
高濃度層１３は，ＭＯＳ半導体装置１０の動作時における低濃度基板１１中の空乏層の成長を制限し，空乏層がメタル（金属）層１５に到達しないようにするためのものである。また，高濃度層１３は，後述のように，Ｎｉシリサイド層１４によるオーミックコンタクトの実現を補助する機能も有する。
【００２１】
Ｎｉシリサイド層１４は，Ｓを含有する。
Ｎｉシリサイド層１４でのＳの濃度は，例えば，０．１質量％以上，５０質量％以下の範囲で適宜に選択できる（一例として，１質量％程度）。
Ｎｉシリサイド層１４の厚さは，例えば，１０ｎｍ以上，３００ｎｍ以下の範囲で適宜に選択できる（一例として，１００ｎｍ程度）。Ｎｉシリサイド層１４は，概ね，Ｎｉシリサイド層１４，およびメタル層１５より薄い。
【００２２】
Ｎｉシリサイド層１４は，低濃度基板１１とメタル層１５との間に挟まれるように配置され，低濃度基板１１とメタル層１５（裏面電極）のオーミックコンタクトを得るために設けられる。即ち，本実施形態では，Ｎｉシリサイド層１４を用いることで，ＭＣＺ法によって作成されたシリコン基板（低濃度基板１１）を利用可能となり，後述の比較例１，２のように，エピ基板やＯＳＬ（ワンサイドラッピング）基板を使用することを要しない。この結果，本実施形態では，エピ基板やＯＳＬ基板を用いる場合と比べて，安価な半導体装置を提供できる。
【００２３】
ここで，Ｎｉシリサイド層１４とオーミックコンタクトの関係を説明する。
図２（Ａ），（Ｂ）はそれぞれ，コンタクト構造の一例および比較例を表す図である。一例に係るコンタクト構造Ｃ１では，低濃度基板１１，ＭＯＳ型半導体構造１２，ニッケル（Ｎｉ）シリサイド層１４，メタル（金属）層１５を有する。比較例に係るコンタクト構造Ｃ０では，低濃度基板１１，ＭＯＳ型半導体構造１２，メタル（金属）層１５を有する。コンタクト構造Ｃ１，Ｃ０の低濃度基板１１は，燐（Ｐ）を１＊１０１４（ａｔｏｍｓ／ｃｍ３）含む，ｎ型のシリコン基板とする。
【００２４】
コンタクト構造Ｃ１では，ＭＯＳ半導体装置１０から高濃度層１３が除外されている。また，コンタクト構造Ｃ０では，コンタクト構造Ｃ１からさらにニッケル（Ｎｉ）シリサイド層１４が除外されている。
【００２５】
図３（Ａ），（Ｂ）はそれぞれ，コンタクト構造Ｃ１，Ｃ０での電圧−電流特性を表す図である。コンタクト構造Ｃ１では，オーミックコンタクトであるのに対し，コンタクト構造Ｃ０では，非オーミックコンタクトである。即ち，コンタクト構造Ｃ０では，低濃度基板１１（燐（Ｐ）を１＊１０１４（ａｔｏｍｓ／ｃｍ３）程度含む，ｎ型のシリコン基板）と，メタル（金属）層１５との間に，障壁が発生し，オーミックコンタクトの実現を阻んでいる。これに対して，コンタクト構造Ｃ１では，低濃度基板１１とメタル（金属）層１５との間に，硫黄を含むニッケルシリサイド層１４が介在することで，これらの界面での障壁の発生を制限でき（障壁の高さの低減），オーミックコンタクトが実現される。即ち，低濃度基板１１（Ｓｉ）とニッケルシリサイド層１４の界面に，硫黄（Ｓ）がゲッタリングされた高濃度層１３が形成される。この結果，硫黄（Ｓ）により低濃度基板１１（Ｓｉ）の界面準位が，メタル層１５の金属のフェルミ準位まで下がった状態で固定され（フェルミ準位のピニング現象)，オーミックコンタクトとなる。
【００２６】
後に，比較例１で示すように，低濃度基板１１に替えて，例えば，２＊１０１９と不純物濃度が高いシリコン基板（高濃度基板）を用いて，基板，メタル（金属）層１５間での障壁の発生を制限している。これに対して，本実施形態のＭＯＳ半導体装置１０では，低濃度基板１１とメタル（金属）層１５との間に，硫黄又はアンチモンを含むニッケルシリサイド層１４を介在させることで，高濃度基板を用いること無く，障壁の発生を制限し，オーミックコンタクトを実現できる。
【００２７】
更に，ＭＯＳ半導体装置１０では，コンタクト構造Ｃ１と比較して，低濃度基板１１とニッケル（Ｎｉ）シリサイド層１４の間に，高濃度層１３が介在する。低濃度基板１１より不純物濃度の高い高濃度層１３を用いることで，低濃度基板１１とニッケル（Ｎｉ）シリサイド層１４が直接接触する場合（コンタクト構造の一例）と比較して，良好なオーミックコンタクトを実現できる。
【００２８】
以上のように，本実施形態では，イオウ（Ｓ）又はアンチモン（Ｓｂ）を含有したＮｉシリサイド層１４が介在することで，不純物濃度が比較的低い（例えば，１＊１０１４〜１＊１０１７（ａｔｏｍｓ／ｃｍ３）低濃度基板１１とメタル（金属）層１５（裏面メタル）間でのオーミックコンタクトが実現される。
【００２９】
また，低濃度基板１１の裏面に，例えば，不純物濃度が１＊１０１７（ａｔｏｍｓ／ｃｍ３）の高濃度層１３が配置されることで，ＭＯＳ半導体装置１０の動作時の空乏層の伸びを制限でき，ＭＯＳ半導体装置１０の動作の安定性が向上する。
【００３０】
（ＭＯＳ半導体装置１０の製造方法）
図４〜図６を参照しながら，ＭＯＳ半導体装置１０の製造方法を説明する。
【００３１】
（１）低濃度基板１１の準備（ステップＳ１１，図５（Ａ））
低濃度基板１１は，例えば，ＭＣＺ法によって作成された，燐（Ｐ）を１＊１０１４（ａｔｏｍｓ／ｃｍ３）含む，例えば，厚さ６２５μｍのシリコン基板である。ＭＣＺ法（Magnetic Czochralsk法）では，坩堝に多結晶のシリコンおよびドーパント（ここでは，Ｐ（燐））を入れ，不活性ガス雰囲気中で加熱して溶融し，磁場を印加する。そして，種結晶を浸し，引上げることで，種結晶と同じ方位配列のインゴットを形成する。シリコン融液に磁場を印加することで，溶解シリコン内の対流を抑制し，対流による結晶中への酸素の取り込みが低減される。
【００３２】
（２）ＭＯＳ型半導体構造１２の形成（ステップＳ１２，図５（Ｂ））
例えば，次のようにして低濃度基板１１にＭＯＳ型半導体構造１２を形成する。
１）ｐ型ピラー２１の形成
低濃度基板１１をエッチングして，トレンチ（穴）を形成し，そのトレンチ中に，不純物として，例えば，ボロン（Ｂ）を含むｐ型のシリコンを形成する。この結果，低濃度基板１１内に埋め込まれたｐ型ピラー２１が形成される。
【００３３】
２）ｐ＋領域２２の形成
例えば，イオン−インプランテーション，拡散等を用いて，低濃度基板１１上面に，不純物として，例えば，ボロン（Ｂ）を含むｐ型の不純物が配置されたｐ＋領域２２を形成する。
【００３４】
３）ｎ＋領域２３の形成
例えば，イオン−インプランテーション，拡散等を用いて，ｐ＋領域２２の一部に，不純物として，例えば，燐（Ｐ）を含むｎ型の不純物が配置されたｎ＋領域２３を形成する。
【００３５】
４）ｐ＋＋領域２４の形成
例えば，イオン−インプランテーション，拡散等を用いて，ｎ＋領域２３の一部に，不純物として，例えば，ボロン（Ｂ）を含むｐ型の不純物が配置されたｐ＋＋領域２４を形成する。
【００３６】
５）ゲート絶縁膜２５，ゲート２６の形成
低濃度基板１１上面に，絶縁膜およびポリシリコン膜を形成して，パターニングすることで，ゲート絶縁膜２５，ポリシリコンからなるゲート２６を形成する。
【００３７】
６）ゲート絶縁膜２７の形成
ゲート２６上に，絶縁膜を形成して，パターニングすることで，ゲート絶縁膜２７を形成する。
【００３８】
７）ソース電極２８の形成
ゲート絶縁膜２７上に，金属膜を形成して，必要に応じて，パターニングすることで，ソース電極２８を形成する。
【００３９】
（３）基板の薄型化（ステップＳ１３，図５（Ｃ））
低濃度基板１１の上面（素子面）にサポートガラス（補強板）３１を貼り付ける。この貼り付けにレジスト３２を利用できる。低濃度基板１１の上面にレジスト３２を塗布し，サポートガラス３１を取り付ける。
【００４０】
その後，低濃度基板１１の裏面を研削し，低濃度基板１１を４８μｍ（±２μｍ）まで薄くする。低濃度基板１１の研削には，グラインダーラッピングおよびスピンウェットエッチングの組み合わせを利用できる。即ち，グラインダー（例えば，ダイヤモンドの砥石）によるラッピングでの粗研削の後に，スピン式のウェットエッチング（低濃度基板１１を回転させながらエッチング液（例えば，硝フッ酸）をスプレーする）による精密研削を行う。
【００４１】
（４）高濃度層１３およびニッケル（Ｎｉ）シリサイド層１４の形成（ステップＳ１４，図６（Ａ））
１）高濃度層１３の形成
低濃度基板１１に不純物（Ｐ）を打ち込み（イオン−インプランテーション），不純物（例えば，燐（Ｐ））を，例えば，１＊１０１７（ａｔｏｍｓ／ｃｍ３）以上，１＊１０２０（ａｔｏｍｓ／ｃｍ３）以下含む高濃度層１３を形成する。
【００４２】
例えば，低濃度基板１１でのＰの濃度が１＊１０１４（ａｔｏｍｓ／ｃｍ３）のときに，Ｐイオンを３０ｋｅＶに加速して１＊１０１５（ａｔｏｍｓ／ｃｍ３）の密度で打ち込む。この打ち込みの結果，厚さ２００（ｎｍ），不純物濃度１＊１０１７（ａｔｏｍｓ／ｃｍ３）の高濃度層１３が形成される。低濃度基板１１中のＰと，打ち込まれたＰとが合わさることで，打ち込んだＰの密度よりも大きい密度のＰが存在するようになる。
なお，イオン−インプランテーションに替えて，熱拡散等他の手法を用いても良い。
【００４３】
２）硫黄（Ｓ）又はアンチモン（Ｓｂ）を含んだニッケル（Ｎｉ）層の形成
硫黄（Ｓ）又はアンチモン（Ｓｂ）を含んだニッケル（Ｎｉ）層を形成する。ニッケル（Ｎｉ）に対する硫黄（Ｓ）又はアンチモン（Ｓｂ）の割合は，例えば，０．１質量％以上，５０質量％以下の範囲で選択できる。また，ニッケル（Ｎｉ）層の厚さは，例えば，１０ｎｍ以上，３００ｎｍ以下の範囲で選択できる。一例として，硫黄（Ｓ）を５０質量％含んだニッケル（Ｎｉ）を厚さ６０ｎｍ成膜する。なお，この成膜には，スパッタリング法を用いることができる。
【００４４】
３）加熱
低濃度基板１１からサポートガラス３１を剥離する。レジスト３２を溶媒で溶解することで，サポートガラス３１が剥離される。その後，低濃度基板１１を拡散炉に入れて，例えば，４００℃以上，５００℃以下の範囲で加熱する。一例として，４５０℃で，３０分，加熱する。
【００４５】
この加熱により，イオン−インプランテーションされた不純物（Ｐ）の活性化と，Ｎｉのシリサイド化が同時に行われる。その結果，活性化された高濃度層１３と，Ｎｉシリサイド層１４とが形成される。このとき高濃度層１３の厚さ，濃度は，イオン−インプランテーションの直後（熱処理前）から大きく変動することは無い（例えば，厚さ２００（ｎｍ），濃度１＊１０１７（ａｔｏｍｓ／ｃｍ３））。一方，Ｎｉシリサイド層１４の厚さは，ニッケル（Ｎｉ）層と異なる。元のニッケル（Ｎｉ）層の厚さが６０ｎｍであれば，Ｎｉシリサイド層１４の厚さはほぼ１２０ｎｍとなる。
【００４６】
（５）メタル層１５の形成（ステップＳ１５，図６（Ｂ））
再び，低濃度基板１１にサポートガラス３１を貼付けして，メタル層１５（裏面メタル）を形成する。メタル層１５は，チタン（Ｔｉ）−ニッケル（Ｎｉ）−銀（Ａｇ）の３層構造を採用できる。この厚さとして，例えば，Ｔｉ：５０（ｎｍ）−Ｎｉ：４００ｎｍ−Ａｇ：６０ｎｍを利用できる。但し，メタル層１５の構成はこれに限られず，適宜に変更可能である。なお，この積層（成膜）に，スパッタリングを利用できる。
【００４７】
（６）個片化（ステップＳ１６）
低濃度基板１１の下面にダイシングシートに貼り付けて，低濃度基板１１からサポートガラス３１を剥離する。この後，低濃度基板１１（半導体チップ）を分割（ダイシング）して，銅（Ｃｕ）フレーム（銅の板状部材）に接合し，樹脂モールド（封止）する。この結果，ＭＯＳ半導体装置１０が半導体素子として完成する。
【００４８】
（比較例１）
図７に，エピ基板を用いた中耐圧のＭＯＳ半導体装置１０ｘの断面模式図を示す。ＭＯＳ半導体装置１０ｘは基板１１ｘ，エピタキシャル成長膜１６，ＭＯＳ型半導体構造１２，メタル層１５を有する。エピ基板を用いることで，基板１１ｘ，エピタキシャル成長膜１６の組み合わせが実現される。
【００４９】
基板１１ｘは，はエピタキシャル成長膜１６の土台であり，裏面のメタル層１５とのオーミックコンタクトを得る為に砒素（Ａｓ）を２＊１０１９（ａｔｏｍｓ／ｃｍ３）程度ドーピングしたシリコン基板である。
【００５０】
エピタキシャル成長膜１６は，基板１１ｘからのエピタキシャル成長によって成長された膜であり，不純物濃度は，例えば，１＊１０１４（ａｔｏｍｓ／ｃｍ３）である。エピタキシャル成長膜１６の厚さは半導体素子の耐圧によって異なるが概ね２０μｍ〜１１０μｍ成長させている。
ＭＯＳ型半導体構造１２は，エピタキシャル成長膜１６に適宜の製造方法によって形成される。
【００５１】
メタル層１５は，一般的にはチタン（Ｔｉ）−ニッケル（Ｎｉ）−金（Ａｕ）ないしはチタン（Ｔｉ）−ニッケル（Ｎｉ）−銀（Ａｇ）を真空中で連続成膜して形成される。
【００５２】
ＭＯＳ半導体装置１０ｘが動作すると，ソース電極２８から裏面メタル１５（ドレイン）に向かって電流が流れる。しかし，エピ基板（基板１１ｘ，エピタキシャル成長膜１６の組み合わせ）は，エピタキシャル成長に時間がかかるため，一般的に高額で，特に耐圧の高い，エピタキシャル成長膜１６が厚いエピ基板は非常に高額になる。また，メタル層１５とのオーミックコンタクトを得る為に，土台となる基板１１ｘもＡｓを高濃度にドープしたものを用いなければならず，エピ基板の価格を更に上昇させる要因となる。
【００５３】
（比較例２）
エピ基板を用いない方法としては，１＊１０１４（ａｔｏｍｓ／ｃｍ３）の基板に燐（Ｐ）を表面濃度１＊１０２０（ａｔｏｍｓ／ｃｍ３）まで拡散し，その中央を切断して図８に示すような濃度分布を持つ基板とするワンサイドラッピング（ＯＳＬ）基板を使う方法もある。
【００５４】
ＯＳＬ基板は，数枚／バッチで製造するエピ基板と異なり，１００枚程度を同時に拡散炉に入れて同時に製造できる。しかし，拡散時間に１週間程度を要する為，エピ基板同様に生産性は低くて高額である。しかも，基板を中央で切断する為に厚さが２８５μｍと薄く，Φ８インチのような大口径基板では反りが大きくて流品が困難である。
【００５５】
以上のように，本実施形態では，エピ基板やＯＳＬ（ワンサイドラッピング）基板を使用することを要しない。即ち，安価な低濃度基板を用いることで，安価な中耐圧ＭＯＳ半導体装置１０を提供することができ，かつ上述の通り，より良好なオーミックコンタクトを実現できる。
【００５６】
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５７】
上記実施形態では，不純物として，Ｐ（燐）を用いていた。これに対して，他の不純物（例えば，Ａｓ）を不純物として用いても良い。この場合，低濃度基板１１として，Ｐに替えて，Ａｓを含有するものを用い，高濃度層１３を形成する際に，Ａｓをイオン−インプランテーション，あるいは拡散させる。
【００５８】
上記実施形態では，ピラー２１を有する，スーパージャンクション型ＭＯＳＦＥＴを例として示した。これに対して，ピラー２１を有しない，縦型ＭＯＳＦＥＴ，さらにはＦＥＴ以外の半導体構造（例えば，ダイオード）を実施形態としても良い。
【符号の説明】
【００５９】
１０   半導体装置
１１   低濃度基板
１２   ＭＯＳ型半導体構造
１３   高濃度層
１４   ニッケルシリサイド層
１５   メタル層
１６   エピタキシャル成長膜
２１   ｐ型ピラー
２２   ｐ＋領域
２３   ｎ＋領域
２４   ｐ＋＋領域
２５   ゲート絶縁膜
２６   ゲート
２７   ゲート絶縁膜
２８   ソース電極
３１   サポートガラス
３２   レジスト
【図１】
2013026596.tif 000003
【図２】
2013026596.tif 000004
【図３】
2013026596.tif 000005
【図４】
2013026596.tif 000006
【図５】
2013026596.tif 000007
【図６】
2013026596.tif 000008
【図７】
2013026596.tif 000009
【図８】
2013026596.tif 000010