(57)【要約】【課題】積層する２つの基板間のリークの影響を防止でき、出荷前測定への影響を抑止することが可能な固体撮像装置およびその製造方法、並びにカメラシステムを提供する。【解決手段】積層チップの第１チップと第２チップのうち少なくとも第１チップの縁部とスクライブライン領域間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、第１導電型基板に、ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、ガードリングは、チップ縁部側において一方の第２導電型層に接続された第１のガードリング部と、スクライブライン側において他方の第２導電型層に接続された第２ガードリング部と、を含む。【選択図】図７
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【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップがアレイ状に配列されたウェハを有し、
上記ウェハにおいて、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップ間には、切断するためのスクライブライン領域を有し、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記スクライブライン領域間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
固体撮像装置。
【請求項２】
上記第１導電型基板の上記ガードリングに対応する領域に、当該第１導電型基板の外面側から上記絶縁膜の境界部に至る孔を含む指標部が形成されている
請求項１記載の固体撮像装置。
【請求項３】
上記第１導電型基板の外面側において、少なくともチップ側から上記指標部を含む領域にかけて絶縁物が形成されている
請求項２記載の固体撮像装置。
【請求項４】
上記絶縁物は、
チップ側に形成される絶縁性のレンズ台を、上記指標部を含む領域にかけて延設して形成さている
請求項３記載の固体撮像装置。
【請求項５】
上記ガードリングよりスクライブライン側の上記第１導電型基板に外面から上記絶縁膜との境界部にまでいたるスリットが形成されている
請求項１記載の固体撮像装置。
【請求項６】
光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
固体撮像装置。
【請求項７】
上記第１導電型基板の上記ガードリングに対応する領域に、当該第１導電型基板の外面側から上記絶縁膜の境界部に至る孔を含む指標部が形成されている
請求項６記載の固体撮像装置。
【請求項８】
上記第１導電型基板の外面側において、少なくともチップ側から上記指標部を含む領域にかけて絶縁物が形成されている
請求項７記載の固体撮像装置。
【請求項９】
上記絶縁物は、
チップ側に形成される絶縁性のレンズ台を、上記指標部を含む領域にかけて延設して形成さている
請求項８記載の固体撮像装置。
【請求項１０】
上記ガードリングより切断縁部側の上記第１導電型基板に外面から上記絶縁膜との境界部にまでいたるスリットが形成されている
請求項６記載の固体撮像装置。
【請求項１１】
固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのチップの積層構造を有し、ウェハをダイシングにより個片化して形成される固体撮像装置およびカメラシステムに関するものである。
【背景技術】
【０００２】
従来、撮像装置はＣＭＯＳイメージセンサ（ＣＩＳ）チップと画像処理チップの２チップをそれぞれパッケージに搭載し、モジュールとして組み立てを行っている。
もしくは、それぞれのチップをＣＯＢ(Chip On Board)実装している場合もある。
【０００３】
近年、携帯電話などに撮像装置を搭載する場合に、実装面積の低減、小型化が求められており、上記２チップを１チップ化するＳＯＣ(System On Chip)が開発されている。
【０００４】
しかし、１チップ化するために、ＣＩＳプロセスと高速ロジックプロセスが混載されたプロセスは工程数が増加しコスト高なだけでなく、アナログ特性とロジック特性の両立が難しくなり、撮像装置の特性劣化につながる懸念がある。
そこで、上記の２チップをチップレベルで組み立てて積層構造として、小型化と特性向上の両立を図る方法が提案されている（特許文献１，２参照）。
【０００５】
図１（Ａ）および（Ｂ）は、積層構造の固体撮像装置のプロセスフローを示す図である。
【０００６】
図１（Ａ）に示すように、上下の第１および第２チップをそれぞれ最適なプロセスで作製したウェハ１，２を貼りあわせた後に、上チップの裏面を研磨し上チップのウェハ厚を薄くする。
貫通穴を金属で埋めたビア（ＴＣＶ：Through Chip Via）を通して上下チップ間の信号線および電源線が電気的に接合される。
そして、図１（Ｂ）に示すように、第１チップ（上チップ）側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
【０００７】
図２は、ダイシングによりチップを切り出す一般的な方法を説明するための図である。
また、図２中、ＣＷはブレード(Blade)によるカット幅を示している。
【０００８】
チップＣＰがアレイ状に配置された積層構造のウェハは、チップ間で切断（カット）する位置であるスクライブラインＳＣＬに沿ってブレードにより切断され、各チップＣＰに個片化される。
【０００９】
図２には、切断（カット）する位置であるスクライブラインＳＣＬにおける簡略断面を一部拡大して示されている。
図２の積層構造において、ＣＩＳ側ウェハ１は、シリコン（Ｓｉ）層１１、窒化膜（たとえばＳｉＮ膜）１２が積層されている。実際にはＳｉ層１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハ２は、シリコン層２１、酸化膜２２、配線（たとえばカッパー）層２３、ＳｉＯ２層２４、およびＳｉＯ２層２５が積層されている。
そして、図２の簡略構造では、ＣＩＳ側ウェハ１のＳｉＮ膜１２とロジック側ウェハ２のＳｉＯ２層２５が貼り合わされている。
【００１０】
そして、ＣＩＳ側ウェハ１およびロジック側ウェハ２において、スクライブラインＳＣＬのチップに近い領域には、チップ側にクラックが伝播すること等を防止するためのガードリングＧＤＲ１およびＧＤＲ２が形成されている。
【００１１】
ダイシングには、上記したブレード単独のブレードダイシング(Blade Dicing)の他、レーザアブレーション(Laser Ablation)後ブレードダイシング、ステルスダイシング等がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−１４６８１６号公報
【特許文献２】特開２００８−８５７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、上記したように、ＣＩＳ側のｎ型基板とロジック側のｐ型基板を積層してＴＣＶで電気的に接続する積層構造においては、ウェハ最外周近傍でＴＣＶの形成異常を起こして、ＴＣＶとＳｉが絶縁膜を介さずに接続する場合がある。
この形成異常はプロセス的なものであって、完全になくすことはできない。
【００１４】
この場合、図３（Ａ）に示すように、ＴＣＶ-Ｓｉを介して上下のウェハが電気的にショートしてしまう。
特に、上下のウェハが異なる電位で駆動される場合には、ウェハ間で電流が流れ、出荷前測定でスタンバイ（ＳＴＢ）リークとして観測され測定に影響を及ぼす。
さらに、チップ間で分離を行っていない場合には、マルチ測定時にも上記の電流が観測されてしまい、測定に影響を及ぼす。
【００１５】
また、ダイシングとして、レーザアブレーション後ブレードダイシングが採用される場合に、以下の不利益がある。
図３（Ｂ）は、レーザアブレーション後ブレードダイシングの課題を説明するための図である。
【００１６】
図３（Ｂ）に示すように、レーザアブレーションを行うことによって、Ｓｉ残渣物が焼結し、いわゆるデブリＤＢとしてＣＩＳ側基板とロジック側基板を短絡（ショート）させてしまう。
これに起因して出荷前測定および組立チップ測定時にスタンバイリークが大きくなり、他の測定に影響を及ぼす。
したがって、現状では、他の測定項目への影響を考慮して電流値制限下で測定を行っている。
【００１７】
本発明は、積層する２つの基板間のリークの影響を防止でき、ひいては出荷前測定への影響を抑止することが可能な固体撮像装置およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像装置は、光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、上記第１チップと上記第２チップが貼り合された積層構造の積層チップがアレイ状に配列されたウェハを有し、上記ウェハにおいて、上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、上記積層チップ間には、切断するためのスクライブライン領域を有し、上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記スクライブライン領域間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、上記ガードリングは、チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む。
【００１９】
本発明の第２の観点の固体撮像装置は、光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、上記ガードリングは、チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む。
【００２０】
本発明の第３の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、上記ガードリングは、チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む。
【発明の効果】
【００２１】
本発明によれば、積層する２つの基板間のリークの影響を防止でき、ひいては出荷前測定への影響を抑止することができる。
【図面の簡単な説明】
【００２２】
【図１】積層構造の固体撮像装置のプロセスフローを示す図である。
【図２】ダイシングによりチップを切り出す一般的な方法を説明するための図である。
【図３】チップ間リークおよびレーザアブレーション後ブレードダイシングの課題を説明するための図である。
【図４】本実施形態に係る固体撮像装置の積層構造の一例を示す図である。
【図５】本実施形態に係る２チップの積層構造を有する固体撮像装置の回路等の配置例を示す図である。
【図６】本実施形態に係る積層構造の固体撮像装置の基本的なプロセスフローを示す図である。
【図７】ダイシングによりチップを切り出す本実施形態に係る固体撮像装置の製造方法および基本構成を説明するための図である。
【図８】ｐｎ接合により形成されるダイオードの等価回路を示す図である。
【図９】本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第１の特徴的な構成例を示す図である。
【図１０】本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第２の特徴的な構成例を示す図である。
【図１１】本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第３の特徴的な構成例を示す図である。
【図１２】図９の構成で内部結露が起きたときに短絡（ショート）するおそれがあることを説明するための図である。
【図１３】本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第４の特徴的な構成例を示す図である。
【図１４】図１０の構成で内部結露が起きたときに短絡（ショート）するおそれがあることを説明するための図である。
【図１５】ＴＣＶ部の形成異常によって、リーク電流経路が形成されることを示す図である。
【図１６】ＴＣＶ部の形成異常があっても本実施形態に係る構成によってリーク電流経路を遮断できることを示す図である。
【図１７】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）の基本的な構成例を示す図である。
【図１８】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１９】本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の積層構造
２．固体撮像装置の基本的なプロセスフロー
３．固体撮像装置の第１の特徴的構成例
４．固体撮像装置の第２の特徴的構成例
５．固体撮像装置の第３の特徴的構成例
６．固体撮像装置の第４の特徴的構成例
７．固体撮像装置の概要
８．カメラシステムの構成例
【００２４】
＜１．固体撮像装置の積層構造＞
図４は、本実施形態に係る固体撮像装置の積層構造の一例を示す図である。
本実施形態の固体撮像装置１００は、アレイ状に配置された、光電変換素子等を含む複数の画素（センサ）を有する。
【００２５】
固体撮像装置１００は、図４に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この固体撮像装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の積層チップである半導体装置として形成される。
【００２６】
上下２チップの積層構造において、第１チップ１１０はアレイ状に複数の画素を含む画素アレイ部が配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路（ロジック回路）を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンド（ワイヤーボンディング）するための開口部ＯＰＮが形成されている。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
【００２７】
図５は、本実施形態に係る２チップの積層構造（積層チップ）を有する固体撮像装置の回路等の配置例を示す図である。
【００２８】
固体撮像装置１００は、図５に示すように、アナログチップである第１チップ１１０に画素部１３０が配置される。固体撮像装置１００は、デジタルチップである第２チップ１２０にロジック回路１４０およびロジック回路の内部電源等が配置される。
【００２９】
以下に、上記積層構造を有する本実施形態に係る固体撮像装置１００の基本的なプロセスフローおよび特徴的な構成について説明する。
【００３０】
＜２．固体撮像装置の基本的なプロセスフロー＞
図６（Ａ）〜（Ｃ）は、本実施形態に係る積層構造の固体撮像装置の基本的なプロセスフローを示す図である。
【００３１】
図６（Ａ）に示すように、上下のチップをそれぞれ最適なプロセスで作製したウェハＷＦＲ１１０，ＷＦＲ１２０を貼りあわせた後に、上チップの裏面を研磨し上チップのウェハ厚を薄くする。
第１チップ（上チップ）１１０側にパターニング後、第１チップ１１０側から第２チップ（下チップ）１２０の配線層までの貫通穴を開け、金属で埋めてビア（ＶＩＡ）を形成する。本実施形態ではこのＶＩＡをＴＣＶと称する。
図６（Ｂ）に示すように、このＴＣＶにより上下チップ間の信号線および電源線が電気的に接合される。
そして、図６（Ｃ）に示すように、第１チップ（上チップ）１１０側に、カラーフィルタおよびマイクロレンズの加工を行った後に、レーザアブレーション後ブレードダイシングによりチップとして切り出す。
【００３２】
図７は、ダイシングによりチップを切り出す本実施形態に係る固体撮像装置の製造方法および基本構成を説明するための図である。
また、図７中、ＢＣＷはブレード(Blade)によるカット幅を示している。
【００３３】
チップＣＨＰがアレイ状に配置された積層構造のウェハは、チップ間で切断（カット）する位置であるスクライブラインＳＣＢＬに沿ってブレードにより切断され、各チップＣＨＰに個片化される。
【００３４】
図７には、切断（カット）する位置であるスクライブラインＳＣＢＬを含む領域における簡略断面を一部拡大して示されている。
図７の積層構造において、ＣＩＳ側ウェハＷＦＲ１１０は、シリコン（Ｓｉ）層（ｎ型基板）１１１、層間絶縁膜として窒化膜（たとえばＳｉＮ膜）１１２が積層されている。実際にはＳｉ層１１１のＳｉＮ膜が形成された面と対向する他面側にセンサ等が形成される。
ロジック側ウェハＷＦＲ１２０は、シリコン層（ｐ型基板）１２１、酸化膜１２２、配線（たとえばカッパーＣｕ）層１２３、ＳｉＯ２層１２４、およびＳｉＯ２層１２５が積層されている。
そして、図７の簡略構造では、ＣＩＳ側ウェハＷＦＲ１１０のＳｉＮ膜１１２とロジック側ウェハＷＦＲ１２０のＳｉＯ２層１２５が貼り合わされている。
【００３５】
なお、本実施形態においては、第１導電型がｎ型に相当し、第２導電型がｐ型に相当する。ただし、逆であってもよい。
【００３６】
そして、ＣＩＳ側ウェハＷＦＲ１１０およびロジック側ウェハＷＦＲ１２０において、スクライブラインＳＣＢＬのチップに近い領域には、チップ側にクラックが伝播すること等を防止するためのガードリングＧＤＲ１１０およびＧＤＲ１２０が形成されている。
ガードリングＧＤＲ１１０およびＧＤＲ１２０は、導電材たとえばＣｕ等の配線材により形成される。
【００３７】
ＣＩＳ側ウェハＷＦＲ１１０において、ガードリングＧＤＲ１１０は、ＳｉＮ膜１１２内にチップを環状に囲むように形成されている。
ガードリングＧＤＲ１１０は、基板の主面に対して垂直な方向、すなわち積層構造の積層方向に所定間隔をおいて複数本（図７の例では３）の導電性のガードリング部ＧＤＲ１１１，ＧＤＲ１１２，ＧＤＲ１１３が形成されている。
これらのガードリング部ＧＤＲ１１１，ＧＤＲ１１２，ＧＤＲ１１３はＳｉＮ膜１１２内で基板主面に平行なガードリング部ＧＤＲ１１４で電気的に接続されている。
そして、本実施形態においては、ガードリングＧＤＲ１１０の最外周に配置されるガードリング部ＧＤＲ１１１およびＧＤＲ１１２のＳｉ層１１１との界面において、ｎ型のＳｉ層１１１に形成されたｐ＋層（ｐ＋拡散層）Ｐ１１１，Ｐ１１２に接続されている。
このように、第１導電型であるｎ型基板（ｎウェル）に第２導電型層であるｐ＋層Ｐ１１１，Ｐ１１２が形成されたことにより、原理的に図８に示すようなダイオードＤ１１１が形成されて、チップ内外で電気的に分離する構造が形成される。
すなわち、本実施形態においては、ＣＩＳ側ウェハＷＦＲ１１０のｎウェルとｐ＋層Ｐ１１１，Ｐ１１２間において分離され、ショート状態があってもその影響がチップ内に及ばないような構造となっている。
【００３８】
なお、ｐ＋層（ｐ＋拡散層）Ｐ１１１，Ｐ１１２は、たとえばトランジスタの拡散層形成に並行してｐ型のイオン注入により形成される。
【００３９】
次に、本実施形態に係る固体撮像装置１００のリーク経路を遮断してショート等の影響を防止するＣＩＳ側ウェハのガードリング領域における特徴的な構成例について説明する。
【００４０】
＜３．固体撮像装置の第１の特徴的構成例＞
図９は、本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第１の特徴的な構成例を示す図である。
【００４１】
図９の構成は、基本的に図７に関連付けて説明した構成と同様である。
ただし、図９のＳｉ層１１１は、ｎ型基板部１１１Ｓとｎウェル１１１Ｗを有している。
【００４２】
図９のガードリングＧＤＲ１１０Ａは、基板の主面に対して垂直な方向、すなわち積層構造の積層方向に所定間隔をおいて複数本（図９の例では３）の導電性のガードリング部ＧＤＲ１１１，ＧＤＲ１１２、ＧＤＲ１１３が形成されている。
第１のガードリング部ＧＤＲ１１１はチップ側に形成され、第２のガードリング部ＧＤＲ１１２はスクライブラインＳＣＢＬに形成され、第３のガードリング部ＧＤＲ１１３がガードリング部ＧＤＲ１１１とＧＤＲ１１３との間に形成されている。
これらのガードリング部ＧＤＲ１１１，ＧＤＲ１１２、ＧＤＲ１１３はＳｉＮ膜１１２内で基板主面に平行な第４のガードリング部ＧＤＲ１１４で電気的に接続されている。
そして、本実施形態においては、ガードリングＧＤＲ１１０の最外周に配置されるガードリング部ＧＤＲ１１１およびＧＤＲ１１２のＳｉ層１１１との界面において、ｎ型のＳｉ層１１１に形成されたｐ＋層（ｐ＋拡散層）Ｐ１１１，Ｐ１１２に接続されている。
また、中央部のガードリング部ＧＤＲ１１３は、ｎ型のＳｉ層１１１に直接接続されている。
【００４３】
そして、図９のガードリングＧＤＲ１１０Ａにおいては、ＣＩＳ側ウェハＷＦＲ１１０のＳｉ層（ｎ型基板）１１１の外面からＳｉＮ膜１１２のＳｉ膜１１１との境界近傍まで達する孔等により形成される指標部１５０が形成されている。
図９の例での指標部１５０は、２本のスリット（孔）１５１，１５２を有し、スリット（孔）１５１，１５２のＳｉＮ膜１１２との境界部にはたとえばＳｉＮより形成される絶縁膜１５３，１５４が配置されている。
指標部１５０において、スリット１５１は、その端部（絶縁膜）１５３がガードリングＧＤＲ１１０のガードリング部ＧＤＲ１１１とＧＤＲ１１３との間に位置するように形成されている。
スリット１５１は、その端部（絶縁膜）１５４がガードリングＧＤＲ１１０のガードリング部ＧＤＲ１１２とＧＤＲ１１３との間に位置するように形成されている。
【００４４】
このように、ｎウェル１１１Ｗにｐ＋層Ｐ１１１，Ｐ１１２が形成されたことにより、原理的に図８に示すようなダイオードＤ１１１が形成されて、チップ内外で電気的に分離する構造が形成される。
すなわち、本実施形態においては、ＣＩＳ側ウェハＷＦＲ１１０のｎウェルとｐ＋層Ｐ１１１，Ｐ１１２間において分離され、ショート状態があってもその影響がチップ内に及ばないような構造となっている。
【００４５】
＜４．固体撮像装置の第２の特徴的構成例＞
図１０は、本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第２の特徴的な構成例を示す図である。
【００４６】
図１０の構成が図９の構成と異なる点は、次の通りである。
図１０の構成では、ガードリングＧＤＲ１１０ＡよりスクライブラインＳＣＢＬ側のｎ型基板１１１Ｓおよびｎウェル１１１Ｗに外面からＳｉＮ膜１１２との境界部にまでいたるスリット１６０が形成されている。
【００４７】
このスリット１６０を設けることにより、リーク経路を遮断することができ、また、ダイシング時に印加される応力を緩和でき、クラックの発生を防止することができる。
【００４８】
＜５．固体撮像装置の第３の特徴的構成例＞
図１１は、本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第３の特徴的な構成例を示す図である。
図１２は、図９の構成で内部結露が起きたときに短絡（ショート）するおそれがあることを説明するための図である。
なお、図１１および図１２においては、Ｓｉ層（ｎ型基板）１１１に形成されるレンズ台１７０が形成されている状態を示している。
【００４９】
図１１の構成が図９の構成と異なる点は、次の通りである。
図９の構成の場合、図１２に示すように、モジュール状態で内部結露すると、スリット（孔）１５１，１５２に水分ＷＴＲの侵入が起こると、ｐ＋層Ｐ１１１，Ｐ１１２の分離構造を飛び越して短絡（ショート）するおそれがある。
そこで、図１１の構成では、通常、ガードリングＧＤＲ１１０Ａのチップ側ガードリング部ＧＤＲ１１１に対応する位置当たりまで形成されるレンズ台１７０を、スクライブラインＳＣＢＬ側のガードリング部ＧＤＲ１１２に対応する位置まで延長している。
すなわち、図１１では、アクリル系等の絶縁物により形成されるレンズ台１７０により指標部１５０のスリット１５１，１５２への水分の侵入を防止するように構成されている。
【００５０】
これにより、モジュール状態で内部結露した場合であっても、スリット（孔）１５１，１５２に水分ＷＴＲの侵入することを防止して、ｐ＋層Ｐ１１１，Ｐ１１２の分離構造を飛び越して短絡（ショート）することを抑止することができる。
【００５１】
＜６．固体撮像装置の第４の特徴的構成例＞
図１３は、本実施形態に係る固体撮像装置のＣＩＳ側ウェハのガードリング領域における第４の特徴的な構成例を示す図である。
図１４は、図１０の構成で内部結露が起きたときに短絡（ショート）するおそれがあることを説明するための図である。
なお、図１３および図１４においては、Ｓｉ層（ｎ型基板）１１１に形成されるレンズ台１７０が形成されている状態を示している。
【００５２】
図１３の構成が図１０の構成と異なる点は、次の通りである。
図１０の構成の場合、図１４に示すように、モジュール状態で内部結露すると、スリット（孔）１５１，１５２に水分ＷＴＲの侵入が起こると、ｐ＋層Ｐ１１１，Ｐ１１２の分離構造を飛び越して短絡（ショート）するおそれがある。
そこで、図１３の構成では、通常、ガードリングＧＤＲ１１０Ａのチップ側ガードリング部ＧＤＲ１１１に対応する位置当たりまで形成されるレンズ台１７０を、スクライブラインＳＣＢＬ側のガードリング部ＧＤＲ１１２に対応する位置まで延長している。
すなわち、図１３では、アクリル系等の絶縁物により形成されるレンズ台１７０により指標部１５０のスリット１５１，１５２への水分の侵入を防止するように構成されている。
【００５３】
これにより、モジュール状態で内部結露した場合であっても、スリット（孔）１５１，１５２に水分ＷＴＲの侵入することを防止して、ｐ＋層Ｐ１１１，Ｐ１１２の分離構造を飛び越して短絡（ショート）することを抑止することができる。
【００５４】
ただし、図１３の構成においては、図１４に示すように、スクライブラインＳＣＢＬ側のスリット１６０に水分ＷＴＲが侵入するおそれはあるが、ガードリングＧＤＲ１１０Ａにおいて分離構造が確立されていることから、その影響は少ない。
このスリット１６０を設けることにより、ダイシング時に印加される応力を緩和でき、クラックの発生を防止することができるという大きな利点がある。
【００５５】
以上のように、ガードリングＧＤＲ１１０の最外周に配置される第１のガードリング部ＧＤＲ１１１および第２のＧＤＲ１１２のＳｉ層１１１との界面において、ｎ型のＳｉ層１１１に形成されたｐ＋層（ｐ＋拡散層）Ｐ１１１，Ｐ１１２に接続されている。
このように、第１導電型であるｎ型基板（ｎウェル）に第２導電型層であるｐ＋層Ｐ１１１，Ｐ１１２が形成されたことにより、ダイオードＤ１１１が形成されている。
これにより、たとえばＴＣＶ部の形成異常によって、図１５に示すようなリーク電流経路が形成されていたが、図１６に示すように、電流経路をチップ内外で電気的に分離する構造が形成することができる。
その結果、積層する２つの基板間のリークの影響を防止でき、ひいては出荷前測定への影響を抑止することができる。
【００５６】
＜３．固体撮像装置の概要＞
本実施形態に係る固体撮像装置の一例としてＣＭＯＳイメージセンサの構成例について説明する。
【００５７】
図１７は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）の基本的な構成例を示す図である。
【００５８】
図１７のＣＭＯＳイメージセンサ２００は、画素部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
【００５９】
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図４の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置される。そしてたとえば、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００６０】
画素部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００６１】
図１８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００６２】
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
【００６３】
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００６４】
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００６５】
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００６６】
画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
【００６７】
行選択回路２２０は、画素部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
【００６８】
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
【００６９】
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００７０】
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、前面照射型であっても十分に上記各効果を発現することが可能である。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７１】
図１９は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【００７２】
本カメラシステム３００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）１００，２００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７３】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７４】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像装置１００，２００を搭載することで、高精度で信頼性の高いカメラが実現できる。
【００７６】
なお、本技術は以下のような構成をとることができる。
（１）光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップがアレイ状に配列されたウェハを有し、
上記ウェハにおいて、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップ間には、切断するためのスクライブライン領域を有し、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記スクライブライン領域間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
固体撮像装置。
（２）上記第１導電型基板の上記ガードリングに対応する領域に、当該第１導電型基板の外面側から上記絶縁膜の境界部に至る孔を含む指標部が形成されている
上記（１）記載の固体撮像装置。
（３）上記第１導電型基板の外面側において、少なくともチップ側から上記指標部を含む領域にかけて絶縁物が形成されている
上記（２）記載の固体撮像装置。
（４）上記絶縁物は、
チップ側に形成される絶縁性のレンズ台を、上記指標部を含む領域にかけて延設して形成さている
上記（３）記載の固体撮像装置。
（５）上記ガードリングよりスクライブライン側の上記第１導電型基板に外面から上記絶縁膜との境界部にまでいたるスリットが形成されている
上記（１）から（４）のいずれか一に記載の固体撮像装置。
（６）光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
固体撮像装置。
（７）上記第１導電型基板の上記ガードリングに対応する領域に、当該第１導電型基板の外面側から上記絶縁膜の境界部に至る孔を含む指標部が形成されている
上記（６）記載の固体撮像装置。
（８）上記第１導電型基板の外面側において、少なくともチップ側から上記指標部を含む領域にかけて絶縁物が形成されている
上記（７）記載の固体撮像装置。
（９）上記絶縁物は、
チップ側に形成される絶縁性のレンズ台を、上記指標部を含む領域にかけて延設して形成さている
上記（８）記載の固体撮像装置。
（１０）上記ガードリングより切断縁部側の上記第１導電型基板に外面から上記絶縁膜との境界部にまでいたるスリットが形成されている
上記（６）から（９）のいずれか一に記載の固体撮像装置。
（１１）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が配列された画素部が第１導電型基板に形成された第１チップと、
ロジック部を含み、上記画素部から画素信号の読み出しを行う画素信号読み出し部が第２導電型基板に形成された第２チップと、を含み、
上記第１チップと上記第２チップが貼り合された積層構造の積層チップを有し、
上記第１チップと上記第２チップ間の配線は当該第１チップに形成されたビアを通して接続され、
上記積層チップの上記第１チップと上記第２チップのうち少なくとも第１チップの縁部と上記チップの切断縁部間に、上記第１導電型基板に積層された絶縁膜内に導電性を有するガードリングが形成され、
上記第１導電型基板に、上記ガードリングと対応する領域に少なくとも２つの第２導電型層が間隔をおいて形成され、
上記ガードリングは、
チップ縁部側において一方の上記第２導電型層に接続された第１のガードリング部と、
上記スクライブライン側において他方の上記第２導電型層に接続された第２ガードリング部と、を含む
カメラシステム。
【符号の説明】
【００７７】
１００・・・固体撮像素子、１１０・・・第１チップ（アナログチップ）、ＧＤＲ１１０，ＧＤＲ１１０Ａ・・・ガードリング、ＧＤＲ１１１〜ＧＤＲ１１４・・・ガードリング部、１５０・・・指標部、１５１，１５２・・・スリット（孔）、１６０・・・スリット、１７０・・・レンズ台、１２０・・・第２チップ（ロジックチップ、デジタルチップ）、１１１・・・シリコン層、１１２・・・窒化膜（ＳｉＮ膜）、１２１・・・、シリコン層、１２２・・・酸化膜、１２３・・・配線（たとえばカッパーＣｕ）層、１２４・・・ＳｉＯ２層、１２５・・・ＳｉＯ２層、１３０・・・画素部、１４０・・・ロジック回路、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
【図１】
2013197113.tif 000003
【図２】
2013197113.tif 000004
【図３】
2013197113.tif 000005
【図４】
2013197113.tif 000006
【図５】
2013197113.tif 000007
【図６】
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【図７】
2013197113.tif 000009
【図８】
2013197113.tif 000010
【図９】
2013197113.tif 000011
【図１０】
2013197113.tif 000012
【図１１】
2013197113.tif 000013
【図１２】
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【図１３】
2013197113.tif 000015
【図１４】
2013197113.tif 000016
【図１５】
2013197113.tif 000017
【図１６】
2013197113.tif 000018
【図１７】
2013197113.tif 000019
【図１８】
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【図１９】
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