(57)【要約】【課題】デジタル信号制御により容量を可変する可変容量素子を有する集積回路に大きな信号が入力されても素子が破壊されることを防ぐことを可能にする。【解決手段】第１の端子と第２の端子との間に並列に接続される、所定の単位容量の２ｂ−１倍の容量を有するｂ個のサブ回路（ｂは１以上の整数）を備え、ｂ番目の前記サブ回路は、直列に接続される少なくとも２つのキャパシタ及び少なくとも２つのスタックされたスイッチ素子からなる構成が２ｂ−１個並列に接続される構成を備え、前記少なくとも２つのスタックされたスイッチ素子は、前記サブ回路ごとに一斉にスイッチング動作が行われ、前記少なくとも２つのスタックされたスイッチ素子の内、少なくとも１つのスイッチ素子は、前記少なくとも２つのキャパシタの間に設けられることを特徴とする、集積回路が提供される。【選択図】図１
2013197175.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に並列に接続される、所定の単位容量の２ｂ−１倍の容量を有するｂ個のサブ回路（ｂは１以上の整数）を備え、
ｂ番目の前記サブ回路は、
直列に接続される少なくとも２つのキャパシタ及び少なくとも２つのスタックされたスイッチ素子からなる構成が２ｂ−１個並列に接続される構成を備え、
前記少なくとも２つのスタックされたスイッチ素子は、前記サブ回路ごとに一斉にスイッチング動作が行われ、
前記少なくとも２つのスタックされたスイッチ素子の内、少なくとも１つのスイッチ素子は、前記少なくとも２つのキャパシタの間に設けられることを特徴とする、集積回路。
【請求項２】
前記少なくとも２つのキャパシタの内の１つは前記第１の端子に最も近い位置に設けられることを特徴とする、請求項１に記載の集積回路。
【請求項３】
前記第２の端子は接地電位に接続されることを特徴とする、請求項１に記載の集積回路。
【請求項４】
請求項１に記載の集積回路を備える、無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路および無線通信装置に関する。
【背景技術】
【０００２】
電荷を蓄積するキャパシタは、電子装置内で広く用いられる。一般にキャパシタは、基本的に絶縁体により分離された２つの導電板を有する。キャパシタは、フィルタ、アナログ−デジタル変換器、メモリ素子、種々の制御装置、電力増幅器、調整可能なマッチング回路等を含む複数の電子回路内で用いられる。
【０００３】
携帯電話等の無線通信装置においては、アンテナのインピーダンスを調整するために、大信号に耐えられると共に高いＱ値を有する可変容量素子の実現が望まれている。その一つとして、半導体上に線形性の高いＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｍｅｔａｌ）容量とトランジスタスイッチとを設けて実現するデジタル信号制御型の可変容量素子がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１１−５１５８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に記載されている可変容量素子は、振幅が１０〜１５Ｖにもなる大信号が入力されてきた場合に、ＲＦ端子に近いキャパシタに大きな電圧がかかってしまい、キャパシタが破壊されてしまうおそれがあるという問題があった。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、デジタル信号制御により容量を可変する可変容量素子を有する集積回路に大きな信号が入力されても素子が破壊されることを防ぐことが可能な、新規かつ改良された集積回路および無線通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、第１の端子と第２の端子との間に並列に接続される、所定の単位容量の２ｂ−１倍の容量を有するｂ個のサブ回路（ｂは１以上の整数）を備え、ｂ番目の前記サブ回路は、直列に接続される少なくとも２つのキャパシタ及び少なくとも２つのスタックされたスイッチ素子からなる構成が２ｂ−１個並列に接続される構成を備え、前記少なくとも２つのスタックされたスイッチ素子は、前記サブ回路ごとに一斉にスイッチング動作が行われ、前記少なくとも２つのスタックされたスイッチ素子の内、少なくとも１つのスイッチ素子は、前記少なくとも２つのキャパシタの間に設けられることを特徴とする、集積回路が提供される。
【０００８】
かかる構成によれば、ｂ個のサブ回路は、第１の端子と第２の端子との間に並列に接続される、所定の単位容量の２ｂ−１倍の容量を有する。そして、ｂ番目の前記サブ回路は、直列に接続される少なくとも２つのキャパシタ及び少なくとも２つのスタックされたスイッチ素子からなる構成が２ｂ−１個並列に接続される構成を備えており、少なくとも２つのスタックされたスイッチ素子は、前記サブ回路ごとに一斉にスイッチング動作が行われ、前記少なくとも２つのスタックされたスイッチ素子の内、少なくとも１つのスイッチ素子は、前記少なくとも２つのキャパシタの間に設けられる。その結果、かかる集積回路はデジタル信号制御により容量を可変する可変容量素子を有する集積回路に大きな信号が入力されても素子が破壊されることを防ぐことが可能となる。
【０００９】
前記少なくとも２つのキャパシタの内の１つは前記第１の端子に最も近い位置に設けられるようにしてもよい。
【００１０】
前記第２の端子は接地電位に接続されるようにしてもよい。
【００１１】
また、上記課題を解決するために、本発明の別の観点によれば、上記集積回路を備える、無線通信装置が提供される。
【発明の効果】
【００１２】
以上説明したように本発明によれば、デジタル信号制御により容量を可変する可変容量素子を有する集積回路に大きな信号が入力されても素子が破壊されることを防ぐことが可能な、新規かつ改良された集積回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のデジタル信号制御により容量を可変する可変容量素子を有する集積回路１０００を示す説明図である。
【図２】図１に示した集積回路１０００のサブ回路１００２を簡略化させた説明図である。
【図３】本発明の一実施形態にかかる集積回路１００の構成を示す説明図である。
【図４】ＭＩＭキャパシタおよびスタック構成のＦＥＴに加わる電圧について示す説明図である。
【図５】ＭＩＭキャパシタおよびスタック構成のＦＥＴに加わる電圧について示す説明図である。
【図６】本発明の一実施形態にかかる集積回路１００を備える無線通信装置２００の構成を示す説明図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１５】
＜１．従来技術の問題点＞
本発明の好適な実施の形態について説明する前に、従来のデジタル信号制御により容量を可変する可変容量素子を有する集積回路の構成と、その集積回路の問題点について説明する。従来技術の問題点を説明した後に、本発明の好適な実施の形態について詳細に説明する。
【００１６】
図１は、従来のデジタル信号制御により容量を可変する可変容量素子を有する集積回路１０００を示す説明図である。図１に示したように、従来の可変容量素子を有する集積回路１０００は、容量ＣＭＩＭを有するＭＩＭキャパシタに直列に結合された、複数のスタックされたスイッチングＦＥＴを有している。集積回路１０００には、ｂビットの制御信号がｂ０、ｂ１、・・・、ｂ（ｂ−１）のビット単位で供給され、これらの制御信号によって集積回路１０００全体としての容量が決まる。そして図１に示したように、集積回路１０００は、ＲＦ端子と接地端子との間に設けられる。
【００１７】
有するＭＩＭキャパシタ１００４、１０２０、１０２２は、それぞれ同一の容量ＣＭＩＭを有するように設計される。制御信号ｂ０の供給を受けるスイッチングＦＥＴがオンになると、直列に接続されたＭＩＭキャパシタに電荷が蓄積される。同様に、制御信号ｂ１の供給を受けるスイッチングＦＥＴがオンになると、直列に接続されたＭＩＭキャパシタに電荷が蓄積され、その容量は制御信号ｂ０によりスイッチングＦＥＴがオンになった場合の２倍の容量（２×ＣＭＩＭ）となる。集積回路１０００は、以降、制御信号ｂ０によりスイッチングＦＥＴがオンになった場合の４倍（４×ＣＭＩＭ）、８倍（８×ＣＭＩＭ）、・・・、２ｂ−１倍（２ｂ−１×ＣＭＩＭ）の容量の電荷の蓄積が可能となるように構成されており、ｂビットの制御信号の値を変化させることで蓄積可能な容量を変化させることができる。
【００１８】
集積回路１０００に含まれるサブ回路１００２は、ＭＩＭキャパシタ１００４に直列に接続され、スタック構成に配置されたシャントＦＥＴ１００６、１００８、１０１０、１０１２、１０１４、１０１６を有する。また、スタックされたＦＥＴの各ゲートには、ゲート抵抗器ＲＧを介して制御線１０４０が接続されている。制御線１０４０からは、ｂビットの制御信号のうち、最下位ビット（ＬＳＢ）がサブ回路１００２に供給され、その最下位ビットの制御信号によってシャントＦＥＴ１００６、１００８、１０１０、１０１２、１０１４、１０１６のオン・オフが制御される。また、シャントＦＥＴ１００６、１００８、１０１０、１０１２、１０１４、１０１６の各ドレイン−ソース間には、ドレイン−ソース抵抗器ＲＤＳが設けられる。そして、直列に接続されたドレイン−ソース抵抗器ＲＤＳによって、ＭＩＭキャパシタ１００４とグランド接点１０１８との間が接続される。
【００１９】
かかる構成を有する集積回路１０００は、ｂビットの制御信号の値を変化させることで蓄積可能な容量を変化させることができるという利点を有するが、以下のような問題を有する。
【００２０】
図２は、図１に示した集積回路１０００のサブ回路１００２を簡略化させた説明図であり、入力端に１５Ｖの信号振幅を有する信号が入力された場合の電圧分布について示したものである。ここでは、ＭＩＭキャパシタの耐圧を５Ｖ、ＦＥＴの耐圧を４Ｖと仮定する。なお、図２ではＦＥＴは２つのみ図示している。
【００２１】
各ＦＥＴのソース−ドレイン間は容量と見立てることができるが、ＦＥＴに存在する寄生素子によって、電圧分布の不均一が生じる。
【００２２】
図２に示したようなサブ回路１００２に、入力端のＲＦ端子に１５Ｖの信号振幅を有する信号が入力された場合には、ＭＩＭキャパシタに１２Ｖ程度の電圧が掛かり得る。ＭＩＭキャパシタの耐圧が５Ｖ程度では、入力端のＲＦ端子に大きな信号が入力されるとキャパシタが破壊されるおそれがある。
【００２３】
そこで、以下で説明する本発明の好適な実施の形態においては、入力端のＲＦ端子に大きな信号が入力されても、キャパシタやＦＥＴが破壊されるおそれの無い集積回路について説明する。
【００２４】
＜２．本発明の一実施形態＞
［集積回路の構成］
図３は、本発明の一実施形態にかかる集積回路１００の構成を示す説明図である。図３に示した集積回路１００は、デジタル信号制御により容量を可変することができる集積回路である。以下、図３を用いて本発明の一実施形態にかかる集積回路１００の構成について説明する。
【００２５】
図３に示したように、本発明の一実施形態にかかる集積回路１００は、容量Ｃを有するＭＩＭキャパシタに直列に結合された、複数のスタックされたスイッチングＦＥＴを有している。集積回路１００には、ｂビットの制御信号がｂ０、ｂ１、・・・、ｂ（ｂ−１）のビット単位で供給され、これらの制御信号によって集積回路１００全体としての容量が決まる。そして図３に示したように、集積回路１００は、ＲＦ端子ＲＦ１と接地端子ＲＦ２との間に設けられる。ＲＦ端子ＲＦ１には、アンテナ（図示せず）で受信された信号が供給される。なお、本発明においては端子ＲＦ２は接地されていない端子またはポートに接続されていてもよい。
【００２６】
スイッチングＦＥＴは、例えばＧＳＭ規格やＷＣＤＭＡ規格における高い電力処理要件に適合するようにスタックされる。ＧＳＭ規格やＷＣＤＭＡ規格では、およそ＋３０〜３５ｄＢｍの電力処理が要求され、信号振幅に換算すると１０〜１５Ｖ程度の電圧に耐え得る構成が要求される。
【００２７】
集積回路１００は、サブ回路１１０−１、１１０−２、・・・、１１０−ｂで構成される。サブ回路１１０−１は、ＲＦ端子ＲＦ１の入力端にＭＩＭキャパシタが設けられるとともに、そのＭＩＭキャパシタからスイッチングＦＥＴ  ＳＷ１を挟んだ位置にもＭＩＭキャパシタが設けられる。図３では省略したが、ＭＩＭキャパシタとスイッチングＦＥＴ  ＳＷ１とが、接地端子ＲＦ２の出力端まで交互に直列に結合されていてもよい。
【００２８】
サブ回路１１０−１は、スイッチングＦＥＴ  ＳＷ１が、ｂビットの制御信号のうち、最下位ビット（ＬＳＢ）の信号ｂ０が、ゲート抵抗器ＲＧを介して供給されることで一斉にオン・オフされる。サブ回路１１０−１におけるスイッチングＦＥＴ  ＳＷ１が一斉にオンされると、サブ回路１１０−１のＭＩＭキャパシタに電荷が蓄積可能になる。
【００２９】
サブ回路１１０−２は、ＲＦ端子ＲＦ１と接地端子ＲＦ２との間でサブ回路１１０−１が２つ並列に接続されている構成を有する。以降、各サブ回路は、サブ回路１１０−１が３つ、４つ、・・・、ｂ−１個並列に接続されている構成を有する。
【００３０】
ＭＩＭキャパシタＣは、それぞれ同一の容量を有するように設計される。制御信号ｂ０の供給を受けるスイッチングＦＥＴがオンになると、直列に接続されたＭＩＭキャパシタに電荷が蓄積される。同様に、制御信号ｂ１の供給を受けるスイッチングＦＥＴがオンになると、直列に接続されたＭＩＭキャパシタに電荷が蓄積され、その容量は制御信号ｂ０によりスイッチングＦＥＴがオンになった場合の２倍の容量（２×Ｃ）となる。集積回路１００は、以降、制御信号ｂ０によりスイッチングＦＥＴがオンになった場合の４倍（４×Ｃ）、８倍（８×Ｃ）、・・・、２ｂ−１倍（２ｂ−１×Ｃ）の容量の電荷の蓄積が可能となるように構成されており、ｂビットの制御信号の値を変化させることで蓄積可能な容量を変化させることができる。
【００３１】
以上、図３を用いて本発明の一実施形態にかかる集積回路１００の構成について説明した。次に、本発明の一実施形態にかかる集積回路１００の動作について説明する。
【００３２】
［集積回路の動作］
上述したように、集積回路１００には、ｂビットの制御信号がｂ０、ｂ１、・・・、ｂ（ｂ−１）のビット単位で供給され、これらの制御信号によって集積回路１００全体としての容量が決まる。
【００３３】
例えば、最下位ビットｂ０のみによって、サブ回路１１０−１のシャントＦＥＴがオンになり、他のサブ回路のシャントＦＥＴがオフになっている状態では、集積回路１００は、サブ回路１１０−１に設けられる複数のＭＩＭキャパシタにのみ電荷が蓄積可能な状態となる。
【００３４】
最下位から２番目のビットｂ１のみによって、サブ回路１１０−２のシャントＦＥＴがオンになり、他のサブ回路のシャントＦＥＴがオフになっている状態では、集積回路１００は、サブ回路１１０−２に設けられる複数のＭＩＭキャパシタにのみ電荷が蓄積可能な状態となる。この場合、集積回路１００は、最下位ビットｂ０のみによってサブ回路１１０−１のシャントＦＥＴがオンになっている場合の容量の２倍の容量の電荷が蓄積可能な状態となっている。
【００３５】
最下位ビットｂ０のみによってサブ回路１１０−１のシャントＦＥＴがオンになっている場合の容量の３倍の容量の電荷を蓄積可能にするには、集積回路１００は、最下位ビットｂ０および最下位から２番目のビットｂ１によって、サブ回路１１０−１とサブ回路１１０−２のシャントＦＥＴをオンにする。同じく４倍の容量の電荷を蓄積可能にするには、集積回路１００は、最下位から３番目のビットｂ２によってサブ回路のシャントＦＥＴをオンにする。
【００３６】
このように、ｂビットの制御信号をビット単位で変化させてサブ回路１１０−１、１１０−２、・・・、１１０−ｂに供給することで、本実施形態にかかる集積回路１００はサブ回路１１０−１のシャントＦＥＴがオンになっている場合の容量を基準として容量を変化させることができる。なお実際には、全てのシャントＦＥＴがオフになっている場合でも、シャントＦＥＴの寄生容量が存在するので、本実施形態にかかる集積回路１００は、その寄生容量をベースとして容量を変化させることになる。
【００３７】
そして本実施形態に係る集積回路１００は、従来の集積回路１０００と異なり、１つのサブ回路にＭＩＭキャパシタが少なくとも２つ、シャントＦＥＴを挟んで設けられている。１つのサブ回路にＭＩＭキャパシタが少なくとも２つ、シャントＦＥＴを挟んで設けられていることで、ＲＦ端子ＲＦ１に大きな電圧振幅を有する信号が供給された場合であっても、素子の破壊を防ぐことが出来る。
【００３８】
ここで、ＭＩＭキャパシタおよびスタック構成のＦＥＴに加わる電圧について説明する。図４は、ＭＩＭキャパシタおよびスタック構成のＦＥＴに加わる電圧について示す説明図であり、入力端のＲＦ端子ＲＦ１と、出力端の接地端子ＲＦ２との間に、ＭＩＭキャパシタを３つ直列に接続し、その後段にシャントＦＥＴを２つ直列に接続した状態を示したものである。ここでは、ＭＩＭキャパシタの耐圧を５Ｖ、ＦＥＴの耐圧を４Ｖと仮定する。なお、図４では説明の便宜上、シャントＦＥＴは２つのみ図示している。
【００３９】
図４のように、ＭＩＭキャパシタとシャントＦＥＴとを直列に接続し、入力端のＲＦ端子ＲＦ１に１５Ｖの電圧振幅を有する信号が入力された場合、例えば、ＭＩＭキャパシタに掛かる電圧はそれぞれ４Ｖ、前段のシャントＦＥＴに２Ｖ、後段のシャントＦＥＴに１Ｖとなる。
【００４０】
図４のように、ＭＩＭキャパシタとシャントＦＥＴとを直列に接続すると、ＭＩＭキャパシタに掛かる電圧は、図２の場合に比べて分散されるので、ＭＩＭキャパシタの破壊という事態には至らない。しかし、ＭＩＭキャパシタに掛かる電圧と、シャントＦＥＴに掛かる電圧とのバランスが悪く、シャントＦＥＴに電圧があまり掛からないことでＭＩＭキャパシタの耐圧マージンが少なくなる。
【００４１】
そこで、図３に示したように、ＭＩＭキャパシタとシャントＦＥＴとを交互に直列に接続することで、ＭＩＭキャパシタに掛かる電圧と、シャントＦＥＴに掛かる電圧とのバランスを改善し、各素子の耐圧マージンを大きくすることができる。
【００４２】
図５は、ＭＩＭキャパシタおよびスタック構成のＦＥＴに加わる電圧について示す説明図であり、図３に示した集積回路１００のサブ回路１１０−１を簡略化させた説明図である。図５は、入力端のＲＦ端子ＲＦ１と、出力端の接地端子ＲＦ２との間に、ＭＩＭキャパシタを３つ直列に接続し、ＭＩＭキャパシタの間にシャントＦＥＴを挿入した状態を示したものである。ここでは、ＭＩＭキャパシタの耐圧を５Ｖ、ＦＥＴの耐圧を４Ｖと仮定する。なお、図５では説明の便宜上、シャントＦＥＴは２つのみ図示している。
【００４３】
図５のように、ＭＩＭキャパシタとシャントＦＥＴとを直列に接続し、入力端のＲＦ端子ＲＦ１に１５Ｖの電圧振幅を有する信号が入力された場合、例えば、ＭＩＭキャパシタに掛かる電圧はＲＦ端子ＲＦ１に近い順から４Ｖ、３Ｖ、３Ｖとなり、シャントＦＥＴに掛かる電圧はＲＦ端子ＲＦ１に近い順から３Ｖ、２Ｖとなる。
【００４４】
図５に示したように、ＭＩＭキャパシタとシャントＦＥＴとを交互に接続することで、シャントＦＥＴにも電圧が掛かるようになる。従って、集積回路１００の各サブ回路は、図５に示したように、ＭＩＭキャパシタとシャントＦＥＴとを交互に接続すると、各素子の耐圧マージンが大きくなる。そして、図３に示した集積回路１００は、およそ＋３０〜３５ｄＢｍの電力処理が要求され、信号振幅に換算すると１０〜１５Ｖ程度の電圧に耐え得ることが要求されるＧＳＭ規格やＷＣＤＭＡ規格による無線通信を行う無線通信装置に用いることができる。
【００４５】
＜３．無線通信装置の構成＞
続いて、図３に示した集積回路１００を備える無線通信装置の構成例について説明する。図６は、図３に示した本発明の一実施形態にかかる集積回路１００を備える無線通信装置２００の構成を示す説明図である。以下、図６を用いて本発明の一実施形態にかかる集積回路１００を備える無線通信装置２００の構成について説明する。
【００４６】
図６に示した無線通信装置は、例えばＧＳＭ規格やＷＣＤＭＡ規格による無線通信を実行するものである。図６に示したように、無線通信装置２００は、可変容量素子を備える集積回路１００と、アンテナ２１０と、受信回路２２０と、制御回路２３０と、メモリ２４０と、バッテリ２５０と、を含んで構成される。
【００４７】
受信回路２２０は、アンテナ２１０が受信した信号に対して所定の受信処理を実行する。受信回路２２０が実行する所定の受信処理には、例えば周波数変換処理やミキシング処理、Ａ／Ｄ変換処理等がある。受信回路２２０は、アンテナ２１０が受信した信号に対して所定の受信処理を実行すると、デジタルの信号を制御回路２３０に供給する。
【００４８】
制御回路２３０は、受信回路２２０から供給されるデジタルの信号に基づいて、無線通信装置２００を制御するための各種処理を実行する。制御回路２３０は、メモリ２４０に格納されているコンピュータプログラムを読み出して順次実行することで、無線通信装置２００の動作を制御することができる。そして制御回路２３０は、集積回路１００の蓄積容量を変化させるためのｂビットの制御信号を集積回路１００へ出力する。集積回路１００は、制御回路２３０から供給されるｂビットの制御信号に基づいて蓄積容量を変化させることができる。バッテリ２５０は、制御回路２３０を動作させるための電力を蓄えるものであり、例えば二次電池で構成される。
【００４９】
以上、図６を用いて本発明の一実施形態にかかる集積回路１００を備える無線通信装置２００の構成について説明したが、図６に示したのは本発明の一実施形態にかかる集積回路１００を備える無線通信装置の一つの例に過ぎず、もちろん本発明の一実施形態にかかる集積回路１００を備える無線通信装置の構成はかかる例に限定されるものではない。
【００５０】
＜４．まとめ＞
以上説明したように本発明の一実施形態によれば、デジタル信号制御により容量を可変する可変容量素子を有する集積回路を提供することができる。かかる集積回路は、１つのサブ回路が、直列に接続される複数のＭＩＭキャパシタと、そのＭＩＭキャパシタ間に挿入されてスタック構成されるシャントＦＥＴとを有する。
【００５１】
ＭＩＭキャパシタとシャントＦＥＴとを交互に接続することで、シャントＦＥＴにも電圧が掛かるようになる。従って、本発明の一実施形態にかかる集積回路１００の各サブ回路は、ＭＩＭキャパシタとシャントＦＥＴとを交互に接続すると、各素子の耐圧マージンが大きくなる。そして、発明の一実施形態にかかる集積回路１００は、およそ＋３０〜３５ｄＢｍの電力処理が要求され、信号振幅に換算すると１０〜１５Ｖ程度の電圧に耐え得ることが要求されるＧＳＭ規格やＷＣＤＭＡ規格による無線通信を行う無線通信装置に用いることができる。
【００５２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００５３】
１００    集積回路
１１０−１、１１０−２、・・・、１１０−ｂ    サブ回路
２００    無線通信装置
２１０    アンテナ
２２０    受信回路
２３０    制御回路
２４０    メモリ
２５０    バッテリ
【図１】
2013197175.tif 000003
【図２】
2013197175.tif 000004
【図３】
2013197175.tif 000005
【図４】
2013197175.tif 000006
【図５】
2013197175.tif 000007
【図６】
2013197175.tif 000008