(57)【要約】【課題】本発明は、最小値演算回路を必要とせず、回路規模が小さなクランプ回路を提供する。【解決手段】本発明は、出力電圧の電圧範囲を定めるクランプ回路であって、グラウンドにソースが接続され、ゲートに入力信号が入力されるＮチャネルＭＯＳトランジスタと、Ｎ（Ｎは２以上の整数）個のＰチャネルＭＯＳトランジスタとを備えたクランプ回路であって、Ｎ個のＰチャネルＭＯＳトランジスタは、各々のソースに電源電圧が入力され、各々のドレインにＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタであり、出力電圧は、第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々のソースとの接続点から出力されることを特徴とするクランプ回路に関する。【選択図】図２
2013197691.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧の電圧範囲を定めるクランプ回路であって、
グラウンドにソースが接続され、ゲートに入力信号が入力されるＮチャネルＭＯＳトランジスタと、
Ｎ（Ｎは２以上の整数）個のＰチャネルＭＯＳトランジスタとを備えたクランプ回路であって、
前記Ｎ個のＰチャネルＭＯＳトランジスタは、各々のソースに電源電圧が入力され、各々のドレインに前記ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタであり、
前記出力電圧は、前記第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々の前記ソースとの接続点から出力されることを特徴とするクランプ回路。
【請求項２】
出力電圧の電圧範囲を定めるクランプ回路であって、
電源にソースが接続され、前記ソースに電源電圧が入力され、ゲートに入力信号が入力されるＰチャネルＭＯＳトランジスタと、
Ｎ（Ｎは２以上の整数）個のＮチャネルＭＯＳトランジスタとを備えたクランプ回路であって、
前記Ｎ個のＮチャネルＭＯＳトランジスタは、各々のドレインに前記ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタであり、
前記出力電圧は、前記第１乃至第ＮのＮチャネルＭＯＳトランジスタの各々のソースとの接続点から出力されることを特徴とするクランプ回路。
【請求項３】
ロードスイッチは、前記第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々のソースとの接続点と、電源との間に接続されたことを特徴とする請求項１に記載のクランプ回路。
【請求項４】
ロードスイッチは、前記第１乃至第ＮのＮチャネルＭＯＳトランジスタの各々のソースとの接続点と、グラウンドとの間に接続されたことを特徴とする請求項２に記載のクランプ回路。
【請求項５】
前記ロードスイッチは、ＰチャネルＭＯＳトランジスタを備え、
前記ＰチャネルＭＯＳトランジスタのソースは、前記電源に接続され、
前記ＰチャネルＭＯＳトランジスタのドレインは、前記第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々の前記ソースに接続されたことを特徴とする請求項３に記載のクランプ回路。
【請求項６】
前記ロードスイッチは、ＮチャネルＭＯＳトランジスタを備え、
前記ＮチャネルＭＯＳトランジスタのソースは、前記グラウンドに接続され、
前記ＮチャネルＭＯＳトランジスタのドレインは、前記第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタの各々の前記ソースに接続されたことを特徴とする請求項４に記載のクランプ回路。
【請求項７】
出力電圧の電圧範囲を定めるクランプ回路であり、
Ｍ（Ｍは４以上の２の倍数）個の並列接続されたＰチャネルＭＯＳトランジスタを備えたクランプ回路であって、
前記Ｍ個の並列接続されたＰチャネルＭＯＳトランジスタは、第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタ及び第（Ｎ（Ｎは２以上の整数）＋１）乃至第２×Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタであり、
前記クランプ回路は、
グラウンドにソースが接続され、ゲートに入力信号が入力される第１の入力側ＮチャネルＭＯＳトランジスタと、
グラウンドにソースが接続され、ゲートに入力信号を反転した信号が入力される第２の入力側ＮチャネルＭＯＳトランジスタと、
前記第１の入力側ＮチャネルＭＯＳトランジスタのゲートに入力端子が接続され、前記第２の入力側ＮチャネルＭＯＳトランジスタのゲートに出力端子が接続されたインバータと、
各々のドレインに前記第１の入力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第１の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される前記第１乃至第ＮのＰチャネルＭＯＳトランジスタと、
各々のドレインに前記第２の入力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第２の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される前記第（Ｎ＋１）乃至第２×ＮのＰチャネルＭＯＳトランジスタと、
ソースに電源が接続され、ゲートに第２の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、ドレインに前記第１乃至第ＮのＰチャネルＭＯＳトランジスタのソースが接続された第１の出力側ＰチャネルＭＯＳトランジスタと、
ソースに電源が接続され、ゲートに第１の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、ドレインに前記第（Ｎ＋１）乃至第２×ＮのＰチャネルＭＯＳトランジスタのソースが接続された前記第２の出力側ＰチャネルＭＯＳトランジスタと、
を備えたことを特徴とするクランプ回路。
【請求項８】
出力電圧の電圧範囲を定めるクランプ回路であり、
Ｍ（Ｍは４以上の２の倍数）個の並列接続されたＮチャネルＭＯＳトランジスタを備えたクランプ回路であって、
前記Ｍ個の並列接続されたＮチャネルＭＯＳトランジスタは、第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタ及び第（Ｎ（Ｎは２以上の整数）＋１）乃至第２×Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタであり、
前記クランプ回路は、
電源にソースが接続され、ゲートに入力信号が入力される第１の入力側ＰチャネルＭＯＳトランジスタと、
電源にソースが接続され、ゲートに入力信号を反転した信号が入力される第２の入力側ＰチャネルＭＯＳトランジスタと、
前記第１の入力側ＰチャネルＭＯＳトランジスタのゲートに入力端子が接続され、前記第２の入力側ＰチャネルＭＯＳトランジスタのゲートに出力端子が接続されたインバータと、
各々のドレインに前記第１の入力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第１の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される前記第１乃至第ＮのＮチャネルＭＯＳトランジスタと、
各々のドレインに前記第２の入力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第２の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される前記第（Ｎ＋１）乃至第２×ＮのＮチャネルＭＯＳトランジスタと、
ソースにグラウンドが接続され、ゲートに第２の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、ドレインに前記第１乃至第ＮのＮチャネルＭＯＳトランジスタのソースが接続された第１の出力側ＮチャネルＭＯＳトランジスタと、
ソースにグラウンドが接続され、ゲートに第１の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、ドレインに前記第（Ｎ＋１）乃至第２×ＮのＮチャネルＭＯＳトランジスタのソースが接続された前記第２の出力側ＮチャネルＭＯＳトランジスタと、
を備えたことを特徴とするクランプ回路。
【請求項９】
ゲートに前記出力電圧が出力されるパワースイッチを備えたことを特徴とする請求項１乃至請求項８のいずれか一項に記載のクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クランプ回路に関し、より詳細には、最小値演算回路を必要とせず、回路規模が小さなクランプ回路に関する。
【背景技術】
【０００２】
従来、入力電圧をスイッチング動作により降圧または昇圧して出力する電源回路としてＤＣ−ＤＣコンバータが知られている。ＤＣ−ＤＣコンバータは、スイッチング動作を行って入力電圧を出力電圧に変換するドライバ部を備えている。ドライバ部は、一般的に、入力電圧がソースに入力されドレインより出力電圧を出力するＰチャネルＭＯＳトランジスタと、ドレインがＰチャネルＭＯＳトランジスタのドレインと共通接続されソースがグラウンドに接続されるＮチャネルＭＯＳトランジスタとで構成される。各ＭＯＳトランジスタのゲートには、同じ論理の信号が入力されて、相補的にオンオフすることで、入力電圧を出力電圧に変換する。
【０００３】
ＰチャネルＭＯＳトランジスタは、比較的高い電圧がゲートに入力されるいわゆるハイサイド側のパワースイッチである。ＮチャネルＭＯＳトランジスタは、比較的低い電圧がゲートに入力されるいわゆるローサイド側のパワースイッチである。
【０００４】
ところで、パワースイッチはオン抵抗が小さくなる方が電力損失が少ないため、パワースイッチのゲートソース間電圧ＶＧＳを大きくする必要がある。つまり、ハイサイド側のパワースイッチをオンする場合、パワースイッチのゲート電圧をできるだけ低くする必要がある。
【０００５】
ハイサイド側のパワースイッチのゲート電圧として、バンドギャップ回路のように、グラウンド電圧から一定レベルの高さの電圧を出力するリファレンス回路を用いてパワースイッチをオンさせる方式が知られている。この方式の場合、ＤＣ−ＤＣコンバータの入力電圧である電源電圧が高い程、パワースイッチのゲートソース間電圧ＶＧＳを大きくできるが、電源電圧が低下すると、ゲートソース間電圧ＶＧＳが低下する。さらに、電源電圧が低下すると、リファレンス回路は、機能を失っていきリファレンス回路の出力電圧は低くなり、ひいては潰れる（出力できなくなる）。すると、パワースイッチはオフするか、もしくはオン抵抗が極めて大きくなる。
【０００６】
また、電源電圧により生成され、電源電圧よりも一定レベル下がった電圧を出力するリファレンス回路（例えば抵抗分割回路）を用いてパワースイッチをオンさせる方式が知られている。この方式の場合、リファレンス回路の出力電圧が電源電圧に近い電圧になるように設計すれば、電源電圧が低いときにも出力電圧が潰れることはなく、ある程度のオン抵抗でパワースイッチをオンさせることができるが、電源電圧が高いときにもゲートソース間電圧ＶＧＳを大きくすることができない。つまり、パワースイッチのオン抵抗は大きくなる。
【０００７】
そこで、ＤＣ−ＤＣコンバータのドライバ部のハイサイド側のパワースイッチをオンオフするのに、上記２つのリファレンス回路の出力電圧を用いて、上記２つの電圧のうちいずれか低い方の電圧に、パワースイッチのゲート電圧をクランプ（電圧範囲を定める）して、できるだけゲートソース間電圧ＶＧＳが大きくなるようにするクランプ回路が知られている。
【０００８】
図１は、従来のクランプ回路の回路図である。図１の従来のクランプ回路は、ＮチャネルＭＯＳトランジスタＮ１、ＰチャネルＭＯＳトランジスタＰ１、ロードスイッチ１１、最小値演算回路１２によりクランプ回路が構成されている。
【０００９】
図１の従来のクランプ回路において、ＮチャネルＭＯＳトランジスタＮ１のソースは、グラウンドに接続され、ＮチャネルＭＯＳトランジスタＮ１のドレインは、ＰチャネルＭＯＳトランジスタＰ１のドレインに接続されている。また、ＰチャネルＭＯＳトランジスタＰ１のソースは、ロードスイッチ１１の出力端子に接続され、ＰチャネルＭＯＳトランジスタＰ１のゲートは、最小値演算回路１２の出力端子に接続されている。そして、パワースイッチＰＳのゲートは、ＰチャネルＭＯＳトランジスタＰ１のソースとロードスイッチ１１の出力端子との接続点に接続されている。
【００１０】
最小値演算回路１２は、第１のクランプ電圧ＶＣＬ１，第２のクランプ電圧ＶＣＬ２のうちどちらが低い電圧かを演算して低い方の電圧を出力する回路である。最小値演算回路１２は、コンパレータを含む構成であり規模が大きい。Ｐ１のゲートには、第１のクランプ電圧ＶＣＬ１，第２のクランプ電圧ＶＣＬ２のうち最小のクランプ電圧ＶＣＬが与えられる。入力電圧ＶＩＮがＬＯＷのときには、ＮチャネルＭＯＳトランジスタＮ１がオフしてロードスイッチ１１より電源電圧ＶＨがそのままパワースイッチＰＳのゲートに伝わるため、出力電圧ＶＯＵＴはＨＩに相当するＶＨとなる。入力電圧ＶＩＮがＨＩのときには、ＮチャネルＭＯＳトランジスタＮ１がオンして、出力電圧ＶＯＵＴはＬＯＷに相当するＶＣＬにクランプされる。ＰチャネルＭＯＳトランジスタＰ１がディプレッション型であるときは、出力電圧ＶＯＵＴはＶＣＬとなる。
【００１１】
このように、従来の電圧クランプ回路は、最小値演算回路１２によって、 ２つのクランプ電圧ＶＣＬ１，ＶＣＬ２のうちいずれか低い方の電圧を選択して出力電圧ＶＯＵＴをクランプしている。
【００１２】
また、特許文献１には、差動型のクランプ回路が記載されており、２つのクランプ電圧のうちいずれか低い方の電圧で出力電圧ＶＯＵＴをクランプするためには、複数のクランプ電圧のうち最小の電圧を出力する最小値演算回路を備えることで、出力電圧ＶＯＵＴを最小の電圧にクランプすることができる。つまり、最小値演算回路が必要であり、回路規模が大きくなる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−３４３３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、以上に記載したとおり、従来のクランプ回路には、従来のクランプ回路に用いる必要がある最小値演算回路は、コンパレータを含んでおり、回路規模が大きいという問題があった。クランプ回路の回路規模を小さくすると、クランプ回路を組み込む電子機器の小型化、効率化、電力消費の低減等の要求に応じることができる。そこで本発明は、上記した点に鑑みて行われ、最小値演算回路を必要とせず、回路規模が小さなクランプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、このような目的を達成するために、請求項１に記載の発明は、出力電圧の電圧範囲を定めるクランプ回路であって、グラウンドにソースが接続され、ゲートに入力信号が入力されるＮチャネルＭＯＳトランジスタと、Ｎ（Ｎは２以上の整数）個のＰチャネルＭＯＳトランジスタとを備えたクランプ回路であって、Ｎ個のＰチャネルＭＯＳトランジスタは、各々のソースに電源電圧が入力され、各々のドレインにＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタであり、出力電圧は、第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々のソースとの接続点から出力されることを特徴とする。
【００１６】
請求項２に記載の発明は、出力電圧の電圧範囲を定めるクランプ回路であって、電源にソースが接続され、ソースに電源電圧が入力され、ゲートに入力信号が入力されるＰチャネルＭＯＳトランジスタと、Ｎ（Ｎは２以上の整数）個のＮチャネルＭＯＳトランジスタとを備えたクランプ回路であって、Ｎ個のＮチャネルＭＯＳトランジスタは、各々のドレインにＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタであり、出力電圧は、第１乃至第ＮのＮチャネルＭＯＳトランジスタの各々のソースとの接続点から出力されることを特徴とする。
【００１７】
請求項３に記載の発明は、請求項１に記載のクランプ回路であって、ロードスイッチは、第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々のソースとの接続点と、電源との間に接続されたことを特徴とする。
【００１８】
請求項４に記載の発明は、請求項２に記載のクランプ回路であって、ロードスイッチは、第１乃至第ＮのＮチャネルＭＯＳトランジスタの各々のソースとの接続点と、グラウンドとの間に接続されたことを特徴とする。
【００１９】
請求項５に記載の発明は、請求項３に記載のクランプ回路であって、ロードスイッチは、ＰチャネルＭＯＳトランジスタを備え、ＰチャネルＭＯＳトランジスタのソースは、電源に接続され、ＰチャネルＭＯＳトランジスタのドレインは、第１乃至第ＮのＰチャネルＭＯＳトランジスタの各々のソースに接続されたことを特徴とする。
【００２０】
請求項６に記載の発明は、請求項４に記載のクランプ回路であって、ロードスイッチは、ＮチャネルＭＯＳトランジスタを備え、ＮチャネルＭＯＳトランジスタのソースは、グラウンドに接続され、ＮチャネルＭＯＳトランジスタのドレインは、第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタの各々のソースに接続されたことを特徴とする。
【００２１】
請求項７に記載の発明は、出力電圧の電圧範囲を定めるクランプ回路であり、Ｍ（Ｍは４以上の２の倍数）個の並列接続されたＰチャネルＭＯＳトランジスタを備えたクランプ回路であって、Ｍ個の並列接続されたＰチャネルＭＯＳトランジスタは、第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタ及び第（Ｎ（Ｎは２以上の整数）＋１）乃至第２×Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタであり、クランプ回路は、グラウンドにソースが接続され、ゲートに入力信号が入力される第１の入力側ＮチャネルＭＯＳトランジスタと、グラウンドにソースが接続され、ゲートに入力信号を反転した信号が入力される第２の入力側ＮチャネルＭＯＳトランジスタと、第１の入力側ＮチャネルＭＯＳトランジスタのゲートに入力端子が接続され、第２の入力側ＮチャネルＭＯＳトランジスタのゲートに出力端子が接続されたインバータと、各々のドレインに第１の入力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第１の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第ＮのＰチャネルＭＯＳトランジスタと、各々のドレインに第２の入力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第２の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第（Ｎ＋１）乃至第２×ＮのＰチャネルＭＯＳトランジスタと、ソースに電源が接続され、ゲートに第２の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、ドレインに第１乃至第ＮのＰチャネルＭＯＳトランジスタのソースが接続された第１の出力側ＰチャネルＭＯＳトランジスタと、ソースに電源が接続され、ゲートに第１の出力側ＰチャネルＭＯＳトランジスタのドレインが接続され、ドレインに第（Ｎ＋１）乃至第２×ＮのＰチャネルＭＯＳトランジスタのソースが接続された第２の出力側ＰチャネルＭＯＳトランジスタとを備えたことを特徴とする。
【００２２】
請求項８に記載の発明は、出力電圧の電圧範囲を定めるクランプ回路であり、Ｍ（Ｍは４以上の２の倍数）個の並列接続されたＮチャネルＭＯＳトランジスタを備えたクランプ回路であって、Ｍ個の並列接続されたＮチャネルＭＯＳトランジスタは、第１乃至第Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタ及び第（Ｎ（Ｎは２以上の整数）＋１）乃至第２×Ｎ（Ｎは２以上の整数）のＮチャネルＭＯＳトランジスタであり、クランプ回路は、電源にソースが接続され、ゲートに入力信号が入力される第１の入力側ＰチャネルＭＯＳトランジスタと、電源にソースが接続され、ゲートに入力信号を反転した信号が入力される第２の入力側ＰチャネルＭＯＳトランジスタと、第１の入力側ＰチャネルＭＯＳトランジスタのゲートに入力端子が接続され、第２の入力側ＰチャネルＭＯＳトランジスタのゲートに出力端子が接続されたインバータと、各々のドレインに第１の入力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第１の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第１乃至第ＮのＮチャネルＭＯＳトランジスタと、各々のドレインに第２の入力側ＰチャネルＭＯＳトランジスタのドレインが接続され、各々のソースに第２の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、各々のゲートに第１乃至第Ｎ（Ｎは２以上の整数）のクランプ電圧が入力される第（Ｎ＋１）乃至第２×ＮのＮチャネルＭＯＳトランジスタと、ソースにグラウンドが接続され、ゲートに第２の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、ドレインに第１乃至第ＮのＮチャネルＭＯＳトランジスタのソースが接続された第１の出力側ＮチャネルＭＯＳトランジスタと、ソースにグラウンドが接続され、ゲートに第１の出力側ＮチャネルＭＯＳトランジスタのドレインが接続され、ドレインに第（Ｎ＋１）乃至第２×ＮのＮチャネルＭＯＳトランジスタのソースが接続された第２の出力側ＮチャネルＭＯＳトランジスタとを備えたことを特徴とする。
【００２３】
請求項９に記載の発明は、請求項１乃至請求項８のいずれか一項に記載のクランプ回路であって、ゲートに出力電圧が出力されるパワースイッチを備えたことを特徴とする。
【発明の効果】
【００２４】
以上説明したように、本発明のクランプ回路の構成によれば、最小値演算回路を用いずに、ロードスイッチと入力側トランジスタとの間に、クランプ電圧の数のトランジスタを並列接続しているだけなので、回路規模が小さいという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】従来のクランプ回路の回路図である。
【図２】本発明の実施形態のクランプ回路の回路図である。
【図３】本発明の実施形態の動作を説明するための図である。
【図４】本発明の実施形態のＮ個のクランプ電圧のうちの最小の電圧に出力電圧をクランプするクランプ回路の回路図である。
【図５】本発明の他の実施形態のクランプ回路の回路図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）  
（構成）  
図２は、本発明の実施形態のクランプ回路の回路図である。本実施形態のクランプ回路は、ロードスイッチ２１とＮチャネルＭＯＳトランジスタ２Ｎ１との間に、第１のＰチャネルＭＯＳトランジスタ２Ｐ１及び第２のＰチャネルＭＯＳトランジスタ２Ｐ２が、並列接続されている。
【００２７】
本実施形態のクランプ回路において、ＮチャネルＭＯＳトランジスタ２Ｎ１のソースは、グラウンドに接続されている。ＮチャネルＭＯＳトランジスタ２Ｎ１のドレインは、第１のＰチャネルＭＯＳトランジスタ２Ｐ１のドレインと第２のＰチャネルＭＯＳトランジスタ２Ｐ２のドレインとの接続点に接続されている。また、第１のＰチャネルＭＯＳトランジスタ２Ｐ１のソースと第２のＰチャネルＭＯＳトランジスタ２Ｐ２のソースとの接続点は、ロードスイッチ２１の出力端子に接続されている。そして、パワースイッチ２ＰＳのゲートは、第１のＰチャネルＭＯＳトランジスタ２Ｐ１のソースと第２のＰチャネルＭＯＳトランジスタ２Ｐ２のソースとの接続点と、ロードスイッチ２１の出力端子との接続点に接続されている。
【００２８】
入力電圧ＶＩＮは、ＮチャネルＭＯＳトランジスタ２Ｎ１のゲートに入力され、ロードスイッチ２１の一端に電源電圧ＶＨが与えられる。そして、第１のＰチャネルＭＯＳトランジスタ２Ｐ１のゲートには第１のクランプ電圧ＶＣＬ１が与えられ、第２のＰチャネルＭＯＳトランジスタ２Ｐ２のゲートには第２のクランプ電圧ＶＣＬ２が与えられる。
【００２９】
ここで、出力端子の出力電圧ＶＯＵＴは、パワースイッチ２ＰＳのゲートに与えられる。
【００３０】
ロードスイッチ２１は、抵抗や第１のＰチャネルＭＯＳトランジスタＰ１，第２のＰチャネルＭＯＳトランジスタＰ２と同じＰチャネルＭＯＳトランジスタで構成できる。ロードスイッチ２１をＰチャネルＭＯＳトランジスタで構成したとき、ゲートにはバイアス電圧が与えられる構成となる。
【００３１】
なお、本実施形態では、入力電圧ＶＩＮを低い電圧から高い電圧にレベルシフトするクランプ回路について説明するが、入力電圧ＶＩＮを高い電圧から低い電圧にレベルシフトするクランプ回路を構成することもできる。このとき、ＮチャネルＭＯＳトランジスタＮ１をＰチャネルＭＯＳトランジスタにし、第１のＰチャネルＭＯＳトランジスタＰ１及び第２のＰチャネルＭＯＳトランジスタＰ２をＮチャネルＭＯＳトランジスタにし、ＮチャネルＭＯＳトランジスタＮ１のソース電圧をグラウンドから電源電圧ＶＨにし、ロードスイッチ２１の電源電圧をＶＨからグラウンドにすればよい。また、ロードスイッチ２１をＰチャネルＭＯＳトランジスタで実現したときは、逆の極性であるＮチャネルＭＯＳトランジスタにすればよい。
【００３２】
（動作）  
図３は、本発明の実施形態の動作を説明するための図である。図３に示す第１の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第１のクランプ電圧ＶＣＬ１となっている。第２の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなっている。第３の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第１のクランプ電圧ＶＣＬ１となっている。第４の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなっている。第５の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第２のクランプ電圧ＶＣＬ２となっている。
【００３３】
また、第６の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなる。第７の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第１のクランプ電圧ＶＣＬ１となっている。第８の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなっている。第９の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第１のクランプ電圧ＶＣＬ１となっている。第１０の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなっている。第１１の区間では、入力電圧ＶＩＮは、ＶＬであり、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低い第２のクランプ電圧ＶＣＬ２となっている。第１２の区間では、入力電圧ＶＩＮは、０であり、出力電圧ＶＯＵＴはＶＨとなっている。
【００３４】
つまり奇数区間（入力電圧ＶＩＮがＶＬのとき）では、出力電圧ＶＯＵＴは、２つのクランプ電圧のうち低いクランプ電圧となり、偶数区間（入力電圧ＶＩＮが０のとき）では、出力電圧ＶＯＵＴは、ＶＨとなっている。
【００３５】
なお、第４，第６，第８，第１０の区間では、２つのクランプ電圧が変化しているが、これらの区間の出力電圧ＶＯＵＴはＶＨで一定なので、出力電圧に影響を与えない。
【００３６】
図２で説明すると、まず、入力電圧ＶＩＮがＬＯＷであるとき、ＮチャネルＭＯＳトランジスタ２Ｎ１がオフして、第１のＰチャネルＭＯＳトランジスタ２Ｐ１及び第２のＰチャネルＭＯＳトランジスタ２Ｐ２のソースとドレインの電圧が同じになるため、電源電圧ＶＨがロードスイッチ２１より出力端子へそのまま伝達され、出力電圧ＶＯＵＴはＨＩに相当するＶＨとなる。
【００３７】
第１のＰチャネルＭＯＳトランジスタ２Ｐ１及び第２のＰチャネルＭＯＳトランジスタ２Ｐ２は、それぞれ出力電圧ＶＯＵＴが（ＶＣＬ１＋ＶｔｈＰ１），（ＶＣＬ２＋ＶｔｈＰ２）となるまで、それぞれＯＮする（ＶｔｈＰ１，ＶｔｈＰ２はそれぞれのＰチャネルＭＯＳトランジスタの閾値電圧）。
【００３８】
ＶＩＮ＝ＨＩの時はＮチャネルＭＯＳトランジスタ２Ｎ１，第１のＰチャネルＭＯＳトランジスタ２Ｐ１，第２のＰチャネルＭＯＳトランジスタ２Ｐ２を通して出力電圧ＶＯＵＴを低下させるが出力電圧ＶＯＵＴが上記電圧（ＶＣＬ１＋ＶｔｈＰ１），（ＶＣＬ２＋ＶｔｈＰ２）以下になると第１のＰチャネルＭＯＳトランジスタ２Ｐ１，第２のＰチャネルＭＯＳトランジスタ２Ｐ２はそれぞれＯＦＦとなる。結果として出力電圧ＶＯＵＴは、 第１のクランプ電圧ＶＣＬ１，第２のクランプ電圧ＶＣＬ２のうち低い電圧にクランプされる。
【００３９】
つまり、以下の式で出力電圧ＶＯＵＴのＬレベルＶＯＬは表される。  
ＶＯＬ＝ｍｉｎ（（ＶＣＬ１＋ＶｔｈＰ１），（ＶＣＬ２＋ＶｔｈＰ２））    式１  
よって、入力電圧ＶＩＮがＨＩであり、第１のクランプ電圧ＶＣＬ１よりも第２のクランプ電圧ＶＣＬ２が大きいとき、  
ＶＯＬ＝ＶＣＬ２＋ＶｔｈＰ２    式２  
となり、入力電圧ＶＩＮがＨＩであり、第２のクランプ電圧ＶＣＬ２よりも第１のクランプ電圧ＶＣＬ１が大きいとき、  
ＶＯＬ＝ＶＣＬ１＋ＶｔｈＰ１    式３  
となる。
【００４０】
このように、入力電圧ＶＩＮがＨＩであるとき、第１のクランプ電圧ＶＣＬ１，第２のクランプ電圧ＶＣＬ２のうち低い方の電圧が入力されるトランジスタのゲートソース間電圧ＶＧＳの方が、高い方の電圧が入力されるトランジスタのゲートソース間電圧ＶＧＳより大きくなるため、オフしにくくなる。
【００４１】
よって、出力電圧ＶＯＵＴは、ＶｔｈＰ１，ＶｔｈＰ２を０Ｖと見なすことができれば、第１のクランプ電圧ＶＣＬ１，第２のクランプ電圧ＶＣＬ２のうち低い方の電圧にクランプされる。
【００４２】
上述した構成及び動作により、本実施形態のクランプ回路は、ロードスイッチと入力側トランジスタとの間に、クランプ電圧の数のトランジスタを並列接続しているだけで、低い方の電圧を出力できるので、回路規模が小さいという効果を奏する。
【００４３】
なお、２個のクランプ電圧のうち最小の電圧に出力電圧ＶＯＵＴをクランプするクランプ回路について説明してきたが、３個以上のクランプ電圧のうち最小の電圧に出力電圧ＶＯＵＴをクランプするクランプ回路を構成することもできる。
【００４４】
（第２の実施形態）  
図４は、本発明の実施形態のＮ個のクランプ電圧のうちの最小の電圧に出力電圧をクランプするクランプ回路の回路図である。本実施形態のクランプ回路において、ＮチャネルＭＯＳトランジスタ４Ｎ１とロードスイッチ４１との間に、第１乃至第Ｎ（Ｎは２以上の整数）のＰチャネルＭＯＳトランジスタ４Ｐ１乃至４ＰＮが、並列接続されている。
【００４５】
本実施形態のクランプ回路において、ＮチャネルＭＯＳトランジスタ４Ｎ１のソースは、グラウンドに接続されている。また、第１のＰチャネルＭＯＳトランジスタ４Ｐ１乃至第ＮのＰチャネルＭＯＳトランジスタ４ＰＮの各ドレインは、それぞれ接続され、第１のＰチャネルＭＯＳトランジスタ４Ｐ１乃至第ＮのＰチャネルＭＯＳトランジスタ４ＰＮの各ソースは、それぞれ接続されている。そして、ＮチャネルＭＯＳトランジスタ４Ｎ１のドレインは、第１のＰチャネルＭＯＳトランジスタ４Ｐ１乃至第ＮのＰチャネルＭＯＳトランジスタ４ＰＮのそれぞれのドレインとの接続点に接続されている。また、第１のＰチャネルＭＯＳトランジスタ４Ｐ１乃至第ＮのＰチャネルＭＯＳトランジスタ４ＰＮのそれぞれのソースとの接続点は、ロードスイッチ４１の出力端子に接続されている。そして、パワースイッチ４ＰＳのゲートは、第１のＰチャネルＭＯＳトランジスタ４Ｐ１乃至第ＮのＰチャネルＭＯＳトランジスタ４ＰＮのそれぞれのソースとの接続点と、ロードスイッチ４１の出力端子との接続点に接続されている。
【００４６】
入力電圧ＶＩＮは、ＮチャネルＭＯＳトランジスタ４Ｎ１のゲートに入力され、ロードスイッチ４１の一端に電源電圧ＶＨが与えられる。そして、第１のＰチャネルＭＯＳトランジスタ４Ｐ１のゲートには第１のクランプ電圧ＶＣＬ１が与えられ、同様に、第ＮのＰチャネルＭＯＳトランジスタ４ＰＮのゲートには第Ｎのクランプ電圧ＶＣＬＮが与えられる。
【００４７】
クランプ電圧が２個の場合と同様に、第１のクランプ電圧ＶＣＬ１乃至第Ｎのクランプ電圧ＶＣＬＮのうち最小の電圧が入力されるトランジスタのゲートソース間電圧ＶＧＳの方が、それよりも高い方の電圧が入力されるトランジスタのゲートソース間電圧ＶＧＳより大きくなるため、オフしにくくなる。
【００４８】
よって、出力電圧ＶＯＵＴは、第１のクランプ電圧ＶＣＬ１乃至第Ｎのクランプ電圧ＶＣＬＮのうち最小の電圧にクランプされる。
【００４９】
クランプ電圧がＮ個の場合も、ロードスイッチと入力側トランジスタとの間に、クランプ電圧の数のトランジスタを並列接続しているだけなので、回路規模が小さいという効果を奏する。
【００５０】
また、ＮチャネルＭＯＳトランジスタ４Ｎ１をＰチャネルＭＯＳトランジスタにして、第１乃至第ＮのＰチャネルＭＯＳトランジスタ４Ｐ１乃至４ＰＮをＮチャネルＭＯＳトランジスタにして、ＮチャネルＭＯＳトランジスタ４Ｎ１のソース電圧をグラウンドから電源電圧ＶＨにし、ロードスイッチ４１の電源を電源電圧ＶＨからグラウンドにすることで、高い電圧から低い電圧にレベルシフトするクランプ回路を構成できる。また、ロードスイッチ４１をＰチャネルＭＯＳトランジスタで実現したときは、逆の極性であるＮチャネルＭＯＳトランジスタにすればよい。
【００５１】
（第３の実施形態）  
図５は、本発明の他の実施形態のクランプ回路の回路図である。
【００５２】
本実施形態は、互いに論理が反転した差動出力信号ＶＯＵＴ１，ＶＯＵＴ２を出力する差動型のクランプ回路である。
【００５３】
構成は、上述したシングルエンド型のクランプ回路を２つ用意して、一方には入力電圧ＶＩＮをそのまま入力し、他方にはインバータを介して入力電圧ＶＩＮを入力し、互いに逆の論理で動作するようにした構成である。
【００５４】
本実施形態のクランプ回路は、第１の入力側ＮチャネルＭＯＳトランジスタ５Ｎ１１のソース及び第２の入力側ＮチャネルＭＯＳトランジスタ５Ｎ２１のソースは、グラウンドに接続されている。また、第１の入力側ＮチャネルＭＯＳトランジスタ５Ｎ１１のゲートは、インバータ５４の入力端子に接続され、第２の入力側ＮチャネルＭＯＳトランジスタ５Ｎ２１のゲートは、インバータ５４の出力端子に接続されている。
【００５５】
第１の入力側ＮチャネルＭＯＳトランジスタ５Ｎ１１のドレインは、第１のＰチャネルＭＯＳトランジスタ５Ｐ１２のドレインと第２のＰチャネルＭＯＳトランジスタ５Ｐ２２のドレインとの接続点に接続されている。
【００５６】
第２の入力側ＮチャネルＭＯＳトランジスタ５Ｎ２１のドレインは、第３のＰチャネルＭＯＳトランジスタ５Ｐ３２のドレインと第４のＰチャネルＭＯＳトランジスタ５Ｐ４２のドレインとの接続点に接続されている。
【００５７】
第１のＰチャネルＭＯＳトランジスタ５Ｐ１２のゲートと第３のＰチャネルＭＯＳトランジスタ５Ｐ３２のゲートは接続され、第２のＰチャネルＭＯＳトランジスタ５Ｐ２２のゲートと第４のＰチャネルＭＯＳトランジスタ５Ｐ４２のゲートは接続されている。
【００５８】
一方、第１の出力側ＰチャネルＭＯＳトランジスタ５Ｐ１１のドレインは、第１のＰチャネルＭＯＳトランジスタ５Ｐ１２のソースと第２のＰチャネルＭＯＳトランジスタ５Ｐ２２のソースとの接続点に接続されている。また、第２の出力側ＰチャネルＭＯＳトランジスタ５Ｐ２１のドレインは、第３のＰチャネルＭＯＳトランジスタ５Ｐ３２のソースと第４のＰチャネルＭＯＳトランジスタ５Ｐ４２のソースとの接続点に接続されている。
【００５９】
第１の出力側ＰチャネルＭＯＳトランジスタ５Ｐ１１のゲートは、第３のＰチャネルＭＯＳトランジスタ５Ｐ３２のソースと第４のＰチャネルＭＯＳトランジスタ５Ｐ４２のソースとの接続点と、第２の出力側ＰチャネルＭＯＳトランジスタ５Ｐ２１のドレインとの接続点に接続されている。
【００６０】
そして、第２の出力側ＰチャネルＭＯＳトランジスタ５Ｐ２１のゲートは、第１のＰチャネルＭＯＳトランジスタ５Ｐ１２のソースと第２のＰチャネルＭＯＳトランジスタ５Ｐ２２のソースとの接続点と、第１の出力側ＰチャネルＭＯＳトランジスタ５Ｐ１１のドレインとの接続点に接続されている。
【００６１】
互いに論理が反転した電源電圧ＶＨ１、ＶＨ２は、それぞれ第１の出力側ＰチャネルＭＯＳトランジスタ５Ｐ１１のソース、第２の出力側ＰチャネルＭＯＳトランジスタ５Ｐ２１のソースに入力されている。
【００６２】
ロードスイッチは、ゲートとドレインを互いにクロスカップルしたＰチャネルＭＯＳトランジスタで実現しており、いわゆるラッチ構造になっている。
【００６３】
第１のクランプ電圧ＶＣＬ１は、第１のＰチャネルＭＯＳトランジスタ５Ｐ１２のゲート及び第３のＰチャネルＭＯＳトランジスタ５Ｐ３２のゲートに入力され、第２のクランプ電圧ＶＣＬ２は、第２のＰチャネルＭＯＳトランジスタ５Ｐ２２のゲート及び第４のＰチャネルＭＯＳトランジスタ５Ｐ４２のゲートに入力されている。
【００６４】
動作は、上述したシングルエンド型のクランプ回路と同様で、左側のクランプ回路と右側のクランプ回路とが互いに逆の論理で動作するだけである。
【符号の説明】
【００６５】
１１，２１，４１  ロードスイッチ
１２  最小値演算回路
Ｐ１  ＰチャネルＭＯＳトランジスタ
Ｎ１，２Ｎ１，４Ｎ１  ＮチャネルＭＯＳトランジスタ
ＰＳ，２ＰＳ，４ＰＳ  パワースイッチ
２Ｐ１，４Ｐ１，５Ｐ１２  第１のＰチャネルＭＯＳトランジスタ
２Ｐ２，４Ｐ２，５Ｐ２２  第２のＰチャネルＭＯＳトランジスタ
５Ｐ３２  第３のＰチャネルＭＯＳトランジスタ
５Ｐ４２  第４のＰチャネルＭＯＳトランジスタ
４ＰＮ  第ＮのＰチャネルＭＯＳトランジスタ
５Ｐ１１  第１の出力側ＰチャネルＭＯＳトランジスタ
５Ｐ２１  第２の出力側ＰチャネルＭＯＳトランジスタ
５Ｎ１１  第１の入力側ＮチャネルＭＯＳトランジスタ
５Ｎ２１  第２の入力側ＮチャネルＭＯＳトランジスタ
５４  インバータ
【図１】
2013197691.tif 000003
【図２】
2013197691.tif 000004
【図３】
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【図４】
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【図５】
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