(57)【要約】      （修正有）【課題】異なる配線を介して異なる電源端子から内部回路を構成する第１の回路および第２の回路にそれぞれ給電する際に、第１の回路に給電する配線と第２の回路に給電する配線との間に発生するノイズを抑制する。【解決手段】半導体装置は、第１の回路に給電を行う第１の電源配線と、第２の回路に給電を行う第２の電源配線と、第１の電源配線と第２の電源配線との間に容量素子を設けることにより、両端子間のインピーダンスを、大幅に低減させることにより異種電源間のノイズを低減する。【選択図】図１
2013110314.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路に動作電圧を供給する第１および第２の電源配線と、
前記第１の回路とは異なる第２の回路に動作電圧を供給する第３および第４の電源配線と、
前記第１の電源配線と前記第３の電源配線との間に設けられた第１の容量素子とを備えることを特徴とする半導体装置。
【請求項２】
前記第１の電源配線と前記第２の電源配線との間に設けられた第２の容量素子を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の電源配線と前記第４の電源配線との間に設けられた第３の容量素子を備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２の電源配線と前記第４の電源配線との間に設けられた第４の容量素子を備えることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の電源配線と前記第３の電源配線との間に前記第１の容量素子と直列に接続されたスイッチ素子を備えることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１の回路は、出力回路であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
第１乃至第４の電源端子と出力端子とが接続された基板と、
前記第１乃至第４の電源配線と前記第１乃至第４の電源端子とをそれぞれ接続する第１乃至第４の接続配線と、
前記出力端子と前記第１の回路を接続する出力配線とを備えることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、DRAM（Dynamic Random Access Memory）などの半導体装置おいては、取り扱う信号の高速化が進展している。信号の高速化に伴い、半導体装置の外部にデータを出力する出力回路などの内部回路内のCMOS（Complementary Metal Oxide Semiconductor）などのスイッチ素子がスイッチングすることで発生するノイズ（SSN：Simultaneous Switching Noise）の影響を受けやすくなっている。
【０００３】
半導体装置における内部回路は、通常、電源電位である電源配線とグランド電位であるグランド配線との間に設けられ、これらの配線を介して給電される。このような内部回路として、特に出力回路や出力回路にデータを供給する前段回路のように並列に多ビットのデータを出力する必要性がある回路では、当該回路を構成するスイッチ素子が多数、同時にスイッチすることとなる。したがって、電源配線とグランド配線との間で急激な電流変化が発生し、内部回路に給電するための配線のインダクタンス成分、内部回路の寄生容量（キャパシタンス成分）などに起因する共振電流が発生し、電源配線とグランド配線との電位差が変動し、ノイズが発生することになる。
【０００４】
特許文献１（特開２００８−８５３２１号公報）には、電源配線とグランド配線との間に、容量を変更可能な容量素子を設け、共振電流に起因して発生するノイズの大きさを検出し、検出結果に基づいて、容量素子の容量を調整することで、共振によるノイズを抑制する技術が開示されている。
【０００５】
また、特許文献２（特開２０１１−９２９１号公報）には、電源配線とグランド配線との間に、容量素子、および、容量素子に直列に接続されたスイッチを設け、共振電流の周波数が所定の範囲内にある場合には、スイッチをオンまたはオフして、共振電流の周波数をシフトさせることで、共振電流の発生による影響を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−８５３２１号公報
【特許文献２】特開２０１１−９２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のようにして発生した共振電流を低減するため、内部回路を構成する出力回路の前段に設けられた前段回路などで発生したノイズが出力回路に回り込まないように、出力回路と前段回路とで、異なる配線を介して給電が行われる場合がある。しかし、このように出力回路と前段階とで異なる配線にて給電を行っていても、出力回路に給電するための第１の配線と前段回路に給電するための第２の配線との間のインダクタンス成分などに起因して共振電流が発生し、共振電流により第１の配線と第２の配線との電位差が変動し、ノイズが発生することがあることを、本願発明者らは発見した。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、
第１の回路に動作電圧を供給する第１および第２の電源配線と、
前記第１の回路とは異なる第２の回路に動作電圧を供給する第３および第４の電源配線と、
前記第１の電源配線と前記第３の電源配線との間に設けられた第１の容量素子とを備える。
【発明の効果】
【０００９】
本発明によれば、各回路に給電を行うための複数の配線間にそれぞれ容量素子を設けることで、配線間の電位差の変動を抑制し、異種電源間ノイズを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態および第１の実施例の半導体装置の構成を示す図である。
【図２】図１に示す容量素子１３９の容量の決定方法を説明するための図である。
【図３（ａ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｂ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｃ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｄ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｅ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｆ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図３（ｇ）】図１に示す半導体装置のDQ信号の出力波形の一例を示す図である。
【図４Ａ】図１に示すVDDQ端子-VSSQ端子間のインピーダンスを示す図である。
【図４Ｂ（ａ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｂ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｃ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｄ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｅ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｆ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図４Ｂ（ｇ）】図１に示すVDDQ端子-VSS端子間のインピーダンスを示す図である。
【図５】本発明の第２の実施例の半導体装置の構成を示す図である。
【図６】本発明の第３の実施例の半導体装置の構成を示す図である。
【図７】本発明の第４の実施例の半導体装置の構成を示す図である。
【図８】本発明の第５の実施例の半導体装置の構成を示す図である。
【図９】本発明の第６の実施例の半導体装置の構成を示す図である。
【図１０】本発明の第７の実施例の半導体装置の構成を示す図である。
【図１１】本発明の第８の実施例の半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
（実施の形態）
本発明の実施の形態は、図１に示されるように、内部回路を構成する第１の回路（例えば、出力回路）に給電するための第１の電源配線および第２の電源配線と、第２の回路（例えば、前段回路）に給電するための第３の電源配線および第４の電源配線と、第１の電源配線と第３の電源配線との間に形成された容量素子とを備えて構成される。
【００１２】
すなわち、第１の回路と第２の回路とに給電するための配線間に容量素子を設けることによって、これら配線間に発生するノイズを低減することができる。
【００１３】
以下に、本発明の実施例について図面を参照して説明する。
【００１４】
（第１の実施例）
本発明の第１の実施例の半導体装置１０の構成を図１を参照して説明する。なお、以下では、異なる配線を介して異なる電源端子から内部回路を構成する第１の回路および第２の回路にそれぞれ給電する際に、第１の回路に給電する配線と第２の回路に給電する配線との間に発生するノイズを異種電源間ノイズと称する。
【００１５】
半導体装置１０は、プリント配線基板（以下、PCBとする）１１と、LSI（Large Scale Integration）パッケージ１２と、LSIパッケージ１２を介してPCB１１上に搭載されるLSIチップ１３と、を含んで構成される。
【００１６】
PCB１１上には、VDD端子，VSS端子，VDDQ端子，VSSQ端子と、出力端子DQと、が設けられる。
【００１７】
LSIパッケージ１２は、PCB１１とLSIチップ１３とを接続するための配線１２１〜１２５を有する。なお、配線１２１〜１２５は、インダクタンス成分を有する。
【００１８】
LSIチップ１３は、コア系電源配線１３１と、コア系グランド配線１３２と、I/O系電源配線１３３と、I/O系グランド配線１３４と、コア系電源配線１３１とコア系グランド配線１３２から電源を供給される前段回路１３５と、I/O系電源配線１３３とI/O系グランド配線から電源を供給される出力回路１３６と、コンデンサである容量素子１３７〜１３９と、を有する。
【００１９】
VDD端子から供給される電圧VDDは、配線１２１およびコア系電源配線１３１を介して前段回路１３５に供給される。同様に、VSS端子から供給される電圧VSSは、配線１２２およびコア系グランド配線１３２を介して前段回路１３５に供給される。なお、本実施例においては、VSSはグランド電位であるとする。
【００２０】
VDDQ端子から供給される電圧VDDQは、配線１２３およびI/O系電源配線１３３を介して出力回路１３６に供給される。同様に、VSSQ端子から供給される電圧VSSQは、配線１２４およびI/O系グランド配線１３４を介して出力回路１３６に供給される。なお、本実施例においては、VSSQはグランド電位であるとする。
【００２１】
出力端子DQは、配線１２５を介して出力回路１３６と接続され、出力回路１３６からのデータ信号DQの出力を受ける。
【００２２】
前段回路１３５は、例えば、論理演算を行う論理回路によって構成され、コア系電源配線１３１、および、コア系電源配線１３１よりも低電位のコア系グランド配線１３２からなる第１の配線１４０を介して供給される電圧VDDおよび電圧VSSにより動作し、論理演算を行った結果をデータとして出力回路１３６に出力する。
【００２３】
出力回路１３６は、I/O系電源配線１３３、および、I/O系電源配線１３３よりも低電位のI/O系グランド配線１３４からなる第２の配線１４１を介して供給される電圧VDDQおよび電圧VSSQにより動作し、前段回路１３５から出力されたデータをデータ信号DQとして、配線１２５を介して出力端子DQに出力する。
【００２４】
このように、前段回路１３５と出力回路１３６のように、動作の異なる内部回路の種類に応じて、VDD端子，VSS端子，VDDQ端子，VSSQ端子は、別々に設けられている。
【００２５】
続いて、ノイズを抑制する構成について説明をする。
【００２６】
容量素子１３７は、一端がコア系電源配線１３１と接続され、他端がコア系グランド配線１３２と接続される。容量素子１３７によりコア系電源配線１３１とコア系グランド配線１３２とが容量カップリングされ電位差が一定に保たれるので、前段回路１３５内の複数のスイッチ素子の切り替わりが同時に発生しても、ノイズを抑制することができる。
【００２７】
同様に、容量素子１３８は、一端がI/O系電源配線１３３と接続され、他端がI/O系グランド配線１３４と接続される。容量素子１３８によりI/O系電源配線１３３とI/O系グランド配線１３４とが容量カップリングされ電位差が一定に保たれるので、出力回路１３６内の複数のスイッチ素子の切り替わりが同時に発生しても、ノイズを抑制することができる。
【００２８】
容量素子１３９は、一端がコア系グランド配線１３２と接続され、他端がI/O系グランド配線１３４と接続される。
【００２９】
前段回路１３５に給電するための第１の給電経路と出力回路１３６に給電するための第２の給電経路との間には、配線１２１〜１２４のインダクタンス成分や寄生のキャパシタンス成分に起因して共振電流が発生することがある。
【００３０】
コア系グランド配線１３２およびI/O系グランド配線１３４は、直流的には同電位（グランド電位）である。ここで、第１および第２の給電経路はそれぞれ、LSIパッケージ１２内の配線のインダクタンス成分や寄生のキャパシタンス成分からなるLC共振回路と等価であり、有限のインピーダンスを有する。そのため、共振電流の発生により、交流的には、コア系グランド配線１３２とI/O系グランド配線１３４との電位差が変動し、異種電源間ノイズが発生する。しかし、一端がコア系グランド配線１３２に接続され、他端がI/O系グランド配線１３４に接続された容量素子１３９を設けることで、両配線の電位差の変動が抑制され、異種電源間ノイズを抑制することができる。
【００３１】
次に、容量素子１３９の容量の決定方法について説明する。
【００３２】
容量素子１３９を設ける目的は、VDDQ端子-VSS端子間のインピーダンスの最大値を低減することにある。そのため、図２に示すように、出力回路１３６から見た、反共振周波数でのVDDQ端子-VSS端子間のインピーダンス値を所定値（ターゲットインピーダンス値：Ztarget）未満にする必要がある。
【００３３】
VDDQ端子-VSS端子間のループインダクタンスをLloop_vddq-vssとし、容量素子１３９の容量をCp'とすると、VDDQ端子-VSS端子間のインピーダンス値は、
【００３４】
【数１】
2013110314.tif 000003
【００３５】
となる。反共振周波数でのVDDQ端子-VSS端子間のインピーダンス値がターゲットインピーダンス値Ztarget未満となる条件は、式（１）のようになる。
【００３６】
【数２】
2013110314.tif 000004
【００３７】
式（１）より、容量素子１３９の容量Cp'は、式（２）の条件を満たす必要がある。
【００３８】
【数３】
2013110314.tif 000005
【００３９】
式（２）において、ターゲットインピーダンス値Ztargetは、
【００４０】
【数４】
2013110314.tif 000006
【００４１】
である。なお、Pmaxは、半導体装置１０の最大消費電流である。また、係数１０は、経験値である。
【００４２】
次に、容量素子１３９を設けることによる効果について説明する。
【００４３】
図３(a)から図３(g)は、複数のデータ信号DQのうち、１つの信号（信号DQ-A）を固定電位で出力させ、他のデータ信号をランダムに駆動した状態における信号DQ-Aの波形を示す図である。なお、図３(a)から図３(g)はそれぞれ、容量素子１３９の容量が1pF,5pF,10pF,20pF,30pF,40pF,50pFである場合の信号DQ-Aの波形を示す。また、図３(a)から図３(g)において、縦軸は信号DQ-Aの電圧[V]を示し、横軸は時刻[s]を示す。
【００４４】
信号DQ-Aの1周期の期間（0sから7e-10sの期間）内のうち、約2e-10sから約7e-10sの期間において、容量素子１３９の容量が1pF,5pFと、小さい場合には、図３(a)、図３(b)に示されるように、異種電源間ノイズが発生している。例えば、図３(a)に示す、容量素子１３９の容量が1pFである場合には、信号DQ-Aの電圧の変動幅ΔVは、約0.2Vとなっている。
【００４５】
一方、図３(c)から図３(g)に示すように、容量素子１３９の容量が10pF以上になると、信号DQ-Aの電圧の変動幅ΔVが小さくなっている。例えば、図３(g)に示す、容量素子１３９の容量が50pFである場合には、信号DQ-Aの電圧の変動幅ΔVは、約0.06Vとなっており、容量素子１３９の容量が1pFである場合と比べて、1/3程度となっている。したがって、容量素子１３９の容量をある程度の大きさ以上とすることで、異種電源間ノイズの抑制が可能であることが分かる。
【００４６】
次に、容量素子１３９を設けることによる、出力回路１３６から見たVDDQ端子-VSSQ端子間およびVDDQ端子-VSS端子間のインピーダンスの変動について説明する。
【００４７】
図４Aは、容量素子１３９を設けなかった場合、容量素子１３９の容量が5pFである場合、および、容量素子１３９の容量が10pFである場合のVDDQ端子-VSSQ端子間のインピーダンスを示す図である。なお、図４Aにおいて、縦軸はVDDQ端子-VSSQ端子間のインピーダンスZ[Ω]を示し、横軸は動作周波数[Hz]を示す。
【００４８】
VDDQ端子-VSSQ端子間のインピーダンスは、周波数が100MHz以上の範囲では、I/O系電源配線１３３とI/O系グランド配線１３４との間に設けられた容量素子１３８の容量により決まる。そのため、図４Aに示すように、容量素子１３９を設けない場合と容量素子１３９の容量が5pF,10pFである場合とで、VDDQ端子-VSSQ端子間のインピーダンスには変わりがない。なお、図４Aにおいては、容量素子１３８の容量は320pFであるとする。
【００４９】
図４B(a)から図４B(g)は、VDDQ端子-VSS端子間のインピーダンスを示す図である。なお、図４B(a)から図４B(g)はそれぞれ、容量素子１３９を設けない場合、容量素子１３９の容量が5pF,10pF,20pF,30pF,40pF,50pFである場合のVDDQ端子-VSS端子間のインピーダンスを示す。また、図４B(a)から図４B(g)において、縦軸はVDDQ端子-VSS端子間のインピーダンスZ[Ω]を示し、横軸は周波数[Hz]を示す。
【００５０】
図４B(a)に示すように、容量素子１３９を設けない場合には、例えば、周波数が2GHzである場合には、VDDQ端子-VSS端子間のインピーダンスZは約20Ωとなる。
【００５１】
一方、図４B(b)から図４B(g)に示すように、容量素子１３９を設けた場合には、周波数が同じ2GHzにおけるVDDQ端子-VSS端子間のインピーダンスZは、容量素子１３９を設けない場合と比較して低くなっている。例えば、容量素子１３９の容量が10pFである場合には、VDDQ端子-VSS端子間のインピーダンスは約2Ωとなり、容量素子１３９を設けない場合と比較して、約1桁、低減されている。そのため、異種電源間ノイズを抑制することができる。
【００５２】
このように本実施例によれば、半導体装置１０は、一端がコア系グランド配線１３２と接続され、他端がI/O系グランド配線１３４と接続される容量素子１３９を有する。
【００５３】
容量素子１３９によりコア系グランド配線１３２とI/O系グランド配線１３４との電位差の変動が抑制されるため、VDD端子およびVSS端子を用いて第１の配線１４０を介して前段回路１３５に給電し、VDDQ端子およびVSSQ端子を用いて第２の配線１４１を介して出力回路１３６に給電する場合にも、異種電源間ノイズを抑制することができる。
【００５４】
（第２の実施例）
本発明の第２の実施例の半導体装置２０の構成を図５を参照して説明する。なお、図１と同様の構成については同じ符号を付し、説明を省略する。
【００５５】
半導体装置２０は、第１の実施例の半導体装置１０と比較して、容量素子１３９を削除した点と、容量素子２０１を追加した点と、が異なる。
【００５６】
容量素子２０１は、一端がコア系電源配線１３１と接続され、他端がI/O系電源配線１３３と接続される。容量素子２０１が設けられることで、コア系電源配線１３１とI/O系電源配線１３３との電位差の変動が抑制される。
【００５７】
容量素子１３７にコア系電源配線１３１とコア系グランド配線１３２との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子１３８にI/O系電源配線１３３とI/O系グランド配線１３４との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系電源配線１３１とI/O系電源配線１３３との間に容量素子２０１を設けても、第１の実施例と同様に、異種電源間ノイズを抑制することができる。
【００５８】
（第３の実施例）
本発明の第３の実施例の半導体装置３０の構成を図６を参照して説明する。なお、図１と同様の構成については同じ符号を付し、説明を省略する。
【００５９】
半導体装置３０は、第１の実施例の半導体装置１０と比較して、容量素子１３９を削除した点と、容量素子３０１を追加した点と、が異なる。
【００６０】
容量素子３０１は、一端がコア系電源配線１３１と接続され、他端がI/O系グランド配線１３４と接続される。容量素子３０１が設けられることで、コア系電源配線１３１とI/O系グランド配線１３４との電位差の変動が抑制される。
【００６１】
容量素子１３７にコア系電源配線１３１とコア系グランド配線１３２との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子１３８にI/O系電源配線１３３とI/O系グランド配線１３４との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系電源配線１３１とI/O系グランド配線１３４との間に容量素子３０１を設けても、第１の実施例と同様に、異種電源間ノイズを抑制することができる。
【００６２】
（第４の実施例）
本発明の第４の実施例の半導体装置４０の構成を図７を参照して説明する。なお、図１と同様の構成については同じ符号を付し、説明を省略する。
【００６３】
半導体装置４０は、第１の実施例の半導体装置１０と比較して、容量素子１３９を削除した点と、容量素子４０１を追加した点と、が異なる。
【００６４】
容量素子４０１は、一端がコア系グランド配線１３２と接続され、他端がI/O系電源配線１３３と接続される。容量素子４０１が設けられることにより、コア系グランド配線１３２とI/O系電源配線１３３との電位差の変動が抑制される。
【００６５】
容量素子１３７にコア系電源配線１３１とコア系グランド配線１３２との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子１３８にI/O系電源配線１３３とI/O系グランド配線１３４との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系グランド配線１３２とI/O系電源配線１３３との間に容量素子４０１を設けても、第１の実施例と同様に、異種電源間ノイズを抑制することができる。
【００６６】
（第５の実施例）
本発明の第５の実施例の半導体装置５０の構成を図８を参照して説明する。なお、図１と同様の構成については同じ符号を付し、説明を省略する。
【００６７】
半導体装置５０は、第１の実施例の半導体装置１０と比較して、容量素子５０１を追加した点が異なる。
【００６８】
容量素子５０１は、一端がコア系電源配線１３１と接続され、他端がI/O系電源配線１３３と接続される。
【００６９】
すなわち、本実施例の半導体装置５０は、コア系電源配線１３１とI/O系電源配線１３３との間に設けられた第１の容量素子としての容量素子５０１と、コア系グランド配線１３２とI/O系グランド配線１３４との間に設けられた第２の容量素子としての容量素子１３９と、を有する。
【００７０】
容量素子５０１が設けられることにより、コア系電源配線１３１とI/O系電源配線１３３との電位差の変動が抑制される。
【００７１】
容量素子１３７にコア系電源配線１３１とコア系グランド配線１３２との電位差を一定に保つのに十分な補償容量が実装されていない、あるいは、容量素子１３８にI/O系電源配線１３３とI/O系グランド配線１３４との電位差を一定に保つのに十分な補償容量が実装されていない場合には、本実施例のように、コア系電源配線１３１とI/O系電源配線１３３との間、および、コア系グランド配線１３２とI/O系グランド配線１３４との間に容量素子を設けることで、第１の実施例と同様に、異種電源間ノイズを抑制することができる。
【００７２】
なお、本実施例においては、コア系電源配線１３１とI/O系電源配線１３３との間、および、コア系グランド配線１３２とI/O系グランド配線１３４との間に容量素子を設ける例を用いて説明したが、これに限られるものではなく、例えば、コア系電源配線１３１とI/O系グランド配線１３４との間、および、コア系グランド配線１３２とI/O系電源配線１３３との間に容量素子を設けるようにしてもよい。
【００７３】
（第６の実施例）
本発明の第６の実施例の半導体装置６０の構成を図９を参照して説明する。なお、図６と同様の構成については同じ符号を付し、説明を省略する。
【００７４】
半導体装置６０は、第３の実施例の半導体装置３０と比較して、MOSスイッチ６０１を追加した点が異なる。
【００７５】
MOSスイッチ６０１は、ソースおよびドレインにはそれぞれ、容量素子３０１の他端とI/O系グランド配線１３４とが接続され、ゲートには切り替え信号が入力される。MOSスイッチ６０１は、切り替え信号の入力に応じて、オンまたはオフとなる。
【００７６】
すなわち、本実施例の半導体装置６０は、容量素子３０１と、その容量素子３０１に直列に接続されたスイッチ素子としてのMOSスイッチ６０１を有する。
【００７７】
容量素子３０１を設けることで、異種電源間ノイズを抑制することができるが、容量素子３０１がノイズの伝播経路となることもある。これらはトレードオフの関係にあるため、ノイズ伝播の影響が大きい場合には、切り替え信号によりMOSスイッチ６０１をオフとし、容量素子３０１の動作を無効とすることで、ノイズを抑制することができる。
【００７８】
なお、本実施例においては、容量素子３０１に直列にMOSスイッチ６０１を接続する例を用いて説明したが、これに限られるものではなく、上述した第１、第２、第４および第５の実施例において、第１の配線１４０と第２の配線１４１との間に設けられた容量素子に直列にMOSスイッチ６０１を設けるようにしてもよい。
【００７９】
（第７の実施例）
本発明の第７の実施例の半導体装置７０の構成を図１０を参照して説明する。なお、図９と同様の構成については同じ符号を付し、説明を省略する。
【００８０】
半導体装置７０は、第６の実施例の半導体装置６０と比較して、容量素子３０１とMOSスイッチ６０１とをそれぞれ複数設けた点が異なる。すなわち、半導体装置７０は、複数の容量素子３０１−１〜３０１−Ｎと、複数の容量素子３０１−１〜３０１−Ｎの各々に対応する複数のMOSスイッチ６０１−１〜６０１−Ｎと、を有する。なお、以下では、容量素子３０１−１〜３０１−Ｎのそれぞれを区別しない場合には容量素子３０１と称し、MOSスイッチ６０１−１〜６０１−Ｎのそれぞれを区別しない場合にはMOSスイッチ６０１と称する。
【００８１】
容量素子３０１−１〜３０１−Ｎはそれぞれ、第１の配線１４０および第２の配線１４１に対して同様の接続関係を有する。すなわち、容量素子３０１−１〜３０１−Ｎはそれぞれ、一端がコア系グランド配線１３１と接続され、他端が対応するMOSスイッチ６０１−１〜６０１−Ｎを介してI/O系グランド配線１３４と接続される。
【００８２】
MOSスイッチ６０１−１〜６０１−Ｎはそれぞれ、ゲートに切り替え信号１から切り替え信号Ｎが入力される。切り替え信号の入力に応じて、MOSスイッチ６０１はオンまたはオフとなる。
【００８３】
上述したように、容量素子３０１を設けることで、異種電源ノイズを抑制することができるが、ノイズの伝播経路となることもあり、これらはトレードオフの関係にある。そこで、MOSスイッチ６０１−１〜６０１−Ｎそれぞれをオンまたはオフとし、動作を有効とする容量素子３０１を制御して補償容量を調整することで、ノイズの伝播を抑制しつつ、異種電源間ノイズを抑制することができる。
【００８４】
なお、本実施例においては、コア系電源配線１３１とI/O系グランド配線１３４との間に設けられた容量素子３０１と、MOSスイッチ６０１と、をそれぞれ複数設ける例を用いて説明したが、これに限られるものではなく、上述した第１、第２、第４および第５の実施例において、第１の配線１４０と第２の配線１４１との間に複数の容量素子と、各容量素子に直列に接続されたMOSスイッチと、を設けるようにしてもよい。
【００８５】
（第８の実施例）
第１から第７の実施例においては、LSIチップ１３内における異種電源間ノイズの抑制を例として説明した。本実施例においては、PCB１１上における異種電源間ノイズの抑制を例として説明する。
【００８６】
本発明の第８の実施例の半導体装置８０の構成を図１１を参照して説明する。なお、図１と同様の構成については同じ符号を付す。
【００８７】
半導体装置８０は、LSIチップ１３と、電圧レギュレータモジュール（VRM：Voltage Regulator Module）８０１−１，８０１−２と、バイパスコンデンサ８０２と、を有する。
【００８８】
VRM８０１−１は、電源配線VDD1およびグランド配線VSS1を介してLSIチップ１３と接続され、LSIチップ１３に、電源配線VDD1を介して電源電位VDD1を供給し、グランド配線VSS1を介してグランド電位を供給する。
【００８９】
VRM８０１−２は、電源配線VDD2およびグランド配線VSS2を介してLSIチップ１３と接続され、LSIチップ１３に、電源配線VDD2を介して電源電位VDD2を供給し、グランド配線VSS2を介してグランド電位を供給する。また、VRM８０１−２は、共通グランド配線８０３を介して、VRM８０１−１と接続される。
【００９０】
バイパスコンデンサ８０２は、一端がグランド配線VSS1と接続され、他端がグランド配線VSS2と接続される。バイパスコンデンサ８０２が設けられることで、グランド配線VSS1とグランド配線VSS2との電位差の変動が抑制される。
【００９１】
図１１に示す半導体装置８０において、レイアウトの関係上、グランド配線VSS1、グランド配線VSS2、および、共通グランド配線８０３が大きいループ（グランド配線ループ８０４）を形成する場合がある。この場合、ループを介して異種電源間ノイズが発生する。
【００９２】
そこで、本実施例においては、グランド配線VSS1とグランド配線VSS2との間にバイパスコンデンサ８０２を設け、グランド配線VSS1およびグランド配線VSS2の電位を一定に保つことで、異種電源間ノイズを抑制することができる。なお、バイパスコンデンサ８０２は、極力、LSIチップ１３の近くに実装されるのが望ましい。
【００９３】
なお、上述した第１から第８の実施例においては、電源種が２である例を用いて説明したが、電源種が３以上であっても、同様にしてノイズの発生を抑制することができる。
【００９４】
また、第６および第７の実施例において、MOSスイッチを用いて説明をしたが、スイッチの機能を有する素子であれば、適宜、他の素子に置き換えが可能である。
【符号の説明】
【００９５】
１０，２０，３０，４０，５０，６０，７０，８０    半導体装置
１１    PCB
１２    LSIパッケージ
１３    LSIチップ
１２１〜１２５    配線
１３１    コア系電源配線
１３２    コア系グランド配線
１３３    I/O系電源配線
１３４    I/O系グランド配線
１３５    前段回路
１３６    出力回路
１３７，１３８，１３９，２０１，３０１，３０１−１〜３０１−Ｎ，４０１，５０１    容量素子
１４０    第１の配線
１４１    第２の配線
６０１，６０１−１〜６０１−Ｎ    MOSスイッチ
８０１−１，８０１−２    電圧レギュレータモジュール
８０２    バイパスコンデンサ
８０３    共通グランド配線
８０４    グランド配線ループ
VDD，VDDQ，VSS，VSSQ    電源端子
DQ    出力端子
VDD1，VDD2    電源配線
VSS1，VSS2    グランド配線
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図３（ａ）】
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【図３（ｂ）】
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【図３（ｃ）】
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【図３（ｄ）】
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【図３（ｅ）】
2013110314.tif 000019
【図３（ｆ）】
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【図３（ｇ）】
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【図４Ａ】
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【図４Ｂ（ａ）】
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【図４Ｂ（ｂ）】
2013110314.tif 000024
【図４Ｂ（ｃ）】
2013110314.tif 000025
【図４Ｂ（ｄ）】
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【図４Ｂ（ｅ）】
2013110314.tif 000027
【図４Ｂ（ｆ）】
2013110314.tif 000028
【図４Ｂ（ｇ）】
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【図１１】
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