(57)【要約】【課題】パワーオンリセットのためのリセット信号に生じるグリッジをキャンセルする。【解決手段】立ち上がり検出部は、電源の立ち上がりを検出し、マスク部は、電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクする。本技術は、例えば、電源がオンにされたときに、回路の内部状態をリセットするパワーオンリセットに適用することができる。【選択図】図１
2013228890.tif 000002
【特許請求の範囲】
【請求項１】
電源の立ち上がりを検出する立ち上がり検出部と、
前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクするマスク部と
を備える信号処理装置。
【請求項２】
前記立ち上がり検出部は、前記電源の電圧が、前記リセット信号を生成するリセット信号生成部が用いるBGR(Band Gap Reference)回路が動作する電圧になったときを、前記電源の立ち上がりとして検出する
請求項１に記載の信号処理装置。
【請求項３】
前記立ち上がり検出部は、前記電源から電力の供給を受けるインバータを有する
請求項２に記載の信号処理装置。
【請求項４】
前記電源の電圧は、前記電源がオンにされた直後、時系列に増加する
請求項３に記載の信号処理装置。
【請求項５】
前記立ち上がり検出部は、
前記電源の電圧の上昇に従って上昇してから飽和する電圧を出力する電圧出力部と、
前記電圧出力部が出力する電圧が入力される前記インバータと
を有し、
前記インバータの出力を、前記電源の立ち上がりの検出結果を表す検出信号として出力する
請求項３に記載の信号処理装置。
【請求項６】
前記インバータは、pMOS(positive channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)、及び、nMOS(negative channel MOS)のFETのドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータであり、
前記pMOSのFETのソースは、前記電源に接続されており、
前記nMOSのFETのソースは、一端が接地された第１の抵抗の他端に接続されており、
前記電圧出力部は、
一端が前記電源に接続された第２の抵抗と、
ドレインが前記第２の抵抗の他端に接続された、ダイオード接続されたFETと
を有し、
前記第２の抵抗とダイオード接続されたFETとの接続点の電圧が、前記電圧出力部が出力する電圧として、前記インバータに入力される
請求項５に記載の信号処理装置。
【請求項７】
前記マスク部は、前記検出信号と前記リセット信号とが入力されるAND回路を有する
請求項６に記載の信号処理装置。
【請求項８】
電源の立ち上がりを検出し、
前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクする
信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、信号処理装置、及び、信号処理方法に関し、特に、例えば、パワーオンリセットのためのリセット信号に生じるグリッジをキャンセルすることができるようにする信号処理装置、及び、信号処理方法に関する。
【背景技術】
【０００２】
電子機器においては、電源がオンにされたときに、その電子機器を構成する回路の内部状態をリセット（初期化）するパワーオンリセットが行われる（特許文献１）。
【０００３】
パワーオンリセットは、パワーオンリセットのためのリセット信号を出力するパワーオンリセット回路が、リセット信号を生成し、必要な回路に出力（供給）することによって行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2012-038201号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワーオンリセット回路は、電圧検出やクロック検出等を行う検出回路を内蔵し、その検出回路には、電圧検出等のための基準となる電圧（基準電圧）や電流（基準電流）を供給する必要がある。
【０００６】
パワーオンリセット回路は、BGR(Band Gap Reference)回路を用いて、基準電圧や基準電流を得るが、BGR回路は、電源がオンにされた後、電源電圧が、ある程度上昇するまでは、正常に動作していないことがある。
【０００７】
そして、パワーオンリセット回路において、正常に動作していないBGR回路を用いて得た基準電圧や基準電流を検出回路に供給した場合には、パワーオンリセット回路の内部ノードが不定となり、パワーオンリセット回路が出力するリセット信号に、グリッジが生じることがある。
【０００８】
このようなグリッジが生じたリセット信号の供給を受けた回路では、予期しない動作が行われるおそれがある。
【０００９】
本技術は、このような状況に鑑みてなされたものであり、パワーオンリセットのためのリセット信号に生じるグリッジをキャンセルすることができるようにするものである。
【課題を解決するための手段】
【００１０】
本技術の一側面の信号処理装置は、電源の立ち上がりを検出する立ち上がり検出部と、前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクするマスク部とを備える信号処理装置である。
【００１１】
本技術の一側面の信号処理方法は、電源の立ち上がりを検出し、前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクする信号処理方法である。
【００１２】
以上のような一側面においては、電源の立ち上がりが検出され、前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号がマスクされる。
【００１３】
なお、信号処理装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１４】
本技術の一側面によれば、パワーオンリセットのためのリセット信号に生じるグリッジをキャンセルすることができる。
【図面の簡単な説明】
【００１５】
【図１】本技術を適用したパワーオンリセット回路の一実施の形態の構成例を示すブロック図である。
【図２】立ち上がり検出部２０、及び、マスク部３０の構成例を示すブロック図である。
【図３】立ち上がり検出部２０の動作を説明するための図である。
【図４】パワーオンリセット回路の動作を説明するタイミングチャートである。
【図５】本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
［本技術を適用したパワーオンリセット回路の一実施の形態］
【００１７】
図１は、本技術を適用したパワーオンリセット回路の一実施の形態の構成例を示すブロック図である。
【００１８】
図１のパワーオンリセット回路は、例えば、ディジタル（ビデオ）カメラ等の電子機器に内蔵され、その電子機器としての、例えば、ディジタルカメラを構成するCMOS(Complementary Metal Oxide Semiconductor)イメージャその他の必要なブロックに、電源がオンされたときに、パワーオンリセットのためのリセット信号を供給する。
【００１９】
すなわち、図１において、パワーオンリセット回路は、リセット信号生成部１０、立ち上がり検出部２０、及び、マスク部３０を有する。
【００２０】
なお、リセット信号生成部１０、立ち上がり検出部２０、及び、マスク部３０は、電源がオンにされると、電源から電力の供給を受けて動作する。
【００２１】
リセット信号生成部１０は、電源がオンにされたときに（電源からの電力の供給が開始されたときに）、パワーオンリセットのためのリセット信号を生成し、マスク部３０に供給する。
【００２２】
ここで、図１では、リセット信号生成部１０は、BGR回路１１を内蔵する。
【００２３】
また、リセット信号生成部１０は、電圧検出やクロック検出等を行う検出回路（図示せず）を内蔵し、その検出回路に、BGR回路１１を用いて得られる電圧や電流を、基準電圧や基準電圧として、検出回路に供給することで、リセット信号を生成する。
【００２４】
なお、BGR回路１１は、電源がオンにされた後、電源電圧VDDが、ある程度上昇するまでは、正常に動作しないことがある。そして、正常に動作していないBGR回路１１を用いて得られた基準電圧や基準電流が検出回路に供給されている間に生成されたリセット信号には、グリッジが生じることがある。
【００２５】
立ち上がり検出部２０は、電源の立ち上がりを検出し、その検出結果を表す検出信号を、マスク部３０に供給する。
【００２６】
なお、ここでは、電源の立ち上がりとは、電源電圧VDDが、BGR回路１１が（正常に）動作する電圧（以上の電圧）になったときを意味する。
【００２７】
マスク部３０は、立ち上がり検出部２０からの検出信号に基づいて、リセット信号生成部１０からのリセット信号を、電源がオンにされた後、電源の立ち上がりが検出されるまで、マスクし、そのマスク後のリセット信号（以下、マスク後リセット信号ともいう）を、パワーオンリセットが必要な図示せぬ回路に供給する。
【００２８】
以上のように構成されるパワーオンリセット回路では、電源がオンにされた後、マスク部３０において、電源の立ち上がりが検出されるまで、リセット信号生成部２０が出力するリセット信号がマスクされ、マスク後リセット信号が、図示せぬ回路に供給される。
【００２９】
したがって、電源がオンにされた後、正常に動作していないBGR回路に起因して、リセット信号にグリッジが生じても、そのグリッジを、マスク部３０においてキャンセルすることができる。その結果、リセット信号の供給を受けた回路において、リセット信号に生じたグリッジに起因して予期しない動作が行われることを防止することができる。
【００３０】
なお、図１では、BGR回路１１は、リセット信号生成部１０に内蔵されているが、BGR回路１１は、リセット信号生成部１０の外部の回路として構成することができる。
【００３１】
［立ち上がり検出部２０、及び、マスク部３０の構成例］
【００３２】
図２は、図１の立ち上がり検出部２０、及び、マスク部３０の構成例を示すブロック図（回路図）である。
【００３３】
図２において、立ち上がり検出部２０は、電圧出力部２１、インバータ２５、抵抗２８、及び、アンプ２９を有する。
【００３４】
電圧出力部２１は、電源電圧VDDの上昇に従って上昇してから飽和する電圧N1を出力する。
【００３５】
すなわち、図２において、電圧出力部２１は、抵抗２２、並びに、nMOS(negative channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)２３及び２４を有する。
【００３６】
抵抗２２の一端は、電源に接続されており、電源電圧VDDが供給（印加）される。
【００３７】
抵抗２２の他端は、ダイオード接続された（ゲートとドレインとが接続された）FET２３のドレインに接続されている。
【００３８】
FET２３のソースは、ダイオード接続されたFET２４のドレインに接続されており、FET２４のソースは、接地されている。
【００３９】
電圧出力部２１では、抵抗２２とFET２３との接続点の電圧が、電圧N1として出力される。
【００４０】
インバータ２５は、電源から電力の供給を受けて動作する。
【００４１】
インバータ２５には、電圧出力部２１が出力する電圧N1が入力される。インバータ２５は、そこに入力される電圧N1に対応するレベル（H(High)レベル、又は、L(Low)レベル）を反転したレベルを出力する。
【００４２】
すなわち、インバータ２５は、そこに入力される電圧N1と比較する閾値であるインバータ閾値と、そこに入力される電圧N1とを比較したときに、電圧N1がインバータ閾値より大（以上）である場合、つまり、電圧N1がHレベルである場合には、Lレベル（GND（グラウンド）レベル）を出力する。また、インバータ２５は、電圧N1がインバータ閾値より以下（未満）である場合、つまり、電圧N1がLレベルである場合には、Hレベル（電源電圧VDD）を出力する。
【００４３】
なお、図２では、インバータ２５として、pMOS(positive channel MOS)のFET２６、及び、nMOSのFET２７のドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータが採用されている。
【００４４】
CMOS構成のインバータ２５では、FET２６及び２７のゲートどうしの接続点が、インバータ２５の入力端子であり、ここでは、電圧出力回路２１が出力する電圧N1が入力される。
【００４５】
また、CMOS構成のインバータ２５では、FET２６及び２７のドレインどうしの接続点が、インバータ２５の出力端子であり、FET２６及び２７のドレインどうしの接続点の電圧が、インバータ２５の出力として出力される。
【００４６】
さらに、インバータ２５において、pMOSのFET２６のソースは、電源に接続されており、したがって、FET２６のソースには、電源電圧VDDが印加される。
【００４７】
また、インバータ２５において、nMOSのFET２７のソースは、抵抗２８の一端に接続されている。
【００４８】
抵抗２８の他端は、接地されている。
【００４９】
ここで、CMOS構成のインバータ２５において、インバータ閾値は、例えば、pMOSのFET２６がオンするときに、そのFET２６のゲートに印加される電圧N1であり、理想的には、FET２６のソースに印加されている電圧、すなわち、電源電圧VDDの1/2程度の電圧である。したがって、インバータ閾値は、電源電圧VDDに応じて変化する。
【００５０】
アンプ２９は、インバータ２５の出力を増幅し、立ち上がり検出部２０の出力N2、すなわち、電源の立ち上がりの検出結果を表す検出信号N2として出力する。
【００５１】
図２において、マスク部３０は、立ち上がり検出部２０が出力する検出信号N2と、リセット信号生成部１０が出力するリセット信号N3とが入力されるAND回路３１を有する。
【００５２】
AND回路３１は、立ち上がり検出部２０からの検出信号N2と、リセット信号生成部１０からのリセット信号N3との論理積を演算し、その論理積を、マスク後リセット信号として出力する。
【００５３】
図３は、図２の立ち上がり検出部２０の動作を説明するための図である。
【００５４】
すなわち、図３は、電源がオンされた直後の電源電圧VDDと、電源電圧VDDに対する電圧N1、検出信号N2の電圧（インバータ２５の出力電圧）、及び、インバータ閾値を示す図である。
【００５５】
電源電圧VDDは、電源がオンにされた直後、所定の電圧に安定するまで、時系列に増加（上昇）していく。
【００５６】
電圧出力部２１が出力する電圧N1は、電源がオンにされた直後、FET２３及び２４がオンするまでは、電源電圧VDDと同様に上昇していく。
【００５７】
以上のように、電源電圧VDDと同様に上昇していく電圧N1が入力されるインバータ２５では、ソースに対するゲートの電圧VGSに応じて、pMOSのFET２６がオフになり、nMOSのFET２７がオンする。その結果、インバータ２５は、Lレベル、すなわち、FET２７のソースと抵抗２８との接続点のレベルであるGNDレベルを出力する。したがって、インバータ２５の出力に対応する検出信号N2は、Lレベルとなる。
【００５８】
なお、Lレベルの検出信号N2は、電源の立ち上がりが検出されていないことを表す。
【００５９】
その後、電源電圧VDDの上昇によって、FET２３及び２４がオンする。FET２３及び２４がオンすると、電圧N1は、FET２３のゲートとソースとの間の電圧と、FET２４のゲートとソースとの間の電圧とを加算した電圧に飽和し、電源電圧VDDが上昇しても、上昇しなくなる。
【００６０】
一方、インバータ閾値は、上述したように、電源電圧VDDの1/2程度の電圧であり、電源電圧VDDの上昇に従って上昇する。
【００６１】
そして、電源電圧VDDの上昇に対して飽和する電圧N1が、電源電圧VDDの上昇に従って上昇するインバータ閾値以下となると、すなわち、電源電圧VDDの上昇において、FET２６のソースからみたゲートの電圧が、FET２６がオンする-0.3V等の所定の電圧以下となると、インバータ２５において、pMOSのFET２６がオンし、その結果、インバータ２５は、Hレベル、すなわち、FET２６のソースに印加されている電源電圧VDDを出力する。したがって、インバータ２５の出力に対応する検出信号N2は、Hレベル（電源電圧VDD）となる。
【００６２】
なお、Hレベルの検出信号N2は、電源の立ち上がりが検出されたことを表す。
【００６３】
図３において、電源電圧VDDの上昇に対して飽和する電圧N1が、電源電圧VDDの上昇に従って上昇するインバータ閾値になるときの電源電圧VDD、すなわち、検出信号N2がLレベルからHレベルになるときの電源電圧VDDは、BGR回路１１が正常に動作する電圧（以上）になっている。
【００６４】
電圧N1がインバータ閾値になるときの電源電圧VDD（電源の立ち上がりとする電源電圧VDD）は、例えば、インバータ２５を構成するFET２６及び２７のパラメータ等によって調整することができる。
【００６５】
図４は、立ち上がり検出部２０、及び、マスク部３０が、図２に示したように構成される場合の、図１のパワーオンリセット回路の動作を説明するタイミングチャートである。
【００６６】
電源電圧VDDは、電源がオンにされると、所定の電圧になるまで、時系列に上昇していく。
【００６７】
リセット信号生成部１０は、電圧検出やクロック検出等を行う検出回路（図示せず）を内蔵し、その検出回路に、BGR回路１１を用いて得られる電圧や電流を、基準電圧や基準電圧として、検出回路に供給することで、リセット信号N3を生成する。
【００６８】
但し、BGR回路１１は、電源がオンにされた後、電源電圧VDDが、ある程度上昇するまでは、正常に動作するとは限らず、正常に動作していないBGR回路１１を用いて得られた基準電圧や基準電流が検出回路に供給されている間に生成されたリセット信号N3には、グリッジが生じることがある。
【００６９】
一方、立ち上がり検出部２０は、図３で説明したように、電源がオンにされた後、電源電圧VDDが、BGR回路１１が正常に動作する電圧に上昇するまでは、電源の立ち上がりを検出していないことを表すLレベル（GNDレベル）の検出信号N2を出力し、電源電圧VDDが、BGR回路１１が正常に動作する電圧に上昇すると、電源の立ち上がりを検出したことを表すHレベル（電源電圧VDD）の検出信号N2を出力する。
【００７０】
マスク部３０を構成するAND回路３１では、以上のようなリセット信号N3と検出信号N2との論理積が、マスク後リセット信号として出力される。
【００７１】
したがって、AND回路３１では、電源電圧VDDが、BGR回路１１が正常に動作する電圧に上昇していないときに、正常に動作していないBGR回路１１に起因して、リセット信号N3に生じたグリッジが、Lレベルの検出信号N2によってマスクされ、その結果、グリッジをキャンセルしたマスク後リセット信号を得ることができる。
【００７２】
ここで、図４では、Hレベルのマスク後リセット信号（リセット信号N3）が、回路の内部状態のリセットを行うことを表す。
【００７３】
［本技術を適用したコンピュータの説明］
【００７４】
次に、上述したパワーオンリセット回路は、コンピュータ上でシミュレーションすることができる。
【００７５】
パワーオンリセット回路を、コンピュータ上でシミュレーションする場合には、コンピュータを、パワーオンリセット回路、すなわち、リセット信号生成部１０、立ち上がり検出部２０、及び、マスク部３０として機能させるためのシミュレーション用のプログラムが、コンピュータにインストールされる。
【００７６】
そこで、図５は、上述したシミュレーション用のプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【００７７】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク１０５やROM１０３に予め記録しておくことができる。
【００７８】
あるいはまた、プログラムは、リムーバブル記録媒体１１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体１１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体１１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
【００７９】
なお、プログラムは、上述したようなリムーバブル記録媒体１１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク１０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
【００８０】
コンピュータは、CPU(Central Processing Unit)１０２を内蔵しており、CPU１０２には、バス１０１を介して、入出力インタフェース１１０が接続されている。
【００８１】
CPU１０２は、入出力インタフェース１１０を介して、ユーザによって、入力部１０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)１０３に格納されているプログラムを実行する。あるいは、CPU１０２は、ハードディスク１０５に格納されたプログラムを、RAM(Random Access Memory)１０４にロードして実行する。
【００８２】
これにより、CPU１０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU１０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース１１０を介して、出力部１０６から出力、あるいは、通信部１０８から送信、さらには、ハードディスク１０５に記録等させる。
【００８３】
なお、入力部１０７は、キーボードや、マウス、マイク等で構成される。また、出力部１０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
【００８４】
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
【００８５】
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【００８６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８７】
すなわち、例えば、図２の電圧出力部２１では、FET２３や２４に代えて、所定値以上の電圧が印加されたときに、一定の電圧降下が生じるダイオード等を採用することができる。
【００８８】
また、例えば、図２のマスク部３０では、AND回路３１に代えて、電源の立ち上がりが検出されるまでは、オフとなって、リセット信号生成部１０からのリセット信号を遮断し、り、電源の立ち上がりが検出された後は、オンになって、リセット信号生成部１０からのリセット信号を通すスイッチ等を採用することができる。
【００８９】
なお、本技術は、以下のような構成をとることができる。
【００９０】
［１］
電源の立ち上がりを検出する立ち上がり検出部と、
前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクするマスク部と
を備える信号処理装置。
［２］
前記立ち上がり検出部は、前記電源の電圧が、前記リセット信号を生成するリセット信号生成部が用いるBGR(Band Gap Reference)回路が動作する電圧になったときを、前記電源の立ち上がりとして検出する
［１］に記載の信号処理装置。
［３］
前記立ち上がり検出部は、前記電源から電力の供給を受けるインバータを有する
［１］又は［２］に記載の信号処理装置。
［４］
前記電源の電圧は、前記電源がオンにされた直後、時系列に増加する
［３］に記載の信号処理装置。
［５］
前記立ち上がり検出部は、
前記電源の電圧の上昇に従って上昇してから飽和する電圧を出力する電圧出力部と、
前記電圧出力部が出力する電圧が入力される前記インバータと
を有し、
前記インバータの出力を、前記電源の立ち上がりの検出結果を表す検出信号として出力する
［３］又は［４］に記載の信号処理装置。
［６］
前記インバータは、pMOS(positive channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)、及び、nMOS(negative channel MOS)のFETのドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータであり、
前記pMOSのFETのソースは、前記電源に接続されており、
前記nMOSのFETのソースは、一端が接地された第１の抵抗の他端に接続されており、
前記電圧出力部は、
一端が前記電源に接続された第２の抵抗と、
ドレインが前記第２の抵抗の他端に接続された、ダイオード接続されたFETと
を有し、
前記第２の抵抗とダイオード接続されたFETとの接続点の電圧が、前記電圧出力部が出力する電圧として、前記インバータに入力される
［５］に記載の信号処理装置。
［７］
前記マスク部は、前記検出信号と前記リセット信号とが入力されるAND回路を有する
［５］又は［６］に記載の信号処理装置。
［８］
電源の立ち上がりを検出し、
前記電源の立ち上がりが検出されるまで、パワーオンリセットのためのリセット信号をマスクする
信号処理方法。
【符号の説明】
【００９１】
１０  リセット信号生成部，  １１  BGR回路，  ２０  立ち上がり検出部，  ２１  電圧出力部，  ２２  抵抗，  ２３，２４  FET，  ２５  インバータ，  ２６，２７  FET，  ２８  抵抗，  ２９  アンプ，  ３０  マスク部，  ３１  AND回路，  １０１  バス，  １０２  CPU，  １０３  ROM，  １０４  RAM，  １０５  ハードディスク，  １０６  出力部，  １０７  入力部，  １０８  通信部，  １０９  ドライブ，  １１０  入出力インタフェース，  １１１  リムーバブル記録媒体
【図１】
2013228890.tif 000003
【図２】
2013228890.tif 000004
【図３】
2013228890.tif 000005
【図４】
2013228890.tif 000006
【図５】
2013228890.tif 000007