(57)【要約】【課題】入出力端子に供給される信号の劣化を抑制した半導体装置を提供する。【解決手段】半導体装置は、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを有する。ＮＭＯＳトランジスタは、第１電源電圧が印加される第１電源端子と入出力信号が入出力される入出力端子との間に接続される。ＰＭＯＳトランジスタは、第１電源電圧よりも小さい第２電源電圧を印加される第２電源端子と入出力端子との間に接続される。ＮＭＯＳトランジスタのゲートは、第２電源端子に接続される。ＰＭＯＳトランジスタのゲートは、第１電源端子に接続される。【選択図】図１
2013197554.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧が印加される第１電源端子と入出力信号が入出力される入出力端子との間に接続されたＮＭＯＳトランジスタと、
前記第１電源電圧よりも小さい第２電源電圧を印加される第２電源端子と前記入出力端子との間に接続されたＰＭＯＳトランジスタとを備え、
前記ＮＭＯＳトランジスタのゲートは、前記第２電源端子に接続され、
前記ＰＭＯＳトランジスタのゲートは、前記第１電源端子に接続される
ことを特徴とする半導体装置。
【請求項２】
前記ＮＭＯＳトランジスタのゲートと前記第２電源端子との間に接続された第１抵抗と、
前記ＰＭＯＳトランジスタのゲートと前記第１電源端子との間に接続された第２抵抗とを備える
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、内部回路をサージから保護するために電源端子と入出力端子との間、及び接地端子と入出力端子との間に保護回路が配置される。この保護回路は、入出力端子にサージが印加された場合に電流を流し、内部回路に高電圧がかからないように機能する。しかしながら、従来、入出力端子にサージが印加されていない場合であっても保護回路が電流を流し、入出力端子に供給される信号が劣化する問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１６２９３９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、入出力端子に供給される信号の劣化を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを有する。ＮＭＯＳトランジスタは、第１電源電圧が印加される第１電源端子と入出力信号が入出力される入出力端子との間に接続される。ＰＭＯＳトランジスタは、第１電源電圧よりも小さい第２電源電圧を印加される第２電源端子と入出力端子との間に接続される。ＮＭＯＳトランジスタのゲートは、第２電源端子に接続される。ＰＭＯＳトランジスタのゲートは、第１電源端子に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す回路図である。
【図２】第１、第２比較例に係る半導体装置を示す回路図である。
【図３】第２の実施形態に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【０００７】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体装置の回路図である。第１の実施の形態に係る半導体装置は、図１に示すように、保護回路１０及び内部回路２０を有する。保護回路１０は、電源端子Ｔ１、入出力端子Ｔ２、接地端子Ｔ３にサージが印加された場合、サージが内部回路２０に印加されないように機能する。内部回路２０は、電源端子Ｔ１から電源電圧Ｖｄｄを供給され、接地端子Ｔ３にて接地電圧Ｖｓｓを印加される（Ｖｓｓ＜Ｖｄｄ）。また、内部回路２０は、入出力端子Ｔ２から各種信号を入力され、また入出力端子Ｔ２に各種信号を出力する。
【０００８】
保護回路１０は、図１に示すように、ＮＭＯＳトランジスタ１１、及びＰＭＯＳトランジスタ１２を有する。ＮＭＯＳトランジスタ１１は、電源端子Ｔ１と入出力端子Ｔ２との間に接続される。ＮＭＯＳトランジスタ１１のゲートは、接地端子Ｔ３に接続される。例えば、ＮＭＯＳトランジスタ１１はＬＤＭＯＳ構造を有する。
【０００９】
ＰＭＯＳトランジスタ１２は、入出力端子Ｔ２と接地端子Ｔ３との間に接続される。ＰＭＯＳトランジスタ１２のゲートは、電源端子Ｔ１に接続される。例えば、ＰＭＯＳトランジスタ１２はＬＤＭＯＳ構造を有する。
【００１０】
次に、図２に示す第１、第２比較例と比較して、上記第１の実施の形態の効果を説明する。図２（ａ）は第１比較例を示し、第２（ｂ）は第２比較例を示す。第１比較例に係る保護回路１０ａは、図２（ａ）に示すように、ゲート・ソース間に抵抗１３ａを接続したＮＭＯＳトランジスタ１１ａを入出力端子Ｔ２と接地端子Ｔ３の間に接続し、ゲート・ソース間に抵抗１４ａを接続したＰＭＯＳトランジスタ１２ａを電源端子Ｔ１と入出力端子Ｔ３との間に接続することにより構成されている。ＮＭＯＳトランジスタ１１ａは接地端子Ｔ３から入出力端子Ｔ２へ向かう方向を順方向とするように、そのソースとゲートは抵抗１３ａを介してダイオード接続される。ＰＭＯＳトランジスタ１２ａは電源端子Ｔ１から入出力端子Ｔ２へ向かう方向を順方向とするように、そのソースとゲートは抵抗１４ａを介してダイオード接続される。
【００１１】
上記第１比較例において、接地端子Ｔ３を基準として入出力端子Ｔ２にプラスサージが印加されると、ＮＭＯＳトランジスタ１１ａのドレイン−ゲート間の容量によってゲート−ソース間の電位差が上昇する。これによって、ＮＭＯＳトランジスタ１１ａに電流が流れる。また、電源端子Ｔ１を基準として入出力端子Ｔ２にマイナスサージが印加されると、ＰＭＯＳトランジスタ１２ａのドレイン−ゲート間の容量によってゲート−ソース間の電位差が上昇する。これによって、ＰＭＯＳトランジスタ１２ａに電流が流れる。
【００１２】
しかしながら、サージが印加されない通常動作中、出力信号や入力信号が入出力端子Ｔ２に供給されると、ＮＭＯＳトランジスタ１１ａ及びＰＭＯＳトランジスタ１２ａのドレイン−ゲート間の容量によってゲート−ソース間の電位差が上昇し得る。これによって、ＮＭＯＳトランジスタ１１ａ及びＰＭＯＳトランジスタ１２ａが電流を流すため、出力信号や入力信号は劣化する。
【００１３】
第２比較例に係る保護回路１０ｂは、図２（ｂ）に示すように、第１比較例から抵抗１３ａ、１４ａを省略した構成を有する。この第２比較例において、接地端子Ｔ３を基準として入出力端子Ｔ２にプラスサージが印加されると、ＮＭＯＳトランジスタ１１ａは降伏して電流を流す。また、電源端子Ｔ１を基準として入出力端子Ｔ２にマイナスサージが印加されると、ＰＭＯＳトランジスタ１２ａは降伏して電流を流す。
【００１４】
しかしながら、ＮＭＯＳトランジスタ１１ａ及びＰＭＯＳトランジスタ１２ａの降伏電圧は高いため、それらＮＭＯＳトランジスタ１１ａ及びＰＭＯＳトランジスタ１２ａの降伏よりも前に、内部回路２０が破壊される可能性がある。
【００１５】
このような第１、第２比較例の問題を解消するため、第１の実施の形態は、上記図１に示す構成を有している。第１の実施の形態において、接地端子Ｔ３を基準として入出力端子Ｔ２にプラスサージが印加されると、ＰＭＯＳトランジスタ１２のゲート−ソース間の電位差が上昇する。これによって、ＰＭＯＳトランジスタ１２に電流が流れる。また、電源端子Ｔ１を基準として入出力端子Ｔ２にマイナスサージが印加されると、ＮＭＯＳトランジスタ１１のゲート−ソース間の電位差が上昇する。これによって、ＮＭＯＳトランジスタ１２に電流が流れる。
【００１６】
そして、本実施の形態において、ＮＭＯＳトランジスタ１１のゲート及びＰＭＯＳトランジスタ１２のゲートは、各々、接地電圧Ｖｓｓ及び電源電圧Ｖｄｄに固定されている。よって、サージが印加されない通常動作中、出力信号や入力信号が入出力端子Ｔ２に供給されても、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２は電流を流さない。したがって、第１の実施の形態においては、通常動作中に入出力端子Ｔ２に供給される出力信号や入力信号は劣化しない。また、ＮＭＯＳトランジスタ１１は、入出力端子Ｔ２が接地電圧ＶｓｓよりもＮＭＯＳトランジスタ１１のしきい値分だけ低下した時点で導通し、ＰＭＯＳトランジスタ１２は、入出力端子Ｔ２が電源電圧ＶｄｄよりもＰＭＯＳトランジスタ１２のしきい値分だけ上昇した時点で導通するので、サージ電圧が降伏電圧に達する以前に保護機能が動作する。これにより、内部回路２０の破壊をより確実に防止することができる。
【００１７】
［第２の実施の形態］
次に、図３を参照して、第２の実施の形態に係る半導体装置について説明する。図３は、第２の実施の形態に係る半導体装置の回路図である。第２の実施の形態に係る保護回路１０ｃは、第１の実施の形態の構成に加えて、抵抗１３、１４を有する。抵抗１３は、接地端子Ｔ３とＮＭＯＳトランジスタ１１のゲートとの間に接続される。抵抗１４は、電源端子Ｔ１とＰＭＯＳトランジスタ１２のゲートとの間に接続される。抵抗１３によって、接地端子Ｔ３にサージが印加された場合にＮＭＯＳトランジスタ１１のゲート酸化膜へ印加される電圧は緩和されるため、第１の実施の形態と比較してＮＭＯＳトランジスタ１１のゲート酸化膜は破壊されにくい。また、抵抗１４によって、電源端子Ｔ１にサージが印加された場合にＰＭＯＳトランジスタ１２のゲート酸化膜へ印加される電圧は緩和されるため、第１の実施の形態と比較してＰＭＯＳトランジスタ１２のゲート酸化膜は破壊されにくい。
【００１８】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００１９】
１０、１０ｃ…保護回路、  １１…ＮＭＯＳトランジスタ、  １２…ＰＭＯＳトランジスタ、  １３、１４…抵抗、  ２０…内部回路。
【図１】
2013197554.tif 000003
【図２】
2013197554.tif 000004
【図３】
2013197554.tif 000005