(57)【要約】【課題】良好な通信品質で、高速な位相同期ループを得る。【解決手段】送信側は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する同相合成回路１を備え、クロックデータ再生回路２は、同相合成回路１からの信号からデータ信号および基準信号を分離する信号分離手段（分配回路３、同相合成回路４および差動合成回路５）と、データ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段（位相比較回路８、位相同期ループ用ループフィルタ９および電圧制御発振器１１）と、再生クロック信号を分周し、当該分周した信号の周波数を基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段（周波数比較回路６、周波数同期ループ用ループフィルタ７、電圧制御発振器１１およびＮ分周回路１２）とを備えた。【選択図】図１
2013110694.tif 000002
【特許請求の範囲】
【請求項１】
データ信号および基準信号を送信する信号送信装置と、前記信号送信装置により送信されたデータ信号および基準信号に基づいて再生クロック信号および再生データを得るクロックデータ再生回路とを備えた信号伝送システムであって、
前記信号送信装置は、
一方が差動信号であり他方が同相信号である前記データ信号および前記基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を備え、
前記クロックデータ再生回路は、
前記信号合成手段により同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、
前記信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、
前記再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を前記信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により前記再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えた
ことを特徴とする信号伝送システム。
【請求項２】
前記信号合成手段は、前記クロックデータ再生回路で前記データ信号の受信処理を行っている間、前記基準信号の同相合成を停止する
ことを特徴とする請求項１記載の信号伝送システム。
【請求項３】
前記再生クロック信号生成手段は、
前記信号分離手段により分離されたデータ信号と、前記再生クロック信号との位相比較を行う位相比較回路と、
前記位相比較回路による位相比較結果を示す信号を平滑化するループフィルタと、
入力信号に基づいて前記再生クロック信号を出力する電圧制御型発振器とを備え、
前記クロックデータ再生回路は、
前記再生クロック信号収束手段による制御信号と前記ループフィルタによる平滑化結果を示す信号とを加算し、前記電圧制御型発振器に出力する加算回路を備えた
ことを特徴とする請求項１または請求項２記載の信号伝送システム。
【請求項４】
前記再生クロック信号生成手段は、
前記信号分離手段により分離されたデータ信号と、前記再生クロック信号との位相比較を行う位相比較回路と、
前記位相比較回路による位相比較結果を示す信号を平滑化するループフィルタと、
入力信号に基づいて前記再生クロック信号を出力する電圧制御型発振器とを備え、
前記クロックデータ再生回路は、
前記再生クロック信号収束手段による制御信号または前記ループフィルタによる平滑化結果を示す信号を前記電圧制御型発振器に出力するスイッチ回路を備えた
ことを特徴とする請求項１または請求項２記載の信号伝送システム。
【請求項５】
前記再生クロック信号生成手段は、
前記電圧制御型発振器から出力された信号を所望周波数とする信号を出力する信号出力回路と、
前記信号出力回路から出力された信号を前記電圧型制御発振器に入力される信号に加算する信号加算回路とを備えた
ことを特徴とする請求項３または請求項４記載の信号伝送システム。
【請求項６】
前記再生クロック信号生成手段は、
前記電圧制御型発振器から出力された信号を所望周波数とする信号を出力する信号出力回路と、
前記信号出力回路から出力された信号を前記再生クロック信号収束手段による制御信号に加算する信号加算回路とを備えた
ことを特徴とする請求項３または請求項４記載の信号伝送システム。
【請求項７】
前記再生クロック信号生成手段は、
前記電圧制御型発振器から出力された信号の周波数を検出し、当該検出結果を基に当該信号を所望周波数とする信号を出力する周波数検出・信号出力回路と、
前記周波数検出・信号出力回路から出力された信号を前記電圧型制御発振器に入力される信号に加算する信号加算回路とを備えた
ことを特徴とする請求項３または請求項４記載の信号伝送システム。
【請求項８】
前記再生クロック信号収束手段による分周数は、所定の整数値または分数値である
ことを特徴とする請求項１から請求項７のうちのいずれか１項記載の信号伝送システム。
【請求項９】
再生クロック信号および再生データを得るためのデータ信号および基準信号を送信する信号送信装置であって、
一方が差動信号であり他方が同相信号である前記データ信号および前記基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を
備えたことを特徴とする信号送信装置。
【請求項１０】
一方が差動信号であり他方が同相信号であるデータ信号および基準信号が同相合成され、１対の伝送路を通じて伝送された信号に基づいて、再生クロック信号および再生データを得るクロックデータ再生回路であって、
前記同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、
前記信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、
前記再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を前記信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により前記再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えた
ことを特徴とするクロックデータ再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有線通信システムなどに適用される信号伝送システム、信号送信装置およびクロックデータ再生（ＣＤＲ：Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路に関するものである。
【背景技術】
【０００２】
図８は特許文献１や非特許文献１に開示された従来のＣＤＲ回路１０１の構成を示す図である。
図８に示すＣＤＲ回路１０１では、位相比較回路（ＰＤ）１０４、位相同期用ループフィルタ（Ｐ−ＬＦ）１０５および電圧制御発振器１０７から位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が構成されている。そして、このＰＬＬにより、受信データに含まれるクロック成分を抽出し、再生クロック信号（周波数ｆｃｋ）を生成している。そして、この再生クロック信号を用いて、データリタイミング回路１０９において受信データのリタイミング処理を行い、再生データを得ている。
【０００３】
一方、受信データがＣＤＲ回路１０１に入力されたときに、電圧制御発振器１０７の出力周波数がｆｃｋから大きく異なる場合、ＰＬＬが収束するまでの時間が長くなる。そこで、収束時間を短縮するために、ＣＤＲ回路１０１では、周波数比較回路（ＦＤ）１０２、周波数同期用ループフィルタ（Ｆ−ＬＦ）１０３、電圧制御発振器１０７およびＮ分周回路１０８からなる周波数同期ループ（ＦＬＬ：Ｆｒｅｑｕｅｎｃｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を併設している。
【０００４】
そして、ＰＬＬとＦＬＬとで電圧制御発振器１０７を共通利用し、加算回路１０６でＰＬＬとＦＬＬの電圧制御発振器用制御信号を加算し、加算結果を電圧制御発振器１０７に入力している。この際、再生クロック信号の周波数のＮ分の１である基準信号（周波数ｆｃｋ／Ｎ）を基準信号源１１０からＦＬＬに入力することで、電圧制御発振器１０７の周波数は所望周波数（ｆｃｋ）となり、ＰＬＬの収束時間を短くできる。
【０００５】
以上の説明のとおり、ＣＤＲ回路１０１にはＰＬＬとＦＬＬの２つの動作モードがあり、受信データの状況によって支配的となる動作モードが変わる。図９に、ＣＤＲ回路１０１の動作モードを示す。
図９に示すように、データ受信中はＰＬＬモードで再生クロック信号を生成し、再生データを出力する。データ受信が完了し、受信データが入力されなくなると、ＰＬＬは収束しなくなり、代わりにＦＬＬが動作し、再生クロック信号の周波数を所望値にする。そして受信データが再入力されると、受信データを用いたＰＬＬ動作が再始動し、ＦＬＬからＰＬＬに動作モードが徐々に切り替わる。そして、最終的にはＰＬＬモードが支配的となる。
【０００６】
一方、図１０は特許文献２に開示された従来の信号伝送システムの構成を示す図である。
図１０に示す信号伝送システムでは、送信側の同相合成回路１２１にて、差動信号である受信データと同相信号である再生クロック信号とを同相合成し、１対の伝送路（差動配線）を通じて受信側に伝送している。
そして、受信側の分配回路１２２にて、図１１（ａ）に示すようなスペクトルの伝送信号を２分配し、同相合成回路１２３にて、一方の信号を同相合成することで差動成分である受信データを抑圧して、図１１（ｂ）に示すようなスペクトルの再生クロック信号を得ている。また、差動合成回路１２４にて、他方の信号を差動合成することで同相成分である再生クロック信号を抑圧して、受信データを得ている。なお図示していないが、その後、再生クロック信号を用いて受信データのリタイミング処理を行い、再生データを得る。
また、図１０に示す信号伝送システムを適用する場合、受信データから再生クロック信号を再生しないため、ＣＤＲ回路１０１は不要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５２０６６号公報
【特許文献２】特開２００９−２９０８４３号公報
【非特許文献】
【０００８】
【非特許文献１】Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ，  ＣＤＲ−ＩＣ“ＡＤＮ２８５５”  Ｄａｔａｓｈｅｅｔ，２００９．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図８に示す特許文献１や非特許文献１に開示された従来のＣＤＲ回路１０１では、図９に示すように、ＦＬＬからＰＬＬへの動作モードの切り替え時間中は通信ができない。そのため、データ伝送効率が下がるという課題がある。
【００１０】
また、図１０に示す特許文献２に開示された従来の信号伝送システムでは、受信側での同相合成回路１２３または差動合成回路１２４の動作に誤差があると、不要成分の抑圧量が不十分となる。例えば図１１（ｃ）に示すように、再生クロック信号に受信データ成分の残留が存在すると、再生クロック信号のジッタが増加したことになり、結果、通信品質が劣化するという課題がある。同様に、受信データにはクロック成分が残留するので、受信データのスプリアスレベルが増加したことになり、結果、通信品質が劣化するという課題がある。
【００１１】
この発明は、上記のような課題を解決するためになされたもので、良好な通信品質で、高速な位相同期ループを有する信号伝送システム、信号送信装置およびクロックデータ再生回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
この発明に係る信号伝送システムは、データ信号および基準信号を送信する信号送信装置と、信号送信装置により送信されたデータ信号および基準信号に基づいて再生クロック信号および再生データを得るクロックデータ再生回路とを備え、信号送信装置は、一方が差動信号であり他方が同相信号であるデータ信号および基準信号を同相合成し、一対の伝送路を通じて伝送する信号合成手段を備え、クロックデータ再生回路は、信号合成手段により同相合成され伝送された信号からデータ信号および基準信号を分離する信号分離手段と、信号分離手段により分離されたデータ信号と位相が同期した再生クロック信号を生成する再生クロック信号生成手段と、再生クロック信号生成手段により生成された再生クロック信号を分周し、当該分周した信号の周波数を信号分離手段により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御する再生クロック信号収束手段とを備えたものである。
【発明の効果】
【００１３】
この発明によれば、上記のように構成したので、良好な通信品質で、高速な位相同期ループを得ることができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１に係る信号伝送システムの構成を示す図である。
【図２】この発明の実施の形態１に係る信号伝送システムの動作を示すフローチャートである。
【図３】この発明の実施の形態１に係るＣＤＲ回路の動作モードにあわせた基準信号の伝送を説明する図である。
【図４】この発明の実施の形態２に係るＣＤＲ回路の構成を示す図である。
【図５】この発明の実施の形態３に係るＣＤＲ回路の構成を示す図である。
【図６】この発明の実施の形態３に係るＣＤＲ回路の別の構成を示す図である。
【図７】この発明の実施の形態４に係るＣＤＲ回路の構成を示す図である。
【図８】従来のＣＤＲ回路の構成を示す図である。
【図９】従来のＣＤＲ回路の動作モードを示す図である。
【図１０】従来の信号伝送システムの構成を示す図である。
【図１１】従来の信号伝送システムによる伝送信号のスペクトルを示す図である。
【発明を実施するための形態】
【００１５】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１はこの発明の実施の形態１による信号伝送システムの構成を示す図である。
図１に示すように、この信号伝送システムの送信側（信号送信装置）には、差動信号である受信データ（データ信号）および同相信号である基準信号（周波数ｆｃｋ／Ｎ）を同相合成する同相合成回路（信号合成手段）１が設けられている。この同相合成回路１は、受信側のＣＤＲ回路２の動作モードに応じて基準信号の合成／停止を切り替える。この同相合成回路１により同相合成された信号は１対の伝送路（差動配線）を通じて受信側に伝送される。
一方、受信側には、同相合成回路１により合成された信号に基づいて再生クロック信号および再生データを得るＣＤＲ回路２が設けられている。
【００１６】
このＣＤＲ回路２は、図１に示すように、分配回路３、同相合成回路４、差動合成回路５、周波数比較回路（ＦＤ）６、周波数同期ループ用ループフィルタ（Ｆ−ＬＦ）７、位相比較回路（ＰＤ）８、位相同期ループ用ループフィルタ（Ｐ−ＬＦ）９、加算回路１０、電圧制御発振器１１、Ｎ分周回路１２およびデータリタイミング回路１３から構成されている。
なお、分配回路３、同相合成回路４および差動合成回路５は、同相合成回路１により同相合成された信号からデータ信号および基準信号を分離する信号分離回路（信号分離手段）を構成する。
【００１７】
そして、ＣＤＲ回路２では、位相比較回路８、位相同期ループ用ループフィルタ９および電圧制御発振器１１から構成されたＰＬＬ（再生クロック信号生成手段）と、周波数比較回路６、周波数同期ループ用ループフィルタ７、電圧制御発振器１１およびＮ分周回路１２から構成されたＦＬＬ（再生クロック信号収束手段）とが併設されている。
このＰＬＬは、信号分離回路により分離されたデータ信号と位相が同期した再生クロック信号を生成するものである。また、ＦＬＬは、ＰＬＬにより生成された再生クロック信号を分周し、当該分周した信号の周波数を信号分離回路により分離された基準信号の周波数に同期させる制御信号を生成し、当該制御信号により再生クロック信号の周波数を制御するものである。
【００１８】
分配回路３は、送信側の同相合成回路１からの信号を２分配するものである。この分配回路３により２分配された信号は同相合成回路４および差動合成回路５にそれぞれ出力される。
【００１９】
同相合成回路４は、分配回路３からの信号に対して同相合成を行い、当該信号から差動の受信データを抑圧して基準信号を分離するものである。この同相合成回路４により分離された基準信号は周波数比較回路６に出力される。
【００２０】
差動合成回路５は、分配回路３からの信号に対して差動合成を行い、当該信号から同相の基準信号を抑圧して受信データを分離するものである。この差動合成回路５により分離された受信データは位相比較回路８およびデータリタイミング回路１３に出力される。
【００２１】
周波数比較回路６は、同相合成回路４からの基準信号とＮ分周回路１２からの出力信号（分周クロック信号）との周波数比較を行うものである。この周波数比較回路６による比較結果を示す信号は周波数同期ループ用ループフィルタ７に出力される。
【００２２】
周波数同期ループ用ループフィルタ７は、周波数比較回路６からの出力信号を平滑化するものである。この周波数同期ループ用ループフィルタ７による平滑化結果を示す信号は電圧制御発振器１１の制御信号として加算回路１０に出力される。
【００２３】
位相比較回路８は、差動合成回路５からの受信データと電圧制御発振器１１からの出力信号（再生クロック信号）との位相比較を行うものである。この位相比較回路８による比較結果を示す信号は位相同期ループ用ループフィルタ９に出力される。
【００２４】
位相同期ループ用ループフィルタ９は、位相比較回路８からの出力信号を平滑化するものである。この位相同期ループ用ループフィルタ９による平滑化結果を示す信号は電圧制御発振器１１の制御信号として加算回路１０に出力される。
【００２５】
加算回路１０は、周波数同期ループ用ループフィルタ７からの制御信号と位相同期ループ用ループフィルタ９からの制御信号とを加算するものである。この加算回路１０により加算された信号（加算信号）は電圧制御発振器１１に出力される。
【００２６】
電圧制御発振器１１は、加算回路１０からの加算信号に応じた発振周波数の連続波を生成するものである。この電圧制御発振器１１による連続波は再生クロック信号（周波数ｆｃｋ）として位相比較回路８、Ｎ分周回路１２、データリタイミング回路１３および外部に出力される。
【００２７】
Ｎ分周回路１２は、電圧制御発振器１１からの再生クロック信号を所定の分周数で分周するものである。このＮ分周回路１２により分周された信号（分周クロック信号）は周波数比較回路６に出力される。
【００２８】
データリタイミング回路１３は、電圧制御発振器１１からの再生クロック信号に同期して、差動合成回路５からの受信データのリタイミング処理を行うものである。このデータリタイミング回路１３によりリタイミングされた受信データは再生データとして外部に出力される。
【００２９】
次に、上記のように構成された信号伝送システムの動作について説明する。図２はこの発明の実施の形態１に係る信号伝送システムの動作を示すフローチャートである。
信号伝送システムの動作では、図２に示すように、まず、送信側の同相合成回路１は、差動信号である受信データおよび同相信号である基準信号（周波数ｆｃｋ／Ｎ）を同相合成する（ステップＳＴ１）。この同相合成回路１により同相合成された信号は１対の伝送路を通じて受信側のＣＤＲ回路２に伝送される。
【００３０】
次いで、ＣＤＲ回路２の分配回路３は、同相合成回路１からの信号を２分配する（ステップＳＴ２）。この分配回路３により２分配された信号は同相合成回路４および差動合成回路５にそれぞれ出力される。
【００３１】
次いで、同相合成回路４は、分配回路３からの信号に対して同相合成を行い、当該信号から差動の受信データを抑圧して基準信号を分離する（ステップＳＴ３）。この同相合成回路４により分離された基準信号は周波数比較回路６に出力される。
【００３２】
また、差動合成回路５は、分配回路３からの信号に対して差動合成を行い、当該信号から同相の基準信号を抑圧して受信データを分離する（ステップＳＴ４）。この差動合成回路５により分離された受信データは位相比較回路８およびデータリタイミング回路１３に出力される。
【００３３】
次いで、周波数比較回路６は、同相合成回路４からの基準信号とＮ分周回路１２からの分周クロック信号との周波数比較を行い、周波数同期ループ用ループフィルタ７は、この比較結果を示す信号を平滑化する（ステップＳＴ５）。この周波数同期ループ用ループフィルタ７による平滑化結果を示す信号は電圧制御発振器１１の制御信号として加算回路１０に出力される。
【００３４】
また、位相比較回路８は、差動合成回路５からの受信データと電圧制御発振器１１からの再生クロック信号との位相比較を行い、位相同期ループ用ループフィルタ９は、この比較結果を示す信号を平滑化する（ステップＳＴ６）。この位相同期ループ用ループフィルタ９による平滑化結果を示す信号は電圧制御発振器１１の制御信号として加算回路１０に出力される。
【００３５】
次いで、加算回路１０は、周波数同期ループ用ループフィルタ７からの制御信号と位相同期ループ用ループフィルタ９からの制御信号とを加算し、電圧制御発振器１１は、この加算結果を示す信号に応じた発振周波数の連続波を生成する（ステップＳＴ７）。この電圧制御発振器１１による連続波は再生クロック信号（周波数ｆｃｋ）として位相比較回路８、Ｎ分周回路１２、データリタイミング回路１３および外部に出力される。また、Ｎ分周回路１２では、電圧制御発振器１１からの再生クロック信号を分周し、この分周クロック信号を周波数比較回路６に出力する。
【００３６】
次いで、データリタイミング回路１３は、電圧制御発振器１１からの再生クロック信号に同期して、差動合成回路５からの受信データのリタイミング処理を行う（ステップＳＴ８）。このデータリタイミング回路１３によりリタイミングされた受信データは再生データとして外部に出力される。
【００３７】
ここで、データ受信中に基準信号もあわせて伝送しつづけると、段落［００１０］で述べたように、残留成分によって通信品質が損なわれる問題が発生する。そこで、送信側では、図３に示すように、ＣＤＲ回路２の動作モードにあわせた基準信号の伝送を行う。
【００３８】
すなわち、図３に示すように、ＣＤＲ回路２にてデータ受信を行っている最中は、ＣＤＲ回路２はＰＬＬモードで動作している。そして、ＰＬＬモードで動作しているときは、ＦＬＬで用いる基準信号は不要である。そこで、送信側の同相合成回路１は、ＣＤＲ回路２がデータ受信中の間は、基準信号の合成を行わないようにする。これにより、ＣＤＲ回路２がデータ受信中の間は、基準信号がＣＤＲ回路２側に伝送されないため、基準信号の残留による通信品質の劣化は生じない。
【００３９】
その後、ＣＤＲ回路２にてデータ受信が完了し、受信データが入力されなくなると、ＰＬＬは収束しなくなるため、代わりにＦＬＬが動作する。そのため、同相合成回路１は、ＣＤＲ回路２に受信データが入力されなくなるのと同時に基準信号の合成を開始し、ＣＤＲ回路２への伝送を開始する。これにより、ＣＤＲ回路２では、再生クロック信号の周波数を所望値にすることができる。
そして、受信データが再入力されると、ＣＤＲ回路２は受信データを用いたＰＬＬ動作が再始動し、ＦＬＬからＰＬＬに動作モードが徐々に切り替わる。そのため、同相合成回路１は、ＰＬＬモードが支配的となる前に基準信号の合成を停止する。
【００４０】
以上のように、この実施の形態１によれば、信号伝送システムの送信側で、ＣＤＲ回路２の動作モードにあわせて基準信号の伝送状態を制御するように構成したので、通信品質の劣化を防止しつつ、クロックデータ再生を実現することができる。
さらに、受信データは基準信号と同期して伝送するため、基準信号で周波数同期している電圧制御発振器１１からの再生クロック信号は、受信データとほぼ同期している。すなわち、受信データを用いた位相同期ループの収束に要する時間を短縮化でき、データ伝送効率を従来よりも改善できる。
【００４１】
なお、実施の形態１では、差動信号である受信データと同相信号である基準信号を用いて説明したが、同相信号である受信データと差動信号である基準信号を用いてもよく、同様の効果を奏する。なお、この場合、同相合成回路４と差動合成回路５の配置箇所を交換する。
また、実施の形態１では，Ｎ分周回路１２の分周数Ｎについては述べていないが、分周数Ｎは整数値であっても分数値でもよく、同様の効果を奏する。
【００４２】
実施の形態２．
実施の形態２ではＦＬＬモードとＰＬＬモードとの切り替えの別手段について説明する。
図４はこの発明の実施の形態２に係るＣＤＲ回路２の構成を示す図である。図４に示す実施の形態２に係るＣＤＲ回路２は、図１に示す実施の形態１に係るＣＤＲ回路２の加算回路１０をスイッチ回路１４に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００４３】
スイッチ回路１４は、ＣＤＲ回路２の動作モードに応じて経路を切り替え、周波数同期ループ用ループフィルタ７からの制御信号または位相同期ループ用ループフィルタ９からの制御信号を電圧制御発振器１１に出力するものである。
【００４４】
次に、上記のように構成されたＣＤＲ回路２の動作について説明する。なお以下では、図２に示す実施の形態１の動作と異なるステップＳＴ７についてのみ説明する。
なお、周波数同期ループ用ループフィルタ７による平滑化結果を示す信号は電圧制御発振器１１の制御信号としてスイッチ回路１４に出力される。同様に、位相同期ループ用ループフィルタ９による平滑化結果を示す信号は電圧制御発振器１１の制御信号としてスイッチ回路１４に出力される。
【００４５】
ステップＳＴ６では、スイッチ回路１４は、ＣＤＲ回路２の動作モードに応じて経路を切り替え、周波数同期ループ用ループフィルタ７からの制御信号または位相同期ループ用ループフィルタ９からの制御信号を電圧制御発振器１１に出力し、電圧制御発振器１１は、この出力された信号に応じた発振周波数の連続波を生成する。
ここで、図４のＣＤＲ回路２では、スイッチ回路１４の経路を定めるための制御が必要となる。すなわち、例えば受信データのレベル検出を行い、受信データが未入力の場合には、周波数同期ループ用ループフィルタ７からの制御信号を電圧制御発振器１１に出力するように、スイッチ回路１４の経路を切り替えさせる。一方、受信データが入力されている場合には、位相同期ループ用ループフィルタ９からの制御信号を電圧制御発振器１１に出力するように、スイッチ回路１４の経路を切り替えさせる。この受信データのレベル検出は、ＣＤＲ回路２内にレベル検出回路を設けて実施してもよいし、ＣＤＲ回路２の後段にディジタル制御部を設けて実施してもよい。
【００４６】
以上のように、この実施の形態２によれば、加算回路１０の代わりにスイッチ回路１４を用いても、実施の形態１と同様の機能を有する。よって通信品質の劣化を防止しつつ、クロックデータ再生を実現し、かつＰＬＬの収束時間を短縮し、データ伝送効率を改善できる。
【００４７】
実施の形態３．
実施の形態３ではＦＬＬの収束時間の高速化について説明する。
図５はこの発明の実施の形態３に係るＣＤＲ回路２の構成を示す図である。図５に示す実施の形態３に係るＣＤＲ回路２は、図１に示す実施の形態１に係るＣＤＲ回路２に、信号保持回路（信号出力回路）１５および信号加算回路１６を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００４８】
信号保持回路１５は、電圧制御発振器１１からの出力信号（再生クロック信号）の周波数を所望周波数（ｆｃｋ）とする信号情報を保持し、この信号情報に基づく信号（電圧または電流）を信号加算回路１６に出力するものである。
信号加算回路１６は、信号保持回路１５からの出力信号と加算回路１０からの出力信号（加算信号）とを加算するものである。この信号加算回路１６により加算された信号（加算信号）は電圧制御発振器１１に出力される。
【００４９】
ここで、ＣＤＲ回路２がＰＬＬモードからＦＬＬモードに移行した際に、電圧制御発振器１１の出力周波数がｆｃｋから大きく変わる可能性がある。その際、周波数同期ループが収束するまでの時間が長いと、受信データの再入力時に、電圧制御発振器１１の出力周波数がｆｃｋではないため、位相同期ループが収束するまでの時間も長くなる。その結果、通信可能な時間が短くなり、データ伝送効率が下がるという課題がある。
【００５０】
そこで、電圧制御発振器１１からの出力信号の周波数がｆｃｋとなる信号を電圧制御発振器１１に入力しておくことで、周波数同期ループが収束するまでの時間を短縮できる。結果、位相同期ループの収束時間を短縮でき、データ伝送効率の劣化を防止できる。
【００５１】
なお、図５では、信号加算回路１６を加算回路１０と電圧制御発振器１１との間に設けているが、これに限るものではなく、周波数同期ループ用ループフィルタ７と加算回路１０との間に設けてもよく、同様の効果を奏する。ここで、周波数同期ループ用ループフィルタ７、信号保持回路１５および信号加算回路１６で周波数同期ループ用オフセット印加型ループフィルタ（オフセットＦ−ＬＦ）１７を構成すると、図６に示すようなＣＤＲ回路２となる。
【００５２】
実施の形態４．
実施の形態４ではＦＬＬの収束時間の高速化の別手段について説明する。
図７はこの発明の実施の形態４によるＣＤＲ回路２の構成を示す図である。図７に示す実施の形態４に係るＣＤＲ回路２は、図５に示す実施の形態３に係るＣＤＲ回路２の信号保持回路１５を周波数検出・信号補正回路（周波数検出・信号出力回路）１８に変更したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
【００５３】
周波数検出・信号補正回路１８は、電圧制御発振器１１からの出力信号（再生クロック信号）の周波数を検出し、所望周波数（ｆｃｋ）との差に応じて保持している信号情報を補正し、この補正した信号情報に基づく信号（電圧または電流）を信号加算回路１６に出力するものである。
【００５４】
実施の形態３では、電圧制御発振器１１の出力周波数をｆｃｋとする信号情報を信号保持回路１５で保持する方式について述べた。しかしながら、温度変化や製造ばらつきによって、電圧制御発振器１１の出力周波数がｆｃｋとなる信号の値は変動する。その結果、信号保持回路１５および信号加算回路１６を用いても電圧制御発振器１１の出力周波数がｆｃｋとはならず、位相同期ループが収束するまでの時間も長くなる。
【００５５】
そこで、周波数検出・信号補正回路１８により、電圧制御発振器１１の出力周波数を検出してその変動を検出し、保持している信号情報を補正した上で信号（電圧または電流）を出力することで、電圧制御発振器１１がｆｃｋとなる信号の値が変動しても補正効果により電圧制御発振器１１の出力周波数はｆｃｋとなる。そのため、周波数同期ループが収束するまでの時間を短縮できる。結果、位相同期ループの収束時間を短縮でき、データ伝送効率の劣化を防止できる。
【００５６】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００５７】
１  同相合成回路（信号合成手段）、２  クロックデータ再生（ＣＤＲ）回路、３  分配回路、４  同相合成回路、５  差動合成回路、６  周波数比較回路（ＦＤ）、７  周波数同期ループ用ループフィルタ（Ｆ−ＬＦ）、８  位相比較回路（ＰＤ）、９  位相同期ループ用ループフィルタ（Ｐ−ＬＦ）、１０  加算回路、１１  電圧制御発振器、１２  Ｎ分周回路、１３  データリタイミング回路、１４  スイッチ回路、１５  信号保持回路、１６  信号加算回路、１７  周波数同期ループ用オフセット印加型ループフィルタ（オフセットＦ−ＬＦ）、１８  周波数検出・信号補正回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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