(57)【要約】【課題】素子分離膜を形成して素子分離性能を向上させ、かつ基板上の段差も小さくして微細化が容易になるようにすること。【解決手段】ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子である。Ｐ型基板２１上に離間して設けられた複数の素子分離膜２７と、素子分離膜２７間で、かつＰ型基板中に設けられたＮ型コンタクト領域２８と、素子分離膜２７上に設けられた層間絶縁膜３０と、Ｎ型コンタクト領域２８上に層間絶縁膜３０に設けられたコンタクトホールに設けられた配線３２とを備えている。【選択図】図１２
2013171917.tif 000002
【特許請求の範囲】
【請求項１】
ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子の製造方法において、
まず、Ｐ型基板を準備して、該Ｐ型基板上にパッド酸化膜とＳｉＮ層を積層形成する工程と、
次に、前記パッド酸化膜と前記ＳｉＮ層のパターンを形成する工程と、
次に、前記Ｐ型基板中にＮ型不純物を注入する部分以外の前記パッド酸化膜と前記ＳｉＮ層の積層部分にレジストを塗布して、前記Ｐ型基板中に前記Ｎ型不純物を注入する工程と、
次に、Ｎ型不純物拡散を行って前記Ｐ型基板中にＮ型ウェルを形成する工程と、
次に、Ｐ型基板上に離間して複数の素子分離膜を形成する工程と、
次に、前記Ｎ型ウェル中にＮ型コンタクト領域を形成する部分以外の前記Ｎ型ウェルの両端部にレジストを塗布して、前記Ｎ型ウェル中に前記Ｎ型コンタクト領域を形成する工程と、
次に、前記Ｐ型基板の全面に層間絶縁膜を形成する工程と、
次に、前記Ｎ型コンタクト領域上の前記層間絶縁膜を除去してコンタクトホールを形成する工程と、
次に、前記コンタクトホールに配線を形成する工程とを有し、
前記素子分離膜を、形成前の前記ＳｉＮ層のパターンをマスクとしてウェルを形成し、前記素子分離膜の形成後の該素子分離膜のパターンをマスクとして前記コンタクト領域を形成することを特徴とするホール素子の製造方法。
【請求項２】
請求項１に記載のホール素子の製造方法を用いて製造されたホール素子であって、ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子において、
Ｐ型基板上に離間して設けられた複数の素子分離膜と、
該素子分離膜間で、かつ前記Ｐ型基板中に設けられたＮ型コンタクト領域と、
前記素子分離膜上に設けられた層間絶縁膜と、
前記Ｎ型コンタクト領域上で、かつ前記層間絶縁膜に設けられたコンタクトホールに設けられた配線と
を備えていることを特徴とするホール素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子及びその製造方法に関し、より詳細には、素子分離膜を形成して素子分離性能を向上させ、かつ基板上の段差も小さくして微細化が容易になるようにしたホール素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の磁気検出装置としては様々な装置があるが、その中の一つであるホール素子は、容易に半導体基板上に形成できるため、周辺回路が集積可能であり、小型軽量、直流磁界の検出が可能等の優れた性質がある。
例えば、２つのＮ＋型拡散層に電圧を印加し、紙面に垂直な方向に磁界をかけると、Ｎ型エピタキシャル層中を流れる電子はローレンツ力を受け、流れと直角の方向に進もうとする力が生じる。この結果、２つのＮ＋型層の間には、印加磁界に比例した電位差が生じ、磁界を検出することができるというものである。
【０００３】
しかしながら、このような従来の磁気検出装置の製造方法においては、第１のマスクのパターンを半導体基板にパターニングして、この半導体基板に第２のマスクを位置合わせして配置して、第２のマスクのパターンを半導体基板上にパターニングしていたために、この位置合わせの誤差から半導体基板へのパターニングの誤差が生じてしまい、電極とエピタキシャル層の相対位置がずれてしまい電気力線が乱れ、オフセット電圧が生じてしまっていった問題があった。
【０００４】
また、上述した半導体基板とマスクの位置合わせ作業は、機械によって行われるために処理するウエハごとに生じるオフセット電圧にもバラツキが生じてしまうという問題があった。つまり、ホール素子のウェル領域とコンタクト領域を別々にマスクでパターニングして形成する場合、パターニングの位置あわせの誤差が生じ、ウェル領域とコンタクト領域の相対位置がずれてオフセット電圧が発生してしまうという問題があった。
そこで、例えば、特許文献１に見られるような、磁気検出装置のオフセット電圧を低減する製造方法が提案されている。この特許文献１のものは、１枚のマスクで同時に形成した酸化膜のスルーホールをマスクとしてウェル領域、コンタクト領域を形成することで、両者の相対的な位置ズレを生じないようにしたものである。
【０００５】
図１（ａ），（ｂ）は、上述した特許文献１に記載された第１実施例を説明するための工程図である。図１（ａ）に示しように、まず、Ｐ型基板１上にＮ型エピタキシャル層２を成長させ、更にその上に酸化膜３を全面に形成する。次に、マスク５を用いて酸化膜３をフォトエッチングにより選択的に除去してスルーホール４を形成する。さらに、図１（ｂ）に示すように、スルーホール４部分と、Ｐ型基板１上の酸化膜３の一部分を除去してコンタクトホールを形成して、アルミ電極６を形成してホール素子が完成する。
【０００６】
図２（ａ），（ｂ）は、上述した特許文献１に記載された第３実施例を説明するための工程図である。Ｎ型基板１０上に酸化膜１１を形成して、更に酸化膜１１上にレジスト膜を全面に形成する。次いで、マスクをレジスト膜上に配置して、レジスト膜を選択的に除去する。次に、フォトエッチングにより、酸化膜１１を選択的にエッチングして、スルーホール１８を形成する。次いで、図２（ａ）に示すように、スルーホール１８からイオン打ち込み法などでＰ型不純物を注入する。次に、注入されたＰ型不純物を各々が重なりあうまで熱拡散させ、Ｐ型拡散層１４を形成する。次いで、スルーホール１８から多量のＰ型不純物を注入してＰ＋型コンタクト領域１５を形成する。最後に、図２（ｂ）に示すように、スルーホール１８にアルミ電極１６を形成し、ホール素子が完成する。
【０００７】
上述した第１実施例においては、ホール素子領域のＮ型エピタキシャル層とＰ型基板上のアルミ電極層の段差が大きくなるため、ＬＳＩ中にホール素子を形成する場合に、微細化が難しくなる。また、上述した第３実施例では、Ｐ型拡散領域とＰ型コンタクト領域のスルーホールの共通化により、エピタキシャル層の形成なしでホール素子を形成でき、Ｐ型コンタクト領域とＮ型基板上のアルミ電極層の段差も発生しない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−１３６４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、コンタクト領域のスルーホールに注入した不純物でウェル領域を形成するため、高温、長時間の熱拡散が必要になり、均一性も得にくい。さらに、ＬＳＩ中にホール素子を形成する場合、例えば、熱拡散させないレトログレードウェルを必要とするＭＯＳなどを同一基板上に形成する場合には、Ｐ型拡散領域の熱拡散の後にレトログレードウェルを形成する必要があり、その領域では酸化膜の開口領域を形成する必要があるため、結果的にはアルミ電極層の段差が発生してしまう。
【００１０】
さらに、上述した特許文献１に記載の発明では、ＰＮ接合による素子分離を行っているが、ＬＳＩ中にホール素子を形成するような微細化プロセスでは、素子分離が十分に行えず、ＬＯＣＯＳ（素子分離膜）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；シャロー・トレンチ・アイソレーション）などの酸化膜による分離が必要になると考えられる。
【００１１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、素子分離膜を形成して素子分離性能を向上させ、かつ基板上の段差も小さくして微細化が容易になるようにしたホール素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子の製造方法において、まず、Ｐ型基板を準備して、該Ｐ型基板上にパッド酸化膜とＳｉＮ層を積層形成する工程と、次に、前記パッド酸化膜と前記ＳｉＮ層のパターンを形成する工程と、次に、前記Ｐ型基板中にＮ型不純物を注入する部分以外の前記パッド酸化膜と前記ＳｉＮ層の積層部分にレジストを塗布して、前記Ｐ型基板中に前記Ｎ型不純物を注入する工程と、次に、Ｎ型不純物拡散を行って前記Ｐ型基板中にＮ型ウェルを形成する工程と、次に、前記Ｐ型基板上に離間して複数の素子分離膜を形成する工程と、次に、前記Ｎ型ウェル中にＮ型コンタクト領域を形成する部分以外の前記Ｎ型ウェルの両端部にレジストを塗布して、前記Ｎ型ウェル中に前記Ｎ型コンタクト領域を形成する工程と、次に、前記Ｐ型基板の全面に層間絶縁膜を形成する工程と、次に、前記Ｎ型コンタクト領域上の前記層間絶縁膜を除去してコンタクトホールを形成する工程と、次に、前記コンタクトホールに配線を形成する工程とを有し、前記素子分離膜を、形成前の前記ＳｉＮ層のパターンをマスクとしてウェルを形成し、前記素子分離膜の形成後の該素子分離膜のパターンをマスクとして前記コンタクト領域を形成することを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載のホール素子の製造方法を用いて製造されたホール素子であって、ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子において、Ｐ型基板上に離間して設けられた複数の素子分離膜と、該素子分離膜間で、かつ前記Ｐ型基板中に設けられたＮ型コンタクト領域と、前記素子分離膜上に設けられた層間絶縁膜と、前記Ｎ型コンタクト領域上で、かつ前記層間絶縁膜に設けられたコンタクトホールに設けられた配線とを備えていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、素子分離としてＬＯＣＯＳを形成するような製造方法を利用することにより、素子分離性能が向上し、かつ基板上の段差も小さくできるため、微細化が容易になる。
また、ＬＯＣＯＳ形成前のＳｉＮパターンをマスクとしてホール素子のウェル領域を形成することにより、プロセスフローの初期段階で熱拡散を行うので、以降に形成する同一基板上の他素子への影響を抑制することが出来る。
【００１５】
さらに、ＬＯＣＯＳをマスクとしてウェルを形成する場合に比べ、不純物が注入される開口領域を広く取ることが出来るため、少量の熱量で均一なウェルを形成することが出来る。当然ながら、ＬＯＣＯＳパターンはＳｉＮパターンの開口領域に自己整合的に形成されるため、ウェル領域とコンタクト領域の相対的な合わせズレは生じず、オフセット電圧を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】（ａ），（ｂ）は、特許文献１に記載された第１実施例を説明するための工程図である。
【図２】（ａ），（ｂ）は、上述した特許文献１に記載された第３実施例を説明するための工程図である。
【図３】本発明に係るホール素子の製造方法を説明するための工程図（その１）である。
【図４】本発明に係るホール素子の製造方法を説明するための工程図（その２）である。
【図５】本発明に係るホール素子の製造方法を説明するための工程図（その３）である。
【図６】本発明に係るホール素子の製造方法を説明するための工程図（その４）である。
【図７】本発明に係るホール素子の製造方法を説明するための工程図（その５）である。
【図８】本発明に係るホール素子の製造方法を説明するための工程図（その６）である。
【図９】本発明に係るホール素子の製造方法を説明するための工程図（その７）である。
【図１０】本発明に係るホール素子の製造方法を説明するための工程図（その８）である。
【図１１】本発明に係るホール素子の製造方法を説明するための工程図（その９）である。
【図１２】本発明に係るホール素子の製造方法を説明するための工程図（その１０）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施例について説明する。  
図３乃至図１２は、本発明に係るホール素子の製造方法を説明するための工程図である。本発明に係るホール素子の製造方法は、素子分離としてＬＯＣＯＳ（素子分離膜）を形成するような製造方法において、ＬＯＣＯＳの形成前のＳｉＮパターンをマスクとしてウェル（ＷＥＬＬ）領域を形成し、ＬＯＣＯＳの形成後のＬＯＣＯＳパターンをマスクとしてコンタクト領域を形成するものである。
【００１８】
まず最初に、図３に示すように、Ｐ型基板２１を準備する。次に、図４に示すように、Ｐ型基板２１上にパッド酸化膜２２とＳｉＮ層２３を積層形成する。次に、図５に示すように、パッド酸化膜２２とＳｉＮ層２３のパターンを形成する。次に、図６に示すように、Ｐ型基板２１中にＮ型不純物２４を注入する部分以外のパッド酸化膜２２とＳｉＮ層２３の積層部分にレジスト２５を塗布して、Ｐ型基板２１のパッド酸化膜２２とＳｉＮ層２３及びレジスト２５によって覆われていない領域にＮ型不純物２４を注入する。次に、図７に示すように、Ｐ型基板２１中に注入したＮ型不純物２４同士が重なり合うまで熱拡散を行い、Ｐ型基板２１中にＮ型ウェル２６を形成する。次に、図８に示すように、熱酸化法により、Ｐ型基板２１上のパッド酸化膜２２とＳｉＮ層２３によって覆われていない領域に、選択的にＬＯＣＯＳ（素子分離膜）２７を形成する。次に、図９に示すように、Ｎ型ウェル２６中にＮ型コンタクト領域２８を形成する部分以外のＮ型ウェル２６の両端部にレジスト２９を塗布して、Ｎ型ウェル２６中のＬＯＣＯＳ（素子分離膜）２７及びレジスト２９によって覆われていない領域にＮ型不純物を注入し、Ｎ型コンタクト領域２８を形成する。次に、図１０に示すように、Ｐ型基板２１の全面に層間絶縁膜３０を形成する。次に、図１１に示すように、Ｎ型コンタクト領域２８上の層間絶縁膜３０を除去してコンタクトホール３１を形成する。次に、図１２に示すように、コンタクトホール３１にＡＬ配線３２を形成する。
【００１９】
このように、本発明に係るホール素子の製造方法は、素子分離としてＬＯＣＯＳを形成するような製造方法において、ＬＯＣＯＳの形成前のＳｉＮパターンをマスクとしてウェル領域を形成し、ＬＯＣＯＳの形成後のＬＯＣＯＳパターンをマスクとしてコンタクト領域を形成する。
このような製造方法により、ＬＯＣＯＳの形成前のＳｉＮパターンをマスクとしてホール素子のウェル領域を形成することにより、プロセスフローの初期段階で熱拡散を行うので、以降に形成する同一基板上の他素子への影響を抑制することが出来る。さらに、ＬＯＣＯＳをマスクとしてウェルを形成する場合に比べ、インプラが注入される開口領域を広く取ることが出来るため、少量の熱量で均一なウェルを形成することが出来る。当然ながら、ＬＯＣＯＳパターンはＳｉＮパターンの開口領域に自己整合的に形成されるため、ウェル領域とコンタクト領域の相対的な合わせズレは生じず、オフセット電圧を抑制できる。
【００２０】
本発明に係るホール素子の構成を図１２に基づいて説明する。  
本発明は、上述したホール素子の製造方法を用いて製造されたホール素子であって、ウェル領域とコンタクト領域の相対的な位置ズレをなくすようにするホール素子において、Ｐ型基板２１上に設けられた素子分離膜２７と、該素子分離膜２７間で、かつ前記Ｐ型基板中に設けられたＮ型コンタクト領域２８と、前記素子分離膜２７上に設けられた層間絶縁膜３０と、前記Ｎ型コンタクト領域２８上に前記層間絶縁膜３０に設けられたコンタクトホールに設けられたＡＬ配線３２とを備えている。
【００２１】
このような構成により、ホール素子のウェル領域とコンタクト領域の相対的な位置ズレがなく、かつ微細化のＬＳＩ中に形成する場合でも、十分な素子分離ができ、配線層の段差が小さく、容易に均一なウェル領域を形成でき、かつ同一基板上に形成する他素子への影響を抑制できるホール素子が実現できる。
【符号の説明】
【００２２】
１  Ｐ型基板
２  Ｎ型エピタキシャル層
３，１１  酸化膜
４，１８  スルーホール
５  マスク
６，１６  アルミ電極
１０  Ｎ型基板
１４  Ｐ型拡散層
１５  Ｐ＋型コンタクト領域
２１  Ｐ型基板
２２  パッド酸化膜
２３  ＳｉＮ層
２４  Ｎ型不純物
２５  レジスト
２６  Ｎ型ウェル
２７  ＬＯＣＯＳ（素子分離膜）
２８  Ｎ型コンタクト領域
２９  レジスト
３０  層間絶縁膜
３１  コンタクトホール
３２  ＡＬ配線
【図１】
2013171917.tif 000003
【図２】
2013171917.tif 000004
【図３】
2013171917.tif 000005
【図４】
2013171917.tif 000006
【図５】
2013171917.tif 000007
【図６】
2013171917.tif 000008
【図７】
2013171917.tif 000009
【図８】
2013171917.tif 000010
【図９】
2013171917.tif 000011
【図１０】
2013171917.tif 000012
【図１１】
2013171917.tif 000013
【図１２】
2013171917.tif 000014