(57)【要約】【課題】バスシステムにおいて、簡易な回路構成により、処理の順序保証を維持しつつ、主装置を速やかに解放して主装置およびバスの使用効率を高めること。【解決手段】バス中継装置１００は、集積回路内部のバスで接続された主装置と従装置との間に挿入され、主装置がバスを介して従装置からの応答を要求する書き込み処理を中継する。第１の回路部１１０には主装置からの第１クロック、制御信号、およびデータが入力され、第２の回路部１２０には従装置からの第２クロック、制御信号、およびデータが入力される。第１の回路部１１０は、主装置からデータの書き込み要求を受けた場合、第２の回路部１２０が従装置からの応答を受け取るのを待たずに、主装置に応答を返すことで、ライト完了応答を疑似的に発生させ、主装置を速やかに解放する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
集積回路内部のバスで接続される主装置と従装置との間に配置され、前記主装置が前記バスを介して前記従装置からの応答を要求する書き込み処理を中継するバス中継装置であって、
前記主装置からの第１クロックが入力され、前記主装置との間で制御信号およびデータを送受信する第１の回路部と、
前記従装置からの第２クロックが入力され、前記従装置との間で制御信号およびデータを送受信する第２の回路部を備え、
前記主装置からデータの書き込み要求を受けた場合、前記第２の回路部が前記従装置からの応答を受け取るのを待たずに、前記第１の回路部は前記主装置に応答を返すことを特徴とするバス中継装置。
【請求項２】
前記第１の回路部は、前記主装置との間でリクエスト信号およびレスポンス信号を含むハンドシェイク用の制御信号を送受信するステートマシンを有し、該ステートマシンは前記主装置からリクエスト信号を受信した場合、書き込みおよび読み出しの判別を行い、書き込みと判定した場合に、レスポンス信号を前記主装置に返送して書き込み処理の状態に移行することを特徴とする請求項１に記載のバス中継装置。
【請求項３】
前記ステートマシンは、ハンドシェイクが完了するまでの間、前記主装置から新たなリクエスト信号を受けても応答しないことを特徴とする請求項２に記載のバス中継装置。
【請求項４】
請求項１から３のいずれか１項に記載のバス中継装置と、前記主装置および従装置を搭載するデータ処理装置であって、
前記第２クロックの周波数は前記第１クロックの周波数よりも低いことを特徴とするデータ処理装置。
【請求項５】
前記主装置と送受信する複数のバス中継装置と、
前記複数のバス中継装置にそれぞれ接続されて前記第２クロックに従って動作する複数の従装置と、
前記複数の従装置に接続されたデバイスを備え、
前記主装置は、前記複数の従装置に対して連続して書き込み要求を行って前記デバイスを制御する場合、インターリーブ制御により前記複数のバス中継装置を介して前記従装置を切り替えてそれぞれへのアクセスを行うことを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
前記主装置および前記複数のバス中継装置に前記第１クロックを供給するとともに、ビデオクロック又は該ビデオクロックを逓倍もしくは分周したクロックである前記第２クロックを前記バス中継装置に供給するクロック供給手段を備えることを特徴とする請求項５に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内の複数のモジュール間を接続するバス中継装置とこれを備えたデータ処理装置に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）内の複数のモジュール間を接続するオンチップバスには、ＡＸＩやＯＣＰといった所謂業界標準バスが多く用いられ、レスポンスを要求する書き込み転送（以下、ノンポステッドライトと称する）がサポートされている。ＡＸＩは“Advanced eXtensible Interface”の略号であり、ＯＣＰは“Open Core Protocol”の略号である。ノンポステッドライトの使用によりアクセスの順序保証が可能となるため、主装置（マスタ）は、発行したライトトランザクションが発行先に到達したことを確認した上で次の動作に移る制御を、割り込みを用いずに行える。
【０００３】
一方、近年のＬＳＩに搭載されるバスシステムは、性能とコストのバランスをとるため、インターコネクトやバスブリッジ等のバス中継装置を用いて階層的に構成される。例えば、高速なモジュールはＡＸＩ等の高速なインターフェースをもつクロスバー方式のインターコネクトに接続される。一方で、低速なモジュールはブリッジを介してＡＨＢ（Advanced High-Performance Bus）やＡＰＢ（Advanced Peripheral Bus）といった比較的低速なシェアード方式のバスに接続される。
【０００４】
階層構成をもつバスシステムに接続されたＣＰＵ（中央演算処理装置）がペリフェラル（周辺デバイス）のレジスタアクセスを行う際には、以下の問題がある。
まずＣＰＵは高速なモジュールであり、ペリフェラルのレジスタは低速なモジュールであるため、アクセス経路が複数の階層を跨いで行われる結果、アクセスレイテンシが大きくなる。更にペリフェラルのレジスタへのアクセス時には、ノンポステッドライトが使用されるため、リクエストとレスポンスの両方に対してアクセスレイテンシの増加が影響する。その結果、レスポンスが返るまでの間、ＣＰＵがレスポンス待ちでアイドル状態に入ってしまうと、ＣＰＵとそのアクセスバスが非効率な挙動になることがある。また、この問題はペリフェラルがＣＰＵとは異なるクロックで動作している場合に、異なるクロック間でのハンドシェイクによってさらに顕著になってしまう。
【０００５】
上記の問題に対して、特許文献１に開示の装置では、マスタ口でトランザクションのキューイングを行うことで、マスタの解放を速くしつつ、読み出し要求に応じてキューの中身をフラッシュするという制御を行う。これにより、順序保証を行いつつ、マスタ口での見かけ上のアクセスレイテンシを減らすことができる。また特許文献２では、バスに順序制御を行うべきか否かの情報を付加し、順序保証が必要なトランザクションのキューイングを行う。これにより、順序保証を行いつつマスタ口での見かけ上のアクセスレイテンシを減らすことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−８２９０１号公報
【特許文献２】特開平１１−１１０３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の技術においては、ノンポステッドライトをポステッドライトに見せかけるためのキューイングやアクセス監視を行うための回路が必要となるため、回路構成の複雑化およびコスト上昇を招く原因となる。また、標準バスにおいて順序保証のための特殊なサイドバンド信号を設けることは、他のモジュールとの接続性を阻害するため困難である。あるいは、そのような拡張が不可能な場合もある。
本発明の課題は、順序保証に伴うアクセスレイテンシの増加と、その改善のための構成の複雑化である。すなわち、本発明は簡易な回路構成により、処理の順序保証を維持しつつ、主装置を速やかに解放して主装置およびバスの使用効率を高めることを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る装置は、集積回路内部のバスで接続される主装置と従装置との間に配置され、前記主装置が前記バスを介して前記従装置からの応答を要求する書き込み処理を中継するバス中継装置であって、前記主装置からの第１クロックが入力され、前記主装置との間で制御信号およびデータを送受信する第１の回路部と、
前記従装置からの第２クロックが入力され、前記従装置との間で制御信号およびデータを送受信する第２の回路部を備え、前記主装置からデータの書き込み要求を受けた場合、前記第２の回路部が前記従装置からの応答を受け取るのを待たずに、前記第１の回路部は前記主装置に応答を返すことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、簡易な回路構成により、処理の順序保証を維持しつつ、主装置を速やかに解放することで主装置およびバスの使用効率を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るバス中継装置の機能ブロック図である。
【図２】ライト時のタイミングチャートである。
【図３】リード時のタイミングチャートである。
【図４】ステートマシンA１１１の処理を説明するフローチャートである。
【図５】ステートマシンB１２１の処理を説明するフローチャートである。
【図６】図７とともに本発明に係るデータ処理装置を説明するために、撮像装置の構成の要部を示す機能ブロック図である。
【図７】インターリーブ制御による処理を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下に図面を参照して、本発明の各実施形態を詳細に説明する。
【００１２】
［第１実施形態］
本発明に係るバス中継装置の第１実施形態として、非同期ハンドシェイク機能を備えたバスブリッジの実施形態を詳細に説明する。
図１は本実施形態に係るバスブリッジ１００の内部構成例を示す機能ブロック図である。
まず、集積回路内部で主装置と従装置を接続するバスについて説明する。説明を簡単にするため、ＡＸＩやＯＣＰとは異なる信号構成としている。このバスは、ハンドシェイク用の制御信号（ハンドシェイク信号）としてリクエスト信号（以下、reqと略記する）とレスポンス信号（以下、ackと略記する）の信号線と、これに付随するリード／ライト判別信号の信号線およびデータバスで構成されている。このバスはライト／リード時ともにackを必要とするため、ノンポステッドライトをサポートしている。以下では、主装置側の要素をAおよびaの記号で区別し、従装置側の要素をBおよびbの記号で区別する。
【００１３】
バスブリッジ１００は不図示の主装置と従装置と間に配置される。バスブリッジ１００には主装置とのハンドシェイク信号（以下、ctrl_aと記し、req_a、ack_a及び不図示のリード／ライト信号を含む）、および転送データ（以下、data_aと記す）が入力される。さらには主装置から、第１クロック（以下、clk_aと記す）がバスブリッジ１００に入力される。また、バスブリッジ１００には、不図示の従装置とのハンドシェイク信号（以下、ctrl_bと記し、req_b、ack_b及び不図示のリード／ライト信号を含む）、および転送データ（以下、data_bと記す）が入力される。さらには従装置から、第２クロック（以下、clk_bと記す）がバスブリッジ１００に入力される。第２クロックclk_bの周波数は第１クロックclk_aの周波数よりも低い。
【００１４】
バスブリッジ１００は、主装置との間で信号を送受信する第１の回路部（以下、第１ドメインという）１１０と、従装置との間で信号を送受信する第２の回路部（以下、第２ドメインという）を備える。第１ドメイン１１０は第１クロックclk_aに従って動作し、第２ドメイン１２０は第２クロックclk_bに従って動作する。各クロックドメインは、ステートマシンA１１１およびB１２１と、非同期ハンドシェイク用のフリップフロップ１１２，１１３および１２２，１２３をそれぞれ備える。つまり、第１ドメイン１１０は、ステートマシンA１１１と、フリップフロップ１１２，１１３を備える。フリップフロップ１１２，１１３は縦列接続とされ、これらには第１クロックclk_aが入力される。フリップフロップ１１２にはステートマシンB１２１からの信号が入力され、フリップフロップ１１３は、第１クロックclk_aおよびフリップフロップ１１２の出力信号を受けて動作し、その出力信号はステートマシンA１１１に入力される。また、第２ドメイン１２０は、ステートマシンB１２１と、フリップフロップ１２２，１２３を備える。フリップフロップ１２３，１２２は縦列接続とされ、これらには第２クロックclk_bが入力される。フリップフロップ１２３にはステートマシンA１１１からの信号が入力され、フリップフロップ１２２は、第２クロックclk_bおよびフリップフロップ１２３の出力信号を受けて動作し、その出力信号はステートマシンB１２１に入力される。
【００１５】
次に、上記構成のバスブリッジ１００における具体的な動作について、図２および図３のタイミングチャートを用いて説明する。なお、各信号およびフラグの値については、正論理（Ｈレベルを「１」）とする。
図２は、バスブリッジ１００においてライト処理を行う際のタイミングチャートである。state_a/bに示す状態として、IDLE_A/B（アイドル）、WR_PROC_A/B（書き込み処理）、POST_A/B（ポスト）の各ステートを示す。また、validフラグおよびdoneフラグをそれぞれ示す。本例ではvalid_aフラグの信号の立上りから立下りまでの期間がWR_PROC_Aステートに対応する。valid_a_1bはvalid_a_2bに対してclk_bの１クロックサイクルだけ先行している。また、done_bフラグの信号の立上りから立下りまでの期間がPOST_Bステートに対応し、done_b_1aはdone_b_2aに対してclk_aの１クロックサイクルだけ先行している。
【００１６】
図中、破線枠T201に示すように、書き込み要求があった場合にステートマシンA１１１は主装置からのリクエストreq_aに対し、最短時間（本例ではclk_aの１クロックサイクル）でレスポンスack_aを返すように制御を行う。これにより、主装置は速やかに解放され、次の動作を行える。また、このタイミングでライトデータがラッチされ(不図示)、ステートマシンB１２１へ送出される。これと並行して破線枠T202に示すように、ステートマシンA１１１とB１２１との間では、validフラグおよびdoneフラグを用いてハンドシェイクが行われる。その際、非同期のハンドシェイクが行われるため、これに費やされるサイクル数は大きくなる。
ステートマシンA１１１は、ハンドシェイクが完了するまでの間、IDLE_Aステートに戻らず、この間に主装置から新たなreq_aを受けても応答しない。ステートマシンB１２１は、破線枠T203に示すように、ハンドシェイクの結果であるvalidフラグ（valid_a_2b参照）を受けてreq_bを従装置に送出し、その結果としてack_bを受けてdoneフラグ（done_b参照）を制御する。
【００１７】
図３は、バスブリッジ１００においてリード処理を行う際のタイミングチャートである。state_a/bにて、リード処理ステートをRD_PROC_A/Bで示す。
図中の破線枠T301に示すように、リード時にて、ステートマシンA１１１が主装置からの読み出し要求req_aに対してack_aを返送するタイミングは、ハンドシェイクが成立しステートマシンA１１１がPOST_Aステートとなったタイミングである。これに対しハンドシェイクは破線枠T302に示す期間継続し、この間にステートマシンA１１１が主装置から新たなreq_aを受けても応答しない。
なお、破線枠T302およびT303内においては、図２の破線枠T202およびT203と同様の動作が行われるため、それらの説明を割愛する。
【００１８】
次にステートマシンA１１１およびB１２１の制御について、図４および図５のフローチャートを用いてそれぞれ説明する。
図４は、ステートマシンA１１１の制御を説明するフローチャートである。まず、アイドル状態を示すIDLE_Aステート（Ｓ４０１）を経て、req_aの値が１であるか否かが判定される（Ｓ４０２）。req_aの値が１になるとＳ４０３に進み、validフラグ（図２のvalid_a,valid_a_1b/2b参照）の値が１に設定される。またreq_aの値がゼロであれば、Ｓ４０１に戻る。
Ｓ４０４はライトまたはリードの判別処理であり、ライト時にはＳ４０５に進み、ステートマシンA１１１はack_aを主装置に返送した後、状態はWR_PROC_Aステートへと移行する（Ｓ４０６）。WR_PROC_Aステートにおいて、Ｓ４０７ではdoneフラグの値が１になったか否かが判定される。doneフラグ（図２のdone_b_2a参照）の値が１になるとＳ４０８に進み、doneフラグの値がゼロの場合、Ｓ４０６に戻る。Ｓ４０８にてvalidフラグの値が０に設定された後、状態はPOST_Aステートへと移行する（Ｓ４０９）。POST_Aステートにおいて、Ｓ４１０ではdoneフラグ（図２のdone_b_2a参照）の値がゼロになったか否かが判定される。doneフラグの値がゼロになった場合、Ｓ４０１のIDLE_Aステートへ戻る。
【００１９】
一方、Ｓ４０４での判定結果がリードであった場合、状態はRD_PROC_Aステートへと移行する（Ｓ４１１）。RD_PROC_Aステートにおいて、Ｓ４１２ではdoneフラグ（図３のdone_b_2a参照）の値が０から１に変化したか否かが判定される。doneフラグの値が１になると、Ｓ４１３に進み、ステートマシンA１１１はack_aを主装置に返送し、Ｓ４０８に処理を進める。なお、Ｓ４１２でdoneフラグの値がゼロの場合、Ｓ４１１に戻る。
ライト時とリード時とで、ack_aを主装置へ返すタイミング（Ｓ４０５、Ｓ４１３参照）が異なっていることに注意を要する。
【００２０】
図５は、ステートマシンB１２１の制御を説明するフローチャートである。まず、アイドル状態のIDLE_Bステート（Ｓ５０１）を経て、Ｓ５０２ではvalidフラグ（図２のvalid_a_2b参照）の値が１になったか否かが判定される。validフラグの値が１になると、Ｓ５０３に進み、req_bの値が１に設定される。Ｓ５０４でライトまたはリードの判別処理が行われ、ライト時には、状態がWR_PROC_Bステートへ移行する（Ｓ５０５）。また、リード時には、状態がRD_PROC_Bステートへ移行する（Ｓ５１１）。WR_PROC_BまたはRD_PROC_Bのステートにおいて、次のＳ５０６ではack_bの値が１になったか否かが判定される。ack_bの値が１になると、doneフラグ（done_b参照）が１に設定され（Ｓ５０７）、状態はPOST_Bステートへと移行する（Ｓ５０８）。POST_Bステートにおいて、Ｓ５０９ではvalidフラグ（valid_a_2b参照）の値がゼロになったか否かが判定される。Validフラグの値がゼロになると、doneフラグ（done_b参照）の値がゼロに設定され（Ｓ５１０）、状態はＳ５０１のIDLE_Bステートへ戻る。
【００２１】
第１実施形態のバスブリッジはライト時のack_a、つまり完了応答を疑似的に発生させることで主装置を速やかに解放しつつ、内部のステートマシン間でハンドシェイクを行うことでトランザクションの転送が可能な構成となっている。またハンドシェイクの最中には、別のトランザクションに対して応答しない構成とすることで順序保証を実現できる。よって、順序保証に伴うアクセスレイテンシの増加と、その改善のための構成の複雑化という第１の課題が解決される。
以上のように、第１実施形態によれば、ＣＰＵが周辺デバイスに対してレジスタへのライトアクセスを行う際、速やかにＣＰＵを解放することで、バスおよびＣＰＵの使用効率を高めることができる。
【００２２】
［第２実施形態］
次に本発明の第２実施形態に係るデータ処理装置を説明する。
第１実施形態で説明したバスブリッジを搭載したバスシステムでは、バスブリッジ経由で同じ従装置に対して連続した書き込み処理を行うと、２回目以降のリクエストに対する応答時に待たされる場合がある。そこで、このような連続したアクセスにおける待ち時間の発生を第２の課題とし、以下では撮像装置を例にして説明する。
【００２３】
図６は撮像装置６００の内部構成例を示す機能ブロック図である。なお、本実施形態では主に表示部の制御を説明し、それ以外の機能ブロックについては説明を省略する。
図６において、外部に接続したＬＣＤ（液晶表示装置）６２０を制御するため、撮像装置６００は表示制御部６０２およびシリアル通信制御部６０３を備える。表示制御部６０２は、ＬＣＤ６２０で表示する画像データを送出する。シリアル通信制御部６０３は、ＬＣＤ６２０に対する表示設定を行う。主装置を構成するＣＰＵ６０１およびインターコネクト６１０は、バスブリッジ６１１および６１２をそれぞれ経由して表示制御部６０２とシリアル通信制御部６０３を制御する。バスブリッジ６１１および６１２は、第１実施形態で説明したバスブリッジ１００と同様の構成を有する。クロック供給部６３０は、システムクロック（clk_sysと記す）、ビデオクロック（clk_vidと記す）、シリアルクロック（clk_serと記す）を生成して各部に供給する。システムクロックは第１クロックに相当し、ビデオクロックやシリアルクロックは第２クロックに相当する。なお、本実施形態ではビデオクロックをそのまま使用するが、ビデオクロックを逓倍または分周したクロックを第２クロックとして使用することもできる。
【００２４】
ＣＰＵ６０１およびインターコネクト６１０はシステムクロックclk_sysで動作する。また表示制御部６０２はビデオクロックclk_vidで動作し、シリアル通信制御部６０３はシリアルクロックclk_serで動作する。よって、表示制御部６０２とシリアル通信制御部６０３のアクセスには、クロック乗り換えのためのバスブリッジ６１１および６１２がそれぞれ必要となる。
ＬＣＤ６２０における画像表示は、シリアル通信制御部６０３によるＬＣＤ６２０の表示設定と、該表示設定に応じた表示制御部６０２からの画像データの送出により実現される。ＬＣＤ６２０に対する画像データの送出と表示設定については、それぞれＣＰＵ６０１から表示制御部６０２およびシリアル通信制御部６０３への各レジスタアクセスにより行う。ここで、前記第２の課題に挙げたように、ＣＰＵ６０１から表示制御部６０２およびシリアル通信制御部６０３に対するアクセスが、どちらか一方に偏ると応答待ち時間が増大してしまう。これを回避するため、本実施形態では、表示制御部６０２とシリアル通信制御部６０３へのレジスタアクセスについてインターリーブ制御を行う。これにより、バスブリッジ６１１および６１２における応答待ち時間が顕在化しないように隠蔽できる。
【００２５】
次に、図７を参照して装置の動作を説明する。図７は、ＬＣＤ６２０を制御する際に、表示制御部６０２およびシリアル通信制御部６０３の各レジスタアクセスに係るインターリーブ制御を行う場合のバスアクセスを例示するタイミングチャートである。
図中のG701はＣＰＵ６０１に関係するバス制御信号のグループを示す。また、G702はバスブリッジ６１１に関係するバス制御信号のグループを示し、第１クロックclk_aはシステムクロックclk_sysであり、第２クロックclk_bはビデオクロックclk_vidまたはこれを逓倍したクロックである。G703はバスブリッジ６１２に関係するバス制御信号のグループを示し、第１クロックclk_aはシステムクロックclk_sysであり、第２クロックclk_bはシリアルクロックclk_serである。T701,T702,T703は異なる時刻を示す。
【００２６】
まず時刻T701において、ＣＰＵ６０１は表示制御部６０２に対し、ＬＣＤ６２０へ送出するデータのための複数のレジスタ設定を行うべくリクエスト（G701のreq参照）を発行する。インターコネクト６１０は、このリクエストを受けるとアクセスアドレス（不図示）に応じて、次のクロックサイクルでバスブリッジ６１１へのリクエスト（G702のreq_a参照）を発行する。バスブリッジ６１１内のステートマシンはアイドル状態であるため、次のクロックサイクルでレスポンス（G702のack_a参照）を返しつつ、並行してバックグラウンド処理で表示制御部６０２へのデータ転送を行う。このレスポンスが次のクロックサイクルでインターコネクト６１０を経由してＣＰＵ６０１に返送されることによりＣＰＵ６０１は解放され、次の動作が可能となる。ＣＰＵ６０１が解放された以降も、ライト動作が完了するまでの間、バスブリッジ６１１内のステートマシンがアイドル状態になることはない。次に時刻T702においてＣＰＵ６０１は、ＬＣＤ６２０の表示設定を行うために、シリアル通信制御部６０３へのアクセスリクエストを発行する。T702の時点ではまだ表示制御部６０２に対するレジスタ設定は残っているが、このタイミングでのアクセスについては、まだバスブリッジ６１１内のステートマシンがバックグラウンドで動作中であるため、待ち時間が発生する。このバックグラウンド処理時間が顕在化しないように隠蔽するために、ＣＰＵ６０１はインターリーブ制御により、別の従装置、すなわちシリアル通信制御部６０３へのアクセスを行う。これ以降は時刻T701の場合と同様の手順でレスポンスack_aがＣＰＵ６０１に返送されることでアクセスが完了する。この際、バスブリッジ６１２内においてもバックグラウンド処理が行われる。次に時刻T703においてＣＰＵ６０１は残りのレジスタ設定を行うべく再び表示制御部６０２にアクセスする。このタイミングではバスブリッジ６１１内におけるバックグラウンド処理が完了しており、リクエストに対するレスポンスは時刻T701の場合と同様のレイテンシで返送される。このような動作を繰り返すことで従装置の処理が切り替えられるので、バスブリッジ６１１および６１２におけるバックグラウンド処理時間による待ち時間を隠蔽できる。
【００２７】
以上のように、第２実施形態では撮像装置等に特有のビデオクロックにより動作するモジュールへのアクセスと、他のモジュールへのアクセスについてインターリーブ制御を行うことで、ＣＰＵおよびバスの使用効率を高めることができる。従って、例えばブランキング期間内でのパラメータ設定が可能となり、該設定と並行して別の処理を行うことができる。
【００２８】
なお、前記実施形態にて説明したバス中継装置およびこれを搭載する撮像装置は一例を示すものであり、これに限定されるものではない。また、バス中継装置としてバスブリッジを例に挙げて説明したが、これに限定されず階層化されたバスシステムの経路中のインターコネクト部に同様の機能を実装する形態であってもよい。また前記撮像装置においてはビデオクロックにより動作するモジュールとして表示制御部を挙げたが、ビデオ出力制御部等の他のモジュールに対しても同様に適用可能である。その他、バスブリッジ１００および撮像装置６００の細部構成及び細部動作に関しても、本発明の趣旨を逸脱しない範囲で適宜に変更可能である。
【符号の説明】
【００２９】
１００  バスブリッジ
１１１  ステートマシンA
１２１  ステートマシンB
６００  撮像装置
６０１  ＣＰＵ
６０２  表示制御部
６０３  シリアル通信制御部
６１１，６１２  バスブリッジ
６２０  ＬＣＤ
６３０  クロック供給部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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