(57)【要約】【課題】辺回路の多層配線層の最上層の配線層とバックゲート層との間の抵抗の増加を抑制できる不揮発性半導体記憶装置を提供すること。【解決手段】不揮発性半導体記憶装置は、多層配線層を含む周辺回路を含む。前記周辺回路上には、電気的に書き換え可能な複数のメモリセルが直列に接続されてなる複数のパイプ型メモリストリングが形成されている。前記複数のパイプ型メモリストリングの各々のパイプ部に接するようにバックゲート層が形成されている。前記バックゲート層の下面と、前記下面下の前記多層配線層の最上層の配線層の上面との間には、前記バックゲート層と前記最上層の配線層とを接続するための接続部が形成されている。【選択図】      図３
2013197537.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に形成され、多層配線層を含む周辺回路と、
前記周辺回路上に形成され、電気的に書き換え可能な複数のメモリセルが直列に接続されてなる複数のメモリストリングであって、前記複数のメモリストリングの各々が、基板に対して垂直方向に延びる一対の柱状部および前記一対の柱状部の下端を連結させるように形成された連結部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面および前記電荷蓄積層を取り囲むように形成された導電層とを含む前記複数のメモリストリングと、
前記複数のメモリストリングの各々の前記連結部に接するように形成され、前記連結部にチャネルを形成するトランジスタの制御電極として機能するバックゲート層と、
前記バックゲート層の下面と、前記下面下の前記多層配線層の最上層の配線層の上面との間に形成され、前記バックゲート層と前記最上層の配線層とを接続するための接続部とを具備してなり、
前記接続部および導電層は半導体膜で構成され、
前記最上層の配線層はメタル配線を含んでおり、前記接続部と前記メタル配線との間にはバリアメタル膜が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
基板の表面に形成され、多層配線層を含む周辺回路と、
前記周辺回路上に形成され、電気的に書き換え可能な複数のメモリセルが直列に接続されてなる複数のメモリストリングであって、前記複数のメモリストリングの各々が、基板に対して垂直方向に延びる一対の柱状部および前記一対の柱状部の下端を連結させるように形成された連結部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面および前記電荷蓄積層を取り囲むように形成された導電層とを含む前記複数のメモリストリングと、
前記複数のメモリストリングの各々の前記連結部に接するように形成され、前記連結部にチャネルを形成するトランジスタの制御電極として機能するバックゲート層と、
前記バックゲート層の下面と、前記下面下の前記多層配線層の最上層の配線層の上面との間に形成され、前記バックゲート層と前記最上層の配線層とを接続するための接続部と
を具備してなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記接続部および前記導電層は半導体膜で構成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記最上層の配線層はメタル配線を含んでおり、前記接続部と前記メタル配線との間に設けられたバリアメタル膜をさらに具備してなることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
基板の表面に形成され、多層配線層を含む周辺回路と、
前記周辺回路上に形成され、電気的に書き換え可能な複数のメモリセルが直列に接続されてなる複数のメモリストリングであって、前記複数のメモリストリングの各々が、前記基板に対して垂直方向に延びる一対の柱状部および前記一対の柱状部の下端を連結させるように形成された連結部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面および前記電荷蓄積層を取り囲むように形成された導電層とを含む前記複数のメモリストリングと、
前記複数のメモリストリングの各々の前記連結部に接するように形成され、前記連結部にチャネルを形成するトランジスタの制御電極として機能するバックゲート層と、
前記バックゲート層の下面と、前記下面下の前記多層配線層の最上層の配線層の上面との間に形成され、前記バックゲート層と前記最上層の配線層とを接続するための接続部とを具備してなる不揮発性半導体記憶装置の製造方法であって、
前記基板の表面に、前記多層配線層を含む前記周辺回路を形成する工程と、
前記周辺回路上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記多層配線層の最上層の配線層に達する接続孔を形成する工程と、
前記接続孔を埋め込むように前記層間絶縁膜上に導電膜を形成し、前記導電膜からなる前記接続部および前記導電膜からなる前記バックゲート層を形成する工程と
を具備してなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記層間絶縁膜に前記バックゲート層に対応する溝を形成する工程をさらに具備し、前記溝および前記接続孔を埋め込むように前記導電膜を形成した後、研磨プロセスにより、前記導電膜を平坦化することにより、前記導電膜からなる前記接続部および前記導電膜からなる前記バックゲート層を形成することを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする（微細化する）しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
上記問題を解決するために、メモリ層を３次元的に積層し、一括加工することにより３次元積層メモリを製造する技術が提案されている。
【０００４】
さらに、この一括加工型３次元積層メモリとして、積層方向にＵ字型にＮＡＮＤストリングが複数形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリにおいては、一対のシリコンピラーとこれらを下端において連結するパイプとで１つのＮＡＮＤストリングが構成されている。
【０００５】
ＮＡＮＤストリングのパイプ部はバックゲート層に接続される。バックゲート層は、メモリセルアレイ下の周辺回路の多層配線層の最上層の配線層に接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８７８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、周辺回路の多層配線層の最上層の配線層とバックゲート層との間の抵抗の増加を抑制できる、不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、基板の表面に形成され、多層配線層を含む周辺回路と、前記周辺回路上に形成され、電気的に書き換え可能な複数のメモリセルが直列に接続されてなる複数のメモリストリングとを持つ。ここで、前記複数のメモリストリングの各々は、基板に対して垂直方向に延びる一対の柱状部および前記一対の柱状部の下端を連結させるように形成された連結部を含む半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面および前記電荷蓄積層を取り囲むように形成された導電層とを含む。実施形態の不揮発性半導体記憶装置は、さらに、前記複数のメモリストリングの各々の前記連結部に接するように形成され、前記連結部にチャネルを形成するトランジスタの制御電極として機能するバックゲート層と、前記バックゲート層の下面と、前記下面下の前記多層配線層の最上層の配線層の上面との間に形成され、前記バックゲート層と前記最上層の配線層とを接続するための接続部とを持つ。
【０００９】
実施形態の不揮発性半導体記憶装置の製造方法は、上記実施形態の不揮発性半導体記憶装置を製造する際に、前記基板の表面に、前記多層配線層を含む前記周辺回路を形成する。次に、前記周辺回路上に層間絶縁膜を形成する。次に、前記層間絶縁膜に前記多層配線層の最上層の配線層に達する接続孔を形成する。そして、前記接続孔を埋め込むように前記層間絶縁膜上に導電膜を形成し、前記導電膜からなる前記接続部および前記導電膜からなる前記バックゲート層を形成する。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】実施形態に係る不揮発性半導体記憶装置の概略構成図である。
【図３】実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図４】図３に示すＮＡＮＤストリングの拡大図である。
【図５】比較例の不揮発性半導体記憶装置の構造を示す図である。
【図６】実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図７】図６に続く実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図８】図７に続く実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図９】図８に続く実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１０】図９に続く実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１１】図１０に続く実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１２】他の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１３】図１２に続く他の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１４】別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１５】図１４に続く別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１６】図１５に続く別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１７】さらに別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図
【図１８】図１７に続くさらに別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図１９】図１８に続くさらに別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【図２０】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２１】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２２】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２３】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２４】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【図２５】他の実施形態に係る不揮発性半導体記憶装置の構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１２】
図１は、実施形態に係る不揮発性半導体記憶装置のブロック図を示している。
【００１３】
実施形態の不揮発性半導体記憶装置は、制御装置（駆動装置）１０１、ロウデコーダ１０２、カラムデコーダ１０３、センスアンプ１０４およびメモリアレイ１０５を備えている。
【００１４】
メモリアレイ１０５の下方に、制御装置１０１、ロウデコーダ１０２、センスアンプ１０４などの周辺回路が形成されている。周辺回路は後述するように多層配線層を含む。メモリアレイ１０５の下に、周辺回路をレイアウトすることで、チップの平面サイズの小型化が可能になる。すべての周辺回路をメモリアレイ１０５の下にレイアウトすることに限らず、その一部だけをメモリアレイ１０５の下にレイアウトしても構わない。
【００１５】
制御装置１０１は、書き込み時、消去時および読み出し時においてメモリセルに供給される電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ１０２、カラムデコーダ１０３、およびセンスアンプ１０４を制御するように構成されている。
【００１６】
ロウデコーダ１０２は、制御装置１０１の制御に従い、ワード線ＷＬを選択するように構成されている。
【００１７】
カラムデコーダ１０３は、制御装置１０１の制御に従い、センスアンプ１０４を介してビット線ＢＬを選択するように構成されている。
【００１８】
メモリアレイ１０５は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリセルとを備えている。
【００１９】
センスアンプ１０４は、カラムデコーダ１０３の制御に従い、ページ毎にメモリセルからビット線ＢＬに読み出されたデータを増幅するように構成されている。なお、センスアンプ１０４は、カラムデコーダ１０３と一体であってもよい。
【００２０】
図２は、実施形態に係る不揮発性半導体記憶装置の概略構成図を示している。
【００２１】
実施形態の不揮発性半導体記憶装置１は、メモリセルトランジスタ領域１２、複数のワード線駆動回路１３、複数の選択ゲート駆動回路１５、複数のソース線駆動回路１７およびバックゲートトランジスタ駆動回路１８等を備えている。これらワード線駆動回路１３、選択ゲート駆動回路１５、ソース線駆動回路１７およびバックゲートトランジスタ駆動回路１８等で制御回路１９が構成されている。
【００２２】
なお、図２における制御回路１９は、図１における制御装置１０１、ロウデコーダ１０２、カラムデコーダ１０３、およびセンスアンプ１０４とほぼ同義であり、図２におけるメモリセルトランジスタ領域１２は、図１におけるメモリアレイ１０５とほぼ同義である。すなわち、本実施形態の一例として、制御回路１９は、メモリセルトランジスタ領域１２（メモリアレイ１０５）の外側に配置されている。
【００２３】
メモリセルトランジスタ領域１２には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バックゲート層ＢＧ、および複数の選択ゲートＳＧが設けられている。このメモリセルトランジスタ領域１２において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００２４】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００２５】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。
【００２６】
バックゲートトランジスタ駆動回路１８は、バックゲート層ＢＧに接続され、バックゲート層ＢＧに印加する電圧を制御する。
【００２７】
選択ゲート駆動回路１５は、選択ゲートＳＧに接続され、選択ゲートＳＧに印加する電圧を制御する。
【００２８】
図３は、図２のカラム方向およびロウ方向に沿ったメモリセルトランジスタ領域およびその下方の周辺回路領域の面図であり、メモリセルトランジスタ領域および周辺回路領域の構造を示している。なお、図３において、層間絶縁膜は省略してある。図４は、図３に示すＮＡＮＤストリングの拡大図を示している。
【００２９】
基板１０の表面の周辺回路領域には、周辺回路を構成するトランジスタが形成された領域（ＡＡ領域）２が形成されている。基板１０は、例えば、シリコン基板を含む。ＡＡ領域２には、図示しない一対のソース／ドレイン領域および図示しないチャネル領域が形成されている。チャネル領域上にはゲート絶縁膜およびゲート電極を含むゲート部３が形成されている。一方のソース／ドレイン領域にはプラグ４が形成されている。
【００３０】
プラグ４は、周辺回路を構成する多層配線層の最下層の配線層５に接続されている。配線層５は、プラグ６を介して、多層配線層の最上層の配線層７に接続されている。ここでは、簡単のため、２層の多層配線層としたが、３層以上の多層配線層でも構わない。
【００３１】
基板１０の周辺回路領域の上方のメモリセルトランジスタ領域には、Ｕ字状シリコンピラーＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）２００が形成されている。各ＮＡＮＤストリング２００は、複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有している。
【００３２】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧ（ワード線ＷＬ）との各交差位置に形成され、電流経路が直列に接続されている。図４に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜３２４を有している。このメモリ膜３２４は、例えば、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜３２２、電荷蓄積層３２１、およびブロック絶縁膜３２０で構成されている。すなわち、各メモリセルトランジスタＭＴｒは、ＭＯＮＯＳ構造を有している。
【００３３】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成されている。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成されている。図４に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有している。ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、ＭＯＮＯＳ構造の代わりに、通常のゲート構造（ゲート絶縁膜、ゲート電極）を有していても構わない。
【００３４】
また、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成されている。また、ソース側選択トランジスタＳＳＴｒは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線ＳＬに接続されている。一方、ドレイン側選択トランジスタＳＤＴｒは、一端が複数のメモリセルトランジスタの他端に接続され、他端がビット線ＢＬに接続されている。
【００３５】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部Ａ、および一対の柱状部Ａの下端を連結させるように形成されたパイプ部Ｂ（連結部）を有している。パイプ部Ｂは、バックゲート層ＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。バックゲート層ＢＧは、複数のメモリストリングＭＴｒの各々のパイプ部Ｂに接するように形成され、パイプ部Ｂにチャネルを形成するバックゲートトランジスタＢＧＴｒの制御電極として機能する。
【００３６】
また、Ｕ字状シリコンピラーＳＰは、一対の柱状部Ａの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰは、中空Ｈ１を有し、この中空Ｈ１に絶縁部３２５が充填されている。
【００３７】
複数のコントロールゲートＣＧは、バックゲート層ＢＧの上方に積層され、Ｕ字状シリコンピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロールゲートＣＧはロウ方向に平行に延びており、引き出し線２０に接続されている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２００におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。
【００３８】
なお、図３において、コントロールゲートＣＧが４層積層された例を示しているが、これに限らない。また、図示はしないが、カラム方向において奇数番目のコントロールゲートＣＧは、ブロック毎にロウ方向の一端でひとまとまりになっている。一方、カラム方向において偶数番目のコントロールゲートＣＧは、ブロック毎にロウ方向の他端でひとまとまりになっている。
【００３９】
バックゲート層ＢＧは、最下方のワード線ＷＬの下方に設けられている。バックゲート層ＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部Ｂを覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００４０】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられている。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、Ｕ字状シリコンピラーＳＰの各柱状部Ａに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００４１】
ソース線ＳＬは、選択ゲートＳＧの上方に設けられている。ソース線ＳＬは、カラム方向に隣接する２つのＮＡＮＤストリング２００におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ａに共有されるように形成されている。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００４２】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。ビット線ＢＬはプラグ３０を介してトップメタル層（例えばアルミニウム層）３１に接続されている。
【００４３】
バックゲート層ＢＧの下方には周辺回路の最上層の配線層７が配置されている。バックゲート層ＢＧの下面と配線層７の上面との間には接続部９が形成されている。バックゲート層ＢＧは接続部９を介して配線層７に接続される。接続部９の高さＬ１は、例えば、数１０ｎｍ〜１００ｎｍである。したがって、接続部９に起因するバックゲート層ＢＧと配線層７との間の抵抗の増加は抑制される。
【００４４】
図３の実施形態の不揮発性半導体記憶装置に対応する、比較例の不揮発性半導体記憶装置の断面図を図５に示す。比較例が実施形態と異なる点は、バックゲート層ＢＧが接続部９０を介して配線層７に接続されることにある。
【００４５】
比較例の接続部９０は、配線層７の上面から上に延びたプラグ９１と、配線層７の上面から上に延びたプラグ９２と、プラグ９１の上端部とプラグ９２の上端部とを接続するための上部の配線層９３とを含む。ここで、プラグ９２の高さＬ２は、数μｍ程度である。したがって、プラグ９２に加えて、プラグ９１および配線層を含む比較例の接続部９０の抵抗（寄生抵抗）は高くなる。実施形態の場合、接続部９の高さは低いので、寄生抵抗の増加を抑制できる。
【００４６】
また、比較例の場合、高いプラグ９１，９２を形成するために、深い接続孔を層間絶縁膜に形成する必要がある。このような深い接続孔を必要な数だけ形成する場合、接続孔の深さにばらつきが生じやすい。これは抵抗のばらつきに繋がり、デバイス特性に悪影響を与える恐れがある。本実施形態の場合、接続部９の高さは低いので、抵抗のばらつきは抑制される。
【００４７】
また、比較例の場合、隣接する接続部９０の高いプラグ９２との間に図示しない層間絶縁膜が存在するので、寄生容量が増加するという問題がある。本実施形態の場合、接続部９の高さは低い。そのため、２つ以上の接続部９を形成して生じ得る寄生容量の増加は抑制される。また、このように寄生抵抗の増加を抑制でき、そして、上記の通りに、寄生抵抗の増加も抑制できるので、バックゲート層ＢＧと接続部９とで、寄生抵抗および寄生容量の影響を抑えた抵抗素子を構成することが可能となる。この抵抗素子は、基板表面の周辺回路領域に形成されたトランジスタに接続される。
【００４８】
また、比較例の場合、メモリセルトランジスタ領域のうちワード線ＷＬや選択ゲートＳＧが分断されている領域でしか、バックゲート層ＢＧを接続部９０を介して配線層７に接続できないが、本実施形態にはそのような制約はない。
【００４９】
図６−図１１は、実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【００５０】
まず、図６に示すように、基板１０の表面にＡＡ領域２、ゲート部３を形成し、その後、層間絶縁膜４０、プラグ４、配線層５、層間絶縁膜４１を形成する。
【００５１】
次に、図７に示すように、層間絶縁膜４１に接続孔および配線溝を形成する。
【００５２】
次に、図８に示すように、接続孔および配線溝を埋め込むように、層間絶縁膜４１上にプラグ６および配線層７となる導電膜を形成した後、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、上記導電膜を平坦化することにより、プラグ６および配線層７を形成する。このとき、配線層７の上面が配線溝の開口面よりも低くなるように、ＣＭＰプロセスを行う（オーバーポリッシュ）。配線層７は、例えば、メタル配線であり、その材料はＷ（タングステン）等の高融点金属である。
【００５３】
次に、図９に示すように、ＣＭＰプロセスにより、配線溝をバリアメタル膜５０で埋め込む。バリアメタル膜５０は、例えば、タンタルナイトライド膜である。タンタルナイトライド膜は、高融点金属の拡散を防止する能力を有し、また、酸化されにくい性質も有する。酸化されにくい性質を有することで、製造工程中の酸素を用いる工程時における配線層７の酸化を抑制できる。上記工程は、例えば、酸素を含む層間絶縁を形成する工程である。
【００５４】
次に、図１０に示すように、バリアメタル膜５０を含む領域上に層間絶縁膜４２を形成した後、層間絶縁膜４２に接続孔および溝（バックゲート層が埋め込まれる溝）を形成する。層間絶縁膜４２としてシリコン酸化膜を形成する場合でも、バリアメタル膜５０があることで、配線層７の酸化を抑制できる。これにより、配線層７の抵抗（配線抵抗）の増加を抑制できる。
【００５５】
次に、図１１に示すように、接続孔および溝を埋め込むように、層間絶縁膜４２上に接続部９およびバックゲート層ＢＧとなる導電膜を形成した後、ＣＭＰプロセスにより、上記導電膜を平坦化することにより、接続部９およびバックゲート層ＢＧとを形成する。
【００５６】
この後は、周知の工程、例えば、ＮＡＮＤストリングを形成する工程、ソース線ＳＬを形成する工程、ビット線ＢＬを形成する工程等の工程が行われる。
【００５７】
図１２および図１３は、他の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【００５８】
まず、図６−図１０の工程が行われる。
【００５９】
次に、図１２に示すように、層間絶縁膜４２の接続孔および溝の内面を覆うように、バリアメタル膜５１を全面に形成する。バリアメタル膜５１は、例えば、タンタルナイトライド膜である。
【００６０】
次に、図１３に示すように、層間絶縁膜４２上に接続部９およびバックゲート層ＢＧとなる導電膜を形成した後、ＣＭＰプロセスにより、上記導電膜を平坦化することにより接続部９およびバックゲート層ＢＧとを形成するとともに、溝外の不要なバリアメタル膜５１を除去する。この後は周知の工程が続く。
【００６１】
本実施形態によれば、高融点金属の拡散および配線抵抗の増加をより効果的に抑制できるようになる。
【００６２】
図１４−図１６は、別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【００６３】
まず、図６−図９の工程が行われる。
【００６４】
次に、図１４に示すように、層間絶縁膜４２を形成した後、層間絶縁膜４２に接続孔を形成する。
【００６５】
次に、図１５に示すように、接続孔を埋め込むように、層間絶縁膜４２上に接続部６およびバックゲート層ＢＧを形成する。
【００６６】
次に、図１６に示すように、例えば、ＲＩＥ（Reactive Ion Etching）プロセスにより、バックゲート層ＢＧを所定の形状に加工する。この後は周知の工程が続く。
【００６７】
接続部９およびバックゲート層ＢＧとなる導電膜として、例えば、不純物を含む多結晶シリコン膜（半導体膜）を用いれば、ＣＭＰプロセスによらず接続部９およびバックゲート層ＢＧをＲＩＥプロセスにより形成することができる。
【００６８】
図１７−図１９は、さらに別の実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【００６９】
まず、図６の工程を行う。
【００７０】
次に、図１７に示すように、層間絶縁膜４１にプラグ４を形成した後、配線層７およびバリアメタル膜５０を順次形成する。
【００７１】
次に、図１８に示すように、配線層７およびバリアメタル膜５０をＲＩＥプロセスにより所定の形状に加工する。
【００７２】
次に、図１９に示すように、層間絶縁膜４２を形成した後、層間絶縁膜４２に接続孔および溝を形成する。この後は、図１１以降と同様の工程が続く。
【００７３】
配線層７として例えばアルミニウム配線を用いれば、ＣＭＰプロセスによらず配線層７をＲＩＥプロセスにより形成することができる。
【００７４】
他の実施形態に係る不揮発性半導体記憶装置について説明する。図２０−図２５は、他の実施形態に係る不揮発性半導体記憶装置の構造を示す図であり、図２０−図２５は、図３に対応する。図２０−図２５には説明に必要な参照符号しか示していない。
【００７５】
図３には、ロウ方向でバックゲート層ＢＧと配線層７とが接続部９で接続された構造が示されているが、図２０に示すように、カラム方向でバックゲート層ＢＧと配線層７とが接続部９で接続された構造でも構わない。
【００７６】
また、図３には、バックゲート層ＢＧと配線層７とが一つの接続部９で接続された構造が示されているが、図２１−図２５に示すように、バックゲート層ＢＧと配線層７とが複数の接続部９で接続された構造でも構わない。
【００７７】
図２１−図２３は、ロウ方向でバックゲート層ＢＧと配線層７とが複数の接続部９で接続された構造の例を示している。図２１はパイプ部下の領域を除いた領域（バックゲート層ＢＧの端部側）に複数の接続部９を設けた構造を示し、図２２はパイプ部下の領域に複数の接続部９を設けた構造を示し、そして、図２３はこれらの２つの領域に複数の接続部９を設けた構造を示している。
【００７８】
図２４は、カラム方向でバックゲート層ＢＧと配線層７とが複数の接続部９で接続された構造を示している。
【００７９】
図２５は、ロウ方向およびカラム方向でバックゲート層ＢＧと配線層７とが複数の接続部９で接続された構造を示している。
【００８０】
バックゲート層ＢＧがメタル層に比べて抵抗が高い層（例えば、不純物を含むシリコン層）で構成されている場合でも、一定数以上の接続部９を形成すれば、バックゲート層ＢＧに高い電圧を印加せずに、パイプ部にチャネルを形成することが可能となる。上記の通りに、特に制約なく接続部９を形成することができるので、一定数以上の接続部９は容易に形成することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１…不揮発性半導体記憶装置、２…ＡＡ領域、３…ゲート部、４…プラグ、５…配線層、６…プラグ、７…配線層、９…接続部、１０…基板、１０１…制御装置、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…センスアンプ、１０５…メモリアレイ、２００…ＮＡＮＤストリング（メモリストリング）、Ａ…柱状部、Ｂ…パイプ部（連結部）、ＳＰ…Ｕ字状シリコンピラー（半導体層）、ＣＧ…コントロールゲート、ＢＧ…バックゲート層、ＳＧＳ…ソース側選択ゲート、ＳＧＤ…ドレイン側選択ゲート、ＳＬ…ソース線、ＢＬ…ビット線、ＭＴｒ…メモリセルトランジスタ、ＳＳＴｒ…ソース側選択トランジスタ、ＳＤＴｒ…ドレイン側選択トランジスタ、ＢＧＴｒ…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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