(57)【要約】【課題】複数枚のチップを接続して構成される固体撮像装置において、接続部を複数の画素で共有した場合でも、グローバル露光方式の画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供する。【解決手段】画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する画素は複数あり、それぞれの画素は１以上のグループのいずれかに分類されており、複数の画素で１つの接続部を共有しており、画素は、第１の基板に配置された光電変換素子と、光電変換素子で発生した信号を第１の蓄積部に転送する第１の転送部と、第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の画素で共有される第２の蓄積部に転送する第２の転送部と、第２の基板に配置され、第２の蓄積部に蓄積された信号を、画素から出力する出力部と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号を第１の蓄積部に転送する第１の転送部と、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送する第２の転送部と、
前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記第１の転送部は、
前記光電変換素子で発生した信号を、全ての前記画素で同時に、前記第１の蓄積部に転送する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の転送部は、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素内で順次、前記第２の蓄積部に転送する、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素は、
前記第２の基板に配置され、前記接続部を経由して取得した、前記第２の蓄積部に蓄積された信号を蓄積する第３の蓄積部を、さらに備え、
前記出力部は、
前記第３の蓄積部に蓄積された信号を、前記画素から出力する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記画素は、
前記光電変換素子で発生した信号をリセットする第１のリセット部と、
前記第２の蓄積部に蓄積された信号をリセットする第２のリセット部とを、さらに備える、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記画素は、
前記第２の蓄積部に蓄積された信号を増幅した増幅信号を、該第２の蓄積部に蓄積された信号として出力する増幅部を、さらに備える、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記画素は、
前記第２の転送部による前記第１の蓄積部に蓄積された信号の前記第２の蓄積部への転送に先立って、前記第２のリセット部によって前記第２の蓄積部に蓄積された信号をリセットする、
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項８】
前記画素は、
前記第２のリセット部を、同一グループに含まれる複数の前記画素で共有する、
ことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記画素は、
前記増幅部を、同一グループに含まれる複数の前記画素で共有する、
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項１０】
前記第１の基板と前記第２の基板とは、
複数の前記接続部を介して接続されており、
前記接続部を共有する画素が、同一グループに分類されるよう構成されている、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１１】
前記画素は、
前記増幅部から出力された前記増幅信号中のノイズを低減するノイズ低減部を、さらに備える、
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記ノイズ低減部は、
前記増幅部から出力された前記増幅信号をクランプするクランプ部と、
前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして蓄積するサンプルホールド部と、
を備えることを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記接続部における前記第１の基板側の接続点、および前記接続部における前記第２の基板側の接続点は、
前記光電変換素子の出力端子から前記出力部の入力端子までに至る経路上の、いずれかの位置に配置される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１４】
前記接続部は、バンプである、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１５】
前記接続部は、
前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１６】
前記第２の基板は、
前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１７】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記第１の基板に配置された前記画素の光電変換素子で発生した信号を、第１の蓄積部に転送させる第１の転送ステップと、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送させる第２の転送ステップと、
前記第２の基板に配置された前記画素の出力部から、前記第２の蓄積部に蓄積された信号を出力させる出力ステップと、
を含むことを特徴とする固体撮像装置の制御方法。
【請求項１８】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号を第１の蓄積部に転送する第１の転送部と、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送する第２の転送部と、
前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、
を備えることを特徴とする撮像装置。
【請求項１９】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送する第１の転送部と、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第２の転送部と、
前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、
を備えることを特徴とする固体撮像装置。
【請求項２０】
前記画素は、
前記第２の基板に配置され、前記接続部を経由して取得した、前記第２の蓄積部に蓄積された信号を蓄積する第３の蓄積部を、さらに備え、
前記出力部は、
前記第３の蓄積部に蓄積された信号を、前記画素から出力する、
ことを特徴とする請求項１９に記載の固体撮像装置。
【請求項２１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記第１の基板に配置された前記画素の光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送させる第１の転送ステップと、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送させる第２の転送ステップと、
前記第２の基板に配置された前記画素の出力部から、前記第２の蓄積部に蓄積された信号を出力させる出力ステップと、
を含むことを特徴とする固体撮像装置の制御方法。
【請求項２２】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送する第１の転送部と、
前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第２の転送部と、
前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、
を備えることを特徴とする撮像装置。
【請求項２３】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、
前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、
を備えることを特徴とする固体撮像装置。
【請求項２４】
前記画素は、
前記第２の基板に配置され、前記接続部を経由して取得した、前記第２の蓄積容量に蓄積された信号を蓄積する第３の蓄積容量であるアナログメモリ回路を、さらに備え、
前記出力回路は、
前記第３の蓄積容量に蓄積された信号を、前記画素から出力する、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２５】
前記画素は、
前記光電変換素子で発生した信号をリセットする第１のリセットトランジスタと、
前記第２の蓄積容量に蓄積された信号をリセットする第２のリセットトランジスタとを、さらに備える、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２６】
前記画素は、
前記第２の蓄積容量に蓄積された信号をゲートに受け、ソースおよびドレインの一方から増幅した増幅信号を出力し、該増幅信号を、該第２の蓄積容量に蓄積された信号として出力する増幅トランジスタを、さらに備える、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２７】
前記画素は、
前記第２のリセットトランジスタを、同一グループに含まれる複数の前記画素で共有する、
ことを特徴とする請求項２５に記載の固体撮像装置。
【請求項２８】
前記画素は、
前記増幅トランジスタを、同一グループに含まれる複数の前記画素で共有する、
ことを特徴とする請求項２６に記載の固体撮像装置。
【請求項２９】
前記第１の基板と前記第２の基板とは、
複数の前記接続部を介して接続されており、
前記接続部を共有する画素が、同一グループに分類されるよう構成されている、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項３０】
前記画素は、
前記増幅トランジスタから出力された前記増幅信号中のノイズを低減するノイズ低減回路を、さらに備える、
ことを特徴とする請求項２８に記載の固体撮像装置。
【請求項３１】
前記ノイズ低減回路は、
前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、
前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、
を有することを特徴とする請求項３０に記載の固体撮像装置。
【請求項３２】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記第１の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第１の転送トランジスタに、前記画素の光電変換素子で発生した信号を、第１の蓄積容量に転送させる第１の転送ステップと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第２の転送トランジスタに、前記第１の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送させる第２の転送ステップと、
前記第２の基板に配置された前記画素の出力回路から、前記第２の蓄積容量に蓄積された信号を出力させる出力ステップと、
を含むことを特徴とする固体撮像装置の制御方法。
【請求項３３】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、
前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、
を備えることを特徴とする撮像装置。
【請求項３４】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、
前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、
を備えることを特徴とする固体撮像装置。
【請求項３５】
前記画素は、
前記第２の基板に配置され、前記接続部を経由して取得した、前記第２の蓄積容量に蓄積された信号を蓄積する第３の蓄積容量であるアナログメモリ回路を、さらに備え、
前記出力回路は、
前記第３の蓄積容量に蓄積された信号を、前記画素から出力する、
ことを特徴とする請求項３４に記載の固体撮像装置。
【請求項３６】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、
当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記第１の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第１の転送トランジスタに、前記画素の光電変換素子で発生した信号を全ての前記画素で同時に、第１の蓄積容量に転送させる第１の転送ステップと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第２の転送トランジスタに、前記第１の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送させる第２の転送ステップと、
前記第２の基板に配置された前記画素の出力回路から、前記第２の蓄積容量に蓄積された信号を出力させる出力ステップと、
を含むことを特徴とする固体撮像装置の制御方法。
【請求項３７】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、
当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、
前記画素は、
前記第１の基板に配置された光電変換素子と、
前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、
前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、
前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の制御方法、および撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像素子としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型固体撮像素子（以下、「ＭＯＳ型固体撮像素子」という）が注目され、実用化されている。
このＭＯＳ型固体撮像素子は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）型固体撮像素子と異なり、単一電源で駆動することが可能である。また、ＣＣＤ型固体撮像素子では、専用の製造プロセスを必要とするのに対し、ＭＯＳ型固体撮像素子は、他のＬＳＩと同じ製造プロセスを用いて製造することができることからＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応が容易であり、固体撮像装置の多機能化を可能としている。
また、ＭＯＳ型固体撮像素子は、各画素に増幅回路を備えることによって画素内で信号電荷を増幅しているため、信号の伝達経路からのノイズの影響を受けづらい構成になっている。さらに、各画素の信号電荷を選択して取り出す（選択方式）ことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができるという特徴がある。
【０００３】
従来から、一般的なＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）の露光方式として、ライン露光方式と、グローバル露光方式とが知られている。ライン露光方式は、固体撮像装置内に２次元に配列された多数の画素を、行毎に異なるタイミングで露光する。そして、ある単位の行の露光を行った後に、その行の画素内の光電変換素子が発生した信号電荷を順次読み出すことによって、被写体の映像信号を得る方式である。ライン露光方式の場合、行単位で露光と読み出しとを連続して行うことが可能である。このため、光電変換素子が発生した信号電荷を蓄積する蓄積部で発生するノイズの影響を最小限に抑えた状態で、被写体の映像信号を得ることができる。しかし、ライン露光方式で移動する被写体を撮影した場合には、行毎で露光のタイミングが異なることに起因して、被写体を正しく撮像することができない。すなわち、ライン露光方式では、被写体が移動する方向によっては、被写体が歪曲した映像が得られてしまうという不具合が発生する。
【０００４】
一方、グローバル露光方式は、固体撮像装置内に２次元に配列された全ての画素を、同時のタイミングで露光する方式である。グローバル露光方式の場合は、全ての画素が同時のタイミングで露光を行うため、移動する被写体を撮影する際にも、歪曲した映像が得られてしまうという不具合が発生することはない。しかし、グローバル露光方式では、全ての画素の露光を行った後に、画素内の光電変換素子が発生した信号電荷を順次読み出すため、露光が終了してから信号電荷の読み出しを開始するまでに時間を要する画素では、蓄積部で発生するノイズの影響を抑えることが困難である。このため、グローバル露光方式の固体撮像装置では、ライン露光方式の固体撮像装置に比べて、ノイズの多い映像信号が得られる場合が多い。
【０００５】
グローバル露光方式の固体撮像装置では、上述したような蓄積部で発生するノイズの影響を抑圧する回路を固体撮像装置に付加することによって、グローバル露光方式を採用した固体撮像装置でも、ノイズの影響を最小限に抑えた映像信号を得ることができる。しかしながら、このようなノイズの影響を抑圧する回路を固体撮像装置に付加することによって、固体撮像装置の全体の面積が増加し、固体撮像装置自体が大型化してしまうという問題が発生する。
【０００６】
このような問題を解決するための技術として、例えば、特許文献１のように、ＭＯＳ型固体撮像装置の画素回路部を画素回路チップとして作製し、一方信号処理部を信号処理チップとして作製し、別々に作製したこれらのチップを重ねる方法が開示されている。特許文献１で開示された技術では、別々に作製した画素回路チップと信号処理チップとを、バンプを介して接続している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通常、基板を張り合わせる構造の半導体集積回路では、特許文献１で採用されているように、電気信号を送受信するための接続部としてバンプなどが用いられる。しかしながら、固体撮像装置では、画素の微細化が進んでいる。このため、１つの光電変換素子を備えた画素のピッチが、バンプを形成することができるピッチよりも狭くなってしまうと、これらの画素毎に１つのバンプを作製することが不可能となってしまう。
【０００９】
この問題を解決するため、特許文献１で開示された技術では、１つのバンプを複数の画素で共有させることによって、狭画素ピッチの画素におけるバンプの作製を可能としている。しかしながら、複数の画素でバンプを共有した場合、バンプを共有している画素では、光電変換素子が発生した信号電荷を順次読み出すことが必要となる。このため、全ての画素の露光期間が同じ期間であるというグローバル露光方式の優位性が失われてしまうという問題が発生する。特に、１つのバンプを共有する光電変換素子（画素）の数が多くなるほど、バンプを共有している光電変換素子同士で、露光終了から信号電荷の読み出しまでの時間差が大きくなる。そのため、グローバル露光方式の固体撮像装置であっても、複数の画素でバンプを共有する構成の場合には、高速で移動する被写体を撮影すると不自然な画像が得られてしまうという問題がある。
【００１０】
本発明は、上記の課題認識に基づいてなされたものであり、複数枚のチップを接続することによって構成される固体撮像装置において、接続されたチップ同士で電気信号の送受信を行う接続部を複数の画素で共有した場合でも、グローバル露光方式の画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第１の蓄積部に転送する第１の転送部と、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送する第２の転送部と、前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。
【００１２】
また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記第１の基板に配置された前記画素の光電変換素子で発生した信号を、第１の蓄積部に転送させる第１の転送ステップと、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送させる第２の転送ステップと、前記第２の基板に配置された前記画素の出力部から、前記第２の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。
【００１３】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第１の蓄積部に転送する第１の転送部と、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送する第２の転送部と、前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。
【００１４】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送する第１の転送部と、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第２の転送部と、前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。
【００１５】
また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記第１の基板に配置された前記画素の光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送させる第１の転送ステップと、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送させる第２の転送ステップと、前記第２の基板に配置された前記画素の出力部から、前記第２の蓄積部に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。
【００１６】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積部に転送する第１の転送部と、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に、該グループに含まれる複数の前記画素内で順次転送する第２の転送部と、前記第２の基板に配置され、前記第２の蓄積部に蓄積された信号を、前記画素から出力する出力部と、を備えることを特徴とする。
【００１７】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。
【００１８】
また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記第１の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第１の転送トランジスタに、前記画素の光電変換素子で発生した信号を、第１の蓄積容量に転送させる第１の転送ステップと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第２の転送トランジスタに、前記第１の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送させる第２の転送ステップと、前記第２の基板に配置された前記画素の出力回路から、前記第２の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。
【００１９】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。
【００２０】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。
【００２１】
また、本発明のある態様に係る固体撮像装置の制御方法は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の制御方法であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記第１の基板に配置された前記画素の光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第１の転送トランジスタに、前記画素の光電変換素子で発生した信号を全ての前記画素で同時に、第１の蓄積容量に転送させる第１の転送ステップと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力する第２の転送トランジスタに、前記第１の蓄積容量に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送させる第２の転送ステップと、前記第２の基板に配置された前記画素の出力回路から、前記第２の蓄積容量に蓄積された信号を出力させる出力ステップと、を含むことを特徴とする。
【００２２】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力回路と、を備えることを特徴とする。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態によるデジタルカメラの概略構成を示したブロック図である。
【図２】本実施形態によるイメージセンサの概略構成を示した概観図である。
【図３】本実施形態のイメージセンサ内の画素チップの概略構成を示した回路図である。
【図４】本実施形態のイメージセンサ内の画素信号処理チップの概略構成を示した回路図である。
【図５】本実施形態のイメージセンサに備えた画素チップ内の単位画素の概略構成を示した回路図である。
【図６】本実施形態のイメージセンサに備えた画素信号処理チップ内の単位画素メモリの概略構成を示した回路図である。
【図７】本実施形態のイメージセンサを駆動するシーケンスを示したシーケンス図である。
【図８】本実施形態のイメージセンサの各駆動のタイミングを示したタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。
【００２５】
図１は、本実施形態によるデジタルカメラ（例えば、一眼レフデジタルカメラ）の概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのＣＰＵやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。
【００２６】
図１に示したデジタルカメラ１は、レンズユニット部２、イメージセンサ３、発光装置４、メモリ５、記録装置６、表示装置７、画像信号処理回路８、レンズ制御装置９、イメージセンサ制御装置１０、発光制御装置１１、カメラ制御装置１２から構成される。なお図１に示したデジタルカメラ１は、イメージセンサ３を遮光するためのメカニカルシャッタを搭載せず、全画素同時に露光するグローバル露光を行うデジタルカメラである。
【００２７】
レンズユニット部２は、レンズ制御装置９によってズーム、フォーカス、絞りなどが駆動制御され、被写体像をイメージセンサ３に結像させる。
イメージセンサ３は、イメージセンサ制御装置１０によって駆動、制御され、レンズユニット部２を介してイメージセンサ３に入射した被写体光を画像信号に変換するＭＯＳ型固体撮像装置である。以下の説明において、イメージセンサという場合には、ＭＯＳ型固体撮像装置を示すこととする。なお、このイメージセンサ３に関する詳細な説明は、後述する。
発光装置４は、発光制御装置１１によって駆動、制御され、発光装置４から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。
【００２８】
画像信号処理回路８は、イメージセンサ３から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路８は、各処理における画像データの一時記憶手段としてメモリ５を利用する。
記録装置６は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
表示装置７は、イメージセンサ３に結像され、画像信号処理回路８によって処理された画像データ、または記録装置６から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
【００２９】
カメラ制御装置１２は、デジタルカメラ１の全体の制御を行う制御装置である。また、カメラ制御装置１２は、イメージセンサ制御装置１０と発光制御装置１１とを制御することによって、イメージセンサ３と、発光装置４とを協調制御する。
【００３０】
次に、本実施形態のイメージセンサ３について説明する。図２は、本実施形態によるイメージセンサ３の概略構成を示した概観図である。図２において、イメージセンサ３は、画素チップ３１、画素信号処理チップ３２、チップ接続部３３、外部配線接続部３４から構成される。
【００３１】
画素チップ３１は、後述する光電変換部を含む画素が２次元状に配列され、入射した被写体光を電気信号に変換するチップである。画素チップ３１は、画素信号処理チップ３２から送信された信号によって駆動、制御される。そして、画素チップ３１は、変換した電気信号を画素信号処理チップ３２に送信する。
画素信号処理チップ３２は、画素チップ３１から送信されてきた電気信号の一時的な記憶や、電気信号に対する簡単な演算などの処理を行うチップである。また、画素信号処理チップ３２は、画素チップ３１を駆動、制御するための信号を画素チップ３１に送信する。
【００３２】
チップ接続部３３は、画素チップ３１と画素信号処理チップ３２とを電気的に接続するための接続部である。チップ接続部３３は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、画素チップ３１と画素信号処理チップ３２との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。画素チップ３１と画素信号処理チップ３２とは、チップ接続部３３を介して信号の送受信を行う。
【００３３】
外部配線接続部３４は、イメージセンサ３と他のブロックを電気的に接続するための接続部である。外部配線接続部３４を介して、イメージセンサ３の入出力信号を、デジタルカメラ１内の他の構成要素（ブロック）と送受信する。例えば、イメージセンサ３を保護するためのパッケージ（図示せず）と、外部配線接続部３４とをワイヤで接続し、パッケージの外にイメージセンサ３の入出力信号を送受信する構成などが考えられる。
【００３４】
本実施形態のイメージセンサ３では、画素チップ３１内の全ての画素を同時に露光するグローバル露光を行い、入射した被写体光を変換した電気信号を画素信号処理チップ３２に送信する。そして、画素信号処理チップ３２は、画素チップ３１から送信されてきた電気信号を一時的な記憶し、外部配線接続部３４から順次、イメージセンサ３の外部に出力する。
【００３５】
次に、本実施形態の画素チップ３１について説明する。図３は、本実施形態のイメージセンサ３内の画素チップ３１の概略構成を示した回路図である。図３において、画素チップ３１は、画素チップ垂直走査回路３１１、画素アレイ部３１２、単位画素３１３、画素信号線３１４、画素チップ垂直走査回路信号線３１５、第１画素リセット線３１６、第１画素転送線３１７、第１画素選択線３１８、第２画素リセット線３１９、第２画素転送線３１１０、第２画素選択線３１１１、ＦＤリセット線３１１２から構成される。なお、図３に示した画素チップ３１では、複数の単位画素３１３が、１０行１０列に２次元的に配置された画素アレイ部３１２の例を示している。この画素チップ３１の構成によって、後述する読み出しタイミングでの動作を行う。
【００３６】
なお、図３に示した画素チップ３１において、各符号の後に表す“（）：括弧”内の数字および記号は、画素チップ３１内に配置されている単位画素３１３に対応した行番号と列番号とを表す。そして、“（）：括弧”内の最初の数字は行番号、最後の数字は列番号を示す。例えば、２行３列目の単位画素３１３は、単位画素３１３（２，３）と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を“＊：アスタリスク”で表す。例えば、３行目の第１画素リセット線３１６は、第１画素リセット線３１６（３，＊）と表す。また、行番号および列番号の両方を特定しない場合は、各符号の後の“（）：括弧”を表記しない。
【００３７】
画素チップ垂直走査回路３１１は、画素アレイ部３１２内のそれぞれの単位画素３１３を制御し、各単位画素３１３の画素信号を画素信号線３１４に出力させる。画素チップ垂直走査回路３１１は、制御信号線（第１画素リセット線３１６、第１画素転送線３１７、第１画素選択線３１８、第２画素リセット線３１９、第２画素転送線３１１０、第２画素選択線３１１１、ＦＤリセット線３１１２）に、単位画素３１３を制御するための制御信号を、画素アレイ部３１２に配置された単位画素３１３の行毎に出力する。
【００３８】
画素アレイ部３１２内のそれぞれの単位画素３１３は、リセットされたときのリセット信号、および入射した被写体光の受光量に応じた電気信号を、画素信号として画素信号線３１４に出力する。
画素信号線３１４および画素チップ垂直走査回路信号線３１５は、チップ接続部３３を介して画素信号処理チップ３２に接続される。画素チップ３１と画素信号処理チップ３２とは、画素信号線３１４および画素チップ垂直走査回路信号線３１５によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。
【００３９】
次に、本実施形態の画素信号処理チップ３２について説明する。図４は、本実施形態のイメージセンサ３内の画素信号処理チップ３２の概略構成を示した回路図である。図４において、画素信号処理チップ３２は、画素信号処理チップ垂直走査回路３２１、画素メモリアレイ部３２２、単位画素メモリ３２３、画素メモリ信号線３２４、画素信号処理チップ垂直信号線３２５、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、画素信号処理チップ水平走査回路信号線３２８、イメージセンサ制御回路３２９、イメージセンサ制御回路信号線３２１０、第１画素メモリリセット線３２１１、第１画素メモリ転送線３２１２、第１画素メモリ選択線３２１３、第２画素メモリリセット線３２１４、第２画素メモリ転送線３２１５、第２画素メモリ選択線３２１６から構成される。なお、図４に示した画素信号処理チップ３２では、複数の単位画素メモリ３２３が、１０行１０列に２次元的に配置された画素メモリアレイ部３２２の例を示している。この画素信号処理チップ３２の構成によって、後述する読み出しタイミングでの動作を行う。
【００４０】
なお、図４に示した画素信号処理チップ３２において、各符号の後に表す“（）：括弧”内の数字および記号は、画素信号処理チップ３２内に配置されている単位画素メモリ３２３に対応した行番号と列番号とを表し、その表し方は、図３に示した画素チップ３１と同様である。
【００４１】
画素信号処理チップ垂直走査回路３２１は、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３を制御し、各単位画素メモリ３２３の画素メモリ信号を画素信号処理チップ垂直信号線３２５に出力させる。画素信号処理チップ垂直走査回路３２１は、制御信号線（第１画素メモリリセット線３２１１、第１画素メモリ転送線３２１２、第１画素メモリ選択線３２１３、第２画素メモリリセット線３２１４、第２画素メモリ転送線３２１５、第２画素メモリ選択線３２１６）に、単位画素メモリ３２３を制御するための制御信号を、画素メモリアレイ部３２２に配置された単位画素メモリ３２３の行毎に出力する。
【００４２】
画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３には、画素チップ３１に備えた画素アレイ部３１２内のそれぞれの単位画素３１３からチップ接続部３３を介して画素メモリ信号線３２４に送信された画素信号が入力される。そして、それぞれの単位画素メモリ３２３は、入力された画素信号に応じた電気信号を、画素メモリ信号として画素信号処理チップ垂直信号線３２５に出力する。
【００４３】
画素信号処理チップ列処理回路３２６は、単位画素メモリ３２３から送信された画素メモリ信号に対する処理を行う。画素信号処理チップ列処理回路３２６による画素メモリ信号に対する処理では、イメージセンサ制御回路３２９から入力されたクランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨに基づいて、信号の減算（差分処理）が行われる。さらに、画素信号処理チップ列処理回路３２６による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路３２６は、画素信号処理チップ垂直信号線３２５に接続される電流源負荷を含んでいる。
【００４４】
画素信号処理チップ水平走査回路３２７は、イメージセンサ制御回路３２９から入力された水平走査パルスΦＨに基づいて、画素信号処理チップ列処理回路３２６から出力された処理後の信号を順次読み出す。
イメージセンサ制御回路３２９は、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ３１内の画素チップ垂直走査回路３１１を制御する。
【００４５】
画素メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０は、チップ接続部３３を介して画素チップ３１に接続される。画素チップ３１と画素信号処理チップ３２とは、画素メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。
【００４６】
このイメージセンサ制御回路３２９、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ垂直走査回路３１１による制御によって、イメージセンサ３は、入射した被写体光の画像信号を出力する。
【００４７】
次に、本実施形態の単位画素３１３について説明する。図５は、本実施形態のイメージセンサ３に備えた画素チップ３１内の単位画素３１３の概略構成を示した回路図である。単位画素３１３は、入射した光を電気信号に変換し、画素信号線３１４に出力する回路である。単位画素３１３は、それぞれ、第１フォトダイオードＰＤ１、第１画素転送トランジスタＰＭ１、第１画素リセットトランジスタＰＭ２、第１画素選択トランジスタＰＭ３、第１画素電荷蓄積部ＰＣ１、第２フォトダイオードＰＤ２、第２画素転送トランジスタＰＭ６、第２画素リセットトランジスタＰＭ７、第２画素選択トランジスタＰＭ８、第２画素電荷蓄積部ＰＣ２、単位画素増幅トランジスタＰＭ５、単位画素電荷蓄積部ＦＤ、単位画素リセットトランジスタＰＭ４から構成される。
【００４８】
単位画素電荷蓄積部ＦＤは、単位画素増幅トランジスタＰＭ５のゲート端子に接続されたノードに付随する容量であり、図５に示した単位画素３１３の概略構成においては、キャパシタの記号で示す。
【００４９】
第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２は、入射した光を光電変換して信号電荷を発生する光電変換部である。
第１画素電荷蓄積部ＰＣ１、第２画素電荷蓄積部ＰＣ２、および単位画素電荷蓄積部ＦＤは、信号電荷を蓄積する容量である。
【００５０】
第１画素リセットトランジスタＰＭ２は、画素チップ垂直走査回路３１１から入力される第１画素リセットパルスΦＰＲ１に基づいて、第１フォトダイオードＰＤ１を電源電位ＶＤＤＰにリセットする。
第２画素リセットトランジスタＰＭ７は、画素チップ垂直走査回路３１１から入力される第２画素リセットパルスΦＰＲ２に基づいて、第２フォトダイオードＰＤ２を電源電位ＶＤＤＰにリセットする。
【００５１】
第１画素転送トランジスタＰＭ１は、画素チップ垂直走査回路３１１から入力された第１画素転送パルスΦＰＴ１に基づいて、第１フォトダイオードＰＤ１が発生した信号電荷を、第１画素電荷蓄積部ＰＣ１に転送する。第１画素転送トランジスタＰＭ１によって転送された信号電荷は、第１画素電荷蓄積部ＰＣ１に蓄積される。
第２画素転送トランジスタＰＭ６は、画素チップ垂直走査回路３１１から入力された第２画素転送パルスΦＰＴ２に基づいて、第２フォトダイオードＰＤ２が発生した信号電荷を、第２画素電荷蓄積部ＰＣ２に転送する。第２画素転送トランジスタＰＭ６によって転送された信号電荷は、第２画素電荷蓄積部ＰＣ２に蓄積される。
【００５２】
第１画素選択トランジスタＰＭ３は、画素チップ垂直走査回路３１１から入力された第１画素選択パルスΦＰＳ１に基づいて、第１画素電荷蓄積部ＰＣ１に蓄積された信号電荷を、単位画素増幅トランジスタＰＭ５のゲート端子に接続された単位画素電荷蓄積部ＦＤに転送する。第１画素選択トランジスタＰＭ３によって転送された信号電荷は、単位画素電荷蓄積部ＦＤに蓄積される。
第２画素選択トランジスタＰＭ８は、画素チップ垂直走査回路３１１から入力された第２画素選択パルスΦＰＳ２に基づいて、第２画素電荷蓄積部ＰＣ２に蓄積された信号電荷を、単位画素増幅トランジスタＰＭ５のゲート端子に接続された単位画素電荷蓄積部ＦＤに転送する。第２画素選択トランジスタＰＭ８によって転送された信号電荷は、単位画素電荷蓄積部ＦＤに蓄積される。
【００５３】
単位画素リセットトランジスタＰＭ４は、画素チップ垂直走査回路３１１から入力されるＦＤリセットパルスΦＦＲに基づいて、単位画素電荷蓄積部ＦＤを電源電位ＶＤＤＰにリセットする。
【００５４】
単位画素増幅トランジスタＰＭ５は、単位画素電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧を出力する。単位画素増幅トランジスタＰＭ５は、第１画素選択トランジスタＰＭ３によって単位画素電荷蓄積部ＦＤに転送された信号電荷に応じた電圧を、第１フォトダイオードＰＤ１が発生した信号電荷による単位画素３１３の出力として、画素信号線３１４に出力する。また、単位画素増幅トランジスタＰＭ５は、第２画素選択トランジスタＰＭ８によって単位画素電荷蓄積部ＦＤに転送された信号電荷に応じた電圧を、第２フォトダイオードＰＤ２が発生した信号電荷による単位画素３１３の出力として、画素信号線３１４に出力する。
【００５５】
画素信号線３１４は、チップ接続部３３に接続される。このような構成によって、単位画素３１３は、２つの光電変換部（第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２）で、１つのチップ接続部３３を共有する構成となっている。
【００５６】
次に、本実施形態の単位画素メモリ３２３について説明する。図６は、本実施形態のイメージセンサ３に備えた画素信号処理チップ３２内の単位画素メモリ３２３の概略構成を示した回路図である。単位画素メモリ３２３は、画素メモリ信号線３２４から入力された信号を保持し、画素信号処理チップ垂直信号線３２５に出力する回路である。単位画素メモリ３２３は、それぞれ、単位画素メモリ結合容量ＣＣ、第１画素メモリ電荷蓄積部ＭＣ１、第１画素メモリ転送トランジスタＭＭ１、第１画素メモリリセットトランジスタＭＭ２、第１画素メモリ増幅トランジスタＭＭ３、第１画素メモリ選択トランジスタＭＭ４、第２画素メモリ電荷蓄積部ＭＣ２、第２画素メモリ転送トランジスタＭＭ５、第２画素メモリリセットトランジスタＭＭ６、第２画素メモリ増幅トランジスタＭＭ７、第２画素メモリ選択トランジスタＭＭ８、単位画素メモリ電流負荷ＣＳから構成される。
【００５７】
単位画素メモリ結合容量ＣＣは、一方がチップ接続部３３に接続され、もう一方が第１画素メモリ転送トランジスタＭＭ１および第２画素メモリ転送トランジスタＭＭ５のソース端子に接続される結合容量である。
第１画素メモリ電荷蓄積部ＭＣ１および第２画素メモリ電荷蓄積部ＭＣ２は、信号電荷を蓄積する容量負荷である。第１画素メモリ電荷蓄積部ＭＣ１は、単位画素３１３内の第１フォトダイオードＰＤ１に対応した信号電荷を蓄積し、第２画素メモリ電荷蓄積部ＭＣ２は、単位画素３１３内の第２フォトダイオードＰＤ２に対応した信号電荷を蓄積する。
【００５８】
第１画素メモリ転送トランジスタＭＭ１は、画素信号処理チップ垂直走査回路３２１から入力された第１画素メモリ転送パルスΦＭＴ１に基づいて、単位画素メモリ結合容量ＣＣの一方に発生した信号電荷を、第１画素メモリ増幅トランジスタＭＭ３のゲート端子に接続された第１画素メモリ電荷蓄積部ＭＣ１に転送する。第１画素メモリ転送トランジスタＭＭ１によって転送された信号電荷は、第１画素メモリ電荷蓄積部ＭＣ１に蓄積される。
第２画素メモリ転送トランジスタＭＭ５は、画素信号処理チップ垂直走査回路３２１から入力された第２画素メモリ転送パルスΦＭＴ２に基づいて、単位画素メモリ結合容量ＣＣの一方に発生した信号電荷を、第２画素メモリ増幅トランジスタＭＭ７のゲート端子に接続された第２画素メモリ電荷蓄積部ＭＣ２に転送する。第２画素メモリ転送トランジスタＭＭ５によって転送された信号電荷は、第２画素メモリ電荷蓄積部ＭＣ２に蓄積される。
【００５９】
第１画素メモリ増幅トランジスタＭＭ３は、第１画素メモリ電荷蓄積部ＭＣ１に蓄積された信号電荷に応じた電圧を出力する。
第２画素メモリ増幅トランジスタＭＭ７は、第２画素メモリ電荷蓄積部ＭＣ２に蓄積された信号電荷に応じた電圧を出力する。
【００６０】
第１画素メモリリセットトランジスタＭＭ２は、画素信号処理チップ垂直走査回路３２１から入力される第１画素メモリリセットパルスΦＭＲ１に基づいて、第１画素メモリ電荷蓄積部ＭＣ１を電源電位ＶＤＤＭにリセットする。
第２画素メモリリセットトランジスタＭＭ６は、画素信号処理チップ垂直走査回路３２１から入力される第２画素メモリリセットパルスΦＭＲ２に基づいて、第２画素メモリ電荷蓄積部ＭＣ２を電源電位ＶＤＤＭにリセットする。
【００６１】
第１画素メモリ選択トランジスタＭＭ４は、画素信号処理チップ垂直走査回路３２１から入力された第１画素メモリ選択パルスΦＭＳ１に基づいて、第１画素メモリ増幅トランジスタＭＭ３が出力した電圧を、単位画素メモリ３２３の出力として画素信号処理チップ垂直信号線３２５に出力する。
第２画素メモリ選択トランジスタＭＭ８は、画素信号処理チップ垂直走査回路３２１から入力された第２画素メモリ選択パルスΦＭＳ２に基づいて、第２画素メモリ増幅トランジスタＭＭ７が出力した電圧を、単位画素メモリ３２３の出力として画素信号処理チップ垂直信号線３２５に出力する。
【００６２】
単位画素メモリ電流負荷ＣＳは、一方が画素メモリ信号線３２４に接続され、もう一方が画素信号処理チップ３２のグラウンドに接続される。単位画素メモリ電流負荷ＣＳは、チップ接続部３３に接続された信号線を一定の電流で駆動する。なお、単位画素メモリ電流負荷ＣＳは、一方が画素チップ３１の画素信号線３１４に接続され、もう一方が画素チップ３１のグラウンドに接続される構成でもよい。
【００６３】
画素メモリ信号線３２４は、チップ接続部３３に接続される。このような構成によって、単位画素メモリ３２３は、２つの画素メモリ（第１画素メモリ電荷蓄積部ＭＣ１および第２画素メモリ電荷蓄積部ＭＣ２）で、１つのチップ接続部３３を共有する構成となっている。
【００６４】
本実施形態のイメージセンサ３では、画素チップ３１内の全ての単位画素３１３が同時に露光するグローバル露光を行い、第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２が入射した被写体光に応じて発生した信号電荷に基づいた画素信号を、チップ接続部３３を介して画素信号処理チップ３２に出力する。そして、画素信号処理チップ３２は、画素チップ３１から入力された第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２のそれぞれ対応した画素信号を一時的に記憶し、差分処理などの処理を行って、順次出力する。
【００６５】
なお、イメージセンサ３は、図２〜図４に示したように、画素アレイ部３１２内のそれぞれの単位画素３１３と、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３とのそれぞれが、それぞれのチップ接続部３３を介して接続されている。そして、図５および図６に示したように、単位画素３１３は、２つのフォトダイオードが１つのチップ接続部３３を共有し、単位画素メモリ３２３は、２つの画素メモリが１つのチップ接続部３３を共有する構成となっている。すなわち、イメージセンサ３は、２画素毎に１つのチップ接続部３３を備えた構成である。しかし、イメージセンサ３の構成は、図２〜図６に示したイメージセンサ３の構成に限定されるものではなく、２つ以上のフォトダイオードや画素メモリで、１つのチップ接続部３３を共有する構成とすることもできる。
【００６６】
次に、本実施形態のイメージセンサ３の駆動シーケンスについて説明する。図７は、本実施形態のイメージセンサ３を駆動するシーケンスを示したシーケンス図である。なお、図７に示したシーケンス図では、１０行分の単位画素３１３および単位画素メモリ３２３が、連続して処理される場合のシーケンスを示している。本実施形態のイメージセンサ３では、図２〜図６に示したように、１つの単位画素３１３に２つのフォトダイオードを備え、１つの単位画素メモリ３２３に２つの画素メモリを備えている。このため、図７に示したシーケンス図は、イメージセンサ３の２０行分を連続して処理する場合のシーケンスである。
【００６７】
実際の動作においては、イメージセンサ３の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理されるフォトダイオードおよび画素メモリの行数や、フォトダイオードおよび画素メモリの行の間引き数などが変化する。これにより、列方向に連続して配置された単位画素３１３および単位画素メモリ３２３が連続して処理されない場合や、単位画素３１３内の２つのフォトダイオードの内、いずれか１つのフォトダイオード、および単位画素メモリ３２３内の画素メモリの内、いずれか１つの画素メモリのみが処理されることもある。
【００６８】
図７において、横軸は時間を示し、縦軸はイメージセンサ３の行を示す。そして、シーケンス２０１は、画素チップ３１のグローバルリセット動作を示し、シーケンス２０２は、画素チップ３１のグローバル転送動作を示す。また、シーケンス２０３は、画素チップ３１のローリング読み出し動作を示し、シーケンス２０４は、画素信号処理チップ３２のローリング読み出し動作を示す。
【００６９】
イメージセンサ３の駆動シーケンスでは、まず、時刻ｔ１において、シーケンス２０１に示した画素チップ３１のグローバルリセット動作を行う。シーケンス２０１のグローバルリセット動作では、画素チップ３１に備えた全ての単位画素３１３内の第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２と、第１画素電荷蓄積部ＰＣ１、第２画素電荷蓄積部ＰＣ２、および単位画素電荷蓄積部ＦＤとを、同時にリセットする。
【００７０】
続いて、予め定めた露光時間が経過したときに、時刻ｔ２において、シーケンス２０２に示した画素チップ３１のグローバル転送動作を行う。シーケンス２０２のグローバル転送動作では、全ての単位画素３１３内の第１フォトダイオードＰＤ１が発生した信号電荷を、第１画素電荷蓄積部ＰＣ１に、第２フォトダイオードＰＤ２が発生した信号電荷を、第２画素電荷蓄積部ＰＣ２に、同時に転送する。
【００７１】
図７に示した時刻ｔ１から時刻ｔ２までの期間が、イメージセンサ３のグローバル露光における露光期間である。そして、シーケンス２０１のグローバルリセット動作とシーケンス２０２のグローバル転送動作によって、歪曲した映像が得られることはないというグローバル露光方式の優位性を得ている。
【００７２】
続いて、時刻ｔ２から時刻ｔ４において、シーケンス２０３に示した画素チップ３１のローリング読み出し動作を行う。本実施形態のイメージセンサ３では、図５に示したように、単位画素３１３は２つのフォトダイオードを備えている。従って、シーケンス２０３のローリング読み出し動作では、まず、時刻ｔ２から時刻ｔ３の期間に、シーケンス２０２のグローバル転送動作によって第１画素電荷蓄積部ＰＣ１に転送された第１フォトダイオードＰＤ１が発生した信号電荷を、単位画素電荷蓄積部ＦＤに転送する。これにより、単位画素３１３から、第１フォトダイオードＰＤ１が発生した信号電荷による出力が、画素信号線３１４に出力され、チップ接続部３３を介して単位画素メモリ３２３の画素メモリ信号線３２４に入力される。そして、画素メモリ信号線３２４に入力された第１フォトダイオードＰＤ１が発生した信号電荷による出力を、第１画素メモリ電荷蓄積部ＭＣ１に蓄積する。
【００７３】
また、時刻ｔ３から時刻ｔ４の期間に、シーケンス２０２のグローバル転送動作によって第２画素電荷蓄積部ＰＣ２に転送された第２フォトダイオードＰＤ２が発生した信号電荷を、単位画素電荷蓄積部ＦＤに転送する。これにより、単位画素３１３から、第２フォトダイオードＰＤ２が発生した信号電荷による出力が、画素信号線３１４に出力され、チップ接続部３３を介して単位画素メモリ３２３の画素メモリ信号線３２４に入力される。そして、画素メモリ信号線３２４に入力された第２フォトダイオードＰＤ２が発生した信号電荷による出力を、第２画素メモリ電荷蓄積部ＭＣ２に蓄積する。
【００７４】
このようにして、ローリング読み出し動作では、単位画素３１３内に備えたフォトダイオードが発生した信号電荷による出力を、順次、チップ接続部３３を介して単位画素メモリ３２３に送信する。そして、単位画素３１３から送信された信号を、単位画素メモリ３２３内に備えた対応する画素メモリに、順次保持する。
【００７５】
続いて、時刻ｔ４から時刻ｔ５において、シーケンス２０４に示した画素信号処理チップ３２のローリング読み出し動作を行う。シーケンス２０４のローリング読み出し動作では、シーケンス２０３のローリング読み出し動作によって第１画素メモリ電荷蓄積部ＭＣ１およびに第２画素メモリ電荷蓄積部ＭＣ２に蓄積された、第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２が発生した信号電荷による出力を、順次読み出す。
【００７６】
次に、本実施形態のイメージセンサ３の駆動タイミングについて説明する。図８は、本実施形態のイメージセンサ３の各駆動のタイミングを示したタイミングチャートである。なお、図８に示したタイミングチャートでは、１行分の単位画素３１３および単位画素メモリ３２３が処理される場合のタイミングを示している。本実施形態のイメージセンサ３では、図２〜図６に示したように、１つの単位画素３１３に２つのフォトダイオードを備え、１つの単位画素メモリ３２３に２つの画素メモリを備えている。このため、図８に示したタイミングチャートは、イメージセンサ３の２行分を連続して処理するタイミングである。
【００７７】
実際の動作においては、イメージセンサ３の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理されるフォトダイオードおよび画素メモリの行数や、フォトダイオードおよび画素メモリの行の間引き数などが変化する。これにより、列方向に連続して配置された単位画素３１３および単位画素メモリ３２３が連続して処理されない場合や、単位画素３１３内の２つのフォトダイオードの内、いずれか１つのフォトダイオード、および単位画素メモリ３２３内の画素メモリの内、いずれか１つの画素メモリのみが処理されることもある。
【００７８】
また、画素チップ垂直走査回路３１１および画素信号処理チップ垂直走査回路３２１から出力される各制御パルス（第１画素リセットパルスΦＰＲ１、第１画素転送パルスΦＰＴ１、第１画素選択パルスΦＰＳ１、第２画素リセットパルスΦＰＲ２、２画素転送パルスΦＰＴ２、第２画素選択パルスΦＰＳ２、ＦＤリセットパルスΦＦＲ、第１画素メモリ転送パルスΦＭＴ１、第１画素メモリリセットパルスΦＭＲ１、第１画素メモリ選択パルスΦＭＳ１、第２画素メモリ転送パルスΦＭＴ２、第２画素メモリリセットパルスΦＭＲ２、第２画素メモリ選択パルスΦＭＳ２）は、駆動方法に応じてタイミングを変更することができる。
【００７９】
また、図８に示したタイミングチャートでは、説明を容易にするため、１つの単位画素３１３および単位画素メモリ３２３に対する制御パルスのみを表記している。図２〜図６に示した本実施形態のイメージセンサ３の構成では、画素アレイ部３１２内のそれぞれの単位画素３１３と、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３とのそれぞれが、それぞれのチップ接続部３３を介して接続されている。このため、例えば、デジタルカメラ１が全画素同時に露光するグローバル露光を行う場合には、後述する時刻ｔ１から時刻ｔ７までの制御パルスを、全ての画素アレイ部３１２および画素メモリアレイ部３２２に出力することによって、全て同時に制御することになる。従って、以下の説明においては、全ての行に共通する動作に関しては、各符号の後の“（）：括弧”を表記せず、特定の制御パルスや構成要素を表すときのみに“（）：括弧”を表記することとする。
【００８０】
図８示したタイミングチャートにおいて、ＰＣ１電位ＶＰＣ１は、第１画素電荷蓄積部ＰＣ１の電位を示し、ＰＣ２電位ＶＰＣ２は、第２画素電荷蓄積部ＰＣ２の電位を示す。ＦＤ電位ＶＦＤは、単位画素電荷蓄積部ＦＤの電位を示す。ＭＣ１電位ＶＭＣ１は、第１画素メモリ電荷蓄積部ＭＣ１の電位を示し、ＭＣ２電位ＶＭＣ２は、第２画素メモリ電荷蓄積部ＭＣ２の電位を示す。
【００８１】
電源電位ＶＤＤＰおよび電源電位ＶＤＤＭは、それぞれ、画素チップ３１および画素信号処理チップ３２の電源の電位を示す。ＰＣ１信号電位ＶＰＣ１ＳＩＧは、第１フォトダイオードＰＤ１から転送された信号によって得られる第１画素電荷蓄積部ＰＣ１における被写体に依存した信号の電位を示す。ＰＣ２信号電位ＶＰＣ２ＳＩＧは、第２フォトダイオードＰＤ２から転送された信号によって得られる第２画素電荷蓄積部ＰＣ２における被写体に依存した信号の電位を示す。第１ＦＤ信号電位ＶＦＤＳＩＧ１は、第１画素電荷蓄積部ＰＣ１から転送された信号によって得られる単位画素電荷蓄積部ＦＤにおける被写体に依存した信号の電位を示す。第２ＦＤ信号電位ＶＦＤＳＩＧ２は、第２画素電荷蓄積部ＰＣ２から転送された信号によって得られる単位画素電荷蓄積部ＦＤにおける被写体に依存した信号の電位を示す。ＭＣ１信号電位ＶＭＣ１ＳＩＧは、第１画素電荷蓄積部ＰＣ１から転送された信号によって得られる第１画素メモリ電荷蓄積部ＭＣ１における被写体に依存した信号の電位を示す。ＭＣ２信号電位ＶＭＣ２ＳＩＧは、第２画素電荷蓄積部ＰＣ２から転送された信号によって得られる第２画素メモリ電荷蓄積部ＭＣ２における被写体に依存した信号の電位を示す。
【００８２】
まず、時刻ｔ１においてグローバルリセット動作を行い、画素アレイ部３１２内の全ての単位画素３１３をリセットする。より具体的には、時刻ｔ１において、画素チップ垂直走査回路３１１は、第１画素リセットパルスΦＰＲ１、第１画素転送パルスΦＰＴ１、および第１画素選択パルスΦＰＳ１を“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の第１画素リセットトランジスタＰＭ２、第１画素転送トランジスタＰＭ１、および第１画素選択トランジスタＰＭ３をＯＮ状態にする。これにより、第１フォトダイオードＰＤ１および第１画素電荷蓄積部ＰＣ１がリセットされ、ＰＣ１電位ＶＰＣ１が電源電位ＶＤＤＰの電位になる。
【００８３】
また、時刻ｔ１において、画素チップ垂直走査回路３１１は、第２画素リセットパルスΦＰＲ２、第２画素転送パルスΦＰＴ２、および第２画素選択パルスΦＰＳ２を“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の第２画素リセットトランジスタＰＭ７、第２画素転送トランジスタＰＭ６、および第２画素選択トランジスタＰＭ８をＯＮ状態にする。これにより、第２フォトダイオードＰＤ２および第２画素電荷蓄積部ＰＣ２がリセットされ、ＰＣ２電位ＶＰＣ２が電源電位ＶＤＤＰの電位になる。
【００８４】
また、時刻ｔ１において、画素チップ垂直走査回路３１１は、ＦＤリセットパルスΦＦＲを“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の単位画素リセットトランジスタＰＭ４をＯＮ状態にする。これにより、単位画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になる。
【００８５】
その後、画素チップ垂直走査回路３１１は、第１画素リセットパルスΦＰＲ１、第１画素転送パルスΦＰＴ１、第１画素選択パルスΦＰＳ１、第２画素リセットパルスΦＰＲ２、第２画素転送パルスΦＰＴ２、第２画素選択パルスΦＰＳ２、およびＦＤリセットパルスΦＦＲを“Ｌｏｗ”レベルにすることにより、単位画素３１３のリセットを解除する。これにより、画素アレイ部３１２内の全ての単位画素３１３が同時にグローバル露光を開始する。
【００８６】
続いて、グローバル露光における露光期間が経過した後、時刻ｔ２においてグローバル転送動作を行い、画素アレイ部３１２内の全ての単位画素３１３のフォトダイオードが発生した信号電荷を、対応する画素電荷蓄積部に転送する。より具体的には、時刻ｔ２において、画素チップ垂直走査回路３１１は、第１画素転送パルスΦＰＴ１および第２画素転送パルスΦＰＴ２を“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の第１画素転送トランジスタＰＭ１および第２画素転送トランジスタＰＭ６をＯＮ状態にする。これにより、時刻ｔ１から時刻ｔ２の期間に単位画素３１３内の第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２が発生した信号電荷が、それぞれ第１画素電荷蓄積部ＰＣ１および第２画素電荷蓄積部ＰＣ２に転送される。このグローバル転送動作によって、ＰＣ１電位ＶＰＣ１は、第１フォトダイオードＰＤ１が発生した信号電荷に基づいた、ＰＣ１信号電位ＶＰＣ１ＳＩＧの電位になる。また、ＰＣ２電位ＶＰＣ２は、第２フォトダイオードＰＤ２が発生した信号電荷に基づいた、ＰＣ２信号電位ＶＰＣ２ＳＩＧの電位になる。
【００８７】
続いて、時刻ｔ３から、画素チップ３１のローリング読み出し動作を行い、画素アレイ部３１２内の全ての単位画素３１３のフォトダイオードが発生した信号電荷を、順次、画素信号処理チップ３２内の対応する単位画素メモリ３２３に送信する。より具体的には、まず、時刻ｔ３において、画素チップ垂直走査回路３１１は、ＦＤリセットパルスΦＦＲを“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の単位画素リセットトランジスタＰＭ４をＯＮ状態にする。これにより、単位画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になる。
【００８８】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１は、第１画素メモリリセットパルスΦＭＲ１および第１画素メモリ転送パルスΦＭＴ１を“Ｈｉｇｈ”レベルにすることにより、単位画素メモリ３２３の第１画素メモリリセットトランジスタＭＭ２および第１画素メモリ転送トランジスタＭＭ１をＯＮ状態にする。これにより、第１画素メモリ電荷蓄積部ＭＣ１がリセットされ、ＭＣ１電位ＶＭＣ１が電源電位ＶＤＤＭの電位になる。また、第１画素メモリ電荷蓄積部ＭＣ１と単位画素メモリ結合容量ＣＣとが、電気的に接続される。
【００８９】
続いて、時刻ｔ４において、画素チップ垂直走査回路３１１は、第１画素選択パルスΦＰＳ１を“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の第１画素選択トランジスタＰＭ３をＯＮ状態にする。これにより、第１画素電荷蓄積部ＰＣ１に蓄積された信号電荷が、単位画素電荷蓄積部ＦＤに転送に転送され、ＦＤ電位ＶＦＤが、ＰＣ１電位ＶＰＣ１の電位（ＰＣ１信号電位ＶＰＣ１ＳＩＧ）に応じた第１ＦＤ信号電位ＶＦＤＳＩＧ１の電位になる。そして、単位画素増幅トランジスタＰＭ５から、第１ＦＤ信号電位ＶＦＤＳＩＧ１に応じた電圧が画素信号線３１４に出力される。
【００９０】
また、時刻ｔ４において、画素信号処理チップ垂直走査回路３２１は、第１画素メモリリセットパルスΦＭＲ１を“Ｌｏｗ”レベルにすることにより、第１画素メモリリセットトランジスタＭＭ２をＯＦＦ状態にする。これにより、第１画素メモリ電荷蓄積部ＭＣ１は、リセット状態から解放され、ＭＣ１電位ＶＭＣ１は、チップ接続部３３を介して画素メモリ信号線３２４入力された第１ＦＤ信号電位ＶＦＤＳＩＧ１に応じて単位画素メモリ結合容量ＣＣが発生した信号電荷に基づいた、ＭＣ１信号電位ＶＭＣ１ＳＩＧの電位になる。
【００９１】
続いて、時刻ｔ５において、画素信号処理チップ垂直走査回路３２１は、第１画素メモリ転送パルスΦＭＴ１を“Ｌｏｗ”レベルにすることにより、第１画素メモリ転送トランジスタＭＭ１をＯＦＦ状態にする。これにより、第１画素メモリ電荷蓄積部ＭＣ１と単位画素メモリ結合容量ＣＣとが、電気的に遮断され、ＭＣ１電位ＶＭＣ１が、ＭＣ１信号電位ＶＭＣ１ＳＩＧの電位に保持される。
【００９２】
ここまでで、第１画素電荷蓄積部ＰＣ１に蓄積された信号電荷の第１画素メモリ電荷蓄積部ＭＣ１への送信が終了する。本実施形態のイメージセンサ３では、図５に示したように、単位画素３１３は２つのフォトダイオードを備えている。従って、画素チップ３１のローリング読み出し動作では、第１画素電荷蓄積部ＰＣ１に蓄積された信号電荷の第１画素メモリ電荷蓄積部ＭＣ１への送信に引き続き、第２画素電荷蓄積部ＰＣ２に蓄積された信号電荷の第２画素メモリ電荷蓄積部ＭＣ２への送信を行う。
【００９３】
また、時刻ｔ５において、画素チップ垂直走査回路３１１は、ＦＤリセットパルスΦＦＲを“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の単位画素リセットトランジスタＰＭ４をＯＮ状態にする。これにより、単位画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になる。
【００９４】
また、時刻ｔ５において、画素信号処理チップ垂直走査回路３２１は、第２画素メモリリセットパルスΦＭＲ２および第２画素メモリ転送パルスΦＭＴ２を“Ｈｉｇｈ”レベルにすることにより、単位画素メモリ３２３の第２画素メモリリセットトランジスタＭＭ６および第２画素メモリ転送トランジスタＭＭ５をＯＮ状態にする。これにより、第２画素メモリ電荷蓄積部ＭＣ２がリセットされ、ＭＣ２電位ＶＭＣ２が電源電位ＶＤＤＭの電位になる。また、第２画素メモリ電荷蓄積部ＭＣ２と単位画素メモリ結合容量ＣＣとが、電気的に接続される。
【００９５】
続いて、時刻ｔ６において、画素チップ垂直走査回路３１１は、第２画素選択パルスΦＰＳ２を“Ｈｉｇｈ”レベルにすることにより、単位画素３１３の第２画素選択トランジスタＰＭ８をＯＮ状態にする。これにより、第２画素電荷蓄積部ＰＣ２に蓄積された信号電荷が、単位画素電荷蓄積部ＦＤに転送に転送され、ＦＤ電位ＶＦＤが、ＰＣ２電位ＶＰＣ２の電位（ＰＣ２信号電位ＶＰＣ２ＳＩＧ）に応じた第２ＦＤ信号電位ＶＦＤＳＩＧ２の電位になる。そして、単位画素増幅トランジスタＰＭ５から、第２ＦＤ信号電位ＶＦＤＳＩＧ２に応じた電圧が画素信号線３１４に出力される。
【００９６】
また、時刻ｔ６において、画素信号処理チップ垂直走査回路３２１は、第２画素メモリリセットパルスΦＭＲ２を“Ｌｏｗ”レベルにすることにより、第２画素メモリリセットトランジスタＭＭ６をＯＦＦ状態にする。これにより、第２画素メモリ電荷蓄積部ＭＣ２は、リセット状態から解放され、ＭＣ２電位ＶＭＣ２は、チップ接続部３３を介して画素メモリ信号線３２４入力された第２ＦＤ信号電位ＶＦＤＳＩＧ２に応じて単位画素メモリ結合容量ＣＣが発生した信号電荷に基づいた、ＭＣ２信号電位ＶＭＣ２ＳＩＧの電位になる。
【００９７】
続いて、時刻ｔ７において、画素信号処理チップ垂直走査回路３２１は、第２画素メモリ転送パルスΦＭＴ２を“Ｌｏｗ”レベルにすることにより、第２画素メモリ転送トランジスタＭＭ５をＯＦＦ状態にする。これにより、第２画素メモリ電荷蓄積部ＭＣ２と単位画素メモリ結合容量ＣＣとが、電気的に遮断され、ＭＣ２電位ＶＭＣ２が、ＭＣ２信号電位ＶＭＣ２ＳＩＧの電位に保持される。
【００９８】
ここまでで、第２画素電荷蓄積部ＰＣ２に蓄積された信号電荷の第２画素メモリ電荷蓄積部ＭＣ２への送信が終了する。なお、さらに多くのフォトダイオードを単位画素３１３に備えている場合には、同様に、他の（残りの）画素電荷蓄積部に蓄積された信号電荷の画素メモリ電荷蓄積部への送信を、引き続いて行う。
【００９９】
その後、画素信号処理チップ垂直走査回路３２１は、画素信号処理チップ３２のローリング読み出し動作を行い、画素メモリアレイ部３２２内の全ての単位画素メモリ３２３の画素メモリに保持している信号電荷を、順次、画素信号処理チップ３２内の対応する画素信号処理チップ列処理回路３２６に出力する。より具体的には、まず、時刻ｔ７において、画素信号処理チップ垂直走査回路３２１は、第１画素メモリ選択パルスΦＭＳ１を“Ｈｉｇｈ”レベルにすることにより、単位画素メモリ３２３の第１画素メモリ選択トランジスタＭＭ４をＯＮ状態にする。これにより、第１画素メモリ電荷蓄積部ＭＣ１に蓄積されたＭＣ１信号電位ＶＭＣ１ＳＩＧに応じた電圧が、画素信号処理チップ垂直信号線３２５に出力される。
【０１００】
また、時刻ｔ７から時刻ｔ８の期間に、イメージセンサ制御回路３２９は、水平走査パルスΦＨの“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルとを繰り返して画素信号処理チップ水平走査回路３２７に入力する。これにより、画素信号処理チップ列処理回路３２６で処理されたＭＣ１信号電位ＶＭＣ１ＳＩＧに応じた信号を、イメージセンサ３が出力する１行目の画像信号として、画素信号処理チップ水平走査回路信号線３２８に順次読み出す。
【０１０１】
続いて、時刻ｔ８において、画素信号処理チップ垂直走査回路３２１は、第２画素メモリ選択パルスΦＭＳ２を“Ｈｉｇｈ”レベルにすることにより、単位画素メモリ３２３の第２画素メモリ選択トランジスタＭＭ８をＯＮ状態にする。これにより、第２画素メモリ電荷蓄積部ＭＣ２に蓄積されたＭＣ２信号電位ＶＭＣ２ＳＩＧに応じた電圧が、画素信号処理チップ垂直信号線３２５に出力される。
【０１０２】
また、時刻ｔ８以降に、イメージセンサ制御回路３２９は、水平走査パルスΦＨの“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルとを繰り返して画素信号処理チップ水平走査回路３２７に入力する。これにより、画素信号処理チップ列処理回路３２６で処理されたＭＣ２信号電位ＶＭＣ２ＳＩＧに応じた信号を、イメージセンサ３が出力する２行目の画像信号として、画素信号処理チップ水平走査回路信号線３２８に順次読み出す。
【０１０３】
以降、時刻ｔ７〜時刻ｔ８と同様に制御することによって、全ての単位画素メモリ３２３から出力させ、画素信号処理チップ列処理回路３２６で処理した信号を、３行目以降の画像信号として、画素信号処理チップ水平走査回路信号線３２８に順次読み出す。このようにして、イメージセンサ３は、入射した被写体光に応じた画素信号に対して処理を行った画像信号を出力することができる。
【０１０４】
上記に述べたように、本実施形態のイメージセンサ３では、画素チップ３１内の単位画素３１３に備えた第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２にそれぞれ対応した、第１画素電荷蓄積部ＰＣ１および第２画素電荷蓄積部ＰＣ２を備える。そして、グローバル露光によって第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２のそれぞれ発生した信号電荷を、グローバル転送動作によって、対応する第１画素電荷蓄積部ＰＣ１および第２画素電荷蓄積部ＰＣ２のそれぞれに、一時的に蓄積する。これにより、第１フォトダイオードＰＤ１および第２フォトダイオードＰＤ２で、１つのチップ接続部３３を共有する場合でも、グローバル露光方式の駆動を行うことができる。
【０１０５】
上記に述べたように、本発明を実施するための形態によれば、画素チップ内の単位画素に備える複数のフォトダイオードのそれぞれに対応した複数の電荷蓄積部を備える。これにより、画素チップと画素信号処理チップとを接続することによって構成される固体撮像装置において、接続されたチップ同士で電気信号の送受信を行う接続部を複数のフォトダイオードを備えた画素で共有した場合でも、完全なグローバル露光方式の画像を取得することができる。
【０１０６】
なお、本発明のある態様に係る固体撮像装置は、本実施形態においては、例えば、イメージセンサ３に対応し、撮像装置は、例えば、デジタルカメラ１に対応する。また、本発明のある態様に係る第１の基板は、本実施形態においては、例えば、画素チップ３１に対応し、第２の基板は、例えば、画素信号処理チップ３２に対応し、接続部は、例えば、チップ接続部３３に対応する。また、本発明のある態様に係る画素は、本実施形態においては、例えば、画素アレイ部３１２と、画素メモリアレイ部３２２とに対応し、同一グループに含まれる画素は、例えば、単位画素３１３と、単位画素メモリ３２３とに対応する。
【０１０７】
また、本発明のある態様に係る光電変換素子は、本実施形態においては、例えば、第１フォトダイオードＰＤ１または第２フォトダイオードＰＤ２に対応する。また、本発明のある態様に係る第１の蓄積部は、本実施形態においては、例えば、第１画素電荷蓄積部ＰＣ１または第２画素電荷蓄積部ＰＣ２に対応し、第１の転送部は、例えば、第１画素転送トランジスタＰＭ１または第２画素転送トランジスタＰＭ６に対応する。また、本発明のある態様に係る第２の蓄積部は、本実施形態においては、例えば、単位画素電荷蓄積部ＦＤに対応し、第２の転送部は、例えば、第１画素選択トランジスタＰＭ３または第２画素選択トランジスタＰＭ８に対応する。また、本発明のある態様に係る出力部は、本実施形態においては、例えば、単位画素メモリ３２３に対応する。
【０１０８】
また、本発明のある態様に係る第３の蓄積部は、本実施形態においては、例えば、第１画素メモリ電荷蓄積部ＭＣ１または第２画素メモリ電荷蓄積部ＭＣ２に対応する。また、本発明のある態様に係る第１のリセット部は、本実施形態においては、例えば、第１画素リセットトランジスタＰＭ２または第２画素リセットトランジスタＰＭ７に対応し、第２のリセット部は、例えば、単位画素リセットトランジスタＰＭ４に対応する。また、本発明のある態様に係る増幅部は、本実施形態においては、例えば、単位画素増幅トランジスタＰＭ５に対応する。
【０１０９】
また、本発明のある態様に係るノイズ低減部は、本実施形態においては、例えば、単位画素メモリ結合容量ＣＣと、第１画素メモリ転送トランジスタＭＭ１または第２画素メモリ転送トランジスタＭＭ５に対応する。また、本発明のある態様に係るクランプ部は、本実施形態においては、例えば、単位画素メモリ結合容量ＣＣに対応し、サンプルホールド部は、例えば、第１画素メモリ転送トランジスタＭＭ１または第２画素メモリ転送トランジスタＭＭ５に対応する。
【０１１０】
また、本発明のある態様に係る第１の蓄積容量は、本実施形態においては、例えば、第１画素電荷蓄積部ＰＣ１または第２画素電荷蓄積部ＰＣ２に対応し、第１の転送トランジスタは、例えば、第１画素転送トランジスタＰＭ１または第２画素転送トランジスタＰＭ６に対応する。また、本発明のある態様に係る第２の蓄積容量は、本実施形態においては、例えば、単位画素電荷蓄積部ＦＤに対応し、第２の転送トランジスタは、例えば、第１画素選択トランジスタＰＭ３または第２画素選択トランジスタＰＭ８に対応する。また、本発明のある態様に係る出力回路は、本実施形態においては、例えば、単位画素メモリ３２３に対応する。
【０１１１】
また、本発明のある態様に係る第３の蓄積容量は、本実施形態においては、例えば、第１画素メモリ電荷蓄積部ＭＣ１または第２画素メモリ電荷蓄積部ＭＣ２に対応する。また、本発明のある態様に係る第１のリセットトランジスタは、本実施形態においては、例えば、第１画素リセットトランジスタＰＭ２または第２画素リセットトランジスタＰＭ７に対応し、第２のリセットトランジスタは、例えば、単位画素リセットトランジスタＰＭ４に対応する。また、本発明のある態様に係る増幅トランジスタは、本実施形態においては、例えば、単位画素増幅トランジスタＰＭ５に対応する。
【０１１２】
また、本発明のある態様に係るノイズ低減回路は、本実施形態においては、例えば、単位画素メモリ結合容量ＣＣと、第１画素メモリ転送トランジスタＭＭ１または第２画素メモリ転送トランジスタＭＭ５に対応する。また、本発明のある態様に係るクランプ容量は、本実施形態においては、例えば、単位画素メモリ結合容量ＣＣに対応し、サンプルホールドトランジスタは、例えば、第１画素メモリ転送トランジスタＭＭ１または第２画素メモリ転送トランジスタＭＭ５に対応する。
【０１１３】
なお、本発明における回路構成および駆動方式の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、画素の構成要素および駆動方法が変わった場合においても、例えば、イメージセンサ３や単位画素３１３内の構成要素や回路構成に応じて駆動方法を変更することによって対応することができる。
【０１１４】
また、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。また、接続部を共有するフォトダイオードの数、すなわち、画素の数は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素の数を変更することができる。
【０１１５】
以上、本発明を実施するための形態をもとに説明したが、各構成要素や各処理プロセスの任意の組み合わせ、本発明の表現をコンピュータプログラムプロダクトなどに変換したものもまた、本発明の態様として有効である。ここで、コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体、ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが記録された記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードはコンピュータプログラムプロダクト内に記録される。
【０１１６】
例えば、本発明のある態様に係るコンピュータプログラムプロダクトは、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部によって電気的に接続されている固体撮像装置の処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続部を共有しており、前記第１の基板に配置された前記画素の光電変換素子で発生した信号を、第１の蓄積部に転送させる第１の転送モジュールと、前記第１の蓄積部に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積部に転送させる第２の転送モジュールと、前記第２の基板に配置された前記画素の出力部から、前記第２の蓄積部に蓄積された信号を出力させる出力モジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクトである。
【０１１７】
また、例えば、図１に示したデジタルカメラ１の各構成要素による処理を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、デジタルカメラ１に係る上述した種々の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【０１１８】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【０１１９】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【０１２０】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第１の蓄積手段に転送する第１の転送手段と、前記第１の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積手段に転送する第２の転送手段と、前記第２の基板に配置され、前記第２の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。
【０１２１】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を第１の蓄積手段に転送する第１の転送手段と、前記第１の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積手段に転送する第２の転送手段と、前記第２の基板に配置され、前記第２の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする撮像装置であってもよい。
【０１２２】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積手段に転送する第１の転送手段と、前記第１の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積手段に、該グループに含まれる複数の前記画素内で順次転送する第２の転送手段と、前記第２の基板に配置され、前記第２の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。
【０１２３】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を、全ての前記画素で同時に、第１の蓄積手段に転送する第１の転送手段と、前記第１の蓄積手段に蓄積された信号を、同一グループに含まれる複数の前記画素で共有される第２の蓄積手段に、該グループに含まれる複数の前記画素内で順次転送する第２の転送手段と、前記第２の基板に配置され、前記第２の蓄積手段に蓄積された信号を、前記画素から出力する出力手段と、を備えることを特徴とする撮像装置であってもよい。
【０１２４】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。
【０１２５】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする撮像装置であってもよい。
【０１２６】
また、本発明のある態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている固体撮像装置であって、当該固体撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする固体撮像装置であってもよい。
【０１２７】
また、本発明のある態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続手段によって電気的に接続されている撮像装置であって、当該撮像装置が有する前記画素は複数あり、それぞれの前記画素は１以上のグループのいずれかに分類されており、複数の前記画素で１つの前記接続手段を共有しており、前記画素は、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、全ての前記画素で同時に、第１の蓄積容量に転送する第１の転送トランジスタと、前記第１の蓄積容量に蓄積された信号をソースおよびドレインの一方に受け、ソースおよびドレインの他方から出力して、同一グループに含まれる複数の前記画素で共有される第２の蓄積容量に、該グループに含まれる複数の前記画素内で順次転送する第２の転送トランジスタと、前記第２の基板に配置され、前記第２の蓄積容量に蓄積された信号を、前記画素から出力するための容量やトランジスタを有する出力手段と、を備えることを特徴とする撮像装置であってもよい。
【０１２８】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の代替物、変形、等価物による変更を行うこともできる。従って、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項によって決められるべきであり、均等物の全ての範囲も含まれる。また、上述した特徴は、いずれも、好ましいか否かを問わず、他の特徴と組み合わせてもよい。また、請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。また、請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項が、ミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１２９】
また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。
【符号の説明】
【０１３０】
１・・・デジタルカメラ
２・・・レンズユニット部
３・・・イメージセンサ
４・・・発光装置
５・・・メモリ
６・・・記録装置
７・・・表示装置
８・・・画像信号処理回路
９・・・レンズ制御装置
１０・・・イメージセンサ制御装置
１１・・・発光制御装置
１２・・・カメラ制御装置
３１・・・画素チップ
３２・・・画素信号処理チップ
３３・・・チップ接続部
３４・・・外部配線接続部
３１１・・・画素チップ垂直走査回路
３１２・・・画素アレイ部
３１３・・・単位画素
３１４・・・画素信号線
３１５・・・画素チップ垂直走査回路信号線
３１６・・・第１画素リセット線
３１７・・・第１画素転送線
３１８・・・第１画素選択線
３１９・・・第２画素リセット線
３１１０・・・第２画素転送線
３１１１・・・第２画素選択線
３１１２・・・ＦＤリセット線
３２１・・・画素信号処理チップ垂直走査回路
３２２・・・画素メモリアレイ部
３２３・・・単位画素メモリ
３２４・・・画素メモリ信号線
３２５・・・画素信号処理チップ垂直信号線
３２６・・・画素信号処理チップ列処理回路
３２７・・・画素信号処理チップ水平走査回路
３２８・・・画素信号処理チップ水平走査回路信号線
３２９・・・イメージセンサ制御回路
３２１０・・・イメージセンサ制御回路信号線
３２１１・・・第１画素メモリリセット線
３２１２・・・第１画素メモリ転送線
３２１３・・・第１画素メモリ選択線
３２１４・・・第２画素メモリリセット線
３２１５・・・第２画素メモリ転送線
３２１６・・・第２画素メモリ選択線
ＰＤ１・・・第１フォトダイオード
ＰＤ２・・・第２フォトダイオード
ＰＣ１・・・第１画素電荷蓄積部
ＰＣ２・・・第２画素電荷蓄積部
ＦＤ・・・単位画素電荷蓄積部
ＰＭ１・・・第１画素転送トランジスタ
ＰＭ２・・・第１画素リセットトランジスタ
ＰＭ３・・・第１画素選択トランジスタ
ＰＭ４・・・単位画素リセットトランジスタ
ＰＭ５・・・単位画素増幅トランジスタ
ＰＭ６・・・第２画素転送トランジスタ
ＰＭ７・・・第２画素リセットトランジスタ
ＰＭ８・・・第２画素選択トランジスタ
ＭＣ１・・・第１画素メモリ電荷蓄積部
ＭＣ２・・・第２画素メモリ電荷蓄積部
ＭＭ１・・・第１画素メモリ転送トランジスタ
ＭＭ２・・・第１画素メモリリセットトランジスタ
ＭＭ３・・・第１画素メモリ増幅トランジスタ
ＭＭ４・・・第１画素メモリ選択トランジスタ
ＭＭ５・・・第２画素メモリ転送トランジスタ
ＭＭ６・・・第２画素メモリリセットトランジスタ
ＭＭ７・・・第２画素メモリ増幅トランジスタ
ＭＭ８・・・第２画素メモリ選択トランジスタ
ＣＣ・・・単位画素メモリ結合容量
ＣＳ・・・単位画素メモリ電流負荷
２０１・・・画素チップのグローバルリセット動作シーケンス
２０２・・・画素チップのグローバル転送動作シーケンス
２０３・・・画素チップのローリング読み出し動作シーケンス
２０４・・・画素信号処理チップのローリング読み出し動作シーケンス
ΦＰＴ１・・・第１画素転送パルス
ΦＰＴ２・・・第２画素転送パルス
ΦＰＳ１・・・第１画素選択パルス
ΦＰＳ２・・・第２画素選択パルス
ΦＰＲ１・・・第１画素リセットパルス
ΦＰＲ２・・・第２画素リセットパルス
ΦＦＲ・・・ＦＤリセットパルス
ΦＭＴ１・・・第１画素メモリ転送パルス
ΦＭＴ２・・・第２画素メモリ転送パルス
ΦＭＲ１・・・第１画素メモリリセットパルス
ΦＭＲ２・・・第２画素メモリリセットパルス
ΦＭＳ１・・・第１画素メモリ選択パルス
ΦＭＳ２・・・第２画素メモリ選択パルス
ΦＣＬ・・・クランプパルス
ΦＳＨ・・・サンプルホールドパルス
ΦＨ・・・水平走査パルス
ＶＰＣ１・・・ＰＣ１電位
ＶＰＣ２・・・ＰＣ２電位
ＶＦＤ・・・ＦＤ電位
ＶＭＣ１・・・ＭＣ１電位
ＶＭＣ２・・・ＭＣ２電位
ＶＰＣ１ＳＩＧ・・・ＰＣ１信号電位
ＶＰＣ２ＳＩＧ・・・ＰＣ２信号電位
ＶＦＤＳＩＧ１・・・第１ＦＤ信号電位
ＶＦＤＳＩＧ２・・・第２ＦＤ信号電位
ＶＭＣ１ＳＩＧ・・・ＭＣ１信号電位
ＶＭＣ２ＳＩＧ・・・ＭＣ２信号電位
ＶＤＤＰ，ＶＤＤＭ・・・電源電位
【図１】
2013026896.tif 000003
【図２】
2013026896.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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