(57)【要約】【課題】安定した特性が得られる半導体装置及びその製造方法を提供すること。【解決手段】実施形態に係る半導体装置は、半導体領域と、ゲート電極と、ゲート絶縁膜と、を備える。前記半導体領域は、基板の主面上に設けられ前記主面と直交する第１方向に突出する凸型であって前記主面に沿った第２方向に延在する。前記ゲート電極は、前記第１方向にみて前記半導体領域と交差するように延在する。前記ゲート絶縁膜は、前記半導体領域と、前記ゲート電極と、の間に設けられる。前記ゲート電極の前記半導体領域に近い第１部分のエッチングレートは、前記第１部分よりも前記半導体領域から離れた第２部分のエッチングレートよりも高い。【選択図】図１
2013197498.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面上に設けられ前記主面と直交する第１方向に突出する凸型であって前記主面に沿った第２方向に延在する半導体領域と、
前記第１方向にみて前記半導体領域と交差するように延在するゲート電極と、
前記半導体領域と、前記ゲート電極と、の間に設けられたゲート絶縁膜と、
を備え、
前記ゲート電極の前記半導体領域に近い第１部分は、ｎ形の不純物が添加されたポリシリコンを含み、
前記ゲート電極の前記第１部分よりも前記半導体領域から離れた第２部分は、ｎ形の不純物が添加されたポリシリコンを含み、
前記第１部分に添加された前記不純物の濃度は、前記第２部分に添加された前記不純物の濃度よりも高く、
前記第１部分のエッチングレートは、前記第２部分のエッチングレートよりも高い半導体装置。
【請求項２】
基板の主面上に設けられ前記主面と直交する第１方向に突出する凸型であって前記主面に沿った第２方向に延在する半導体領域と、
前記第１方向にみて前記半導体領域と交差するように延在するゲート電極と、
前記半導体領域と、前記ゲート電極と、の間に設けられたゲート絶縁膜と、
を備え、
前記ゲート電極の前記半導体領域に近い第１部分のエッチングレートは、前記第１部分よりも前記半導体領域から離れた第２部分のエッチングレートよりも高い半導体装置。
【請求項３】
前記第１部分は、ポリシリコンまたは金属材料のいずれかを含み、
前記第２部分は、ポリシリコンまたは金属材料のいずれかを含む請求項２記載の半導体装置。
【請求項４】
前記第１部分及び前記第２部分は、ポリシリコンを含み、
前記第１部分の不純物濃度は、前記第２部分の不純物濃度と異なる請求項２記載の半導体装置。
【請求項５】
前記第１部分及び前記第２部分はｎ形の不純物を含み、
前記第１部分に添加された前記不純物の濃度は、前記第２部分に添加された前記不純物の濃度よりも高い請求項４記載の半導体装置。
【請求項６】
前記第１部分及び前記第２部分は、ｐ形の不純物を含み、
前記第１部分に添加された前記不純物の濃度は、前記第２部分に添加された前記不純物の濃度よりも低い請求項４記載の半導体装置。
【請求項７】
基板の主面上に前記主面と直交する第１方向に突出する凸型であって前記主面に沿った第２方向に延在する半導体領域を形成する工程と、
前記半導体領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、第１のエッチングレートを有する第１部分を形成する工程と、
前記第１部分の上に、前記第１のエッチングレートよりも低い第２のエッチングレートを有する第２部分を形成する工程と、
前記第１部分及び前記第２部分をエッチングし、前記第１方向にみて前記半導体領域と交差するゲート電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項８】
前記第１部分は、ポリシリコンまたは金属材料のいずれかを含み、
前記第２部分は、ポリシリコンまたは金属材料のいずれかを含む請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１部分及び前記第２部分は、ポリシリコンを含み、
前記第１部分を形成する工程は、ポリシリコンに第１の濃度で不純物を添加することを含み、
前記第２部分を形成する工程は、ポリシリコンに前記第１の濃度とは異なる第２の濃度で不純物を添加することを含む請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第１部分を形成する工程は、前記第１の濃度でｎ形の不純物を添加することを含み、
前記第２部分を形成する工程は、前記第１の濃度よりも低い第２の濃度でｎ形の不純物を添加することを含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１部分を形成する工程は、前記第１の濃度でｐ形の不純物を添加することを含み、
前記第２部分を形成する工程は、前記第１の濃度よりも高い第２の濃度でｐ形の不純物を添加することを含む請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
柱状の半導体領域を囲むようにゲート絶縁膜及びゲート電極が形成された、いわゆるフィン型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、平坦なゲート絶縁膜及びゲート電極を有するプレーナ型ＭＯＳＦＥＴに比べて広いチャネル幅を有する。このため、いわゆるフィン型ＭＯＳＦＥＴにおいては、プレーナ型ＭＯＳＦＥＴよりも高い電流駆動力が得られる。
【０００３】
このような半導体装置においては、柱状の半導体領域の周りにゲート絶縁膜及びゲート電極を精度良く形成することが、安定した特性を得る上で重要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００９／１０２０５９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、安定した特性が得られる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、半導体領域と、ゲート電極と、ゲート絶縁膜と、を備える。
前記半導体領域は、基板の主面上に設けられ前記主面と直交する第１方向に突出する凸型であって前記主面に沿った第２方向に延在する。
前記ゲート電極は、前記第１方向にみて前記半導体領域と交差するように延在する。
前記ゲート絶縁膜は、前記半導体領域と、前記ゲート電極と、の間に設けられる。
前記ゲート電極の前記半導体領域に近い第１部分のエッチングレートは、前記第１部分よりも前記半導体領域から離れた第２部分のエッチングレートよりも高い。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】不純物濃度とエッチングレートとの関係を例示する図である。
【図３】（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図４】（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図５】（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図６】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図７】（ａ）〜（ｃ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【図８】（ａ）〜（ｃ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【図９】（ａ）及び（ｂ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【図１０】（ａ）及び（ｂ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【図１１】（ａ）及び（ｂ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【図１２】加工後の状態を例示する模式的斜視図である。
【図１３】（ａ）及び（ｂ）は、加工後の状態を例示する模式図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１（ａ）には半導体装置の模式的斜視図が表され、図１（ｂ）には図１（ａ）に示す一点鎖線枠Ａで輪切りにしたときの模式的断面図が表されている。
【００１０】
第１の実施形態に係る半導体装置１１０は、基板１０の主面１０ａ上に設けられ主面１０ａに沿ったＹ方向（第２方向）に延在する半導体領域２０と、主面１０ａと直交するＺ方向（第１方向）にみて半導体領域２０と交差するように延在するゲート電極３０と、半導体領域２０とゲート電極３０との間に設けられたゲート絶縁膜４０と、を備える。
【００１１】
半導体領域２０は、主面１０ａからＺ方向に突出する凸型であって、Ｙ方向に延在して設けられる。すなわち、半導体領域２０は、Ｙ方向に延在するフィン型に設けられる。
【００１２】
半導体領域２０は、Ｙ方向にみた断面が凸型になっているため、第１側面２０ａと、第１側面２０ａとは反対側の第２側面２０ｂと、を有する。半導体領域２０は、上面２０ｃを有する場合もある。第１側面２０ａ、第２側面２０ｂ及び上面２０ｃは、平面のほか、曲面の場合もある。また、第１側面２０ａ及び第２側面２０ｂは、Ｚ方向に対して傾斜していてもよい。
【００１３】
基板１０の主面１０ａには、複数の半導体領域２０が所定の間隔で平行に設けられていてもよい。基板１０の主面１０ａにおいて半導体領域２０が設けられていない部分には素子分離のための絶縁膜５０が設けられる。
【００１４】
半導体領域２０は、Ｚ方向にみてゲート電極３０と重なる部分に設けられるチャネル領域と、チャネル領域の両側に設けられるソース領域及びドレイン領域と、を有する。
【００１５】
ゲート電極３０は、半導体領域２０のＹ方向の長さよりも短い幅を有する。ゲート電極３０は、半導体領域２０の第１側面２０ａ、第２側面２０ｂ及び上面２０ｃを囲むように設けられる。
【００１６】
ゲート電極３０は、Ｚ方向及びＹ方向と直交するＸ方向（第３方向）に延在して設けられていてもよい。ゲート電極３０は、複数の半導体領域２０を跨ぐように設けられていてもよい。複数のゲート電極３０が、Ｙ方向に所定の間隔で平行に設けられていてもよい。
【００１７】
複数の半導体領域２０と、複数のゲート電極３０と、がそれぞれ交差する場合、それぞれの交差位置にトランジスタが構成される。このトランジスタは、いわゆるフィン型ＭＯＳＦＥＴである。
【００１８】
ゲート絶縁膜４０は、半導体領域２０の第１側面２０ａ、第２側面２０ｂ及び上面２０ｃと、ゲート電極３０と、の間に設けられる。ゲート絶縁膜４０は、第１側面２０ａ、第２側面２０ｂ及び上面２０ｃの上に設けられる。ゲート電極３０は、半導体領域２０との交差位置において、ゲート絶縁膜４０を介して第１側面２０ａ、第２側面２０ｂ及び上面２０ｃに沿い半導体領域２０を囲むように設けられる。
【００１９】
本実施形態に係る半導体装置１１０において、ゲート電極３０がエッチングによって形成される場合、ゲート電極３０の半導体領域２０に近い部分のエッチングレートは、ゲート電極３０の半導体領域２０から離れた部分のエッチングレートよりも高い。
【００２０】
例えば、ゲート電極３０のうち、半導体領域２０の第１側面２０ａからＸ方向に第１の距離だけ離れた部分（近い部分）と、第１側面２０ａからＸ方向に第１の距離よりも長い第２の距離だけ離れた部分（遠い部分）と、において、近い部分のエッチングレートは、遠い部分のエッチングレートよりも高い。同一のエッチング条件では、近い部分のほうが遠い部分よりも速くエッチングされる。すなわち、ゲート電極３０のエッチングレートは、Ｘ方向に一定ではない。
【００２１】
エッチングレートは、材料または不純物濃度によって変化する。したがって、ゲート電極３０の複数の領域では、材料または不純物濃度の相違によってエッチングレートが相違する。ゲート電極３０におけるエッチングレートの変化は、段階的であっても、連続的であってもよい。例えば、製造工程において、ゲート電極３０の不純物濃度が連続的に変化する場合もある。この場合には、ゲート電極３０のエッチングレートも連続的に変化することになる。
【００２２】
半導体装置１１０において、ゲート電極３０は、第１部分３１と、第２部分３２と、を含む。ゲート電極３０は、バリアメタル３３及び低抵抗層３４を含んでいてもよい。第１部分３１は、第２部分３２よりも半導体領域２０に近い。第２部分３２は、第１部分３１よりも半導体領域２０から遠い。第１部分３１は、第１側面２０ａ及び第２側面２０ｂとそれぞれ対向して設けられる。第１部分３１は、第１側面２０ａ及び第２側面２０ｂに加え、上面２０ｃに対向して設けられていてもよい。第２部分３２は、第１部分３１を囲むように設けられる。
【００２３】
第１部分３１のエッチングレートは、第２部分３２のエッチングレートよりも高い。このようにゲート電極３０を備えた半導体装置１１０では、ゲート電極３０の形状をエッチングによって構成する際、ゲート電極３０の幅（Ｙ方向の長さ）がＸ方向に均一化される。
【００２４】
つまり、ゲート電極３０をエッチングする際、ゲート電極３０のうち半導体領域２０との交差位置に近い部分では遠い部分に比べてエッチングの進行が遅い。このため、同じエッチングレートのゲート電極３０を用いると、半導体領域２０との交差位置に近い部分にエッチング残りが発生する。
【００２５】
ゲート電極３０のエッチング残りがあると、トランジスタの特性が所望の値からずれることになる。また、エッチング残りが多いと、隣り合うゲート電極３０の間でショートの原因になる。一方、エッチング残りを想定して、エッチング残りが発生する部分でゲート電極３０の幅を規定すると、他の部分の幅が相対的に狭くなり、ゲート電極３０の抵抗値の増加を招く。
本実施形態の半導体装置１１０では、ゲート電極３０の幅が均一化されるため、所望の特性にトランジスタが形成される。
【００２６】
本実施形態に係る半導体装置１１０において、例えば、第１部分３１は、第１の濃度で不純物が添加されたポリシリコンによって形成され、第２部分３２は、第１の濃度とは異なる第２の濃度で不純物が添加されたポリシリコンによって形成される。
【００２７】
図２は、不純物濃度とエッチングレートとの関係を例示する図である。
図２において横軸はポリシリコン中の不純物濃度、縦軸はエッチングレート（規格化）である。図２には、燐（Ｐ）や砒素（Ａｓ）などのｎ形不純物及びボロン（Ｂ）等のｐ形不純物について、不純物濃度とエッチングレートとの関係の一例が表されている。
【００２８】
ｎ形不純物の場合には、不純物濃度が高いほどエッチングレートが高くなる。一方、ｐ形不純物の場合には、不純物濃度が高いほどエッチングレートが低くなる。このため、第１部分３１及び第２部分３２としてｎ形不純物を添加したポリシリコンを用いる場合、第１部分３１の不純物濃度を、第２部分３２の不純物濃度よりも高くする。
【００２９】
一方、第１部分３１及び第２部分３２としてｐ形不純物を添加したポリシリコンを用いる場合、第１部分３１の不純物濃度を、第２部分３２の不純物濃度よりも低くする。このような不純物濃度の設定によって、第１部分３１のエッチングレートを、第２部分３２のエッチングレートよりも高くする。
【００３０】
半導体領域２０の幅、高さ、エッチング条件にもよるが、第１の濃度と、第２の濃度と、の比率（第２の濃度に対する第１の濃度）は、ｎ形不純物の場合には概ね１０倍以上、ｐ形不純物の場合には概ね１／１０以下である。また、第１の濃度及び第２の濃度のうち高い方の不純物濃度は、５×１０１９ａｔｏｍ／ｃｍ３以上であることが望ましい。
【００３１】
また、第１部分３１の材料及び第２部分３２の材料の選択によって、第１部分３１のエッチングレートを、第２部分３２のエッチングレートよりも高くしてもよい。
例えば、第１部分３１の材料としてポリシリコンを用い、第２部分３２の材料としてタングステン（Ｗ）やモリブデン（Ｍｏ）等の金属材料を用いてもよい。また、第１部分３１の材料及び第２部分３２の材料として、互いに異なる金属材料を用いてもよい。
いずれの場合でも、材料の選択によって、第１部分３１のエッチングレートを、第２部分３２のエッチングレートよりも高くすれば、先に説明したような作用効果を得られる。
【００３２】
なお、第１部分３１と、第２部分３２と、の間に別の領域が設けられていてもよい。別の領域のエッチングレートは、第１部分３１のエッチングレートと、第２部分３２のエッチングレートと、の間である。
【００３３】
また、第１部分３１及び第２部分３２の材料としてポリシリコンを用い、第１部分３１に第１の濃度のＡｓを添加し、第２部分３２に第２の濃度（第１の濃度よりも低い濃度）のＰまたはＡｓを添加し、熱処理を施すことで、ゲート電極３０からゲート絶縁膜４０の表面と垂直方向に圧縮応力をかけるようにしてもよい。この圧縮応力は半導体領域２０のチャネル領域に加わる。これにより、チャネル領域の電子移動度が増加し、電流値が上昇するという効果を得られる。
【００３４】
（第２の実施形態）
次に、第２の実施形態として、半導体装置１１０の製造方法を説明する。
図３（ａ）〜図６（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図７（ａ）〜図１３（ｂ）は、参考例に係る半導体装置の製造方法を例示する模式的断面図である。
【００３５】
先ず、図７（ａ）〜図１３（ｂ）に沿って、参考例に係る半導体装置の製造方法を説明する。
【００３６】
先ず、図７（ａ）に表したように、シリコン等の基板１０の主面１０ａにフィン型の半導体領域２０を形成するためのハードマスクＨＭ１となる例えばシリコンナイトライド膜を形成する。その後、フォトリソグラフィー法にてフォトレジスト（図示せず）をパターニングした後、例えばＲＩＥ（Reactive Ion Etching）法を用いて、シリコンナイトライド膜を加工する。このとき、場合によってはフォトレジストまたはフォトレジスト及び反射防止膜の組み合わせの他に、フォトレジスト、絶縁膜、下層レジスト構造からなる多層マスクを用いることもある。
【００３７】
シリコンナイトライド膜を加工した後、アッシング法によりフォトレジストを除去すると、図７（ａ）に示すようなフィン型のハードマスクＭＨ１が基板１０の主面１０ａ上に形成される。
【００３８】
次に、図７（ｂ）に示すように、例えばＲＩＥ法を用いて、基板１０をエッチングする。これにより、基板１０の主面１０ａが後退し、主面１０ａ上にフィン型の半導体領域２０が形成される。
【００３９】
その後、図７（ｃ）に示すように、素子分離（ＳＴＩ：Shallow Trench Isolation）となるシリコン酸化膜等の絶縁膜５０を複数の半導体領域２０の間に埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【００４０】
次に、図８（ａ）に示すように、フッ酸等の薬液を用いてシリコン酸化膜等の絶縁膜５０をエッチングし、所望の高さに半導体領域２０が露出するまで、絶縁膜５０を後退させる。その後、熱燐酸等を用いてシリコンナイトライドのハードマスクＨＭ１を除去する。
【００４１】
その後、図８（ｂ）に示すように、フィン型の半導体領域２０の絶縁膜５０から上に露出した表面に、酸化法等によりゲート絶縁膜４０になるシリコン酸化膜を形成する。ゲート絶縁膜４０にはシリコン酸化膜の他に、シリコン酸窒化膜（ＳｉＯＮ膜）、Ｈｉｇｈ−Ｋ（高誘電率材料）膜（ＨｆＯ２、Ａｌ２Ｏ３等）が用いられる。
【００４２】
次に、図８（ｃ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等によりポリシリコン膜３０Ａを形成する。このとき、ポリシリコン膜３０Ａは不純物を導入する場合が多く、ＰやＡｓを添加してｎ形のポリシリコン膜３０Ａとする場合と、Ｂを添加しｐ形のポリシリコン膜３０Ａとする場合と、がある。
【００４３】
不純物の添加は、ガスソースにＰ、Ａｓ、Ｂを含むガスを添加する場合と、不純物が注入されていないポリシリコン膜３０Ａを形成した後、イオンインプランテーション法により不純物を注入する場合と、がある。
【００４４】
その後、ＣＭＰ法によりポリシリコン膜３０Ａを平坦化した後、図９（ａ）に示すように、バリアメタル３３としてチタンナイトライド膜を形成する。その後、ゲート電極３０の抵抗値を下げるための低抵抗層３４としてタングステン膜を形成する。ポリシリコン膜３０Ａ、バリアメタル３３及び低抵抗層３４は、ゲート電極３０に含まれる膜である。ゲート電極の構造としては、この他に、ポリシリコン膜単層の場合や、タングステンシリサイド膜等のシリサイド膜を用いてもよい。
【００４５】
その後、図９（ｂ）に表したように、ゲート電極３０のハードマスクＨＭ２となるシリコンナイトライド膜を形成し、フィン型の半導体領域２０の延在するＹ方向とは垂直な方向Ｘにゲート電極３０のパターンをフォトリソグラフィー法によって形成する。このとき、場合によってはフォトレジストまたはフォトレジスト及び反射防止膜の組み合わせの他に、フォトレジスト、絶縁膜、下層レジスト構造からなる多層マスクを用いることがある。
【００４６】
フォトリソグラフィー法によるパターニング後、下層のシリコンナイトライド膜等のハードマスクをＲＩＥ法にてエッチングし、アッシング法によりフォトレジストを除去すると、図１０（ａ）及び（ｂ）に示すようなハードマスクパタンが得られる。
ここで、図１０（ａ）は、図９（ｂ）に示すＡ−Ａ’線の模式的断面図であり、図１０（ｂ）は、図９（ｂ）におけるＢ−Ｂ’線の模式的断面図である。
【００４７】
その後、低抵抗層３４をフッ素及び塩素を含んだ混合ガス等、バリアメタル３３を塩素を含んだガス等、ポリシリコン膜３０Ａを臭化水素と酸素を含んだ混合ガス等にてエッチングする。このエッチングは、ゲート絶縁膜４０をストッパとして実施される。これにより、図１１（ａ）及び（ｂ）に示すようなゲート電極３０の形状が得られる。
図１１（ａ）は、図９（ｂ）に示すＡ−Ａ’線と同じ位置での模式的断面、図１１（ｂ）は、図９（ｂ）に示すＢ−Ｂ’線と同じ位置での模式的断面図である。
【００４８】
図１２、図１３（ａ）及び（ｂ）は、この加工後の状態を例示する模式的斜視図である。理想的なエッチングが行われた場合には、図１２に表したように、フィン型の半導体領域２０を綺麗に露出する形でゲート電極３０が形成される。
【００４９】
ゲート電極３０を形成した後は、ゲート電極３０の両側の半導体領域にソース領域及びドレイン領域を形成する。そして、ソース領域及びドレイン領域のそれぞれと導通する配線を形成する。これにより、半導体装置１９０が完成する。
【００５０】
ここで、エッチングによってゲート電極３０の形状を形成する場合、現実的には図１３（ａ）に表したように、フィン型の半導体領域２０の側壁部にポリシリコン膜３０Ａの残渣３０Ａ’が発生してしまう場合がある。これは、フィン型の半導体領域２０の立体的な構造が、エッチングの活性種の入射量を抑制し、平坦部などに比べて側壁部でのエッチングが進み難いことが原因として挙げられる。
【００５１】
また、ゲート電極３０側のポリシリコン膜３０Ａは図７（ａ）に示すように垂直な形状がデバイス特性的に求められる。このため、例えば等方性の強いエッチングを実施し、フィン型の半導体領域２０の側壁のポリシリコン膜３０Ａを除去しようとすると、ゲート電極３０側のポリシリコンに「えぐれ」等の形状異常が発生する。このフィン型の半導体領域２０の側壁に発生したポリシリコン膜３０Ａの残渣３０Ａ’は、ゲート電極３０間のショートを引き起こす可能性がある。
【００５２】
図１３（ｂ）は、図１３（ａ）に示す一点鎖線枠Ｂの位置で輪切りにして上から見たときの模式的断面図である。フィン型の半導体領域２０と、ゲート電極３０と、の交差部にて、ポリシリコン膜３０Ａの残渣３０Ａ’の影響により、ゲート電極３０の寸法が太くなってしまう現象も起こりえる。これも、フィン型の半導体領域２０とゲート電極３０との立体的な構造により、交差部の壁に囲まれたポイントでは、エッチングの活性種の入射量が抑制され、エッチングが進み難いことに起因する。
【００５３】
以上のように、フィン型の半導体領域２０及びゲート電極３０の３次元的な構造により、フィン型トランジスタでは、平面型トランジスタでは見られないような加工上の問題が発生する。
【００５４】
次に、図３（ａ）〜図６に沿って、本実施形態に係る半導体装置の製造方法について説明する。
先ず、図３（ａ）に表したように、シリコン等の基板１０の主面１０ａにフィン型の半導体領域２０を形成するためのハードマスクＨＭ１となる例えばシリコンナイトライド膜を形成する。その後、フォトリソグラフィー法にてフォトレジスト（図示せず）をパターニングした後、例えば、ＲＩＥ法を用いて、シリコンナイトライド膜を加工する。このとき、場合によってはフォトレジストまたはフォトレジスト及び反射防止膜の組み合わせの他に、フォトレジスト、絶縁膜、下層レジスト構造からなる多層マスクを用いることもある。
【００５５】
シリコンナイトライド膜を加工した後、アッシング法によりフォトレジストを除去すると、図３（ａ）に示すようなフィン型のハードマスクＨＭ１が基板１０の主面１０ａ上に形成される。
【００５６】
次に、図３（ｂ）に示すように、例えばＲＩＥ法を用いて、基板１０をエッチングする。これにより、基板１０の主面１０ａが後退し、主面１０ａ上にフィン型の半導体領域２０が形成される。
【００５７】
その後、図３（ｃ）に示すように、素子分離（ＳＴＩ）となるシリコン酸化膜等の絶縁膜５０を複数の半導体領域２０の間に埋め込み、ＣＭＰ法により平坦化する。
【００５８】
次に、図４（ａ）に示すように、フッ酸等の薬液を用いてシリコン酸化膜等の絶縁膜５０をエッチングし、所望の高さに半導体領域２０が露出するまで、絶縁膜５０を後退させる。その後、熱燐酸等を用いてシリコンナイトライドのハードマスクＨＭ１を除去する。
【００５９】
その後、図４（ｂ）に示すように、フィン型の半導体領域２０の絶縁膜５０から上に露出した表面に、酸化法等によりゲート絶縁膜４０になるシリコン酸化膜を形成する。ゲート絶縁膜４０にはシリコン酸化膜の他に、シリコン酸窒化膜（ＳｉＯＮ膜）、Ｈｉｇｈ−Ｋ膜（ＨｆＯ２、Ａｌ２Ｏ３等）が用いられる。
【００６０】
次に、図４（ｃ）に示すように、ＣＶＤ法等により第１部分３１になる第１ポリシリコン膜３１Ａを形成する。第１ポリシリコン膜３１Ａの膜厚は、比較的薄めに設定される。第１ポリシリコン膜３１Ａの膜厚は、例えば、隣り合う２つの半導体領域２０の距離（隙間）の２０％程度以下である。第１ポリシリコン膜３１Ａがｎ形の場合、第１ポリシリコン膜３１Ａには後述する外側の第２ポリシリコン膜３２Ａよりも高い濃度のＡｓやＰ等の不純物を導入する。
【００６１】
第１ポリシリコン膜３１Ａの不純物の添加量は、概ね第２ポリシリコン膜３２Ａの不純物の添加量の１０倍以上であることが望ましいが、それ以下でも本実施形態の作用効果を得ることは可能である。これは、ＰやＡｓをドープしたポリシリコンのドライエッチングレートが不純物の濃度の上昇に伴い増大することを利用するためであり、第１ポリシリコン膜３１Ａのエッチングレートを第２ポリシリコン膜３２Ａのエッチングレートよりも高くすることが目的となる。
【００６２】
また、第１ポリシリコン膜３１Ａがｐ形の場合、第１ポリシリコン膜３１Ａの不純物濃度は、第２ポリシリコン膜３２Ａの不純物濃度よりも薄くする。第１ポリシリコン膜３１Ａの不純物の添加量は、概ね第２ポリシリコン膜３２Ａの不純物の添加量の１／１０程度以下である。
【００６３】
ｐ形のポリシリコン膜のドライエッチングレートは、不純物の濃度の増大に伴い低下することを利用するものであり、第１ポリシリコン膜３１Ａのエッチングレートを第２ポリシリコン膜３２Ａのエッチングレートよりも高くすることが目的となる。
【００６４】
この不純物濃度によるエッチングレートの差は、ポリシリコン中の電子が、ポリシリコン表面に吸着した電気陰性度の高いエッチングの活性種であるハロゲンに移動することで起こる。これにより、エッチング表面において電気的なポテンシャルエネルギーの変化が生じてエッチングレートを変化させる。したがって、ポリシリコン内の不純物濃度、すなわち電子の濃度によってエッチングレートが変化する。
【００６５】
不純物の添加法はガスソースにＰ、Ａｓ、Ｂを含むガスを添加する場合と、不純物が注入されていないポリシリコン膜を形成した後、イオンインプランテーション法により不純物注入する場合と、がある。
【００６６】
その後、ＣＭＰ法により第１ポリシリコン膜３１Ａを平坦化した後、図５（ａ）に示すように、第１ポリシリコン膜３１Ａをエッチングし、図５（ａ）に示すようにフィン型の半導体領域２０の側壁部に第１ポリシリコン膜３１Ａを残すようにする。
【００６７】
なお、第１ポリシリコン膜３１Ａをフィン型の半導体領域２０の側壁部のみに残す処理は、必ずしも必要ない。例えば、図４（ｃ）に示すように第１ポリシリコン膜３１Ａをフィン型の半導体領域２０の全体に形成したまま、次の成膜を行ってもよい。
【００６８】
次に、図５（ｂ）に示すように、第１ポリシリコン膜３１Ａの上に第２部分３２になる第２ポリシリコン膜３２Ａを形成し、表面をＣＭＰ法により平坦化する。
【００６９】
次に、図５（ｃ）に示すように、バリアメタル３３としてチタンナイトライド膜を形成する。その後、ゲート電極３０の抵抗値を下げるための低抵抗層３４として、タングステン膜を形成する。第１ポリシリコン膜３１Ａによる第１部分３１、第２ポリシリコン膜３２Ａによる第２部分３２、バリアメタル３３及び低抵抗層３４は、ゲート電極３０に含まれる。ゲート電極３０の層構造としては、この他に、ポリシリコン膜単層の場合や、タングステンシリサイド膜等のシリサイド膜を用いてもよい。
【００７０】
その後、図６に示すように、ゲート電極３０のハードマスクＨＭ２となるシリコンナイトライド膜を形成し、フィン型の半導体領域２０の延在するＹ方向とは垂直なＸ方向にゲート電極３０のパターンをフォトリソグラフィー法によって形成する。このとき、場合によってはフォトレジストまたはフォトレジスト及び反射防止膜の組み合わせの他に、フォトレジスト、絶縁膜、下層レジスト構造からなる多層マスクを用いることがある。
【００７１】
フォトリソグラフィー法によるパターニング後、下層のシリコンナイトライド膜等のハードマスクＨＭ２をＲＩＥ法にてエッチングし、アッシング法によりフォトレジストを除去する。
【００７２】
その後、低抵抗層３４をフッ素及び塩素を含んだ混合ガス等、バリアメタル３３を塩素を含んだガス等、ポリシリコン膜を臭化水素と酸素を含んだ混合ガス等にてエッチングする。これにより、図６（ｂ）に示すようなゲート電極３０の形状が得られる。
【００７３】
フィン型の半導体領域２０の近傍に設けられた第１ポリシリコン膜３１Ａの不純物濃度は、ｎ形では濃く、ｐ形では薄くなっている。これにより、第１ポリシリコン膜３１Ａは、第２ポリシリコン膜３２Ａに比べて早くエッチングされる。
【００７４】
したがって、ゲート電極３０の形状をエッチングによって形成する場合、フィン型の半導体領域２０に近い側のエッチングが早く進むことから、フィン型の立体的な構造によりフィン型の半導体領域２０の側壁に残りやすかったポリシリコン膜の除去が進む。
【００７５】
一方、第２ポリシリコン膜３２Ａでは、第１ポリシリコン膜３１Ａに比べてエッチングが進み難いため、「えぐれ」等のない良好なゲート電極３０の形状が得られる。
【００７６】
フィン型の半導体領域２０とゲート電極３０との立体的な構造により、交差部の壁に囲まれたポイントでは、エッチングの活性種の入射量が抑制され、エッチングが進み難い。参考例のように単層のポリシリコン膜の場合では太りやすい特性であるが、本実施形態ではフィン型の半導体領域２０の近傍でもゲート電極３０の寸法が太らず、全ての領域において良好なゲート電極３０の形状が得られる。
【００７７】
ゲート電極３０を形成した後は、ゲート電極３０の両側の半導体領域にソース領域及びドレイン領域を形成する。なお、ソース領域及びドレイン領域は、これよりも前の工程で形成しておいてもよい。そして、ソース領域及びドレイン領域のそれぞれと導通する配線を形成する。これにより、半導体装置１１０（図１（ａ）参照）が完成する。
【００７８】
このような本実施形態に係る半導体装置１１０の製造方法によれば、ゲート電極３０の形状をエッチングによって形成する際、一度のエッチングによって線幅の均一化したゲート電極３０が形成される。したがって、ゲート幅が均一化され特性の安定した半導体装置１１０が製造される。
【００７９】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、安定した特性の半導体装置を提供することができる。
【００８０】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１０…基板、１０ａ…主面、２０…半導体領域、２０ａ…第１側面、２０ｂ…第２側面、２０ｃ…上面、３０…ゲート電極、３０Ａ…ポリシリコン膜、３１…第１部分、３２…第２部分、３３…バリアメタル、３４…低抵抗層、４０…ゲート絶縁膜、５０…絶縁膜、１１０，１９０ 半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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