(57)【要約】【課題】センスアンプ部間のシャント部において上層配線と下層配線との間にコンタクトを容易に配置でき、上層の配線抵抗を低下させたメモリを提供する。【解決手段】メモリは、第１の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイを備える。センスアンプ部が、メモリセルアレイのそれぞれに対応して設けられ、第１の方向に配列されている。第１の配線が、複数のセンスアンプ部の配列の一方側から複数のセンスアンプ部の上方を亘って第１の方向に延伸する。第２の配線が、複数のセンスアンプ部の配列の他方側から複数のセンスアンプ部の上方を亘って第１の方向に延伸する。第１のシャント部は、第１の方向に隣接する２つのセンスアンプ部の間に配置され、第１および第２の配線をそれぞれ複数のセンスアンプ部のいずれかに電気的に接続する。第３の配線は、第１および第２の配線と同じ層に形成され、第１のシャント部上を第１の方向に直線状に通過する。【選択図】図３
2013197458.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイと、
前記複数のメモリセルアレイのそれぞれに対応して設けられ、前記第１の方向に配列された複数のセンスアンプ部と、
前記複数のセンスアンプ部の配列の一方側から前記複数のセンスアンプ部の上方を亘って前記第１の方向に延伸する第１の配線と、
前記複数のセンスアンプ部の配列の他方側から前記複数のセンスアンプ部の上方を亘って前記第１の方向に延伸する第２の配線と、
前記第１の方向に隣接する２つの前記センスアンプ部の間に配置され、前記第１および前記第２の配線をそれぞれ前記複数のセンスアンプ部のいずれかに電気的に接続する第１のシャント部と、
前記第１および前記第２の配線と同じ層に形成され、前記第１のシャント部上を前記第１の方向に直線状に通過する第３の配線とを備えた半導体記憶装置。
【請求項２】
前記第１のシャント部において、前記第１の配線と前記センスアンプ部とを接続する第１のコンタクトから前記第１の方向に延伸する前記第１の配線の端部までの長さは、前記第１のコンタクトから前記第１の方向に対して交差する第２の方向に延伸する前記第１の配線の端部までの長さよりも長いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のシャント部において、前記第２の配線と前記センスアンプ部とを接続する第２のコンタクトから前記第１の方向に延伸する前記第２の配線の端部までの長さは、前記第２のコンタクトから前記第１の方向に対して交差する第２の方向に延伸する前記第２の配線の端部までの長さよりも長いことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のシャント部における前記第１または第２の配線の前記第１の方向の端部までの長さは、前記第１のシャント部の前記第１の方向の幅の２分の１と同じかそれよりも長いことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１の配線と前記第２の配線とは、前記第１の方向に交差する第２の方向において互いにずれていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１の方向に隣接する２つの前記センスアンプ部の間に配置され、前記第１の配線または前記第２の配線のいずれか一方を前記複数のセンスアンプ部のいずれかに電気的に接続する第２のシャント部をさらに備え、
前記第１のシャント部またはその周辺部において、前記第１または前記第２の配線は屈曲しており、
前記第２のシャント部において、前記第１および前記第２の配線の両方は直線状に延伸していることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１のシャント部またはその周辺部において、前記第２の配線は、前記第１の方向に対して交差する第２の方向に屈曲しており、前記第１の配線は直線状に延伸していることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のシャント部の前記第１から第３の配線のレイアウト面内において、前記第１および第２の配線は、前記第１の方向に対して傾斜する第３および第４の方向にそれぞれ屈曲していることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型メモリは、それぞれ複数のセンスアンプを有する複数のセンスアンプ部の間にシャント部を有する。各シャント部は、上層（Ｍ２）の配線からコンタクトを介して下層（Ｍ１、Ｍ０、ＧＣ等）の配線に接続する。これにより、各シャント部は、信号を効率良く伝達するために低抵抗の電源線ネットワークを構築することができる。
【０００３】
このようなシャント部において、センスアンプを構成するトランジスタ等の制御信号も上層（Ｍ２）からコンタクトを介して下層のゲート配線（ＧＣ）へ伝達される。  
しかし、制御信号を伝達する上層（Ｍ２）の制御信号線からゲート配線（ＧＣ）への接続パターンは、メモリセルアレイの微細化に対して追随できていない。その結果、センスアンプ間のシャント部付近において配線パターンが屈曲し、電源線ネットワークの効率が悪化する原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８１８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
センスアンプ部間のシャント部付近において、上層の配線抵抗を低下させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、第１の方向に配列され、複数のメモリセルを含む複数のメモリセルアレイを備える。複数のセンスアンプ部が、複数のメモリセルアレイのそれぞれに対応して設けられ、第１の方向に配列されている。第１の配線が、複数のセンスアンプ部の配列の一方側から複数のセンスアンプ部の上方を亘って第１の方向に延伸する。第２の配線が、複数のセンスアンプ部の配列の他方側から複数のセンスアンプ部の上方を亘って第１の方向に延伸する。第１のシャント部は、第１の方向に隣接する２つのセンスアンプ部の間に配置され、第１および第２の配線をそれぞれ複数のセンスアンプ部のいずれかに電気的に接続する。第３の配線は、第１および第２の配線と同じ層に形成され、第１のシャント部上を第１の方向に直線状に通過する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】第１の実施形態によるメモリセルアレイＭＣＡおよびその周辺部の構成をより詳細に示すブロック図。
【図３】第１の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図。
【図４】比較例の第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図。
【図５】第２の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図。
【図６】第３の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図。
【図７】第４の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
以下の実施形態は、ＮＡＮＤ型フラッシュメモリの他、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ：resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）、強誘電体メモリ（ＦｅＲＡＭ：ferroelectoric random access memory）など様々な種類のメモリに用いることができる。
【００１０】
（第１の実施形態）
図１は、第１の実施形態によるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本実施形態によるＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０と、ＮＡＮＤチップ１０を制御するコントローラ１１とを備えている。ＮＡＮＤチップ１０およびコントローラ１１は、マルチチップパッケージ（ＭＣＰ）として１つのパッケージに樹脂封止され得る。また、コントローラ１１は、複数のＮＡＮＤチップ１０を制御してよい。
【００１１】
ＮＡＮＤチップ１０に含まれるプレーンＰＬＮは複数のメモリセルアレイを有している。このメモリセルアレイＭＣＡは、複数のメモリセルＭＣをマトリクス状に二次元配列して構成される。それぞれのメモリセルＭＣは少なくとも１つの電荷蓄積層を有している。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３および高電圧発生回路８は、メモリセルアレイＭＣＡに対してページ単位でデータの書込みおよび読出しを行うデータ書込み／読出し回路を構成する。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイＭＣＡのワード線および選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路とを備え、メモリセルアレイＭＣＡのページ単位のデータの読出しおよび書込みを行う。ここで、１ページ分は、１つのワード線に接続され、いわゆるユーザーデータを記憶するメモリセルの数と同じ数にすることができる。また、１ページ分は、１つのワード線に接続され、ユーザーデータを記憶するメモリセルの数といわゆる冗長領域に存在するメモリセルの数との和と同じ数にすることもできる。
【００１２】
ページバッファ３の１ページ分の読出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書込みデータがロードされる。ロウアドレス信号およびカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａおよびカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書込みまたは読出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書込み動作開始前に書込みデータをロードするために用いられる先頭カラムアドレスや、読出し動作のための先頭カラムアドレスが入力される。書込みイネーブル信号ｂＷＥまたは読出しイネーブル信号ｂＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１３】
ロジック制御回路６は、チップイネーブル信号ｂＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号ｂＷＥ、読出しイネーブル信号ｂＲＥ等の制御信号に基づいて、コマンドまたはアドレスの入力を制御し、並びに、データの入出力を制御する。読出し動作または書込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読出し、書込みまたは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１４】
コントローラ１１は、ＮＡＮＤチップ１０の書込状態に適した条件でデータの書込みおよび読出しの制御を実行する。
【００１５】
図２は、第１の実施形態によるメモリセルアレイＭＣＡおよびその周辺部の構成をより詳細に示すブロック図である。本実施形態によるメモリは、複数のメモリセルＭＣをマトリクス状に二次元配置した複数のメモリセルアレイＭＣＡを備える。
【００１６】
各メモリセルアレイＭＣＡには、複数のワード線ＷＬおよび複数のビット線ＢＬが配線されている。ワード線ＷＬは、第１の方向としてのロウ方向に延伸している。ビット線ＢＬは、第１の方向に対してほぼ直交する第２の方向としてのカラム方向に延伸している。
【００１７】
メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬの交点に対応するように設けられている。メモリセルＭＣは、いずれかのワード線ＷＬおよびいずれかのビット線ＢＬに接続されている。センスアンプ部ＳＡは、それぞれのメモリセルアレイＭＣＡに対応して設けられている。センスアンプ部ＳＡは複数のセンスアンプを有している。これにより、ロウデコーダ／ワード線ドライバ２ａおよびセンスアンプ部ＳＡは、ワード線ＷＬおよびビット線ＢＬを介してメモリセルＭＣに電圧を印加し、センスアンプ部ＳＡが有するセンスアンプは、選択されたメモリセルＭＣのデータを検出することができる。尚、ＮＡＮＤ型メモリの場合、選択メモリセルＭＣに接続されるワード線（以降「選択ワード線」と称する場合がある）に検査電圧を加え、他の非選択メモリセルＭＣに接続されるワード線（以降「非選択ワード線」と称する場合がある）に非選択メモリセルＭＣをオン状態にする電圧を加えることによって、選択メモリセルＭＣのデータが検出される。
【００１８】
複数のメモリセルアレイＭＣＡは、第１の方向としてのロウ方向に配列されている。複数のセンスアンプ部ＳＡは、複数のメモリセルアレイＭＣＡのそれぞれに対応して設けられ、ロウ方向に配列されている。
【００１９】
図２に示すように、複数のメモリセルアレイＭＣＡは、１つのプレーンＰＬＮを形成する。２つの周辺回路ＰＣは、１つのプレーンＰＬＮに対応して設けられており、プレーンＰＬＮのロウ方向の両側に配置されている。周辺回路ＰＣは、例えば、ロウアドレスレジスタ５ａ、カラムアドレスレジスタ５ｂ、ロジック制御回路６、シーケンス制御回路７、高電圧発生回路８、Ｉ／Ｏバッファ９等を含む。なお、ＮＡＮＤチップ１０は複数のプレーンＰＬＮを有していても良い。
【００２０】
複数のメモリセルアレイＭＣＡの間、および、複数のセンスアンプ部ＳＡの間には、シャント部ＣＡＳＨ、ＳＡＳＨ１、ＳＡＳＨ２が設けられている。複数のメモリセルアレイＭＣＡの間に設けられたシャント部ＣＡＳＨは、高電圧発生回路８から上層配線を介して伝達された電圧をプレーンＰＬＮのウェルに伝達する。すなわち、高電圧発生回路８から上層配線を介して伝達された電圧をメモリセルアレイＭＣＡのウェルへ供給する。複数のセンスアンプＳＡの間に設けられたシャント部ＳＡＳＨ１、ＳＡＳＨ２は、周辺回路ＰＣから上層配線を介して伝達された電源または信号を下層配線に伝達し、それらの電源または信号をセンスアンプＳＡへ供給する。ここで、シャント部ＣＡＳＨの数とシャント部ＳＡＳＨ（シャント部ＳＡＳＨ１とシャント部ＳＡＳＨ２を合わせて「シャント部ＳＡＳＨ」と称する場合がある）の数は等しくすることができる。また、シャント部ＣＡＳＨのカラム方向に延長した部分にシャント部ＳＡＳＨを配置することもできる。
【００２１】
また、センスアンプ部とシャント部ＳＡＳＨの境界は、メモリセルアレイＭＣＡとシャント部ＣＡＳＨの境界をカラム方向に延長した位置にある。ここでメモリセルアレイＭＣＡとシャント部ＣＡＳＨの境界は例えばビット線を見ることにより認識することができる。メモリセルＭＣＡでは、メモリセルＭＣが小さいためビット線はカラム方向に細い配線幅で略一定幅に延びている。一方、シャント部ＣＡＳＨではウェルなどに電圧を供給するためにビット線と同じ層に位置する配線が太くなっており、この太い配線がカラム方向に略一定幅で延びている。すなわち、ロウ方向において、細い配線（ビット線）と太い配線の間の中心位置がメモリセルアレイＭＣＡとシャント部ＣＡＳＨの境界である。
【００２２】
周辺回路ＰＣからセンスアンプＳＡへの電源線ネットワークあるいは制御線ネットワークを形成するために、メモリは、多層配線構造を有する。周辺回路ＰＣからの電源または制御信号は、多層配線構造の上部配線を介してシャント部ＳＡＳＨ１、ＳＡＳＨ２へ伝達され、シャント部ＳＡＳＨ１、ＳＡＳＨ２においてコンタクトを介して多層配線構造の下層配線に伝達される。
【００２３】
例えば、センスアンプＳＡを構成するトランジスタのゲート電極に接続されるゲート配線ＧＣは、ポリシリコン層によって形成される。ゲート配線ＧＣ上に、第１メタル層Ｍ０が形成される。第１メタル層Ｍ０の上に第２メタル層Ｍ１が形成される。さらに、第２メタル層Ｍ１の上に第３メタル層Ｍ２が形成される。
【００２４】
周辺回路ＰＣからの電源または制御信号は、上層配線としての第３メタル層Ｍ２を介して各シャント部ＳＡＳＨ１、ＳＡＳＨ２へ伝達され、シャント部ＳＡＳＨ１、ＳＡＳＨ２においてビアコンタクトを介して下層配線Ｍ１またはＭ０に伝達される。
【００２５】
例えば、図２に示す信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、それぞれセンスアンプＳＡのトランジスタを駆動するために用いられる制御信号を伝達する同種類（同系列）の信号線である。信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、それぞれプレーンＰＬＮの両側に配置された周辺回路ＰＣからロウ方向に延伸している。即ち、第１の配線としての信号線ＣＬＫ＿Ｉは、複数のセンスアンプ部ＳＡの配列の一方側から複数のセンスアンプ部ＳＡの上方を亘ってロウ方向に延伸しており、第２の配線としての信号線ＣＬＫ＿Ｏは、複数のセンスアンプ部ＳＡの配列の他方側から複数のセンスアンプ部ＳＡの上方を亘ってロウ方向に延伸している。また、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、異種類（位相の異なる系列）の信号線にすることもできる。
【００２６】
信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、それぞれプレーンＰＬＮの両側から延伸させることによって、信号線の抵抗値を小さくしている。これにより、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿ＯのＲＣ遅延を抑制し、プレーンＰＬＮ内の各センスアンプ部ＳＡの動作タイミングのばらつきを抑制することができる。
【００２７】
信号線ＣＬＫ＿Ｉは、図２の左側の周辺回路ＰＣから延伸しており、複数のセンスアンプ部ＳＡおよび複数のシャント部ＳＡＳＨ２の上方を通過した後にシャント部ＳＡＳＨ１に達している。信号線ＣＬＫ＿Ｏは、図２の右側の周辺回路ＰＣから延伸しており、複数のセンスアンプ部ＳＡおよび複数のシャント部ＳＡＳＨ２の上方を通過した後にシャント部ＳＡＳＨ１に達している。尚、シャント部ＳＡＳＨ１またはＳＡＳＨ２は、電源線ネットワークの強化のために、ほぼ一定間隔置きに設けられている。
【００２８】
第１のシャント部ＳＡＳＨ１は、第１の配線としての信号線ＣＬＫ＿Ｉおよび第２の配線としての信号線ＣＬＫ＿Ｏをそれぞれ第１のシャント部ＳＡＳＨ１の両側に配置された複数のセンスアンプ部に電気的に接続する。第１のシャント部ＳＡＳＨ１は、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿ＯのＲＣ遅延を可及的に抑制するために、プレーンＰＬＮ内の複数のセンスアンプ部ＳＡの配列の中央近傍に配置されることが好ましい。例えば、センスアンプ部ＳＡが８個の場合、シャント部ＳＡＳＨは７個になる。ここで、左から３個目のシャント部ＳＡＳＨを第１のシャント部ＳＡＳＨ１にすることが好ましい。残りの６個のシャント部ＳＡＳＨは第２のシャント部ＳＡＳＨ２になる。
【００２９】
一方、第２のシャント部ＳＡＳＨ２は、その上を通過する信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏのいずれか一方を、対応するセンスアンプ部ＳＡに電気的に接続する。第１のシャント部ＳＡＳＨ１より左側に配置された複数の第２のシャント部ＳＡＳＨ２は、信号線ＣＬＫ＿Ｉを対応するセンスアンプ部ＳＡに電気的に接続する。第１のシャント部ＳＡＳＨ１より右側に配置された複数の第２のシャント部ＳＡＳＨ２は、信号線ＣＬＫ＿Ｏを対応するセンスアンプ部ＳＡに電気的に接続する。
【００３０】
信号線ＣＬＫ＿ＩまたはＣＬＫ＿Ｏは、第２のシャント部ＳＡＳＨ２上を屈曲せずに直線状に通過する。このため、他の電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤを屈曲させる必要が無いので、第２のシャント部ＳＡＳＨ２においては、上記問題は発生しない。
【００３１】
以下、第１のシャント部ＳＡＳＨ１についてより詳細に説明する。
【００３２】
図３は、第１の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図である。以下、信号線等を総称して用いる場合、「＿Ｉ」「＿Ｏ」を省略する場合がある。また、ビアコンタクトＶ２からの長さ（幅）はビアコンタクトＶ２の略中心からの距離を意味する。本実施形態による第１のシャント部ＳＡＳＨ１では、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏが、カラム方向において互いにずれている。カラム方向において、信号線ＣＬＫ＿Ｉと信号線ＣＬＫ＿Ｏとの間には、３本の電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２が設けられている。電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、センスアンプ部ＳＡに電圧を供給するための配線である。ダミー配線ＤＣＬＫ＿Ｉが、ロウ方向において信号線ＣＬＫ＿Ｉに隣接するように設けられている。ダミー配線ＤＣＬＫ＿Ｏが、ロウ方向において信号線ＣＬＫ＿Ｏに隣接するように設けられている。信号線ＣＬＫ＿Ｉ、信号線ＣＬＫ＿Ｏ、電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２、ダミー配線ＤＣＬＫ＿Ｉ、ＤＣＬＫ＿Ｏは、同一配線層、即ち、第３メタル層Ｍ２で形成されている。
【００３３】
第３の配線としての電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、第１および第２の配線としての信号線ＣＬＫ＿Ｏ、ＣＬＫ＿Ｏと同じ層に形成されているが、第１のシャント部ＳＡＳＨ１上を屈曲せずにロウ方向に直線状に通過する。
【００３４】
第３メタル層Ｍ２の電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、それぞれビアコンタクトＶ２を介して第２メタル層Ｍ１の電源線ＶＬＳＡ１、ＶＳＳ１、ＶＤＤ１に電気的に接続されている。第２メタル層Ｍ１は、第３メタル層Ｍ２の下に層間絶縁膜（図示せず）を介して設けられている。電源線ＶＬＳＡ１、ＶＳＳ１、ＶＤＤ１は、カラム方向に延伸する側壁配線として形成されている。ビアコンタクトＶ２は、第２メタル層Ｍ１と第３メタル層Ｍ２との間の層間絶縁膜に形成されている。
【００３５】
第１のシャント部ＳＡＳＨ１の第２メタル層Ｍ１には、中間配線ＷＳＨ１＿Ｉ、ＷＳＨ１＿Ｏが形成されている。中間配線ＷＳＨ１＿Ｉは、ビアコンタクトＶ２＿Ｉを介して第３メタル層Ｍ２の信号線ＣＬＫ＿Ｉに電気的に接続されている。中間配線ＷＳＨ１＿Ｏは、ビアコンタクトＶ２＿Ｏを介して第３メタル層Ｍ２の信号線ＣＬＫ＿Ｏに電気的に接続されている。中間配線ＷＳＨ１＿Ｉ、ＷＳＨ１＿Ｏは、その下に設けられた中間配線層ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏにそれぞれ接続するためにロウ方向に延伸している。尚、中間配線ＷＳＨ１＿Ｉ、ＷＳＨ１＿Ｏは、第２メタル層Ｍ１で形成されているので、第３メタル層Ｍ２に形成された電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２と絶縁された状態で中間配線ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏの位置まで延長させることができる。
【００３６】
また、第１のシャント部ＳＡＳＨ１の第１メタル層Ｍ０には、中間配線ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏが形成されている。中間配線ＷＳＨ０＿Ｉは、ビアコンタクトＶ１を介して第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｉに電気的に接続されている。中間配線ＷＳＨ０＿Ｏは、ビアコンタクトＶ１を介して第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｏに電気的に接続されている。中間配線ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏは、その下に設けられたゲート配線ＧＣ＿Ｉ、ＧＣ＿Ｏにそれぞれ接続するためにロウ方向に延伸している。
【００３７】
第１メタル層Ｍ０は、層間絶縁膜を介して第２メタル層Ｍ１の下に形成されている。ビアコンタクトＶ１は、第１メタル層Ｍ０と第２メタル層Ｍ１との間の層間絶縁膜に形成されている。中間配線ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏは、第１メタル層Ｍ０で形成されているので、第２メタル層Ｍ１に形成された電源線ＶＬＳＡ１、ＶＳＳ１、ＶＤＤ１と絶縁された状態でゲート配線ＧＣ＿Ｉ、ＧＣ＿Ｏの位置まで延長させることができる。
【００３８】
さらに、第１のシャント部ＳＡＳＨ１では、ゲート配線ＧＣ＿Ｉ、ＧＣ＿Ｏが、ポリシリコン層に形成されている。ゲート配線ＧＣ＿Ｉは、ビアコンタクトＣＳを介して第１メタル層Ｍ０の中間配線ＷＳＨ０＿Ｉに電気的に接続されている。ゲート配線ＧＣ＿Ｏは、ビアコンタクトＣＳを介して第１メタル層Ｍ０の中間配線ＷＳＨ０＿Ｏに電気的に接続されている。ゲート配線ＧＣ＿Ｉ、ＧＣ＿Ｏは、ロウ方向に延伸しており、センスアンプＳＡ内のトランジスタのゲート電極等に電気的に接続されている。ポリシリコン層は、層間絶縁膜を介して第１メタル層Ｍ０の下に形成されている。ビアコンタクトＣＳは、ポリシリコン層と第１メタル層Ｍ０との間の層間絶縁膜に形成されている。
【００３９】
このように、上層の第３メタル層Ｍ２に形成された信号線ＣＬＫ＿Ｉは、第１のシャント部ＳＡＳＨ１において、ビアコンタクトＶ２、第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｉ、ビアコンタクトＶ１、第１メタル層Ｍ０の中間配線ＷＳＨ０＿ＩおよびビアコンタクトＣＳを介して下層のゲート配線ＧＣ＿Ｉへと接続されている。同様に、上層の第３メタル層Ｍ２に形成された信号線ＣＬＫ＿Ｏは、第１のシャント部ＳＡＳＨ１において、ビアコンタクトＶ２、第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｏ、ビアコンタクトＶ１、第１メタル層Ｍ０の中間配線ＷＳＨ０＿ＯおよびビアコンタクトＣＳを介して下層のゲート配線ＧＣ＿Ｏへと接続されている。
【００４０】
尚、図３に示す平面レイアウトにおいて、信号線ＣＬＫ＿Ｉと中間配線ＷＳＨ１＿Ｉとの間のビアコンタクトＶ２は、中間配線ＷＳＨ１＿Ｉと中間配線ＷＳＨ０＿Ｉとの間のビアコンタクトＶ１と重複しているように見える。
【００４１】
本実施形態によれば、第１のシャント部ＳＡＳＨ１において、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏが、カラム方向において互いにずれている。即ち、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、ロウ方向において対象に配置されていない。これにより、電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、ダミー配線ＤＣＬＫ＿Ｏ、ＣＬＫ＿Ｏと同じ層に形成されているものの、第１のシャント部ＳＡＳＨ１上をロウ方向に直線状に通過することができる。
【００４２】
例えば、図４に示す比較例では、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏが、カラム方向において揃って配置されている。即ち、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、ロウ方向において対象に配置されている。このような比較例では、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、デザインルールの制約により、カラム方向に突出する突出部分ＣＬＫＰ＿Ｉ、ＣＬＫＰ＿Ｏを有する。これは、デザインルールの関係でビアコンタクトＶ２と信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏの端部までの距離を一定値以上にする必要があるためである。突出部分ＣＬＫＰ＿Ｉ、ＣＬＫＰ＿Ｏは、第１のシャント領域ＳＡＳＨ１において下層（Ｍ１、Ｍ０、ＣＳ等）との接続を得るために設けられている。この場合、第３メタル層Ｍ２における他の電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤは、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏとの短絡を回避するために、突出部分ＣＬＫＰ＿Ｉ、ＣＬＫＰ＿Ｏを回り込むように屈曲して形成される。
【００４３】
ここで、突出部分ＣＬＫＰを電源線ＶＬＳＡなどが配置されている方向と反対方向に突出させた場合、デットスペース（回路素子、配線等が配置できない領域）が大きくなってしまう。特に、デザインルールの関係で突出部分ＣＬＫＰの端部までの長さＴ１が、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏと信号線ＣＬＫに隣接する電源線ＶＬＳＡ２間のスペースＳ１と電源線ＶＬＳＡ２の幅Ｗ１との和よりも大きくなる場合にデットスペースが大きくなってしまう。尚、ビアコンタクトＶ２から信号線ＣＬＫの端部までの長さをＤ１とし、信号線ＣＬＫの幅をＷＣ１、ＷＣ２（ＷＣ１＝ＷＣ２であるので、以降ＷＣ１を例に挙げて説明する）とした場合、Ｔ１は、Ｄ１Ｒ×２−ＷＣ１にすると突出部ＣＬＫＰを最も小さくできる場合が多い。なお、長さＤ１Ｒはデザインルールで許される最も短い長さであり、Ｄ１Ｒ＞ＷＣ１／２となる。
【００４４】
また、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏに接続されるビアコンタクトＶ２をセンスアンプ部ＳＡに配置すると、前述の電源線ＶＬＳＡ２などに接続される第２メタル層Ｍ１と干渉してしまう。
【００４５】
また、ビアコンタクトＶ２は突出部分ＣＬＫＰ＿Ｉ、ＣＬＫＰ＿Ｏ内に配置されている。これは、ビアコンタクトＶ２から信号線ＣＬＫ＿Ｉの延伸する方向の長さＤ１をビアコンタクトＶ２から信号線ＣＬＫの幅Ｄ２よりも長くするためである。
【００４６】
電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤが屈曲すると、上述の通り、電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤの配線幅が狭くなり、配線抵抗が上昇する。また、ビアコンタクトＶ２の位置が電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤのそれぞれにおいてロウ方向に揃わない。従って、ビアコンタクトＶ２の形成が困難になる場合が生じる。
【００４７】
これに対し、本実施形態によれば、図３に示すように、電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、ダミー配線ＤＣＬＫ＿Ｏ、ＣＬＫ＿Ｏと同じ層に形成されているものの、第１のシャント部ＳＡＳＨ１上をロウ方向に屈曲せずに直線状に通過している。従って、電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤの配線幅は、太いまま一定に維持され得る。よって、上層の第３メタル層Ｍ２の配線抵抗を低下させることができる。また、ビアコンタクトＶ２の位置が電源線ＶＬＳＡ、ＶＳＳ、ＶＤＤのそれぞれにおいてロウ方向に揃っている。従って、ビアコンタクトＶ２の配置および形成が容易である。その結果、本実施形態によるメモリは、電源線ネットワークの効率を向上させることができる。
【００４８】
図３に示すように、本実施形態の第１のシャント部ＳＡＳＨ１において、第１のコンタクトとしてのビアコンタクトＶ２＿Ｉからロウ方向に延伸する信号線ＣＬＫ＿Ｉの長さＤ１＿Ｉは、ビアコンタクトＶ２からカラム方向に延伸する信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｉよりも長い。また、第２のコンタクトとしてのビアコンタクトＶ２＿Ｏからロウ方向に延伸する信号線ＣＬＫ＿Ｏの長さＤ１＿Ｏは、ビアコンタクトＶ２からカラム方向に延伸する信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｏよりも長い。
【００４９】
また、第１のシャント部ＳＡＳＨ１内における信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏのロウ方向の長さＤ３＿Ｉ、Ｄ３＿Ｏは、第１のシャント部ＳＡＳＨ１のロウ方向の幅Ｗｓｈの２分の１と同じかそれよりも長い。即ち、Ｄ３＿Ｉ≧Ｗｓｈ／２、Ｄ３＿Ｏ≧Ｗｓｈ／２が成り立つ。
【００５０】
このような構成は、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏがカラム方向において互いにずれているため、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、互いに短絡することなく、ロウ方向に延長可能であることを意味する。信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏをロウ方向に延長させることによって、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、カラム方向へ屈曲させル必要が無く、かつ、カラム方向へ延伸させる必要がない。
【００５１】
特に、デザインルールの関係で長さＴ１（＝Ｄ１Ｒ×２−ＷＣ１）≧Ｗ１＋Ｓ１となる場合にセンスアンプ部ＳＡの領域を小さくすることができる。
【００５２】
(第２の実施形態)
図５は、第２の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図である。第２の実施形態による第１のシャント部ＳＡＳＨ１は、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏがカラム方向において互いにずれている点で第１の実施形態による第１のシャント部ＳＡＳＨ１と同様である。
【００５３】
一方、第２の実施形態による第１のシャント部ＳＡＳＨ１では、カラム方向において、信号線ＣＬＫ＿Ｉと信号線ＣＬＫ＿Ｏとの間に、１本の電源線ＶＬＳＡ２のみが設けられている。従って、第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｏは、カラム方向に延伸しているが、第１の実施形態における中間配線ＷＳＨ１＿Ｏよりも短い。第２の実施形態のようなレイアウトであっても、電源線ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２は、第１のシャント部ＳＡＳＨ１上をロウ方向に直線状に通過することができる。即ち、第１のシャント部ＳＡＳＨ１では、信号線ＣＬＫ＿Ｉと信号線ＣＬＫ＿Ｏとの間に設けられる電源線の数は、１本以上であればよい。
【００５４】
第２の実施形態によるメモリのその他の構成は、第１の実施形態によるメモリの対応する構成と同様でよい。
【００５５】
さらに、第２の実施形態の第１のシャント部ＳＡＳＨ１においても、信号線ＣＬＫ＿Ｉの長さＤ１＿Ｉは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｉよりも長い。また、信号線ＣＬＫ＿Ｏの長さＤ１＿Ｏは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｏよりも長い。さらに、Ｄ３＿Ｉ≧Ｗｓｈ／２、Ｄ３＿Ｏ≧Ｗｓｈ／２が成り立つ。
【００５６】
よって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５７】
（第３の実施形態）
図６は、第３の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図である。第３の実施形態は、第１のシャント部ＳＡＳＨ１において信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏがカラム方向において互いにずれている点で第１の実施形態による第１のシャント部ＳＡＳＨ１と同様である。
【００５８】
しかし、第３の実施形態では、第１のシャント部ＳＡＳＨ１またはその周辺部において、信号線ＣＬＫ＿Ｏは、信号線ＣＬＫ＿Ｉとの電気的絶縁を維持しながら、信号線ＣＬＫ＿Ｉの周縁の一部に沿って屈曲している。これにより、第１のシャント部ＳＡＳＨ１またはその周辺部以外の領域において、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、カラム方向において揃って配置され、直線状に延伸し得る。尚、信号線ＣＬＫ＿Ｉは、第１のシャント部ＳＡＳＨ１またはその周辺部においても屈曲せずに直線状に延伸している。第３の実施形態では、信号線ＣＬＫ＿Ｏの屈曲に伴って、第２メタル層Ｍ１の中間配線ＷＳＨ１＿Ｏは、信号線ＣＬＫ＿Ｏの屈曲方向に延伸している。
【００５９】
第３の実施形態では、信号線ＣＬＫ＿Ｏがカラム方向に１つの配線分だけ突出する。しかし、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、カラム方向において揃っているので、第３の実施形態による第１のシャント部ＳＡＳＨ１のレイアウト面積は、第１または第２の実施形態による第１のシャント部ＳＡＳＨ１のレイアウト面積と実質的に変わらない。
【００６０】
図６では、信号線ＣＬＫ＿Ｏが屈曲しており、信号線ＣＬＫ＿Ｉが直線状に形成されている。しかし、逆に、信号線ＣＬＫ＿Ｉを屈曲させ、信号線ＣＬＫ＿Ｏを直線状に形成してもよい。
【００６１】
第３の実施形態によるメモリのその他の構成は、第１の実施形態によるメモリの対応する構成と同様でよい。
【００６２】
さらに、第３の実施形態の第１のシャント部ＳＡＳＨ１においても、信号線ＣＬＫ＿Ｉの長さＤ１＿Ｉは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｉよりも長い。また、信号線ＣＬＫ＿Ｏの長さＤ１＿Ｏは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｏよりも長い。さらに、Ｄ３＿Ｉ≧Ｗｓｈ／２、Ｄ３＿Ｏ≧Ｗｓｈ／２が成り立つ。
【００６３】
よって、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６４】
特に、デザインルールの関係で長さＴ１（＝Ｄ１Ｒ×２−ＷＣ１）≧Ｗ１＋Ｓ１となる場合にセンスアンプ部ＳＡの領域を小さくすることができる。
【００６５】
（第４の実施形態）
図７は、第４の実施形態による第１のシャント部ＳＡＳＨ１およびその周辺部の構成を示す平面図である。第４の実施形態では、第１のシャント部ＳＡＳＨ１の第３メタル層Ｍ２のレイアウト面内において、信号線ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏは、カラム方向およびロウ方向に対して傾斜する方向ＤＲ＿Ｉ、ＤＲ＿Ｏにそれぞれ屈曲している。
【００６６】
第３および第４の方向としての方向ＤＲ＿Ｉ、ＤＲ＿Ｏは、互いに逆方向である。信号線ＣＬＫ＿Ｉは、第１のシャント部ＳＡＳＨ１において、傾斜方向ＤＲ＿Ｉに向かって屈曲し、延伸している。信号線ＣＬＫ＿Ｏは、第１のシャント部ＳＡＳＨ１において、傾斜方向ＤＲ＿Ｏに向かって屈曲し、延伸している。
【００６７】
このように、第４の実施形態では、第１のシャント部ＳＡＳＨ１において、信号線ＣＬＫ＿Ｏおよび信号線ＣＬＫ＿Ｉは、互いに電気的絶縁を維持しながら、傾斜方向ＤＲ＿Ｉ、ＤＲ＿Ｏへ屈曲している。これにより、第１のシャント部ＳＡＳＨ１以外の領域において、信号線ＣＬＫ＿Ｉおよび信号線ＣＬＫ＿Ｏは、カラム方向において揃って配置され、直線状に延伸し得る。
【００６８】
第４の実施形態では、信号線ＣＬＫ＿Ｏおよび信号線ＣＬＫ＿Ｉがカラム方向に突出する。しかし、信号線ＣＬＫ＿Ｏおよび信号線ＣＬＫ＿Ｉは、傾斜方向Ｒ＿Ｉ、ＤＲ＿Ｏへ突出しているので、信号線ＣＬＫ＿Ｏおよび信号線ＣＬＫ＿Ｉのカラム方向への総突出幅は、約１本分の配線幅で足りる。従って、第４の実施形態による第１のシャント部ＳＡＳＨ１のレイアウト面積も、第１または第２の実施形態による第１のシャント部ＳＡＳＨ１のレイアウト面積と実質的に変わらない。
【００６９】
第４の実施形態によるメモリのその他の構成は、第１の実施形態によるメモリの対応する構成と同様でよい。
【００７０】
さらに、第４の実施形態の第１のシャント部ＳＡＳＨ１においても、信号線ＣＬＫ＿Ｉの長さＤ１＿Ｉは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｉよりも長い。また、信号線ＣＬＫ＿Ｏの長さＤ１＿Ｏは、信号線ＣＬＫ＿Ｉの長さ（幅）Ｄ２＿Ｏよりも長い。さらに、Ｄ３＿Ｉ≧Ｗｓｈ／２、Ｄ３＿Ｏ≧Ｗｓｈ／２が成り立つ。よって、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７１】
特に、デザインルールの関係で長さＴ１（＝Ｄ１Ｒ×２−ＷＣ１）≧Ｗ１＋Ｓ１となる場合にセンスアンプ部ＳＡの領域を小さくすることができる。
【００７２】
また、他の実施例と比べセンスアンプ部ＳＡのレイアウト面積を同じにしつつ、信号線ＣＬＫと電源線ＶＬＳ２の距離Ｄ４を大きくすることができる。例えば、信号線ＣＬＫと電源線ＶＬＳ２の距離Ｄ４は、電源線間の距離Ｄ５よりも大きい。その結果、信号線ＣＬＫが電源線から受けるノイズの影響を小さくすることができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７４】
ＭＣＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＷＬ・・・ワード線、ＢＬ・・・ビット線、２ａ・・・ロウデコーダ／ワード線ドライバ、ＳＡ・・・センスアンプ部、ＰＬＮ・・・プレーン、ＰＣ・・・周辺回路、ＳＡＳＨ１・・・第１のシャント部、ＳＡＳＨ２・・・第２のシャント部、ＣＬＫ＿Ｉ、ＣＬＫ＿Ｏ・・・信号線、ＧＣ・・・ゲート配線、Ｍ０・・・第１メタル層、Ｍ１・・・第２メタル層、Ｍ２・・・第３メタル層、ＶＬＳＡ２、ＶＳＳ２、ＶＤＤ２・・・電源線、ＣＳ、Ｖ１、Ｖ２・・・ビアコンタクト、ＷＳＨ０＿Ｉ、ＷＳＨ０＿Ｏ、ＷＳＨ１＿Ｉ、ＷＳＨ１＿Ｏ・・・中間配線層
【図１】
2013197458.tif 000003
【図２】
2013197458.tif 000004
【図３】
2013197458.tif 000005
【図４】
2013197458.tif 000006
【図５】
2013197458.tif 000007
【図６】
2013197458.tif 000008
【図７】
2013197458.tif 000009