(57)【要約】【課題】付加する回路が大型化することなく、高電圧が印加される端子と、より低い電圧範囲で変化する信号を入力するための端子とを兼用できる半導体集積回路を提供する。【解決手段】外部入力端子１を、低電圧用回路部２並びに高電圧用回路部３の共通の入力端子とする。そして、外部入力端子１と、低電圧用回路部２の信号入力端子との間にＮチャネルＭＯＳＦＥＴ４を接続し、そのゲートに、低電圧用回路部２の入力電圧の最大値３Ｖ以上で、且つ低電圧用回路部２について設定されている最大許容入力電圧ＶＬＭＡＸにＮチャネルＭＯＳＦＥＴ４の閾値電圧Ｖthを加えた電位よりも低い電位を付与してＮチャネルＭＯＳＦＥＴ４をオン状態に維持する。これにより、外部入力端子１に不揮発性メモリの書き換え電圧である９Ｖが印加された際に、ＮチャネルＭＯＳＦＥＴ４のソース電位を低電圧用回路部２について設定されている最大許容入力電圧ＶＬＭＡＸ以下にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧の最大値がＶＬに設定されている低電圧用回路部（２，２Ａ，６，１２，２２）と、
入力電圧の最大値がＶＨ（＞ＶＬ）に設定されている高電圧用回路部（３，３Ｍ）と、
ソースが前記低電圧用回路部（２，２Ａ，６，１２，２２）の入力端子に接続され、ドレインが外部入力端子（１）に接続されると共に前記高電圧用回路部（３，３Ｍ）の入力端子に接続されるＮチャネルＭＯＳＦＥＴ（４）とを備え、
前記ＮチャネルＭＯＳＦＥＴ（４）のゲートに、前記電圧ＶＬ以上で且つ前記低電圧用回路部（２，２Ａ，６，１２，２２）について設定されている最大許容入力電圧ＶＬＭＡＸに、ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖthを加えた電位よりも低い電位を付与することで、前記外部入力端子（１）に前記電圧ＶＬを超える電圧が印加された際に、前記低電圧用回路部（２，２Ａ，６，１２，２２）の入力端子の電位を、前記低電圧用回路部（２，２Ａ，６，１２，２２）について設定されている最大許容入力電圧ＶＬＭＡＸ以下にすることを特徴とする半導体集積回路。
【請求項２】
前記ＮチャネルＭＯＳＦＥＴ（４）のゲート電位を（ＶＬ＋Ｖth）以上に設定したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ＮチャネルＭＯＳＦＥＴ（４）のソースを、抵抗素子（５）を介して前記電圧ＶＬにプルアップしたことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記低電圧用回路部（１２）の入力端子を、リセット信号端子とすることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記高電圧用回路部は（３）、書き換え可能な不揮発性メモリ（３Ｍ）であり、
前記高電圧用回路部（３）の入力端子には、前記不揮発性メモリ（３Ｍ）の書き換え用電圧が印加されることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧用回路部と高電圧用回路部とを備える半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）には、例えばプログラムメモリやデータメモリ、或いはアナログ回路の調整データの保持用として、ＥＰＲＯＭやＥＥＰＲＯＭ或いはフラッシュメモリ等の書き換え可能な不揮発性メモリを内蔵しているものがある。このようなＩＣでは、不揮発性メモリにデータを書き込む際には、一般的な入力信号のハイレベルよりも高い電圧を入力端子に印加する必要があるので、そのための端子を別途設けることになる。しかし、ＩＣの入出力端子数を増加させると、不断に要求されているチップサイズ又はパッケージサイズの小型化に逆行するため、特殊な用途に使用される端子は極力減らしたいという事情がある。
【０００３】
例えば特許文献１には、不揮発性メモリの書き込み時に高電圧を印加する端子と、マイコンの実動作モードとテストモードとを切り替えるためのモード切り替え用端子とを共通化して、モード切り替え回路への入力経路には、２個のインバータ回路（反転ゲート）を直列接続してなるレベルシフト回路を挿入する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−４４４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、レベルシフト回路の構成が比較的大きくなるため、小型化という観点からはやはり問題がある。また、高電圧用の端子と兼用化可能な端子はデジタル入力端子に限定されるという問題点がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、付加する回路が大型化することなく、高電圧が印加される端子と、より低い電圧範囲で変化するデジタル又はアナログの信号を入力するための端子とを兼用できる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体集積回路によれば、外部入力端子を、低電圧用回路部並びに高電圧用回路部の共通の入力端子とする。そして、外部入力端子と、低電圧用回路部の入力端子との間にＮチャネルＭＯＳＦＥＴを接続し、そのゲートに、低電圧用回路部の入力電圧の最大値ＶＬ以上で、且つ低電圧用回路部について設定されている最大許容入力電圧ＶＬＭＡＸに、ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖthを加えた電位よりも低い電位を付与する。これにより、外部入力端子に電圧ＶＬを超える電圧が印加された際に、低電圧用回路部の入力端子の電位を、低電圧用回路部について設定されている最大許容入力電圧ＶＬＭＡＸ以下にする。
【０００７】
このように構成すれば、外部入力端子に電圧ＶＨが印加されても、ＮチャネルＭＯＳＦＥＴのソース電位はＮチャネルＭＯＳＦＥＴのゲート電位よりも低くなるので、低電圧用回路部の入力端子の電位を最大許容入力電圧ＶＬＭＡＸ以下にすることができる。したがって、外部入力端子を高電圧用回路部の入力端子と共通化しても、極めて簡単な構成によって、低電圧用回路部の入力端子に過大な電圧が印加されることを防止できる。また、低電圧用回路部の入力端子は、アナログ信号，デジタル信号の何れが入力される端子でも高電圧用回路部の入力端子と兼用化できる。
【図面の簡単な説明】
【０００８】
【図１】第１実施例であり、半導体集積回路の入力部の構成を示す図
【図２】図１に示す構成を、マイクロコンピュータに適用した場合の全体構成を示す機能ブロック図
【図３】第２実施例を示す図１相当図
【図４】第３実施例を示す図１相当図
【図５】第４実施例を示す図１相当図
【図６】第５実施例を示す図２相当図
【発明を実施するための形態】
【０００９】
（第１実施例）
図１において、半導体集積回路の外部入力端子１は、半導体集積回路の外部より、内部の低電圧用回路部２に信号を入力するための端子と、高電圧用回路部３に電圧を印加するための端子を兼用している。低電圧用回路部２は、例えば入力信号の電圧範囲が０Ｖ〜３Ｖ（最大値ＶＬ）に設定されている３Ｖ系の回路である。また、高電圧用回路部３は、例えばフラッシュメモリ等の書き換え可能な不揮発性メモリであり、図示しないバスを介してデータの書き換えを行う際に例えば９Ｖ（最大値ＶＨ）の書き込み電圧を印加する必要がある。
【００１０】
外部入力端子１は、高電圧用回路部３の上述した書き込み電圧印加用の端子に直結されていると共に、低電圧用回路部２の信号入力端子には、ＮチャネルＭＯＳＦＥＴ４のドレイン，ソースを介して接続されている。ＮチャネルＭＯＳＦＥＴ４のゲートには、例えば５Ｖのゲート電圧が供給されている。ＮチャネルＭＯＳＦＥＴ４の閾値電圧Ｖthは、例えば１Ｖ程度に設定されている。外部入力端子１を介して低電圧用回路部２に入力される信号は、例えば電圧が０Ｖ〜３Ｖの範囲で変化するアナログ信号である。
【００１１】
次に、本実施例の作用について説明する。ＮチャネルＭＯＳＦＥＴ４のゲート電位は５Ｖであり、低電圧用回路部２の入力信号電圧の最大値３Ｖ（ＶＬ）に、ＮチャネルＭＯＳＦＥＴ４の閾値電圧Ｖthを加えた電圧よりも高い電圧に設定されている。したがって、ＮチャネルＭＯＳＦＥＴ４は、半導体集積回路が起動していれば常時オン状態となっている。そして、外部入力端子１に印加される信号電圧が０Ｖ〜３Ｖの範囲で変化すると、それに伴いＮチャネルＭＯＳＦＥＴ４のソース，すなわち、低電圧用回路部２の信号入力端子の電圧も０Ｖ〜３Ｖの範囲でアナログ的に変化する。尚、上記範囲の電圧が外部入力端子１に印加されても、高電圧用回路部３側には影響を与えない。
【００１２】
また、外部入力端子１に高電圧用回路部３の書き込み電圧９Ｖを印加した場合、ＮチャネルＭＯＳＦＥＴ４のソース電位は、ゲート電位の５Ｖより閾値電圧Ｖthだけ低下した４Ｖ程度になる。そして、低電圧用回路部２の信号入力端子には、最大値ＶＬを超えるレベルの電圧が印加されることになるが、この電圧は低電圧用回路部２の最大許容電圧ＶＬＭＡＸ以下であるとする（すなわち、ゲート電位の５Ｖは、最大許容電圧ＶＬＭＡＸに閾値電圧Ｖthを加えた電位よりも低い電位である）。但し、低電圧用回路部２は、この期間に入力される信号を処理対象とせずに無視する。
【００１３】
図２において、マイクロコンピュータ１１（半導体集積回路）は、低電圧用回路部２に相当するアナログ回路部２Ａと、高電圧用回路部３に相当するフラッシュメモリ３Ｍと、ＣＰＵなどのデジタル回路部１２とを備えている。アナログ回路部２Ａと、フラッシュメモリ３Ｍ，デジタル回路部１２とはそれぞれバスを介して接続されている。尚、これらは共通のバスでも良い。また、アナログ回路部２ＡはＡ／Ｄコンバータを含んでいる。
【００１４】
このように構成すれば、フラッシュメモリ３Ｍの消去や書き換えを行うため外部入力端子１に９Ｖの電圧を印加しても、アナログ回路部２Ａの信号入力端子の電圧を最大許容電圧以下にできる。また、アナログ回路部２Ａの入力端子に対しては、外部入力端子１に印加されるアナログ信号レベルが０Ｖ〜３Ｖの範囲で変化すれば、ＮチャネルＭＯＳＦＥＴ４がない場合と同様に０Ｖ〜３Ｖの信号変化を伝達できる。尚、ＮチャネルＭＯＳＦＥＴ４については、ドレインに９Ｖが印加された場合に、対ゲート間及び対ソース間の電位差をカバーする耐圧の素子を用いることは言うまでもない。
【００１５】
以上のように本実施例によれば、外部入力端子１を、低電圧用回路部２並びに高電圧用回路部３の共通の入力端子とする。そして、外部入力端子１と、低電圧用回路部２の信号入力端子との間にＮチャネルＭＯＳＦＥＴ４を接続し、そのゲートに、低電圧用回路部２の入力電圧の最大値３Ｖ以上で、且つ低電圧用回路部２について設定されている最大許容入力電圧ＶＬＭＡＸに、ＮチャネルＭＯＳＦＥＴ４の閾値電圧Ｖthを加えた電位よりも低い電位を付与してＮチャネルＭＯＳＦＥＴ４をオン状態に維持する。これにより、外部入力端子１に不揮発性メモリの書き換え電圧である９Ｖが印加された際に、ＮチャネルＭＯＳＦＥＴ４のソース電位を低電圧用回路部２について設定されている最大許容入力電圧ＶＬＭＡＸ以下にする。
【００１６】
したがって、外部入力端子１を高電圧用回路部３の入力端子と共通化しても、極めて簡単な構成によって、低電圧用回路部２の信号入力端子に過大な電圧が印加されることを防止できる。具体的には、ＮチャネルＭＯＳＦＥＴ４のゲート電位を、低電圧用回路部２の入力電圧の最大値３Ｖに閾値電圧Ｖthである１Ｖを加えた電圧よりも高い５Ｖに設定したので、外部入力端子１における信号レベルが０Ｖ〜３Ｖの範囲でアナログ的に変化した場合に、低電圧用回路部２の信号入力端子の電位を上記の変化に連動して変化させることができる。
【００１７】
（第２実施例）
以下、第１実施例と異なる部分のみ説明する。第２実施例では、ＮチャネルＭＯＳＦＥＴ４のソースが、抵抗素子５を介して３Ｖ電源にプルアップされている。このプルアップは、低電圧用回路部２の入力保護を行う目的で配置されている。そのため、外部入力端子１に９Ｖが印加されると、ＮチャネルＭＯＳＦＥＴ４のソースよりプルアップ電源側に電流が逆流しようとするが、抵抗素子５の抵抗値を例えば数１０ｋΩ程度に設定しておけば、電流値を無視できるレベルに抑えることができる。
以上のように構成される第２実施例によれば、低電圧用回路部２の入力端子をプルアップする構成についても、第１実施例と同様の効果が得られる。
【００１８】
（第３実施例）
第３実施例の低電圧用回路部６は、低電圧用回路部２とは異なり、取り扱う信号がローレベル（０Ｖ），ハイレベル（３Ｖ）の二値信号，すなわちデジタル信号である。この場合、ＮチャネルＭＯＳＦＥＴ４のゲート電位を上記ハイレベルと同じ３Ｖに設定する。外部入力端子１がローレベルになると、ドレイン，ゲート間の電位差によりＮチャネルＭＯＳＦＥＴ４はオンするので、ソース電位は０Ｖとなる。
【００１９】
そして、外部入力端子１がハイレベルになるとＮチャネルＭＯＳＦＥＴ４はオフするが、ソース電位はプルアップにより３Ｖとなる。したがって、低電圧用回路部６の信号入力端子は、外部入力端子１の二値レベル変化に応じて変化する。また、外部入力端子１に９Ｖが印加された場合も、ＮチャネルＭＯＳＦＥＴ４はオフするので、ソース電位は３Ｖになる。
【００２０】
以上のように第３実施例によれば、ＮチャネルＭＯＳＦＥＴ４のゲート電位を、低電圧用回路部６に入力される二値信号のハイレベル３Ｖと同じ電圧に設定したので、低電圧用回路部６がデジタル信号を取り扱う場合に対応することができる。
【００２１】
（第４実施例）
第４実施例は、第２実施例の構成にツェナーダイオード７を加えたものであり、ツェナーダイオード７のカソードは外部入力端子１に接続され、アノードはグランドに接続されている。ツェナーダイオード７は、ＥＳＤ（Electro-Static Discharge）対策用として配置されており、そのツェナー電圧は、ＶＨ＝９Ｖよりも高い電圧に設定されている。このように構成される第４実施例による場合も、第２実施例と同様の効果が得られる。
【００２２】
（第５実施例）
第５実施例は、第１実施例のようにマイクロコンピュータ２１に適用した場合を示すが、外部入力端子１は、マイクロコンピュータ２１のリセット端子ＲＥＳＮ（ローアクティブ）となっている。この場合、ＮチャネルＭＯＳＦＥＴ４のソースは、シュミットトリガバッファ２２（低電圧用回路部）を介してデジタル回路１２（低電圧用回路部）のリセット信号入力端子に接続されている。また、マイクロコンピュータ２１は、アナログ回路等を含む周辺回路部２３を備えている。
【００２３】
ここで、外部入力端子１に与えられるリセット信号は、第３実施例と同様にハイ，ローの二値レベルで変化するデジタル信号であるから、ＮチャネルＭＯＳＦＥＴ４のゲート電位は第３と同様に３Ｖに設定しても良い。しかし、第１実施例と同じく５Ｖに設定されているのは、シュミットトリガバッファ２２を介していることに伴うデジタル回路部１２への信号入力応答を遅延させないためである。そして、リセット信号は、マイクロコンピュータ２１が稼働している間は常時インアクティブ；ハイレベルとなるので、フラッシュメモリ３Ｍの書き換え等を行うため外部入力端子１に９Ｖが印加されたとしても全く影響はない。
【００２４】
以上のように第５実施例によれば、外部入力端子１を、マイクロコンピュータ２１のデジタル回路部１２にリセット信号を与える端子と、フラッシュメモリ３Ｍの書き換え用電圧９Ｖを印加するための端子とに兼用することができる。
【００２５】
本発明は上記した、又は図面に記載した実施例に限定されるものではなく、以下のような変形又は拡張が可能である。
各電圧の具体数値については、発明の要旨を逸脱しない範囲で、個別の設計に応じて適宜変更して良い。例えば、ＮチャネルＭＯＳＦＥＴ４のゲート電位については、最大許容入力電圧ＶＬＭＡＸに閾値電圧Ｖthを加えた電位よりも低い電位となる範囲で設定すれば良い。
高電圧用回路部は、書き換え可能な不揮発性メモリに限ることはない。
また、半導体集積回路は、マイクロコンピュータを構成するものに限らない。
【符号の説明】
【００２６】
図面中、１は外部入力端子、２は低電圧用回路部、３は高電圧用回路部、４はＮチャネルＭＯＳＦＥＴ、５は抵抗素子、１１はマイクロコンピュータ（半導体集積回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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