(57)【要約】【課題】メモリウィンドウが広く、データ保持時間の長い不揮発性半導体記憶装置を提供する。【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、金属微粒子を有する電荷蓄積層と、電荷蓄積層上に形成される第２の絶縁膜と、第２の絶縁膜上に形成されるゲート電極と、を備え、データの書き込み動作時に、ゲート電極と半導体層間にゲート電極が相対的に負電圧となるように電圧を印加し、電荷蓄積層に正電荷を蓄積する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成され、金属微粒子を有する電荷蓄積層と、
前記電荷蓄積層上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成されるゲート電極と、を備え、
データの書き込み動作時に、前記ゲート電極と前記半導体層間に前記ゲート電極が相対的に負電圧となるように電圧を印加し、前記電荷蓄積層に正電荷を蓄積することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート電極の両側の前記半導体層中に、さらにソース領域およびドレイン領域が形成され、
データの消去動作時に、前記ゲート電極と前記半導体層間に前記ゲート電極が相対的に正電圧となるように電圧を印加し、
データの読み出し時に、前記ソース領域と前記ドレイン領域間に電圧を印加し、
データの書き込み動作を行った後の、データのベリファイ動作時に、前記ソース領域と前記ドレイン領域間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記金属微粒子の粒径が０．５ｎｍ以上２ｎｍ以下であることを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁膜の膜厚が５ｎｍ以上７ｎｍ以下、前記第２の絶縁膜の膜厚が５ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体装置。
【請求項５】
前記金属微粒子がＡｕ、Ａｇ、Ｃｕ、Ｐｔ、Ｐｄ、Ｗ、Ｒｕ、Ｃｏ、Ｎｉから選ばれる少なくとも一つの金属で形成されることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
【請求項６】
前記金属微粒子表面が有機物に覆われることを特徴とする請求項１ないし請求項５いずれか一項記載の不揮発性半導体記憶装置。
【請求項７】
前記有機物がアルカンチオール類であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電荷蓄積部が設けられており、メモリセル毎に電荷を蓄積することによってデータを記憶している。しかしながら、複数のメモリセルを横断するように電荷蓄積部が設けられた装置の場合、構造の微細化に伴い、電荷蓄積部に蓄積された電荷がメモリセル間で移動してしまい、データを読み出す際のしきい値が変動するという問題がある。
【０００３】
そこで、一つの解決策として、このような電荷の移動に起因するしきい値の変動を抑制するために、絶縁膜中に電荷蓄積部としてナノサイズの粒子を離散的に形成したナノ粒子メモリが提案されている。ナノ粒子としては、シリコン（Ｓｉ）などの半導体材料や、金（Ａｕ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）などの金属材料で構成されるものを用いたものが報告されており、良好な電荷保持特性が期待できる。
【０００４】
ナノ粒子メモリにおいても、微細化に伴い十分なメモリウィンドウの確保や、十分なデータ保持時間の確保が困難となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開２００５／０２８７７１７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、メモリウィンドウが広く、データ保持時間の長い不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成され、金属微粒子を有する電荷蓄積層と、電荷蓄積層上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成されるゲート電極と、を備え、データの書き込み動作時に、前記ゲート電極と前記半導体層間に前記ゲート電極が相対的に負電圧となるように電圧を印加し、前記電荷蓄積層に正電荷を蓄積する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図２】第１の実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。
【図３】第１の実施の形態のメモリセルの書き込み動作を説明する図である。
【図４】第１の実施の形態の書き込み動作時のバンド図である。
【図５】第１の実施の形態のメモリセルの消去動作を説明する図である。
【図６】第１の実施の形態のメモリセルの読み出し動作を説明する図である。
【図７】第１の実施の形態のメモリセルの電荷蓄積状態のバンド図である。
【図８】第２の実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【図９】第２の実施の形態のメモリセルの書き込み動作を説明する図である。
【図１０】第２の実施の形態の書き込み動作時のバンド図である。
【図１１】第２の実施の形態のメモリセルの消去動作を説明する図である。
【図１２】第２の実施の形態のメモリセルの読み出し動作を説明する図である。
【図１３】第２の実施の形態のメモリセルの電荷蓄積状態のバンド図である。
【図１４】第３の実施の形態の不揮発性半導体記憶装置の３次元概念図である。
【図１５】図１４のＸＹ断面図である。
【図１６】図１４のＸＺ断面図である。
【図１７】実施例１のキャパシタンス測定の結果を示す図である。
【図１８】実施例１と実施例２の蓄積電荷密度の印加電界依存性を示す図である。
【図１９】実施例１と実施例２の電荷保持特性を示す図である。
【図２０】比較例１と比較例２の電荷保持特性を示す図である。
【図２１】実施例３と実施例４の電荷保持特性を示す図である。
【発明を実施するための形態】
【０００９】
（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、金属微粒子を有する電荷蓄積層と、電荷蓄積層上に形成される第２の絶縁膜と、第２の絶縁膜上に形成されるゲート電極と、を備える。そして、データの書き込み動作時に、ゲート電極と半導体層間にゲート電極が相対的に負電圧となるように電圧を印加し、電荷蓄積層に正電荷を蓄積する。
【００１０】
本実施の形態の不揮発性半導体記憶装置は、金属微粒子を含む電荷蓄積層に正電荷、すなわち正孔を蓄積する構成とする。この構成により、正孔の蓄積に伴うクーロンブロッケード現象により、電荷蓄積層への負電荷、すなわち電子注入が抑制される。したがって、電荷蓄積量があがるとともに電荷保持時間も長くなる。よって、メモリウィンドウ広く、データ保持時間の長い不揮発性半導体記憶装置が実現される。
【００１１】
図１は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。図２は本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの回路図である。本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置である。
【００１２】
図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のフローティングゲート構造のトランジスタであるメモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、ＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎでメモリセルアレイが構成される。メモリセルアレイにおいては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。
【００１３】
メモリセルアレイにおいて、例えば、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリング（メモリストリング）を構成している。
【００１４】
直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＣ１１〜ＭＣ１ｎの配列の端部に位置するメモリセルトランジスタＭＣ１ｎのドレイン領域には、メモリセルトランジスタＭＣ１１〜ＭＣ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。
【００１５】
選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＣ２１〜ＭＣ２ｎ、・・・・・・・、ＭＣｍ１〜ＭＣｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。
【００１６】
選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。
【００１７】
メモリセルトランジスタＭＣ１１、ＭＣ２１、・・・・・、ＭＣｍ１、メモリセルトランジスタＭＣ１２、ＭＣ２２、・・・・・、ＭＣｍ２、・・・・・・メモリセルトランジスタＭＣ１ｎ、ＭＣ２ｎ、・・・・・、ＭＣｍｎのそれぞれがゲート電極に印加される動作電圧を制御するワード線ＷＬ１〜ＷＬｎで接続されている。
【００１８】
また、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤを備えている。
【００１９】
なお、図２のメモリセルアレイの周辺には、図示しない周辺回路が形成されている。この周辺回路は、データの書き込み動作時に、メモリセルトランジスタのゲート電極とメモリセルトランジスタのチャネル領域が形成される半導体層間に、ゲート電極が相対的に負電圧となるような電圧を印加するよう構成されている。
【００２０】
図１は、図２に示したメモリセルアレイ内の１つのメモリセル、例えば、図２中、点線で囲まれるメモリセルの断面を示している。本実施の形態では、メモリセルのトランジスタは正孔をキャリアとするｐ型トランジスタである場合を例に説明する。
【００２１】
メモリセルは、例えば、ｎ型不純物を含むｎ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上のトンネル絶縁膜（第１の絶縁膜）１２、トンネル絶縁膜１２上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上のゲート電極１８を備えている。ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中のゲート電極１８下の領域はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【００２２】
ここで、電荷蓄積層１４は、メモリセル情報として積極的に電荷を蓄積する機能をそなえる。そして、トンネル絶縁膜（第１の絶縁膜）１２は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層１０中のチャネル領域と電荷蓄積膜１４との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域２４と電荷蓄積層１４との間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜（第２の絶縁膜）１６は、いわゆる電極間絶縁膜であり、電荷蓄積層１４とゲート電極１８との間の電子・正孔の流れをブロックする機能を備えている。
【００２３】
トンネル絶縁膜１２は、例えば酸化シリコン（ＳｉＯ２）膜である。電荷蓄積層１４は、例えば金（Ａｕ）の金属微粒子の単粒子層である。ここで、単粒子層とは層内に、粒子層が１層のみ存在する状態を意味する。
【００２４】
ブロック絶縁膜１６は、例えばハフニウム酸化物である。ゲート電極１８は、例えば不純物が導入されて導電性が付与された多結晶シリコンである。また、ソース領域２０とドレイン領域２２は、例えば、ｐ型不純物を含むｐ型拡散層で形成されている。
【００２５】
単粒子層を構成する導電性の金属微粒子は、例えば、トンネル絶縁膜１２、もしくはブロック絶縁膜１６と化学結合性を示す有機物により接着されている。また、金属微粒子は、例えば、その表面が分子同士で弱い化学結合性を示す有機物により覆われており、隣接する粒子間において弱い化学結合が生じている。この弱い化学結合により複数の粒子が高密度に集積されている。
【００２６】
次に、メモリセルの書き込み、消去、読み出し動作の一例について説明する。図３は、本実施の形態のメモリセルの書き込み動作を説明する図である。
【００２７】
メモリセルの書き込み動作時には、ゲート電極１８と半導体層１０間にゲート電極１８が相対的に負電圧となるように電圧を印加し、電荷蓄積層１４に正電荷を蓄積する。図３に示すように、例えば、ゲート電極１８に０Ｖ、半導体層１０に１０Ｖの電圧を印加する。ソース領域２０およびドレイン領域２２は、例えば、１０Ｖの電圧を印加する。
【００２８】
チャネル領域２４には、反転層が形成され正孔が蓄積する。この正孔がトンネル絶縁膜１２中を移動して電荷蓄積層１４の金属微粒子の単粒子層に蓄積される。
【００２９】
図４は、本実施の形態の書き込み動作時のバンド図である。金属微粒子の電位は、一つの金属微粒子に一つの正孔が蓄積されることで、ΔＶだけ低下し、さらに二つ目、三つ目と除々に正孔が蓄積されることで低下する。なお、ここで電位が低下するとは、電位がプラス側に大きくなることを意味する。
【００３０】
電荷蓄積層１４内の金属微粒子の電位が低下するほど、見かけ上の仕事関数が深くなる。いわゆるクーロンブロッケード現象が生ずる。このため、ゲート電極１８に負電圧をかけてデータを記憶するときに、チャネル領域２４からトンネル絶縁膜１２を通過して注入され、金属微粒子に捕まえられる正孔の数が少し減少する。
【００３１】
しかし、反対側のゲート電極１８からブロック絶縁膜１６を通して金属微粒子に移動して捕まる電子、すなわち、蓄積された正孔を打ち消す電子の数が大きく減少する。このため、結果的に電荷蓄積層１４に蓄積される正孔が多くなる。
【００３２】
ゲート電極１８と半導体層１０間の電圧を０Ｖに戻した状態でも、正孔が蓄積された状態が保たれる。この状態では、メモリセルのトランジスタの閾値が、正孔が蓄積されていない状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
【００３３】
クーロンブロッケード現象により蓄積される正孔が多くなることで、正孔が蓄積されていない状態とのトランジスタの閾値差を大きくすることが可能となる。したがって、メモリウィンドウを広くすることが可能となる。この広いメモリウィンドウを利用して、例えば、多値メモリを製造することも容易となる。
【００３４】
図５は、本実施の形態のメモリセルの消去動作を説明する図である。データの消去動作時には、ゲート電極１８と半導体層１０間にゲート電極１８が相対的に正電圧となるように電圧を印加する。図５に示すように、例えば、ゲート電極１８に１０Ｖ、半導体層１０に０Ｖの電圧を印加する。ソース領域２０およびドレイン領域２２には、例えば０Ｖを印加する。
【００３５】
ゲート電極１８と半導体層１０間の電界により、電荷蓄積層１４に蓄積されていた正孔がトンネル絶縁膜１２中を移動して半導体層１０へと引き抜かれる。
【００３６】
ゲート電極１８と半導体層１０間の電圧を０Ｖに戻した状態では、蓄積されていた電荷が消滅している。したがって、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“１”となる。
【００３７】
図６は、本実施の形態のメモリセルの読み出し動作を説明する図である。図６（ａ）はデータ“０”の読み出し動作、図６（ｂ）はデータ“１”の読み出し動作である。データの読み出し時に、ソース領域２０とドレイン領域２２間に電圧を印加する。
【００３８】
図６に示すように、例えば、ゲート電極１８と半導体層１０間の電圧を０Ｖにした状態で、例えばソース領域２０に２．５Ｖ、ドレイン領域２２に０Ｖの電圧を印加する。例えば、図６（ａ）に示すように、正孔が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が高いため、チャネル領域２４に反転層は形成されず、ソース・ドレイン間に電流が流れない。
【００３９】
一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が低いため、チャネル領域２４に反転層が形成され、ソース・ドレイン間に電流が流れる。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
【００４０】
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域２０とドレイン領域２２間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
【００４１】
以上のように、本実施の形態の不揮発性半導体記憶装置の書き込み、消去、読み出し動作が行われ、不揮発性半導体記憶装置として機能する。
【００４２】
図７は、本実施の形態のメモリセルの電荷蓄積状態のバンド図である。この状態では、ゲート電極１８と半導体層１０間に印加される電圧は０Ｖである。
【００４３】
上述のように正孔が電荷蓄積層１４内の金属微粒子に蓄積されることにより、金属微粒子の電位が低下する（プラス側に大きくなる）。そうすると、ゲート電極１８に電圧をかけていない状態で、チャネル領域２４からトンネル絶縁膜１２を抜けて金属微粒子の粒子層に移動して捕まる電子の量が少なくなる。また、ゲート電極１８からブロック絶縁膜１６を抜けて金属微粒子の粒子層に移動して捕まる電子の量が少なくなる。
【００４４】
蓄積される正孔は電子と再結合することによって、打ち消されるが、金属微粒子に捕まる電子の量が少なくなれば、金属微粒子に蓄積されている正孔が打ち消されにくくなる。このため、結果的に蓄積された正孔が長く保持される。したがって、データ保持時間が長くなる。
【００４５】
トンネル絶縁膜１２は、単層膜でも多層膜でも構わない。トンネル絶縁膜１２の材料としては、例示した酸化シリコンに限定されることはなく、その他の絶縁膜を適宜適用することが可能である。
【００４６】
また、トンネル絶縁膜１２の比誘電率は４．０以下であることが望ましい。比誘電率が４．０以下であることにより、金属微粒子に蓄積された電荷の保持時間が長く保たれる。
【００４７】
また、トンネル絶縁膜１２の膜厚は、望ましくは１ｎｍ以上１０ｎｍ以下であり、より望ましくは５ｎｍ以上７ｎｍ以下である。この範囲を下回ると、半導体層１０と金属微粒子の間で電荷のダイレクトトンネル現象が起こり、金属微粒子に蓄積された電荷の保持時間が短くなってしまうおそれがある。また、トンネル絶縁膜の膜厚がこの範囲を上回ると、金属微粒子に電荷が蓄積されることによって生じる金属微粒子の電位の降下現象が小さくなり、金属微粒子に蓄積された電荷の保持時間が短くなってしまうおそれがある。なお、上述の厚さは、全て物理膜厚である。
【００４８】
トンネル絶縁膜１２は、酸化シリコンの場合、例えば、シリコン基板を熱酸化炉に導入し、強制的に酸化させることによって形成できる。また、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）や、スパッタなどの成膜装置によって、形成することも可能である。成膜する場合、成膜後の絶縁膜をＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置でアニールすることが望ましい。
【００４９】
ブロック絶縁膜１６は、上述の酸化ハフニウム（ＨｆＯ２）以外にも、例えば、酸化アルミニウム（Ａｌ２Ｏ３）が用いられる。ブロック絶縁膜１６は、単層膜でも良く、積層膜でも良いが、比誘電率が１０以上であるが望ましい。
【００５０】
比誘電率が１０以上であることにより、金属微粒子に蓄積された電荷の保持時間が長く保たれる。また、ブロック絶縁膜１６の膜厚は、望ましくは５ｎｍ以上２０ｎｍ以下であり、より望ましくは５ｎｍ以上１０ｎｍ以下である。
【００５１】
ブロック絶縁膜１６の膜厚が上記範囲を下回ると、金属微粒子に電荷が蓄積されることによって生じる金属微粒子の電位の降下現象があっても、ゲート電極１８に負電圧をかけて金属微粒子の単粒子層に電荷を蓄積するとき、ゲート電極１８と金属微粒子の間でブロック絶縁膜中を電荷が移動することにより、金属微粒子の単粒子層に蓄積された電荷がブロック絶縁膜を移動した電荷により打ち消され、消去されてしまうおそれがある。また、ゲート電極１８に負電圧をかけて金属微粒子の単粒子層に書き込んだ電荷をゲート電極に電圧をかけずに保持させるときに、ゲート電極１８側と金属微粒子の間でブロック絶縁膜中を電荷が移動することにより、金属微粒子の単粒子層に蓄積された電荷がブロック絶縁膜を移動した電荷により打ち消され、消去されてしまうおそれがある。
【００５２】
また、ブロック絶縁膜１６の膜厚が上記範囲を上回ると、最終的な不揮発性半導体記憶装置の膜厚が厚くなってしまい、微細化を阻害するおそれがある。
【００５３】
ブロック絶縁膜１６は、Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）や、スパッタなどの成膜装置によって、形成できる。成膜装置は、下地に有機物に覆われた金属微粒子の単粒子層がある場合、金属微粒子を覆っている有機物が分解されない低ダメージの成膜装置が望ましく、例えば、サーマル式のＡＬＤ装置が望ましい。成膜後の絶縁膜は、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ（ＲＴＡ）装置でアニールすると、膜中の原子密度が上がるため、望ましい。
【００５４】
ゲート電極１８には、任意の導電材料を用いることができる。ゲート電極１８には、上述の多結晶シリコンの他にも、例えば、不純物が導入されて導電性が付与された非晶質シリコン等を用いることが可能である。また、ゲート電極１８には金属及び合金などが用いられてもかまわない。
【００５５】
電荷蓄積層１４は、例えば、電荷蓄積能を有する複数の金属微粒子の粒子層である。金属微粒子には、例示した金（Ａｕ）以外にも、例えば、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）からなる微粒子が用いることが可能である。異なる種類の金属微粒子が混ざっていても構わない。
【００５６】
メモリウィンドウをより広く、かつ、データ保持時間をより長くするためには、より小さな粒径の金属微粒子を用いることが望ましい。また、金属微粒子に用いられる金属の仕事関数が大きい方が望ましい。
【００５７】
なお、本明細書中金属微粒子の粒径とは、電荷蓄積層１４中の金属微粒子の平均粒径を意味するものとする。例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察で、各粒子の最大径と最小径の平均をその粒子の粒径と定義し、複数の粒子についての粒径を平均した値を算出し、電荷蓄積層１４中の金属粒子の粒径と定義する。
【００５８】
上述のように金属微粒子の電位は、一つの金属微粒子に一つの正孔が蓄積されることで、図４に示すΔＶだけ低下する。さらに二つ目、三つ目と除々に正孔が蓄積されることでより低下する。その低下する電位の大きさΔＶは、電荷量を金属微粒子と半導体層１０間のキャパシタンスで割った値に依存する。
【００５９】
金属微粒子と半導体層１０間のキャパシタンスは、金属微粒子自体のキャパシタンスに近い値であり、金属微粒子自体のキャパシタンスは、その表面積に誘電率をかけた値で表される。このため、金属微粒子と半導体層１０間のキャパシタンスは、金属微粒子の粒径に比例した値になる。金属微粒子のキャパシタンスが小さければ、その逆数となる低下する電位ΔＶが大きくなる。
【００６０】
電荷蓄積層１４内の金属微粒子の電位が低下するほど、見かけ上の仕事関数が深くなる。また、金属微粒子に用いられる金属の仕事関数が大きいほど見かけ上の仕事関数が深くなる。
【００６１】
したがって、金属微粒子の粒径を小さくし、仕事関数を大きくすることで、メモリウィンドウをより広く、かつ、データ保持時間をより長くすることが可能となる。
【００６２】
メモリウィンドウをより広く、かつ、データ保持時間をより長くする観点から、金属微粒子の粒径は、３．０ｎｍ以下であることが望ましく、２．０ｎｍ以下であることがより望ましい。この範囲３．０ｎｍ以下、さらに２．０ｎｍ以下になるとクーロンブロッケード現象が顕著に発現するからである。
【００６３】
また、安定して製造可能とする観点から、金属微粒子の粒径は、０．５ｎｍ以上であることが望ましい。
【００６４】
また、メモリウィンドウをより広く、かつ、データ保持時間をより長くする観点から、金属微粒子に用いられる金属の仕事関数は、４．０以上であることが望ましい。
【００６５】
例えば、裏面に膜厚が２００ｎｍのアルミ電極を蒸着し、ｐ型ドープしたＳｉ基板上に粒径が３ｎｍの金ナノ粒子を、膜厚が５ｎｍのＳｉＯ２のトンネル絶縁膜上に単粒子層で形成した。さらに、膜厚が１０ｎｍのＨｆＯ２のブロック絶縁膜を積層して、その上にゲート電極として膜厚が１００ｎｍの金を蒸着した。その試料のゲート電極に書き込みパルスの負電圧を印加して、キャパシタンス測定を行って、蓄積電荷量と蓄積電荷の保持時間の測定を行った。
【００６６】
３ｎｍの金ナノ粒子を用いた場合では、蓄積電荷量が２×１０１３ｃｍ−２程度であり、保持時間の測定では蓄積電荷量が１年程度で５％減衰する結果となった。しかし、粒径が２ｎｍの金ナノ粒子を、粒径が３ｎｍの金ナノ粒子にかえて適用し、同様の実験を行なうと、蓄積電荷量が３×１０１３ｃｍ−２程度であった。そして、保持時間の測定を行うと、蓄積電荷量は１０年程度でもほとんど減衰しないことが分かった。
【００６７】
金属微粒子である金ナノ粒子の粒径が２ｎｍに比べて粒径が３ｎｍの場合は、キャパシタンスが１．５倍程度になり、金属微粒子に正孔が蓄積されることで低下する電位（プラス側に大きくなる電位）の大きさが約３分の２程度である。このため、蓄積電荷量と蓄積電荷の保持時間が減少すると考えられる。
【００６８】
また、金属微粒子は、製造の容易性から有機物で覆われていることが望ましい。また、電荷蓄積能の点からも以下の理由で、有機物で覆われていることが望ましい。
【００６９】
金属微粒子は、上述のような電位の降下現象（プラス側に大きくなる）によって、大きな蓄積電荷量、長い電荷の保持時間を示す。この降下する電位の大きさは、上述のように電荷量を金属微粒子と半導体基板間のキャパシタンスで割った値に依存し、そのキャパシタンスは金属微粒子自体のキャパシタンスで近似でき、その表面積に誘電率をかけた値で表される。
【００７０】
よって、金属微粒子の粒径の他に、誘電率においても大きく依存する。大きな電位の降下現象を得るためには、小さなキャパシタンスであることが必要であり、そのためには誘電率も小さい方が望ましい。ここで言う誘電率は、金属微粒子と半導体基板間のキャパシタンスにおける誘電率をさすため、金属微粒子の周囲の物質に依存する。
【００７１】
これは、絶縁膜の誘電率も含むが、絶縁膜は無機酸化物を用いることを想定しており、無機酸化物で電気抵抗率が高く、誘電率が小さいものは、シリコン酸化物（ＳｉＯ２）が考えられる。さらに、金属微粒子の周りに有機物を配置することで、さらに誘電率を小さくすることができる。
【００７２】
有機物は、一般的に無機酸化物よりも誘電率が小さいものが多く、例えば、金属微粒子に金ナノ粒子を用いた場合では、周りにデカンチオールなどのアルカンチオール類を用いることが望ましいが、アルカンチオール類の比誘電率は、２．６程度であることが分かっている。
【００７３】
金属微粒子の粒子層である電荷蓄積層１４をトンネル絶縁膜１２とブロック絶縁膜１６の間に高密度で形成するためには、有機物の化学結合性を用いて形成することが望ましい。金属微粒子は、より小さい粒径のものは、金属微粒子同士で会合しやすく、不安定であり、その構造を保ちにくい。この構造の安定性の問題を解決するために、金属微粒子の周りに有機物を形成させることが有効と考えられる。しかし、有機物で被覆された金属微粒子は蒸着やスパッタで半導体基板上に形成することは困難である。
【００７４】
そこで、有機物で被覆された金属微粒子を有機溶剤と分散させて、その溶液に半導体基板を触れさせることが考えられる。しかし、金属微粒子を形成させたい部分にその溶液を塗布すると、形成させたい部分に乱雑に金属微粒子が付着し、多層に金属微粒子が形成されてしまう。乱雑に、多層に金属微粒子がトンネル絶縁膜上に形成されてしまうと、場所によって、金属微粒子の数が異なるため、ゲート電極に印加する負電圧による蓄積電荷量の制御が困難である。
【００７５】
また、トンネル絶縁膜上に多層に金属微粒子が形成されると、その上にブロック絶縁膜１６、ゲート電極１８を積層して不揮発性半導体記憶装置を作製する際、その記憶装置の膜厚が大きくなってしまう。このため、微細化の障害になってしまい、ビットコストスケーリングができなくなってしまうおそれがある。
【００７６】
そこで、絶縁膜に化学反応性を示し、有機物（以下、被覆有機物と称する）で覆われた金属微粒子に絶縁膜とは別の化学反応性を示す有機物（以下、化学結合性の有機物と称する）を用いて、被覆有機物で覆われた金属微粒子を、化学結合性を利用することによって、トンネル絶縁膜上に導入することが望ましいと考えられる。すなわち、化学反応性の有機物の自己組織化単分子膜（ＳＡＭ）を用いて、被覆有機物で覆われた金属微粒子を固定化することが望ましい。
【００７７】
絶縁膜に化学反応性を示し、被覆有機物で覆われた金属微粒子に絶縁膜とは別の化学反応性を示す化学結合性の有機物は、例えば、末端にチオール基（―ＳＨ基）を有し、別の末端にシラノール基（−Ｓｉ（ＯＨ）３、−Ｓｉ（ＯＲ）３）を有する炭化水素化合物が考えられる。具体的には、トリメトキシシリルプロピルチオール、トリエトキシシリルプロピルチオール、トリメトキシシリルブチルチオール、トリエトキシシリルブチルチオール、トリメトキシシリルペンチルチオール、トリエトキシシリルペンチルチオール、トリメトキシシリルヘキシルチオール、トリエトキシシリルヘキシルチオール、トリメトキシシリルヘプチルチオール、トリエトキシシリルヘプチルチオール、トリメトキシシリルオクチルチオール、トリエトキシシリルオクチルチオール、トリメトキシシリルノニルチオール、トリエトキシシリルノニルチオール、トリメトキシシリルデシルチオール、トリエトキシシリルデシルチオール、トリメトキシシリルウンデシルチオール、トリエトキシシリルウンデシルチオール、トリメトキシシリルドデシルチオール、トリエトキシシリルドデシルチオール、トリメトキシシリルトリデシルチオール、トリエトキシシリルトリデシルチオール、トリメトキシシリルテトラデシルチオール、トリエトキシシリルテトラデシルチオール、トリメトキシシリルペンタデシルチオール、トリエトキシシリルペンタデシルチオール、トリメトキシシリルヘキサデシルチオール、トリエトキシシリルヘキサデシルチオール、トリメトキシシリルヘプタデシルチオール、トリエトキシシリルヘプタデシルチオール、トリメトキシシリルオクタデシルチオール、トリエトキシシリルオクタデシルチオール、トリメトキシシリルノナデシルチオール、トリエトキシシリルノナデシルチオール、トリメトキシシリルイコシルチオール、トリエトキシシリルイコシルチオールなどが考えられる。
【００７８】
金属微粒子を、Ｓｉなどの半導体、ＳｉＯ２、ＷＯ３、ＴｉＯ２、Ａｌ２Ｏ３, ＨｆＯ２などの金属酸化物に結合するクロロシリル基、シラノール基などの化学修飾基を有し、かつ、Ａｕ、Ａｇ、Ｃｕ、Ｐｔなどの金属微粒子に結合するチオール基などを含む分子からなる自己組織化単分子膜によってトンネル絶縁膜１２とブロック絶縁膜１６の間に固定化することが望ましい。
【００７９】
また、金属微粒子が、下記式からなる自己組織化単分子膜によって、トンネル絶縁膜１２とブロック絶縁膜１６の間に固定化されることが望ましい。
【化１】
2013197269.tif 000003
（ここで、Ｒ３はＯＣＨ３、ＯＣ２Ｈ５、ＯＣ３Ｈ５、Ｃｌ、Ｂｒ、Ｆであり、同一であっても異なっていてもよく、ｎは１以上２０以下の整数である。）
【００８０】
また、金属微粒子の周りを覆うアルカンチオール類などの被覆有機物は、その有機物同士の弱い相互作用によって、隣り合う金属微粒子を強く固定し、金属微粒子のトンネル絶縁膜上の被覆率を向上させることができる。金属微粒子の周りを覆う被覆有機物同士の弱い相互作用は、分子同士のファンデルワールス力や、水素結合などが考えられる。
【００８１】
分子同士のファンデルワールス力は、分子鎖を長くして、分子鎖同士が接触する点を増やすことで、大きくできると考えられ、例えば、オクタンチオール、ノナンチオール、デカンチオール、ウンデカンチオール、ドデカンチオール、トリデカンチオール、テトラデカンチオール、ペンタデカンチオール、ヘキサデカンチオール、ヘプタデカンチオール、オクタデカンチオール、ノナデカンチオール、イコサンチオールなどが考えられ、接触点を考えると炭素鎖が１０以上のアルカンチオールが望ましい。
【００８２】
金属微粒子は、下記式の構造のアルカンチオールで覆われていることが望ましい。
【化２】
2013197269.tif 000004
（ここでＲ１は、Ｈ、ＯＨ、Ｃｌ、Ｂｒ、Ｆ、ＣＮ、ＮＨ２、ＣＯＯＨであり、同一であっても異なっていてもよく、ｎは１０以上２０以下の整数である。）
【００８３】
また、分子同士の水素結合は、分子構造中にヒドロキシ基（―ＯＨ）、アミノ基（−ＮＨ２）、カルボキシ基（―ＣＯＯＨ）、カルボニル基（＞Ｃ＝Ｏ）などの極性基を導入することによって、高めることができ、例えば、ヒドロキシオクタンチオール、ヒドロキシノナンチオール、ヒドロキシデカンチオール、ヒドロキシウンデカンチオール、ヒドロキシドデカンチオール、ヒドロキシトリデカンチオール、ヒドロキシテトラデカンチオール、ヒドロキシペンタデカンチオール、ヒドロキシヘキサデカンチオール、ヒドロキシヘプタデカンチオール、ヒドロキシオクタデカンチオール、ヒドロキシノナデカンチオール、ヒドロキシイコサンチオール、アミノオクタンチオール、アミノノナンチオール、アミノデカンチオール、アミノウンデカンチオール、アミノドデカンチオール、トリデカンチオール、アミノテトラデカンチオール、アミノペンタデカンチオール、アミノヘキサデカンチオール、アミノヘプタデカンチオール、アミノオクタデカンチオール、アミノノナデカンチオール、アミノイコサンチオール、カルボキシオクタンチオール、カルボキシノナンチオール、カルボキシデカンチオール、カルボキシウンデカンチオール、カルボキシドデカンチオール、カルボキシトリデカンチオール、カルボキシテトラデカンチオール、カルボキシペンタデカンチオール、カルボキシヘキサデカンチオール、カルボキシヘプタデカンチオール、カルボキシオクタデカンチオール、カルボキシノナデカンチオール、カルボキシイコサンチオール、メルカプトオクタノン、メルカプトノナノン、メルカプトデカノン、メルカプトウンデカノン、メルカプトドデカノン、メルカプトトリデカノン、メルカプトテトラデカノン、メルカプトペンタデカノン、メルカプトヘキサデカノン、メルカプトヘプタデカノン、メルカプトオクタデカノン、メルカプトノナデカノン、メルカプトイコサノンなどが考えられる。また、同一分子構造内に２種類以上の水素結合用の極性基を備えてもよく、例えば、ヒドロキシ基（―ＯＨ）とアミノ基（―ＮＨ２）を備える分子として、アミノヒドロキシオクタンチオール、アミノヒドロキシノナンチオール、アミノヒドロキシデカンチオール、アミノヒドロキシウンデカンチオール、アミノヒドロキシドデカンチオール、アミノヒドロキシトリデカンチオール、アミノヒドロキシテトラデカンチオール、アミノヒドロキシペンタデカンチオール、アミノヒドロキシヘキサデカンチオール、アミノヒドロキシヘプタデカンチオール、アミノヒドロキシオクタデカンチオール、アミノヒドロキシノナデカンチオール、アミノヒドロキシイコサンチオールなどが考えられる。
【００８４】
金属微粒子は、下記式の構造のアルカンチオールで覆われていることが望ましい。
【化３】
2013197269.tif 000005
（ここでＲ２は、ＯＨ、ＮＨ２、ＣＯＯＨであり、同一であっても異なっていてもよく、ｎは１０以上２０以下の整数である。）
【００８５】
金属微粒子を導入する場合には、例えば以下の方法を適用できる。
【００８６】
金属微粒子を導入する下地となる絶縁膜、例えばトンネル絶縁膜１２、の表面を、洗浄する。この洗浄には、例えば、硫酸と過酸化水素水の混合液（混合比は例えば２：１）による洗浄や、紫外光を絶縁膜表面に照射するＵＶ洗浄を用いることができる。
【００８７】
さらに、上述の化学結合性の有機物を溶剤に溶かした溶液に洗浄した表面を浸し、シラノール基などの化学結合性の有機物の末端を絶縁膜の表面と反応させる。溶剤としては、化学結合性の有機物がよく溶解するものを用いることが考えられ、アセトン、トルエン、エタノール、メタノール、ヘキサン、シクロヘキサノン、イソプロピルアルコールなどの有機溶媒などが考えられる。場合によっては、水に溶解する化学結合性の有機物もあり、その場合は水を溶剤として用いることができる。
【００８８】
溶剤に溶かす化学結合性の有機物の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な吸着分子が増加するため、適切な濃度にすることが望ましい。例えば、有機物の濃度は、１ｍＭ〜１００ｍＭ程度にすることが望ましい。
【００８９】
また、このとき、洗浄した絶縁膜の表面と有機物の反応性を上げるため、触媒を添加してもよい。触媒としては、溶剤に溶ける酢酸、ギ酸、プロピオン酸、トリフルオロ酢酸、トリエチルアミン、アンモニアなどが用いられる。
【００９０】
触媒の添加量は、多すぎると、化学結合性の有機物が溶媒中で自己反応して重合などの副反応を引き起こすため、少量にすることが望ましい。望ましくは、溶液の体積に対して、３％以下がよい。絶縁膜の表面を、有機物を溶かした溶液に浸す時間は、十分に反応する程度の時間であることが望ましく、具体的には１分間以上待つことが望ましい。
【００９１】
その後、使用した溶剤に浸して超音波洗浄機を使用してリンスする。この作業は、余計に物理吸着した有機物を洗い流すため、最低でも溶剤を新しいものに入れ替えて２回以上を行なうことが望ましい。
【００９２】
次いでエタノールに浸して同様に、超音波洗浄機を使用してリンスする。これにより、化学結合性の有機物による自己組織化単分子膜が形成される。
【００９３】
さらに、この化学結合性の有機物による単分子膜が形成された表面を、金属微粒子を分散させた溶液に浸し、金属微粒子を単分子膜の末端のチオール基などの修飾基と反応させる。金属微粒子を分散させる溶媒は、金属微粒子が分散しやすい溶媒を用いることが望ましい。金属微粒子の分散性は、金属微粒子の周りを覆うアルカンチオール類などの被覆有機物に依存している。
【００９４】
例えば、分子鎖の長いデカンチオールなどの有機物で覆われた金属微粒子の場合は、トルエン、アセトン、酢酸エチル、シクロヘキサノンなどの有機溶媒を用いると分散性がよいため、望ましい。また、ヒドロキシ基などの極性基を有するヒドロキシデカンチオールなどで覆われた金属微粒子の場合は、メタノール、エタノール、水などの極性の高い有機溶媒、水を用いると分散性がよいため、望ましい。
【００９５】
次に、溶液中の金属微粒子の濃度は、薄すぎると反応時間が長くなり、濃すぎるとリンス作業により除去しなければならない余計な多層吸着した金属微粒子が増加するため、適切な濃度にすることが望ましい。例えば、金属微粒子の濃度は、１０１４〜１０１６個／ｍｌ程度にすることが望ましい。
【００９６】
化学結合性の有機物による単分子膜が形成された表面を、金属微粒子を分散させた溶液に浸す時間は、十分に反応する程度の時間であることが望ましく、具体的には１分間以上待つことが望ましい。
【００９７】
その後、使用した溶剤に浸してリンスする。この作業は、余計に物理吸着した多層の金属微粒子を洗い流すため、最低でも溶剤を新しいものに入れ替えて２回以上を行なうことが望ましい。
【００９８】
次いでエタノールに浸して同様に、リンスする。なお、金属微粒子が化学吸着した表面をリンスする場合、形成された化学結合によっては、超音波洗浄機を併せて使用できない場合があり、超音波洗浄によって、形成された化学結合が破壊されてしまう場合がある。その場合は、洗浄用の溶剤にその表面を浸し、１分以上待ってから、次の新しい洗浄液に移して再び１分以上待つことが望ましい。
【００９９】
その後、窒素のエアーガンや、スピンコーターなどによって、溶剤を除去し、乾燥させる。これにより、電荷蓄積層１４となる、被覆有機物で覆われた金属微粒子の単粒子層がトンネル絶縁膜１２上に形成される。
【０１００】
以上、本実施の形態の不揮発性半導体記憶装置によれば、メモリウィンドウが広く、データ保持時間の長い不揮発性半導体記憶装置を提供することにある。そして、金属微粒子の粒径が小さくなるほど特性が向上するため、微細化に適した不揮発性半導体記憶装置を提供することが可能となる。
【０１０１】
（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、メモリセルのトランジスタが電子をキャリアとするｎ型トランジスタであること以外は、基本的に第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１０２】
図８は、本実施の形態の不揮発性半導体記憶装置のメモリセル部の断面図である。
【０１０３】
メモリセルは、例えば、ｐ型不純物を含むｐ型シリコンの半導体層１０上に形成される。そして、シリコン半導体層１０上のトンネル絶縁膜（第１の絶縁膜）１２、トンネル絶縁膜１２上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜１６、ブロック絶縁膜１６上のゲート電極１８を備えている。ゲート電極１８の両側の半導体層１０中には、ソース領域２０、ドレイン領域２２が形成される。半導体層１０中のゲート電極１８下はチャネル領域２４となる。チャネル領域２４は、ソース領域２０とドレイン領域２２とに挟まれる。
【０１０４】
ソース領域２０とドレイン領域２２は、例えば、ｎ型不純物を含むｎ型拡散層で形成されている。このように、本実施の形態のメモリセルのトランジスタは、電子をキャリアとするｎ型トランジスタである
【０１０５】
次に、メモリセルの書き込み、消去、読み出し動作の一例について説明する。図９は、本実施の形態のメモリセルの書き込み動作を説明する図である。
【０１０６】
メモリセルの書き込み動作時には、ゲート電極１８と半導体層１０間にゲート電極１８が相対的に負電圧となるように電圧を印加し、電荷蓄積層１４に正電荷を蓄積する。例えば、図９に示すように、例えば、ゲート電極１８に０Ｖ、半導体層１０に１０Ｖの電圧を印加する。ソース領域２０およびドレイン領域２２には、例えば１０Ｖを印加する。
【０１０７】
電荷蓄積層１４から電子がトンネル絶縁膜１２中を移動して、チャネル領域２４に引き抜かれる。これにより、正孔が電荷蓄積層１４の金属微粒子の単粒子層に蓄積される。
【０１０８】
図１０は、本実施の形態の書き込み動作時のバンド図である。金属微粒子の電位は、電子が引き抜かれることにより、一つの金属微粒子に一つの正孔が蓄積されることで、ΔＶだけ低下し、さらに二つ目、三つ目と除々に正孔が蓄積されることで低下する。なお、ここで電位が低下するとは、電位がプラス側に大きくなることを意味する。
【０１０９】
このため、第１の実施の形態と同様、クーロンブロッケード現象が生ずる。このため、ゲート電極１８に負電圧をかけてデータを記憶するときに、トンネル絶縁膜１２中を移動して、チャネル領域２４に引き抜かれる電子の数が減少し、結果的に電荷蓄積層１４に蓄積される正孔の数が少し減少する。
【０１１０】
しかし、反対側のゲート電極１８からブロック絶縁膜１６を通して金属微粒子に移動して捕まる電子、すなわち、蓄積された正孔を打ち消す電子の数が大きく減少する。このため、結果的に電荷蓄積層１４に蓄積される正孔が多くなる。
【０１１１】
ゲート電極１８と半導体層１０間の電圧を０Ｖに戻した状態でも、正孔が蓄積された状態が保たれる。この状態では、メモリセルのトランジスタの閾値が、正孔が蓄積されていない状態に比較して低くなる。すなわち、トランジスタがオンしやすい状態となっている。この状態が、データ“０”が書き込まれた状態となる。
【０１１２】
クーロンブロッケード現象により蓄積される正孔が多くなることで、正孔が蓄積されていない状態とのトランジスタの閾値差を大きくすることが可能となる。したがって、メモリウィンドウを広くすることが可能となる。
【０１１３】
図１１は、本実施の形態のメモリセルの消去動作を説明する図である。データの消去動作時には、ゲート電極１８と半導体層１０間にゲート電極１８が相対的に正電圧となるように電圧を印加する。図１１に示すように、例えば、例えば、ゲート電極１８に１０Ｖ、半導体層１０に０Ｖの電圧を印加する。ソース領域２０およびドレイン領域２２には、例えば０Ｖを印加する。
【０１１４】
ゲート電極１８と半導体層１０間の電界により、チャネル領域２４に形成された反転層から電子がトンネル絶縁膜１２中を移動して電荷蓄積層１４へと注入される。このため電荷蓄積層１４に蓄積されていた正孔が消滅する。
【０１１５】
ゲート電極１８と半導体層１０間の電圧を０Ｖに戻した状態では、蓄積されていた電荷が消滅している。したがって、メモリセルのトランジスタの閾値が、データ“０”の状態に比較して高くなる。すなわち、トランジスタがオンしにくい状態となっている。この状態が、データ“１”となる。
【０１１６】
図１２は、本実施の形態のメモリセルの読み出し動作を説明する図である。図１２（ａ）はデータ“０”の読み出し動作、図１２（ｂ）はデータ“１”の読み出し動作である。データの読み出し時に、ソース領域２０とドレイン領域２２間に電圧を印加する。
【０１１７】
図１２に示すように、例えば、ゲート電極１８と半導体層１０間の電圧を０Ｖにした状態で、例えばソース領域２０に０Ｖ、ドレイン領域２２に２．５Ｖの電圧を印加する。例えば、図６（ａ）に示すように、正孔が蓄積されているデータ“０”の状態のときは、トランジスタの閾値が低いため、チャネル領域２４に反転層が形成され、ソース・ドレイン間に電流が流れる。
【０１１８】
一方、消去状態、すなわち、電荷が蓄積されていないデータ“１”の状態では、トランジスタの閾値が高いため、チャネル領域２４に反転層が形成されず、ソース・ドレイン間に電流が流れない。このように、トランジスタの電流量を検知することにより、データ“０”であるかデータ“１”であるかを読み出すことが可能となる。
【０１１９】
なお、データの書き込み動作を行った後、書き込みが十分に行われたか否かを確認するデータのベリファイ動作時には、読み出し動作時と同様の動作を行う。ソース領域２０とドレイン領域２２間に電圧を印加し、所望の電流が流れない場合には、再度データの書き込み動作を行う。
【０１２０】
本実施の形態の場合、ベリファイ動作は、ソース・ドレイン間に微小電圧をかけてドレイン電流を検出することで書き込みが完了したかどうかを調べることができる。ここで、微小電圧とは、熱エネルギー（ｋＴ≒０．０２６、ｋはボルツマン定数、Ｔは温度である）以上であり、一般的なシリコンのｐ−ｎ接合の拡散電位差の最大値０．６Ｖ以下である。
【０１２１】
ソース・ドレイン間に微小電圧をかけることで、高速に低消費電力でベリファイ動作を行なうことが可能である。これは、データの閾値電圧が書き込みにより、負電圧方向に変化するため、正電圧方向に電流が増大するｎ型チャネルを用いた場合では、データの書き込み後にソース・ドレイン間に電圧がかかっていない状態で電流が流れやすくなるためである。
【０１２２】
図１３は、本実施の形態のメモリセルの電荷蓄積状態のバンド図である。この状態では、ゲート電極１８と半導体層１０間に印加される電圧は０Ｖである。
【０１２３】
上述のように正孔が電荷蓄積層１４内の金属微粒子に蓄積されることにより、金属微粒子の電位が低下する（プラス側に大きくなる）。そうすると、ゲート電極１８に電圧をかけていない状態で、チャネル領域２４からトンネル絶縁膜１２を抜けて金属微粒子の粒子層に移動して捕まる電子の量が少なくなる。また、ゲート電極１８からブロック絶縁膜１６を抜けて金属微粒子の粒子層に移動して捕まる電子の量が少なくなる。
【０１２４】
蓄積される正孔は電子と再結合することによって、打ち消されるが、金属微粒子に捕まる電子の量が少なくなれば、金属微粒子に蓄積されている正孔が打ち消されにくくなるため、結果的に蓄積された正孔が長く保持される。したがって、データ保持時間が長くなる。
【０１２５】
以上、本実施の形態の不揮発性半導体記憶装置によれば、第１の実施の形態同様、メモリウィンドウが広く、データ保持時間の長い不揮発性半導体記憶装置を提供することにある。さらに、高速化、低消費電力化が可能である。
【０１２６】
また、本実施の形態によれば、トンネル絶縁膜１２を移動する電荷が正孔ではなく電子となる。したがって、トンネル絶縁膜１２の絶縁破壊に対する信頼性が向上する。
【０１２７】
（第３の実施の形態）
本実施の形態の不揮発性半導体装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の装置である点で、第１の実施の形態と異なっている。半導体層とゲート電極間の構成、動作については、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１２８】
図１４は、本実施の形態の不揮発性半導体記憶装置の３次元概念図である。図１５は、図１４のＸＹ断面図である。図１６は図１４のＸＺ断面図である。
【０１２９】
本実施の形態の不揮発性半導体記憶装置は、図示しない基板上に絶縁層４４が形成され、さらにゲート電極１８と絶縁層４４が交互に複数積層して形成されている。
【０１３０】
そして、ゲート電極１８と絶縁層４４が積層された方向において、絶縁層４４の上面から基板に向かう方向に柱状の半導体層１０が形成されている。柱状の半導体層１０とゲート電極１８および絶縁層４４との間には、半導体層１０側から順に、トンネル絶縁膜（第１の絶縁膜）１２、電荷蓄積層１４、ブロック絶縁膜（第２の絶縁膜）１６が形成されている。
【０１３１】
図１４、１６中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層１０上のトンネル絶縁膜（第１の絶縁膜）１２、トンネル絶縁膜（第１の絶縁膜）１２上の電荷蓄積層１４、電荷蓄積層１４上のブロック絶縁膜（第２の絶縁膜）１６、ブロック絶縁膜（第２の絶縁膜）１６上のゲート電極１８が形成される構造となっている。
【０１３２】
なお、本実施の形態では、トンネル絶縁膜１２、電荷蓄積層１４、ブロック絶縁膜１６の合計膜厚が薄いことが特に必要である。したがって、第１の実施の形態で説明した、自己組織化単分子膜を用いた電荷蓄積層１４の形成方法を用いることが特に望ましい。
【０１３３】
本実施の形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１の実施の形態よりもさらに高い記憶容量の不揮発性半導体記憶装置を実現することが可能となる。
【実施例】
【０１３４】
以下、実施例について説明する。
【０１３５】
（実施例１）
ｐ型のシリコン基板を用いて、２端子の素子を以下の方法で作製し、データの書き込みとなるパルス電圧をかけて、その前後のキャパシタンス特性を測定することにより、電荷の蓄積量、電荷の保持時間を確認することができる。
【０１３６】
ｐ型のシリコン基板を熱酸化炉に導入し、表面に酸化シリコン膜を成膜した。酸化シリコンの膜厚は、膜厚測定の結果から、３ｎｍであった。
【０１３７】
次に、ＵＶ洗浄機で１０分間、成膜した酸化シリコン膜の表面を照らし、洗浄した。洗浄した基板を市販の３−（メルカプトプロピル）トリエトキシシランを１ｍＭの濃度で溶かした脱水トルエンの溶液中に入れ、触媒を脱水トルエンに対して３％の濃度まで添加して一昼夜、放置した。
【０１３８】
その後、基板を取り出して、純粋なトルエンの中に移し、１分間、超音波洗浄機で刺激を与えながらリンスを行なった。なお、このトルエンによるリンス作業はトルエンを新しいものに置換し、計２回行なった。
【０１３９】
さらに、トルエンでリンスした基板を、純粋なエタノールの中に移し、１分間、超音波洗浄機で刺激を与えながらリンスを行なった。その後、すばやく金ナノ粒子が約１０１４個／ｍｌの濃度で分散したトルエン溶液の中に基板を移し、１昼夜放置して金ナノ粒子を化学吸着させた。金ナノ粒子の粒径は２ｎｍで、その周りがデカンチオールで覆われているものを用いた。
【０１４０】
その後、純粋なトルエンに基板を移し、１分間、超音波洗浄機で刺激を与えながらリンスを２回行なった。さらに純粋なエタノールに基板を移し、１分間、超音波洗浄機で刺激を与えながらリンスを行なって、窒素のエアーダスターで乾燥させた。
【０１４１】
次に、その基板をサーマル式のＡＬＤ装置に導入し、金ナノ粒子が化学吸着した面の上に、１５０℃で酸化ハフニウムを成膜した。膜厚測定の結果、酸化ハフニウムの膜厚は１０ｎｍ程度であった。
【０１４２】
そして、その基板の裏面を濃フッ酸水溶液に漬け、裏面に形成された余計な酸化物の膜を除去し、純水でリンスした後、裏面にアルミニウムを蒸着し、基板側の電極とした。また、基板の酸化ハフニウムの上面には、金属製の穴の開いたマスクを通して、金を蒸着し、ゲート電極とした。最後に、ＲＴＡ装置に導入し、３００℃で３０分間、３％のＨ２が混入したＮ２ガス雰囲気下でアニールして、２端子の素子を作製した。
【０１４３】
（実施例２）
【０１４４】
実施例１で用いた粒径が２ｎｍの金ナノ粒子の代わりに、３ｎｍの金ナノ粒子を用い、実施例１と同様にして、２端子の素子を作製した。
【０１４５】
（実施例３）
実施例１で用いたトンネル絶縁膜となるシリコン酸化物の膜厚を３ｎｍから５ｎｍに増やして、実施例１と同様にして、２端子の素子を作製した。
【０１４６】
（実施例４）
実施例１で用いたトンネル絶縁膜となるシリコン酸化物の膜厚を３ｎｍから５ｎｍに増やし、また、粒径が２ｎｍの金ナノ粒子の代わりに、３ｎｍの金ナノ粒子を用い、実施例１と同様にして、２端子の素子を作製した。
【０１４７】
（比較例１）
実施例１で用いたｐ型のシリコン基板の代わりに、ｎ型のシリコン基板を用い、実施例１と同様にして、２端子の素子を作製した。
【０１４８】
（比較例２）
実施例１で用いたｐ型のシリコン基板の代わりに、ｎ型のシリコン基板を用い、また、粒径が２ｎｍの金ナノ粒子の代わりに、３ｎｍの金ナノ粒子を用い、実施例１と同様にして、２端子の素子を作製した。
【０１４９】
実施例１、２、３、４比較例１、２のそれぞれの素子の裏面のアルミニウム電極を測定装置のステージと接触させて端子を取り、上面の金電極に測定針を当てて端子を取って、電圧を変えながらキャパシタンス測定を行ない、次にパルス電圧をかけてデータを書き込み、再度、電圧を変えながらキャパシタンス測定を行なうことで、金ナノ粒子に蓄積される電荷量を測定した。
【０１５０】
図１７は、実施例１のキャパシタンス測定の結果を示す図である。実施例１の素子のキャパシタンス測定を行ない、−１２Ｖのパルス電圧を１００ｍｓの印加時間で上面の金のゲート電極にかけて、再びキャパシタンス測定を行なった結果を示す。
【０１５１】
キャパシタンスの飽和領域が見られ、飽和領域に変化するときの閾値電圧がマイナス方向に変化していることが確認できた。この電圧シフトは、金のゲート電極から印加したパルス電圧によって、ｐ型のシリコン基板から金ナノ粒子に正電荷が移動し、金ナノ粒子に正電荷が蓄積されていることを示している。
【０１５２】
この電圧シフトの値と、キャパシタンスの最大値と酸化シリコンのキャパシタンスの値から求めたブロック絶縁膜のキャパシタンスの値を積算して、金ナノ粒子に蓄積された電荷密度を求めた。なお、酸化シリコンのキャパシタンスは、酸化シリコンの比誘電率を３．９と固定して求めた。
【０１５３】
図１８は、実施例１と実施例２の蓄積電荷密度の印加電界依存性を示す図である。実施例１と２の素子の場合において、１００ｍｓの印加時間で、電圧を変えながら金のゲート電極にパルス電圧を与え、上述の方法と同様にして求めたパルス電圧印加前後のキャパシタンスの閾値電圧のシフト量を測り、ブロック絶縁膜のキャパシタンスの値と積算して蓄積電荷密度を求めて縦軸にとり、パルス電圧をかけることによって酸化シリコンにかかる電界強度を算出した値を横軸にとったグラフを示す。
【０１５４】
図１８より、実施例２よりも実施例１の素子の方が高電界域で、電荷がより多く蓄積されていることが分かった。
【０１５５】
実施例１の場合は実施例２の場合と比較して、金属微粒子である金ナノ粒子の粒径が小さいため、金ナノ粒子に正電荷が入ったときに生じる金ナノ粒子の電位の降下現象が大きい。このため、低電界域では正電荷が金ナノ粒子に捕獲されにくいが、高電界域ではチャネルとなるｐ型のシリコン基板とは逆の金のゲート電極から移動してくる負電荷が金ナノ粒子に捕獲されにくくなる。したがって、結果的に金ナノ粒子に蓄積された電荷量が大きくなったことを示している。
【０１５６】
次に、蓄積された電荷の保持時間を測定した。蓄積電荷の保持時間は、図１７のように、パルス電圧をかけてシフトしたキャパシタンスの閾値電圧の値において、一定時間放置後に再度キャパシタンス測定を行ない、どの程度減衰したかを調べることによって、評価した。
【０１５７】
図１９は、実施例１と実施例２の電荷保持特性を示す図である。実施例１、２において、金のゲート電極に−１０Ｖ、１００ｍｓのパルス電圧をかけたことによってシフトしたキャパシタンスの閾値電圧（ＶＦＢ）を一定時間経過後に再度キャパシタンス測定を行なうことによってキャパシタンスの閾値電圧を調べた。そして、経過時間に対して変化した閾値電圧をプロットしたグラフを示す。プロットした点に対して、対数で近似線を引き、パルス印加直後に測定した初期の電圧シフトした値に対して５％減衰するまでの時間を調べた。
【０１５８】
実施例１の場合は５．１９ｓ、実施例２の場合は３．５９ｓであり、実施例２に比べて実施例１の場合の方が、蓄積された電荷の保持時間が長いことが分かった。実施例１の場合は実施例２の場合と比較して、金属微粒子である金ナノ粒子の粒径が小さいため、金ナノ粒子に正電荷が入ったときに生じる金ナノ粒子の電位の降下現象が大きい。このため、蓄積された正電荷がｐ型シリコン側やゲート電極側に逃げにくく、またｐ型のシリコン基板とは逆の金のゲート電極から移動して蓄積された正電荷を打ち消す効果のある負電荷が金ナノ粒子に捕獲されにくくなり、蓄積された電荷が長く保持されるためと考えられる。
【０１５９】
さらに、比較例１、２の場合においても同様の方法で、蓄積された電荷の保持時間を測定した。図２０は、比較例１と比較例２の電荷保持特性を示す図である。比較例１、２の場合の経過時間に対して、パルス電圧印加後のキャパシタンスの閾値電圧シフトの値をプロットしたグラフを示す。
【０１６０】
実施例１、２の場合と同様に、パルス印加直後に測定した初期の電圧シフトした値に対して５％減衰するまでの時間を調べると、比較例１の場合は１．９０ｓ、比較例２の場合は２．６３ｓであり、比較例２に比べて比較例１の場合の方が、蓄積された電荷の保持時間が短いことが分かった。
【０１６１】
実施例１、２の場合とは異なり、比較例１、２の場合では、金属微粒子である金ナノ粒子の粒径が小さいと、金ナノ粒子に負電荷が入ったときに生じる金ナノ粒子の電位の上昇現象が大きいため、蓄積された負電荷がｎ型シリコン側やゲート電極側に逃げやすい。また、ｎ型のシリコン基板とは逆の金のゲート電極から移動して蓄積された負電荷を打ち消す効果のある正電荷も金ナノ粒子に捕獲されやすくなり、蓄積された電荷が短くなる。このため、金ナノ粒子の粒径の小さい比較例１の場合の方が、比較例２に比べて、蓄積された電荷の保持時間が短くなったと考えられる。
【０１６２】
上述の結果から、実施の形態で示す金属微粒子を用いた不揮発性半導体記憶装置では、ゲート電極に負電圧をかけて金属微粒子に正電荷を蓄積させる構造が必要であり、金属微粒子の粒径は小さい方が望ましく、２ｎｍ以下であることが望ましいといえる。
【０１６３】
同様にして、実施例３および実施例４の蓄積電荷の保持特性を測定した。図２１は、実施例３および実施例４の電荷保持特性を示す図である。実施例３と実施例４の場合の、経過時間に対して、パルス電圧印加後のキャパシタンスの閾値電圧シフトの値をプロットしたグラフを示す。
【０１６４】
実施例３および４の場合は、パルス印加直後に測定した初期の電圧シフトした値に対して５％減衰するまでの時間を調べると、ほとんど変化が見られず、実施例３の場合は１０年以上、実施例４の場合は１年程度であることが分かった。以上のことから、トンネル膜の膜厚は５ｎｍ以上であることが望ましい。
【０１６５】
上述したように、実施の形態にかかる不揮発性半導体記憶装置は、蓄積電荷密度を高められるためデータの蓄積量が多く、薄膜でデータの保持時間が長いことから、その工業的価値は絶大である。
【０１６６】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１６７】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１６８】
１０      半導体層
１２      トンネル絶縁膜（第１の絶縁膜）
１４      電荷蓄積層
１６      ブロック絶縁膜（第２の絶縁膜）
１８      ゲート電極
２０      ソース領域
２２      ドレイン領域
２４      チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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