(57)【要約】【課題】積層絶縁層の新規なエッチング技術を有する半導体装置の製造方法を提供する。【解決手段】半導体層上に、第１及び第２絶縁層を積層し、第２絶縁層上に第１開口を有する第１レジストパターンを形成し、第１レジストパターン上に第１開口より広い第２開口を有し開口幅内に第１開口が含まれる配置で第２レジストパターンを形成し、第２及び第１レジストパターンをマスクとし、第１絶縁層のエッチングレートが第２絶縁層のそれよりも高い条件で第２及び第１絶縁層をエッチングして、第１レジストパターンの、第２開口の内側で第１開口の外側部分である庇部の下方に第２絶縁層が内側に突き出したオーバーハングを形成し、アッシングにより第１レジストパターンの庇部を除去しオーバーハング上面を露出させ、庇部の除去後第２及び第１レジストパターンをマスクとしさらに第２及び第１絶縁層をエッチングする。【選択図】図２−３
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【特許請求の範囲】
【請求項１】
半導体層上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に、第１の幅の第１開口を有する第１レジストパターンを形成する工程と、
前記第１レジストパターン上に、前記第１の幅より広い第２の幅の第２開口を有し、前記第２開口の幅内に前記第１開口の幅が含まれるように配置された第２レジストパターンを形成する工程と、
前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第１絶縁層のエッチングレートが前記第２絶縁層のエッチングレートよりも高い条件で前記第２絶縁層及び前記第１絶縁層をエッチングし、前記第１レジストパターンの、前記第２開口の内側であって前記第１開口の外側に配置された部分である庇部の下方に、前記第２絶縁層が内側に突き出したオーバーハングを形成する工程と、
アッシングにより前記第１レジストパターンの庇部を除去して、前記オーバーハングの上面を露出させる工程と、
前記庇部の除去後、前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第２絶縁層及び前記第１絶縁層をエッチングして、前記第１絶縁層に凹部を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記アッシングは、枚葉式ＲＩＥプラズマアッシングである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２レジストパターンの厚さは、前記第１レジストパターンの厚さの２倍以上である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
さらに、
前記凹部を覆って第２絶縁層上方に、導電層を形成する工程と、
前記凹部上方の前記導電層上に第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクとして、前記導電層をドライエッチングする工程と
を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体層は、２次元電子ガス層を含み、
前記導電層は、ＨＥＭＴのゲート電極を形成する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置製造技術において、種々の積層絶縁層が用いられている（例えば特許文献１参照）。異なる特性を有する絶縁層の積層のエッチングには、種々の困難が伴う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−４５８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、積層された絶縁層の新規なエッチング技術を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体層上に、第１絶縁層を形成する工程と、前記第１絶縁層上に、第２絶縁層を形成する工程と、前記第２絶縁層上に、第１の幅の第１開口を有する第１レジストパターンを形成する工程と、前記第１レジストパターン上に、前記第１の幅より広い第２の幅の第２開口を有し、前記第２開口の幅内に前記第１開口の幅が含まれるように配置された第２レジストパターンを形成する工程と、前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第１絶縁層のエッチングレートが前記第２絶縁層のエッチングレートよりも高い条件で前記第２絶縁層及び前記第１絶縁層をエッチングし、前記第１レジストパターンの、前記第２開口の内側であって前記第１開口の外側に配置された部分である庇部の下方に、前記第２絶縁層が内側に突き出したオーバーハングを形成する工程と、アッシングにより前記第１レジストパターンの庇部を除去して、前記オーバーハングの上面を露出させる工程と、前記庇部の除去後、前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第２絶縁層及び前記第１絶縁層をエッチングして、前記第１絶縁層に凹部を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
庇部を除去しオーバーハングの上面を露出させて、エッチングを再開することにより、オーバーハングを除去しやすい。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明の実施例によるＨＥＭＴの概略断面図である。
【図２−１】図２Ａ〜図２Ｃは、実施例によるゲート電極形成方法の主要工程を示す概略断面図である。
【図２−２】図２Ｄ〜図２Ｆは、実施例によるゲート電極形成方法の主要工程を示す概略断面図である。
【図２−３】図２Ｇ及び図２Ｈは、実施例によるゲート電極形成方法の主要工程を示す概略断面図である。
【図２−４】図２Ｉ及び図２Ｊは、実施例によるゲート電極形成方法の主要工程を示す概略断面図である。
【図２−５】図２Ｋ〜図２Ｎは、実施例によるゲート電極形成方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【０００８】
まず、本発明の実施例による半導体装置である高電子移動度トランジスタ（ＨＥＭＴ）の概略的な製造方法について説明する。
【０００９】
図１は、実施例によるＨＥＭＴの概略断面図である。基板（例えばシリコン基板）１上に、半導体層２を形成する。半導体層２は、例えば、バンドギャップの異なるＧａＮ系半導体層の積層を含み、２次元電子ガス層を生成する界面を有する。半導体層２は、例えば有機金属化学気相堆積（ＭＯＣＶＤ）により形成される。なお、２次元電子ガス層を生成する半導体層２として、公知の種々の構造のものを適宜用いることができる。
【００１０】
半導体層２上に、窒化シリコン層３を形成する。窒化シリコン層３は、例えば、プラズマＣＶＤにより、３００ｎｍ〜６００ｎｍの厚さで形成される。窒化シリコン層３上に、酸化シリコン層４を形成する。酸化シリコン層４は、例えば、原料としてテトラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤにより、１００ｎｍ〜２００ｎｍの厚さで形成される。
【００１１】
窒化シリコン層３及び酸化シリコン層４の積層に、半導体層２を露出する溝ＴＲ１を形成し、溝ＴＲ１内に、ゲート絶縁膜５上に導電層６が積層された絶縁ゲート電極構造のゲート電極ＧＴを形成する。ゲート電極ＧＴの詳細な形成方法については後述する。
【００１２】
ゲート電極ＧＴを覆って酸化シリコン層４上に、例えば、ＴＥＯＳを原料とする酸化シリコンにより、層間絶縁膜７を形成する。層間絶縁膜７、酸化シリコン層４、及び窒化シリコン層３に、半導体層２を露出する溝ＴＲ２及びＴＲ３を形成する。ゲート電極ＧＴの形成された溝ＴＲ１を挟んで、溝ＴＲ２及びＴＲ３が配置される。
【００１３】
溝ＴＲ２及びＴＲ３を覆って層間絶縁膜７上に、スパッタリングでアルミニウム層を形成し、このアルミニウム層をパターニングして、溝ＴＲ２内及びＴＲ３内にそれぞれ、ソース／ドレイン電極８Ｓ及び８Ｄを形成する。
【００１４】
ソース／ドレイン電極８Ｓ及び８Ｄを覆って層間絶縁膜７上に、例えば、ＴＥＯＳを原料とする酸化シリコンにより、層間絶縁膜９を形成する。層間絶縁膜９上に、例えば、スピンオンガラスにより、平坦化膜１０を形成する。
【００１５】
層間絶縁膜９及び平坦化膜１０上に、例えば、ＴＥＯＳを原料とする酸化シリコンにより、層間絶縁膜１１を形成する。層間絶縁膜１１、平坦化膜１０、及び層間絶縁膜９に、ドレイン電極８Ｓ及び８Ｄをそれぞれ露出する凹部を形成する。
【００１６】
これらの凹部を覆って層間絶縁膜１１上に、スパッタリングでアルミニウム層を形成し、このアルミニウム層をパターニングして、ソース／ドレイン電極８Ｓ及び８Ｄを露出する凹部内にそれぞれ、配線１２を形成する。
【００１７】
配線１２を覆って層間絶縁膜１１上に、例えば、ＴＥＯＳを原料とする酸化シリコンにより、パッシベーション膜１３を形成する。パッシベーション膜１３上に、例えば、窒化シリコンにより、パッシベーション膜１４を形成する。このようにして、実施例によるＨＥＭＴが形成される。
【００１８】
次に、ゲート電極ＧＴの形成方法について詳しく説明する。図２Ａ〜図２Ｎは、実施例によるゲート電極ＧＴの形成方法の主要工程を示す概略断面図である。
【００１９】
図２Ａを参照する。酸化シリコン層４上に、第１レジスト層ＲＬ１を、例えば１μｍ〜２μｍの厚さで形成する。
【００２０】
図２Ｂを参照する。フォトマスクＰＭ１を用いて、第１レジスト層ＲＬ１の第１開口ＯＰ１の形成領域を露光する。
【００２１】
図２Ｃを参照する。第１レジスト層ＲＬ１の露光部分を現像処理で除去し、残った未露光部分を紫外線処理で硬化させる。このようにして、第１開口ＯＰ１を有する第１レジストパターンＲＰ１が形成される。なお、第１レジストパターンＲＰ１の形成にポジタイプのレジストを用いる場合を例示しているが、必要に応じてネガタイプのレジストを用いてもよい。
【００２２】
図２Ｄを参照する。第１レジストパターンＲＰ１上に、第２レジスト層ＲＬ２を、例えば３μｍ〜４μｍの厚さで形成する。
【００２３】
図２Ｅを参照する。フォトマスクＰＭ２を用いて、第２レジスト層ＲＬ２の第２開口ＯＰ２の形成領域を露光する。
【００２４】
図２Ｆを参照する。第２レジスト層ＲＬ２の露光部分を現像処理で除去する。このようにして、第２開口ＯＰ２を有する第２レジストパターンＲＰ２が形成される。なお、第２レジストパターンＲＰ２の形成にポジタイプのレジストを用いる場合を例示しているが、必要に応じてネガタイプのレジストを用いてもよい。
【００２５】
なお、第２レジストパターンＲＰ２のパターニングに起因する第１レジストパターンＲＰ１の形状変化が抑制されるように、第１レジストパターンＲＰ１は、紫外線処理により硬化させておくことが望ましい。
【００２６】
第２開口ＯＰ２の幅は、ゲート電極ＧＴの形成される溝ＴＲ１の幅とほぼ等しく、例えば１μｍ〜２μｍである。第１開口ＯＰ１の幅は、第２開口ＯＰ２の幅よりも狭く、第２開口ＯＰ２の幅内に第１開口ＯＰ１の幅が含まれるように、第２レジストパターンＲＰ２が形成される。
【００２７】
第１レジストパターンＲＰ１の、第２開口ＯＰ２の内側であって第１開口ＯＰ１の外側に配置された部分として、庇部ＰＴが形成される。庇部ＰＴの（片側当たりの）突き出し幅が、例えば０．５μｍ程度となるように、第１開口ＯＰ１の幅が設定される。
【００２８】
図２Ｇを参照する。第２レジストパターンＲＰ２及び第１レジストパターンＲＰ１をマスクとして、酸化シリコン層４及び窒化シリコン層３をウエットエッチングする。エッチング液として、例えばバッファードフッ酸（ＢＨＦ）が用いられる。
【００２９】
ウエットエッチングの等方性により、庇部ＰＴの下方で横方向にもエッチングが進行する。プラズマＣＶＤで形成された窒化シリコンは（例えば減圧ＣＶＤで形成した窒化シリコンに比べて）緻密でないため、ＢＨＦによるエッチングにおいて、窒化シリコン層３は酸化シリコン層４よりもエッチングされやすい。これに起因して、庇部ＰＴの下方で、窒化シリコン層３の縁に対し、酸化シリコン層４の縁部が内側に突き出したオーバーハングＯＨが生じる。庇部ＰＴの下方にオーバーハングＯＨが生じている状態で、ＢＨＦによるエッチングを一旦止める。
【００３０】
図２Ｈを参照する。次に、Ｏ２ラジカルによるドライアッシングにより、第１レジストパターンＲＰ１の厚さ分、レジスト部材を除去する。これにより、第１レジストパターンＲＰ１の庇部ＰＴが除去されて、オーバーハングＯＨの上面が露出する。庇部ＰＴの除去により、オーバーハングＯＨの下面と上面の両面を露出させることができる。
【００３１】
このアッシングにより、理想的には第１レジストパターンＲＰ１の庇部ＰＴのみを除去したいが、実際には第２レジストパターンＲＰ２の後退も生じる。第２レジストパターンＲＰ２が横方向に大きく後退すれば、第２開口ＯＰ２の幅が大きく変わってしまう。
【００３２】
第２レジストパターンＲＰ２の横方向の後退を少なくするには、ここでのアッシングとして、枚葉式反応性イオンエッチング（ＲＩＥ）プラズマアッシングを用いることが好ましい。バッチ式プラズマアッシングだと、アッシングがランダムな方向に進行してしまうが、枚葉式ＲＩＥプラズマアッシングは、アッシングが縦方向（厚さ方向）へ進行し、横方向には広がり難い。枚葉式ＲＩＥプラズマアッシングの具体的条件は、一例を挙げると、Ｏ２ガス流量１０００ｓｃｃｍ、圧力１．０Ｔｏｒｒ、ＲＦパワー５００Ｗ〜６００Ｗである。
【００３３】
第２レジストパターンＲＰ２は、縦方向へは、第１レジストパターンＲＰ１の厚さ分アッシングされる。従って、アッシング後に第２レジストパターンＲＰ２を残すためには、第２レジストパターンＲＰ２が、第１レジストパターンＲＰ１よりも厚く形成されていることが望ましい。第２レジストパターンＲＰ２の厚さは、第１レジストパターンＲＰ１の厚さの２倍以上であることがより望ましい。
【００３４】
図２Ｉを参照する。庇部ＰＴ除去の後、ＢＨＦによる酸化シリコン層４及び窒化シリコン層３のエッチングを再開する。庇部ＰＴ除去により、オーバーハングＯＨの上下両面が露出したことにより、酸化シリコン層４のオーバーハングＯＨは、エッチングが進行しやすくなり除去される。このように、オーバーハングＯＨの残存を抑制しつつ、酸化シリコン層４及び窒化シリコン層３をエッチングして、溝ＴＲ１を形成することができる。
【００３５】
図２Ｊを参照する。溝ＴＲ１の完成後、第２レジストパターンＲＰ２及び第１レジストパターンＲＰ１を、Ｏ２ラジカルによるドライアッシングによりすべて除去する。このアッシングは、例えばバッチ式プラズマアッシングで、具体的条件例は、Ｏ２ガス流量１０００ｓｃｃｍ、圧力０．８Ｔｏｒｒ、ＲＦパワー１０００Ｗである。
【００３６】
図２Ｋを参照する。溝ＴＲ１を覆って酸化シリコン層４上に、ゲート絶縁膜５を形成する。ゲート絶縁膜５として、例えば、窒化シリコン層をＣＶＤで厚さ１０ｎｍ〜３０ｎｍ形成する。ゲート絶縁膜５上に、導電層６を形成する。導電層６として、例えば、窒化チタン層をスパッタリングで厚さ４００ｎｍ形成する。なお、ゲート絶縁膜の膜種として、ＳｉＯ、ＳｉＮ、ＡｌＮ、ＡｌＯ、ＨｆＯ、ＺｒＯ等を用いることができる。
【００３７】
図２Ｌを参照する。導電層６上に、ゲート電極ＧＴの形状のレジストパターンＲＰ３を形成する。
【００３８】
図２Ｍを参照する。レジストパターンＲＰ３をマスクとし、ドライエッチングにより、導電層６及びゲート絶縁膜５をパターニングする。窒化チタンによる導電層６、及び、窒化シリコンによるゲート絶縁膜５のエッチングガスとして、それぞれ例えば、Ｃｌ２及びＳＦ６を用いることができる。
【００３９】
図２Ｎを参照する。レジストパターンＲＰ３をアッシングで除去する。このようにして、ゲート電極ＧＴが形成される。
【００４０】
ゲート電極ＧＴの形成される溝ＴＲ１は、溝ＴＲ１を形成するエッチングに起因する半導体層２のダメージを抑制するために、ウエットエッチングで形成されている。ゲート電極ＧＴは、ドライエッチングでパターニングされ、このパターニングにより、ゲート電極ＧＴの外側に酸化シリコン層４が露出する。
【００４１】
ここで、酸化シリコン層４を省略した構造を比較例とする。比較例では、上述のような溝ＴＲ１形成のウエットエッチングにおいて、窒化シリコン層３のみがエッチングされるので、酸化シリコン層４のオーバーハングＯＨは生じない。しかし、ゲート電極ＧＴのドライエッチングによるパターニングにより、ゲート電極ＧＴの外側に露出する窒化シリコン層３がダメージを受ける。
【００４２】
本実施例では、窒化シリコン層３上にエッチングストッパーとして酸化シリコン層４を形成することにより、ゲート電極ＧＴのパターニングに起因する窒化シリコン層３のダメージを抑制することができる。
【００４３】
ただし、窒化シリコン層３上に酸化シリコン層４が形成されていることにより、溝ＴＲ１を形成するウエットエッチングにおいて、オーバーハングＯＨが生じる。オーバーハングＯＨが残ったまま溝ＴＲ１が形成されれば、溝ＴＲ１内にゲート電極ＧＴの形成材料を良好に成膜することが難しくなる。
【００４４】
本実施例では、溝ＴＲ１を形成するウエットエッチングを上述のような方法で行うことにより、オーバーハングＯＨを除去しやすくなる。
【００４５】
なお、ゲート電極ＧＴの材料、構造等はここに例示したものに限定されない。どのようなゲート電極構造であっても、溝ＴＲ１に形成するゲート電極用の導電層をドライエッチングでパターニングする工程に伴い、比較例では上述のような不具合が生じ得、本実施例の方法が有効となる。例えば、ゲート絶縁膜の省略されたショットキーゲート電極構造とすることもできる。ショットキーゲート電極を形成する導電材料として、例えばＴａ、ＴａＮ、ＴｉＮ、Ｗ等を用いることができる。
【００４６】
なお、ソース／ドレイン電極の形成される溝ＴＲ２及びＴＲ３は、層間絶縁膜７、酸化シリコン層４、及び窒化シリコン層３のドライエッチングで形成しても特に問題はない。このため、酸化シリコン層４及び窒化シリコン層３の積層部のウエットエッチングに起因するオーバーハングは生じない。なお、例えば酸化シリコンによる層間絶縁膜７、酸化シリコン層４、及び、窒化シリコン層３をドライエッチングするエッチングガスとして、例えばＣＦ４を用いることができる。
【００４７】
なお、上記実施例では、ゲート電極ＧＴの形成される溝ＴＲ１を、窒化シリコン層３及び酸化シリコン層４の積層に形成した。窒化シリコン層３に替えて、例えば、ＳＯＧ層や、フォスフォシリケートガラス（ＰＳＧ）層を用いることもできると考えられる。ＳＯＧ層あるいはＰＳＧ層も、その上に形成される酸化シリコン層４に対して、ＢＨＦによるエッチングでエッチングされやすく、オーバーハングＯＨが生じると考えられる。
【００４８】
なお、上記実施例では、溝ＴＲ１を形成するウエットエッチングのエッチング液をＢＨＦとしたが、エッチング液はＢＨＦに限定されず、希フッ酸等、ＨＦを含むエッチング液を用いることができると考えられる。
【００４９】
なお、上述のオーバーハング低減方法は、より一般化して、下側絶縁層のエッチングレートが上側絶縁層のエッチングレートよりも高い条件で、下側絶縁層と上側絶縁層の積層をエッチングして凹部を形成する場合に適用することができるであろう。
【００５０】
なお、下側レジストパターンの庇部の好適な幅や、庇部除去のアッシングを行う好適なタイミング（ウエットエッチングを中断するタイミング）等は、オーバーハングが除去されやすいように、個々の場合に対して実験的に見つけることができる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５２】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体層上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に、第１の幅の第１開口を有する第１レジストパターンを形成する工程と、
前記第１レジストパターン上に、前記第１の幅より広い第２の幅の第２開口を有し、前記第２開口の幅内に前記第１開口の幅が含まれるように配置された第２レジストパターンを形成する工程と、
前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第１絶縁層のエッチングレートが前記第２絶縁層のエッチングレートよりも高い条件で前記第２絶縁層及び前記第１絶縁層をエッチングし、前記第１レジストパターンの、前記第２開口の内側であって前記第１開口の外側に配置された部分である庇部の下方に、前記第２絶縁層が内側に突き出したオーバーハングを形成する工程と、
アッシングにより前記第１レジストパターンの庇部を除去して、前記オーバーハングの上面を露出させる工程と、
前記庇部の除去後、前記第２レジストパターン及び前記第１レジストパターンをマスクとし、前記第２絶縁層及び前記第１絶縁層をエッチングして、前記第１絶縁層に凹部を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記アッシングは、枚葉式ＲＩＥプラズマアッシングである付記１に記載の半導体装置の製造方法。
（付記３）
前記第２レジストパターンの厚さは、前記第１レジストパターンの厚さの２倍以上である付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第１レジストパターンを形成する工程は、前記第１レジストパターンを紫外線処理で硬化させる工程を含む付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記第１絶縁層は、窒化シリコン、ＳＯＧ、またはＰＳＧで形成され、前記第２絶縁層は、酸化シリコンで形成される付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記エッチング液は、ＨＦを含むエッチング液である付記５に記載の半導体装置の製造方法。
（付記７）
さらに、
前記凹部を覆って第２絶縁層上方に、導電層を形成する工程と、
前記凹部上方の前記導電層上方に第３レジストパターンを形成する工程と、
前記第３レジストパターンをマスクとして、前記導電層をドライエッチングする工程と
を有する付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記半導体層は、２次元電子ガス層を形成し、
前記導電層は、ＨＥＭＴのゲート電極を形成する付記７に記載の半導体装置の製造方法。
【符号の説明】
【００５３】
１  基板
２  半導体層
３  窒化シリコン層
４  酸化シリコン層
５  ゲート絶縁膜
６  導電層
７、９、１１  層間絶縁膜
８Ｓ、８Ｄ  ソース／ドレイン電極
１０  平坦化膜
１２  配線
１３、１４  パッシベーション膜
ＧＴ  ゲート電極
ＴＲ１、ＴＲ２、ＴＲ３  溝
ＰＭ１、ＰＭ２  フォトマスク
ＲＬ１、ＲＬ２  レジスト層
ＲＰ１、ＲＰ２、ＲＰ３  レジストパターン
ＯＰ１、ＯＰ２  レジストパターンの開口
ＰＴ  庇部
ＯＨ  オーバーハング
【図１】
2013171867.tif 000003
【図２−１】
2013171867.tif 000004
【図２−２】
2013171867.tif 000005
【図２−３】
2013171867.tif 000006
【図２−４】
2013171867.tif 000007
【図２−５】
2013171867.tif 000008