(57)【要約】【課題】フィン側面のチャネル面方位として（１１０）面を用いた場合においても、ソース／ドレイン領域に半導体層をエピタキシャル成長させたときに、（１１１）面からなるファセットがソース／ドレイン領域のフィン側面に形成されるのを抑制しつつ、フィントランジスタの寄生抵抗を低減する。【解決手段】フィン側面の面方位が（１１０）面および（１００）面を持つようにフィン型半導体３を構成し、（１１０）面にはチャネル領域Ｃ１を形成し、（１００）面にはチャネル領域Ｃ１を挟むようにしてソース領域Ｓ１およびドレイン領域Ｄ１を形成し、ソース領域Ｓ１およびドレイン領域Ｄ１にはフィン型半導体３を囲むようにして半導体層８を形成する。【選択図】      図１
2013197342.tif 000002
【特許請求の範囲】
【請求項１】
第１の面および第２の面を側面に持つフィン型半導体と、
前記第１の面に形成されたチャネル領域と、
前記チャネル領域が挟まれるようにして前記第２の面に形成されたソース／ドレイン領域と、
前記チャネル領域に形成されたゲート絶縁膜と、
前記フィン型半導体を両側から挟むようにして前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記フィン型半導体を囲むようにして前記ソース／ドレイン領域上に形成された半導体層と、
前記半導体層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
フィン型半導体の第１の側面に形成されたチャネル領域と、
前記フィン型半導体において前記チャネル領域が挟まれるようにして前記第１の側面と面方位が異なる第２の側面に形成されたソース／ドレイン領域とを備えることを特徴とする半導体装置。
【請求項３】
前記第１の側面の面方位が（１１０）面、前記第２の側面の面方位が（１００）面であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
フィン側面のチャネル面方位とソース／ドレイン面方位とが互いに異なるフィン型Ｐチャネル電界効果トランジスタと、
フィン側面のチャネル面方位とソース／ドレイン面方位とが互いに異なるフィン型Ｎチャネル電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項５】
前記フィン型Ｐチャネル電界効果トランジスタおよび前記フィン型Ｎチャネル電界効果トランジスタのチャネル面方位が（１１０）面、前記フィン型Ｐチャネル電界効果トランジスタおよび前記フィン型Ｎチャネル電界効果トランジスタのソース／ドレイン面方位が（１００）面であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
フィン側面のチャネル面方位とソース／ドレイン面方位とが互いに異なるフィン型Ｐチャネル電界効果トランジスタと、
フィン側面のチャネル面方位とソース／ドレイン面方位とが互いに等しいフィン型Ｎチャネル電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項７】
前記フィン型Ｐチャネル電界効果トランジスタのチャネル面方位が（１１０）面、前記フィン型Ｎチャネル電界効果トランジスタのチャネル面方位、前記フィン型Ｐチャネル電界効果トランジスタおよび前記フィン型Ｎチャネル電界効果トランジスタのソース／ドレイン面方位が（１００）面であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
鈍角の内角を有する芯材パターンを半導体基板上に形成する工程と、
前記芯材パターンの側面に側壁パターンを形成する工程と、
前記半導体基板上に前記側壁パターンを残したまま前記芯材パターンを除去する工程と、
前記側壁パターンを前記半導体基板に転写することにより、（１１０）面および（１００）面を側面に持つフィン型半導体を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
フィントランジスタでは、フィン側面のチャネル面方位として（１００）面または（１１０）面が最もよく検討されている。フィントランジスタは移動度の観点からは、Ｎチャネルトランジスタには（１００）面、Ｐチャネルトランジスタには（１１０）面を用いるのがよいと考えられている。この時、ソース／ドレイン領域のフィン側面の面方位はチャネル領域のフィン側面の面方位と同じであることが一般的であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３９１７１号公報
【非特許文献１】Ｍ．  Ｓａｉｔｏｈ  ｅｔ  ａｌ．  “Ｕｎｄｅｒｓｔａｎｄｉｎｇ  ｏｆ  Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ  Ｍｏｂｉｌｉｔｙ  ｉｎ  Ｔｒｉ−Ｇａｔｅ  Ｎａｎｏｗｉｒｅ  ＭＯＳＦＥＴｓ  ａｎｄ  Ｅｎｈａｎｃｅｄ  Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｉｍｐｒｏｖｅｍｅｎｔ”，ＩＥＤＭ２０１０  ７８０−７８３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、フィン側面のチャネル面方位として（１１０）面を用いた場合においても、ソース／ドレイン領域に半導体層をエピタキシャル成長させたときに、（１１１）面からなるファセットがソース／ドレイン領域のフィン側面に形成されるのを抑制しつつ、フィントランジスタの寄生抵抗を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置によれば、チャネル領域と、ソース／ドレイン領域とが設けられている。チャネル領域は、フィン型半導体の第１の側面に形成されている。ソース／ドレイン領域は、前記フィン型半導体において前記チャネル領域が挟まれるようにして前記第１の側面と面方位が異なる第２の側面に形成されている。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した断面図である。
【図２】図２は、図１（ａ）の半導体装置における（１００）面からのフィン側面のずれ角度を示す平面図である。
【図３】図３（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線で切断した断面図である。
【図４】図４（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＣ−Ｃ線で切断した断面図である。
【図５】図５（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。
【図６】図６（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、図６（ａ）のＣ−Ｃ線で切断した断面図である。
【図７】図７（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、図７（ａ）のＣ−Ｃ線で切断した断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、図８（ａ）のＣ−Ｃ線で切断した断面図である。
【図９】図９（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、図９（ａ）のＣ−Ｃ線で切断した断面図である。
【図１０】図１０（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、図１０（ａ）のＣ−Ｃ線で切断した断面図である。
【図１１】図１１は、第３実施形態に係る半導体装置の概略構成を示す平面図である。
【図１２】図１２は、第４実施形態に係る半導体装置の概略構成を示す平面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す平面図である。
【図１４】図１４（ａ）は、第６実施形態に係る半導体装置の概略構成を示す平面図、図１４（ｂ）は、図１４（ａ）のＤ−Ｄ線で切断した断面図、図１４（ｃ）は、図１４（ａ）のＥ−Ｅ線で切断した断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ−Ｂ線で切断した断面図である。
図１（ａ）〜図１（ｃ）において、半導体基板１上にはフィン型半導体３が形成されている。なお、半導体基板１およびフィン型半導体３の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、半導体基板１およびフィン型半導体３の材料は、互いに同じであってもよいし、互いに異なっていてもよい。
【０００９】
ここで、フィン型半導体３は、フィン側面の面方位が（１１０）面および（１００）面を持つように構成されている。このように構成する場合、面方位が（１１０）面のフィン側面に対して４５度だけフィン側面を折り曲げることにより、（１１０）面に連続するように（１００）面をフィン側面に持たせることができる。
【００１０】
そして、半導体基板１上には、フィン型半導体３の下部が埋め込まれるようにして埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の構造としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、埋め込み絶縁層２の材料は、例えば、ＳｉＯ２を用いることができる。
【００１１】
そして、埋め込み絶縁層２上に突出したフィン型半導体３のフィン側面において、（１１０）面にはチャネル領域Ｃ１が形成され、（１００）面にはチャネル領域Ｃ１を挟むようにしてソース領域Ｓ１およびドレイン領域Ｄ１が形成されている。
【００１２】
ここで、チャネル領域Ｃ１には、フィン型半導体３を挟むようにしてゲート絶縁膜５を介してゲート電極６が形成されている。また、チャネル領域Ｃ１において、ゲート電極６の側面にはサイドウォールスペーサ７が形成されている。
【００１３】
なお、フィン型半導体３のチャネル領域Ｃ１では、チャネル領域Ｃ１の不純物濃度のばらつきに起因する電界効果トランジスタの電気特性のばらつきや移動度の低下を抑制するために、チャネル領域Ｃ１の不純物濃度を低減することが好ましい。チャネル領域Ｃ１はノンドープであってもよい。チャネル領域Ｃ１内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には２／３以下にすることが好ましい。なお、チャネル領域Ｃ１内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
【００１４】
ゲート電極６の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極６の材料は、例えば、Ｗ、Ａｌ、ＴａＮ、Ｒｕ、ＴｉＡｌＮ、ＨｆＮ、ＮｉＳｉ、ＭｏおよびＴｉＮなどから選択するようにしてもよい。また、ゲート絶縁膜５の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。また、サイドウォールスペーサ７の材料は、例えば、Ｓｉ３Ｎ４などの絶縁体を用いることができる。
【００１５】
また、ソース領域Ｓ１およびドレイン領域Ｄ１では、高濃度不純物拡散層がフィン型半導体３に形成されている。この高濃度不純物拡散層は、フィン型Ｎチャネル電界効果トランジスタではＮ+型不純物拡散層とすることができ、フィン型Ｐチャネル電界効果トランジスタではＰ+型不純物拡散層とすることができる。そして、ソース領域Ｓ１およびドレイン領域Ｄ１には、フィン型半導体３を囲むようにして半導体層８が形成されている。なお、半導体層８は、単結晶半導体であってもよいし、多結晶半導体であってもよいし、非晶質半導体であってもよい。また、半導体層８の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。半導体層８の表層にはシリサイド層９が形成されている。なお、シリサイド層９としては、例えば、ＷＳｉ、ＭｏＳｉ、ＮｉＳｉまたはＮｉＰｔＳｉなどを用いることができる。
【００１６】
また、フィン型半導体３の下部には、ゲート電極６がフィン側面に存在しないためにソース領域Ｓ１とドレイン領域Ｄ１との間にリーク電流が流れるのを防止するためのパンチスルーストッパ層４が形成されている。なお、ソース領域Ｓ１とドレイン領域Ｄ１がＮ+型不純物拡散層である場合、パンチスルーストッパ層４はＰ−型不純物拡散層とすることができる。ソース領域Ｓ１とドレイン領域Ｄ１がＰ+型不純物拡散層である場合、パンチスルーストッパ層４はＮ−型不純物拡散層とすることができる。
【００１７】
ここで、チャネル領域Ｃ１のフィン側面のチャネル面方位を（１１０）面とすることにより、チャネル面方位を（１００）面とした場合に比べてホールの移動度を向上させることができ、フィン型Ｐチャネル電界効果トランジスタの高性能化を図ることができる。
【００１８】
また、ソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面の面方位を（１００）面とすることにより、選択エピタキシャル成長にてソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面に半導体層８を形成した場合においても、（１１１）面からなるファセットがソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面に形成されるのを抑制することができる。このため、フィン側面からの半導体層８の厚さを均一にすることができ、半導体層８上にシリサイド層９を形成した場合においても、ソース領域Ｓ１およびドレイン領域Ｄ１の底部のＰＮ接合とシリサイド層９とが近接するのを防止することができる。この結果、フィン型Ｐチャネル電界効果トランジスタの接合リークの増大を抑制しつつ、寄生抵抗を低減することが可能となる。
【００１９】
また、（１１１）面からなるファセットがソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面に形成されないようにすることにより、シリサイド層９形成後に層間絶縁膜を堆積させた場合においても、半導体層８の下部にボイドが形成されるのを抑制することができる。このため、層間絶縁膜形成後のコンタクト形成工程で金属がボイドに埋め込まれるのを防止することができ、メタル残りに起因する接合リークを抑制することができる。
【００２０】
また、（１１１）面からなるファセットがソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面に形成されないようにすることにより、カバレッジ性の良くないスパッタなどの方法にてシリサイド層９に用いられる金属を半導体層８上に成膜することができ、シリサイド層９のコンタクト抵抗低減および耐熱性向上を図ることができる。
【００２１】
また、フィン型Ｎチャネル電界効果トランジスタにおいても、チャネル領域Ｃ１のフィン側面のチャネル面方位を（１１０）面とした場合、面方位が（１００）面である場合と比べてストレス技術による電子移動度の向上が大きいため、チャネル領域Ｃ１のフィン側面のチャネル面方位を（１００）面とした場合と同等以上の高性能化を図ることができる。
【００２２】
図２は、図１（ａ）の半導体装置におけるソース領域Ｓ１およびドレイン領域Ｄ１のフィン型半導体３側面の（１００）面からのずれ角度を示す平面図である。
図２において、（１１１）面からなるファセットがソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面に形成されるのを抑制するには、ソース領域Ｓ１およびドレイン領域Ｄ１のフィン側面の面方位が（１００）面に厳密に一致している必要はなく、フィン側面の（１００）面からのずれ角度α、βは１５度以下であればよい。このずれ角度α、βが１５度以下であれば、エピタキシャル成長で半導体層３の側面に（１１１）面からなるファセットが形成されるのを抑制し、半導体層８の下部へのボイド形成などの問題を改善することができる。
【００２３】
（第２実施形態）
図３（ａ）〜図１０（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図
、図３（ｂ）〜図１０（ｂ）は、図３（ａ）〜図１０（ａ）のＣ−Ｃ線でそれぞれ切断した断面図である。
図３（ａ）および図３（ｂ）において、芯材パターン１１を半導体基板１上に形成する。なお、芯材パターン１１は、少なくとも一部の内角θを鈍角に設定することができる。例えば、芯材パターン１１を６角形とした場合、隣接辺が４５度で折れ曲がるように４つの内角を設定し、残りの対向する２つの内角を９０度に設定することができる。また、芯材パターン１１の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。
【００２４】
次に、図４（ａ）および図４（ｂ）に示すように、例えば、ＣＶＤなどの方法により、芯材パターン１１の側面を含む半導体基板１上の全面に芯材パターン１１に対するエッチング選択比が高い側壁材を堆積する。なお、芯材パターン１１に対するエッチング選択比が高い側壁材としては、例えば、芯材パターン１１がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行い、側壁材を芯材パターン１１の側面に残したまま半導体基板１を露出させることで、芯材パターン１１の側面に側壁パターン１２を形成する。
【００２５】
次に、図５（ａ）および図５（ｂ）に示すように、側壁パターン１２を半導体基板１上に残したまま、芯材パターン１１を半導体基板１上から除去する。
【００２６】
次に、図６（ａ）および図６（ｂ）に示すように、側壁パターン１２をマスクとして半導体基板１をエッチングすることにより、側壁パターン１２が転写されたフィン型半導体３を半導体基板１に形成する。
【００２７】
次に、図７（ａ）および図７（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体３が埋め込まれるように埋め込み絶縁層２を半導体基板１上に形成する。そして、埋め込み絶縁層２のエッチバックを行うことにより、フィン型半導体３の下部が埋め込み絶縁層２にて埋め込まれるようにしてフィン型半導体３の上部を埋め込み絶縁層２から露出させる。
【００２８】
次に、イオン注入にて不純物を埋め込み絶縁層２に垂直に注入する。この時、注入された不純物イオンは、埋め込み絶縁層の表層である一定の確率で大角散乱が起こされ、その不純物イオンがフィン型半導体３の下部にドープされることで、フィン型半導体３の下部にパンチスルーストッパ層４が形成される。
【００２９】
次に、埋め込み絶縁層２から突出したフィン型半導体３の側面にゲート絶縁膜５を形成した後、図８（ａ）および図８（ｂ）に示すように、フィン型半導体３を挟むようにしてゲート絶縁膜５を介してゲート電極６を形成し、ゲート電極６の側面にサイドウォールスペーサ７を形成する。
【００３０】
次に、図９（ａ）および図９（ｂ）に示すように、イオン注入にてフィン型半導体３のソース領域Ｓ１およびドレイン領域Ｄ１に不純物を斜めから注入することにより、フィン型半導体３のソース領域Ｓ１およびドレイン領域Ｄ１に高濃度不純物拡散層を形成する。そして、選択エピタキシャル成長にてフィン型半導体３のソース領域Ｓ１およびドレイン領域Ｄ１に半導体層８を形成する。次に、イオン注入にて半導体層８に高濃度不純物をドーピングする。
【００３１】
ここで、ソース領域Ｓ１およびドレイン領域Ｄ１では、フィン側面の面方位が（１００）面となっている。このため、半導体層８の選択エピタキシャル成長を行った場合においても、（１１１）面からなるファセットが半導体層８に形成されるのを防止することができ、フィン側面からの半導体層８の厚さを均一にすることができる。
【００３２】
次に、図１０（ａ）および図１０（ｂ）に示すように、ＣＶＤまたはスパッタなどの方法にて半導体層８上に金属膜を成膜する。そして、その金属膜を熱処理することにより、半導体層８の表層をシリサイド化し、半導体層８の表層にシリサイド層９を形成する。
【００３３】
（第３実施形態）
図１１は、第３実施形態に係る半導体装置の概略構成を示す平面図である。
図１１において、この半導体装置では、図１（ａ）の半導体装置のフィン型半導体３、半導体層８およびシリサイド層９の代わりに、フィン型半導体３´、半導体層８´およびシリサイド層９´が設けられている。
【００３４】
ここで、図１（ａ）のフィン型半導体３は、サイドウォールスペーサ７とソース領域Ｓ１との境界およびサイドウォールスペーサ７とドレイン領域Ｄ１との境界で折り曲げられている。これに対して、図１１のフィン型半導体３´は、サイドウォールスペーサ７とゲート電極６との境界で折り曲げられている。そして、フィン型半導体３´のフィン側面において、（１１０）面上にはゲート電極６が形成され、（１００）面にはサイドウォールスペーサ７が形成されている。また、サイドウォールスペーサ７から露出した（１００）面上には、フィン型半導体３´を囲むようにして半導体層８´が形成されている。半導体層８´の表層にはシリサイド層９´が形成されている。
【００３５】
ここで、ゲート電極６が配置されるフィン側面のチャネル面方位を（１１０）面とすることにより、フィン型Ｐチャネル電界効果トランジスタの高性能化を図ることができる。また、半導体層８´が形成されるフィン側面の面方位を（１００）面とすることにより、フィン側面からの半導体層８´の厚さを均一にすることができる。
【００３６】
（第４実施形態）
図１２は、第４実施形態に係る半導体装置の概略構成を示す平面図である。
図１２において、この半導体装置では、図１（ａ）の半導体装置のフィン型半導体３、半導体層８およびシリサイド層９の代わりに、フィン型半導体３´´、半導体層８´´およびシリサイド層９´´が設けられている。
【００３７】
ここで、フィン型半導体３´´は、ソース領域Ｓ１とドレイン領域Ｄ１において曲線を描くようにしてサイドウォールスペーサ７とソース領域Ｓ１との境界およびサイドウォールスペーサ７とドレイン領域Ｄ１との境界で折り曲げられている。なお、この曲線は、半円状であってもよいし、半楕円状であってもよい。そして、ソース領域Ｓ１とドレイン領域Ｄ１にはフィン型半導体３´´を囲むようにして半導体層８´´が形成されている。半導体層８´´の表層にはシリサイド層９´´が形成されている。
【００３８】
ここで、ソース領域Ｓ１とドレイン領域Ｄ１においてフィン型半導体３´´を曲線状とすることにより、半導体層８´が形成されるフィン側面に（１１０）面が露出する領域を小さくすることができる。これによってエピタキシャル成長で半導体層３の側面に（１１１）面からなるファセットが形成されるのを抑制し、半導体層８の下部へのボイド形成などの問題を改善することができる。
【００３９】
（第５実施形態）
図１３（ａ）〜図１３（ｃ）は、第５実施形態に係る半導体装置の製造方法を示す平面図である。
図１３（ａ）において、芯材パターン５１を半導体基板２１上に形成する。ここで、芯材パターン５１は半導体基板２１上に３個だけ並列に配置することができる。なお、各芯材パターン５１は、図３（ａ）の芯材パターン１１と同様に形成することができる。
【００４０】
次に、図１３（ｂ）に示すように、芯材パターン５１の側面に側壁パターン５２を形成する。なお、各側壁パターン５２は、図４（ａ）の側壁パターン１２と同様に形成することができる。
【００４１】
次に、図１３（ｃ）に示すように、図５（ａ）〜図９（ａ）と同様の方法にて、半導体基板２１にフィン型半導体２３を形成した後、フィン型半導体２３のフィン側面の（１１０）面にゲート電極２６を形成する。そして、ゲート電極２６の側面にサイドウォールスペーサ２７を形成する。なお、ゲート電極２６およびサイドウォールスペーサ２７は、半導体基板２１上に形成される３個のフィン型電界効果トランジスタにて共有することができる。次に、フィン型半導体２３のソース領域Ｓ２およびドレイン領域Ｄ２において、フィン型半導体２３が囲まれるように半導体層２８を形成する。
【００４２】
なお、図１３（ｃ）の例では、フィン型電界効果トランジスタを３個だけ並列に配置する方法について説明したが、２個だけ並列に配置するようにしてもよいし、４個以上並列に配置するようにしてもよい。
【００４３】
（第６実施形態）
図１４（ａ）は、第６実施形態に係る半導体装置の概略構成を示す平面図、図１４（ｂ）は、図１４（ａ）のＤ−Ｄ線で切断した断面図、図１４（ｃ）は、図１４（ａ）のＥ−Ｅ線で切断した断面図である。
図１４（ａ）〜図１４（ｃ）において、半導体基板３１には、フィン型Ｐチャネル電界効果トランジスタＰＭおよびフィン型Ｎチャネル電界効果トランジスタＮＭが設けられている。なお、フィン型Ｐチャネル電界効果トランジスタＰＭおよびフィン型Ｎチャネル電界効果トランジスタＮＭはＣＭＯＳ回路を構成することができる。
【００４４】
ここで、フィン型Ｐチャネル電界効果トランジスタＰＭでは、半導体基板３１上にフィン型半導体３３が形成されている。ここで、フィン型半導体３３は、フィン側面の面方位が（１１０）面および（１００）面を持つように形成されている。
【００４５】
そして、半導体基板３１上には、フィン型半導体３３の下部が埋め込まれるようにして埋め込み絶縁層３２が形成されている。フィン型半導体３３の下部にはパンチスルーストッパ層３４が形成されている。
【００４６】
また、埋め込み絶縁層３２上に突出したフィン型半導体３３のフィン側面において、（１１０）面にはチャネル領域ＣＰが形成され、（１００）面にはチャネル領域ＣＰを挟むようにしてソース領域ＳＰおよびドレイン領域ＤＰが形成されている。
【００４７】
ここで、チャネル領域ＣＰには、フィン型半導体３３を挟むようにしてゲート電極３６が形成されている。また、ゲート電極３６の側面にはサイドウォールスペーサ３７が形成されている。
【００４８】
また、ソース領域ＳＰおよびドレイン領域ＤＰには、フィン型半導体３３を囲むようにして半導体層３８が形成されている。半導体層３８の表層にはシリサイド層３９が形成されている。
【００４９】
一方、フィン型Ｎチャネル電界効果トランジスタＮＭでは、半導体基板３１上にフィン型半導体４３が形成されている。ここで、フィン型半導体４３は、フィン側面の面方位が（１００）面を持つように形成されている。
【００５０】
そして、半導体基板３１上には、フィン型半導体４３の下部が埋め込まれるようにして埋め込み絶縁層３２が形成されている。フィン型半導体４３の下部にはパンチスルーストッパ層４４が形成されている。
【００５１】
また、埋め込み絶縁層３２上に突出したフィン型半導体４３のフィン側面において、（１００）面には、チャネル領域ＣＮが形成されるとともに、チャネル領域ＣＮを挟むようにしてソース領域ＳＮおよびドレイン領域ＤＮが形成されている。
【００５２】
ここで、チャネル領域ＣＮには、フィン型半導体４３を挟むようにしゲート電極３６が形成されている。また、ゲート電極３６の側面にはサイドウォールスペーサ３７が形成されている。
【００５３】
また、ソース領域ＳＮおよびドレイン領域ＤＮには、フィン型半導体４３を囲むようにして半導体層４８が形成されている。半導体層４８の表層にはシリサイド層４９が形成されている。
【００５４】
なお、図１４（ａ）の例では、フィン型Ｐチャネル電界効果トランジスタＰＭのチャネル領域ＣＰが（１１０）面で、フィン型Ｎチャネル電界効果トランジスタＮＭのチャネル領域ＣＮが（１００）面となる方法について説明したが、フィン型Ｐチャネル電界効果トランジスタＰＭのチャネル領域ＣＰおよびフィン型Ｎチャネル電界効果トランジスタＮＭのチャネル領域ＣＮを（１１０）面としてもよい。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１、２１、３１  半導体基板、２、３２  埋め込み絶縁層、３、３´、３´´、２３、３３、４３  フィン型半導体、４、３４、４４  パンチスルーストッパ層、５  ゲート絶縁膜、６、２６、３６  ゲート電極、７、２７、３７  サイドウォールスペーサ、８、８´、８´´、２８、３８、４８  半導体層、９、９´、９´´、３９、４９  シリサイド層、Ｃ１、Ｃ２、ＣＰ、ＣＮ  チャネル領域、Ｓ１、Ｓ２、ＳＰ，ＳＮ  ソース領域、Ｄ１、Ｄ２、ＤＰ、ＤＮ  ドレイン領域、１１、５１  芯材パターン、１２、５２  側壁パターン、ＰＭ  フィン型Ｐチャネル電界効果トランジスタ、ＮＭ  フィン型Ｎチャネル電界効果トランジスタ
【図１】
2013197342.tif 000003
【図２】
2013197342.tif 000004
【図３】
2013197342.tif 000005
【図４】
2013197342.tif 000006
【図５】
2013197342.tif 000007
【図６】
2013197342.tif 000008
【図７】
2013197342.tif 000009
【図８】
2013197342.tif 000010
【図９】
2013197342.tif 000011
【図１０】
2013197342.tif 000012
【図１１】
2013197342.tif 000013
【図１２】
2013197342.tif 000014
【図１３】
2013197342.tif 000015
【図１４】
2013197342.tif 000016