(57)【要約】【課題】回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができるＰＬＬ回路及びその制御方法を提供すること。【解決手段】本発明にかかるＰＬＬ回路１は、ＶＣＯ１１と、制御ロジック１４と、位相比較器１３と、を備える。ＶＣＯ１１は、両端の電位差に応じて容量値が変化する可変容量素子を有し、電位差に応じた発振周波数の出力信号を出力する。制御ロジック１４は、可変容量素子の一端に所定の電圧を印加した状態で、基準信号と出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する制御電圧Ｖｔｃを決定する。位相比較器１３は、可変容量素子の他端の電圧を制御ロジック１４により決定された制御電圧Ｖｔｃに固定した状態で、基準信号と出力信号との位相差に基づいて、可変容量素子の一端に印加する制御電圧Ｖｔａを決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器と、
前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第１の制御電圧を決定する第１の比較器と、
前記可変容量素子の他端の電圧を前記第１の比較器により決定された前記第１の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第２の制御電圧を決定する第２の比較器と、
を備えるＰＬＬ回路。
【請求項２】
前記第１及び第２の制御電圧は、それぞれ独立して決定される請求項１に記載のＰＬＬ回路。
【請求項３】
前記所定の電圧は、前記電圧制御発振器の高電位側電源電圧と低電位側電源電圧との中間電圧である請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記第１の比較器は、前記出力信号に基づく前記信号の周波数をカウントする周波数カウンタと、前記周波数カウンタがカウントした周波数と前記基準信号の周波数とを比較し、前記周波数差が予め定められた範囲内であるか否かを判定する周波数判定手段と、任意の電圧を生成する電圧生成手段と、を有し、
前記所定の電圧が前記可変容量素子の一端に印加され、前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が予め定められた範囲内である場合、前記第１の比較器は、当該任意の電圧を前記第１の制御電圧として決定し、
前記所定の電圧が前記可変容量素子の一端に印加され、前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が予め定められた範囲内でない場合、前記電圧生成手段は、当該任意の電圧を変化させて、前記可変容量素子の他端に印加し、前記周波数判定手段は、変化した前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が前記予め定められた範囲内であるか否かを再度判定する請求項１〜３のいずれか一項に記載のＰＬＬ回路。
【請求項５】
前記可変容量素子はバラクタダイオードであり、
前記第１の比較器は、前記バラクタダイオードのカソード端子に、前記第１の制御電圧を印加し、
前記第２の比較器は、前記バラクタダイオードのアノード端子に、前記第２の制御電圧を印加し、
前記バラクタダイオードには、順方向の電圧が印加される請求項１〜４のいずれか一項に記載のＰＬＬ回路。
【請求項６】
前記第１の制御電圧には、当該バラクタダイオードの特性に応じた上限値が設定されている請求項５に記載のＰＬＬ回路。
【請求項７】
前記可変容量素子はＭＯＳバラクタであり、
前記第１の比較器は、前記ＭＯＳバラクタのＮｗｅｌｌ端子に、前記第１の制御電圧を印加し、
前記第２の比較器は、前記ＭＯＳバラクタのゲート端子に、前記第２の制御電圧を印加する請求項１〜４のいずれか一項に記載のＰＬＬ回路。
【請求項８】
両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器を備えるＰＬＬ回路の制御方法であって、
前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第１の制御電圧を決定し、
前記可変容量素子の他端の電圧を前記周波数差に基づいて決定した前記第１の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第２の制御電圧を決定するＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路及びその制御方法に関し、特に可変容量素子を備えるＰＬＬ回路及びその制御方法に関する。
【背景技術】
【０００２】
バラクタ等の可変容量素子を有する電圧制御発振器（以下、ＶＣＯ（Voltage Controlled Oscillator）と称す）を備えるＰＬＬ（Phase-locked Loop）回路が知られている。ＶＣＯにおいては、可変容量素子の容量値制御に応じた周波数変化の範囲が、温度変動・プロセスのばらつきを考慮しても十分な範囲であり、かつ、周波数変化率（変調感度）が、ＶＣＯの要求以上に高くならないこと（周波数の変化が緩やかであること）が要求される。これは、高い周波数変化率はＶＣＯのＣ／Ｎ特性を悪化させてしまうためである。
【０００３】
可変容量素子を有するＶＣＯにおいては、可変容量素子に印加される制御電圧に応じて、ＶＣＯの容量値が連続的に変化する。そのため、ＶＣＯの発振周波数も連続的に変化し、発振周波数の変化率を緩やかにすることができる。しかし、可変容量素子のみでは、広い範囲で周波数を変化させることは困難であった。
【０００４】
上記の要求を実現するために、図１１に示すような可変容量素子とメタル容量等の固定容量とを併用するＶＣＯが考えられる。図１１に示すＶＣＯは、能動部９１と、共振器９２と、を備える。能動部９１は、定電流源Ｉ１と、ＭＯＳトランジスタＭ３〜Ｍ６と、を有する。共振器９２は、可変容量素子Ｖ５、Ｖ６（図１１においてはＭＯＳバラクタ）と、容量値が異なる固定容量Ｃ３、Ｃ４と、インダクタＬ３と、を有する。ＶＣＯは、ロジックを用いてスイッチＳ１、Ｓ２を切り替え、固定容量Ｃ３、Ｃ４を切り替えることにより、ＶＣＯの容量値を大きく変化させることができる。そのため、広い範囲で発振周波数を変化させることができる。なお、図１１のＶＣＯにおいては、可変容量素子Ｖ５、Ｖ６の一端に制御端子Ｖｔが接続され、制御端子Ｖｔに印加する制御電圧を変化させることにより、可変容量素子Ｖ５、Ｖ６の容量値を連続的に変化させる。これにより、ＶＣＯは、緩やかに発信周波数を変化させることができる。
【０００５】
なお、特許文献１には、可変容量素子と、基準電位を時間に応じて異なる２つ以上のレベルにシフトさせる時間切換えレベルシフト回路と、を備えるＶＣＯが開示されている。特許文献１に記載のＶＣＯは、可変容量素子の一方の端子に発振周波数を制御するための制御電位を印加し、他方の端子に時間切換えレベルシフト回路が出力する基準電位を印加する。これにより、周波数変化が緩やかに線形変化し、かつ、広い制御電位の範囲で周波数感度の線形性が向上する。
【０００６】
また、特許文献２には、制御電圧により周波数を可変するＶＣＯであって、キャパシタ、バラクタ、及びインダクタを有する共振回路と、バラクタの一端に閾値電圧補償されたバイアス電圧を供給するバイアス回路と、を備え、バラクタの他端に制御電圧を印加するＶＣＯが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−６７３６８号公報
【特許文献２】特開２００５−３３３４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１１に示すＶＣＯは、広い範囲で周波数を変化させるために、可変容量素子Ｖ５、Ｖ６に加えて固定容量Ｃ３、Ｃ４を備える必要がある。つまり、複数の範囲で周波数変化を実現するために、容量値の異なる複数の固定容量を備える必要がある。そのため、ＶＣＯの回路規模が増大してしまう。
【０００９】
なお、図１１に記載のＶＣＯは、本願発明者が上記の問題点を説明するために独自に考えたものであり、あくまで参考例である。したがって、図１１を含む上述の説明は、何ら先行技術を構成するものではない。
【００１０】
なお、特許文献１に記載のＶＣＯは、時間切換えレベルシフト回路で生じるノイズ低減のために、ΔΣ変調回路が必要となる。ΔΣ変調回路は、回路構成が複雑であり、広い配置スペースが必要となるため、ＶＣＯ全体の回路規模が増大してしまうという問題が生じる。
【００１１】
また、特許文献２に記載のＶＣＯにおいては、時間切換えレベルシフト回路は設けられていないが、バイアス回路から可変容量素子の一端に印加されるバイアス電圧が一定である。つまり、特許文献２に記載のＶＣＯは、可変容量素子の他端のみしか電圧制御を行っていない。そのため、広い範囲で周波数を変化させることができない。
【課題を解決するための手段】
【００１２】
本発明にかかるＰＬＬ回路は、両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器と、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第１の制御電圧を決定する第１の比較器と、前記可変容量素子の他端の電圧を前記第１の比較器により決定された前記第１の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第２の制御電圧を決定する第２の比較器と、を備えるものである。このような構成により、発振周波数を広い範囲で変化させるために、複数の固定容量素子や、時間切換えレベルシフト回路及びΔΣ変調回路を備える必要が無い。そのため、回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができる。
【００１３】
本発明にかかるＰＬＬ回路の制御方法は、両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器を備えるＰＬＬ回路の制御方法であって、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第１の制御電圧を決定し、前記可変容量素子の他端の電圧を前記周波数差に基づいて決定した前記第１の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第２の制御電圧を決定するものである。このような構成により、発振周波数を広い範囲で変化させるために、複数の固定容量素子や、時間切換えレベルシフト回路及びΔΣ変調回路を備える必要が無い。そのため、回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができる。
【発明の効果】
【００１４】
本発明により、回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができるＰＬＬ回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態にかかるＰＬＬ回路のブロック図である。
【図２】実施の形態にかかるＶＣＯの構成の一例を示す図である。
【図３】実施の形態にかかるＶＣＯの構成の一例を示す図である。
【図４】実施の形態にかかるＶＣＯの構成の一例を示す図である。
【図５】実施の形態にかかるＶＣＯの構成の一例を示す図である。
【図６】実施の形態にかかるＶＣＯの構成の一例を示す図である。
【図７】実施の形態にかかる制御ロジックの動作を示すフローチャートである。
【図８】実施の形態にかかるＶＣＯの周波数変化特性を示すグラフである。
【図９】関連するＶＣＯの周波数変化特性を示すグラフである。
【図１０】バラクタダイオードのダイオード特性を示すグラフである。（ａ）は、リーク電流の変化を示す。（ｂ）は、Ｑ値の変化を示す。（ｃ）は、容量値の変化を示す。
【図１１】関連するＶＣＯの構成を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるＰＬＬ回路１を図１に示す。ＰＬＬ回路１は、基準信号が入力され、当該基準信号の周波数を逓倍した信号をＶＣＯ出力信号として出力する。ＰＬＬ回路１は、ＶＣＯ１１と、分周器１２と、位相比較器１３と、制御ロジック１４と、を備える。
【００１７】
ＶＣＯ１１は、両端の電位差に応じて容量値が変化する可変容量素子を有する。ＶＣＯ１１は、可変容量素子の一方の端子Ｖｔａと他方の端子Ｖｔｃとの電位差に応じた発振周波数の出力信号を、出力端子Ｏｕｔ、Ｏｕｔｂから出力する。
【００１８】
ここで、ＶＣＯ１１の具体的な回路図を図２に示す。ＶＣＯ１１は、能動部１１ａと、共振部１１ｂと、を備える。能動部１１ａは、２つのＭＯＳトランジスタＭ１、Ｍ２を有する。共振部１１ｂは、発振周波数を決めるインダクタＬ１、Ｌ２と、バラクタダイオードＶ１、Ｖ２と、固定容量Ｃ１、Ｃ２と、を有する。
【００１９】
制御端子Ｖｔｃ、Ｖｔａは、バラクタダイオードＶ１、Ｖ２の両端に接続される。具体的には、バラクタダイオードＶ１、Ｖ２のアノード端子は、抵抗素子Ｒ１、Ｒ２を介して、制御端子Ｖｔａと接続される。バラクタダイオードＶ１、Ｖ２のカソード端子は、制御端子Ｖｔｃと接続される。また、バラクタダイオードＶ１のカソード端子は、バラクタダイオードＶ２のカソード端子と接続される。
【００２０】
ＭＯＳトランジスタＭ１、Ｍ２のソースは、ＧＮＤ（低電位側電源）に接続される。ＭＯＳトランジスタＭ１のゲート端子は、ＭＯＳトランジスタＭ２のドレイン端子に接続される。ＭＯＳトランジスタＭ２のゲート端子は、ＭＯＳトランジスタＭ１のドレイン端子に接続される。ＭＯＳトランジスタＭ１、Ｍ２のソース端子は、ＧＮＤに接続される。
【００２１】
インダクタＬ１の一端は、ＭＯＳトランジスタＭ１のドレイン端子に接続され、他端は、電源ＶＤＤ（高電位側電源）に接続される。同様に、インダクタＬ２の一端は、ＭＯＳトランジスタＭ２のドレイン端子に接続され、他端は、電源ＶＤＤに接続される。インダクタＬ１、Ｌ２のインダクタンス値及びバラクタダイオードＶ１、Ｖ２の容量値に応じて、ＶＣＯ１１の発振周波数が決まる。
【００２２】
具体的には、ＶＣＯ１１は、印加電圧を用いて発振周波数をコントロールする回路であり、共振周波数ｆ＝１／（２π√ＬＣ）のＣの値、つまり、バラクタダイオードＶ１、Ｖ２の容量値を変化させることにより、発振周波数のコントロールを可能としている。
【００２３】
固定容量Ｃ１の一端は、ＭＯＳトランジスタＭ１のドレイン端子に接続され、他端は、バラクタダイオードＶ１のアノード端子に接続される。同様に、容量素子Ｃ２の一端は、ＭＯＳトランジスタＭ２のドレイン端子に接続され、他端は、バラクタダイオードＶ２のアノード端子に接続される。容量素子Ｃ１、Ｃ２は、能動部１１ａからバラクタダイオードＶ１、Ｖ２への直流電位を遮断するために設けられている。
【００２４】
図２に示したＶＣＯ１１においては、ＭＯＳトランジスタＭ１、Ｍ２のソース端子は、ＧＮＤに接続されているが、電流源などに共通接続してもよい。また、ＭＯＳトランジスタＭ１、Ｍ２の替わりにバイポーラトランジスタを用いてもよいし、バラクタダイオードＶ１、Ｖ２のアノード端子とカソード端子とを反転させて接続してもよい。
【００２５】
さらに、バラクタダイオードＶ１、Ｖ２の替わりにＭＯＳバラクタＶ３、Ｖ４を用いてもよい（図３参照）。図３においては、ＭＯＳバラクタのＮｗｅｌｌ端子が制御端子Ｖｔｎ（制御端子Ｖｔａに対応）に接続され、ＭＯＳバラクタのゲート端子は、制御端子Ｖｔｇ（制御端子Ｖｔｃに対応）に接続される。勿論、ＶＣＯ１１の構成は、図２、図３に示した構成に限られず、例えば、図４〜図６に示すような構成であってもよい。
【００２６】
ＶＣＯ１１は、共振部１１ｂに何らかの電気的刺激が加わると、その共振周波数の交流信号が発生する。しかし、共振部１１ｂの寄生抵抗により損失が発生するため、その共振現象は、減衰し、停止してしまう。共振現象の停止を回避するため、能動部１１ａを正帰還を用いて構成する。これにより、能動部１１ａにおいて生成される負性抵抗によってその損失が補填され、定常的な交流信号が得られる。
【００２７】
分周器１２は、ＶＣＯ１１の出力信号の周波数を分周し、分周した信号を位相比較器１３及び制御ロジック１４に出力する。位相比較器１３（第２の比較器）は、端子ｒｅｆ＿ｉｎから入力される基準信号と分周器１２により分周された出力信号との位相差に基づいて、制御端子Ｖｔａに印加する制御電圧（第２の制御電圧）を決定し、出力する。なお、図示は省略するが、位相比較器１３の後段にチャージポンプやループフィルタを設ける構成としてもよい。
【００２８】
制御ロジック１４（第１の比較器）は、基準信号と分周器１２により分周された出力信号との周波数差に基づいて、制御端子Ｖｔｃに印加する制御電圧（第１の制御電圧）を決定し、出力する。なお、基準信号は、端子ｒｅｆ＿ｉｎから入力され、分周された出力信号は端子ｃｎｔ＿ｉｎから入力される。制御ロジック１４は、ＶＣＯ１１の制御端子Ｖｔａに接続される端子を切り替えるスイッチを制御する制御信号を、端子Ｖｔａ＿ｓｗから出力する。
【００２９】
制御ロジック１４の詳細な構成について説明する。制御ロジック１４は、生成部１４１と、周波数カウンタ１４２と、周波数判定部１４３と、コンパレータ１４４と、を有する。生成部１４１は、任意の電圧を生成する。周波数カウンタ１４２は、分周器１２が出力した信号の周波数をカウントする。周波数カウンタ１４２は、例えば、所定時間内における波形の立ち上がり回数をカウントする等して、周波数をカウントする。周波数判定部１４３は、周波数カウンタ１４２がカウントした周波数と基準信号の周波数とを比較し、周波数差が予め定められた範囲内であるか否かを判定する。コンパレータ１４４は、制御端子Ｖｔｃに印加される電圧と予め設定された電圧上限値とを比較する。
【００３０】
続いて、ＰＬＬ回路１のチューニング動作について説明する。ＰＬＬ回路１においては、初めに制御端子Ｖｔｃに印加される制御電圧のチューニングが行われ、その後、制御端子Ｖｔａに印加される制御電圧のチューニングが行われる。このとき、制御端子Ｖｔｃに印加される制御電圧と制御端子Ｖｔａに印加される制御電圧とは独立してチューニングされる。「独立して」とは、固定電位や、他の制御端子等の電位を追従するような電位の印加が行われるのではなく、その端子専用の制御機構によるチューニングがなされることを意味する。
【００３１】
図７は、制御端子Ｖｔｃに印加される制御電圧のチューニング動作を示すフローチャートである。まず、生成部１４１は、０ｖの電圧（任意の電圧）を生成し、制御端子Ｖｔｃに印加する（ステップＳ７０１）。また、生成部１４１は、１／２ＶＤＤの電圧（所定の電圧）を生成し、制御端子Ｖｔａに印加する（ステップＳ７０２）。これにより、ＶＣＯ１１のバラクタダイオードＶ１、Ｖ２の両端に電圧が印加されるため、ＶＣＯ１１は、バラクタダイオードＶ１、Ｖ２の両端の電位差に応じた周波数の出力信号を出力する。当該出力信号は、分周器１２によって分周され、制御ロジック１４に入力される。なお、制御端子Ｖｔｃに印加される制御電圧のチューニングにおいて、制御端子Ｖｔａを１／２ＶＤＤに設定しておくことにより、制御端子Ｖｔａに印加される制御電圧のチューニングの際に、１／２ＶＤＤを中心に制御電圧を調整できる。つまり、ＧＮＤからＶＤＤまでの電圧を上下に幅広く調整することができる。
【００３２】
次に、周波数カウンタ１４２は、分周された出力信号の周波数を測定する（ステップＳ７０３）。そして、周波数カウンタ１４２は、基準信号の周波数と測定した周波数とを比較し、周波数差が±２０ＭＨｚ（所定の範囲）以内であるか否かを判定する（ステップＳ７０４）。周波数差が±２０ＭＨｚ以内である場合（ステップＳ７０４：Ｙｅｓ）、制御ロジック１４は、０ｖの電圧を制御端子Ｖｔｃに印加する制御電圧（第１の制御電圧）として決定し、制御端子Ｖｔｃに印加する制御電圧のチューニングを終了する。なお、所定の範囲は±２０ＭＨｚに限られず、要求されるチューニング精度に応じて適宜設定される。
【００３３】
一方、周波数差が±２０ＭＨｚ以内でない場合（ステップＳ７０４：Ｎｏ）、生成部１４１は、制御端子Ｖｔｃに印加している制御電圧を０．０５ｖ高くする（ステップＳ７０５）。
【００３４】
そして、コンパレータ１４４は、制御端子Ｖｔｃに印加されている制御電圧が予め設定された電圧上限値（本実施の形態においては０．５５ｖ）未満であるか否かを判定する（ステップＳ７０６）。制御端子Ｖｔｃに印加されている制御電圧が０．５５ｖ以下である場合（ステップＳ７０６：Ｎｏ）、ステップＳ７０５において上昇させた電圧を印加した状態で、周波数カウンタ１４２は、再度周波数を測定する（ステップＳ７０３）。
【００３５】
一方、制御端子Ｖｔｃに印加されている制御電圧が０．５５ｖより高い場合（ステップＳ７０６：Ｙｅｓ）、生成部１４１は、制御端子Ｖｔｃに０．５ｖを印加する（ステップＳ７０７）。つまり、制御ロジック１４は、０．５ｖの電圧を制御端子Ｖｔｃに印加する制御電圧（第１の制御電圧）として決定し、制御端子Ｖｔｃに印加する制御電圧のチューニングを終了する。
【００３６】
制御端子Ｖｔｃに印加される制御電圧のチューニングが終了すると、制御ロジック１４は、制御端子Ｖｔｃの電圧を図７に示したフローチャートの処理により決定した電圧に固定する。そして、制御ロジック１４は、端子Ｖｔａ＿ｓｗから制御信号を出力し、制御端子Ｖｔａと接続される端子を端子Ｖｔａ＿ｔｕｎｅから位相比較器１３の出力端子Ｏｕｔに切り替える。これにより、ＶＣＯ１１と、分周器１２と、位相比較器１３と、がフィードバック回路を構成する。
【００３７】
位相比較器１３は、制御端子Ｖｔｃに印加される制御電圧が制御ロジック１４により決定された電圧に固定された状態で、制御端子Ｖｔａに印加する制御電圧（第２の制御電圧）を決定する。具体的には、位相比較器１３は、基準信号とＶＣＯ１１の出力信号が分周された信号との位相差に応じた制御電圧を生成し、制御端子Ｖｔａに印加する。なお、位相比較器１３によるフィードバック制御は、公知のＰＬＬ回路における制御と同様であり、当業者に広く知られているため、詳細な説明は省略する。
【００３８】
ここで、図２に示すＶＣＯ１１の周波数特性について図８を参照して説明する。図８に示すグラフは、バラクタダイオードＶ１、Ｖ２のアノード側（制御端子Ｖｔａ）に印加される制御電圧とＶＣＯ１１の出力信号の周波数との関係を示すグラフである。図８のグラフにおいて、横軸は制御端子Ｖｔａに印加される制御電圧の値を示し、縦軸はＶＣＯ１１の出力信号の周波数を示す。
【００３９】
図８には、制御端子Ｖｔａに印加される制御電圧とＶＣＯ１１の出力信号の周波数との関係を示すグラフ（線）が複数記載されているが、当該線はバラクタダイオードＶ１、Ｖ２のカソード側（制御端子Ｖｔｃ）に印加される制御電圧の値に応じて、これらの複数の線のうち、一の線が決まる。そして、決定した線において制御端子Ｖｔａに印加される制御電圧をチューニングすることにより、ＶＣＯ１１の出力電圧の周波数が決定される。すなわち、本発明においては、まず、バラクタダイオードＶ１、Ｖ２の一方の端子（制御端子Ｖｔｃ）に印加する制御電圧を粗くチューニングし、制御端子Ｖｔｃの電圧をチューニングにより決定した電圧に固定したまま、バラクタダイオードＶ１、Ｖ２の他方の端子（制御端子Ｖｔａ）に印加する制御電圧を細かくチューニングする。
【００４０】
より詳細には、図８のグラフ中の複数の線のうち、一番上の線が制御端子Ｖｔｃに印加される制御電圧を０ｖに固定した場合の線である。上から２番目の線が制御端子Ｖｔｃに印加される制御電圧を０．０５ｖに固定した場合の線である。以降の線も制御端子Ｖｔｃに印加される制御電圧を０．０５ｖずつ増加させた場合を示しており、一番下の線が制御端子Ｖｔｃに印加される制御電圧を０．５５ｖに固定した場合の線である。
【００４１】
これに対して、バラクタダイオードの一方の端子（制御端子Ｖｔ）に印加する制御電圧のみをチューニングし、他方の端子に印加する制御電圧を固定した場合の制御電圧とＶＣＯの出力信号の周波数との関係を図９に示す。言い換えると、図９は、バラクタダイオードのアノード側を直流的に高電位（ＶＤＤ）に固定し、カソード側にそれ以下（ＧＮＤ〜ＶＤＤ）の制御電圧を印加することにより周波数を制御する場合の周波数特性を示すグラフである。
【００４２】
図８及び図９から明らかなように、本実施の形態にかかるＰＬＬ回路１の動作によれば、バラクタダイオードＶ１、Ｖ２を用いるだけで（図１１に示すＶＣＯのように、複数の固定容量を用いることなく）、十分な周波数の制御範囲を確保できる。具体的には、図１１に示すようにバラクタダイオードの一端のみの電圧を制御するＰＬＬ回路では、周波数の制御範囲が３．０５ＧＨｚ〜３．５ＧＨｚであるのに対して（図９参照）、本実施の形態にかかるＰＬＬ回路１では、周波数の制御範囲が２．８ＧＨｚ〜３．５ＧＨｚである（図８参照）。勿論、本実施の形態にかかるＰＬＬ回路１は、可変容量素子を用いて容量値を連続的に変化させるため変調感度も抑制できる。
【００４３】
加えて、本実施の形態にかかるＰＬＬ回路１は、時間切換えレベルシフト回路及びΔΣ変調回路を備えていない。このとき、本実施の形態にかかるＰＬＬ回路１の制御ロジック１４に含まれる各構成要素は、通常、デジタルのＰＬＬ回路に搭載されているものであり、設計も容易である。さらに、制御ロジック１４の回路規模は、ΔΣ変調回路の回路規模に比べて非常に小さい。そのため、本実施の形態にかかるＰＬＬ回路１の構成によれば、回路規模が拡大することも抑制できる。
【００４４】
ここで、バラクタダイオードＶ１、Ｖ２に対する電圧の印加について詳細に説明する。本実施の形態においては、バラクタダイオードＶ１、Ｖ２に電圧を印加する際、ＰＮ接合に逆方向電圧だけでなく、順方向電圧の印加も許容する。
【００４５】
順方向に電圧を印加した場合のバラクタダイオードＶ１、Ｖ２の一般的な特性を図１０（ａ）〜（ｃ）に示す。図１０（ａ）〜（ｃ）は、制御端子Ｖｔａに印加される制御電圧が０ｖの条件において、制御端子Ｖｔｃに印加される制御電圧を０ｖから正の方向に増加させた場合のリーク電流（図１０（ａ））、Ｑ値（図１０（ｂ））、及び容量値（図１０（ｃ））を示す。
【００４６】
図１０（ａ）に示すように、順方向に電圧を印加した場合であっても、バラクタダイオードＶ１、Ｖ２がオンするまでは（制御端子Ｖｔｃに印加される電圧が０．７ｖ付近までは）、リーク電流は発生しない。また、このときのＱ値の低下も容量値の増大に起因するものであり、順方向印加による弊害は生じない（図１０（ｂ）参照）。そのため、バラクタダイオードＶ１、Ｖ２がオンするまでは、容量値は逆方向印加時と同様に変化する（図１０（ｃ）参照）。このように、順方向電圧の印加も許容することにより、逆方向電圧のみの印加に比べてバラクタダイオードＶ１、Ｖ２に対して印加できる制御電圧の範囲が広がる。その結果、広い範囲で周波数変化を実現できる。
【００４７】
一方、バラクタダイオードＶ１、Ｖ２がオンになると（制御端子Ｖｔｃに印加される制御電圧が０．７ｖ付近を超えると）、微小なリーク電流が発生し始め（図１０（ａ）参照）、それに伴って、Ｑ値が異常低下する（図１０（ｂ）参照）。さらに、制御端子Ｖｔｃに印加される制御電圧が０．９ｖを越えた辺りで、ＰＮ接合がショート状態となる。これにより、バラクタダイオードＶ１、Ｖ２の容量値は減少し、バラクタダイオードＶ１、Ｖ２は、容量としての機能を失う（図１０（ｃ）参照）。
【００４８】
つまり、バラクタダイオードＶ１、Ｖ２の順方向の印加電圧を大きくしていくと、ＶＣＯ１１の位相ノイズが悪化し、その後にＶＣＯ１１のロックが外れることを意味している。ロックが外れた場合には、再度チューニング過程を経てから復帰することは可能である。ただし、ロックが外れる直前で留まった場合には、位相ノイズが悪化した状態が維持されてしまう。
【００４９】
しかしながら、本実施の形態にかかるＰＬＬ回路１においては、図７のフローチャートのステップＳ７０６、Ｓ７０７において説明したように、制御端子Ｖｔｃに印加される制御電圧に上限値（０．５ｖ）が設定されている。これにより、バラクタダイオードＶ１、Ｖ２に印加される順方向の電圧は大きくても０．５ｖ（制御端子Ｖｔａに印加される制御電圧が０ｖ、制御電圧Ｖｔｃに印加される制御電圧が０．５ｖの場合）となる。そのため、バラクタダイオードＶ１、Ｖ２のＰＮ接合がショート状態となることを防止できる。その結果、位相ノイズが悪化することを防止できる。なお、本実施の形態においては、制御電圧Ｖｔｃの上限値を０．５ｖとしているが、当該上限値はこれに限られるものではなく、バラクタダイオードＶ１、Ｖ２のダイオード特性に応じて適宜設定される。
【００５０】
以上のように、本実施の形態にかかるＰＬＬ回路１の構成によれば、制御ロジック１４が、バラクタダイオードＶ１、Ｖ２の一端に所定の電圧を印加した状態で、基準信号と分周器１２の出力信号との周波数差に基づいて、当該バラクタダイオードＶ１、Ｖ２の他端（制御端子Ｖｔｃ）に印加する制御電圧を決定する。そして、位相比較器１３が、バラクタダイオードＶ１、Ｖ２の他端（制御端子Ｖｔｃ）の電圧を、制御ロジック１４により決定された制御電圧に固定した状態で、基準信号と分周器１２の出力信号との位相差に基づいて、バラクタダイオードＶ１、Ｖ２の一端（制御端子Ｖｔａ）に印加する制御電圧を決定する。言い換えると、ＰＬＬ回路１は、バラクタダイオードＶ１、Ｖ２の両端の制御電圧のチューニングを２段階に分けてそれぞれ独立に行う。これにより、ＰＬＬ回路１は、複数の容量素子や、時間切替えレベルシフト回路及びΔΣ変調回路を備えることなく、可変容量素子のみを用いて幅広い範囲で周波数変化を実現できる。つまり、回路規模の増大を抑制しつつ、幅広い範囲で周波数変化を実現できる。
【００５１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更及び組み合わせをすることが可能である。例えば、図２においては、バラクタダイオードＶ１、Ｖ２は、それぞれ一つの素子を用いて構成されているが、複数の素子を用いて構成されていてもよい。さらに、カソード端子同士、アノード端子同士が束ねられ、直流的又は交流的にショートさせたものも含まれる。また、ＭＯＳバラクタの場合であれば、ゲート端子同士、Ｎｗｅｌｌ端子同士を束ねた構成であってもよい。
【符号の説明】
【００５２】
１  ＰＬＬ回路
１１  ＶＣＯ
１２  分周器
１３  位相比較器
１４  制御ロジック
１４１  生成部
１４２  周波数カウンタ
１４３  周波数判定部
１４４  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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