(57)【要約】【課題】電子機器において、サスペンド時のメモリーでの消費電力をより抑えることができる。【解決手段】ＣＰＵ１は、サスペンド時に保持すべきデータのサイズとメインメモリー２全体のデータ容量の比率から、サスペンド時に電源供給を維持するＤＲＡＭ数を算出する。ＣＰＵ１は、算出した電源供給を維持するＤＲＡＭ数がＤＲＡＭ２１〜２４の総数未満である場合に、電源供給を維持するＤＲＡＭ数から求められるデータの幅に合わせ、ＤＲＡＭ２１〜２４に格納されているデータの幅を変換する。そして、ＣＰＵ１は、電源供給を維持しないＤＲＡＭの電源供給を停止させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれが第１データバス幅を有する複数のメモリーが直列に配列されている第２データバス幅の記憶部と、
前記記憶部においてサスペンド時に保持すべきデータのサイズと前記記憶部のデータ容量との比率に基づいて、前記サスペンド時に電源供給を維持するメモリーの数を算出するメモリー数算出部と、
算出した前記メモリーの数が前記記憶部の前記複数のメモリーの数未満である場合に、算出した前記メモリーの数に応じて前記サスペンド時に保持すべきデータの幅を変換し、変換したデータを、前記サスペンド時に電源供給を維持するメモリーに書き込む変換処理部と、
前記複数のメモリーのうち前記サスペンド時に電源供給を維持するメモリー以外のメモリーの電源供給を停止する電源管理部と、
を備えることを特徴とする電子機器。
【請求項２】
前記変換処理部は、前記サスペンド時に電源供給を維持しないメモリーに、ダミーデータを、前記サスペンド時に電源供給を維持するメモリーに、データ幅を変換したデータを、前記第２データバス幅のデータとしてまとめて書き込むことを特徴とする請求項１記載の電子機器。
【請求項３】
データ幅変換後の前記データの幅は、前記第１データバス幅と、算出した前記メモリーの数との積であることを特徴とする請求項１または請求項２記載の電子機器。
【請求項４】
前記変換処理部は、前記サスペンド時に保持すべきデータの終端から順番にデータ幅を変換していき、データ幅変換後のデータを、前記記憶部の終端から順番に書き込んでいくことを特徴とする請求項１から請求項３のうちのいずれか１項記載の電子機器。
【請求項５】
前記メモリー数算出部および前記変換処理部はＣＰＵにて実現され、
前記ＣＰＵは、前記第２データバス幅を有するデータバスを有し、前記サスペンド時に保持すべきデータを前記記憶部から前記ＣＰＵ内部の記憶領域または不揮発性メモリーに読み出してデータ幅を変換すること、
を特徴とする請求項１から請求項４のうちのいずれか１項記載の電子機器。
【請求項６】
前記変換処理部は、前記サスペンドから復帰するときに、前記サスペンド時に電源供給を維持していた前記メモリーに記憶されているデータをまとめて前記第２データバス幅のデータとし、該第２データバス幅のデータを前記記憶部に書き込むことを特徴とする請求項１から請求項５のうちのいずれか１項記載の電子機器。
【請求項７】
前記複数のメモリーは、複数のＳＤＲＡＭチップであることを特徴とする請求項１から請求項６のうちのいずれか１項記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に関するものである。
【背景技術】
【０００２】
ある電子機器は、作業が行われていないときに、作業状態をメモリーに保存して省電力モードに移行し、作業再開時に省電力モードを解除し、作業状態を元の状態に戻す機能（サスペンド機能）を備えている。このような機能を備えた電子機器は、作業状態を早期に復帰させることができるとともに、消費電力を抑えることができる。
【０００３】
ある電子機器は、サスペンド状態に移行する前に、メモリー内のデータを圧縮し、圧縮データのサイズを計算する。そして、電子機器は、計算した圧縮データのサイズから圧縮データを保持すべきＲＡＭ（Random Access Memory）のチップ数を計算し、計算結果より保持しなくてもよいと判断されたＲＡＭの電源供給を停止する。このような構成によって、サスペンド時におけるメモリーの消費電力を低くしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２８２５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されている電子機器では、２つのＤＲＡＭ（Dynamic Random Access Memory）がシステムメモリーとして使用されている。これらのＤＲＡＭは、それぞれ独立してＭＰＵ（Micro Processing Unit ）からデータを記憶可能なことから、並列に接続されていることになる。つまり、一方のＤＲＡＭのアドレス空間と他方のＤＲＡＭのアドレス空間との和がシステムメモリー全体のアドレス空間であり、それぞれのＤＲＡＭのデータバス幅は、ＭＰＵのデータバス幅と同一である。このため、２つのＤＲＡＭのうち、一方のＤＲＡＭの電源供給が停止していても、他方のＤＲＡＭの電源供給が維持されていれば、システムメモリーとして使用することができる。
【０００６】
このように、特許文献１に記載されている電子機器では、サスペンド時に、並列接続されている複数のＤＲＡＭの一部の電源供給を停止しているが、上述のように、並列接続されている複数のＤＲＡＭの１つのデータ容量より少ないサイズのデータのみをサスペンド時に保持しておけばよい場合には、システムメモリーでの消費電力を、１つのＤＲＡＭの消費電力より少なくすることは困難である。
【０００７】
本発明は、上記の問題に鑑みてなされたものであり、メモリーでの消費電力がより少ない電子機器を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明では以下のようにした。
【０００９】
本発明に係る電子機器は、それぞれが第１データバス幅を有する複数のメモリーが直列に配列されている第２データバス幅の記憶部と、記憶部においてサスペンド時に保持すべきデータのサイズと記憶部のデータ容量との比率に基づいて、サスペンド時に電源供給を維持するメモリーの数を算出するメモリー数算出部と、算出したメモリーの数が記憶部の複数のメモリーの数未満である場合に、算出したメモリーの数に応じてサスペンド時に保持すべきデータの幅を変換し、変換したデータを、サスペンド時に電源供給を維持するメモリーに書き込む変換処理部と、複数のメモリーのうちサスペンド時に電源供給を維持するメモリー以外のメモリーの電源供給を停止する電源管理部とを備えることを特徴とする。
【００１０】
これにより、記憶部が直列に配列された複数のメモリーで構成されている場合において、サスペンド時に記憶部の一部を構成するメモリーの電源供給が停止されるため、サスペンド時のメモリーでの消費電力をより抑えることができる。
【００１１】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、変換処理部は、サスペンド時に電源供給を維持しないメモリーに、ダミーデータを、サスペンド時に電源供給を維持するメモリーに、データ幅を変換したデータを、第２データバス幅のデータとしてまとめて書き込む。
【００１２】
これにより、サスペンド時に保持すべきデータが、サスペンド時に電源供給が維持されるメモリーに確実に保持される。
【００１３】
本発明に係る電子機器では、上記の電子機器に加え、次のようにしてもよい。この場合、データ幅変換後のデータの幅は、第１データバス幅と算出したメモリーの数との積である。
【００１４】
これにより、サスペンド時に保持すべきデータが、サスペンド時に電源供給が維持されるメモリーに確実に保持される。
【００１５】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、変換処理部は、サスペンド時に保持すべきデータの終端から順番にデータ幅を変換していき、データ幅変換後のデータを、記憶部の終端から順番に書き込んでいく。
【００１６】
これにより、データ幅変換が行われていない部分がデータ幅変換後のデータで上書きされずに済む。
【００１７】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、メモリー数算出部および変換処理部はＣＰＵにて実現され、ＣＰＵは、第２データバス幅を有するデータバスを有し、サスペンド時に保持すべきデータを記憶部からＣＰＵ内部の記憶領域または不揮発性メモリーに読み出してデータ幅を変換する。
【００１８】
これにより、記憶部におけるオペレーティングシステムのカーネル領域に対してデータ処理を行うことができる。
【００１９】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、変換処理部は、サスペンドから復帰するときに、サスペンド時に電源供給を維持していたメモリーに記憶されているデータをまとめて第２データバス幅のデータとし、該第２データバス幅のデータを記憶部に書き込む。
【００２０】
これにより、サスペンドから復帰するときに、サスペンド時に保持されていたデータを確実に復帰させることができる。
【００２１】
また、本発明に係る電子機器は、上記の電子機器に加え、次のようにしてもよい。この場合、上述の複数のメモリーは、複数のＳＤＲＡＭチップである。
【００２２】
これにより、複数のＳＤＲＡＭチップを直列に配列して記憶部を構成することができる。
【発明の効果】
【００２３】
本発明によれば、メモリーでの消費電力がより少ない電子機器を得ることができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の実施の形態に係る電子機器の構成を示すブロック図である。
【図２】図２は、図１に示すＤＲＡＭ内のデータ領域の一例を示す図である。
【図３】図３は、図１におけるサスペンド状態に移行するときの電子機器の動作を説明するフローチャートである。
【図４】図４は、図１に示すメインメモリーにおいてサスペンド時にデータ保持に使用する領域と電源供給を停止する領域を示す図である。
【図５】図５は、サスペンド時に電源供給を維持するＤＲＡＭ数が２である場合の、図３におけるデータ幅変換処理を説明する図である。
【図６】図６は、サスペンド時に電源供給を維持するＤＲＡＭ数が３である場合の、図３におけるデータ幅変換処理を説明する図である。
【発明を実施するための形態】
【００２５】
以下、図に基づいて本発明の実施の形態を説明する。
【００２６】
図１は、本発明の実施の形態に係る電子機器の構成を示すブロック図である。図１において、ＣＰＵ１は、フラッシュメモリー３に格納されているプログラムに従って本発明の電子機器の動作を制御する。なお、ＣＰＵ１は、ＳＲＡＭ（Static Random Access Memory ）１１を有している。
【００２７】
ＤＲＡＭ２１〜２４は、直列に配列され、ＣＰＵ１のメインメモリー２を構成するメモリーである。ＤＲＡＭ２１〜２４は、４つのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）チップであり、基板上に装着されている。この実施の形態では、ＤＲＡＭ２１〜２４は、それぞれ、例えばＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）で構成されている。
【００２８】
ＤＲＡＭ２１〜２４は、データの記憶が電荷によって行われ、一定時間毎に記憶保持のための再書き込み（リフレッシュ）を行う必要がある。ＤＲＡＭ２１〜２４への電源供給（電力供給）が停止されると、記憶内容は消去される。
【００２９】
一般に、ＤＲＡＭチップのデータバスは８ビットや１６ビットが主流である。一方、ＣＰＵの高性能化に伴い、ＣＰＵとＤＲＡＭによるメインメモリーとの間のデータ転送では広い帯域が必要となる。したがって、ＣＰＵのデータバスは３２ビットや６４ビット等のように広くなっている。図１に示す例では、ＣＰＵ１の６４ビットのデータバスに対して４つのＤＲＡＭ２１〜２４の１６ビットのデータバスが直列に配列されて接続されている。
【００３０】
なお、図１には示していないが、ＣＰＵ１とＤＲＡＭ２１〜２４（つまり、メインメモリー２）との間には、データを転送するためのデータバスのほかに、アドレスを指定するためのアドレスバスや各種命令の送信を行う制御バス（制御線）も接続されている。
【００３１】
フラッシュメモリー３は、書き換え可能であり、電源供給を停止してもデータが消えない不揮発性の半導体メモリーである。フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory ）またはフラッシュＲＯＭともいう。フラッシュメモリー３には、この電子機器を制御するためのプログラム等が格納されている。
【００３２】
電源制御部４は、ＡＳＩＣ５の電源管理部５１からの指示に従い、ＣＰＵ１、ＤＲＡＭ２１〜２４の各々、およびフラッシュメモリー３に対する電源供給のオン・オフ（電力供給の実行または停止）を制御する。電源制御部４は、ＤＲＡＭ２１〜２４については、個別的に電源供給のオン・オフ制御を行うことが可能である。例えば、ＤＲＡＭ２１〜２２に対する電源供給をオンとし、ＤＲＡＭ２３〜２４に対する電源供給をオフとしたり、また、ＤＲＡＭ２１のみ電源供給をオンとし、ＤＲＡＭ２２〜２４に対する電源供給をオフとすることも可能である。
【００３３】
ＡＳＩＣ（Application Specific Integrated Circuit ）５は、特定の用途を行うために複数機能の回路を１つにまとめた集積回路である。ＡＳＩＣ５は、図１に示すように、電源管理部５１と通信部５２とを備えている。電源管理部５１は、ＣＰＵ１からの指令に応じて、サスペンド時（省電力モードへの移行時）における電源管理（各部への電源供給の管理）を行う。すなわち、電源管理部５１は、サスペンド時において、ＣＰＵ１からの指令に応じて電源制御部４に対して各部（ＣＰＵ１、ＤＲＡＭ２１〜２４、およびフラッシュメモリー３）への電源供給のオンまたはオフ（実行または停止）を指示する。通信部５２は、ＬＡＮ（Local Area Network）等の通信ネットワークと接続される外部インターフェイスの役割を果たすとともに、通信ネットワークを介してデータ通信を行う。なお、ＡＳＩＣ５は、サスペンド時における電源管理およびデータ通信のほかに、画像処理を行う機能等も有している。
【００３４】
電源部６は、例えば商用電源に接続され、各部（ＣＰＵ１、ＤＲＡＭ２１〜２４、フラッシュメモリー３、およびＡＳＩＣ５）に電力を供給する回路である。なお、電源部６からの電力は、ＣＰＵ１、ＤＲＡＭ２１〜２４、およびフラッシュメモリー３に対しては、電源制御部４を介して供給される。
【００３５】
図２は、図１に示すＤＲＡＭ２１〜２４内のデータ領域の一例を示す図である。図２において、横軸はデータバス幅を示し、縦軸はアドレスの深さを示す。上述したように、１６ビットのデータバス幅のＤＲＡＭ２１〜２４によって６４ビットのデータバス幅が確保されている。したがって、６４ビットを４分割した１６ビットのデータバス幅の各々がＤＲＡＭ２１〜２４の各々のデータバス幅と対応する。
【００３６】
図２に示すように、ＤＲＡＭ２１〜２４におけるメモリー空間には、オペレーティングシステムのカーネル領域のほかに、画像処理を実行するためのワーク領域（図２における「画像処理」）や、液晶ディスプレイ用画像の生成のためのワーク領域（図２における「ＬＣＤ」）、外部Ｉ／Ｏ等の各種サービスを実行するためのワーク領域（図２における「その他」）が設けられている。なお、この電子機器のサスペンド状態において保持する必要があるデータは、主としてカーネル領域（全メモリー空間の一部分のデータ）である。
【００３７】
次に、上記電子機器の動作について説明する。
【００３８】
なお、上記電子機器の動作を説明するにあたり、図１に示したように、６４ビットのデータバス幅を確保するためにデータバス幅が１６ビットのＤＲＡＭ２１〜２４を４つ直列に配列されているものとする。また、サスペンド状態において保持すべきデータサイズはシステムにより異なるが、以下では、全メモリー空間の１／２の容量であるものを例示する。
【００３９】
図３は、図１におけるサスペンド状態に移行するときの電子機器の動作を説明するフローチャートである。
【００４０】
ＣＰＵ１は、サスペンド状態に移行する旨の要求（サスペンド要求）を受けると（ステップＳ１）、サスペンド状態に移行する前に、以下のステップＳ２〜Ｓ６の処理を実行する。なお、ユーザーによるサスペンド状態（省電力モード）に移行させるためのスイッチの押下の検出や、作業が一定時間実行されていないことの検出などによってサスペンド要求が発生する。
【００４１】
ＣＰＵ１は、サスペンド要求を受けると、まず、サスペンド時に保持する必要のあるデータのサイズとＤＲＡＭ２１〜２４全体のデータ容量との比率から、サスペンド時に電源供給を維持するＤＲＡＭ数（つまり、サスペンド時にデータを保持するＤＲＡＭ数）を算出する（ステップＳ２）。なお、サスペンド時に保持するデータは予め決められており、例えば、上述のカーネル領域のデータとされる。
【００４２】
具体的には、サスペンド時に保持すべきデータのサイズがＤＲＡＭ２１〜２４による全メモリー空間の容量の１／４以下である場合、サスペンド時に電源供給を維持するＤＲＡＭ数は４つのＤＲＡＭ２１〜２４のうちの１／４のＤＲＡＭ数（１つのＤＲＡＭ２１）であると算出される。また、サスペンド時に保持すべきデータのサイズが全メモリー空間の容量の１／４超から１／２以下である場合、サスペンド時に電源供給を維持するＤＲＡＭ数は４つのＤＲＡＭ２１〜２４のうちの１／２のＤＲＡＭ数（２つのＤＲＡＭ２１，２２）であると算出される。また、サスペンド時に保持すべきデータのサイズが全メモリー空間の容量の１／２超から３／４以下である場合、サスペンド時に電源供給を維持するＤＲＡＭ数は４つのＤＲＡＭ２１〜２４のうちの３／４のＤＲＡＭ数（３つのＤＲＡＭ２１〜２３）であると算出される。さらに、サスペンド時に保持すべきデータのサイズが全メモリー空間の容量の３／４超である場合、サスペンド時に電源供給を維持するＤＲＡＭ数は４つ（ＤＲＡＭ２１〜２４）であると算出される。
【００４３】
なお、上記の例では、サスペンド時に保持すべきデータのサイズが全メモリー空間の１／２の容量であるので、サスペンド時に電源供給を維持するＤＲＡＭ数は４つのＤＲＡＭ２１〜２４のうちの１／２のＤＲＡＭ数（例えば、２つのＤＲＡＭ２１，２２）であると算出される。
【００４４】
このように、すべてのＤＲＡＭ２１〜２４全体のデータ容量ｍに対するサスペンド時に保持する必要のあるデータのサイズｎの比率をｐ（＝ｎ／ｍ）とした場合に、｛（ｘ−１）／（全ＤＲＡＭ数）｝＜ｐ≦｛ｘ／（全ＤＲＡＭ数）｝を満たすｘが、サスペンド時に電源供給を維持するＤＲＡＭ数とされる。ただし、ｘは、１から全ＤＲＡＭ数（図１に示す例では４）までのいずれかの整数である。
【００４５】
次に、ＣＰＵ１は、ステップＳ２で算出したＤＲＡＭ数がＤＲＡＭ２１〜２４の総数（図１に示す例では４つ）未満であるか否かを判定し（ステップＳ３）、ステップＳ２で算出したＤＲＡＭ数がＤＲＡＭ２１〜２４の総数未満である場合、ＤＲＡＭ２１〜２４のうちの一部の電源供給を停止することが可能であるため、次のように、有効データ幅変換処理を行う。
【００４６】
図４は、図１に示すメインメモリーにおいてサスペンド時にデータ保持に使用する領域と電源供給を停止する領域を示す図である。ステップＳ２において、サスペンド時に電源供給を維持するＤＲＡＭ数は２つであると算出された場合、データサイズの観点からは、図４に示すように、ＤＲＡＭ２１，２２についてはサスペンド時に電源供給を維持し、ＤＲＡＭ２３，２４についてはサスペンド時に電源供給を維持しない（電源供給を停止する）ようにすることができる。しかし、ＤＲＡＭ２３，２４においてデータが保持されている状態のまま、ＤＲＡＭ２３，２４の電源供給を停止する（オフにする）と、ＤＲＡＭ２３，２４において保持されているデータ部分が欠落し、メインメモリー２に記憶されているデータが無効なデータとなってしまう。
【００４７】
そこで、ステップＳ２で算出したＤＲＡＭ数がすべてのＤＲＡＭ数未満である場合、ＣＰＵ１は、電源供給を維持するＤＲＡＭ数から求められる有効なデータ幅（例えば、ＤＲＡＭ数が２つであれば３２ビットのデータ幅）に合わせ、ＤＲＡＭ２１〜２４に格納されているデータの幅を変換する処理（データ幅変換処理）を実行する（ステップＳ４）。
【００４８】
図５は、図３におけるデータ幅変換処理を説明する図である。なお、このデータ幅変換処理では、メインメモリー２上のカーネル領域に対してデータ処理を行うため、ＣＰＵ１がメインメモリー２以外のメモリーを使用してプログラムを実行する環境に移行し、ＣＰＵ１内部のＳＲＡＭ１１または不揮発性メモリー（例えば、フラッシュメモリー３）が使用される。図５に示す例では、ＣＰＵ１内部のＳＲＡＭ１１が使用される。
【００４９】
データ幅変換処理として、図５に示すように、ＣＰＵ１は、ＤＲＡＭ２１〜２４における特定のデータ領域（例えばカーネル領域を含む、先頭側の２分の１の領域）の終端のアドレスから、１ワード分のデータ６１をＣＰＵ１内部のＳＲＡＭ１１の所定のアドレスへコピーする。なお、この１ワード分のデータ６１は、ＤＲＡＭ２１に記憶されている１／４ワード幅の部分データ♯０、ＤＲＡＭ２２に記憶されている１／４ワード幅の部分データ♯１、ＤＲＡＭ２３に記憶されている１／４ワード幅の部分データ♯２、およびＤＲＡＭ２４に記憶されている１／４ワード幅の部分データ♯３から構成されている。
【００５０】
次に、ＣＰＵ１は、その１ワード分のデータ６１の１／２（＝１／ｘ）である部分データ♯０，♯１を抽出し、抽出した部分データ♯０，♯１を、所定のアドレスにおいて、電源供給を維持するＤＲＡＭ２１，２２に対応する部分に配置し、その他の部分にダミーデータを配置した１ワード分のデータ６２を生成し、さらに、その１ワード分のデータ６１の１／２（＝１／ｘ）である残りの部分データ♯２，♯３を抽出し、所定のアドレスにおいて、抽出した部分データ♯２，♯３を、電源供給を維持するＤＲＡＭ２１，２２に対応する部分に配置し、その他の部分にダミーデータを配置した１ワード分のデータ６３を生成する。なお、ここでは、ダミーデータは、値が０である１／２ワード幅のデータである。そして、ＣＰＵ１は、生成した２ワード分のデータ６２，６３を、メインメモリー２の終端のアドレスに書き込む。なお、このとき、（ｘ／全ＤＲＡＭ数）の逆数が自然数となる場合には、（ｘ／全ＤＲＡＭ数）の逆数と同数のワード分のデータが生成される。すなわち、全ＤＲＡＭ数が４である場合、ｘ＝１のときには元の各１ワードのデータから４ワード分のデータが生成され、ｘ＝２のときには元の各１ワードのデータから２ワード分のデータが生成される。また、（ｘ／全ＤＲＡＭ数）の逆数が自然数とならない場合には、元の各ｘワードのデータから、（全ＤＲＡＭ数）ワード分のデータが生成される。生成されたデータの各ワードにおける有効データのデータ幅は１６ビット×（ｘ／全ＤＲＡＭ数）とされる。例えば図６に示すように、ｘ＝３の場合には、各３ワードのデータから、４ワード分のデータが生成される。生成されたデータの各ワードにおける有効データのデータ幅は１２ビットとされる（つまり、残りの４ビットにダミーデータが入れられる）。
【００５１】
次に、ＣＰＵ１は、メインメモリー２における上述の特定のデータ領域の終端側から先頭側へ向って１ワードずつデータを順番に読み出し、同様にして２ワード分のデータを生成して順番に終端側から先頭側へ向ってメインメモリー２に書き込んでいく。このようにして、サスペンド時に保持すべきデータのすべてに対してデータ幅変換処理が行われる。
【００５２】
なお、ここでは、１ワード分のデータずつデータ幅変換を行っているが、ＤＭＡ（Direct Memory Access）などを用いて、複数ワード分のデータを１回で読み出し、データ幅変換を行うようにしてもよい。
【００５３】
データ幅変換処理（ステップＳ４）を実行した後、ＣＰＵ１は、ＤＲＡＭ２１〜２４に対して、セルフリフレッシュ手続きを実行する（ステップＳ５）。ＤＲＡＭは、一定時間毎に記憶保持のためのリフレッシュ（再書き込み）を行う必要があるが、リフレッシュを行う回路をＤＲＡＭ自身に内蔵し、一定の命令と電力を与えれば自動的にＤＲＡＭがリフレッシュを行う。これをセルフリフレッシュという。このとき、電源供給を維持するＤＲＡＭ（ここでは、ＤＲＡＭ２１，２２）に対してのみセルフリフレッシュ手続き行うようにしてもよい。
【００５４】
なお、ステップＳ２で算出したＤＲＡＭ数が全ＤＲＡＭ数未満でない場合は、データ幅変換処理（ステップＳ４）が実行されずに、すべてのＤＲＡＭ２１〜２４に対して、セルフリフレッシュ手続き（ステップＳ５）が実行される。
【００５５】
そして、ＣＰＵ１は、電源供給を停止（遮断）する処理に移行するために、ＡＳＩＣ５の電源管理部５１に対して各部（ＣＰＵ１、ＤＲＡＭ２１〜２４、フラッシュメモリー３など）への電源供給のオンまたはオフ（実行または停止）を指示する指令を転送する。また、ＣＰＵ１は、ＡＳＩＣ５に対して、省電力モードからの復帰処理に必要な情報を転送する。そのような情報としては、復帰時にデータ幅の変換が必要か否か、データ幅変換のサイズ情報（つまり、図５におけるデータ６２，６３内の有効データのサイズ、そのサイズと位置、サスペンド時に保持しているデータのサイズ、電源供給を維持したＤＲＡＭの数など）、リセットベクタ、などがある。
【００５６】
ＡＳＩＣ５は、ＣＰＵ１から転送された情報を自身の内部メモリー（例えば不揮発性メモリー）に保持する。その後、電源管理部５１は、省電力モードに移行させるため、各部への電源供給を停止する処理（電源オフ処理）を実行する（ステップＳ６）。すなわち、電源管理部５１は、各部への電源供給を停止するように電源制御部４に指示し、電源制御部４は、電源管理部５１からの指示にもとづいて各部への電源供給を停止する。このとき、図５に示した例では、ＤＲＡＭ２１，２２に対する電源供給は保持され、ＤＲＡＭ２３，２４に対する電源供給は停止される。その後、電源管理部５１および通信部５２は、復帰要因（作業の開始等）の監視を行う。復帰要因が発生したときは、電源管理部５１および通信部５２は、省電力モードを解除し、通常電力モードに移行させる。
【００５７】
通常電力モードへの復帰時には、図５で説明した処理と反対の手順の処理が行われる。
【００５８】
具体的には、ＣＰＵ１は、サスペンド時に保持されているデータの先頭のアドレス（ここでは、メインメモリー２の先頭のアドレス）から、２ワード分のデータをＣＰＵ１内部のＳＲＡＭ１１の所定のアドレスへコピーする。なお、この２ワード分のデータは、それぞれ、１／２ワード幅の有効データと１／２ワード幅のダミーデータとから構成されている。
【００５９】
次に、ＣＰＵ１は、２ワード分のデータのうち、メインメモリー２の先頭のアドレスに記憶されていた１ワード分のデータにおける有効データを抽出し、抽出した有効データを、所定のアドレスにおいて、ＤＲＡＭ２３，２４に対応する部分に配置し、２ワード分のデータのうち、残りの１ワード分のデータにおける有効データを抽出し、抽出した有効データを、所定のアドレスにおいて、ＤＲＡＭ２１，２２に対応する部分に配置した１ワード分のデータを生成する。そして、ＣＰＵ１は、生成した１ワード分のデータを、メインメモリー２の先頭のアドレスに書き込む。なお、このとき、（ｘ／全ＤＲＡＭ数）の逆数と同数（ここでは、２）のワード分のデータに基づいて１ワード分のデータが生成される。
【００６０】
次に、ＣＰＵ１は、メインメモリー２における先頭側から終端側に向って、２ワードずつデータを順番に読み出し、同様にして１ワード分のデータを生成して順番に先頭側から終端側に向ってメインメモリー２に書き込んでいく。このようにして、サスペンド時に保持していたデータのすべてに対して通常電力モードへの復帰時の処理が行われる。
【００６１】
以上のように、上記実施の形態によれば、ＣＰＵ１は、サスペンド時に保持すべきデータのサイズとメインメモリー２全体のデータ容量の比率から、サスペンド時に電源供給を維持するＤＲＡＭ数を算出する。ＣＰＵ１は、算出した電源供給を維持するＤＲＡＭ数がＤＲＡＭ２１〜２４の総数未満である場合に、電源供給を維持するＤＲＡＭ数から求められるデータの幅に合わせ、ＤＲＡＭ２１〜２４に格納されているデータの幅を変換する。そして、ＣＰＵ１は、電源供給を維持しないＤＲＡＭの電源供給を停止させる。
【００６２】
これにより、メインメモリー２が直列に配列された複数のＤＲＡＭ２１〜２４で構成されている場合において、サスペンド時にＤＲＡＭ２１〜２４の一部の電源供給を停止することで、サスペンド時の消費電力を抑えることができる。
【００６３】
なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６４】
例えば、上記実施の形態において、ＤＲＡＭ２１〜２４は、それぞれ、ＤＤＲ２−ＳＤＲＡＭで構成されるとしていたが、このような半導体メモリーに限らない。例えば、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭであってもよい。
【００６５】
また、上記実施の形態において、上記の例では、２つのＤＲＡＭ２１，２２が選択されているが、２つのＤＲＡＭ２３，２４を選択するようにしてもよい。その場合、ＤＲＡＭ２３，２４に対応する部分に有効データが配置され、その他の部分にダミーデータが配置される。
【００６６】
また、上記実施の形態において、ＣＰＵ１のデータバスは６４ビットに限らず、３２ビットであってもよい。その場合、１６ビットのＤＲＡＭを２つ、ＤＲＡＭ２１〜２４の代わりに接続したり、８ビットのＤＲＡＭを４つ、ＤＲＡＭ２１〜２４の代わりに接続する。
【００６７】
また、上記実施の形態において、メインメモリー２に必要な記憶容量が４つのＤＲＡＭ２１〜２４で不足する場合は、同様のＤＲＡＭを４の倍数ずつ増加させて、アドレス空間を広げることができる。
【００６８】
また、上記実施の形態において、ダミーデータの値を０としていたが、０以外の値であってもよい。
【産業上の利用可能性】
【００６９】
本発明は、例えば、ＭＦＰ、プリンター、コピー機、複合機などの画像形成装置に適用可能である。
【符号の説明】
【００７０】
１  ＣＰＵ（メモリー数算出部の一例、変換処理部の一例）
２  メインメモリー（記憶部の一例）
３  フラッシュメモリー
４  電源制御部
５  ＡＳＩＣ
６  電源部
２１〜２４  ＤＲＡＭ
５１  電源管理部
５２  通信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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