(57)【要約】【課題】Ｉ／Ｏセルが縦長になることを抑制する。【解決手段】Ｐチャネル領域１２０及びＮチャネル領域１４０は、基板２０の縁２２に向かう方向（図中ｙ方向）に沿って配置されている。そして第１のバッファ１１０は、縁２２に沿う方向（図中ｘ方向）において、Ｐチャネル領域１２０及びＮチャネル領域１４０の横に配置されている。このため、Ｉ／Ｏセル１００の形状を、正方形、又は正方形に近い長方形にすることができる。なお、Ｉ／Ｏセル１００の上方には電極パッドが形成されている。【選択図】図２
2013140888.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の縁に位置しており、バッファ部、保護素子部、及び接続領域部を有するＩ／Ｏセルを備え、
前記バッファ部は、前記縁に沿う方向において、前記保護素子部の横に配置され、
前記接続領域部は、前記縁に垂直な方向において、前記保護素子部の手前あるいは奥で前記保護素子部に隣接し、かつ、前記縁に沿う方向において、前記バッファ部と重ならないように配置され、
前記接続領域部は、第１の配線を備え、該第１の配線は前記バッファ部の領域内にある他の配線と接続されていない、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記保護素子部は、ゲート電極が前記縁に垂直な方向に延伸している保護素子を有している半導体装置
【請求項３】
請求項２に記載の半導体装置において、
前記保護素子として、Ｎチャネル型保護素子及びＰチャネル型保護素子を備え、
前記Ｎチャネル型保護素子及び前記Ｐチャネル型保護素子は、前記縁に垂直な方向に沿って互いに並べて配置されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記Ｎチャネル型保護素子及び前記Ｐチャネル型保護素子の上に位置し、前記Ｎチャネル型保護素子のドレイン及びＰチャネル型保護素子のドレインに接続するドレイン配線を備える半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記バッファ部は第１のバッファを備え、
前記保護素子部は前記第１のバッファに接続する、第２のバッファをさらに備え、
前記第２のバッファは、ゲート電極が前記縁に垂直な方向に延伸している半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記保護素子は、前記第２のバッファの保護素子である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記保護素子部、及び前記第２のバッファを囲むガードリングを備える半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
第１の前記Ｉ／Ｏセルと、
前記縁に沿う方向において前記第１のＩ／Ｏセルの隣に位置する第２の前記Ｉ／Ｏセルと、
前記縁に垂直な方向において、前記第１のＩ／Ｏセルと前記第２のＩ／Ｏセルとに対し、前記縁に近い側に千鳥に配置された外部から電源電圧の入力が行われる第１の電源供給セルと、
を備え、
前記第１の電源供給セルは、前記第１の配線に接続しており、
前記第１の配線は、前記縁に垂直な方向において、前記第１のＩ／Ｏセルの前記バッファ部の上、かつ/または、前記第２のＩ／Ｏセルの前記バッファ部の上、を延伸している半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
平面視で前記電源供給セルと重なる位置に位置しており、前記電源供給セルに接続している電源供給用電極パッドを備える半導体装置。
【請求項１０】
基板の縁に、Ｉ／Ｏセルを構成する保護素子を、ゲート電極が前記縁に垂直な方向となるように配置するとともに、前記Ｉ／Ｏセルを構成する第１のバッファを、前記縁に沿う方向において、前記保護素子の横に配置する、半導体装置の製造方法。
【請求項１１】
基板と、
前記基板の縁に沿って互いに隣り合って配置されている第１のＩ／Ｏセル及び第２のＩ／Ｏセルと、
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルを介して前記縁とは逆側に位置している電源配線と、
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルと、前記縁と、の間に位置しており、外部から電源電圧の入力が行われる電源供給セルと、
第１のＩ／Ｏ用電極パッドと、
前記縁に沿う方向において前記第１のＩ／Ｏセルと重なる位置に設けられ、前記第１のＩ／Ｏ電極用パッドを前記第１のＩ／Ｏセルに接続する第１の接続用ビアと、
第２のＩ／Ｏ用電極パッドと、
前記縁に沿う方向において前記第２のＩ／Ｏセルと重なる位置に設けられ、前記第２のＩ／Ｏ電極用パッドを前記第２のＩ／Ｏセルに接続する第２の接続用ビアと、
前記第１のＩ／Ｏセルと前記第２のＩ／Ｏセルの間、前記第１のＩ／Ｏセルの一部、及び前記第２のＩ／Ｏセルの一部と重なっており、前記電源供給セルと前記電源配線を接続する接続配線と、
を備え、
前記第１の接続用ビア及び前記第２の接続用ビアは、前記接続配線と重なっていない半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の接続用ビア及び前記第２の接続用ビアは、前記縁に沿ってそれぞれ複数配置されている半導体装置。
【請求項１３】
基板の縁に沿って、第１のＩ／Ｏセル及び第２のＩ／Ｏセルを互いに隣り合うように配置し、
内部回路に電源電圧を供給する電源配線を、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルを介して前記縁とは逆側に配置し
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルと前記縁との間に、外部から前記電源電圧の入力が行われる電源供給セルを配置し、
前記第１のＩ／Ｏセルと前記第２のＩ／Ｏセルの間に、前記電源供給セルと前記電源配線を接続する接続配線を、前記接続配線の一部が前記第１のＩ／Ｏセルの一部及び前記第２のＩ／Ｏセルの一部と重なるように配置し、
第１のＩ／Ｏ用電極パッドと、第２のＩ／Ｏ用電極パッドを配置し、
前記第１のＩ／Ｏセルと重なる位置、かつ前記接続配線と重ならない位置に、前記第１のＩ／Ｏ電極用パッドを前記第１のＩ／Ｏセルに接続する第１の接続用ビアを配置し
前記第２のＩ／Ｏセルと重なる位置、かつ前記接続配線と重ならない位置に、前記第２のＩ／Ｏ電極用パッドを前記第２のＩ／Ｏセルに接続する第２の接続用ビアを配置する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、外部との入出力を行うために、電極パッド及びＩ／Ｏ（Input/Outout）セルが複数設けられている。Ｉ／Ｏセルには、バッファと、静電気等からバッファを保護するための保護素子が設けられている。
【０００３】
特許文献１には、Ｉ／Ｏバッファと保護素子を、基板の縁に垂直な方向に並べて配置することが開示されている。また特許文献１には、バッファと保護素子を、基板の縁に沿う方向に並べて配置することが記載されている。
【０００４】
特許文献２には、バッファと保護素子を、基板の縁に垂直な方向に並べて配置することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３４５３８７号公報
【特許文献２】特開２０１０−１４７２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第１の課題として、Ｉ／Ｏバッファと保護素子を、基板の縁に垂直な方向に並べて配置すると、Ｉ／Ｏセルが縦長になってしまう。そこで、本発明者は、Ｉ／Ｏセルが縦長になることを抑制するために、バッファと保護素子のレイアウトを検討した。
【０００７】
また第２の課題として、半導体装置の入出力の数が増えている。このため、半導体装置を大型化せずに、Ｉ／Ｏセルの数を増やすことが望まれている。
【課題を解決するための手段】
【０００８】
第１の発明によれば、基板と、
前記基板の縁に位置しており、バッファ部、保護素子部、及び接続領域部を有するＩ／Ｏセルを備え、
前記バッファ部は、前記縁に沿う方向において、前記保護素子部の横に配置され、
前記接続領域部は、前記縁に垂直な方向において、前記保護素子部の手前あるいは奥で前記保護素子部に隣接し、かつ、前記縁に沿う方向において、前記バッファ部と重ならないように配置され、
前記接続領域部は、第１の配線を備え、該第１の配線は前記バッファ部の領域内にある他の配線と接続されていない、
半導体装置が提供される。
【０００９】
第２の発明によれば、基板の縁に、Ｉ／Ｏセルを構成する保護素子を、ゲート電極が前記縁に垂直な方向となるように配置するとともに、前記Ｉ／Ｏセルを構成する第１のバッファを、前記縁に沿う方向において、前記保護素子の横に配置する、半導体装置の製造方法が提供される。
【００１０】
第１及び第２の発明によれば、バッファ部は、縁に沿う方向において、保護素子部の横に配置されている。このため、Ｉ／Ｏセルが縦長になることを抑制できる。
【００１１】
第３の発明によれば、基板と、
前記基板の縁に沿って互いに隣り合って配置されている第１のＩ／Ｏセル及び第２のＩ／Ｏセルと、
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルを介して前記縁とは逆側に位置している電源配線と、
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルと、前記縁と、の間に位置しており、外部から電源電圧の入力が行われる電源供給セルと、
第１のＩ／Ｏ用電極パッドと、
前記縁に沿う方向において前記第１のＩ／Ｏセルと重なる位置に設けられ、前記第１のＩ／Ｏ電極用パッドを前記第１のＩ／Ｏセルに接続する第１の接続用ビアと、
第２のＩ／Ｏ用電極パッドと、
前記縁に沿う方向において前記第２のＩ／Ｏセルと重なる位置に設けられ、前記第２のＩ／Ｏ電極用パッドを前記第２のＩ／Ｏセルに接続する第２の接続用ビアと、
第１のＩ／Ｏセルと前記第２のＩ／Ｏセルの間、第１のＩ／Ｏセルの一部、及び前記第２のＩ／Ｏセルの一部と重なっており、前記電源供給セルと前記電源配線を接続する接続配線と、
を備え、
前記第１の接続用ビア及び前記第２の接続用ビアは、前記接続配線と重なっていない半導体装置が提供される。
【００１２】
第４の発明によれば、基板の縁に沿って、第１のＩ／Ｏセル及び第２のＩ／Ｏセルを互いに隣り合うように配置し、
内部回路に電源電圧を供給する電源配線を、前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルを介して前記縁とは逆側に配置し
前記第１のＩ／Ｏセル及び前記第２のＩ／Ｏセルと前記縁との間に、外部から前記電源電圧の入力が行われる電源供給セルを配置し、
第１のＩ／Ｏセルと前記第２のＩ／Ｏセルの間に、前記電源供給セルと前記電源配線を接続する接続配線を、前記接続配線の一部が第１のＩ／Ｏセルの一部及び前記第２のＩ／Ｏセルの一部と重なるように配置し、
第１のＩ／Ｏ用電極パッドと、第２のＩ／Ｏ用電極パッドを配置し、
前記第１のＩ／Ｏセルと重なる位置、かつ前記接続配線と重ならない位置に、前記第１のＩ／Ｏ電極用パッドを第１のＩ／Ｏセルに接続する第１の接続用ビアを配置し
前記第２のＩ／Ｏセルと重なる位置、かつ前記接続配線と重ならない位置に、前記第２のＩ／Ｏ電極用パッドを第２のＩ／Ｏセルに接続する第２の接続用ビアを配置する、半導体装置の製造方法が提供される。
【００１３】
第３及び第４の発明によれば、第１の接続用ビア及び第２の接続用ビアを、前記接続配線と重ならないようにしている。このため、接続配線の下に、第１のＩ／Ｏセル及び第２のＩ／Ｏセルを配置することができる。従って、半導体装置を大型化せずに、Ｉ／Ｏセルの数を増やすことができる。
【発明の効果】
【００１４】
本発明によれば、Ｉ／Ｏセルが縦長になることを抑制できる。また本発明によれば、半導体装置を大型化せずに、Ｉ／Ｏセルの数を増やすことができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】Ｉ／Ｏセルの構造を示す平面図である。
【図３】図２に示したＩ／Ｏセルとドレイン配線の位置関係を示す図である。
【図４】Ｉ／Ｏセルの回路図である。
【図５】一般的なＩ／Ｏセルのレイアウトを示す図である。
【図６】図５に示したレイアウトを維持したまま、Ｉ／Ｏセルを正方形に近づけた例を示す図である。
【図７】第１の比較例に係るＩ／Ｏセルのレイアウトを示す図である。
【図８】図７に示したレイアウトの問題点を説明するための図である。
【図９】第２の比較例に係るＩ／Ｏセルのレイアウトを示す図である。
【図１０】図９の変形例を示す図である。
【図１１】図２の変形例を示す図である。
【図１２】図２の変形例を示す図である。
【図１３】第２の実施形態に係る半導体装置が有するＩ／Ｏセルの構成を示す図である。
【図１４】図１３に示したＩ／Ｏセルの回路図である。
【図１５】第３の実施形態に係る半導体装置におけるＩ／Ｏセルのレイアウトを示す図である。
【図１６】第４の実施形態に係る半導体装置の構成を示す図である。
【図１７】本実施形態における信号用電極パッド及び電源用電極パッドの配置を示す平面図である。
【図１８】図１６及び図１７のＡ−Ａ´断面図を示す図である。
【図１９】図１６の変形例を示す図である。
【図２０】第５の実施形態に係る半導体装置の構成を示す平面図である。
【図２１】第６の実施形態に係る半導体装置の構成を示す図である。
【図２２】図２及び図３のＡ−Ａ´断面図を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す平面図である。半導体装置１０は、基板２０を用いて形成されている。基板２０は、例えばシリコン基板などの半導体基板である。半導体装置１０は、内部回路領域１４を有している。内部回路領域１４には、内部回路が設けられている。内部回路は、ロジック回路及びアナログ回路の少なくとも一方を有している。内部回路領域１４には、内部回路用電源配線３００が内部回路領域１４の内周に沿うように設けられている。内部回路用電源配線３００は、後述の電源セル１０２を経由して、内部回路領域１４の内部回路に電源電圧を供給する。そして内部回路領域１４と基板２０の縁２２の間には、複数のＩ／Ｏセル１００及び電源セル１０２が形成されている。Ｉ／Ｏセル１００は、内部回路領域１４の内部回路に対する入出力を行うための回路、例えばバッファを有している。電源セル１０２は、外部から内部回路領域１４の内部回路への電源電圧が入力される。Ｉ／Ｏセル１００及び電源セル１０２の上方には、そのセルに接続する電極パッドが形成されている。詳細には、Ｉ／Ｏセル１００の上方には信号用電極パッド２００が、電源セル１０２の上方には電源用電極パッド２１０及び接地用電極パッド２２０のいずれかが、それぞれ形成されている。電極パッドは、例えば平面視でＩ／Ｏセル１００と重なるように配置されている。電極パッドの平面形状は、矩形（例えば正方形）である。なお本図に示す例では、電極パッドよりもＩ／Ｏセル１００を大きく示しているが、電極パッドとＩ／Ｏセル１００の面積の大小関係は、これに限定されない。
【００１８】
Ｉ／Ｏセル１００は、基板２０の縁２２に沿って配置されている。Ｉ／Ｏセル１００は、基板２０の縁２２に沿って一段のみ配置されていても良いし、多段に配置されていても良い。
【００１９】
図２は、Ｉ／Ｏセル１００の構造を示す平面図である。Ｉ／Ｏセル１００は、第１のバッファ１１０、Ｐチャネル領域１２０、及びＮチャネル領域１４０を有している。Ｐチャネル領域１２０及びＮチャネル領域１４０は、基板２０の縁２２に向かう方向（図中ｙ方向）に沿って配置されている。そして第１のバッファ１１０は、縁２２に沿う方向（図中ｘ方向）において、Ｐチャネル領域１２０及びＮチャネル領域１４０の横に配置されている。Ｉ／Ｏセル１００の形状は、正方形、又は正方形に近い長方形である。例えばＩ／Ｏセル１００の幅ｗに対するＩ／Ｏセル１００の高さｈの比率は、０．８以上１．２以下である。
【００２０】
第１のバッファ１１０は、図１に示した内部回路領域１４の内部回路と信号用電極パッド２００とをつないでいる。Ｉ／Ｏセル１００が出力回路である場合、第１のバッファ１１０はレベルアップ回路（増幅回路）であり、Ｉ／Ｏセル１００が入力回路である場合、第１のバッファ１１０はレベルダウン回路である。
【００２１】
Ｐチャネル領域１２０には、Ｐチャネル型保護素子１３０が設けられている。Ｐチャネル型保護素子１３０は、例えばＭＯＳ型ダイオードであり、ゲート電極１３２を有している。ただしＰチャネル型保護素子１３０は、サイリスタ動作をする素子であってもよい。ゲート電極１３２は、縁２２に向かう方向（図中ｙ方向）に沿って延伸している。
【００２２】
Ｎチャネル領域１４０には、Ｎチャネル型保護素子１５０が設けられている。Ｎチャネル型保護素子１５０は、例えばＭＯＳ型ダイオードであり、ゲート電極１５２を有している。ただしＮチャネル型保護素子１５０は、サイリスタ動作をする素子であってもよい。ゲート電極１５２は、縁２２に向かう方向（図中ｙ方向）に沿って延伸している。
【００２３】
また、Ｐチャネル領域１２０に位置する基板２０にはガードリング１２２が設けられており、Ｎチャネル領域１４０に位置する基板２０にはガードリング１４２が設けられている。ガードリング１２２及びガードリング１４２は、いずれも、ウェルとは逆導電型の不純物領域であり、各領域の素子を囲んでいる。具体的には、Ｐチャネル領域１２０のウェルはＮ型領域であるため、ガードリング１２２はＰ型領域である。またＮチャネル領域１４０のウェルはＰ型であるため、ガードリング１４２はＮ型領域である。ガードリング１２２及びガードリング１４２を設けることにより、Ｐチャネル領域１２０及びＮチャネル領域１４０に設けられた素子によってラッチアップが生じることを抑制できる。
【００２４】
またＩ／Ｏセル１００には、接続領域１６０が設けられている。接続領域１６０には、複数のビアが設けられている。これらビアは、ドレイン配線を、電極パッドに接続している。ドレイン配線は、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０のドレインに接続されている。上記したビアが存在しているため、接続領域１６０には、電位が異なる他の配線を引き回すことができない。本実施形態において接続領域１６０は、縁２２に沿う方向で見た場合、Ｐチャネル領域１２０及びＮチャネル領域１４０と重なる領域には設けられているが、第１のバッファ１１０と重なる領域には設けられていない。また接続領域１６０は、Ｐチャネル領域１２０及びＮチャネル領域１４０を基準とした場合、縁２２とは逆側に設けられている。ただし接続領域１６０は、縁２２と同じ側に設けられていても良い。
【００２５】
図３は、図２に示したＩ／Ｏセル１００とドレイン配線１７０の位置関係を示す図である。ドレイン配線１７０は、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０のドレインを、信号用電極パッド２００（後述）に接続している。ドレイン配線１７０は、接続領域１６０から、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０上まで延伸しており、コンタクト（図示せず）を介して、Ｐチャネル型保護素子１３０のドレイン及びＮチャネル型保護素子１５０のドレインに接続している。ドレイン配線１７０は、ゲート電極１３２，１５２が並んでいる方向（図中ｘ方向）において、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０の全体を覆っている。ただし、ドレイン配線１７０は、第１のバッファ１１０上には位置していない。
【００２６】
図２２は、図２及び図３のＡ−Ａ´断面図を示している。基板２０には、Ｉ／Ｏセル１００のＮチャネル領域１４０とＰチャネル領域１２０が設けられている。基板２０上には、多層配線層４００が形成されている。多層配線層４００のうち接続領域１６０に位置する部分には、ドレイン配線１７０及びビアが形成されている。ドレイン配線１７０は、Ｉ／Ｏセル１００のＮチャネル型保護素子１５０のドレインとＰチャネル型保護素子１３０のドレインとを、コンタクト１７５を介して互いに接続している。多層配線層４００には、ビア１６５が設けられている。ビア１６５は、多層配線層４００の一部の配線を介して、信号用電極パッド２００とドレイン配線１７０とを接続する。
【００２７】
図４は、Ｉ／Ｏセル１００の回路図である。Ｉ／Ｏセル１００には、出力バッファ及び入力バッファがある。出力バッファの出力ノード（出力バッファ部の最終段のＣＭＯＳインバータのドレインノード）と入力バッファの入力ノード（入力バッファの初段のＣＭＯＳインバータのゲートノード）は互いに結線され、さらにＰチャネル型保護素子１３０とＮチャネル型保護素子１５０を共有した上で、信号用電極パッド２００に接続されている。出力バッファの入力ノードと出力バッファの出力ノードは共に内部回路領域１４の内部回路に接続されている。Ｉ／Ｏセル１００を出力バッファとして使用するか、入力バッファとして使用するかは、内部回路側に備えられた選択回路により、選択・切り替えることにより行われる。以降の説明はこの様な形態のＩ／Ｏセル１００を例に説明が行われるが、出力バッファのみの構成、入力バッファのみの構成のＩ／Ｏセル１００を採用することも可能である。
【００２８】
出力バッファとしてのＩ／Ｏセル１００において、第１のバッファ１１０は、増幅回路としてのＣＭＯＳトランジスタを、少なくとも一段有している。本図に示す例では、ＣＭＯＳトランジスタを複数段有している。最初の段のＣＭＯＳトランジスタのゲート電極は、内部回路領域１４の内部回路に接続している。他のＣＭＯＳトランジスタのゲート電極は、一つ前の段のＣＭＯＳトランジスタの出力に接続している。そして最終段のＣＭＯＳトランジスタの出力は、信号用電極パッド２００に接続している。
【００２９】
一般的に、Ｉ／Ｏ用電源配線３２０の電源電圧は、内部回路用電源配線３００の電源電圧よりも高い。このため、少なくとも最初の段のＣＭＯＳトランジスタは、Ｐチャネル型トランジスタのソースが内部回路用電源配線３００に接続しているが、少なくとも最後の段のＣＭＯＳトランジスタは、Ｐチャネル型トランジスタのソースがＩ／Ｏ用電源配線３２０に接続している。
【００３０】
また、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０は、第１のバッファ１１０の最終段のＣＭＯＳトランジスタに対して並列に設けられている。具体的には、Ｐチャネル型保護素子１３０のドレインとＮチャネル領域１４０のソースは互いに接続しており、かつ信号用電極パッド２００に接続している。Ｐチャネル型保護素子１３０のドレインはＩ／Ｏ用電源配線３２０及びゲート電極１３２に接続しており、Ｎチャネル型保護素子１５０のソースは接地配線３０２及びゲート電極１５２に接続している。
【００３１】
また、入力バッファとしてのＩ／Ｏセル１００において、第１のバッファ１１０は、レベルダウン回路としてのＣＭＯＳトランジスタを、少なくとも一段有している。本図に示す例では、ＣＭＯＳトランジスタを複数段有している。最初の段のＣＭＯＳトランジスタのゲート電極は、信号用電極パッド２００に接続している。他のＣＭＯＳトランジスタのゲート電極は、一つ前の段のＣＭＯＳトランジスタの出力に接続している。そして最終段のＣＭＯＳトランジスタの出力は、内部回路領域１４の内部回路に接続している。また、少なくとも最初の段のＣＭＯＳトランジスタは、Ｐチャネル型トランジスタのソースがＩ／Ｏ用電源配線３２０に接続しており、少なくとも最後の段のＣＭＯＳトランジスタは、Ｐチャネル型トランジスタのソースが内部回路用電源配線３００に接続している。
【００３２】
また、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０は、第１のバッファ１１０の出力バッファとして見た場合の最後の段（入力バッファとして見た場合は最初の段）のＣＭＯＳトランジスタに対して並列に設けられている。具体的には、Ｐチャネル型保護素子１３０のドレインとＮチャネル領域１４０のドレインは互いに接続しており、かつ信号用電極パッド２００に接続している。Ｐチャネル型保護素子１３０のソースはＩ／Ｏ用電源配線３２０及びゲート電極１３２に接続しており、Ｎチャネル型保護素子１５０のソースは接地配線３０２及びゲート電極１５２に接続している。また、Ｐチャネル型保護素子１３０のドレイン及びＮチャネル領域１４０のドレインは、図３に示したコンタクト（図示せず）を介し、端子領域１６０を経て、ドレイン配線１７０に接続されている。
【００３３】
次に、半導体装置１０の製造方法について説明する。
【００３４】
まず、半導体装置１０を設計する。半導体装置１０の設計において、予め図１〜図４に示したＩ／Ｏセル１００及び電源セル１０２を設計しておく。そして、半導体装置１０におけるＩ／Ｏセル１００及び電源セル１０２の配置を決定する。そして決定した位置に、図２〜図４に示したＩ／Ｏセル１００及び電源セル１０２を配置する。半導体装置１０の設計は、コンピュータを用いて行われる。
【００３５】
半導体装置１０の設計が終了した後、半導体装置１０を製造する。まず、基板２０に素子分離膜を形成する。次いで、トランジスタのゲート絶縁膜、ゲート電極、並びにソース及びドレインを形成する。ここで、必要に応じて、ソース及びドレインのエクステンション領域、並びにサイドウォールを形成しても良い。これにより、内部回路領域１４の内部回路、Ｉ／Ｏセル１００、及び電源セル１０２を構成する素子（例えば第１のバッファ１１０、Ｐチャネル型保護素子１３０、及びＮチャネル型保護素子１５０）が形成される。
【００３６】
次いで、基板２０上に、多層配線層を形成する。この工程において、ドレイン配線１７０、ビア１６５、信号用電極パッド２００、内部回路用電源配線３００、接地配線３０２、及びＩ／Ｏ用電源配線３２０が形成される。このようにして、図１に示した半導体装置１０が形成される。
【００３７】
次に、本実施形態に示したＩ／Ｏセル１００の利点について、比較例を用いて説明する。図５は、一般的なＩ／Ｏセルのレイアウトを示したものである。このＩ／Ｏセルは、第１のバッファ１１０、Ｐチャネル領域１２０、及びＮチャネル領域１４０が、基板２０の縁２２に対して垂直な方向に並んでいる。この構造では、Ｉ／Ｏセルが縦長になってしまう。一方、後述の図６に示すように、図５の縦方向を縮め、電極パッドと同等なサイズにまで、該当のＩ／Ｏセル１００を正方形に近づけられれば、図１に示すようにこれらを重ねてＩ／Ｏセル１００と電極パッドが占める面積を小さくすることができる。
【００３８】
図６は、図５に示した第１のバッファ１１０、Ｐチャネル領域１２０、及びＮチャネル領域１４０のレイアウトの相互の位置関係を維持したまま、Ｉ／Ｏセルを正方形に近づけた例を示している。本図に示す例では、Ｐチャネル型保護素子１３０のゲート電極１３２、及びＮチャネル型保護素子１５０のゲート電極１５２は、いずれもゲート幅が短くなってしまう。Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０が保護素子としての機能を十分果たすためには、ゲート電極１３２及びゲート電極１５２は一定以上のゲート幅を有する必要がある。このため、Ｉ／Ｏセルを正方形に近づけるためには、第１のバッファ１１０、Ｐチャネル領域１２０、及びＮチャネル領域１４０のレイアウトを工夫する必要がある。
【００３９】
図７は、第１の比較例に係るＩ／Ｏセルのレイアウトを示す図である。本図に示すレイアウトは、Ｐチャネル領域１２０及びＮチャネル領域１４０を基板２０の縁２２に沿う方向に並べ、かつ、Ｐチャネル領域１２０及びＮチャネル領域１４０を介して縁２２とは逆側に第１のバッファ１１０を配置したものである。そしてゲート電極１３２，ゲート電極１５２は、Ｐチャネル領域１２０及びＮチャネル領域１４０が並んでいる方向（縁２２に沿う方向）に対して垂直な方向を向いている。ゲート電極１３２及びゲート電極１５２が図７に示すレイアウトを有する場合、詳細は、図８を使って後述するが、Ｐチャネル領域１２０とＮチャネル領域１４０が隣接して並んでおり、かつその接している境界に対し、Ｐチャネル型保護素子１３０およびＮチャネル型保護素子１５０の電流の流れる方向が垂直に交わるように配置されているため、Ｐチャネル型保護素子１３０の動作がＮチャネル型保護素子１５０の動作に影響を与えてしまう。そしてラッチアップ等の影響により、Ｎチャネル型保護素子１５０が破壊されやすくなってしまう。
【００４０】
このメカニズムの概要を、図８の断面図を用いて説明する。なお、説明の都合上、図７と図８では、ゲート電極１３２，１５２の本数が互いに異なっている。また、図７ではガードリング１２２，１４２を省略している。
【００４１】
Ｐチャネル型保護素子１３０は、Ｎウェル１３５内に形成されており、ドレイン１３３及びソース１３４を有している。Ｎウェル１３５には、Ｎウェル１３５に基準電位を印加するために、高濃度Ｎ型領域１３１が設けられている。高濃度Ｎ型領域１３１及びソース１３４は、電源用電極パッド２１０に接続しており、ドレイン１３３は信号用電極パッド２００に接続している。そしてドレイン１３３、Ｎウェル１３５、及びソース１３４は、それぞれをエミッタ、ベース、コレクタと見なす寄生横型ＰＮＰバイポーラトランジスタ１３６を構成している。
【００４２】
また、Ｎチャネル型保護素子１５０は、Ｐウェル１５５内に形成されており、ドレイン１５３及びソース１５４を有している。Ｐウェル１５５には、Ｐウェル１５５に基準電位を印加するために、高濃度Ｐ型領域１５１が設けられている。高濃度Ｐ型領域１５１及びソース１５４は、接地用電極パッド２２０に接続しており、ドレイン１５３は信号用電極パッド２００に接続している。そしてソース１５４、Ｐウェル１５５、及びドレイン１５３は、それぞれをエミッタ、ベース、コレクタと見なす寄生横型ＮＰＮバイポーラトランジスタ１５６を構成している。
【００４３】
信号用電極パッド２００に異常電流が加わった場合、この異常電流はバイポーラトランジスタ１３６を介して電源用電極パッド２１０に流れる。この電流の一部は、図８に示すように、高濃度Ｐ型領域１２１に伝わるとともに、高濃度Ｐ型領域１５１にも伝わる。すると、Ｐウェル１５５のうち高濃度Ｐ型領域１５１の近くに位置する部分の電位は局所的に上昇する。この結果、ソース１５４、Ｐウェル１５５、及びガードリング１４２をそれぞれを、エミッタ、ベース、コレクタと見なす寄生横型ＮＰＮバイポーラトランジスタ１９０の動作を誘発し、前述の寄生横型ＰＮＰバイポーラトランジスタ１３６との間でサイリスタ動作を生じ過大な電流を生じる。このため、高濃度Ｎ型領域であるソース１５４に近くに位置する領域Ｘに電流が集中してしまい、この領域ＸでＮチャネル型保護素子１５０が破壊されやすくなってしまう。
【００４４】
図９は、第２の比較例に係るＩ／Ｏセルのレイアウトを示す図である。本図に示すレイアウトは、ゲート電極１３２，１５２が縁２２と平行である点を除いて、図７に示したＩ／Ｏセルと同様の構造を有している。本図に示す例では、ドレイン配線１７０は、幅を広げて抵抗を低くするために、Ｐチャネル型保護素子１３０上及びＮチャネル型保護素子１５０上に形成されている。
【００４５】
この構造では、接続領域１６０が、Ｎチャネル領域１４０及びＰチャネル領域１２０と、縁２２との間に位置させることになる。すると、ゲート電極１３２，１５２には、接続領域１６０に近いものと、接続領域１６０から遠いものが出てくる。このため、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０が動作した場合、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０は、接続領域１６０の近くに位置するゲート電極１３２，１５２の周囲に多くの電流が流れてしまう。この場合、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０は、接続領域１６０の近くに位置する領域で破壊されやすくなってしまう。
【００４６】
これに対し、図１０に示すように、ドレイン配線１７０を、Ｐチャネル型保護素子１３０とＮチャネル型保護素子１５０の間を延伸させることも考えられる。しかしこの場合、ドレイン配線１７０が高抵抗になってしまい、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０が保護素子として十分機能できなくなってしまう。
【００４７】
これらの構造に対し、図２に示したＩ／Ｏセル１００によれば、ゲート電極１３２とゲート電極１５２は、図７に示す例とは異なり、Ｐチャネル領域１２０とＮチャネル領域１４０が隣接する境界に対し、Ｐチャネル型保護素子１３０およびＮチャネル型保護素子１５０の電流の流れる方向が垂直に交わるようには配置されていない。このため、図８を用いて説明した原理によってＮチャネル型保護素子１５０が破壊されることはない。また、図３に示したように、ドレイン配線１７０の延伸方向を、複数のゲート電極１３２の並び（図中Ｘ方向）及び複数のゲート電極１５２の並び（図中Ｘ方向）に対して直角にすることができる。従って、Ｉ／Ｏセル１００を正方形に近づけても、各ドレインから均等に電流が流れ出ることが可能となり、図９、図１０の構成で問題となっていたＰチャネル型保護素子１３０及びＮチャネル型保護素子１５０のうち特定の部分に電流が集中することを抑制できる。さらに、ドレイン配線１７０を、Ｐチャネル領域１２０及びＮチャネル領域１４０の上に配置することができるため、ドレイン配線１７０の幅を広げてドレイン配線１７０を低抵抗にすることができる。
【００４８】
なお、図２に示す例では、縁２２に直角な方向で見た場合、第１のバッファ１１０の高さは、Ｐチャネル領域１２０の高さとＮチャネル領域１４０の高さの和に等しい。ただし、第１のバッファ１１０の高さは、図１１に示すようにＰチャネル領域１２０の高さとＮチャネル領域１４０の高さの和より低くても良いし、図１２に示すように、Ｐチャネル領域１２０の高さとＮチャネル領域１４０の高さの和より高くても良い。
【００４９】
（第２の実施形態）
図１３は、第２の実施形態に係る半導体装置１０が有するＩ／Ｏセル１００の構成を示す図である。本実施形態に係るＩ／Ｏセル１００は、Ｐチャネル領域１２０に半導体素子１２５が追加で形成されている点、及び、Ｎチャネル領域１４０に半導体素子１４５が追加で形成されている点を除いて、第１の実施形態に係るＩ／Ｏセル１００と同様の構成である。すなわち本実施形態では、縁２２に沿う方向で見た場合、半導体素子１２５及び半導体素子１４５が、Ｐチャネル型保護素子１３０及びＮチャネル型保護素子１５０と拡散層が重なる領域に形成されている。
【００５０】
図１４は、図１３に示したＩ／Ｏセル１００の回路図である。半導体素子１２５及び半導体素子１４５は、Ｉ／Ｏセル１００のうち出力バッファとして機能する部分にのみ設けられている。半導体素子１２５及び半導体素子１４５は、第２のバッファ１８０を構成している。
【００５１】
本図に示す例では、半導体素子１２５はＰチャネル型トランジスタであり、半導体素子１４５はＮチャネル型トランジスタである。そして半導体素子１２５及び半導体素子１４５は、ＣＭＯＳトランジスタを構成している。半導体素子１２５及び半導体素子１４５のゲート電極は、第１のバッファ１１０を出力バッファとして見た場合の最終段のＣＭＯＳトランジスタの出力に、接続されている。そして半導体素子１２５のソースはＩ／Ｏ用電源配線３２０に接続しており、半導体素子１４５のソースは接地配線３０２に接続している。また半導体素子１２５のドレイン及び半導体素子１４５のドレインは、信号用電極パッド２００に接続されるとともに、第１のバッファ１１０を入力バッファとして見た場合の最初の段のＣＭＯＳトランジスタのゲートとも接続されている。
【００５２】
そして、Ｐチャネル型保護素子１３０は半導体素子１２５に並列に接続しており、Ｎチャネル型保護素子１５０は半導体素子１４５に並列に接続している。すなわちＰチャネル型保護素子１３０及びＮチャネル型保護素子１５０は、第２のバッファ１８０の保護素子としても機能する。
【００５３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２のバッファを設けたため、Ｉ／Ｏセルにおける出力バッファとしての増幅率をより大きくすることができる。
【００５４】
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置１０におけるＩ／Ｏセル１００のレイアウトを示す図である。本図に示す半導体装置１０は、互いに隣り合う２つのＩ／Ｏセル１００が、第１のバッファ１１０が互いに隣り合う向きに配置されている。Ｉ／Ｏセル１００は、第１又は第２の実施形態に示した構造を有している。２つのＩ／Ｏセル１００は、いずれも接続領域１６０を有している。そして２つのＩ／Ｏセル１００は、接続領域１６０に設けられたビアを介して、互いに異なる信号用電極パッド２００（図４参照）に接続している。
【００５５】
接続領域１６０は、縁２２に沿う方向で見た場合、Ｐチャネル領域１２０及びＮチャネル領域１４０と重なる領域には設けられているが、第１のバッファ１１０と重なる領域には設けられていない。すなわち、隣り合う２つの第１のバッファ１１０の上には、第１のバッファ１１０を信号用電極パッド２００に接続するためのビアや配線は引き回されていない。このため、本実施形態によれば、隣り合う２つの第１のバッファ１１０の上に、他の配線を引き回すことができる。従って、半導体装置１０の設計の自由度が向上する。また、本実施形態によれば、第１の実施形態又は第２の実施形態と同様の効果を得ることができる。
【００５６】
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置１０の構成を示す図である。本実施形態に係る半導体装置１０は、Ｉ／Ｏセルを複数段有している。そして複数段のＩ／Ｏセルの内周側には、内部回路用電源配線３００が基板２０の縁２２に沿って引き回されている。すなわち内部回路用電源配線３００は、複数段のＩ／Ｏセルを介して、縁２２とは逆側に位置している。
【００５７】
内部回路用電源配線３００から数えて一段目のＩ／Ｏセルの配置は、第３の実施形態に示した通りである。そして、内部回路用電源配線３００から数えて二段目のＩ／Ｏセルには、Ｉ／Ｏセル１００のほかに、電源セル１０２が設けられている。電源セル１０２は、外部から内部回路領域１４の内部回路の電源電圧が入力される。Ｉ／Ｏセル１００の構成は、第１の実施形態又は第２の実施形態に示したとおりである。
【００５８】
内部回路用電源配線３００から数えて二段目のＩ／Ｏセルは、一段目のＩ／Ｏセルに対して千鳥となるように配置されている。そして電源セル１０２は、基板２０の縁２２に沿う方向でみた場合に、第１のＩ／Ｏセル１００の第１のバッファ１１０と、第２のＩ／Ｏセル１００の第１のバッファ１１０と重なっている。
【００５９】
電源セル１０２には、保護素子１０６（図１８参照）が設けられている。保護素子１０６は、例えばＭＯＳダイオードであるが、サイリスタ動作を行うものであっても良い。また電源セル１０２は、接続領域１０４を有している。接続領域１０４には、複数のビアが設けられている。これらのビアは、電源用電極パッド２１０（図１７及び図１８参照）を接続配線３０６（第１の配線）に接続するとともに、電源用電極パッド２１０を、電源セル１０２に設けられた保護素子１０６に接続している。接続配線３０６は、内部回路用電源配線３００（図４及び図１４で示した「内部回路用ＶＤＤ：３００」参照）にも接続している。すなわち電源用電極パッド２１０は、接続領域１０４に設けられたビア、及び接続配線３０６を介して内部回路用電源配線３００に接続するとともに、接続領域１０４に設けられたビアを介して、電源セル１０２に設けられた保護素子１０６に接続している。保護素子１０６は、内部回路用電源配線３００に異常電流が流れることを抑制する。なお、接続配線３０６が設けられている領域（接続領域１０４）は、縁２２に垂直な方向において、保護素子１０６が設けられている領域（保護素子部）の手前あるいは奥でその領域に隣接し、かつ、縁２２に沿う方向において、第１のバッファ１１０が設けられている領域（バッファ部）と重なるように配置されている。また接続配線３０６は、第１のバッファ１１０が設けられている領域内にある他の配線に接続されていない。
【００６０】
本実施形態において、電源セル１０２及び接続領域１０４は、基板２０の縁２２に沿う方向でみた場合に、図中左側にある第１のＩ／Ｏセル１００の第１のバッファ１１０と、図中右側にある第２のＩ／Ｏセル１００の第１のバッファ１１０と重なっている。このため、接続配線３０６は、互いに隣り合っている２つの第１のバッファ１１０の上を通って内部回路用電源配線３００に接続することができる。なお、図１６において、接続配線３０６は一つの太い配線として図示しているが、接続配線３０６は複数の配線の束であってもよい。
【００６１】
図１７は、本実施形態における信号用電極パッド２００及び電源用電極パッド２１０の配置を示す平面図である。本実施形態において、信号用電極パッド２００はＩ／Ｏセル１００とほぼ重なっており、電源用電極パッド２１０は電源セル１０２とほぼ重なっている。
【００６２】
図１８は、図１６及び図１７のＡ−Ａ´断面図を示している。基板２０には、電源セル１０２及び第１のバッファ１１０が設けられている。基板２０上には、多層配線層４００が形成されている。多層配線層４００のうち接続領域１０４に位置する部分には、電源用電極パッド２１０と電源セル１０２の保護素子１０６とを接続するビアが形成されている。また、内部回路用電源配線３００と同一層には、接続配線３０６が設けられている。接続配線３０６の一端は内部回路用電源配線３００に接続しており、接続配線３０６の他端は接続領域１０４のビアに接続している。ただし、接続配線３０６は、内部回路用電源配線３００とは異なる層に設けられていても良い。
【００６３】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また本実施形態では、接続配線３０６は、互いに隣り合っている２つの第１のバッファ１１０の上を通って内部回路用電源配線３００に接続している。従って、接続配線３０６の幅を広くすることができる。さらに、内部回路用電源配線３００の下方にＩ／Ｏセル１００の一部を位置させることができるため、Ｉ／Ｏセル１００の配置密度を高くすることができる。
【００６４】
なお、図１９に示すように、Ｉ／Ｏセル１００を３段にしても良い。この場合、内部回路用電源配線３００から数えて三段目には、Ｉ／Ｏセル１００が配置される。このＩ／Ｏセル１００は、基板２０の縁２２に沿う方向で見た場合、内部回路用電源配線３００から数えて一段目のＩ／Ｏセル１００と同じ位置に配置されている。
【００６５】
（第５の実施形態）
図２０は、第５の実施形態に係る半導体装置１０の構成を示す平面図である。本実施形態に係る半導体装置１０は、以下の点を除いて、図１９に示した半導体装置１０と同様の構成である。
【００６６】
まず、内部回路用電源配線３００から数えて一段目及び二段目のＩ／Ｏセルの列には、Ｉ／Ｏセル１００が配置されている。そして内部回路用電源配線３００から数えて三段目に、電源セル１０２が配置されている。
【００６７】
また、一段目のＩ／Ｏセル１００及び二段目のＩ／Ｏセル１００は、いずれも第３の実施形態に示したレイアウトを有している。そして基板２０の縁２２に沿う方向で見た場合、一段目のＩ／Ｏセル１００と二段目のＩ／Ｏセル１００は、互いに隣り合っている２つの第１のバッファ１１０のうち、一つのみが重なっている。そして電源セル１０２と内部回路用電源配線３００とを接続する接続配線３０６は、この第１のバッファ１１０の上を通っている。すなわち接続配線３０６の幅は、第４の実施形態と比較して狭いが、それでも一定上の幅を有している。
【００６８】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、内部回路用電源配線３００から数えて三段目以降に電源セル１０２を配置することができるため、電源セル１０２の配置の自由度が高くなる。
【００６９】
（第６の実施形態）
図２１は、第６の実施形態に係る半導体装置１０の構成を示す図である。本図に示す例において、電源セル１０２はＩ／Ｏセル１００の電圧を供給している。すなわち本実施形態において、電源セル１０２は、接続領域１０４に形成されたビア及び接続配線３０４を介して、Ｉ／Ｏ用電源配線３２０（図４及び図１４で示した「Ｉ／Ｏ用ＶＤＤ：３２０」参照）に接続している。接続配線３０４は、互いに対向している２つの第１のバッファ１１０上を通っている。
【００７０】
本図に示す例では、接続配線３０４はＩ／Ｏ用電源配線３２０とは異なる配線層に形成されている。このため、接続配線３０４は、ビア３２２を介しＩ／Ｏ用電源配線３２０に接続している。なお、Ｉ／Ｏ用電源配線３２０はＩ／Ｏセル１００と重なっている。このため、ビア３２２は、Ｉ／Ｏセル１００と重なる位置に配置されている。本図に示す例では、ビア３２２は、第１のバッファ１１０と重なる位置に配置されている。
【００７１】
本実施形態によっても、接続配線３０４は、互いに対向している２つの第１のバッファ１１０上を通っている。すなわち、接続配線３０４の下にＩ／Ｏセル１００の一部を配置することができる。従って、Ｉ／Ｏセル１００の配置密度を高くすることができる。
【００７２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００７３】
１０ 半導体装置
１４ 内部回路領域
２０ 基板
２２ 縁
１００ Ｉ／Ｏセル
１０２ 電源セル
１０４ 接続領域
１０６ 保護素子
１１０ 第１のバッファ
１２０ Ｐチャネル領域
１２１ 高濃度Ｐ型領域
１２２ ガードリング
１２５ 半導体素子
１３０ Ｐチャネル型保護素子
１３１ 高濃度Ｎ型領域
１３２ ゲート電極
１３３ ドレイン
１３４ ソース
１３５ Ｎウェル
１３６ バイポーラトランジスタ
１４０ Ｎチャネル領域
１４１ 高濃度Ｎ型領域
１４２ ガードリング
１４５ 半導体素子
１５０ Ｎチャネル型保護素子
１５１ 高濃度Ｐ型領域
１５２ ゲート電極
１５３ ドレイン
１５４ ソース
１５５ Ｐウェル
１５６ バイポーラトランジスタ
１６０ 接続領域
１６５ ビア
１７０ ドレイン配線
１７５ コンタクト
１８０ 第２のバッファ
１９０ 寄生横型ＮＰＮバイポーラトランジスタ
２００ 信号用電極パッド
２１０ 電源用電極パッド
２２０ 接地用電極パッド
３００ 内部回路用電源配線
３０２ 接地配線
３０４ 接続配線
３０６ 接続配線（第１の配線）
３２０ Ｉ／Ｏ用電源配線
３２２ ビア
４００ 多層配線層
【図１】
2013140888.tif 000003
【図２】
2013140888.tif 000004
【図３】
2013140888.tif 000005
【図４】
2013140888.tif 000006
【図５】
2013140888.tif 000007
【図６】
2013140888.tif 000008
【図７】
2013140888.tif 000009
【図８】
2013140888.tif 000010
【図９】
2013140888.tif 000011
【図１０】
2013140888.tif 000012
【図１１】
2013140888.tif 000013
【図１２】
2013140888.tif 000014
【図１３】
2013140888.tif 000015
【図１４】
2013140888.tif 000016
【図１５】
2013140888.tif 000017
【図１６】
2013140888.tif 000018
【図１７】
2013140888.tif 000019
【図１８】
2013140888.tif 000020
【図１９】
2013140888.tif 000021
【図２０】
2013140888.tif 000022
【図２１】
2013140888.tif 000023
【図２２】
2013140888.tif 000024