(57)【要約】【課題】半導体パッケージ内における半導体素子の位置ずれを抑制することができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置１０は、凸部２３が形成されたパッケージ基板１１、導電性の接着剤２５、およびパッケージ基板１１上に実装された半導体素子１４、を具備する。パッケージ基板１１は、少なくとも２箇所に凸部２３が形成された基板である。導電性の接着剤２５は、凸部２３を含むパッケージ基板１１上に形成される。パッケージ基板１１上に実装される半導体素子１４は、各凸部２３に係合する複数のバイアホール２４を有している。さらに、半導体素子１４は、少なくとも２箇所のバイアホール２４が、各凸部２３に接着剤２５を介して係合するようにパッケージ基板１１上に実装される。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくとも２箇所に凸部が形成された基板と、
前記凸部を含む前記基板上に形成された導電性の接着剤と、
前記各凸部に係合する複数のバイアホールを有し、少なくとも２箇所のバイアホールが、前記各凸部に前記接着剤を介して係合するように前記基板上に実装された半導体素子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記凸部の数は、前記バイアホールの数以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電性の接着剤は、前記基板の凸部に係合する凹部を有する半田であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子は、複数の電界効果トランジスタが並列に配列された電界効果トランジスタ素子であり、
前記バイアホールは、前記電界効果トランジスタのソース電極の直下に形成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記電界効果トランジスタ素子は、半導体基板、およびこの半導体基板上に形成された半導体層、を有し、
前記バイアホールは、前記半導体基板および前記半導体層を貫通することを特徴とする請求項４に記載の半導体装置。
【請求項６】
複数のバイアホールを有する半導体素子を形成する工程と、
前記バイアホールに係合する凸部を少なくとも２箇所に有する基板を形成する工程と、
前記凸部を含む前記基板上に導電性の接着剤を形成する工程と、
前記バイアホールが前記接着剤を介して前記凸部に係合するように、前記基板上に前記半導体素子を配置する工程と、
前記基板と前記半導体素子との間に配置された前記接着剤を硬化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記基板を形成する工程は、前記バイアホールの数以上の前記凸部を有する基板を形成する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記接着剤を形成する工程は、
前記基板の凸部に係合する凹部を有する半田を形成する工程と、
前記凹部が前記凸部に係合するように前記基板上に前記半田を配置する工程と、
を具備し、
前記接着剤を硬化させる工程は、
前記凹部が前記凸部に係合するように前記基板上に配置された前記半田を溶融する工程と、
溶融した前記半田を凝固させる工程と、
を具備することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記半田を溶融する工程は、還元雰囲気中の高温リフロー炉内において、前記半田を加熱して溶融する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子は、複数の電界効果トランジスタが並列に配列された電界効果トランジスタ素子であり、
前記バイアホールは、前記電界効果トランジスタのソース電極の直下に形成されたことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記電界効果トランジスタ素子は、半導体基板、およびこの半導体基板上に形成された半導体層、を有し、
前記バイアホールは、前記半導体基板および前記半導体層を貫通することを特徴とする請求項１０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波用の電力素子（例えば高出力ＧａＡｓ−ＦＥＴ素子、ＧａＮ−ＦＥＴ素子等）等の半導体素子をパッケージ内に載置した従来の半導体装置は、以下のように製造される。
【０００３】
まず、半導体パッケージのパッケージ基板上に所望の半田材を形成する。次に、半田材を融解し、融解した半田材上に半導体素子を載置する。次に、溶融した半田材と半導体素子とをスクラブして半田材を均一の厚さにする。最後に、半田材を冷却して凝固させ、半導体素子をパッケージに実装する。この後、同一パッケージ内に、例えば入出力整合回路を同様に実装し、これらの回路と半導体素子とをワイヤーボンディングすることにより、所望の半導体装置が製造される。
【０００４】
しかし、この従来の半導体装置の製造方法によって半導体装置を製造すると、半田材が凝固するまでにある一定の時間が必要であるため、その時間に、半導体パッケージ内において半導体素子の位置が動いてしまう問題がある。この結果、半導体装置毎に、半導体装置が載置される位置が異なる。従って、載置された半導体素子と入力整合回路若しくは出力整合回路とを接続するワイヤーの長さが半導体装置毎に異なり、半導体装置毎に特性がばらつく。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８２３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、半導体パッケージ内における半導体素子の位置ずれを抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、凸部が形成された基板、導電性の接着剤、および前記基板上に実装された半導体素子、を具備する。前記基板は、少なくとも２箇所に前記凸部が形成された基板である。前記導電性の接着剤は、前記凸部を含む前記基板上に形成される。前記基板上に実装された前記半導体素子は、前記各凸部に係合する複数のバイアホールを有している。さらに、前記半導体素子は、少なくとも２箇所の前記バイアホールが、前記各凸部に前記接着剤を介して係合するように前記基板上に実装される。
【０００８】
また、実施形態に係る半導体装置の製造方法は、半導体素子を形成する工程、基板を形成する工程、導電性の接着剤を形成する工程、前記基板上に前記半導体素子を配置する工程、および前記接着剤を硬化させる工程、を具備する。前記半導体素子を形成する工程は、複数のバイアホールを有する半導体素子を形成する工程である。前記基板を形成する工程は、前記バイアホールに係合する凸部を少なくとも２箇所に有する基板を形成する工程である。前記導電性の接着剤を形成する工程は、前記凸部を含む前記基板上に導電性の接着剤を形成する工程である。前記基板上に前記半導体素子を配置する工程は、前記バイアホールが前記接着剤を介して前記凸部に係合するように、前記基板上に前記半導体素子を配置する工程である。前記接着剤を硬化させる工程は、前記基板と前記半導体素子との間に配置された接着剤を硬化させる工程である。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す側面図である。
【図２】図１の半導体装置の内部を示す上面図である。
【図３】図２の一点鎖線Ｘ−Ｘ´に沿って示す、半導体装置の部分断面図である。
【図４】半導体素子を示す上面図である。
【図５】図４の一点鎖線Ｙ−Ｙ´に沿った半導体素子の部分断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための図３に相当する断面図であって、同図（ａ）は半導体素子を示し、同図（ｂ）は半田が形成されたパッケージ基板を示す。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための図３に相当する断面図であって、製造された半導体素子をパッケージ基板上に実装する工程を示す。
【図８】第２の実施形態に係る半導体装置の製造方法を説明するための図３に相当する断面図であって、同図（ａ）は半導体素子を示し、同図（ｂ）は半田を示し、同図（ｃ）はパッケージ基板を示す。
【図９】第２の実施形態に係る半導体装置の製造方法を説明するための図３に相当する断面図であって、製造された半導体素子をパッケージ基板上に実装する工程を示す。
【発明を実施するための形態】
【００１０】
以下に、本実施形態に係る半導体装置および半導体装置の製造方法について、図面を参照して詳細に説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０を示す側面図である。また、図２は、半導体装置１０の内部を示す上面図である。なお、図１は、入力側若しくは出力側から見た装置１０を模式的に示している。図１、図２に示す半導体装置１０は、パッケージ基板１１、枠体１２、および蓋体１３によって構成されたパッケージの内部に、半導体素子１４、入力整合回路１５、および出力整合回路１６が載置されたものである。なお、パッケージは、例えばセラミック等の誘電体からなる。
【００１２】
パッケージ内部において、半導体素子１４は、パッケージ基板１１上の略中央部に配置されている。
【００１３】
図２に示すように、入力整合回路１５は、パッケージ基板１１上において、半導体素子１４の入力側に配置されており、半導体素子１４と入力整合回路１５とは、ワイヤー等の導体線１７により接続されている。出力整合回路１６は、パッケージ基板１１上において、半導体素子１４の出力側に配置されており、半導体素子１４と出力整合回路１６とは、ワイヤー等の導体線１８により接続されている。なお、これらの入力整合回路１５および出力整合回路１６が、パッケージ基板１１上に、導電性の接着剤（図示せず）を介して実装されている。
【００１４】
また、パッケージは、枠体１２を貫通する入力リード１９および出力リード２０を有する。入力リード１９は、パッケージの枠体１２のうち、入力側の一面を貫通するように配置されており、入力整合回路１５と、ワイヤー等の導体線２１により接続されている。出力リード２０は、パッケージの枠体１２のうち、出力側の一面（入力側の一面に対向する面）を貫通するように配置されており、出力整合回路１６と、ワイヤー等の導体線２２により接続されている。
【００１５】
図３は、図２の一点鎖線Ｘ−Ｘ´に沿った半導体装置１０の部分断面図である。図３に示すように、パッケージ基板１１の表面には、複数の凸部２３が形成されている。これらの凸部２３は、半導体素子１４が実装される面上において、半導体素子１４が実装される位置に設けられている。なお、複数の凸部２３を含むパッケージ基板１１の表面は、例えばＡｕ等の金属膜（図示せず）によって覆われている。
【００１６】
半導体素子１４は、その裏面に、素子の放熱性を良好にするための複数のバイアホール２４を有する。この半導体素子１４は、パッケージ基板１１に設けられた各凸部２３が、半導体素子１４に設けられた各バイアホール２４に、導電性の接着剤２５を介して係合するように、パッケージ基板１１上に実装されている。導電性の接着剤２５は、例えばＡｕＳｎ、ＣｕＳｎ、またはＣｕＩｎのいずれかからなる半田、若しくは導電性ペーストである。
【００１７】
なお、パッケージ基板１１に設けられた凸部２３の数と、半導体素子１４に設けられたバイアホール２４の数とは、必ずしも一致する必要はない。凸部２３の数は、少なくとも２箇所に設けられていればよい。この理由については後述する。
【００１８】
図４は、半導体素子１４の一例である電界効果トランジスタ素子１４（以下、ＦＥＴ素子１４と称する。）を示す上面図である。また、図５は、図４の一点鎖線Ｙ−Ｙ´に沿ったＦＥＴ素子１４の部分断面図である。以下に、図４、図５を参照して、ＦＥＴ素子１４について説明する。
【００１９】
図４に示すように、ＦＥＴ素子１４は、複数のフィンガー部２６ａおよびこれらのフィンガー部２６ａの全てに接続されるパッド部２６ｂからなるゲート電極２６、複数のフィンガー部２７ａおよびこれらのフィンガー部２７ａの全てに接続されるパッド部２７ｂからなるドレイン電極２７、および複数のフィンガー部２８ａおよびこれらのフィンガー部２８ａの全てに接続されるパッド部２８ｂからなるソース電極２８、を有する。
【００２０】
これらの電極２６、２７、２８は、半導体基板２９上に形成される。ドレイン電極２７のフィンガー部２７ａとソース電極２８のフィンガー部２８ａとは、互いに交互に配列されるように形成され、ゲート電極２６ａのフィンガー部２６は、ドレイン電極２７のフィンガー部２７ａとソース電極２８のフィンガー部２８ａとの間に配置されるように形成されている。これにより、半導体基板２９上に、複数のＦＥＴが並列に配列形成される。
【００２１】
また、図５に示すように、半導体基板２９には、第１の半導体層３０が形成されている。この半導体層３０は、例えばＧａＡｓ層、若しくはＧａＮ層である。
【００２２】
第１の半導体層３０上の一部領域には、第２の半導体層３１が形成されている（図４）。この半導体層３１は、例えばＡｌＧａＡｓ層、若しくはＡｌＧａＮ層である。
【００２３】
そして、図４に示すように、上述の各電極２６、２７、２８は、フィンガー部２６ａ、２７ａ、２８ａが第２の半導体層３１上に配置され、パッド部２６ｂ、２７ｂ、２８ｂが第１の半導体層３０上に配置されるように形成されている。
【００２４】
図５に示すように、ソース電極２８のパッド部２８ｂの直下には、半導体基板２９および第１の半導体層３０を貫通する複数のバイアホール２４が形成されている。これらのバイアホール２４は、ＦＥＴ素子１４の放熱性を高めるためのものであるため、バイアホール２４は、ソース電極２８のパッド部２８ｂ毎に形成されることが好ましい。
【００２５】
バイアホール２４内を含む半導体基板２９の裏面には、接地用金属層３２が形成されている。接地用金属層３２は、例えばＡｕからなり、バイアホール２４の側面を介してソース電極２８のパッド部２８ｂに接続されるように形成されている。これにより、ソース電極２８は、接地される。
【００２６】
図４、図５に示されるＦＥＴ素子１４は、図３に示すように、バイアホール２４が、パッケージ基板１１の凸部２３に導電性の接着剤２５を介して係合するように、パッケージ基板１１上に実装される。
【００２７】
次に、本実施形態に係る半導体装置１０の製造方法について、図６および図７を参照して説明する。図６は、第１の実施形態に係る半導体装置１０の製造方法を説明するための図３に相当する断面図であって、同図（ａ）は半導体素子１４を示し、同図（ｂ）は導電性の接着剤２５が形成されたパッケージ基板１１を示す。図７は、第１の実施形態に係る半導体装置１０の製造方法を説明するための図３に相当する断面図であって、製造された半導体素子１４をパッケージ基板１１上に実装する工程を示す。
【００２８】
まず図６（ａ）に示すように、バイアホール２４を有する半導体素子１４を形成する。また、図６（ｂ）に示すように、パッケージ基板１１に複数の凸部２３を形成し、複数の凸部２３を含むパッケージ基板１１の一部表面上に、導電性の接着剤２５を形成する。複数の凸部２３を有するパッケージ基板１１は、例えば金型を用いて形成する。
【００２９】
次に、図７に示すように、パッケージ基板１１の各凸部２３に半導体素子１４の各バイアホール２４が係合するように、パッケージ基板１１上に導電性の接着剤２５を介して半導体素子１４を配置する。
【００３０】
最後に、導電性の接着剤２５によって、パッケージ基板１１上に半導体素子１４を固定することにより、パッケージ基板１１上に半導体素子１４を実装する。導電性の接着剤２５として半田を用いた場合、半田上に半導体素子１４を配置した状態で、パッケージ基板１１を高温リフロー炉に入れ、例えば窒素ガス雰囲気、炉内温度３２０℃で半田を加熱し、半田を溶融させる。この後、溶融した半田を冷却することにより、パッケージ基板１１上に半導体素子１４を固定、実装する。
【００３１】
なお、半田は、水素、窒素、アルゴン、若しくはこれらの混合気体等の還元雰囲気で溶融させることが好ましい。これらの還元雰囲気で半田を溶融させることにより、加熱時に半田の表面が酸化されることを抑制することができ、パッケージ基板１１上に、半導体素子１４を強固に固定することができる。
【００３２】
また、導電性の接着剤２５として導電性ペーストを用いた場合、導電性ペーストを硬化させることができる方法によって導電性ペーストを硬化させることにより、パッケージ基板１１上に半導体素子１４を固定、実装する。
【００３３】
なお、導電性ペーストを硬化させることができる方法は、導電性ペーストの種類毎に異なるが、加熱、紫外線等の光の照射等である。
【００３４】
このようにしてパッケージ基板１１上に半導体素子１４が実装された後、同一パッケージ基板１１上に入力整合回路１５および出力整合回路１６をそれぞれ実装し、これらの回路１５、１６と半導体素子１４とをワイヤー等の導体線１７、１８により接続するとともに、入力整合回路１５と入力リード１９とをワイヤー等の導体線２１により接続し、出力整合回路１６と出力リード１９とをワイヤー等の導体線２２により接続することにより、図１、図２に示す半導体装置１０を製造することができる。
【００３５】
以上に説明した第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、パッケージ基板１１の凸部２３が半導体素子１４のバイアホール２４に係合するように、半導体素子１４をパッケージ基板１１上に実装する。従って、パッケージ基板１１上に半導体素子１４を固定するための導電性の接着剤２５が硬化するまでの間に、パッケージ基板１１上において半導体素子１４の位置が動くことを抑制することができる。
【００３６】
なお、半導体パッケージ内における半導体素子１４の位置ずれを抑制するためには、少なくとも２箇所において、パッケージ基板１１の凸部２３と半導体素子１４のバイアホール２４とが係合すればよい。従って、パッケージ基板１１の凸部２３は、少なくとも２箇所に設けられていればよい。
【００３７】
また、従来は、パッケージ基板に凸部が形成されていなかったため、パッケージ基板に半導体素子を搭載すると、半導体素子のバイアホール内に導電性の接着剤が完全に入り込まず、バイアホール内に空洞が形成される。この空洞の大きさはバイアホール毎にばらつくため、半導体素子から発生する熱をパッケージ基板に均一に放熱させることが困難であった。
【００３８】
これに対して、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法において、凸部２３の数とバイアホール２４の数とが同数、あるいは凸部２３の数がバイアホール２４の数より多くなるようにパッケージ基板１１を形成することにより、全てのバイアホール２４内に、パッケージ基板１１の凸部２３が係合する。従って、各バイアホール２４内に入り込むべき導電性の接着剤２５の量を、従来より少なくすることができる。この結果、バイアホール２４内に形成される空洞の大きさのばらつきは抑制され、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることを抑制することができる。
【００３９】
（第２の実施形態）
第２の実施形態に係る半導体装置は、図１乃至図３に記載された半導体装置１０と同じ構成である。しかし、半導体装置１０の製造方法は、第１の実施形態に係る半導体装置１０の製造方法と異なる。以下に、他の製造方法として、第２の実施形態に係る半導体装置１０の製造方法を、図８および図９を参照して説明する。
【００４０】
図８は、第２の実施形態に係る半導体装置１０の製造方法を説明するための図３に相当する断面図であって、同図（ａ）は半導体素子１４を示し、同図（ｂ）は導電性の接着剤である半田３３を示し、同図（ｃ）は凸部２３が形成されたパッケージ基板１１を示す。図９は、第２の実施形態に係る半導体装置１０の製造方法を説明するための図３に相当する断面図であって、製造された半導体素子１４をパッケージ基板１１上に実装する工程を示す。
【００４１】
まず図８（ａ）に示すように、バイアホール２４を有する半導体素子１４を形成する。また、図８（ｃ）に示すように、パッケージ基板１１に複数の凸部２３を形成する。これらは、第１の実施形態に係る半導体装置１０の製造方法と同じである。
【００４２】
第２の実施形態に係る半導体装置においては、さらに図８（ｂ）に示すように、板状の半田を加工することにより、パッケージ基板１１の各凸部に係合する複数の凹部３４を有する半田３３を形成する。凹部３４を有する半田３３は、例えば金型を用いて形成する。
【００４３】
次に、図９に示すように、パッケージ基板１１の各凸部２３に半田３３の凹部３４が係合するように、パッケージ基板１１上に半田３３を配置し、この半田３３を介して、パッケージ基板１１の各凸部２３に半導体素子１４のバイアホール２４が係合するように、パッケージ基板１１上に半導体素子１４を配置する。
【００４４】
最後に、半田２５を溶融させ、冷却することにより、パッケージ基板１１上に半導体素子１４を固定、実装する。
【００４５】
このようにしてパッケージ基板１１上に半導体素子１４が実装された後、同一パッケージ基板１１上に入力整合回路１５および出力整合回路１６をそれぞれ実装し、これらの回路１５、１６と半導体素子１４とをワイヤー等の導体線１７、１８により接続するとともに、入力整合回路１５と入力リード１９とをワイヤー等の導体線２１により接続し、出力整合回路１６と出力リード１９とをワイヤー等の導体線２２により接続することにより、図１、図２に示す半導体装置１０を製造することができる。
【００４６】
以上に説明した第２の実施形態に係る半導体装置１０および半導体装置１０の製造方法であっても、パッケージ基板１１に凸部２３が形成されているため、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、パッケージ基板１１上において半導体素子１４の位置が動くことを抑制することができる。
【００４７】
また、第２の実施形態に係る半導体装置１０および半導体装置１０の製造方法において、バイアホール２４の数以上の凸部２３をパッケージ基板１１に設けることにより、第１の実施形態に係る半導体装置１０および半導体装置１０の製造方法と同様の理由により、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることを抑制することができる。
【００４８】
さらに、第２の実施形態に係る半導体装置１０および半導体装置１０の製造方法によれば、パッケージ基板１１の凸部２３に凹部３４が係合するようにパッケージ基板１１上に半田３３を配置し、この半田３３上に半導体素子１４を配置する。従って、半田３３を溶融したときに、溶融した半田３３は、半導体素子１４の各バイアホール２４内をほぼ完全に埋めることができる。従って、半導体素子から発生する熱がパッケージ基板に不均一に放熱されることをより効果的に抑制することができる。
【００４９】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００５０】
例えば、本実施形態において、半導体素子１４はＦＥＴ素子１４であったが、半導体素子１４は、例えばＦＥＴとキャパシタとが同一基板上に形成されたＭＭＩＣ素子であってもよい。
【符号の説明】
【００５１】
１０・・・半導体装置
１１・・・パッケージ基板
１２・・・枠体
１３・・・蓋体
１４・・・半導体素子（ＦＥＴ素子）
１５・・・入力整合回路
１６・・・出力整合回路
１７、１８、２１、２２・・・導体線
１９・・・入力リード
２０・・・出力リード
２３・・・凸部
２４・・・バイアホール
２５・・・導電性の接着剤
２６・・・ゲート電極
２６ａ・・・フィンガー部
２６ｂ・・・パッド部
２７・・・ドレイン電極
２７ａ・・・フィンガー部
２７ｂ・・・パッド部
２８・・・ソース電極
２８ａ・・・フィンガー部
２８ｂ・・・パッド部
２９・・・半導体基板
３０・・・第１の半導体層
３１・・・第２の半導体層
３２・・・接地用金属層
３３・・・半田
３４・・・凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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