(57)【要約】      （修正有）【課題】配線抵抗が低く微細化が可能な記憶装置及びその製造方法を提供する。【解決手段】記憶装置１は、基板１０と、基板１０上に周期的に配列され、タングステン又はモリブデンを含む第１の下層配線３４と、基板１０の上面を基準として第１の下層配線３４と同じ高さに配置され、タングステン又はモリブデンを含む第２の下層配線３６と、第２の下層配線３６の直上域に配置され、第２の下層配線３６に接続され、銅又はアルミニウムを含む上層配線４６と、を備える。上層配線４６の下面は、第２の下層配線３６と上面と同じ高さ又はそれより下方に位置している。【選択図】図１
2013197533.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域及び周辺回路領域が設定された記憶装置であって、
基板と、
前記メモリ領域に配置され、前記基板上に周期的に配列され、タングステンを含む複数本のビット線と、
前記周辺回路領域に配置され、前記基板の上面を基準として前記ビット線と同じ高さに配置され、タングステンを含む複数本の下層配線と、
前記下層配線の直上域に配置され、前記複数本の下層配線に接し、前記複数本の下層配線に共通接続された上層配線と、
を備え、
前記上層配線は、
銅からなる配線本体と、
前記配線本体の側面及び下面を覆うバリア膜と、
を有し、
前記上層配線の下面は、前記下層配線の上面より下方に位置しており、
前記複数本の下層配線は周期的に配列されており、前記下層配線の配列周期は、前記ビット線の配列周期と等しく、
ＮＡＮＤ型フラッシュメモリである記憶装置。
【請求項２】
基板と、
前記基板上に周期的に配列され、タングステン又はモリブデンを含む第１の下層配線と、
前記基板の上面を基準として前記第１の下層配線と同じ高さに配置され、タングステン又はモリブデンを含む第２の下層配線と、
前記第２の下層配線の直上域に配置され、前記第２の下層配線に接続され、銅又はアルミニウムを含む上層配線と、
を備え、
前記上層配線の下面は、前記第２の下層配線の上面と同じ高さ又はそれより下方に位置している記憶装置。
【請求項３】
前記上層配線は、前記第２の下層配線に接している請求項２記載の記憶装置。
【請求項４】
前記上層配線は、複数本の前記第２の下層配線に共通接続されている請求項２または３に記載の記憶装置。
【請求項５】
複数本の前記第２の下層配線が周期的に配列されており、前記第２の下層配線の配列周期は、前記第１の下層配線の配列周期と等しい請求項２〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記上層配線は、
銅又はアルミニウムからなる配線本体と、
前記配線本体の側面及び下面を覆うバリア膜と、
を有した請求項２〜５のいずれか１つに記載の記憶装置。
【請求項７】
前記第１の下層配線はメモリ領域に配置されており、前記第２の下層配線は周辺回路領域に配置されている請求項２〜６のいずれか１つに記載の記憶装置。
【請求項８】
ＮＡＮＤ型フラッシュメモリであり、前記第１の下層配線はビット線である請求項２〜７のいずれか１つに記載の記憶装置。
【請求項９】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にタングステン又はモリブデンからなる金属膜を形成する工程と、
前記金属膜に対してエッチングを施すことにより、周期的に配列された第１の下層配線と形成すると共に、第２の下層配線を形成する工程と、
前記第２の下層配線を覆うように絶縁膜を形成する工程と、
前記絶縁膜に、前記第２の下層配線まで到達する溝を形成する工程と、
前記溝内に銅又はアルミニウムを埋め込むことにより、上層配線を形成する工程と、
を備えた記憶装置の製造方法。
【請求項１０】
前記溝を形成する工程において、前記溝の底面を前記第２の下層配線の上面よりも下方に位置させる請求項９記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ＮＡＮＤ型フラッシュメモリのビット線には、ダマシン法によって形成された銅配線が使用されている。しかしながら、今後、メモリセルのより一層の微細化が要求されると、銅の埋め込みが困難になるため、ビット線のオープン不良が懸念される。一方、ビット線をＲＩＥ（reactive ion etching：反応性イオンエッチング）法によって形成することも考えられるが、その場合には、配線材料として銅ではなくタングステン等の高融点金属を用いる必要がある。この場合、周辺回路領域においてもタングステン配線を用いることになるため、配線抵抗が増加し、周辺回路の動作速度が低下してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３１６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、配線抵抗が低く微細化が可能な記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、基板と、前記基板上に周期的に配列され、タングステン又はモリブデンを含む第１の下層配線と、前記基板の上面を基準として前記第１の下層配線と同じ高さに配置され、タングステン又はモリブデンを含む第２の下層配線と、前記第２の下層配線の直上域に配置され、前記第２の下層配線に接続され、銅又はアルミニウムを含む上層配線と、を備える。前記上層配線の下面は、前記第２の下層配線の上面と同じ高さ又はそれより下方に位置している。
【０００６】
実施形態に係る記憶装置の製造方法は、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上にタングステン又はモリブデンからなる金属膜を形成する工程と、前記金属膜に対してエッチングを施すことにより、周期的に配列された第１の下層配線と形成すると共に、第２の下層配線を形成する工程と、前記第２の下層配線を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記第２の下層配線まで到達する溝を形成する工程と、前記溝内に銅又はアルミニウムを埋め込むことにより、上層配線を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置を例示する断面図である。
【図２】第１の実施形態に係る記憶装置の製造方法を例示する工程平面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程平面図である。
【図１２】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程平面図である。
【図１５】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１７】（ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１８】（ａ）〜（ｃ）は、第１の実施形態の変形例に係る記憶装置を例示する断面図である。
【図１９】（ａ）及び（ｂ）は、第２の実施形態に係る記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る記憶装置を例示する断面図であり、（ａ）及び（ｂ）はメモリ領域における相互に直交した断面を示し、（ｃ）は周辺回路領域を示す。
【０００９】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る記憶装置１はＮＡＮＤ型フラッシュメモリである。記憶装置１においては、情報を記憶するメモリセルが設けられたメモリ領域Ｒｍと、メモリセルに対して情報を入出力する周辺回路が設けられた周辺回路領域Ｒｃとが設定されている。
【００１０】
記憶装置１においては、シリコン基板１０が設けられている。メモリ領域Ｒｍにおいては、シリコン基板１０の上層部分に一方向に延びる複数本の素子分離絶縁体（ＳＴＩ：shallow trench isolation）１１が形成されており、素子分離絶縁体１１により、シリコン基板１０の上層部分は、一方向に延びる複数本のアクティブエリア（ＡＡ）１２に分離されている。一方、周辺回路領域Ｒｃにおいては、シリコン基板１０の上層部分に、周辺回路を構成するトランジスタ１３のソース・ドレイン領域１４及びチャネル領域１５等が形成されている。
【００１１】
メモリ領域Ｒｍにおいては、シリコン基板１０上に浮遊ゲート電極（ＦＧ）２１がマトリクス状に配列されており、浮遊ゲート電極２１上には、一方向に延びる制御ゲート電極（ＣＧ）２２が複数本設けられている。制御ゲート電極２２が延びる方向（以下、「ＣＧ方向」という）は、アクティブエリア１２が延びる方向（以下、「ＡＡ方向」という）に対して直交した方向である。浮遊ゲート電極２１は、アクティブエリア１２と制御ゲート電極２２との最近接部分毎に配置されている。複数個の浮遊ゲート電極２１及び複数本の制御ゲート電極２２からなるグループの両側には、ＣＧ方向に延びる選択ゲート電極（ＳＧ）２３が設けられている。なお、図１（ｂ）においては、図を簡略化するために、一対の選択ゲート電極２３間に制御ゲート電極２２を３本のみ示している。後述する他の図においても同様である。但し、選択ゲート電極２３間には、より多数の制御ゲート電極２２が設けられていてもよい。一方、周辺回路領域Ｒｃにおいては、シリコン基板１０上にトランジスタ１３のゲート電極２４が設けられている。
【００１２】
また、シリコン基板１０上には、浮遊ゲート電極２１、制御ゲート電極２２、選択ゲート電極２３及びゲート電極２４を覆うように、例えばシリコン酸化物からなる層間絶縁膜２５が設けられている。メモリ領域Ｒｍにおいては、層間絶縁膜２５を貫通するように、ビット線コンタクト２６が埋め込まれており、アクティブエリア１２に接続されている。層間絶縁膜２５の上部には、ソース線２７が埋め込まれている。ソース線２７はＣＧ方向に延びており、ソース線コンタクト２８を介してアクティブエリア１２に接続されている。一方、周辺回路領域Ｒｃにおいては、層間絶縁膜２５の上部にＳＤ配線２９が埋め込まれており、ＳＤコンタクト３０を介してソース・ドレイン領域１４に接続されている。
【００１３】
層間絶縁膜２５上には、例えばシリコン酸化物からなる層間絶縁膜３１が設けられている。層間絶縁膜３１内には、ビア３２及び３３が設けられている。ビア３２はビット線コンタクト２６に接続されており、ビア３３はＳＤ配線２９に接続されている。
【００１４】
メモリ領域Ｒｍにおいては、層間絶縁膜３１上に、複数本のビット線３４（第１の下層配線）が周期的に設けられている。各ビット線３４は各アクティブエリア１２の直上域に配設されており、ＡＡ方向に延びている。ビット線３４は、記憶装置１において最も短い周期で配列されたクリティカル配線である。ビット線３４においては、タングステン（Ｗ）からなる配線本体３４ａと、配線本体３４ａの下面を覆うバリア膜３４ｂとが設けられている。バリア膜３４ｂは、例えば、チタン層及びチタン窒化層が積層された２層膜である。ビット線３４は、ビア３２及びビット線コンタクト２６を介してアクティブエリア１２に接続されている。
【００１５】
一方、周辺回路領域Ｒｃにおいては、複数本の配線３６（第２の下層配線）が設けられている。配線３６は、シリコン基板１０の上面１０ａを基準としてビット線３４と同じ高さに配置されており、周期的に配列されている。配線３６の配列周期は、ビット線３４の配列周期と等しい。配線３６においては、タングステン（Ｗ）からなる配線本体３６ａと、配線本体３６ａの下面を覆うバリア膜３６ｂとが設けられている。バリア膜３６ｂは、例えば、チタン層及びチタン窒化層が積層された２層膜である。配線３６は、ビア３３を介してＳＤ配線２９に接続されている。
【００１６】
ビット線３４の上面上には、シリコン窒化膜３８が設けられている。また、ビット線３４、シリコン窒化膜３８、配線３６を覆うように、例えばシリコン酸化物からなる層間絶縁膜４１が設けられている。層間絶縁膜４１内におけるビット線３４及びシリコン窒化膜３８からなる積層体の相互間には、ＣＧ方向に延びるエアギャップ４２が形成されている。
【００１７】
層間絶縁膜４１上には、シリコン窒化膜４３が設けられており、その上には、例えばシリコン酸化物からなる層間絶縁膜４４が設けられている。周辺回路領域Ｒｃにおいては、層間絶縁膜４４及びシリコン窒化膜４３を貫通し、層間絶縁膜４１の上部に埋め込まれるように、配線４６（上層配線）が設けられている。配線４６においては、銅（Ｃｕ）からなる配線本体４６ａと、配線本体４６ａの側面及び下面を覆うバリア膜４６ｂとが設けられている。バリア膜４６ｂは、例えば、チタン層及びチタン窒化層が積層された２層膜である。配線４６は、配線３６よりも太く、配線３６と同じ方向に延び、複数本の配線３６の直上域を含む領域に配置されており、その下面は、複数本の配線３６の上面に接している。これにより、配線４６は複数本の配線３６に接続されている。そして、配線４６の下面４６ｃは、配線３６と上面３６ｃと同じ高さ又はそれより下方に位置している。なお、メモリ領域Ｒｍにおいては、配線４６と同層の配線は設けられていない。
【００１８】
層間絶縁膜４４上における配線４６の直上域を含む領域には、例えばシリコン炭窒化物（ＳｉＣＮ）からなるバリア膜４７が設けられている。また、バリア膜４７上には、例えばアルミニウムからなるビア（図示せず）及び最上層配線（図示せず）が設けられていてもよい。
【００１９】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図２は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、メモリ領域を示し、
図３〜図１０は、本実施形態に係る記憶装置の製造方法を例示する工程断面図であり、
図１１は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、
図１２及び図１３は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、
図１４は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、
図１５〜図１７は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【００２０】
なお、図３（ａ）は図２に示すＡ−Ａ’線による断面図であり、（ｂ）は図２に示すＢ−Ｂ’線による断面図である。
また、図３〜図１０、図１２、図１３、図１５〜図１７の各図において、（ａ）及び（ｂ）はメモリ領域における相互に直交した断面を示し、（ｃ）は周辺回路領域を示す。
更に、図１１及び図１４において、各図の（ａ）はメモリ領域を示し、（ｂ）は周辺回路領域を示す。
【００２１】
先ず、図２及び図３（ａ）〜（ｃ）に示すように、シリコン基板１０を用意する。次に、メモリ領域Ｒｍにおいて、シリコン基板１０上にトンネル膜を形成すると共に、周辺回路領域Ｒｃにおいて、シリコン基板１０上にゲート絶縁膜を形成する。次に、導電膜を形成し、選択的に除去することにより、メモリ領域Ｒｍにおいては、ＡＡ方向に延びる浮遊ゲート電極２１及び選択ゲート電極２３の下部を形成し、周辺回路領域Ｒｃにおいては、ゲート電極２４の下部を形成する。次に、メモリ領域Ｒｍにおいて、シリコン基板１０の上層部分における浮遊ゲート電極２１によって覆われていない部分を選択的に除去してトレンチを形成し、このトレンチ内にシリコン酸化物を埋め込むことにより、ＡＡ方向に延びる素子分離絶縁体１１を形成する。このとき、シリコン基板１０における素子分離絶縁体１１間の部分は、アクティブエリア１２となる。
【００２２】
次に、電極間絶縁膜を形成し、その上に導電膜を形成する。次に、導電膜、電極間絶縁膜及び浮遊ゲート電極２１を選択的に除去する。これにより、メモリ領域Ｒｍにおいては、ＣＧ方向に延びる複数本の制御ゲート電極２２と、選択ゲート電極２３の上部が形成される。また、浮遊ゲート電極２１がＡＡ方向に沿って分断され、マトリクス状に配列される。一方、周辺回路領域Ｒｃにおいては、ゲート電極２４の上部が形成される。
【００２３】
次に、制御ゲート電極２２、選択ゲート電極２３及びゲート電極２４をマスクとして不純物を注入する。これにより、メモリ領域Ｒｍにおいては、アクティブエリア１２における制御ゲート電極２２の直下域及び選択ゲート電極２３の直下域を除く領域に、不純物拡散領域（図示せず）が形成される。一方、周辺回路領域Ｒｃにおいては、シリコン基板１０の上層部分におけるゲート電極２４の直下域の両側に、ソース・ドレイン領域１４が形成される。このとき、シリコン基板１０の上層部分におけるゲート電極２４の直下域は、チャネル領域１５となる。
【００２４】
次に、全面にシリコン酸化物を堆積させて、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施すことにより、浮遊ゲート電極２１、制御ゲート電極２２、選択ゲート電極２３及びゲート電極２４を覆う層間絶縁膜２５を形成する。なお、図３及びそれ以降の図においては、上述のトンネル膜、ゲート絶縁膜及び電極間絶縁膜は、層間絶縁膜２５の一部として示している。
【００２５】
次に、層間絶縁膜２５にレジスト膜（図示せず）を形成し、リソグラフィ法によりパターニングしてレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、層間絶縁膜２５に、層間絶縁膜２５を貫通するコンタクトホール７１〜７３を形成する。コンタクトホール７１は各アクティブエリア１２に到達するように千鳥状の位置に形成し、コンタクトホール７２は複数本のアクティブエリア１２に到達するようにＣＧ方向に延びるライン状に形成し、コンタクトホール７３はソース・ドレイン領域１４に到達する位置に形成する。その後、レジストパターンを除去する。
【００２６】
次に、図４（ａ）〜（ｃ）に示すように、レジスト膜を形成し、リソグラフィ法によりパターニングしてレジストパターン（図示せず）を形成し、これをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、層間絶縁膜２５の上部にトレンチ７５〜７７を形成する。トレンチ７５は、制御ゲート電極２２が配置されている領域にＣＧ方向に延びるように形成し、トレンチ７６は、コンタクトホール７２の直上域を含む領域にＣＧ方向に延びるように形成してコンタクトホール７２に連通させ、トレンチ７７は、コンタクトホール７３の直上域を含む領域にＣＧ方向に延びるように形成してコンタクトホール７３に連通させる。その後、レジストパターンを除去する。
【００２７】
次に、図５（ａ）〜（ｃ）に示すように、必要に応じてバリア膜（図示せず）を形成した後、タングステンを堆積させる。次に、層間絶縁膜２５をストッパとして、タングステンに対してＣＭＰ等の平坦化処理を施す。これにより、コンタクトホール７１〜７３及びトレンチ７５〜７７の内部にタングステンが埋め込まれると共に、層間絶縁膜２５の上面上からタングステンが除去される。この結果、コンタクトホール７１内にビット線コンタクト２６が埋設され、コンタクトホール７２内にソース線コンタクト２８が埋設され、コンタクトホール７３内にＳＤコンタクト３０が埋設され、トレンチ７５内及びトレンチ７６内にそれぞれソース線２７が埋設され、トレンチ７７内にＳＤ配線２９が埋設される。
【００２８】
次に、図６（ａ）〜（ｃ）に示すように、層間絶縁膜２５上にシリコン酸化物を堆積させ、ＣＭＰ等の平坦化処理を施すことにより、層間絶縁膜３１を形成する。次に、レジスト膜を形成し、リソグラフィ法によりパターニングしてレジストパターン（図示せず）を形成し、これをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、層間絶縁膜３１にビアホール７８及び７９を形成する。ビアホール７８はビット線コンタクト２６に到達するように形成し、ビアホール７９はＳＤ配線２９に到達するように形成する。その後、レジストパターンを除去する。
【００２９】
次に、図７（ａ）〜（ｃ）に示すように、必要に応じてバリア膜（図示せず）を形成した後、タングステンを堆積させる。次に、層間絶縁膜３１をストッパとして、タングステンに対してＣＭＰ等の平坦化処理を施す。これにより、ビアホール７８及び７９の内部にタングステンが埋め込まれると共に、層間絶縁膜３１の上面上からタングステンが除去される。この結果、ビアホール７８内にビア３２が埋設され、ビアホール７９内にビア３３が埋設される。ビア３２はビット線コンタクト２６に接続され、ビア３３はＳＤ配線２９に接続される。
【００３０】
次に、図８（ａ）〜（ｃ）に示すように、層間絶縁膜３１上に、例えばチタン層及びチタン窒化層を堆積させて、バリア膜８１を形成する。次に、例えばＣＶＤ法によりタングステンを堆積させて、タングステンからなるタングステン膜８２を形成する。次に、シリコン窒化膜８３を形成し、ＴＥＯＳ（tetraethoxysilane：Si(OC2H5)4）を原料としたＣＶＤ（chemical vapor deposition：化学気相成長）法によりシリコン酸化膜８４を形成し、アモルファスシリコン膜８５を形成し、ＴＥＯＳを原料としたＣＶＤ法によりシリコン酸化膜８６（芯材膜）を形成する。シリコン窒化膜８３、シリコン酸化膜８４、アモルファスシリコン膜８５及びシリコン酸化膜８６は、全体として積層型マスク膜を構成する。
【００３１】
次に、図９（ａ）〜（ｃ）に示すように、レジスト膜を形成し、例えば、ＤＰＰ（Discharged Produced Plasma）方式によって生成されたＥＵＶ（extreme ultraviolet：極端紫外線）光を用いて露光を行い、その後、現像する。これにより、レジストパターン（図示せず）が形成される。次に、このレジストパターンをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、シリコン酸化膜８６をラインアンドスペース状にパターニングする。この結果、メモリ領域Ｒｍ及び周辺回路領域Ｒｃの双方に、複数本の芯材８６ａが形成される。メモリ領域Ｒｍにおいては、ＡＡ方向に延び、配列周期がアクティブエリア１２の配列周期の２倍となるように、芯材８６ａを形成する。一方、周辺回路領域Ｒｃにおいても、配列周期がアクティブエリア１２の配列周期の２倍となるように、芯材８６ａを形成する。その後、レジストパターンを除去する。次に、芯材８６ａをスリミングして細くする。
【００３２】
次に、図１０（ａ）〜（ｃ）に示すように、全面にシリコン窒化膜（図示せず）を形成する。次に、このシリコン窒化膜に対してＲＩＥ等の異方性エッチングを施す。これにより、このシリコン窒化膜のうち、アモルファスシリコン膜８５の上面上及び芯材８６ａ（図９参照）の上面上に堆積された部分は除去され、芯材８６ａの側面上に堆積された部分は残留する。この結果、芯材８６ａの側面上に、シリコン窒化物からなる側壁８７が形成される。側壁８７は、ライン状の芯材８６ａの両端部を回り込むように、ループ状に形成される。次に、ウェットエッチングにより、芯材８６ａを除去する。
【００３３】
次に、図１１（ａ）及び（ｂ）に示すように、アモルファスシリコン膜８５上にレジスト膜を形成し、リソグラフィ法によってパターニングする。これにより、側壁８７の一部を覆うように、レジストパターン８８を形成する。メモリ領域Ｒｍにおいては、レジストパターン８８は、側壁８７におけるループ部以外の部分を覆うように、例えばＣＧ方向に延びる帯状に形成する。一方、周辺回路領域Ｒｃにおいては、レジストパターン８８は、ビア３３の直上域を含む領域に、例えば矩形に形成する。
【００３４】
次に、レジストパターン８８をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、側壁８７におけるレジストパターン８８によって覆われていない部分を除去する。これにより、メモリ領域Ｒｍにおいては、側壁８７の両端のループ部分が除去される。すなわち、ループカットが行われる。一方、周辺回路領域Ｒｃにおいては、ビア３３の直上域及びその周辺に、側壁８７が残留する。
【００３５】
次に、図１２（ａ）〜（ｃ）に示すように、側壁８７（図１１参照）をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、アモルファスシリコン膜８５及びシリコン酸化膜８４を選択的に除去する。次に、パターニングされたアモルファスシリコン膜８５及びシリコン酸化膜８４をマスクとしてウェットエッチング等の等方性エッチングを施すことにより、シリコン窒化膜８３を選択的に除去する。このとき、シリコン窒化物からなる側壁８７も共に除去される。
【００３６】
次に、図１３（ａ）〜（ｃ）並びに図１４（ａ）及び（ｂ）に示すように、パターニングされたシリコン窒化膜８３、シリコン酸化膜８４及びアモルファスシリコン膜８５（図１２参照）からなる積層型マスクをマスクとして、ＲＩＥ等の異方性エッチングを施す。これにより、タングステン膜８２及びバリア膜８１を選択的に除去されて、側壁８７（図１１参照）のパターンが転写される。この結果、メモリ領域Ｒｍにおいては、ＡＡ方向に延び、周期的に配列された複数本のビット線３４が形成される。各ビット線３４は、各ビア３２に接続される。一方、周辺回路領域Ｒｃにおいては、ビット線３４の周期と同じ周期で周期的に配列された複数本の配線３６が形成される。複数本の配線３６は、ビア３３に共通接続される。このとき、タングステン膜８２は配線本体３４ａ及び３６ａとなり、バリア膜８１はバリア膜３４ｂ及び３６ｂとなる。また、このエッチングの過程において、積層型マスクの上部が消失する。残留したシリコン窒化膜８３が、シリコン窒化膜３８となる。ビット線３４及び配線３６は、記憶装置１の配線のうち、最も配列周期が短いクリティカル配線である。
【００３７】
次に、図１５（ａ）〜（ｃ）に示すように、ＴＥＯＳを原料としたＣＶＤ法によってシリコン酸化物を堆積させて、上面にＣＭＰ等の平坦化処理を施すことにより、ビット線３４及び配線３６を覆うように層間絶縁膜４１を形成する。このとき、ビット線３４及びシリコン窒化膜３８からなる積層体の相互間にはシリコン酸化物が埋まりきらないようにして、エアギャップ４２を形成する。
【００３８】
次に、層間絶縁膜４１上にシリコン窒化物を堆積させて、シリコン窒化膜４３を形成する。次に、ＴＥＯＳを原料としたＣＶＤ法によりシリコン酸化物を堆積させて、ＣＭＰ等の平坦化処理を施すことにより、層間絶縁膜４４を形成する。次に、層間絶縁膜４４上にレジスト膜を形成し、リソグラフィ法によりパターニングしてレジストパターン（図示せず）を形成し、これをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、層間絶縁膜４４を選択的に除去する。このとき、シリコン窒化膜４３がストッパとなり、エッチングは一旦停止する。その後、更にＲＩＥ等の異方性エッチングを施して、シリコン窒化膜４３、層間絶縁膜４１及びシリコン窒化膜３８を選択的に除去する。これにより、周辺回路領域Ｒｃにおいて、配線３６に到達する溝９０が形成される。溝９０の底面９０ａは例えば平坦になり、配線３６の上面３６ｃが露出する。一方、メモリ領域Ｒｍは全面をレジストパターンで覆っておき、溝等を形成しない。その後、レジストパターンを除去する。
【００３９】
次に、図１６（ａ）〜（ｃ）に示すように、例えば、チタン層を堆積させ、チタン窒化層を堆積させて、全面に（Ｔｉ／ＴｉＮ）二層膜９１を形成する。このとき、（Ｔｉ／ＴｉＮ）二層膜９１は溝９０の内面上にも形成される。次に、全面に銅を堆積させて、（Ｔｉ／ＴｉＮ）二層膜９１上に銅膜９２を形成する。このとき、銅膜９２は溝９０の内部にも埋め込まれる。
【００４０】
次に、図１７（ａ）〜（ｃ）に示すように、層間絶縁膜４４をストッパとして、ＣＭＰ等の平坦化処理を施す。これにより、銅膜９２及び（Ｔｉ／ＴｉＮ）二層膜９１のうち、層間絶縁膜４４の上面上に堆積された部分が除去されると共に、溝９０の内部に堆積された部分が残留する。これにより、溝９０内に配線４６が形成される。このとき、（Ｔｉ／ＴｉＮ）二層膜９１はバリア膜４６ｂとなり、銅膜９２は配線本体４６ａとなる。すなわち、本実施形態においては、相対的に細いビット線３４及び配線３６は側壁プロセスを用いたＲＩＥ法により形成し、相対的に太い配線４６はダマシン法により形成する。
【００４１】
次に、図１（ａ）〜（ｃ）に示すように、層間絶縁膜４４及び配線４６上の全面にシリコン炭窒化物を堆積させて、バリア膜４７を形成する。その後、バリア膜４７を覆うように、層間絶縁膜（図示せず）を形成する。この層間絶縁膜内には、アルミニウムをリフローさせることにより、ビア（図示せず）及び最上層配線（図示せず）を形成してもよい。このようにして、本実施形態に係る記憶装置１が製造される。
【００４２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、ビット線３４の配線本体３４ａをタングステンにより形成している。このため、ＲＩＥ等のエッチングによって、ビット線３４を加工することができる。これにより、ビット線３４をダマシン法により形成する場合と比較して、ビット線３４を細くし、配列周期を短くすることができる。例えば、ビット線３４の幅を２０ｎｍ未満とすることができる。この結果、記憶装置１の高集積化が可能となる。
【００４３】
一方、本実施形態においては、配線４６を設け、配線４６を配線３６及びビア３３を介してＳＤ配線２９に接続している。これにより、配線４６及び配線３６がＳＤ配線２９のシャント配線となり、ＳＤ配線２９の実効的な配線抵抗を低減することができる。この結果、配線４６を設けない場合と比較して、周辺回路の高速化を図ることができる。
【００４４】
また、配線４６はＳＤ配線２９よりも上層に配置しているため、ＳＤ配線２９よりも太く形成できる。これにより、配線４６の抵抗を低減することができると共に、配線４６をダマシン法によって形成することができる。このため、配線４６の材料に抵抗率が低い銅を用いることができ、配線４６の抵抗をより一層低減することができる。
【００４５】
更に、本実施形態においては、ビア３３をビア３２と同じ工程で形成し、配線３６をビット線３４と同じ工程で形成しているため、ビア３３及び配線３６を形成するために、工程数が増加することがない。また、配線４６と配線３６との間にビア等の接続部材を設けていないため、両配線間の抵抗が低いと共に、このような接続部材を形成するための工程が不要である。これにより、配線４６を設けることによる工程数の増加を抑え、記憶装置１の製造コストを抑えることができる。これに対して、配線４６を通常の上層配線として形成すると、配線４６を配線３６に接続するためのビアを形成する必要が生じ、配線抵抗が増加すると共に、配線層が１層増えてしまうため、製造コストが増加する。
【００４６】
更にまた、本実施形態においては、ビット線３４を側壁プロセスにより形成しているため、ビット線３４をより一層微細化することができる。このため、記憶装置１のより一層の高集積化を図ることができる。また、配線３６もビット線３４と同じ工程で形成しているため、配線３６も側壁プロセスによって形成することになり、各配線３６は細くなるが、本実施形態においては、１本の配線４６に複数本の配線３６を共通接続しているため、配線抵抗が増大することはない。
【００４７】
次に、本実施形態の変形例について説明する。
図１８は、本変形例に係る記憶装置を例示する断面図であり、（ａ）及び（ｂ）はメモリ領域における相互に直交した断面を示し、（ｃ）は周辺回路領域を示す。
図１８（ａ）〜（ｃ）に示すように、本変形例に係る記憶装置１ａは、前述の第１の実施形態に係る記憶装置１（図１参照）と比較して、配線４６の下面４６ｃが配線３６の上面３６ｃよりも下方に位置している点が異なっている。
【００４８】
このような構成は、図１５に示す工程において、溝９０を形成するためのエッチングを配線３６の上面３６ｃが露出した後もしばらく継続し、溝９０の底面９０ａを配線３６の上面３６ｃよりも下方に位置させることにより、実現することができる。
本変形例によれば、配線３６の上面に加えて側面の一部も配線４６に接するようになり、配線３６と配線４６との接触面積が増加するため、接触抵抗が低下する。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００４９】
次に、第２の実施形態について説明する。
図１９は、本実施形態に係る記憶装置を例示する模式的断面図であり、（ａ）はメモリ領域を示し、（ｂ）は周辺回路領域を示す。
なお、図１９（ａ）及び（ｂ）においては、図示の便宜上、絶縁部分は省略し、導電部分のみを模式的に描いている。
図１９（ａ）及び（ｂ）に示すように、本実施形態に係る記憶装置２においては、シリコン基板１０が設けられており、メモリ領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。
【００５０】
メモリ領域Ｒｍにおいては、複数のメモリセル５０が設けられており、各メモリセル５０には、例えば１つのトランジスタ５１と、１つの記憶素子５２が設けられている。トランジスタ５１においては、ゲート電極５３と、一対のソース・ドレイン領域（図示せず）に接続されたコンタクト５４及び５５が設けられている。コンタクト５４は配線５６に接続されており、コンタクト５５は記憶素子５２の一方の端子に接続されている。記憶素子５２の他方の端子は、ビア５７を介して、上層の配線５８に接続されている。
【００５１】
一方、周辺回路領域Ｒｃにおいては、周辺回路６０が設けられている。周辺回路６０においては、下端がシリコン基板１０に接続されたコンタクト６１と、コンタクト６１の上端に接続された配線６２と、配線６２上に配置された配線６３とが設けられている。
【００５２】
そして、配線５６及び６２は、共にタングステンからなる配線本体（図示せず）及びバリア膜（図示せず）からなり、シリコン基板１０の上面１０ａを基準として相互に同じ高さに配置され、シリコン基板１０上において同じ周期で周期的に配列されている。配線５６及び６２はクリティカル配線であり、同じエッチング工程によって形成されたものであり、例えば、側壁プロセスを用いて形成されたものである。
【００５３】
一方、配線６３は、銅からなる配線本体（図示せず）及びバリア膜（図示せず）からなる。配線６３の下面は、配線６２の上面と同じ高さ又はそれより下方に位置しており、配線６２の上面に接している。配線６３は配線６２よりも太く、例えば、複数本の配線６２が１本の配線６３に共通接続されている。配線６３はダマシン法によって形成されたものである。
【００５４】
また、配線５８は、銅からなる配線本体（図示せず）及びバリア膜（図示せず）によって形成されている。
更に、記憶素子５２は、例えば、ＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）素子又は抵抗変化素子である。
【００５５】
本実施形態の作用効果は、前述の第１の実施形態と同様である。すなわち、配線５６の配線本体をタングステンによって形成することにより、エッチング法による加工が可能となり、配線５６を微細に形成することができる。この結果、メモリセルの集積度を増大させることができる。また、側壁プロセスを併用することにより、配線５６をより一層微細に形成することができる。一方、銅を含む配線６３を設けることにより、周辺回路における配線抵抗を低減し、周辺回路の高速化を図ることができる。また、配線６３を配線６２にビアを介さずに直接接触させることにより、配線間の抵抗を低減すると共に、製造コストを低減することができる。
【００５６】
なお、前述の各実施形態においては、ＲＩＥ法によって形成する下層側の配線の配線本体の材料をタングステン（Ｗ）とし、ダマシン法によって形成する上層側の配線の配線本体の材料を銅（Ｃｕ）とする例を示したが、配線材料はこれには限定されない。例えば、下層側の配線の材料は、ＲＩＥ法によって加工できる材料であることが好ましく、例えば、タングステンの替わりにモリブデン（Ｍｏ）を用いてもよい。また、上層側の配線の材料は、下層側の配線の材料よりも抵抗率が低い材料であることが好ましく、例えば、銅の替わりにアルミニウム（Ａｌ）を用いてもよい。
【００５７】
以上説明した実施形態によれば、配線抵抗が低く微細化が可能な記憶装置及びその製造方法を実現することができる。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５９】
１、１ａ、２：記憶装置、１０：シリコン基板、１０ａ：上面、１１：素子分離絶縁体、１２：アクティブエリア、１３：トランジスタ、１４：ソース・ドレイン領域、１５：チャネル領域、２１：浮遊ゲート電極、２２：制御ゲート電極、２３：選択ゲート電極、２４：ゲート電極、２５：層間絶縁膜、２６：ビット線コンタクト、２７：ソース線、２８：ソース線コンタクト、２９：ＳＤ配線、３０：ＳＤコンタクト、３１：層間絶縁膜、３２、３３：ビア、３４：ビット線、３４ａ：配線本体、３４ｂ：バリア膜、３６：配線、３６ａ：配線本体、３６ｂ：バリア膜、３６ｃ：上面、３８：シリコン窒化膜、４１：層間絶縁膜、４２：エアギャップ、４３：シリコン窒化膜、４４：層間絶縁膜、４６：配線、４６ａ：配線本体、４６ｂ：バリア膜、４６ｃ：下面、４７：バリア膜、５０：メモリセル、５１：トランジスタ、５２：記憶素子、５３：ゲート電極、５４、５５：コンタクト、５６：配線、５７：ビア、５８：配線、６０：周辺回路、６１：コンタクト、６２、６３：配線、７１、７２、７３：コンタクトホール、７５、７６、７７：トレンチ、７８、７９：ビアホール、８１：バリア膜、８２：タングステン膜、８３：シリコン窒化膜、８４：シリコン酸化膜、８５：アモルファスシリコン膜、８６：シリコン酸化膜、８６ａ：芯材、８７：側壁、８８：レジストパターン、９０：溝、９０ａ：底面、９１：（Ｔｉ／ＴｉＮ）二層膜、９２：銅膜、Ｒｃ：周辺回路領域、Ｒｍ：メモリ領域
【図１】
2013197533.tif 000003
【図２】
2013197533.tif 000004
【図３】
2013197533.tif 000005
【図４】
2013197533.tif 000006
【図５】
2013197533.tif 000007
【図６】
2013197533.tif 000008
【図７】
2013197533.tif 000009
【図８】
2013197533.tif 000010
【図９】
2013197533.tif 000011
【図１０】
2013197533.tif 000012
【図１１】
2013197533.tif 000013
【図１２】
2013197533.tif 000014
【図１３】
2013197533.tif 000015
【図１４】
2013197533.tif 000016
【図１５】
2013197533.tif 000017
【図１６】
2013197533.tif 000018
【図１７】
2013197533.tif 000019
【図１８】
2013197533.tif 000020
【図１９】
2013197533.tif 000021