(57)【要約】【課題】配線自由度を増加させ得る半導体パッケージ及びその製造方法が提供される。【解決手段】本発明による半導体パッケージは、基板接続端子を含む基板と、前記基板の上に積層されチップ接続端子を含む少なくとも１つの半導体チップと、前記基板と前記半導体チップとの少なくとも一部を覆う絶縁膜と、前記絶縁膜を貫通して前記基板接続端子と前記チップ接続端子とを連結させる配線を含む。したがって、半導体パッケージの信頼性を向上させる同時に配線自由度を増加させ得る。【選択図】図２
2013026625.tif 000002
【特許請求の範囲】
【請求項１】
基板接続端子を含む基板と、
前記基板の上に積層され、チップ接続端子を含む少なくとも１つの半導体チップと、
前記基板と前記半導体チップとの少なくとも一部を覆う第１絶縁膜と、
前記第１絶縁膜を貫通して前記基板接続端子と前記チップ接続端子とを連結させる配線と、を含む半導体パッケージ。
【請求項２】
前記第１絶縁膜は高分子膜と前記高分子膜の中に分散された金属含有粒子とを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記配線は無電解鍍金膜を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１絶縁膜はリセスされた領域と、前記基板接続端子と、前記チップ接続端子とを露出させるホールを含み、
前記配線は前記リセスされた領域と前記ホールとの中に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記リセスされた領域の側面と底、そして前記ホールの側面の表面粗さは前記第１絶縁膜の上部面の表面粗さより大きいことを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記半導体チップは、
前記チップ接続端子を一部露出させる開口部を含む保護膜と、
前記開口部の内に配置され、前記チップ接続端子と接するレーザー阻止パターンをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記レーザー阻止パターンは金、ニッケル、鉛を含むグループから選択される少なくとも１つを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記半導体チップの個数は２つ以上であり、前記基板の上で前記半導体チップの端部は階段形態をなし、
前記第１絶縁膜は延長されて前記半導体チップの上部面、側面、及び下部面と前記基板の上部面とをコンフォーマルに覆うことを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記半導体チップは、前記第１絶縁膜の下部で前記配線と垂直的に重畳されるように位置し、前記配線と絶縁されたダミーチップ接続端子をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
１つの半導体チップは、複数個のチップ接続端子を含み、
前記第１絶縁膜は延長されて隣接するチップ接続端子と同時に接することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１１】
前記基板接続端子は第１基板接続端子と第２基板接続端子とを含み、
前記チップ接続端子は第１チップ接続端子と第２チップ接続端子とを含み、
前記配線は前記第１基板接続端子と前記第１チップ接続端子を連結させる第１配線と、  前記第２基板接続端子と前記第２チップ接続端子とを連結させる第２配線と、を含み、
前記第１絶縁膜は前記第１配線下部に配置される下部絶縁膜と、前記第１配線と前記第２配線との間に配置される中間絶縁膜と、を含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１２】
前記配線に隣接する前記第１絶縁膜、前記少なくとも１つの半導体チップ及び前記基板を覆う第２絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１３】
前記半導体チップの個数は２つ以上であり、前記基板の上で前記半導体チップの端部は階段形態をなし、前記チップ接続端子は前記半導体チップの端部に配置されて露出され、
前記第１絶縁膜は前記半導体チップの端部を覆い、前記チップ接続端子を露出させ、
前記配線は前記第１絶縁膜の上に配置され、前記チップ接続端子を連結し、
前記第２絶縁膜は前記配線に覆わない前記第１絶縁膜と前記半導体チップの上部面、側面、及び下部面と前記基板の上部面とをコンフォーマルに覆うことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１４】
前記第１絶縁膜はリセスされた領域と前記基板接続端子と前記チップ接続端子を露出させるホールを含み、
前記第２絶縁膜は前記リセスされた領域の側壁と整列される側壁を含むことを特徴とする請求項１３に記載の半導体パッケージ。
【請求項１５】
前記第２絶縁膜の側面の表面粗さは前記第２絶縁膜の上部面の表面粗さより大きいことを特徴とする請求項１４に記載の半導体パッケージ。
【請求項１６】
前記第２絶縁膜は金属含有粒子を包含しないことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１７】
前記第２絶縁膜はパリレン（ｐａｒｙｌｅｎｅ）、テフロン（登録商標）（ｔｅｆｌｏｎ）、エポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）の中で少なくとも１つであることを特徴とする請求項１６に記載の半導体パッケージ。
【請求項１８】
端部が階段形態をなるように積層され、各々のチップ接続端子を含む複数の半導体チップと、
前記複数の半導体チップの少なくとも端部を覆う一層の絶縁膜と、
前記少なくとも一層の絶縁膜を貫通して前記各々の半導体チップの前記チップ接続端子を連結させる配線と、を含む半導体パッケージ。
【請求項１９】
基板接続端子を含む基板を準備する段階と、
前記基板の上にチップ接続端子を含む少なくとも１つの半導体チップを積層する段階と、
前記基板接続端子と前記チップ接続端子とを覆うように、第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通して前記チップ接続端子と前記基板接続端子とを電気的に連結させる配線を形成する段階と、を含む半導体パッケージの製造方法。
【請求項２０】
前記配線を形成する段階は無電解鍍金法を利用することを特徴とする請求項１９に記載の半導体パッケージの製造方法。
【請求項２１】
前記第１絶縁膜は高分子膜と前記高分子膜の内に分散された金属含有粒子を含み、
前記配線を形成する前に、レーザーを照射して前記高分子膜を一部除去して前記第１絶縁膜の表面にリセスされた領域と前記チップ接続端子と前記基板接続端子を露出させるホールを形成する同時に、前記金属含有粒子を前記リセスされた領域と前記ホールと内に残す段階をさらに含むことを特徴とする請求項２０に記載の半導体パッケージの製造方法。
【請求項２２】
前記レーザーは前記金属含有粒子で非金属原子と金属との間の結合環を切って前記金属に構成されたシード膜を形成することを特徴とする請求項２１に記載の半導体パッケージの製造方法。
【請求項２３】
前記配線を形成する前に、
前記金属含有粒子の絶縁性物質を除去する前処理工程を進行して前記金属含有粒子を構成する金属に構成されたシード膜を形成する段階をさらに含むことを特徴とする請求項２２に記載の半導体パッケージの製造方法。
【請求項２４】
前記第１絶縁膜を形成する段階は、化学的気相蒸着工程を進行して前記半導体チップの上部面、側面、及び下部面と前記基板の上部面とをコンフォーマルに覆う前記第１絶縁膜を形成する段階を含み、
前記高分子はパリレン（ｐａｒｙｌｅｎｅ）を含むことを特徴とする請求項２３に記載の半導体パッケージの製造方法。
【請求項２５】
前記レーザーは赤外線レーザーであることを特徴とする請求項２２に記載の半導体パッケージの製造方法。
【請求項２６】
前記チップ接続端子の上にレーザー阻止パターンを形成する段階をさらに含み、前記レーザーを照射して前記チップ接続端子の上の前記レーザー阻止パターンが露出されることを特徴とする請求項２２に記載の半導体パッケージの製造方法。
【請求項２７】
前記方法は前記基板、前記少なくとも１つの半導体チップ、及び前記第１絶縁膜を覆う第２絶縁膜を形成する段階をさらに含み、
前記配線は前記第２絶縁膜と前記第１絶縁膜を貫通して形成されることを特徴とする請求項１９に記載の半導体パッケージの製造方法。
【請求項２８】
前記第２絶縁膜は金属含有粒子を包含しないことを特徴とする請求項２７に記載の半導体パッケージの製造方法。
【請求項２９】
前記第１絶縁膜は高分子膜と前記高分子膜の中に分散された金属含有粒子を含み、
前記方法は、前記配線を形成する前に、レーザーを照射して前記第２絶縁膜と前記高分子膜を一部除去して前記第１絶縁膜の表面にリセスされた領域と前記チップ接続端子と前記基板接続端子を露出させるホールを形成する同時に、前記金属含有粒子を前記リセスされた領域と前記ホールとの中に残す段階をさらに含むことを特徴とする請求項２８に記載の半導体パッケージの製造方法。  
【請求項３０】
第１チップ接続端子を含む第１半導体チップの上に第２チップ接続端子を含む第２半導体チップを積層する段階と、
前記第１チップ接続端子と前記第２チップ接続端子とを覆うように、少なくとも一層の絶縁膜を形成する段階と、
前記少なくとも一層の絶縁膜を貫通して前記第１チップ接続端子と前記第２チップ接続端子とを電気的に連結させる配線を形成する段階と、を含む半導体パッケージの製造方法。
【請求項３１】
基板と、
前記基板の上の少なくとも１つの半導体チップと、
前記基板と前記少なくとも１つの半導体チップの上の第１絶縁膜と、
前記第１絶縁膜を貫通する配線と、を含み、
前記基板は基板連結端子を含み、
前記少なくとも１つの半導体チップはチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる半導体パッケージ。
【請求項３２】
前記基板の上の２つ以上の半導体チップをさらに含み、
前記２つ以上の半導体チップの各々はチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる請求項３１に記載の半導体パッケージ。
【請求項３３】
請求項３１に記載の前記半導体パッケージを１つ以上含むパッケージモジュール。
【請求項３４】
請求項３１に記載の前記半導体パッケージを１つ以上含む電子装置。
【請求項３５】
請求項３１に記載の前記半導体パッケージを１つ以上含むメモリシステム。
【請求項３６】
基板を準備する段階と、
前記基板の上に２つ以上の半導体チップを積層する段階と、
前記基板と前記２つ以上の半導体チップとの上に第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通する配線を形成する段階と、を含み、
前記基板は基板連結端子を含み、
前記２つ以上の半導体チップの各々はチップ連結端子を含み、
前記第１絶縁膜は少なくとも前記基板連結端子と前記チップ連結端子とを覆い、
前記配線は前記基板連結端子と前記チップ連結端子とを電気的に連結させる半導体パッケージの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
電子産業の発達によって電子部品の高機能化、高速化及び小型化の要求が増大している。このような趨勢に対応して単一の種類の半導体チップではなく、様々な種類の半導体チップを１つの半導体パッケージの内に実装させることが要求されている。しかし、半導体チップの種類が互いに異なるので、その大きさ及び機能も全て異なり、１つの基板の上に実装すると水平的な大きさの増加や、ワイヤスイーピング（ｗｉｒｅ  ｓｗｅｅｐｉｎｇ）等の問題が発生する。また、ワイヤに使用される金の価格が高く、ワイヤ工程の時には長い時間が必要とされるので、生産性が低下する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，２０８，３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は配線の自由度を増加させ得る半導体パッケージを提供することにある。
【０００５】
本発明が解決しようとする他の課題は生産性を向上させることができる半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の半導体パッケージは、基板接続端子を含む基板と、前記基板の上に積層されチップ接続端子を含む少なくとも１つの半導体チップと、前記基板と前記半導体チップとの少なくとも一部を覆う第１絶縁膜と、前記第１絶縁膜を貫通して前記基板接続端子と前記チップ接続端子とを連結させる配線と、を含む。
【０００７】
前記第１絶縁膜は高分子膜と前記高分子膜の中に分散された金属含有粒子とを包含できる。
【０００８】
前記配線は無電解鍍金膜を包含できる。
【０００９】
前記第１絶縁膜はリセスされた領域と、前記基板接続端子と前記チップ接続端子とを露出させるホールとを含み、前記配線は前記リセスされた領域および前記ホールの中に配置され得る。
【００１０】
前記リセスされた領域の側面と底、そして前記ホールの側面の表面粗さは前記第１絶縁膜の上部面の表面粗さより大きくなり得る。
【００１１】
前記半導体チップは、前記チップ接続端子を一部露出させる開口部を含む保護膜と、前記開口部の中に配置され、前記チップ接続端子と接するレーザー阻止パターンと、をさらに包含できる。
【００１２】
前記レーザー阻止パターンは金、ニッケル及び鉛を含むグループから選択される少なくとも１つを包含できる。
【００１３】
一実施形態において、前記半導体チップの個数は２つ以上であり、前記基板の上で前記半導体チップの端部は階段形態をなし、前記第１絶縁膜は延長されて前記半導体チップの上部面、側面及び下部面と前記基板の上部面をコンフォーマルに覆うことができる。
【００１４】
前記半導体チップは、前記第１絶縁膜下部で前記配線と垂直的に重畳されるように位置し、前記配線と絶縁されたダミーチップ接続端子をさらに包含できる。
【００１５】
１つの半導体チップは複数個のチップ接続端子を包含でき、前記第１絶縁膜は延長されて隣接するチップ接続端子と同時に接することができる。
【００１６】
他の実施形態において、前記基板接続端子は第１基板接続端子と第２基板接続端子を含み、前記チップ接続端子は第１チップ接続端子と第２チップ接続端子を含み、前記配線は前記第１基板接続端子と前記第１チップ接続端子を連結させる第１配線と、前記第２基板接続端子と前記第２チップ接続端子を連結させる第２配線を含み、前記第１絶縁膜は前記第１配線下部に配置される下部絶縁膜と、前記第１配線と前記第２配線との間に配置される中間絶縁膜を包含できる。
【００１７】
その他の実施形態において、前記半導体パッケージは前記配線に隣接する前記第１絶縁膜、前記少なくとも１つの半導体チップ及び前記基板を覆う第２絶縁膜をさらに包含できる。
【００１８】
具体的な実施形態において、前記半導体チップの個数は２つ以上であり、前記基板の上で前記半導体チップの端部は階段形態をなし、前記チップ接続端子は前記半導体チップの端部に配置されて露出され、前記第１絶縁膜は前記半導体チップの端部を覆い、前記チップ接続端子を露出させ、前記配線は前記第１絶縁膜の上に配置され、前記チップ接続端子を連結し、前記第２絶縁膜は前記配線によって覆われない前記第１絶縁膜と前記半導体チップの上部面、側面及び下部面と前記基板の上部面をコンフォーマルに覆うことができる。
【００１９】
前記第２絶縁膜は前記リセスされた領域の側壁と整列される側壁を包含できる。前記第２絶縁膜の側面の表面粗さは前記第２絶縁膜の上部面の表面粗さより大きくなり得る。
【００２０】
前記第２絶縁膜は望ましくは金属含有粒子を包含しない。
【００２１】
前記第２絶縁膜はパリレン（ｐａｒｙｌｅｎｅ）、テフロン（登録商標）（ｔｅｆｌｏｎ）、エポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）の中の少なくとも１つであり得る。
【００２２】
本発明の一実施形態による半導体パッケージは、端部が階段形態をなすように積層され、各々チップ接続端子を含む半導体チップと、前記半導体チップの少なくとも端部を覆う少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜を貫通して前記各々の半導体チップの前記チップ接続端子を連結させる配線を含む。
【００２３】
前記他の課題を達成するための本発明による半導体パッケージの製造方法は、基板接続端子を含む基板を準備する段階と、前記基板の上にチップ接続端子を含む少なくとも１つの半導体チップを積層する段階と、前記基板接続端子と前記チップ接続端子を覆うように、第１絶縁膜を形成する段階と、前記第１絶縁膜を貫通して前記チップ接続端子と前記基板接続端子を電気的に連結させる配線を形成する段階を含む。
【００２４】
前記配線を形成する段階は無電解鍍金法を利用することができる。
【００２５】
前記第１絶縁膜は高分子膜と前記高分子膜の中に分散された金属含有粒子を包含でき、前記方法は前記配線を形成する前に、レーザーを照射して前記高分子膜を一部除去して前記第１絶縁膜の表面にリセスされた領域と前記チップ接続端子と前記基板接続端子を露出させるホールを形成すると同時に、前記金属含有粒子を前記リセスされた領域と前記ホールの中に残す段階をさらに包含できる。
【００２６】
前記レーザーは前記金属含有粒子の非金属原子と金属との間の結合環を切って前記金属に構成されたシード膜を形成できる。
【００２７】
前記方法は、前記配線を形成する前に、前記金属含有粒子の絶縁性物質を除去する前処理工程を進行して前記金属含有粒子を構成する金属に構成されたシード膜を形成する段階をさらに包含できる。
【００２８】
前記第１絶縁膜を形成する段階は、化学的気相蒸着工程を進行して前記半導体チップの上部面、側面及び下部面と前記基板の上部面をコンフォーマルに覆う前記第１絶縁膜を形成する段階を包含でき、前記高分子はパリレン（ｐａｒｙｌｅｎｅ）を包含できる。
【００２９】
前記レーザーは望ましくは赤外線レーザーである。
【００３０】
前記方法は、前記チップ接続端子の上にレーザー阻止パターンを形成する段階をさらに包含でき、前記レーザーを照射して前記チップ接続端子の上の前記レーザー阻止パターンが露出され得る。
【００３１】
前記方法は前記基板、前記少なくとも１つの半導体チップ及び前記第１絶縁膜を覆う第２絶縁膜を形成する段階をさらに包含でき、前記配線は前記第２絶縁膜と前記第１絶縁膜を貫通して形成され得る。
【００３２】
前記レーザーを照射して前記第２絶縁膜と前記高分子膜を一部除去して前記第１絶縁膜の表面にリセスされた領域と前記チップ接続端子と前記基板接続端子を露出させるホールを形成する同時に、前記金属含有粒子を前記リセスされた領域と前記ホールの中に残留させ得る。
【００３３】
本発明の一実施形態による半導体パッケージの製造方法は、第１チップ接続端子を含む第１半導体チップの上に第２チップ接続端子を含む第２半導体チップを積層する段階と、前記第１チップ接続端子と前記第２チップ接続端子を覆うように、絶縁膜を形成する段階と、前記絶縁膜を貫通して前記第１チップ接続端子と前記第２チップ接続端子を電気的に連結させる配線を形成する段階を包含できる。
【発明の効果】
【００３４】
本発明の一実施形態による半導体パッケージで、絶縁膜のリセスされた領域の側壁と底、そして前記ホールの内壁の表面が粗さを有するので、配線と前記絶縁膜との間の接着力が向上され得る。また、前記絶縁膜は延長されて隣接するチップ接続端子及び基板接続端子を全て連結するように、半導体チップ及びパッケージ基板の端部を覆って保護するので、半導体パッケージの信頼性を向上させ得る。また、前記配線が前記絶縁膜の上に配置されるので、配線自由度を増加させ得る。また、ワイヤを使用しないので、ワイヤに主に使用される金を使用しなくて経済的である。
【００３５】
また、本発明で配線が無電解鍍金で形成されるので、ストリップ／パネルレベルの配置工程（ｓｔｒｉｐ／ｐａｎｅｌ−ｌｅｖｅｌ  ｂａｔｃｈ  ｐｒｏｃｅｓｓ）が可能であり生産性を最大化できる。
【００３６】
本発明の他の実施形態による半導体パッケージは、金属含有粒子を含む第１絶縁膜と、前記第１絶縁膜を覆うが、金属含有粒子を包含しない第２絶縁膜を含む。前記第２絶縁膜によって前記第１絶縁膜の金属含有粒子が露出されない。無電解鍍金の時前記金属含有粒子が望まない領域の表面に露出される場合、僅かに金属が析出される可能性があり、金属が析出された領域に望まない鍍金層が形成される恐れがある。しかし、前記第２絶縁膜が前記第１絶縁膜を覆うので、前記金属含有粒子が表面に露出される恐れが無くなり、ブリッジ（ｂｒｉｄｇｅ）又はショート（ｓｈｏｒｔ）不良を防止することができる。また前記第２絶縁膜が前記半導体チップと前記基板を全て覆って、無電解鍍金の時、化学的アタック（ａｔｔａｃｋ）から前記半導体チップと前記基板とを全て保護することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態１による半導体パッケージのレイアウトである。
【図２】図１をＩ−Ｉ’線に沿って切断した断面図である。
【図３Ａ】図２の‘Ａ’部分を拡大した断面図である。
【図３Ｂ】図２の‘Ｂ’部分を拡大した断面図である。
【図４】本発明の一実験例にしたがって製造された半導体パッケージの一部分を拡大した断面写真を示す。
【図５】図２の断面を有する半導体パッケージの製造方法を示す。
【図６】図２の断面を有する半導体パッケージの製造方法を示す。
【図７】図２の断面を有する半導体パッケージの製造方法を示す。
【図８】図２の断面を有する半導体パッケージの製造方法を示す。
【図９】図２の断面を有する半導体パッケージの製造方法を示す。
【図１０】図２の断面を有する半導体パッケージの製造方法を示す。
【図１１】図２の断面を有する半導体パッケージの製造方法を示す。
【図１２】図２の断面を有する半導体パッケージの製造方法を示す。
【図１３Ａ】図１２の‘Ａ’部分を拡大した断面図である。
【図１３Ｂ】図１２の‘Ｂ’部分を拡大した断面図である。
【図１４】本発明の実施形態２による半導体パッケージのレイアウトである。
【図１５】図１４をＩ−Ｉ’線に沿って切断した断面図である。
【図１６】本発明の実施形態３による半導体パッケージの断面図である。
【図１７】本発明の実施形態４による半導体パッケージのレイアウトである。
【図１８】図１７をＩ−Ｉ’線に沿って切断した断面図である。
【図１９】本発明の実施形態５による半導体パッケージの断面図である。
【図２０】本発明の実施形態６による半導体パッケージの断面図である。
【図２１】本発明の実施形態７による半導体パッケージの平面図である。
【図２２Ａ】図２１をＩ−Ｉ’線に沿って切断した断面図である。
【図２２Ｂ】図２１をＩＩ−ＩＩ’線に沿って切断した断面図である。
【図２３】図２２Ａの‘Ｃ’部分を拡大した拡大図である。
【図２４】図２２Ａの断面を有する半導体パッケージを製造する過程を順次的に示す断面図である。
【図２５】図２２Ａの断面を有する半導体パッケージを製造する過程を順次的に示す断面図である。
【図２６】図２２Ａの断面を有する半導体パッケージを製造する過程を順次的に示す断面図である。
【図２７】図２６の‘Ｃ’部分を拡大した拡大図である。
【図２８】本発明の技術が適用された半導体パッケージを含むパッケージモジュールの例を示す図面である。
【図２９】本発明の技術が適用された半導体パッケージを含む電子装置の例を示すブロック図である。
【図３０】本発明の技術が適用された半導体パッケージを含むメモリシステムの例を示すブロック図である。
【発明を実施するための形態】
【００３８】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもあり得る。むしろ、ここで紹介される実施形態は開示された内容が徹底であり完全になるように、そして当業者に本発明の思想が十分に伝達され得るように下記に提供されるものである。図面において、複数の層及び領域の厚さは明確性を期するために誇張されている。また、層が他の層又は基板“上”にあると言及される場合にそれは他の層又は基板の上に直接形成されるか、又はそれらの間に第３の層が介在されることもあり得る。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
【００３９】
＜実施形態１＞
図１は本発明の実施形態１による半導体パッケージのレイアウトである。図２は図１をＩ−Ｉ’線に沿って切断した断面図である。図３Ａ及び図３Ｂは各々図２の‘Ａ’部分と‘Ｂ’部分とを拡大した断面図である。
【００４０】
図１及び図２を参照すれば、本実施形態１による半導体パッケージ１００では、パッケージ基板２０の上に複数個の半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄが積層される。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄは下から上に第１半導体チップ１０ａ、第２半導体チップ１０ｂ、第３半導体チップ１０ｃ、及び第４半導体チップ１０ｄを包含できる。本実施形態で前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄは互いに同一であり得る。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄは各々のチップボディー１を含む。前記チップボディー１は半導体基板と、その上に形成された回路パターン及びこれを覆う層間絶縁膜を包含できる。前記チップボディー１は互いに対向された第１面１ａと第２面１ｂとを含む。前記第１面１ａには複数の第１チップ接続端子３ａと第２チップ接続端子３ｂとが配置される。前記第１チップ接続端子３ａと前記第２チップ接続端子３ｂとは前記チップボディー１で前記層間絶縁膜の最上端に配置される導電パッドに対応され得る。前記第１チップ接続端子３ａは接地ピン（Ｇｒｏｕｎｄ  ｐｉｎ）、電源ピン（Ｐｏｗｅｒ  ｐｉｎ）、データピン（ｄａｔａ  ｐｉｎ）、アドレスピン（Ａｄｄｒｅｓｓ  ｐｉｎ）、及びコマンドピン（Ｃｏｍｍａｎｄ  ｐｉｎ）等を包含できる。前記第２チップ接続端子３ｂはチップ作動ピン（Ｃｈｉｐ  ｅｎａｂｌｅ  ｐｉｎ）に対応され得る。前記第１半導体チップ１０ａの前記第２チップ接続端子３ｂは第１チップ作動ピン３ｂａに対応され得る。前記第２半導体チップ１０ｂの前記第２チップ接続端子３ｂは第２チップ作動ピン３ｂｂに対応され得る。前記第３半導体チップ１０ｃの前記第２チップ接続端子３ｂは第３チップ作動ピン３ｂｃに対応され得る。前記第４半導体チップ１０ｄの前記第２チップ接続端子３ｂは第４チップ作動ピン３ｂｄに対応され得る。
【００４１】
前記第１面１ａには保護膜５が配置される。前記保護膜５は前記チップ接続端子３ａ、３ｂを露出させる第１ホール７を含む。前記第１ホール７の中には前記チップ接続端子３ａ、３ｂと接するレーザー阻止パターン１１が配置される。前記レーザー阻止パターン１１はレーザーのエネルギーを吸収せず、反射させ得ると同時に導電性を有する物質で形成され得る。例えば、前記レーザー阻止パターン１１はニッケルＮｉ、鉛Ｐｄ、金Ａｕ等を含むグループから選択される少なくとも１つの物質を包含できる。前記第２面１ｂには接着膜９が配置される。前記接着膜９は前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄと前記パッケージ基板２０とを互いに接着させる役割を果たす。
【００４２】
前記パッケージ基板２０には第１基板接続端子２２ａと第２基板接続端子２２ｂとが配置される。前記第１基板接続端子２２ａと第２基板接続端子２２ｂとは望ましくは前記レーザー阻止パターン１１と同一である物質を包含できる。前記第１基板接続端子２２ａは前記第１チップ接続端子３ａと連結され得る。前記第２基板接続端子２２ｂは第１半導体チップ１０ａを選択する第１チップ作動基板ピン２２ｂａ、第２半導体チップ１０ｂを選択する第２チップ作動基板ピン２２ｂｂ、第３半導体チップ１０ｃを選択する第３チップ作動基板ピン２２ｂｃ、及び第４半導体チップ１０ｄを選択する第４チップ作動基板ピン２２ｂｄを包含できる。
【００４３】
図１、図２、図３Ａ、及び図３Ｂを参照すれば、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの端部と前記パッケージ基板２０の端部とは絶縁膜３０で覆われる。前記絶縁膜３０は延長されて隣接する前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを全て連結することができる。前記絶縁膜３０は高分子膜３１と前記高分子膜３１に分散された金属含有粒子３２とを包含できる。前記高分子膜３１は多様であり、例えばエポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）、又はパリレン（ｐａｒｙｌｅｎｅ）等であり得る。前記金属含有粒子３２は金属酸化物、金属窒化物、金属炭化物、又は金属硫化物であるか、又は絶縁性物質でコーティングされた金属粒子であり得る。前記金属含有粒子３２に含まれる金属は、例えばアルミニウム、マグネシウム、鉄、マンガン、銅、クロム、コバルト、ニッケル等多様であり得る。
【００４４】
前記絶縁膜３０は前記チップ接続端子３ａ、３ｂを一部露出させる第１ホールＨ１と前記基板接続端子２２ａ、２２ｂを一部露出させる第２ホールＨ２とを含む。また、前記絶縁膜３０は上部面３０ｕｓと段差になったリセスされた領域Ｒとを有する。前記リセスされた領域Ｒは前記第１ホールＨ１と前記第２ホールＨ２とを連結するライン形態に形成される。前記リセスされた領域Ｒの側壁３０ｒｓと底３０ｒｂ、そして前記ホールＨ１、Ｈ２の内壁３０ｒｈの表面は粗さを有する（図２で、点線で示す）。即ち、前記リセスされた領域Ｒの側壁３０ｒｓと底３０ｒｂ、そして前記ホールＨ１、Ｈ２の内壁３０ｒｈの表面は平らでなく、凸凹形状で屈曲されている。前記リセスされた領域Ｒの側壁３０ｒｓと底３０ｒｂ、そして前記ホールＨ１、Ｈ２の内壁３０ｒｈの表面粗さは前記絶縁膜３０の前記上部面３０ｕｓの表面粗さより大きい。
【００４５】
前記リセスされた領域Ｒと前記ホールＨ１、Ｈ２との内には配線４０ａ、４０ｂが配置される。前記配線４０ａ、４０ｂは前記絶縁膜３０の上部面３０ｕｓより突出され得る。前記配線４０ａ、４０ｂは少なくとも無電解鍍金で形成された銅を包含できる。前記配線４０ａ、４０ｂは前記銅膜の上に配置されるニッケル／鉛膜をさらに包含できる。前記配線４０ａ、４０ｂは第１配線４０ａと第２配線４０ｂとを含む。前記第１配線４０ａは１つの第１基板接続端子２２ａとこれに対応する各半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの第１チップ接続端子３ａとを連結させ得る。前記第２配線４０ｂは第１チップ選択配線４０ｂａ、第２チップ選択配線４０ｂｂ、第３チップ選択配線４０ｂｃ、及び第４チップ選択配線４０ｂｄを含む。前記第１チップ選択配線４０ｂａは第１チップ作動基板ピン２２ｂａと第１チップ作動ピン３ｂａとを連結させる。前記第２チップ選択配線４０ｂｂは第２チップ作動基板ピン２２ｂｂと第２チップ作動ピン３ｂｂとを連結させる。前記第３チップ選択配線４０ｂｃは第３チップ作動基板ピン２２ｂｃと第３チップ作動ピン３ｂｃとを連結させる。前記第４チップ選択配線４０ｂｄは第４チップ作動基板ピン２２ｂｄと第２チップ作動ピン３ｂｄとを連結させる。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０はモールド膜５０で覆われ得る。
【００４６】
前記半導体パッケージ１００で、前記リセスされた領域Ｒの側壁３０ｒｓと底３０ｒｂ、そして前記ホールＨ１、Ｈ２の内壁３０ｒｈの表面が粗さを有するので、前記配線４０ａ、４０ｂと前記絶縁膜３０との間の接着力が向上され得る。また、前記絶縁膜３０は延長されて隣接する前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを全て連結するように、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０の端部を覆って保護するので、前記半導体パッケージ１００の信頼性を向上させ得る。また、前記配線４０ａ、４０ｂが前記絶縁膜３０の上に配置されるので、ワイヤボンディング方式でワイヤスイーピングに伴う問題を解決でき、配線自由度を増加させ得る。また、前記半導体パッケージ１００ではワイヤを使用しないので、ワイヤとして主に使用される金を必要としないので、経済的である。
【００４７】
前記絶縁膜３０と前記配線４０ａ、４０ｂとの間には前記金属含有粒子３２を構成する金属で成されるシード膜が配置される。しかし、前記金属含有粒子３２の大きさは非常に小さい（概ね金属原子の大きさに該当する）。
【００４８】
図４は本発明の一実験例にしたがって製造された半導体パッケージの一部分を拡大した断面写真を示す。図４を参照すれば、絶縁膜の表面が非常に荒く形成されていることが分かる。図４でもシード膜を区別するのが難しいことが分かる。したがって、図３Ａ及び図３Ｂで、前記シード膜に対する図示を省略した。
【００４９】
図５乃至図１２は図２の断面を有する半導体パッケージの製造方法を示す。図１３Ａ及び図１３Ｂは各々図１２の‘Ａ’部分と‘Ｂ’部分とを拡大した断面図である。
【００５０】
図５を参照すれば、ウエハーの上にトランジスター、配線、及び層間絶縁膜を形成してチップボディー１を形成する。前記チップボディー１は互いに対向される第１面１ａと第２面１ｂとを含む。前記第１面１ａにチップ接続端子３ａ、３ｂを形成する。前記第１面１ａの上に前記チップ接続端子３ａ、３ｂを露出させる開口部７を含む保護膜５を形成する。前記チップ接続端子３ａ、３ｂはアルミニウム膜で形成され得る。
【００５１】
図６を参照すれば、グラインド（ｇｒｉｎｄ）工程を進行して前記チップボディー１の第２面１ｂに隣接するウエハーを一部除去する。したがって、前記チップボディー１の厚さを薄くすることができる。
【００５２】
図７を参照すれば、前記チップボディー１の第２面１ｂに接着膜９を形成する。そして、前記ウエハーを切断してチップ別に分離させるウエハー切断（ｗａｆｅｒ  ｓａｗｉｎｇ）工程を進行する。したがって、半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄが形成される。
【００５３】
図８を参照すれば、パッケージ基板２０の上に前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄを積層する。前記パッケージ基板２０はストリップレベル（ｓｔｒｉｐ  ｌｅｖｅｌ）又はパネルレベル（ｐａｎｅｌ  ｌｅｖｅｌ）基板であるか、又はこれを切断した単位パッケージ基板に該当され得る。前記パッケージ基板２０には基板接続端子２２ａ、２２ｂが配置される。前記基板接続端子２２ａ、２２ｂは金、ニッケル、鉛を含むグループから選択される少なくとも１つの物質を包含できる。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの端部が階段形態をなすように積層して前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを露出させる。前記接着膜９によって、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０は互いに分離されず、接着される。
【００５４】
図９を参照すれば、無電解鍍金を実施して前記開口部７によって露出された前記チップ接続端子３ａ、３ｂの上にレーザー阻止パターン１１を形成する。前記レーザー阻止パターン１１は、例えば金、ニッケル、鉛を含むグループから選択される少なくとも１つの物質で形成され得る。前記レーザー阻止パターン１１を形成するために前記パッケージ基板２０を無電解鍍金用バッチ式反応槽に浸漬してよい。前記レーザー阻止パターン１１は前記ウエハー切断工程の前に形成され得る。前記無電解鍍金はストリップレベル又はパネルレベルで実施できる。即ち、前記パッケージ基板２０がストリップ又はパネルレベルのパッケージ基板に該当するか、又は単位パッケージ基板であってもストリップ又はパネルレベルで一緒に付けて実施できる。これとように、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄを前記パッケージ基板２０の上に積層した後に、ストリップ／パネルレベルで前記レーザー阻止パターン１１を形成する場合が、前記ウエハー切断工程を進行する前に形成する場合より、収率を増大させ得る。前記基板接続端子２２ａ、２２ｂが金で形成された場合、前記基板接続端子２２ａ、２２ｂの上で前記レーザー阻止パターン１１は形成されないこともあり得る。
【００５５】
図１０を参照すれば、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０の端部を覆うように絶縁膜３０を形成する。前記絶縁膜３０は隣接する前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを全て連結するように、広く形成され得る。本実施形態で前記絶縁膜３０はインクジェッティング（ｉｎｋｊｅｔｔｉｎｇ）やスプレーコーティング（ｓｐｒａｙ  ｃｏａｔｉｎｇ）方式で形成され得る。前記絶縁膜３０がインクジェッティングやスプレーコーティング方式で形成される場合、望む領域のみを選択的に形成するのが容易である。前記絶縁膜３０は高分子膜とこれに分散された金属含有粒子とを包含できる。前記高分子膜は、例えばエポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）又はパリレン（ｐａｒｙｌｅｎｅ）等であり得る。前記金属含有粒子は金属酸化物、金属窒化物、金属炭化物、又は金属硫化物であるか、又は絶縁性物質でコーティングされた金属粒子であり得る。前記金属含有粒子に含まれる金属は例えば、アルミニウム、マグネシウム、鉄、マンガン、銅、クロム、コバルト、ニッケル等多様であり得る。前記絶縁膜３０をインクジェッティングやスプレーコーティング方式で形成するために前記高分子を溶解させる溶媒等を包含できる。また前記溶媒を蒸発させるための乾燥過程が遂行できる。
【００５６】
図１１、図１２、図１３Ａ、及び図１３Ｂを参照すれば、レーザーを照射して前記絶縁膜３０の表面を活性化させると同時に、前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを露出させるホールＨ１、Ｈ２を形成する。前記絶縁膜３０の表面を活性化し、前記ホールＨ１、Ｈ２を形成する過程では前記レーザーで前記絶縁膜３０に含まれた高分子膜３１を燃焼させて除去できる。したがって、図１１の絶縁膜の上部の一部３０ｗが除去される。前記レーザーは望ましくは赤外線（ｉｎｆｒａｒｅｄ）レーザー（波長約１０６４ｎｍ）であり得る。前記レーザーは約５Ｗ（ワット）以下の強度で照射されてよく、前記高分子膜３１の燃焼が可能である程度の温度になるように照射され得る。前記高分子膜３１がエポキシモールド化合物である場合、前記高分子膜３１が約３００〜５００℃温度になるように前記レーザーが照射され得る。前記レーザーによって前記高分子膜３１が燃焼して前記絶縁膜３０の上部にはリセスされた領域ＲとホールＨ１、Ｈ２とが形成される。前記リセスされた領域Ｒの側壁３０ｒｓと底３２ｂ、そして前記ホールＨ１、Ｈ２の側壁３０ｒｈは粗さを有するように形成される。そして、前記リセスされた領域Ｒの側壁３０ｒｓと底３２ｒｂ、そして前記ホールＨ１、Ｈ２の側壁３０ｒｈと底とには前記レーザーによって燃焼されない金属含有粒子３２が残る。前記レーザーによって前記金属含有粒子３２で金属とこれに結合された非金属原子（酸素、窒素、炭素又は硫黄原子）との間の結合環が切れられ得る。この時、前記非金属原子を含む化合物は蒸発され得、金属が露出された状態で残ることができる。又は、前記金属含有粒子３２が絶縁性物質でコーティングされた金属粒子である場合、絶縁性物質でコーティングされた前記金属含有粒子３２が残ることができる。このように、レーザーで高分子膜３１の一部を燃焼させて除去し、金属含有粒子３２を露出させる過程を、前記絶縁膜３０を活性化させることと称する。前記残った金属含有粒子３２は後続の配線４０ａ、４０ｂを無電解鍍金で形成するためのシード膜になり得る。
【００５７】
再び、図２、図３Ａ、及び図３Ｂを参照すれば、前記金属含有粒子３２が露出された状態で無電解鍍金を実施して配線４０ａ、４０ｂを形成する。これを行うために前記パッケージ基板２０を無電解鍍金用バッチ式反応槽に浸漬してよい。前記無電解鍍金はストリップレベル又はパネルレベルで実施できる。即ち、前記パッケージ基板２０がストリップ又はパネルレベルのパッケージ基板に該当するか、又は単位パッケージ基板であってもストリップ又はパネルレベルで一緒に付けて実施できる。このように、ストリップ／パネルレベルの配置工程（ｓｔｒｉｐ／ｐａｎｅｌ−ｌｅｖｅｌ  ｂａｔｃｈ  ｐｒｏｃｅｓｓ）が可能なので、収率が増加され、生産性を最大化できる。
【００５８】
前記無電解鍍金を実施する前の前処理過程で前記金属含有粒子３２の絶縁性物質を除去できる。仮に、前記金属含有粒子３２が酸化膜でコーティングされた金属粒子である場合、フッ酸を利用して前記酸化膜を除去できる。したがって、前記金属含有粒子３２の絶縁性物質は除去され、純粋な金属のみが残って無電解鍍金のためのシード膜が形成され得る。そして、前記無電解鍍金を実施して前記リセスされた領域Ｒと前記ホールＨ１、Ｈ２との中に選択的に前記配線４０ａ、４０ｂを形成する。後続的にモールド膜５０を形成して図２の半導体パッケージ１００を形成できる。前記パッケージ基板２０がストリップ／パネルレベルである場合、後続過程として単位パッケージに分離する工程が追加され得る。
【００５９】
図１３Ａ及び図１３Ｂで前記金属含有粒子３２は理解を助けるために拡大図示された。しかし、前記金属含有粒子３２の大きさは非常に小さいので（概ね金属原子の大きさに該当する）、最終拡大構造である図３Ａ及び図３Ｂで前記金属含有粒子３２に対する図示は省略された。
【００６０】
ワイヤボンディング工程はワイヤをボンディングすることに多くの時間を要するが、本発明ではワイヤボンディング工程を適用せず、前記配線４０ａ、４０ｂが無電解鍍金で形成されるので、ストリップ／パネルレベルの配置工程（ｓｔｒｉｐ／ｐａｎｅｌ−ｌｅｖｅｌ  ｂａｔｃｈ  ｐｒｏｃｅｓｓ）が可能であり、ワイヤボンディングに比べて相対的に短い時間が必要とされ、生産性を最大化できる。
【００６１】
＜実施形態２＞
図１４は本発明の実施形態２による半導体パッケージのレイアウトである。図１５は図１４をＩ−Ｉ’線に沿って切断した断面図である。
【００６２】
図１４及び図１５を参照すれば、本実施形態２による半導体パッケージ１０１で絶縁膜３０がスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）方式で形成され得る。前記絶縁膜３０がスピンコーティング方式で形成されるので、前記絶縁膜３０は半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの側面を全て覆い、最も高く位置する前記第４半導体チップ１０ｄの上部面を全て覆うことができる。さらに、前記絶縁膜３０は前記第４半導体チップ１０ｄの下部のパッケージ基板２０の上部面も覆うことができる。前記絶縁膜３０が前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０を覆う面積が広くなるほど、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０をさらに保護することができる。例えば、配線を形成するための無電解鍍金工程で電解槽の中に前記パッケージ基板２０を沈める時、電解液による化学的な攻撃から前記絶縁膜３０は前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０を保護することができる。その他の構造及び形成過程は実施形態１と同一／類似であり得る。
【００６３】
＜実施形態３＞
図１６は本発明の実施形態３による半導体パッケージの断面図である。
【００６４】
図１６を参照すれば、本実施形態２による半導体パッケージ１０２で絶縁膜３０は半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの側面及び下部面及び上部面とパッケージ基板２０の上部面とをコンフォーマルに覆う。前記絶縁膜３０はスピンコーティングで形成されることもあり得るが、この時、望ましくは化学的気相蒸着方式で形成され得る。この時、前記絶縁膜３０に含まれる高分子膜はパリレン（ｐａｒｙｌｅｎｅ）で形成され得る。前記絶縁膜３０が前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０の露出される面を全てコンフォーマルに覆うので、無電解鍍金工程で電解液による化学的な攻撃から安全に前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄ及び前記パッケージ基板２０を保護することができる。その他の構造及び形成過程は実施形態１と同一／類似であり得る。
【００６５】
＜実施形態４＞
図１７は本発明の実施形態４による半導体パッケージのレイアウトである。図１８は図１７をＩ−Ｉ’線に沿って切断した断面図である。
【００６６】
図１７及び図１８を参照すれば、本実施形態４による半導体パッケージ１０３では互いに異なる種類の半導体チップが積層される。パッケージ基板２０の上に第１半導体チップ５５と第２半導体チップ６０とが積層される。前記第２半導体チップ６０の大きさは第１半導体チップ５５の大きさより小さい。前記第１半導体チップ５５は前記第２半導体チップ６０と異なる種類のチップであり得る。例えば、前記第１半導体チップ５５はメモリチップであり、前記第２半導体チップ６０はロジックチップであり得る。また、前記第１半導体チップ５５はロジックチップであり、前記第２半導体チップ６０はメモリチップであり得る。前記第１半導体チップ５５は第１チップ接続端子５３ａ、第２チップ接続端子５３ｂ、及び第１ダミーチップ接続端子５３ｄを包含できる。前記第２半導体チップ６０は第３チップ接続端子６３ａ、第４チップ接続端子６３ｂ、及び第２ダミーチップ接続端子６３ｄを包含できる。前記パッケージ基板２０は第１基板接続端子２２ａ、第２基板接続端子２２ｂ、及びダミー基板接続端子２２ｄを包含できる。前記第１半導体チップ５５と前記第２半導体チップ６０とは各々チップ接続端子５３ａ、５３ｂ、６３ａ、６３ｂとダミーチップ接続端子５３ｄ、６３ｄとを露出させる開口部７を有する保護膜５を包含できる。前記開口部７の内にはレーザー阻止パターン１１が配置される。前記保護膜５と反対になる面に接着膜９が配置される。
【００６７】
続いて、前記半導体チップ５５、６０の端部と前記パッケージ基板２０の端部とは絶縁膜３０で覆われる。前記絶縁膜３０は実施形態１で説明したようにリセスされた領域ＲとホールＨ１、Ｈ２、Ｈ３とを含む。前記ホールＨ１、Ｈ２、Ｈ３は前記第１及び第２チップ接続端子５３ａ、５３ｂの上の前記レーザー阻止パターン１１を露出させる第１ホールＨ１、前記基板接続端子２２ａ、２２ｂを露出させる第２ホールＨ２、及び前記第３及び第４チップ接続端子６３ａ、６３ｂの上の前記レーザー阻止パターン１１を露出させる第３ホールＨ３を含む。前記リセスされた領域Ｒの側壁３０ｒｓと底３０ｒｂ及び前記ホールＨ１、Ｈ２、Ｈ３の側壁の表面は粗さを有する。そして、前記リセスされた領域Ｒと前記ホールＨ１、Ｈ２、Ｈ３の中に配線４１ａ、４１ｂ、４１ｃが配置されて前記チップ接続端子５３ａ、５３ｂ、６３ａ、６３ｂと前記基板接続端子２２ａ、２２ｂを連結させる。前記配線４１ａ、４１ｂ、４１ｃは第１配線４１ａ、第２配線４１ｂ及び第３配線４１ｃを含む。前記第１配線４１ａは前記第１チップ接続端子５３ａと前記第１基板接続端子２２ａとを連結させる。前記第２配線４１ｂは前記第３チップ接続端子６３ａと前記第２基板接続端子２２ｂとを連結させる。前記第３配線４１ｃは前記第２チップ接続端子５３ｂと第４チップ接続端子６３ｂとを連結させる。図１８を参照すれば、前記第２配線４１ｂは前記絶縁膜３０の上に配置され、前記第２ホールＨ２と第３ホールＨ３とを通じて前記第２基板接続端子２２ｂと第３チップ接続端子６３ａとを連結させる。この時、前記第２配線４１ｂの下部に第１ダミーチップ接続端子５３ｄが配置される。しかし、前記第１ダミーチップ接続端子５３ｄは前記絶縁膜３０によって前記第２配線４１ｂと連結されない。このように、異種チップが積層される場合、前記絶縁膜３０によって配線自由度が増加され得る。
【００６８】
＜実施形態５＞
図１９は本発明の実施形態５による半導体パッケージの断面図である。
【００６９】
図１９を参照すれば、本実施形態５による半導体パッケージ１０４ではパッケージ基板２０の上に１つの半導体チップ１０が実装される。前記パッケージ基板２０は側面に並べて配置された第１基板接続端子２２ａと第２基板接続端子２２ｂとを有することができる。前記半導体チップ１０の上部面には側面に並べて第１チップ接続端子３ａと第２チップ接続端子３ｂとが配置される。前記半導体チップ１０の上部面と側面、及び前記パッケージ基板２０の上部面は第１絶縁膜３０で覆われる。第１配線４０は前記第１絶縁膜３０の上に配置され、前記第１絶縁膜３０を貫通して前記第１チップ接続端子３ａと前記第１基板接続端子２２ａとを連結させる。前記第１配線４０と前記第１絶縁膜４０とは第２絶縁膜３５で覆われる。第２配線４５は前記第２絶縁膜３５の上に配置され、前記第２絶縁膜３５と前記第１絶縁膜３０とを貫通して前記第２基板接続端子２２ｂと前記第２チップ接続端子３ｂとを連結させる。前記第１絶縁膜３０と前記第２絶縁膜４０とは実施形態１の絶縁膜３０と同様に高分子膜とこれに分散された金属含有粒子とを含む。前記第１配線４０と前記第２配線４５とは無電解鍍金で形成される。前記第１配線４０と前記第１絶縁膜３０との間、前記第２配線４５と前記第２絶縁膜３５との間、そして前記第２配線４５と前記第１絶縁膜３０との間には前記金属含有粒子を構成する金属でなされたシード膜が配置され得る。前記第１配線４０と前記第２配線４５は垂直的に重畳され得るが、それらの間に介在された前記第２絶縁膜４０によって互いに電気的に絶縁される。したがって、配線自由度を増加させ得る。その他の構成及び製造過程は実施形態１と同一類似であり得る。
【００７０】
＜実施形態６＞
図２０は本発明の実施形態６による半導体パッケージの断面図である。
【００７１】
図２０を参照すれば、本実施形態６による半導体パッケージ１０５ではパッケージ基板２０の上に互いに異なる第１半導体チップ５５と第２半導体チップ６０とが積層されて実装される。前記第１半導体チップ５５は前記第２半導体チップ６０より広くて前記第２半導体チップ６０の下部に配置される。前記パッケージ基板２０は側面に並べて配置された第１基板接続端子２２ａと第２基板接続端子２２ｂとを有することができる。前記第１半導体チップ５５は第１チップ接続端子５３を含む。前記第２半導体チップ６０は第２チップ接続端子６３を含む。第１絶縁膜３０は前記第２半導体チップ６０の上部面と側面、前記第１半導体チップ５５の上部面と側面、そして前記パッケージ基板２０の上部面をコンフォーマルに覆う。第１配線４０は前記第１絶縁膜３０の上に配置され、前記第１絶縁膜３０を貫通して前記第１基板接続端子２２ａと前記第１チップ接続端子５３とを連結させる。前記第１配線４０と前記第１絶縁膜４０とは第２絶縁膜３５で覆われる。第２配線４５は前記第２絶縁膜３５の上に配置され、前記第２絶縁膜３５と前記第１絶縁膜３０とを貫通して前記第２基板接続端子２２ｂと前記第２チップ接続端子３ｂとを連結させる。前記パッケージ基板２０は側面に並べて配置された第１基板接続端子２２ａと第２基板接続端子２２ｂとを有することができる。したがって、配線自由度を増加させ得る。その他の構成及び製造過程は実施形態５と同一類似であり得る。
【００７２】
＜実施形態７＞
図２１は本発明の実施形態７による半導体パッケージの平面図である。図２２Ａ及び図２２Ｂは図２１を各々Ｉ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。図２３は図２２Ａの‘Ｃ’部分を拡大した拡大図である。
【００７３】
図２１、図２２Ａ、図２２Ｂ、及び図２３を参照すれば、本実施形態７による半導体パッケージ１０６は、図２の半導体パッケージ１００に第２絶縁膜７０が追加で配置された構造を有する。この時、図２の半導体パッケージ１００の絶縁膜３０は第１絶縁膜３０であると称され得る。
【００７４】
具体的には、本実施形態７による半導体パッケージ１０６では基板２０の上に半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの端部が階段形態をなし、積層され得る。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの端部にはチップ接続端子３ａとレーザー阻止パターン１１とが配置され得る。前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの端部は第１絶縁膜３０で覆われる。前記基板２０の上部面、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの上部面、側面及び下部面、そして前記第１絶縁膜３０は第２絶縁膜７０で覆われる。配線４０ａは前記第２絶縁膜７０と前記第１絶縁膜３０とを貫通して前記レーザー阻止パターン１１と接する。前記第１絶縁膜３０は高分子膜３１と金属含有粒子３２とを含む。前記第２絶縁膜７０は金属含有粒子３２を包含しない。前記第２絶縁膜７０は絶縁性物質で、例えばパリレン（ｐａｒｙｌｅｎｅ）、テフロン（登録商標）（ｔｅｆｌｏｎ）、エポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）の中の少なくとも１つを包含できる。前記第１絶縁膜３０はリセスされた領域ＲとホールＨ１とを包含できる。前記第２絶縁膜７０の側壁は前記リセスされた領域Ｒの側壁と整列される。前記第２絶縁膜７０の側壁の表面粗さは前記第２絶縁膜７０の表面粗さより大きくなり得る。前記配線４０ａの上部面は前記第２絶縁膜７０の上部面と同一であるか、或いは低いか、又は高い高さを有することができる。しかし、望ましくは前記配線４０ａの上部面は前記第２絶縁膜７０の上部面と同一であるか、或いはより低いことがあり得る。図２２Ｂを見れば、隣接する配線４０ａの間の空間は第１絶縁膜３０と第２絶縁膜７０とで満たされ得る。
【００７５】
その外の構成は実施形態１と同一／類似であり得る。
【００７６】
図２４乃至図２６は図２２Ａの断面を有する半導体パッケージを製造する過程を順次的に示す断面図である。図２７は図２６の‘Ｃ’部分を拡大した拡大図である。
【００７７】
図２４を参照すれば、図１０の状態で、前記基板２０の全面の上に第２絶縁膜７０を形成する。前記第２絶縁膜７０はコンフォーマルに形成され得る。前記第２絶縁膜７０は金属含有粒子３２を包含しない。前記第２絶縁膜７０は絶縁性物質で、例えばパリレン（ｐａｒｙｌｅｎｅ）、テフロン（登録商標）（ｔｅｆｌｏｎ）、エポキシモールド化合物（Ｅｐｏｘｙ  ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）の中で少なくとも１つに形成され得る。前記第２絶縁膜７０はＣＶＤ、スピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）、スプレーコーティング（ｓｐａｒｙ  ｃｏａｔｉｎｇ）及びディッピング（ｄｉｐｐｉｎｇ）等多様な方法で形成され得る。
【００７８】
図２５、図２６、及び図２７を参照すれば、レーザーを照射して前記第２絶縁膜７０の一部７０ｗと前記第１絶縁膜３０の一部３０ｗとを除去して前記チップ接続端子３ａ、３ｂ及び前記基板接続端子２２ａ、２２ｂを露出させるホールＨ１、Ｈ２を形成し、前記絶縁膜３０の表面を活性化させる。前記レーザーは望ましくは赤外線（ｉｎｆｒａｒｅｄ）レーザー（波長約１０６４ｎｍ）であり得る。前記レーザーは約５Ｗ（ワット）以下の強度で照射されてよく、前記第２絶縁膜７０と高分子膜３１とを燃焼することができる程度の温度になるように照射され得る。前記高分子膜３１がエポキシモールド化合物である場合、前記高分子膜３１が約３００〜５００℃温度になるように前記レーザーが照射され得る。前記レーザーによって前記高分子膜３１が燃焼されて前記第１絶縁膜３０の上部にはリセスされた領域ＲとホールＨ１、Ｈ２が形成される。この時、前記第２絶縁膜７０の側壁、前記リセスされた領域Ｒの側壁３０ｒｓと底３２ｂ、そして前記ホールＨ１、Ｈ２の側壁３０ｒｈは粗さを有するように形成される。そして、前記リセスされた領域Ｒの側壁３０ｒｓと底３２ｒｂ、そして前記ホールＨ１、Ｈ２の側壁３０ｒｈと底には前記レーザーによって燃焼されない金属含有粒子３２が残る。前記レーザーによって前記金属含有粒子３２で金属とこれに結合された非金属原子（酸素、窒素、炭素又は硫黄原子）との間の結合環が切れられる。この時前記非金属原子を含む化合物は蒸発され得、金属が露出された状態で残る。又は前記金属含有粒子３２が絶縁性物質でコーティングされた金属粒子である場合、絶縁性物質でコーティングされた前記金属含有粒子３２が残る。このように、レーザーで高分子膜３１の一部を燃焼して除去し、金属含有粒子３２を露出させる過程を、前記絶縁膜３０を活性化させることと称する。前記残った金属含有粒子３２は後続の配線４０ａ、４０ｂを無電解鍍金で形成するためのシード膜になり得る。前記第２絶縁膜７０は前記金属含有粒子７０を包含しないので、前記第２絶縁膜７０のいずれの表面の上にも前記金属含有粒子３２が存在しない。
【００７９】
再び図２１、図２２Ａ、及び図２２Ｂを参照すれば、実施形態１と同一／類似な方法で無電解鍍金を実施して配線４０ａ、４０ｂを形成する。この時、前記第２絶縁膜７０が前記配線４０ａ、４０ｂが形成される部分を除いて全て前記基板２０の上部面、前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄの上部面、側面及び下部面、そして前記第１絶縁膜３０を覆う。したがって、無電解鍍金の時、化学的アタック（ａｔｔａｃｋ）から前記半導体チップ１０ａ、１０ｂ、１０ｃ、１０ｄと前記基板２０とを全て保護することができる。また、無電解鍍金の時前記第２絶縁膜７０無しで前記第１絶縁膜３０が露出される場合、前記第１絶縁膜３０の他の領域（前記配線４０ａ、４０ｂが形成されない領域）の表面の上に前記金属含有粒子３２が露出され得る。このように前記金属含有粒子３２が露出される場合、僅かに金属が析出される可能性があり、金属が析出された領域に望まない鍍金層が形成される恐れがある。しかし、前記第２絶縁膜７０が前記第１絶縁膜３０を覆うので、前記金属含有粒子３２が表面に露出される恐れが無くなって、ブリッジ（ｂｒｉｄｇｅ）又はショート（ｓｈｏｒｔ）不良を防止することができる。
【００８０】
それ以外の製造方法は実施形態１と同一／類似であり得る。
【００８１】
上述した半導体パッケージ技術は多様な種類の半導体素子及びこれを具備するパッケージモジュールに適用され得る。
【００８２】
図２８は本発明の技術が適用された半導体パッケージを含むパッケージモジュールの例を示す図面である。図２８を参照すれば、パッケージモジュール１２００は半導体集積回路チップ１２２０及びＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）パッケージされた半導体集積回路チップ１２３０のような形態に提供され得る。本発明による半導体パッケージ技術が適用された半導体素子１２２０、１２３０を基板１２１０に設置することによって、前記パッケージモジュール１２００が形成され得る。前記パッケージモジュール１２００は基板１２１０の一側に具備された外部連結端子１２４０を通じて外部電子装置と連結され得る。
【００８３】
上述した半導体パッケージ技術は電子システムに適用され得る。図２９は本発明の技術が適用された半導体パッケージを含む電子装置の例を示すブロック図である。図２９を参照すれば、電子システム１３００は制御器１３１０、入出力装置１３２０、及び記憶装置１３３０を包含できる。前記制御器１３１０、入出力装置１３２０、及び記憶装置１３３０はバス（１３５０、ｂｕｓ）を通じて結合され得る。前記バス１３５０はデータが移動する通路であり得る。例えば、前記制御器１３１０は少なくとも１つのマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、及びこれらと同一な機能を遂行できる論理素子の中で少なくともいずれか１つを包含できる。前記制御器１３１０及び記憶装置１３３０は本発明による半導体パッケージを包含できる。前記入出力装置１３２０はキーパッド、キーボード及び表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）等から選択された少なくとも１つを包含できる。前記記憶装置３３０はデータを格納する装置である。前記記憶装置１３３０はデータ及び／又は前記制御器１３１０によって実行される命令語等を格納できる。前記記憶装置１３３０は揮発性記憶素子及び／又は不揮発性記憶素子を包含できる。又は、前記記憶装置１３３０はフラッシュメモリで形成され得る。例えば、モバイル機器やデスクトップコンピュータコンピューターのような情報処理システムに本発明の技術が適用されたフラッシュメモリが装着され得る。このようなフラッシュメモリは半導体ディスク装置（ＳＳＤ）で構成され得る。この場合、電子システム１３００は大容量のデータを前記フラッシュメモリシステムに安定的に格納できる。前記電子システム１３００は通信ネットワークへデータを伝送するか、或いは通信ネットワークからデータを受信するためのインターフェイス１３４０をさらに包含できる。前記インターフェイス１３４０は有無線形態であり得る。例えば、前記インターフェイス１３４０はアンテナ又は有無線トランシーバー等を包含できる。そして、図示しないが、前記電子システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、そして入出力装置等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【００８４】
前記電子システム１３００はモバイルシステム、個人用コンピューター、産業用コンピューター又は多様な機能を遂行するロジックシステム等に具現され得る。例えば、前記モバイルシステムは個人携帯用情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、携帯用コンピューター、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、無線フォン（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピューター、メモリカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｓｙｓｔｅｍ）そして情報伝送／受信システムの中のいずれか１つであり得る。前記電子システム１３００が無線通信を遂行できる装備である場合に、前記電子システム１３００はＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００のような３世代通信システムのような通信インターフェイスプロトコルで使用され得る。
【００８５】
上述した本発明の技術が適用された半導体素子はメモリカードの形態で提供され得る。図３０は本発明の技術が適用された半導体パッケージを含むメモリシステムの例を示すブロック図である。図３０を参照すれば、メモリカード１４００は不揮発性記憶素子１４１０及びメモリ制御器１４２０を包含できる。前記不揮発性記憶装置１４１０及び前記メモリ制御器１４２０はデータを格納するか、或いは格納されたデータを読出できる。前記不揮発性記憶装置１４１０は本発明による半導体パッケージ技術が適用された不揮発性記憶素子の中の少なくともいずれか１つを包含できる。前記メモリ制御器１４２０はホスト（ｈｏｓｔ）の読出し／書込み要請に応答して格納されたデータを読出するか、或いは、データを格納するように前記フラッシュ記憶装置１４１０を制御することができる。
【００８６】
以上の詳細な説明は本発明を例示することを目的とする。また、前述した内容は本発明の望ましい実施形態を示し説明するに過ぎず、本発明は多様な他の組み合わせ、変更及び環境で使用することができる。即ち、本明細書に開示された発明の概念の範囲、前述した開示内容と均等な範囲及び／又は当業界の技術又は知識の範囲の内で変更又は修正が可能である。前述した実施形態は本発明を実施するのにおいて、最良の状態を説明するためのものであり、本発明のような他の発明を利用するのに当業界に公知された他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。したがって、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求の範囲は他の実施状態も含むものとして解釈されなければならない。
【符号の説明】
【００８７】
１・・・チップボディー
３ａ、３ｂ、５３ａ、５３ｂ、５３ｄ、６３ａ、６３ｂ、６３ｄ・・・チップ接続端子
５・・・保護膜
７・・・開口部
９・・・接着膜
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、５５、６０・・・半導体チップ
１１・・・レーザー阻止パターン
２０・・・パッケージ基板
２２ａ、２２ｂ、２２ｄ・・・基板接続端子
３０、３０ｗ・・・絶縁膜、第１絶縁膜
３１・・・高分子膜
３２・・・金属含有粒子
４０、４０ａ、４０ｂ、４１ａ、４１ｂ、４１ｃ、４５・・・配線
５０・・・モールド膜
７０・・・第２絶縁膜
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図４】
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