(57)【要約】【課題】ビット線構成が階層化された半導体装置において、センスマージンの向上と消費電流の低減と高速アクセスを実現する。【解決手段】本発明の半導体装置は、グローバルビット線ＧＢＬＬ、ＧＢＬＲと、その差電圧を増幅するセンスアンプＳＡと、ローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｌ、ＬＢＬ０Ｒ、ＬＢＬ１Ｒと、階層スイッチＨＳ０Ｌ、ＨＳ１Ｌ、ＨＳ０Ｒ、ＨＳ１Ｒと、制御回路とを備えている。プリチャージ動作時（Ａ）には、選択メモリセルＭＣ０Ｒのアクセス経路に属さない階層スイッチＨＳ０Ｒ、ＨＳ０Ｌをオン状態に保ち、残りの階層スイッチをオフ状態に保つ。選択メモリセルＭＣ０Ｒへのアクセス時（Ｂ）には、階層スイッチＨＳ０Ｒをオン状態からオフ状態に切り替えると同時に、選択メモリセルＭＣ０Ｒのアクセス経路に属する階層スイッチＨＳ１Ｒをオフ状態からオン状態に切り替える、【選択図】図４
2013171602.tif 000002
【特許請求の範囲】
【請求項１】
第１のグローバルビット線と、
第２のグローバルビット線と、
前記第１及び第２のグローバルビット線の間の差電圧を増幅するセンスアンプと、
前記第１のグローバルビット線に対応して配置された複数の第１のローカルビット線と、
前記第２のグローバルビット線に対応して配置された複数の第２のローカルビット線と、
前記第１のグローバルビット線と前記複数の第１のローカルビット線との間の電気的接続をそれぞれ制御する複数の第１の階層スイッチと、
前記第２のグローバルビット線と前記複数の第２のローカルビット線との間の電気的接続をそれぞれ制御する複数の第２の階層スイッチと、
前記センスアンプの動作と前記複数の第１及び第２の階層スイッチの動作とを制御する制御回路と、
を備え、
前記制御回路は、
前記複数の第１のローカルビット線のいずれかに接続される選択メモリセルへのアクセスに先立つプリチャージ動作時に、前記選択メモリセルのアクセス経路に属さない１対の第１及び第２の階層スイッチをオン状態に保つとともに、残りの第１及び第２の階層スイッチをオフ状態に保ち、
前記選択メモリセルへのアクセス時に、前記１対の第１及び第２の階層スイッチのうちの第１の階層スイッチをオン状態からオフ状態に切り替えると同時に、前記選択メモリセルのアクセス経路に属する第１の階層スイッチをオフ状態からオン状態に切り替える、
ことを特徴とする半導体装置。
【請求項２】
前記プリチャージ動作時にオン状態に保たれる前記１対の第１及び第２の階層スイッチは、前記センスアンプの両側の対称位置に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記選択メモリセルへの１回目のアクセスに続いて同一の前記選択メモリセルに２回目のアクセスを行う場合、前記プリチャージ動作時及び前記２回目のアクセス時に、前記複数の第１及び第２の階層スイッチのそれぞれの状態を維持することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の階層スイッチは、ゲートに印加される第１の制御信号に応じて導通制御される第１のトランジスタであり、
前記第２の階層スイッチは、ゲートに印加される第２の制御信号に応じて導通制御される第２のトランジスタである、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記センスアンプは、前記第１及び第２のグローバルビット線をプリチャージ電圧にプリチャージするプリチャージ回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記プリチャージ動作時には、前記プリチャージ回路から、前記第１及び第２のグローバルビット線及びオン状態の前記第１及び第２の階層スイッチを介して前記第１及び第２のローカルビット線に前記プリチャージ電圧が供給されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数のメモリセルを含む第１のメモリマットに配置された第１のグローバルビット線と、
複数のメモリセルを含む第２のメモリマットに配置された第２のグローバルビット線と、
前記第１及び第２のメモリマットの間に配置され、前記第１及び第２のグローバルビット線の間の差電圧を増幅するセンスアンプと、
前記第１のメモリマットを区分した複数の第１のサブマットにそれぞれ配置された複数の第１のローカルビット線と、
前記第２のメモリマットを区分した複数の第２のサブマットにそれぞれ配置された複数の第２のローカルビット線と、
前記複数の第１のサブマットにそれぞれ配置され、前記第１のグローバルビット線と各々の前記第１のローカルビット線との間の電気的接続をそれぞれ制御する複数の第１の階層スイッチと、
前記複数の第２のサブマットにそれぞれ配置され、前記第２のグローバルビット線と各々の前記複数の第２のローカルビット線との間の電気的接続をそれぞれ制御する複数の第２の階層スイッチと、
前記センスアンプの動作と前記複数の第１及び第２の階層スイッチの動作とを制御する制御回路と、
を備え、
前記制御回路は、
前記第１のメモリマットの選択メモリセルへのアクセスに先立つプリチャージ動作時に、前記複数の第１及び第２の階層スイッチのうち、前記選択メモリセルと異なるサブマットの１対の第１及び第２の階層スイッチをオン状態に保つとともに、残りの第１及び第２の階層スイッチをオフ状態に保ち、
前記選択メモリセルへのアクセス時に、前記１対の第１及び第２の階層スイッチのうち第１の階層スイッチをオン状態からオフ状態に切り替えると同時に、前記選択メモリセルと同一のサブマットの第１の階層スイッチをオフ状態からオン状態に切り替える、
ことを特徴とする半導体装置。
【請求項８】
前記プリチャージ動作時にオン状態に保たれる前記１対の第１及び第２の階層スイッチは、前記複数の第１及び第２のサブマットのうち前記センスアンプの両側の対称位置の第１及び第２のサブマットに含まれることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記選択メモリセルへの１回目のアクセスに続いて同一の前記選択メモリセルに２回目のアクセスを行う場合、前記プリチャージ動作時及び前記２回目のアクセス時に、前記複数の第１及び第２の階層スイッチのそれぞれの状態を維持することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１の階層スイッチは、ゲートに印加される第１の制御信号に応じて導通制御される第１のトランジスタであり、
前記第２の階層スイッチは、ゲートに印加される第２の制御信号に応じて導通制御される第２のトランジスタである、
ことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記センスアンプは、前記第１及び第２のグローバルビット線をプリチャージ電圧にプリチャージするプリチャージ回路を含むことを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記プリチャージ動作時には、前記プリチャージ回路から、前記第１及び第２のグローバルビット線及びオン状態の前記第１及び第２の階層スイッチを介して前記第１及び第２のローカルビット線に前記プリチャージ電圧が供給されることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット線構成が階層化されたメモリセルアレイを備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置は、製造プロセスの世代が進むにつれて微細化及びチップサイズの縮小化が進んでいる。その両者を実現する構成として、ビット線を階層化する構成が用いられることがある。例えば、特許文献１には、オープンビット線構造のビット線構成を階層化したメモリセルアレイが開示されている。また例えば、特許文献２には、ビット線構成を階層化したメモリセルアレイにおける階層スイッチの制御手法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０３４６１４号公報
【特許文献２】特開２００７−２８７２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来の階層化メモリセルアレイの読み出し動作又は書き込み動作において、最初にアクセス対象の選択メモリセルのアクセス経路に属する階層スイッチをオン状態に制御してローカルビット線とグローバルビット線を接続し、それ以外の階層スイッチをオフ状態に制御する。これにより、非選択のローカルビット線がグローバルビット線から切り離され、ビット線容量を実質的に低くした状態で選択メモリセルにアクセスすることができる。また、プリチャージ動作時には、全ての階層スイッチをオフ状態に制御し、その後のアクセスに備える。
【０００５】
しかし、上記制御によれば、選択メモリセルにアクセスする際、アクセス経路に属する階層スイッチをオフ状態からオン状態に切り替える必要があるため、切り替えに伴い発生したノイズがグローバルビット線の電位を上昇させることで、センスアンプのセンスマージンを劣化させるという問題がある。また、センスアンプは差動型の構成を有するので、相補側のグローバルビット線に同相ノイズを加えるように階層スイッチを制御し、センスアンプから見たノイズをキャンセルすることも可能である（図６及び図７参照）。しかし、かかる制御を適用する場合は、階層スイッチのオン・オフを切り替える制御の増加によって消費電流が増加するとともに、グローバルビット線の電位の変動自体は残存するので、特にハイのデータの読み出し時のセンスマージンの劣化は避けられない。また、プリチャージ動作時に階層スイッチをオフ状態に切り替える制御に起因するカップリングノイズの影響で、プリチャージ動作からアクティブ動作に移行する時間（ｔＲＰ）が増大するという問題もある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、第１のグローバルビット線と、第２のグローバルビット線と、前記第１及び第２のグローバルビット線の間の差電圧を増幅するセンスアンプと、前記第１のグローバルビット線に対応して配置された複数の第１のローカルビット線と、前記第２のグローバルビット線に対応して配置された複数の第２のローカルビット線と、前記第１のグローバルビット線と前記複数の第１のローカルビット線との間の電気的接続をそれぞれ制御する複数の第１の階層スイッチと、前記第２のグローバルビット線と前記複数の第２のローカルビット線との間の電気的接続をそれぞれ制御する複数の第２の階層スイッチと、前記センスアンプの動作と前記複数の第１及び第２の階層スイッチの動作とを制御する制御回路とを備えて構成され、前記制御回路は、前記複数の第１のローカルビット線のいずれかに接続される選択メモリセルへのアクセスに先立つプリチャージ動作時に、前記選択メモリセルのアクセス経路に属さない１対の第１及び第２の階層スイッチをオン状態に保つとともに、残りの第１及び第２の階層スイッチをオフ状態に保ち、前記選択メモリセルへのアクセス時に、前記１対の第１及び第２の階層スイッチのうちの第１の階層スイッチをオン状態からオフ状態に切り替えると同時に、前記選択メモリセルのアクセス経路に属する第１の階層スイッチをオフ状態からオン状態に切り替えるように制御を行う。
【発明の効果】
【０００７】
本発明によれば、差動型のセンスアンプに相補対のグローバルビット線が接続される階層化メモリセルアレイにおいて、センスアンプの両側の１対の階層スイッチのみをオン状態に保ちつつプリチャージ動作を行い、その一方を用いて、選択メモリセルへのアクセス時にアクセス経路の階層スイッチをオン状態に切り替えるときのノイズをキャンセルすることができる。よって、従来のように相補側のグローバルビット線に同相ノイズを加える必要がなくなり、階層スイッチを切り替える制御を減らすことができるため消費電流を大幅に低減する効果を得ることができる。特に、同一のグローバルビット線の側のメモリセルを繰り返しアクセスする場合（例えば、リフレッシュ動作時）、階層スイッチの状態を維持できるため、消費電流の削減効果が顕著になる。
【０００８】
また、本発明によれば、相補側のグローバルビット線に同相ノイズを加えることなく、階層スイッチの逆方向の制御によって電位の変動を残存させることなくキャンセルできるため、センスマージンの向上を実現することができる。さらに、本発明によれば、プリチャージ動作時に階層スイッチをオフ状態に切り替える制御に起因するカップリングノイズの影響を抑制でき、プリチャージ動作からアクティブ動作に移行する時間（ｔＲＰ）を短縮してアクセスの高速化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態のＤＲＡＭの概略の構成を示すブロック図である。
【図２】図１のＤＲＡＭにおけるメモリセルアレイの主要部の回路構成を示す図である。
【図３】図２のセンスアンプ列に含まれるセンスアンプの回路構成例を示す図である。
【図４】本実施形態のメモリマットに対する制御時の状態遷移図である。
【図５】図４に対応する動作波形図である。
【図６】第１の比較例のメモリマットに対する制御時の状態遷移図である。
【図７】図６に対応する動作波形図である。
【図８】第２の比較例のメモリマットに対する制御時の状態遷移図である。
【図９】図８に対応する動作波形図である。
【図１０】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の各実施形態では、本発明の半導体装置の一例として、ビット線構成が階層化されたメモリセルアレイを含むＤＲＡＭ（Dynamic Random Access Memory）について説明する。なお、以下で説明する実施形態は、本願の請求対象を限定するものではない。
【００１１】
図１は、本実施形態のＤＲＡＭの概略の構成を示すブロック図である。図１に示すＤＲＡＭは、複数のローカルビット線ＬＢＬと複数のサブワード線ＳＷＬとの各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。なお、図１のメモリセルアレイ１０は、ビット線構成がグローバルビット線ＧＢＬ（図２）とローカルビット線ＬＢＬに階層化され、ワード線構成がメインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。ロウ系回路１１には、階層化ワード線に関連する多数の回路群が含まれ、カラム系回路１２には階層化ビット線に関連する多数の回路群が含まれる。
【００１２】
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＲＡＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
【００１３】
図２は、図１のＤＲＡＭにおけるメモリセルアレイ１０の主要部の回路構成を示す図である。メモリセルアレイ１０は、単位領域である複数のメモリマットＭを含んで構成されている。図２の例では、メモリマットＭと、その両側に配置される２列のセンスアンプ列ＳＡＡとを含む範囲を示している。なお、メモリマットＭの両側において、一方のセンスアンプ列ＳＡＡを挟んで左側に配置されたメモリマットＭ（Ｌ）を示すとともに、他方のセンスンプ列ＳＡＡを挟んで右側に配置されたメモリマットＭ（Ｒ）を示している。また、各々のメモリマットＭは、複数のサブマットＳＭに区分されている。図２の例では、１個のメモリマットＭが、ｍ＋１個のサブマットＳＭ（０）〜ＳＭ（ｍ）に区分されている。
【００１４】
上述したように、メモリマットＭのビット線構成は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されている。図２に示すように、メモリマットＭ内には、複数のグローバルビット線ＧＢＬの各々がｍ＋１個のサブマットＳＭ（０）〜ＳＭ（ｍ）に跨って配置される。複数のグローバルビット線ＧＢＬは、その配置順に、両側のセンスアンプ列ＳＡＡに含まれる各センスアンプＳＡと交互に接続されている。図２に示すメモリマットＭはオープンビット線構造であり、各々のセンスアンプＳＡには、両側の対称位置に配置される２本のグローバルビット線ＧＢＬが接続されている。各々のセンスアンプＳＡは、両側のグローバルビット線ＧＢＬを伝送される信号の差電圧を増幅する差動型の構成を有する。
【００１５】
各々のサブマットＳＭには、上記グローバルビット線ＧＢＬと同数のローカルビット線ＬＢＬが配置されている。すなわち、各１本のグローバルビット線ＧＢＬには、ｍ＋１個のサブマットＳＭにおいて同一直線上に配置されるｍ＋１本のローカルビット線ＬＢＬが対応している。よって、メモリマットＭの全体にＬ本のグローバルビット線ＧＢＬが配置されることを想定すると、Ｌ×（ｍ＋１）本のローカルビット線ＬＢＬが配置されることになる。
【００１６】
また、上述したように、メモリマットＭのワード線構成については、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。ただし、図２では、サブワード線ＳＷＬのみを示し、メインワード線ＭＷＬについては図示を省略している。各々のサブマットＳＭには、所定数のサブワード線ＳＷＬが配置され、それぞれのローカルビット線ＬＢＬとそれぞれのサブワード線ＳＷＬの各交点に形成された複数のメモリセルＭＣが配置されている。メモリセルＭＣは、サブワード線ＳＷＬによって選択的に導通制御される選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣＳとからなる。
【００１７】
また、各々のサブマットＳＭには、複数のローカルビット線ＬＢＬのそれぞれの一端に接続される複数の階層スイッチＨＳが配置されている。各々の階層スイッチＨＳは、ゲートに印加されるスイッチ制御信号ＳＣに応じて、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御するＮＭＯＳ型のトランジスタである。図２のメモリマットＭ内には、ローカルビット線ＬＢＬの本数と同数の階層スイッチＨＳが存在する。なお、図２の例では、各々のサブマットＳＭ内に、スイッチ制御信号ＳＣ用の２本の配線が並列に配置されているが、この配置には限られず、各々のサブマットＳＭ内にスイッチ制御信号ＳＣ用の１本の配線を配置する構成としてもよい。
【００１８】
図３は、図２のセンスアンプ列ＳＡＡに含まれるセンスアンプＳＡの回路構成例を示している。図３に示す差動型のセンスアンプＳＡは、右側のメモリマットＭ内の１本のグローバルビット線ＧＢＬＲと、左側のメモリマットＭ内の１本のグローバルビット線ＧＢＬＬとに接続され、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬが相補対をなす。センスアンプＳＡは、クロスカップル回路３０と、プリチャージイコライズ回路３１と、入出力ポート３２とを含んで構成される。クロスカップル回路３０は、一方のインバータを構成する１対のトランジスタＱ１０（ＮＭＯＳ）、Ｑ１１（ＰＭＯＳ）の各ゲートがグローバルビット線ＧＢＬＲに接続され、他方のインバータを構成する１対のトランジスタＱ１２（ＮＭＯＳ）、Ｑ１３（ＰＭＯＳ）の各ゲートがグローバルビット線ＧＢＬＬに接続される。これらの各インバータは、それぞれの入力と出力が互いにクロスカップルされたラッチ回路として機能する。クロスカップル回路３０は、１対のセンスアンプ制御信号ＳＡＰ、ＳＡＮによって活性化され、グローバルビット線ＧＢＬＲ、ＧＢＬＬの差電圧を２値判定してラッチする。
【００１９】
プリチャージイコライズ回路３１は、それぞれのゲートにビット線イコライズ信号ＢＬＥＱが印加される３個のＮＭＯＳ型のトランジスタＱ１４、Ｑ１５、Ｑ１６から構成される。トランジスタＱ１４、Ｑ１５は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき、それぞれのグローバルビット線ＧＢＬＲ、ＧＢＬＬをプリチャージ電圧ＶＢＬＰにプリチャージするプリチャージ回路である。トランジスタＱ１６は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬをイコライズ（等電位化）するイコライズ回路である。また、入出力ポート３２は、それぞれのゲートに接続される選択信号ＹＳに応じて、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬと１対のローカル入出力線ＬＩＯＴ、ＬＩＯＢとの間の電気的接続を制御する１対のＮＭＯＳ型のトランジスタＱ１７、Ｑ１８から構成される。選択信号ＹＳがハイレベルのとき、トランジスタＱ１７を介してグローバルビット線ＧＢＬＲがローカル入出力線ＬＩＯＴに接続されるとともに、トランジスタＱ１８を介してグローバルビット線ＧＢＬＬがローカル入出力線ＬＩＯＢに接続される。
【００２０】
次に本実施形態のＤＲＡＭにおける動作について、図４〜図９を参照して説明する。以下では、本実施形態のＤＲＡＭのメモリマットＭに対する制御を説明するとともに、本実施形態の制御との対比のため、本実施形態の制御を適用しない場合の一般的な制御に基づく２つの比較例を挙げて説明する。図４は、本実施形態のメモリマットＭに対する制御時の状態遷移図を示すとともに、図５は、図４に対応する動作波形図を示す。また、図６及び図７は、第１の比較例において、図４及び図５に対応する状態遷移図及び動作波形図をそれぞれ示し、図８及び図９は、第２の比較例において、図４及び図５に対応する状態遷移図及び動作波形図をそれぞれ示す。
【００２１】
ここで、図４、図６、図８の各状態遷移図には、図２のメモリマットＭのうち、１個のセンスアンプＳＡを中心として、左右２つずつ計４つのサブマットＳＭの範囲内の部分的な構成を示している。具体的には、センスアンプＳＡの右側には、１本のグローバルビット線ＧＢＬＲ（第１のグローバルビット線）、２本のローカルビット線ＬＢＬ０Ｒ、ＬＢＬ１Ｒ（２本の第１のローカルビット線）、２個の階層スイッチＨＳ０Ｒ、ＨＳ１Ｒ（２個の第１の階層スイッチ）、２個のメモリセルＭＣ０Ｒ、ＭＣ１Ｒがそれぞれ示され、センスアンプＳＡの左側には、１本のグローバルビット線ＧＢＬＬ（第２のグローバルビット線）、２本のローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｌ（２本の第２のローカルビット線）、２個の階層スイッチＨＳ０Ｌ、ＨＳ１Ｌ（２個の第２の階層スイッチ）、２個のメモリセルＭＣ０Ｌ、ＭＣ１Ｌがそれぞれ示される。図４、図６、図８では、動作の理解のため、各サブマットＳＭ内の１個のメモリセルＭＣのみ表記し、他のメモリセルＭＣについては図示を省略している。また、４系統ずつのサブワード線ＳＷＬ及びスイッチ制御信号ＳＣのそれぞれにハイレベル（Ｈ）又はローレベル（Ｌ）の状態を付記し異なる線幅（ハイレベルが太線）で表している。
【００２２】
図４（Ａ）は、本実施形態のメモリマットＭの制御時の初期状態（プリチャージ動作）を示しており、図５のタイミングｔ０の動作波形に対応する。初期状態には全てのメモリセルＭＣが非選択の状態にある。また、後述のアクセス時（アクティブ動作）の選択メモリセル（メモリセルＭＣ１Ｒ）のキャパシタＣＳにはハイのデータが保持され、このメモリセルＭＣ１ＲとセンスアンプＳＡを挟んで対称位置にあるメモリセルＭＣ１ＬのキャパシタＣＳにはローのデータが保持されるものとする。初期状態では、メモリセルＭＣ１Ｒの読み出し動作に先立ってプリチャージ動作が行われる。このとき、センスアンプＳＡのプリチャージイコライズ回路３１の動作により、図５のタイミングｔ０に示すようにグローバルビット線ＧＢＬＲ、ＧＢＬＬ及びローカルビット線ＬＢＬ０Ｒ、ＬＢＬ１Ｒ、ＬＢＬ０Ｌ、ＬＢＬ１Ｌはいずれもプリチャージ電圧ＶＢＬＰにプリチャージされている。また、スイッチ制御信号ＳＣ０Ｒ、ＳＣ０Ｌをハイレベルに制御することにより、センスアンプＳＡの両側に位置する１対の階層スイッチＨＳ０Ｒ、ＨＳ０Ｌがいずれもオン状態になっている。なお、残りの階層スイッチＨＳ１Ｌ、ＨＳ１Ｒは全てオフ状態になっている。
【００２３】
次に図４（Ｂ）は、図４（Ａ）の初期状態から、メモリセルＭＣ１Ｒをアクセス対象とするアクティブ動作（ＡＣＴ１）に移行したときの状態を示しており、図５のタイミングｔ１の動作波形に対応する。図５のタイミングｔ１においては、スイッチ制御信号ＳＣ０Ｒがハイレベルからローレベルに遷移すると同時にスイッチ制御信号ＳＣ１Ｒがローレベルからハイレベルに遷移する。これにより、階層スイッチＨＳ０Ｒがオフ状態に切り替わり、アクセス経路に属する階層スイッチＨＳ１Ｒがオン状態に切り替わる。また、左側の階層スイッチＨＳ０Ｌはオン状態を維持する。その後、サブワード線ＳＷＬ１Ｒをハイレベルに駆動することで、選択メモリセルＭＣ１Ｒのデータがローカルビット線ＬＢＬ１Ｒに読み出されるとともに、階層スイッチＨＳ１Ｒを介してグローバルビット線ＧＢＬＲにも読み出される。図５に示すように、読み出し完了後にセンスアンプＳＡが活性化されると、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの差電位がセンス増幅され、オン状態の階層スイッチＨＳ０Ｌ、ＨＳ１Ｒを介して接続されるローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｒの電位も同様に変化する。
【００２４】
このように、選択メモリセルＭＣ１Ｒの読み出し時に、アクセス経路に属する階層スイッチＨＳ１Ｒをオン状態に切り替えることに起因するノイズが生じるが、このノイズは、非選択のメモリセルＭＣ０Ｒの階層スイッチＨＳ０Ｒをオン状態からオフ状態に切り替えることによってキャンセルすることができる。すなわち、選択側のローカルビット線ＬＢＬ１Ｒには、図５のタイミングｔ１で一時的に若干のレベル変動を生じるのみであり、その後はサブワード線ＳＷＬ１Ｒをハイレベルに駆動するまでの間、安定に保たれる。
【００２５】
次に図４（Ｃ）は、メモリセルＭＣ１Ｒの２回目の読み出し動作に先行するプリチャージ動作（ＰＲＥ１）に移行したときの状態を示しており、図５のタイミングｔ２の動作波形に対応する。図５のタイミングｔ２においては、サブワード線ＳＷＬ１Ｒがローレベルに戻って、メモリセルＭＣ１Ｒがローカルビット線ＬＢＬ１Ｒから切り離される。これにより、グローバルビット線ＧＢＬＲ、ＧＢＬＬ及びローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｒの各電位がバランスされることで、それぞれプリチャージ電圧ＶＢＬＰにプリチャージすることができる。このとき、センスアンプＳＡは非活性となるが、スイッチ制御信号ＳＣ０Ｌ、ＳＣ１Ｒをハイレベルのまま保つことで、階層スイッチＨＳ０Ｌ、ＨＳ１Ｒのオン状態が維持される。
【００２６】
次に図４（Ｄ）は、図４（Ｃ）の状態から、メモリセルＭＣ１Ｒをアクセス対象とする２回目のアクティブ動作（ＡＣＴ２）に移行したときの状態を示しており、図５のタイミングｔ３の動作波形に対応する。図５のタイミングｔ３においては、それぞれのスイッチ制御信号ＳＣは変化せず、階層スイッチＨＳ０Ｌ、ＨＳ１Ｒのオン状態が維持される。その後、サブワード線ＳＷＬ１Ｒをハイレベルに駆動することで、図４（Ｂ）と同様の動作により、選択メモリセルＭＣ１Ｒのデータがローカルビット線ＬＢＬ１Ｒ、階層スイッチＨＳ１Ｒ、グローバルビット線ＧＢＬＲの経路を介して読み出されるとともに、読み出し完了後にセンスアンプＳＡによってセンス増幅される。このように、２回目のアクティブ動作時には、階層スイッチＨＳの切り替えが行われないためにノイズを生じることはない。
【００２７】
次に図４（Ｅ）は、別のメモリセルＭＣ１Ｌの読み出し動作に先行するプリチャージ動作（ＰＲＥ２）に移行したときの状態を示しており、図５のタイミングｔ４の動作波形に対応する。図４（Ｅ）の状態は、図４（Ｃ）と同一であって、その動作波形も、図４（Ｃ）に対応する動作波形と同一であるため説明を省略する。
【００２８】
次に図４（Ｆ）は、図４（Ｅ）の状態から、上述のメモリセルＭＣ１Ｒと対称位置にあるメモリセルＭＣ１Ｌをアクセス対象とするアクティブ動作（ＡＣＴ３）に移行したときの状態を示しており、図５のタイミングｔ５の動作波形に対応する。図５のタイミングｔ５においては、スイッチ制御信号ＳＣ０Ｌがハイレベルからローレベルに遷移すると同時にスイッチ制御信号ＳＣ１Ｌがローレベルからハイレベルに遷移する。これにより、階層スイッチＨＳ０Ｌがオフ状態に切り替わり、階層スイッチＨＳ１Ｌがオン状態に切り替わる。また、右側の階層スイッチＨＳ１Ｒはオン状態を維持する。その後、サブワード線ＳＷＬ１Ｌをハイレベルに駆動することで、選択メモリセルＭＣ１Ｌのデータがローカルビット線ＬＢＬ１Ｌに読み出されるとともに、階層スイッチＨＳ１Ｌを介してグローバルビット線ＧＢＬＬにも読み出される。読み出し完了後にセンスアンプＳＡが活性化されると、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの差電位が増幅され、階層スイッチＨＳ０Ｌ、ＨＳ１Ｒを介して接続されるローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｒの電位も同様に変化する。このように、図４（Ｆ）の状態に基づく動作は図４（Ｂ）と共通であり、ノイズをキャンセルできる効果についても、図４（Ｂ）で説明した通りである。
【００２９】
次に図４（Ｇ）は、最後のプリチャージ動作（ＰＲＥ３）に移行したときの状態を示しており、図５のタイミングｔ６の動作波形に対応する。図４（Ｇ）の状態は、図４（Ｃ）と同一であって、その動作波形も、図４（Ｃ）に対応する動作波形と同一であるため説明を省略する。
【００３０】
次に本実施形態のＤＲＡＭの制御との対比のため、第１の比較例の制御について図６及び図７を用いて説明する。第１の比較例は、本実施形態のＤＲＡＭと共通の構成を前提とし、その制御についても本実施形態と多くの共通点があるため、以下では主に異なる点について説明する。図６（Ａ）〜（Ｇ）は、図４（Ａ）〜（Ｇ）と同じタイミングの状態を示しており、それぞれ図７のタイミングｔ０〜ｔ６に対応する。
【００３１】
図６（Ａ）の初期状態においては、全てのメモリセルＭＣが非選択の状態にあるとともに、全ての階層スイッチＨＳがオフ状態にある。このとき、グローバルビット線ＧＢＬＲ、ＧＢＬＬとローカルビット線ＬＢＬ０Ｒ、ＬＢＬ１Ｒ、ＬＢＬ０Ｌ、ＬＢＬ１Ｌが互いに切り離された状態で、いずれもプリチャージ電圧ＶＢＬＰにプリチャージされている。次いで図６（Ｂ）に示すように、メモリセルアレイＭＣ１Ｒをアクセス対象とするアクティブ動作（ＡＣＴ１）に移行すると、スイッチ制御信号ＳＣ１Ｒ、ＳＣ１Ｌが同時にローレベルからハイレベルに遷移し、これにより両側の対称位置にある１対の階層スイッチＨＳ１Ｒ、ＨＳ１Ｌがオン状態に切り替わる。
【００３２】
このとき、選択側のローカルビット線ＬＢＬ１Ｒとグローバルビット線ＧＢＬＲの間を接続するとともに、それと同時に対称位置のローカルビット線ＬＢＬ１Ｌとグローバルビット線ＧＢＬＬの間を接続することにより、センスアンプＳＡの相補側のグローバルビット線ＧＢＬＲに同相ノイズを付加することでバランスが確保される。その後、図７に示すように、サブワード線ＳＷＬ１Ｒの駆動及び読み出し完了後のセンスアンプＳＡのセンス動作については、概ね図５と同様に行われるが、図７ではローカルビット線ＬＢＬの電位の変化については階層スイッチＨＳのオン状態を反映して図５とは異なっている。
【００３３】
次に図６（Ｃ）のプリチャージ動作（ＰＲＥ１）においては、サブワード線ＳＷＬ１Ｒをローレベルに戻したとき、図７に示すように、グローバルビット線ＧＢＬＲ、ＧＢＬＬ及びローカルビット線ＬＢＬ１Ｒ、ＬＢＬ１Ｌの各電位がバランスされる。この点は、図５と同様であるが、第１の比較例では、バランス完了後にスイッチ制御信号ＳＣ１Ｒ、ＳＣ１Ｌが同時にハイレベルからローレベルに遷移する。これ以降、グローバルビット線ＧＢＬＲ、ＧＢＬＬがローカルビット線ＬＢＬ１Ｒ、ＬＢＬ１Ｌから切り離された状態に保たれる。次いで図６（Ｄ）に示すように、メモリセルＭＣ１Ｒをアクセス対象とする２回目のアクティブ動作（ＡＣＴ２）に移行する。このときの制御は図６（Ｂ）の場合と同様であるため説明を省略する。なお、メモリセルＭＣ１Ｒ以外のメモリセルＭＣをアクセス対象とする場合であっても同一の動作となる。
【００３４】
次に図６（Ｅ）のプリチャージ動作（ＰＲＥ２）は、図６（Ｃ）の場合と同様であるため説明を省略する。次いで図６（Ｆ）に示すように、上述のメモリセルＭＣ１Ｒと対称位置にあるメモリセルＭＣ１Ｌをアクセス対象とするアクティブ動作（ＡＣＴ３）に移行した後、図６（Ｇ）に示すように、最後のプリチャージ動作（ＰＲＥ３）に移行する。このときの制御は、サブワード線ＳＷＬ１Ｒをサブワード線ＳＷＬ１Ｌに置き換えて考えれば、図６（Ｂ）、（Ｃ）と同様であるため説明を省略する。
【００３５】
以上、図５と図７の動作波形の対比から明らかなように、本実施形態の制御に比べて第１の比較例は、アクティブ動作時及びプリチャージ動作時の両方の状態でノイズの影響が大きくなる。具体的には、図７のアクティブ動作時のタイミングｔ１、ｔ３、ｔ５において、スイッチ制御信号ＳＣ１Ｒ、ＳＣ１Ｌの遷移によって階層スイッチＨＳ１Ｒ、ＨＳ１Ｌをオン状態に切り替えたとき、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの電位がプリチャージ電圧ＶＢＬＰから上昇方向にシフトしていることがわかる。上述の同相ノイズの印加によって１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの間の相対的なノイズがキャンセルされるものの、同相のノイズ成分が残存する影響によりグローバルビット線ＧＢＬＲ、ＧＢＬＬがともにプリチャージ電圧ＶＰＬＰよりも高い電位に上昇するものである。よって、その後にメモリセルＭＣのハイのデータを読み出す際のセンスマージンが厳しくなることは避けられない。これに対し、本実施形態の制御によれば、アクティブ動作時の図５のタイミングｔ１、ｔ３、ｔ５において、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの電位が、センス増幅の際にプリチャージ電圧ＶＢＬＰに安定に保たれるので、良好なセンスマージンを確保することができる。
【００３６】
また、本実施形態の制御と第１の比較例との消費電力に着目すると、第１の比較例では、選択側の階層スイッチＨＳ（ＨＳ１Ｒ）だけではなく、非選択側の階層スイッチＨＳ（ＨＳ１Ｌ）も動作させる必要がある。そのため、階層スイッチＨＳの駆動による消費電流の増加が避けられない。この場合、メモリセルＭＣと同一プロセスで形成される階層スイッチＨＳは昇圧電源（ＶＰＰ）で動作することから、ＤＲＡＭ全体の消費電流の増加により大きな影響を及ぼすことが問題となる。これに対し、本実施形態の制御によれば、階層スイッチＨＳの駆動を減らすことができるので、その分だけ消費電流の増加を抑制することができる。
【００３７】
さらに、図７のプリチャージ動作時のタイミングｔ２、ｔ４、ｔ６の後に、スイッチ制御信号ＳＣ１Ｒ、ＳＣ１Ｌの遷移によって階層スイッチＨＳ１Ｒ、ＨＳ１Ｌをオフ状態に切り替えたとき、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの電位にノイズが発生している。これは、スイッチ制御信号ＳＣ１Ｒ、ＳＣ１Ｌをハイレベルからローレベルにするときのカップリングノイズの影響である。このようなカップリングノイズを受けると、プリチャージ動作時にグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＰに安定させるまでに時間を要することになる。従って、サブワード線ＳＷをローレベルにした後に階層スイッチＨＳをオフ状態にする必要があるため、第１の比較例においては、プリチャージ動作から次のアクティブ動作までの期間ｔＲＰが増大することが問題となる。これに対し、本実施形態の制御によれば、プリチャージ動作時に図５のタイミングｔ２、ｔ４においてスイッチ制御信号ＳＣを遷移させずに各階層スイッチＨＳの状態を維持するため、カップリングノイズの影響による期間ｔＲＰの増大を防止することができる。
【００３８】
次に本実施形態のＤＲＡＭの制御との異なる観点からの対比のため、第２の比較例の制御について図８及び図９を用いて説明する。第２の比較例は、本実施形態のＤＲＡＭと共通の構成を前提とし、第１の比較例における消費電流の増加を抑制するための制御を実現するものであって、その制御の大部分は第１の比較例と共通するため、以下では主に異なる点について説明する。図８（Ａ）〜（Ｇ）は、図４（Ａ）〜（Ｇ）と同じタイミングの状態を示しており、それぞれ図９のタイミングｔ０〜ｔ６に対応する。
【００３９】
第２の比較例において、第１の比較例と異なるのは、図９のアクティブ動作時のタイミングｔ１、ｔ３、ｔ５において、スイッチ制御信号ＳＣの遷移により選択側の階層スイッチＨＳのみをオン状態とし、非選択側の階層スイッチＨＳをオフ状態に保ち続ける点である。例えば、ハイのデータを保持するメモリセルＭＣ１Ｌを読み出すタイミングｔ１、ｔ３では階層スイッチＨＳ１Ｒのみがオン状態になる。図９に示すように、このときのグローバルビット線ＧＢＬＲ、ＧＢＬＬ及びローカルビット線ＬＢＬ０Ｌ、ＬＢＬ１Ｒの電位の変化は図７と同様になる。
【００４０】
一方、第２の比較例において、ローのデータを保持するメモリセルＭＣ１Ｌを読み出すタイミングｔ５では、スイッチ制御信号ＳＣ１Ｌがローレベルからハイレベルに遷移する影響により選択側のグローバルビット線ＧＢＬＬが一旦上昇した後に低下して安定化する電位が想定よりも高くなる。このとき、非選択側のグローバルビット線ＧＢＬＲの電位はプリチャージ電圧ＶＢＬＰに保たれるので、１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの初期の差電位が減少し、センスマージンが劣化することが問題となる。このように第２の比較例では、第１の比較例よりも階層スイッチＨＳの駆動を減らして消費電流は抑制できたとしても、センスマージンの劣化が避けられず、特にメモリセルＭＣのキャパシタＣＳが非常に小さい４０ｎｍ以下のプロセス品において性能劣化が顕著になる。これに対し、本実施形態の制御によれば、スイッチ制御信号ＳＣの遷移に起因する１対のグローバルビット線ＧＢＬＲ、ＧＢＬＬの初期の差電位の減少は生じ得ないので、良好なセンスマージンと消費電流の低減とを両立することができる。
【００４１】
以上、本実施形態のＤＲＡＭについて説明したが、本実施形態において開示された構成及び制御は一例であって、多様な変形例がある。例えば、図４（Ｂ）のアクティブ動作（ＡＣＴ１）に移行したとき、グローバルビット線ＧＢＬＬの側の階層スイッチＨＳ０Ｌをオン状態からオフ状態に切り換えると同時に、アクセス経路に属する階層スイッチＨＳ１Ｒと対称位置にある階層スイッチＨＳ１Ｌをオフ状態からオン状態に切り替えてもよい。この場合、次のプリチャージ動作（ＰＲＥ１）に移行したとき、センスアンプＳＡの両側において、センスアンプＳＡから等距離にある階層スイッチＨＳ１Ｌ、ＨＳ１Ｒを介して、対称的な配置で、グローバルビット線ＧＢＬＲ、ＧＢＬＬとローカルビット線ＬＢＬ１Ｒ、ＬＢＬ１Ｌとをそれぞれ接続した状態に制御することができる。
【００４２】
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１０は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【００４３】
半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、本実施形態で開示したメモリセルアレイ１０が配置されている。バックエンド・インターフェース部１０２には、メモリセルアレイ１０の周辺の回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１０では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【００４４】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースを備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１０のコントローラ２００自体に含まれる構成であってもよい。
【００４５】
図１０の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【００４６】
以上、上記各実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。
【００４７】
また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
【００４８】
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。
【００４９】
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
【符号の説明】
【００５０】
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
３０…クロスカップル回路
３１…プリチャージイコライズ回路
３２…入出力ポート
ＢＬＥＱ…ビット線イコライズ信号
ＧＢＬ…グローバルビット線
ＨＳ…階層スイッチ
ＬＢＬ…ローカルビット線
ＬＩＯＴ、ＬＩＯＢ…ローカル入出力線
Ｍ…メモリマット
ＭＣ…メモリセル
ＭＷＬ…メインワード線
Ｑ１０〜Ｑ１８…トランジスタ
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＡＮ、ＳＡＰ…センスアンプ制御信号
ＳＭ…サブマット
ＳＣ…スイッチ制御信号
ＳＷＬ…サブワード線
ＶＢＬＰ…プリチャージ電圧
ＹＳ…選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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