(57)【要約】【課題】ＭＯＳＦＥＴの製造工程におけるチャージアップに起因したゲート絶縁膜の破壊をより確実に防止することを可能にする。【解決手段】第１の導電型の半導体基板に各々に半導体集積回路が形成される複数のチップ領域と各チップ領域間の領域であるスクライブ領域とを形成した半導体ウェハに、チップ領域とスクライブ領域の境界となるダイシングラインを横切ってチップ領域内からスクライブ領域内まで延びる第２の導電型の拡散層を設ける。そして、チップ領域内では半導体集積回路の被保護箇所を配線層を介して上記拡散層に接続し、スクライブ領域内では当該拡散層を半導体基板に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板に半導体集積回路を含む複数のチップ領域と各チップ領域間の領域であるスクライブ領域とを形成してなる半導体ウェハであって、
前記半導体基板には、チップ領域とスクライブ領域の境界となるダイシングラインを横切ってチップ領域内からスクライブ領域内に延びる第２の導電型の拡散層が形成され、
前記拡散層は、前記チップ領域内において配線層を介して半導体集積回路の被保護箇所に接続され、前記スクライブ領域内において前記半導体基板に接続されている
ことを特徴とする半導体ウェハ。
【請求項２】
前記拡散層は、前記配線層のうちの最下層のメタル配線層を介して前記被保護箇所に接続されていることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
前記複数のチップ領域の各々には、その外周に沿ってシールリングが設けられ、前記拡散層はディープウェルであることを特徴とする請求項１または２に記載の半導体ウェハ。
【請求項４】
スクライブ境界により囲まれた第１の導電型の半導体基板であって、半導体集積回路が形成されるとともに、前記スクライブ境界に到達する第２の導電型の拡散層が形成され、前記拡散層は、配線層を介して前記半導体集積回路の被保護箇所に接続されていることを特徴とする半導体基板。
【請求項５】
請求項１〜３の何れか１項に記載の半導体ウェハを前記ダイシングラインに沿って切断して半導体集積回路を製造する半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）の製造工程には、プラズマを利用したドライエッチング工程が含まれている。この工程は、ＭＯＳＦＥＴのゲート電極につながる配線（以下、ゲート配線）を浮かせた状態で行われる。このような状況下で、プラズマ中の荷電粒子がゲート配線に接触すると、ゲート配線が帯電（以下、チャージアップ）してＭＯＳＦＥＴのゲート電極に高電圧がかかり、ゲート絶縁膜の破壊が発生する場合がある。また、ゲート絶縁膜の破壊に至らなくても、ゲート絶縁膜がストレスを受けて界面準位が発生したり、ゲート絶縁膜中に電子がトラップされたりすると、ＭＯＳＦＥＴの閾値電圧Ｖｔのシフトが発生する場合がある。
【０００３】
このようなＭＯＳＦＥＴの閾値電圧Ｖｔのシフトは、アナログ回路、特にオペアンプなどの差動回路を有する回路では大きな問題となる。差動回路を構成するトランジスタの一方の閾値電圧Ｖｔがシフトしてしまうと、正常な動作が行われなくなり、ノイズの発生源となってしまう場合があるからである。そこで、ＭＯＳＦＥＴの製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破壊を防止する技術が従来より種々提案されており、その一例としては特許文献１に開示された技術が挙げられる。特許文献１には、例えば図３に示すようにゲート電極にカソードが接続され基板にアノードが接続されたダイオード（特許文献１の図２ではダイオードＤ１およびＤ２）を保護回路として設けることで、差動回路を構成するトランジスタ（図３ではＭ１およびＭ２、特許文献１の図２ではＱ３およびＱ４）のゲート絶縁膜が受けるストレスを緩和する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２３６２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示された技術では、ＭＯＳＦＥＴの製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破壊を確実に防止できる訳ではない。その理由は以下の通りである。図３の保護回路としては、順方向バイアスが０．５Ｖ程度のダイオードが用いられることが一般的である。チャージアップに起因してゲート配線が負の電位に帯電する場合には、ゲート絶縁膜の破壊を当該保護回路によって充分に回避することができる。しかし、上記ダイオードの降伏電圧は１０Ｖ程度になるため、チャージアップに起因してゲート配線が正の電位に帯電する場合には、ゲート電極の電位が７〜８Ｖ程度に達しても放電が行われず、ゲート絶縁膜の破壊や閾値電圧Ｖｔのシフト等が発生してしまう場合があるからである。
【０００６】
本発明は上記課題に鑑みて為されたものであり、製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破壊を確実に防止することを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、第１の導電型の半導体基板に半導体集積回路を含む複数のチップ領域と各チップ領域間の領域であるスクライブ領域とを形成してなる半導体ウェハであって、前記半導体基板には、チップ領域とスクライブ領域の境界となるダイシングラインを横切ってチップ領域内からスクライブ領域内に延びる第２の導電型の拡散層が形成され、前記拡散層は、前記チップ領域内において配線層を介して半導体集積回路の被保護箇所に接続され、前記スクライブ領域内において前記半導体基板に接続されていることを特徴とする半導体ウェハ、を提供する。
【０００８】
このような半導体ウェハによれば、チップ領域内の半導体集積回路の被保護箇所（例えば、差動トランジスタのゲート電極）から配線層、上記拡散層を経由してスクライブ領域内において半導体基板に至る電流経路が形成され、この電流経路に沿って電流が流れる状況下では上記拡散層は単なる抵抗として働く。このため、製造工程におけるチャージアップに起因してゲート配線が負の電位に帯電する場合は勿論、同ゲート配線が正の電位に帯電する場合も、ゲート配線にチャージアップされた電荷は上記電流経路に沿って放電され、ゲート絶縁膜の破壊を確実に防止することができる。また、上記拡散層はダイシングの際に切断され、出荷時の半導体集積回路では、ゲート配線は浮いた状態となっており、特段の問題は生じない。
【０００９】
より好ましい態様としては、配線層のうちの最下層のメタル配線層（所謂第１メタル層）を介して上記拡散層を半導体集積回路の被保護箇所に接続する態様が考えられる。従来のＭＯＳＦＥＴ製造工程においては、第１メタル層→第２メタル層→第３メタル層・・・と配線層を積層する毎にゲート配線のチャージアップに起因したダメージがゲート絶縁膜に蓄積する。これに対して、第１メタル層を介して被保護箇所と上記拡散層とを接続して上記電流経路を形成しておけば、第２メタル層以降の配線層の形成の際のダメージの蓄積を防止することができる。
【００１０】
また、別の好ましい態様においては、複数のチップ領域の各々には、その周囲に沿ってシールリングが設けられ、上記拡散層はディープウェルであることを特徴とする。なお、このように、シールリングを設ける場合には、そのシールリングの電位を基板電位と同じにするため、基板と同じ導電型の拡散層をチップ領域の周囲に設け、当該拡散層上にシールリングを設けることが一般的である。本態様において、例えばＰ型基板の場合には、シールリングの下に設けられたＰウェルのさらに下にチップ領域内からスクライブ領域内まで延びるディープＮウェルを設け、チップ領域内のＮウェルを介して配線層を当該ディープＮウェルに接続し、スクライブ領域内において当該ディープＮウェルを半導体基板に接続するようにすれば良い。
【００１１】
また、本発明の別の態様としては、上記各態様の半導体ウェハをダイシングラインに沿って切断して半導体集積回路を製造する半導体集積回路の製造方法、を提供する態様が考えられる。また、上記各態様の半導体ウェハをダイシングラインに沿って切断すれば、スクライブ境界により囲まれた第１の導電型の半導体基板であって、半導体集積回路が形成されるとともに、前記スクライブ境界に到達する第２の導電型の拡散層が形成され、前記拡散層は、配線層を介して前記半導体集積回路の被保護箇所に接続されていることを特徴とする半導体基板が得られる。
【図面の簡単な説明】
【００１２】
【図１】この発明の一実施形態の半導体ウェハ１の構造を示す図である。
【図２】変形例（１）の半導体ウェハの構造を示す図である。
【図３】ＭＯＳＦＥＴの製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破壊を防止するための従来技術を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ本発明の実施形態について説明する。
図１は、この発明の一実施形態の半導体ウェハ１の構造を示す図である。図１（Ａ）は半導体ウェハ１の平面図である。図１（Ａ）に示すように、半導体ウェハ１は、各々に半導体集積回路が形成される複数のチップ領域１０と、チップ領域１０間の領域であるスクライブ領域２０とをＰ型半導体基板に形成して為るものである。チップ領域１０に各半導体集積回路を構成する素子を形成し、さらに素子間の配線を行った後に、チップ領域１０とスクライブ領域２０との境界となるダイシングラインに沿ってダイシングを行うことで半導体集積回路が製造される。
【００１４】
図１（Ｂ）は、図１（Ａ）におけるＸＸ´線（すなわち、１つのチップ領域１０から隣接するスクライブ領域２０の境界部分）の断面の一部を示す図である。図１（Ｂ）のシールリングＳＲは、チップ領域１０内に形成される半導体集積回路に対する水分の侵入や、当該半導体集積回路を形成する際に積層した各層の応力による剥離を防止するためのものであり、半導体集積回路の周囲を取り囲むように配線層と同じ金属素材により形成されている。図１（Ｂ）に示すように、シールリングＳＲは、半導体基板（本実施形態ではＰ型基板）と同じ導電型の拡散層（本実施形態では、ＰウェルＰ１）上に設けられている。これは、シールリングＳＲの電位を半導体基板の電位と同じにするためである。
【００１５】
本実施形態の特徴は、シールリングＳＲ直下のＰウェルＰ１よりもさらに深い位置に、ダイシングラインを跨いでチップ領域１０内からスクライブ領域２０内まで延びる拡散層であって、半導体基板とは異なる導電型の拡散層（本実施形態では、ディープＮウェルＤＮ）が設けられている点にある。図１（Ｂ）に示すように、ディープＮウェルＤＮは、チップ領域１０に設けられる通常のＮウェルであるＮウェルＮ１やスクライブ領域２０に設けられるＮウェルＮ２に接するように設けられている。本実施形態では、半導体集積回路の配線層のうちの最下層のメタル配線層（第１メタル層Ｍ１）の塗布が行われた時点で、チップ領域１０内に形成されたトランジスタＴｒのゲート電極（本実施形態における被保護箇所）→ゲート配線（第１メタル層Ｍ１）→ＮウェルＮ１→ディープＮウェルＤＮ→ＮウェルＮ２→スクライブ領域２０内の配線（第１メタル層Ｍ１）→ＰウェルＰ２→半導体基板といった電流経路Ｃが形成される。
【００１６】
電流経路Ｃに沿って電流が流れる場合、ディープＮウェルＤＮは単なる抵抗として働く。このため、第１メタル層Ｍ１の塗布に後続するエッチング工程において、ゲート配線がチャージアップして正の電位または負の電位の何れに帯電したとしても、その帯電電荷は電流経路Ｃに沿って放電され、トランジスタＴｒのゲート絶縁膜にダメージが与えられることはない。また、図１（Ｂ）に示すように、スクライブ領域２０内のＮウェルＮ２およびＰウェルＰ２を互いに隣接させておけば、ゲート配線がチャージアップにより負の電位に帯電し、電流経路Ｃに沿ってシリコン基板からゲート配線に電流が流れる場合には、ＮウェルＮ２およびＰウェルＰ２はダイオード（すなわち、前述した従来技術におけるダイオード）としても働く。同様に、第２メタル層Ｍ２以降の配線層を積層する工程においても、ゲート配線がチャージアップにより正の電位または負の電位の何れに帯電したとしても、その帯電電荷は電流経路Ｃに沿って放電され、トランジスタＴｒのゲート絶縁膜にダメージが与えられることはない。
【００１７】
このように、本実施形態によれば、ＭＯＳＦＥＴ製造工程におけるゲート配線のチャージアップに起因するトランジスタＴｒのゲート絶縁膜の破壊が確実に防止される。なお、半導体集積回路に含まれる全てのトランジスタのゲート電極を被保護箇所とする必要はなく、アナログ回路（特に差動回路）を構成するトランジスタのゲート電極のみを被保護箇所としておけば良い。前述したように、このような差動トランジスタの閾値電圧Ｖｔがシフトすると、特に大きな問題を引き起こすからである。
【００１８】
また、本実施形態では、シールリング構造（シールリングＳＲおよびＰウェルＰ１）の下を通って電流経路Ｃを形成するようにしたため、従来のシールリング構造を壊さないといった利点もある。さらに、ディープＮウェルＤＮはダイシングの際に切断される（すなわち、電流経路Ｃはダイシングの際に切断される）ため、ダイシングを経た出荷時の半導体集積回路ではトランジスタＴｒのゲート配線は浮いた状態となっており、特に問題は生じない。
【００１９】
以上本発明の一実施形態について説明したが、この実施形態に以下の変形を加えても勿論良い。
（１）上記実施形態では、Ｐ型半導体基板においてシールリング構造の下を通って電流経路Ｃを形成するためにディープＮウェルを用いた。前述したように、シールリングは半導体集積回路に対する水分の進入を防ぐ役割と、積層した各層の剥離を防ぐ役割とを担うものであるが、このようなシールリングを設けることは必須ではなく、また、一部に切り欠きが設けられていても良い。そして、シールリングを全く設けない場合には、シールリングの電位を半導体基板と同じ電位にするための拡散層（上記実施形態では、ＰウェルＰ１）を設ける必要はなく、シールリングの一部に切り欠きを設ける場合には、当該切り欠きの下に当該拡散層を設ける必要はない。したがって、シールリングを全く設けない場合或いはシールリングの一部に切り欠きを設ける場合には、図２に示すように、ダイシングラインを跨いでチップ領域内からスクライブ領域内まで延びる拡散層として通常のＮウェルを用いるようにすれば良い。
【００２０】
（２）上記実施形態では、ＭＯＳＦＥＴ製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破壊防止について説明したが、本発明によれば、磁気素子などのＭＥＭＳ（Micro Electro Mechanical Systems）とＭＯＳＦＥＴの混載型の半導体集積回路の製造工程におけるトランジスタのゲート絶縁膜の破壊防止にも効果があると考えられる。その理由は、以下の通りである。この種の半導体集積回路の製造工程には、ＭＯＳＦＥＴ製造工程と、これに後続するＭＥＭＳの製造工程とが含まれている。そして、ＭＥＭＳの製造工程には、イオンビームを利用したエッチング工程が含まれており、このエッチング工程においては、ゲート配線のチャージアップに起因するゲート絶縁膜の破壊の発生頻度がプラズマを利用したエッチング工程よりも格段に高くなる。本発明に係る半導体ウェハに対してＭＯＳＦＥＴ製造工程およびＭＥＭＳ製造工程を施してチップ領域にＭＯＳＦＥＴとＭＥＭＳの混載型の半導体集積回路を形成した後にダイシングラインに沿って切断して当該半導体集積回路を製造するようにすれば、ＭＯＳＦＥＴ製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破損やＶｔシフトの発生が防止されることは勿論、ＭＥＭＳ製造工程におけるゲート配線のチャージアップに起因するゲート絶縁膜の破損やＶｔシフトの発生も防止される。なお、バイポーラトランジスタの製造工程においてＰＮ接合の保護を図る必要がある場合には、バイポーラトランジスタの製造工程に本発明を適用することで、ＰＮ接合の保護を実現することができる。また、化合物半導体などのシリコン基板以外の半導体基板における半導体集積回路の製造工程に本発明を適用することもできる。
【符号の説明】
【００２１】
１…半導体ウェハ、１０…チップ領域、２０…スクライブ領域、Ｎ１，Ｎ２…Ｎウェル、ＤＮ…ディープＮウェル、Ｐ１，Ｐ２…Ｐウェル、ＳＲ…シールリング、Ｍ１…第１メタル層、Ｍ２…第２メタル層、Ｍ３…第３メタル層。
【図１】
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【図２】
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【図３】
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