(57)【要約】      （修正有）【課題】良好な感度特性およびスミア特性を両立する撮像機能を備えた電子機器を提供する。【解決手段】画素２１は、全ての画素２１において同時に光電変換部３１で発生した電荷をメモリ部３３に転送し、メタルゲート６１、６２を有する転送部３２、３４と、転送部３２、３４の周囲の層間絶縁膜６７を掘り込むことにより形成された溝部にメタル６６を埋め込むことにより形成される遮光部とを有する。また、遮光部は、その先端部が、転送部の周囲において、層間絶縁膜６７と半導体基板５１との間に形成されるライナー膜６５の膜厚よりも半導体基板側に突出するように形成される。【選択図】図２
2013110285.tif 000002
【特許請求の範囲】
【請求項１】
全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、
前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部と
を備える固体撮像素子。
【請求項２】
前記遮光部は、その先端部が、前記転送部の周囲において、前記層間絶縁膜と半導体基板との間に形成されるライナー膜の膜厚よりも前記半導体基板側に突出するように形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記転送部のメタルゲートと前記遮光部とが部分的に接続されている
請求項１に記載の固体撮像素子。
【請求項４】
前記遮光部の形成時に、複数の前記画素がアレイ状に配置された画素アレイ部の周辺に形成される周辺回路部に、ローカルインターコネクトとして使用するメタル部を形成する
請求項１に記載の固体撮像素子。
【請求項５】
全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部が有するメタルゲートを形成し、
前記転送部の周囲の層間絶縁膜を掘り込むことにより溝部を形成し、
前記溝部にメタルを埋め込むことにより遮光部を形成する
ステップを含む製造方法。
【請求項６】
全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、
前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部と
を有する固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに、電子機器に関し、特に、良好な感度特性およびスミア特性を両立することができるようにした固体撮像素子および製造方法、並びに、電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。また、近年、撮像機能を備えた携帯電話機器などのモバイル機器に搭載されている固体撮像素子には、電源電圧が低く、低消費電力であるという観点などから、MOS型イメージセンサが多く採用されている。
【０００３】
例えば、CMOSイメージセンサに入射した入射光は、画素が有する光電変換部であるＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷は、転送トランジスタを介して、浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、増幅トランジスタが、ＦＤに蓄積されている電荷に応じたレベルの画素信号を出力する。
【０００４】
ところで、CMOSイメージセンサでは、画素の行ごとにＰＤからＦＤへ電荷を転送するローリングシャッタ撮影が行われるため、画像に歪みが発生する。このような歪の発生を回避するためには、全画素で同時にＰＤからＦＤに電荷を転送するグローバルシャッタ撮影を行う必用がある。
【０００５】
例えば、特許文献１には、画素ごとに記憶素子（キャパシタ）を設けることにより、各画素における蓄積の同時性を実現し、グローバルシャッタ撮影を行うことができるCMOS固体撮像装置が提案されている。
【０００６】
しかしながら、画素ごとに記憶素子を設けてグローバルシャッタ撮影を可能とするCMOS固体撮像装置においては、電荷保持中に記憶素子に光が漏れ込む事によりスミアが発生する懸念があり、光の漏れ込みに基づく画質の劣化が懸念される。そこで、記憶素子を遮光する遮光膜を導入することにより、光の漏れ込みを防止することができると想定される。
【０００７】
例えば、配線層を遮光膜として使用する事も可能であるが、より効果を上げる為には、記憶素子の直上に遮光膜が有る事が望ましい。ところが、記憶素子の直上にメタル遮光膜を導入した場合には、配線層下の層間絶縁膜の膜厚が厚くなることに伴い、感度劣化が発生する。さらに、この場合、コンタクト加工時の難易度が上がり、歩留まり劣化を引き起こす懸念がある。特に、画素数が大きい程、周辺回路の搭載面積が広い程、配線層下の層間絶縁膜の膜厚が厚くなることによる影響が大きくなる傾向がある。
【０００８】
これに対し、特許文献２には、メモリ上のゲート電極に遮光性のあるメタル材料を導入する事により、層間構造の低背化を図る構造が開示されている。しかしながら、特許文献２で開示されている構造では、ゲート脇からの光の漏れ込みを十分に抑制する事が困難である。
【０００９】
また、特許文献３には、ダマシン構造の遮光膜を導入する事により低背化を図る構造が開示されている。しかしながら、特許文献３で開示されている構造では、遮光電極の被覆率が非常に高いレイアウトにおいては、ダマシン構造を形成する際のCMP（Chemical Mechanical Polishing）処理にてメタル膜にディッシングが入ってしまい、画素特性やその後の工程に著しく悪影響を与えてしまう。例えば、遮光膜の膜厚ばらつきによる遮光性劣化、ローカル・グローバル平坦性悪化による、後工程でのコンタクト未開口、加工時の残渣発生、リソグラフィー時のデフォーカスによる未開口などが懸念される。
【００１０】
このように、特許文献２または３に開示されている構造では、極めて実現性が低かった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−２９８３５号公報
【特許文献２】特開２０１０−１６５７５３号公報
【特許文献３】特開２０１０−１７７４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、特許文献２または３に開示されている構造では、対策プロセスの実現性がきわめて低く、グローバルシャッタ撮影を可能とするCMOSイメージセンサにおいて、層間膜を低背化し、記憶素子への光の漏れ込みを抑制することは困難であった。これにより、従来の固体撮像素子では、良好な感度特性およびスミア特性を両立させることは困難であった。
【００１３】
本開示は、このような状況に鑑みてなされたものであり、良好な感度特性およびスミア特性を両立することができるようにするものである。
【課題を解決するための手段】
【００１４】
本開示の一側面の固体撮像素子は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを備える。
【００１５】
本開示の一側面の製造方法は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部が有するメタルゲートを形成し、前記転送部の周囲の層間絶縁膜を掘り込むことにより溝部を形成し、前記溝部にメタルを埋め込むことにより遮光部を形成するステップを含む。
【００１６】
本開示の一側面の電子機器は、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部とを有する固体撮像素子を備える。
【００１７】
本開示の一側面においては、全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送する転送部がメタルゲートを有し、転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより遮光部が形成される。
【発明の効果】
【００１８】
本開示の一側面によれば、良好な感度特性およびスミア特性を両立することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】撮像素子が有する画素の第１の構成例を示す断面図である。
【図３】従来の画素の構成例を示す断面図である。
【図４】撮像素子の製造方法を説明する図である。
【図５】撮像素子の製造方法を説明する図である。
【図６】ゲート電極に接続されるコンタクト部が形成される部分における断面図である。
【図７】画素の第１の構成例の第１乃至第４の変形例を示す断面図である。
【図８】画素の第１の構成例の第５の変形例を示す断面図である。
【図９】撮像素子が有する画素の第２の構成例を示す断面図である。
【図１０】撮像素子の製造方法を説明する図である。
【図１１】画素の第２の構成例の第１の変形例を示す断面図である。
【図１２】画素の第２の構成例の第２乃至第５の変形例を示す断面図である。
【図１３】ダマシン構造の周辺回路部への適用について説明する図である。
【図１４】撮像素子が有する画素の第３の構成例を示す断面図である。
【図１５】撮像素子の製造方法を説明する図である。
【図１６】撮像素子の製造方法を説明する図である。
【図１７】ゲート電極に接続されるコンタクト部が形成される部分における断面図である。
【図１８】従来の構造との比較を説明する図である。
【図１９】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２０】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２１】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００２２】
撮像素子１１はCMOS型固体撮像素子であり、光電変換部を含む複数の画素が規則的に配置される画素アレイ部１２と、周辺回路部である垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７とを備えて構成される。
【００２３】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００２４】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、読み出し信号、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
【００２５】
カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２６】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２７】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２８】
駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２９】
画素２１は、ＰＤ３１、転送トランジスタ３２、メモリ部３３、読み出しトランジスタ３４、ＦＤ３５、増幅トランジスタ３６、選択トランジスタ３７、第１のリセットトランジスタ３８、および、第２のリセットトランジスタ３９を備えて構成される。
【００３０】
ＰＤ３１は、光電変換部であり、画素２１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
【００３１】
転送トランジスタ３２は、垂直駆動部１３から転送ゲート電極（TRG）に供給される転送信号に従って駆動し、転送トランジスタ３２がオンになると、ＰＤ３１に蓄積されている電荷がメモリ部３３に転送される。ここで、撮像素子１１では、ＰＤ３１からメモリ部３３への電荷の転送は、全てのＰＤ３１において同時に（同一のタイミングで）行われる。
【００３２】
メモリ部３３は、転送トランジスタ３２を介してＰＤ２４から転送されてくる電荷を一時的に蓄積する。
【００３３】
読み出しトランジスタ３４は、垂直駆動部１３から読み出しゲート電極（ROG）に供給される読み出し信号に従って駆動し、読み出しトランジスタ３４がオンになると、メモリ部３３に蓄積されている電荷がＦＤ３５に読み出される。
【００３４】
ＦＤ３５は、読み出しトランジスタ３４と増幅トランジスタ３６のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、読み出しトランジスタ３４を介してメモリ部３３から読み出された電荷を蓄積する。
【００３５】
増幅トランジスタ３６は、電源電位ＶＤＤに接続されており、ＦＤ３５に蓄積されている電荷に応じたレベルの画素信号を出力する。
【００３６】
選択トランジスタ３７は、垂直駆動部１３から供給される選択信号に従って駆動し、選択トランジスタ３７がオンになると、増幅トランジスタ３６から出力される画素信号が選択トランジスタ３７を介して垂直信号線２３へ出力可能な状態となる。
【００３７】
第１のリセットトランジスタ３８は、垂直駆動部１３から供給されるリセット信号に従って駆動し、第１のリセットトランジスタ３８がオンになると、ＦＤ３５に蓄積されている電荷が、第１のリセットトランジスタ３８を介して電源電位ＶＤＤに排出される。これにより、ＦＤ３５が電源電位ＶＤＤにリセットされる。
【００３８】
第２のリセットトランジスタ３９は、ＰＤ３１において、所定の電荷量以上の電荷が発生した場合に、その電荷を電源電位ＶＤＤに排出するためのオーバーフロードレインとして機能する。
【００３９】
なお、画素２１では、選択トランジスタ２８により選択を行う構成とされているが、選択トランジスタ２８を省略した回路構成（所謂、３トランジスタ構成）を採用することができる。
【００４０】
図２は、撮像素子１１が有する画素２１の第１の構成例を示す断面図である。
【００４１】
図２に示すように、撮像素子１１は、半導体基板４１、配線層４２、カラーフィルタ層４３、およびオンチップレンズ層４４が積層されて構成される。カラーフィルタ層４３には、赤色、青色、または緑色の光を画素２１ごとに透過するフィルタが配置され、オンチップレンズ層４４には、複数の小型のレンズが画素２１ごとに配置されている。
【００４２】
半導体基板４１では、例えば、Ｐ型のシリコン層（Ｐウェル）５１の内部に、ＰＤ３１を構成するＰ型領域５２およびＮ型領域５３、メモリ部３３を構成するＮ型領域５４、読み出しトランジスタ３４を構成するＮ型領域５５、並びに、ＦＤ３５を構成するＮ型領域５６が形成される。
【００４３】
配線層４２では、半導体基板４１の表面に成膜されるゲート絶縁膜（図示せず）を介して、転送トランジスタ３２を構成するゲート電極６１と、読み出しトランジスタ３４を構成するゲート電極６２とが形成される。ゲート電極６１は、Ｎ型領域５４が形成されている位置に重なるように配置され、ゲート絶縁膜を介して半導体基板４１の表面に形成されるポリシリコン層６１ａに、遮光性を備えたメタル層６１ｂが積層された積層構造とされている。ゲート電極６２は、Ｎ型領域５５が形成されている位置に重なるように配置され、ゲート絶縁膜を介して半導体基板４１の表面に形成されるポリシリコン層６２ａに、遮光性を備えたメタル層６２ｂが積層された積層構造とされている。
【００４４】
また、配線層４２では、ゲート電極６１および６２の側面をそれぞれ囲うようにサイドウォール６３および６４が形成され、半導体基板４１、ゲート電極６１および６２、並びに、サイドウォール６３および６４を覆うようにライナー膜６５が形成される。さらに、配線層４２では、メモリ部３３を少なくとも覆うように遮光メタル６６が形成されて層間絶縁膜６７が積層され、層間絶縁膜６７中に形成される配線６８とＮ型領域５６とを接続するようにコンタクト部６９が形成される。
【００４５】
ここで、遮光メタル６６は、図４および図５を参照して後述するように、ライナー膜６５と同じ高さまで形成された層間絶縁膜６７を掘り込むように行われるダマシン加工により形成された溝部にメタルを埋め込むことにより形成される。このとき、ダマシン加工により、ゲート電極６１および６２の周囲を囲うように溝部が形成されるため、遮光メタル６６は、ゲート電極６１および６２の周囲を囲うように形成される。
【００４６】
このように画素２１は構成されており、メタル層６１ｂおよび６２ｂ、並びに、遮光メタル６６によってメモリ部３３に対する光の漏れ込みを防止することができ、画素特性を向上させることができる。
【００４７】
ここで、画素２１と、従来の画素との構成の違いについて、図３を参照して説明する。
【００４８】
図３には、従来の構成の画素２１Ａの断面的な構成例が示されている。なお、図３において、図２の画素２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００４９】
図３に示すように、画素２１Ａの配線層４２Ａでは、ゲート電極６１Ａおよび６２Ａはポリシリコンにより形成され、ライナー膜６５を介して、転送トランジスタ３２および読み出しトランジスタ３４の全体を覆うように遮光メタル６６Ａが形成されている。このように、画素２１Ａでは、図２の画素２１と比較して、ゲート電極６１Ａおよび６２Ａに対して積層するように遮光メタル６６Ａが形成されることにより、遮光メタル６６Ａの厚みに応じて、配線層４２Ａ全体の厚みが増加することになる。このように、配線層４２Ａが厚く形成されると、斜め方向からの光がメモリ部３３に漏れ込み易くなり、画素２１Ａの感度特性およびスミア特性が低下することになる。また、コンタクトオープンや高抵抗コンタクトが多数発生することになる。その結果、画素２１Ａは、十分な画素特性を得ることができなかった。
【００５０】
これに対し、図２の画素２１においては、遮光メタル６６は、ゲート電極６１および６２の側面を囲うように形成され、ゲート電極６１および６２に積層するように形成されることはない。従って、画素２１の配線層４２は、画素２１Ａの配線層４２Ａよりも低背化を図ることができ、これにより、メモリ部３３に対する光の漏れ込みを抑制することができる。その結果、画素２１では、感度特性およびスミア特性を改善することができ、良好な画素特性を得ることができる。さらに、画素２１では、配線層４２を低背化することにより、コンタクトの加工歩留りが向上することになる。
【００５１】
次に、図４および図５を参照して、画素２１を有する撮像素子１１の製造方法について説明する。
【００５２】
まず、図４に示すように、第１の工程において、シリコン層５１にＰ型領域５２およびＮ型領域５３乃至５６を形成する。即ち、半導体基板４１となるシリコン層５１上にリソグラフィーおよびイオン注入を行うことにより、Ｐ型領域５２およびＮ型領域５３乃至５６が、所望の箇所に形成される。
【００５３】
第２の工程において、ゲート電極６１および６２、並びに、サイドウォール６３および６４を形成する。
【００５４】
即ち、図示しないゲート絶縁膜が全面に成膜された後に、ポリシリコン膜およびメタル膜が全面に成膜される。ポリシリコン膜およびメタル膜の膜厚は、例えば、それぞれ100ｎｍとされる。また、メタル膜の材料としては、タングステンや、チタン、タンタル、アルミニウム、ハフニウム、カッパなどの単膜、または、これらの窒化膜または酸化膜、および、それらを組み合わせて使用することができる。
【００５５】
そして、リソグラフィーおよびドライエッチングを行って、ポリシリコン層６１ａおよび６２ａ、並びに、メタル層６１ｂおよび６２ｂとなる部分を残す一方、不必要となる部分のポリシリコンおよびメタルを除去する。これにより、ゲート電極６１および６２となるパターンが形成される。なお、ゲート電極６１および６２としては、遮光性を備えるメタル層６１ｂおよび６２ｂが用いられていればよく、ポリシリコン層６１ａおよび６２ａとの積層構造に限定されるものではない。
【００５６】
また、サイドウォール６３および６４を形成する材料としては、酸化膜、窒化膜などの絶縁膜の単層、あるいは、それらの組み合わせを用いることができる。
【００５７】
次に、第３の工程において、ライナー膜６５を全面に形成し、層間絶縁膜６７を成膜する。
【００５８】
ライナー膜６５は、ＣＶＤ（Chemical Vapor Deposition）法により成膜され、例えば、膜厚が50ｎｍの窒化膜が用いられる。また、ライナー膜６５の成膜後、層間絶縁膜６７を成膜し、ＣＭＰ（Chemical Mechanical Polishing）により平坦化が施される。層間絶縁膜６７の平坦化には、ライナー膜６５をストッパとして利用するプロセスを適用することができ、これにより、転送トランジスタ３２および３３が形成されている部分におけるライナー膜６５の高さと略同一の厚みの層間絶縁膜６７が形成される。
【００５９】
次に、図５に示すように、第４の工程において、ダマシン部の加工を行う。
【００６０】
即ち、リソグラフィーにて、転送トランジスタ３２、メモリ部３３、読み出しトランジスタ３４の周辺部分にパターンニングを行う。このとき、ダマシン加工を行う幅は、例えば、転送トランジスタ３２および読み出しトランジスタ３４の外周から100ｎｍとする。なお、この幅は、画素デザインや求めるスミア特性などに応じて、適宜、調整することができる。その後、ドライエッチングを行うことにより溝部Ｄが加工される。この際、ライナー膜６５との選択比を持たせることで、例えば、ＣＦｘ系のガスを適用することで、形状を安定化させた。
【００６１】
第５の工程において、遮光メタル６６を形成する。
【００６２】
即ち、第４の工程でのダマシン加工により形成された溝部Ｄに、メタルを埋め込むことにより、遮光メタル６６が形成される。遮光メタル６６は、例えば、スパッタタングステンを適用してブランケット膜を成膜し、その後、CMPまたはドライエッチングにて、不要部分のメタルを除去することにより形成される。
【００６３】
なお、ブランケット膜の成膜には、ＣＶＤまたはスパッタ、あるいは、それらを組み合わせて適用することができる。また、遮光メタル６６の材料としては、タングステン以外にも、チタン、タンタル、アルミニウム、ハフニウム、カッパなどの単膜、それらの窒化膜、酸化膜、炭化膜を適用することができる。さらに、これらの組み合わせを適用してもよい。
【００６４】
第６の工程において、層間絶縁膜６７を積み増し、コンタクト部６９を形成する。
【００６５】
なお、第６の工程では、コンタクト部６９を形成するのと並行して、ゲート電極６１および６２に駆動信号を供給するためのコンタクト部６９が形成される。図６には、ゲート電極６１に接続されるコンタクト部６９Ａ、および、ゲート電極６２に接続されるコンタクト部６９Ｂが形成される部分における断面的な構成が示されている。また、コンタクト部６９Ａおよび６９Ｂの形成時には、ゲート電極６１および６２の上部が遮光性を備えたメタル層６１ｂおよび６２ｂであることより、メタルと選択比を保つことは容易である事より、遮光性が劣化することはない。なお、ゲート電極６１および６２のコンタクトの取り方は、ゲートに直接的に接続する構造のみとなることより、基板を介する構造を考慮する必要はなく、他のトランジスタは、ＦＤ３５に対するコンタクト部６９と同様の構造でコンタクトが取られる。
【００６６】
その後、図２に示したように、配線６８が形成され、層間絶縁膜６７がさらに積み増された後に、カラーフィルタ層４３およびオンチップレンズ層４４が形成されて、グローバルシャッタ機能を有した撮像素子１１が完成される。
【００６７】
以上のような工程により撮像素子１１を製造することができ、ダマシン加工により形成された溝部Ｄに遮光メタル６６を埋め込むことにより、メモリ部３３に対する遮光性を向上させるとともに、配線層４２の低背化を図ることができる。さらに、遮光メタル６６の被覆率を低くすることができるため、ＣＭＰ処理などにより遮光メタル６６にディッシングが入ることを防止することができる。これにより、画素特性の低下を回避し、その後の工程に悪影響を与えることを回避することができる。即ち、上述した特許文献３に開示されている構造における懸念を回避することができる。
【００６８】
次に、図７および図８を参照して、画素２１の第１の構成例の変形例について説明する。
【００６９】
図７Ａには、第１の変形例である画素２１ａが示されている。画素２１ａでは、遮光メタル６６ａの先端部分が、ライナー膜６５ａの膜厚よりも半導体基板４１側に突出するように形成されている点で、画素２１と異なる構成とされている。即ち、画素２１ａでは、ダマシン加工を行う工程（図５の第４の工程）において、ゲート電極６１および６２の外周に沿ってライナー膜６５ａも所定の深さで掘り込む。そして、ライナー膜６５ａに掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル６６ａが形成される。
【００７０】
このように構成される画素２１ａでは、画素２１よりも、斜め方向からメモリ部３３への光の漏れ込みを抑制することができ、スミア特性をさらに改善することができる。なお、図７Ａでは、ライナー膜６５ａの途中まで掘り込まれた構造が示されているが、例えば、半導体基板４１および配線層４２の間に形成されるゲート酸化膜（図示せず）まで、ライナー膜６５ａを完全に掘り込む構造としてもよい。
【００７１】
図７Ｂには、第２の変形例である画素２１ｂが示されている。画素２１ｂでは、ライナー膜６５ｂが、サイドウォール６３および６４を覆う部分において除去されるように形成され、サイドウォール６３および６４に直接的に積層されるように遮光メタル６６ｂが形成されている点で、画素２１と異なる構成とされている。
【００７２】
このように構成される画素２１ｂにおいても、遮光性をさらに改善させることができる。なお、図７Ｂでは、サイドウォール６３および６４を覆う部分が完全に除去されてライナー膜６５ｂが形成された構造が示されているが、サイドウォール６３および６４を覆う途中まで除去される構造としてもよい。
【００７３】
図７Ｃには、第３の変形例である画素２１ｃが示されている。画素２１ｃでは、遮光メタル６６ｃの先端部分が、半導体基板４１まで突出するように形成されている点で、画素２１と異なる構成とされている。即ち、画素２１ｃでは、ダマシン加工を行う工程（図５の第４の工程）において、半導体基板４１を例えば100ｎｍ掘り込み、その掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル６６ｃが形成される。
【００７４】
また、このような構造において、遮光メタル６６ｃと半導体基板４１との絶縁性を保持するために、半導体基板４１を掘り込んだ箇所に絶縁膜７０を形成する処理が施される。絶縁膜７０を形成する処理には、例えば、酸化炉による酸化、ＲＴＯ（Rapid Thermal Oxidation）またはＣＶＤによる成膜（酸化膜、窒化膜）、ＡＬＤ（Atomic Layer. Deposition）法などを適用することができる。また、半導体基板４１に対するダメージを抑制することを目的として、半導体基板４１を掘り込んだ箇所の周辺部にボロンを注入してもよい。なお、工程位置としては、絶縁前および絶縁後のどちらでも行うことができる。
【００７５】
図７Ｄには、第４の変形例である画素２１ｄが示されている。画素２１ｄは、メモリ部３３の近傍となるゲート電極６１の周囲部分に配置され、メモリ部３３から遠くなるゲート電極６２の側方には配置されないように遮光メタル６６ｄが形成される点で、画素２１と異なる構成とされている。即ち、遮光メタル６６ｄを形成する際のリソグラフィーのパターンニングにより、メモリ部３３の遮光に最低限必要なゲート電極６１の周囲部分にだけ遮光メタル６６ｄが形成されるようにすることができる。
【００７６】
なお、転送トランジスタ３２を構成するゲート電極６１だけ、ポリシリコン層６１ａとメタル層６１ｂとの積層構造を採用して、他のトランジスタは、ポリシリコン電極とする構成を採用することができる。
【００７７】
このように、少なくともゲート電極６１の周囲部分に遮光メタル６６ｄを形成することにより、メモリ部３３に対する遮光性能を得ることができる。
【００７８】
次に、図８には、第５の変形例である画素２１ｅが示されている。
【００７９】
画素２１ｅでは、転送トランジスタ３２とは別にメモリ部３３が形成されている点で、画素２１と異なる構成とされている。即ち、画素２１ｅでは、半導体基板４１ｅにおいて、Ｎ型領域５４とＮ型領域５５との間に、メモリ部３３を構成するＮ型領域７１が形成されているとともに、転送トランジスタ３２のゲート電極６１と読み出しトランジスタ３４のゲート電極６２との間に、メモリ部３３を構成するゲート電極７２が形成されている。ゲート電極７２は、ポリシリコン層７２ａおよびメタル層７２ｂが積層された積層構造とされ、コンタクト部６９Ｃがメタル層７２ｂに接続されている。そして、画素２１ｅでは、ゲート電極６１、ゲート電極６２、およびゲート電極７２の周囲を囲うように遮光メタル６６ｅが形成されている。
【００８０】
次に、図９は、撮像素子１１が有する画素の第２の構成例を示す断面図である。なお、図９において、図２の画素２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００８１】
画素２１’は、配線層４２’において、ゲート電極６１および６２を覆う部分において除去されるようにライナー膜６５’が形成される。さらに、サイドウォール６３’および６４’の一部とともにライナー膜６５’が除去され、メタル層６１ｂおよび６２ｂに接続するように遮光メタル６６’が形成されている点で、画素２１と異なる構成とされている。
【００８２】
具体的には、画素２１’では、ゲート電極６１のＰＤ３１側におけるサイドウォール６３’の一部とともにライナー膜６５’が除去されることにより、ゲート電極６１のＰＤ３１側において、メタル層６１ｂに遮光メタル６６’が接続されている。また、画素２１’では、ゲート電極６２のＦＤ３５側におけるサイドウォール６４’の一部とともにライナー膜６５’が除去されることにより、ゲート電極６２のＦＤ３５側において、メタル層６２ｂに遮光メタル６６’が接続されている。
【００８３】
このように構成されている画素２１’では、ライナー膜６５’がゲート電極６１および６２を覆わない構成とすることで、配線層４２’を、さらに低背化することができる。また、メタル層６１ｂおよび６２ｂと遮光メタル６６’を接続する構成とすることで、メモリ部３３に対する光の漏れ込みを、さらに抑制することができる。
【００８４】
次に、図１０を参照して、画素２１’を有する撮像素子１１の製造方法について説明する。
【００８５】
まず、図４を参照して説明したのと同様に、第１乃至第３の工程により、ゲート電極６１および６２、並びに、サイドウォール６３および６４を形成し、ライナー膜６５が成膜された後に、層間絶縁膜６７が形成されて平坦化された構造物が形成される。
【００８６】
そして、第１１の工程において、メタル層６１ｂおよび６２ｂが露出するまで、例えば、ＣＭＰにより掘り込むことにより、ライナー膜６５が除去される。
【００８７】
第１２の工程において、ダマシン部の加工を行う。
【００８８】
即ち、リソグラフィーにて、転送トランジスタ３２、メモリ部３３、読み出しトランジスタ３４の周辺部分にパターンニングを行う。なお、図５の第４の工程と異なり、ゲート電極６１のＰＤ３１側、および、ゲート電極６２のＦＤ３５も加工されるようにパターンニングが行われる。このとき、ダマシン加工を行う幅は、例えば、転送トランジスタ３２および読み出しトランジスタ３４の外周から100ｎｍとする。なお、この幅は、画素デザインや求めるスミア特性などに応じて、適宜、調整することができる。その後、ドライエッチングを行うことにより溝部Ｄが加工される。
【００８９】
このとき、２ステップの加工条件を用いて、１回目のステップで、層間絶縁膜６７、ライナー膜６５、並びに、サイドウォール６３および６４を低選択比でエッチングし、２回目のステップで、選択比を調整して層間絶縁膜６７部分だけを掘り込むことができる。
【００９０】
第１３の工程において、遮光メタル６６’を形成する。
【００９１】
即ち、第４の工程でのダマシン加工により形成された溝部Ｄに、メタルを埋め込むことにより、遮光メタル６６’が形成される。このとき、ゲート電極６１のＰＤ３１側が開かれるようにサイドウォール６３’が加工されているので、ゲート電極６１のＰＤ３１側においてメタル層６１ｂに接続するように遮光メタル６６’が形成される。また、ゲート電極６２のＦＤ３５側が開かれるようにサイドウォール６４’が加工されているので、ゲート電極６２のＦＤ３５側においてメタル層６２ｂに接続するように遮光メタル６６’が形成される。
【００９２】
その後、図９に示したように、層間絶縁膜６７が積み増されてコンタクト部６９が形成され、配線６８が形成され、層間絶縁膜６７がさらに積み増された後に、カラーフィルタ層４３およびオンチップレンズ層４４が形成されて、グローバルシャッタ機能を有した撮像素子１１が完成される。
【００９３】
以上のような工程により製造される撮像素子１１において、画素２１’では、ゲート電極６１および６２が露出するようにライナー膜６５’を除去することで、配線層４２’を、さらに低背化することができる。また、メタル層６１ｂおよび６２ｂと遮光メタル６６’が接続されるように溝部Ｄを加工することで、メモリ部３３に対する光の漏れ込みを、さらに抑制することができる。
【００９４】
次に、図１１および図１２を参照して、画素２１’の第２の構成例の変形例について説明する。
【００９５】
図１１Ａには、第１の変形例である画素２１ａ’が示されている。画素２１ａ’では、ゲート電極６１のＰＤ３１側に形成される遮光メタル６６’に対応する箇所の、シリコン層５１の表面部分のポテンシャルを調整して追加インプラ部８１が形成されている。同様に、画素２１ａ’では、ゲート電極６２のＦＤ３５側に形成される遮光メタル６６’に対応する箇所の、シリコン層５１の表面部分のポテンシャルを調整して追加インプラ部８２が形成されている。
【００９６】
即ち、ＰＤ３１からメモリ部３３への電荷の転送経路に追加インプラ部８１が形成され、メモリ部３３からＦＤ３５への電荷の転送経路に追加インプラ部８２が形成されている。つまり、ゲート電極６１または６２に電圧が印加された際に、遮光メタル６６’が半導体基板４１側のポテンシャルに影響を及ぼす可能性があるため、追加インプラ部８１および８２が形成される。
【００９７】
図１１Ｂに示されているポテンシャルイメージを参照して説明する。例えば、ゲート電極６１と遮光メタル６６との接続がなく、かつ、追加インプラ部が形成されていない構造（即ち、図２の画素２１の構造）では、ＰＤ３１からメモリ部３３に転送がオンになったときに、ＰＤ３１からメモリ部３３に電荷が転送されるようなポテンシャル状態となる。
【００９８】
しかしながら、例えば、ゲート電極６１と遮光メタル６６’との接続があり、かつ、追加インプラ部８１および８２が形成されていない構造では、ＰＤ３１からメモリ部３３に転送がオンになったときに、ＰＤ３１とメモリ部３３との間の転送経路のポテンシャルが深くなり、転送不良を引き起こす可能性がある。従って、ゲート電極６１と遮光メタル６６’とが接続されても、ゲート電極６１と遮光メタル６６との接続がない構成と同様のポテンシャル状態とすることが望ましい。
【００９９】
そこで、追加インプラ部８１および８２を形成することで、ゲート電極６１と遮光メタル６６’との接続がある構成でも、ＰＤ３１からメモリ部３３に転送がオンになったときに、ＰＤ３１からメモリ部３３に電荷が転送されるようなポテンシャル状態となる。
【０１００】
例えば、追加インプラ部８１および８２は、遮光メタル６６’の直下のみ、ｎ＋型の注入量を減らす、または、ｐ＋型のカウンター注入を行うことにより形成される。これにより、電荷の転送不良が発生することを回避し、電荷を確実に転送することができる。また、転送トランジスタ３２だけでなく、メモリ部３３、読み出しトランジスタ３４、ＦＤ３５に関しても、同様の転送不良が想定され、追加インプラ部を形成することにより、電荷を確実に転送することができる。
【０１０１】
なお、例えば、ゲート電極６１およびゲート電極６２の間の領域においても、お互いがショートしない程度に、メタル層６１ｂおよびメタル層６２ｂを広げる構造としてもよい。このような構造によっても、光の漏れ込みをさらに抑制することができ、スミア特性を改善することができる。
【０１０２】
図１２Ａには、第２の変形例である画素２１ｂ’が示されている。画素２１ｂ’では、遮光メタル６６ｂ’の先端部分が、ライナー膜６５ｂ’の膜厚よりも半導体基板４１側に突出するように形成されている点で、画素２１’と異なる構成とされている。即ち、画素２１ｂ’では、ダマシン加工を行う工程（図１０の第１２の工程）において、ゲート電極６１および６２の外周に沿ってライナー膜６５ｂ’も所定の深さで掘り込む。そして、ライナー膜６５ｂ’に掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル６６ｂ’が形成される。
【０１０３】
このように構成される画素２１ｂ’では、画素２１’よりも、斜め方向からメモリ部３３への光の漏れ込みを抑制することができ、スミア特性をさらに改善することができる。なお、図１２Ａでは、ライナー膜６５ｂ’の途中まで掘り込まれた構造が示されているが、例えば、半導体基板４１および配線層４２の間に形成されるゲート酸化膜（図示せず）まで、ライナー膜６５ｂ’を完全に掘り込む構造としてもよい。
【０１０４】
図１２Ｂには、第３の変形例である画素２１ｃ’が示されている。画素２１ｃ’では、ライナー膜６５ｃ’が、サイドウォール６３’および６４’を覆う部分において除去されるように形成され、サイドウォール６３’および６４’に直接的に積層されるように遮光メタル６６ｃ’が形成されている点で、画素２１’と異なる構成とされている。
【０１０５】
このように構成される画素２１ｃ’においても、遮光性をさらに改善させることができる。なお、図１２Ｂでは、サイドウォール６３’および６４’を覆う部分が完全に除去されてライナー膜６５ｃ’が形成された構造が示されているが、サイドウォール６３’および６４’を覆う途中まで除去される構造としてもよい。
【０１０６】
図１２Ｃには、第４の変形例である画素２１ｄ’が示されている。画素２１ｄ’では、遮光メタル６６ｄ’の先端部分が、半導体基板４１まで突出するように形成されている点で、画素２１’と異なる構成とされている。即ち、画素２１ｄ’では、ダマシン加工を行う工程（図１０の第１２の工程）において、半導体基板４１を例えば100ｎｍ掘り込み、その掘り込まれた部分まで、メタルを埋め込むことにより遮光メタル６６ｄ’が形成される。
【０１０７】
また、このような構造において、遮光メタル６６ｄ’と半導体基板４１との絶縁性を保持するために、半導体基板４１を掘り込んだ箇所に絶縁膜７０を形成する処理が施される。絶縁膜７０を形成する処理には、例えば、酸化炉による酸化、ＲＴＯ（Rapid Thermal Oxidation）またはＣＶＤによる成膜（酸化膜、窒化膜）、ＡＬＤ（Atomic Layer. Deposition）法などを適用することができる。また、半導体基板４１に対するダメージを抑制することを目的として、半導体基板４１を掘り込んだ箇所の周辺部にボロンを注入してもよい。なお、工程位置としては、絶縁前および絶縁後のどちらでも行うことができる。
【０１０８】
図１２Ｄには、第５の変形例である画素２１ｅ’が示されている。画素２１ｅ’は、メモリ部３３の近傍となるゲート電極６１の周囲部分に配置され、メモリ部３３から遠くなるゲート電極６２の側方には配置されないように遮光メタル６６ｅ’が形成される点で、画素２１’と異なる構成とされている。即ち、遮光メタル６６ｅ’を形成する際のリソグラフィーのパターンニングにより、メモリ部３３の遮光に最低限必要なゲート電極６１の周囲部分にだけ遮光メタル６６ｅ’が形成されるようにすることができる。
【０１０９】
なお、転送トランジスタ３２を構成するゲート電極６１だけ、ポリシリコン層６１ａとメタル層６１ｂとの積層構造を採用して、他のトランジスタは、ポリシリコン電極とする構成を採用することができる。
【０１１０】
このように、少なくともゲート電極６１の周囲部分に遮光メタル６６ｅ’を形成することにより、メモリ部３３に対する遮光性能を得ることができる。
【０１１１】
ところで、遮光メタル６６を構成するダマシン構造を、周辺回路部へも適用することができる。
【０１１２】
図１３を参照して、ダマシン構造の周辺回路部への適用について説明する。
【０１１３】
図１３Ａには、図２の画素２１と同様のダマシン構造を適用した周辺回路が示されており、トランジスタ１０１および１１１の間に、ダマシン構造により構成された遮光メタル１３１が形成されている。トランジスタ１０１を構成するゲート電極１０２は、ポリシリコン層１０２ａとメタル層１０２ｂとの積層構造を採用し、ゲート電極１０２の周囲にサイドウォール１０３が形成されている。同様に、トランジスタ１１１を構成するゲート電極１１２は、ポリシリコン層１１２ａとメタル層１１２ｂとの積層構造を採用し、ゲート電極１１２の周囲にサイドウォール１１３が形成されている。
【０１１４】
そして、遮光メタル１３１は、コンタクト部１１４とＳＴＩ（Shallow Trench Isolation）部１１５とを接続するように構成され、アクティブ間を接続することにより、ローカルインターコネクト（Local-interconnect）として活用することができる。
【０１１５】
このような構造を採用することにより、周辺回路の集積度を向上させ、回路の効率化を図ることができるとともに、回路設計の自由度を向上させることができる。
【０１１６】
図１３Bには、図９の画素２１’と同様のダマシン構造を適用した周辺回路が示されており、トランジスタ１０１’および１１１’の間に、ダマシン構造により構成された遮光メタル１３１’が形成されている。トランジスタ１０１’を構成するゲート電極１０２’は、ポリシリコン層１０２ａ’とメタル層１０２ｂ’との積層構造を採用し、ゲート電極１０２’の周囲にサイドウォール１０３’が形成されている。同様に、トランジスタ１１１’を構成するゲート電極１１２’は、ポリシリコン層１１２ａ’とメタル層１１２ｂ’との積層構造を採用し、ゲート電極１１２’の周囲にサイドウォール１１３’が形成されている。
【０１１７】
そして、遮光メタル１３１’は、メタル層１０２ｂ’およびメタル層１１２ｂ’とコンタクト部１１４とを接続するように構成され、ゲート間を接続することにより、ローカルインターコネクト（Local-interconnect）として活用することができる。
【０１１８】
このような構造を採用することにより、周辺回路の集積度を向上させ、回路の効率化を図ることができるとともに、回路設計の自由度を向上させることができる。
【０１１９】
次に、図１４は、撮像素子１１が有する画素の第３の構成例を示す断面図である。なお、図１４において、図２の画素２１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【０１２０】
画素２１’’は、配線層４２’’において、転送トランジスタ３２および読み出しトランジスタ３４の全体を覆うように遮光メタル６６’’が形成されている点で、画素２１と異なる構成とされている。
【０１２１】
次に、図１５および図１６を参照して、画素２１’’を有する撮像素子１１の製造方法について説明する。
【０１２２】
まず、図４を参照して説明したのと同様に、第１および第２の工程により、ゲート電極６１および６２、並びに、サイドウォール６３および６４を形成された構造物が形成される。
【０１２３】
そして、第２１の工程において、ライナー膜６５を全面に形成し、層間絶縁膜６７を成膜する。ここで、層間絶縁膜６７は、転送トランジスタ３２および読み出しトランジスタ３４を覆う部分にも形成するため、ライナー膜６５の上よりも150ｎｍ厚くなるように形成される。
【０１２４】
第２２の工程において、図５の第４の工程と同様に、ダマシン部の加工を行う。
【０１２５】
第２３の工程において、遮光メタル６６’’を形成する。即ち、第２２の工程でのダマシン加工により形成された溝部Ｄに、例えば、スパッタタングステンを適用してブランケット膜を成膜することにより、遮光メタル６６’’が形成される。なお、第２３の工程では、図５の第５の工程と異なり、ブランケット膜を成膜した後に、CMPやドライエッチングが行われない。従って、図１５に示すように、遮光メタル６６’’の表面は、第２２の工程で形成された表面形状に従って溝部Ｄのある箇所で凹形状となるように形成される。
【０１２６】
第２４の工程において、ストッパ層１２１を形成し、メタル層１２２を形成する。なお、ストッパ層１２１およびメタル層１２２は、遮光メタル６６’’の表面形状に従って、凹凸形状となるように形成される。ストッパ層１２１は、CMP時に選択比の取れる材料として、酸化膜、窒化膜などの絶縁系、Ｔｉ、Ｔａ、或いは、その窒化物などのバリアメタルを適用することができる。このように、遮光メタル６６’’とメタル層１２２との間にストッパ層１２１を形成することにより、CMPを行う際にディッシングが発生することを回避することができる。
【０１２７】
なお、ストッパ層１２１を設ける他にディッシングの発生を回避する方法として、CMPではなく、エッチバックを用いてもよい。この場合、遮光メタル６６’’を形成した後に、レジストなどを塗布することにより平坦化を行い、レジストと遮光メタル６６’’との選択比を極力小さくして、不要部分の遮光メタル６６’’を除去することができる。
【０１２８】
次に、図１６に示すように、第２５の工程において、１回目のCMPを行う。
【０１２９】
第２６の工程において、遮光メタル６６’’をレジスト１２３で覆い、ストッパ層１２１を剥離する。
【０１３０】
第２７の工程において、２回目のCMPを行い、遮光メタル６６’’を完成させる。このとき、遮光メタル６６’’の凹部にストッパ層１２１が形成されていることにより、CMPにおけるディッシングの発生が回避される。なお、図１６では、遮光メタル６６’’の凹凸形状に従って、ストッパ層１２１の一部分が残った状態とされているが、ストッパ層１２１は、CMPで取り切ってしまってもよい。
【０１３１】
第２８の工程において、層間絶縁膜６７を積み増しし、コンタクト部６９を形成する。なお、図１６には、ゲート電極６１に接続されるコンタクト部６９Ａ、および、ゲート電極６２に接続されるコンタクト部６９Ｂが形成される部分における断面的な構成が示されている。なお、コンタクト部６９Ａおよび６９Ｂを形成する際には、遮光メタル６６’’とのショートを回避するために、コンタクト部６９Ａおよび６９Ｂと遮光メタル６６’’との間に200ｎｍ程度の間隔を設ける構成とした。
【０１３２】
その後、図１４に示したように、配線６８が形成され、層間絶縁膜６７がさらに積み増された後に、カラーフィルタ層４３およびオンチップレンズ層４４が形成されて、グローバルシャッタ機能を有した撮像素子１１が完成される。
【０１３３】
なお、画素２１’’においては、転送トランジスタ３２および読み出しトランジスタ３４の全体を覆うように遮光メタル６６’’が形成されるため、ゲート電極６１および６２は、メタル層６１ｂおよび６２ｂを有しない構成としてもよい。
【０１３４】
即ち、図１７に示すように、ポリシリコン層６１ａによりゲート電極６１が構成され、ポリシリコン層６２ａによりゲート電極６２が構成される。なお、この構成において、遮光性の悪化を回避するように、コンタクト配置の工夫が行われ、影響を最小限に抑えることが好ましい。
【０１３５】
なお、画素２１’’のように、転送トランジスタ３２および読み出しトランジスタ３４の全体を覆うように遮光メタル６６’’を形成しても、配線層４２’’の低背化を図ることができる。
【０１３６】
図１８には、従来の構造の画素２１Ａ（図３）の転送トランジスタ３２の近傍における断面と、画素２１’’の転送トランジスタ３２の近傍における断面とが示されている。
【０１３７】
一般的に、ＰＭＤ（Pre-Metal Dielectric）平坦化のＣＭＰ工程において、下地の凹凸構造の大きさによって、残膜に影響を及ぼすことが知られており、段差が小さいほど、残膜を薄くすることが可能である。即ち、画素２１Ａでは、ゲート電極６１と遮光メタル６６Ａとの膜厚による段差があるのに対して、画素２１’’では、段差はゲート電極６１のみである。その結果、画素２１’’の構造では、画素２１Ａの構造と比較して、配線層４２’’を２０％薄くすることができ、これにより、感度向上を図ることができる。
【０１３８】
また、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１３９】
図１９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１４０】
図１９に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１４１】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【０１４２】
撮像素子２０３としては、上述した構成例または変形例の画素２１を備える撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
【０１４３】
信号処理回路２０４は、撮像素子２０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【０１４４】
このように構成されている撮像装置２０１では、撮像素子２０３として、上述したような構成例または変形例の画素２１を備える撮像素子１１を適用することにより、良好な感度特性およびスミア特性を備え、より良好な画質を得ることができる。
【０１４５】
なお、本技術は以下のような構成も取ることができる。
（１）
全ての画素において同時に光電変換部で発生した電荷をメモリ部に転送し、メタルゲートを有する転送部と、
前記転送部の周囲の層間絶縁膜を掘り込むことにより形成された溝部にメタルを埋め込むことにより形成される遮光部と
を備える固体撮像素子。
（２）
前記遮光部は、その先端部が、前記転送部の周囲において、前記層間絶縁膜と半導体基板との間に形成されるライナー膜の膜厚よりも前記半導体基板側に突出するように形成される
上記（１）に記載の固体撮像素子。
（３）
前記転送部のメタルゲートと前記遮光部とが部分的に接続されている
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光部の形成時に、複数の前記画素がアレイ状に配置された画素アレイ部の周辺に形成される周辺回路部に、ローカルインターコネクトとして使用するメタル部を形成する
上記（１）から（３）までのいずれかに記載の固体撮像素子。
【０１４６】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１４７】
１１  撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  メモリ部，  ３４  読み出しトランジスタ，  ３５  ＦＤ，  ３６  増幅トランジスタ，  ３７  選択トランジスタ，  ３８  第１のリセットトランジスタ，  ３９  第２のリセットトランジスタ，  ４１  半導体基板，  ４２  配線層，  ４３  カラーフィルタ層，  ４４  オンチップレンズ層，  ５１  シリコン層，  ５２  Ｐ型領域，  ５３乃至５６  Ｎ型領域，  ６１および６２  ゲート電極，  ６１ａおよび６２ａ  ポリシリコン層，  ６１ｂおよび６２ｂ  メタル層，  ６３および６４  サイドウォール，  ６５  ライナー膜，  ６６  遮光メタル，  ６７  層間絶縁膜，  ６８  配線，  ６９  コンタクト部
【図１】
2013110285.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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