(57)【要約】【課題】半導体基板に、素子分離絶縁膜と、隣接する素子分離絶縁膜間の半導体基板の上部に設けられるチャネル層と、素子分離絶縁膜の下部に設けられるパンチスルー抑制層と、を有する半導体装置で、各層に導入される不純物濃度の分布が急峻に変化する半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、Ｐ型不純物が拡散されたチャネル半導体層１１、およびチャネル半導体層１１とは異なる深さに形成されるＰ型の不純物が拡散されたパンチスルー抑制層１２を有するＰ型シリコン基板１０と、シリコン基板１０の上面から少なくともパンチスルー抑制層１２に至る素子分離絶縁膜２１と、を備える。素子分離絶縁膜２１は、チャネル半導体層１１と対応する深さに、Ｐ型不純物を第１の濃度で有する絶縁膜からなる拡散源層２５と、パンチスルー抑制層１２と対応する深さに、Ｐ型不純物を第２の濃度で有する絶縁膜からなる拡散源層２３と、を有する。【選択図】図１
2013197493.tif 000002
【特許請求の範囲】
【請求項１】
第１の深さに形成される所定の導電型の不純物が拡散された第１不純物拡散層と、前記第１の深さとは異なる第２の深さに形成される所定の導電型の不純物が拡散された第２不純物拡散層と、を有する半導体基板と、
前記半導体基板上に順に形成されるトンネル絶縁膜と電荷蓄積層と、
前記トンネル絶縁膜と前記電荷蓄積層との界面よりも高く、前記電荷蓄積層の上面よりも低い位置から少なくとも前記第２不純物拡散層にまで至る第１の方向に延在し、第１の方向に直交する第２の方向に所定の間隔で形成される素子分離絶縁膜と、
前記電荷蓄積層と前記素子分離絶縁膜上に、前記第２の方向に延在し、前記第１の方向に所定の間隔で形成される電極間絶縁膜と制御ゲート電極膜と、
を備える半導体装置において、
前記素子分離絶縁膜は、
前記第１の深さに、前記第１不純物拡散層中の前記不純物と同じ導電型の不純物を第１の濃度で有する絶縁膜を用いた第１拡散源層と、
前記第２の深さに、前記第２不純物拡散層中の前記不純物と同じ導電型の不純物を第２の濃度で有する絶縁膜を用いた第２拡散源層と、
前記第１不純物拡散層と前記第２不純物拡散層との間の領域であって、前記第２不純物拡散層よりも下の領域に所定の導電型の不純物が拡散された第３不純物拡散層と、
前記第１拡散源層と前記半導体基板との間に、前記不純物を有さないまたは前記不純物を前記第１拡散源層よりも低い濃度で有する第１絶縁膜と、
前記第２拡散源層と前記半導体基板との間に、前記不純物を有さないまたは前記不純物を前記第２拡散源層よりも低い濃度で有する第２絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
第１の深さに形成される所定の導電型の不純物が拡散された第１不純物拡散層と、前記第１の深さとは異なる第２の深さに形成される所定の導電型の不純物が拡散された第２不純物拡散層と、を有する半導体基板と、
前記半導体基板の上面から少なくとも前記第２不純物拡散層にまで至る素子分離絶縁膜と、
を備える半導体装置において、
前記素子分離絶縁膜は、
前記第１の深さに、前記第１不純物拡散層中の前記不純物と同じ導電型の不純物を第１の濃度で有する絶縁膜を用いた第１拡散源層と、
前記第２の深さに、前記第２不純物拡散層中の前記不純物と同じ導電型の不純物を第２の濃度で有する絶縁膜を用いた第２拡散源層と、
を有することを特徴とする半導体装置。
【請求項３】
前記半導体基板は、前記第１不純物拡散層と前記第２不純物拡散層との間の領域であって、前記第２不純物拡散層よりも下の領域に所定の導電型の不純物が拡散された第３不純物拡散層をさらに有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１拡散源層と前記半導体基板との間に、前記不純物を有さないまたは前記不純物を前記第１拡散源層よりも低い濃度で有する第１絶縁膜と、
前記第２拡散源層と前記半導体基板との間に、前記不純物を有さないまたは前記不純物を前記第２拡散源層よりも低い濃度で有する第２絶縁膜と、
をさらに有することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
半導体基板にトレンチを形成する工程と、
前記トレンチの内面を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜で被覆された前記トレンチ内に所定の導電型の不純物を第１の濃度で有する絶縁膜を用いた第１拡散源層を形成する工程と、
前記第１拡散源層が第１の深さの領域に残るように、前記第１絶縁膜と前記第１拡散源層を全面エッチングする工程と、
前記不純物を有さないまたは前記不純物を前記第１拡散源層よりも低い濃度で有する第２絶縁膜を、前記第１絶縁膜と前記第１拡散源層が埋め込まれた前記トレンチ内の第２の深さまで埋め込む工程と、
前記第２絶縁膜が埋め込まれた前記トレンチの内面を覆うように第３絶縁膜を形成する工程と、
前記第３絶縁膜で被覆された前記トレンチ内に所定の導電型の不純物を第２の濃度で有する絶縁膜を用いた第２拡散源層を形成する工程と、
前記第２拡散源層が前記トレンチ内で第２の深さから所定の厚さで残るように、前記第３絶縁膜と前記第２拡散源層を全面エッチングする工程と、
前記不純物を有さないまたは前記不純物を前記第２拡散源層よりも低い濃度で有する第４絶縁膜を、前記第３絶縁膜と前記第２拡散源層が埋め込まれた前記トレンチ内に埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
通常のＮＡＮＤ型フラッシュメモリ装置では、メモリセルアレイの微細な素子（メモリセルトランジスタ）を分離するために、半導体基板にシャロートレンチ型の素子分離絶縁膜（Shallow  Trench  Isolation、以下、ＳＴＩという）を形成している。このようなＳＴＩを有するＮＡＮＤ型フラッシュメモリ装置では、パンチスルーを抑制するために、ＳＴＩの下部に、周囲よりも不純物濃度を高くしたパンチスルー抑制層を有している。また、ＳＴＩで分離される半導体基板の上部付近にも、周囲よりも不純物濃度を高くしたチャネル層を有している。
【０００３】
これらのパンチスルー抑制層やチャネル層の形成方法として、イオン注入と熱拡散を用いて形成する方法や、ＳＴＩに不純物を含む絶縁膜を埋め込み、熱処理を行って周囲の半導体基板に不純物を固相拡散させる方法などが知られている。
【０００４】
しかし、これらのいずれの方法でも、半導体基板におけるパンチスルー抑制層やチャネル層での不純物の濃度分布はなだらかに広がってしまい、急峻な濃度分布の取得は困難であるという問題点があった。また、パンチスルー抑制層を半導体基板の加工前に形成する場合、パンチスルー抑制層の形成位置にＳＴＩの底部が配置されるように、半導体基板のＳＴＩの加工バラツキを厳しく制御する必要があるが、微細化が進むほど、その加工バラツキの制御は困難になるという問題点もあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１０／０３１４６７７号明細書
【特許文献２】特開２０１０−１０３３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態は、微細化を進めた場合であっても効果的にパンチスルーを抑制することができる半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、半導体装置は、第１の深さに形成される所定の導電型の不純物が拡散された第１不純物拡散層、および前記第１の深さとは異なる第２の深さに形成される所定の導電型の不純物が拡散された第２不純物拡散層を有する半導体基板と、前記半導体基板の上面から少なくとも前記第２不純物拡散層にまで至る素子分離絶縁膜と、を備える。前記素子分離絶縁膜は、前記第１の深さに、前記第１不純物拡散層中の前記不純物と同じ導電型の不純物を第１の濃度で有する絶縁膜を用いた第１拡散源層と、前記第２の深さに、前記第２不純物拡散層中の前記不純物と同じ導電型の不純物を第２の濃度で有する絶縁膜を用いた第２拡散源層と、を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
【図２】図２は、図１のＡ−Ａ断面図である。
【図３】図３は、図１のＢ−Ｂ断面図である。
【図４−１】図４−１は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図５】図５は、拡散が十分でない場合のＮＡＮＤ型フラッシュメモリ装置の構成を模式的に示す断面図である。
【図６】図６は、チャネル半導体層とパンチスルー抑制層とをイオン注入法と熱拡散法によって形成する場合の不純物の濃度分布のシミュレーション結果を示す図である。
【図７】図７は、チャネル半導体層とパンチスルー抑制層とを実施形態による方法で形成する場合の不純物の濃度分布のシミュレーション結果を示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
【００１０】
以下では、ＮＡＮＤ型フラッシュメモリ装置に実施形態を適用した場合について説明する。ＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタ（以下、メモリセルともいう）が多数マトリクス状に配置されるメモリセル領域と、メモリセルを駆動するための周辺回路トランジスタを含む周辺回路領域と、を有する。
【００１１】
図１は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。半導体基板に、素子分離絶縁膜としてのＳＴＩ２１が図１中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域となるチャネル半導体層１１が図１中のＸ方向に分離された状態となっている。チャネル半導体層１１と直交する図１中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルＭＣのワード線ＷＬが形成されており、チャネル半導体層１１とワード線ＷＬとの交差位置にはメモリセルＭＣが形成されている。
【００１２】
また、所定の本数のワード線ＷＬのＹ方向の端部には、ワード線ＷＬと同様にＸ方向に延在する一対の選択ゲート線ＳＧＬが配置され、チャネル半導体層１１と選択ゲート線ＳＧＬとの交差位置には選択ゲートトランジスタＳＴが形成されている。図１では、一方の選択ゲート線ＳＧＬのみを表示している。また、選択ゲートトランジスタＳＴの一方のソース／ドレイン領域となる不純物拡散領域３５に接続されるように、ビット線コンタクトＢＣが設けられる。
【００１３】
図２は、図１のＡ−Ａ断面図であり、図３は、図１のＢ−Ｂ断面図である。まず、図２に示されるように、Ｙ方向に沿った断面では、半導体基板としてのＰ型の単結晶シリコン基板１０上に、選択ゲートトランジスタＳＴとメモリセルＭＣとがＹ方向にソース／ドレイン領域を互いに共有しながら接続される。
【００１４】
メモリセルＭＣは、シリコン基板１０上にトンネル絶縁膜３１を介して電荷蓄積層３２と、電極間絶縁膜３３と、制御ゲート電極膜３４とが順次積層された積層ゲート構造を有する。また、選択ゲートトランジスタＳＴは、シリコン基板１０上にトンネル絶縁膜３１を介して電荷蓄積層３２と、電極間絶縁膜３３と、制御ゲート電極膜３４とが順次積層され、電極間絶縁膜３３に形成された厚さ方向に貫通する開口３３ａ内に制御ゲート電極膜３４が埋め込まれるゲート構造を有する。
【００１５】
Ｙ方向に隣接する積層ゲート構造間、または積層ゲート構造とゲート構造との間のチャネル半導体層１１の表面付近にはソース／ドレイン領域となる不純物拡散領域３５が形成されている。
【００１６】
一方、図３に示されるように、ワード線ＷＬ上のＸ方向に沿った断面では、Ｘ方向に隣接するメモリセルＭＣ間を絶縁するＳＴＩ２１がシリコン基板１０の上部に設けられ、ＳＴＩ２１によって区切られるシリコン基板１０上の領域にトンネル絶縁膜３１を介して電荷蓄積層３２、電極間絶縁膜３３および制御ゲート電極膜３４が積層された積層ゲート構造が形成される。ただし、Ｘ方向に沿った断面では、Ｘ方向に隣接するメモリセルＭＣ間で電荷蓄積層３２は分離されているが、電極間絶縁膜３３と制御ゲート電極膜３４とは共通接続されている。このようにＸ方向に隣接するメモリセルＭＣ間で共通接続される制御ゲート電極膜３４によって、ワード線ＷＬが形成される。なお、ここでは、トンネル絶縁膜３１と電荷蓄積層３２との界面は、ＳＴＩ２１と電極間絶縁膜３３との界面に比して低くなるように形成されている。また、図示しないが、選択ゲート線ＳＧＬ上のＸ方向に沿った断面も、同様の構成を有している。
【００１７】
積層ゲート構造とゲート構造が形成されたシリコン基板１０上には、層間絶縁膜４１が形成され、層間絶縁膜４１上にはＹ方向に延在するビット線ＢＬが設けられる。図２に示されるように、ビット線ＢＬと、直列に接続されるメモリセルＭＣ列の一方の端部に設けられる選択ゲートトランジスタＳＴの不純物拡散領域３５との間には、層間絶縁膜４１を貫通するように設けられるビット線コンタクトＢＣによって接続されている。
【００１８】
トンネル絶縁膜３１としては、熱酸化膜や熱酸窒化膜、ＣＶＤ（Chemical  Vapor  Deposition）酸化膜やＣＶＤ酸窒化膜、あるいはＳｉを挟んだ絶縁膜やＳｉがドット状に埋め込まれた絶縁膜などを用いることができる。電荷蓄積層３２としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンや、Ｍｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または窒化膜や、シリコン酸化膜とシリコン窒化膜との積層構造のＯＮＯ（Oxide-Nitride-Oxide）膜などを用いることができる。電極間絶縁膜３３としては、シリコン酸化膜やシリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜などを用いることができる。制御ゲート電極膜３４としては、Ｎ型不純物もしくはＰ型不純物がドーピングされた多結晶シリコンやＭｏ，Ｔｉ，Ｗ，ＡｌもしくはＴａなどを用いたメタル膜もしくはポリメタル膜、または多結晶シリコン膜と金属シリサイド膜との積層構造などを用いることができる。
【００１９】
図２と図３に示されるように、Ｐ型のシリコン基板１０の上面から所定の深さには、シリコン基板１０に比してＰ型不純物濃度が高いチャネル半導体層１１が形成され、また、ＳＴＩ２１の下部付近にもシリコン基板１０に比してＰ型不純物濃度が高く、パンチスルーを抑制するパンチスルー抑制層１２が形成されている。また、チャネル半導体層１１とパンチスルー抑制層１２との間、およびパンチスルー抑制層１２よりも下の領域は、チャネル半導体層１１やパンチスルー抑制層１２に比してＰ型不純物濃度が低いＰ型ウェル１０Ａ，１０Ｂが形成されている。
【００２０】
また、ＳＴＩ２１は、基本的にはシリコン酸化膜などの絶縁膜によって構成されるが、シリコン基板１０の層構成に応じた層構造を有する。ＳＴＩ２１がシリコン酸化膜を用いて構成される場合には、ＳＴＩ２１の下部のパンチスルー抑制層１２の形成領域に対応する領域には、所定の濃度のＰ型不純物を含むシリコン酸化膜を用いた拡散源層２３が形成され、チャネル半導体層１１の形成領域に対応する領域には、所定の濃度のＰ型不純物を含むシリコン酸化膜を用いた拡散源層２５が形成され、Ｐ型ウェル１０Ａの形成領域に対応する領域と拡散源層２５の上部には、Ｐ型不純物を有さないまたは拡散源層２３，２５よりも低い濃度のＰ型不純物を有するシリコン酸化膜を用いた絶縁層２４，２６がそれぞれ形成される。また、拡散源層２３，２５とシリコン基板１０との間には、Ｐ型不純物を有さないまたは拡散源層２３，２５よりも低い濃度のＰ型不純物を有するシリコン酸化膜を用いたライナ膜２２Ａ，２２Ｂが形成される。ライナ膜２２Ａ，２２Ｂの膜厚は、たとえば数ｎｍとされる。なお、これらのライナ膜２２Ａ，２２Ｂは設けなくてもよい。また、絶縁層２４，２６とシリコン基板１０との間にも、ライナ膜を設ける構成としてもよい。
【００２１】
後述するように、拡散源層２３，２５は、それぞれパンチスルー抑制層１２とチャネル半導体層１１を形成する際のＰ型不純物の拡散源となる。このような構造とすることで、シリコン基板１０のチャネル半導体層１１、Ｐ型ウェル１０Ａ、パンチスルー抑制層１２およびＰ型ウェル１０Ｂのそれぞれの界面で、Ｐ型不純物濃度が急峻に変化する濃度分布を得ることができる。
【００２２】
つぎに、このような構造の半導体装置の製造方法について説明する。図４−１〜図４−４は、実施形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、図１のＢ−Ｂ断面を例に挙げて説明する。
【００２３】
まず、図４−１（ａ）に示されるように、Ｐ型のシリコン基板１０の上面に、トンネル絶縁膜３１と電荷蓄積層３２とを形成し、フォトリソグラフィ技術とＲＩＥ（Reactive  Ion  Etching）法などのエッチング技術によって、シリコン基板１０の所定の深さに至るトレンチ２０を形成する。このトレンチ２０は、Ｙ方向（ビット線方向）に延在し、Ｘ方向（ワード線方向）に所定の間隔で形成される。なお、このトレンチ２０の形成前に、パンチスルー抑制層とチャネル半導体層に対応する領域にはＰ型不純物を追加でシリコン基板１０に拡散させない。
【００２４】
ついで、図４−１（ｂ）に示されるように、ライナ膜２２Ａをトレンチ２０の側面と底面を覆うようにコンフォーマルに形成する。ライナ膜２２Ａとして、たとえば厚さ数ｎｍの不純物を有さないまたは不純物をわずかに有するシリコン酸化膜などの絶縁膜を用いることができる。また、このライナ膜２２ＡはＣＶＤ法などの成膜法によって形成することができる。
【００２５】
さらに、ライナ膜２２Ａ上に、シリコン基板１０よりも高い濃度のＰ型不純物を有する拡散源層２３を形成する。拡散源層２３は、ライナ膜２２Ａで内面が被覆されたトレンチ２０内を埋め込むとともに、電荷蓄積層３２の上面よりも高くなるように形成される。拡散源層２３として、たとえばＢを含有するシリコン酸化膜を用いることができる。また、この拡散源層２３は、ＣＶＤ法などの成膜法によって形成することができる。
【００２６】
この拡散源層２３は、この工程よりも後の工程で加えられる熱処理によって、Ｐ型不純物がシリコン基板１０へと拡散し、拡散源層２３の周囲の領域にパンチスルー抑制層を形成するＰ型不純物の拡散源として機能する。拡散源層２３のＰ型不純物の濃度は、最終的に拡散によって所望の濃度のパンチスルー抑制層が得られるように予め実験によって求められるものである。
【００２７】
その後、図４−２（ａ）に示されるように、ＲＩＥ法などのエッチング法によって、全面エッチングを施し、拡散源層２３がトレンチ２０内の所定の深さまで残るように、拡散源層２３とライナ膜２２Ａを除去する。拡散源層２３を残す位置としては、シリコン基板１０にパンチスルー抑制層を形成する深さとすることができる。
【００２８】
ついで、図４−２（ｂ）に示されるように、底部にライナ膜２２Ａと拡散源層２３が残されたトレンチ２０内に、不純物を有さないまたは不純物をわずかに有するシリコン酸化膜などを用いた絶縁層２４を、電荷蓄積層３２の上面よりも厚くなるように形成する。絶縁層２４として、たとえばトレンチ２０の内面を被覆するようにライナ膜を形成した後、ポリシラザンを埋め込むように形成してもよいし、トレンチ２０内に直接にＣＶＤ法などの成膜法によってシリコン酸化膜を埋め込むように形成してもよい。
【００２９】
その後、図４−３（ａ）に示されるように、ＲＩＥ法などによって、チャネル半導体層が形成される領域に対応する領域の絶縁層２４が除去されるまで全面エッチングを施す。ついで、途中まで絶縁層２４が埋め込まれたトレンチ２０の内面を被覆するようにライナ膜２２Ｂを形成する。ライナ膜２２Ｂとして、たとえば厚さ数ｎｍの不純物を有さないまたは不純物をわずかに有するシリコン酸化膜などの絶縁膜を用いることができる。また、このライナ膜２２ＡはＣＶＤ法などの成膜法によって形成することができる。
【００３０】
さらに、ライナ膜２２Ｂ上に、シリコン基板１０よりも高い濃度のＰ型不純物を有する拡散源層２５を形成する。拡散源層２５は、ライナ膜２２Ｂで内面が被覆されたトレンチ２０内を埋め込むとともに、電荷蓄積層３２の上面よりも高くなるように形成される。拡散源層２５として、たとえばＢを含有するシリコン酸化膜を用いることができる。また、この拡散源層２３は、ＣＶＤ法などの成膜法によって形成することができる。
【００３１】
この拡散源層２５は、この工程よりも後の工程で加えられる熱処理によって、Ｐ型不純物がシリコン基板１０へと拡散し、拡散源層２５の周囲の領域にチャネル半導体層を形成するＰ型不純物の拡散源として機能する。拡散源層２５のＰ型不純物の濃度は、最終的に拡散によって所望の濃度のチャネル半導体層が得られるように予め実験によって求められるものである。
【００３２】
ついで、図４−３（ｂ）に示されるように、ＲＩＥ法などによって、トレンチ２０内の上面が、シリコン基板１０の表面と略同じ高さとなるまで全面エッチングを施す。これによって、拡散源層２５は、シリコン基板１０の上部付近のチャネル半導体層が形成される領域に対応するトレンチ２０内の領域に残される。
【００３３】
その後、図４−４（ａ）に示されるように、ライナ膜２２Ａと拡散源層２５の上面が露出したトレンチ２０内に、不純物を有さないまたは不純物をわずかに有するシリコン酸化膜などを用いた絶縁層２６を、電荷蓄積層３２の上面よりも厚くなるように形成する。絶縁層２６として、たとえばトレンチ２０の内面を被覆するようにライナ膜を形成した後、ポリシラザンを埋め込むように形成してもよいし、トレンチ２０内に直接にＣＶＤ法などの成膜法によってシリコン酸化膜を埋め込むように形成してもよい。
【００３４】
ついで、図４−４（ｂ）に示されるように、ＲＩＥ法などによって、トレンチ２０内の絶縁層２６の上面が、トンネル絶縁膜３１と電荷蓄積層３２との界面よりも高い位置となるように全面エッチングを施す。その後、電極間絶縁膜３３と制御ゲート電極膜３４を順に形成する。
【００３５】
そして、通常のＮＡＮＤ型フラッシュメモリ装置の製造工程と同様の処理手順で加工を行うことによって、Ｘ方向に延在し、Ｙ方向に所定の間隔でワード線ＷＬが配置された図１〜図３に示されるＮＡＮＤ型フラッシュメモリ装置が得られる。このとき行われる熱処理工程で、拡散源層２３，２５からＰ型不純物がシリコン基板１０へと拡散していき、拡散源層２３の周囲にはパンチスルー抑制層１２が形成され、拡散源層２５の周囲にはチャネル半導体層１１が形成される。
【００３６】
なお、拡散源層２３，２５から後の工程の熱処理によって拡散するＰ型不純物の距離には限界がある。そのため、Ｘ方向のメモリセルの幅（チャネル半導体層１１の幅）とＳＴＩ２１の幅であるハーフピッチがすべてのサイズのＮＡＮＤ型フラッシュメモリ装置に上記した実施形態が適用できるわけではない。図５は、拡散が十分でない場合のＮＡＮＤ型フラッシュメモリ装置の構成を模式的に示す断面図である。この図に示されるように、ＳＴＩ２１中に埋め込まれた拡散源層２３からのＰ型不純物の拡散によって、パンチスルー抑制層１２は、パンチスルーを抑制することができる程度には形成されている。しかし、拡散源層２５からのＰ型不純物の拡散が不十分であり、Ｘ方向に隣接する拡散源層２５によって形成されるチャネル半導体層１１が互いに接触していない状態にあり、チャネル半導体層１１として機能しない。図３に示されるように、Ｘ方向に隣接するＳＴＩ２１間の上部のシリコン基板１０で、両側の拡散源層２５から拡散されてきたＰ型不純物によって形成される不純物拡散層が重なり合ってチャネル半導体層１１となるには、ハーフピッチが数十ｎｍ以下（たとえば、３０ｎｍ以下）であることが望ましい。ハーフピッチが数十ｎｍよりも大きいと図５のように拡散源層２３，２５からの不純物が十分に拡散せず、チャネル半導体層１１を形成することができなくなる虞があるからである。
【００３７】
図６は、チャネル半導体層とパンチスルー抑制層とをイオン注入法と熱拡散法によって形成する場合の不純物の濃度分布のシミュレーション結果を示す図であり、（ａ）は、ＮＡＮＤ型フラッシュメモリ装置の断面における不純物の分布の様子を示す図であり、（ｂ）は、（ａ）のＡ１−Ａ２での不純物のプロファイルである。この図に示されるように、イオン注入法と熱拡散法でシリコン基板１０にＰ型不純物を拡散させた場合には、不純物はイオン注入後に熱処理によって拡散されるため、不純物の濃度分布はブロードな形状を有する。
【００３８】
図７は、チャネル半導体層とパンチスルー抑制層とを実施形態による方法で形成する場合の不純物の濃度分布のシミュレーション結果を示す図であり、（ａ）は、ＮＡＮＤ型フラッシュメモリ装置の断面における不純物の分布の様子を示す図であり、（ｂ）は、（ａ）のＢ１−Ｂ２での不純物プロファイルである。この図に示されるように、実施形態による方法でシリコン基板１０にＰ型不純物を拡散させる場合には、各層の界面で急峻に変化する不純物の濃度分布を実現することができる。
【００３９】
以上説明したように、本実施形態では、ＳＴＩ２１の底部付近にＰ型不純物を含む拡散源層２３を設け、シリコン基板１０の上部付近に対応する領域にＰ型不純物を含む拡散源層２５を設けた。これによって、半導体装置の製造工程で印加される熱によって、拡散源層２３，２５からＰ型不純物がシリコン基板１０へと拡散していき、それぞれの拡散源層２３，２５の形成領域に対応する領域に、パンチスルー抑制層１２とチャネル半導体層１１とが形成され、しかも各層とシリコン基板１０との界面での不純物の濃度分布が急峻になり、特性の良好な半導体装置を得ることができるという効果を有する。
【００４０】
また、パンチスルー抑制層をシリコン基板の所定の深さに形成した後に、ＳＴＩを形成している場合、ＳＴＩの加工ばらつきによって、ＳＴＩの底部がパンチスルー抑制層に到達しなかったり、または過剰に突き抜けてしまったりして、パンチスルー抑制層が機能しない場合が発生してしまう場合がある。そして、隣接した素子との間でパンチスルーを引き起こし、想定した素子動作を満たせなくなってしまう虞があった。これに対して、本実施形態では、ＳＴＩ２１形成用のトレンチ２０の底部に拡散源層２３を埋め込み、そこからＰ型不純物を周囲のシリコン基板１０に拡散させるので、ＳＴＩ２１の底部がパンチスルー抑制層１２に到達しなかったり、または過剰に突き抜けてしまったりすることなく、ＳＴＩ２１の底部の位置に対応してパンチスルー抑制層１２を形成することができる。その結果、隣接した素子との間のパンチスルーが抑制され、想定した素子動作を実行させることができるという効果を有する。すなわち、ＳＴＩ２１形成用のトレンチ２０の加工の際のばらつきに対応して不純物を拡散させることができ、トレンチ２０の加工の際のばらつきよって、パンチスルーの抑制の効果が左右されなくなる。
【００４１】
なお、上記した説明では、ＮＡＮＤ型フラッシュメモリ装置を例に挙げたが、これに限定されるものではなく、半導体基板の所定の深さに拡散層を有する構造の他の半導体装置に対しても本実施形態を適用することができる。また、上記した説明では、半導体基板として単結晶シリコン基板１０を例に挙げたが、これに限定されるものではなく、多結晶シリコン基板や他の単結晶または多結晶からなる半導体基板を用いることができる。
【００４２】
さらに、上記した説明では、Ｎチャネル型の電界効果型トランジスタを有するＰ型の半導体基板またはＰ型ウェルにＰ型のチャネル半導体層１１とＰ型のパンチスルー抑制層１２とを形成する場合を例示したが、Ｐチャネル型の電界効果型トランジスタを有するＮ型の半導体基板またはＮ型のウェルにＮ型のチャネル半導体層とＮ型のパンチスルー抑制層とを形成する場合にも本実施形態を適用することができる。
【００４３】
また、上記した説明では、チャネル半導体層１１とパンチスルー抑制層１２を形成する場合を例に挙げたが、半導体基板の深さ方向に不純物濃度の異なる領域を複数層形成する場合全般について、本実施形態を適用することができる。
【００４４】
さらに、上記した説明では、拡散源層２３，２５とシリコン基板１０との間にライナ膜２２Ａ，２２Ｂを設けたが、ライナ膜２２Ａ，２２Ｂの形成を省略してもよい。ただし、ライナ膜２２Ａ，２２Ｂを設ける場合に比して、各層の界面での不純物の濃度分布の急峻さが劣る場合がある。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１０…シリコン基板、１０Ａ，１０Ｂ…Ｐ型ウェル、１１…チャネル半導体層、１２…パンチスルー抑制層、２０…トレンチ、２１…素子分離絶縁膜、２２Ａ，２２Ｂ…ライナ膜、２３，２５…拡散源層、２４，２６…絶縁層、３１…トンネル絶縁膜、３２…電荷蓄積層、３３…電極間絶縁膜、３３ａ…開口、３４…制御ゲート電極膜、３５…不純物拡散領域、４１…層間絶縁膜、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＭＣ…メモリセル、ＳＧＬ…選択ゲート線、ＳＴ…選択ゲートトランジスタ、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図５】
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【図６】
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【図７】
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