(57)【要約】【課題】複数のゲートラインを同時駆動する際に適したＴＦＴアレイ基板を提供する。【解決手段】  １枚のガラス基板上に複数のゲートライン、複数のソースライン、複数のコモンライン、複数のピクセル及び複数のシールド電極を備え、前記ソースラインと前記ゲートラインが交差し、ガラス基板の上に多数の画素ブロックを構成し、前記画素ブロック内には画素電極を備えたピクセルが形成される。前記各画素電極が第１エッジを有し、隣り合っている２本のゲートラインの間にある第１エッジが一方のゲートラインに近接している。シールド電極は画素ブロック毎に画素電極とガラス基板の間に形成される。シールド電極は第１エッジを覆って画素電極を第１エッジが近接するゲートラインに対して静電シールドしており、複数のゲートラインを同時駆動する際に適したＴＦＴアレイ基板を提供する。【選択図】図１
2013140366.tif 000002
【特許請求の範囲】
【請求項１】
平面を有する１枚のガラス基板と、前記平面に配置され互いに並列した多数のソースラインと、前記平面に配置され互いに並列した多数のゲートラインと、前記平面に配置され前記ゲートラインと並列した多数のコモンラインと、前記ソースラインと前記ゲートラインが交差した格子により前記平面上に形成される多数の画素ブロックと、前記画素ブロック毎に一つずつ配置された多数のピクセルと、前記ピクセル毎に一つのＴＦＴスイッチ、一つの画素電極及び一つの導通ポストを備え、前記ＴＦＴスイッチのゲート電極と前記ゲートラインを電気接続し、前記ＴＦＴスイッチのソース電極と前記ソースラインを電気接続し、前記導通ポストが前記ＴＦＴスイッチのドレイン電極と前記画素電極の間を電気接続し、前記画素電極はそれぞれ一つの第１エッジを有し、隣り合っている２本のゲートラインの間にある前記第１エッジはすべて一方のゲートラインに近接しており、一つの絶縁層が前記画素電極と前記平面の間に形成され、前記絶縁層は前記平面上の前記ゲートライン、前記ソースライン、前記コモンライン及び前記ＴＦＴスイッチを覆っており、前記導通ポストは前記絶縁層の中に形成され、前記画素ブロック毎にシールド電極が前記画素電極と前記平面の間に形成され、前記シールド電極は前記第１エッジを覆うように同一画素ブロック内の前記画素電極と部分的に重なり、前記画素電極が前記第１エッジに近接するゲートラインに対して静電シールドされていることを特徴とするＴＦＴアレイ基板。
【請求項２】
前記シールド電極は前記第１エッジに近接するゲートライン及び前記ソースラインと電気絶縁されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項３】
一つの保護層が前記絶縁層と前記平面の間に形成され、前記保護層が前記平面上の前記ゲートライン及び前記コモンラインを覆っており、前記シールド電極は前記保護層と前記絶縁層の間に形成されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項４】
一つの保護層が前記絶縁層と前記平面の間に形成され、前記ゲートライン、前記コモンライン及び前記シールド電極を覆っており、前記ソースラインは前記保護層と前記絶縁層の間に形成されていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項５】
前記画素電極が前記第１エッジ以外に、１セットのお互いに向かい合い前記第１エッジに繋がる第２エッジを持ち、前記画素ブロック毎にストレージキャパシタ電極が形成され、前記ストレージキャパシタ電極は前記第２エッジを覆うようにそれぞれ同一画素ブロック内の前記画素電極と部分的に重なっていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項６】
前記画素電極が前記第１エッジ以外に、１セットのお互いに向かい合い前記第１エッジに繋がる第２エッジを持ち、前記画素ブロック毎にストレージキャパシタ電極が形成され、前記ストレージキャパシタ電極は前記第２エッジを覆うようにそれぞれ同一画素ブロック内の前記画素電極と部分的に重なっていることを特徴とする請求項４に記載のＴＦＴアレイ基板。
【請求項７】
前記ストレージキャパシタ電極がコモン電極と電気接続され、前記ストレージキャパシタ電極は前記保護層に覆われていることを特徴とする請求項６に記載のＴＦＴアレイ基板。
【請求項８】
前記シールド電極が一定の電位に固定されていることを特徴とする請求項１〜７に記載のＴＦＴアレイ基板。
【請求項９】
前記シールド電極が前記コモンラインに電気接続されることにより一定の電位に固定されていることを特徴とする請求項４、６、７に記載のＴＦＴアレイ基板。
【請求項１０】
前記シールド電極が前記ストレージキャパシタ電極に電気接続されることにより一定の電位に固定されていることを特徴とする請求項７に記載のＴＦＴアレイ基板。
【請求項１１】
前記画素電極が前記第１エッジ以外に、１セットのお互いに向かい合い第１エッジに繋がる第２エッジを持ち、前記シールド電極の形はすべて環状になっており、前記シールド電極は前記第１エッジ及び第２エッジを覆うようにそれぞれ同一画素ブロック内の前記画素電極と部分的に重なっていることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項１２】
前記シールド電極が前記コモンラインに電気接続されることにより一定の電位に固定されていることを特徴とする請求項１１に記載のＴＦＴアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイのデバイスに関する。より詳しくは、本発明はＴＦＴアレイ基板に関するものである。
【背景技術】
【０００２】
現在の大型あるいは高解像度のＴＦＴ液晶ディスプレイは多数のゲートラインを持っている。この様なＴＦＴ液晶ディスプレイを動作させる場合に、隣り合っている複数のゲートラインを同時に駆動し、複数のゲートラインに接続された多数のＴＦＴを一度にオンにする方法が考えられる。この方法では、それぞれの画素電極が対応する液晶の静電容量の充電時間を増やし、液晶の静電容量の充電不足を減らすことが出来る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般にＴＦＴ液晶ディスプレイでは画素電極と近接するゲートラインの電極間に寄生容量が発生することによって、前記画素電極に印加する階調電圧が前記ゲートラインの駆動に伴う電圧変化に影響される。ゲートラインを一本ずつ順次駆動するＴＦＴ液晶ディスプレイでは、全ての画素で、画素電極に階調電圧を充電するタイミングに対して寄生容量で結合されたゲートラインが駆動されるタイミングが全て同じであり、画素に印加される階調電圧への影響は画素によって差が生じない。
【０００４】
隣り合っている複数のゲートラインを同時に駆動するＴＦＴ液晶ディスプレイでは、画素電極に階調電圧を充電するタイミングに対して前記寄生容量で結合されたゲートラインが駆動されるタイミングがゲートラインによって異なるため、対応するゲートラインによって画素に印加される階調電圧に差異が生じ、ＴＦＴ液晶ディスプレイの画像品質を低下させてしまう。
【課題を解決するための手段】
【０００５】
本発明は隣り合っている複数のゲートラインを同時駆動する際に、画素電極とそれに近接するゲートラインの寄生容量が階調電圧に影響することを減らすＴＦＴアレイ基板を提供する。
【０００６】
本発明はＴＦＴアレイ基板の構造に関するものである。このＴＦＴアレイ基板中には１枚のガラス基板、複数のゲートライン、複数のソースライン、複数のコモンライン、複数のピクセル、絶縁層及び複数のシールド電極が含まれる。前記ゲートライン、前記ソースライン及び前記コモンラインがすべて前記ガラス基板の一つの平面上に配置されている。前記ガラス基板の前記平面上に、前記ゲートラインが相互に並列し、前記ソースラインも相互に並列しており、なおかつ前記ゲートラインと前記ソースラインが交差し、前記ガラス基板の前記平面上に多数の画素ブロックを形成する。
【０００７】
前記コモンラインは前記ゲートラインと並列し、前記平面上に配置されている。ピクセルが画素ブロック毎に配置されており、前記ピクセルはそれぞれ一つのＴＦＴスイッチ、一つの画素電極及び一つの導通ポストが含まれる。前記ＴＦＴスイッチのゲート電極が前記ゲートラインと、前記ＴＦＴスイッチのソース電極が前記ソースラインと電気接続している。前記導通ポストが前記ＴＦＴスイッチのドレイン電極と前記画素電極を電気接続している。前記画素電極のそれぞれが一つの第１エッジを有し、隣り合っている２本のゲートラインの間にある前記第１エッジが一方のゲートラインに近接している。
【０００８】
絶縁層が前記画素電極と前記ガラス基板の前記平面間に形成され、前記絶縁層は前記平面上の前記ゲートライン、前記ソースライン、前記コモンライン及び前記ＴＦＴスイッチを覆っている。前記導通ポストが前記絶縁層を貫通し、前記ＴＦＴスイッチのドレイン電極と前記画素電極を電気接続している。
【０００９】
前記シールド電極が前記画素ブロック毎に配置され、前記画素電極と前記平面の間に位置する。前記シールド電極が同一画素ブロック内の前記画素電極と部分的に重なり、前記第１エッジを覆っていて、且つ前記シールド電極が前記第１エッジに近接するゲートライン及び前記ソースラインとすべて電気絶縁されていることにより、前記画素電極を前記第１エッジに近接するゲートラインに対して静電シールドする。前記画素電極と前記第１エッジに近接するゲートライン間に発生する前記寄生容量は前記シールド電極による静電シールド効果により大幅に減少し、前記寄生容量によって画素に印加される階調電圧に発生する差異を大幅に減少させることにより、ＴＦＴ液晶ディスプレイの画像品質の低下を防ぎ、複数のゲートラインを同時駆動する際に適したＴＦＴアレイ基板を提供する。
【図面の簡単な説明】
【００１０】
【図１】図１は本発明の一つの実施例のＴＦＴアレイ基板の平面図である。
【図２】図２は図１の中の沿線Ｉ‐Ｉ断面の断面見取り図である。
【図３】図３は本発明の別の実施例のＴＦＴアレイ基板の平面図である。
【図４】図４は本発明の別の実施例のＴＦＴアレイ基板の平面図である。
【発明を実施するための形態】
【実施例】
【００１１】
本発明の一つの好ましい実施の形態では上述したＴＦＴアレイ基板にさらに一つの保護層が含まれている。前記保護層は前記平面と前記絶縁層の間に位置し、前記保護層は前記平面上の前記ゲートライン及び前記コモンラインを覆っている。前記シールド電極及び前記ソースラインは前記保護層と前記絶縁層の間に配置されている。
【００１２】
本発明の他の好ましい実施の形態では上述したＴＦＴアレイ基板にさらに一つの保護層が含まれている。前記保護層は前記平面と前記絶縁層の間に位置し、前記保護層は前記平面上の前記ゲートライン、前記コモンライン及び前記シールド電極を覆っている。前記ソースラインは前記保護層と前記絶縁層の間に配置されている。
【００１３】
本発明の他の好ましい実施の形態では、前記画素ブロック毎の前記シールド電極の数は一つである。
【００１４】
本発明の他の好ましい実施の形態では、前記画素ブロック毎の前記シールド電極の数は複数である。
【００１５】
本発明の他の好ましい実施の形態では、各画素電極が１セットのお互いに向かい合っている第２エッジを持ち、前記第１エッジが二つの前記第２エッジを繋いでいる。同一画素ブロック内のシールド電極が前記第２エッジの一部に重なっている。
【００１６】
本発明の他の好ましい実施の形態では、前記ＴＦＴアレイ基板が多数のストレージキャパシタ電極を備え、前記ストレージキャパシタ電極は前記画素ブロック毎に配置され、前記コモンラインに電気接続している。前記ストレージキャパシタ電極は前記絶縁層に覆われており、前記ストレージキャパシタ電極は同一画素ブロック内の前記画素電極と部分的に重なりストレージキャパシタを形成する。
【００１７】
本発明の他の好ましい実施の形態では、各画素電極がさらに１セットのお互いに向かい合っている第２エッジを持ち、前記第１エッジが二つの前記第２エッジを繋いでいる。前記ストレージキャパシタ電極が同一画素ブロック内の前記第２エッジの一部に重なっている。
【００１８】
本発明の他の好ましい実施の形態では、各画素ブロック内の前記ストレージキャパシタ電極の数は複数である。
【００１９】
本発明の他の好ましい実施の形態では、各コモンラインは二つのエッジを持ち、前記ストレージキャパシタ電極が前記コモンラインの片方のエッジに電気接続される。
【００２０】
本発明の他の好ましい実施の形態では、各コモンラインが二つのエッジを持ち、前記ストレージキャパシタ電極が前記コモンラインの両方のエッジに電気接続される。
【００２１】
本発明の他の好ましい実施の形態では、各画素ブロック内の前記シールド電極の数は複数であり、同一画素ブロック内で前記ストレージキャパシタ電極が前記シールド電極の間に配置される。
【００２２】
本発明の他の好ましい実施の形態では、各画素電極は１セットのお互いに向かい合っている第２エッジを持ち、前記第１エッジが二つの前記第２エッジを繋いでいる。前記シールド電極の形はすべで環状になっていて、且つ前記シールド電極が同一画素ブロック内の前記画素電極の前記第１エッジと前記第２エッジに重なっている。
【００２３】
本発明の他の好ましい実施の形態では、前記シールド電極が一定の電位に固定されている。
【００２４】
本発明の他の好ましい実施の形態では、前記シールド電極が前記コモンラインに電気接続されることにより一定の電位に固定されている。
【００２５】
本発明の他の好ましい実施の形態では、前記シールド電極が前記ストレージキャパシタ電極に電気接続されることにより一定の電位に固定されている。
【００２６】
以上の様に、本発明のＴＦＴアレイ基板が作動している時にシールド電極が静電シールド効果を発生することが出来、よって、画素電極と第１エッジに近接するゲートライン間で発生する寄生容量の階調電圧に対する影響を減らして、画像品質が寄生容量の影響で低下することを減らすことが出来る。
【００２７】
上述した本発明の特徴とメリットをもっと分かりやすくするために実施例を挙げて、図面をあわせて詳しく説明する。図１は本発明の実施例のＴＦＴアレイ基板の平面図、図２は図１の一点鎖線Ｉ‐Ｉでの断面図である。
【００２８】
図１と図２の様に、本実施例のＴＦＴアレイ基板１００が１枚のガラス基板１１０、複数のゲートライン１２０ｓ、複数のソースライン１２０ｄ及び複数のコモンライン１２０ｃを備える。ゲートライン１２０ｓ、ソースライン１２０ｄ及びコモンライン１２０ｃがすべてガラス基板１１０の平面１１２上に形成されている。平面１１２上に、ソースライン１２０ｄが相互に並列し、ゲートライン１２０ｓも相互に並列しており、なおかつソースライン１２０ｄとゲートライン１２０ｓが交差し、平面１１２上に多数の画素ブロックＰ１を形成する。詳しく述べるとソースライン１２０ｄとゲートライン１２０ｓが格子状に配列され、それぞれの格子内は図１で示した様に画素ブロックＰ１を形成する。
【００２９】
コモンライン１２０ｃとゲートライン１２０ｓが並列し、各ゲートライン１２０ｓが隣り合っている２本のコモンライン１２０ｃの間に形成され、コモンラインがそれぞれの画素ブロックＰ１を通っている。コモンライン１２０ｃとゲートライン１２０ｓの両方は製造プロセス上同じ成膜層で形成することが可能である。例えばコモンライン１２０ｃ及びゲートライン１２０ｓの両方を同じ金属層でフォトリソグラフィ工程とエッチング工程で形成することが出来る。従ってコモンライン１２０ｃ及びゲートライン１２０ｓの両方を同じ材料で構成することが出来る。
【００３０】
ＴＦＴアレイ基板１００は多数のピクセル１３０と一つの絶縁層１４０（図２で示す）を含んでいる。ピクセル１３０が画素ブロックＰ１毎に一つ配置され、一つのＴＦＴスイッチ１３２と一つの画素電極１３４と一つの導通ポスト１３６を含んでいる。絶縁層１４０は画素電極１３４と平面１１２の間に配置され、さらに絶縁層１４０は平面１１２上のゲートライン１２０ｓ、ソースライン１２０ｄ、コモンライン１２０ｃ及びＴＦＴスイッチ１３２を覆っている。コモンライン１２０ｃは図１で示す様に画素電極１３４と部分的に重なっている。導通ポスト１３６が絶縁層１４０を貫通し、ＴＦＴスイッチ１３２のドレイン電極Ｄ１と画素電極１３４を電気接続する。ゲートライン１２０ｓはＴＦＴスイッチ１３２のゲート電極Ｇ１となり、ＴＦＴスイッチ１３２のソース電極Ｓ１はソースライン１２０ｄに電気接続される。詳しく述べると、各ＴＦＴスイッチ１３２は電界効果型トランジスタであり、一つのソース電極Ｓ１、一つのドレイン電極Ｄ１、一つのゲート電極Ｇ１及び一つのチャンネル層Ｃ１が含まれている。ソース電極Ｓ１、ドレイン電極Ｄ１及びチャンネル層Ｃ１はすべてゲート電極Ｇ１の上にあり、チャンネル層Ｃ１はゲート電極Ｇ１とソース電極Ｓ１の間にあり、同様にチャンネル層Ｃ１はゲート電極Ｇ１とドレイン電極Ｄ１の間にある。チャンネル層Ｃ１は半導体層で構成される。
【００３１】
ピクセル１３０の中ではゲート電極Ｇ１はゲートライン１２０ｓと電気接続され、且つゲートライン１２０ｓと一体に形成される。詳しく述べると、ゲート電極Ｇ１及びゲートライン１２０ｓは両方を同じ膜層より作製することが出来る。例えば、ゲート電極Ｇ１及びゲートライン１２０ｓは両方を同じ一つの金属層よりフォトリソグラフィ工程とエッチング工程で形成することが可能である。ソース電極Ｓ１はソースライン１２０ｄと電気接続され、ドレイン電極Ｄ１は導通ポスト１３６を通して画素電極１３４と電気接続される。
【００３２】
複数のゲートライン１２０ｓが駆動される時、駆動されたゲートライン１２０ｓが電気接続されている多数のＴＦＴスイッチ１３２がオンにされる。この時、ソースライン１２０ｄに印加された階調信号電圧がオンにされた全てのＴＦＴスイッチ１３２のソース電極Ｓ１を通じてチャンネル層Ｃ１を介し、ドレイン電極Ｄ１と導通ポスト１３６を通じて画素電極１３４に階調信号電圧が印加される。
【００３３】
ＴＦＴアレイ基板１００は多数のシールド電極１５０を含み、シールド電極１５０は各画素ブロックＰ１内に配置され、画素電極１３４と平面１１２の間にある。（図２で示す。）図１の実施例では画素ブロックＰ１毎のシールド電極１５０の数は一つにすることが出来る。シールド電極１５０は同一画素ブロックＰ１内の画素電極１３４と部分的に重なる。各画素電極１３４は一つの第１エッジＥ１及び一セットの相対する第２エッジＥ２を有する。各画素電極１３４の第１エッジＥ１は二つの第２エッジＥ２と繋がっており、各シールド電極１５０が第２エッジＥ２に部分的に重なっている。シールド電極１５０はゲートライン１２０ｓ及びソースライン１２０ｄと電気絶縁している。隣り合っている２本のゲートライン１２０ｓの間に位置する第１エッジＥ１が一方のゲートライン１２０ｓに近接しているので、シールド電極１５０はその一方のゲートライン１２０ｓと一つの画素電極１３４の間に第１エッジＥ１を覆うように配置される。
【００３４】
シールド電極１５０が無い場合、画素電極１３４と第１エッジＥ１が近接しているゲートライン１２０ｓの間には階調電圧に影響する寄生容量が発生するが、シールド電極１５０の静電シールド効果により寄生容量の発生を防ぎ、上述のような階調電圧に対する寄生容量の影響を減らし、画素電極１３４に適切な階調電圧を印加することが可能となり、寄生容量の影響による画像品質低下の影響を減らすことが出来る。
【００３５】
本実施例ではＴＦＴアレイ基板１００は一つの保護層１６０を含んでいる。以下に図２で示す。保護層１６０は平面１１２と絶縁層１４０の間に配置され、さらに保護層１６０は平面１１２上のゲートライン１２０ｓ及びコモンライン１２０ｃを覆っている。シールド電極１５０、ＴＦＴスイッチ１３２のソース電極Ｓ１及びドレイン電極Ｄ１がすべて保護層１６０と絶縁層１４０の間に配置出来る。シールド電極１５０、ソース電極Ｓ１及びドレイン電極Ｄ１の三つを同じ一つの膜層で作製することが出来、例えば同じ一つの金属層でフォトリソグラフィ工程とエッチング工程で形成することが出来る。従ってシールド電極１５０、ソース電極Ｓ１及びドレイン電極Ｄ１の３つを同じ材料で構成することが出来る。
【００３６】
本実施例では、シールド電極１５０は保護層１６０と絶縁層１４０の間に配置したが、シールド電極１５０は保護層１６０と平面１１２の間に配置することも可能であり、この場合にはシールド電極１５０はコモンライン１２０ｃ及びゲートライン１２０ｓと同じ一つの膜層で作製することが出来、例えば同じ一つの金属層でフォトリソグラフィ工程とエッチング工程で形成する。従ってシールド電極１５０、コモンライン１２０ｃ及びゲートライン１２０ｓの３つを同じ材料で構成することが出来る。
【００３７】
本実施例ではＴＦＴアレイ基板１００は多数のストレージキャパシタ電極１７０を含んでいる。ストレージキャパシタ電極１７０がそれぞれの画素ブロックＰ１に配置され、画素ブロックＰ１毎のストレージキャパシタ電極１７０の数は複数個配置することが出来る。図１の例で見ると各画素ブロックＰ１のストレージキャパシタ電極１７０の数は２個である。さらに、各ストレージキャパシタ電極１７０は画素電極１３４の下方にあり、且つ画素電極１３４と部分的に重なり、各ストレージキャパシタ電極１７０がそれぞれ一つの第２エッジＥ２に重なっている。
【００３８】
各ストレージキャパシタ電極１７０は平面１１２の上に配置され、ストレージキャパシタ電極１７０及びコモンライン１２０ｃの二つを同じ一層の膜層で作製することが出来る。例えば、ストレージキャパシタ電極１７０及びコモンライン１２０ｃの二つが同じ一つの金属層でフォトリソグラフィ工程とエッチング工程で形成することが出来ることによって、ストレージキャパシタ電極１７０及びコモンライン１２０ｃを同じ材料で構成することが出来る。さらに絶縁層１４０はストレージキャパシタ電極１７０を覆っている。さらにゲートライン１２０ｓ及びコモンライン１２０ｃの二つが同じ一層の膜層で作製出来ることによって、ストレージキャパシタ電極１７０、ゲートライン１２０ｓ及びコモンライン１２０ｃの３つは同じ一層の膜層で作製することが出来る。
【００３９】
ストレージキャパシタ電極１７０はコモンライン１２０ｃに電気接続される。図１で示した実施例の中に、コモンライン１２０ｃはそれぞれ二つのエッジＥ３を有し、ストレージキャパシタ電極１７０がコモンライン１２０ｃの一方のエッジＥ３に繋がる。言い換えれば、同じ１本のコモンライン１２０ｃの中に、多数のストレージキャパシタ電極１７０が一方のエッジＥ３だけに電気接続し、もう一方のエッジＥ３には電気接続しない。
【００４０】
コモンライン１２０ｃ及びストレージキャパシタ電極１７０は画素電極１３４と重なっていることにより、同一画素ブロックＰ１の中のコモンライン１２０ｃ、ストレージキャパシタ電極１７０及び画素電極１３４の３つが階調電圧を維持するストレージキャパシタを形成する。また、上述のストレージキャパシタはコモンライン上に構成することが出来る。
【００４１】
図３は本発明の別の実施例のＴＦＴアレイ基板の平面図である。図３の様に、本実施例のＴＦＴアレイ基板２００と図１及び図２のＴＦＴアレイ基板１００の両方の構築は似ていて、効果も同じ、例えばＴＦＴアレイ基板２００もゲートライン１２０ｓ、ソースライン１２０ｄ、コモンライン１２０ｃ及びピクセル１３０などが含まれる。さらにＴＦＴアレイ基板２００と１００の両方の断面構造は極めて似ている。従って、二つの実施例の同じ技術特徴と効果を再び説明せずにＴＦＴアレイ基板１００と２００の違いを重点に、図３を用いて詳細を説明する。
【００４２】
ＴＦＴアレイ基板１００と２００の違いは各画素ブロックＰ１の中のシールド電極１５０の数量及びＴＦＴアレイ基板２００上の複数のストレージキャパシタ電極２７０と多数のコモンライン１２０ｃの両方の接続方式である。詳しくは図３の様に、画素ブロックＰ１毎のシールド電極１５０の数は２つであり、同一画素ブロックＰ１の中で一つのシールド電極１５０が画素電極１３４の二つの第２エッジＥ２に重なっていて、もう一つのシールド電極１５０が第一側辺Ｅ１に重なっている。
【００４３】
各ストレージキャパシタ電極２７０は画素電極１３４の下にあり、ストレージキャパシタ電極１７０とコモンライン１２０ｃの二つは同じ一つの膜層で作製することが出来る。ストレージキャパシタ電極２７０と画素電極１３４は部分的に重なっており、各ストレージキャパシタ電極２７０は第２エッジＥ２に部分的に重なっている。さらに同一画素ブロックＰ１の中に、ストレージキャパシタ電極２７０は図３に示すように二つのシールド電極１５０の間に配置することが出来る。
【００４４】
ストレージキャパシタ電極２７０とコモンライン１２０ｃの二つの電気接続方式は図１の実施例の中のストレージキャパシタ電極１７０とコモンライン１２０ｃの両方の間の電気接続方式と違う。詳しく説明すると、本実施例では、ストレージキャパシタ電極２７０がコモンライン１２０ｃの両方のエッジＥ３から出ている。言い換えると、同じコモンライン１２０ｃにおいて図３に示す様に、一部のストレージキャパシタ電極２７０は一方のエッジＥ３に電気接続し、残りのストレージキャパシタ電極２７０はもう一方のエッジＥ３に電気接続している。
【００４５】
図４は本発明の別の実施例のＴＦＴアレイ基板の平面図である。図４の様に、本実施例のＴＦＴアレイ基板３００と図１及び図２のＴＦＴアレイ基板１００の両方の構築は似ていて、例えばＴＦＴアレイ基板３００もゲートライン１２０ｓ、ソースライン１２０ｄ、コモンライン１２０ｃ及びピクセル１３０などが含まれる。さらにＴＦＴアレイ基板３００と１００の両方の断面構造は極めて似ている。従って、ＴＦＴアレイ基板３００の断面構造図を省略し、二つの実施例の同じ技術特徴と効果も再び説明せずにＴＦＴアレイ基板１００と３００の違いを重点に、図４を用いて詳細を説明する。
【００４６】
ＴＦＴアレイ基板３００と１００の主な違いは、ＴＦＴアレイ基板３００に含まれている多数のシールド電極３５０の形はすべて環状であり、シールド電極３５０は同一画素ブロック内の画素電極１３４と部分的に重なっているだけではなく、図４に示す様に画素電極１３４の第１エッジＥ１と二つの第２エッジＥ２を覆っていることである。
【００４７】
さらに図４で示した実施例では、ＴＦＴアレイ基板３００は前述のいずれの実施例中のストレージキャパシタ電極１７０、２７０も含まれない。但し、コモンライン１２０ｃは画素電極１３４と部分に重なっている。従って、ＴＦＴアレイ基板３００はストレージキャパシタ電極１７０，２７０に相当する電極が含まれていなくても、画素ブロックＰ１中のコモンライン１２０ｃと画素電極１３４は階調電圧を維持するストレージキャパシタを形成することが出来る。
【００４８】
以上の様に、本発明のＴＦＴアレイ基板に含まれるシールド電極は画素電極と第１エッジに近接するゲートラインの二つで形成する寄生容量の発生を抑える静電シールド効果を発生することが出来る。従って、この発明は寄生容量が階調電圧に対する影響を減らすことが出来る。画素電極に適切な階調電圧が印加されることを助け、寄生容量の影響による画像品質の低下を減らすことが出来る。
【００４９】
本発明の実施例では、シールド電極はどこにも接続されず、電位は固定されていないが、静電シールド効果を高めるために任意の電位に固定することも可能である。この場合、シールド電極は画素電極との間に静電容量が発生し、ストレージキャパシタとしても働く。シールド電極をコモンラインと同じ一つの膜層で製作し、シールド電極とコモンラインを電気接続して電位を固定し、静電シールド効果を得ると共にストレージキャパシタの一部とすることも可能である。また、シールド電極とコモンラインの電気接続はコモンラインに電気接続されているストレージキャパシタ電極を介して行っても良い。
【００５０】
本発明は以上の様な実施例を用いて説明したが、これらの実施例に限定されず、いずれの熟練した技術者が本発明の精神と範囲を超えない限り、すべての変更と修正などの同等変更は本発明の特許の範囲内に属する。
【符号の説明】
【００５１】
１００、２００、３００  ＴＦＴアレイ基板
１１０  ガラス基板
１１２  平面
１２０ｃ  コモンライン
１２０ｄ  ソースライン
１２０ｓ  ゲートライン
１３０  ピクセル
１３２  ＴＦＴスイッチ
１３４  画素電極
１３６  導通ポスト
１４０  絶縁層
１５０、３５０  シールド電極
１６０  保護層
１７０、２７０  ストレージキャパシタ電極
Ｃ１  チャンネル層
Ｄ１  ドレイン電極
Ｅ１  第１エッジ
Ｅ２  第２エッジ
Ｅ３  エッジ
Ｇ１  ゲート電極
Ｐ１  画素ブロック
Ｓ１  ソース電極
【図１】
2013140366.tif 000003
【図２】
2013140366.tif 000004
【図３】
2013140366.tif 000005
【図４】
2013140366.tif 000006