(57)【要約】【課題】高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、ＭＩＭキャパシタ等が多用される。これらのＭＩＭキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。【解決手段】本願発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は前記半絶縁性化合物半導体基板に電気的に接続されている。【選択図】図７
2013026540.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半絶縁性化合物半導体基板；
（ｂ）前記半絶縁性化合物半導体基板の前記第１の主面上に設けられたトランジスタ領域および非トランジスタ領域；
（ｃ）前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第１の導電性エピタキシ化合物半導体膜；
（ｄ）前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第１の絶縁膜；
（ｅ）前記非トランジスタ領域内において、前記第１の絶縁膜の上層に設けられた外部電極パッド；
（ｆ）前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第１のメタル基板コンタクト部；
（ｇ）前記非トランジスタ領域に設けられ、第１のキャパシタ電極および第２のキャパシタ電極を有するＭＩＭキャパシタ、
ここで、（１）前記非トランジスタ領域内において、前記第１のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、
（２）前記非トランジスタ領域内において、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項２】
前記１項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第１の主面上であって、前記第１の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。
【請求項３】
前記２項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項４】
前記２項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第２の導電性エピタキシ化合物半導体膜を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項５】
前記１項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項６】
前記２項の半導体集積回路装置において、前記第２のキャパシタ電極は、前記第１の絶縁膜の上層に設けられている。
【請求項７】
前記２項の半導体集積回路装置において、前記第１のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。
【請求項８】
前記２項の半導体集積回路装置において、前記第２のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【請求項９】
前記２項の半導体集積回路装置において、前記第１のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【請求項１０】
前記２項の半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＢＴのコレクタ端子またはベース端子に電気的に接続されている。
【請求項１１】
前記２項の半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＥＭＴのソース又はドレイン端子に電気的に接続されている。
【請求項１２】
前記２項の半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にＧａＡｓ系部材により構成されている。
【請求項１３】
以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半絶縁性化合物半導体基板；
（ｂ）前記半絶縁性化合物半導体基板の前記第１の主面上に設けられたトランジスタ領域および非トランジスタ領域；
（ｃ）前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第１の導電性化合物半導体層；
（ｄ）前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第１の絶縁膜；
（ｅ）前記非トランジスタ領域内において、前記第１の絶縁膜の上層に設けられた外部電極パッド；
（ｆ）前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第１のメタル基板コンタクト部；
（ｇ）前記非トランジスタ領域に設けられ、第１のキャパシタ電極および第２のキャパシタ電極を有するＭＩＭキャパシタ、
ここで、（１）前記非トランジスタ領域内において、前記第１のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、
（２）前記非トランジスタ領域内において、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項１４】
前記１３項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第１の主面上であって、前記第１の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。
【請求項１５】
前記１４項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項１６】
前記１４項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第２の導電性化合物半導体層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項１７】
前記１３項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。
【請求項１８】
前記１４項の半導体集積回路装置において、前記第２のキャパシタ電極は、前記第１の絶縁膜の上層に設けられている。
【請求項１９】
前記１４項の半導体集積回路装置において、前記第１のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。
【請求項２０】
前記１４項の半導体集積回路装置において、前記第２のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）における静電破壊防止技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００６−１５６９１４号公報（特許文献１）には、ＡｌＧａＮ等のＩＩＩ−Ｖ族化合物半導体積層構造に鉄等をドープして、高抵抗領域とした部分の表面にゲート電極等を形成したＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
【０００３】
日本特開平５−２３５０４５号公報（特許文献２）には、以下の技術が開示されている。すなわち、ｎ型ＧａＡｓ層にイオン注入でホウ素や水素をドープすることにより作られた半絶縁領域の絶縁耐圧は、ｎ型ＧａＡｓ層自体の絶縁耐圧よりも低くなる傾向がある。そこで、この半絶縁領域とその上の電界効果トランジスタのゲート電極の間に酸化シリコン系絶縁膜を介在させるというものである。
【０００４】
日本特開平１１−１５０４２６号公報（特許文献３）には、マイクロ波ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の外部端子に接続された静電破壊耐性が低いＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタの一方の電極を直流的に低抵抗であり、高周波的にハイインピーダンスの路線を介して、トランジスタのソース又はドレインに接続する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５６９１４号公報
【特許文献２】特開平５−２３５０４５号公報
【特許文献３】特開平１１−１５０４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、ＭＩＭキャパシタ等が多用される。これらのＭＩＭキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。なお、ここで外部端子には、最終製品としての外部端子でなくとも、製造工程中に一時的に外部端子になるものも含まれる。これは、組立工程における静電破壊も考慮する必要が有るからである。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたＭＩＭキャパシタの第１の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記ＭＩＭキャパシタの第２の電極は、前記半絶縁性化合物半導体基板に電気的に接続されているので、外部からの不所望な電荷を基板内に速やかに拡散させることができる。
【図面の簡単な説明】
【００１４】
【図１】本願の主な応用対象の一つである高周波アンテナモジュールの概要を説明するための模式回路図である。
【図２】図１のアンテナスイッチの回路図である。
【図３】図２のアンテナスイッチ用半導体チップの模式上面図である。
【図４】図１の高周波パワーアンプの回路図である。
【図５】図４の高周波パワーアンプ用半導体チップの模式上面図である。
【図６】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の一例（３層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造に対する変形例（基板ダイレクト方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造に対する変形例（表面エピタキシ層転換アイソレーション＆Ｎ＋下地方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＢＴを使用した例）および非トランジスタ領域（３層ＭＩＭキャパシタを使用した例）の構造（表面エピタキシ層転換アイソレーション方式）を説明するためのデバイス断面図である。
【図１１】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ上部電極接続＆独立コンタクト形態）である。
【図１２】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ上部電極接続＆直下コンタクト形態）である。
【図１３】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ下部電極接続＆独立コンタクト形態）である。
【図１４】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆独立半絶縁性表面層コンタクト形態）である。
【図１５】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆直下半絶縁性表面層コンタクト形態）である。
【図１６】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ下部電極接続＆独立半絶縁性表面層コンタクト形態）である。
【図１７】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆独立導電性エピタキシ化合物半導体膜コンタクト形態）である。
【図１８】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆混合コンタクト形態）である。
【図１９】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト＆メサ型アクティブ領域形成方式におけるパッド−キャパシタ上部電極接続＆独立メサ型アクティブ領域コンタクト形態）である。
【図２０】本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト＆メサ型アクティブ領域形成方式におけるパッド−キャパシタ上部電極接続＆メサ型アクティブ領域上混合コンタクト形態）である。
【図２１】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（導電性エピタキシ化合物半導体膜形成工程）におけるデバイス断面図である。
【図２２】図２１の導電性エピタキシ化合物半導体膜周辺切り出し領域Ｒ１の拡大断面図である。
【図２３】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（半絶縁性表面層形成工程）におけるデバイス断面図である。
【図２４】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（下層金属配線膜形成工程）におけるデバイス断面図である。
【図２５】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（ゲート周辺エッチ、ゲート電極、基板表面絶縁膜および中間金属配線膜形成工程）におけるデバイス断面図である。
【図２６】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（層間絶縁膜形成工程）におけるデバイス断面図である。
【図２７】図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程）におけるデバイス断面図である。
【図２８】図２７のＨＥＭＴ素子（ＨＥＭＴ）部分の拡大断面図である。
【図２９】図８に対応する製造プロセス（ＨＥＭＴ基板ダイレクトプロセス）の主要部を説明するための製造工程途上（セクション８における図２３に対応するトランジスタ領域のアクティブ領域形成工程）におけるデバイス断面図である。
【図３０】図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）の主要部を説明するための製造工程途上（セクション８における図２３に対応する半絶縁性表面層形成工程）におけるデバイス断面図である。
【図３１】図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）の主要部を説明するための製造工程途上（セクション８における図２７に対応する上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程）におけるデバイス断面図である。
【図３２】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（多層導電性エピタキシ化合物半導体膜形成工程）におけるデバイス断面図である。
【図３３】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（エミッタ領域形成工程）におけるデバイス断面図である。
【図３４】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（エミッタおよびベース電極等形成工程）におけるデバイス断面図である。
【図３５】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（半絶縁性表面層等形成工程）におけるデバイス断面図である。
【図３６】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（基板表面絶縁膜および中間金属配線膜等形成工程）におけるデバイス断面図である。
【図３７】図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口等形成工程）におけるデバイス断面図である。
【図３８】図１０に対応する半導体チップにおける裏面接続部、真性接地部および擬似接地部等の相互関係を説明するための部分模式断面図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半絶縁性化合物半導体基板；
（ｂ）前記半絶縁性化合物半導体基板の前記第１の主面上に設けられたトランジスタ領域および非トランジスタ領域；
（ｃ）前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第１の導電性エピタキシ化合物半導体膜；
（ｄ）前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第１の絶縁膜；
（ｅ）前記非トランジスタ領域内において、前記第１の絶縁膜の上層に設けられた外部電極パッド；
（ｆ）前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第１のメタル基板コンタクト部；
（ｇ）前記非トランジスタ領域に設けられ、第１のキャパシタ電極および第２のキャパシタ電極を有するＭＩＭキャパシタ、
ここで、（１）前記非トランジスタ領域内において、前記第１のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、
（２）前記非トランジスタ領域内において、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００１７】
２．前記１項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第１の主面上であって、前記第１の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。
【００１８】
３．前記２項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００１９】
４．前記２項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第２の導電性エピタキシ化合物半導体膜を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００２０】
５．前記１項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、前記第１の絶縁膜の上層に設けられている。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置において、前記第１のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。
【００２３】
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【００２４】
９．前記１から７項のいずれか一つの半導体集積回路装置において、前記第１のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【００２５】
１０．前記１から９項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＢＴのコレクタ端子またはベース端子に電気的に接続されている。
【００２６】
１１．前記１から９項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＥＭＴのソース又はドレイン端子に電気的に接続されている。
【００２７】
１２．前記２から１１項のいずれか一つの半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にＧａＡｓ系部材により構成されている。
【００２８】
１３．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半絶縁性化合物半導体基板；
（ｂ）前記半絶縁性化合物半導体基板の前記第１の主面上に設けられたトランジスタ領域および非トランジスタ領域；
（ｃ）前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第１の導電性化合物半導体層；
（ｄ）前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第１の絶縁膜；
（ｅ）前記非トランジスタ領域内において、前記第１の絶縁膜の上層に設けられた外部電極パッド；
（ｆ）前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第１のメタル基板コンタクト部；
（ｇ）前記非トランジスタ領域に設けられ、第１のキャパシタ電極および第２のキャパシタ電極を有するＭＩＭキャパシタ、
ここで、（１）前記非トランジスタ領域内において、前記第１のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、
（２）前記非トランジスタ領域内において、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００２９】
１４．前記１３項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第１の主面上であって、前記第１の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。
【００３０】
１５．前記１４項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００３１】
１６．前記１４項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第１の主面上に設けられた第２の導電性化合物半導体層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。
【００３２】
１７．前記１３項の半導体集積回路装置において、前記第１のメタル基板コンタクト部または、前記第２のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。
【００３３】
１８．前記１３から１７項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、前記第１の絶縁膜の上層に設けられている。
【００３４】
１９．前記１３から１８項のいずれか一つの半導体集積回路装置において、前記第１のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。
【００３５】
２０．前記１３から１９項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【００３６】
２１．前記１３から１９項のいずれか一つの半導体集積回路装置において、前記第１のキャパシタ電極は、前記ＭＩＭキャパシタの下部電極である。
【００３７】
２２．前記１３から２１項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＢＴのコレクタ端子またはベース端子に電気的に接続されている。
【００３８】
２３．前記１３から２１項のいずれか一つの半導体集積回路装置において、前記第２のキャパシタ電極は、ＨＥＭＴのソース又はドレイン端子に電気的に接続されている。
【００３９】
２４．前記１４から２３項のいずれか一つの半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にＧａＡｓ系部材により構成されている。
【００４０】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４１】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ、ダイオード等の能動素子、および、それらを中心に、抵抗、コンデンサ等の受動素子を半導体チップ等（たとえば半絶縁性ＧａＡｓ系基板、半絶縁性ＩｎＰ系基板、単結晶シリコン基板）上に集積したものをいう。また、ＳＩＰ（Ｓｙｓｔｅｍ−ｉｎ−Ｐａｃｋａｇｅ）、ＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｍｏｄｕｌｅ）等のように、半導体チップおよび受動素子、または複数のチップ（封止されたチップを含む）および必要に応じて受動素子を一括してパッケージングした素子も、「半導体装置」または「半導体集積回路装置」に含まれる。
【００４２】
ここで、各種トランジスタの代表的なものとしては、シリコン系デバイスにあっては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４３】
一方、本願で主に説明するトランジスタは、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）およびＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の一種であるＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＤＦＥＴ（Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）である。
【００４４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４５】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４６】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４７】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４８】
本願に於いては、電極材料として、タングステンシリサイド（ＷＳｉ）等が使用される場合がある。これらのシリサイドについては、ストイキオメトリ（Ｓｔｏｉｃｈｉｏｍｅｔｒｙ）に対応するものばかりでなく、ノンストイキオメトリ（Ｎｏｎ−Ｓｔｏｉｃｈｉｏｍｅｔｒｙ）のものも含むものとする。また、以下では、主にタングステンシリサイドについて具体的に説明するが、必要に応じて、チタンシリサイド、ニッケルシリサイド、コバルトシリサイド、白金シリサイド等の他のシリサイドも適用できることは言うまでもない。
【００４９】
このとき、たとえば「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００５０】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５１】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５２】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハ、半絶縁性ＧａＡｓ系ウエハ、半絶縁性ＩｎＰ系ウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５３】
６．本願に於いて、「電気的に接続されている」とは、オーミックな接続ばかりでなく、ＰＮ接合を介しての接続およびショットキ（Ｓｃｈｏｔｔｋｙ）接続を含む。また、半絶縁性基板への接続に関して、半絶縁性薄膜を介しての接続を含む。しかし、半絶縁性基板以外への接続に関して、半絶縁性薄膜または半絶縁性基板を介する接続は、含まない。
【００５４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５６】
なお、ＭＩＭキャパシタ、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）について開示した先行特許出願としては、たとえば日本特開２００４−２９６５６７号公報（または、これに対応する米国特許第７２１４５５８号公報）、日本特開２００６−１４７９１１号公報（または、これに対応する米国特許公開２００６−１０８６６５号公報）、日本特開２００７−１０３９７７号公報、日本特開２００８−２２７１１６号公報（または、これに対応する米国特許第７７２３７５３号公報）等がある。
【００５７】
１．本願の主な応用対象の一つである高周波アンテナモジュールの概要説明（主に図１）
ここでは、一例として、携帯電話用のアンテナモジュール（高周波モジュール、フロントエンドモジュール、またはパワーアンプモジュール）を例にとり、具体的に説明するが、以下の実施の形態は、広く１００ＭＨｚ程度以上の高周波を取り扱う回路に適用でいることは言うまでもない。携帯電話等に於いては、通常、８００ＭＨｚから２２００ＭＨｚ程度の高周波帯域が主に利用される。
【００５８】
図１は本願の主な応用対象の一つである高周波アンテナモジュールの概要を説明するための模式回路図である。これに基づいて、本願の主な応用対象の一つである高周波アンテナモジュールの概要を説明する。
【００５９】
図１に示すように、アンテナモジュール（ＡＭ）は、複数のチップを含むＭＣＭであり、たとえば、化合物半導体系のアンテナスイッチチップ（ＳＷＩＣ）および高周波パワーアンプチップ（ＨＰＡ）、並びに、たとえば、シリコン系の制御チップ（ＳＣＩＣ）等から構成されている。制御チップ（ＳＣＩＣ）は、外部からの複数の制御用信号（ＣＳ）によって制御されており、これらによって、アンテナスイッチチップ（ＳＷＩＣ）および高周波パワーアンプチップ（ＨＰＡ）を制御している。たとえば、アンテナ端子（ＡＮＴ）からの入力信号は、アンテナスイッチ（ＳＷ）を介して、受信系出力端子（ＲＸ）に送出される。一方、高周波入力端子（ＲＦＩＮ）から供給された送信用高周波信号は、増幅回路（ＡＭＰ）で増幅された後、ローパスフィルタ（ＦＬ）によって、高周波ノイズを除去されて、アンテナスイッチ（ＳＷ）を介して、アンテナ端子（ＡＮＴ）へ送出される。
【００６０】
２．高周波アンテナモジュールを構成するアンテナスイッチの概要説明（主に図２および図３）
セクション１で説明したアンテナモジュール（ＡＭ）を構成するアンテナスイッチチップ（ＳＷＩＣ）を更に説明する。
【００６１】
図２は図１のアンテナスイッチの回路図である。図３は図２のアンテナスイッチ用半導体チップの模式上面図である。なお、これらの回路図等に於いては、説明上不必要な部分を省いて簡素化して示している（セクション３に於いても同じ）。これらに基づいて、高周波アンテナモジュールを構成するアンテナスイッチの概要を説明する。
【００６２】
図２に示すように、アンテナスイッチチップ（ＳＷＩＣ）は、たとえばＨＥＭＴ素子（ＨＥＭＴ１，ＨＥＭＴ２）等のＦＥＴスイッチ、ＭＩＭキャパシタ（Ｃ１，Ｃ２，Ｃ３）等のＤＣブロックコンデンサ等から構成されており、各ＤＣブロックコンデンサ（Ｃ１，Ｃ２，Ｃ３）の両電極は、後に説明するような擬似接地部（ＧＰ１，ＧＰ２，ＧＰ３，ＧＰ４，ＧＰ５，ＧＰ６）に接続されている。
【００６３】
ＦＥＴスイッチ（ＨＥＭＴ１，ＨＥＭＴ２）は、制御チップ（ＳＣＩＣ）からの制御端子（ＣＳ１，ＣＳ２）によって制御されており、アンテナ端子（ＡＮＴ）からの受信信号（高周波信号）は、ＤＣブロックコンデンサ（Ｃ１）を通過して、オン状態のＦＥＴスイッチ（ＨＥＭＴ２）およびＤＣブロックコンデンサ（Ｃ３）を経由して、受信系出力端子（ＲＸ）に送出される。一方、高周波入力端子（ＲＦＩＮ）から供給された送信用高周波信号は、ＤＣブロックコンデンサ（Ｃ２）を通過して、オン状態のＦＥＴスイッチ（ＨＥＭＴ１）およびＤＣブロックコンデンサ（Ｃ１）を経由して、アンテナ端子（ＡＮＴ）へ送出される。
【００６４】
次に、図３に基づいて、アンテナスイッチチップ（ＳＷＩＣ）の上面構造の一例を説明する。図３に示すように、アンテナスイッチチップ（ＳＷＩＣ）の周辺部には、外部パッド（ＡＮＴ，ＴＸ，ＲＸ，ＣＳ１，ＣＳ２）が配置されており、中央部には、ＨＥＭＴ素子（ＨＥＭＴ１，ＨＥＭＴ２）が配置されている。外部パッド（ＡＮＴ，ＴＸ，ＲＸ，ＣＳ１，ＣＳ２）とＨＥＭＴ素子（ＨＥＭＴ１，ＨＥＭＴ２）の間には、ＤＣブロックコンデンサ（Ｃ１，Ｃ２，Ｃ３）が配置されており、これらの端子および素子等の間は、各層のメタル配線（Ｗ）等により、相互に接続されている。ここで、ＨＥＭＴ素子（ＨＥＭＴ１，ＨＥＭＴ２）が配置されている領域は、トランジスタ領域ＴＲであり、それ以外の領域は、非トランジスタ領域ＴＮである。
【００６５】
３．高周波アンテナモジュールを構成する高周波パワーアンプの概要説明（主に図４および図５）
セクション１で説明したアンテナモジュール（ＡＭ）を構成する高周波パワーアンプチップ（ＨＰＡ）を更に説明する。通常、携帯電話用高周波パワーアンプチップでは、３段増幅回路等が多用されるが、ここでは、煩雑さを避けるため、２段増幅回路で説明する。
【００６６】
図４は図１の高周波パワーアンプの回路図である。図５は図４の高周波パワーアンプ用半導体チップの模式上面図である。これらに基づいて、高周波アンテナモジュールを構成する高周波パワーアンプの概要を説明する。
【００６７】
図４に示すように、高周波パワーアンプチップ（ＨＰＡ）は、たとえば、ＨＢＴ素子（ＨＢＴ１，ＨＢＴ２）等の増幅用トランジスタ、ＭＩＭキャパシタ（Ｃ４，Ｃ５，Ｃ６，Ｃ７）等から構成されており、ＭＩＭキャパシタ（Ｃ４，Ｃ５，Ｃ６，Ｃ７）の内、３個はＤＣブロックコンデンサ（Ｃ４，Ｃ５，Ｃ７）であり、残りの一つは、デカップリングコンデンサ（Ｃ６）である。各ＤＣブロックコンデンサ（Ｃ４，Ｃ５，Ｃ７）の両電極は、後に説明するような擬似接地部（ＧＰ７，ＧＰ８，ＧＰ９，ＧＰ１０，ＧＰ１１，ＧＰ１２）に接続されている。一方、ＨＢＴ素子（ＨＢＴ１，ＨＢＴ２）のエミッタおよびデカップリングコンデンサ（Ｃ６）が接続されているのは、それぞれ真性接地部（ＧＲ１、ＧＲ２，ＧＲ３）すなわち通常の接地部である。
【００６８】
この増幅器の駆動は、たとえば、電源端子（Ｖｃｃ１，Ｖｃｃ２）から供給される電源によって行われている。高周波入力端子（ＲＦＩＮ）から供給された送信用高周波信号は、ＤＣブロックコンデンサ（Ｃ４）を通過して、まず、ＨＢＴ素子（ＨＢＴ１）によって増幅され、ＤＣブロックコンデンサ（Ｃ５）を介して、２段目に送られる。２段目においては、送信用高周波信号は、ＨＢＴ素子（ＨＢＴ２）によって増幅され、ＤＣブロックコンデンサ（Ｃ７）を介して、高周波出力端子（ＲＦＯＵＴ）に送出される。
【００６９】
次に、図５に基づいて、高周波パワーアンプチップ（ＨＰＡ）の上面構造の一例を説明する。図５に示すように、高周波パワーアンプチップ（ＨＰＡ）の周辺部には、外部パッド（ＲＦＩＮ、Ｖｃｃ１，Ｖｃｃ２、ＲＦＯＵＴ）が配置されており、中央部には、ＨＢＴ素子（ＨＢＴ１、ＨＢＴ２）が配置されている。これらの外部パッド（ＲＦＩＮ、Ｖｃｃ１，Ｖｃｃ２、ＲＦＯＵＴ）およびＨＢＴ素子（ＨＢＴ１、ＨＢＴ２）の間には、ＤＣブロックコンデンサ（Ｃ４，Ｃ５，Ｃ７）およびデカップリングコンデンサ（Ｃ６）が配置されており、これらの端子および素子等の間は、各層のメタル配線（Ｗ）等により、相互に接続されている。各層のメタル配線（Ｗ）等は、後に説明する下層金属配線膜７、中間金属配線膜８、上層金属配線膜９（たとえば、図６）等である。
【００７０】
ここで、ＨＢＴ素子（ＨＢＴ１、ＨＢＴ２）が配置されている領域は、トランジスタ領域ＴＲであり、それ以外の領域は、非トランジスタ領域ＴＮである。
【００７１】
４．本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の一例（３層ＭＩＭキャパシタを使用した例）の説明および本実施の形態および以下の変形例等に関する考察並びに付加的な説明（主に図６）
本願に於いては、主に３層メタル配線プロセスを例に取り具体的に説明するが、メタル配線層は、必要に応じて、２層であっても、４層以上であっても良い。また、以下では、煩雑さを避けるためにＤＣブロックキャパシタについては、主にＭＩＭキャパシタ（Ｃ１，Ｃ７）を例に取り具体的に説明するが、これらのことは、その他のＭＩＭキャパシタ、すなわちＤＣブロックキャパシタ（Ｃ２，Ｃ３，Ｃ４，Ｃ５）についてもそのまま当てはまる。
【００７２】
図６は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の一例（３層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図（図３におけるＡ−Ａ’断面、図５におけるＤ−Ｄ’断面）である。これに基づいて、本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の一例（３層ＭＩＭキャパシタを使用した例）を説明する。
【００７３】
まず、図２および図４のような集積回路装置に共通に適用可能な非トランジスタ領域ＴＮの断面構造（アンテナスイッチチップＳＷＩＣまたは高周波パワーアンプチップＨＰＡに対応する半導体チップ２の一部）の一例を説明する。図６に示すように、たとえば、厚さ１００マイクロメートル程度（５０マイクロメートルから３００マイクロメートル程度）の半絶縁性ＧａＡｓ基板３ｓ（半絶縁性化合物半導体基板）の表面１ａ（裏面１ｂの反対の面、すなわちデバイス面または第１の主面）側の表面には、ほぼ全面に、半絶縁性表面層３ｆ（厚さは、たとえば、３４５ｎｍ程度）による素子分離領域２０が形成されている。この半絶縁性表面層３ｆは、半絶縁性ＧａＡｓ基板３ｓと同様に、半絶縁性を示すが、抵抗率は半絶縁性ＧａＡｓ基板３ｓ（たとえば、１ｘ１０８Ωｃｍ程度）よりも、一桁程度低い。
【００７４】
半絶縁性表面層３ｆ上には、たとえば、下層金属配線膜７により構成された第１のメタル基板コンタクト部１１ａおよび、ＭＩＭキャパシタＣ１（Ｃ７）の第２のキャパシタ電極１２ｂ（３層キャパシタの下部電極）を兼ねる第２のメタル基板コンタクト部１１ｂが設けられており、下層金属配線膜７（例えば、厚さ３００ｎｍ程度）は、たとえば、下層からＡｕＧｅ，Ｎｉ，Ａｕ等の各層から構成されている。
【００７５】
この下層金属配線膜７の上層には、たとえば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等による窒化シリコン膜（たとえば、厚さが１００ｎｍ程度）等の基板表面絶縁膜４（第１の絶縁膜）が設けられており、その上層には、中間金属配線膜８および、これにより構成されたＭＩＭキャパシタＣ１（Ｃ７）の第１のキャパシタ電極１２ａ（３層キャパシタの中間電極）が設けられている。この中間金属配線膜８（例えば、厚さ５００ｎｍ程度）は、たとえば、下層からＴｉ，Ａｕ，Ｔｉ等の各層から構成されている。
【００７６】
中間金属配線膜８の上層には、プラズマＣＶＤ等による窒化シリコン膜（たとえば、厚さが１００ｎｍ程度）等の層間絶縁膜５が形成されている。層間絶縁膜５の上層には、上層金属配線膜９により構成された外部パッド１０および、ＭＩＭキャパシタＣ１（Ｃ７）のもう一つの第２のキャパシタ電極１２ｂ（３層キャパシタの上部電極）が設けられており、上層金属配線膜９（例えば、厚さ１０００ｎｍ程度）は、たとえば、下層からＴｉ，Ａｕ，Ｔｉ等の各層から構成されている。
【００７７】
この上層金属配線膜９の上層には、たとえば、プラズマＣＶＤ等による窒化シリコン膜（たとえば、厚さが３００ｎｍ程度）等のファイナルパッシベーション絶縁膜６が形成されており、外部パッド１０上のファイナルパッシベーション絶縁膜６には、パッド開口１７が形成されている。
【００７８】
なお、中間金属配線膜８は、外部パッド１０と第１のキャパシタ電極１２ａを接続しており、第２のキャパシタ電極１２ｂは、たとえば、下層金属配線膜７、中間金属配線膜８、または上層金属配線膜９により、トランジスタ（ＨＢＴ素子またはＨＥＭＴ素子）の所定の端子（ＨＢＴ素子は、たとえば、ベースまたはコレクタであり、ＨＥＭＴ素子の場合は、たとえば、ソース又はドレインである）に接続されている。
【００７９】
以上および図２又は図４で説明したように、ＭＩＭ型ＤＣブロックキャパシタＣ１（Ｃ７）の両端子が、それぞれ半絶縁性表面層３ｆに擬似接地されているので、不所望な電荷（導入された外部電荷およびそれによって誘起された電荷）は、速やかに、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂと半絶縁性表面層３ｆの「接合」を介して、比較的容量の大きな半絶縁性化合物半導体基板３ｓ内に分散される。このため、サージ電圧による電荷がＭＩＭ型ＤＣブロックキャパシタＣ１（Ｃ７）の両端子に蓄積して、絶縁膜の破壊に至る等の問題を回避することができる。
【００８０】
すなわち、言い換えると、サージ電圧のような直流的ノイズまたは低周波ノイズに対して、半絶縁性表面層３ｆや半絶縁性化合物半導体基板３ｓは、微弱な導通性を示す電荷蓄積体として作用するが、送信用高周波信号や受信高周波信号に対しては、半絶縁性表面層３ｆや半絶縁性化合物半導体基板３ｓは、ほとんど絶縁基板として作用する。なお、「微弱な導通性」といっても、半絶縁性表面層３ｆや半絶縁性化合物半導体基板３ｓの抵抗は比較的高いので、これらの部材を介して、複数の端子が通常の意味で、直流的又は低週波的に導通状態になることはない。
【００８１】
ここで、半絶縁性表面層３ｆの存在は、必須ではないが、これがあると、半絶縁性化合物半導体基板３ｓの表面領域の抵抗率を下げたのとほぼ同一の効果（接地抵抗低減効果）を有する。また、後に述べるように、半絶縁性表面層３ｆは、たとえば、選択的なイオン注入によって、素子分離領域２０とアクティブ領域を自由に作り分ける（表面エピタキシ層転換アイソレーション方式）ことができるので、製造が容易な上、表面の平坦性も確保できる等のメリットもある。
【００８２】
５．本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）並びに、その変形例（基板ダイレクト方式、表面エピタキシ層転換アイソレーション＆Ｎ＋下地方式）の各具体例（２層ＭＩＭキャパシタを使用した例）の説明（主に図７から図９）
このセクションでは、非トランジスタ領域ＴＮに関して、図６と異なる構造を説明するが、以下で説明するトランジスタ領域ＴＲの構造は、図６にそのまま当てはまる。なお、ほとんどの部分（材料についても同じ）が、図６と同一であるので、図６と異なる部分について主に説明する（以下の各セクションに於いて同じ）。
【００８３】
図７は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図（図３におけるＡ−Ｂ断面）である。図８は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造に対する変形例（基板ダイレクト方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図（図３におけるＡ−Ｂ断面）である。図９は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造に対する変形例（表面エピタキシ層転換アイソレーション＆Ｎ＋下地方式）の具体例（２層ＭＩＭキャパシタを使用した例）を説明するためのデバイス断面図（図３におけるＡ−Ｂ断面）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＥＭＴを使用した例）および非トランジスタ領域の構造（表面エピタキシ層転換アイソレーション方式）並びに、その変形例（基板ダイレクト方式、表面エピタキシ層転換アイソレーション＆Ｎ＋下地方式）の各具体例（２層ＭＩＭキャパシタを使用した例）を説明する。
【００８４】
（１）表面エピタキシ層転換アイソレーション方式（主に図７）：
図７に示すように、この例は、図３のＡ−Ｂ断面に対応するもので、基本的に、図６と同様に、半絶縁性化合物半導体基板３ｓのデバイス面１ａ側においては、非トランジスタ領域ＴＮのほぼ全面には、低抵抗率の半絶縁性表面層３ｆが形成されている。図６との相違点は、先ず第１に、図７に於いては、第１のメタル基板コンタクト部１１ａが外部パッド１０の直下のほぼ全体に設けられている点と、キャパシタＣ１の電極構造が２層であり、第２のメタル基板コンタクト部１１ｂがＭＩＭキャパシタ（Ｃ１）の第２のキャパシタ電極１２ｂ（下部電極）と独立に設けられている点である。第２に、図７に於いては、外部パッド１０の層、すなわち、上層金属配線膜９がそのまま、ＭＩＭキャパシタ（Ｃ１）の第１のキャパシタ電極１２ａ（上部電極）となっている点である。
【００８５】
次に、図７に基づいて、トランジスタ領域ＴＲを説明する。通常図3のＨＥＭＴ２の領域には複数のＨＥＭＴを並列に配置し大電力の動作に対応できるようにする。図7のトランジスタ領域ＴＲには複数のＨＥＭＴの内の1つのＨＥＭＴの断面を示す。図７に示すように、半絶縁性化合物半導体基板３ｓのデバイス面１ａ側の表面上に、たとえば導電性エピタキシ化合物半導体膜３ｅ（第１の導電性エピタキシ化合物半導体膜）等から構成されたトランジスタ領域（ＲＴ）のアクティブ領域１８ｔが設けられており、中央のメサエッチ（Ｍｅｓａ  Ｅｔｃｈ）された低地部分には、ＨＥＭＴ 素子（ＨＥＭＴ）のゲート電極１５（ショットキゲート）が設けられている。このゲート電極１５（例えば、厚さ４００ｎｍ程度）は、たとえば、下層からＴｉ，Ｐｔ，Ａｕ等の各層から構成されている。一方、メサエッチで形成された高地部分には、たとえば、下層金属配線膜７から構成されたＨＥＭＴ素子（ＨＥＭＴ）の一対のソースドレイン電極１４が設けられている。これらのソースドレイン電極１４は、たとえば、上層金属配線膜９から構成されたており、一方は、たとえば上層金属配線膜９によって構成されたソースドレイン引出配線１６ａによって、ＭＩＭキャパシタ（Ｃ１）の第２のキャパシタ電極１２ｂ（下部電極）に接続されており、他方はたとえば上層金属配線膜９によって構成されたソースドレイン引出配線１６ｂによって、たとえば、他のキャパシタ、すなわちＭＩＭキャパシタ（Ｃ３）等に接続されている。
【００８６】
ここに示したように、ＭＩＭキャパシタ（Ｃ１）の各端子が、それぞれ別々の場所で、半絶縁性表面層３ｆに接続されているので、トランジスタ領域ＴＲに流れ込む不所望な電荷を低減することができる。この点は、以下のサブセクション（２）および（３）でも同じである。
【００８７】
（２）基板ダイレクト方式（主に図８）：
図８の例は、図７の例の変形例であるが、相違点は、非トランジスタ領域（ＴＮ）に低抵抗率の半絶縁性表面層３ｆが形成されていない点である。このため、トランジスタ領域ＴＲのアクティブ領域１８ｔ全体が、たとえば導電性エピタキシ化合物半導体膜３ｅ（第１の導電性エピタキシ化合物半導体膜）等からメサエッチによって形成されている。更に、この結果、基板表面絶縁膜４（第１の絶縁膜）、第１のメタル基板コンタクト部１１ａ、第２のメタル基板コンタクト部１１ｂ等は、半絶縁性化合物半導体基板３ｓのデバイス面１ａ側の表面上に直接、設けられている。
【００８８】
半絶縁性化合物半導体基板３ｓの抵抗率は、半絶縁性表面層３ｆの抵抗率と比較して一桁ほど高いが、半絶縁性化合物半導体基板３ｓの方が、はるかに体積が大きいので、低抵抗率の半絶縁性表面層３ｆがなくとも、十分に不要な電荷を受け入れる効果を有する。
【００８９】
（３）表面エピタキシ層転換アイソレーション＆Ｎ＋下地方式（主に図９）：
図９の例も、図７の例の変形例であるが、相違点は、非トランジスタ領域（ＴＮ）のほぼ全体が半絶縁性表面層３ｆに覆われているが、たとえば、第１のメタル基板コンタクト部１１ａ、第２のメタル基板コンタクト部１１ｂ等の下部およびその近傍が、もとの導電性エピタキシ化合物半導体膜３ｅ（第２の導電性エピタキシ化合物半導体膜）のままにされている点である。これによって、第１のメタル基板コンタクト部１１ａ、および第２のメタル基板コンタクト部１１ｂは、それぞれパッド下部のアクティブ領域１８ｔ（第２の導電性エピタキシ化合物半導体膜）、および独立したメタルコンタクト部下部のアクティブ領域１８ｃ（第２の導電性エピタキシ化合物半導体膜）となっている。
【００９０】
このような構造の働きは、図７の場合とほぼ同じであるが、第１のメタル基板コンタクト部１１ａ、および第２のメタル基板コンタクト部１１ｂと下地のコンタクトが比較的良好なコンタクト状態（例えば、オーミックコンタクトなど）にある。加えて、アクティブ領域１８ｔ、１８ｃ（第２の導電性エピタキシ化合物半導体膜）が比較的良好な電流通路となるので、半絶縁性化合物半導体基板３ｓに対する擬似接地効果が比較的良好になる（すなわち、接地抵抗が低い）と考えられる。
【００９１】
なお、図８のような場合に於いて、アクティブ領域１８ｔ、１８ｃ（第２の導電性エピタキシ化合物半導体膜）をメサ領域として設けることも可能である（図１９又は図２０を参照）。
【００９２】
６．本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＢＴを使用した例）および非トランジスタ領域（３層ＭＩＭキャパシタを使用した例）の構造（表面エピタキシ層転換アイソレーション方式）の説明（主に図１０および図３８）
このセクションでは、非トランジスタ領域ＴＮに関して、図６から図９と異なる構造を説明するが、以下で説明するトランジスタ領域ＴＲの構造は、図６から図９にそのまま当てはまる。すなわち、以下の図１０の構造に於いて、トランジスタ領域ＴＲをＨＥＭＴ素子（ＨＥＭＴ）に置き換えても良いし、図６から図９の構造に於いて、トランジスタ領域ＴＲをＨＢＴ素子（ＨＢＴ）に置き換えても良い（図６の場合は付加）。
【００９３】
なお、材料等については、原則として、図６から図９と同じであるから、異なる部分のみを説明する。
【００９４】
図１０は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＢＴを使用した例）および非トランジスタ領域（３層ＭＩＭキャパシタを使用した例）の構造（表面エピタキシ層転換アイソレーション方式）を説明するためのデバイス断面図（図５におけるＤ−Ｆ断面）である。なお図5におけるＨＢＴ２の領域には複数のＨＢＴが並列に配置され、大電力での動作に対応している。図１０のトランジスタ領域ＴＲはその一つのＨＢＴの断面が示されている。図３８は図１０に対応する半導体チップにおける裏面接続部、真性接地部および擬似接地部等の相互関係を説明するための部分模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域（ＨＢＴを使用した例）および非トランジスタ領域（３層ＭＩＭキャパシタを使用した例）等の構造（表面エピタキシ層転換アイソレーション方式）を説明する。
【００９５】
図１０の例は、非トランジスタ領域ＴＮにおいては、図６に類似しているが、相違点は、外部パッド１０の下方の全体が下層金属配線膜７から構成された第１のメタル基板コンタクト部１１ａとなっている点である。一方、トランジスタ領域ＴＲにおける構造は、ＨＥＭＴ素子（ＨＥＭＴ）がＨＢＴ素子（ＨＢＴ）に変わった以外は図７に類似している。
【００９６】
次に、図１０に基づいて、トランジスタ領域ＴＲを説明する。図１０に示すように、半絶縁性化合物半導体基板３ｓのデバイス面１ａ側の表面上に、たとえば導電性エピタキシ化合物半導体膜３ｅ（第１の導電性エピタキシ化合物半導体膜）等から構成されたＨＢＴ素子（ＨＢＴ）のｎ＋型ＧａＡｓサブコレクタ層２５ｃｓである。このｎ＋型ＧａＡｓサブコレクタ層２５上には、ｎ型ＧａＡｓコレクタ層２５ｃｉおよび、たとえば下層金属配線膜７から構成されたコレクタ電極が設けられており、ｎ型ＧａＡｓコレクタ層２５ｃｉ上には、ｐ型ＧａＡｓベース層２５ｂが設けられている。このｐ型ＧａＡｓベース層２５ｂ上には、ｎ型ＩｎＧａＰエミッタ層２５ｅｉが設けられており、また、ｐ型ＧａＡｓベース層２５ｂ上には、このｎ型ＩｎＧａＰエミッタ層２５ｅｉを貫通して、ベース電極２３が設けられている。このベース電極２３（例えば、厚さ５００ｎｍ程度）は、たとえば、下層からＰｔ，Ｔｉ，Ｐｔ，Ａｕ等の各層から構成されている。
【００９７】
ｎ型ＩｎＧａＰエミッタ層２５ｅｉ上には、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃが設けられており、更にその上には、エミッタ電極２４が設けられている。このエミッタ電極２４（例えば、厚さ３００ｎｍ程度）は、たとえば、ＷＳｉ膜から構成されている。
【００９８】
エミッタ電極２４上およびコレクタ電極２２上には、それぞれ、たとえば中間金属配線膜８から構成されたエミッタ中継配線２１ｅおよびコレクタ中継配線２１ｃが設けられている。更に、エミッタ中継配線２１ｅ上およびコレクタ中継配線２１ｃ上には、それぞれ、たとえば上層金属配線膜９から構成されたエミッタ引出配線１９ｅおよびコレクタ引出配線１９ｃが設けられており、コレクタ電極２２（コレクタ中継配線２１ｃ）は、このコレクタ引出配線１９ｃによって、ＭＩＭキャパシタ（Ｃ７）の第２のキャパシタ電極１２ｂ（上部電極、下部電極、すなわち、中間電極１２ａ以外の電極）に接続されている。なお、上部電極および下部電極は、中間金属配線膜８により構成されたキャパシタ内中継配線２６によって相互に接続されている。同様に、外部パッド１０と第１のメタル基板コンタクト部１１ａも、ＭＩＭキャパシタ（Ｃ７）の中間電極１２ａと一体となった中間金属配線膜８によって相互に接続されている。
【００９９】
次に、図３８（図４参照）に基づいて、ＨＢＴ素子を搭載した半導体チップ２における裏面接続部２９、真性接地部（ＧＲ１、ＧＲ２，ＧＲ３）および擬似接地部（ＧＰ、ＧＰ７，ＧＰ８，ＧＰ９，ＧＰ１０，ＧＰ１１，ＧＰ１２）等の相互関係を説明する。図３８に示すように、この例の場合、ＨＢＴ素子（ＨＢＴ）のエミッタ電極２４は、中継配線２１ｅを介して、接地配線３３（真性接地配線）に接続されており、この接地配線３３は、裏面接続部２９において、貫通ビア３１を通して裏面電極３２に接続されている。一方、擬似接地部ＧＰと真性接地配線３３は、裏面電極３２と半絶縁性化合物半導体基板３および半絶縁性表面層３ｆが直接接しているので、擬似接地部ＧＰと真性接地部（ＧＲ１、ＧＲ２，ＧＲ３）は、直流的又は低周波的には、相互に接続されていると見ることもできる（擬似接続）。しかし、半絶縁性化合物半導体基板３および半絶縁性表面層３ｆの部分の抵抗率は比較的高いので、電流的には極めて小さなものに限定され、回路動作に影響を与えるものではない。従って、サージ電圧等による不所望な電荷をデバイス部分（トランジスタやコンデンサ）から、基板内に逃がしてやるという効果を有する。なお、さらに長い時間スケールで見ると、基板内に分散した不所望な電荷は、ゆっくりと真性接地部（ＧＲ１、ＧＲ２，ＧＲ３）を通して、外部に持ち去られるので、このような擬似接続の存在は、基板内への電荷の過剰な蓄積による不具合を避ける効果がある。
【０１００】
７．本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例の説明（主に図１１から図２０）
このセクションでは、セクション４および５に於いて、説明した非トランジスタ領域ＴＮにおける構造、接続関係等のバリエーションの図６から図１０の変形例を模式的に類型化して説明する。従って、図６から図１０のいずれかそれ自体に関する類型は、原則として説明しない。
【０１０１】
図１１は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ上部電極接続＆独立コンタクト形態）である。図１２は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ上部電極接続＆直下コンタクト形態）である。図１３は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト方式におけるパッド−キャパシタ下部電極接続＆独立コンタクト形態）である。図１４は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆独立半絶縁性表面層コンタクト形態）である。図１５は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆直下半絶縁性表面層コンタクト形態）である。図１６は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ下部電極接続＆独立半絶縁性表面層コンタクト形態）である。図１７は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆独立導電性エピタキシ化合物半導体膜コンタクト形態）である。図１８は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（表面エピタキシ層転換アイソレーション方式におけるパッド−キャパシタ上部電極接続＆混合コンタクト形態）である。図１９は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト＆メサ型アクティブ領域形成方式におけるパッド−キャパシタ上部電極接続＆独立メサ型アクティブ領域コンタクト形態）である。図２０は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図（基板ダイレクト＆メサ型アクティブ領域形成方式におけるパッド−キャパシタ上部電極接続＆メサ型アクティブ領域上混合コンタクト形態）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明する。
【０１０２】
（１）基板ダイレクト方式（主に図１１から図１３）：
このサブセクションで説明する諸例は、図８に説明したように、半絶縁性表面層３ｆを使用しない例である。
【０１０３】
（１−１）パッド−キャパシタ上部電極接続＆独立コンタクト形態（主に図１１）：
図１１の例は、図８の変形例であり、外部パッド１０の直下の第１のメタル基板コンタクト部１１ａが、外部パッド１０から独立した位置に移っている点が相違している。
【０１０４】
（１−２）パッド−キャパシタ上部電極接続＆直下コンタクト形態（主に図１２）：
図１２の例も、図８の変形例であり、ＭＩＭキャパシタＣ１（Ｃ７）の下部電極１２ｂそのものが第２のメタル基板コンタクト部１１ｂとなっている点が相違している。
【０１０５】
（１−３）パッド−キャパシタ下部電極接続＆独立コンタクト形態（主に図１３）：
図１３の例も、図８の変形例であり、図１１において、ＭＩＭキャパシタＣ１（Ｃ７）の下部電極１２ｂと上部電極が入れ替わっている点が相違している。
【０１０６】
（２）表面エピタキシ層転換アイソレーション方式における各構成要素の変形例（主に図１４から図１８）：
このサブセクションで説明する諸例は、図７および図９に説明したように、半絶縁性表面層３ｆを使用する例である。このうち、最後の２例は、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂの下方およびその近傍に、導電性エピタキシ化合物半導体膜３ｅ（第２の導電性エピタキシ化合物半導体膜）からなるアクティブ領域を配置するものである。
【０１０７】
（２−１）パッド−キャパシタ上部電極接続＆独立半絶縁性表面層コンタクト形態（主に図１４）：
図１４の例は、図７の変形例であり、外部パッド１０の直下の第１のメタル基板コンタクト部１１ａが、外部パッド１０から独立した位置に移っている点が相違している。
【０１０８】
（２−２）パッド−キャパシタ上部電極接続＆直下半絶縁性表面層コンタクト形態（主に図１５）：
図１５の例も、図７の変形例であり、ＭＩＭキャパシタＣ１（Ｃ７）の下部電極１２ｂそのものが第２のメタル基板コンタクト部１１ｂとなっている点が相違している。
【０１０９】
（２−３）パッド−キャパシタ下部電極接続＆独立半絶縁性表面層コンタクト形態（主に図１６）：
図１６の例も、図７の変形例であり、図１４において、ＭＩＭキャパシタＣ１（Ｃ７）の下部電極１２ｂと上部電極が入れ替わっている点が相違している。
【０１１０】
（２−４）パッド−キャパシタ上部電極接続＆独立導電性エピタキシ化合物半導体膜コンタクト形態（主に図１７）：
図１７の例は、図９の変形例であり、外部パッド１０の直下の第１のメタル基板コンタクト部１１ａが、外部パッド１０から独立した位置に移っている点が相違している。
【０１１１】
（２−５）パッド−キャパシタ上部電極接続＆混合コンタクト形態（主に図１８）：
図１８の例は、図９の例とほぼ同じ構造類型を示したものである。
【０１１２】
（３）基板ダイレクト＆メサ型アクティブ領域形成方式（主に図１９および図２０）：
このサブセクションで説明する諸例は、図８と図９の折衷的な構造類型であり、半絶縁性表面層３ｆを使用せず、トランジスタ領域ＴＲと同様に、非トランジスタ領域ＴＮの第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂの下方およびその近傍に、導電性エピタキシ化合物半導体膜３ｅ（第２の導電性エピタキシ化合物半導体膜）からなるメサ状のアクティブ領域１８ｃを配置するものである。
【０１１３】
（３−１）パッド−キャパシタ上部電極接続＆独立メサ型アクティブ領域コンタクト形態（主に図１９）：
図１９の例は、図８の変形例であり、図１１の例に於いて、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂが、たとえば導電性エピタキシ化合物半導体膜３ｅ（第２の導電性エピタキシ化合物半導体膜）から構成されたメサ状アクティブ領域１８ｃを介して、半絶縁性化合物半導体基板３ｓのデバイス面１ａ上に形成されている点が特徴である。
【０１１４】
（３−２）パッド−キャパシタ上部電極接続＆メサ型アクティブ領域上混合コンタクト形態（主に図２０）：
図２０の例は、図８の変形例であり、図８の例に於いて、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂが、たとえば導電性エピタキシ化合物半導体膜３ｅ（第２の導電性エピタキシ化合物半導体膜）から構成されたメサ状アクティブ領域１８ｃを介して、半絶縁性化合物半導体基板３ｓのデバイス面１ａ上に形成されている点が特徴である。
【０１１５】
８．図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の説明（主に図２１から図２８）
このセクションの製造プロセスは、図７の構造を実現する種々のプロセスのうちの一例である。
【０１１６】
図２１は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（導電性エピタキシ化合物半導体膜形成工程）におけるデバイス断面図である。図２２は図２１の導電性エピタキシ化合物半導体膜周辺切り出し領域Ｒ１の拡大断面図である。図２３は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（半絶縁性表面層形成工程）におけるデバイス断面図である。図２４は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（下層金属配線膜形成工程）におけるデバイス断面図である。図２５は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（ゲート周辺エッチ、ゲート電極、基板表面絶縁膜および中間金属配線膜形成工程）におけるデバイス断面図である。図２６は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（層間絶縁膜形成工程）におけるデバイス断面図である。図２７は図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程）におけるデバイス断面図である。図２８は図２７のＨＥＭＴ素子（ＨＥＭＴ）部分の拡大断面図である。これらに基づいて、図７に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーションプロセス）を説明する。
【０１１７】
まず、たとえば、抵抗率が１ｘ１０７Ωｃｍから１ｘ１０８Ωｃｍ程度の半絶縁性ＧａＡｓウエハ（直径は、たとえば１００ミリメートル程度、厚さは、たとえば、６００から７００マイクロメートル程度）を準備する。なお、ウエハの直径は５０ミリメートル程度でも、７６ミリメートル程度でも、１５０ミリメートル程度でも、利用可能であれば、それ以上でも良い。この点は、半絶縁性ＩｎＰウエハを使用する場合も同じである。ここでは、半絶縁性ＧａＡｓウエハ１を例に取り具体的に説明する。
【０１１８】
図２１に示すように、半絶縁性ＧａＡｓウエハ１ｓ（１）のデバイス面１ａすなわち第１の主面（第２の主面１ｂの反対の面）上のほぼ全面に、多層のＧａＡｓ系エピタキシ膜、すなわち、導電性エピタキシ化合物半導体膜３ｅ（たとえば、厚さ３４５ｎｍ程度）をエピタキシャル成長させる。エピタキシャル成長については、必要に応じて、ＭＯ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ）エピタキシャル成長法、ＭＢ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ）エピタキシャル成長法、ＡＬ（Ａｔｏｍｉｃ  Ｌａｙｅｒ）エピタキシャル成長法等を使用する。
【０１１９】
図２１の導電性エピタキシ化合物半導体膜周辺切り出し領域Ｒ１の拡大断面を図２２に示す。図２２に示すように、導電性エピタキシ化合物半導体膜３ｅの各層の構成は、下層の２層は、非ドープＡｌＧａＡｓバッファ層３ｅｂ（たとえば、厚さ２００ｎｍ程度）および非ドープＩｎＧａＡｓチャネル層３ｅｃ（たとえば、厚さ１０ｎｍ程度、Ｉｎ組成は、たとえば、２２％程度）である。上層の３層は、ｎ＋型ＡｌＧａＡｓスペーサ層３ｅｇ（たとえば、厚さ３ｎｍ程度、Ａｌ組成は、たとえば、２５％程度）、ｎ型ＡｌＧａＡｓバリア層３ｅｎ（たとえば、厚さ３０ｎｍ程度、Ａｌ組成は、たとえば、２５％程度）、およびｎ＋型ＧａＡｓキャップ層３ｅｓ（たとえば、厚さ１００ｎｍ程度、たとえば、シリコンドープ）である。ここで、ｎ＋型ＡｌＧａＡｓスペーサ層３ｅｇおよびｎ型ＡｌＧａＡｓバリア層３ｅｎのドーピングは、たとえば、これらの界面でのシリコンプレーナドーピング（Ｓｉｌｉｃｏｎ  Ｐｌａｎａｒ  Ｄｏｐｉｎｇ）によることができる。そのドーズ量は、たとえば、５ｘ１０１２/ｃｍ２程度を好適なものとして例示することができる。
【０１２０】
次に、図２３に示すように、導電性エピタキシ化合物半導体膜３ｅ上のトランジスタ領域ＴＲをたとえばレジスト膜等で被覆した状態で、非トランジスタ領域ＴＮのほぼ全面に、ウエハ１のデバイス面１ａ側から、たとえば弗素（ヘリウム、ボロン、水素などでも良い）をイオン注入することにより、導電性エピタキシ化合物半導体膜３ｅを半絶縁性表面層３ｆに変換する。これにより、トランジスタ領域ＴＲの表面は、アクティブ領域１８ｔとなり、非トランジスタ領域ＴＮの表面は、素子分離領域２０となる。ここで、フッ素（F+)のイオン注入条件としては、以下を好適なものとして例示することができる。すなわち、１回目のドーズ量として４．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば２５０ＫｅＶ程度）である。更に、２回目のドーズ量として、３．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば1００ＫｅＶ程度）であり、３回目のドーズ量として、２．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば４０ＫｅＶ程度）である。
【０１２１】
次に、図２４に示すように、ウエハ１のデバイス面１ａ上であって、トランジスタ領域ＴＲにおけるアクティブ領域１８ｔ上および非トランジスタ領域ＴＮにおける素子分離領域２０上の所定の部分に、リフトオフ法により、下層金属配線膜７から構成されたソースドレイン電極１４、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂを形成する。このリフトオフ法による処理は、たとえば、以下のように実行する。すなわち、電極等を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ上に形成した状態で、下層金属配線膜７を構成する多層メタル膜を順次、蒸着法もしくはスパッタリング成膜等により、全面に堆積する。その後、レジスト膜をその上の多層メタル膜ごと除去すると、レジスト開口にあたる部分の多層メタル膜のみが残存することとなる。なお、この蒸着法もしくはスパッタリング成膜プロセスは、たとえば、以下のような手順で実行する。すなわち、たとえば、スパッタリング成膜により、先ず、ＡｕＧｅ膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、ニッケル膜をたとえば１０ｎｍ程度、堆積する。更にその上に、金膜をたとえば２４０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ウエハ１のデバイス面１ａ側表面に、ソースドレイン電極１４、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂが残る。なお、ここで、ソースドレイン電極１４と下地であるｎ＋型ＧａＡｓキャップ層３ｅｎ（図２２）とのコンタクトは、オーミックコンタクトである。
【０１２２】
次に、図２５、図２８および図２２に示すように、ウエハ１のデバイス面１ａ上であって、トランジスタ領域ＴＲにおけるアクティブ領域１８ｔを、たとえば、ウエットエッチングすることにより、トレンチ３４を形成する。ここで、ウエットエッチング用の薬液としては、たとえば、ＡＰＭ（Ａｍｍｏｎｉａ−Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）等を好適なものとして、例示することができる。なお、このトレンチ３４の形成は、ドライエッチング（たとえば、ＳｉＣｌ４等のエッチングガス等による）によっても実行可能である。
【０１２３】
次に、このトレンチ３４を縦断するように、たとえばリフトオフ法により、ゲート電極１５を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、ゲート電極１５を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成した状態でたとえば、スパッタリング成膜により、先ず、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、白金膜をたとえば５０ｎｍ程度、堆積する。更にその上に、金膜をたとえば３００ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ゲート電極１５が残る。上記スパッタリング成膜は蒸着法で代替してもよい。
【０１２４】
次に、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、基板表面絶縁膜４（第１の絶縁膜）として、たとえば１００ｎｍ程度の厚さの窒化シリコン膜を成膜する。
【０１２５】
次に、窒化シリコン膜４上に、たとえば、リフトオフ法により、中間金属配線膜８から構成されたＭＩＭキャパシタＣ１（図７）の第２のキャパシタ電極１２ｂ（下部電極）を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、下部電極１２ｂを形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成した状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば４００ｎｍ程度、堆積する。更にその上に、チタン膜をたとえば５０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、第２のキャパシタ電極１２ｂ（下部電極）が残る。
【０１２６】
次に、図２６に示すように、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤにより、層間絶縁膜５として、たとえば１００ｎｍ程度の厚さの窒化シリコン膜を成膜する。
【０１２７】
次に、図２７に示すように、通常のリソグラフィ等により、層間絶縁膜５に必要なビアを形成する。次に、ウエハ１のデバイス面１ａ側表面に、上層金属配線膜９より構成された外部パッド１０、ＭＩＭキャパシタＣ１（図７）の第１のキャパシタ電極１２ａ（上部電極）、およびソースドレイン引出配線１６ａ，１６ｂ等を、たとえば、リフトオフ法により、形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上層金属配線膜９より構成された外部パッド１０、ＭＩＭキャパシタＣ１（図７）の第１のキャパシタ電極１２ａ（上部電極）、およびソースドレイン引出配線１６ａ，１６ｂ等を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成する。その状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば９００ｎｍ程度、堆積する。更にその上に、チタン膜をたとえば５０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、外部パッド１０、ＭＩＭキャパシタＣ１（図７）の第１のキャパシタ電極１２ａ（上部電極）、およびソースドレイン引出配線１６ａ，１６ｂ等が残る。
【０１２８】
次に、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤにより、ファイナルパッシベーション絶縁膜６として、たとえば３００ｎｍ程度の厚さの窒化シリコン膜を成膜する。次に、外部パッド１０上のファイナルパッシベーション絶縁膜６に、例えば、通常のリソグラフィによって、パッド開口１７を開口する。
【０１２９】
その後、ウエハ１をバックグラインド処理により、たとえば、１５０マイクロメートル程度の厚さ（好適な範囲としては、たとえば、８０マイクロメートルから３００マイクロメートル程度）にする。次に、ダイシング等により、個々のチップ２に分割し、必要に応じて、パッケージング処理を施し、最終的なデバイスとする。
【０１３０】
９．図８に対応する製造プロセス（ＨＥＭＴ基板ダイレクトプロセス）の説明（主に図２９）
このセクションの製造プロセスは、図８の構造を実現する種々のプロセスのうちの一例である。なお、図２９は、セクション８における図２３に対応し、プロセスとしてみれば、それ以外の部分、すなわち、図２１から図２２、および図２４から図２８は、ほぼ同じであるので、それらの部分については説明を繰り返さない。
【０１３１】
図２９は図８に対応する製造プロセス（ＨＥＭＴ基板ダイレクトプロセス）の主要部を説明するための製造工程途上（セクション８における図２３に対応するトランジスタ領域のアクティブ領域形成工程）におけるデバイス断面図である。これに基づいて、図８に対応する製造プロセス（ＨＥＭＴ基板ダイレクトプロセス）を説明する。
【０１３２】
図２１の状態に於いて、ウエハ１のデバイス面１ａ側表面のトランジスタ領域ＴＲとなるべき領域上を、レジスト膜で被覆した状態で、図２９に示すように、非トランジスタ領域ＴＮとなるべき部分の導電性エピタキシ化合物半導体膜３ｅを、たとえば、ウエットエッチングにより除去することにより、トランジスタ領域ＴＲにアクティブ領域１８ｔを形成する。ここで、ウエットエッチング用の薬液としては、たとえば、ＡＰＭ（Ａｍｍｏｎｉａ−Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）等を好適なものとして、例示することができる。なお、このトレンチ３４の形成は、ドライエッチング（たとえば、ＳｉＣｌ４等のエッチングガス等による）によっても実行可能である。
【０１３３】
その後は、図２４以降の処理に移る。
【０１３４】
１０．図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）の説明（主に図３０および図３１）
このセクションの製造プロセスは、図９の構造を実現する種々のプロセスのうちの一例である。なお、図３０は、セクション８における図２３に対応し、図３１は図２７に対応し、プロセスとしてみれば、それ以外の部分、すなわち、図２１から図２２、図２４から図２６、および図２８は、ほぼ同じであるので、それらの部分については説明を繰り返さない。
【０１３５】
図３０は図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）の主要部を説明するための製造工程途上（セクション８における図２３に対応する半絶縁性表面層形成工程）におけるデバイス断面図である。図３１は図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）の主要部を説明するための製造工程途上（セクション８における図２７に対応する上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程）におけるデバイス断面図である。これらに基づいて、図９に対応する製造プロセス（ＨＥＭＴ表面エピタキシ層転換アイソレーション＆Ｎ＋下地プロセス）を説明する。
【０１３６】
図２１の状態に於いて、ウエハ１のデバイス面１ａ側表面のトランジスタ領域ＴＲとなるべき領域上、パッド下部のアクティブ領域１８ｐとなるべき領域上、および、独立したメタルコンタクト部下部のアクティブ領域１８ｃとなるべき領域上を、レジスト膜で被覆した状態で、図３０に示すように、ウエハ１のデバイス面１ａ側から、たとえば弗素（ヘリウム、ボロン、水素などでも良い）をイオン注入することにより、導電性エピタキシ化合物半導体膜３ｅを半絶縁性表面層３ｆに変換する。これにより、レジスト膜で被覆されていないトランジスタ領域ＴＲの表面は、アクティブ領域１８ｔとなる。一方、非トランジスタ領域ＴＮの表面の内、レジスト膜で被覆されていない部分は素子分離領域２０（半絶縁性表面層３ｆ）となり、レジスト膜で被覆されている部分は、独立したメタルコンタクト部下部のアクティブ領域１８およびパッド下部のアクティブ領域１８ｐとなる。ここで、フッ素（F+)のイオン注入条件としては、以下を好適なものとして例示することができる。すなわち、１回目のドーズ量として、４．０ｘ１０１3/ｃｍ２程度（打ち込みエネルギは、たとえば４００ＫｅＶ程度）であり、２回目のドーズ量として、４．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば２５０ＫｅＶ程度）である。更に、３回目のドーズ量として、３．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば1００ＫｅＶ程度）であり、４回目のドーズ量として、２．０ｘ１０１３/ｃｍ２程度（打ち込みエネルギは、たとえば４０ＫｅＶ程度）である。
【０１３７】
その後、図２４から図２８と同様のプロセスを経て、図３１に示す構造となる。図３１の構造は、基板部分がウエハ１である以外は、図９と同じである。
【０１３８】
１１．図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の説明（主に図３２から図３７、および図３８を参照）
このセクションの製造プロセスは、図１０の構造を実現する種々のプロセスのうちの一例である。
【０１３９】
図３２は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（多層導電性エピタキシ化合物半導体膜形成工程）におけるデバイス断面図である。図３３は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（エミッタ領域形成工程）におけるデバイス断面図である。図３４は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（エミッタおよびベース電極等形成工程）におけるデバイス断面図である。図３５は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（半絶縁性表面層等形成工程）におけるデバイス断面図である。図３６は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（基板表面絶縁膜および中間金属配線膜等形成工程）におけるデバイス断面図である。図３７は図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）の主要部を説明するための製造工程途上（上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口等形成工程）におけるデバイス断面図である。これらに基づいて、図１０に対応する製造プロセス（ＨＢＴ表面エピタキシ層転換アイソレーションプロセス）を説明する。
【０１４０】
まず、たとえば、抵抗率が１ｘ１０７Ωｃｍから１ｘ１０８Ωｃｍ程度の半絶縁性ＧａＡｓウエハ（直径は、たとえば１００ミリメートル程度、厚さは、たとえば、６００から７００マイクロメートル程度）を準備する。なお、ウエハの直径は５０ミリメートル程度でも、１００ミリメートル程度でも、１５０ミリメートル程度でも、利用可能であれば、それ以上でも良い。
【０１４１】
図３２に示すように、半絶縁性ＧａＡｓウエハ１ｓ（１）のデバイス面１ａすなわち第１の主面（第２の主面１ｂの反対の面）上のほぼ全面に、ｎ＋型ＧａＡｓサブコレクタ層２５ｃｓ（図１０）および半絶縁性表面層３ｆとなるべき膜、たとえばｎ＋型ＧａＡｓ膜（ＧａＡｓ系エピタキシ膜）、すなわち、導電性エピタキシ化合物半導体膜３ｅ（たとえば、厚さ５００ｎｍ程度）をエピタキシャル成長させる。エピタキシャル成長については、必要に応じて、ＭＯ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ）エピタキシャル成長法、ＭＢ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ）エピタキシャル成長法、ＡＬ（Ａｔｏｍｉｃ  Ｌａｙｅｒ）エピタキシャル成長法等を使用する（以下についても同じ）。ここで、ｎ＋型ＧａＡｓサブコレクタ層２５ｃｓ、すなわち、導電性エピタキシ化合物半導体膜３ｅ（第１の導電性エピタキシ化合物半導体膜）の添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、２ｘ１０１８/ｃｍ３程度である。
【０１４２】
次に、ｎ＋型ＧａＡｓ膜（導電性エピタキシ化合物半導体膜３ｅ）上のほぼ全面に、ｎ型ＧａＡｓコレクタ層２５ｃｉ（たとえば、厚さ１０００ｎｍ程度）をエピタキシャル成長させる。ここで、ｎ型ＧａＡｓコレクタ層２５ｃｉの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、２ｘ１０１６/ｃｍ３程度である。
【０１４３】
次に、ｎ型ＧａＡｓコレクタ層２５ｃｉ上のほぼ全面に、ｐ型ＧａＡｓベース層２５ｂ（たとえば、厚さ１００ｎｍ程度）をエピタキシャル成長させる。ここで、ｐ型ＧａＡｓベース層２５ｂの添加不純物は、たとえば、炭素であり、ドーズ量は、たとえば、３ｘ１０１９/ｃｍ３程度である。
【０１４４】
次に、ｐ型ＧａＡｓベース層２５ｂ上のほぼ全面に、ｎ型ＩｎＧａＰエミッタ層２５ｅｉ（たとえば、厚さ３０ｎｍ程度、Ｉｎ組成は、たとえば４９％程度）をエピタキシャル成長させる。ここで、ｎ型ＩｎＧａＰエミッタ層２５ｅｉの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、５ｘ１０１７/ｃｍ３程度である。
【０１４５】
次に、ｎ型ＩｎＧａＰエミッタ層２５ｅｉ上のほぼ全面に、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃ（たとえば、厚さ２００ｎｍ程度）をエピタキシャル成長させる。ここで、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、２ｘ１０１９/ｃｍ３程度である。
【０１４６】
次に、図３３に示すように、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃ上のほぼ全面に、たとえば、スパッタリング成膜により、たとえば、厚さ３００ｎｍ程度のＷＳｉ膜２４（エミッタ電極となるべき膜）を成膜する。次に、このＷＳｉ膜２４を、たとえば通常のリソグラフィとドライエッチング（エッチングガスは、たとえば、ＳＦ６など）等により、パターニングすることにより、エミッタ電極２４を形成する。
【０１４７】
次に、このエミッタ電極２４をマスクとして、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃをたとえば、ウエットエッチングすることにより、ｎ＋型ＩｎＧａＡｓエミッタキャップ層２５ｅｃのパターニングを実行する。このウエットエッチングのエッチング液としては、たとえば、Ｈ３ＰＯ４，Ｈ２Ｏ２，Ｈ２Ｏ等の混合液（オルト燐酸−過酸化水素混合水溶液）を好適なものとして例示することができる。
【０１４８】
次に、図３４に示すように、ｎ型ＩｎＧａＰエミッタ層２５ｅｉに、たとえば通常のリソグラフィとドライエッチング（エッチングガスは、たとえば、ＳＦ６など）等により、ベース電極を形成すべき部分にベース開口を形成する。次に、このベース開口上に、たとえばリフトオフ法により、ベース電極２３を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、ベース電極２３を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成した状態でたとえば、スパッタリング成膜により、先ず、白金膜をたとえば２０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、白金膜をたとえば３０ｎｍ程度、堆積する。更にその上に、金膜をたとえば４００ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ベース電極２３が残る。上記スパッタリング法の変りに蒸着法を用いてもよい。
【０１４９】
次に、ベースメサ３５となるべき部分をレジスト膜で被覆した状態で、たとえば、ウエットエッチングにより、ベースメサ３５以外の部分のｎ型ＩｎＧａＰエミッタ層２５ｅｉ、ｐ型ＧａＡｓベース層２５ｂ、およびｎ型ＧａＡｓコレクタ層２５ｃｉを除去する（通常は、ｎ＋型ＧａＡｓサブコレクタ層２５ｃｓの表面で止めるが、必要に応じてｎ型ＧａＡｓコレクタ層２５ｃｉの一部で止めてもよい）。このウエットエッチングのエッチング液としては、たとえば、Ｈ３ＰＯ４，Ｈ２Ｏ２，Ｈ２Ｏ等の混合液（オルト燐酸−過酸化水素混合水溶液）を好適なものとして例示することができる。
【０１５０】
次に、図３５に示すように、導電性エピタキシ化合物半導体膜３ｅの内、トランジスタ領域ＴＲにおけるｎ＋型ＧａＡｓサブコレクタ層２５ｃｓ以外の部分、すなわち、非トランジスタ領域ＴＮのほぼ全面にイオン注入（たとえば、弗素イオン。その他として、ヘリウム、ボロンなどでも良い）を実行することにより、非トランジスタ領域ＴＮの導電性エピタキシ化合物半導体膜３ｅを半絶縁性表面層３ｆとする。これにより、非トランジスタ領域ＴＮに、素子分離領域２０が形成される。
【０１５１】
次に、ウエハ１のデバイス面１ａ上であって、トランジスタ領域ＴＲにおけるｎ＋型ＧａＡｓサブコレクタ層２５ｃｓ上および非トランジスタ領域ＴＮにおける素子分離領域２０上の所定の部分に、リフトオフ法により、下層金属配線膜７から構成されたコレクタ電極２２、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂを形成する。このリフトオフ法による処理は、たとえば、以下のように実行する。すなわち、電極等を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ上に形成した状態で、下層金属配線膜７を構成する多層メタル膜を順次、蒸着法もしくはスパッタリング成膜等により、全面に堆積する。その後、レジスト膜をその上の多層メタル膜ごと除去すると、レジスト開口にあたる部分の多層メタル膜のみが残存することとなる。なお、この蒸着法もしくはスパッタリング成膜プロセスは、たとえば、以下のような手順で実行する。すなわち、たとえば、スパッタリング成膜により、先ず、ＡｕＧｅ膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、ニッケル膜をたとえば１０ｎｍ程度、堆積する。更にその上に、金膜をたとえば４４０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ウエハ１のデバイス面１ａ側表面に、コレクタ電極２２、第１のメタル基板コンタクト部１１ａおよび第２のメタル基板コンタクト部１１ｂが残る。ここで、第２のメタル基板コンタクト部１１ｂは、同時にＭＩＭキャパシタＣ７（図１０）の第２のキャパシタ電極１２ｂ（下部電極）である。
【０１５２】
次に、図３６に示すように、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤにより、基板表面絶縁膜４（第１の絶縁膜）として、たとえば１００ｎｍ程度の厚さの窒化シリコン膜を成膜する。
【０１５３】
次に、窒化シリコン膜４上に、たとえば、リフトオフ法により、中間金属配線膜８から構成されたＭＩＭキャパシタＣ７（図１０）の第１のキャパシタ電極１２ａ（中間電極）、キャパシタ内中継配線２６、コレクタ中継配線２１ｃ、およびエミッタ中継配線２１ｅを形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上部電極１２ａを形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成した状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば９００ｎｍ程度、堆積する。更にその上に、チタン膜をたとえば５０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、第１のキャパシタ電極１２ａ（中間電極）、キャパシタ内中継配線２６、コレクタ中継配線２１ｃ、およびエミッタ中継配線２１ｅが残る。
【０１５４】
次に、図３７に示すように、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤにより、層間絶縁膜５として、たとえば１００ｎｍ程度の厚さの窒化シリコン膜を成膜する。
【０１５５】
次に、通常のリソグラフィ等により、層間絶縁膜５に必要なビアを形成する。次に、ウエハ１のデバイス面１ａ側表面に、上層金属配線膜９より構成された外部パッド１０、ＭＩＭキャパシタＣ７（図１０）の第１のキャパシタ電極１２ｂ（上部電極）、コレクタ引出配線１９ｃおよびエミッタ引出配線１９ｅ等を、たとえば、リフトオフ法により、形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上層金属配線膜９より構成された外部パッド１０、ＭＩＭキャパシタＣ７（図１０）の第１のキャパシタ電極１２ｂ（上部電極）、コレクタ引出配線１９ｃおよびエミッタ引出配線１９ｅ等を形成すべき部分に開口を有するレジスト膜をウエハ１のデバイス面１ａ側表面に形成する。その状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば５０ｎｍ程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば１９００ｎｍ程度、堆積する。更にその上に、チタン膜をたとえば５０ｎｍ程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、上層金属配線膜９より構成された外部パッド１０、ＭＩＭキャパシタＣ７（図１０）の第１のキャパシタ電極１２ｂ（上部電極）、コレクタ引出配線１９ｃおよびエミッタ引出配線１９ｅ等が残る。
【０１５６】
次に、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえばプラズマＣＶＤにより、ファイナルパッシベーション絶縁膜６として、たとえば３００ｎｍ程度の厚さの窒化シリコン膜を成膜する。次に、外部パッド１０上のファイナルパッシベーション絶縁膜６に、例えば、通常のリソグラフィによって、パッド開口１７を開口する。
【０１５７】
その後、ウエハ１をバックグラインド処理により、たとえば、１００ｎｍ程度の厚さ（好適な範囲としては、たとえば、５０ｎｍから２００ｎｍ程度）にする。
【０１５８】
次に、図３８に示すように、ウエハ１の裏面１ｂから貫通ビア３１を形成し、この貫通ビア３１およびウエハ１の裏面１ｂのほぼ全面に、たとえば、金メッキにより、裏面電極３２を形成する。
【０１５９】
次に、ダイシング等により、個々のチップ２に分割し、必要に応じて、パッケージング処理を施し、最終的なデバイスとする。
【０１６０】
１２．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６１】
例えば、前記実施の形態では、ＧａＡｓ系半絶縁性化合物半導体基板上に形成された半導体集積回路装置を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ＩｎＰ系半絶縁性化合物半導体基板上に形成された半導体集積回路装置についても、そのまま適用できることは言うまでもない。
【０１６２】
また、前記実施の形態では、ＨＥＭＴ（Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＤＦＥＴ（Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）については、主にＰ−ＨＥＭＴ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ＭＯＳＦＥＴないしＭＥＳＦＥＴなどの一般のＦＥＴでもよい。またＭ−ＨＥＭＴ（Ｍｅｔａｍｏｒｐｈｉｃ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＤＨ−ＨＥＭＴ（Ｄｏｕｂｌｅ−Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、Ｉ−ＨＥＭＴ（Ｉｎｖｅｒｔｅｄ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）、ＳＬ−ＨＥＭＴ（Ｓｕｐｅｒｌａｔｔｉｃｅ  Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）および、これらの複合構造を有するＨＥＭＴやより基本的構造のＨＥＭＴを有する半導体集積回路装置にも適用できることは言うまでもない。なお、前記実施の形態では、ＨＥＭＴとしては、Ｎチャネル型デバイスを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスを用いたものにも適用できることは言うまでもない。同様に、ＨＢＴとしては、ＮＰＮ型のＨＢＴを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ＰＮＰ型のＨＢＴまたは両タイプのＨＢＴを用いたものにも適用できることは言うまでもない。  また本発明はヘテロ接合のＨＢＴに限定されず、ホモ接合の通常のバイポーラトランジスタにも適用できる。
【０１６３】
また、トランジスタ等の導電性半導体層膜がエピタキシャル成長により形成した例を説明したが、エピタキシャル成長以外の導電性半導体膜（すなわち導電性化合物半導体層）にも適用できる。例えば、GaAsにSiをイオン注入し活性化した導電性半導体層（すなわち導電性化合物半導体層）としたチャネルのFETなどにも適用できる。
【０１６４】
更に、前記実施の形態では、キャパシタに関して、ＭＩＭキャパシタを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、接合型または、これとＭＩＭ型の複合的なキャパシタを使用した半導体集積回路装置にも適用できることは言うまでもない。
【０１６５】
また、前記実施の形態では、ＨＢＴを用いた回路に関して、主にＭＩＭキャパシタの一方の端子をＨＢＴのコレクタ又はベースに接続する例を具体的に説明したが、本発明はそれに限定されるものではなく、エミッタに接続したものでもよいことはいうまでもない。同様に、ＨＥＭＴを用いた回路に関して、主にＭＩＭキャパシタの一方の端子をＨＥＭＴのソース又はドレインに接続する例を具体的に説明したが、本発明はそれに限定されるものではなく、ゲートに接続したものでもよいことはいうまでもない。
【符号の説明】
【０１６６】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（デバイス面または第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
２  半導体チップ
３ｅ  導電性エピタキシ化合物半導体膜または導電性化合物半導体層（第１および第２の導電性エピタキシ化合物半導体膜）
３ｅｂ  非ドープＧａＡｓバッファ層
３ｅｃ  非ドープＩｎＧａＡｓチャネル層
３ｅｇ  ｎ型ＡｌＧａＡｓバリア層
３ｅｎ  ｎ＋型ＧａＡｓキャップ層
３ｅｓ  ｎ＋型ＡｌＧａＡｓスペーサ層
３ｓ  半絶縁性化合物半導体基板
３ｆ  半絶縁性表面層
４  基板表面絶縁膜（第１の絶縁膜）
５  層間絶縁膜
６  ファイナルパッシベーション絶縁膜
７  下層金属配線膜
８  中間金属配線膜
９  上層金属配線膜
１０  外部パッド
１１ａ  第１のメタル基板コンタクト部
１１ｂ  第２のメタル基板コンタクト部
１２ａ  第１のキャパシタ電極
１２ｂ  第２のキャパシタ電極
１４  ソースドレイン電極
１５  ゲート電極
１６ａ，１６ｂ  ソースドレイン引出配線
１７  パッド開口
１８ｃ  独立したメタルコンタクト部下部のアクティブ領域（第２の導電性エピタキシ化合物半導体膜）
１８ｐ  パッド下部のアクティブ領域（第２の導電性エピタキシ化合物半導体膜）
１８ｔ  トランジスタ領域のアクティブ領域（第１の導電性エピタキシ化合物半導体膜）
１９ｂ  ベース引出配線
１９ｃ  コレクタ引出配線
１９ｅ  エミッタ引出配線
２０  素子分離領域
２１ｃ  コレクタ中継配線
２１ｅ  エミッタ中継配線
２２  コレクタ電極
２３  ベース電極
２４  エミッタ電極
２５ｂ  ｐ型ＧａＡｓベース層
２５ｃｉ  ｎ型ＧａＡｓコレクタ層
２５ｃｓ  ｎ＋型ＧａＡｓサブコレクタ層
２５ｅｃ  ｎ＋型ＩｎＧａＡｓエミッタキャップ層
２５ｅｉ  ｎ型ＩｎＧａＰエミッタ層
２６  キャパシタ内中継配線
２７  パッド−キャパシタ間配線
２８  キャパシタ−トランジスタ間配線
２９  裏面接続部
３０  基板表面絶縁膜、層間絶縁膜、ファイナルパッシベーション絶縁膜等の上面絶縁膜
３１  貫通ビア
３２  裏面電極
３３  接地配線（真性接地配線）
３４  トレンチ
３５  ベースメサ
ＡＭ  アンテナモジュール
ＡＭＰ  増幅回路
ＡＮＴ  アンテナ端子
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７  ＭＩＭキャパシタ
ＣＳ，ＣＳ１，ＣＳ２  制御端子
ＦＬ  ローパスフィルタ
ＧＰ，ＧＰ１，ＧＰ２，ＧＰ３，ＧＰ４，ＧＰ５，ＧＰ６，ＧＰ７，ＧＰ８，ＧＰ９，ＧＰ１０，ＧＰ１１，ＧＰ１２  擬似接地部
ＧＲ１、ＧＲ２，ＧＲ３  真性接地部
ＨＢＴ、ＨＢＴ１，ＨＢＴ２  ＨＢＴ素子
ＨＥＭＴ、ＨＥＭＴ１，ＨＥＭＴ２  ＨＥＭＴ素子
ＨＰＡ  高周波パワーアンプチップ
Ｒ１  導電性エピタキシ化合物半導体膜周辺切り出し領域
ＲＦＩＮ  高周波入力端子
ＲＦＯＵＴ  高周波出力端子
ＲＸ  受信系出力端子
ＳＣＩＣ  制御チップ
ＳＷ  アンテナスイッチ
ＳＷＩＣ  アンテナスイッチチップ
ＴＮ  非トランジスタ領域
ＴＲ  トランジスタ領域
ＴＸ  送信系入力端子
Ｖｃｃ１，Ｖｃｃ２  電源端子
Ｗ  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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