(57)【要約】【課題】高品質な電源発生回路を備える半導体記憶装置を提供する。【解決手段】半導体記憶装置は、不揮発性の記憶領域１１と、記憶領域１１のデータを消去する際に電圧を生成する電圧発生回路１６−１と、電圧発生回路１６−１が生成した電圧を、記憶領域１１に供給する制御回路１６と、を備えている。そして、電圧発生回路１６−１は、トランジスタ２４と、第１の抵抗素子２２と、第２の抵抗素子２３と、比較器２１と、を備えている。そして、第１の抵抗素子２２及び第２の抵抗素子２３は抵抗用の配線構造３１を備え、配線構造３１内の抵抗配線１０５は、記憶領域内に形成された配線の中で最も細い線幅と同様の線幅を有している。【選択図】      図７
2013197536.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の記憶領域と、
前記記憶領域のデータを消去する際に電圧を生成する電圧発生回路と、
前記電圧発生回路が生成した電圧を、前記記憶領域に供給する制御回路と、
を備え、
前記記憶領域は、
列方向及び前記列方向に直交する行方向にマトリクス状に配置され、半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有する複数のメモリセルトランジスタと、
前記列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、
前記列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、
前記第２のセレクトゲートトランジスタに接続され、前記列方向に延伸するビット線と、を備え、
前記電圧発生回路は、電流経路の一端に電源電圧が印加されるトランジスタと、一端が前記トランジスタの電流経路の他端に接続される第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続され、他端は接地電位に接続される第２の抵抗素子と、反転入力端子に参照電位が入力され、非反転入力端子は前記第１の抵抗素子の他端に接続され、前記参照電位と、前記第１の抵抗素子の他端の電位とを比較し、前記トランジスタのゲートに比較結果を出力する比較器と、を備え、
前記第１の抵抗素子及び第２の抵抗素子は抵抗用の配線構造を備え、
前記配線構造は、第１の方向に沿って複数配置され、前記第１の方向に直交する第２の方向に沿って延伸する抵抗配線と、前記抵抗配線の端部領域と、前記第１の方向で隣接する前記抵抗配線の端部領域を電気的に接続するコンタクト部を備え、
前記抵抗配線は、前記ビット線の線幅と同様の線幅を有し、前記第１または第２の方向に延伸し、互いが前記抵抗配線の線幅よりも大きい第１の幅だけ離れた二辺が、それぞれの一端において、それぞれが連結されたＵ字形状であることを特徴とする半導体記憶装置。
【請求項２】
不揮発性の記憶領域と、
前記記憶領域のデータを消去する際に電圧を生成する電圧発生回路と、
前記電圧発生回路が生成した電圧を、前記記憶領域に供給する制御回路と、
を備え、
前記電圧発生回路は、電流経路の一端に電源電圧が印加されるトランジスタと、一端が前記トランジスタの電流経路の他端に接続される第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続され、他端は接地電位に接続される第２の抵抗素子と、反転入力端子に参照電位が入力され、非反転入力端子は前記第１の抵抗素子の他端に接続され、前記参照電位と、前記第１の抵抗素子の他端の電位とを比較し、前記トランジスタのゲートに比較結果を出力する比較器と、を備え、
前記第１の抵抗素子及び第２の抵抗素子は抵抗用の配線構造を備え、
前記配線構造は、第１の方向に沿って複数配置され、前記第１の方向に直交する第２の方向に沿って延伸する抵抗配線と、前記抵抗配線の端部領域と、前記第１の方向で隣接する前記抵抗配線の端部領域を電気的に接続するコンタクト部を備え、
前記抵抗配線は、前記記憶領域内に形成された配線の中で最も細い線幅と同様の線幅を有していることを特徴とする半導体記憶装置。
【請求項３】
前記記憶領域は、
列方向及び前記列方向に直交する行方向にマトリクス状に配置され、半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有する複数のメモリセルトランジスタと、
前記列方向に配置された前記メモリセルトランジスタの一端とソース線との間に配置される第１セレクトゲートトランジスタと、
前記列方向に配置された前記メモリセルトランジスタの他端とビット線との間に配置される第２セレクトゲートトランジスタと、
前記第２のセレクトゲートトランジスタに接続され、前記列方向に延伸するビット線と、
を備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記抵抗配線は、前記制御電極の線幅と同様の線幅を有していることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記記憶領域は、
半導体基板と、
前記半導体基板上且つ、前記第１の方向及び前記第２の方向に直交する第３の方向に、第１の絶縁層及び第１の電極層が交互に複数積層される構造を有する積層体と、
前記第３の方向に沿って、前記第１の絶縁層及び前記第１の電極層を貫通する第１の貫通孔の内壁に形成された第２の絶縁層と、
前記第２の絶縁層の表面に形成された電荷蓄積層と、
前記電荷蓄積層の表面に形成された第３の絶縁層と、
前記第３の絶縁層の表面に形成され、前記第３の方向に沿って延伸する柱状の第１の半導体領域と、
前記第１の半導体領域に電気的に接続され、前記第１の方向または前記第２の方向に延伸するビット線と、
を備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記抵抗配線は、前記ビット線の線幅と同様の線幅を有していることを特徴とする請求項２乃至５の何れか一項に記載の半導体記憶装置。
【請求項７】
前記抵抗配線は、前記第１または第２の方向に延伸し、互いが前記抵抗配線の線幅よりも大きい第１の幅だけ離れた二辺が、それぞれの一端において、それぞれが連結されたＵ字形状であることを特徴とする請求項２乃至６の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体記憶装置の微細化が進んできている。それに伴い、半導体記憶装置の内部において電圧を生成する電圧発生回路の面積を抑制することが求められてきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５３８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な電源発生回路を備える半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、不揮発性の記憶領域と、前記記憶領域のデータを消去する際に電圧を生成する電圧発生回路と、前記電圧発生回路が生成した電圧を、前記記憶領域に供給する制御回路と、を備えている。そして、前記電圧発生回路は、電流経路の一端に電源電圧が印加されるトランジスタと、一端が前記トランジスタの電流経路の他端に接続される第１の抵抗素子と、一端が前記第１の抵抗素子の他端に接続され、他端は接地電位に接続される第２の抵抗素子と、反転入力端子に参照電位が入力され、非反転入力端子は前記第１の抵抗素子の他端に接続され、前記参照電位と、前記第１の抵抗素子の他端の電位とを比較し、前記トランジスタのゲートに比較結果を出力する比較器と、を備えている。そして、前記第１の抵抗素子及び第２の抵抗素子は抵抗用の配線構造を備えている。また、前記配線構造は、第１の方向に沿って複数配置され、前記第１の方向に直交する第２の方向に沿って延伸する抵抗配線と、抵抗配線の端部領域と、前記第１の方向で隣接する前記抵抗配線の端部領域を電気的に接続するコンタクト部を備え、前記抵抗配線は、前記記憶領域内に形成された配線の中で最も細い線幅と同様の線幅を有している。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。
【図２】図２は、第１の実施形態に係るメモリセルアレイの基本的な構成について模式的に示したブロック図である。
【図３】図３は、図２に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。
【図４】図４は、第１の実施形態に係るメモリセルアレイの平面図である。
【図５】図５は、電圧ドライバの基本的な構成を模式的に示す回路図である。
【図６】図６は、メモリセルアレイ、及び第１の電圧ドライバの抵抗素子の配線の位置関係を示した断面図である。
【図７】図７（ａ）は、メモリセルアレイ及び第１の配線構造の平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線に沿った断面図である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法について示したフローチャートである。
【図９】図９（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ線に沿った断面図である。
【図１０】図１０（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１０（ｂ）は、図１０（ａ）のＡ−Ａ線に沿った断面図である。
【図１１】図１１（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１１（ｂ）は、図１１（ａ）のＡ−Ａ線に沿った断面図である。
【図１２】図１２（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１２（ｂ）は、図１２（ａ）のＡ−Ａ線に沿った断面図である。
【図１３】図１３（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１３（ｂ）は、図１３（ａ）のＡ−Ａ線に沿った断面図である。
【図１４】図１４（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１４（ｂ）は、図１４（ａ）のＡ−Ａ線に沿った断面図である。
【図１５】図１５（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１５（ｂ）は、図１５（ａ）のＡ−Ａ線に沿った断面図である。
【図１６】図１６（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１６（ｂ）は、図１６（ａ）のＡ−Ａ線に沿った断面図である。
【図１７】図１７（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１７（ｂ）は、図１７（ａ）のＡ−Ａ線に沿った断面図である。
【図１８】図１８（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１８（ｂ）は、図１８（ａ）のＡ−Ａ線に沿った断面図である。
【図１９】図１９（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図１９（ｂ）は、図１９（ａ）のＡ−Ａ線に沿った断面図である。
【図２０】図２０（ａ）は、メモリセルアレイ及び第２の配線構造の平面図であり、図２０（ｂ）は、図２０（ａ）のＢ−Ｂ線に沿った断面図である。
【図２１】図２１は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリの基本的な構成を模式的に示すブロック図である。
【図２２】図２２は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリの基本的な構成を模式的に示した鳥瞰図である。
【図２３】図２３は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリを例示する斜視図である。
【図２４】図２４は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリを例示する断面図である。
【図２５】図２５は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリを例示する回路図である。
【図２６】図２６は、三次元積層ＮＡＮＤフラッシュメモリの消去動作時に、各電極に印加される電圧を示した図である。
【図２７】図２７は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリの断面図である。
【図２８】図２８（ａ）は、第４の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図２８（ｂ）は、図２８（ａ）のＣ−Ｃ線に沿った断面図である。
【図２９】図２９（ａ）は、第４の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図２９（ｂ）は、図２９（ａ）のＤ−Ｄ線に沿った断面図である。
【図３０】図３０（ａ）は、第５の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図３０（ｂ）は、図３０（ａ）のＥ−Ｅ線に沿った断面図である。
【図３１】図３１（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３１（ｂ）は、図３１（ａ）のＥ−Ｅ線に沿った断面図である。
【図３２】図３２（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３２（ｂ）は、図３２（ａ）のＥ−Ｅ線に沿った断面図である。
【図３３】図３３（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３３（ｂ）は、図３３（ａ）のＥ−Ｅ線に沿った断面図である。
【図３４】図３４（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３４（ｂ）は、図３４（ａ）のＥ−Ｅ線に沿った断面図である。
【図３５】図３５（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３５（ｂ）は、図３５（ａ）のＥ−Ｅ線に沿った断面図である。
【図３６】図３６（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３６（ｂ）は、図３６（ａ）のＥ−Ｅ線に沿った断面図である。
【図３７】図３７（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３７（ｂ）は、図３７（ａ）のＥ−Ｅ線に沿った断面図である。
【図３８】図３８（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法の一部について模式的に示した平面図であり、図３８（ｂ）は、図３８（ａ）のＥ−Ｅ線に沿った断面図である。
【図３９】図３９（ａ）は、第５の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図３９（ｂ）は、図３９（ａ）のＦ−Ｆ線に沿った断面図である。
【図４０】図４０（ａ）は、第６の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４０（ｂ）は、図４０（ａ）のＧ−Ｇ線に沿った断面図である。
【図４１】図４１（ａ）は、第６の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４１（ｂ）は、図４１（ａ）のＨ−Ｈ線に沿った断面図である。
【図４２】図４２（ａ）は、第７の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４２（ｂ）は、図４２（ａ）のＩ−Ｉ線に沿った断面図である。
【図４３】図４３（ａ）は、第７の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４３（ｂ）は、図４３（ａ）のＪ−Ｊ線に沿った断面図である。
【図４４】図４４は、第８の実施形態に係るコンタクト層の基本的な構成を模式的に示した断面図である。
【図４５】図４５は、第８の実施形態に係るコンタクト層の基本的な構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００８】
（第１の実施形態）
＜１．１  構成＞
＜１．１．１  ＮＡＮＤ型フラッシュメモリの全体構成＞
図１を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の構成を概略的に説明する。図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の基本的な構成を模式的に示すブロック図である。
【０００９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１と、カラムデコーダ１２と、データ入出力バッファ１３と、データ入出力端子１４と、ロウデコーダ１５と、制御回路１６と、制御信号入力端子１７と、ソース線制御回路１８と、ウェル制御回路１９と、を備えている。
【００１０】
メモリセルアレイ１１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ１１は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＴがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＴは、例えば、制御ゲート電極及び電荷蓄積層を含む積層ゲートを有し、電荷蓄積層に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造である。
【００１１】
カラムデコーダ１２は、メモリセルアレイ１１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。カラムデコーダ１２は、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルトランジスタＭＴのデータを読み出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴの状態を検出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴに書き込み制御電圧を印加して該メモリセルトランジスタＭＴに書き込みを行う。
【００１２】
また、カラムデコーダ１２は、カラムデコーダ１２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルトランジスタＭＴのデータを、データ入出力バッファ１３を介してデータ入出力端子１４から外部（ホスト）へ出力する。
【００１３】
データ入出力バッファ１３は、データ入出力端子１４からデータを受信し、カラムデコーダ１２によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ１３は、データ入出力端子１４を介して外部にデータを出力する。
【００１４】
データ入出力端子１４は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。
【００１５】
ロウデコーダ１５は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ１５は、メモリセルアレイ１１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。
【００１６】
ソース線制御回路１８は、メモリセルアレイ１１に接続されている。ソース線制御回路１８は、ソース線ＳＬの電圧を制御する。
【００１７】
ウェル制御回路１９は、メモリセルアレイ１１に接続されている。このウェル制御回路１９は、メモリセルトランジスタＭＴが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００１８】
制御回路１６は、メモリセルアレイ１１、カラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、ソース線制御回路１８、及びウェル制御回路１９を制御する。制御回路１６には、例えば電源電圧の昇圧を行う電圧発生回路１６−１が含まれているものとする。制御回路１６は、電圧発生回路１６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、ソース線制御回路１８、及びウェル制御回路１９に印加する。
【００１９】
制御回路１６は、外部から制御信号入力端子１７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子１４からデータ入出力バッファ１３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路１６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１１の各部に供給する。
【００２０】
電圧発生回路１６−１は、各電圧を生成するために第１の電圧ドライバ１６−１ａ、第２の電圧ドライバ１６−１ｂ、及び第３の電圧ドライバ１６−１ｃを有している。電圧発生回路１６−１の詳細な動作については後述する。
【００２１】
＜１．１．２  メモリセルアレイの概要＞
次に、第１の実施形態に係るメモリセルアレイ１１の基本的な構成について概略的に説明する。図２は、実施形態に係るメモリセルアレイ１１の基本的な構成について模式的に示したブロック図である。また、図３は、図２に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。
【００２２】
図２に示すように、メモリセルアレイ１１は、複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍ（ｍは１以上の整数である）から構成される。複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍは、ビット線ＢＬ方向（カラム方向）に並んで配置される。
【００２３】
図３に示すように、１つのメモリブロックは、ワード線ＷＬ方向（ロウ方向）に並んだ複数のＮＡＮＤセル（セルユニット、またはＮＡＮＤストリングス等とも称す）を含む。
【００２４】
１つのＮＡＮＤセルは、直列接続される複数のメモリセルトランジスタ（単にメモリセルとも称す）ＭＴと、一端のメモリセルトランジスタＭＴのドレインに接続される選択ゲートトランジスタＳＴ１と、他端のメモリセルのソースに接続される選択ゲートトランジスタＳＴ２とを含む。
【００２５】
メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート絶縁膜と、更にゲート絶縁膜上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
【００２６】
ビット線ＢＬ０〜ＢＬｑ−１（ｑは１以上の整数である）は、選択ゲートトランジスタＳＴ１のドレインと接続される。ソース線ＳＬは、選択ゲートトランジスタＳＴ２のソースに接続される。尚、ビット線ＢＬ０〜ＢＬｑ−１についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００２７】
ワード線ＷＬ０〜ＷＬｎ−１（ｎは１以上の整数である）は、ＷＬ方向に延び、ＷＬ方向に隣接するメモリセルで共有接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ７を区別しない場合には、単にワード線ＷＬと呼ぶことがある。
【００２８】
セレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、メモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極で共有接続される。
【００２９】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００３０】
続いて、図４を用いて上記構成のメモリセルアレイ１１の平面図について説明する。  
図４に示すように、ｐ型半導体基板中にはビット線ＢＬ方向に沿ったストライプ形状の素子領域ＡＡ（active area）が、ビット線ＢＬ方向に直交するワード線ＷＬ方向に沿って複数設けられている。隣接する素子領域ＡＡ間にはビット線ＢＬ方向に延びる素子分離領域ＳＴＩ（shallow trench isolation）が形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００３１】
半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、ワード線ＷＬ方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。
【００３２】
ビット線ＢＬ方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００３３】
ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、ビット線ＢＬ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００３４】
また、ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００３５】
＜１．１．３  電源発生回路の概要＞
次に電圧発生回路１６−１について説明する。第１の電圧ドライバ１６−１ａは、データの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴにおけるチャネルの電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。
【００３６】
そして、第２の電圧ドライバ１６−１ｂは、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。
【００３７】
そして、第３の電圧ドライバ１６−１ｃは、電圧ＶＥＲＡを発生させ、ウェル制御回路１９に転送する。すなわち、第３の電圧ドライバ１６−１ｃは、データの消去時には、電圧ＶＥＲＡをウェル制御回路１９に印加する。
【００３８】
尚、第１の電圧ドライバ１６−１ａ、第２の電圧ドライバ１６−２ｂ、及び第３の電圧ドライバ１６−１ｃを区別しない場合には、単に電圧ドライバと称す。
【００３９】
＜１．１．４  電源ドライバの概要＞
次に、図５を用いて、第１の電圧ドライバ１６−１ａの基本的な構成を概略的に説明する。図５は、電圧ドライバの基本的な構成を模式的に示す回路図である。尚、ここで説明する構成は、他の電圧ドライバでも適用可能である。
【００４０】
図５に示すように、第１の電圧ドライバ１６−１ａは、比較器２１、抵抗素子２２、２３、及びｎ型のトランジスタ２４備えている。より具体的には、第１の電圧ドライバ１６−１ａは、電流経路の一端にはＶＤＤ（電源電圧）が印加され、電流経路の他端はノードＮ１に接続されているｎ型のトランジスタ２４と、一端がノードＮ１に接続され、他端がノードＮ２に接続される抵抗値がＲ１の抵抗素子２２と、一端がノードＮ２に接続され、他端が接地されている抵抗値がＲ２の抵抗素子２３と、反転入力端子に参照電圧ＶＲＥＦが入力され、非反転入力端子にノードＮ２が接続され、トランジスタ２４のゲートに演算結果を出力する比較器２１と、を備えている。
【００４１】
抵抗素子２２及び２３により、ノードＮ１の電位がノードＮ２において分圧される。すなわち、抵抗素子２２の一端はノードＮ１に接続され、他端はノードＮ２を介して抵抗素子２３の一端に接続されている。また、抵抗素子２３の他端は接地されている。ここでノードＮ２における電圧をＶＭ１とする。そして、比較器２１は例えば参照電圧ＶＲＥＦとノードＮ２における電圧ＶＭ１とを比較し、その比較結果を‘Ｌ’レベルまたは‘Ｈ’レベルとして、トランジスタ２４のゲートに出力する。つまり、ノードＮ２の電位が参照電圧ＶＲＥＦよりも小さければ、比較器２１は‘Ｈ’レベルを出力する。すなわち、ノードＮ２の電位が所定の電位に達するまで、比較器２１はトランジスタ２４のゲートに対し‘Ｈ’レベルの信号を出力する。
【００４２】
他方、ノードＮ２の電位が参照電圧ＶＲＥＦよりも大きければ、比較器２１は‘Ｌ’レベルを出力する。すなわち、ノードＮ１の電位が所定の電圧に達した時点で、比較器２１はトランジスタ２４のゲートに対し‘Ｌ’レベルの信号を出力する。また、これらの出力電位（１＋Ｒ１／Ｒ２）ＶＲＥＦはノードＮ１を介してワード線ＷＬへと転送される。
【００４３】
尚、電流ドライバで電流を生成する場合、抵抗素子２３において、電流ＶＲＥＦ／Ｒ２はグランドへと垂れ流し状態になっている。そこで、抵抗素子２３の抵抗値Ｒ２を増加すれば、消費電流を削減する事が可能となる。また、ノードＮ１の出力電圧を一定にするためには、抵抗素子２３の抵抗値Ｒ２を増加と共に、抵抗素子２２の抵抗値Ｒ１を増加させることが望ましい。尚、抵抗素子２２及び２３を区別しない場合には、単に抵抗素子と称す。
【００４４】
＜１．１．５  メモリセルアレイと、抵抗素子との関係＞
例えば、半導体装置では階層等が規定されており、規定された階層毎にトランジスタや配線等が形成される。  
そこで、図６を用いて、メモリセルアレイ１１と、周辺回路（第１の電圧ドライバ１６−１ａの抵抗素子の配線）との関係について簡単に説明する。図６は、メモリセルアレイ１１、及び第１の電圧ドライバ１６−１ａの抵抗素子の配線の、ビット線方向に沿った断面図である。尚、図６に示す構造は、あくまで各配線層と、トランジスタ等の特にＺ方向（第３の方向）における位置関係をイメージするためのものであり、実際の配線構造とは異なっていても良い。
【００４５】
図６に示すように、メモリセルアレイ１１は、半導体基板の活性領域ＡＡの上方に、電荷蓄積層ＣＳ及び制御ゲート電極ＣＧを備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴを備えている。また、選択トランジスタＳＴの不純物拡散領域上には、コンタクトプラグＣＰ１、ＣＰ２が形成されている。そして、このコンタクトプラグＣＰ１は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの上方に設けられたビット線ＢＬ（Ｍ１）に接続されている。また、コンタクトプラグＣＰ２は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの上方に設けられたソース線ＳＬ（Ｍ０）に接続されている。
【００４６】
また、図６に示すように、電圧発生回路１６−１の抵抗素子形成領域において、半導体基板の活性領域ＡＡの上方には、電荷蓄積層ＣＳ及び制御ゲート電極ＣＧを備えるトランジスタ構造が形成されていても良い。また、制御ゲート電極ＣＧは、コンタクト部Ｖ２を介して配線層Ｍ０に接続されていても良い。また、配線層Ｍ０は、コンタクト部Ｖ０ａを介して活性領域ＡＡに接続されても良い。また、配線層Ｍ０は、コンタクト部Ｖ１を介して配線層Ｍ１に接続されていても良い。更に、配線層Ｍ１は、コンタクト部Ｖ２を介して配線層Ｍ２に接続されていても良い。ここでは、配線層Ｍ０は、ソース線ＳＬと同じ階層の配線であり、配線層Ｍ１が、ビット線ＢＬと同じ階層の配線である。
【００４７】
＜１．１．６  第１の配線構造について＞
次に、図７を用いて、メモリセルアレイ１１の構成と共に、電圧発生回路１６−１の抵抗素子の第１の配線構造３１について説明する。図７（ａ）は、メモリセルアレイ１１及び第１の配線構造３１の平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ａ線に沿った断面図である。
【００４８】
図７に示すように、メモリセルアレイ１１形成領域において、ｐ型半導体基板（p-substrate）１００の表面領域内にｎ型ウェル領域（n-well）（不図示）、更にｎ型ウェル領域上にｐ型ウェル領域（p-well）（不図示）が形成されている。尚、これらのｐ型半導体基板１００、ｎ型ウェル領域、及びｐ型ウェル領域を単に半導体基板１００と称している。
【００４９】
ｐ型ウェル領域１００の活性領域ＡＡ上に、トンネル絶縁膜１０２として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁膜１０２上にメモリセルトランジスタＭＴ、選択トランジスタＳＴ１及びＳＴ２のゲート構造が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁膜１０２は、電子がトンネルするトンネル膜として機能する。
【００５０】
メモリセルトランジスタＭＴのゲート構造は、積層構造を有する。すなわち、トンネル絶縁膜１０２上に形成された電荷蓄積膜１０３、電荷蓄積膜１０３上に形成された絶縁膜１０４、及び絶縁膜１０４上に形成された電極膜１０５を備えている。電荷蓄積膜１０３は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜１０４は、電荷蓄積膜１０３に電荷を閉じこめるように機能する。また電極膜１０５は、制御ゲート（ワード線ＷＬ）として機能する。
【００５１】
以下、メモリセルトランジスタＭＴにおける電荷蓄積膜１０３、絶縁膜１０４、及び電極膜１０５を、それぞれ電荷蓄積膜１０３、ゲート絶縁膜１０４、及び制御ゲート電極１０５と呼ぶことがある。電荷蓄積膜１０３は、メモリセルトランジスタＭＴ毎に分離され、ゲート絶縁膜１０４及び制御ゲート電極１０５はワード線ＷＬ方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴの制御ゲート電極膜１０５は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。
【００５２】
選択トランジスタＳＴ１、及びＳＴ２のゲート構造は、トンネル絶縁膜１０２上に形成された電荷蓄積膜１０３、電荷蓄積膜１０３の一部上に形成された絶縁膜１０４、及び絶縁膜１０４上と電荷蓄積膜１０３の一部上とに形成された電極膜１０５を備えている。選択トランジスタＳＴ２のゲート構造において、電荷蓄積膜１０３の一部は、電極膜１０５と接続されているが、絶縁層１０４によって分断されていても良い。そして、ここでは便宜上、電極膜１０５をゲート電極１０５とも称す。選択トランジスタＳＴ１、及びＳＴ２においては、ゲート電極１０５はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、ゲート電極１０５が、セレクトゲート線ＳＧＤまたはセレクトゲート線ＳＧＳとして機能する。
【００５３】
またゲート電極間に位置するｐ型半導体基板１００表面内には、ｎ＋型不純物拡散層１０１が形成されている。ｎ＋型不純物拡散層１０１は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層１０１及びチャネル領域によって、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１及びＳＴ２が形成されている。
【００５４】
更にｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ、選択トランジスタＳＴ１及びＳＴ２を被覆するようにして、層間絶縁膜１０６が形成されている。層間絶縁膜１０６中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１０１に達するコンタクトプラグＣＰ１（不図示）が形成されている。また、層間絶縁膜１０６中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１０１に達するコンタクトプラグＣＰ２（１０７）が形成されている。
【００５５】
また、層間絶縁膜１０６上にはソース線ＳＬである配線１０８が形成され、コンタクトプラグ１０７の上面と接続されている。そして、絶縁膜１０９は、配線１０８上に形成さている。
【００５６】
また、図７に示すように、第１の配線３１形成領域において、半導体基板１００の活性領域ＡＡ上に、トンネル絶縁膜１０２が形成され、トンネル絶縁膜１０２上に選択トランジスタＳＴと同様のコンタクト用ゲート構造が形成されている。
【００５７】
このコンタクト用ゲート構造は、トンネル絶縁膜１０２上に形成された電荷蓄積膜１０３、電荷蓄積膜１０３の一部上に形成された絶縁膜１０４、及び絶縁膜１０４上と電荷蓄積膜１０３の一部上とに形成された電極膜１０５を備えている。このコンタクト用ゲート構造において、電荷蓄積膜１０３の一部は、電極膜１０５と接続されている。ここでは便宜上、電極膜１０５を抵抗配線１０５とも称す。第１の配線３１においては、抵抗配線１０５は第２の方向（ワード線ＷＬ方向）に延伸している。
【００５８】
更に上記コンタクト用ゲート構造を被覆するようにして、層間絶縁膜１０６が形成されている。そして、第１の配線３１上、且つ層間絶縁膜１０６中には、コンタクトプラグ１１０（ＣＰ）が形成されている。
【００５９】
そして、コンタクトプラグ１１０上及び層間絶縁膜１０６上には、第１の方向（ビット線方向）で隣接する二つのコンタクトプラグ１１０を接続する配線層１１１が形成されている。そして、配線層１１１を覆うように絶縁膜１０９が形成されている。
【００６０】
より具体的には、コンタクトプラグ１１０は、抵抗配線１０５の第１の端部と、第２の端部と、の上に形成されている。そして、コンタクト配線１１１は、抵抗配線１０５の第１の端部上に形成されたコンタクトプラグ１１０と、第２の方向で隣接する他の抵抗配線１０５の第１の端部上に形成されたコンタクトプラグ１１０とを接続する。また、他のコンタクト配線１１１は、抵抗配線１０５の第２の端部上に形成されたコンタクトプラグ１１０と、第２の方向で隣接する更に他の抵抗配線１０５の第２の端部上に形成されたコンタクトプラグ１１０とを接続する。このため、図７（ａ）に示すように、第１の配線３１は、ジグザグ形状を有していることがわかる。
【００６１】
つまり、抵抗配線１０５は、メモリセルトランジスタＭＴまたは選択トランジスタＳＴの制御ゲートと同様の幅（第１方向に沿った長さ）を有しており、第２の方向に延伸している。そして、抵抗配線１０５の一端は、コンタクトプラグ１１０及びコンタクト配線１１１を介して、第１の方向で隣接する他の抵抗配線１０５に接続され、抵抗配線１０５の他端は、コンタクトプラグ１１０及びコンタクト配線１１１を介して、第１の方向で隣接する更に他の抵抗配線１０５に接続される。
【００６２】
以上のように、第１の配線３１は、抵抗配線１０５、コンタクトプラグ１１０、及びコンタクト配線１１１を有している。そして、この第１の配線３１は、電圧ドライバの抵抗素子２２または抵抗素子２３として用いられる。そして、抵抗配線１０５の本数や長さを変えることで、所望の抵抗値にすることができる。
【００６３】
尚、図６においては、抵抗配線１０５が、制御ゲート電極ＣＧに対応し、コンタクトプラグ１１０がコンタクト部Ｖ０に対応し、コンタクト配線１１１が配線Ｍ０に対応する。
【００６４】
＜１．２  第１の配線の製造方法＞
次に、図７〜図１９を用いて、第１の配線３１及びメモリセルアレイ１１の基本的な製造方法について概略的に説明する。図８は、第１の実施形態に係る半導体装置の製造方法について示したフローチャートである。図９（ａ）〜図１９（ａ）は、第１の実施形態に係る半導体装置の基本的な製造方法について模式的に示した平面図であり、図９（ｂ）〜図１９（ｂ）は、図４、及び図９（ａ）〜図１９（ａ）のＡ−Ａ線に沿った断面図である。図８に示すフローチャートに沿って、第１の半導体装置の製造方法について説明する。ここでは、メモリセルアレイ１１に形成される、メモリセルトランジスタＭＴ及び選択トランジスタＳＴと同時に、電圧発生回路１６−１内の抵抗素子となる第１の配線構造を形成する場合について説明する。
【００６５】
［ステップＳ１００１］ＳＴＩ形成
図９に示すように、半導体基板１００上に、例えばシリコン酸化物を用いて絶縁膜１０２を形成し、絶縁膜１０２上にシリコン窒化物を用いて電荷蓄積膜１０３を形成する。そして、ワード線方向（第２の方向）で電荷蓄積膜１０３及び後の工程で形成される活性領域ＡＡを分断するように、電荷蓄積膜１０３、絶縁膜１０２、及び半導体基板１００の一部を除去し、及びビット線方向に沿って延伸する溝を形成する。そして、該溝に絶縁膜を埋め込むことで、素子分離領域ＳＴＩが形成される。
【００６６】
［ステップＳ１００２］芯材パタン形成
次に図１０に示すように、電荷蓄積膜１０３上に絶縁膜１０４を形成し、絶縁膜１０４上に電極膜１０５を形成する。ここで、メモリセルアレイ１１形成領域に形成される選択トランジスタＳＴにおいて、電荷蓄積膜と電極膜を接続するように、絶縁膜１０４の一部を除去しても良い。そして、電極膜１０５上に絶縁膜１１２及び絶縁膜１１３を形成する。そして、絶縁膜１１３上に図示しないレジスト等により、芯材パタンを形成し、絶縁膜１１３に転写を行う。これにより、メモリセルアレイ１１形成領域の絶縁膜１１２上に、芯材パタン１１３ａが形成され、第１の配線３１形成領域の絶縁膜１１２上に、芯材パタン１１３ｂが形成される。メモリセルアレイ１１形成領域に形成される芯材パタン１１３ａは、第２の方向に沿って延伸し、第１の方向に沿った幅が幅Ｗ１であり、幅Ｗ２毎に平行に配置されている。また、第１の配線３１形成領域の絶縁膜１１２上に形成される芯材パタン１１３ｂは、第２の方向に沿って延伸し、第１の方向に沿った幅が幅Ｗ３であり、幅Ｗ４毎に平行に配置されている。
【００６７】
［ステップＳ１００３］側壁パタン形成
図１１に示すように、例えば芯材パタン１１３ａ及び１１３ｂに対してスリミング等を行い、芯材パタン１１３ａ及び１１３ｂの第１の方向に沿った幅を狭くする。これにより、芯材パタン１１３ａの第１の方向に沿った幅はＷ１ａになり、芯材パタン１１３ｂの第１の方向に沿った幅はＷ２ａになる。尚、必ずしも、このスリミングを行う必要があるわけではない。そして、絶縁膜１１２上、芯材１１３ａ及び芯材１１３ｂの上面及び側面に、側壁膜１１４を形成する。
【００６８】
図１２に示すように、側壁膜１１４をエッチバックすることにより、芯材１１３ａの側壁に、ループ状の側壁パタン１１４ａが形成され、芯材パタン１１３ｂの側壁に、ループ状の側壁膜パタン１１４ｂが形成される。側壁膜１１４ａの第１の方向に沿った幅は幅Ｗ１ｂであり、第１の方向で隣接する他の側壁パタン１１４ａとの間隔は、幅Ｗ２ａである。また、側壁膜１１４ｂの第１の方向に沿った幅は幅Ｗ３ｂであり、第１の方向で隣接する他の側壁パタン１１４ｂとの間隔は、幅Ｗ４ａである。
【００６９】
図１３に示すように、芯材パタン１１３ａを除去し、メモリセルアレイ１１形成領域の絶縁膜１１２上に側壁パタン１１４ａを残し、芯材パタン１１３ｂを除去し、第１の配線３１形成領域の絶縁膜１１２上に側壁パタン１１４ｂを残す。
【００７０】
［ステップＳ１００４］側壁パタン転写
図１４に示すように、側壁パタン１１４ａ及び１１４ｂをマスクとして用いてＲＩＥ等で、絶縁膜１１２のエッチングを行う。これにより、メモリセルアレイ１１形成領域において、絶縁膜１１２に側壁パタン１１４ａが転写され、パタン１１２ａが形成される。また、第１の配線３１形成領域において、絶縁膜１１２に側壁パタン１１４ｂが転写され、パタン１１２ｂが形成される。このパタン１１２ａ及び１１２ｂは、第２の方向に沿って延伸する２本のパタンが端部で互いに接続されるループ形状になっている。
【００７１】
［ステップＳ１００５］ループカット
図１５に示すように、ループ形状になっているパタン１１２ａ及び１１２ｂにおいて、第２の方向に延伸するパタンが、第１の方向に沿ってそれぞれ分離されるために、第２の方向に沿った端部を除去する。具体的には、全面に絶縁膜（不図示）を堆積し、パタン１１２ａの端部１１２ｃ及びパタン１１２ｂの端部１１２ｄ上に堆積された該絶縁膜を除去し、その後、該絶縁膜をマスクとして用いて、ＲＩＥ等で端部１１２ｃ及び１１２ｄを除去する。その後、マスクとして用いた該絶縁膜を除去することで、メモリセルアレイ１１形成領域に、パタン１１２ｅを形成し、第１の配線３１形成領域に、パタン１１２ｆを形成することができる。パタン１１２ｅ及び１１２ｆは、第２の方向に沿って延伸し、第１の方向に沿って分断されている形状を有している。
【００７２】
［ステップＳ１００６］ゲート構造形成
図１６に示すように、パタン１１２ｅ及び１１２ｆをマスクとして用いて、ＲＩＥ等で、電極膜１０５、絶縁膜１０４、電荷蓄積膜１０３、絶縁膜１０２がエッチングされ、ゲート構造が形成される。
【００７３】
次に、図１７に示すように、半導体基板１００に不純物拡散領域を形成する領域以外の領域に、絶縁膜１１５を形成する。そして、全面にイオン注入などを行うことで、半導体基板に不純物が注入され、不純物拡散領域１０１が形成される。
【００７４】
［ステップＳ１００７］コンタクトプラグ形成
図１８に示すように、全面に層間絶縁膜１０６を形成し、その後、コンタクトプラグを形成する領域に、コンタクトホールを形成する。具体的には、メモリセルアレイ１１形成領域において、選択トランジスタＳＴの不純物拡散領域１０１上方に、コンタクトホール１１６ａを形成する。そして、第１の配線３１形成領域において、電極膜１０５上且つ第２の方向に沿った二つの端部において、コンタクトホール１１６ｂを形成する。
【００７５】
［ステップＳ１００８］配線形成
図１９に示すように、全面に金属膜を形成する。その結果、コンタクトホール１１６ａ及び１１６ｂ内に金属膜が埋め込まれ、コンタクトプラグ１０７及び１１０が形成され、層間絶縁膜１０６、コンタクトプラグ１０７及び１１０上に金属膜１１７が形成される。
【００７６】
そして、図７に示すように、メモリセルアレイ１１形成領域において、金属膜１１７を、ソース線ＳＬ形状にパタニングする。同時に、第１の配線３１形成領域において、金属膜１１７を、第１の方向で隣接する二本の配線１０５上に形成されたコンタクトプラグ１１０を接続するようなコンタクト配線１１１形状にパタニングする。
【００７７】
このように、第１の配線３１は、上述したような側壁加工プロセスを用いて、メモリセルアレイ１１に形成される、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート構造を形成すると同時に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート構造と同様の細い線幅を有する第１の配線構造を形成している。
【００７８】
＜１．３  第１の実施形態の作用効果＞
上述した第１の実施形態に係る半導体装置は、不揮発性の記憶領域（メモリセルアレイ）１１と、記憶領域１１に保持されたデータを消去する際に電圧を生成する電圧発生回路１６−１と、記憶領域１１に保持されたデータを消去する際に電圧発生回路１６−１が生成した電圧を、記憶領域１１に供給する制御回路１６と、を備えている。そして、電圧発生回路は、電流経路の一端に電源電圧が印加されるｎ型のトランジスタ２４と、一端がトランジスタ２４の電流経路の他端に接続される第１の抵抗素子２２と、一端が第１の抵抗素子２２の他端に接続され、他端は接地電位に接続される第２の抵抗素子２３と、反転入力端子に参照電位ＶＲＥＦが入力され、非反転入力端子は第１の抵抗素子２２の他端に接続され、参照電位と、第１の抵抗素子２２の他端の電位とを比較し、トランジスタ２４のゲートに比較結果を出力する比較器２１と、を備えている。また、第１の抵抗素子２２及び第２の抵抗素子２３は抵抗用の配線構造（第１の配線）３１を備えている。そして、配線構造３１は、第１の方向に沿って複数配置され、第１の方向に直交する第２の方向に沿って延伸する抵抗配線１０５と、抵抗配線１０５の端部領域と、第１の方向で隣接する抵抗配線１０５の端部領域を電気的に接続するコンタクトプラグ１１０及びコンタクト配線１１１を備え、抵抗配線１０５は、記憶領域１１内に形成された配線の中で最も細い線幅と同様の線幅を有している。ところで、記憶領域１１は、列方向及び前記列方向に直交する行方向にマトリクス状に配置され、半導体基板１００上に形成された第１の絶縁膜１０２、第１の絶縁膜１０２上に形成された電荷蓄積膜１０３、電荷蓄積膜１０３上に形成された第２の絶縁膜１０４、及び第２の絶縁膜１０４上に形成された制御電極１０５を含むゲート構造を有する複数のメモリセルトランジスタＭＴと、列方向に配置されたメモリセルトランジスタＭＴの一端とソース線ＳＬとの間に配置される第１セレクトゲートトランジスタＳＴと、列方向に配置されたメモリセルトランジスタＭＴの他端とビット線ＢＬとの間に配置される第２セレクトゲートトランジスタＳＴと、第２のセレクトゲートトランジスタに接続され、列方向に延伸するビット線ＢＬと、を備えている。そして、第１の実施形態において、抵抗配線１０５は、制御電極１０５の線幅と同様の線幅を有している。
【００７９】
ところで、上述したように、電圧発生回路１６−１内には、様々な電圧を生成するために、多くの抵抗素子が設けられている。そのため、抵抗素子に要する回路面積も大きい。例えば、抵抗素子を減らす場合、電圧を生成する際に、消費電流が増大してしまうという問題もある。そのため、抵抗素子を減らすことは得策とは言えない。また、近年、ＮＡＮＤフラッシュメモリでは電荷蓄積層にフローティングゲートを用いないＭＯＮＯＳ型のメモリセルトランジスタも考えられている。そのため、フローティングゲートを用いて、高抵抗な抵抗素子を得ることもできないことがある。
【００８０】
そこで、上述したように、半導体記憶装置内で規定される最小寸法、例えば制御ゲート電極と同様の配線幅の抵抗配線を有する配線構造を抵抗素子として用いることが考えられる。また、ＮＡＮＤフラッシュメモリでは、側壁加工を用いて、各ゲート構造等を形成している。そのため、それらのプロセスと同時に、抵抗配線を形成することで、プロセスの増加抑制しながら、抵抗値の高い抵抗配線を形成することが可能となる。
【００８１】
このように、側壁加工プロセスを用いて配線幅の細い抵抗素子を形成することで、小さい面積で巨大な抵抗値を得ることが可能となる。その結果、高品質な電源発生回路を備える半導体記憶装置を得ることができる。尚、第１の配線３１は、遅延を気にする必要の無い抵抗素子として用いることが望ましい。
【００８２】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置ついて説明する。第２の実施形態では、電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の第２の配線３２が、メモリセルアレイ１１のビット線と同様の線幅を有する場合について説明する。尚、第２の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００８３】
図２０を用いて、電圧発生回路１６−１の抵抗素子の第２の配線構造３２について説明する。図２０（ａ）は、メモリセルアレイ１１及び第２の配線構造３２の平面図であり、図２０（ｂ）は、図２０（ａ）のＢ−Ｂ線に沿った断面図である。
【００８４】
図２０に示すように、メモリセルアレイ１１形成領域において、ｐ型半導体基板（シリコン基板）１００の表面領域内にｎ型ウェル領域（不図示）、更にｎ型ウェル領域上にｐ型ウェル領域（不図示）が形成されている。チャネル幅方向（ワード線ＷＬ方向）で隣接するメモリセルトランジスタＭＴのｐ型ウェル領域、トンネル絶縁膜１０２、及び電荷蓄積膜１０３間には、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜（素子分離領域）１１８、１１９として、例えばＰＳＺ（ポリシラザン）等が形成されている。
【００８５】
電荷蓄積膜１０３及び素子分離絶縁膜１１９上には、ゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４上には制御ゲート電極１０５が形成されている。そして、制御ゲート電極１０５上には層間絶縁膜１０６が形成されている。更に、層間絶縁膜１０６の上には、ソース線ＳＬ（不図示）が形成され、ソース線ＳＬの上には、絶縁膜１０９が形成されている。そして、絶縁膜１０９の上には、ビット線ＢＬ（１２０ａ）が形成され、ビット線ＢＬの上には、絶縁膜１２３が形成されている。そして、絶縁膜１２３は、ワード線方向に沿って、互いに隣接するＮＡＮＤセルに対応する配線層１２０ａを電気的に分断している。
【００８６】
第２の配線３２形成領域において、層間絶縁膜１０９上に、第１の方向に延伸する複数の抵抗配線１２０が形成されている。複数の抵抗配線１２０は、第２の方向に沿って平行に配置される。また、複数の抵抗配線１２０の第２の方向に沿った幅は、ビット線ＢＬの第２の方向に沿った幅と同じである。そして、絶縁膜１２３内且つ抵抗配線１２０の端部上に、コンタクトプラグ１２１が形成されている。そして、絶縁膜１２３上には、第２の方向で隣接する二つのコンタクトプラグ１２１を接続するコンタクト配線１２２が形成されている。そして、コンタクト配線１２２上及び絶縁膜１２３上には、絶縁膜１２２ａが形成されている。
【００８７】
より具体的には、コンタクトプラグ１２１は、抵抗配線１２０の第１の端部と、第２の端部と、の上に形成されている。そして、コンタクト配線１２２は、抵抗配線１２０の第１の端部上に形成されたコンタクトプラグ１２１と、第２の方向で隣接する他の抵抗配線１２０の第１の端部上に形成されたコンタクトプラグ１２１とを接続する。また、他のコンタクト配線１２２は、抵抗配線１２０の第２の端部上に形成されたコンタクトプラグ１２１と、第２の方向で隣接する更に他の抵抗配線１２０の第２の端部上に形成されたコンタクトプラグ１２１とを接続する。このため、図２０（ａ）に示すように、第２の配線３２は、ジグザグ形状を有していることがわかる。
【００８８】
つまり、抵抗配線１２０は、ビット線ＢＬと同様の幅（第２の方向に沿った長さ）を有しており、第１の方向に延伸している。そして、抵抗配線１２０の一端は、コンタクトプラグ１２１を介して、第２の方向で隣接する他の抵抗配線１２０に接続され、抵抗配線１２０の他端は、コンタクトプラグ１２１を介して、第２の方向で隣接する更に他の抵抗配線１２０に接続される。
【００８９】
尚、ここでは、詳細は説明しないが、抵抗配線１２０は、ビット線ＢＬと同時に形成することで、同様の線幅を有する構造としても良い。図１０〜図１５で説明した方法を用いて、ビット線ＢＬ及び抵抗配線１２０を形成することで、線幅の細い配線構造を形成することが可能となる。
【００９０】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置ついて説明する。第３の実施形態では、電圧発生回路１６−１の各電圧ドライバの抵抗素子の配線を適用可能とする三次元積層型のＮＡＮＤフラッシュメモリについて説明する。
【００９１】
＜３．０  三次元積層構造の半導体集積回路の概要＞
三次元積層構造の半導体集積回路では、半導体基板上に導電性ポリシリコンから構成される複数の導電層を積み重ねて三次元化を図る。一般的なＮＡＮＤフラッシュメモリを三次元積層構造の半導体集積回路に適用した場合（以下、３次元積層ＮＡＮＤフラッシュメモリと称すことがある）、メモリセルアレイは三次元化されるが、周辺回路は二次元構造のままである。
【００９２】
＜３．１  構造＞
＜３．１．１  不揮発性半導体記憶装置の構造の全体構造＞
図２１を用いて、第３の実施形態に係る不揮発性半導体記憶装置（三次元積層ＮＡＮＤフラッシュメモリ）２０の構成を概略的に説明する。図２１は、第３の実施形態に係る三次元積層ＮＡＮＤフラッシュメモリ２０の基本的な構成を模式的に示すブロック図である。第１の実施形態で説明したＮＡＮＤフラッシュメモリ１０と特に異なる箇所は、メモリセルトランジスタが３次元構造になったことである。更にＮＡＮＤフラッシュメモリ２０は、ウェル制御回路１９が削除され、バックゲート制御回路５１、第４の電圧ドライバ１６−１ｄ、第５の電圧ドライバ１６−１ｅ、及び第６の電圧ドライバ１６−１ｆが追加された点で、第１の実施形態で説明したＮＡＮＤフラッシュメモリ１０とは異なる。ここでは簡単のため、第１の実施形態で説明したＮＡＮＤフラッシュメモリ１０で説明した部分については、説明を省略する。
【００９３】
図２１に示すように、三次元積層ＮＡＮＤ型フラッシュメモリ２０は、メモリセルアレイ５０と、カラムデコーダ１２と、データ入出力バッファ１３と、データ入出力端子１４と、ロウデコーダ１５と、制御回路１６と、制御信号入力端子１７と、ソース線制御回路１８と、バックゲート制御回路５１と、を備えている。
【００９４】
バックゲート制御回路５１は、後述するメモリセルトランジスタ形成領域５０内のバックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００９５】
制御回路１６は、メモリセルアレイ５０、カラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、ソース線制御回路１８、及びバックゲート制御回路５１を制御する。制御回路１６には、例えば電源電圧の昇圧を行う電圧発生回路１６−１が含まれているものとする。制御回路１６は、電圧発生回路１６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、ソース線制御回路１８、及びバックゲート制御回路５１に印加する。
【００９６】
制御回路１６は、外部から制御信号入力端子１７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子１４からデータ入出力バッファ１３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路１６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ５０の各部に供給する。
【００９７】
電圧発生回路１６−１は、各電圧を生成するために第１の電圧ドライバ１６−１ａ、第２の電圧ドライバ１６−１ｂ、第３の電圧ドライバ１６−１ｃ、第４の電圧ドライバ１６−１ｄ、第５の電圧ドライバ１６−１ｅ、及び第６の電圧ドライバ１６−１ｆを有している。詳細な動作については後述する。
【００９８】
図２２は、第３の実施形態に係る不揮発性半導体記憶装置の基本的な構成を模式的に示した鳥瞰図である。  
図２２に示すように、不揮発性半導体記憶装置（三次元積層ＮＡＮＤフラッシュ・メモリ）２０は、メモリセルトランジスタ形成領域５０、複数のワード線ＷＬ、複数の選択ゲートＳＧ、複数のソース線ＳＬ、およびバックゲートＢＧ等を備えている。
【００９９】
なお、本実施形態の一例として、制御回路１６は、メモリセルトランジスタ形成領域５０（メモリ・セル・アレイ）の外側に配置されている。
【０１００】
メモリセルトランジスタ形成領域５０には、複数のワード線ＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬ、バックゲートＢＧ、および複数の選択ゲートＳＧが設けられている。このメモリセルトランジスタ形成領域５０において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーとの各交差位置に、データを記憶するメモリセルトランジスタが配置されている。なお、図２２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。  
ロウデコーダ１５は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ロウデコーダ１５とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず異なるレベルの配線層に形成されていてもよい。また、カラムデコーダ１２は、ビット線ＢＬに印加する電圧を制御する。  
ソース線制御回路１８は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線制御回路１８は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられていてもよい。  
バックゲート制御回路５１は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。  
＜３．１．２  メモリセルトランジスタ形成領域の構成＞
続いて、メモリセルトランジスタ形成領域５０について詳細に説明する。
【０１０１】
図２３は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、図２４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。また、図２５は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
【０１０２】
図２３乃至図２５においては、図を見易くするために、４層の制御ゲート電極のみを示している。また、図２３においては、図を見易くするために、シリコン基板及び導電部分のみを示し、絶縁部分は図示を省略している。更に、図２５は、制御ゲート電極を共有する１対のメモリストリングを示している。
【０１０３】
本実施形態に係る不揮発性半導体記憶装置は、シリコンピラーと制御ゲート電極との交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、１対のシリコンピラーによりＵ字ピラーが構成されており、各制御ゲート電極にはシリコンピラーが２列ずつ貫通しており、Ｕ字ピラーを構成する１対のシリコンピラーは相互に異なる制御ゲート電極を貫いており、且つ、メモリセルトランジスタ形成領域５０が複数のブロックに分かれているため、ブロック端部及びブロック間において適当な終端処理がなされている。以下、この不揮発性半導体記憶装置の構成を詳細に説明する。
【０１０４】
図２３及び図２４に示すように、本実施形態に係る不揮発性半導体記憶装置には、例えばシリコン基板２００が設けられている。シリコン基板２００には、メモリセルトランジスタが形成されるメモリセルトランジスタ形成領域５０と、周辺回路が形成される周辺回路領域（図示せず）とが形成されている。周辺回路領域は、メモリセルトランジスタ形成領域５０の周囲に配置されている。尚、必ずしも周辺回路領域は、メモリセルトランジスタ形成領域５０の周囲に配置される必要はなく、例えばメモリセルトランジスタ形成領域５０の下方に設けられても良い。この場合、シリコン基板２００には周辺回路領域が形成され、その上にメモリセルトランジスタ形成領域５０が形成される。
【０１０５】
メモリセルトランジスタ形成領域５０においては、シリコン基板２００上に絶縁層２０１が設けられており、その上に導電層、例えば、ポリシリコン膜２０２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上には、それぞれ複数の絶縁層２０３と、電極層２０４とが交互に積層されている。そして、最も上の電極層２０４は、ダミートランジスタ（Dummy MT）の電極層２０５として機能する。それぞれ複数の絶縁層２０３、電極層２０４、電極層２０５により、積層体ＭＬが構成されている。
【０１０６】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板２００の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【０１０７】
電極層２０４及び電極層２０５は例えばポリシリコンにより形成されている。積層体ＭＬにおけるＸ方向中央部においては、電極層２０４及び電極層２０５はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極層２０４及び電極層２０５は同じパタンでパタニングされている。なお、後述するように、積層体ＭＬにおけるＸ方向両端部においては、電極層２０４及び電極層２０５はＹ方向に沿っては分断されておらず、１対の櫛状の形状をなしている。一方、絶縁層２０３は例えばシリコン酸化物（ＳｉＯ２）からなり、電極層２０４同士、または電極層２０４及び電極層２０５を絶縁する層間絶縁層として機能する。
【０１０８】
積層体ＭＬ上には、絶縁層２１２、導電層２１３及び絶縁層２１４がこの順に成膜されている。導電層２１３は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
【０１０９】
絶縁層２１４上には絶縁層２１７が設けられており、絶縁層２１７上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁層２１７上には、ソース線ＳＬを覆うように絶縁層２１８が設けられており、絶縁層２１８上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属層により形成されている。
【０１１０】
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール（不図示）が形成されている。各貫通ホールは各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホールはＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホールは、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホールの配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホールは２個で１組となり、同じ組に属する貫通ホールは同じ制御ゲート電極ＣＧを貫いている。
【０１１１】
また、バックゲートＢＧの上層部分内には、１本の貫通ホールの下端部を、この貫通ホールから見てＹ方向に１列分離隔した他の１本の貫通ホールの下端部に連通させるように、連通孔（不図示）が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホールと、それらを相互に連通させる連通孔とにより、１本の連続したＵ字孔（不図示）が形成されている。積層体ＭＬ内には、複数本のＵ字孔が形成されている。
【０１１２】
Ｕ字孔の内面上には、酸化物膜、窒化物膜、及び酸化物膜の三層構造の膜が設けられている。この三種構造の膜においては、外側から順に、絶縁性の中間絶縁層２０６、電荷蓄積層２０７、トンネル絶縁層２０８が積層されている。中間絶縁層２０６はバックゲートＢＧ、制御ゲート電極ＣＧ及び絶縁層２０３に接している。中間絶縁層２０６及びトンネル絶縁層２０８は、例えばシリコン酸化物からなる。電荷蓄積層２０７は、例えば電荷をトラップするシリコン窒化物からなる。
【０１１３】
また、中間絶縁層２０６は、電荷蓄積領域２０７ｂがチャージトラップ型の電荷蓄積層として機能するので、ブロック絶縁層として機能する。
【０１１４】
また、Ｕ字孔の内部には、例えば不純物がドープされた半導体材料（ポリシリコン）が埋め込まれている。これにより、Ｕ字孔の内部には、Ｕ字シリコン部材２１１が設けられている。Ｕ字シリコン部材２１１のうち、貫通ホール内に位置する部分はシリコンピラー２０９となっており、連通孔内に位置する部分は接続部材２１０となっている。シリコンピラー２０９の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材２１０の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材２１１を構成する２本のシリコンピラー２０９及び１本の接続部材２１０は一体的に形成されており、従って、Ｕ字シリコン部材２１１は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材２１１は、三層構造の膜によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。ここでは、シリコンピラー２０９及び接続部材２１０を、不純物がドープされた半導体材料として説明しているが、必ずしもこれに限らない。
【０１１５】
また、絶縁層２１２、選択ゲート電極ＳＧ及び絶縁層２１３には、複数の貫通ホール（不図示）が形成されている。各貫通ホールは各貫通ホールの直上域に形成されており、各貫通ホールに連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホールは、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホールの配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホールは、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
【０１１６】
貫通ホールの内面上には、ゲート絶縁層２１５が形成されている。また、貫通ホールの内部には、例えばポリシリコンが埋め込まれており、シリコンピラー２１６となっている。シリコンピラー２１６の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー２１６の下端部は、その直下域に形成されたシリコンピラー２０９の上端部に接続されている。更に、シリコンピラー２１６は、ゲート絶縁層２１５によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材２１１と、その上端部に接続された１対のシリコンピラー２１６により、Ｕ字ピラー２２０が構成されている。
【０１１７】
以下、Ｕ字ピラー２２０と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。
【０１１８】
Ｕ字ピラー２２０は、Ｙ方向において隣り合う１対のシリコンピラー２１６及び２０９が、接続部材２１０によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー２２０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー２２０に属する１対のシリコンピラー２０９、すなわち、接続部材２１０によって相互に接続された２本のシリコンピラー２０９は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー２２０に属する２本のシリコンピラー２０９であって、隣り合う２本のシリコンピラー２０９は、共通の制御ゲート電極ＣＧを貫いている。
【０１１９】
また、Ｙ方向に配列された複数本のシリコンピラー２１６は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー２２０に属する１対のシリコンピラー２１６も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー２２０は、共通の１対の選択ゲートＳＧを貫いている。
【０１２０】
更に、各Ｕ字ピラー２２０に属する１対のシリコンピラー２１６のうち、１本のシリコンピラー２１６は絶縁層２１７内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー２１６は絶縁層２１７及び２１８内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー２２０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。このソースプラグＳＰ、及びビットプラグＢＰは、ｎ型のポリシリコンで形成されている。
【０１２１】
図２３乃至図２５においては、Ｕ字ピラー２２０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー２２０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー２２０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー２２０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー２２０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【０１２２】
図２５に示すように、不揮発性半導体記憶装置２０においては、シリコンピラー２０９がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー２０９と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ２２１が形成される。各メモリトランジスタ２２１は、シリコンピラー２０９と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２０７に電子を蓄積することにより、メモリセルトランジスタＭＴとして機能する。また、シリコンピラー２０９とダミーの制御ゲート電極ＣＧ（２０５）との交差部分に、ダミーメモリトランジスタ２２２（Dummy MT）が形成される。尚、ここでは、便宜的に制御ゲート電極ＣＧをワード線ＷＬと呼ぶ事がある。
【０１２３】
そして、図２３乃至図２４に示すように、積層体ＭＬ内には、複数本のシリコンピラー２０９がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ２２１が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【０１２４】
また、シリコンピラー２１６と選択ゲート電極ＳＧとの交差部分には、シリコンピラー２１６をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁層２１５をゲート絶縁層とした選択トランジスタ２２３が形成される。この選択トランジスタ２２３も、上述のメモリトランジスタ２２１と同様に、縦型トランジスタである。
【０１２５】
更に、接続部材２１０とバックゲートＢＧとの間には、三層構造の膜が介在するため、接続部材２１０をチャネルとし、バックゲートＢＧをゲート電極とし、三層構造の膜をゲート絶縁層としたバックゲートトランジスタ２２４が形成される。すなわち、バックゲートＢＧは、電界によって接続部材２１０の導通状態を制御する電極として機能する。
【０１２６】
この結果、図２３に示すように、各Ｕ字ピラー２２０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリングが構成される。メモリストリングにおいては、両端部に選択トランジスタ２２３が設けられ、中央部にバックゲートトランジスタ２２４が設けられ、各選択トランジスタ２２３とバックゲートトランジスタ２２４との間に、電極層２０４の積層数と同数のメモリトランジスタ２２１が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ２２１は、Ｕ字シリコン部材２１１毎にメモリストリングとしてまとめられる。
【０１２７】
＜３．１．３  三次元積層ＮＡＮＤフラッシュメモリの消去動作に必要な電圧＞
次に、図２６を用いて、三次元積層ＮＡＮＤフラッシュメモリの消去動作に必要な電圧について説明する。図２６は、三次元積層ＮＡＮＤフラッシュメモリの消去動作時に、各電極に印加される電圧を示した図である。
【０１２８】
ところで、平面型のＮＡＮＤフラッシュメモリ１０のメモリセルトランジスタＭＴとは異なり、三次元積層ＮＡＮＤフラッシュメモリのメモリセルトランジスタＭＴには、Ｐ−ｗｅｌｌが無い。そのため、メモリセルトランジスタＭＴの電荷蓄積層に保持された電荷を消去する場合には、意図的に、シリコンピラー２０９内にホールを供給する必要がある。
【０１２９】
このような事情があるため、三次元積層ＮＡＮＤフラッシュメモリのメモリセルトランジスタＭＴに保持されたデータを消去する場合、シリコンピラー２１６と、ビットプラグＢＰとの界面、及びシリコンピラー２１６と、ソースプラグＳＰとの界面において、ＧＩＤＬ（gate induced drain leakage）を発生させる必要がある。具体的には、ビット線ＢＬまたはソース線ＳＬに、電圧ＶＥＲＡを印加し、選択ゲートＳＧに電圧ＶＥＲＡ−αを印加することで、ＧＩＤＬを発生することができる。
【０１３０】
つまり、メモリセルトランジスタＭＴに保持されたデータを消去する場合、ビット線ＢＬまたはソース線ＳＬに、電圧ＶＥＲＡを印加し、選択ゲートＳＧに電圧ＶＥＲＡ−αを印加し、ダミーワード線ＷＬ（２０５）に電圧（ＶＥＲＡ−α）／２を印加し、ワード線ＷＬ（２０４）に電圧ＶＥＲＡを印加し、バックゲートＢＧに電圧ＶＢＧを印加する。これにより、シリコンピラー２１６と、ビットプラグＢＰとの界面、及びシリコンピラー２１６と、ソースプラグＳＰとの界面において、ＧＩＤＬが発生し、メモリセルトランジスタＭＴの電荷蓄積層内にホールが注入される。なお、ダミーワード線ＷＬに電圧（ＶＥＲＡ−α）／２を印加することで、ディスターブを抑制することができる。
【０１３１】
平面型のＮＡＮＤフラッシュメモリ１０の消去動作では、電圧ＶＥＲＡがあれば、消去動作を行うことができるが、三次元積層ＮＡＮＤフラッシュメモリの消去動作では、上述した４種類の高電圧が必要であることがわかる。
【０１３２】
＜３．１．４  電源発生回路の概要＞
次に電圧発生回路１６−１について説明する。尚、第１の電圧ドライバ１６−１ａ、第２の電圧ドライバ１６−１ｂ、及び第３の電圧ドライバ１６−１ｃについては、上述したものと同様なので、説明を省略する。
【０１３３】
第４の電圧ドライバ１６−１ｄは、電圧ＶＥＲＡ−αを発生させ、選択ゲートＳＧに印加する。電圧ＶＥＲＡ−αとは、電圧ＶＥＲＡよりも数Ｖ低い電圧である。
【０１３４】
そして、第５の電圧ドライバ１６−１ｅは、電圧（ＶＥＲＡ−α）／２を発生させ、電極２０５（ダミーワード線ＷＬ）に印加する。
【０１３５】
そして、第６の電圧ドライバ１６−１ｆは、電圧ＶＢＧを発生させ、バックゲートＢＧに印加する。
【０１３６】
尚、第１の電圧ドライバ１６−１ａ、〜第６の電圧ドライバ１６−１ｆを区別しない場合には、単に電圧ドライバと称す。尚、各電圧ドライバの構成は、第１の実施形態で説明したものと同様である。
【０１３７】
＜３．１．５  メモリセルアレイ形成領域と、抵抗素子との関係＞
次に、図２７を用いて、メモリセルトランジスタ形成領域５０と、周辺回路（電圧ドライバの抵抗素子の配線）との関係について簡単に説明する。図２７は、第３の実施形態に係る半導体装置の断面図である。尚、図２７に示す構造は、あくまで各配線層と、トランジスタ等の特にＺ方向における位置関係をイメージするためのものであり、実際の配線構造とは異なっていても良い。
【０１３８】
図２７に示すように、半導体基板の活性領域ＡＡ上に、制御ゲート電極ＣＧを備える周辺回路等で用いられるトランジスタを備えている。また、トランジスタ上には、コンタクト部Ｖ３が形成され、トランジスタの上方に設けられた配線層Ｍ３に接続されている。また、配線層Ｍ３は、コンタクト部Ｖ３ａを介して活性領域ＡＡに接続されていても良い。また、配線層Ｍ３は、コンタクト部Ｖ４を介して配線層Ｍ４に接続されていても良い。また、配線層Ｍ４は、コンタクト部Ｖ５を介して配線層Ｍ５に接続されていても良い。更に、配線層Ｍ５は、コンタクト部Ｖ６を介して配線層Ｍ６に接続されていても良い。また、配線層Ｍ６は、コンタクト部Ｖ７を介して配線層Ｍ７に接続されていても良い。
【０１３９】
そして、配線層Ｍ４の上方に、メモリセルトランジスタ形成領域５０が位置している。より具体的には、配線層Ｍ４及び配線層Ｍ５の間に、メモリセルトランジスタ形成領域５０のバックゲートＢＧ〜選択ゲートＳＧの構造（メモリセルトランジスタＭＴ等を含む）が配置されている。そして、選択ゲートＳＧは、コンタクトプラグＣＰ３（ＳＰ）を介してソース線ＳＬに接続されている。このソース線ＳＬは、配線層Ｍ５と同じ階層の配線である。また、選択ゲートＳＧは、コンタクトプラグＣＰ４（ＢＰ）を介してビット線ＢＬに接続されている。このビット線ＢＬは、配線層Ｍ６と同じ階層の配線である。
【０１４０】
電圧ドライバの抵抗素子となる配線（第１の実施形態で説明した配線１０５）は、上述した活性領域ＡＡ、制御ゲート電極ＣＧ、配線層Ｍ３〜Ｍ７と同じ階層に設けることが可能である。特に、メモリセルトランジスタ形成領域５０のビット線ＢＬが、側壁加工で形成される場合は、第２の実施形態で説明したように、電圧ドライバの抵抗素子の配線と同時に加工することで実現しても良い。
【０１４１】
尚、三次元積層ＮＡＮＤフラッシュメモリ２０における、電圧ドライバの抵抗素子の抵抗配線は、三次元積層ＮＡＮＤフラッシュメモリ２０内で規定されている最小寸法の線幅を有している。
【０１４２】
＜３．２  第３の実施形態に係る作用効果＞
上述した第３の実施形態によれば、三次元積層ＮＡＮＤフラッシュメモリ２０においても、第２の実施形態で説明した第２の配線３２と同様の配線構造を、抵抗素子として用いる事が可能である。
【０１４３】
ところで、上述したように、三次元積層ＮＡＮＤフラッシュメモリでは、平面型のＮＡＮＤフラッシュメモリと比較して、メモリセルトランジスタＭＴに保持されたデータを消去する時に必要な電圧の種類が増加している。そのため、それらの電圧を生成するためにより多くの抵抗素子が必要となっている。
【０１４４】
また、ＢｉＣＳではフローティングゲートが存在しないため、フローティングゲートを用いる抵抗素子と比較して抵抗値が低くなってしまう。その結果、フローティングゲートを用いる抵抗素子と同じ抵抗値を実現するためには、より広大な回路面積が必要になってしまう。
【０１４５】
そこで、第２の配線３２と同様の配線構造、または後述する配線構造を三次元積層ＮＡＮＤフラッシュメモリにおける電圧ドライバの抵抗素子として用いることで、抵抗素子に要する回路面積を大きく削減することが可能となる。その結果、高品質な電源発生回路を備える半導体記憶装置を得ることができる。
【０１４６】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置ついて説明する。第４の実施形態では、第１の実施形態及び第３の実施形態で説明した電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の配線構造について説明する。尚、第４の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１及び第３の実施形態と同様である。従って、上述した第１及び第３の実施形態で説明した事項及び上述した第１及び第３の実施形態から容易に類推可能な事項についての説明は省略する。
【０１４７】
＜４．１  第３の配線３３＞
＜４．１．１  第３の配線３３の概要＞
図２８を用いて、第３の配線３３の基本的な構成について概略的に説明する。図２８（ａ）は、第４の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図２８（ｂ）は、図２８（ａ）のＣ−Ｃ線に沿った断面図である。
【０１４８】
図２８に示すように、第３の配線３３形成領域において、絶縁膜１２４上に、第２の方向に延伸する複数の抵抗配線１２５が形成されている。複数の抵抗配線１２５は、第１の方向に沿って平行に配置される。また、複数の抵抗配線１２５の第１の方向に沿った幅は、半導体装置で規定される最小の寸法幅である。また、抵抗配線１２５及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つ抵抗配線１２５の端部上に、コンタクトプラグ１２７が形成されている。そして、絶縁膜１２６上には、第１の方向で隣接する二つのコンタクトプラグ１２７を接続するコンタクト配線１２８が形成されている。そして、コンタクト配線１２８上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１４９】
より具体的には、コンタクトプラグ１２７は、抵抗配線１２５の第１の端部と、第２の端部と、の上に形成されている。そして、コンタクト配線１２８は、抵抗配線１２５の第１の端部上に形成されたコンタクトプラグ１２７と、第１の方向で隣接する他の抵抗配線１２５の第１の端部上に形成されたコンタクトプラグ１２７とを接続する。また、他のコンタクト配線１２８は、抵抗配線１２５の第２の端部上に形成されたコンタクトプラグ１２７と、第１の方向で隣接する更に他の抵抗配線１２５の第２の端部上に形成されたコンタクトプラグ１２７とを接続する。このため、図２８（ａ）に示すように、第３の配線３３は、ジグザグ形状を有していることがわかる。
【０１５０】
つまり、抵抗配線１２５は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１２５の一端は、コンタクトプラグ１２７及びコンタクト配線１２８を介して、第１の方向で隣接する他の抵抗配線１２５に接続され、抵抗配線１２５の他端は、コンタクトプラグ１２７及びコンタクト配線１２８を介して、第１の方向で隣接する更に他の抵抗配線１２５に接続される。
【０１５１】
＜４．１．２  第３の配線３３の適用例＞
この第３の配線３３は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、抵抗配線１２５を、活性領域ＡＡとし、コンタクトプラグ１２７をコンタクト部Ｖ０ａとし、コンタクト配線１２８を配線Ｍ０とすることで、第３の配線３３を、図６の構成に適用することができる。この場合、抵抗配線１２５は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、抵抗配線１２５を、配線Ｍ０とし、コンタクトプラグ１２７をコンタクト部Ｖ１とし、コンタクト配線１２８を配線Ｍ１とすることで、第３の配線３３を、図６の構成に適用することができる。更に、図６において、抵抗配線１２５を、配線Ｍ１とし、コンタクトプラグ１２７をコンタクト部Ｖ２とし、コンタクト配線１２８を配線Ｍ２とすることで、第３の配線３３を、図６の構成に適用することができる。
【０１５２】
図２７において、抵抗配線１２５を、活性領域ＡＡとし、コンタクトプラグ１２７をコンタクト部Ｖ３ａとし、コンタクト配線１２８を配線Ｍ３とすることで、第３の配線３３を、図２７の構成に適用することができる。この場合、抵抗配線１２５は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、抵抗配線１２５を、配線Ｍ３とし、コンタクトプラグ１２７をコンタクト部Ｖ４とし、コンタクト配線１２８を配線Ｍ４とすることで、第３の配線３３を、図２７の構成に適用することができる。更に、図２７において、抵抗配線１２５を、配線Ｍ４とし、コンタクトプラグ１２７をコンタクト部Ｖ５とし、コンタクト配線１２８を配線Ｍ５とすることで、第３の配線３３を、図２７の構成に適用することができる。また、図２７において、抵抗配線１２５を、配線Ｍ５とし、コンタクトプラグ１２７をコンタクト部Ｖ６とし、コンタクト配線１２８を配線Ｍ６とすることで、第３の配線３３を、図２７の構成に適用することができる。そして、図２７において、抵抗配線１２５を、配線Ｍ６とし、コンタクトプラグ１２７をコンタクト部Ｖ７とし、コンタクト配線１２８を配線Ｍ７とすることで、第３の配線３３を、図２７の構成に適用することができる。
【０１５３】
尚、ここでは、詳細は説明しないが、抵抗配線１２５は、図１０〜図１５で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。
【０１５４】
＜４．２  第４の配線３４＞
＜４．２．１  第４の配線３４の概要＞
次に図２９を用いて第４の配線３４について説明するが、この第４の配線３４は、第３の配線３３における、抵抗配線と、コンタクト配線の第３の方向の位置を入れ替えたものである。図２９（ａ）は、第４の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図２９（ｂ）は、図２９（ａ）のＤ−Ｄ線に沿った断面図である。
【０１５５】
図２９に示すように、第４の配線３４形成領域において、絶縁膜１２４上に、コンタクト配線１３０が形成されている。また、コンタクト配線１３０及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つコンタクト配線１３０の第１の方向に沿った両端部上に、二つのコンタクトプラグ１３１が形成されている。そして、絶縁膜１２６上には、第２の方向に延伸し、第２の方向で隣接する二つのコンタクトプラグ１３１を接続する複数の抵抗配線１３２が形成されている。複数の抵抗配線１３２は、第１の方向に沿って平行に配置される。また、複数の抵抗配線１３２の第１の方向に沿った幅は、半導体装置で規定される最小の寸法幅である。そして、抵抗配線１３２上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１５６】
より具体的には、コンタクトプラグ１３１は、抵抗配線１３２の第１の端部と、第１の端部と、の下に形成されている。そして、コンタクト配線１３０は、抵抗配線１３２の第１の端部の下方に形成されたコンタクトプラグ１３１と、第１の方向で隣接する他の抵抗配線１３２の第１の端部の下方に形成されたコンタクトプラグ１３１とを接続する。また、他のコンタクト配線１３０は、抵抗配線１３２の第２の端部の下方に形成されたコンタクトプラグ１３１と、第２の方向で隣接する更に他の抵抗配線１３２の第２の端部の下方に形成されたコンタクトプラグ１３１とを接続する。このため、図２９（ａ）に示すように、第４の配線３４は、ジグザグ形状を有していることがわかる。
【０１５７】
つまり、抵抗配線１３２は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１３２の一端は、コンタクトプラグ１３１及びコンタクト配線１３０を介して、第１の方向で隣接する他の抵抗配線１３２に接続され、抵抗配線１３２の他端は、コンタクトプラグ１３１及びコンタクト配線１３０を介して、第１の方向で隣接する更に他の抵抗配線１３２に接続される。
【０１５８】
＜４．２．２  第４の配線３４の適用例＞
この第４の配線３４は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、コンタクト配線１３０を、活性領域ＡＡとし、コンタクトプラグ１３１をコンタクト部Ｖ０ａとし、抵抗配線１３２を配線Ｍ０とすることで、第４の配線３４を、図６の構成に適用することができる。この場合、コンタクト配線１３０は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、コンタクト配線１３０を、配線Ｍ０とし、コンタクトプラグ１３１をコンタクト部Ｖ１とし、抵抗配線１３２を配線Ｍ１とすることで、第４の配線３４を、図６の構成に適用することができる。更に、図６において、コンタクト配線１３０を、配線Ｍ１とし、コンタクトプラグ１３１をコンタクト部Ｖ２とし、抵抗配線１３２を配線Ｍ２とすることで、第４の配線３４を、図６の構成に適用することができる。
【０１５９】
図２７において、コンタクト配線１３０を、活性領域ＡＡとし、コンタクトプラグ１３１をコンタクト部Ｖ３ａとし、抵抗配線１３２を配線Ｍ３とすることで、第４の配線３４を、図２７の構成に適用することができる。この場合、コンタクト配線１３０は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、コンタクト配線１３０を、配線Ｍ３とし、コンタクトプラグ１３１をコンタクト部Ｖ４とし、抵抗配線１３２を配線Ｍ４とすることで、第４の配線３４を、図２７の構成に適用することができる。更に、図２７において、コンタクト配線１３０を、配線Ｍ４とし、コンタクトプラグ１３１をコンタクト部Ｖ５とし、抵抗配線１３２を配線Ｍ５とすることで、第４の配線３４を、図２７の構成に適用することができる。また、図２７において、コンタクト配線１３０を、配線Ｍ５とし、コンタクトプラグ１３１をコンタクト部Ｖ６とし、抵抗配線１３２を配線Ｍ６とすることで、第４の配線３４を、図２７の構成に適用することができる。そして、図２７において、コンタクト配線１３０を、配線Ｍ６とし、コンタクトプラグ１３１をコンタクト部Ｖ７とし、抵抗配線１３２を配線Ｍ７とすることで、第４の配線３４を、図２７の構成に適用することができる。
【０１６０】
尚、ここでは、詳細は説明しないが、抵抗配線１３２は、図１０〜図１５で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。  
また、第１の方向で隣接する抵抗配線の間隔は適宜変更可能であるとする。  
また、ここでは、簡単の為に、抵抗配線が第２の方向に沿っている場合について説明したが、必ずしもこれに限ることはなく、第１の方向と第２の方向とを入れ替えても構わない。
【０１６１】
（第５の実施形態）
次に、第５の実施形態に係る半導体装置ついて説明する。第５の実施形態では、第１の実施形態及び第３の実施形態で説明した電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の配線構造について説明する。尚、第５の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１及び第３の実施形態と同様である。従って、上述した第１及び第３の実施形態で説明した事項及び上述した第１及び第３の実施形態から容易に類推可能な事項についての説明は省略する。
【０１６２】
＜５．１  第５の配線３５＞
＜５．１．１  第５の配線３５の概要＞
図３０を用いて、第５の配線３５の基本的な構成について概略的に説明する。図３０（ａ）は、第５の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図３０（ｂ）は、図３０（ａ）のＥ−Ｅ線に沿った断面図である。
【０１６３】
図３０に示すように、第５の配線３５形成領域において、絶縁膜１２４上に、第２の方向に延伸するＵ字形状の複数の抵抗配線１３３が形成されている。複数の抵抗配線１３３は、第１の方向に沿って平行に配置される。また、複数の抵抗配線１３３の線幅は幅Ｗ５ｂであり、半導体装置で規定される最小の寸法幅である。具体的には抵抗配線１３３は、互いが幅Ｗ５ａ（Ｗ５ａ＞Ｗ５ｂ）だけ離れた第２の方向に延伸した２本の配線が、第１の方向で隣接する一端において、それぞれが連結されたＵ字形状である。このため、抵抗配線１３３の二つの端部は、第１の方向に沿って隣接している。また、各抵抗配線１３３は、幅Ｗ６ａ（Ｗ６ａ≦Ｗ５ａ）の間隔毎に配置される。また、抵抗配線１３３及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つ抵抗配線１３３の端部上に、コンタクトプラグ１３４が形成されている。そして、絶縁膜１２６上には、第１の方向で隣接する互いに異なる抵抗配線１３３に接続され、二つのコンタクトプラグ１３４を接続するコンタクト配線１３５が形成されている。そして、コンタクト配線１３５上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１６４】
より具体的には、コンタクトプラグ１３４は、抵抗配線１３３の第１の端部と、第２の端部と、の上に形成されている。そして、コンタクト配線１３５は、抵抗配線１３３の第１の端部上に形成されたコンタクトプラグ１３４と、第１の方向で隣接する他の抵抗配線１３３の第２の端部上に形成されたコンタクトプラグ１３４とを接続する。また、他のコンタクト配線１３５は、抵抗配線１３３の第２の端部上に形成されたコンタクトプラグ１３４と、第１の方向で隣接する更に他の抵抗配線１３３の第１の端部上に形成されたコンタクトプラグ１３４とを接続する。このため、図３０（ａ）に示すように、第５の配線３５は、ジグザグ形状を有していることがわかる。
【０１６５】
つまり、抵抗配線１３３は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１３３の一端は、コンタクトプラグ１３４及びコンタクト配線１３５を介して、第１の方向で隣接する他の抵抗配線１３３に接続され、抵抗配線１３３の他端は、コンタクトプラグ１３４及びコンタクト配線１３５を介して、第１の方向で隣接する更に他の抵抗配線１３３に接続される。尚、幅Ｗ５ａは、幅Ｗ５ｂよりも十分に大きいことが望ましい。また、幅Ｗ５ｂ＝幅Ｗ６ａであっても良い。
【０１６６】
＜５．１．２  第５の配線３５の適用例＞
この第５の配線３５は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、抵抗配線１３３を、活性領域ＡＡとし、コンタクトプラグ１３４をコンタクト部Ｖ０ａとし、コンタクト配線１３５を配線Ｍ０とすることで、第５の配線３５を、図６の構成に適用することができる。この場合、抵抗配線１３３は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、抵抗配線１３３を、配線Ｍ０とし、コンタクトプラグ１３４をコンタクト部Ｖ１とし、コンタクト配線１３５を配線Ｍ１とすることで、第５の配線３５を、図６の構成に適用することができる。更に、図６において、抵抗配線１３３を、配線Ｍ１とし、コンタクトプラグ１３４をコンタクト部Ｖ２とし、コンタクト配線１３５を配線Ｍ２とすることで、第５の配線３５を、図６の構成に適用することができる。
【０１６７】
図２７において、抵抗配線１３３を、活性領域ＡＡとし、コンタクトプラグ１３４をコンタクト部Ｖ３ａとし、コンタクト配線１３５を配線Ｍ３とすることで、第５の配線３５を、図２７の構成に適用することができる。この場合、抵抗配線１３３は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、抵抗配線１３３を、配線Ｍ３とし、コンタクトプラグ１３４をコンタクト部Ｖ４とし、コンタクト配線１３５を配線Ｍ４とすることで、第５の配線３５を、図２７の構成に適用することができる。更に、図２７において、抵抗配線１３３を、配線Ｍ４とし、コンタクトプラグ１３４をコンタクト部Ｖ５とし、コンタクト配線１３５を配線Ｍ５とすることで、第５の配線３５を、図２７の構成に適用することができる。また、図２７において、抵抗配線１３３を、配線Ｍ５とし、コンタクトプラグ１３４をコンタクト部Ｖ６とし、コンタクト配線１３５を配線Ｍ６とすることで、第５の配線３５を、図２７の構成に適用することができる。そして、図２７において、抵抗配線１３３を、配線Ｍ６とし、コンタクトプラグ１３４をコンタクト部Ｖ７とし、コンタクト配線１３５を配線Ｍ７とすることで、第５の配線３５を、図２７の構成に適用することができる。
【０１６８】
＜５．１．３  第５の配線３５の製造方法＞
次に、図３０〜図３８を用いて、第５の配線３５の基本的な製造方法について概略的に説明する。図３１（ａ）〜図３８（ａ）は、第５の実施形態に係る半導体装置の基本的な製造方法について模式的に示した平面図であり、図３１（ｂ）〜図３８（ｂ）は、図３１（ａ）〜図３８（ａ）のＥ−Ｅ線に沿った断面図である。
【０１６９】
図３１に示すように、半導体基板１００上に、絶縁膜１２４を形成し、絶縁膜１２４上に配線として金属膜１５７を形成する。そして、金属膜１５７上に、マスクとして機能する絶縁膜１５８を形成する。
【０１７０】
次に図３２に示すように、絶縁膜１５８上に芯材となる絶縁膜を形成し、該絶縁膜上に図示しないレジスト等により、芯材パタンを形成し、該絶縁膜に転写を行う。これにより、絶縁膜１５８上に、芯材パタン１５９が形成される。芯材パタン１５９は、第２の方向に沿って延伸し、第１の方向に沿った幅が幅Ｗ５であり、幅Ｗ６（Ｗ６＜Ｗ５）毎に平行に配置されている。
【０１７１】
図３３に示すように、例えば芯材パタン１５９に対してスリミング等を行い、芯材パタン１５９の第１の方向に沿った幅を狭くする。これにより、芯材パタン１５９の第１の方向に沿った幅はＷ５ａになる。尚、必ずしも、このスリミングを行う必要があるわけではない。そして、絶縁膜１５８上、及び芯材１５９の上面及び側面上に、側壁膜１６０を形成する。
【０１７２】
図３４に示すように、側壁膜１６０をエッチバックすることにより、芯材１５９の側壁に、ループ状の側壁パタン１６０ａが形成される。側壁パタン１６０ａの線幅は幅Ｗ５ｂであり、第１の方向で隣接する他の側壁パタン１６０ａとの間隔は、幅Ｗ６ａである。また、同一の側壁パタン１６０ａにおける、第１の方向で隣接する２辺の間隔は、幅Ｗ５ａである。
【０１７３】
図３５に示すように、芯材パタン１５９を除去することで、絶縁膜１５８上に側壁パタン１６０ａのみを残す。
【０１７４】
図３６に示すように、側壁パタン１６０ａをマスクとして用いてＲＩＥ等で、絶縁膜１５８のエッチングを行う。これにより、絶縁膜１５８に側壁パタン１６０ａが転写され、パタン１３３ａが形成される。このパタン１３３ａは、側壁パタン１６０ａと同様の形状になっている。
【０１７５】
図３７に示すように、ループ形状になっているパタン１３３ａにおいて、第１の方向に沿って延伸している一辺（図中の破線部）を除去する。具体的には、全面に絶縁膜（不図示）を堆積し、パタン１３３ａの第１の方向に沿って延伸している一辺である端部１３３ｂ上に堆積された該絶縁膜を除去し、その後、該絶縁膜をマスクとして用いて、ＲＩＥ等で端部１３３ｂを除去する。その後、マスクとして用いた該絶縁膜を除去することで、パタン１３３を形成することができる。これによりパタン１３３は、第２の方向に沿って延伸する２辺を有するＵ字形状のパタンとなる。
【０１７６】
図３８に示すように、全面に絶縁膜１２６を形成し、その後、コンタクトプラグを形成する領域に、コンタクトホール１３４ａを形成する。具体的には、パタン１３３上且つ二つの端部において、コンタクトホール１３４ａを形成する。
【０１７７】
図３０に示すように、全面に金属膜を形成する。その結果、コンタクトホール１３４ａ内に金属膜が埋め込まれ、コンタクトプラグ１３４が形成され、絶縁膜１２６、コンタクトプラグ１３４上に金属膜１３５が形成される。
【０１７８】
そして、金属膜１３５を、第１の方向で隣接する二本の抵抗配線１３３上に形成されたコンタクトプラグ１３４を接続するようなコンタクト配線１３５形状にパタニングする。
【０１７９】
＜５．２  第６の配線３６＞
＜５．２．１  第６の配線３６の概要＞
次に図３９を用いて第６の配線３６について説明するが、この第６の配線３６は、第５の配線３５における、抵抗配線と、コンタクト配線の第３の方向の位置を入れ替えたものである。つまり、抵抗配線１３３と、抵抗配線１３８は同一の形状を有している。図３９（ａ）は、第５の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図３９（ｂ）は、図３９（ａ）のＦ−Ｆ線に沿った断面図である。
【０１８０】
図３９に示すように、第６の配線３６形成領域において、絶縁膜１２４上に、コンタクト配線１３６が形成されている。また、コンタクト配線１３６及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つコンタクト配線１３６の第１の方向に沿った両端部上に、二つのコンタクトプラグ１３７が形成されている。そして、絶縁膜１２６上には、異なるコンタクト配線１３６に属するコンタクトプラグ１３７に接続されるＵ字型の複数の抵抗配線１３８が形成されている。また、複数の抵抗配線１３８の線幅は幅Ｗ５ｂであり、半導体装置で規定される最小の寸法幅である。具体的には抵抗配線１３８は、互いが幅Ｗ５ａだけ離れた第２の方向に延伸した２本の配線が、第１の方向で隣接する一端において、それぞれが連結されたＵ字形状である。このため、抵抗配線１３８の二つの端部は、第１の方向に沿って隣接している。また、各抵抗配線１３８は、幅Ｗ６ａの間隔毎に配置される。そして、抵抗配線１３８上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１８１】
つまり、抵抗配線１３８は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１３８の一端は、コンタクトプラグ１３７及びコンタクト配線１３６を介して、第１の方向で隣接する他の抵抗配線１３８に接続され、抵抗配線１３８の他端は、コンタクトプラグ１３７及びコンタクト配線１３６を介して、第１の方向で隣接する更に他の抵抗配線１３８に接続される。
【０１８２】
＜５．２．２  第６の配線３６の適用例＞
この第６の配線３６は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、コンタクト配線１３６を、活性領域ＡＡとし、コンタクトプラグ１３７をコンタクト部Ｖ０ａとし、抵抗配線１３８を配線Ｍ０とすることで、第６の配線３６を、図６の構成に適用することができる。この場合、コンタクト配線１３６は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、コンタクト配線１３６を、配線Ｍ０とし、コンタクトプラグ１３７をコンタクト部Ｖ１とし、抵抗配線１３８を配線Ｍ１とすることで、第６の配線３６を、図６の構成に適用することができる。更に、図６において、コンタクト配線１３６を、配線Ｍ１とし、コンタクトプラグ１３７をコンタクト部Ｖ２とし、抵抗配線１３８を配線Ｍ２とすることで、第６の配線３６を、図６の構成に適用することができる。
【０１８３】
図２７において、コンタクト配線１３６を、活性領域ＡＡとし、コンタクトプラグ１３７をコンタクト部Ｖ３ａとし、抵抗配線１３８を配線Ｍ３とすることで、第６の配線３６を、図２７の構成に適用することができる。この場合、コンタクト配線１３６は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、コンタクト配線１３６を、配線Ｍ３とし、コンタクトプラグ１３７をコンタクト部Ｖ４とし、抵抗配線１３８を配線Ｍ４とすることで、第６の配線３６を、図２７の構成に適用することができる。更に、図２７において、コンタクト配線１３６を、配線Ｍ４とし、コンタクトプラグ１３７をコンタクト部Ｖ５とし、抵抗配線１３８を配線Ｍ５とすることで、第６の配線３６を、図２７の構成に適用することができる。また、図２７において、コンタクト配線１３６を、配線Ｍ５とし、コンタクトプラグ１３７をコンタクト部Ｖ６とし、抵抗配線１３８を配線Ｍ６とすることで、第６の配線３６を、図２７の構成に適用することができる。そして、図２７において、コンタクト配線１３６を、配線Ｍ６とし、コンタクトプラグ１３７をコンタクト部Ｖ７とし、抵抗配線１３８を配線Ｍ７とすることで、第６の配線３６を、図２７の構成に適用することができる。
【０１８４】
尚、ここでは、詳細は説明しないが、抵抗配線１３８は、図３１〜図３８で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。
【０１８５】
また、ここでは、簡単の為に、抵抗配線が第２の方向に沿っている場合について説明したが、必ずしもこれに限ることはなく、第１の方向と第２の方向とを入れ替えても構わない。
【０１８６】
＜５．３  第５の実施形態の作用効果＞
上述した第５の実施形態によれば、抵抗配線１３３、１３８は、第１または第２の方向に延伸し、互いが抵抗配線１３３、１３８の線幅Ｗ５ｂよりも大きい第１の幅Ｗ５ａだけ離れた二辺が、それぞれの一端において、それぞれが連結されたＵ字形状である。
【０１８７】
側壁加工により形成されるループ形状の一箇所だけを除去することで、Ｕ字型にパタンを形成している。その結果、側壁加工で形成される配線を接続する箇所を減少させることが可能になり、コンタクトプラグや抵抗配線とは別の配線の寄生抵抗の影響を軽減することが可能となる。
【０１８８】
また、抵抗配線の第２の方向に延伸する２辺の間隔が、抵抗配線の配線幅よりも広い。そのため、リソグラフィの面でコンタクトプラグを抵抗配線の端部に形成することが容易になる。
【０１８９】
（第６の実施形態）
次に、第６の実施形態に係る半導体装置ついて説明する。第６の実施形態では、第１の実施形態及び第３の実施形態で説明した電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の配線構造について説明する。尚、第６の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１及び第３の実施形態と同様である。従って、上述した第１及び第３の実施形態で説明した事項及び上述した第１及び第３の実施形態から容易に類推可能な事項についての説明は省略する。
【０１９０】
＜６．１  第７の配線３７＞
＜６．１．１  第７の配線３７の概要＞
図４０を用いて、第７の配線３７の基本的な構成について概略的に説明する。図４０（ａ）は、第６の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４０（ｂ）は、図４０（ａ）のＧ−Ｇ線に沿った断面図である。
【０１９１】
図４０に示すように、第７の配線３７形成領域において、絶縁膜１２４上に、第２の方向に延伸する略Ｕ字形状の複数の抵抗配線１３９が形成されている。複数の抵抗配線１３９は、第１の方向に沿って平行に配置される。また、複数の抵抗配線１３９の線幅は、幅Ｗ８であり、半導体装置で規定される最小の寸法幅である。具体的には抵抗配線１３９は、互いが幅Ｗ７だけ離れた第２の方向に延伸した２本の配線が、第１の方向で隣接する一端において、それぞれが連結された略Ｕ字形状である。そして、抵抗配線１３９の端部は、第１の方向に沿って、幅Ｗ９（Ｗ９＞Ｗ７）だけ離れている。このため、抵抗配線１３９の第２の方向に延伸する二辺の距離は、コンタクトプラグ１４０が形成される端部近傍において広がっている。また、抵抗配線１３９及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つ抵抗配線１３９の端部上に、コンタクトプラグ１４０が形成されている。そして、絶縁膜１２６上には、第１の方向で隣接する互いに異なる抵抗配線１３９に接続された二つのコンタクトプラグ１４０を接続するコンタクト配線１４１が形成されている。そして、コンタクト配線１４１上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１９２】
より具体的には、コンタクトプラグ１４０は、抵抗配線１３９の第１の端部と、第２の端部と、の上に形成されている。そして、コンタクト配線１４１は、抵抗配線１３９の第１の端部上に形成されたコンタクトプラグ１４０と、第１の方向で隣接する他の抵抗配線１３９の第２の端部上に形成されたコンタクトプラグ１４０とを接続する。また、他のコンタクト配線１４１は、抵抗配線１３９の第２の端部上に形成されたコンタクトプラグ１４０と、第１の方向で隣接する更に他の抵抗配線１３９の第１の端部上に形成されたコンタクトプラグ１４０とを接続する。このため、図４０（ａ）に示すように、第７の配線３７は、ジグザグ形状を有していることがわかる。
【０１９３】
つまり、抵抗配線１３９は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１３９の一端は、コンタクトプラグ１４０及びコンタクト配線１４１を介して、第１の方向で隣接する他の抵抗配線１３９に接続され、抵抗配線１３９の他端は、コンタクトプラグ１４０及びコンタクト配線１４１を介して、第１の方向で隣接する更に他の抵抗配線１３９に接続される。
【０１９４】
＜６．１．２  第７の配線３７の適用例＞
この第７の配線３７は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、抵抗配線１３９を、活性領域ＡＡとし、コンタクトプラグ１４０をコンタクト部Ｖ０ａとし、コンタクト配線１４１を配線Ｍ０とすることで、第７の配線３７を、図６の構成に適用することができる。この場合、抵抗配線１３９は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、抵抗配線１３９を、配線Ｍ０とし、コンタクトプラグ１４０をコンタクト部Ｖ１とし、コンタクト配線１４１を配線Ｍ１とすることで、第７の配線３７を、図６の構成に適用することができる。更に、図６において、抵抗配線１３９を、配線Ｍ１とし、コンタクトプラグ１４０をコンタクト部Ｖ２とし、コンタクト配線１４１を配線Ｍ２とすることで、第７の配線３７を、図６の構成に適用することができる。
【０１９５】
図２７において、抵抗配線１３９を、活性領域ＡＡとし、コンタクトプラグ１４０をコンタクト部Ｖ３ａとし、コンタクト配線１４１を配線Ｍ３とすることで、第７の配線３７を、図２７の構成に適用することができる。この場合、抵抗配線１３９は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、抵抗配線１３９を、配線Ｍ３とし、コンタクトプラグ１４０をコンタクト部Ｖ４とし、コンタクト配線１４１を配線Ｍ４とすることで、第７の配線３７を、図２７の構成に適用することができる。更に、図２７において、抵抗配線１３９を、配線Ｍ４とし、コンタクトプラグ１４０をコンタクト部Ｖ５とし、コンタクト配線１４１を配線Ｍ５とすることで、第７の配線３７を、図２７の構成に適用することができる。また、図２７において、抵抗配線１３９を、配線Ｍ５とし、コンタクトプラグ１４０をコンタクト部Ｖ６とし、コンタクト配線１４１を配線Ｍ６とすることで、第７の配線３７を、図２７の構成に適用することができる。そして、図２７において、抵抗配線１３９を、配線Ｍ６とし、コンタクトプラグ１４０をコンタクト部Ｖ７とし、コンタクト配線１４１を配線Ｍ７とすることで、第７の配線３７を、図２７の構成に適用することができる。
【０１９６】
尚、ここでは、詳細は説明しないが、抵抗配線１３９は、図３１〜図３８で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。
【０１９７】
＜６．２  第８の配線３８＞
＜６．２．１  第８の配線３８の概要＞
次に図４１を用いて第８の配線３８について説明するが、この第８の配線３８は、第７の配線３７における、抵抗配線と、コンタクト配線の第３の方向の位置を入れ替えたものである。つまり、抵抗配線１３９と、抵抗配線１４４は同一の形状を有している。図４１（ａ）は、第６の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４１（ｂ）は、図４１（ａ）のＨ−Ｈ線に沿った断面図である。
【０１９８】
図４１に示すように、第８の配線３８形成領域において、絶縁膜１２４上に、コンタクト配線１４２が形成されている。また、コンタクト配線１４２及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つコンタクト配線１４２の第１の方向に沿った両端部上に、二つのコンタクトプラグ１４３が形成されている。そして、絶縁膜１２６上には、異なるコンタクト配線１４２に属するコンタクトプラグ１４３に接続される略Ｕ字型の複数の抵抗配線１４４が形成されている。そして、抵抗配線１４４上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０１９９】
抵抗配線１４４は、半導体装置で規定される最小の寸法幅を有しており、第２の方向に延伸している。そして、抵抗配線１４４の一端は、コンタクトプラグ１４３及びコンタクト配線１４２を介して、第１の方向で隣接する他の抵抗配線１４４に接続され、抵抗配線１４４の他端は、コンタクトプラグ１４３及びコンタクト配線１４２を介して、第１の方向で隣接する更に他の抵抗配線１４４に接続される。
【０２００】
＜６．２．２  第８の配線３８の適用例＞
この第８の配線３８は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、コンタクト配線１４２を、活性領域ＡＡとし、コンタクトプラグ１４３をコンタクト部Ｖ０ａとし、抵抗配線１４４を配線Ｍ０とすることで、第８の配線３８を、図６の構成に適用することができる。この場合、コンタクト配線１４２は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、コンタクト配線１４２を、配線Ｍ０とし、コンタクトプラグ１４３をコンタクト部Ｖ１とし、抵抗配線１４４を配線Ｍ１とすることで、第８の配線３８を、図６の構成に適用することができる。更に、図６において、コンタクト配線１４２を、配線Ｍ１とし、コンタクトプラグ１４３をコンタクト部Ｖ２とし、抵抗配線１４４を配線Ｍ２とすることで、第８の配線３８を、図６の構成に適用することができる。
【０２０１】
図２７において、コンタクト配線１４２を、活性領域ＡＡとし、コンタクトプラグ１４３をコンタクト部Ｖ３ａとし、抵抗配線１４４を配線Ｍ３とすることで、第８の配線３８を、図２７の構成に適用することができる。この場合、コンタクト配線１４２は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、コンタクト配線１４２を、配線Ｍ３とし、コンタクトプラグ１４３をコンタクト部Ｖ４とし、抵抗配線１４４を配線Ｍ４とすることで、第８の配線３８を、図２７の構成に適用することができる。更に、図２７において、コンタクト配線１４２を、配線Ｍ４とし、コンタクトプラグ１４３をコンタクト部Ｖ５とし、抵抗配線１４４を配線Ｍ５とすることで、第８の配線３８を、図２７の構成に適用することができる。また、図２７において、コンタクト配線１４２を、配線Ｍ５とし、コンタクトプラグ１４３をコンタクト部Ｖ６とし、抵抗配線１４４を配線Ｍ６とすることで、第８の配線３８を、図２７の構成に適用することができる。そして、図２７において、コンタクト配線１４２を、配線Ｍ６とし、コンタクトプラグ１４３をコンタクト部Ｖ７とし、抵抗配線１４４を配線Ｍ７とすることで、第８の配線３８を、図２７の構成に適用することができる。
【０２０２】
尚、ここでは、詳細は説明しないが、抵抗配線１４４は、図３１〜図３８で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。
【０２０３】
また、ここでは、簡単の為に、抵抗配線が第２の方向に沿っている場合について説明したが、必ずしもこれに限ることはなく、第１の方向と第２の方向とを入れ替えても構わない。
【０２０４】
＜６．３  第６の実施形態の作用効果＞
上述した第６の実施形態によれば、抵抗配線１３９、１４４は、第１または第２の方向に延伸した２辺を有し、それぞれの一端において、それぞれが連結され、該２辺は、コンタクトプラグが形成される端部において、互いが抵抗配線１３９、１４４の線幅Ｗ８よりも大きい幅Ｗ９だけ離れている。このため、上述した第５の実施形態と同様の効果を得ることができる。
【０２０５】
（第７の実施形態）
次に、第７の実施形態に係る半導体装置ついて説明する。第７の実施形態では、第１の実施形態及び第３の実施形態で説明した電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の配線構造について説明する。尚、第７の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１及び第３の実施形態と同様である。従って、上述した第１及び第３の実施形態で説明した事項及び上述した第１及び第３の実施形態から容易に類推可能な事項についての説明は省略する。
【０２０６】
＜７．１  第９の配線３９＞
＜７．１．１  第９の配線３９の概要＞
図４２を用いて、第９の配線３９の基本的な構成について概略的に説明する。図４２（ａ）は、第７の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４２（ｂ）は、図４２（ａ）のＩ−Ｉ線に沿った断面図である。
【０２０７】
図４２に示すように、第９の配線３９形成領域において、絶縁膜１２４上に、第２の方向に延伸するループ形状の複数の抵抗配線１４５が形成されている。複数の抵抗配線１４５は、第１の方向に沿って平行に配置される。また、複数の抵抗配線１４５の線幅は幅Ｗ１１であり、半導体装置で規定される最小の寸法幅である。具体的には抵抗配線１４５は、互いが幅Ｗ１２だけ離れた第２の方向に延伸した２辺がコンタクトプラグ１４６が形成される領域において、それぞれが連結されたループ形状である。そして、抵抗配線１４５のコンタクトプラグ１４６が形成される領域において、コンタクトプラグ１４６との接触面積が多くなるように、ジグザグ形状となっている。抵抗配線１４５の第１の方向に沿った幅で最も長い幅は幅Ｗ１０であり、これは、例えば幅Ｗ１１の４倍程度の幅である。このコンタクト領域を、ジグザグ配線領域とも称す。また、抵抗配線１４５及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つ抵抗配線１４５のコンタクト領域上に、コンタクトプラグ１４６が形成されている。このコンタクトプラグ１４６の第１の方向に沿った幅は幅Ｗ１０以上であることが望ましく、抵抗配線１４５のジグザグ配線領域を覆うように形成されていることが望ましい。そして、絶縁膜１２６上には、第１の方向で隣接する互いに異なる抵抗配線１４５に接続され、二つのコンタクトプラグ１４６を接続するコンタクト配線１４７が形成されている。そして、コンタクト配線１４７上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０２０８】
より具体的には、コンタクトプラグ１４６は、抵抗配線１４５の第１のコンタクト領域（ジグザグ配線領域）と、第２のコンタクト領域と、の上に形成されている。そして、コンタクト配線１４７は、抵抗配線１４５の第１のコンタクト領域上に形成されたコンタクトプラグ１４６と、第１の方向で隣接する他の抵抗配線１４５の第２のコンタクト領域上に形成されたコンタクトプラグ１４６とを接続する。また、他のコンタクト配線１４７は、抵抗配線１４５の第２のコンタクト領域上に形成されたコンタクトプラグ１４６と、第１の方向で隣接する更に他の抵抗配線１４５の第１のコンタクト領域上に形成されたコンタクトプラグ１４６とを接続する。このため、図３０（ａ）に示すように、第９の配線３９は、ジグザグ形状を有していることがわかる。
【０２０９】
つまり、抵抗配線１４５は、第２の方向に延伸領域において、半導体装置で規定される最小の寸法幅を有している。そして、抵抗配線１４５の一端は、コンタクトプラグ１４６及びコンタクト配線１４７を介して、第１の方向で隣接する他の抵抗配線１４５に接続され、抵抗配線１４５の他端は、コンタクトプラグ１４６及びコンタクト配線１４７を介して、第１の方向で隣接する更に他の抵抗配線１４５に接続される。
【０２１０】
＜７．１．２  第９の配線３９の適用例＞
この第９の配線３９は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、抵抗配線１４５を、活性領域ＡＡとし、コンタクトプラグ１４６をコンタクト部Ｖ０ａとし、コンタクト配線１４７を配線Ｍ０とすることで、第９の配線３９を、図６の構成に適用することができる。この場合、抵抗配線１４５は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、抵抗配線１４５を、配線Ｍ０とし、コンタクトプラグ１４６をコンタクト部Ｖ１とし、コンタクト配線１４７を配線Ｍ１とすることで、第９の配線３９を、図６の構成に適用することができる。更に、図６において、抵抗配線１４５を、配線Ｍ１とし、コンタクトプラグ１４６をコンタクト部Ｖ２とし、コンタクト配線１４７を配線Ｍ２とすることで、第９の配線３９を、図６の構成に適用することができる。
【０２１１】
図２７において、抵抗配線１４５を、活性領域ＡＡとし、コンタクトプラグ１４６をコンタクト部Ｖ３ａとし、コンタクト配線１４７を配線Ｍ３とすることで、第９の配線３９を、図２７の構成に適用することができる。この場合、抵抗配線１４５は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、抵抗配線１４５を、配線Ｍ３とし、コンタクトプラグ１４６をコンタクト部Ｖ４とし、コンタクト配線１４７を配線Ｍ４とすることで、第９の配線３９を、図２７の構成に適用することができる。更に、図２７において、抵抗配線１４５を、配線Ｍ４とし、コンタクトプラグ１４６をコンタクト部Ｖ５とし、コンタクト配線１４７を配線Ｍ５とすることで、第９の配線３９を、図２７の構成に適用することができる。また、図２７において、抵抗配線１４５を、配線Ｍ５とし、コンタクトプラグ１４６をコンタクト部Ｖ６とし、コンタクト配線１４７を配線Ｍ６とすることで、第９の配線３９を、図２７の構成に適用することができる。そして、図２７において、抵抗配線１４５を、配線Ｍ６とし、コンタクトプラグ１４６をコンタクト部Ｖ７とし、コンタクト配線１４７を配線Ｍ７とすることで、第９の配線３９を、図２７の構成に適用することができる。
【０２１２】
＜７．２  第１０の配線４０＞
＜７．２．１  第１０の配線４０の概要＞
次に図４３を用いて第１０の配線４０について説明するが、この第１０の配線４０は、第９の配線３９における、抵抗配線と、コンタクト配線の第３の方向の位置を入れ替えたものである。つまり、抵抗配線１４５と、抵抗配線１５０は同一の形状を有している。図４３（ａ）は、第７の実施形態に係る半導体装置の基本的な構成について模式的に示した平面図であり、図４３（ｂ）は、図４３（ａ）のＪ−Ｊ線に沿った断面図である。
【０２１３】
図４３に示すように、第１０の配線４０形成領域において、絶縁膜１２４上に、コンタクト配線１４８が形成されている。また、コンタクト配線１４８及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つコンタクト配線１４８の第１の方向に沿った両端部上に、二つのコンタクトプラグ１４９が形成されている。そして、絶縁膜１２６上には、異なるコンタクト配線１４８に属するコンタクトプラグ１４９に接続されるループ形状の複数の抵抗配線１５０が形成されている。そして、抵抗配線１５０上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０２１４】
抵抗配線１５０は、第２の方向に延伸する領域は、半導体装置で規定される最小の寸法幅を有している。そして、抵抗配線１５０の第１のコンタクト領域は、コンタクトプラグ１４９及びコンタクト配線１４８を介して、第１の方向で隣接する他の抵抗配線１５０に接続され、抵抗配線１５０の第２のコンタクト領域は、コンタクトプラグ１４９及びコンタクト配線１４８を介して、第１の方向で隣接する更に他の抵抗配線１５０に接続される。
【０２１５】
＜７．２．２  第１０の配線４０の適用例＞
この第１０の配線４０は、図６及び図２７で説明した各配線に適用することが可能である。具体的には、図６において、コンタクト配線１４８を、活性領域ＡＡとし、コンタクトプラグ１４９をコンタクト部Ｖ０ａとし、抵抗配線１５０を配線Ｍ０とすることで、第１０の配線４０を、図６の構成に適用することができる。この場合、コンタクト配線１４８は半導体基板１００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図６において、コンタクト配線１４８を、配線Ｍ０とし、コンタクトプラグ１４９をコンタクト部Ｖ１とし、抵抗配線１５０を配線Ｍ１とすることで、第１０の配線４０を、図６の構成に適用することができる。更に、図６において、コンタクト配線１４８を、配線Ｍ１とし、コンタクトプラグ１４９をコンタクト部Ｖ２とし、抵抗配線１５０を配線Ｍ２とすることで、第１０の配線４０を、図６の構成に適用することができる。
【０２１６】
図２７において、コンタクト配線１４８を、活性領域ＡＡとし、コンタクトプラグ１４９をコンタクト部Ｖ３ａとし、抵抗配線１５０を配線Ｍ３とすることで、第１０の配線４０を、図２７の構成に適用することができる。この場合、コンタクト配線１４８は半導体基板２００そのものなので、上述した絶縁膜１２４は形成する必要はない。また、図２７において、コンタクト配線１４８を、配線Ｍ３とし、コンタクトプラグ１４９をコンタクト部Ｖ４とし、抵抗配線１５０を配線Ｍ４とすることで、第１０の配線４０を、図２７の構成に適用することができる。更に、図２７において、コンタクト配線１４８を、配線Ｍ４とし、コンタクトプラグ１４９をコンタクト部Ｖ５とし、抵抗配線１５０を配線Ｍ５とすることで、第１０の配線４０を、図２７の構成に適用することができる。また、図２７において、コンタクト配線１４８を、配線Ｍ５とし、コンタクトプラグ１４９をコンタクト部Ｖ６とし、抵抗配線１５０を配線Ｍ６とすることで、第１０の配線４０を、図２７の構成に適用することができる。そして、図２７において、コンタクト配線１４８を、配線Ｍ６とし、コンタクトプラグ１４９をコンタクト部Ｖ７とし、抵抗配線１５０を配線Ｍ７とすることで、第１０の配線４０を、図２７の構成に適用することができる。
【０２１７】
尚、ここでは、詳細は説明しないが、抵抗配線１５０は、図３１〜図３８で説明した方法を用いて、形成することで、線幅の細い配線構造を形成することが可能となる。
【０２１８】
また、ここでは、簡単の為に、抵抗配線が第２の方向に沿っている場合について説明したが、必ずしもこれに限ることはなく、第１の方向と第２の方向とを入れ替えても構わない。
【０２１９】
＜７．３  第７の実施形態の作用効果＞
上述した第７の実施形態によれば、配線幅の細い抵抗配線と接続されるコンタクトプラグの接触抵抗を低くするため、抵抗配線とコンタクトの接触面積を大きくしている。このため、寄生抵抗を減少させることが可能となる。また、第７の実施形態で説明した第９の配線３９及び第１０の配線４０を通る電流は安定するので、遅延を気にする必要のある抵抗素子や、電流のばらつきを気にする抵抗素子などに特に有効である。
【０２２０】
（第８の実施形態）
次に、第８の実施形態に係る半導体装置ついて説明する。第８の実施形態では、電圧発生回路１６−１の各電圧ドライバに適用可能な抵抗素子の第２〜第６の実施形態で説明した各配線のコンタクト層について説明する。尚、第８の実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第６の実施形態と同様である。従って、上述した第１〜第６の実施形態で説明した事項及び上述した第１〜第６の実施形態から容易に類推可能な事項についての説明は省略する。
【０２２１】
＜８．１  コンタクトプラグの形状＞
図４４を用いて、第８の実施形態に係るコンタクト層について説明する。図４４は、第８の実施形態に係るコンタクト層の基本的な構成を模式的に示した断面図である。
【０２２２】
図４４に示すように、絶縁膜１２４上に、抵抗配線１５１が形成されている。抵抗配線１５１は、第１の方向に沿って平行に配置される。また、抵抗配線１５１及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つ抵抗配線１２５の端部上に、コンタクトプラグ１５２が形成されている。そして、コンタクトプラグ１５２上には、コンタクト配線１５３が形成されている。そして、コンタクト配線１５３上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。上述した抵抗配線１５１は、第２〜第６の実施形態で説明した各抵抗配線である。
【０２２３】
尚、コンタクトプラグ１５２のみによって、互いに隣接する抵抗配線１５１は接続されるので、コンタクトプラグ１５２上にコンタクト配線１５３を形成しなくても良い。
【０２２４】
また、図４５を用いて、第８の実施形態に係るコンタクト層について説明する。図４５は、第８の実施形態に係るコンタクト層の基本的な構成を模式的に示した断面図である。
【０２２５】
また、図４５に示すように、絶縁膜１２４上に、コンタクト配線１５４が形成されている。また、コンタクト配線１５４及び絶縁膜１２４上には、絶縁膜１２６が形成されている。そして、絶縁膜１２６内且つコンタクト配線１３０上に、コンタクトプラグ１５５が形成されている。そして、絶縁膜１２６及びコンタクトプラグ１５５上には、二つの抵抗配線１５６が形成されている。抵抗配線１５６は、第２〜第６の実施形態で説明した各抵抗配線である。そして、抵抗配線１５６上及び絶縁膜１２６上には、絶縁膜１２９が形成されている。
【０２２６】
また、コンタクトプラグ１５５のみによって、互いに隣接する抵抗配線１５６は接続されるので、コンタクト配線１５４を形成しなくても良い。
【０２２７】
＜８．２  第８の実施形態の作用効果＞
上述した第８の実施形態では、コンタクトプラグに、側壁加工で形成される２本の抵抗を接続させている。その結果、第１〜第６の実施形態で説明したコンタクトプラグと比較してコンタクトプラグの抵抗の影響を大きく減少させることが可能となる。また、側壁加工による抵抗配線の幅は細いが、抵抗配線の配線幅より大きいサイズのコンタクトプラグになる。このため、リソグラフィの面でも、マージができるというメリットがある。
【０２２８】
（変形例等）
尚、上述した各実施形態は、それぞれを組み合わせて用いることが可能である。つまり、電圧発生回路１６−１として用いられる抵抗素子は、上述した各実施形態を組み合わせて用いることが可能である。  
また、第１の実施形態において、第２の方向で、電荷蓄積膜１０３がメモリセルトランジスタＭＴ毎に分断されているが、これに限らず、第２の方向に沿ったメモリセルトランジスタＭＴ同士で接続されていても良い。  
また、各絶縁膜、及び金属膜等の形成方法はどのようなものでも構わない。また、各絶縁膜、及び金属膜等の材料は、上述した機能を実現できるものであれば、どのようなものでも適用可能である。  
また、上述した各抵抗配線の延伸する方向は第１及び第２のどちらでもかまわない。  
また、抵抗配線を形成する際にＲＩＥを用いて抵抗配線を加工すれば、配線幅のばらつきを抑えることができ、抵抗値のばらつきも少なくすることができるので好ましい。  
また、上述した電圧発生回路１６−１は、チャージポンプを有していても良い。  
また、第１の実施形態において、電荷蓄積層として、シリコン窒化膜を用いた構成に付いて説明したが、必ずしもこれに限らず、電荷を蓄積できるものであれば種々変更可能である。
【０２２９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０２３０】
１０…ＮＡＮＤ型フラッシュメモリ、      １１…メモリセルアレイ
１２…カラムデコーダ、      １３…データ入出力バッファ
１４…データ入出力端子、    １５…ロウデコーダ
１６…制御回路、  １６−１…電圧発生回路、  
１６―１ａ〜１６−１ｆ…電圧ドライバ、    １７…制御信号入力端子
１８…ソース線制御回路、    １９…ウェル制御回路
２０…三次元構造のＮＡＮＤ型フラッシュメモリ
２１…比較器、    ２２．２３…抵抗素子、  ２４…トランジスタ、  
３１〜４０…抵抗素子の配線、  ５０…メモリセルトランジスタ形成領域
５１…バックゲート制御回路、  １００…半導体基板、    １０１…不純物拡散層
１０２…トンネル絶縁膜、    １０２…絶縁膜、    １０３…電荷蓄積膜
１０４…絶縁膜、    １０５…電極膜、    １０６…層間絶縁膜
１０７…コンタクトプラグ、    １０８…配線層、    １１０…コンタクトプラグ
１１１…コンタクト配線、    １１２…絶縁膜、    １１２ａ…パタン
１１２ｂ…パタン、    １１２ｃ…端部、    １１２ｄ…端部
１１２ｅ…パタン、    １１２ｆ…パタン、    １１３…絶縁膜
１１３ａ…芯材パタン、    １１３ｂ…芯材パタン、    １１４…側壁膜
１１４ａ…側壁パタン、    １１４ｂ…側壁膜パタン、    １１５…絶縁膜
１１６ａ…コンタクトホール、    １１６ｂ…コンタクトホール
１１７…金属膜、    １１８…素子分離絶縁膜、    １１９…素子分離絶縁膜
１２０…抵抗配線、    １２１…コンタクトプラグ、    １２２…コンタクト配線
１２３…絶縁膜、    １２４…絶縁膜、    １２５…抵抗配線
１２６…絶縁膜、    １２７…コンタクトプラグ、    １２８…コンタクト配線
１２９…絶縁膜、    １３０…コンタクト配線、    １３１…コンタクトプラグ
１３２…抵抗配線、    １３３…抵抗配線、    １３３ａ…パタン
１３３ｂ…端部、    １３３．１３８…抵抗配線、    １３４…コンタクトプラグ
１３４ａ…コンタクトホール、    １３５…コンタクト配線
１３６…コンタクト配線、    １３７…コンタクトプラグ、    １３８…抵抗配線
１３９…抵抗配線、    １３９．１４４…抵抗配線、    １４０…コンタクトプラグ
１４１…コンタクト配線、    １４２…コンタクト配線、  
１４３…コンタクトプラグ、    １４４…抵抗配線、    １４５…抵抗配線
１４６…コンタクトプラグ、    １４７…コンタクト配線、  
１４８…コンタクト配線、    １４９…コンタクトプラグ、    １５０…抵抗配線
１５１…抵抗配線、    １５２…コンタクトプラグ、    １５３…コンタクト配線
１５４…コンタクト配線、    １５５…コンタクトプラグ
１５６…抵抗配線、    １５７…金属膜、    １５８…絶縁膜
１５９…芯材パタン、    １６０…側壁膜、    １６０ａ…側壁パタン
２００…半導体基板、    ２０１…絶縁層、    ２０２…ポリシリコン膜
２０３…絶縁層、    ２０４…電極層、    ２０５…電極層
２０６…中間絶縁層、    ２０７…電荷蓄積層、    ２０７ｂ…電荷蓄積領域
２０８…トンネル絶縁層、    ２０９…シリコンピラー
２１０…接続部材、    ２１１…Ｕ字シリコン部材、    ２１２…絶縁層
２１３…導電層、    ２１４…絶縁層、    ２１５…ゲート絶縁層
２１６…シリコンピラー、    ２１７…絶縁層、    ２１８…絶縁層
２２０…Ｕ字ピラー、    ２２１…メモリトランジスタ、  
２２２…ダミーメモリトランジスタ、    ２２３…選択トランジスタ
２２４…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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