(57)【要約】【課題】加工性が良く簡素な工程で集積回路とMEMS素子をワンチップとした半導体装置を製造することにより、半導体装置の消費電力、ノイズ、及び製造コストを低減するとともに歩止まりと信頼性を向上する。【解決手段】半導体装置の製造方法が、シリコン基板の第１の主面に第１のマスク層を形成し、第２の主面に第２のマスク層を形成するステップと、第１のマスク層と第２のマスク層を、フォトリソグラフィーにより同時にパターニングするステップと、第１のマスク層をパターニングすることにより露出したシリコン基板の第１の主面を酸化して第１のシリコン酸化層を形成し、第２のマスク層をパターニングすることにより露出したシリコン基板の第２の主面を酸化して第２のシリコン酸化層を形成するステップと、第２のシリコン酸化層をマスクとして、シリコン基板の第２の主面に処理を行うステップと、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板の第１の主面に第１のマスク層を形成し、第２の主面に第２のマスク層を形成するステップと、
前記第１のマスク層と前記第２のマスク層を、フォトリソグラフィーにより同時にパターニングするステップと、
前記第１のマスク層をパターニングすることにより露出した前記シリコン基板の第１の主面を酸化して第１のシリコン酸化層を形成し、前記第２のマスク層をパターニングすることにより露出した前記シリコン基板の第２の主面を酸化して第２のシリコン酸化層を形成するステップと、
前記第２のシリコン酸化層をマスクとして、前記シリコン基板の第２の主面に処理を行うステップと、
を含む半導体装置の製造方法。
【請求項２】
前記第２の主面に対する処理は、前記第２の主面側から前記シリコン基板をエッチングすることである、請求項１に記載の製造方法。
【請求項３】
前記第１のシリコン酸化膜及び第２のシリコン酸化膜層を形成した後、前記シリコン基板の第１の主面へ配線を形成するステップが更に含まれる、請求項１又は２に記載の製造方法。
【請求項４】
前記シリコン基板の両主面に対し、両面アライナーを用いて前記第１のマスク層と前記第２のマスク層との位置合わせを行う、請求項１〜３のいずれかに記載の製造方法。
【請求項５】
前記第１のマスク層と前記第２のマスク層とは同時に形成され、かつ前記第１のシリコン酸化膜層と前記第２のシリコン酸化膜層も同時に形成される、請求項１〜４のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
MEMS（Micro Electro Mechanical Systems）加工技術は、半導体微細工程技術を適用して、消費電力が低く多様な用途を有する超小型電子機械素子（MEMS素子）を製造することを可能にする。このため、MEMS加工技術は、次世代マイクロエレクトロニクスに有望な技術として期待されている。
【０００３】
一般的には、このようなMEMS素子と半導体回路素子を集積化するために、シリコン基板に半導体回路素子を形成した後に、光感光樹脂(Photo-Resist, PR) やPECVD(Plasma Enhanced Chemical Vapor Deposition) で堆積した酸化膜等を利用して半導体回路素子をマスキングする。そして、このマスキングを使用してシリコン基板の所定の領域をエッチングすることによってMEMS素子を形成し、所望のMEMS素子と半導体回路素子の集積構造を実現している。
【０００４】
図１に、従来のMEMS素子と半導体回路素子を集積化する半導体装置の製造方法の１例を示す。図１に係る半導体装置の製造方法について以下に記載する。
シリコン基板41の一方の面41aに、通常のCMOS工程により回路素子を形成し、回路素子の間をLOCOS酸化膜43により絶縁分離する。シリコン基板41の他方の面41bに、PECVD法により酸化膜45を成膜する。（図1-(a)参照）
シリコン基板41の他方の面41bにPECVDにより成膜された酸化膜45に、フォトリソグラフィーによりマスクパターンを形成する。（図1-(b)参照）
MEMS素子を形成するために、上述のPECVD法により成膜された酸化膜45に形成されたマスクパターンを用いてエッチングを行い、開口47を形成する。（図1-(c)参照）
マスクとして用いた酸化膜45をエッチングにより除去する。（図1-(d)参照）
このように、従来は、シリコン基板の一方の面に回路素子を形成した後に、他方の面でMEMS素子を加工していた。すなわち、シリコン基板の一方の面における回路素子の形成と他方の面におけるMEMS素子の形成は、別々に行われていた。
【０００５】
特許文献１には、裏面受光型固体撮像素子が記載されている。特許文献１に記載される固体撮像素子において、シリコン層の表面に集積回路構造がシリコン層の裏面に受光構造がそれぞれ別個に形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１３５７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来は、シリコン基板に集積回路を形成した後に、PECVDにより成膜された酸化膜をマスクとしてシリコン基板を加工してMEMS素子を形成していた。しかしながら、PECVDによる酸化膜の成膜では、化学量論的組成 (Chemical Stoichiometry)を制御することができないので、酸化炉(Furnace)で成長した酸化膜と比較して遥かに低密度な (Low Density) 酸化膜が堆積される。そのため、PECVDにより成膜された酸化膜は、シリコン（Si）に対して大きなエッチング選択比が取れないので、１００μｍ以上の深さでシリコンエッチングする際にマスクとして使うことができない。このため、MEMS素子を形成するために、シリコン基板に深さ１００μｍ以上の開口を形成することができなかった。
【０００８】
また、PECVDにより成膜された酸化膜をマスクとして使用して加工を行った後に、酸化膜をエッチングにより除去する際に、エッチングによりシリコン基板に形成されている集積回路を損傷するという問題を生じていた。
【０００９】
さらに、MEMS素子を形成するためにシリコン基板を加工する際に、シリコン基板に既に集積回路が形成されているので、低誘電率を有する相関絶縁膜の耐熱性の問題により、PECVDにより堆積した低密度酸化膜を高温で熱処理することで緻密化を行いエッチング選択比を大きくすることも困難であった。
【００１０】
このため、MEMSを形成する際には、厚い多結晶シリコンを堆積して、これを犠牲層として部分的に除去する方法や、ガラス基板などを用いて構造を形成し、シリコン集積回路を接合する方法が用いられている。これらの工程は、少量多品種作製が求められるMEMS分野では、コストの増加、接合界面の信頼性の問題などを生じていた。
【課題を解決するための手段】
【００１１】
この発明の第１の局面は次のように規定される。即ち、
シリコン基板の前記第１の主面に第１のマスク層を形成し、第２の主面に第２のマスク層を形成するステップと、
前記第１のマスク層と前記第２のマスク層を、フォトリソグラフィーにより同時にパターニングするステップと、
前記第１のマスク層をパターニングすることにより露出した前記シリコン基板の第１の主面を酸化して第１のシリコン酸化層を形成し、前記第２のマスク層をパターニングすることにより露出した前記シリコン基板の第２の主面を酸化して第２のシリコン酸化層を形成するステップと、
前記第２のシリコン酸化層をマスクとして、前記シリコン基板の第２の主面に処理を行うステップと、
を含む半導体装置の製造方法。
このように規定される第１の局面に記載の発明によれば、第１の主面に形成された第１のマスク層と第２の主面に形成された第２のマスク層を、フォトリソグラフィーにより同時にパターニングする。これにより、プロセス工程を簡略化することが可能となり、その結果として、製造コストを低減するとともにシリコン基板の汚染と損傷を低減することができる。
【００１２】
この発明の第２の局面は次のように規定される。即ち、
第１の局面に規定の製造方法において、前記第２の主面に対する処理は、前記第２の主面側から前記シリコン基板をエッチングすることである。
このように規定される第２の局面に記載の発明によれば、露出したシリコン基板の第２の主面を酸化して形成された第２のシリコン酸化層をマスクとして、第２の主面側からシリコン基板をエッチングする。これにより、シリコン基板と第２の酸化膜との間で高いエッチング選択比を実現することができるので、第２の酸化膜をマスクとしてシリコン基板の第２の主面を深くエッチングし、半導体装置を所望の形状を加工することが可能となる。
【００１３】
この発明の第３の局面は次のように規定される。即ち、
第１の局面又は第２の局面に規定の製造方法において、前記第１のシリコン酸化膜及び第２のシリコン酸化膜層を形成した後、前記シリコン基板の第１の主面へ配線を形成するステップが更に含まれる。
このように規定される第３の局面に記載の発明によれば、配線を形成する前に、高温環境でシリコン酸化膜を形成するので、配線をした後に高温環境を設定する必要がなくなる。これにより、配線材料が高温環境の下でマイグレーションすることを防ぎ、半導体装置の性能の低下を防止できる。
【００１４】
この発明の第４の局面は次のように規定される。即ち、
第１の局面〜第３の局面のいずれかに規定の製造方法において、前記シリコン基板の両主面に対し、両面アライナーを用いて前記第１のマスク層と前記第２のマスク層との位置合わせを行う。
このように規定される第４の局面に記載の発明によれば、両面アライナーを用いて前記第１のマスク層と前記第２のマスク層との位置合わせを行うので、第１の主面と第２の主面の間の位置合わせ精度を向上することができる。
【００１５】
この発明の第５の局面は次のように規定される。即ち、
第１の局面〜第４の局面のいずれかに規定の製造方法において、前記第１のマスク層と前記第２のマスク層とは同時に形成され、かつ前記第１のシリコン酸化膜層と前記第２のシリコン酸化膜層も同時に形成される。
このように規定される第５の局面に記載の発明によれば、第１の主面に形成された第１のマスク層と第２の主面に形成された第２のマスク層が同時に形成され、かつ第１のシリコン酸化膜層と第２のシリコン酸化膜層も同時に形成される。フォトリソグラフィーにより同時にパターニングする。これにより、プロセス工程を簡略化することが可能となり、その結果として製造コストを低減するとともにシリコン基板の汚染と損傷を低減することができる。
【発明の効果】
【００１６】
上述したように、この発明の半導体装置の製造方法によれば、プロセス工程を簡略化することが可能となり、その結果として製造コストを低減するとともにシリコン基板の汚染と損傷を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、従来の半導体装置を製造する工程を示す図である。
【図２】図２は、この発明の実施形態に係る半導体装置を製造する工程を示す図である。
【図３】図３は、この発明の実施形態に係る半導体装置を製造する工程を示す図である。
【発明を実施するための形態】
【００１８】
この発明を実施するための形態について説明する。実施形態に係る工程を図２と図３に示す。
実施形態に係る工程では、半導体基板を用いる。この半導体基板には、一般にシリコン基板1を用いる。シリコン基板1の表面1aには、ウエル領域5,6が形成され、裏面1bは研磨されている。先ず、シリコン基板1の第１の主面としての表面1aと第２の主面としての裏面1bを初期酸化して初期酸化膜10を形成する。次いで、シリコン基板1の表面1aに、能動領域（active領域形成）を形成するため、CVD法を用いてシリコン窒化膜11とTEOS(Tetraethyl orthosilicate)酸化膜12を堆積する。この際、シリコン基板1の裏面1bにも、シリコン基板1の表面1aと同時に、CVD法を用いてシリコン窒化膜11とTEOS酸化膜12を堆積する。シリコン基板1の裏面1bに堆積されるシリコン窒化膜11とTEOS酸化膜12は、後述の工程でLOCOS酸化膜を形成する際にマスクとして使用される。（以上図2-(a)参照）
【００１９】
次に、シリコン基板の表面と裏面で、両面アライナーを用いてフォトリソグラフィーを（photo-lithography）行うことにより、同時にパターニングする。すなわち、シリコン基板の表面と裏面では、MOS回路等の電子回路を形成する部分にあるTEOS酸化膜12を、BHF(Buffered Hydrofluoric Acid)液により湿式エッチングした後に 反応性イオンエッチング（RIE：Reactive Ion Etching）法で乾式エッチングして シリコン基板の表面と裏面にそれぞれ同時にパターンを形成する。（以上図2-(b)参照）
【００２０】
これにより、シリコン基板の表面では、MOS回路等の電子回路を形成する領域に能動パターン（active pattern）が形成される。なお、シリコン基板1の表面1aに残されたTEOS酸化膜12は、p型あるいは n型MOSトランジスタを形成する際に、イオン注入時のチャネルストッパ（Channel Stopper）用マスクとして使用される。また、シリコン基板の裏面では、後の工程でLOCOS酸化膜を成膜するためのマスクパターンを形成が形成される。（以上図2-(b)参照）
【００２１】
シリコン基板の表面と裏面で同時にパターニングする際に、両面アライナを用いてシリコン基板の一方の面のパターンに合わせてシリコン基板の他方の面のパターンを形成するので、シリコン基板の表面のパターンと裏面パターンの位置あわせ精度を向上することができる。また、シリコン基板の表面と裏面で、TEOS(Tetraethyl orthosilicate)酸化膜12の湿式エッチングとシリコン窒化膜11の反応性イオンエッチングをそれぞれ同時に行うことによりプロセス工程を簡略化することが可能となる。その結果として、製造コストを低減するとともに、シリコン基板の汚染と損傷を低減することができる。そして、シリコン基板の表面と裏面にパターンを形成した後に、シリコン基板の表面と裏面に保護用コーティング（PR Coating）14をする。（以上図2-(b)参照）。
【００２２】
次に、シリコン基板の表面に形成された保護用コーティング（PR Coating）14を除去する。そして、シリコン基板の表面に残されたシリコン窒化膜11とその上のTEOS酸化膜12をチャネルストッパ（Channel Stopper）用マスクとして、イオン注入を行ってシリコン基板にイオン注入領域15を形成する。このイオン注入領域15が、p型あるいは n型MOSトランジスタのドレイン領域又はソース領域となる。（図2-(c)参照）
【００２３】
次に、シリコン基板の表面と裏面の両方において、シリコン窒化膜11の上に残されたTEOS酸化膜12を除去する。（図2-(d)参照）
【００２４】
そして、シリコン基板1を高温雰囲気に置く。これにより、シリコン基板の表面と裏面の両方において、シリコン窒化膜11をマスクとしてシリコン窒化膜11に覆われずに露出している領域を熱酸化することによりLOCOS酸化膜16を形成する。（図2-(e)参照）
【００２５】
LOCOS酸化膜16を形成した後、例えば標準的なCMOS工程により、シリコン基板1にポリシリコン（poly-silicon）膜17を成膜しゲート18を形成する。そして、ゲート18を形成した後に配線19を行う。配線材料には、金属又はポリシリコン（poly-silicon）が使用される。なお、シリコン基板1の裏面には、配線工程で成膜したポリシリコン（poly-silicon）膜17と配線工程の前に堆積したTEOS酸化膜が残っている。（図3-(a)参照）
【００２６】
次に、シリコン基板の表面に保護膜20を塗布することによりシリコン基板の表面を被覆する。そして、シリコン基板の表面を保護膜20で被覆した状態で、シリコン基板の裏面のTEOS酸化膜とポリシリコン（poly-silicon）膜17をエッチングにより除去する。（図3-(b)参照）
【００２７】
TEOS酸化膜とポリシリコン（poly-silicon）膜を除去するのは、後工程で行われる深い反応性イオンエッチング（Deep-RIE）の際に、裏面に形成された保護膜22が全部エッチングされた後に、以前形成された裏面のTEOS酸化膜とポリシリコン（poly-silicon）膜と代替えして、LOCOS酸化膜16をエッチングマスク（Mask）として機能させるためである。
言い換えると、深い反応性イオンエッチング（DRIE）行う際に、裏面に成膜されたポリシリコン膜17とTEOS酸化膜が残っていることにより、エッチングレートを正確に算出して制御することが困難となり、ウェハにダメージを与えることを防止するためである。
【００２８】
ポリシリコン（Poly-silicon）膜とTEOS酸化膜を除去した後に、シリコン基板の裏面にフォトリソグラフィー（photo-lithography）を行う。これにより、裏面にあるLOCOS酸化膜16の表面を保護膜22で被覆して、第1次の深い反応性イオンエッチング（DRIE）に使用するマスクを形成する。（図3-(b)参照）
【００２９】
裏面のLOCOS酸化膜16の表面に形成された保護膜22をマスクとして、ポリシリコン（Poly-silicon）膜と裏面に残る酸化膜を除去する。(図3-(c)参照)
【００３０】
ゲート（gate）酸化膜を除去した後に、LOCOS酸化膜16の表面に形成された保護膜22(図２(c)に図示)を除去し、LOCOS酸化膜16をマスクとして深い反応性イオンエッチング（DRIE）を行う。(図3-(d)参照)
【００３１】
シリコン基板裏面のLOCOS酸化膜16をマスクとしてシリコン基板を深くエッチングしてMEMS素子のための開口25を形成する。LOCOS酸化膜16は、高温プロセスで緻密に形成されるので、シリコン基板とLOCOS酸化膜とのエッチング比を大きくすることが可能となる。エッチング比が大きいので、エッチングにより１００μｍ以上の深さの開口を形成することが可能となる。また、両面アライナーを用いて、シリコン基板の表面のパターンと裏面のLOCOS酸化膜形成用のマスクを精度良く形成しているので、シリコン基板の表面のパターンに対して高精度でシリコン基板の裏面に開口25を形成することができる。なお、ここで使用されるLOCOS酸化膜は、半導体回路の回路を配線する前に形成されているので、LOCOS酸化膜を形成する際の高温プロセスにより半導体回路を損傷することはない。(図3-(e)参照)
【００３２】
シリコン基板の表面の保護膜を除去して装置を完成する（図3-(f)参照）。図3-(f)は例として受光フォトダイオード（Photo-Diode）を備える裏面受光装置を示す。受光フォトダイオードを備える裏面受光装置の代わりに、発光フォトダイオードを備える裏面受光装置、ダイアフラム型圧電変換素子を備える裏面感応型圧電変換装置、又は、温度計測素子を備える裏面感応型温度センサを形成しても良い。
【００３３】
この発明の実施形態に係る半導体装置の製造方法では、標準的なCMOS回路作成に用いられる素子を絶縁分離するための熱酸化膜を作成する工程で、絶縁分離するための熱酸化膜とともにMEMS素子作成の際にマスクとして使用される熱酸化膜を成膜する。ポストCMOS工程でこの熱酸化膜をマスクとして使用することにより、MEMS素子の加工寸法の自由度が大きくなり、優れた性能を有するMEMS素子と集積回路をワンチップ化して半導体装置を製造することが可能になる。そして、MEMS素子と集積回路をワンチップ化することにより、MEMS素子と集積回路の間で生じるノイズと消費電力を低減することができる。また、この発明の実施形態に係る半導体装置の製造方法では、絶縁分離ための熱酸化膜とMEMS素子作成の際にマスクとして使用される熱酸化膜を同時に成膜するので、製造工程を簡素化される。これにより、製造コストを低減することが可能となるとともに、製造工程における半導体装置の汚染及び損傷を低減することにより、半導体装置の歩止まり（収率）と信頼性を向上することが可能になる。
【００３４】
この発明は、上記発明の実施の形態及び実施例の説明に何ら限定されるものではない。特許請求の範囲の記載を逸脱せず、当業者が容易に想到できる範囲で種々の変形形態もこの発明に含まれる。
【符号の説明】
【００３５】
1 シリコン基板
1a シリコン基板の表面
1b シリコン基板の裏面
5 ウエル領域
6 ウエル領域
10初期酸化膜
11 シリコン窒化膜
12 TEOS酸化膜
14 保護用コーティング
15 イオン注入領域
16 LOCOS酸化膜
17 ポリシリコン膜
18 ゲート
19 配線
20 保護膜
22 保護膜
25 開口
41 シリコン基板
41a シリコン基板の表面
41b シリコン基板の裏面
43 LOCOS酸化膜
45 CVD酸化膜
47 開口
【図１】
2013171955.tif 000003
【図２】
2013171955.tif 000004
【図３】
2013171955.tif 000005