(57)【要約】【課題】オフセット電圧をより高精度に補正すること。【解決手段】オフセット補正装置は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、オフセット補正手段により補正された信号のレベルを判定し、該判定結果を加算手段に対して出力する判定手段と、判定手段による判定結果に基づいて、オフセット補正手段を制御するオフセット補正制御手段と、判定手段による判定結果を加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備えている。【選択図】図１
2013031022.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、
前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、
前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、
前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、
前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
【請求項２】
請求項１記載のオフセット補正装置であって、
前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。
【請求項３】
請求項１又は２記載のオフセット補正装置であって、
前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。
【請求項４】
請求項１乃至３のうちいずれか１項記載のオフセット補正装置であって、
前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。
【請求項５】
請求項１乃至４のうちいずれか１項記載のオフセット補正装置であって、
前記切替手段は、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチを有する、ことを特徴とするオフセット補正装置。
【請求項６】
請求項５記載のオフセット補正装置であって、
前記切替手段は、前記加算手段に対する出力端子を強制的にｌｏｗレベルに制御するためのＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチを更に有する、ことを特徴とするオフセット補正装置。
【請求項７】
請求項１乃至６のうちいずれか１項記載のオフセット補正装置であって、
前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。
【請求項８】
請求項１乃至６記載のオフセット補正装置であって、
前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。
【請求項９】
所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、
前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、
前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、
前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、
前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、
前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
【請求項１０】
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、
前記加算された信号に対してオフセット補正を行うステップと、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、
前記判定結果に基づいて、前記オフセット補正を制御するステップと、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット電圧を高精度に補正できるオフセット補正装置、及び補正方法に関するものである。
【背景技術】
【０００２】
近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって、信号の波形が歪み、符号間干渉を引き起こすことがある。ここで、符号間干渉とは、０または１のビット値を示す信号が伝送中に他の信号に対して干渉することである。この符号間干渉によってアイ開口が小さくなり、受信側へ入力された入力信号からビット値を判定し難くなる。
【０００３】
この符号間干渉を解決する方法として、例えば、信号の波形の一部を意図的に変え、波形の歪みによって生じた近接ビットへの符号間干渉の影響を除去する、波形等化技術が知られている。また、この波形等化技術の一つとして、入力信号の波形からその入力信号が示すビット値を判定し、その判定結果を帰還して、次に受信側へ入力される入力信号から既に受信した信号の影響を除去する判定帰還型等化が知られている。
【０００４】
近年の微細プロセスにおいては、精度のばらつきによる誤差が顕著になっている。この誤差による影響で、例えば、差動の入力信号が０（Ｖ）である場合でも、出力信号が０（Ｖ）にならないオフセット電圧が生じることがある。このオフセット電圧には、例えば、システマティックオフセットとランダムオフセットとがある。前者のシステマティックオフセットは、回路やレイアウト自体に起因し、後者のランダムオフセット電圧は、半導体製造プロセスに起因するトランジスタの精度のばらつきが主原因となっている。
【０００５】
ここで、判定帰還型等化を高速通信のアナログフロントエンドに適用した場合、このようなオフセット電圧があるとアイ開口の時間マージンや電圧マージンが小さくなりエラーレートが悪化することとなる。
【０００６】
そこで、上記のようなオフセット電圧によるエラーレート悪化を改善するためのオフセット補正回路を備えた補正装置が知られている（例えば、特許文献１及び２参照）。オフセット補正回路を用いる事でアイ開口のマージンを大きくすることができ、エラーレートが改善される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２２５０１８号公報
【特許文献２】特表２００７−５１５１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１及び２に示す補正装置においては、すでに受信し判定した信号を帰還しているため、その判定結果によって帰還先の回路の特性が変化することとなる。このため、オフセット電圧のばらつきの量を正確に検出できずその誤差が残存し、エラーレートが悪化する虞がある。
【０００９】
本発明は、このような問題点を解決するためになされたものであり、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することを主たる目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置である。
【００１１】
他方、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置であってもよい。
【００１２】
また、上記目的を達成するための本発明の一態様は、所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、前記加算された信号に対してオフセット補正を行うステップと、前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、前記判定結果に基づいて、前記オフセット補正を制御するステップと、前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法であってもよい。
【発明の効果】
【００１３】
本発明によれば、オフセット電圧をより高精度に補正できるオフセット補正装置、及び補正方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。
【図２】加算部、オフセット補正部、及びスイッチ部の回路構成の一例を示す回路図である。
【図３】スイッチ部の回路構成の一例を示す図である。
【図４】スイッチ部の回路構成の一例を示す図である。
【図５】スイッチ部の回路構成の一例を示す図である。
【図６】本発明の実施の形態２に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態１に係るオフセット補正装置１は、加算部２と、オフセット補正部３と、判定部４と、データ保持部５と、オフセット補正制御部６と、スイッチ部７と、を備えている。
【００１６】
加算部２は、加算手段の一具体例であり、所定の入力信号と、データ保持部５からスイッチ部７を介して入力された信号（Ｎビット前までに加算部２に入力された入力信号に対する判定部４の判定結果に応じた信号）と、を加算する。加算部２にはオフセット補正部３が接続されており、加算部２は、この加算した信号をオフセット補正部３に対して出力する。
【００１７】
オフセット補正部３は、オフセット補正手段の一具体例であり、加算部２からの入力信号にオフセット補正制御部６からのオフセット補正信号（オフセット補正電圧）Ｄｏｓｔを加算することで、オフセット補正を行う。オフセット補正部３には判定部４が接続されており、オフセット補正部３はこの加算された信号を判定部４に対して出力する。
【００１８】
判定部４は、判定手段の一具体例であり、クロック信号ＣＬＫの立ち上がりタイミングに従って、オフセット補正部３から出力された信号のレベルを判定する。判定部４には、データ保持部５及びオフセット補正制御部６が接続されており、判定部４は判定結果を示す信号をデータ保持部５及びオフセット補正制御部６に対して出力する。
【００１９】
オフセット補正制御部６は、オフセット補正制御手段の一具体例であり、判定部４から出力された信号に基づいてオフセット電圧を検出し、検出したオフセット電圧に応じて、オフセット補正部３に対してオフセット制御信号を出力して、オフセット補正部３を制御する。
【００２０】
データ保持部５は、データ保持手段の一具体例であり、判定部４から出力された判定結果の信号をＮビット分保持し、保持した信号をスイッチ部７に対して出力する。
【００２１】
スイッチ部７は、切替手段の一具体例であり、オフセット補正制御部６からの制御信号Ｄｓｗｔに応じてデータ保持部５から加算部２への出力信号を、遮断するか又は通過させるかの切替えを制御する。スイッチ部７は、例えば、オフセット補正部３を調整する場合、データ保持部５から加算部２への出力信号を遮断することで、加算部２の入力差動対両方をｌｏｗレベルにする。また、スイッチ部７は、オフセット補正部３を調整しない場合、データ保持部５からの出力信号を加算部２に対してそのまま通過させる。なお、本実施の形態１において、オフセット補正部３は加算部２の後段に配置されているが、これに限らず、例えば、オフセット補正部３を加算部２の前段や判定部４の後段に配置してもよい。
【００２２】
図２は、加算部、オフセット補正部、及びスイッチ部の回路構成の一例を示す回路図である。スイッチ部７は、例えば、複数のＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチ７１で構成されている。また、加算部２及びオフセット補正部３は、例えば、電流積分型の加算回路で構成されている。
【００２３】
次に、オフセット補正部３がオフセット電圧を補正する際の補正方法について、詳細に説明する。加算部２は、クロック信号ＣＬＫの立ち上がりのタイミングから立ち下がりのタイミングまでの間、入力信号を積分し、積分した入力信号をオフセット補正部３に対して出力する。また、加算部２は、クロック信号ＣＬＫの立ち下がりのタイミングから立ち上がりのタイミングまでの間、出力差動対を電源電圧までプリチャージする。
【００２４】
オフセット補正部３は、クロック信号ＣＬＫの立ち上がりのタイミングから立ち下がりのタイミングまで間、加算部２の出力差動対に対してオフセット補正電圧を加算する。ここで、オフセット補正量（加算するオフセット補正電圧）は、加算部２及び判定部４において発生するオフセット電圧に基づいて決定される。また、オフセット補正量は、電源電圧に基づいて決定され、その符号は加算部２の出力差動対のトランジスタに入力される信号に基づいて決定される。さらに、電源の電流値及び符号は、オフセット補正制御部６によって制御される。
【００２５】
オフセット補正前において、オフセット補正部３の電源はオフ状態となっている。このとき、判定部４は、加算部２や判定部４自身のオフセット電圧に基づいて、その判定結果をｈｉｇｈレベル又はｌｏｗレベルに決定する。判定部４は、例えば、オフセット電圧と予め設定された所定電圧とを比較し、オフセット電圧が第１所定電圧（Ｖ１）以上のときはｈｉｇｈレベルとし、オフセット電圧が第２所定電圧（−Ｖ１）以下のときはｌｏｗレベルとして決定する。
【００２６】
データ保持部５は、このｈｉｇｈ又はｌｏｗレベルの判定結果をデータとして保持し、保持したデータをスイッチ部７に対して出力する。
【００２７】
スイッチ部７は、オフセット補正時において、オフセット補正制御部６からのｈｉｇｈレベルの制御信号Ｄｓｗtに応じて、データ保持部５から加算部２への出力信号を遮断する。これにより、加算部２の差動対両方からｌｏｗレベルが出力される。このため、判定部４の判定結果にかかわらず加算部２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。
【００２８】
オフセット補正制御部６は、判定部４の判定結果がｈｉｇｈレベルの場合、オフセット補正部３が発生する電圧がマイナス方向へ大きくなるようにオフセット補正部３の電流値及びその符号を制御する。ここで、オフセット補正部３が発生する電圧がマイナスとは、判定部４の判定結果がｌｏｗレベルになるようにオフセット補正部３を制御することである。
【００２９】
オフセット補正制御部６は、オフセット補正部３の電流値及びその符号の制御が終了すると、そのときの設定値を用いて判定された判定部４の判定結果に基づいて、オフセット補正部３を再度調整する。オフセット補正制御部６は、これら処理を繰り返すことで、オフセット補正部３のオフセット電圧が０（Ｖ）付近となる電源の電流値及び符号を算出する。オフセット補正制御部６は、判定部４の判定結果がｌｏｗレベルの場合、上記ｈｉｇｈレベルの場合と同様に、オフセット補正部３が発生する電圧がプラス方向に大きくなるように、オフセット補正部３の電流値及びその符号を制御する。
【００３０】
ここで、スイッチ部７をオフ状態にしただけでは、スイッチ部７の出力端子にフローティング電圧が生じる可能性がある。この問題を解決するために、スイッチ部７は、ＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチ７２を更に有し（図３）、スイッチ部７がオフ状態の場合にはスイッチ部７の出力端子が強制的にｌｏｗに制御されるように構成されてもよい。
【００３１】
また、スイッチ部７は入力端子を切り替えるセレクタ機能（セレクタ部）を有する構成であっても良い（図４）。なお、制御信号Ｄｓｗｔ１及びＤｓｗt２は、オフセット調整時において、両方ともｈｉｇｈレベルとなる。一方、制御信号Ｄｓｗｔ１及びＤｓｗt２は、オフセット調整時以外の時において、ｉｎ側に入力された信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗｔ２がｈｉｇｈレベルとなる。同様に、ｉｎ側に入力された信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。
【００３２】
さらに、スイッチ部７は、スイッチ部７がオフ状態の場合には出力端子が強制的にｌｏｗレベルに制御され、かつ、入力端子を切替えるセレクタ機能を有する構成であってもよい（図５）。
【００３３】
この場合、制御信号Ｄｓｗｔ１、Ｄｓｗｔ２、及びＤｓｗｔ３は、オフセット調整時において、全てｈｉｇｈレベルとなり、オフセット調整時以外においては、制御信号Ｄｓｗｔ３が常にｌｏｗレベルとなる。ｉｎ側の入力信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗｔ２がｈｉｇｈレベルとなる。また、ｉｎｂ側の入力信号をｏｕｔ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。
【００３４】
同様に、ｉｎ側の入力信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｈｉｇｈレベルとなり、制御信号Ｄｓｗｔ２がｌｏｗレベルとなる。また、ｉｎｂ側の入力信号をｏｕｔｂ側に出力させたいときは、制御信号Ｄｓｗｔ１がｌｏｗレベルとなり、制御信号Ｄｓｗt２がｈｉｇｈレベルとなる。
【００３５】
なお、本実施の形態１において、１相構成の場合について説明したが、これに限らず、例えば、複数相の構成としてもよい。複数相として構成した場合、上記実施の形態１に係るデータ保持部５は複数相用の構成に変更される。また、各回路は上記の動作を満たす回路であればこれに限らないものとする。
【００３６】
以上、本実施の形態１に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部７はデータ保持部５からの加算部２への出力信号を遮断する。これにより、加算部２の差動対両方からｌｏｗレベルが出力され、判定部４の判定結果にかかわらず加算部２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。
【００３７】
実施の形態２．
図６は、本発明の実施の形態２に係るオフセット補正装置の概略的なシステム構成を示すブロック図である。本実施の形態２に係るオフセット補正装置２０は、演算部２１と、加算部２２と、判定部２３と、データ処理部２４と、スイッチ部２５と、制御部２６と、を備えている。
【００３８】
演算部２１は、演算手段の一具体例であり、入力される入力信号（入力波形）と、スイッチ部２５を介して入力された信号（出力波形）（Ｎビット前までに演算部２１に入力された入力信号に対する判定部２３の判定結果に応じた信号）と、に基づいて、所定の演算処理を行い、その演算結果を出力する。演算部２１には加算部２２が接続されており、演算結果を加算部２２に対して出力する。
【００３９】
加算部２２は、加算手段の一具体例であり、演算部２１から出力された演算結果の信号に、制御信号に応じて生成した信号を加算する。加算部２２には判定部２３が接続されており、加算部２２はこの加算した信号を判定部２３に対して出力する。
【００４０】
判定部２３は、判定手段の一具体例であり、加算部２２からの出力信号に基づいて判定処理を行う。判定部２３には制御部２６及びデータ処理部２４が接続されており、判定部２３は、この判定処理した判定結果の信号を制御部２６及びデータ処理部２４に対して出力する。
【００４１】
制御部２６は、制御手段の一具体例であり、判定部２３からの出力信号に応じて制御信号を調整する。制御部２６には加算部２２及びスイッチ部２５が接続されており、制御部２６は調整した制御信号を加算部２２及びスイッチ部２５に対して出力する。
【００４２】
データ処理部２４は、データ処理手段の一具体例であり、判定部２３からの出力信号に対して所定のデータ処理を行なう。データ処理部２４にはスイッチ部２５が接続されおり、データ処理部２４は、そのデータ処理したデータをスイッチ部２５に対して出力する。
【００４３】
スイッチ部２５は、切替手段の一具体例であり、制御信号Ｄｓｗｔに応じてデータ処理部２４からの出力信号を通過させるか遮断するかを制御する。
【００４４】
例えば、スイッチ部２５は、制御部２６により調整された制御信号Ｄｓｗｔに応じて、データ処理部２４からの出力信号を遮断するように制御する。一方、スイッチ部２５は、それ以外の時には、データ処理部２４からの出力信号を通過させるように制御する。
【００４５】
以上、本実施の形態２に係るオフセット補正装置によれば、オフセット補正時おいて、スイッチ部７はデータ処理部２４からの演算部２への出力信号を遮断する。これにより、演算部２１の差動対両方からｌｏｗが出力され、判定部２３の判定結果にかかわらず加算部２２の動作は一定となり、オフセット電圧のばらつきを抑えることができる。すなわち、オフセット電圧をより高精度に補正でき、エラーレートを改善することができる。
【００４６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００４７】
また、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、例えば、加算部２、オフセット補正部３、判定部４、データ保持部５、オフセット補正制御部６、及びスイッチ部７が行う処理を、ＣＰＵにコンピュータプログラムを実行させることにより実現することも可能である。
【００４８】
プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ）を含む。
【００４９】
また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００５０】
さらに、上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００５１】
（付記１）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算する加算手段と、
前記加算手段により加算された信号に対してオフセット補正を行うオフセット補正手段と、
前記オフセット補正手段により補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する判定手段と、
前記判定手段による前記判定結果に基づいて、前記オフセット補正手段を制御するオフセット補正制御手段と、
前記判定手段による前記判定結果を前記加算手段に対して出力させる場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
（付記２）
（付記１）記載のオフセット補正装置であって、
前記切替手段は、前記オフセット補正時において、前記加算手段に対する前記判定手段からの判定結果を遮断する、ことを特徴とするオフセット補正装置。
（付記３）
（付記１）又は（付記２）記載のオフセット補正装置であって、
前記オフセット補正制御手段は、前記判定手段の判定結果に基づいて、オフセット電圧が小さくなるように、前記オフセット補正手段を制御する、ことを特徴とするオフセット補正装置。
（付記４）
（付記１）乃至（付記３）のうちいずれか記載のオフセット補正装置であって、
前記加算手段は、電流積分型の加算回路を有する、ことを特徴とするオフセット補正装置。
（付記５）
（付記１）乃至（付記４）のうちいずれか記載のオフセット補正装置であって、
前記切替手段は、ＰＭＯＳ（positive channel Metal Oxide Semiconductor）スイッチを有する、ことを特徴とするオフセット補正装置。
（付記６）
（付記５）記載のオフセット補正装置であって、
前記切替手段は、前記加算手段に対する出力端子を強制的にｌｏｗレベルに制御するためのＮＭＯＳ（negative channel Metal Oxide Semiconductor）スイッチを更に有する、ことを特徴とするオフセット補正装置。
（付記７）
（付記１）乃至（付記６）のうちいずれか記載のオフセット補正装置であって、
前記切替手段は、前記判定手段から信号が入力される入力端子を切り替えるセレクタ部を有する、ことを特徴とするオフセット補正装置。
（付記８）
（付記１）乃至（付記６）記載のオフセット補正装置であって、
前記判定手段による判定結果を保持し、前記切替手段を介して前記加算手段に対して出力するデータ保持手段を更に備える、ことを特徴とするオフセット補正装置。
（付記９）
所定の入力信号と、所定ビット前に入力された入力信号に応じた信号と、に基づいて所定の演算処理を行う演算手段と、
前記演算手段により演算処理された信号に、入力される制御信号に応じて生成した信号を加算する加算手段と、
前記加算手段により加算された信号のレベルを判定し、該判定結果を前記演算手段に対して出力する判定手段と、
前記判定手段による判定結果に応じて前記加算手段に対して前記制御信号を出力する制御手段と、
前記判定手段による判定結果に対して所定のデータ処理を行うデータ処理手段と、
前記データ処理手段によりデータ処理された信号を前記加算手段に出力する場合と遮断する場合とに切替える切替手段と、を備える、ことを特徴とするオフセット補正装置。
（付記１０）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算するステップと、
前記加算された信号に対してオフセット補正を行うステップと、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力するステップと、
前記判定結果に基づいて、前記オフセット補正を制御するステップと、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替えるステップと、を含む、ことを特徴とするオフセット補正装置の補正方法。
（付記１１）
所定の入力信号と、所定ビット前に入力された入力信号に基づいた信号と、を加算手段により加算する処理と、
前記加算された信号に対してオフセット補正を行う処理と、
前記補正された信号のレベルを判定し、該判定結果を前記加算手段に対して出力する処理と、
前記判定結果に基づいて、前記オフセット補正を制御する処理と、
前記判定結果を前記加算手段に対して出力する場合と遮断する場合とに切替える処理と、をコンピュータに実行させる、ことを特徴とするオフセット補正装置のプログラム。
【符号の説明】
【００５２】
１    オフセット補正装置
２    加算部
３    オフセット補正部
４    判定部
５    データ保持部
６    オフセット補正制御部
７    スイッチ部
２０    オフセット補正装置
２１    演算部
２２    加算部
２３    判定部
２４    データ処理部
２５    スイッチ部
２６    制御部
【図１】
2013031022.tif 000003
【図２】
2013031022.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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