(57)【要約】【課題】微少なジッタを検出可能なＰＬＬクロック発生回路を提供する。【解決手段】基準クロックと出力クロックに基づいた位相比較用信号との位相差を検出する位相検出器を備え、検出された位相差に基づいて出力クロックの周波数を制御するＰＬＬクロック発生回路であって、検出された位相差に対応する幅のパルスを伸張するパルス幅伸張回路と、パルス幅伸張回路が出力するパルスを検出し、所定の条件を満たした場合にジッタ検出信号を出力するジッタ判定回路と、を有するジッタ監視回路を備えたＰＬＬクロック発生回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックと出力クロックに基づいた位相比較用信号との位相差を検出する位相検出器を備え、検出された前記位相差に基づいて前記出力クロックの周波数を制御するＰＬＬクロック発生回路であって、
検出された前記位相差に対応する幅のパルスを伸張するパルス幅伸張回路と、
前記パルス幅伸張回路が出力するパルスを検出し、所定の条件を満たした場合にジッタ検出信号を出力するジッタ判定回路と、を有するジッタ監視回路を備えたことを特徴とするＰＬＬクロック発生回路。
【請求項２】
検出された前記位相差に基づいて前記出力クロックのロック状態を検出するロック検出器をさらに備え、
前記ジッタ監視回路は、ロック状態において動作することを特徴とする請求項１に記載のＰＬＬクロック発生回路。
【請求項３】
前記ジッタ監視回路は、検出された前記位相差に対応する幅が所定値以下の場合、そのパルスを削除するパルス除去回路をさらに有し、
前記パルス幅伸張回路は、前記パルス除去回路が出力するパルスを伸張することを特徴とする請求項１または２に記載のＰＬＬクロック発生回路。
【請求項４】
前記ジッタ判定回路における所定の条件は、前記パルス幅伸張回路が出力するパルスのカウント値が設定値以上になった場合であることを特徴とする請求項１〜３のいずれか１項に記載のＰＬＬクロック発生回路。
【請求項５】
前記基準クロックと前記位相比較用信号との位相差を検出する補助位相検出器と、
前記位相検出器により検出された位相差と前記補助位相検出器により検出された位相差との相違を示すパルスを生成し、生成されたパルスを伸張したパルスに基づいて前記位相検出器および前記補助位相検出器の動作検査を行なう位相検出器チェック回路と、をさらに備えたことを特徴とする請求項１〜４のいずれか１項に記載のＰＬＬクロック発生回路。
【請求項６】
前記ジッタ監視回路は、前記位相検出器および前記補助位相検出器のいずれかにより検出された前記位相差に対応する幅のパルスに基づいて動作を行なうことを特徴とする請求項５に記載のＰＬＬクロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生回路に関し、特に、機能安全に高い水準が求められるフィールド機器に好適なクロック発生回路に関する。
【背景技術】
【０００２】
クロックを発生させる回路として、ＰＬＬ（Phase Locked Loop：位相同期回路）を利用したクロック発生回路が広く用いられている。図１２は、従来の一般的なＰＬＬクロック発生回路の構成例を示すブロック図である。
【０００３】
本図に示すように、従来のＰＬＬクロック発生回路３００は、位相検出器３１０、チャージポンプ３２０、ローパスフィルタ３３０、電圧制御発振器３４０、分周器３５０を備えており、水晶振動子等から所定周波数の基準クロックを入力し、所望の周波数の出力クロックを発生させる。
【０００４】
位相検出器３１０は、基準クロックと、分周器３５０が出力する位相比較用信号との位相を比較し、位相差が生じている場合、進み遅れ関係に基づいてｕｐ信号、ｄｏｗｎ信号を出力する。具体的には、位相比較用信号が遅れている場合はｕｐ信号を出力し、位相比較用信号が進んでいる場合はｄｏｗｎ信号を出力する。チャージポンプ３２０は、ｕｐ信号、ｄｏｗｎ信号を電流に変換し、ローパスフィルタ３３０に出力する。
【０００５】
ローパスフィルタ３３０は、チャージポンプ３２０のリプルを含んだ直流信号を平均化し、交流成分の少ない直流信号に変換し電圧制御発振器３４０に出力する。電圧制御発振器３４０は、入力された電圧で出力周波数を制御する可変周波数発振回路である。電圧制御発振器３４０と位相検出器３１０との間に設けられた分周器３５０は、出力クロックを分周して位相比較用信号を出力する。これにより、出力クロックは、基準クロックを分周数倍した周波数に同期することになる。
【０００６】
本例のＰＬＬクロック発生回路３００では、出力クロックのロック／アンロックを判定して、ロック信号ＤＯＵＴを出力するロック検出器３７０を付加している。ロック検出器３７０は、論理和（ＯＲ）回路３６０を介して、ｕｐ信号、ｄｏｗｎ信号を入力し、積分あるいはカウント等することによりロック／アンロックを判定する。判定結果を示すロック信号ＤＯＵＴは、出力クロックを受けて動作する回路ブロックのイネーブル信号等として用いられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２２２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
出力クロックが所望の周波数で安定すると、ロック検出器３７０によりロック状態と判定される。しかしながら、ロック状態であっても、アンロック状態と判定されないまでも、装置の軽微な不備や環境の影響等により微少なジッタが生じる場合がある。
【０００９】
一般に、このような微少なジッタは問題とされず、また、直接的に監視することは行なわれていないが、例えば、高い安全性が要求されるフィールド機器に用いるＰＬＬクロック発生回路においては、ロック状態におけるクロックの微少なジッタを検出することができれば、測定精度の低下や動作不具合を事前に防止することができるようになるため、機能安全性が向上することになり好ましい。
【００１０】
そこで、本発明は、微少なジッタを検出可能なＰＬＬクロック発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明によれば、基準クロックと出力クロックに基づいた位相比較用信号との位相差を検出する位相検出器を備え、検出された前記位相差に基づいて前記出力クロックの周波数を制御するＰＬＬクロック発生回路であって、検出された前記位相差に対応する幅のパルスを伸張するパルス幅伸張回路と、前記パルス幅伸張回路が出力するパルスを検出し、所定の条件を満たした場合にジッタ検出信号を出力するジッタ判定回路と、を有するジッタ監視回路を備えたことを特徴とするＰＬＬクロック発生回路が提供される。
ここで、検出された前記位相差に基づいて前記出力クロックのロック状態を検出するロック検出器をさらに備え、前記ジッタ監視回路は、ロック状態において動作することができる。
また、前記ジッタ監視回路は、検出された前記位相差に対応する幅が所定値以下の場合、そのパルスを削除するパルス除去回路をさらに有し、前記パルス幅伸張回路は、前記パルス除去回路が出力するパルスを伸張することができる。
また、前記ジッタ判定回路における所定の条件は、前記パルス幅伸張回路が出力するパルスのカウント値が設定値以上になった場合とすることができる。
また、前記基準クロックと前記位相比較用信号との位相差を検出する補助位相検出器と、前記位相検出器により検出された位相差と前記補助位相検出器により検出された位相差との相違を示すパルスを生成し、生成されたパルスを伸張したパルスに基づいて前記位相検出器および前記補助位相検出器の動作検査を行なう位相検出器チェック回路と、をさらに備えることができる。
このとき、前記ジッタ監視回路は、前記位相検出器および前記補助位相検出器のいずれかにより検出された前記位相差に対応する幅のパルスに基づいて動作を行なうことができる。
【発明の効果】
【００１２】
本発明によれば、微少なジッタを検出可能なＰＬＬクロック発生回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係るＰＬＬクロック発生回路の構成を示すブロック図である。
【図２】位相検出器とチャージポンプの具体的構成例を示す回路図である。
【図３】ジッタ監視回路の構成例を示すブロック図である。
【図４】パルス除去回路とパルス幅伸張回路の構成例を示すブロック図である。
【図５】位相検出器チェック回路の構成例を示すブロック図である。
【図６】ジッタ監視回路の動作例について説明するタイミング図である。
【図７】位相検出器チェック回路の動作例について説明するタイミング図である。
【図８】本実施形態に係るＰＬＬクロック発生回路の別構成を示すブロック図である。
【図９】本実施形態に係るＰＬＬクロック発生回路の別構成を示すブロック図である。
【図１０】本発明をＤＬＬ回路に適用した構成を示すブロック図である。
【図１１】可変パルス幅伸張回路を示すブロック図である。
【図１２】従来のＰＬＬクロック発生回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るＰＬＬクロック発生回路の構成を示すブロック図である。本図に示すように、本実施形態に係るＰＬＬクロック発生回路１００は、位相検出器１１０、チャージポンプ１２０、ローパスフィルタ１３０、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１４０、分周器１５０、論理和（ＯＲ）回路１６０、ロック検出器１７０、補助位相検出器１８０、ジッタ監視回路２００、位相検出器チェック回路２１０を備えており、水晶振動子等から所定周波数の基準クロックを入力し、所望の周波数の出力クロックを発生させる。
【００１５】
出力クロック生成の基本的なブロックである位相検出器１１０、チャージポンプ１２０、ローパスフィルタ１３０、電圧制御発振器１４０、分周器１５０は、従来と同様である。
【００１６】
すなわち、位相検出器１１０は、基準クロックと、分周器１５０が出力する位相比較用信号との位相を比較し、位相差が生じている場合、進み遅れ関係に基づいてｕｐ信号、ｄｏｗｎ信号を出力する。具体的には、位相比較用信号が遅れている場合はｕｐ信号を出力し、位相比較用信号が進んでいる場合はｄｏｗｎ信号を出力する。チャージポンプ１２０は、ｕｐ信号、ｄｏｗｎ信号を電流に変換しローパスフィルタ１３０に出力する。
【００１７】
図２は、位相検出器１１０とチャージポンプ１２０の具体的構成例を示す回路図である。本図に示すように、位相検出器１１０は、基準クロック、位相比較信号を、Ｄ端子入力が「１」に固定されたＤラッチＱａ、ＤラッチＱｂのクロックＣＫ端子にそれぞれ入力し、ＤラッチＱａの出力をｕｐ信号とし、ＤラッチＱｂの出力をｄｏｗｎ信号としている。
【００１８】
このため、位相比較信号の立ち上がりタイミングが遅れておれば、ｕｐ信号が先に出力され、位相比較信号の立ち上がりタイミングが進んでおれば、ｄｏｗｎ信号が先に出力される。また、位相比較信号と基準クロックの立ち上がりタイミングが等しくなれば、ｕｐ信号とｄｏｗｎ信号とは同時に出力される。ｕｐ信号とｄｏｗｎ信号とが両方出力された状態になると、論理積（ＡＮＤ）回路によりＤラッチＱａ、ＤラッチＱｂが同時にリセットされる。
【００１９】
したがって、ｕｐ信号とｄｏｗｎ信号とは同時に出力が停止される。また、位相比較信号と基準クロックの位相が揃った場合、ｕｐ信号とｄｏｗｎ信号は同時に出力され直後に出力が停止されるため、最小幅のパルスが出力される。これにより、ロック状態においてパルスが出力されないことによるチャージポンプ１２０のデッドロックを防いでいる。
【００２０】
チャージポンプ１２０は、定電流源ＣＣ１に接続され、ｕｐ信号でオン動作するスイッチＳ１と、定電流源ＣＣ２に接続され、ｄｏｗｎ信号でオン動作するスイッチＳ２とを直列に接続し、接続点が後段のローパスフィルタ１３０に接続された構成となっている。この構成により、ｕｐ信号、ｄｏｗｎ信号に応じた電流信号がローパスフィルタ１３０に出力される。
【００２１】
ローパスフィルタ１３０は、チャージポンプ１２０のリプルを含んだ直流信号を平均化し、交流成分の少ない直流信号に変換し電圧制御発振器１４０に出力する。電圧制御発振器１４０は、入力された電圧で出力周波数を制御する可変周波数発振回路である。電圧制御発振器１４０と位相検出器１１０との間に設けられた分周器１５０は、出力クロックを分周して位相比較用信号を出力する。これにより、出力クロックは基準クロックを分周数倍した周波数に同期することになる。
【００２２】
図１の説明に戻って、本実施形態のＰＬＬクロック発生回路１００は、位相検出器１１０に加えて、補助位相検出器１８０を備えている。補助位相検出器１８０は、位相検出器１１０と同じ構成とすることができる。補助位相検出器１８０は、位相検出器１１０と同様に基準クロックと位相比較用信号とを入力し、位相の進み遅れ関係に基づいてｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号を出力する。
【００２３】
補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号は、論理和（ＯＲ）回路１６０を介してロック検出器１７０に入力され、従来と同様にロック検出器１７０によりロック／アンロックが判定されてロック信号ＤＯＵＴが出力される。
【００２４】
また、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号は、ジッタ監視回路２００に入力され、ロック状態における微少なジッタの発生が検出される。さらに、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号は、位相検出器１１０が出力するｕｐ信号、ｄｏｗｎ信号とともに位相検出器チェック回路２１０に入力され、位相検出器１１０、補助位相検出器１８０が正常に動作しているかどうかの検査が行なわれる。
【００２５】
図３は、ジッタ監視回路２００の構成例を示すブロック図である。本図に示すように、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号は、排他的論理和（ＥＸＯＲ）回路２０１に入力される。排他的論理和回路２０１の出力は、ロック信号ＤＯＵＴとともに論理積（ＡＮＤ）回路２０２に入力され、その出力がパルス除去回路２０３に入力される。
【００２６】
このように、ジッタ監視回路２００は、ロック信号ＤＯＵＴをイネーブル（ＥＮＢ）入力として用いており、ＰＬＬクロック発生回路１００がロック状態のとき動作するようになっている。このため、ロック状態において、ｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号のいずれか一方が出力されている期間に、パルス除去回路２０３にパルスが入力されることになる。ｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号のいずれか一方が出力されている状態は、基準クロックと位相比較信号とがずれている状態、すなわちジッタの発生を示している。
【００２７】
パルス除去回路２０３は、パルス幅が所定値以下のパルスを除去するための回路である。パルス除去回路２０３は、パルス幅で示されるジッタの時間的な量が所定値以下の場合には検出しないようにするために設けられている。図４（ａ）は、パルス除去回路２０３の構成例を示している。本図に示すように、パルス除去回路２０３は、遅延回路と論理積（ＡＮＤ）回路とを用いて構成し、同一信号を２分し、一方に遅延を与え、両信号をＡＮＤすることで遅延時間以下のパルスを除去することができる。
【００２８】
図３の説明に戻って、パルス幅伸張回路２０４は、パルス幅を伸張するための回路である。パルス幅伸張回路２０４は、パルス除去回路２０３で除去されなかったパルスを、後段の検出カウンタ２０５でラッチ可能な幅まで伸張するために設けられている。図４（ｂ）は、パルス幅伸張回路２０４の構成例を示している。本図に示すように、パルス幅伸張回路２０４は、遅延回路と論理和（ＯＲ）回路とを用いて構成し、同一信号を２分し、一方に遅延を与え、両信号をＯＲすることでパルス幅を伸張することができる。
【００２９】
図３の説明に戻って、検出カウンタ２０５は、パルス幅伸張回路２０４で伸張されたパルス、すなわちパルス除去回路２０３で除去されなかったパルスの数をカウントする。検出カウンタ２０５は、ＳＥＴ入力によりあらかじめ設定された回数をカウントすると、ジッタが検出されたとしてジッタ検出信号ＪＤを出力する。このため、検出カウンタ２０５は、ジッタ判定回路として機能する。
【００３０】
ジッタ検出信号ＪＤは、ＰＬＬクロック発生回路１００がロック状態で安定したクロックを出力しているが、アンロック状態とならないまでも、微少なジッタが発生していることを示す信号である。この信号は、高い機能安全性が求められるフィールド機器等では、精度の低下や不具合発生等を事前に防止するための重要な情報となり得るものである。ジッタ検出信号ＪＤは、解除カウンタ２０６からのリセット信号ＲＳＴにより解除される。
【００３１】
解除カウンタ２０６は、ジッタ検出信号ＪＤをイネーブル（ＥＮＢ）入力とし、ジッタ検出信号ＪＤが出力されている期間のクロック数をカウントする。カウント値がＰＥＲＩ入力によりあらかじめ設定された回数に達するとリセット信号ＲＳＴを検出カウンタ２０５に出力する。これにより、ジッタ検出信号ＪＤが解除される。
【００３２】
図５は、位相検出器チェック回路２１０の構成例を示すブロック図である。ＰＬＬクロック発生回路１００では、位相検出器１１０、補助位相検出器１８０が正常に動作していることが高精度のジッタ検出の前提となる。このため、本実施形態では、位相検出器チェック回路２１０を設け、位相検出器１１０、補助位相検出器１８０の出力信号を比較することで、位相検出器１１０、補助位相検出器１８０が正常に動作しているかどうかの検査を行なっている。
【００３３】
位相検出器チェック回路２１０は、位相検出器１１０が出力するｕｐ信号、ｄｏｗｎ信号と、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号とが一致しておれば、位相検出器１１０、補助位相検出器１８０が正常に動作していると判定し、一致していなければ、位相検出器１１０、補助位相検出器１８０のいずれかの動作が異常であると判定し、エラー信号ＰＥＲを出力する。
【００３４】
本図に示すように、位相検出器チェック回路２１０は、位相検出器１１０が出力するｕｐ信号、ｄｏｗｎ信号を論理和（ＯＲ）回路２１１に入力し、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号を論理和（ＯＲ）回路２１２に入力する。そして、両論理和（ＯＲ）回路２１１、２１２の出力を排他的論理和（ＥＸＯＲ）回路２１３に入力する。
【００３５】
この結果、排他的論理和回路２１３は、位相検出器１１０の出力と補助位相検出器１８０の出力とが異なる期間にパルスを出力することになる。位相検出器１１０と補助位相検出器１８０とは同じ信号（基準クロック、位相比較用信号）が入力されるため、出力が異なる場合は、位相検出器１１０、補助位相検出器１８０のいずれかの動作が異常であると考えられる。
【００３６】
排他的論理和回路２１３の出力パルスは、ジッタ監視回路２００と同様にパルス除去回路２１４、パルス幅伸張回路２１５に入力される。パルス除去回路２１４は、誤差等の許容できる幅のパルスを除去するためであり、パルス幅伸張回路２１５は、除去されなかったパルスをラッチ可能な幅に伸張するためである。ラッチ回路２１６は、パルス幅伸張回路２１５がパルスを出力すると、ラッチして、エラー信号ＰＥＲを出力する。
【００３７】
次に、ジッタ監視回路２００の動作例について図６のタイミング図を参照して説明する。本例では、時刻Ｔ０の時点で揃っていなかった基準クロックと位相比較用信号が時刻Ｔ１で揃って、ロック状態となり、ロック信号ＤＯＵＴが出力されている。なお、検出カウンタ２０５は、３回カウントすると、ジッタ検出信号ＪＤを出力するように設定されているものとする。
【００３８】
時刻Ｔ１以前では、位相比較用信号が基準クロックより遅れているため、ｓ−ｕｐ信号が先に出力されている。この時点ではロック状態ではないため、ジッタ監視回路２００は動作を行なわない。時刻Ｔ１以降は、位相比較用信号と基準クロックの位相が揃い、ロック状態となる。このとき、ｓ−ｕｐ信号とｓ−ｄｏｗｎ信号は同時に出力され、最小幅で出力が同時に停止される。
【００３９】
その後、時刻Ｔ２で僅かなジッタが発生し、時刻Ｔ３以降でジッタが拡大したとする。ただし、ロック状態は継続している。このため、ジッタ監視回路２００が監視動作を行なう。時刻Ｔ２において、ジッタ量に対応する幅のパルスがパルス除去回路２０３に入力されるが、所定幅以下であるため、除去される。
【００４０】
時刻Ｔ３でジッタが拡大すると、パルス除去回路２０３で除去されず、パルス幅伸張回路２０４で伸張されて出力される。パルス幅が伸張されたことにより、検出カウンタ２０５で検出可能になる。検出カウンタ２０５がこのパルスを３回カウントした時刻Ｔ４に、ジッタ検出信号ＪＤが出力される。その後、解除カウンタ２０６が設定されたクロック数をカウントすると、ジッタ検出信号ＪＤが解除される（図示せず）。
【００４１】
次に、位相検出器チェック回路２１０の動作例について図７のタイミング図を参照して説明する。本例では、時刻Ｔ０の時点で揃っていなかった基準クロックと位相比較用信号が時刻Ｔ１で揃って、ロック状態となっている。このとき、位相検出器１１０、補助位相検出器１８０の動作はいずれも正常であり、位相検出器１１０が出力するｕｐ信号、ｄｏｗｎ信号と、補助位相検出器１８０が出力するｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号とは一致している。
【００４２】
その後、時刻Ｔ２で補助位相検出器１８０の動作が不安定になり、時刻Ｔ３以降で動作が異常になったとする。時刻Ｔ２において、補助位相検出器１８０の動作が不安定になってｓ−ｕｐ信号がｕｐ信号と僅かにずれると、ずれ量に対応する幅のパルスがパルス除去回路２１４に入力されるが、所定幅以下であるため、除去される。
【００４３】
時刻Ｔ３で補助位相検出器１８０の動作が異常になり、ｓ−ｕｐ信号がｕｐ信号とのずれ量が拡大すると、パルス除去回路２１４で除去されず、パルス幅伸張回路２１５で伸張されて出力される。ラッチ回路２１６がこのパルスをラッチすると、位相検出器１１０、補助位相検出器１８０のいずれかの動作が異常であることを示すエラー信号ＰＥＲを出力する。
【００４４】
以上説明したように、本実施形態のＰＬＬクロック発生回路１００は、ジッタ監視回路２００を設けて、従来検出の対象となっていなかった微少なジッタを示す極小幅のパルスを、パルス幅伸張回路２０４で伸張して検出するようにしているため、微少なジッタを検出することが可能となっている。
【００４５】
なお、上述の例では、補助位相検出器１８０の出力であるｓ−ｕｐ信号、ｓ−ｄｏｗｎ信号をジッタ監視回路２００に入力するようにしているが、図８に示すように位相検出器１１０の出力であるｕｐ信号、ｄｏｗｎ信号をジッタ監視回路２００に入力するようにしてＰＬＬクロック発生回路１００ａを構成してもよい。この場合、補助位相検出器１８０は、位相検出器１１０の動作を検査する目的のみで用いられることになる。
【００４６】
さらに、図９に示すように補助位相検出器１８０を省いてＰＬＬクロック発生回路１００ｂを構成してもよい。この場合、２重化による位相検出器１１０の動作検査は行なわないため、位相検出器チェック回路２１０も省くことができる。
【００４７】
また、上述の例では、本発明をＰＬＬクロック発生回路に適用したが、位相検出器の位相差信号を利用するＤＬＬ（Delay Lock Loop）回路に適用することもできる。図１０は、本発明をＤＬＬ回路２５０に適用した場合の構成例を示すブロック図である。
【００４８】
本図に示すように、ＤＬＬ回路２５０は、位相検出器２５１、チャージポンプ２５２、ローパスフィルタ２５３、遅延回路２５４を備え、遅延回路２５４が出力する出力クロックの基準クロックに対する位相差が所定量になるように制御する。この基本構成に加え、補助位相検出器２５５、論理和（ＯＲ）回路２５６、ロック検出器２５７、ジッタ監視回路２５８、位相検出器チェック回路２５９を付加することで、出力クロックの微少なジッタを検出し、また、位相検出器２５１および補助位相検出器２５５の動作不良を検査するようにしている。
【００４９】
また、上述の例では、パルス幅伸張回路２０４、２１５のパルス伸張幅は固定としていたが、可変遅延時間素子等を用いてパルス伸張幅を可変としてもよい。この場合、例えば、図１１に示すように可変パルス伸張回路２６０を用いることができる。図１１に示した可変パルス伸張回路２６０は、固定伸張幅のパルス幅伸張回路を複数段備え、マルチプレクサＭＵＸにより段数を選択することでパルス伸張幅を可変としている。
【符号の説明】
【００５０】
１００…ＰＬＬクロック発生回路、１１０…位相検出器、１２０…チャージポンプ、１３０…ローパスフィルタ、１４０…電圧制御発振器、１５０…分周器、１６０…論理和回路、１７０…ロック検出器、１８０…補助位相検出器、２００…ジッタ監視回路、２０１…排他的論理和回路、２０２…論理積回路、２０３…パルス除去回路、２０４…パルス幅伸張回路、２０５…検出カウンタ、２０６…解除カウンタ、２１０…位相検出器チェック回路、２１１…論理和回路、２１２…論理和回路、２１３…排他的論理和回路、２１４…パルス除去回路、２１５…パルス幅伸張回路、２１６…ラッチ回路、２５０…ＤＬＬ回路、２５１…位相検出器、２５２…チャージポンプ、２５３…ローパスフィルタ、２５４…遅延回路、２５５…補助位相検出器、２５６…論理和回路、２５７…ロック検出器、２５８…ジッタ監視回路、２５９…位相検出器チェック回路、２６０…可変パルス伸張回路、３００…ＰＬＬクロック発生回路、３１０…位相検出器、３２０…チャージポンプ、３３０…ローパスフィルタ、３４０…電圧制御発振器、３５０…分周器、３６０…論理和回路、３７０…ロック検出器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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