(57)【要約】【課題】内部電源電圧のばらつきが小さな半導体チップを提供する。【解決手段】この半導体チップは、高速動作モード時に参照電圧ＶＲを生成する参照電圧生成回路４と、低速動作モード時に参照電圧ＶＲを生成する参照電圧生成回路５と、高速モード時に参照電圧ＶＲに応じたレベルの内部電源電圧ＶＤＤを生成するレギュレータＲＢ１〜ＲＢ３と、参照電圧ＶＲに応じたレベルの内部電源電圧ＶＤＤを常時生成するレギュレータＲＡ１〜ＲＡ３とを備える。参照電圧生成回路４，５の各々は、出力トランジスタと、分圧比の変更が可能な分圧回路と、差動増幅器とを含む。したがって、参照電圧生成回路４，５の出力電圧ＶＲのばらつきを小さく抑制できる。【選択図】図１
2013152682.tif 000002
【特許請求の範囲】
【請求項１】
第１の電流を消費する第１の動作モードと、前記第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップであって、
第１の電流駆動能力を有し、前記第１の動作モード時に参照電圧を生成して第１の出力ノードに出力する第１の参照電圧生成回路と、
前記第１の電流駆動能力よりも大きな第２の電流駆動能力を有し、前記第２の動作モード時に前記参照電圧を生成して第２の出力ノードに出力する第２の参照電圧生成回路と、
第３の電流駆動能力を有し、前記第１の動作モード時に前記第１の参照電圧生成回路で生成された前記参照電圧に基づいて内部電源電圧を生成する第１のレギュレータと、
前記第３の電流駆動能力よりも大きな第４の電流駆動能力を有し、前記第２の動作モード時に前記第２の参照電圧生成回路で生成された前記参照電圧に基づいて前記内部電源電圧を生成する第２のレギュレータと、
前記第１の出力ノードと前記第１のレギュレータの入力ノードとの間に接続され、前記第１の動作モード時に導通し、前記第２の動作モード時に非導通になる第１のスイッチと、
前記第２の出力ノードと前記第２のレギュレータの入力ノードとの間に接続され、前記第１の動作モード時に非導通になり、前記第２の動作モード時に導通する第２のスイッチと、
前記第１および第２のレギュレータによって生成された前記内部電源電圧によって駆動され、前記第１および第２の動作モードを実行する内部回路とを備え、
前記第１の参照電圧発生回路は、
外部電源電圧のラインと前記第１の出力ノードとの間に接続された第１のトランジスタと、
前記第１の出力ノードと接地電圧のラインとの間に直列接続された複数の第１の抵抗素子を有し、前記第１の出力ノードの電圧を分圧する第１の分圧回路と、
前記第１の動作モード時に、前記第１の分圧回路の出力電圧が予め定められた電圧に一致するように前記第１のトランジスタのゲート電圧を制御して、前記第１の出力ノードの電圧を前記参照電圧に維持する第１の差動増幅器とを含み、
前記第２の参照電圧発生回路は、
前記外部電源電圧のラインと前記第２の出力ノードとの間に接続された第２のトランジスタと、
前記第２の出力ノードと前記接地電圧のラインとの間に直列接続された複数の第２の抵抗素子を有し、前記第２の出力ノードの電圧を分圧する第２の分圧回路と、
前記第２の動作モード時に前記第２の分圧回路の出力電圧が前記予め定められた電圧に一致するように前記第２のトランジスタのゲート電圧を制御して、前記第２の出力ノードの電圧を前記参照電圧に維持する第２の差動増幅器とを含み、
前記複数の第１の抵抗素子の抵抗値の総和は、前記複数の第２の抵抗素子の抵抗値の総和よりも大きく、
前記第１および第２の分圧回路の各々の分圧比は変更可能になっている、半導体チップ。
【請求項２】
前記第１の分圧回路は、さらに、第１のトリミング信号に従って、前記複数の第１の抵抗素子の間の複数のノードの電圧のうちのいずれかの電圧を選択し、選択した電圧を前記第１の分圧回路の出力電圧として出力する第１のセレクタを有し、
前記第２の分圧回路は、さらに、第２のトリミング信号に従って、前記複数の第２の抵抗素子の間の複数のノードの電圧のうちのいずれかの電圧を選択し、選択した電圧を前記第２の分圧回路の出力電圧として出力する第２のセレクタを有する、請求項１に記載の半導体チップ。
【請求項３】
さらに、前記第２の出力ノードと前記第１のレギュレータの入力ノードとの間に接続され、前記第１の動作モード時に非導通になり、前記第２の動作モード時に導通する第３のスイッチとを備え、
前記第１のレギュレータは、さらに、前記第２の動作モード時に前記第２の参照電圧生成回路で生成された前記参照電圧に基づいて前記内部電源電圧を生成する、請求項１または請求項２に記載の半導体チップ。
【請求項４】
さらに、前記第１のレギュレータの入力ノードと前記接地電圧のラインとの間に直列接続された第３の抵抗素子およびキャパシタを含み、前記参照電圧を安定化させる安定化回路を備える、請求項３に記載の半導体チップ。
【請求項５】
第１の電流を消費する第１の動作モードと、前記第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップであって、
前記第１の動作モード時は第１の電流駆動能力で参照電圧を生成し、前記第２の動作モード時は前記第１の電流駆動能力よりも大きな第２の電流駆動能力で前記参照電圧を生成する参照電圧生成回路と、
第３の電流駆動能力を有し、前記第１の動作モード時に前記参照電圧に基づいて内部電源電圧を生成する第１のレギュレータと、
前記第３の電流駆動能力よりも大きな第４の電流駆動能力を有し、前記第２の動作モード時に前記参照電圧に基づいて前記内部電源電圧を生成する第２のレギュレータと、
前記第１および第２のレギュレータによって生成された前記内部電源電圧によって駆動され、前記第１および第２の動作モードを実行する内部回路とを備え、
前記参照電圧発生回路は、
外部電源電圧のラインと出力ノードとの間に接続されたトランジスタと、
前記出力ノードと第１のノードとの間に直列接続された複数の第１の抵抗素子を有し、前記第２の動作モード時に前記出力ノードと前記第１のノードとの間の電圧を分圧する第１の分圧回路と、
前記第１のノードと第２のノードとの間に直列接続された複数の第２の抵抗素子を有し、前記第１の動作モード時に前記第１のノードと前記第２のノードとの間の電圧を分圧する第２の分圧回路と、
前記第１の動作モード時は前記第２のノードを接地し、前記第２の動作モード時は前記第１のノードを接地する第１のスイッチと、
前記第１の動作モード時は前記第２の分圧回路の出力電圧が予め定められた電圧に一致するように前記トランジスタのゲート電圧を制御して前記出力ノードの電圧を前記参照電圧に維持し、前記第２の動作モード時は前記第１の分圧回路の出力電圧が前記予め定められた電圧に一致するように前記トランジスタのゲート電圧を制御して前記出力ノードの電圧を前記参照電圧に維持する差動増幅器とを含み、
前記第１および第２の分圧回路の各々の分圧比は変更可能になっている、半導体チップ。
【請求項６】
前記第１の分圧回路は、さらに、第１のトリミング信号に従って、前記複数の第１の抵抗素子の間の複数のノードの電圧のうちのいずれかの電圧を選択し、選択した電圧を前記第１の分圧回路の出力電圧として出力する第１のセレクタを有し、
前記第２の分圧回路は、さらに、第２のトリミング信号に従って、前記複数の第２の抵抗素子の間の複数のノードの電圧のうちのいずれかの電圧を選択し、選択した電圧を前記第２の分圧回路の出力電圧として出力する第２のセレクタを有する、請求項５に記載の半導体チップ。
【請求項７】
さらに、前記出力ノードと前記第２のレギュレータの入力ノードとの間に接続され、前記第１の動作モード時に非導通になり、前記第２の動作モード時に導通する第２のスイッチを備え、
前記出力ノードと前記第１のレギュレータの入力ノードとは常時接続されており、
前記第１のレギュレータは、さらに、前記第２の動作モード時に前記参照電圧に基づいて前記内部電源電圧を生成する、請求項５または請求項６に記載の半導体チップ。
【請求項８】
さらに、前記第１のレギュレータの入力ノードと前記接地電圧のラインとの間に直列接続された第３の抵抗素子およびキャパシタを含み、前記参照電圧を安定化させる安定化回路を備える、請求項５から請求項７までのいずれかに記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体チップに関し、特に、第１の電流を消費する第１の動作モードと、第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップに関する。
【背景技術】
【０００２】
従来より、第１の電流を消費する第１の動作モードと、第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップがある。
【０００３】
この半導体チップは、参照電圧を生成する参照電圧生成回路と、参照電圧に基づいて電源電圧を生成する第１および第２のレギュレータと、第１および第２のレギュレータによって生成された電源電圧によって駆動され、第１および第２の動作モードを実行する内部回路とを備える。
【０００４】
そして、第１のレギュレータは第１の電流駆動能力を有し、第２のレギュレータは、第１の電流駆動能力よりも大きな第２の電流駆動能力を有する。第１および第２の動作モードでは第１および第２のレギュレータがそれぞれ活性化される。これにより、消費電流の低減化が図られる（たとえば、特許文献１参照）。
【０００５】
また、第１のレギュレータは常時活性化され、第２のレギュレータは第２の動作モードのみで活性化されるものもある（たとえば、特許文献２参照）。
【０００６】
また、それぞれ第１および第２のレギュレータに参照電圧を供給する第１および第２の参照電圧生成回路を設けたものもある（たとえば、特許文献３参照）。
【０００７】
さらに、第１および第２の参照電圧生成回路の各々において、参照電圧の変更が可能となっているものもある。この半導体チップでは、第１の参照電圧生成回路には、複数のダイオードと、複数のダイオードのうちの１または２以上のダイオードを選択し、選択したダイオードを並列接続するスイッチとが設けられており、参照電圧の変更が可能となっている。また、第２の参照電圧生成回路には、分圧比の変更が可能な分圧回路が設けられており、参照電圧の変更が可能となっている（たとえば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２１１６４０号公報
【特許文献２】特許第２９３７６４９号
【特許文献３】特開２００２−３７３９４２号公報
【特許文献４】特開２００４−１３３８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１〜３では、参照電圧が固定されていたので、製造プロセスのばらつきなどに起因して内部電源電圧のばらつきが大きいという問題があった。
【００１０】
また、特許文献４では、第１の参照電圧生成回路の構成と第２の参照電圧生成回路の構成とが異なるので、第１の動作モードにおける内部電源電圧のばらつきと第２の動作モードにおける内部電源電圧のばらつきとが異なるという問題があった。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体チップは、第１の電流を消費する第１の動作モードと、第１の電流よりも大きな第２の電流を消費する第２の動作モードとを有する半導体チップであって、第１の電流駆動能力を有し、第１の動作モード時に参照電圧を生成して出力する第１の参照電圧生成回路と、第１の電流駆動能力よりも大きな第２の電流駆動能力を有し、第２の動作モード時に参照電圧を生成して出力する第２の参照電圧生成回路と、第１の動作モード時に第１の参照電圧生成回路で生成された参照電圧に基づいて内部電源電圧を生成する第１のレギュレータと、第２の動作モード時に第２の参照電圧生成回路で生成された参照電圧に基づいて内部電源電圧を生成する第２のレギュレータと、第１の動作モード時に導通し、第２の動作モード時に非導通になる第１の参照電圧生成回路と第１のレギュレータの間に接続された第１のスイッチと、第１の動作モード時に非導通になり、第２の動作モード時に導通する第２の参照電圧生成回路と第２のレギュレータの間に接続された第２のスイッチと、第１および第２のレギュレータによって生成された内部電源電圧によって駆動される内部回路とを備えたものである。
【発明の効果】
【００１２】
前記一実施の形態によれば、半導体チップの第１および第２の参照電圧生成回路はそれぞれ分圧比の変更が可能な第１および第２の分圧回路を含む。したがって、第１の動作モードにおける内部電源電圧のばらつきと第２の動作モードにおける内部電源電圧のばらつきとが同じになり、内部電源電圧のばらつきを小さく抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１による半導体チップの構成を示すブロック図である。
【図２】図１に示した電流源の構成を示す回路図である。
【図３】図１に示した高速動作モード用の参照電圧生成回路の構成を示す回路図である。
【図４】図１に示した低速動作モード用の参照電圧生成回路の構成を示す回路図である。
【図５】図１に示した安定化回路の構成を示す回路図である。
【図６】図１に示した低速動作モード用のレギュレータの構成を示す回路図である。
【図７】図１に示した高速動作モード用のレギュレータの構成を示す回路図である。
【図８】実施の形態の変更例を示す回路図である。
【図９】実施の形態の他の変更例を示す回路図である。
【図１０】この発明の実施の形態２による半導体チップの構成を示すブロック図である。
【図１１】図１０に示した参照電圧生成回路の構成を示す回路図である。
【発明を実施するための形態】
【００１４】
［実施の形態１］
本実施の形態１の半導体チップは、外部電源電圧ＶＣＣに基づいて内部電源電圧ＶＤＤを生成するオンチップ電源を備えたものである。また、この半導体チップは、高速（たとえば５０ＭＨｚ）で動作する高速動作モードと、低速（たとえば３２ＫＨｚ）で動作する低速動作モードとを有する。高速動作モード時の消費電流は、低速動作モード時の消費電流よりも大きい。
【００１５】
この半導体チップは、図１に示すように、半導体基板１を備える。半導体基板１の表面には、電流源２、ＢＧＲ（Band Gap Reference)電圧源３、参照電圧生成回路４，５、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３，ＳＣ１〜ＳＣ３、安定化回路ＳＴ１〜ＳＴ３、レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３、および内部回路ブロックＢ１〜Ｂ３が形成されている。ＢＧＲ電圧源３および参照電圧生成回路４，５は、電流源２の近傍に配置されている。レギュレータＲＡ１〜ＲＡ３は、参照電圧生成回路４，５の近傍に配置されている。レギュレータＲＢ１〜ＲＢ３は、それぞれ内部回路ブロックＢ１〜Ｂ３の近傍に配置されている。
【００１６】
この半導体チップでは、高速動作モードには内部回路ブロックＢ１〜Ｂ３に対して全てのレギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３が電力供給を行なう。レギュレータＲＡ１〜ＲＡ３は、電流源２からのバイアス電圧Ｖｎと参照電圧生成回路４，５からの参照電圧ＶＲとに基づいて動作する。レギュレータＲＢ１〜ＲＢ３は、電流源２からのバイアス電圧Ｖｎと参照電圧生成回路４からの参照電圧ＶＲとに基づいて動作する。一方、低速動作モードでは、内部回路ブロックＢ１〜Ｂ３に対してレギュレータＲＡ１〜ＲＡ３のみが電力供給を行なう。低速動作モードでは、制御信号ＬＰが「Ｈ」レベルにされて、参照電圧生成回路４およびレギュレータＲＢ１〜ＲＢ３は動作を停止する。高速動作モードでは、制御信号ＬＰが「Ｌ」レベルにされて、参照電圧生成回路５は動作を停止する。
【００１７】
電流源２は、電圧依存性の小さな定電流Ｉｃを発生し、その定電流Ｉｃに応じたレベルの電流をＰチャネルＭＯＳトランジスタに流すためのバイアス電圧Ｖｐと、その定電流Ｉｃに応じたレベルの電流をＮチャネルＭＯＳトランジスタに流すためのバイアス電圧Ｖｎとを出力する。
【００１８】
電流源２は、図２に示すように、ＰチャネルＭＯＳトランジスタ１１，１２、ＮチャネルＭＯＳトランジスタ１３，１４、および抵抗素子１５を含む。トランジスタ１１，１３および抵抗素子１５は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１２，１４は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１１，１２のゲートは、ともにトランジスタ１１のドレイン（出力ノードＮ１１）に接続される。トランジスタ１３，１４のゲートは、ともにトランジスタ１４のドレイン（出力ノードＮ１２）に接続される。
【００１９】
トランジスタ１１，１２のサイズは同じであり、左側の電流パスに流れる電流Ｉｃと右側の電流パスに流れる電流Ｉｃとは等しい。トランジスタ１３，１４のゲート長（Ｌサイズ）は同じであり、トランジスタ１３のゲート幅（Ｗサイズ）はトランジスタ１４のゲート幅よりも大きい。トランジスタ１３，１４のゲート・ソース間電圧の差と抵抗素子１５の抵抗値により、本電流源２の定電流Ｉｃの値が決まる。出力ノードＮ１１には、定電流Ｉｃに応じたレベルのバイアス電圧Ｖｐが現れる。出力ノードＮ１２には、定電流Ｉｃに応じたレベルのバイアス電圧Ｖｎが現れる。なお、本電流源２の出力インピーダンスは、トランジスタ１１〜１４のトランスコンダクタの逆数（１／ｇｍ）となる。
【００２０】
ＢＧＲ電圧源３は、バイポーラトランジスタおよび抵抗素子（図示せず）を含み、バイアス電圧Ｖｐ，Ｖｎに基づいて動作し、温度依存性および電圧依存性の小さな定電圧Ｖｂｇｒ（たとえば１．１Ｖ）を発生する。
【００２１】
図１に戻って、参照電圧生成回路４は、制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）に活性化され、バイアス電圧Ｖｎに基づいて動作し、定電圧Ｖｂｇｒに応じたレベルの参照電圧ＶＲ（たとえば、１．５Ｖ）を生成する。
【００２２】
参照電圧生成回路４は、図３に示すように、インバータ２１、ＰチャネルＭＯＳトランジスタ２３〜２６、ＮチャネルＭＯＳトランジスタ２７〜３０、複数（ここでは、４つ）の抵抗素子３１〜３４、およびセレクタ３５を含む。トランジスタ２３，２７，２９，３０は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２４，２８は、外部電源電圧ＶＣＣのラインとトランジスタ２７のソース（ノードＮ２７）との間に直列接続される。トランジスタ２５は、外部電源電圧ＶＣＣのラインとトランジスタ２４のドレイン（出力ノードＮ２４）との間に接続される。トランジスタ２３，２４のゲートは、ともにトランジスタ２３のドレインに接続される。
【００２３】
トランジスタ２７，２８，３０のゲートは、それぞれ電圧Ｖｆ１，Ｖｂｇｒ，Ｖｎを受ける。制御信号ＬＰは、インバータ２１を介してトランジスタ２５，２９のゲートに与えられる。インバータ２１およびトランジスタ２３〜２５，２７〜３０は、差動増幅器３６を構成する。トランジスタ３０は、バイアス電圧Ｖｎに応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ３０に流れる電流、すなわち差動増幅器３６の駆動電流は一定に維持される。
【００２４】
出力トランジスタであるＰチャネルＭＯＳトランジスタ２６は、外部電源電圧ＶＣＣのラインと出力ノード４ａとの間に接続され、そのゲートは差動増幅器３６の出力ノードＮ２４に接続される。抵抗素子３１〜３４は、出力ノード４ａと接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子３１〜３４は、出力ノード４ａの電圧すなわち参照電圧ＶＲを分圧する。セレクタ３５は、トリミング信号ＴＲ１に従って、４つの抵抗素子３１〜３４の間の３つのノードの電圧Ｖ３１〜Ｖ３３のうちのいずれかの電圧を選択する。抵抗素子３１〜３４およびセレクタ３５は、分圧比の変更が可能な分圧回路を構成する。セレクタ３５によって選択された電圧Ｖｆ１は、差動増幅器３６のトランジスタ２７のゲートにフィードバックされる。トリミング信号ＴＲ１を調整することにより、参照電圧ＶＲひいては内部電源電圧ＶＤＤを所望のレベルに調整することが可能となっている。
【００２５】
制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）は、トランジスタ２９が導通するとともにトランジスタ２５が非導通になり、差動増幅器３６が活性化される。差動増幅器３６は、電圧Ｖｆ１とＶｂｇｒの高低を比較し、比較結果に応じたレベルの信号をノードＮ２４に出力する。この結果、差動増幅器３６は、電圧Ｖｆ１が定電圧Ｖｂｇｒに一致するように、トランジスタ２６のゲート電圧を制御することとなる。抵抗素子３１〜３４の抵抗値をそれぞれＲ３１〜Ｒ３４とし、セレクタ３５によって電圧Ｖ３２が選択されたとすると、出力ノード４ａの電圧すなわち参照電圧ＶＲはＶｂｇｒ×（Ｒ３１＋Ｒ３２＋Ｒ３３＋Ｒ３４）／（Ｒ３３＋Ｒ３４）に維持される。
【００２６】
この参照電圧生成回路４では、後述する参照電圧生成回路５の構成要素に対し、トランジスタ２６として比較的大きなサイズのトランジスタが使用され、抵抗素子３１〜３４としては比較的小さな抵抗値の抵抗素子が使用される。このため、参照電圧生成回路４は、後述する参照電圧生成回路５に比べて大きな電流駆動能力を有し、比較的速い応答速度を有する。
【００２７】
制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）は、トランジスタ２９が非導通になるととともにトランジスタ２５が導通してノードＮ２４が「Ｈ」レベルに固定され、トランジスタ２６が非導通状態に固定される。これにより、参照電圧生成回路４の消費電流が削減され、低速動作モード時の消費電流の低減化が図られる。
【００２８】
図１に戻って、参照電圧生成回路５は、制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）に活性化され、バイアス電圧Ｖｎに基づいて動作し、定電圧Ｖｂｇｒに応じたレベルの参照電圧ＶＲ（たとえば、１．５Ｖ）を生成する。
【００２９】
参照電圧生成回路５は、図４に示すように、インバータ４１，４２、ＰチャネルＭＯＳトランジスタ４３〜４６、ＮチャネルＭＯＳトランジスタ４７〜５０、複数（ここでは、４つ）の抵抗素子５１〜５４、およびセレクタ５５を含む。トランジスタ４３，４７，４９，５０は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ４４，４８は、外部電源電圧ＶＣＣのラインとトランジスタ４７のソース（ノードＮ４７）との間に直列接続される。トランジスタ４５は、外部電源電圧ＶＣＣのラインとトランジスタ４４のドレイン（出力ノードＮ４４）との間に接続される。トランジスタ４３，４４のゲートは、ともにトランジスタ４３のドレインに接続される。
【００３０】
トランジスタ４７，４８，５０のゲートは、それぞれ電圧Ｖｆ２，Ｖｂｇｒ，Ｖｎを受ける。トランジスタ５０は、バイアス電圧Ｖｎに応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ５０に流れる電流、すなわち差動増幅器５６の駆動電流は一定に維持される。制御信号ＬＰは、インバータ４１，４２を介してトランジスタ４５，４９のゲートに与えられる。インバータ４１，４２およびトランジスタ４３〜４５，４７〜５０は、差動増幅器５６を構成する。
【００３１】
出力トランジスタであるＰチャネルＭＯＳトランジスタ４６は、外部電源電圧ＶＣＣのラインと出力ノード５ａとの間に接続され、そのゲートは差動増幅器５６の出力ノードＮ４４に接続される。抵抗素子５１〜５４は、出力ノード５ａと接地電圧ＶＳＳのラインとの間に直列接続される。抵抗素子５１〜５４は、出力ノード５ａの電圧すなわち参照電圧ＶＲを分圧する。セレクタ５５は、トリミング信号ＴＲ２に従って、４つの抵抗素子５１〜５４の間の３つのノードの電圧Ｖ５１〜Ｖ５３のうちのいずれかの電圧を選択する。抵抗素子５１〜５４およびセレクタ５５は、分圧比の変更が可能な分圧回路を構成する。セレクタ５５によって選択された電圧Ｖｆ２は、差動増幅器５６のトランジスタ４７のゲートにフィードバックされる。トリミング信号ＴＲ２を調整することにより、参照電圧ＶＲひいては内部電源電圧ＶＤＤを所望のレベルに調整することが可能となっている。トリミング信号ＴＲ１，ＴＲ２は、参照電圧生成回路４で生成される参照電圧ＶＲのレベルと参照電圧生成回路５で生成される参照電圧ＶＲのレベルとが同じになるように設定される。
【００３２】
制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）は、トランジスタ４９が導通するとともにトランジスタ４５が非導通になり、差動増幅器５６が活性化される。差動増幅器５６は、電圧Ｖｆ２とＶｂｇｒの高低を比較し、比較結果に応じたレベルの信号をノードＮ４４に出力する。この結果、差動増幅器５６は、電圧Ｖｆ２が定電圧Ｖｂｇｒに一致するように、トランジスタ４６のゲート電圧を制御することとなる。抵抗素子５１〜５４の抵抗値をそれぞれＲ５１〜Ｒ５４とし、セレクタ５５によって電圧Ｖ５２が選択されたとすると、出力ノード５ａの電圧すなわち参照電圧ＶＲはＶｂｇｒ×（Ｒ５１＋Ｒ５２＋Ｒ５３＋Ｒ５４）／（Ｒ５３＋Ｒ５４）に維持される。
【００３３】
この参照電圧生成回路５では、上述した参照電圧生成回路４の構成要素に対し、トランジスタ４６として比較的小さなサイズのトランジスタが使用され、抵抗素子５１〜５４としては比較的大きな抵抗値の抵抗素子が使用される。このため、参照電圧生成回路５は、参照電圧生成回路４に比べて小さな電流駆動能力を有し、比較的遅い応答速度を有する。
【００３４】
制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）は、トランジスタ４９が非導通になるととともにトランジスタ４５が導通してノードＮ４４が「Ｈ」レベルに固定され、トランジスタ４６が非導通状態に固定される。
【００３５】
なお、参照電圧生成回路４のトランジスタ４６が導通したとき、抵抗素子３１〜３４にはたとえば４μＡの電流が流れる。これに対して参照電圧生成回路５のトランジスタ４６が導通したとき、抵抗素子５１〜５４にはたとえば８０ｎＡ程度の電流が流れる。また、トランジスタ２９が導通したとき、差動増幅器３６の消費電流は２００ｎＡ程度である。また、トランジスタ４９が導通したとき、差動増幅器５６の消費電流は２００ｎＡ程度である。
【００３６】
図１に戻って、スイッチＳＡ１〜ＳＡ３の一方端子はともに参照電圧生成回路４の出力ノード４ａに接続され、スイッチＳＡ１〜ＳＡ３の他方端子はそれぞれレギュレータＲＢ１〜ＲＢ３の入力ノードに接続される。また、スイッチＳＢ１〜ＳＢ３の一方端子はともに参照電圧生成回路４の出力ノード４ａに接続され、スイッチＳＢ１〜ＳＢ３の他方端子はそれぞれレギュレータＲＡ１〜ＲＡ３の入力ノードに接続される。また、スイッチＳＣ１〜ＳＣ３の一方端子はともに参照電圧生成回路５の出力ノード５ａに接続され、スイッチＳＣ１〜ＳＣ３の他方端子はそれぞれレギュレータＲＡ１〜ＲＡ３の入力ノードに接続される。スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３，ＳＣ１〜ＳＣ３は、ともに制御信号ＬＰによって制御される。
【００３７】
制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）は、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３が導通するとともに、スイッチＳＣ１〜ＳＣ３が非導通になる。この場合は、参照電圧生成回路４で生成された参照電圧ＶＲが全てのレギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３に与えられる。
【００３８】
制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）は、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３が非導通になるとともに、スイッチＳＣ１〜ＳＣ３が導通する。この場合は、参照電圧生成回路５で生成された参照電圧ＶＲがレギュレータＲＡ１〜ＲＡ３に与えられる。このときレギュレータＲＢ１〜ＲＢ３には参照電圧ＶＲは与えられない。
【００３９】
図１に戻って、安定化回路ＳＴ１〜ＳＲ３は、それぞれレギュレータＲＡ１〜ＲＡ３の入力ノードに接続され、参照電圧ＶＲのレベルを安定化させる。安定化回路ＳＴ１は、図５に示すように、レギュレータＲＡ１の入力ノードと接地電圧ＶＳＳのラインとの間に接続された抵抗素子５７およびキャパシタ５８を含む。キャパシタ５８は、参照電圧ＶＲに充電され、参照電圧ＶＲを安定化させる。なお、安定化回路ＳＴ１は、レギュレータＲＡ１の入力ノードと接地電圧ＶＳＳのラインとの間に接続されたキャパシタ５８のみで構成されていてもよい。安定化回路ＳＴ２，ＳＴ３は、安定化回路ＳＴ１と同じ構成である。
【００４０】
図１に戻って、レギュレータＲＡ１〜ＲＡ３の各々は、高速動作モード時と低速動作モード時の両方で活性化され、バイアス電圧Ｖｎに基づいて動作し、参照電圧ＶＲに応じたレベルの内部電源電圧ＶＤＤを生成する。レギュレータＲＡ１〜ＲＡ３の電流駆動能力（最大出力電流）は、レギュレータＲＢ１〜ＲＢ３の電流駆動能力よりも小さい。
【００４１】
レギュレータＲＡ１は、図６に示すように、ＰチャネルＭＯＳトランジスタ６１〜６３およびＮチャネルＭＯＳトランジスタ６４〜６７を含む。トランジスタ６１，６４，６６は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ６２，６５は、外部電源電圧ＶＣＣのラインとトランジスタ６４のソース（ノードＮ６４）との間に直列接続される。トランジスタ６１，６２のゲートは、ともにトランジスタ６１のドレインに接続される。トランジスタ６４，６５，６６のゲートは、それぞれ電圧ＶＤＤ，ＶＲ，Ｖｎを受ける。
【００４２】
トランジスタ６１，６２，６４〜６６は、電圧ＶＤＤとＶＲの高低を比較し、比較結果に応じたレベルの信号をトランジスタ６２，６５の間のノードＮ６２に出力する差動増幅器６８を構成する。トランジスタ６６は、バイアス電圧Ｖｎに応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ５９に流れる電流、すなわち差動増幅器６６の駆動電流は一定に維持される。
【００４３】
出力トランジスタであるＰチャネルＭＯＳトランジスタ６３は、外部電源電圧ＶＣＣのラインと出力ノードＮ６３との間に接続され、そのゲートは差動増幅器６８の出力ノードＮ６２に接続される。ＮチャネルＭＯＳトランジスタ６７は、出力ノードＮ６３と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはバイアス電圧Ｖｎを受ける。トランジスタ６７は、出力ノードＮ６３から接地電圧ＶＳＳのラインに、定電流Ｉｃに応じたレベルの電流を流出させる。出力ノードＮ６３の電圧ＶＤＤは、差動増幅器６８のトランジスタ６４のゲートにフィードバックされる。差動増幅器６８は、内部電源電圧ＶＤＤが参照電圧ＶＲに一致するように、トランジスタ６３を制御する。これにより、内部電源電圧ＶＤＤは参照電圧ＶＲに維持される。レギュレータＲＡ２，ＲＡ３の各々も、レギュレータＲＡ１と同じ構成である。
【００４４】
図１に戻って、レギュレータＲＢ１〜ＲＢ３は、制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）に活性化され、バイアス電圧Ｖｎに基づいて動作し、参照電圧ＶＲ１に応じたレベルの内部電源電圧ＶＤＤを生成する。レギュレータＲＢ１〜ＲＢ３は、制御信号ＬＰが「Ｈ」レベルである場合は非活性化される。レギュレータＲＢ１〜ＲＢ３の電流駆動能力（最大出力電流）は、レギュレータＲＡ１〜ＲＡ３の電流駆動能力よりも大きい。この電流駆動能力の大小は、たとえば、出力トランジスタ６３，７４のゲート幅によって制御される。
【００４５】
レギュレータＲＢ１は、図７に示すように、インバータ７０、ＰチャネルＭＯＳトランジスタ７１〜７４、およびＮチャネルＭＯＳトランジスタ７５〜７９を含む。制御信号ＬＰは、インバータ７０によって反転される。トランジスタ７１，７５，７７，７８は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ７２，７６は、外部電源電圧ＶＣＣのラインとトランジスタ７５のソース（ノードＮ７５）との間に直列接続される。トランジスタ７１，７２のゲートは、ともにトランジスタ７１のドレインに接続される。
【００４６】
トランジスタ７３は、外部電源電圧ＶＣＣのラインとトランジスタ７２のドレイン（ノードＮ７２）との間に接続される。トランジスタ７５，７６，７８のゲートは、それぞれ電圧ＶＤＤ，ＶＲ，Ｖｎを受ける。制御信号ＬＰは、インバータ７０を介してトランジスタ７３，７７のゲートに与えられる。インバータ７０およびトランジスタ７１〜７３，７５〜７８は、差動増幅器８０を構成する。トランジスタ７８は、バイアス電圧Ｖｎに応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ７８に流れる電流、すなわち差動増幅器８０の駆動電流は一定に維持される。
【００４７】
出力トランジスタであるＰチャネルＭＯＳトランジスタ７４は、外部電源電圧ＶＣＣのラインと出力ノードＮ７４との間に接続され、そのゲートはノードＮ７２に接続される。ＮチャネルＭＯＳトランジスタ７９は、出力ノードＮ７４と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはバイアス電圧Ｖｎを受ける。トランジスタ７９は、出力ノードＮ７４から接地電圧ＶＳＳのラインに、定電流Ｉｃに応じたレベルの電流を流出させる。出力ノードＮ７４の電圧ＶＤＤは、差動増幅器８０のトランジスタ７５のゲートにフィードバックされる。
【００４８】
制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）は、トランジスタ７７が導通するとともにトランジスタ７３が非導通になり、差動増幅器８０が活性化される。差動増幅器８０は、電圧ＶＤＤとＶＲの高低を比較し、比較結果に応じたレベルの信号をノードＮ７２に出力する。これにより、差動増幅器８０は、内部電源電圧ＶＤＤが参照電圧ＶＲに一致するように、トランジスタ７４のゲート電圧を制御することとなり、内部電源電圧ＶＤＤは参照電圧ＶＲに維持される。
【００４９】
制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）は、トランジスタ７７が非導通になるとともにトランジスタ７３が導通し、差動増幅器８０が非活性化されてノードＮ７２が「Ｈ」レベルに固定される。これにより、トランジスタ７４が非導通状態に固定される。レギュレータＲＢ２，ＲＢ３の各々も、レギュレータＲＢ１と同じ構成である。
【００５０】
図１に戻って、内部回路ブロックＢ１〜Ｂ３は、高速動作モード時は、それぞれレギュレータＲＡ１，ＲＢ１；ＲＡ２，ＲＢ２；ＲＡ３，ＲＢ３によって生成された内部電源電圧ＶＤＤによって駆動される。また、内部回路ブロックＢ１〜Ｂ３は、低速動作モード時は、それぞれレギュレータＲＡ１〜ＲＡ３によって生成された内部電源電圧ＶＤＤによって駆動される。内部回路ブロックＢ１〜Ｂ３の各々は、高速動作モードおよび低速動作モードを実行する。
【００５１】
次に、この半導体チップの動作について簡単に説明する。外部電源電圧ＶＣＣが投入されると、電流源２によってバイアス電圧Ｖｐ，Ｖｎが生成され、バイアス電圧Ｖｐ，ＶｎがＢＧＲ電圧源３に与えられ、ＢＧＲ電圧源３によって定電圧Ｖｂｇｒが生成される。また、バイアス電圧Ｖｎは、さらに、参照電圧生成回路４，５およびレギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３に与えられる。
【００５２】
外部電源電圧ＶＣＣが投入されてから所定時間は、制御信号ＬＰが活性化レベルの「Ｌ」レベルにされる。これにより、参照電圧生成回路４が活性化されるとともに参照電圧生成回路５が非活性化される。また、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３が導通するとともに、スイッチＳＣ１〜ＳＣ３が非導通になる。また、レギュレータＲＢ１〜ＲＢ３が活性化される。これにより、参照電圧生成回路４によって参照電圧ＶＲが急速に所定レベルに立ち上げられ、レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３によって内部電源電圧ＶＤＤが急速に所定レベルに立ち上げられる。
【００５３】
外部電源電圧ＶＣＣが投入されてから所定時間が経過した後、制御信号ＬＰが「Ｈ」レベルに設定されると、参照電圧生成回路４が非活性化されるとともに参照電圧生成回路５が活性化される。また、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３が非導通になるとともに、スイッチＳＣ１〜ＳＣ３が導通する。また、レギュレータＲＢ１〜ＲＢ３が非活性化される。これにより、参照電圧生成回路５によって参照電圧ＶＲが生成され、レギュレータＲＡ１〜ＲＡ３によって内部電源電圧ＶＤＤが生成され、消費電流の低減化が図られる。内部回路ブロックＢ１〜Ｂ３は、電流駆動能力が小さなレギュレータＲＡ１〜ＲＡ３によって駆動され、低速動作モードを実行する。
【００５４】
制御信号ＬＰが活性化レベルの「Ｌ」レベルにされると、参照電圧生成回路４が活性化されるとともに参照電圧生成回路５が非活性化される。また、スイッチＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３が導通するとともに、スイッチＳＣ１〜ＳＣ３が非導通になる。また、レギュレータＲＢ１〜ＲＢ３が活性化される。これにより、参照電圧生成回路４によって参照電圧ＶＲが生成され、レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３によって内部電源電圧ＶＤＤが生成される。内部回路ブロックＢ１〜Ｂ３は、電流駆動能力が小さなレギュレータＲＡ１〜ＲＡ３と電流駆動能力が大きなレギュレータＲＢ１〜ＲＢ３によって駆動され、高速動作モードを実行する。
【００５５】
この実施の形態１では、電源投入時は、電流駆動能力が大きな参照電圧生成回路４が活性化されるとともに全レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３が活性化される。したがって、参照電圧ＶＲおよび内部電源電圧ＶＤＤを迅速に立ち上げることができる。
【００５６】
また、低速動作モードでは、電流駆動能力が小さな参照電圧生成回路５を活性化させるとともに、電流駆動能力が小さなレギュレータＲＡ１〜ＲＡ３のみを活性化させるので、消費電流の低減化を図ることができる。
【００５７】
また、高速動作モードでは、電流駆動能力が大きな参照電圧生成回路４が活性化されるとともに全レギュレータＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３が活性化される。したがって、参照電圧ＶＲおよび内部電源電圧ＶＤＤを安定に生成することができ、ノイズの影響を軽減することができる。
【００５８】
また、高速動作モード用の参照電圧生成回路４の構成と低速動作モード用の参照電圧生成回路５の構成とが同じである。したがって、高速動作モード時における内部電源電圧ＶＤＤのばらつきと低速動作モード時における内部電源電圧ＶＤＤのばらつきとを同じにすることができ、内部電源電圧ＶＤＤのばらつきを小さく抑制することができる。
【００５９】
また、参照電圧生成回路４，５で安定化回路ＳＴ１〜ＳＴ３を共用するので、回路面積の縮小化を図ることができる。
【００６０】
以下、この実施の形態１の種々の変更例について説明する。図８の変更例では、電流源２が電流源８０で置換される。電流源８０は、電流源２に抵抗素子８１、ＮチャネルＭＯＳトランジスタ８２、およびインバータ８３を追加したものである。抵抗素子１５，８１は、トランジスタ１３のソースと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ８２は、抵抗素子１５，８１間のノードＮ１５と接地電圧ＶＳＳのラインとの間に接続される。制御信号ＬＰは、インバータ８３によって反転されてトランジスタ８２のゲートに与えられる。
【００６１】
制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ８２が導通してノードＮ１５が接地される。この場合、電流源８０は、電流源２と同じ構成になる。制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ８２が非導通になる。この場合、定電流Ｉｃのレベルが低下し、バイアス電圧Ｖｎが低下し、バイアス電圧Ｖｐが上昇する。これにより、半導体チップ全体における消費電流が低下する。この変更例では、第１の動作モードにおける消費電流を実施の形態１よりも減らすことができる。
【００６２】
図９の変更例では、電流源２が電流源９０で置換される。電流源９０は、電流源２にＰチャネルＭＯＳトランジスタ９１，９２、ＮチャネルＭＯＳトランジスタ９３〜９６、およびインバータ９７を追加したものである。トランジスタ９１，９５は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９２，９６は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９１，９２のゲートは、ともにトランジスタ９１のドレイン（出力ノードＮ９１）に接続される。トランジスタ９６のゲートは、そのドレイン（出力ノードＮ９２）に接続される。出力ノードＮ９１，Ｎ９２に現れる電圧がそれぞれバイアス電圧Ｖｐ，Ｖｎとなる。
【００６３】
トランジスタ９３，９４は、出力ノードＮ９１と接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ９４，９５のゲートは、ともにノードＮ１２に接続される。制御信号ＬＰは、インバータ９７によって反転されてトランジスタ９３のゲートに与えられる。
【００６４】
制御信号ＬＰが活性化レベルの「Ｌ」レベルである場合、トランジスタ９３が導通してトランジスタ９４，９５にノードＮ１２の電圧に応じたレベルの電流Ｉ９４，Ｉ９５が流れる。トランジスタ９１，９２，９６の各々には、トランジスタ９４，９５に流れる電流Ｉ９４，Ｉ９５の和の電流に応じたレベルの定電流Ｉｃが流れる。
【００６５】
制御信号ＬＰが非活性化レベルの「Ｈ」レベルである場合、トランジスタ９３が非導通になり、トランジスタ９５にノードＮ１２の電圧に応じたレベルの電流Ｉ９５が流れる。トランジスタ９１，９２，９６の各々には、トランジスタ９５に流れる電流Ｉ９５に応じたレベルの電流が流れる。この場合、定電流Ｉｃのレベルが低下し、バイアス電圧Ｖｎが低下し、バイアス電圧Ｖｐが上昇する。これにより、半導体チップ全体における消費電流が低下する。この変更例でも、低速動作モードにおける消費電流を実施の形態１よりも減らすことができる。
【００６６】
［実施の形態２］
図１０は、この発明の実施の形態２による半導体チップの構成を示すブロック図であって、図１と対比される図である。図１０を参照して、この半導体チップが図１の半導体チップと異なる点は、参照電圧生成回路４，５が参照電圧生成回路１００で置換され、スイッチＳＢ１〜ＳＢ３，ＳＣ１〜ＳＣ３が除去されている点である。
【００６７】
スイッチＳＡ１〜ＳＡ３の一方端子はともに参照電圧生成回路１００の出力ノード１００ａに接続され、それらの他方端子はそれぞれレギュレータＲＢ１〜ＲＢ３の入力ノードに接続されている。レギュレータＲＡ１〜ＲＡ３の入力ノードは、参照電圧生成回路１００の出力ノード１００ａに常時接続されている。
【００６８】
参照電圧生成回路１００は、低速動作モード時は、高速動作モード時と比べて小さな電流駆動能力で参照電圧ＶＲを生成し、高速動作モード時は、低速動作モード時と比べて大きな電流駆動能力で参照電圧ＶＲを生成する。すなわち参照電圧生成回路１００は、図１１に示すように、ＰチャネルＭＯＳトランジスタ１０１〜１０３、ＮチャネルＭＯＳトランジスタ１０４〜１０６、抵抗素子１１１〜１１８、スイッチＳ１，Ｓ２、およびセレクタ１２１，１２２を含む。
【００６９】
トランジスタ１０１，１０４，１０６は、外部電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ１０２，１０５は、外部電源電圧ＶＣＣのラインとトランジスタ１０４のソース（ノードＮ１０４）との間に直列接続される。トランジスタ１０１，１０２のゲートは、ともにトランジスタ１０１のドレインに接続される。
【００７０】
トランジスタ１０４，１０５，１０６のゲートは、それぞれ電圧Ｖｆ，Ｖｂｇｒ，Ｖｎを受ける。トランジスタ１０１，１０２，１０４〜１０６は、差動増幅器１０７を構成する。トランジスタ１０６は、バイアス電圧Ｖｎに応じたレベルの定電流を流す定電流源を構成する。外部電源電圧ＶＣＣが変動した場合でも、トランジスタ１０６に流れる電流、すなわち差動増幅器１０７の駆動電流は一定に維持される。
【００７１】
出力トランジスタであるＰチャネルＭＯＳトランジスタ１０３は、外部電源電圧ＶＣＣのラインと出力ノード１００ａとの間に接続され、そのゲートは差動増幅器１０７の出力ノードＮ１０２（トランジスタ１０２のドレイン）に接続される。抵抗素子１１１〜１１８は、出力ノード４ａとノードＮ１１８の間に直列接続される。抵抗素子１１１〜１１４の抵抗値の総和は、抵抗素子１１５〜１１８の抵抗値の総和よりも小さい。
【００７２】
スイッチＳ１は、抵抗素子１１４，１１５間のノードＮ１１４と接地電圧ＶＳＳのラインとの間に接続され、制御信号ＬＰが「Ｌ」レベルの場合（高速動作モード時）に導通する。スイッチＳ２は、ノードＮ１１８と接地電圧ＶＳＳのラインとの間に接続され、制御信号ＬＰが「Ｈ」レベルの場合（低速動作モード時）に導通する。
【００７３】
セレクタ１２１は、制御信号ＬＰが「Ｌ」レベルの場合（高速動作モード時）に活性化され、トリミング信号ＴＲ１に従って、４つの抵抗素子１１１〜１１４の間の３つのノードの電圧Ｖ１１１〜Ｖ１１３のうちのいずれかの電圧を選択する。抵抗素子１１１〜１１４、スイッチＳ１，Ｓ２、およびセレクタ１２１は、分圧比の変更が可能な分圧回路を構成する。セレクタ１２１によって選択された電圧Ｖｆは、差動増幅器１０７のトランジスタ１０４のゲートにフィードバックされる。トリミング信号ＴＲ１を調整することにより、参照電圧ＶＲひいては内部電源電圧ＶＤＤを所望のレベルに調整することが可能となっている。制御信号ＬＰが「Ｈ」レベルの場合（低速動作モード時）にはセレクタ１２１は非活性化され、セレクタ１２１の出力ノードはハイ・インピーダンス状態にされる。
【００７４】
セレクタ１２２は、制御信号ＬＰが「Ｈ」レベルの場合（低速動作モード時）に活性化され、トリミング信号ＴＲ２に従って、４つの抵抗素子１１５〜１１８の間の３つのノードの電圧Ｖ１１５〜Ｖ１１７のうちのいずれかの電圧を選択する。抵抗素子１１１〜１１８、スイッチＳ１，Ｓ２、およびセレクタ１２２は、分圧比の変更が可能な分圧回路を構成する。セレクタ１２２によって選択された電圧Ｖｆは、差動増幅器１０７のトランジスタ１０４のゲートにフィードバックされる。トリミング信号ＴＲ２を調整することにより、参照電圧ＶＲひいては内部電源電圧ＶＤＤを所望のレベルに調整することが可能となっている。トリミング信号ＴＲ１，ＴＲ２は、高速動作モード時に生成される参照電圧ＶＲのレベルと低速動作モード時に生成される参照電圧ＶＲのレベルとが同じになるように設定される。制御信号ＬＰが「Ｌ」レベルの場合（高速動作モード時）にはセレクタ１２２は非活性化され、セレクタ１２２の出力ノードはハイ・インピーダンス状態にされる。
【００７５】
制御信号ＬＰが「Ｌ」レベルである場合（高速動作モード時）は、スイッチＳ１が導通するとともにスイッチＳ２が非導通になり、セレクタ１２１が活性化されるとともにセレクタ１２２が非活性化される。電圧Ｖ１１１〜Ｖ１１３のうちのセレクタ１２１によって選択された電圧Ｖｆが差動増幅器１０７にフィードバックされる。差動増幅器１０７は、電圧ＶｆとＶｂｇｒの高低を比較し、比較結果に応じたレベルの信号をノードＮ１０２に出力する。この結果、差動増幅器１０７は、電圧Ｖｆが定電圧Ｖｂｇｒに一致するように、トランジスタ１０３のゲート電圧を制御することとなる。
【００７６】
抵抗素子１１１〜１１４の抵抗値をそれぞれＲ１１１〜Ｒ１１４とし、セレクタ１２１によって電圧Ｖ１１２が選択されたとすると、出力ノード１００ａの電圧すなわち参照電圧ＶＲはＶｂｇｒ×（Ｒ１１１＋Ｒ１１２＋Ｒ１１３＋Ｒ１１４）／（Ｒ１１３＋Ｒ１１４）に維持される。高速動作モード時は、抵抗値の総和が比較的小さな抵抗素子１１１〜１１４が使用されるので、低速動作モード時に比べて抵抗値の総和が小さく、大きな電流駆動能力を有し、比較的速い応答速度を有する。
【００７７】
制御信号ＬＰが「Ｈ」レベルである場合（低速動作モード時）は、スイッチＳ１が非導通になるとともにスイッチＳ２が導通し、セレクタ１２１が非活性化されるとともにセレクタ１２２が活性化される。電圧Ｖ１１５〜Ｖ１１７のうちのセレクタ１２２によって選択された電圧Ｖｆが差動増幅器１０７にフィードバックされる。差動増幅器１０７は、電圧ＶｆとＶｂｇｒの高低を比較し、比較結果に応じたレベルの信号をノードＮ１０２に出力する。この結果、差動増幅器１０７は、電圧Ｖｆが定電圧Ｖｂｇｒに一致するように、トランジスタ１０３のゲート電圧を制御することとなる。
【００７８】
抵抗素子１１１〜１１８の抵抗値をそれぞれＲ１１１〜Ｒ１１８とし、セレクタ１２２によって電圧Ｖ１１６が選択されたとすると、出力ノード１００ａの電圧すなわち参照電圧ＶＲはＶｂｇｒ×（Ｒ１１１＋Ｒ１１２＋…＋Ｒ１１７＋Ｒ１１８）／（Ｒ１１７＋Ｒ１１８）に維持される。たとえば、Ｒ１１１〜Ｒ１１５の各々をｒ（Ω）とし、Ｒ１１６〜Ｒ１１８の各々を５ｒ（Ω）とすると、スイッチＳ１がオンされるとともにスイッチＳ２がオフされたときの電圧Ｖ１１１〜Ｖ１１３は、スイッチＳ１がオフされるとともにスイッチＳ２がオンされたときの電圧Ｖ１１５〜Ｖ１１７にそれぞれ等しい。したがって、高速動作モード時にＶ１１２を選択し、低速動作モード時にＶ１１６を選択すると、高速動作モード時と低速動作モード時の両方で参照電圧ＶＲは２Ｖｂｇｒに維持される。
【００７９】
低速動作モード時は、抵抗素子１１１〜１１８が使用されるので、高速動作モード時に比べて抵抗値の総和が大きくなり、消費電流が小さくなる反面、電流駆動能力が小さくなり、応答速度が遅くなり、ノイズの影響を受け易くなる。
【００８０】
また、高速動作モード時は、抵抗素子１１１〜１１４だけが使用されるので、低速動作モード時に比べて抵抗値の総和が小さくなり、消費電流が大きくなる反面、電流駆動能力が大きくなり、応答速度が速くなり、ノイズの影響を受け難くなる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００８１】
この実施の形態２では、実施の形態１と同じ効果が得られる他、高速動作モード時と低速動作モード時で差動増幅器１０７および出力トランジスタ１０３を共用するので、高速動作モード用の差動増幅器３６および出力トランジスタ２６と低速動作モード用の差動増幅器５６および出力トランジスタ４６とを別々に備える実施の形態１に比べ、レイアウト面積が小さくて済む。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８３】
１  半導体基板、２，８０，９０  電流源、３  ＢＧＲ電圧源、４，５，１００  参照電圧生成回路、ＳＡ１〜ＳＡ３，ＳＢ１〜ＳＢ３，ＳＣ１〜ＳＣ３，Ｓ１，Ｓ２  スイッチ、ＳＴ１〜ＳＴ３  安定化回路、ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３  レギュレータ、Ｂ１〜Ｂ３  内部回路ブロック、１１，１２，２３〜２６，４３〜４６，６１〜６３，７１〜７４，９１，９２，１０１〜１０３  ＰチャネルＭＯＳトランジスタ、１３，１４，２７〜３０，４７〜５０，６４〜６７，７５〜７９，８２，９３〜９６，１０４〜１０６  ＮチャネルＭＯＳトランジスタ、１５，３１〜３３，５１〜５４，５７，８１，１１１〜１１８  抵抗素子、２１，４１，４２，７０，８３，９７  インバータ、３５，５５，１２１，１２２  セレクタ、３６，５６，６８，８０，１０７  差動増幅器。
【図１】
2013152682.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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