(57)【要約】      （修正有）【課題】オン抵抗を低減することができる半導体装置及びその製造方法を提供する。【解決手段】第１導電型の第１半導体領域からなる半導体基板１１と、端部領域の第１トレンチにおいては、前記端部領域側の絶縁膜の方がセル形成領域側の前記絶縁膜よりも厚くなるように、前記絶縁膜内に設けられた第２電極１７と、を有し、前期第１トレンチに隣接し、前記第１トレンチよりもトレンチ幅が小さく前記第１半導体領域に達する第２トレンチを形成する工程と、前記第１トレンチ及び前記第２トレンチに絶縁膜を形成し、熱処理によって前記端部領域の前記第１トレンチ及び前記第２トレンチの前記絶縁膜を一体化させる工程と、を有する。【選択図】図２
2013214551.tif 000002
【特許請求の範囲】
【請求項１】
第１面、第２面、及び第１導電型の第１半導体領域を有する半導体基板と、
前記第１面に設けられた第１電極と、
前記第２面の側に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域に接するように前記第２面に設けられた第２導電型の第３半導体領
域と、
前記第３半導体領域に接し、前記第２面に選択的に設けられた第１導電型の第４半導体
領域と、
前記第１面から前記第１半導体領域に達するように、セル形成領域及び端部領域に設け
られた第１トレンチと、
前記端部領域の前記第１トレンチに設けられる絶縁膜のうち、前記端部領域側の絶縁膜
の方が前記セル形成領域側の絶縁膜よりも厚くなるように、前記第１トレンチに設けられ
た絶縁膜と、
前記絶縁膜を介して前記第１トレンチに設けられた第２電極と、
前記第２面に設けられた第３電極と、
を有する半導体装置。
【請求項２】
前記端部領域の前記第１トレンチにおいて、前記端部領域側の前記絶縁膜の厚さが前記
セル形成領域側の前記絶縁膜の厚さの１．０５倍以上である請求項１に記載の半導体装置
。
【請求項３】
前記端部領域の前記第１トレンチにおいて、前記第２電極に隣接した第４電極を前記端
部領域側に有する請求項１または２に記載の半導体装置。
【請求項４】
前記端部領域の前記第１トレンチの深さが、前記端部領域側に向かうにつれて深くなる
請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第４電極は前記第２電極よりも深い請求項３または４に記載の半導体装置。
【請求項６】
前記端部領域の前記第１トレンチにおいて、前記端部領域側の前記絶縁膜及び前記第４
電極の厚さの和が、前記セル形成領域側の前記絶縁膜の厚さの１．０５倍以上である請求
項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
第１面、第２面、及び第１導電型の第１半導体領域を有する半導体基板の前記第１面に
第１電極を形成する工程と、
前記第２面の側に第２導電型の第２半導体領域を形成する工程と、
前記第２半導体領域に接するように、前記第２面に第２導電型の第３半導体領域を形成
する工程と、
前記第３半導体領域に接するように、前記第２面に第１導電型の第４半導体領域を選択
的に形成する工程と、
前記第１面から前記第１半導体領域に達する第１トレンチを、セル形成領域及び端部領
域に形成する工程と、
前記端部領域において、前記第１トレンチに隣接し、前記第１トレンチよりもトレンチ
幅が小さく、かつ前記第１面から前記第１半導体領域に達する第２トレンチを形成する工
程と、
前記第１トレンチ、及び前記第２トレンチに絶縁膜を形成し、熱処理によって前記端部
領域における前記第１トレンチ及び前記第２トレンチの前記絶縁膜を一体化させる工程と
、
前記端部領域の第１トレンチにおいては、前記端部領域側の前記絶縁膜の方が前記セル
形成領域側の前記絶縁膜よりも厚くなるように、前記絶縁膜内に第２電極を形成する工程
と、
前記第２面に第３電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記端部領域の前記第１トレンチにおいて、前記端部領域側の前記絶縁膜の厚さが前記
セル形成領域側の前記絶縁膜の厚さの１．０５倍以上である請求項７に記載の半導体装置
の製造方法。
【請求項９】
前記第２トレンチの少なくとも一を、前記熱処理により前記端部領域における前記第１
トレンチ及び前記第２トレンチの前記絶縁膜を一体化しないように形成後、前記絶縁膜が
形成されていない前記第２トレンチ内に第４電極を形成する工程をさらに有する請求項７
または８に記載の半導体装置の製造方法。
【請求項１０】
前記端部領域の前記第１トレンチの深さが、前記端部領域側に向かうにつれて深くなる
請求項７乃至９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】
前記第４電極は前記第２電極よりも深く形成される請求項９または１０に記載の半導体
装置の製造方法。
【請求項１２】
前記端部領域側の前記絶縁膜及び前記第４電極の厚さの和が、前記セル形成領域側の前
記絶縁膜の厚さの１．０５倍以上である請求項９乃至１１のいずれか一に記載の半導体装
置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワースイッチ等に用いられるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effe
ct Transistor）は高電圧下で使用される場合が多いため、高耐圧特性が要求される。加
えて、スイッチングでの損失低減のため、ＭＯＳＦＥＴにはオン抵抗を低減することも要
求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２１７２０２号公報
【特許文献２】特開２００９−５３１８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減することができる半導体装置及びそ
の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１面、第２面、及び第１導電型の第１半導体領域を有する
半導体基板と、前記第１面に設けられた第１電極と、前記第２面の側に設けられた第２導
電型の第２半導体領域と、前記第２半導体領域に接するように前記第２面に設けられた第
２導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２面に選択的に設けら
れた第１導電型の第４半導体領域と、前記第１面から前記第１半導体領域に達するように
、セル形成領域及び端部領域に設けられた第１トレンチと、前記端部領域の前記第１トレ
ンチに設けられる絶縁膜のうち、前記端部領域側の絶縁膜の方が前記セル形成領域側の絶
縁膜よりも厚くなるように、前記第１トレンチに設けられた絶縁膜と、前記絶縁膜を介し
て前記第１トレンチに設けられた第２電極と、前記第２面に設けられた第３電極と、を有
する。
【０００６】
実施形態の半導体装置の製造方法は、第１面、第２面、及び第１導電型の第１半導体領
域を有する半導体基板の前記第１面に第１電極を形成する工程と、前記第２面の側に第２
導電型の第２半導体領域を形成する工程と、前記第２半導体領域に接するように、前記第
２面に第２導電型の第３半導体領域を形成する工程と、前記第３半導体領域に接するよう
に、前記第２面に第１導電型の第４半導体領域を選択的に形成する工程と、前記第１面か
ら前記第１半導体領域に達する第１トレンチを、セル形成領域及び端部領域に形成する工
程と、前記端部領域において、前記第１トレンチに隣接し、前記第１トレンチよりもトレ
ンチ幅が小さく、かつ前記第１面から前記第１半導体領域に達する第２トレンチを形成す
る工程と、前記第１トレンチ、及び前記第２トレンチに絶縁膜を形成し、熱処理によって
前記端部領域における前記第１トレンチ及び前記第２トレンチの前記絶縁膜を一体化させ
る工程と、前記端部領域の第１トレンチにおいては、前記端部領域側の前記絶縁膜の方が
前記セル形成領域側の前記絶縁膜よりも厚くなるように、前記絶縁膜内に第２電極を形成
する工程と、前記第２面に第３電極を形成する工程と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置１ａの断面構造を示す断面図。
【図２】第１の実施形態に係る半導体装置１ａの端部領域における断面構造を示す断面図。
【図３】第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す断面図。
【図４】比較例に係る半導体装置１ｂの端部領域における断面構造を示す断面図。
【図５】第２の実施形態に係る半導体装置１ｃの端部領域における断面構造を示す断面図。
【図６】第３の実施形態に係る半導体装置１ｄの端部領域における断面構造を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。なお、本実施形態では第１導電型を
Ｎ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型として
も本発明は実施可能である。以下の説明において、Ｎ＋、Ｎの表記、及びＰ＋、Ｐの表記
は不純物濃度の相対的な高低を表す。すなわち、Ｎ＋はＮよりもＮ型の不純物濃度が相対
的に高く、Ｐ＋はＰよりもＰ型の不純物濃度が相対的に高いことを示す。また、図面の寸
法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定す
るものではない。
【０００９】
［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１は第１の実施形態に係る半導体装置１ａの断面構造を示す断面図、及び図２
は第１の実施形態に係る半導体装置１ａの端部領域における断面構造を示す断面図を示し
ている。
【００１０】
半導体装置１ａはＭＯＳＦＥＴ構造を有する。半導体装置１ａはＮ＋型半導体基板１０
（半導体基板）、Ｎ型ドリフト層１１（第１半導体領域）、Ｐ型ベース層１２（第２半導
体領域）、Ｐ＋型コンタクト層１３（第３半導体領域）、Ｎ＋型ソース層１４（第４半導
体領域）、トレンチ１５（第１トレンチ）、フィールドプレート酸化膜１６（絶縁膜）、
トレンチ内ソース電極１７（第２電極）、ゲート電極１８、外部ソース電極１９（第３電
極）、ドレイン電極２０（第１電極）、及び端部トレンチ３１（第１トレンチ）を有する
。
【００１１】
Ｎ＋型半導体基板１０は、第１面と、その第１面に対向する第２面を有する。また、Ｎ
＋型半導体基板１０はセル形成領域と、そのセル形成領域の端部である端部領域を有する
。セル形成領域にはトレンチ１５が複数設けられ、端部領域には端部トレンチ３１のみが
設けられる。
【００１２】
本実施形態では、一例として、Ｎ＋型半導体基板１０にシリコン（Ｓｉ）を用いるが、
第２の実施形態と第３の実施形態も含め、Ｎ＋型半導体基板１０に炭化ケイ素（ＳｉＣ）
や窒化ガリウム（ＧａＮ）等を用いた場合でも実施は可能である。
【００１３】
半導体装置１ａの構成について説明する。まず、Ｎ＋型半導体基板１０の第２面側にＮ
型ドリフト層１１が設けられる。Ｎ＋型半導体基板１０の第２面側であり、Ｎ型ドリフト
層１１に接するようにＰ型ベース層１２が設けられる。
【００１４】
Ｐ型ベース層１２に接し、Ｎ＋型半導体基板１０の第２面上にＰ＋型コンタクト層１３
が設けられる。そのＰ＋型コンタクト層１３を挟み込むように、Ｎ＋型半導体基板１０の
第２面上において選択的にＮ＋型ソース層１４が設けられる。
【００１５】
Ｎ＋型半導体基板１０の第２面から、Ｎ＋型ソース層１４とＰ型ベース層１２を貫通し
、Ｎ型ドリフト層１１まで達するようにトレンチ１５が複数設けられる。なお、Ｎ＋型半
導体基板１０の端部領域においては端部トレンチ３１のみが設けられる。
【００１６】
トレンチ１５及び端部トレンチ３１の内部にはフィールドプレート酸化膜１６を介して
トレンチ内ソース電極１７とゲート電極１８が設けられる。トレンチ１５の略中心にトレ
ンチ内ソース電極１７が位置し、ゲート電極１８はＮ＋型ソース層１４とトレンチ内ソー
ス電極１７の間に位置する。また、トレンチ内ソース電極１７とゲート電極１８は例えば
ポリシリコンにより構成される。
【００１７】
そして、Ｎ＋型半導体基板１０の第２面上、すなわちＰ＋型コンタクト層１３、Ｎ＋型
ソース層１４、及びフィールドプレート酸化膜１６に接するように外部ソース電極１９が
設けられる。また、Ｎ＋型半導体基板１０の第１面上にはドレイン電極２０が設けられる
。なお、トレンチ内ソース電極１７と外部ソース電極１９は電気的に接続されている。
【００１８】
ここで、上記のような構成を有する半導体装置１ａの端部領域における、端部トレンチ
３１について説明する。
【００１９】
端部トレンチ３１内のフィールドプレート酸化膜１６は、トレンチ内ソース電極１７を
中心としてフィールドプレート酸化膜１６を端部領域側３１０とセル形成領域側３１１に
分けて見た際、端部領域側３１０のフィールドプレート酸化膜１６の方が、セル形成領域
側３１１のフィールドプレート酸化膜１６よりも厚くなるように設けられている。
【００２０】
上記のような、端部領域側３１０のフィールドプレート酸化膜１６の厚さは特に規定は
されないが、後述する効果をより得るためには、端部領域側３１０のフィールドプレート
酸化膜１６の厚さが、セル形成領域側３１１のフィールドプレート酸化膜１６の厚さの約
５％以上大きくなる（すなわち、セル形成領域側３１１のフィールドプレート酸化膜１６
の厚さの１．０５倍以上である）ことが望ましい。
【００２１】
なお、本実施形態ではＭＯＳＦＥＴ構造で説明しているが、それに限定されず例えば絶
縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢ
Ｔという）構造であっても実施は可能である。その場合、Ｎ＋型半導体基板１０とドレイ
ン電極２０の間にＰ型コレクタ領域が設けられる。
【００２２】
また、端部トレンチ３１において、端部領域側３１０のフィールドプレート酸化膜１６
とセル形成領域側３１１のフィールドプレート酸化膜１６の深さは略同じであるように図
示してあるが、特に限定はされない。
【００２３】
（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。
【００２４】
半導体装置１ａはＭＯＳＦＥＴ構造を有しており、例えば、外部ソース電極１９に対し
て、ドレイン電極２０に正電位を印加した状態で、ゲート電極１８に閾値電圧よりも大き
な正の電圧を印加する。この場合、Ｐ型ベース層１２に反転層が形成される。これにより
、半導体装置１ａがオン状態になり、電子電流が流れる。
【００２５】
この電子電流は、Ｎ＋型ソース層１４、Ｐ型ベース領域１２に形成されたＮ型の反転層
（すなわち半導体装置１ａのチャネル）、Ｎ型ドリフト層１１、及びＮ＋型半導体基板１
０を経て、外部ソース電極１９からドレイン電極２０へ流れる。
【００２６】
逆にゲート電極１８の印加電圧をゼロ、または負の電圧を印加することにより、電子の
通路である反転層が無くなり、外部ソース電極１９からの電子電流が遮断され、半導体装
置１ａはオフ状態（逆バイアス印加状態）となる。
【００２７】
半導体装置１ａをオフ状態にした際、外部ソース電極１９とドレイン電極２０の間に印
加されている電圧により、Ｎ型ドリフト層１１とＰ型ベース層１２との界面からＮ型ドリ
フト層１１に向かって空乏層が広がる。また、トレンチ内ソース電極１７はドレイン電極
２０に対して負電位であり、Ｎ型ドリフト層１１はドレイン電極２０と同電位でありキャ
リアは主に電子である。よって、トレンチ内ソース電極１７近くでは電子が排出され空乏
化するため、Ｎ型ドリフト層１１とフィールドプレート酸化膜１６（トレンチ１５）との
界面から、Ｎ型ドリフト層１１に向かっても空乏層が広がる。すなわち、セル形成領域の
トレンチ１５間のＮ型ドリフト層１１にはＰ型ベース層１２側からと、２つのトレンチ１
５の側面からの合計３方向から空乏層が形成される。
【００２８】
このようにトレンチ１５内にフィールドプレート酸化膜１６を介してトレンチ内ソース
電極１８を形成することにより、上記のようにＮ型ドリフト層１１に対して３方向から空
乏層を形成し、結果として半導体装置１ａの耐圧をさせることが可能になる効果をフィー
ルドプレート効果と呼ぶ。
【００２９】
一方、端部トレンチ３１よりも端部領域側のＮ型ドリフト層１１は、端部トレンチ３１
の側面からのみ空乏層が形成される。
【００３０】
以上のように、半導体装置１ａは、ゲート電極１８の電圧を制御することにより、オン
状態とオフ状態とを切り替えて動作している。
【００３１】
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３の（ａ）〜
（ｃ）は第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す
断面図を示している。
【００３２】
まず、Ｎ＋型半導体基板１０の第２面側にエピタキシャル成長させたＮ型ドリフト層１
１に対してフォトリソグラフィー及び反応性イオンエッチング（Reactive Ion Etching；
ＲＩＥ）により、トレンチ１５、及びサブトレンチ３０を形成する。詳細には、セル形成
領域に複数のトレンチ１５が形成され、端部領域にトレンチ１５に隣接した複数のサブト
レンチ３０が設けられる。
【００３３】
なお、端部領域におけるトレンチ１５とサブトレンチ３０の間の長さ、及びサブトレン
チ３０同士間の長さは、サブトレンチ３０の開口幅よりも小さいことが、後述するフィー
ルドプレート酸化膜１６形成の観点から望ましい。また、図３の（ａ）では、サブトレン
チ３０は２つであるように図示しているが、あくまで一例であり、サブトレンチ３０の数
は特に限定されない。
【００３４】
次に、図３の（ｂ）に示すように、熱酸化処理を行うことにより、トレンチ内ソース電
極１７を形成する部分以外のトレンチ１５内、及びＮ型ドリフト層１１の第２面側を酸化
し、フィールドプレート酸化膜１６を形成する。この際、端部領域におけるトレンチ１５
とサブトレンチ３０の間の長さ、サブトレンチ３０同士間の長さ、及びサブトレンチ３０
の開口幅を適切に選択することにより、端部領域におけるトレンチ１５とサブトレンチ３
０の間、及びサブトレンチ３０同士間のＮ型ドリフト層１１も含めて酸化される。すなわ
ち、端部領域において、端部領域側３１０のフィールドプレート酸化膜１６方がセル形成
領域側３１１のフィールドプレート酸化膜１６よりも厚くなるように、Ｎ型ドリフト層１
１は酸化され、端部トレンチ３１が形成される。
【００３５】
その後、化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法等により、トレンチ
１５及び端部トレンチ３１内にトレンチ内ソース電極１７が形成される。トレンチ内ソー
ス電極１７の材料としては、例えば、ポリシリコンやアモルファスシリコン等が用いられ
る。そのポリシリコンやアモルファスシリコン等に例えばリン（Ｐ）を注入し、拡散させ
ることにより、トレンチ内ソース電極１７とする。
【００３６】
トレンチ内ソース電極１７を所定の位置までエッチングした後、フィールドプレート酸
化膜１６を所定の位置及び形状にエッチングし、トレンチ内ソース電極１７及びトレンチ
側壁面を熱酸化することにより、図３の（ｃ）に示すような形状を形成する。
【００３７】
その後、ポリシリコンを堆積させ、リン等を注入、拡散させることによりゲート電極１
８を形成する。ゲート電極１８を所定の位置までエッチングした後、Ｐ型不純物であるボ
ロン（Ｂ）等をイオン注入法により第２面側へ注入することにより、Ｐ型ベース層１２を
形成する。そして、Ｎ型不純物であるリンやヒ素（Ａｓ）等をイオン注入法により第２面
側へ選択的に注入することにより、Ｎ＋型ソース層１４を形成する。
【００３８】
フィールドプレート酸化膜１６の一部がＮ＋型ソース層１４とコンタクトするように、
ＣＶＤ法等によりシリコン酸化膜を成膜し、ＲＩＥ等でエッチングを行う。そして、Ｐ型
不純物であるボロン等をイオン注入法により第２面側へ選択的に注入することにより、Ｐ
＋型コンタクト層１３を形成する。そして、イオン注入されたイオンを活性化するために
熱処理を行い、最後に外部ソース電極１９を第２面上、ドレイン電極２０を第１面上にス
パッタ法等により成膜する。
【００３９】
以上のような工程により、図１及び図２に示すような、半導体装置１ａは作成される。
【００４０】
上記説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他
に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）
法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、
及び噴霧法等でも実施は可能である。
【００４１】
（第１の実施形態の効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。
【００４２】
図４は比較例に係る半導体装置１ｂの端部領域における断面構造を示す断面図を示して
いる。比較例が第１の実施形態と異なる点は、半導体装置１ｂの端部トレンチ３１の構造
が、セル形成領域のトレンチ１５と同様な点である。すなわち、端部トレンチ３１内のフ
ィールドプレート酸化膜１６は、トレンチ内ソース電極１７を中心としてフィールドプレ
ート酸化膜１６を端部領域側３１０とセル形成領域側３１１に分けて見た際、端部領域側
３１０のフィールドプレート酸化膜１６の厚さと、セル形成領域側３１１のフィールドプ
レート酸化膜１６の厚さが略等しくなるように設けられている。
【００４３】
比較例の半導体装置１ｂの動作は、逆バイアス印加時（オフ状態時）において、半導体
装置１ａの動作で説明したように、セル形成領域のトレンチ１５間のＮ型ドリフト層１１
にはＰ型ベース層１２側からと、２つのトレンチ１５の側面からの合計３方向から空乏層
が形成される。一方、端部トレンチ３１よりも端部領域側のＮ型ドリフト層１１は、端部
トレンチ３１の側面からのみ空乏層が形成される。
【００４４】
セル形成領域のＮ型ドリフト層１１はフィールドプレート効果により空乏層が広がりや
すく、トレンチ１５底部及び側面の電界集中を抑制することができる。しかしながら、端
部トレンチ３１よりも端部領域側のＮ型ドリフト層１１は、端部トレンチ３１の側面から
のみしか空乏層が形成されない。よって、端部領域のＮ型ドリフト層１１の空乏層は、セ
ル形成領域よりも広がらず、端部トレンチ３１の底部及び側面の電界集中はセル形成領域
よりも大きくなってしまう。
【００４５】
一般に、半導体の抵抗率はキャリア濃度（不純物濃度）に反比例するため、抵抗を低減
させる方法の一つとして、不純物濃度の増加が挙げられる。従って、オン抵抗低減を目的
としたＮ型ドリフト層１１のＮ型不純物濃度増加を行うと、逆バイアス印加時、端部トレ
ンチ３１の底部及び側面への過剰な電界集中が生じ、半導体装置１ｂの破壊等に繋がる可
能性がある。そのため、半導体装置１ｂの場合、Ｎ型ドリフト層１１の不純物濃度に制約
が生じ、オン抵抗化が困難となる問題点が生じる。
【００４６】
ここで、酸化膜が負担できる電圧の大きさは、酸化膜に掛かる電界の大きさと酸化膜の
厚さの積によって決まる。従って、第１の実施形態の半導体装置の場合、端部トレンチ３
１において、端部領域側３１０のフィールドプレート酸化膜１６の厚さを、セル形成領域
側３１１のフィールドプレート酸化膜１６よりも厚くすることにより、半導体装置１ｂの
場合より大きい電位差をフィールドプレート酸化膜１６が負担できる。結果として、逆バ
イアス印加時に端部領域のＮ型ドリフト層１１に掛かる電界を緩和することが可能となる
。
【００４７】
従って、第１の実施形態の半導体装置１ａによれば、端部領域のＮ型ドリフト層１１に
掛かる電界を緩和することが可能であるため、Ｎ型ドリフト層１１のＮ型不純物濃度を増
加させ、半導体装置１ａの低オン抵抗化を実現することが可能となる。
【００４８】
なお、上記の端部トレンチ３１に掛かる電界集中を緩和する効果をより得るためには、
端部領域側３１０のフィールドプレート酸化膜１６の厚さが、セル形成領域側３１１のフ
ィールドプレート酸化膜１６の厚さの約５％以上大きくなる（すなわち、セル形成領域側
３１１のフィールドプレート酸化膜１６の厚さの１．０５倍以上である）ことが望ましい
。
【００４９】
［第２の実施形態］
以下に、図５を用いて第２の実施形態について説明する。なお、第２の実施形態につい
て、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５０】
（半導体装置１ｃの構造）
第２の実施形態に係る半導体装置１ｃの構造について、図５を参照しながら説明する。
図５は第２の実施形態に係る半導体装置１ｃの端部領域における断面構造を示す断面図を
示している。
【００５１】
半導体装置１ｃが第１の実施形態の半導体装置１ａと異なる点は、端部トレンチ３１内
のトレンチ内ソース電極１７に隣接したフローティング電極４０（第４電極）が設けられ
ている点である。詳細には、第１の実施形態の半導体装置１ａの端部トレンチ３１内のト
レンチ内ソース電極１７の端部領域側に隣接して、フローティング電極４０が設けられる
。フローティング電極４０は例えばポリシリコン等で形成され、電気的には外部とは接続
されていない。なお、図５ではフローティング電極４０は１つしか図示されていないが、
その個数は限定されず、複数設けられていても構わない。
【００５２】
その他の構造については、第１の実施形態の半導体装置１ａと同様であり、ＭＯＳＦＥ
Ｔ構造を有する。
【００５３】
なお、第２の実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例え
ばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ＋型半導体基板１０とドレイ
ン電極２０の間にＰ型コレクタ領域が設けられる。
【００５４】
（半導体装置１ｃの動作）
半導体装置１ｃの動作は半導体装置１ａと同様である。
【００５５】
半導体装置１ｃの動作時（オン状態）のみの説明をすると、まず、外部ソース電極１９
に対して、ドレイン電極２０に正電位を印加した状態で、ゲート電極１８に閾値電圧より
も大きな正の電圧を印加する。この場合、Ｐ型ベース層１２に反転層が形成される。これ
により、半導体装置１ｃがオン状態になり、電子電流が流れる。
【００５６】
この電子電流は、Ｎ＋型ソース層１４、Ｐ型ベース領域１２に形成されたＮ型の反転層
（すなわち半導体装置１ｃのチャネル）、Ｎ型ドリフト層１１、及びＮ＋型半導体基板１
０を経て、外部ソース電極１９からドレイン電極２０へ流れる。
【００５７】
以上のように、半導体装置１ｃも、ゲート電極１８の電圧を制御することにより、オン
状態とオフ状態とを切り替えて動作している。
【００５８】
（半導体装置１ｃの製造方法）
半導体装置１ｃの製造方法は、半導体装置１ａの製造方法と略同様であるが、フローテ
ィング電極４０を形成するための工程を有する。
【００５９】
詳細には、図３の（ａ）に示すような半導体装置１ａの製造方法と同様に、Ｎ＋型半導
体基板１０の第２面側にエピタキシャル成長させたＮ型ドリフト層１１に対してフォトリ
ソグラフィー及びＲＩＥ法により、トレンチ１５、及びサブトレンチ３０を形成するが、
フローティング電極４０を形成するためにサブトレンチ３０の開口幅を第１の実施形態よ
りも広くなるように設ける。すなわち、熱酸化によりサブトレンチ３０がフィールドプレ
ート酸化膜１６に完全に埋め込まれないように開口される。
【００６０】
そして、熱酸化によりフィールドプレート酸化膜１６を形成した後、トレンチ内ソース
電極１７と同様に、例えばポリシリコン等を用いてフローティング電極４０が形成される
。その後、半導体装置１ａの製造方法と同様に、Ｐ＋型コンタクト層１３、Ｎ＋型ソース
層１４、ゲート電極１８、外部ソース電極１９、及びドレイン電極２０が形成され、半導
体装置１ｃとなる。
【００６１】
第２の実施形態の製造方法の成膜方法についてもＣＶＤ法の他に、原子層単体での成長
制御が可能な原子層成長ＡＬＤ法や、スパッタ法、物理気相成長ＰＶＤ法、塗布法、及び
噴霧法等でも実施は可能である。
【００６２】
（半導体装置１ｃの効果）
半導体装置１ｃの効果について説明する。
【００６３】
半導体装置１ｃにおいても、半導体装置１ａと同様の効果を得ることが可能である。す
なわち、端部トレンチ３１において、端部領域側３１０にフローティング電極４０を設け
ることにより、半導体装置１ｂの場合より大きい電位差をフィールドプレート酸化膜１６
が負担できる。結果として、逆バイアス印加時に端部領域のＮ型ドリフト層１１に掛かる
電界を緩和することが可能となる。
【００６４】
従って、第２の実施形態の半導体装置１ｃによれば、端部領域のＮ型ドリフト層１１に
掛かる電界を緩和することが可能であるため、Ｎ型ドリフト層１１のＮ型不純物濃度を増
加させ、半導体装置１ｃの低オン抵抗化を実現することが可能となる。
【００６５】
さらに、半導体装置１ｃの場合、端部トレンチ３１内のトレンチ内ソース電極１７に隣
接したフローティング電極４０を設けることにより、端部トレンチ３１の端部領域側の側
面における電位差を徐々に付けることが可能となり、電界集中をさらに抑制することが可
能となる。
【００６６】
また、半導体装置１ａのように、フローティング電極４０を設けない形態で作製し、端
部トレンチ３１の端部領域側３１０のフィールドプレート酸化膜１６を過剰に厚くすると
、半導体装置製造時にＮ＋型半導体基板１０に掛かる応力が大きくなり、リーク電流やＮ
＋型半導体基板１０の反りによる製造上の問題等が生じる可能性がある。半導体装置１ｃ
は端部トレンチ３１のトレンチ内ソース電極１７に隣接したフローティング電極４０を設
けているため、上記のような問題点を抑制することが可能となる。
【００６７】
［第３の実施形態］
以下に、図６を用いて第３の実施形態について説明する。なお、第３の実施形態につい
て、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００６８】
（半導体装置１ｄの構造）
第３の実施形態に係る半導体装置１ｄの構造について、図６を参照しながら説明する。
図６は第３の実施形態に係る半導体装置１ｄの端部領域における断面構造を示す断面図を
示している。
【００６９】
半導体装置１ｄが第１の実施形態の半導体装置１ａと異なる点は、フローティング電極
４０の深さ（Ｎ＋型半導体基板１０の第２面から第１面方向における、フローティング電
極４０の長さ）がトレンチ内ソース電極１７よりも深く設けられている点である。なお、
図６ではフローティング電極４０が１つ形成されているように図示されているが、フロー
ティング電極４０が複数設けられている場合でも実施は可能である。
【００７０】
その他の構造については、第１の実施形態の半導体装置１ａと同様であり、ＭＯＳＦＥ
Ｔ構造を有する。
【００７１】
なお、第３の実施形態でもＭＯＳＦＥＴ構造で説明しているが、それに限定されず例え
ばＩＧＢＴ構造であっても実施は可能である。その場合、Ｎ＋型半導体基板１０とドレイ
ン電極２０の間にＰ型コレクタ領域が設けられる。
【００７２】
（半導体装置１ｄの動作）
半導体装置１ｄの動作は半導体装置１ａと同様である。
【００７３】
半導体装置１ｄの動作時（オン状態）のみの説明をすると、まず、外部ソース電極１９
に対して、ドレイン電極２０に正電位を印加した状態で、ゲート電極１８に閾値電圧より
も大きな正の電圧を印加する。この場合、Ｐ型ベース層１２に反転層が形成される。これ
により、半導体装置１ｄがオン状態になり、電子電流が流れる。
【００７４】
この電子電流は、Ｎ＋型ソース層１４、Ｐ型ベース領域１２に形成されたＮ型の反転層
（すなわち半導体装置１ｄのチャネル）、Ｎ型ドリフト層１１、及びＮ＋型半導体基板１
０を経て、外部ソース電極１９からドレイン電極２０へ流れる。
【００７５】
以上のように、半導体装置１ｄも、ゲート電極１８の電圧を制御することにより、オン
状態とオフ状態とを切り替えて動作している。
【００７６】
（半導体装置１ｄの製造方法）
半導体装置１ｄの製造方法は、半導体装置１ａの製造方法と略同様であるが、フローテ
ィング電極４０の深さがトレンチ内ソース電極１７よりも深くなるように形成される。
【００７７】
詳細には、図３の（ａ）に示すような半導体装置１ａの製造方法と同様に、Ｎ＋型半導
体基板１０の第２面側にエピタキシャル成長させたＮ型ドリフト層１１に対してフォトリ
ソグラフィー及びＲＩＥ法により、トレンチ１５、及びサブトレンチ３０を形成する。そ
の際、端部領域におけるサブトレンチ３０の少なくとも１つ以上は、トレンチ１５よりも
深くなるように形成される。また、フローティング電極４０を形成するために、サブトレ
ンチ３０の開口幅は半導体装置１ａの開口幅よりも広くなるように形成される。
【００７８】
そして、熱酸化によりフィールドプレート酸化膜１６を形成した後、例えばポリシリコ
ン等を用いてトレンチ内ソース電極１７が形成される。その後、半導体装置１ａの製造方
法と同様に、Ｐ＋型コンタクト層１３、Ｎ＋型ソース層１４、ゲート電極１８、外部ソー
ス電極１９、及びドレイン電極２０が形成され、半導体装置１ｄとなる。
【００７９】
第３の実施形態の製造方法の成膜方法についてもＣＶＤ法の他に、原子層単体での成長
制御が可能な原子層成長ＡＬＤ法や、スパッタ法、物理気相成長ＰＶＤ法、塗布法、及び
噴霧法等でも実施は可能である。
【００８０】
（半導体装置１ｄの効果）
半導体装置１ｄの効果について説明する。
【００８１】
半導体装置１ｄにおいても、半導体装置１ａと同様の効果を得ることが可能である。す
なわち、端部トレンチ３１において、端部領域側３１０にフローティング電極４０を設け
ることにより、半導体装置１ｂの場合より大きい電位差をフィールドプレート酸化膜１６
が負担できる。結果として、逆バイアス印加時に端部領域のＮ型ドリフト層１１に掛かる
電界を緩和することが可能となる。
【００８２】
従って、第３の実施形態の半導体装置１ｄによれば、端部領域のＮ型ドリフト層１１に
掛かる電界を緩和することが可能であるため、Ｎ型ドリフト層１１のＮ型不純物濃度を増
加させ、半導体装置１ｄの低オン抵抗化を実現することが可能となる。
【００８３】
さらに、半導体装置１ｄの場合、端部トレンチ３１内のトレンチ内ソース電極１７に隣
接したフローティング電極４０を設けることにより、端部トレンチ３１の端部領域側の側
面における電位差を徐々に付けることが可能となり、電界集中をさらに抑制することが可
能となる。
【００８４】
また、半導体装置１ａのように、フローティング電極４０を設けない形態で作製し、端
部トレンチ３１の端部領域側３１０のフィールドプレート酸化膜１６を過剰に厚くすると
、半導体装置製造時にＮ＋型半導体基板１０に掛かる応力が大きくなり、リーク電流やＮ
＋型半導体基板１０の反りによる製造上の問題等が生じる可能性がある。半導体装置１ｄ
は端部トレンチ３１のトレンチ内ソース電極１７に隣接したフローティング電極４０を設
けているため、上記のような問題点を抑制することが可能となる。
【００８５】
加えて、半導体装置１ｄのようにフローティング電極４０の深さをトレンチ内ソース電
極１７よりも深く設けていることにより、ソース電極を覆う形でフローティング電極を形
成することでトレンチ底部側の電界も緩和することができる。すなわち、ソース電位がシ
ールドされて端部トレンチ３１の底部及び側面の電界集中がさらに緩和することが可能と
なる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
【符号の説明】
【００８７】
１ａ，１ｂ，１ｃ…半導体装置、１０…Ｎ＋型半導体基板（半導体基板）、１１…Ｎ型ド
リフト層（第１半導体領域）、１２…Ｐ型ベース層（第２半導体領域）、１３…Ｐ型コン
タクト層（第３半導体領域）、１４…Ｎ＋型ソース層（第４半導体領域）、１５…トレン
チ（第１トレンチ）、１６…フィールドプレート酸化膜（絶縁膜）、１７…トレンチ内ソ
ース電極（第２電極）、１８…ゲート電極、１９…外部ソース電極（第３電極）、２０…
ドレイン電極（第１電極）、３０…サブトレンチ（第２トレンチ）、３１…端部トレンチ
（第１トレンチ）、４０…フローティング電極（第４電極）、３１０…端部領域側、３１
１…セル形成領域側
【図１】
2013214551.tif 000003
【図２】
2013214551.tif 000004
【図３】
2013214551.tif 000005
【図４】
2013214551.tif 000006
【図５】
2013214551.tif 000007
【図６】
2013214551.tif 000008