(57)【要約】【課題】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにする。【解決手段】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置であり、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されている。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置において、
前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、
前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、
前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記３次元トランジスタはメモリセル部を構成し、前記プレーナ型トランジスタは周辺トランジスタを構成することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記３次元トランジスタは、前記埋め込みゲート電極からみて、前記ゲート絶縁膜をはさんで下側となる前記半導体基板に形成された拡散層を有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、前記第１のメタル材料（Ａ）と前記第２のメタル材料（Ｂ）は、仕事関数が異なる材料であることを特徴とする半導体装置。
【請求項５】
半導体基板にプレーナ型トランジスタと３次元トランジスタを形成する半導体装置の製造方法において、
前記プレーナ型トランジスタのゲート絶縁膜と前記３次元トランジスタのゲート絶縁膜を高誘電率材料により同時に成膜し、
前記プレーナ型トランジスタの前記ゲート絶縁膜上でメタルゲート電極の下側のほうを構成する第１のメタル材料（Ａ）と、前記３次元トランジスタの前記ゲート絶縁膜上で埋め込みゲート電極の下側のほうを構成するメタル材料を同時に成膜することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、さらに前記プレーナ型トランジスタの前記第１のメタル材料（Ａ）の上で前記メタルゲート電極の上側のほうを構成する第２のメタル材料（Ｂ）と、前記３次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料を同時に成膜することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、前記第１のメタル材料（Ａ）と前記３次元トランジスタの前記埋め込みゲート電極の下側のほうを構成するメタル材料の同時成膜はスパッタ法で行なわれ、前記第２のメタル材料（Ｂ）と前記３次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料の同時成膜はＣＶＤ法により行なわれることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体装置の製造方法において、前記ゲート絶縁膜の形成後であって、前記第１のメタル材料（Ａ）と前記３次元トランジスタの前記埋め込みゲート電極の下側のほうを構成するメタル材料の同時成膜の前に、前記３次元トランジスタの前記埋め込みゲート電極となるべき箇所からみて、前記ゲート絶縁膜をはさんで下側となる前記半導体基板に拡散層を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項５〜８のいずれか１項に記載の半導体装置の製造方法において、前記第１のメタル材料（Ａ）と前記第２のメタル材料（Ｂ）は、仕事関数が異なる材料であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成されたプレーナ型トランジスタと、３次元トランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによってソース領域、ドレイン領域を形成することでMISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成することが出来る。ゲート絶縁膜としては酸化シリコン膜を、ゲート電極としてはポリシリコン膜をそれぞれ使用するのが一般的である。
【０００３】
しかしながら、近年、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用い、ゲート電極の空乏化現象を抑制する技術が提案されている。
【０００４】
また、MISFET素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、MISFETのチャネルを流れる電子が酸化膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料(高誘電率材料：以下、高誘電率をHigh-Kと呼ぶことがある)を使用することにより、容量を同じにしても物理的膜厚を増加させることでリーク電流を低減する技術がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１８６４２号公報
【特許文献２】特開２００９−０９９９５５号公報
【特許文献３】特開２００４−１３４６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、DRAMをはじめとするメモリ等で、デバイスの３次元化技術がある。３次元化とはトランジスタの構造をプレーナ型ではない構造にすることであり、例えばトレンチゲート、Fin-FET等が挙げられる。
【０００７】
これらの構造も形成しつつ、メタルゲート、高誘電率材料のトランジスタも形成すると、形成プロセスが煩雑になるという問題があった。プロセスが煩雑になると、製造コストが上がってしまう。
【０００８】
そこで、本発明の課題は、半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにすることにある。
【０００９】
本発明の他の課題は、プレーナ型トランジスタと３次元トランジスタの閾値電圧を容易に制御できるようにすることにある。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板にプレーナ型トランジスタと３次元トランジスタの両方を形成するが、それらのトランジスタの構成材料、特にメタルゲートの構成材料を同一にする。すなわち、一度のメタル材料の成膜により、プレーナ型トランジスタと３次元トランジスタの両方に成膜を行い、それらのメタル材料をメタルゲートとして利用するものである。
【００１１】
このとき、プレーナ型トランジスタのHigh-K絶縁膜上の第１のメタル材料（Ａ）と、３次元トランジスタのゲート電極の下側のほうの材料を同一のものにする。一方、プレーナ型トランジスタの第１のメタル材料（Ａ）の上に成膜する第２のメタル材料（Ｂ）と、３次元トランジスタのゲート電極の上側のほうの材料を同一のものにする。
【００１２】
具体的には、本発明による半導体装置は、半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含み、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されていることを特徴とする。
【００１３】
本発明による半導体装置の製造方法は、プレーナ型トランジスタのゲート絶縁膜と３次元トランジスタのゲート絶縁膜を高誘電率材料により同時に成膜し、前記プレーナ型トランジスタの前記ゲート絶縁膜上でメタルゲート電極の下側のほうを構成する第１のメタル材料（Ａ）と、前記３次元トランジスタの前記ゲート絶縁膜上で埋め込みゲート電極の下側のほうを構成するメタル材料を同時に成膜することを特徴とし、さらに前記プレーナ型トランジスタの前記第１のメタル材料（Ａ）の上で前記メタルゲート電極の上側のほうを構成する第２のメタル材料（Ｂ）と、前記３次元トランジスタの前記埋め込みゲート電極の上側のほうを構成するメタル材料を同時に成膜することが望ましい。
【発明の効果】
【００１４】
本発明によれば、プレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成を少ない工程数で実現できる。特に、メタルゲート電極の形成と材料について改良したことにより、プレーナ型トランジスタと３次元トランジスタの閾値電圧の制御を容易に実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図２】図１に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図３】図２に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図４】図３に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図５】図４に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図６】図５に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図７】図６に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図８】図７に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図９】図８に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図１０】図９に続く、本発明の第１の実施例による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の第２の実施例による半導体装置の製造方法のうち、図９に対応する製造工程を説明するための断面図である。
【発明を実施するための形態】
【００１６】
［発明の原理］
本発明の実施例について説明する前に、原理を説明する。
【００１７】
本発明による半導体装置においては、プレーナ型トランジスタの閾値電圧Vtpは、プレーナ型トランジスタのゲート電極の仕事関数により制御される。すなわち第１のメタル材料（Ａ）の材料の構成を変えることで、閾値電圧Vtpを容易に制御することが出来る。
【００１８】
また、下記のようにデバイス作成を行なうことで、３次元トランジスタの閾値電圧Vttは第２のメタル材料（Ｂ）の材料を変えることで制御することが出来る。
【００１９】
＜N型トランジスタの場合＞
“第１のメタル材料（Ａ）の仕事関数“＜“第２のメタル材料（Ｂ）の仕事関数“の関係にあれば、第２のメタル材料（Ｂ）により閾値電圧Vttを制御することができる。
【００２０】
一方、“第１のメタル材料（Ａ）の仕事関数“＞“第２のメタル材料（Ｂ）の仕事関数“の場合、後述する図１１のように３次元トランジスタの第１のメタル材料（Ａ）６から見てHigh-K絶縁膜５をはさんで反対側にN型拡散層が形成されるようにイオン注入等を行うことで、第２のメタル材料（Ｂ）により閾値電圧Vttを制御できる。すなわち、プレーナ型トランジスタとは別のパラメータで自由に３次元トランジスタの閾値電圧Vttを制御することができる。このため、プロセス設計しやすい。
【００２１】
＜P型トランジスタの場合＞
“第１のメタル材料（Ａ）の仕事関数“＞“第２のメタル材料（Ｂ）の仕事関数“の関係にあれば、第２のメタル材料（Ｂ）により閾値電圧Vttを制御することができる。
【００２２】
一方、“第１のメタル材料（Ａ）の仕事関数“＜“第２のメタル材料（Ｂ）の仕事関数“の場合、図１１のように３次元トランジスタの第１のメタル材料（Ａ）６から見てHigh-K絶縁膜５をはさんで反対側にP型拡散層が形成されるようにイオン注入等を行うことで、第２のメタル材料（Ｂ）により閾値電圧Vttを制御することができる。すなわち、プレーナ型トランジスタとは別のパラメータで自由に３次元トランジスタの閾値電圧Vttを制御することができる。このため、プロセス設計しやすい。
【００２３】
また、本発明による半導体装置の製造方法では、上記のような構造を、少ない工程数で形成することが出来るため、製造コストが安価である。
【００２４】
本発明によれば、プレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成を少ない工程数で実現できる。特に、メタルゲート電極の形成と材料について改良したことにより、プレーナ型トランジスタと３次元トランジスタの閾値電圧の制御を容易に実現することができる。以下に、そのことを説明する。
【００２５】
通常、トランジスタの閾値電圧Vtは、下記の式にて表現できる。
【００２６】
Vt=Vfb＋２Φ＋√(４εqNΦ)/C
Vfb：フラットバンド電圧
Φ：フェルミポテンシャルと真性ポテンシャルの差
ε：シリコンの誘電率
q：電子の電荷
N：チャネルのアクセプタ密度
C：ゲート絶縁膜容量
また、Vfbは下記の式にて表現できる。
【００２７】
Vfb=Wdif-Q/C
Q:等価酸化膜電荷
Wdif：ゲート電極のメタルとシリコンの仕事関数差
すなわち、閾値電圧Vtは、
（１）C：ゲート絶縁膜容量
（２）N：チャネルのアクセプタ密度
（３）Wdif：ゲート電極のメタルとシリコンの仕事関数差
等でコントロールできる。
【００２８】
ただし、閾値電圧Vtを、例えば上げるためにCを小さくすると、飽和時の電流は、近似的にCに比例することから、飽和時の電流が小さくなるという弊害がある(ｉ)。
【００２９】
また、閾値電圧Vtを、例えば上げるためにNを大きくすると、一般的に閾値電圧Vtのバラツキが大きくなるという弊害がある(ii)。
【００３０】
一方、閾値電圧Vtを上げるためにWdifを大きくする方法は、そういう弊害がない。
【００３１】
Wdifはシリコンの仕事関数は定数とすると、ゲート電極のメタルの仕事関数で決まる。本発明の方法における“閾値電圧の制御を容易にする”とは、言い換えれば、上記(ｉ)、(ii)の弊害に悩まされること無く、デバイス設計が出来るということである。
【００３２】
半導体製造の分野で常用されている主な材料の仕事関数は以下の値である。金属であるチタン（Ｔｉ）の仕事関数は4.14ｅＶ、タングステン（Ｗ）は4.52ｅＶ、ニッケル（Ｎｉ）は5.2ｅＶ、タンタル（Ｔａ）は4.19ｅＶ、プラチナ（Ｐｔ）は5.65ｅＶである。また、金属化合物である窒化チタン（ＴｉＮ）の仕事関数は4.7ｅＶ、窒化タングステン（ＷＮ）は5.0ｅＶ、窒化タンタル（ＴａＮ）は5.43ｅＶである。さらに、金属シリサイドであるチタンシリサイド（ＴｉＳｉ２）の仕事関数は4.5ｅＶ、タングステンシリサイド（ＷＳｉ２）は4.4ｅＶ、ニッケルシリサイド（ＮｉＳｉ２）は4.9ｅＶである。
【００３３】
上記材料の中で、半導体基板表面に形成する２つのＭＯＳトランジスタがあり、第１のトランジスタのゲート電極にＴｉＮを用い、第２のトランジスタのゲート電極にＷを用いた場合、各々の仕事関数は4.7ｅＶ、4.52ｅＶであるので、各々のトランジスタの閾値電圧Vtには0.18ｅＶの差を生じさせることができる。また、ＴｉＮのような化合物の場合、ＴｉとＮの組成を制御することにより4.14〜4.7ｅＶの範囲で閾値電圧Vtを変化させることができる。したがって、異なる材料をゲート電極として選択すれば、同一半導体基板上に異なる閾値電圧Vtを有するトランジスタを形成することができる。
【００３４】
［実施例］
（構成の説明）
はじめに、本発明の実施例の構成について説明する。
【００３５】
本実施例に係る半導体装置は、半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む。両方のトランジスタともにゲート絶縁膜にHigh-K絶縁膜を使用し、プレーナ型トランジスタのHigh-K絶縁膜上のメタルゲートの第１のメタル材料（Ａ）と同一の材料が、３次元トランジスタのゲート電極の下側のほうに使用され、プレーナ型トランジスタの第１のメタル材料（Ａ）の上の第２のメタル材料（Ｂ）が、３次元トランジスタのゲート電極の上側のほうに使用される。第１のメタル材料（Ａ）、（Ｂ）は仕事関数の異なるものが用いられる。
【００３６】
（製法（プロセス等）の説明）
次に、図１〜図１０を参照して、実施例の製法について説明する。
【００３７】
図１において、半導体基板（シリコン基板）１に、200nmの深さを持つ複数のSTI（Shallow Trench Isolation）２の形成及び酸化膜３の形成を公知の方法で行う。図中、STI２は空白となっているが、実際には絶縁物で埋め戻されている。
【００３８】
次に、図２に示すように、酸化膜３上に、３次元トランジスタ形成のためのハードマスク４を50nm厚で成膜する。
【００３９】
その後、ハードマスク４にレジストを塗布し、リソグラフィーでパターニングを行って形成したレジストマスクを利用してハードマスク４のエッチングと酸化膜３のエッチングと半導体基板１の深さ150nmの溝１６のエッチングを行う。その後、レジストマスクをアッシングにより除去する(図３)。
【００４０】
その後、図４に示すように、半導体基板１に形成した溝１６の内壁に対して5nm分の酸化を行って酸化膜３’を形成し、その後ハードマスク４をウエットエッチングで除去する(図４)。
【００４１】
続いて酸化膜３、３’をウエットエッチングし、その後、溝１６の内壁を含む全面にHigh-K(高誘電率）材料を含む絶縁膜（High-K絶縁膜５）（ゲート絶縁膜）の成長を2.5nm厚で行う。High-K材料は、例えばHfO、HfSiOである(図５)。
【００４２】
その後、図６に示すように、スパッタ法によるPVD（Physical Vapor Deposition）により、第１のメタル材料（Ａ）６を成膜する。第１のメタル材料（Ａ）の材料はTiN、Ti、Wなどである。TiNは、TiとNの比率を変えることが出来る。第１のメタル材料（Ａ）６の膜厚は、例えば10nmとする。ここで、スパッタ法は指向性が強いので、第１のメタル材料（Ａ）６は半導体基板１の表面と、溝１６の底面に形成されるが、溝１６の側壁には形成されない。
【００４３】
その後、図７に示すように、溝１６を埋めるように第１のメタル材料（Ａ）６上に、第２のメタル材料（Ｂ）７をCVD（Chemical Vapor Deposition）で成膜する。第２のメタル材料（Ｂ）７の材料はTiN、Ti、Wなどである。第２のメタル材料（Ｂ）７の成膜の膜厚は、例えば25nmである。
【００４４】
その後、図８に示すように、第２のメタル材料（Ｂ）７上にa-Si（非晶質シリコン）８を30nm厚で成膜し、Pイオンの注入を全面に行う（a-Si ８の代わりにPがin-situドープされたポリシリコン膜でも良い）。その後、a-Si８上にさらにメタル材料２０を成膜する。メタル材料２０は30nm厚で成膜する。メタル材料２０の例としては、WSi、W、Ti、TiNを含むもので良い。その後、レジストを塗布し、リソグラフィーでパターニングをする。９はレジストパターンを示す。
【００４５】
その後、レジストパターン９をマスクとしてエッチング加工を行い、プレーナ型トランジスタと３次元トランジスタのゲート形状を形成する。続いてレジストをアッシングにより除去する。その後、レジスト塗布工程と、リソグラフィー工程と、イオン注入工程と、剥離工程を複数行い、更にソース、ドレインとなるべき領域にイオン注入を行ってソース１２Ｓ（ドレイン１２Ｄ）の形成を行ない、プレーナ型トランジスタ１００、３次元トランジスタ２００を形成する。その後、層間絶縁膜１０を堆積形成した後、CMP（Chemical Mechanical Polishing）で平坦化を行い、更にソース１２Ｓ、ドレイン１２Ｄのそれぞれに至るコンタクト１１の形成を行う(図９)。
【００４６】
以上のようにして、プレーナ型トランジスタ１００においては半導体基板１の表面に第１のメタル材料（Ａ）６と第２のメタル材料（Ｂ）７の積層によるゲート電極が形成され、３次元トランジスタ２００においては溝内に第１のメタル材料（Ａ）６と第２のメタル材料（Ｂ）７の積層による埋め込みゲート電極が形成される。
【００４７】
なお、図８から図９までの加工は公知の方法で行うことが出来る。
【００４８】
さらにシリンダ加工工程や、コンタクト１１に接続するための上部配線１５、コンタクト等を形成する工程を行い、プレーナ型トランジスタ１００と３次元トランジスタ２００を含む半導体デバイスを形成する（図１０）。
【００４９】
上記実施例の説明を要約すると以下の通りである。
【００５０】
本実施例では、以下に概略される製造工程を経て、２種類のトランジスタのゲート電極を同時に形成することにより各々のトランジスタの閾値電圧を変化させることができるようにしている。
【００５１】
半導体基板の第１の領域に溝（トレンチ）を形成した後、基板表面全面にHigh-K(高誘電率)ゲート絶縁膜を形成する。
【００５２】
次いで、スパッタ（PVD）法により第１のメタル材料(Ａ)を全面に形成する。スパッタ法は指向性が強いので第１のメタル材料(Ａ)は基板表面と溝の底面に形成されるが、溝の側壁には形成されない。
【００５３】
次いで、ＣＶＤ法により、溝を埋設するように、全面に第２のメタル材料(Ｂ)を形成する。
【００５４】
さらに、マスクとなる非晶質Ｓｉ（a-Si）を全面に形成し、リソグラフィーとドライエッチング法により非晶質Ｓｉ，第２のメタル材料(Ｂ)、第１のメタル材料(Ａ)を順次エッチングし、半導体基板表面にプレーナ型トランジスタのゲート電極を、溝内に第１のメタル材料(Ａ)と第２のメタル材料(Ｂ)が積層された埋め込みゲート電極を形成する。
【００５５】
ここで、第１のメタル材料(Ａ)の仕事関数が第２のメタル材料(Ｂ)の仕事関数よりも小さい材料を選択すれば、プレーナ型トランジスタの閾値電圧Vtpは第１のメタル材料(Ａ)の仕事関数で律則され、３次元トランジスタ（埋め込みゲート型トランジスタ）では側壁部に形成されている、仕事関数が相対的に大きい第２のメタル材料(Ｂ)の仕事関数で閾値電圧Vttを律則させることができる。
【００５６】
逆に、第１のメタル材料（Ａ）の仕事関数が第２のメタル材料（Ｂ）の仕事関数よりも大きい場合、いずれのトランジスタの閾値電圧も第１のメタル材料(Ａ)で律則されることとなる。しかし、この場合には、図１１（後述する）に示されているように、溝底の半導体基板表面に予め高濃度不純物層を形成しておき、底面部分はトランジスタ動作しない構成としておく。これにより、３次元トランジスタにおける第１のメタル材料(Ａ)の寄与はなくなるので、プレーナ型トランジスタの閾値電圧Vtpは第１のメタル材料(Ａ)、３次元トランジスタの閾値電圧Vttは第２のメタル材料(Ｂ)で律則される状態をつくることができる。
【００５７】
また、ゲート電極を、例えばTiNなどの２元系で構成すれば、TiとNの含有比を変えることによっても仕事関数の制御が可能であり、これをスパッタ法、もしくはＣＶＤ法で組成を変えて成膜すれば、上記の閾値電圧制御ができる。あるいは、TiNに他の金属を含有させた場合とさせない場合とで仕事関数を変化させることもできる。
【００５８】
いずれにしても、上記実施例をメモリチップに適用する場合には、３次元トランジスタ２００はメモリセル部に使用し、プレーナ型トランジスタ１００を周辺回路用のトランジスタとして使用することができる。
【００５９】
［別の実施例］
上記実施例に代わる別の実施例として、図１１に示すように、３次元トランジスタ２００の埋め込みゲート電極からみて、High-K絶縁膜（ゲート絶縁膜）５をはさんで下側の半導体基板１にイオン注入により拡散層１２Ｓ（Ｄ）’を形成するようにしたものでも良い。
【００６０】
［別の実施例の製造方法］
この別の実施例は、図３の工程において溝１６を形成した後、ソース領域、ドレイン領域形成のためのイオン注入と同じ型の拡散層となるようにイオン注入を行う。その他の製造方法は、上記の（製法（プロセス等）の説明）と同様のプロセスで良い。図１１は、図９と対応する図である。
【００６１】
以上、本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６２】
１    半導体基板
２    ＳＴＩ
３、３’    酸化膜
４    ハードマスク
５    High-K絶縁膜
６    第１のメタル材料（Ａ）
７    第２のメタル材料（Ｂ）
８    a-Si
９    レジストパターン
１６    溝
【図１】
2013074143.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2013074143.tif 000008
【図７】
2013074143.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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