(57)【要約】【課題】シールリングの内側領域生じたクラックを低コストで検出することができる半導体装置を提供する。【解決手段】図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、多層配線層に形成され、内部回路領域３を囲うシールリング２２０と、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられているＴＥＧ２００と、を含んでいる。ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で交互に互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７が接続されている。【選択図】図２
2013074113.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層された多層配線層と、
内部回路領域と、
前記多層配線層に形成され、前記内部回路領域を囲うシールリングと、
平面視で前記内部回路領域と前記シールリングとに挟まれた領域に設けられているＴＥＧと、
を含み、    
前記ＴＥＧは、
前記多層配線層の少なくとも２層に設けられている導体パターンの積層体と、
前記基板に形成されたＰ型ウェルと、
前記基板に形成されたＮ型ウェルとを有しており、
前記Ｐ型ウェルと前記Ｎ型ウェルは、平面視で交互に互いに接続された状態で配置されており、前記Ｐ型ウェルと前記Ｎ型ウェルのそれぞれに互いに異なる前記積層体が接続されている半導体装置。
【請求項２】
前記Ｐ型ウェルと前記Ｎ型ウェルが並んでいる方向は、ダイシング領域に対して、平行方向または垂直方向のいずれかの方向である請求項１に記載の半導体装置。
【請求項３】
前記多層配線層に設けられ、前記Ｐ型ウェルに接続する前記積層体に接続する第１の電極パッドと、前記Ｎ型ウェルに接続する前記積層体に接続する第２の電極パッドを有している請求項１または２に記載の半導体装置。
【請求項４】
前記ＴＥＧは、前記半導体チップの全周にわたって設けられている請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
基板に不純物を注入するとともに、前記基板上に多層配線層を形成することにより、内部回路領域と、前記多層配線層に位置していて、前記内部回路領域を囲うシールリングと、平面視で前記内部回路領域と前記シールリングとに挟まれた領域に設けられているＴＥＧと、を形成する形成工程と、
前記基板をダイシングすることによって半導体装置を切り出すダイシング工程と、
前記ＴＥＧにおける前記多層配線層に形成したクラックを評価する評価工程と、
を有しており、
前記ＴＥＧは、前記多層配線層の少なくとも２層に設けられている導体パターンの積層体と、前記基板に形成されたＰ型ウェルと、前記基板に形成されたＮ型ウェルとを有しており、前記Ｐ型ウェルと前記Ｎ型ウェルは、平面視で交互に互いに接続された状態で配置されており、前記Ｐ型ウェルと前記Ｎ型ウェルのそれぞれに互いに異なる前記積層体が接続されており、
前記評価工程は、前記ＴＥＧに流れるリーク電流を測定する半導体装置の製造方法。
【請求項６】
前記Ｐ型ウェルと前記Ｎ型ウェルが並んでいる方向は、ダイシング領域に対して、平行方向または垂直方向のいずれかの方向である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記多層配線層に設けられ、前記Ｐ型ウェルに接続する前記積層体に接続する第１の電極パッドと、前記Ｎ型ウェルに接続する前記積層体に接続する第２の電極パッドを有している請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記ＴＥＧは、前記半導体チップの全周にわたって設けられている請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置には、配線への抵抗が小さく、かつエレクトロマイグレーションやストレスマイグレーションの耐性が高い銅配線が採用されている。また、配線容量を低減するため、層間絶縁膜や配線間絶縁膜として低誘電率絶縁膜が採用されている。しかしながら、低誘電率絶縁膜は、耐水性に乏しい。このため、半導体装置は水分が侵入しやすくなっている。水分が半導体装置内に侵入した場合、低誘電率絶縁膜の誘電率の変化や、銅配線の腐食といった動作不良を引き起こす可能性が出る。
【０００３】
特許文献１−３には、半導体装置内への水分侵入を抑制、または検出する方法が開示されている。特許文献１には、低誘電率絶縁膜が露出するダイシング部からの吸湿を防ぐことのできる箇所に配置するシールリングが記載されている。特許文献２には、クラックが発生した際、シールリングへの水分の伝搬を抑制することができる、ダイシング領域とシールリング間の構造が記載されている。特許文献３には、シールリングの外側にビアを配置し、電圧印加時のリーク電流を測定し、クラックを検出する方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５０４２９号公報
【特許文献２】特開２００６−５２８８号公報
【特許文献３】特開２００８−１６５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
経時劣化による動作不良が発生することを抑制するためには、半導体装置のシールリングの内側領域に至るクラックを検出して、不良品を除去することが好ましい。このため、半導体装置内におけるシールリングの内側領域に発生したクラックを、低コストで検出する方法が必要である。
【課題を解決するための手段】
【０００６】
本発明によれば、基板と、
上記基板上に積層された多層配線層と、
内部回路領域と、
上記多層配線層に形成され、上記内部回路領域を囲うシールリングと、
平面視で上記内部回路領域と上記シールリングとに挟まれた領域に設けられているＴＥＧと、
を含み、    
上記ＴＥＧは、
上記多層配線層の少なくとも２層に設けられている導体パターンの積層体と、
上記基板に形成されたＰ型ウェルと、
上記基板に形成されたＮ型ウェルとを有しており、
上記Ｐ型ウェルと上記Ｎ型ウェルは、平面視で交互に互いに接続された状態で配置されており、上記Ｐ型ウェルと上記Ｎ型ウェルのそれぞれに互いに異なる上記積層体が接続されている半導体装置が提供される。
【０００７】
さらに、本発明によれば、基板に不純物を注入するとともに、上記基板上に多層配線層を形成することにより、内部回路領域と、上記多層配線層に位置していて、上記内部回路領域を囲うシールリングと、平面視で上記内部回路領域と上記シールリングとに挟まれた領域に設けられているＴＥＧと、を形成する形成工程と、
上記基板をダイシングすることによって半導体装置を切り出すダイシング工程と、
上記ＴＥＧにおける上記多層配線層に形成したクラックを評価する評価工程と、
を有しており、
上記ＴＥＧは、上記多層配線層の少なくとも２層に設けられている導体パターンの積層体と、上記基板に形成されたＰ型ウェルと、上記基板に形成されたＮ型ウェルとを有しており、上記Ｐ型ウェルと上記Ｎ型ウェルは、平面視で交互に互いに接続された状態で配置されており、上記Ｐ型ウェルと上記Ｎ型ウェルのそれぞれに互いに異なる上記積層体が接続されており、
上記評価工程は、上記ＴＥＧに流れるリーク電流を測定する半導体装置の製造方法が提供される。
【０００８】
本発明によれば、Ｎ型ウェルとＰ型ウェルを交互に配してあるＴＥＧを、内部回路領域とシールリングとの間の領域に配することによって、シールリングの内側領域に生じたクラックに流れるリーク電流を検出することができる。
【発明の効果】
【０００９】
本発明によれば、シールリングの内側領域に配したＴＥＧにより、低コストでクラックを検出できる。このため、低コストで、不良品の半導体装置を除去できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体装置の使用形態を説明するための図である。
【図２】本実施形態に係る半導体装置を示す平面図である。
【図３】本実施形態に係る半導体装置を示す断面図である。
【図４】本実施形態に係る半導体装置を示す断面図である。
【図５】本実施形態に係る半導体装置に生じたクラックを説明するための平面概念図である。
【図６】本実施形態に係る半導体装置に生じたクラックを説明するための断面概念図である。
【図７】本実施形態に係る半導体装置に生じたクラックを説明するための断面概念図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、本実施形態に係る半導体装置の使用形態を説明するための図である。
図１に示すように、半導体ウェハには、チップ４００領域が設けられている。互いに隣り合うチップ４００の間には、ダイシング領域３００が設けられている。チップ４００となる領域は、ダイシング領域３００を介してつながっている。なお、図１では、１つのチップのみを詳細に図示しているが、実際内部回路領域３等が図示されていない他のチップについても内部回路領域３等は設けられている。チップ４００は、中央部に内部回路領域３を有している。内部回路領域３は、シールリング２２０によって囲まれている。内部回路領域３とシールリング２２０との間の領域には、ＴＥＧ２００が設けられている。ＴＥＧ２００は、全周にわたって配することが好ましい。
【００１３】
半導体ウェハはダイシング領域３００に沿って、ダイシングブレードを用いて切断される。これにより、複数のチップ４００は個片化される。この際、チップ４００内にクラック５が生じることがある（図５を参照）。チップ４００における配線層内にクラック５が生じた場合、チップ４００は劣化しやすくなる。これは、導電性を有している水分が、クラック５を介してチップ４００内に侵入しやすくなるからである。
【００１４】
後述するように、本実施形態に係る半導体装置では、ＴＥＧ２００を用いることによってシールリング２２０の内側領域にクラック５が発生しているチップ４００と、クラック５が発生していないチップ４００とを区別することができる。
【００１５】
図２は、本実施形態に係る半導体装置を示す平面図である。
図２に示すように、本実施形態に係る半導体装置は、多層配線層と、内部回路領域３と、シールリング２２０と、ＴＥＧ２００を含んでいる。シールリング２２０は、多層配線層に形成されており、内部回路領域３を囲んでいる。ＴＥＧ２００は、平面視で内部回路領域３とシールリング２２０とに挟まれた領域に設けられている。さらに、ＴＥＧ２００は、多層配線層の少なくとも２層それぞれに設けられ、互いに接続する導体パターン７と、Ｐ型ウェル１３と、Ｎ型ウェル１４とによって構成されている。なお、本実施形態に係るＴＥＧ２００は、複数の導体パターン７が積層体を形成している（図３および４を参照）。Ｐ型ウェル１３とＮ型ウェル１４は、平面視で互いに接続された状態で配置されており、Ｐ型ウェル１３とＮ型ウェル１４のいずれか一つに導体パターン７の積層体が接続されている。
また、チップ４００のうちシールリング２２０の外側には、ダイシング領域３００が残っている。これは、ダイシングブレードによって半導体ウェハを切断する際、少し余裕を持って切断するためである。
【００１６】
ＴＥＧ２００は、図２に示すように、Ｐ型ウェル１３、Ｎ型ウェル１４、および導体パターン７からなるものを一つの構成単位２１０としている。ＴＥＧ２００は、構成単位２１０を複数有している。なお、ＴＥＧ２００の構成単位２１０において、Ｐ型ウェルに接続する積層体に接続する第１の電極パッド３２と、Ｎ型ウェルに接続する積層体に接続する第２の電極パッド３４を有している。
【００１７】
Ｐ型ウェル１３とＮ型ウェル１４が並んでいる方向は、ダイシング領域３００に対して、平行方向または垂直方向のいずれかの方向である。ただし、ＴＥＧ２００をダイシング領域３００に対して垂直方向に配した際、導体パターン７を有する２つの積層体の距離が近くなってしまう可能性がある。この場合、ＴＥＧ２００同士を異電位に保つことができなくなる可能性がある。なぜなら、近接する２つの導体パターン７の距離が近くなりすぎてしまうと、シールリング２２０の内側領域にクラック５が発生していなくても、リーク電流が流れてしまう可能性があるからである。
【００１８】
図２では、Ｐ型ウェル１３内に、ダイシング領域３００に対して垂直方向に、矩形のＮ型ウェル１４を配している。また、本実施形態に係る半導体装置において、シールリング４の内側に至るクラックのダイシング領域３００での幅は、数十μｍ以上の長さになる。このため、Ｐ型ウェル１３とＮ型ウェル１４の幅を、１μｍ程度とすれば、多くのＰＮ接合がクラックによって破壊されるようになる。また、ＴＥＧ２００の導体パターン７の間隔、および、ＴＥＧ２００の導体パターンとシールリング２２０との間隔は、０．１２〜０．１４μｍ程度の最小間隔とする事が好ましい。
【００１９】
ＴＥＧ２００は、半導体チップ４００の全周にわたって設けられていることが好ましい。これによりダイシングすることによって発生するクラック５が、半導体チップ４００のどの箇所で発生しても不良品を検出することができる。
【００２０】
チップ４００がパッケージされた際、封止樹脂と半導体デバイスの熱膨張係数は異なっている。これによって、チップ４００は、外側から熱ストレスを受ける。この熱ストレスはチップ４００の外側である程強く受けるため、内部回路領域３は外側に設けないことが好ましい。このため、内部回路領域３とシールリング２２０との間には、ある程度のスペースが設けられている。そして本実施形態では、内部回路領域３とシールリング２２０との間のスペースに、ＴＥＧ２００を全周に配することができる。
【００２１】
図３は、図２におけるＡ−Ａ'断面図であり、図４は、図２におけるＢ−Ｂ'断面図である。
図３および図４に示すように、基板１１には、部分的に素子分離膜１２が形成されており、その上には、コンタクト層間絶縁膜１００が成膜されている。また、基板１１には、Ｐ型ウェル１３、Ｎ型ウェル１４、Ｐ＋拡散層１５およびＮ＋型拡散層１６が、それぞれ形成されている。基板１１は、例えば、Ｓｉ基板である。
【００２２】
コンタクト層間絶縁膜１００の上には、第１の配線層絶縁膜１１０が形成されている。第１の配線層絶縁膜１１０には、第１の導体パターン１１２および１１４が埋め込まれており、コンタクト層間絶縁膜１００には、コンタクト１０２および１０４が埋め込まれている。コンタクト１０２および１０４は、基板１１と第１の導体パターン１１２および１１４を電気的に接続している。また、第１の配線層絶縁膜１１０の上には、第１のビア層間絶縁膜１２０が形成されている。
【００２３】
第１のビア層間絶縁膜１２０の上には第２の配線層絶縁膜１３０が形成されている。第２の配線層絶縁膜１３０には、第２の導体パターン１３２および１３４が埋め込まれており、第１のビア層間絶縁膜１２０には第１のビア１２２および１２４が埋め込まれている。第１のビア１２２および１２４は、第１の導体パターン１１２および１１４と、第２の導体パターン１３２および１３４を電気的に接続している。また、第２の配線層絶縁膜１３０の上には、第２のビア層間絶縁膜１４０が形成されている。
【００２４】
第２のビア層間絶縁膜１４０の上には第３の配線層絶縁膜１５０が形成されている。第３の配線層絶縁膜１５０には、第３の導体パターン１５２および１５４が埋め込まれており、第２のビア層間絶縁膜１４０には第２のビア１４２および１４４が埋め込まれている。第２のビア１４２および１４４は、第２の導体パターン１３２および１３４と第３の導体パターン１５２および１５４を電気的に接続している。また、第３の配線層絶縁膜１５０の上には、第３のビア層間絶縁膜１６０とパッシベーション膜３０がそれぞれ形成されている。
【００２５】
なお、第３のビア層間絶縁膜１６０の上には、電極パッド３２および３４が形成されている。第３のビア層間絶縁膜１６０上、第１の電極パッド３２上および第２の電極パッド３４上にはパッシベーション膜３０が形成されているが、第１の電極パッド３２、および第２の電極パッド３４の上部に配されるパッシベーション膜３０は除去されている。なお、第１の電極パッド３２、および第２の電極パッド３４は、例えば、アルミニウムで形成されている。
【００２６】
シールリング２２０は、コンタクト１０４、第１のビア１２４、第２のビア１４４、第１の導体パターン１１４、第２の導体パターン１３４、および第３の導体パターン１５４が積み重なった構成となっている。第１の配線層絶縁膜１１０、第２の配線層絶縁膜１３０、および第３の配線層絶縁膜１５０は、シールリング２２０によって、分断されている。なお、シールリング２２０は、多重に構成されていてもよい。
【００２７】
図３および４において積層体は、コンタクトあるいはビアを有する層間絶縁膜と、層間絶縁膜の上の層に設けられており、配線を有する配線層絶縁膜を１つの構成単位とした導体パターンが積層されている。具体的には、コンタクト層間絶縁膜１００と第１の配線層絶縁膜１１０、第１のビア層間絶縁膜１２０と第２の配線層絶縁膜１３０、第２のビア層間絶縁膜１４０と第３の配線層絶縁膜１５０が、それぞれ導体パターンの構成単位である。これらの導体パターンがそれぞれ積層されることによって、図３および４に示す半導体装置は構成されている。
【００２８】
コンタクト層間絶縁膜１００、第１のビア層間絶縁膜１２０、および第２のビア層間絶縁膜１４０や、第１の配線層絶縁膜１１０、第２の配線層絶縁膜１３０、および第３の配線層絶縁膜１５０には、低誘電率絶縁膜を用いることが好ましい。このとき、絶縁膜の一部が低誘電率絶縁膜となっている積層構造をとっていてもよい。なお、第３のビア層間絶縁膜１６０には、酸化ケイ素膜が用いられていることが好ましい。
【００２９】
コンタクト１０２および１０４、第１のビア１２２および１２４、および第２のビア１４２および１４４、そして第１の導体パターン１１２、第２の導体パターン１３２、および第３の導体パターン１５２には、エレクトロマイグレーションやストレスマイグレーションの耐性に優れており、比抵抗の小さい材料が用いられている。具体的には、これらをシングルダマシン法により形成する場合は、タングステンあるいは銅が、デュアルダマシン法により形成する場合は、銅が用いられる。
【００３０】
また、パッシベーション膜３０には、酸化ケイ素膜、窒化ケイ素膜、あるいはポリイミドの積層構造が用いられる。さらに、パッドメタルとしては、アルミニウムを主成分とする金属材料が用いられる。
【００３１】
内部回路領域３には、図２および図３に示すように、ゲート電極４０、ゲート絶縁膜５０、素子分離領域６０、ソース・ドレイン領域７０、エクステンション領域９０、およびサイドウォール９５からなるトランジスタが配されている。このトランジスタは、ｐ型トランジスタでも、ｎ型トランジスタであってもどちらでも良い。
【００３２】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００３３】
まず、半導体ウェハ上に設けられた基板１１に不純物を注入するとともに、図３および図４に示すように基板１１上にトランジスタおよび素子分離絶縁膜１２を形成する。また、トランジスタと同時に、Ｎ型ウェル１４、Ｐ型ウェル１３、Ｐ＋拡散層１５、およびＮ＋拡散層１６を形成する。
【００３４】
次に、トランジスタ上および基板１１上に、多層配線層を形成する。なお、多層配線層は、各層を順番に積層していくことによって形成されている。このとき、ＴＥＧ２００の、内部回路領域３が形成される。また、内部回路領域３を囲うシールリング２２０も形成される。また、この工程において、ＴＥＧ２００が形成される。次に、半導体ウェハのダイシング領域３００をダイシングブレードによって切断し、半導体チップ４００を切り出す。
【００３５】
次に、ＴＥＧ２００によって、多層配線層に形成したクラック５に流れるリーク電流を測定する。このとき、リーク電流を検出した場合、半導体装置は不良品として除去される。
【００３６】
図５は、本実施形態に係る半導体装置に生じたクラックを説明するための平面概念図である。図６は図５におけるＡ−Ａ'断面の第１例の図であり、図７は図５のＡ−Ａ'断面の第２例の図である。クラック５はダイシングブレードによって、ダイシング領域３００を個々の半導体チップ４００に切断した時に発生する。
図５に示すように、クラック５は、ダイシング領域３００からシールリング２２０の内側領域に配されているＴＥＧ２００と重なるように、発生している。また、クラックがチップ４００の外側から内側に向かって伸びる。このため、クラック５は、層間膜に入ることもあれば、基板に入ることもある。
【００３７】
図６はクラック５が、層間膜に入ったときの断面図である。図６に示すように、多層配線層における絶縁膜を起点としたクラック５は、ＴＥＧ２００の配線と接続層からなる導体パターン７を分断している。クラック５に水分が侵入してしまった場合、クラック５の発生に伴い露出した絶縁膜は、水分を吸湿する。このとき、導体パターン７は、それぞれ電極パッド３６に接続されている。このため電圧を印加した場合、吸湿した絶縁膜は絶縁性を保つことはできない。このため、導体パターン７とシールリング２２０との間にリーク電流が流れる。一方、クラック５が発生していないチップ４００には、リーク電流は流れない。
【００３８】
図７は、基板１１から生じたクラック５が層間膜に入ったときの断面図である。
Ｎ型ウェル１４とＰ型ウェル１３はそれぞれ第１の電極パッド３２および第２の電極パッド３４に接続されている。ＴＥＧ２００におけるＮ型ウェル１４とＰ型ウェル１３との間の接合が破壊された場合、電圧を印加すると、クラック５の発生箇所にはリーク電流が流れる。一方、図６に示すクラック５が発生した場合と同様に、クラック５が発生していない半導体装置には、リーク電流は流れない。
したがって、絶縁膜を起点とする場合、基板１１を起点とする場合、いずれの場合でもクラック５を検出することが可能である。
【００３９】
なお、発生したクラック５がＴＥＧ２００の形成領域より内側の、内部回路領域３に至っている場合、内部回路領域３を構成するＰ型ウェル１３、Ｎ型ウェル１４、Ｐ＋拡散層１５、Ｎ＋拡散層１６のいずれかで構成されているＰＮ接合が破壊される。これによって、リーク電流が発生するため、パッケージの組立後のＴＥＧ２００による電気的な検査により不良と判定される。
【００４０】
次に、本実施形態に係る半導体装置の効果について説明する。
【００４１】
Ｎ型ウェル１４とＰ型ウェル１３を交互に配置したＴＥＧ２００を、シールリング２２０と内部回路領域３の間に配置している。これによって、基板１１を起点とするクラック５がシールリング２２０の内側まで至っている場合、あるいは多層配線層における絶縁膜を起点としたクラック５がシールリング２２０の内側まで至っている場合、のいずれの場合においても、クラック５を検出することができる。したがって、この半導体装置を用いた場合、低コストで、不良品を除去できる。
【００４２】
また、ＴＥＧ２００をシールリング２２０と内部回路領域３との間に配したことによって、シールリング２２０より内側に至るクラック５のみを検出対象としている。このため、シールリング２２０の外側に発生したクラック５を検出し、不良品として半導体装置を除去することはない。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４４】
３    内部回路領域
５    クラック
７    導体パターン
１１    基板
１２    素子分離絶縁膜
１３    Ｐ型ウェル
１４    Ｎ型ウェル
１５    Ｐ＋拡散層
１６    Ｎ＋拡散層
３０    パッシベーション膜
３２    第１の電極パッド
３４    第２の電極パッド
４０    ゲート電極
５０    ゲート絶縁膜
７０    ソース・ドレイン領域
９０    エクステンション領域
９５    サイドウォール
１００    コンタクト層間絶縁膜
１０２    コンタクト
１０４    コンタクト
１１０    第１の配線層絶縁膜
１１２    第１の導体パターン
１１４    第１の導体パターン
１２０    第１のビア層間絶縁膜
１２２    第１のビア
１２４    第１のビア
１３０    第２の配線層絶縁膜
１３２    第２の導体パターン
１３４    第２の導体パターン
１４０    第２のビア層間絶縁膜
１４２    第２のビア
１４４    第２のビア
１５０    第３の配線層絶縁膜
１５２    第３の導体パターン
１５４    第３の導体パターン
１６０    第３のビア層間絶縁膜
２００    ＴＥＧ
２１０    ＴＥＧの構成単位
２２０    シールリング
３００    ダイシング領域
４００    半導体チップ
【図１】
2013074113.tif 000003
【図２】
2013074113.tif 000004
【図３】
2013074113.tif 000005
【図４】
2013074113.tif 000006
【図５】
2013074113.tif 000007
【図６】
2013074113.tif 000008
【図７】
2013074113.tif 000009