(57)【要約】【課題】本発明は、キャパシタのリーク電流を低減できると共に、積層構造とされた上部電極を構成するタングステン膜の膜剥がれを抑制した上で、上部電極の比抵抗を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。【解決手段】半導体基板１１上に設けられたキャパシタ１２を有し、キャパシタ１２を構成する上部電極１５は、ドープドポリシリコンゲルマニウム膜１８と、ドープドポリシリコン膜１９と、タングステン膜２１と、が順次積層された積層構造を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられたキャパシタを有する半導体装置であって、
前記キャパシタを構成する上部電極は、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含むことを特徴とする半導体装置。
【請求項２】
前記ドープドポリシリコン膜に含まれるゲルマニウムの濃度は、前記ドープドポリシリコンゲルマニウム膜に含まれるゲルマニウムの濃度よりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドープドポリシリコン膜の厚さが、２０ｎｍ以上であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜には、ホウ素がドーピングされていることを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記上部電極は、金属膜を含み、
前記積層構造は、前記金属膜上に配置することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記上部電極は、金属酸化膜を含む誘電体膜に設けられていることを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記金属酸化膜は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、前記ジルコニウム酸化膜、前記ハフニウム酸化膜、前記アルミニウム酸化膜のうち、少なくとも２層を積層させた積層膜であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記キャパシタは、ＤＲＡＭの記憶素子であることを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
半導体基板上にキャパシタの上部電極を形成する工程を有する半導体装置の製造方法であって、
前記上部電極を形成する工程は、
低温の成膜温度で結晶化したドープドポリシリコンゲルマニウム膜を形成する工程と、
前記ドープドポリシリコンゲルマニウム膜を形成する際に必要なゲルマニウムの供給を停止して、前記成膜温度で、前記ドープドポリシリコンゲルマニウム膜上に結晶化したドープドポリシリコン膜を連続的に形成する工程と、
前記ドープドポリシリコン膜上に、タングステン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記成膜温度は、３８０〜４５０℃の範囲内の所定の温度であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ドープドポリシリコンゲルマニウム膜を形成する工程では、ホウ素がドーピングされるように、前記ドープドポリシリコンゲルマニウム膜を形成し、
前記ドープドポリシリコン膜を形成する工程では、ホウ素がドーピングされるように、前記ドープドポリシリコン膜を形成することを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記ドープドポリシリコン膜を形成する工程では、厚さが２０ｎｍ以上となるように、前記ドープドポリシリコン膜を形成することを特徴とする請求項９ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜は、同一チャンバー内で形成することを特徴とする請求項９ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜は、気相成長法により形成することを特徴とする請求項９ないし１３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１５】
前記上部電極を形成する工程は、前記ドープドポリシリコン膜を連続的に形成する工程の前に、金属膜を形成する工程を有し、
前記ドープドポリシリコンゲルマニウム膜を形成する工程では、前記金属膜上に前記ドープドポリシリコンゲルマニウム膜を形成することを特徴とする請求項９ないし１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記上部電極を形成する工程の前に、金属酸化膜を含む誘電体膜を形成する工程を有し、
前記上部電極を形成する工程では、前記誘電体膜上に、前記上部電極を形成することを特徴とする請求項９ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１７】
前記金属酸化膜として、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、前記ジルコニウム酸化膜、前記ハフニウム酸化膜、前記アルミニウム酸化膜のうち、少なくとも２層を積層させた積層膜を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、
前記下部電極の表面に、前記誘電体膜を形成する工程と、
前記上部電極を形成する工程と、
を有することを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や強誘電体メモリ装置（ＦｅＲＡＭ）等の半導体記憶装置（半導体装置のうちの１つ）は、データを記憶させるためのキャパシタを有する。
【０００３】
特許文献１には、半導体基板上に形成される下部電極と、下部電極上に形成される誘電膜と、誘電膜上に形成され、多結晶の４族半導体物質からなり多層構造を有する上部電極
と、を備えたキャパシタが開示されている。
【０００４】
また、特許文献１には、誘電膜上に、シリコンゲルマニウム混合物の第１薄膜とシリコンの第２薄膜とを含む上部電極を形成することが開示されている。
このように、多結晶の４族半導体物質を含む多層構造の上部電極を設けることで、安定的な構造となり、漏洩電流（リーク電流）の観点から有利となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１記載の上部電極の構成では、上部電極の比抵抗が高くなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上に設けられたキャパシタを有する半導体装置であって、前記キャパシタを構成する上部電極は、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含むことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の半導体装置によれば、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含む上部電極を設けることで、ドープドポリシリコンゲルマニウム膜及びドープドポリシリコン膜が低温（例えば、３８０〜４５０℃）の成膜温度で形成可能な膜であるため、キャパシタのリーク電流を低減できる。
【０００９】
また、ドープドポリシリコン膜に対して密着性の良い金属膜であるタングステン膜を、ドープドポリシリコン膜上に設けることで、ドープドポリシリコン膜からタングステン膜が剥がれることを抑制した上で、上部電極の比抵抗を小さくできる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
図１を参照するに、第１の実施の形態の半導体装置１０は、半導体基板１１と、キャパシタ１２と、を有する。
【００１３】
半導体基板１１は、板状の基板であり、例えば、単結晶シリコン基板を用いることができる。
キャパシタ１２は、半導体基板１１の表面１１ａに設けられており、下部電極１３と、誘電体膜１４と、上部電極１５と、を有する。
下部電極１３は、半導体基板１１の表面１１ａに設けられている。下部電極１３は、導電膜により構成されている。下部電極１３の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００１４】
なお、下部電極１３の母材となる導電膜は、窒化チタン膜（ＴｉＮ膜）に限定されるのもではない。下部電極１３の母材となる導電膜としては、下部電極１３上に形成される誘電体膜１４との反応性が低く、かつ耐熱性が有り、比較的酸化され難い、或いは酸化されても導電性を有する特性を持つことによりＥＯＴの低下を引き起こさないような材料を用いるとよい。
【００１５】
このような材料の中でも、窒化チタン膜（ＴｉＮ膜）は、半導体プロセスとして一般的に用いられている材料であり、半導体装置の製造プロセスとして導入し易いという点においても好適な材料である。
また、近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の素子においては、高集積化に伴いキャパシタ形成領域が縮小される状況にある。
【００１６】
一方、ＤＲＡＭデバイスの信頼性を確保するためには、キャパシタの容量値は所定の値を維持することが課題となっている。
この容量値を確保する課題を解決する手法として、上部電極及び下部電極を３次元構造にして電極面積を増加させる方法（３次元キャパシタ）や、誘電体膜の比誘電率を増大させる方法等がある。
【００１７】
第２の実施の形態において、後述する３次元キャパシタでは、半導体基板の表面と直交する垂直方向に下部電極を延在させて形成するため、下部電極、上部電極、及び誘電体膜の材料には、優れた段差被覆性が要求される。
【００１８】
誘電体膜１４は、金属酸化膜を含んでおり、下部電極１３の上面１３ａを覆うように設けられている。誘電体膜１４としては、比誘電率が大きい材料が求められる。
上記金属酸化膜の中でも、ジルコニウム酸化膜（ＺｒＯ膜）は、比誘電率が２０〜５０と大きく、かつ禁制帯幅が比較的大きい（約６ｅＶ）。
したがって、ジルコニウム酸化膜（ＺｒＯ膜）は、リーク電流が比較的小さく、優れた電気特性を有する。
【００１９】
また、ジルコニウム酸化膜（ＺｒＯ膜）は、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、３次元キャパシタの電極上に、優れた段差被覆性を有して形成可能であり、誘電体膜１４として好適な材料の一つである。
【００２０】
なお、誘電体膜１４としては、上記説明した単層のジルコニウム酸化膜（ＺｒＯ膜）以外に、例えば、ジルコニウム酸化膜（ＺｒＯ膜）と、ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、を積層した積層膜を用いてもよい。
【００２１】
具体的には、誘電体膜１４として使用可能な該積層膜としては、ジルコニウム酸化膜（ＺｒＯ膜）と、ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、ジルコニウム酸化膜（ＺｒＯ膜）と、を順次積層した積層膜や、最下層及び最上層がジルコニウム酸化膜（ＺｒＯ膜）となるように、最下層のジルコニウム酸化膜（ＺｒＯ膜）と最上層のジルコニウム酸化膜（ＺｒＯ膜）との間に、複数のジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜と、ジルコニウム酸化膜（ＺｒＯ膜）と、を交互に挟み込んだ積層膜等を用いることができる。
【００２２】
上記ジルコニウム酸化膜（ＺｒＯ膜）以外の金属酸化膜としては、禁制帯幅の大きい膜が好ましい。このような、金属酸化膜としては、例えば、アルミニウム酸化膜（ＡｌＯ膜）を用いることができる。
【００２３】
さらに、誘電体膜１４は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層して構成することができる。
【００２４】
誘電体膜１４の形成方法は、ＡＬＤ法に限定されるものではなく、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成してもよい。また、図１に示すように、平坦な構造を有するキャパシタ１２を形成する場合には、膜の段差被覆性を考慮する必要はない。
【００２５】
上部電極１５は、誘電体膜１４の上面１４ａを覆う金属膜１７と、ドープドポリシリコンゲルマニウム膜１８と、ドープドポリシリコン膜１９と、タングステン膜２１（プレート電極）と、が順次積層された構造とされている。
金属膜１７としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
ドープドポリシリコンゲルマニウム膜１８は、金属膜１７の上面１７ａに積層されている。ドープドポリシリコンゲルマニウム膜１８には、不純物（ドーパント）としてホウ素がドーピングされている。
【００２６】
ドープドポリシリコン膜１９は、ドープドポリシリコンゲルマニウム膜１８上に積層されている。ドープドポリシリコン膜１９には、不純物（ドーパント）としてホウ素がドーピングされている。
ドープドポリシリコン膜１９は、ゲルマニウムをほとんど含んでいない膜である。ドープドポリシリコン膜１９に含まれるゲルマニウムの濃度は、ドープドポリシリコンゲルマニウム膜１８に含まれるゲルマニウムの濃度よりも低い。
ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９は、金属膜１７である窒化チタン膜（ＴｉＮ膜）よりも低温（例えば、３８０〜４５０℃の範囲内の所定の温度）で成膜可能な導電膜である。
【００２７】
このように、低温（例えば、３８０〜４５０℃の範囲内）で成膜可能なドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を積層させることで、窒化チタン膜（ＴｉＮ膜）単層で上部電極１５を構成した場合と比較して、誘電体膜１４の劣化を抑制することが可能となるので、リーク電流の発生を抑制できる。
【００２８】
また、ドープドポリシリコン膜１９上に、ドープドポリシリコン膜１９に対して密着性の良い金属膜であるタングステン膜２１を設けることで、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
【００２９】
また、ドープドポリシリコン膜１９の厚さは、２０ｎｍ以上にするとよい。このように、ドープドポリシリコン膜１９の厚さを２０ｎｍ以上にすることで、ドープドポリシリコン膜１９を形成後の熱処理により、ドープドポリシリコンゲルマニウム膜１８に含まれるゲルマニウムがドープドポリシリコン膜１９に拡散して、ドープドポリシリコン膜１９の上面付近にゲルマニウムが移動することを抑制できる。
これにより、ドープドポリシリコン膜１９の上面に形成されたタングステン膜２１が剥がれることを抑制できる。
【００３０】
第１の実施の形態の半導体装置によれば、誘電体膜１４上に、金属膜１７と、ドープドポリシリコンゲルマニウム膜１８と、ドープドポリシリコン膜１９と、ドープドポリシリコン膜１９に対する密着性の良いタングステン膜２１と、が順次積層された上部電極１５を設けることにより、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９が低温（例えば、３８０〜４５０℃の範囲内）で成膜可能な膜であるため、窒化チタン膜（ＴｉＮ膜）単層で上部電極１５を構成した場合と比較して、誘電体膜１４の劣化を抑制可能となる。これにより、キャパシタ１２のリーク電流の発生を抑制できる。
【００３１】
また、ドープドポリシリコン膜１９上に、ドープドポリシリコン膜１９に対して密着性の良い金属膜であるタングステン膜２１を設けることで、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
【００３２】
図２〜図５は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。図２〜図５において、図１に示す第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００３３】
次に、図２〜図５を参照して、第１の実施の形態の半導体装置１０の製造方法（具体的には、図１に示すキャパシタ１２の形成方法）について説明する。
【００３４】
始めに、図２に示す工程では、半導体基板１１上（半導体基板１１の表面１１ａ）に、下部電極１３の母材となる導電膜２３として、窒化チタン膜（ＴｉＮ膜）を成膜することで、下部電極１３を形成する。
具体的には、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等の気相成長法を用いて、上記窒化チタン膜（ＴｉＮ膜）を成膜することで、下部電極１３を形成する。
【００３５】
なお、下部電極１３を構成する導電膜２３は、窒化チタン膜（ＴｉＮ膜）に限定されるのもではない。導電膜２３としては、下部電極１３上に形成される誘電体膜１４との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりＥＯＴの低下を引き起こさないような材料を用いるとよい。
【００３６】
次いで、下部電極１３の上面１３ａを覆うように、金属酸化物を含む誘電体膜１４を形成する。具体的には、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、誘電体膜１４として、金属酸化物であるジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層させた積層膜を形成する。
【００３７】
次いで、図３に示す工程では、段差被覆性に優れた気相成長法であるＣＶＤ法またはＡＬＤ法により、誘電体膜１４の上面１４ａを覆う金属膜１７（上部電極１５の構成要素のうちの１つ）を形成する。
【００３８】
次いで、図４に示す工程では、気相成長法により、低温の成膜温度（例えば、３８０〜４５０℃の範囲内の所定の温度）で結晶化したドープドポリシリコンゲルマニウム膜１８を形成し、次いで、ドープドポリシリコンゲルマニウム膜１８を形成する際に使用したチャンバー（図示せず）と同じチャンバー内（言い換えれば、同一チャンバー内）で、ドープドポリシリコンゲルマニウム膜１８上に、結晶化したドープドポリシリコン膜１９を連続的に形成する。
【００３９】
具体的には、例えば、ＬＰ−ＣＶＤ装置を用いて、以下の条件及び方法で、ドープドポリシリコンゲルマニウム膜１８と、ドープドポリシリコン膜１９と、を連続的に形成する。
始めに、図３に示す構造体をＬＰ−ＣＶＤ装置のチャンバー内に配置し、その後、該チャンバー内の圧力を４０Ｐａ、チャンバー内の温度を４５０℃に保持する。
次いで、該チャンバー内に、プロセスガスとして、ＳｉＨ４（流量が７８７．５ｃｃｍ）、ＢＣＬ３（流量が３．１５ｃｃｍ）、及びＧｅＨ４（流量が７３５ｃｃｍ）を導入し、反応させることで、金属膜１７の上面１７ａに、ホウ素がドーピングされ、かつ結晶化したドープドポリシリコンゲルマニウム膜１８を形成する。
【００４０】
次いで、上記プロセスガスのうち、ＧｅＨ４の供給を停止（但し、ＳｉＨ４（流量が７８７．５ｃｃｍ）及びＢＣＬ３（流量が３．１５ｃｃｍ）の供給は継続）することで、結晶化したドープドポリシリコンゲルマニウム膜１８上に、ホウ素がドーピングされ、かつ結晶化したドープドポリシリコン膜１９を形成する。
【００４１】
ところで、ドープドポリシリコン膜１９は、本来４５０℃付近の温度では多結晶化しないでアモルファス成長する。しかしながら、結晶化したドープドポリシリコンゲルマニウム膜１８上に、絶縁膜上では結晶化しない低温（この場合、４５０℃）でドープドポリシリコン膜１９を成膜すると、ドープドポリシリコンゲルマニウム膜１８の結晶を引き継いで成長するため、結晶化したドープドポリシリコン膜１９を形成することができる。
【００４２】
上記ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成する際、ドーパントとしてホウ素を用いることで、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を低温（３８０〜４５０℃）で成膜することが可能となる。
【００４３】
これにより、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９の成膜温度の影響を受けて、下層に形成された誘電体膜１４の劣化を抑制することが可能となるので、キャパシタ１２のリーク電流を低減できる。
【００４４】
また、同一チャンバーを用いて、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を連続して成膜することにより、別々のチャンバーでドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成した場合と比較して、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９の形成に要する時間を短くすることが可能となるので、半導体装置１０の生産性を向上できる。
【００４５】
また、ドープドポリシリコン膜１９を形成する工程では、厚さが２０ｎｍ以上となるように、ドープドポリシリコン膜１９を形成する。
このように、厚さが２０ｎｍ以上となるように、ドープドポリシリコン膜１９を形成することで、ドープドポリシリコン膜１９を形成以降に行う熱処理により、ドープドポリシリコンゲルマニウム膜１８に含まれるゲルマニウムがドープドポリシリコン膜１９に拡散して、ドープドポリシリコン膜１９の上面付近にゲルマニウムが移動することを抑制できる。
これにより、ドープドポリシリコン膜１９から後述する図５に示す工程で形成されるタングステン膜２１が剥がれることを抑制できる。
【００４６】
次いで、図５に示す工程では、気相成長法（例えば、ＣＶＤ法）により、ドープドポリシリコン膜１９の上面１９ａに、上部電極１５のプレート電極となるタングステン膜２１を形成する。
これにより、金属膜１７、ドープドポリシリコンゲルマニウム膜１８、ドープドポリシリコン膜１９、及びタングステン膜２１が順次積層された上部電極１５が形成されると共に、下部電極１３、誘電体膜１４、及び上部電極１５よりなるキャパシタ１２が形成される。
【００４７】
第１の実施の形態の半導体装置の製造方法によれば、誘電体膜１４の上面１４ａに、金属膜１７を形成し、次いで、金属膜１７上に低温の成膜温度（３８０〜４５０℃の範囲内の所定の温度）で結晶化したドープドポリシリコンゲルマニウム膜１８を形成し、次いで、ドープドポリシリコンゲルマニウム膜１８を形成する際に必要なゲルマニウムの供給（言い換えれば、ＢＣＬ３の供給）を停止して、該成膜温度で、ドープドポリシリコンゲルマニウム膜１８上に結晶化したドープドポリシリコン膜１９を連続的に形成し、その後、ドープドポリシリコン膜１９上にタングステン膜２１を形成することにより、キャパシタ１２のリーク電流を低減できると共に、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
【００４８】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る半導体装置の断面図である。図６では、第２の実施の形態の半導体装置３０の一例として、ＤＲＡＭを図示する。
【００４９】
図６を参照するに、第２の実施の形態の半導体装置３０は、メモリセル領域Ａと、メモリセル領域Ａを囲む周辺回路領域Ｂと、を有する。
また、第２の実施の形態の半導体装置３０は、半導体基板３１と、素子分離領域３３と、ゲート電極用溝３７と、ゲート絶縁膜３８，５８と、埋め込みゲート電極４１と、キャップ絶縁膜４２と、第１及び第２の不純物拡散領域４４，４５と、セルトランジスタ４６（選択トランジスタ）と、第３及び第４の不純物拡散領域４８，４９と、ビットコンタクト用層間絶縁膜５２と、ビットコンタクト５３と、ビット線５５と、第１の層間絶縁膜５７と、ゲート電極６１と、周辺回路用トランジスタ６２と、第１の絶縁膜６４と、第２の絶縁膜６５と、第１のコンタクトプラグ６７と、パッド６８と、エッチングストッパ膜７１と、ストレージノードコンタクト７３と、ＤＲＡＭの記憶素子である３次元キャパシタ７５と、サポート膜７７と、第２の層間絶縁膜７８と、第２のコンタクトプラグ７９と、第３のコンタクトプラグ８１と、第１の配線８２，８４と、第３の層間絶縁膜８５と、第４のコンタクトプラグ８７と、第２の配線８８と、第４の層間絶縁膜９１と、第５のコンタクトプラグ９２と、第３の配線９３と、保護膜９５と、を有する。
【００５０】
半導体基板３１は、板状とされており、例えば、ｐ型単結晶シリコン基板を用いることができる。以下、一例として、半導体基板３１としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００５１】
素子分離領域３３は、半導体基板３１に内設されている。素子分離領域３３は、半導体基板に形成された素子分離用溝を絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２）の単層、或いは、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜と窒化シリコン膜（ＳｉＮ膜）との積層膜）で埋め込むことで構成されている。素子分離領域３３の上面３３ａは、半導体基板３１の表面３１ａに対して面一とされている。
素子分離領域３３は、メモリセル領域Ａ及び周辺回路領域Ｂに設けられており、メモリセル領域Ａにおいて活性領域３４を区画し、周辺回路領域Ｂにおいて活性領域３５を区画している。
【００５２】
ゲート電極用溝３７は、１つの活性領域３４に対して２つ設けられている。埋め込みゲート電極４１は、ゲート絶縁膜３８を介して、ゲート電極用溝３７に設けられている。
ゲート絶縁膜３８としては、例えば、単層の酸化シリコン膜（ＳｉＯ２膜）、酸化シリコン膜を窒化した膜（ＳｉＯＮ膜）、酸化シリコン膜（ＳｉＯ２膜）上に窒化シリコン膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
また、埋め込みゲート電極４１を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。
【００５３】
キャップ絶縁膜４２は、埋め込みゲート電極４１の上面を覆うように、ゲート電極用溝３７の上部に設けられている。キャップ絶縁膜４２の上面は、半導体基板３１の表面３１ａに対して面一とされている。キャップ絶縁膜４２としては、例えば、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００５４】
第１の不純物拡散領域４４は、２つの埋め込みゲート電極４１間に位置する活性領域３４に１つ設けられている。第１の不純物拡散領域４４は、１つの活性領域３４に設けられた２つのセルトランジスタ４６の共通の不純物拡散領域である。第１の不純物拡散領域４４の上面は、半導体基板３１の表面３１ａと一致している。
【００５５】
第２の不純物拡散領域４５は、埋め込みゲート電極４１と素子分離領域３３との間に位置する活性領域３４に設けられている。第２の不純物拡散領域４５の上面は、半導体基板３１の表面３１ａと一致している。
第１及び第２の不純物拡散領域４５，４６は、ソース／ドレイン領域として機能する。第１及び第２の不純物拡散領域４５，４６としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００５６】
セルトランジスタ４６は、１つの活性領域３４に２つ設けられている。セルトランジスタ４６は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、ゲート絶縁膜３８、埋め込みゲート電極４１、キャップ絶縁膜４２と、第１の不純物拡散領域４４、及び第２の不純物拡散領域４５を有した構成とされている。
【００５７】
第３及び第４の不純物活性領域４８，４９は、活性領域３５に設けられている。第３及び第４の不純物拡散領域４８，４９としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００５８】
ビットコンタクト用層間絶縁膜５２は、メモリセル領域Ａに配置された素子分離領域３３の上面、第２の不純物拡散領域４５の上面、及びキャップ絶縁膜４２の上面を覆うように設けられている。
ビットコンタクト用層間絶縁膜５２は、第１の不純物拡散領域４４の上面を露出するビットコン開口部５２Ａを有する。ビットコンタクト用層間絶縁膜５２としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００５９】
ビットコンタクト５３は、ビットコン開口部５２Ａを埋め込むように配置されている。ビットコンタクト５３の下端は、第１の不純物拡散領域４４の上面と接触している。
ビット線５５は、ビットコンタクト用層間絶縁膜５２上に設けられている。ビット線５５は、埋め込みゲート電極４１の延在方向に対して交差する方向に延在している。
ビット線５５は、ビットコンタクト５３の上端と一体とされている。これにより、ビット線５５は、ビットコンタクト５３を介して、第１の不純物拡散領域４４と電気的に接続されている。
【００６０】
第１の層間絶縁膜５７は、ビット線５５を覆うように、メモリセル領域Ａに設けられている。第１の層間絶縁膜５７の上面は、平坦な面とされている。第１の層間絶縁膜５７としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００６１】
ゲート絶縁膜５８は、第３及び第４の不純物拡散領域４８，４９との間に位置する活性領域３５上に設けられている。ゲート電極６１は、ゲート絶縁膜５８上に設けられている。
周辺回路用トランジスタ６２は、周辺回路領域Ｂに設けられたプレーナ型のＭＯＳトランジスタであり、第３の不純物拡散領域４８、第４の不純物拡散領域４９、ゲート絶縁膜５８、及びゲート電極６１により構成されている。
【００６２】
第１の絶縁膜６４は、ゲート電極６１を覆うように、周辺回路領域Ｂに設けられている。第１の絶縁膜６４の上面は、平坦な面とされている。第１の絶縁膜６４の上面は、第１の層間絶縁膜５７の上面に対して面一とされている。
第２の絶縁膜６５は、第１の絶縁膜６１と接触するように、第１の絶縁膜６１の周囲に設けられている。第２の絶縁膜６５の上面は、平坦な面とされている。第２の絶縁膜６５の上面は、第１の層間絶縁膜５７の上面に対して面一とされている。
【００６３】
第１のコンタクトプラグ６７は、第４の不純物拡散領域４９上に位置する第２の絶縁膜６５を貫通するように設けられている。第１のコンタクトプラグ６７の下端は、第４の不純物拡散領域４９の上面と接触している。
パッド６８は、第１のコンタクトプラグ６７の上端に設けられている。これにより、パッド６８は、第１のコンタクトプラグ６７を介して、第２の不純物拡散領域４９と電気的に接続されている。
【００６４】
エッチングストッパ膜７１は、パッド６８を覆うように、第１の層間絶縁膜５７の上面、第１の絶縁膜６４の上面、及び第２の絶縁膜６５の上面に設けられている。エッチングストッパ膜７１としては、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
ストレージノードコンタクト７３は、第２の不純物拡散領域４５上に位置する第１の層間絶縁膜５７及びエッチングストッパ膜７１に内設されている。ストレージノードコンタクト７３は、第２の不純物拡散領域４５と電気的に接続されている。
ストレージノードコンタクト７３の上面は、第１の層間絶縁膜５７から露出されると共に、第１の層間絶縁膜５７の上面に対して面一とされている。
【００６５】
３次元キャパシタ７５は、下部電極１０１と、誘電体膜１０２と、上部電極１０３と、を有する。
下部電極１０１は、王冠形状とされており、少なくとも下端がストレージノードコンタクト７３の上面の一部と接触するように配置されている。
これにより、下部電極１０１は、ストレージノードコンタクト７３を介して、第２の不純物拡散領域４５と電気的に接続されている。
【００６６】
複数の下部電極１０１の上端の外側面には、サポート膜７７が設けられている。これにより、複数の下部電極１０１は、サポート膜７７により連結されている。サポート膜７７としては、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００６７】
下部電極１０１を構成する導電膜としては、先に説明した図１に示す下部電極１３と同じ膜（例えば、窒化チタン膜（ＴｉＮ膜））を用いることができるが、これに限定されない。また、図示してはいないが、平面視した状態で複数の下部電極１０１は、互い違いとなるように配置されている。
【００６８】
誘電体膜１０２は、複数の下部電極１０１の内面１０１ａ及び外壁面１０１ｂ、複数の下部電極１０１間に位置するエッチングストッパ膜７１の上面、及びサポート膜７７の上面７７ａ及び下面７７ｂを覆うように設けられている。
誘電体膜１０２は、金属酸化物を含んでおり、先に説明した図１に示す誘電体膜１４と同じ膜を用いることができる。つまり、誘電体膜１０２は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層して構成することができる。
【００６９】
上部電極１０３は、第１の実施の形態で説明した図１に示す上部電極１５と同様な構成とされている。つまり、上部電極１０３は、誘電体膜１０２の表面に、金属膜１７と、結晶化したドープドポリシリコンゲルマニウム膜１８と、結晶化したドープドポリシリコン膜１９と、タングステン膜２１と、が順次積層された構成とされている。
【００７０】
ドープドポリシリコンゲルマニウム膜１８は、誘電体膜１０２及び金属膜１７を介して、下部電極１０１内に形成された空間、及び複数の下部電極１０１間に形成された空間１１４を充填している。
ドープドポリシリコンゲルマニウム膜１８は、サポート膜７７上に位置する金属膜１７よりも上方に配置され、複数の下部電極１０１の上端と対向する平坦な上面１８ｂを有する。
【００７１】
ドープドポリシリコン膜１９は、ドープドポリシリコンゲルマニウム膜１８の上面１８ａを覆うように配置されている。これにより、ドープドポリシリコン膜１９は、半導体基板３１の表面３１ａに対して平行な面方向に延在する層状とされている。ドープドポリシリコン膜１９は、平坦な上面１９ａを有する。
タングステン膜２１は、ドープドポリシリコン膜１９の平坦な上面１９ａに設けられている。
【００７２】
このような構成とされた３次元キャパシタ７５に、第１の実施の形態で説明した上部電極１５の積層構造を適用することで、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成する際の成膜温度に起因する誘電体膜１０２の劣化を抑制することが可能となるので、３次元キャパシタ７５のリーク電流を低減できる。
つまり、ＤＲＡＭの３次元キャパシタ７５に上部電極１５の積層構造を適用することで、３次元キャパシタ７５のデータ保持特性を向上させることができる。
【００７３】
また、ドープドポリシリコン膜１９上に、ドープドポリシリコン膜１９に対しての密着性に優れたタングステン膜２１を配置することで、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
【００７４】
第２の層間絶縁膜７８は、メモリセル領域Ａに設けられた複数の３次元キャパシタ７５を覆うように、メモリセル領域Ａに設けられたタングステン膜２１の上面２１ａ、及びエッチングストッパ膜７１の上面７１ａに設けられている。
第２の層間絶縁膜７８の上面７８ａは、平坦な面とされており、タングステン膜２１の形成位置よりも上方に配置されている。第２の層間絶縁膜７８としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００７５】
第２のコンタクトプラグ７９は、パッド６８上に位置するエッチングストッパ膜７１及び第２の層間絶縁膜７８を貫通するように設けられている。第２のコンタクトプラグ７９の下端は、パッド６８と接続されている。
これにより、第２のコンタクトプラグ７９は、パッド６８を介して、第４の不純物拡散領域４９と電気的に接続されている。
第２のコンタクトプラグ７９の上端面は、第２の層間絶縁膜７８から露出されると共に、第２の層間絶縁膜７８の上面に対して面一とされている。
【００７６】
第３のコンタクトプラグ８１は、タングステン膜２１上に位置する第２の層間絶縁膜７８を貫通するように設けられている。第３のコンタクトプラグ８１の下端は、タングステン膜２１と接続されている。これにより、第３のコンタクトプラグ８１は、上部電極１５と電気的に接続されている。
第３のコンタクトプラグ８１の上端面は、第２の層間絶縁膜７８から露出されると共に、第２の層間絶縁膜７８の上面７８ａに対して面一とされている。
【００７７】
第１の配線８２は、メモリセル領域Ａに位置する第２の層間絶縁膜７８の上面７８ａに設けられている。第１の配線８２は、第３のコンタクトプラグ８１の上端と接続されている。これにより、第１の配線８２は、第３のコンタクトプラグ８１を介して、上部電極１５と電気的に接続されている。
【００７８】
第１の配線８４は、周辺回路領域Ｂに位置する第２の層間絶縁膜７８の上面７８ａに設けられている。第１の配線８４は、第２のコンタクトプラグ７９の上端と接続されている。これにより、第１の配線８４は、第２のコンタクトプラグ７９を介して、第４の不純物拡散領域４９と電気的に接続されている。
【００７９】
第３の層間絶縁膜８５は、第１の配線８２，８４を覆うように、第２の層間絶縁膜７８上に設けられている。第３の層間絶縁膜８５の上面８５ａは、平坦な面とされている。第３の層間絶縁膜８５としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００８０】
第４のコンタクトプラグ８７は、第１の配線８４上に位置する第３の層間絶縁膜８５を貫通するように設けられている。第４のコンタクトプラグ８７は、第１の配線８４に到達している。第４のコンタクトプラグ８７の上端面は、第３の層間絶縁膜８５から露出されると共に、第３の層間絶縁膜８５の上面８５ａに対して面一とされている。
【００８１】
第２の配線８８は、周辺回路領域Ｂに位置する第３の層間絶縁膜８５の上面８５ａに設けられている。第２の配線８８は、第４のコンタクトプラグ８７の上端と接続されている。これにより、第２の配線８８は、第４のコンタクトプラグ８７を介して、第４の不純物拡散領域４９と電気的に接続されている。
【００８２】
第４の層間絶縁膜９１は、第２の配線８８を覆うように、第３の層間絶縁膜８５の上面８５ａに設けられている。第４の層間絶縁膜９１の上面９１ａは、平坦な面とされている。第４の層間絶縁膜９１としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
第５のコンタクトプラグ９２は、第２の配線８８上に位置する第４の層間絶縁膜９１を貫通するように設けられている。第５のコンタクトプラグ９２の下端は、第２の配線８８と接続されている。第５のコンタクトプラグ９２の上端面は、第４の層間絶縁膜９１から露出されると共に、第４の層間絶縁膜９１の上面９１ａに対して面一とされている。
【００８３】
第３の配線９３は、周辺回路領域Ｂに位置する第４の層間絶縁膜９１の上面９１ａに設けられている。第３の配線９３は、第５のコンタクトプラグ９２の上端と接続されている。これにより、第３の配線９３は、第５のコンタクトプラグ９２を介して、第４の不純物拡散領域４９と電気的に接続されている。
保護膜９５は、第３の配線９３を覆うように、第４の層間絶縁膜９１の上面９１ａに設けられている。保護膜は、最上層に配置された第３の配線９３を保護する機能を有する。保護膜９５としては、例えば、ポリイミド樹脂層を用いることができる。
【００８４】
上記構成とされた第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
具体的には、誘電体膜１０２の表面に、金属膜１７と、ドープドポリシリコンゲルマニウム膜１８と、ドープドポリシリコン膜１９と、ドープドポリシリコン膜１９に対する密着性の良いタングステン膜２１と、が順次積層された上部電極１５を設けることにより、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９が低温（例えば、３８０〜４５０℃の範囲内）で成膜可能な膜であるため、窒化チタン膜（ＴｉＮ膜）単層で上部電極１５を構成した場合と比較して、誘電体膜１０２の劣化を抑制可能となる。
このような上部電極１５をＤＲＡＭの３次元キャパシタ７５に適用することで、リーク電流の発生が抑制可能となるので、３次元キャパシタ７５のテータ保持特性を向上できる。
【００８５】
また、ドープドポリシリコン膜１９上に、ドープドポリシリコン膜１９に対して密着性の良い金属膜であるタングステン膜２１を設けることで、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
【００８６】
図７〜図１１は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図７〜図１１において、図６に示す第２の実施の形態の半導体装置３０と同一構成部分には、同一符号を付す。
【００８７】
次に、図７〜図１１を参照して、第２の実施の形態の半導体装置３０の製造方法について説明する。
始めに、図７に示す工程では、半導体基板３１（例えば、ｐ型単結晶シリコン基板）に、周知の手法により、素子分離領域３３と、ゲート電極用溝３７と、ゲート絶縁膜３８，５８と、埋め込みゲート電極４１と、キャップ絶縁膜４２と、第１及び第２の不純物拡散領域４４，４５（例えば、ｎ型不純物拡散領域）と、第３及び第４の不純物拡散領域４８，４９（例えば、ｎ型不純物拡散領域）と、ビットコンタクト用層間絶縁膜５２と、ビットコンタクト５３と、ビット線５５と、第１の層間絶縁膜５７と、ゲート電極６１と、第１の絶縁膜６４と、第２の絶縁膜６５と、第１のコンタクトプラグ６７と、パッド６８と、を形成する。
【００８８】
これにより、メモリセル領域Ａに、ゲート絶縁膜３８、埋め込みゲート電極４１、キャップ絶縁膜４２、第１の不純物拡散領域４４、及び第２の不純物拡散領域４５を有するセルトランジスタ４６（選択トランジスタ）が形成されると共に、周辺回路領域Ｂに、第３の不純物拡散領域４８、第４の不純物拡散領域４９、ゲート絶縁膜５８、及びゲート電極６１を有する周辺回路用トランジスタ６２が形成される。
【００８９】
次いで、周知の手法により、第１の層間絶縁膜５７の上面、第１の絶縁膜６４の上面、及び第２の絶縁膜６５の上面に、パッド６８を覆う窒化シリコン膜（ＳｉＮ膜）を成膜して、該窒化シリコン膜（ＳｉＮ膜）よりなるエッチングストッパ膜７１を形成する。
つまり、エッチングストッパ膜７１は、メモリセル領域Ａ及び周辺回路領域Ｂに形成する。
【００９０】
エッチングストッパ膜７１は、下部電極１０１を形成後、ウエットエッチングにより後述する犠牲絶縁膜１１１を除去する際、エッチングストッパ膜７１よりも下層に形成された構造体（セルトランジスタ４６及び周辺回路トランジスタ６２等を含む）がエッチングされてダメージを受けることを防止するための絶縁膜である。
【００９１】
次いで、エッチングストッパ膜７１の上面７１ａを覆う犠牲絶縁膜１１１を形成する。具体的には、例えば、ＣＶＤ法により、エッチングストッパ膜７１の上面７１ａを覆う酸化シリコン膜（ＳｉＯ２膜）を成膜することで、該酸化シリコン膜（ＳｉＯ２膜）よりなる犠牲絶縁膜１１１を形成する。
次いで、周知の手法により、犠牲絶縁膜１１１の上面１１１ａを覆う窒化シリコン膜１１２を成膜する。窒化シリコン膜１１２は、後述する図７に示すサポート膜７７の母材となる膜である。
【００９２】
次いで、フォトリソ技術及びドライエッチング技術により、メモリセル領域Ａに形成された犠牲絶縁膜１１１及び窒化シリコン膜１１２のうち、下部電極１０１の形成領域に対応する部分にシリンダ孔１１１Ａを形成する。
このときシリンダ孔１１１Ａは、ストレージノードコンタクト７３の上端面の一部を露出するように形成する。
【００９３】
次いで、シリンダ孔１１１Ａの内面を覆うように、下部電極１０１の母材となる導電膜１１３を成膜する。具体的には、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、導電膜１１３として窒化チタン膜（ＴｉＮ膜）を形成する。
【００９４】
このように、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、窒化チタン膜（ＴｉＮ膜）を成膜することで、アスペクト比の高いシリンダ孔１１１Ａの内面に優れた段差被覆性を有した窒化チタン膜（ＴｉＮ膜）を形成することができる。
【００９５】
なお、下部電極１０１の母材となる導電膜１１３は、窒化チタン膜（ＴｉＮ膜）に限定されるのもではない。導電膜１１３としては、下部電極１０１上に形成される誘電体膜１０２との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりＥＯＴの低下を引き起こさないような材料を用いるとよい。
【００９６】
次いで、フォトリソ技術及びドライエッチング技術により、窒化チタン膜１１３をパターニングして、シリンダ孔１１１Ａの内面に導電膜１１３を残存させることで、ストレージノードコンタクト７３と接続された下部電極１０１を形成する。
その後、フォトリソ技術及びドライエッチング技術により、窒化シリコン膜１１２をパターニングすることで、複数の下部電極１０１の上端を連結するサポート膜７７を形成する。
【００９７】
次いで、図８に示す工程では、サポート膜７７及びエッチングストッパ膜７１が犠牲酸化膜１１１よりもエッチングされにくい条件を用いたウエットエッチングにより、図７に示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜１１１を除去する。
これにより、エッチングストッパ膜７１の下面７１ｂ、及び複数の下部電極１０１の外壁面１０１ｂが露出されると共に、メモリセル領域Ａに複数の下部電極１０１の外壁面１０１ｂを露出する空間１１４が形成される。
なお、複数の下部電極１０１は、サポート膜７７により連結されているため、犠牲絶縁膜１１１が除去されても倒壊することはない。
【００９８】
また、上記ウエットエッチングを行う際、エッチングストッパ膜７１がエッチングストッパとして機能するため、エッチングストッパ膜７１の下方に形成された構造体（セルトランジスタ４６及び周辺回路トランジスタ６２を含む）がエッチングされて損傷することを抑制できる。
上記ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【００９９】
次いで、図９に示す工程では、空間１１４に露出されたエッチングストッパ膜７１の上面７１ａと、サポート膜７７の上面７７ａ及び下面７７ｂと、下部電極１０１の内面１０１ａ及び外壁面１０１ｂと、を覆うように、金属酸化物を含む誘電体膜１０２を形成する。
具体的には、ＡＬＤ法やＣＶＤ法等の気相成長法を用いて、誘電体膜１０２として、金属酸化物であるジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも２層を積層させた積層膜を形成する。
このとき、周辺回路領域Ｂに位置するエッチングストッパ膜７１の上面７１ａにも誘電体膜１０２が形成される。
【０１００】
次いで、第１の実施の形態で説明した図３に示す工程と同様な手法（具体的には、気相成長法であるＣＶＤ法またはＡＬＤ法）により、誘電体膜１０２の表面を覆う金属膜１７（上部電極１５の構成要素のうちの１つ）を形成する。
【０１０１】
このように、段差被覆性に優れたＣＶＤ法またはＡＬＤ法を用いて、上部電極１５となる金属膜１７を形成することにより、高アスペクト比とされたシリンダ孔１１１Ａに形成された誘電体膜１０２の表面に、高密度で、かつ均一な厚さとされた金属膜１７を精度良く形成することが可能となる。
このとき、周辺回路領域Ｂに形成された誘電体膜１０２上にも金属膜１７が形成される。
【０１０２】
次いで、第１の実施の形態で説明した図４に示す工程と同様な手法（具体的には、気相成長法のうちの１つであるＬＰ−ＣＶＤ法）により、低温の成膜温度（例えば、３８０〜４５０℃の範囲内の所定の温度）で、金属膜１７の表面を覆う結晶化したドープドポリシリコンゲルマニウム膜１８を形成する。
具体的には、成膜温度の低いホウ素がドーパントされたドープドポリシリコンゲルマニウム膜１８を形成する。このとき、ドープドポリシリコンゲルマニウム膜１８の成膜条件は、第１の実施の形態の図４で説明した条件と同じ条件を用いることができる。
【０１０３】
また、ドープドポリシリコンゲルマニウム膜１８は、金属膜１７及び誘電体膜１０２を介して、下部電極１０１の内部及び空間１１４を埋め込む厚さで形成する。これにより、複数の下部電極１０１上に位置するドープドポリシリコンゲルマニウム膜１８の上面１８ａは、平坦な面となる。
また、ドープドポリシリコンゲルマニウム膜１８は、周辺回路領域Ｂに形成された金属膜１７上にも形成される。
【０１０４】
次いで、第１の実施の形態で説明した図４に示す工程と同様な手法（具体的には、気相成長法のうちの１つであるＬＰ−ＣＶＤ法）により、ドープドポリシリコンゲルマニウム膜１８を形成する際に使用したチャンバー（図示せず）と同じチャンバー内で、ドープドポリシリコンゲルマニウム膜１８の上面１８ａを覆う結晶化したドープドポリシリコン膜１９を連続的に形成する。
このとき、ドープドポリシリコン膜１９は、周辺回路領域Ｂに形成されたドープドポリシリコンゲルマニウム膜１８上にも形成される。
【０１０５】
具体的には、第１の実施の形態の図４に示す工程で説明したドープドポリシリコン膜１９の成膜条件を用いて、ポリシリコンゲルマニウム膜１８の上面１８ａを覆うように、成膜温度の低いホウ素がドーパントされ、かつ厚さが２０ｎｍ以上とされたドープドポリシリコン膜１９を形成する。
【０１０６】
このように、誘電体膜１０２上に、低温（３８０〜４５０℃）で成膜可能なホウ素がドーピングされたドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成することで、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９の成膜温度により、３次元キャパシタ７５を構成する誘電体膜１０２が劣化することを抑制可能となる。
これにより、３次元キャパシタ７５のリーク電流を低減することが可能となるので、ＤＲＡＭのデータ保持特性を向上させることができる。
【０１０７】
また、同一チャンバーを用いて、ドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成することで、別々のチャンバーを使用してドープドポリシリコンゲルマニウム膜１８及びドープドポリシリコン膜１９を形成した場合と比較して半導体装置３０の生産性を向上できる。
【０１０８】
また、厚さが２０ｎｍ以上となるようにドープドポリシリコン膜１９を形成することで、ドープドポリシリコン膜１９を形成以降に行う熱処理により、ドープドポリシリコンゲルマニウム膜１８に含まれるゲルマニウムがドープドポリシリコン膜１９に拡散して、ドープドポリシリコン膜１９の上面付近にゲルマニウムが移動することを抑制できる。
これにより、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制できる。
【０１０９】
次いで、気相成長法（例えば、ＣＶＤ法）により、ドープドポリシリコン膜１９の上面１９ａを覆うように、上部電極１５のプレート電極となるタングステン膜２１を形成する。
このとき、タングステン膜２１は、周辺回路領域Ｂに形成されたドープドポリシリコン膜１９上にも形成される。
【０１１０】
次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、周辺回路領域Ｂに形成された誘電体膜１０２、金属膜１７、ドープドポリシリコンゲルマニウム膜１８、ドープドポリシリコン膜１９、及びタングステン膜２１を除去することで、メモリセル領域Ａに、王冠形状とされた下部電極１０１、誘電体膜１０２、及び上部電極１５よりなる３次元キャパシタ７５が形成される。
【０１１１】
次いで、図１０に示す工程では、メモリセル領域Ａに形成された複数の３次元キャパシタ７５、及び周辺回路領域Ｂに形成されたエッチングストッパ膜７１の上面７１ａを覆うと共に、上面７８ａが平坦な面とされた第２の層間絶縁膜７８を形成する。
具体的には、ＣＶＤ法により、酸化シリコン膜（ＳｉＯ２膜）を成膜し、その後、ＣＭＰ法により酸化シリコン膜（ＳｉＯ２膜）の上部を研磨することで、平坦な上面７８ａを有した第２の層間絶縁膜７８を形成する。
【０１１２】
次いで、フォトリソ技術及びドライエッチング技術により、パッド６８上に位置するエッチングストッパ膜７１及び第２の層間絶縁膜７８を貫通し、かつパッド６８を露出するコンタクト孔１１６を形成する。
次いで、フォトリソ技術及びドライエッチング技術により、タングステン膜２１上に位置する第２の層間絶縁膜７８を貫通し、かつタングステン膜２１の上面２１ａを露出するコンタクト孔１１７を形成する。
【０１１３】
次いで、周知の手法により、コンタクト孔１１６，１１７を第２及び第３のコンタクトプラグ７８，８１の母材となる導電膜（例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）とが順次積層された積層膜）で埋め込む。その後、エッチバックにより、第２の層間絶縁膜７８の上面７８ａに形成された不要な該導電膜を除去して、コンタクト孔１１６，１１７に該導電膜を残存させる。
これにより、コンタクト孔１１６を埋め込むと共に、パッド６８と接続された第２のコンタクトプラグ７９と、コンタクト孔１１７を埋め込むと共に、タングステン膜２１（上部電極１５）と接続された第３のコンタクトプラグ８１と、が一括形成される。
【０１１４】
次いで、周知の手法により、第２の層間絶縁膜７８の上面７８ａに、第３のコンタクトプラグ８１の上端と接続された第１の配線８２と、第２のコンタクトプラグ７９の上端と接続された第１の配線８４と、を一括形成する。
【０１１５】
次いで、図１１に示す工程では、図１０に示す工程で説明した第２の層間絶縁膜７８の形成方法と同様な手法により、第２の層間絶縁膜７８の上面７８ａに、第１の配線８１，８２を覆う共に、平坦な上面８５ａを有した第３の層間絶縁膜８５を形成する。
次いで、図１０に示す工程で説明した第３のコンタクトプラグ８１の形成方法と同様な手法により、第３の層間絶縁膜８５に内設され、かつ下端が第１の配線８４と接続された第４のコンタクトプラグ８７を形成する。
【０１１６】
次いで、第１の配線８２，８４の形成方法と同様な手法により、第３の層間絶縁膜８５の上面８５ａに、第４のコンタクトプラグ８７の上端と接続された第２の配線８８を形成する。
次いで、第２の層間絶縁膜７８の形成方法と同様な手法により、第３の層間絶縁膜８５の上面８５ａに、第２の配線８８を覆う共に、平坦な上面９１ａを有した第４の層間絶縁膜９１を形成する。
【０１１７】
次いで、第３のコンタクトプラグ８１の形成方法と同様な手法により、第４の層間絶縁膜９１に内設され、かつ下端が第２の配線８８と接続された第５のコンタクトプラグ９２を形成する。
【０１１８】
次いで、第１の配線８２，８４の形成方法と同様な手法により、第４の層間絶縁膜９１の上面９１ａに、第５のコンタクトプラグ９２の上端と接続された第２の配線９３を形成する。
次いで、周知の手法により、第４の層間絶縁膜９１の上面９１ａに、第２の配線９３を覆う保護膜９５（例えば、ポリイミド樹脂層）を形成する。これにより、第２の実施の形態の半導体装置３０が製造される。
【０１１９】
第２の実施の形態の半導体装置の製造方法によれば、王冠形状とされた下部電極１０１に形成された誘電体膜１０２の表面に、金属膜１７を形成し、次いで、金属膜１７の表面に低温の成膜温度（３８０〜４５０℃の範囲内の所定の温度）で結晶化したドープドポリシリコンゲルマニウム膜１８を形成し、次いで、ドープドポリシリコンゲルマニウム膜１８を形成する際に必要なゲルマニウムの供給（言い換えれば、ＢＣＬ３の供給）を停止して、該成膜温度で、ドープドポリシリコンゲルマニウム膜１８の表面に結晶化したドープドポリシリコン膜１９を連続的に形成し、その後、ドープドポリシリコン膜１９の上面１９ａにタングステン膜２１を形成することにより、３次元キャパシタ７５のリーク電流を低減できると共に、ドープドポリシリコン膜１９からタングステン膜２１が剥がれることを抑制した上で、上部電極１５の比抵抗を小さくすることができる。
また、３次元キャパシタ７５のリーク電流を低減可能となることで、３次元キャパシタ７５のデータ保持特性を向上させることができる。
【０１２０】
なお、第２の実施の形態では、半導体装置３０の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、金属酸化物を含む誘電体膜１０２の表面に、ドープドリシリコンゲルマニウム膜１８、ドープドポリシリコン膜１９、及びタングステン膜２１が積層された積層構造を有するＤＲＡＭ以外の半導体装置にも適用可能であり、ＤＲＡＭに限定されない。具体的には、本発明は、例えば、強誘電体メモリ装置（ＦｅＲＡＭ）にも適用可能である。
【０１２１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１２２】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２３】
１０，３０…半導体装置、１１，３１…半導体基板、１１ａ，３１ａ…表面、１２…キャパシタ、１３，１０１…下部電極、１３ａ，１４ａ，１７ａ，１８ａ，１９ａ，２１ａ，３３ａ，７１ａ，７７ａ，７８ａ，８５ａ，９１ａ，１１１ａ…上面、１４，１０２…誘電体膜、１５…上部電極、１７…金属膜、１８…ドープドポリシリコンゲルマニウム膜、１９…ドープドポリシリコン膜、２１…タングステン膜、２３，１１３…導電膜、３３…素子分離領域、３４，３５…活性領域、３７…ゲート電極用溝、３８，５８…ゲート絶縁膜、４１…埋め込みゲート電極、４２…キャップ絶縁膜、４４…第１の不純物拡散領域、４５…第２の不純物拡散領域、４６…セルトランジスタ、４８…第３の不純物拡散領域、４９…第４の不純物拡散領域、５２…ビットコンタクト用層間絶縁膜、５２Ａ…ビットコン開口部、５３…ビットコンタクト、５５…ビット線、５７…第１の層間絶縁膜、６１…ゲート電極、６２…周辺回路用トランジスタ、６４…第１の絶縁膜、６５…第２の絶縁膜、６７…第１のコンタクトプラグ、６８…パッド、７１…エッチングストッパ膜、７３…ストレージノードコンタクト、７５…３次元キャパシタ、７７…サポート膜、７７ｂ…下面、７８…第２の層間絶縁膜、７９…第２のコンタクトプラグ、８１…第３のコンタクトプラグ、８２，８４…第１の配線、８５…第３の層間絶縁膜、８７…第４のコンタクトプラグ、８８…第２の配線、９１…第４の層間絶縁膜、９２…第５のコンタクトプラグ、９３…第３の配線、９５…保護膜、１０１ａ…内面、１０１ｂ…外壁面、１１１…犠牲絶縁膜、１１２…窒化シリコン膜、１１４…空間、１１６，１１７…コンタクト孔、Ａ…メモリセル領域、Ｂ…周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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