(57)【要約】【課題】集積回路チップ内の電圧発生回路で発生されるパワーノイズを除去又は最小化できる半導体チップパッケージを提供する。【解決手段】半導体チップパッケージは、外部電源電圧を受信して内部回路に使用される供給電圧を発生する電圧発生回路と、前記電圧発生回路の前記供給電圧の出力ノードに接続された接続ターミナルとを含む集積回路チップと、前記供給電圧に対するパワーノイズを減少させるために前記接続ターミナルに電気的に接続されたノイズ除去器と、半導体チップパッケージとして前記集積回路チップをパッケージングするために前記集積回路チップを搭載する搭載基板とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部電源電圧を受信して内部回路に使用される供給電圧を発生する電圧発生回路と、前記電圧発生回路の前記供給電圧の出力ノードに接続された接続ターミナルとを含む集積回路チップと、
前記供給電圧に対するパワーノイズを減少させるために前記接続ターミナルに電気的に接続されたノイズ除去器と、半導体チップパッケージとして前記集積回路チップをパッケージングするために前記集積回路チップを搭載する搭載基板とを有することを特徴とする半導体チップパッケージ。
【請求項２】
前記電圧発生回路は、周辺回路やセルアレイに必要とされる前記供給電圧を発生する内部電圧コンバーターであることを特徴とする請求項１に記載の半導体チップパッケージ。
【請求項３】
前記電圧発生回路は、前記外部電源電圧以上の高電圧を発生する高電圧発生回路であることを特徴とする請求項１に記載の半導体チップパッケージ。
【請求項４】
前記電圧発生回路は、バックバイアス電圧を発生するバックバイアス電圧発生回路であることを特徴とする請求項１に記載の半導体チップパッケージ。
【請求項５】
前記ノイズ除去器は、前記パワーノイズを除去するためのデカップリング素子であることを特徴とする請求項１に記載の半導体チップパッケージ。
【請求項６】
前記デカップリング素子は、前記搭載基板の上部に形成されるデカップリングキャパシターであることを特徴とする請求項５に記載の半導体チップパッケージ。
【請求項７】
前記デカップリング素子は、前記搭載基板の内部に形成されるデカップリングキャパシターであることを特徴とする請求項５に記載の半導体チップパッケージ。
【請求項８】
前記デカップリングキャパシターは、ワイヤボンディングを使用して前記接続ターミナルと接続されることを特徴とする請求項６に記載の半導体チップパッケージ。
【請求項９】
外部電源電圧を受信して分配する外部電圧供給回路と、前記外部電圧供給回路から分配された外部電源電圧を受信して内部回路に使用される供給電圧を発生する電圧発生回路と、前記外部電圧供給回路の入力ノードに接続された第１接続ターミナルと前記電圧発生回路の前記供給電圧の出力ノードに接続された第２接続ターミナルとを具備する集積回路チップと、
前記外部電源電圧に対するパワーノイズ及び前記供給電圧に対するパワーノイズを減少させるために前記第１及び第２接続ターミナルに各々独立的に接続された第１及び第２ノイズ除去器を具備し、半導体チップパッケージとして前記集積回路チップをパッケージングするために前記集積回路チップを搭載する搭載基板とを有することを特徴とする半導体チップパッケージ。
【請求項１０】
前記電圧発生回路は、半導体メモリの周辺回路やメモリセルアレイに必要とされる内部電圧を発生する内部電圧コンバーターであることを特徴とする請求項９に記載の半導体チップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップのパワーノイズ除去に関し、より詳細には、外部電源電圧を受信して内部回路に必要とされる電圧を提供する回路でのパワーノイズを減少させるための半導体チップパッケージに関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ）等のような半導体メモリを含む集積回路チップは、パッケージング（ｐａｃｋａｇｉｎｇ）された後に外部から電源を受信して動作する。
外部電源電圧供給ターミナルを通じて印加される外部電源電圧（Ｅｘｔｅｒｎａｌ  Ｖｏｌｔａｇｅ）は、外部環境や集積回路チップの動作の時に発生するノイズ等によって電圧レベルが変動され得る。
しかし、外部電源電圧のレベルは必要によって、自由に変更することは難しい。
【０００３】
多数の集積回路チップには、外部電源電圧をチップ内部で必要とされる電源電圧のレベルに変換するためのＩＶＣ（Ｉｎｔｅｒｎａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｅｒ）等のような電圧発生回路が具備されている。
ＩＶＣは、半導体素子の動作に適合する電圧を比較的自由に生成できる。ＩＶＣは、ネガティブフィードバック（Ｎｅｇａｔｉｖｅ  Ｆｅｅｄｂａｃｋ）を通じて外部電源電圧が変化してもこれに関わらず、内部電圧を安定的に維持することができる。ＩＶＣを活用すれば、半導体素子の動作パラメーター（Ｐａｒａｍｅｔｅｒ）が便利に制御され得る。
【０００４】
従って、ＩＶＣのような電圧発生回路は、多様な電源電圧を有する製品に対応が可能であり、消費電力の減少にも役に立つ。
しかしながら、電圧発生回路に接続された内部回路の高速化にしたがって発生するパワーノイズに対して脆弱な面があるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願公開第１０−２００４−０１２０１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記従来の集積回路チップにおける問題点に鑑みてなされたものであって、本発明の目的は、集積回路チップ内の電圧発生回路で発生されるパワーノイズを除去又は最小化できる半導体チップパッケージを提供することにある。
また、本発明の他の目的は、半導体メモリ装置の内部電圧発生回路で発生されるパワーノイズを除去又は最小化できる半導体チップパッケージを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による半導体チップパッケージは、外部電源電圧を受信して内部回路に使用される供給電圧を発生する電圧発生回路と、前記電圧発生回路の前記供給電圧の出力ノードに接続された接続ターミナルとを含む集積回路チップと、前記供給電圧に対するパワーノイズを減少させるために前記接続ターミナルに電気的に接続されたノイズ除去器と、半導体チップパッケージとして前記集積回路チップをパッケージングするために前記集積回路チップを搭載する搭載基板とを有することを特徴とする。
【０００８】
前記電圧発生回路は、周辺回路やセルアレイに必要とされる前記供給電圧を発生する内部電圧コンバーターであることが好ましい。
前記電圧発生回路は、前記外部電源電圧以上の高電圧を発生する高電圧発生回路であることが好ましい。
前記電圧発生回路は、バックバイアス電圧を発生するバックバイアス電圧発生回路であることが好ましい。
前記ノイズ除去器は、前記パワーノイズを除去するためのデカップリング素子であることが好ましい。
前記デカップリング素子は、前記搭載基板の上部に形成されるデカップリングキャパシターであることが好ましい。
前記デカップリング素子は、前記搭載基板の内部に形成されるデカップリングキャパシターであることが好ましい。
前記デカップリングキャパシターは、ワイヤボンディングを使用して前記接続ターミナルと接続されることが好ましい。
【０００９】
また、上記目的を達成するためになされた本発明による半導体チップパッケージは、外部電源電圧を受信して分配する外部電圧供給回路と、前記外部電圧供給回路から分配された外部電源電圧を受信して内部回路に使用される供給電圧を発生する電圧発生回路と、前記外部電圧供給回路の入力ノードに接続された第１接続ターミナルと前記電圧発生回路の前記供給電圧の出力ノードに接続された第２接続ターミナルとを具備する集積回路チップと、前記外部電源電圧に対するパワーノイズ及び前記供給電圧に対するパワーノイズを減少させるために前記第１及び第２接続ターミナルに各々独立的に接続された第１及び第２ノイズ除去器を具備し、半導体チップパッケージとして前記集積回路チップをパッケージングするために前記集積回路チップを搭載する搭載基板とを有することを特徴とする。
【００１０】
前記電圧発生回路は、半導体メモリの周辺回路やメモリセルアレイに必要とされる内部電圧を発生する内部電圧コンバーターであることが好ましい。
【発明の効果】
【００１１】
本発明に係る半導体チップパッケージによれば、集積回路チップ内の電圧発生回路で発生するパワーノイズが搭載基板に形成されるノイズ除去器によって効率的に除去又は最小化されるという効果がある。
したがって、ＤＲＡＭ等のような半導体メモリ装置の内部電圧コンバーターに本発明が適用される場合に内部回路はより安定的な内部電圧を受信できる。したがって、半導体メモリ装置のデータアクセス動作に対する信頼性が改善されるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態による半導体チップパッケージの回路接続ブロック図である。
【図２】図１の変形実施形態による回路接続ブロック図である。
【図３】図１の半導体チップパッケージの例示断面構造を示す断面図である。
【図４】図３の半導体チップパッケージの例示的な機能回路を示すブロック図である。
【図５】図３の半導体チップパッケージでデカップリングキャパシターと集積回路チップ内の回路との間の電気的接続を示す例示回路図である。
【図６】図５のデカップリングキャパシターの等価回路図である。
【図７】図５の中のＩＶＣを具体的に例示する回路図である。
【図８】図７での電圧の波形を示すグラフである。
【図９】本発明が例示的に適用される揮発性メモリチップのパッケージ構造を示した概略的な断面図である。
【図１０】本発明が例示的に適用される不揮発性メモリチップのパッケージ構造を示した概略的な断面図である。
【発明を実施するための形態】
【００１３】
次に、本発明に係る半導体チップパッケージを実施するための形態の具体例を図面を参照しながら説明する。
【００１４】
上述したような本発明の目的、他の目的、特徴、及び長所は添付した図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく、他の形態に具体化できる。むしろ、ここで紹介される実施形態は、理解を容易に提供する意図以外には他の意図が無く、開示された内容がより徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供するものである。
【００１５】
本明細書で、いずれかの素子又はラインが対象素子ブロックに接続されると言及された場合にそれは直接的な接続されるのみでなく、いずれかの他の素子を通じて対象素子ブロックに間接的に接続された意味までも含む。
また、できるだけ、各図面で提示された同一又は類似な参照符号は同一又は類似な構成要素を示す。一部図面において、素子及びラインの連結関係は技術的内容の効果的な説明をために示したのみであり、他の素子や回路ブロックがさらに具備され得る。
ここに説明され、例示される各実施形態はそれの相補的な実施形態も包含でき、ＩＶＣ回路及び半導体パッケージに基本的動作と構造とに関する詳細は本発明の要旨を曖昧にしないようにするために詳細に説明されなかったことを留意しなければならない。
【００１６】
図１は、本発明の実施形態による半導体チップパッケージの回路接続ブロック図である。
図１を参照すると、半導体チップパッケージは、集積回路チップ２００と搭載基板１００と含む。
【００１７】
集積回路チップ２００は、外部電源電圧を受信して内部回路２５０に使用される供給電圧を発生する電圧発生回路２３０と、電圧発生回路２３０の供給電圧の出力ノードＮＤ１に接続された接続ターミナル２３２を具備する。
【００１８】
搭載基板１００は、供給電圧に対するパワーノイズを減少させるために接続ターミナル２３２に電気的に接続されたノイズ除去器１２０を具備し、半導体チップパッケージとして集積回路チップをパッケージングするために集積回路チップ２００を搭載する。
集積回路チップ２００がＤＲＡＭ等の半導体メモリ装置である場合にメモリセルアレイ、コア回路、及び周辺回路を包含し得る。
【００１９】
電圧発生回路２３０は、周辺回路やメモリセルアレイに必要とされる内部電圧ＩＶＣＣを発生する内部電圧コンバーターＩＶＣ（Ｉｎｔｅｒｎａｌ  Ｖｏｌｔａｇｅ  Ｃｏｎｖｅｒｔｅｒ）、外部電源電圧以上の高電圧ＶＰＰを発生する高電圧発生回路、又はバック（ｂａｃｋ）バイアス電圧を発生するバックバイアス電圧発生回路であり得る。
【００２０】
搭載基板１００に配置されたノイズ除去器１２０は、パワーノイズを除去するためのデカップリング素子としてデカップリングキャパシターであり得る。
デカップリング素子は、搭載基板１００の上部、内部、下部、又は側部に形成され得る。
デカップリングキャパシターは、接続ターミナル２３２にワイヤボンディングを通じて接続されるか、或いはフリップチップボンディングを通じて接続され得る。
【００２１】
デカップリングキャパシターは、ＳＭＴ実装又は埋め込み型（Ｅｍｂｅｄｄｅｄ）実装方式によって搭載基板１００搭載され得る。
ここで、デカップリング素子はフィルムタイプキャパシター（Ｆｉｌｍ  Ｔｙｐｅ  Ｃａｐａｃｉｔｏｒ）やシリコンキャパシター（Ｓｉｌｉｃｏｎ  Ｃａｐａｃｉｔｏｒ）であり得る。
【００２２】
図１で、電圧発生回路２３０がラインＬ１を通じて外部電源電圧ＥＶＣＣを受信して内部回路２５０で使用される供給電圧（例：ＩＶＣＣ）を出力ラインＬ１０を通じて出力すれば、内部回路２５０は出力ノードＮＤ１に接続されたラインＬ１１を通じて内部電源電圧を受信する。
電圧発生回路２３０の動作や内部回路２５０の高速動作によって負荷が変動されれば、パワーノイズが発生し、出力ノードＮＤ１は発生したパワーノイズに影響を受ける。
【００２３】
パワーノイズは、出力ノードＮＤ１にラインＬ１２を通じて接続されたパッド等の接続ターミナル２３２にも現れる。
本発明の実施形態では相互接続ラインＩ２を通じて接続ターミナル２３２とノイズ除去器１２０とを電気的に接続することによって電圧発生回路２３０のパワーノイズを除去又は最小化する。
一方、ラインＬ１３を通じて電圧発生回路２３０に接続された接続ターミナル２３４は接地パッドとして機能し、ノイズ除去器１２０とは接地用相互接続ラインＩ４を通じて接続される。
【００２４】
ノイズ除去器１２０は、集積回路チップ２００の外部に位置する搭載基板１００に形成される。
したがって、集積回路チップ２００の内部に配置されるノイズ除去器に比べて容量を相対的にさらに大きくすることができるので、ノイズ除去性能が著しく優れる。
【００２５】
具体的に、ノイズ除去器としてデカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ  Ｃａｐａｃｉｔｏｒ）は、システム基板、半導体パッケージの搭載基板、又は集積回路チップの内部に設置され得る。デカップリングキャパシターが集積回路チップの内部に位置される場合に効率は相対的に良いが、チップの制限された面積でよってキャパシターの容量は比較的低い。したがって、チップパッケージの搭載基板１００にデカップリングキャパシターを形成する方式が利用される。
【００２６】
このように、集積回路チップ内の電圧発生回路２３０で発生するパワーノイズが搭載基板１００に形成されるノイズ除去器１２０によって効率的に除去又は最小化される。
したがって、ＤＲＡＭ等のような半導体メモリ装置の内部電圧コンバーターＩＶＣに図１のスキームが適用される場合に電圧発生回路２３０の電源及びグラウンドの変動（Ｆｌｕｃｔｕａｔｉｏｎ）が抑制されて内部回路２５０はノイズ除去された、さらに安定的な内部電圧を受信できる。したがって、ＤＲＡＭ等のような半導体メモリ装置のパワーノイズの免疫性（Ｉｍｍｕｎｉｔｙ）が向上されてデータアクセス動作に対する信頼性が改善される。
【００２７】
図２は、図１の変形実施形態による回路接続ブロック図である。
図２を参照すると、図１のノイズ除去器に対応するデカップリング素子１２１が絶縁領域３００に形成される。
絶縁領域３００は、集積回路チップ２００の上部に形成される領域であり得る。
しかし、異なる場合には絶縁領域３００は図１の搭載基板１００に形成された領域であり得る。
【００２８】
ＩＶＣ２３１がラインＬ１を通じて外部電源電圧ＥＶＣＣを受信して内部回路２５０に使用される供給電圧（例：ＩＶＣＣ）を出力ラインＬ１０を通じて出力すれば、内部回路２５０は出力ノードＮＤ１に接続されたラインＬ１１を通じて内部電源電圧を受信する。
ＩＶＣ２３１や内部回路２５０によってパワーノイズが発生すれば、出力ノードＮＤ１は発生したパワーノイズの影響を受ける。
【００２９】
図１と類似して、パワーノイズは、出力ノードＮＤ１にラインＬ１２を通じて接続されたパッド等の接続ターミナル２３２にも現れる。
本発明の実施形態では相互接続ラインＩ２を通じて接続ターミナル２３２とデカップリング素子１２１とを電気的に接続することによって、ＩＶＣ２３１のパワーノイズを除去又は最小化する。一方、ＩＶＣ２３１に接続された接続ターミナル２３４は接地パッドとして機能し、デカップリング素子１２１とは接地用相互接続ラインＩ４を通じて接続される。
【００３０】
図２の半導体チップパッケージの構造でも集積回路チップ内のＩＶＣ２３１又は高電圧発生器で発生するパワーノイズが、絶縁領域２５０に形成されるデカップリング素子１２１によって効率的に除去又は最小化される。
【００３１】
図３は、図１の半導体チップパッケージの例示断面構造を示す断面図である。
図３を参照すると、集積回路チップ２００は搭載基板１００の上部に搭載される。
ノイズ除去をためのデカップリング素子Ｃ１、Ｃ２は搭載基板１００の上部に形成されて集積回路チップ２００内の電圧発生回路２３０に接続され得る。
デカップリング素子Ｃ３、Ｃ４は搭載基板１００の下部に形成されて集積回路チップ２００内の電圧発生回路２３０に接続され得る。
デカップリング素子Ｃ５、Ｃ６は搭載基板１００の内部に形成されて集積回路チップ２００内の電圧発生回路２３０に接続され得る。
デカップリング素子Ｃ７、Ｃ８は搭載基板１００の側部に形成されて集積回路チップ２００内の電圧発生回路２３０に接続され得る。
【００３２】
半導体チップパッケージは、ボードの上でコントローラやマイクロプロセッサー等のような外部装置と電気的に接続するために搭載基板１００に形成された接触バンパー（Ｂ１〜Ｂ６）を有することができる。
図３で、集積回路チップ２００の内部で発生するパワーノイズは、搭載基板１００に形成されるデカップリング素子（Ｃ１〜Ｃ８）の中で少なくとも１つによって効率的に除去又は最小化される。
【００３３】
図４は、図３の半導体チップパッケージの例示的な機能回路を示すブロック図である。
図４を参照すると、ノイズ除去器としての第１デカップリングキャパシター１２３と第２デカップリングキャパシター１２１とは搭載基板１００に形成される。
外部電圧供給回路（ＥＶＳＣ）２１０、ＩＶＣ２３１、データ出力バッファ２４１、周辺回路２５２、及びセルアレイ回路２５４は集積回路チップ２００に形成される。
【００３４】
外部電圧供給回路２１０は、外部電源電圧ＥＶＣＣを受信して分配する。
ＩＶＣ２３１は、外部電圧供給回路２１０から分配された外部電源電圧を受信して内部回路に使用される供給電圧を発生する。
【００３５】
周辺回路２５２とセルアレイ回路２５４とは、内部回路２５０に属する回路である。
周辺回路２５２は、ＩＶＣ２３１から周辺内部電源電圧ＶＩＮＴＰを受信する。
セルアレイ回路２５４は、ＩＶＣ２３１からアレイ内部電源電圧ＶＩＮＴＡを受信する。
【００３６】
データ出力バッファ２４１は、メモリセルに格納されたデータを外部へ出力するためのバッファとして外部電圧供給回路２１０から外部電源電圧ＥＶＣＣを受信できる。
外部電圧供給回路２１０で発生したパワーノイズは、第１デカップリングキャパシター１２３によって除去又は最小化される。また、ＩＶＣ２３１で発生したパワーノイズは第２デカップリングキャパシター１２１によって除去又は最小化される。
【００３７】
図５は、図３の半導体チップパッケージで、デカップリングキャパシターと集積回路チップ内の回路との間の電気的接続を示す例示回路図である。
図５を参照すると、外部電圧供給回路２１０は、外部電源から外部電源電圧ＥＶＣＣを受信する。したがって、外部電圧供給回路２１０の入力に接続されたパッド２３６、２３８の間には外部電源電圧ＥＶＣＣが現れる。
【００３８】
内部電圧発生器（ＩＶＣ）２３１は、外部電圧供給回路２１０の外部電源電圧をラインＬ１から受けて内部回路２５０で使用される供給電圧を発生する。
内部電圧発生器２３１の出力に接続されたパッド２３２、２３４の間には内部電源電圧ＩＶＣＣが現れる。内部電源電圧ＩＶＣＣは、周辺内部電源電圧ＶＩＮＴＰやアレイ内部電源電圧ＶＩＮＴＡであり得る。
【００３９】
外部電圧供給回路２１０で発生するパワーノイズは、パッド２３６、２３８と電気的に接続され搭載基板１００に形成された第１デカップリングキャパシター１２３によって除去又は最小化される。
また、内部電圧発生器２３１で発生するパワーノイズは、パッド２３２、２３４と電気的に接続され搭載基板１００に形成された第２デカップリングキャパシター１２１によって除去又は最小化される。
第１、第２デカップリングキャパシター１２３、１２１は、集積回路チップ２００の内部に形成されること無く、搭載基板１００に形成されるので、ノイズ除去性能が相対的に優れる。
【００４０】
図６は、図５のデカップリングキャパシターの等価回路図である。
図６を参照すると、負荷端Ｐ１、Ｐ２の間に並列に接続されたデカップリングキャパシターＤＣは、第２デカップリングキャパシター１２１に対応する。
外部電源と負荷端Ｐ１との間に接続された抵抗Ｒ１、Ｒ２は各々寄生抵抗又は必要時に挿入される抵抗であり得る。
図６のような構造に形成されるＲＣフィルターはパワーノイズを除去する。
【００４１】
図７は、図５の中のＩＶＣを具体的に例示する回路図である。
図７を参照すると、電流ミラータイプで構成された典型的なＩＶＣの例が示す。
ＩＶＣ２３１は、図７のようなバックゲート−ソース接続形態を有するＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２、及び抵抗Ｒ１で具現され得る。
【００４２】
図７で、ターゲット電圧になる基準電圧ＶｒｅｆがＮ型ＭＯＳトランジスタＭＮ１のゲートへ印加され、外部電源電圧ＥＶＣＣがＰ型ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のソースへ印加されれば、Ｐ型ＭＯＳトランジスタＭＰ３のドレインには内部電源電圧ＩＶＣＣが図８のグラフ波形のように発生する。
ここで、内部電源電圧ＩＶＣＣは外部電源電圧ＥＶＣＣの電圧レベルより小さいか、或いは同一であり得る。図７のＩＶＣは、例示的具現に過ぎず、他の種々のタイプの内部電圧発生回路が本発明の実施形態で使用され得る。
【００４３】
図８は、図７での電圧の波形を示すグラフであって、横軸は時間を、縦軸は電圧を示す。
ＩＶＣ２３１で発生する内部電源電圧ＶＩＮＴのパワーノイズは、搭載基板１００に形成されたデカップリングキャパシター１２１によって除去又は最小化される。
したがって、ＩＶＣ２３１で発生する内部電源電圧ＶＩＮＴは、安定化された状態で内部回路２５０へ供給される。
【００４４】
図９は、本発明が例示的に適用される揮発性メモリチップのパッケージ構造を示した概略的な断面図であり、図１０は本発明が例示的に適用される不揮発性メモリチップのパッケージ構造を示した概略的な断面図である。
【００４５】
先ず、図９を参照すると、半導体チップパッケージに属することで、揮発性メモリチップパッケージ５００は、搭載基板１００、ＤＲＡＭ等のような揮発性メモリ（Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）チップ２００、及び保護層３００を含む。
搭載基板１００に形成されたデカップリングキャパシター１２１は、揮発性メモリチップ２００の内部に配置された電圧発生回路のパワーノイズを効果的に除去又は減少させる。
これによって、揮発性メモリチップ２００の動作信頼性が改善され得る。
【００４６】
揮発性メモリチップパッケージ５００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のパッケージであり得る。
【００４７】
図１０を参照すると、半導体チップパッケージに属することで、不揮発性メモリチップパッケージ５１０は、搭載基板１００、不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ）チップ２２０、及び保護層３００を含む。
【００４８】
搭載基板１００に形成されたデカップリングキャパシター１２１、１２３は不揮発性メモリチップ２２０の内部に配置された電圧発生回路のパワーノイズを効果的に除去又は減少させる。
これによって、不揮発性メモリチップ２２０の動作信頼性が改善され得る。
【００４９】
不揮発性メモリは、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ）、Ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ（ＣＢＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）と称されるＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＲＲＡＭ（登録商標）又はＲｅＲＡＭ）、ナノチューブＲＲＡＭ（登録商標）（Ｎａｎｏｔｕｂｅ  ＲＲＡＭ（登録商標））、ポリマーＲＡＭ（Ｐｏｌｙｍｅｒ  ＲＡＭ：ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ：ＮＦＧＭ）、ホログラフィックメモリ（ｈｏｌｏｇｒａｐｈｉｃ  ｍｅｍｏｒｙ）、分子電子メモリ素子（Ｍｏｌｅｃｕｌａｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）、又は絶縁抵抗変化メモリ（Ｉｎｓｕｌａｔｏｒ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）であり得る。
【００５０】
このように、集積回路チップの外部にデカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ  Ｃａｐａｃｉｔｏｒ）を接続する場合、パワーノイズと電圧降下により効率的な対処が可能になる。
【００５１】
以上、図面と明細書とを通じて最良の実施形態が開示したが、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能である点を理解できる。例えば、事案が異なる場合に本発明の技術的思想を逸脱しなくて集積回路チップのパッケージ構成、デカップリングキャパシターと電圧発生回路との間の電気的連結等を多様な形態に変更及び変形できる。
【符号の説明】
【００５２】
１００    搭載基板
１２０    ノイズ除去器
１２１    デカップリング素子（キャパシター）（第２デカップリングキャパシター）
１２３    第１デカップリングキャパシター
２００    集積回路チップ（揮発性メモリチップ）
２１０    外部電圧供給回路
２２０    不揮発性メモリチップ
２３０    電圧発生回路
２３１    ＩＶＣ、内部電圧発生器
２３２、２３４、２３６、２３８    接続ターミナル（パッド）
２４１    データ出力バッファ
２５０    内部回路
２５２    周辺回路
２５４    セルアレイ回路
３００    絶縁領域（保護層）
５００    揮発性メモリチップパッケージ
５１０    不揮発性メモリチップパッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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