(57)【要約】【課題】負荷駆動回路により負荷に流れる電流を制御する負荷駆動装置において、簡素な構成で電流検出回路の低損失化と高精度の広ダイナミックレンジ化を図る。【解決手段】直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づきオン／オフ動作により負荷に流れる電流を制御する半導体素子Q1を有する負荷駆動回路において、半導体素子Q1のオン／オフ駆動するための第一の駆動回路と、半導体素子Q1に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路3を備え、電流検出回路3は、第一の電流検出部Cd1と第二の電流検出部Cd2との直列回路からなり、また、第二の電流検出部Cd2には第二の半導体素子Qs1が並列接続され、さらに、第一の電流検出部Cd1の検出電流の大きさに基づいて、第一の電流検出部Cd1又は第二の電流検出部Cd2に切換えて電流検出出力させる電流判定回路7を有する。【選択図】図１
2013152181.tif 000002
【特許請求の範囲】
【請求項１】
直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を検出する第二の電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記第二の電流検出部には第二の駆動回路を備えた第二の半導体素子が並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記第二の電流検出部に切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記第二の半導体素子を第二の駆動回路を介してオン駆動させて前記第二の電流検出部を短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第二の半導体素子をオフ駆動させて前記第二の電流検出部から前記電流検出回路の出力をさせることを特徴とする電流検出回路。
【請求項２】
前記第一の電流検出部は、前記第１半導体素子と同じ構造を有しかつ面積が異なり、前記第１半導体素子のオン駆動と同期して前記第１半導体素子に流れる電流に比例した電流を流す第３半導体素子とを有し、
前記第３半導体素子に流れる電流を電圧に変換して出力することを特徴とする請求項1記載の電流検出回路。
【請求項３】
前記第一の電流検出部の出力は第一のスイッチを介して前記電流検出回路の出力端子に接続され、
前記第二の電流検出部の出力は第二のスイッチを介して前記電流検出回路の出力端子に接続され、
前記電流判定回路は、前記第一の電流検出部の出力電圧を所定の基準電圧と比較し、前記第一の電流検出部の出力電圧が前記基準電圧よりも高い時に前記第２の半導体素子を前記第二の駆動回路を介してオン駆動し、かつ第一のスイッチを閉じて前記電流検出回路の出力端子に出力し、
前記第一の電流検出部の出力電圧が前記基準電圧よりも低い時には前記第二の駆動回路を介して前記第２の半導体素子をオフし、かつ前記第二のスイッチを閉じて前記電流検出回路の出力端子に出力させ、
いずれか一方の前記スイッチが閉じられて該電流検出部から出力されることを特徴とする請求項１乃至２記載の電流検出回路。
【請求項４】
直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を順次検出する複数Ｎの電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記複数Ｎの電流検出部には複数Ｎの駆動回路を備えた複数Ｎの半導体素子が各々並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記複数Ｎの電流検出部の何れかに切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記複数Ｎの半導体素子を各複数Ｎの駆動回路を介してオン駆動させて前記複数Ｎの電流検出部を各々短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、
前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第一の電流検出部の検出電流に応じて、前記複数Ｎの半導体素子の何れか一つをオフ駆動させて前記複数Ｎのうち該当する電流検出部から前記電流検出回路の出力をさせることを特徴とする電流検出回路。
【請求項５】
直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を順次検出する並列接続された複数Ｎの電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記複数Ｎの電流検出部には複数Ｎの駆動回路を備えた複数Ｎの半導体素子が各々並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記複数Ｎの電流検出部の何れかに切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記複数Ｎの半導体素子を各複数Ｎの駆動回路を介してオン駆動させて前記複数Ｎの電流検出部を各々短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、
前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第一の電流検出部の検出電流に応じて、前記複数Ｎの半導体素子の何れか一つをオフ駆動させて前記複数Ｎのうち該当する電流検出部から前記電流検出回路の出力をさせることを特徴とする電流検出回路。
【請求項６】
前記第一の電流検出部は、前記第１半導体素子と同じ構造を有しかつ面積が異なり、前記第１半導体素子のオン駆動と同期して前記第１半導体素子に流れる電流に比例した電流を流す第３半導体素子とを有し、
前記第３半導体素子に流れる電流を電圧に変換して出力することを特徴とする請求項４乃至５記載の電流検出回路。
【請求項７】
前記第一の電流検出部の出力は第一のスイッチを介して前記電流検出回路の出力端子に接続され、
前記複数Ｎの電流検出部の出力は複数Ｎのスイッチを介して前記電流検出回路の出力端子に接続され、
前記電流判定回路は、前記第一の電流検出部の出力電圧を所定の基準電圧と比較し、前記第一の電流検出部の出力電圧が前記基準電圧よりも高い時に前記複数Ｎの半導体素子を前記複数Ｎの駆動回路を介してオン駆動し、かつ第一のスイッチを閉じて前記電流検出回路の出力端子に出力し、
前記第一の電流検出部の出力電圧が前記基準電圧よりも低い時には前記複数Ｎの駆動回路を介して前記複数Ｎの半導体素子の何れかをオフし、かつ前記複数Ｎのうち該当するスイッチを閉じて前記電流検出回路の出力端子に出力させ、
何れかの前記スイッチが閉じられて該電流検出部から出力されることを特徴とする請求項４乃至６記載の電流検出回路。
【請求項８】
前記電流判定回路における前記第一の電流検出部と前記複数Ｎの電流検出部との切替えは、前記第一の電流検出部の出力電圧に基づき等分の電圧毎に切換えていくことを特徴とする請求項４乃至７記載の電流検出回路。
【請求項９】
前記電流判定回路における前記第一の電流検出部と前記複数Ｎの電流検出部との切替えは、前記第一の電流検出部の出力電圧に基づき、前記複数Ｎの電流検出部を順次切換える電圧間隔を前記出力電圧が低下する毎に大きくすることを特徴とする請求項４乃至７記載の電流検出回路。
【請求項１０】
直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を順次検出する複数Ｎの電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記複数Ｎの電流検出部には複数Ｎの駆動回路を備えた複数Ｎの半導体素子が各々並列接続され、
さらに、前記第一の電流検出部の検出電流から複数Ｎの電流検出部の検出電流の大きさに基づいて、順次前記第一の電流検出部又は前記複数Ｎの電流検出部の何れかに切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記複数Ｎの半導体素子を各複数Ｎの駆動回路を介してオン駆動させて前記複数Ｎの電流検出部を各々短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、
前記第一の電流検出部の検出電流から複数Ｎの電流検出部の検出電流が前記第一の電流検出部乃至複数Ｎの電流検出部の有する固有の値より小さい場合は、該電流検出部の次段の小さい検出電流領域の電流検出部と並列接続する該半導体素子をオフ駆動させて該電流検出部の次段の小さい電流検出部から前記電流検出回路の出力をさせることを特徴とする電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は負荷駆動回路により負荷に流れる電流を制御する場合等の電流検出回路に関する。
【背景技術】
【０００２】
近年の省エネルギー化に要求により、低損失で正確に電流を検出する技術は益々重要になっている。低損失で正確に電流を検出する方法には例えば、特許文献1がある。
特許文献１には、図１０に示すようなマルチソースMOSを用いた負荷電流を正確に検出する方法が載っている。マルチソースMOS2は、負荷4に電流を流すための負荷駆動用MOSQ1と電流を検出するための電流検出用MOSQ2から構成されている。電流検出用MOSQ2は負荷駆動用MOSQ1と同一チップ上に作製されており、電流検出用MOSQ2と負荷駆動用MOSQ1の構造は同じであるが、電流検出用MOSQ2と負荷駆動用MOSQ1の面積は異なる。電流検出回路3は、増幅器ＡＭＰとトランジスタＴＲと抵抗Ｒから構成されており、増幅器ＡＭＰは負荷駆動用MOSQ1のソース電圧と電流検出用MOSQ2のソース電圧が等しくなるようにトランジスタＴＲを制御するため、電流検出用MOSQ2に流れる電流は、負荷駆動用MOSQ1と電流検出用MOSQ2のオン抵抗の比になる。オン抵抗の比は、負荷駆動用MOSQ1と電流検出用MOSQ2のチップサイズ比に反比例している。
特許文献1は、増幅器ＡＭＰのオフセット電圧による電流検出回路３の検出誤差が負荷４に流れる電流に依存しており、その影響を低減させる手段を提供している。特許文献1によれば、負荷４に流れる電流が大きい場合には、負荷駆動用MOSQ1及び電流検出用MOSQ2のソース‐ドレイン間電圧が大きく、電流検出電圧が大きくなるので相対的に増幅器ＡＭＰのオフセット電圧の影響が小さくなる。
しかし、負荷４に流れる電流が小さくなると、負荷駆動用MOSQ1及び電流検出用MOSQ2のソース-ドレイン間電圧も小さくなり、すなわち電流検出電圧が小さいため増幅器6のオフセット電圧を無視できなくなり、電流検出精度が悪くなるという問題を指摘している。特許文献1はその問題を改善するために、負荷４に流れる電流に応じて、負荷駆動用MOSQ1のオン抵抗を可変させる手段を提案している。
【０００３】
さらに特許文献１では２回の電流検出測定を行い、その検出結果の差分を計算することで増幅器ＡＭＰのオフセット電圧をキャンセルさせる手段を提案している。
図１１は特許文献１の第５の実施例である。負荷駆動用MOSQ1は、マルチソースＭＯＳのオン抵抗が１：０．５の２つの値を使用している。これは出力ＭＯＳ制御回路１からマルチソースＭＯＳ２に与えられるゲート電圧の選択設定によって可能になっている。特許文献1によれば、負荷駆動用MOSのオン抵抗を１と０．５に可変して、各オン抵抗時の電流検出用MOSに流れる電流をそれぞれ検出し、その結果から増幅器のオフセット電圧を計算しキャンセルするものである。
電流検出用MOSQ2と負荷駆動用MOSQ1のオン抵抗比をnとし、オフセット電圧をVoff、負荷電流をIとすると、一回目の電流測定では、負荷駆動用MOSQ1のオン抵抗を比率１のオン抵抗に設定することによって、検出される電流Iout1は
Iout1＝(I×オン抵抗＋Voff)/(n×オン抵抗)  (1)
となる。次に負荷駆動用MOSQ1のオン抵抗を比率0.5のオン抵抗に設定することで、検出される電流Iout2は、
Iout2＝(I×0.5オン抵抗＋Voff)/(n×0.5オン抵抗)  (2)
になる。負荷電流Iout1とIout2を差分することにより、オフセット電圧をキャンセルした検出電流Iout
Iout＝(2×Iout1−Iout2)  (3)
を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２８９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の負荷駆動用MOSQ1のオン抵抗を負荷電流に応じて可変させるための負荷電流情報の取得手段及び負荷駆動用MOSQ1のオン抵抗可変要求の手段が明確に示唆されていないがオン抵抗を任意に可変するには、大規模な回路が必要と考えられる。
また、特許文献１には、負荷駆動用MOSQ1のソース電圧と図示しない基準電圧１２とを比較することで負荷駆動用MOSQ1のソース‐ドレイン間電圧を一定に保つ構成図が図示されているが、負荷駆動回路の入力である＋B電圧と基準電圧１２との差電圧が負荷駆動用MOSQ1のドレイン・ソース間電圧となるため、負荷駆動用MOSQ1の電圧ドロップは、文献中の表にあるように１００ｍV一定電圧であることが必須条件となる。従って、負荷電流が流れることによる配線の電圧降下を考慮しなければならず、かつ＋B電圧は安定した電圧精度を必要とする。
また、その他の実施例においては、負荷駆動用MOSQ1の損失を低減させるため、一般的には負荷駆動用MOSQ1のオン抵抗は負荷の抵抗値よりも十分小さい値に設定する場合が多い。式(1)と式(2)の負荷電流Iは同じであるため、負荷駆動用MOSQ1のオン抵抗を変化させることによる負荷駆動用MOSQ1に流れる電流の密度が変化してしまう。負荷駆動用MOSQ1のオン抵抗が大きい場合には、電流密度の増加に伴う発熱によって負荷駆動用MOSQ1のオン抵抗は上昇する。そのため、式(1)と式(2)では、負荷駆動用MOSQ1のオン抵抗を半分に設定して電流検出を行っているが、発熱に依って必ずしもオン抵抗が設定値通りになっている保証はないため、検出電流に誤差が発生する問題がある。また、２回の検出結果の差分を計算する手段も必要となり、検出回路の後段の回路が複雑になるという問題がある。
【０００６】
本発明は、上記従来技術の状況に鑑み、簡素な構成で低損失かつ高精度な広ダイナミックレンジの電流検出回路を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る電流検出回路は、直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を検出する第二の電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記第二の電流検出部には第二の駆動回路を備えた第二の半導体素子が並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記第二の電流検出部に切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記第二の半導体素子を第二の駆動回路を介してオン駆動させて前記第二の電流検出部を短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第二の半導体素子をオフ駆動させて前記第二の電流検出部から前記電流検出回路の出力をさせることを特徴とする。
【０００８】
また、本発明に係る電流検出回路は、直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を順次検出する複数Ｎの電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記複数Ｎの電流検出部には複数Ｎの駆動回路を備えた複数Ｎの半導体素子が各々並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記複数Ｎの電流検出部の何れかに切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記複数Ｎの半導体素子を各複数Ｎの駆動回路を介してオン駆動させて前記複数Ｎの電流検出部を各々短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、
前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第一の電流検出部の検出電流に応じて、前記複数Ｎの半導体素子の何れか一つをオフ駆動させて前記複数Ｎのうち該当する電流検出部から前記電流検出回路の出力をさせることを特徴とする。
【０００９】
また、本発明に係る電流検出回路は、直流電源から負荷への電力供給経路に直列に接続され、外部からの信号に基づき、オン／オフ動作により負荷に流れる電流を制御する第１半導体素子を有する負荷駆動回路において、
前記外部からの信号に基づき、前記第１半導体素子のオン／オフ駆動するための第一の駆動回路と、
前記第１半導体素子に流れる電流に応じ、電流を電圧に変換して出力する電流検出回路を備え、
前記電流検出回路は、第一の電流検出部と前記第一の電流検出部の電流よりも小さい領域の電流を順次検出する並列接続された複数Ｎの電流検出部との直列回路からなり、前記直流電源から負荷への電力供給経路に直列に接続され、
また、前記複数Ｎの電流検出部には複数Ｎの駆動回路を備えた複数Ｎの半導体素子が各々並列接続され、
さらに、前記第一の電流検出部の検出電流の大きさに基づいて、前記第一の電流検出部又は前記複数Ｎの電流検出部の何れかに切換えて電流検出出力させる電流判定回路を有し、
前記電流判定回路は、前記第一の電流検出部の検出電流が所定の値より大きい場合は、前記複数Ｎの半導体素子を各複数Ｎの駆動回路を介してオン駆動させて前記複数Ｎの電流検出部を各々短絡させ、前記第一の電流検出部から前記電流検出回路の出力をさせ、
前記第一の電流検出部の検出電流が所定の値より小さい場合は、前記第一の電流検出部の検出電流に応じて、前記複数Ｎの半導体素子の何れか一つをオフ駆動させて前記複数Ｎのうち該当する電流検出部から前記電流検出回路の出力をさせることを特徴とする。
【発明の効果】
【００１０】
本発明に係る電流検出回路によれば、負荷電流が小さい場合には、第二の電流検出部で高精度に負荷電流を検出することができ、負荷電流が大きい場合には第二の電流検出部を短絡用MOSでショートさせ、第一の電流検出部で高精度に負荷電流を検出することができるので、簡素な構成で低損失かつ高精度な広ダイナミックレンジの電流検出回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施例１を説明する回路ブロック図である。
【図２】本発明に係る実施例１の詳細な回路構成図である。
【図３】本発明に係る実施例１の応用例の回路構成図である。
【図４】本発明に係る実施例２の回路ブロック図である。
【図５】図４の電流判定回路７aの詳細な回路図の一例である。
【図６】実施例２に係る負荷電流−電流検出精度特性である。
【図７】本発明に係る実施例３の回路ブロック図である。
【図８】本発明に係る実施例４の回路ブロック図である。
【図９】実施例４に係る電流判定回路７cの詳細な回路図の一例である。
【図１０】従来の技術を示す回路構成図である。
【図１１】従来の技術を示す別の回路構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態の電流検出回路を、図面を参照しながら詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【実施例１】
【００１３】
図１は、本発明に係る実施例１を説明する回路ブロック図である。
図１に示す回路ブロック図は、図示しない出力ＭＯＳ制御回路からの駆動信号が駆動信号入力端子102に入力され、第１の駆動回路Dr1を介して負荷駆動用MOSQ1に入力される。負荷駆動用MOSQ1は出力ＭＯＳ制御回路からの駆動信号に応じて電流検出回路３を介して負荷４へ負荷電流Ioをオンオフ制御する。電流検出回路３は負荷駆動用MOSQ1或いは電流検出回路３に流れる負荷電流を検出して、電流検出出力端子105へ電流検出信号を出力する。
【００１４】
ここで、負荷駆動用MOSQ1は、マルチソースＭＯＳからなり、負荷駆動用MOSQ1と電流検出用MOSQ2からなる。負荷駆動用MOSQ1は、負荷４に電流を流すための素子であり、電流検出用MOSQ2は負荷駆動用MOSQ1と同じ構造を有するが、チップ面積が異なる素子である。
電流検出回路３は、電流検出用MOSQ2、第一の電流検出部Cd1、第二の電流検出部Cd2、電流判定回路７、第二の駆動回路Dr2、インバータN1、スイッチS1、スイッチS２、及び短絡用MOSQs1から構成されている。
【００１５】
第一の電流検出部Cd1には、負荷駆動用MOSQ1及び電流検出用MOSQ2のソースが接続されている。また、負荷駆動用MOSQ1のソースは、第二の電流検出部Cd2と短絡用MOSQs1との並列回路を介して負荷４の一方の端子に接続されている。また、第一の電流検出部Cd1及び負荷４の他方の端子はGNDに接続されている。
第一の電流検出部Cd1の出力はスイッチS1及び電流判定回路７に接続され、電流判定回路７の出力はスイッチS1の制御端子と第二の駆動回路Dr2及びインバータN1の入力に接続されている。第二の駆動回路Dr2の出力は短絡用MOSQs1のゲートに接続され、インバータN1の出力はスイッチS２の制御端子に接続されている。スイッチS1とスイッチS２の出力は、電流検出端子105に接続されている。また、第二の電流検出部Cd2の出力がスイッチS２の入力に接続されている。
【００１６】
駆動信号入力端子102に負荷４に電流を流す駆動信号が入力されると、第一の駆動回路Dr1は負荷駆動用MOSQ1および電流検出用MOSQ2をオン状態にする。負荷駆動用MOSQ1がオン状態になると、負荷電流Ioが負荷駆動用MOSQ1から第二の電流検出部Cd2又は短絡用MOSQs1を介して負荷４に流れる。
電流検出用MOSQ2には負荷駆動用MOSQ1とのオン抵抗の比で決まる電流が流れるため、第一の電流検出部Cd1は負荷駆動用MOSQ1の電流を検出することによって、間接的に負荷電流Ioを検出している。第一の電流検出部Cd1で検出された電流信号は、第一の電流検出結果として電流判定回路７とスイッチS1に出力される。
【００１７】
電流判定回路７は、負荷電流Ioを検出する第一の電流検出部Cd1からの第一の電流検出信号が、ある所定の値よりも大きいと判断すると、スイッチS1と短絡用MOSQs1をオンにする信号を出すとともに、インバータN1にもその信号を送る。従ってインバータN1によってスイッチS２はオフ状態となり、電流検出出力端子105には第一の電流検出信号が出力される。負荷電流Ioが大きい場合には、第一の電流検出部Cd1のオフセット電圧が電流検出精度に与える影響は小さいため、高精度の電流検出が可能である。
第二の駆動回路Dr2は短絡用MOSQs1をオン／オフするための回路であり、電流判定回路７は、負荷電流Ioが所定の値よりも大きいと判定すると、短絡用MOSQs1をオンにする制御信号を第二の駆動回路Dr2に送信する。短絡用MOSQs1がオン状態になると、負荷電流Ioは第二の電流検出部Cd2には流れずに短絡用MOSQs1に流れるため、負荷電流Ioが大きい場合に発生する損失を低減させることができる。
【００１８】
一方、第一の電流検出部Cd1の第一の電流検出信号に基づき、電流判定回路7は、負荷電流Ioをある所定の値よりも小さいと判断した場合には、スイッチS1をオフ状態にする信号を出すとともに、短絡用MOSQs1をオフ状態にする制御信号を第二の駆動回路Dr2に出力する。短絡用MOSQs1はオフ状態になるため、負荷電流Ioは第二の電流検出部Cd2を介して負荷４に流れる。負荷電流Ioは第二の電流検出部Cd2で検出され、第二の電流検出信号がスイッチS２に出力される。
すなわち、負荷電流Ioがある所定の値よりも小さい場合には、電流判定回路７はインバータN1を介してスイッチS２をオン状態にし、スイッチS1をオフ状態とするので、検出電流出力端子105には第二の電流検出信号が出力される。
【００１９】
また、短絡用MOSQs1がオフ状態になり負荷電流Ioが第二の電流検出部Cd2に流れるが、負荷電流Ioは小さいため第二の電流検出部Cd2で発生する損失は小さい。
また、負荷電流Ioが小さい場合には、第一の電流検出部Cd1のオフセット電圧が電流検出精度を悪化させてしまうが、第二の電流検出部Cd2に負荷電流Ioが小さいときに高精度で検出できる性能を備えることによって、電流検出精度を維持することが可能となる。
【００２０】
具体例として、図２に、本発明の実施例１の詳細な回路構成図を示す。図２において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００２１】
まず、負荷電流Ioが大きい場合の回路動作について説明する。第一の電流検出部Cd1は、増幅器OP1とP型MOSQ3と抵抗R1で構成されている。増幅器OP1の非反転入力端子は負荷駆動用MOSQ1のソース端子に接続されており、反転入力端子は電流検出用MOS2のソース端子に接続されている。増幅器OP1は、電流検出用MOSQ2のソース端子の電圧が負荷駆動用MOSQ1のソース端子の電圧と同じになるようにP型MOSQ3を制御する。そのため、電流検出用MOSQ2には、負荷電流Ioに対して負荷駆動用MOSQ1と電流検出用MOSQ2のオン抵抗に比例した検出電流Is1が流れる。
増幅器OP1にオフセット電圧がある場合の検出電流Is1は、式(1)で既に示した通りである。従来技術の説明で述べた通り、負荷電流Ioが大きい場合には増幅器OP1のオフセット電圧が電流検出精度に与える影響は小さい。
【００２２】
第二の電流検出部Cd2は、増幅器OP2と検出抵抗R2、R3、R4とP型MOSQ4から構成されている。検出抵抗R2は負荷駆動用MOSQ1のソースと負荷との間に接続され、検出抵抗R2の両端には短絡用MOSQs1が並列に接続されている。検出抵抗R2と短絡用MOSQs1ドレインとの接続点には負荷駆動用MOSQ1のソース端子が接続され、さらに抵抗R3を介してP型MOSQ4のソースに接続されている。P型MOSQ4のドレインは抵抗R4を介してGNDに接続され、かつP型MOSQ4のドレインはスイッチS2を介して電流検出出力端子105に接続されている。増幅器OP2の非反転端子は、検出抵抗R2と負荷４との接続点に接続され、反転端子は、抵抗R3とP型MOSQ4のソースとの接続点に接続され、増幅器OP2の出力端子はP型MOSQ4のゲートに接続されている。ここで増幅器OP2は、非反転端子と反転端子との電位差が無くなるように動作するので、すなわち、抵抗R3の電圧降下が検出抵抗R2の電圧降下と同じになるようにP型MOSQ4を制御する。従って、抵抗R2と抵抗R3の抵抗比率により、抵抗R2に流れる電流を抵抗R3の抵抗値により比例（縮小）した検出電流Is2として得ることができる。
【００２３】
負荷電流Ioが検出抵抗R2に流れる場合には、検出抵抗R2の両端には負荷電流Ioに比例した電圧差が発生する。検出抵抗R2の両端の電圧差Vsは、負荷電流IoをIL、検出抵抗R2をRsとすると、以下の式で表される。
Vs＝IL×Rs    (4)
増幅器OP2は非反転入力端子と反転入力端子を同電位となるよう動作する。抵抗R3をRgとし、もし増幅器OP2にオフセット電圧Voff2が発生した場合には、検出電流Is2は、
Is2＝(Vs＋Voff2)／Rg＝(IL×Rs＋Voff2)／Rg    (5)
となる。ここで、検出抵抗R2（5式ではRs）を大きくすることによって、増幅器OP2のオフセット電圧Voff2が電流検出精度に与える影響を小さくできる。検出電流Is2は、P型MOSQ4を介して抵抗R4に流れ、第二の検出電圧Vs2に変換される。
【００２４】
第一の検出電圧Vs1は、電流判定回路7に入力される。電流判定回路7は、ヒステリシス比較器CP1と基準電圧源Vr1から構成されている。ヒステリシス比較器CP1の反転端子は、基準電圧源Vr1の正極に接続され、非反転端子は第一の電流検出部Cd1の出力とスイッチS1の一方の端子に接続されている。
第一の検出電圧Vs1が基準電圧源Vr1の電圧よりも大きい場合には、ヒステリシス比較器CP1はスイッチS1を閉じさせ、短絡用MOSQs1をオンさせる制御信号をスイッチS1および第二の駆動回路Dr2に送信する。該制御信号はインバータN1を介してスイッチS2を開き、第二の電流検出部Cd2から出力される第二の検出電圧Vs2を検出出力端子105に出力しないようにする。このため、検出電流端子105には、第一の電流検出部Cd1で検出された値が出力される。さらに、短絡用MOSQs1がオン状態になるため、負荷電流Ioは検出抵抗R2を通らず短絡用MOSQs1を介して流れるので、検出抵抗R2での損失の発生を防止することができる。
【００２５】
次に、負荷電流Ioが小さい場合についての回路動作について説明する。負荷電流Ioが小さい場合には、第一の電流検出部Cd1の第一の検出電圧Vs1も小さくなる。該第一の検出電圧Vs1が電流判定回路7に備わっている基準電圧源Vr1の電圧値よりも小さい場合におけるヒステリシス比較器CP1は、スイッチS1を開き、かつ短絡用MOSQs1をオフにする制御信号を出力する。スイッチS1が開くため、第一の検出電圧Vs1は電流出力端子105に出力されない。また、第二の駆動回路Dr2によって短絡用MOSQs1はオフになるため、負荷電流Ioは検出抵抗R2に流れる。検出抵抗R2に負荷電流Ioが流れると、前述のように第二の電流検出部Cd2によって負荷電流Ioが検出されて、スイッチS2に第二の検出電圧Vs2が出力される。電流判定回路7に備わっているヒステリシス比較器CP1の出力の制御信号はインバータN1を介して、スイッチS2を閉じるため、電流検出出力端子105には第二の検出電圧Vs2が出力される。検出抵抗R2に負荷電流Ioが流れるが、負荷電流Ioは小さいため、第二の検出電圧を大きい負荷電流Ioを検出する第一の検出電圧と同程度となるように設定しても検出抵抗R2で生じる損失を低減することができる。
【００２６】
上述のように、負荷電流Ioが小さい場合には、検出抵抗R2を有する第二の電流検出部Cd2で高精度に負荷電流を検出することができ、負荷電流Ioが大きい場合には検出抵抗R2を短絡用MOSQs1でショートさせ、第一の電流検出部Cd1で高精度に負荷電流を検出することができるので、低損失かつ高精度な広ダイナミックレンジの電流検出回路を提供することができる。
【００２７】
図３は、本発明に係る実施例１の応用例の回路構成図である。
図３において図２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図２との違いは、第二の電流検出部Cd2aの構成が異なる点である。第二の電流検出部Cd2aは、増幅器OP2と第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6とP型MOSQ4と抵抗R4から構成されている。第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6は同一チップ上に作製され同じ構造になっており、かつ第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6のチップサイズは異なる。第二の負荷駆動用MOSQ5は負荷駆動用MOSQ1のチップサイズよりも小さくして、第二の負荷駆動用MOSQ5のオン抵抗を負荷駆動用MOSQ1のオン抵抗よりも大きく設定する。負荷電流Ioが第二の負荷駆動用MOSQ5に流れた場合には、第二の負荷駆動用MOSQ5の両端には負荷電流Ioに比例した電圧差が発生する。増幅器OP2の非反転入力端子は第二の負荷駆動用MOSQ5のソース端子に接続され、該増幅器OP2の反転入力端子は、第二の電流検出用MOSQ6のソースに接続されている。増幅器OP2は第二の負荷駆動用MOSQ5のソース電圧と第二の電流検出用MOSQ6のソース電圧を同電位となるように制御する。第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6のオン抵抗の比に応じた、検出電流Is2がP型MOSQ4を介して抵抗R4に流れ、第二の検出電圧Vs2に変換される。
【００２８】
まず、負荷電流Ioが大きい場合についての回路動作を説明する。第一の電流検出部Cd1は、増幅器OP1とP型MOSQ3と抵抗R1で構成されている。増幅器OP1の非反転入力端子は負荷駆動用MOSQ1のソース端子に接続されており、反転入力端子は第一の電流検出用MOSQ2のソース端子に接続されている。増幅器OP1は、第一の電流検出用MOSQ2のソース端子の電圧が負荷駆動用MOSQ1のソース端子の電圧と同じになるようにP型MOSQ3を制御する。そのため、第一の電流検出用MOSQ2には、負荷電流Ioに対して負荷駆動用MOSQ1と第一の電流検出用MOSQ2のオン抵抗に比例した検出電流Is1が流れる。増幅器OP1にオフセット電圧がある場合の検出電流Is1は、式(1)で既に示した通りである。従来技術の説明で述べた通り、負荷電流Ioが大きい場合には増幅器OP1のオフセット電圧が電流検出精度に与える影響は小さい。
【００２９】
第一の検出電圧Vs1は電流判定回路7に入力される。電流判定回路7は、ヒステリシス比較器CP1と基準電圧源Vr1から構成されている。負荷電流Ioが大きい場合には、第一の検出電圧Vs1が基準電圧源Vr1の電圧よりも大きくなるため、ヒステリシス比較器CP1はハイレベルの制御信号を出力する。該制御信号によって、スイッチS1およびスイッチS3は閉じ、インバータN1を介してスイッチS2は開き、インバータN2を介してスイッチS4は開き、第二の駆動回路Dr2を介して短絡用MOSQs1がオンになる。スイッチS4が開き、スイッチS3が閉じるため、第二の負荷駆動用MOSQ5のゲート‐ソース間電圧差は0Vになり、負荷電流Ioは全て短絡用MOSQs1に流れる。第二の負荷駆動用MOSQ5がオフになると、増幅器OP2は第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6のソース端子を同電位にしようとするため、P型MOSQ4はオフ状態になる。P型MOSQ4がオフになると、抵抗R4には電流が流れないので第二の検出電圧Vs2は0Vになるが、スイッチS2は開いた状態なので、第二の検出電圧Vs2は検出出力端子105に出力されない。検出電流端子105にはスイッチS1が閉じた状態のため、第一の検出電圧Vs1が出力される。
負荷電流Ioが大きい場合には増幅器OP1のオフセット電圧の精度に対する影響が小さいため、高精度で電流を検出できるととともに、短絡用MOSQs1によって損失を軽減できる。
【００３０】
つぎに、負荷電流Ioが小さい場合における回路動作について説明する。負荷電流Ioが小さい場合には、第一の検出電圧Vs1も小さくなり、その結果、基準電圧源Vr1よりも小さいとヒステリシス比較器CP1が判断し、ヒステリシス比較器CP1の出力がローレベルになる。ヒステリシス比較器CP1がローレベルの場合には、スイッチS1とスイッチS3は開き、インバータN1を介してスイッチS2は閉じ、インバータN2を介してスイッチS4は閉じ、第二の駆動回路Dr2を介して短絡用MOSQs1はオフになる。スイッチS4が閉じ、スイッチS3が開くため、第二の負荷駆動用MOSQ5および第二の電流検出用MOSQ6はオン状態になり、短絡用MOSQs1はオフのため、負荷電流Ioは第二の負荷駆動用MOSQ5に流れる。負荷電流Ioが第二の負荷駆動用MOSQ5に流れると、第二の検出電流Is2が第二の電流検出用MOSQ6とP型MOSQ4と抵抗R4に流れ、第二の電流検出部Cd2aから第二の検出電圧Vs2が出力される。負荷電流Ioが小さい場合には、スイッチS1が開きスイッチS2が閉じているため、電流検出出力端子105には第二の検出電圧Vs2が出力される。
第二の負荷駆動用MOSQ5のオン抵抗を第一の負荷駆動用MOSQ1のオン抵抗に比べて大きな値に設定することによって、負荷電流Ioが小さい場合でも第二の負荷駆動用MOSQ5のドレイン-ソース間に十分な電圧降下を発生させて、増幅器OP2のオフセット電圧の影響を少なくし、高精度で負荷電流Ioを検出することができる。また、負荷電流Ioは小さいため、第二の負荷駆動用MOSQ5で発生する損失は低い。
【実施例２】
【００３１】
図4は本発明の実施例２の回路ブロック図である。図５は、図４の電流判定回路７aの詳細な回路図の一例である。図４と図５において図２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。実施例１との違いは、N個の直列接続した電流検出部を備えている点である。第一の電流検出部Cd1は、負荷電流Ioが最も大きい場合に低損失かつ電流検出の高精度の特性を有しており、第二の電流検出部Cd2、第三の電流検出部Cd3、…、第Nの電流検出部Cdnとなるにつれて、負荷電流Ioが小さい値を検出できるような性能を備える。
また、図５に示す電流判定回路７aは、ヒステリシス比較器CP1〜CPn-1と基準電圧源Vr1〜Vrn-1を備え、基準電圧源Vr1〜Vrn-1の電圧は、Vr1＞Vr2＞Vr3・・・＞Vrn-1となっている。電流判定回路７aは、第一の電流検出部Cd1からの第一の検出電圧Vs1の大きさにより、ヒステリシス比較器CP1〜CPn-1のいずれか一つの出力がハイになるように設定されている。すなわち、負荷電流Ioが低下した場合には、負荷電流Ioの大きさに応じて、第二の電流検出部Cd2、第三の電流検出部Cd3、・・・、第Nの電流検出部Cdnのいずれか一つが駆動される。
【００３２】
以下に負荷電流Ioが低下した場合の第二の実施例の動作について説明する。負荷電流Ioが低下して第一の電流検出部Cd1の検出精度が低下した場合には、第二の電流検出部Cd2で負荷電流Ioを検出し、スイッチS2のみを閉じて、スイッチS1およびスイッチS3〜Snを開くことによって、第二の電流検出部S2の検出結果を検出電流出力端子105に出力するように、電流検出回路３bは作用する。さらに負荷電流Ioが低下し電流判定回路7aが負荷電流Ioの低下を検知すると、第三の電流検出回路Cd3によって負荷電流Ioを検出できるように、短絡用MOSQs2をオフ、スイッチS3を閉じ、スイッチS1およびスイッチS2、スイッチS4〜Snを開き、電流検出出力端子105に第三の検出電圧Vs3が出力されるように電流判定回路7aは作用する。
負荷電流Ioが低下するにしたがい、検出する電流検出部３bは第一の電流検出部Cd1〜第Nの電流検出部Cdnに切り替えてゆくため、図６に示すような負荷電流−電流検出精度特性が得られる。
【００３３】
図６は、負荷電流Ioに対して等間隔の電流値にて第一の電流検出部Cd1〜第Nの電流検出部Cdnに切り替えを示している。これは、図６に示す電流判定回路７aの基準電圧源Vr1〜Vrn-1を一定の電圧間隔で順次低い電圧に設定することで得られる。
ここで、基準電圧源Vr1〜Vrn-1を一定の電圧間隔ではなく、低くする毎により大きい電圧間隔に設定してもよい。これは、第一の電流検出部Cd1の低電流時における電流検出精度の低下により、第一の電流検出部Cd1〜第Nの電流検出部Cdnへ切換える負荷電流Ioのポイントがばらつく恐れがある。その結果、第Nの電流検出部Cdnの切換えポイントが設定した値よりも小さいと第N-1の電流検出部Cdn-1の電流検出範囲がより狭い負荷電流範囲になり、電流検出精度が悪化する。従って、基準電圧源Vr1〜Vrn-1を低くする毎により大きい電圧間隔に設定することで低電流検出する第Nの電流検出部Cdnの電流検出範囲が広がり、電流検出精度が設定していた精度よりも大きくなることを抑制することができる。なお、このときの第Nの電流検出部Cdnの電力損失は負荷電流Ioが小さいため問題にならない。
以上のように、負荷電流Ioの大きさに従って最適な電流検出部Cd1〜Cdnを用いることで、電流検出精度を高精度にすることができる。
【実施例３】
【００３４】
図７は本発明の実施例３の回路ブロック図である。図７において図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
実施例２との違いは、第二の電流検出部Cd2の接続時箇所に、第二の電流検出部Cd2aから第Ｎの電流検出部Cdnaが並列に接続されている点である。また、第二の電流検出部Cd2aから第Ｎの電流検出部Cdnaは、実施例１の応用例である図３で示す第二の電流検出部Cd2aの構成と同様となっている。例えば、第二の電流検出部Cd2aは、増幅器OP2と第二の負荷駆動用MOSQ5と第二の電流検出用MOSQ6とP型MOSQ4と抵抗R4から構成されている。第二の電流検出部Cd2aの電流検出動作については、実施例１の応用例にて前述しているのでその説明を省略する。
【００３５】
第一の電流検出部Cd1は、負荷電流Ioが最も大きい場合に低損失かつ電流検出の高精度の特性を有しており、第二の電流検出部Cd2、第三の電流検出部Cd3、・・・、第Nの電流検出部Cdnとなるにつれて、負荷電流Ioが小さい値を検出できる機能を備える。図示しないが、負荷駆動用MOSは第１から第3ｎ-1まで設けられ、第一の駆動用MOSQ1のオン抵抗が最も小さく、第Nの駆動用MOSQ3n-1のオン抵抗が最も大きくなるように設定されている。第一の電流検出Cd1で検出した電流値は電流判定部7aに送られる。電流判定回路7aは第一の電流検出部Cd1で検出した電流値に応じて、駆動用MOSQs1〜Qsn-1を切り替えてゆく。
【００３６】
まず負荷電流Ioが最も大きい場合には、電流判定部7aは短絡用MOSQs1をオンさせ、第二の駆動の駆動回路Dr2〜第Nの駆動回路Drnをオフさせ、スイッチS1を閉じ、スイッチS2〜Snを開き、第一の電流検出部Cd1の出力電圧Vs1を電流検出出力端子105へ出力させる。
さらに負荷電流Ioが小さくなり、第二の電流検出部Cd2aで検出する場合は、電流判定回路7aは第二の駆動用MOSQ5をオンさせ、第三の駆動用MOSQ8〜第Nの駆動用MOSQ3n-1をオフさせ、スイッチS2以外を開き、スイッチS2のみ閉じて第二の電流検出部Cd2aの出力電圧Vs2を電流検出出力端子105へ出力させる。これにより、第二の電流検出部Cd2aで負荷電流Ioを高精度に検出できるようになる。
このように、負荷電流Ioが低下するにしたがい、検出する電流検出部は第一の電流検出部Cd1〜第Nの電流検出部Cdnaに切り替えることで、図６に示すような負荷電流検出精度と負荷電流の関係が得られる。この回路の動作は図６で示しているように、負荷電流Ioの大きさに従い最適な電流検出部Cd1〜Cdnaを用いることで、常に高い精度を得ることができる。
また、実施例２と同様に、基準電圧源Vr1〜Vrn-1を一定の電圧間隔でも、低くする毎により大きい電圧間隔となるように設定してもよい。
【実施例４】
【００３７】
図８は本発明の実施例４の回路ブロック図である。図８において図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。実施例２との違いは、電流判定回路７bにおいて、第二の電流検出部Cd2〜第Ｎの電流検出部Cdnから電流検出出力が電流判定回路７bに接続されている点である。
また、図９は、実施例４に係る電流判定回路７cの詳細な回路図の一例である。
図９に示す電流判定回路7bは、論理回路NAND1〜NANDn、遅延回路DL1〜DLn-1、ヒステリシス比較器CP1〜CPnと基準電圧源Vr1〜Vrnを備え、基準電圧源Vr1〜Vrnの電圧は、Vr1＞Vr2＞Vr3・・・＞Vrnとなっている。ヒステリシス比較器CP1の反転端子には基準電圧源Vr1が接続され、非反転端子には第一の電流検出部の出力電圧Vs1が入力されている。ヒステリシス比較器CP1の出力はスイッチS1の制御端子と第二の駆動回路Dr2及び遅延回路DL1を介して論理回路NAND1の一方の入力端子に接続されている。論理回路NAND1の他方の入力端子にはヒステリシス比較器CP2の出力が接続され、論理回路NAND1の出力はスイッチS2の制御端子に接続されている。
また、ヒステリシス比較器CP2の反転端子には基準電圧源Vr2が接続され、非反転端子には第一の電流検出部の出力電圧Vs2が入力されている。ヒステリシス比較器CP2の出力は第三の駆動回路Dr3及び遅延回路DL2を介して論理回路NAND2の一方の入力端子に接続されている。論理回路NAND2の他方の入力端子にはヒステリシス比較器CP3の出力が接続され、論理回路NAND2の出力はスイッチS3の制御端子に接続されている。
以下、同様に論理回路NANDn、遅延回路DLn-1、ヒステリシス比較CPnと基準電圧源Vrnが接続されている。
図9に示す電流判定回路7bは、第一〜第Nの電流検出部Cd1〜Cdnからの検出電圧Vs1〜Vsnの大きさに応じて、ヒステリシス比較器CP1〜CPｎの出力がローになるように設定されている。すなわち、負荷電流が低下してヒステリシス比較器CP1の出力がローとなった時、負荷電流Ioの大きさにしたがって、第二の電流検出部Cd2、第三の電流検出部Cd3、・・・、第Nの電流検出部Cdnのいずれか一つが駆動される。
【００３８】
以下に負荷電流Ioが低下した場合の第４の実施例の動作について説明する。負荷電流Ioが低下してヒステリシス比較器CP1の出力がローとなった場合には、スイッチS1は開き、第二の駆動回路Dr2がオフして第二の電流検出部Cd2が動作し、かつ、遅延回路DL1を介して論理回路NAND1の一方の端子にはローが入力される。ここで、論理回路NAND1の他方の端子にはヒステリシス比較器CP2の出力ハイが入力されているのでスイッチS2は閉じ、第二の電流検出部S2の検出結果を検出電流出力端子105に出力する。
さらに負荷電流Ioが低下し電流判定回路7bが負荷電流Ioの低下を検知すると、ヒステリシス比較器CP2の出力がローとなり、スイッチS2は開き、第三の駆動回路Dr3がオフして第三の電流検出部Cd3が動作し、かつ、遅延回路DL2を介して論理回路NAND2の一方の端子にはローが入力される。ここで、論理回路NAND2の他方の端子にはヒステリシス比較器CP3の出力ハイが入力されているのでNAND出力はハイとなってスイッチS3を閉じ、第三の電流検出部S3の検出結果を検出電流出力端子105に出力する。
以下、負荷電流Ioが低下するにしたがい、電流判定回路7bが第一の電流検出部Cd1〜第Nの電流検出部Cdnに切り替えてゆくため、図６に示すような負荷電流−電流検出精度特性が得られる。
本実施例４に係る電流検出回路３ｄは、実施例２と同様の効果が得られるほか、図６で示しているように、負荷電流Ioの大きさに従い電流判定回路7bへ高精度の電流検出部Cd1〜Cdnの出力信号を与えるので、負荷電流に対して安定した電流検出部Cd1〜Cdnの切換え動作を得ることができる。
【００３９】
以上、本発明の実施例の一例について説明したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。例えば、実施例４の構成を実施例３に応用しても良い。また、実施例２、３の電流判定回路７を実施例１の応用例で示した電流判定回路7aに置き換えても良い。
【符号の説明】
【００４０】
１    出力MOS制御回路
２    マルチソースMOS
３    電流検出回路
４    負荷
７、７a、７ｂ    電流判定回路
Cd1〜Cdn    電流検出部
Dr1〜Drn    駆動回路
DL1〜DLn-1    遅延回路
N1、N2  インバータ回路
NAND1〜NANDn-1    論理回路
S1〜Sn    スイッチ
Qs1〜Qsn    短絡用MOS
Q1、Q5    負荷駆動用MOS
Q2、Q6    電流検出用MOS
Q3、Q4    P型MOS
R1〜R4    抵抗
CP1〜CPn    ヒステリシス比較器
OP1、OP2    増幅器
Vr1、Vr2、Vrn    基準電圧源
102    駆動信号入力端子
105    電流検出出力端子
【図１】
2013152181.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013152181.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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