(57)【要約】【課題】所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できるようにする。【解決手段】半導体装置の製造方法は、半導体基板１０１の上に高誘電体膜１２１と、第１の膜１２２と、犠牲導電膜１２３と、第２の膜１２４とを順次形成した後、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を第１の薬液を用いて選択的に除去する。この後、第２の膜１２４に含まれる第２の金属元素を犠牲導電膜１２４におけるＰ−ＭＩＳＦＥＴ形成領域１０１Ｐに形成された部分に拡散させる。続いて、犠牲導電膜１２４及び第１の膜１２２におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去する。第３の膜１２５を形成した後、第３の膜１２５に含まれる第３の金属元素を高誘電体膜１２１中に拡散させる。【選択図】図４
2013084637.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１の素子形成領域及び第２の素子形成領域を形成する工程（ａ）と、
半導体基板上の全面に高誘電体膜と、第１の金属元素を含む第１の膜と、犠牲導電膜と、第２の金属元素を含む第２の膜とを順次形成する工程（ｂ）と、
前記第２の膜における前記第１の素子形成領域の上に形成された部分を第１の薬液を用いて選択的に除去する工程（ｃ）と、
前記工程（ｃ）よりも後で、前記第２の金属元素を前記犠牲導電膜における前記第２の素子形成領域の上に形成された部分に拡散させる工程（ｄ）と、
前記工程（ｄ）よりも後で、前記犠牲導電膜及び第１の膜における前記第１の素子形成領域の上に形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去し、前記第１の素子形成領域において前記高誘電体膜を露出させる工程（ｅ）と、
前記工程（ｅ）よりも後で、前記半導体基板上の全面に第３の金属元素を有する第３の膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後で、前記第３の金属元素を前記高誘電体膜中に拡散させる工程（ｇ）と、
前記第３の膜及び前記犠牲導電膜の残存部分をそれぞれ第４の薬液及び第５の薬液を用いて除去する工程（ｈ）と、
前記（ｈ）よりも後で、前記半導体基板上の全面に電極膜を形成する工程（ｉ）と、
前記電極膜及び前記高誘電体膜を選択的に除去することにより、前記第１の素子形成領域に、前記第３の金属元素を含む第１のゲート絶縁膜と、前記電極膜からなる第１のゲート電極とを形成し、前記第２の素子形成領域に、前記第１の金属元素を含む第２のゲート絶縁膜と、前記電極膜からなる第２のゲート電極とを形成する工程（ｊ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲導電膜は、窒化チタン、タングステン又は窒化タングステンからなり、
前記第２の膜は、酸化ランタンからなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）では、前記第２の薬液としてｐＨを６以上且つ８以下に調整した、酸化剤を含む中性溶液を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記酸化剤を含む中性溶液は、５質量％以上且つ３０質量％以下の濃度の過酸化水素水であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）では、前記第３の薬液としてｐＨを１以下に調整した、酸化剤を含まない酸性溶液を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｈ）では、
前記第４の薬液としてｐＨを２以上且つ４以下に調整した、酸化剤を含まない酸性溶液を用い、
前記第５の薬液としてｐＨを２以上且つ４以下に調整した酸化剤を含む酸性溶液を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２の膜における前記犠牲導電膜の上に残存した部分を、ｐＨを１以下に調整した、酸化剤を含まない酸性溶液を用いて除去する工程（ｋ）をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）では、前記第１の薬液としてｐＨを４．０以上且つ４．９以下に調整した酸化剤を含まない酸性溶液を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記高誘電体膜は、比誘電率が８以上の金属酸化物、金属酸窒化物、硅化物又は窒素含有硅化物からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第２の金属元素は、アルミニウム又はタンタルであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第３の金属元素は、ランタン若しくはランタン以外のランタノイド、スカンジウム、ストロンチウム又はマグネシウムであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記電極膜は、窒化チタン膜とシリコン膜との積層膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に高誘電体材料を含むゲート絶縁膜及び金属膜を含むゲート電極を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary metal-oxide semiconductor）デバイスは、さらなる微細化が要求されている。ＣＭＯＳデバイスをさらに微細化するためには、ゲート絶縁膜のさらなる薄膜化が必要となる。しかし、従来のシリコン酸化膜からなるゲート絶縁膜をさらに薄くすると、リーク電流の増大を誘発し、ＬＳＩ（Large scale integration）回路の待機時電流が増大するおそれがある。このため、シリコン酸化膜からなるゲート絶縁膜の薄膜化は、限界を迎えている。そこで、シリコン酸化膜に代えて高誘電体材料からなる絶縁膜をゲート絶縁膜とする、ＣＭＩＳ（Complementary metal-insulator semiconductor）デバイスが注目されている。高誘電体材料からなる絶縁膜は、物理的な膜厚を厚くしても電気的な膜厚を薄くすることが可能であるため、ゲート絶縁膜の薄膜化をさらに進めることができると期待されている。現在、ゲート絶縁膜用の高誘電体材料として最も有望視されているのは、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）である。また、ゲート電極についても、従来のポリシリコンからなる電極ではその空乏化が無視できなくなってきており、空乏化が生じないメタルゲート電極の開発が盛んに行われている。
【０００３】
一方、ＣＭＩＳデバイスを形成する場合には、ｎ型のＮ−ＭＩＳＦＥＴ（Ｎ−metal-insulator semiconductor field effect transistor）とｐ型のＰ−ＭＩＳＦＥＴ（Ｐ−metal-insulator semiconductor field effect transistor）とが必要である。しかし、Ｎ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとでは、ゲート絶縁膜及びゲート電極に求められる特性が互いに異なっている。具体的には、Ｎ−ＭＩＳＦＥＴでは実効仕事関数を低くすることが好ましく、Ｐ−ＭＩＳＦＥＴでは実効仕事関数を高くすることが好ましい。このため、実効仕事関数が低いＮ−ＭＩＳＦＥＴ用のゲート絶縁膜及びゲート電極と、実効仕事関数が高いＰ−ＭＩＳＦＥＴ用のゲート絶縁膜及びゲート電極とを作り別けるプロセスが提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６７３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを作り別ける方法は、以下のような問題を有している。Ｎ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを作り別けるためには、Ｎ−ＭＩＳＦＥＴを形成する領域又はＰ−ＭＩＳＦＥＴを形成する領域の一方だけにキャップ膜を選択的に形成する必要がある。キャップ膜を選択的に形成する方法として、レジスト膜をマスクとして一方の領域に選択的にキャップ膜を形成する方法が知られている。
【０００６】
しかし、レジスト膜をマスクとしてキャップ膜を選択的に形成する場合には、キャップ膜を成膜する際にレジスト膜が飛散して、パーティクルが発生したり、異常成長を引き起こしたりする原因となる。また、レジスト膜の上に形成されたキャップ膜がレジスト膜を除去する際に飛散し、レジスト膜の下側の層にキャップ膜が再付着するおそれがある。このため、半導体装置の特性が安定しないという問題がある。
【０００７】
キャップ膜を形成した後、一方の領域を覆うレジスト膜を形成し、レジスト膜をマスクとしてドライエッチングを行うことにより、不要なキャップ膜を除去する方法も知られている。しかし、ドライエッチングによりキャップ膜の不要な部分を除去する方法の場合には、キャップ膜の下側の層もエッチングされてしまうおそれがある。また、ドライエッチング後の、残渣洗浄工程において、必要とするキャップ膜が薄くなるおそれがある。
【０００８】
このように、従来のＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを作り別ける方法には種々の問題があり、半導体装置の特性を安定させることができず、信頼性が高い半導体装置を実現することが困難であるということを本願発明者らは見出した。
【０００９】
本発明は、前記の問題を解決し、所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置の製造方法を、犠牲導電膜をハードマスクとして、キャップ膜を選択的に形成する構成とする。
【００１１】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板に、第１の素子形成領域及び第２の素子形成領域を形成する工程（ａ）と、半導体基板上の全面に高誘電体膜と、第１の金属元素を含む第１の膜と、犠牲導電膜と、第２の金属元素を含む第２の膜とを順次形成する工程（ｂ）と、第２の膜における第１の素子形成領域の上に形成された部分を第１の薬液を用いて選択的に除去する工程（ｃ）と、工程（ｃ）よりも後で、第２の金属元素を犠牲導電膜における第２の素子形成領域の上に形成された部分に拡散させる工程（ｄ）と、工程（ｄ）よりも後で、犠牲導電膜及び第１の膜における第１の素子形成領域の上に形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去し、第１の素子形成領域において高誘電体膜を露出させる工程（ｅ）と、工程（ｅ）よりも後で、半導体基板上の全面に第３の金属元素を有する第３の膜を形成する工程（ｆ）と、工程（ｆ）よりも後で、第３の金属元素を高誘電体膜中に拡散させる工程（ｇ）と、第３の膜及び犠牲導電膜の残存部分をそれぞれ第４の薬液及び第５の薬液を用いて除去する工程（ｈ）と、（ｈ）よりも後で、半導体基板上の全面に電極膜を形成する工程（ｉ）と、電極膜及び高誘電体膜を選択的に除去することにより、第１の素子形成領域に、第３の金属元素を含む第１のゲート絶縁膜と、電極膜からなる第１のゲート電極とを形成し、第２の素子形成領域に、第１の金属元素を含む第２のゲート絶縁膜と、電極膜からなる第２のゲート電極とを形成する工程（ｊ）とを備えている。
【００１２】
本発明の半導体装置の製造方法は、犠牲導電膜からなるハードマスクを用いて、Ｎ−ＭＩＳＦＥＴ用のキャップ膜である第３の膜を選択的に形成する。このため、第３の膜を成膜する際にレジスト膜が飛散してパーティクルとなったり、異常成長の原因となったりすることがない。また、Ｐ−ＭＩＳＦＥＴ用のキャップ膜である第１の膜を、ウェットエッチングにより除去している。このため、Ｎ−ＭＩＳＦＥＴ領域において第１の膜を除去する際に、高誘電体膜はほとんどエッチングされない。従って、信頼性が高い半導体装置を容易に製造することが可能となる。
【００１３】
本発明の半導体装置の製造方法において、犠牲導電膜は、窒化チタン、タングステン又は窒化タングステンとし、第２の膜は、酸化ランタンとすればよい。
【００１４】
本発明の半導体装置の製造方法において、工程（ｅ）では、第２の薬液としてｐＨを６以上且つ８以下に調整した、酸化剤を含む中性溶液を用いればよい。
【００１５】
本発明の半導体装置の製造方において、酸化剤を含む中性溶液は、５質量％以上且つ３０質量％以下の濃度の過酸化水素水とすればよい。
【００１６】
本発明の半導体装置の製造方法において、工程（ｅ）では、第３の薬液としてｐＨを１以下に調整した、酸化剤を含まない酸性溶液を用いればよい。
【００１７】
本発明の半導体装置の製造方法において、工程（ｈ）では、第４の薬液としてｐＨを２以上且つ４以下に調整した、酸化剤を含まない酸性溶液を用い、第５の薬液としてｐＨを２以上且つ４以下に調整した酸化剤を含む酸性溶液を用いればよい。
【００１８】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２の膜の犠牲導電膜の上に残存した部分を、ｐＨを１以下に調整した、酸化剤を含まない酸性溶液を用いて除去する工程（ｋ）をさらに備えていてもよい。
【００１９】
本発明の半導体装置の製造方法において、工程（ｃ）では、第１の薬液としてｐＨを４．０以上且つ４．９以下に調整した酸化剤を含まない酸性溶液を用いればよい。
【００２０】
本発明の半導体装置の製造方法において、高誘電体膜は、比誘電率が８以上の金属酸化物、金属酸窒化物、硅化物又は窒素含有硅化物とすればよい。
【００２１】
本発明の半導体装置の製造方法において、第２の金属元素は、アルミニウム又はタンタルとすればよい。
【００２２】
本発明の半導体装置の製造方法において、第３の金属元素は、ランタン若しくはランタン以外のランタノイド、スカンジウム、ストロンチウム又はマグネシウムとすればよい。
【００２３】
本発明の半導体装置の製造方法において、電極膜は、窒化チタン膜とシリコン膜との積層膜とすればよい。
【発明の効果】
【００２４】
本発明に係る半導体装置の製造方法によれば、所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できる。
【図面の簡単な説明】
【００２５】
【図１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【発明を実施するための形態】
【００２６】
図１〜図１１は、一実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１に示すように、ｐ型のシリコン基板である半導体基板１０１に、Ｎ−ＭＩＳＦＥＴ形成領域１０１Ｎ及びＰ−ＭＩＳＦＥＴ形成領域１０１Ｐを形成する。具体的には、まず、素子分離領域１１１により互いに分離された第１の活性領域１０１ａ及び第２の活性領域１０１ｂを半導体基板１０１に形成する。続いて、第１の活性領域１０１ａにｐ型ウェル１０２ａを形成し、第２の活性領域１０１ｂにｎ型ウェル１０２ｂを形成する。素子分離領域１１１は、半導体基板１０１に形成されたトレンチに絶縁膜を埋め込む、ＳＴＩ（Shallow Trench Isolation）法により形成すればよい。
【００２７】
次に、図２に示すように、下地膜（図示せず）、高誘電体膜１２１、第１の膜１２２、犠牲導電膜１２３及び第２の膜１２４を半導体基板１０１上の全面に順次形成する。下地膜は、膜厚が１．１ｎｍ程度のシリコン酸化膜（ＳｉＯ2）膜とすればよい。高誘電体膜１２１は、膜厚が１．７ｎｍ程度の窒素含有ハフニウムシリケート（ＨｆＳｉＯＮ）膜とすればよい。高誘電体膜１２１は、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法により形成すればよい。高誘電体膜１２１は、ＨｆＳｉＯＮ膜に代えて酸化ハフニウム（ＨｆＯ2）膜又はハフニウムシリケート（ＨｆＳｉＯx）膜等としてもよい。また、この他にも比誘電率が８以上の金属酸化物、金属酸窒化物、硅化物又は窒素含有硅化物等の高誘電体材料により形成すればよい。第１の膜１２２は、膜厚が０．５ｎｍ程度の酸化アルミニウム（Ａｌ2Ｏ3）膜とすればよい。第１の膜１２２は、Ａｌ2Ｏ2膜に限らず、高誘電体膜１２１へ拡散させた場合にトランジスタの実効仕事関数を高くする第１の金属を含む材料により形成すればよい。犠牲導電膜１２３は、膜厚が１０ｎｍ程度の窒化チタン（ＴｉＮ）膜とすればよい。犠牲導電膜１２３は、ＡＬＤ法により形成すればよい。犠牲導電膜１２３は、ＴｉＮ膜に限らず、タングステン（Ｗ）膜又は窒化タングステン（ＷＮ）膜等であってもよい。第２の膜１２４は、例えば膜厚が５ｎｍの酸化ランタン（Ｌａ2Ｏ3）膜とすればよい。第２の膜１２４は、物理気相成長（ＰＶＤ）法により形成すればよい。第２の膜１２４は、犠牲導電膜１２３へ拡散させた場合に、犠牲導電膜１２３のエッチング特性を変化させることができる第２の金属を含む材料により形成すればよい。
【００２８】
次に、図３に示すように、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を選択的に除去する。具体的には、まず犠牲導電膜１２３の上に、Ｎ−ＭＩＳＦＥＴ形成領域１０１Ｎを露出し、Ｐ−ＭＩＳＦＥＴ形成領域１０１Ｐを覆うレジストパターン１５１をフォトリソグラフィ法により形成する。続いて、レジストパターン１５１をマスクとして、第１の薬液を用いたウェットエッチングにより、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を除去する。第１の薬液はｐＨをｐＨ４．０〜４．９程度に調整した酸化剤を含まない弱酸性薬液とすればよい。例えば、３６質量％の塩酸と水とを１対５０００００の体積比率で混合した塩酸水溶液を用いればよい。この場合ｐＨは４．６程度となる。
【００２９】
次に、図４に示すように、シンナー及び水酸化テトラメチルアンモニウム（ＴＭＡＨ）からなる現像液を用いてレジストパターン１５１を除去した後、第２の膜１２４に含まれるＬａを犠牲導電膜１２３の上部に拡散させる。これにより、犠牲導電膜１２３におけるＰ−ＭＩＳＦＥＴ形成領域１０１Ｐに形成された部分の上部にＬａを含む犠牲導電膜１２３ａが形成される。その後、未拡散の第２の膜１２４を除去する。Ｌａの拡散は熱処理により行えばよく、熱処理温度は６００℃程度とし、処理時間は１０分程度とすればよい。なお、熱処理温度は、５００℃〜７００℃程度であればよく、処理時間は５分〜１０分程度であればよい。なお、熱処理の条件によっては第１の膜１２２に含まれるＡｌが高誘電体膜１２１の上部に拡散するが問題ない。未拡散の第２の膜１２４の除去は、ウェットエッチングにより行えばよい。エッチング溶液は、ｐＨを１以下に調整した酸化剤を含まない強酸性薬液とすればよい。例えば、３６質量％の塩酸と水とを１対５０の体積比で混合した塩酸水溶液とすればよい。第２の膜１２４の膜厚及び熱処理条件等によっては、第２の膜１２４が全て拡散し、残存しない場合もある。この場合には未拡散の第２の膜１２４の除去を行わなくてもよい。
【００３０】
次に、図５に示すように、犠牲導電膜１２３及び第１の膜１２２におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分をそれぞれ第２の薬液及び第３の薬液を用いたウェットエッチングにより除去する。第２の薬液は、ｐＨを６〜８程度に調整した酸化剤を含む中性溶液とすればよい。例えば、５質量％〜３０質量％の濃度の過酸化水素水を用いればよい。Ｌａを含む犠牲導電膜１２３ａは、ｐＨを６〜８に調整した酸化剤を含む中性溶液に耐性を有する。このため、Ｌａを含む犠牲導電膜１２３ａがハードマスクとなり、犠牲導電膜１２３におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を選択的に除去することができる。第３の薬液は、ｐＨを１以下に調整した酸化剤を含まない強酸性溶液とすればよい。例えば、３６質量％の塩酸と水とを１対５０の体積比で混合した塩酸水溶液を用いればよい。ｐＨを１以下に調整した酸化剤を含まない強酸性溶液を用いたウェットエッチングの場合、ＨｆＳｉＯＮのエッチングレートに対するＡｌ2Ｏ3のエッチングレートの比は１００００以上となる。このため、高誘電体膜１２１をエッチングすることなく、第１の膜１２２を選択的に除去することが容易にできる。なお、高誘電体膜１２１の上部にＡｌが拡散している場合には、拡散したＡｌも問題にならない程度まで除去される。
【００３１】
次に、図６に示すように、半導体基板１０１上の全面に第３の膜１２５を形成する。第３の膜１２５は、膜厚が２ｎｍ程度のＬａ2Ｏ3膜とすればよい。第３の膜１２５は、Ｌａ2Ｏ3に限らず、高誘電体膜１２１へ拡散させた場合に、トランジスタの実効関数を低くする金属を含む材料により形成すればよい。第３の膜は、ＰＶＤ法により形成すればよい。
【００３２】
次に、図７に示すように、半導体基板１０１に対して例えば６５０℃で１０分間の熱処理を行う。これにより、Ｎ−ＭＩＳＦＥＴ形成領域１０１Ｎにおいては第３の膜に含まれるＬａが高誘電体膜へ拡散し、Ｌａを含む高誘電体膜１２１ａが形成される。一方、Ｐ−ＭＩＳＦＥＴ形成領域１０１Ｐにおいては、第１の膜に含まれるＡｌが高誘電体膜へ拡散し、Ａｌを含む高誘電体膜１２１ｂが形成される。図７においては、第１の膜１２２が完全に拡散して消滅した状態を示しているが、熱処理条件によっては未反応の第１の膜１２２が残存することもある。また、第３の膜に含まれるＬａが犠牲導電膜１２３へ拡散し、Ｌａを含む犠牲導電膜１２３ａのＬａ濃度が上昇する。なお、熱処理は６００℃〜７００℃の温度で５分〜１０分程度行えばよい。
【００３３】
次に、図８に示すように、未拡散の第３の膜と、Ｌａが拡散した犠牲導電膜１２３ａ及び犠牲導電膜１２３とをそれぞれ第４の薬液及び第５の薬液を用いたウェットエッチングにより除去する。第４の薬液は、ｐＨを２〜４程度に調整した酸化剤を含まない酸性溶液とすればよい。例えば、３６質量％の塩酸と水とを１対２０００の体積比率で混合した塩酸水溶液とすればよい。第５の薬液は、ｐＨを２〜４程度に調整した酸化剤を含む酸性溶液とすればよい。例えば、３６質量％の塩酸と３１質量％の過酸化水素水とを１対２０００の堆積比率で混合した溶液を用いればよい。酸化剤である過酸化水素の濃度は、１質量％以上であることが好ましい。
【００３４】
次に、図９に示すように、半導体基板１０１上の全面に、膜厚が１５ｎｍのＴｉＮ膜１２８と膜厚が９０ｎｍのシリコン膜１２９とをＡＬＤ法等により形成する。シリコン膜１２９は、ポリシリコン膜であってもアモルファスシリコン膜であってもよい。
【００３５】
次に、レジストパターンを用いたドライエッチングにより、シリコン膜１２９、ＴｉＮ膜１２８、Ｌａを含む高誘電体膜１２１ａ、Ａｌを含む高誘電体膜１２１ｂ及び下地膜（図示せず）をパターニングする。これにより、図１０に示すように、Ｎ−ＭＩＳＦＥＴ形成領域１０１Ｎに、ＴｉＮ膜１２８及びシリコン膜１２９が積層された第１のゲート電極１３０ａと、Ｌａを含む高誘電体膜１２１ａと下地膜（図示せず）とを有する第１のゲート絶縁膜が形成される。Ｐ−ＭＩＳＦＥＴ形成領域１０１Ｐに、ＴｉＮ膜１２８及びシリコン膜１２９が積層された第２のゲート電極１３０ｂと、Ａｌを含む高誘電体膜１２１ｂと下地膜（図示せず）とを有する第２のゲート絶縁膜が形成される。
【００３６】
次に、第１のゲート電極１３０ａの側面に上第１のオフセットスペーサ１３１ａを形成し、第２のゲート電極１３０ｂの側面上に第２のオフセットスペーサ１３１ｂを形成する。第１のゲート電極１３０ａ及び第１のオフセットスペーサ１３１ａをマスクとして第１の活性領域１０１ａに不純物を注入しｎ型エクステンション領域１４１ａを形成する。また、第２のゲート電極１３０ｂ及び第２のオフセットスペーサ１３１ｂをマスクとして第２の活性領域１０１ｂに不純物を注入しｐ型エクステンション領域１４１ｂを形成する。その後、第１のオフセットスペーサ１３１ａの側面上及び第２のオフセットスペーサ１３１ｂの側面上に、それぞれ第１のサイドウォール１３３ａ及び第２のサイドウォール１３３ｂを形成する。第１のサイドウォール１３３ａはＬ字状の第１の内側サイドウォール１３４ａ及び第１の外側サイドウォール１３５ａを有し、第２のサイドウォール１３３ｂはＬ字状の第２の内側サイドウォール１３４ｂ及び第２の外側サイドウォール１３５ｂを有する。続いて、第１のゲート電極１３０ａ、第１のオフセットスペーサ１３１ａ及び第１のサイドウォール１３３ａをマスクとして第１の活性領域１０１ａに不純物を注入し、ｎ型ソースドレイン領域１４２ａを形成する。また、第２のゲート電極１３０ｂ、第２のオフセットスペーサ１３１ｂ及び第２のサイドウォール１３３ｂをマスクとして第２の活性領域１０１ｂに不純物を注入し、ｐ型ソースドレイン領域１４２ｂを形成する。続いて、第１のゲート電極１３０ａ、第２のゲート電極１３０ｂ、ｎ型ソースドレイン領域１４２ａ及びｐ型ソースドレイン領域１４２ｂの上部に、それぞれニッケルシリサイド等からなるシリサイド層１３８を形成する。これにより、図１１に示すように、Ｎ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを有する半導体装置が得られる。
【００３７】
本実施形態に係る半導体装置の製造方法は、ＰＭＩＳＦＥＴ形成領域を覆うマスクとして犠牲導電膜１２３を用いている。このため、第３の膜を形成する際にレジスト膜が存在せず、レジスト膜によるパーティクルの発生及び異常成長は生じない。また、ＰＭＩＳＦＥＴ形成領域において犠牲導電膜１２３の上部にＬａが拡散した犠牲導電膜１２３ａを形成しており、Ｎ−ＭＩＳＦＥＴ形成領域において非常に選択性良く犠牲導電膜１２３を除去することができる。このため、Ｎ−ＭＩＳＦＥＴ形成領域において高誘電体膜がエッチングされるおそれがほとんどない。従って、Ｎ−ＭＩＳＦＥＴ形成領域及びＰＭＩＳＦＥＴ形成領域のそれぞれに、最適な特性を有するゲート絶縁膜を再現性良く形成することが可能となる。
【００３８】
図７において、高誘電体膜１２１中にＬａが均一に拡散してＬａを含む高誘電体膜１２１ａが形成される例を示した。しかし、熱処理条件によっては、高誘電体膜１２１ａ中においてＬａ濃度が均一とならず、上部において下部よりもＬａ濃度が高い状態が生じたり、下部において上部よりもＬａ濃度が高い状態が生じたりする。また、Ｌａ濃度が異なる複数の層が形成される場合もある。また、図７では、熱処理後に第３の膜１２５が残存している例を示したが、第３の膜１２５の膜厚及び熱処理条件等によっては、熱処理後に第３の膜１２５が消失する場合も生じる。
【００３９】
同様に、Ａｌを含む高誘電体膜１２１ｂ中においてＡｌ濃度が均一とならず、上部において下部よりもＡｌ濃度が高い状態が生じたり、下部において上部よりもＡｌ濃度が高い状態が生じたり、Ａｌ濃度が異なる複数の層が形成されたりする。また、図７では、熱処理後に第１の膜１２２が消失する例を示したが、第１の膜１２２の膜厚及び熱処理条件等によっては、高誘電体膜１２１ｂと犠牲導電膜１２３との間に第１の膜１２２が残存する場合も生じる。第１の膜１２２が残存する場合には、犠牲導電膜１２３を除去する際に第１の膜１２２の残存する部分も除去すればよい。また、第１の膜１２２の残存する部分を除去しなくてもよい。この場合、エクステンション領域、ソースドレイン領域及びシリサイド層の形成工程等において行う熱処理によって、第１の膜１２２の残存する部分は高誘電体膜１２１中に拡散する。さらに、Ｎ−ＭＩＳＦＥＴ形成領域１０１Ｎにおいて未拡散の第３の膜１２５は、完全に除去できなくてもよい。この場合にも、後の熱処理工程により第３の膜１２５の残存する部分は高誘電体膜１２１中に拡散する。但し、高誘電体膜１２１中へＬａの拡散を正確に制御するという観点からは、第３の膜１２５の除去を十分に行うことが好ましい。
【００４０】
本実施形態は、高誘電体膜１２１と半導体基板１０１との間に下地膜（図示せず）を形成する例を示したが、下地膜は形成しなくてもよい。また、第１のゲート絶縁膜１２１ａ及び第２のゲート絶縁膜１２１ｂの少なくとも一方と半導体基板１０１との間に下地膜が存在する構成としてもよい。
【００４１】
第３の膜１２５は、Ｌａ2Ｏ3に代えて、Ｌａ以外のランタノイド、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）又はマグネシウム（Ｍｇ）等を含む膜としてもよい。第３の膜１２５は酸化膜に限らず、これらの金属元素を含む膜であればよい。また、化合物となっていない金属膜であってもよい。同様に第１の膜１２２は、Ａｌ2Ｏ3に代えて、Ｔａ2Ｏ3としてもよい。また、酸化膜に限らずＡｌ又はＴａを含む膜であればよく、Ａｌ膜又はＴａ膜であってもよい。第１の膜１２２及び第３の膜１２５はそれ自身が絶縁膜である必要はなく、第１の膜１２２及び第３の膜１２５に含まれる金属元素が拡散した高誘電体膜が絶縁性を示せばよい。
【００４２】
なお、メタルゲートの形成について説明したが、犠牲導電膜と第２の膜とを組み合わせてハードマスクを選択的にウェットエッチングする方法は、低誘電率膜を層間絶縁膜とするＣｕ配線の形成工程、非シリサイド形成工程及び注入レジスト代替マスクの形成工程等に用いることができる。
【産業上の利用可能性】
【００４３】
本発明に係る半導体装置の製造方法は、所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現でき、特に高誘電体材料を含むゲート絶縁膜及び金属膜を含むゲート電極を備えた半導体装置の製造方法等として有用である。
【符号の説明】
【００４４】
１０１      半導体基板
１０１Ｎ    Ｎ−ＭＩＳＦＥＴ形成領域
１０１Ｐ    Ｐ−ＭＩＳＦＥＴ形成領域
１０１ａ    第１の活性領域
１０１ｂ    第２の活性領域
１０２ａ    ｐ型ウェル
１０２ｂ    ｎ型ウェル
１１１      素子分離領域
１２１      高誘電体膜
１２１ａ    第１のゲート絶縁膜
１２１ｂ    第２のゲート絶縁膜
１２２      第１の膜
１２３      犠牲導電膜
１２３ａ    犠牲導電膜
１２４      第２の膜
１２５      第３の膜
１２８      ＴｉＮ膜
１２９      シリコン膜
１３０ａ    第１のゲート電極
１３０ｂ    第２のゲート電極
１３１ａ    上第１のオフセットスペーサ
１３１ａ    第１のオフセットスペーサ
１３１ｂ    第２のオフセットスペーサ
１３３ａ    第１のサイドウォール
１３３ｂ    第２のサイドウォール
１３４ａ    第１の内側サイドウォール
１３４ｂ    第２の内側サイドウォール
１３５ａ    第１の外側サイドウォール
１３５ｂ    第２の外側サイドウォール
１３８      シリサイド層
１４１ａ    ｎ型エクステンション領域
１４１ｂ    ｐ型エクステンション領域
１４２ａ    ｎ型ソースドレイン領域
１４２ｂ    ｐ型ソースドレイン領域
１５１      レジストパターン
【図１】
2013084637.tif 000003
【図２】
2013084637.tif 000004
【図３】
2013084637.tif 000005
【図４】
2013084637.tif 000006
【図５】
2013084637.tif 000007
【図６】
2013084637.tif 000008
【図７】
2013084637.tif 000009
【図８】
2013084637.tif 000010
【図９】
2013084637.tif 000011
【図１０】
2013084637.tif 000012
【図１１】
2013084637.tif 000013