(57)【要約】【課題】  本発明が解決しようとする課題は、電荷保持特性の向上を可能にする半導体装置とその製造方法を提供することである。【解決手段】  半導体基板と、凹凸形状の界面を有し、トンネル絶縁膜上に設けられた電荷蓄積膜と、を有する。  上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、を有する。【選択図】図２
2013214552.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
凹凸形状の界面を有し、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられたゲート電極と、
を有する半導体装置。
【請求項２】
前記凹凸形状の凹部底部から凸部頂上部までの長さが１０ｎｍ以上である請求項１に記
載の半導体装置。
【請求項３】
前記凹凸形状の界面が複数設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記凹凸形状の界面は異なる材料の界面であり、前記材料の一方がシリコン窒化物から
なる請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記凹凸形状の界面は異なる材料の界面であり、前記材料の一方がアルミニウム化合物
からなる請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記凹凸形状の界面は異なる材料同士の界面であり、前記トンネル絶縁膜側に設けられ
る一方の材料の方が、前記ゲート電極側に設けられる他方の材料よりも厚い請求項１乃至
５のいずれか一に記載の半導体装置。
【請求項７】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に前駆体層を形成する工程と、
前記前駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形
成し、前記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工
程と、
前記電荷蓄積膜上にブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記第１電荷蓄積層と前記第２電荷蓄積層を複数形成する工程をさらに有する請求項７
に記載の半導体装置の製造方法。
【請求項９】
前記第１電荷蓄積層がシリコン窒化物からなる請求項７または８に記載の半導体装置の
製造方法。
【請求項１０】
前記第２電荷蓄積層がアルミニウム化合物からなる請求項７乃至９のいずれか一に記載
の半導体装置の製造方法。
【請求項１１】
前記第２電荷蓄積層の方が前記第１電荷蓄積層よりも厚くなるように形成される請求項
７乃至１０のいずれか一に記載の半導体装置の製造方法。
【請求項１２】
前記凹凸形状の凹部底部から凸部頂上部までの長さが１０ｎｍ以上である請求項７乃至
１１のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤ型フラッシュメモリのような電荷蓄積型不揮発性半導体記憶装置では
、制御ゲートの電位を制御することにより、電荷蓄積膜内のトラップサイトに電子を蓄積
させてデータの書込みを行う。しかしながら、素子の微細化等により電荷蓄積膜を薄膜化
するとトラップサイトが減少し、書込み特性が劣化するという問題点が生じる可能性があ
る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８２８６号公報
【特許文献２】特開２０１０−８７０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、電荷保持特性の向上を可能にする半導体装置とその
製造方法を提供することである。
【課題を解決するための手段】
【０００５】
半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、凹凸形状の界面を有
し、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたブ
ロック絶縁膜と、前記ブロック絶縁膜上に設けられたゲート電極と、を有する。
【０００６】
上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板上にトンネ
ル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前
駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前
記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、前
記電荷蓄積膜上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上にゲート電極
を形成する工程と、を有する。
【図面の簡単な説明】
【０００７】
【図１】（ａ）第１の実施形態に係る半導体装置１ａのワード線方向からの断面構造を示す断面図。（ｂ）第１の実施形態に係る半導体装置１ａのビット線方向からの断面構造を示す断面図。
【図２】第１の実施形態に係る半導体装置１ａの電荷蓄積膜１２ａの構造を示す拡大断面図。
【図３】第１の実施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図。
【図４】第２の実施形態に係る半導体装置１ｂの電荷蓄積膜１２ｂの構造を示す拡大断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
【０００９】
［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線方向からの断面
構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線方向
からの断面構造を示す断面図、及び図２は第１の実施形態に係る半導体装置１ａの電荷蓄
積膜１２ａの構造を示す拡大断面図を示している。
【００１０】
半導体装置１ａは半導体基板１０、トンネル絶縁膜１１、電荷蓄積膜１２ａ、ブロック
絶縁膜１３、及び制御ゲート電極１４（ゲート電極）を有する。
【００１１】
図１の（ａ）に示すように、半導体基板１０の表面側には、チャネル形成領域２１を挟
むようにソース領域２０ａとドレイン領域２０ｂが形成されている。半導体基板１０のチ
ャネル形成領域２１上には、トンネル絶縁膜１１が形成される。半導体基板１０には例え
ばシリコン（Ｓｉ）等が用いられる。
【００１２】
トンネル絶縁膜１１上には電荷蓄積膜１２ａが設けられる。ここで、図２に示すように
、電荷蓄積膜１２ａは、内部に凹凸形状界面１３０を有する。
【００１３】
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
【００１４】
そして、電荷蓄積膜１２ａ上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
【００１５】
また、図１の（ｂ）に示すように、半導体基板１０において素子が形成されている領域
の周囲には、シリコン酸化膜等で形成されたＳＴＩ（Shallow Trench Isolation）構造の
素子分離絶縁膜３０が形成されている。ここで、ＳＴＩとは半導体製造工程における素子
分離法の一つである。具体的には、半導体基板１０上に浅い溝を形成した後、シリコン酸
化膜等の絶縁体で埋め戻して素子分離領域を形成する。一般に、ＳＴＩは横方向への広が
りが少なく、素子の微細化が容易となる利点を有する。
【００１６】
なお、本実施形態において、ブロック絶縁膜１３は単層であるように図示したが、これ
に限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積層
構造を有するＯＮＯ（Oxide-Nitride-Oxide）膜等でも実施は可能である。
【００１７】
（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。
【００１８】
半導体装置１ａは電気的な書込み及び消去が可能な不揮発性半導体メモリ（Electrical
ly Erasable and Programmable Read Only Memory；ＥＥＰＲＯＭ）等として使用される
。電荷蓄積膜１２ａ中に電子が注入された場合が書込み動作であり、電荷蓄積膜１２ａ中
の電子が消去された場合が消去動作となる。
【００１９】
書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁膜１３を介
して下に位置する電荷蓄積膜１２ａ中に、半導体基板１０側からトンネル絶縁膜１１を通
過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ａ中に正孔を注入し、電荷蓄
積膜１２ａ中の電子と再結合させて消去するという方法等が取られている。
【００２０】
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３は第１の実
施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図を示している。
【００２１】
まず、半導体基板１０上にトンネル絶縁膜１１を形成するために、図３の（ａ）に示す
ように、酸素雰囲気の反応管内で熱処理を行う熱酸化処理（熱酸化法）を行う。なお、ト
ンネル絶縁膜１１の代表的な形成方法として熱酸化法を挙げたが、これに限定されず、化
学気相成長（Chemical Vapor Deposition；ＣＶＤ）法等によって成膜しても構わない。
【００２２】
次に、所定の反応温度に設定した反応管内に、例えば水素化ケイ素（ＳｉＨ４）ガスを
導入し、図３の（ｂ）に示すような、アモルファスシリコン膜１２０（前駆体層）をトン
ネル絶縁膜１１上に形成する。
【００２３】
そして、不活性ガス等の雰囲気下で熱処理を行うことで、表面マイグレーションにより
表面に凹凸形状を有し、さらに結晶化によりアモルファスシリコン膜１２０をシリコン膜
とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シリコン膜を
窒化することにより、図３の（ｃ）に示すように、表面に凹凸形状部１３０を有するシリ
コン窒化膜１２１（第１電荷蓄積層）が形成される。有機アルミニウムガスとオゾンガス
（Ｏ３）等を反応管内に導入し熱処理を行うことにより、前記シリコン窒化膜１２１上に
アルミニウム酸化膜１２２（第２電荷蓄積層）が形成される。
【００２４】
なお、凹凸形状部１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎｍ
以上となるように熱処理することが、後述する効果をより得ることが可能となる点から望
ましい。
【００２５】
以上の工程により、界面に凹凸形状を有するシリコン窒化膜１２１とアルミニウム酸化
膜１２２からなる電荷蓄積膜１２ａが形成される。
【００２６】
そして、前記電荷蓄積膜１２ａ上にはブロック絶縁膜１３が形成され、図３の（ｄ）に
示すような構造が得られる。なお、この電極間絶縁膜１３が例えば、前述したようなＯＮ
Ｏ膜の場合、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ程度形成し、その上部にシリコン窒
化膜を膜厚１ｎｍ〜５ｎｍ程度形成し、さらに、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ
程度形成する。この段階で、電極間絶縁膜１３の高密度化や界面改善のためのデンシファ
イ処理（熱処理による緻密化）や、界面改善のための酸化処理などを実施してもよい。
【００２７】
前記ブロック絶縁膜１３上に素子分離用シリコン窒化膜４０を膜厚５０ｎｍ〜２００ｎ
ｍ程度、ＣＶＤ法等により形成する。次に、素子分離用シリコン窒化膜４０上にフォトレ
ジスト（図示略）を塗布し、露光描画によりフォトレジストをパターニングする。そのフ
ォトレジストを耐エッチングマスクにして素子分離用シリコン窒化膜４０をエッチングす
る。
【００２８】
エッチング後にフォトレジストをドライアッシング法等により除去し、エッチングされ
た素子分離用シリコン窒化膜４０をマスクにして、ブロック絶縁膜１３、電荷蓄積膜１２
ａ、トンネル絶縁膜１１、及び半導体基板１０の一部をＲＩＥ（Reactive Ion Etching）
法等によりエッチングし、素子分離のための溝を形成して、図３の（ｅ）に示す構造を得
る。
【００２９】
そして、塗布技術等により素子分離絶縁膜３０を２００ｎｍ〜１５００ｎｍ程度形成し
、素子分離溝を埋め込み、酸素雰囲気下もしくは水蒸気雰囲気下で熱処理を行うことによ
り、素子分離絶縁膜３０を高密度化させる。
【００３０】
次に、研磨剤（スラリー）を使用することにより機械による研磨効果を増大させ、平滑
な研磨面を得ることが可能となる化学機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）により、過剰な素子分離絶縁膜３０を研磨し、素子分離用シリコン窒化膜４０をスト
ッパーにして平坦化を行う。
【００３１】
ＲＩＥ法により再度、素子分離用シリコン窒化膜４０をマスクとしてエッチングを行い
、素子分離絶縁膜３０をブロック絶縁膜１３上部の位置までエッチバックする。そして、
熱リン酸法等により素子分離用シリコン窒化膜４０を除去し、ブロック絶縁膜１３上に制
御ゲート電極１４を形成し、図１の（ｆ）に示すような半導体装置１ａの構造を得る。制
御ゲート電極１６は露光描画等により所望の形状にパターニングされる（図示略）。
【００３２】
さらに、制御ゲート電極１６をマスクに用いて、半導体基板１０に例えばリン（Ｐ）を
ドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、１０００℃、１０秒
の高速アニールを施すことにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する
。これにより、図１の（ａ）に示す構造が得られる。
【００３３】
なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶ
Ｄ法やＡＬＤ法の他にスパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ
）法、塗布法、及び噴霧法等でも実施は可能である。
【００３４】
（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について説明する。
【００３５】
上述したように、凹凸形状界面１３０を有する電荷蓄積膜１２ａが設けられた半導体装
置１ａの場合、膜の熱膨張率の違いから凹凸形状界面１３０には多くの欠陥が形成される
。
【００３６】
上記凹凸形状界面１３０における欠陥は、データ書込み時、すなわち電荷蓄積膜１２ａ
に電子を注入し、その電子を保持する際の電子トラップサイトとして寄与する。よって、
電荷蓄積膜１２ａを構成する材料固有の電子トラップサイトに加えて、凹凸形状界面１３
０を設け、疑似的に電子トラップサイトを形成することにより、半導体装置１ａの電子保
持特性、すなわち書込み特性の上昇が可能となる。
【００３７】
例えば、半導体装置の微細化に伴い電荷蓄積膜が薄膜化されると、電荷蓄積膜が相対的
に減少し、電荷蓄積膜を構成する材料固有の電子トラップサイトは減少し、電子の保持特
性が低下するという問題点が生じる。
【００３８】
しかしながら、本実施形態の半導体装置１ａのように、凹凸形状界面１３０を有する電
荷蓄積膜１２ａを設け、疑似的に電子トラップサイトを形成することにより、微細化に伴
い電荷蓄積膜１２ａが薄膜化された際も、電子トラップサイトの減少による影響を軽減す
ることが可能となる。
【００３９】
本実施形態の半導体装置１ａでは、凹凸形状界面１３０が１層のみであるように説明し
たが、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造
でも実施は可能である。
【００４０】
凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さを１０ｎｍ以上
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
【００４１】
また、凹凸形状界面１３０は電子が注入されてくる側であるチャネル形成領域２１に近
い方が、電子を保持する観点からは望ましい。
【００４２】
［第２の実施形態］
以下に、図１、図４を用いて第２の実施形態について説明する。なお、第２の実施形態
について、第１の実施形態と同様の点については説明を省略し、異なる点について説明す
る。
【００４３】
（半導体装置１ｂの構造）
図４は第２の実施形態に係る半導体装置１ｂの電荷蓄積膜１２ｂの構造を示す拡大断面
図を示している。第２の実施形態の半導体装置１ｂが第１の実施形態と異なる点は、表面
に凹凸形状界面１３０を有するシリコン窒化膜１２１上にアルミニウム窒化膜１２３を用
いて製造している点である。
【００４４】
図１の（ａ）に示すように、ソース領域２０ａとドレイン領域２０ｂに挟まれるように
形成されたチャネル形成領域２１を最表面に有する半導体基板１０において、前記チャネ
ル形成領域２１上にトンネル絶縁膜１１が形成される。半導体基板１０には例えばシリコ
ン（Ｓｉ）等が用いられる。
【００４５】
トンネル絶縁膜１１上には電荷蓄積膜１２ｂが設けられる。ここで、図４に示すように
、電荷蓄積膜１２ｂは凹凸形状界面１３０を有する。
【００４６】
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
【００４７】
そして、電荷蓄積膜１２ｂ上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
【００４８】
また、図１の（ｂ）に示すように、半導体基板１０において素子が形成されている領域
の周囲には、シリコン酸化膜等で形成されたＳＴＩ構造の素子分離絶縁膜３０が形成され
ている。
【００４９】
なお、本実施形態においても、ブロック絶縁膜１３は単層であるように図示したが、こ
れに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積
層構造を有するＯＮＯ膜等でも実施は可能である。
【００５０】
（半導体装置１ｂの動作）
半導体装置１ｂの動作は半導体装置１ａと同様である。
【００５１】
すなわち、書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁
膜１３を介して下に位置する電荷蓄積膜１２ｂ中に、半導体基板１０側からトンネル絶縁
膜１１を通過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ｂ中に正孔を注入
し、電荷蓄積膜１２ｂ中の電子と再結合させて消去するという方法が取られている。
【００５２】
（半導体装置１ｂの製造方法）
半導体装置１ｂの製造方法における、電荷蓄積膜１２ｂの各種作製方法は半導体装置１
ａの電荷蓄積膜１２ａと同様であるが、成膜物質が一部異なる。
【００５３】
詳細には、半導体装置１ｂを製造する反応管内において、半導体基板１０上にトンネル
絶縁膜１１を形成後、反応管内に例えば水素化ケイ素（ＳｉＨ４）ガスを導入し、アモル
ファスシリコン膜１２０（前駆体層）をトンネル絶縁膜１１上に形成する（図３の（ｂ）
と同様）。
【００５４】
そして、不活性ガス等の雰囲気下で熱処理を行うことで、表面マイグレーションにより
表面に凹凸形状界面１３０を有し、さらに結晶化によりアモルファスシリコン膜１２０を
シリコン膜とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シ
リコン膜を窒化することにより、表面に凹凸形状界面１３０を有するシリコン窒化膜１２
１を形成する。その後、反応管内に有機アルミニウムガスとアンモニアガスを導入し、熱
処理し、アルミニウム窒化膜１２３を形成する。
【００５５】
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように熱処理することが、後述する効果をより得ることが可能となる点から
望ましい。
【００５６】
以上の工程により、電荷蓄積膜１２ｂは形成される。その他の工程については、半導体
装置１ａと同様である。
【００５７】
なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶ
Ｄ法やＡＬＤ法の他にスパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であ
る。
【００５８】
（半導体装置１ｂの効果）
ここで、第２の実施形態の半導体装置１ｂの効果について説明する。
【００５９】
第２の半導体装置１ｂにおいても、半導体装置１ａと同様に凹凸形状界面１３０を有す
る電荷蓄積膜１２ｂを設けた半導体装置１ｂの場合、膜の熱膨張率の違いから凹凸形状界
面１３０には多くの欠陥が形成される。
【００６０】
従って、電荷蓄積膜１２ｂを構成する材料固有の電子トラップサイトに加えて、凹凸形
状界面１３０に疑似的に電子トラップサイトを形成することにより、半導体装置１ｂの電
子保持特性、すなわち書込み特性の上昇が可能となる。
【００６１】
さらに第２の実施形態の電荷保持膜１２ｂで用いたアルミニウム窒化膜１２３は、材料
固有の電子トラップサイトをアルミニウム酸化膜１２２よりも多いという物性を有してい
る。従って、第１の実施形態の場合よりも多くの電子トラップサイトを有する電荷蓄積膜
１２ｂとなるため、半導体装置１ｂの書込み特性のさらなる上昇が可能となる。すなわち
、微細化による電荷蓄積膜１２ｂの薄膜化による電子保持特性の軽減を図ることが可能と
なる。
【００６２】
本実施形態の半導体装置１ｂでは、凹凸形状界面１３０が１層であるように説明したが
、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造でも
実施は可能である。
【００６３】
凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さを１０ｎｍ以上
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
【００６４】
また、凹凸形状界面１３０は電子が注入されてくる側であるチャネル形成領域２１に近
い方が、電子を保持する観点からは望ましい。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
【符号の説明】
【００６６】
１ａ，１ｂ…半導体装置、１０…半導体基板、１１…トンネル絶縁膜、１２ａ，１２ｂ…
電荷蓄積膜、１３…ブロック絶縁膜、１４…制御ゲート電極（ゲート電極）、２０ａ…ソ
ース領域、２０ｂ…ドレイン領域、２１…チャネル形成領域、３０…素子分離絶縁膜、４
０…素子分離用シリコン窒化膜、１２０…アモルファスシリコン膜（前駆体層）、１２１
…シリコン窒化膜（第１電荷蓄積層）、１２２…アルミニウム酸化膜（第２電荷蓄積層）
、１２３…アルミニウム窒化膜（第２電荷蓄積層）、１３０…凹凸形状界面、１３１…凹
部底部、１３２…凸部頂上部
【図１】
2013214552.tif 000003
【図２】
2013214552.tif 000004
【図３】
2013214552.tif 000005
【図４】
2013214552.tif 000006