(57)【要約】【課題】高い精度でクロック信号の緩急を行うことができる。【解決手段】クロック信号を第１の分周数で分周する第１の分周部１１６２と、第１の分周部１１６２が分周したクロック信号を、第２の分周数で分周する第２の分周部１１６３と、第２の分周部１１６３が分周したクロック信号を用いて、クロック信号の緩急を行う緩急付分周部と、を備える。【選択図】図３
2013034174.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の論理緩急を行う電子機器において、
前記クロック信号を第１の分周数で分周する第１の分周部と、
前記第１の分周部が分周した第１のクロック信号を、第２の分周数で分周する第２の分周部と、
前記第２の分周部が分周した第２のクロック信号を用いて、前記クロック信号の論理緩急を行う緩急付分周部と、
を備えることを特徴とする電子機器。
【請求項２】
前記第１の分周数の逆数と前記第２の分周数の逆数は、互いに素の関係にあることを特徴とする請求項１に記載の電子機器。
【請求項３】
前記クロック信号を前記第２の分周数で分周する第３の分周部と、
前記第１の分周部と前記第３の分周部とが並列に接続されているクロック信号出力部と、
を備え、
前記第１の分周部と前記第２の分周部は、直列に接続されていることを特徴とする請求項１又は請求項２に記載の電子機器。
【請求項４】
前記第２の分周部は、歩度測定器の測定時間と同じ周波数のクロック信号を生成することを特徴とする請求項１から請求項３のいずれか一項に記載の電子機器。
【請求項５】
前記第１の分周部は、分周数１／５で分周し、
前記第２の分周部は、分周数１／２の整数乗で分周することを特徴とする請求項１から請求項４のいずれか一項に記載の電子機器。
【請求項６】
前記第２の分周部は、周波数が１０秒の整数倍のクロック信号を生成することを特徴とする請求項５に記載の電子機器。
【請求項７】
前記第２の分周部が分周した第２のクロック信号を用いて、液晶ディスプレイを駆動する表示駆動部を備えることを特徴とする請求項１から請求項６のいずれか一項に記載の電子機器。
【請求項８】
さらに、所定の周波数のクロック信号を分周する第４の分周部を備え、
前記表示駆動部は、前記第２の分周部が分周した第２のクロック信号、前記緩急付分周部が分周及び緩急を行った信号を更に分周した第３のクロック信号、及び前記第４の分周部が分周した第４のクロック信号を用いて、液晶ディスプレイを駆動することを特徴とする請求項７に記載の電子機器。
【請求項９】
前記電子機器は、時計又は歩数計であることを特徴とする請求項１から請求項８のいずれか一項に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に関する。
【背景技術】
【０００２】
時計等の電子機器では、クロック信号を調整する技術として、論理緩急が知られている。論理緩急とは、水晶振動子の周波数を調整せず、分周回路の一部でクロックパルス数を加減（分周比を可変）して時計の進み、遅れを調整する緩急手法である。
特許文献１には、第１の分周信号を１／２分周して所定のクロック周波数の単位時間信号と複数のクロック周波数からなる第２の分周信号とを出力する分周回路と、第１の分周信号及び第２の分周信号をデコードして第１の分周信号の補正タイミングを検出し、タイミングの異なる複数の補正タイミング信号を生成して出力する補正タイミング生成回路と、補正タイミング信号と補正値とに基づき、補正信号を生成して前記カウンタに与える補正信号生成回路と、を有する周波数補正回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６５０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１記載の技術は、２n秒周期の論理緩急を行うものである。具体的には第一の実施例では３２秒周期の論理緩急、即ち３２秒に１回クロック信号の１クロック分のパルス数を減らすことにより＋０．９５ｐｐｍ（＋０．０８２秒／日）の補正を行う方法が記載されている。一方で、歩度（時計の精度を短時間に測定し、日差に換算した値）を測るクオーツテスタでは、ゲート時間（測定時間）が１０秒や２０秒である。このため、前述の３２秒周期の論理緩急を行う電子時計の場合、クオーツテスタは最初の２０秒間は無補正（±０．０００秒／日）の歩度を表示し、２０秒から３０秒の間に測定される歩度では＋３．０５ｐｐｍ（＋０．２６３秒／日）を表示し、３０秒から６０秒までの間は無補正（±０．０００秒／日）の歩度を表示する。つまり、２n秒周期のクロック信号を用いる時計では、クオーツテスタで正確に歩度を測ることができない。よって、店頭やサービスセンターで時計の歩度を知ることができず、修理の要否の判断が行えない、という欠点があった。また、２n秒周期のみの論理緩急及び１０秒以上の１０の整数倍周期（例えば８０秒周期）の論理緩急では、クオーツテスタのゲート時間範囲内で、＋３．０５ｐｐｍ（＋０．２６３秒／日）よりも高い分解能の歩度を表現できない、という欠点があった。
【０００５】
本発明は上記の点に鑑みてなされたものであり、高い精度でクロック信号の緩急を行うことができる電子機器を提供する。
【課題を解決するための手段】
【０００６】
（１）本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、クロック信号の緩急を行う電子機器において、クロック信号を第１の分周数で分周する第１の分周部と、前記第１の分周部が分周したクロック信号を、第２の分周数で分周する第２の分周部と、前記第２の分周部が分周したクロック信号を用いて、クロック信号の緩急を行う緩急付分周部と、を備えることを特徴とする電子機器である。
【０００７】
（２）また、本発明の一態様は、上記の電子機器において、前記第１の分周数の逆数と、前記第２の分周数の逆数は、互いに素の関係にあることを特徴とする。
【０００８】
（３）また、本発明の一態様は、上記の電子機器において、クロック信号を第２の分周数で分周する第３の分周部と、前記第１の分周部と前記第３の分周部とが並列に接続されているクロック信号出力部と、を備え、前記第１の分周部と第２の分周部は、直列に接続されていることを特徴とする。
【０００９】
（４）また、本発明の一態様は、上記の電子機器において、前記第２の分周部は、歩度測定器の測定時間と同じ周波数のクロック信号を生成することを特徴とする。
【００１０】
（５）また、本発明の一態様は、上記の電子機器において、前記第１の分周部は、分周数１／５で分周し、前記第２の分周部は、分周数１／２で分周することを特徴とする。
【００１１】
（６）また、本発明の一態様は、上記の電子機器において、前記第２の分周部は、周波数が１０秒のクロック信号を生成することを特徴とする。
【００１２】
（７）また、本発明の一態様は、上記の電子機器において、前記第２の分周部が分周したクロック信号を用いて、液晶ディスプレイを駆動する表示駆動部を備えることを特徴とする。
【００１３】
（８）また、本発明の一態様は、上記の電子機器において、時計又は歩数計であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高い精度でクロック信号の緩急を行うことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る装置の概略図である。
【図２】本実施形態に係るデジタル時計の構成を示す概略ブロック図である。
【図３】本実施形態に係る分周回路の構成を示す概略図である。
【図４】本実施形態に係るデジタル時計の動作の一例を示すフローチャートである。
【図５】本実施形態に係る論理緩急の一例を説明するための説明図である。
【図６】本実施形態に係る論理緩急の別の一例を説明するための説明図である。
【図７】本実施形態に係る効果の一例を説明するための説明図である。
【図８】本実施形態の変形例に係る分周回路の構成を示す概略図である。
【図９】８０秒周期の緩急を説明するための説明図である。
【図１０】表示クロック生成回路１２１の動作を補足説明するための図である。
【図１１】８０秒周期の緩急における効果を説明するための説明図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら本発明の実施形態について詳しく説明する。
図１は、本発明の実施形態に係る装置の概略図である。
この図において、符号１を付した電子機器は、デジタル時計１である。符号２を付したクオーツテスタ２は、クオーツ式時計の歩度を計測する測定器である。クオーツテスタ２には、デジタルセンサ部２１及びアナログセンサ部２２が設けられている。クオーツテスタ２は、デジタルセンサ部２１又はアナログセンサ部２２に置かれたクオーツ式時計の歩度を計測する。
【００１７】
図１において、デジタル時計１は、歩度測定モードの状態である。歩度測定モードでは、デジタル時計１は、液晶ディスプレイの液晶を、予め定めた周期（例えば、１０秒）で予め定められた期間（例えば、１５．６２５ｍ（ミリ）秒＝（１／（３２Ｈｚ））×１／２波長）、偏光させる。この図では、デジタル時計１は、歩度測定モードのまま、液晶ディスプレイをデジタルセンサ部２１へ向けて、デジタルセンサ部２１の上に置かれている。クオーツテスタ２は、デジタルセンサ部２１において、デジタル時計１の液晶ディスプレイからの漏れ電界を検出する。クオーツテスタ２は、検出した漏れ電界の周期を測定し、測定した周期に基づいて歩度を算出する。ここで、クオーツテスタ２は、１０秒のゲート時間で、歩度を計測する。
【００１８】
図２は、本実施形態に係るデジタル時計１の構成を示す概略ブロック図である。この図において、デジタル時計１は、入力回路１０１、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  ｍｅｍｏｒｙ）１０２、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０３、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０４、クロック生成回路１１、及び、表示部１２を含んで構成される。
クロック生成回路１１は、緩急設定回路１１１、緩急周期選択回路１１２、水晶発振回路１１３、緩急付分周回路１１４、分周回路１１５、分周回路１１６、高速発振回路１１７、及び分周回路１１８を含んで構成される。表示部１２は、表示クロック生成回路１２１、表示駆動回路１２２、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ；液晶ディスプレイ）１２３を含んで構成される。
【００１９】
入力回路１０１は、デジタル時計１の入力部（ボタン等）に接続されている。入力回路１０１は、入力部を介して、利用者からの指示や情報を入力される。例えば、入力回路１０１は、歩度測定モードへの移行指示や歩度測定モードの終了指示、緩急設定情報を入力される。入力回路１０１は、入力された入力信号をＣＰＵ１０４へ出力する。
【００２０】
ＣＰＵ１０４は、ＲＯＭ１０２及びＲＡＭ１０３を用いてプログラムを実行する。ＣＰＵ１０４は、プログラムの実行結果に基づいて、デジタル時計１の各回路を制御する。例えば、ＣＰＵ１０４は、プログラムに設定された緩急設定情報、又は入力回路１０１から入力された緩急設定情報を、緩急設定回路１１１に出力する。緩急設定情報には、例えば、論理緩急を行う周期（緩急周期という。例えば、１秒、２秒、５秒、１０秒、２０秒、４０秒）、緩急の単位時間（緩急単位時間という。例えば、１／３２７６８秒）、調整量（緩急単位時間の何個分を調整するかを示す）、調整方向（時間を早めるのか、遅らせるのかを示す）を表す情報が含まれる。
【００２１】
緩急設定回路１１１は、予め記憶する緩急設定情報、又はＣＰＵ１０４から入力された緩急設定情報に基づいて、緩急周期選択回路１１２に対して、緩急周期、緩急単位時間、調整量、調整方向を設定する。
緩急周期選択回路１１２は、分周回路１１６から入力されたクロック信号から、緩急設定回路１１１に設定された周期に対応するクロック信号（緩急単位クロック信号という）を選択する。緩急周期選択回路１１２は、選択した緩急単位クロック信号及び調整量に基づいて、論理緩急を行うための調整信号を生成する。
【００２２】
水晶発振回路１１３は、水晶振動子を備える。水晶発振回路１１３は、水晶振動子の振動に基づいてクロック信号を生成し、生成したクロック信号を緩急付分周回路１１４へ出力する。このクロック信号の周波数は、例えば、３２７６８Ｈｚである。
緩急付分周回路１１４は、水晶発振回路１１３から入力されたクロック信号を分周すると共に、緩急周期選択回路１１２から入力された調整信号に基づいて論理緩急を行う（図５、６参照）。例えば、緩急周期が「１０」秒、緩急単位時間が「１／３２７６８」秒、調整量が「１」、調整方向が「時間を早める」場合には、緩急付分周回路１１４は、１０秒毎に、１つのパルス波のパルス幅を「１」×「１／３２７６８」秒の分だけ短くすることとなる。緩急付分周回路１１４は、分周及び論理緩急を行ったクロック信号を、分周回路１１５へ出力する。
【００２３】
分周回路１１５は、１／２分周を繰り返すことで、例えば、周波数が３２Ｈｚ、１６Ｈｚ、８Ｈｚ、４Ｈｚ、２Ｈｚのクロック信号を生成する。分周回路１１５は、生成したクロック信号を、緩急周期選択回路１１２、分周回路１１６及び表示クロック生成回路１２１へ出力する。例えば、分周回路１１５は、２Ｈｚのクロック信号を分周回路１１６へ出力し、３２Ｈｚのクロック信号を表示クロック生成回路１２１へ出力する。
【００２４】
分周回路１１６は、１／２分周を行う分周回路、及び、１／５分周を行う分周回路を備える。つまり、分周回路１１６は、分周数が異なる分周回路を備える。分周回路１１６は、２Ｈｚのクロック信号を分周し、１Ｈｚ、１／２Ｈｚ、１／５Ｈｚ、１／１０Ｈｚ、１／２０Ｈｚ、１／４０Ｈｚ（それぞれ、周期が１秒、２秒、５秒、１０秒、２０秒、４０秒）のクロック信号を生成する。分周回路１１６は、生成したクロック信号を緩急周期選択回路１１２、及び表示クロック生成回路１２１へ出力する。
【００２５】
高速発振回路１１７は、水晶発振回路１１３よりも約１０倍以上に周波数が高いクロック信号を生成し、生成したクロック信号を分周回路１１８へ出力する。
分周回路１１８は、高速発振回路１１７から入力されたクロック信号を分周し、分周したクロック信号を表示クロック生成回路１２１へ出力する。
【００２６】
表示クロック生成回路１２１は、ＣＰＵ１０４からの制御に基づいて、表示駆動回路１２２が表示に用いるクロック信号を合成して出力する。例えば、表示クロック生成回路１２１は、分周回路１１５から入力された３２Ｈｚのクロック信号とその数倍の周波数のクロック信号を合成して、時刻表示に必要なクロック信号を表示駆動回路１２２へ出力する。また、表示クロック生成回路１２１は、歩度測定モードのときには、歩度の緩急周期が１０秒以下の組合せで歩度調整を行う場合、表示クロック生成回路１２１は、歩度測定モードの時に分周回路１１５から入力された３２Ｈｚのクロック信号を表示駆動回路１１２へ出力する。歩度の緩急周期が１０秒以上の組合せで歩度調整を行う場合、分周回路１１６から入力された１／１０Ｈｚのクロック信号および、分周回路１１８から入力されたクロック信号とを合成して、３２，７６８Ｈｚのパルス幅より短い時間の周期を可変させて表示駆動回路１２２へ出力する。
【００２７】
表示駆動回路１２２は、ＣＰＵ１０４からの制御、及び表示クロック生成回路１２１から入力されたクロック信号に基づいて、ＬＣＤ１２３の液晶を偏光させる。例えば、表示駆動回路１２２は、３２Ｈｚのクロック信号を用いて、ＬＣＤ１２３に時刻や日時等を表示させる。つまり、３２Ｈｚのクロック信号は、ＬＣＤ１２３に時刻や日時等を表示するための駆動、換言すれば、通常の表示の駆動に用いられるクロック信号である。
歩度測定モードのときには、歩度の緩急周期が１０秒以下の組合せで歩度調整を行う場合、表示駆動回路１２２は３２Ｈｚのクロック信号を用いて、ＬＣＤ１２３を全点灯表示する。歩度の緩急周期が１０秒以上の組合せで歩度調整を行う場合、表示駆動回路１２２は、１／１０Ｈｚのクロック信号を用いて、１０秒毎に、ＬＣＤ１２３の全画素に対する電圧の印加を開始する。電圧の印加を開始後、表示駆動回路１２２は、クロック信号のパルス幅の期間（例えば１５．６２５ｍ秒）に電圧を印加し、その期間の経過後、電圧の印加を停止する。
【００２８】
図３は、本実施形態に係る分周回路１１６の構成を示す概略図である。この図における分周回路１１６では、１／２分周回路１１６１には、１／５分周回路１１６２（第１の分周部）と１／２分周回路１１６６（第３の分周部）が接続されている。１／５分周回路１１６２には１／２分周回路１１６３が接続され、１／２分周回路１１６３には１／２分周回路１１６４が接続されている。１／２分周回路１１６４には、１／２分周回路１１６５が接続されている。つまり、分周回路１１６は、分周数の逆数（周期）が互いに素となる分周回路（１／５分周回路１１６２、１／２分周回路１１６３〜１１６５）を備える。
【００２９】
１／２分周回路１１６１は、入力された２Ｈｚのクロック信号を１／２分周することで、１Ｈｚのクロック信号Ｓ１を生成する。１／２分周回路１１６１（クロック信号出力部）は、生成した１Ｈｚのクロック信号Ｓ１を、１／５分周回路１１６２、１／２分周回路１１６６、及び外部へ出力する。
【００３０】
１／５分周回路１１６２は、入力された１Ｈｚのクロック信号Ｓ１を１／５分周することで、１／５Ｈｚのクロック信号Ｓ３を生成する。１／５分周回路１１６２は、生成したクロック信号Ｓ３を、１／２分周回路１１６３、及び外部へ出力する。
同様に、１／２分周回路１１６３〜１１６５（第２の分周部）は、入力された信号を１／２分周することで、クロック信号Ｓ４（１／１０Ｈｚ）、Ｓ５（１／２０Ｈｚ）、Ｓ６（１／４０Ｈｚ）を生成する。分周回路１１６では、分周数が異なる分周回路を接続することで、様々な周波数（又は周期）のクロック信号を生成できる。また、分周回路１１６では、クオーツテスタ２のゲート時間に併せた周期（例えば、１０秒や２０秒）のクロック信号を生成できる。
【００３１】
１／２分周回路１１６６は、入力された１Ｈｚのクロック信号を１／２分周することで、１／２Ｈｚのクロック信号Ｓ２を生成する。１／２分周回路１１６６は、生成したクロック信号Ｓ２を、外部へ出力する。
ここで、分周回路１１６では、１／２分周回路１１６１には分周数の逆数（周期）が互いに素となる分周回路が並列で接続されている。これにより、分周回路１１６は、互いに素となる周期のクロック信号（例えば、クロック信号Ｓ２（２秒）とＳ３（５秒））を出力でき、様々な周波数（又は周期）のクロック信号を生成できる。
【００３２】
図４は、本実施形態に係るデジタル時計１の動作の一例を示すフローチャートである。
（ステップＳ１０１）ＣＰＵ１０４は、通常の表示の制御を行う。つまり、表示駆動回路１２２は、３２Ｈｚのクロック信号を用いて、ＬＣＤ１２３に時刻や日時等を表示させる。その後、ステップＳ１０２へ進む。
（ステップＳ１０２）ＣＰＵ１０４は、入力回路１０１に歩度測定モードへの移行指示が入力されたか否かを判定する。歩度測定モードへの移行指示が入力されたと判定された場合、ステップＳ１０３へ進む。それ以外の場合、ステップＳ１０１へ戻る。
【００３３】
（ステップＳ１０３）ＣＰＵ１０４は、表示クロック生成回路１２１に対して、歩度測定用のＬＣＤ駆動パルスを生成させる、歩度測定モードの制御を行う。歩度の緩急周期が１０秒以下の組合せで歩度調整を行う場合、ＣＰＵ１０４は、表示クロック生成回路１２１に対して、３２Ｈｚのクロック信号を表示駆動回路１２２へ出力させる。歩度の緩急周期が１０秒以上の組合せで歩度調整を行う場合、ＣＰＵ１０４は、高速発振回路１１７を起動し、水晶発振周波数よりも高いクロック信号を出力させる。そして、表示クロック生成回路１２１は、１／１０Ｈｚのクロック信号と高速発振回路１１７のクロック信号を分周する分周回路１１８が出力するクロック信号とを合成して、表示駆動回路１２２へ出力する。その後、ステップＳ１０４へ進む。
（ステップＳ１０４）ＣＰＵ１０４は、表示駆動回路１２２に対して、歩度測定用のＬＣＤ駆動信号によるＬＣＤ１２３の駆動を行う、歩度測定モードの制御を行う。これにより、表示駆動回路１２２は、ステップＳ１０３で出力されたクロック信号を用いて、ＬＣＤ１２３の全画素に対して電圧の印加と電圧の印加の停止とを繰り返す。つまり、表示駆動回路１２２は、歩度測定モードの表示を行う。その後、ステップＳ１０５へ進む。
【００３４】
（ステップＳ１０５）ＣＰＵ１０４は、入力回路１０１に歩度測定モードの終了指示が入力されたか否かを判定する。歩度測定モードの終了指示が入力されたと判定された場合、ステップＳ１０６へ進む。それ以外の場合、ステップＳ１０４へ戻る。
（ステップＳ１０６）ＣＰＵ１０４は、表示クロック生成回路１２１に対して、通常の制御を行う。これにより、表示クロック生成回路１２１は、３２Ｈｚのクロック信号を、表示駆動回路１２２へ出力する。その後、ステップＳ１０７へ進む。
（ステップＳ１０７）ＣＰＵ１０４は、表示駆動回路１２２に対して、通常の制御を行う。これにより、表示駆動回路１２２は、ステップＳ１０６で出力されたクロック信号を用いて、ＬＣＤ１２３に時刻や日時等を表示させる。つまり、表示駆動回路１２２は、通常の表示を行う。その後、動作を終了する。
【００３５】
以下、論理緩急について説明をする。
図５は、本実施形態に係る論理緩急の一例を説明するための説明図である。この図は、調整量が「１」、調整方向が「＋（プラス）」（時間を早める）の場合の図である。
符号５Ａを付した図５Ａは、緩急単位時間を周期とする緩急単位クロック信号３２，７６８Ｈｚの波形を表す。符号５Ｂを付した図５Ｂは、緩急付分周回路１１４が出力する無緩急時のクロック信号の波形を表す。符号５Ｃを付した図５Ｃは、緩急付分周回路１１４が出力する、緩急周期（例えば１０秒）毎に論理緩急を行った場合のクロック信号を表す。
【００３６】
図５において、符号５１ｃを付したパルス波５１ｃは、符号５１ｂを付したパルス波５１ｂの立ち下がりタイミングが、緩急単位時間×調整量（「１」）の分だけ早くされたものであることを示す。また、パルス波５１ｃの立ち上がりから、符号５２ｃを付したパルス波５２ｃの立ち上がりまでの長さ（パルス波間隔という）は、緩急周期−｛緩急単位時間×調整量（「１」）｝である。つまり、図５Ｃのクロック信号は、そのパルス波間隔が、図５Ｂのクロック信号のパルス波間隔と比較して、緩急単位時間×調整量（「１」）だけ短くされたものである。
【００３７】
図６は、本実施形態に係る論理緩急の別の一例を説明するための説明図である。この図は、調整量が「１」、調整方向が「−（マイナス）」（時間を遅らせる）の場合の図である。
符号６Ａを付した図６Ａは、緩急単位時間を周期とする緩急単位クロック信号３２，７６８Ｈｚの波形を表す。符号６Ｂを付した図６Ｂは、緩急付分周回路１１４が出力する無緩急時のクロック信号の波形を表す。符号６Ｃを付した図６Ｃは、緩急付分周回路１１４が出力する、緩急周期（例えば１０秒）毎に論理緩急を行った場合のクロック信号を表す。
【００３８】
図６において、符号６１ｃを付したパルス波６１ｃは、符号６１ｂを付したパルス波６１ｂのパルス幅が、緩急単位時間×調整量（「１」）の分だけ長くされたものであることを示す。また、パルス波６１ｃと符号６２ｃを付したパルス波６２ｃとのパルス波間隔は、緩急周期＋｛緩急単位時間×調整量（「１」）｝である。つまり、図６Ｃのクロック信号は、そのパルス波間隔が、図６Ｂのクロック信号のパルス波間隔と比較して、緩急単位時間×調整量（「１」）だけ長くされたものである。
【００３９】
以上のように、本実施形態に係るデジタル時計１では、１／５分周回路１１６２は、クロック信号を分周数１／５で分周する。１／２分周回路１１６３は、１／５分周回路１１６２が分周したクロック信号を、分周数１／２で分周する。緩急付分周回路１１４は、１／２分周回路１１６３が分周したクロック信号を用いて、クロック信号の緩急を行う。これにより、デジタル時計１は、クオーツテスタのゲート時間に等しい周期の歩度測定パルスを生成でき、クオーツテスタによる歩度測定を行うことができる。
【００４０】
また、本実施形態に係るデジタル時計１では、分周数１／５の逆数（周期）５秒と分周数１／２の逆数（周期）２秒は、互いに素の関係にある。これにより、デジタル時計１は、様々な周波数（又は周期）のクロック信号を生成でき、高い精度でクロック信号の緩急を行うことができる。
また、本実施形態に係るデジタル時計１では、１／２分周回路１１６６は、クロック信号を分周数１／２で分周する。１／２分周回路１１６１には、１／５分周回路１１６２と１／２分周回路１１６６とが並列に接続されている。１／５分周回路１１６２と１／２分周回路１１６３は、直列に接続されている。これにより、デジタル時計１では、互いに素となる周期のクロック信号を出力でき、様々な周波数（又は周期）のクロック信号を生成できる。
【００４１】
また、本実施形態に係るデジタル時計１では、１／２分周回路１１６３は、クオーツテスタ２のゲート時間（１０秒）と同じ周波数のクロック信号Ｓ４を生成する。これにより、クオーツテスタ２では、高い精度でクロック信号の歩度を測定でき、測定結果に基づいて高い精度で緩急を行うことができる。
なお、デジタル時計１では、１／２分周回路１１６４、１１６５で分周したクロック信号Ｓ５、Ｓ６、つまり、１／５分周回路１１６２が分周した信号を（１／２）m（ｍは整数）で分周したクロック信号Ｓ５、Ｓ６を、論理緩急や歩度測定モードで用いてもよい。つまり、デジタル時計１では、周波数が１０秒の整数倍のクロック信号を生成してもよい。
また、本実施形態に係るデジタル時計１では、表示駆動回路１２２は、１／２分周回路１１６３が分周したクロック信号Ｓ４を用いて、ＬＣＤ１２３を駆動する。これにより、クオーツテスタ２がゲート時間とＬＣＤ１２３の駆動周期を一致させることができる。また、デジタル時計１では、クロック信号Ｓ４を用いて論理緩急を行うので、クオーツテスタ２が測定した歩度から、容易に調整量を計算できる。
なお、上記実施形態において、符号１を付した電子機器は、歩数計や紫外線測定装置、ストップウォッチ、携帯電話等の電子機器であってもよい。
【００４２】
図７は、本実施形態に係る効果の一例を説明するための説明図である。
符号７Ａを付した図７Ａは、３２Ｈｚのクロック信号を示す。
符号７Ｂを付した図７Ｂは、本実施形態に係る論理緩急を行った場合のクロック信号を示す。図７Ｂでは、１０秒毎に、「１／３２７６８」秒の論理緩急が行われている。
図７Ｂは、０．２６３秒／日の精度で論理緩急を行うことができることを示す。つまり、１０秒毎に、１／３２７６８秒の論理緩急を行うことができるので、その精度は、（１／３２７６５）÷１０秒／回×６０秒×６０分×２４時間＝０．２６３秒／日となる。換言すれば、デジタル時計１では、周波数が３２７６８Ｈｚのクロック信号を生成することで、０．２６３秒／日の精度で論理緩急を行うことができる。
【００４３】
これに対し、図７Ａの場合、０．２６３秒／日の精度で論理緩急を行うには、周波数が｛１／（３２７６８×３２０）｝秒の論理緩急、つまり、図７Ｂの場合と比較して３２０倍の周波数（３２７６８×３２０）のクロック信号を生成しなければならない。この周波数のクロック信号を生成するのは困難である。
このように、本実施形態では、デジタル時計１は、１０秒毎、つまり、ＬＣＤ１２３の駆動周期３２Ｈｚより長い周期で、論理緩急を行う。これにより、デジタル時計１は、高性能な振動子を用いることなく、高い精度でクロック信号の緩急を行うことができる。
【００４４】
なお、上記実施形態において、デジタル時計１は、歩度測定モードの終了後又は歩度測定モード中に、歩度が入力された場合に、歩度測定モードで用いた緩急周期（１／１０Ｈｚ）のクロック信号を用いて、論理緩急を行うように設定してもよい。具体的には、ＣＰＵ１０４は、｛歩度／（２４時間×６０分×６０秒×緩急周期）｝＝緩急単位時間×調整量を算出する。ＣＰＵ１０４は、予め定められた緩急単位時間を用いて調整量を算出し、算出した調整量が一番整数に近くなるような、緩急単位時間と調整量の組合せを選択する。ＣＰＵ１０４は、選択した緩急単位時間と調整量、及び、歩度測定モードで用いた緩急周期を含む緩急設定情報を生成し、生成した緩急設定情報に基づいて緩急周期選択回路１１２を設定する。
【００４５】
また、上記実施形態において、デジタル時計１は、１／５分周回路１１６２に代えて、（１／２）m以外の分周数（例えば、１／３、１／６、１／７、１／９）で分周する分周回路を備えてもよい。また、デジタル時計１は、１／２分周回路１１６３〜１１６６に代えて、１／２以外の分周数で分周する分周回路を備えてもよい。
【００４６】
また、上記実施形態において、デジタル時計１は、分周回路１１６に代えて、図８に示す分周回路１１６ａを備えてもよい。
図８は、本実施形態の変形例に係る分周回路１１６ａの構成を示す概略図である。分周回路１１６ａと分周回路１１６（図３）を比較すると、分周回路１１６ａがスイッチ１１６７ａを備える点が異なる。
【００４７】
スイッチ１１６７ａは、一端が１／２分周回路１１６３に接続されている。また、スイッチ１１６７ａは、他端の一方が１／５分周回路１１６２に接続され、他方が１／２分周回路１１６６に接続されている。ＣＰＵ１０４がスイッチを切り替えることで、分周回路１１６ａは、１秒、２秒、５秒、１０秒、２０秒、４０秒のクロック信号と、１秒、２秒、５秒、４秒、８秒、１６秒のクロック信号と、を切り替えて出力する。例えば、ＣＰＵ１０４は、歩度測定モードのときには、スイッチ１１６７ａを１／５分周回路１１６２に接続し、それ以外のときには、スイッチ１１６７ａを１／２分周回路１１６６に接続する。
【００４８】
続いて、１０秒以上の周期の緩急、例えば８０秒の周期の緩急を行う場合について説明する。通常の時計モードにおいては８０秒毎に緩急付分周回路１１４を制御して論理緩急を行う。この緩急量は１÷３２７６８Ｈｚ÷８０秒／回×６０秒×６０分×２４時間＝０．０３３秒／日である。但し、８０秒周期の論理緩急はクオーツテスタのゲート時間を越える周期のため、このままでは正確に歩度を測定することができない。このため、歩度を測定する時は、０．０３３秒／日の緩急量をクオーツテスタで計測できる１０秒周期で表示する歩度測定モードを用いる。この歩度測定モード（図４に示すフローチャートのステップＳ１０３、及びステップＳ１０４）において、各回路は次に説明する動作を実行する。
すなわち、ＣＰＵ１０４は、高速発振回路１１７を起動し、水晶発振周波数（本実施形態では３２ｋＨｚ）よりも高いクロック信号を出力させる。分周回路１１８（第４の分周部）は、高速発振回路１１７から入力されたクロック信号を分周し、分周したクロック信号（所定の周波数、本実施形態では５００ｋＨｚの周波数のクロック信号）を表示クロック生成回路１２１へ出力する。表示クロック生成回路１２１は、入力される３つのクロック信号を合成して、合成したクロック信号（歩度測定パルス）を、表示駆動回路１２２へ出力する。ここで、３つのクロック信号とは、分周回路１１６（第２の分周部）から入力される１／１０Ｈｚのクロック信号、分周回路１１５から入力される３２Ｈｚのクロック信号、分周回路１１８から入力される５００ｋＨｚのクロック信号である。なお、分周回路１１５から入力される３２Ｈｚのクロック信号は、上述の通り、緩急付分周回路１１４（緩急付分周部）が分周及び緩急を行ったクロック信号を更に分周したクロック信号である。
【００４９】
ＣＰＵ１０４は、表示駆動回路１２２に対して、歩度測定用のＬＣＤ駆動信号によるＬＣＤ１２３の駆動を行う、歩度測定モードの制御を行う。つまり、表示駆動回路１２２は、表示クロック生成回路１２１が生成するクロック信号を用いて、ＬＣＤ１２３の全画素に対して電圧の印加と電圧の印加の停止とを繰り返し、表示駆動回路１２２は、歩度測定モードの表示を行う。ここで、ＬＣＤ１２３は、複数の共通電極（ＣＯＭ電極）に接続される共通配線（ＣＯＭ配線）と、複数の駆動電極（ＳＥＧ電極）に接続される駆動配線（ＳＥＧ配線）と、これらの配線の交点に配置される液晶素子を有する。歩度測定モードにおいて、ＣＰＵ１０４は、表示駆動回路１２２を制御して、複数のＣＯＭ電極にＶＳＳ電位（接地電位）を印加する。また、ＣＰＵ１０４は、表示駆動回路１２２を制御して、複数のＳＥＧ電極全てに共通の電位となるＳＥＧ信号を印加する。
【００５０】
図９は、８０秒周期の緩急を１０秒周期で表示する歩度測定モードを説明するための説明図である。図９において、符号９Ａを付した図９Ａは、分周回路１１５が出力する３２Ｈｚのクロック信号を示す。符号９Ｂを付した図９Ｂは、本実施形態に係る論理緩急を行った場合のＳＥＧ信号を示す。符号９Ｃを付した図９Ｃは、分周回路１１８が出力する５００ｋＨｚのクロック信号を示す。
表示クロック生成回路１２１は、１／１０Ｈｚ（１０ｓ（秒））のクロック信号がＨレベルである期間のうち、すなわち、１０秒周期の最初の期間において、ＳＥＧ信号がＬレベルに立ち下がるクロック信号を生成する。つまり、表示クロック生成回路１２１は、１０秒周期の最初の期間において、３１．２５ｍｓ（ミリ秒）の終了、すなわち、３２Ｈｚのクロック信号の立ち下がりにおいて、ＳＥＧ信号がＬレベルに立ち下がるクロック信号を生成する。
また、表示クロック生成回路１２１は、１／１０Ｈｚのクロック信号が次にＨレベルとなる時刻に対して５００ｋＨｚのクロック信号の周期の整数倍だけ先行する時刻においてＳＥＧ信号がＨレベルに立ち上がるクロック信号を生成する。つまり、表示クロック生成回路１２１は、次の１０秒周期の最初に３２Ｈｚのクロック信号が立ち下がる時刻に対して５００ｋＨｚのクロック信号の周期の整数倍だけ先行する時刻において、ＳＥＧ信号がＨレベルに立ち上がるクロック信号を生成する。
【００５１】
すなわち、図９に示す例では、１０秒毎に４μ秒（＝２／５００ｋＨｚ）の緩急量を表示することができるので、その精度は、４μ秒÷１０秒／回×６０秒×６０分×２４時間＝０．０３５秒／日となる。換言すれば、デジタル時計１では、０．０３５秒／日（０．４ｐｐｍ）の精度でクオーツテスタによる歩度測定を行うことができる。なお、図９に示す例では、３２ｋＨｚのクロック信号を早める場合についての例であるが、遅らせる場合についても表示クロック生成回路１２１は同様の処理を行う。
【００５２】
ところで、８０秒に１回３２ｋＨｚの１周期分のクロック信号を早めるまたは遅らせるには、８０秒周期に変化させる緩急時間は、実際には、１／３２７６８＝３０．５μ秒である。これを、クオーツテスタ２のゲート時間である１０秒以内に収めるには、１０秒毎に、３２Ｈｚのクロック信号の立ち上がりを３．８１μ秒（＝３０．５μ秒／８）早めるまたは遅らせる必要がある。
図１０は、表示クロック生成回路１２１の動作を補足説明するための図である。図１０では、５００ｋＨｚのクロック信号を用いた場合の、１０秒周期毎に必要となる５００ｋＨｚのクロック信号のパルス数と、３．８１μ秒との誤差を示している。なお、１０秒周期毎に必要となる５００ｋＨｚのクロック信号のパルス数は、真の（本来付与すべき）緩急量Ｔに対して（Ｔ／２＋０．５）を整数化したｉｎｔ（Ｔ／２＋０．５）で表される。また、本実施形態では、５００ｋＨｚのクロック信号（周期２μ秒）を用いるので、実際の緩急量Ｔ’は、２μ秒の整数倍となる。図１０においては、実際の緩急量Ｔ’と真の緩急量Ｔとの差を、「誤差」として示している。
図１０に示すように、表示クロック生成回路１２１は、誤差が多くなる歩度測定パルスの６回目、１７回目、２７回目に、５００ｋＨｚのクロック信号を、他の時に比べて１クロック少ない１クロック用いる。つまり、表示駆動回路１２１へのクロック信号（歩度測定パルス）の合成に用いる５００ｋＨｚのクロック信号のパルス数を、真の緩急量Ｔ（３．８１μ秒×歩度測定パルス）に対する誤差に応じて変化させている。
【００５３】
次に、本実施形態の効果について説明する。図１１は、８０秒周期の緩急（０．０３３秒／日）を１０秒周期で表示する歩度測定モードにおける効果を説明するための説明図である。図１１は、従来において０．０３３秒／日の緩急を通常のＬＣＤフレーム周波数３２Ｈｚを用いて行う場合についてのタイミングチャートを示し、図９に示すタイミングチャートに対応している。図１１において、符号１１Ａを付した図１１Ａは、ＣＯＭ電極に印加するＣＯＭ信号を示す。符号１１Ｂを付した図１１Ｂ、及び符号１１Ｃを付した図１１Ｃは、ＳＥＧ信号を示す。
従来において０．０３３秒／日の緩急を行う場合、図１１Ｂに示すように、１０秒毎に３．８１μ秒（＝３０．５μ秒／８）分、ＳＥＧ信号を早める必要がある。このため、３２Ｈｚのクロック信号の立ち上がり、及び立ち下がりを、図１１Ｃに示すように、５．９６ｎ秒ずつ前にずらす必要がある。つまり、従来においては、３２Ｈｚのクロック信号の立ち上がり、及び立ち下がりを５．９６ｎ（ナノ）秒ずつ前にずらすため、合成に用いる高速クロック信号として、１６７ＭＨｚの高速クロック信号が必要となる。
【００５４】
これに対し、本実施形態では、上述したように、同じ０．０３３秒／日の論理緩急を行うに際して、５００ｋＨｚの高速クロック信号を用いており、表示クロック生成回路１２１が歩度測定パルス生成の際に用いる高速クロック信号を、従来に比べて低い周波数にすることができる。そのため、高速クロック信号を生成する高速発振回路１１７、及び分周回路１１８の消費電流を低減できる。つまり、本実施形態では、高い精度でクロック信号の緩急を行うデジタル時計１（電子機器）を提供できるとともに、低消費電流で論理緩急を行うことができるデジタル時計１を提供できる。なお、図９に示すように、ＳＥＧ信号出力時の前後のみ、５００ｋＨｚの高速クロック信号を間欠動作させることで、更に低消費電流化を図っている。
【００５５】
なお、上述した実施形態におけるデジタル時計１の一部をコンピュータで実現するようにしても良い。その場合、この制御機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現しても良い。なお、ここでいう「コンピュータシステム」とは、デジタル時計１に内蔵されたコンピュータシステムであって、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでも良い。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
また、上述した実施形態におけるデジタル時計１の一部、または全部を、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路として実現しても良い。デジタル時計１の各機能ブロックは個別にプロセッサ化してもよいし、一部、または全部を集積してプロセッサ化しても良い。また、集積回路化の手法はＬＳＩに限らず専用回路、または汎用プロセッサで実現しても良い。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いても良い。
【００５６】
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
【符号の説明】
【００５７】
１・・・デジタル時計、２・・・クオーツテスタ、２１・・・デジタルセンサ部、２２・・・アナログセンサ部、１０１・・・入力回路、１０２・・・ＲＯＭ、１０３・・・ＲＡＭ、１０４・・・ＣＰＵ、１１・・・クロック生成回路、１２・・・表示部、１１１・・・緩急設定回路、１１２・・・緩急周期選択回路、１１３・・・水晶発振回路、１１４・・・緩急付分周回路、１１５・・・分周回路、１１６・・・分周回路、１１７・・・高速発振回路、１１８・・・分周回路（第４の分周部）、１２１・・・表示クロック生成回路、１２２・・・表示駆動回路、１２３・・・ＬＣＤ、１１６１・・・１／２分周回路（クロック信号出力部）、１１６２・・・１／５分周回路（第１の分周部）、１１６３〜１１６５・・・１／２分周回路（第２の分周部）、１１６６・・・１／２分周回路（第３の分周部）、１１６７・・・スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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