(57)【要約】【課題】ライト動作時における消費電力を低減する。【解決手段】外部クロック信号ＣＫを分周することによって互いに位相の異なる複数の分周クロック信号ＣＬＫ０〜ＣＬＫｎを生成する分周回路１００と、分周クロック信号ＣＬＫ０〜ＣＬＫｎを逓倍することによって内部クロック信号ＣＬＫＤＱを生成する逓倍回路２００と、データ入出力回路３００とを備える。データ入出力回路３００は、リード動作時においてはパラレルに供給される複数のリードデータを内部クロック信号ＣＬＫＤＱに同期してシリアルに出力し、ライト動作時においてはシリアルに供給される複数のライトデータを分周クロック信号ＣＬＫ０に同期してパラレルに出力する。これにより、ライト動作時においては位相の異なる複数の分周クロック信号ＣＬＫ０〜ＣＬＫｎの全部を伝送する必要がないことから、ライト動作時における消費電力が削減される。【選択図】図１
2013125561.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を分周することによって互いに位相の異なる複数の第２のクロック信号を生成する分周回路と、
前記複数の第２のクロック信号を逓倍することによって第３のクロック信号を生成する逓倍回路と、
データ入出力端子と、
複数のデータバスと、
前記データ入出力端子と前記複数のデータバスとの間に接続されたデータ入出力回路と、を備え、
前記データ入出力回路は、
前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第３のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、
前記データ入出力端子を介してシリアルに供給される複数のライトデータを前記複数の第２のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力するデータ入力回路と、を含むことを特徴とする半導体装置。
【請求項２】
データストローブ信号が供給されるデータストローブ端子をさらに備え、
前記データ入力回路は、
前記データストローブ信号に同期して、シリアルな前記複数のライトデータをパラレルに変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記複数の第２のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力する同期回路と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分周回路は、外部から供給されるコマンド信号がリード動作を示している場合には前記第１のクロック信号を分周することによって前記複数の第２のクロック信号を生成し、前記コマンド信号がライト動作を示している場合には前記第１のクロック信号を分周することによって前記複数の第２のクロック信号のいずれか一つを生成し、残りを生成しないことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記データストローブ信号の周波数は、前記第３のクロック信号の周波数と等しいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
クロック端子と、
前記クロック端子に供給される外部クロック信号に基づいて前記第１のクロック信号を生成するクロック入力回路と、をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記クロック端子は、前記半導体装置の第１の辺に沿った第１のパッド領域に配置され、
前記データ入出力端子は、前記半導体装置の前記第１の辺とは異なる第２の辺に沿った第２のパッド領域に配置される、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記分周回路は、前記第１のパッド領域に沿った第１の周辺回路領域に配置され、
前記逓倍回路及び前記データ入出力回路は、前記第２のパッド領域に沿った第２の周辺回路領域に配置される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２の周辺回路領域に挟まれたメモリセルアレイ領域に配置され、前記複数のデータバスに接続されたメモリアレイをさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１乃至第３のクロック信号は、前記外部クロック信号に対して位相制御されていないことを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第１のクロック信号に基づき、前記第１のクロック信号よりも周波数の低い第２のクロック信号を生成する分周回路と、
複数のデータバスと、
複数のライトデータがシリアルに供給されるデータ入出力端子と、
データストローブ信号が供給されるデータストローブ端子と、
前記データ入出力端子を介して供給されるシリアルな前記複数のライトデータを、前記データストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記第２のクロック信号に同期して前記複数のデータバスにパラレルに出力する同期回路と、を備えることを特徴とする半導体装置。
【請求項１１】
前記複数のデータバスはｎビットのバス幅を有しており、
前記シリアルパラレル変換回路は、シリアルなｎビットのライトデータを前記データストローブ信号に同期してパラレルなｎビットのライトデータに変換し、
前記同期回路は、前記シリアルパラレル変換回路によってパラレルに変換された前記ｎビットのライトデータを前記第２のクロック信号に同期してｎビットのバス幅を有する前記複数のデータバスにパラレルに出力する、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記分周回路は、ライト動作時においては前記第１のクロック信号を分周することによって前記第２のクロック信号を生成し、リード動作時においては前記第１のクロック信号を分周することによって互いに位相の異なる複数の第２のクロック信号を生成することを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記複数の第２のクロック信号を逓倍することによって第３のクロック信号を生成する逓倍回路と、
前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第３のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、シリアルに供給される複数のライトデータを複数のデータバスにパラレルに出力するデータ入力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体記憶装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリコントローラとの間で高速なデータ転送を正確に実行すべく、ＤＬＬ（Delay Locked Loop）回路を備えていることが一般的である。ＤＬＬ回路は、メモリコントローラから供給される外部クロック信号に対して位相制御された内部クロック信号を生成する回路であり、位相制御された内部クロック信号に同期してリードデータの出力を行うことによって、高速なデータ転送を正確に実行することが可能となる。
【０００３】
しかしながら、ＤＬＬ回路は消費電力が比較的大きい回路ブロックであることから、モバイル用途など特に低消費電力が求められる半導体記憶装置においては、ＤＬＬ回路が備えられないことがある。この種の半導体記憶装置においては、位相制御されていない内部クロック信号を用いてパラレルシリアル変換されたリードデータが、位相制御されることなく外部に出力される。ライト動作時においても、データストローブ信号に同期して入力されたライトデータが、位相制御されていない内部クロック信号を用いてシリアルパラレル変換される（特許文献１参照）。
【０００４】
このようなパラレルシリアル変換やシリアルパラレル変換は、外部クロック信号を分周することによって生成された互いに位相の異なる複数の分周クロック信号が用いられる。具体的には、これら複数の分周クロック信号を逓倍回路によって合成することによって、外部クロック信号と同じ周波数を有する内部クロック信号を再生し、再生された内部クロック信号を用いてパラレルシリアル変換やシリアルパラレル変換が行われる。分周回路や逓倍回路の一例については特許文献２に記載されている。このような分周及び逓倍を行う理由は、配線距離の長いクロック配線を介して高周波の内部クロック信号を伝送すると、クロック配線が有する寄生容量成分によって内部クロック信号の信号品質が低下するからである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０８３００号公報
【特許文献２】特開２０００−２７８１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、配線距離の長いクロック配線を介して複数の分周クロック信号を伝送するためには、駆動能力の高い複数のドライバを動作させる必要があるため、比較的大きな消費電力が発生する。このため、分周クロック信号の伝送をできる限り少なくすることによって消費電力を低減することが望まれる。このような要望は、ＤＲＡＭのような半導体記憶装置に限らず、複数の分周クロック信号を逓倍することによって内部クロック信号を再生し、再生された内部クロック信号を用いてデータの入出力を行う全ての半導体装置における要望である。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１のクロック信号を分周することによって互いに位相の異なる複数の第２のクロック信号を生成する分周回路と、前記複数の第２のクロック信号を逓倍することによって第３のクロック信号を生成する逓倍回路と、データ入出力端子と、複数のデータバスと、前記データ入出力端子と前記複数のデータバスとの間に接続されたデータ入出力回路と、を備え、前記データ入出力回路は、前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第３のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、前記データ入出力端子を介してシリアルに供給される複数のライトデータを前記複数の第２のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力するデータ入力回路と、を含むことを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１のクロック信号に基づき、前記第１のクロック信号よりも周波数の低い第２のクロック信号を生成する分周回路と、複数のデータバスと、複数のライトデータがシリアルに供給されるデータ入出力端子と、データストローブ信号が供給されるデータストローブ端子と、前記データ入出力端子を介して供給されるシリアルな前記複数のライトデータを、前記データストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記第２のクロック信号に同期して前記複数のデータバスにパラレルに出力する同期回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ライト動作時においては位相の異なる複数の第２のクロック信号の全部を伝送する必要がないことから、ライト動作時における消費電力を削減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例による半導体装置を示すブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図３】クロック入力回路２１の回路図である。
【図４】データ入出力回路３００の主要部の回路構成を示すブロック図である。
【図５】内部データストローブ信号生成回路８１の回路図である。
【図６】半導体装置１０のレイアウトを説明するための平面図である。
【図７】分周回路１００の構成を示すブロック図である。
【図８】クロック生成回路１１０の回路図である。
【図９】クロック生成回路１２０の回路図である。
【図１０】クロック制御回路１３０の回路図である。
【図１１】クロック制御回路１４０の回路図である。
【図１２】逓倍回路２００の回路図である。
【図１３】入力バッファ３１１及びシリアルパラレル変換回路３１２の回路図である。
【図１４】同期回路３１３の回路図である。
【図１５】半導体装置１０のライト動作を説明するためのタイミング図である。
【図１６】本発明者が発明に至る過程で考えたプロトタイプによるシリアルパラレル変換回路３１２ｘの回路図である。
【図１７】本発明者が発明に至る過程で考えたプロトタイプによる同期回路３１３ｘの回路図である。
【図１８】図１６及び図１７に示した回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１１】
本発明の実施例の一つは以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明の一実施例による半導体装置は、外部クロック信号と同じ周波数を有する内部クロック信号を分周することによって、互いに位相の異なる複数の分周クロックを生成する分周回路と、複数の分周クロック信号を逓倍することによって外部クロック信号と同じ周波数を有する内部クロック信号を再生する逓倍回路とを備え、リード動作時においては再生された内部クロック信号に同期してパラレルなリードデータをシリアル変換して外部に出力し、ライト動作時においてはシリアルに入力されるライトデータをストローブ信号に同期してパラレルに変換した後、複数の分周クロック信号のいずれかに同期して複数のデータバスに出力することを特徴とする。これにより、ライト動作時には複数の分周クロック信号を用いる必要が無くなることから、ライト動作時における消費電力を低減することが可能となる。
【００１２】
図１は、本発明の一実施例による半導体装置を示すブロック図である。
【００１３】
図１に示す半導体装置は、外部クロック信号ＣＫを分周することによって互いに位相が異なる複数の分周クロック信号ＣＬＫ０〜ＣＬＫｎを生成する分周回路１００と、複数の分周クロック信号ＣＬＫ０〜ＣＬＫｎを逓倍することによって内部クロック信号ＣＬＫＤＱを生成する逓倍回路２００とを備える。逓倍回路２００によって生成される内部クロック信号ＣＬＫＤＱは、データ入出力回路３００に供給される。データ入出力回路３００には、データ入力回路３１０とデータ出力回路３２０が含まれている。
【００１４】
データ入力回路３１０は、シリアルに入力される複数のライトデータＤＱを内部データストローブ信号ＩＤＱＳに同期してパラレルに変換した後、内部クロック信号ＣＬＫＤＱに同期してデータバスＢＵＳ０〜ＢＵＳｎにパラレルに出力する。内部データストローブ信号ＩＤＱＳは、外部から供給される外部ストローブ信号ＤＱＳに基づき、ストローブ回路８０によって生成される内部信号である。また、データ出力回路３２０は、データバスＢＵＳ０〜ＢＵＳｎを介してメモリセルアレイ７０から供給されるパラレルなリードデータＤＱをシリアル変換し、データ入出力端子を介して外部に出力する。リードデータＤＱを出力する際には、これに同期してストローブ回路８０から外部ストローブ信号ＤＱＳが出力される。
【００１５】
リード動作及びライト動作は、コマンドデコーダ３２に供給されるコマンド信号ＣＭＤに基づいて実行される。コマンドデコーダ３２は、コマンド信号ＣＭＤがリード動作を示している場合には分周回路１００を第１の動作状態とし、これにより互いに位相が異なる複数の分周クロック信号ＣＬＫ０〜ＣＬＫｎが生成される。これに対し、コマンド信号ＣＭＤがライト動作を示している場合には分周回路１００を第２の動作状態とし、これによりいずれか一つの分周クロック信号ＣＬＫ０のみが生成される。つまり、他の分周クロック信号ＣＬＫ１〜ＣＬＫｎは生成されず、所定の論理レベルに固定される。
【００１６】
その結果、逓倍回路２００から出力される内部クロック信号ＣＬＫＤＱの周波数は、リード動作時においては外部クロック信号ＣＫの周波数と一致し、ライト動作時においては外部クロック信号ＣＫの周波数よりも低くなる。このことは、ライト動作時においては、生成された一つの分周クロック信号ＣＬＫ０がデータ入力回路３１０に直接供給されることと等価である。
【００１７】
このように、ライト動作時においてはいずれか一つの分周クロック信号ＣＬＫ０しか生成されず、他の分周クロック信号ＣＬＫ１〜ＣＬＫｎは生成されない。しかしながら、シリアルに入力された複数のライトデータＤＱは既に内部データストローブ信号ＩＤＱＳに同期してパラレルに変換されているため、データバスＢＵＳ０〜ＢＵＳｎへの出力タイミングを規定する内部クロック信号は１種類のみで足りる。この点に着目し、本実施例においては、ライト動作時において分周クロック信号ＣＬＫ０のみを生成し、これを逓倍回路２００に供給している。これにより、本実施例による半導体装置によれば、ライト動作時における消費電力を低減することが可能となる。
【００１８】
特に、分周回路１００と逓倍回路２００のレイアウトがチップ上において大きく離れている場合には、分周回路１００と逓倍回路２００とを接続するクロック配線の配線距離が非常に長くなる。この場合、分周クロック信号ＣＬＫ０〜ＣＬＫｎを出力するためのドライバには大きな駆動能力が求められ、したがって動作に伴う消費電力も大きい。しかしながら、本実施例による半導体装置によれば、ライト動作時において伝送されるのは分周クロック信号ＣＬＫ０のみであることから、消費電力を低減することが可能となる。
【００１９】
図２は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００２０】
本実施形態による半導体装置１０はＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンドアドレス端子１２ａ、チップ選択端子１２ｂ、クロックイネーブル端子１２ｃ、データ入出力端子１４及びデータストローブ端子１５ａ，１５ｂを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００２１】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＢが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に供給される。本明細書において信号名の末尾に「Ｂ」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。
【００２２】
図３は、クロック入力回路２１の回路図である。
【００２３】
図３に示すように、クロック入力回路２１は、外部クロック信号ＣＫ，ＣＫＢを受ける一対のレシーバ回路２１ａ，２１ｂと、レシーバ回路２１ａ，２１ｂの出力をそれぞれ受けるインバータ回路２１ｃ，２１ｄとを含んでおり、インバータ回路２１ｃ，２１ｄの出力がそれぞれ内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦとして用いられる。レシーバ回路２１ａについては、非反転入力ノード（＋）に外部クロック信号ＣＫが供給され、反転入力ノード（−）に外部クロック信号ＣＫＢが供給されるのに対し、レシーバ回路２１ｂについては、非反転入力ノード（＋）に外部クロック信号ＣＫＢが供給され、反転入力ノード（−）に外部クロック信号ＣＫが供給される。これにより、内部クロック信号ＰＣＬＫＲの波形は、外部クロック信号ＣＫの波形と実質的に一致し、内部クロック信号ＰＣＬＫＦの波形は、外部クロック信号ＣＫＢの波形と実質的に一致する。このため、本発明においては、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦと外部クロック信号ＣＫ，ＣＫＢを同一視することが可能である。また、本発明においては、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを「第１のクロック信号」と呼ぶことがある。
【００２４】
図２に戻って、クロック入力回路２１の出力である内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦは、タイミング発生回路２２及び分周回路１００に供給される。タイミング発生回路２２は各種の内部クロックＩＣＬＫを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路１００は、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを分周することによって、互いに位相の異なる４相の分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆを生成する。分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆの周波数は、外部クロック信号ＣＫの周波数の１／２であり、互いに内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦの１／２クロックサイクルずつ位相がずれている。分周回路１００の具体的な回路構成については後述する。本発明においては、分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆを「第２のクロック信号」と呼ぶことがある。本実施形態においては分周回路１００を用いて４相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。例えば、分周回路１００を用いて８相の分周クロック信号を生成しても構わない。分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆは、逓倍回路２００に供給される。
【００２５】
逓倍回路２００は、分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆを逓倍することによって内部クロック信号ＣＬＫＤＱを生成する回路である。逓倍回路２００によって生成される内部クロック信号ＣＬＫＤＱの周波数は、外部クロック信号ＣＫの周波数と同一である。つまり逓倍回路２００は、分周回路１００によって周波数が外部クロック信号ＣＫの１／２とされた分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆを逓倍することによって、周波数が外部クロック信号ＣＫと同一である内部クロック信号ＣＬＫＤＱを再生する役割を果たす。内部クロック信号ＣＬＫＤＱはデータ入出力回路３００に供給される。本発明においては、内部クロック信号ＣＬＫＤＱを「第３のクロック信号」と呼ぶことがある。
【００２６】
コマンドアドレス端子１２ａは、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤを構成するコマンドアドレス信号ＣＡ０〜ＣＡ９が供給される端子である。また、チップ選択端子１２ｂはチップ選択信号ＣＳが供給される端子であり、クロックイネーブル端子１２ｃはクロックイネーブル信号ＣＫＥが供給される端子である。これらの信号は、コマンドアドレス入力回路３１に供給される。コマンドアドレス入力回路３１に供給されたこれらの信号のうち、コマンド信号ＣＭＤ、チップ選択信号ＣＳ及びクロックイネーブル信号ＣＫＥはコマンドデコーダ３２に供給され、アドレス信号ＡＤＤはアドレスラッチ回路４２に供給される。
【００２７】
コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リードライト制御回路５３及びモードレジスタ５４に供給される。図２に示すように、内部コマンドＩＣＭＤに含まれるイネーブル信号ＣＬＫＥＮ及びライト信号ＷＲは、分周回路１００に供給される。イネーブル信号ＣＬＫＥＮは、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合に活性化される。また、ライト信号ＷＲは、コマンド信号ＣＭＤがライトコマンドを示している場合に活性化される。
【００２８】
アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給され、これによってモードレジスタ５４の内容が更新される。
【００２９】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３に含まれる対応するセンスアンプＳＡに接続されている。
【００３０】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンス回路６３によって増幅されたリードデータをさらに増幅し、これをデータバスＢＵＳを介してデータ入出力回路３００に供給する。一方、ライト動作時においては、データバスＢＵＳを介してデータ入出力回路３００から供給されるライトデータを増幅し、これをセンス回路６３に供給する。データバスＢＵＳは、複数ビットのリードデータ及びライトデータをパラレルに伝送するバスである。データアンプ６４及びデータ入出力回路３００の動作は、リードライト制御回路５３によって制御される。
【００３１】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路３００に接続されている。データ入出力回路３００にはデータ入力回路３１０及びデータ出力回路３２０が含まれている。
【００３２】
図４は、データ入出力回路３００の主要部の回路構成を示すブロック図である。
【００３３】
図４に示すように、データ入出力回路３００に含まれるデータ入力回路３１０は、入力バッファ３１１、シリアルパラレル変換回路３１２及び同期回路３１３を含んでいる。入力バッファ３１１は、データ入出力端子１４を介して供給されるライトデータＤＱを受ける回路であり、その出力信号はシリアルパラレル変換回路３１２に供給される。シリアルパラレル変換回路３１２は、入力バッファ３１１から供給されるシリアルなライトデータＤＱを受け、内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢに同期してこれをパラレルに変換する。パラレルに変換されたライトデータＤＱは、同期回路３１３に供給される。同期回路３１３は、パラレルなライトデータＤＱを内部クロック信号ＣＬＫＤＱに同期してデータバスＢＵＳに出力する回路である。特に限定されるものではないが、本例ではデータバスＢＵＳが４本のデータバスＢＵＳ０〜ＢＵＳ３によって構成されている。したがって、データ入力回路３１０は、シリアルに入力される４ビットのライトデータＤＱを、４本のデータバスＢＵＳ０〜ＢＵＳ３にパラレルに出力する役割を果たす。シリアルパラレル変換回路３１２及び同期回路３１３の詳細な回路構成については後述する。
【００３４】
データ入出力回路３００に含まれるデータ出力回路３２０は、パラレルシリアル変換回路３２１及び出力バッファ３２２を含んでいる。パラレルシリアル変換回路３２１は、データバスＢＵＳを介してパラレルに供給されるリードデータＤＱを、内部クロック信号ＣＬＫＤＱに同期してシリアルに変換する回路である。シリアルに変換されたリードデータＤＱは、出力バッファ３２２に供給される。出力バッファ３２２は、シリアルなリードデータＤＱを受け、これをデータ入出力端子１４から外部に出力する。したがって、本例では、４本のデータバスＢＵＳ０〜ＢＵＳ３を介してパラレルに供給されるリードデータＤＱは、データ入出力端子１４を介してシリアルに出力される。
【００３５】
図２に戻って、データストローブ端子１５ａ，１５ｂは、それぞれ外部データストローブ信号ＤＱＳ，ＤＱＳＢの入出力を行うための端子であり、ストローブ回路８０に接続されている。図２に示すように、ストローブ回路８０には内部データストローブ信号生成回路８１が含まれている。
【００３６】
図５は、内部データストローブ信号生成回路８１の回路図である。
【００３７】
図５に示すように、内部データストローブ信号生成回路８１は、図３に示したクロック入力回路２１と同様の回路構成を有している。すなわち、内部データストローブ信号生成回路８１は、外部データストローブ信号ＤＱＳ，ＤＱＳＢを受ける一対のレシーバ回路８１ａ，８１ｂと、レシーバ回路８１ａ，８１ｂの出力をそれぞれ受けるインバータ回路８１ｃ，８１ｄとを含んでおり、インバータ回路８１ｃ，８１ｄの出力がそれぞれ内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢとして用いられる。レシーバ回路８１ａについては、非反転入力ノード（＋）に外部データストローブ信号ＤＱＳが供給され、反転入力ノード（−）に外部データストローブ信号ＤＱＳＢが供給されるのに対し、レシーバ回路８１ｂについては、非反転入力ノード（＋）に外部データストローブ信号ＤＱＳＢが供給され、反転入力ノード（−）に外部データストローブ信号ＤＱＳが供給される。これにより、内部データストローブ信号ＩＤＱＳの波形は、外部データストローブ信号ＤＱＳの波形と実質的に一致し、内部データストローブ信号ＩＤＱＳＢの波形は、外部データストローブ信号ＤＱＳＢの波形と実質的に一致する。このため、本発明においては、内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢと外部データストローブ信号ＤＱＳ，ＤＱＳＢを同一視することが可能である。後述する図１５に示すとおり、外部データストローブ信号ＤＱＳ，ＤＱＳＢ、内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢ、外部クロック信号ＣＫ，ＣＫＢ、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦ，ＣＬＫＤＱの周波数は、互いに等しい。
【００３８】
図６は、本実施形態による半導体装置１０のレイアウトを説明するための平面図である。
【００３９】
図６に示すように、本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されている。シリコンチップＣＰの主面は四角形であり、互いに平行な第１及び第２の辺Ｌ１，Ｌ２と、これらの辺Ｌ１，Ｌ２と直交し互いに平行な第３及び第４の辺Ｌ３，Ｌ４とを有している。本実施形態による半導体装置１０は、第１の辺Ｌ１に沿って設けられた第１のパッド領域Ｐ１と、第２の辺Ｌ２に沿って設けられた第２のパッド領域Ｐ２とを有している。第３及び第４の辺Ｌ３，Ｌ４に沿ったパッド領域は設けられていない。第１及び第２のパッド領域Ｐ１，Ｐ２は、複数の外部端子が配列される領域である。第１のパッド領域Ｐ１には、クロック端子１１ａ，１１ｂ、コマンドアドレス端子１２ａ、チップ選択端子１２ｂ及びクロックイネーブル端子１２ｃなどが配置される。また、第２のパッド領域Ｐ２には、データ入出力端子１４及びデータストローブ端子１５ａ，１５ｂなどが配置される。
【００４０】
また、本実施形態による半導体装置１０は、第１のパッド領域Ｐ１に沿った第１の周辺回路領域Ｃ１と、第２のパッド領域Ｐ２に沿った第２の周辺回路領域Ｃ２と、第１及び第２の周辺回路領域Ｃ１，Ｃ２に挟まれたメモリセルアレイ領域ＭＡを有している。第１の周辺回路領域Ｃ１には、第１のパッド領域Ｐ１に含まれる外部端子に関連する周辺回路が配置され、第２の周辺回路領域Ｃ２には、第２のパッド領域Ｐ２に含まれる外部端子に関連する周辺回路が配置される。例えば、第１の周辺回路領域Ｃ１にはクロック入力回路２１や分周回路１００などが配置され、第２の周辺回路領域Ｃ２には逓倍回路２００やデータ入出力回路３００などが配置される。
【００４１】
このようなレイアウトのため、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを第２の周辺回路領域Ｃ２に直接供給すると、距離の長いクロック配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このような問題は、クロック配線の途中にいくつかの中継バッファを介在させれば解消するが、この場合には、中継バッファによって内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦに電源ノイズが重畳するという問題が生じる。このため、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを分周回路１００によって分周し、これにより生成された分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆをクロック配線ＬＩＮＥを介して第２の周辺回路領域Ｃ２に伝送している。伝送された分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆは、第２の周辺回路領域Ｃ２に配置された逓倍回路２００によって逓倍され、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦと同じ周波数を有する内部クロック信号ＣＬＫＤＱとして再生される。かかる構成により、クロック配線ＬＩＮＥの配線距離が非常に長いにもかかわらず、データ入出力回路３００にて使用する内部クロック信号ＣＬＫＤＱの信号品質を高められている。
【００４２】
図７は、分周回路１００の構成を示すブロック図である。図７に示すように、分周回路１００はクロック生成回路１１０，１２０と、クロック制御回路１３０，１４０とを含んでいる。以下、各回路ブロックについて詳細に説明する。
【００４３】
図８は、クロック生成回路１１０の回路図である。
【００４４】
図８に示すように、クロック生成回路１１０には３つのラッチ回路ＬＴ０〜ＬＴ２が含まれている。このうち、ラッチ回路ＬＴ０は、内部クロック信号ＰＣＬＫＲがローレベルである期間にイネーブル信号ＣＬＫＥＮを取り込み、取り込んだイネーブル信号ＣＬＫＥＮを内部クロック信号ＰＣＬＫＲがハイレベルである期間に亘って保持する回路である。イネーブル信号ＣＬＫＥＮは、図２に示したコマンドデコーダ３２から供給される信号である。ラッチ回路ＬＴ０にラッチされた信号は、ＮＡＮＤゲート回路Ｇ１及びトライステートインバータ回路Ｖ１を介してラッチ回路ＬＴ１に供給されるとともに、ＮＡＮＤゲート回路Ｇ２及びトライステートインバータ回路Ｖ２を介してラッチ回路ＬＴ２に供給される。ＮＡＮＤゲート回路Ｇ１，Ｇ２は、クロック選択信号ＣＬＫＳＥＬの論理レベルに基づき、いずれか一方が選択される。クロック選択信号ＣＬＫＳＥＬは、図７に示すクロック制御回路１３０から供給される信号である。
【００４５】
トライステートインバータ回路Ｖ１，Ｖ２は、いずれも内部クロック信号ＰＣＬＫＲがハイレベルである期間において活性化される。また、ラッチ回路ＬＴ１，ＬＴ２は、それぞれＮＡＮＤゲート回路Ｇ１，Ｇ２の出力信号を取り込み、取り込んだ出力信号を内部クロック信号ＰＣＬＫＲがローレベルである期間に亘って保持する。そして、ラッチ回路ＬＴ１にラッチされた信号は分周クロック信号ＣＬＫ１Ｒとして用いられ、ラッチ回路ＬＴ２にラッチされた信号は分周クロック信号ＣＬＫ０Ｒとして用いられる。
【００４６】
また、ラッチ回路ＬＴ０の出力信号と内部クロック信号ＰＣＬＫＲは、ＡＮＤゲート回路Ｇ３に供給される。ＡＮＤゲート回路Ｇ３の出力であるクロック制御信号ＣＬＫＲＰは、図７に示すようにクロック制御回路１３０に供給される。
【００４７】
図９は、クロック生成回路１２０の回路図である。
【００４８】
図９に示すように、クロック生成回路１２０は図８に示したクロック生成回路１１０と同様の回路構成を有している。具体的に説明すると、クロック生成回路１２０には３つのラッチ回路ＬＴ３〜ＬＴ５が含まれている。このうち、ラッチ回路ＬＴ３は、内部クロック信号ＰＣＬＫＦがローレベルである期間にイネーブル信号ＣＬＫＥＮＤを取り込み、取り込んだイネーブル信号ＣＬＫＥＮＤを内部クロック信号ＰＣＬＫＦがハイレベルである期間に亘って保持する回路である。イネーブル信号ＣＬＫＥＮＤは、図７に示すクロック制御回路１４０から供給される信号である。ラッチ回路ＬＴ３にラッチされた信号は、ＮＡＮＤゲート回路Ｇ４及びトライステートインバータ回路Ｖ４を介してラッチ回路ＬＴ４に供給されるとともに、ＮＡＮＤゲート回路Ｇ５及びトライステートインバータ回路Ｖ５を介してラッチ回路ＬＴ５に供給される。ＮＡＮＤゲート回路Ｇ４，Ｇ５は、クロック選択信号ＣＬＫＳＥＬＤの論理レベルに基づき、いずれか一方が選択される。クロック選択信号ＣＬＫＳＥＬＤは、図７に示すクロック制御回路１３０から供給される信号である。
【００４９】
トライステートインバータ回路Ｖ４，Ｖ５は、いずれも内部クロック信号ＰＣＬＫＦがハイレベルである期間において活性化される。また、ラッチ回路ＬＴ４，ＬＴ５は、それぞれＮＡＮＤゲート回路Ｇ４，Ｇ５の出力信号を取り込み、取り込んだ出力信号を内部クロック信号ＰＣＬＫＦがローレベルである期間に亘って保持する。そして、ラッチ回路ＬＴ４にラッチされた信号は分周クロック信号ＣＬＫ０Ｆとして用いられ、ラッチ回路ＬＴ５にラッチされた信号は分周クロック信号ＣＬＫ１Ｆとして用いられる。
【００５０】
また、ラッチ回路ＬＴ３の出力信号と内部クロック信号ＰＣＬＫＦは、ＡＮＤゲート回路Ｇ６に供給される。ＡＮＤゲート回路Ｇ６の出力であるクロック制御信号ＣＬＫＦＰは、図７に示すようにクロック制御回路１３０に供給される。
【００５１】
図１０は、クロック制御回路１３０の回路図である。
【００５２】
図１０に示すように、クロック制御回路１３０は、インバータ回路Ｖ６を介して循環接続されたラッチ回路ＬＴ６，ＬＴ７を備えている。ラッチ回路ＬＴ６，ＬＴ７の動作はクロック制御信号ＣＬＫＲＰに同期して行われる。したがって、ラッチ回路ＬＴ７からの出力信号は、クロック制御信号ＣＬＫＲＰの２クロックサイクルごとに反転する。ラッチ回路ＬＴ７からの出力信号は、ＮＡＮＤゲート回路Ｇ７を介し、クロック選択信号ＣＬＫＳＥＬとして用いられる。図１０に示すように、ＮＡＮＤゲート回路Ｇ７の他方の入力ノードには、反転されたライト信号ＷＲが供給されている。ライト信号ＷＲは図２に示したコマンドデコーダ３２から供給される信号であり、ライト動作時においてハイレベルに活性化する信号である。したがって、ライト動作時においてはクロック選択信号ＣＬＫＳＥＬの論理レベルはハイレベルに固定される。
【００５３】
また、ラッチ回路ＬＴ６の出力はラッチ回路ＬＴ８にも供給される。ラッチ回路ＬＴ８はクロック制御信号ＣＬＫＦＰに同期してラッチ動作を行う回路である。ラッチ回路ＬＴ８の出力信号は、クロック選択信号ＣＬＫＳＥＬＤとして用いられる。
【００５４】
図１１は、クロック制御回路１４０の回路図である。
【００５５】
図１１に示すように、クロック制御回路１４０はラッチ回路ＬＴ９を備えている。ラッチ回路ＬＴ９には、ＮＡＮＤゲート回路Ｇ８の出力信号が供給される。ＮＡＮＤゲート回路Ｇ８には、イネーブル信号ＣＬＫＥＮと反転されたライト信号ＷＲが供給される。したがって、ライト動作時においてはＮＡＮＤゲート回路Ｇ８の出力信号はハイレベルに固定される。ラッチ回路ＬＴ９の動作は内部クロック信号ＰＣＬＫＲに同期して行われ、その出力信号はイネーブル信号ＣＬＫＥＮＤとして用いられる。
【００５６】
かかる構成により、リード動作時、すなわちコマンドデコーダ３２から供給されるイネーブル信号ＣＬＫＥＮがハイレベル、ライト信号ＷＲがローレベルであれば、互いに位相の異なる分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆが生成されることになる。これに対し、ライト動作時、すなわちコマンドデコーダ３２から供給されるイネーブル信号ＣＬＫＥＮ及びライト信号ＷＲがいずれもハイレベルであれば、分周クロック信号ＣＬＫ１Ｒのみが生成されることになる。他の分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆについては生成されず、ハイレベルに固定される。
【００５７】
図１２は、逓倍回路２００の回路図である。
【００５８】
図１２に示すように、逓倍回路２００は、ＮＡＮＤゲート回路Ｇ１１〜Ｇ１３を備えている。ＮＡＮＤゲート回路Ｇ１１は、分周クロック信号ＣＬＫ０Ｒと反転された分周クロック信号ＣＬＫ０Ｆを受ける回路であり、その出力信号はＮＡＮＤゲート回路Ｇ１３の一方の入力ノードに供給される。また、ＮＡＮＤゲート回路Ｇ１２は、分周クロック信号ＣＬＫ１Ｒと反転された分周クロック信号ＣＬＫ１Ｆを受ける回路であり、その出力信号はＮＡＮＤゲート回路Ｇ１３の他方の入力ノードに供給される。そして、ＮＡＮＤゲート回路Ｇ１３の出力信号は、内部クロック信号ＣＬＫＤＱとして用いられる。
【００５９】
かかる構成により、互いに位相の異なる分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆが生成されている期間、つまりリード動作時においては、内部クロック信号ＣＬＫＤＱの波形は内部クロック信号ＰＣＬＫＲの波形と実質的に一致する。これに対し、分周クロック信号ＣＬＫ１Ｒのみが生成されている期間、つまりライト動作時においては、内部クロック信号ＣＬＫＤＱの波形は分周クロック信号ＣＬＫ１Ｒの波形と実質的に一致する。このことは、ライト動作時においては、分周クロック信号ＣＬＫ１Ｒと内部クロック信号ＣＬＫＤＱを同一視できることを意味する。
【００６０】
尚、本実施形態による半導体装置１０は、ＤＬＬ回路を持たない低消費電力型のＤＲＡＭである。このため、分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆや、内部クロック信号ＣＬＫＤＱは、外部クロック信号ＣＫ，ＣＫＢに対して位相制御されていない。仮にＤＬＬ回路を備えている場合には、内部クロック信号ＰＣＬＫＲ，ＰＣＬＫＦを分周し、さらに逓倍することによって内部クロック信号ＣＬＫＤＱを再生する必要性は少ない。
【００６１】
図１３は、データ入力回路３１０に含まれる入力バッファ３１１及びシリアルパラレル変換回路３１２の回路図である。
【００６２】
図１３に示すように、入力バッファ３１１は、非反転入力ノード（＋）にライトデータＤＱが供給され、反転入力ノード（−）に基準電位ＶＲＥＦが供給される差動回路からなる。入力バッファ３１１の出力信号は、タイミング調整用の遅延回路３１１ａを経由して、シリアルパラレル変換回路３１２に供給される。シリアルパラレル変換回路３１２は、直列接続されたラッチ回路ＬＴ１０〜ＬＴ１５と、同じく直列接続されたラッチ回路ＬＴ１６〜ＬＴ１９とを含んでいる。
【００６３】
これらラッチ回路ＬＴ１０〜ＬＴ１９のうち、ラッチ回路ＬＴ１０は、内部データストローブ信号ＩＤＱＳがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳがハイレベルである期間に亘って保持する。また、ラッチ回路ＬＴ１１は、内部データストローブ信号ＩＤＱＳがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳがローレベルである期間に亘って保持する。ラッチ回路ＬＴ１２，ＬＴ１４，ＬＴ１６，ＬＴ１８は、内部データストローブ信号ＩＤＱＳＢがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳＢがハイレベルである期間に亘って保持する。ラッチ回路ＬＴ１３，ＬＴ１５，ＬＴ１７，ＬＴ１９は、内部データストローブ信号ＩＤＱＳＢがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳＢがローレベルである期間に亘って保持する。そして、ラッチ回路ＬＴ１３，ＬＴ１５，ＬＴ１７，ＬＴ１９からそれぞれ出力信号ＤＱＲ１，ＤＱＲ０，ＤＱＦ１，ＤＱＦ０が取り出される。
【００６４】
かかる構成により、シリアルに入力される４ビットのライトデータＤＱを最初に入力されたビットから順にＤ１０〜Ｄ１３とすると、最初のビットＤ０が入力されてから２クロックサイクル後にシリアルパラレル変換回路３１２から出力される信号は、出力信号ＤＱＲ０がビットＤ１０に相当し、出力信号ＤＱＦ０がビットＤ１に相当し、出力信号ＤＱＲ１がビットＤ２に相当し、出力信号ＤＱＦ１がビットＤ３に相当することになる。つまり、２クロックサイクルで４：１のシリアルパラレル変換が行われることになる。かかる変換動作には内部データストローブ信号ＩＤＱＳ，ＩＤＱＳＢを用いており、他の内部クロック信号は使用していない。
【００６５】
図１４は、データ入力回路３１０に含まれる同期回路３１３の回路図である。
【００６６】
図１４に示すように、同期回路３１３は、シリアルパラレル変換回路３１２から供給される出力信号ＤＱＲ０，ＤＱＲ１，ＤＱＦ０，ＤＱＦ１のタイミングを調整するための遅延回路３１３ａ〜３１３ｄと、ラッチ回路ＬＴ２０〜ＬＴ２７を含んでいる。図１４においては、遅延回路３１３ａ〜３１３ｄによってタイミング調整された出力信号をそれぞれＤＱＲ０Ｄ，ＤＱＲ１Ｄ，ＤＱＦ０Ｄ，ＤＱＦ１Ｄと表記している。このうち、出力信号ＤＱＲ０Ｄはラッチ回路ＬＴ２０，ＬＴ２４からなる直列回路に供給され、出力信号ＤＱＲ１Ｄはラッチ回路ＬＴ２１，ＬＴ２５からなる直列回路に供給され、出力信号ＤＱＦ０Ｄはラッチ回路ＬＴ２２，ＬＴ２６からなる直列回路に供給され、出力信号ＤＱＦ１Ｄはラッチ回路ＬＴ２３，ＬＴ２７からなる直列回路に供給される。
【００６７】
ここで、ラッチ回路ＬＴ２０〜ＬＴ２３は、いずれも内部クロック信号ＣＬＫＤＱがローレベルである期間において入力信号を取り込み、取り込んだ入力信号を内部クロック信号ＣＬＫＤＱがハイレベルである期間に亘って保持する。また、ラッチ回路ＬＴ２４〜ＬＴ２７は、いずれも内部クロック信号ＣＬＫＤＱがハイレベルである期間において入力信号を取り込み、取り込んだ入力信号を内部クロック信号ＣＬＫＤＱがローレベルである期間に亘って保持する。ラッチ回路ＬＴ２４〜ＬＴ２７の出力信号は、それぞれ対応するデータバスＢＵＳ０〜ＢＵＳ３に供給される。
【００６８】
かかる構成により、内部クロック信号ＣＬＫＤＱがローレベルである期間においてシリアルパラレル変換回路３１２から供給されるパラレルな出力信号ＤＱＲ０，ＤＱＲ１，ＤＱＦ０，ＤＱＦ１は、ラッチ回路ＬＴ２０〜ＬＴ２３からラッチ回路ＬＴ２４〜ＬＴ２７に転送され、内部クロック信号ＣＬＫＤＱがハイレベルに変化すると、データバスＢＵＳ０〜ＢＵＳ３に出力される。
【００６９】
図１５は、本実施形態による半導体装置１０のライト動作を説明するためのタイミング図である。
【００７０】
図１５に示す例では、時刻ｔ０にライトコマンドＷＲＩＴＥが発行されている。本例ではライトレイテンシが３クロックサイクルに設定されており、したがって、時刻ｔ０から３クロックサイクルが経過した時刻ｔ３から外部データストローブ信号ＤＱＳ，ＤＱＳＢのクロックキングが開始され、４クロックサイクルが経過した時刻ｔ４からライトデータＤＱのバースト入力が開始されている。図１５に示すように、ライトデータＤＱは外部クロック信号ＣＫの立ち上がりエッジ及び立ち下がりエッジに同期して、ビットＤ１０〜Ｄ１３の順にバースト入力される。また、ライトデータＤＱの入力タイミングに同期して外部データストローブ信号ＤＱＳ，ＤＱＳＢも入力される。
【００７１】
より具体的には、外部データストローブ信号ＤＱＳの立ち上がりエッジに同期した時刻ｔ４においてビットＤ１０が入力され、外部データストローブ信号ＤＱＳＢの立ち上がりエッジに同期した時刻ｔ５においてビットＤ１１が入力され、外部データストローブ信号ＤＱＳの次の立ち上がりエッジに同期した時刻ｔ６においてビットＤ１２が入力され、外部データストローブ信号ＤＱＳＢの次の立ち上がりエッジに同期した時刻ｔ７においてビットＤ１３が入力される。
【００７２】
そして、時刻ｔ５には、シリアルパラレル変換回路３１２からビットＤ１０，Ｄ１１がそれぞれ出力信号ＤＱＲ１，ＤＱＦ１として出力される。また、時刻ｔ７には、シリアルパラレル変換回路３１２からビットＤ１０〜Ｄ１３がそれぞれ出力信号ＤＱＲ０，ＤＱＦ０，ＤＱＲ１，ＤＱＦ１が取り出される。このように、シリアルに入力された４ビットのライトデータであるビットＤ１０〜Ｄ１３は、外部データストローブ信号ＤＱＳ，ＤＱＳＢを用いてパラレルに変換される。
【００７３】
パラレルに変換された出力信号ＤＱＲ０，ＤＱＦ０，ＤＱＲ１，ＤＱＦ１は、同期回路３１３に入力され、内部クロック信号ＣＬＫＤＱの立ち上がりエッジに同期してデータバスＢＵＳ０〜ＢＵＳ３に出力される。その後、これらデータバスＢＵＳ０〜ＢＵＳ３上のライトデータは、メモリセルアレイ７０に含まれる所定のメモリセルＭＣに書き込まれる。
【００７４】
ここで、ライト動作時においては分周回路１００から出力される信号は分周クロック信号ＣＬＫ１Ｒのみであり、他の分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆについてはハイレベルに固定される。このため、ライト動作時における内部クロック信号ＣＬＫＤＱの波形は、分周クロック信号ＣＬＫ１Ｒの波形と実質的に一致する。つまり、内部クロック信号ＣＬＫＤＱには、他の分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆに対応するアクティブエッジが現れない。しかしながら、本実施形態による半導体装置１０においては、外部データストローブ信号ＤＱＳ，ＤＱＳＢを用いてライトデータＤＱのシリアルパラレル変換が完了していることから、必要なタイミング信号は、データバスＢＵＳ０〜ＢＵＳ３に同期出力するためのタイミング信号、つまり、分周クロック信号ＣＬＫ１Ｒだけで足りる。したがって、ライト動作時においては、他の分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆを停止させても正しくライト動作を行うことが可能となる。
【００７５】
このように、本実施形態による半導体装置１０によれば、ライト動作時において分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆを停止させていることから、消費電力を削減することが可能となる。
【００７６】
リード時におけるデータ出力回路３２０の動作の詳細については図示しないが、分周回路１００によって分周クロック信号ＣＬＫ１Ｒ，ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆが全てクロッキングされる。これにより、内部クロック信号ＣＬＫＤＱの波形は、分周前の内部クロック信号ＰＣＬＫＲの波形と実質的に一致する。したがって、図４に示したパラレルシリアル変換回路３２１は、データバスＢＵＳ０〜ＢＵＳ３からパラレルに供給される４ビットのリードデータＤＱを内部クロック信号ＣＬＫＤＱに同期してシリアルに変換することが可能となる。
【００７７】
図１６は、本発明者が発明に至る過程で考えたプロトタイプによるシリアルパラレル変換回路３１２ｘの回路図である。
【００７８】
図１６に示すシリアルパラレル変換回路３１２ｘは、直列接続されたラッチ回路ＬＴ３０〜ＬＴ３３と、同じく直列接続されたラッチ回路ＬＴ３４，ＬＴ３５とを含んでいる。ラッチ回路ＬＴ３０は、内部データストローブ信号ＩＤＱＳがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳがハイレベルである期間に亘って保持する。また、ラッチ回路ＬＴ３１は、内部データストローブ信号ＩＤＱＳがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳがローレベルである期間に亘って保持する。ラッチ回路ＬＴ３２，ＬＴ３４は、内部データストローブ信号ＩＤＱＳＢがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳＢがハイレベルである期間に亘って保持する。ラッチ回路ＬＴ３３，ＬＴ３５は、内部データストローブ信号ＩＤＱＳＢがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号ＩＤＱＳＢがローレベルである期間に亘って保持する。そして、ラッチ回路ＬＴ３３，ＬＴ３５からそれぞれ出力信号ＤＱＲ，ＤＱＦが取り出される。
【００７９】
これにより、シリアルに入力される４ビットのライトデータＤＱは、ラッチ回路ＬＴ３０〜ＬＴ３５によって４：２のシリアルパラレル変換が行われる。ラッチ回路ＬＴ３３から出力される出力信号ＤＱＲは、タイミング調整用の遅延回路３１２ａを介して、直列接続されたラッチ回路ＬＴ４０〜ＬＴ４２に供給される。一方、ラッチ回路ＬＴ３５から出力される出力信号ＤＱＦは、タイミング調整用の遅延回路３１２ｂを介して、直列接続されたラッチ回路ＬＴ４３〜ＬＴ４５に供給される。
【００８０】
ラッチ回路ＬＴ４０，ＬＴ４２，ＬＴ４３，ＬＴ４５は、内部クロック信号ＣＬＫＤＱがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部クロック信号ＣＬＫＤＱがハイレベルである期間に亘って保持する。また、ラッチ回路ＬＴ４１，ＬＴ４４は、内部クロック信号ＣＬＫＤＱがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部クロック信号ＣＬＫＤＱがローレベルである期間に亘って保持する。そして、ラッチ回路ＬＴ４２，ＬＴ４０，ＬＴ４５，ＬＴ４３からそれぞれ出力信号ＤＱ００，ＤＱ１０，ＤＱ０１，ＤＱ１１が取り出される。
【００８１】
図１７は、本発明者が発明に至る過程で考えたプロトタイプによる同期回路３１３ｘの回路図である。
【００８２】
図１７に示す同期回路３１３ｘは、内部クロック信号ＣＬＫＤＱ及びライトイネーブル信号ＷＥＮを受けるＮＡＮＤゲート回路Ｇ１４と、シリアルパラレル変換回路３１２ｘから供給される出力信号ＤＱ００，ＤＱ１０，ＤＱ０１，ＤＱ１１をそれぞれ受けるラッチ回路ＬＴ５０〜ＬＴ５３を有している。ライトイネーブル信号ＷＥＮは、ライト動作時においてハイレベルに活性化する信号である。これらラッチ回路ＬＴ５０〜ＬＴ５３は、いずれもＮＡＮＤゲート回路Ｇ１３の出力信号がローレベルである期間において入力信号を取り込み、取り込んだ入力信号をＮＡＮＤゲート回路Ｇ１３の出力信号がハイレベルである期間に亘って保持する。ラッチ回路ＬＴ５０〜ＬＴ５３の出力信号は、それぞれ対応するデータバスＢＵＳ０〜ＢＵＳ３に供給される。
【００８３】
かかる構成により、シリアルパラレル変換回路３１２ｘから供給されるパラレルな出力信号ＤＱ００，ＤＱ１０，ＤＱ０１，ＤＱ１１は、内部クロック信号ＣＬＫＤＱの立ち上がりエッジに同期してデータバスＢＵＳ０〜ＢＵＳ３に出力される。
【００８４】
図１８は、図１６及び図１７に示した回路の動作を説明するためのタイミング図である。尚、図１６及び図１７に示した回路を使用する場合、ライト動作時においても４相の分周クロック信号ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆが必要であるため、分周回路１００はリード動作時とライト動作時とで同じ動作を行う。
【００８５】
図１８に示す例では、図１５に示した例と同様、時刻ｔ０にライトコマンドＷＲＩＴＥが発行され、ライトレイテンシが３クロックサイクルに設定されている。したがって、時刻ｔ０から３クロックサイクルが経過した時刻ｔ３から外部データストローブ信号ＤＱＳ，ＤＱＳＢのクロックキングが開始され、時刻ｔ０から４クロックサイクルが経過した時刻ｔ４からライトデータＤＱのバースト入力が開始されている。
【００８６】
そして、時刻ｔ５には、シリアルパラレル変換回路３１２ｘからビットＤ１０，Ｄ１１がそれぞれ出力信号ＤＱＲ，ＤＱＦとして出力される。また、時刻ｔ７には、シリアルパラレル変換回路３１２ｘからビットＤ１２，Ｄ１３がそれぞれ出力信号ＤＱＲ，ＤＱＦとして出力される。このように、シリアルに入力された４ビットのライトデータであるビットＤ１０〜Ｄ１３は、外部データストローブ信号ＤＱＳ，ＤＱＳＢを用いて２ビットのパラレル信号に変換される。
【００８７】
２ビットにパラレル変換された出力信号ＤＱＲ，ＤＱＦは、内部クロック信号ＣＬＫＤＱに同期して、シリアルパラレル変換回路３１２ｘに含まれるラッチ回路ＬＴ４０〜ＬＴ４５にラッチされる。具体的には、内部クロック信号ＣＬＫＤＱの立ち下がりエッジＥ１に同期して、シリアルパラレル変換回路３１２ｘからビットＤ１０，Ｄ１１がそれぞれ出力信号ＤＱ１０，ＤＱ１１として出力される。そして、内部クロック信号ＣＬＫＤＱの次の立ち下がりエッジＥ２に同期して、シリアルパラレル変換回路３１２ｘからビットＤ１０〜Ｄ１３がそれぞれ出力信号ＤＱ００，ＤＱ０１，ＤＱ１０，ＤＱ１１が取り出される。これにより、４ビットのライトデータであるビットＤ１０〜Ｄ１３のシリアル変換が完了する。
【００８８】
そして、出力信号ＤＱ００，ＤＱ０１，ＤＱ１０，ＤＱ１１は同期回路３１３ｘに入力され、内部クロック信号ＣＬＫＤＱの立ち上がりエッジに同期してデータバスＢＵＳ０〜ＢＵＳ３に出力される。その後、これらデータバスＢＵＳ０〜ＢＵＳ３上のライトデータは、メモリセルアレイ７０に含まれる所定のメモリセルＭＣに書き込まれる。
【００８９】
このように、本例では、ライトデータＤＱをシリアルパラレル変換するために内部クロック信号ＣＬＫＤＱを用いていることから、ライト動作時においても、内部クロック信号ＰＣＬＫＲと同じ周波数を有する内部クロック信号ＣＬＫＤＱが必要となる。このため、分周回路１００は、ライト動作時においてもリード動作時と同様、４相の分周クロック信号ＣＬＫ１Ｒ，ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆを逓倍回路２００に供給する必要がある。したがって、分周クロック信号ＣＬＫ１Ｒ，ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆを伝送するためのクロック配線ＬＩＮＥの配線距離が長い場合、ライト動作時における消費電力が増大する。
【００９０】
これに対し、上述した本実施形態による半導体装置１０によれば、ライト動作時において分周クロック信号ＣＬＫ０Ｆ，ＣＬＫ０Ｒ，ＣＬＫ１Ｆを停止させることが可能であるため、消費電力を削減することが可能となる。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９２】
本願の半導体装置に含まれるメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【００９３】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００９４】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００９５】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００９６】
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９７】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９８】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ    コマンドアドレス端子
１２ｂ    チップ選択端子
１２ｃ    クロックイネーブル端子
１４      データ入出力端子
１５ａ，１５ｂ    データストローブ端子
２１      クロック入力回路
２２      タイミング発生回路
３１      コマンドアドレス入力回路
３２      コマンドデコーダ
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      リードライト制御回路
５４      モードレジスタ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
６４      データアンプ
７０      メモリセルアレイ
８０      ストローブ回路
８１      内部データストローブ信号生成回路
１００    分周回路
１１０，１２０    クロック生成回路
１３０，１４０    クロック制御回路
２００    逓倍回路
３００    データ入出力回路
３１０    データ入力回路
３１１    入力バッファ
３１２    シリアルパラレル変換回路
３１３    同期回路
３２０    データ出力回路
３２１    パラレルシリアル変換回路
３２２    出力バッファ
ＢＵＳ０〜ＢＵＳ３    データバス
Ｃ１，Ｃ２    周辺回路領域
ＣＫ，ＣＫＢ  外部クロック信号
ＣＬＫ０〜ＣＬＫｎ，ＣＬＫ０Ｒ，ＣＬＫ０Ｆ，ＣＬＫ１Ｒ，ＣＬＫ１Ｆ    分周クロック信号（第２のクロック信号）
ＤＱＳ，ＤＱＳＢ    外部データストローブ信号
ＩＤＱＳ，ＩＤＱＳＢ    内部データストローブ信号
ＬＩＮＥ    クロック配線
Ｐ１，Ｐ２  パッド領域
ＰＣＬＫＲ，ＰＣＬＫＦ    内部クロック信号（第１のクロック信号）
ＣＬＫＤＱ    内部クロック信号（第３のクロック信号）
【図１】
2013125561.tif 000003
【図２】
2013125561.tif 000004
【図３】
2013125561.tif 000005
【図４】
2013125561.tif 000006
【図５】
2013125561.tif 000007
【図６】
2013125561.tif 000008
【図７】
2013125561.tif 000009
【図８】
2013125561.tif 000010
【図９】
2013125561.tif 000011
【図１０】
2013125561.tif 000012
【図１１】
2013125561.tif 000013
【図１２】
2013125561.tif 000014
【図１３】
2013125561.tif 000015
【図１４】
2013125561.tif 000016
【図１５】
2013125561.tif 000017
【図１６】
2013125561.tif 000018
【図１７】
2013125561.tif 000019
【図１８】
2013125561.tif 000020