(57)【要約】【課題】複数のＤＣ−ＤＣ変換部を均等に動作させて直流出力電圧を生成可能なＤＣ−ＤＣコンバータを提供する。【解決手段】ＤＣ−ＤＣコンバータは、直流入力電圧を矩形波電圧に変換する複数のＤＣ−ＤＣ変換部と、複数のＤＣ−ＤＣ変換部の出力端子に一端が接続され、他端が共通の外部出力端子に接続される複数のインダクタ素子と、複数のＤＣ−ＤＣ変換部の出力端子にそれぞれ接続され、対応するＤＣ−ＤＣ変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、複数のデューティ検出回路の出力信号を、２つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたＤＣ−ＤＣ変換部のデューティ比を調整するデューティ調整回路と、を備える。【選択図】図１
2013074635.tif 000002
【特許請求の範囲】
【請求項１】
矩形波電圧を出力する複数のＤＣ−ＤＣ変換部と、
前記複数のＤＣ−ＤＣ変換部のそれぞれに対応して一つずつ設けられ、対応するＤＣ−ＤＣ変換部の出力端子に一端が接続され他端が共通の外部出力端子に接続される複数のインダクタ素子と、
前記複数のＤＣ−ＤＣ変換部の出力端子にそれぞれ一つずつ接続され、対応するＤＣ−ＤＣ変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、
前記複数のデューティ検出回路の出力信号を、２つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたＤＣ−ＤＣ変換部のデューティ比を調整するデューティ調整回路と、を備え、
前記複数のデューティ検出回路のそれぞれは、前記矩形波電圧が所定の電圧レベル以上の期間内の前記矩形波電圧の平均電圧の電圧レベル、あるいは、前記矩形波電圧が所定の電圧レベル未満の期間内の前記矩形波電圧の平均電圧の電圧レベルにより、前記デューティ比を検出し、
前記デューティ調整回路は、各組における２つのデューティ検出回路で検出された平均電圧同士の電圧差を電流信号に変換する電圧電流変換器を有し、
前記ＤＣ−ＤＣ変換部は、
前記矩形波電圧の分圧電圧を生成する分圧抵抗部と、
前記分圧電圧と基準電圧との電圧差に応じて前記矩形波電圧のデューティ比を制御するデューティ制御回路と、を有し、
前記電圧電流変換器に接続される前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部は、前記電流信号に応じた前記分圧電圧を生成し、
各組内の一方のデューティ検出回路に接続された前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部の抵抗値と、他方のデューティ検出回路に接続された前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部の抵抗値とは異なり、
前記デューティ調整回路は、前記電圧電流変換器を内蔵する電流出力可能な差動増幅器であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
矩形波電圧を出力する複数のＤＣ−ＤＣ変換部と、
前記複数のＤＣ−ＤＣ変換部のそれぞれに対応して一つずつ設けられ、対応するＤＣ−ＤＣ変換部の出力端子に一端が接続され、他端が共通の外部出力端子に接続される複数のインダクタ素子と、
前記複数のＤＣ−ＤＣ変換部の出力端子にそれぞれ一つずつ接続され、対応するＤＣ−ＤＣ変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、
前記複数のデューティ検出回路の出力信号を、２つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたＤＣ−ＤＣ変換部のデューティ比を調整するデューティ調整回路と、を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
前記複数のデューティ検出回路のそれぞれは、前記矩形波電圧が所定の電圧レベル以上の期間内の前記矩形波電圧の平均電圧の電圧レベル、あるいは、前記矩形波電圧が所定の電圧レベル未満の期間内の前記矩形波電圧の平均電圧の電圧レベルにより、前記デューティ比を検出することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記デューティ調整回路は、各組における２つのデューティ検出回路で検出された平均電圧同士の電圧差を電流信号に変換する電圧電流変換器を有し、
前記ＤＣ−ＤＣ変換部は、
前記矩形波電圧の分圧電圧を生成する分圧抵抗部と、
前記分圧電圧と基準電圧との電圧差に応じて前記矩形波電圧のデューティ比を制御するデューティ制御回路と、を有し、
前記電圧電流変換器に接続される前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部は、前記電流信号に応じた前記分圧電圧を生成することを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
各組内の一方のデューティ検出回路に接続された前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部の抵抗値と、他方のデューティ検出回路に接続された前記ＤＣ−ＤＣ変換部内の前記分圧抵抗部の抵抗値とは異なることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記デューティ調整回路は、前記電圧電流変換器を内蔵する電流出力可能な差動増幅器であることを特徴とする請求項４または５に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、複数のＤＣ−ＤＣ変換部を用いてＤＣ−ＤＣ変換を行うＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
最近の電子部品は、消費電力低減のために、低電圧で駆動するものが多い。この種の電子回路用の電源電圧を生成するために、ＤＣ−ＤＣコンバータが用いられる。
【０００３】
ＤＣ−ＤＣコンバータは、負荷に流せる電流量が予め決められており、それ以上の電流を流そうとすると、電源電圧レベルが下がるなどの所望の電気特性が得られなくなる。
【０００４】
電子回路の開発段階では、負荷の総容量を正確に見積もるのは困難であり、通常は、負荷容量にある程度の余裕を持たせて、それに対応するＤＣ−ＤＣコンバータを採用する。ところが、電子回路の開発の最終段階になって、先に見積もった負荷容量をわずかに超える場合がある。このような場合、ＤＣ−ＤＣコンバータを大電流型に置換するのは時間的に困難な場合が少なくない。そこで、採用する予定だったＤＣ−ＤＣコンバータを余計に１つあるいは数個増やして、電流容量を増やす対策が取られることがある。
【０００５】
ところが、複数のＤＣ−ＤＣコンバータを電源ラインに並列接続すると、理想的には、個々のＤＣ−ＤＣコンバータが均等に動作するはずであるが、実際には、ＤＣ−ＤＣコンバータ内の電子部品のばらつきによって、一部のＤＣ−ＤＣコンバータだけが偏って動作することがある。このため、大容量負荷への電流供給を複数のＤＣ−ＤＣコンバータで分散して行うことができず、負荷側の電子回路の電源電圧が低下するなどの不具合が生じてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１３２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、複数のＤＣ−ＤＣ変換部を均等に動作させて直流出力電圧を生成可能なＤＣ−ＤＣコンバータを提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様では、矩形波電圧を出力する複数のＤＣ−ＤＣ変換部と、
前記複数のＤＣ−ＤＣ変換部のそれぞれに対応して一つずつ設けられ、対応するＤＣ−ＤＣ変換部の出力端子に一端が接続され、他端が共通の外部出力端子に接続される複数のインダクタ素子と、
前記複数のＤＣ−ＤＣ変換部の出力端子にそれぞれ一つずつ接続され、対応するＤＣ−ＤＣ変換部から出力される矩形波電圧のデューティ比を検出する複数のデューティ検出回路と、
前記複数のデューティ検出回路の出力信号を、２つずつ組にした各組ごとに比較した結果に基づいて、各組の矩形波電圧のデューティ比が等しくなるように、各組内の一方のデューティ検出回路に接続されたＤＣ−ＤＣ変換部のデューティ比を調整するデューティ調整回路と、を備えるＤＣ−ＤＣコンバータが提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図２】Ｔｏｎ検出回路３ａ，３ｂの内部構成の一例を示す回路図。
【図３】検波平均化回路５および電圧−電流変換器６の内部構成の一例を示す回路図。
【図４】ＤＣ−ＤＣ変換部２ａ，２ｂから出力される矩形波電圧波形の一例を示す波形図。
【図５】第２の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図６】Ｔoff検出回路２１ａ，２１ｂの内部構成の一例を示す回路図。
【図７】図５のＤＣ−ＤＣコンバータ１内の差動アンプ４の出力端子に接続される検波平均化回路５と電圧−電流変換器６の内部構成を示す回路図。
【図８】第３の実施形態に係るＤＣ−ＤＣコンバータ１の内部構成を示すブロック図。
【図９】図８の平均化回路２３ａ，２３ｂの内部構成の一例を示すブロック図。
【図１０】第４の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１１】図１０の第１変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１２】図１０の第２変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１３】図１０の第３変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１４】第５の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１５】図１４の電圧−電流変換器６の内部構成の一例を示す回路図。
【図１６】図１５の変形例であり、３つのＤＣ−ＤＣ変換部２ａ，２ｂ，２ｃを備えた例を示すブロック図。
【図１７】図１３の変形例を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１のＤＣ−ＤＣコンバータ１は、２つのＤＣ−ＤＣ変換部２ａ，２ｂを並列接続して、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比が略等しくなるように制御するものである。
【００１２】
より具体的には、図１のＤＣ−ＤＣコンバータ１は、２つのＤＣ−ＤＣ変換部２ａ，２ｂと、各ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子に接続されたＴｏｎ検出回路３ａ，３ｂと、両Ｔｏｎ検出回路３ａ，３ｂの出力電圧の差電圧を検出する差動アンプ４と、差動アンプ４の出力電圧を検波および平均化する検波平均化回路５と、検波平均化回路５の出力電圧を電流信号に変換する電圧−電流変換器６とを備えている。
【００１３】
各ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子にはコイルＬａ，Ｌｂの一端が接続されており、コイルＬａ，Ｌｂの他端はいずれもＤＣ−ＤＣコンバータ１の出力端子ＯＵＴに接続されている。各ＤＣ−ＤＣ変換部２ａ，２ｂは、直流入力電圧を矩形波電圧に変換する。矩形波電圧のデューティ比は、直流電流電圧の電圧レベルに応じて変化する。これら矩形波電圧は、コイルＬａ，Ｌｂを介することにより、直流出力電圧Ｖoutに変換されて出力端子ＯＵＴから出力される。
【００１４】
出力端子ＯＵＴの出力電圧Ｖoutは、各ＤＣ−ＤＣコンバータ１の帰還端子ＦＢ１、ＦＢ２に帰還される。より具体的には、帰還端子ＦＢ１の電圧ＶRB1は、直流出力電圧Ｖoutを抵抗素子Ｒ１，Ｒ２で抵抗分圧した電圧（＝Ｖout・Ｒ２／（Ｒ１＋Ｒ２））であり、帰還端子ＦＢ２の電圧ＶRB2は、直流出力電圧Ｖoutを抵抗素子Ｒ３，Ｒ４，Ｒ５で抵抗分圧した電圧（＝Ｖout・（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５））である。
【００１５】
本実施形態では、抵抗素子Ｒ４とＲ５を合算した抵抗値が抵抗素子Ｒ２の抵抗値よりも大きくなるようにしている。その理由については、後に詳述するが、電圧−電流変換器６の構成を簡略化するためである。
【００１６】
Ｔｏｎ検出回路３ａ，３ｂは、対応するＤＣ−ＤＣ変換部２ａ，２ｂの出力電圧により、ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比を検出する。
【００１７】
図２はＴｏｎ検出回路３ａ，３ｂの内部構成の一例を示す回路図である。図２のＴｏｎ検出回路３ａ，３ｂは、ＤＣ−ＤＣ変換部２ａまたは２ｂの出力端子に接続されるダイオードＤ１と、ダイオードＤ１のカソード端子に接続される積分回路７と、積分回路７に接続される放電回路８とを有する。
【００１８】
積分回路７は、ダイオードＤ１のカソード端子と差動アンプ４の入力端子との間に接続される抵抗素子Ｒ６と、差動アンプ４の入力端子と接地端子との間に接続されるコンデンサＣ１とを有する。放電回路８は、ＤＣ−ＤＣコンバータ１の出力端子と差動アンプ４の入力端子との間に接続される抵抗素子Ｒ７を有する。
【００１９】
ダイオードＤ１は、ＤＣ−ＤＣ変換部２ａ，２ｂの出力信号が所定の閾値電圧を超える場合に、その信号を通過させて、積分回路７で電圧の平均化処理を行う。また、ＤＣ−ＤＣコンバータ１の出力電圧がゼロになると、コンデンサＣ１の蓄積電荷を放電回路８を介して放電する。
【００２０】
図３は検波平均化回路５および電圧−電流変換器６の内部構成の一例を示す回路図である。図３の検波平均化回路５は、差動アンプ４の出力端子に接続されるダイオードＤ２と、ダイオードＤ２のカソード端子に接続される積分回路９と、この積分回路９に接続される放電回路１０とを有する。電圧−電流変換器６は、放電回路１０に接続されている。
【００２１】
積分回路９は、ダイオードＤ２のカソード端子と接地端子との間に直列接続される抵抗素子Ｒ８およびコンデンサＣ２を有する。放電回路１０は、コンデンサＣ２に並列接続される抵抗素子Ｒ９を有する。
【００２２】
電圧−電流変換器６は、ＤＣ−ＤＣ変換部２ａ，２ｂの帰還端子ＦＢ２と接地端子の間に直列接続されるＮｃｈＭＯＳトランジスタＱ３および抵抗素子Ｒ１０を有する。
【００２３】
ダイオードＤ２、積分回路９および放電抵抗Ｒ９は、差動アンプ４の出力電圧を検波および平均化し、ＮｃｈＭＯＳトランジスタＱ３と抵抗素子Ｒ１０は、検波および平均化した電圧を電流信号に変換する。
【００２４】
次に、ＤＣ−ＤＣ変換部２ａ，２ｂの内部構成について説明する。２つのＤＣ−ＤＣ変換部２ａ，２ｂは、いずれも共通した内部構成を有し、エラーアンプ１１と、三角波発振器１２と、パルス幅変調器１３と、プレドライバ１４と、ハイサイド側トランジスタＱ１と、ロウサイド側トランジスタＱ２とを有する。
【００２５】
エラーアンプ１１は、帰還電圧ＶFB1またはＶFB2を、基準電圧Ｖref1またはＶref2と比較して、電圧差に応じたエラー信号を出力する。パルス幅変調器１３は、エラー信号を三角波発振器１２の出力電圧と比較して、パルス幅変調信号を出力する。プレドライバ１４は、パルス幅変調信号に基づいて、ハイサイド側トランジスタＱ１とロウサイド側トランジスタＱ２を切替制御して、出力信号である矩形波電圧のデューティ比を調整する。
【００２６】
図４はＤＣ−ＤＣ変換部２ａ，２ｂから出力される矩形波電圧波形の一例を示す波形図である。図４では、ＤＣ−ＤＣ変換部２ａ，２ｂから出力される矩形波電圧がハイレベルのときをＴon期間、ロウレベルのときをＴoff期間と呼んでおり、Ｔon／（Ｔon＋Ｔoff＝Ｔ）がデューティ比である。
【００２７】
図４からわかるように、ＴonからＴoffに移行するときに、いったん電圧が落ち込んでいる。この期間はデッド期間と呼ばれるものであり、ハイサイド側トランジスタＱ１とロウサイド側トランジスタＱ２の双方がオフの期間である。デッド期間を設ける理由は、ＴonからＴoff、あるいはＴoffからＴonに切り替わるときに、ハイサイド側トランジスタＱ１とロウサイド側トランジスタＱ２の双方がオンして貫通電流が流れるのを防止するためである。
【００２８】
次に、図１のＤＣ−ＤＣコンバータ１の動作を説明する。各ＤＣ−ＤＣ変換部２ａ，２ｂの出力信号は、対応するＴｏｎ検出回路３ａ，３ｂに入力されて、この出力信号のデューティ比が検出される。より具体的には、Ｔｏｎ検出回路３ａ，３ｂは、ＤＣ−ＤＣ変換部２ａ，２ｂの出力信号のデューティ比に応じた電圧レベルを持つ電圧信号を出力する。
【００２９】
そして、差動アンプ４は、これら２つのＴｏｎ検出回路３ａ，３ｂの出力信号の電圧レベルを比較して、電圧差に応じた信号を出力する。差動アンプ４の出力信号は、検波平均化回路５で電圧レベルが平均化された後、電圧−電流変換器６で電流信号に変換される。したがって、電圧−電流変換器６は、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比の差に応じた電流信号を出力することになる。
【００３０】
電圧−電流変換器６から出力された電流信号は、ＤＣ−ＤＣ変換部２ｂの帰還端子ＦＢ２に接続された抵抗素子Ｒ４，Ｒ５に流れる。これにより、帰還電圧ＶFB2の電圧レベルは、ＤＣ−ＤＣ変換部２ｂのデューティ比がＤＣ−ＤＣ変換部２ａのデューティ比より大きいほど、高くなる。
【００３１】
エラーアンプ１１は、帰還電圧ＶFB1，ＶFB2と基準電圧Ｖref1，Ｖref2との電圧差に応じた信号を出力する。したがって、ＤＣ−ＤＣ変換部２ｂ内のエラーアンプ１１は、ＤＣ−ＤＣ変換部２ｂのデューティ比がＤＣ−ＤＣ変換部２ａのデューティ比より大きいほど、小さい電圧レベルの信号を出力する。
【００３２】
パルス幅変調器１３は、エラーアンプ１１の出力電圧レベルが大きいほど、パルス幅の広いパルス幅変調信号をプレドライバ１４に供給する。よって、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比の差に応じて、ハイサイド側トランジスタＱ１とロウサイド側トランジスタＱ２のオン／オフ期間が調整されて、矩形波電圧が生成されることになる。
【００３３】
例えば、ＤＣ−ＤＣ変換部２ｂに接続されたＴｏｎ検出回路３ｂで検出されたデューティ比が、ＤＣ−ＤＣ変換部２ａに接続されたＴｏｎ検出回路３ａで検出されたデューティ比よりも大きかったとする。この場合、差動アンプ４の出力電圧レベルは大きくなり、電圧−電流変換器６から出力される電流信号の振幅も大きくなる。よって、帰還端子ＦＢ２に接続された抵抗素子Ｒ４，Ｒ５の両端電圧ＶFB2がより大きくなり、エラーアンプ１１の出力電圧レベルは低くなる。よって、ハイサイド側トランジスタＱ１のオン期間が短くなるように制御され、矩形波電圧のデューティ比が小さくなる。
【００３４】
このような制御により、２つのＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比は互いに等しくなるように、帰還制御される。
【００３５】
本実施形態では、ＤＣ−ＤＣ変換部２ｂの帰還端子ＦＢ２に接続された抵抗素子Ｒ４とＲ５を合算した抵抗値を、ＤＣ−ＤＣ変換部２ａの帰還端子ＦＢ１に接続された抵抗素子Ｒ２の抵抗値よりも大きくしている。これにより、電圧−電流変換器６からの電流が抵抗素子Ｒ４とＲ５を通って接地端子に流れることになり、抵抗素子Ｒ４とＲ５の両端電圧差が帰還電圧ＶFB2になる。すなわち、抵抗素子Ｒ４とＲ５を合算した抵抗値を抵抗素子Ｒ２の抵抗値よりも大きくすることで、電圧−電流変換器６からの電流が抵抗素子Ｒ４とＲ５に流れるようにオフセットを与えることになる。また、電圧−電流変換器６は、常に抵抗素子Ｒ４とＲ５に電流を流すようになり、外部からの電流を内部に引き込む動作は行わないため、電圧−電流変換器６の内部構成を簡略化できる。
【００３６】
なお、ＤＣ−ＤＣ変換部２ｂの帰還端子ＦＢ２に接続された抵抗素子Ｒ４とＲ５を合算した抵抗値を、ＤＣ−ＤＣ変換部２ａの帰還端子ＦＢ１に接続された抵抗素子Ｒ２の抵抗値よりも小さくしてもよい。この場合は、ＤＣ−ＤＣ変換部２ｂの出力端子からの電流が電圧−電流変換器６に流れ込むことになり、流れ込む電流の量は、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比の差に依存する。すなわち、電圧−電流変換器６は、外部からの電流を内部に引き込む動作のみを行うことにより、やはり電圧−電流変換器６の内部構成を簡略化できる。
【００３７】
このように、ＤＣ−ＤＣ変換部２ｂの帰還端子ＦＢ２に接続された抵抗素子Ｒ４とＲ５を合算した抵抗値を、ＤＣ−ＤＣ変換部２ａの帰還端子ＦＢ１に接続された抵抗素子Ｒ２の抵抗値より大きくすれば、電圧−電流変換器６は電流を帰還端子ＦＢ２側に送り出す作用を行い、ＤＣ−ＤＣ変換部２ｂの帰還端子ＦＢ２に接続された抵抗素子Ｒ４とＲ５を合算した抵抗値を、ＤＣ−ＤＣ変換部２ａの帰還端子ＦＢ１に接続された抵抗素子Ｒ２の抵抗値より小さくすれば、電圧−電流変換器６は電流を引き込む作用を行う。どちらにしても、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比が等しくなるような制御を行うことができる。
【００３８】
上述したように、第１の実施形態では、両ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子にそれぞれＴｏｎ検出回路３ａ，３ｂを設けて出力信号のデューティ比を検出し、デューティ比の差に応じた電流信号を帰還制御して、ハイサイド側トランジスタＱ１とロウサイド側トランジスタＱ２のオン／オフ期間を調整するため、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比を等しくすることができ、大容量負荷の駆動を、両ＤＣ−ＤＣ変換部２ａ，２ｂで均等に分担することができ、大容量負荷を駆動する場合であっても電源電圧レベルの安定化が図れる。
【００３９】
（第２の実施形態）
上述したＴｏｎ検出回路３ａ，３ｂは、ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子のデューティ比を検出するものであり、図２に示すように、ダイオードＤ１により、Ｔon期間のみ出力信号を通過させて、その通過信号の電圧平均化処理を行っている。これに対して、Ｔoff期間のみ出力信号を通過させるような変形例も可能である。この場合、Ｔｏｎ検出回路３ａ，３ｂの代わりに、Ｔoff検出回路２１ａ，２１ｂが設けられる。
【００４０】
図５は第２の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４１】
図５のＤＣ−ＤＣコンバータ１は、各ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子に接続されるＴoff検出回路２１ａ，２１ｂを有する。Ｔoff検出回路２１ａ，２１ｂは、ＤＣ−ＤＣ変換部２ａ，２ｂの出力信号が所定電圧レベル以下の期間内に、その出力信号の平均電圧を検出する。これにより、結果として、Ｔoff検出回路２１ａ，２１ｂは、図２のＴｏｎ検出回路３ａ，３ｂと同様に、デューティ比を検出する。
【００４２】
図６はＴoff検出回路２１ａ，２１ｂの内部構成の一例を示す回路図である。図６のＴoff検出回路２１ａ，２１ｂは、図２のＴｏｎ検出回路３ａ，３ｂと比べて、ダイオードＤ１の接続の向きが異なっており、その他の構成は共通である。
【００４３】
図６のＴoff検出回路２１ａ，２１ｂでは、ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子にダイオードのカソード端子が接続されているため、ＤＣ−ＤＣ変換部２ａ，２ｂの出力信号が所定電圧レベル以下の場合に、ダイオードはその信号を通過させて、平均化処理を行う。
【００４４】
図７は図５のＤＣ−ＤＣコンバータ１内の差動アンプ４の出力端子に接続される検波平均化回路５と電圧−電流変換器６の内部構成を示す回路図である。図７の検波平均化回路５は、ダイオードＤ２と、積分回路９と、充電回路２２とを有する。図７の検波平均化回路５を図３の検波平均化回路５と比較すると、ダイオードＤ２の接続の向きが異なることと、放電回路１０の代わりに充電回路２２が接続されていることとが異なる。充電回路２２は、電源端子と積分回路９の出力端子との間に接続される抵抗素子Ｒ９を有する。
【００４５】
また、図７の電圧−電流変換器６は、電源端子と帰還端子ＦＢ２との間に直列接続される抵抗素子Ｒ１０とＰｃｈＭＯＳトランジスタＱ４とを有する。図７の電圧−電流変換器６を図３の電圧−電流変換器６と比較すると、抵抗素子Ｒ１０が接地端子ではなく電源端子に接続され、かつ、トランジスタＱ４の導電型がＰ型であることが異なる。
【００４６】
このように、第２の実施形態では、各ＤＣ−ＤＣ変換部２ａ，２ｂの出力端子にＴoff検出回路２１ａ，２１ｂを接続して、デューティ比を検出するため、Ｔｏｎ検出回路３ａ，３ｂを接続した場合と同様に、両ＤＣ−ＤＣ変換部２ａ，２ｂのデューティ比が等しくなるような制御が可能となる。
【００４７】
（第３の実施形態）
第３の実施形態は、差動アンプ４、検波平均化回路５および電圧−電流変換器６を統合するものである。
【００４８】
図８は第３の実施形態に係るＤＣ−ＤＣコンバータ１の内部構成を示すブロック図である。図８では、図１や図５と共通する構成部分には同一符号を付しており、以下では相違点を説明する。
【００４９】
図８のＤＣ−ＤＣコンバータ１は、図１のＤＣ−ＤＣコンバータ１と比較して、Ｔｏｎ検出回路３ａ，３ｂの代わりに平均化回路２３ａ，２３ｂを有し、差動アンプ４、検波平均化回路５および電圧−電流変換器６を統合した電流出力アンプ２４を有する点で異なる。
【００５０】
図９は図８の平均化回路２３ａ，２３ｂの内部構成の一例を示すブロック図である。図９の平均化回路２３ａ，２３ｂは、図２のＴｏｎ検出回路３ａ，３ｂからダイオードＤ１を削除した構成である。図９の平均化回路２３ａ，２３ｂは、対応するＤＣ−ＤＣ変換部２ａ，２ｂの出力信号を、その電圧レベルに依存せずに平均化する処理を行う。
【００５１】
図８の電流出力アンプ２４は、両平均化回路２３ａ，２３ｂの出力電圧差に応じた電流信号を生成する。これにより、電流出力アンプ２４の出力電流波形は、図１の電圧−電流変換器６の出力電流波形と同様になる。
【００５２】
このように、第３の実施形態では、Ｔｏｎ検出回路３ａ，３ｂやＴoff検出回路２１ａ，２１ｂよりも回路構成を簡略化した平均化回路２３ａ，２３ｂを設け、かつ差動アンプ４、検波平均化回路５および電圧−電流変換器６を統合した電流出力アンプ２４を有するため、ＤＣ−ＤＣコンバータ１の回路規模を第１および第２の実施形態のＤＣ−ＤＣコンバータ１よりも簡略化できる。
【００５３】
（第４の実施形態）
第１〜第３の実施形態では、ＤＣ−ＤＣコンバータ１内に並列接続された２つのＤＣ−ＤＣ変換部２ａ，２ｂを設ける例を説明したが、並列接続された３つ以上のＤＣ−ＤＣ変換部をＤＣ−ＤＣコンバータ１内に設けてもよい。
【００５４】
図１０は第４の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１０のＤＣ−ＤＣコンバータ１は、図１のＤＣ−ＤＣコンバータ１と比較して、３つのＤＣ−ＤＣ変換部２ａ，２ｂ，２ｃを備えるとともに、差動アンプ４、検波平均化回路５および電圧−電流変換器６を２つずつ備えている。また、電圧−電流変換器６の出力端子に接続されたＤＣ−ＤＣ変換部２ｂ，２ｃの帰還端子と、接地端子との間には、２つの抵抗素子Ｒ４，Ｒ５が直列接続されている。
【００５５】
差動アンプ４は、ＤＣ−ＤＣ変換部２ａに接続されたＴｏｎ検出回路３ａの出力電圧を基準として、残りの２つのＤＣ−ＤＣ変換部２ｂ，２ｃに接続されたＴｏｎ検出回路３ｂ，３ｃの出力電圧との間で、それぞれ電圧差を検出する。電圧−電流変換器６は、対応する差動アンプ４で検出された電圧差に応じた電流信号を、対応するＤＣ−ＤＣ変換部２ｂ，２ｃ内の帰還端子に接続された抵抗素子Ｒ４，Ｒ５に供給する。
【００５６】
帰還端子ＦＢ２と接地端子の間に直列接続された２つの抵抗素子Ｒ４，Ｒ５の抵抗値の合計は、電圧−電流変換器６からの電流信号が帰還されない帰還端子ＦＢ１と接地端子の間に接続された抵抗素子Ｒ２の抵抗値よりも、大きく設定されている。これにより、第１の実施形態で説明したように、電圧−電流変換器６からの電流信号は、常に、直列接続された抵抗素子に引き込まれることになり、電圧−電流変換器６の構成を簡略化できる。
【００５７】
なお、第１の実施形態で説明したように、帰還端子ＦＢ２と接地端子の間に直列接続された２つの抵抗素子Ｒ４，Ｒ５の抵抗値の合計を、電圧−電流変換器６からの電流信号が帰還されない帰還端子ＦＢ１と接地端子の間に接続された抵抗素子Ｒ２の抵抗値よりも小さく設定してもよい。この場合は、コイルＬｂと抵抗素子Ｒ３を通過した電流を電圧−電流変換器６に常に引き込むことになり、この場合も電圧−電流変換器６の構成を簡略化できる。
【００５８】
図１１は図１０の第１変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１１のＤＣ−ＤＣコンバータ１は、差動アンプ４で比較を行う対象が図１０と異なっている。図１１の差動アンプ４は、隣り合うＤＣ−ＤＣコンバータ１に接続された２つのＴｏｎ検出回路（３ａ，３ｂ）または（３ｂ，３ｃ）の出力電圧同士を比較して、その電圧差を検出する。
【００５９】
図１２は図１０の第２変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１２のＤＣ−ＤＣコンバータ１は、Ｔｏｎ検出回路３ａ，３ｂ，３ｃの代わりに図９の平均化回路２３ａ，２３ｂ，２３ｃを備え、差動アンプ４、検波平均化回路５および電圧−電流変換器６を統合した電流出力アンプ２４を備える点で、図１０のＤＣ−ＤＣコンバータ１と異なっている。
【００６０】
図１３は図１０の第３変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１３のＤＣ−ＤＣコンバータ１は、Ｔｏｎ検出回路３ａ，３ｂ，３ｃの代わりに図９の平均化回路２３ａ，２３ｂ，２３ｃを備え、差動アンプ４、検波平均化回路５および電圧−電流変換器６を統合した電流出力アンプ２４を備える点で、図１１のＤＣ−ＤＣコンバータ１と異なっている。
【００６１】
このように、第４の実施形態では、ＤＣ−ＤＣ変換部２ａ，２ｂ，２ｃを３つ備えている場合には、２つずつのＤＣ−ＤＣ変換部のデューティ比を比較した結果をそれぞれ帰還制御することで、すべてのＤＣ−ＤＣ変換部２ａ，２ｂ，２ｃのデューティ比を一致させることができる。
【００６２】
ＤＣ−ＤＣ変換部がｎ個（ｎは２以上の整数）ある場合は、これらＤＣ−ＤＣ変換部を２個ずつの（ｎ−１）組に分けて、各組ごとに、差動アンプ４でデューティ比の差を検出して、帰還制御すればよい。
【００６３】
（第５の実施形態）
図１等では、差動アンプ４の出力端子に検波平均化回路５を接続し、その後段に電圧−電流変換器６を接続しているが、検波平均化回路５を省略してもよい。
【００６４】
図１４は第５の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１４は差動アンプ４の出力端子に直接、電圧−電流変換器６が接続されている点で図１と異なっている。なお、図１４は、図１のＴｏｎ検出回路３ａ，３ｂの代わりに図９に内部構成を示した平均化回路２３ａ，２３ｂを備えているが、これは本質的な違いではなく、平均化回路２３ａ，２３ｂの代わりに、Ｔｏｎ検出回路３ａ，３ｂやＴoff検出回路２１ａ，２１ｂを接続してもよい。
【００６５】
図１５は図１４の電圧−電流変換器６の内部構成の一例を示す回路図である。図１５の電圧−電流変換器６は、帰還端子ＦＢ２と接地端子の間に直列接続されたＮＰＮトランジスタまたはＮｃｈＭＯＳトランジスタＱ３と、抵抗素子Ｒ１０とを有する。
【００６６】
図１５のＤＣ−ＤＣコンバータ１は、検波平均化回路５がない分だけ図１よりも構成を簡略化でき、回路面積および部品コストの削減を図れる。
【００６７】
図１６は図１５の変形例であり、３つのＤＣ−ＤＣ変換部２ａ，２ｂ，２ｃを備えた例を示すブロック図である。図１６のＤＣ−ＤＣコンバータ１は、差動アンプ４の出力端子に電圧−電流変換器６が直接接続されている点を除いて、図１２のＤＣ−ＤＣコンバータ１と同様に構成されている。
【００６８】
図１７は図１３の変形例であり、差動アンプ４の出力端子に電圧−電流変換器６が直接接続されている点を除いて、図１３のＤＣ−ＤＣコンバータ１と同様に構成されている。
【００６９】
このように、差動アンプ４の出力端子に電圧−電流変換器６を直接接続した場合であっても、各ＤＣ−ＤＣ変換部のデューティ比を一致させるための電流信号を生成できる。また、検波平均化回路５を省略することは、ＤＣ−ＤＣコンバータ１内に設けられるＤＣ−ＤＣ変換部の数が多いほど、回路面積削減の効果が大きくなる。
【００７０】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００７１】
１  ＤＣ−ＤＣコンバータ
２ａ，２ｂ，２ｃ  ＤＣ−ＤＣ変換部
３ａ，３ｂ，３ｃ  Ｔon検出回路
４  差動アンプ
５  検波平均回路
６  電圧−電流変換器
７  積分回路
８  放電回路
１１  エラーアンプ
１２  三角波発振器
１３  パルス幅変調器
１４  プレドライバ
Ｑ１  ハイサイド側トランジスタ
Ｑ２  ロウサイド側トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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