(57)【要約】【課題】閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセル、ビット線、ワード線、及び制御回路を有する。メモリセルは、電気的にデータを書き換え可能に構成される。ビット線は、メモリセルの電流経路の一端に電気的に接続される。ワード線は、ビット線と交差する方向に配列されたメモリセルに共通に接続される。制御回路は、ワード線に書込電圧を印加してデータを書き込むべきメモリセルの閾値電圧を所定の閾値電圧以上になるまで移動させる書込動作を実行する。制御回路は、書込動作時に、ワード線に逐次上昇する書込電圧を印加しつつ、書き込むべきメモリセルの閾値電圧と書込電圧の印加回数との関係に基づいてビット線に印加する電圧を逐次変更する。【選択図】図４
2013084323.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータを書き換え可能なメモリセルと、
前記メモリセルの電流経路の一端に電気的に接続されたビット線と、
前記ビット線と交差する方向に配列された前記メモリセルに共通に接続されたワード線と、
前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を第１閾値電圧以上になるまで移動させる書込電圧印加動作、前記データを書き込むべきメモリセルの閾値電圧が前記第１閾値電圧より低い第２閾値電圧以上であるか否かを判定する第１書込ベリファイ動作、前記データを書き込むべきメモリセルの閾値電圧が前記第１閾電圧以上であるか否かを判定する第２書込ベリファイ動作を実行し、前記第１及び第２書込ベリファイ動作により判定された前記第１閾値電圧以上で前記第２閾値電圧未満の閾値電圧を有するメモリセルに対して前記書込電圧印加動作を実行する際、前記書込電圧印加動作の実行回数の増加に伴い、前記ワード線の電圧を逐次上昇させると共に、前記メモリセルに対応するビット線の電圧を逐次変更する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的にデータを書き換え可能なメモリセルと、
前記メモリセルの電流経路の一端に電気的に接続されたビット線と、
前記ビット線と交差する方向に配列された前記メモリセルに共通に接続されたワード線と、
前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を所定の閾値電圧以上になるまで移動させる書込動作を実行し、前記書込動作時に、前記ワード線に逐次上昇する書込電圧を印加しつつ、前記書き込むべきメモリセルの閾値電圧と前記書込電圧の印加回数との関係に基づいて前記ビット線に印加する電圧を逐次変更する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
前記ワード線に書込電圧を印加してデータを書き込むべき前記メモリセルの閾値電圧を第１閾値電圧以上になるまで移動させる書込電圧印加動作、前記データを書き込むべきメモリセルの閾値電圧が前記第１閾値電圧より低い第２閾値電圧以上であるか否かを判定する第１書込ベリファイ動作、前記メモリセルの閾値電圧が前記第１閾電圧以上であるか否かを判定する第２書込ベリファイ動作を実行し、
前記第１及び第２書込ベリファイ動作により判定された前記第１閾値電圧以上で前記第２閾値電圧未満の閾値電圧を有するメモリセルに対して前記書込電圧印加動作を実行する際、前記書込電圧印加動作の実行回数の増加に伴い、前記ワード線の電圧を逐次上昇させると共に、前記メモリセルに対応するビット線の電圧を逐次変更する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記ワード線に印加する書込電圧を逐次ステップアップさせると共に、前記ビット線の電圧を前記書込電圧に同期させてステップアップさせる
ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線の電圧のステップアップ幅は、前記書込電圧のステップアップ幅よりも小さい
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
【０００３】
多値化が進むと、メモリセルの閾値電圧分布間のマージンが狭くなるため、各閾値電圧分布をより狭く制御することが必要になる。その１つの技術としてメモリセルに印加する書込電圧を、パルス高さが段階的に増加する複数のパルスに分割して印加する方法がある。また、データ書き込み時に２段階の書込ベリファイ読み出しを行う高速パス書込方式等も知られている。しかし、微細化が進むと、これらの方式を採用したとしても、書込電圧印加によるプログラムノイズの影響で、メモリセルの閾値移動量がバラつき、閾値電圧分布が大きくなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２６９７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、閾値電圧分布の広がりを抑制した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、メモリセル、ビット線、ワード線、及び制御回路を有する。メモリセルは、電気的にデータを書き換え可能に構成される。ビット線は、メモリセルの電流経路の一端に電気的に接続される。ワード線は、ビット線と交差する方向に配列されたメモリセルに共通に接続される。制御回路は、ワード線に書込電圧を印加してデータを書き込むべきメモリセルの閾値電圧を所定の閾値電圧以上になるまで移動させる書込動作を実行する。制御回路は、書込動作時に、ワード線に逐次上昇する書込電圧を印加しつつ、書き込むべきメモリセルの閾値電圧と書込電圧の印加回数との関係に基づいてビット線に印加する電圧を逐次変更する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の概略構成を示す構成図である。
【図２】図１に示すメモリセルアレイ１の構成を示す回路図である。
【図３】実施の形態に係る２値記憶のフラッシュメモリにおける書込動作を示す図である。
【図４】第１の実施の形態に係る書込動作を示すフローチャートである。
【図５】書込動作時における各種配線の電圧関係を示す図である。
【図６】図５の電圧関係に至るまでの書込動作の各段階におけるメモリセルＭＣ（１）〜ＭＣ（４）の閾値の変化を示す図である。
【図７】実施の形態に係る書込電圧Ｖｐｇｍ、及びメモリセルＭＣのチャネル電位Ｖｃｈを示す図である。
【図８】電圧Δｂｌ（Δｃｈ）を示す図である。
【図９】実施の形態に係る書込電圧印加動作時の各種配線の電圧を示すタイミングチャートである。
【図１０】実施の形態に係る第１、第２書込ベリファイ動作における選択ワード線ＷＬ２の電圧を示すタイミングチャートである。
【図１１】他の実施の形態に係る２値記憶のフラッシュメモリにおける書込動作を示す図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［構成］
図１は、実施の形態に係る２値記憶方式を採用した不揮発性半導体記憶装置（２値又は多値書込み方式のＮＡＮＤセル型フラッシュメモリ）の構成を示す。この不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリックス状に配置してなるメモリセルアレイ１を備える。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置される。
【００１０】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するビット線制御回路２、及びワード線ＷＬの電圧を制御するワード線制御回路３が接続される。ビット線制御回路２は、カラムアドレスに基づいてビット線ＢＬを選択し、選択されたビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。一方、ビット線制御回路２は、選択されたビット線ＢＬにメモリセルアレイ１中のメモリセルＭＣに書き込むデータを転送する。ワード線制御回路３は、ロウアドレスに基づいてアクセスするメモリセルに接続されたワード線ＷＬを選択し、ワード線ＷＬに書込電圧、読み出し電圧、書込パス電圧等、種々の電圧を印加する。
【００１１】
ビット線制御回路２には、データ入出力バッファ４が接続される。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。
【００１２】
メモリセルアレイ１、ビット線制御回路２、ワード線制御回路３、及びデータ入出力バッファ４は、制御回路６に接続される。制御回路６は、制御信号入力端子７に入力される制御信号に従い、ビット線制御回路２、ワード線制御回路３、及びデータ入出力バッファ４を制御するための制御信号を発生させる。
【００１３】
図２は、図１に示すメモリセルアレイ１の構成を示す。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成される。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
【００１４】
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含む。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続されるドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒとにより構成される。ドレイン側選択トランジスタＳＤＴｒの一端はビット線ＢＬｉに接続され、ソース側選択トランジスタＳＳＴｒの一端はソース線ＳＲＣに接続される。ロウ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続される。また、ロウ方向に一列に配置されたドレイン側選択トランジスタＳＤＴｒの制御ゲートはドレイン側選択ゲート線ＳＧＤに共通接続され、ロウ方向に一列に配置されたソース選択トランジスタＳＳＴｒの制御ゲートはソース側選択ゲート線ＳＧＳに共通接続される。
【００１５】
また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
【００１６】
［書込動作］
次に、不揮発性半導体記憶装置の書込動作を説明する。図３は、メモリセルＭＣの書込動作とメモリセルＭＣの閾値電圧分布との関係を示す。
【００１７】
図３に示すように、メモリセルＭＣの閾値電圧分布は、２値データ記憶の場合、消去状態を示す１つの負の分布Ｅ（データ“１”）と書込状態を示す１つの正の分布Ａ（データ“０”）を有し、４値データの場合、消去状態を示す１つの負の分布Ｅ（データ“１１”）と書込状態を示す３つの正の分布Ａ，Ｂ，Ｃ（但し、Ｂ，Ｃは図示せず。データ“００”，“０１”及び“１０”）を有する。
【００１８】
本実施の形態に係る書込動作は、図３に示すように、閾値電圧分布Ｅを正方向に移動させて閾値電圧分布Ａとする。すなわち、書込動作は、メモリセルＭＣの閾値電圧Ｖｔｈを閾値電圧分布Ａの下端のベリファイ電圧ＶＬａ以上とする。書込動作は、書込電圧印加動作、第１書込ベリファイ動作、及び第２書込ベリファイ動作を繰り返し実行する。
【００１９】
書込電圧印加動作は、メモリセルＭＣのゲートに書込電圧Ｖｐｇｍを印加して、メモリセルＭＣの閾値電圧Ｖｔｈを正方向に移動させる。書込電圧Ｖｐｇｍは、ΔＶｐｇｍだけステップアップさせながら逐次パルス高さが増加していく複数のパルス電圧により形成される。第１書込ベリファイ動作は、書込電圧印加動作の後になされ、メモリセルＭＣの閾値電圧Ｖｔｈがベリファイ電圧ＶＬｂ以上であるか否かを判定する。ベリファイ電圧ＶＬｂは、ベリファイ電圧ＶＬａより低い正の電圧である。第２書込ベリファイ動作は、第１書込ベリファイ動作の後になされ、メモリセルＭＣの閾値電圧Ｖｔｈがベリファイ電圧ＶＬａ以上であるか否かを判定する。第２書込ベリファイ動作によりメモリセルＭＣの閾値電圧がベリファイ電圧ＶＬａ以上であると判定されるまで、書込電圧印加動作、第１、第２書込ベリファイ動作は繰り返し実行される。
【００２０】
次に、図４を参照して、書込動作を説明する。まず、選択ワード線ＷＬにつながるメモリセルＭＣのコントロールゲートにワード線ＷＬを介して１番目の書込電圧Ｖｐｇｍを印加する（Ｓ１）。続く第１書込ベリファイ動作（Ｓ２）及び第２書込ベリファイ動作（Ｓ３）が共にベリファイパスであれば（Ｓ２のＹｅｓ、Ｓ３のＹｅｓ）、そのメモリセルＭＣに対する書込動作は終了する。この場合、ビット線ＢＬを介してチャネルをほぼ電源電圧にすると共にチャネルをフローティング状態にすることにより、メモリセルＭＣを書込禁止状態にする。もし、第１書込ベリファイ動作（Ｓ２）でパスし（Ｓ２のＹｅｓ）、第２書込ベリファイ動作（Ｓ３）でパスしなかった場合（Ｓ３のＮｏ）には、ビット線ＢＬの電圧をΔｂｌだけステップアップする（Ｓ５）。そして、書込電圧ＶｐｇｍをΔｐｇｍだけステップアップし（Ｓ４）、次の書込動作に移行する（Ｓ１）。
【００２１】
次に、図５を参照して、書込動作時における各種配線の電圧関係について説明する。図５は、書込動作の途中段階における各メモリセルＭＣにつながるワード線ＷＬ及びビット線ＢＬに印加される電圧の一例を示す。図５においては、選択ワード線ＷＬ２に接続された選択メモリセルＭＣ（１）、ＭＣ（２）、ＭＣ（３）が書込動作の対象とされ、メモリセルＭＣ（４）は書込を終了している。非選択ワード線ＷＬ１、３〜１６に接続された非選択メモリセルＭＣは書込動作の対象とされない。選択ワード線ＷＬ２には書込電圧Ｖｐｇｍ（例えば、２０Ｖ）＋３Δｐｇｍが印加され、非選択ワード線ＷＬ１、３〜１６にはパス電圧Ｖｐａｓｓ（例えば、８Ｖ）が印加される。
【００２２】
図６は、図５の電圧関係に至るまでの書込動作の各段階におけるメモリセルＭＣ（１）〜ＭＣ（４）の閾値の変化を示す図である。
【００２３】
まず第１段階の書込動作では、選択ワード線ＷＬ２に書込電圧Ｖｐｇｍが印加される。この結果、各メモリセルＭＣの書き込み易さのバラツキにより、例えば図６（ａ）に示すように、メモリセルＭＣ（４）は、第１書込ベリファイ動作をパスするが、メモリセルＭＣ（１），ＭＣ（２），ＭＣ（３）は、第１書込ベリファイ動作をパスしない。
【００２４】
第２段階の書込動作では、メモリセルＭＣ（４）につながるビット線ＢＬ（４）にビット線電圧Δｂｌが印加された状態で、選択ワード線ＷＬ２に書込電圧Ｖｐｇｍ＋Δｐｇｍが印加される。この結果、図６（ｂ）に示すように、メモリセルＭＣ（３）は第１書込ベリファイ動作をパスし、メモリセルＭＣ（４）は第２書込ベリファイ動作をパスする。一方、メモリセルＭＣ（１）、（２）は依然としてして第１書込ベリファイ動作をパスしない。
【００２５】
この場合、第３段階の書込動作では、メモリセルＭＣ（３）につながるビット線ＢＬ（３）にビット線電圧Δｂｌが印加され、メモリセルＭＣ（４）を書込禁止状態にした上で、選択ワード線ＷＬ２に書込電圧Ｖｐｇｍ＋２Δｐｇｍが印加される。この結果、図６（ｃ）に示すように、メモリセルＭＣ（２）が第１書込ベリファイをパスする。
【００２６】
この場合、第４段階の書込動作では、メモリセルＭＣ（１）、ＭＣ（２）、ＭＣ（３）にそれぞれつながるビット線ＢＬ（１）〜（３）の電圧が０、Δｂｌ、２Δｂｌとなる。また、選択ワード線ＷＬ２に書込電圧Ｖｐｇｍ＋３Δｐｇｍが印加される。この状態が図５に示す電圧状態である。
【００２７】
以上、図５に示す制御により、フローティングゲート−チャネル間の電位差は、非書込のメモリセルＭＣ（４）＜メモリセルＭＣ（３）＜メモリセルＭＣ（２）＜メモリセルＭＣ（１）の順に大きくなる。これにより、非書込のメモリセルＭＣ（４）で書込電圧印加動作は禁止される一方、書き込み易いメモリセルＭＣ（３）よりも書き込み難いメモリセルＭＣ（１）に高い書き込み電圧が印加されるように書込電圧印加動作が実行される。
【００２８】
次に、図７を参照して、選択ワード線ＷＬ２に印加される書込電圧Ｖｐｇｍ、及びメモリセルＭＣのチャネル電位Ｖｃｈについて説明する。図７に示すように、書込電圧Ｖｐｇｍは、書込電圧印加動作の実行回数の増加に応じてΔｐｇｍずつステップアップされる。しかし、ステップアップが開始されるタイミングは、メモリセルＭＣの書き込み易さ、すなわち書き込み後の閾値変動状態によって異なってくる。
【００２９】
ここで、従来において、書込対象のメモリセルＭＣのチャネル電位Ｖｃｈは書込電圧印加動作の実行回数の増加に関わらず一定とされるか、或いは第１書込ベリファイ動作をパスした後、１回だけ上昇する。したがって、書込電圧印加動作の実行回数の増加に応じて、メモリセルＭＣのフローティングゲート−チャネル間の電位差は電圧Δｐｇｍずつステップアップされる。これにより、１回の書込電圧印加動作によって書込対象のメモリセルＭＣの閾値電圧が正方向に移動しすぎる場合が生じ、メモリセルＭＣの閾値電圧分布の上裾が広がってしまう。
【００３０】
これに対して、本実施の形態においては、図７に示すように、書込電圧印加動作の実行回数とメモリセルＭＣの閾値電圧に応じて、ビット線ＢＬの電圧は電圧Δｂｌずつステップアップされる。これにより、ビット線ＢＬから電圧を転送されメモリセルＭＣのチャネル電位Ｖｃｈは電圧Δｃｈずつステップアップされる。したがって、書込電圧印加動作の実行回数と閾値の増加に応じて、メモリセルＭＣのフローティングゲート−チャネル間の電位差は電圧Δｐｇｍ−Δｃｈずつステップアップされる。すなわち、本実施の形態は、メモリセルＭＣのフローティングゲート−チャネル間の電位差の増加量を従来よりも抑えることできる。これにより、本実施の形態は、従来よりもメモリセルＭＣの閾値電圧分布の上裾の広がりを抑制できる。
【００３１】
上記の電圧Δｂｌ（Δｃｈ）は、Δｐｇｍよりも小さい電圧とするようにしても良い。書き込み回数が増加した場合には、ワード線ＷＬとチャネル間の電圧は徐々に大きくした方が望ましいケースも考えられるからである。なお、ビット線ＢＬの電圧のステップ幅Δｂｌ（Δｃｈ）は、一定の間隔でなくても良い。また、電圧Δｂｌ（Δｃｈ）は、図８に示すように、書込電圧印加動作の実行回数の増加に応じて上昇した後、低下するようにしても良い。
【００３２】
次に、図９を参照して、図５に示す第４段階の書込電圧印加動作を説明する。図９の時刻ｔ１１〜ｔ１５に亘って、ソース線ＳＲＣの電圧は１．３Ｖとされ、ソース側選択ゲート線ＳＧＳの電圧は０Ｖとされる。これにより、ソース側選択トランジスタＳＳＴｒは時刻ｔ１１〜ｔ１５に亘って非導通状態とされる。また、ビット線ＢＬ（１）の電圧は、時刻ｔ１１〜ｔ１５に亘って、０Ｖとされる。
【００３３】
図９に示すように、先ず、時刻ｔ１１にて、ドレイン側選択ゲート線ＳＧＤの電圧は４．３Ｖまで上げられる。次に、時刻ｔ１２にて、非書込ビット線ＢＬ（４）の電圧は、電源電圧Ｖｄｄまで上げられる。また、時刻ｔ１２にて、非選択ワード線ＷＬ、及び選択ワード線ＷＬの電圧は、パス電圧Ｖｐａｓｓまで上げられる。これにより、導通状態となったドレイン側選択トランジスタＳＤＴｒを介して、非書込ビット線ＢＬ（４）の電圧は非書込セルＭＣ（４）のチャネルに転送され、メモリセルＭＣ（４）のチャネル電位は電源電圧Ｖｄｄ近くまで充電される。この結果、ビット線ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒがオフする。
【００３４】
続いて、時刻ｔ１３にて、ドレイン側選択ゲート線ＳＧＤの電圧は下げられ、時刻ｔ１４で２．５Ｖ程度とする。これにより、ビット線ＢＬ（４）に対応するドレイン側選択トランジスタＳＤＴｒからビット線ＢＬ（４）へのリークを防止する。
【００３５】
続いて、時刻ｔ１５にて、ビット線ＢＬ（２）、ＢＬ（３）の電圧は電圧Δｂｌ（＝０．２Ｖ）、２Δｂｌ（＝０．４Ｖ）まで上げられる。これにより、ビット線ＢＬ（２）、ＢＬ（３）に対応するチャネル電位は、それぞれの書込程度に応じて電圧Δｃｈ、２Δｃｈまで上がる。一方、ビット線ＢＬ（１）の電圧は０Ｖに保持されているため、メモリセルＭＣ（１）のチャネル電位は０Ｖに保持される。
【００３６】
また、時刻ｔ１５にて、選択ワード線ＷＬの電圧は書込電圧Ｖｐｇｍ＋３Δｐｇｍまで上げられる。これにより、メモリセルＭＣ（１）のフローティングゲート−チャネル間の電位差はＶｐｇｍ＋３Δｐｇｍとなり、また、メモリセルＭＣ（２）のフローティングゲート−チャネル間の電位差はＶｐｇｍ＋３Δｐｇｍ−Δｃｈとなり、メモリセルＭＣ（３）のフローティングゲート−チャネル間の電位差はＶｐｇｍ＋３Δｐｇｍ−２Δｃｈとなる。このように、メモリセルＭＣ（１）、ＭＣ（２）、ＭＣ（３）の閾値電圧は異なる書込電圧を印加されて正方向にシフトする。
【００３７】
一方、上述したように時刻ｔ１２においてメモリセルＭＣ（４）のチャネル電位は電源電圧Ｖｄｄまで充電される。よって、時刻ｔ１４にてドレイン側選択ゲート線ＳＧＤの電圧が２．５Ｖに上げられたとしても、ビット線ＢＬ（４）に対応するドレイン側選択トランジスタＳＤＴｒは非導通状態のまま保持される。したがって、時刻ｔ１４以降において、メモリセルＭＣ（４）のチャネルはフローティングとなる。このため、時刻ｔ１５にて、メモリセルＭＣ（４）のゲートに書込電圧Ｖｐｇｍ＋３Δｐｇｍが印加されると、カップリングによって非書込セルＭＣ（４）のチャネル電位は上がる。したがって、メモリセルＭＣ（４）のフローティングゲート−チャネル間の電位差は大きくならず、メモリセルＭＣ（４）の閾値電圧はシフトしない。また、ドレイン側選択ゲート線ＳＧＤに印加される電圧（２．５Ｖ）は書込対象のメモリセルＭＣのチャネル電圧よりも高い電圧に設定することが望ましい。
【００３８】
上記メモリセルＭＣ（４）のチャネルは、通常のセルフブースト方式、又はローカルセルフブースト方式でフローティングとなり、そのチャネル電位は上げられる。通常のセルフブースト方式においては、メモリセルＭＣ（４）を含むメモリストリングＭＳのチャネルが、ビット線ＢＬ及びソース線ＳＲＣから電気的に分断されることにより、メモリセルＭＣ（４）のチャネルはフローティングとなる。そして、メモリセルＭＣ（４）のチャネル電位は、近接するメモリセルＭＣのチャネル電位と共にカップリングにより上げられる。一方、ローカルセルフブースト方式においては、メモリセルＭＣ（４）のチャネルは、近接するメモリセルＭＣのチャネルと電気的に分断されて、フローティングとなる。そして、メモリセルＭＣ（４）のチャネル電位は、近接するメモリセルＭＣのチャネル電位と独立してカップリングにより上げられる。パス電圧Ｖｐａｓｓ、及び書込電圧Ｖｐｇｍの大きさに応じて、通常のセルフブースト方式、又はローカルセルフブースト方式が選択される。
【００３９】
次に、図１０を参照して、第１、第２書込ベリファイ動作について説明する。第１、第２書込ベリファイ動作において、ビット線ＢＬの電圧はソース線ＳＲＣの電圧よりも高く設定される。ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは導通状態とされる。非選択メモリセルＭＣのゲートには読出電圧Ｖｒｅａｄが印加され、非選択メモリセルＭＣは導通状態とされる。そして、図１０に示すように、第１書込ベリファイ動作において選択メモリセルＭＣのゲートにはベリファイ電圧ＶＬｂが印加され、第２書込ベリファイ動作において選択メモリセルＭＣのゲートにはベリファイ電圧ＶＬａが印加される。上記のような第１書込ベリファイ動作において、ビット線ＢＬからソース線ＳＲＣに所定値以上の電流が流れない場合、選択メモリセルＭＣの閾値電圧はベリファイ電圧ＶＬｂ以上であると判定される。また、上記のような第２書込ベリファイ動作において、ビット線ＢＬからソース線ＳＲＣに所定値以上の電流が流れない場合、選択メモリセルＭＣの閾値電圧はベリファイ電圧ＶＬａ以上であると判定される。
【００４０】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４１】
例えば、図１１に示すように、第１書込ベリファイ動作の前に、ベリファイ電圧ＶＬｂよりも低いベリファイ電圧ＶＬｃを用いてベリファイ動作を更に実行して良い。また、図１１に示すように、第２書込ベリファイ動作の実行後に、ベリファイ電圧ＶＬａとベリファイ電圧ＶＬｂとの間のベリファイ電圧ＶＬｄを用いて更にベリファイ動作を実行してもよい。
【００４２】
上記図１１に示す例において、ベリファイ電圧ＶＬｃ以上であり且つベリファイ電圧ＶＬｂ未満の閾値電圧を有するメモリセルＭＣに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルＭＣの電流経路の一端に電気的に接続されたビット線ＢＬの電圧をΔｃｈａずつステップアップさせても良い。ベリファイ電圧ＶＬｂ以上であり且つベリファイ電圧ＶＬｄ未満の閾値電圧を有するメモリセルＭＣに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルＭＣの電流経路の一端に電気的に接続されたビット線ＢＬの電圧をΔｃｈｂ（Δｃｈｂ＜Δｃｈａ）ずつステップアップさせても良い。そして、ベリファイ電圧ＶＬｄ以上であり且つベリファイ電圧ＶＬａ未満の閾値電圧を有するメモリセルＭＣに対して書込電圧印加動作を実行する際、書込電圧印加動作の実行回数の増加に伴い、そのメモリセルＭＣの電流経路の一端に電気的に接続されたビット線ＢＬの電圧をΔｃｈｃ（Δｃｈｃ＜Δｃｈｂ）ずつステップアップさせても良い。
【００４３】
また、上記実施の形態では、２値記憶方式（１ビット／セル）又は４値記憶方式の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値以上の記憶方式などにも適用可能であることは言うまでもない。
【符号の説明】
【００４４】
１…メモリセルアレイ、  ２…ビット線制御回路、  ３…ワード線制御回路、  ４…データ入出力バッファ、  ５…データ入出力端子、  ６…制御回路、  ７…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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