(57)【要約】【課題】回路ブロックの電源回復時に電源線に突入電流が流れることを抑制し、迅速に電源を回復可能な集積回路を提供する。【解決手段】集積回路は回路ブロックに電力供給する電源線または接地線を備える。トランジスタ対は電源線と電源または接地線と接地電位との間に並列に接続された第１、第２のトランジスタを含む。第３のトランジスタは電源線と電源または接地線と接地電位との間に接続される。第１から第３のノードは第１〜第３のトランジスタの各ゲートに接続されている。第１のバッファは第１のノードに第１のトランジスタを制御する第１の制御信号を出力する。第２のバッファは第１の制御信号を受けて、第２、第３のトランジスタを制御する第２の制御信号を第２、第３のノードへ並行に伝達する。回路ブロックへの電源供給を開始するとき第１の制御信号が第１のトランジスタを中間状態で駆動した後に、第２の制御信号が第２および第３のトランジスタを駆動する。【選択図】図２
2013125774.tif 000002
【特許請求の範囲】
【請求項１】
回路ブロックと、
前記回路ブロックに電力を供給する電源線または接地線と、
前記電源線と電源との間または前記接地線と接地電位との間に並列に接続された第１および第２のトランジスタを含む少なくとも１つのトランジスタ対と、
前記電源線と電源との間または前記接地線と接地電位との間に接続された少なくとも１つの第３のトランジスタと、
前記第１から第３のトランジスタの各ゲートにそれぞれ接続された第１から第３のノードと、
前記第１のノードに前記第１のトランジスタの導通状態を制御する第１の制御信号を出力する第１のバッファと、
前記第１のノードと前記第２および第３のノードとの間に接続され、前記第１の制御信号を受けて、前記第２および第３のトランジスタの導通状態を制御する第２の制御信号を前記第２および第３のノードへ並行に伝達する第２のバッファとを備え、
前記回路ブロックへの電源供給を開始するときに、前記第１の制御信号が前記第１のトランジスタを導通状態と遮断状態との間の中間状態で駆動した後に、前記第２の制御信号が前記第２および第３のトランジスタを導通状態にすることを特徴とする半導体集積回路装置。
【請求項２】
前記第１から第３のノードは、前記回路ブロックの周囲に配線として設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１および第２のバッファは、それぞれ前記回路ブロックの第１の辺の両端部に配置されており、
前記第１および第２のノードは、それぞれ前記回路ブロックの第１の辺に沿って前記第１のバッファと前記第２のバッファとの間に設けられた配線であり、
前記第３のノードは、前記第２のバッファの側において前記第１の辺に隣接する第２の辺および前記第１の辺の対辺に沿って設けられた配線であり、
前記第２のノードおよび前記第３のノードは、前記第２のバッファから分岐して延伸していることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１のバッファは、前記回路ブロックの第１の辺の一端部に配置されており、
前記第２のバッファは、前記第１の辺の途中に設けられており、
前記第１および第２のノードは、それぞれ前記回路ブロックの第１の辺に沿って前記第１のバッファと前記第２のバッファとの間に設けられた配線であり、
前記第３のノードは、前記第２のバッファから前記第１の辺の他端部まで設けられ、さらに、該第１の辺に隣接する第２の辺および前記第１の辺の対辺に沿って設けられた配線であり、
前記第２のノードおよび前記第３のノードは、前記第２のバッファから分岐して延伸していることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項５】
前記第１のバッファは、前記回路ブロックの第１の辺の途中に配置されており、
前記第２のバッファは、前記第１の辺の一端部に設けられており、
前記第１および第２のノードは、それぞれ前記回路ブロックの第１の辺に沿って前記第１のバッファと前記第２のバッファとの間に設けられた配線であり、
前記第３のノードは、前記第２のバッファの側において前記第１の辺に隣接する第２の辺および前記第１の辺の対辺に沿って設けられた配線であり、
前記第２のノードおよび前記第３のノードは、前記第２のバッファから分岐して延伸していることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項６】
前記第１および第２のバッファは、前記回路ブロックの第１の辺の途中に配置されており、
前記第１および第２のノードは、それぞれ前記回路ブロックの第１の辺に沿って前記第１のバッファと前記第２のバッファとの間に設けられた配線であり、
前記第３のノードは、前記第２のバッファから前記第１の辺の他端部まで設けられ、さらに、該第１の辺に隣接する第２の辺および前記第１の辺の対辺に沿って設けられた配線であり、
前記第２のノードおよび前記第３のノードは、前記第２のバッファから分岐して延伸していることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置において、部分的に電源を遮断するために電源線または接地線に電源スイッチを挿入している場合がある。このような装置において、電源スイッチを遮断し、その後、電源スイッチを導通させたときに、電源線を充電するために大きな突入電流が流れる場合がある。突入電流は、電源ノイズを生じさせ、他の動作中の回路ブロックに悪影響を与えるおそれがある。
【０００３】
このような突入電流を抑制するために、電源スイッチを分割し順次オンさせる方策が考えられる。このような方策では、その電源スイッチに対応する回路の周囲に配線を一周させ、その配線のＲＣ遅延を利用して、チャネル幅の比較的小さいサブ電源スイッチをオンさせた後に、チャネル幅の比較的大きなメイン電源スイッチをオンさせる。これにより、電源線を少しずつ充電することができるので、突入電流を抑制することができる。このような方策は、電源を遮断する回路ブロックが比較的小さい場合に、必要な遅延時間を得るために有効な方策である。
【０００４】
しかし、電源遮断対象である回路ブロックが大きい場合には、逆に、遅延時間が長すぎて、回路ブロックの電源を迅速に回復させることができなくなってしまう。また、サブ電源スイッチを動作させるゲート信号は、アナログ的な中間電位であるので、ゲート配線が長くなると、ノイズを受けやすくなる。ゲート信号がノイズを受けると、サブ電源スイッチが電源回復時の遅延時間が所望の遅延時間とは異なってしまう。例えば、サブ電源スイッチが正常にオンしなくなる可能性があり、あるいは、電源回復が早すぎてノイズが発生する可能性もある。また、電源遮断時にノイズを受けるとサブ電源スイッチが意図せずオンしてしまう可能性もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３４６６７号公報
【特許文献２】特開２０１０−２４５４０３号公報
【非特許文献】
【０００６】
【非特許文献１】VLSI2007(12-4), K. Fukuoka, O. Ozawa, R. Mori, Y. Igarashi, T. Sasaki, T. Kuraishi, Y. Yasu, and K. Ishibashi “A 1.92us-wake-up time thick-gate-oxide power switch technique for ultra low-power single-chip mobile processors”
【発明の概要】
【発明が解決しようとする課題】
【０００７】
規模の大きな回路ブロックにおいて電源を回復させる際に、ノイズの影響を受けにくく、電源線に突入電流が流れることを抑制し、かつ、安定に回路ブロックの電源を回復させることができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体集積回路装置は、回路ブロックと、回路ブロックに電力を供給する電源線または接地線とを備える。少なくとも１つのトランジスタ対は、電源線と電源との間または接地線と接地電位との間に並列に接続された第１および第２のトランジスタを含む。少なくとも１つの第３のトランジスタは、前記電源線と電源との間または接地線と接地電位との間に接続されている。第１から第３のノードは、第１から第３のトランジスタの各ゲートにそれぞれ接続されている。第１のバッファは、第１のノードに第１のトランジスタの導通状態を制御する第１の制御信号を出力する。第２のバッファは、第１のノードと第２および第３のノードとの間に接続され、第１の制御信号を受けて、第２および第３のトランジスタの導通状態を制御する第２の制御信号を第２および第３のノードへ並行に伝達する。回路ブロックへの電源供給を開始するときに、第１の制御信号が第１のトランジスタを導通状態と遮断状態との間の中間状態で駆動した後に、第２の制御信号が第２および第３のトランジスタを駆動する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従った半導体集積回路装置のチップを示す平面図。
【図２】或る回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図。
【図３】スイッチ回路ＳＷＣの構成を示す回路図。
【図４】第２の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図。
【図５】第２の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図。
【図６】第３の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図。
【図７】第３の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図。
【図８】第４の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図。
【図９】第４の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図。
【図１０】Ｎ型ＭＯＳを用いたスイッチ回路ＳＷＣの構成を示す回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。本実施形態による半導体集積回路装置は、半導体メモリだけでなく、他の集積回路全般にも適用できる。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従った半導体集積回路装置（以下、単に、集積回路ともいう）のチップを示す平面図である。集積回路１０は、複数の回路ブロックＩＣＢを備えている。集積回路１０は、各回路ブロックＩＣＢごとに電源を導通または遮断することができるようにスイッチ回路（図２のＳＷＣ参照）を備えている。スイッチ回路ＳＷＣは、各回路ブロックＩＣＢごとに設けられており、複数の回路ブロックＩＣＢのうち対応する回路ブロックＩＣＢを選択的に休止状態にし、あるいは、起動状態にすることができる。
【００１２】
図２は、或る回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図である。スイッチ回路ＳＷＣは、回路ブロックＩＣＢの周囲に設けられており、スイッチイネーブル信号ＳＷＥＮの制御を受けて電源と回路ブロックＩＣＢとの間をスイッチングする。
【００１３】
スイッチ回路ＳＷＣは、第１のバッファＢＵＦＦ１と、第２のバッファＢＵＦＦ２と、第１のノードとしてのパワーイネーブル線ＰＷＥＮ１と、第２のノードとしてのパワーイネーブル線ＰＷＥＮ２と、第３のノードとしてのパワーイネーブル線ＰＷＥＮ３とを備えている。
【００１４】
第１および第２のバッファＢＵＦＦ１、ＢＵＦＦ２は、それぞれ回路ブロックＩＣＢの第１の辺Ｓ１の両端部Ｅ１、Ｅ２に配置されている。パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２は、それぞれ回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間に設けられた配線である。パワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２の側において第１の辺Ｓ１に隣接する第２の辺Ｓ２および第１の辺の対辺Ｓ３に沿って設けられた配線である。
【００１５】
パワーイネーブル線ＰＷＥＮ２およびパワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２において分岐しており、それぞれ第１の辺Ｓ１に沿った方向および第２の辺Ｓ２に沿った方向へ延伸している。
【００１６】
スイッチ回路ＳＷＣのより詳細な構成は、図３に示される。
【００１７】
図３は、スイッチ回路ＳＷＣの構成を示す回路図である。スイッチ回路ＳＷＣは、回路ブロックＩＣＢに電力を供給する電源線ＶＤＤＶと、電源ＶＤＤとの間に接続されている。スイッチ回路ＳＷＣは、バッファＢＵＦＦ１、ＢＵＦＦ２の他に、電源線ＶＤＤＶと電源ＶＤＤとの間に並列に接続された複数の第１のパワースイッチセルＰＳＣ１および複数の第２のパワースイッチセルＰＳＣ２を備えている。
【００１８】
第１のパワースイッチセルＰＳＣ１は、電源線ＶＤＤＶと電源ＶＤＤとの間に並列に接続されたトランジスタ対ＴＰ１、ＴＰ２を備える。第１のトランジスタＴＰ１および第２のトランジスタＴＰ２は、ともにＰ型ＦＥＴ（Field Effect Transistor）を用いて形成されている。
【００１９】
第１のトランジスタＴＰ１のゲートは、第１のノードとしてのパワーイネーブル線ＰＷＥＮ１に接続されており、第２のトランジスタＴＰ２のゲートは、第２のノードとしてのパワーイネーブル線ＰＷＥＮ２に接続されている。従って、第１のトランジスタＴＰ１は、パワーイネーブル線ＰＷＥＮ１を介して第１のバッファＢＵＦＦ１からの第１の制御信号ＣＮＴ１を受け取り、第１の制御信号ＣＮＴ１に基づいて制御される。第２のトランジスタＴＰ２は、パワーイネーブル線ＰＷＥＮ２を介して第２のバッファＢＵＦＦ２からの第２の制御信号ＣＮＴ２を受け取り、第２の制御信号ＣＮＴ２に基づいて制御される。
【００２０】
第２のパワースイッチセルＰＳＣ２は、電源線ＶＤＤＶと電源ＶＤＤとの間に接続された第３のトランジスタＴＰ３を備える。第３のトランジスタＴＰ３は、Ｐ型ＦＥＴを用いて形成されている。第３のトランジスタＴＰ３のゲートは、第３のノードとしてのパワーイネーブル線ＰＷＥＮ３に接続されている。従って、第３のトランジスタＴＰ３は、パワーイネーブル線ＰＷＥＮ３を介して第２のバッファＢＵＦＦ２からの第２の制御信号ＣＮＴ２を受け取り、第２の制御信号ＣＮＴ２に基づいて制御される。
【００２１】
尚、第１〜第３のトランジスタとしてＮ型ＦＥＴを用いることもできる。この場合、図１０に示すように、第１から第３のトランジスタＴＮ１〜ＴＮ３は、接地電位ＶＳＳと接地線ＶＳＳＶの間に接続される。第１〜第３のトランジスタとしてＮ型ＦＥＴを用いたスイッチ回路ＳＷＣは、第１〜第３のトランジスタとしてＰ型ＦＥＴを用いたスイッチ回路ＳＷＣの説明から容易に類推できるのでその説明を省略する。以下、トランジスタＴＰ１〜ＴＰ３は、電源線ＶＤＤＶと電源ＶＤＤとの間に接続されているものとして説明を進める。
【００２２】
パワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２の分岐点ＤＩＶにおいてパワーイネーブル線ＰＷＥＮ２と分岐されている。従って、パワーイネーブル線ＰＷＥＮ３は、パワーイネーブル線ＰＷＥＮ２と並行して第２の制御信号ＣＮＴ２を伝達し、各第２のパワースイッチセルＰＳＣ２内の第３のトランジスタＴＰ３を制御する。
【００２３】
第１のトランジスタＴＰ１のサイズ（チャネル幅／チャネル長）は、第２のトランジスタＴＰ２のサイズ（チャネル幅／チャネル長）と第３のトランジスタＴＰ３のサイズ（チャネル幅／チャネル長）を足したものよりも十分小さいことが好ましい。これにより、電源回復当初において、電源ノイズをほとんど発生させることなく電源電圧を立ち上げることができる。
【００２４】
パワーイネーブル線ＰＷＥＮ１〜ＰＷＥＮ３は、回路ブロックＩＣＢの周囲に配線として設けられており、例えば、金属、ドープトポリシリコン等の導電材料を用いて形成されている。
【００２５】
第１のバッファＢＵＦＦ１は、スイッチイネーブル信号ＳＷＥＮの信号線とパワーイネーブル線ＰＷＥＮ１との間に接続されている。第１のバッファＢＵＦＦ１は、電源ＶＤＤと基準電位（例えば、グランド）ＶＳＳとの間に接続されたインバータ回路ＩＮ０、ＩＮ１を含む。インバータ回路ＩＮ０、ＩＮ１は、スイッチイネーブル信号ＳＷＥＮを第１の制御信号ＣＮＴ１としてパワーイネーブル線ＰＷＥＮ１へ伝達する役割を果たす。インバータ回路ＩＮ０、ＩＮ１によって、第１の制御信号ＣＮＴ１は、アナログ的な中間電位となる。例えば、第１の制御信号ＣＮＴ１は、高レベル電圧と低レベル電圧との中間電位に設定され、それにより、第１のトランジスタＴＰ１を導通状態（オン）と遮断状態（オフ）との中間状態である弱い導通状態とする。第１のトランジスタＴＰ１による第２のバッファＢＵＦＦ２までの遅延時間は、最終段のインバータ回路ＩＮ１に含まれているＮ型ＦＥＴの数を変更することによって設定され得る。
【００２６】
第１のバッファＢＵＦＦ１は、さらに、パワーイネーブル線ＰＷＥＮ２に接続された終端回路ＴＣを備えている。終端回路ＴＣは、スイッチイネーブル信号ＳＷＥＮが高レベル電圧に活性化された後、第２のバッファＢＵＦＦ２からの第２の制御信号ＣＮＴ２を受け取ったときに、パワーイネーブル線ＰＷＥＮ１を低レベル電圧ＶＳＳにすることによって第１のトランジスタＴＰ１を導通状態にする。即ち、第１のバッファＢＵＦＦ１は、第１の制御信号ＣＮＴ１をパワーイネーブル線ＰＷＥＮ１に伝達することによって第１のトランジスタＴＰ１を弱い導通状態にした後、第２の制御信号ＣＮＴ２を受け取ったときに第１のトランジスタＴＰ１を通常の導通状態にする。
【００２７】
第２のバッファＢＵＦＦ２は、例えば、２つのインバータ回路ＩＮ２、ＩＮ３を備えている。第２のバッファＢＵＦＦ２は、第１の制御信号ＣＮＴ１を受けて、第２の制御信号ＣＮＴ２として出力する。このとき、第１の制御信号ＣＮＴ１を受ける前段のインバータ回路ＩＮ２は、第１の制御信号ＣＮＴ１によって充分に大きな高レベル電圧を後段のインバータＩＮ３に伝達する。これにより、第２のバッファＢＵＦＦ２は、トランジスタＴＰ２、ＴＰ３を充分に導通状態とする第２の制御信号ＣＮＴ２をパワーイネーブル線ＰＷＥＮ２、３へ出力することができる。即ち、第２のバッファＢＵＦＦ２は、第１の制御信号ＣＮＴ１を受けて、第２および第３のトランジスタＴＰ２、ＴＰ３の導通状態を制御する第２の制御信号ＣＮＴ２をパワーイネーブル線ＰＷＥＮ２、３へ並行に伝達することができる。
【００２８】
尚、パワーイネーブル線ＰＷＥＮ１〜３の途中には、随所にバッファとしてのリピータＲＥＰが設けられていてもよい。
【００２９】
次に、第１の実施形態によるスイッチ回路ＰＷＣの動作を説明する。
【００３０】
回路ブロックＩＣＢへの電源供給を開始するときに、スイッチイネーブル信号ＳＷＥＮが高レベル電圧に活性化される。スイッチイネーブル信号ＳＷＥＮが活性化されると、第１のバッファＢＵＦＦ１は、第１の制御信号ＣＮＴ１をパワーイネーブル線ＰＷＥＮ１へ出力する。
【００３１】
第１の制御信号ＣＮＴ１は、パワースイッチセルＰＳＣ１の第１のトランジスタＴＰ１を中間状態（弱い導通状態）にする。これにより、電源ＶＤＤからの電流が第１のトランジスタＴＰ１を介して少しずつ電源線ＶＤＤＶへ流れ、電源線ＶＤＤＶを弱く充電する。
【００３２】
次に、第１の制御信号ＣＮＴ１は、パワーイネーブル線ＰＷＥＮ１を介して第２のバッファＢＵＦＦ２へ到達する。第１の制御信号ＣＮＴ１が第１のバッファＢＵＦＦ１から第２のバッファＢＵＦＦ２へ到達する時間は、第１のバッファＢＵＦＦ１内のインバータ回路ＩＮ１で直列接続されているＮ型ＭＯＳトランジスタの数、および、パワーイネーブル線ＰＷＥＮ１によるＲＣ遅延時間により決定される。
【００３３】
第２のバッファＢＵＦＦ２は、第１の制御信号ＣＮＴ１を受け取った後、第２の制御信号ＣＮＴ２をパワーイネーブル線ＰＷＥＮ２、ＰＷＥＮ３へ出力する。このとき、第２の制御信号ＣＮＴ２は、低レベル電圧（例えば、ＶＳＳ）である。従って、第２の制御信号ＣＮＴ２は、パワースイッチセルＰＳＣ２の第２のトランジスタＴＰ２およびパワースイッチセルＰＳＣ３の第３のトランジスタＴＰ３を並行して導通状態にする。これにより、電源ＶＤＤからの電流が第２および第３のトランジスタＴＰ２、ＴＰ３を介して電源線ＶＤＤＶへ流れ、電源線ＶＤＤＶを充電する。このとき、第２および第３のトランジスタＴＰ２、ＴＰ３は、ともに通常の導通状態となるため、第１のトランジスタＴＰ１よりも大きな電流を流す。よって、電源線ＶＤＤＶは迅速に充電される。
【００３４】
その後、第２の制御信号ＣＮＴ２が第１のバッファＢＵＦＦ１に到達すると、第１のバッファＢＵＦＦ１は、パワーイネーブル線ＰＷＥＮ１を低レベル電圧にし、第１のトランジスタＴＰ１も通常の導通状態にする。
【００３５】
このように、本実施形態では、第２のバッファＢＵＦＦ２は、第２の制御信号ＣＮＴ２を分岐してパワーネーブル線ＰＷＥＮ２とパワーイネーブル線ＰＷＥＮ３とに並行に伝搬する。これにより、回路ブロックＩＣＢへの電源供給を開始するときに、第１の制御信号ＣＮＴ１が第１のトランジスタＴＰ１を弱い導通状態に駆動した後、第２の制御信号ＣＮＴ２は分岐されてパワーネーブル線ＰＷＥＮ２とパワーイネーブル線ＰＷＥＮ３とに並行に伝搬され、そして、第２および第３のトランジスタＴＰ２、ＴＰ３を並行に（同時に）導通状態にする。従って、スイッチ回路ＳＷＣは、最初、電源線ＶＤＤＶを弱く充電しながら、その後、電源線ＶＤＤＶの電圧を短時間のうちに回復させることができる。つまり、回路ブロックＩＣＢの電源を回復させる際に、電源線ＶＤＤＶに突入電流が流れることを抑制しつつ、迅速に回路ブロックＩＣＢの電源を回復させることができる。換言すると、本実施形態は、電源線ＶＤＤＶへの突入電流の抑制と電源線ＶＤＤＶの電圧の短時間での回復との両立を図ることができる。
【００３６】
また、パワーネーブル線ＰＷＥＮ１は、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間の長さ（回路ブロックＩＣＢの第１の辺Ｓ１の長さ）だけである。これにより、パワーネーブル線ＰＷＥＮ１を短くすることができるので、アナログ的な中間電位である第１の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。その結果、第１のトランジスタＴＰ１が電源回復当初に遮断状態のまま中間状態にならないという不具合を抑制することができる。
【００３７】
本実施形態によれば、第１の辺Ｓ１に対する対辺Ｓ３に設けられたパワーイネーブル線ＰＷＥＮ３を伝搬する第２の制御信号ＣＮＴ２は、第１の辺Ｓ１または第２の辺Ｓ２へ戻す必要がない。このため、本実施形態は、電源遮断領域である回路ブロックＩＣＢが図２の縦方向（第２の辺Ｓ２の延伸方向）に長い場合に有効である。例えば、本実施形態は、メモリデバイスのような大きなチップサイズの半導体集積回路装置において有効である。
【００３８】
尚、辺Ｓ１〜Ｓ３は、それらの配置関係を維持している限り、回路ブロックＩＣＢのいずれの辺に配置されても構わない。
【００３９】
（第２の実施形態）
図４は、第２の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図である。図５は、第２の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図である。第２の実施形態では、第１のバッファＢＵＦＦ１は、回路ブロックＩＣＢの第１の辺Ｓ１の一端部Ｅ１に配置されている。しかし、第２のバッファＢＵＦＦ２は、第１の辺Ｓ１の途中に設けられている。従って、パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２は、回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間に設けられているが、パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２の長さは、第１の辺Ｓ１の長さよりも短い。
【００４０】
第３のノードとしてのパワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２から第１の辺Ｓ１の他端部Ｅ２まで設けられ、さらに、第１の辺Ｓ１に隣接する第２の辺Ｓ２および第１の辺Ｓ１の対辺Ｓ３に沿って設けられている。即ち、パワーイネーブル線ＰＷＥＮ３は、辺Ｓ２、Ｓ３だけでなく、辺Ｓ１の一部にも沿って設けられている。尚、パワーイネーブル線ＰＷＥＮ２、ＰＷＥＮ３は、第１の実施形態と同様に、第２のバッファＢＵＦＦ２から分岐して延伸している。
【００４１】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第２の実施形態は、第１の実施形態の効果を得ることができる。
【００４２】
さらに、第２のバッファＢＵＦＦ２が第１の辺Ｓ１の途中に配置されていることによって、回路ブロックＩＣＢの第１の辺Ｓ１が長い場合であっても、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間の長さを短くすることができる。これにより、パワーネーブル線ＰＷＥＮ１を短くすることができるので、アナログ的な中間電位である第１の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。このように、第２の実施形態は、第１の辺Ｓ１が長い回路ブロックに有効である。
【００４３】
（第３の実施形態）
図６は、第３の実施形態に従った第２の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図である。図７は、第３の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図である。第３の実施形態では、第１のバッファＢＵＦＦ１は、第１の辺Ｓ１の途中に設けられている。第２のバッファＢＵＦＦ２は、回路ブロックＩＣＢの第１の辺Ｓ１の他端部Ｅ２に配置されている。従って、パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２は、回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間に設けられているが、パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２の長さは、第１の辺Ｓ１の長さよりも短い。
【００４４】
第３のノードとしてのパワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２から第１の辺Ｓ１に隣接する第２の辺Ｓ２および第１の辺Ｓ１の対辺Ｓ３に沿って設けられている。
【００４５】
パワーイネーブル線ＰＷＥＮ２、ＰＷＥＮ３は、第１の実施形態と同様に、第２のバッファＢＵＦＦ２から分岐して延伸している。
【００４６】
第３の実施形態は、第４のトランジスタＴＰ４および第４のノードとしてのパワーイネーブル線ＰＷＥＮ４をさらに備えている。第４のトランジスタＴＰ４は、電源線と電源との間に接続されており、その構成は第３のトランジスタＴＰ３と同様でよい。第４のトランジスタＴＰ４は、第３のパワースイッチセルＰＳＣ３に含まれている。第３のパワースイッチセルＰＳＣ３は、第２のパワースイッチセルＰＳＣ２と同じ構成でよい。パワーイネーブル線ＰＷＥＮ４は、第４のトランジスタＴＰ４のゲートに接続されている。パワーイネーブル線ＰＷＥＮ４は、回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１から第１の辺Ｓ１の一端部Ｅ１まで設けられた配線である。パワーイネーブル線ＰＷＥＮ４は、第１のバッファＢＵＦＦ１の分岐点ＤＩＶ２においてパワーイネーブル線ＰＷＥＮ２から分岐して延伸している。
【００４７】
第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第３の実施形態は、第１の実施形態の効果を得ることができる。
【００４８】
さらに、第１のバッファＢＵＦＦ１が第１の辺Ｓ１の途中に配置されていることによって、回路ブロックＩＣＢの第１の辺Ｓ１が長い場合であっても、第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間の長さを短くすることができる。これにより、パワーネーブル線ＰＷＥＮ１を短くすることができるので、アナログ的な中間電位である第１の制御信号が他の回路ブロックからのノイズの影響を受けにくくなる。
【００４９】
さらに、第３の実施形態は、第４のトランジスタＴＰ４およびパワーイネーブル線ＰＷＥＮ４を備えることによって、電源線ＶＤＤＶの電圧の復帰時間をさらに短縮することができる。第３の実施形態は、第１の辺Ｓ１が長い回路ブロックに有効である。
【００５０】
（第４の実施形態）
図８は、第４の実施形態に従った回路ブロックＩＣＢおよびそれに対応するスイッチ回路ＳＷＣの配置を示す概略的なレイアウト図である。図９は、第４の実施形態に従ったスイッチ回路ＳＷＣの構成を示す回路図である。第４の実施形態は、第２および第３の実施形態の組み合わせである。従って、第４の実施形態では、第１および第２のバッファＢＵＦＦ１、ＢＵＦＦ２は、第１の辺Ｓ１の途中に設けられている。パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２は、回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１と第２のバッファＢＵＦＦ２との間に設けられているが、パワーイネーブル線ＰＷＥＮ１、ＰＷＥＮ２の長さは、第１の辺Ｓ１の長さよりも短い。
【００５１】
第３のノードとしてのパワーイネーブル線ＰＷＥＮ３は、第２のバッファＢＵＦＦ２から第１の辺Ｓ１の他端部Ｅ２まで設けられ、さらに、第１の辺Ｓ１に隣接する第２の辺Ｓ２および第１の辺Ｓ１の対辺Ｓ３に沿って設けられている。即ち、パワーイネーブル線ＰＷＥＮ３は、辺Ｓ２、Ｓ３だけでなく、辺Ｓ１の一部にも沿って設けられている。
【００５２】
パワーイネーブル線ＰＷＥＮ２、ＰＷＥＮ３は、第１の実施形態と同様に、第２のバッファＢＵＦＦ２から分岐して延伸している。
【００５３】
第４の実施形態は、第４のトランジスタＴＰ４および第４のノードとしてのパワーイネーブル線ＰＷＥＮ４をさらに備えている。第４のトランジスタＴＰ４は、電源線と電源との間に接続されており、その構成は第３のトランジスタＴＰ３と同様でよい。第４のトランジスタＴＰ４は、第３のパワースイッチセルＰＳＣ３に含まれている。第３のパワースイッチセルＰＳＣ３は、第２のパワースイッチセルＰＳＣ２と同じ構成でよい。パワーイネーブル線ＰＷＥＮ４は、第４のトランジスタＴＰ４のゲートに接続されている。パワーイネーブル線ＰＷＥＮ４は、回路ブロックＩＣＢの第１の辺Ｓ１に沿って第１のバッファＢＵＦＦ１から第１の辺Ｓ１の一端部Ｅ１まで設けられた配線である。パワーイネーブル線ＰＷＥＮ４は、第１のバッファＢＵＦＦ１の分岐点ＤＩＶ２においてパワーイネーブル線ＰＷＥＮ２から分岐して延伸している。
【００５４】
第４の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。これにより、第４の実施形態は、第２および第３の実施形態の効果を得ることができる。
【００５５】
（第１の実施形態の変形例）
図１０は、パワーセルスイッチＰＳＣ１〜ＰＳＣ２にＮ型ＦＥＴを用いたスイッチ回路ＳＷＣの構成を示す回路図である。第１〜第３のトランジスタは、Ｎ型ＦＥＴで構成されており、それぞれＴＮ１〜ＴＮ３と表示されている。
【００５６】
本変形例では、接地線ＶＳＳＶが回路ブロックＩＣＢに電力を供給することになる。第１および第２のトランジスタＴＮ１、ＴＮ２は、接地線ＶＳＳＶと接地電位ＶＳＳとの間に並列に接続されている。第３のトランジスタＴＮ３は、接地線ＶＳＳＶと接地電位ＶＳＳとの間に接続されている。本変形例のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００５７】
これにより、本変形例も第１の実施形態と同様の効果を得ることができる。また、本変形例は、第２〜第４の実施形態にも同様に適用することができる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１０・・・集積回路、ＩＣＢ・・・回路ブロック、ＳＷＣ・・・スイッチ回路、ＢＵＦＦ１・・・第１のバッファ、ＢＵＦＦ２・・・第２のバッファ、ＰＷＥＮ１〜ＰＷＥＮ３・・・パワーイネーブル線、ＶＤＤＶ・・・電源線、ＶＤＤ・・・電源、ＰＳＣ１〜ＰＳＣ３・・・パワースイッチセル、ＴＰ１・・・第１のトランジスタ、ＴＰ２・・・第２のトランジスタ、ＴＰ３・・・第３のトランジスタ、ＰＷＥＮ１〜ＰＷＥＮ３・・・パワーイネーブル線、ＣＮＴ１・・・第１の制御信号、ＣＮＴ２・・・第２の制御信号、ＤＩＶ・・・分岐点、ＩＮ０〜ＩＮ３・・・インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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