(57)【要約】【課題】シリサイド形成不良を抑制する。【解決手段】ゲート電極５０及びサイドウォール膜２０及び３０の上から、半導体層１０上にシリサイドブロック膜６０を形成し、当該シリサイドブロック膜６０の上に非シリサイド領域を覆うレジストパターン９０を形成した後、当該レジストパターン９０に覆われていないシリサイドブロック膜６０を、等方性エッチングと、異方性エッチングの組み合わせで、エッチングする工程を有する半導体装置の製造方法。【選択図】図２
2013214684.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側面に沿ってサイドウォール膜を形成するサイドウォール膜形成工程と、
前記ゲート電極及び前記サイドウォール膜をマスクとして前記半導体層に不純物を注入して不純物領域を形成する不純物領域形成工程と、
前記不純物領域形成工程の後、前記ゲート電極及び前記サイドウォール膜の上から、前記半導体層上にシリサイドブロック膜を形成するブロック膜形成工程と、
前記シリサイドブロック膜の上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして、前記シリサイドブロック膜の露出部分に対して異方性エッチングを行い、前記半導体層及び前記ゲート電極が露出する前に当該エッチングをストップする第１のエッチング工程と、
前記第１のエッチング工程の後、前記レジストパターンをマスクとして、前記シリサイドブロック膜の前記露出部分に対して等方性エッチングを行い、前記露出部分を除去して前記半導体層及び前記ゲート電極を露出させる第２のエッチング工程と、
前記第２のエッチング工程の後、前記レジストパターンを除去し、前記シリサイドブロック膜に覆われていない前記半導体層及び前記ゲート電極の上に金属膜を形成し、次いで加熱処理を行うことで、金属シリサイド層を形成するシリサイド形成工程と、
を有する半導体装置の製造方法。
【請求項２】
半導体層上に複数のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側面に沿ってサイドウォール膜を形成するサイドウォール膜形成工程と、
前記ゲート電極及び前記サイドウォール膜をマスクとして前記半導体層に不純物を注入して不純物領域を形成する不純物領域形成工程と、
前記不純物領域形成工程の後、前記ゲート電極及び前記サイドウォール膜の上から、前記半導体層上にシリサイドブロック膜を形成するブロック膜形成工程と、
前記シリサイドブロック膜の上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして、前記シリサイドブロック膜の露出部分に対して等方性エッチングを行い、前記半導体層及び前記ゲート電極が露出する前に当該エッチングをストップする第１のエッチング工程と、
前記第１のエッチング工程の後、前記レジストパターンをマスクとして、前記シリサイドブロック膜の前記露出部分に対して異方性エッチングを行い、前記露出部分を除去して前記半導体層及び前記ゲート電極を露出させる第２のエッチング工程と、
前記第２のエッチング工程の後、前記レジストパターンを除去し、前記シリサイドブロック膜に覆われていない前記半導体層及び前記ゲート電極の上に金属膜を形成し、次いで加熱処理を行うことで、金属シリサイド層を形成するシリサイド形成工程と、
を有する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記ブロック膜形成工程では、ALD（Atomic  Layer  Deposition）法で前記シリサイドブロック膜を形成する半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記第２のエッチング工程の後、かつ、前記シリサイド形成工程の前に、
前記サイドウォール膜の一部をエッチングする第３のエッチング工程を有する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記サイドウォール膜形成工程では、前記ゲート電極の側面に沿って第１のサイドウォール膜、及び、前記第１のサイドウォール膜と膜種が異なる第２のサイドウォール膜をこの順に積層し、
前記第３のエッチング工程では、前記第１のサイドウォール膜よりも前記第２のサイドウォール膜の方がエッチングされやすい条件でエッチングを行う半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記ブロック膜形成工程の後、かつ、前記シリサイド形成工程の前に、
前記シリサイドブロック膜の上に、前記レジストパターンで覆われる部分の少なくとも一部を覆わず、かつ、前記レジストパターンで覆われない部分を覆う第２のレジストパターンを形成する第２のレジストパターン形成工程と、
前記第２のレジストパターンをマスクとして、前記シリサイドブロック膜の露出部分に対して異方性エッチングを行い、前記半導体層及び前記ゲート電極を露出させる第４のエッチング工程と、
を連続的に行う半導体装置の製造方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置の製造方法において、
前記不純物領域形成工程では、前記ゲート電極間に露出する前記半導体層の一部を第３のレジストパターンで覆った状態で、前記半導体層に不純物を注入して不純物領域を形成し、
前記ブロック膜形成工程の後、かつ、前記レジストパターン形成工程及び前記第２のレジストパターン形成工程の前に、前記シリサイドブロック膜の上に前記第３のレジストパターンで覆われていた部分を覆わない第４のレジストパターンを形成し、前記第４のレジストパターンをマスクとして、前記シリサイドブロック膜越しに前記半導体層に不純物を注入して不純物領域を形成する第２の不純物領域形成工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、ゲート電極間の間隔が小さくなっている。これに起因して様々な課題が発生し、そして、その課題を解決する様々な技術が開発されている。
【０００３】
特許文献１には、導電体プラグと、ゲート電極間に形成された金属シリサイド層との接触面積を容易に確保するための半導体装置の製造方法が記載されている。
【０００４】
具体的には、以下のような半導体装置の製造方法が開示されている。まず、半導体層上にゲート電極を形成し、その後、ゲート電極の側面にサイドウォール膜を形成する。その後、サイドウォール膜をマスクとして半導体層に不純物領域を形成し、不純物領域表面に金属シリサイド膜を形成する。この後、サイドウォール膜の一部をエッチングし、サイドウォール絶縁膜底面のエッジをゲート電極側に後退させることで、金属シリサイド層の露出面積を増大させる。その後、ライナー膜及び層間絶縁膜を形成し、次いで、ライナー膜及び層間絶縁膜を貫通する貫通孔を形成し、この貫通孔内に導体プラグを形成する。
【０００５】
特許文献２には、接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクト不良の発生、及び層間絶縁膜の埋め込み不良の発生を抑制するための半導体装置の製造方法が記載されている。
【０００６】
具体的には、以下のような半導体装置の製造方法が開示されている。半導体基板上にゲート電極を形成し、その後、ゲート電極をマスクとして半導体基板に不純物を導入して、半導体基板の表面に第１の不純物領域を形成する。次いで、ゲート電極の側面に第１のサイドウォールを形成し、ゲート電極と第１のサイドウォールをマスクとして半導体基板に不純物を導入し、半導体基板の表面に、第１の不純物領域よりも深い接合深さを有する、第１の不純物領域と同一導電型の第２の不純物領域を形成する。次いで、第１のサイドウォールの側面に第２のサイドウォールを形成し、第１および第２のサイドウォールをマスクとして、第２の不純物領域の表面にシリサイド領域を形成する。その後、第２のサイドウォールを除去し、第２のサイドウォールに被覆されていた第２の不純物領域表面の非シリサイド領域を露出させる。次いで、半導体基板上に、シリサイド領域、非シリサイド領域、ゲート電極、および第１のサイドウォールを被覆する絶縁膜を形成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０３３８５号公報
【特許文献２】特開２００８−１２４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、半導体装置が高集積化した場合、以下のような課題が発生することを見出した。以下、図２０乃至２２を用いて説明する。
【０００９】
図２０に示す状態は、例えば以下のような手順で得られる。まず、半導体層１００に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１１０を形成する。その後、半導体層１００上に、ゲート絶縁膜５１０を介して複数のゲート電極５００を形成する。なお、例えばポリシリコン抵抗体となるゲート電極５００は、ＳＴＩ１１０の上に形成される（領域Ｃ）。当該ゲート電極５００は、ゲート絶縁膜５１０を介さなくてもよい。
【００１０】
この時、隣接するゲート電極５００間の間隔が狭いゲート電極密領域Ａと、当該箇所に比べると隣接するゲート電極５００間の間隔が広いゲート電極疎領域Ｂとが混在するように、複数のゲート電極５００が形成される場合がある。次いで、ゲート電極５００をマスクとして半導体層１００に不純物を注入して不純物領域８００を形成する。
【００１１】
その後、ゲート電極５００沿いにサイドウォール絶縁膜２００及び３００を形成する。サイドウォール絶縁膜２００及び３００は、図示するような２層構造であってもよいし、１層構造であってもよい。次いで、ゲート電極５００、及び、サイドウォール絶縁膜２００及び３００をマスクとして半導体層１００に不純物を注入して不純物領域７００を形成する。その後、半導体層１００上にシリサイドブロック膜６００を形成すると、図２０に示す状態が得られる。
【００１２】
次いで、図２１に示すように、シリサイドブロック膜６００の上に、金属シリサイド層を形成しない領域を覆うレジストパターン９００を形成する。そして、レジストパターン９００をマスクとしてシリサイドブロック膜６００を異方性エッチングし、レジストパターン９００を除去すると、図２２に示す状態が得られる。この後、ゲート電極５００、及び、不純物領域７００の上に金属膜が形成され、次いで加熱されることで、ゲート電極５００及び不純物領域７００の上に金属シリサイド層（不図示）が形成される事となるが、当該処理において問題が発生し得る。
【００１３】
上述のように、近年、ゲート電極５００間の間隔が小さくなっており、ゲート電極密領域Ａにおいては、例えば１５０ｎｍ程度以下になる場合もある。そして、金属シリサイド層を形成するための金属膜形成前（図２２の状態）に、ゲート電極５００間に露出する半導体層１００の幅（隣接するゲート電極５００を結ぶ方向の幅、図２２の左右方向）は、数１０ｎｍ程度まで小さくなる場合がある。このようなゲート電極密領域Ａにおいては、ゲート電極５００間の半導体層１００の上に金属シリサイド層形成用の金属膜を成膜し難いという問題が発生する。なお、上記特許文献１及び２には、このような課題及びその解決手段が開示されていない。
【課題を解決するための手段】
【００１４】
本発明によれば、半導体層上に複数のゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側面に沿ってサイドウォール膜を形成するサイドウォール膜形成工程と、前記ゲート電極及び前記サイドウォール膜をマスクとして前記半導体層に不純物を注入して不純物領域を形成する不純物領域形成工程と、前記不純物領域形成工程の後、前記ゲート電極及び前記サイドウォール膜の上から、前記半導体層上にシリサイドブロック膜を形成するブロック膜形成工程と、前記シリサイドブロック膜の上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとして、前記シリサイドブロック膜の露出部分に対して異方性エッチングを行い、前記半導体層及び前記ゲート電極が露出する前に当該エッチングをストップする第１のエッチング工程と、前記第１のエッチング工程の後、前記レジストパターンをマスクとして、前記シリサイドブロック膜の前記露出部分に対して等方性エッチングを行い、前記露出部分を除去して前記半導体層及び前記ゲート電極を露出させる第２のエッチング工程と、前記第２のエッチング工程の後、前記レジストパターンを除去し、前記シリサイドブロック膜に覆われていない前記半導体層及び前記ゲート電極の上に金属膜を形成し、次いで加熱処理を行うことで、金属シリサイド層を形成するシリサイド形成工程と、を有する半導体装置の製造方法が提供される。
【００１５】
また、本発明によれば、半導体層上に複数のゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側面に沿ってサイドウォール膜を形成するサイドウォール膜形成工程と、前記ゲート電極及び前記サイドウォール膜をマスクとして前記半導体層に不純物を注入して不純物領域を形成する不純物領域形成工程と、前記不純物領域形成工程の後、前記ゲート電極及び前記サイドウォール膜の上から、前記半導体層上にシリサイドブロック膜を形成するブロック膜形成工程と、前記シリサイドブロック膜の上にレジストパターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとして、前記シリサイドブロック膜の露出部分に対して等方性エッチングを行い、前記半導体層及び前記ゲート電極が露出する前に当該エッチングをストップする第１のエッチング工程と、前記第１のエッチング工程の後、前記レジストパターンをマスクとして、前記シリサイドブロック膜の前記露出部分に対して異方性エッチングを行い、前記露出部分を除去して前記半導体層及び前記ゲート電極を露出させる第２のエッチング工程と、前記第２のエッチング工程の後、前記レジストパターンを除去し、前記シリサイドブロック膜に覆われていない前記半導体層及び前記ゲート電極の上に金属膜を形成し、次いで加熱処理を行うことで、金属シリサイド層を形成するシリサイド形成工程と、を有する半導体装置の製造方法が提供される。
【００１６】
本発明では、金属シリサイド層を形成する領域に形成されたシリサイドブロック膜の除去を、等方性エッチングと異方性エッチングの組み合わせで行う。具体的には、まず、いずれか一方のエッチングを行う。そして、当該エッチングは、半導体層及びゲート電極が露出する前にストップする。その後、他方のエッチングを、半導体層及びゲート電極が露出するまで行う。
【００１７】
このような本発明によれば、シリサイドブロック膜の除去を異方性エッチングのみで行う場合に比べて、サイドウォール膜の上のシリサイドブロック膜のエッチング量を多くすることができる。このため、エッチング後にサイドウォール膜の上に残存するシリサイドブロック膜の膜厚を薄くすることができる。よって、異方性エッチングのみで行う場合に比べて、金属シリサイド層形成用の金属膜を形成時における、ゲート電極間に露出する半導体層の幅（隣接するゲート電極を結ぶ方向の幅）が広くなる。結果、従来技術と同様にして金属シリサイド層を形成するための金属膜を形成しても、ゲート電極間に十分な厚さの金属膜を形成することができる。
【発明の効果】
【００１８】
本発明によれば、シリサイド形成不良を抑制できる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図２】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図３】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図４】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図５】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図６】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図７】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図８】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図９】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１０】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１１】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１２】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１３】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１４】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１５】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１６】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１７】本実施形態の作用効果を説明するための図である。
【図１８】本実施形態の作用効果を説明するための図である。
【図１９】本実施形態の作用効果を説明するための図である。
【図２０】本発明の課題を説明するための工程断面図の一例である。
【図２１】本発明の課題を説明するための工程断面図の一例である。
【図２２】本発明の課題を説明するための工程断面図の一例である。
【図２３】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
＜第１の実施形態＞
まず、本実施形態の半導体装置の製造方法について、図１乃至４を用いて説明する。これらの図は、本実施形態の半導体装置の一部を抽出した断面工程図の一例である。
【００２２】
図１に示す状態は、例えば以下のような手順で実現することができる。
【００２３】
まず、Ｓｉ、ＳｉＧｅ、ＳｉＣなどの材料で構成された半導体層１０の所定位置に、ＳＴＩ１１を形成する。その後、半導体層１０上に、ゲート絶縁膜５１を介して複数のゲート電極５０を形成する（ゲート電極形成工程）。なお、例えばポリシリコン抵抗体となるゲート電極５０は、ＳＴＩ１１の上に形成される（領域Ｃ）。当該ゲート電極５０は、ゲート絶縁膜５１を介さなくてもよい。ゲート電極５０の高さは、例えば５０ｎｍ以上１５０ｎｍ以下程度とすることができる。
【００２４】
この時、隣接するゲート電極５０間の間隔が狭いゲート電極密領域Ａと、当該箇所に比べると隣接するゲート電極５０間の間隔が広いゲート電極疎領域Ｂとが混在するように、複数のゲート電極５０が形成されてもよい。
【００２５】
次いで、ゲート電極５０をマスクとして半導体層１０に不純物を注入して不純物領域（ソース・ドレイン・エクステンション領域）８０を形成する。
【００２６】
その後、ゲート電極５０の側面に沿ってサイドウォール膜２０及び３０を形成する（サイドウォール膜形成工程）。なお、サイドウォール絶縁膜２０及び３０は、図示するような２層構造であってもよいし、１層構造であってもよい。２層構造とする場合は、ゲート電極５０の側面に沿って、第１のサイドウォール膜３０、及び、第１のサイドウォール膜３０と膜種が異なる第２のサイドウォール膜２０をこの順に積層することができる。例えば、第１のサイドウォール膜３０をシリコン酸化膜、第２のサイドウォール膜２０をシリコン窒化膜としてもよいし、または、第１のサイドウォール膜３０をシリコン窒化膜、第２のサイドウォール膜２０をシリコン酸化膜としてもよい。
【００２７】
次いで、ゲート電極５０及びサイドウォール膜２０及び３０をマスクとして半導体層１０に不純物を注入して不純物領域（ソース・ドレイン領域）７０を形成する（不純物領域形成工程）。
【００２８】
ここまでの工程は、従来技術に準じて実現することができる。よって、ここでの詳細な説明は省略する。
【００２９】
この後、図１に示すように、ゲート電極５０及びサイドウォール膜２０及び３０の上から、半導体層１０上にシリサイドブロック膜６０を形成する（ブロック膜形成工程）。なお、シリサイドブロック膜６０は、半導体層１０の上、ゲート電極５０の上、及び、サイドウォール膜２０及び３０の上に形成されることとなるが、シリサイドブロック膜６０の膜厚は大きくばらつかないように形成するのが好ましい。例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でシリサイドブロック膜６０を形成してもよい。シリサイドブロック膜６０は、例えばシリコン酸化膜、または、シリコン酸化膜とシリコン窒化膜の積層膜とすることができる。また、シリサイドブロック膜６０の厚さは、例えば２０ｎｍ程度とすることができる。
【００３０】
このようなブロック膜形成工程を終えると、図１に示す状態が得られる。次に、シリサイドブロック膜６０の上にレジストパターン９０を形成する（レジストパターン形成工程）。レジストパターン９０は、金属シリサイド層１２を形成しない領域（以下、「非シリサイド領域」）を覆うように形成することができる。非シリサイド領域は、例えば、ポリシリコン抵抗体となるゲート電極５０が位置する領域（領域Ｃ）であってもよい。
【００３１】
その後、レジストパターン９０をマスクとして、シリサイドブロック膜６０の露出部分に対して異方性エッチングを行い、半導体層１０及びゲート電極５０が露出する前に当該エッチングをストップする（第１のエッチング工程）。当該工程を終えると、図２に示す状態が得られる。異方性エッチングは、例えば、平行平板型反応性イオンエッチング装置や高密度プラズマエッチング装置を用い、半導体層１０に垂直な方向からのドライエッチングとすることができる。当該エッチングは、例えば、シリサイドブロック膜６０が３ｎｍ以上残る状態でストップする。なお、図２においては、半導体層１０の上のシリサイドブロック膜６０、ゲート電極５０の上のシリサイドブロック膜６０、及び、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０の膜厚は略等しくなっているが、実際は、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０の膜厚が、他の部分に比べてやや厚くなる。
【００３２】
この後、レジストパターン９０をマスクとして、シリサイドブロック膜６０の露出部分に対して等方性エッチングを行い、シリサイドブロック膜６０の露出部分を除去して、半導体層１０及びゲート電極５０を露出させる（第２のエッチング工程）。次いで、レジストパターン９０を除去すると、図３に示す状態が得られる。等方性エッチングは、シリサイドブロック膜６０がシリコン酸化膜である場合、例えば希フッ酸（ＤＨＦ：ｄｉｌｕｔｅ  ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）やバッファードフッ酸（ＢＨＦ：ｂｕｆｆｅｒｅｄ  ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）を用いたウェットエッチングとすることができる。なお、等方性エッチングは、ウェットエッチングに限らず、その他の方法であってもよい。当該エッチングは、シリサイドブロック膜６０の露出部分（レジストパターン９０で覆われていない部分）を除去して、半導体層１０及びゲート電極５０を露出させるまで行うよう設計される。なお、第２のエッチング工程を終了した時点で、サイドウォール膜２０及び３０の上にシリサイドブロック膜６０が残存していても構わないし、すべてを除去するまでエッチングを行ってもよい。
【００３３】
その後、シリサイドブロック膜６０に覆われていない半導体層１０及びゲート電極５０の上に金属膜（不図示）を形成し、次いで加熱処理を行うことで、半導体層１０及びゲート電極５０に金属シリサイド層１２を形成する（シリサイド形成工程）ことで、図４に示す状態が得られる。金属膜の種類は設計的事項であり、例えばＮｉであってもよい。なお、シリサイド形成工程は従来技術に準じて実現できるので、ここでの詳細な説明は省略する。
【００３４】
以降、従来技術に準じて、半導体層１０の上に層間絶縁膜１４及び導電体プラグ１３などが形成されることで、図２３に示す状態が得られる。
【００３５】
なお、上述した例において、シリサイドブロック膜６０の除去は、異方性エッチングを行った後に、等方性エッチングを行った。本実施形態においては、シリサイドブロック膜６０の除去は、等方性エッチングを行った後に、異方性エッチングを行うこともできる。以下、図５乃至８を用いて当該処理を説明する。
【００３６】
図５は、上記レジストパターン形成工程を終えた直後の状態である。当該状態を得るまでは、上述と同様の流れとすることができる。
【００３７】
その後、レジストパターン９０をマスクとして、シリサイドブロック膜６０の露出部分に対して等方性エッチングを行い、半導体層１０及びゲート電極５０が露出する前に当該エッチングをストップする（第１のエッチング工程）。当該工程を終えると、図６に示す状態が得られる。等方性エッチングは、シリサイドブロック膜６０がシリコン酸化膜である場合、例えば希フッ酸（ＤＨＦ）やバッファードフッ酸（ＢＨＦ）を用いたウェットエッチングとすることができる。なお、等方性エッチングは、ウェットエッチングに限らず、その他の方法であってもよい。当該エッチングは、例えば、シリサイドブロック膜６０の露出部分（レジストパターン９０で覆われていない部分）が３ｎｍ以上残る状態でストップしてもよい。当該処理では、半導体層１０の上のシリサイドブロック膜６０、ゲート電極５０の上のシリサイドブロック膜６０、及び、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０のエッチング量（エッチングする膜厚）を略等しくすることができる。
【００３８】
この後、レジストパターン９０をマスクとして、シリサイドブロック膜６０の露出部分に対して異方性エッチングを行い、シリサイドブロック膜６０の露出部分を除去して、半導体層１０及びゲート電極５０を露出させる（第２のエッチング工程）。当該工程を終えると、図７に示す状態が得られる。異方性エッチングは、例えば、平行平板型反応性イオンエッチング装置や高密度プラズマエッチング装置を用い、半導体層１０に垂直な方向からのドライエッチングとすることができる。当該エッチングは、シリサイドブロック膜６０の露出部分（レジストパターン９０で覆われていない部分）を除去して、半導体層１０及びゲート電極５０を露出させるまで行うよう設計される。なお、第２のエッチング工程を終了した時点で、サイドウォール膜２０及び３０の上にシリサイドブロック膜６０が残存していても構わないし、すべてを除去するまでエッチングを行ってもよい。
【００３９】
その後、レジストパターン９０を除去すると、図８に示す状態が得られる。この後、シリサイドブロック膜６０に覆われていない半導体層１０及びゲート電極５０の上に金属膜（不図示）を形成し、次いで加熱処理を行うことで、半導体層１０及びゲート電極５０に金属シリサイド層１２を形成する（シリサイド形成工程）。金属膜の種類は設計的事項であり、例えばＮｉであってもよい。なお、シリサイド形成工程は従来技術に準じて実現できるので、ここでの詳細な説明は省略する。
【００４０】
以降、従来技術に準じて、半導体層１０の上に、層間絶縁膜１４及び導電体プラグ１３などが形成される。
【００４１】
次に、本実施形態の作用効果について説明する。
【００４２】
本実施形態では、金属シリサイド層１２を形成する領域（以下、「シリサイド領域」）に形成されたシリサイドブロック膜６０の除去を、等方性エッチングと異方性エッチングの組み合わせで行う。具体的には、まず、いずれか一方のエッチングを行う。当該エッチングは、半導体層１０及びゲート電極５０が露出する前にストップする。その後、他方のエッチングを、半導体層１０及びゲート電極５０が露出するまで行う。
【００４３】
当該処理を異方性エッチングのみで行った場合、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０は、ゲート電極５０及び半導体層１０の上のシリサイドブロック膜６０に比べてエッチングされにくいので、ゲート電極５０及び半導体層１０が露出したタイミングでエッチングをストップするよう設計すると、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０が多く残ってしまう。そして、当該シリサイドブロック膜６０の存在により、ゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）が狭くなり、また、隣接するゲート電極間に存在する空間の横幅が、縦方向の長さ（ゲート電極５０の高さ）に比べて小さくなる。結果、当該領域に金属シリサイド層１２形成用の金属膜を形成し難いという問題が発生する。
【００４４】
一方、当該処理をウェット処理などの等方性エッチングのみで行った場合、サイドウォール膜２０及び３０も一部除去してしまい、サイドウォール膜２０及び３０の高さが低くなり、ゲート電極５０の側面が一部露出するなどの不都合が生じうる。
【００４５】
これに対し、等方性エッチングと異方性エッチングを組み合わせた本実施形態によれば、異方性エッチングのみで行う場合に比べて、サイドウォール膜２０及び３０の上のシリサイドブロック膜６０のエッチング量を多くすることができる。このため、エッチング後にサイドウォール膜２０及び３０の上に残存するシリサイドブロック膜６０の膜厚を薄くすることができる。よって、異方性エッチングのみで行う場合に比べて、金属シリサイド層１２形成用の金属膜を形成時における、ゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）が広くなり、また、隣接するゲート電極５０間に存在する空間の横幅を大きくすることができる。結果、従来技術と同様にして金属シリサイド層１２を形成するための金属膜を形成しても、ゲート電極５０間に十分な厚さの金属膜を形成することができる。
【００４６】
また、ゲート電極密領域Ａ、及び、ゲート電極疎領域Ｂが混在する半導体装置の場合、ゲート電極密領域Ａのゲート電極５０間が狭くなると、以下のような問題が発生し得る。すなわち、ゲート電極密領域Ａのゲート電極５０間、及び、ゲート電極疎領域Ｂのゲート電極５０間の幅が異なり、ゲート電極密領域Ａのゲート電極５０間のみに金属膜を形成し難いという問題が生じ得る場合、このような２つの領域に同一処理で金属膜を形成すると、ゲート電極密領域Ａのゲート電極５０間に形成された金属膜の実効的な厚さが、ゲート電極疎領域Ｂのゲート電極５０間に形成された金属膜に比べて薄くなってしまう。そして、このような金属膜の厚さのバラつきに起因して、シリサイド形成不良が生じ得る。
【００４７】
本実施形態の場合、ゲート電極密領域Ａのゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）を広くし、また、隣接するゲート電極５０間に存在する空間の横幅を大きくすることで、ゲート電極密領域Ａ、及び、ゲート電極疎領域Ｂに対して同一処理で金属膜を形成しても、ゲート電極密領域Ａのゲート電極５０間、及び、ゲート電極疎領域Ｂのゲート電極５０間に、同様の厚さの金属膜を形成することができる。よって、シリサイド形成不良を防止できる。なお、その金属膜の形成方法に特別な処理は必要なく、従来の技術を適用することができる。
【００４８】
また、本実施形態のように、シリサイドブロック膜６０を例えば、ＡＬＤ法で形成し、半導体層１０の上、ゲート電極５０の上、及び、サイドウォール膜２０及び３０の上に形成されるシリサイドブロック膜６０の膜厚が大きくばらつかないようにした場合、第１のエッチング工程及び第２のエッチング工程の設計（例：エッチングをストップするタイミング等）が容易になるので好ましい。
【００４９】
ここで、図１７に、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせ（ウェット、ドライの順に実施）で行った場合（図中、「Ｗｅｔ＋Ｄｒｙ」）と、ドライ処理のみで行った場合（図中、「Ｄｒｙのみ」）における、コンタクト目ズレ量と、コンタクト抵抗との関係を示す。コンタクト目ズレ量は、隣接するゲート電極５０間における設計上のコンタクト形成予定位置（例えば、隣接するゲート電極５０間の中心点）からずれた量を示す。図より、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせで行った方が、ドライ処理のみで行った場合に比べて、コンタクトの目ズレマージンが大きく取れることが分かる。これは、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせで行った場合、ゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）が広くなるために得られる効果であると考えられる。
【００５０】
次に、図１８に、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせ（ウェット、ドライの順に実施）で行った場合（図中、「Ｗｅｔ＋Ｄｒｙ」）と、ドライ処理のみで行った場合（図中、「Ｄｒｙのみ」）における、ＳＲＡＭセルのゲート電極５０間に露出する半導体層１０に形成されたシリサイド抵抗のウエハ面内の約１００チップの累積度数分布（抵抗バラツキ）の関係を示す。図より、ドライ処理のみで行った場合、ウェット処理とドライ処理の組み合わせで行った場合に比べて、シリサイド抵抗のバラツキが大きく、高抵抗にシフトしていることが分かる。逆に、ウェット処理とドライ処理の組み合わせで行った場合、ドライ処理のみで行った場合に比べて、シリサイド抵抗のバラツキが小さいことが分かる。これは、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせで行った場合、ゲート電極５０間に露出する半導体層１０の幅が広くなり、シリサイド形成不良が発生せず、均一な膜厚のシリサイドが安定して形成されるために得られる効果であると考えられる。
【００５１】
次に、図１９に、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせ（ウェット、ドライの順、及び、ドライ、ウェットの順に実施）で行った場合（各々、図中、「Ｗｅｔ＋Ｄｒｙ」及び「Ｄｒｙ＋Ｗｅｔ」）と、ドライ処理のみで行った場合（図中、「Ｄｒｙのみ」）における、ＳＲＡＭセルの歩留まりの関係を示す。図より、シリサイドブロック膜６０のエッチングを、ウェット処理とドライ処理の組み合わせで行った方が、ドライ処理のみで行った場合に比べて、良品率が高いことが分かる。
【００５２】
＜第２の実施形態＞
本実施形態は、第２のエッチング工程の後、かつ、シリサイド形成工程の前に、サイドウォール膜２０及び３０の一部をエッチングする第３のエッチング工程を有する点で、第１の実施形態と異なる。その他の構成は第１の実施形態と同様であるので、ここでの説明は省略する。
【００５３】
第３のエッチング工程は、第２のエッチング工程の後、すなわち図３または図８に示す状態の後、サイドウォール膜２０及び３０の一部をエッチングすることで、ゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）をさらに広くする。これにより、ゲート電極５０間の半導体層１０の上に、より金属シリサイド形成用の金属膜を形成しやすくなる。なお、サイドウォール膜２０及び３０の上にシリサイドブロック膜６０が残存している場合、残存しているシリサイドブロック膜６０も当該処理で除去される。
【００５４】
なお、本実施形態の場合、サイドウォール膜２０及び３０は、２層構造とするのが好ましい。すなわち、図３または図８に示すように、ゲート電極５０の側面に沿って、第１のサイドウォール膜３０、及び、第１のサイドウォール膜３０と膜種が異なる第２のサイドウォール膜２０をこの順に積層する。例えば、第１のサイドウォール膜３０をシリコン酸化膜、第２のサイドウォール膜２０をシリコン窒化膜としてもよいし、または、第１のサイドウォール膜３０をシリコン窒化膜、第２のサイドウォール膜２０をシリコン酸化膜としてもよい。
【００５５】
そして、第３のエッチング工程は、第１のサイドウォール膜３０よりも第２のサイドウォール膜２０の方がエッチングされやすい条件でエッチングを行うことができる。例えば、第１のサイドウォール膜３０をシリコン窒化膜、第２のサイドウォール膜２０をシリコン酸化膜とし、ＤＨＦまたはＢＨＦでエッチングしてもよい。このようにすれば、第２のサイドウォール膜２０をエッチングすることで、ゲート電極５０間に露出する半導体層１０の幅（隣接するゲート電極５０を結ぶ方向の幅）を広くすることができる。また、隣接するゲート電極５０間に存在する空間の横幅を大きくすることができる。一方、第１のサイドウォール膜１０のエッチング量を少なくすることができるので、ゲート電極５０の側面が露出することを抑制できる。
【００５６】
なお、このような本実施形態によれば、第１の実施形態と同様の作用効果を実現できる。
【００５７】
＜第３の実施形態＞
本実施形態では、半導体層１０上に形成されたシリサイドブロック膜６０の一部を等方性エッチングと異方性エッチングの組み合わせでエッチングし、他の一部を異方性エッチングのみでエッチングする。その他の構成は、第１及び第２の実施形態と同様である。以下、図９乃至１６を用いて説明する。
【００５８】
図９は、上記ブロック膜形成工程を終えた直後、すなわち図１と同様の状態である。当該状態を得るまでは、上述と同様の流れとすることができる。
【００５９】
その後、図１０に示すように、シリサイドブロック膜６０の上に、非シリサイド領域を覆うとともに、シリサイド領域の一部を覆う第２のレジストパターン９０´を形成する（第２のレジストパターン形成工程）。第２のレジストパターン９０´は、例えば、ポリシリコン抵抗体となるゲート電極５０が位置する領域（領域Ｃ：非シリサイド領域）と、隣接するゲート電極５０間の間隔が狭い領域（ゲート電極密領域Ａ：シリサイド領域）とを覆い、隣接するゲート電極５０間の間隔が比較的広い領域（ゲート電極疎領域Ｂ：シリサイド領域）を覆わないパターンであってもよい。
【００６０】
次に、図１１に示すように、第２のレジストパターン９０´をマスクとして、シリサイドブロック膜６０の露出部分に対して異方性エッチングを行い、半導体層１０及びゲート電極５０を露出させる（第４のエッチング工程）。異方性エッチングは、例えば、平行平板型反応性イオンエッチング装置や高密度プラズマエッチング装置を用い、半導体層１０に垂直な方向からのドライエッチングとすることができる。当該エッチングは、シリサイドブロック膜６０の露出部分（レジストパターン９０´で覆われていない部分）を除去して、半導体層１０及びゲート電極５０を露出させるまで行うよう設計される。なお、第４のエッチング工程を終了した時点で、サイドウォール膜２０及び３０の上にシリサイドブロック膜６０が残存していても構わない。この時、露出した半導体層１０の一部が掘れてしまうが、図示していない。次いで、第２のレジストパターン９０´を除去すると、図１２に示す状態が得られる。
【００６１】
その後、図１３に示すように、シリサイドブロック膜６０の上に、非シリサイド領域を覆うとともに、シリサイド領域の一部を覆うレジストパターン９０を形成する（レジストパターン形成工程）。レジストパターン９０は、例えば、ポリシリコン抵抗体となるゲート電極５０が位置する領域（領域Ｃ：非シリサイド領域）と、隣接するゲート電極５０間の間隔が広い領域（ゲート電極疎領域Ｂ：シリサイド領域）とを覆い、隣接するゲート電極５０間の間隔が狭い領域（ゲート電極密領域Ａ：シリサイド領域）を覆わないパターンであってもよい。
【００６２】
その後、第１の実施形態で説明した第１のエッチング工程を行うことで、図１４に示す状態が得られる。次いで、第１の実施形態で説明した第２のエッチング工程を行うことで、図１５に示す状態が得られる。そして、レジストパターン９０を除去すると、図１６に示す状態が得られる。
【００６３】
この後、シリサイドブロック膜６０に覆われていない半導体層１０及びゲート電極５０の上に金属膜（不図示）を形成し、次いで加熱処理を行うことで、半導体層１０及びゲート電極５０に金属シリサイド層１２を形成する（シリサイド形成工程）。金属膜の種類は設計的事項であり、例えばＮｉであってもよい。なお、シリサイド形成工程は従来技術に準じて実現できるので、ここでの詳細な説明は省略する。
【００６４】
以降、従来技術に準じて、半導体層１０の上に、層間絶縁膜１４及び導電体プラグ１３などが形成される。
【００６５】
なお、上記例では、最初に、異方性エッチングのみでシリサイド領域の一部（ゲート電極疎領域Ｂ）に位置するシリサイドブロック膜６０を除去し、その後、等方性エッチングと異方性エッチングの組み合わせでシリサイド領域の一部（ゲート電極密領域Ａ）に位置するシリサイドブロック膜６０を除去した。この変形例として、最初に、等方性エッチングと異方性エッチングの組み合わせでシリサイド領域の一部（ゲート電極密領域Ａ）に位置するシリサイドブロック膜６０を除去し、その後、異方性エッチングのみでシリサイド領域の一部（ゲート電極疎領域Ｂ）に位置するシリサイドブロック膜６０を除去することもできる。
【００６６】
このような本実施形態によれば、第１及び第２の実施形態と同様の作用効果を実現できる。さらに、本実施形態によれば以下のような作用効果を実現できる。本実施形態によれば、例えば、接合リークを抑えたいトランジスタに対しては、異方性エッチングのみでシリサイドブロック膜６０を除去し、サイドウォール膜２０及び３０上のシリサイドブロック膜６０の残存量を多くすることができる。これにより、金属シリサイド層１２を不純物領域（ソース・ドレイン・エクステンション領域）８０から遠ざけることができ、接合リークを低減することができる。
【００６７】
＜第４の実施形態＞
本実施形態では、サイドウォール膜形成工程の後に行われる不純物領域（ソース・ドレイン領域）７０を形成するための不純物領域形成工程において、一部のゲート電極５０間に対してのみ不純物注入を行う。そして、シリサイドブロック膜６０を形成後に、他の部分（接合リークを抑えたいトランジスタ）に対して、シリサイドブロック膜６０越しに不純物を注入し、不純物領域を形成する。なお、その他の構成は、第１乃至第３の実施形態と同様である。以下、説明する。
【００６８】
上述の通り、本実施形態では、サイドウォール膜形成工程の後に行われる不純物領域（ソース・ドレイン領域）７０を形成するための不純物領域形成工程において、一部のゲート電極５０間に対してのみ不純物注入を行う。例えば、ゲート電極５０の側面にサイドウォール膜２０及び３０を形成後、接合リークに対する要求がそれほど強くなく、標準的な要求レベルであるトランジスタの領域（第１の領域）を覆わず、接合リークに対する要求が強い領域（第２の領域）を覆う第３のレジストパターンを半導体層１０上に形成する。次いで、第３のレジストパターンをマスクとして半導体層１０に不純物を注入することで、第１の領域のみに、不純物領域（ソース・ドレイン領域）７０を形成する（不純物領域形成工程）。
【００６９】
その後、第１の実施形態で説明した通り、ブロック膜形成工程が実施される。
【００７０】
その後、レジストパターン形成工程、及び、第２のレジストパターン形成工程の前に、シリサイドブロック膜６０の上に、第３のレジストパターンで覆われていた部分を覆わない第４のレジストパターンを形成する。例えば、第２の領域覆わず、第１の領域を覆う第４のレジストパターンを形成する。次いで、第４のレジストパターンをマスクとして、シリサイドブロック膜６０越しに、半導体層１０に不純物を注入することで、第２の領域のみに、不純物領域（ソース・ドレイン領域）７０を形成する（第２の不純物領域形成工程）。
【００７１】
その後、第１乃至第４の実施形態で説明した通り、レジストパターン形成工程、及び、第２のレジストパターン形成工程以降の処理が行われる。
【００７２】
このような本実施形態によれば、第１乃至第３の実施形態と同様の作用効果を実現できる。さらに、本実施形態によれば、接合リークに対する要求が強い領域（第２の領域）において、不純物領域（ソース・ドレイン領域）７０をゲート電極５０から遠ざけることで、接合リークを抑制することができる。
【符号の説明】
【００７３】
１０    半導体層
１１    ＳＴＩ
１２    金属シリサイド層
１３    導電体プラグ
１４    層間絶縁膜
２０    第２のサイドウォール膜
３０    第１のサイドウォール膜
５０    ゲート電極
５１    ゲート絶縁膜
６０    シリサイドブロック膜
７０    不純物領域
８０    不純物領域
９０    レジストパターン
９０´  第２のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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