(57)【要約】【課題】ボールを使用して実装基板に実装される半導体装置の信頼性を向上する。【解決手段】本実施の形態における特徴は、チップ搭載領域（破線）の内側領域に配置されている半田ボールＳＢ１を搭載するランドがＮＳＭＤで形成されている点にある。すなわち、貫通基板ＴＨＷＢの裏面のうち、チップ搭載領域と平面的に重なるように配置されている半田ボールＳＢ１を搭載するランドがＮＳＭＤで形成されている。具体的に、ドットが付された半田ボールＳＢ１に対応するランドがＮＳＭＤとなっている。【選択図】図２３
2013236039.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）表面に複数の突起電極が配置された半導体チップと、
（ｂ）前記半導体チップが搭載され、複数の端子が配置された第１主面と、前記第１主面の反対であって、前記複数の端子とそれぞれ電気的に接続された複数のランドが配置された第２主面と、を有し、前記半導体チップの前記複数の突起電極と前記複数の端子とがそれぞれ電気的に接続された配線基板と、
（ｃ）前記半導体チップと前記配線基板との間に充填された封止樹脂と、を備え、
前記配線基板は、
（ｂ１）前記第２主面に形成された絶縁膜と、
（ｂ２）前記複数の端子のうち、前記配線基板の第１領域に配置された複数の第１端子および複数の第２端子と、
（ｂ３）前記第１領域よりも内側の第２領域に配置され、前記複数の第１端子のそれぞれと電気的に接続された複数の第１スルーホールと、
（ｂ４）前記複数のランドのうち、前記複数の第１スルーホールのそれぞれと電気的に接続され、平面視において、前記第２領域と重なるように配置された複数の第１ランドと、
（ｂ５）前記第１領域よりも外側の第３領域に配置され、前記複数の第２端子のそれぞれと電気的に接続された複数の第２スルーホールと、
（ｂ６）前記複数のランドのうち、前記複数の第２スルーホールのそれぞれと電気的に接続され、平面視において、前記第３領域と重なるように配置された複数の第２ランドと、を有し、
前記絶縁膜には、複数の開口部が形成され、
平面視において、前記複数の第１ランドは、前記半導体チップと重なるように配置され、
前記複数の第１ランドは、それぞれ前記複数の開口部内に内包されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
平面視において、前記複数の第２ランドのうち、一部の第２ランドは、前記半導体チップと重なるように配置され、
前記一部の第２ランドは、それぞれ前記複数の開口部内に内包されている半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
平面視において、前記複数の第２ランドのうち、前記半導体チップの外側に配置された第２ランドの中で、前記半導体チップの外縁部に最も近接した複数の第２ランドは、それぞれ前記複数の開口部内に内包されている半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記複数の第１ランドの全部、および、前記複数の第２ランドの全部は、それぞれ前記複数の開口部内に内包されている半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記複数の第１ランドは、前記複数の第１ランドのうち、最も外周に配置された第１外周ランドを有し、
前記複数の第２ランドは、前記複数の第２ランドのうち、最も内周に配置され、前記第１外周ランドと隣り合う第２内周ランドを有し、
前記第１外周ランドと前記第２内周ランドとの間の距離は、互いに隣り合うランド間の距離の中で最も大きい半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
平面視において、前記半導体チップの外縁部が、前記第１外周ランドと前記第２内周ランドとの間に位置するように、前記半導体チップは、前記配線基板の前記第１主面上に搭載されている半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
平面視において、前記第１領域には、スルーホールが配置されていない半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
平面視において、前記複数の第１ランド、および、前記複数の第２ランドは、前記第１領域と重ならないように配置されている半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
平面視において、前記第１領域と重なる領域には、前記複数のランドが形成されていない半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記複数の第１ランドの個数は、前記複数の第２ランドの個数よりも少ない半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
平面視において、前記複数の第１端子は、前記複数の第２端子よりも前記配線基板の内側に配置されている半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
前記複数のランドは、前記配線基板の前記第２主面と同一方向を向いた第１面、前記第１面とは反対側の第２面、および、前記配線基板の厚さ方向において、前記第１面と前記第２面との間に位置する側面、を有し、
平面視において、前記一部の第１ランドの前記第１面および前記側面は、半田が接触している半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
前記複数の第１ランドには、前記半導体装置の外部から電源電位、あるいは、基準電位が供給される半導体装置。
【請求項１４】
請求項１に記載の半導体装置であって、
前記半導体チップの前記表面とは反対の裏面の一部、および、前記配線基板の前記第１主面の一部は、前記封止樹脂で覆われていない半導体装置。
【請求項１５】
請求項１に記載の半導体装置であって、
前記配線基板の厚さは、前記半導体チップの厚さよりも厚い半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記配線基板の内部には、コア材が含まれ、
前記コア材の厚さは、前記半導体チップの厚さの１．２倍以上２倍以下である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、配線基板の裏面に配置されたランドと接続するボールを介して、半導体チップを搭載した配線基板を実装基板に実装する技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００７−８１３７４号公報（特許文献１）には、基板に形成された複数のボンディングパッドが、基板の一面上に交替に配列された複数のＮＳＭＤ（Non-Solder Mask Defined）ボンディングパッドと、複数のＳＭＤ（Solder Mask Defined）ボンディングパッドから構成する技術が記載されている。
【０００３】
特開２０１０−２４５４５５号公報（特許文献２）には、以下に示す技術が記載されている。すなわち、複数のパッドのうち、角部に形成されたパッドの基材中心から遠い角部側の第１の周縁部がソルダレジストで覆われている。一方、第１の周縁部よりも基材中心に近い側の第２の周縁部がソルダレジストから露出するように構成されている。
【０００４】
特開２００９−２１３６６号公報（特許文献３）には、配線基板の裏面において、半導体チップと平面的に重なる領域に複数の第１電極パッドが配置され、半導体チップと平面的に重ならない領域に複数の第２電極パッドが配置されている。このとき、第１電極パッドおよび第２電極パッドは、絶縁膜に設けられた開口部から露出している。そして、第１電極パッドの周縁は、絶縁膜で覆われている一方、第２電極パッドの外形は、開口部よりも小さくなっているとしている。
【０００５】
特開２００５−２５２０７４号公報（特許文献４）には、以下に示す技術が記載されている。すなわち、配線基板の裏面に配置された複数の電極パッドは、絶縁膜に設けられた開口部から露出している。そして、複数の電極パッドには、開口部よりも外形サイズの小さい第１の電極パッドと、周縁が絶縁膜で覆われた第２の電極パッドが含まれている。このとき、第２の電極パッドは、少なくとも、半導体チップから最も遠い位置に配置されているとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−８１３７４号公報
【特許文献２】特開２０１０−２４５４５５号公報
【特許文献３】特開２００９−２１３６６号公報
【特許文献４】特開２００５−２５２０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例えば、半導体チップを搭載した配線基板を含む半導体装置は、実装基板とボールを介して接続される。すなわち、配線基板の裏面には複数のランドが形成され、この複数のランドと接続するように複数のボールが配置されており、この複数のボールによって配線基板が実装基板に実装される。このとき、半導体装置を実装基板に実装した後の信頼性試験（実装温度サイクル試験）において、配線基板の裏面のうち、半導体チップの搭載領域と平面的に重なる領域に配置されているボールが破断する問題点が顕在化している。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体チップを搭載した配線基板（貫通基板）の裏面には、複数のボールのそれぞれを接続する複数のランドが配置されており、複数のランドのうち、平面視において、半導体チップと重なる領域に配置されている複数の第１ランドは、それぞれ、絶縁膜に設けられた複数の開口部内に内包されているものである。
【発明の効果】
【００１０】
一実施の形態によれば、例えば、ボールを使用して実装基板に実装される半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】第１関連技術における半導体チップの外観構成を示す上面図である。
【図２】第１関連技術における半導体装置の構成を示す側面図である。
【図３】第１関連技術における半導体装置の一部を示す図であって、ビルドアップ基板の内部構造を示す図である。
【図４】第２関連技術における半導体チップの表面構造を示す図である。
【図５】第２関連技術における半導体装置の構成を示す側面図である。
【図６】第２関連技術における半導体装置の一部を示す図であって、貫通基板の内部構造を示す図である。
【図７】第２関連技術における貫通基板の一部構成を示す平面図である。
【図８】スルーホール上に端子を配置する構成例を示す図である。
【図９】スルーホールとランドの位置関係がずれた場合の構成例を示す図である。
【図１０】半田からなる半球状のバンプ電極のサイズを小さくして、このバンプ電極を貫通基板上に搭載する状態を示す断面図である。
【図１１】柱状バンプ電極を貫通基板上に搭載する状態を示す部分断面図である。
【図１２】金からなるスタッドバンプ電極を貫通基板上に搭載する状態を示す断面図である。
【図１３】第２関連技術における貫通基板を表面側から見た平面図である。
【図１４】第２関連技術における貫通基板の裏面側から見た平面図である。
【図１５】半導体チップを搭載した貫通基板を実装基板に実装した状態で、温度サイクル試験をシミュレーションした様子を示す模式図である。
【図１６】貫通基板と実装基板とを接続している半田ボールが破断する様子を示す図である。
【図１７】ＳＭＤからなるランドの一例を示す図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【図１９】ＳＭＤからなるランド上に半田ボールを搭載した状態を示す断面図である。
【図２０】ＮＳＭＤからなるランドの一例を示す図である。
【図２１】図２０のＡ−Ａ線で切断した断面図である。
【図２２】ＮＳＭＤからなるランド上に半田ボールを搭載した状態を示す断面図である。
【図２３】実施の形態における貫通基板の構成を示す平面図である。
【図２４】実施の形態における半導体装置の一部を示す図であって、貫通基板の内部構造を示す図である。
【図２５】変形例１における貫通基板の構成を示す平面図である。
【図２６】変形例２における貫通基板の構成を示す平面図である。
【図２７】変形例３における貫通基板の構成を示す平面図である。
【図２８】変形例４における貫通基板の構成を示す平面図である。
【図２９】変形例５における貫通基板の構成を示す平面図である。
【図３０】実施の形態における貫通基板の製造工程を示す断面図である。
【図３１】図３０に続く貫通基板の製造工程を示す断面図である。
【図３２】図３１に続く貫通基板の製造工程を示す断面図である。
【図３３】図３２に続く貫通基板の製造工程を示す断面図である。
【図３４】図３３に続く貫通基板の製造工程を示す断面図である。
【図３５】図３４に続く貫通基板の製造工程を示す断面図である。
【図３６】実施の形態における半導体装置の製造工程を示す模式図である。
【図３７】図３６に続く半導体装置の製造工程を示す模式図である。
【図３８】図３７に続く半導体装置の製造工程を示す模式図である。
【図３９】図３８に続く半導体装置の製造工程を示す模式図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
＜第１関連技術の説明＞
例えば、半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。このような機能を有するパッケージには様々な種類が存在する。
【００１８】
まず、本発明者が検討した第１関連技術について、図面を参照しながら説明する。図１は、本発明者が検討した半導体チップＣＨＰ１の外観構成を示す上面図である。図１に示すように、半導体チップＣＨＰ１は矩形形状をしており、半導体チップＣＨＰ１の表面全体にわたって外部接続端子であるバンプ電極ＢＭＰが形成されている。このように構成されている半導体チップＣＨＰ１をパッケージングすることにより、本発明者が検討した第１関連技術における半導体装置を得ることができる。
【００１９】
図２は、本発明者が検討した第１関連技術における半導体装置の構成を示す側面図である。図２に示すように、本発明者が検討した半導体装置は、ビルドアップ基板ＢＰＷＢを有し、このビルドアップ基板ＢＰＷＢの裏面（下面）に複数の半田ボールＳＢが形成されている。一方、ビルドアップ基板ＢＰＷＢの表面（上面）には、半導体チップＣＨＰ１が搭載されている。このとき、半導体チップＣＨＰ１に形成されている複数のバンプ電極ＢＭＰが、ビルドアップ基板ＢＰＷＢの表面に形成されている端子（図示せず）と電気的に接続されるように、半導体チップＣＨＰ１がビルドアップ基板ＢＰＷＢ上に配置されている。そして、半導体チップＣＨＰ１とビルドアップ基板ＢＰＷＢの間に形成される隙間には、封止用樹脂であるアンダーフィルＵＦが充填されている。このアンダーフィルＵＦは、エポキシ樹脂である場合が多く、半導体チップＣＨＰ１とビルドアップ基板ＢＰＷＢとの接続信頼性を確保するために使用されている。また、半導体チップＣＨＰ１の上面には、シリコーンレジンＳＣＥを介してヒートシンクＨＳが配置されている。このヒートシンクＨＳは、半導体チップＣＨＰ１で発生した熱が効率良く外部へ放散されるように設けられている。つまり、ヒートシンクＨＳは、半導体チップＣＨＰ１の放熱効率を向上させるために設けられている。
【００２０】
このように構成されている本発明者が検討した半導体装置に関し、特に、ビルドアップ基板ＢＰＷＢの内部構造について、さらに詳細に説明する。図３は、本発明者が検討した半導体装置の一部を示す図であって、ビルドアップ基板ＢＰＷＢの内部構造を示す図である。図３に示すように、ビルドアップ基板ＢＰＷＢは、コア層ＣＲＬと、このコア層ＣＲＬを挟むように配置されたビルドアップ層ＢＰＬ１とビルドアップ層ＢＰＬ２から形成されている。
【００２１】
具体的に、コア層ＣＲＬにはスルーホールＴＨが形成されており、ビルドアップ層ＢＰＬ１には、このスルーホールＴＨと接続する多層配線（図３では２層）が形成されている。この多層配線は、ビルドアップ層ＢＰＬ１に形成されたビアＶＡによって互いに接続されている。ビルドアップ層ＢＰＬ１の表面には、ソルダレジストＳＲが形成されており、このソルダレジストＳＲに設けられた開口部から、ビルドアップ層ＢＰＬ１を構成する端子ＴＥが露出している。そして、この端子ＴＥとバンプ電極ＢＭＰが電気的に接続するように、半導体チップＣＨＰ１がビルドアップ基板ＢＰＷＢ上に搭載されている。
【００２２】
一方、ビルドアップ層ＢＰＬ２にも、コア層ＣＲＬに形成されたスルーホールＴＨと接続する多層配線（図３では２層）が形成されている。ビルドアップ層ＢＰＬ２の表面には、ソルダレジストＳＲが形成されており、このソルダレジストＳＲに設けられた開口部から、ビルドアップ層ＢＰＬ２を構成するランドＬＮＤ（裏面端子）が露出している。そして、このランドＬＮＤと電気的に接続するように、ランドＬＮＤ上に半田ボールＳＢが搭載されている。具体的に、図３に示すビルドアップ基板ＢＰＷＢでは、コア層ＣＲＬ（約０．８ｍｍ程度）とビルドアップ層ＢＰＬ１およびビルドアップ層ＢＰＬ２を合わせた基板厚は、約１．０ｍｍ程度であり、スルーホールＴＨの径は約１５０〜２５０μｍ程度、ビアＶＡの径は約５０μｍ程度である。
【００２３】
このように構成されているビルドアップ基板ＢＰＷＢには、半導体チップＣＨＰ１に形成されるバンプ電極ＢＭＰの高密度化に対応してファインピッチの配線を形成しやすいという利点がある。つまり、ビルドアップ基板ＢＰＷＢは、例えば、コア層ＣＲＬを挟むようにビルドアップ層ＢＰＬ１とビルドアップ層ＢＰＬ２を有しており、このビルドアップ層ＢＰＬ１やビルドアップ層ＢＰＬ２には微細なビアＶＡが形成され、このビアＶＡは自由に配置できる。また、この微細なビアＶＡ上に端子ＴＥを配置することができる。
【００２４】
その理由について説明する。ビルドアップ層ＢＰＬ１やビルドアップ層ＢＰＬ２に形成される微細なビアＶＡにおいては、ビア径が微細なため、ビアＶＡの内部に導体膜を埋め込むことは容易である。その結果、ビアＶＡの上部が導体膜で蓋をされた状態を作ることができるので、ビアＶＡ上に端子ＴＥを配置しても、ビアＶＡと端子ＴＥとの確実な電気的な接続を実現することができる。このように、ビルドアップ基板ＢＰＷＢは、微細なビアＶＡ上にも端子ＴＥを配置できるので、配線を形成する際の制約が少なく、ファインピッチの配線を形成しやすいといった利点がある。
【００２５】
さらに、図３に示すように、ビルドアップ基板ＢＰＷＢにおいては、コア層ＣＲＬに形成されるスルーホールＴＨの壁面にはめっき膜が形成されるが、スルーホールＴＨの径は大きいので、スルーホールＴＨの内部にはめっき膜が形成されない。しかし、図３に示すように、スルーホールＴＨの内部には、穴埋め用樹脂が埋め込まれており、スルーホールＴＨの内部が充填されている。このため、図３に示すビルドアップ基板ＢＰＷＢでは、スルーホールＴＨ上にも微細なビアＶＡや配線を配置することができ、この点からも、配線を形成する際の制約が少なくなり、ファインピッチの配線を形成しやすくなっている。
【００２６】
ところが、本発明者が検討したところ、上述したビルドアップ基板ＢＰＷＢには、以下に示すような改善の余地があることを新たに見出した。例えば、半導体装置が動作すると、半導体チップＣＨＰ１が発熱し、この発熱によって生じた熱が半導体チップＣＨＰ１からビルドアップ基板ＢＰＷＢに伝達する。その結果、ビルドアップ基板ＢＰＷＢに熱が加わることにより、ビルドアップ基板ＢＰＷＢが膨張する。このビルドアップ基板ＢＰＷＢの膨張が大きくなると、ビルドアップ基板ＢＰＷＢと半導体チップＣＨＰ１との隙間を封止する封止樹脂（アンダーフィルＵＦ）にストレスが加わることにより、例えば半導体チップと封止樹脂との界面や、封止樹脂とビルドアップ基板との界面にクラックが発生し、半導体装置の信頼性を低下させてしてしまう場合がある。
【００２７】
このため、ビルドアップ基板ＢＰＷＢは、その熱膨張係数（α）を小さくするために（半導体チップＣＨＰ１の熱膨張係数に近づけるために）、ガラス繊維から作った織布であるガラスクロスを含有するコア層ＣＲＬを設けて、ビルドアップ基板ＢＰＷＢの熱膨張係数を小さくするようにしている。しかしながら、ガラスクロスを含有するコア層ＣＲＬだけからビルドアップ基板ＢＰＷＢを構成すると、微細なビアＶＡを形成することが困難となる。そのため、通常、ビルドアップ基板ＢＰＷＢでは、コア層ＣＲＬを挟むようにビルドアップ層ＢＰＬ１（ＢＰＬ２）を設け、このビルドアップ層ＢＰＬ１（ＢＰＬ２）にガラスクロスを含有させないことで微細なビアＶＡを形成するようにしている。つまり、ビルドアップ層ＢＰＬ１（ＢＰＬ２）は、ガラスクロスを含まないように構成しているため、微細なビアＶＡを形成することが可能となっている。ただし、ビルドアップ層ＢＰＬ１（ＢＰＬ２）においても、熱膨張係数を小さくする必要があることから、ガラスクロスの代わりにガラスフィラー（粒状、ビーズ状のガラス）を添加している。
【００２８】
ここで、上述したようにコア層ＣＲＬにはガラスクロスが含有されている一方、ビルドアップ層ＢＰＬ１（ＢＰＬ２）にはガラスクロスに代えてガラスフィラーが含有されている。ところが、ガラスフィラーを含有するビルドアップ層ＢＰＬ１（ＢＰＬ２）の熱膨張係数は、ガラスクロスを含有するコア層ＣＲＬの熱膨張係数程度には小さくならない。一例を挙げると、コア層の熱膨張係数は１７〜２０ｐｐｍ程度で、ビルドアップ層の熱膨張係数は４０〜６０ｐｐｍ程度である。この結果、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬの熱膨張係数が相違することとなり、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの間に熱膨張係数の相違に起因する熱ストレスが加わることになる。そして、本発明者は、この熱ストレスによって、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成されている微細なビアＶＡが電気的に切断されやすくなり、これによって、半導体装置の信頼性が低下するおそれがあることを見出したのである。
【００２９】
そこで、第２関連技術では、半導体装置の信頼性を向上できる工夫を施している。以下に、この工夫を施した第２関連技術における半導体装置について説明する。
【００３０】
＜第２関連技術における半導体装置の構成＞
図４は、第２関連技術における半導体チップＣＨＰ２の表面構造を示す図である。図４に示すように、第２関連技術における半導体チップＣＨＰ２は、矩形形状をしており、半導体チップＣＨＰ２の表面領域に柱状バンプ電極（柱状突起電極）ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。なお、これら柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２は、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成されている。柱状部の高さは、例えば、ここでは約３０μｍ程度であり、接続部の高さ（半田高さ）は約１５μｍ程度である。柱状部の形状は、円柱形状や直方体形状であり、平面視で見たときに、円柱形状のときの直径は約３０〜３５μｍ程度であり、直方体形状のときの１辺の長さは、約３０〜３５μｍ程度である。
【００３１】
具体的に、第２関連技術における半導体チップＣＨＰ２では、図４に示すように、半導体チップＣＨＰ２の表面領域を、領域ＡＲ１と、この領域ＡＲ１の内側にある領域ＡＲ２と、この領域ＡＲ２の内側にある領域ＡＲ３に分けた場合、領域ＡＲ１に複数の柱状バンプ電極ＰＬＢＭＰ１が形成され、領域ＡＲ３に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。つまり、柱状バンプ電極ＰＬＢＭＰ１と柱状バンプ電極ＰＬＢＭＰ２とは、領域ＡＲ２を挟んで離れて配置されている。このとき、領域ＡＲ１においては、複数列（図４では２列）にわたって複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、領域ＡＲ３においては、均等に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。
【００３２】
なお、ここでは、領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、領域ＡＲ３に配置された柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチよりも小さくなっている。領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、ここでは約４０〜６０μｍ程度である。但し、柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチが、柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチに対して同等以上になる場合でも、特に問題はない。
【００３３】
一方、領域ＡＲ２には、柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２のいずれも形成されていない。
【００３４】
つまり、第２関連技術における半導体チップＣＨＰ２の特徴は、半導体チップＣＨＰ２の表面全体に柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されているのではなく、領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成され、領域ＡＲ２には柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されていない点にある。例えば、図１に示す本発明者が検討した第１関連技術の半導体チップＣＨＰ１では、半導体チップＣＨＰ１の表面全体にバンプ電極ＢＭＰが形成されている。これに対し、図４に示す第２関連技術における半導体チップＣＨＰ２では、領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成され、領域ＡＲ２には柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成されていないことがわかる。
【００３５】
続いて、第２関連技術における半導体装置の構成について説明する。図５は、第２関連技術における半導体装置の構成を示す側面図である。図５に示すように、第２関連技術における半導体装置は、貫通基板ＴＨＷＢを有し、この貫通基板ＴＨＷＢの裏面（下面）に複数の半田ボールＳＢが形成されている。一方、貫通基板ＴＨＷＢの表面（上面）には、半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ２に形成されている複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が、貫通基板ＴＨＷＢの表面に形成されている端子（図示せず）と電気的に接続されるように、半導体チップＣＨＰ２が貫通基板ＴＨＷＢ上に配置されている。そして、半導体チップＣＨＰ２と貫通基板ＴＨＷＢの間に形成される隙間には、封止用樹脂であるアンダーフィルＵＦが充填されている。このアンダーフィルＵＦは、エポキシ樹脂である場合が多く、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続信頼性を確保するために使用されている。したがって、第２関連技術における半導体装置においては、半導体チップＣＨＰ２の下面（バンプ電極形成面）とは反対の裏面の一部、および、貫通基板ＴＨＷＢの表面（主面、上面）の一部は、封止樹脂であるアンダーフィルＵＦで覆われていないことになる。
【００３６】
このように構成されている第２関連技術における半導体装置に関し、特に、貫通基板ＴＨＷＢの内部構造について、さらに詳細に説明する。
【００３７】
図６は、第２関連技術における半導体装置の一部を示す図であって、貫通基板ＴＨＷＢの内部構造を示す図である。図６に示すように、第２関連技術では、ガラスクロスを含有するコア層ＣＲＬによって貫通基板ＴＨＷＢが形成されている。この貫通基板ＴＨＷＢにおいては、貫通基板ＴＨＷＢの表面（上面）から裏面（下面）へ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。そして、貫通基板ＴＨＷＢの表面には、ソルダレジストＳＲ（第１ソルダレジスト）が形成されており、このソルダレジストＳＲは、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部にも充填されている。ソルダレジストＳＲには、開口部が形成されており、この開口部から複数の端子ＴＥ１や複数の端子ＴＥ２が露出している。
【００３８】
例えば、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ１が形成されており、複数の端子ＴＥ１の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１の他の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ２と電気的に接続されている。また、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ２も形成されており、複数の端子ＴＥ２は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ３と電気的に接続されている。このとき、貫通基板ＴＨＷＢの表面上には、半導体チップＣＨＰ２が搭載されており、この半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ１が電気的に接続されている。同様に、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ２と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ２が電気的に接続されている。つまり、貫通基板ＴＨＷＢは、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、
第２関連技術における半導体装置は、その配線層に柱状バンプ電極が直接電気的に接続された構造であるといえる。
【００３９】
一方、貫通基板ＴＨＷＢの裏面にも、ソルダレジストＳＲ（第２ソルダレジスト）が形成されている。そして、ソルダレジストＳＲには、開口部が形成されており、この開口部から複数のランドＬＮＤ１（裏面端子）や複数のランドＬＮＤ２が露出している。これらのランドＬＮＤ１は、貫通基板ＴＨＷＢの裏面で、スルーホールＴＨ１、ＴＨ３と電気的に接続されており、ランドＬＮＤ２は、貫通基板ＴＨＷＢの裏面で、スルーホールＴＨ２と電気的に接続されている。これらのランドＬＮＤ１上に半田ボールＳＢ１が搭載され、ランドＬＮＤ２上に半田ボールＳＢ２が搭載されている。具体的に、第２関連技術における貫通基板ＴＨＷＢでは、コア層ＣＲＬ（０．４ｍｍ程度）による基板厚（表面および裏面の配線厚を考慮）は、０．５ｍｍ程度であり、スルーホール径は１５０μｍ程度である。
【００４０】
第２関連技術では、貫通基板ＴＨＷＢに形成されるスルーホールＴＨ１、ＴＨ２、ＴＨ３の形成位置や、貫通電極ＴＨＷＢの表面に形成される端子ＴＥ１や端子ＴＥ２の形成位置に特徴があるので、その概略構成についても説明する。
【００４１】
まず、図６において、貫通基板ＴＨＷＢ上には半導体チップＣＨＰ２が搭載されており、以下に示すような領域に分割される。すなわち、図６に示すように、貫通基板ＴＨＷＢ上の領域のうち、半導体チップＣＨＰ２が搭載されていない外側の領域を領域ＡＲ０と定義する。そして、半導体チップＣＨＰ２上の領域に関し、図４に示した領域区分に対応して、半導体チップＣＨＰ２の領域ＡＲ１と、半導体チップＣＨＰ２の領域ＡＲ２と、半導体チップＣＨＰ２の領域ＡＲ３とに分割する。このようにして、貫通基板ＴＨＷＢの表面領域は、上述した４つの領域に分割することができる。
【００４２】
ここで、領域ＡＲ０について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ０には、複数のスルーホールＴＨ２が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ０に複数のスルーホールＴＨ２が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ２は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ２が形成されている領域ＡＲ０には形成されていない。
【００４３】
続いて、領域ＡＲ１について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ１に複数の端子ＴＥ１が形成されている一方、スルーホールＴＨ１、ＴＨ２、ＴＨ３は形成されていない。特に、複数の端子ＴＥ１のうちの一部の端子ＴＥ１は、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１のうちの他の一部の端子ＴＥ１は、スルーホールＴＨ２と電気的に接続されるが、これらのスルーホールＴＨ１やスルーホールＴＨ２は、端子ＴＥ１が形成されている領域ＡＲ１には形成されていない。なお、半導体チップＣＨＰ２における領域ＡＲ１には、複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、半導体チップＣＨＰ２の領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１は、貫通基板ＴＨＷＢの領域ＡＲ１に形成されている端子ＴＥ１と直接接続されている。
【００４４】
なお、貫通基板ＴＨＷＢの裏面のうち、領域ＡＲ１と平面的に重なる領域には、ランドＬＮＤ１、ＬＮＤ２およびランドＬＮＤ１、ＬＮＤ２上に搭載される半田ボールＳＢ１、ＳＢ２は形成されていない。言い換えれば、平面視において、複数のランドＬＮＤ１、ＬＮＤ２は、領域ＡＲ１と重ならないように配置されている。
【００４５】
次に、領域ＡＲ２について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ２に複数のスルーホールＴＨ１が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ１は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ１が形成されている領域ＡＲ２には形成されていない。なお、半導体チップＣＨＰ２における領域ＡＲ２には、複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されていない。
【００４６】
さらに、領域ＡＲ３について説明する。貫通基板ＴＨＷＢにおいて、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。つまり、貫通基板ＴＨＷＢの表面領域のうち領域ＡＲ３に複数のスルーホールＴＨ３と複数の端子ＴＥ２が同じ領域に形成されている。特に、スルーホールＴＨ３は、端子ＴＥ２と電気的に接続されるが、この端子ＴＥ２も、スルーホールＴＨ３が形成されている領域ＡＲ３に形成されている。なお、半導体チップＣＨＰ２における領域ＡＲ３には、複数の柱状バンプ電極ＰＬＢＭＰ２が形成されており、半導体チップＣＨＰ２の領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２は、貫通基板ＴＨＷＢの領域ＡＲ３に形成されている端子ＴＥ２と直接接続されている。
【００４７】
第２関連技術における貫通基板ＴＨＷＢは上記のように構成されているが、さらに、スルーホールＴＨ１、ＴＨ２、ＴＨ３および端子ＴＥ１、ＴＥ２の位置関係が明瞭となるように平面図を用いて説明する。
【００４８】
図７は、第２関連技術における貫通基板ＴＨＷＢの一部構成を示す平面図である。図７では、概ね、貫通基板ＴＨＷＢの全領域のうちの１／４の領域が示されている。また、図７においては、領域ＡＲ０、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３が図示されている。
【００４９】
ここで、図６と図７より、領域ＡＲ０は、平面視において半導体チップＣＨＰ２の外周よりも外側に位置する領域である。別の表現をすると、領域ＡＲ０は、平面視において、半導体チップＣＨＰ２と重ならない領域ともいえる。さらに、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３は、平面視において半導体チップＣＨＰ２の外周よりも内側に位置する領域である。別の表現をすると、領域ＡＲ１、領域ＡＲ２および領域ＡＲ３は、平面視において、半導体チップＣＨＰ２と重なっている領域ともいえる。
【００５０】
図７において、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。具体的に、領域ＡＲ１においては、２列にわたって複数の端子ＴＥ１が形成されており、例えば、外側に近い列に配置されている端子ＴＥ１の数は、内側に近い列に配置されている端子ＴＥ１の数よりも多くなっている。そして、外側に近い列に配置されている端子ＴＥ１は、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続されている。具体的に、領域ＡＲ０には、複数のスルーホールＴＨ２が形成されており、これらのスルーホールＴＨ２に接触するようにフットパターンＦＰ２が形成されている。そして、このフットパターンＦＰ２と、外側に近い列に配置されている端子ＴＥ１とが、配線ＷＩＲＥ２で接続されている。
【００５１】
一方、内側に近い列に配置されている端子ＴＥ１は、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続されている。具体的に、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されており、これらのスルーホールＴＨ１に接触するようにフットパターンＦＰ１が形成されている。そして、このフットパターンＦＰ１と、内側に近い列に配置されている端子ＴＥ１とが、配線ＷＩＲＥ１で接続されている。
【００５２】
続いて、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。領域ＡＲ３に形成されている端子ＴＥ２は、同じく領域ＡＲ３に形成されているスルーホールＴＨ３と電気的に接続されている。具体的に、領域ＡＲ３には、複数のスルーホールＴＨ３が形成されており、これらのスルーホールＴＨ３に接触するようにフットパターンＦＰ３が形成されている。そして、このフットパターンＦＰ３と、端子ＴＥ２とが、配線ＷＩＲＥ３で接続されている。つまり、端子ＴＥ１と端子ＴＥ２とは、領域ＡＲ２を挟んで離れて配置されている。
【００５３】
＜第２関連技術における半導体装置の特徴＞
第２関連技術における半導体装置は上記のように構成されており、以下に、その特徴点について詳細に説明する。まず、第２関連技術における第１特徴点は、例えば、図６に示すように、半導体チップＣＨＰ２を搭載する配線基板として、貫通基板ＴＨＷＢを採用している点にある。すなわち、第２関連技術では、図３に示すようなビルドアップ基板ＢＰＷＢを使用せずに、図６に示すような貫通基板ＴＨＷＢを使用している。
【００５４】
例えば、図３に示すようなビルドアップ基板ＢＰＷＢにおいては、ガラスクロスを含むコア層ＣＲＬと、ガラスクロスの代わりにガラスフィラーを含有するビルドアップ層ＢＰＬ１（ＢＰＬ２）との材質の違いから、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）の間に熱膨張係数（α）の相違が存在する。そして、半導体チップＣＨＰ１が加熱してビルドアップ基板ＢＰＷＢに熱負荷が加わると、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）との熱膨張係数の相違から、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成された微細なビアＶＡに熱ストレスが加わり、微細なビアＶＡが電気的に切断されやすくなる。この結果、半導体装置の信頼性低下を招くことになる。
【００５５】
これに対し、第２関連技術では、ビルドアップ基板ＢＰＷＢを使用せず、貫通基板ＴＨＷＢを使用している。この貫通基板ＴＨＷＢは、例えば、図６に示すように、ガラスクロスを含むコア層ＣＲＬだけから構成されており、ビルドアップ層ＢＰＬ１（ＢＬＰ２）は設けられていない。このため、貫通基板ＴＨＷＢにおいては、コア層ＣＲＬとビルドアップ層ＢＰＬ１（ＢＰＬ２）の熱膨張係数の相違により、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアの電気的な切断ということが生じない。つまり、貫通基板ＴＨＷＢでは、そもそも、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないことから、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアも存在せず、微細なビアの電気的な切断という問題点を回避することができるのである。このように第２関連技術では、コア層ＣＲＬだけからなる貫通基板ＴＨＷＢを使用することにより、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないので、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアＶＡの電気的な切断も考慮する必要がなくなる。この結果、第２関連技術によれば、半導体装置の信頼性向上を図ることができる。
【００５６】
さらに、ビルドアップ基板ＢＰＷＢには熱膨張係数の大きなビルドアップ層ＢＰＬ１（ＢＰＬ２）が形成されているので、ビルドアップ基板ＢＰＷＢと半導体チップＣＨＰ１との隙間を封止する封止樹脂（アンダーフィルＵＦ）にも大きな熱ストレスが加わりやすく、封止樹脂にクラックが発生するポテンシャルも高くなる。
【００５７】
これに対し、第２関連技術では、熱膨張係数の大きなビルドアップ層ＢＰＬ１（ＢＰＬ２）が形成されておらず、熱膨張係数の小さなコア層ＣＲＬだけから構成される貫通基板ＴＨＷＢを使用している。このため、貫通基板ＴＨＷＢと半導体チップＣＨＰ２との隙間を封止する封止樹脂（アンダーフィルＵＦ）に、ビルドアップ基板ＢＰＷＢを使用する場合ほどの大きな熱ストレスが加わりにくくなるので、封止樹脂にクラックが発生するポテンシャルも低くすることができる。したがって、この点からも、第２関連技術によれば、半導体装置の信頼性を向上させることができる。
【００５８】
以上のように貫通基板ＴＨＷＢを使用することによる利点について説明したが、貫通基板ＴＨＷＢには上述した長所の他に短所も存在する。以下に、この短所についても説明し、第２関連技術では、この貫通基板ＴＨＷＢの短所を克服する工夫を施していることを説明する。
【００５９】
まず、ビルドアップ基板ＢＰＷＢでは、例えば、図３に示すように、微細なビアＶＡの内部は導体膜で埋め込まれているため、微細なビアＶＡ上にも端子ＴＥを形成することができる。したがって、ビルドアップ基板ＢＰＷＢでは、例えば、微細なビアＶＡ上にも端子ＴＥを配置できるというように配線を形成する際の制約が少ないことから、ファインピッチの配線を形成しやすい。
【００６０】
これに対し、貫通基板ＴＨＷＢは、例えば、図６に示すように、コア層ＣＲＬだけから構成されており、このコア層ＣＲＬを貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。言い換えれば、第２関連技術における貫通基板ＴＨＷＢでは、表面から裏面へ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されているが、このスルーホールＴＨ１、ＴＨ２、ＴＨ３上に端子ＴＥ１や端子ＴＥ２を配置することができないという制約がある。この理由について説明する。
【００６１】
貫通基板ＴＨＷＢに形成されるスルーホールＴＨ１、ＴＨ２、ＴＨ３の径は、例えば、１５０μｍ程度であり、微細なビアの径（５０μｍ程度）よりも大きくなっている。このことから、スルーホールＴＨ１、ＴＨ２、ＴＨ３にめっき膜（導体膜）を形成しても、内壁にだけめっき膜が形成され、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部はめっき膜で充填されずに中空状態となる。
【００６２】
このように構成されているスルーホールＴＨ１、ＴＨ２、ＴＨ３のうち、スルーホールＴＨ１を例に挙げて、このスルーホールＴＨ１上に端子ＴＥ１を配置する場合を考える。図８は、スルーホールＴＨ１上に端子ＴＥ１を配置する構成例を示す図である。図８に示すように、中空状のスルーホールＴＨ１の上面を囲むようにフットパターンＦＰ１が形成されている。フットパターンＦＰ１の径は、２５０μｍ程度である。つまり、スルーホールＴＨ１は中空状になっていることから、スルーホールＴＨ１の上面を囲むようにフットパターンＦＰ１を形成することにより、スルーホールＴＨ１の側面に形成されためっき膜とフットパターンＦＰ１とを電気的に接続している。そして、このフットパターンＦＰ１上に端子ＴＥ１を形成することにより、スルーホールＴＨ１上にフットパターンＦＰ１を介して端子ＴＥ１を配置することができると考えられる。
【００６３】
ところが、実際には、図９に示すように、スルーホールＴＨ１およびフットパターンＦＰ１を形成する際のパターニング精度が高くないので、フットパターンＦＰ１の位置とスルーホールＴＨ１との位置がずれる場合が考えられる。この場合、端子ＴＥ１はフットパターンＦＰ１上に配置されることなく、中空状のスルーホールＴＨ１上に配置されることになる。すると、スルーホールＴＨ１の内部は中空状態となっていることから、端子ＴＥ１とスルーホールＴＨ１とは電気的に接続されなくなってしまう。このように、貫通基板ＴＨＷＢに形成されているスルーホールＴＨ１は径が大きいために内部が中空状態となることと、パターニング精度の問題によりスルーホールＴＨ１とフットパターンＦＰ１との位置関係がずれるということの両方に起因して、スルーホールＴＨ１上に端子ＴＥ１を配置するように構成すると、スルーホールＴＨ１と端子ＴＥ１との接続不良が発生しやすくなるのである。
【００６４】
ここで、図３に示すビルドアップ基板ＢＰＷＢに形成されているスルーホールＴＨのように、スルーホールＴＨの内部に穴埋め用樹脂を埋め込むことが考えられる。つまり、ビルドアップ基板ＢＰＷＢでは、径の大きなスルーホールＴＨにおいては、内部に穴埋め用樹脂を埋め込んでいる。そして、内部が穴埋め用樹脂で埋め込まれたスルーホールＴＨ上に蓋めっき膜を形成し、この蓋めっき膜上にビアＶＡや配線を形成している。このようにビルドアップ基板ＢＰＷＢでは、径の大きなスルーホールＴＨ上にもビアＶＡや配線を配置することができる結果、配線を形成する際の制約を少なくすることができる。
【００６５】
ところが、第２関連技術における貫通基板ＴＨＷＢ（図６参照）では、上述した図３に示すビルドアップ基板ＢＰＷＢのように、径の大きなスルーホールＴＨの内部に穴埋め用樹脂を埋め込む構造になっていない。なぜならば、穴埋め用樹脂を使用する場合、穴埋め用樹脂が新たに必要となること、スルーホールＴＨの内部に穴埋め用樹脂を埋め込む手間が発生すること等によりコストが高くなってしまうからである。そのため、貫通基板ＴＨＷＢは、基板表裏面に施されたソルダレジストＳＲで、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部も充填した構造になっている。別の表現をすると、貫通基板ＴＨＷＢの表面に施されたソルダレジストＳＲ（第１ソルダレジスト）と貫通基板ＴＨＷＢの裏面に施されたソルダレジストＳＲ（第２ソルダレジスト）とは、スルーホール（ＴＨ１、ＴＨ２、ＴＨ３）の内部に充填されたソルダレジストＳＲを介して繋がっている。
【００６６】
なお、貫通基板ＴＨＷＢの表面に施されたソルダレジストＳＲ（第１ソルダレジスト）、貫通基板ＴＨＷＢの裏面に施されたソルダレジストＳＲ（第２ソルダレジスト）、およびスルーホール（ＴＨ１、ＴＨ２、ＴＨ３）の内部に充填されたソルダレジストＳＲは、全て同一材料である。このことは、貫通基板ＴＨＷＢの構造がビルドアップ基板ＢＰＷＢの構造と異なるいくつかの点のうちの１つである。
【００６７】
第２関連技術における貫通基板ＴＨＷＢでも、スルーホールＴＨ１に穴埋め用樹脂を埋め込んで蓋めっき膜を形成する構成を取ることにより、スルーホールＴＨ１上に端子ＴＥ１を形成しても、確実にスルーホールＴＨ１と端子ＴＥ１とを電気的に接続することができる。しかし、このような構成にすると、貫通基板ＴＨＷＢのコストが高くなってしまうため、第２関連技術における貫通基板ＴＨＷＢでは、上述した構成を取っていないのである。したがって、第２関連技術における貫通基板ＴＨＷＢにおいては、スルーホールＴＨ１上に端子ＴＥ１を配置することができないという問題が顕在化するのである。
【００６８】
そこで、第２関連技術では、スルーホールＴＨ１上に端子ＴＥ１を配置することができないという制約を前提としながらも、貫通基板ＴＨＷＢ上の配線レイアウトをできるだけ効率良く実施し、かつコスト上昇も抑える工夫を施している。この工夫点が第２関連技術における第２特徴点である。以下に、この第２特徴点について図面を参照しながら説明する。
【００６９】
まず、第２関連技術における第２特徴点は、例えば、図６に示すように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ０に複数のスルーホールＴＨ２を設け、貫通基板ＴＨＷＢの領域ＡＲ１に複数の端子ＴＥ１を設けている。そして、貫通基板ＴＨＷＢの領域ＡＲ２に複数のスルーホールＴＨ１を設けている。このような構成にすることにより、スルーホールＴＨ１上およびスルーホールＴＨ２上に端子ＴＥ１を配置することなく、貫通基板ＴＨＷＢにスルーホールＴＨ１、ＴＨ２および端子ＴＥ１を形成することができる。
【００７０】
さらに、工夫を施した配線レイアウト構成について図７を参照しながら説明する。図７において、貫通基板ＴＨＷＢの領域ＡＲ１には２列にわたって端子ＴＥ１が形成されている。そして、領域ＡＲ１の外側領域である領域ＡＲ０に複数のスルーホールＴＨ２が配置されている。一方、領域ＡＲ１の内側領域である領域ＡＲ２に複数のスルーホールＴＨ１が配置されている。このとき、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、外側に近い列の配置されている端子ＴＥ１が領域ＡＲ０に配置されているスルーホールＴＨ２と電気的に接続されている。これに対し、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、内側に近い列の配置されている端子ＴＥ１が領域ＡＲ２に配置されているスルーホールＴＨ１と電気的に接続されている。このように、第２関連技術では、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。このように構成することにより、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、効率良くスルーホールＴＨ１と端子ＴＥ１との接続、およびスルーホールＴＨ２と端子ＴＥ２との接続を実現することができる。
【００７１】
例えば、領域ＡＲ０に形成されているスルーホールＴＨ２と、領域ＡＲ２に近い列の配置されている端子ＴＥ１とを接続するように構成したり、あるいは、領域ＡＲ２に形成されているスルーホールＴＨ１と、領域ＡＲ０に近い列の配置されている端子ＴＥ１とを接続するように構成したりする場合が考えられる。この場合には、領域ＡＲ１に形成される配線の引き回しが複雑となり、効率的な配線レイアウトを構成することが困難になる。
【００７２】
これに対し、第２関連技術では、図７に示すように、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。
【００７３】
別の表現をすると、領域ＡＲ１において、スルーホールＴＨ２と電気的に接続された端子ＴＥ１は、領域ＡＲ２よりも領域ＡＲ０に近くなるように配置され、スルーホールＴＨ１と電気的に接続する端子ＴＥ１は、領域ＡＲ０よりも領域ＡＲ２に近くなるように配置されている。このとき、端子ＴＥ１はスルーホールＴＨ１およびＴＨ２と配線ＷＩＲＥ１およびＷＩＲＥ２によりそれぞれ電気的に接続されている。つまり、領域ＡＲ１内を横断して領域ＡＲ０と領域ＡＲ２とを結ぶような配線や、各端子ＴＥ１間を通る配線の存在は無い。
【００７４】
このように結線することにより、第２関連技術によれば、領域ＡＲ１内での配線引き回しが不要となり、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ１とを接続することができる。貫通基板ＴＨＷＢは、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、ビルドアップ基板ＢＰＷＢのコア層ＣＲＬの表裏面に複数のビルドアップ層（ＢＰＬ１を複数層、ＢＰＬ２を複数層）を設けて配線層を複数層化できる構造に比べて配線を高密度化できない。したがって、前述した配線の引き回しの特徴は、貫通基板ＴＨＷＢで、ビルドアップ基板ＢＰＷＢ並みの配線の高密度化を実現する上において重要である。
【００７５】
さらに、第２関連技術では、図７に示すように、端子ＴＥ１が形成されている領域Ａ１の外側領域である領域ＡＲ０と、領域Ａ１の内側領域である領域ＡＲ２に分けて、スルーホールＴＨ１およびスルーホールＴＨ２を形成している点にも特徴がある。例えば、端子ＴＥ１が形成されている領域ＡＲ１の外側領域である領域ＡＲ０にだけスルーホールＴＨ２を形成することを考える。この場合、領域ＡＲ０にだけスルーホールＴＨ２が形成されるので、領域ＡＲ０に形成されるスルーホールＴＨ２の数が多くなる。したがって、領域ＡＲ０に形成されている複数のスルーホールＴＨ２のそれぞれと、領域ＡＲ１に形成されている複数の端子ＴＥ１のそれぞれとを電気的に接続する配線数も多くなる。この結果、領域ＡＲ０から領域ＡＲ１へ敷設される配線のファインピッチ化が要求されることになる。
【００７６】
ところが、第２関連技術では、ファインピッチ化に適しているビルドアップ基板ではなく、ビルドアップ基板よりもファインピッチ化しにくい貫通基板ＴＨＷＢを使用している。このため、上述したように、領域ＡＲ０にだけスルーホールＴＨ２を固めて配置するレイアウト構成は、貫通基板ＴＨＷＢでは実現しにくくなることがわかる。
【００７７】
そこで、第２関連技術では、スルーホールＴＨ２を領域ＡＲ０にだけ固めて配置するのではなく、端子ＴＥ１が形成されている領域ＡＲ１を挟む領域ＡＲ０と領域ＡＲ２に分けてスルーホールＴＨ１およびスルーホールＴＨ２を配置するという工夫を施している。これにより、スルーホールＴＨ１およびスルーホールＴＨ２が領域ＡＲ０と領域ＡＲ２に分散されて配置されることになるので、スルーホールＴＨ１と端子ＴＥ１とを接続する配線ＷＩＲＥ１と、スルーホールＴＨ２と端子ＴＥ１とを接続する配線ＷＩＲＥ２とを密集させずに異なる領域に分散させることができる。この結果、ファインピッチ化しにくい貫通基板ＴＨＷＢを使用する場合であっても、半導体装置の高機能化に伴うスルーホールＴＨ１（ＴＨ２）の数および端子ＴＥ１の数の増加に対応することができる。この観点からも、第２関連技術によれば、効率的な配線レイアウトを実現していることがわかる。
【００７８】
ここで、図７に示すように、領域ＡＲ０の面積は、領域ＡＲ２の面積に比べて大きいので、領域ＡＲ０に形成されるスルーホールＴＨ２の数は、領域ＡＲ２に形成されるスルーホールＴＨ１の数に比べて多くなっている。したがって、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続される端子ＴＥ１の数も、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続される端子ＴＥ１の数よりも多くなっている。このことから、領域ＡＲ１に２列にわたって形成されている端子ＴＥ１のうち、領域ＡＲ０に近い側へ配置されている端子ＴＥ１の数は、領域ＡＲ２に近い側へ配置されている端子ＴＥ１の数よりも多くなっているということができる。そして、領域ＡＲ０に形成されているスルーホールＴＨ２と、領域ＡＲ１に形成されている端子ＴＥ１とを接続する配線には、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤライン、あるいは、信号（信号電圧）を伝達する信号ラインが含まれる。同様に、領域ＡＲ２に形成されているスルーホールＴＨ１と、領域ＡＲ１に形成されている端子ＴＥ１とを接続する配線にも、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤライン、あるいは、信号（信号電圧）を伝達する信号ラインが含まれる。
【００７９】
続いて、第２関連技術における第３特徴点は、図６に示すように、複数のスルーホールＴＨ３および複数の端子ＴＥ２を領域ＡＲ３に形成する点にある。つまり、第２関連技術における基本的な技術的思想は、第２特徴点でも説明したように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ１とを接続することある。ただし、第２関連技術では、さらなる第３特徴点として、領域ＡＲ３においては、複数のスルーホールＴＨ３および複数の端子ＴＥ２を形成する点にも特徴がある。
【００８０】
具体的には、図７に示すように、領域ＡＲ３には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されているが、スルーホールＴＨ３上には端子ＴＥ２が配置されないようにしている。つまり、図７に示すように、スルーホールＴＨ３上を囲むようにフットパターンＦＰ３が形成されているが、このフットパターンＦＰ３上に端子ＴＥ２は配置されておらず、このフットパターンＦＰ３と端子ＴＥ２とは配線ＷＩＲＥ３によって接続されている。この領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線ＷＩＲＥ３は、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤラインだけから構成されている。つまり、領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線ＷＩＲＥ３は、信号（信号電圧）を伝達する信号ラインを含んでいない。
【００８１】
これにより、第２関連技術によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。
【００８２】
例えば、領域ＡＲ３に電源配線および基準配線を構成するスルーホールＴＨ３および端子ＴＥ２を形成しない場合には、領域ＡＲ１に形成されている端子ＴＥ１からしか半導体チップＣＨＰ２の内部へ電源電位および基準電位を供給することができなくなる。この場合、半導体チップＣＨＰ２の領域ＡＲ３に形成されている集積回路に電源電位および基準電位を供給するには、半導体チップＣＨＰ２の領域ＡＲ１から領域ＡＲ３へ半導体チップＣＨＰ２の内部配線を引き回す必要がある。このとき、この内部配線の引き回しによる抵抗成分により、電源電位の低下（電源ドロップ）が引き起こされてしまう。
【００８３】
これに対し、第２関連技術では、貫通基板ＴＨＷＢの領域ＡＲ３に電源配線および基準配線を構成するスルーホールＴＨ３および端子ＴＥ２を形成し、この端子ＴＥ２から半導体チップＣＨＰ２の領域ＡＲ３へ電源電位および基準電位を供給している。このため、第２関連技術によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。
【００８４】
なお、領域ＡＲ１に形成されている複数の端子ＴＥ１の一部から供給される電源電位および基準電位は、半導体チップＣＨＰ２に形成されるＩ／Ｏ回路（外部インターフェース回路）に供給することができる。一方、領域ＡＲ３に形成されている複数の端子ＴＥ２の一部から供給される電源電位および基準電位は、半導体チップＣＨＰ２に形成されるコア回路（内部回路）に供給することができる。つまり、領域ＡＲ１に形成されている複数の端子ＴＥ１からは、Ｉ／Ｏ回路に電源電位および基準電位を供給し、領域ＡＲ３に形成されている複数の端子ＴＥ２からは、Ｉ／Ｏ回路よりも低い電圧で駆動するコア回路に電源電位および基準電位を供給することが望ましい。言い換えれば、領域ＡＲ１に形成されている複数の端子ＴＥ１から供給される電源電位は、領域ＡＲ３に形成されている複数の端子ＴＥ２から供給される電源電位よりも高い電位を供給することになる。
【００８５】
このように構成することにより、例えば、端子ＴＥ１が接続する半導体チップＣＨＰ２の柱状バンプ電極ＰＬＢＭＰ１は、入出力信号ピンを含むバンプ電極であるため、端子ＴＥ１にＩ／Ｏ回路用の電源電位および基準電位を供給することにより、最短距離で効率良くＩ／Ｏ回路用として電源電位および基準電位を供給することができる。一方、端子ＴＥ２が接続する半導体チップＣＨＰ２の柱状バンプ電極ＰＬＢＭＰ２は、入出力信号ピンを含まないバンプ電極であるため、半導体チップＣＨＰ２の中央部に配置される内部回路（コア回路）を駆動するコア回路用の電源電位および基準電位を供給することにより、最短距離で効率良くコア回路用として電源電位および基準電位を供給することができる。
【００８６】
さらに、第２関連技術では、貫通基板ＴＨＷＢの領域ＡＲ３に配置されているスルーホールＴＨ３は、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が交互に配置されていることが望ましい。この場合、半導体チップＣＨＰ２の領域ＡＲ３の全体にわたって均等に電源電位および基準電位を供給することができる。
【００８７】
具体的には、半導体チップＣＨＰ２の中央部である領域ＡＲ３には内部回路（コア回路）が形成されているが、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３を交互に配置することにより、このコア回路に均等に電源電位および基準電位を供給することができる。つまり、例えば、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が偏って配置されている場合を考える。この場合、領域ＡＲ３に形成されているコア回路に均等に電源電位や基準電位を供給しにくくなるが、電源電位を供給するスルーホールＴＨ３と、基準電位を供給するスルーホールＴＨ３が交互に配置することにより、コア回路に均等に電源電位および基準電位を供給することができる。この結果、コア回路の動作安定性を向上させることができる。
【００８８】
以上のことから、第２関連技術における貫通基板ＴＨＷＢは、上述した第２特徴点および第３特徴点を備えていることになり、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ１に端子ＴＥ１が形成され、貫通基板ＴＨＷＢの領域ＡＲ３に端子ＴＥ２が形成されていることになる。つまり、第２関連技術では、半導体チップＣＨＰ２が搭載される貫通基板ＴＨＷＢの領域ＡＲ１、領域ＡＲ２および領域ＡＲ３のすべてに端子（端子ＴＥ１、ＴＥ２）が存在するわけではないので、貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２に形成されるバンプ電極の配置位置も変更される。具体的には、図１に示すように、矩形形状をした半導体チップＣＨＰ１の表面全体にバンプ電極ＢＭＰが形成されている構成から、図４に示すように、矩形形状をした半導体チップＣＨＰ２の領域ＡＲ１と領域ＡＲ３にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）が形成された構成に変更される。
【００８９】
以下では、第２関連技術における貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２の特徴について説明する。第２関連技術における第４特徴点は、貫通基板ＴＨＷＢに搭載される半導体チップＣＨＰ２のバンプ構造にある。具体的には、図４に示すように、第２関連技術における半導体チップＣＨＰ２は、領域ＡＲ１と、この領域ＡＲ１よりも内側の領域ＡＲ２と、この領域ＡＲ２よりも内側の領域ＡＲ３とを有している。そして、領域ＡＲ１に柱状バンプ電極ＰＬＢＭＰ１が形成され、かつ、領域ＡＲ３に柱状バンプ電極ＰＬＢＭＰ２が形成されている一方、領域ＡＲ２には、柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２は形成されていない。
【００９０】
このように構成された半導体チップＣＨＰ２を貫通基板ＴＨＷＢに搭載した状態が図６に示されている。図６に示すように、半導体チップＣＨＰ２の領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１が、貫通基板ＴＨＷＢの領域ＡＲ１に形成されている端子ＴＥ１と直接接続され、半導体チップＣＨＰ２の領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２が、貫通基板ＴＨＷＢの領域ＡＲ３に形成されている端子ＴＥ２と直接接続されていることがわかる。つまり、柱状バンプ電極ＰＬＢＭＰ１と端子ＴＥ１とが接続されている部分と柱状バンプ電極ＰＬＢＭＰ２と端子ＴＥ２とが接続されている部分とは、半導体チップＣＨＰ２（貫通基板ＴＨＷＢ）の領域ＡＲ２を挟んで離れて配置されている。
【００９１】
ここで、図１に示す半導体チップＣＨＰ１のバンプ構造から、図４に示す半導体チップＣＨＰ２のバンプ構造へ変更する際の問題点について説明する。例えば、図１に示す半導体チップＣＨＰ１に形成されているバンプ電極数を変更することなく、図１に示す半導体チップＣＨＰ１のバンプ構造から、図４に示す半導体チップＣＨＰ２のバンプ構造へ変更することを考える。この場合、図１に示す半導体チップＣＨＰ１では、表面領域全体にバンプ電極ＢＭＰが配置されているのに対し、図４に示す半導体チップＣＨＰ２では、表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけバンプ電極が配置されることになる。このことは、図４に示す半導体チップＣＨＰ２でのバンプ電極を配置する面積が、図１に示す半導体チップＣＨＰ１でのバンプ電極ＢＭＰを配置する面積よりも小さくなることを意味している。したがって、図１に示す半導体チップＣＨＰ１のバンプ電極数と、図４に示す半導体チップＣＨＰ２のバンプ電極数を同じにする場合、図１に示す半導体チップＣＨＰ１のバンプ電極ＢＭＰの大きさよりも、図４に示す半導体チップＣＨＰ２のバンプ電極の大きさを小さくする必要がある。
【００９２】
図１に示す半導体チップＣＨＰ１に形成されているバンプ電極ＢＭＰは、例えば半田から構成される半球状のバンプ電極ＢＭＰであり、まず、このバンプ電極ＢＭＰの大きさを小さくすることを考える。
【００９３】
図１０は、半田からなる半球状のバンプ電極ＢＭＰのサイズを小さくして、このバンプ電極ＢＭＰを貫通基板ＴＨＷＢ上に搭載する状態を示す断面図である。図１０に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上にバンプ電極ＢＭＰが搭載される。このバンプ電極ＢＭＰは、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、バンプ電極ＢＭＰは、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。
【００９４】
このとき、半球状のバンプ電極ＢＭＰの大きさを小さくすると、それとともに、半導体チップと貫通基板ＴＨＷＢとの間との隙間（スタンドオフ）Ａ１も小さくなってしまう。このように半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ１が狭くなると、この隙間に充填されるアンダーフィルの充填性が低下し、アンダーフィル内にボイド（気泡）を生じる場合がある。アンダーフィル内にボイドが生じると、ボイド内に水分が侵入し、実装基板に半田実装する際の高温リフロー（例えば２４０〜２６０℃程度）によりボイド内の水分が膨張し、ボイドを起点にアンダーフィル内にクラックが発生する場合がある。さらに、バンプ電極にボイドが隣接した場合、ボイド内に水分が侵入することにより、バンプ電極ＢＭＰと端子ＴＥ１との接続部が腐食を起こし、半導体チップと貫通基板ＴＨＷＢとの接続信頼性が低下するおそれがある。つまり、図１に示す半導体チップＣＨＰ１に形成されている半球状のバンプ電極ＢＭＰを、単に、小さくしただけでは、半導体チップと貫通基板ＴＨＷＢとの間との隙間（スタンドオフ）Ａ１が小さくなり、半導体装置の信頼性低下を招くことになる。
【００９５】
本発明者が検討した結果、アンダーフィルの充填性を確保するためには、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ１は、約２０μｍ程度以上は必要である。そこで、第２関連技術では、図１０に示すような半球状のバンプ電極ＢＭＰではなく、図１１に示すような柱状バンプ電極ＰＬＢＭＰ１を採用している。図１１は、柱状バンプ電極ＰＬＢＭＰ１を貫通基板ＴＨＷＢ上に搭載する状態を示す部分断面図である。図１１に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上に柱状バンプ電極ＰＬＢＭＰ１が搭載される。この柱状バンプ電極ＢＭＰは、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成される。別の表現をすると、柱状バンプ電極ＰＬＢＭＰ１は、半田からなる第1部分とその第１部分（半田）の融点よりも高い融点を有する第２部分（銅）とで構成されているともいえる。この柱状バンプ電極ＰＬＢＭＰ１は、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、柱状バンプ電極ＰＬＢＭＰ１は、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。
【００９６】
このように構成されている柱状バンプ電極ＰＬＢＭＰ１では、柱状バンプ電極ＰＬＢＭＰ１の大きさを小さくしても、銅からなる柱状部によって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２が、図１０に示す半球状のバンプ電極ＢＭＰで接続した時の隙間（スタンドオフ）Ａ１に比べて小さくならない（Ａ２＞Ａ１）。つまり、柱状バンプ電極ＢＭＰは、半田からなる第1部分と、その第１部分（半田）の融点よりも高い融点を有する第２部分（銅）とで構成されている。この場合、半導体チップを貫通基板ＴＨＷＢ上に実装し、半導体チップの柱状バンプ電極ＰＬＢＭＰ１と貫通基板ＴＨＷＢ上の端子ＴＥ１とを、柱状バンプ電極ＰＬＢＭＰ１の第１部分（半田）を高温（例えば２４０〜２６０℃程度）で溶融させて電気的に接続する。このとき、柱状バンプ電極ＰＬＢＭＰ１の第２部分（銅）の融点は、第１部分（半田）の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２が、柱状バンプ電極ＰＬＢＭＰ１の第２部分（銅）の高さよりも小さくなることはない。前述した通り、アンダーフィルの充填性を確保するために、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ２は、約２０μｍ程度以上必要であるが、柱状バンプ電極ＰＬＢＭＰ１の第２部分（銅）の高さは約３０μｍ程度あるので、十分満足している。
【００９７】
この結果、図１１に示すような柱状バンプ電極ＰＬＢＭＰ１を使用する場合、柱状バンプ電極ＰＬＢＭＰ１自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。このことから、第２関連技術における半導体チップＣＨＰ２では、例えば、図５および図６に示すように、柱状バンプ電極ＰＬＢＭＰ１や柱状バンプ電極ＰＬＢＭＰ２を使用している。
【００９８】
なお、ここでは、柱状バンプ電極ＰＬＢＭＰ１の第２部分は銅である場合を例に挙げて説明したが、第１部分の半田よりも融点が高い（金属）材料であれば問題は無い。第２部分は、銅以外の材料として、金（Ａｕ）等でもよい。第２部分を銅にした場合、金に比べてコスト（材料費）を抑えることができる。また、柱状バンプ電極ＰＬＢＭＰ１の第２部分は、めっき法により積み上げて形成すると容易に高く形成することができる。
【００９９】
また、柱状バンプ電極ＰＬＢＭＰ１の第１部分の半田は、Ｓｎ−Ａｇ系やＳｎ−Ａｇ−Ｃｕ系の鉛フリー対応の半田を用いるとよい。
【０１００】
以上のことから、第２関連技術における第４特徴点は、例えば、図４に示すように、半導体チップＣＨＰ２の表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成する点にあるといえる。これにより、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢに対応した半導体チップＣＨＰ２を構成することができる。そして、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢ上に、第４特徴点を備える半導体チップＣＨＰ２を搭載することにより、半導体装置の信頼性向上およびコスト低減を図ることができる。
【０１０１】
なお、第２関連技術では、半導体チップＣＨＰ２に形成するバンプ電極を柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）から構成する例について説明したが、これに限らず、半導体チップＣＨＰ２に形成するバンプ電極をスタッドバンプ電極から構成してもよい。
【０１０２】
図１２は、例えば、金からなるスタッドバンプ電極ＳＤＢＭＰ１を貫通基板ＴＨＷＢ上に搭載する状態を示す断面図である。図１２に示すように、貫通基板ＴＨＷＢ上には端子ＴＥ１が形成されており、この端子ＴＥ１上にスタッドバンプ電極ＳＤＢＭＰ１が搭載されるとともに、端子ＴＥ１とスタッドバンプ電極ＳＤＢＭＰ１の接続部を覆うように半田Ｓが形成されている。スタッドバンプ電極ＳＤＢＭＰ１は、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、スタッドバンプ電極ＳＤＢＭＰ１は、開口部ＯＰから露出するパッドＰＤ上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。
【０１０３】
このように構成されているスタッドバンプ電極ＳＤＢＭＰ１では、スタッドバンプ電極ＳＤＢＭＰ１の大きさを小さくしても、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ３（＞Ａ１）を確保することができる。つまり、ここでもスタッドバンプ電極ＳＤＢＭＰ１（第２部分）の融点は、半田Ｓ（第１部分）の融点よりも高い材料構成となっている。これによりスタッドバンプ電極ＳＤＢＭＰ１（第２部分）を貫通基板ＴＨＷＢ上の端子ＴＥ１と半田Ｓ（第１部分）を高温で溶融させて電気的に接続させる際、スタッドバンプ電極ＳＤＢＭＰ１（第２部分）の融点は、半田Ｓ（第１部分）の融点よりも高いので、高温にした時に溶融することはない。したがって、半導体チップと貫通基板ＴＨＷＢとの間の隙間（スタンドオフ）Ａ３が、スタッドバンプ電極ＳＤＢＭＰ１（第２部分、金）の高さよりも小さくなることはない。
【０１０４】
この結果、図１２に示すようなスタッドバンプ電極ＳＤＢＭＰ１を使用する場合、スタッドバンプ電極ＳＤＢＭＰ１自体の大きさを小さくしても、スタンドオフを確保できるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。このように、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）に代えて、スタッドバンプ電極ＳＤＢＭＰ１を使用することもできる。
【０１０５】
なお、ここではスタッドバンプ電極ＳＤＢＭＰ１に金を用いる場合を例に挙げて説明したが、例えば銅ワイヤを用いて形成した銅のスタッドバンプ電極であってもよい。
【０１０６】
第２関連技術における半導体チップＣＨＰ２では、上述した第４特徴点を備えることにより、以下に示す効果も得られる。すなわち、第２関連技術における半導体チップＣＨＰ２では、例えば、図４に示すように、領域ＡＲ１に柱状バンプ電極ＰＬＢＭＰ１が形成され、かつ、領域ＡＲ１との間に領域ＡＲ２を挟む領域ＡＲ３に柱状バンプ電極ＰＬＢＭＰ２が形成されている。このことは、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２が、領域ＡＲ１と領域ＡＲ３との間に形成されている領域ＡＲ２分のスペースだけ離れて形成されていることを意味する。
【０１０７】
ここで、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２は、電源ラインと接続されており、半導体チップＣＨＰ２の内部に形成されている集積回路に電源電位、あるいは、基準電位を供給する機能を有するものである。一方、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１は、電源ラインに接続されているものの他に信号ラインと接続されているものもある。
【０１０８】
したがって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２に隣接するように、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１を配置すると、柱状バンプ電極ＰＬＢＭＰ１と柱状バンプ電極ＰＬＢＭＰ２との間で相互干渉（クロスカップリング）が起こりやすくなる。このため、電源ラインと接続されている柱状バンプ電極ＰＬＢＭＰ２に供給される電源電圧や基準電圧にノイズが発生しやすくなる。
【０１０９】
これに対し、第２関連技術における半導体チップＣＨＰ２では、領域ＡＲ１と領域ＡＲ３の間にバンプ電極が形成されていない領域ＡＲ２が存在し、この領域ＡＲ２によって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１との間の距離を大きくすることができる。このことは、第２関連技術における半導体チップＣＨＰ２によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインと、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と接続される信号ラインとのクロスカップリングを抑制できることを意味する。この結果、第２関連技術によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップＣＨＰ２に形成されている集積回路の動作信頼性の向上を図ることができる。
【０１１０】
次に、第２関連技術における第５特徴点について説明する。例えば、図６や図７に示すように、第２関連技術における半導体装置では、貫通基板ＴＨＷＢの領域ＡＲ２および領域ＡＲ３に複数のスルーホールＴＨ１およびスルーホールＴＨ３が形成されている。このことは、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載した場合、半導体チップＣＨＰ２と平面的に重なる貫通基板ＴＨＷＢの領域（領域ＡＲ２および領域ＡＲ３）に多数のスルーホールＴＨ１およびスルーホールＴＨ３が存在することを意味する。そして、スルーホールＴＨ１およびスルーホールＴＨ３の内壁には、例えば、熱伝導率の良好な銅からなるめっき膜が形成されているため、半導体チップＣＨＰ２で発生した熱を半導体チップＣＨＰ２の直下に形成されている多数のスルーホールＴＨ１およびスルーホールＴＨ３から効率良く放散することができる。したがって、第２関連技術における半導体装置によれば、半導体チップＣＨＰ２で発生した熱の放熱特性を向上させることができる。その結果、図２で示したヒートシンクＨＳを不要とすることができる場合もある。ヒートシンクＨＳが不要となれば、その分の材料コストを低減させることができる。
【０１１１】
上述したように、第２関連技術には、少なくとも、第１特徴点〜第５特徴点が存在するが、この第１特徴点〜第５特徴点をまとめると以下に示すようになる。
【０１１２】
（１）第２関連技術における第１特徴点は、半導体チップＣＨＰ２を搭載する配線基板として、図３に示すようなビルドアップ基板ＢＰＷＢを使用せずに、図６に示すような貫通基板ＴＨＷＢを使用している点にある。これにより、第２関連技術では、コア層ＣＲＬだけからなる貫通基板ＴＨＷＢを使用することにより、ビルドアップ層ＢＰＬ１（ＢＰＬ２）とコア層ＣＲＬとの熱膨張係数の相違を考慮する必要がなく、さらには、ビルドアップ層ＢＰＬ１（ＢＰＬ２）が存在しないので、ビルドアップ層ＢＰＬ１（ＢＰＬ２）に形成される微細なビアＶＡの電気的な切断も考慮する必要がなくなる。この結果、第２関連技術によれば、コスト低減を図りながら、半導体装置の信頼性向上を図ることができる。
【０１１３】
（２）第２関連技術における第２特徴点は、例えば、図６に示すように、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながら、配線レイアウトを工夫する点にある。具体的には、図６に示すように、貫通基板ＴＨＷＢの領域ＡＲ０に複数のスルーホールＴＨ２を設け、貫通基板ＴＨＷＢの領域ＡＲ１に複数の端子ＴＥ１を設けている。そして、貫通基板ＴＨＷＢの領域ＡＲ２に複数のスルーホールＴＨ１を設けている。そして、第２関連技術では、図７に示すように、領域ＡＲ０に形成されているスルーホールＴＨ２と電気的に接続する端子ＴＥ１を、領域ＡＲ０に近い側へ配置し、かつ、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続する端子ＴＥ１を、領域ＡＲ２に近い側へ配置している。これにより、第２関連技術によれば、領域ＡＲ１内での配線引き回しが不要となり、スルーホールＴＨ１の形成領域、スルーホールＴＨ２の形成領域、および、端子ＴＥ１の形成領域を別々に分離しながらも、効率良くスルーホールＴＨ１と端子ＴＥ１とを接続し、かつ、効率良くスルーホールＴＨ２と端子ＴＥ１とを接続することができる。
【０１１４】
（３）第２関連技術における第３特徴点は、図６に示すように、複数のスルーホールＴＨ３および複数の端子ＴＥ２を領域ＡＲ３に形成し、この領域ＡＲ３に形成されているスルーホールＴＨ３と端子ＴＥ２とを接続する配線は、例えば、電源電位を供給する電源ラインや、基準電位（ＧＮＤ電位）を供給するＧＮＤラインだけから構成される。これにより、第２関連技術によれば、領域ＡＲ１に形成されている端子ＴＥ１の一部から半導体チップＣＨＰ２へ電源電位および基準電位を供給するだけでなく、領域ＡＲ３に形成されている端子ＴＥ２からも半導体チップＣＨＰ２へ電源電位および基準電位を供給することができる。つまり、半導体チップＣＨＰ２の領域ＡＲ１だけでなく領域ＡＲ３からも電源電位および基準電位を供給することができるので、半導体チップＣＨＰ２内での電源ドロップ（ＩＲドロップ）を低減することができる。
【０１１５】
（４）第２関連技術における第４特徴点は、例えば、図４に示すように、半導体チップＣＨＰ２の表面領域の一部（領域ＡＲ１と領域ＡＲ３）にだけ柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を形成する点にある。これにより、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）自体の大きさを小さくしても、スタンドオフをかせげるので、アンダーフィルの充填性の低下や、半導体チップと貫通基板ＴＨＷＢとの接続信頼性の低下を抑制することができる。さらに、第２特徴点と第３特徴点を備える貫通基板ＴＨＷＢに対応した半導体チップＣＨＰ２を構成することができる。さらに、第２関連技術における第４特徴点によれば、領域ＡＲ１と領域ＡＲ３の間にバンプ電極が形成されていない領域ＡＲ２が存在し、この領域ＡＲ２によって、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１との間の距離を大きくすることができる。この結果、第２関連技術によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインと、領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と接続される信号ラインとのクロスカップリングを抑制できる。
【０１１６】
したがって、第２関連技術によれば、領域ＡＲ３に形成されている柱状バンプ電極ＰＬＢＭＰ２と接続されている電源ラインに印加される電源電圧、あるいは、基準電圧の安定性を高めることができ、半導体チップＣＨＰ２に形成されている集積回路の動作信頼性の向上を図ることができる。
【０１１７】
（５）第２関連技術における第５特徴点は、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載した場合、半導体チップＣＨＰ２と平面的に重なる貫通基板ＴＨＷＢの領域（領域ＡＲ２および領域ＡＲ３）に多数のスルーホールＴＨ１およびスルーホールＴＨ３が存在している点にある。これにより、第２関連技術における半導体装置によれば、半導体チップＣＨＰ２で発生した熱の放熱特性を向上させることができる。
【０１１８】
＜第２関連技術において本発明者が見出した新たな検討事項＞
続いて、第２関連技術において本発明者が見出した新たな検討事項について説明する。図１３は、第２関連技術における貫通基板ＴＨＷＢを表面側（主面側、上面側）から見た平面図である。図１３に示すように、第２関連技術における貫通基板ＴＨＷＢは、矩形形状をしており、外周領域に沿って、複数のスルーホールＴＨ２が形成されている。図１３では、例えば、２列にわたって複数のスルーホールＴＨ２が形成されている。そして、外周領域の内側に存在する中央領域に矩形形状をした半導体チップＣＨＰ２が搭載される。図１３では、半導体チップＣＨＰ２自体は図示されておらず、この半導体チップＣＨＰ２を搭載するチップ搭載領域が破線で示されている。この図１３を見ると、貫通基板ＴＨＷＢの外周領域に形成されている複数のスルーホールＴＨ２は、平面視において、半導体チップＣＨＰ２と重ならないように配置されていることがわかる。
【０１１９】
次に、図１３に示すように、半導体チップＣＨＰ２を搭載するチップ搭載領域の内側には、複数の端子ＴＥ１が形成されている。具体的に、図１３において、複数の端子ＴＥ１は、チップ搭載領域を規定する仮想線に沿って２列で形成されている。そして、この複数の端子ＴＥ１の内側領域に複数のスルーホールＴＨ１が形成され、これらのスルーホールＴＨ１のさらに内側領域に複数のスルーホールＴＨ３が形成されている。また、複数のスルーホールＴＨ３のさらに内側領域に複数の端子ＴＥ２が形成されている。
【０１２０】
第２関連技術における貫通基板ＴＨＷＢの表面側は上記のように構成されており、以下に、貫通基板ＴＨＷＢの裏面側（下面側）の平面構成について説明する。図１４は、第２関連技術における貫通基板ＴＨＷＢの裏面側から見た平面図である。図１４に示すように、矩形形状をした貫通基板ＴＨＷＢ内の外側領域に複数の半田ボールＳＢ２が形成されている。この半田ボールＳＢ２は、例えば、図１４に示すように２列で配置されており、この半田ボールＳＢ２は、スルーホールＴＨ２と電気的に接続されている。ここで、半田ボールＳＢ２とスルーホールＴＨ２が平面的に重ならないように配置されている。この半田ボールＳＢ２には、電源電位や基準電位（ＧＮＤ電位）あるいは信号電圧が印加されるものが混在している。したがって、半田ボールＳＢ２が搭載されているランドには、電源電位や基準電位や信号電圧が印加されるものが存在することになる。
【０１２１】
そして、半田ボールＳＢ２が形成されている領域の内側にチップ搭載領域が内包される。図１４では、表面側に存在するチップ搭載領域を破線で示している。さらに、第２関連技術における貫通基板ＴＨＷＢにおいては、このチップ搭載領域の内側領域に複数の半田ボールＳＢ１が形成されている。この半田ボールＳＢ１には、信号電圧が供給されるものは含まれず、電源電位や基準電位が供給される。すなわち、半田ボールＳＢ１が搭載されているランドには、電源電位や基準電位が印加されるものだけが存在することになる。
【０１２２】
ここで、重要な点は、第２関連技術における貫通基板ＴＨＷＢでは、半田ボールＳＢ１と、スルーホールＴＨ１およびスルーホールＴＨ３とが平面的に重ならないように、半田ボールＳＢ１を配置する必要がある点である。そして、チップ搭載領域と平面的に重なる狭い領域には、密集してスルーホールＴＨ１およびスルーホールＴＨ３が形成されていることから、チップ搭載領域と平面的に重なる領域に配置される半田ボールＳＢ１の数に制限が設けられる。
【０１２３】
つまり、第２関連技術における貫通基板ＴＨＷＢでは、（１）チップ搭載領域と平面的に重なる狭い領域にスルーホールＴＨ１およびスルーホールＴＨ３が密集して配置し、かつ、（２）スルーホールＴＨ１およびスルーホールＴＨ３を避けて半田ボールＳＢ１を配置する必要がある。このことから、第２関連技術における貫通基板ＴＨＷＢでは、チップ搭載領域と平面的に重なる領域に配置される半田ボールＳＢ１の数は少なくなる特徴がある。すなわち、第２関連技術では、チップ搭載領域と平面的に重ならない外側領域に配置される半田ボールＳＢ２の数よりも、チップ搭載領域と平面的に重なる内側領域に配置される半田ボールＳＢ１の数が少なくなっている。したがって、半田ボールＳＢ１を搭載するランドの数は、半田ボールＳＢ２を搭載するランドの数よりも少なくなっているということができる。
【０１２４】
そして、第２関連技術における半導体装置では、貫通基板ＴＨＷＢの裏面のうち、チップ搭載領域と平面的に重なる領域に形成される半田ボールＳＢ１の数が少なくなることに起因して、半導体装置の信頼性向上の低下を招くおそれがあることを本発明者は新たに見出した。
【０１２５】
具体的には、半導体チップＣＨＰ２を搭載した貫通基板ＴＨＷＢを含む半導体装置は、実装基板と半田ボールＳＢ１や半田ボールＳＢ２を介して接続される。すなわち、複数の半田ボールＳＢ１と半田ボールＳＢ２によって貫通基板ＴＨＷＢが実装基板に実装される。このとき、半導体装置を実装基板に実装した後の信頼性試験（実装温度サイクル試験）において、貫通基板ＴＨＷＢの裏面のうち、半導体チップＣＨＰ２の搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１が破断することが顕在化してきている。以下に、この点について説明する。
【０１２６】
図１５は、半導体チップＣＨＰ２を搭載した貫通基板ＴＨＷＢを実装基板ＬＳに実装した状態で、温度サイクル試験をシミュレーションした様子を示す模式図である。図１５において、貫通基板ＴＨＷＢ上には半導体チップＣＨＰ２が搭載されており、この貫通基板ＴＨＷＢと実装基板ＬＳが半田ボールＳＢ１および半田ボールＳＢ２を介して接続されている。
【０１２７】
このように構成されている半導体装置に、温度サイクル試験によって、例えば、−４０℃から１２５℃の範囲で温度変化を加えると、半導体チップＣＨＰ２、貫通基板ＴＨＷＢおよび実装基板ＬＳは、熱膨張と熱収縮を繰り返すことになり、変形する（図１５参照）。特に、シリコンを主成分とする半導体チップＣＨＰ２と、樹脂を主成分とする貫通基板ＴＨＷＢの間では、シリコンと樹脂との熱膨張率の相違から、大きな応力ストレスが発生する。すなわち、図１５に示すように、貫通基板ＴＨＷＢのチップ搭載領域近傍では、その他の領域よりも大きな応力ストレスが印加されることになる。
【０１２８】
ここで、第２関連技術では、貫通基板ＴＨＷＢと実装基板ＬＳが半田ボールＳＢ１および半田ボールＳＢ２を介して接続されているため、温度サイクル試験による貫通基板ＴＨＷＢおよび実装基板ＬＳの変形によって、半田ボールＳＢ１および半田ボールＳＢ２には、応力ストレスが印加されることになる。
【０１２９】
まず、半田ボールＳＢ２に着目すると、半田ボールＳＢ２は、貫通基板ＴＨＷＢのチップ搭載領域よりも平面的に外側の領域に形成されている。つまり、半田ボールＳＢ２は、応力ストレスが大きくなるチップ搭載領域ではなく、比較的応力ストレスの小さな外側領域に配置されていることになる。さらに、半田ボールＳＢ２の数は多く形成されているため、１個あたりの半田ボールＳＢ２に印加される応力ストレスは小さくなり、この応力ストレスによる半田ボールＳＢ２の破断は顕在化しないと考えられる。
【０１３０】
一方、半田ボールＳＢ１に着目すると、半田ボールＳＢ１は、貫通基板ＴＨＷＢのチップ搭載領域と平面的に重なる領域に形成されている。つまり、半田ボールＳＢ１は、応力ストレスの大きくなるチップ搭載領域に内包される領域に配置されることになる。そして、さらに、第２関連技術における貫通基板ＴＨＷＢでは、例えば、図１４に示すように、チップ搭載領域と平面的に重なる領域に形成される半田ボールＳＢ１の数は制限されて少なくなっている。この結果、第２関連技術においては、１個あたりの半田ボールＳＢ１に印加される応力ストレスが大きくなり、応力ストレスによる半田ボールＳＢ１の破断が顕在化しやすくなるのである。すなわち、第２関連技術では、（１）半導体チップＣＨＰ２と貫通基板ＴＨＷＢの熱膨張率の相違により、平面視において、貫通基板ＴＨＷＢのチップ搭載領域と平面的に重なる領域で応力ストレスが大きくなる点と、（２）チップ搭載領域と平面的に重なる領域に配置される半田ボールＳＢ１の数が制限されて少なくなっている点が存在する。これにより、第２関連技術では、半田ボールＳＢ１が貫通基板ＴＨＷＢから破断しやすくなるのである。つまり、第２関連技術における貫通基板ＴＨＷＢでは、チップ搭載領域と平面的に重なる領域に形成される半田ボールＳＢ１が少なくなる特徴があるが故に、半田ボールＳＢ１の破断が顕在化しやすくなるのである。
【０１３１】
具体的に、図１６は、貫通基板ＴＨＷＢと実装基板ＬＳとを接続している半田ボールＳＢ１が破断する様子を示す図である。図１６に示すように、半田ボールＳＢ１が貫通基板ＴＨＷＢから破断していることがわかる。特に、第２関連技術では、ランドの構成態様をＳＭＤとしており、この結果、半田ボールＳＢ１の破断が顕在化する。このような半田ボールＳＢ１の破断が生じると、半導体装置の不良を招くことになり、半導体装置の信頼性が低下することになる。
【０１３２】
上述したように、第２関連技術では、貫通基板ＴＨＷＢからの半田ボールＳＢ１の破断が問題となるが、半田ボールＳＢ１は、貫通基板ＴＨＷＢの裏面に形成されているランド上に搭載されることにより、半田ボールＳＢ１と貫通基板ＴＨＷＢが接続されている。このとき、貫通基板ＴＨＷＢからの半田ボールＳＢ１の破断は、ランドと半田ボールＳＢ１の境界領域で生じるため、ランドと半田ボールＳＢ１の接着強度を向上させることが重要である。ここで、第２関連技術では、ランドの構造として、ＳＭＤ（Solder Mask Defined）と呼ばれる構造を採用しているため、特に、ランドからの半田ボールＳＢ１の破断が顕在化する。以下に、このことについて説明する。
【０１３３】
図１７は、貫通基板ＴＨＷＢの裏面に形成されているＳＭＤからなるランドＬＮＤ１を示す図である。図１７では、貫通基板ＴＨＷＢの裏面に形成されている１つのランドＬＮＤ１と１つのスルーホールＴＨ１とを拡大して示している。図１７に示すように、貫通基板ＴＨＷＢの裏面はソルダレジストＳＲで覆われており、このソルダレジストＳＲに開口部ＯＰ１が形成されている。そして、開口部ＯＰ１からはランドＬＮＤ１が露出している。図１７に示すランドＬＮＤ１は、ソルダレジストＳＲに形成された開口部ＯＰ１よりも大きく形成されており、ランドＬＮＤ１の外周領域はソルダレジストＳＲで覆われている。すなわち、ランドＬＮＤ１および開口部ＯＰ１は円形形状をしており、ランドＬＮＤ１の径が開口部ＯＰ１の径よりも大きくなっている。このようなランドＬＮＤ１の構成態様をＳＭＤ（Solder Mask Defined）と呼ぶ。つまり、ＳＭＤは、ランドＬＮＤ１の径の方が開口部ＯＰ１の径よりも大きくなっているものである。したがって、ＳＭＤではソルダレジストＳＲに形成された開口部ＯＰ１からランドＬＮＤ１の全体が露出しているのではなく、ランドＬＮＤ１の中央領域だけが露出し、ランドＬＮＤ１の周辺領域はソルダレジストＳＲで覆われていることになる。つまり、ＳＭＤは、ソルダレジストＳＲに形成された開口部ＯＰ１の径よりもランドＬＮＤ１の径が大きく、かつ、開口部ＯＰ１がランドＬＮＤ１に内包されてランドＬＮＤ１の一部が露出している構成態様ということができる。
【０１３４】
ランドＬＮＤ１には、配線Ｌ１が接続されており、この配線Ｌ１はスルーホールＴＨ１と接続されている。具体的には、貫通基板ＴＨＷＢの裏面にスルーホールＴＨ１と平面的に重なるようにスルーホールＴＨ１を内包するフットパターンＦＰ１が形成されており、このフットパターンＦＰ１とランドＬＮＤ１が配線Ｌ１で接続されている。スルーホールＴＨ１とフットパターンＦＰ１および配線Ｌ１は、ソルダレジストＳＲで覆われている。すなわち、ＳＭＤでは、ランドＬＮＤ１の一部だけが開口部ＯＰ１から露出しており、ランドＬＮＤ１に接続している配線Ｌ１、フットパターンＦＰ１およびスルーホールＴＨ１はすべてソルダレジストＳＲで覆われていることになる。
【０１３５】
図１８は、図１７のＡ−Ａ線で切断した断面図である。図１８に示すように、貫通基板ＴＨＷＢにはスルーホールＴＨ１が形成されており、このスルーホールＴＨ１の側面に導電膜ＣＦ２が形成されている。導電膜ＣＦ２が形成されたスルーホールＴＨ１と電気的に接続するように、フットパターンＦＰ１、配線Ｌ１およびランドＬＮＤ１が一体的に形成されている。そして、一体的に形成されたフットパターンＦＰ１、配線Ｌ１の全体およびランドＬＮＤ１の一部（外周領域）はソルダレジストＳＲに覆われている一方、ランドＬＮＤ１の一部（中央領域）は、ソルダレジストＳＲに形成された開口部ＯＰ１から露出していることがわかる。このようなランドＬＮＤ１の構成態様がＳＭＤである。
【０１３６】
図１９は、ＳＭＤからなるランドＬＮＤ１上に半田ボールＳＢ１を搭載した状態を示す断面図である。図１９に示すように、貫通基板ＴＨＷＢの裏面にランドＬＮＤ１が形成されており、このランドＬＮＤ１の外周領域を含む貫通基板ＴＨＷＢの裏面にソルダレジストＳＲが形成されている。言い換えれば、ランドＬＮＤ１の中央領域は、ソルダレジストＳＲに設けられた開口部ＯＰ１から露出するように構成されている。そして、ソルダレジストＳＲに設けられた開口部ＯＰ１から露出するランドＬＮＤ１の底面上に半田ボールＳＢ１が搭載されている。
【０１３７】
第２関連技術では、貫通基板ＴＨＷＢの裏面に形成されているランドＬＮＤ１の構成態様として、上述したＳＭＤが用いられている。なぜなら、ＳＭＤによれば、ランドＬＮＤ１の外周領域がソルダレジストＳＲで覆われているため、貫通基板ＴＨＷＢとランドＬＮＤ１との密着性を向上することができるからである。つまり、ＳＭＤは、貫通基板ＴＨＷＢからのランドＬＮＤ１の剥がれが起きにくい構造となっていることから、貫通基板ＴＨＷＢに形成されるランドＬＮＤ１の構成態様として採用されている。
【０１３８】
ところが、ＳＭＤでは、以下の示す短所が存在する。すなわち、ＳＭＤでは、貫通基板ＴＨＷＢとランドＬＮＤ１との密着性の向上を図ることができる一方で、ランドＬＮＤ１と半田ボールＳＢ１との密着力が弱くなる短所が存在する。なぜなら、ＳＭＤの場合、開口部ＯＰ１から露出したランドＬＮＤ１の底面だけでしか半田ボールＳＢ１と接触していないからである。この結果、チップ搭載領域と平面的に重なる領域に配置されるランドＬＮＤ１の構成態様をＳＭＤとする場合、ランドＬＮＤ１からの半田ボールＳＢ１の破断が顕在化するのである。
【０１３９】
例えば、第２関連技術における貫通基板ＴＨＷＢでは、（１）半導体チップＣＨＰ２と貫通基板ＴＨＷＢの熱膨張率の相違により、平面視において、貫通基板ＴＨＷＢのチップ搭載領域と平面的に重なる領域で応力ストレスが大きくなる点と、（２）チップ搭載領域と平面的に重なる領域に配置される半田ボールＳＢ１の数が制限されて少なくなっている点が存在する。これにより、チップ搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１とランドＬＮＤ１との境界領域に印加される応力ストレスが大きくなる。このため、ランドＬＮＤ１と半田ボールＳＢ１の接着力が弱いＳＭＤを採用すると、ランドＬＮＤ１からの半田ボールＳＢ１の破断が顕在化するのである。
【０１４０】
＜実施の形態における半導体装置の特徴＞
そこで、本実施の形態では、チップ搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１の貫通基板ＴＨＷＢからの破断を抑制する工夫を施している。以下に、この工夫点について説明する。特に、本実施の形態では、半田ボールＳＢ１と接続されるランドの構造に着目し、このランドの構造を工夫することにより、半田ボールＳＢ１とランドとの接着強度の向上を図っている。
【０１４１】
具体的に、本実施の形態では、ランドＬＮＤ１の構成態様として、ＳＭＤを採用するのではなく、ＮＳＭＤと呼ばれる構成態様を採用する。これにより、ランドＬＮＤ１と半田ボールＳＢ１の接着力の向上を図ることができることから、ランドＬＮＤ１からの半田ボールＳＢ１の破断を抑制できるのである。以下に、ＮＳＭＤについて説明する。
【０１４２】
図２０は、貫通基板ＴＨＷＢの裏面に形成されているＮＳＭＤからなるランドＬＮＤ１を示す図である。図２０では、貫通基板ＴＨＷＢの裏面に形成されている１つのランドＬＮＤ１と１つのスルーホールＴＨ１とを拡大して示している。図２０に示すように、貫通基板ＴＨＷＢの裏面はソルダレジストＳＲで覆われており、このソルダレジストＳＲに開口部ＯＰ２が形成されている。そして、この開口部ＯＰ２に内包されるようにランドＬＮＤ１が配置されている。つまり、開口部ＯＰ２およびランドＬＮＤ１は円形形状から構成されているが、開口部ＯＰ２の径がランドＬＮＤ１の径よりも大きくなるように形成されている。このようなランドＬＮＤ１の構成態様をＮＳＭＤ（Non Solder Mask Defined）と呼ぶ。
【０１４３】
ＮＳＭＤは、ソルダレジストＳＲに形成された開口部ＯＰ２の径よりもランドＬＮＤ１の径が小さく、かつ、ランドＬＮＤ１の全体が開口部ＯＰ２に内包されてランドＬＮＤ１が露出している構成態様ということができる。開口部ＯＰ２から露出しているランドＬＮＤ１には、配線Ｌ１が接続されており、この配線Ｌ１はスルーホールＴＨ１と接続されている。具体的には、貫通基板ＴＨＷＢの裏面にスルーホールＴＨ１と平面的に重なるようにスルーホールＴＨ１を内包するフットパターンＦＰ１が形成されており、このフットパターンＦＰ１とランドＬＮＤ１が配線Ｌ１で接続されている。スルーホールＴＨ１とフットパターンＦＰ１および配線Ｌ１の一部はソルダレジストＳＲで覆われている。
【０１４４】
一方、ソルダレジストＳＲに形成された開口部ＯＰ２に内包されるようにランドＬＮＤ１が形成されていることから、ランドＬＮＤ１とこのランドＬＮＤ１に接続する配線Ｌ１の一部が開口部ＯＰ２から露出している。ここで、ランドＬＮＤ１という場合には、図２０に示す円形パターンを言い、円形パターンと接続する配線Ｌ１は含まれない。したがって、図２０に示すようにランドＬＮＤ１（円形パターン）全体は、ソルダレジストＳＲに設けられた開口部ＯＰ２に内包されているということができ、この点がＮＳＭＤの特徴である。
【０１４５】
図２１は、図２０のＡ−Ａ線で切断した断面図である。図２１に示すように、貫通基板ＴＨＷＢにはスルーホールＴＨ１が形成されており、このスルーホールＴＨ１の側面に導電膜ＣＦ２が形成されている。導電膜ＣＦ２が形成されたスルーホールＴＨ１上と電気的に接続するように、フットパターンＦＰ１、配線Ｌ１およびランドＬＮＤ１が一体的に形成されている。そして、一体的に形成されたフットパターンＦＰ１および配線Ｌ１の一部はソルダレジストＳＲに覆われている一方、配線Ｌ１の一部およびランドＬＮＤ１は、ソルダレジストＳＲに形成された開口部ＯＰ２から露出していることがわかる。このようなランドＬＮＤ１の構成態様がＮＳＭＤである。
【０１４６】
図２２は、ＮＳＭＤからなるランドＬＮＤ１上に半田ボールＳＢ１を搭載した状態を示す断面図である。図２２に示すように、貫通基板ＴＨＷＢの裏面にランドＬＮＤ１が形成されており、貫通基板ＴＨＷＢの裏面にソルダレジストＳＲが形成されている。そして、ＮＳＭＤでは、ソルダレジストＳＲに設けられた開口部ＯＰ２に内包されて、ランドＬＮＤ１の全体が露出するように構成されている。そして、開口部ＯＰ１から露出するランドＬＮＤ１の底面および側面と接触するように半田ボールＳＢ１が搭載されている。つまり、ＮＳＭＤにおいて、ランドＬＮＤ１は、貫通基板ＴＨＷＢの裏面と同一方向を向いた底面、底面とは反対側の上面、および、貫通基板ＴＨＷＢの厚さ方向において、底面と上面との間に位置する側面を有し、平面視において、ランドＬＮＤ１の底面および側面は、半田が接触しているものである。
【０１４７】
以上のように、貫通基板ＴＨＷＢの裏面に形成するランドＬＮＤ１の構成態様には、ＮＳＭＤとＳＭＤがあるが、ランドＬＮＤ１と半田ボールＳＢ１との密着性を向上する観点からは、ＳＭＤよりもＮＳＭＤの方が優れている。この理由について説明する。ＳＭＤの場合は、開口部ＯＰ１がランドＬＮＤ１に内包されているため、開口部ＯＰ１から露出するランドＬＮＤ１の領域はランドＬＮＤ１の底面だけである（図１９参照）。
【０１４８】
これに対し、ＮＳＭＤの場合は、ランドＬＮＤ１の全体が開口部ＯＰ２から露出しているので、開口部ＯＰ２からランドＬＮＤ１の底面だけでなく側面も露出することになる（図２２参照）。つまり、ランドＬＮＤ１は、例えば、金属膜から形成されるが、ＳＭＤの場合は金属膜の表面だけが露出するのに対し、ＮＳＭＤの場合は金属膜の表面だけでなく、金属膜の膜厚方向の側面も露出することになる。したがって、ＮＳＭＤの方がＳＭＤよりも露出する面積が大きく、ランドＬＮＤ１上に搭載される半田ボールＳＢ１との接着面積が大きくなるのである。
【０１４９】
このことから、ＮＳＭＤはＳＭＤに比べて半田ボールＳＢ１との密着性を向上することができる。すなわち、ランドＬＮＤ１と半田ボールＳＢ１との接着強度を向上することを考慮すると、ＳＭＤよりもＮＳＭＤは優れているということができる。
【０１５０】
そこで、本実施の形態における第１特徴点は、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドＬＮＤ１の構成態様をＮＳＭＤとする点にある。これにより、ＮＳＭＤにおいては、ランドＬＮＤ１の底面だけでなく側面においても半田ボールＳＢ１と接触することになるため、ランドＬＮＤ１と半田ボールＳＢ１との接着強度を向上させることができる。この結果、本実施の形態によれば、ランドＬＮＤ１からの半田ボールＳＢ１の破断を効果的に抑制することができるのである。
【０１５１】
例えば、本実施の形態における貫通基板ＴＨＷＢでも、（１）半導体チップＣＨＰ２と貫通基板ＴＨＷＢの熱膨張率の相違により、平面視において、貫通基板ＴＨＷＢのチップ搭載領域と平面的に重なる領域で応力ストレスが大きくなる点と、（２）チップ搭載領域と平面的に重なる領域に配置される半田ボールＳＢ１の数が制限されて少なくなっている事情が存在する。これにより、チップ搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１とランドＬＮＤ１との境界領域に印加される応力ストレスが大きくなるため、ランドＬＮＤ１と半田ボールＳＢ１の接着力が弱いＳＭＤを採用すると、ランドＬＮＤ１からの半田ボールＳＢ１の破断が起こりやすい。
【０１５２】
この点に関し、本実施の形態では、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドＬＮＤ１の構成態様をＮＳＭＤとしている。このＮＳＭＤからなるランドＬＮＤ１によれば、ランドＬＮＤ１と半田ボールＳＢ１との接着強度を向上させることができるため、たとえ、上述した事情が存在する貫通基板ＴＨＷＢであっても、本実施の形態によれば、ランドＬＮＤ１からの半田ボールＳＢ１の破断を効果的に抑制することができる。
【０１５３】
なお、本実施の形態では、ランドＬＮＤ１の構成態様をＮＳＭＤとする点に特徴があるが、ＮＳＭＤでは、ランドＬＮＤ１自体がソルダレジストＳＲで覆われていない。このため、ランドＬＮＤ１の外周領域がソルダレジストＳＲで覆われているＳＭＤに比べて、貫通基板ＴＨＷＢとランドＬＮＤ１の接着力は弱くなると考えられる。つまり、ＮＳＭＤでは、ＳＭＤに比べてランドＬＮＤ１と半田ボールＳＢ１との接着力を向上することができる一方で、ＳＭＤに比べて貫通基板ＴＨＷＢとランドＬＮＤ１との接着力が低くなること考えられる。したがって、ＮＳＭＤにおいては、貫通基板ＴＨＷＢからのランドＬＮＤ１の剥離が懸念されるが、現在では、このようなことを心配する必要は少なくなってきている。なぜなら、現在では、貫通基板ＴＨＷＢとランドＬＮＤ１との接着にプライマと呼ばれる接着層を形成する技術が確立しており、ＮＳＭＤにおいても、貫通基板ＴＨＷＢとランドＬＮＤ１との接着強度を確保できるため、上述した懸念事項は顕在化しないのである。
【０１５４】
それよりも、ランドＬＮＤ１と半田ボールＳＢ１との接着力を向上させる必要があるのである。つまり、半導体装置を実装基板に実装した後の信頼性試験（実装温度サイクル試験）においては、貫通基板ＴＨＷＢの裏面のうち、半導体チップＣＨＰ２の搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１がランドＬＮＤ１から破断するため、ランドＬＮＤ１と半田ボールＳＢ１との接着力の向上を図ることが重要なのである。
【０１５５】
このように、本実施の形態における第１特徴点は、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドＬＮＤ１の構成態様をＮＳＭＤとしている点にある。
【０１５６】
さらに、本実施の形態における第２特徴点は、半田ボールＳＢ１の大きさを大きくしている点にある。具体的に、例えば、ＳＭＤを採用している場合には、直径０．４５ｍｍの半田ボールＳＢ１を使用していたが、本実施の形態のようにＮＳＭＤを採用する場合、直径０．５０ｍｍの半田ボールＳＢ１を使用している。この場合、半田ボールＳＢ１自体の体積（ボリューム）が大きくなることから、実装温度サイクル試験が実施されても半田ボールＳＢ１自体の変形に伴ってランドＬＮＤ１との接合部分に印加される応力ストレスを緩和できる。その結果、ランドＬＮＤ１からの半田ボールＳＢ１の破断を抑制することができる。
【０１５７】
また、本実施の形態における第３特徴点は、貫通基板ＴＨＷＢの厚さが、半導体チップＣＨＰ２の厚さよりも厚い点である。具体的には、貫通基板ＴＨＷＢの内部には、コア材（コア層ＣＲＬ）（図６参照）が含まれ、コア材の厚さが、半導体チップＣＨＰ２の厚さの１．２倍以上２倍以下である。これにより、貫通基板ＴＨＷＢの反りを抑制することができる。すなわち、実装温度サイクル試験を実施する場合、貫通基板ＴＨＷＢの熱膨張率と半導体チップＣＨＰ２の熱膨張率が相違するため、この熱膨張率の相違に基づいて、貫通基板ＴＨＷＢに反り（変形）が発生する。貫通基板ＴＨＷＢに反りが発生すると、ランドＬＮＤ１と半田ボールＳＢ１の接合部分（境界領域）に応力ストレスが加わることになる。特に、貫通基板ＴＨＷＢの反りが大きくなればなるほど、ランドＬＮＤ１と半田ボールＳＢ１の接合部分に加わる応力ストレスは大きくなる。このことから、ランドＬＮＤ１と半田ボールＳＢ１の接合部分に加わる応力ストレスを抑制する観点からは、貫通基板ＴＨＷＢに発生する反りを低減することが望ましい。
【０１５８】
このため、本実施の形態では、例えば、貫通基板ＴＨＷＢを構成するコア材の厚さが半導体チップＣＨＰ２の厚さの１．２倍以上２倍以下になるように、貫通基板ＴＨＷＢの厚さを半導体チップＣＨＰ２の厚さよりも厚くして、貫通基板ＴＨＷＢの剛性を高めている。したがって、貫通基板ＴＨＷＢの熱膨張率と半導体チップＣＨＰ２の熱膨張率の相違に基づいて、貫通基板ＴＨＷＢに反りが発生しようとしても、貫通基板ＴＨＷＢの剛性が高いため、貫通基板ＴＨＷＢに発生する反りを低減することができる。この結果、本実施の形態によれば、ランドＬＮＤ１と半田ボールＳＢ１の接合部分に加わる応力ストレスを抑制することができ、これによって、ランドＬＮＤ１からの半田ボールＳＢ１の破断を防止することができる。
【０１５９】
以上のように、本実施の形態には第１特徴点〜第３特徴点が存在し、この第１特徴点〜第３特徴点をまとめると以下のようになる。
【０１６０】
（１）本実施の形態では、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドＬＮＤ１の構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドＬＮＤ１の底面だけでなく側面においても半田ボールＳＢ１と接触することになるため、ランドＬＮＤ１と半田ボールＳＢ１との接着強度を向上させることができる。
【０１６１】
（２）本実施の形態では、ＳＭＤからなるランドＬＮＤ１上に搭載される半田ボールＳＢ１の大きさよりも、本実施の形態で採用するＮＳＭＤからなるランドＬＮＤ１上に搭載される半田ボールＳＢ１の大きさを大きくしている。これにより、半田ボールＳＢ１自体の体積（ボリューム）を大きくすることができることから、ランドＬＮＤ１と半田ボールＳＢ１の接合部の応力を緩和させることができる。
【０１６２】
（３）本実施の形態では、貫通基板ＴＨＷＢを構成するコア材の厚さが半導体チップＣＨＰ２の厚さの１．２倍以上２倍以下になるように、貫通基板ＴＨＷＢの厚さを半導体チップＣＨＰ２の厚さよりも厚くしている。これにより、貫通基板ＴＨＷＢの剛性を高めることができ、この結果、温度サイクルが加わった場合であっても、貫通基板ＴＨＷＢに発生する反りを低減することができる。
【０１６３】
本実施の形態では、上述した第１特徴点〜第３特徴点の相乗効果により、ランドＬＮＤ１からの半田ボールＳＢ１の破断を効果的に抑制することができる。これにより、本実施の形態によれば、半導体装置の信頼性を向上することができる。なお、本実施の形態における半導体装置は、第２関連技術で説明した特徴点も有している。
【０１６４】
＜実施の形態の具体的な適用態様＞
以下に、本実施の形態における技術的思想を具現化した様々な適用態様について説明する。図２３は、本実施の形態における貫通基板ＴＨＷＢの構成を示す平面図である。図２３では、貫通基板ＴＨＷＢの裏面が図示されている。図２３において、矩形形状をした貫通基板ＴＨＷＢの外側領域には、複数の半田ボールＳＢ２が配置されている。そして、複数の半田ボールＳＢ２が形成されている外側領域に内包されるようにチップ搭載領域が形成されている。ここで、半導体チップＣＨＰ２は、貫通基板ＴＨＷＢの表面に搭載されるため、図２３に示す貫通基板ＴＨＷＢには表れないが、図２３では、チップ搭載領域と平面的に重なる領域（本明細書では、この領域もチップ搭載領域と呼ぶ場合がある）を破線で示している。次に、図２３において、チップ搭載領域の内側領域に半田ボールＳＢ１が配置されている。このとき、外側領域とは、チップ搭載領域の外側の領域を意味し、内側領域とは、チップ搭載領域の内側の領域を意味している。
【０１６５】
ここで、図２３において、複数の半田ボールＳＢ１は、複数の半田ボールＳＢ１のうち、最も外周に配置された第１外周ボールＥＸＢを有し、複数の半田ボールＳＢ２は、複数の半田ボールＳＢ２のうち、最も内周に配置され、第１外周ボールＥＸＢと隣り合う第２内周ボールＩＮＢを有する。このとき、図２３に示すように、第１外周ボールＥＸＢと第２内周ボールＩＮＢとの間の距離は、互いに隣り合う半田ボール間の距離の中で最も大きくなっている。そして、平面視において、半導体チップの外縁部（破線）が、第１外周ボールＥＸＢと第２内周ボールＩＮＢとの間に位置するように、半導体チップは、貫通基板ＴＨＷＢの表面（主面、上面）に搭載されている。
【０１６６】
上述した内容をランドに着目した観点で説明する。半田ボールＳＢ１に対応したランドを第１ランドと呼び、半田ボールＳＢ２に対応したランドを第２ランドと呼ぶ。この場合、複数の第１ランドは、複数の第１ランドのうち、最も外周に配置された第１外周ランドを有し、複数の第２ランドは、複数の第２ランドのうち、最も内周に配置され、第１外周ランドと隣り合う第２内周ランドを有する。このとき、第１外周ランドと第２内周ランドとの間の距離は、互いに隣り合うランド間の距離の中で最も大きくなっている。そして、平面視において、半導体チップの外縁部（破線）が、第１外周ランドと第２内周ランドとの間に位置するように、半導体チップは、貫通基板ＴＨＷＢの表面（主面、上面）に搭載されている。
【０１６７】
図２３において、本実施の形態における特徴は、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドがＮＳＭＤで形成されている点にある。すなわち、図２３において、貫通基板ＴＨＷＢの裏面のうち、チップ搭載領域と平面的に重なるように配置されている半田ボールＳＢ１を搭載するランドがＮＳＭＤで形成されている。具体的に、図２３では、ドットが付された半田ボールＳＢ１に対応するランドがＮＳＭＤとなっていることを表している。このように、本実施の形態によれば、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１と接触することになるため、ランドと半田ボールＳＢ１との接着強度を向上させることができる。
【０１６８】
図２４は、本実施の形態における半導体装置の一部を示す図であって、貫通基板ＴＨＷＢの内部構造を示す図である。図２４に示すように、本実施の形態では、ガラスクロスを含有するコア層ＣＲＬによって貫通基板ＴＨＷＢが形成されている。この貫通基板ＴＨＷＢにおいては、貫通基板ＴＨＷＢの表面（上面）から裏面（下面）へ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。そして、貫通基板ＴＨＷＢの表面には、ソルダレジストＳＲ（第１ソルダレジスト）が形成されており、このソルダレジストＳＲは、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部にも充填されている。ソルダレジストＳＲには、開口部が形成されており、この開口部から複数の端子ＴＥ１や複数の端子ＴＥ２が露出している。
【０１６９】
例えば、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ１が形成されており、複数の端子ＴＥ１の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１の他の一部は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ２と電気的に接続されている。また、貫通基板ＴＨＷＢの表面には、複数の端子ＴＥ２も形成されており、複数の端子ＴＥ２は、貫通基板ＴＨＷＢの表面で、スルーホールＴＨ３と電気的に接続されている。このとき、貫通基板ＴＨＷＢの表面上には、半導体チップＣＨＰ２が搭載されており、この半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ１が電気的に接続されている。同様に、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ２と、貫通基板ＴＨＷＢの表面に形成されている端子ＴＥ２が電気的に接続されている。つまり、貫通基板ＴＨＷＢは、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、第２関連技術における半導体装置は、その配線層に柱状バンプ電極が直接電気的に接続された構造であるといえる。
【０１７０】
一方、貫通基板ＴＨＷＢの裏面にも、ソルダレジストＳＲ（第２ソルダレジスト）が形成されている。そして、ソルダレジストＳＲには、開口部が形成されており、この開口部から複数のランドＬＮＤ１（裏面端子）や複数のランドＬＮＤ２が露出している。これらのランドＬＮＤ１は、貫通基板ＴＨＷＢの裏面で、スルーホールＴＨ１、ＴＨ３と電気的に接続されており、ランドＬＮＤ２は、貫通基板ＴＨＷＢの裏面で、スルーホールＴＨ２と電気的に接続されている。これらのランドＬＮＤ１上に半田ボールＳＢ１が搭載され、ランドＬＮＤ２上に半田ボールＳＢ２が搭載されている。具体的に、第２関連技術における貫通基板ＴＨＷＢでは、コア層ＣＲＬ（０．４ｍｍ程度）による基板厚（表面および裏面の配線厚を考慮）は、０．５ｍｍ程度であり、スルーホール径は１５０μｍ程度である。
【０１７１】
ここで、本実施の形態では、図２４に示すように、貫通基板ＴＨＷＢの裏面のうち、チップ搭載領域と平面的に重なる領域に形成されているランドＬＮＤ１がＮＳＭＤとなっている。これに対し、チップ搭載領域と平面的に重ならない外側領域に形成されているランドＬＮＤ２は、ＳＭＤとなっている。これにより、ＮＳＭＤにおいては、ランドＬＮＤ１の底面だけでなく側面においても半田ボールＳＢ１と接触することになるため、ランドＬＮＤ１と半田ボールＳＢ１との接着強度を向上させることができる。この結果、本実施の形態によれば、温度サイクルに起因する応力ストレスが貫通基板ＴＨＷＢと実装基板を接続する半田ボールＳＢ１に加わる場合であっても、ランドＬＮＤ１からの半田ボールＳＢ１の破断を効果的に抑制することができる。特に、本実施の形態では、応力ストレスが大きくなるチップ搭載領域と平面的に重なる領域において、ランドＬＮＤ１を半田ボールＳＢ１との接着力の強いＮＳＭＤとしているため、ランドＬＮＤ１からの半田ボールＳＢ１の破断を効果的に抑制することができる。これにより、本実施の形態によれば、半導体装置の信頼性を向上することができる。
【０１７２】
（変形例１）
図２５は、本変形例１における貫通基板ＴＨＷＢの構成を示す平面図である。図２５では、貫通基板ＴＨＷＢの裏面が図示されている。図２５において、本変形例１では、チップ搭載領域の内側領域に配置される半田ボールＳＢ１の数が、図２３の場合よりも多くなっている。具体的に、図２３においては、内側領域に形成される半田ボールＳＢ１が１列で配置されているのに対し、図２５に示す本変形例１においては、内側領域に形成される半田ボールＳＢ１が２列で配置されている。この場合においても、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドが、すべてＮＳＭＤで形成されている。すなわち、図２５において、貫通基板ＴＨＷＢの裏面のうち、チップ搭載領域と平面的に重なるように配置されている半田ボールＳＢ１を搭載するランドがＮＳＭＤで形成されている。具体的に、図２５では、ドットが付された半田ボールＳＢ１に対応するランドがＮＳＭＤとなっていることを表している。このように、本変形例１によれば、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１と接触することになるため、ランドと半田ボールＳＢ１との接着強度を向上させることができる。
【０１７３】
（変形例２）
図２６は、本変形例２における貫通基板ＴＨＷＢの構成を示す平面図である。図２６では、貫通基板ＴＨＷＢの裏面が図示されている。図２６において、本変形例２では、貫通基板ＴＨＷＢに搭載される半導体チップのサイズが大きくなっており、これに伴って、チップ搭載領域の大きさが大きくなっている。そして、チップ搭載領域の端部に対応した破線が、チップ搭載領域の外側領域に配置されている半田ボールＳＢ２の一部と部分的に重なっていることがわかる。このように構成されている本変形例２においても、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドが、すべてＮＳＭＤで形成されている。さらに、本変形例２においては、部分的にチップ搭載領域の端部と平面的に重なる半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成されている。なぜなら、本変形例２においては、部分的にチップ搭載領域の端部と平面的に重なる半田ボールＳＢ２においても、応力ストレスが大きくなると考えられるからである。つまり、本変形例２では、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドだけでなく、部分的にチップ搭載領域の端部と平面的に重なる半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成している。
【０１７４】
具体的に、図２６では、ドットが付された半田ボールＳＢ１および半田ボールＳＢ２に対応するランドがＮＳＭＤとなっていることを表している。このように、本変形例２によれば、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１や半田ボールＳＢ２と接触することになるため、ランドと半田ボールＳＢ１、あるいは、ランドと半田ボールＳＢ２との接着強度を向上させることができる。
【０１７５】
（変形例３）
図２７は、本変形例３における貫通基板ＴＨＷＢの構成を示す平面図である。図２７では、貫通基板ＴＨＷＢの裏面が図示されている。図２７において、本変形例３では、貫通基板ＴＨＷＢに搭載される半導体チップのサイズが大きくなっており、これに伴って、チップ搭載領域の大きさが大きくなっている。そして、チップ搭載領域の端部に対応した破線が、チップ搭載領域の外側領域に配置されている半田ボールＳＢ２の一部を内包していることがわかる。このように構成されている本変形例３においても、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドが、すべてＮＳＭＤで形成されている。さらに、本変形例３においては、チップ搭載領域と平面的に重なる半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成されている。なぜなら、本変形例３においては、チップ搭載領域と平面的に重なる半田ボールＳＢ２においても、応力ストレスが大きくなると考えられるからである。つまり、本変形例３では、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドだけでなく、チップ搭載領域と平面的に重なる半田ボールＳＢ２の一部を搭載するランドも、ＮＳＭＤで形成している。
【０１７６】
具体的に、図２７では、ドットが付された半田ボールＳＢ１および半田ボールＳＢ２に対応するランドがＮＳＭＤとなっていることを表している。このように、本変形例３によれば、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１や半田ボールＳＢ２と接触することになるため、ランドと半田ボールＳＢ１、あるいは、ランドと半田ボールＳＢ２との接着強度を向上させることができる。
【０１７７】
（変形例４）
図２８は、本変形例４における貫通基板ＴＨＷＢの構成を示す平面図である。図２８では、貫通基板ＴＨＷＢの裏面が図示されている。図２８において、本変形例４では、貫通基板ＴＨＷＢに搭載される半導体チップのサイズが大きくなっており、これに伴って、チップ搭載領域の大きさが大きくなっている。そして、チップ搭載領域の端部に対応した破線が、チップ搭載領域の外側領域に配置されている半田ボールＳＢ２の一部を内包していることがわかる。このように構成されている本変形例４においても、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドが、すべてＮＳＭＤで形成されている。さらに、本変形例４においては、チップ搭載領域と平面的に重なる半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成されている。なぜなら、本変形例４においては、チップ搭載領域と平面的に重なる半田ボールＳＢ２においても、応力ストレスが大きくなると考えられるからである。
【０１７８】
また、本変形例４では、チップ搭載領域の外側領域に配置される半田ボールＳＢ２のうち、チップ搭載領域の端部（破線）に最も近接する半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成している。これは、貫通基板ＴＨＷＢの裏面に形成されている半田ボールＳＢ１および半田ボールＳＢ２において、最も応力ストレスが加わる半田ボールは、チップ搭載領域と平面的に重なる領域に配置されている半田ボールである。ただし、チップ搭載領域と平面的に重ならなくても、チップ搭載領域に最も近接する半田ボールにも大きな応力ストレスが印加されると考えられる。このことから、本変形例４では、チップ搭載領域の外側領域に配置される半田ボールＳＢ２のうち、チップ搭載領域の端部（破線）に最も近接する半田ボールＳＢ２を搭載するランドも、ＮＳＭＤで形成しているのである。これにより、半導体装置の信頼性をさらに向上することができる。
【０１７９】
ここで、「最も近接する」とは、チップ搭載領域の端部（破線）との距離が最も短い位置に配置されていることを意味し、例えば、隣り合う半田ボールＳＢ２間の距離も離れていないほどの位置に配置されていることを意味する。
【０１８０】
このように、本変形例４では、チップ搭載領域の内側領域に配置されている半田ボールＳＢ１を搭載するランドだけでなく、チップ搭載領域と平面的に重なる半田ボールＳＢ２の一部を搭載するランドもＮＳＭＤで形成している。さらには、チップ搭載領域の外側領域に配置されるが、チップ搭載領域と最も近接する位置に配置されているランドもＮＳＭＤで形成している。
【０１８１】
具体的に、図２８では、ドットが付された半田ボールＳＢ１および半田ボールＳＢ２に対応するランドがＮＳＭＤとなっていることを表している。このように、本変形例４によれば、貫通基板ＴＨＷＢの裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドだけでなく、チップ搭載領域と最も近接するランドの構成態様もＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１や半田ボールＳＢ２と接触することになるため、ランドと半田ボールＳＢ１、あるいは、ランドと半田ボールＳＢ２との接着強度を向上させることができる。
【０１８２】
（変形例５）
図２９は、本変形例５における貫通基板ＴＨＷＢの構成を示す平面図である。図２９では、貫通基板ＴＨＷＢの裏面が図示されている。図２９において、矩形形状をした貫通基板ＴＨＷＢの外側領域には、複数の半田ボールＳＢ２が配置されている。そして、複数の半田ボールＳＢ２が形成されている外側領域に内包されるようにチップ搭載領域が形成されている。このチップ搭載領域の内側領域には、複数の半田ボールＳＢ１が配置されている。
【０１８３】
ここで、図２９において、本変形例５における特徴は、貫通基板ＴＨＷＢの裏面に配置されている半田ボールＳＢ１が搭載されているすべてのランド、および、半田ボールＳＢ２が搭載されているすべてのランドがＮＳＭＤで形成されている点にある。すなわち、図２９において、貫通基板ＴＨＷＢの裏面に配置されているすべてのランドがＮＳＭＤで形成されている。具体的に、図２９では、ドットが付された半田ボールＳＢ１および半田ボールＳＢ２に対応するランドがＮＳＭＤとなっていることを表している。このように、本変形例５によれば、貫通基板ＴＨＷＢの裏面に配置されているすべてのランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールＳＢ１や半田ボールＳＢ２と接触することになるため、ランドと半田ボールＳＢ１、あるいは、ランドと半田ボールＳＢ２との接着強度を向上させることができる。
【０１８４】
ここで、チップ搭載領域と平面的に重なる領域に配置されている半田ボールに最も応力ストレスが加わることから、チップ搭載領域と平面的に重なる領域に配置されている半田ボールを搭載するランドだけをＮＳＭＤとすることが考えられる。すなわち、チップ搭載領域と平面的に重ならない外側領域に配置されている半田ボールを搭載するランドもＮＳＭＤとする必要性はないと考えることができる。
【０１８５】
この場合、チップ搭載領域の内側領域では、ランドの構成態様がＮＳＭＤとなる一方、チップ搭載領域の外側領域では、ランドの構成態様がＳＭＤとなる。つまり、ランドの構成態様が混在することになる。すると、以下に示すことが懸念される。すなわち、ＮＳＭＤのランドに搭載する半田ボールと、ＳＭＤのランドに搭載する半田ボールの大きさを同じにすると、ＮＳＭＤからなるランドでは、ランドの底面だけでなく側面にも半田が回り込んで接触する。これに対し、ＳＭＤからなるランドでは、ランドの底面だけに半田が接触する。この結果、ＮＳＭＤからなるランドでは、ランドの側面にも半田が回り込む結果、ＮＳＭＤからなるランド上に搭載された半田ボールの高さ（仕上がり高さ）が、ＳＭＤからなるランド上に搭載された半田ボールの高さ（仕上がり高さ）よりも低くなってしまうおそれがある。このことは、貫通基板ＴＨＷＢの裏面に形成された複数の半田ボールの高さにばらつきが生じることを意味している。この場合、半田ボールを介した貫通基板ＴＨＷＢと実装基板との接続不良を引き起こすことになる。
【０１８６】
これに対し、本変形例５では、貫通基板ＴＨＷＢの裏面に形成されているランドのすべてをＮＳＭＤに統一している。このため、ＮＳＭＤとＳＭＤが混在することによる半田ボールの高さばらつきが生じない。したがって、本変形例５によれば、半田ボールを介した貫通基板ＴＨＷＢと実装基板との接続信頼性を向上できる利点が得られる。すなわち、本変形例５によれば、特に、応力ストレスが大きくなりやすいチップ搭載領域と平面的に重なる領域に配置されているランドと半田ボールとの接着強度の向上を図りながら、貫通基板ＴＨＷＢの裏面に搭載される半田ボールの高さばらつきを低減することができる顕著な効果を得ることができる。
【０１８７】
＜実施の形態における効果＞
本実施の形態によれば、貫通基板の裏面のうち、少なくともチップ搭載領域と平面的に重なる領域に配置されているランドの構成態様をＮＳＭＤとしている。これにより、ＮＳＭＤにおいては、ランドの底面だけでなく側面においても半田ボールと接触することになるため、ランドと半田ボールとの接着強度を向上させることができる。この結果、本実施の形態によれば、温度サイクルに起因する応力ストレスが貫通基板と実装基板を接続する半田ボールに加わる場合であっても、ランドからの半田ボールの破断を効果的に抑制することができる。これにより、本実施の形態によれば、半導体装置の信頼性を向上することができる。
【０１８８】
具体的に、本実施の形態における半導体装置を実装基板に実装した際の実装寿命は、本実施の形態における技術的思想を適用しない半導体装置を実装基板に実装した際の実装寿命よりも長くなることが確認された。例えば、−４０℃と１２５℃の温度サイクル試験においても、本実施の形態における技術的思想を適用しない半導体装置を実装基板に実装した状態では、７００サイクルを超えると半田ボールのランドからの破断が発生した。これに対し、本実施の形態における半導体装置を実装基板に実装した状態では、１０００サイクルを超えても半田ボールのランドからの破断を生じなかった。このことから、本実施の形態によれば、半導体装置の信頼性を向上できることが実証されたことになり、本実施の形態における技術的思想の有用性が裏付けられたことになる。
【０１８９】
＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１９０】
まず、図３０に示すように、例えば、銅箔からなる導電膜ＣＦ１を両面に貼り付けた貫通基板ＴＨＷＢを用意する。このとき、貫通基板ＴＨＷＢを構成する基材は、例えば、ガラス−ＢＴ材あるいはガラス−耐熱エポキシ材から構成される。続いて、図３１に示すように、スルーホール形成領域にスルーホールＴＨ１およびスルーホールＴＨ２を形成する。スルーホールＴＨ１およびスルーホールＴＨ２は、ドリルによる穴あけによって実施され、両面に導電膜ＣＦ１を貼り付けた貫通基板ＴＨＷＢを貫通するように形成される。
【０１９１】
次に、図３２に示すように、貫通基板ＴＨＷＢに貼り付けた導電膜ＣＦ１の両面に銅めっき膜からなる導電膜ＣＦ２を形成する。銅めっき膜からなる導電膜ＣＦ２は、例えば、無電解めっき法あるいは電解めっき法で形成することができる。この銅めっき膜からなる導電膜ＣＦ２は、貫通基板ＴＨＷＢを貫通するスルーホールＴＨ１の側面およびスルーホールＴＨ２の側面にも形成される。なお、貫通基板ＴＨＷＢの両面に形成された導電膜ＣＦ１上にも導電膜ＣＦ２が形成されるが、図３２以降の図では導電膜ＣＦ１と導電膜ＣＦ２を一体的に導電膜ＣＦ１として記載する。
【０１９２】
続いて、図３３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、貫通基板ＴＨＷＢの表面あるいは裏面に形成された導電膜ＣＦ１を順次、パターニングする。
【０１９３】
次に、図３４に示すように、貫通基板ＴＨＷＢの両面にソルダレジストＳＲを塗布する。貫通基板ＴＨＷＢの両面にソルダレジストＳＲを塗布するには、まず、貫通基板ＴＨＷＢの一方の面にソルダレジストＳＲを塗布し仮乾燥させる。そして、ソルダレジストＳＲが仮乾燥したら、貫通基板ＴＨＷＢの他方の面にソルダレジストＳＲを塗布して仮乾燥させる。これにより、貫通基板ＴＨＷＢの両面にソルダレジストＳＲを形成することができる。このとき、貫通基板ＴＨＷＢの表面（上面）および裏面（下面）では、パターニングした導電膜ＣＦ１がソルダレジストＳＲで覆われる。
【０１９４】
次に、図３５に示すように、フォトリソグラフィ技術を使用することにより、ソルダレジストＳＲに開口部ＯＰ２を形成する。すなわち、貫通基板ＴＨＷＢの裏面（下面）に開口部ＯＰ２を形成する。この開口部ＯＰ２は貫通基板ＴＨＷＢの裏面（下面）に形成されているランドＬＮＤ１を露出するように行なわれる。具体的に、開口部ＯＰ２の径はランドＬＮＤ１の径よりも大きくなり、かつ、開口部ＯＰ２がランドＬＮＤ１を平面的に内包するように形成される。これにより、貫通基板ＴＨＷＢの裏面（下面）に形成されているランドＬＮＤ１の構成態様をＮＳＭＤとすることができる。そして、ソルダレジストＳＲを本硬化（本乾燥）させた後、開口部ＯＰ２から露出するランドＬＮＤ１上にニッケル／金めっき膜を形成する。このようにして、ランドＬＮＤ１上にニッケル／金めっき膜を形成した端子を形成することができる。その後、貫通基板ＴＨＷＢを洗浄し、外観検査を実施することにより、貫通基板ＴＨＷＢが完成する。以上のようにして、本実施の形態における貫通基板ＴＨＷＢを製造することができる。
【０１９５】
続いて、図３６に示すように、上述した製造工程で製造された貫通基板ＴＨＷＢを用意する。この貫通基板ＴＨＷＢには、例えば、図７に示すようなレイアウト構成で、端子ＴＥ１、ＴＥ２、および、スルーホールＴＨ１、ＴＨ２、ＴＨ３などが形成されている。
【０１９６】
そして、図３７に示すように、貫通基板ＴＨＷＢの表面にあるチップ搭載領域にアンダーフィルＵＦを塗布する。なお、ここで用いるアンダーフィルＵＦとして、速硬化性樹脂ＮＣＰ(Non-Conductive Paste)を用いるとよい。
【０１９７】
その後、図３８に示すように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載する。このとき搭載される半導体チップＣＨＰ２の表面（主面）には、例えば、図４に示すような柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。そして、半導体チップＣＨＰ２に形成されている柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を貫通基板ＴＨＷＢに形成されている端子（図示せず）に直接接触するように、貫通基板ＴＨＷＢ上に半導体チップＣＨＰ２を搭載し、高温に加熱する。その結果、柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の半田が溶融し、貫通基板ＴＨＷＢ上の端子ＴＥ１（ＴＥ２）と柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）の銅とが電気的に接続する。このとき、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの間の隙間にアンダーフィルＵＦが濡れ広がって充填される。しかも、アンダーフィルＵＦとして速硬化性樹脂ＮＣＰを用いているので、アンダーフィルＵＦは硬化する。
【０１９８】
ここで、本実施の形態では、半導体チップＣＨＰ２と貫通基板ＴＨＷＢとの接続にサイズを小さくしても高さを確保できる柱状バンプ電極ＰＬＢＭＰ１（ＰＬＢＭＰ２）を使用しているので、アンダーフィルＵＦの濡れ広がりが阻害されることはない。
【０１９９】
続いて、図３９に示すように、貫通基板ＴＨＷＢの裏面（チップ搭載面とは反対側の面）に半田ボールＳＢを搭載する。特に、本実施の形態では、チップ搭載領域の外側領域に半田ボールＳＢ２を搭載し、チップ搭載領域の内側領域に半田ボールＳＢ１を搭載する。具体的に、半田ボールＳＢ１および半田ボールＳＢ２は、貫通基板ＴＨＷＢに形成されたランド上に搭載される。具体的に、本実施の形態では、少なくともチップ搭載領域と平面的に重なる領域に形成されているランドは、ＮＳＭＤから形成されているため、この領域において、ランドと半田ボールＳＢ１との接着強度を向上させることができる。以上のようにして、本実施の形態における半導体装置を製造することができる。
【０２００】
その後、本実施の形態における半導体装置は、半田ボールＳＢ１および半田ボールＳＢ２を介して実装基板に実装される。そして、半導体装置を実装基板に実装した状態で、実装温度サイクル試験が行われる。この信頼性試験（実装温度サイクル試験）においては、半導体チップＣＨＰ２と貫通基板ＴＨＷＢの熱膨張率の相違から、チップ搭載領域と平面的に重なる領域に配置されている半田ボールＳＢ１がランドから破断しやすくなる。しかし、本実施の形態では、少なくとも、チップ搭載領域と平面的に重なる領域に配置されておりランドの構成態様をＮＳＭＤとしている。
【０２０１】
このため、本実施の形態によれば、ランドの底面だけでなく側面においても半田ボールと接触することになるため、ランドと半田ボールとの接着強度を向上させることができる。この結果、本実施の形態によれば、温度サイクルに起因する応力ストレスが貫通基板と実装基板を接続する半田ボールに加わる場合であっても、ランドからの半田ボールの破断を効果的に抑制することができる。これにより、本実施の形態によれば、半導体装置の信頼性を向上することができる。
【０２０２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２０３】
Ａ１  隙間
Ａ２  隙間
Ａ３  隙間
ＡＲ０  領域
ＡＲ１  領域
ＡＲ２  領域
ＡＲ３  領域
ＢＭＰ  バンプ電極
ＢＰＬ１  ビルドアップ層
ＢＰＬ２  ビルドアップ層
ＢＰＷＢ  ビルドアップ基板
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＣＦ１  導電膜
ＣＦ２  導電膜
ＣＲＬ  コア層
ＥＸＢ  第１外周ボール
ＦＰ１  フットパターン
ＦＰ２  フットパターン
ＦＰ３  フットパターン
ＨＳ  ヒートシンク
ＩＬ  層間絶縁膜
ＩＮＢ  第２内周ボール
ＬＮＤ  ランド
ＬＮＤ１  ランド
ＬＮＤ２  ランド
ＬＳ  実装基板
Ｌ１  配線
ＯＰ  開口部
ＯＰ１  開口部
ＯＰ２  開口部
ＰＡＳ  パッシべーション膜
ＰＤ  パッド
ＰＬＢＭＰ１  柱状バンプ電極
ＰＬＢＭＰ２  柱状バンプ電極
Ｓ  半田
ＳＢ  半田ボール
ＳＢ１  半田ボール
ＳＢ２  半田ボール
ＳＣＥ  シリコーンレジン
ＳＤＢＭＰ１  スタッドバンプ電極
ＳＲ  ソルダレジスト
ＴＥ  端子
ＴＥ１  端子
ＴＥ２  端子
ＴＨ  スルーホール
ＴＨ１  スルーホール
ＴＨ２  スルーホール
ＴＨ３  スルーホール
ＴＨＷＢ  貫通基板
ＵＦ  アンダーフィル
ＶＡ  ビア
ＷＩＲＥ１  配線
ＷＩＲＥ２  配線
ＷＩＲＥ３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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