(57)【要約】【課題】高性能で、かつ、信頼性の高い炭化珪素半導体装置を実現することのできる技術を提供する。【解決手段】チャネル領域をｎ−型、真性、またはｐ−型のチャネル領域１１２とｐ＋型のチャネル領域１０９とで構成することにより、高いチャネル移動度と高いしきい値電圧とを実現する。さらに、ソース領域をｎ＋型のソース領域１０７とｎ＋＋型のソース領域１１１とで構成し、ｐ＋型のチャネル領域１０９とｎ＋＋型のソース領域１１１との間にｎ＋型のソース領域１０７を形成することにより、ｐ＋型のチャネル領域１０９内部の電界を緩和して、ゲート絶縁膜１１６の劣化を抑制し、かつ、ｎ＋＋型のソース領域１１１にソース配線用電極７を電気的に接続してコンタクト抵抗を低減する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなるエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型のボディ層と、
前記ボディ層の端部と離間して、前記エピタキシャル層の表面から前記ボディ層内に形成されたソース領域と、
前記ボディ層の端部と前記ソース領域との間に、前記エピタキシャル層の表面から前記ボディ層内に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第２主面から前記基板に形成された前記第１導電型のドレイン領域と、
を有し、
前記ソース領域は、
前記第１導電型の第１ソース領域と、
前記ボディ層の端部と前記第１ソース領域との間に、前記ボディ層の端部と離間し、前記第１ソース領域と接して形成された前記第１導電型の第２ソース領域と、
から構成され、
前記チャネル領域は、
前記ボディ層の端部と前記第２ソース領域との間に、前記ボディ層の端部から離間し、前記第２ソース領域と接して形成された前記第２導電型の第１チャネル領域と、
前記ボディ層の端部と前記第１チャネル領域との間に、前記第１チャネル領域と接して形成された第２チャネル領域と、
から構成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
請求項１記載の炭化珪素半導体装置において、前記第２ソース領域の不純物濃度は、前記第１ソース領域の不純物濃度よりも低いことを特徴とする炭化珪素半導体装置。
【請求項３】
請求項１記載の炭化珪素半導体装置において、前記第１ソース領域の前記エピタキシャル層の表面からの深さは、前記第２ソース領域の前記エピタキシャル層の表面からの深さよりも深いことを特徴とする炭化珪素半導体装置。
【請求項４】
請求項１記載の炭化珪素半導体装置において、前記第２チャネル領域は前記第２導電型の導電性を示し、前記第２チャネル領域の不純物濃度は、前記第１チャネル領域の不純物濃度よりも低いことを特徴とする炭化珪素半導体装置。
【請求項５】
請求項４記載の炭化珪素半導体装置において、前記第１チャネル領域の不純物濃度の最大値は、前記第２チャネル領域の不純物濃度の最大値よりも、２倍以上高いことを特徴とする炭化珪素半導体装置。
【請求項６】
請求項１記載の炭化珪素半導体装置において、前記第２チャネル領域は、真性または前記第１導電型の導電性を示すことを特徴とする炭化珪素半導体装置。
【請求項７】
請求項１記載の炭化珪素半導体装置において、前記第１ソース領域にイオン注入されたイオン種と、前記第２ソース領域にイオン注入されたイオン種とが異なることを特徴とする炭化珪素半導体装置。
【請求項８】
請求項１記載の炭化珪素半導体装置において、前記第１チャネル領域は、不純物を斜めイオン注入して形成されることを特徴とする炭化珪素半導体装置。
【請求項９】
請求項１記載の炭化珪素半導体装置において、さらに、
前記エピタキシャル層の外周部に前記第１導電型のガードリングと、
を有し、
前記ソース領域の不純物濃度分布と前記ガードリングの不純物濃度分布とが同じであることを特徴とする炭化珪素半導体装置。
【請求項１０】
以下の工程を含む炭化珪素半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程；
（ｂ）前記基板の前記第１主面とは反対面の第２主面に、前記基板の前記第２主面から前記第１導電型のドレイン領域を形成する工程；
（ｃ）前記エピタキシャル層の表面から前記第１導電型とは異なる第２導電型のボディ層を前記エピタキシャル層内に形成する工程；
（ｄ）前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように第１マスクを形成して、前記第１マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型の不純物を注入して、前記エピタキシャル層の表面から第２ソース領域を形成する工程；
（ｅ）前記第１マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第２導電型の不純物を注入して、前記エピタキシャル層の表面から前記第２ソース領域の側面を囲むように第１チャネル領域を形成する工程；
（ｆ）前記第１マスクを覆うように、前記エピタキシャル層の表面上に第１絶縁膜を形成する工程；
（ｇ）前記第１絶縁膜を異方性の第１ドライエッチングにより加工して、前記第１マスクの側面に前記第１絶縁膜からなる第１サイドウォールを形成し、前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように前記第１マスクおよび前記第１サイドウォールからなる第２マスクを形成する工程；
（ｈ）前記第２マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型の不純物を注入して、前記エピタキシャル層の表面から第１ソース領域を形成する工程；
（ｉ）前記第２マスクを除去した後、前記エピタキシャル層の表面上に、前記第１ソース領域、前記第２ソース領域、および前記第１チャネル領域を覆うように第３マスクを形成して、前記第３マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型または前記第２導電型の不純物を注入して、前記エピタキシャル層の表面から第２チャネル領域を形成する工程。
【請求項１１】
請求項１０記載の炭化珪素半導体装置の製造方法において、
前記（ｃ）工程は、さらに、
（ｃ１）前記エピタキシャル層の表面上に第２絶縁膜を形成する工程；
（ｃ２）前記第２絶縁膜を第２ドライエッチングにより加工して、前記エピタキシャル層の表面上の前記ボディ層が形成されない領域に前記第２絶縁膜からなる第４マスクを形成する工程；
（ｃ３）前記第４マスクから露出する前記エピタキシャル層に、前記第２導電型の不純物を注入して、前記ボディ層を前記エピタキシャル層内に形成する工程；
を含み、
前記（ｄ）工程は、さらに、
（ｄ１）前記第４マスクを覆うように、前記エピタキシャル層の表面上に第３絶縁膜を形成する工程；
（ｄ２）前記第３絶縁膜を異方性の第３ドライエッチングにより加工して、前記第４マスクの側面に前記第３絶縁膜からなる第２サイドウォールを形成し、前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように前記第４マスクおよび前記第２サイドウォールからなる前記第１マスクを形成する工程；
（ｄ３）前記第１マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型の不純物を注入して、前記第２ソース領域を形成する工程；
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
請求項１１記載の炭化珪素半導体装置の製造方法において、
前記（ｃ２）工程における前記第２ドライエッチングにより、前記エピタキシャル層に形成される第１段差と、前記（ｄ２）工程における前記第３ドライエッチングにより、前記エピタキシャル層に形成される第２段差とによって、チャネル領域のチャネル長が規定されることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
請求項１０記載の炭化珪素半導体装置の製造方法において、
前記（ｉ）工程の後、さらに、
（ｊ）前記エピタキシャル層の表面上に第５マスクを形成して、前記第５マスクから露出する前記エピタキシャル層の外周部に、前記第１導電型の不純物を注入して、ガードリングを形成する工程；
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
以下の工程を含む炭化珪素半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程；
（ｂ）前記基板の前記第１主面とは反対面の第２主面に、前記基板の前記第２主面から前記第１導電型のドレイン領域を形成する工程；
（ｃ）前記エピタキシャル層の表面から前記第１導電型とは異なる第２導電型のボディ層を前記エピタキシャル層内に形成する工程；
（ｄ）前記エピタキシャル層の表面上に、前記ボディ層の一部を覆うように第６マスクを形成する工程；
（ｅ）前記第６マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第２導電型の不純物を注入して、前記エピタキシャル層の表面から第１チャネル領域を形成する工程；
（ｆ）前記第６マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型の不純物を注入して、前記第１チャネル領域の前記エピタキシャル層の表面からの深さよりも浅い第２ソース領域を前記エピタキシャル層の表面から形成する工程；
（ｇ）前記第６マスクから露出する前記ボディ層が形成された前記エピタキシャル層に、前記第１導電型の不純物を注入して、前記第２ソース領域の前記エピタキシャル層の表面からの深さよりも浅い第１ソース領域を前記エピタキシャル層の表面から形成する工程；
（ｈ）前記第６マスクを除去した後、前記エピタキシャル層の表面上に、前記第１ソース領域、前記第２ソース領域、および前記第１チャネル領域が形成された領域の一部に開口部分を有する第７マスクを形成する工程；
（ｉ）前記第７マスクから露出する前記第１ソース領域、前記第２ソース領域、前記第１チャネル領域、および前記ボディ層が形成された前記エピタキシャル層を貫通するトレンチを形成する工程；
（ｊ）前記トレンチの側面に前記第１導電型または前記第２導電型の不純物を斜めイオン注入して、前記トレンチの側面の前記ボディ層が形成された前記エピタキシャル層に第２チャネル領域を形成する工程。
【請求項１５】
請求項１４記載の炭化珪素半導体装置の製造方法において、
前記（ｄ）工程では、前記エピタキシャル層の外周部の一部の表面が露出するように、前記第６マスクに開口部分が形成され、
前記（ｅ）工程では、前記エピタキシャル層の前記外周部の一部に、前記第２導電型の不純物が注入され、
前記（ｆ）工程では、前記エピタキシャル層の前記外周部の一部に、前記第１導電型の不純物が注入されて、前記第２ソース領域と同時に第２ガードリング領域が形成され、
前記（ｇ）工程では、前記エピタキシャル層の前記外周部の一部に、前記第１導電型の不純物が注入されて、前記第１ソース領域と同時に第１ガードリング領域が形成されることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、炭化珪素基板を用いた複数のパワー半導体デバイスにより構成される炭化珪素半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）においては、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）が主流であった。
【０００３】
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
ＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、ＳｉＣパワーＭＩＳＦＥＴ特有の課題である低チャネル移動度である。ＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＳｉＣパワーＭＩＳＦＥＴの寄生抵抗成分の中で、チャネル抵抗成分の占める割合が最も高く、ＳｉパワーＭＩＳＦＥＴのチャネル移動度は、例えば３００ｃｍ２／Ｖｓ程度であるのに対して、ＳｉＣパワーＭＩＳＦＥＴのチャネル移動度は数ｃｍ２／Ｖｓ程度と著しく小さい。
【０００６】
この低チャネル移動度の原因の一つとして、例えばV. V. Afanasev et al., “Intrinsic SiC/SiO2 Interface States”, Physica status solidi (a) 162, 321 (1997)（非特許文献１）に記載されているように、ＳｉＣ基板とゲート絶縁膜との界面にある界面順位やＳｉＣ基板の表面を酸化した際にＳｉＣ基板と酸化珪素（ＳｉＯ２）膜との界面に介在する炭素（Ｃ）の影響が考えられている。これら散乱因子は、キャリアを散乱し、チャネル移動度を劣化させる。
【０００７】
チャネル移動度の劣化を抑える方法としては、例えばS. Harada et al., “High Channel Mobility in Normally-off 4H-SiC Buried Channel MOSFETs”, IEEE Electron Device Letters 22, 272 (2001)（非特許文献２）に記載されているように、埋め込みチャネルを用いて、ＳｉＣ基板とゲート絶縁膜との界面に存在する散乱要因よりも深い位置にチャネルを形成する方法がある。散乱要因からチャネルを離すことによって、チャネル移動度の向上が期待できる。
【０００８】
しかし、埋め込みチャネルを用いると、チャネル位置がゲート電極から遠ざかる分、ゲート電圧が効き難くなる。従って、埋め込みチャネルを用いたＳｉＣパワーＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）が埋め込みチャネルを用いていないＳｉＣパワーＭＩＳＦＥＴのしきい値電圧と比較して低くなる。このため、埋め込みチャネルを用いたＳｉＣパワーＭＩＳＦＥＴは、ノーマリーオン型の特性を示し、また、たとえノーマリーオフ型になったとしても、誤動作を起こさないだけの十分に高いしきい値電圧が得られないなど、低Ｖｔｈ化の問題を抱える。
【０００９】
そこで、しきい値電圧を上げる技術が重要となる。例えば特開２００１−９４０９７号公報（特許文献１）には、ｎ＋型の埋め込みチャネル層の他にｐ型のチャネル層を形成して、ノーマリーオフ型の特性を得る方法が開示されている。
【００１０】
また、例えば特開２００７−１３０５８号公報（特許文献２）には、ＤＭＯＳ構造のＳｉＣパワーＭＯＳＦＥＴだけでなく、トレンチ型構造のＳｉＣパワーＭＯＳＦＥＴに、ｎ型の埋め込みチャネル層の他にｐ型のチャネル層を形成して、ノーマリーオフ型の特性を得る方法が開示されている。このように、ＳｉＣパワーＭＩＳＦＥＴをトレンチ構造にすることにより、チャネル移動度が１００ｃｍ２／Ｖｓとなり、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴよりもチャネル移動度を高くすることができる。
【００１１】
さらに、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴにおいて、ＪＦＥＴ（Junction Field Effect Transistor）領域を形成するための露光とソース領域を形成するための露光との２回の露光を行うことによってチャネルを形成する場合は、ＪＦＥＴ領域の左右にあるチャネルにおいて、合わせずれにより一方のチャネル長が他方のチャネル長よりも短くなるという問題が生じる。チャネルが短チャネルとなると、この問題は無視することができず、例えばしきい値電圧のずれ、またはドレイン電流−ゲート電圧特性にキンクが生じやすくなる。
【００１２】
しかし、自己整合によってチャネルを形成した場合は、上記２回の露光により生じる合わせずれの問題を回避することができ、チャネル抵抗の低減に関して、チャネル移動度の向上と同じ意味を持つ短チャネル化が期待できる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−９４０９７号公報
【特許文献２】特開２００７−１３０５８号公報
【非特許文献】
【００１４】
【非特許文献１】V. V. Afanasev et al., “Intrinsic SiC/SiO2 Interface States”, Physica status solidi (a) 162, 321 (1997)
【非特許文献２】S. Harada et al., “High Channel Mobility in Normally-off 4H-SiC Buried Channel MOSFETs”, IEEE Electron Device Letter 22, 272 (2001)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴについては、埋め込みチャネルとｐ型のチャネルとを併用し、さらには、自己整合により短チャネルを形成しても、以下に説明する種々の技術的課題が存在する。
【００１６】
まず、埋め込みチャネルとｐ型のチャネルとを併用した場合の課題について説明する。
【００１７】
埋め込みチャネルは、チャネルとなる部位を含むｐ−型のボディ層をＳｉＣ基板に形成した後、ｎ型不純物をｐ−型のボディ層の表層部に注入することにより、チャネルをＳｉＣ基板とゲート絶縁膜との界面よりも深い位置に形成する技術である。一般には、ｐ型不純物、例えばアルミニウム原子（Ａｌ）またはホウ素原子（Ｂ）がＳｉＣ基板に注入されて、ｐ−型のボディ層が形成される。その後、ｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）がｐ−型のボディ層の表層部にカウンター注入されて、ｐ−型のボディ層の表層部にｐ−型、真性、またはｎ−型のいずれかの導電性を示すカウンター層が形成されることにより、埋め込みチャネルは形成される。
【００１８】
この埋め込みチャネルとｐ型のチャネルとを併用することで、チャネル移動度を向上させ、かつ、しきい値電圧の低下を抑制することができる。
【００１９】
ところで、ＳｉＣパワーＭＩＳＦＥＴはその動作上、ドレイン電圧よりもゲート電圧が高いことから、ソース領域端部の電界が高くなる。そのため、ソース領域端部のゲート絶縁膜の劣化が生じやすい。ソース領域端部でのゲート絶縁膜の劣化は、他の部分と比べて、しきい値電圧の変動を起こしやすく、このソース領域端部での高電界の発生は、ＳｉＣパワーＭＩＳＦＥＴの課題の一つである。さらに、埋め込みチャネルとｐ型のチャネルとを併用すると、不純物濃度の高いｐ型のチャネルがソース領域に接するため、ソース領域端部での電界がより高くなり、ソース領域端部のゲート絶縁膜の劣化が顕著となる。
【００２０】
次に、自己整合により短チャネルを形成した場合の課題について説明する。
【００２１】
前述したように、自己整合による短チャネルの形成は、低チャネル移動度を補う方法として有用であることに加えて、２回の露光により生じる合わせずれの問題を回避できる利点を有している。しかし、極端な短チャネル化を進めると、しきい値電圧の低下を引き起こすという弊害が生じる。
【００２２】
本発明の目的は、高性能で、かつ、信頼性の高い炭化珪素半導体装置を実現することのできる技術を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２５】
この実施の形態は、基板の表面側に形成されたｎ型のエピタキシャル層にｐ型のボディ層が形成され、ｐ型のボディ層内にソース領域とチャネル領域とが形成され、チャネル領域に接してゲート絶縁膜が形成され、ゲート絶縁膜に接してゲート電極が形成され、基板の裏面側にｎ型のドレイン領域が形成されたＳｉＣパワーＭＩＳＦＥＴである。ソース領域は、相対的に高濃度のｎ型の第１ソース領域と、相対的に低濃度のｎ型の第２ソース領域とから構成される。また、チャネル領域は、第２ソース領域と接し、相対的に高濃度のｐ型の第１チャネル領域と、ボディ層の端部と第１チャネル領域との間に位置し、相対的に低濃度のｎ型、真性、またはｐ型の第２チャネル領域とから構成される。
【００２６】
この実施の形態は、以下の工程を含むＳｉＣパワーＭＩＳＦＥＴの製造方法である。基板の表面側にｎ型のエピタキシャル層を形成し、基板の裏面側にｎ型のドレイン領域を形成する。エピタキシャル層の表面から第１深さを有するｐ型のボディ層をエピタキシャル層内に形成した後、第１マスクを用いてボディ層内にｎ型の不純物を注入して、エピタキシャル層の表面から第２深さを有する第２ソース領域を形成し、続いて、第１マスクを用いてボディ層内にｐ型の不純物を注入して、第２ソース領域の側面を囲むように第１チャネル領域を形成する。続いて、第１マスクとその側面に形成されたサイドウォールからなる第２マスクを用いて、ボディ層内にｎ型の不純物を注入して、エピタキシャル層の表面から第３深さを有する第１ソース領域を形成する。続いて、ボディ層の端部と第１チャネル領域との間にｎ型またはｐ型の不純物をイオン注入して、エピタキシャル層の表面から第４深さを有する第２チャネル領域を形成する。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２８】
高性能で、かつ、信頼性の高い炭化珪素半導体装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。
【図２】本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図３】本発明の実施の形態１による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図４】図３に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図５】図４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図６】図５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図７】図６に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図８】図７に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図９】図８に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１０】図９に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１１】図１０に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１２】図１１に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１３】図１２に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１４】図１３に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１５】図１４に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１６】図１５に続く、炭化珪素半導体装置の製造工程中の図３と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１７】本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの変形例を説明する要部断面図である。（ａ）は図２のＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す要部断面図、（ｂ）はＳｉＣパワーＭＩＳＦＥＴの変形例の一部を拡大して示す要部断面図である。
【図１８】本発明の実施の形態２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図１９】図１８に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２０】図１９に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２１】図２０に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２２】図２１に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２３】図２２に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２４】図２３に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２５】図２４に続く、炭化珪素半導体装置の製造工程中の図１８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２６】本発明の実施の形態３による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２７】図２６に続く、炭化珪素半導体装置の製造工程中の図２６と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２８】図２７に続く、炭化珪素半導体装置の製造工程中の図２６と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２９】図２８に続く、炭化珪素半導体装置の製造工程中の図２６と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３０】図２９に続く、炭化珪素半導体装置の製造工程中の図２６と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３１】図３０に続く、炭化珪素半導体装置の製造工程中の図２６と同じ個所の炭化珪素半導体装置の要部断面図である。
【発明を実施するための形態】
【００３０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３３】
（実施の形態１）
≪炭化珪素半導体装置≫
本発明の実施の形態１による炭化珪素半導体装置の構造について図１および図２を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部断面図である。炭化珪素半導体装置を構成するＳｉＣパワーＭＩＳＦＥＴは、ＤＭＯＳ構造のＭＩＳＦＥＴである。
【００３４】
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）２と、平面視において上記アクティブ領域２を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域２を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limiting Ring：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ型のガードリング４が形成されている。
【００３５】
ｎ型の炭化珪素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と記す）のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋型のソース領域、チャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００３６】
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域２の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３個のｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ型のガードリング４は、アクティブ領域２に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００３７】
アクティブ領域２内に形成された複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極５と電気的に接続している。ここでは、ゲート電極はストライプパターンに形成されているとしたが、これに限定されるものではなく、例えばボックスパターンや多角形パターンなどであってもよい。
【００３８】
また、複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのソース領域は、複数のＳｉＣパワーＭＩＳＦＥＴを覆う層間絶縁膜に形成された開口部６を通じてソース配線用電極７と電気的に接続している。ゲート配線用電極５とソース配線用電極７とは互いに離間して形成されており、ソース配線用電極７は、ゲート配線用電極５が形成された領域を除いて、アクティブ領域２のほぼ全面に形成されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極と電気的に接続している。
【００３９】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２を用いて説明する。
【００４０】
炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１０１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１０１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のエピタキシャル層１０２が形成されており、ｎ＋型のＳｉＣ基板１０１とｎ−型のエピタキシャル層１０２とからＳｉＣエピタキシャル基板１０４が構成されている。ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜２０μｍ程度である。
【００４１】
ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｎ−型のエピタキシャル層１０２内にはｐ型のボディ層（ウェル領域）１０５が形成されている。さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｎ＋型のソース領域（第２ソース領域）１０７およびｎ＋＋型のソース領域（第１ソース領域）１１１からなるソース領域が形成されている。
【００４２】
ｐ型のボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．０１〜０．２μｍ程度である。一方、ｎ＋＋型のソース領域１１１のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．１〜０．４μｍ程度である。
【００４３】
すなわち、ソース領域は、ｐ型のボディ層１０５の端部と離間してｐ型のボディ層１０５内に形成されており、上記第２深さを有するｎ＋型のソース領域１０７と、上記第３深さを有するｎ＋＋型のソース領域１１１とから構成されている。そして、ｎ＋型のソース領域１０７は、ｐ型のボディ層１０５の平面視における端部とｎ＋＋型のソース領域１１１との間に、ｐ型のボディ層１０５の平面視における端部と離間し、ｎ＋＋型のソース領域１１１と接して形成されている。
【００４４】
さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｎ−型、真性、またはｐ−型のチャネル領域（第２チャネル領域）１１２およびｐ＋型のチャネル領域（第１チャネル領域）１０９からなるチャネル領域が形成されている。
【００４５】
ｎ−型、真性、またはｐ−型のチャネル領域１１２のエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。一方、ｐ＋型のチャネル領域１０９のエピタキシャル層１０２の表面からの深さ（第５深さ）は、例えば０．０５〜０．２μｍ程度である。
【００４６】
すなわち、チャネル領域は、ｐ型のボディ層１０５の平面視における端部と上記ソース領域との間のｐ型のボディ層１０５内に形成されており、チャネル領域は、上記第４深さを有するｎ−型、真性、またはｐ−型のチャネル領域１１２と、上記第５深さを有するｐ＋型のチャネル領域１０９とから構成される。そして、ｐ＋型のチャネル領域１０９は、ｐ型のボディ層１０５の平面視における端部とｎ＋型のソース領域１０７との間に、ｐ型のボディ層１０５の平面視における端部から離間し、ｎ＋型のソース領域１０７と接して形成されている。また、ｎ−型、真性、またはｐ−型のチャネル領域１１２は、ｐ型のボディ層１０５の平面視における端部からｐ＋型のチャネル領域１０９との間に、ｐ＋型のチャネル領域１０９と接して形成されている。
【００４７】
さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｐ型のボディ層１０５の電位を固定するｐ＋＋型の電位固定層１１４が形成されている。ｐ＋＋型の電位固定層１１４のエピタキシャル層１０２の表面からの深さ（第７深さ）は、例えば０．０５〜０．２μｍ程度である。また、ＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第６深さ）を有して、ｎ＋型のドレイン領域１０３が形成されている。
【００４８】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００４９】
ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のエピタキシャル層１０２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３、ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域１０７の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３、ｎ＋＋型のソース領域１１１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３である。ｎ＋＋型のソース領域１１１の不純物濃度の最大値は、ｎ＋型のソース領域１０７の不純物濃度の最大値よりも１０倍以上高く設定される。
【００５０】
また、ｐ＋型のチャネル領域１０９の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３、チャネル領域１１２がｎ−型の場合、ｎ−型のチャネル領域１１２の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。ｐ＋型のチャネル領域１０９の不純物濃度の最大値は、ｎ−型、真性、またはｐ−型チャネル領域１１２の不純物濃度の最大値よりも２倍以上高く設定される。ｐ＋＋型の電位固定層１１４の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５１】
ｐ＋型のチャネル領域１０９およびｎ−型、真性、またはｐ−型のチャネル領域１１２上にはゲート絶縁膜１１６が形成され、ゲート絶縁膜１１６上にはゲート電極１１７が形成されており、これらゲート絶縁膜１１６およびゲート電極１１７は層間絶縁膜１１９により覆われている。さらに、層間絶縁膜１１９に形成された開口部ＣＮＴの底面ではｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４が露出し、これら表面に金属シリサイド層１２１が形成されている。さらに、ｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４は、金属シリサイド層１２１を介してソース配線用電極７が電気的に接続され、ｎ＋型のドレイン領域１０３には、金属シリサイド層１２２を介してドレイン配線用電極８に電気的に接続されている。図示は省略するが、同様に、ゲート電極１１７は、ゲート配線用電極に電気的に接続されている。ソース配線用電極７には外部からソース電位が印加され、ドレイン配線用電極８には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００５２】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、前述の図２を用いて説明する。
【００５３】
前述の図２に示すように、チャネル領域として、ｎ−型、真性、またはｐ−型のチャネル領域１１２およびｐ＋型のチャネル領域１０９が形成され、かつ、ソース領域として、ｎ＋型のソース領域１０７およびｎ＋＋型のソース領域１１１が形成されている。
【００５４】
ｎ−型、真性、またはｐ−型のチャネル領域１１２を形成することで、キャリア移動度が高くなり、高い相互コンダクタンスが期待できる。しかし、ｎ−型、真性、またはｐ−型のチャネル領域１１２を形成しただけでは、しきい値電圧が低くなり、ノーマリーオン型のＭＩＳＦＥＴとなる。そこで、ｎ−型、真性、またはｐ−型のチャネル領域１１２に接して、ｎ−型、真性、またはｐ−型のチャネル領域１１２とソース領域との間に、さらにｐ＋型のチャネル領域１０９を形成することで、しきい値電圧を高くする。
【００５５】
このように、チャネル領域を、高いチャネル移動度を実現できるｎ−型、真性、またはｐ−型のチャネル領域１１２と、高いしきい値電圧を実現できるｐ＋型のチャネル領域１０９とで構成することにより、ＳｉＣパワーＭＩＳＦＥＴにおいて、高いチャネル移動度と高いしきい値電圧を両立することができる。
【００５６】
しかし、一方で、ｐ＋型のチャネル領域１０９を設けると、ｐ＋型のチャネル領域１０９とソース領域の端部との間に高い電界領域が発生する。この高い電界領域はゲート絶縁膜１１６の信頼性を損なうため、ソース領域の不純物濃度を下げる必要がある。しかし、ソース領域の不純物濃度を下げると、ソース配線用電極７とソース領域との接合部分（コンタクト部分）の寄生抵抗（コンタクト抵抗）が高くなる。
【００５７】
そこで、ｐ＋型のチャネル領域１０９と接するソース領域の一部（ｎ＋型のソース領域１０７）は相対的に低濃度とし、ソース配線用電極７が電気的に接続されるソース領域の他部（ｎ＋＋型のソース領域１１１）は相対的に高濃度とする。さらに、ソース領域の他部（ｎ＋＋型のソース領域１１１）の表面には金属シリサイド層１２１を形成する。
【００５８】
このように、ｐ＋型のチャネル領域１０９と接するソース領域の一部にｎ＋型のソース領域１０７を形成し、ソース配線用電極７と電気的に接続されるソース領域の他部にｎ＋＋型のソース領域１１１を形成して、ｎ＋型のソース領域１０７およびｎ＋＋型のソース領域１１１のそれぞれの不純物濃度を最適化する。相対的に低濃度（例えば１×１０１７〜１×１０２１ｃｍ−３）のｎ＋型のソース領域１０７を形成することにより、ｐ＋型のチャネル領域１０９内に高い電界領域が発生することを抑制することができる。さらに、相対的に高濃度（例えば１×１０１８〜１×１０２１ｃｍ−３）のｎ＋＋型のソース領域１１１を形成することにより、ソース配線用電極７とソース領域との接合部分の寄生抵抗を低くすることができる。
【００５９】
≪炭化珪素半導体装置の製造方法≫
本発明の実施の形態１による炭化珪素半導体装置の製造方法について図３〜図１６を用いて工程順に説明する。図３〜図１６は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。なお、図３〜図１６の周辺形成領域には、２つのフローティング・フィールド・リミッティング・リングを記載している。
【００６０】
まず、図３に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板１０１を用意する。ｎ＋型のＳｉＣ基板１０１には、ｎ型不純物が導入されている。このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１０１の表面はＳｉ面またはＣ面のどちらでもよい。
【００６１】
次に、ｎ＋型のＳｉＣ基板１０１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のエピタキシャル層１０２を形成する。ｎ−型のエピタキシャル層１０２には、ｎ＋型のＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のエピタキシャル層１０２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜２０μｍである。以上の工程により、ｎ＋型のＳｉＣ基板１０１およびｎ−型のエピタキシャル層１０２からなるＳｉＣエピタキシャル基板１０４が形成される。
【００６２】
次に、ｎ＋型のＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第６深さ）を有して、ｎ＋型のＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０３を形成する。ｎ＋型のドレイン領域１０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００６３】
次に、図４に示すように、ｎ−型のエピタキシャル層１０２の表面上に、マスク１０６を形成する。マスク１０６の厚さは、例えば１．０〜３．０μｍ程度である。素子形成領域におけるマスク１０６の幅は、例えば１．０〜５．０μｍ程度である。
【００６４】
次に、マスク１０６越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層１０２の素子形成領域にｐ型のボディ層１０５を形成し、周辺形成領域にｐ型のフローティング・フィールド・リミッティング・リング（以下、リングと記す）１０５ａを形成する。
【００６５】
ｐ型のボディ層１０５およびｐ型のリング１０５ａのエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層１０５およびｐ型のリング１０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。ここで、周辺形成領域にはｐ型のリング１０５ａが形成されているが、終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
【００６６】
次に、図５に示すように、マスク１０６を除去した後、マスク（第１マスク）１０８を形成する。マスク１０８の厚さは、例えば０．５〜１．０μｍ程度である。また、素子形成領域だけではなく、周辺形成領域にもマスク１０８の開口部分を設ける。
【００６７】
次に、マスク１０８越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋型のソース領域１０７を形成し、周辺形成領域にｎ＋型のガードリング１０７ａを形成する。ｎ＋型のソース領域１０７およびｎ＋型のガードリング１０７ａのエピタキシャル層１０２の表面からの深さ（第２深さ）は、例えば０．０１〜０．２μｍ程度である。
【００６８】
ｎ−型のエピタキシャル層１０２にイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは上記ガス種の混合ガスを用いても良い。ｎ＋型のソース領域１０７の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。
【００６９】
次に、図６に示すように、ｎ＋型のソース領域１０７の側面および下面（底面）を囲むようにｐ＋型のチャネル領域１０９を形成する。例えばマスク１０８越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物を斜めイオン注入して、ｐ＋型のチャネル領域１０９を形成する。ｐ型不純物としては、アルミニウム（Ａｌ）を例示することができる。注入角度はｎ＋型のＳｉＣ基板１０１の法線から１０〜４５度程度傾いた角度が望ましい。ｐ＋型のチャネル領域１０９のチャネル長は、例えば０．０１〜０．２μｍ程度である。ｐ＋型のチャネル領域１０９の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００７０】
素子形成領域にｐ＋型のチャネル領域１０９を形成する際には、周辺形成領域にも、ｎ＋型のガードリング１０７ａの側面および下面（底面）を囲むようにｐ＋型のチャネル領域１０９ａが同時に形成される。
【００７１】
次に、図７に示すように、マスク１０８を覆うように、ｎ−型のエピタキシャル層１０２の表面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により絶縁膜（第１絶縁膜）１１０、例えば酸化珪素（ＳｉＯ２）膜を堆積する。絶縁膜１１０の厚さは、ｎ＋型のソース領域１０７の幅を規定する。絶縁膜１１０の厚さは、例えば０．０５〜０．５μｍ程度である。
【００７２】
次に、図８に示すように、絶縁膜１１０を異方性のドライエッチング法により加工して、マスク１０８の側面に絶縁膜１１０からなるサイドウォール１１０Ｓを形成する。サイドウォール１１０Ｓの幅は、絶縁膜１１０の厚さと等しいか、それよりも薄い。このサイドウォール１１０Ｓを形成することで、後の工程において形成されるｎ＋＋型のソース領域１１１の平面視における面積をｎ＋型のソース領域１０７の平面視における面積よりも小さくすることができる。
【００７３】
次に、マスク１０８およびサイドウォール１１０Ｓからなるマスク（第２マスク）越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域１１１を形成する。ｎ＋＋型のソース領域１１１のエピタキシャル層１０２の表面からの深さ（第３深さ）は、例えば０．１〜０．４μｍ程度である。ｎ＋＋型のソース領域１１１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【００７４】
素子形成領域にｎ＋＋型のソース領域１１１を形成する際には、周辺形成領域にも、ｎ＋＋型のガードリング１１１ａが同時に形成される。ｎ＋＋型のソース領域１１１を形成する際にイオン注入されるイオン種は、ｎ＋型のソース領域１０７を形成する際にイオン注入されるイオン種と同じイオン種であってもよく、異なるイオン種であってもよい。
【００７５】
以上の工程を経て、素子形成領域に、ｎ＋型のソース領域１０７およびｎ＋＋型のソース領域１１１からなるソース領域と、ｐ＋型のチャネル領域１０９からなるチャネル領域の一部とが形成され、周辺形成領域に、ｎ＋型のガードリング１０７ａおよびｎ＋＋型のガードリング１１１ａからなるガードリング（前述の図１に示すｎ型のガードリング４）が形成される。
【００７６】
本実施の形態１では、素子形成領域のソース領域（ｎ＋型のソース領域１０７およびｎ＋＋型のソース領域１１１）と周辺形成領域のガードリング（ｎ＋型のガードリング１０７ａおよびｎ＋＋型のガードリング１１１ａ）とを同時に形成しているため、両者は深さ方向に同じ不純物分布となる。
【００７７】
次に、図９に示すように、マスク１０８およびサイドウォール１１０Ｓを除去した後、マスク（第３マスク）１１３を形成する。マスク１１３は、後の工程においてｎ−型、真性、またはｐ−型のチャネル領域１１２が形成される領域のみに開口部分が設けられている。マスク１１３の厚さは、例えば０．２〜１．０μ程度である。
【００７８】
次に、マスク１１３越しに、ｎ−型のエピタキシャル層１０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｎ−型のチャネル領域１１２を形成する。ｎ−型のチャネル領域１１２のエピタキシャル層１０２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。ｎ−型のチャネル領域１１２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００７９】
ここでは、ｎ−型のチャネル領域１１２の形成を例示したが、必ずしもｎ−型のチャネル領域１１２である必要はなく、その素子定格に依存し、真性またはｐ−型のチャネル領域１１２であってもよい。
【００８０】
次に、図１０に示すように、マスク１１３を除去した後、マスク１１５を形成する。マスク１１５は、後の工程においてｐ型のボディ層１０５の電位を固定するｐ＋＋型の電位固定層１１４が形成される領域のみに開口部分が設けられている。マスク１１５の厚さは、例えば０．２〜１．０μ程度である。
【００８１】
次に、マスク１１５越しに、ｎ−型のエピタキシャル層１０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ＋＋型の電位固定層１１４を形成する。ｐ＋＋型の電位固定層１１４のエピタキシャル層１０２の表面からの深さ（第７深さ）は、例えば０．１〜０．４μｍ程度である。ｐ＋＋型の電位固定層１１４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００８２】
次に、マスク１１５を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０４の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板１０４の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０４に１５００℃以上の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０４にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。
【００８３】
次に、図１１に示すように、ｎ−型のエピタキシャル層１０２の表面にゲート絶縁膜１１６を形成する。ゲート絶縁膜１１６は、例えば熱ＣＶＤ法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜１１６の厚さは、例えば０．０５〜０．１５μｍ程度である。
【００８４】
次に、ゲート絶縁膜１１６上に、ｎ型の多結晶珪素（Ｓｉ）膜１１７Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜１１７Ａの厚さは、例えば０．２〜０．５μｍ程度である。
【００８５】
次に、図１２に示すように、マスク１１８を用いて、多結晶珪素（Ｓｉ）膜１１７Ａをドライエッチング法により加工して、ゲート電極１１７を形成する。
【００８６】
次に、図１３に示すように、マスク１１８を除去した後、ｎ−型のエピタキシャル層１０２の表面上にゲート電極１１７およびゲート絶縁膜１１６を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１９を形成する。
【００８７】
次に、図１４に示すように、マスク１２０を用いて、層間絶縁膜１１９およびゲート絶縁膜１１６をドライエッチング法により加工して、ｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４に達する開口部ＣＮＴを形成する。
【００８８】
次に、図１５に示すように、マスク１２０を除去した後、開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４のそれぞれの表面に金属シリサイド層１２１を形成する。
【００８９】
まず、図示は省略するが、ｎ−型のエピタキシャル層１０２の表面上に層間絶縁膜１１９および開口部ＣＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のエピタキシャル層１０２とを反応させて、金属シリサイド層１２１、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００９０】
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１０１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
【００９１】
次に、図１６に示すように、８００〜１２００℃のシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１０１とを反応させて、ｎ＋型のＳｉＣ基板１０１の裏面側に形成されたｎ＋型のドレイン領域１０３を覆うように金属シリサイド層１２２を形成する。続いて、金属シリサイド層１２２を覆うように、ドレイン配線用電極８を形成する。ドレイン配線用電極８の厚さは、例えば０．４μｍ程度である。
【００９２】
次に、マスク越しに、層間絶縁膜１１９をドライエッチング法により加工して、ゲート電極１１７に達する開口部（図示は省略）を形成する。
【００９３】
次に、ｎ＋＋型のソース領域１１１の一部およびｐ＋＋型の電位固定層１１４のそれぞれの表面に形成された金属シリサイド膜１２１に達する開口部ＣＮＴ、ならびにゲート電極１１７に達する開口部（図示は省略）の内部を含む層間絶縁膜１１９上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１２１を介してｎ＋＋型のソース領域１１１の一部と電気的に接続するソース配線用電極７およびゲート電極１１７と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース配線用電極１１７およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
【００９４】
本実施の形態１では、例えば図１７（ａ）に示すように、ｐ＋型のチャネル領域１０９のエピタキシャル層１０２の表面からの深さ（第５深さ）をｎ＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さ（第２深さ）よりも深く形成して、ｎ＋型のソース領域１０７の側面および底面（下面）を囲むように、ｐ＋型のチャネル領域１０９を形成したが、これに限定されるものではない。
【００９５】
例えば、図１７（ｂ）に示すように、ｐ＋型のチャネル領域１０９のエピタキシャル層１０２の表面からの深さ（第５深さ）をｎ＋型のソース領域１０７のエピタキシャル層１０２の表面からの深さ（第２深さ）よりも浅く形成して、ｎ＋型のソース領域１０７の側面だけを囲むようにｐ＋型のチャネル領域１０９を形成してもよい。
【００９６】
このように、本実施の形態１によれば、チャネル領域を、高いチャネル移動度を実現できるｎ−型、真性、またはｐ−型のチャネル領域１１２と、高いしきい値電圧を実現できるｐ＋型のチャネル領域１０９とで構成することにより、ＳｉＣパワーＭＩＳＦＥＴにおいて、高いチャネル移動度と高いしきい値電圧を両立することができる。
【００９７】
さらに、ソース領域を、ｎ＋型のソース領域１０７と、ｎ＋＋型のソース領域１１１とで構成し、ｐ＋型のチャネル領域１０９とｎ＋＋型のソース領域１１１との間にｎ＋型のソース領域１０７を形成し、ｎ＋＋型のソース領域１１１に金属シリサイド層１２１を介してソース配線用電極７を電気的に接続する。これにより、ｎ＋型のソース領域１０７と接するｐ＋型のチャネル領域１０９内部の電界が緩和して、ゲート絶縁膜１１６の劣化を抑制することができ、かつ、ｎ＋＋型のソース領域１１１とソース配線用電極７とのコンタクト抵抗を低減することができる。
【００９８】
これらのことから、高性能で、かつ、信頼性の高いＳｉＣパワーＭＩＳＦＥＴを実現することができる。
【００９９】
（実施の形態２）
本実施の形態２と前述した実施の形態１との相違点は、チャネル領域の形成方法である。すなわち、前述した実施の形態１では、チャネル領域を自己整合により形成したが、本実施の形態２では、チャネル領域を自己整合により形成していない。
【０１００】
≪炭化珪素半導体装置の製造方法≫
本実施の形態２による炭化珪素半導体装置の製造方法について図１８〜図２５を用いて工程順に説明する。図１８〜図２５は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
【０１０１】
前述した実施の形態１と同様にして、図１８に示すように、ｎ＋型のＳｉＣ基板（基板）２０１の表面（第１主面）上にｎ−型のエピタキシャル層２０２を形成して、ｎ＋型のＳｉＣ基板２０１とｎ−型のエピタキシャル層２０２とからなるＳｉＣエピタキシャル基板２０４を形成する。ｎ＋型のＳｉＣ基板２０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層２０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板２０１の裏面（第２主面）側にｎ＋型のドレイン領域２０３を形成する。ｎ＋型のドレイン領域２０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０２】
次に、ｎ−型のエピタキシャル層２０２の表面上に、例えば酸化珪素（ＳｉＯ２）膜（第２絶縁膜）からなるハードマスク（第４マスク）２０６を形成する。続いて、ハードマスク２０６越しに、ｎ−型のエピタキシャル層２０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層２０２の表面側の素子形成領域にｐ型のボディ層（ウェル領域）２０５を形成し、周辺形成領域にｐ型のリング２０５ａを形成する。ｐ型のボディ層２０５およびｐ型のリング２０５ａのエピタキシャル層２０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層２０５およびｐ型のリング２０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１０３】
ハードマスク２０６をｎ−型のエピタキシャル層２０２の表面上に形成する際には、ｎ−型のエピタキシャル層２０２の表面が０．０〜５．０ｎｍ程度削れて、ハードマスク２０６の側面下のｎ−型のエピタキシャル層２０２に第１段差が形成される。
【０１０４】
次に、ハードマスク２０６およびｎ−型のエピタキシャル層２０２の表面の一部を覆うように、絶縁膜（第３絶縁膜）２２５を堆積する。絶縁膜２２５は、例えばプラズマＣＶＤ法により堆積された酸化珪素（ＳｉＯ２）膜である。絶縁膜２２５の厚さは、例えば０．５〜２．０μｍ程度である。この際、周辺形成領域では、隣り合うハードマスク２０６の間は絶縁膜２２５により埋め込まれる。
【０１０５】
次に、図１９に示すように、後の工程においてソース領域が形成される素子形成領域の一部領域を覆うように、マスク２２６を形成する。
【０１０６】
次に、図２０に示すように、マスク２２６を用いて、絶縁膜２２５を異方性のドライエッチング法により加工することにより、素子形成領域では一部の絶縁膜２２５を残して、後の工程においてソース領域が形成される領域のｎ−型のエピタキシャル層２０２の表面を露出させる。この際、ハードマスク２０６の側面に絶縁膜２２５からなるサイドウォール（第２サイドウォール）２２５Ｓが形成される。ここで、ｐ型のボディ層２０５の端部からサイドウォール２２５Ｓによって覆われたｐ型のボディ層２０５の一部が、全チャネル領域となる。周辺形成領域では隣り合うハードマスク２０６の間は絶縁膜２２５により埋め込まれたままである。
【０１０７】
サイドウォール２２５Ｓをｎ−型のエピタキシャル層２０２の表面上に形成する際には、ｎ−型のエピタキシャル層２０２の表面が０．０〜５．０ｎｍ程度削れて、サイドウォール２２５Ｓの側面下のｎ−型のエピタキシャル層２０２に第２段差が形成される。前述した第１段差と第２段差とに挟まれた領域がチャネル領域となる。従って、チャネル長は第１段差と第２段差によって規定することができ、第１段差と第２段差に挟まれた領域に位置し、後の工程において形成されるｎ−型、真性、またはｐ−型のチャネル領域２１２とｐ＋型のチャネル領域２０９との合計がＳｉＣパワーＭＩＳＦＥＴのチャネル長となる。
【０１０８】
次に、ハードマスク２０６、サイドウォール２２５Ｓ、および絶縁膜２２５からなるマスク（第１マスク）越しに、ｎ−型のエピタキシャル層２０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｎ＋型のソース領域（第２ソース領域）２０７を形成する。ｎ＋型のソース領域２０７のエピタキシャル層２０２の表面からの深さ（第２深さ）は、例えば０．０１〜０．２μｍ程度である。
【０１０９】
ｎ−型のエピタキシャル層２０２にイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域２０７のエピタキシャル層２０２の表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化水素（ＮＦ２）、三フッ化水素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは上記ガス種の混合ガスを用いても良い。ｎ＋型のソース領域２０７の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。
【０１１０】
次に、図２１に示すように、ｎ＋型のソース領域２０７の側面および下面（底面）を囲むようにｐ＋型のチャネル領域（第１チャネル領域）２０９を形成する。例えばハードマスク２０６、サイドウォール２２５Ｓ、および絶縁膜２２５越しに、ｎ−型のエピタキシャル層２０２にｐ型不純物を斜めイオン注入して、ｐ＋型のチャネル領域２０９を形成する。ｐ型不純物としては、アルミニウム（Ａｌ）を例示することができる。注入角度はｎ＋型のＳｉＣ基板２０１の法線から１０〜４５度程度傾いた角度が望ましい。ｐ＋型のチャネル領域２０９のチャネル長は、例えば０．０１〜０．２μｍ程度である。ｐ＋型のチャネル領域２０９の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１１１】
次に、図２２に示すように、ハードマスク２０６、サイドウォール２２５Ｓ、および絶縁膜２２５を覆うように、ｎ−型のエピタキシャル層２０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜（第１絶縁膜）２２７、例えば酸化珪素（ＳｉＯ２）膜を堆積する。絶縁膜２２７の厚さは、例えば０．０５〜０．５μｍ程度である。
【０１１２】
次に、図２３に示すように、絶縁膜２２７を異方性のドライエッチング法により加工することにより、サイドウォール２２５Ｓの側面および絶縁膜２２５の側面に絶縁膜２２７からなるサイドウォール（第１サイドウォール）２２７Ｓを形成する。
【０１１３】
次に、ハードマスク２０６、サイドウォール２２５Ｓ、絶縁膜２２５、およびサイドウォール２２７Ｓからなるマスク（第２マスク）越しに、ｎ−型のエピタキシャル層２０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、素子形成領域にｎ＋＋型のソース領域（第１ソース領域）２１１を形成する。ｎ＋＋型のソース領域２１１のエピタキシャル層２０２の表面からの深さ（第３深さ）は、例えば０．１〜０．４μｍ程度である。ｎ＋＋型のソース領域２１１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【０１１４】
以上の工程を経て、素子形成領域に、ｎ＋型のソース領域２０７およびｎ＋＋型のソース領域２１１からなるソース領域、およびｐ＋型のチャネル領域２０９からなるチャネル領域の一部が形成される。
【０１１５】
次に、図２４に示すように、ハードマスク２０６、サイドウォール２２５Ｓ、絶縁膜２２５、およびサイドウォール２２７Ｓを除去した後、マスク（第５マスク）２２８を形成する。マスク２２８は、後の工程において周辺形成領域のｎ＋＋型のガードリング２２９が形成される領域のみに開口部分が設けられている。
【０１１６】
次に、マスク２２８越しに、ｎ−型のエピタキシャル層２０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、周辺形成領域にｎ＋＋型のガードリング２２９を形成する。ｎ＋＋型のガードリング２２９のエピタキシャル層２０２の表面からの深さは、例えば０．１〜０．４μｍ程度である。ｎ＋＋型のガードリング２２９の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【０１１７】
前述した実施の形態１では、ソース領域（ｎ＋型のソース領域１０７およびｎ＋＋型のソース領域１１１）とガードリング（ｎ＋型のガードリング１０７ａおよびｎ＋＋型のガードリング１１１ａ）とを同時に形成したため、両者の不純物分布は等しくなる。しかし、本実施の形態２では、ソース領域（ｎ＋型のソース領域２０７およびｎ＋＋型のソース領域２１１）とガードリング（ｎ＋＋型のガードリング２２９）とは互いに異なる工程で形成するため、両者の不純物分布は異なる。
【０１１８】
その後は、図２５に示すように、前述した実施の形態１と同様にして、素子形成領域に、ｎ−型、真性、またはｐ−型のチャネル領域２１２（第２チャネル領域）、ｐ型のボディ層２０５の電位を固定するｐ＋＋型の電位固定層２１４、ゲート絶縁膜２１６、およびゲート電極２１７等を形成する。続いて、ｎ−型のエピタキシャル層２０２の表面上に層間絶縁膜２１９を形成した後、層間絶縁膜２１９の所望する領域に開口部ＣＮＴを形成し、開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域２１１の一部およびｐ＋＋型の電位固定層２１４のそれぞれの表面に金属シリサイド層２２１を形成する。
【０１１９】
次に、ｎ＋型のＳｉＣ基板２０１の裏面側に形成されたｎ＋型のドレイン領域２０３を覆うように金属シリサイド層２２２を形成した後、金属シリサイド層２２２を覆うように、ドレイン配線用電極２８を形成する。
【０１２０】
次に、ゲート電極２１７に達する開口部（図示は省略）を層間絶縁膜２１９に形成した後、金属シリサイド層２２１を介してｎ＋＋型のソース領域２１１の一部と電気的に接続するソース配線用電極２７、およびゲート電極２１７と電気的に接続するゲート配線用電極（図示は省略）を形成する。
【０１２１】
このように、本実施の形態２によれば、チャネル領域を、高いチャネル移動度を実現できるｎ−型、真性、またはｐ−型のチャネル領域２１２と、高いしきい値電圧を実現できるｐ＋型のチャネル領域２０９とで構成することにより、ＳｉＣパワーＭＩＳＦＥＴにおいて、高いチャネル移動度と高いしきい値電圧を両立することができる。
【０１２２】
さらに、ソース領域を、ｎ＋型のソース領域２０７と、ｎ＋＋型のソース領域２１１とで構成し、ｐ＋型のチャネル領域２０９とｎ＋＋型のソース領域２１１との間にｎ＋型のソース領域２０７を形成し、ｎ＋＋型のソース領域２１１に金属シリサイド層２２１を介してソース配線用電極２７を接続する。これにより、ｎ＋型のソース領域２０７と接するｐ＋型のチャネル領域２０９内部の電界が緩和して、ゲート絶縁膜２１６の劣化を抑制することができ、かつ、ｎ＋＋型のソース領域２１１とソース配線用電極２７とのコンタクト抵抗を低減することができる。
【０１２３】
さらに、ｐ型のボディ層２０５の形成工程においてｎ−型のエピタキシャル層２０２に形成される第１段差と、ｎ＋＋型のソース領域２１１の形成工程においてｎ−型のエピタキシャル層２０２に形成される第２段差とに挟まれた領域がチャネル領域となる。従って、チャネル長は第１段差と第２段差によって規定することができ、第１段差と第２段差に挟まれた領域に位置するｎ−型、真性、またはｐ−型のチャネル領域２１２とｐ＋型のチャネル領域２０９との合計がＳｉＣパワーＭＩＳＦＥＴのチャネル長となる。
【０１２４】
また、このチャネル領域は自己整合により形成されるので、短チャネルの形成は容易である。従って、チャネル抵抗を低減することは容易である。短チャネル化によって低下するしきい値電圧は、ｐ＋型のチャネル領域２０９の不純物濃度等により抑制することができる。
【０１２５】
さらに、ＤＭＯＳ構造のＳｉＣパワーＭＩＳＦＥＴでは、チャネル領域は自己整合により形成されるので、チャネル長がＪＦＥＴ領域の左右でずれることがない。従って、しきい値電圧のずれが生じない。
【０１２６】
これらのことから、高性能で、かつ、信頼性の高いＳｉＣパワーＭＩＳＦＥＴを実現することができる。
【０１２７】
（実施の形態３）
本実施の形態３と前述した実施の形態１，２との相違点は、トレンチ構造を採用したことである。すなわち、前述した実施の形態１では、ゲート絶縁膜１１６はＳｉＣエピタキシャル基板１０４の表面に設けられているが、本実施の形態３では、ゲート絶縁膜はＳｉＣエピタキシャル基板に垂直に設けられたトレンチの側面および底面に設けられる。
【０１２８】
≪炭化珪素半導体装置の製造方法≫
次に、本実施の形態３による炭化珪素半導体装置の製造方法について、図２６〜図３１を用いて工程順に説明する。図２６〜図３１は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域（素子形成領域）の一部および周辺形成領域の一部をそれぞれ拡大して示す要部断面図である。
【０１２９】
まず、図２６に示すように、前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板（基板）３０１の表面（第１主面）上にｎ−型のエピタキシャル層３０２を形成して、ｎ＋型のＳｉＣ基板３０１とｎ−型のエピタキシャル層３０２とからなるＳｉＣエピタキシャル基板３０４を形成する。ｎ＋型のＳｉＣ基板３０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のエピタキシャル層３０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ｎ＋型のＳｉＣ基板３０１の裏面（第２主面）側に、ｎ＋型のＳｉＣ基板３０１の表面から所定の深さ（第６深さ）を有するｎ＋型のドレイン領域３０３を形成する。ｎ＋型のドレイン領域３０３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１３０】
次に、ｎ−型のエピタキシャル層３０２の表面上に、例えば酸化珪素（ＳｉＯ２）膜からなるハードマスク３０６を形成する。続いて、ハードマスク３０６越しに、ｎ−型のエピタキシャル層３０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のエピタキシャル層３０２の表面側の素子形成領域にｐ型のボディ層３０５を形成し、周辺形成領域にｐ型のリング３０５ａを形成する。ｐ型のボディ層３０５およびｐ型のリング３０５ａのエピタキシャル層３０２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層３０５およびｐ型のリング３０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１３１】
次に、図２７に示すように、ハードマスク３０６を除去した後、ｎ−型のエピタキシャル層３０２の表面上に、例えば酸化珪素（ＳｉＯ２）膜からなるハードマスク（第６マスク）３０８を形成する。続いて、ハードマスク３０８越しに、ｎ−型のエピタキシャル層３０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、素子形成領域にｐ＋型のチャネル領域（第１チャネル領域）３０９を形成する。ｐ＋型のチャネル領域３０９のエピタキシャル層３０２の表面からの深さ（第５深さ）は、例えば０．４〜０．６μｍ程度である。また、ｐ＋型のチャネル領域３０９の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１３２】
次に、ハードマスク３０８越しに、ｎ−型のエピタキシャル層３０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ＋型のチャネル領域３０９内にｎ＋型のソース領域（第２ソース領域）３０７を形成する。ｎ＋型のソース領域３０７のエピタキシャル層３０２の表面からの深さ（第２深さ）は、例えば０．３〜０．４μｍ程度である。また、ｎ＋型のソース領域３０７の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。
【０１３３】
次に、ハードマスク３０８越しに、ｎ−型のエピタキシャル層３０２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｎ＋型のソース領域３０７内にｎ＋＋型のソース領域（第１ソース領域）３１１を形成する。ｎ＋＋型のソース領域３１１のエピタキシャル層３０２の表面からの深さ（第３深さ）は、例えば０．２〜０．３μｍ程度である。また、ｎ＋＋型のソース領域３１１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。
【０１３４】
素子形成領域にｐ＋型のチャネル領域３０９、ｎ＋型のソース領域３０７、およびｎ＋＋型のソース領域３１１を形成する際には、同時に、周辺形成領域にｎ＋型のガードリング３２９が形成される。従って、本実施の形態３では、ソース領域（ｎ＋型のソース領域３０７およびｎ＋＋型のソース領域３１１）とガードリング（ｎ＋型のガードリング３０７ａおよびｎ＋＋型のガードリング３１１ａ）とを同時に形成しているため、両者は深さ方向に同じ不純物分布となる。
【０１３５】
次に、図２８に示すように、ハードマスク３０８を除去した後、マスク３１５を形成する。マスク３１５は、後の工程においてｐ型のボディ層３０５の電位を固定するｐ＋＋型の電位固定層３１４が形成される領域のみに開口部分が設けられている。マスク３１５の厚さは、例えば０．２〜１．０μ程度である。
【０１３６】
次に、マスク３１５越しに、ｎ−型のエピタキシャル層３０２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ＋＋型の電位固定層３１４を形成する。ｐ＋＋型の電位固定層３１４のエピタキシャル層３０２の表面からの深さ（第７深さ）は、例えば０．１〜０．４μｍ程度である。ｐ＋＋型の電位固定層３１４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１３７】
次に、図２９に示すように、マスク３１５を除去した後、後の工程においてＳｉＣエピタキシャル基板３０４にトレンチを形成するためのハードマスク（第７マスク）３３１を形成する。ハードマスク３３１は、例えば以下のように形成することができる。まず、ｎ−型のエピタキシャル層３０２の表面上に絶縁膜３３１Ａを堆積する。絶縁膜３３１Ａは、例えばプラズマＣＶＤ法により形成される酸化珪素（ＳｉＯ２）膜からなる。続いて、絶縁膜３３１Ａ上にレジスト膜をパターニングしたマスク３３０を形成した後、マスク３３０を用いて、絶縁膜３３１Ａをドライエッチング法により加工し、絶縁膜３３１Ａからなるハードマスク３３１を形成する。
【０１３８】
次に、図３０に示すように、マスク３３０を除去した後、ハードマスク３３１を用いて、ＳｉＣエピタキシャル基板３０４にトレンチ３２８を形成する。トレンチ３２８の深さは、ｐ型のボディ層３０５の深さに依存するが、ｐ型のボディ層３０５のエピタキシャル層３０２の表面からの深さ（第１深さ）よりも深くする必要がある。これにより、トレンチ３２８の側面に、ｐ型のボディ層３０５の端部が位置することになる。
【０１３９】
次に、ハードマスク３３１を残したまま、ｎ−型、真性、またはｐ−型のチャネル領域（第２チャネル領域）３１２を形成する。ｎ−型のチャネル領域３１２の場合は、ハードマスク３３１越しに、ｎ−型のエピタキシャル層３０２にｎ型不純物を斜めイオン注入して、トレンチ３２８の側面のｐ型のボディ層３０５が形成されたｎ−型のエピタキシャル層３０２にｎ−型のチャネル領域３１２を形成する。ｎ型不純物としては、窒素原子（Ｎ）またはリン原子（Ｐ）を例示することができる。注入角度はｎ＋型のＳｉＣ基板３０１の法線から１０〜４５度程度傾いた角度が望ましい。ｎ−型のチャネル領域３１２のｎ−型のトレンチ３２８の側面からの深さは、例えば０．０５〜０．２μｍ程度である。ｎ−型のチャネル領域３１２の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１４０】
その後は、図３１に示すように、前述した実施の形態１と同様にして、素子形成領域に、ゲート絶縁膜３１６およびゲート電極３１７等を形成する。続いて、ｎ−型のエピタキシャル層３０２の表面上に層間絶縁膜３１９を形成した後、層間絶縁膜３１９の所望する領域に開口部ＣＮＴを形成し、開口部ＣＮＴの底面に露出しているｎ＋＋型のソース領域３１１の一部およびｐ＋＋型の電位固定層３１４のそれぞれの表面に金属シリサイド層３２１を形成する。
【０１４１】
続いて、ｎ＋型のＳｉＣ基板３０１の裏面側に形成されたｎ＋型のドレイン領域３０３を覆うように金属シリサイド層３２２を形成した後、金属シリサイド層３２２を覆うように、ドレイン配線用電極３８を形成する。
【０１４２】
続いて、ゲート電極３１７に達する開口部（図示は省略）を層間絶縁膜３１９に形成した後、金属シリサイド層３２１を介してｎ＋＋型のソース領域３１１の一部と電気的に接続するソース配線用電極３７、およびゲート電極３１７と電気的に接続するゲート配線用電極（図示は省略）を形成する。
【０１４３】
このように、本実施の形態３によれば、トレンチ型構造のＳｉＣパワーＭＩＳＦＥＥであっても、チャネル領域を、高いチャネル移動度を実現できるｎ−型、真性、またはｐ−型のチャネル領域３１２と、高いしきい値電圧を実現できるｐ＋型のチャネル領域３０９とで構成することにより、高いチャネル移動度と高いしきい値電圧を両立することができる。
【０１４４】
さらに、ソース領域を、ｎ＋型のソース領域３０７と、ｎ＋＋型のソース領域３１１とで構成し、ｐ＋型のチャネル領域３０９とｎ＋＋型のソース領域３１１との間にｎ＋型のソース領域３０７を形成し、ｎ＋＋型のソース領域３１１に金属シリサイド層３２１を介してソース配線用電極３７を接続する。これにより、ｎ＋型のソース領域３０７と接するｐ＋型のチャネル領域３０９内部の電界が緩和して、ゲート絶縁膜３１６の劣化を抑制することができ、かつ、ｎ＋＋型のソース領域３１１とソース配線用電極３７とのコンタクト抵抗を低減することができる。
【０１４５】
また、トレンチ型構造のＳｉＣパワーＭＩＳＦＥＴでは、４Ｈ−ＳｉＣ基板の水平面よりもチャネル移動度が高い４Ｈ−ＳｉＣ基板の垂直面をチャネル領域として利用している。これにより、チャネル抵抗を低減することができる。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４７】
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【産業上の利用可能性】
【０１４８】
本発明は、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに適用することができる。
【符号の説明】
【０１４９】
１  半導体チップ
２  アクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）
３  ｐ型のフローティング・フィールド・リミッティング・リング
４  ｎ型のガードリング
５  ゲート配線用電極
６  開口部
７  ソース配線用電極
８  ドレイン配線用電極
２７  ソース配線用電極
２８  ドレイン配線用電極
３７  ソース配線用電極
３８  ドレイン配線用電極
１０１  ｎ＋型のＳｉＣ基板（基板）
１０２  ｎ−型のエピタキシャル層
１０３  ｎ＋型のドレイン領域
１０４  ＳｉＣエピタキシャル基板
１０５  ｐ型のボディ層（ウェル領域）
１０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
１０６  マスク
１０７  ｎ＋型のソース領域（第２ソース領域）
１０７ａ  ｎ＋型のガードリング
１０８  マスク（第１マスク）
１０９  ｐ＋型のチャネル領域（第１チャネル領域）
１０９ａ  ｐ＋型のチャネル領域
１１０  絶縁膜（第１絶縁膜）
１１０Ｓ  サイドウォール（第１サイドウォール）
１１１  ｎ＋＋型のソース領域（第１ソース領域）
１１１ａ  ｎ＋＋型のガードリング
１１２  ｎ−型、真性、またはｐ−型のチャネル領域（第２チャネル領域）
１１３  マスク（第３マスク）
１１４  ｐ＋＋型の電位固定層
１１５  マスク
１１６  ゲート絶縁膜
１１７  ゲート電極
１１７Ａ  ｎ型の多結晶珪素膜
１１８  マスク
１１９  層間絶縁膜
１２０  マスク
１２１，１２２  金属シリサイド層
２０１  ｎ＋型のＳｉＣ基板（基板）
２０２  ｎ−型のエピタキシャル層
２０３  ｎ＋型のドレイン領域
２０４  ＳｉＣエピタキシャル基板
２０５  ｐ型のボディ層（ウェル領域）
２０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
２０６  ハードマスク（第４マスク）
２０７  ｎ＋型のソース領域（第２ソース領域）
２０９  ｐ＋型のチャネル領域（第１チャネル領域）
２１１  ｎ＋＋型のソース領域（第１ソース領域）
２１２  ｎ−型、真性、またはｐ−型のチャネル領域（第２チャネル領域）
２１４  ｐ＋＋型の電位固定層
２１６  ゲート絶縁膜
２１７  ゲート電極
２１９  層間絶縁膜
２２１，２２２  金属シリサイド層
２２５  絶縁膜（第３絶縁膜）
２２５Ｓ  サイドウォール（第２サイドウォール）
２２６  マスク
２２７  絶縁膜（第１絶縁膜）
２２７Ｓ  サイドウォール（第１サイドウォール）
２２８  マスク（第５マスク）
２２９  ｎ＋＋型のガードリング
３０１  ｎ＋型のＳｉＣ基板（基板）
３０２  ｎ−型のエピタキシャル層
３０３  ｎ＋型のドレイン領域
３０４  ＳｉＣエピタキシャル基板
３０５  ｐ型のボディ層（ウェル領域）
３０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
３０６  ハードマスク
３０７  ｎ＋型のソース領域（第２ソース領域）
３０７ａ  ｎ＋型のガードリング
３０８  ハードマスク（第６マスク）
３０９  ｐ＋型のチャネル領域（第１チャネル領域）
３１１  ｎ＋＋型のソース領域（第１ソース領域）
３１１ａ  ｎ＋＋型のガードリング
３１２  ｎ−型、真性、またはｐ−型のチャネル領域（第２チャネル領域）
３１４  ｐ＋＋型の電位固定層
３１５  マスク
３１６  ゲート絶縁膜
３１７  ゲート電極
３１９  層間絶縁膜
３２１，３２２  金属シリサイド層
３２８  トレンチ
３２９  ｎ＋＋型のガードリング
３３０  マスク
３３１  ハードマスク（第７マスク）
３３１Ａ  絶縁膜
ＣＮＴ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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