(57)【要約】【課題】差動増幅回路で発生するノイズが低減された半導体装置を提供する。【解決手段】表面チャネル型の第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタを備え、さらに、埋め込みチャネル型の第１導電型ＭＯＳトランジスタまたは第２導電型ＭＯＳトランジスタを備えた半導体装置であって、半導体装置は、差動対を構成する差動入力トランジスタ（Ｍ１、Ｍ２）と、カレントミラー回路を構成する負荷トランジスタ（Ｍ３、Ｍ４）と、を含んで構成される差動増幅回路（１０ａ）を有し、差動入力トランジスタは、表面チャネル型の第１導電型ＭＯＳトランジスタ、または表面チャネル型の第２導電型ＭＯＳトランジスタであり、負荷トランジスタは、埋め込みチャネル型の第１導電型ＭＯＳトランジスタまたは埋め込みチャネル型の第２導電型ＭＯＳトランジスタであることを特徴とする。【選択図】図１
2013125829.tif 000002
【特許請求の範囲】
【請求項１】
表面チャネル型の第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタを備え、
さらに、埋め込みチャネル型の第１導電型ＭＯＳトランジスタまたは第２導電型ＭＯＳトランジスタを備えた半導体装置であって、
前記半導体装置は、差動対を構成する差動入力トランジスタと、カレントミラー回路を構成する負荷トランジスタと、を含んで構成される差動増幅回路を有し、
前記差動増幅回路の前記差動入力トランジスタは、前記表面チャネル型の前記第１導電型ＭＯＳトランジスタ、または前記表面チャネル型の前記第２導電型ＭＯＳトランジスタであり、
前記負荷トランジスタは、前記埋め込みチャネル型の前記第２導電型ＭＯＳトランジスタまたは前記埋め込みチャネル型の前記第１導電型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項２】
前記差動増幅回路は、前記カレントミラー回路に直列接続される複数のトランジスタを含むカスコード段を備えるカスコード型差動増幅回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カスコード段は、
前記カレントミラー回路が接続される第１の電源と、前記第１の電源は異なる第２の電源との間に接続され、
前記複数のトランジスタのうち前記第２の電源に接続されて前記カスコード段の定電流源となるトランジスタは、前記負荷トランジスタとは異なる導電型ＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記差動増幅回路の出力に接続され、前記差動増幅回路の出力信号を増幅するトランジスタを含む出力段を備え、前記トランジスタは、埋め込みチャネル型の前記負荷トランジスタと同一導電型ＭＯＳトランジスタであることを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記差動増幅回路と前記第２の電源との間に接続され、前記差動増幅回路の定電流源となるトランジスタは、表面チャネル型の前記差動入力トランジスタと同一導電型ＭＯＳトランジスタであることを特徴とする請求項３または請求項４いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成するＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）トランジスタの微細化が進むにつれ、ＣＭＯＳトランジスタの製造方法（以下、第１のプロセスと表す）においては、ＮＭＯＳ（N-channel Metal-Oxide-Semiconductor）トランジスタ、及びＰＭＯＳ（P-channel Metal-Oxide-Semiconductor）トランジスタをいずれも表面チャネル型のトランジスタとする工程が設けられている。
この工程が設けられる理由は、第１のプロセス以前のＣＭＯＳトランジスタの製造方法（以下、第２のプロセスと表す）では、ＰＭＯＳトランジスタにおいて、閾値電圧の低下、サブスレッショルド特性の劣化、パンチスルーなどの短チャネル効果を引き起こしていたからである。短チャネル効果を引き起こす原因の一つとして、ＰＭＯＳトランジスタのゲート電極に、ＮＭＯＳトランジスタのゲート電極と同じくＮ型不純物を注入し、ＰＭＯＳトランジスタを埋め込みチャネル型のトランジスタとしていることが挙げられる。そのため、第１のプロセスでは、ＰＭＯＳトランジスタのゲート電極にＰ型不純物を注入し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを表面チャネル型のトランジスタとする工程を設け、ＣＭＯＳトランジスタの短チャネル効果を抑制している。（例えば、特許文献１参照）。
【０００３】
ところで、上記第１のプロセスを用いて製造する半導体装置として、差動増幅回路を有する半導体装置がある。差動増幅回路は、差動対を構成する差動入力トランジスタと、この差動対に電流を供給するカレントミラー回路を構成する負荷トランジスタと、から構成される。
例えば、特許文献２には、デジタル回路とアナログ回路を混在した差動増幅回路を有する半導体装置が開示されている。デジタル回路は、ＮＡＮＤ回路等の論理回路を含んで構成され、また、アナログ回路は、差動増幅回路を含んで構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３５２１０９７号公報
【特許文献２】特開２００２−１５１５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表面チャネル型のトランジスタは、埋め込みチャネル型のトランジスタに比べ、トランジスタの相互コンダクタンスＧＭが高く、出力抵抗Ｒｏが高く、トランジスタを隣接配置した場合の隣接トランジスタ間のＶｔペア性が良い（Ｖｔの差電位が少ない）という利点がある。しかしながら、表面チャネル型のトランジスタは、トランジスタノイズ（特に１／ｆノイズ）が大きいという問題がある。
そのため、第１のプロセスを用いて製造する半導体装置に差動増幅回路を組み込んだ場合、この差動増幅回路は、表面チャネル型のトランジスタのみで構成されることになる。そうすると、差動増幅回路のカレントミラー回路を構成する負荷トランジスタが、表面チャネル型のトランジスタであるため、カレントミラー回路が発生するノイズが大きくなり、差動増幅回路トータルのノイズが大きくなってしまうという問題がある。
【０００６】
また、第２のプロセスを用いて製造する半導体装置に差動増幅回路を組み込んだ場合、差動増幅回路のカレントミラー回路を構成する負荷トランジスタを、埋め込みチャネル型のトランジスタとすることができ、差動増幅回路トータルのノイズの増大を抑制できる。しかしながら、この差動増幅回路が含まれる半導体装置は、ＣＭＯＳトランジスタが微細化されていないため、デジタル回路の動作速度などの性能が、第１のプロセスを用いた場合に比べて劣ってしまうという問題がある。
なお、上記特許文献２に開示された半導体装置は、第１のプロセスに更に埋め込みチャネル型のトランジスタを製造する工程を付加したプロセスを用いて製造される半導体装置である。この半導体装置の差動入力トランジスタは、埋め込みチャネル型のトランジスタで構成されている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、半導体装置に係る第１の解決手段として、表面チャネル型の第１導電型ＭＯＳトランジスタ及び第２導電型ＭＯＳトランジスタを備え、さらに、埋め込みチャネル型の第１導電型ＭＯＳトランジスタまたは第２導電型ＭＯＳトランジスタを備えた半導体装置であって、前記半導体装置は、差動対を構成する差動入力トランジスタと、カレントミラー回路を構成する負荷トランジスタと、を含んで構成される差動増幅回路を有し、前記差動増幅回路の前記差動入力トランジスタは、前記表面チャネル型の前記第１導電型ＭＯＳトランジスタ、または前記表面チャネル型の前記第２導電型ＭＯＳトランジスタであり、前記負荷トランジスタは、前記埋め込みチャネル型の前記第２導電型ＭＯＳトランジスタまたは前記埋め込みチャネル型の前記第１導電型ＭＯＳトランジスタであることを特徴とする。
【０００８】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記差動増幅回路は、前記カレントミラー回路に直列接続される複数のトランジスタを含むカスコード段を備えるカスコード型差動増幅回路であることを特徴とする。
【０００９】
また、半導体装置に係る第３の解決手段として、上記第２の解決手段において、前記カスコード段は、前記カレントミラー回路が接続される第１の電源と、前記第１の電源は異なる第２の電源との間に接続され、前記複数のトランジスタのうち前記第２の電源に接続されて前記カスコード段の定電流源となるトランジスタは、前記負荷トランジスタとは異なる導電型ＭＯＳトランジスタであることを特徴とする。
【００１０】
また、半導体装置に係る第４の解決手段として、上記第１から第３の解決手段において、前記差動増幅回路の出力に接続され、前記差動増幅回路の出力信号を増幅するトランジスタを含む出力段を備え、前記トランジスタは、埋め込みチャネル型の前記負荷トランジスタと同一導電型ＭＯＳトランジスタであることを特徴とする。
【００１１】
また、半導体装置に係る第５の解決手段として、上記第３または第４の解決手段において、前記差動増幅回路と前記第２の電源との間に接続され、前記差動増幅回路の定電流源となるトランジスタは、表面チャネル型の前記差動入力トランジスタと同一導電型ＭＯＳトランジスタであることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置によれば、差動増幅回路は、差動入力トランジスタが表面チャネル型のトランジスタにより、また、負荷トランジスタが埋め込みチャネル型のトランジスタにより、それぞれ構成される。これにより、差動増幅回路トータルのノイズを抑制することができる。
また、半導体装置は、表面チャネル型の第１及び第２導電型ＭＯＳトランジスタによりＣＭＯＳトランジスタを構成して、このＣＭＯＳトランジスタをデジタル回路における論理回路に用いることができる。これにより、上記第２のプロセスを用いて製造した半導体装置に比べて、デジタル回路の性能を改善することができる。
【図面の簡単な説明】
【００１３】
【図１】２段増幅オペアンプ１０の回路構成図である。
【図２】折り返しカスコードアンプ型アンプ２０の初段２０ａ（差動増幅回路）の回路構成図である。
【図３】折り返しカスコードアンプ型アンプ３０の初段３０ａ（差動増幅回路）の回路構成図である。
【図４】図１〜図３に示す各回路の第１導電型、第２導電型ＭＯＳトランジスタをそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとしたときの各回路構成図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体装置における２段増幅オペアンプ（Operational Amplifier）の回路構成図である。
図１に示すように、２段増幅オペアンプ１０は、初段１０ａ（差動増幅回路）及び出力段１０ｂを含んで構成される。
初段１０ａにおいて、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２は、差動対を構成する差動入力トランジスタである。本実施形態において、ＮＭＯＳトランジスタＭ１、Ｍ２は、表面チャネル型の第１導電型ＭＯＳトランジスタである。
また、初段１０ａにおいて、ＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４は、カレントミラー回路を構成する負荷トランジスタである。本実施形態において、ＰＭＯＳトランジスタＭ３、Ｍ４は、埋め込みチャネル型の第２導電型ＭＯＳトランジスタである。
また、表面チャネル型のＮＭＯＳトランジスタＭ５は、差動対から一定電流を引き出すカレントシンク（定電流源）を構成する。
【００１５】
ＮＭＯＳトランジスタＭ１のドレインは、ＰＭＯＳトランジスタＭ３のドレイン及びゲートに接続され、ソースはＮＭＯＳトランジスタＭ５のドレインに接続される。また、ＮＭＯＳトランジスタＭ１のゲートには、差動信号を構成する入力電圧Ｖｉｎ（−）が供給される。
また、ＮＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ３のドレインに接続され、ソースはＮＭＯＳトランジスタＭ５のドレインに接続される。また、ＮＭＯＳトランジスタＭ２のゲートには、差動信号を構成する、入力電圧Ｖｉｎ（−）と対をなす入力電圧Ｖｉｎ（＋）が供給される。
【００１６】
ＰＭＯＳトランジスタＭ３のソースは、電源配線に接続されて電源電圧ＶＤＤ（第１の電源電圧）が供給され、ドレイン及びゲートはＮＭＯＳトランジスタＭ１のドレインに共通接続される。
ＰＭＯＳトランジスタＭ４のソースは、電源配線に接続されて電源電圧ＶＤＤが供給され、ソースはＮＭＯＳトランジスタＭ２のドレインに接続され、ゲートはＰＭＯＳトランジスタＭ３のゲートに接続される。
【００１７】
ＮＭＯＳトランジスタＭ５のドレインは、ＮＭＯＳトランジスタＭ１のソース及びＮＭＯＳトランジスタＭ２のソースに接続され、ソースは電源配線に接続されて、電源電圧ＶＤＤとは異なる電源電圧ＶＳＳ（第２の電源電圧）が供給される。ＮＭＯＳトランジスタＭ５のゲートは、バイアス電圧Ｂｉａｓが供給される。
ＮＭＯＳトランジスタＭ５は、差動対から一定電流を引き出すカレントシンク（定電流源）として機能し、常に一定電流を流すことで、初段１０ａが幅広い電圧範囲において波形や特性にひずみがなく出力する。
【００１８】
ところで、上記オペアンプの初段１０ａで発生するノイズを、入力換算ノイズとして考えた場合、オペアンプの初段１０ａで発生するノイズは、差動対、カレントミラー回路それぞれで発生するノイズの合計である。
差動対で発生するノイズは、入力（ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２）のゲートで発生するノイズを、入力のＧＭ（ＧＭ１，２）で割った値で表わされる。
また、カレントミラー回路で発生するノイズは、差動対で発生するこのノイズをカレントミラー回路のＧＭ（ＧＭ３，４）倍したのちに、入力のＧＭ１，２で割った値で表わされる。
よって、本実施形態においては、カレントミラー回路で発生するノイズを抑制し、差動対で発生するノイズを抑制するため、カレントミラー回路を構成する負荷トランジスタを表面チャネル型のトランジスタに比べてＧＭの小さい埋め込みチャネル型のトランジスタとし、差動対を構成する差動トランジスタを埋め込みチャネル型のトランジスタに比べてＧＭの大きい表面チャネル型のトランジスタとした。具体的には、カレントミラー回路を構成するＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４を、それぞれ埋め込みチャネル型のＭＯＳトランジスタに、差動対を構成するＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２を、それぞれ表面チャネル型のＭＯＳトランジスタとした。
これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、オペアンプの初段１０ａで発生するノイズを効果的に低減することができる。
つまり、差動対を構成するＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２を、埋め込みチャネル型のトランジスタにすると、それぞれ表面チャネル型のＭＯＳトランジスタで構成した場合に比べて、ＧＭ１，２が下がり、入力信号に対する増幅率が下がる。そうすると、初段部１０ａは、オペアンプ回路内で発生するノイズに対して弱い回路となり、相対的にオペアンプトータルのノイズが大きくなってしまう危険が大きい。また、さらに隣接トランジスタ間のＶｔペア性も悪くなることから、オペアンプのオフセット量も大きくなってしまう。そのため、差動対を構成するＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２を、それぞれ表面チャネル型のＭＯＳトランジスタとした。
【００１９】
なお、出力段１０ｂにおけるＰＭＯＳトランジスタＭ２６は、設計においてカレントミラー回路を構成するトランジスタと同種のトランジスタを使うことが多いので、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のＰＭＯＳトランジスタとしてもよい（図１において破線で示す領域１０ｃ参照）。
また、出力段１０ｂにおけるＮＭＯＳトランジスタＭ２７についても、他の特性（例えば、電圧利得）の変動を許容できる範囲で、オペアンプの初段１０ａのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のＮＭＯＳトランジスタとしてもよい（図１において破線で示す領域１０ｄ参照）。
また、定電流源を構成するＮＭＯＳトランジスタＭ５についても、他の特性（例えば、電源電圧の変動に伴う定電流特性）の悪化を許容できる範囲で、オペアンプの初段１０ａのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のＮＭＯＳトランジスタとしてもよい（図１において破線で示す領域１０ｄ参照）。
【００２０】
また、上記実施形態の説明では、本願の技術思想を明確にするため、オペアンプの初段１０ａが、差動対、カレントミラー回路及び定電流源から構成される差動増幅回路を例にとって説明したが、次に説明するように、この初段１０ａを折り返しカスコード型の差動増幅回路としてもよい。
図２は、折り返しカスコードアンプ型アンプ２０の初段２０ａ（差動増幅回路）の回路構成図である。上述したオペアンプの初段１０ａにおける電圧利得Ａ０を更に高めるため、カレントミラー回路と差動対との間にバイアス電圧により駆動されるトランジスタペアを挟み、カスコード型（トランジスタを縦積みにした型の）差動増幅回路とすることが考えられる。しかし、単純にトランジスタペアを挟み込む構成だけでは、オペアンプの初段は電源電圧ＶＤＤと電源電圧ＶＳＳとの間で動作するため、大きな入力電圧範囲を確保できない。そのため、オペアンプの初段（差動増幅回路）を、差動対と並列に、定電流源を有するカスコード段を設けた構成を有する折り返しカスコード型の差動増幅回路とする。
【００２１】
図２に示すように、折り返しカスコードアンプ型アンプ２０の初段２０ａは、図１に示す差動対を構成するペアトランジスタ（表面チャネル型のＮＭＯＳトランジスタＭ１、及びＮＭＯＳトランジスタＭ２）と、定電流源（表面チャネル型のＮＭＯＳトランジスタＭ５）、カレントミラー回路（破線で示す領域２０ｃ内の埋め込みチャネル型のＰＭＯＳトランジスタＭ３、及びＰＭＯＳトランジスタＭ４）を含んで構成される。なお、図２において、図１と同一の部分には同一の符号を付し、その説明を省略する。
【００２２】
カスコード段２０ｂは、上記カレントミラー回路と、これに直列に接続される２組のトランジスタ対、定電流源を含んで構成される。
２組のトランジスタ対のうち、カレントミラー回路側に設けられる１組目のトランジスタ対は、表面チャネル型のＰＭＯＳトランジスタＭ８、ＰＭＯＳトランジスタＭ９から構成される。
ＰＭＯＳトランジスタＭ８のソースは、ＰＭＯＳトランジスタＭ３のドレインに接続され、ドレインは、ＰＭＯＳトランジスタＭ３のゲート、及びＮＭＯＳトランジスタＭ１０のドレインに接続される。ＰＭＯＳトランジスタＭ８のゲートは、バイアス電圧Ｂｉａｓ２が供給される。
ＰＭＯＳトランジスタＭ９のソースは、ＰＭＯＳトランジスタＭ４のドレインに接続され、ドレインは、出力端子、及びＮＭＯＳトランジスタＭ１１のドレインに接続される。ＰＭＯＳトランジスタＭ９のゲートは、ＰＭＯＳトランジスタＭ８のゲートと同様に、バイアス電圧Ｂｉａｓ２が供給される。
【００２３】
２組のトランジスタ対のうち、カレントミラー回路と反対側に設けられる２組目のトランジスタ対は、表面チャネル型のＮＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１から構成される。
ＮＭＯＳトランジスタＭ１０のドレインは、ＰＭＯＳトランジスタＭ８のドレインに接続され、ソースは、ＮＭＯＳトランジスタＭ６のドレインに接続される。ＮＭＯＳトランジスタＭ１０のゲートは、バイアス電圧Ｂｉａｓ３が供給される。
ＮＭＯＳトランジスタＭ１１のドレインは、出力端子、及びＰＭＯＳトランジスタＭ９のドレインに接続され、ソースは、ＮＭＯＳトランジスタＭ７のドレインに接続される。ＮＭＯＳトランジスタＭ１１のゲートは、バイアス電圧Ｂｉａｓ３が供給される。
【００２４】
カスコード段２０ｂにおける定電流源は、表面チャネル型のＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７から構成される。
ＮＭＯＳトランジスタＭ６のドレインは、ＮＭＯＳトランジスタＭ１０のソースに接続され、ソースはＮＭＯＳトランジスタＭ５のソースと同一の電源配線に接続されて電源電圧ＶＳＳ（第２の電源電圧）が供給される。ＮＭＯＳトランジスタＭ６のゲートは、ＮＭＯＳトランジスタＭ５のゲートと同様に、バイアス電圧Ｂｉａｓが供給される。
ＮＭＯＳトランジスタＭ７のドレインは、ＮＭＯＳトランジスタＭ１１のソースに接続され、ソースはＮＭＯＳトランジスタＭ６のソースと同一の電源配線に接続されて電源電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＭ７のゲートは、ＮＭＯＳトランジスタＭ６のゲートと同様に、バイアス電圧Ｂｉａｓが供給される。
【００２５】
この折り返しカスコードアンプ型アンプ２０の初段２０ａにおいても、カレントミラー回路を構成するＰＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４を、それぞれ埋め込みチャネル型のＭＯＳトランジスタ、差動対を構成するＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２を、それぞれ表面チャネル型のＭＯＳトランジスタとした。
これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、折り返しカスコードアンプ型アンプ２０の初段２０ａで発生するノイズを効果的に低減することができる。
【００２６】
なお、図１における初段１０ａと同様に、定電流源を構成するＮＭＯＳトランジスタＭ５、Ｍ６，Ｍ７についても、他の特性（例えば、電源電圧の変動に伴う定電流特性）の悪化を許容できる範囲で、折り返しカスコードアンプ型アンプ２０の初段２０ａのノイズを低減する場合、上記構成のように表面チャネル型ではなく、埋め込みチャネル型のＮＭＯＳトランジスタとしてもよい（図２における破線領域２０ｄ参照）。
【００２７】
また、折り返しカスコードアンプ型アンプ２０の初段２０ａを、図３に示す折り返しカスコード型の差動増幅回路としてもよい。
図３は、折り返しカスコードアンプ型アンプ３０の初段３０ａ（差動増幅回路）の回路構成図である。折り返しカスコードアンプ型アンプ３０の初段３０ａは、上述した折り返しカスコードアンプ型アンプ２０の初段２０ａにおいて、カレントミラー回路を構成するＭＯＳトランジスタを、差動対を構成するトランジスタと同じ導電型ＭＯＳトランジスタとした差動増幅回路である。
そのため、折り返しカスコードアンプ型アンプ３０のカスコード段３０ｂにおいて、電源電圧ＶＤＤ側に定電流源（破線で示す領域３０ｄ内の回路）、電源電圧ＶＳＳ側にカレントミラー回路（破線で示す領域３０ｃ内の回路）を配置した点が、折り返しカスコードアンプ型アンプ２０と相違する。なお、図３において、図２と同一の部分には同一の符号を付し、その説明を省略する。
【００２８】
図３に示すカスコード段３０ｂにおける定電流源は、表面チャネル型のＰＭＯＳトランジスタＭ１６、ＰＭＯＳトランジスタＭ１７から構成される。
ＰＭＯＳトランジスタＭ１６のソースは、図１及び図２に示すＰＭＯＳトランジスタＭ３、Ｍ４と同様に、電源配線に接続されて電源電圧ＶＤＤ（第１の電源電圧）が供給され、ドレインはＰＭＯＳトランジスタＭ８のソースに接続される。ＰＭＯＳトランジスタＭ１６のゲートは、バイアス電圧Ｂｉａｓ４が供給される。
ＰＭＯＳトランジスタＭ１７のソースは、ＰＭＯＳトランジスタＭ１６と同様に、電源配線に接続されて電源電圧ＶＤＤが供給され、ドレインはＰＭＯＳトランジスタＭ９のソースに接続される。ＰＭＯＳトランジスタＭ１７のゲートは、バイアス電圧Ｂｉａｓ４が供給される。
【００２９】
カスコード段３０ｂにおけるカレントミラー回路は、埋め込みチャネル型のＮＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１４から構成される。
ＮＭＯＳトランジスタＭ１３のドレインは、ＮＭＯＳトランジスタＭ１０のソースに接続され、ソースはＮＭＯＳトランジスタＭ５のソースと同一の電源配線に接続されて電源電圧ＶＳＳ（第２の電源電圧）が供給される。ＮＭＯＳトランジスタＭ１３のゲートは、ＮＭＯＳトランジスタＭ１０のドレイン、及びＰＭＯＳトランジスタＭ８のドレインに接続される。
ＮＭＯＳトランジスタＭ１４のドレインは、ＮＭＯＳトランジスタＭ１１のソースに接続され、ソースはＮＭＯＳトランジスタＭ１３のソースと同一の電源配線に接続されて電源電圧ＶＳＳが供給される。ＮＭＯＳトランジスタＭ１４のゲートは、ＮＭＯＳトランジスタＭ１３のゲートに接続される。
【００３０】
この折り返しカスコードアンプ型アンプ３０の初段３０ａにおいても、カレントミラー回路を構成するＮＭＯＳトランジスタＭ１３、ＮＭＯＳトランジスタＭ１４を、それぞれ埋め込みチャネル型のＭＯＳトランジスタ、差動対を構成するＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２を、それぞれ表面チャネル型のＭＯＳトランジスタとした。
これにより、カレントミラー回路で発生するノイズを抑制し、さらに、差動対で発生するノイズを抑制することで、折り返しカスコードアンプ型アンプ３０の初段３０ａで発生するノイズを効果的に低減することができる。
【００３１】
なお、図２に示す折り返しカスコードアンプ型アンプ２０の初段２０ａと同様に、定電流源を構成するＰＭＯＳトランジスタＭ１６、Ｍ１７についても、他の特性（例えば、電源電圧の変動に伴う定電流特性）の悪化を許容できる範囲で、折り返しカスコードアンプ型アンプ３０の初段３０ａのノイズを低減する場合、上記構成のように表面チャネル型のＰＭＯＳトランジスタではなく、埋め込みチャネル型のＰＭＯＳトランジスタとしてもよい。
【００３２】
このように、本発明の半導体装置によれば、差動増幅回路は、差動入力トランジスタが表面チャネル型のトランジスタにより、負荷トランジスタが埋め込みチャネル型のトランジスタにより、それぞれ構成される。これにより、差動増幅回路トータルのノイズを抑制することができる。
また、半導体装置は、表面チャネル型の第１及び第２導電型ＭＯＳトランジスタによりＣＭＯＳトランジスタを構成して、このＣＭＯＳトランジスタをデジタル回路における論理回路に用いることができる。これにより、表面チャネル型の第１または第２導電型ＭＯＳトランジスタの一方と、埋め込みチャネル型の第１または第２導電型ＭＯＳトランジスタの他方しか製造できないプロセスを用いて製造した半導体装置に比べて、デジタル回路の性能を改善することができる。
【００３３】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態において、図１〜図３に示す各回路は、第１導電型ＭＯＳトランジスタをＮＭＯＳトランジスタ、第２導電型ＭＯＳトランジスタをＰＭＯＳトランジスタとして説明した。しかしながら、第１導電型ＭＯＳトランジスタをＰＭＯＳトランジスタ、第２導電型ＭＯＳトランジスタをＮＭＯＳトランジスタとしてもよい。
図４は、図１〜図３に示す各回路を、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに入れ替えた回路である。
図４（ａ）に示す回路が、図１に示す２段増幅オペアンプ１０に、図４（ｂ）に示す回路が、図２に示す折り返しカスコードアンプ型アンプ２０の初段２０ａに、図４（ｃ）に示す回路が、図３に示す折り返しカスコードアンプ型アンプ３０の初段３０ａに、それぞれ対応する。なお、図４において、図１〜図３と同一の部分には同一の符号を付している。
図４に示す各回路の場合、第１導電型ＭＯＳトランジスタがＰＭＯＳトランジスタ、第２導電型ＭＯＳトランジスタがＮＭＯＳトランジスタとなる。また、上記実施形態で説明において、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの接続に関して用いたソースとドレインとを、電源電圧ＶＤＤと電源電圧ＶＳＳとを、それぞれ入れ替えて読めば、上記実施形態の説明での内容が、図４で示す各回路についても当てはまる。
つまり、図４で示す各オペアンプの初段（差動増幅器）において、差動対を構成するＭＯＳトランジスタが表面チャネル型のＰＭＯＳトランジスタとなり、カレントミラー回路を構成するＭＯＳトランジスタが埋め込みチャネル型のＮＭＯＳトランジスタとなり、オペアンプの初段において発生するノイズを抑制できる。
これにより、差動対を構成するＭＯＳトランジスタが、ＰＭＯＳトランジスタであるかＮＭＯＳトランジスタであるかに関係なく、ノイズ特性を良くすることが出来ることになり、回路設計の自由度を上げることができる。
【符号の説明】
【００３４】
１０…２段増幅オペアンプ、１０ａ，２０ａ，３０ａ…初段、１０ｂ…出力段、２０，３０…折り返しカスコードアンプ型アンプ、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ７，Ｍ１０，Ｍ１１，Ｍ１３，Ｍ１４，Ｍ２７…ＮＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ８，Ｍ９，Ｍ１６，Ｍ１７，Ｍ２６…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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