(57)【要約】      （修正有）【課題】ノイズの発生を抑制し、より良好な画質を得ることができるＣＭＯＳイメージセンサを提供する。【解決手段】固体撮像素子は、画素ごとに、受光した光に応じた電荷を発生する光電変換部と、光電変換部で発生した電荷に対する電荷を増幅して読み出すための増幅トランジスタとを備える。そして、増幅トランジスタが有するゲート電極６２の一部が、光電変換部が形成される基板に対して埋め込まれた凸部６２−２．６２−３を有して形成される。また、ゲート電極６２の底面、並びに、ゲート電極が有する凸部の底面および側面に沿ってチャネル領域６６が形成される。【選択図】図５
2013125862.tif 000002
【特許請求の範囲】
【請求項１】
受光した光に応じた電荷を発生する光電変換部と、
前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子と
を備え、
前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される
固体撮像素子。
【請求項２】
前記能動素子は、前記光電変換部で発生した電荷を増幅して読み出すための増幅トランジスタである
請求項１に記載の固体撮像素子。
【請求項３】
前記能動素子は、前記光電変換部で発生した電荷が前記増幅トランジスタにより増幅された画素信号を出力可能な状態にする選択トランジスタである
請求項２に記載の固体撮像素子。
【請求項４】
前記能動素子は、前記光電変換部で発生した電荷を浮遊拡散領域に転送するための転送トランジスタである
請求項１に記載の固体撮像素子。
【請求項５】
前記能動素子は、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタである
請求項４に記載の固体撮像素子。
【請求項６】
前記ゲート電極の底面、並びに、前記ゲート電極が有する前記凸部の底面および側面に沿ってチャネル領域が形成される
請求項１に記載の固体撮像素子。
【請求項７】
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に沿って形成される
請求項１に記載の固体撮像素子。
【請求項８】
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する略中央に形成される
請求項７に記載の固体撮像素子。
【請求項９】
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する両端近傍に形成される
請求項７に記載の固体撮像素子。
【請求項１０】
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に沿って形成される
請求項１に記載の固体撮像素子。
【請求項１１】
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する略中央に形成される
請求項１０に記載の固体撮像素子。
【請求項１２】
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する両端近傍に形成される
請求項１０に記載の固体撮像素子。
【請求項１３】
受光した光に応じた電荷を発生する光電変換部と、
前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子と
を有し、
前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、ノイズの発生を抑制し、より良好な画質を得ることができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。固体撮像素子は、光電変換部であるＰＤ（Photodiode：フォトダイオード）や複数のトランジスタなどを有する複数の画素が２次元状に配列された受光面を有しており、それぞれの画素において入射光が光電変換される。
【０００３】
例えば、CMOSイメージセンサでは、ＰＤにおいて光電変換されて蓄積された電荷は、転送トランジスタを介して浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送される。そして、ＦＤに蓄積されている電荷は、増幅トランジスタによって、そのレベルに応じた画素信号に変換され、選択トランジスタを介して画素信号が出力される。
【０００４】
図１を参照して、従来の増幅トランジスタの構造について説明する。
【０００５】
図１Ａには、増幅トランジスタ１の平面的な構成例が示されている。また、図１Ｂには、増幅トランジスタ１の幅方向の断面（図１ＡのＡ−Ａ’断面）における構成例が示されており、図１Ｃには、増幅トランジスタ１の長さ方向の断面（図１ＡのＢ−Ｂ’断面）における構成例が示されている。
【０００６】
図１に示すように、増幅トランジスタ１は、シリコン基板２に対して、ソース領域３およびドレイン領域４が形成され、ソース領域３およびドレイン領域４の間にチャネル領域５が形成されて、チャネル領域５を覆うようにゲート電極６が形成されて構成される。また、増幅トランジスタ１の幅方向（図１ＡのＡ−Ａ'方向）におけるゲート電極６の両端には、増幅トランジスタ１を挟み込むように、ＰＤなどの他の素子と分離するための素子分離領域７が形成されている。
【０００７】
ところで、一般的に、増幅トランジスタ１で発生するノイズは、画素信号に直接的に加算されて出力されるため、例えば、低照度での撮像時において、ＳＮ比（signal noise ratio）が低下してしまい、画質が劣化することになる。特に、増幅トランジスタ１で発生する１／ｆノイズおよびバーストノイズの影響が大きく、固体撮像素子の高画質化を図るためには、１／ｆノイズおよびバーストノイズの発生を抑制することが必要となる。
【０００８】
また、特許文献１に開示されているように、１／ｆノイズは、ゲート長およびゲート幅に依存することが知られており、増幅トランジスタのサイズを大きくすることが、１／ｆノイズの低減化に有効である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２５３３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、固体撮像素子の多画素化が図られるのに伴い、画素の小型化が進んでおり、トランジスタのサイズを拡大するために、ＰＤなどの他の素子のサイズを縮小することは困難である。このように、トランジスタとして使用することができる領域の面積が制限されており、トランジスタのサイズを拡大する方法以外の方法で、１／ｆノイズおよびバーストノイズの発生を抑制することが求められている。
【００１１】
本開示は、このような状況に鑑みてなされたものであり、ノイズの発生を抑制し、より良好な画質を得ることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の一側面の固体撮像素子は、受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを備え、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される。
【００１３】
本開示の一側面の電子機器は、受光した光に応じた電荷を発生する光電変換部と、前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子とを有し、前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される固体撮像素子を備える。
【００１４】
本開示の一側面においては、能動素子が有するゲート電極の一部が、光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される。
【発明の効果】
【００１５】
本開示の一側面によれば、ノイズの発生を抑制し、より良好な画質を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】従来の増幅トランジスタを説明する図である。
【図２】本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図３】画素アレイ部の画素および周辺回路の構成例を示す回路図である。
【図４】画素の駆動タイミングの一例を示す図である。
【図５】増幅トランジスタの第１の構成例を示す図である。
【図６】増幅トランジスタの第２の構成例を示す図である。
【図７】増幅トランジスタの第３の構成例を示す図である。
【図８】増幅トランジスタの第４の構成例を示す図である。
【図９】増幅トランジスタの第５の構成例を示す図である。
【図１０】画素の構成例を示す図である。
【図１１】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
図２は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【００１９】
図２において、固体撮像素子１１は、CMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動回路１３、シャッタ駆動回路１４，CDS(Correlated Double Sampling)回路１５、水平駆動回路１６，AGC（Automatic Gain Controller）１７，A/D（Analog/Digital）変換部１８、およびタイミングジェネレータ１９を備えて構成される。
【００２０】
画素アレイ部１２は、２次元状に配置された複数の画素（例えば、図３の画素２１）を有しており、各画素は、１または複数の光電変換素子を有している。また、画素アレイ部１２には、垂直駆動回路１３からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路１５に出力するための複数の信号配線が列ごとに接続されている。
【００２１】
垂直駆動回路１３は、画素アレイ部１２が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。
【００２２】
シャッタ駆動回路１４は、シャッタ駆動を行うための駆動信号を、画素アレイ部１２が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路１４から出力される駆動信号と、垂直駆動回路１３から出力される信号との間隔を調整することで、画素の露光時間（電荷蓄積時間）を調整することができる。
【００２３】
CDS回路１５は、垂直駆動回路１３からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。即ち、CDS回路１５は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、CDS回路１５は、水平駆動回路１６からの駆動信号に従って、取得した画素値を示す信号を順次、AGC１７に出力する。
【００２４】
水平駆動回路１６は、画素アレイ部１２が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路１５に出力する。
【００２５】
AGC１７は、CDS回路１５から供給される画素値を示す信号を、適切なゲインで増幅して、A/D変換部１８に出力する。
【００２６】
A/D変換部１８は、AGC１７から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子１１の外部に出力する。
【００２７】
タイミングジェネレータ１９は、所定の周波数のクロック信号に基づいて、固体撮像素子１１の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
【００２８】
また、図２では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部１２から出力された信号は、CDS回路１５においてCDS処理が施された後に、AGC１７において増幅され、A/D変換部１８においてA/D変換されて外部に出力される。
【００２９】
なお、図２は、固体撮像素子１１の構成の一例を示すものであり、例えば、A/D変換部１８を固体撮像素子１１の内部に備えない構成や、画素の列ごとにA/D変換部を備える構成などを採用することができる。また、固体撮像素子１１は、１つ以上のCDS回路１５を備えたり、複数のAGC１７およびA/D変換部１８を設けたりすることで、複数の出力系統を有する構成としてもよい。
【００３０】
次に、図３を参照して、画素アレイ部１２の画素および周辺回路について説明する。
【００３１】
上述したように、画素アレイ部１２には、２次元状に複数の画素が配置されているが、図３では、それらの中の１つの画素２１が図示されており、その他の画素は簡略化のため図示が省略されている。また、図３に示すように、画素アレイ部１２の周辺回路は、画素２１の行ごとに配置されるアンド素子２２乃至２４、画素２１の列ごとに配置されるトランジスタ２５、および定電位源２６を有して構成されている。
【００３２】
画素２１は、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６を備えて構成される。また、画素２１には、行方向に並ぶ画素２１で共通する信号を供給する転送信号配線４１、リセット信号配線４２、および選択信号配線４３が接続されるとともに、CDS回路１５に画素信号を出力する画素出力配線４４が接続される。また、画素２１には、電源電位供給配線４５を介して、所定の電源電位が供給される。
【００３３】
ＰＤ３１は、画素２１に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。
【００３４】
転送トランジスタ３２は、転送信号配線４１を介して供給される転送信号に従って、ＰＤ３１に蓄積されている電荷を、ＦＤ３３に転送する。
【００３５】
ＦＤ３３は、転送トランジスタ３２と増幅トランジスタ３４のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ３２を介してＰＤ３１から転送された電荷を一時的に蓄積する。即ち、ＦＤ３３に蓄積される電荷に応じて、増幅トランジスタ３４のゲート電極の電位が増加する。
【００３６】
増幅トランジスタ３４は、そのドレインが電源電位供給配線４５に接続されており、ＦＤ３３に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。
【００３７】
選択トランジスタ３５には、画素信号を出力する画素２１を選択する選択信号が選択信号配線４３を介して供給され、選択トランジスタ３５は、その選択信号に従って、増幅トランジスタ３４を画素出力配線４４に接続する。
【００３８】
リセットトランジスタ３６は、そのドレインが電源電位供給配線４５に接続されており、リセット信号配線４２を介して供給されるリセット信号に従って、ＦＤ３３に蓄積されている電荷をリセットする。
【００３９】
トランジスタ２５は、画素出力配線４４に定電流を供給する。即ち、画素信号の出力が選択された画素２１の増幅トランジスタ３４にトランジスタ２５から定電流が供給されることにより、増幅トランジスタ３４がソースフォロアとして動作する。これにより、増幅トランジスタ３４のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線４４に表れるように構成されている。
【００４０】
定電位源２６は、トランジスタ２５が定電流を供給するために飽和領域動作をするように、定電位供給配線４６を介して、トランジスタ２５のゲート電極に一定の電位を供給する。
【００４１】
アンド素子２２は、出力端子が転送信号配線４１を介して転送トランジスタ３２のゲート電極に接続されている。また、アンド素子２２は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５２を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。
【００４２】
アンド素子２３は、出力端子がリセット信号配線４２を介してリセットトランジスタ３６のゲート電極に接続されている。また、アンド素子２３は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５３を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。
【００４３】
アンド素子２４は、出力端子が選択信号配線４３を介して選択トランジスタ３５のゲート電極に接続されている。また、アンド素子２４は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５４を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。
【００４４】
このような構成により、固体撮像素子１１では、垂直駆動回路１３によって選択された行に配置されている画素２１に、転送信号配線４１、リセット信号配線４２、および選択信号配線４３を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。
【００４５】
次に、図４を参照して、画素２１に供給される駆動信号について説明する。
【００４６】
図４に示されている選択信号は、選択信号配線４３を介して選択トランジスタ３５に供給され、リセット信号は、リセット信号配線４２を介してリセットトランジスタ３６に供給され、転送信号は、転送信号配線４１を介して転送トランジスタ３２に供給される。
【００４７】
画素２１から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がhighレベルとなり、選択トランジスタ３５が導通状態となることで、画素２１の信号が画素出力配線４４を介してCDS回路１５に出力することができる状態になる。
【００４８】
その後、リセット信号がhighレベルとなり、リセットトランジスタ３６が導通状態となることで、ＦＤ３３に蓄積されていた電荷がリセットされる。そして、リセット信号がLowレベルになることによりリセットトランジスタ３６が非導通状態となってリセットが完了した後、リセットレベルの画素信号がCDS回路１５に読み出される。
【００４９】
次に、転送信号がhighレベルになることにより、転送トランジスタ３２が導通状態となり、ＰＤ３１に蓄積されていた電荷がＦＤ３３に転送される。そして、転送信号がLowレベルになることによって転送トランジスタ３２が非導通状態となり電荷の転送が完了した後、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号がCDS回路１５に読み出される。
【００５０】
このようにして、固体撮像素子１１では、リセットレベルの画素信号と、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号とがCDS回路１５に読み出される。そして、CDS回路１５が、CDS処理を行うことにより、画素２１ごとの増幅トランジスタ３４の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。
【００５１】
また、CDS回路１５は、水平駆動回路１６によって選択された列の画素２１の画素値を示す信号を、水平信号配線４７を通して、図２のAGC１７に出力する。
【００５２】
次に、図５は、画素２１が有する増幅トランジスタ３４の第１の構成例を示す図である。図５Ａには、増幅トランジスタ３４の平面的な構成例が示されており、図５Ｂには、増幅トランジスタ３４の幅方向の断面（図５ＡのＡ−Ａ'断面）における構成例が示されている。
【００５３】
図５に示すように、増幅トランジスタ３４は、シリコン基板６１に対して、ゲート電極６２、ソース領域６３、ドレイン領域６４、およびチャネル領域６６が形成されて構成される。また、増幅トランジスタ３４の幅方向（図５ＡのＡ−Ａ'方向）におけるゲート電極６２の両端には、増幅トランジスタ３４を挟み込むように、ＰＤ３１などの他の素子と分離するための素子分離領域６５が形成されている。
【００５４】
ゲート電極６２は、シリコン基板６１の上面側に形成される本体部６２−１と、本体部６２−１の幅方向の両端近傍においてシリコン基板６１の内部に突出するように形成される凸部６２−２および６２−３とを有して構成される。つまり、ゲート電極６２の底面は、図５Ｂに示すように、増幅トランジスタ３４の幅方向の断面に沿った形状が、シリコン基板６１に向かって両端の２箇所が突出するようなコ字状となるように形成される。
【００５５】
ソース領域６３およびドレイン領域６４は、高濃度の不純物がシリコン基板６１にイオン注入されることにより形成される不純物領域であり、増幅トランジスタ３４の長さ方向の一方にソース領域６３が形成され、他方にドレイン領域６４が形成される。
【００５６】
チャネル領域６６は、ソース領域６３およびドレイン領域６４の間で電流が流れる経路となる領域であり、ゲート電極６２の底面の形状に沿って形成される。即ち、チャネル領域６６は、ゲート電極６２の本体部６２−１の底面と、凸部６２−２および６２−３の側面とに形成され、その断面形状がコ字状に形成される。
【００５７】
また、増幅トランジスタ３４を製造するには、まず、増幅トランジスタ３４の幅方向の両側において素子分離領域６５が形成される際に溝が掘り込まれ、それらの両端の溝が開口している状態で、斜め方向からチャネル領域６６を形成するためのイオン注入が行われる。これにより、チャネル領域６６が、ゲート電極６２の本体部６２−１の底面に沿った部分と、ゲート電極６２の凸部６２−２および６２−３の側面に沿った部分とで形成される。そして、図示しないゲート酸化膜を形成した後、増幅トランジスタ３４の両端の溝にポリシリコンが埋め込まれて凸部６２−２および６２−３が形成され、さらにポリシリコンが積層されて本体部６２−１が形成される。
【００５８】
これにより、チャネル領域６６が、ゲート電極６２の本体部６２−１の底面に沿った部分に形成されるとともに、凸部６２−２および６２−３の側面に沿った部分にも形成される。このように、増幅トランジスタ３４では、凸部６２−２および６２−３の側面に沿った部分にチャネル領域６６が形成される分だけ、増幅トランジスタ３４が形成される領域の面積を増加させることなく、増幅トランジスタ３４の実効のチャネル幅（Ｗ長）を広くすることができる。従って、増幅トランジスタ３４は、相互コンダクタンスを増加させることができ、例えば、固体撮像素子１１において画素信号の読み出し速度を向上させることができる。
【００５９】
また、増幅トランジスタ３４では、ゲート電極６２の凸部６２−２および６２−３により、チャネル領域６６と素子分離領域６５とが非接触となるように構成されるので、ノイズの発生を抑制することができる。つまり、素子分離領域６５の端をチャネル領域として使用した場合には、その接触する部分がノイズの発生源となるのに対し、増幅トランジスタ３４では、ノイズの発生源が形成されない構造とすることができる。
【００６０】
次に、図６を参照して、第２の構成例である増幅トランジスタ３４Ａについて説明する。図６Ａには、増幅トランジスタ３４Ａの平面的な構成例が示されており、図６Ｂには、増幅トランジスタ３４Ａの幅方向の断面（図６ＡのＡ−Ａ'断面）における構成例が示されている。
【００６１】
なお、図６では、図５の増幅トランジスタ３４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ３４Ａは、ソース領域６３およびドレイン領域６４が形成され、素子分離領域６５により分離されている点で図５の増幅トランジスタ３４と共通する。一方、増幅トランジスタ３４Ａでは、ゲート電極６２Ａおよびチャネル領域６６Ａの形状が、増幅トランジスタ３４のゲート電極６２およびチャネル領域６６と異なって形成されている。
【００６２】
ゲート電極６２Ａは、シリコン基板６１の上面側に形成される本体部６２Ａ−１と、本体部６２Ａ−１の略中央においてシリコン基板６１の内部に突出するように形成される凸部６２Ａ−２とを有して構成される。
【００６３】
凸部６２Ａ−２は、ゲート電極６２Ｃの長さ方向に沿った１本の溝をシリコン基板６１に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極６２Ａの長さ方向に沿って延在するように形成される。これにより、ゲート電極６２Ａの底面は、図６Ｂに示すように、増幅トランジスタ３４の幅方向の断面に沿った形状が、シリコン基板６１に向かって中央が突出するようなＴ字形状となるように形成される。
【００６４】
従って、ゲート電極６２Ａの底面の形状に沿って形成されるチャネル領域６６Ａは、ゲート電極６２Ａの本体部６２Ａ−１の底面と、凸部６２Ａ−２の底面および側面とに形成される。
【００６５】
このように、増幅トランジスタ３４Ａでは、ゲート電極６２Ａの凸部６２Ａ−２の側面に沿った部分にチャネル領域６６Ａが形成される分だけ、増幅トランジスタ３４Ａの実効のチャネル幅（Ｗ長）を広くすることができる。これにより、増幅トランジスタ３４Ａは、相互コンダクタンスを増加させることができる。
【００６６】
なお、チャネル領域６６Ａでは、チャネル領域６６Ａの両端が素子分離領域６５に接触するように構成されているが、ゲート電極６２Ａの凸部６２Ａ−２が、素子分離領域６５から離間した位置に形成される。このため、凸部６２Ａ−２を形成することにより発生することが懸念される隣接する他の素子への影響を抑制することができる。
【００６７】
次に、図７を参照して、第３の構成例である増幅トランジスタ３４Ｂについて説明する。図７Ａには、増幅トランジスタ３４Ｂの平面的な構成例が示されており、図７Ｂには、増幅トランジスタ３４Ｂの幅方向の断面（図７ＡのＡ−Ａ'断面）における構成例が示されている。
【００６８】
なお、図７では、図５の増幅トランジスタ３４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ３４Ｂは、ソース領域６３およびドレイン領域６４が形成され、素子分離領域６５により分離されている点で図５の増幅トランジスタ３４と共通する。一方、増幅トランジスタ３４Ｂでは、ゲート電極６２Ｂおよびチャネル領域６６Ｂの形状が、増幅トランジスタ３４のゲート電極６２およびチャネル領域６６と異なって形成されている。
【００６９】
ゲート電極６２Ｂは、シリコン基板６１の上面側に形成される本体部６２Ｂ−１、本体部６２Ｂ−１の幅方向の両端近傍においてシリコン基板６１の内部に突出するように形成される凸部６２Ｂ−２および６２Ｂ−３、並びに、本体部６２Ｂ−１の略中央においてシリコン基板６１の内部に突出するように形成される凸部６２Ｂ−４を有して構成される。
【００７０】
凸部６２Ｂ−２乃至６２Ｂ−４は、ゲート電極６２Ｂの長さ方向に沿った３本の溝をシリコン基板６１に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極６２Ｃの長さ方向に沿って延在するように形成される。つまり、ゲート電極６２Ｂの底面は、図７Ｂに示すように、増幅トランジスタ３４の幅方向の断面に沿った形状が、シリコン基板６１に向かって両端および中央の３箇所が突出するようなＥ字形状となるように形成される。
【００７１】
従って、ゲート電極６２Ａの底面の形状に沿って形成されるチャネル領域６６Ａは、ゲート電極６２Ａの本体部６２Ａ−１の底面と、凸部６２Ａ−２の底面および側面とに形成される。
【００７２】
このように、増幅トランジスタ３４Ｂでは、ゲート電極６２Ｂの凸部６２Ｂ−２乃至６２Ｂ−４の側面に沿った部分にチャネル領域６６Ａが形成される分だけ、増幅トランジスタ３４Ａの実効のチャネル幅（Ｗ長）を広くすることができる。これにより、増幅トランジスタ３４Ａは、相互コンダクタンスを増加させることができる。
【００７３】
次に、図８を参照して、第４の構成例である増幅トランジスタ３４Ｃについて説明する。図８Ａには、増幅トランジスタ３４Ｃの平面的な構成例が示されており、図８Ｂには、増幅トランジスタ３４Ｃの長さ方向の断面（図８ＡのＢ−Ｂ'断面）における構成例が示されている。
【００７４】
なお、図８では、図５の増幅トランジスタ３４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ３４Ｃは、ソース領域６３およびドレイン領域６４が形成され、素子分離領域６５により分離されている点で図５の増幅トランジスタ３４と共通する。一方、増幅トランジスタ３４Ｃでは、ゲート電極６２Ｃおよびチャネル領域６６Ｃの形状が、増幅トランジスタ３４のゲート電極６２およびチャネル領域６６と異なって形成されている。
【００７５】
ゲート電極６２Ｃは、シリコン基板６１の上面側に形成される本体部６２Ｃ−１と、本体部６２Ｃ−１の略中央においてシリコン基板６１の内部に突出するように形成される凸部６２Ｃ−２を有して構成される。
【００７６】
凸部６２Ｃ−２は、ゲート電極６２Ｃの幅方向に沿った１本の溝をシリコン基板６１に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極６２Ｃの幅方向に沿って延在するように形成される。つまり、ゲート電極６２Ｃの底面は、図８Ｂに示すように、増幅トランジスタ３４Ｃの長さ方向の断面に沿った形状が、シリコン基板６１に向かって中央が突出するようなＴ字形状となるように形成される。
【００７７】
従って、ゲート電極６２Ｃの底面の形状に沿って形成されるチャネル領域６６Ｃは、ゲート電極６２Ｃの本体部６２Ｃ−１の底面と、凸部６２Ｃ−２の底面および側面とに形成される。
【００７８】
このように、増幅トランジスタ３４Ｃでは、ゲート電極６２Ｃの凸部６２Ｃ−２の側面に沿った部分にチャネル領域６６Ｃが形成される分だけ、増幅トランジスタ３４Ｃの実効のチャネル長（Ｌ長）を広くすることができる。これにより、増幅トランジスタ３４Ｃは、ノイズの発生を抑制することができる。
【００７９】
次に、図９を参照して、第５の構成例である増幅トランジスタ３４Ｄについて説明する。図９Ａには、増幅トランジスタ３４Ｄの平面的な構成例が示されており、図９Ｂには、増幅トランジスタ３４Ｄの長さ方向の断面（図９ＡのＢ−Ｂ'断面）における構成例が示されている。
【００８０】
なお、図９では、図５の増幅トランジスタ３４と共通する構成については、同一の符号を付し、その詳細な説明は省略する。即ち、増幅トランジスタ３４Ｄは、ソース領域６３およびドレイン領域６４が形成され、素子分離領域６５により分離されている点で図５の増幅トランジスタ３４と共通する。一方、増幅トランジスタ３４Ｄでは、ゲート電極６２Ｄおよびチャネル領域６６Ｄの形状が、増幅トランジスタ３４のゲート電極６２およびチャネル領域６６と異なって形成されている。
【００８１】
ゲート電極６２Ｄは、シリコン基板６１の上面側に形成される本体部６２Ｄ−１と、本体部６２Ｄ−１の長さ方向のシリコン基板６１の内部に突出するように形成される凸部６２Ｄ−２および６２Ｄ−３を有して構成される。
【００８２】
凸部６２Ｄ−２および６２Ｄ−３は、ゲート電極６２Ｄの幅方向に沿った２本の溝をシリコン基板６１に対して掘り込み、その溝にポリシリコンを埋め込むことにより、ゲート電極６２Ｄの幅方向に沿って延在するように形成される。つまり、ゲート電極６２Ｄの底面は、図９Ｂに示すように、増幅トランジスタ３４Ｄの長さ方向の断面に沿った形状が、シリコン基板６１に向かって両端が突出するようなコ字形状となるように形成される。
【００８３】
従って、ゲート電極６２Ｄの底面の形状に沿って形成されるチャネル領域６６Ｄは、ゲート電極６２Ｄの本体部６２Ｄ−１の底面と、凸部６２Ｄ−２および６２Ｄ−３の底面および側面とに形成される。
【００８４】
このように、増幅トランジスタ３４Ｄでは、ゲート電極６２Ｄの凸部６２Ｄ−２および６２Ｄ−３の側面に沿った部分にチャネル領域６６Ｄが形成される分だけ、増幅トランジスタ３４Ｄの実効のチャネル長（Ｌ長）を広くすることができる。これにより、増幅トランジスタ３４Ｄは、ノイズの発生を抑制することができる。
【００８５】
また、増幅トランジスタのソース領域およびドレイン領域の近傍は、ゲート電極の側面に沿って形成されるサイドウォールによる応力の影響などを受けやすいことからノイズの発生源となりやすいと想定される。これに対し、増幅トランジスタ３４Ｄでは、凸部６２Ｄ−２および６２Ｄ−３を形成することにより、ソース領域６３およびドレイン領域６４の端部でのノイズ発生による影響を抑制することができる。
【００８６】
次に、図１０を参照して、画素２１の構成例について説明する。図１０Ａには、画素２１の平面的な構成例が示されている。また、図１０Ｂには、増幅トランジスタ３４の幅方向の断面（図１０ＡのＡ−Ａ'断面）における構成例が示されており、図１０Ｃには、転送トランジスタ３２の長さ方向の断面（図１０ＡのＣ−Ｃ'断面）における構成例が示されている。
【００８７】
図１０に示すように、画素２１では、ＰＤ３１およびＦＤ３３の間に転送トランジスタ３２が形成され、転送トランジスタ３２は、ゲート電極７１を有して構成される。ゲート電極７１は、図１０Ｃに示すように、その一部がシリコン基板６１に埋め込まれるように形成される。なお、転送トランジスタ３２のように構成される埋め込みゲートについては、例えば、本願出願人が出願済みの特開２０１０−１１４２７４号公報に詳細に説明されている。
【００８８】
つまり、画素２１では、シリコン基板６１に一部が埋め込まれたゲート電極７１を有する転送トランジスタ３２と、凸部６２−２および６２−３がシリコン基板６１に埋め込まれたゲート電極６２を有する増幅トランジスタ３４とが組み合わされて使用される。従って、画素２１の製造工程において、転送トランジスタ３２に対する掘り込みを行うのと並行して、増幅トランジスタ３４に対しても掘り込みを行うことができる。
【００８９】
また、その掘り込みを行った後に、増幅トランジスタ３４においてチャネル領域６６を形成するためのイオン注入は、転送トランジスタ３２において掘り込んだ箇所を覆って行われ、転送トランジスタ３２に対してイオン注入が行われないようにされる。そして、転送トランジスタ３２のゲート電極７１と、増幅トランジスタ３４のゲート電極６２とは、並行して形成される。
【００９０】
これにより、掘り込み構造を採用した転送トランジスタ３２を製造する工程に対して、最小限の工程の増加で、増幅トランジスタ３４に対して掘り込み構造を採用することができる。
【００９１】
なお、図１０の画素２１では、図５の増幅トランジスタ３４の構成が用いられているが、例えば、図６乃至図９を参照して説明した増幅トランジスタ３４Ａ乃至３４Ｄの構成を用いてもよい。
【００９２】
また、増幅トランジスタ３４の構成に関して、ゲート電極６２が有する凸部６２−２の本数や、凸部６２−２が形成される方向（例えば、幅方向や長さ方向など）などは、上述した実施の形態に限られるものではない。即ち、１本、２本、または３本以上の凸部６２−２を有するゲート電極６２を形成したり、増幅トランジスタ３４の幅方向および長さ方向に沿って延在する複数本の凸部６２−２を組み合わせて使用したりしてもよい。また、凸部６２−２を形成する深さについても、素子分離領域６５よりも浅くても深くても実施可能である。
【００９３】
さらに、増幅トランジスタ３４の掘り込み構造について、選択トランジスタ３５やリセットトランジスタ３６など、画素２１を構成する他のトランジスタに適用することができる。また、それらのトランジスタのサイズに関し、あるトランジスタのサイズを縮小した分だけ、他のトランジスタのサイズを拡大するようにしてもよい。
【００９４】
図１１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９５】
図１１に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９６】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９７】
撮像素子１０３としては、上述した各構成例の増幅トランジスタ３４を有する固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電荷が蓄積される。そして、撮像素子１０３に蓄積された電荷に応じた信号が信号処理回路１０４に供給される。
【００９８】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００９９】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述した各構成例の増幅トランジスタ３４を有する固体撮像素子１１を適用することにより、ノイズの発生を抑制し、より良好な画質を得ることができる。
【０１００】
なお、本技術は以下のような構成も取ることができる。
（１）
受光した光に応じた電荷を発生する光電変換部と、
前記光電変換部で発生した電荷に対する所定の動作を行う複数の能動素子と
を備え、
前記能動素子が有するゲート電極の一部が、前記光電変換部が形成される基板に対して埋め込まれた凸部を有して形成される
固体撮像素子。
（２）
前記能動素子は、前記光電変換部で発生した電荷を増幅して読み出すための増幅トランジスタである
上記（１）に記載の固体撮像素子。
（３）
前記能動素子は、前記光電変換部で発生した電荷が前記増幅トランジスタにより増幅された画素信号を出力可能な状態にする選択トランジスタである
上記（１）または（２）に記載の固体撮像素子。
（４）
前記能動素子は、前記光電変換部で発生した電荷を浮遊拡散領域に転送するための転送トランジスタである
上記（１）に記載の固体撮像素子。
（５）
前記能動素子は、前記浮遊拡散領域の電位をリセットするためのリセットトランジスタである
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
前記ゲート電極の底面、並びに、前記ゲート電極が有する前記凸部の底面および側面に沿ってチャネル領域が形成される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に沿って形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する略中央に形成される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に対する両端近傍に形成される
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記ゲート電極が有する前記凸部が、前記能動素子の幅方向に沿って形成される
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する略中央に形成される
上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記ゲート電極が有する前記凸部が、前記能動素子の長さ方向に対する両端近傍に形成される
上記（１）から（１１）までのいずれかに記載の固体撮像素子。
【０１０１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１０２】
１１  固体撮像素子，  １２  画素アレイ部，  １３  垂直駆動回路，  １４  シャッタ駆動回路，  １５  CDS回路，  １６  水平駆動回路，  １７  AGC，  １８  A/D変換部，  １９  タイミングジェネレータ，  ２１  画素，  ２２乃至２４  アンド素子，  ２５  トランジスタ，  ２６  定電位源，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ，  ３４  増幅トランジスタ，  ３５  選択トランジスタ，  ３６  リセットトランジスタ，  ４１  転送信号配線，  ４２  リセット信号配線，  ４３  選択信号配線，  ４４  画素出力配線，  ４５  電源電位供給配線，  ４６  定電位供給配線，  ４７  水平信号配線，  ４８  転送補助信号配線，  ５１乃至５４  信号配線，  ６１  シリコン基板，  ６２  ゲート電極，  ６２−１  本体部，  ６２−２  凸部，  ６３  ドレイン領域，  ６４  チャネル領域，  ６５  素子分離領域，  ７１  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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