(57)【要約】【課題】めっき液の浸透を防止することでＩＲの低下を防止しながらも低いＥＳＬ特性を有するようにした積層セラミック電子部品及びその製造方法を提供する。【解決手段】本発明による積層セラミック電子部品は、複数の誘電体層が積層されたセラミック素体と、前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出するように延設された第１及び第２リード部をそれぞれ有する第１及び第２内部電極と、前記セラミック素体の一面に形成され、前記第１及び第２リード部の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、前記第１又は第２外部電極の幅に対する前記第１又は第２リード部の幅の比が１０〜８５％である。【選択図】図１
2013106036.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック素体と、
前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出するように延設された第１及び第２リード部をそれぞれ有する第１及び第２内部電極と、
前記セラミック素体の一面に形成され、前記第１及び第２リード部の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、
前記第１又は第２外部電極の幅に対する前記第１又は第２リード部の幅の比が１０〜８５％である、積層セラミック電子部品。
【請求項２】
前記第１及び第２リード部の長さが３０〜１００μｍであることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２内部電極の厚さが０．２〜１．０μｍであることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２リード部の厚さが０．２〜１．０μｍであることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第１及び第２リード部が前記第１及び第２内部電極の長側面の方向に沿って交互に配置されていることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２リード部の幅が同じであることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項７】
前記第１及び第２リード部の幅が異なることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項８】
前記第１及び第２リード部が前記第１及び第２外部電極の中央部に位置することを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項９】
前記第１及び第２内部電極は、前記第１及び第２外部電極が形成された方向に対して垂直方向に沿って積層されていることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項１０】
前記第１及び第２外部電極が前記セラミック素体と同じ高さで形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項１１】
前記第１及び第２外部電極が前記セラミック素体の先端から離隔して形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
【請求項１２】
マージン部が形成されるように、第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、
前記第１及び第２セラミックシートの一面と前記第１及び第２内部電極膜とが互いに接続されるように、前記第１及び第２セラミックシートの一側マージン部に第１及び第２リード膜を形成する段階と、
前記第１及び第２内部電極膜と前記第１及び第２リード膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に複数積層して積層体を形成する段階と、
前記積層体を焼成する段階と、
前記積層体の前記第１及び第２リード膜が露出した面を覆うように、第１及び第２外部電極を形成する段階とを含み、
前記第１又は第２外部電極の幅に対する前記第１又は第２リード膜の幅の比が１０〜８５％になるようにする、積層セラミック電子部品の製造方法。
【請求項１３】
前記第１及び第２セラミックシートのマージン部は、前記第１及び第２リード膜の長さが３０〜１００μｍになるように調節されることを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記第１及び第２内部電極膜は、その厚さが０．２〜１．０μｍになるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１５】
前記第１及び第２リード膜は、その厚さが０．２〜１．０μｍになるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１６】
前記第１及び第２リード膜は、前記第１及び第２セラミックシート上に前記第１及び第２内部電極膜の長側面の方向に沿って交互に形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１７】
前記第１及び第２リード膜は、その幅が同じ幅になるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１８】
前記第１及び第２リード膜は、その幅が異なる幅になるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項１９】
前記第１及び第２リード膜は、前記第１及び第２外部電極の中央部に位置させることを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項２０】
前記積層体は、前記第１及び第２内部電極膜が前記第１及び第２外部電極の形成された方向に対して垂直方向になるように、前記第１及び第２セラミックシートを積層することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項２１】
前記第１及び第２外部電極は、前記積層体と同じ高さで形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【請求項２２】
前記第１及び第２外部電極は、前記積層体の先端から離隔して形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ、又はサーミスタなどがある。
【０００３】
このようなセラミック電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型ながらも高容量が保証され、実装が容易であるという利点を有する。
【０００４】
このような積層セラミックキャパシタは、コンピュータ、個人用の携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、又は携帯電話などの様々な電子製品の回路基板に取り付けられて充放電を行う重要な役割を果たすチップ型コンデンサであって、使用される用途及び容量によって様々なサイズと積層形態を有する。
【０００５】
特に、近年、電子製品が小型化するにつれて、電子製品に使用される積層セラミックキャパシタにも超小型化及び超高容量化が求められている。
【０００６】
よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。
【０００７】
このように積層セラミックキャパシタの超小型化及び超高容量化を実現するためには、絶縁抵抗（ＩＲ：Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ）の低下を防止し、低い等価直列インダクタンス（ＥＳＬ）特性を有するようにすることが重要である。
【０００８】
絶縁抵抗の低下はめっき液が誘電体層を介して内部電極に浸透した場合に発生するので、これを防止するために、誘電体層にはその周りに沿って所定のマージン部を設け、そのマージン部の一部のみを内部電極と外部電極とが電気的に接続されるようにする連結部として形成する。
【０００９】
ここで、連結部をどのように設計するかによって積層セラミックキャパシタの特性及び信頼性に影響を与えるので、これに関する研究が継続されている。
【００１０】
例えば、連結部が外部電極に比べて小さすぎる場合は、絶縁抵抗の低下は防止できるが、外部電極との接触性が低下して電気的接続が短絡することがあり、連結部が外部電極に比べて大きすぎる場合は、外部電極との接触性は向上するが、めっき液が内部に浸透するなどの問題が発生し得る。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
当該技術分野においては、積層セラミック電子部品へのめっき液の浸透を防止することでＩＲの低下を防止しながらも低いＥＳＬ特性を有するようにする新たな方法が求められてきた。
【課題を解決するための手段】
【００１２】
本発明の一態様は、複数の誘電体層が積層されたセラミック素体と、前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成され、前記セラミック素体の一面から露出するように延設された第１及び第２リード部をそれぞれ有する第１及び第２内部電極と、前記セラミック素体の一面に形成され、前記第１及び第２リード部の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極とを含み、前記第１又は第２外部電極の幅に対する前記第１又は第２リード部の幅の比が１０〜８５％である、積層セラミック電子部品を提供する。
【００１３】
本発明の一実施形態においては、前記第１及び第２リード部の長さが３０〜１００μｍでもよい。
【００１４】
本発明の一実施形態においては、前記第１及び第２内部電極の厚さが０．２〜１．０μｍでもよい。
【００１５】
本発明の一実施形態においては、前記第１及び第２リード部の厚さが０．２〜１．０μｍでもよい。
【００１６】
本発明の一実施形態においては、前記第１及び第２リード部が前記第１及び第２内部電極の長側面の方向に沿って交互に配置されてもよい。
【００１７】
本発明の一実施形態において、前記第１及び第２リード部は幅が同じでもよく異なっていてもよい。
【００１８】
本発明の一実施形態においては、前記第１及び第２リード部が前記第１及び第２外部電極の中央部に位置してもよい。
【００１９】
本発明の一実施形態において、前記第１及び第２内部電極は、前記第１及び第２外部電極が形成された方向に対して垂直方向に沿って積層されてもよい。
【００２０】
本発明の一実施形態においては、前記第１及び第２外部電極が前記セラミック素体と同じ高さで形成されてもよい。
【００２１】
本発明の一実施形態においては、前記第１及び第２外部電極が前記セラミック素体の先端から離隔して形成されてもよい。
【００２２】
本発明の他の態様は、マージン部が形成されるように、第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、前記第１及び第２セラミックシートの一面と前記第１及び第２内部電極膜とが互いに接続されるように、前記第１及び第２セラミックシートの一側マージン部に第１及び第２リード膜を形成する段階と、前記第１及び第２内部電極膜と前記第１及び第２リード膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に複数積層して積層体を形成する段階と、前記積層体を焼成する段階と、前記積層体の前記第１及び第２リード膜が露出した面を覆うように、第１及び第２外部電極を形成する段階とを含み、前記第１又は第２外部電極の幅に対する前記第１又は第２リード膜の幅の比が１０〜８５％になるようにする、積層セラミック電子部品の製造方法を提供する。
【００２３】
本発明の一実施形態において、前記第１及び第２セラミックシートのマージン部は、前記第１及び第２リード膜の長さが３０〜１００μｍになるように調節してもよい。
【００２４】
本発明の一実施形態において、前記第１及び第２リード膜は、前記第１及び第２セラミックシート上に前記第１及び第２内部電極膜の長側面の方向に沿って交互に形成してもよい。
【００２５】
本発明の一実施形態において、前記第１及び第２リード膜は、その幅が同じ幅になるように形成してもよく、異なる幅になるように形成してもよい。
【００２６】
本発明の一実施形態において、前記第１及び第２リード膜は、前記第１及び第２外部電極の中央部に位置させてもよい。
【００２７】
本発明の一実施形態において、前記積層体は、前記第１及び第２内部電極膜が前記第１及び第２外部電極の形成された方向に対して垂直方向になるように、前記第１及び第２セラミックシートを積層してもよい。
【００２８】
本発明の一実施形態において、前記第１及び第２外部電極は、前記積層体と同じ高さで形成してもよい。
【００２９】
本発明の一実施形態において、前記第１及び第２外部電極は、前記積層体の先端から離隔して形成してもよい。
【発明の効果】
【００３０】
本発明によれば、積層セラミック電子部品における外部電極の幅に対する内部電極のリード部の幅の比を調節することにより、積層セラミック電子部品へのめっき液の浸透を防止することでＩＲの低下を防止しながらも低いＥＳＬ特性を有するようにすることができるという効果がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【図２】図１の分解斜視図である。
【図３】図１における第１内部電極と第１外部電極の結合構造を示す断面図である。
【図４】図１における第２内部電極と第２外部電極の結合構造を示す断面図である。
【図５】図１における第１及び第２内部電極と第１及び第２外部電極の結合構造を示す断面図である。
【発明を実施するための形態】
【００３２】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
【００３３】
しかしながら、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が後述する実施形態に限定されるものではない。
【００３４】
また、本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。
【００３５】
よって、図面において、構成要素の形状及び大きさなどはより明確な説明のために誇張することもあり、同一の構成要素には同一の符号を付す。
【００３６】
なお、類似の機能及び作用を果たす部分には図面全体にわたって同一の符号を付す。
【００３７】
また、明細書全体にわたって、ある構成要素を「含む」とは、特に断らない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことがあることを意味する。
【００３８】
本発明は、セラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品としては、積層セラミックキャパシタ、インダクタ、圧電素子、バリスタ、チップ抵抗、又はサーミスタなどがある。以下、セラミック電子部品の一例として積層セラミックキャパシタについて説明する。
【００３９】
なお、本実施形態においては、説明の便宜上、セラミック素体に外部電極が形成された方向を正方向とし、内部電極の長側面に沿う方向を左右方向として説明する。
【００４０】
本実施形態の積層セラミックキャパシタは２端子垂直積層型キャパシタでもよいが、本発明がこれに限定されるものではない。
【００４１】
「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２つの端子が回路基板に接続されることを意味し、「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味する。
【００４２】
図１〜図５に示すように、本実施形態による積層セラミックキャパシタ１は、複数の誘電体層が積層されたセラミック素体１０と、セラミック素体１０内で前記複数の誘電体層の少なくとも一面に形成され、セラミック素体１０の正方向の側面から露出するように延設された第１及び第２リード部２３、２４をそれぞれ有する複数の第１及び第２内部電極２１、２２とを含む。
【００４３】
セラミック素体１０の正方向の側面には、第１及び第２リード部２３、２４の露出した部分に接触し、これにより第１及び第２内部電極２１、２２とそれぞれ電気的に接続する第１及び第２外部電極３１、３２が形成される。
【００４４】
ここで、第１又は第２外部電極３１、３２の幅ｗ２に対する第１又は第２リード部２３、２４の幅ｗ１の比は、１０〜８５％にしてもよい。
【００４５】
このような数値の詳細については、具体的な実施例と比較例を挙げて後述する。
【００４６】
セラミック素体１０は、複数の誘電体層を積層して形成してもよい。ここで、セラミック素体１０を構成する複数の誘電体層は、焼結された状態であって、隣接する誘電体層間の境界を確認できない程度に一体化されていてもよい。
【００４７】
また、セラミック素体１０は、その形状に特に制限はないが、一般に直方体形状でもよい。
【００４８】
また、セラミック素体１０は、その寸法に特に制限はないが、そのサイズを例えば０．６ｍｍ×０．３ｍｍなどにすることにより、１．０μＦ以上の高容量を有する積層セラミックキャパシタ１を構成してもよい。
【００４９】
さらに、必要に応じては、セラミック素体１０の最外面（図における上下面）に所定厚さの誘電体カバー層（図示せず）を形成してもよい。
【００５０】
このようなセラミック素体１０を構成する誘電体層は、セラミック粉末、例えばＢａＴｉＯ３系セラミック粉末などを含んでもよい。
【００５１】
ＢａＴｉＯ３系セラミック粉末としては、ＢａＴｉＯ３にＣａ又はＺｒなどが一部固溶した（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３、又はＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などがあり、これに限定されるものではない。
【００５２】
セラミック粉末の平均粒径は、０．８μｍ以下でもよく、好ましくは０．０５〜０．５μｍでもよいが、本発明がこれに限定されるものではない。
【００５３】
誘電体層は、必要に応じて、セラミック粉末と共に、遷移金属酸化物もしくは炭化物、希土類元素、又はＭｇ、Ａｌの少なくとも１つをさらに含んでもよい。
【００５４】
また、誘電体層の厚さは、積層セラミックキャパシタ１の容量設計によって任意に変更することができる。
【００５５】
本実施形態における各誘電体層の厚さは、１．０μｍ以下でもよく、好ましくは０．０１〜１．０μｍでもよいが、本発明がこれに限定されるものではない。
【００５６】
第１及び第２内部電極２１、２２は、導電性金属を含む導電性ペーストにより形成してもよい。
【００５７】
ここで、導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ、又はこれらの合金でもよいが、本発明がこれに限定されるものではない。
【００５８】
このような第１及び第２内部電極２１、２２は、スクリーン印刷法又はグラビア印刷法などの印刷法により、誘電体層を形成するセラミックグリーンシート上に導電性ペーストで内部電極層を印刷し、その内部電極層が印刷されたセラミックグリーンシートを交互に積層した後に焼成することにより、セラミック素体１０に形成することができる。
【００５９】
従って、このように第１及び第２内部電極２１、２２が重なる領域により静電容量が形成される。
【００６０】
また、第１及び第２内部電極２１、２２の厚さは用途に応じて決定され、例えばセラミック素体１０のサイズを考慮して０．２〜１．０μｍの範囲内で決定してもよいが、本発明がこれに限定されるものではない。
【００６１】
このように誘電体層に第１及び第２内部電極２１、２２を形成する際に、水分やめっき液などが内部に浸透することを防止し、電気的な短絡を防止するために、誘電体層と第１及び第２内部電極２１、２２との間には所定のマージン部を残しておく。
【００６２】
そして、第１及び第２内部電極２１、２２と誘電体層の側面に形成された異なる極性の第１及び第２外部電極３１、３２とを電気的に接続するために、誘電体層のマージン部に第１及び第２リード部２３、２４を第１及び第２内部電極２１、２２の一面から正方向に形成する。
【００６３】
このとき、第１及び第２リード部２３、２４の端部は、セラミック素体１０の正方向の側面から露出させる。
【００６４】
このような第１及び第２リード部２３、２４は、それぞれ異なる極性を示す第１及び第２外部電極３１、３２にのみ接続するように、互いに重なる領域を有してはならない。
【００６５】
つまり、第１及び第２リード部２３、２４は、第１及び第２内部電極２１、２２の長側面に沿って左右交互に配置されてもよい。
【００６６】
ここで、第１及び第２リード部２３、２４の幅は同じ幅にすることが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２リード部２３、２４の幅が異なる幅になるようにしてもよい。
【００６７】
また、第１及び第２リード部２３、２４の長さは、３０〜１００μｍにしてもよい。
【００６８】
第１及び第２リード部２３、２４の長さが３０μｍ未満であれば、めっき液が浸透してＩＲが低下したり、デラミネーション（層間剥離）が発生し、第１及び第２リード部２３、２４の長さが１００μｍを超えれば、ＥＳＬが増加しすぎるという問題が発生し得る。
【００６９】
ここで、デラミネーションとは、セラミック素体１０の中央部とマージン部の段差により、製造過程で積層された誘電体層間に剥離が生じる現象を意味する。
【００７０】
このような第１及び第２リード部２３、２４の長さは、誘電体層のマージン部とほぼ対応するので、第１及び第２内部電極２１、２２の形成時に調節可能である。
【００７１】
また、第１及び第２リード部２３、２４の厚さは、第１及び第２内部電極２１、２２と同じ厚さにすることが好ましい。
【００７２】
例えば、本実施形態においては、第１及び第２内部電極２１、２２の厚さが０．２〜１．０μｍであるので、第１及び第２リード部２３、２４の厚さも０．２〜１．０μｍにするが、本発明がこれに限定されるものではない。
【００７３】
本実施形態において、第１及び第２外部電極３１、３２は、セラミック素体１０の正方向の側面にのみ形成される。
【００７４】
従って、左右に外部電極が形成される他の構造に比べて全体的な実装面積が相対的に減少するので、回路基板の実装密度を向上させることができる。
【００７５】
ここで、回路基板の実装密度がさらに向上するように、第１及び第２内部電極２１、２２を第１及び第２外部電極３１、３２が形成された方向に対して垂直方向に沿って積層して構成することがより好ましい。
【００７６】
一方、第１及び第２外部電極３１、３２は、上下に積層された複数の第１及び第２内部電極２１、２２と安定して接続されるように、セラミック素体１０に対応する高さで形成してもよい。
【００７７】
しかしながら、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２外部電極３１、３２は、セラミック素体１０より高く形成してもよく、低く形成してもよい。
【００７８】
また、第１及び第２外部電極３１、３２は、めっき液の浸透を防止する効果を最適化するために、第１及び第２リード部２３、２４が左右方向の中央に位置するように形成してもよい。
【００７９】
また、第１及び第２外部電極３１、３２は、セラミック素体１の先端から離隔して形成してもよいが、本発明がこれに限定されるものではない。
【００８０】
以下、このように構成された本実施形態の積層セラミックキャパシタ１の作用について説明する。
【００８１】
誘電体層上に第１及び第２内部電極２１、２２を形成する上で、誘電体層の内部に第１及び第２内部電極２１、２２との間に所定のマージン部を設ける。
【００８２】
このようなマージン部は、各誘電体層を積層してセラミック素体１０を形成した後に第１及び第２内部電極２１、２２に水分やめっき液が浸透することを防止する役割や、第１及び第２内部電極２１、２２を外部の衝撃から保護して電気的な短絡を防止する役割などを果たす。
【００８３】
前述したように、本実施形態においては、一側マージン部に第１及び第２リード部２３、２４を構成し、第１及び第２内部電極２１、２２と第１及び第２外部電極３１、３２とを電気的に接続する。
【００８４】
ここで、マージン部は、第１及び第２内部電極２１、２２の静電容量を最大限確保するために小さく形成することが好ましいが、めっき液の浸透を防止するためには最小限の幅を必要とする。
【００８５】
そこで、本出願人は、マージン部の幅を所定の数値に固定した状態で、第１及び第２リード部２３、２４の幅ｗ２と第１及び第２外部電極３１、３２の幅ｗ１の相対的な長さを調節して、めっき液の浸透を防止しながらも低いＥＳＬが得られる範囲を確認した。
【００８６】
第１又は第２外部電極３１、３２の幅ｗ１に対する第１又は第２リード部２３、２４の幅ｗ２の比が１０％未満の場合は、めっき液が第１及び第２リード部２３、２４に浸透してＩＲが低下することがある。
【００８７】
また、第１又は第２外部電極３１、３２の幅ｗ１に対する第１又は第２リード部２３、２４の幅ｗ２の比が８５％を超える場合は、ＥＳＬが低減するという問題が発生し得る。
【００８８】
従って、第１又は第２外部電極３１、３２の幅ｗ１に対する第１又は第２リード部２３、２４の幅ｗ２の比の範囲は、１０〜８５％にすることが好ましい。
【００８９】
以下、具体的な実施例と比較例を挙げて本発明をより詳細に説明する。
【００９０】
前述したように、第１又は第２外部電極３１、３２の幅をｗ２、第１又は第２リード部２３、２４の幅をｗ１とし、下記表１〜３のように積層セラミックキャパシタの特性を測定した。
【００９１】
厚さ２μｍの成形シートに第１及び第２内部電極２１、２２、第１及び第２リード部２３、２４、並びに第１及び第２外部電極３１、３２を各サイズに印刷してチップを製作し、評価を行った。
【００９２】
下記表１は、成形シートの長さＬを０．４ｍｍ、幅Ｗを０．２ｍｍとし、第１又は第２外部電極３１、３２の幅ｗ２を０．１７０ｍｍに固定し、第１又は第２リード部２３、２４の幅ｗ１を様々に変更し、第１又は第２リード部２３、２４と第１又は第２外部電極３１、３２との電気的接続が切断されたり、ＩＲが低下した個数を確認したものである。
【００９３】
【表１】
2013106036.tif 000003
【００９４】
＜外部電極の幅に対するリード部の幅の比による積層セラミックキャパシタの接続性及びＩＲの低下の比較＞
【００９５】
表１を参照すると、サンプル１及び２は、比較例であって、外部電極の幅に対するリード部の幅の比が１０％未満のものを示す。
【００９６】
この場合、リード部の露出する面積が非常に小さく、外部電極とリード部との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。
【００９７】
また、サンプル１５及び１６は、比較例であって、外部電極の幅に対するリード部の幅の比が８５％を超えるものを示す。
【００９８】
この場合、外部電極とリード部との接続に関する問題は発見されなかったが、ＩＲが低下した不良製品が多数発見されたことから、めっき液が製品の内部に一部浸透し、信頼性に問題があることが分かる。
【００９９】
【表２】
2013106036.tif 000004
【０１００】
＜外部電極の幅に対するリード部の幅の比による積層セラミックキャパシタの接続性及びＩＲの低下の比較＞
【０１０１】
表２は、成形シートの長さＬを０．６ｍｍ、幅Ｗを０．３ｍｍとし、第１又は第２外部電極３１、３２の幅ｗ２を０．２８５ｍｍに固定し、第１又は第２リード部２３、２４の幅ｗ１を様々に変更し、第１又は第２リード部２３、２４と第１又は第２外部電極３１、３２との電気的接続が切断されたり、ＩＲが低下した個数を確認したものである。
【０１０２】
表２を参照すると、サンプル１及び２は、比較例であって、外部電極の幅に対するリード部の幅の比が１０％未満のものを示す。
【０１０３】
この場合、リード部の露出する面積が非常に小さく、外部電極とリード部との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。
【０１０４】
また、サンプル１３及び１４は、比較例であって、外部電極の幅に対するリード部の幅の比が８５％を超えるものを示す。
【０１０５】
この場合、外部電極とリード部との接続に関する問題は発見されなかったが、ＩＲが低下した不良製品が多数発見されたことから、めっき液が製品の内部に一部浸透し、信頼性に問題があることが分かる。
【０１０６】
【表３】
2013106036.tif 000005
【０１０７】
＜外部電極の幅に対するリード部の幅の比による積層セラミックキャパシタの接続性及びＩＲの低下の比較＞
【０１０８】
表３は、成形シートの長さＬを１．０ｍｍ、幅Ｗを０．５ｍｍとし、第１又は第２外部電極３１、３２の幅ｗ２を０．４８５ｍｍに固定し、第１又は第２リード部２３、２４の幅ｗ１を様々に変更し、第１又は第２リード部２３、２４と第１又は第２外部電極３１、３２との電気的接続が切断されたり、ＩＲが低下した個数を確認したものである。
【０１０９】
表３を参照すると、サンプル１及び２は、比較例であって、外部電極の幅に対するリード部の幅の比が１０％未満のものを示す。
【０１１０】
この場合、リード部の露出する面積が非常に小さく、外部電極とリード部との接続が切断された不良製品が多数発見されたことから、信頼性に問題があることが分かる。
【０１１１】
また、サンプル１５及び１６は、比較例であって、外部電極の幅に対するリード部の幅の比が８５％を超えるものを示す。
【０１１２】
この場合、外部電極とリード部との接続に関する問題は発見されなかったが、ＩＲが低下した不良製品が多数発見されたことから、めっき液が製品の内部に一部浸透し、信頼性に問題があることが分かる。
【０１１３】
つまり、表１〜表３によれば、外部電極の幅に対するリード部の幅の比が１０〜８５％である場合、リード部の露出する面積が十分で外部電極とリード部との接続性が安定に維持され、めっき液の浸透を効果的に防止してＩＲの低下を防止することができることから、製品の特性及び信頼性に優れていることが分かる。
【０１１４】
下記表４は、成形シートの長さＬを１．０ｍｍ、幅Ｗを０．５ｍｍとし、第１又は第２リード部２３、２４の長さａを様々に変更し、ＥＳＬの数値とＩＲが低下した個数を確認したものである。
【０１１５】
【表４】
2013106036.tif 000006
【０１１６】
＜リード部の長さによる積層セラミックキャパシタの特性の比較＞
【０１１７】
表４を参照すると、サンプル１及び２は、比較例であって、リード部の長さが３０μｍ未満のものを示す。
【０１１８】
この場合、ＩＲが低下した不良製品が多数発見されたことから、めっき液が製品の内部に一部浸透し、信頼性に問題があることが分かる。
【０１１９】
また、サンプル１０及び１１は、比較例であって、リード部の長さが１００μｍを超えるものを示す。
【０１２０】
この場合、ＩＲの低下は発見されなかったが、他のサンプルに比べてＥＳＬが高すぎる（例えば、１００μｍ以上）という問題があることを確認することができた。
【０１２１】
つまり、表４によれば、リード部の長さが３０〜１００μｍの範囲にある場合、ＩＲの低下を防止して適切な数値のＥＳＬを維持することができることから、製品の特性及び信頼性に優れていることが分かる。
【０１２２】
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
【０１２３】
まず、複数のセラミックグリーンシートを準備する。
【０１２４】
前記セラミックグリーンシートは、セラミック素体１０の誘電体層を形成するためのものであり、セラミック粉末、ポリマー、及び溶剤を混合してスラリーを製造し、前記スラリーをドクターブレードなどの工法により数μｍ厚さのシート状に製作してもよい。
【０１２５】
その後、前記各セラミックグリーンシートの少なくとも一面に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、第１及び第２内部電極膜を形成する。
【０１２６】
ここで、前記導電性ペーストの印刷は、前記セラミックグリーンシートの縁部に沿って、その内部に前記第１及び第２内部電極膜と所定の幅、例えば３０〜８０μｍ幅のマージン部が形成されるように行ってもよい。
【０１２７】
その後、前記第１及び第２内部電極膜の形成と同様の方法により、前記各セラミックグリーンシートの正方向のマージン部に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、前記各セラミックグリーンシートの正方向の側面と前記第１及び第２内部電極膜とが互いに接続されるように、第１及び第２リード膜を形成する。
【０１２８】
前記第１及び第２リード膜は、前記マージン部に対応する長さを有するので、本実施形態における第１及び第２リード膜の長さは、３０〜１００μｍに調節してもよい。
【０１２９】
ここで、前記第１及び第２リード膜は、前記第１及び第２内部電極膜が異なる極性を有するので、複数のセラミックグリーンシートを積層した際に前記第１及び第２内部電極膜の長側面に沿って重なる部分がないように交互に形成する。
【０１３０】
また、前記第１及び第２リード膜は、その幅が同じ幅になるように形成することが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、前記第１及び第２リード膜の幅が異なる幅になるように形成してもよい。
【０１３１】
このような導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いてもよく、前記導電性ペーストは、金属粉末、セラミック粉末、及びシリカ（ＳｉＯ２）粉末などを含んでもよい。
【０１３２】
前記導電性ペーストの平均粒径は５０〜４００ｎｍでもよいが、本発明がこれに限定されるものではない。
【０１３３】
また、前記金属粉末としては、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、及びアルミニウム（Ａｌ）のいずれか１つ又はこれらの合金を使用してもよい。
【０１３４】
その後、前記第１及び第２内部電極膜と前記第１及び第２リード膜が形成された複数のセラミックグリーンシートを積層し、積層方向から加圧することにより、積層された複数のセラミックグリーンシートとセラミックグリーンシート上に形成された導電性ペーストとを互いに圧着する。
【０１３５】
これにより、複数の誘電体層と複数の第１及び第２内部電極２１、２２が交互に積層され、第１及び第２リード部２３、２４が第１及び第２内部電極２１、２２の長側面の方向に沿って交互に配置された積層体を構成することができる。
【０１３６】
その後、前記積層体を１つのキャパシタに対応する領域毎に切断してチップ化し、高温で焼成することにより、セラミック素体１０を完成する。
【０１３７】
その後、セラミック素体１０の正方向の側面から露出した第１及び第２リード部２３、２４の端部を覆うように、第１及び第２外部電極３１、３２を形成する。
【０１３８】
すなわち、第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４にそれぞれ接続されて、第１及び第２内部電極２１、２２にそれぞれ電気的に接続されることができる。
【０１３９】
また、第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４との接続性を高めるために、十分な接触面積を確保できるよう、セラミック素体１０に対応する高さで形成してもよい。
【０１４０】
ここで、第１及び第２外部電極３１、３２は、ＩＲの低下を防止すると共にＥＳＬを低減することができるように、第１又は第２外部電極３１、３２の幅ｗ１に対する第１又は第２リード部２３、２４の幅ｗ２の比が１０〜８５％になるように形成してもよい。
【０１４１】
また、第１及び第２外部電極３１、３２は、前記ＩＲの低下を防止するために、めっき液浸透防止効果を最適化できるように、第１及び第２内部電極２１、２２の左右方向に沿って第１及び第２外部電極３１、３２の中央に第１及び第２リード部２３、２４がそれぞれ位置するように形成してもよい。
【０１４２】
また、第１及び第２外部電極３１、３２の表面には、必要に応じてニッケル又はスズなどでめっき処理を施してもよい。
【０１４３】
本発明は、前述した実施形態及び添付された図面により限定されるものではなく、添付された請求の範囲により限定される。
【０１４４】
よって、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当該技術分野における通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえるであろう。
【符号の説明】
【０１４５】
１  積層セラミックキャパシタ
１０  セラミック素体
２１、２２  第１及び第２内部電極
２３、２４  第１及び第２リード部
３１、３２  第１及び第２外部電極
【図１】
2013106036.tif 000007
【図２】
2013106036.tif 000008
【図３】
2013106036.tif 000009
【図４】
2013106036.tif 000010
【図５】
2013106036.tif 000011