(57)【要約】【課題】素子数が少なく、遅延が小さく、ドライバ能力を有するＸＯＲゲート回路を提供する。【解決手段】論理回路１は、電源電位ＶＰＥＲＩとノードｎ１の間に接続されたトランジスタＴ１と、電源電位ＶＰＥＲＩとノードｎ２の間に接続されたトランジスタＴ２と、電源電位ＶＳＳとノードｎ３の間に接続されたトランジスタＴ３と、電源電位ＶＳＳとノードｎ４の間に接続されたトランジスタＴ４と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ５，Ｔ７と、ノードｎ１とノードｎ３の間に直列接続されたトランジスタＴ９，Ｔ１１と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ６，Ｔ８と、ノードｎ２とノードｎ４の間に直列接続されたトランジスタＴ１０，Ｔ１２とを備える。出力信号Ｙは、トランジスタＴ５，Ｔ７の接続点及びトランジスタＴ６，Ｔ８の接続点から取り出される。【選択図】図１
2013074560.tif 000002
【特許請求の範囲】
【請求項１】
相対的に高電位な第１の電源電位が供給される第１の端子と、
相対的に低電位な第２の電源電位が供給される第２の端子と、
一方被制御端子が前記第１の端子に接続され、他方被制御端子が第１のノードに接続され、制御端子に第１の信号が供給される第１のトランジスタと、
一方被制御端子が前記第１の端子に接続され、他方被制御端子が第２のノードに接続され、制御端子に前記第１の信号の反転信号が供給される第２のトランジスタと、
一方被制御端子が前記第２の端子に接続され、他方被制御端子が第３のノードに接続され、制御端子に第２の信号が供給される第３のトランジスタと、
一方被制御端子が前記第２の端子に接続され、他方被制御端子が第４のノードに接続され、制御端子に前記第２の信号の反転信号が供給される第４のトランジスタと、
一方被制御端子が前記第１のノードに接続され、他方被制御端子が第１の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第５のトランジスタと、
一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第２の信号が供給される第６のトランジスタと、
一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号が供給される第７のトランジスタと、
一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第８のトランジスタと、
一方被制御端子が前記第１のノードに接続され、他方被制御端子が第２の出力ノードに接続され、制御端子に前記第２の信号が供給される第９のトランジスタと、
一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第１０のトランジスタと、
一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第１１のトランジスタと、
一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号が供給される第１２のトランジスタとを備える、論理回路。
【請求項２】
前記第１及び第２の出力ノードの論理は、互いに逆の論理である、請求項１に記載の論理回路。
【請求項３】
前記第１、第２、第５、第６、第９、及び第１０のトランジスタと、前記第３、第４、第７、第８、第１１、及び第１２のトランジスタとは、互いに逆導電型のトランジスタである、請求項１または２に記載の論理回路。
【請求項４】
前記第１及び第２の出力ノードはそれぞれ、前記第１乃至第１２のトランジスタのうちのいずれか２つを介して、前記第１及び第２の端子のいずれか一方に接続される、請求項１乃至３のいずれか一項に記載の論理回路。
【請求項５】
前記第１の信号が供給される第１の入力ノードと、
前記第１の信号の反転信号が供給される第２の入力ノードと、
前記第２の信号が供給される第３の入力ノードと、
前記第２の信号の反転信号が供給される第４の入力ノードとを備え、
前記第１、第７、第１２のトランジスタの制御端子は前記第１の入力ノードに、前記第２、第８、第１１のトランジスタの制御端子は前記第２の入力ノードに、前記第３、第６、第９のトランジスタの制御端子は前記第３の入力ノードに、前記第４、第５、第１０のトランジスタの制御端子は前記第４の入力ノードに、それぞれ接続される、請求項１乃至４のいずれか一項に記載の論理回路。
【請求項６】
第１の信号を生成する第１の回路を含む第１の半導体装置と、
前記第１の信号を伝送する第１の伝送線と、
前記第１の信号が前記第１の伝送線を介して供給され、前記第１の信号を処理する第２の回路を含む第２の半導体装置と、を備え、
前記第１及び第２の回路の少なくともいずれか一方は、論理回路を含み、
前記論理回路は、
相対的に高電位な第１の電源電位が供給される第１の端子と、
相対的に低電位な第２の電源電位が供給される第２の端子と、
一方被制御端子が前記第１の端子に接続され、他方被制御端子が第１のノードに接続され、制御端子に第１の信号が供給される第１のトランジスタと、
一方被制御端子が前記第１の端子に接続され、他方被制御端子が第２のノードに接続され、制御端子に前記第１の信号の反転信号が供給される第２のトランジスタと、
一方被制御端子が前記第２の端子に接続され、他方被制御端子が第３のノードに接続され、制御端子に第２の信号が供給される第３のトランジスタと、
一方被制御端子が前記第２の端子に接続され、他方被制御端子が第４のノードに接続され、制御端子に前記第２の信号の反転信号が供給される第４のトランジスタと、
一方被制御端子が前記第１のノードに接続され、他方被制御端子が第１の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第５のトランジスタと、
一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第２の信号が供給される第６のトランジスタと、
一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号が供給される第７のトランジスタと、
一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第８のトランジスタと、
一方被制御端子が前記第１のノードに接続され、他方被制御端子が第２の出力ノードに接続され、制御端子に前記第２の信号が供給される第９のトランジスタと、
一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第１０のトランジスタと、
一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第１１のトランジスタと、
一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号が供給される第１２のトランジスタと、を含むデータ処理システム。
【請求項７】
前記第１及び第２の出力ノードの論理は、互いに逆の論理である、請求項６に記載のデータ処理システム。
【請求項８】
前記第１、第２、第５、第６、第９、及び第１０のトランジスタと、前記第３、第４、第７、第８、第１１、及び第１２のトランジスタとは、互いに逆導電型のトランジスタである、請求項６または７に記載のデータ処理システム。
【請求項９】
前記第１及び第２の出力ノードはそれぞれ、前記第１乃至第１２のトランジスタのうちのいずれか２つを介して、前記第１及び第２の端子のいずれか一方に接続される、請求項６乃至８のいずれか一項に記載のデータ処理システム。
【請求項１０】
前記第１の信号が供給される第１の入力ノードと、
前記第１の信号の反転信号が供給される第２の入力ノードと、
前記第２の信号が供給される第３の入力ノードと、
前記第２の信号の反転信号が供給される第４の入力ノードと、を備え、
前記第１、第７、第１２のトランジスタの制御端子は前記第１の入力ノードに、前記第２、第８、第１１のトランジスタの制御端子は前記第２の入力ノードに、前記第３、第６、第９のトランジスタの制御端子は前記第３の入力ノードに、前記第４、第５、第１０のトランジスタの制御端子は前記第４の入力ノードに、それぞれ接続される、請求項６乃至９のいずれか一項に記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路に関し、特に、排他的論理和（ＸＯＲ）及び否定排他的論理和（ＸＮＯＲ）を同時に生成する論理回路に関する。また、本発明は、このような論理回路を含む半導体装置及びデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の次世代規格であるＤＤＲ４では、高速動作に伴って入出力エラーが増加すると予想されることから、データ入出力端子を介して入出力されるデータにＣＲＣ(Cyclic Redundancy Check)符号が付される。
【０００３】
ＣＲＣ符号はデータの送信側と受信側の両方で生成される。送信側でデータを基に生成されたＣＲＣ符号（第１のＣＲＣ符号）は、データとともに受信側に伝達される。受信側では、受け取ったデータに基づいてＣＲＣ符号（第２のＣＲＣ符号）を生成し、受け取ったＣＲＣ符号（第１のＣＲＣ符号）と比較する。その結果、これら第１及び第２のＣＲＣ符号が一致していれば、データを受け入れる。一方、一致していなければ、送信側にこれを伝える。
【０００４】
ＤＤＲ４のＤＲＡＭにおいて入出力の対象となるデータは、７２ビット（６４ビットのリードデータ又はライトデータ、及び８ビットのＤＢＩ(Data Bus Inversion)データ）である。ＣＲＣ符号は８ビットであり、それぞれ７２ビットの中から選択される複数個のビットに基づいて生成される。この生成には、排他的論理和が用いられる。具体的には、選択された複数個のビットを２個ずつ選択し、その排他的論理和を算出する。さらに、算出結果を２個ずつ選択し、その排他的論理和を算出する。というような算出処理を、最終的に１ビットのデータが得られるまで繰り返し行う。こうして算出されるＣＲＣ符号は、選択された複数個のビットのうち「１」となっているものの個数が奇数である場合に「１」、そうでない場合に「０」となる。
【０００５】
ＣＲＣ符号の生成では、このように排他的論理和を多用することから、多数のＸＯＲゲート回路が必要になる。ＸＯＲゲート回路の具体的な回路構成としては、各種のものが知られている。非特許文献１〜３には、それぞれその一例が開示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ａｓｈｏｋ  Ｋ．  Ｇｏｅｌ、"ＶＬＳＩ  Ｄｅｓｉｇｎ"、［ｏｎｌｉｎｅ］、ミシガン工科大学、［平成２３年９月１５日検索］、インターネット〈ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｅｃｅ．ｍｔｕ．ｅｄｕ／ｆａｃｕｌｔｙ／ｇｏｅｌ／ＥＥ−４２７１／Ｐｒｏｊｅｃｔ−５．ｐｄｆ〉
【非特許文献２】ｇｅｎｊｉ、"ＸＯＲゲート"、［ｏｎｌｉｎｅ］、［平成２３年９月１５日検索］、インターネット〈ＵＲＬ：ｈｔｔｐ：／／ｇｅｎｊｉｘ．ｄｄｏ．ｊｐ／ｈｏｍｅ／ｄａｉｊｉｎ／ｘｏｒ／〉
【非特許文献３】Ｃｏｎｓｔａｎｔｉｎｏｓ  Ｄｏｖｒｏｌｉｓ、"ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ  ａｎｄ  Ａｃｃｕｓｉｍ  Ｓｉｍｕｌａｔｉｏｎｓ"、［ｏｎｌｉｎｅ］、ウィスコンシン大学、［平成２３年９月１５日検索］、インターネット〈ＵＲＬ：ｈｔｔｐ：／／ｐａｇｅｓ．ｃｓ．ｗｉｓｃ．ｅｄｕ／〜ｄａｖｉｄ／ｃｏｕｒｓｅｓ／ｃｓ７５５／ｃｓ７５５／ｔｕｔｏｒｉａｌｓ／ｔｕｔｏｒｉａｌ５／ｔｕｔｏｒｉａｌ５．ｈｔｍｌ〉
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、これまでに知られているＸＯＲゲート回路には、素子数が多く、回路面積が大きくなってしまうという問題、通過するトランジスタの数が多く、遅延が大きくなってしまうという問題、回路自体がドライバ能力を持たず、波形が鈍ってしまうという問題など、各種の問題がある。そこで、これらの問題を解決できるＸＯＲゲート回路が求められている。
【課題を解決するための手段】
【０００８】
本発明による論理回路は、相対的に高電位な第１の電源電位が供給される第１の端子と、相対的に低電位な第２の電源電位が供給される第２の端子と、一方被制御端子が前記第１の端子に接続され、他方被制御端子が第１のノードに接続され、制御端子に第１の信号が供給される第１のトランジスタと、一方被制御端子が前記第１の端子に接続され、他方被制御端子が第２のノードに接続され、制御端子に前記第１の信号の反転信号が供給される第２のトランジスタと、一方被制御端子が前記第２の端子に接続され、他方被制御端子が第３のノードに接続され、制御端子に第２の信号が供給される第３のトランジスタと、一方被制御端子が前記第２の端子に接続され、他方被制御端子が第４のノードに接続され、制御端子に前記第２の信号の反転信号が供給される第４のトランジスタと、一方被制御端子が前記第１のノードに接続され、他方被制御端子が第１の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第５のトランジスタと、一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第２の信号が供給される第６のトランジスタと、一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号が供給される第７のトランジスタと、一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第８のトランジスタと、一方被制御端子が前記第１のノードに接続され、他方被制御端子が第２の出力ノードに接続され、制御端子に前記第２の信号が供給される第９のトランジスタと、一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第１０のトランジスタと、一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第１１のトランジスタと、一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号が供給される第１２のトランジスタとを備える、論理回路である。
【０００９】
また、本発明による半導体装置は、上記論理回路である第１乃至第３の論理回路を含む第１の回路を備え、前記第１乃至第３の論理回路はそれぞれ、前記第１の信号が供給される第１の入力ノードと、前記第１の信号の反転信号が供給される第２の入力ノードと、前記第２の信号が供給される第３の入力ノードと、前記第２の信号の反転信号が供給される第４の入力ノードとを備え、前記第１、第７、第１２のトランジスタの制御端子は前記第１の入力ノードに、前記第２、第８、第１１のトランジスタの制御端子は前記第２の入力ノードに、前記第３、第６、第９のトランジスタの制御端子は前記第３の入力ノードに、前記第４、第５、第１０のトランジスタの制御端子は前記第４の入力ノードに、それぞれ接続され、前記第１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１の入力信号、前記第１の入力信号の反転信号、第２の入力信号、及び前記第２の入力信号の反転信号を供給し、前記第２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３の入力信号、前記第３の入力信号の反転信号、第４の入力信号、及び前記第４の入力信号の反転信号を供給し、前記第３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１の論理回路の前記第１の出力ノード、前記第１の論理回路の前記第２の出力ノード、前記第２の論理回路の前記第１の出力ノード、前記第２の論理回路の前記第２の出力ノードが接続される、半導体装置である。
【００１０】
また、本発明による第１のデータ処理システムは、上記半導体装置と、前記半導体装置を制御するコントローラとを備える、データ処理システムである。
【００１１】
また、本発明による第２のデータ処理システムは、第１の信号を生成する第１の回路を含む第１の半導体装置と、前記第１の信号を伝送する第１の伝送線と、前記第１の信号が前記第１の伝送線を介して供給され、前記第１の信号を処理する第２の回路を含む第２の半導体装置と、を備え、前記第１及び第２の回路の少なくともいずれか一方は、論理回路を含み、前記論理回路は、相対的に高電位な第１の電源電位が供給される第１の端子と、相対的に低電位な第２の電源電位が供給される第２の端子と、一方被制御端子が前記第１の端子に接続され、他方被制御端子が第１のノードに接続され、制御端子に第１の信号が供給される第１のトランジスタと、一方被制御端子が前記第１の端子に接続され、他方被制御端子が第２のノードに接続され、制御端子に前記第１の信号の反転信号が供給される第２のトランジスタと、一方被制御端子が前記第２の端子に接続され、他方被制御端子が第３のノードに接続され、制御端子に第２の信号が供給される第３のトランジスタと、一方被制御端子が前記第２の端子に接続され、他方被制御端子が第４のノードに接続され、制御端子に前記第２の信号の反転信号が供給される第４のトランジスタと、一方被制御端子が前記第１のノードに接続され、他方被制御端子が第１の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第５のトランジスタと、一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第２の信号が供給される第６のトランジスタと、一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号が供給される第７のトランジスタと、一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第１の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第８のトランジスタと、一方被制御端子が前記第１のノードに接続され、他方被制御端子が第２の出力ノードに接続され、制御端子に前記第２の信号が供給される第９のトランジスタと、一方被制御端子が前記第２のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第２の信号の反転信号が供給される第１０のトランジスタと、一方被制御端子が前記第３のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号の反転信号が供給される第１１のトランジスタと、一方被制御端子が前記第４のノードに接続され、他方被制御端子が前記第２の出力ノードに接続され、制御端子に前記第１の信号が供給される第１２のトランジスタと、を含む。
【発明の効果】
【００１２】
本発明によれば、ＸＯＲゲート回路及びＸＮＯＲゲート回路として機能する論理回路を、１２個という少数のトランジスタで構成できる。また、どの論理状態においても、論理回路の出力信号が論理回路内において通過するトランジスタの数が２個で足りるので、トランジスタを通過することによる遅延（クリティカルパス）を小さくすることができる。さらに、どの論理状態においても出力信号の電位が電源配線から供給される（論理回路自身がドライバ能力を有する）ので、波形の鈍りを小さくすることができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による論理回路の回路図である。（ｂ）は、（ａ）に示した論理回路の回路記号である。
【図２】（ａ）（ｂ）ともに、本発明の好ましい第１の実施の形態による論理回路の動作の説明図である。
【図３】（ａ）（ｂ）ともに、本発明の好ましい第１の実施の形態による論理回路の動作の説明図である。
【図４】本発明の好ましい第１の実施の形態による論理回路の動作波形を示す図である。
【図５】（ａ）（ｂ）はそれぞれ、背景技術によるＸＯＲゲート回路及びＸＮＯＲゲート回路の一例を示す図である。
【図６】図３（ａ）の例（実施例）による出力信号と、図５（ａ）の例（比較例）による出力信号とについて、電圧の時間変化を示した模式図である。
【図７】本発明の好ましい第１の実施の形態による論理回路を５段に組んで構成した複合論理回路を示す図である。
【図８】本発明の好ましい第２の実施の形態による半導体装置の全体構成を示すブロック図である。
【図９】ライト時のＣＲＣ符号に関わる半導体装置の動作のタイミング図である。
【図１０】リード時のＣＲＣ符号に関わる半導体装置の動作のタイミング図である。
【図１１】本発明の好ましい第２の実施の形態による誤り検出符号生成回路の内部構成を示すブロック図である。
【図１２】本発明の好ましい第２の実施の形態によるＣＲＣ符号ＣＲＣを生成する回路を示す図である。
【図１３】本発明の好ましい第２の実施の形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、図１（ａ）に示すように、第１の信号Ａ及びその反転信号Ａ＿ｎと、第２の信号Ｂ及びその反転信号Ｂ＿ｎを受け、第１の出力信号Ｙとその反転信号Ｙ＿ｎを生成する回路であり、相対的に高電位な第１の電源電位ＶＰＥＲＩが供給される第１の端子と、相対的に低電位な第２の電源電位ＶＳＳが供給される第２の端子と、一方被制御端子が第１の端子（ＶＰＥＲＩ）に接続され、他方被制御端子が第１のノードｎ１に接続され、制御端子に第１の信号Ａが供給される第１のトランジスタＴ１と、一方被制御端子が第１の端子（ＶＰＥＲＩ）に接続され、他方被制御端子が第２のノードｎ２に接続され、制御端子に反転信号Ａ＿ｎが供給される第２のトランジスタＴ２と、一方被制御端子が第２の端子（ＶＳＳ）に接続され、他方被制御端子が第３のノードｎ３に接続され、制御端子に第２の信号Ｂが供給される第３のトランジスタＴ３と、一方被制御端子が第２の端子（ＶＳＳ）に接続され、他方被制御端子が第４のノードｎ４に接続され、制御端子に反転信号Ｂ＿ｎが供給される第４のトランジスタＴ４と、一方被制御端子が第１のノードｎ１に接続され、他方被制御端子が第１の出力ノードｏ１（Ｙ）に接続され、制御端子に反転信号Ｂ＿ｎが供給される第５のトランジスタＴ５と、一方被制御端子が第２のノードｎ２に接続され、他方被制御端子が第１の出力ノードｏ１（Ｙ）に接続され、制御端子に第２の信号Ｂが供給される第６のトランジスタＴ６と、一方被制御端子が第３のノードｎ３に接続され、他方被制御端子が第１の出力ノードｏ１（Ｙ）に接続され、制御端子に第１の信号Ａが供給される第７のトランジスタＴ７と、一方被制御端子が第４のノードｎ４に接続され、他方被制御端子が第１の出力ノードｏ１（Ｙ）に接続され、制御端子に反転信号Ａ＿ｎが供給される第８のトランジスタＴ８と、一方被制御端子が第１のノードｎ１に接続され、他方被制御端子が第２の出力ノードｏ２（Ｙ＿ｎ）に接続され、制御端子に第２の信号Ｂが供給される第９のトランジスタＴ９と、一方被制御端子が第２のノードｎ２に接続され、他方被制御端子が第２の出力ノードｏ２（Ｙ＿ｎ）に接続され、制御端子に反転信号Ｂ＿ｎが供給される第１０のトランジスタＴ１０と、一方被制御端子が第３のノードｎ３に接続され、他方被制御端子が第２の出力ノードｏ２（Ｙ＿ｎ）に接続され、制御端子に反転信号Ａ＿ｎが供給される第１１のトランジスタＴ１１と、一方被制御端子が第４のノードｎ４に接続され、他方被制御端子が第２の出力ノードｏ２（Ｙ＿ｎ）に接続され、制御端子に第１の信号Ａが供給される第１２のトランジスタＴ１２とを備える、論理回路である。
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１（ａ）は、本発明の第１の実施の形態による論理回路１の回路図である。同図に示すように、論理回路１は、第１乃至第１２のトランジスタＴ１〜Ｔ１２を有している。本実施の形態では、第１，第２，第５，第６，第９，及び第１０の各トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ９，Ｔ１０と、第３，第４，第７，第８，第１１，及び第１２の各トランジスタＴ３，Ｔ４，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２とでは、導電型が互いに逆となっている。具体的には、前者がＰ型チャネルＭＯＳトランジスタであるのに対し、後者はＮ型チャネルＭＯＳトランジスタである。
【００１７】
図１（ｂ）は、図１（ａ）に示した論理回路１の回路記号である。同図に示すように、論理回路１は、第１乃至第４の入力ノードｉ１〜ｉ４と、第１及び第２の出力ノードｏ１，ｏ２とを有している。第１乃至第４の入力ノードｉ１〜ｉ４には、それぞれ第１の信号Ａ、第１の信号Ａの反転信号Ａ＿ｎ、第２の信号Ｂ、第２の信号Ｂの反転信号Ｂ＿ｎが供給される。また、第１及び第２の出力ノードｏ１，ｏ２からは、出力信号Ｙ、出力信号Ｙの反転信号Ｙ＿ｎがそれぞれ出力される。なお、本明細書において信号名の末尾に「＿ｎ」が付されている信号及び信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００１８】
第１乃至第１２のトランジスタＴ１〜Ｔ１２の詳しい接続関係は上述したとおりであるが、別の言い方で再度説明すると、第１のトランジスタＴ１は電源電位ＶＰＥＲＩとノードｎ１の間に接続される。同様に、第２のトランジスタＴ２は電源電位ＶＰＥＲＩとノードｎ２の間に接続される。第３のトランジスタＴ３は電源電位ＶＳＳとノードｎ３の間に接続される。第４のトランジスタＴ４は電源電位ＶＳＳとノードｎ４の間に接続される。
【００１９】
さらに、第５及び第７のトランジスタＴ５，Ｔ７は、ノードｎ１とノードｎ３の間に、この順で直列に接続される。同様に、第９及び第１１のトランジスタＴ９，Ｔ１１は、ノードｎ１とノードｎ３の間に、この順で直列に接続される。また、第６及び第８のトランジスタＴ６，Ｔ８は、ノードｎ２とノードｎ４の間に、この順で直列に接続される。第１０及び第１２のトランジスタＴ１０，Ｔ１２は、ノードｎ２とノードｎ４の間に、この順で直列に接続される。
【００２０】
第１の入力ノードｉ１は、第１，第７，第１２のトランジスタＴ１，Ｔ７，Ｔ１２の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第１の信号Ａが供給される。第２の入力ノードｉ２は、第２，第８，第１１のトランジスタＴ２，Ｔ８，Ｔ１１の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第１の信号Ａの反転信号Ａ＿ｎが供給される。第３の入力ノードｉ３は、第３，第６，第９のトランジスタＴ３，Ｔ６，Ｔ９の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第２の信号Ｂが供給される。第４の入力ノードｉ４は、第４，第５，第１０のトランジスタＴ４，Ｔ５，Ｔ１０の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第２の信号Ｂの反転信号Ｂ＿ｎが供給される。
【００２１】
第１の出力ノードｏ１は、トランジスタＴ５，Ｔ７の接続点とトランジスタＴ６，Ｔ８の接続点との両方に接続される。また、第２の出力ノードｏ２は、トランジスタＴ９，Ｔ１１の接続点とトランジスタＴ１０，Ｔ１２の接続点との両方に接続される。
【００２２】
図２（ａ）（ｂ）及び図３（ａ）（ｂ）は、論理回路１の動作の説明図である。
【００２３】
図２（ａ）は、第１の信号Ａと第２の信号Ｂの論理レベルがともに「０」である場合を示している。この場合にオンとなるトランジスタは、第１，第４，第６，第８，第９，第１１の各トランジスタＴ１，Ｔ４，Ｔ６，Ｔ８，Ｔ９，Ｔ１１である。したがって、同図に示すように、第１の出力ノードｏ１は、第４及び第８のトランジスタＴ４，Ｔ８を介して電源電位ＶＳＳに接続される。つまり、出力信号Ｙの論理レベルは「０」となる。一方、第２の出力ノードｏ２は、第１及び第９のトランジスタＴ１，Ｔ９を介して電源電位ＶＰＥＲＩに接続される。つまり、出力信号Ｙ＿ｎの論理レベルは「１」となる。
【００２４】
図２（ｂ）は、第１の信号Ａの論理レベルが「０」、第２の信号Ｂの論理レベルが「１」である場合を示している。この場合にオンとなるトランジスタは、第１，第３，第５，第８，第１０，第１１の各トランジスタＴ１，Ｔ３，Ｔ５，Ｔ８，Ｔ１０，Ｔ１１である。したがって、同図に示すように、第１の出力ノードｏ１は、第１及び第５のトランジスタＴ１，Ｔ５を介して電源電位ＶＰＥＲＩに接続される。つまり、出力信号Ｙの論理レベルは「１」となる。一方、第２の出力ノードｏ２は、第３及び第１１のトランジスタＴ３，Ｔ１１を介して電源電位ＶＳＳに接続される。つまり、出力信号Ｙ＿ｎの論理レベルは「０」となる。
【００２５】
図３（ａ）は、第１の信号Ａの論理レベルが「１」、第２の信号Ｂの論理レベルが「０」である場合を示している。この場合にオンとなるトランジスタは、第２，第４，第６，第７，第９，第１２の各トランジスタＴ２，Ｔ４，Ｔ６，Ｔ７，Ｔ９，Ｔ１２である。したがって、同図に示すように、第１の出力ノードｏ１は、第２及び第６のトランジスタＴ２，Ｔ６を介して電源電位ＶＰＥＲＩに接続される。つまり、出力信号Ｙの論理レベルは「１」となる。一方、第２の出力ノードｏ２は、第４及び第１２のトランジスタＴ４，Ｔ１２を介して電源電位ＶＳＳに接続される。つまり、出力信号Ｙ＿ｎの論理レベルは「０」となる。
【００２６】
図３（ｂ）は、第１の信号Ａと第２の信号Ｂの論理レベルがともに「１」である場合を示している。この場合にオンとなるトランジスタは、第２，第３，第５，第７，第１０，第１２の各トランジスタＴ２，Ｔ３，Ｔ５，Ｔ７，Ｔ１０，Ｔ１２である。したがって、同図に示すように、第１の出力ノードｏ１は、第３及び第７のトランジスタＴ３，Ｔ７を介して電源電位ＶＳＳに接続される。つまり、出力信号Ｙの論理レベルは「０」となる。一方、第２の出力ノードｏ２は、第２及び第１０のトランジスタＴ２，Ｔ１０を介して電源電位ＶＰＥＲＩに接続される。つまり、出力信号Ｙ＿ｎの論理レベルは「１」となる。
【００２７】
図４は、論理回路１の動作波形を示す図である。同図の横軸は時間、縦軸は電圧である。同図には、信号Ａ，Ａ＿ｎ，Ｂ，Ｂ＿ｎ，Ｙ，Ｙ＿ｎのそれぞれについて、波形を示している。また、同図に示すケース１〜４は、第１の信号Ａと第２の信号Ｂの論理レベルの組み合わせが、それぞれ（０，１）（０，０）（１，１）（１，０）である場合を示している。
【００２８】
図４に示すように、ケース１で第１の信号Ａの論理レベルが「０」、第２の信号Ｂの論理レベルが「１」となると、これに応じて信号Ｙの論理レベルが「１」となる。ケース２で第１の信号Ａの論理レベルが「０」、第２の信号Ｂの論理レベルが「０」となると、これに応じて信号Ｙの論理レベルが「０」となる。ケース３で第１の信号Ａの論理レベルが「１」、第２の信号Ｂの論理レベルが「１」となると、これに応じて信号Ｙの論理レベルが「０」となる。ケース４で第１の信号Ａの論理レベルが「１」、第２の信号Ｂの論理レベルが「０」となると、これに応じて信号Ｙの論理レベルが「１」となる。
【００２９】
以上の説明から明らかなように、論理回路１の出力信号Ｙは、第１及び第２の信号Ａ，Ｂの排他的論理和（ＸＯＲ）となっている。また、出力信号Ｙ＿ｎは、第１及び第２の信号Ａ，Ｂの否定排他的論理和（ＸＮＯＲ）となっている。このように、論理回路１では、ＸＯＲゲート回路及びＸＮＯＲゲート回路の両方を、１２個という少数のトランジスタで実現している。別の言い方をすれば、１２個のトランジスタが一体としてＸＯＲ論理、ＸＮＯＲ論理の両方を生成している。
【００３０】
また、図２（ａ）（ｂ）及び図３（ａ）（ｂ）を参照して説明したように、どの論理状態においても、論理回路１の出力信号Ｙ，Ｙ＿ｎが論理回路１内において通過するトランジスタは２個となっている。したがって、トランジスタを通過することによる遅延を小さくすることが可能になっている。
【００３１】
さらに、論理回路１では、図２（ａ）（ｂ）及び図３（ａ）（ｂ）を参照して説明したように、どの論理状態においても、出力信号Ｙ，Ｙ＿ｎの電位が電源配線から供給される。これは、論理回路１自身がドライバ能力を有するということを意味し、これにより、出力信号Ｙ，Ｙ＿ｎの波形の鈍りを小さくすることが可能になっている。以下、この点について、比較例と比較しながら説明する。
【００３２】
図５（ａ）（ｂ）はそれぞれ、背景技術によるＸＯＲゲート回路及びＸＮＯＲゲート回路の一例を示している。図５（ａ）に太矢印で示したルートは、第１の信号Ａの論理レベルが「１」、第２の信号Ｂの論理レベルが「０」である場合の信号伝達ルートである。また、図５（ｂ）に太矢印で示したルートは、第１及び第２の信号Ａ，Ｂの論理レベルがともに「１」である場合の信号伝達ルートである。これらのルートを見ると、出力信号Ｙ，Ｙ＿ｎに対する電流の供給源は論理回路内には存在していない。これは、少なくともこれらの論理状態に関しては、論理回路がドライバ能力を有していないことを意味する。
【００３３】
図６は、図３（ａ）の例（実施例）による出力信号Ｙ（図６ではＹ１と記す）と、図５（ａ）の例（比較例）による出力信号Ｙ（図６ではＹ２と記す）とについて、電圧の時間変化を示した模式図である。同図に示すように、時刻ｔ０で第１の信号Ａの論理レベルが「１」になった後、出力信号Ｙ１は、時刻ｔ１で立ち上がり始める。ｔ１−ｔ０は、トランジスタ２段分の遅延に相当する時間である。立ち上がりが完了するのは、時刻ｔ２である。これに対し、出力信号Ｙ２は、立ち上がりの開始は出力信号Ｙ１より早くなる。これは、図５から明らかなように、出力信号Ｙ２はトランジスタ１段分の遅延のみを受けるからである。一方、立ち上がりが完了する時刻は、時刻ｔ２よりも後の時刻となっている。これは、上述したように、図５（ａ）の論理回路がドライバ能力を有していないことによるものである。
【００３４】
このように、本実施の形態による論理回路１は、どの論理状態においても論理回路１自身がドライバ能力を有していることから、出力信号Ｙ，Ｙ＿ｎの波形の鈍りを小さくすることが可能になっている。また、波形の鈍りが小さくなることにより、入力信号（第１及び第２の信号Ａ，Ｂ）の変化から、出力信号Ｙ，Ｙ＿ｎの立ち上がりが完了するまでに要する時間が短くなるという効果も得られる。
【００３５】
さらに、論理回路１自身が増幅能力を持っていることから、図示しない後段回路の負荷が大きい場合であっても、論理回路１の出力信号を増幅するための増幅インバータを設置する必要がなくなっている。
【００３６】
ここまで、単体としての論理回路１について説明してきたが、論理回路１は、多段に組んで用いることに特に適している。そこで以下では、論理回路１を多段に組んだ例について説明する。
【００３７】
図７は、論理回路１を５段に組んで構成した複合論理回路２を示す図である。同図に示すように、複合論理回路２は、それぞれ上述した論理回路１である第１〜第３１の論理回路Ｘ１〜Ｘ３１を有している。
【００３８】
同図に示すように、まず１段目に関しては、第１の論理回路Ｘ１の第１乃至第４の入力ノードｉ１〜ｉ４（図１（ｂ）参照）に、それぞれ第１の入力信号ＩＮ１、第１の入力信号ＩＮ１の反転信号、第２の入力信号ＩＮ２、及び第２の入力信号ＩＮ２の反転信号が供給される。また、第２の論理回路Ｘ２の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第３の入力信号ＩＮ３、第３の入力信号ＩＮ３の反転信号、第４の入力信号ＩＮ４、及び第４の入力信号ＩＮ４の反転信号が供給される。以下同様に、第ｎの論理回路Ｘｎ（ｎ＝４，５，８，９，１１，１２，１６，１７，１９，２０，２３，２４，２６，２７）の第１乃至第４の入力ノードｉ１〜ｉ４に対し、第５乃至第３２の入力信号ＩＮ５〜ＩＮ３２及びこれらの反転信号が供給される。
【００３９】
次に２段目に関しては、第３の論理回路Ｘ３の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第１の論理回路Ｘ１の第１の出力ノードｏ１（図１（ｂ）参照。以下同様）、第１の論理回路Ｘ１の第２の出力ノードｏ２、第２の論理回路Ｘ２の第１の出力ノードｏ１、第２の論理回路Ｘ２の第２の出力ノードｏ２が接続される。また、第６の論理回路Ｘ６の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第４の論理回路Ｘ４の第１の出力ノードｏ１、第４の論理回路Ｘ４の第２の出力ノードｏ２、第５の論理回路Ｘ５の第１の出力ノードｏ１、第５の論理回路Ｘ５の第２の出力ノードｏ２が接続される。以下同様に、第ｍの論理回路Ｘｍ（ｍ＝１０，１２，１８，２１，２５，２８）の第１乃至第４の入力ノードｉ１〜ｉ４に、第ｌの論理回路Ｘｌ（ｌ＝８，９，１１，１２，１６，１７，１９，２０，２３，２４，２６，２７）の第１及び第２の出力ノードｏ１，ｏ２が接続される。
【００４０】
次に３段目に関しては、第７の論理回路Ｘ７の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第３の論理回路Ｘ３の第１の出力ノードｏ１、第３の論理回路Ｘ３の第２の出力ノードｏ２、第６の論理回路Ｘ６の第１の出力ノードｏ１、第６の論理回路Ｘ６の第２の出力ノードｏ２が接続される。また、第１４の論理回路Ｘ１４の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第１０の論理回路Ｘ１０の第１の出力ノードｏ１、第１０の論理回路Ｘ１０の第２の出力ノードｏ２、第１２の論理回路Ｘ１２の第１の出力ノードｏ１、第１２の論理回路Ｘ１２の第２の出力ノードｏ２が接続される。以下同様に、第２２，第２９の論理回路Ｘ２２，Ｘ２９の第１乃至第４の入力ノードｉ１〜ｉ４に、第１８，第２１，第２５，第２８の論理回路Ｘ１８，Ｘ２１，Ｘ２５，Ｘ２８の第１及び第２の出力ノードｏ１，ｏ２が接続される。
【００４１】
次に４段目に関しては、第１５の論理回路Ｘ１５の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第７の論理回路Ｘ７の第１の出力ノードｏ１、第７の論理回路Ｘ７の第２の出力ノードｏ２、第１４の論理回路Ｘ１４の第１の出力ノードｏ１、第１４の論理回路Ｘ１４の第２の出力ノードｏ２が接続される。また、第３０の論理回路Ｘ３０の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第２２の論理回路Ｘ２２の第１の出力ノードｏ１、第２２の論理回路Ｘ２２の第２の出力ノードｏ２、第２９の論理回路Ｘ２９の第１の出力ノードｏ１、第２９の論理回路Ｘ２９の第２の出力ノードｏ２が接続される。
【００４２】
最後に５段目に関しては、第３１の論理回路Ｘ３１の第１乃至第４の入力ノードｉ１〜ｉ４に、それぞれ第１５の論理回路Ｘ１５の第１の出力ノードｏ１、第１５の論理回路Ｘ１５の第２の出力ノードｏ２、第３０の論理回路Ｘ３０の第１の出力ノードｏ１、第３０の論理回路Ｘ３０の第２の出力ノードｏ２が接続される。
【００４３】
最終段を構成する第３１の論理回路Ｘ３１の第１の出力ノードｏ１から出力される信号Ｙは、複合論理回路２の出力である論理結果信号ＬＲＳとなる。以上の構成により、論理結果信号ＬＲＳの論理レベルは、第１乃至第３２の入力信号ＩＮ１〜ＩＮ３２のうち互いに同じ論理レベルのものが奇数個である場合に「１」、そうでない場合に「０」となる。つまり、論理結果信号ＬＲＳは、第１乃至第３２の入力信号ＩＮ１〜ＩＮ３２のパリティとなっている。
【００４４】
以上説明したように、本実施の形態による論理回路１を多段に組むことにより、入力信号のパリティを算出する複合論理回路２を構成することが可能である。そして、各論理回路１が独自にドライバ能力を持つことから、論理結果信号ＬＲＳの振幅を十分確保できる。また、個々の論理回路１内での遅延が従来に比べて小さいため、複合論理回路２全体としての遅延も従来に比べて小さくできる。つまり、段数が大きくなるほど、論理回路１の持つ高速性を活かすことが可能になる。
【００４５】
さらに、論理回路１は排他的論理和（ＸＯＲ）と否定排他的論理和（ＸＮＯＲ）の両方を出力することから、相対的に後段の論理回路１の入力として必要な４つの信号すべてを、相対的に前段の論理回路１の出力からインバータを通さずに得ることができる。したがって、複合論理回路２では論理回路１間にインバータを設ける必要はなく、このようなインバータによる遅延（クリティカルパスの遅延）をなくすことが可能になっている。
【００４６】
なお、本実施の形態では５段で構成した複合論理回路について説明したが、段数が５に限られるわけではもちろんなく、複合論理回路は、少なくとも２段以上の論理回路１を用いて構成できる。
【００４７】
図８は、本発明の好ましい第２の実施の形態による半導体装置１０の全体構成を示すブロック図である。本実施の形態では、上述した論理回路１をＤＤＲ４のＤＲＡＭに適用した例について説明する。上述したように、ＤＤＲ４のＤＲＡＭでは、データ入出力端子を介して入出力されるデータにＣＲＣ符号が付される。本実施の形態では、このＣＲＣ符号の生成に論理回路１を用いる。
【００４８】
半導体装置１０はＤＤＲ４のＤＲＡＭであり、図８に示すように、外部端子として、クロック端子１１、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１５（第１のポートに含まれる第１の外部端子）、ＤＭ／ＤＢＩ端子１６（第１のポートに含まれる第２の外部端子）、及びアラート端子１７を備えている。
【００４９】
クロック端子１１は、外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが入力される端子である。入力された相補の外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、制御回路２０に供給される。
【００５０】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びチップセレクト信号／ＣＳ、及びアクティベーションコマンドインプット信号／ＡＣＴが供給される端子である。これらのコマンド信号は、制御回路２０に供給される。制御回路２０は、コマンド信号の保持、デコード及びカウントなどを行う機能を有する。
【００５１】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１３に供給されたアドレス信号ＡＤＤも、制御回路２０に供給される。制御回路２０は、アドレス信号ＡＤＤをラッチする機能も有する。
【００５２】
アドレス信号ＡＤＤは、通常、メモリセルアレイ２１内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ２１においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。メモリセルアレイ２１に隣接して配置されるセンス回路２４にはビット線ＢＬごとのセンスアンプが設けられており、複数のビット線ＢＬはそれぞれ、センス回路２４内の対応するセンスアンプに接続されている。なお、図８では、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している。アドレス信号ＡＤＤは、ワード線ＷＬを特定するロウアドレスと、ビット線ＢＬ（センスアンプ）を特定するカラムアドレスとを含んで構成される。制御回路２０にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２２に供給され、カラムアドレスについてはカラムデコーダ２３に供給される。
【００５３】
ロウデコーダ２２は、メモリセルアレイ２１に含まれる複数のワード線ＷＬのうち、制御回路２０から供給されるロウアドレスに対応するワード線ＷＬを選択する回路である。また、カラムデコーダ２３は、メモリセルアレイ２１に含まれる複数のビット線ＢＬのうち、制御回路２０から供給されるカラムアドレスに対応するビット線ＢＬに接続されたセンスアンプを選択する回路である。カラムデコーダ２３によって選択されたセンスアンプは、リードライトバスＲＷＢＵＳ（以下、「ＲＷＢＵＳ」と表記する。）及びデータマスク／データインバージョンバスＤＭ／ＤＢＩＢＵＳ（以下、「ＤＢＩＢＵＳ」と表記する。）に接続される。図８に示すように、前者は６４本のバス線からなり、後者は８本のバス線から構成されている。
【００５４】
データ入出力端子１５は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、図８に示すように複数個設けられている。各データ入出力端子１５は、データ入出力部２５に接続されている。データ入出力部２５は、図８に示すように、ＲＷＢＵＳを介してセンス回路２４に接続される。リード動作時には、メモリセルアレイ２１からＲＷＢＵＳに、６４ビットのリードデータＤＱが送出される。データ入出力部２５は、この６４ビットのリードデータＤＱを、８個のデータ入出力端子１５を用い、それぞれバースト長８で外部にバースト出力する。ライト動作時には、外部のコントローラから、８個のデータ入出力端子１５のそれぞれにバースト長８で、計６４ビットのライトデータＤＱがバースト入力される。データ入出力部２５は、こうして入力されたライトデータＤＱを、ＲＷＢＵＳを介してメモリセルアレイ２１に書き込む。
【００５５】
データバス・インバージョン回路２７は、同時に出力される８ビットのデータに５個以上の「０」が含まれないように、必要に応じてリードデータＤＱを反転させる回路である。これは、半導体装置１０及び外部コントローラの消費電力を低減するための機能である。すなわち、半導体装置１０及び外部コントローラは、ハイレベルの信号を通す場合に比べ、ロウレベルの信号を通す場合に電力を多く消費する、という性質を有している。そこで、リードデータＤＱ内のロウレベルに対応する「０」を減らすことで、消費電力の低減を実現している。
【００５６】
データバス・インバージョン回路２７は、反転させる場合には、対象の８ビットのデータをすべて反転させる。例えば、対象の８ビットのデータが「１１１０００００」であった場合、「０」が５個以上含まれるので、データバス・インバージョン回路２７はこれを反転させ、「０００１１１１１」とする。データバス・インバージョン回路２７は、データを反転させたか否かを示す反転情報ビット（ＤＢＩビット）を生成し、ＤＢＩＢＵＳに出力する。ＤＢＩビットは、同時に出力される８ビットのデータごとに生成される。したがって、バースト長が８である場合、図８に示すように、ＤＢＩビットは８ビットのデータとなる。ＤＢＩビットは、リードデータＤＱの出力に同期して、ＤＭ／ＤＢＩ端子１６から出力される。
【００５７】
ＤＢＩビットは、ライトデータＤＱについても用いられる。この場合、ＤＢＩビットを生成するのは外部のコントローラである。外部のコントローラで生成されたＤＢＩビットは、ライトデータＤＱの入力に同期して、ＤＭ／ＤＢＩ端子１６から半導体装置１０に入力される。データバス・インバージョン回路２７は、入力されたＤＢＩビットに基づき、ＲＷＢＵＳ上を流れるライトデータＤＱを反転させる処理も行う。
【００５８】
誤り検出符号生成回路３０は、ＲＷＢＵＳを流れる６４ビットのデータ及びＤＢＩＢＵＳを流れる８ビットのデータからなる７２ビットのデータのＣＲＣ符号を生成する回路である。生成の具体的方法については後述するが、生成されるＣＲＣ符号は８ビットのデータである。
【００５９】
図９及び図１０は、それぞれライト時とリード時のＣＲＣ符号に関わる半導体装置１０の動作のタイミング図である。同図には、バースト長８であり、かつリードデータＤＱ及びライトデータＤＱの入出力に８個のデータ入出力端子１５を用いる例を示している。以下、これらの図及び図８を参照しながら、ＣＲＣ符号に関わる処理について詳しく説明する。
【００６０】
まず、図９に示すように、ライト時には、外部のコントローラからライトコマンドＷｒｉｔｅが制御回路２０に供給される。続いて、外部のコントローラは、８個のデータ入出力端子１５（ＤＱ０〜ＤＱ７）それぞれに、８ビット分のライトデータＤＱを半クロック間隔でバースト入力する。こうして入力された計６４ビット分のライトデータＤＱは、データ入出力部２５を介してＲＷＢＵＳに供給される。また、外部のコントローラは、ライトデータＤＱの入力と同時に、ＤＭ／ＤＢＩ端子１６に８ビット分のＤＢＩビットをバースト入力する。こうして入力された８ビット分のＤＢＩビットは、データ入出力部２５を介してＤＢＩＢＵＳに供給される。
【００６１】
外部のコントローラは、８ビット分のライトデータＤＱに続けて、１ビット分のＣＲＣ符号を入力する。各データ入出力端子１５に入力された計８ビット分のＣＲＣ符号は、データ入出力部２５から、８本のバス線によって構成されるＣＲＣバスＣＲＣＢＵＳ（以下、「ＣＲＣＢＵＳ」と表記する。）を通じて、誤り検出符号生成回路３０に供給される。
【００６２】
制御回路２０は、ライトコマンドＷｒｉｔｅが供給されたことに応じて、ライトＣＲＣコントロールクロックＷＣＣＣを活性化する。これを受け、誤り検出符号生成回路３０は、ＲＷＢＵＳに供給された６４ビット分のライトデータＤＱ及びＤＢＩＢＵＳに供給された８ビット分のＤＢＩビットからなる計７２ビット分のデータに基づき、８ビット分のＣＲＣ符号を生成する。そしてこれを、外部コントローラから供給された８ビット分のＣＲＣ符号と比較する。その結果、両者が一致していれば、通常通りライトデータＤＱの書き込みが実行される。一致していない場合には、誤り検出符号生成回路３０はライトＣＲＣエラーフラグＷＣＥＦを活性化し、データ出力部２６に供給する。データ出力部２６は、ライトＣＲＣエラーフラグＷＣＥＦが活性化したことを受け、ロウアクティブな信号であるアラート信号ＡＬＥＲＴ＿ｎを活性化する（ロウにする）。外部のコントローラは、このアラート信号ＡＬＥＲＴ＿ｎの活性化を検出すると、書き込みに失敗したと判断し、必要に応じて再度ライト動作を行う。
【００６３】
次に、図１０に示すように、リード時には、外部のコントローラからリードコマンドＲｅａｄが制御回路２０に供給される。これを受け、制御回路２０は、メモリセルアレイ２１からデータを読み出すための処理を開始する。これにより、リードコマンドＲｅａｄが入力されてから所定の時間が経過した後、ＲＷＢＵＳに６４ビット分のリードデータＤＱが供給される。その後、データバス・インバージョン回路２７によってＤＢＩビットが算出され、８ビット分のＤＢＩビットがＤＢＩＢＵＳに供給される。
【００６４】
制御回路２０は、ＤＢＩビットの算出が終了したタイミングに合わせ、リードＣＲＣコントロールクロックＲＣＣＣを活性化する。すると、誤り検出符号生成回路３０は、ＲＷＢＵＳに供給された６４ビット分のリードデータＤＱ及びＤＢＩＢＵＳに供給された８ビット分のＤＢＩビットからなる計７２ビット分のデータに基づき、８ビット分のＣＲＣ符号を生成する。こうして生成された８ビット分のＣＲＣ符号は、ＣＲＣＢＵＳを通じてデータ入出力部２５に供給される。
【００６５】
データ入出力部２５は、８個のデータ入出力端子１５（ＤＱ０〜ＤＱ７）それぞれから、８ビット分のリードデータＤＱを半クロック間隔でバースト出力する。また、リードデータＤＱの出力と同時に、ＤＭ／ＤＢＩ端子１６から８ビット分のＤＢＩビットをバースト出力する。さらに、データ入出力部２５は、各データ入出力端子１５のそれぞれから、８ビット分のリードデータＤＱに続けて、１ビット分のＣＲＣ符号を出力する。
【００６６】
外部のコントローラは、こうして出力された計６４ビット分のリードデータＤＱ及び８ビット分のＤＢＩビットからなる計７２ビット分のデータに基づき、８ビット分のＣＲＣ符号を生成する。そして、半導体装置１０から出力されてきた計８ビット分のＣＲＣ符号と比較する。その結果、両者が一致していれば、リードデータＤＱを受け入れる。一致していない場合には、必要に応じて再度リード動作を行う。
【００６７】
以上が本実施の形態による半導体装置１０の全体構成である。次に、誤り検出符号生成回路３０の構成及び動作について、より詳しく説明する。
【００６８】
図１１は、誤り検出符号生成回路３０の内部構成を示すブロック図である。同図に示すように、誤り検出符号生成回路３０は、ＯＲ回路３１、ラッチ回路３２、ＣＲＣ演算回路３３、フリップフロップ３４、バッファ３５、遅延回路３６、比較演算回路３７、ラッチ回路３８、遅延回路３９、ＡＮＤ回路４０を有している。
【００６９】
ＯＲ回路３１には、上述したライトＣＲＣコントロールクロックＷＣＣＣ及びリードＣＲＣコントロールクロックＲＣＣＣが供給される。ＯＲ回路３１の出力は、これらのうち少なくとも一方が活性化した場合に活性化され、それ以外の場合に非活性となる。
【００７０】
ラッチ回路３２は、６４ビット分のライトデータＤＱ及び８ビット分のＤＢＩビットからなる計７２ビット分のデータをラッチする回路である。ラッチ回路３２は、ＯＲ回路３１の出力が活性化されると、ラッチしていたデータをＣＲＣ演算回路３３に出力する。
【００７１】
ＣＲＣ演算回路３３（第２の回路）は、ラッチ回路３２から供給される７２ビット分のデータ［７２：０］に基づき、８ビット分のＣＲＣ符号ＣＲＣ［７：０］を生成する回路である。ＣＲＣ演算回路３３は、第１の実施の形態で説明した論理回路１を用いて構成した複合論理回路（第１の回路）をＣＲＣ符号ＣＲＣ［７：０］のビットごとに有しており、ＣＲＣ符号ＣＲＣ［７：０］の各ビットは、対応する複合論理回路によって生成される。
【００７２】
図１２は、ＣＲＣ符号ＣＲＣ［７：０］のうちＣＲＣ［０］を生成する回路３０［０］を示す図である。同図に示すように、回路３０［０］は、第１の実施の形態で説明した論理回路１を６段に組んで構成した複合論理回路である。回路３０［０］の入力段を構成する複数の論理回路１それぞれの第１及び第３の入力ノードｉ１，ｉ３（図１（ｂ）参照）にはデータ［７２：０］のいずれかが入力される。第２及び第４の入力ノードｉ２，ｉ４には、それぞれ第１及び第３の入力ノードｉ１，ｉ３に入力されるデータの反転データが供給される。
【００７３】
ここでの具体的な入力データは、データ［０］、データ［８：６］、データ［１２］、データ［１４］、データ［１６］、データ［１９：１８］、データ［２１］、データ［２３］、データ［２８］、データ［３１：３０］、データ［３５：３４］、データ［４０：３９］、データ［４３］、データ［４５］、データ［５０：４８］、データ［５４：５２］、データ［５６］、データ［６０］、データ［６４：６３］、データ［６９：６６］の合計３４ビットである。６段構成の複合論理回路では最大で２６＝６４ビット分の入力信号を受け入れられるが、ここでは３４ビットとしている。これを受け、回路３０［０］では、６４−３４＝３０ビット分の論理回路１の設置を省略し、代わりにロウに固定された信号を供給するようにしている。
【００７４】
以上の構成により、ＣＲＣ符号ＣＲＣ［０］の論理レベルは、入力された３４ビットのデータのうち互いに同じ論理レベルのものが奇数個である場合に「１」、そうでない場合に「０」となる。つまり、ＣＲＣ符号ＣＲＣ［０］は、入力された３４ビットのデータのパリティとなっている。
【００７５】
他のＣＲＣ符号ＣＲＣ［７：１］を生成する複合論理回路についても、入力信号の組み合わせが異なる他は、ＣＲＣ符号ＣＲＣ［０］のものと同様である。こうして生成されたＣＲＣ［７：０］は、一旦フリップフロップ３４に記憶される。フリップフロップ３４のクロック端子には、遅延回路３６を介してリードＣＲＣコントロールクロックＲＣＣＣが供給される。遅延回路３６の遅延時間は、少なくともＣＲＣ符号ＣＲＣ［７：０］の生成が完了した後に、フリップフロップ３４のクロック端子にリードＣＲＣコントロールクロックＲＣＣＣが供給されることとなるよう、設定される。したがって、リード時には、ＣＲＣ演算回路３３で生成されたＣＲＣ符号ＣＲＣ［７：０］は、フリップフロップ３４の後段に位置するバッファ３５に供給される。
【００７６】
バッファ３５にも、遅延回路３６を通過したリードＣＲＣコントロールクロックＲＣＣＣが供給される。この場合、リードＣＲＣコントロールクロックＲＣＣＣは、バッファ３５を動作可能にする制御信号としての役割を果たす。すなわち、バッファ３５に入力された信号は、リードＣＲＣコントロールクロックＲＣＣＣが活性化している間バッファ３５を通過できるが、リードＣＲＣコントロールクロックＲＣＣＣが活性化していない場合にはバッファ３５を通過できない。バッファ３５を通過したＣＲＣ符号ＣＲＣ［７：０］は、図８に示したように、ＣＲＣＢＵＳを介してデータ入出力部２５に供給される。
【００７７】
一方、ライト時には、ＣＲＣ演算回路３３で生成されたＣＲＣ符号ＣＲＣ［７：０］は比較演算回路３７に供給される。比較演算回路３７には、外部のコントローラから供給される８ビット分のＣＲＣ符号（第１の符号データ）も供給される。比較演算回路３７は、これらを比較し、その比較結果を示す比較結果信号を、ラッチ回路３８に供給する。比較結果信号は、両者が一致している場合にロウレベル、一致していない場合にハイレベルとなる信号である。
【００７８】
ラッチ回路３９には、遅延回路３９を介してライトＣＲＣコントロールクロックＷＣＣＣが供給される。遅延回路３９の遅延時間は、少なくとも比較演算回路３７の比較処理が終了した後に、ラッチ回路３８にライトＣＲＣコントロールクロックＷＣＣＣが供給されることとなるよう、設定される。ラッチ回路３９は、入力されるライトＣＲＣコントロールクロックＷＣＣＣが活性化されると、比較演算信号をＡＮＤ回路４０に出力する。
【００７９】
ＡＮＤ回路４０には、比較演算信号の他に、遅延回路３９を通過したライトＣＲＣコントロールクロックＷＣＣＣが供給される。したがって、ＡＮＤ回路４０の出力信号は、ライトＣＲＣコントロールクロックＷＣＣＣが活性化されている間に比較演算信号が活性化した場合にハイレベルとなり、それ以外の場合にはロウレベルとなる。ＡＮＤ回路４０の出力信号は、ライトＣＲＣエラーフラグＷＣＥＦとして、図１に示したデータ出力部２６に供給される。
【００８０】
以上説明したように、本実施の形態による半導体装置１０では、論理回路１を活用してＣＲＣ符号を生成することができる。第１の実施の形態で述べたように、論理回路１は従来のＸＯＲゲート回路等に比べて遅延が小さいことから、論理回路１を活用してＣＲＣ符号を生成することで、ＣＲＣ符号の生成に要する時間（図９及び図１０に斜線で示した部分）を短くすることが可能になる。
【００８１】
図１３は、本実施の形態による半導体装置１０を用いたデータ処理システム８００の構成を示すブロック図である。
【００８２】
図１３に示すように、データ処理システム８００は、データプロセッサ８２０（コントローラ）、本実施の形態による半導体装置１０であるＤＲＡＭ１０、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０が、システムバス８１０を介して相互に接続された構成を有している。システムバス８１０は、半導体装置１０（図８）が含むクロック端子１１、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１５（第１のポートに含まれる第１の外部端子）、ＤＭ／ＤＢＩ端子１６（第１のポートに含まれる第２の外部端子）、及びアラート端子１７にそれぞれ対応する複数の信号線を含む。データプロセッサ８２０は、それら複数の信号線にそれぞれ対応する複数の外部端子を含む。
【００８３】
データプロセッサ８２０は、前述の論理回路１を含む。データプロセッサ８２０は、ＤＲＡＭ１０に外部クロック信号ＣＫ，／ＣＫを供給するとともに、ＤＲＡＭ１０のデータ入出力部（図８）の出力信号（リードデータＤＱ及びＣＲＣ符号）を受け取り、受け取ったリードデータＤＱに応じた処理を実行する機能を有する。その処理には、ＤＲＡＭ１０から供給されたリードデータＤＱを基にしたＣＲＣ符号の生成、及びＤＲＡＭ１０から供給されたＣＲＣ符号とデータプロセッサ８２０が生成したＣＲＣ符号との検証も含まれている。このＣＲＣ符号の生成及び検証には、前述の論理回路１がそれぞれ適用される。他方、データプロセッサ８２０からＤＲＡＭ１０へデータを供給する場合、データプロセッサ８２０のデータ入出力部から出力信号(ライトデータ信号及びＣＲＣ符号）が出力される。即ち、データプロセッサ８２０は、出力するライトデータＤＱに応じたＣＲＣ符号の生成を含む処理を実行する機能を有する。このＣＲＣ符号の生成には、前述の論理回路１が適用される。具体的なデータプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを用いることができる。なお、データプロセッサ８２０とＤＲＡＭ１０とは、システムバス８１０を介さずにローカルなバスによって互いに接続されていても構わない。
【００８４】
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００８５】
図１３には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス８１０が設けられていても構わない。また、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０は、必ずしも必須の構成要素ではない。さらに、図１３に示す各構成要素は簡単のため１つずつ描かれているが、本発明がこれに限定されるものではなく、１又は２以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。
【００８６】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。前述の論理回路１は、複数のビットからＣＲＣ符号を生成する回路に限られず、周知なＥＣＣ(Error Check and Correct)回路を含む論理回路にも適用できることは言うまでもない。
【００８７】
例えば、上記第２の実施の形態では、本発明による論理回路１をＤＲＡＭに適用した例について説明したが、論理回路１はＤＲＡＭに限って活用されるものではなく、一般的なＬＳＩや論理回路など、非常に広い範囲で活用され得る。特に、高速動作が必要となる大規模なＸＯＲ回路及びＸＮＯＲ回路として、有効に活用できる。第１及び第２の半導体装置の間で信号を通信するにあたって、第１及び第２の半導体装置の少なくともいずれか一方に前述の論理回路１を適用できる。信号とＣＲＣ符号は、異なる２つの信号線で伝送されても良い。
【００８８】
また、本発明のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【００８９】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。例えば、半導体装置１０（図８）が有するコマンド端子１２ａ〜１２ｅを通過するコマンド信号、アドレス端子１３を通過するアドレス信号にも適用できる。制御回路２０は、前述の論理回路１を含み、コマンド及びアドレス信号の少なくともいずれか一方に関連するＣＲＣ符号を生成し、検証する。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【００９０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００９１】
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００９２】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００９４】
本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。
【００９５】
本発明の一側面による第１の半導体装置は、それぞれ本発明による論理回路である第１乃至第３の論理回路を含む第１の回路を備え、前記第１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１の入力信号、前記第１の入力信号の反転信号、第２の入力信号、及び前記第２の入力信号の反転信号を供給し、前記第２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３の入力信号、前記第３の入力信号の反転信号、第４の入力信号、及び前記第４の入力信号の反転信号を供給し、前記第３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１の論理回路の前記第１の出力ノード、前記第１の論理回路の前記第２の出力ノード、前記第２の論理回路の前記第１の出力ノード、前記第２の論理回路の前記第２の出力ノードが接続される、半導体装置である。
【００９６】
本発明の一側面による第２の半導体装置は、それぞれ本発明による論理回路である第１乃至第７の論理回路を含む第１の回路を備え、前記第１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１の入力信号、前記第１の入力信号の反転信号、第２の入力信号、及び前記第２の入力信号の反転信号を供給し、前記第２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３の入力信号、前記第３の入力信号の反転信号、第４の入力信号、及び前記第４の入力信号の反転信号を供給し、前記第４の論理回路の前記第１乃至第４の入力ノードに、それぞれ第５の入力信号、前記第５の入力信号の反転信号、第６の入力信号、及び前記第６の入力信号の反転信号を供給し、前記第５の論理回路の前記第１乃至第４の入力ノードに、それぞれ第７の入力信号、前記第７の入力信号の反転信号、第８の入力信号、及び前記第８の入力信号の反転信号を供給し、前記第３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１の論理回路の前記第１の出力ノード、前記第１の論理回路の前記第２の出力ノード、前記第２の論理回路の前記第１の出力ノード、前記第２の論理回路の前記第２の出力ノードが接続され、前記第６の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第４の論理回路の前記第１の出力ノード、前記第４の論理回路の前記第２の出力ノード、前記第５の論理回路の前記第１の出力ノード、前記第５の論理回路の前記第２の出力ノードが接続され、前記第７の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第３の論理回路の前記第１の出力ノード、前記第３の論理回路の前記第２の出力ノード、前記第６の論理回路の前記第１の出力ノード、前記第６の論理回路の前記第２の出力ノードが接続される、半導体装置である。
【００９７】
本発明の一側面による第３の半導体装置は、それぞれ本発明による論理回路である第１乃至第１５の論理回路を含む第１の回路を備え、前記第１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１の入力信号、前記第１の入力信号の反転信号、第２の入力信号、及び前記第２の入力信号の反転信号を供給し、前記第２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３の入力信号、前記第３の入力信号の反転信号、第４の入力信号、及び前記第４の入力信号の反転信号を供給し、前記第４の論理回路の前記第１乃至第４の入力ノードに、それぞれ第５の入力信号、前記第５の入力信号の反転信号、第６の入力信号、及び前記第６の入力信号の反転信号を供給し、前記第５の論理回路の前記第１乃至第４の入力ノードに、それぞれ第７の入力信号、前記第７の入力信号の反転信号、第８の入力信号、及び前記第８の入力信号の反転信号を供給し、前記第８の論理回路の前記第１乃至第４の入力ノードに、それぞれ第９の入力信号、前記第９の入力信号の反転信号、第１０の入力信号、及び前記第１０の入力信号の反転信号を供給し、前記第９の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１１の入力信号、前記第１１の入力信号の反転信号、第１２の入力信号、及び前記第１２の入力信号の反転信号を供給し、前記第１１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１３の入力信号、前記第１３の入力信号の反転信号、第１４の入力信号、及び前記第１４の入力信号の反転信号を供給し、前記第１２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１５の入力信号、前記第１５の入力信号の反転信号、第１６の入力信号、及び前記第１６の入力信号の反転信号を供給し、前記第３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１の論理回路の前記第１の出力ノード、前記第１の論理回路の前記第２の出力ノード、前記第２の論理回路の前記第１の出力ノード、前記第２の論理回路の前記第２の出力ノードが接続され、前記第６の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第４の論理回路の前記第１の出力ノード、前記第４の論理回路の前記第２の出力ノード、前記第５の論理回路の前記第１の出力ノード、前記第５の論理回路の前記第２の出力ノードが接続され、前記第７の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第３の論理回路の前記第１の出力ノード、前記第３の論理回路の前記第２の出力ノード、前記第６の論理回路の前記第１の出力ノード、前記第６の論理回路の前記第２の出力ノードが接続され、前記第１０の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第８の論理回路の前記第１の出力ノード、前記第８の論理回路の前記第２の出力ノード、前記第９の論理回路の前記第１の出力ノード、前記第９の論理回路の前記第２の出力ノードが接続され、前記第１３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１１の論理回路の前記第１の出力ノード、前記第１１の論理回路の前記第２の出力ノード、前記第１２の論理回路の前記第１の出力ノード、前記第１２の論理回路の前記第２の出力ノードが接続され、前記第１４の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１０の論理回路の前記第１の出力ノード、前記第１０の論理回路の前記第２の出力ノード、前記第１３の論理回路の前記第１の出力ノード、前記第１３の論理回路の前記第２の出力ノードが接続され、前記第１５の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第７の論理回路の前記第１の出力ノード、前記第７の論理回路の前記第２の出力ノード、前記第１４の論理回路の前記第１の出力ノード、前記第１４の論理回路の前記第２の出力ノードが接続される、半導体装置である。
【００９８】
本発明の一側面による第４の半導体装置は、それぞれ本発明による論理回路である第１乃至第３１の論理回路を含む第１の回路を備え、前記第１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１の入力信号、前記第１の入力信号の反転信号、第２の入力信号、及び前記第２の入力信号の反転信号を供給し、前記第２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３の入力信号、前記第３の入力信号の反転信号、第４の入力信号、及び前記第４の入力信号の反転信号を供給し、前記第４の論理回路の前記第１乃至第４の入力ノードに、それぞれ第５の入力信号、前記第５の入力信号の反転信号、第６の入力信号、及び前記第６の入力信号の反転信号を供給し、前記第５の論理回路の前記第１乃至第４の入力ノードに、それぞれ第７の入力信号、前記第７の入力信号の反転信号、第８の入力信号、及び前記第８の入力信号の反転信号を供給し、前記第８の論理回路の前記第１乃至第４の入力ノードに、それぞれ第９の入力信号、前記第９の入力信号の反転信号、第１０の入力信号、及び前記第１０の入力信号の反転信号を供給し、前記第９の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１１の入力信号、前記第１１の入力信号の反転信号、第１２の入力信号、及び前記第１２の入力信号の反転信号を供給し、前記第１１の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１３の入力信号、前記第１３の入力信号の反転信号、第１４の入力信号、及び前記第１４の入力信号の反転信号を供給し、前記第１２の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１５の入力信号、前記第１５の入力信号の反転信号、第１６の入力信号、及び前記第１６の入力信号の反転信号を供給し、前記第１６の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１７の入力信号、前記第１７の入力信号の反転信号、第１８の入力信号、及び前記第１８の入力信号の反転信号を供給し、前記第１７の論理回路の前記第１乃至第４の入力ノードに、それぞれ第１９の入力信号、前記第１９の入力信号の反転信号、第２０の入力信号、及び前記第２０の入力信号の反転信号を供給し、前記第１９の論理回路の前記第１乃至第４の入力ノードに、それぞれ第２１の入力信号、前記第２１の入力信号の反転信号、第２２の入力信号、及び前記第２２の入力信号の反転信号を供給し、前記第２０の論理回路の前記第１乃至第４の入力ノードに、それぞれ第２３の入力信号、前記第２３の入力信号の反転信号、第２４の入力信号、及び前記第２４の入力信号の反転信号を供給し、前記第２３の論理回路の前記第１乃至第４の入力ノードに、それぞれ第２５の入力信号、前記第２５の入力信号の反転信号、第２６の入力信号、及び前記第２６の入力信号の反転信号を供給し、前記第２４の論理回路の前記第１乃至第４の入力ノードに、それぞれ第２７の入力信号、前記第２７の入力信号の反転信号、第２８の入力信号、及び前記第２８の入力信号の反転信号を供給し、前記第２６の論理回路の前記第１乃至第４の入力ノードに、それぞれ第２９の入力信号、前記第２９の入力信号の反転信号、第３０の入力信号、及び前記第３０の入力信号の反転信号を供給し、前記第２７の論理回路の前記第１乃至第４の入力ノードに、それぞれ第３１の入力信号、前記第３１の入力信号の反転信号、第３２の入力信号、及び前記第３２の入力信号の反転信号を供給し、前記第３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１の論理回路の前記第１の出力ノード、前記第１の論理回路の前記第２の出力ノード、前記第２の論理回路の前記第１の出力ノード、前記第２の論理回路の前記第２の出力ノードが接続され、前記第６の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第４の論理回路の前記第１の出力ノード、前記第４の論理回路の前記第２の出力ノード、前記第５の論理回路の前記第１の出力ノード、前記第５の論理回路の前記第２の出力ノードが接続され、前記第７の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第３の論理回路の前記第１の出力ノード、前記第３の論理回路の前記第２の出力ノード、前記第６の論理回路の前記第１の出力ノード、前記第６の論理回路の前記第２の出力ノードが接続され、前記第１０の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第８の論理回路の前記第１の出力ノード、前記第８の論理回路の前記第２の出力ノード、前記第９の論理回路の前記第１の出力ノード、前記第９の論理回路の前記第２の出力ノードが接続され、前記第１３の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１１の論理回路の前記第１の出力ノード、前記第１１の論理回路の前記第２の出力ノード、前記第１２の論理回路の前記第１の出力ノード、前記第１２の論理回路の前記第２の出力ノードが接続され、前記第１４の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１０の論理回路の前記第１の出力ノード、前記第１０の論理回路の前記第２の出力ノード、前記第１３の論理回路の前記第１の出力ノード、前記第１３の論理回路の前記第２の出力ノードが接続され、前記第１５の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第７の論理回路の前記第１の出力ノード、前記第７の論理回路の前記第２の出力ノード、前記第１４の論理回路の前記第１の出力ノード、前記第１４の論理回路の前記第２の出力ノードが接続され、前記第１８の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１６の論理回路の前記第１の出力ノード、前記第１６の論理回路の前記第２の出力ノード、前記第１７の論理回路の前記第１の出力ノード、前記第１７の論理回路の前記第２の出力ノードが接続され、前記第２１の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１９の論理回路の前記第１の出力ノード、前記第１９の論理回路の前記第２の出力ノード、前記第２０の論理回路の前記第１の出力ノード、前記第２０の論理回路の前記第２の出力ノードが接続され、前記第２２の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１８の論理回路の前記第１の出力ノード、前記第１８の論理回路の前記第２の出力ノード、前記第２１の論理回路の前記第１の出力ノード、前記第２１の論理回路の前記第２の出力ノードが接続され、前記第２５の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第２３の論理回路の前記第１の出力ノード、前記第２３の論理回路の前記第２の出力ノード、前記第２４の論理回路の前記第１の出力ノード、前記第２４の論理回路の前記第２の出力ノードが接続され、前記第２８の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第２６の論理回路の前記第１の出力ノード、前記第２６の論理回路の前記第２の出力ノード、前記第２７の論理回路の前記第１の出力ノード、前記第２７の論理回路の前記第２の出力ノードが接続され、前記第２９の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第２５の論理回路の前記第１の出力ノード、前記第２５の論理回路の前記第２の出力ノード、前記第２８の論理回路の前記第１の出力ノード、前記第２８の論理回路の前記第２の出力ノードが接続され、前記第３０の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第２２の論理回路の前記第１の出力ノード、前記第２２の論理回路の前記第２の出力ノード、前記第２９の論理回路の前記第１の出力ノード、前記第２９の論理回路の前記第２の出力ノードが接続され、前記第３１の論理回路の前記第１乃至第４の入力ノードに、それぞれ前記第１５の論理回路の前記第１の出力ノード、前記第１５の論理回路の前記第２の出力ノード、前記第３０の論理回路の前記第１の出力ノード、前記第３０の論理回路の前記第２の出力ノードが接続される、半導体装置である。
【００９９】
本発明の一側面による第５の半導体装置は、上記第１乃至第４の半導体装置のいずれかにおいて、複数の前記第１の回路を含む第２の回路と、複数のデータ信号が流れるバス線とを備え、前記複数のデータ信号はそれぞれ、前記複数の第１の回路のそれぞれにおいて入力段を構成する複数の前記論理回路それぞれの前記第１乃至第４の入力ノードのいずれか少なくとも１つに供給され、前記第２の回路は、前記複数の第１の回路ごとに、最終段を構成する前記論理回路の出力信号である論理結果信号を出力する、半導体装置である。
【０１００】
本発明の一側面による第６の半導体装置は、上記第５の半導体装置において更に、外部と通信する第１のポートを備え、前記第１のポートには、前記複数のデータ信号及び第１の符号データが供給され、前記第２の回路は、前記論理結果信号と前記第１の符号データとを比較する比較回路を含む、半導体装置である。
【０１０１】
本発明の一側面による第７の半導体装置は、上記第６の半導体装置において更に、前記比較回路の比較結果に対応してアラート信号を出力するアラート端子を備える、請求項１１に記載の半導体装置である。
【０１０２】
本発明の一側面による第８の半導体装置は、上記第６の半導体装置において、前記複数のデータ信号の少なくとも複数のデータビット及び第１の符号データは、時間軸的に連続する複数のビットである、半導体装置である。
【０１０３】
本発明の一側面による第９の半導体装置は、上記第６の半導体装置において、前記複数のデータ信号は、複数のデータビット及び前記複数のデータビットのそれぞれの論理が反転しているか否かを示す複数の反転情報ビットを含む、半導体装置である。
【０１０４】
本発明の一側面による第１０の半導体装置は、上記第９の半導体装置において、前記第１のポートは、第１及び第２の外部端子を含み、前記複数のデータビット及び第１の符号データは前記第１の外部端子から供給され、前記複数の反転情報ビットは前記第２の外部端子から供給される、半導体装置である。
【０１０５】
本発明の一側面による第１１の半導体装置は、上記第５の半導体装置において更に、外部と通信する第１のポートを備え、前記半導体装置は、前記複数のデータ信号及び前記論理結果信号を、前記第１のポートへ供給する、半導体装置である。
【０１０６】
本発明の一側面による第１２の半導体装置は、上記第１１の半導体装置において、前記複数のデータ信号及び前記論理結果信号は、時間軸的に連続する複数のビットである、半導体装置である。
【０１０７】
本発明の一側面による第１３の半導体装置は、上記第１１の半導体装置において、前記複数のデータ信号は、複数のデータビット及び前記複数のデータビットのそれぞれの論理が反転しているか否かを示す複数の反転情報ビットを含む、半導体装置である。
【０１０８】
本発明の一側面による第１４の半導体装置は、上記第１１の半導体装置において、前記第１のポートは、第１及び第２の外部端子を含み、前記複数のデータビット及び第１の符号データは、前記第１の外部端子へ供給され、前記複数の反転情報ビットは、前記第２の外部端子へ供給される、半導体装置である。
【０１０９】
本発明の一側面によるデータ処理システムは、上記第１乃至第１４の半導体装置のいずれかと、該半導体装置を制御するコントローラとを備える、データ処理システムである。
【符号の説明】
【０１１０】
１              論理回路
２              複合論理回路
１０            半導体装置
１１            クロック端子
１２ａ〜１２ｅ  コマンド端子
１３            アドレス端子
１５            データ入出力端子
１６            ＤＭ／ＤＢＩ端子
１７            アラート端子
２０            制御回路
２１            メモリセルアレイ
２２            ロウデコーダ
２３            カラムデコーダ
２４            センス回路
２５            データ入出力部
２６            データ出力部
２７            データバス・インバージョン回路
３０            誤り検出符号生成回路
３１            ＯＲ回路
３２，３８      ラッチ回路
３３            ＣＲＣ演算回路
３４            フリップフロップ
３５            バッファ
３６，３９      遅延回路
３７            比較演算回路
４０            ＡＮＤ回路
８００          データ処理システム
８１０          システムバス
８２０          データプロセッサ（コントローラ）
８４０          ストレージデバイス
８５０          Ｉ／Ｏデバイス
８６０          ＲＯＭ
ＢＬ            ビット線
ＣＲＣＢＵＳ    ＣＲＣバス
ＤＭ／ＤＢＩＢＵＳ  データマスク／データインバージョンバス
ＭＣ            メモリセル
ＲＷＢＵＳ      リードライトバス
Ｔ１，Ｔ２，Ｔ５，Ｔ６，Ｔ９，Ｔ１０  Ｐ型チャネルトランジスタ
Ｔ３，Ｔ４，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２  Ｎ型チャネルトランジスタ
ＷＬ            ワード線
Ｘ１〜Ｘ３１    論理回路
ｉ１〜ｉ４      入力ノード
ｎ１〜ｎ４      ノード
ｏ１，ｏ２      出力ノード
【図１】
2013074560.tif 000003
【図２】
2013074560.tif 000004
【図３】
2013074560.tif 000005
【図４】
2013074560.tif 000006
【図５】
2013074560.tif 000007
【図６】
2013074560.tif 000008
【図７】
2013074560.tif 000009
【図８】
2013074560.tif 000010
【図９】
2013074560.tif 000011
【図１０】
2013074560.tif 000012
【図１１】
2013074560.tif 000013
【図１２】
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【図１３】
2013074560.tif 000015