(57)【要約】【課題】起動時に実行する外部記憶装置用のプログラムのサイズを削減することのできる情報処理装置を提供する。【解決手段】記憶装置１６及び１７をそれぞれ制御する記憶装置コントローラ１４及び１５には、それぞれ所定アドレス領域がマッピングされている。ＲＯＭ１１には、記憶装置コントローラ１４及び１５にそれぞれマッピングされた各所定アドレス領域とは別のアドレス領域である起動用アドレス領域を指定する起動プログラム１１０が記憶されている。接続許可部１３は、記憶装置コントローラ１４又は１５の内の何れかの選択を示す起動選択信号を受けた場合であって、さらに、起動プログラム１１０を実行するＣＰＵ１０から出力された、上記起動用アドレス領域内のアドレス値を示すアドレス信号を受けると、ＣＰＵ１０と当該起動選択信号で示される記憶装置コントローラ１４又は１５との間の接続を許可する。【選択図】図１
2013047883.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、
複数の外部記憶装置を制御する、前記複数の外部記憶装置に対応し、かつ、それぞれ所定アドレス領域がマッピングされた複数の記憶装置コントローラと、
前記プロセッサから、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記アドレス値を含む前記所定アドレス領域に対応する記憶装置コントローラとの間の接続を許可する接続許可部と、
起動時に前記プロセッサにより実行され、前記複数の記憶装置コントローラを介して前記複数の外部記憶装置を制御するための起動プログラムであり、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域とは別のアドレス領域である起動用アドレス領域を指定する起動プログラムを記憶する起動プログラム記憶部と、を備え、
前記接続許可部は、前記複数の記憶装置コントローラの内の何れかの選択を示す選択信号を受けた場合、さらに、前記プロセッサから、前記起動用アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記選択信号で示される記憶装置コントローラとの間の接続を許可する、
ことを特徴とする情報処理装置。
【請求項２】
ユーザによる操作を受け付け、受け付けた操作内容に基づいて、前記選択信号を生成し、前記接続許可部に出力する選択操作部をさらに備える、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
外部装置から出力された前記選択信号を入力し、入力された前記選択信号を前記接続許可部に出力する選択信号入力部をさらに備える、
ことを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
前記各記憶装置コントーラが制御する外部記憶装置が、ＮＡＮＤ型のフラッシュメモリである、
ことを特徴とする請求項１乃至３の何れか１項に記載の情報処理装置。
【請求項５】
プロセッサと、複数の外部記憶装置を制御する、前記複数の外部記憶装置に対応し、かつ、それぞれ所定アドレス領域がマッピングされた複数の記憶装置コントローラと、前記プロセッサから、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記アドレス値を含む前記所定アドレス領域に対応する記憶装置コントローラとの間の接続を許可する接続許可部と、起動時に前記プロセッサにより実行され、前記複数の記憶装置コントローラを介して前記複数の外部記憶装置を制御するための起動プログラムを記憶する起動プログラム記憶部と、を備える情報処理装置の起動方法であって、
前記起動プログラムでは、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域とは別のアドレス領域である起動用アドレス領域が指定されており、
前記複数の記憶装置コントローラの内の何れかの選択を示す選択信号を受け付けるステップと、
前記プロセッサが、前記起動プログラム記憶部から前記起動プログラムを読み込むステップと、
前記プロセッサが、前記起動プログラムに従って、前記起動用アドレス領域内のアドレス値を示す起動用アドレス信号を出力するステップと、
前記接続許可部が、前記プロセッサからの前記起動用アドレス信号を受けると、前記プロセッサと前記選択信号で示される記憶装置コントローラとの間の接続を許可するステップと、を有する、
ことを特徴とする情報処理装置の起動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の外部記憶装置と接続するための複数のインタフェースを備えた情報処理装置及びその起動方法に関する。
【背景技術】
【０００２】
近年、ＳｏＣ（System-on-a-chip）技術の進展等により、ＣＰＵ（Central Processing Unit）を内蔵したＬＳＩ（Large Scale Integration）の市場は拡大傾向にある。
【０００３】
このようにＣＰＵを内蔵したＬＳＩにおいて、例えば、ＮＡＮＤ型のフラッシュメモリやＨＤＤ（Hard Disk Drive）等の外部記憶装置と接続するためのインタフェースを備えるものが知られている。このようなＬＳＩでは、ＣＰＵは、起動時の処理として、当該ＬＳＩに内蔵された、外部記憶装置を制御するための専用のコントローラ（記憶装置コントローラ）を介して、当該外部記憶装置を接続するデバイスとして認識する処理（初期化処理）を行い、必要に応じて、当該外部記憶装置からＯＳ（Operating System）等のプログラム等を読み込む処理を行う。
【０００４】
この起動時に実行する外部記憶装置用のプログラム（以下、単に「起動プログラム」という。）は、一般的に当該ＬＳＩに内蔵されたＲＯＭ（Read Only Memory）に予め記憶されている。
【０００５】
従来、例えば、複数の外部記憶装置と接続可能なＬＳＩにおいては、上記の起動プログラムを含むインタフェースの仕様は同じであっても、ＣＰＵ起動時にユーザが指定した任意の外部記憶装置からプログラム等のデータを読み込むためには、上記起動プログラムを、外部記憶装置の最大接続数分、即ち、記憶装置コントローラの数分用意し、ＲＯＭに記憶させておく必要があった。したがって、その分、ＲＯＭの容量を大きくしなければならないという問題があった。
【０００６】
複数の外部記憶装置が接続する際の制御に関して、例えば、特許文献１には、複数のＰＣカードスロットを備えるコンピュータシステムにおいて、ＡＴＡカードに記録されたシステムファイル（上述の起動プログラムに相当）を読み込んでシステムの起動を実行するときに、他のＰＣカードスロットも有効に動作させることを目的とした発明が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３１２３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示される技術は、起動の際、ブート用のＡＴＡカードが接続されたＰＣカードスロット以外のＰＣカードスロットも使用できるようにするための技術であり、上述した問題の解決を提示するものではない。
【０００９】
本発明は、上記従来の問題を解決するためになされたものであり、複数の外部記憶装置と接続可能な情報処理装置において、起動時に実行する外部記憶装置用のプログラムのサイズを削減することのできる情報処理装置及びその起動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係る情報処理装置は、
プロセッサと、
複数の外部記憶装置を制御する、前記複数の外部記憶装置に対応し、かつ、それぞれ所定アドレス領域がマッピングされた複数の記憶装置コントローラと、
前記プロセッサから、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記アドレス値を含む前記所定アドレス領域に対応する記憶装置コントローラとの間の接続を許可する接続許可部と、
起動時に前記プロセッサにより実行され、前記複数の記憶装置コントローラを介して前記複数の外部記憶装置を制御するための起動プログラムであり、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域とは別のアドレス領域である起動用アドレス領域を指定する起動プログラムを記憶する起動プログラム記憶部と、を備え、
前記接続許可部は、前記複数の記憶装置コントローラの内の何れかの選択を示す選択信号を受けた場合、さらに、前記プロセッサから、前記起動用アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記選択信号で示される記憶装置コントローラとの間の接続を許可することを特徴とする。
【００１１】
上記情報処理装置は、
ユーザによる操作を受け付け、受け付けた操作内容に基づいて、前記選択信号を生成し、前記接続許可部に出力する選択操作部をさらに備える構成であってもよい。
【００１２】
また、上記情報処理装置は、
外部装置から出力された前記選択信号を入力し、入力された前記選択信号を前記接続許可部に出力する選択信号入力部をさらに備える構成であってもよい。
【００１３】
また、上記情報処理装置において、
前記各記憶装置コントーラが制御する外部記憶装置が、ＮＡＮＤ型のフラッシュメモリであってもよい。
【００１４】
また、上記目的を達成するため、本発明に係る情報処理装置の起動方法は、
プロセッサと、複数の外部記憶装置を制御する、前記複数の外部記憶装置に対応し、かつ、それぞれ所定アドレス領域がマッピングされた複数の記憶装置コントローラと、前記プロセッサから、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域内のアドレス値を示すアドレス信号を受けると、前記プロセッサと前記アドレス値を含む前記所定アドレス領域に対応する記憶装置コントローラとの間の接続を許可する接続許可部と、起動時に前記プロセッサにより実行され、前記複数の記憶装置コントローラを介して前記複数の外部記憶装置を制御するための起動プログラムを記憶する起動プログラム記憶部と、を備える情報処理装置の起動方法であって、
前記起動プログラムでは、前記複数の記憶装置コントローラにそれぞれマッピングされた各前記所定アドレス領域とは別のアドレス領域である起動用アドレス領域が指定されており、
前記複数の記憶装置コントローラの内の何れかの選択を示す選択信号を受け付けるステップと、
前記プロセッサが、前記起動プログラム記憶部から前記起動プログラムを読み込むステップと、
前記プロセッサが、前記起動プログラムに従って、前記起動用アドレス領域内のアドレス値を示す起動用アドレス信号を出力するステップと、
前記接続許可部が、前記プロセッサからの前記起動用アドレス信号を受けると、前記プロセッサと前記選択信号で示される記憶装置コントローラとの間の接続を許可するステップと、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、複数の外部記憶装置と接続可能な情報処理装置において、起動時に実行する外部記憶装置用のプログラムのサイズを削減することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る情報処理装置の構成を示すブロック図である。
【図２】接続許可部の構成を示すブロック図である。
【図３】接続許可部が備える切替部において、第１アドレスデコーダ側の端子と、第２アドレスデコーダ側の端子とが接続された様子を示す図である。
【図４】接続許可部が備える切替部において、第１アドレスデコーダ側の端子と、第３アドレスデコーダ側の端子とが接続された様子を示す図である。
【図５】起動処理の手順を示すフローチャートである。
【図６】従来の情報処理装置の構成を示すブロック図である。
【図７】本発明の他の実施形態に係る情報処理装置の構成を示すブロック図である。
【図８】他の実施形態の接続許可部の構成を示すブロック図である。
【図９】他の実施形態の接続許可部が備える切替部において、第１アドレスデコーダ側の端子と、第４アドレスデコーダ側の端子とが接続された様子を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の実施形態に係る情報処理装置１の構成を示すブロック図である。この情報処理装置１は、ＣＰＵ（Central Processing Unit）１０と、ＲＯＭ（Read Only Memory）１１と、ＲＡＭ（Random Access Memory）１２と、接続許可部１３と、記憶装置コントローラ１４と、記憶装置コントローラ１５と、記憶装置１６と、記憶装置１７と、選択操作部１８と、を備える。
【００１９】
ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２、接続許可部１３は、アドレス／データバス３０と接続されている。アドレス／データバス３０は、命令やデータを転送するための伝送経路である。
【００２０】
ＣＰＵ１０（プロセッサ）は、ＲＯＭ１１や記憶装置１６、１７等に記憶されている各種のプログラムを実行することで、情報処理装置１全体の動作制御を行う。ＲＯＭ１１には、起動時において、ＣＰＵ１０が実行するプログラム（起動プログラム１１０）が少なくとも予め格納されている。この起動プログラム１１０は、ＣＰＵ１０が、アドレス／データバス３０を介して、それぞれ所定のアドレス領域にマッピングされている記憶装置コントローラ１４又は記憶装置コントローラ１５の何れかを制御して、記憶装置１６又は記憶装置１７の何れかにアクセスし、所定のプログラム（例えば、ＯＳ（Operating System）等）を読み込む等の所定処理を実行するためのプログラムである。
【００２１】
なお、本実施形態では、所定のアドレス領域として、記憶装置コントローラ１４には“２００ｈ〜２ＦＦｈ”、記憶装置コントローラ１５には“３００ｈ〜３ＦＦｈ”がマッピングされているとする。但し、これは一例であり、マッピングされるアドレス領域はどのような範囲でもよいことはいうまでもない。
【００２２】
ＲＡＭ１２は、ＣＰＵ１０が各処理を実行する際の作業領域として使用されるメモリである。接続許可部１３は、詳細は後述するが、選択操作部１８からの起動選択信号に基づいて、ＣＰＵ１０と、記憶装置コントローラ１４又は１５との間の接続を許可するか否かを決定する。
【００２３】
ＣＰＵ１０は、アドレス／データバス３０を介して、記憶装置コントローラ１４又は１５と接続すると、これを制御することで、対応する記憶装置１６又は１７にアクセスし、データの読み書き等の処理を実行する。
【００２４】
記憶装置コントローラ１４は、記憶装置１６と接続し、ＣＰＵ１０からの指令に基づいて、記憶装置１６にアクセスして、各種の処理（データの読み込みや書き込み等）を行う。同様に、記憶装置コントローラ１５は、記憶装置１７と接続し、ＣＰＵ１０からの指令に基づいて、記憶装置１７にアクセスして、データの読み込みや書き込み等の処理を行う。本実施形態では、記憶装置コントローラ１４と記憶装置コントローラ１５は、同一の性能を有する。
【００２５】
記憶装置１６及び１７は、専用のコントローラ及びコマンドを使用して、データの読み書きを行う必要のある記憶装置であり、本実施形態では、ＮＡＮＤ型のフラッシュメモリである。
【００２６】
選択操作部１８は、例えば、ディップスイッチ等の外部スイッチを含んで構成され、ユーザ操作に応じた信号（起動選択信号）を生成し、それを信号線で接続された接続許可部１３に出力する。
【００２７】
続いて、上述した接続許可部１３の構成及び機能について、図２を参照して詳細に説明する。図２に示すように、接続許可部１３は、第１〜第３アドレスデコーダ１３０〜１３２と、切替部１３３と、を備える。
【００２８】
第１〜第３アドレスデコーダ１３０〜１３２は、ＣＰＵ１０からの、それぞれに対応したアドレス値を示すアドレス信号を入力すると、それぞれ後続のデバイス（ここでは、切替部１３３、記憶装置コントローラ１４又は１５）と、ＣＰＵ１０との間を通信可能に接続する。
【００２９】
第１アドレスデコーダ１３０は、ＣＰＵ１０から出力されたアドレス信号のアドレス値が“１００ｈ〜１ＦＦｈ”を示す場合に限り、ＣＰＵ１０と切替部１３３との間を通信可能に接続する。この際、切替部１３３において、第１アドレスデコーダ１３０側の端子１３３１と、第２アドレスデコーダ１３１側の端子１３３２とが接続されている場合（図３参照）、結果として、ＣＰＵ１０と記憶装置コントローラ１４との間が通信可能に接続されることになる。
【００３０】
また、上記の際、切替部１３３において、第１アドレスデコーダ１３０側の端子１３３１と、第３アドレスデコーダ１３２側の端子１３３３とが接続されている場合（図４参照）、結果として、ＣＰＵ１０と記憶装置コントローラ１５との間が通信可能に接続されることになる。
【００３１】
切替部１３３は、起動選択信号の内容に基づいて、端子１３３１を端子１３３２又は端子１３３３の何れかと接続させたり、あるいは、端子１３３１を端子１３３２及び端子１３３３の何れとも接続させない開放状態にするスイッチング回路である。
【００３２】
例えば、起動選択信号の内容が、記憶装置コントローラ１４の選択を指示するものである場合、切替部１３３は、端子１３３１と端子１３３２とを接続させる（図３参照）。また、起動選択信号の内容が、記憶装置コントローラ１５の選択を指示するものである場合、切替部１３３は、端子１３３１と端子１３３３とを接続させる（図４参照）。
【００３３】
図５は、この情報処理装置１の起動時における処理の流れを示すフローチャートである。以下、本例では、起動時において、ＣＰＵ１０に記憶装置１６へのアクセスを実行させたいケースについて説明する。
【００３４】
ユーザは、情報処理装置１が備えるディップスイッチ等の外部スイッチを操作して、記憶装置１６が接続する記憶装置コントローラ１４の選択を指示する入力を行う。そして、ユーザは、外部スイッチを操作して、情報処理装置１の電源をＯＮ、又は、ＣＰＵ１０のリセットを行う。これにより、ＣＰＵ１０が起動し、以下の処理が実行される。
【００３５】
接続許可部１３の切替部１３３は、選択操作部１８から出力される起動選択信号の内容に基づいて、第１アドレスデコーダ１３０側の端子１３３１を第２アドレスデコーダ１３１側の端子１３３２又は第２アドレスデコーダ１３２側の端子１３３３の何れかと接続させる（ステップＳ１０１）。本例では、切替部１３３は、第１アドレスデコーダ１３０側の端子１３３１を第２アドレスデコーダ１３１側の端子１３３２と接続させる（図３参照）。
【００３６】
ＣＰＵ１０は、ＲＯＭ１１に記憶されている起動プログラム１１０を読み込む（ステップＳ１０２）。起動プログラム１１０には、ＣＰＵ１０がアクセスすべきデバイスのアドレスとして１００ｈ〜１ＦＦｈが指定されている。
【００３７】
ＣＰＵ１０は、起動プログラム１１０に従って、指定されたアドレス値を示すアドレス信号を出力する（ステップＳ１０３）。ここでは、ＣＰＵ１０は、“１００ｈ〜１ＦＦｈ”のうち何れかを示すアドレス信号を出力する。接続許可部１３の第１アドレスデコーダ１３０は、ＣＰＵ１０から“１００ｈ〜１ＦＦｈ”のうち何れかを示すアドレス信号を入力すると、ＣＰＵ１０と切替部１３３との間を通信可能に接続する（ステップＳ１０４）。これにより、ＣＰＵ１０と記憶装置コントローラ１４は、互いに通信可能に接続されることになる。
【００３８】
ＣＰＵ１０は、接続した記憶装置コントローラ（ここでは、記憶装置コントローラ１４）を介して、当該記憶装置コントローラの制御対象である記憶装置（ここでは、記憶装置１６）を制御する（ステップＳ１０５）。これにより、ＣＰＵ１０による記憶装置１６へのアクセスが実行され、データの読み込み等の処理が行われる。
【００３９】
このように、本実施形態の情報処理装置１は、複数の外部記憶装置、即ち、記憶装置１６及び記憶装置１７と接続する構成であるが、起動時に実行する外部記憶装置用のプログラムとして、１００ｈ〜１ＦＦｈを指定する起動プログラム１１０のみ用意するだけで済む。つまり、ＲＯＭ１１には、１００ｈ〜１ＦＦｈを指定する起動プログラム１１０を記憶させておくだけで、起動時において、ＣＰＵ１０に、ユーザの所望する記憶装置コントローラ１４（２００〜２ＦＦｈにアドレスマッピングされている）又は記憶装置コントローラ１５（３００〜３ＦＦｈにアドレスマッピングされている）の何れか、即ち、ユーザの所望する記憶装置１６又は１７の何れかにアクセスさせることが可能である。
【００４０】
例えば、図６に示すような、従来のこの種の情報処理装置１０００では、起動時において、ＣＰＵ１０Ａは、選択操作部１８からの起動選択信号の内容に基づいて、記憶装置コントローラ１４又は１５の何れが選択されているかを判定し、対応する起動プログラム（２００ｈ〜２ＦＦｈを指定する第１起動プログラム１１０Ａ又は３００ｈ〜３ＦＦｈを指定する第２起動プログラム１１０Ｂ）を実行する必要があった。つまり、起動プログラムとして、記憶装置コントローラ１４及び１５のそれぞれに対応する第１起動プログラム１１０Ａ及び第２起動プログラム１１０Ｂを予めＲＯＭ１１Ａに記憶させておく必要があった。
【００４１】
しかしながら、上述したように、本実施形態の情報処理装置１は、１００ｈ〜１ＦＦｈを指定する１つの起動プログラム（起動プログラム１１０）を記憶させておくだけで済むため、従来に比べ、起動に係るプログラムサイズを削減でき、ＲＯＭ等におけるメモリ消費量を低減させることが可能となる。
【００４２】
なお、本発明は、上記実施形態に限定されず、本発明の要旨を逸脱しない範囲での種々の変更は勿論可能である。
【００４３】
例えば、上記実施形態では、情報処理装置１は、ディップスイッチ等の外部スイッチを含んで構成される選択操作部１８を備えていた。そして、ユーザにより選択操作部１８を介して所望する記憶装置コントローラを選択するための所定の操作が行われると、選択操作部１８から起動選択信号が出力され、接続許可部１３に入力される構成であった。しかし、本発明は、かかる構成のみに限定されることはない。例えば、本発明の情報処理装置が、選択操作部１８に代えて、あるいはこれと併用して、他の装置から出力された起動選択信号を入力する起動選択信号入力部を備える構成であってもよい。
【００４４】
また、上記実施形態の情報処理装置１は、２つの外部記憶装置（記憶装置１６及び１７）を備える構成であったが、本発明の情報処理装置は、３つ以上の外部記憶装置を備える構成であってもよい。さらには、本発明の情報処理装置は、複数の外部記憶装置を接続可能な構成、即ち、複数の記憶装置コントローラを備える構成であればよく、実装する外部記憶装置は１つであってもよい。
【００４５】
以下、図７〜図９を参照して、３つの外部記憶装置を備える情報処理装置１Ａについて、説明する。図７に示すように、この情報処理装置１Ａは、実施形態１の情報処理装置１に対して、さらに、４００〜４ＦＦｈがアドレスマッピングされた記憶装置コントローラ１９と記憶装置２０が追加された構成となっている。また、接続許可部１３が接続許可部１３Ａに変更されている。
【００４６】
接続許可部１３Ａは、選択操作部１８からの起動選択信号に基づいて、ＣＰＵ１０と、記憶装置コントローラ１４、１５又は１９との間の接続を許可するか否かを決定する。この接続許可部１３Ａの構成及び機能について、図８を参照して詳細に説明する。図８に示すように、接続許可部１３Ａは、接続許可部１３の構成に対して、さらに、第４アドレスデコーダ１３４が追加された構成になっている。また、切替部１３３が切替部１３３Ａに変更されている。
【００４７】
第１〜第３アドレスデコーダ１３０〜１３２は、実施形態１と同様、ＣＰＵ１０からの、それぞれに対応したアドレス値（１００ｈ〜１ＦＦｈ、２００ｈ〜２ＦＦｈ、３００ｈ〜３ＦＦｈ）を示すアドレス信号を入力すると、それぞれ後続のデバイス（切替部１３３、記憶装置コントローラ１４又は１５）と、ＣＰＵ１０との間を通信可能に接続する。
【００４８】
例えば、起動選択信号の内容が、記憶装置コントローラ１９の選択を指示するものである場合、切替部１３３Ａは、第１アドレスデコーダ１３０側の端子１３３１と第４アドレスデコーダ１３４側の端子１３３４とを接続させる（図９参照）。これにより、起動時において、ＣＰＵ１０と記憶装置コントローラ２０との間が通信可能に接続されることになる。
【００４９】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【符号の説明】
【００５０】
１、１Ａ、１０００  情報処理装置
１０、１０Ａ  ＣＰＵ
１１、１１Ａ  ＲＯＭ
１１０  起動プログラム
１１０Ａ  第１起動プログラム
１１０Ｂ  第２起動プログラム
１２  ＲＡＭ
１３、１３Ａ  接続許可部
１３０  第１アドレスデコーダ
１３１  第２アドレスデコーダ
１３２  第３アドレスデコーダ
１３４  第４アドレスデコーダ
１３３、１３３Ａ  切替部
１３３１〜１３３４  端子
１４、１５、１９  記憶装置コントーラ
１６、１７、２０  記憶装置
１８  選択操作部
３０  アドレス／データバス
【図１】
2013047883.tif 000003
【図２】
2013047883.tif 000004
【図３】
2013047883.tif 000005
【図４】
2013047883.tif 000006
【図５】
2013047883.tif 000007
【図６】
2013047883.tif 000008
【図７】
2013047883.tif 000009
【図８】
2013047883.tif 000010
【図９】
2013047883.tif 000011