(57)【要約】【課題】ｐ型−ｎ型トランジスタ強度差に対して自己修正式の増幅器の出力共通モードを与える。【解決手段】一実施形態によれば、改善された電圧ヘッドルーム自己バイアス受信機が提供される。一実施形態によれば、テール電流源は互いに対して交差結合されるようにバイアスされる。一実施形態によれば、欠陥誘導電流に対抗するとともに、大量の欠陥電流においても回路が確実に適切に機能させるために、起動制御が提供される。一実施形態によれば、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）テール電流トランジスタが、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）差動対仮想負電圧によって変調され、ＮＭＯＳテール電流トランジスタが、ＰＭＯＳ差動対仮想正電圧によって変調される。【選択図】      図４
2013214957.tif 000002
【特許請求の範囲】
【請求項１】
差動受信機の動作方法において、
第１の導電型のテール電流トランジスタを、仮想負電圧によって変調する工程と、
第２の導電型のテール電流トランジスタを、仮想正電圧によって変調する工程とを備える、方法。
【請求項２】
前記第１の導電型のテール電流トランジスタは正電圧と前記仮想正電圧との間に置かれ、前記第２の導電型の前記テール電流トランジスタは前記仮想負電圧と負電圧との間に置かれる、請求項１に記載の方法。
【請求項３】
前記第２の導電型の前記テール電流トランジスタと前記負電圧との間に置かれるイネーブル回路を設ける工程をさらに備える、請求項２に記載の方法。
【請求項４】
前記第１の導電型の前記テール電流トランジスタと前記正電圧との間に置かれるイネーブル回路を設ける工程をさらに備える、請求項２に記載の方法。
【請求項５】
第１のイネーブル入力において第１のイネーブル信号を受信する工程であって、前記第１のイネーブル入力は第１のテール電流源イネーブルトランジスタに結合され、前記第１のテール電流源イネーブルトランジスタは、テール電流の総量の第１の部分が流れることを可能にし、前記第１のテール電流源イネーブルトランジスタは、前記第１の導電型の前記テール電流トランジスタおよび前記第２の導電型の前記テール電流トランジスタから成る群から選択される要素に結合される、第１のイネーブル入力において第１のイネーブル信号を受信する工程と、
第２のイネーブル入力において第２のイネーブル信号を受信する工程であって、前記第２のイネーブル入力は第２のテール電流源イネーブルトランジスタに結合され、前記第２のテール電流源イネーブルトランジスタは、前記テール電流の総量の第２の部分が流れることを可能にする、第２のイネーブル入力において第２のイネーブル信号を受信する工程とをさらに備える、請求項２に記載の方法。
【請求項６】
欠陥電流の許容性を提供するために、前記仮想正電圧および前記仮想負電圧に結合される起動回路を設ける工程をさらに備える、請求項１に記載の方法。
【請求項７】
前記仮想正電圧を金属酸化膜半導体（ＭＯＳ）トランジスタの第１の端子に結合する工程と、
前記仮想負電圧を前記ＭＯＳトランジスタの第２の端子に結合する工程と、
負電圧を前記ＭＯＳトランジスタの第３の端子に結合する工程とをさらに備える、請求項４に記載の方法。
【請求項８】
前記方法は、前記正電圧を前記ＭＯＳトランジスタの前記ボディに結合する工程をさらに備え、
前記仮想正電圧を前記ＭＯＳトランジスタの前記第１の端子に結合する工程は、
前記仮想正電圧を前記ＭＯＳトランジスタの前記ゲートに結合する工程をさらに含み、
前記仮想負電圧を前記ＭＯＳトランジスタの前記第２の端子に結合する工程は、
前記仮想負電圧を前記ＭＯＳトランジスタの前記ソースに結合する工程をさらに含み、
前記負電圧を前記ＭＯＳトランジスタの前記第３の端子に結合する工程は、
前記負電圧を前記ＭＯＳトランジスタの前記ドレインに結合する工程をさらに含む、請求項７に記載の方法。
【請求項９】
完全に差動的であり、かつ相補的なトポロジを動作させるための方法において、
正テール電流源の基準を、負テール電流源に関連付けられる仮想負レール電圧に置く工程と、
前記負テール電流源の基準を、前記正テール電流源に関連付けられる仮想正レール電圧に置く工程とを備える、方法。
【請求項１０】
前記正テール電流源の基準を、前記負テール電流源に関連付けられる前記仮想負レール電圧に置く工程は、
前記仮想負レール電圧を正テール電流源正型金属酸化膜半導体（ＰＭＯＳ）トランジスタの前記ゲートに結合する工程をさらに含み、前記正テール電流源ＰＭＯＳトランジスタの前記ドレインは前記仮想正レール電圧に結合され、
前記負テール電流源の基準を、前記正テール電流源に関連付けられる前記仮想正レール電圧に置く工程は、
前記仮想正レール電圧を負テール電流源負型金属酸化膜半導体（ＮＭＯＳ）トランジスタの前記ゲートに結合する工程をさらに含み、前記負テール電流源ＮＭＯＳトランジスタの前記ドレインは前記仮想負レール電圧に結合される、請求項９に記載の方法。
【請求項１１】
前記正テール電流源ＰＭＯＳトランジスタの前記ソースは正レール電圧に結合される、請求項１０に記載の方法。
【請求項１２】
前記負テール電流源ＮＭＯＳトランジスタの前記ソースは負レール電圧に結合される、請求項１０に記載の方法。
【請求項１３】
電界効果トランジスタ（ＦＥＴ）のソース、ドレイン、ゲート、およびボディから成る群から選択される第１の端子を前記仮想正電圧に結合することによって、もしくは、前記ＦＥＴの前記ソース、前記ドレイン、前記ゲート、および前記ボディから成る群から選択される第２の端子を前記仮想負電圧に結合することによって、もしくは、前記ＦＥＴのソース、前記ドレイン、前記ゲート、および前記ボディから成る群から選択される第３の端子を正電圧に結合することによって、もしくは、前記ＦＥＴの前記ソース、前記ドレイン、前記ゲート、前記および前記ボディから成る群から選択される第４の端子を負電圧に結合することによって、欠陥電流許容性を向上させる工程をさらに含む、請求項９に記載の方法。
【請求項１４】
自己バイアス受信機において、
正テール電流源に結合される正電圧であって、前記正テール電流源は仮想正電圧を提供する、正電圧と、
負テール電流源に結合される負電圧であって、前記負テール電流源は仮想負電圧を提供する、負電圧と、
前記仮想正電圧に結合される正ドライバ部分および前記仮想負電圧に結合される負ドライバ部分を備える差動増幅器とを備え、前記仮想正電圧は前記負テール電流源を制御し、前記仮想負電圧は前記正テール電流源を制御する、自己バイアス受信機。
【請求項１５】
前記正テール電流源は、
正型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、該ＰＭＯＳトランジスタの前記ゲートは前記仮想負電圧に結合され、該ＰＭＯＳトランジスタの前記ソースは前記正電圧に結合され、該ＰＭＯＳトランジスタの前記ドレインは前記仮想正電圧に結合される、請求項１４に記載の自己バイアス受信機。
【請求項１６】
前記負テール電流源は、
負型金属酸化膜半導体（ＮＭＯＳ）トランジスタを備え、該ＮＭＯＳトランジスタの前記ゲートは前記仮想正電圧に結合され、該ＮＭＯＳトランジスタの前記ソースは前記負電圧に結合され、該ＮＭＯＳトランジスタの前記ドレインは前記仮想負電圧に結合される、請求項１５に記載の自己バイアス受信機。
【請求項１７】
イネーブル回路をさらに備え、該イネーブル回路は前記ＮＭＯＳトランジスタの前記ソースを前記負電圧に選択的に結合する、請求項１６に記載の自己バイアス受信機。
【請求項１８】
起動回路をさらに含み、該起動回路は、前記仮想正電圧および前記仮想負電圧に結合される、請求項１４に記載の自己バイアス受信機。
【請求項１９】
前記起動回路は、
金属酸化膜半導体（ＭＯＳ）トランジスタをさらに備え、該ＭＯＳトランジスタの第１の端子は前記仮想正電圧に結合され、該ＭＯＳトランジスタの第２の端子は前記仮想負電圧に結合され、該ＭＯＳトランジスタの第３の端子は前記負電圧に結合され、該ＭＯＳトランジスタの第４の端子は前記正電圧に結合される、請求項１８に記載の自己バイアス受信機。
【請求項２０】
前記ＭＯＳトランジスタは、
第２のＰＭＯＳトランジスタをさらに備え、該第２のＰＭＯＳトランジスタの前記ゲートは前記仮想正電圧に結合され、該第２のＰＭＯＳトランジスタの前記ソースは前記仮想負電圧に結合され、該第２のＰＭＯＳトランジスタの前記ドレインは前記負電圧に結合され、該第２のＰＭＯＳトランジスタの前記ボディは前記正電圧に結合される、請求項１９に記載の自己バイアス受信機。
【請求項２１】
前記起動回路は少なくとも３マイクロアンペアの欠陥電流許容性を提供する、請求項１８に記載の自己バイアス受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には差動受信機に関し、より詳細には、相補型自己バイアス差動増幅器に関する。
【背景技術】
【０００２】
電子デバイスがより洗練された物になり、消費者が機能の向上、デバイスサイズの小型化、およびバッテリ寿命の延長を期待している中で、機能を犠牲にすることなくデバイスサイズを低減するとともに電力消費を低減する技法が利用されている。１つのこのような技法は、電子デバイスを低電圧で動作させることを含む。しかしながら、低電圧動作は、所望の機能を達成する上での障害をもたらす可能性がある。
【０００３】
低電圧動作をするための１つの技法は、差動シグナリングを採用することであって、それによって、他のデバイスから差動モード信号を受信するために差動受信機が使用される。いくつかの差動受信機は自己バイアス差動増幅器を使用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第４９３７４７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、動作電圧が低減されると従来の自己バイアス増幅器には速度が遅くなるという問題が生じ、また大きな回路面積を必要とする可能性もある。たとえば、いくつかの自己バイアス増幅器トポロジは、自己バイアス電圧を与えるために専用に用いられるべきトランジスタのスタックを必要とし、そのような自己バイアストランジスタスタックは、大きな面積を必要とし、これは電子デバイスの小型化の追求を妨げる。その上、出力振幅が限られていること、ならびに、プロセス、電圧、および温度（ＰＶＴ）における変動に対する許容性がないことが、さらに、一般的な自己バイアス増幅器トポロジを使用する妨げとなる。たとえば、低い供給電圧差（すなわち、供給電圧において負電圧と相対して正電圧（Ｖｄｄ）が低い）では、一般的な自己バイアス増幅器においては、テール電流源に、テール電流源トランジスタのしきい値電圧（Ｖｔｈ）と比較して相対的に低いバイアスがもたらされ、これによって回路の適切な動作が妨げられる。
【課題を解決するための手段】
【０００６】
自己バイアス増幅器に対するバイアス電圧を変化させて、改善されたＰＶＴ許容性を提供する。たとえば、第１の導電型のトランジスタが強く、第２の導電型のトランジスタが弱い場合、負テール電流源に印加される仮想正バイアス電圧（たとえば、ＢＩＡＳＮ）によって電位を上げ、第２の導電型のトランジスタの弱さを補償する。そのような補償によって、増幅器がより広い範囲の入力信号に対して効率的に動作することが可能になる。
【図面の簡単な説明】
【０００７】
【図１】少なくとも１つの実施形態による相補型自己バイアス増幅器を示すブロック図。
【図２】少なくとも１つの実施形態による相補型自己バイアス増幅器を示す概略図。
【図３】少なくとも１つの実施形態による相補型自己バイアス増幅器を利用するシステムのブロック図。
【図４】少なくとも１つの実施形態による方法を示すブロック図。
【図５】少なくとも１つの実施形態による方法を示すブロック図。
【図６】少なくとも１つの実施形態による方法を示すブロック図。
【発明を実施するための形態】
【０００８】
本開示は、添付の図面を参照することによってよりよく理解されることができ、その特徴が当業者に明らかとなる。
異なる図面において同じ参照符号が使用されている場合、これは、類似または同一の項目であることを示す。
【０００９】
図１は、少なくとも１つの実施形態による相補型自己バイアス増幅器１００を示すブロック図である。自己バイアス相補型差動増幅器１００は、ドライバ部分１０１と、正テール電流源１０４と、負テール電流源１０５と、イネーブル回路１０６と、起動回路１０７とを備える。ドライバ部分１０１は、正ドライバ部分１０２と負ドライバ部分１０３とを備える。正電圧（たとえば、ＶＤＤ＿ＩＮＴ）１０８が正テール電流源１０４に接続される。正テール電流源１０４仮想正電圧（たとえば、ＢＩＡＳＮ）１１０を提供し、これは正テール電流源１０４から正ドライバ部分１０２、負テール電流源１０５、および起動回路１０７へ接続される。
【００１０】
負電圧（たとえば、ＧＮＤ＿ＩＮＴ）１０９はイネーブル回路１０６へ接続される。イネーブル回路１０６は、イネーブル入力（たとえば、ＥＮ１Ｎ）１１６のイネーブル状態に応じて差動増幅器（たとえば、ドライバ部分１０１）の動作をイネーブルする。イネーブル回路１０６は、ノード１１７を介して負テール電流源１０５に結合される。負テール電流源１０５は仮想負電圧（たとえば、ＢＩＡＳＰ）１１１を提供し、これは負テール電流源１０５から負ドライバ部分１０３、正テール電流源１０４、および起動回路１０７へ結合される。
【００１１】
正差動信号入力１１２が正ドライバ部分１０２および負ドライバ部分１０３へ提供される。負差動信号入力１１３が正ドライバ部分１０２および負ドライバ部分１０３へ提供される。イネーブル信号（たとえば、ＥＮＡＢＬＥ）１１５が正ドライバ部分１０２へ提供される。少なくとも１つの実施形態によれば、イネーブル信号（たとえば、ＥＮＡＢＬＥ）１１５（またはその逆数／補数）がイネーブル入力（たとえば、ＥＮ１Ｎ）１１６に印加されてもよい。正ドライバ部分１０２および負ドライバ部分１０３は出力１１４に接続され、そこには出力信号も提供される。正電圧（たとえば、ＶＤＤ＿ＩＮＴ）１０８が起動回路１０７および負ドライバ部分１０３に提供される。負電圧（たとえば、ＧＮＤ＿ＩＮＴ）１０９が起動回路１０７および正ドライバ部分１０２に提供される。
【００１２】
仮想正電圧１１０が負テール電流源１０５をバイアスする。仮想負電圧１１１が正テール電流源１０４をバイアスする。起動回路１０７は、半導体製造プロセスから生じる欠陥の結果生じる欠陥電流を補償し、差動増幅器に電力が印加されたときの差動増幅器の信頼性のある動作を保証する。
【００１３】
少なくとも１つの実施形態によれば、相補型イネーブル回路が、イネーブル回路１０６が負電圧１０９と負テール電流源１０５との間に据えられたのと同様にして、正電圧１０８と正テール電流源１０４との間に置かれることができる。正電圧（たとえば、ＶＤＤ＿ＩＮＴ）１０８が相補型イネーブル回路に接続される。相補型イネーブル回路は、相補的イネーブル入力（たとえば、ＥＮ１Ｐ）の相補的イネーブル状態に応じて差動増幅器（たとえば、ドライバ部分１０１）の動作をイネーブルする。相補型イネーブル回路は相補型イネーブル回路ノードを介して正テール電流源１０４に結合される。
【００１４】
少なくとも１つの実施形態によれば、イネーブル入力（たとえば、ＥＮ１Ｎ）１１６に印加されるものと同じ信号（またはその逆数／補数）が相補的イネーブル入力（たとえば、ＥＮ１Ｐ）に印加されることができる。少なくとも１つの実施形態によれば、イネーブル信号（たとえば、ＥＮＡＢＬＥ）１１５（またはその逆数／補数）が相補的イネーブル入力（たとえば、ＥＮ１Ｐ）に印加されてもよい。
【００１５】
少なくとも１つの実施形態によれば、供給電圧システムは負電圧１０９を正電圧１０８に橋渡しする。適切な動作を確実にするために、仮想正電圧（ＢＩＡＳＮ）１１０は仮想負電圧（ＢＩＡＳＰ）１１１よりも正の電圧であるべきであり、事実、回路が適切に作動しているとき、仮想正電圧（ＢＩＡＳＮ）１１０は正電圧１０８に近くなり、仮想負電圧（ＢＩＡＳＰ）１１１は負電圧１０９に近くなる。しかしながら、起動回路１０７がないと、理論的には、仮想正電圧（ＢＩＡＳＮ）１１０および仮想負電圧（ＢＩＡＳＰ）１１１が、回路内にはそれらの適切な状態を積極的に保証するものが他に何もないため、相対的に逆の極性になり得るという可能性がある。電源投入されると、正電圧１０８が負電圧１０９と同じ電位において（たとえば、ゼロボルト（０Ｖ）において）開始するものと推定される。正電圧１０８および／または負電圧１０９がその指定された電圧（またはそれらの指定された電圧）に傾き始めると、起動回路１０７内の能動デバイス（たとえば、起動回路１０７内のＰＭＯＳＦＥＴのゲート）が、事実上、（たとえば、ゼロボルト（０Ｖ）初期電位の影響によって）オンになる。これによって、仮想負電圧（ＢＩＡＳＰ）１１１のあらゆる変化が散逸させられて負電圧１０９になる。これによって、ＰＭＯＳテール電流デバイスが電荷の仮想正電圧（ＢＩＡＳＮ）１１０へのポンピングを開始するようになる（たとえば、公称ゼロボルト（０Ｖ）において開始し、この時点で上昇し始める）。このフィードバック機構によって、仮想負電圧（ＢＩＡＳＰ）１１１が瞬間的に低くさせられて仮想正電圧（ＢＩＡＳＮ）１１０が上昇することが可能になり、その後、ＰＭＯＳテール電流デバイスの助けによってＮＭＯＳテール電流トランジスタが係合されて仮想正電圧（ＢＩＡＳＮ）１１０をその意図される動作点に向かってプルするため、適切な電源投入が保証される。仮想正電圧（ＢＩＡＳＮ）１１０が上昇して仮想負電圧（ＢＩＡＳＰ）が下降すると、起動回路１０７（たとえば、起動回路１０７内のＰＭＯＳ起動トランジスタ）が、そのゲートの電位が上昇し、一方でそのソースの電位が下降するため、切れる。
【００１６】
仮想正電圧（ＢＩＡＳＮ）１１０および仮想負電圧（ＢＩＡＳＰ）１１１に対する実効的な電荷の注入を引き起こす、半導体デバイスの欠陥が存在し得る可能性がある。起動トランジスタ（たとえば、起動回路１０７内のＰＭＯＳＦＥＴ）は、電源投入時に、たとえば、仮想正電圧（ＢＩＡＳＮ）１１０および仮想負電圧（ＢＩＡＳＰ）１１１の両方において印加される、最大で三マイクロアンペア（３μＡ）の欠陥に「打ち勝つ」ことができるように、相当量の欠陥電流をハンドリングするようなサイズにされる。
【００１７】
図２は、少なくとも１つの実施形態による、図１の相補型自己バイアス増幅器の具体的な実施形態を示す概略図である。相補型自己バイアス増幅器１００は、正テール電流源１０４と、差動増幅器１０１と、負テール電流源１０５と、イネーブル回路１０６と、起動回路１０７とを備える。正テール電流源１０４は、正型（ｐ型）チャネル金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）２２７を備える。正テール電流源１０４は、起動回路１０７によって加減される、ＰＭＯＳＦＥＴ２２７のゲートに印加される仮想負電圧によって制御される電流源として機能する。
【００１８】
差動増幅器１０１は、正ドライバ部分１０２と負ドライバ部分１０３とを備える。正ドライバ部分１０２は、ＰＭＯＳＦＥＴ２１９と、ＰＭＯＳＦＥＴ２２０と、負型（ｎ型）チャネル金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）２２１と、ＮＭＯＳＦＥＴ２２２と、ＮＭＯＳＦＥＴ２３２とを備える。負ドライバ部分１０３は、ＰＭＯＳＦＥＴ２２３と、ＰＭＯＳＦＥＴ２２４と、ＮＭＯＳＦＥＴ２２５と、ＮＭＯＳＦＥＴ２２６とを備える。正ドライバ部分１０２は、正入力信号１１２および負入力信号１１３を受信し、出力１１４を提供する。負ドライバ部分１０３は、正入力信号１１２および負入力信号１１３を受信し、出力１１４を提供する。正ドライバ部分１０２および負ドライバ部分１０３は完全に相補的である（すなわち、各ＰＭＯＳＦＥＴは対応するＮＭＯＳＦＥＴとプッシュプル式に動作する）。正ドライバ部分１０２および負ドライバ部分１０３の協調動作が完全に相補的であることによって、大きな入力電圧範囲がもたらされ、正入力信号および負入力信号の電圧の大きな振幅に対してさえ、差動増幅器が適切に作動する。架橋バイアス技法によって、入力信号電圧範囲および出力電圧範囲が改善され、さらに拡大される。
【００１９】
正ドライバ部分１０２において、ＰＭＯＳＦＥＴ２１９および２２０はそれぞれ、負入力信号１１３および正入力信号１１２を受信する。ＮＭＯＳＦＥＴ２２１および２２２は、出力１１４の駆動を支援するか、または支援から外れるために正ドライバ部分１０２の左側から正ドライバ部分１０２の右側に電流が誘導されると相補的な電流をそれぞれの側に反映するカレントミラーとして構成される、負荷デバイスを形成する。正テール電流源１０４はＰＭＯＳＦＥＴ２１９およびＰＭＯＳＦＥＴ２２０を通じて流れる最大電流を設定する。ＰＭＯＳＦＥＴ２１９およびＰＭＯＳＦＥＴ２２０を通る電流は、主にＰＭＯＳＦＥＴ２１９およびＰＭＯＳＦＥＴ２２０のゲート−ソース電圧（Ｖｇｓ）によって制限される。ＮＭＯＳＦＥＴ２３２は、イネーブル信号（ＥＮＡＢＬＥ）１１５に基づいて正ドライバ部分１０２を選択的にイネーブルおよびディセーブルすることを可能にする。
【００２０】
負ドライバ部分１０３において、ＮＭＯＳＦＥＴ２２５および２２６はそれぞれ、それらのゲートにおいて負入力信号１１３および正入力信号１１２を受信する。ＮＭＯＳＦＥＴ２２３および２２４は、出力１１４の駆動を支援するか、または支援から外れるために負ドライバ部分１０３の左側から負ドライバ部分１０３の右側に電流が誘導されると相補的な電流をそれぞれの側に反映するカレントミラーとして構成される、負荷デバイスを形成する。負テール電流源１０５は、ＮＭＯＳＦＥＴ２２５およびＮＭＯＳＦＥＴ２２６を通じて流れる最大電流を設定する。ＮＭＯＳＦＥＴ２２５およびＮＭＯＳＦＥＴ２２６を通る電流は、主に、ＮＭＯＳＦＥＴ２２５およびＮＭＯＳＦＥＴ２２６のゲート−ソース電圧（Ｖｇｓ）によって制限される。
【００２１】
負テール電流源１０５は、ＮＭＯＳＦＥＴ２２８およびＮＭＯＳＦＥＴ２２９を備える。イネーブル回路１０６は、ＮＭＯＳＦＥＴ２３０およびＮＭＯＳＦＥＴ２３１を備える。起動回路１０７はＰＭＯＳＦＥＴ２３３を備える。負テール電流源１０５は、起動回路１０７によって加減される、ＮＭＯＳＦＥＴ２２８および２２９のゲートに印加される仮想正電圧によって制御される電流源として機能する。ＮＭＯＳＦＥＴ２２８および２２９は、ＮＭＯＳＦＥＴ２２８および２２９、ならびにそれゆえ負ドライバ部分１０３を通じて流れる電流によって並行して動作するように構成され、これはイネーブル信号（ＥＮ１Ｎ）１１６のＮＭＯＳＦＥＴ２３０および２３１のゲート端子への印加によって選択的にイネーブルおよびディセーブルされる。ＮＭＯＳＦＥＴ２３０は、ＮＭＯＳＦＥＴ２２８を通じて流れる電流をイネーブルおよびディセーブルし、ＮＭＯＳＦＥＴ２３１は、ＮＭＯＳＦＥＴ２２９を通じて流れる電流をイネーブルおよびディセーブルする。少なくとも１つの実施形態によれば、別個の左イネーブル信号（ＥＮ１ＮＬ）がＮＭＯＳＦＥＴ２３０のゲート端子に印加され、別個の右イネーブル信号（ＥＮ１ＮＲ）がＮＭＯＳＦＥＴ２３１のゲート端子に印加されてそれぞれ、ＮＭＯＳＦＥＴ２２８および２２９を通る選択可能な量の電流がもたらされる。したがって、負テール電流源１０５はプログラム可能負テール電流源として実装されることができる。
【００２２】
正電圧（たとえば、ＶＤＤ＿ＩＮＴ）１０８が、ＰＭＯＳＦＥＴ２２７のソース端子およびボディ端子に結合される。ＰＭＯＳＦＥＴ２２７のドレイン端子が、仮想正電圧ノード（たとえば、ＢＩＡＳＮ）１１０に結合される。ＰＭＯＳＦＥＴ２２７のゲート端子が、仮想負電圧ノード（たとえば、ＢＩＡＳＰ）１１１に結合される。
【００２３】
少なくとも１つの実施形態によれば、正テール電流源１０４は、負テール電流源１０５のものと相補的なトランジスタ構成を用いて実装されることができる。また、正テール電流源１０４は、たとえば、それぞれ、相補的左イネーブルＰＭＯＳＦＥＴに結合される相補的左バイアス交差結合ＰＭＯＳＦＥＴおよび相補的右イネーブルＰＭＯＳＦＥＴに結合される相補的右バイアス交差結合ＰＭＯＳＦＥＴを通る選択可能な量の電流を提供するために、別個の相補的左イネーブル信号（ＥＮ１ＰＬ）を相補的左イネーブルＰＭＯＳＦＥＴのゲート端子に印加し、別個の相補的右イネーブル信号（ＥＮ１ＰＲ）を相補的右イネーブルＰＭＯＳＦＥＴのゲート端子に印加することによって、プログラム可能正テール電流源として実装されることができる。
【００２４】
仮想正電圧ノード１１０は、ＰＭＯＳＦＥＴ２１９のソース端子およびボディ端子、ＰＭＯＳＦＥＴ２２０のソース端子およびボディ端子、ＰＭＯＳＦＥＴ２３３のゲート端子、ＮＭＯＳＦＥＴ２２８のゲート端子、およびＮＭＯＳＦＥＴ２２９のゲート端子にも結合される。負正信号入力１１３はＰＭＯＳＦＥＴ２１９のゲート端子に結合される。正信号入力１１２はＰＭＯＳＦＥＴ２２０のゲート端子に結合される。ＰＭＯＳＦＥＴ２１９のドレイン端子はノード２３４に結合され、当該ノードはＮＭＯＳＦＥＴ２２１のドレイン端子、ＮＭＯＳＦＥＴ２２１のゲート端子、およびＮＭＯＳＦＥＴ２２２のゲート端子に結合される。ＰＭＯＳＦＥＴ２２０のドレイン端子はＮＭＯＳＦＥＴ２２２のドレイン端子および出力端子１１４に結合される。ＮＭＯＳＦＥＴ２２１のボディ端子およびＮＭＯＳＦＥＴ２２２のボディ端子は負電圧１０９に結合される。ＮＭＯＳＦＥＴ２２１のソース端子およびＮＭＯＳＦＥＴ２２２のソース端子はノード２３５に結合され、当該ノードはＮＭＯＳＦＥＴ２３２のドレイン端子に結合される。イネーブル入力１１５がＮＭＯＳＦＥＴ２３２のゲート端子に結合される。ＮＭＯＳＦＥＴ２３２のソース端子およびボディ端子は負電圧１０９に結合される。
【００２５】
正電圧１０８が、ＰＭＯＳＦＥＴ２２３のソース端子およびボディ端子ならびにＰＭＯＳＦＥＴ２２４のソース端子およびボディ端子に結合される。ＰＭＯＳＦＥＴ２２３のゲート端子およびドレイン端子はノード２３６に結合され、当該ノードはＰＭＯＳＦＥＴＴ２２４のゲート端子、ＮＭＯＳＦＥＴ２２５ドレイン端子に結合される。ＰＭＯＳＦＥＴ２２４のドレイン端子はＮＭＯＳＦＥＴ２２６のドレイン端子および出力端子１１４に結合される。負信号入力１１３はＮＭＯＳＦＥＴ２２５のゲート端子に結合される。正信号入力１１２はＰＭＯＳＦＥＴ２２６のゲート端子に結合される。ＮＭＯＳＦＥＴ２２５のソース端子およびゲート端子ならびにＮＭＯＳＦＥＴ２２６のソース端子およびゲート端子が仮想負電圧ノード１１１に結合され、当該ノードは、ＮＭＯＳＦＥＴ２２８のドレイン端子、ＮＭＯＳＦＥＴ２２９のドレイン端子、ＰＭＯＳＦＥＴ２３３のソース端子、およびＰＭＯＳＦＥＴ２２７のゲート端子に結合される。
【００２６】
ＮＭＯＳＦＥＴ２２８のソース端子はＮＭＯＳＦＥＴ２３０のドレイン端子に結合される。ＮＭＯＳＦＥＴ２２９のソース端子はＮＭＯＳＦＥＴ２３１のドレイン端子に結合される。イネーブル入力（たとえば、ＥＮ１Ｎ）が、ＮＭＯＳＦＥＴ２３０のゲート端子およびＮＭＯＳＦＥＴ２３１のゲート端子に結合される。ＮＭＯＳＦＥＴ２３０のソース端子およびボディ端子ならびにＮＭＯＳＦＥＴ２３１のソース端子およびボディ端子は負電圧１０９に結合される。
【００２７】
起動回路１０７はＰＭＯＳＦＥＴ２３３を備えるものとして示されているが、少なくとも１つの実施形態によれば、起動回路１０７はＮＭＯＳＦＥＴを備えてもよいことは理解されたい。一例として、ＮＭＯＳＦＥＴを備える起動回路は、供給電圧１０８が供給電圧１０９よりも負の電圧において動作する変更された回路構成において有用であり得る。たとえば、起動回路１０７のＮＭＯＳＦＥＴのソース端子は相対的に負のバージョンの供給電圧１０８に結合されてもよく、それによって、相対的に負の供給電圧１０８が電源を切られると、起動回路１０７のＮＭＯＳＦＥＴが電荷を注入する。
【００２８】
図３は、少なくとも１つの実施形態による相補型自己バイアス増幅器を利用するシステムのブロック図である。システムは、自己バイアス相補型差動増幅器１００と、受信機ダウンレベルシフタ３３７と、出力マルチプレクサ３３８と、内部／外部基準電圧選択器３３９と、受信機モード選択器３４０と、終端選択器３４１と、受信機／バイアスイネーブル回路３４２と、予備論理デバイス３４３とを備える。正信号入力１１２および負信号入力１１３が自己バイアス相補型差動増幅器１００および受信機モード選択器３４０に結合される。受信機／バイアスイネーブル回路３４２からのイネーブル信号１１５が自己バイアス相補型差動増幅器１００および受信機ダウンレベルシフタ３３７に結合される。自己バイアス相補型差動増幅器１００からの出力１１４が受信機ダウンレベルシフタ３３７に結合される。受信機ダウンレベルシフタ３３７からの出力３４４が出力マルチプレクサ３３８に結合される。出力マルチプレクサ３３８が出力３４５を提供する。
【００２９】
基準電圧選択信号３４６が内部／外部基準電圧選択器３３９に結合される。内部／外部基準電圧選択器３３９が受信機モード選択器３４０に対する出力３４７を提供する。入力３４８が受信機モード選択器３４０に結合される。入力３４９が終端選択器３４１に結合される。終端選択器３４１はノード３５０に結合され、当該ノードは受信機／バイアスイネーブル回路３４２に結合される。入力３５１が受信機／バイアスイネーブル回路３４２に結合される。入力３５２、３５３、および３５４が予備論理デバイス３４３に結合され、予備論理デバイス３４３からの出力３５６を提供するのに使用されることができる。入力３５５が予備論理デバイス３４３に結合され、予備論理デバイス３４３からの出力３５７を提供するのに使用されることができる。
【００３０】
図４，５は、少なくとも１つの実施形態による方法を示すブロック図である。方法はステップ４０１において開始する。ステップ４０１は、ＮＭＯＳテール電流トランジスタと負電圧との間に置かれるイネーブル回路を提供することを含む。ステップ４０１から、方法はステップ４０２に続く。ステップ４０２は、欠陥電流の許容性を提供するために仮想正電圧および仮想負電圧に結合される起動回路を提供することを含む。ステップ４０２から、方法はステップ４０３に続く。少なくとも１つの実施形態によれば、そのような起動回路を提供することは、以下のステップを実行する起動回路を提供することを含むことができる、すなわち、電源投入時に、正電圧１０８および／または負電圧１０９をその指定された電圧（またはそれらの指定された電圧）まで傾けることが始まる。正電圧１０８は、負電圧１０９と同じ電位において（たとえば、ゼロボルト（０Ｖ））において始まると推測され、起動回路１０７内の能動デバイス（たとえば、起動回路１０７内のＰＭＯＳＦＥＴのゲート）が、（たとえば、ゼロボルト（０Ｖ）初期電位の影響によって）事実上オンになる。したがって、仮想負電圧（ＢＩＡＳＰ）１１１のあらゆる変化の、負電圧１０９への散逸が起こる。次いで、ＰＭＯＳテール電流デバイスが電荷の仮想正電圧（ＢＩＡＳＮ）１１０へのポンピングを開始するようになる（たとえば、公称ゼロボルト（０Ｖ）において開始し、この時点で上昇し始める）。仮想負電圧（ＢＩＡＳＰ）１１１が瞬間的に低くさせられて仮想正電圧（ＢＩＡＳＮ）１１０が上昇することが可能になり、その後、ＰＭＯＳテール電流デバイスの助けによってＮＭＯＳテール電流トランジスタが係合されて仮想正電圧（ＢＩＡＳＮ）１１０がその意図される動作点に向かってプルされる。仮想正電圧（ＢＩＡＳＮ）１１０が上昇して仮想負電圧（ＢＩＡＳＰ）が下降すると、起動回路１０７（たとえば、起動回路１０７内のＰＭＯＳ起動トランジスタ）が、そのゲートの電位が上昇し、一方でそのソースの電位が下降するため、切れる。相当量の欠陥電流に対応するために、起動トランジスタ（たとえば、起動回路１０７内のＰＭＯＳＦＥＴ）は、電源投入時に、たとえば、仮想正電圧（ＢＩＡＳＮ）１１０および仮想負電圧（ＢＩＡＳＰ）１１１の両方において印加される、最大で三マイクロアンペア（３μＡ）の欠陥に「打ち勝つ」ことができるように、十分な電流を通すようなサイズにされる。ステップ４０３は、仮想正電圧を金属酸化膜半導体（ＭＯＳ）トランジスタの第１の端子に結合することを含む。少なくとも１つの実施形態によれば、ステップ４０３はステップ４０４をさらに含む。ステップ４０４は、仮想正電圧をＭＯＳトランジスタのゲートに結合することを含む。ステップ４０３から、方法はステップ４０５に続く。ステップ４０５は、仮想負電圧をＭＯＳトランジスタの第２の端子に結合することを含む。少なくとも１つの実施形態によれば、ステップ４０５はステップ４０６をさらに含む。ステップ４０６は、仮想負電圧をＭＯＳトランジスタのソースに結合することを含む。ステップ４０５から、方法はステップ４０７に続く。ステップ４０７は、正電圧をＭＯＳトランジスタの第３の端子に結合すること���含む。少なくとも１つの実施形態によれば、ステップ４０７はステップ４０８をさらに含む。ステップ４０８は、正電圧をＭＯＳトランジスタのボディに結合することを含む。
【００３１】
ステップ４０７から、方法はステップ４０９に続く。ステップ４０９は、負電圧をＭＯＳトランジスタの第４の端子に結合することを含む。少なくとも１つの実施形態によれば、ステップ４０９はステップ４１０をさらに含む。ステップ４１０は、負電圧をＭＯＳトランジスタのドレインに結合することを含む。ステップ４０９から、方法はステップ４１１に続く。ステップ４１１は、ＮＭＯＳ差動対仮想負電圧とＰＭＯＳ差動対仮想負電圧との間の電圧関係を抑制することを含む。ステップ４１１から、方法はステップ４１２に続く。ステップ４１２は、ＮＭＯＳ差動対仮想負電圧によってＰＭＯＳテール電流トランジスタを変調することを含む。ステップ４１２から、方法はステップ４１３に続く。ステップ４１３は、ＰＭＯＳ差動対仮想正電圧によってＮＭＯＳテール電流トランジスタを変調することを含む。
【００３２】
図６は、少なくとも１つの実施形態による方法を示すブロック図である。方法はステップ５０１において開始する。ステップ５０１は、正テール電流源の基準を、負テール電流源に関連付けられる仮想負レール電圧に置くことを含む。少なくとも１つの実施形態によれば、ステップ５０１はステップ５０２をさらに含む。ステップ５０２は、仮想負レール電圧を正テール電流源ＰＭＯＳトランジスタのゲートに結合することを含み、正テール電流源ＰＭＯＳトランジスタのドレインが仮想正レール電圧に結合される。ステップ５０１から、方法はステップ５０３に続く。ステップ５０３は、負テール電流源の基準を、正テール電流源に関連付けられる仮想正レール電圧に置くことを含む。少なくとも１つの実施形態によれば、ステップ５０３はステップ５０４を含む。ステップ５０４は、仮想正レール電圧を負テール電流源ＮＭＯＳトランジスタのゲートに結合することを含み、負テール電流源ＮＭＯＳトランジスタのドレインが仮想負レール電圧に結合される。
【００３３】
ステップ５０３から、方法はステップ５０５に続く。ステップ５０５は、正テール電流源ＰＭＯＳトランジスタのソースを正レール電圧に結合することを含む。ステップ５０５から、方法はステップ５０６に続く。ステップ５０６は、負テール電流源ＮＭＯＳトランジスタのソースを負レール電圧に結合することを含む。ステップ５０６から、方法はステップ５０７に続く。ステップ５０７は、自己バイアススタックを除くことを含む。ただ１つのバイアス電圧を差動増幅器の複数の部分に提供するためにトランジスタの自己バイアススタックを除くことは、少なくとも１つの実施形態によれば、出力振幅を向上させる（たとえば、低供給電圧（すなわち、正電圧と負電圧との間の差が小さい）において動作する差動増幅器に関してさえもより大きな電圧範囲にわたって出力が変化することを可能にする）ために有用である可能性がある。そのようなトランジスタの自己バイアススタックを除くことは、少なくとも１つの実施形態によれば、差動増幅器の速度（すなわち、スルーレート／応答時間／切り替え時間）を向上させるためにも有用である可能性がある。ステップ５０７から、方法はステップ５０８に続く。ステップ５０８は、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第１の端子を仮想正電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第２の端子を仮想負電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第３の端子を正電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第４の端子を負電圧に結合することによって、欠陥電流許容性を向上させることを含む。第１の端子、第２の端子、第３の端子、および第４の端子は相互に排他的である（たとえば、第１の端子がＦＥＴのゲート端子である場合、ＦＥＴの第２の端子、第３の端子、および第４の端子のいずれもＦＥＴのゲート端子でなく、また、たとえば、第２の端子がＦＥＴのソース端子である場合、ＦＥＴの第１の端子、第３の端子、および第４の端子のいずれもソース端子でなく、また、さらに、別の例として、第３の端子がＦＥＴのボディ端子である場合、ＦＥＴの第１の端子、第２の端子、および第４の端子のいずれもボディ端子でなく、また、同様に別の例として、第４の端子がＦＥＴのドレイン端子である場合、ＦＥＴの第１の端子、第２の端子、および第３の端子のいずれもドレイン端子でない）。換言すれば、第１の端子、第２の端子、第３の端子、および第４の端子は各々、ＦＥＴのソース端子、ドレイン端子、ゲート端子、およびボディ端子の中で固有の端子であるが、さまざまな実施形態によれば、第１の端子、第２の端子、第３の端子、および第４の端子の、ＦＥＴのソース端子、ドレイン端子、ゲート端子、およびボディ端子に対する関係は、実施形態ごとに変化してもよい。
【００３４】
少なくとも１つの実施形態が、差動入力信号を受信するものとして例示および記載されているが、少なくとも１つの実施形態はシングルエンド（すなわち、非差動）受信機として使用されてもよく、少なくとも１つの実施形態はレベルシフタとして使用されてもよいことは理解されたい。一例として、差動入力信号を受信するための実施形態は、シングルエンド受信機および／またはレベルシフタとして使用するのに適した少なくとも１つの実施形態を提供するために、２つの差動入力のうちの１つを固定電圧に固定することによって、差動入力段のうちの一方の側を除くことによって、および／または、ノードの電圧を相殺することによって変更されてもよい。
【００３５】
少なくとも１つの実施形態によれば、差動受信機を改善するための方法が提供される。少なくとも１つの実施形態によれば、方法は、正型金属酸化膜半導体（ＰＭＯＳ）テール電流トランジスタを、負型金属酸化膜半導体（ＮＭＯＳ）差動対仮想負電圧によって変調することと、ＮＭＯＳテール電流トランジスタを、ＰＭＯＳ差動対仮想正電圧によって変調することとを含む。少なくとも１つの実施形態によれば、ＰＭＯＳテール電流トランジスタは正電圧と仮想正電圧との間に置かれ、ＮＭＯＳテール電流トランジスタは仮想負電圧と負電圧との間に置かれる。
【００３６】
少なくとも１つの実施形態によれば、方法は、ＮＭＯＳテール電流トランジスタと負電圧との間に置かれるイネーブル回路を提供することをさらに含む。少なくとも１つの実施形態によれば、方法は、欠陥電流の許容性を提供するために、仮想正電圧および仮想負電圧に結合される起動回路を提供することをさらに含む。
【００３７】
少なくとも１つの実施形態によれば、方法は、仮想正電圧を金属酸化膜半導体（ＭＯＳ）トランジスタの第１の端子に結合することと、仮想負電圧をＭＯＳトランジスタの第２の端子に結合することと、正電圧をＭＯＳトランジスタの第３の端子に結合することと、負電圧をＭＯＳトランジスタの第４の端子に結合することとをさらに含む。少なくとも１つの実施形態によれば、仮想正電圧をＭＯＳトランジスタの第１の端子に結合することは、仮想正電圧をＭＯＳトランジスタのゲートに結合することをさらに含み、仮想負電圧をＭＯＳトランジスタの第２の端子に結合することは、仮想負電圧をＭＯＳトランジスタのソースに結合することをさらに含み、正電圧をＭＯＳトランジスタの第３の端子に結合することは、正電圧をＭＯＳトランジスタのボディに結合することをさらに含み、負電圧をＭＯＳトランジスタの第４の端子に結合することは、負電圧をＭＯＳトランジスタのドレインに結合することをさらに含む。
【００３８】
少なくとも１つの実施形態によれば、欠陥電流の許容性を提供するために、仮想正電圧および仮想負電圧に結合される起動回路を提供することは、仮想正電圧を金属酸化膜半導体（ＭＯＳ）トランジスタの第１の端子に結合することをさらに含む。少なくとも１つの実施形態によれば、欠陥電流の許容性を提供するために、仮想正電圧および仮想負電圧に結合される起動回路を提供することは、仮想負電圧をＭＯＳトランジスタの第２の端子に結合することをさらに含む。少なくとも１つの実施形態によれば、欠陥電流の許容性を提供するために、仮想正電圧および仮想負電圧に結合される起動回路を提供することは、正電圧をＭＯＳトランジスタの第３の端子に結合することをさらに含む。少なくとも１つの実施形態によれば、欠陥電流の許容性を提供するために、仮想正電圧および仮想負電圧に結合される起動回路を提供することは、負電圧をＭＯＳトランジスタの第４の端子に結合することをさらに含む。少なくとも１つの実施形態によれば、仮想正電圧をＭＯＳトランジスタの第１の端子に結合することは、仮想正電圧をＭＯＳトランジスタのゲートに結合することをさらに含む。少なくとも１つの実施形態によれば、仮想負電圧をＭＯＳトランジスタの第２の端子に結合することは、仮想負電圧をＭＯＳトランジスタのソースに結合することをさらに含む。少なくとも１つの実施形態によれば、正電圧をＭＯＳトランジスタの第３の端子に結合することは、正電圧をＭＯＳトランジスタのボディに結合することをさらに含む。少なくとも１つの実施形態によれば、負電圧をＭＯＳトランジスタの第４の端子に結合することは、負電圧をＭＯＳトランジスタのドレインに結合することをさらに含む。少なくとも１つの実施形態によれば、上記のステップ少なくとも一部が適切な起動動作を保証する。少なくとも１つの実施形態によれば、上記のステップ少なくとも一部が欠陥電流の許容性を提供する。
【００３９】
少なくとも１つの実施形態は、正テール電流源および負テール電流源のいずれかまたは両方のためのテール電流量を「プログラム」する能力を提供する。テール電流源に対して別個のイネーブル入力を提供することであって、別個のイネーブル入力はそれぞれ別個のトランジスタに結合され、各トランジスタは、テール電流源をソースとするかまたはそこに溜められたテール電流の総量のそれぞれの部分が流れることを可能にする、提供することによって、テール電流量は用途の需要に基づいてそれを「プログラム」するように選択されることができる。したがって、少なくとも１つの実施形態は、少なくとも１つのプログラム可能テール電流源を提供する。少なくとも１つの実施形態は、第１のイネーブル入力において第１のイネーブル信号を受信することであって、第１のイネーブル入力は第１のテール電流源イネーブルトランジスタに結合され、第１のテール電流源イネーブルトランジスタは、テール電流の総量の第１の部分が流れることを可能にする、受信することと、第２のイネーブル入力において第２のイネーブル信号を受信することであって、第２のイネーブル入力は第２のテール電流源イネーブルトランジスタに結合され、第２のテール電流源イネーブルトランジスタは、テール電流の総量の第２の部分が流れることを可能にする、受信することとを含む。第１のテール電流源イネーブルトランジスタは、第１の導電型のテール電流トランジスタおよび第２の導電型のテール電流トランジスタから成る群から選択される要素に接続される。第１のテール電流源イネーブルトランジスタおよび第２のテール電流源イネーブルトランジスタは、たとえば、それぞれ、イネーブル回路１０６のＮＭＯＳＦＥＴ２３０およびＮＭＯＳＦＥＴ２３１として、および／またはそれらの相補的なバージョンとして実装されることができ、そのようなイネーブル回路は、たとえば、正電圧（たとえば、ＶＤＤ＿ＩＮＴ）１０８と正テール電流源１０４との間に配置される。
【００４０】
少なくとも１つの実施形態によれば、完全に差動かつ相補的なトポロジを改善するための方法が提供される。少なくとも１つの実施形態によれば、方法は、正テール電流源の基準を、負テール電流源に関連付けられる仮想負レール電圧に置くことと、負テール電流源の基準を、正テール電流源に関連付けられる仮想正レール電圧に置くこととを含む。少なくとも１つの実施形態によれば、正テール電流源の基準を、負テール電流源に関連付けられる仮想負レール電圧に置くことは、仮想負レール電圧を正テール電流源正型金属酸化膜半導体（ＰＭＯＳ）トランジスタのゲートに結合することをさらに含み、正テール電流源ＰＭＯＳトランジスタのドレインが仮想正レール電圧に結合され、負テール電流源の基準を、正テール電流源に関連付けられる仮想正レール電圧に置くことは、仮想正レール電圧を負テール電流源負型金属酸化膜半導体（ＮＭＯＳ）トランジスタのゲートに結合することをさらに含み、負テール電流源ＮＭＯＳトランジスタのドレインが仮想負レール電圧に結合される。少なくとも１つの実施形態によれば、正テール電流源ＰＭＯＳトランジスタのソースは正レール電圧に結合される。少なくとも１つの実施形態によれば、負テール電流源ＮＭＯＳトランジスタのソースは負レール電圧に結合される。
【００４１】
少なくとも１つの実施形態によれば、方法は、出力振幅および速度を向上させるために自己バイアススタックを除くことをさらに含む。少なくとも１つの実施形態によれば、方法は、電界効果トランジスタ（ＦＥＴ）のソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第１の端子を仮想正電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第２の端子を仮想負電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第３の端子を正電圧に結合することによって、ＦＥＴのソース、ドレイン、ゲート、およびボディから成る群から選択されるＦＥＴの第４の端子を負電圧に結合することによって、欠陥電流許容性を向上させることをさらに含む。
【００４２】
少なくとも１つの実施形態によれば、自己バイアス受信機が提供される。少なくとも１つの実施形態によれば、正電圧が正テール電流源に結合され、正テール電流源は仮想正電圧を提供し、負電圧が負テール電流源に結合され、負テール電流源は仮想負電圧を提供し、差動増幅器は仮想正電圧に結合される正ドライバ部分および仮想負電圧に結合される負ドライバ部分を備える。仮想正電圧は負テール電流源を制御し、仮想負電圧は正テール電流源を制御する。
【００４３】
少なくとも１つの実施形態によれば、正テール電流源は正型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え、ＰＭＯＳトランジスタのゲートは仮想負電圧に結合され、ＰＭＯＳトランジスタのソースは正電圧に結合され、ＰＭＯＳトランジスタのドレインは仮想正電圧に結合される。少なくとも１つの実施形態によれば、負テール電流源は負型金属酸化膜半導体（ＮＭＯＳ）トランジスタを備え、ＮＭＯＳトランジスタのゲートは仮想正電圧に結合され、ＮＭＯＳトランジスタのソースは負電圧に結合され、ＮＭＯＳトランジスタのドレインは仮想負電圧に結合される。
【００４４】
少なくとも１つの実施形態によれば、自己バイアス受信機はイネーブル回路をさらに備え、イネーブル回路はＮＭＯＳトランジスタのソースを負電圧に選択的に結合する。少なくとも１つの実施形態によれば、自己バイアス受信機は、仮想正電圧および仮想負電圧に結合される起動回路を含む。少なくとも１つの実施形態によれば、起動回路は金属酸化膜半導体（ＭＯＳ）トランジスタをさらに備え、ＭＯＳトランジスタの第１の端子は仮想正電圧に結合され、ＭＯＳトランジスタの第２の端子は仮想負電圧に結合され、ＭＯＳトランジスタの第３の端子は負電圧に結合され、ＭＯＳトランジスタの第４の端子は正電圧に結合される。少なくとも１つの実施形態によれば、ＭＯＳトランジスタは第２のＰＭＯＳトランジスタをさらに備え、第２のＰＭＯＳトランジスタのゲートは仮想正電圧に結合され、第２のＰＭＯＳトランジスタのソースは仮想負電圧に結合され、第２のＰＭＯＳトランジスタのドレインは負電圧に結合され、第２のＰＭＯＳトランジスタのボディは正電圧に結合される。少なくとも１つの実施形態によれば、起動回路は少なくとも３マイクロアンペアの欠陥電流許容性を提供する。
【００４５】
少なくとも１つの実施形態によれば、本明細書に記載のさまざまなＦＥＴはそれらのボディ端子がさまざまな電位（すなわち、電圧）に結合されて示されている。いくつかのボディは電源に結合されており、一方で他はソースに結合されている。ボディ端子接続は、性能／電力／面積／他の考慮に基づくさまざまな電位（たとえば、電源またはソースの電位）に対するものであり得ることは理解されたい。その上、いくつかの事例においては、ＦＥＴのボディ端子は他のＦＥＴ端子（たとえば、ゲート端子またはドレイン端子）に接続され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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