(57)【要約】【課題】駆動回路で発生するノイズのアナログ回路への影響を低減したＬＤＭＯＳトランジスタとアナログ回路を混載した半導体装置の実現。【解決手段】半導体基板11上に形成されたアナログ回路12と、半導体基板上に形成された駆動回路と、駆動回路を制御する駆動制御回路33と、を有し、駆動回路は、ドレインが共通出力ノード35に接続された並列に設けられた複数のＬＤＭＯＳトランジスタ31,32を含み、駆動制御回路は、駆動回路をオン状態に変化させる時に、複数のＬＤＭＯＳトランジスタをすべてオン状態に変化させた後、複数のＬＤＭＯＳトランジスタの一部32をオフ状態に変化させて、オン状態のＬＤＭＯＳトランジスタの個数を徐々に減少させるように制御する半導体装置。【選択図】図４
2013138331.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１１）上に形成されたアナログ回路（１２）と、
前記半導体基板上に形成された駆動回路と、
前記駆動回路を制御する駆動制御回路（３３）と、を備え、
前記駆動回路は、ドレインが共通出力ノードに接続された並列に設けられた複数のＬＤＭＯＳトランジスタ（１３，３１，３２）を含み、
前記駆動制御回路は、前記駆動回路をオン状態に変化させる時に、前記複数のＬＤＭＯＳトランジスタをすべてオン状態に変化させた後、前記複数のＬＤＭＯＳトランジスタの一部をオフ状態に変化させて、オン状態の前記ＬＤＭＯＳトランジスタの個数を徐々に減少させるように制御することを特徴とする半導体装置。（図１、図４）
【請求項２】
前記ＬＤＭＯＳトランジスタは、ＮチャネルＭＯＳ型である請求項１記載の半導体装置。
【請求項３】
前記駆動制御回路は、ワンショット回路を含む請求項１または２記載の半導体装置。（図９）
【請求項４】
前記駆動制御回路は、前記共通出力ノードの電圧に応じて、前記複数のＬＤＭＯＳトランジスタの一部をオフ状態に変化させる請求項１または２記載の半導体装置。（図１０）
【請求項５】
半導体基板（１１）と、
前記半導体基板上に形成されたアナログ回路（１２）と、
前記半導体基板上に形成された駆動回路と、を備え、
前記駆動回路は、ドレインが共通出力ノードに接続された複数のＬＤＭＯＳトランジスタ（１３，３１，３２）を含む半導体装置の前記駆動回路を制御する駆動制御回路であって、
前記駆動回路をオン状態に変化させる時に、前記複数のＬＤＭＯＳトランジスタをすべてオン状態に変化させた後、前記複数のＬＤＭＯＳトランジスタの一部をオフ状態に変化させて、オン状態の前記ＬＤＭＯＳトランジスタの個数を徐々に減少させるように制御することを特徴とする駆動制御回路。（図１、図４）
【請求項６】
半導体基板と、前記半導体基板上に形成されたアナログ回路と、前記半導体基板上に形成された駆動回路と、を含み、前記駆動回路は、ドレインが共通出力ノードに接続された複数のＬＤＭＯＳトランジスタを含む半導体装置の前記駆動回路の駆動制御方法であって、
前記駆動回路をオン状態に変化させる時に、前記複数のＬＤＭＯＳトランジスタをすべてオン状態に変化させた後、前記複数のＬＤＭＯＳトランジスタの一部をオフ状態に変化させて、オン状態の前記ＬＤＭＯＳトランジスタの個数を徐々に減少させるように制御することを特徴とする駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路と駆動回路を混載した半導体装置、駆動回路の駆動制御回路および駆動制御方法に関する。
【背景技術】
【０００２】
高電圧の駆動回路は、高耐圧の駆動トランジスタを利用して形成される。駆動回路は、出力が入力信号の変化に対して高速に応答することが求められる。これは、回路の応答特性と称され、高い応答特性の駆動回路を実現するには、高スルーレートの駆動トランジスタを使用する。一方、駆動回路は、オン状態とオフ状態の間で変化するスイッチング動作に伴って雑音（ノイズ）を発生し、周辺の回路に悪影響を与え、周辺の回路の誤動作の原因となる。発生するノイズの大きさは、駆動回路の駆動電流の変化に関係し、変化が大きいほど大きなノイズが発生する。そのため、駆動回路は、高い応答特性と共に、発生するノイズを小さくすることが求められる。
【０００３】
そこで、駆動回路の低ノイズ化技術が各種提案されている。例えば、駆動回路を、電源と出力の間に並列に配置され複数のトランジスタで形成し、複数のトランジスタのオンタイミングをずらすことにより、出力ノードにおける電流変化を緩やかにする。これにより、発生するノイズを低減できる。分割するトランジスタの個数は３個以上の場合もあり、トランジスタの駆動力（駆動電流）を同じにする場合や、トランジスタごとに駆動力を異ならせる場合がある。
【０００４】
高圧の駆動回路を実現するトランジスタ素子として、ＬＤＭＯＳ(Laterally Diffused MOS)トランジスタが知られている。ＬＤＭＯＳトランジスタは、ドレインとゲート間の電界強度を緩和する構造により、耐圧を高くできるＭＯＳトランジスタである。ＬＤＭＯＳトランジスタを使用する駆動回路は、他の回路を１つの半導体基板（チップ）に一緒に搭載する混載半導体装置での集積化が求められている。
【０００５】
ＬＤＭＯＳトランジスタを使用する駆動回路を集積化した半導体装置として、デジタル論理回路だけでなくアナログ・デジタル変換回路(ADC: Analog-to-Digital Converter)などのアナログ回路も混載した半導体装置が要望されている。一般に、アナログ回路は、デジタル論理回路に比べてノイズの影響を受けやすく、駆動回路の発生するノイズのアナログ回路への影響を低減することが重要である。
【０００６】
そこで、上記の、駆動回路を複数のトランジスタで形成し、複数のサブトランジスタのオンタイミングをずらすことにより、出力ノードにおける電流変化を緩やかにする駆動制御方法を適用することが考えられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−０２８４２７号公報
【特許文献２】特開平５−３２７４４３号公報
【特許文献３】特開平５−１１４８４３号公報
【特許文献４】特開平１１−１３６１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、ＬＤＭＯＳトランジスタを使用する駆動回路を、アナログ回路と混載して１チップ化する場合、上記の駆動制御方法を適用すると、駆動回路で発生するノイズのアナログ回路への影響が逆に大きくなることが判明した。
【０００９】
実施形態によれば、アナログ回路とＬＤＭＯＳトランジスタを使用する駆動回路を混載した半導体装置で、駆動回路で発生するノイズのアナログ回路への影響が低減される。
【課題を解決するための手段】
【００１０】
発明の第１の観点によれば、半導体基板上に形成されたアナログ回路と、半導体基板上に形成された駆動回路と、駆動回路を制御する駆動制御回路と、を有し、駆動回路は、ドレインが共通出力ノードに接続された並列に設けられた複数のＬＤＭＯＳトランジスタを含み、駆動制御回路は、駆動回路をオン状態に変化させる時に、複数のＬＤＭＯＳトランジスタをすべてオン状態に変化させた後、複数のＬＤＭＯＳトランジスタの一部をオフ状態に変化させて、オン状態のＬＤＭＯＳトランジスタの個数を徐々に減少させるように制御する半導体装置が提供される。
【発明の効果】
【００１１】
上記の観点によれば、駆動回路で発生するノイズのアナログ回路への影響を低減したＬＤＭＯＳトランジスタとアナログ回路を混載した半導体装置が実現される。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態の半導体装置の概略を示す図である。
【図２】図２は、ｎベース(N-Drift)層とＰ型半導体基板(P-substrate)間の逆方向電圧、すなわちドレイン電圧の変化に対する、ｎベース層とＰ型半導体基板との間の接合容量の容量値の変化を示す図である。
【図３】図３は、電流変化を緩やかにする駆動制御方法を適用し且つ出力電圧が高（Ｈ）から低（Ｌ）に変化した場合の、出力電圧、接合容量の容量値およびＰ型半導体基板(P-substrate)に注入されるノイズ量の変化を示す図である。
【図４】図４は、第１実施形態の半導体装置の駆動回路の部分を示す図であり、（Ａ）が回路を、（Ｂ）が動作タイムチャートを示す。
【図５】図５は、第１実施形態において、入力信号がＬからＨに変化した場合の、出力電圧、接合容量の容量値およびＰ型半導体基板(P-substrate)に注入されるノイズ量の変化を示す図である。
【図６】図６は、Ｐ型半導体基板(P-substrate)に注入されるノイズ量を説明するための駆動回路の等価回路図である。
【図７】図７は、図５のＰ型半導体基板へ注入されるノイズの波形をより詳細に説明した図である。
【図８】図８は、所定期間の長さの決定を説明するための図である。
【図９】図９は、図４の（Ａ）に示した駆動制御回路を実現した１つの回路例を示す図である。
【図１０】図１０は、図４の（Ａ）に示した駆動制御回路を実現した別の回路例を示す図である。
【図１１】図１１は、第２実施形態の半導体装置の駆動回路の部分を示す図である。
【図１２】図１２は、図１１の第２実施形態の駆動制御回路を実現した１つの回路例を示す図である。
【図１３】図１３は、図１１の第２実施形態の駆動制御回路を実現した別の回路例を示す図である。
【図１４】図１４は、第３実施形態の半導体装置の駆動回路の部分を示す図である。
【図１５】図１５は、図１４の第３実施形態の駆動制御回路を実現した１つの回路例を示す図である。
【図１６】図１６は、図１４の第３実施形態の駆動制御回路を実現した別の回路例を示す図である。
【発明を実施するための形態】
【００１３】
図１は、第１実施形態の半導体装置の概略を示す図である。なお、以下に示す図において、説明を容易にするために、同じ機能要素には同一の参照符号を付して表す。しかし、これは異なる実施形態において同一の参照符号を付した要素がまったく同一のものということを意味せず、機能的に類似したものであることを意味しているにすぎない。
【００１４】
第１実施形態の半導体装置は、Ｐ型半導体基板１１上に形成されたアナログ・デジタル変換 (ADC: Analog-to-Digital Converter)回路１２と、Ｐ型半導体基板１１上に形成された駆動回路を形成するＬＤＭＯＳトランジスタ１３と、を有する。なお、ＡＤＣ回路１２以外のアナログ回路であってもよい。
【００１５】
ＬＤＭＯＳトランジスタ１３は、Ｐ型半導体基板(P-substrate)１１上に形成されたｎベース(N-Drift)層２１と、ベース層２１上に形成されたｎ−ドレイン領域２２およびｐベース(p-body)層２３と、を有する。チャネル２４は、ｎ−ドレイン領域２２とｐベース層２３の間に形成される。ｎ−ドレイン領域２２にはドレイン２５が形成され、チャネル２４上にはゲート２６が形成され、ｐベース層２３にはソース２７が形成される。ドレイン２５、ゲート２６およびソース２７からは配線が引き出され、ドレイン端子、ゲート端子およびソース端子とされる。ｎベース(N-Drift)層２１とＰ型半導体基板(P-substrate)１１との間には、接合容量２８が形成される。
【００１６】
図１に示すように、ＬＤＭＯＳトランジスタでは、高耐圧に必要な高抵抗ｎ−ドレイン領域２２が横方向に長い幅で形成されるので、高耐圧のトランジスタが得られる。ＬＤＭＯＳトランジスタについては広く知られているので、これ以上の説明は省略する。
【００１７】
ＬＤＭＯＳトランジスタは、高耐圧の駆動トランジスタであり、高圧が印加されるため、大きなノイズが発生し、ＡＤＣ回路１２などの周辺の回路に悪影響を与える。そこで、駆動回路を、電源と出力の間に並列に配置され複数のトランジスタで形成し、複数のトランジスタのオンタイミングをずらすことにより、出力ノードにおける電流変化を緩やかにして発生するノイズを低減することが考えられる。
【００１８】
しかしながら、第１実施形態のようなＡＤＣ回路１２を混載した半導体装置で、ＬＤＭＯＳトランジスタ１３で形成した駆動回路に、この駆動制御方法を適用すると、逆にＡＤＣ回路１２へのノイズの影響が増大することが判明した。以下、この原因を説明する。
【００１９】
ＬＤＭＯＳトランジスタ１３を駆動した場合のノイズ源は、主としてドレイン２５である。ドレイン２５で発生したノイズは、ｎベース(N-Drift)層２１とＰ型半導体基板(P-substrate)１１との間の接合容量２８を介して、ＡＤＣ回路１２へ伝播する。したがって、この接合容量が大きいほど、ドレイン２５で発生したノイズは、ＡＤＣ回路１２へ伝播しやすくなる。
【００２０】
図２は、ｎベース(N-Drift)層２１とＰ型半導体基板(P-substrate)１１間の逆方向電圧、すなわちドレイン２５の電圧（ドレイン電圧）の変化に対する、ｎベース層２１とＰ型半導体基板１１との間の接合容量２８の容量値の変化を示す図である。図２に示すように、ドレイン電圧が低いほど、すなわちｎベース(N-Drift)層２１とＰ型半導体基板(P-substrate)１１間の逆方向電圧が低いほど、接合容量２８の容量値が大きくなり、その分ノイズが伝搬しやすくなる。
【００２１】
図３は、上記の電流変化を緩やかにする駆動制御方法を適用し且つ出力電圧ＯＵＴが高（Ｈ）から低（Ｌ）に変化した場合の、出力電圧ＯＵＴ、接合容量２８の容量値ＣおよびＰ型半導体基板(P-substrate)１１に注入されるノイズ量Ｎの変化を示す図である。出力電圧ＯＵＴは、ＬＤＭＯＳトランジスタのドレイン電圧である。
【００２２】
電流変化を緩やかにする駆動制御方法を適用した場合には、出力電圧（ドレイン電圧）ＯＵＴが低下し、接合容量２８の容量値Ｃが増加した状態で、オン状態なるサブトランジスタの個数を増加させる。そのため、ドレイン２５でノイズ伝搬し易い状態の時に、ドレイン電圧の変化率ｄＶ／Ｄｔが大きくなり、Ｐ型半導体基板(P-substrate)１１に注入されるノイズ量Ｎは、遷移の後半に偏り、ノイズ量Ｎのピークが大きくなる。
【００２３】
図４は、第１実施形態の半導体装置の駆動回路の部分を示す図であり、（Ａ）が回路を、（Ｂ）が動作タイムチャートを示す。
【００２４】
図４の（Ａ）に示すように、第１実施形態の半導体装置の駆動回路は、負荷３４と電源端子（ＧＮＤ）との間に並列に接続されたＮチャネルの２個のＬＤＭＯＳトランジスタ３１および３２と、制御回路３３と、を有する。２個のＬＤＭＯＳトランジスタ３１および３２は、図１に示したＬＤＭＯＳ１３のように実現され、ドレイン端子３５が一緒に負荷３４に接続される。言い換えれば、第１実施形態の半導体装置の駆動回路では、ＬＤＭＯＳトランジスタを２個のＬＤＭＯＳトランジスタに分割して、駆動能力を調整可能にしている。
【００２５】
２個のＬＤＭＯＳトランジスタ３１および３２は、同じ駆動能力、すなわちオン状態の時に流す電流量を同じにしてもよいが、例えばＬＤＭＯＳトランジスタ３１の駆動能力をＬＤＭＯＳトランジスタ３２の駆動能力より大きくしてもよい。
【００２６】
駆動制御回路３３は、入力信号ＩＮに応じて駆動信号である制御１および制御２を生成する。制御１および制御２は、２個のＬＤＭＯＳトランジスタ３１および３２のゲートに印加される。２個のＬＤＭＯＳトランジスタ３１および３２は、制御１および制御２がそれぞれ高レベル（Ｈ）の時にオン状態（導通状態）になり、低レベル（Ｌ）の時にオフ状態（遮断状態）になる。後述するように、駆動制御回路３３は、入力信号ＩＮのみに応じて制御１および制御２を生成する場合もあるが、入力信号ＩＮおよび検出したドレイン端子３５の電圧に応じて制御１および制御２を生成する場合もある。そのため、図４では、ドレイン端子３５の電圧をセンス入力として破線で示している。
【００２７】
図４の（Ｂ）示すように、駆動制御回路３３は、入力信号ＩＮがＨである期間に対応してＨとなり、ＩＮがＬである期間に対応してＬとなる制御１を生成する。また、駆動制御回路３３は、入力信号ＩＮがＬからＨに変化すると、所定期間Ｈとなり、それ以外の場合はＬになる制御２を発生する。
【００２８】
したがって、入力信号ＩＮがＬからＨに変化すると、所定期間、２個のＬＤＭＯＳトランジスタ３１および３２がオン状態になり、その後ＬＤＭＯＳトランジスタ３２がオフ状態になり、ＬＤＭＯＳトランジスタ３１はオン状態を維持する。これにより、入力信号ＩＮがＬからＨに変化すると、出力電圧ＯＵＴは、ＨからＬに向かって急激に低下し、所定期間が経過すると低下具合が緩やかになり、ある飽和レベルに達すると、その電圧（低レベル）を維持する。
【００２９】
また、入力信号ＩＮがＨからＬに変化すると、制御１がＬに変化し、制御２はＬを維持するため、ＬＤＭＯＳトランジスタ３１のみがオン状態からオフ状態になり、ＬＤＭＯＳトランジスタ３２はがオフ状態を維持する。後述するように、実際の回路では、ドレイン端子３５は、他の回路要素に接続されており、２個のＬＤＭＯＳトランジスタ３１および３２がオフ状態になると、他の回路要素により出力電圧ＯＵＴが変化する。他の回路要素は、例えば、ＣＭＯＳインバータのＰＭＯＳトランジスタや他方の電源（ＶＤＤ）に接続された抵抗等である。一般には、２個のＬＤＭＯＳトランジスタ３１および３２がオフ状態になると、他の回路要素により、出力電圧ＯＵＴはＨに変化する。
【００３０】
図５は、第１実施形態において、入力信号ＩＮがＬからＨに変化した場合の、出力電圧ＯＵＴ、接合容量２８の容量値ＣおよびＰ型半導体基板(P-substrate)１１に注入されるノイズ量Ｎの変化を示す図である。
【００３１】
図４の（Ｂ）に示すように、第１実施形態では、入力信号ＩＮがＬからＨに変化した場合、所定期間中、２個のＬＤＭＯＳトランジスタ３１および３２がオン状態になり、所定期間後、ＬＤＭＯＳトランジスタ３２がオフ状態になる。そのため、図５に示すように、所定期間中は、ドレイン端子３５に大きな電流が流れて、出力電圧ＯＵＴが急激に低下するが、所定期間後は、ドレイン端子３５に流れる電流量は低下し、出力電圧ＯＵＴの低下は緩やかになる。したがって、ドレイン端子３５で発生するノイズは、所定期間中は大きく、所定期間後は小さくなる。
【００３２】
図５に示すように、接合容量２８の容量値Ｃは、出力電圧ＯＵＴの低下に伴って増加する。したがって、容量値Ｃは、所定期間中は小さく、所定期間後に大きくなる。このように接合容量２８の容量値Ｃが小さい時には、ドレイン端子３５に発生するノイズは大きいが、接合容量２８の容量値Ｃが大きくなると、ドレイン端子３５に発生するノイズを小さくする。このため、図５に示すように、Ｐ型半導体基板(P-substrate)１１に注入され、ＡＤＣ回路１２に影響するノイズ量Ｎを平均化して、ピーク値を抑制できる。
【００３３】
次に、どのようなタイミングでＬＤＭＯＳトランジスタ３２をオン状態からオフ状態に変化させるか、言い換えれば所定期間をどのように設定するかについて説明する。
【００３４】
図６は、Ｐ型半導体基板(P-substrate)１１に注入されるノイズ量を説明するための駆動回路の等価回路図である。ＬＤＭＯＳトランジスタ３１および３２は、ドレイン端子３５と電源ＧＮＤの間に並列に接続した第１オン抵抗４１および第２オン抵抗４２でモデル化する。ここで、第１オン抵抗４１の抵抗値をＲｏｎ１で、第２オン抵抗４２の抵抗値をＲｏｎ２で表す。Ｒｏｎ１およびＲｏｎ２は、使用するＬＤＭＯＳトランジスタの特性およびサイズ等から決定される。接合容量２８は、ドレイン端子３５と基板電位源４４の間に接続された容量４３でモデル化する。
【００３５】
この等価回路で、基板電位源４４に注入されるノイズ量は、負荷３４を駆動する電流量（２個のＬＤＭＯＳトランジスタの合成オン抵抗の逆数）と、容量４３の容量値の両方に比例する。つまり、基板電位源４４に注入されるノイズ量Ｎ１は、ＬＤＭＯＳトランジスタ３１がオン状態の時にはＣ／Ｒｏｎ１に比例する。すなわち、Ｎ１＝Ｃ／Ｒｏｎ１である。また、ＬＤＭＯＳトランジスタ３１および３２の両方がオン状態の時にはＣ／Ｒｏｎ１＋２に比例する。すなわち、Ｎ１＝Ｃ／Ｒｏｎ１＋２である。ここで、１／Ｒｏｎ１＋２＝１／Ｒｏｎ１＋１／Ｒｏｎ２、すなわち、Ｒｏｎ１＋２＝Ｒｏｎ１×Ｒｏｎ２／（Ｒｏｎ１＋Ｒｏｎ２）である。
【００３６】
より厳密には、ノイズ量は負荷３４の性質にも依存し、負荷３４は実際のアプリケーションによって変わるため、ＬＤＭＯＳトランジスタ３１および３２の設計時には予想しがたいという性質がある。しかし、ここでは負荷３４の性質によるノイズのＰ型半導体基板１１への注入への影響が小さいと仮定し、より現実の設計に適用しやすい手法を使用する。
【００３７】
図７は、図５のＰ型半導体基板１１へ注入されるノイズＮの波形をより詳細に説明した図である。上記のように、ＬＤＭＯＳトランジスタ３１および３２の両方がオンである所定期間４７のノイズのピーク４５のピーク値は、Ｃ／Ｒｏｎ１＋２に比例する。また、ＬＤＭＯＳトランジスタ３１のみがオンである第２の期間４８のノイズのピーク４６のピーク値は、Ｃ／Ｒｏｎ１に比例する。一般に２つのノイズのピーク量の大きさはトレードオフの関係、すなわち、ピーク４６を下げればピーク４５が上がり、逆にピーク４５を下げればピーク４６が上がる関係にある。そのため、２つのピークを同じにすることが、全体のノイズピークを下げることになる。
【００３８】
図８は、所定期間の長さの決定を説明するための図であり、図２に示したドレイン電圧の変化に対する接合容量２８の容量値の変化を示す図に対応する。
【００３９】
まず、負荷３４を含めた第１実施形態の回路全体を回路シミュレーションし、ドレイン端子（出力ノード）の電圧をモニタして、図８の曲線を決定する。さらに、ＬＤＭＯＳトランジスタ３１および３２の両方をオンにした場合の出力電圧（ドレイン電圧）ＯＵＴの変化曲線も決定する。
【００４０】
前述のように、図７の後半のピーク４６のピーク値は、ドレイン電圧が０Ｖの時の容量Ｃｏおよび既知のＲｏｎ１から、Ｃｏ／Ｒｏｎ１により決定される。所定期間終了時の接合容量２８の容量値Ｃｓｗと仮定すると、図７の後半のピーク４５のピーク値は、Ｃｓｗ／Ｒｏｎ１＋２で決定される。ピーク４５のピーク値をピーク４６のピーク値に等しくする場合、Ｃｏ／Ｒｏｎ１＝Ｃｓｗ／Ｒｏｎ１＋２であり、Ｃｏ、Ｒｏｎ１およびＲｏｎ１＋２は既知であるから、Ｃｓｗが決定される。Ｃｓｗが決定すると、図８の曲線から、その時点のドレイン電圧Ｖｓｗが決定される。上記のＬＤＭＯＳトランジスタ３１および３２の両方をオンにした場合のドレイン電圧の変化曲線から、Ｖｓｗになる時間、すなわち所定期間を終了する時間が決定できる。以上のようにして、所定期間を終了する時間、すなわちＬＤＭＯＳトランジスタ３２をオフ状態に変化させるタイミングが決定される。
【００４１】
図９は、図４の（Ａ）に示した駆動制御回路３３を実現した１つの回路例を示す図である。
【００４２】
図９に示すように、駆動制御回路３３は、入力信号ＩＮから制御１を生成するバッファ５１と、入力信号ＩＮから制御２を生成するワンショット回路５２と、を有する。ワンショット回路５２は、遅延反転回路５３と、入力信号ＩＮおよび遅延反転回路５３の出力を２入力とするＡＮＤゲート回路と、を有する。遅延反転回路５３の遅延量は、上記の所定期間に対応して決定する。いずれにしろ、図９の駆動制御回路３３により、図４の（Ｂ）に示した制御１および制御２が生成される。
【００４３】
図１０は、図４の（Ａ）に示した駆動制御回路３３を実現した別の回路例を示す図である。
【００４４】
図１０に示すように、駆動制御回路３３は、入力信号ＩＮから制御１を生成するバッファ５５と、比較器（コンパレータ）５６と、比較器５６の出力および入力信号ＩＮを２入力とするＡＮＤゲート５７と、を有する。比較器５６は、ドレイン端子３５から供給される出力電圧ＯＵＴが、基準電位Ｖｒｅｆより低くなったことを検出すると出力をＬに変化させる。基準電位Ｖｒｅｆは、図８のＶｓｗに対応する。したがって、制御２は、ドレイン電圧がＶｓｗより低くなると、Ｌに変化する。
【００４５】
以上説明した第１実施形態では、駆動回路のＬＤＭＯＳトランジスタを２個のサブＬＤＭＯＳトランジスタ３１および３２に分割したが、３個以上のサブＬＤＭＯＳトランジスタに分割して、オン状態のトランジスタ数を徐々に減少させてもよい。その場合、各トランジスタをオフ状態にするタイミングは、１個のサブトランジスタがオン状態の期間のピーク値に、オン状態のトランジスタ数が異なる他の期間のピーク値が等しくなるように、順次期間長を決定する。
【００４６】
図１１は、第２実施形態の半導体装置の駆動回路の部分を示す図である。
図１１に示すように、第２実施形態の半導体装置の駆動回路は、ドレイン端子３５と高電位電源との間に、ＰチャネルのＬＤＭＯＳトランジスタ６０を接続したことが、第１実施形態と異なり、他の部分は第１実施形態と同じである。言い換えれば、第２実施形態の半導体装置の駆動回路は、駆動回路をインバータとしたものである。ＬＤＭＯＳトランジスタ６０のゲートには、制御１が印加される。これにより、ＬＤＭＯＳトランジスタ６０は、ＬＤＭＯＳトランジスタ３１と、オン状態およびオフ状態が逆になるように動作する。
【００４７】
インバータ型の駆動回路は広く知られているので、これ以上の説明は省略するが、ドレイン端子３５と高電位電源との間に接続されるＰチャネルのＬＤＭＯＳトランジスタについては、サブＬＤＭＯＳトランジスタに分割しない。
【００４８】
図１２は、図１１の第２実施形態の駆動制御回路３３を実現した１つの回路例を示す図である。この回路は、図９に示したワンショット回路を利用した回路と同じように動作するので説明は省略する。
【００４９】
図１３は、図１１の第２実施形態の駆動制御回路３３を実現した別の回路例を示す図である。この回路は、図１０に示したドレイン電圧をモニタする回路と同じように動作するので説明は省略する。
【００５０】
図１４は、第３実施形態の半導体装置の駆動回路の部分を示す図である。
図１４に示すように、第３実施形態の半導体装置の駆動回路は、ドレイン端子３５と高電位電源との間に、抵抗７０を接続したことが、第１実施形態と異なり、他の部分は第１実施形態と同じである。言い換えれば、第３実施形態の半導体装置の駆動回路は、高電位電源と低電位電源（ＧＮＤ）の間に、抵抗７０と駆動用トランジスタ（ＬＤＭＯＳトランジスタ３１および３２）を直列に接続したものである。
【００５１】
抵抗と駆動用トランジスタを直列に接続した駆動回路は広く知られているので、これ以上の説明は省略する。
【００５２】
図１５は、図１４の第３実施形態の駆動制御回路３３を実現した１つの回路例を示す図である。この回路は、図９に示したワンショット回路を利用した回路と同じように動作するので説明は省略する。
【００５３】
図１６は、図１４の第３実施形態の駆動制御回路３３を実現した別の回路例を示す図である。この回路は、図１０に示したドレイン電圧をモニタする回路と同じように動作するので説明は省略する。
【００５４】
以上説明したように、実施形態では、ＬＤＭＯＳトランジスタを利用した駆動回路とアナログ回路を混載した半導体装置において、ＬＤＭＯＳトランジスタからのノイズ伝播特性に着目して、アナログ回路へのノイズの影響を低減するように駆動を制御する。
【００５５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５６】
１１    半導体基板
１２    ＡＤＣ回路
２１    Ｎベース層
２２    ｎ−ドレイン領域２２
２３    ｐベース(p-body)層
２４    チャネル
２５    ドレイン
２６    ゲート
２７    ソース
２８    接合容量
３１    ＬＤＭＯＳトランジスタ
３２    ＬＤＭＯＳトランジスタ
３３    駆動制御回路
３４    負荷
【図１】
2013138331.tif 000003
【図２】
2013138331.tif 000004
【図３】
2013138331.tif 000005
【図４】
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【図５】
2013138331.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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