(57)【要約】【課題】本発明は、３次元積層体として構成された抵抗メモリアレイを提供するものである。【解決手段】本発明に係る抵抗メモリアレイは、第１および第２の方向にアレイ状に配置され、第３の方向に積層された複数の抵抗スイッチメモリ素子と、少なくとも１つの抵抗スイッチメモリ素子に付随し、第１の方向に延びる複数の第１の電極（ＢＬｉ）と、少なくとも１つの抵抗スイッチメモリ素子に付随し、第１の方向に延びる複数の第２の電極（ＢＬｉ＋１）と、前記抵抗スイッチメモリ素子の一方に電気的に接続された複数のトランジスタデバイスとを備える。トランジスタデバイスの反転チャンネルまたは蓄積チャンネルが、電気的に接続された抵抗スイッチメモリ素子と付随する第２の電極（ＢＬｉ＋１）との間におけるスイッチ可能な抵抗経路を形成するように構成され、抵抗メモリアレイは、３次元積層体を貫通するトレンチ内に配設された少なくとも１つの第３の電極をさらに有する。【選択図】図１１
2013138203.tif 000002
【特許請求の範囲】
【請求項１】
３次元積層体として構成された抵抗メモリアレイ（６０）であって、
第１および第２の方向にアレイ状に配置され、第３の方向に積層された複数の抵抗スイッチメモリ素子（７１）と、
少なくとも１つの抵抗スイッチメモリ素子（７１）に付随し、第１の方向に延びる複数の第１の電極（ＢＬｉ）と、
少なくとも１つの抵抗スイッチメモリ素子（７１）に付随し、第１の方向に延びる複数の第２の電極（ＢＬｉ＋１）と、
前記抵抗スイッチメモリ素子（７１）の一方に電気的に接続された複数のトランジスタデバイス（７２）とを備え、
トランジスタデバイス（７２）の反転チャンネルまたは蓄積チャンネルが、電気的に接続された抵抗スイッチメモリ素子（７１）と付随する第２の電極（ＢＬｉ＋１）との間におけるスイッチ可能な抵抗経路を形成するように構成され、
抵抗メモリアレイは、３次元積層体を貫通するトレンチ（９３）内に配設された少なくとも１つの第３の電極をさらに有することを特徴とする抵抗メモリアレイ。
【請求項２】
第１の電極（ＢＬｉ）、抵抗スイッチメモリ素子（７１）、第２の電極（ＢＬｉ＋１）、およびトランジスタデバイス（７２）からなる積層体は、第１の方向において連続するストライプ状に配列されることを特徴とする請求項１に記載の抵抗メモリアレイ。
【請求項３】
複数のトランジスタデバイス（７２）は、ＭＯＳＦＥＴ、ピンチオフＦＥＴ、またはＦｉｎＦＥＴのいずれかであることを特徴とする請求項１または２に記載の抵抗メモリアレイ。
【請求項４】
第３の方向は、第１の方向に対して実質的に垂直であることを特徴とする請求項１〜３のいずれか１に記載の抵抗メモリアレイ。
【請求項５】
３次元積層体として構成された抵抗メモリアレイ（６０）の製造方法であって、
第１および第２の方向にアレイ状に配置され、第３の方向に積層された複数の抵抗スイッチメモリ素子（７１）を形成するステップと、
少なくとも１つの抵抗スイッチメモリ素子（７１）に付随し、第１の方向に延び、第３の方向に積層される複数の第１の電極（ＢＬｉ）および第２の電極（ＢＬｉ＋１）を形成するステップと、
前記抵抗スイッチメモリ素子（７１）の少なくとも１つに電気的に接続された複数のトランジスタデバイス（７２）を形成するステップとを有し、
トランジスタデバイス（７２）は、抵抗スイッチメモリ素子（７１）と第２の電極（ＢＬｉ＋１）の一方との間におけるスイッチ可能な抵抗経路を形成するように構成され、
この方法は、
第１の電極（ＢＬｉ）、第２の電極（ＢＬｉ＋１）、抵抗スイッチメモリ素子（７１）、およびトランジスタデバイス（７２）を構成する半導体材料を貫通するトレンチ（９３）を形成するステップと、
トレンチをワードライン材料で充填するステップをさらに有することを特徴とする製造方法。
【請求項６】
第１の電極（ＢＬｉ）および第２の電極（ＢＬｉ＋１）を形成するステップは、
少なくとも１つの導電性材料層（９０）を形成するステップと、
導電性材料層（９０）にパターン形成するステップとを有することを特徴とする請求項５に記載の製造方法。
【請求項７】
複数のトランジスタデバイス（７２）を形成するステップは、
少なくとも１つの半導体材料層（９２）を形成し、パターン形成するステップを有することを特徴とする請求項５または６に記載の製造方法。
【請求項８】
少なくとも１つの抵抗スイッチ材料層（９１）を形成し、パターン形成するステップをさらに有し、
導電性材料層（９０）、抵抗スイッチ材料層（９１）、および半導体材料層（９２）にパターン形成するステップは、単一のパターン形成ステップで行われることを特徴とする請求項６または７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関し、とりわけ可逆的抵抗スイッチング層を含む不揮発性メモリセルアレイ等であって、その抵抗値がメモリセルに記録されたデータを示すものに関するものである。本発明は、特に、設計面積を最小化するための新規なアレイデザインおよびその生産方法に関するものである。
【背景技術】
【０００２】
米国特許出願公開第2003/003674号に記載された電気的にプログラム可能な抵抗クロスポイント型メモリデバイス等の抵抗式メモリデバイスは、一般に、複数の導電性の上部電極と下部電極の間に配置された、電気信号に呼応して抵抗値が変化する活性層を有する不揮発性メモリである。活性層は、通常、たとえば１つまたはそれ以上の金属酸化膜、固体電解材料、位相変化磁気トンネル接合材料等の誘電体材料からなり、これはたとえばワイヤ形状のプラチナ電極等の２つの導電性電極の間に配置されるものである。上部電極が下部電極に交差する位置を指す上部電極と下部電極とのクロスポイントにおいて、活性層は、印加電圧に呼応して変化させることができる抵抗値を有するプログラム可能領域を有する。抵抗式メモリデバイスのメモリ効果は、メモリデバイスを２つの異なる抵抗状態にプログラムすることにより実現される。
【０００３】
複数の抵抗式メモリ素子を含む抵抗式メモリアレイは、図１の概略図、図２の平面図、および図３の断面図に示すように、通常、上部電極および下部電極のクロスバーアレイで構成されるものである。抵抗式メモリデバイス１は、複数の上部電極（すなわちワードラインＷＬ）および複数の下部電極（すなわちビットラインＢＬ）を有し、上部電極および下部電極は、その間に配置された活性層２とともに、クロスポイントメモリ素子を構成する。活性層２は、複数のワードラインＷＬと複数のビットラインＢＬの間に介在する。
ワードラインＷＬとビットラインＢＬの各クロスポイント（交差点）で、プログラム可能なビット３が活性層２内に形成される。対応するワードラインＷＬとビットラインＢＬの間に加わる電圧またはこれらの間に流れる電流に応じて、たとえばフィラメント形成またはフィラメント破壊に起因して、ビット３の抵抗値が変化する。概略的に、図２の黒丸４でフィラメントの配置位置を示す。ワードラインＷＬおよびビットラインＢＬがそれぞれ、所与の技術で実現可能な最小幅Ｆを有すると仮定すると、図２に示すように、抵抗式メモリデバイス１の密度は、１フィラメント／４Ｆ２、すなわち１ビット／４Ｆ２であると計算することができる。
【０００４】
こうした本発明によらない単一のＲＲＡＭ素子を含むクロスポイントアレイにおいては、非選択メモリセルに大きな寄生電流が流れる。よって本発明によらないクロスポイントアレイにおいては、過電流および消費電力の問題のみならず、読込エラー（漏洩電流）およびプログラムエラー問題が生じる。
【０００５】
これらの問題を緩和するための１つの解決手段は、図４に示すように、各セル内にセレクタ５を配置することである。これは、理想的には、別の制御ワードライン６を追加する必要のあるトランジスタであってもよく、またはセレクタ５として（バイポーラ）ダイオード／スイッチデバイスが提案されている。選択トランジスタを含むメモリセルを有する抵抗式メモリアレイの具体例が米国特許出願公開第2009/014836号に記載されている。
【０００６】
各メモリセルにセレクタ５を含む解決手段の問題点は、適当な２端子バイポーラトランジスタデバイスが特定されていないため、セルサイズが増大し、メモリ密度が低減し、単純なクロスポイントアレイではなく、中間ピラー素子を形成する必要があり、より複雑な製造プロセスを必要とすることである。
【０００７】
したがって、高セル密度を実現可能な不揮発性メモリデバイスに対する新規な構造および生産方法に関する要請がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第2003/003674号明細書
【特許文献２】米国特許出願公開第2009/014836号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の実施形態の目的は、たとえば３次元アレイなどの高密度の不揮発性抵抗メモリアレイを提供することを目的とする。
【００１０】
上記目的は、本発明の実施形態に係る方法およびデバイスによって実現される。
【００１１】
第１の態様において、本発明は３次元積層体として構成された抵抗メモリアレイを提供するものである。この抵抗メモリアレイは、第１および第２の方向にアレイ状に配置され、第３の方向に積層された複数の抵抗スイッチメモリ素子と、少なくとも１つの抵抗スイッチメモリ素子に付随し、第１の方向に延びる複数の第１の電極（ＢＬｉ）と、少なくとも１つの抵抗スイッチメモリ素子に付随し、第１の方向に延びる複数の第２の電極（ＢＬｉ＋１）と、前記抵抗スイッチメモリ素子の一方に電気的に接続された複数のトランジスタデバイスとを備える。トランジスタデバイスの反転チャンネルまたは蓄積チャンネルが、電気的に接続された抵抗スイッチメモリ素子と付随する第２の電極（ＢＬｉ＋１）との間におけるスイッチ可能な抵抗経路を形成するように構成され、抵抗メモリアレイは、３次元積層体を貫通するトレンチ内に配設された少なくとも１つの第３の電極をさらに有する。
【００１２】
実施形態によれば、第１の電極（ＢＬｉ）、抵抗スイッチメモリ素子、第２の電極（ＢＬｉ＋１）、およびトランジスタデバイスからなる積層体は、第１の方向において連続するストライプ状に配列される。
【００１３】
複数のトランジスタデバイスは、ＭＯＳＦＥＴ、ピンチオフＦＥＴ、またはＦｉｎＦＥＴのいずれかである。
【００１４】
第３の方向は、第１の方向に対して実質的に垂直である。
【００１５】
別の態様において、本発明は、３次元積層体として構成された抵抗メモリアレイの製造方法を提供するものである。この製造方法は、第１および第２の方向にアレイ状に配置され、第３の方向に積層された複数の抵抗スイッチメモリ素子を形成するステップと、少なくとも１つの抵抗スイッチメモリ素子に付随し、第１の方向に延び、第３の方向に積層される複数の第１の電極（ＢＬｉ）および第２の電極（ＢＬｉ＋１）を形成するステップと、前記抵抗スイッチメモリ素子の少なくとも１つに電気的に接続された複数のトランジスタデバイスを形成するステップとを有し、トランジスタデバイスは、抵抗スイッチメモリ素子と第２の電極（ＢＬｉ＋１）の一方との間におけるスイッチ可能な抵抗経路を形成するように構成される。この方法は、第１の電極（ＢＬｉ）、第２の電極（ＢＬｉ＋１）、抵抗スイッチメモリ素子、およびトランジスタデバイスを構成する半導体材料を貫通するトレンチを形成するステップと、トレンチをワードライン材料で充填するステップをさらに有する。
【００１６】
実施形態によれば、第１の電極（ＢＬｉ）および第２の電極（ＢＬｉ＋１）を形成するステップは、少なくとも１つの導電性材料層を形成するステップと、導電性材料層にパターン形成するステップとを有する。複数のトランジスタデバイスを形成するステップは、少なくとも１つの半導体材料層を形成し、パターン形成するステップを有する。
【００１７】
実施形態によれば、少なくとも１つの抵抗スイッチ材料層を形成し、パターン形成するステップをさらに有し、導電性材料層、抵抗スイッチ材料層、および半導体材料層にパターン形成するステップは、単一のパターン形成ステップで行われる。
【００１８】
別の態様において、本発明は抵抗スイッチメモリを有する集積回路を提供する。この集積回路は、抵抗スイッチメモリ素子と、抵抗スイッチメモリ素子に付随する第１の電極と、抵抗スイッチメモリ素子に付随する第２の電極と、抵抗スイッチメモリ素子に電気的に接続されたトランジスタデバイスとを備える。トランジスタデバイスの反転チャンネルまたは蓄積チャンネルが、抵抗スイッチメモリ素子と付随する第２の電極との間におけるスイッチ可能な抵抗経路、いわゆる仮想電極を形成するように構成される。このような抵抗スイッチメモリは、アレイ構造体として容易に形成できる点で有利である。このような抵抗スイッチメモリは、互いにたいして近接して配置でき、高密度のメモリデバイスを作製できる点においてさらなる利点がある。
【００１９】
本発明の実施形態に係る集積回路において、トランジスタデバイスは、ＭＯＳＦＥＴ、ピンチオフＦＥＴ、またはＦｉｎＦＥＴのいずれかである。トランジスタデバイスは、３端子デバイスである。
【００２０】
トランジスタデバイスは、抵抗スイッチメモリが形成される基板の表面に対して実質的に垂直な方向に延びるチャンネル領域を有していてもよい。
【００２１】
好都合なことに、抵抗スイッチメモリとトランジスタデバイスとの間には、スイッチしなければ導電性を有する材料層が存在しない。すなわち、抵抗スイッチメモリ素子とトランジスタデバイスとの間には、たとえば金属層が存在しない。抵抗スイッチメモリ素子と電極との間の電気経路の導電性をトランジスタデバイスにより制御することができる。トランジスタデバイスは、抵抗スイッチメモリ素子と電極との間の電流をオン状態またはオフ状態にスイッチングするように構成することができる。
【００２２】
さらに別の態様において、本発明は、上記態様の任意の実施形態に係る複数の集積回路を備えた抵抗メモリアレイを提供する。
【００２３】
本発明の実施形態に係る抵抗メモリアレイは、複数の抵抗スイッチメモリ素子と、少なくとも１つの抵抗スイッチメモリ素子に付随する複数の第１の電極と、少なくとも１つの抵抗スイッチメモリ素子に付随する複数の第２の電極と、少なくとも１つの抵抗スイッチメモリ素子に電気的に接続される複数のトランジスタデバイスとを備える。トランジスタデバイスの反転チャンネルまたは蓄積チャンネルは、電気的に接続された抵抗スイッチメモリ素子と付随する第２の電極との間におけるスイッチ可能な抵抗経路を形成するように構成されている。
【００２４】
本発明の実施形態に係る抵抗メモリアレイにおいて、複数の第１の電極は、第１の方向に配列され、第１の電極、抵抗スイッチメモリ素子、第２の電極、およびトランジスタデバイスからなる積層体は、複数のセルの上方において、第１の方向において連続するストライプ状に配列される。
【００２５】
本発明の実施形態に係る抵抗メモリアレイの有利な態様において、トランジスタデバイスは、ＭＯＳＦＥＴ、ピンチオフＦＥＴ、またはＦｉｎＦＥＴのいずれかである。
【００２６】
本発明の実施形態において、複数の抵抗スイッチメモリ素子は、３次元積層体として配列してもよい。こうした３次元積層体は、ビットライン・トランジスタ・抵抗スイッチ材料積層体であってもよく、そのストライプが互いに対して隣接するが、離間して配置され、ビットライン積層体のストライプに実質的に垂直な方向に延びるワードラインの上方に配置される。ビットラインは、互いに対して平行であり、好適には、すべてのビットライン積層体は同一の高さおよび幅を有する。
【００２７】
本発明の実施形態に係る抵抗メモリアレイにおいて、複数の抵抗スイッチメモリ素子の内の少なくともいくつかは、論理的に行および列に沿って配列されている。行および列は、互いに対して実質的に直交していてもよい。
【００２８】
さらに別の態様において、本発明は、抵抗スイッチメモリアレイの製造方法を提供する。この製造方法は、複数の抵抗スイッチメモリ素子を形成するステップと、少なくとも１つの抵抗スイッチメモリ素子に付随する複数の第１の電極および第２の電極を形成するステップと、少なくとも１つの抵抗スイッチメモリ素子に電気的に接続された複数のトランジスタデバイスを形成するステップとを有する。このトランジスタデバイスは、抵抗スイッチメモリ素子と第２の電極の一方との間におけるスイッチ可能な抵抗経路を形成するように構成される。
【００２９】
本発明の実施形態に係る製造方法において、複数の抵抗スイッチメモリ素子を形成するステップは、３次元積層体として抵抗スイッチメモリ素子を形成することを含んでいてもよい。
【００３０】
複数の第１の電極および第２の電極を形成するステップは、少なくとも１つの導電材料層を形成するステップと、導電性材料層にパターン形成するステップとを有する。
【００３１】
複数の抵抗スイッチメモリ素子を形成するステップは、少なくとも１つの抵抗スイッチ材料層を形成するステップと、抵抗スイッチ材料層にパターン形成するステップとを有する。
【００３２】
複数のトランジスタデバイスを形成するステップは、少なくとも１つの半導体材料層を形成し、パターン形成するステップを有する。
【００３３】
特別の実施形態において、導電性材料層、抵抗スイッチ材料層、および半導体材料層にパターン形成するステップは、単一のパターン形成ステップで行ってもよい。
【００３４】
さらに別の実施形態において、本発明は、実施形態に係るアレイ内の抵抗スイッチメモリ素子にアクセスする方法を提供する。この方法は、アクセスすべき抵抗スイッチメモリ素子に付随する第１のビットラインおよび第２のビットラインを選択するステップと、アクセスすべき抵抗スイッチメモリ素子に付随するトランジスタデバイス、反転チャンネル、または蓄積チャンネルを選択して、抵抗スイッチメモリ素子と第２の電極との間の導電性経路を形成するステップとを有する。任意のプログラムまたは読み出しにおいて、アドレス選択がなされる。
【００３５】
本発明の実施形態の利点は、本発明によらないクロスポイントアレイにおいて、最小のセルサイズを有するセルを実現することができるが、従来技術によるクロスポイントアレイと比較して、漏れ電流を低減または防止することができる点にある。
【００３６】
本発明の特定の好適な態様が添付の独立クレームおよび従属クレームに記載されている。従属クレームに記載された特徴は、適当であるならば、独立クレームの特徴、および他の従属クレームの特徴と組み合わせることができ、クレームで明示的には記載していないだけである。
【００３７】
本発明および先行技術に対して得られる利点を要約するために、本発明の特定の目的および利点について以下記載されている。当然に、特定の実施形態において、必ずしもすべての目的または利点が達成されるわけではないことを理解されたい。すなわち、当業者ならば、本明細書で記載し示唆したように、必ず達成し得る他の目的および利点を記載しなくても、本明細書に記載された１つの利点または一群の利点を最適化するように本発明を実施できると理解するであろう。
【００３８】
本発明の上記態様およびその他の態様は、以下の発明の詳細な説明を参照すれば、明確であり、自明なものである。
【図面の簡単な説明】
【００３９】
【図１】図１は、上部電極および下部電極を含むクロスバーアレイ構造を有する本発明によらない先行技術に係る抵抗メモリクロスポイントアレイの概略図である。
【図２】図２は、図１の先行技術に係る抵抗メモリアレイの平面図である。
【図３】図３は、図２の先行技術に係る抵抗メモリアレイの図２のＡ-Ａ線から見た断面図であって、斜線領域は可変抵抗値を有する活性層内のプログラム可能領域を示す。
【図４】図４は、各メモリセル内にセレクタを含む先行技術に係る抵抗メモリアレイの概略図である。
【図５】図５は、本発明の実施形態に係る抵抗スイッチメモリセルの概略図である。
【図６】図６は、本発明の実施形態に係るアレイ内のワードラインおよびビットラインの方向を示す概略図である。
【図７】図７は、本発明の実施形態に係るビットラインに沿った概略断面図である。
【図８】図８は、本発明の実施形態に係るワードラインに沿った概略断面図である。
【図９】図９は、本発明の実施形態に係るアレイの製造工程において積層された異なる層を示すものである。
【図１０】図１０は、本発明の実施形態に係るアレイの製造工程において、ワードラインを形成するステップを示すものである。
【図１１】図１１は、本発明の実施形態に係るアレイのメモリセル内の反転チャンネルまたは蓄積チャンネルの形成を示すものである。
【図１２】図１２は、本発明の実施形態に係る抵抗メモリアレイの一部を示すものである。
【発明を実施するための形態】
【００４０】
具体例として、添付図面を参照して、本発明について以下説明する。添付図面は、概略的なものであって、非限定的なものである。これらの図面において、説明のために、いくつかの構成要素の大きさは誇張され、実寸大で表されたものではない。大きさや相対的寸法は、本発明の実際の実施化には必ずしも対応しない。クレーム中の参照番号は、発明の技術的範囲を限定するものと解釈すべきではない。異なる図面において、同一の参照部号は同一または類似の構成要素を示すものとする。
【００４１】
いくつかの図面を参照しつつ、特定の実施形態に関して本発明を以下説明するが、本発明は、これらに限定されるものではなく、クレームのみにより特定されるものである。
【００４２】
発明の詳細な説明およびクレームにおいて、第１および第２等の用語を用いて、類似する構成素子を区別するが、これらの用語は必ずしも、時間的、空間的、位置的またその他の順序を示すものではない。このように用いられる用語は、適当な状況において置換可能なものであり、ここに開示する本発明の実施形態は、記載され、図示されたものの他の順序で動作することができるものと理解されたい。
【００４３】
さらに発明の詳細な説明およびクレームにおいて、上部および下部等の用語を説明のために用いるが、必ずしも相対的な位置関係を示すものではない。このように用いられる用語は、適当な状況において置換可能なものであり、記載され、図示されたもの以外の方向で動作することができるものと理解されたい。
【００４４】
クレームにおいて用いられる「備える（comprising）」なる用語は、そこで列挙された手段に限定し、すなわち他の構成素子または構成ステップを排除するものと解釈すべきではない。開示した発明特定事項、整数、ステップ、構成素子、またはグループをその記述したとおりに特定するものではなく、１つまたはそれ以上の追加的な発明特定事項、整数、ステップ、構成素子、またはグループを排除するものと解釈すべきでない。すなわち「手段Ａおよび手段Ｂを備えたデバイス」と表現されたクレームの技術的範囲は、構成素子Ａおよび構成素子Ｂのみからなるデバイスと限定して解釈してはならない。本発明に係るデバイスの関連性のみを有する構成素子がＡおよびＢであるということを意味するものである。
【００４５】
本明細書において「１つの実施形態（one embodiment）」または「実施形態（an embodiment）」というときは、本発明に係る実施形態に関連して記述される特定の発明特定事項、構造物、または特徴が本発明の少なくとも１つの実施形態に含まれるということである。すなわち本明細書において「１つの実施形態（one embodiment）」または「実施形態（an embodiment）」なる表現をさまざまな局面で用いるが、必ずしもすべて同一の実施形態を示すものではなく、同一である場合もあり得る。さらに特定の発明特定事項、構造体、または特徴は、当業者が本明細書を読めば明らかなように、１つまたはそれ以上の実施形態において任意の適当な手法で組み合わせることができる。
【００４６】
同様に、本発明の具体的な実施形態の説明において、開示内容を簡素化し、追加して、広範な本発明の１つまたはそれ以上の態様を理解しやすくするために、本発明のさまざまな発明特定事項を単一の実施形態、図面、または明細書において組み合わせる場合がある。ただし開示方法は、クレームに記載の発明が各クレームで明示的に引用されたもの以外の発明特定事項を必要とするといった意図を反映するものと理解すべきではない。むしろ後述のクレームが記載するように、本発明の態様は、上述の単一の実施形態に係るすべての発明特定事項よりも少ない。すなわち発明の詳細な説明に続くクレームが発明の詳細な説明に明示的に統合されるものであって、各クレーム自体が本発明の独立した実施形態として機能するものである。
【００４７】
さらに当業者ならば理解されるように、ここに記載されるいくつかの実施形態の特徴（発明特定事項）が他の実施形態に含まれないこともあり、異なる実施形態における発明特定事項の組み合わせが、本発明の技術的範囲に含まれ、別の実施形態を構成することを意図されている。
【００４８】
留意すべきことに、本発明のある発明特定事項または態様を記述するときに特定の用語を用いるが、その用語に関する発明の発明特定事項または態様の特別な特性を含むように限定して再定義することを示唆するものと解釈すべきではない。
【００４９】
ここに開示された明細書において、数多くの特別な詳細について記述されている。しかし、本発明の実施形態は、これらの特別な詳細を要することなく実現できるものと理解される。他の具体例において、本発明の理解を却って阻害することのないよう、公知の方法、構造体、および技術に関する詳細な説明を記載しなかった。
【００５０】
低ビットコスト生産技術（ＢＩＣＳ：Bit Cost Scalable technology）は、３次元構造化してキャパシティを増大させることにより、半導体メモリのビットコストを低減するための技術として知られている。
【００５１】
低ビットコスト生産技術を利用した不揮発性半導体メモリ（以下、ＢＩＣＳメモリ）は、３次元構造体であるというだけでなく、デバイス構造および生産プロセス技術を改善することにより、生産時の積層数を増大させることに比例してビットコストを低減して、ビットコスト生産性を高めるという特徴を有する。
【００５２】
本発明の文脈において、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）は、通常絶縁体である誘電体に十分に高い電圧を印加した後に形成されるフィラメントまたは導通経路を介して導通させるという基本概念を有する不揮発性メモリである。フィラメントが形成されると、適当に印加された電圧によりリセットされ（破壊され、高抵抗となり）、セットされる（再形成され、低抵抗となる）。
【００５３】
本発明を用いないクロスポイントセルにおいては、純粋なＲＲＡＭメモリ素子が基本メモリセルとして用いられ、複数の平行なビットラインが複数の垂直なワードラインと交差し、スイッチング材料がこれらの間であって、各クロスポイント（交差点）上に配設されたものである。この構造体においては、非選択メモリセルを介して、大きな寄生電流が流れる。
【００５４】
本発明の文脈において、電極とは、本質的に導電性を有する材料からなる層を意味する。スイッチ可能電極とは、たとえばその両端に電圧を印加したとき、オンまたはオフ状態に切り換え可能な導電性を有する材料からなる層を意味する。こうしたスイッチ可能電極は、仮想電極またはスイッチ可能な抵抗経路、すなわちスイッチ可能な抵抗を有する導電経路である（その抵抗とは高抵抗または低抵抗であって、高抵抗とは常動作状態で電流が実質的にまったく流れないことを意味し、低抵抗とは常動作状態で電流が流れることを意味する。）。
【００５５】
第１の態様において、本発明は、抵抗スイッチメモリセル５０を提供する。こうした本発明の実施形態に係る抵抗スイッチメモリセル５０を図５に示す。抵抗スイッチメモリセル５０は、抵抗スイッチメモリ素子５１として、これに限定するものではないが、たとえば酸化ハフニウム（ＨｆＯ）層と；抵抗スイッチメモリ素子５１の第１の表面に付随し、配設された第１の電極５２として、これに限定するものではないが、たとえばハフニウム（Ｈｆ）電極と；抵抗スイッチメモリ素子５１の第１の表面に対向する第２の表面に付随し、配設された第２の電極５８として、これに限定するものではないが、たとえばハフニウム（Ｈｆ）電極とを備える。抵抗スイッチメモリ素子５１と第２の電極５８との間には、抵抗スイッチメモリ素子５１と電気的に接続されたトランジスタデバイス５３が設けられている。トランジスタデバイス５３の反転チャネル５４（すなわちトランジスタデバイスがピンチオフＦＥＴの場合には蓄積チャンネル）は、トランジスタデバイス５３を適当にスイッチングすることにより形成してもよい。この反転チャンネルまたは蓄積チャンネル５４は、スイッチ可能経路を形成するために用いられるものである。第１の電極５２、第２の電極５８、および更なる電極５６を作動させて、反転チャンネルまたは蓄積チャンネル５４を形成することにより、適当な電圧を抵抗スイッチメモリ素子５１に印加して、抵抗スイッチメモリ素子５１の抵抗値を変化させることができる。
【００５６】
本発明に係る実施形態において、トランジスタデバイス５３は、抵抗スイッチメモリセル５０が作製される基板の表面に対して実質的に垂な方向に延びるチャンネル領域５４を有する。トランジスタデバイス５３は、たとえばピンチオフＦＥＴまたはＭＯＳＦＥＴ等のＦＥＴ（電界効果型トランジスタ）であってもよい。トランジスタは、それが形成される基板に対して実質的に垂直方向にチャンネルを有するトランジスタ、すなわち垂直トランジスタであってもよい。
【００５７】
トランジスタデバイス５３は、抵抗スイッチ層５１の上部にある、たとえばシリコン層等の半導体層５５内に形成してもよい。半導体層５５の側面において、ゲート電極５６と半導体層５５との間にゲート誘電体５７を挟むように、ゲート電極５６が形成される。ゲート電極５６に適当な電気信号を加えることにより、反転チャンネルまたは蓄積チャンネル５４が半導体層５５内に形成される。本発明の実施形態によれば、反転チャンネルまたは蓄積チャンネル５４は、抵抗スイッチメモリ素子と第２の電極との間に形成された、抵抗スイッチメモリセル５０の内容、すなわち記録された値を変化させるためのスイッチ可能電極として用いることができる。
【００５８】
本発明に係る実施形態によれば、トランジスタデバイス５３は、抵抗スイッチメモリ素子５１と第２の電極５８との間に形成され、抵抗スイッチメモリ素子５１と第２の電極５８との間にその他の電極は形成されない。これは、本発明に係る実施形態において、抵抗スイッチメモリ素子５１とトランジスタデバイス５３とを直接的に接触させることができることを意味する。
【００５９】
本発明に係る実施形態によれば、トランジスタデバイス５３を用いて、抵抗スイッチメモリ素子５１と第２の電極５８との間の導電経路を制御することができる。トランジスタデバイス５３は、抵抗スイッチメモリ素子５１と第２の電極５８との間の電流をオン状態またはオフ状態にスイッチングするように構成されている。用いられるトランジスタデバイスのタイプにより、電流経路を形成すべき領域、すなわち電流を流すことができる半導体層５５の部分の幅が特定される。
【００６０】
第２の態様において、本発明は、本発明の第１の態様に係る複数の抵抗スイッチメモリセル５０を備えた抵抗メモリアレイを提供するものである。このアレイは３次元アレイであってもよく、すなわち１つの平面上に互いに隣接する抵抗スイッチメモリセルと、実質的に平行な別の平面上に互いに隣接する抵抗スイッチメモリセルとを有するアレイであってもよい。
【００６１】
図６は、本発明の特定の実施形態に係る抵抗メモリアレイ６０の一部を示す平面図である。抵抗メモリアレイ６０は、行と列（ｘおよびｙ）の２次元に論理的に配列され、かつ第３次元（ｚ）に配列された複数の抵抗メモリ素子（図６では図示せず）を備えたものである。行と列は、平面内に配列され、抵抗メモリ素子を構成する。本発明の実施形態によれば、異なる階層にある抵抗メモリ素子は、互いにその上部に積層されるものであってもよい。図７および図８は、こうした層からなる積層体の断面を概略的に示すものである。本明細書において、「水平」および「垂直」なる用語は（「行」および「列」のそれぞれに関連して）、１つの層における座標系を与えるために用いられるものであって、単に説明を容易にするためのものである。これらは、デバイスの実際の物理的な方向を指す必要はないが、そうであってもよい。さらに「行」および「列」の用語は、互いにリンクされるアレイの一連の素子を記述するために用いられる。このリンクは、「行」および「列」からなるデカルト座標系アレイの形態を有するものであってもよいが、本発明はこれに限定するものではない。当業者には理解されるところであるが、「行」および「列」は置換可能なものであり、この明細書において、これらの用語は置換可能であることを意図している。また非デカルト座標系アレイを構成してもよく、これは本発明の技術的範囲に含まれるものである。したがって「行」および「列」の用語は広く解釈すべきである。この広い解釈を支援するために、本明細書では論理的に組成された「行」および「列」と称する。これは、一連のメモリ素子が、位相幾何学的に（トポロジ的に）直交するように一体にリンク（接続）していることを意味するが、必ずしも物理的または位相幾何学的にそのように配列する必要はない。たとえば行は円の半径または円柱の半径であってもよく、本明細書では、円および円柱を「論理的に」組成された「行」および「列」として記述する。さらに本明細書では、（「層」なる用語に関連して）「深さ」なる用語を用いて、「水平」および「垂直」の予後により定義される座標系における別の方向を示す。分かりやすく説明するために、図６に座標軸を示し、ｘ軸およびｙ軸が行と列にそれぞれ対応し、ｚ軸が深さ方向を示す。
【００６２】
抵抗メモリアレイ６０は、アレイのメモリ素子の深さ方向（ｚ方向）に配置された、複数のワードラインＷＬｉ（図示した実施形態ではｉは１以上３以下であるが、現実の実施品のｉは３よりはるかに大きい数である場合が多い。）をさらに備え、メモリ素子のアレイの単一の列（ｙ方向）の上に配列されたワードラインは互い電気的に接続されている。抵抗メモリアレイ６０は、メモリ素子の行方向（ｘ方向）に配列された複数のビットラインＢＬｊ（図示した実施形態ではｊは１以上４以下であるが、現実の実施品のｊは４よりはるかに大きい数である場合が多い。）をさらに備えている。図６で図示されず、図７で明らかに図示されているのは、互いに積層された複数のビットラインであり、第１および第２のビットラインは、図５に示すように、メモリセル５０の第１および第２の電極５２，５８を接続するものである。
【００６３】
特別の実施形態において、ワードラインＷＬｉおよびビットラインＢＬｊは、デカルト座標系アレイの形態に配列されており、各ワードラインＷＬｉは互いに平行に配置され、各ビットラインＢＬｊも互いに平行に配置される。ワードラインＷＬｉは、ビットラインＢＬｊに対して垂直に配置される。択一的な実施形態では、ビットラインＢＬｊは、同心円上に配置してもよいし、こうした円の半径として配置してもよい。ワードラインおよびビットライン等のさまざまなラインの特別の名前は、説明しやすくするため、特別の機能を説明するために用いられた一般的な名称であり、こうした用語を選択したことにより、本発明が減縮されるものではない。これらのすべての用語は、記載された特別の構造に関し、より十分な理解を促進するためだけに用いられたものと理解されたい。
【００６４】
図６に示すアレイの概略的な断面図が図７および図８に図示されており、図７は図６のVII-VII’線から見た水平断面図であり、図８は図６のVIII-VIII’線から見た垂直断面図である。
【００６５】
図７は、メモリセル７０の特定レベルｘにある１つの層を示すものである。複数のビットラインＢＬｘ,ｊが特定層ｘに積層されている。各メモリセル７０は、抵抗スイッチメモリ素子７１およびトランジスタデバイス７２を備える。第１の電極は、抵抗スイッチメモリ素子７１に電気的に接続され、抵抗スイッチメモリ素子７１に隣接するビットラインＢＬｘ,ｊにより構成され、第２の電極は、抵抗スイッチメモリ素子７１に電気的に接続され、抵抗スイッチメモリ素子７１に隣接するビットラインＢＬｘ,ｊ＋１により構成されている。トランジスタデバイス７２の反転チャンネルまたは蓄積チャンネル５４は、抵抗スイッチメモリ素子７１と第２の電極との間のスイッチ可能抵抗経路を形成するように構成されている。このスイッチ可能抵抗経路は、トランジスタデバイス７２を適正に制御することにより、高抵抗または低抵抗に切り換えることができる。
【００６６】
図８は、図６に示すアレイのVIII-VIII’線から見た垂直断面図である。図８は、本発明の実施形態に係るメモリセルを構成する複数の層を図示している。図８には２つの層が図示されている。各層は、ビットラインＢＬｚ,ｊであり、ここでｚは積層体内の特定の層を指し、ｊは１つの層における特定のビットラインを指すものである。特に図７および図８の図面から明らかなように、ワードラインは、ワードラインとして機能しているとき、すなわち抵抗スイッチメモリ素子７１のスイッチングを制御するとき、これと同時に、トランジスタデバイス７２をスイッチングさせるための選択ラインとして機能して、トランジスタデバイス７２の一部を構成する半導体層５５の導電性を制御するように機能している。ワードラインＷＬに適当な電圧を印加するとともに、抵抗スイッチメモリ素子７１に接続された２つのビットラインＢＬに電圧を印加することにより、抵抗スイッチメモリ素子７１の抵抗を切り換え、そして切り換えないようにすることができる。
【００６７】
図６のVII-VII’線から見た３次元断面が図１２に図示されている。図１２から明らかなように、材料層が深さ方向（ｚ方向）に積層され、この積層体はビットライン方向（本明細書の文脈においては第１の方向に、すなわちｘ方向）に延び、材料積層体の縞模様を構成するものである。縞模様の材料積層体の上には、第１の方向に実質的に直交する方向に延びるワードラインＷＬが重ねて積層されている。さらにワードラインは、２つの縞模様の材料積層体の間において深さ方向に空間の一部を占めるものである。ｘ方向において隣接するワードラインは、互いに電気的に絶縁されている。
【００６８】
第３の態様において、本発明は、抵抗スイッチメモリアレイの生産方法を提供するものである。本発明の実施形態に係る生産方法について、以下説明する。
【００６９】
第１に、基板（図示せず）が提供される。本発明の実施形態において、「基板」なる用語は、利用することができる任意の基礎的な１つまたは複数の材料であって、その上方に本発明の実施形態に係るデバイスを形成することができるものである。特定の実施形態では、この「基板」は、シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）等からなる半導体基板であってもよい。「基板」は、半導体基板の部分に加えて、たとえば二酸化ケイ素（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層を有していてもよい。すなわち「基板」なる用語は、同様にシリコンオングラス基板およびシリコンオンサファイア基板を含む。「基板」なる用語を用いて、通常、関連する層または部分と基礎となる層のための構成素子を定義する。また「基板」なる用語は、ある層をその上に形成するための任意の他の基本層であってもよく、ガラス層または金属層であってもよい。具体例として、非結晶質、多結晶質、単結晶質であるかによらず、ランタナムアルミネート（ＬａＡｌＯ３）、シリコン（Ｓｉ）、窒化チタン（ＴｉＮ）またはその他の材料等、任意の適当な材料で基板を構成してもよい。
【００７０】
基板の上または基板の一部において、複数の層が形成される。これら複数の層は、ビットライン材料層９０（下部電極）と、電気信号に呼応してその抵抗を変化させることができる材料からなる活性層９１と、半導体材料層９２とを順に含む一連の層である。こうした層積層体を構成するビットライン材料層９０、活性層９１、および半導体材料層９２は、アレイとして必要な積層数だけ繰り返して互いの上に対して積層される。
【００７１】
ビットライン材料層９０は、ポリシリコン、チタンシリコンカーバイド（ＴｉＳｉＣ）、カーボン（Ｃ）、チタンタングステン（ＴｉＷ）、シリコンカーバイド（ＳｉＣ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、鉛（Ｐｄ）、プラチナ（Ｐｔ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、ハフニウム（Ｈｆ）、およびこれらの合金等の導電性材料；二酸化イリジウム（ＩｒＯ２）、二酸化ルテニウム（ＲｕＯ２）、酸化イリジウムルテニウム（ＩｒＲｕＯ３）、酸化リチウムニオブ（ＬｉＮｂＯ３）等の導電性酸化物；窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化チタンカーバイド（ＴｉＣＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化モリブデン（ＭｏＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、窒化タングステン（ＷＮ）等の金属窒化物；チタンシリサイド（ＴｉＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）等の金属シリサイド；または上述の任意の組み合わせで形成される。ビットライン材料層は、１つまたはそれ以上のこれらの材料の積層体の形態を有していてもよい。特定の実施形態において、導電性材料は、イットリウムバリウム銅（ペロブスカイト材料をエピタキシャル成長させることができるＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ））等の材料であってもよい。ビットライン材料層９０は、約５ｎｍ〜約５００ｎｍの範囲の厚みを有していてもよい。ビットライン材料層９０は、積層体全体を通じて、同一の材料で形成してもよいし、異なる位置においては、異なるビットライン材料層を用いてもよい。ビットライン材料層９０は、積層体内の異なる位置（異なるレベル）において実質的に同一の膜厚を有していてもよく、異なる層は異なる厚みを有していてもよい。
【００７２】
活性層９１は、ビットライン材料層９０の上方に積層される。活性層９１は電気信号に呼応して抵抗値を変化させることができる材料で構成されている。活性層９１は、金属酸化物（酸化ニッケル（ＮｉＯ）、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ）、酸化ジルコニウム（ＺｒＯ）、酸化アルミニウム（ＡｌＯ）、酸化ニオブ（ＮｂＯ）、酸化チタン（ＴｉＯ）等の遷移元素からなる二元酸化物））であって、任意的には、トランジスタが形成される側面とは異なる側面にハフニウム（Ｈｆ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）の金属キャップ層、またはＰｒＣａＭｎＯ等の複合酸化物（ＰＣＭＯ）、あるいはＣｒ：ＳｒＴｉＯ３等の（ドープされた）ペロブスカイト酸化物が配設される側面とは異なる側面に配設してもよいし、金（Ａｕ）または銅（Ｃｕ）を介在した固体電解層を有していてもよく、銅（またはアルミニウムの）セレン化合物またはテルリウム化合物を介在したものであってもよく、異なる上記層組み合わせた複数層からなる層積層体であってもよい。択一的には、ゲルマニウム・アンチモン・テルリウム（ＧｅＳｂＴｅ）、ドープされたアンチモン・テルリウム（ＳｂＴｅ）、インジウムヒ素アンチモンテルリウム（ＡｓＩｎＳｂＴｅ）等の位相を変化させる材料であってもよい。活性層９１の厚みは、たとえば５ｎｍ〜５００ｎｍであってもよい。活性層９１は、バルスレーザ積層法、高周波スパッタ法、電子ビーム蒸着法、熱蒸着法、原子層堆積法、ゾルゲル蒸着法、化学気相蒸着法等の任意の適当な積層技術を用いて積層することができる。活性層材料層は、基板の実質的に表面全体の上方に積層され、ウェットエッチング、ドライエッチング、または任意の他の適当なプロセスによりメモリ領域の外側において除去される。
【００７３】
半導体材料層９２は、適当な電圧が印加されたときに反転チャンネルまたは蓄積チャンネルを形成することができるような任意のタイプの半導体材料を用いることができる。半導体材料層は、たとえばシリコン、多結晶シリコン、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）であってもよい。半導体材料層は、たとえば５ｎｍ〜５０ｎｍであってもよい。半導体材料層は、たとえばＣＶＤ（化学気相蒸着法）、ＡＬＤ（原子層堆積法）等の任意の適当な手法を用いて積層させることができる。積層体を形成すると、ビットラインの方向（ｘ方向）に貫通する少なくとも１つのトレンチ（深くて細長い溝）９３を形成して、それぞれのビットラインを分離する。これは図９（ｂ）に図示されている。トレンチ９３は、積層体全体、すなわち積層体の下方の底部まで貫通するように形成してもよい。トレンチ９３は、エッチングで形成してもよいが、エッチングすべき積層体がエッチングすることが困難な材料で構成されているとき、適当なエッチャント材料を見出すことが困難である。しかし構造体のスケーリング（小型化）は容易である。
【００７４】
図１０（ｂ）から明らかなように、誘電体材料層１００をトレンチの内部に形成してもよい。誘電体材料は、たとえば二酸化ケイ素（ＳｉＯ２）、またはゲート誘電体として機能させるために適当なその他の任意の材料であってもよい。
【００７５】
誘電体材料層１００の上方には、ワードライン層１０１が配置され、トレンチ９３を充填している。ワードライン材料は、多結晶性シリコン、チタンシリコンカーバイド（ＴｉＳｉＣ）、炭素（Ｃ）、チタンタングステン（ＴｉＷ）、シリコンカーバイド（ＳｉＣ）、チタン（Ｔｉ）、バナジウム（Ｖ）、タングステン（Ｗ）、クロム（Ｃｒ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、鉛（Ｐｄ）、プラチナ（Ｐｔ）、ジルコニウム（Ｚｒ）、モリブデン（Ｚｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、ハフニウム（Ｈｆ）およびこれらの合金等の導電性材料；二酸化イリジウム（ＩｒＯ２）、二酸化ルテニウム（ＲｕＯ２）、酸化イリジウムルテニウム（ＩｒＲｕＯ３）、酸化リチウムニオブ（ＬｉＮｂＯ３）等の導電性酸化物；窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、窒化チタンカーバイド（ＴｉＣＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化モリブデン（ＭｏＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、窒化タングステン（ＷＮ）等の金属窒化物；チタンシリサイド（ＴｉＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）等の金属シリサイド；または上述の任意の組み合わせであってもよい。トレンチ９３をワードライン材料で充填した後、このワードライン材料をパターン形成し、ワードライン材料の存在する必要がない部分から除去する。任意的には、トレンチ９３があったところで、ワードライン材料層の間の自由空間に絶縁材料を充填してもよい。図１０（ａ）は、本発明の実施形態に係る構造体の側面図であり、図１２は、同一の構造体の３次元的な側面図であって、隣接するワードラインの間には絶縁材料が充填されていない。
【００７６】
上記説明から、本発明の実施形態に係る抵抗メモリアレイは、抵抗メモリ素子の下部電極として機能するビットライン、抵抗メモリ素子、たとえばデュアルゲート垂直電流完全空乏ｆｉｎＦＥＴデバイスなどのトランジスタデバイスのチャンネルとして機能する半導体材料部分、および上部電極として機能するビットラインの積層体を（ビットラインの方向に）積層することにより製造することができる。ワードラインは、ビットラインに対して垂直であり、上記トランジスタデバイスのゲート電極として機能する。
【００７７】
本発明の実施形態に係る方法は、本発明によらない３次元積層構造物の概念に対して有意義な利点を有する。すなわち、複数のビットライン間（または複数のワードライン間）に複雑な積層物を設ける必要がなく、ビットラインおよびワードラインの最小ハーフピッチ（半分間隔）を、理論的には１０ｎｍまたはそれ以下に低減することができ（任意の数の積層メモリ層に対して２つのみのリソグラフィステップを必要とするが）、きわめて高いメモリ密度に高集積化するこができる
【００７８】
第４の態様によれば、本発明の第２の態様に係るアレイにおける抵抗スイッチメモリ素子のプログラムまたは読み出し等のアドレス方法を提供することができる。この方法は、特定のワードラインに適当な電圧レベルを印加することにより、そのワードラインを選択するステップを有する。これにより、各半導体材料層の内部に誘導チャンネルを形成することができる。この方法は、アドレス（指定）したい抵抗スイッチメモリ素子に接続された第１および第２のビットラインに適当な電気信号、たとえば電圧または電流を加えることにより、これらのビットラインを選択するステップをさらに有する。こうした適当な電気信号をビットラインに供給することにより、抵抗スイッチメモリ素子の抵抗値を切り換えることができる。
【００７９】
本発明の実施形態に係る利点によれば、抵抗スイッチメモリ素子、たとえば図１１の符号９１で示す抵抗スイッチメモリ素子は、２つの側面で駆動することができ、図１１に示すように、２つの反転チャンネルまたは蓄積チャンネル１１０を形成することができる。これは、記憶容量（記憶キャパシティ）を増大させることができ、同一の記憶容量を有するより小型のメモリを、または同一の大きさでより大きい記憶容量を有するメモリを実現することができる。２つの反転チャンネルまたは蓄積チャンネル１１０の間の半導体材料層９２は、これらのチャンネルの絶縁層として機能し、各チャンネルを独立して駆動することができる。抵抗スイッチメモリ材料のいずれか一方の側面において、値（ビット）を単一のセルに独立して記憶させることができる。
【００８０】
上述のように、本発明について詳細に説明し、図示したが、こうした図示および説明は、開示のためのものであり、例示的なものであって、限定的なものではないと理解されたい。上記詳細な説明は、本発明の特定の実施形態に関するものである。しかし、明細書の上記記載がたとえどんなに詳細にされていようとも、本発明は数多くの手法で実施できることを理解されたい。本発明は、開示された実施形態ではなく、クレームによってのみ規定されるものである。
【符号の説明】
【００８１】
５０…抵抗スイッチメモリセル、５１…抵抗スイッチメモリ素子、５２…第１の電極、５８…第２の電極、５３…トランジスタデバイス、５４…反転チャネルまたは蓄積チャンネル、５５…半導体層、５６…第３の電極（ゲート電極）、５７…ゲート誘電体、６０…抵抗メモリアレイ、７０…メモリセル、７１…抵抗スイッチメモリ素子、７２…トランジスタデバイス、９０…ビットライン材料層９１…活性層、９２…半導体材料層、９３…トレンチ、ＷＬｉ…ワードライン、ＢＬｊ…ビットライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013138203.tif 000009
【図８】
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【図９】
2013138203.tif 000011
【図１０】
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【図１１】
2013138203.tif 000013
【図１２】
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【外国語明細書】
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