(57)【要約】      （修正有）【課題】信号整流／タイミング回路用の方法および関連装置を提供する。【解決手段】可変振幅入力信号１２が生成される。上側閾値レベルが決定され、下側閾値レベルが決定される。可変振幅入力信号および上側閾値レベルが第１の比較器２２に入力される。可変振幅入力信号および下側閾値レベルが第２の比較器４２に入力される。第１のデジタル出力信号２３が、ヒステリシス回路を使用して前記第１の比較器において生成され、第２のデジタル出力信号４３が、ヒステリシス回路を使用して第２の比較器において生成される。第１のデジタル出力信号および第２のデジタル出力信号が、論理アレイ６４に入力される。可変振幅入力信号が、閾値を通過した所でデジタル遷移を有するデジタルレベルパルス出力信号７０が、論理アレイにおいて生成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子信号を整流する方法であって、
（ａ）可変振幅入力信号（１２）を生成するステップと、
（ｂ）上側閾値レベルを決定するステップと、
（ｃ）下側閾値レベルを決定するステップと、
（ｄ）前記可変振幅入力信号（１２）および前記上側閾値レベルを第１の比較器（２２）に入力するステップと、
（ｅ）前記可変振幅入力信号（１２）および前記下側閾値レベルを第２の比較器（４２）に入力するステップと、
（ｆ）ヒステリシス回路を使用して前記第１の比較器（２２）において第１のデジタル出力信号（２３）を生成するステップと、
（ｇ）ヒステリシス回路を使用して前記第２の比較器（４２）において第２のデジタル出力信号（４３）を生成するステップと、
（ｆ）前記第１のデジタル出力信号（２３）および前記第２のデジタル出力信号（４３）を論理アレイ（６４）に入力するステップと、
（ｇ）前記可変振幅入力信号（１２）が、閾値を通過した所でデジタル遷移を有するデジタルレベルパルス出力信号（７０）を、前記論理アレイ（６４）において生成するステップと
を含む方法。
【請求項２】
前記閾値は、前記上側閾値レベルおよび前記下側閾値レベルの一方である請求項１記載の方法。
【請求項３】
前記閾値は、前記上側閾値レベルである請求項１記載の方法。
【請求項４】
ヒステリシス回路を使用して前記第１の比較器（２２）において第１のデジタル出力信号（２３）を生成する前記ステップは、外部ヒステリシス回路を使用することを含む請求項１記載の方法。
【請求項５】
ヒステリシス回路を使用して前記第２の比較器（４２）において第２のデジタル出力信号（４３）を生成する前記ステップは、外部ヒステリシス回路を使用することを含む請求項１記載の方法。
【請求項６】
可変振幅入力信号（１２）を受信し、前記可変振幅入力信号（１２）が、閾値レベルを通過するときに遷移するデジタルレベルパルス出力信号（７０）を生成するための信号整流／タイミング回路（１０）であって、
（ａ）前記可変振幅入力信号（１２）および決定された上側閾値信号（１４）を比較し、前記比較を示す第１のデジタル出力信号（２３）を生成するための第１の比較器（２２）と、
（ｂ）前記第１の比較器（２２）に結合したヒステリシス回路と、
（ｃ）前記可変振幅入力信号（１２）および決定された下側閾値信号（１６）を比較し、前記比較を示す第２のデジタル出力信号（４３）を生成するための第２の比較器（４２）と、
（ｄ）前記第２の比較器（４２）に結合したヒステリシス回路と、
（ｃ）前記第１のデジタル出力信号（２３）および前記第２のデジタル出力信号（４３）を受信し、前記可変振幅入力信号（１２）が、閾値レベルを通過するときに遷移する前記デジタルレベルパルス出力信号（７０）を生成するための論理アレイ（６４）と
を含む整流およびタイミング回路（１０）。
【請求項７】
前記閾値は、前記上側閾値レベルおよび前記下側閾値レベルの一方である請求項６記載の整流およびタイミング回路（１０）。
【請求項８】
前記閾値は、前記上側閾値レベルである請求項６記載の整流およびタイミング回路（１０）。
【請求項９】
前記第１の比較器（２２）に結合した前記ヒステリシス回路は、外部ヒステリシス回路である請求項６記載の整流およびタイミング回路（１０）。
【請求項１０】
前記第２の比較器（４２）に結合した前記ヒステリシス回路は、外部ヒステリシス回路である請求項６記載の整流およびタイミング回路（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器回路に関し、より詳細には、可変振幅の入力信号を、上側閾値および下側閾値と別々に比較するために２つの比較器を使用する方法および関連回路に関する。
【背景技術】
【０００２】
多くの電子回路において、所望の信号処理動作の前に、アナログセンサ出力をアナログ信号からデジタル信号に変換することが所望される。アナログ信号をデジタル信号に変換する１つの従来技術の解決策は、アナログ信号入力の電気特性を、公称の所望の閾値のような別の入力信号と論理的に比較する比較器を使用することによる。この電気特性は、電圧、アンペア数、または同様なものでありうる。アナログ信号入力の電気特性値が閾値を横切るとき、比較器の出力が遷移する。
【０００３】
時として、背景雑音がアナログ信号入力に重ね合わされる。この重ね合わせは、アナログ信号入力に関して種々の望ましくない振幅変化を生成しうる。背景雑音は、アナログ信号入力の振幅にピークおよび谷を付加しうる。これらの振幅変動が比較器を通過するため、その変動は、閾値レベルを上下に頻繁に通過する。閾値を横切るこの頻繁な振幅遷移はまた、比較器出力信号の頻繁な遷移を生じることになり、バウンスと呼ばれることが多い。このバウンス特性は、望ましくないことが多く、バウンスを制御するために、フィードバック回路が使用されることがある。
【０００４】
ある程度のバウンスをなくすために、比較器は、アナログ信号入力が閾値を有効に横切る回数を制限するためにヒステリシスを使用することができる。上側閾値および下側閾値以外に、公称閾値が選択される。公称閾値は、比較器からの所望の出力が変化する振幅を表す。上側閾値は、公称閾値より高く、比較器信号は、アナログ信号入力が上側閾値を横切るまで変化しない。同様に、比較器出力は、アナログ信号入力が、公称閾値より低い下側閾値より下がるまでやはり変化しないことになる。結果として、比較器のヒステリシスは、アナログ信号入力上に重ね合わされた雑音レベルによって生成される比較器出力における誤った切換えをなくすために使用される。上側閾値および下側閾値は、アナログ信号入力が公称閾値を横切る所に対する正確な比較器出力を維持しながら、バウンスを最小にするように選択される。
【０００５】
典型的なフィードバック回路は、アナログ信号入力が上側閾値レベルおよび下側閾値レベルを横切るときを評価するために、ヒステリシスおよび単一比較器のこの適用形態を使用する。アナログ信号入力が上側閾値を横切った後、フィードバック回路は、下側閾値を使用するように比較器を切換えることになる。しかし、ある状況では、アナログ信号入力は、最初に、上側閾値を横切り、その後、ヒステリシスが下側閾値に切換ることができる前に、上側閾値を下に横切る可能性がある。この状況により、急速な変動またはバウンスの形態で正しくない比較器出力が生じる。バウンスは、その後の回路構成要素で起こる信号処理を妨害することになる。さらに、フィードバック回路を使用するこの典型的な解決策は、結果として得られる出力波形に望ましくない位相偏移を生成することになる伝播遅延を有する場合がある。
【発明の概要】
【０００６】
したがって、方法および回路における改良の必要性が存在する。
【０００７】
以下は、本発明のいくつかの例示的な態様についての基本的な理解を提供するために、本発明の簡略化された概要を提示する。本概要は、本発明の広範な概略ではない。さらに、本概要は、本発明の重要な要素を特定することも、本発明の範囲を詳述することも意図されない。本概要の唯一の目的は、後で提示されるより詳細な説明に対する前置きとして、簡略化された形態で本発明のいくつかの概念を提示することである。
【０００８】
ある態様によれば、本発明は、電子信号を整流する方法を提供する。方法は、可変振幅入力信号を生成すること、上側閾値レベルを決定すること、および、下側閾値レベルを決定することを含む。方法は、可変振幅入力信号および上側閾値レベルを第１の比較器に入力することを含む。方法は、可変振幅入力信号および下側閾値レベルを第２の比較器に入力することを含む。方法は、ヒステリシス回路を使用して第１の比較器において第１のデジタル出力信号を、また、ヒステリシス回路を使用して第２の比較器において第２のデジタル出力信号を生成することを含む。方法は、第１のデジタル出力信号および第２のデジタル出力信号を論理アレイに入力することを含む。方法は、可変振幅入力信号が、閾値レベルを通過した所でデジタル遷移を有するデジタルレベルパルス出力信号を、論理アレイにおいて生成することを含む。
【０００９】
別の態様によれば、本発明は、可変振幅入力信号を受信し、可変振幅入力信号が、閾値レベルを通過するときに遷移するデジタルレベルパルス出力信号を生成するための信号整流／タイミング回路を提供する。整流およびタイミング回路は、可変振幅入力信号および決定された上側閾値信号を比較し、比較を示す第１のデジタル出力信号を生成するための第１の比較器を含む。回路は、第１の比較器に結合したヒステリシス回路を含む。回路は、可変振幅入力信号および決定された下側閾値信号を比較し、比較を示す第２のデジタル出力信号を生成するための第２の比較器を含む。回路は、第２の比較器に結合したヒステリシス回路を含む。回路は、第１のデジタル出力信号および第２のデジタル出力信号を受信し、可変振幅入力信号が、閾値レベルを通過するときに遷移するデジタルレベルパルス出力信号を生成するための論理アレイを含む。
【００１０】
本発明の以上のまた他の態様は、添付図面を参照して以下の説明を読むと、本発明が関連する当業者に明らかになる。
【図面の簡単な説明】
【００１１】
【図１】本発明の態様による信号整流／タイミング回路の例を示すブロック図である。
【図２】可変振幅入力信号、２つの比較器からの結果として得られる出力信号、およびデジタルレベルパルス出力信号を含む、図１の信号整流／タイミング回路の動作を示すグラフである。
【図３】本発明の態様による信号整流／タイミング回路を動作させる方法を示す最上位フロー図である。
【発明を実施するための形態】
【００１２】
本発明の１つまたは複数の態様を組込む例示的な実施形態が、述べられ、図面において示される。これらの示される例は、本発明に関する限定であることを意図されない。たとえば、本発明の１つまたは複数の態様は、他の実施形態またさらに他のタイプのデバイスで利用されうる。さらに、ある用語は、本明細書で便宜だけのために使用され、本発明に関する限定として解釈されるべきではない。なおさらに、図面において、同じ参照数字は、同じ要素を指定するために使用される。
【００１３】
例示的な信号整流／タイミング回路は、図１において全体が１０で指定される。図１が単に一例を示すこと、および、他の例が、本発明内で企図されることを認識されたい。信号整流／タイミング回路１０は、可変振幅入力信号１２を有する。可変振幅入力信号１２は、一般的なアナログセンサ（図示せず）の出力でありうる。アナログセンサは、その環境内の変化を示すために電気特性の変化を生成する。アナログセンサ出力は、センサの環境の変化に相当する電気特性の変化を含む信号である。電気特性は、電圧、アンペア数、または同様なものでありうる。時として、所望の信号処理動作の前に、アナログセンサ出力をアナログ信号からデジタル信号に変換することが望ましい。
【００１４】
上側閾値信号１４および下側閾値信号１６はまた、回路に入力される。任意の信号処理の前に、上側閾値信号１４は抵抗器１７を通過し、下側閾値信号１６は抵抗器１８を通過する。抵抗器１７、１８は、以下で述べる比較器の周りで交流（ＡＣ）および直流（ＤＣ）ヒステリシスを制御する。
【００１５】
信号整流／タイミング回路１０は、大きく２つの部分、すなわち、上側レベル閾値比較器側２０および下側レベル閾値比較器側４０に分割される。上側レベル閾値比較器側２０は第１の比較器２２を含む。第１の比較器２２は、信号整流／タイミング回路１０内の印加電圧に耐えられること、および、第１のデジタル出力信号２３を調整するために適切な速度を有することに基づいて選択される。第１の比較器２２は、可変振幅入力信号１２および上側閾値信号１４用の入力を含む。第１の比較器２２は、上側閾値信号１４の振幅と可変振幅入力信号１２の振幅との差の極性を表す第１のデジタル出力信号２３を生成する。第１のデジタル出力信号２３は、その後、第１の比較器２２のバウンスを制限するためにヒステリシス回路で使用される。
【００１６】
上側レベル閾値比較器側２０はまた、キャパシタ２４およびキャパシタ２６を含む。キャパシタ２４、２６は、ヒステリシス回路の有効な構築に関する第１の比較器２２の製造業者の推奨に基づいて選択され、また、全ての比較器について必要とされない場合がある。上側レベル閾値比較器側２０はまた、第１の比較器２２入力の周りでＡＣヒステリシスを制御するキャパシタ２８および抵抗器３０を含む。上側レベル閾値比較器側２０はさらに、第１の比較器２２の周りでＤＣヒステリシスを制御する抵抗器３２を含む。抵抗器３４は、ヒステリシス回路の有効な構築に関する第１の比較器２２の製造業者の推奨に基づいて選択され、また、全ての比較器について必要とされない場合がある。上側レベル閾値比較器側２０はさらに、第１のデジタル出力信号２３の立ち上がりの速度を制御する抵抗器３６を含む。
【００１７】
下側レベル閾値比較器側４０は第２の比較器４２を含む。第２の比較器４２は、信号整流／タイミング回路１０内の印加電圧に耐えられること、および、第２のデジタル出力信号４３を調整するために適切な速度を有することに基づいて選択される。第２の比較器４２は、可変振幅入力信号１２および下側閾値信号１６用の入力を含む。第２の比較器４２は、下側閾値信号１６の振幅と可変振幅入力信号１２の振幅との差の極性を表す第２のデジタル出力信号４３を生成する。第２のデジタル出力信号４３は、その後、第２の比較器４２のバウンスを制限するためにヒステリシス回路で使用される。
【００１８】
下側レベル閾値比較器側４０はまた、キャパシタ４４およびキャパシタ４６を含む。キャパシタ４４、４６は、ヒステリシス回路の有効な構築に関する第２の比較器４２の製造業者の推奨に基づいて選択され、また、全ての比較器について必要とされない場合がある。下側レベル閾値比較器側４０はまた、第２の比較器４２入力の周りでＡＣヒステリシスを制御するキャパシタ４８および抵抗器５０を含む。下側レベル閾値比較器側４０はさらに、第２の比較器４２の周りでＤＣヒステリシスを制御する抵抗器５２を含む。抵抗器５４は、ヒステリシス回路の有効な構築に関する第２の比較器４２の製造業者の推奨に基づいて選択され、また、全ての比較器について必要とされない場合がある。下側レベル閾値比較器側４０はさらに、第２のデジタル出力信号４３の立ち上がりの速度を制御する抵抗器５６を含む。
【００１９】
第１の比較器２２におけるヒステリシスプロセス後に、第１のデジタル出力信号２３は、第１の論理入力信号６０になる。同様に、第２の比較器４２におけるヒステリシスプロセス後に、第２のデジタル出力信号４３は、第２の論理入力信号６２になる。第１の論理入力信号６０および第２の論理入力信号６２は、論理アレイ６４への入力である。論理アレイ６４は、第１の論理入力信号６０および第２の論理入力信号６２を組合せて、可変振幅入力信号１２が、閾値を横切った所でデジタル遷移を有するデジタルレベルパルス出力信号７０を形成する。その遷移は、正確に閾値横断時とすることができる。示す例の中で、横断される閾値は、上側閾値レベルである。閾値横断は、上側閾値レベルまたは下側閾値レベルの一方とすることができることが認識される。
【００２０】
図１の回路要素についてのいくつかの例示的な構成要素の値は、以下のものを含む。
【００２１】
キャパシタ２４、２６、４４、４６＝それぞれの比較器の製造業者の推奨による（おそらく全ての比較器については必要ない）
キャパシタ２８、４８＝１ｐＦ〜１０００ｐＦ
抵抗器１７、１８＝０〜１００ｋオーム
抵抗器３４、５４＝それぞれの比較器の製造業者の推奨による（おそらく全ての比較器については必要ない）
抵抗器３０、５０＝１ｋオーム〜１Ｍオーム
抵抗器３２、５２＝１０ｋオーム〜１０Ｍオーム
抵抗器３６、５６＝１ｋオーム〜１００ｋオーム
信号整流／タイミング回路１０は、信号レベルを上側閾値信号１４および下側閾値信号１６の両方と比較する単一比較器と共に通常使用されるフィードバック回路の必要性をなくす。本信号整流／タイミング回路１０は、可変振幅入力信号１２を、上側閾値信号１４および下側閾値信号１６と個々に比較する第１の比較器２２および第２の比較器４２を含む。フィードバック回路の削除は、第１のデジタル出力信号２３および第２のデジタル出力信号４３の伝播遅延を減少させる。伝播遅延の減少は、信号整流／タイミング回路１０が、論理アレイ６４における信号処理時に位相誤差を減少させることを可能にする。
【００２２】
さらに、信号整流／タイミング回路１０におけるフィードバック回路の削除はまた、単一比較器を使用するときの競合状態をなくす。競合状態とは、ヒステリシスが比較器に加えられた状態でフィードバック回路が新しい閾値を適用できる前に、入力信号が、所望の閾値を２回以上横切る状態である。結果として、比較器の出力信号は、所望されない、高速に発生する複数の信号遷移を有しうる。信号整流／タイミング回路１０は、上側閾値信号１４用の単一比較器および下側閾値信号１６用の単一比較器を使用することによって、調整された信号の誤った遷移をなくす。
【００２３】
正確に、可変振幅入力信号１２が、閾値レベルを通過した所でデジタル遷移を有するデジタルレベルパルス出力信号７０を生成する他の方法が試みられた。１つの方法は、回路の初期部分において可変振幅入力信号１２をデジタル信号に変換し、その後、遷移点を生成するためにデジタル信号処理を使用することである。この方法は、必要なビット深さを持って十分なアナログ−デジタル変換帯域幅をサポートしない現行の技術によって制限される。さらに、この方法は、ファームウェアなどのツールによって達成するのに費用がかかりかつやっかいである。
【００２４】
図２に移ると、信号整流／タイミング回路１０の例示的な入力および出力信号を示すグラフが示される。グラフの上側部分は、所定期間にわたって左から右へ進むときの可変振幅入力信号１２を含む。時間が進むにつれて、可変振幅入力信号１２は、下側閾値信号１６と上側閾値信号１４の両方を横切る。公称閾値８０もまた、グラフの上側部分に含まれる。グラフの下側部分は、第１の論理入力信号６０、第２の論理入力信号６２、およびデジタルレベルパルス出力信号７０を含む。
【００２５】
可変振幅入力信号１２が下側閾値信号１６の振幅を横切るとき、第２の論理入力信号６２が切り換わる。この切換えは、第２の比較器４２の動作の結果を示す。切換えは、可変振幅入力信号１２が下側閾値信号１６を通過すると同時に起こる。可変振幅入力信号１２は、その後、上側閾値信号１４を横切り、これは、第１の論理入力信号６０の切換えをもたらす。この切換えはまた、可変振幅入力信号１２が上側閾値信号１４を通過すると同時に起こる。
【００２６】
同様に、可変振幅入力信号１２は、その後、上側閾値信号１４を横切り、第１の論理入力信号６０の切換えをもたらす。可変振幅入力信号１２は、その後、下側閾値信号１６を横切り、第２の論理入力信号６２の切換えをもたらす。デジタルレベルパルス出力信号７０は、第１の論理入力信号６０と第２の論理入力信号６２の組合せとして論理アレイ６４によって生成される。デジタルレベルパルス出力信号７０における切換えはそれぞれ、可変振幅入力信号１２が閾値を横切り、かつ、デジタルレベルパルス出力信号と可変振幅入力信号との間に最小位相偏移が存在するときに起こる。
【００２７】
図３に移ると、比較器回路を動作させる方法が述べられる。方法は、可変振幅入力信号１２を生成するステップ１０２を含む。可変振幅入力信号１２は、電気、磁気、温度、湿度、力、重量、トルク、圧力、運動、振動、流れ、流体レベル、流体体積、光および赤外、または化学物質パラメータを検出するセンサを含むが、それに限定されない任意の数の標準的なセンサから得られる。可変振幅入力信号はまた、任意の供給源からの電圧出力でありうる。
【００２８】
方法はまた、上側閾値信号１４を決定するステップ１０４を含む。上側閾値信号１４は、任意の供給源からの電圧入力であり、信号整流／タイミング回路１０のオペレータによって制御されうる。上側閾値信号１４は、第１のデジタル出力信号２３のバウンスを最小にしながら、公称閾値８０と上側閾値信号１４との間の範囲を最適化するように選択されうる。
【００２９】
方法はまた、下側閾値信号１６を決定するステップ１０６を含む。下側閾値信号１６は、任意の供給源からの電圧入力であり、信号整流／タイミング回路１０のオペレータによって制御されうる。下側閾値信号１６は、第２のデジタル出力信号４３のバウンスを最小にしながら、公称閾値８０と下側閾値信号１６との間の範囲を最適化するように選択されうる。
【００３０】
方法は、可変振幅入力信号１２および上側閾値信号１４を第１の比較器２２に入力するステップ１０８をなおさらに含む。方法はまた、可変振幅入力信号１２および下側閾値信号１６を第２の比較器４２に入力するステップ１１０を含む。
【００３１】
方法はまた、ヒステリシス回路を使用して第１の比較器２２において第１のデジタル出力信号２３を生成するステップ１１２を含む。方法は、ヒステリシス回路を使用して前記第２の比較器４２において第２のデジタル出力信号４３を生成するステップ１１４をさらに含む。
【００３２】
方法は、第１の論理入力信号６０および第２の論理入力信号６２を論理アレイ６４に入力するステップ１１６を含む。第１の論理入力信号６０および第２の論理入力信号６２は、ヒステリシス回路によって調整された後の第１の比較器２２の第１のデジタル出力信号２３および第２の比較器４２の第２のデジタル出力信号４３からの結果として得られる信号である。
【００３３】
方法は、可変振幅入力信号１２が、上側閾値信号１４を通過した所でデジタル遷移を有するデジタルレベルパルス出力信号７０を、論理アレイ６４において生成するステップ１１８をさらに含む。遷移は、正確に閾値横断時とすることができる。
【００３４】
信号整流／タイミング回路の方法および装置は、可変振幅入力信号を上側閾値レベルおよび下側閾値レベルと比較する単一比較器を使用するいくつかの回路によって生成される、結果として得られる出力波形内の過剰の伝播遅延および過剰の信号位相偏移をなくす１つの解決策である。さらに、信号整流／タイミング回路の方法および装置は、正確に可変振幅入力信号の振幅が閾値を横切った所で遷移を有するデジタルレベルパルス出力信号を生成するコストを低減する。さらに、信号整流／タイミング回路の方法および装置は、正確に可変振幅入力信号の振幅が閾値を横切った所で遷移を有するデジタルレベルパルス出力信号を生成しながら、帯域幅についての必要性を低減する。
【００３５】
本発明は、上述した例示的な実施形態を参照して述べられている。本仕様を読み理解すると、修正および変更を他の人々が思いつく。本発明の１つまたは複数の態様を組込む例示的な実施形態は、添付特許請求項の範囲内に入る限り、全てのこうした修正および変更を含むことが意図される。
【符号の説明】
【００３６】
１０  信号整流／タイミング回路
１２  可変振幅入力信号
１４  上側閾値信号
１６  下側閾値信号
１７  抵抗器
１８  抵抗器
２０  上側レベル閾値比較器側
２２  第１の比較器
２３  第１のデジタル出力信号
２４  キャパシタ
２６  キャパシタ
２８  キャパシタ
３０  抵抗器
３２  抵抗器
３６  抵抗器
４０  下側レベル閾値比較器側
４０  下側レベル閾値比較器側
４２  第２の比較器
４３  第２のデジタル出力信号
４４  キャパシタ
４６  キャパシタ
４８  キャパシタ
５０  抵抗器
５２  抵抗器
５６  抵抗器
６０  第１の論理入力信号
６２  第２の論理入力信号
６４  論理アレイ
７０  デジタルレベルパルス出力信号
８０  公称閾値
【図１】
2013034188.tif 000003
【図２】
2013034188.tif 000004
【図３】
2013034188.tif 000005
【外国語明細書】
2013034188000001.pdf