(57)【要約】【課題】特性ばらつきの少ない絶縁ゲートを備えた窒化物半導体の半導体装置を提供すること。【解決手段】  半導体装置が備える絶縁ゲートは、窒化物半導体層１上に設けられているアモルファスの酸化シリコン膜２と、酸化シリコン膜２上に設けられているゲート電極８を有している。ゲート電極８に対向する窒化物半導体層１が酸化されている。【選択図】図７
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【特許請求の範囲】
【請求項１】
窒化物半導体の半導体装置を製造する方法であって、
絶縁ゲートを形成する工程を備えており、
前記絶縁ゲートを形成する工程は、
窒化物半導体層上にアモルファスの酸化シリコン膜を形成するステップと、
前記酸化シリコン膜の下方に位置する前記窒化物半導体層を熱酸化するステップと、
前記酸化シリコン膜上にゲート電極を形成するステップと、を有する製造方法。
【請求項２】
絶縁ゲートを備えた窒化物半導体の半導体装置であって、
前記絶縁ゲートは、
窒化物半導体層上に設けられているアモルファスの酸化シリコン膜と、
前記酸化シリコン膜上に設けられているゲート電極と、を有しており、
前記ゲート電極に対向する前記窒化物半導体層が酸化されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体の半導体装置に関する。本発明はまた、窒化物半導体の半導体装置の製造方法にも関する。
【背景技術】
【０００２】
絶縁ゲートを備えた窒化物半導体の半導体装置の開発が進められている。通常、絶縁ゲートを構成するゲート絶縁膜は、ＣＶＤ（Chemical Vapor Deposition）技術を利用して、窒化物半導体層上に形成されることが多い。しかしながら、ＣＶＤ技術を利用して形成されるゲート絶縁膜は、窒化物半導体層との接合面において、界面準位が大きくなるという問題がある。このため、ＣＶＤ技術を利用して形成される絶縁ゲートでは、ノーマリオフで動作する半導体装置を実現することが困難である。
【０００３】
このような問題を解決するために、窒化物半導体層を熱酸化し、その熱酸化膜をゲート絶縁膜として利用する技術が開発されており、その一例が特許文献１に開示されている。特許文献１には、窒化物半導体層上にシリコン膜を形成し、そのシリコン膜越しに窒化物半導体層を熱酸化する方法が開示されている。この熱酸化処理では、シリコン膜を越えて窒化物半導体層に酸素が導入され、窒化物半導体層の一部が熱酸化される。また、この熱酸化処理によってシリコン膜も酸化シリコンに改質される。このため、特許文献１の技術によると、２種類の絶縁膜が積層したゲート絶縁膜が形成される。このようなゲート絶縁膜は、リーク電流が低いという特性を有する。さらに、この例では、窒化物半導体層の熱酸化処理に先立って、窒化物半導体層上にシリコン膜を形成するので、２種類の絶縁膜間の界面の品質が良好であるという利点も有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２５８２５８号公報（図４（ｃ）及び（ｄ））
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、熱酸化処理を実施したときに、シリコン膜が多結晶の酸化シリコンに改質される。多結晶の酸化シリコンは、不均一に形成される粒界を有している。このため、窒化物半導体層に導入される酸素は、不均一な粒界を介して窒化物半導体層に導入されるので、窒化物半導体層に導入される酸素の分布が不均一になる。この結果、窒化物半導体層が熱酸化されて形成される熱酸化膜は、ある部分では厚く形成され、ある部分では薄く形成される。このような不均一な状態で熱酸化膜が形成されると、絶縁ゲートの特性がばらつき易いという問題がある。
【０００６】
本明細書で開示される技術は、特性ばらつきが抑制された絶縁ゲートを備えた窒化物半導体の半導体装置の製造方法、及びそのように製造された半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本明細書で開示される技術は、窒化物半導体の半導体装置を製造する方法に具現化される。ここで、窒化物半導体は、ＩｎＸＧａＹＡｌ１−Ｘ−ＹＮ（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｘ＋Ｙ≦１）の一般式で表される材料であるのが望ましい。この製造方法は、絶縁ゲートを形成する工程を備えている。絶縁ゲートを形成する工程は、窒化物半導体層上にアモルファスの酸化シリコン膜を形成するステップと、酸化シリコン膜の下方に位置する窒化物半導体層を熱酸化するステップと、酸化シリコン膜上にゲート電極を形成するステップとを有する。この製造方法では、アモルファスの酸化シリコン膜を用いることを特徴としている。アモルファスの酸化シリコンは熱に対して安定しており、窒化物半導体を熱酸化するステップにおいても、アモルファスの状態が維持される。このため、アモルファスの酸化シリコン膜を越えて窒化物半導体層に導入される酸素は、均一な分布を有する。この結果、窒化物半導体層が熱酸化されて形成される熱酸化膜の厚みも均一な状態で形成されるので、特性ばらつきが抑えられた絶縁ゲートが形成される。
【０００８】
本明細書で開示される技術は、絶縁ゲートを備えた窒化物半導体の半導体装置に具現化される。この半導体装置の絶縁ゲートは、窒化物半導体層上に設けられているアモルファスの酸化シリコン膜と、酸化シリコン膜上に設けられているゲート電極を有している。ここで、ゲート電極に対向する窒化物半導体層が酸化されていることを特徴としている。このような形態の半導体装置は、本明細書で開示される技術が適用されたことを反映している。
【発明の効果】
【０００９】
本明細書で開示される技術によると、特性ばらつきが抑制された絶縁ゲートを備えた窒化物半導体の半導体装置を提供することができる。このため、本明細書で開示される技術によると、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１製造方法のうちの窒化物半導体層を用意する工程を示す。
【図２】図２は、第１製造方法のうちの酸化シリコン膜を形成する工程を示す。
【図３】図３は、第１製造方法のうちの窒化シリコン膜を形成する工程を示す。
【図４】図４は、第１製造方法のうちの窒化シリコン膜に開口を形成する工程を示す。
【図５】図５は、第１製造方法のうちの窒化物半導体層の一部を熱酸化する工程を示す。
【図６】図６は、第１製造方法のうちのドレイン電極及びソース電極を形成する工程を示す。
【図７】図７は、第１製造方法のうちのゲート電極を形成する工程を示す。
【図８】図８は、第２製造方法のうちの窒化物半導体層を用意する工程を示す。
【図９】図９は、第２製造方法のうちの窒化物半導体層にトレンチを形成する工程を示す。
【図１０】図１０は、第２製造方法のうちの酸化シリコン膜を形成する工程を示す。
【図１１】図１１は、第２製造方法のうちの窒化シリコン膜を形成する工程を示す。
【図１２】図１２は、第２製造方法のうちの窒化シリコン膜に開口を形成する工程を示す。
【図１３】図１３は、第２製造方法のうちの窒化物半導体層の一部を熱酸化する工程を示す。
【図１４】図１４は、第２製造方法のうちのドレイン電極及びソース電極を形成する工程を示す。
【図１５】図１５は、第２製造方法のうちのゲート電極を形成する工程を示す。
【発明を実施するための形態】
【００１１】
（第１製造方法）
以下、図１〜７を参照して、プレーナー型の絶縁ゲートを備えた高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）の製造方法を例示する。まず、図１に示されるように、窒化物半導体層１を用意する。窒化物半導体層１は、ノンドープの窒化ガリウムの電子走行層１Ａと、ノンドープの窒化アルミニウムガリウムの電子供給層１Ｂを有している。電子走行層１Ａと電子供給層１Ｂは、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、図示しない基板上に結晶成長して形成されている。
【００１２】
電子走行層１Ａの厚みは、約１〜２μｍであるのが望ましい。一例では、電子走行層１Ａの厚みは、約１．５μｍである。
【００１３】
電子供給層１Ｂのアルミニウムの組成比は約１０〜３０％であり、その厚みは約１０〜５０ｎｍであるのが望ましい。一例では、電子供給層１Ｂのアルミニウムの組成比が約２５％であり、その厚みが約２５ｎｍである。電子供給層１Ｂのバンドギャップは電子走行層１Ａのバンドギャップよりも大きい。このため、電子走行層１Ａと電子供給層１Ｂのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成される。
【００１４】
次に、図２に示されるように、ＣＶＤ法（Chemical Vapor Deposition）を利用して、窒化物半導体層１上にアモルファスの酸化シリコン膜２を形成する。酸化シリコン膜２は、一例では、ＨＴＯ膜（High Temperature Oxide），ＵＳＧ膜（Un-doped Silica Glass），又はＮＳＧ膜（None-doped Silica Glass）である。具体的には、ＨＴＯ膜を形成する場合、ＳｉＨ４とＮ２Ｏの混合ガスを用いて成長温度が約８００℃の条件が望ましく、ＵＳＧ膜を形成する場合、ＴＥＯＳ（テトラエトキシシラン）とＯ２の混合ガスを用いて成長温度が約４００℃の条件が望ましく、ＮＳＧ膜を形成する場合、ＳｉＨ４とＮ２Ｏの混合ガスを用いて成長温度が約４００℃の条件が望ましい。
【００１５】
次に、図３に示されるように、ＣＶＤ法を利用して、酸化シリコン膜２上に窒化シリコン膜３を形成する。窒化シリコン膜３は、後述の熱酸化処理において保護膜として機能する。
【００１６】
次に、図４に示されるように、ドライエッチング技術を利用して、窒化シリコン膜３の一部を除去し、開口４を形成する。開口４は、絶縁ゲートを形成する位置に対応して形成される。
【００１７】
次に、図５に示されるように、熱酸化処理技術を利用して、電子供給層１Ｂの一部を熱酸化し、熱酸化膜５（化学式はＡｌＧａＯＮ）を形成する。熱酸化処理は、窒化シリコン膜３の開口４に対応する位置に存在する電子供給層１Ｂに対して選択的に実施される。一例では、熱酸化処理の条件は、約９００℃、２０分である。この条件によると、電子供給層１Ｂは、その厚みと同等の２５ｎｍが熱酸化される。
【００１８】
この熱酸化処理では、酸化剤である酸素が酸化シリコン膜２を越えて電子供給層１Ｂに導入される。酸化シリコン膜２はアモルファスであり、熱に対して安定である。このため、熱酸化処理が実施されている期間において酸化シリコン膜２は安定しているので、その酸化シリコン膜２を越えて電子供給層１Ｂに導入される酸素の分布が均一化される。この結果、電子供給層１Ｂの熱酸化膜５は、面方向のいずれにおいても一定の厚みを有するように形成される。
【００１９】
次に、図６に示されるように、ドライエッチング技術を利用して酸化シリコン膜２と窒化シリコン膜３の一部を除去した後に、ＣＶＤ法を利用してドレイン電極６とソース電極７を形成する。一例では、ドレイン電極６とソース電極７には、バナジウム（Ｖ）とアルミニウム（Ａｌ）とモリブテン（Ｍｏ）の積層電極が用いられる。必要に応じて、約６００℃、５分のシンタ処理を実施し、積層電極のオーミック性を向上させてもよい。
【００２０】
次に、図７に示されるように、ＣＶＤ法を利用して、窒化シリコン膜３の開口４にゲート電極８を充填する。一例では、ゲート電極８には、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）の積層電極が用いられる。このような工程を経て、プレーナー型の絶縁ゲートを備えたノーマリオフ型の高電子移動度トランジスタが製造される。
【００２１】
このように製造される高電子移動度トランジスタでは、ゲート電極８の下方に存在する熱酸化膜５及び酸化シリコン膜２の一部が、ゲート絶縁膜として機能する。この例では、ゲート絶縁膜が２種類の絶縁膜が積層して構成されている。熱酸化膜５は、熱酸化によって形成されているので、窒化物半導体層１との界面の状態が良好であり、低い界面準位を有している。また、熱酸化膜５と酸化シリコン膜２の界面も、酸化シリコン膜２が熱酸化処理前に堆積されているので、良好な状態であり、低い界面準位である。このように、熱酸化膜５及び酸化シリコン膜２の一部で形成されるゲート絶縁膜は、リーク電流を良好に抑えることができる。また、このゲート絶縁膜では、酸化シリコン膜２の厚みを厚くすることによって、容易に高耐圧化を実現することができる。
【００２２】
（第２製造方法）
以下、図８〜１５を参照して、トレンチ型の絶縁ゲートを備えた高電子移動度トランジスタの製造方法を例示する。まず、図８に示されるように、窒化物半導体層１０を用意する。窒化物半導体層１０は、ノンドープの窒化ガリウムの電子走行層１０Ａと、ノンドープの窒化アルミニウムガリウムの電子供給層１０Ｂを有している。電子走行層１０Ａと電子供給層１０Ｂは、有機金属気相成長法を利用して、図示しない基板上に結晶成長して形成されている。
【００２３】
電子走行層１０Ａの厚みは、約１〜２μｍであるのが望ましい。一例では、電子走行層１０Ａの厚みは、約１．５μｍである。
【００２４】
電子供給層１０Ｂのアルミニウムの組成比は約１０〜３０％であり、その厚みは約１０〜５０ｎｍであるのが望ましい。一例では、電子供給層１０Ｂのアルミニウムの組成比が約２５％であり、その厚みが約２５ｎｍである。電子供給層１０Ｂのバンドギャップは電子走行層１０Ａのバンドギャップよりも大きい。このため、電子走行層１０Ａと電子供給層１０Ｂのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成される。
【００２５】
次に、図９に示されるように、ドライエッチング技術を利用して電子供給層１０Ｂの一部を除去し、トレンチ１４を形成する。トレンチ１４は、絶縁ゲートを形成する位置に対応して形成される。この例では、トレンチ１４の下方に電子供給層１０Ｂの一部が残存しているが、必要に応じて、トレンチ１４が電子走行層１０Ａに達するように形成されていてもよい。
【００２６】
次に、図１０に示されるように、ＣＶＤ法を利用して、窒化物半導体層１０上にアモルファスの酸化シリコン膜１２を形成する。酸化シリコン膜１２は、一例では、ＨＴＯ膜（High Temperature Oxide），ＵＳＧ膜（Un-doped Silica Glass），又はＮＳＧ膜（None-doped Silica Glass）である。具体的には、ＨＴＯ膜を形成する場合、ＳｉＨ４とＮ２Ｏの混合ガスを用いて成長温度が約８００℃の条件が望ましく、ＵＳＧ膜を形成する場合、ＴＥＯＳ（テトラエトキシシラン）とＯ２の混合ガスを用いて成長温度が約４００℃の条件が望ましく、ＮＳＧ膜を形成する場合、ＳｉＨ４とＮ２Ｏの混合ガスを用いて成長温度が約４００℃の条件が望ましい。
【００２７】
次に、図１１に示されるように、ＣＶＤ法を利用して、酸化シリコン膜１２上に窒化シリコン膜１３を形成する。窒化シリコン膜１３は、後述の熱酸化処理において保護膜として機能する。
【００２８】
次に、図１２に示されるように、ドライエッチング技術を利用して、トレンチ１４に対応して設けられている窒化シリコン膜１３の一部を除去する。
【００２９】
次に、図１３に示されるように、熱酸化処理技術を利用して、電子供給層１０Ｂの一部を熱酸化し、熱酸化膜１５を形成する。熱酸化処理は、トレンチ１４に対応する位置に存在する電子供給層１０Ｂに対して選択的に実施される。一例では、熱酸化処理の条件は、約９００℃、約４分である。この条件では、電子供給層１０Ｂは、残存する厚みと同等の約５ｎｍが熱酸化される。
【００３０】
この熱酸化処理では、酸化剤である酸素が酸化シリコン膜１２を越えて電子供給層１０Ｂに導入される。酸化シリコン膜１２はアモルファスであり、熱に対して安定である。このため、熱酸化処理が実施されている期間において酸化シリコン膜１２は安定しているので、その酸化シリコン膜１２を越えて電子供給層１０Ｂに導入される酸素の分布が均一化される。この結果、電子供給層１０Ｂの熱酸化膜１５は、面方向のいずれにおいても一定の厚みを有するように形成される。
【００３１】
次に、図１４に示されるように、ドライエッチング技術を利用して酸化シリコン膜１２と窒化シリコン膜１３の一部を除去した後に、ＣＶＤ法を利用してドレイン電極１６とソース電極１７を形成する。一例では、ドレイン電極１６とソース電極１７には、バナジウム（Ｖ）とアルミニウム（Ａｌ）とモリブテン（Ｍｏ）の積層電極が用いられる。必要に応じて、約６００℃、５分のシンタ処理を実施し、積層電極のオーミック性を向上させてもよい。
【００３２】
次に、図１５に示されるように、ＣＶＤ法を利用して、トレンチ１４にゲート電極１８を充填する。一例では、ゲート電極１８には、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）の積層電極が用いられる。このような工程を経て、トレンチ型の絶縁ゲートを備えたノーマリオフ型の高電子移動度トランジスタが製造される。
【００３３】
このように製造される高電子移動度トランジスタでは、ゲート電極１８の下方に存在する熱酸化膜１５及び酸化シリコン膜１２の一部が、ゲート絶縁膜として機能する。この例では、ゲート絶縁膜が２種類の絶縁膜が積層して構成されている。熱酸化膜１５は、熱酸化によって形成されているので、窒化物半導体層１０との界面の状態が良好であり、低い界面準位を有している。また、熱酸化膜１５と酸化シリコン膜１２の界面も、酸化シリコン膜１２が熱酸化処理前に堆積されているので、良好な状態であり、低い界面準位である。このように、熱酸化膜１５及び酸化シリコン膜１２の一部で形成されるゲート絶縁膜は、リーク電流を良好に抑えることができる。また、このゲート絶縁膜では、酸化シリコン膜１２の厚みを厚くすることによって、容易に高耐圧化を実現することができる。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、電子供給層１Ｂ，１０Ｂ上にノンドープの窒化ガリウムのキャップ層を約２〜５ｎｍの厚みで形成してもよい。キャップ層を設けることで、コラプス現象を抑えることができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
１，１０：窒化物半導体層
１Ａ，１０Ａ：電子走行層
１Ｂ，１０Ｂ：電子供給層
２，１２：酸化シリコン膜
３，１３：窒化シリコン膜
５，１５：熱酸化膜
６，１６：ドレイン電極
７，１７：ソース電極
８，１８：ゲート電極
【図１】
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【図２】
2013106019.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013106019.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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