(57)【要約】【課題】磁束密度の変化振幅を大きくとれるトランス回路を発明し、スイッチング電源回路、力率補正（ＰＦＣ）回路に使用する。これにより、磁気回路の効率を向上させ、磁気回路の小型化、スイッチング電源の高効率化、ＰＦＣ回路の高効率化を図る。【解決手段】コイル１が巻装されている磁気回路の他方（コア２）に、整流素子で短絡されているコイル２を巻装し、スイッチング素子の電流路を介してコイル１（磁気回路の一方（コア１）に巻装）に電流が流れているとき、コイル１の磁束密度は残留磁束密度を超え、スイッチング素子の電流路が非導通のときコイル１に電流が流れることにより中間脚の磁束密度は、残留磁束密度を下回る。いずれのときもコイル２に電流が流れる。【選択図】図２
2013214633.tif 000002
【特許請求の範囲】
【請求項１】
対向する一対のヨークと、該両ヨークの中間部同士を連結するコイル１が巻装された中間脚と、該両ヨークの対向する第１端部同士及び第２端部同士との間にそれぞれ延在する一対の外側脚の一方を構成する整流素子が並列接続されたコイル２が巻装されているコア２と、該一対の外側脚の他方を構成するギャップを設けたコア３を備えたトランス回路と、制御端と電流路の一端及び他端を有する半導体素子と、容量素子を備え、
前記容量素子の一端の電位は前記コイル１の一端に印加されるべく構成され、
前記コイル１の他端の電位は前記電流路の一端に印加されるべく構成され、
前記容量素子の他端と前記電流路の他端は共通電位であることを特徴とする磁束相殺トランス回路。
【請求項２】
対向する一対のヨークと、該両ヨークの中間部同士を連結する空隙が設けられた中間脚と、該両ヨークの対向する第１端部同士及び第２端部同士との間にそれぞれ延在する一対の外側脚の一方を構成する整流素子が並列接続されたコイル２が巻装されているコア２と、該一対の外側脚の他方を構成するコイル１が巻装されたコア１を備えたトランス回路と、制御端と電流路の一端及び他端を有する半導体素子と、容量素子を備え、
前記容量素子の一端の電位は前記コイル１の一端に印加されるべく構成され、
前記コイル１の他端の電位は前記電流路の一端に印加されるべく構成され、
前記容量素子の他端と前記電流路の他端は共通電位であることを特徴とする磁束相殺トランス回路。
【請求項３】
前記コイル１の一端から他端に電流が流れているとき、前記コイル２の一端から他端に電流が流れるべく前記整流素子が該コイル２に並列接続されていることを特徴とする請求項１又は２に記載の磁束相殺トランス回路。
【請求項４】
前記半導体素子の電流路を介して前記コイル１に電流が流れているとき、前記中間脚の磁束密度は残留磁束密度を超え、該半導体素子の電流路が非導通のとき該コイル１に電流が流れることにより該中間脚の磁束密度は、残留磁束密度を下回ることを特徴とする請求項１〜３のいずれかに記載の磁束相殺トランス回路。
【請求項５】
請求項１〜４のいずれかに記載の磁束相殺トランス回路を使用したスイッチング電源回路において、前記コイル１の他端に該他端電位に順方向に整流素子の一端を接続し、前記容量素子の両端を直流電圧入力端とし、該整流素子の他端と前記電流路の他端を直流電圧出力端としたことを特徴とするスイッチング電源回路。
【請求項６】
請求項５に記載のスイッチング電源回路を使用した力率補正回路において、前記容量素子を除去し、該除去前の容量素子の両端接続部を交流整流電圧入力端とし、前記整流素子の他端と前記電流路の他端との間に容量素子を接続し、該容量素子の両端を直流電圧出力端としたことを特徴とする力率補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁束密度の変動可能振幅を大きく取れる磁気回路を構成する磁束相殺型トランス回路、また、これを使用したスイッチング電源回路及び力率補正（ＰＦＣ）回路に関する。
【背景技術】
【０００２】
交流用磁気回路では、磁界極性の変化が与えられる。したがって、たとえば、Ｂ−Ｈ曲線で表現すると第１象限から第３象限を往復する磁束密度の変化がとれる。すなわち、磁束密度の変動振幅は大きくとれる。
直流に使用する磁気回路には、単極性の磁界のみが与えられるので１つの象限内（たとえば、第１象限内又は第３象限内）を磁束密度が変動し、かつ残留磁束密度が存在するため磁束密度の変動振幅を大きくとれない。
【０００３】
直流磁気回路において磁束密度の変動振幅を大きく取るため、磁気回路に永久磁石やソレノイドを付加したものが存在する。
【０００４】
特許文献１には、磁気回路に磁気バイアスを与えたものが開示されている。しかしながら、永久磁石や励磁用の外部直流電源を必要とする。
【０００５】
本発明でも、特許文献１の「課題」である「磁束密度の変動振幅を大きくとる」は類似している。
【０００６】
しかしながら、特許文献１では、外部の直流電源を直流励磁専用に使用するので、電力損失が発生する。
また、永久磁石を使用したものは、永久磁石自体に永久磁石の磁束に抗する磁束を受けるので永久磁石の磁力が劣化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−６６０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上の現状に鑑み本発明は、永久磁石や励磁専用電源を必要としない磁束相殺型トランス回路を実現した。
【０００９】
さらに、磁束相殺トランス回路を使用したスイッチング電源回路、力率補正ＰＦＣ（a power factor correction）回路を実現した。
【課題を解決するための手段】
【００１０】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る磁束相殺トランス回路は、
対向する一対のヨークと、該両ヨークの中間部同士を連結するコイル１が巻装された中間脚と、該両ヨークの対向する第１端部同士及び第２端部同士との間にそれぞれ延在する一対の外側脚の一方を構成する整流素子が並列接続されたコイル２が巻装されているコア２と、該一対の外側脚の他方を構成するギャップを設けたコア３を備えたトランス回路と、制御端と電流路の一端及び他端を有する半導体素子と、容量素子を備え、
前記容量素子の一端の電位は前記コイル１の一端に印加されるべく構成され、
前記コイル１の他端の電位は前記電流路の一端に印加されるべく構成され、
前記容量素子の他端と前記電流路の他端は共通電位であることを特徴とする。
（２）請求項２に係る磁束相殺トランス回路は、
対向する一対のヨークと、該両ヨークの中間部同士を連結する空隙が設けられた中間脚と、該両ヨークの対向する第１端部同士及び第２端部同士との間にそれぞれ延在する一対の外側脚の一方を構成する整流素子が並列接続されたコイル２が巻装されているコア２と、該一対の外側脚の他方を構成するコイル１が巻装されたコア１を備えたトランス回路と、制御端と電流路の一端及び他端を有する半導体素子と、容量素子を備え、
前記容量素子の一端の電位は前記コイル１の一端に印加されるべく構成され、
前記コイル１の他端の電位は前記電流路の一端に印加されるべく構成され、
前記容量素子の他端と前記電流路の他端は共通電位であることを特徴とする。
（３）請求項３に係る磁束相殺トランス回路は、請求項１又は２において、
前記コイル１の一端から他端に電流が流れているとき、前記コイル２の一端から他端に電流が流れるべく前記整流素子が該コイル２に並列接続されていることを特徴とする。
（４）請求項４に係る磁束相殺トランス回路は、請求項１〜３のいずれかにおいて、
前記半導体素子の電流路を介して前記コイル１に電流が流れているとき、前記中間脚の磁束密度は残留磁束密度を超え、該半導体素子の電流路が非導通のとき該コイル１に電流が流れることにより該中間脚の磁束密度は、残留磁束密度を下回ることを特徴とする。
（５）請求項５に係るスイッチング電源回路は、
請求項１〜４のいずれかに記載の磁束相殺トランス回路を使用したスイッチング電源回路において、前記コイル１の他端に該他端電位に順方向に整流素子の一端を接続し、前記容量素子の両端を直流電圧入力端とし、該整流素子の他端と前記電流路の他端を直流電圧出力端としたことを特徴とする。
（６）請求項６に係る力率補正回路は、
請求項５に記載のスイッチング電源回路を使用した力率補正回路において、前記容量素子を除去し、該除去前の容量素子の両端接続部を交流整流電圧入力端とし、前記整流素子の他端と前記電流路の他端との間に容量素子を接続し、該容量素子の両端を直流電圧出力端としたことを特徴とする。
【発明の効果】
【００１１】
（Ａ）磁束密度の変動振幅を大きくとれる本発明の磁束相殺トランス回路を使用し、この回路を本発明のスイッチング電源回路、本発明の力率補正回路に使用し、スイッチング電源回路の効率、力率補正回路の効率を高めることを実現した。
（Ｂ）磁束を相殺できるトランス回路を使用することで、残留磁束密度を小さくし磁束密度変動振幅を大としトランスの磁気回路の効率を向上させ、トランスの磁気回路を小形とすることを実現した。
【図面の簡単な説明】
【００１２】
【図１】は、本発明による磁束相殺トランス回路の実施の形態を示す回路構成図である。
【図２】は、本発明による磁束相殺トランス回路の実施の形態を示す回路構成図である。
【図３】は、本発明によるスイッチング電源回路の実施の形態を示す回路構成図である。
【図４】は、本発明によるスイッチング電源回路の実施の形態を示す回路構成図である。
【図５】は、本発明によるスイッチング電源回路の実施の形態における電圧・電流を示す波形図である。
【図６】は、本発明による力率補正回路の実施の形態を示す回路構成図である。
【発明を実施するための形態】
【００１３】
（１）磁束相殺トランス回路の実施の形態
（１−１）回路構成
図１及び図２は、本発明による磁束相殺トランス回路の実施の形態の構成を示す図である。
図２は、図１におけるトランスの模式的具体的磁気回路及びコイルの巻装状態を省略した純粋な回路図である。図１及び図２は同一回路である。
【００１４】
以下、図１、図２を参照して、本発明の磁束相殺トランス回路の実施の形態を説明する。
【００１５】
図１において、符号ＭＣで示されるトランスの磁気回路は、下記構成である。
（１）符号Ｙｕが付された両矢印破線で示されるヨークＹｕ（ＭＣの上部横方向部）
（２）符号Ｙｄが付された両矢印破線で示されるヨークＹｄ（ＭＣの下部横方向部）
（３）Ｙｕ及びＹｄで構成される一対のヨークの中間部同士を連結する符号Ｐ１が付された両矢印破線で示される中間脚Ｐ１（ＭＣの中間部縦方向）
（４）上下両ヨーク（Ｙｕ、Ｙｄ）の対向する符号１（両矢印破線において）が付された第１端部（左）間に延在する一対の外側脚の一方（左）を構成する符号Ｐ２が付された両矢印破線で示されるコア２（ＭＣの左部縦方向Ｐ２）
（５）上下両ヨーク（Ｙｕ、Ｙｄ）の対向する符号２（両矢印破線において）が付された第２端部（右）間に延在する一対の外側脚の他方（右）を構成する符号Ｐ３が付された両矢印破線で示されるギャップ（符号ＡＧで示される。）を設けたコア３（ＭＣの右部縦方向Ｐ３）
【００１６】
図１におけるコイル巻装の説明。
（１）中間脚（Ｐｌ）には符号Ｌ１で示されるコイル１が右回り（中間脚の下部（ヨークＹｄ側から見て））に巻装されている。
（２）コア２（Ｐ２）には符号Ｌ２で示されるコイル２が右回り（コア２の下部（ヨークＹｄ側から見て））に巻装されている。
【００１７】
コイル１及びコイル２は黒丸印が付されている一方を一端とし、黒丸印無き他方を他端とする。すなわち、コイル１の一端はａ他端はｂ、コイル２の一端はｃ他端はｄである。
【００１８】
コイル２の一端には符号Ｄ１で示される整流素子のアノードが接続され、コイル２の他端には該整流素子のカソードが接続されている。
【００１９】
コイル１の一端には符号Ｃ１で示される容量素子の一端が接続され、コイル１の他端には符号Ｑ１で示される半導体素子（ＦＥＴＱ１）の電流路の一端（ドレインＤ）が接続されている。
【００２０】
容量素子の他端は半導体素子の電流路の他端（ソースＳ）に接続されている。容量素子の一端は端子Ｔ１（符号Ｔ１）に接続され、容量素子の他端は端子Ｔ２（符号Ｔ２）及び端子Ｔ４（符号Ｔ４）に接続され、半導体素子の電流路の他端（ソースＳ）、端子Ｔ２及びＴ４を基準電位として、端子Ｔ１に正極電位（回路動作用電源）を印加する。
【００２１】
端子Ｔ３（符号Ｔ３）と端子Ｔ４（符号Ｔ４）間に抵抗素子（半導体素子が導通時の抵抗値より大の抵抗値を有する抵抗素子）を接続し動作確認する。いわゆるダミー抵抗を接続し動作確認する。
半導体素子の制御端（ゲートＧ）は、端子Ｔｇ（符号Ｔｇ）に接続され、正極パルス電位を印加される。
端子Ｔ１、Ｔ２間に印加された電圧が電圧変換されて、端子Ｔ３、Ｔ４間に出力される。
【００２２】
（１−２）動作説明
図１、図２の回路を参照して説明する。
端子Ｔ３、端子Ｔ４間に外部の抵抗素子を接続し、端子Ｔ２を基準電位として端子Ｔ１に正極電位を印加し、端子Ｔｇに正極パルス電位を印加する。半導体素子（ＦＥＴＱ１）の制御端（ゲートＧ）に印加するパルス電位は半導体素子を導通させる電位と非導通とする電位を有する。
【００２３】
パルス電位により半導体素子が導通したとき、コイル１の一端（ａ）から、コイル１の他端（ｂ）、半導体素子の一端、半導体素子の他端の電流路が形成されコイル１に電流が流れる。
【００２４】
このとき、図１に示される磁気回路である中間脚Ｐ１内に磁束φ１（符号φ１）がコイル１の電流により発生する。磁束φ１は、コイル２が巻装されている磁気回路であるコア２内を通過しようとする。
【００２５】
磁束φ１がコア２内を通過しようとするとき、コア２内に抗磁力φ２（符号φ２）を発生すべくコイル２に電流が流れる。抗磁力φ２は、磁束φ１に抗する磁束を意味する。
すなわち、磁束φ２（抗磁力φ２）は磁束φ１に対向する向き（逆相）であり、コア２内に磁束φ１を通過阻止すべく、磁束φ２を発生させで磁束φ１を相殺する。
【００２６】
コイル２の電流発生源は、コイル２の一端（ｃ）が正極、他端（ｄ）が負極となる起電力（コイル１からの相互誘導）による。コイル２にはこの起電力の極性に順方向に整流素子が接続されている。したがって、コイル２に電流が流れる。
コイル２に電流が流れることにより、抗磁力φ２が発生し磁束φ１はコア２を通過できない。すなわち、コイル２は整流素子Ｄ１によりほぼ短絡状態であるから強力に磁束φ１の通過を阻止する。である。
【００２７】
半導体素子が導通状態から非導通状態となると、コイル１に自己誘導（フライバック）が発生し、コイル１の他端（ｂ）に正極電圧が発生するが、コイル１に電流を流す電流経路は、容量素子（コンデンサＣ１）通じて形成される。
すなわち、コイル１の他端、端子Ｔ３、外部の抵抗素子、端子Ｔ４、容量素子Ｃ１の他端、容量素子Ｃ１の一端、コイル１の一端の経路である。
このフライバック時にもコイル２には整流素子Ｄ１を通じて電流が流れる。
コイル２に流れる電流は、コイル１に流れる電流による相互誘導である。
【００２８】
コイル１に外部の電源から電流を流し（半導体素子が導通）たとき中間脚Ｐ１内に磁束φ１が発生し、中間脚Ｐ１の磁束密度は、たとえば、Ｂ−Ｈ曲線の第１象限の上部（磁束密度未飽和状態）に存在する。
次に、半導体素子を非導通とし、外部の電源を断としてコイル１に流れる電流を断としたフライバック時、コイル１に自己誘導による電流が流れ、相互誘導によりコイル２に流れる電流によるコイル２から発生する磁束φ２により、中間脚Ｐ１の磁束密度は、Ｂ−Ｈ曲線により示される残留磁束密度を下回る磁束密度に遷移する。
Ｂ−Ｈ曲線は、横軸に磁場（磁界）、縦軸に磁束密度をとり、磁界の強度と磁束密度の大きさの関係を表したものである。
【００２９】
左脚Ｐ２にコイル２と整流素子Ｄ１で構成される回路（本発明）が無い場合、コイル１に外部からの電源で電流を流さなくなったとき、残留磁束密度が発生する。コイル１には直流電流を流すからである。
【００３０】
残留磁束密度が存在すると、中間脚の磁束密度は、Ｂ−Ｈ曲線で表される磁束密度の上部に存在し、磁束密度の振幅（可動範囲）が小さく、磁気回路の効率が低下する。
すなわち、本発明の磁気回路と同様な性能を求めるならば、本発明の磁気回路より大きな磁気回路を必要とする。
【００３１】
磁気回路の効率が向上すると小さな磁気回路で済む。
【００３２】
磁束φ１は、抗磁力φ２によりコア２（Ｐ２）を通過できないので、コア３（右脚Ｐ３）を通過する。コア３に空隙（ギャップＡＧ）を設けているのは、磁気回路ＭＣの磁気飽和を防止するためである。
【００３３】
磁束φ１の通過経路は、中間脚Ｐ１から、ヨークＹｕ（上部ヨーク）の右部を通り、コア３（右脚Ｐ３）を通過し、ヨークＹｄ（下部ヨーク）の右部から中間脚Ｐ１に戻る。
【００３４】
なお、図１に示した磁気回路ＭＣは、一例であり、以下のように変形（図示なし）できる。動作及び効果は同様である。
（１）空隙（ＡＧ）を中間脚に設け、中間脚にコイル１（Ｌ１）を巻装しない。
（２）右脚（符号Ｐ３）に空隙を設けないで、右脚すなわちコア１（符号Ｐ３）にコイル１を巻装する。
（３）右脚すなわちコア１（Ｐ３）のコイル１の回路接続は、図１及び図２と同一。
（４）左脚すなわちコア２（Ｐ２）のコイル２の回路接続は、図１及び図２と同一。
【００３５】
磁束φ１は右脚（コア１）に発生する。フライバック動作は、右脚（コア１：Ｐ３）に巻装されたコイル１に発生する。
コイル１の電流の断続によるコイル２への相互誘導は、コイル１が巻装された右脚（コア１）の磁気回路からコイル２が巻装された左脚コア２（Ｐ２）を介して発生する。
【００３６】
上記変形において、特許請求の範囲では、コイル１が巻装されている磁気回路を「中間脚」という名称に替えて「コア１」という名称を使用する。
【００３７】
.
（２）スイッチング電源回路の実施の形態
（２−１）回路構成
図３及び図４は、本発明によるスイッチング電源回路の実施の形態の構成を示す図である。
図４は、図３におけるトランスの模式的具体的磁気回路及びコイルの巻装状態を省略した純粋な回路図である。図３及び図４は同一回路である。
【００３８】
図３及び図４は、図１及び図２に符号Ｄ２で示される整流素子及び符号Ｃ２で示される容量素子を追加したものである。
【００３９】
図３及び図４において、整流素子の一端（アノード）は、コイル１（Ｌ１）の他端（ｄ）と半導体素子の一端（ドレインＤ）との接続部に接続され、整流素子の他端（カソード）は、容量素子の一端及び端子Ｔ３に接続され、容量素子の他端は半導体素子の他端（ソースＳ）及び端子Ｔ４に接続されている。
このような素子の付加以外は図１及び図２と同様であり、図１及び図２と同一の符号を付し、図３及び図４において重複する回路図の説明を割愛する。
【００４０】
（２−２）動作説明
図３、図４の回路及び図５（Ａ）の計測波形を参照して説明する。
端子Ｔ３、端子Ｔ４間に外部の負荷を接続し、端子Ｔ２を基準電位として端子Ｔ１に正極電位を印加し、端子Ｔｇに正極パルス電位を印加する。半導体素子（ＦＥＴＱ１）の制御端（ゲートＧ）に印加するパルス電位は半導体素子を導通させる電位と非導通とする電位を有する。
なお、磁束φ１、磁束φ２、ヨークＹｕ、ヨークＹｄ、中間脚Ｐ１、左脚Ｐ２、右脚Ｐ３については、図３には示されていないが、図１と同一であり、これらについては図１の符号を援用する。
【００４１】
パルス電位により半導体素子が導通したとき、コイル１の一端（ａ）から、コイル１の他端（ｂ）、半導体素子の一端、半導体素子の他端の電流路が形成されコイル１に電流が流れる。半導体素子に流れる電流は、図５（Ａ）（Ｂ）においてｉ１である。図５は、波形部（Ａ）と回路（Ｂ）を示している。
図５（Ａ）の波形の電流・電圧の符号と（Ｂ）のスイッチング電源回路の符号は同一である。ｉ１〜ｉ３は電流であり、ｖ１は電圧である。
波形のｉ１〜ｖ１は、波形表示枠下部のＣＨ１〜ＣＨ４に対応している。電流の値は、たとえば、ＣＨ２（ｉ２）では、５．００V／ｄｉｖと表示されているが、Ａ／ｄｉｖと読み替える。
波形部（Ａ）は、横軸が時刻を表し、縦軸は、電流・電圧の大きさを表している。
時刻は、波形の区切りに引かれた破線の上部に、ｔ０〜ｔ５で表示されている。
電流ｉ１は、時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ５に流れる。この区間が、半導体素子（ＦＥＴＱ１）の制御端（ゲートＧ）に正極パルス電位が印加され、ＦＥＴＱ１が導通している区間である。ｉ１は、コイル１と半導体素子の直列接続回路に流れる電流である。このときコイル１が巻装されている磁気回路ＭＣに磁気エネルギーを蓄積している。
【００４２】
このとき、図３に示される磁気回路である中間脚Ｐ１内に磁束φ１（符号φ１）がコイル１の電流により発生する。磁束φ１は、コイル２が巻装されている磁気回路であるコア２内を通過しようとする。
【００４３】
磁束φ１がコア２を通過しようとするとき、コア２内に抗磁力φ２（符号φ２）を発生すべくコイル２に電流が流れる。抗磁力φ２は、磁束φ１に抗する磁束を意味する。磁束の極性すなわち向きが逆である。
コイル２の電流発生源は、コイル２の一端が正極、他端が負極となる起電力（コイル１からの相互誘導）による。コイル２にはこの起電力の極性に順方向に整流素子が接続されている。したがって、コイル２に電流が流れる。
コイル２に電流が流れることにより、抗磁力φ２が発生し磁束φ１はコア２を通過できない。すなわち、コイル２は整流素子Ｄ１によりほぼ短絡状態であるからである。
【００４４】
半導体素子が導通状態から非導通状態となると、コイル１に自己誘導（フライバック）が発生し、コイル１の他端（ｂ）に正極電圧が発生するが、コイル１に電流を流す電流経路は、容量素子（コンデンサＣ１）通じて形成される。
すなわち、コイル１の他端、端子Ｔ３、外部の負荷、端子Ｔ４、容量素子Ｃ１の他端、容量素子Ｃ１の一端、コイル１の一端の経路である。
このフライバック時にもコイル２には整流素子Ｄ１を通じて電流が流れる。
コイル２に流れる電流は、コイル１に流れる電流による相互誘導である。
【００４５】
コイル２に流れる電流は、図５（Ａ）においてｉ２の波形で示される。ｉ２が流れる時刻は、ｔ１〜ｔ３である。時刻ｔ１〜ｔ２のｉ２は、半導体素子が導通してコイル１に外部からの電源で電流を流している。コイル１に流れる電流の相互誘導である。
時刻ｔ２〜ｔ３の電流ｉ２は、コイル１の自己誘導によるフライバック電流に起因する相互誘導である。
時刻ｔ０、ｔ３は、コイル１に流れるｉ３（外部の負荷電流）及びコイル２に流れるｉ２が途絶えたときに発生するスパイク電圧で、整流素子Ｄ１のカソードに正極電圧が発生する。
【００４６】
コイル２から発生する磁束φ２により、中間脚Ｐ１の磁束密度は、Ｂ−Ｈ曲線により示される残留磁束密度を下回る磁束密度となる。Ｂ−Ｈ曲線は、横軸に磁界の強度、縦軸に磁束密度の大きさをとり、磁界と磁束密度の関係を表したものである。磁界も磁束密度もベクトル値である。
【００４７】
左脚Ｐ２にコイル２と整流素子Ｄ１で構成される回路がない場合、コイル１に電流を流さなくなったとき、残留磁束密度が発生する。コイル１に直流電流を流すからである。
【００４８】
残留磁束密度が存在すると、Ｂ−Ｈ曲線で表される、磁束密度の変動振幅が小さく、磁気回路の効率が低下する。すなわち、本発明の磁気回路より大きな磁気回路を必要とする。
【００４９】
磁気回路の効率が向上すると小さな磁気回路で済む。また、磁気回路の効率が向上する同じ大きさの磁気回路でスイッチング電圧の出力電力が向上する。
【００５０】
磁束φ１は、抗磁力φ２によりコア２（Ｐ２）を通過できないので、コア３（右脚Ｐ３）を通過する。コア３に空隙（ギャップＡＧ）を設けているのは、磁気飽和を防止するためである。
【００５１】
磁束φ１の通過経路は、中間脚Ｐ１から、ヨークＹｕ（上部ヨーク）の右部を通り、コア３（右脚Ｐ３）を通過し、ヨークＹｄ（下部ヨーク）の右部から中間脚Ｐ１に戻る。
【００５２】
図５（Ａ）において、ｉ３は、コイル１の自己誘導によるフライバック電流である。この電流により、コイル２にもｉ２が流れる。
【００５３】
なお、図１に示した磁気回路ＭＣは、一例であり、以下のように変形（図示なし）できる。
空隙（ＡＧ）を中間脚に設け、中間脚にコイル１（Ｌ１）を巻装しない。右脚（Ｐ３）に空隙を設けないで、コイル１（Ｌ１）を右脚（Ｐ３）に巻装する。
【００５４】
左脚及び左脚（コア２：Ｐ２）に存在するコイルＬ２と整流素子Ｄ１は、図１と同一である。
【００５５】
このような変形例でも動作、効果は同様である。
【００５６】
電流ｉ１の急増は、中間脚Ｐ１において磁気飽和が発生していることを示すが、これが発生していないということは、まだ、中間脚Ｐ１を含む磁気回路ＭＣに磁気飽和が発生していないことを裏付ける。
すなわち、磁気回路の効率が向上し、磁束密度の可動振幅が大きくなっていることを意味する。
【００５７】
（３）力率補正回路の実施の形態
（３−１）回路構成
図６は、本発明による力率補正回路の実施の形態の構成を示す図である。
図６は、図３におけるトランスの具体的磁気回路及びコイルの巻装状態を省略した純粋な回路図である。
【００５８】
。
さらに、図６は、図１〜図５に示されるの容量素子Ｃ１を除去したものである。
図４における容量素子Ｃ１を除去したものと同一であり、図４と同一素子符号を付し重複する説明を割愛する。
【００５９】
（３−２）動作説明
図６において、端子Ｔ１と端子Ｔ２間に交流を整流して平滑しない電圧を印加する。端子Ｔ２を基準電位として端子Ｔ１に正極電位を印加する。
【００６０】
。
端子Ｔｇに正極パルス電位を印加し、本発明のスイッチング電源回路と同様に動作させる。すると、端子Ｔ１、端子Ｔ２間に入力される整流電流はすべて整流素子２（符号Ｄ２）を流れる。
そして、容量素子２（符号Ｃ２）を充電し、かつ端子Ｔ３、Ｔ４間に接続された外部の負荷に電力を供給する。
【００６１】
。
すなわち、符号Ｃ２で示される容量素子２（コンデンサＣ２）に充電されている電圧以下の整流電圧が端子Ｔ１、端子Ｔ２間に印加されていても整流電流は、端子Ｔ３、端子Ｔ４間に出力される。
【００６２】
。
なお、半導体素子ＦＥＴＱ１は、ＮＰＮバイポーラトランジスタに置換することが可能である。
また、半導体素子ＦＥＴＱ１をＰチャネル型に置き換えることができる。このとき各電位の極性と整流素子及び容量素子の極性を逆にする。すると端子Ｔ３に負極電位を出力することができる。
さらに、Ｐチャネル型ＦＥＴをＰＮＰバイポーラトランジスタに置換可能である。
【符号の説明】
【００６３】
Ｑ１                半導体素子
ＭＣ                磁気回路
Ｌ１、Ｌ２          コイル
Ｙｕ、Ｙｄ          ヨーク（磁気回路）
Ｐ１、Ｐ２、Ｐ３    左右及び中間脚（磁気回路）
Ｄ１、Ｄ２          整流素子
Ｃ１、Ｃ２          容量素子
φ１、φ２          磁束
Ｔ１〜Ｔ４          端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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