(57)【要約】      （修正有）【課題】チップ搭載基板上に、隣接する半導体チップの間隔をより狭くして複数の半導体チップを配置し得る半導体デバイスを提供する。【解決手段】半導体デバイスは、チップ搭載基板１２と、チップ搭載基板に搭載される第１の半導体チップ２０ａ、２０ｃと、第１の半導体チップに隣接しており前記チップ搭載基板に搭載される第２の半導体チップ２０ｂとを備える。チップ搭載基板は、第１の半導体チップが搭載される第１の表面３４ａと、第２の半導体チップが搭載される第２の表面３６ａとを有する。チップ搭載基板の板厚方向において、第２の表面の位置は、第１の表面の位置と異なる。【選択図】図２
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【特許請求の範囲】
【請求項１】
チップ搭載基板と、
前記チップ搭載基板に搭載される第１の半導体チップと、
前記第１の半導体チップに隣接しており前記チップ搭載基板に搭載される第２の半導体チップと、
を備え、
前記チップ搭載基板は、
前記第１の半導体チップが搭載される第１の表面と、
前記第２の半導体チップが搭載される第２の表面と、
を有し、
前記チップ搭載基板の板厚方向において、前記第２の表面の位置は、前記第１の表面の位置と異なる、
半導体デバイス。
【請求項２】
前記板厚方向において、前記第２の表面は、前記第１の表面より高く、
前記板厚方向における前記第２の表面の位置と前記第１の表面の位置の差は前記第１の半導体チップの厚さ以上である、
請求項１記載の半導体デバイス。
【請求項３】
前記チップ搭載基板は、前記第１の表面と前記第２の表面とを繋ぐ接続面を有しており、
前記接続面は、前記第１の表面に垂直である、
請求項１又は２記載の半導体デバイス。
【請求項４】
前記チップ搭載基板は、
板状の基体部と、
前記基体部の主面に設けられた凸部と、
を有し、
前記主面が前記第１の表面であり、
前記凸部において前記基体部と反対側の表面が前記第２の表面である、
請求項１〜３の何れか一項記載の半導体デバイス。
【請求項５】
前記第１及び第２の半導体チップの材料は、ワイドバンドギャップ半導体を含む、請求項１〜４の何れか一項記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスの例として、ケース型の半導体デバイス及び樹脂封止型の半導体デバイスが知られている（非特許文献１参照）。このような半導体デバイスでは、ダイパッドといったチップ搭載基板に搭載された半導体チップが、ワイヤを介して電極端子に接続される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「Ｃｕワイヤを中心としたワイヤボンディングの不良原因と信頼性向上・評価技術」株式会社技術情報協会出版、２０１１年７月２９日、ｐ．１６３、ｐ．２６３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップ搭載基板には、半導体デバイスの性能を確保するために複数の半導体チップが搭載されることがある。通常、半導体チップは、半田片といった接着層を介してチップ搭載基板に実装される。複数の半導体チップを搭載する場合、隣接する半導体チップを搭載する際に、一方の半導体チップ用の接着層が他方の半導体チップに接触することを防止するために、接着層となるたとえば半田片を確実に分離するために仕切り部を設けていた。この場合、隣接する半導体チップ間に仕切り部の幅に対応する隙間が生じる。そのため、半導体デバイスとして小型化が要求される場合や、チップ搭載基板がデバイスの規格などによってある大きさに固定されている場合には、デバイス性能を確保するための所定数の半導体チップを載せることが困難な場合があった。
【０００５】
そこで、本発明は、チップ搭載基板上に、隣接する半導体チップの間隔をより狭くして複数の半導体チップを配置し得る半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体デバイスは、チップ搭載基板と、チップ搭載基板に搭載される第１の半導体チップと、第１の半導体チップに隣接しておりチップ搭載基板に搭載される第２の半導体チップと、を備える。チップ搭載基板は、第１の半導体チップが搭載される第１の表面と、第２の半導体チップが搭載される第２の表面とを有する。チップ搭載基板の板厚方向において、第２の表面の位置は、第１の表面の位置と異なる。
【０００７】
この構成では、チップ搭載基板の板厚方向において第１及び第２の半導体チップの搭載位置が異なるので、板厚方向に直交する方向においては第１及び第２の半導体チップをより近づけてチップ搭載基板上に搭載可能である。
【０００８】
一実施形態では、板厚方向において、第２の表面は、第１の表面より高くてもよい。この場合、板厚方向における第２の表面の位置と第１の表面の位置の差は第１の半導体チップの厚さ以上であり得る。
【０００９】
この構成では、第１及び第２の半導体チップを、半田といった導電性の接着材を利用してチップ搭載基板に固定する際、第２の半導体チップをチップ搭載基板に固定するための上記接着材が第１の半導体チップにつきにくい。
【００１０】
一実施形態において、チップ搭載基板は、第１の表面と第２の表面とを繋ぐ接続面を有し得る。この場合、接続面は、第１の表面に垂直であり得る。
【００１１】
この構成では、板厚方向に直交する方向においては第１及び第２の半導体チップを更に近づけてチップ搭載基板上に搭載可能である。
【００１２】
一実施形態において、チップ搭載基板は、板状の基体部と、基体部の主面に設けられた凸部と、を有し得る。この場合、主面が第１の表面であり、凸部において基体部と反対側の表面が第２の表面であり得る。
【００１３】
この構成では、チップ搭載基板が有する凸部に第２の半導体チップを搭載することによって、容易に第１及び第２の半導体チップの板厚方向の搭載位置を異ならせることが可能である。
【００１４】
一実施形態において、第１及び第２の半導体チップの材料が、ワイドバンドギャップ半導体を含み得る。
【００１５】
ワイドバンドギャップ半導体では、シリコン（Ｓｉ）に比べて、半導体チップの製造歩留まりが低い。また、ワイドバンドギャップ半導体はシリコンに比べて高価である。よって、ワイドバンドギャップ半導体においてもシリコンと同様に１枚の大型の半導体チップを製造しようとすると、製造歩留まりが低下し、製造コストも高くなってしまう。このため、ワイドバンドギャップ半導体を用いた場合には、１枚の大型の半導体チップではなく、複数の小型の半導体チップがチップ搭載基板に搭載する必要がより生じ得る。
【００１６】
そして、板厚方向において第１及び第２の表面の位置が異なる構成を有する半導体デバイスでは、第１及び第２の半導体チップをチップ搭載基板に効率的に配置することができる。そのため、板厚方向において第１及び第２の表面の位置が異なる構成は、ワイドバンドギャップ半導体を材料として含む第１及び第２の半導体チップに対してより有効な構成であり得る。
【発明の効果】
【００１７】
本発明によれば、チップ搭載基板上に、隣接する半導体チップの間隔をより狭くして複数の半導体チップを配置し得る。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態に係る半導体デバイスを模式的に示す平面図である。
【図２】ダイパッド(チップ搭載基板)と半導体チップとの搭載状態を示す模式図である。
【図３】図３（ａ）は、凸部を有しないダイパッドに２つの半導体チップを配置する場合の搭載工程の一例を示す図面である。図３（ｂ）は凸部を有しないダイパッドに２つの半導体チップを配置する場合の搭載工程の他の例を示す図面である。
【図４】図４は、凸部を有するダイパッドに２つの半導体チップを搭載する場合の搭載工程の一例を示す図面である。
【図５】第２実施形態に係る半導体デバイスを模式的に示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。説明中、「上」、「下」等の方向を示す語は、図面に示された状態に基づいた便宜的な語である。
【００２０】
（第１実施形態）
図１は、第１実施形態に係る半導体デバイスを模式的に示す平面図である。図１に示される半導体デバイス１０は、樹脂封止型の半導体デバイスである。半導体デバイス１０は、例えば電源等に使用される電力用半導体デバイスである。半導体デバイス１０のパッケージ形態の例は一般的なＴＯシリーズである。ＴＯシリーズの例はＴＯ−２４７、ＴＯ−２２０、ＴＯ−２６３（Ｄ２―ＰＡＫ）、ＴＯ−２５２（Ｄ−ＰＡＫ）を含む。
【００２１】
半導体デバイス１０は、ダイパッド１２と、リード１４，１６，１８と、半導体チップ２０ａ（第１の半導体チップ）と、半導体チップ２０ｂ（第２の半導体チップ）と、半導体チップ２０ｃ（第１の半導体チップ）とを備える。
【００２２】
ダイパッド１２は、半導体チップ２０ａ〜２０ｃが搭載されるチップ搭載基板である。ダイパッド１２は、半導体チップ２０ａ〜２０ｃと電気的に接続され得る。ダイパッド１２の平面視形状（板厚方向から見た形状）の例は長方形である。ダイパッド１２の材料の例は、銅（Ｃｕ）及び銅合金等の金属を含む。ダイパッド１２には、板厚方向にダイパッド１２を貫通する貫通孔２２が形成され得る。貫通孔２２は、例えば螺子によって半導体デバイス１０を他の部材に固定する際に、螺子を通すための孔である。以下の説明では、ダイパッドの板厚方向をＺ方向と称し、Ｚ方向に直交する２つの方向をＸ方向及びＹ方向と称す。Ｘ方向及びＹ方向は直交する。ダイパッド１２の平面視形状が長方形である場合、Ｘ方向は短辺方向に対応し、Ｙ方向は長辺方向に対応する。
【００２３】
リード１４，１６，１８はＸ方向に沿って配列される。リード１４は、リード１６とリード１８との間に位置している。リード１４，１６，１８及びダイパッド１２は、リードフレームを構成し得る。リード１４の内側端部は、ダイパッド１２に機械的（換言すれば、物理的）に一体的に連結されている。ダイパッド１２は導電性を有するので、リード１４とダイパッド１２とは電気的に接続されている。リード１４の材料の例はダイパッド１２の材料と同じ材料を含む。リード１６，１８の材料の例は、銅及び銅合金等の金属を含む。
【００２４】
半導体チップ２０ａ〜２０ｃは、ダイパッド１２上の所定位置に搭載される。一例として、半導体チップ２０ａ〜２０ｃは、Ｘ方向に沿って、半導体チップ２０ａ、半導体チップ２０ｂ及び半導体チップ２０ｃの順に配置される。半導体チップ２０ａ〜２０ｃの例は、ＭＯＳ−ＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを含む。半導体チップ２０ａ〜２０ｃの材料の例は、ワイドバンドギャップ半導体、シリコンその他の半導体を含む。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体の例は、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。
【００２５】
半導体チップ２０ａは、ゲート電極パッドＧＰ１と、電極パッドＳＰ１と、下部電極ＤＰ１（図２参照）とを有する。同様に、半導体チップ２０ｂは、ゲート電極パッドＧＰ２と、電極パッドＳＰ２と、下部電極ＤＰ２（図２参照）とを有する。同様に、半導体チップ２０ｃは、ゲート電極パッドＧＰ３と、電極パッドＳＰ３と、下部電極ＤＰ３（図２参照）とを有する。ゲート電極パッドＧＰ１〜ＧＰ３と電極パッドＳＰ１〜ＳＰ３とは、対応する下部電極ＤＰ１〜ＤＰ３と反対側に配置されている。
【００２６】
半導体チップ２０ａ〜２０ｃの下部電極ＤＰ１〜ＤＰ３は、鉛入り金属半田、鉛を含まない金属半田又は導電性樹脂等を含む材料から構成される接着層２４ａ〜２４ｃ（図２参照）を介してダイパッド１２に実装される。これにより、半導体チップ２０ａ〜２０ｃは、ダイパッド１２に電気的に接続される。
【００２７】
ゲート電極パッドＧＰ１〜ＧＰ３は、配線２６ａ〜２６ｃを介してリード１６に接続される。電極パッドＳＰ１〜ＳＰ３は、配線２８ａ〜２８ｃを介してリード１８にそれぞれ接続される。配線２６ａ〜２６ｃ,２８ａ〜２８ｃは、ワイヤ又はリボンであってもよい。配線２６ａ〜２６ｃ,２８ａ〜２８ｃの材料の例は、アルミニウム、金、銅等の金属を含む。配線２６ａ〜２６ｃ,２８ａ〜２８ｃは、例えば超音波や加圧等を用いたワイヤボンディングによりリード１６，１８及び半導体チップ２０ａ〜２０ｃに接続される。
【００２８】
半導体チップ２０ａ〜２０ｃがＭＯＳ−ＦＥＴを含む場合、電極パッドＳＰ１〜ＳＰ３はソース電極パッドに対応し、下部電極ＤＰ１〜ＤＰ３がドレイン電極に対応する。この場合、リード１４はドレイン電極端子に対応し、リード１６はゲート電極端子に対応し、リード１８はソース電極端子に対応する。半導体チップ２０ａ〜２０ｃがＩＧＢＴを含む場合、電極パッドＳＰ１〜ＳＰ３はエミッタ電極パッドに対応し、下部電極ＤＰ１〜ＤＰ３は、コレクタ電極に対応する。この場合、リード１４はコレクタ電極端子に対応し、リード１６はゲート電極端子に対応し、リード１８はエミッタ電極端子に対応する。なお、図１では、半導体チップ２０ａ〜２０ｃがＭＯＳ−ＦＥＴである場合を例示している。
【００２９】
ダイパッド１２及び半導体チップ２０ａ〜２０ｃは、樹脂部３０によって封止され得る。図１では、説明の便宜のため、樹脂部３０を破線で示している。リード１４，１６，１８の内側端部は、樹脂部３０に固定される。リード１４，１６，１８のうち樹脂部３０の内側の部分は、いわゆるインナーリード部である。リード１４，１６，１８のうち樹脂部３０の外側の部分は、アウターリード部である。樹脂部３０の外形形状の一例は、略直方体である。樹脂部３０の材料の例は、ポリフェニレンサルファイド樹脂（ＰＰＳ樹脂）、液晶ポリマー等の熱可塑性樹脂を含む。樹脂部３０は、ダイパッド１２及び半導体チップ２０ａ〜２０ｃを熱可塑性樹脂でモールドすることによって形成され得る。樹脂部３０には、ダイパッド１２の貫通孔２２の中心軸線を中心軸線とする貫通孔３２が形成されている。貫通孔３２は、貫通孔２２と同様に螺子止めなどの際などに螺子が通される孔である。貫通孔３２の直径は、貫通孔２２の直径より小さい。
【００３０】
図２は、ダイパッドと半導体チップとの搭載状態を示す模式図である。図２では、リード１４の一部も模式的に示している。図２に示すようにダイパッド１２は、板状の基体部３４と、基体部３４の主面（第１の表面）３４ａ上に設けられた凸部３６とを有する。凸部３６の形状の例は、Ｙ方向に延在した略直方体である。凸部３６のＸ方向の長さは、半導体チップ２０ｂの幅と実質的に同じであり得る。凸部３６は、基体部３４に物理的に一体的に設けられている。基体部３４と凸部３６とは、例えば、射出成型によって、一体的に形成される。或いは、所定の板厚の板から削り出されても良い。基体部３４と凸部３６とが一体的に形成される際には、基体部３４にリード１４が一体的に連結した構成が同時に形成され得る。
【００３１】
半導体チップ２０ｂは凸部３６の上面（基体部３４と反対側の面、第２の表面）３６ａ上に搭載されている。半導体チップ２０ａ，２０ｃは、主面３４ａ上において凸部３６のＸ方向における両側に配置されている。その結果、半導体チップ２０ｂの搭載位置である上面３６ａは、Ｚ方向において、半導体チップ２０ａ，２０ｃの搭載位置である主面３４ａより高い。一実施形態では、凸部３６の厚さ（Ｚ方向の長さ）ｔは、半導体チップ２０ａ，２０ｃの厚さより厚い。一実施形態において、主面３４ａと上面３６ａとを繋ぐ凸部３６の側面（接続面）３６ｂ,３６ｂは、実質的に主面３４ａに垂直であり得る。
【００３２】
ダイパッド１２が凸部３６を有することによって、図１に示したように、Ｘ方向における半導体チップ２０ａ〜２０ｃの間隔を、凸部３６を有しない場合に比べて狭く配置し得る。この点について、図３（ａ）及び図３（ｂ）と図４とを利用して説明する。
【００３３】
図３（ａ）は、凸部を有しないダイパッドに２つの半導体チップを配置する場合の搭載工程の一例を示す図面であり、図３（ｂ）は凸部を有しないダイパッドに２つの半導体チップを配置する場合の搭載工程の他の例を示す図面である。図４は、凸部を有するダイパッドに２つの半導体チップを搭載する場合の搭載工程の一例を示す図面である。図３（ａ）、図３（ｂ）及び図４では、半導体チップ及びダイパッドを模式的に示している。
【００３４】
図３（ａ）は、印刷ペーストを利用して半導体チップ２０ａ，２０ｂを、凸部を有しない板状のダイパッド３８に固定、すなわち、ダイボンドする場合を示している。この場合、半導体チップ２０ａ，２０ｂが搭載される位置に、チップサイズに対応する大きさを有する開口部４０ａ，４０ｂが設けられた印刷マスク４０を形成する。次に、開口部４０ａ，４０ｂに半田ペースト４２ａ，４２ａを注入する。次いで、半導体チップ２０ａ，２０ｂを半田ペースト４２ａ，４２ｂ上に載置した後、半田ペースト４２ａ，４２ａを加熱及び冷却して半導体チップ２０ａ，２０ｂをダイパッド３８上に実装する。この形態では、半田ペースト４２ａ，４２ａが接着層２４ａ,２４ｂである。
【００３５】
図３（ｂ）は、搭載治具４４を利用して、半導体チップ２０ａ，２０ｂを、ダイパッド３８に搭載、すなわち、ダイボンドする場合を示している。図３（ｂ）は、印刷マスクの代わりに、半導体チップ２０ａ，２０ｂが搭載される位置に、チップサイズに対応する大きさを有する開口部４４ａ,４４ｂが設けられた搭載治具４４をダイパッド３８上に配置する。次に、半田片４６ａ，４６ｂを開口部４４ａ,４４ｂにそれぞれ配置する。その後、半導体チップ２０ａ，２０ｂを半田片４６ａ，４６ｂ上に載置して半田片４６ａ,４６ｂを加熱及び冷却して半導体チップ２０ａ，２０ｂをダイパッド３８上に実装する。この形態では、半田片４６が接着層２４ａ,２４ｂである。
【００３６】
図３（ａ）及び図３（ｂ）に示した方法のいずれの場合も、開口部４０ａ,４４ａと開口部４０ｂ,４４ｂとの間には、半導体チップ２０ａ，２０ｂ用の半田ペースト４２ａと半田ペースト４２ｂをそれぞれ分離するため、又は、半田片４６ａと半田片４６ｂをそれぞれ分離するための仕切り部４８が設けられている。その結果、半導体チップ２０ａ，２０ｂの間には、仕切り部４８の幅に対応した隙間が生じる。
【００３７】
これに対して、凸部３６を有する場合、半導体チップ２０ａと、半導体チップ２０ｂとの高さが異なるので、図４に示したような仕切り部４８が不要になる。したがって、印刷マスク４０や搭載治具４４を用いずに半田ペースト４０ａ,４０ｂ又は半田片４６ａ,４６ｂを主面３４ａ上及び凸部３６上に配置し得る。或いは、図４に示したように、半導体チップ２０ａに対しては、半導体チップ２０ａの搭載位置を規定するためにＵ字上の印刷マスク５０の解放端側を凸部３６に当接させて配置すると共に、半導体チップ２０ｂに対しては、半導体チップ２０ｂの搭載位置を規定するために凸部３６の幅方向に沿って延びる一対の印刷マスク片５２を配置してもよい。この場合、印刷マスク５０と凸部３６で画成される領域及び一対のマスク片５２の間に半導体チップ２０ａ，２０ｂをダイボンドするための半田ペースト４０ａ,４０ｂがそれぞれ配置される。半田ペースト４０ａ,４０ｂを配置した後は、図３（ａ）と同様にして、半導体チップ２０ａ，２０ｂがダイパッド１２に実装され得る。図４に関しては、印刷マスク５０を利用した場合を中心にして説明したが、印刷マスク５０の代わりに同様の形状の搭載治具を利用してもよい。
【００３８】
凸部３６を有するダイパッド１２の場合、半導体チップ２０ａと半導体チップ２０ｂとをＺ方向に分離できる。そのため、図４を利用して説明したように、半導体チップ２０ａと半導体チップ２０ｂとをそれぞれダイボンドするための半田ペースト４０ａ,４０ｂ（又は半田片４６ａ,４６ｂ）が接触することが防止され得る。従って、半導体チップ２０ａ，２０ｂをダイボンドする際の仕切り部４８を設けなくてもよい。その結果、Ｘ方向における半導体チップ２０ａと半導体チップ２０ｂとの間の隙間を非常に小さくすることが可能である。
【００３９】
ここでは、半導体チップ２０ａ，２０ｂとのＸ方向の間隔に着目して説明したが、半導体チップ２０ｂ，２０ｃとのＸ方向の間隔についても同様である。したがって、凸部３６を有することによって、半導体チップ２０ａ〜２０ｃのうち、隣接する２つの半導体チップのＸ方向の間隔を、凸部３６を有しない場合より短くすることが可能である。この場合、半導体チップ２０ａ〜２０ｃの実装面積をより小さくし得る。
【００４０】
通常、半導体チップ２０ａ〜２０ｃは、耐圧特性を得るために、半導体チップ２０ａ〜２０ｃの動作領域の周囲に非動作領域が設けられている。そのため、半導体チップ２０ａ，２０ｃを凸部３６の側面に接触させて配置することも可能である。この場合、Ｘ方向における半導体チップ２０ａ，２０ｃと半導体チップ２０ｂとの間隔をほぼ０にし得る。
【００４１】
凸部３６の厚さが半導体チップ２０ａ，２０ｃの厚さより厚い形態では、半導体チップ２０ｂを凸部３６にダイボンドする際に、半導体チップ２０ａ，２０ｃと接着層２４ｂとの接触をより確実に防止できる。
【００４２】
以上説明したように、ダイパッド１２が凸部３６を有することによって、Ｘ方向における半導体チップ２０ａ〜２０ｃのうち隣接する２つの半導体チップのＸ方向における間隔をより近づけて半導体チップ２０ａ〜２０ｃを実装し得る。その結果、ダイパッド１２上により多くの半導体チップを搭載可能である。
【００４３】
ワイドバンドギャップ半導体では、シリコンに比べて、半導体チップの製造歩留まりが低い。また、ワイドバンドギャップ半導体はシリコンに比べて高価である。よって、ワイドバンドギャップ半導体においてもシリコンと同様に１枚の大型の半導体チップを製造しようとすると、製造歩留まりが低下し、製造コストも高くなってしまう。このため、ワイドバンドギャップ半導体を利用する場合には、１枚の大型の半導体チップではなく、複数の小型の半導体チップをダイパッドに搭載する必要が生じ得る。
【００４４】
そして、半導体デバイス１０の構成では、ワイドバンドギャップ半導体を材料として利用している半導体チップ２０ａ,２０ｂ，２０ｃを一つのダイパッド１２に効率的に配置することができる。従って、半導体デバイス１０の構成は、ワイドバンドギャップ半導体を材料として利用している半導体チップ２０ａ,２０ｂ，２０ｃを採用する場合に、より有効な構成であり得る。
【００４５】
（第２実施形態）
図５は、第２実施形態に係る半導体デバイスを模式的に示す図である。図５に示される半導体デバイス５４は、ケース型の半導体デバイスである。半導体デバイス５４は、第１及び第２の半導体チップ２０ａ，２０ｂと、ゲート電極端子５６と、電極端子５８と、チップ搭載基板６０と、ケース６２とを備える。
【００４６】
チップ搭載基板６０は、半導体チップ２０ａ，２０ｂが搭載される基板である。チップ搭載基板６０は、絶縁性基板の表面に配線層が設けられた配線基板である。半導体チップ２０ａ，２０ｂは、チップ搭載基板６０が有する配線層上に接着層２４ａ,２４ｂを介してチップ搭載基板６０上に搭載される。チップ搭載基板６０は、ダイパッド１２の場合と同様に、基体部６４と基体部６４上に設けられた凸部６６とを有する。半導体チップ２０ａは、基体部６４の主面６４ａ上に搭載されると共に、半導体チップ２０ｂは凸部６６上に搭載される。
【００４７】
チップ搭載基板６０の裏面（半導体チップ２０ａ，２０ｂが搭載される側と反対側の面）には、放熱層６８が設けられてもよい。放熱層６８の材料の例は、銅及び銅合金等の金属を含む。放熱層６８は、例えば半田等からなる接着層７０を介してヒートシンク７２に接着される。ヒートシンク７２の材料の例は、金属を含む。
【００４８】
半導体チップ２０ａ，２０ｂ、チップ搭載基板６０、及び放熱層６８は、ケース６２に収容される。ケース６２は、例えば筒状である。ケース６２の一方の開口はヒートシンク７２によって封止され得る。ケース６２の他方の開口は蓋７４によって封止され得る。ケース６２の材料の例は、ポリブチレンテレフタレート（ＰＢＴ）やポリフェニレンサルファイド樹脂（ＰＰＳ）といったエンジニヤリングプラスチック等の樹脂を含む。蓋７４の材料の例は熱可塑性樹脂を含む。ケース６２の内側には、応力緩和のため、例えばシリコーンゲル等のゲル７６が注入され得る。
【００４９】
半導体デバイス５４が備えるゲート電極端子５６及び電極端子５８はケース６２の内壁に取り付けられる。ゲート電極端子５６及び電極端子５８は、ケース６２の内壁に沿って延びており、蓋７４に形成された開口を通って外部に突出する。半導体チップ２０ａ，２０ｂがＭＯＳ−ＦＥＴを含む場合、電極端子５８はソース電極端子に対応する。なお、ドレイン電極端子は図示されていない。
【００５０】
第２実施形態に係る半導体デバイスでは、少なくとも半導体デバイス１０と同様の作用効果が得られる。
【００５１】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【００５２】
例えば、半導体デバイス１０は、３つの半導体チップ２０ａ〜２０ｃを備えているが、半導体チップ２０ｃを備えなくてもよい。半導体デバイス１０,５４は、４つ以上の半導体チップを備えてもよい。３つ以上の半導体チップを備える場合は、Ｚ方向において複数の半導体チップの搭載位置は、それぞれ異なってもよい。例えば、図１では、半導体チップ２０ａ，２０ｃは、同じ表面である主面３４ａ上に配置されている。しかしながら、半導体チップ２０ａと半導体チップ２０ｃとの搭載位置も、半導体チップ２０ａ及び半導体チップ２０ｃそれぞれと半導体チップ２０ｂとの間に段差が生じていれば、Ｚ方向において異なっていてもよい。
【００５３】
チップ搭載基板としてのダイパッド１２及びチップ搭載基板６０が有する凸部の形状は直方体に限らない。ただし、チップ搭載基板の板厚方向に直交している方向であって、隣接する第１及び第２の半導体チップの配置方向（図１では例えばＸ方向）において、第１及び第２の半導体チップの間の凸部の側面（第１の半導体チップが接する又は第１の半導体チップに対向する側面）は、第１の半導体チップが搭載される面に対して実質的に垂直であり得る。この場合、上記配置方向において、第１及び第２の半導体チップの間隔をより狭くし得る。
【００５４】
チップ搭載基板としてのダイパッド１２及びチップ搭載基板６０が有する凸部の数は、２以上でもよい。上記実施形態では、チップ搭載基板が有する凸部上に第２の半導体チップ２０ｂを配置し、凸部以外の領域の第１の半導体チップ２０ａを配置することで、第２の半導体チップ２０ａのＺ方向の搭載位置が第１の半導体チップ２０ｂの搭載位置と異なっていた。しかしながら、隣接する第１の半導体チップ２０ａと第２の半導体チップ２０ｂのＺ方向の搭載位置が異なっていればよい。そのため、例えば、図１に示したＸ方向又はＹ方向など半導体チップを配置する所定の方向に沿って段差を設けておけばよい。
【００５５】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されずに、本発明の趣旨を逸脱しない範囲で種々変形が可能である。
【符号の説明】
【００５６】
１０…半導体デバイス、１２…ダイパッド（チップ搭載基板）、２０ａ, ２０ｃ…半導体チップ（第１の半導体チップ）、２０ｂ…半導体チップ（第２の半導体チップ）、３４…基体部、３４ａ…主面（第１の表面）、３６…凸部、３６ａ…上面（第２の表面）、５４…半導体デバイス、６０…チップ搭載基板、６４…基体部、６４ａ…主面（第１の表面）、６６…凸部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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