(57)【要約】【課題】テスト時間の短縮化を実現する。【解決手段】複数のポートに対応するワード線とビット線を備えたメモリセルと、複数のポートの各々に対応するタイミング信号でワード線を活性化するワードドライバ回路と、テスト信号に基づき複数のポートの各々に対応するビット線の電位を制御する制御信号を生成するビット線レベル制御回路と、ビット線レベル制御回路の出力に基づきビット線の電位を制御するカラム制御回路と、を備える。テスト時において、テスト対象ポートに対する加害ポートの一方のビット線電位は、閾値分下限値の状態を保持される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のポートに対応するワード線と、
前記複数のポートに対応し、書き込みデータに応じて第１電位又は前記第１電位よりも高い第２電位に制御されるビット線と、
前記複数のポートに対応する前記ワード線及び前記ビット線に接続されたメモリセルと、
前記複数のポートの各々に対応するタイミング信号で前記ワード線を活性化するワードドライバ回路と、
テスト信号に基づき前記複数のポートの各々に対応する前記ビット線の電位を制御する制御信号を生成するビット線レベル制御回路と、
前記ビット線レベル制御回路の出力に基づき前記ビット線の電位を制御するカラム制御回路と、を備え、
テスト時において、テスト対象ポートに対する加害ポートの少なくとも一方のビット線電位は、前記第２電位よりも閾値分低い状態に制御される、半導体記憶装置。
【請求項２】
前記テスト対象ポートの前記第２電位に制御される一方のビット線に対応する、前記加害ポートのビット線が、前記第２電位よりも閾値分低い状態に制御される、請求項１に記載の半導体記憶装置。
【請求項３】
複数のポートに対応するワード線と、
前記複数のポートに対応し、書き込みデータに応じて第１電位又は前記第１電位よりも高い第２電位に制御されるビット線と、
前記複数のポートに対応する前記ワード線と前記ビット線を備えたメモリセルを有する半導体記憶装置に対し、
テスト対象ポートの書き込みテスト時において、全部の前記メモリセルに同一データを初期値としてライトし、
テスト対象のワード線活性化後に、加害ポートのビット線の少なくとも一方を、前記第２電位よりも閾値分低い電位にプリチャージし、
前記加害ポートをプリチャージした状態で、前記テスト対象メモリセルの同一アドレスに対しテスト対象ポートから前記初期値と逆データをライトし、
前記テスト対象メモリセルの同一アドレスに対し、前記加害ポートのワード線を活性化し、前記テスト対象メモリセルが前記逆データに書き換わっているか否かを判定する、半導体記憶装置のテスト手法。
【請求項４】
前記テスト手法を、前記半導体装置に内蔵したＢＩＳＴにより制御する、請求項３に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関し、特にリード／ライト兼用ポートを２つ以上そなえたＳＲＡＭ（マクロ含む）及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、システムではデータ処理を高速に行うために、１クロック・サイクル内にデータの送信と受信を行うマルチポート機能を持つＳＲＡＭ（マクロを含む）が採用されている。
【０００３】
一方で、プロセスの微細化／低電圧動作のため、ＳＲＡＭマクロのＳＲＡＭセル内での各トランジスタばらつきの影響から、同一アドレスへの書き込みと他ポートからの読み出しが同時に起きた場合、書き込みデータの保証ができないという動作不良が顕在化してきた。
【０００４】
また、各々のポートは非同期動作であり、あるポートからメモリセルに対してアクセスを行っている一方で、別のポートから同一のメモリセルに対してアクセスされることもあり、動作時の各ポートのクロック間スキューが電源電圧マージンに影響を及ぼすため、ＬＳＩチップの実動作時のクロックスキューにて適切なテストを行うためにはクロック間スキューを振ったテストが必要となり、膨大なテスト時間が必要である。
【０００５】
よって、マルチポートを持つＳＲＡＭ（マクロ含む）のテスト品質を向上させ、かつテスト時間を短縮するためのテスト回路およびテスト手法が熱望されている。
【０００６】
図１４は、引用文献１に開示されたワード線の活性化を制御する回路（Ｘアドレスデコーダとワードドライバ）の構成を示す図である。図１４を参照すると、引用文献１の回路は、クロック信号ＣＬＫＡを入力するクロック端子（Ａ）と、ポートＢのＴＥＳＴ用端子（ＴＥＳＴＢ）に入力が接続された２入力ＮＡＮＤ回路１１と、２入力ＮＡＮＤ回路１１の出力を受ける反転バッファ１２とを備え、反転バッファ１２から内部クロック信号ＩＣＬＡが出力される。
【０００７】
この回路の動作を説明すると、ポートＢ用のテスト制御信号ＴＥＳＴＢがＬＯＷのとき（ＮＡＮＤ回路１１においてテスト制御信号ＴＥＳＴＢの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１１は、ポートＡ用のクロック信号ＣＬＫＡを反転した信号を出力し、反転バッファ１２からクロック信号ＣＬＫＡと同相の内部クロック信号（Ａ）ＩＣＬＡが出力される。ポートＢ用のテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき、クロック信号ＣＬＫＡの値によらず、ＮＡＮＤ回路１１の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＡはマスクされる）、反転バッファ１２からの内部クロック信号ＩＣＬＡはＬＯＷ固定となる。
【０００８】
引用文献１の回路は、クロック信号ＣＬＫＢを入力するクロック端子（Ｂ）と、ポートＡのＴＥＳＴ用端子（ＴＥＳＴＡ）に入力が接続された２入力ＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力を受ける反転バッファ１４とを備え、反転バッファ１４から内部クロック信号ＩＣＬＢが出力される。
【０００９】
この回路の動作を説明すると、ポートＡ用のテスト制御信号ＴＥＳＴＡがＬＯＷのとき（ＮＡＮＤ回路１３においてテスト制御信号ＴＥＳＴＡの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１３は、ポートＢ用のクロック信号ＣＬＫＢを反転した信号を出力し、反転バッファ１４からクロック信号ＣＬＫＢと同相の内部クロック信号（Ｂ）ＩＣＬＢが出力される。ポートＡ用のテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき、クロック信号ＣＬＫＢの値によらず、ＮＡＮＤ回路１３の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＢはマスクされる）、反転バッファ１４からの内部クロック信号ＩＣＬＢはＬＯＷ固定となる。
【００１０】
さらに、引用文献１の回路は、ポートＡのワード線ＷＬＡの駆動を制御する回路として、ポートＡのアドレス選択信号（Ａ）であるＸＫＡ、ＸＥＡを受ける２入力ＮＡＮＤ回路１５と、ＮＡＮＤ回路１５の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路１５の出力をインバータ１６で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート１７と、ドレインがＣＭＯＳトランスファゲート１７の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路１５の出力に接続されたＮＭＯＳトランジスタ１８を備えている。
【００１１】
さらに、引用文献１の回路は、ポートＢのテスト制御信号ＴＥＳＴＢと、後述するＣＭＯＳトランスファゲート２４の出力に入力が接続された２入力ＡＮＤ回路１９と、ＣＭＯＳトランスファゲート１７の出力とＡＮＤ回路１９の出力を受ける２入力ＮＯＲ回路２０と、ＮＯＲ回路２０の出力を受ける反転型のワードドライバ２１と、を備えている。なお、アドレス選択信号（Ａ）のＸＫＡ、ＸＥＡは、不図示のプリデコーダが、入力したＸアドレスをデコードし、その結果として出力するアドレス選択信号である。
【００１２】
この回路の動作を説明すると、ＸＫＡ、ＸＥＡがともにＨＩＧＨのとき、ＮＡＮＤ回路１５の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート１７はオンし、入力された内部クロック信号ＩＣＬＡを伝達出力する。ＸＫＡ、ＸＥＡの少なくとも１つがＬＯＷのとき（当該セルのポートＡのアドレス非選択のとき）、ＮＡＮＤ回路１５の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート１７はオフし、ＮＭＯＳトランジスタ１８がオンし、ＣＭＯＳトランスファゲート１７の出力はＬＯＷレベルとされる。
【００１３】
例えばポートＢのテスト制御信号ＴＥＳＴＢがＬＯＷのとき、ＡＮＤ回路１９の出力はＬＯＷとなり、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７の出力であるＩＣＬＡを反転した信号を反転型のワードドライバ２１に供給する。
【００１４】
一方、ポートＢのテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき（このときＩＣＬＡはＬＯＷ固定）、ＮＯＲ回路２０は、ＡＮＤ回路１９の出力を反転した信号を反転型ワードドライバ２１に供給する。反転型のワードドライバ２１は、ＮＯＲ回路２０からのＬＯＷパルス（ＩＣＬＢと逆相の信号）を受け、ワード線ＷＬＡを駆動する。
【００１５】
さらに、引用文献１の回路は、ポートＢのワード線ＷＬＢの駆動を制御する回路として、ポートＢのアドレス選択信号（Ｂ）であるＸＫＢ、ＸＥＢを受ける２入力ＮＡＮＤ回路２２と、ＮＡＮＤ回路２２の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路２２の出力をインバータ２３で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート２４と、ドレインがＣＭＯＳトランスファゲート２４の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路２２の出力に接続されたＮＭＯＳトランジスタ２５を備えている。さらに、引用文献１の回路は、ポートＡのテスト制御信号ＴＥＳＴＡと、ＣＭＯＳトランジスタ１７の出力に入力が接続された２入力ＡＮＤ回路２６と、ＣＭＯＳトランスファゲート２４の出力とＡＮＤ回路２６の出力を受ける２入力ＮＯＲ回路２７と、ＮＯＲ回路２７の出力を受ける反転型のワードドライバ２８と、を備えている。なお、アドレス選択信号（Ｂ）のＸＫＢ、ＸＥＢは、不図示のプリデコーダが、入力したＸアドレスをデコードし、その結果として出力するアドレス選択信号である。
【００１６】
この回路の動作を説明すると、ＸＫＢ、ＸＥＢがともにＨＩＧＨのとき、ＮＡＮＤ回路２２の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート２４はオンし、入力された内部クロック信号ＩＣＬＢを伝達出力する。ＸＫＢ、ＸＥＢの少なくとも１つがＬＯＷのとき（当該セルのポートＢのアドレス非選択のとき）、ＮＡＮＤ回路２２の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート２４はオフし、ＮＭＯＳトランジスタ２５がオンし、
ＣＭＯＳトランスファゲート２４の出力はＬＯＷレベルとされる。
【００１７】
例えばポートＡのテスト制御信号ＴＥＳＴＡがＬＯＷのとき、ＡＮＤ回路２６の出力はＬＯＷとなり、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４の出力であるＩＣＬＢを反転した信号を反転型ドライバ２８に供給する。
【００１８】
一方、ポートＡのテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき（このときＩＣＬＡはＬＯＷ固定）、ＮＯＲ回路２７は、ＡＮＤ回路２６の出力を反転した信号を反転型のワードドライバ２８に供給する。反転型のワードドライバ２８は、ＮＯＲ回路２７からのＬＯＷパルス（ＩＣＬＢと逆相の信号）を受け、ワード線ＷＬＢを駆動する。
【００１９】
図１５は、図１４に示した従来技術のタイミング動作を説明する図である。以下、図１５を参照して、図１４の回路の動作を説明する。
【００２０】
＜独立動作＞
ＴＥＳＴＡ、ＴＥＳＴＢがともにＬＯＷのときは（図１５の「独立動作」参照）、ＮＡＮＤ回路１１、１３はそれぞれ、クロック信号ＣＬＫＡ、ＣＬＫＢを反転した信号を出力し、内部クロック信号ＩＣＬＡ、ＩＣＬＢは、クロック信号ＣＬＫＡ、ＣＬＫＢと同相となる。ＴＥＳＴＢがＬＯＷであるため、ＡＮＤ回路１９の出力はＬＯＷ固定であり、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、内部クロック信号ＩＣＬＡ、したがってクロック信号ＣＬＫＡに同期して活性化される。またＴＥＳＴＡがＬＯＷであるため、ＡＮＤ回路２６の出力はＬＯＷ固定であり、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってクロック信号ＣＬＫＢに同期して活性化される。すなわち、ポートＡとポートＢのワード線は互いに独立に制御される。
【００２１】
＜同時ＲＥＡＤ：Ａポートテスト＞
ＴＥＳＴＡがＨＩＧＨ、ＴＥＳＴＢがＬＯＷのとき（図１５の「Ａポートテスト」参照）、ＮＡＮＤ回路１３の出力はクロック信号ＣＬＫＢの値によらず、ＨＩＧＨとなり、ＩＣＬＢはＬＯＷ固定となる。ＡＮＤ回路１９の出力はＬＯＷ固定であるため、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、クロックＩＣＬＡ、したがってクロック信号ＣＬＫＡに同期して活性化される。また、ＩＣＬＢはＬＯＷ固定である。ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＡＮＤ回路２６の反転信号を出力し、ＩＣＬＡがＨＩＧＨのとき、ＡＮＤ回路２６はＨＩＧＨとなり、ワードドライバ２８はワード線ＷＬＢをＨＩＧＨとする。すなわち、ＷＬＢはＷＬＡと同時に立ち上がり、Ａポートのビット線対ＤＴＡ／ＤＢＡとＢポートのビット線対ＤＴＢ／ＤＢＢに読み出しデータが同時に出力される。
【００２２】
＜同時ＲＥＡＤ：Ｂポートテスト＞
ＴＥＳＴＢがＨＩＧＨ、ＴＥＳＴＡがＬＯＷのとき（図１５の「Ｂポートテスト」参照）、ＮＡＮＤ回路１１の出力はクロック信号ＣＬＫＡの値によらず、ＨＩＧＨとなり、ＩＣＬＡはＬＯＷ固定となる。ＡＮＤ回路２６の出力はＬＯＷ固定であるため、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってクロック信号ＣＬＫＢに同期して活性化される。
【００２３】
また、ＩＣＬＡはＬＯＷ固定である。ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＡＮＤ回路１９の反転信号を出力し、ＩＣＬＢがＨＩＧＨのとき、ＡＮＤ回路１９はＨＩＧＨとなり、ワードドライバ２１はワード線ＷＬＡをＨＩＧＨとする。すなわち、ＷＬＡはＷＬＢと同時に立ち上がり、Ｂポートのビット線対ＤＴＢ／ＤＢＢとＡポートのビット線対ＤＴＡ／ＤＢＡに読み出しデータが同時に出力される。
【００２４】
このように、従来技術においては、同一ロウ上のワード線の立ち上げの制御において、一方のポートのテスト制御信号および他方のポートのワード線立ち上げ信号との論理を追加し、一方のポートのテスト制御信号がイネーブルになった場合、他方のポート側のワード線も、一方のポート側のワード線の立ち上がりと全く同一の信号遷移タイミングで駆動する。他方のワード線駆動を阻害しないよう、一方のポートのテスト制御信号と外部から入力された他方のポートのクロック信号との論理を取り、一方のポートのテスト制御信号がイネーブル（ＨＩＧＨ）になった場合は、他方のポートの内部クロック信号を出力しないようにしている。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００８−２８２５１５、図１、図２、１０〜１２ページ
【発明の概要】
【発明が解決しようとする課題】
【００２６】
マルチポートを備えたＳＲＡＭにおけるポート間の相互干渉により、特にライト動作時において、ＳＲＡＭマクロの動作マージンを悪化させ不良（以降、ライト動作不良モード）となることが知られているが、従来のテスト方法では前述したライト動作不良モードを検出することが困難という課題がある。
【００２７】
その理由を以下に説明する。なお説明上、動作は第１のクロック信号ＣＬＫＡによって制御されるポート（以降、ポートＡと称す）をテスト対象ポートとし、第２のクロック信号ＣＬＫＢで制御されるポート（以降、ポートＢと称す）を加害ポートとする。
【００２８】
相互干渉によりライト動作時の動作マージンを悪化させる原因としては２つの要因がある。１つ目はテスト対象ポートのワード線が開いている間に、加害ポートのワード線が開くことで、テスト対象ポートのビット線と加害ポートのビット線が接続されることによりビット線容量が倍化されることが原因である。２つ目は加害ポートのワード線がテスト対象ポートよりも先に開くことで、メモリセルによって加害ポートのビット線対の一方が放電を始め、加害ポートのビット線の電位を下げることが原因である。
【００２９】
相互干渉によりライト動作時の動作マージンを悪化させるメカニズムを図２のＳＲＡＭセル２００と図５にて説明する。
【００３０】
ＳＲＡＭセル２００のラッチノードＣＥＬＬＴ、ＣＥＬＬＢが各々ＨＩＧＨ、ＬＯＷである状態をＨＩＧＨデータ保持と称する。またラッチノードＣＥＬＬＴがＬＯＷ、ＣＥＬＬＢがＨＩＧＨである状態をＬＯＷデータ保持と称する。ＨＩＧＨデータ保持のＳＲＡＭセル２００をＬＯＷデータにライトする例で説明する。図５はポートＡをテスト対象とした場合のワード線ＷＬＡ、ＷＬＢと、ビット線ＤＴＡ，ＤＢＡ、ＤＴＢ、ＤＢＢとＳＲＡＭセル２００とラッチノードＣＥＬＬＴ、ＣＥＬＬＢを示したものである。
【００３１】
図５（ａ）はワード線ＷＬＡ、ＷＬＢが同時に立ち上がる場合であり、加害ポートであるＢポートのビット線がＨＩＧＨレベルの状態でワード線ＷＬＡ、ＷＬＢが同時に開く。ワード線ＷＬＡ、ＷＬＢが開いた時点ではビット線ＤＴＡ、ＤＢＡ、ＤＴＢ、ＤＢＢの電位はＨＩＧＨにプリチャージされており、ポートＡからの書き込みでビット線ＤＴＡがＬＯＷとなり、ＮＭＯＳトランジスタ２０１を介してラッチノードＣＥＬＬＴをＨＩＧＨからＬＯＷに書き換える動作をするが、加害ポートのビット線ＤＴＢがＨＩＧＨであるため、ＮＭＯＳトランジスタ２０３を介してビット線ＤＴＢの電荷がラッチノードＣＥＬＬＴをＬＯＷに下げる動きを阻害する。
【００３２】
また、ワード線ＷＬＢが開くことによりＨＩＧＨデータの読み出し、つまりラッチノードＣＥＬＬＢがＬＯＷであることからＮＭＯＳトランジスタ２０４を介してビット線ＤＢＢの電位が落ち始める。同時にワード線ＷＬＡが開きＬＯＷデータの書き込みが行われているためラッチノードＣＥＬＬＴ、ＣＥＬＬＢが各々ＬＯＷ、ＨＩＧＨとなることでＮＭＯＳトランジスタ２０４がＯＦＦし、ビット線ＤＢＢは電位降下Ｖａで止まり、ビット線ＤＢＢの電位は（ＶＤＤ−Ｖａ）となる。つまり図５（ａ）における動作は、ワード線ＷＬＡとＷＬＢを同時に立ち上げる従来技術の図１０中のＡポートテストでテスト可能である。
【００３３】
図５（ｂ）は、ワード線ＷＬＢがワード線ＷＬＡよりも先行して立ち上がる場合であり、ライトが失敗する波形を示している。ワード線ＷＬＢが立ち上がりＳＲＡＭセル２００のＨＩＧＨデータが、加害ポートの読み出しによりビット線ＤＢＢの電位降下Ｖｂとしてあらわれ、ビット線ＤＢＢの電位が（ＶＤＤ−Ｖｂ）まで下がる。ビット線ＤＢＢの電位は（ＶＤＤ−Ｖａ）＞（ＶＤＤ−Ｖｂ）の関係となり、ワード線ＷＬＢがワード線ＷＬＡに先行して開いた場合は、ワード線ＷＬＡが立ち上がった時にビット線ＤＢＢの電位がＮＭＯＳトランジスタ２０４を経由してラッチノードＣＥＬＬＢがＨＩＧＨに上がる動作を阻害する強さが増す。
【００３４】
また、ワード線ＷＬＡの立ち上がり時点ではビット線ＤＴＢはＨＩＧＨであり、ラッチノードＣＥＬＬＴをＨＩＧＨからＬＯＷに書き換える動作を阻害する。ビット線ＤＴＢ、ＤＢＢの影響によりライト動作のマージンがなくなるとラッチノードＣＥＬＬＴ、ＣＥＬＬＢが反転出来ず、ライト動作が失敗する。従来技術では、ワード線ＷＬＡとＷＬＢのスキューをずらすことが出来ないため、実動作時に上記スキューでＳＲＡＭマクロが動作しライトに失敗すると市場不良となってしまう。前記の不良をスクリーニングするためには、図１３の独立動作でクロック信号ＣＬＫＡ、ＣＬＫＢのスキューを振り、ワード線ＷＬＡとＷＬＢのスキューを振ったテストを、１つのアドレス番地につき複数回行わなければならない。
【００３５】
図１３は、従来技術の独立動作を用いた場合の、前記スキュー振りを一般的なテストで行うフローである。まず、ステップＳ３０１で全ＳＲＡＭセルに任意の初期値を書込み、ステップＳ３０２で両ポートのクロックＣＬＫＡ／ＣＬＫＢのクロックスキューを設定する。次に、ステップＳ３０３で任意のアドレス番地に両ポートからの同一アドレスへのライトとリード（以降、同一アドレスアクセスと称す）を実施し、ステップＳ３０４で当該アドレスをリードする。そして、ステップＳ３０５で正常にライト出来ているかどうかを判定する。クロックスキューを変えて複数回のテストが必要であるため、ステップＳ３０６でテスト回数が規定回数かどうか判定を実施する。
【００３６】
ステップＳ３０６でスキュー振りの回数が規定回数に達したら（ステップＳ３０６でＹＥＳ）、アドレスを変更し、再びステップＳ３０２、Ｓ３０３、Ｓ３０４、Ｓ３０５、Ｓ３０６を実施する。そして、ステップＳ３０７で全てのアドレスのテストが終わったか判定し、終わった場合（ステップＳ３０７でＹＥＳ）テストは終了となる。
【００３７】
ここで、例えば各ポートのクロックスキュー差が１０ｎｓの範囲内で、クロックスキュー振りの間隔を０．０１ｎｓとした場合、図１３のステップＳ３０２、Ｓ３０３、Ｓ３０４、Ｓ３０５の繰り返しが１０００回必要となり、テスト時間が非常に長くなる。以上説明したように、同一アドレスアクセスでのライト動作不良モードを従来技術で発見するためには膨大なテスト時間がかかることが分かる。
【課題を解決するための手段】
【００３８】
本発明の一態様は、複数のライト／リード兼用ポートを有する半導体記憶装置であって、テスト時のビット線電位制御回路と、リード時のビット線電位とテスト時の加害ポートのビット線電位を制御するカラム制御回路と、ＢＩＳＴによって制御されるテスト信号と、テスト信号を受けて生成されるＳＲＡＭ内部信号を有し、同一アドレスアクセスのテスト時、加害ポートのビット線のプリチャージ制御を、テスト対象ポートからライトするデータにあわせて切り替え、加害ポートのビット線電位をリード動作時に降下する電位に落とした状態でテスト動作する。
【００３９】
これにより、クロック間スキューを振ることなく、同一アドレスアクセス時の加害ワード線が先行し、加害ポートビット線電位の電位降下によるディスターブがかかる状態でのテストが可能となり、前記従来技術の問題を解決する事ができる。
【発明の効果】
【００４０】
本発明の一態様に係る半導体記憶装置によれば、テスト時間の短縮化を実現することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第１の実施例に係る構成図である。
【図３】本発明の第１の実施例に係るタイミングチャートである。
【図４】本発明の第１の実施例に係るテストモード真理値表である。
【図５】同一アドレスアクセス時の動作波形である。
【図６】本発明の第１の実施例に係るテストフローである。
【図７】本発明の第１の実施例に係る内部クロック出力回路の構成図である。
【図８】本発明の第２の実施例の構成図である。
【図９】本発明の第２の実施例に係るタイミングチャートである。
【図１０】本発明の第２の実施例に係る構成図である。
【図１１】本発明の第３の実施例に係る構成図である。
【図１２】本発明の第４の実施例に係る構成図である。
【図１３】従来技術のタイミングチャートである。
【図１４】従来技術の実施例に係る構成図である。
【図１５】従来技術の実施例に係るタイミングチャートである。
【発明を実施するための形態】
【００４２】
以下、添付した図面を参照し、本発明の最良な実施の形態について説明する。
【００４３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。この半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）マクロ１００と、テスト時のＳＲＡＭの動作を制御するＢＩＳＴ１０１（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）とを有している。
【００４４】
ＳＲＡＭマクロ１００は、内部クロック出力回路１０７とビット線レベル制御回路１１２とワードドライバ１０９とアドレスデコーダ１１３とライト制御回路１１４とカラム制御回路１１１とメモリセルアレイ１１０を有している。
【００４５】
ＢＩＳＴ１０１は、クロック信号ＣＬＫＡ、ＣＬＫＢと、テスト信号ＴＥＳＴＡ、ＴＥＳＴＢ、ＴＤＩＳＴＡ、ＴＤＩＳＴＢ、ＴＤ０、ＴＤ１と、アドレス信号ＡＤＤｎ（ｎは任意の自然数）と、データ信号ＤＡｉ、ＤＢｉ（ｉは任意の自然数）とライトイネーブル信号ＷＡＥ、ＷＢＥを生成し、ＳＲＡＭマクロ１００へ出力する。
【００４６】
次に、ＳＲＡＭマクロ１００の接続について説明する。まず、内部クロック出力回路１０７は、クロック信号ＣＬＫＡ、ＣＬＫＢとテスト信号ＴＥＳＴＡ、ＴＥＳＴＢを入力して、メモリアレイ動作の基準信号となるクロック信号ＣＬＫＡ、ＣＬＫＢに同期した内部クロック信号ＩＣＬＢ、ＩＣＬＡを生成し、ワードドライバ１０９とアドレスデコーダ１１３とライト制御回路１１４へ出力する。
【００４７】
ライト制御回路１１４は、内部クロック信号ＩＣＬＢ、ＩＣＬＡとデータ信号ＤＡｉ、ＤＢｉとライトイネーブル信号ＷＡＥ、ＷＢＥを入力してライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢを生成し、カラム制御回路１１１へ出力する。
【００４８】
アドレスデコーダ１１３は、内部クロック信号ＩＣＬＢ、ＩＣＬＡとアドレス信号ＡＤＤｎを入力し、内部アドレス信号ＸＫＡ、ＸＫＢ、ＸＥＡ、ＸＥＢ、ＹＳＬＡ、ＹＳＬＢを生成し、内部アドレス信号ＸＫＡ、ＸＫＢ、ＸＥＡ、ＸＥＢはワードドライバ１０９へ、内部アドレス信号ＹＳＬＡ、ＹＳＬＢはカラム制御回路１１１へ出力する。
【００４９】
ビット線レベル制御回路１１２は、テスト信号ＴＤＩＳＴＡ、ＴＤＩＳＴＢ、ＴＤ０、ＴＤ１を入力し、テスト信号ＤＩＳＴＢ、ＤＩＳＴＡ、ＴＤＢ１、ＴＤＢ０、ＴＤＡ１、ＴＤＡ０を生成してカラム制御回路１１１へ出力する。
【００５０】
カラム制御回路１１１は、テスト信号ＤＩＳＴＡ、ＤＩＳＴＢ、ＴＤＢ０、ＴＤＢ１、ＴＤＡ０、ＴＤＡ１と、ライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢと、内部アドレス信号ＹＳＬＡ、ＹＳＬＢを入力し、メモリセルアレイ１１０のビット線ＤＴＡ、ＤＢＡ、ＤＴＢ、ＤＢＢに接続されている。
【００５１】
ワードドライバ１０９は、内部アドレス信号ＸＫＡ、ＸＫＢ、ＸＥＡ、ＸＥＢと内部クロック信号ＩＣＬＡ、ＩＣＬＢとテスト信号ＴＥＳＴＡ、ＴＥＳＴＢを入力し、ワード信号ＷＬＡ、ＷＬＢを生成してメモリアレイ１１０へ出力する。
【００５２】
図２は、カラム制御回路１１１と、メモリセルアレイ１１０中の一つのＳＲＡＭセル回路であるマルチポートのＳＲＡＭセル２００を示す図である。ＳＲＡＭセル２００はメモリセルアレイ１１０内でマトリクス状に構成されている。カラム制御回路１１１は、Ｂポートカラム制御回路２１０とＡポートカラム制御回路２２０で構成される。
【００５３】
ＳＲＡＭセル２００は、２つの書込み／読出し両用ポートを持つＳＲＡＭセルである。ＳＲＡＭセル２００は、インバータ２０５、２０６、ＮＭＯＳトランジスタ２０１、２０２、２０３、２０４を有している。インバータ２０５、２０６は、セルデータ保持ラッチである。ＮＭＯＳトランジスタ２０１は、ワード線ＷＬＡをゲートに入力し、ポートＡの正論理ビット線ＤＴＡとセルデータ保持ラッチとを接続する。ＮＭＯＳトランジスタ２０２は、ワード線ＷＬＡをゲートに入力し、ポートＡの逆論理ビット線ＤＢＡとセルデータ保持ラッチとを接続する。ＮＭＯＳトランジスタ２０３は、ワード線ＷＬＢをゲートに入力し、ポートＢの正論理ビット線ＤＴＢとセルデータ保持ラッチとを接続する。ＮＭＯＳトランジスタ２０４は、ワード線ＷＬＢをゲートに入力し、ポートＢの逆論理ビット線ＤＢＢとセルデータ保持ラッチとを接続する。
【００５４】
次に、Ｂポートカラム制御回路２１０の構成を説明する。Ｂポートカラム制御回路２１０は、ＮＭＯＳトランジスタ２１３、２１４、ＰＭＯＳトランジスタ２１１、２１２、ＯＲ回路２１５、プリチャージ回路２１６を備えている。ＮＭＯＳトランジスタ２１３は、ライトデータ信号ＷＤＴＢとビット線ＤＴＢとを接続する。ＮＭＯＳトランジスタ２１４は、ライトデータ信号ＷＤＢＢとビット線ＤＢＢとを接続する。ＰＭＯＳトランジスタ２１１は、ビット線レベル制御回路１１２から出力されるテスト信号ＴＤＡ０をゲートに入力し、一方が電源ＶＤＤ、もう一方がビット線ＤＴＢに接続されている。ＰＭＯＳトランジスタ２１２は、ビット線レベル制御回路１１２から出力されるテスト信号ＴＤＡ１をゲートに入力し、一方が電源ＶＤＤ、もう一方がビット線ＤＢＢに接続されている。
【００５５】
ＯＲ回路２１５は、ビット線レベル制御回路１１２から出力されるビット線制御信号ＤＩＳＴＡとアドレスデコーダ１１３から出力される内部アドレス信号ＹＳＬＢを入力し、プリチャージ信号ＰＣＢをプリチャージ回路２１６とＮＭＯＳトランジスタ２１３、２１４のゲートに出力する。プリチャージ回路２１６は、入力されるプリチャージ信号ＰＣＢがＬＯＷで活性化し、ＨＩＧＨで非活性化する。
【００５６】
次に、Ａポートカラム制御回路２２０の構成を説明する。Ａポートカラム制御回路２２０は、ＮＭＯＳトランジスタ２２３、２２４、ＰＭＯＳトランジスタ２２１、２２２、ＯＲ回路２２５、プリチャージ回路２２６を備えている。ＮＭＯＳトランジスタ２２３は、ライトデータ信号ＷＤＴＡとビット線ＤＴＡとを接続する。ＮＭＯＳトランジスタ２２４は、ライトデータ信号ＷＤＢＡとビット線ＤＢＡとを接続する。ＰＭＯＳトランジスタ２２１は、ビット線レベル制御回路１１２から出力されるテスト信号ＴＤＢ０をゲートに入力し、一方が電源ＶＤＤ、もう一方がビット線ＤＴＡに接続されている。ＰＭＯＳトランジスタ２２２は、ビット線レベル制御回路１１２から出力されるテスト信号ＴＤＢ１をゲートに入力し、一方が電源ＶＤＤ、もう一方がビット線ＤＢＡに接続されている。
【００５７】
ＯＲ回路２２５は、ビット線レベル制御回路１１２から出力されるビット線制御信号ＤＩＳＴＢとアドレスデコーダ１１３から出力される内部アドレス信号ＹＳＬＡを入力し、プリチャージ制御信号ＰＣＡをプリチャージ回路２２６とＮＭＯＳトランジスタ２２３、２２４のゲートに出力する。プリチャージ回路２２６は、入力されるプリチャージ信号ＰＣＡがＬＯＷで活性化し、ＨＩＧＨで非活性化する。
【００５８】
次に、本発明の実施の形態１に係る半導体装置の動作について説明する。図２の構成図と、図３のタイミングチャートと、図４の真理値表を用いて、実施の形態１に係る半導体装置の動作を説明する。説明上、第１のクロック信号ＣＬＫＡによって制御されるポート（以降、ポートＡと称す）をテスト対象ポート、第２のクロック信号ＣＬＫＢで制御されるポート（以降、ポートＢと称す）を加害ポートとする。また、ライト動作のポートＡとリード動作のポートＢが同じアドレスにアクセスすることを、同一アドレスアクセスと称する。また、電源ＶＤＤレベルをＨＩＧＨ、ＧＮＤレベルをＬＯＷ、ＨＩＧＨデータのライト動作をＨＩＧＨライト、ＬＯＷデータのライト動作をＬＯＷライトと称す。なお、ビット線以降の出力回路に関しては、一般的な出力回路を用いるため、本発明での詳細な動作説明は省略する。
【００５９】
図３は、同一アドレスアクセスでのポートＡのライト動作をテストするタイミングチャートである。メモリセルアレイ１１０の初期状態は、ＨＩＧＨデータ保持とする。時刻Ｔ１から時刻Ｔ４では、同一アドレスアクセスでのポートＡのＬＯＷライトテストのライト成功例の動作波形が示されている。また、時刻Ｔ４から時刻Ｔ８では、同一アドレスアクセスでのポートＡのＨＩＧＨライトテストでライト失敗例の動作波形が示されている。また、時刻Ｔ８から時刻Ｔ９では、ライトしたデータを読み出すリード動作波形が示されている。
【００６０】
まず、時刻Ｔ０前は初期状態であり、ＢＩＳＴ１０１から出力されるクロック信号ＣＬＫＡ、ＣＬＫＢとテスト信号ＴＥＳＴＡ、ＴＥＳＴＢ、ＴＤＩＳＴＡ、ＴＤＩＳＴＢ、ＴＤ０、ＴＤ１、ライトデータ信号ＤＡｉ、ＤＢｉ、ライトイネーブル信号ＷＡＥ、ＷＢＥは全てＬＯＷである。
【００６１】
内部クロック出力回路１０７は、クロック信号ＣＬＫＡとテスト信号ＴＥＳＴＡ、ＴＥＳＴＢのＬＯＷをうけ、内部クロック信号ＩＣＬＡをＬＯＷとする。また、内部クロック出力回路１０７は、クロック信号ＣＬＫＢとテスト信号ＴＥＳＴＡ、ＴＥＳＴＢのＬＯＷをうけ、内部クロック信号ＩＣＬＢをＬＯＷとする。
【００６２】
内部クロック信号ＩＣＬＡのＬＯＷをうけ、ワード線ＷＬＡ、内部アドレス信号ＹＳＬＡはＬＯＷとなる。内部クロック信号ＩＣＬＢのＬＯＷをうけ、ワード線ＷＬＢ、内部アドレス信号ＹＳＬＢはＬＯＷとなる。ライトバッファ１１４からの出力データＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ，ＷＴＢＢは、スタンバイ状態であるため、ＨＩＧＨとなっている。
【００６３】
Ｂポートカラム制御回路２１０において、テスト信号ＴＤＩＳＴＡと内部アドレス信号ＹＳＬＢがＬＯＷであるため、ＯＲ回路２１５の出力ＰＣＢはＬＯＷとなり、ＮＭＯＳトランジスタ２１３、２１４はＯＦＦし、ＬＯＷで活性化するプリチャージ回路２１６を介してビット線ＤＴＢ、ＤＢＢはＨＩＧＨプリチャージとなる。
【００６４】
また、Ａポートカラム制御回路２２０において、テスト信号ＴＤＩＳＴＢと内部アドレス信号ＹＳＬＡがＬＯＷであるため、ＯＲ回路２２５の出力であるプリチャージ制御信号ＰＣＡはＬＯＷとなり、ＮＭＯＳトランジスタ２２３、２２４はＯＦＦし、ＬＯＷで活性化するプリチャージ回路２２６を介してビット線ＤＴＡ、ＤＢＡはＨＩＧＨプリチャージとなる。
【００６５】
ＳＲＡＭセルは、ＨＩＧＨデータでイニシャライズされており、ラッチノードＣＥＬＬＴはＨＩＧＨ、ラッチノードＣＥＬＬＢはＬＯＷとなっている。
【００６６】
時刻Ｔ０になると、ＢＩＳＴ１０１からのテスト信号ＴＤＩＳＴＡ、ＴＤ１がＬＯＷからＨＩＧＨになる。テスト信号ＴＤＩＳＴＡがＨＩＧＨ、テスト信号ＴＥＳＴＡがＬＯＷを受けて、クロック信号ＣＬＫＡの内部クロック信号ＩＣＬＡへの伝播が止まる。ポートＡのライトイネーブル信号ＷＡＥがＬＯＷからＨＩＧＨとなり、ポートＡはリードモードからライトモードに設定される。
【００６７】
テスト信号ＴＤＩＳＴＡがＨＩＧＨになり、ビット線レベル制御回路１１２から出力されるビット線制御信号ＤＩＳＴＡ（または内部アドレス信号ＹＳＬＢ）がＨＩＧＨになると、Ｂポートカラム制御回路２１０において、プリチャージ信号ＰＣＢがＨＩＧＨとなり、プリチャージ回路２１６がＯＦＦし、ＮＭＯＳトランジスタ２１３、２１４がＯＮする。ライト制御回路１１４からのライトデータ信号ＷＤＴＢ、ＷＤＢＢは、Ｂポートライト時以外はＨＩＧＨであるため、Ｂポートカラム制御回路２１０のＮＭＯＳトランジスタ２１３、２１４の閾値電圧をＶｃとすると、Ｂポートのビット線ＤＴＢ、ＤＢＢの電位は、降下電圧Ｖｃによって制限され、ＶＤＤから（ＶＤＤ−Ｖｃ）までしか降下しない状態となる。
【００６８】
時刻Ｔ１になると、クロック信号ＣＬＫＢがＬＯＷからＨＩＧＨになり、内部クロック信号ＩＣＬＢが内部クロック出力回路１０７を介してＬＯＷからＨＩＧＨになる。内部クロック信号ＩＣＬＢはワードドライバ１０９を介して、ワード線ＷＬＢをＬＯＷからＨＩＧＨにあげる。ワード線ＷＬＢがあがることで、ＳＲＡＭセルからＨＩＧＨデータが読み出されビット線ＤＢＢが（ＶＤＤ−Ｖｃ）まで降下する。
【００６９】
時刻Ｔ２になると、テスト信号ＴＥＳＴＡがＬＯＷからＨＩＧＨになり、クロック信号ＣＬＫＢの内部クロック信号ＩＣＬＢへの伝播が止まる。
【００７０】
時刻Ｔ３になると、クロック信号ＣＬＫＡがＬＯＷからＨＩＧＨになり、内部クロック信号ＩＣＬＡが内部クロック出力回路１０７を介してＬＯＷからＨＩＧＨになる。ワードドライバ１０９は、内部クロック信号ＩＣＬＡがＨＩＧＨ、テスト信号ＴＥＳＴＡがＨＩＧＨ、ＴＤＩＳＴＡがＨＩＧＨ、ＴＤＩＳＴＢがＬＯＷを受けて、ワード線ＷＬＡ、ＷＬＢを同時にＬＯＷからＨＩＧＨにする。また、ライト制御回路１１４は、ＢＩＳＴ１０１からのデータ信号ＤＡｉのＬＯＷと、内部クロック信号ＩＣＬＡのＨＩＧＨを受け、ライト制御回路１１４の出力であるライトデータ信号ＷＤＴＡがＨＩＧＨからＬＯＷとなり、Ａポートカラム制御回路２２０のＮＭＯＳトランジスタ２２３を介してポートＡのビット線ＤＴＡがＨＩＧＨからＬＯＷとなる。
【００７１】
ビット線ＤＴＡがＬＯＷ、ＤＢＡがＨＩＧＨ、ＤＴＢがＨＩＧＨ、ＤＢＢが（ＶＤＤ−Ｖｃ）、ワード線ＷＬＡ、ＷＬＢがＨＩＧＨを受けて、ＳＲＡＭセル２００に対して、ＮＭＯＳトランジスタ２０１、２０２、２０３、２０４を介してＬＯＷライトがポートＡから行われる。この時、ビット線ＤＢＢの電位（ＶＤＤ−Ｖｃ）は、ラッチノードＣＥＬＬＢがＨＩＧＨとなる動作を阻害することになる。
【００７２】
時刻Ｔ４になると、クロック信号ＣＬＫＡがＨＩＧＨからＬＯＷとなることを受けて、ＳＲＡＭ内部信号はスタンバイ状態に戻る。またテスト信号ＴＥＳＴＡがＨＩＧＨからＬＯＷとなり、クロックＣＬＫＢの内部クロック信号ＩＣＬＢへの伝播が有効となる。
【００７３】
時刻Ｔ５になると、テスト信号ＴＤ０がＬＯＷからＨＩＧＨになり、ビット線制御信号ＴＤＡ０がＨＩＧＨからＬＯＷとなる。また、テスト信号ＴＤ１がＨＩＧＨからＬＯＷとなり、ビット線制御信号ＴＤＡ１がＬＯＷからＨＩＧＨとなる。Ｂポートカラム制御回路２１０において、テスト信号ＴＤＡ０がＬＯＷとなることから、ＰＭＯＳトランジスタ２１２を介してビット線ＤＢＢがＨＩＧＨにプリチャージされ、テスト信号ＴＤＡ１がＨＩＧＨとなることでＰＭＯＳトランジスタ２１１がＯＦＦする。
【００７４】
クロック信号ＣＬＫＢがＬＯＷからＨＩＧＨになり、内部クロック信号ＩＣＬＢが内部クロック出力回路１０７を介してＬＯＷからＨＩＧＨになる。内部クロック信号ＩＣＬＢはワードドライバ１０９を介して、ワード線ＷＬＢをＬＯＷからＨＩＧＨにあげる。ワード線ＷＬＢがあがることで、ＳＲＡＭセルからＬＯＷデータが読み出されＤＴＢが（ＶＤＤ−Ｖｃ）まで降下する。
【００７５】
時刻Ｔ６になると、テスト信号ＴＥＳＴＡがＬＯＷからＨＩＧＨになり、クロック信号ＣＬＫＢの内部クロック信号ＩＣＬＢへの伝播が止まる。
【００７６】
時刻Ｔ７になると、クロック信号ＣＬＫＡがＬＯＷからＨＩＧＨになり、内部クロック信号ＩＣＬＡが内部クロック出力回路１０７を介してＬＯＷからＨＩＧＨになる。ワードドライバ１０９は、内部クロック信号ＩＣＬＡがＨＩＧＨ、ＴＥＳＴＡがＨＩＧＨ、ＴＤＩＳＴＡがＨＩＧＨ、ＴＤＩＳＴＢがＬＯＷを受けて、ワード線ＷＬＡ、ＷＬＢを同時にＬＯＷからＨＩＧＨにする。
【００７７】
また、ライト制御回路１１４は、ＢＩＳＴ１０１からのデータ信号ＤＡｉのＨＩＧＨ（不図示）と、内部クロック信号ＩＣＬＡのＨＩＧＨを受け、ライト制御回路１１４の出力であるライトデータ信号ＷＤＢＡがＨＩＧＨからＬＯＷとなり、Ａポートカラム制御回路２２０のＮＭＯＳトランジスタ２２４を介してポートＡのビット線ＤＢＡがＨＩＧＨからＬＯＷとなる。ビット線ＤＴＡがＨＩＧＨ、ＤＢＡがＬＯＷ、ＤＴＢが（ＶＤＤ−Ｖｃ）、ＤＢＢがＨＩＧＨ、ワード線ＷＬＡ、ＷＬＢがＨＩＧＨを受けて、ＳＲＡＭセル２００に対して、ＮＭＯＳトランジスタ２０１、２０２、２０３、２０４を介してＨＩＧＨデータ書きこみがポートＡから行われる。
【００７８】
この時、ＤＴＢの電位が（ＶＤＤ−Ｖｃ）であるため、ＳＲＡＭセル２００のＮＭＯＳトランジスタ２０３を介してラッチノードＣＥＬＬＴがＨＩＧＨとなる動作を阻害することになる。図３の時刻Ｔ７では、ライト動作が失敗する動作波形を示しておりＳＲＡＭセル２００のラッチノードＣＥＬＬＴ、ＣＥＬＬＢのデータが反転しない。
【００７９】
時刻Ｔ８になると、クロック信号ＣＬＫＡがＨＩＧＨからＬＯＷとなることを受けて、ＳＲＡＭマクロ１００はスタンバイ状態となる。ＢＩＳＴ１０１からのテスト信号ＴＤＩＳＴＡ、ＴＤ１、ＴＥＳＥＴＡがＨＩＧＨからＬＯＷとなり、ビット線制御信号ＴＤＡ０、ＴＤＡ１がＨＩＧＨとなることでＢポートカラム制御回路２１０のＰＭＯＳトランジスタ２１１、２１２がＯＦＦ、プリチャージ回路２１６がＯＮし、ビット線ＤＴＢ、ＤＢＢがＶＤＤにプリチャージされる。またポートＡのライトイネーブル信号ＷＡＥがＨＩＧＨからＬＯＷとなり、ポートＡをリードモードに設定する。
【００８０】
時刻Ｔ９になると、クロック信号ＣＬＫＡがＬＯＷからＨＩＧＨとなり、内部クロック信号ＩＣＬＡがＬＯＷからＨＩＧＨ、ワード線ＷＬＡがＬＯＷからＨＩＧＨとなる。ワード線ＷＬＡがＨＩＧＨとなることでＳＲＡＭセル２００のデータがビット線ＤＴＡ，ＤＢＡに読み出される。時刻Ｔ７でＨＩＧＨデータの書き込みが失敗していることから、ポートＡのビット線ＤＴＡ、ＤＢＡは各々（ＶＤＤ−Ｖｃ）、ＶＤＤとなり、ＬＯＷデータを読み出す。ここで電位降下Ｖｃは、ＮＭＯＳトランジスタ２２３の閾値により決まる電圧である。リードの期待値がＨＩＧＨにもかかわらず、ＬＯＷデータが読み出されるため、期待値不一致となり、ライト動作の不良を検出する。
【００８１】
図４（ａ）と（ｂ）は、実施の形態１に係る半導体装置のビット線レベル制御回路１１２とカラム制御回路１１１の動作を示す真理値表である。図４（ａ）は、ポートＡをテスト対象ポートとした場合に加害ポートとなるＢポートのビット線制御信号とビット線電位を示す。図４（ｂ）は、ポートＢをテスト対象ポートとした場合に加害ポートとなるＡポートのビット線制御信号とビット線電位を示す。なお、カラム制御回路１１１は、Ａポートカラム制御回路２２０とＢポートカラム制御回路２１０で構成される。
【００８２】
ＢＩＳＴ１０１より生成されるテスト信号ＴＤＩＳＴＡ、ＴＤＩＳＴＢ、ＴＤ０、ＴＤ１の値から、ビット線レベル制御回路１１２の出力であるビット線制御信号ＤＩＳＴＡ、ＴＤＡ０、ＴＤＡ１、ＤＩＳＴＢ、ＴＤＢ０、ＴＤＢ１の値が決定する。Ａポートカラム制御回路２２０は、ビット線制御信号ＤＩＳＴＢ、ＴＤＢ０、ＴＤＢ１を受け、Ａポートのビット線ＤＴＡ、ＤＢＡのプリチャーレベルを各々ＶＤＤレベルもしくは下限が（ＶＤＤ−Ｖｃ）となる状態に設定する。
【００８３】
Ｂポートカラム制御回路２１０は、ビット線制御信号ＤＩＳＴＡ、ＴＤＡ０、ＴＤＡ１を受け、Ｂポートのビット線ＤＴＢ、ＤＢＢのプリチャージレベルを各々ＶＤＤレベルもしくは下限が（ＶＤＤ−Ｖｃ）となる状態に設定する。
【００８４】
まず、図４（ａ）は、ポートＡがテスト対象ポート、ポートＢが加害ポートである場合のビット線レベル制御回路の真理値表を示している。テスト信号ＴＤＩＳＴＡがＬＯＷのときはテストモードがオフ状態であるため、ビット線制御信号ＴＤ０、ＴＤ１はＨＩＧＨ、ＬＯＷのどちらでもテストモードに影響せず、内部信号ＤＩＳＴＡはＬＯＷ、ビット線制御信号ＴＤＡ０、ＴＤＡ１は共にＨＩＧＨとなり、Ｂポートカラム制御回路２１０により、Ｂポートのビット線ＤＴＢ、ＤＢＢは、プリチャージ回路２１６を介して共にＶＤＤプリチャージとなる。
【００８５】
次に、ポートＡからメモリセルに０ライトするテストモードの場合、テスト信号ＴＤＩＳＴＡがＨＩＧＨ、ＴＤＯ、ＴＤ１が各々ＬＯＷ、ＨＩＧＨとなり、ビット線レベル制御回路１１２から出力されるビット線制御信号ＴＤＡ０、ＴＤＡ１は各々ＬＯＷとＨＩＧＨになる。そして、加害ポートであるＢポートのビット線ＤＴＢはＢポートカラム制御回路２１０のＰＭＯＳトランジスタ２１２によりＶＤＤにプリチャージされ、ビット線ＤＢＢはＮＭＯＳトランジスタ２１４により下限電位が（ＶＤＤ−Ｖｃ）に制限される。
【００８６】
次に、ポートＡからメモリセルに１ライトするテストモードの場合、テスト信号ＴＤＩＳＴＡがＨＩＧＨ、ＴＤＯ、ＴＤ１が各々ＨＩＧＨ、ＬＯＷとなり、ビット線レベル制御回路１１２から出力されるビット線制御信号ＴＤＡ０、ＴＤＡ１が各々ＨＩＧＨとＬＯＷになる。そして、Ｂポート側のビット線ＤＢＢはＢポートカラム制御回路２１０のＰＭＯＳトランジスタ２１２によりＶＤＤにプリチャージされ、ビット線ＤＴＢはＮＭＯＳトランジスタ２１３により下限電位が（ＶＤＤ−Ｖｃ）に制限される。
【００８７】
次に、図４（ｂ）は、ポートＢがテスト対象ポート、ポートＡが加害ポートである場合のビット線レベル制御回路の真理値表を示している。テスト信号ＴＤＩＳＴＢがＬＯＷのときは、テストモードがオフ状態であるため、テスト信号ＴＤ０、ＴＤ１はＨＩＧＨ、ＬＯＷのどちらでもテストモードに影響せず、内部信号ＤＩＳＴＢはＬＯＷ、データ信号ＴＤＢ０、ＴＤＢ１は共にＨＩＧＨとなる。そして、Ａポートカラム制御回路２２０によりＡポートのビット線ＤＴＡ、ＤＢＡはプリチャージ回路２２６を介して共にＶＤＤプリチャージとなる。
【００８８】
次に、ポートＢからメモリセルにＬＯＷライトするテストモードの場合、テスト信号ＴＤＩＳＴＡがＨＩＧＨ、ＴＤＯ、ＴＤ１が各々ＬＯＷ、ＨＩＧＨとなりビット線レベル制御回路１１２から出力されるビット線制御信号ＴＤＢ０、ＴＤＢ１は、各々ＬＯＷとＨＩＧＨになる。そして、Ａポートのビット線ＤＴＡはＡポートカラム制御回路２２０のＰＭＯＳトランジスタ２２１によりＶＤＤにプリチャージされ、ビット線ＤＢＡはＮＭＯＳトランジスタ２２４により下限電位が（ＶＤＤ−Ｖｃ）に制限される。
【００８９】
次に、ポートＢからメモリセルにＨＩＧＨライトするテストモードの場合、テスト信号ＴＤＩＳＴＢがＨＩＧＨ、ＴＤＯ、ＴＤ１が各々ＨＩＧＨ、ＬＯＷとなり、ビット線レベル制御回路１１２から出力されるビット線制御信号ＴＤＢ０、ＴＤＢ１が各々ＨＩＧＨとＬＯＷになる。そして、Ａポートのビット線ＤＢＡはＡポートカラム制御回路２２０のＰＭＯＳトランジスタ２２２によりＶＤＤにプリチャージされ、ビット線ＤＴＡはＮＭＯＳトランジスタ２２３により下限電位が（ＶＤＤ−Ｖｃ）に制限される。
【００９０】
次に、本実施の形態１に係る半導体装置のテスト時の動作フローを、図６を用いて説明する。本実施の形態１に係る半導体装置のテスト時は、ポートＡの同時動作テストＳ４０１とポートＢの同時動作テストＳ４０２を含んでいる。すなわち、ポートＡの動作テストＳ４０１の後、ポートＢの動作テストＳ４０２が行われる。
【００９１】
まず、同時動作テストＳ４０１の詳細なステップＳ４２２を説明する。ステップＳ４０３において、ＳＲＡＭマクロ１００の全メモリセルへＨＩＧＨデータをライトする。ステップＳ４０４において、ＢＩＳＴ１０１からテストモードの設定を行い、テスト対象ポートからのＬＯＷデータライトの動作を阻害するように、加害ポートのビット線ＤＢＢのプリチャージを、ＯＦＦとする。これにより、ビット線ＤＢＢの振幅範囲が、ＶＤＤから（ＶＤＤ−Ｖｃ）に制限される。
【００９２】
ステップＳ４０５において、加害ポートであるＢポートでＨＩＧＨデータのリードを行い、ビット線ＤＢＢを（ＶＤＤ−Ｖｃ）まで降下させる。ステップＳ４０６において、同一アドレスアクセスでテスト対象ポートからＬＯＷライトを行う。ステップＳ４０７において、テスト対象の全てのアドレスをテストしたか判定し、最終アドレスのテストを行っていなければアドレスを１つ増やし、ステップＳ４０６に戻る。
【００９３】
ステップＳ４０８において、ＢＩＳＴ１０１からテストモードの解除設定を行い、ビット線のプリチャージレベルの制御を解除する。
【００９４】
ステップＳ４０９において、リードを行う。ステップＳ４１０において、リードしたデータが期待値ＬＯＷと一致しているか判定し、一致していればアドレスを一つ増やす。一致していなければテストＦＡＩＬとしてテストを終了する。
【００９５】
ステップＳ４１１において、テスト対象の全アドレスをリードしたか判定し、最終アドレスのリードを行っていなければステップＳ４０９に戻る。
【００９６】
ステップＳ４１３からＳ４２２は、ステップＳ４０３からＳ４１０の逆データ（読み書きするデータ値を逆にして実行）のテストフローであり、同様の処理が行われる。
【００９７】
また、ステップＳ４０２は、ステップＳ４０１のポートを入れ替えた（ポートＡを加害ポート、ポートＢをテスト対象ポートに入れ替え）テストフローであり、ステップＳ４０１と同様の処理が行われる。なお、この処理については説明を省略する。
【００９８】
図７にＳＲＡＭマクロ１００に配置される内部クロック出力回路１０７の詳細を示す。内部クロック出力回路１０７はテスト信号ＴＥＳＴＡとＴＤＩＳＡの逆相を入力とするＮＡＮＤ回路７０１の出力と、クロック信号ＣＬＫＡとテスト信号ＴＥＳＴＢの逆相とをＮＡＮＤ回路７０２へ入力する。そして、ＮＡＮＤ回路７０２の出力はインバータ７０３を介して内部クロック信号ＩＣＬＡとして出力する。
【００９９】
さらに、テスト信号ＴＥＳＴＢとＴＤＩＳＢの逆相を入力とするＮＡＮＤ回路７１１の出力と、クロック信号ＣＬＫＢとテスト信号ＴＥＳＴＡの逆相とをＮＡＮＤ回路７１２へ入力する。そして、ＮＡＮＤ回路７１２の出力はインバータ７１３を介して内部クロック信号ＩＣＬＢとして出力する。
【０１００】
本実施の形態１に係る半導体装置によれば、従来技術ではテストが困難であったマルチポートＳＲＡＭで発生するポート間の相互干渉（加害ポートのリード動作が先行した場合のライト）による動作マージン不良を、短時間のテストで実施することが可能となる。これにより、製品出荷前のテストにて最も動作マージンが厳しい条件でテストすることができ、製品出荷後の不良発生率を低減し、かつクロックスキュー振りのテストが不要となることで、テスト時間の短縮が可能となる。
【０１０１】
その理由は、リード動作時にビット線電位を一定の電位までしか落ちない構成とし、加害ポートのビット線の一方をＨＩＧＨ、一方をリード動作時にとりえる最低の電位に下げた状態を作りだしたうえで、ワード線ＷＬＡ、ＷＬＢを同時に活性化した同一アドレスアクセステストを実施する。これにより、ポート間のクロックスキュー振りを行うことなく、ポート間のクロックスキューが異なることにより生じる加害ポートのビット線電位の最低電位を再現したテストを行うことが可能となる。
【０１０２】
更に詳細な動作説明を、図２の本実施の形態に係る半導体装置の構成図と、図３のタイミングチャートから説明する。図２に示すテスト対象ポートと加害ポートから同一アドレスアクセステストを行い動作マージン不良の検出を行う場合、図３の動作説明の時刻Ｔ５に示したように、テストモード信号ＴＤＩＳＴＡがＨＩＧＨ、ＴＥＳＴＡがＬＯＷであるため、クロック信号ＣＬＫＢが有効となり、ワード線ＷＬＢがＬＯＷからＨＩＧＨとなる。
【０１０３】
ビット線制御信号ＴＤＡ０、ＴＤＡ１は、各々ＬＯＷ、ＨＩＧＨであり、加害ポートのビット線ＤＢＢはＨＩＧＨにプリチャージされ、ビット線ＤＴＢに接続されるＢポートカラム制御回路２１０のＰＭＯＳトランジスタ２１１はＯＦＦする。ワード線ＷＬＢがＨＩＧＨとなり、ＳＲＡＭセルからＬＯＷデータが読み出され、ビット線ＤＢＢはＶＤＤ、ビット線ＤＴＢは（ＶＤＤ−Ｖｃ）まで降下した状態となる。テスト信号ＴＤＩＳＴＡがＨＩＧＨであることからビット線ＤＴＢはプリチャージされることなく（ＶＤＤ−Ｖｃ）を保持する。すなわち、加害ポートのビット線ＤＴＢ、ＤＢＢは、リード時に降下する電位（ＶＤＤ−Ｖｃ）のまま保持される。
【０１０４】
時刻Ｔ７では、テスト信号ＴＥＳＴＡ、ＴＤＩＳＴＡがＨＩＧＨであり、クロック信号ＣＬＫＡがＬＯＷからＨＩＧＨになることにより、ワード線ＷＬＡ、ＷＬＢが同時にＬＯＷからＨＩＧＨとなる同一アドレスアクセスが行われる。ビット線ＤＴＡ、ＤＢＡ、ＤＢＢの電位はＶＤＤ、ビット線ＤＴＢの電位は（ＶＤＤ−Ｖｃ）の状態で、ワード線ＷＬＡ、ＷＬＢが同時にＬＯＷからＨＩＧＨとなる。ポートＡからのＨＩＧＨデータライトによりラッチノードＣＥＬＬＴ、ＣＥＬＬＢの各々をＨＩＧＨ、ＬＯＷとする動きと同時に、加害ポートのビット線ＤＴＢからラッチノードＣＥＬＬＴがＨＩＧＨとなる動作を阻害する影響を受ける。これによって動作マージンが減少し、ラッチノードＣＥＬＬＴ、ＣＥＬＬＢを反転させることができなくなる。
【０１０５】
時刻Ｔ９でライトしたＨＩＧＨデータを期待値とするリードを行い、期待値と異なったデータが出力されたことを確認することで、同一アドレスアクセスでの動作マージンの不良検出が可能となる。
【０１０６】
実施の形態２．
次に、本発明の実施の形態２に係る半導体装置について説明する。図８に示す半導体装置は、実施の形態１からカラム制御回路１１１２とライト制御回路１１４２を変更したものであり、スタンバイ時のライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢを、ＨＩＧＨからＨｉＺにした場合の例である。これはライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢをＨＩＧＨ、ＬＯＷの２値のドライバで駆動するか、ＨＩＧＨ、ＬＯＷ、ＨｉＺの３値のドライバで駆動するかの違いである。
【０１０７】
３値のドライバで駆動し、スタンバイ時にライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢがＨｉＺとなる構成の場合、ライト制御回路１１４２はカラム制御回路１１１２へライト制御信号ＷＥＡ、ＷＥＢを出力する。図１０は、カラム制御回路１１１２の詳細である。カラム制御回路１１１２はテスト信号ＴＤＡ０、ＴＤＡ１が各々ゲートに入力するＰＭＯＳトランジスタ８０２、８０５と、ライト制御信号ＷＥＢとテスト信号ＤＩＳＴＡの逆相を入力としたＮＡＮＤ回路８１０の出力を、ゲートに入力するＮＭＯＳトランジスタ８０３、８０６を備えている。
【０１０８】
そして、ビット線ＤＴＢには、一方を電源ＶＤＤに接続したＰＭＯＳトランジスタ８０２とＮＭＯＳトランジスタ８０３が接続され、ビット線ＤＢＢには一方を電源ＶＤＤに接続したＰＭＯＳトランジスタ８０５とＮＭＯＳトランジスタ８０６が接続されている。ビット線制御信号ＤＩＳＴＡと内部アドレス信号ＹＳＬＢを入力とするＯＲ回路８０７はプリチャージ信号ＰＣＢをプリチャージ回路８０１とＮＭＯＳトランジスタ８０８、８０９のゲートに出力する。
【０１０９】
次に、このように構成された実施の形態２に係る半導体装置の動作について説明する。図９は、本発明の実施の形態２に係る半導体装置の動作を示すタイミングチャートである。スタンバイ時のライトデータ信号ＷＤＴＡ、ＷＤＢＡ、ＷＤＴＢ、ＷＤＢＢはＨｉＺである。ビット線制御信号ＤＩＳＴＡがＨＩＧＨであるため、ＮＡＮＤ回路８１０の出力がＨＩＧＨ、ＮＭＯＳトランジスタ８０３、８０６のゲートがＨＩＧＨとなり、ＮＭＯＳトランジスタ８０３、８０６がＯＮし、ＮＭＯＳトランジスタ８０３、８０６の閾値電圧によりビット線レベルの下限（ＶＤＤ−Ｖｃ）が決定され、実施の形態１と同じビット線レベル制御を実現している。また、ＯＲ回路８０７がＯＮし、ＮＭＯＳトランジスタ８０８、８０９のゲートがＨＩＧＨとなることでＮＭＯＳトランジスタ８０８、８０９がＯＮ、ライトデータ信号ＷＤＴＢ、ＷＤＢＢがＨｉＺであるため、ビット線ＤＴＢ、ＤＢＢの電位に影響しない。
【０１１０】
通常のリード動作時においては、ビット線制御信号ＤＩＳＴＡがＬＯＷ、ライト制御信号ＷＥＢがＬＯＷ、内部アドレス信号ＹＳＬＢがＨＩＧＨとなることから、ＮＭＯＳトランジスタ８０３、８０６、８０８、８０９がＯＮし、テスト時と同様のビット線レベル制御が行われる。
【０１１１】
実施の形態１との違いは、通常のリード時は、ライト制御信号ＷＥＢをＬＯＷとし、ＮＭＯＳトランジスタ８０３、８０６をＯＮとしておくことで、ＮＭＯＳトランジスタ８０３、８０６の閾値（Ｖｃ）により、リード対象ポートのビット線ＤＴＢ、ＤＢＢの下限電位を（ＶＤＤ−Ｖｃ）とし、またテスト時はビット線制御信号ＤＩＳＴＡをＨＩＧＨとすることで、加害ポートのＮＭＯＳトランジスタ８０３、８０６をＯＮとし、加害ポートのビット線ＤＴＢ、ＤＢＢの下限電位を（ＶＤＤ−Ｖｃ）とすることである。
【０１１２】
この動作により、実施の形態１と同じビット線レベル制御を行うことができ、実施の形態１と同じフローにてテストを行うことで、同じ効果が得られる。
【０１１３】
実施の形態３．
次に、本発明の実施の形態３に係る半導体装置について説明する。図１１に示す実施の形態３に係る半導体装置は、実施の形態２のカラム制御回路１１１２の構成を変更したものであり、動作タイミングは、図９と同じである。
【０１１４】
図１１は、カラム制御回路の一構成例であり、ライト制御信号ＷＥＢとテスト信号ＤＩＳＴＡの逆相を入力としたＮＡＮＤ回路８１０の出力は、一方を電源ＶＤＤに接続したＮＭＯＳトランジスタ８１３のゲートに入力されると共に、インバータ８１４で反転した信号（信号ＷＥＮＢＢ）としてＰＭＯＳトランジスタ８１２のゲートに入力される。そして、ビット線ＤＴＢには一方を電源ＶＤＤに接続したＰＭＯＳトランジスタ８０２と、ゲートに信号ＷＥＮＢＢを接続したＰＭＯＳトランジスタ８１１が接続され、ビット線ＤＢＢには一方を電源ＶＤＤに接続したＰＭＯＳトランジスタ８０４と、ＰＭＯＳトランジスタ８１２が接続されている。ＰＭＯＳトランジスタ８１１と、ＰＭＯＳトランジスタ８１２のもう一方にはＮＭＯＳトランジスタ８１３のもう一方を接続する。
【０１１５】
次に、このように構成された半導体装置の動作について説明する。図９に示すように、テスト時はビット線制御信号ＤＩＳＴＡがＨＩＧＨであるため、ＮＡＮＤ回路８１０の出力がＨＩＧＨ、インバータ８１４の出力がＬＯＷ、ＰＭＯＳトランジスタ８１１、８１２のゲートがＬＯＷとなり、ＰＭＯＳトランジスタ８１１、８１２がＯＮする。また、ＮＭＯＳトランジスタ８１３のゲートがＨＩＧＨとなり、ビット線ＤＴＢ、ＤＢＢの電位が（ＶＤＤ−Ｖｃ）以下になるとＮＭＯＳトランジスタ８１３がＯＮし、ＮＭＯＳトランジスタ８１３の閾値電圧によりビット線レベルの下限（ＶＤＤ−Ｖｃ）が決定され、実施の形態１、２と同じビット線レベル制御を実現することができる。
【０１１６】
次に、このように構成された半導体装置の動作について説明する。実施の形態１との違いは、通常のリード時はライト制御信号ＷＥＢをＬＯＷとし、ＮＭＯＳトランジスタ８１３のゲートをＨＩＧＨ、ＰＭＯＳトランジスタ８１１、８１２のゲートＬＯＷとすることで、ＮＭＯＳトランジスタ８１３の閾値（Ｖｃ）により、リード対象ポートのビット線ＤＴＢ、ＤＢＢの下限電位を（ＶＤＤ−Ｖｃ）とし、またテスト時はビット線制御信号ＤＩＳＴＡをＨＩＧＨとすることで、加害ポートのＮＭＯＳトランジスタ８１３をＨＩＧＨ、ＰＭＯＳとトランジスタ８１１、８１２のゲートをＬＯＷとすることで、加害ポートのビット線ＤＴＢ、ＤＢＢ電位の下限を（ＶＤＤ−Ｖｃ）とすることである。この動作により、実施の形態１と同じビット線レベル制御を行うことができ、実施の形態１と同じフローにてテストを行うことで同じ効果が得られる。
【０１１７】
実施の形態４．
次に、本発明の実施の形態４に係る半導体装置について説明する。図１２に示す実施の形態４に係る半導体装置は、実施の形態２のカラム制御回路１１１２の構成を変更したものであり、動作タイミングは図９と同じである。図１２は、カラム制御回路１１１２の一構成例であり、ライト制御信号ＷＥＢとテスト信号ＤＩＳＴＡの逆相を入力としたＮＡＮＤ回路８１０の出力を受けるインバータ８１４と、インバータ８１４の出力（信号ＷＥＮＢＢ）をゲートに入力するＰＭＯＳトランジスタ８１１、８１２と、一方を電源ＶＤＤに接続し、ＰＭＯＳトランジスタ８１１、８１２との接点をゲートとドレインに接続するＰＭＯＳトランジスタ８１５を備えている。そして、ビット線ＤＴＢにはＰＭＯＳトランジスタ８０２、８１１とＮＭＯＳトランジスタ８０８が接続され、ビット線ＤＢＢにはＰＭＯＳトランジスタ８０４、８１２とＮＭＯＳトランジスタ８０９が接続されている。
【０１１８】
テスト時はビット線制御信号ＤＩＳＴＡがＨＩＧＨであるため、ＮＡＮＤ回路８１０の出力がＨＩＧＨ、インバータ８１４の出力がＬＯＷ、ＰＭＯＳトランジスタ８１１、８１２のゲートがＬＯＷとなり、ＰＭＯＳトランジスタ８１１、８１２がＯＮ。ビット線ＤＴＢ、ＤＢＢの電位が（ＶＤＤ−Ｖｃ）以下になるとＰＭＯＳトランジスタ８１５がＯＮし、ＰＭＯＳトランジスタ８１５の閾値電圧によりビット線レベルの下限（ＶＤＤ−Ｖｃ）が決定され、実施例１、２と同じビット線レベル制御を実現する。
【０１１９】
実施の形態１との違いは、通常のリード時はライト制御信号ＷＥＢをＬＯＷとし、ＰＭＯＳトランジスタ８１１、８１２のゲートをＬＯＷとする。ＰＭＯＳトランジスタ８１５の閾値（Ｖｃ）により、リード対象ポートのビット線ＤＴＢ、ＤＢＢの下限電位を（ＶＤＤ−Ｖｃ）とし、またテスト時はビット線制御信号ＤＩＳＴＡをＨＩＧＨとすることで、加害ポートのＰＭＯＳトランジスタ８１１、８１２のゲートをＬＯＷとすることで、加害ポートのビット線ＤＴＢ、ＤＢＢ電位の下限を（ＶＤＤ−Ｖｃ）とすることである。この動作により、実施の形態１と同じビット線レベル制御を行うことができ、実施の形態１と同じとフローにてテストを行うことで同じ効果が得られる。
【０１２０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【０１２１】
例えば、実施の形態１乃至４では、カラム制御回路１１１が、加害ポートの一方のビット線電位を閾値分だけ下がった電位に制御しているが、ビット線レべル制御回路１１２、ライト制御回路１１４、アドレスデコーダ１１３等の種々の回路が、加害ポートのビット線電位を制御するよう構成することもできる。
【符号の説明】
【０１２２】
ＣＬＫＡ、ＣＬＫＢ  クロック信号
ＩＣＬＡ、ＩＣＬＢ  内部クロック信号
ＡＤＤｎ  アドレス信号
ＤＡｉ、ＤＢｉ  データ信号
ＷＡＥ、ＷＢＥ  ライトイネーブル信号
ＷＥＡ、ＷＥＢ  ライト制御信号
ＸＫＡ、ＸＥＡ、ＸＫＢ、ＸＥＢ  内部アドレス信号
ＹＳＬＡ、ＹＳＬＢ  内部アドレス信号
ＷＬＡ、ＷＬＢ  ワード線
ＤＴＡ、ＤＢＡ、ＤＴＢ、ＤＢＢ  ビット線
ＴＤＩＳＴＡ、ＴＤＩＳＴＢ、ＴＤ０、ＴＤ１  テスト信号
ＤＩＳＴＡ、ＤＩＳＴＢ、ＴＤＡ０、ＴＤＡ１、ＴＤＢ０、ＴＤＢ１  ビット線制御信号
ＷＤＴＡ，ＷＤＴＢ、ＷＤＢＡ、ＷＤＢＢ  ライトデータ信号
ＰＣＡ、ＰＣＢ  プリチャージ制御信号
ＣＥＬＬＴ、ＣＥＬＬＢ  ラッチノード
Ｖａ、Ｖｂ、Ｖｃ  電位降下
１００  ＳＲＡＭマクロ
１０１  ＢＩＳＴ
１０７  内部クロック出力回路
１０９  ワードドライバ
１１０  メモリセルアレイ
１１１  カラム制御回路
１１２  ビット線レベル制御回路
１１３  アドレスデコーダ
１１４  ライト制御回路
１１１２  カラム制御回路
１１４２  ライト制御回路
２００  ＳＲＡＭセル
２０１、２０２、２０３、２０４  ＮＭＯＳトランジスタ
２０５、２０６  インバータ
２１０  Ｂポートカラム制御回路
２１１、２１２、２２１、２２２  ＰＭＯＳトランジスタ
２１３、２１４、２２３、２２４  ＮＭＯＳトランジスタ
２１５、２２５  ＯＲ回路
２１６、２２６  プリチャージ回路
２２０  Ａポートカラム制御回路
７０１、７０２、７１１、７１２  ＮＡＮＤ回路
７０３、７１３、８１４  インバータ
８０１  プリチャージ回路
８０２、８０５、８１１、８１２、８１５  ＰＭＯＳトランジスタ
８０３、８０６、８０８、８０９、８１３  ＮＭＯＳトランジスタ
８０７  ＯＲ回路
８１０  ＮＡＮＤ回路
８１４  インバータ
１１、１３、１５、２２  ＮＡＮＤ回路
１２、１４  反転バッファ
１６、２３  インバータ
１７、２４  ＣＭＯＳトランスファゲート
１８、２５  ＮＭＯＳトランジスタ
１９、２６  ＡＮＤ回路
２０、２７  ＮＯＲ回路
２１、２８  反転型のワードドライバ（インバータ）
【図１】
2013214343.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2013214343.tif 000013
【図１２】
2013214343.tif 000014
【図１３】
2013214343.tif 000015
【図１４】
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【図１５】
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