(57)【要約】【課題】自己整合プロセスにより作製可能であり、かつ低抵抗であるソース電極およびドレイン電極を有する半導体装置およびその作製方法を提供することを目的の一とする。また、良好な電気的特性を維持しつつ、微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。【解決手段】絶縁表面上にゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を成膜する。該導電膜の一部に化学的機械研磨等の除去処理を行い、ゲート絶縁膜が露出するようにし、ゲート電極と重畳しないソース電極およびドレイン電極を形成する。【選択図】図１
2013138196.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に設けられたゲート電極と、
前記ゲート電極を覆っているゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極を挟み、前記ゲート電極の上面と重畳しないソース電極およびドレイン電極と、
前記ゲート絶縁膜を介して前記ゲート電極と重畳して設けられ、かつ、前記ソース電極および前記ドレイン電極の少なくとも一部が接する酸化物半導体膜と、を有する半導体装置。
【請求項２】
前記酸化物半導体膜は、前記ゲート絶縁膜、前記ソース電極および前記ドレイン電極上に設けられる請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の上面と前記ソース電極および前記ドレイン電極の上面との高さが揃う請求項２に記載の半導体装置。
【請求項４】
前記酸化物半導体膜は、前記ソース電極および前記ドレイン電極に挟まれている請求項１に記載の半導体装置。
【請求項５】
前記酸化物半導体膜の上面と前記ソース電極および前記ドレイン電極の上面との高さが揃う請求項４に記載の半導体装置。
【請求項６】
下地絶縁膜と、
前記下地絶縁膜中に埋め込まれ、かつ、上面の少なくとも一部が前記下地絶縁膜から露出したゲート電極と、
少なくとも前記ゲート電極上に設けられたゲート絶縁膜と、
前記ゲート電極と重畳せず、前記ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、
少なくとも前記ゲート電極と重畳し、少なくとも一部が前記ソース電極および前記ドレイン電極と接し、前記ゲート絶縁膜上に設けられた酸化物半導体膜と、を有する半導体装置。
【請求項７】
前記酸化物半導体膜の上面と前記ソース電極および前記ドレイン電極の上面との高さが揃う請求項６に記載の半導体装置。
【請求項８】
絶縁表面上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
少なくとも前記ゲート絶縁膜上に導電膜を形成し、
前記ゲート絶縁膜が露出するように前記導電膜の一部に除去処理を行い、
前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成し、
前記ゲート絶縁膜、前記ソース電極および前記ドレイン電極上に酸化物半導体膜を形成する半導体装置の作製方法。
【請求項９】
絶縁表面上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
少なくとも前記ゲート絶縁膜上に酸化物半導体膜を形成し、
前記ゲート絶縁膜および前記酸化物半導体膜上に導電膜を形成し、
前記酸化物半導体膜が露出するように前記導電膜の一部に除去処理を行い、
前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法。
【請求項１０】
凹部を有する下地絶縁膜を形成し、
前記下地絶縁膜上に第１の導電膜を形成し、
前記下地絶縁膜が露出するように前記第１の導電膜の一部に除去処理を行い、前記下地絶縁膜の凹部にゲート電極を形成し、
少なくとも前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第２の導電膜を形成し、
裏面露光を行い、前記ゲート電極と重畳しない前記第２の導電膜上にレジストマスクを形成し、
前記レジストマスクを用いて、前記ゲート電極と重畳しない前記ゲート絶縁膜上にソース電極およびドレイン電極を形成し、
少なくとも前記ゲート電極と重畳する前記ゲート絶縁膜上に酸化物半導体膜を形成する半導体装置の作製方法。
【請求項１１】
絶縁表面上にゲート電極を形成し、
前記ゲート電極上に下地絶縁膜を形成し、
前記ゲート電極が露出するように前記下地絶縁膜の一部に除去処理を行い、
少なくとも前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に酸化物半導体膜を形成し、
裏面露光を行い、前記ゲート電極と重畳する前記酸化物半導体膜上にレジストマスクを形成し、
前記レジストマスクを用いて、前記ゲート電極と重畳する前記ゲート絶縁膜上に島状の酸化物半導体膜を形成し、
前記ゲート絶縁膜および前記島状の酸化物半導体膜上に導電膜を形成し、
前記島状の酸化物半導体膜が露出するように前記導電膜の一部に除去処理を行い、
前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法。
【請求項１２】
前記除去処理は、化学的機械研磨により行う、請求項８乃至請求項１１のいずれか一に記載の半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置および半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【０００５】
また、ゲート電極をマスクとしてイオンを上記のような酸化物半導体からなる活性層に導入して、自己整合的にソース領域およびドレイン領域を形成するトップゲート型構造のトランジスタが開示されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２００７−２２０８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、活性層に酸化物半導体膜を用いたトップゲート型構造のトランジスタにおいて、酸化物半導体膜にイオンを導入して酸化物半導体膜を低抵抗化させ、ソース領域およびドレイン領域を形成するとチャネル領域とソース電極（またはドレイン電極）との間（オフセット領域またはＬｏｆｆ領域ともいう）で抵抗が生じ、該抵抗を低減するのは困難である。そうなるとトランジスタの電気特性の一つであるオン電流が低下してしまう。
【０００８】
また、Ｌｏｆｆ領域がないゲート電極とソース電極（またはドレイン電極）とが重畳するような構造では、寄生容量が発生するためトランジスタの高速動作の妨げになってしまう。また、上記構成では、チャネル領域とソース電極端（またはドレイン電極端）に電界が集中し、酸化物半導体膜に流れ込んだキャリアは、高電界で加速され、高エネルギーを得る。その一部のキャリアは、絶縁膜に入ってしまい、膜中にトラップされ、しきい値などの電気特性が劣化する「ホットキャリア劣化」が生じてしまい、トランジスタのオフ電流が高くなってしまう。
【０００９】
そこで、本発明は、上記の少なくとも一の課題を解決すればよい。例えば、オン電流の低下の小さいトランジスタを提供することを課題の一とする。また、高速動作が可能なトランジスタを提供することを課題の一とする。また、劣化の小さい、信頼性の高いトランジスタを提供することを課題の一とする。また、オフ電流の小さいトランジスタを提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、酸化物半導体膜を含むトランジスタ（半導体装置）において、本発明の一態様では、ボトムゲート型構造のトランジスタを採用する。以下に本発明の具体的な構成について示す。
【００１１】
本発明の一態様は、絶縁表面上に設けられたゲート電極と、ゲート電極を覆っているゲート絶縁膜と、ゲート絶縁膜を介してゲート電極を挟み、ゲート電極の上面と重畳しないソース電極およびドレイン電極と、ゲート絶縁膜を介してゲート電極と重畳して設けられ、かつ、ソース電極およびドレイン電極の少なくとも一部が接する酸化物半導体膜と、を有する半導体装置である。
【００１２】
また、本発明の他の一態様は、上記構成において、酸化物半導体膜は、ゲート絶縁膜、ソース電極およびドレイン電極上に設けられている。
【００１３】
また、本発明の他の一態様は、上記構成において、酸化物半導体膜は、ソース電極およびドレイン電極に挟まれている。
【００１４】
また、本発明の他の一態様は、下地絶縁膜と、下地絶縁膜中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜から露出したゲート電極と、少なくともゲート電極上に設けられたゲート絶縁膜と、ゲート電極と重畳せず、ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、少なくともゲート電極と重畳し、少なくとも一部がソース電極およびドレイン電極と接し、ゲート絶縁膜上に設けられた酸化物半導体膜と、を有する半導体装置である。
【００１５】
また、本発明の他の一態様は、上記構成において、ソース電極およびドレイン電極の上面とソース電極およびドレイン電極に挟まれている膜（ゲート絶縁膜または酸化物半導体膜）の上面との高さが揃っている。
【００１６】
また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、少なくともゲート絶縁膜上に導電膜を形成し、ゲート絶縁膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成し、ゲート絶縁膜、ソース電極およびドレイン電極上に酸化物半導体膜を形成する半導体装置の作製方法である。
【００１７】
また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、少なくともゲート絶縁膜上に酸化物半導体膜を形成し、ゲート絶縁膜および酸化物半導体膜上に導電膜を形成し、酸化物半導体膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。
【００１８】
また、本発明の他の一態様は、凹部を有する下地絶縁膜を形成し、下地絶縁膜上に第１の導電膜を形成し、下地絶縁膜が露出するように第１の導電膜の一部に除去処理を行い、下地絶縁膜の凹部にゲート電極を形成し、少なくともゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第２の導電膜を形成し、裏面露光を行い、ゲート電極と重畳しない第２の導電膜上にレジストマスクを形成し、レジストマスクを用いて、ゲート電極と重畳しないゲート絶縁膜上にソース電極およびドレイン電極を形成し、少なくともゲート電極と重畳するゲート絶縁膜上に酸化物半導体膜を形成する半導体装置の作製方法である。
【００１９】
また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上に下地絶縁膜を形成し、ゲート電極が露出するように下地絶縁膜の一部に除去処理を行い、少なくともゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、裏面露光を行い、ゲート電極と重畳する酸化物半導体膜上にレジストマスクを形成し、レジストマスクを用いて、ゲート電極と重畳するゲート絶縁膜上に島状の酸化物半導体膜を形成し、ゲート絶縁膜および島状の酸化物半導体膜上に導電膜を形成し、島状の酸化物半導体膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。
【００２０】
また、本発明の他の一態様は、上記作製方法において、除去処理は、化学的機械研磨により行ってもよい。
【発明の効果】
【００２１】
本発明の一態様では、自己整合プロセスにより、ゲート電極と重畳せず、ソース電極およびドレイン電極を形成することができる。
【００２２】
また、ゲート電極とソース電極（またはドレイン電極）とが重畳しない領域（オフセット領域またはＬｏｆｆ領域ともいう）があることにより、チャネル領域端とＬｏｆｆ領域端の電界集中を緩和することができるため、オフ電流を低くでき、かつ、高抵抗領域であるＬｏｆｆ領域によりホットキャリアの発生（ホットキャリア劣化）を低減できる。また、Ｌｏｆｆ領域（高抵抗領域）を制御し、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタのオン電流を高めることができる。
【００２３】
また、Ｌｏｆｆ領域が長すぎると抵抗成分となり、オン電流が低下するため、Ｌｏｆｆ領域の長さを制御することが重要となる。本発明の一態様では、自己整合プロセスにより、Ｌｏｆｆ領域がゲート絶縁膜の膜厚によって決定できる。ソース電極（またはドレイン電極）より高抵抗なＬｏｆｆ領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極（またはドレイン電極）との間に生じる抵抗の増大を抑制することができる。よって、トランジスタのオフ電流が小さく、かつ、オン電流を高くすることができ、信頼性を向上させることができる。
【００２４】
また、寄生容量を低減することができ、良好な電気的特性を維持しつつ、微細化を達成した半導体装置およびその作製方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様の半導体装置を示す平面図および断面図。
【図２】本発明の一態様の半導体装置の作製工程を示す断面図。
【図３】本発明の一態様の半導体装置の作製工程を示す断面図。
【図４】本発明の一態様の半導体装置を示す断面図。
【図５】本発明の一態様の半導体装置を示す平面図および断面図。
【図６】本発明の一態様の半導体装置の作製工程を示す断面図。
【図７】本発明の一態様の半導体装置の作製工程を示す断面図。
【図８】本発明の一態様の半導体装置を示す平面図および断面図。
【図９】本発明の一態様の半導体装置の作製工程を示す断面図。
【図１０】本発明の一態様の半導体装置の作製工程を示す断面図。
【図１１】本発明の一態様の半導体装置を示す平面図および断面図。
【図１２】本発明の一態様の半導体装置の作製工程を示す断面図。
【図１３】本発明の一態様の半導体装置の作製工程を示す断面図。
【図１４】本発明の一態様の半導体装置の作製工程を示す断面図。
【図１５】半導体装置の一形態を示す断面図、平面図および回路図。
【図１６】半導体装置の一形態を示す回路図および斜視図。
【図１７】半導体装置の一形態を示す断面図および平面図。
【図１８】半導体装置の一形態を示す回路図。
【図１９】半導体装置の一形態を示すブロック図。
【図２０】半導体装置の一形態を示すブロック図。
【図２１】半導体装置の一形態を示すブロック図。
【図２２】評価に用いたトランジスタの上面図および断面図。
【発明を実施するための形態】
【００２６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。また、便宜上、絶縁膜は上面図には表さないことがある。
【００２７】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
【００２８】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００３０】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３１】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【００３２】
なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置および半導体装置の作製方法の一形態を図１乃至図４を用いて説明する。
【００３４】
図１に、トランジスタ１５０の平面図および断面図を示す。図１（Ａ）は平面図であり、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ１５０の構成要素の一部（例えば、絶縁膜１１０など）を省略している。
【００３５】
＜本実施の形態における半導体装置の構成＞
図１は、本実施の形態の方法にて作製された半導体装置の構成例である。図１に示すトランジスタ１５０は、絶縁表面を有する基板１００上に設けられたゲート電極１０２と、ゲート電極１０２を少なくとも覆っているゲート絶縁膜１０４と、ゲート絶縁膜１０４を介してゲート電極１０２を挟み、ゲート電極１０２の上面と重畳しないソース電極１０８ａおよびドレイン電極１０８ｂと、ゲート絶縁膜１０４を介してゲート電極１０２と重畳し、かつ、ゲート絶縁膜１０４、ソース電極１０８ａおよびドレイン電極１０８ｂ上に設けられた酸化物半導体膜１０６と、酸化物半導体膜１０６、ソース電極１０８ａおよびドレイン電極１０８ｂ上に設けられた絶縁膜１１０と、を有する。
【００３６】
また、酸化物半導体膜１０６において、ゲート電極１０２とソース電極１０８ａ（またはドレイン電極１０８ｂ）が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１０４の膜厚によって決定される。また、酸化物半導体膜１０６のＬｏｆｆ領域がチャネル領域との電界緩和領域として機能する。このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。また、トランジスタ１５０のオフ電流を低減することができる。
【００３７】
また、Ｌｏｆｆ領域が長すぎると抵抗成分となり、オン電流が低下するため、Ｌｏｆｆ領域の長さを制御することが重要となる。本実施の形態では、ゲート絶縁膜１０４の膜厚を調整することにより、ソース電極（またはドレイン電極）より高抵抗なＬｏｆｆ領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極（またはドレイン電極）との間に生じる抵抗の増大を抑制することができる。よって、トランジスタ１５０のオン電流を高くすることができる。
【００３８】
また、ゲート電極１０２とソース電極１０８ａ（またはドレイン電極１０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ１５０を高速駆動させることを可能とすることができる。
【００３９】
＜本実施の形態における半導体装置の作製方法＞
トランジスタ１５０の作製方法について図２および図３を用いて説明する。
【００４０】
まず、基板１００上にゲート電極１０２を形成する（図２（Ａ）参照）。
【００４１】
基板１００としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板１００は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、７００℃以下、好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
【００４２】
次に、基板１００上に、導電膜を形成した後、フォトリソグラフィ工程およびエッチング工程によりゲート電極１０２を形成する。ゲート電極１０２は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
【００４３】
また、基板１００上に下地絶縁膜を形成し、下地絶縁膜上にゲート電極１０２を形成してもよい。
【００４４】
下地絶縁膜は、ＰＥ−ＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上６００ｎｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜により、基板１００側からの不純物の侵入を抑制することができる。
【００４５】
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００４６】
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。
【００４７】
次に、基板１００およびゲート電極１０２上にゲート絶縁膜１０４を形成する（図２（Ｂ）参照）。なお、ゲート絶縁膜１０４は、少なくともゲート電極１０２を覆っていればよい。
【００４８】
ゲート絶縁膜１０４の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。
【００４９】
ゲート絶縁膜１０４は、２５０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００５０】
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができて好ましい。
【００５１】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００５２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００５３】
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００５４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳで得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５５】
【数１】
2013138196.tif 000003
【００５６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析によるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
【００５７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００５９】
次に、ゲート絶縁膜１０４が形成された基板１００に対して、水分や水素などを除去するための加熱処理を行ってもよい。
【００６０】
なお、加熱処理としては、電気炉、もしくは抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００６１】
例えば、加熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において加熱処理を行うことで、膜中の欠陥密度を低減することができる。
【００６２】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水分、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００６３】
加熱処理温度は、基板１００として、マザーガラスを用いた場合、処理温度が高く、処理時間が長いと大幅に収縮するため、２００℃以上４５０℃以下、好ましくは、２５０℃以上３５０℃以下である。
【００６４】
なお、加熱処理を行うことで、ゲート絶縁膜１０４中の水分や水素等の不純物を除去することができる。また、当該加熱処理により、膜中の欠陥密度を低減することができる。ゲート絶縁膜１０４膜中の不純物、または欠陥密度が低減することにより、トランジスタの電気特性が向上し、また、トランジスタの動作に伴う電気特性の変動を抑制することができる。
【００６５】
ところで、上述の加熱処理には水分や水素などを除去する効果があるため、当該加熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００６６】
次に、ゲート絶縁膜１０４上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜１０７を成膜する（図２（Ｃ）参照）。導電膜１０７は、単層構造としてもよいし、積層構造としてもよい。本実施の形態では、図２（Ｃ）に示すように領域１１５ａと、領域１１５ｂとの間に段差が生じている。
【００６７】
導電膜１０７は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜１０７の材料として、後の加熱処理に耐えられる材料を用いる。導電膜１０７として、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
【００６８】
次に、導電膜１０７に除去（研磨）処理を行うことにより、ゲート絶縁膜１０４が露出するように導電膜１０７の一部を除去し、ソース電極１０８ａおよびドレイン電極１０８ｂを形成する（図３（Ａ）参照）。
【００６９】
除去処理によって、ゲート電極１０２と重畳する領域の導電膜１０７が除去され、自己整合的にソース電極１０８ａおよびドレイン電極１０８ｂが形成される。除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
【００７０】
本実施の形態では、図２（Ｃ）に示すように領域１１５ａと、領域１１５ｂとの間に生じた段差を利用して、ゲート絶縁膜１０４上に設けられた導電膜を除去処理（具体的には、ＣＭＰ処理）することにより、ソース電極１０８ａおよびドレイン電極１０８ｂを形成することができる。
【００７１】
なお、本実施の形態では、ソース電極１０８ａおよびドレイン電極１０８ｂの上面とゲート絶縁膜１０４の上面の高さは揃っているが、これに限られず、ソース電極１０８ａおよびドレイン電極１０８ｂの上面とゲート絶縁膜１０４の上面の高さが多少ずれていても構わない。
【００７２】
なお、本実施の形態では、ゲート電極１０２と重畳する領域の導電膜１０７の除去にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜１０７の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で領域１１５ｂにおける導電膜１０７の大部分を除去し、残りの導電膜１０７をドライエッチング処理で除去してもよい。このようにすることにより、導電膜１０７とゲート絶縁膜１０４とのエッチング選択比がとりやすくなるものもある。そのため、ゲート絶縁膜１０４が薄くなることを抑制することができる。
【００７３】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜１０７の表面の平坦性をより向上させることができる。
【００７４】
また、ＣＭＰ処理のかわりに、導電膜１０７上に該導電膜１０７とエッチング選択比が同程度であるレジストマスクを用いてエッチングをしてゲート絶縁膜１０４が露出するように導電膜１０７の一部を除去し、ソース電極１０８ａおよびドレイン電極１０８ｂを形成してもよい。
【００７５】
また、本実施の形態では、導電膜１０７の一部を除去し、該導電膜１０７を加工してソース電極１０８ａおよびドレイン電極１０８ｂを形成したが、これに限られず、先に導電膜１０７を加工し、加工後に該導電膜１０７の一部を除去してソース電極１０８ａおよびドレイン電極１０８ｂを形成してもよい。
【００７６】
このように、ゲート絶縁膜１０４が露出するように除去処理を行うことで、自己整合的にソース電極１０８ａおよびドレイン電極１０８ｂを形成することができる。そのため、チャネル長を微細化した場合においても、ソース電極１０８ａおよびドレイン電極１０８ｂをアライメントのずれなく形成することができる。これにより、信頼性の高い半導体装置を作製することができる。
【００７７】
また、酸化物半導体膜１０６において、ゲート電極１０２とソース電極１０８ａ（またはドレイン電極１０８ｂ）が重畳しない領域（Ｌｏｆｆ領域）は、ゲート絶縁膜１０４の膜厚によって決定される。また、酸化物半導体膜１０６のＬｏｆｆ領域がチャネル領域との電界緩和領域として機能する。このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。また、トランジスタ１５０のオフ電流を低減することができる。
【００７８】
また、ゲート絶縁膜１０４の膜厚を調整することにより、ソース電極（またはドレイン電極）より高抵抗なＬｏｆｆ領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極（またはドレイン電極）との間に生じる抵抗の増大を抑制することができる。よって、トランジスタ１５０のオン電流を高くすることができる。
【００７９】
また、ゲート電極１０２とソース電極１０８ａ（またはドレイン電極１０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ１５０を高速駆動させることを可能とすることができる。
【００８０】
次に、ゲート絶縁膜１０４、ソース電極１０８ａおよびドレイン電極１０８ｂ上に酸化物半導体膜１０６を形成する（図３（Ｂ）参照）。
【００８１】
酸化物半導体膜１０６は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜１０６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜されてもよい。
【００８２】
酸化物半導体膜１０６を成膜する際、酸化物半導体膜１０６に含まれる水素濃度をできる限り低減させることが好ましい。酸化物半導体膜１０６に含まれる水素濃度を低減させるためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の処理室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス（代表的には、アルゴン）、酸素、または希ガスと酸素との混合ガスを用いることが好ましい。
【００８３】
また、成膜室内の残留水分を除去しつつ、水素および水などが除去されたガスを導入して成膜を行うことで、成膜された酸化物半導体膜１０６に含まれる水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜された酸化物半導体膜１０６に含まれる不純物の濃度を低減できる。
【００８４】
また、酸化物半導体膜１０６を、スパッタリング法を用いて成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とすることが好ましい。相対密度が高い金属酸化物ターゲットを用いることにより、成膜された酸化物半導体膜１０６を緻密な膜とすることができる。
【００８５】
酸化物半導体膜１０６の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【００８６】
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＳｉやＧｅを用いることもできる。
【００８７】
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。
【００８８】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非単結晶において、非晶質は最も欠陥準位密度が高く、ＣＡＡＣは最も欠陥準位密度が低い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【００８９】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。
【００９０】
酸化物半導体膜は、例えば微結晶を有してもよい。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。または、微結晶酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【００９１】
酸化物半導体膜は、例えば非晶質を有してもよい。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
【００９２】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００９３】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【００９４】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【００９５】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、例えば非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上９０°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００９７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１００】
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１０１】
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
【０１０２】
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して設ける。
【０１０３】
また、過剰酸素を含む絶縁膜の水素濃度もトランジスタの特性に影響を与えるため重要である。
【０１０４】
以下に、トランジスタの特性に与える、過剰酸素を含む絶縁膜中の水素濃度の影響について説明する。
【０１０５】
まずは、過剰酸素を含む絶縁膜中に意図的に水素を添加し、その水素濃度をＳＩＭＳにより評価した。
【０１０６】
以下に試料の作製方法を示す。
【０１０７】
まず、ガラス基板を準備し、当該ガラス基板上に酸化シリコン膜をスパッタリング法にて厚さ３００ｎｍ成膜した。
【０１０８】
酸化シリコン膜は、石英ターゲットを用い、圧力を０．４Ｐａ、電力を１．５ｋＷ（１３．５６ＭＨｚ）、成膜時の基板温度を１００℃として成膜した。
【０１０９】
試料は４種類用意した。なお、各試料は、酸化シリコン膜の成膜に用いる成膜ガスである酸素ガス（Ｏ２）、重水素ガス（Ｄ２）およびアルゴンガス（Ａｒ）の流量が異なる以外は同様とした。
【０１１０】
表１に、試料名と、酸化シリコン膜の成膜に用いた各成膜ガスの流量と、酸化シリコン膜中の３０ｎｍの深さにおけるＤ（重水素原子）濃度およびＨ（水素原子）濃度を示す。なお、各試料の成膜ガス中のＤ２割合（Ｄ２／（Ｏ２＋Ａｒ＋Ｄ２））は、試料１が０体積％、試料２が０．００５体積％、試料３が０．５０体積％、試料４が２．５０体積％とした。
【０１１１】
【表１】
2013138196.tif 000004
【０１１２】
表１より、成膜ガス中のＤ２割合が高いほど酸化シリコン膜中に含まれるＤ濃度が高いことがわかった。
【０１１３】
次に、表１で示した試料１乃至試料４を用いて、トランジスタを作製した。
【０１１４】
図２２（Ａ）は評価に用いたトランジスタの上面図である。図２２（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図２２（Ｂ）に示す。なお、理解を容易にするため、図２２（Ａ）においては、保護絶縁膜２１１８、ゲート絶縁膜２１１２、絶縁膜２１０２などを省略して示す。
【０１１５】
図２２（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた過剰酸素を含む絶縁膜２１０２と、絶縁膜２１０２上に設けられた酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられた一対の電極２１１６と、酸化物半導体膜２１０６および一対の電極２１１６を覆って設けられたゲート絶縁膜２１１２と、ゲート絶縁膜２１１２を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１０４と、ゲート電極２１０４およびゲート絶縁膜２１１２上に設けられた保護絶縁膜２１１８と、を有する。
【０１１６】
ここで、絶縁膜２１０２は、表１で示した試料１乃至試料４のいずれかを用いた。なお、絶縁膜２１０２の厚さは３００ｎｍとした。
【０１１７】
そのほか、基板２１００はガラス、酸化物半導体膜２１０６はＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］ターゲットを用いて成膜したもの）を厚さ２０ｎｍ、一対の電極２１１６はタングステンを厚さ１００ｎｍ、ゲート絶縁膜２１１２は酸化窒化シリコン膜を厚さ３０ｎｍ、ゲート電極２１０４は、ゲート絶縁膜２１１２側から窒化タンタルを厚さ１５ｎｍおよびタングステンを厚さ１３５ｎｍ、保護絶縁膜２１１８は酸化窒化シリコンを厚さ３００ｎｍとした。
【０１１８】
以上のような構造を有するトランジスタに対し、ＢＴストレス試験を行った。なお、測定には、チャネル長（Ｌ）が１０μｍ、チャネル幅（Ｗ）が１０μｍ、ゲート電極２１０４と一対の電極２１１６の重なり（Ｌｏｖ）がそれぞれ１μｍ（合計２μｍ）であるトランジスタを用いた。実施したＢＴストレス試験の方法を以下に示す。
【０１１９】
まず、基板温度２５℃において、トランジスタのドレイン電圧（Ｖｄ）を３Ｖとし、ゲート電圧（Ｖｇ）を−６Ｖから６Ｖに掃引したときのドレイン電流（Ｉｄ）を評価した。このときのトランジスタの特性を、ＢＴ試験前のトランジスタの特性と呼ぶ。
【０１２０】
次に、Ｖｄを０．１Ｖとし、Ｖｇを−６Ｖとし、基板温度１５０℃にて１時間保持した。
【０１２１】
次に、Ｖｄ、Ｖｇ、温度を加えることを止め、基板温度２５℃において、Ｖｄを３Ｖとし、Ｖｇを−６Ｖから６Ｖに掃引したときのＩｄを評価した。このときのトランジスタの特性を、ＢＴストレス試験後のトランジスタの特性と呼ぶ。
【０１２２】
ＢＴストレス試験前およびＢＴストレス試験後における、しきい値電圧（Ｖｔｈ）および電界効果移動度（μＦＥ）を表２に示す。ただし、表２に示す試料名は、表１に示す試料名と対応しており、絶縁膜２１０２の条件を示している。
【０１２３】
【表２】
2013138196.tif 000005
【０１２４】
表２より、試料４は、ＢＴストレス試験後にμＦＥが大幅に低下していることがわかった。
【０１２５】
また、さらにＬが小さいトランジスタについて、トランジスタの特性を評価したところ、試料４は他の試料と比べ、Ｖｔｈのマイナス方向のばらつきが大きくなった。
【０１２６】
以上に示すように、酸化シリコン膜が酸化物半導体膜と接する構造のトランジスタにおいて、酸化シリコン膜中のＤ濃度が７．２×１０２０ａｔｏｍｓ／ｃｍ３であるとき、トランジスタに特性異常が生じることがわかった。
【０１２７】
このように、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、Ｌ長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
【０１２８】
さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘなど）を設けると好ましい。
【０１２９】
過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
【０１３０】
次に、ソース電極１０８ａ、ドレイン電極１０８ｂおよび酸化物半導体膜１０６上に絶縁膜１１０を形成する（図３（Ｃ）参照）。
【０１３１】
絶縁膜１１０の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。
【０１３２】
絶縁膜１１０は、２５０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【０１３３】
また、絶縁膜１１０上にさらに酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜１０６または／および絶縁膜１１０から酸素が抜けてしまうことを抑制することができる。
【０１３４】
また、図４に示すようにトランジスタ１６０のゲート絶縁膜１０５をゲート絶縁膜１０５ａと側壁絶縁膜１０５ｂの積層構造にしてもよい。
【０１３５】
ゲート絶縁膜１０５ａと側壁絶縁膜１０５ｂの形成方法、材料などは、ゲート絶縁膜１０４を参酌することができる。また、側壁絶縁膜１０５ｂは除去処理で除去しすぎないようにストッパーとして機能させるためゲート絶縁膜１０５ａとエッチング選択比がとれるものを用いる。
【０１３６】
このような構成にすることにより、微細化によりゲート絶縁膜の薄膜化による酸化物半導体膜からゲート電極へ流れるリーク電流を抑えることができる。また、Ｌｏｆｆ領域を長くすることができ、より寄生容量を低減することができる。
【０１３７】
以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、導電膜に対し、ゲート絶縁膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。酸化物半導体膜のＬｏｆｆ領域がチャネル領域との電界緩和領域として機能するため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。よって、トランジスタのオフ電流を低減でき、かつ、ホットキャリア劣化を低減できる。
【０１３８】
また、ゲート絶縁膜１０４の膜厚を調整することにより、ソース電極（またはドレイン電極）より高抵抗なＬｏｆｆ領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極（またはドレイン電極）との間に生じる抵抗の増大を抑制することができる。よって、トランジスタ１５０のオン電流を高くすることができる。
【０１３９】
また、ゲート電極とソース電極（またはドレイン電極）とが重畳しないため、寄生容量を低減させることができ、トランジスタを高速駆動させることを可能とすることができる。さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０１４０】
したがって、酸化物半導体を用いた半導体装置のオフ電流を低減でき、かつ、オン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。また、当該半導体装置の作製方法を提供することができる。
【０１４１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４２】
（実施の形態２）
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図５乃至図７を用いて説明する。
【０１４３】
図５に、トランジスタ２５０の平面図および断面図を示す。図５（Ａ）は平面図であり、図５（Ｂ）は、図５（Ａ）におけるＣ−Ｄ断面に係る断面図である。なお、図５（Ａ）では、煩雑になることを避けるため、トランジスタ２５０の構成要素の一部（例えば、絶縁膜２１０など）を省略している。
【０１４４】
＜本実施の形態における半導体装置の構成＞
図５は、本実施の形態の方法にて作製された半導体装置の構成例である。図５に示すトランジスタ２５０は、絶縁表面を有する基板２００上に設けられたゲート電極２０２と、ゲート電極２０２を少なくとも覆っているゲート絶縁膜２０４と、ゲート絶縁膜２０４上に設けられた酸化物半導体膜２０６と、ゲート絶縁膜２０４および酸化物半導体膜２０６を介してゲート電極２０２を挟み、ゲート電極２０２の上面と重畳しないソース電極２０８ａおよびドレイン電極２０８ｂと、酸化物半導体膜２０６、ソース電極２０８ａおよびドレイン電極２０８ｂ上に設けられた絶縁膜２１０と、を有する。
【０１４５】
また、先の実施の形態のようなＬｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタ２５０のオン電流を高めることができる。
【０１４６】
また、ゲート電極２０２とソース電極２０８ａ（またはドレイン電極２０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ２５０を高速駆動させることを可能とすることができる。
【０１４７】
＜本実施の形態における半導体装置の作製方法＞
トランジスタ２５０の作製方法について図６および図７を用いて説明する。
【０１４８】
まず、基板２００上にゲート電極２０２を形成する（図６（Ａ）参照）。
【０１４９】
基板２００、ゲート電極２０２の形成方法、材料などは、先の実施の形態の基板１００、ゲート電極１０２を参酌することができる。
【０１５０】
また、基板２００上に下地絶縁膜を形成し、下地絶縁膜上にゲート電極２０２を形成してもよい。下地絶縁膜の形成方法、材料などは、先の実施の形態の下地絶縁膜を参酌することができる。
【０１５１】
次に、基板２００およびゲート電極２０２上にゲート絶縁膜２０４を形成する（図６（Ｂ）参照）。なお、ゲート絶縁膜２０４は、少なくともゲート電極２０２を覆っていればよい。
【０１５２】
ゲート絶縁膜２０４の形成方法、材料などは、先の実施の形態のゲート絶縁膜１０４を参酌することができる。
【０１５３】
次に、ゲート絶縁膜２０４上に酸化物半導体膜２０６を形成する（図６（Ｃ）参照）。
【０１５４】
酸化物半導体膜２０６の形成方法、材料などは、先の実施の形態の酸化物半導体膜１０６を参酌することができる。
【０１５５】
次に、ゲート絶縁膜２０４および酸化物半導体膜２０６上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜２０７を成膜する（図７（Ａ）参照）。導電膜２０７は、単層構造としてもよいし、積層構造としてもよい。本実施の形態では、図７（Ａ）に示すように領域２１５ａと、領域２１５ｂとの間に段差が生じている。
【０１５６】
導電膜２０７の形成方法、材料などは、先の実施の形態の導電膜１０７を参酌することができる。
【０１５７】
次に、導電膜２０７に除去（研磨）処理を行うことにより、酸化物半導体膜２０６が露出するように導電膜２０７の一部を除去し、ソース電極２０８ａおよびドレイン電極２０８ｂを形成する（図７（Ｂ）参照）。
【０１５８】
除去処理によって、ゲート電極２０２と重畳する領域の導電膜２０７が除去され、自己整合的にソース電極２０８ａおよびドレイン電極２０８ｂが形成される。除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
【０１５９】
本実施の形態では、図７（Ａ）に示すように領域２１５ａと、領域２１５ｂとの間に生じた段差を利用して、酸化物半導体膜２０６上に設けられた導電膜を除去処理（具体的には、ＣＭＰ処理）することにより、ソース電極２０８ａおよびドレイン電極２０８ｂを形成することができる。
【０１６０】
なお、本実施の形態では、ソース電極２０８ａおよびドレイン電極２０８ｂの上面と酸化物半導体膜２０６の上面の高さは揃っているが、これに限られず、ソース電極２０８ａおよびドレイン電極２０８ｂの上面と酸化物半導体膜２０６の上面の高さが多少ずれていても構わない。
【０１６１】
なお、本実施の形態では、ゲート電極２０２と重畳する領域の導電膜２０７の除去にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜２０７の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で領域２１５ｂにおける導電膜２０７の大部分を除去し、残りの導電膜２０７をドライエッチング処理で除去してもよい。このようにすることにより、導電膜２０７と酸化物半導体膜２０６とのエッチング選択比がとりやすくなるものもある。そのため、酸化物半導体膜２０６が薄くなることを抑制することができる。
【０１６２】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜２０７の表面の平坦性をより向上させることができる。
【０１６３】
また、ＣＭＰ処理のかわりに、導電膜２０７上に該導電膜２０７とエッチング選択比が同じであるレジストマスクを用いてエッチングをして酸化物半導体膜２０６が露出するように導電膜２０７の一部を除去し、ソース電極２０８ａおよびドレイン電極２０８ｂを形成してもよい。
【０１６４】
また、本実施の形態では、導電膜２０７の一部を除去し、該導電膜２０７を加工してソース電極２０８ａおよびドレイン電極２０８ｂを形成したが、これに限られず、先に導電膜２０７を加工し、加工後に該導電膜２０７の一部を除去してソース電極２０８ａおよびドレイン電極２０８ｂを形成してもよい。
【０１６５】
このように、酸化物半導体膜２０６が露出するように除去処理を行うことで、自己整合的にソース電極２０８ａおよびドレイン電極２０８ｂを形成することができる。そのため、ソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０１６６】
また、先の実施の形態のようなＬｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜３０６に寄与する抵抗を低減することができる。よって、トランジスタ２５０のオン電流を高めることができる。
【０１６７】
また、ゲート電極２０２とソース電極２０８ａ（またはドレイン電極２０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ２５０を高速駆動させることを可能とすることができる。
【０１６８】
次に、ソース電極２０８ａ、ドレイン電極２０８ｂおよび酸化物半導体膜２０６上に絶縁膜２１０を形成する（図７（Ｃ）参照）。
【０１６９】
絶縁膜２１０の形成方法、材料などは、先の実施の形態の絶縁膜１１０を参酌することができる。
【０１７０】
また、絶縁膜２１０上に酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜２０６または／および絶縁膜２１０から酸素が抜けてしまうことを抑制することができる。
【０１７１】
以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、導電膜に対し、酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。また、Ｌｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタのオン電流を高めることができる。
【０１７２】
また、ゲート電極とソース電極（またはドレイン電極）とが重畳しないため、寄生容量を低減させることができ、トランジスタを高速駆動させることを可能とすることができる。さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０１７３】
したがって、酸化物半導体を用いた半導体装置のオン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。また、当該半導体装置の作製方法を提供することができる。
【０１７４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１７５】
（実施の形態３）
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図８乃至図１０を用いて説明する。
【０１７６】
図８に、トランジスタ３５０の平面図および断面図を示す。図８（Ａ）は平面図であり、図８（Ｂ）は、図８（Ａ）におけるＥ−Ｆ断面に係る断面図である。なお、図８（Ａ）では、煩雑になることを避けるため、トランジスタ３５０の構成要素の一部（例えば、絶縁膜３１０など）を省略している。
【０１７７】
＜本実施の形態における半導体装置の構成＞
図８は、本実施の形態の方法にて作製された半導体装置の構成例である。図８に示すトランジスタ３５０は、絶縁表面を有する基板上に設けられた下地絶縁膜３０１と、下地絶縁膜３０１中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜３０１から露出したゲート電極３０３と、ゲート電極３０３を少なくとも覆っているゲート絶縁膜３０４と、ゲート電極３０３と重畳せず、ゲート絶縁膜３０４上に設けられたソース電極３０８ａおよびドレイン電極３０８ｂと、少なくともゲート電極３０３と重畳し、少なくとも一部がソース電極３０８ａおよびドレイン電極３０８ｂと接し、ゲート絶縁膜３０４上に設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６、ソース電極３０８ａおよびドレイン電極３０８ｂ上に設けられた絶縁膜３１０と、を有する。
【０１７８】
また、酸化物半導体膜３０６の一側面がソース電極３０８ａと接し、酸化物半導体膜３０６の一側面に対向する側面がドレイン電極３０８ｂと接しているため、実施の形態１のようなＬｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタ３５０のオン電流を高めることができる。また、Ｌｏｆｆ領域を設ける構成としてもよい。
【０１７９】
また、ゲート電極３０３とソース電極３０８ａ（またはドレイン電極３０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ３５０を高速駆動させることを可能とすることができる。
【０１８０】
＜本実施の形態における半導体装置の作製方法＞
トランジスタ３５０の作製方法について図９および図１０を用いて説明する。
【０１８１】
まず、絶縁表面を有する基板上に下地絶縁膜３００を形成し、下地絶縁膜３００上にレジストマスク３２０を選択的に形成する（図９（Ａ）参照）。
【０１８２】
基板、下地絶縁膜３００の材料としては、光が透過する材料を用いる。ここで、本明細書では、「光」とは、露光機で用いる光を指す。基板、下地絶縁膜３００の形成方法、材料などは、先の実施の形態の基板１００、下地絶縁膜を参酌することができる。レジストマスク３２０は、フォトリソグラフィ法により形成すればよい。
【０１８３】
次に、下地絶縁膜３００をエッチングし、凹部を有する下地絶縁膜３０１を形成する。下地絶縁膜３０１形成後、レジストマスク３２０を除去する（図９（Ｂ）参照）。
【０１８４】
次に、下地絶縁膜３０１上に導電膜３０２を形成する（図９（Ｃ）参照）。
【０１８５】
導電膜３０２の材料としては、光が透過しない材料を用いる。導電膜３０２の形成方法、材料などは、先の実施の形態のゲート電極１０２を参酌することができる。
【０１８６】
次に、導電膜３０２に除去（研磨）処理を行うことにより、下地絶縁膜３０１が露出するように導電膜３０２の一部を除去し、ゲート電極３０３を形成する（図９（Ｄ）参照）。
【０１８７】
除去処理によって、レジストマスク３２０が重畳していた下地絶縁膜３０１上の導電膜３０２が除去され、下地絶縁膜３０１に設けられた凹部を埋めるようにゲート電極３０３が形成される。除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。本実施の形態では、ＣＭＰ処理によって、レジストマスク３２０が重畳していた下地絶縁膜３０１上の導電膜３０２を除去し、ゲート電極３０３を形成する。
【０１８８】
なお、本実施の形態では、レジストマスク３２０が重畳していた下地絶縁膜３０１上の導電膜３０２の除去にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜３０２の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
【０１８９】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜３０２の表面の平坦性をより向上させることができる。
【０１９０】
また、ＣＭＰ処理のかわりに、導電膜３０２上に該導電膜３０２とエッチング選択比が同じであるレジストマスクを用いてエッチングをして下地絶縁膜３０１が露出するように導電膜３０２の一部を除去し、ゲート電極３０３を形成してもよい。
【０１９１】
次に、下地絶縁膜３０１およびゲート電極３０３上にゲート絶縁膜３０４を形成し、ゲート絶縁膜３０４上にソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜３０７を形成する（図１０（Ａ）参照）。なお、ゲート絶縁膜３０４は、少なくともゲート電極３０３を覆っていればよい。
【０１９２】
ゲート絶縁膜３０４の材料としては、光が透過する材料を用いる。例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。
【０１９３】
ゲート絶縁膜３０４は、２５０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【０１９４】
導電膜３０７は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、導電膜３０７の材料として、後の加熱処理に耐えられる材料を用いる。導電膜３０７として、光が透過する材料を用いる。例えば、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、またはこれらの金属酸化物膜に酸化シリコンを含ませたものを用いることができる。また、上記金属膜と、上記金属酸化物膜の積層構造とすることもできる。
【０１９５】
次に、導電膜３０７上に感光性樹脂を形成する。基板側から裏面露光を行い、ゲート電極３０３と重畳しない感光性樹脂が露光され、固定化し、ゲート電極３０３と重畳しない導電膜３０７上にレジストマスク３３０を形成する（図１０（Ｂ）参照）。
【０１９６】
なお、裏面露光するため、基板、下地絶縁膜、導電膜は光を透過する材料、ゲート電極は光を透過させない材料でなければならない。導電膜に金属膜などの光を透過させない膜を用いると遮光されてしまうため、感光性樹脂を露光することができなくなってしまう。
【０１９７】
次に、レジストマスク３３０に対し、酸素プラズマ処理（アッシング）などを行い、レジストマスク３３０の形成されない領域を広げてもよい。このようにすることで、後に形成される導電膜３０７を加工して、ゲート電極３０３とソース電極３０８ａ（またはドレイン電極３０８ｂ）とが重畳しない領域（Ｌｏｆｆ領域）を広げることができる。
【０１９８】
次に、レジストマスク３３０を用いて導電膜３０７をエッチングし、ソース電極３０８ａおよびドレイン電極３０８ｂを形成する（図１０（Ｃ）参照）。
【０１９９】
このように、裏面露光によりゲート電極３０３と重畳しないソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜上にレジストマスクを形成し、エッチング工程によりソース電極３０８ａおよびドレイン電極３０８ｂを形成することができる。これにより、ゲート電極３０３と重畳しないソース電極３０８ａおよびドレイン電極３０８ｂを自己整合的に形成することができる。そのため、ソース電極３０８ａおよびドレイン電極３０８ｂを形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０２００】
次に、ソース電極３０８ａおよびドレイン電極３０８ｂ上に酸化物半導体膜３０６を形成し、酸化物半導体膜３０６、ソース電極３０８ａおよびドレイン電極３０８ｂ上に絶縁膜３１０を形成する（図１０（Ｄ）参照）。
【０２０１】
酸化物半導体膜３０６および絶縁膜３１０の形成方法、材料などは、先の実施の形態の酸化物半導体膜１０６および絶縁膜１１０を参酌することができる。
【０２０２】
また、酸化物半導体膜３０６において、実施の形態１のようなＬｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜３０６に寄与する抵抗を低減することができる。よって、トランジスタ３５０のオン電流を高めることができる。また、Ｌｏｆｆ領域を設ける場合、Ｌｏｆｆ領域がチャネル領域との電界緩和領域として機能する。このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。また、トランジスタ３５０のオフ電流を低減することができる。
【０２０３】
また、ゲート電極３０３とソース電極３０８ａ（またはドレイン電極３０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ３５０を高速駆動させることを可能とすることができる。
【０２０４】
また、絶縁膜３１０上にさらに酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜３０６または／および絶縁膜３１０から酸素が抜けてしまうことを抑制することができる。
【０２０５】
以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、裏面露光によりゲート電極と重畳しないソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜上にレジストマスクを形成し、エッチング工程によりゲート電極と重畳しないソース電極およびドレイン電極を自己整合的に形成することができる。また、Ｌｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタのオン電流を高めることができる。
【０２０６】
さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０２０７】
また、Ｌｏｆｆ領域を設けると、Ｌｏｆｆ領域がチャネル領域との電界緩和領域として機能する。このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。よって、トランジスタのオフ電流を低減でき、かつ、ホットキャリア劣化を低減できる。
【０２０８】
したがって、酸化物半導体を用いた半導体装置のオフ電流を低減でき、かつ、オン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。また、当該半導体装置の作製方法を提供することができる。
【０２０９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２１０】
（実施の形態４）
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図１１乃至図１４を用いて説明する。
【０２１１】
図１１に、トランジスタ４５０の平面図および断面図を示す。図１１（Ａ）は平面図であり、図１１（Ｂ）は、図１１（Ａ）におけるＧ−Ｈ断面に係る断面図である。なお、図１１（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、絶縁膜４１０など）を省略している。
【０２１２】
＜本実施の形態における半導体装置の構成＞
図１１は、本実施の形態の方法にて作製された半導体装置の構成例である。図１１に示すトランジスタ４５０は、絶縁表面を有する基板上に設けられた下地絶縁膜４０１と、下地絶縁膜４０１中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜４０１から露出したゲート電極４０３と、ゲート電極４０３を少なくとも覆っているゲート絶縁膜４０４と、ゲート電極４０３と重畳せず、ゲート絶縁膜４０４上に設けられたソース電極４０８ａおよびドレイン電極４０８ｂと、少なくともゲート電極４０３と重畳し、少なくとも一部がソース電極４０８ａおよびドレイン電極４０８ｂと接し、ゲート絶縁膜４０４上に設けられた島状の酸化物半導体膜４０６と、島状の酸化物半導体膜４０６、ソース電極４０８ａおよびドレイン電極４０８ｂ上に設けられた絶縁膜４１０と、を有する。また、島状の酸化物半導体膜４０６の上面とソース電極４０８ａおよびドレイン電極４０８ｂの上面の高さは揃っている。
【０２１３】
また、島状の酸化物半導体膜４０６の一側面がソース電極４０８ａと接し、島状の酸化物半導体膜４０６の一側面に対向する側面がドレイン電極４０８ｂと接しているため、先の実施の形態のようなＬｏｆｆ領域（高抵抗領域）がなく、酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタ４５０のオン電流を高めることができる。
【０２１４】
また、ゲート電極４０３とソース電極４０８ａ（またはドレイン電極４０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ４５０を高速駆動させることを可能とすることができる。
【０２１５】
＜本実施の形態における半導体装置の作製方法＞
トランジスタ４５０の作製方法について図１２乃至図１４を用いて説明する。
【０２１６】
まず、絶縁表面を有する基板上に下地絶縁膜４０１ａを形成し、下地絶縁膜４０１上にゲート電極４０３を形成する（図１２（Ａ）参照）。
【０２１７】
基板、下地絶縁膜４０１ａの材料としては、光が透過する材料を用いる。基板、下地絶縁膜４０１ａ、ゲート電極４０３の形成方法、材料などは、先の実施の形態の基板１００、下地絶縁膜、ゲート電極１０２を参酌することができる。また、ゲート電極４０３は、下地絶縁膜４０１ａ上に導電膜を形成し、フォトリソグラフィ工程およびエッチング工程により形成する。
【０２１８】
次に、下地絶縁膜４０１ａおよびゲート電極４０３上に下地絶縁膜４０１ｂを形成する（図１２（Ｂ）参照）。
【０２１９】
下地絶縁膜４０１ｂの形成方法、材料などは、下地絶縁膜４０１ａを参酌することができる。
【０２２０】
次に、下地絶縁膜４０１ｂに除去（研磨）処理を行うことによりゲート電極４０３が露出するように下地絶縁膜４０１ｂの一部を除去し、下地絶縁膜４０１を形成する（図１２（Ｃ）参照）。
【０２２１】
除去処理によって、ゲート電極４０３上の下地絶縁膜４０１ｂが除去され、下地絶縁膜４０１が形成される。除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。本実施の形態では、ＣＭＰ処理によって、ゲート電極４０３上の下地絶縁膜４０１ｂを除去し、下地絶縁膜４０１を形成する。
【０２２２】
なお、本実施の形態では、ゲート電極４０３上の下地絶縁膜４０１ｂの除去にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、下地絶縁膜４０１ｂの材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
【０２２３】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、下地絶縁膜４０１ｂの表面の平坦性をより向上させることができる。
【０２２４】
また、ＣＭＰ処理のかわりに、下地絶縁膜４０１ｂ上に該下地絶縁膜４０１ｂとエッチング選択比が同じであるレジストマスクを用いてエッチングをしてゲート電極４０３が露出するように下地絶縁膜４０１ｂの一部を除去し、下地絶縁膜４０１を形成してもよい。
【０２２５】
次に、下地絶縁膜４０１およびゲート電極４０３上にゲート絶縁膜４０４を形成し、ゲート絶縁膜４０４上に酸化物半導体膜４０５を形成する（図１３（Ａ）参照）。なお、ゲート絶縁膜４０４は、少なくともゲート電極４０３を覆っていればよい。
【０２２６】
ゲート絶縁膜４０４の材料としては、光が透過する材料を用いる。ゲート絶縁膜４０４および酸化物半導体膜４０５の形成方法、材料などは、先の実施の形態のゲート絶縁膜３０４および酸化物半導体膜１０６を参酌することができる。
【０２２７】
次に、酸化物半導体膜４０５上に感光性樹脂を形成する。基板側から裏面露光を行い、ゲート電極４０３と重畳する感光性樹脂が露光されず、固定化し、ゲート電極４０３と重畳する酸化物半導体膜４０５上にレジストマスク４３０を形成する（図１３（Ｂ）参照）。
【０２２８】
なお、裏面露光するため、基板、下地絶縁膜、酸化物半導体膜は光を透過する材料、ゲート電極は光を透過させない材料でなければならない。酸化物半導体膜に光を透過させない膜を用いると遮光されてしまうため、感光性樹脂を露光することができなくなってしまう。
【０２２９】
次に、レジストマスク４３０を用いて酸化物半導体膜４０５をエッチングし、ゲート電極４０３と重畳する島状の酸化物半導体膜４０６を形成する（図１３（Ｃ）参照）。
【０２３０】
次に、ゲート絶縁膜４０４および島状の酸化物半導体膜４０６上にソース電極およびドレイン電極（これと同じ層で形成される配線を含む）となる導電膜４０７を成膜する（図１４（Ａ）参照）。導電膜４０７は、単層構造としてもよいし、積層構造としてもよい。本実施の形態では、図１４（Ａ）に示すように領域４１５ａと、領域４１５ｂとの間に段差が生じている。
【０２３１】
導電膜４０７の形成方法、材料などは、先の実施の形態の導電膜１０７を参酌することができる。
【０２３２】
次に、導電膜４０７に除去（研磨）処理を行うことにより、島状の酸化物半導体膜４０６が露出するように導電膜４０７の一部を除去し、ソース電極４０８ａおよびドレイン電極４０８ｂを形成する（図１４（Ｂ）参照）。
【０２３３】
除去処理によって、ゲート電極４０３と重畳する領域の導電膜４０７が除去され、自己整合的にソース電極４０８ａおよびドレイン電極４０８ｂが形成される。除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
【０２３４】
本実施の形態では、図１４（Ａ）に示すように領域４１５ａと、領域４１５ｂとの間に生じた段差を利用して、島状の酸化物半導体膜４０６上に設けられた導電膜を除去処理（具体的には、ＣＭＰ処理）することにより、ソース電極４０８ａおよびドレイン電極４０８ｂを形成することができる。
【０２３５】
なお、本実施の形態では、ソース電極４０８ａおよびドレイン電極４０８ｂの上面と島状の酸化物半導体膜４０６の上面の高さは揃っているが、これに限られず、ソース電極４０８ａおよびドレイン電極４０８ｂの上面と島状の酸化物半導体膜４０６の上面の高さが多少ずれていても構わない。
【０２３６】
なお、本実施の形態では、ゲート電極４０３と重畳する領域の導電膜４０７の除去にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜２０７の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で領域４１５ｂにおける導電膜４０７の大部分を除去し、残りの導電膜４０７をドライエッチング処理で除去してもよい。このようにすることにより、導電膜４０７と島状の酸化物半導体膜４０６とのエッチング選択比がとりやすくなるものもある。そのため、島状の酸化物半導体膜４０６が薄くなることを抑制することができる。
【０２３７】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜４０７の表面の平坦性をより向上させることができる。
【０２３８】
また、ＣＭＰ処理のかわりに、導電膜４０７上に該導電膜４０７とエッチング選択比が同じであるレジストマスクを用いてエッチングをして島状の酸化物半導体膜４０６が露出するように導電膜４０７の一部を除去し、ソース電極４０８ａおよびドレイン電極４０８ｂを形成してもよい。
【０２３９】
また、本実施の形態では、導電膜４０７の一部を除去し、該導電膜４０７を加工してソース電極４０８ａおよびドレイン電極４０８ｂを形成したが、これに限られず、先に導電膜４０７を加工し、加工後に該導電膜４０７の一部を除去してソース電極４０８ａおよびドレイン電極４０８ｂを形成してもよい。
【０２４０】
このように、裏面露光によりゲート電極４０３と重畳する酸化物半導体膜上にレジストマスクを形成し、エッチング工程により島状の酸化物半導体膜を形成し、導電膜４０７に対して島状の酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極４０８ａおよびドレイン電極４０８ｂを形成することができる。これにより、ゲート電極４０３と重畳しないソース電極４０８ａおよびドレイン電極４０８ｂを形成することができる。そのため、ソース電極４０８ａおよびドレイン電極４０８ｂを形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０２４１】
次に、島状の酸化物半導体膜４０６、ソース電極４０８ａおよびドレイン電極４０８ｂ上に絶縁膜４１０を形成する（図１４（Ｃ）参照）。
【０２４２】
絶縁膜４１０の形成方法、材料などは、先の実施の形態の絶縁膜１１０を参酌することができる。
【０２４３】
また、島状の酸化物半導体膜４０６において、先の実施の形態のようなＬｏｆｆ領域（高抵抗領域）がなく、島状の酸化物半導体膜４０６に寄与する抵抗を低減することができる。よって、トランジスタ４５０のオン電流を高めることができる。
【０２４４】
また、ゲート電極４０３とソース電極４０８ａ（またはドレイン電極４０８ｂ）とが重畳しないため、寄生容量を低減させることができ、トランジスタ４５０を高速駆動させることを可能とすることができる。
【０２４５】
また、絶縁膜４１０上にさらに酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、島状の酸化物半導体膜４０６または／および絶縁膜４１０から酸素が抜けてしまうことを抑制することができる。
【０２４６】
以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、裏面露光によりゲート電極と重畳する酸化物半導体膜上にレジストマスクを形成し、導電膜に対して島状の酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。また、Ｌｏｆｆ領域（高抵抗領域）がなく、島状の酸化物半導体膜に寄与する抵抗を低減することができる。よって、トランジスタのオン電流を高めることができる。
【０２４７】
さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。これにより、信頼性の高い半導体装置を作製することができる。
【０２４８】
したがって、酸化物半導体を用いた半導体装置のオン電流の低下を抑制することができ、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。また、当該半導体装置の作製方法を提供することができる。
【０２４９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２５０】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０２５１】
図１５は、半導体装置の構成の一例である。図１５（Ａ）に、半導体装置の断面図を、図１５（Ｂ）に半導体装置の平面図を、図１５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１５（Ａ）は、図１５（Ｂ）のＩ−Ｊ、およびＫ−Ｌにおける断面に相当する。
【０２５２】
図１５（Ａ）および図１５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７６０を有し、上部に第２の半導体材料を用いたトランジスタ７６２を有するものである。トランジスタ７６２としては、上述の実施の形態で示すトランジスタの構造を適用することができる。ここでは、実施の形態１のトランジスタ１５０を用いた場合の例を記載する。
【０２５３】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２５４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタ１５０に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２５５】
図１５（Ａ）におけるトランジスタ７６０は、半導体材料（例えば、シリコンなど）を含む基板７００に設けられたチャネル形成領域７１６と、チャネル形成領域７１６を挟むように設けられた不純物領域７２０と、不純物領域７２０に接する金属間化合物領域７２４と、チャネル形成領域７１６上に設けられたゲート絶縁膜７０８と、ゲート絶縁膜７０８上に設けられたゲート電極７１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２５６】
基板７００上にはトランジスタ７６０を囲むように素子分離絶縁膜７０６が設けられており、トランジスタ７６０を覆うように絶縁膜７２８、および絶縁膜７３０が設けられている。なお、トランジスタ７６０において、ゲート電極７１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物領域７２０としてもよい。
【０２５７】
単結晶半導体基板を用いたトランジスタ７６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ７６０を覆うように絶縁膜を２層形成する。トランジスタ７６２および容量素子７６４の形成前の処理として、２層の該絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜７２８、絶縁膜７３０を形成し、同時にゲート電極７１０の上面を露出させる。
【０２５８】
絶縁膜７２８、絶縁膜７３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜７２８、絶縁膜７３０は、プラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。
【０２５９】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜７２８、絶縁膜７３０を形成してもよい。
【０２６０】
なお、本実施の形態において、絶縁膜７２８として窒化シリコン膜、絶縁膜７３０として酸化シリコン膜を用いる。
【０２６１】
トランジスタ７６２は作製工程において、絶縁膜７３０表面にゲート電極７４８およびゲート絶縁膜７３７を形成し、ゲート電極７１０上のゲート絶縁膜７３７に開口を設け、ゲート電極７１０およびゲート絶縁膜７３７上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極７４２ａおよびドレイン電極７４２ｂを形成する。
【０２６２】
よって、トランジスタ７６２は、Ｌｏｆｆ幅を小さくすることができるため、トランジスタ７６２のオン特性を向上させることが可能となる。
【０２６３】
ソース電極７４２ａおよびドレイン電極７４２ｂの形成工程におけるゲート電極７４８と重畳する導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０２６４】
除去処理（例えばＣＭＰ処理）により十分に平坦化したゲート絶縁膜７３７、ソース電極７４２ａおよびドレイン電極７４２ｂ上に酸化物半導体膜７４４を形成する。
【０２６５】
図１５（Ａ）に示すトランジスタ７６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ７６２に含まれる酸化物半導体膜７４４は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ７６２を得ることができる。
【０２６６】
トランジスタ７６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２６７】
トランジスタ７６２上には、層間絶縁膜７５０が単層または積層で設けられている。本実施の形態では、層間絶縁膜７５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ７６２に安定な電気特性を付与することができる。
【０２６８】
また、層間絶縁膜７５０を介して、トランジスタ７６２のソース電極７４２ａと重畳する領域には、導電膜７５３が設けられており、ソース電極７４２ａと、層間絶縁膜７５０と、導電膜７５３とによって、容量素子７６４が構成される。すなわち、トランジスタ７６２のソース電極７４２ａは、容量素子７６４の一方の電極として機能し、導電膜７５３は、容量素子７６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子７６４を設けない構成とすることもできる。また、容量素子７６４は、別途、トランジスタ７６２の上方に設けてもよい。
【０２６９】
トランジスタ７６２および容量素子７６４の上には絶縁膜７５２が設けられている。そして、絶縁膜７５２上にはトランジスタ７６２と、他のトランジスタを接続するための配線７５６が設けられている。図１５（Ａ）には図示しないが、配線７５６は、層間絶縁膜７５０および絶縁膜７５２などに形成された開口に形成された電極を通してドレイン電極７４２ｂと電気的に接続される。
【０２７０】
図１５（Ａ）および図１５（Ｂ）において、トランジスタ７６０と、トランジスタ７６２とは、少なくとも一部が重畳するように設けられており、トランジスタ７６０のソース領域またはドレイン領域と酸化物半導体膜７４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ７６２および容量素子７６４が、トランジスタ７６０の少なくとも一部と重畳するように設けられている。例えば、容量素子７６４の導電膜７５３は、トランジスタ７６０のゲート電極７１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２７１】
なお、ドレイン電極７４２ｂおよび配線７５６の電気的接続は、ドレイン電極７４２ｂおよび配線７５６を直接接触させて行ってもよいし、ドレイン電極７４２ｂおよび配線７５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０２７２】
次に、図１５（Ａ）および図１５（Ｂ）に対応する回路構成の一例を図１５（Ｃ）に示す。
【０２７３】
図１５（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ７６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ７６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ７６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ７６２のゲート電極とは、電気的に接続されている。そして、トランジスタ７６０のゲート電極と、トランジスタ７６２のソース電極またはドレイン電極の一方は、容量素子７６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子７６４の電極の一方は電気的に接続されている。
【０２７４】
図１５（Ｃ）に示す半導体装置では、トランジスタ７６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２７５】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ７６２がオン状態となる電位にして、トランジスタ７６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ７６０のゲート電極、および容量素子７６４に与えられる。すなわち、トランジスタ７６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ７６２がオフ状態となる電位にして、トランジスタ７６２をオフ状態とすることにより、トランジスタ７６０のゲート電極に与えられた電荷が保持される（保持）。
【０２７６】
トランジスタ７６２のオフ電流は極めて小さいため、トランジスタ７６０のゲート電極の電荷は長時間にわたって保持される。
【０２７７】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ７６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ７６０をｎチャネル型とすると、トランジスタ７６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ７６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ７６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ７６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ７６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ７６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２７８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ７６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ７６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２７９】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２８０】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２８１】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
【０２８２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２８３】
（実施の形態６）
本実施の形態においては、実施の形態１乃至実施の形態４に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる構成について、図１６および図１７を用いて説明を行う。
【０２８４】
図１６（Ａ）は、半導体装置の回路構成の一例を示し、図１６（Ｂ）は半導体装置の一例を示す概念図である。まず、図１６（Ａ）に示す半導体装置について説明を行い、続けて図１６（Ｂ）に示す半導体装置について、以下説明を行う。
【０２８５】
図１６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ７６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ７６２のゲート電極とは電気的に接続され、トランジスタ７６２のソース電極またはドレイン電極と容量素子７６４の第１の端子とは電気的に接続されている。
【０２８６】
次に、図１６（Ａ）に示す半導体装置（メモリセル８５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２８７】
まず、ワード線ＷＬの電位を、トランジスタ７６２がオン状態となる電位として、トランジスタ７６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子７６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ７６２がオフ状態となる電位として、トランジスタ７６２をオフ状態とすることにより、容量素子７６４の第１の端子の電位が保持される（保持）。
【０２８８】
酸化物半導体を用いたトランジスタ７６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ７６２をオフ状態とすることで、容量素子７６４の第１の端子の電位（あるいは、容量素子７６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２８９】
次に、情報の読み出しについて説明する。トランジスタ７６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子７６４とが導通し、ビット線ＢＬと容量素子７６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子７６４の第１の端子の電位（あるいは容量素子７６４に蓄積された電荷）によって、異なる値をとる。
【０２９０】
例えば、容量素子７６４の第１の端子の電位をＶ、容量素子７６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル８５０の状態として、容量素子７６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２９１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２９２】
このように、図１６（Ａ）に示す半導体装置は、トランジスタ７６２のオフ電流が極めて小さいという特徴から、容量素子７６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２９３】
次に、図１６（Ｂ）に示す半導体装置について、説明を行う。
【０２９４】
図１６（Ｂ）に示す半導体装置は、上部に記憶回路として図１６（Ａ）に示したメモリセル８５０を複数有するメモリセルアレイ８５１ａおよびメモリセルアレイ８５１ｂを有し、下部に、メモリセルアレイ８５１（メモリセルアレイ８５１ａおよびメモリセルアレイ８５１ｂ）を動作させるために必要な周辺回路８５３を有する。なお、周辺回路８５３は、メモリセルアレイ８５１と電気的に接続されている。
【０２９５】
図１６（Ｂ）に示した構成とすることにより、周辺回路８５３をメモリセルアレイ８５１（メモリセルアレイ８５１ａおよびメモリセルアレイ８５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２９６】
周辺回路８５３に設けられるトランジスタは、実施の形態５のトランジスタ７６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２９７】
なお、図１６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ８５１（メモリセルアレイ８５１ａと、メモリセルアレイ８５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０２９８】
次に、図１６（Ａ）に示したメモリセル８５０の具体的な構成について図１７を用いて説明を行う。
【０２９９】
図１７は、メモリセル８５０の構成の一例である。図１７（Ａ）に、メモリセル８５０の断面図を、図１７（Ｂ）にメモリセル８５０の平面図をそれぞれ示す。ここで、図１７（Ａ）は、図１７（Ｂ）のＭ−Ｎ、およびＯ−Ｐにおける断面に相当する。
【０３００】
図１７（Ａ）および図１７（Ｂ）に示すトランジスタ７６２は、実施の形態１乃至実施の形態４で示した構成と同一の構成とすることができる。
【０３０１】
トランジスタ７６２上には、層間絶縁膜７５０が単層または積層で設けられている。また、層間絶縁膜７５０を介して、トランジスタ７６２のソース電極７４２ａと重畳する領域には、導電膜７５３が設けられており、ソース電極７４２ａと、層間絶縁膜７５０と、導電膜７５３とによって、容量素子７６４が構成される。すなわち、トランジスタ７６２のソース電極７４２ａは、容量素子７６４の一方の電極として機能し、導電膜７５３は、容量素子７６４の他方の電極として機能する。
【０３０２】
トランジスタ７６２および容量素子７６４の上には絶縁膜７５２が設けられている。そして、絶縁膜７５２上にはメモリセル８５０と、隣接するメモリセル８５０を接続するための配線７５６が設けられている。図示しないが、配線７５６は、層間絶縁膜７５０および絶縁膜７５２などに形成された開口を介してトランジスタ７６２のドレイン電極７４２ｂと電気的に接続されている。但し、開口に他の導電膜を設け、該他の導電膜を介して、配線７５６とドレイン電極７４２ｂとを電気的に接続してもよい。なお、配線７５６は、図１６（Ａ）の回路図におけるビット線ＢＬに相当する。
【０３０３】
図１７（Ａ）および図１７（Ｂ）において、トランジスタ７６２のドレイン電極７４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０３０４】
図１７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０３０５】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０３０６】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０３０７】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
【０３０８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３０９】
（実施の形態７）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１８乃至図２１を用いて説明する。
【０３１０】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０３１１】
通常のＳＲＡＭは、図１８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０３１２】
それに対して、ＤＲＡＭはメモリセルが図１８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０３１３】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０３１４】
図１９に携帯機器のブロック図を示す。図１９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３１５】
図２０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図２０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０３１６】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０３１７】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０３１８】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０３１９】
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示を行う。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３２０】
図２１に電子書籍のブロック図を示す。図２１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０３２１】
ここでは、図２１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハイライト機能を使用する場合などがある。ユーザーが指定した箇所の情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３２２】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０３２３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３２４】
１００    基板
１０２    ゲート電極
１０４    ゲート絶縁膜
１０５    ゲート絶縁膜
１０５ａ    ゲート絶縁膜
１０５ｂ    側壁絶縁膜
１０６    酸化物半導体膜
１０７    導電膜
１０８ａ    ソース電極
１０８ｂ    ドレイン電極
１１０    絶縁膜
１１５ａ    領域
１１５ｂ    領域
１５０    トランジスタ
１６０    トランジスタ
２００    基板
２０２    ゲート電極
２０４    ゲート絶縁膜
２０６    酸化物半導体膜
２０７    導電膜
２０８ａ    ソース電極
２０８ｂ    ドレイン電極
２１０    絶縁膜
２１５ａ    領域
２１５ｂ    領域
２５０    トランジスタ
３００    下地絶縁膜
３０１    下地絶縁膜
３０２    導電膜
３０３    ゲート電極
３０４    ゲート絶縁膜
３０６    酸化物半導体膜
３０７    導電膜
３０８ａ    ソース電極
３０８ｂ    ドレイン電極
３１０    絶縁膜
３２０    レジストマスク
３３０    レジストマスク
３５０    トランジスタ
４０１    下地絶縁膜
４０１ａ    下地絶縁膜
４０１ｂ    下地絶縁膜
４０３    ゲート電極
４０４    ゲート絶縁膜
４０５    酸化物半導体膜
４０６    島状の酸化物半導体膜
４０７    導電膜
４０８ａ    ソース電極
４０８ｂ    ドレイン電極
４１０    絶縁膜
４１５ａ    領域
４１５ｂ    領域
４３０    レジストマスク
４５０    トランジスタ
７００    基板
７０６    素子分離絶縁膜
７０８    ゲート絶縁膜
７１０    ゲート電極
７１６    チャネル形成領域
７２０    不純物領域
７２４    金属間化合物領域
７２８    絶縁膜
７３０    絶縁膜
７３７    ゲート絶縁膜
７４２ａ    ソース電極
７４２ｂ    ドレイン電極
７４４    酸化物半導体膜
７４８    ゲート電極
７５０    層間絶縁膜
７５２    絶縁膜
７５３    導電膜
７５６    配線
７６０    トランジスタ
７６２    トランジスタ
７６４    容量素子
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
８５０    メモリセル
８５１    メモリセルアレイ
８５１ａ    メモリセルアレイ
８５１ｂ    メモリセルアレイ
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス（ＩＦ）
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
２１００    基板
２１０２    絶縁膜
２１０４    ゲート電極
２１０６    酸化物半導体膜
２１１２    ゲート絶縁膜
２１１６    電極
２１１８    保護絶縁膜
【図１】
2013138196.tif 000006
【図２】
2013138196.tif 000007
【図３】
2013138196.tif 000008
【図４】
2013138196.tif 000009
【図５】
2013138196.tif 000010
【図６】
2013138196.tif 000011
【図７】
2013138196.tif 000012
【図８】
2013138196.tif 000013
【図９】
2013138196.tif 000014
【図１０】
2013138196.tif 000015
【図１１】
2013138196.tif 000016
【図１２】
2013138196.tif 000017
【図１３】
2013138196.tif 000018
【図１４】
2013138196.tif 000019
【図１５】
2013138196.tif 000020
【図１６】
2013138196.tif 000021
【図１７】
2013138196.tif 000022
【図１８】
2013138196.tif 000023
【図１９】
2013138196.tif 000024
【図２０】
2013138196.tif 000025
【図２１】
2013138196.tif 000026
【図２２】
2013138196.tif 000027