(57)【要約】【課題】半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を削減すること。【解決手段】半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。【選択図】図６
2013106134.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧を供給する第１電源線と、
前記第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、
前段回路ブロックと、
前記前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、
前記前段回路ブロック及び前記後段回路ブロックに対する前記第１電源電圧及び前記第２電源電圧の供給を制御する電力供給制御回路と
を備え、
前記電力供給制御回路は、前記後段回路ブロックへの前記第１電源電圧の供給開始タイミングを前記前段回路ブロックへの前記第１電源電圧の供給開始タイミングよりも遅延させ、更に、前記前段回路ブロック及び前記後段回路ブロックに前記第１電源電圧が供給された後に、前記第２電源電圧を前記前段回路ブロックと前記後段回路ブロックの両方に供給する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記電力供給制御回路は、前記第２電源電圧を前記前段回路ブロックと前記後段回路ブロックに対して同時に供給する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記電力供給制御回路は、
電力分配線と、
前記第１電源線と前記電力分配線上の起点ノードとの間に設けられ、前記第１電源線から前記起点ノードへの前記第１電源電圧の供給をＯＮ／ＯＦＦ制御する第１スイッチと、
前記電力分配線上のノードであって、前記前段回路ブロックの電源入力に接続された第１ノードと、
前記電力分配線上のノードであって、前記後段回路ブロックの電源入力に接続された第２ノードと、
前記起点ノードから前記第２ノードまでの信号遅延量が前記起点ノードから前記第１ノードまでの信号遅延量よりも大きくなるように、前記電力分配線上に設けられた遅延回路と
を備える
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記電力供給制御回路は、更に、前記第２電源線から前記第１ノード及び前記第２ノードへの前記第２電源電圧の供給をＯＮ／ＯＦＦ制御する第２スイッチを備え、
前記第１スイッチがＯＮして前記前段回路ブロックと前記後段回路ブロックの両方に前記第１電源電圧が供給された後、前記第１スイッチはＯＦＦし、前記第２スイッチがＯＮする
半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置であって、
前記電力供給制御回路は、
前記前段回路ブロックの電源入力に接続された第１ノードと、
前記後段回路ブロックの電源入力に接続された第２ノードと、
前記第１電源線から前記第１ノード及び前記第２ノードへの前記第１電源電圧の供給をＯＮ／ＯＦＦ制御する第１スイッチ回路と
を備え、
前記第１スイッチ回路は、前記第１電源線と前記第１ノードとの間を電気的に接続し、その後、前記第１電源線と前記第２ノードとの間を電気的に接続する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記電力供給制御回路は、更に、前記第２電源線から前記第１ノード及び前記第２ノードへの前記第２電源電圧の供給をＯＮ／ＯＦＦ制御する第２スイッチ回路を備え、
前記第１スイッチ回路がＯＮして前記前段回路ブロックと前記後段回路ブロックの両方に前記第１電源電圧が供給された後、前記第１スイッチ回路はＯＦＦし、前記第２スイッチ回路がＯＮする
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における回路ブロックへの電力供給を制御する技術に関する。
【背景技術】
【０００２】
半導体装置の分野において、消費電力の低減は重要な課題である。消費電力は、アクティブモードでの消費電力と、スタンバイモードでの消費電力に区分される。このうち、スタンバイモードでの消費電力は、主に、トランジスタのリーク電流に依存している。
【０００３】
スタンバイモードにおける消費電力を低減するための技術として、「パワーゲーティング」が知られている。パワーゲーティングとは、スタンバイモードにおいて動作しない機能ブロックへの電力供給を遮断する技術である。そのために、パワーゲーティング対象の機能ブロックと電源との間に、電源スイッチが設けられる。スタンバイモード時、電源スイッチはＯＦＦされ、それにより、パワーゲーティング対象の機能ブロックへの電力供給が遮断される。その結果、その機能ブロック中のリーク電流が大幅に削減され、スタンバイモード時の消費電力が低減される。
【０００４】
一方、機能ブロックへの電力供給の再開時、電源スイッチがＯＮされる。この時、パワーゲーティング回路には、突入電流（in-rush current）が流れる。突入電流は電源ノイズを発生させるため、好ましくない。
【０００５】
特許文献１（特開２００７−２６７１６２号公報）は、突入電流を低減するための技術を開示している。特許文献１に記載されている半導体装置は、回路ブロック群と電源線との接続を制御する電源供給制御部を備える。回路ブロック群は、第１回路ブロックと第２回路ブロックとを含む。電源供給制御部は、第１回路ブロックと電源線との接続を制御する第１スイッチ、第２回路ブロックと電源線との接続を制御する第２スイッチ、及びそれらスイッチを制御するスイッチ制御回路を備える。スイッチ制御回路は、回路ブロック群の動作開始を指示する動作制御信号と第１スイッチを介して出力される出力電位とに基づいて、第２スイッチの動作を制御する。
【０００６】
特許文献２（特開平８−２２７５８０号公報）に記載された技術によれば、電源線とグランド線のペアが２つ設けられる。第１の電源線−グランド線ペアに関しては、電源遮断時に、電源線との電気的接続が遮断される。一方、第２の電源線−グランド線ペアに関しては、電源遮断時に、グランド線との電気的接続が遮断される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６７１６２号公報
【特許文献２】特開平８−２２７５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の通り、回路ブロックへの電力供給の遮断により、スタンバイモード時の消費電力が低減される。しかしながら、スタンバイモードからアクティブモードへの復帰時には、回路ブロック内の容量の充放電が必要となる。従って、電力供給の遮断・復帰を頻繁に行うと、その充放電により、かえって消費電力が増大してしまう可能性がある。スタンバイモードからアクティブモードへの復帰時に発生する無駄な充放電を抑制することが望まれる。
【課題を解決するための手段】
【０００９】
本発明の１つの観点において、半導体装置が提供される。その半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。
【発明の効果】
【００１０】
本発明によれば、半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２Ａ】図２Ａは、本発明の実施の形態における遅延回路の一例を示している。
【図２Ｂ】図２Ｂは、本発明の実施の形態における遅延回路の他の例を示している。
【図３】図３は、第１の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図４】図４は、比較例における動作を示すタイミングチャートである。
【図５】図５は、本発明による効果を説明するためのタイミングチャートである。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置の構成を示すブロック図である。
【図７】図７は、第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【図８】図８は、第２の実施の形態に係る半導体装置のレイアウトの一例を示す平面図である。
【図９Ａ】図９Ａは、第２の実施の形態におけるスイッチ制御信号を生成するための構成の一例を示すブロック図である。
【図９Ｂ】図９Ｂは、図９Ａで示された構成の動作を示すタイミングチャートである。
【図１０Ａ】図１０Ａは、第２の実施の形態におけるスイッチ制御信号を生成するための構成の他の例を示すブロック図である。
【図１０Ｂ】図１０Ｂは、図１０Ａで示された構成の動作を示すタイミングチャートである。
【図１１】図１１は、第２の実施の形態に係る半導体装置の変形例を示すブロック図である。
【図１２】図１２は、本発明の第３の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１３】図１３は、本発明の第３の実施の形態に係る半導体装置の他の構成を示すブロック図である。
【図１４】図１４は、第３の実施の形態に係る半導体装置のレイアウトの一例を示す平面図である。
【図１５】図１５は、本発明の第２及び第３の実施の形態における第１電源電圧生成部の構成例を示す回路図である。
【図１６Ａ】図１６Ａは、図１５に示された第１電源電圧生成部の動作を説明するための回路図である。
【図１６Ｂ】図１６Ｂは、図１５に示された第１電源電圧生成部の動作を説明するための回路図である。
【図１７】図１７は、図１５に示された第１電源電圧生成部の動作を示すグラフである。
【図１８】図１８は、第１電源電圧生成部の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施の形態を説明する。
【００１３】
１．第１の実施の形態
１−１．構成
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、電源電圧ＶＤＤを供給する電源線１、複数の回路ブロック１０、及び電力供給制御回路１００を備えている。
【００１４】
回路ブロック１０は、所定の機能を提供する機能ブロックである。典型的には、回路ブロック１０は、１以上の論理ゲートを含むロジック回路である。本実施の形態では、複数の回路ブロック１０が、信号を通して互いに連関している。すなわち、２段の回路ブロック１０を考えたとき、前段の回路ブロック１０が出力する出力信号に基づいて、後段の回路ブロック１０が動作する。
【００１５】
例えば図１において、回路ブロック１０−１は、入力信号ＩＮを受け取り、その入力信号ＩＮに基づいて所定の論理演算を行い、演算結果を示す出力信号ＯＵＴ１を出力する。回路ブロック１０−２は、回路ブロック１０−１から出力される出力信号ＯＵＴ１を入力信号として受け取り、その入力信号に基づいて所定の論理演算を行い、演算結果を示す出力信号ＯＵＴ２を出力する。回路ブロック１０−３は、回路ブロック１０−２から出力される出力信号ＯＵＴ２を入力信号として受け取り、その入力信号に基づいて所定の論理演算を行う。このように、回路ブロック１０−１、１０−２、１０−３の順番で信号の流れが存在する。
【００１６】
電力供給制御回路１００は、電源線１と複数の回路ブロック１０との間に設けられており、電源線１から複数の回路ブロック１０への電源電圧ＶＤＤの供給を制御する。より詳細には、電力供給制御回路１００は、電力分配線ＰＬと第１スイッチ１１０を備えている。
【００１７】
電力分配線ＰＬは、複数の回路ブロック１０へ電力を分配するための配線である。図１において、回路ブロック１０−１の電源入力端子は、電力分配線ＰＬ上のノードＮ１に接続されており、そのノードＮ１から回路ブロック１０−１へ電源電圧ＶＤＤが供給される。回路ブロック１０−２の電源入力端子は、電力分配線ＰＬ上のノードＮ２に接続されており、そのノードＮ２から回路ブロック１０−２へ電源電圧ＶＤＤが供給される。回路ブロック１０−３の電源入力端子は、電力分配線ＰＬ上のノードＮ３に接続されており、そのノードＮ３から回路ブロック１０−３へ電源電圧ＶＤＤが供給される。
【００１８】
第１スイッチ１１０は、電源線１と電力分配線ＰＬ上の起点ノードとの間に設けられている。この第１スイッチ１１０は、スイッチ制御信号ＣＯＮに応じてＯＮ／ＯＦＦする。第１スイッチ１１０をＯＮ／ＯＦＦすることによって、電源線１から電力分配線ＰＬ上の起点ノード、すなわち、電源線１から複数の回路ブロック１０への電源電圧ＶＤＤの供給をＯＮ／ＯＦＦ制御することができる。尚、図１の例では、起点ノードはノードＮ１と一致しているが、それに限られず、別の箇所であってもよい。
【００１９】
本実施の形態に係る電力供給制御回路１００は、更に、次のような機能も有している。すなわち、電力供給制御回路１００は、複数の回路ブロック１０間の信号の流れと同じ方向に、電源電圧ＶＤＤの供給開始タイミング（印加開始タイミング）も遅延させる。例えば図１では、上述の通り、回路ブロック１０−１、１０−２、１０−３の順番で信号の流れが存在する。この場合、電力供給制御回路１００は、前段の回路ブロック１０−１への供給開始タイミングよりも、後段の回路ブロック１０−２への供給開始タイミングを遅くし、更に後段の回路ブロック１０−３への供給開始タイミングを更に遅くする。
【００２０】
そのために、本実施の形態に係る電力供給制御回路１００は、遅延回路１５０を備えている。この遅延回路１５０は、通常の信号配線における遅延よりも大きな遅延を与える。例えば、遅延回路１５０は、図２Ａで示されるような抵抗素子である。この抵抗素子は、通常の信号配線（例：Ａｌ、Ｃｕ）とは別の抵抗体（例：ポリシリコン）であり、単位長さあたりの抵抗値は、通常の信号配線のものよりも高い。あるいは、遅延回路１５０は、図２Ｂに示されるような、ゲート電圧がグランド電圧ＧＮＤに固定されたＰＭＯＳトランジスタであってもよい。このような遅延回路１５０を利用することによって、電力供給制御回路１００は、複数の回路ブロック１０への電源電圧ＶＤＤの供給開始タイミングを遅延させる。
【００２１】
図１に示される例では、ノードＮ１とノードＮ２との間の電力分配線ＰＬ上に、遅延回路１５０が設けられている。更に、電力分配線ＰＬに沿った距離は、上述の起点ノードとノードＮ１との間より、起点ノードとノードＮ２との間の方が長い。言い換えれば、電力分配線ＰＬ上で、上述の起点ノード、ノードＮ１、遅延回路１５０、及びノードＮ２が、この順番で並んでいる。従って、電源電圧ＶＤＤの供給開始タイミングは、ノードＮ１よりもノードＮ２の方が遅くなる、つまり、前段の回路ブロック１０−１よりも後段の回路ブロック１０−２の方が遅くなる。この電源電圧ＶＤＤの遅延の方向は、前段の回路ブロック１０−１から後段の回路ブロック１０−２への信号の流れ方向と一致する。
【００２２】
同様に、ノードＮ２とノードＮ３との間の電力分配線ＰＬ上に、遅延回路１５０が設けられている。更に、電力分配線ＰＬに沿った距離は、上述の起点ノードとノードＮ２との間より、起点ノードとノードＮ３との間の方が長い。言い換えれば、電力分配線ＰＬ上で、上述の起点ノード、ノードＮ２、遅延回路１５０、及びノードＮ３が、この順番で並んでいる。従って、電源電圧ＶＤＤの供給開始タイミングは、ノードＮ２よりもノードＮ３の方が遅くなる、つまり、前段の回路ブロック１０−２よりも後段の回路ブロック１０−３の方が遅くなる。この電源電圧ＶＤＤの遅延の方向は、前段の回路ブロック１０−２から後段の回路ブロック１０−３への信号の流れ方向と一致する。
【００２３】
尚、遅延回路１５０とノードＮ１〜Ｎ３の配置関係は、図１で示されたものに限定されない。遅延回路１５０による起点ノードからの信号遅延量を考えたとき、ノードＮ１までの信号遅延量が第１遅延量であり、ノードＮ２までの信号遅延量が第１遅延量より大きい第２遅延量であり、ノードＮ３までの信号遅延量が第２遅延量より更に大きい第３遅延量であればよい。この条件が満たされる限り、ノードＮ１〜Ｎ３が起点ノードに対して並列的に接続されていてもよい。
【００２４】
１−２．動作
図３は、本実施の形態に係る半導体装置の動作を示すタイミングチャートである。ここでは、回路ブロック１０−１〜１０−３をスタンバイ状態（電源ＶＤＤの供給が遮断されたＯＦＦ状態）からアクティブ状態（電源ＶＤＤが供給されるＯＮ状態）に復帰させる場合を説明する。
【００２５】
時刻ｔ０において、スイッチ制御信号ＣＯＮがＬｏｗレベルからＨｉｇｈレベルに変わる。これにより、第１スイッチ１１０がＯＮし、電源線１と電力分配線ＰＬとが電気的に接続される。まず、起点ノードに最も近いノードＮ１の電圧が上昇し始め、時刻ｔ１において電源電圧ＶＤＤに達する。
【００２６】
ノードＮ１とノードＮ２との間には遅延回路１５０が介在しているため、ノードＮ２の電圧は、ノードＮ１の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードＮ２の電圧は、時刻ｔ１よりも後に上昇し始める。そして、時刻ｔ１から所定の遅延時間Ｔｄだけ後の時刻ｔ２において、ノードＮ２の電圧は電源電圧ＶＤＤに達する。
【００２７】
また、ノードＮ２とノードＮ３との間には遅延回路１５０が介在しているため、ノードＮ３の電圧は、ノードＮ２の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードＮ３の電圧は、時刻ｔ２よりも後に上昇し始める。そして、時刻ｔ２から所定の遅延時間Ｔｄだけ後の時刻ｔ３において、ノードＮ３の電圧は電源電圧ＶＤＤに達する。
【００２８】
このように、スタンバイ状態からの復帰時、電源電圧ＶＤＤは、ノードＮ１、Ｎ２、Ｎ３の順番で供給（印加）される。すなわち、電源電圧ＶＤＤは、回路ブロック１０−１、１０−２、１０−３の順番で供給（印加）される。
【００２９】
１−３．効果
本実施の形態による効果を説明するために、まず、比較例を説明する。比較例では、本実施の形態のような遅延回路１５０は用いられず、複数の回路ブロック１０に対して“同時”に電源電圧ＶＤＤが供給される。
【００３０】
図４は、比較例における動作を示すタイミングチャートである。時刻ｔ０において、スイッチ制御信号ＣＯＮがＬｏｗレベルからＨｉｇｈレベルに変わり、全てのノードＮ１〜Ｎ３の電圧が上昇し始める。各ノードの電圧が電源電圧ＶＤＤまで上昇する電圧上昇期間の最中は、各回路ブロック１０からの出力信号は不定状態であり、電圧上昇期間が終わると、各回路ブロック１０からの出力信号の電圧レベルが確定する。
【００３１】
ここで、例として、電圧上昇期間における回路ブロック１０−２の動作に着目する。電圧上昇期間において、回路ブロック１０−２への入力信号、すなわち、前段の回路ブロック１０−１からの出力信号ＯＵＴ１は、不定状態である。回路ブロック１０−２への入力信号ＯＵＴ１が不定状態であるため、回路ブロック１０−２の出力信号ＯＵＴ２も不定状態である。従って、図４に示されるようなケース、すなわち、出力信号ＯＵＴ２の電圧が一旦中間レベル（ハイレベルとローレベルとの間のレベル）まで上昇した後にローレベルに確定（収束）するといったケースも発生し得る。つまり、出力信号ＯＵＴ２の電圧レベルが無駄に変動する可能性がある。このことは、無駄な充放電、無駄な消費電力の発生を意味する。
【００３２】
また、ＣＭＯＳ論理回路の場合、入力信号が中間レベルにあると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方がＯＮし、電源端子からグランド端子に向けて貫通電流が流れてしまう。このことも、消費電力の増加につながる。
【００３３】
一方、図５は、本実施の形態における動作を示すタイミングチャートである。本実施の形態によれば、ノードＮ２（回路ブロック１０−２）への電源電圧ＶＤＤの印加開始タイミングは、ノードＮ１（回路ブロック１０−１）へのものより遅くなる。好適には、ノードＮ２への電源電圧ＶＤＤの印加開始タイミングは、ノードＮ１の電圧が電源電圧ＶＤＤに達し、回路ブロック１０−１の出力信号ＯＵＴ１の電圧レベルが確定した後である。この場合、前段の回路ブロック１０−１の出力信号ＯＵＴ１が不定状態（中間レベル）である期間において、後段の回路ブロック１０−２には電源電圧ＶＤＤが供給されないため、後段の回路ブロック１０−２は動作せず、出力信号ＯＵＴ２も変動しない。すなわち、図４で示されたようなケースが未然に防止される。従って、無駄な充放電、無駄な消費電力の発生が防止される。更に、ＣＭＯＳ論理回路における貫通電流の発生も防止される。
【００３４】
尚、後段の回路ブロック１０−２への電源電圧ＶＤＤの供給開始タイミングは、前段の回路ブロック１０−１の出力信号ＯＵＴ１の電圧レベルが確定した後であることが好ましいが、それには限られない。後段の回路ブロック１０−２への電源電圧ＶＤＤの供給開始タイミングが、前段の回路ブロック１０−１の出力信号ＯＵＴ１の電圧レベルが確定する少し前であっても、一定の効果は得られる。少なくとも、後段の回路ブロック１０−２への電源電圧ＶＤＤの供給開始タイミングが、前段の回路ブロック１０−１への電源電圧ＶＤＤの供給開始タイミングよりも遅延していればよい。
【００３５】
２．第２の実施の形態
本発明の第２の実施の形態では、２種類の電源電圧ＶＤＤ１、ＶＤＤ２が用いられる。第２電源電圧ＶＤＤ２は、第１電源電圧ＶＤＤ１よりも高い（ＶＤＤ２＞ＶＤＤ１）。第２電源電圧ＶＤＤ２は、通常動作用の電源電圧である。一方、第１電源電圧ＶＤＤ１は、スタンバイからの復帰時に用いられる補助的な電源電圧である。尚、第１電源電圧ＶＤＤ１のレベルは、各回路ブロック１０の出力信号の電圧レベルが確定する程度に設定される。
【００３６】
２−１．構成
図６は、第２の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置は、第１電源電圧ＶＤＤ１を供給する第１電源線１、第２電源電圧ＶＤＤ２を供給する第２電源線２、複数の回路ブロック１０、及び電力供給制御回路１００を備えている。回路ブロック１０は、第１の実施の形態と同様である。
【００３７】
電力供給制御回路１００は、第１電源線１及び第２電源線２と複数の回路ブロック１０との間に設けられており、複数の回路ブロック１０に対する第１電源電圧ＶＤＤ１及び第２電源電圧ＶＤＤ２の供給を制御する。より詳細には、電力供給制御回路１００は、電力分配線ＰＬ、第１スイッチ１１０、第２スイッチ１２０、及び遅延回路１５０を備えている。
【００３８】
第１電源線１、第１スイッチ１１０、第１スイッチ制御信号ＣＯＮ１、電力分配線ＰＬ、ノードＮ１〜Ｎ３及び遅延回路１５０の関係は、第１の実施の形態と同様である。尚、第１電源線１は、第１の実施の形態における電源線１に相当する。第１スイッチ制御信号ＣＯＮ１は、第１の実施の形態におけるスイッチ制御信号ＣＯＮに相当する。
【００３９】
第２スイッチ１２０は、第２電源線２とノードＮ１〜Ｎ３との間に設けられており、第２電源線２からノードＮ１〜Ｎ３のそれぞれへの第２電源電圧ＶＤＤ２の供給をＯＮ／ＯＦＦ制御する。より詳細には、第２スイッチ１２０−１が、第２電源線２とノードＮ１との間に設けられており、第２スイッチ１２０−２が、第２電源線２とノードＮ２との間に設けられており、第２スイッチ１２０−３が、第２電源線２とノードＮ３との間に設けられている。これら第２スイッチ１２０−１〜１２０−３は、同じ第２スイッチ制御信号ＣＯＮ２に応じて同時にＯＮ／ＯＦＦする。これら第２スイッチ１２０−１〜１２０−３をＯＮ／ＯＦＦすることによって、第２電源線２からノードＮ１〜Ｎ３、すなわち、第２電源線２から複数の回路ブロック１０への第２電源電圧ＶＤＤ２の供給を一斉に制御することができる。
【００４０】
２−２．動作
図７は、第２の実施の形態に係る半導体装置の動作を示すタイミングチャートである。
【００４１】
時刻ｔ０において、第１スイッチ制御信号ＣＯＮ１がＬｏｗレベルからＨｉｇｈレベルに変わる。これにより、第１スイッチ１１０がＯＮし、第１電源線１と電力分配線ＰＬとが電気的に接続される。まず、起点ノードに最も近いノードＮ１の電圧が上昇し始め、時刻ｔ１において第１電源電圧ＶＤＤ１に達する。
【００４２】
ノードＮ１とノードＮ２との間には遅延回路１５０が介在しているため、ノードＮ２の電圧は、ノードＮ１の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードＮ２の電圧は、時刻ｔ１よりも後に上昇し始める。そして、時刻ｔ１から所定の遅延時間Ｔｄだけ後の時刻ｔ２において、ノードＮ２の電圧は第１電源電圧ＶＤＤ１に達する。
【００４３】
また、ノードＮ２とノードＮ３との間には遅延回路１５０が介在しているため、ノードＮ３の電圧は、ノードＮ２の電圧の上昇開始よりも遅れて上昇し始める。好適には、ノードＮ３の電圧は、時刻ｔ２よりも後に上昇し始める。そして、時刻ｔ２から所定の遅延時間Ｔｄだけ後の時刻ｔ３において、ノードＮ３の電圧は第１電源電圧ＶＤＤ１に達する。
【００４４】
このように、スタンバイ状態からの復帰時、第１電源電圧ＶＤＤ１は、ノードＮ１、Ｎ２、Ｎ３の順番で供給（印加）される。すなわち、第１電源電圧ＶＤＤ１は、回路ブロック１０−１、１０−２、１０−３の順番で供給（印加）される。
【００４５】
時刻ｔ３よりも後の時刻ｔ４において、第１スイッチ制御信号ＣＯＮ１がＨｉｇｈレベルからＬｏｗレベルに変わる。これにより、第１スイッチ１１０がＯＦＦし、第１電源線１と電力分配線ＰＬとの間の電気的接続が切断される。
【００４６】
続いて、時刻ｔ５において、第２スイッチ制御信号ＣＯＮ２がＬｏｗレベルからＨｉｇｈレベルに変わる。これにより、第２スイッチ１２０−１〜１２０−３が一斉にＯＮし、第２電源線２とノードＮ１〜Ｎ３とが電気的に接続される。その結果、ノードＮ１〜Ｎ３（回路ブロック１０−１〜１０−３）に対して第２電源電圧ＶＤＤ２がほぼ同時に供給され始める。ノードＮ１〜Ｎ３の電圧は、第１電源電圧ＶＤＤ１から更に上昇し、時刻ｔ６において第２電源電圧ＶＤＤ２に達する。このように、本実施の形態によれば、電源供給制御回路１００は、回路ブロック１０−１〜１０−３に対して、第１電源電圧ＶＤＤ１を時間差で供給した後に、第２電源電圧ＶＤＤ２を一斉に供給する。
【００４７】
時刻ｔ１０において、第２スイッチ制御信号ＣＯＮ２がＨｉｇｈレベルからＬｏｗレベルに変わる。これにより、第２スイッチ１２０−１〜１２０−３がＯＦＦし、第２電源線２とノードＮ１〜Ｎ３との間の電気的接続が切断される。ノードＮ１〜Ｎ３の電圧は、第２電源電圧ＶＤＤ２から減少し始める。
【００４８】
続いて、時刻ｔ１１において、第１スイッチ制御信号ＣＯＮ１がＬｏｗレベルからＨｉｇｈレベルに変わる。これにより、第１スイッチ１１０がＯＮし、第１電源線１と電力分配線ＰＬとが電気的に接続される。ノードＮ１〜Ｎ３の電圧は、第１電源電圧ＶＤＤ１に維持される。このように、第１電源電圧ＶＤＤ１のレベルを最低限維持しながら、第２電源電圧ＶＤＤ２の供給だけをＯＮ／ＯＦＦすることも可能である。用途によっては、このような制御によって、充放電電力が更に削減される。
【００４９】
２−３．効果
第２の実施の形態によれば、第１の実施の形態と同じ効果が得られる。すなわち、スタンバイ状態からの復帰時、複数の回路ブロック１０に対する第１電源電圧ＶＤＤ１の供給開始タイミングを順番にずらすことにより、無駄な充放電の発生を防止することができる。更に、ＣＭＯＳ論理回路における貫通電流の発生も防止される。
【００５０】
第２電源電圧ＶＤＤ２に関しては、複数の回路ブロック１０に対して同じタイミングで供給してもよい。それは、各回路ブロック１０に供給される電圧が第１電源電圧ＶＤＤ１まで上昇した時点で、各回路ブロック１０から出力される出力信号の電圧レベルが確定するからである。出力信号の電圧レベルが確定しているため、第２電源電圧ＶＤＤ２を同時に印加しても、貫通電流は流れない。第２電源電圧ＶＤＤ２の供給タイミングを遅延させる必要がないため、スタンバイ状態からの復帰に要する時間が短縮される。また、第２電源電圧ＶＤＤ２の供給制御に遅延回路１５０が不要であるため、面積の増加が抑制される。
【００５１】
更に、第２の実施の形態によれば、第１の実施の形態と比較して、スタンバイ状態からの復帰時の消費電力が低減される。第１の実施の形態では、回路ブロック１０に供給される電圧は、グランド電圧ＧＮＤから動作電圧（第２電源電圧ＶＤＤ２）まで１段階で上昇する。この場合、回路ブロック１０に含まれる総容量ＣＬの充電に必要な消費電力Ｐは、次の式（１）で表される。
【００５２】
式（１）：Ｐ＝ＣＬ×ＶＤＤ２２
【００５３】
一方、第２の実施の形態によれば、回路ブロック１０に供給される電圧は、２段階で上昇する。具体的には、回路ブロック１０に供給される電圧は、グランド電圧ＧＮＤから第１電源電圧ＶＤＤ１まで一旦上昇した後、更に第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで上昇する。この場合、回路ブロック１０に含まれる総容量ＣＬの充電に必要な消費電力Ｐは、次の式（２）で表される。
【００５４】
式（２）：Ｐ＝ＣＬ×（ＶＤＤ１２＋ＶＤＤ２×（ＶＤＤ２−ＶＤＤ１））
【００５５】
例えば、ＶＤＤ２＝１．０、ＶＤＤ１＝０．５の場合を考える。消費電力Ｐは、式（１）の場合は“ＣＬ”であるが、式（２）の場合は“０．７５ＣＬ”となる。つまり、２段階充電により、消費電力Ｐを２５％削減することが可能となる。
【００５６】
２−４．レイアウト例
図８は、第２の実施の形態に係る半導体装置のレイアウトの一例を示す平面図である。
【００５７】
第１電源電圧生成部１６０は、第２電源電圧ＶＤＤ２から第１電源電圧ＶＤＤ１を生成する。第１電源電圧生成部１６０の構成例については、後に詳しく説明される。尚、第１電源電圧ＶＤＤ１が外部から与えられるような構成も当然可能である。
【００５８】
また、第１電源電圧生成部１６０は、第１スイッチ１１０の機能も有しており、第１スイッチ制御信号ＣＯＮ１に応じて電力分配配線１７０への第１電源電圧ＶＤＤ１の供給をＯＮ／ＯＦＦ制御する。電力分配配線１７０は、図６における電力分配線ＰＬに相当する。この電力分配配線１７０は、配線層に形成されており、複数の回路ブロック１０の近傍を通るように形成されている。
【００５９】
ブロック電源配線１８０は、各回路ブロック１０に電源電圧（ＶＤＤ１、ＶＤＤ２）を供給するための電源配線である。例えば、ブロック電源配線１８０−１は、回路ブロック１０−１に電源電圧（ＶＤＤ１、ＶＤＤ２）を供給し、ブロック電源配線１８０−２は、回路ブロック１０−２に電源電圧（ＶＤＤ１、ＶＤＤ２）を供給する。これらブロック電源配線１８０−１、１８０−２は、上述の電力分配配線１７０と交差するように形成されている。ブロック電源配線１８０−１と電力分配配線１７０との交差点には、両配線間を接続するビアが形成されており、この交差点が、図６におけるノードＮ１に相当する。また、ブロック電源配線１８０−２と電力分配配線１７０との交差点には、両配線間を接続するビアが形成されており、この交差点が、図６におけるノードＮ２に相当する。
【００６０】
ノードＮ１とノードＮ２との間には、遅延回路１５０が形成されている。また、ノードＮ２とノードＮ３（図示されない）との間には、遅延回路１５０が形成されている。遅延回路１５０は、電力分配配線１７０とは異なる構造であり、典型的には、電力分配配線１７０とは異なる配線層に形成される。例えば、遅延回路１５０は、基板上に形成されたポリシリコン素子である。異なる層に形成された遅延回路１５０と電力分配配線１７０との間は、ビアで接続される。
【００６１】
ブロック電源配線１８０−１と第２電源線２との間には、第２スイッチ１２０−１が設けられている。ブロック電源配線１８０−２と第２電源線２との間には、第２スイッチ１２０−２が設けられている。各々の第２スイッチ１２０は、並列に接続された複数のＮＭＯＳトランジスタで構成されている。各ＮＭＯＳトランジスタは、ゲート１２１、ドレイン１２２及びソース１２３を備えている。ゲート１２１には、第２スイッチ制御信号ＣＯＮ２が印加される。ドレイン１２２は、第２電源線２に接続されている。ソース１２３は、ブロック電源配線１８０に接続されている。
【００６２】
２−５．スイッチ制御信号の生成方法
＜第１の例＞
図９Ａは、スイッチ制御信号（ＣＯＮ１、ＣＯＮ２）を生成するための構成の一例を示すブロック図である。図９Ｂは、図９Ａで示された構成の動作を示すタイミングチャートである。
【００６３】
まず、動作制御部２００は、電源起動／遮断信号ＶＣＯＮＴをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、動作モードが電源起動モードとなる。電源起動／遮断信号ＶＣＯＮＴがＨｉｇｈレベルに変わると、制御信号生成部２１０は、第１スイッチ制御信号ＣＯＮ１をＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、第１スイッチ１１０がＯＮする。
【００６４】
また、第１スイッチ制御信号ＣＯＮ１は、遅延回路２２０にも入力される。遅延回路２２０は、第１スイッチ制御信号ＣＯＮ１を所定の遅延時間だけ遅延させ、信号ＶＤＥＴ１として制御信号生成部２１０に出力する。信号ＶＤＥＴ１は、第１スイッチ制御信号ＣＯＮ１から所定の遅延時間だけ遅れて、ＬｏｗレベルからＨｉｇｈレベルに変わる。
【００６５】
信号ＶＤＥＴ１がＨｉｇｈレベルに変わると、制御信号生成部２１０は、第１スイッチ制御信号ＣＯＮ１をＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、第１スイッチ１１０がＯＦＦする。更に、制御信号生成部２１０は、第２スイッチ制御信号ＣＯＮ２をＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、第２スイッチ１２０がＯＮする。
【００６６】
また、第２スイッチ制御信号ＣＯＮ２は、遅延回路２３０にも入力される。遅延回路２３０は、第２スイッチ制御信号ＣＯＮ２を所定の遅延時間だけ遅延させ、信号ＶＤＥＴ２として動作制御部２００に出力する。信号ＶＤＥＴ２は、第２スイッチ制御信号ＣＯＮ２から所定の遅延時間だけ遅れて、ＬｏｗレベルからＨｉｇｈレベルに変わる。信号ＶＤＥＴ２がＨｉｇｈレベルに変わったことをもってして、動作制御部２００は、回路ブロック１０−１〜１０−３が演算可能な状態になったことを認識する。
【００６７】
電源遮断モードでは、動作制御部２００は、電源起動／遮断信号ＶＣＯＮＴをＨｉｇｈレベルからＬｏｗレベルに切り替える。電源起動／遮断信号ＶＣＯＮＴがＬｏｗレベルに変わると、制御信号生成部２１０は、第２スイッチ制御信号ＣＯＮ２をＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、第２スイッチ１２０がＯＦＦする。
【００６８】
遅延回路２２０、２３０での遅延量を適切に設計することによって、スイッチ制御信号ＣＯＮ１、ＣＯＮ２を所望のタイミングで制御することが可能である。本例の構成は、アナログ電圧のレベル検出回路を必要とせず、デジタル回路で設計可能である。従って、小型化、低電力化が可能となる。
【００６９】
＜第２の例＞
図１０Ａは、スイッチ制御信号（ＣＯＮ１、ＣＯＮ２）を生成するための構成の他の例を示すブロック図である。図１０Ｂは、図１０Ａで示された構成の動作を示すタイミングチャートである。
【００７０】
まず、動作制御部２００は、電源起動／遮断信号ＶＣＯＮＴをＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、動作モードが電源起動モードとなる。電源起動／遮断信号ＶＣＯＮＴがＨｉｇｈレベルに変わると、制御信号生成部２１０は、第１スイッチ制御信号ＣＯＮ１をＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、第１スイッチ１１０がＯＮする。
【００７１】
第１スイッチ１１０がＯＮすると、上述の通り、ノードＮ１、Ｎ２、Ｎ３・・・の電圧が時間差で上昇していく。ここで、電力分配線ＰＬ上で起点ノードから最も遠いノードを、ノードＮＺとする。レベル検出回路２４０は、ノードＮＺの電圧と第１電源電圧ＶＤＤ１との比較を行う。ノードＮＺの電圧が第１電源電圧ＶＤＤ１に達すると、レベル検出回路２４０は、信号ＶＤＥＴ１をＬｏｗレベルからＨｉｇｈレベルに切り替える。信号ＶＤＥＴ１は、制御信号生成部２１０に入力される。
【００７２】
信号ＶＤＥＴ１がＨｉｇｈレベルに変わると、制御信号生成部２１０は、第１スイッチ制御信号ＣＯＮ１をＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、第１スイッチ１１０がＯＦＦする。更に、制御信号生成部２１０は、第２スイッチ制御信号ＣＯＮ２をＬｏｗレベルからＨｉｇｈレベルに切り替える。これにより、第２スイッチ１２０がＯＮする。
【００７３】
第２スイッチ１２０がＯＮすると、上述の通り、ノードＮ１、Ｎ２、Ｎ３・・・の電圧が更に上昇する。レベル検出回路２５０は、ノードＮＺの電圧と第２電源電圧ＶＤＤ２との比較を行う。ノードＮＺの電圧が第２電源電圧ＶＤＤ２に達すると、レベル検出回路２５０は、信号ＶＤＥＴ２をＬｏｗレベルからＨｉｇｈレベルに切り替える。信号ＶＤＥＴ２は、動作制御ロジック２００に入力される。信号ＶＤＥＴ２がＨｉｇｈレベルに変わったことをもってして、動作制御部２００は、回路ブロック１０−１〜１０−３が演算可能な状態になったことを認識する。
【００７４】
電源遮断モードでは、動作制御部２００は、電源起動／遮断信号ＶＣＯＮＴをＨｉｇｈレベルからＬｏｗレベルに切り替える。電源起動／遮断信号ＶＣＯＮＴがＬｏｗレベルに変わると、制御信号生成部２１０は、第２スイッチ制御信号ＣＯＮ２をＨｉｇｈレベルからＬｏｗレベルに切り替える。これにより、第２スイッチ１２０がＯＦＦする。
【００７５】
本例では、レベル検出回路２４０、２５０が、ノードＮＺの電圧を直接モニターする。従って、遅延回路１５０での遅延時間や電圧立ち上がり時間が、製造ばらつきや温度変動等の要因で設計値からずれたとしても、スイッチ制御信号ＣＯＮ１、ＣＯＮ２を正しく制御することが可能となる。
【００７６】
２−６．変形例
図１１は、第２の実施の形態に係る半導体装置の変形例を示すブロック図である。本変形例では、上述の第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２に加えて、第３電源電圧ＶＤＤ３が更に用いられる。第３電源電圧ＶＤＤ３は、第２電源電圧ＶＤＤ２よりも更に高い（ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１）。第３電源線３は、第３電源電圧ＶＤＤ３を供給する。
【００７７】
電力供給制御回路１００は、図６で示された構成に加えて、第３スイッチ１３０を更に備えている。第３スイッチ１３０は、第３電源線３とノードＮ１〜Ｎ３との間に設けられており、第３電源線３からノードＮ１〜Ｎ３のそれぞれへの第３電源電圧ＶＤＤ３の供給をＯＮ／ＯＦＦ制御する。より詳細には、第３スイッチ１３０−１が、第３電源線３とノードＮ１との間に設けられており、第３スイッチ１３０−２が、第３電源線３とノードＮ２との間に設けられており、第３スイッチ１３０−３が、第３電源線３とノードＮ３との間に設けられている。これら第３スイッチ１３０−１〜１３０−３は、同じ第３スイッチ制御信号ＣＯＮ３に応じて同時にＯＮ／ＯＦＦする。これら第３スイッチ１３０−１〜１３０−３をＯＮ／ＯＦＦすることによって、第３電源線３からノードＮ１〜Ｎ３、すなわち、第３電源線３から複数の回路ブロック１０への第３電源電圧ＶＤＤ３の供給を一斉に制御することができる。
【００７８】
本変形例では、第１スイッチ１１０、第２スイッチ１２０、第３スイッチ１３０の順番でＯＮする。これにより、回路ブロック１０に供給される電圧は、３段階で上昇する。具体的には、回路ブロック１０に供給される電圧は、グランド電圧ＧＮＤから第１電源電圧ＶＤＤ１まで一旦上昇し、次に第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで上昇し、更に第２電源電圧ＶＤＤ２から第３電源電圧ＶＤＤ３まで上昇する。この場合、回路ブロック１０に含まれる総容量ＣＬの充電に必要な消費電力Ｐは、次の式（３）で表される。
【００７９】
式（３）：Ｐ＝ＣＬ×（ＶＤＤ１２＋ＶＤＤ２×（ＶＤＤ２−ＶＤＤ１）＋（ＶＤＤ３×（ＶＤＤ３−ＶＤＤ２））
【００８０】
例えば、ＶＤＤ３＝１．０、ＶＤＤ２＝２／３、ＶＤＤ１＝１／３の場合を考える。この場合、式（３）で与えられる消費電力Ｐは“（２／３）ＣＬ”となる。つまり、３段階充電により、消費電力Ｐを更に削減することが可能となる。
【００８１】
３．第３の実施の形態
３−１．構成、動作
既出の実施の形態では、電力分配線ＰＬ上での第１電源電圧ＶＤＤ１の伝搬を遅延させていた。本発明の第３の実施の形態では、その代わりに、第１スイッチ１１０を制御する第１スイッチ制御信号ＣＯＮ１の伝搬を遅延させる。
【００８２】
図１２は、第３の実施の形態に係る半導体装置の構成を示すブロック図である。本実施の形態では、ノードＮ１、Ｎ２、Ｎ３の各々に対して第１スイッチ１１０が設けられる。具体的には、第１スイッチ１１０−１が、第１電源線１とノードＮ１との間に設けられている。また、第１スイッチ１１０−２が、ノードＮ１とノードＮ２との間に設けられている。更に、第１スイッチ１１０−３が、ノードＮ２とノードＮ３との間に設けられている。
【００８３】
第１スイッチ１１０をＯＮ／ＯＦＦ制御するための第１スイッチ制御信号ＣＯＮ１は、スイッチ制御信号線ＳＬ上の起点ノードに供給される。第１スイッチ１１０−１は、スイッチ制御信号線ＳＬ上のノードＳＮ１の電圧に応じてＯＮ／ＯＦＦする。第１スイッチ１１０−２は、スイッチ制御信号線ＳＬ上のノードＳＮ２の電圧に応じてＯＮ／ＯＦＦする。第１スイッチ１１０−３は、スイッチ制御信号線ＳＬ上のノードＳＮ３の電圧に応じてＯＮ／ＯＦＦする。起点ノードからスイッチ制御信号線ＳＬに沿った距離は、ノードＳＮ１までが最も短く、ノードＳＮ２までが次に短く、ノードＳＮ３までが最も長い。
【００８４】
第１電源電圧ＶＤＤ１の供給開始タイミングをノードＮ１、Ｎ２、Ｎ３の順番にするためには、第１スイッチ１１０をＯＮするタイミングを１１０−１、１１０−２、１１０−３の順番にすればよい。そのために、ノードＳＮ１とノードＳＮ２との間のスイッチ制御信号線ＳＬ上に、遅延回路１５０が設けられている。また、ノードＳＮ２とノードＳＮ３との間のスイッチ制御信号線ＳＬ上に、遅延回路１５０が設けられている。つまり、スイッチ制御信号ＳＬ上で、起点ノード、ノードＳＮ１、遅延回路１５０、ノードＳＮ２、遅延回路１５０、及びノードＳＮ３がこの順番で並んでいる。
【００８５】
このような構成により、スイッチ制御信号線ＳＬ上での第１スイッチ制御信号ＣＯＮ１の伝搬が遅延する。その結果、第１スイッチ１１０−１、１１０−２、１１０−３がこの順番でＯＮし、第１電源電圧ＶＤＤ１の供給開始タイミングがノードＮ１、Ｎ２、Ｎ３の順番となる。これにより、既出の実施の形態と同じ効果が得られる。尚、第２電源電圧ＶＤＤ２の供給に関しては、既出の実施の形態と同じである。
【００８６】
尚、遅延回路１５０とノードＳＮ１〜ＳＮ３の配置関係は、図１で示されたものに限定されない。遅延回路１５０による起点ノードからの信号遅延量を考えたとき、ノードＳＮ１までの信号遅延量が第１遅延量であり、ノードＳＮ２までの信号遅延量が第１遅延量より大きい第２遅延量であり、ノードＳＮ３までの信号遅延量が第２遅延量より更に大きい第３遅延量であればよい。この条件が満たされる限り、ノードＳＮ１〜ＳＮ３が起点ノードに対して並列的に接続されていてもよい。
【００８７】
図１３は、他の構成例を示している。図１３では、第１スイッチ１１０−１は、ノードＮ１と第１電源線１との間に設けられている。第１スイッチ１１０−２は、ノードＮ２と第１電源線１との間に設けられている。第１スイッチ１１０−３は、ノードＮ３と第１電源線１との間に設けられている。それ以外は、図１２の場合と同じである。このような構成によっても、同じ動作が実現され、同じ効果が得られる。
【００８８】
尚、図１２及び図１３において、第１スイッチ１１０−１〜１１０−３、スイッチ制御信号線ＳＬ及び遅延回路１５０は、「第１スイッチ回路」を構成している。この第１スイッチ回路は、第１電源線１からノードＮ１〜Ｎ３への第１電源電圧ＶＤＤ１の供給をＯＮ／ＯＦＦ制御する。電源復帰時、第１スイッチ回路は、第１電源線１とノードＮ１との間を電気的に接続し、続いて、第１電源線１とノードＮ２との間を電気的に接続し、その後、第１電源線１とノードＮ３との間を電気的に接続する。つまり、第１スイッチ回路は、ノードＮ１、Ｎ２、Ｎ３の順番で第１電源電圧ＶＤＤ１を供給する。
【００８９】
一方、第２スイッチ１２０−１〜１２０−３は、「第２スイッチ回路」を構成している。この第２スイッチ回路は、第２電源線２からノードＮ１〜Ｎ３への第２電源電圧ＶＤＤ２の供給をＯＮ／ＯＦＦ制御する。電源復帰時、第２スイッチ回路は、上記第１スイッチ回路がＯＦＦした後にＯＮする。ＯＮすると、第２スイッチ回路は、ノードＮ１〜Ｎ３に対して一斉に第２電源電圧ＶＤＤ２を供給する。
【００９０】
３−２．レイアウト
図１４は、図１２で示された構成のレイアウトの一例を示す平面図である。既出の図８の場合と重複する説明は、適宜省略される。
【００９１】
第１電源電圧生成部１６０は、第２電源電圧ＶＤＤ２から第１電源電圧ＶＤＤ１を生成する。そして、第１電源電圧生成部１６０は、生成した第１電源電圧ＶＤＤ１を第１電源線１に出力する。第１電源電圧生成部１６０の構成例については、後に詳しく説明される。尚、第１電源電圧ＶＤＤ１が外部から与えられるような構成も当然可能である。
【００９２】
第１スイッチ１１０−１は、ＮＭＯＳトランジスタである。そのＮＭＯＳトランジスタは、ゲート１１１、ドレイン１１２及びソース１１３を備えている。ゲート１１１は、スイッチ制御信号配線１９０上のノードＳＮ１に接続されている。ドレイン１１２は、第１電源線１に接続されている。ソース１１３は、ブロック電源配線１８０−１（ノードＮ１）に接続されている。
【００９３】
第１スイッチ１１０−２は、ＮＭＯＳトランジスタである。そのＮＭＯＳトランジスタは、ゲート１１１、ドレイン１１２及びソース１１３を備えている。ゲート１１１は、スイッチ制御信号配線１９０上のノードＳＮ２に接続されている。ドレイン１１２は、ブロック電源配線１８０−１（ノードＮ１）に接続されている。ソース１１３は、ブロック電源配線１８０−２（ノードＮ２）に接続されている。
【００９４】
配線層に形成されているスイッチ制御信号配線１９０は、図１２におけるスイッチ制御信号線ＳＬに相当する。スイッチ制御信号配線１９０には、第１スイッチ制御信号ＣＯＮ１が供給される。
【００９５】
スイッチ制御信号配線１９０のノードＳＮ１とノードＳＮ２との間には、遅延回路１５０が形成されている。遅延回路１５０は、スイッチ制御信号配線１９０とは異なる構造であり、典型的には、スイッチ制御信号配線１９０とは異なる配線層に形成される。例えば、遅延回路１５０は、基板上に形成されたポリシリコン素子である。異なる層に形成された遅延回路１５０とスイッチ制御信号配線１９０との間は、ビアで接続される。
【００９６】
その他は、図８で示された構成と同じである。
【００９７】
４．第１電源電圧生成部１６０について
図１５は、第１電源電圧生成部１６０の回路構成例を示している。この第１電源電圧生成部１６０は、スイッチトキャパシタと呼ばれる構造を有している。具体的には、図１５に示されるように、第１電源電圧生成部１６０は、２つの容量素子Ｃ１、Ｃ２、及び４つのスイッチＳ１〜Ｓ４を備えている。この第１電源電圧生成部１６０の動作は、次の通りである。
【００９８】
まず、図１６Ａに示されるように、スイッチＳ１、Ｓ３をＯＮさせ、一方、スイッチＳ２、Ｓ４をＯＦＦさせる。この操作は、以下、操作１と参照される。操作１により、容量素子Ｃ１の第１の端子がＶＤＤ２端子（第２電源電位ＶＤＤ２を入力する端子）に電気的に接続され、その第２の端子がＶＤＤ１端子（第１電源電位ＶＤＤ１を出力する端子）に電気的に接続される。
【００９９】
次に、図１６Ｂに示されるように、スイッチＳ２、Ｓ４をＯＮさせ、一方、スイッチＳ１、Ｓ３をＯＦＦさせる。この操作は、以下、操作２と参照される。操作２により、容量素子Ｃ１の第１の端子がＶＤＤ１端子に電気的に接続され、第２の端子がグランド端子に電気的に接続される。このとき、容量素子Ｃ１、Ｃ２間で電位差がなくなるように、スイッチＳ２を介して電荷の移動が発生する。結果として、操作２の後にＶＤＤ１端子に出力される電位ＶＤＤ１は、次の式で与えられる。ここで、ＶＤＤ１’は、操作２の前のＶＤＤ１の値である。
【０１００】
ＶＤＤ１＝（Ｃ１＊（ＶＤＤ２−ＶＤＤ１’）＋Ｃ２＊ＶＤＤ１’）／（Ｃ１＋Ｃ２）
【０１０１】
上記の操作１と操作２を繰り返し行うと、ＶＤＤ１は徐々に上昇していく。図１７は、ＶＤＤ１の上昇を示すグラフ図であり、縦軸はＶＤＤ１の値を表し、横軸は操作２の実行回数を表している。図１７に示されるように、操作１と操作２の繰り返しにより、ＶＤＤ１は徐々に上昇し、最終的にはＶＤＤ２／２に収束する。この収束値（＝ＶＤＤ２／２）は、容量素子Ｃ１、Ｃ２の容量比に依らず、一定である。従って、容量値のばらつきなどの影響を受けず、高い精度を取ることができる。
【０１０２】
本方式によれば、ＶＤＤ１の値が収束するまでは、操作２での電荷移動による電力消費が発生するが、収束後は、電荷移動が無くなる為、電力消費が発生しない。また、操作１から操作２への切り替えの際に、容量素子Ｃ１、Ｃ２に蓄えられた電荷量には変化が発生しないため、消費電力は発生しない。このように、本方式によれば、第２電源電位ＶＤＤ２から第１電源電位ＶＤＤ１を、高い電力効率で生成することが可能となる。
【０１０３】
尚、第１電源電位ＶＤＤ１の収束値は、ＶＤＤ２／２に限られない。容量素子及びスイッチの数を変更することによって、他の収束値も実現可能である。例えば、ＶＤＤ１の収束値をＶＤＤ２／３にするためには、図１８に示されるような回路構成を用いればよい。図１８の場合、操作１においてスイッチＳ１，Ｓ３，Ｓ６をＯＮし、その他のスイッチをＯＦＦし、また、操作２においてスイッチＳ２、Ｓ５，Ｓ４、Ｓ７をＯＮし、その他のスイッチをＯＦＦすればよい。
【０１０４】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【０１０５】
１    第１電源線
２    第２電源線
３    第３電源線
１０    回路ブロック
１００    電力供給制御回路
１１０    第１スイッチ
１２０    第２スイッチ
１３０    第３スイッチ
１５０    遅延回路
１６０    第１電源電圧生成部
１７０    電力分配配線
１８０    ブロック電源配線
１９０    スイッチ制御信号配線
２００    動作制御部
２１０    制御信号生成部
２２０    遅延回路
２３０    遅延回路
２４０    レベル検出回路
２５０    レベル検出回路
ＰＬ    電力分配線
ＳＬ    スイッチ制御信号線
Ｎ１、Ｎ２、Ｎ３  ノード
ＳＮ１、ＳＮ２、ＳＮ３  ノード
ＣＯＮ    スイッチ制御信号
ＣＯＮ１  第１スイッチ制御信号
ＣＯＮ２  第２スイッチ制御信号
ＣＯＮ３  第３スイッチ制御信号
ＶＤＤ    電源電圧
ＶＤＤ１  第１電源電圧
ＶＤＤ２  第２電源電圧
ＶＤＤ３  第３電源電圧
【図１】
2013106134.tif 000003
【図２Ａ】
2013106134.tif 000004
【図２Ｂ】
2013106134.tif 000005
【図３】
2013106134.tif 000006
【図４】
2013106134.tif 000007
【図５】
2013106134.tif 000008
【図６】
2013106134.tif 000009
【図７】
2013106134.tif 000010
【図８】
2013106134.tif 000011
【図９Ａ】
2013106134.tif 000012
【図９Ｂ】
2013106134.tif 000013
【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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