(57)【要約】【課題】歪の発生を少なくする。【解決手段】入力信号（ＩＮ）を受ける初段増幅回路（ＰＲＥＡ）と、ゲートに初段増幅回路（ＰＲＥＡ）の出力信号を受けるソース接地の第１のトランジスタ（Ｔｒ１）と、ソースを第１のトランジスタ（Ｔｒ１）のドレインに接続し、ドレインから出力信号（ＯＵＴ）を送出すると共にドレインに対して電源供給がなされるゲート接地の第２のトランジスタ（Ｔｒ２）と、初段増幅回路（ＰＲＥＡ）の電源端と第２のトランジスタ（Ｔｒ２）のソースとの間に介在する第１のインピーダンス回路（Ｚ１）と、を備える。第１のインピーダンス回路（Ｚ１）は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路である。【選択図】図１
2013074590.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受ける初段増幅回路と、
ゲートに前記初段増幅回路の出力信号を受けるソース接地の第１のトランジスタと、
ソースを前記第１のトランジスタのドレインに接続し、ドレインから出力信号を送出すると共にドレインに対して電源供給がなされるゲート接地の第２のトランジスタと、
前記初段増幅回路の電源端と前記第２のトランジスタのソースとの間に介在する第１のインピーダンス回路と、
を備え、
前記第１のインピーダンス回路は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路であることを特徴とする増幅器。
【請求項２】
前記第１のインピーダンス回路は、一端及び他端間の経路にインダクタを含むことを特徴とする請求項１記載の増幅器。
【請求項３】
前記第１のインピーダンス回路は、一端及び他端間の経路に２つのインダクタからなる直列接続回路を備え、２つのインダクタの接続点および接地間にキャパシタを備えた回路であることを特徴とする請求項１記載の増幅器。
【請求項４】
前記第１のインピーダンス回路は、一端及び他端間の経路にインダクタとキャパシタとの並列接続回路を含むことを特徴とする請求項１記載の増幅器。
【請求項５】
前記初段増幅回路は、ソース接地された第３のトランジスタを備え、前記初段増幅回路の電源端と出力端とを共通に前記第３のトランジスタのドレインに接続することを特徴とする請求項１記載の増幅器。
【請求項６】
前記初段増幅回路は、ゲートに前記入力信号を受けるソース接地の第４のトランジスタと第２のインピーダンス回路とをさらに備え、
前記第４のトランジスタのドレインは、前記第３のトランジスタのゲートに接続されると共に、前記第２のインピーダンス回路を介して前記第３のトランジスタのドレインに接続され、
前記第２のインピーダンス回路は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路であることを特徴とする請求項５記載の増幅器。
【請求項７】
前記初段増幅回路は、カスコード回路で構成され、前記初段増幅回路の電源端と出力端とを共通に前記カスコード回路の出力端に接続することを特徴とする請求項１記載の増幅器。
【請求項８】
少なくとも前記第２のトランジスタは、高電子移動度トランジスタであることを特徴とする請求項１記載の増幅器。
【請求項９】
前記高電子移動度トランジスタは、窒化ガリウム電界効果トランジスタであることを特徴とする請求項８記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に係り、特に、ＣＡＴＶなどの高周波信号の広帯域用の増幅器に係る。
【背景技術】
【０００２】
ＣＡＴＶなどの多信号の増幅器は、広帯域特性、低歪特性が良好であることが必要とされる。このような要求に対し、前段をソース接地のトランジスタとし後段をゲート接地のトランジスタとして縦続接続したカスコード回路が一般に使用される。カスコード回路は２段のトランジスタが直接接続されており、さらに利得を高くする必要があるときは、前段のトランジスタの前にさらに初段の増幅回路を接続する。このような増幅器の例が特許文献１、２において開示されている。
【０００３】
図６は、特許文献１に記載された広帯域増幅器の回路図であって、（ａ）は交流的等価回路であり、（ｂ）は直流的等価回路である。
【０００４】
図６（ａ）に示す交流的な等価回路を参照すると、第１段目の増幅部はＦＥＴ３１とソース抵抗Ｒa1とからなり、ソース抵抗Ｒa1の一端はＦＥＴ３１のソースに接続され、他端は接地されている。第１の負帰還回路２６はコンデンサＣ１及び抵抗Ｒ１によって構成され、ＦＥＴ３１のソースとドレインの間に接続されている。第２段目と第３段目の増幅部はＦＥＴ３２、３３とソース抵抗Ｒa2、ゲート抵抗Ｒa3とからなり、ＦＥＴ３２、３３はカスコード接続され、ソース抵抗Ｒa2の一端はＦＥＴ３２のソースに接続され、他端は接地されている。また、ゲート抵抗Ｒa3の一端はＦＥＴ３３のゲートに接続され、他端は接地されている。第２の負帰還回路２７はコンデンサＣ2 及びＲ2 によって構成されており、ＦＥＴ３３のドレインとＦＥＴ３２のゲートとの間に接続されている。更に、図２（ａ）では、出力端子ＯＵＴと接地間に、負荷Ｌが接続されている。
【０００５】
図６（ｂ）において、抵抗Ｒ5、Ｒ52、Ｒ53はＦＥＴ３３にゲートバイアスを与えるためのものであり、同様に、抵抗Ｒ6、Ｒ61、Ｒ62はＦＥＴ３２にゲートバイアスを与え、且つ、抵抗Ｒ63、Ｒ64はＦＥＴ３１にゲートバイアスを供給するためのものである。また、ＦＥＴ３１のソースに接続された抵抗Ｒ31はゲートバイアスを決めるためのものである。Ｒ31を除き、これらバイアス用の電流はＦＥＴに流す電流に比較して、１／１００程度であるので、消費電力にはほとんど影響しない。ＦＥＴ３２のソースに接続された抵抗Ｒ41、コンデンサＣ6、インダクタＬ2 は交流信号が前段に戻らないようにするためのフィルタ回路を構成しており、ＦＥＴ３１のドレイン及びＦＥＴ３２のゲート間に接続されたコンデンサＣ5 は直流を阻止するためのコンデンサである。
【０００６】
図６（ａ）及び図６（ｂ）に示すような構成とすることにより、各段に並列に電流を流すことがなく、ＦＥＴ３１〜３３に流れる電流の経路を１つにすることができるので、各段を並列にしたものに較べ回路電流を１／２〜１／３に低減できる。更に、ＦＥＴ３１〜３３は直流的に直列に接続されているので、各ＦＥＴの耐圧は低くても、直列接続した回路全体の耐圧は高くすることができるので、電源端子ＶDDに２４Ｖ程度の高い直流電圧が印加されても破壊しない。
【０００７】
また、特許文献２には、交流的には縦続接続され、直流的には直列接続された２個のカスコード回路を備える広帯域増幅器が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第２８４８４４９号公報
【特許文献２】特開２００３−１９８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
従来の広帯域増幅器に関し、各段の増幅素子は、交流的に縦続接続され、高周波的に利得が向上する。一方、直流的には各段の増幅素子は、全て直列接続されるので、それぞれの増幅素子に印加されるドレインソース間電圧は、電源電圧をそれぞれに分割した値となる。したがって、直列接続する増幅素子が増加すればドレインソース間電圧は低下する。
【００１１】
ここで、例えば２段だけのカスコード接続の場合、出力段に出来るだけ高い電圧を掛けて飽和出力を高くし、前段の増幅回路は、出力段を十分にドライブする出力が得られる電圧にバイアス設定を行なうのが一般である。２段カスコード回路の初段のドレインソース間電圧をＶ１とすると、出力段に印加できるドレインソース間電圧Ｖ２は、以下のように表される。
Ｖ２＝Ｖｄｄ−Ｖ１−Ｖｓ
ただし、Ｖｄｄは電源電圧、Ｖｓはカスコード回路の初段のソース電位である。
【００１２】
ところで、特許文献１のように利得増加のためにカスコード回路の入力側に１段のソース接地回路を追加すると、ソース接地回路の増幅素子にもドレインソース間電圧が必要となる。追加されるドレインソース間電圧をＶ１´とすると、出力段のドレインソース間電圧Ｖ２´は、以下に示すようにＶ２に比べて減少してしまう。
Ｖ２´＝Ｖｄｄ−Ｖ１−Ｖ１´−Ｖｓ
【００１３】
このように追加した初段の増幅回路に使用するドレインソース間電圧の値だけ出力段のドレインソース間電圧が低下するので、出力段の飽和出力電力が低下する。特許文献２の場合についても同様であり、素子段数が増加しただけさらに出力段の飽和出力電圧が低下する。そして、このような飽和出力電圧の低下は、増幅器における信号歪を増加させてしまう虞がある。
【００１４】
また、飽和出力電力は、印加電圧の二乗に比例して低下するので、ドレインソ−ス間電圧を高くして飽和出力電力を保つことが重要である。パワー低下量をΔＰとすれば、次の式で近似され、パワーが低下してしまう。
ΔＰ＝１０ｌｏｇ（Ｖ２´／Ｖ２）＾２    （ｄＢ）
【課題を解決するための手段】
【００１５】
本発明の１つのアスペクト（側面）に係る増幅器は、入力信号を受ける初段増幅回路と、ゲートに初段増幅回路の出力信号を受けるソース接地の第１のトランジスタと、ソースを第１のトランジスタのドレインに接続し、ドレインから出力信号を送出すると共にドレインに対して電源供給がなされるゲート接地の第２のトランジスタと、初段増幅回路の電源端と第２のトランジスタのソースとの間に介在する第１のインピーダンス回路と、を備え、第１のインピーダンス回路は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路である。
【発明の効果】
【００１６】
本発明によれば、出力信号における歪の発生を少なくすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施例に係る増幅器の回路図である。
【図２】本発明の第１の実施例に係るインピーダンス回路の回路図である。
【図３】本発明の第１の実施例に係る初段増幅回路の回路図である。
【図４】本発明の第２の実施例に係る初段増幅回路の回路図である。
【図５】本発明の第３の実施例に係る初段増幅回路の回路図である。
【図６】従来の増幅器の回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１９】
本発明の一実施形態に係る増幅器は、入力信号（図１のＩＮ）を受ける初段増幅回路（図１のＰＲＥＡ）と、ゲートに初段増幅回路の出力信号を受けるソース接地の第１のトランジスタ（図１のＴｒ１）と、ソースを第１のトランジスタのドレインに接続し、ドレインから出力信号（図１のＯＵＴ）を送出すると共にドレインに対して電源供給がなされるゲート接地の第２のトランジスタ（図１のＴｒ２）と、初段増幅回路の電源端と第２のトランジスタのソースとの間に介在する第１のインピーダンス回路（図１のＺ１）と、を備える。第１のインピーダンス回路は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路である。
【００２０】
以上のような増幅器は、前段に初段増幅回路を追加して増幅器の利得の向上を行なう。初段増幅回路の電源端は、直流を通過させる第１のインピーダンス回路を介してカスコード回路の出力段となる第２のトランジスタのソースに接続される。したがって、初段増幅回路の電源電流は、第２のトランジスタのドレイン電流を増加させ、第２のトランジスタにおける歪の発生を少なくすることができる。
【００２１】
増幅器において、第１のインピーダンス回路は、一端及び他端間の経路にインダクタ（例えば図２（Ａ）のＬａ）を含むことが好ましい。
【００２２】
増幅器において、第１のインピーダンス回路は、一端及び他端間の経路に２つのインダクタ（図２（Ｂ）のＬｂ１、Ｌｂ２）からなる直列接続回路を備え、２つのインダクタの接続点および接地間にキャパシタ（図２（Ｂ）のＣｂ）を備えた回路であってもよい。
【００２３】
増幅器において、第１のインピーダンス回路は、一端及び他端間の経路にインダクタとキャパシタとの並列接続回路（例えば図２（Ｃ）のＬｃ、Ｃｃ）を含んでもよい。
【００２４】
増幅器において、初段増幅回路は、ソース接地された第３のトランジスタ（図３のＴｒ３）を備え、初段増幅回路の電源端と出力端とを共通に第３のトランジスタのドレインに接続するようにしてもよい。
【００２５】
増幅器において、初段増幅回路は、ゲートに入力信号を受けるソース接地の第４のトランジスタ（図４のＴｒ４）と第２のインピーダンス回路（図４のＺ２）とをさらに備え、第４のトランジスタのドレインは、第３のトランジスタのゲートに接続されると共に、第２のインピーダンス回路を介して第３のトランジスタのドレインに接続され、第２のインピーダンス回路は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路であってもよい。
【００２６】
増幅器において、初段増幅回路は、カスコード回路（図５のＴｒ５、Ｔｒ６）で構成され、初段増幅回路の電源端と出力端とを共通にカスコード回路の出力端に接続するようにしてもよい。
【００２７】
増幅器において、少なくとも第２のトランジスタは、高電子移動度トランジスタであることが好ましい。
【００２８】
増幅器において、高電子移動度トランジスタは、窒化ガリウム電界効果トランジスタであってもよい。
【００２９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３０】
図１は、本発明の第１の実施例に係る増幅器の回路図である。図１において、増幅器は、初段増幅回路ＰＲＥＡ、電界効果トランジスタＴｒ１、Ｔｒ２、インピーダンス回路Ｚ１、抵抗素子Ｒ１、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、容量素子Ｃ１、Ｃ１１、Ｃ１２、インダクタＬ１を備える。
【００３１】
初段増幅回路ＰＲＥＡは、インピーダンス回路Ｚ１を介して供給される電源で動作し、入力信号ＩＮを受け、増幅した出力信号を容量素子Ｃ１１を介して電界効果トランジスタＴｒ１のゲートに供給する。
【００３２】
電界効果トランジスタＴｒ１は、ソースを抵抗素子Ｒ２１を介して接地し、ゲートには抵抗素子Ｒ１１を介してバイアス電圧Ｖｇ２が供給され（ソース接地）、ドレインを電界効果トランジスタＴｒ２のソースに接続する。
【００３３】
電界効果トランジスタＴｒ２は、ゲートを抵抗素子Ｒ２２を介して接地すると共にゲートには抵抗素子Ｒ１２を介してバイアス電圧Ｖｇ３が供給され（ゲート接地）、ソースを電界効果トランジスタＴｒ１のドレインに接続すると共にインピーダンス回路Ｚ１を介して初段増幅回路ＰＲＥＡに電源を供給し、ドレインを容量素子Ｃ１の一端およびインダクタＬ１の一端に接続すると共にドレインから容量素子Ｃ１２を介して出力信号ＯＵＴを出力する。インダクタＬ１の他端には、電源電圧Ｖｄｄが与えられる。
【００３４】
このような電界効果トランジスタＴｒ２は、電界効果トランジスタＴｒ１とカスコード回路を構成する。抵抗素子Ｒ２１は、単電源で使用するためのソース電位（Ｖｓ）を電界効果トランジスタＴｒ１に与える。Ｖｇ２は、抵抗素子Ｒ１１を介して電界効果トランジスタＴｒ１のゲートに印加され、電界効果トランジスタＴｒ１のドレイン電流を設定する。電界効果トランジスタＴｒ２のゲートは、抵抗素子Ｒ２２により接地され、Ｖｇ３は、抵抗素子Ｒ１２を介して電界効果トランジスタＴｒ２のゲートに印加され、電界効果トランジスタＴｒ２のソース電位を設定する。
【００３５】
容量素子Ｃ１は、他端を抵抗素子Ｒ１を介して電界効果トランジスタＴｒ１のゲートに接続し、抵抗素子Ｒ１と共に動作帯域を広げる為のカスコード回路のフィードバック回路を構成する。
【００３６】
インピーダンス回路Ｚ１は、直流を通過させると共に、所定の周波数帯域において所定のインピーダンス以上となるように構成された回路である。インピーダンス回路Ｚ１は、初段増幅回路ＰＲＥＡに対する電源供給経路として機能し、高周波信号を遮断する機能を有する。
【００３７】
次に、インピーダンス回路Ｚ１のより具体的な回路の例について説明する。図２は、インピーダンス回路Ｚ１の回路図の例である。なお、ここでは容量素子をキャパシタと称している。図２（Ａ）において、インピーダンス回路Ｚ１は、インダクタＬａで構成される。
【００３８】
図２（Ｂ）において、インピーダンス回路Ｚ１は、２つのインダクタＬｂ１、Ｌｂ２からなる直列接続回路を備え、２つのインダクタＬｂ１、Ｌｂ２の接続点および接地間にキャパシタ（容量素子）Ｃｂを備えたローパスフィルタ回路である。図２（Ｂ）の回路は、ＬとＣの定数を最適に設定することにより所望のフィルタ特性を実現することができる。さらに、多段のＬＣフィルタを構成することで高周波信号の低減効果をより高めることも可能である。このようなインピーダンス回路Ｚ１によれば、信号の回り込みによる発振が生じる可能性を低減させる。
【００３９】
図２（Ｃ）において、インピーダンス回路Ｚ１は、インダクタＬｃとキャパシタＣｃとの並列接続回路で構成される。図２（Ｄ）において、インピーダンス回路Ｚ１は、インダクタＬｄ１とキャパシタＣｄとの並列接続回路にさらにインダクタＬｄ２が直列接続された回路で構成される。図２（Ｅ）において、インピーダンス回路Ｚ１は、インダクタＬｅ１およびキャパシタＣｅ１の並列接続回路とインダクタＬｅ２およびキャパシタＣｅ２の並列接続回路とが直列接続された回路で構成される。図２（Ｆ）において、インピーダンス回路Ｚ１は、２つのインダクタＬｆ１、Ｌｆ２からなる直列接続回路を備え、２つのインダクタＬｆ１、Ｌｆ２の接続点および接地間にキャパシタＣｆおよびインダクタＬｆ３の直列回路を備えたローパスフィルタ回路である。
【００４０】
ここで、図２（Ｃ）〜（Ｅ）に示すインピーダンス回路Ｚ１は、ＬＣの並列回路を含み、ＬＣの共振周波数で極を有する。図２（Ｆ）に示すインピーダンス回路Ｚ１は、ＬＣの直列回路を含み、ＬＣの共振周波数で零点を有する。これらの回路は、それぞれ共振周波数付近で高周波信号を阻止する機能を持つ。したがって、特に、図２（Ｃ）、（Ｅ）に示すインピーダンス回路Ｚ１は、並列共振回路のみを含み、狭帯域信号に対応する電源供給経路として機能させる場合に有効である。
【００４１】
なお、図２では、図示していないが、インダクタに対して必要に応じて直列あるいは並列に抵抗素子を付加するように構成してもよい。抵抗素子を付加することで信号伝播の低減効果をより高めることが可能である。すなわち、抵抗素子を使用することによってインピーダンス回路Ｚ１を介して回り込む高周波信号をインダクタ単体よりも低減でき、回りこみによる発振を抑えた安定した回路が実現できる。また、特に、図２（Ｃ）、（Ｅ）にあっては、抵抗素子を付加することで、共振回路のＱを低下させ、信号帯域を広げることができる。
【００４２】
次に、初段増幅回路ＰＲＥＡについて説明する。図３は、本発明の第１の実施例に係る初段増幅回路の回路図である。図３において、初段増幅回路ＰＲＥＡは、電界効果トランジスタＴｒ３、抵抗素子Ｒ１３、Ｒ２３、容量素子Ｃ４３を備える
【００４３】
電界効果トランジスタＴｒ３は、ドレインをインピーダンス回路Ｚ１の一端および容量素子Ｃ１１の一端に接続し、ゲートに容量素子Ｃ４３を介して入力信号ＩＮを受けると共にゲートには抵抗素子Ｒ１３を介してバイアス電圧Ｖｇ１が供給され、ソースを抵抗素子Ｒ２３を介して接地し、ソース接地の増幅回路として機能する。
【００４４】
電界効果トランジスタＴｒ２のソースからインピーダンス回路Ｚ１を介して電界効果トランジスタＴｒ３のドレインに電源が供給され、電界効果トランジスタＴｒ３のソースは、抵抗素子Ｒ２３によりソース電位（Ｖｓ´）が与えられる。Ｖｇ１は、抵抗素子Ｒ１３を介して電界効果トランジスタＴｒ３のゲートに印加され、電界効果トランジスタＴｒ３のドレイン電流を設定している。従って図１において、電界効果トランジスタＴｒ２のドレイン電流は、電界効果トランジスタＴｒ１、Ｔｒ３の各ドレイン電流を合算した電流となる。
【００４５】
入力ＩＮに加えられた高周波信号は、電界効果トランジスタＴｒ３で増幅されコンデンサＣ１１を介してカスコード回路の２段増幅器に入力される。この時、電界効果トランジスタＴｒ３のドレインと電界効果トランジスタＴｒ２のドレイン間は、インピーダンス回路Ｚ１によって高いインピーダンスになるので、高周波信号の伝播が阻止される。ゆえに増幅器は、３段構成の増幅回路として動作する。
【００４６】
なお、図１の増幅器の前後に、必要とあれば、外部との間の整合回路を備えるようにしてもよい。また、図３では、省略しているが、電界効果トランジスタＴｒ３のフィードバック回路（特許文献１の負帰還回路２６相当）なども備えるようにしてもよい。
【００４７】
このように本実施例の増幅器において、電界効果トランジスタＴｒ２のドレイン電流は、電界効果トランジスタＴｒ１のドレイン電流と利得増加用に追加した電界効果トランジスタＴｒ３のドレイン電流とを合算した電流となる。電界効果トランジスタＴｒ１、Ｔｒ３は、直流的には並列構成であり高周波的には縦続接続となっている。また、電界効果トランジスタＴｒ１、Ｔｒ３は、電界効果トランジスタＴｒ２に対し直流的に直列接続の関係にある。
【００４８】
電界効果トランジスタＴｒ３は、電界効果トランジスタＴｒ１よりも高周波信号のレベルが低いので、飽和出力電圧はカスコード接続の利得分低くても良い。従って電界効果トランジスタＴｒ３のドレインソース間電圧は、低電圧で動作させても問題がない。また動作電流も電界効果トランジスタＴｒ２より減少させても、歪の発生は、極めてわずかである。
【００４９】
電界効果トランジスタＴｒ２のソースドレイン間電圧（Ｖ２）は、電界効果トランジスタＴｒ１、Ｔｒ３が直流的には並列接続とされるので、電源電圧Ｖｄｄから電界効果トランジスタＴｒ１、Ｔｒ３のドレインソース間電圧（Ｖ１）だけ小さい電圧となる。これは２段の時と、ほとんど同じドレインソース間電圧である。
Ｖ２＝Ｖｄｄ−Ｖ１−Ｖｓ
ここで、Ｖ１は、電界効果トランジスタＴｒ１、Ｔｒ３のドレインソース間電圧である。
【００５０】
ここで、このような増幅器が用いられるＣＡＴＶ幹線網の場合では、電源電圧Ｖｄｄが２４Ｖ程度であり、ＭＥＳＦＥＴなどでは動作電圧が高すぎて、トランジスタの耐圧が問題となる。したがって、従来例に示すような直流的に全て直列接続された回路が用いられていた。
【００５１】
これに対し、本実施例では、特に電界効果トランジスタＴｒ２として、高電子移動度トランジスタ（ＨＥＭＴ）、例えば高耐圧の窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）を用いることで、電圧ドロップが少なく、高電圧動作が可能である。
【００５２】
以上説明したように、本実施例の３段の増幅器は、出力段の電界効果トランジスタＴｒ２のドレインソース間電圧を２段のときとほぼ同じ電圧で動作可能である。追加した電界効果トランジスタＴｒ３のドレイン電流は、カスコード接続の出力段の電界効果トランジスタＴｒ２のドレイン電流を増加させる。したがって、増幅器における利得がより向上すると同時に、出力信号の歪をより減少させることができる。
【００５３】
以上、初段増幅回路ＰＲＥＡとして１段の増幅素子を追加する構成に関し説明を行なったが、初段増幅回路として複数段の増幅素子を追加する構成も可能である。以下、これに係る実施例について説明する。
【実施例２】
【００５４】
図４は、本発明の第２の実施例に係る初段増幅回路の回路図である。図４において、図３と同一の符号は、同一物を示し、その説明を省略する。図４の初段増幅回路ＰＲＥＡａは、図３に対し、電界効果トランジスタＴｒ４、インピーダンス回路Ｚ２、抵抗素子Ｒ１４、Ｒ２４、容量素子Ｃ４４をさらに備える。
【００５５】
電界効果トランジスタＴｒ４は、ドレインをインピーダンス回路Ｚ２を介して電界効果トランジスタＴｒ３のドレインに接続すると共に容量素子Ｃ４３を介して電界効果トランジスタＴｒ３のゲートに接続し、ゲートに容量素子Ｃ４４を介して入力信号ＩＮを受けると共にゲートには抵抗素子Ｒ１４を介してバイアス電圧Ｖｇ１が供給され、ソースを抵抗素子Ｒ２４を介して接地し、ソース接地の増幅回路として機能する。
【００５６】
インピーダンス回路Ｚ２は、第１の実施例で説明したインピーダンス回路Ｚ１と同様の構成とされ、電界効果トランジスタＴｒ４に対する電源供給経路として、高周波信号を遮断する機能を有する。
【００５７】
このような構成の初段増幅回路ＰＲＥＡａにおいて、電界効果トランジスタＴｒ４には、電界効果トランジスタＴｒ３とほぼ同様の電源がインピーダンス回路Ｚ２を介して供給される。したがって、初段増幅回路ＰＲＥＡａは、それぞれソース接地である電界効果トランジスタＴｒ４、Ｔｒ３の２段構成からなる増幅回路とされ、図３の初段増幅回路ＰＲＥＡに比べ、より高い利得が得られる。
【実施例３】
【００５８】
図５は、本発明の第３の実施例に係る初段増幅回路の回路図である。図５において、図３と同一の符号は、同一物を示し、その説明を省略する。図５の初段増幅回路ＰＲＥＡｂは、電界効果トランジスタＴｒ５、Ｔｒ６、抵抗素子Ｒ１５、Ｒ１６、Ｒ２５、Ｒ２６、容量素子Ｃ４３を備える。
【００５９】
電界効果トランジスタＴｒ５は、ソースを抵抗素子Ｒ２５を介して接地し、ゲートには抵抗素子Ｒ１５を介してバイアス電圧Ｖｇ５が供給される（ソース接地）と共に容量素子Ｃ４３を介して入力信号ＩＮが与えられ、ドレインを電界効果トランジスタＴｒ６のソースに接続する。
【００６０】
電界効果トランジスタＴｒ６は、ゲートを抵抗素子Ｒ２６を介して接地すると共にゲートには抵抗素子Ｒ１６を介してバイアス電圧Ｖｇ６が供給され（ゲート接地）、ソースを電界効果トランジスタＴｒ５のドレインに接続し、ドレインを容量素子Ｃ１１の一端およびインダクタＬ１の一端に接続する。このような電界効果トランジスタＴｒ６は、電界効果トランジスタＴｒ５とカスコード回路を構成する。
【００６１】
したがって、カスコード回路で構成される初段増幅回路ＰＲＥＡｂは、図３の初段増幅回路ＰＲＥＡに比べ、より高い利得が得られる。
【００６２】
なお、図４、図５においても、特許文献１の負帰還回路２６相当するフィードバック回路を省略してあり、必要に応じて備えるようにしてもよい。
【００６３】
また、以上の説明において、電界効果トランジスタＴｒ１〜Ｔｒ６に関し、ドレイン、ゲート、ソースをそれぞれコレクタ、ベース、エミッタとしたバイポーラトランジスタとしてもよい。
【００６４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６５】
ＰＲＥＡ、ＰＲＥＡａ、ＰＲＥＡｂ  初段増幅回路
Ｔｒ１〜Ｔｒ６  電界効果トランジスタ
Ｚ１、Ｚ２  インピーダンス回路
Ｒ１、Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６  抵抗素子
Ｃ１、Ｃ１１、Ｃ１２、Ｃ４３、Ｃ４４  容量素子
Ｌ１、Ｌａ、Ｌｂ１、Ｌｂ２、Ｌｃ、Ｌｄ１、Ｌｄ２、Ｌｅ１、Ｌｅ２、Ｌｆ１、Ｌｆ２、Ｌｆ３  インダクタ
Ｃｂ、Ｃｃ、Ｃｄ、Ｃｅ１、Ｃｅ２、Ｃｆ  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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