(57)【要約】【課題】利得制御電圧に応じて利得を変化させる際に、増幅動作を停止させることなく、利得の変化に依存して変化するオフセット電圧を低減する。【解決手段】実施の形態に係る利得制御増幅器は、利得制御電圧に応じて電流が変化するトランジスタＭ１と、トランジスタＭ１からの電流を分配する入力トランジスタ対Ｍ２、Ｍ３と、入力トランジスタ対Ｍ２、Ｍ３のドレインに接続されるカレントミラーを構成するロードトランジスタ対Ｍ４、Ｍ６とを有する差動増幅器と、利得制御電圧に応じて電流が変化するトランジスタＭ７及び定電流源（Ｉ２）により決定されたアイドリング電流を用いて、入力トランジスタ対（Ｍ２、Ｍ３）のオフセット電圧を補正するトランジスタＭ５を有する補正回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
利得制御電圧に応じて利得を変化させる利得制御回路と、
前記利得制御電圧に応じて、前記利得制御回路の利得の変化に依存して変化するオフセット電圧を補正する補正回路と、
を備える利得制御増幅器。
【請求項２】
前記利得制御回路は、
前記利得制御電圧に応じて電流が変化する第１トランジスタと、
前記第１トランジスタからの電流を分配する入力トランジスタ対と、前記入力トランジスタ対のドレインに接続されるカレントミラーを構成するロードトランジスタ対とを有する差動増幅器と、
を備える請求項１に記載の利得制御増幅器。
【請求項３】
前記補正回路は、
前記利得制御電圧に応じて電流が変化する第２トランジスタと、
前記第２トランジスタからの電流に応じて、前記入力トランジスタ対のオフセット電圧を補正する第３トランジスタと、
を備える請求項２に記載の利得制御増幅器。
【請求項４】
前記補正回路は、前記入力トランジスタ対のオフセット電圧を補正する、前記第３トランジスタのアイドリング電流を決定する定電流源をさらに備え、
前記第３トランジスタは、前記第２トランジスタからの電流及び前記定電流源により決定されたアイドリング電流を用いて、前記入力トランジスタ対のオフセット電圧を補正する請求項３に記載の利得制御増幅器。
【請求項５】
前記定電流源の電流値は、前記第２トランジスタからの電流値よりも大きい請求項４に記載の利得制御増幅器。
【請求項６】
前記差動増幅器から出力される電流を電圧に変換する電流電圧変換回路をさらに備える請求項２に記載の利得制御増幅器。
【請求項７】
前記補正回路は、前記利得制御電圧に応じて変化する電流の変化率を増大させる電流制御回路とさらに備え、
前記第３トランジスタのアイドリング電流は、前記定電流源、前記第２トランジスタからの電流及び前記電流制御回路により変化率が増大された電流により決定される請求項４に記載の利得制御増幅器。
【請求項８】
前記電流制御回路は、
前記利得制御電圧に応じて変化する電流を流す第４トランジスタと、
前記第４トランジスタに直列に接続された第５トランジスタ、第６のトランジスタと、
前記第５トランジスタとカレントミラーを構成する第７トランジスタと、
前記第７トランジスタに接続された抵抗をさらに有する請求項７に記載の利得制御増幅器。
【請求項９】
前記利得制御回路の前段に接続されたリニア二乗変換器をさらに備える請求項１に記載の利得制御回路。
【請求項１０】
利得制御電圧に応じて利得制御回路の利得を変化させ、
前記利得制御電圧に応じて、前記利得制御回路の利得の変化に依存して変化するオフセット電圧を補正する、
利得制御増幅器のオフセット低減方法。
【請求項１１】
前記利得制御回路は、
前記利得制御電圧に応じて電流が変化する第１トランジスタと、
前記第１トランジスタからの電流を分配する入力トランジスタ対と、前記入力トランジスタ対のドレインに接続されるカレントミラーを構成するロードトランジスタ対とを有する差動増幅器と、を備え、
前記利得制御電圧に応じて電流が変化する第１トランジスタからの電流及び定電流源により決定されたアイドリング電流を用いて、前記入力トランジスタ対のオフセット電圧を補正する請求項１０に記載の利得制御増幅器のオフセット低減方法。
【請求項１２】
前記定電流源の電流値は、前記第１トランジスタからの電流値よりも大きい請求項１１に記載の利得制御増幅器のオフセット低減方法。
【請求項１３】
前記利得制御電圧に応じて変化する電流の変化率を増大させた電流、第１トランジスタからの電流及び前記定電流源により決定されたアイドリング電流を用いて、前記入力トランジスタ対のオフセット電圧を補正する請求項１１に記載の利得制御増幅器のオフセット低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧もしくは電流による利得制御増幅器及びそのオフセット低減方法に関する。
【背景技術】
【０００２】
利得制御増幅器は多くのアナログ回路に用いられる重要な要素回路である。特許文献１には、バイアス電圧を変化させることにより利得を制御する利得制御増幅器が記載されている。利得制御増幅器に求められる特性のひとつにオフセット電圧がある。オフセット電圧の低減は重要な要素となっている。
【０００３】
演算増幅器の様なオフセットに影響する回路の特性が固定の場合、トリミング等の調整により、オフセット電圧の低減を図る等により対策を行うことが出来る。しかし、利得制御増幅器は、利得を可変する為に電圧もしくは電流を可変する構成となっている。この為、電圧もしくは電流を可変する際に回路により発生するオフセット電圧も変化してしまうと言う問題がある。
【０００４】
特許文献２には、差動増幅器のオフセットをキャンセルする回路が記載されている。特許文献２では、差動増幅器のロードトランジスタ対にそれぞれオフセットキャンセル用の可変インピーダンス手段としてのトランジスタが設けられている。これらのトランジスタのゲートには、それぞれキャパシタが接続されている。
【０００５】
これらのキャパシタを、オフセットキャンセル用の複数のタイミング信号により、オフセットが発生しない最適な電位に充放電して、オフセットを抑制している。このオフセットキャンセル回路では、オフセット電圧の値が異なる場合でもオフセットを低減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１１４６６５号公報
【特許文献２】特開昭６０−２４１３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２のオフセットキャンセル回路では、オフセットキャンセル動作を行っている間は、差動増幅器が増幅動作を行うことができない。音声信号等の連続した信号の利得を可変しながら増幅動作を行う場合、利得が変化する度にオフセットキャンセル動作のための時間が必要となり、連続した増幅動作を行うことができない。このため、特許文献２に記載のオフセットキャンセル回路を利得制御増幅器に用いることはできない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
実施の形態に係る利得制御増幅器は、利得制御電圧に応じて利得制御回路の利得を変化させる際に、前記利得制御電圧に応じて変化する電流を用いて、前記利得制御回路の利得の変化に依存して変化するオフセット電圧を補正する。
【発明の効果】
【００１０】
実施の形態によれば、利得制御電圧に応じて利得を変化させる際に、増幅動作を停止させることなく、利得の変化に依存して変化するオフセット電圧を低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る利得制御増幅器の構成を示す図である。
【図２】実施の形態１に係る利得制御増幅器の比較例を示す図である。
【図３】図１に示す利得制御増幅器と図２に示す比較例におけるオフセット電圧の変化を示すグラフである。
【図４】実施の形態２に係る利得制御増幅器の構成を示す図である。
【図５】実施の形態３に係る利得制御増幅器の構成を示す図である。
【図６】実施の形態３に係る利得制御増幅器の他の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１３】
実施の形態に係る利得制御増幅器は、電圧もしくは電流により利得を変化させる際に、利得の変化に依存して変化する差動増幅器により発生するオフセット電圧を、利得の変化量に連動した補正回路を用いることにより、オフセット電圧の変化の低減を図るものである。
【００１４】
実施の形態１．
実施の形態１に係る利得制御増幅器について、図１を参照して説明する。図１は、実施の形態１に係る利得制御増幅器１０の構成を示す図である。図１に示すように、利得制御増幅器１０は、利得制御回路１１、補正回路１２を備える。
【００１５】
利得制御回路１１は、入力信号ＩＮ（＋）、ＩＮ（−）の差分を利得制御電圧ＶＢ１に応じて変化させた利得で増幅する。利得制御回路１１は、トランスコンダクタンスアンプとも呼ばれる。利得制御回路１１は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、ＮＭＯＳトランジスタＭ４、Ｍ６（以下、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを単にトランジスタとも呼ぶ）を含む。
【００１６】
トランジスタＭ１は、利得制御電圧ＶＢ１に応じて流れる電流Ｉ１を変化させる。トランジスタＭ１のゲートには、利得制御電圧ＶＢ１が供給される。トランジスタＭ１のソースは電源に接続されており、ドレインはトランジスタＭ２、Ｍ３のソースに接続されている。
【００１７】
トランジスタＭ２、Ｍ３、Ｍ４、Ｍ６は、差動増幅器１３を構成する。トランジスタＭ２、Ｍ３は、トランジスタＭ１からの電流を分配する入力トランジスタ対を構成する。トランジスタＭ２のゲートには、入力信号ＩＮ（＋）が入力されている。トランジスタＭ３のゲートには、入力信号ＩＮ（−）が入力されている。トランジスタＭ２のドレインには、トランジスタＭ４のドレインが接続されている。トランジスタＭ４のソースはグランドに接続されている。
【００１８】
トランジスタＭ３のドレインには、トランジスタＭ６のドレインが接続されている。トランジスタＭ６のソースはグランドに接続されている。トランジスタＭ４のゲートとトランジスタＭ６のゲートは、後述するＮＭＯＳトランジスタＭ５のソースが接続されている。トランジスタＭ５のドレインは電源に接続され、ゲートはトランジスタＭ３、Ｍ６の接続点に接続されている。トランジスタＭ４、Ｍ６は、カレントミラーを構成するロードトランジスタ対である。
【００１９】
トランジスタＭ２、Ｍ４の接続点は、演算増幅器１４の反転端子に接続されている。すなわち、利得制御回路１１からの出力電流が、演算増幅器１４に入力される。演算増幅器１４の非反転端子には、基準電圧ＲＥＦが入力されている。演算増幅器１４の出力は、抵抗Ｒ２を介して反転入力端子に入力される。
【００２０】
抵抗Ｒ２は、帰還抵抗である。演算増幅器１４、抵抗Ｒ２は、電流電圧変換回路を構成する。演算増幅器１４は、利得制御回路１１から出力される電流を電圧に変換し、出力電圧ＶＯＵＴとして出力する。
【００２１】
補正回路１２は、利得制御電圧ＶＢ１に応じて、利得制御回路１１の利得の変化に依存して変化するオフセット電圧を補正する。補正回路１２は、ＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ５、定電流源１５を含む。
【００２２】
トランジスタＭ７は、利得制御電圧ＶＢ１に応じて流れる電流Ｉ３を変化させる。トランジスタＭ７のゲートには、利得制御電圧ＶＢ１が供給されている。トランジスタＭ７のソースは電源に接続されている。定電流源１５は、トランジスタＭ７のドレインとグランドとの間に接続されている。定電流源１５は、一定の電流Ｉ２を出力する。
【００２３】
トランジスタＭ５のソースとトランジスタＭ６のゲートの接続点は、トランジスタＭ７と定電流源１５の接続点と接続されている。トランジスタＭ５は、トランジスタＭ７からの電流Ｉ３、定電流源１５からの電流Ｉ２に応じて、流れるアイドリング電流Ｉｉｄを変化させる。トランジスタＭ５は、このアイドリング電流Ｉｉｄを用いて、入力トランジスタ対（トランジスタＭ２、Ｍ３）のオフセット電圧を補正する。
【００２４】
トランジスタＭ５を流れるアイドリング電流Ｉｉｄは、トランジスタＭ７からの電流Ｉ３、定電流源１５からの電流Ｉ２に応じて、以下のように決定される。
Ｉｉｄ＝Ｉ２−Ｉ３
【００２５】
電流Ｉ２の値は、アイドリング電流Ｉｉｄが正の値となるように、利得を可変する範囲、電流の絶対値、個々のトランジスタの特性等を考慮して、定電流源１５からの電流Ｉ２がトランジスタＭ７からの電流Ｉ３よりも大きくなるように決定される。従って、電流源１５からの電流Ｉ２＞トランジスタＭ７からの電流Ｉ３となるため、アイドリング電流Ｉｉｄは正の値となる。
【００２６】
図２を参照して、実施の形態１に係る利得制御増幅器の効果について説明する。図２は、実施の形態１に係る利得制御増幅器の比較例を示す図である。図２に示す比較例では、図１の利得制御増幅器１０から補正回路１２を構成するトランジスタＭ７、Ｍ５、定電流源１５を削除した構成となっている。トランジスタＭ４、Ｍ６の接続点は、トランジスタＭ３、Ｍ６の接続点に接続されている。その他の構成については、図１と同様であるため、説明を省略する。
【００２７】
図２に示す利得制御回路１１において、トランジスタＭ２のドレイン電圧は、演算増幅器１４のイマジナリショート効果により基準電圧ＲＥＦに固定される。これに対し、トランジスタＭ３のドレイン電圧は、利得制御電圧ＶＢ１によって制御されるトランジスタＭ１の電流Ｉ１により決まるトランジスタＭ６のゲート−ソース間電圧によって変化する。このため、トランジスタＭ２のドレイン−ソース間電圧とトランジスタＭ３のドレイン−ソース間電圧の差により発生するオフセット電圧は利得制御電圧ＶＢ１の変化に連動して変化する。
【００２８】
これに対して、実施の形態１に係る利得制御増幅器１０では、トランジスタＭ３のドレイン電圧は、トランジスタＭ６のゲート−ソース間電圧とトランジスタＭ５のゲート−ソース間電圧により決まる。利得制御電圧ＶＢ１を変化させてトランジスタＭ１の電流Ｉ１を増加させた場合、トランジスタＭ３のゲート−ソース間電圧が増加するとともに、トランジスタＭ７の電流Ｉ３もこれに連動して増加する。
【００２９】
このため、定電流源１５の電流Ｉ２及びトランジスタＭ７の電流Ｉ３により決まるトランジスタＭ５のアイドリング電流Ｉｉｄは減少する。これにより、トランジスタＭ５のゲート−ソース間電圧が減少する。トランジスタＭ３のドレイン電圧は、トランジスタＭ６のゲート−ソース間電圧と、トランジスタＭ５のゲート−ソース間電圧との和である。
【００３０】
トランジスタＭ６のゲート−ソース間電圧が増加する一方、トランジスタＭ５のゲート−ソース間電圧は減少するため、トランジスタＭ３のドレイン電圧の変化が抑制される。これにより、トランジスタＭ２、Ｍ３のドレイン−ソース間電圧の差により発生するオフセット電圧の変化を抑制することが可能となる。
【００３１】
図３に、図１に示す利得制御増幅器１０と図２に示す比較例において、トランジスタＭ１の電流Ｉ１を変化させたときのオフセット電圧のシミュレーション結果を示す。図３において、横軸が電流Ｉ１であり、縦軸がオフセット電圧の値である。波線が図１に示す利得制御増幅器１０の結果であり、実線が図２に示す比較例の結果である。図３に示すように、トランジスタＭ１の電流Ｉ１が増加するに従い、比較例ではオフセット電圧が急激に増加するのに対し、利得制御増幅器１０ではオフセット電圧の変化が抑制されているのがわかる。
【００３２】
このように、実施の形態１に係る利得制御増幅器１０では、利得制御電圧ＶＢ１に応じて、利得制御回路１１の利得を可変するのと連動するトランジスタＭ７の電流Ｉ３を用いて、オフセット電圧の変化を抑制している。このため、差動増幅器の増幅動作を停止させることなく、音声信号等の連続した信号の利得を可変しながら、増幅動作を行うことができる。
【００３３】
また、特許文献２では、複数のタイミング信号を供給する必要があり、検出用コンパレータを必要とするため、回路構成が複雑になるという問題があった。しかし、実施の形態に係る利得制御増幅器では、このような回路を必要とせず、簡易な構成で利得制御回路１１のオフセット電圧の低減を実現できる。
【００３４】
実施の形態２．
実施の形態２に係る利得制御増幅器について、図４を参照して説明する。図４は、実施の形態２に係る利得制御増幅器１０Ａの構成を示す図である。図４において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００３５】
一般的に、ＭＯＳトランジスタの電流電圧特性は二乗特性であり、微小電流領域でも電流の変化量に応じた電圧変化を示す。実施の形態１に係る利得制御増幅器１０において、微小電流領域では、定電流源１５の電流Ｉ２に対してトランジスタＭ７の電流Ｉ３が非常に小さくなり、アイドリング電流Ｉｉｄがほとんど変化せず、オフセット低減効果が小さくなる。実施の形態２に係る利得制御増幅器１０Ａは、実施の形態１を改良したものであり、利得制御電圧ＶＢ１によって制御される電流範囲が大きく、微小電流時においてもオフセット電圧の変化を低減する回路である。
【００３６】
図４に示すように、利得制御増幅器１０Ａは、図１に示す利得制御増幅器１０の構成に加えて、ＰＭＯＳトランジスタＭ８、Ｍ９、Ｍ１３、ＮＭＯＳトランジスタＭ１０、Ｍ１１、Ｍ１２及び抵抗Ｒ１を備えている。トランジスタＭ１３は、トランジスタＭ７と同様に、利得制御電圧ＶＢ１に応じて流れる電流Ｉ３を変化させる。トランジスタＭ１３のゲートには、利得制御電圧ＶＢ１が供給されている。トランジスタＭ１３のソースは電源に接続されている。
【００３７】
トランジスタＭ１３のドレインには、トランジスタＭ１１のドレインが接続されている。トランジスタＭ１１のソースは、トランジスタＭ１２のドレインが接続されている。トランジスタＭ１２のソースは、グランドに接続されている。すなわち、電源−グランド間にトランジスタＭ１３、トランジスタＭ１１、トランジスタＭ１２がこの順で直列に接続されている。
【００３８】
トランジスタＭ１２のゲートは、トランジスタＭ１１のソースとトランジスタＭ１２のドレインの接続点に接続されている。トランジスタＭ１１のゲートは、トランジスタＭ１３のドレインとトランジスタＭ１１のドレインの接続点、及びトランジスタＭ１０のゲートに接続されている。トランジスタＭ１１とトランジスタＭ１０とはカレントミラーを構成する。
【００３９】
トランジスタＭ１０のソースは、抵抗Ｒ１を介してグランドに接続されている。トランジスタＭ１０に流れる電流は、トランジスタＭ１２のゲート−ソース間電圧を抵抗Ｒ１で割った値となる。トランジスタＭ１０を流れる電流は、利得制御電圧ＶＢ１によって制御されるトランジスタＭ１３の電流が微小であっても、一定の変化を示す。トランジスタＭ１０、Ｍ１１、Ｍ１２、抵抗Ｒ１は、トランジスタＭ１３に流れる電流の変化率を増大させる電流制御回路を構成する。
【００４０】
トランジスタＭ１０のドレインには、トランジスタＭ９のドレイン及びゲートが接続されている。トランジスタＭ９のソースは、電源に接続されている。トランジスタＭ８のゲートはトランジスタＭ９のゲートに接続され、ソースは電源に接続されている。トランジスタＭ８、Ｍ９はカレントミラーを構成する。トランジスタＭ８には、トランジスタＭ１０で流れる電流と等しい電流Ｉ４が流れる。
【００４１】
トランジスタＭ８のドレインは、トランジスタＭ７のドレインと、トランジスタＭ５のソースと定電流源１５間の接続点との間に接続されている。実施の形態２に係る利得制御増幅器１０Ａでは、トランジスタＭ５を流れるアイドリング電流Ｉｉｄは、トランジスタＭ７からの電流Ｉ３、定電流源１５からの電流Ｉ２、トランジスタＭ１０に流れる電流Ｉ４に応じて、以下のように決定される。
【００４２】
Ｉｉｄ＝Ｉ２−Ｉ３―Ｉ４
電流Ｉ２の値は、アイドリング電流Ｉｉｄが正の値となるように、利得を可変する範囲や、電流の絶対値、個々のトランジスタの特性等を考慮して決定される。
【００４３】
このように、実施の形態２に係る利得制御増幅器１０Ａでは、利得制御電圧ＶＢ１によって制御される電流が微小電流である場合でも、トランジスタの二乗特性に連動した電流Ｉ４により、オフセットを低減させることが可能となる。
【００４４】
なお、トランジスタＭ１１、Ｍ１２の構成は、この例に限定されない。トランジスタＭ１２とグランドとの間にさらに１以上のトランジスタを直列に接続してもよい。また、トランジスタＭ１２の代わりに、抵抗Ｒ１と異なる抵抗値の抵抗を挿入してもよく、トランジスタＭ１２とグランド間に抵抗を挿入してもよい。これにより、オフセット電圧の補正範囲をさらに広げることが可能となる。
【００４５】
実施の形態３．
実施の形態３に係る利得制御増幅器について、図５、６を参照して説明する。図５、６において、図１と同一の構成要素には同一の符号を付し、説明を省略する。図５は、実施の形態３に係る利得制御増幅器１０Ｂの構成を示す図である。
【００４６】
図５に示す利得制御増幅器１０Ｂでは、利得制御回路１１の前段に、リニア二乗変換器１６が設けられている。リニア二乗変換器１６を設けることにより、入出力をリニアに変化させることができる。
【００４７】
図６は、実施の形態３に係る利得制御増幅器の他の構成を示す図である。図６に示す利得制御増幅器１０Ｃでは、差動回路のトランジスタ誤差をなくすタイプのリニア二乗変換器１６が設けられている。なお、図５、６に示すリニア二乗変換器１６の構成は、一例であり、他の構成のリニア二乗変換器を用いることも可能である。
【００４８】
実施の形態３では、利得制御回路１１、補正回路１２は、利得制御電圧ＶＢ１に応じて流れる電流が変化するのに対し、リニア二乗変換器１６は定電流で動作する。図５、６においては、トランジスタＭ１、Ｍ７のゲートには、バイアス回路１７が接続されている。
【００４９】
バイアス回路１７は、ＰＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５を含む。トランジスタＭ１４は、トランジスタＭ１、Ｍ７とカレントミラーを構成する。トランジスタＭ１５は、トランジスタＭ１４に電流を供給する。
【００５０】
トランジスタＭ１４のソースは電源に接続されている。トランジスタＭ１４のゲートは、トランジスタＭ１、Ｍ７のゲートに接続されている。トランジスタＭ１４のドレインは、トランジスタＭ１４のゲート及び、トランジスタＭ１５のドレインに接続されている、トランジスタＭ１５のソースは、グランドに接続されており、ゲートには利得制御電圧ＶＢ１が供給されている。なお、トランジスタＭ１、Ｍ７に利得制御電圧ＶＢ１を供給できる構成であれば、バイアス回路１７はなくても構わない。
【００５１】
なお、上述の実施の形態では、利得制御回路１１からの出力電流を演算増幅器１４により電圧に変換する例について説明したが、これに限定されるものではない。演算増幅器１４が設けられていない場合においても、利得制御回路１１のオフセットの低減を実現できる。
【００５２】
上述した実施の形態に係る利得制御増幅器は、例えば、マイク、無線機、電話、センサ、リミッタ等の連続した信号を、利得を変化させて増幅する装置に好適に適用することが可能である。また、実施の形態に係る利得制御増幅器を、ＡＧＣ（automatic gain control）に適用することも可能である。
【００５３】
以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。
【符号の説明】
【００５４】
１０、１０Ａ、１０Ｂ、１０Ｃ  利得制御増幅器
１１  利得制御回路
１２  補正回路
１３  差動増幅器
１４  演算増幅器
１５  定電流源
１６  リニア二乗変換器
１７  バイアス回路
Ｍ１、Ｍ２、Ｍ３、Ｍ７、Ｍ８、Ｍ９、Ｍ１３、Ｍ１４  ＰＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ６、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１５  ＮＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
ＶＢ１  利得制御電圧
Ｉ１、Ｉ２、Ｉ３、Ｉ４  電流
Ｉｉｄ  アイドリング電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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