(57)【要約】【課題】ＬＳＩチップの欠けや樹脂の剥がれ等の欠陥箇所を電気的に特定する機能を設けた半導体集積回路を提供する。【解決手段】半導体基板１の４つの角Ｋ１〜Ｋ４にそれぞれ対応して、半導体基板１の外周部にＬ字状に配置され、第１の端と第２の端を有する第１乃至第４の外周配線４−１〜４−４が配置されている。第１乃至第４の外周配線４−１〜４−４の第１の端は電源配線３に接続されている。第１乃至第４の検出回路１０−１〜１０−４のそれぞれは、第１乃至第４の外周配線４−１〜４−４の第２の端の電圧に応じて、第１乃至第４の外周配線４−１〜４−４の断線をそれぞれ検出して、第１乃至第４の検出信号Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４を出力パッドＰ１〜Ｐ４に出力する。【選択図】図１
2013125753.tif 000002
【特許請求の範囲】
【請求項１】
４辺と、４辺の中で隣接する２つの辺の各交点に対応した４つの角を有する半導体基板と、
前記半導体基板の４つの角にそれぞれ対応して、該半導体基板の外周部にＬ字状に配置され、第１の端と第２の端を有する第１乃至第４の外周配線と、
前記半導体基板の外周部にリング状に配置され、前記第１乃至第４の外周配線の第１の端が接続され、電源電圧が供給される電源配線と、
前記電源配線によって囲まれた前記半導体基板の表面に配置され、前記第１乃至第４の外周配線の第２の端の電圧に応じて、前記第１乃至第４の外周配線の断線をそれぞれ検出して、それぞれ第１乃至第４の検出信号をする第１乃至第４の検出回路と、
前記半導体基板上又は前記半導体基板に隣接して配置され、前記第１乃至第４の検出信号がそれぞれ出力される第１乃至第４の出力パッドと、を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１乃至第４の検出回路のそれぞれは、
出力端子から基準電圧を出力する基準電圧源と、
前記基準電圧源の出力端子に一方の端が接続された検出抵抗と、
前記電源配線と前記検出抵抗の他方の端の間に接続され、前記第１乃至第４の外周配線の中、対応する外周配線の第２の端の電圧に応じてスイッチングするスイッチング素子と、を備え、
前記スイッチング素子と前記検出抵抗の接続点の電圧に応じて、前記第１乃至第４の外周配線の中、対応する外周配線の断線を検出することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スイッチング素子はＭＯＳトランジスタからなり、
前記電源配線と接地の間に直列に接続された第１及び第２の抵抗を備え、
前記第１乃至第４の外周配線の中、対応する外周配線の第２の端は、前記第１及び第２の抵抗の接続ノードに接続され、当該第２の端の電圧は前記ＭＯＳトランジスタのゲートに印加されることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１乃至第４の検出回路のそれぞれは、前記スイッチング素子と前記検出抵抗の接続点の電圧が第１の入力端子に印加されたオペアンプを備えることを特徴とする請求項２又は３に記載の半導体集積回路。
【請求項５】
前記第１乃至第４の検出回路のそれぞれは、前記オペアンプの第２の入力端子にカソードが接続され、レーザー光を受けて、該レーザー光を電流に変換するホトダイオードと、
前記オペアンプの出力端子と前記ホトダイオードの間に接続された帰還抵抗を備えることを特徴する請求項４に記載の半導体集積回路。
【請求項６】
前記第１乃至第４の検出回路のそれぞれは、前記第１乃至第４の外周配線の中、対応する外周配線の第２の端と接地の間に接続された検出抵抗と、
前記外周配線と前記検出抵抗の接続ノードの電圧が入力されたインバータと、を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
前記第１乃至第４の検出回路のそれぞれは、前記第１乃至第４の外周配線の中、対応する外周配線の第２の端と接地の間に接続された検出抵抗と、
第１及び第２の入力端子を有するコンパレータと、
基準電圧を出力する基準電圧源と、を備え、
前記コンパレータの前記第１の入力端子に前記外周配線と前記検出抵抗の接続ノードの電圧が印加され、前記コンパレータの前記第２の入力端子に前記基準電圧が印加されたことを特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記半導体基板の裏面に配置された第１乃至第４の突起電極と、
前記半導体基板の裏面から側面に沿って形成され、前記第１乃至第４の突起電極と前記第１乃至第４の出力パッドとをそれぞれ接続する第１乃至第４の配線層と、を備えることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
【請求項９】
前記半導体基板の表面に配置された第１乃至第４の突起電極と、
前記半導体基板の表面に配置され、前記第１乃至第４の突起電極と前記第１乃至第４の出力パッドとをそれぞれ接続する第１乃至第４の配線層と、を備えることを特徴とする請求項１乃至７のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、ウエハレベルパッケージ（Wafer Level Package）やチップサイズパッケージ（Chip Size Package）を用いた半導体集積回路に関する。
【背景技術】
【０００２】
近年、ウエハレベルパッケージ以下、ＷＬＰと略称するや、チップサイズパッケージ（以下、ＣＳＰと略称する）が普及している。ＷＬＰ、ＣＳＰは、ＬＳＩチップの高密度実装を目的とし、ＬＳＩチップのサイズと同等な大きさのパッケージある。
【０００３】
ＷＬＰ、ＣＳＰは、半導体工場で生産され、出荷テストを経てユーザーへ出荷される。ユーザーの生産工場は、ＷＬＰ、ＣＳＰを含む各種電子部品をチップマウンタ等の電子部品装着装置を用いて回路基板上に装着することにより、製品を生産する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８８３０５号公報
【特許文献２】特開２００５−７２５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＷＬＰやＣＳＰは、樹脂モールドパッケージと比べて、ハンドリングや、回路基板への装着時に機械的なダメージを受けやすい。このようなダメージにより生じ得る欠陥は、ＬＳＩチップの欠け、クラック、ＬＳＩチップを覆っている保護用の樹脂層の剥がれ等であり、この種の欠陥はチップの外周部で発生しやすい。
【０００６】
そして、ユーザーの生産工程においては、ＷＬＰ、ＣＳＰを回路基板上に装着する際に、ＷＬＰ、ＣＳＰに加わる応力等により欠陥が発生する場合に、当該欠陥が半導体チップのどの箇所に発生するのかを電気的に特定して、不良解析、工程改善に役立てたいという要望があった。
【０００７】
そこで、本発明はＬＳＩチップの欠けや樹脂層の剥がれ等の欠陥を検出する機能を設けること、特に、その欠陥箇所を電気的に特定する機能を設けた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、４辺と、４辺の中で隣接する２つの辺の各交点に対応した４つの角を有する半導体基板と、前記半導体基板の４つの角にそれぞれ対応して、該半導体基板の外周部にＬ字状に配置され、第１の端と第２の端を有する第１乃至第４の外周配線と、前記半導体基板の外周部にリング状に配置され、前記第１乃至第４の外周配線の第１の端が接続され、電源電圧が供給される電源配線と、前記電源配線によって囲まれた前記半導体基板の表面に配置され、前記第１乃至第４の外周配線の第２の端の電圧に応じて、前記第１乃至第４の外周配線の断線をそれぞれ検出して、それぞれ第１乃至第４の検出信号をする第１乃至第４の検出回路と、前記半導体基板上又は前記半導体基板に隣接して配置され、前記第１乃至第４の検出信号がそれぞれ出力される第１乃至第４の出力パッドと、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路によれば、ＬＳＩチップの欠けや保護用の樹脂層の剥がれ等の欠陥があるかどうか、特に、第１乃至第４の外周配線に対応してＬＳＩチップのどの箇所に欠陥があるかを電気的に検出することができる。これにより、欠陥のあるＬＳＩチップが出荷されないように管理することができるとともに、ＬＳＩチップの不良解析、工程改善にも寄与することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態における半導体集積回路の平面図である。
【図２】図１のＸ−Ｘ線における断面図である。
【図３】第１乃至第４の検出回路の第１の回路図である。（レーザー光検出時の回路図）
【図４】第１乃至第４の検出回路の第１の回路図である。（正常時の回路図）
【図５】第１乃至第４の検出回路の第１の回路図である。（異常時の回路図）
【図６】第１乃至第４の検出回路の第２の回路図である。
【図７】本発明の第２の実施形態における半導体集積回路の平面図である。
【図８】図７のＹ−Ｙ線における断面図である。
【図９】第１乃至第４の検出回路の第３の回路図である。
【図１０】第１乃至第４の検出回路の第４の回路図である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
＜半導体集積回路１００の全体構成＞
図１は、本発明の第１の実施形態における半導体集積回路１００の平面図、図２は、図１のＸ−Ｘ線に沿った断面図である。この半導体集積回路１００は、一例として、光ディスク装置における半導体レーザーからのレーザー光を電気的に検出する機能を備えた半導体集積回路であって、ＣＳＰ技術を用いてパッケージングされたものである。
【００１２】
半導体基板１は、図１に示すように、４つの辺と、４辺の中で隣接する２つの辺Ｌ１〜Ｌ４の各交点に対応した４つの角Ｋ１〜Ｋ４を有している。４つの辺Ｌ１〜Ｌ４は、図１において波線で示されており、各辺は凹凸部を有しており、凹部の中に半導体集積回路１００のパッドＰ１〜Ｐ１８が配置されている。電源配線３は、半導体基板１の表面の外周部の全体に沿ってリング状に配置されている。
【００１３】
電源配線３には電源パッドＰ１から不図示の配線を介して電源電圧Ｖｃｃが供給される。この電源配線３で囲まれた半導体基板１の領域が回路形成領域となっており、電源配線３は回路に電源電圧Ｖｃｃを供給すると共に、外部からの水分や汚染物質の浸入をブロックする役割を持っている。そのため、電源配線３は多層配線で形成され、その幅は例えば２０μｍであり、回路形成領域における他の配線の幅より大きく形成されることが好ましい。
【００１４】
そして、半導体基板１の４つの角Ｋ１〜Ｋ４にそれぞれ対応して、半導体基板１の外周部にＬ字状に配置され、第１の端と第２の端を有する第１乃至第４の外周配線４−１〜４−４が配置されている。
【００１５】
すなわち、第１乃至第４の外周配線４−１〜４−４のそれぞれは、４つの角Ｋ１〜Ｋ４に対応した回路形成領域内の地点Ｃ１〜Ｃ４から隣接する２辺に沿って、当該２辺の途中まで延びている。そして、第１乃至第４の外周配線４−１〜４−４の第１の端は電源配線３に接続されている。第１乃至第４の外周配線４−１〜４−４の第２の端は、互いに離間され、短絡することがないように配置されている。
【００１６】
第１乃至第４の外周配線４−１〜４−４を半導体基板１の外周部に配置する理由は、半導体基板１（ＬＳＩチップ）の欠けや保護用の樹脂層の剥がれ等の欠陥が当該外周部で発生しやすいからである。また、１本の外周配線を設けるのではなく、４本の第１乃至第４の外周配線４−１〜４−４に分割している理由は、当該欠陥の発生箇所を特定するためである。
【００１７】
第１乃至第４の外周配線４−１〜４−４の配線幅は、半導体集積回路１００の最小デザインルールに従って決定されることが好ましく、例えば０．６μｍであり、電源配線３の幅より相当小さくなっている。
【００１８】
このように第１乃至第４の外周配線４−１〜４−４の配線幅を比較的小さくする理由は、半導体基板１（ＬＳＩチップ）の欠けや保護用の樹脂層の剥がれ等の欠陥をその断線により検出するためである。すなわち、この種の欠陥が発生すれば、欠陥の原因となった機械的なダメージや応力により、第１乃至第４の外周配線４−１〜４−４はその配線幅が小さいことにより断線しやすいからである。
【００１９】
なお、第１乃至第４の外周配線４−１〜４−４は、電源配線３の外側の半導体基板１上に形成されてもよい。
【００２０】
第１乃至第４の検出回路１０−１〜１０−４のそれぞれは、電源配線３で囲まれた回路形成領域に配置されており、第１乃至第４の外周配線４−１〜４−４の第２の端の電圧に応じて、第１乃至第４の外周配線４−１〜４−４の断線をそれぞれ検出して、第１乃至第４の検出信号Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４を出力パッドＰ１〜Ｐ４に出力する。
【００２１】
したがって、第１乃至第４の検出信号Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４に基づいて、第１乃至第４の外周配線４−１〜４−４のそれぞれの断線の有無を検出することができる。第１乃至第４の検出回路１０−１〜１０−４の具体的な構成例については後述する。
【００２２】
図２は、出力パッドＰ２の周辺の断面図であり、半導体基板１の表面に第１の絶縁膜２を介して、出力パッドＰ２、電源配線３及び第３の外周配線４−３が配置されている。ＣＳＰ技術によれば、出力パッドＰ２は、前述のように半導体基板１の凹部（半導体基板１を部分的に切り欠いて形成した開口部）に配置され、その裏面は部分又は全部が半導体基板１から露出されている。すなわち、出力パッドＰ２は、半導体基板１上に又は半導体基板１に隣接して配置される。
【００２３】
また、半導体基板１の表面には、樹脂から成る接着層５を介して、ガラス基板等の透明基板からなる支持体６が接着されている。半導体基板１の裏面及び側面には第２の絶縁膜７が形成されている。この第２の絶縁膜７上には、半導体基板１の裏面から側面に沿って、表面に到達する配線層８が形成されている。この配線層８の先端は出力パッドＰ２の裏面に電気的に接続されている。配線層８が形成された半導体基板１の裏面及び側面は、保護用の樹脂層９によって覆われている。
【００２４】
そして、半導体基板１の裏面の配線層８の一部上の樹脂層９には開口部が形成され、この開口部を介して配線層８に電気的に接続されたバンプ電極１１（突起電極）が形成されている。電源パッドＰ１、出力パッドＰ３〜Ｐ５等の他のパッド周辺についても同様に構成されている。
【００２５】
このように、ＣＳＰ技術により形成された半導体集積回路１００は、ユーザーに出荷される。ユーザーは、半導体集積回路１００を含む各種電子部品をチップマウンタ等の電子部品装着装置を用いて回路基板上に装着することにより、各種の製品を生産する。
【００２６】
この時、半導体集積回路１００は回路基板上で位置合わせが行われ、半導体集積回路１００の裏面のバンプ電極１１は、回路基板上のプリント配線等に電気的に接続される。その際の機械的なダメージや応力により、半導体集積回路１００の半導体基板１の欠け等の欠陥が生じることがある。本実施形態の半導体集積回路１００によれば、第１乃至第４の外周配線４−１〜４−４に対応して当該欠陥がどの箇所に発生したかを電気的に検出することができる。
【００２７】
＜第１乃至第４の検出回路１０−１〜１０−４の構成例＞
第１乃至第４の検出回路１０−１〜１０−４は、図３〜図５に示すように同じ構成を有している。図３〜図５は同じ回路であるが、図３は、レーザー光検出時、図４は正常時（外周配線の断線なし）、図５は異常時（外周配線の断線あり）に対応した動作説明図になっている。
【００２８】
ここでは、第１乃至第４の外周配線４−１〜４−４の１つを外周配線４−Ｘとし、それに対応する第１乃至第４の検出回路１０−１〜１０−４の１つを検出回路１０−Ｘとして説明する。検出回路１０−Ｘは、第１の抵抗Ｒ１、第２の抵抗Ｒ２、第３の抵抗Ｒ３、増幅回路Ａｍｐ１、基準電圧源ＶＳ、Ｐチャネル型ＭＯＳトランジスタＭ１（スイッチング素子）を含んで構成される。
【００２９】
第１の抵抗Ｒ１、第２の抵抗Ｒ２は、電源配線３と接地の間に直列に接続される。外周配線４−Ｘの第１の端は電源配線３に電気的に接続され、外周配線４−Ｘの第２の端は第１の抵抗Ｒ１、第２の抵抗Ｒ２の接続ノードＮ１に電気的に接続される。
【００３０】
この場合、外周配線４−Ｘの第２の端は、図１に示すように、回路形成領域の内部配線１２を介して当該接続ノードＮ１に接続される。外周配線４−Ｘと内部配線１２は半導体プロセスにより金属配線として一体化して形成される。図３〜図５の外周配線４−Ｘはこの内部配線１２を含んでいる。この内部配線１２を含めた外周配線４−Ｘの抵抗値は、第１及び第２の抵抗値Ｒ１、Ｒ２の抵抗値に比して無視できるほど小さく設定されている。
【００３１】
基準電圧源ＶＳの出力端子からは基準電圧Ｖｒｅｆが出力される。第３の抵抗Ｒ３（検出抵抗）の一方の端は、基準電圧源ＶＳの出力端子に接続される。Ｐチャネル型ＭＯＳトランジスタＭ１のソースは電源配線３に接続され、ドレインは第３の抵抗Ｒ３の他方の端に接続される。Ｐチャネル型ＭＯＳトランジスタＭ１のゲートには、外周配線４−Ｘの第２の端、つまり第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続ノードＮ１の電圧が印加される。Ｐチャネル型ＭＯＳトランジスタＭ１のドレインと第３の抵抗Ｒ３の間に電流制限用の第４の抵抗Ｒ４を接続してもよい。
【００３２】
外周配線４−Ｘの断線の有無は、基本的には、Ｐチャネル型ＭＯＳトランジスタＭ１のドレインと抵抗Ｒ３との接続ノードＮ２の電圧に基づいて検出することができるが、当該電圧を低インピーダンスで出力するために増幅回路Ａｍｐ１を用いている。
【００３３】
増幅回路Ａｍｐ１は、オペアンプＯＰ、第５の抵抗Ｒ５（帰還抵抗）、ホトダイオード（Photo Diode）ＰＤｘを含んで構成される。オペアンプＯＰの非反転入力端子（＋）にはＰチャネル型ＭＯＳトランジスタＭ１のドレインと抵抗Ｒ３との接続ノードＮ２の電圧が印加される。ホトダイオードＰＤｘのカソードは、オペアンプＯＰの反転入力端子（−）に接続され、アノードは接地される。
【００３４】
これにより、ホトダイオードＰＤｘは逆方向にバイアスされる。第５の抵抗Ｒ５は、オペアンプＯＰの出力端子と反転入力端子（−）の間に接続される。ホトダイオードＰＤｘ（ｘ＝１−４）は、図１に示すように、平面的に見ると同じ大きさの正方形の形状を呈しており、第１乃至第４の検出回路１０−１〜１０−４に対応して、全部で４つ設けられ、マトリクス状に配置されている。ホトダイオードＰＤｘ（ｘ＝１−４）は、回路形成領域において、半導体基板１の表面にＰ型層とＮ型層を積層することで形成されている。
【００３５】
前述のように、半導体集積回路１００は、光ディスク装置における半導体レーザーからのレーザー光を電気的に検出する機能を備えており、基準電圧源ＶＳ、増幅回路Ａｍｐ１は、半導体集積回路１００が本来的に備えているレーザー光検出回路を形成している。
【００３６】
まず、検出回路１０−Ｘのレーザー光検出時の動作を図３に基づいて説明する。この場合、外周配線４−Ｘは断線していないとする。内部配線１２を含めた外周配線４−Ｘの抵抗値は、第１及び第２の抵抗Ｒ１、Ｒ２の抵抗値に比して無視できるほど小さい。
【００３７】
このため、外周配線４−Ｘの第２の端、つまり第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続ノードＮ１の電圧は略電源電圧Ｖｃｃであり、Ｐチャネル型ＭＯＳトランジスタＭ１のゲート電圧も略電源電圧Ｖｃｃである。Ｐチャネル型ＭＯＳトランジスタＭ１のソース電圧は電源電圧Ｖｃｃであるので、ゲート・ソース間電圧は略０Ｖであることから、Ｐチャネル型ＭＯＳトランジスタＭ１はオフしている。このため、接続ノードＮ２の電圧はＶｒｅｆであり、オペアンプＯＰの非反転入力端子（＋）には基準電圧Ｖｒｅｆが印加される。
【００３８】
この状態で、逆方向にバイアスされたホトダイオードＰＤｘにレーザー光が照射されると、レーザー光の強度とレーザー光の照射面積に応じて、ホトダイオードＰＤｘに逆方向のダイオード電流Ｉｐｘが流れる。このダイオード電流Ｉｐｘは、オペアンプＯＰの出力端子から第５の抵抗Ｒ５を経由してホトダイオードＰＤｘに流れる。
【００３９】
レーザー光が照射された時のオペアンプＯＰの出力電圧Ａｍｐ＿ｏｕｔｘは、次の数式（１）で表わされる。
Ａｍｐ＿ｏｕｔｘ＝Ｖｒｅｆ＋Ｉｐｘ×Ｒ５    ・・・・（１）
ここで、Ｒ５は、第５の抵抗Ｒ５の抵抗値である。
【００４０】
レーザー光が照射されていない時はＩｐｘ＝０であるから、Ａｍｐ＿ｏｕｔｘ＝Ｖｒｅｆである。
【００４１】
したがって、第１乃至第４の検出回路１０−１〜１０−４の出力電圧Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４に基づき、レーザー光のスポット位置や強度を検出することができる。
【００４２】
例えば、図１に示すように、レーザー光のスポット（波線で示す円）の中心がマトリクス配置された４つのホトダイオードＰＤ１〜Ｄ４の中心Ｏに一致していれば、出力電圧Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４は同じになる。
【００４３】
レーザー光のスポット（波線で示す円）の中心がマトリクス配置された４つのホトダイオードＰＤ１〜Ｄ４の中心Ｏからずれていれば、出力電圧Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４に差が生じるので、その差に応じて、レーザー光のスポットの位置ずれを検出することができる。
【００４４】
次に、検出回路１０−Ｘの正常時（外周配線４−Ｘの断線なし）における動作を図４に基づいて説明する。この場合も、図３のレーザー光検出時と同様に、Ｐチャネル型ＭＯＳトランジスタＭ１のゲート電圧は略電源電圧Ｖｃｃであるので、Ｐチャネル型ＭＯＳトランジスタＭ１はオフしている。また、ホトダイオードＰＤｘにレーザー光は照射されていない。このため、接続ノードＮ２の電圧はＶｒｅｆであり、オペアンプＯＰを通した、検出回路１０−Ｘの出力電圧Ａｍｐ＿ｏｕｔｘはＶｒｅｆである。
【００４５】
次に、検出回路１０−Ｘの異常時（外周配線４−Ｘの断線あり）における動作を図５に基づいて説明する。この場合は、外周配線４−Ｘは断線しているので、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続ノードＮ１は、第１の抵抗Ｒ１と第２の抵抗Ｒ２の分圧により決まる。
【００４６】
すなわち、当該接続ノードＮ１の電圧Ｖ（Ｎ１）は、数式２で表わされる。
【００４７】
Ｖ（Ｎ１）＝Ｖｃｃ・Ｒ２／（Ｒ１＋Ｒ２）    ・・・・（２）
ここで、Ｒ１、Ｒ２は、それぞれ第１の抵抗Ｒ１、第２の抵抗Ｒ２の抵抗値である。
【００４８】
Ｐチャネル型ＭＯＳトランジスタＭ１のしきい値をＶｔｐとすると、以下の不等式（３）が成り立つように、Ｒ１、Ｒ２、Ｖｔｐが設定されているとする。不等式（３）が成り立てば、Ｐチャネル型ＭＯＳトランジスタＭ１はオンする。
【００４９】
Ｖｃｃ−Ｖ（Ｎ１）＞Ｖｔｐ    ・・・（３）
すると、Ｐチャネル型ＭＯＳトランジスタＭ１から第４の抵抗Ｒ４及び第３の抵抗Ｒ３
を通して基準電圧源ＶＳに電流Ｉｄが流れる。この説明では、Ｖｃｃ＞Ｖｒｅｆであることを前提としているが、逆に、Ｖｃｃ＜Ｖｒｅｆの場合は、逆方向に電流Ｉｄが流れることになる。
【００５０】
そうすると、接続ノードＮ２の電圧Ｖ（Ｎ２）は次の数式（４）で表わされる。ただし、ホトダイオードＰＤｘにレーザー光は照射されていないとする。
【００５１】
Ｖ（Ｎ２）＝Ｖｒｅｆ＋Ｉｄ×Ｒ３    ・・・（４）
したがって、オペアンプＯＰを通した、検出回路１０−Ｘの出力電圧Ａｍｐ＿ｏｕｔｘ、も数式（５）のように、Ｖ（Ｎ２）と同じになる。
【００５２】
Ａｍｐ＿ｏｕｔｘ＝Ｖｒｅｆ＋Ｉｄ×Ｒ３    ・・・（５）
以上のように、外周配線４−Ｘが断線していない場合には、出力電圧Ａｍｐ＿ｏｕｔｘがＶｒｅｆであり、外周配線４−Ｘが断線している場合には、出力電圧Ａｍｐ＿ｏｕｔｘがＶｒｅｆ＋Ｉｄ×Ｒ３である。実際には、出力電圧Ａｍｐ＿ｏｕｔｘにおけるＶｒｅｆは±数十ｍＶの誤差が現れるが、このＶｒｅｆの誤差よりもＩｄ×Ｒ３を十分大きく設定すれば、両者を区別することができる。例えば、Ｖｒｅｆが２．２Ｖの場合、Ｉｄ×Ｒ３は１Ｖに設定される。したがって、検出回路１０−Ｘの出力電圧Ａｍｐ＿ｏｕｔｘに基づき、外周配線４−Ｘが断線しているかどうかを検出することができる。
【００５３】
なお、半導体集積回路１００がレーザー光検出機能を備えていない場合には、図６に示すように、増幅回路Ａｍｐ２は、前述の増幅回路Ａｍｐ１とは異なり、オペアンプＯＰのみで構成することができる。すなわち、オペアンプＯＰの非反転入力端子（＋）に接続ノードＮ２の電圧が印加され、オペアンプＯＰの出力電圧Ａｍｐ＿ｏｕｔｘは反転入力端子（−）に帰還入力される。この場合、オペアンプＯＰは出力バッファとして機能する。
【００５４】
また、第１乃至第４の検出回路１０−１〜１０−４は、後述する第２の実施形態における図９、図１０で示す回路で構成することもできる。
【００５５】
［第２の実施形態］
図７は、本発明の第２の実施形態における半導体集積回路２００の平面図、図８は、図７のＹ−Ｙ線に沿った断面図である。この半導体集積回路２００は、ＷＬＰ技術を用いてパッケージングされたものである。
【００５６】
半導体基板２１は、図７の平面図で見ると長方形であり、４つの辺Ｌ１〜Ｌ４と、４辺Ｌ１〜Ｌ４の中で隣接する２つの辺の各交点に対応した４つの角Ｋ１〜Ｋ４を有している。電源配線２２は、半導体基板２１の表面の外周部の全体に沿ってリング状に配置されている。
【００５７】
電源配線２２に囲まれた半導体基板２１の領域が回路形成領域である。この回路形成領域の周辺部にパッドＰ１〜Ｐ８が配置されている。また、各パッドＰ１〜Ｐ８にそれぞれ配線層２５を介して接続されたバンプ電極（突起電極）Ｂ１〜Ｂ８が配置されている。電源配線２２には、電源パッドＰ６から不図示の配線を介して電源電圧Ｖｃｃが供給される。
【００５８】
そして、第１の実施形態と同様に、半導体基板１の４つの角Ｋ１〜Ｋ４にそれぞれ対応して、半導体基板２１の外周部にＬ字状に配置され、第１の端と第２の端を有する第１乃至第４の外周配線２３−１〜２３−４が配置されている。
【００５９】
すなわち、第１乃至第４の外周配線２３−１〜２３−４のそれぞれは、４つの角Ｋ１〜Ｋ４に対応した回路形成領域内の地点Ｃ１〜Ｃ４から隣接する２辺に沿って、当該２辺の途中まで延びている。そして、第１乃至第４の外周配線２３−１〜２３−４の第１の端は電源配線２２に接続されている。第１乃至第４の外周配線２３−１〜２３−４の第２の端は、互いに離間され、短絡することがないように配置されている。第１乃至第４の外周配線２３−１〜２３−４は、電源配線２２の外側の半導体基板１上に形成されてもよい。
【００６０】
また、第１乃至第４の外周配線２３−１〜２３−４の配線幅は、半導体集積回路２００の最小デザインルールに従って決定されることが好ましく、例えば０．６μｍであり、電源配線２２の幅より相当小さくなっている。
【００６１】
第１乃至第４の検出回路２４−１〜２４−４のそれぞれは、電源配線２２で囲まれた回路形成領域に配置されており、第１乃至第４の外周配線２３−１〜２３−４の第２の端の電圧に応じて、第１乃至第４の外周配線２３−１〜２３−４の断線をそれぞれ検出して、それぞれ第１乃至第４の検出信号Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４を出力パッドＰ１、Ｐ４、Ｐ８、Ｐ５に出力する。
【００６２】
したがって、第１乃至第４の検出信号Ａｍｐ＿ｏｕｔ１〜Ａｍｐ＿ｏｕｔ４に基づいて、第１乃至第４の外周配線２３−１〜２３−４のそれぞれの断線の有無を検出することができる。第１乃至第４の検出回路２４−１〜２４−４は、第１の実施形態の第１乃至第４の検出回路１０−１〜１０−４と同じ構成を有している。
【００６３】
図８は、出力パッドＰ１の周辺の断面図である。電源配線２２、出力パッドＰ１、配線層２５が形成された半導体基板２１の表面は樹脂層２６で覆われている。配線層２５上の樹脂層２６は円形状に開口され、この開口部を介して配線層２５上にバンプ電極Ｂ１が形成されている。他のパッドＰ２〜Ｐ８周辺についても同様に構成されている。
【００６４】
このように、ＷＬＰ技術により形成された半導体集積回路２００は、ユーザーに出荷される。ユーザーは、半導体集積回路２００を含む各種電子部品をチップマウンタ等の電子部品装着装置を用いて回路基板上に装着することにより、各種の製品を生産する。
【００６５】
この時、半導体集積回路２００は回路基板上で位置合わせが行われ、半導体集積回路２００の裏面のバンプ電極Ｂ１〜Ｂ８は、回路基板上のプリント配線等に電気的に接続される。その際の機械的なダメージや応力により、半導体集積回路２００の半導体基板２１の欠け等の欠陥が生じることがある。本実施形態の半導体集積回路２００によれば、第１乃至第４の外周配線２３−１〜２３−４に対応して当該欠陥がどの箇所に発生したかを電気的に検出することができる。
【００６６】
第１乃至第４の検出回路２４−１〜２４−４は、図９、図１０に示す回路で構成することもできる。図９、図１０において、第１乃至第４の検出回路２４−１〜２４−４の中、１つの検出回路を検出回路２４−Ｘと、検出回路２４−Ｘに対応する第１乃至第４の外周配線２３−１〜２３−４の中の１つの外周配線を外周配線２３−Ｘとして説明する。
【００６７】
図９の検出回路２４−Ｘは、第６の抵抗Ｒ６（検出抵抗）及びインバータ２７を含んで構成される。外周配線２３−Ｘの第１の端は電源配線２２に接続される。外周配線２３−Ｘの第２の端は第６の抵抗Ｒ６の一端に接続される。外周配線２３−Ｘと第６の抵抗Ｒ６との接続ノードを接続ノードＮ３とする。第６の抵抗Ｒ６の他端は接地される。接続ノードＮ３の電圧はインバータ２７の入力端子に入力される。
【００６８】
この場合、外周配線２３−Ｘの第２の端は、図７に示すように、回路形成領域の内部配線を介して接続ノードＮ３に接続される。外周配線２３−Ｘと内部配線は半導体プロセスにより金属配線として一体化して形成される。図９の外周配線２３−Ｘはこの内部配線を含んでいる。この内部配線を含めた外周配線２３−Ｘの抵抗値は、第６の抵抗Ｒ６の抵抗値に比して無視できるほど小さいとする。
【００６９】
外周配線２３−Ｘが断線していない場合は、接続ノードＮ３の電圧は略電源電圧Ｖｃｃである。また、外周配線２３−Ｘが断線している場合は、接続ノードＮ３の電圧は接地電圧（０Ｖ）である。したがって、インバータ２７のしきい値電圧を電源電圧Ｖｃｃと接地電圧（０Ｖ）の間の電圧、好ましくは、１／２Ｖｃｃに設定すれば、外周配線２３−Ｘが断線していない場合、インバータ２７の出力電圧ＥＲＲＦＬＧはＬレベルになり、外周配線２３−Ｘが断線している場合、インバータ２７の出力電圧ＥＲＲＦＬＧはＨレベルになる。これにより、外周配線２３−Ｘの断線の有無を検出することができる。
【００７０】
図１０の検出回路２４−Ｘは、第６の抵抗Ｒ６、コンパレータ２８、基準電圧源２９、インバータ３０を含んで構成される。コンパレータ２８の第１の入力端子（＋）には、外周配線２３−Ｘと第６の抵抗Ｒ６の接続ノードＮ３の電圧が印加される。コンパレータ２８の第２の入力端子（−）には、基準電圧源２９の基準電圧Ｖｒｅｆが印加される。コンパレータ２８の出力はインバータ３０の入力端子に印加される。
【００７１】
そして、基準電圧Ｖｒｅｆを電源電圧Ｖｃｃと接地電圧（０Ｖ）の間の電圧、好ましくは、１／２Ｖｃｃに設定すれば、外周配線２３−Ｘが断線していない場合は、接続ノードＮ３の電圧は略電源電圧Ｖｃｃになるので、コンパレータ２８の出力はＨレベル、インバータ３０の出力電圧ＥＲＲＦＬＧはＬレベルになる。また、外周配線２３−Ｘが断線している場合は、接続ノードＮ３の電圧は接地電圧（０Ｖ）になるので、コンパレータ２８の出力はＬレベル、インバータ３０の出力信号ＥＲＲＦＬＧはＨレベルになる。これにより、外周配線２３−Ｘの断線の有無を検出することができる。
【００７２】
以上説明したように、ＣＳＰ、ＷＬＰ技術によるパッケージではＬＳＩチップの周辺部に欠け等の欠陥が発生しやすいことから、これらのパッケージにおける欠陥の検出に特に有効であるが、樹脂モールド前の一般的な半導体チップにおいても同様の欠陥は生じることがあるので、本発明は当該一般の半導体チップにも適用することもできる。
【符号の説明】
【００７３】
１  半導体基板      ２  第１の絶縁膜            ３  電源配線
４−１〜４−４  第１乃至第４の外周配線          ５  接着層          
６  支持体          ７  第２の絶縁膜            ８  配線層          
９  樹脂層    
１０−１〜１０−４  第１乃至第４の検出回路    １１  バンプ電極    
１２  内部配線      ２１  半導体基板          ２２  電源配線
２３−１〜２３−４  第１乃至第４の外周配線                  
２４−１〜２４−４  第１乃至第４の検出回路    ２５  配線層        
２６  樹脂層        ２７  インバータ          ２８  コンパレータ        
２９  基準電圧源    ３０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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