(57)【要約】【課題】本発明は、ｈｉｇｈ−κ酸化物及びＩＩＩ−Ｖ族半導体の間の相互反応を防止または抑制するために、酸化アルミニウムをバリア層として使用し、半導体素子のＥＯＴを更に向上させることができる。【解決手段】本発明は、半導体素子及びその製造方法を提出する。半導体素子は、ＩＩＩ−Ｖ族半導体層と、前記ＩＩＩ−Ｖ族半導体層に形成される酸化アルミニウム層と、前記酸化アルミニウム層に形成されるランタニド酸化物層と、を含む。半導体素子の製造方法は、ＩＩＩ−Ｖ族半導体層とランタニド酸化物層との間の原子間反応を防止するために、前記ＩＩＩ−Ｖ族半導体層と前記ランタニド酸化物層との間に酸化アルミニウム層を形成する。【選択図】図３
2013125965.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
誘電体層と、
前記半導体層と前記誘電体層との間にある原子間反応を防止するように、前記半導体層と前記誘電体層との間に配置された酸化アルミニウム層と、を含む、ことを特徴とする半導体素子。
【請求項２】
前記誘電体層は、ランタニド酸化物層である、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半導体素子は、金属酸化物半導体素子であり、
前記半導体層は、ＩＩＩ−Ｖ族半導体層であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記金属酸化物半導体素子は、基体及びバックメタルを更に含み、
前記ＩＩＩ−Ｖ族半導体層は、前記基体の第１の表面の上に配置され、
前記基体は、前記第１の表面の反対側に裏面を有し、
前記バックメタルは、前記裏面との間で電気接続されるように前記基体の前記裏面に配置されたことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記金属酸化物半導体素子は、前記ランタニド酸化物層に配置された金属層を更に含み、
前記ＩＩＩ−Ｖ族半導体層は、ＩｎｘＧａ１−ｘＡｓ層であり、
前記ランタニド酸化物層は、酸化ランタン層、酸化プラセオジム層、及び酸化セリウム層からなる群から選ばれる少なくとも一つであることを特徴とする請求項３または４に記載の半導体素子。
【請求項６】
前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有することを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有し、
前記ランタニド酸化物層は、４ｎｍ以上かつ８ｎｍ以下の厚さを有し、
前記酸化アルミニウム層の厚さと前記ランタニド酸化物層の厚さの合計が９ｎｍ以下であることを特徴とする請求項２乃至５に記載の金属酸化物半導体素子。
【請求項８】
半導体層及び誘電体層を用意する工程と、
前記半導体層と前記誘電体層との間の原子間反応を防止するように、前記半導体層と前記誘電体層との間に酸化アルミニウム層を形成する工程と、を含む、ことを特徴とする半導体素子の製造方法。
【請求項９】
表面を有するＩＩＩ−Ｖ族半導体層である前記半導体層を用意する工程と、
前記ＩＩＩ−Ｖ族半導体層の前記表面を処理する工程と、
処理された前記表面に前記酸化アルミニウム層を形成する工程と、
前記酸化アルミニウム層にランタニド酸化物層である前記誘電体層を形成する工程と、を含む、ことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願と優先権主張の相互参照
本出願は、台湾知的財産局での２０１１年１２月１５日に出願された特許出願第１００１４６６４１号に基づく利益を主張し、当該特許出願の開示は、参照によって本明細書に組み込まれる。
【０００２】
本発明は、半導体素子に関し、特に、半導体層と誘電体層との間にある原子間反応を抑制または防止するために、酸化アルミニウム層を有する半導体素子に関する。
【背景技術】
【０００３】
技術の発展に伴い、集積回路のサイズが小さくなっており、高密度のＭＯＳコンデンサのキャパシタンスの要求値が増加している。ＩＩＩ−Ｖ族半導体は、Ｓｉ半導体に比べて優れた材料特性を有しているため、最近広く研究されている。例えば、ＩＩＩ−Ｖ族金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＩＩＩ−Ｖ族半導体に酸化物を堆積させることによって形成されたゲート誘電体層を有し、従来のＳｉＭＯＳＦＥＴを置き換えるように使用することができる。
【０００４】
ｈｉｇｈ−κ酸化物をＩＩＩ−Ｖ族半導体に堆積させると、ｈｉｇｈ−κ酸化物とＩＩＩ−Ｖ族半導体との間の相互反応によって、より高い電流リークを引き起こし、ＩＩＩ−Ｖ族ＭＯＳＦＥＴのコンデンサが無効になるという問題が有ることが分かった。たとえば、酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ６Ｏ１１）、及び酸化セリウム（ＣｅＯ２）は、３０以上の比誘電率を有する。酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ６Ｏ１１）、又は酸化セリウム（ＣｅＯ２）は、ＩＩＩ−Ｖ族半導体ＩｎＧａＡｓに直接堆積させてから高温でアニールした後では、それらの金属酸化物とＩｎＧａＡｓとの間の相互拡散が発生し、ＩＩＩ−Ｖ族のＭＯＳＦＥＴにおけるコンデンサは、リーク電流が非常に高くなってしまって、電気特性の効力を失った。
【０００５】
ＩＩＩ−Ｖ族のＭＯＳＦＥＴのコンデンサの電気特性の効力が失われたことが、図１Ａおよび図１Ｂによって示されている。図１Ａは、Ｌａ２Ｏ３層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図であり、図１Ｂは、そのＭＯＳコンデンサの電流密度−電圧（Ｊ−Ｖ）特性を示す図である。上記図は、１２ｎｍの酸化ランタン（Ｌａ２Ｏ３）をＩＩＩ−Ｖ族半導体素子に直接堆積させ、５００℃で１分間アニールした後に測定したＣ−Ｖ特性とゲートリーク電流特性を示している。
【０００６】
図１Ａにおいて、異なる印加周波数（すなわち、周波数分散）及び強反転の不足でのＩｎＧａＡｓ  ＭＯＳコンデンサにおける、バイアス電圧Ｂｉａｓ（Ｖ）に対する単位面積（１ｃｍ２）当たりの静電容量Ｃ／Ａ（μＦ／ｃｍ２）の関係が示されている。図１Ａは、Ｌａ２Ｏ３層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサが、ＭＯＳコンデンサ特有のＣ−Ｖ特性を有していないことを示している。即ち、Ｌａ２Ｏ３−Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサの電気特性は無効になっている。図１Ｂは、Ｌａ２Ｏ３層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサにおける、バイアス電圧ＶＧ（Ｖ）に対する電流密度Ｊ（１ｃｍ２当たりの電流（Ａ））の関係を示しており、図１Ｂにおいて、Ｌａ２Ｏ３層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサは、検出範囲での非常に大きなゲートリーク電流（電流密度で１０００Ａ／ｃｍ２以上）を有する、ということが観察されている。言い換えれば、図１Ｂにおいて、ＩＩＩ−Ｖ族半導体にｈｉｇｈ−κ酸化物を直接堆積させることで、より大きなゲートリーク電流を引き起こすことが示されている。
【０００７】
従って、ＩＩＩ−Ｖ族金属酸化物半導体素子の酸化膜換算膜厚（ＥＯＴ）を改善するために、ＩＩＩ−Ｖ族半導体に酸化ランタン（Ｌａ２Ｏ３）、酸化プラセオジム（Ｐｒ６Ｏ１１）、及び酸化セリウム（ＣｅＯ２）等のｈｉｇｈ−κ酸化物を堆積させようとする場合、上述の電気特性の障害を事前に克服する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ｈｉｇｈ−κ酸化物及びＩＩＩ−Ｖ族半導体の間の相互反応を防止または抑制して、ゲート絶縁膜にｈｉｇｈ−κ酸化物を用いるＭＯＳコンデンサの電気特性の障害問題を克服するとともに半導体素子のＥＯＴを更に向上（言い換えると、減少）させることを目的とする。
【０００９】
したがって、本発明はこのような従来の課題を解決するため、実験と研究を重ねた結果を通じて、得られたものである。
【課題を解決するための手段】
【００１０】
従来技術に鑑み、本発明は、素子のＥＯＴを向上させるために、半導体に高い誘電率の酸化物を有する誘電体層を堆積するが、ランタニド酸化物などのｈｉｇｈ−κ材料が高温でアニールされた後、半導体と、高い誘電率の酸化物との間で相互拡散（すなわち、半導体の元素原子と、高い誘電率の酸化物の元素原子と、が、互いに相手側の物質のほうへ拡散すること）を引き起こし、界面が不安定となって、半導体素子の電気特性の障害が発生する。従って、本発明は、ｈｉｇｈ−κ酸化物及びＩＩＩ−Ｖ族半導体の間の相互反応（すなわち、ｈｉｇｈ−κ酸化物に含まれる元素の原子と、ＩＩＩ−Ｖ族半導体に含まれる元素の原子とが、互いに相手側の物質の中へ拡散すること、または、互いに相手側の物質の元素の原子と反応すること）を防止または抑制するために、酸化アルミニウムをバリア層として使用することによって、上述の電気特性の障害問題を解決するとともに、半導体素子のＥＯＴを更に向上させることができるという発明である。
【００１１】
上述の目的を達成するために、半導体素子を提供する。本発明の第１の態様は、半導体層と、誘電体層と、前記半導体層と前記誘電体層との間での原子間反応（すなわち、半導体に含まれる元素の原子と、誘電体に含まれる元素の原子とが、互いに相手側の物質の中へ拡散すること、または、互いに相手側の物質の元素の原子と反応すること）を防止または抑制するように、前記半導体層と前記誘電体層との間に配置された酸化アルミニウム層と、を含む半導体素子である。
【００１２】
本発明の第２の態様は、上記第１の態様の半導体素子において、前記誘電体層は、ランタニド酸化物層である。
【００１３】
本発明の第３の態様は、上記第２の態様の半導体素子において、半導体素子は、金属酸化物半導体素子であり、半導体層は、ＩＩＩ−Ｖ族半導体層である。
【００１４】
本発明の第４の態様は、上記第３の態様の半導体素子において、基体及びバックメタルを更に含み、前記ＩＩＩ−Ｖ族半導体層は、前記基体の第１の表面の上に配置され、前記基体は、前記第１の表面の反対側に裏面を有し、前記バックメタルは、前記裏面との間で電気接続されるように前記基体の前記裏面に配置されている。
【００１５】
本発明の第５の態様は、上記第３または第４の態様の半導体素子において、ランタニド酸化物層に配置された金属層を更に含み、前記ＩＩＩ−Ｖ族半導体層は、ＩｎｘＧａ１−ｘＡｓ層であり、前記ランタニド酸化物層は、酸化ランタン層、酸化プラセオジム層、及び酸化セリウム層からなる群から選ばれる少なくとも１つである。
【００１６】
本発明の第６の態様は、上記第１の態様の半導体素子において、前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有する。
【００１７】
本発明の第７の態様は、上記第２乃至第５の態様の半導体素子において、前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有し、前記ランタニド酸化物層は、４ｎｍ以上かつ８ｎｍ以下の厚さを有し、前記酸化アルミニウム層の厚さと前記ランタニド酸化物層の厚さの合計は、９ｎｍ以下である。
【００１８】
上述の目的を達成するために、半導体素子の製造方法を提供する。本発明の第８の態様は、半導体層及び誘電体層を用意する工程と、前記半導体層と前記誘電体層との間の原子間反応を防止または抑制するように、前記半導体層と前記誘電体層との間に酸化アルミニウム層を形成する工程と、を含む半導体素子の製造方法である。
【００１９】
本発明の第９の態様は、表面を有するＩＩＩ−Ｖ族半導体層である前記半導体層を用意する工程と、前記ＩＩＩ−Ｖ族半導体層の前記表面を処理する工程と、処理された前記表面に前記酸化アルミニウム層を形成する工程と、前記酸化アルミニウム層にランタニド酸化物層である前記誘電体層を形成する工程と、を含む半導体素子の製造方法である。
【発明の効果】
【００２０】
本発明は、ＩｎｘＧａ１−ｘＡｓなどのＩＩＩ−Ｖ族半導体層を含む半導体層と、ランタニド酸化物などのｈｉｇｈ−κ誘電体層を含む誘電体層との間の、原子間反応または相互拡散反応、相互反応を防止または抑制するように、酸化アルミニウムをバリア層として使用することにより、ＭＯＳコンデンサの電流リークが防止または大幅に抑制されるとともに、ＭＯＳＦＥＴのゲートリーク電流も大幅に抑制されて、ＭＯＳコンデンサのＣ−Ｖ特性が無効になることもなく半導体素子のＥＯＴを更に向上させることができるという、顕著な効果を奏する。
【図面の簡単な説明】
【００２１】
【図１Ａ】従来の酸化ランタン層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【図１Ｂ】従来の酸化ランタン層（厚み１２ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサの電流密度−電圧（Ｊ−Ｖ）特性を示す図である。
【図２】本発明の第一実施形態の構造を示す図である。
【図３】本発明の第二実施形態の構造を示す図である。
【図４】本発明の実施形態に係る半導体素子の製造方法を示すフローチャートである。
【図５】本発明の第三実施形態の構造を示す図である。
【図６Ａ】本発明に対する比較例としての酸化アルミニウム層（厚み８ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【図６Ｂ】図６Ａで示したキャパシタンスを単位面積当たりに換算したキャパシタンス／面積−ゲート電圧（Ｃ−Ｖ）特性を示す図である。
【図７】本発明の第二実施形態に係る酸化ランタン層（厚み４ｎｍ）／酸化アルミニウム層（厚み１ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【図８】本発明の第二実施形態に係る酸化セリウム層（厚み２ｎｍ）／酸化ランタン層（厚み３ｎｍ）／酸化アルミニウム層（厚み３ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【図９】本発明の第二実施形態に係る酸化セリウム層（厚み５ｎｍ）／酸化アルミニウム層（厚み１ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【図１０】本発明の第二実施形態に係る酸化セリウム層（厚み５ｎｍ）／酸化アルミニウム層（厚み３ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。
【発明を実施するための形態】
【００２２】
以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。
【００２３】
図２は、本発明の第一実施形態の構造を示す図である。本発明の第一実施形態に係る半導体素子２００は、半導体層２０１、酸化アルミニウム層２０２及び誘電体層２０３を含む。半導体層２０１と誘電体層２０３との間に相互拡散反応があると、半導体層２０１と誘電体層２０３との間の界面が不安定になって、半導体素子の電気特性において障害が発生する。そのため、本発明の実施形態に係る構造における技術的特徴は、酸化アルミニウム層２０２は、半導体層２０１と誘電体層２０３との間の相互拡散反応を防止または抑制するように、半導体層２０１と誘電体層２０３との間に配置される。
【００２４】
言い換えれば、任意の半導体層と誘電体層の間に相互拡散反応があるために発生する電気特性の障害問題を解決するとともに出来るだけ小さいＥＯＴを達成するために、本発明で提供される酸化アルミニウム層を使用することで、任意の半導体層と誘電体層との間で発生する相互拡散反応を防止または抑制することができる。又、半導体層２０１は、好ましくは、ＩＩＩ−Ｖ族半導体層であり、誘電体層２０３は、好ましくは、ランタニド酸化物などのｈｉｇｈ−κ酸化物層である。前記ランタニド元素は、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、及びルテチウム（Ｌｕ）を含む。半導体素子２００は、コンデンサとして使用でき、アルミニウム酸化物層２０２及び誘電体層２０３は、ＭＯＳ素子のゲート誘電体層として使用することができる。
【００２５】
図３は、本発明の第二実施形態の構造を示す図である。本発明の第二実施形態に係るＭＯＳ半導体素子３００は、バックメタル３０１、基体３０２、ＩＩＩ−Ｖ族半導体層３０３、酸化アルミニウム層３０４、ランタニド酸化物層３０５及び金属層３０６を順次含む。すなわち、図３において、基体３０２の一方の面に、ＩＩＩ−Ｖ族半導体層３０３、酸化アルミニウム層３０４、ランタニド酸化物層３０５および金属層３０６が、その順に積層するように配置されている。また、基体３０２の、前記一方の面とは反対側の裏面に、バックメタル３０１が該裏面と電気的接続をするように配置されている。本発明の実施形態に係るＭＯＳ半導体素子３００における技術的特徴は、酸化アルミニウム層３０４を障壁としてＩＩＩ−Ｖ族半導体層３０３とランタニド酸化物層３０５との間で起きる相互拡散反応を防止または抑制することができる。酸化アルミニウム／ランタニド酸化物複合層の設計は、主にＩＩＩ−Ｖ族半導体に高いエネルギーバンドギャップの酸化アルミニウムを堆積させることにより、素子のリーク電流を減少させ、且つ高い誘電率のランタニド酸化物により、ＭＯＳ半導体素子３００におけるゲート酸化膜のＥＯＴを減少させる。この実施形態では、ＩＩＩ−Ｖ族半導体層３０３は、ＧａＡｓ層、ＧａＮ層、ＩｎＡｓ層、ＩｎＰ層又はＩｎｘＧａ１−ｘＡｓ層などが挙げられる。
【００２６】
図４は、本発明の実施形態に係る半導体素子の製造方法を示すフローチャートである。この方法４００は、次の工程が含まれている。
【００２７】
工程４０１は、半導体層を用意する。好ましくは、前記半導体層は、ＩＩＩ−Ｖ族半導体層であり、特に、ＩｎｘＧａ１−ｘＡｓ層である。
【００２８】
工程４０２は、前記半導体層の表面を処理する。工程４０２の目的は、酸化アルミニウム層の堆積を促進するために、半導体層が優れた表面特性を有するようにすることである。
【００２９】
工程４０３は、前記半導体層と誘電体層との間の相互拡散反応を防止または抑制するように、処理された表面に酸化アルミニウム層を形成する。
【００３０】
工程４０４は、前記酸化アルミニウム層に前記誘電体層を形成する。好ましくは、前記誘電体層は、ｈｉｇｈ−κ酸化物層であり、特にランタニド酸化物層である。
【００３１】
要するに、半導体素子を製造するためにこの方法の中で最も重要な工程は、半導体層と誘電体層との間の相互拡散反応を防止または抑制するように、前記半導体層と前記誘電体層との間に酸化アルミニウム層を形成する工程４０３である。
【００３２】
表１によると、ＩＩＩ−Ｖ族半導体素子のＥＯＴを減らすために、通常、ｈｉｇｈ−κ酸化物を誘電体層として選択される。しかし、酸化物層にとって、より高い誘電率を有する酸化物は、常により低いエネルギーバンドギャップ（Ｅｇ（ｅＶ））を有する。表１における酸化物の誘電率ＫとエネルギーバンドギャップＥｇを一例とし、その中、酸化アルミニウムのＥｇが８．７（ｅＶ）であり、酸化ランタン、酸化プラセオジム、及び酸化セリウムが３０よりも高い誘電率を有している。従って、本発明で提供される酸化アルミニウム／酸化ランタン（酸化プラセオジム又は酸化セリウム）の複合酸化物層は、高いＥｇがある酸化アルミニウムを半導体に堆積させることにより、素子のリーク電流を減少させ、且つ高い誘電率の酸化ランタン、酸化プラセオジム又は酸化セリウムにより、ＩＩＩ−Ｖ族半導体素子における酸化膜のＥＯＴを減少させる。
【００３３】
【表１】
2013125965.tif 000003
【００３４】
図５は、本発明の第三実施形態の構造を示す図である。第三実施形態に係るＭＯＳ素子５００は、５０ｎｍの金属アルミニウム（Ａｌ）層５０１、ｎ型ＩｎＰ基体５０２、１００ｎｍの厚さ、Ｓｉのドープ濃度が５×１０１７センチメートル−３を有するｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層５０３、３ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）層５０４、６ｎｍの酸化ランタン（ＬＡ２Ｏ３）、酸化プラセオジム（Ｐｒ６Ｏ１１）又は酸化セリウム（ＣｅＯ２）層５０５及び５０ｎｍの金属タングステン（Ｗ）層５０６を順次含む。
【００３５】
ＭＯＳ素子５００は、コンデンサの電気特性を強化し改善するために使用されている。その製造方法は、（ａ）ｎ型ＩｎＰ基体に配置されたｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層を用意する工程と、（ｂ）酸化アルミニウムのスパッタリングや堆積を容易にするように、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層の表面を処理する工程と、（ｃ）酸化アルミニウムに酸化ランタン、酸化プラセオジム又は酸化セリウムを堆積またはスパッタリングする工程と、（ｄ）急速アニーリングを行う工程と、（ｅ）酸化ランタン、酸化プラセオジム又は酸化セリウムにゲート金属タングステンをスパッタリングする工程と、（ｆ）ゲート電極を形成するように、金属タングステンをエッチングする工程と、（ｇ）ｎ型ＩｎＰ基体の裏面に金属アルミニウムをスパッタリングする工程と、を含む。
【００３６】
図６Ａは、本発明に対する比較例としての酸化アルミニウム層（厚み８ｎｍ）／Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳコンデンサのキャパシタンスＣｐ−電圧（Ｃ−Ｖ）特性を示す図である。図６Ｂは、図６Ａで示したキャパシタンスを単位面積（１ｃｍ２）当たりに換算した値である、キャパシタンス／面積（μＦ／ｃｍ２）−ゲート電圧（Ｖ）というＣ−Ｖ特性を示す図である。図６Ｂにおいて、ＭＯＳコンデンサの５００Ｈｚでの静電容量値は、０．６７μＦ／ｃｍ２である。図６Ａおよび図６Ｂにおいて、ＭＯＳコンデンサは、蓄積領域におけるキャパシタンスが高くなると、酸化物の誘電率も高くなることを表し、強反転領域におけるキャパシタンスが高くなると、ＭＯＳ素子も強い反転特性を有することを表す。このため、ＭＯＳＦＥＴ素子を製造する時に、素子はより多くのキャリアを有する。言い換えれば、本発明で提供される半導体素子を使用すると、相互拡散反応による電気特性の障害や高いリーク電流という問題がない。
【００３７】
又、本発明で提供される半導体構造は、半導体層と誘電体層との間にある相互拡散反応を防止または抑制するために、わずか１ｎｍの酸化アルミニウムを必要とする。一方、表１が示しているように、酸化アルミニウムの比誘電率は、ｈｉｇｈ−κ酸化物の比誘電率の３割程度であるため、酸化アルミニウムの厚みが大き過ぎると半導体素子のＥＯＴが大きくなって、ＥＯＴを改善することができない。そのため、酸化アルミニウムの厚みは、３ｎｍ以下が好ましい。したがって、図２で示す本発明の第１実施形態においても、酸化アルミニウムの厚みは、１ｎｍ以上かつ３ｎｍ以下が好ましい。これまで、半導体層と誘電体層との間の相互拡散反応を防止または抑制することには、そのような薄い酸化物層を利用することが無かった。従って、本発明は、特に、ＩＩＩ−Ｖ族半導体層及びランタニド酸化物層に対し、半導体素子の酸化膜のＥＯＴを向上させるために大きな進歩を遂げたものである。
【００３８】
又、本発明は、様々な厚さのセットを有することができ、例えば、５ｎｍの酸化ランタン／１ｎｍの酸化アルミニウム、７ｎｍの酸化プラセオジム／２ｎｍの酸化アルミニウム、６ｎｍの酸化ネオジム／３ｎｍの酸化アルミニウム等が挙げられる。図５に示されているように、３ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）層５０４と、６ｎｍの酸化ランタン（ＬＡ２Ｏ３）、酸化プラセオジム（Ｐｒ６Ｏ１１）又は酸化セリウム（ＣｅＯ２）層５０５の合計の厚みは、３ｎｍ＋６ｎｍ＝９ｎｍである。したがって、酸化アルミニウム層の厚みが１ｎｍの場合は、ＥＯＴ向上の観点から、ランタニド酸化物層の厚みは、８ｎｍ以下であることが好ましい。更に、本発明の実施形態に係るもう一つの技術的特徴は、半導体素子のＥＯＴを向上させるために、ランタニド酸化物を誘電体層とし、且つランタニド酸化物をバリアとして使用することである。
【００３９】
図７は、本発明の第二実施形態に係る酸化ランタン層（厚み４ｎｍ）／酸化アルミニウム層（厚み１ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。図７は、図３に示されたＭＯＳコンデンサにおける、ＩＩＩ−Ｖ族半導体層３０３がｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、酸化アルミニウム層３０４の厚みが１ｎｍであり、ランタニド酸化物層３０５が４ｎｍの酸化ランタン層である、面積１．９６×１０−５ｃｍ２のＭＯＳコンデンサの単位面積当たりの静電容量（μＦ／ｃｍ２）の、周波数５００ｋＨｚにおけるゲート電圧（Ｖ）に対する特性を示している。図７において、ＭＯＳコンデンサの５００ｋＨｚでの静電容量値は、０．９３μＦ／ｃｍ２である。
【００４０】
図８は、本発明の第二実施形態に係る酸化セリウム層（厚み２ｎｍ）／酸化ランタン層（厚み３ｎｍ）／酸化アルミニウム層（厚み３ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。図８は、図３に示されたＭＯＳコンデンサにおける、ＩＩＩ−Ｖ族半導体層３０３がｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、酸化アルミニウム層３０４の厚みが３ｎｍであり、ランタニド酸化物層３０５が、該３ｎｍの酸化アルミニウム層に堆積された３ｎｍの酸化ランタン層と、該３ｎｍの酸化ランタン層に堆積された２ｎｍの酸化セリウム層と、からなる、面積１．９６×１０−５ｃｍ２のＭＯＳコンデンサの単位面積当たりの静電容量（μＦ／ｃｍ２）の、周波数５００ｋＨｚにおけるゲート電圧（Ｖ）に対する特性を示している。図８において、ＭＯＳコンデンサの５００ｋＨｚでの静電容量値は、１．２８μＦ／ｃｍ２である。図８に示したＣ−Ｖ特性は、ＭＯＳコンデンサが良い反転特性および高いキャパシタンスを有していることを示している。尚、図８が示すＣ−Ｖ特性は、ランタニド酸化物層３０５が、３ｎｍの酸化アルミニウム層に堆積された２ｎｍの酸化セリウム層と、該２ｎｍの酸化セリウム層に堆積された３ｎｍの酸化ランタン層と、からなるものであっても、基本的に変わらない。すなわち、図８が示すＣ−Ｖ特性は、ランタニド酸化物層３０５内の各層の堆積順序には、依存しない。
【００４１】
図９は、本発明の第二実施形態に係る酸化セリウム層（厚み５ｎｍ）／酸化アルミニウム層（厚み１ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。図９は、図３に示されたＭＯＳコンデンサにおける、ＩＩＩ−Ｖ族半導体層３０３がｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、酸化アルミニウム層３０４の厚みが１ｎｍであり、ランタニド酸化物層３０５が、該１ｎｍの酸化アルミニウム層に堆積された５ｎｍの酸化セリウム層である、面積１．９６×１０−５ｃｍ２のＭＯＳコンデンサの単位面積当たりの静電容量（μＦ／ｃｍ２）の、周波数５００ｋＨｚにおけるゲート電圧（Ｖ）に対する特性を示している。図９において、ＭＯＳコンデンサの５００ｋＨｚでの静電容量値は、１．０８μＦ／ｃｍ２である。
【００４２】
図１０は、本発明の第二実施形態に係る酸化セリウム層（厚み５ｎｍ）／酸化アルミニウム層（厚み３ｎｍ）／ｎ型ＩｎＧａＡｓＭＯＳコンデンサのキャパシタンス−電圧（Ｃ−Ｖ）特性を示す図である。図１０は、図３に示されたＭＯＳコンデンサにおける、ＩＩＩ−Ｖ族半導体層３０３がｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、酸化アルミニウム層３０４の厚みが３ｎｍであり、ランタニド酸化物層３０５が、該３ｎｍの酸化アルミニウム層に堆積された５ｎｍの酸化セリウム層であるＭＯＳコンデンサの単位面積当たりの静電容量（μＦ／ｃｍ２）の、周波数５００ｋＨｚにおけるゲート電圧（Ｖ）に対する特性を示している。図１０において、ＭＯＳコンデンサの５００ｋＨｚでの静電容量値は、１．５２μＦ／ｃｍ２である。図１０に示したＣ−Ｖ特性は、ＭＯＳコンデンサがより良い反転特性およびより高いキャパシタンスを有していることを示している。
【００４３】
図７〜図１０によると、５００ｋＨｚでの計算されたＥＯＴは、４ｎｍ程度以下である。本発明の酸化アルミニウム／ランタニド酸化物複合層においては、主にＩＩＩ−Ｖ族半導体に高いエネルギーバンドギャップの酸化アルミニウムを厚み１〜３ｎｍの層として堆積させることにより、素子のリーク電流を減少させ、且つ高い誘電率のランタニド酸化物により、ＭＯＳ半導体素子におけるゲート酸化膜のＥＯＴを減少させる。従って、図７〜図１０に基づいて、本発明に係る半導体素子構造においては、酸化アルミニウム層の厚みは１〜３ｎｍが好ましく、ランタニド酸化物層の厚みは、４〜８ｎｍであってよい。酸化アルミニウム層の厚みが１ｎｍ未満であると、ランタニド酸化物が高温でアニールされた際に、半導体と、ランタニド酸化物との間で相互拡散を引き起こし、ランタニド酸化物とＩＩＩ−Ｖ族半導体の間の相互反応を防止または抑制するためのバリア層として機能することができない。また、酸化アルミニウム層をバリア層として使用するため、その厚みが大きくなれば、半導体素子のキャパシタンスが低くなる。酸化アルミニウム層の厚みが１〜３ｎｍであれば、バリア層として機能し、半導体素子のキャパシタンスが小さ過ぎることがない。他方、ランタニド酸化物層の厚みは４〜８ｎｍであって、前記酸化アルミニウム層の厚さと前記ランタニド酸化物層の厚さの合計が９ｎｍ以下であることが好ましい。酸化アルミニウム層の厚みが１ｎｍであるときに、該１ｎｍの酸化アルミニウム層に堆積されるランタニド酸化物層の厚みが４ｎｍ未満であると、ＭＯＳコンデンサの絶縁耐圧（すなわち、バイアス電圧に対する耐圧）が小さくなり、半導体素子のリーク電流が増加し、半導体素子が破壊される場合があるからである。他方、酸化アルミニウム層の厚みが１ｎｍであるときに、該１ｎｍの酸化アルミニウム層に堆積されるランタニド酸化物層の厚みが８ｎｍより大きい場合や、酸化アルミニウム層の厚みが２ｎｍであるときに、該２ｎｍの酸化アルミニウム層に堆積されるランタニド酸化物層の厚みが７ｎｍより大きい場合、或いは、酸化アルミニウム層の厚みが３ｎｍであるときに、該３ｎｍの酸化アルミニウム層に堆積されるランタニド酸化物層の厚みが６ｎｍより大きい場合は、いずれも、ＭＯＳコンデンサの単位面積当たりのキャパシタンスが小さくなるとともに、半導体素子のＥＯＴを更に向上させることができなくなるからである。
【００４４】
また、本発明の実施形態に係る半導体素子構造のバイアス電圧範囲は、±０．５Ｖ（例えば、誘電体層が１ｎｍの酸化アルミニウム層と、該１ｎｍの酸化アルミニウム層に堆積された４ｎｍのランタニド酸化物層と、からなるＭＯＳコンデンサの場合）〜±１．０Ｖ（例えば、誘電体層が３ｎｍの酸化アルミニウム層と、該３ｎｍの酸化アルミニウム層に堆積された６ｎｍのランタニド酸化物層と、からなるＭＯＳコンデンサの場合）であることが好ましい。もしバイアス電圧が素子のゲート絶縁耐圧を超えると、半導体素子のリーク電流が増加し、半導体素子が破壊される場合があるからである。したがって、前記バイアス電圧の範囲が更に大きくなれば、酸化アルミニウム及びランタニド酸化物層の好ましい膜厚範囲も大きくなることが好ましい。もし酸化アルミニウム及びランタニド酸化物層の膜厚を互いにマッチさせず、更にバイアス電圧が半導体素子の耐電圧を超えると、半導体素子のリーク電流が増加し、半導体素子が破壊されるからである。逆に、前記バイアス電圧の範囲が小さくなれば、酸化アルミニウム及びランタニド酸化物層の好ましい膜厚範囲も小さくなることが好ましい。半導体素子のＥＯＴを向上させるからである。
【００４５】
他の実施形態は、次のように記載されている。
【００４６】
１、半導体素子は、半導体層と、誘電体層と、前記半導体層と前記誘電体層との間にある原子間反応を防止するように、前記半導体層と前記誘電体層との間に配置される酸化アルミニウム層と、を含む。
【００４７】
２、実施形態１に説明したように、前記半導体素子は、半導体層が配置されている基体を更に含む。
【００４８】
３、実施形態２に説明したように、前記半導体素子は、バックメタルを更に含み、前記基体は、裏面を有し、前記バックメタルは、前記基体の裏面に電気的に接続されるように前記基体の前記裏面に配置される。
【００４９】
４、実施形態１に説明したように、前記半導体素子は、前記誘電体層の上に配置されている金属層を更に含む。
【００５０】
５、実施形態１に説明したように、前記半導体素子において、前記誘電体層は、ランタニド酸化物層であり、前記半導体層は、ＩＩＩ−Ｖ族半導体層である。
【００５１】
６、実施形態５に説明したように、前記半導体素子において、前記ＩＩＩ−Ｖ族半導体層は、ＩｎｘＧａ１−ｘＡｓ層であり、前記ランタニド酸化物層は、酸化ランタン層、酸化プラセオジム層、及び酸化セリウム層からなる群から少なくとも一つを選ぶ。
【００５２】
７、実施形態１に説明したように、前記半導体素子において、前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有する。
【００５３】
８、実施形態５に説明したように、前記半導体素子において、前記ランタニド酸化物層は、４ｎｍ以上かつ８ｎｍ以下の厚さを有し、且つ、前記酸化アルミニウム層の厚さと前記ランタニド酸化物層の厚さの合計が９ｎｍ以下である。
【００５４】
９、金属酸化物半導体素子は、ＩＩＩ−Ｖ族半導体層と、前記ＩＩＩ−Ｖ族半導体層に形成される酸化アルミニウム層と、前記酸化アルミニウム層に形成されるランタニド酸化物層と、を含む。
【００５５】
１０、実施形態９に説明したように、前記金属酸化物半導体素子は、前記ＩＩＩ−Ｖ族半導体層が配置されている基体を更に含む。
【００５６】
１１、実施形態１０に説明したように、前記金属酸化物半導体素子は、バックメタルを更に含み、前記基体は、裏面を有し、前記バックメタルは、前記基体の裏面に電気的に接続されるように前記基体の前記裏面に配置される。
【００５７】
１２、実施形態９に説明したように、前記金属酸化物半導体素子は、ランタニド酸化物層の上に配置された金属層を更に含む。
【００５８】
１３、実施形態９に説明したように、前記金属酸化物半導体素子において、前記ＩＩＩ−Ｖ族半導体層は、ＩｎｘＧａ１−ｘＡｓ層であり、前記ランタニド酸化物層は、酸化ランタン層、酸化プラセオジム層、及び酸化セリウム層からなる群から少なくとも一つを選ぶ。
【００５９】
１４、実施形態９に説明したように、前記金属酸化物半導体素子において、前記酸化アルミニウム層は、１ｎｍ以上かつ３ｎｍ以下の厚さを有し、前記ランタニド酸化物層は、４ｎｍ以上かつ８ｎｍ以下の厚さを有し、前記酸化アルミニウム層の厚さと前記ランタニド酸化物層の厚さの合計は、９ｎｍ以下である。
【００６０】
１５、半導体素子の製造方法は、半導体層及び誘電体層を用意する工程と、前記半導体層と前記誘電体層との間の原子間反応を防止するように、前記半導体層と前記誘電体層との間に酸化アルミニウム層を形成する工程と、を含む。
【００６１】
１７、実施形態１５に説明したように、前記半導体素子の製造方法は、表面を有するＩＩＩ−Ｖ族半導体層である前記半導体層を用意する工程と、前記ＩＩＩ−Ｖ族半導体層の前記表面を処理する工程と、処理された前記表面に前記酸化アルミニウム層を形成する工程と、前記酸化アルミニウム層にランタニド酸化物層である前記誘電体層を形成する工程と、を更に含む。
【００６２】
１８、実施形態１５に説明したように、前記半導体素子の製造方法において、前記誘電体層は、ランタニド酸化物層であり、前記半導体層は、ＩＩＩ−Ｖ族半導体層である。
【００６３】
以上の説明によると、当業者であれば本発明の技術思想を逸脱しない範囲で、多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は、明細書の詳細な説明に記載された内容に限らず、特許請求の範囲によって定めなければならない。
【符号の説明】
【００６４】
２００    半導体素子
２０１    半導体層
２０２    酸化アルミニウム層
２０３    誘電体層
３００    ＭＯＳ半導体素子
３０１    バックメタル
３０２    基体
３０３    ＩＩＩ−Ｖ族半導体層
３０４    酸化アルミニウム層
３０５    ランタニド酸化物層
３０６    金属層
４００    半導体素子の製造方法
４００、４０１、４０２、４０３、４０４    工程
５００    ＭＯＳ素子
５０１    金属アルミニウム層
５０２    ｎ型ＩｎＰ基体
５０３    ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓ層
５０４    酸化アルミニウム層
５０５    酸化ランタン、酸化プラセオジム又は酸化セリウム層
５０６    金属タングステン層
【図１Ａ】
2013125965.tif 000004
【図１Ｂ】
2013125965.tif 000005
【図２】
2013125965.tif 000006
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
2013125965.tif 000012
【図８】
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【図９】
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【図１０】
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