(57)【要約】【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。【選択図】図３
2013084327.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップが形成される複数のチップ領域と、前記複数のチップ領域を区画するダイシング領域と、からなる半導体ウエハであって、
前記チップ領域に形成され、絶縁膜を有し、電圧の印加による前記絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズを有するアンチヒューズ回路と、
前記ダイシング領域に前記複数のアンチヒューズの各々に対応して形成され、配線を有し、レーザー照射による前記配線の切断により非導通状態となる複数のレーザーヒューズを有するレーザーヒューズ回路と、
前記複数のアンチヒューズのうち、前記半導体チップへの入力に応じて非導通状態とされたレーザーヒューズに対応する前記アンチヒューズの有する前記絶縁膜に、電源からの電圧を印加させて、前記アンチヒューズを導通状態とする制御回路と、を有することを特徴とする半導体ウエハ。
【請求項２】
請求項１記載の半導体ウエハであって、
前記電源は、前記ダイシング領域に形成されることを特徴とする半導体ウエハ。
【請求項３】
請求項１または２記載の半導体ウエハであって、
前記ダイシング領域に形成され、前記電源から前記アンチヒューズ素子の有する前記絶縁膜への電圧の印加を行うための電源パッドを有することを特徴とする半導体ウエハ。
【請求項４】
請求項１から３のいずれか１項に記載の前記ダイシング領域を切削することで分離された前記半導体チップを搭載する半導体装置。
【請求項５】
半導体チップが搭載される半導体装置の製造方法であって、
前記半導体チップが製造される半導体ウエハ上の複数のチップ領域のそれぞれに、絶縁膜を有し、電圧の印加による前記絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズからなるアンチヒューズ回路を形成する工程と、
前記複数のチップ領域を区画するダイシング領域に、前記複数のアンチヒューズの各々に対応して、配線を有し、レーザー照射による前記配線の切断により非導通状態となる複数のレーザーヒューズからなるレーザーヒューズ回路を形成する工程と、
前記半導体チップへの入力に応じて、前記レーザーヒューズが有する配線へのレーザー照射を行い、前記レーザーヒューズを非導通状態とする工程と、
前記非導通状態であるレーザーヒューズに対応する前記アンチヒューズが有する前記絶縁膜に、電源からの電圧を印加させて、前記アンチヒューズを導通状態とする工程と、
前記ダイシング領域を切削して、前記チップ領域に形成された前記半導体チップを分離する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を有する半導体チップが形成される半導体ウエハ、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に搭載される半導体チップおいては、種々の用途に対して、ヒューズ素子が用いられる。
【０００３】
例えば、正常に動作しない不良メモリセルが見つかると、その不良メモリセルを冗長メモリセルに置換するとともに、不良メモリセルのアドレスを記憶し、そのアドレスへのアクセス要求があった場合には、置換した冗長メモリセルにアクセスすることで、不良メモリセルの救済が行われる。ここで、不良メモリセルのアドレスの記憶にヒューズ素子からなるヒューズ回路が用いられる。
【０００４】
また、同等の特性を有する複数の半導体チップが、半導体ウエハ上に同一の工程を経て製造されるが、内部デバイスの特性のばらつきなどにより、半導体チップ間で内部電圧レベルや動作タイミングなどの特性がばらつくことがある。ここで、半導体チップ間の特性のばらつきの調整にヒューズ回路が用いられる。
【０００５】
特許文献１（特開２００３−０３６６９０号公報）には、メタルなどの配線を有し、その配線へのレーザー照射による切断により導通状態から非導通状態へと変化するレーザーヒューズからなるレーザーヒューズ回路およびレーザーヒューズ回路に不良メモリセルのアドレスを記憶させるための内部回路について開示されている。また、特許文献１には、レーザーヒューズ回路と内部回路が形成される領域を区画し、レーザーヒューズ回路を半導体チップが形成されるチップ領域に形成し、内部回路を半導体チップの形成後に切削されるダイシング領域に形成する技術が開示されている。ヒューズ回路に不良メモリセルのアドレスを記憶させた後は不要となる内部回路をダイシング領域に形成することで、半導体チップのチップ面積を削減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−０３６６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
レーザーヒューズには、配線にレーザー照射を行うためのヒューズ窓が設けられている。ヒューズ窓とその周辺の領域には、レーザーが遮られないように、信号線などの他の配線を通すことができないため、特許文献１に開示の技術においては、半導体チップのチップ面積の削減を十分に図ることができないという問題がある。
【０００８】
なお、近年、レーザーヒューズに代わり、絶縁膜を有し、その絶縁膜への電圧印加による絶縁破壊により非導通状態から導通状態へと変化するヒューズ素子であるアンチヒューズが用いられることがある。アンチヒューズを用いた場合には、ヒューズ窓を設ける必要が無く、チップ面積を削減することができる。しかし、アンチヒューズを用いる場合、一般に、半導体ウエハ上の半導体チップに不良メモリセルのアドレスなどを入力して記憶させる工程は、テスタ装置により行われる。テスタ装置は、不良メモリセルのアドレスに対応するアンチヒューズを導通状態とするため、テスタ装置に対して半導体チップ毎の不良メモリセルのアドレスを入力する作業が必要となり、時間がかかるという問題がある。
【課題を解決するための手段】
【０００９】
本発明の半導体ウエハは、
半導体チップが形成される複数のチップ領域と、前記複数のチップ領域を区画するダイシング領域と、からなる半導体ウエハであって、
前記チップ領域に形成され、絶縁膜を有し、電圧の印加による前記絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズを有するアンチヒューズ回路と、
前記ダイシング領域に前記複数のアンチヒューズの各々に対応して形成され、配線を有し、レーザー照射による前記配線の切断により非導通状態となる複数のレーザーヒューズを有するレーザーヒューズ回路と、
前記複数のアンチヒューズのうち、前記半導体チップへの入力に応じて非導通状態とされたレーザーヒューズに対応する前記アンチヒューズの有する前記絶縁膜に、電源からの電圧を印加させて、前記アンチヒューズを導通状態とする制御回路と、を有する。
【００１０】
本発明の半導体装置は、
上述した半導体ウエハにおけるダイシング領域を切削することで分離された半導体チップを搭載する。
【００１１】
本発明の半導体装置の製造方法は、
半導体チップが搭載される半導体装置の製造方法であって、
前記半導体チップが製造される半導体ウエハ上の複数のチップ領域のそれぞれに、絶縁膜を有し、電圧の印加による前記絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズからなるアンチヒューズ回路を形成する工程と、
前記複数のチップ領域を区画するダイシング領域に、前記複数のアンチヒューズの各々に対応して、配線を有し、レーザー照射による前記配線の切断により非導通状態となる複数のレーザーヒューズからなるレーザーヒューズ回路を形成する工程と、
前記半導体チップへの入力に応じて、前記レーザーヒューズが有する配線へのレーザー照射を行い、前記レーザーヒューズを非導通状態とする工程と、
前記非導通状態であるレーザーヒューズに対応する前記アンチヒューズが有する前記絶縁膜に、電源からの電圧を印加させて、前記アンチヒューズを導通状態とする工程と、
前記ダイシング領域を切削して、前記チップ領域に形成された前記半導体チップを分離する工程と、を有する。
【発明の効果】
【００１２】
本発明によれば、半導体ウエハのチップ領域にアンチヒューズ回路が形成され、ダイシング領域にレーザーヒューズ回路が形成され、半導体チップへの入力に応じて配線が切断されたレーザーヒューズに対応するアンチヒューズの絶縁膜の絶縁破壊が行われる。
【００１３】
そのため、チップ領域にはレーザーヒューズ回路が形成されることがないので、チップ面積を削減することができる。また、半導体チップへの入力に応じてレーザーヒューズの配線の切断が最初に行われるため、入力に要する時間の増大を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態の半導体ウエハの上面図である。
【図２】図１に示す領域Ａの拡大図である。
【図３】図３に示すチップ領域およびダイシング領域の拡大図である。
【図４Ａ】関連する半導体チップにおけるレーザーヒューズの配置の一例を示す図である。
【図４Ｂ】図３に示すレーザーヒューズ回路におけるレーザーヒューズの配置の一例を示す図である。
【図５】図３に示すレーザーヒューズ回路の構成を示す回路図である。
【図６】図５に示すレーザーヒューズ回路から出力されるレーザーヒューズカット信号のタイミングチャートである。
【図７】図３に示す各部の構成を示すブロック図である。
【図８Ａ】関連する半導体チップの形成後の工程を示す図である。
【図８Ｂ】関連する半導体チップの形成後の工程を示す図である。
【図８Ｃ】本発明に係る半導体チップの形成後の工程を示す図である。
【図９】本発明に係る仕様と関連する仕様との比較を示す図である。
【図１０】関連する半導体チップの構成を示す図である。
【図１１】本発明の第２の実施形態におけるチップ領域および対応するダイシング領域の拡大図である。
【発明を実施するための形態】
【００１５】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体ウエハ１の上面図である。
【００１７】
図１に示すように、半導体ウエハ１上の複数のチップ領域１０のそれぞれに、ＤＲＡＭなどの半導体装置に搭載される半導体チップが形成される。
【００１８】
図２は、図１に示す領域Ａの拡大図である。
【００１９】
図２に示すように、複数のチップ領域１０がダイシング領域２０により区画されている。チップ領域１０への半導体チップの形成後、ダイシング領域２０は切削され、半導体チップが分離される。
【００２０】
チップ領域１０には、絶縁膜を有し、その絶縁膜への電圧印加による絶縁破壊により、非導通状態から導通状態へと変化する複数のアンチヒューズを含むアンチヒューズ回路が形成される。以下では、アンチヒューズ回路が形成されるチップ領域１０内の領域をアンチヒューズ領域１１と称する。また、チップ領域１０のうち、アンチヒューズ領域１１以外の領域には、例えば、メモリセルが形成される。
【００２１】
ダイシング領域２０には、メタルなどの配線を有し、その配線へのレーザー照射による切断により、導通状態から非導通状態へと変化する複数のレーザーヒューズを含むレーザーヒューズ回路が、各チップ領域１０に対応して形成される。以下では、レーザーヒューズ回路が形成される領域をレーザーヒューズ領域２１と称する。なお、図２においては、チップ領域１０に対応して、そのチップ領域１０の上側にレーザーヒューズ領域２１が形成される例を示している。
【００２２】
図３は、チップ領域１０および対応するレーザーヒューズ領域２１の拡大図である。
【００２３】
図３に示すように、チップ領域１０内のアンチヒューズ領域１１には、アンチヒューズ回路１２と第１の制御回路１３とが形成される。また、レーザーヒューズ領域２１には、レーザーヒューズ回路２２と第２の制御回路２３とが形成される。
【００２４】
アンチヒューズ回路１２は、複数のアンチヒューズを有する。
【００２５】
第１の制御回路１３は、第２の制御回路２３から出力される、半導体チップへの入力に応じて配線の切断が行われたレーザーヒューズを示すレーザーヒューズカット信号の出力に応じて、図３においては不図示の電源回路による、アンチヒューズ回路１２に含まれるアンチヒューズの絶縁膜への電圧の印加を制御する。
【００２６】
レーザーヒューズ回路２２は、アンチヒューズ回路１２に含まれる複数のアンチヒューズの各々に１対１に対応する複数のレーザーヒューズを有する。
【００２７】
なお、以下では、アンチヒューズの絶縁膜に電圧を印加して絶縁破壊を起こし、アンチヒューズを非導通状態から導通状態へと変化させること、および、レーザーヒューズの配線にレーザーを照射して切断し、レーザーヒューズを導通状態から非導通状態へと変化させることを、トリミングを行うと称する。
【００２８】
第２の制御回路２３は、トリミングが行われたレーザーヒューズを示すレーザーヒューズカット信号を第１の制御回路１３に出力する。
【００２９】
図４Ａは、チップ領域内に形成されたレーザーヒューズ回路におけるレーザーヒューズの配置の一例を示す図である。また、図４Ｂは、本実施形態のレーザーヒューズ回路２２におけるレーザーヒューズの配置の一例を示す図である。
【００３０】
上述したように、レーザーヒューズのヒューズ窓とその周辺の領域には配線を通すことができないため、レーザーヒューズ間の間隔を小さくして、ヒューズ窓の間隔も小さくすることが、チップ面積を削減するためには好ましい。しかし、ヒューズ窓の間隔が小さくなると、レーザー照射の精度が高いレーザー装置が必要となり、そのようなレーザー装置を用意するには多額の設備投資が必要となるため、コスト面からレーザーヒューズ間の距離を縮小するのは難しい。そのため、チップ領域内にレーザーヒューズを形成する場合には、図４Ａに示すように、レーザー装置によるレーザー照射が可能な範囲で、レーザーヒューズ２４間の距離が小さくなるように配置される。
【００３１】
一方、本実施形態においては、レーザーヒューズ２４はダイシング領域２０に形成されるため、チップ面積には影響しない。そのため、図４Ｂに示すように、レーザーヒューズ２４間の距離を拡げることができ、レーザー照射の精度の高いレーザー装置が不要となるので、設備投資のコストを抑えることができる。
【００３２】
図５は、レーザーヒューズ回路２２の構成を示す回路図である。
【００３３】
図５に示すレーザーヒューズ回路２２は、レーザーヒューズ２４−０〜２４−１１と、Ｎ型トランジスタ２５−０〜２５−１１と、Ｐ型トランジスタ２６と、を有する。
【００３４】
レーザーヒューズ２４−０は、一端がＰ型トランジスタ２６のドレインに接続され、多端がＮ型トランジスタ２５−０のソースに接続される。
【００３５】
Ｎ型トランジスタ２５−０は、レーザーヒューズ２４−０に対応して設けられ、ゲートには図５においては不図示の第２の制御回路２３が接続されてヒューズ選択信号が入力され、ソースにはレーザーヒューズ２４−０の多端が接続され、ドレインにはグランドが接続される。
【００３６】
なお、レーザーヒューズ２４−１〜２４−１１のそれぞれに対応して、Ｎ型トランジスタ２５−１〜２５−１１がそれぞれ設けられている。レーザーヒューズ２４−１〜２４−１１と対応するＮ型トランジスタ２５−１〜２５−１１およびＰ型トランジスタ２６との接続関係は、レーザーヒューズ２４−０とＮ型トランジスタ２５−０およびＰ型トランジスタ２６との接続関係と同様であるため、説明を省略する。
【００３７】
Ｐ型トランジスタ２６は、ゲートには第２の制御回路２３が接続されてＮＯＲ接点イニシャル信号が入力され、ソースには電源が接続され、ドレインにはレーザーヒューズ２４−０〜２４−１１の一端が接続される。Ｐ型トランジスタ２６のドレインとレーザーヒューズ２４−０〜２４−１１の一端との接点（ＮＯＲ接点）の電位に応じたレーザーヒューズカット信号が、第２の制御回路２３を介して、図５においては不図示の第１の制御回路１３に出力される。
【００３８】
図６は、レーザーヒューズカット信号のタイミングチャートである。なお、図６においては、図５に示すレーザーヒューズ２４−２，２４−６，２４−１０のトリミングが行われているものとする。
【００３９】
第２の制御回路２３には、クロック（ＣＬＫ）信号が入力される。
【００４０】
第２の制御回路２３は、ＣＬＫ信号の入力に応じてＮＯＲ接点イニシャライズ信号およびヒューズ選択信号をＬｏｗレベルまたはＨｉｇｈレベルとし、ＮＯＲ接点イニシャライズ信号をＰ型トランジスタ２６のゲートに入力し、ヒューズ選択信号をＮ型トランジスタ２５−０〜２５−１１に出力する。なお、以下では、Ｎ型トランジスタ２５−０に対応し、Ｎ型トランジスタ２５−０のゲートに入力されるヒューズ選択信号をヒューズ選択信号（０）と称し、Ｎ型トランジスタ２５−１に対応し、Ｎ型トランジスタ２５−１のゲートに入力されるヒューズ選択信号をヒューズ選択信号（１）と称し、以下、同様にして、Ｎ型トランジスタ２５−１１に対応し、Ｎ型トランジスタ２５−１１のゲートに入力されるヒューズ選択信号をヒューズ選択信号（１１）と称する。
【００４１】
時刻ｔ1において、第２の制御回路２３は、ＬｏｗレベルのＮＯＲ接点イニシャライズ信号をＰ型トランジスタ２６のゲートに入力し、Ｌｏｗレベルのヒューズ選択信号（０）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０〜２５−１１のゲートに入力する。
【００４２】
ＬｏｗレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオンとなる。また、Ｌｏｗレベルのヒューズ選択信号がゲートに入力されることで、Ｎ型トランジスタ２５−０〜２５−１１はオフとなり、ＮＯＲ接点の電位が初期化される。
【００４３】
時刻ｔ2において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＬｏｗレベルからＨｉｇｈレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、ヒューズ選択信号（０）をＬｏｗレベルからＨｉｇｈレベルとし、Ｎ型トランジスタ２５−０のゲートに入力するとともに、Ｌｏｗレベルのヒューズ選択信号（１）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−１〜２５−１１のゲートに入力する。
【００４４】
ＨｉｇｈレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオフとなる。また、Ｈｉｇｈレベルのヒューズ選択信号（０）がゲートに入力されることで、Ｎ型トランジスタ２５−０はオンとなり、Ｌｏｗレベルのヒューズ選択信号が入力されることで、Ｎ型トランジスタ２５−１〜２５−１１はオフとなる。ここで、Ｎ型トランジスタ２５−０に対応するレーザーヒューズ２４−０は導通状態であり、また、Ｎ型トランジスタ２５−０のドレインにはグランドが接続されているため、ＮＯＲ接点の電位はＬｏｗレベルとなる。したがって、Ｌｏｗレベルのレーザーヒューズカット信号が出力される。
【００４５】
時刻ｔ3において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＨｉｇｈレベルからＬｏｗレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、Ｌｏｗレベルのヒューズ選択信号（０）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０〜２５−１１のゲートに入力する。
【００４６】
ＬｏｗレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオンとなる。また、Ｌｏｗレベルのヒューズ選択信号がゲートに入力されることで、Ｎ型トランジスタ２５−０〜２５−１１はオフとなり、ＮＯＲ接点の電位が初期化される。
【００４７】
時刻ｔ4において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＬｏｗレベルからＨｉｇｈレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、ヒューズ選択信号（１）をＬｏｗレベルからＨｉｇｈレベルとし、Ｎ型トランジスタ２５−１のゲートに入力するとともに、Ｌｏｗレベルのヒューズ選択信号（０）およびヒューズ選択信号（２）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０およびＮ型トランジスタ２５−２〜２５−１１のゲートに入力する。
【００４８】
ＨｉｇｈレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオフとなる。また、Ｈｉｇｈレベルのヒューズ選択信号（１）がゲートに入力されることで、Ｎ型トランジスタ２５−１はオンとなり、Ｌｏｗレベルのヒューズ選択信号が入力されることで、Ｎ型トランジスタ２５−０，２５−２〜２５−１１はオフとなる。ここで、Ｎ型トランジスタ２５−１に対応するレーザーヒューズ２４−１は導通状態であり、また、Ｎ型トランジスタ２５−１のドレインにはグランドが接続されているため、ＮＯＲ接点の電位はＬｏｗレベルとなる。したがって、Ｌｏｗレベルのレーザーヒューズカット信号が出力される。
【００４９】
時刻ｔ5において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＨｉｇｈレベルからＬｏｗレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、Ｌｏｗレベルのヒューズ選択信号（０）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０〜２５−１１のゲートに入力する。
【００５０】
ＬｏｗレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオンとなる。また、Ｌｏｗレベルのヒューズ選択信号がゲートに入力されることで、Ｎ型トランジスタ２５−０〜２５−１１はオフとなり、ＮＯＲ接点の電位が初期化される。
【００５１】
時刻ｔ6において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＬｏｗレベルからＨｉｇｈレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、ヒューズ選択信号（２）をＬｏｗレベルからＨｉｇｈレベルとし、Ｎ型トランジスタ２５−２のゲートに入力するとともに、Ｌｏｗレベルのヒューズ選択信号（０）、ヒューズ選択信号（１）、および、ヒューズ選択信号（３）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０，２５−１，２５−３〜２５−１１のゲートに入力する。
【００５２】
ＨｉｇｈレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオフとなる。また、Ｈｉｇｈレベルのヒューズ選択信号（２）がゲートに入力されることで、Ｎ型トランジスタ２５−２はオンとなり、Ｌｏｗレベルのヒューズ選択信号が入力されることで、Ｎ型トランジスタ２５−０，２５−１，２５−３〜１５−１１はオフとなる。ここで、Ｎ型トランジスタ２５−２に対応するレーザーヒューズ２４−２は非導通状態である。そのため、ＮＯＲ接点の電位はＨｉｇｈレベルとなる。したがって、Ｈｉｇｈレベルのレーザーヒューズカット信号が出力される。
【００５３】
時刻ｔ7において、第２の制御回路２３は、ＮＯＲ接点イニシャライズ信号をＨｉｇｈレベルからＬｏｗレベルとし、Ｐ型トランジスタ２６のゲートに入力する。また、第２の制御回路２３は、Ｌｏｗレベルのヒューズ選択信号（０）からヒューズ選択信号（１１）を対応するＮ型トランジスタ２５−０〜２５−１１のゲートに入力する。
【００５４】
ＬｏｗレベルのＮＯＲ接点イニシャライズ信号がゲートに入力されることで、Ｐ型トランジスタ２６はオンとなる。また、Ｌｏｗレベルのヒューズ選択信号がゲートに入力されることで、Ｎ型トランジスタ２５−０〜２５−１１はオフとなり、ＮＯＲ接点の電位が初期化される。
【００５５】
以下、同様にして、Ｎ型トランジスタ２５−３〜２５−１１それぞれのゲートに、Ｈｉｇｈレベルのヒューズ選択信号が順に入力される。対応するレーザーヒューズ２４が非導通状態である場合には、Ｈｉｇｈレベルのレーザーヒューズカット信号が出力されるため、レーザーヒューズカット信号の出力をモニタすることで、どのレーザーヒューズ２４がトリミングされたかが分かる。
【００５６】
図７は、図３に示す各部の構成をより詳細に示す図である。
【００５７】
レーザーヒューズ回路２２は、レーザーヒューズ２４−０〜２４−６を有する。なお、図７においては、図５に示すＮ型トランジスタ２５、Ｐ型トランジスタ２６などについては記載を省略する。
【００５８】
アンチヒューズ回路１２は、アンチヒューズ１４−０〜１４−６を有する。ここで、アンチヒューズ１４−０はレーザーヒューズ２４−０に対応して設けられ、アンチヒューズ１４−１はレーザーヒューズ２４−１に対応して設けられ、以下、同様にして、アンチヒューズ１４−６はレーザーヒューズ２４−６に対応して設けられる。すなわち、アンチヒューズ回路１２は、レーザーヒューズ回路２２が有する複数のレーザーヒューズの各々に１対１に対応する複数のアンチヒューズを有する。
【００５９】
第１の制御回路１３は、選択制御回路１５と、アンチヒューズ回路選択レコーダー１６と、アドレスエンコード回路１７と、を有する。また、第２の制御回路２３は、レーザーヒューズ回路選択レコーダー２７を有する。
【００６０】
選択制御回路１５は、クロック信号およびテスト対象となるレーザーヒューズ回路２２を示すヒューズ選択テスト信号を、レーザーヒューズ回路選択レコーダー２７、アンチヒューズ回路選択レコーダー１６、および、アドレスエンコード回路１７に出力する。また、選択制御回路１５は、ヒューズ選択テスト信号に示されるレーザーヒューズ回路２２に対応するアンチヒューズ回路１４に含まれるアンチヒューズ１４−０〜１４−６にＡＦ  ＳＴＯＲＥ信号を入力する。
【００６１】
レーザーヒューズ回路選択レコーダー２７は、クロック信号およびヒューズ選択テスト信号が入力されると、図３に示す複数のレーザーヒューズ回路２２のうち、ヒューズ選択テスト信号に示されるレーザーヒューズ回路２２に含まれるレーザーヒューズ２４−０〜２４−６にレーザーヒューズ回路セット選択信号を入力する。
【００６２】
また、レーザーヒューズ回路選択レコーダー２７は、クロック信号の入力に応じて、レーザーヒューズ２４−０〜２４−６のそれぞれに対応する、図７においては不図示のＮ型トランジスタ２５のゲートにヒューズ選択信号を入力する。ここで、レーザーヒューズ回路選択レコーダー２７は、レーザーヒューズ２４−０から順に、各レーザーヒューズ２４に対応するＮ型トランジスタ２５のゲートに入力するヒューズ選択信号の論理レベルをクロック毎に変えて入力する。ヒューズ選択信号および図７においては記載を省略したＮＯＲ接点イニシャライズ信号の入力に応じて、ヒューズ回路２２からは、レーザーヒューズがトリミングされているか否かに応じて論理レベルの異なるレーザーヒューズカット信号が出力される。
【００６３】
アンチヒューズ回路選択レコーダー１６は、ヒューズ選択テスト信号に示されるレーザーヒューズ回路２２に含まれるレーザーヒューズ２４に対応するアンチヒューズ１４にアンチヒューズ回路セット選択信号を出力する。
【００６４】
アドレスエンコード回路１７は、レーザーヒューズ回路２２から出力されるレーザーヒューズカット信号に示されるトリミングが行われたレーザーヒューズ２４に対応するアンチヒューズ１４にアドレス信号を出力する。
【００６５】
ＡＦ  ＳＴＯＲＥ信号およびアドレス信号が入力されたアンチヒューズ１４においては、絶縁膜に電圧が印加され、トリミングが行われる。
【００６６】
次に、チップ領域にレーザーヒューズ回路を有する半導体チップを形成した場合（従来仕様１）、チップ領域にアンチヒューズ回路を有する半導体チップを形成した場合（従来仕様２）、および、ダイシング領域にレーザーヒューズ回路を形成し、チップ領域にアンチヒューズ回路を有する半導体チップを形成した場合（本発明に係る仕様）のそれぞれについて、半導体チップの形成後の工程について説明する。
【００６７】
まず、従来仕様１に係る半導体チップの形成後の工程について、図８Ａを参照して説明する。
【００６８】
半導体チップの形成後、ウエハ状態のまま、高温雰囲気中で熱的ストレスおよび電気的ストレスを各半導体チップに印加して不良を加速判別するＷＬＢＩ（Wafer Lebel Burn In）工程が行われる（ステップＳ１０１）。
【００６９】
次に、テスト対象の半導体チップにプローブを介して所定の電気信号を入力することにより、半導体チップのメモリセルから不良メモリセルを検出し、不良メモリセルのアドレスを特定するＷＴ（Wafer Test）工程が行われる（ステップＳ１０２）。
【００７０】
次に、特定した不良メモリセルのアドレスを半導体チップに入力してレーザーヒューズ回路に記憶させるために、不良メモリセルのアドレスに対応するレーザーヒューズをトリミングするレーザーヒューズトリミング工程が行われる（ステップＳ１０３）。
【００７１】
次に、半導体ウエハにおけるダイシング領域を切削するダイシング工程が行われ（ステップＳ１０４）、半導体チップが分離される。ダイシング工程の後、分離された各半導体チップが良品か不良品かを判別する単体判別工程が行われる（ステップＳ１０５）。
【００７２】
次に、従来仕様２に係る半導体チップの形成後の工程について、図８Ｂを参照して説明する。なお、図８Ｂにおいて、図８Ａと同様の処理については同じ符号を付し、説明を省略する。
【００７３】
ＷＴ工程が行われた後、特定した不良メモリセルのアドレスを半導体チップに入力してアンチヒューズ回路に記憶させるために、アンチヒューズをトリミングするアンチヒューズトリミング工程が行われる（ステップＳ２０１）。ステップＳ２０１でのアンチヒューズトリミング工程においては、アンチヒューズのトリミングを行うテスタ装置に不良メモリセルのアドレスを入力し、その入力に応じてアンチヒューズのトリミングが行われる。ここで、一般に、テスタ装置には半導体チップ毎にしか不良メモリセルのアドレスの入力を行うことができない。そのため、アンチヒューズトリミング工程は半導体チップ装置毎にしか行うことができず、図８Ａに示すレーザーヒューズトリミング工程と比較して時間がかかる。
【００７４】
アンチヒューズトリミング工程の後、ダイシング工程および単体選別工程が行われる。
【００７５】
次に、本発明に係る仕様に係る半導体チップの形成後の工程について、図８Ｃを参照して説明する。なお、図８Ｃにおいて、図８Ａおよび図８Ｂと同様処理については同じ符号を付し、説明を省略する。
【００７６】
ＷＴ工程の後、特定した不良メモリセルのアドレスを、ダイシング領域２１に形成されたレーザーヒューズ回路２２に記憶させるために、レーザーヒューズをトリミングするレーザーヒューズトリミング工程が行われる（ステップＳ３０１）。
【００７７】
次に、アンチヒューズ回路１２に含まれるアンチヒューズのうち、レーザーヒューズカット信号に示されるレーザーヒューズに対応するアンチヒューズをトリミングするアンチヒューズトリミング工程が行われる（ステップＳ３０２）。
【００７８】
上述したように、ステップＳ３０１のレーザーヒューズトリミング工程においては、半導体チップ毎の不良メモリセルのアドレスの入力は不要であり、また、ステップＳ３０２のアンチヒューズトリミング工程においては、レーザーヒューズトリミング工程でトリミングされたレーザーヒューズに対応するアンチヒューズをトリミングするものであるため、上述したテスタ装置への不良メモリセルのアドレスの入力などが不要である。そのため、本発明に係る仕様においては、従来仕様２と比較して、アンチヒューズ回路がチップ領域に形成されている点では共通するが、アンチヒューズ回路に不良メモリセルのアドレスを記憶させる際の時間を短くすることができる。
【００７９】
アンチヒューズトリミング工程の後、ダイシング工程および単体選別工程が行われる。
【００８０】
図９は、従来仕様１および従来仕様２と本発明に係る仕様との比較を示す図である。
【００８１】
チップ面積に関しては、従来仕様２および本発明に係る仕様においては、従来仕様１のようにレーザーヒューズのヒューズ窓とその周辺の領域には配線を通すことができないという制約が無いため、チップ面積の削減を図ることができる。なお、本発明に係る仕様においては、従来仕様２と比較して、チップ領域に１１に第１の制御回路１３を設ける必要があるため、若干、チップ面積が大きくなる。
【００８２】
トリミング工程に関しては、従来仕様１および従来仕様２においては、図８Ａに示すステップＳ１０３のレーザーヒューズトリミング工程、あるいは、図８Ｂに示すステップＳ２０１のアンチヒューズトリミング工程の１つの工程で済むのに対し、本発明に係る仕様においては、図８Ｃに示すステップＳ３０１のレーザーヒューズトリミング工程およびステップＳ３０２のアンチヒューズトリミング工程の２つの工程が必要となる。
【００８３】
トリミング時間に関しては、従来仕様１および本発明に係る仕様においては、従来仕様２のように不良メモリセルのアドレスのテスタ装置への入力を半導体チップ毎に行う必要が無いため、トリミング時間を小さくすることができる。なお、本発明に係る仕様においては、従来仕様１と比較して、レーザーヒューズをトリミングして、不良メモリセルのアドレスを記憶させた後、トリミングしたレーザーヒューズに対応するアンチヒューズをトリミングする必要があるため、若干、トリミング時間が長くなる。
【００８４】
テストコストに関しても、従来仕様１および本発明に係る仕様においては、従来仕様２のようにテスタ装置を用いて半導体装置毎にテストを行う必要が無いため、テストコストを小さくすることができる。
【００８５】
設備投資に関しては、従来仕様１においては、チップ面積を小さくするためにレーザーヒューズ間の間隔を小さくすると、ヒューズ窓の間隔も小さくなり、レーザー照射の精度の高いレーザー装置が必要となるため、多額の設備投資が必要となる。従来仕様２においては、アンチヒューズをトリミングするための制御は単純であるため、安価なテスタ装置を用いてトリミングすることが可能であり、設備投資を抑制することができる。また、本発明に係る仕様においては、ダイシング領域にレーザーヒューズ回路が形成されているため、レーザーヒューズ間の間隔を小さくする必要がなくなり、レーザー装置に求められるレーザー照射の精度も高くない。そのため、安価なレーザー装置を用いることが可能となり、設備投資を抑制することができる。
【００８６】
上述したように、本発明に係る仕様においては、チップ面積を小さくすることができるとともに、トリミング時間、テストコスト、設備投資なども小さくすることができるので、総合的に見て、従来仕様１および従来仕様２と比較して、半導体チップのデバイスコストを小さくすることができる。
【００８７】
このように本実施形態によれば、半導体ウエハのチップ領域１０に複数のアンチヒューズ１４からなるアンチヒューズ回路１２を形成し、ダイシング領域２０に複数のアンチヒューズ１４の各々に対応する複数のレーザーヒューズ２４からなるレーザーヒューズ回路２４を形成し、半導体チップへの入力に応じてトリミングが行われたレーザーヒューズ２４に対応するアンチヒューズ１４のトリミングが行われた後に、ダイシング領域２０を切削して半導体チップを製造する。
【００８８】
そのため、チップ領域にはレーザーヒューズ回路２２が形成されることがないので、チップ面積を削減することができる。また、レーザーヒューズ回路２２はダイシング領域に形成されているため、レーザーヒューズ２４間の間隔を拡げることができ、レーザー照射の精度が高くない安価なレーザー装置を用いることができるので、設備投資を抑制することができる。また、レーザーヒューズ２４のトリミングを行って不良メモリセルのアドレスを記憶させた後、トリミングされたレーザーヒューズ２４に対応するアンチヒューズ１４のトリミングを行うため、不良メモリセルのアドレスのテスタ装置への入力を半導体チップ毎に行う必要がなくなり、半導体チップへの入力を記憶させるのに要する時間を削減することができる。
【００８９】
（第２の実施形態）
アンチヒューズを有する半導体チップにおいては、アンチヒューズの絶縁膜に電圧を印加して絶縁破壊を起こすために、半導体チップを動作させるために用いられる電源回路とは異なる特殊電源回路や特殊電源回路からアンチヒューズの絶縁膜に電圧を印加するための特殊電源パッドが、チップ領域に設けられることがある。
【００９０】
図１０は、特殊電源回路および特殊電源回路を有する半導体チップの構成の一例を示す図である。
【００９１】
図１０に示す半導体チップは、チップ領域１０内に、メモリバンク３１と、Ｘ−Ｆｕｓｅ回路３２と、Ｙ−Ｆｕｓｅ回路３３と、特殊電源回路３４と、特殊電源パッド３５と、を有する。
【００９２】
メモリバンク３１は、複数のメモリセルがアレイ状に配置された構成を有する。
【００９３】
Ｘ−Ｆｕｓｅ回路３２は、複数のアンチヒューズ１４からなり、各メモリバンク３１に対応して設けられている。Ｘ−Ｆｕｓｅ回路３２は、対応するメモリバンク３１における不良メモリセルのロウアドレスを記憶する。
【００９４】
Ｙ−Ｆｕｓｅ回路３３は、複数のアンチヒューズ１４からなり、各メモリバンク３１に対応して設けられている。Ｙ−Ｆｕｓｅ回路３３は、対応するメモリバンク３１における不良メモリセルのカラムアドレスを記憶する。
【００９５】
特殊電源回路３４は、Ｘ−Ｆｕｓｅ回路３２およびＹ−Ｆｕｓｅ回路３３に含まれるアンチヒューズの絶縁膜に、特殊電源パッド３５を介して印加する電圧を供給する。
【００９６】
図１０に示すように、特殊電源回路３４および特殊電源パッド３５は、チップ領域１０内に形成されているが、アンチヒューズ１４のトリミングが行われた後は、不要となる。
【００９７】
そこで、本実施形態においては、図１１に示すように、特殊電源回路３４などをチップ領域１０ではなく、ダイシング領域に２０設ける。
【００９８】
図１１は、本発明の第２の実施形態におけるチップ領域１０およびダイシング領域２０の拡大図である。なお、図１１において、図１０と同様の構成については同じ符号を付し、説明を省略する。また、図１１においては、第１の制御回路１３、レーザーヒューズ回路２２、第２の制御回路２３などについては記載を省略する。
【００９９】
図１１に示すように、本実施形態においては、特殊電源回路３４がダイシング領域２０に形成される。特殊電源回路３４をダイシング領域に形成することで、チップ面積の削減を図ることができる。
【０１００】
なお、図１１においては、特殊電源回路３４だけをダイシング領域２０に形成する例を用いて説明したが、特殊電源パッド３５についても、ダイシング領域２０に形成することで、さらにチップ面積の削減を図ることができる。
【０１０１】
このように本実施形態によれは、半導体ウエハのダイシング領域に、アンチヒューズ１４の絶縁膜に電圧を印加するための特殊電源回路３４、特殊電源パッド３５を設ける。
【０１０２】
アンチヒューズ１４のトリミングが行われた後は、特殊電源回路３４や特殊電源パッド３５は不要となるため、これらをダイシング領域２０に設けることで、チップ面積の削減を図ることができる。
【０１０３】
なお、本実施形態においては、アンチヒューズ１４のトリミングを行うための特殊電源回路３４や特殊電源パッド３５をダイシング領域２０に設ける例を用いて説明したが、これに限られるものではない。例えば、ＷＬＢＩ工程において、半導体チップに電気的なストレスを印加するための電源回路や電源パッドなども、ＷＬＢＩ工程が終了した後は不要となるので、ダイシング領域に設けることで、半導体チップのチップ面積の削減を図ることができる。
【符号の説明】
【０１０４】
１    半導体ウエハ
１０    チップ領域
１１    アンチヒューズ領域
１２    アンチヒューズ回路
１３    第１の制御回路
１４    アンチヒューズ
１５    選択制御回路
１６    アンチヒューズ回路選択レコーダー
１７    アドレスエンコード回路
２０    ダイシング領域
２１    レーザーヒューズ領域
２２    レーザーヒューズ回路
２３    第２の制御回路
２４，２４−０〜２４−１１    レーザーヒューズ
２５，２５−０〜２５−１１    Ｎ型トランジスタ
２６    Ｐ型トランジスタ
２７    レーザーヒューズ回路選択レコーダー
３１    メモリバンク
３２    Ｘ−Ｆｕｓｅ回路
３３    Ｙ−Ｆｕｓｅ回路
３４    特殊電源回路
３５    特殊電源パッド
【図２】
2013084327.tif 000003
【図３】
2013084327.tif 000004
【図４Ａ】
2013084327.tif 000005
【図４Ｂ】
2013084327.tif 000006
【図５】
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【図６】
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【図７】
2013084327.tif 000009
【図８Ａ】
2013084327.tif 000010
【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
2013084327.tif 000014
【図１１】
2013084327.tif 000015
【図１】
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