(57)【要約】【課題】書き込み安定性及びビットコストの削減に優れたマルチフェロイック材料を用いた新規メモリを提案する。【解決手段】実施形態に係わる多値不揮発性半導体メモリは、第１の強磁性層ＦＭ１、第１のマルチフェロイック層ＭＦ１、第２の強磁性層ＦＭ２及び第２のマルチフェロイック層ＭＦ２の順序で配置される構造を備えるメモリセルＭと、メモリセルＭに対して８値データの書き込みを制御する制御回路２０とを備える。第１のマルチフェロイック層ＭＦ１は、２通りの磁化の向き及び２通りの電気分極の向きにより４通りの状態を記憶する。第２のマルチフェロイック層ＭＦ２は、２通りの磁化の向きにより２通りの状態を記憶する。第２の強磁性層ＦＭ２は、第２のマルチフェロイック層ＭＦ２の２通りの状態に依存した２通りの磁化の向きにより２通りの状態を記憶する。【選択図】図９
2013236014.tif 000002
【特許請求の範囲】
【請求項１】
不変の磁化を有する第１の強磁性層、可変の磁化及び電気分極を有する第１のマルチフェロイック層、可変の磁化を有する第２の強磁性層、及び、可変の磁化及び電気分極を有する第２のマルチフェロイック層の順序で配置される構造を備えるメモリセルと、前記第２のマルチフェロイック層に接続される第１のノードと、前記第２の強磁性層に接続される第２のノードと、前記第１の強磁性層に接続される第１のノードと、前記第１、第２及び第３のノードの電位を制御することにより、前記メモリセルに対して８値データの書き込みを制御する制御回路とを具備し、
前記第１のマルチフェロイック層は、磁化の向きと電気分極の向きを独立に制御可能であり、２通りの磁化の向き及び２通りの電気分極の向きにより４通りの状態を記憶し、
前記第２のマルチフェロイック層は、磁化の向きと電気分極の向きを独立に制御不可能であり、２通りの磁化の向きにより２通りの状態を記憶し、前記第２の強磁性層は、前記第２のマルチフェロイック層との交換相互作用により、前記第２のマルチフェロイック層の前記２通りの状態に依存した２通りの磁化の向きにより２通りの状態を記憶し、
前記８値データの書き込みは、前記第１のマルチフェロイック層の前記４通りの状態及び前記第２の強磁性層の前記２通りの状態との組み合わせにより実現する
多値不揮発性半導体メモリ。
【請求項２】
前記制御回路は、前記第３のノードを固定電位に設定し、前記第１及び第２のノードの電位を制御することにより、前記第１のマルチフェロイック層に印加される電圧の極性及び大きさを制御し、前記第１のマルチフェロイック層に前記４通りの状態を記憶させる請求項１に記載の多値不揮発性半導体メモリ。
【請求項３】
前記制御回路は、前記第２及び第３のノードを固定電位に設定し、前記第１のノードの電位を制御することにより、前記第２のマルチフェロイック層に印加される電圧の極性及び大きさを制御し、前記第２の強磁性層に前記２通りの状態を記憶させる請求項１に記載の多値不揮発性半導体メモリ。
【請求項４】
前記制御回路は、前記第１のノードをフローティング状態に設定し、前記第２及び第３のノード間に読み出し電位を印加することにより、前記メモリセルから前記８値データを読み出す請求項１に記載の多値不揮発性半導体メモリ。
【請求項５】
前記第１のノードに第１のＦＥＴを介して接続され、第１の方向に延びる第１のビット線と、前記第２のノードに第２のＦＥＴを介して接続され、前記第１の方向に延びる第２のビット線と、前記第１のＦＥＴのゲートに接続され、前記第１の方向に交差する第２の方向に延びる第１のワード線と、前記第２のＦＥＴのゲートに接続され、前記第２の方向に延びる第２のワード線と、前記第３のノードに接続され、前記第２の方向に延びる第３のワード線とをさらに具備する請求項１に記載の多値不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、多値不揮発性半導体メモリに関する。
【背景技術】
【０００２】
次世代メモリとして、スピン注入方式（又はスピントランスファ方式）の磁気ランダムアクセスメモリが注目されている。しかし、これを実用化するためには解決しなければならない課題も多い。例えば、磁気ランダムアクセスメモリは、電流によって書き込み（磁化反転）を行うため、書き込みの安定性及びメモリセルの多値化を図ることが難しい。
【０００３】
そこで、強磁性と強誘電性を兼ね備えたマルチフェロイック材料(multiferroic material)を用いた新規メモリが検討されている。この材料の磁化（磁気情報）と電気分極（電気情報）は、電圧により制御可能であるため、書き込みの安定性及びメモリセルの多値化を図るためにこの材料を採用することは非常に望ましい。
【０００４】
しかし、この新規メモリは、未だ開発段階であり、実用化のためのメモリセル構造や書き込み技術については十分な検討がなされていない。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Eight logic states of tunneling magnetoelectroresistance in multiferroic tunnel junction, JOURNAL OF APPLIED PHYSICS 102, 044504 (2007), F. Yang, M. H. Tang
【非特許文献２】Eight logic memory cell based on multiferroic junctions, JOURNAL OF PHYSICS D:APPLIED PHYSICS 072004 (2009), F. Yang, Y C Zhou, M. H. Tang
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、マルチフェロイック材料を用いた新規メモリの実用化のためのメモリセル構造及び書き込み技術について提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、多値不揮発性半導体メモリは、不変の磁化を有する第１の強磁性層、可変の磁化及び電気分極を有する第１のマルチフェロイック層、可変の磁化を有する第２の強磁性層、及び、可変の磁化及び電気分極を有する第２のマルチフェロイック層の順序で配置される構造を備えるメモリセルと、前記第２のマルチフェロイック層に接続される第１のノードと、前記第２の強磁性層に接続される第２のノードと、前記第１の強磁性層に接続される第１のノードと、前記第１、第２及び第３のノードの電位を制御することにより、前記メモリセルに対して８値データの書き込みを制御する制御回路とを備え、前記第１のマルチフェロイック層は、磁化の向きと電気分極の向きを独立に制御可能であり、２通りの磁化の向き及び２通りの電気分極の向きにより４通りの状態を記憶し、前記第２のマルチフェロイック層は、磁化の向きと電気分極の向きを独立に制御不可能であり、２通りの磁化の向きにより２通りの状態を記憶し、前記第２の強磁性層は、前記第２のマルチフェロイック層との交換相互作用により、前記第２のマルチフェロイック層の前記２通りの状態に依存した２通りの磁化の向きにより２通りの状態を記憶し、前記８値データの書き込みは、前記第１のマルチフェロイック層の前記４通りの状態及び前記第２の強磁性層の前記２通りの状態との組み合わせにより実現する。
【図面の簡単な説明】
【０００８】
【図１】参考例としてのメモリセル構造を示す図。
【図２】図１のメモリセルの８通りの状態を示す図。
【図３】電子が感じるポテンシャルを示す図。
【図４】図１の８通りの状態に対応したポテンシャルを示す図。
【図５】シミュレーション結果を示す図。
【図６】電場と磁化との関係を示す図。
【図７】電場と磁化との関係を示す図。
【図８】電場と磁化との関係を示す図。
【図９】実施例としてのメモリセル構造を示す図。
【図１０】第１のマルチフェロイック層に対する書き込みを示す図。
【図１１】第２のマルチフェロイック層に対する書き込みを示す図。
【図１２】図９のメモリセルの８通りの状態を示す図。
【図１３】第２のマルチフェロイック層と第２の強磁性層の交換相互作用を示す図。
【図１４】１つのメモリセルの等価回路を示す図。
【図１５】書き込み動作の流れを示すフローチャート。
【図１６】メモリセルアレイのレイアウトを示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１６のＸＩＸ−ＸＩＸ線に沿う断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。
【００１０】
実施形態の多値不揮発性半導体メモリは、強磁性と強誘電性を兼ね備えたマルチフェロイック材料をメモリセルとして用い、かつ、電圧によりデータの書き込みが可能な８値メモリに関する。この新規メモリによれば、電圧による書き込みが可能なため、書き込みの安定性を図ることができると共に、１つのメモリセルに磁気情報及び電気情報により３ビットを記憶可能であるため、ビットコストを削減することができる。
【００１１】
［参考例］  
まず、マルチフェロイック材料を用いたメモリセルの参考例を説明する。
【００１２】
図１は、メモリセルの参考例を示している。
【００１３】
このメモリセルＭは、２つの強磁性層ＦＭ１，ＦＭ２とこれらの間のマルチフェロイック層ＭＦとを備える。メモリセルＭは、２つの電極Ｅ１，Ｅ２間に配置される。また、同図において、白矢印は、磁化の向きを示し、黒矢印は、電気分極の向きを示している。また、本例では、強磁性層ＦＭ２の磁化の向きを下向きに固定する。
【００１４】
マルチフェロイック層ＭＦとしては、(LaxBi1-x)MnO3 (LBMO)、BiFeO3 (BFO)などが知られている。例えば、(La0.1Bi0.9)MnO3は、絶対温度105 Kにおいて、2nm以下の厚さにしても強磁性と強誘電性が共存する。また、BiFeO3は、常温において、反強磁性と強誘電性が共存する。
【００１５】
マルチフェロイック層ＭＦの例を表１に示す。
【００１６】
尚、表１において、AFは、反強磁性、FMは、強磁性、FEは、強誘電性、Mは、磁化、Pは、電気分極を、それぞれ表している。
【表１】
2013236014.tif 000003
【００１７】
図２乃至図４は、８値化の原理を示している。
【００１８】
図２は、図１のメモリセルＭの磁化と電気分極の８通りの状態Ｓ１〜Ｓ８を示している。図３は、図１のメモリセルＭにおいて電子が感じるポテンシャルを示している。但し、メモリセルＭに印加するバイアスは、同図に示すように、左側電極Ｅ１にマイナス電圧、右側電極Ｅ２にプラス電圧とする（電子は左から右に向かって流れる）。図４は、図２に示す８通りの状態の各々について、電子が感じるポテンシャルを示している。
【００１９】
この８通りの状態は、以下に示す３つの自由度に基づく。
【００２０】
(1) マルチフェロイック層ＭＦの電気分極によるポテンシャルの違い  
電気分極の向きが右向きだと、電子の流れをアシストする方向となるため、Ｓ１、Ｓ２、Ｓ５及びＳ６の状態に示すように、左側電極Ｅ１から右側電極Ｅ２へのエネルギー障壁が下がる。これに対し、電気分極の向きが左向きだと、電子の流れを妨げる方向となるため、Ｓ３、Ｓ４、Ｓ７及びＳ８の状態に示すように、左側電極Ｅ１から右側電極Ｅ２へのエネルギー障壁が上がる。
【００２１】
(2) 強磁性層ＦＭ１とマルチフェロイック層ＭＦの磁化の向きの違い  
これは、左側の強磁性層ＦＭ１の磁化の向きにより偏極された電子スピンの向きと、マルチフェロイック層ＭＦの磁化の向きとの違いとなって表れる。両者の向きが同じ（平行）であるときは、左側電極Ｅ１から右側電極Ｅ２へのエネルギー障壁がΔだけ下がる。一方、両者の向きが逆（反平行）であるときは、左側電極Ｅ１から右側電極Ｅ２へのエネルギー障壁がΔだけ上がる。
【００２２】
(3) ２つの強磁性層ＦＭ１，ＦＭ２の磁化の向きの違い  
これは、左側の強磁性層ＦＭ１の磁化の向きにより偏極された多数電子の、右側の強磁性層ＦＭ２の多数バンド又は少数バンドへの移動のし易さとして表れる（ＴＭＲ効果）。即ち、両者の向きが同じ（平行）であるときは、電子が強磁性層ＦＭ２に移動し易くなる。これに対し、両者の向きが逆（反平行）であるときは、電子が強磁性層ＦＭ２に移動し難くなる。
【００２３】
以上のように、各自由度は、２つの状態を作ることができるため、結果として、３つの自由度により、合計８通りの状態を作り出すことができる。
【００２４】
これが８値化の原理である。
【００２５】
図５は、上述の原理を用いたコンダクタンス(抵抗の逆数)のシミュレーション結果を示している。同図において、(1)は、電子スピンとマルチフェロイック層ＭＦの磁化との交換相互作用のエネルギーΔを横軸とし、(2)は、マルチフェロイック層ＭＦの電気分極の大きさPを横軸とし、(3)は、メモリセル内の各層間の電圧をエネルギーで表したものeVを横軸としている。
【００２６】
次に、マルチフェロイック層ＭＦの磁化を電圧(電場)で制御する方法を説明する。
【００２７】
図６に示すように、マルチフェロイック層ＭＦに対して座標軸（x, y, z方向）を定義し、マルチフェロイック層ＭＦの磁化の方向をx-y面内に設定する。ここで、磁化は、式(1)に示すように、電場Eにそれぞれの方向成分の係数βを掛けたテンソルとして表すことができる。但し、Msは、自発磁化である。
【数１】
2013236014.tif 000004
【００２８】
ここで、マルチフェロイック層ＭＦにz方向の電場Ezを加えた場合を考える。
【００２９】
マルチフェロイック層ＭＦとしては、CoFe2O4(強磁性体)にBaTiO3(強誘電体)の体積分率を増やした合成物質を想定する。
【００３０】
図７及び図８は、上述の合成物質に加える電場Ezの大きさを変化させたときの磁化の変化を種々のパラメータを用いて計算したものである。
【００３１】
これらの図によれば、電場Ezを大きくしたとき、βxは、ほとんど変化しないが、βy及びβzは、変化し、特に、βyは、大きく変化することが分かる。図８の挿入図を見ると、電場Ezが約23×107 (V/m)において、βyの符号は、負から正へと変わる。即ち、電場Ezの大きさにより、電場Ezの方向に対し垂直方向の磁化の向きMyを変えることができる。それを表しているのが図７である。図７からは、電場Ezの大きさにより、Mxは、ほとんど変化しないが、My及びMzは、大きく変化し、Myの変化量は、Mzの変化量よりも大きいことが分かる（βy》βx、βy》βzであるため、My》Mx、My》Mzである)。
【００３２】
以上より、水平方向の磁化を垂直方向の電場で制御可能であることが分かる。
【００３３】
この性質をメモリセルに対するデータの書き込みに応用する。
【００３４】
ここで、磁化Myを反転するのに必要な電圧Vmmを大雑把に見積もると、  
Vmm = E×d = 0.46 [V]  
但し、E = 23×107 [V/m]、d = 2×10-9 [m]  
となる。
【００３５】
以後、この電圧Vmmを反転電圧とする。
【００３６】
［実施例］  
図９は、メモリセル構造の実施例を示している。
【００３７】
このメモリセルＭは、３つの端子Ａ，Ｂ，Ｃを持つ３端子構造を有する。
【００３８】
例えば、メモリセルＭは、端子Ｃから端子Ａに向かって、電極ＥＬ、強磁性層ＦＭ１、マルチフェロイック層ＭＦ１、強磁性層ＦＭ２及びマルチフェロイック層ＭＦ２の順で配置される積層構造を有する。端子Ｂは、強磁性層ＦＭ２に接続される。
【００３９】
強磁性層ＦＭ１は、固定磁化を有し、強磁性層ＦＭ２は、可変磁化を有する。
【００４０】
マルチフェロイック層ＦＭ１は、電気分極の向きと磁化の向きとを独立に制御するために、強誘電性と強磁性とが弱く結合する物質から構成するのが望ましい。そのような物質としては、例えば、(LaxBi1-x)MnO3 がある。
【００４１】
マルチフェロイック層ＦＭ２は、マルチフェロイック層ＦＭ１よりも、強誘電性と強磁性とが強く結合する物質から構成するのが望ましい。即ち、マルチフェロイック層ＦＭ２は、電気分極の向きと磁化の向きとを独立に制御することができない。そのような物質としては、例えば、BiFeO3 、Cr2O3 などがある。
【００４２】
尚、端子Ａ，Ｂ，Ｃは、メモリセルＭが半導体基板内に形成されるとき、半導体基板内の接続ノード（配線、プラグ、電極などの導電物質）を意味する。
【００４３】
これら端子Ａ，Ｂ，Ｃは、後述する書き込み技術の実施例を説明するために記載したものであり、導電線の端部を意味するものではない。
【００４４】
また、同図において、電極ＥＬは、省略可能であるし、逆に、マルチフェロイック層ＭＦ２に新たに電極を付加してもよい。
【００４５】
制御回路２０は、端子Ａ，Ｂ，Ｃの電位を制御することにより、メモリセルＭに対する書き込み／読み出しを制御する。
【００４６】
図１０乃至図１２は、図９のメモリセルＭを用いた書き込み技術の実施例を示している。
【００４７】
図９の制御回路２０を用いて、メモリセルＭの３つの端子Ａ，Ｂ，Ｃに印加する電圧の大きさを制御することにより、強磁性層ＦＭ１，ＦＭ２の磁化の向き、及び、マルチフェロイック層ＭＦ１，ＭＦ２の電気分極の向き及び磁化の向きを制御し、３ビット（８値）メモリ、即ち、メモリセルＭの８通りの抵抗状態を実現する。
【００４８】
尚、メモリセルＭの８通りの抵抗状態は、図９の２つの端子Ｂ，Ｃ間の抵抗値として表れる。この２つの端子Ｂ，Ｃ間の抵抗値、即ち、２つの強磁性層ＦＭ１，ＦＭ２の磁化の向きと、１つのマルチフェロイック層ＭＦ１の電気分極の向き及び磁化の向きとの関係は、参考例で示した図２の関係と同じである。
【００４９】
この実施例では、参考例の構造（図１）に、さらに、マルチフェロイック層ＭＦ２を追加し、メモリセルを３端子構造とすることにより、メモリセルＭに対する８通りの状態の書き込みを容易化する。
【００５０】
書き込み動作は、  
(1) マルチフェロイック層ＭＦ１に対する書き込み（第１の書き込み）  
(2) マルチフェロイック層ＭＦ２に対する書き込み（第２の書き込み）  
の２つのステップを含む。
【００５１】
マルチフェロイック層ＭＦ１に対する書き込みとは、マルチフェロイック層ＭＦ１の電気分極の向き及び磁化の向きの組み合わせを、４通りの状態のうちの１つに制御する動作のことである。
【００５２】
マルチフェロイック層ＭＦ２に対する書き込みとは、マルチフェロイック層ＭＦ２の磁化の向き（強磁性層ＦＭ２とマルチフェロイック層ＭＦ２の界面付近における磁化の向き）を、２通りの状態（左向き及び右向き）のうちの１つに制御する動作のことである。
【００５３】
尚、マルチフェロイック層ＭＦ２の磁化の向きとは、上述のように、強磁性層ＦＭ２とマルチフェロイック層ＭＦ２の界面付近における磁化の向きを意味するものとする。
【００５４】
ここで、図１３に示すように、強磁性層ＦＭ２の磁化の向きは、強磁性層ＦＭ２とマルチフェロイック層ＭＦ２との交換相互作用により、マルチフェロイック層ＭＦ２の磁化の向きに依存する。
【００５５】
書き込み動作を説明するに当たり、３つの端子Ａ，Ｂ，Ｃに印加する電位の向きについて以下のように定義する。
【００５６】
・  Vca：  端子Ａを基準としたときの端子Ｃの電位  
・  Vcb：  端子Ｂを基準としたときの端子Ｃの電位  
・  Vba：  端子Ａを基準としたときの端子Ｂの電位
また、電気分極の向きについて以下のように定義する。
【００５７】
マルチフェロイック層ＭＦ１，ＭＦ２の電気分極の向き（矢印の向き）は、それに印加される電圧（電場）の向きと逆にする。即ち、電場の向きは、正極側から負極側に向かう方向であるのに対し、電気分極の向きは、電気分極をミクロな電気双極子の集合と考えたときにマイナス側からプラス側に向かう方向となる。
【００５８】
さらに、マルチフェロイック層ＭＦ１，ＭＦ２及び強磁性層ＦＭ２の初期状態における磁化の向きは、左向き（強磁性層ＦＭ１を上側とし、強磁性層ＦＭ２を下側としたときの磁化の向きが左向き）であると仮定する。
【００５９】
(1) マルチフェロイック層ＭＦ１に対する書き込み  
まず、マルチフェロイック層ＭＦ１の４通りの状態♯１〜♯４を説明する。
【００６０】
この書き込みでは、端子Ｃは、常に、固定電位に設定される。以下の説明では、端子Ｃの電位は、常に、０Ｖ（接地電位）であると仮定する。
【表２】
2013236014.tif 000005
【００６１】
・  状態♯１  
端子Ａ，Ｂの電位を、0＜Vca及び0＜Vcb＜Vmmに設定する。
【００６２】
例えば、表２に示すように、２つの端子Ａ，Ｂの電位は、共に-Vmに設定される。但し、-Vmm＜-Vm＜0である。
【００６３】
このような電位関係に設定すると、端子Ｃの電位が端子Ａの電位よりも高いため、電場の向きは、端子Ｃから端子Ａに向かう方向となる。従って、図１０に示すように、マルチフェロイック層ＭＦ１の電気分極の向きは、端子Ａから端子Ｃに向かう方向、即ち、上向きとなる。
【００６４】
また、マルチフェロイック層ＭＦ１に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも小さいため、マルチフェロイック層ＭＦ１の磁化の向きは、左向きのままである。
【００６５】
・  状態♯２  
端子Ａ，Ｂの電位を、0＜Vca及びVmm≦Vcbに設定する。
【００６６】
例えば、表２に示すように、２つの端子Ａ，Ｂの電位は、共に-Vccに設定される。但し、-Vcc＜-Vmm＜0である。
【００６７】
このような電位関係に設定すると、端子Ｃの電位が端子Ａの電位よりも高いため、電場の向きは、端子Ｃから端子Ａに向かう方向となる。従って、図１０に示すように、マルチフェロイック層ＭＦ１の電気分極の向きは、端子Ａから端子Ｃに向かう方向、即ち、上向きとなる。
【００６８】
また、マルチフェロイック層ＭＦ１に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも大きいため、マルチフェロイック層ＭＦ１の磁化の向きは、左向きから右向きに変化する。
【００６９】
・  状態♯３  
端子Ａ，Ｂの電位を、Vca＜0及び-Vmm＜Vcb＜0に設定する。
【００７０】
例えば、表２に示すように、２つの端子Ａ，Ｂの電位は、共にVmに設定される。但し、0＜Vm＜Vmmである。
【００７１】
このような電位関係に設定すると、端子Ａの電位が端子Ｃの電位よりも高いため、電場の向きは、端子Ａから端子Ｃに向かう方向となる。従って、図１０に示すように、マルチフェロイック層ＭＦ１の電気分極の向きは、端子Ｃから端子Ａに向かう方向、即ち、下向きとなる。
【００７２】
また、マルチフェロイック層ＭＦ１に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも小さいため、マルチフェロイック層ＭＦ１の磁化の向きは、左向きのままである。
【００７３】
・  状態♯４  
端子Ａ，Ｂの電位を、Vca＜0＜及びVcb≦-Vmmに設定する。
【００７４】
例えば、表２に示すように、２つの端子Ａ，Ｂの電位は、共にVccに設定される。但し、0＜Vcc＜Vmmである。
【００７５】
このような電位関係に設定すると、端子Ａの電位が端子Ｃの電位よりも高いため、電場の向きは、端子Ａから端子Ｃに向かう方向となる。従って、図１０に示すように、マルチフェロイック層ＭＦ１の電気分極の向きは、端子Ｃから端子Ａに向かう方向、即ち、下向きとなる。
【００７６】
また、マルチフェロイック層ＭＦ１に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも大きいため、マルチフェロイック層ＭＦ１の磁化の向きは、左向きから右向きに変化する。
【００７７】
(2) マルチフェロイック層ＭＦ２に対する書き込み  
次に、マルチフェロイック層ＭＦ２の２通りの状態α１及びα２を説明する。
【００７８】
マルチフェロイック層ＭＦ２は、強誘電性と強磁性（反強磁性）とが強く結合している物質により構成する。このため、マルチフェロイック層ＭＦ２においては、電気分極の向きと磁化の向きとを独立に制御することができない。
【００７９】
また、マルチフェロイック層ＭＦ２と強磁性層ＦＭ２とを磁気結合（例えば、反強磁性結合）させることにより、強磁性層ＦＭ２の磁化の方向を、マルチフェロイック層ＭＦ２の磁化との交換相互作用により決定する。
【００８０】
この書き込みでは、２つの端子Ｂ，Ｃは、常に、固定電位に設定される。以下の説明では、２つの端子Ｂ，Ｃの電位は、常に、０Ｖ（接地電位）であると仮定する。
【表３】
2013236014.tif 000006
【００８１】
・  状態α１  
状態α１は、以下の２つの方法のうちの１つにより作ることができる。
【００８２】
［第１の方法］  
端子Ａの電位を、0＜Vba＜Vmmに設定する。例えば、表３に示すように、端子Ａの電位は、-Vmに設定される。但し、-Vmm＜-Vm＜0である。
【００８３】
このような電位関係に設定すると、端子Ｂの電位が端子Ａの電位よりも高いため、電場の向きは、端子Ｂから端子Ａに向かう方向となる。従って、図１１の最も左の枠内に示すように、マルチフェロイック層ＭＦ２の電気分極の向きは、端子Ａから端子Ｂに向かう方向、即ち、上向きとなる。
【００８４】
また、マルチフェロイック層ＭＦ２に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも小さいため、マルチフェロイック層ＭＦ２の磁化の向きは、左向きのままである。
【００８５】
［第２の方法］  
端子Ａの電位を、Vmm≦Vbaに設定する。例えば、表３に示すように、端子Ａの電位は、-Vccに設定される。但し、-Vcc＜-Vmmである。
【００８６】
このような電位関係に設定すると、端子Ｂの電位が端子Ａの電位よりも高いため、電場の向きは、端子Ｂから端子Ａに向かう方向となる。従って、図１１の左から３番目の枠内に示すように、マルチフェロイック層ＭＦ２の電気分極の向きは、端子Ａから端子Ｂに向かう方向、即ち、上向きとなる。
【００８７】
また、マルチフェロイック層ＭＦ２に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも大きいが、マルチフェロイック層ＭＦ２の磁化の向きは、マルチフェロイック層ＭＦ２の電気分極の向きと強く結合している。即ち、マルチフェロイック層ＭＦ２の電気分極の向きが上向きであるため、マルチフェロイック層ＭＦ２の磁化の向きは、左向きのままである。
【００８８】
・  状態α２  
状態α２も、以下の２つの方法のうちの１つにより作ることができる。
【００８９】
［第１の方法］  
端子Ａの電位を、Vba≦-Vmmに設定する。例えば、表３に示すように、端子Ａの電位は、Vccに設定される。但し、Vmm＜Vccである。
【００９０】
このような電位関係に設定すると、端子Ａの電位が端子Ｂの電位よりも高いため、電場の向きは、端子Ａから端子Ｂに向かう方向となる。従って、図１１の最も右の枠内に示すように、マルチフェロイック層ＭＦ２の電気分極の向きは、端子Ｂから端子Ａに向かう方向、即ち、下向きとなる。
【００９１】
また、マルチフェロイック層ＭＦ２に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも大きいため、マルチフェロイック層ＭＦ２の磁化の向きは、左向きから右向きに変化する。
【００９２】
［第２の方法］  
端子Ａの電位を、-Vmm＜Vba＜0に設定する。例えば、表３に示すように、端子Ａの電位は、Vmに設定される。但し、0＜Vm＜Vmmである。
【００９３】
このような電位関係に設定すると、端子Ａの電位が端子Ｂの電位よりも高いため、電場の向きは、端子Ａから端子Ｂに向かう方向となる。従って、図１１の右から３番目の枠内に示すように、マルチフェロイック層ＭＦ２の電気分極の向きは、端子Ｂから端子Ａに向かう方向、即ち、下向きとなる。
【００９４】
また、マルチフェロイック層ＭＦ２に印加される電圧の絶対値は、磁化反転のために必要な反転電圧の絶対値|Vmm|よりも小さいが、マルチフェロイック層ＭＦ２の磁化の向きは、マルチフェロイック層ＭＦ２の電気分極の向きと強く結合している。即ち、マルチフェロイック層ＭＦ２の電気分極の向きが下向きであるため、マルチフェロイック層ＭＦ２の磁化の向きは、左向きから右向きに変化する。
【００９５】
そして、マルチフェロイック層ＭＦ２の磁化の向きが左向き（状態α１）のときは、図１３に示す交換相互作用により、強磁性層ＦＭ２の磁化の向きも、左向きとなる。また、マルチフェロイック層ＭＦ２の磁化の向きが右向き（状態α２）のときは、図１３に示す交換相互作用により、強磁性層ＦＭ２の磁化の向きも、右向きとなる。
【００９６】
以上のように、マルチフェロイック層ＭＦ１に対しては、４通りの状態♯１〜♯４に書き込み可能であり、かつ、マルチフェロイック層ＭＦ２に対しては、２通りの状態α１及びα２に書き込み可能である。
【００９７】
従って、図１２に示すように、８通りの状態Ｓ１〜Ｓ８を作り出すことができる。この８通りの状態Ｓ１〜Ｓ８は、図２の８通りの状態Ｓ１〜Ｓ８に等価である。
【００９８】
尚、この８通りの状態Ｓ１〜Ｓ８は、図９の２つの端子Ｂ，Ｃ間の抵抗値Ｒを検出することにより読み出すことが可能である。
【００９９】
以上、説明したように、本実施例によれば、マルチフェロイック材料を用いた新規メモリの実用化のためのメモリセル構造及び書き込み技術を実現できる。
【０１００】
［適用例］  
上述の実施例に係わるメモリセル構造を利用した多値不揮発性半導体メモリの例について説明する。この適用例は、図９のメモリセル構造を用いて実際にメモリセルアレイを構成し、かつ、書き込み／読み出し動作を行った場合に関する。
【０１０１】
図１４は、１つのメモリセルの等価回路を示している。
【０１０２】
メモリセルＭの端子Ａは、スイッチ素子（例えば、ＮチャネルＦＥＴ）Ｔ１を介して、第１の方向に延びる第１のビット線ＢＬ１ａに接続される。スイッチ素子Ｔ１の制御端子（例えば、ＮチャネルＦＥＴのゲート）は、第１の方向に交差する第２の方向に延びる第１のワード線ＷＬ１ａに接続される。
【０１０３】
メモリセルＭの端子Ｂは、スイッチ素子（例えば、ＮチャネルＦＥＴ）Ｔ２を介して、第１の方向に延びる第２のビット線ＢＬ１ｂに接続される。スイッチ素子Ｔ２の制御端子（例えば、ＮチャネルＦＥＴのゲート）は、第２の方向に延びる第２のワード線ＷＬ１ｂに接続される。
【０１０４】
メモリセルＭの端子Ｃは、第２の方向に延びる第３のワード線ＷＬ１ｃに接続される。
【０１０５】
このメモリセルＭに対する書き込み動作は、既に述べたように、第１の書き込み（マルチフェロイック層ＭＦ１に対する書き込み）と第２の書き込み（マルチフェロイック層ＭＦ２に対する書き込み）とにより実行される。
【０１０６】
例えば、図１５に示すように、第１の書き込みを行った後に第２の書き込みを行う（ステップＳＴ１〜ＳＴ２）。
【０１０７】
但し、第１及び第２の書き込みの順番を逆にしてもよい。また、書き込みデータの値によっては、第１及び第２の書き込みのうちの１つを省略することも可能である。
【０１０８】
第１の書き込みでの電位関係は、表４に示す通りである。
【表４】
2013236014.tif 000007
【０１０９】
第１及び第２のワード線ＷＬ１ａ，ＷＬ１ｂは、スイッチ素子Ｔ１，Ｔ２がオン状態になる電位、例えば、“Ｈ(high level)”に設定される。第３のワード線ＷＬ１ｃ、即ち、メモリセルＭの端子Ｃは、例えば、０Ｖに設定される。
【０１１０】
この状態において、第１及び第２のビット線ＢＬ１ａ，ＢＬ１ｂ、即ち、メモリセルＭの２つの端子Ａ，Ｂを、上述の表２に示すように、Vm、Vcc、-Vm、又は、-Vccのうちの１つに設定することにより、メモリセルＭ内のマルチフェロイック層ＭＦ１に対する書き込みを実行することができる。
【０１１１】
第２の書き込みでの電位関係は、表５に示す通りである。
【表５】
2013236014.tif 000008
【０１１２】
第１及び第２のワード線ＷＬ１ａ，ＷＬ１ｂは、スイッチ素子Ｔ１，Ｔ２がオン状態になる電位、例えば、“Ｈ”に設定される。第３のワード線ＷＬ１ｃ、即ち、メモリセルＭの端子Ｃは、例えば、０Ｖに設定される。また、第２のビット線ＢＬ１ｂ、即ち、メモリセルＭの端子Ｂも、例えば、０Ｖに設定される。
【０１１３】
この状態において、第１のビット線ＢＬ１ａ、即ち、メモリセルＭの端子Ａを、上述の表３に示すように、Vm、Vcc、-Vm、又は、-Vccのうちの１つに設定することにより、メモリセルＭ内のマルチフェロイック層ＭＦ２に対する書き込みを実行することができる。
【０１１４】
また、メモリセルＭに書き込まれたデータを読み出すときの電位関係は、表６に示す通りである。
【表６】
2013236014.tif 000009
【０１１５】
第１のワード線ＷＬ１ａは、スイッチ素子Ｔ１がオフ状態になる電位、例えば、“Ｌ(low level”に設定される。第２のワード線ＷＬ１ｂは、スイッチ素子Ｔ２がオン状態になる電位、例えば、“Ｈ”に設定される。
【０１１６】
第３のワード線ＷＬ１ｃ、即ち、メモリセルＭの端子Ｃは、例えば、０Ｖに設定される。また、第２のビット線ＢＬ１ｂ、即ち、メモリセルＭの端子Ｂも、例えば、０Ｖに設定される。
【０１１７】
この状態において、第１のビット線ＢＬ１ａ、即ち、メモリセルＭの端子Ａを読み出し電位Vreadに設定することにより、メモリセルＭ内に記憶されたデータ（強磁性層ＦＭ１，ＦＭ２及びマルチフェロイック層ＭＦ１の８通りの状態）を読み出すことができる。
【０１１８】
尚、読み出し電位Vreadの絶対値は、書き込み時に使用される電位Vm、Vcc、-Vm、又は、-Vccの絶対値よりも十分に小さい。これにより、読み出し時の誤書き込みを防止する。また、読み出しに関しては、第２のビット線ＢＬ１ｂ、即ち、メモリセルＭの端子Ｂを、Vreadに設定し、第１のビット線ＢＬ１ａ、即ち、メモリセルＭの端子Ａを０Ｖに設定してもよい。
【０１１９】
図１６乃至図１９は、図１４のメモリセルにより構成したメモリセルアレイの例を示している。図１６は、メモリセルアレイの平面図であり、図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図であり、図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図であり、図１９は、図１６のＸＩＸ−ＸＩＸ線に沿う断面図である。
【０１２０】
同図から明らかなように、１つのメモリセルの面積ＭＣは、１６Ｆ２（＝４Ｆ×４Ｆ）である。但し、Ｆは、第１の方向に延びる複数のビット線のハーフピッチ、又は、第２の方向に延びる複数のワード線のハーフピッチである。また、Ｆの値は、不揮発性半導体メモリの各世代でのリソグラフィ技術などの要素により決まるもので、最小加工寸法又はフューチャーサイズと呼ばれることもある。
【０１２１】
半導体基板（例えば、シリコン基板）１０内には、素子分離絶縁層１１としてのＳＴＩ（Shallow Trench Isolation）絶縁層が形成される。アクティブエリアＡＡは、素子分離絶縁層１１により取り囲まれた領域である。
【０１２２】
スイッチ素子Ｔ１，Ｔ２としてのＦＥＴは、アクティブエリアＡＡ内に形成される。また、スイッチ素子Ｔ１，Ｔ２としてのＦＥＴのゲートは、第１及び第２のワード線ＷＬ１ａ，ＷＬ１ｂとなる。
【０１２３】
第１のビット線ＢＬ１ａは、第１のメタル層Ｍ１内に形成され、ビアＶ２，ＣＢを介して、スイッチ素子Ｔ１としてのＦＥＴのソース／ドレイン拡散層１２Ａに接続される。また、メモリセルＭの下端（端子Ａ）は、ビアＶ１，ＣＢを介して、スイッチ素子Ｔ１としてのＦＥＴのソース／ドレイン拡散層１２Ｂに接続される。
【０１２４】
第２のビット線ＢＬ１ｂは、第１のメタル層Ｍ１内に形成され、ビアＶ２，ＣＢを介して、スイッチ素子Ｔ２としてのＦＥＴのソース／ドレイン拡散層１３Ａに接続される。また、メモリセルＭ内の強磁性層ＦＭ２（端子Ｂ）は、ビアＶ１，ＣＢを介して、スイッチ素子Ｔ２としてのＦＥＴのソース／ドレイン拡散層１３Ｂに接続される。
【０１２５】
メモリセルＭ内の上端（端子Ｃ）は、ビアＶ３を介して、第２のメタル層Ｍ２内に形成される第３のワード線ＷＬ１ｃに接続される。
【０１２６】
以上のメモリセルアレイによれば、１６Ｆ２の面積内に、３ビットを記憶することができるため、結果として、１ビット当たりの面積は、５．３Ｆ２となる。この値は、１トランジスタ−１メモリセル構造の現状の不揮発性半導体メモリの１ビット当たりの面積（例えば、６Ｆ２）とほぼ同じ又はそれよりも小さい。
【０１２７】
従って、このようなメモリセルアレイを採用することにより、マルチフェロイック材料を用いた新規メモリの実用化に貢献することができる。
【０１２８】
４．  むすび  
実施形態によれば、書き込み安定性及び多値化によるビットコストの削減に優れたマルチフェロイック材料を用いた新規メモリを実現できる。
【０１２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３０】
１０：  半導体基板、  １１：  素子分離絶縁層、  １２Ａ，１２Ｂ，１３Ａ，１３Ｂ：  ソース／ドレイン拡散層、  ２０：  制御回路、  Ｅ１，Ｅ２，ＥＬ：  電極、  ＦＭ１，ＦＭ２：  強磁性層、  ＭＦ１，ＭＦ２：  マルチフェロイック層、  ＷＬ１ａ，ＷＬ１ｂ，ＷＬ１ｃ：  ワード線、  ＢＬ１ａ，ＢＬ１ｂ：  ビット線、  Ｔ１，Ｔ２：  スイッチ素子（ＦＥＴ）。
【図１】
2013236014.tif 000010
【図２】
2013236014.tif 000011
【図３】
2013236014.tif 000012
【図４】
2013236014.tif 000013
【図５】
2013236014.tif 000014
【図６】
2013236014.tif 000015
【図７】
2013236014.tif 000016
【図８】
2013236014.tif 000017
【図９】
2013236014.tif 000018
【図１０】
2013236014.tif 000019
【図１１】
2013236014.tif 000020
【図１２】
2013236014.tif 000021
【図１３】
2013236014.tif 000022
【図１４】
2013236014.tif 000023
【図１５】
2013236014.tif 000024
【図１６】
2013236014.tif 000025
【図１７】
2013236014.tif 000026
【図１８】
2013236014.tif 000027
【図１９】
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