(57)【要約】【課題】描画データを補正するための回路の規模の削減に有利な技術を提供する。【解決手段】荷電粒子線によって基板に描画を行う荷電粒子線描画装置は、前記基板への描画を制御するための描画データを前記基板の第１領域への描画を制御するための第１描画データと前記基板の第２領域への描画を制御するための第２描画データとに分割する分割部と、前記第１領域に目標とするパターンが描画されるように前記第１描画データに第１補正を施して第１補正描画データを生成する第１補正部と、前記第２領域に目標とするパターンが描画されるように前記第２描画データに前記第１補正とは異なる第２補正を施して第２補正描画データを生成する第２補正部と、前記第１補正描画データおよび前記第２補正描画データを合成して合成描画データを生成する合成部と、を備え、前記合成描画データに従って基板に描画を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
荷電粒子線によって基板に描画を行う荷電粒子線描画装置であって、
前記基板への描画を制御するための描画データを前記基板の第１領域への描画を制御するための第１描画データと前記基板の第２領域への描画を制御するための第２描画データとに分割する分割部と、
前記第１領域に目標とするパターンが描画されるように前記第１描画データに第１補正を施して第１補正描画データを生成する第１補正部と、
前記第２領域に目標とするパターンが描画されるように前記第２描画データに前記第１補正とは異なる第２補正を施して第２補正描画データを生成する第２補正部と、
前記第１補正描画データおよび前記第２補正描画データを合成して合成描画データを生成する合成部と、を備え、
前記合成描画データに従って基板に描画を行うことを特徴とする荷電粒子線描画装置。
【請求項２】
前記第１補正は、オーバーレイ誤差を低減するための補正を含み、
前記第２補正は、近接効果補正、および、オーバーレイ誤差を低減するための補正を含む、
ことを特徴とする請求項１に記載の荷電粒子線描画装置。
【請求項３】
前記分割部は、前記描画データに対応付けて予め準備された前記第１領域および前記第２領域を示す情報に基づいて前記描画データを前記第１描画データおよび前記第２描画データに分割する、
ことを特徴とする請求項１又は２に記載の荷電粒子線描画装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の荷電粒子線描画装置を用いて基板に描画を行う工程と、
前記工程で描画を行われた該基板を現像する工程と、
を含むことを特徴とする物品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、荷電粒子線描画装置、および物品の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路等のデバイスの製造に用いられる描画装置として、複数の荷電粒子線で基板にパターンを描画する描画装置が提案されている（特許文献１）。そのような描画装置では、スループットを増大させるために荷電粒子線の本数を増やすと、複数の荷電粒子線の基板への投影を制御する為の描画データ処理規模が膨大となり実装が困難となる。このため、複数の描画データ処理回路によって並列に処理を行う描画装置と描画方法が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−７５３８号公報
【特許文献２】特許第３９４０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献２に記載されているように複数の描画データ処理回路で並列に処理を行う構成において、総回路規模は並列化する単位となる描画データ処理回路の規模に比例する。そして、描画データ処理回路の規模は補正処理演算内容の複雑さによる。
【０００５】
昨今の微細化の進展に伴い、例えば２２ｎｍノードにおいてはオーバーレイ精度５ｎｍ以下、線幅均一性２．２ｎｍ以下の精度が求められるようになってきている。そのため、より複雑な補正処理が必要となる場合が生じ、それを実現するための回路規模の増大を如何にして抑えるかが課題となりつつある。
【０００６】
例えば、近接効果補正については、従来は補正処理前の設計パターンデータの段階で描画面積密度等に応じて補正パターンを追加する等の手法での補正で対応していた。しかし、複雑なパターンが高密度に配置されている様な領域では、オーバーレイ誤差を低減するための描画データに対する補正処理の影響等により近接効果補正の精度が低下しうるので、前記補正処理の後の描画データに対して近接効果補正を行う必要がある。
【０００７】
近接効果補正は一般的に複雑な補正処理となるので、補正を実現する回路規模も大きくなり、それらを並列に処理する構成では回路規模が現実的な規模に収まらなくなる事が懸念される。
【０００８】
本発明は、描画データを補正するための回路の規模の削減に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの側面は、荷電粒子線によって基板に描画を行う荷電粒子線描画装置に係り、前記荷電粒子線描画装置は、前記基板への描画を制御するための描画データを前記基板の第１領域への描画を制御するための第１描画データと前記基板の第２領域への描画を制御するための第２描画データとに分割する分割部と、前記第１領域に目標とするパターンが描画されるように前記第１描画データに第１補正を施して第１補正描画データを生成する第１補正部と、前記第２領域に目標とするパターンが描画されるように前記第２描画データに前記第１補正とは異なる第２補正を施して第２補正描画データを生成する第２補正部と、前記第１補正描画データおよび前記第２補正描画データを合成して合成描画データを生成する合成部と、を備え、前記合成描画データに従って基板に描画を行う。
【発明の効果】
【００１０】
本発明によれば、描画データを補正するための回路の規模の削減に有利な技術が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の１つの実施形態の荷電粒子線描画装置の構成を示す図。
【図２】描画データ処理部の構成例を示す図。
【発明を実施するための形態】
【００１２】
図１には、本発明の１つの実施形態の荷電粒子線描画装置ＥＢの構成が示されている。この実施形態の荷電粒子線描画装置ＥＢは、複数の荷電粒子線で基板にパターンを描画するように構成されているが、本発明は、１つの荷電粒子線で基板にパターンを描画する荷電粒子線描画装置にも適用されうる。ここでは、荷電粒子線が電子線である例を説明するが、荷電粒子線は、例えばイオン線などの他の荷電粒子線であってもよい。
【００１３】
荷電粒子線描画装置ＥＢは、基板ステージ１２３によって保持された基板１２２に複数の電子線を照射する照射系ＣＯＳを備えている。照射系ＣＯＳは、電子源（荷電粒子源）１１１、コリメータレンズ１１３、アパーチャアレイ１１６、静電レンズアレイ１１７、ブランキング偏向器アレイ１１８、ストッピングアパーチャアレイ１１９、偏向器アレイ１２０、静電レンズアレイ１２１を含みうる。
【００１４】
荷電粒子線描画装置ＥＢは、コントローラー１００、レンズ制御回路１０１、描画データ記憶部１０２、描画データ処理部１０３、ブランキング指令生成回路１０４、ブランキング制御回路１０５、偏向信号生成回路１０６、偏向アンプ１０７を備えうる。荷電粒子線描画装置ＥＢはまた、レンズ制御回路１０８、ステージ制御信号生成回路１０９、ステージ制御回路１１０を備えうる。
【００１５】
電子源（荷電粒子源）１１１は、クロスオーバ１１２を形成する。図１において、１１４、１１５は、クロスオーバ１１２から発散した電子（荷電粒子）の軌跡を例示している。クロスオーバ１１２から発散した電子は、電界および磁界の少なくとも一方を生成するコリメータレンズ１１３の作用により平行な電子線となり、アパーチャアレイ１１６に入射する。アパーチャアレイ１１６に入射した電子線は、アパーチャアレイ１１６によって複数の電子線に分割され、これにより複数の電子線が形成される。アパーチャアレイ１１６には、例えば、２次元状に規則的に配列された複数の開口（例えば円形状開口）が形成されている。アパーチャアレイ１１６によって形成される複数の電子線の配列は、アパーチャアレイ１１６に形成された開口の配列に従う。アパーチャアレイ１１６の複数の開口からなるアレイは、例えば、複数のサブアレイで構成され、サブアレイごとに偏向器アレイ１２０の偏向器が設けられうる。アパーチャアレイ１１６の各サブアレイは、所定数の開口で構成されうる。
【００１６】
アパーチャアレイ１１６により形成された複数の電子線は、静電レンズアレイ１１７に入射する。静電レンズアレイ１１７は、例えば、複数の開口（例えば円形状開口）を有する３枚の電極板（不図示）で構成されうる。各開口は、電子線が通過する位置に配置される。静電レンズアレイ１１７は、クロスオーバ１１２の複数の中間像を形成する。
【００１７】
ブランキング偏向器アレイ１１８は、ブランキング制御回路１０５により個別に制御される複数のブランキング偏向器を有し、これらにより複数の電子線を個別に偏向させることができる。ブランキング偏向器アレイ１１８により偏向された電子線１２４は、ストッピングアパーチャアレイ１１９により遮蔽される。ストッピングアパーチャアレイ１１９には、アパーチャアレイ１１６の複数の開口と同様に配列された複数の開口を有する。ブランキング偏向器によって偏向された電子線は、ストッピングアパーチャアレイ１１９によって遮断され、基板１２２には照射されない。一方、ブランキング偏向器によって偏向されなかった電子線は、ストッピングアパーチャアレイ１１９によって遮断されず、基板１２２に照射される。ブランキング偏向器によるこのような制御は、ブランキング制御と呼ばれる。ブランキング制御回路１０５は、ブランキング指令生成回路１０４によって生成されるブランキング信号に基づいてブランキング制御を行う。
【００１８】
基板へのパターンの描画を制御するための描画データは、描画データ記憶部１０２に保持されうる。描画データ処理部１０３は、描画データに対して補正を施して、補正された描画データをブランキング指令生成回路１０４に供給する。ここで、描画データは、典型的には、ビットマップデータを含みうる。ブランキング指令生成回路１０４は、描画データ処理部１０３から供給される描画データに基づいてブランキング信号を生成する。
【００１９】
描画データ処理部１０３は、電子線の状態（例えば、電子線の配列状態、基板への電子線の照射位置、電子線の形状、電子線の強度等。）、および、基板１２２上に既に形成されている下地パターンの配置、描画データのパターン密度等に基づいて描画データに対して補正を施す。コントローラー１００は、電子線計測部（不図示）を使って電子線の状態を定期的に計測し、その結果を描画データ処理部１０３に供給するように構成されうる。コントローラー１００はまた、アライメントスコープ（不図示）を使って、個々の基板について又は一定ロットごとに、基板上の下地パターンの配置を計測し、その結果を描画データ処理部１０３に供給するように構成されうる。
【００２０】
ブランキング偏向器アレイ１１８により偏向されずにストッピングアパーチャアレイ１１９を通過した電子線は、静電レンズアレイ１２１により基板１２２上にクロスオーバ１１２の像を形成する。
【００２１】
偏向器アレイ１２０は、複数の偏向器を含み、各偏向器は、電子線のサブアレイ（これはアパーチャアレイ１１６のサブアレイに対応する）ごとに設けられうる。各偏向器は、電子線のサブアレイを偏向させることにより、基板１２２上におけるサブアレイ内の電子線の位置１２５をＸ−Ｙ面内において移動させる。なお、偏向器アレイ１２０は、サブアレイごとに設けられることに限られず、例えば、複数のサブアレイ（サブアレイセット）を単位として設けられてもよく、また、各電子線を単位として設けられてもよい。偏向信号生成回路１０６は、描画データ処理部１０３によって生成された描画データに基づいて描画処理を制御するコントローラー１００の制御の下で、偏向器アレイ１２０の各偏向器を制御するための偏向信号を生成する。偏向アンプ１０７は、偏向信号生成回路１０６によって生成された偏向信号を増幅し、偏向器アレイ１２０の各偏向器を駆動する駆動信号を生成する。
【００２２】
基板１２２は、基板ステージ１２３によって保持され、基板ステージ１２３は、駆動部１３０によって駆動される。駆動部１３０は、ステージ制御回路１１０により制御される。ステージ制御回路１１０は、ステージ制御信号生成回路１０９が生成するステージ制御信号に従って基板ステージ１２３を位置決めするための制御を行う。ステージ制御信号生成回路１０９は、描画データ処理部１０３によって生成された描画データに基づいて描画処理を制御するコントローラー１００の制御の下で、ステージ制御信号を生成する。
【００２３】
基板ステージ１２３の位置は、レーザ測長器等の計測器（不図示）により計測され、その計測の結果は、ステージ制御信号生成回路１０９による基板ステージ１２３の位置決めの制御に用いられる。パターンの描画処理において、基板１２２を保持している基板ステージ１２３は駆動部１３０によって副走査方向に駆動され、電子線は偏向器アレイ１２０の変更によって主走査方向に偏向される。この際にブランキング偏向器アレイ１１８によるブランキング制御がなされ、これによって基板１２２にパターンが描画される。
【００２４】
コリメータレンズ１１３、静電レンズアレイ１１７は、レンズ制御回路１０１により制御され、静電レンズアレイ１２１は、レンズ制御回路１０８により制御される。また、上記の回路１０１ないし１１０による描画動作は、コントローラー１００の制御の下でなされる。
【００２５】
以下、図２を参照しながら描画データ処理部１０３による描画データの補正処理について説明する。ここで、補正処理は、基板に既に形成されているパターンに対するオーバーレイ誤差を低減するための補正（以下、オーバーレ誤差補正）と、近接効果補正とを含むものとして説明する。
【００２６】
オーバーレイ誤差補正は、照射系ＣＯＳの製作誤差やそれに伴う荷電粒子線の照射位置の誤差や下地の回路パターンの歪を一次式（アフィン変換）又は多項式で近似しておき、描画すべきパターンの描画位置をこの近似式に基づいて変換する処理でありうる。近接効果補正は、前方散乱、後方散乱による蓄積エネルギーの分布を演算し、その結果に基づいてパターン毎の電子線の照射時間(ドーズ量)を調整する処理でありうる。蓄積エネルギー分布は、描画すべきパターンの面積密度等に基づいて、前方散乱、後方散乱のそれぞれをガウス分布で近似して積分演算する方法によって求めることができる。近接効果はパターン間の相互作用であるため、前述の処理を複数回繰り返して収束解を求める演算が必要となる。
【００２７】
図２には、描画データ処理部１０３の構成例が示されている。描画データ処理部１０３は、分割部２００と、第１補正部３１０と、第２補正部３２０と、合成部２１０とを含む。分割部２００は、基板１２２へのパターンの描画を制御するための描画データを基板１２２の第１領域へのパターンの描画を制御するための第１描画データと基板１２２の第２領域へのパターンの描画を制御するための第２描画データとに分割する。第１補正部３１０は、第１領域に目標とするパターンが描画されるように第１描画データに第１補正を施して第１補正描画データを生成する。第２補正部３２０は、第２領域に目標とするパターンが描画されるように第２描画データに第１補正とは異なる第２補正を施して第２補正描画データを生成する。合成部２１０は、第１補正部３１０によって生成された第１補正描画データおよび第２補正部３２０によって生成された第２補正描画データを合成して合成描画データを生成し、ブランキング指令生成回路１０４に供給する。ここで、第１描画データ、第２描画データ、第１補正描画データ、第２補正描画データ、合成描画データは、相互に区別するための便宜上の名称であり、いずれも、基板へのパターンの描画を制御するための描画データである。
【００２８】
分割部２００による描画データの分割は、例えば、描画データに対応付けて予め準備された第１領域および第２領域を示す情報（以下、分割情報）に基づいてなされうる。分割情報は、例えば、パターン設計のハードマクロＩＰコア（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ  ｃｏｒｅ）単位の設定情報や、パターンの設計者が指定した情報であってもよい。前者においては、分割情報においてハードマクロＩＰコア単位に第１領域であるか第２領域であるかが特定されうる。後者においては、分割情報において第１領域および第２領域を示す座標が特定されうる。
【００２９】
あるいは、分割部２００による描画データの分割は、描画データが示すパターンの密度を分割部２００が解析し、例えば、該密度が所定値より小さい領域を第１領域、該所定値をより大きい領域を第２領域とすることができる。
【００３０】
この例では、第１補正は、オーバーレイ誤差補正であり、第２補正は、近接効果補正およびオーバーレイ誤差補正であるものとする。一般的に、近接効果補正のための演算は、線形補正のための演算と比較して複雑な演算であり、それを実行するための回路規模が大きくなりうる。ここで、近接効果補正は、複雑なパターンが配置された領域やパターンの密度が高い領域についてはその補正効果は高いが、単純なラインアンドスペースパターンが配置された領域やパターンの密度が低い領域についてはその補正効果が低い。そこで、複雑なパターンが配置された領域やパターンの密度が高い領域の描画データに対してのみ近接効果補正を施すことが費用対効果の観点から好ましい。
【００３１】
この例では、第１補正部３１０は、第１読み出し部２０１と、第１処理部２０３と、第１バッファ部２０５とを含み、第２補正部３２０は、第２読み出し部２０２と、第２処理部２０４と、第２バッファ部２０６とを含む。分割部２００は、描画データ記憶部１０２に保持された描画データのうち第１描画データを第１読み出し部２０１に読み出させ、描画データ記憶部１０２に保持された描画データのうち第２描画データを第２読み出し部２０２に読み出させる。これにより、描画データ記憶部１０２に保持された描画データが第１描画データと第２描画データとに分割される。
【００３２】
第１処理部２０３は、第１読み出し部２０１によって描画データ記憶部１０２から読み出された第１描画データに第１補正（即ち、オーバーレイ誤差を低減するための線形補正。）を施して第１補正描画データを生成し、これを第１バッファ部２０５に格納する。第１処理部２０３は、第１補正を並列して実行する複数の単位回路で構成されうる。第２処理部２０４は、第２読み出し部２０２によって描画データ記憶部１０２から読み出された第２描画データに第２補正（オーバーレイ誤差補正、近接効果補正）を施して第２補正描画データを生成し、これを第２バッファ部２０６に格納する。第２処理部２０４は、第２補正を並列して実行する複数の単位回路で構成されうる。
【００３３】
単純な処理を実行する第１処理部２０３は、ＦＰＧＡやＡＳＩＣといった並列演算回路を基本としたハード回路によるパイプライン処理で実現するのが、処理速度と回路規模の観点から好ましい。一方、複雑な処理を実行する第２処理部２０４は、ＣＰＵやＤＳＰといった逐次演算回路を基本としたソフトウエア処理で実現することが設計自由度と回路規模の観点から好ましい。
【００３４】
合成部２１０は、第１バッファ部２０５に格納された第１補正描画データおよび第２バッファ部２０６に格納された第２補正描画データを合成して合成描画データを生成し、これをブランキング指令生成回路１０４に供給する。ここで、第１領域と第２領域との境界において、補正方法の相違によって不連続部分が発生する可能性がある。そこで、第１領域と第２領域との境界部分に第１領域と第２領域とが重複する重複領域を設けて、境界部分において第１補正描画データが示す描画位置と第２補正描画データが示す描画位置との加重平均により描画位置を決定するなどして、不連続性を低減してもよい。
【００３５】
以上のように、この実施形態では、描画データを単純な補正を施すべき第１描画データと複雑な補正を施すべき第２描画データとに分割し、第１描画データを第１補正部３１０で補正し第２描画データを第２補正部３２０で補正する。このような構成は、補正のために要する回路規模を小さくするために有利である。これとは異なり、描画データの全てを複雑な補正が可能な補正部によって補正する場合、近接効果補正の効果が低い領域の描画データにまで近接効果補正を実行することになり効率的ではないし、そのような非効率な補正のために補正部の回路規模が大きくなりうる。
【００３６】
１つの実施例において、第１補正をオーバーレイ誤差補正とし、第２補正を近接効果補正およびオーバーレイ誤差補正とした。また、第１処理部２０３を、第１補正を並列して実行する複数の単位回路で構成し、第２処理部２０４を、第２補正を並列して実行する複数の単位回路で構成した。また、第２領域が描画領域（ショット領域）の全体の６割を占めるデバイスを製造することを想定した。この実施例において、第２補正部３２０を構成する各単位回路の面積は、第１補正部３１０を構成する各単位回路の面積の８倍であった。また、この実施例における描画データ処理部１０３が占有する面積は、従来のように描画領域（ショット領域）の描画データのすべてを第２補正部３２０に相当する補正部で処理する場合の約６５パーセントであった。
【００３７】
なお、基板の全域の描画データが第２補正部３２０で補正をすべきものである場合もありうる。このような場合には、例外的に、基板の全域の描画データを第２補正部３２０で補正し、補正された描画データを描画データ記憶部１０２に格納し、基板へのパターンの描画時には、その描画データをブランキング指令生成回路１０４に供給すればよい。
【００３８】
上記の例は、第１補正がオーバーレイ誤差補正であり、第２補正が近接効果補正およびオーバーレイ誤差補正であるが、これは本発明の１つの実施形態に過ぎない。本発明は、第１補正が第２補正よりも相対的に処理負担が小さい処理であればよい。
【００３９】
本発明の実施形態に係る物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。該製造方法は、感光剤が塗布された基板（基材またはsubstrate）の該感光剤に上記の描画装置を用いて潜像パターンを形成する工程（基板に描画を行う工程）と、当該工程で潜像パターンが形成された基板を現像する工程とを含みうる。さらに、該製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含みうる。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。
【図１】
2013125800.tif 000003
【図２】
2013125800.tif 000004