(57)【要約】      （修正有）【課題】ゲートリーク電流が低減され、かつ、ノーマリーオフ動作する半導体装置を提供する。【解決手段】基板１１の上に形成された第１の半導体層１２と、第１の半導体層１２の上に形成された第２の半導体層１３と、第２の半導体層１３の上に形成された下部絶縁膜３１と、下部絶縁膜３１の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜３３と、酸化物膜３３の上に形成された上部絶縁膜３４と、上部絶縁膜３４の上に形成されたゲート電極４１と、を有し、ゲート電極４１の直下において、下部絶縁膜３１の表面には凹部が形成されている半導体装置。【選択図】図３
2013074069.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された下部絶縁膜と、
前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有し、
前記ゲート電極の直下において、前記下部絶縁膜の表面には凹部が形成されていることを特徴とする半導体装置。
【請求項２】
前記酸化物膜は、前記下部絶縁膜における前記凹部内に形成されており、前記凹部を除く領域においては、前記下部絶縁膜は、前記上部絶縁膜と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部絶縁膜は、前記凹部が形成される領域に開口部を有する第１の絶縁膜と、前記開口部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、を有するものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された下部絶縁膜と、
前記ゲート電極の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
【請求項５】
前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体層に接してソース電極及びドレイン電極が設けられていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記酸化物膜は、ＮｉＯ、Ｃｕ２Ｏ、ＣｕＡｌＯ２、Ｇａ２Ｏ３、ＣｕＧａＯ２のうちから選ばれる１また２以上のものを含む材料により形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、ゲート電極が形成される領域の直下において、表面に凹部が形成された下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜の上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記下部絶縁膜を形成する工程は、
前記凹部が形成される領域に、開口部を有する第１の絶縁膜を形成する工程と、
前記開口部及び前記第１の絶縁膜の上に、第２の絶縁膜を形成する工程と、
を含むものであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、下部絶縁膜を形成する工程と、
前記ゲート電極が形成される領域の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜及び前記下部酸化物膜上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
このような窒化物半導体を用いたＨＥＭＴは、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等により形成される基板が用いられる。
【０００４】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）や、ＧａＡｓ（１．４ｅＶ）よりも大きく、高い破壊電圧強度を有している。また、飽和電子速度が大きく、高電圧動作、かつ、高出力を得ることができるため、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイス等に用いることができる。更に、トランジスタにおけるリーク電流を抑制するため、ゲート電極の下に絶縁膜を形成した絶縁ゲート構造のデバイスも開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１０−１９９４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電力用スイッチング素子においては、ゲート電圧が０Ｖの場合に半導体素子に電流が流れないノーマリーオフ動作が求められている。このようなノーマリーオフ動作のためには、ゲート閾値電圧を正の方向にシフトさせる必要があり、ｐ−ＧａＮキャップ層を設けた構造のものやゲートリセスを形成した構造のものの検討が行なわれている。しかしながら、ｐ−ＧａＮキャップ層を設けた構造の場合、結晶成長が困難であるという問題点を有しており、ゲートリセスを形成した構造の場合、エッチングダメージ等を受けやすく、また、ゲートリセスの深さ制御が難しいといった問題点を有している。
【０００７】
更に、ゲートリーク電流を抑制するためゲート電極の直下に絶縁膜を形成した絶縁ゲート構造の場合では、半導体層とゲート電極との間に、絶縁膜を形成することにより、電子チャネルを遮断するために必要なゲート閾値電圧が負の方向にシフトしてしまう。このため、ノーマリーオフ動作させることが困難となるといった問題点を有している。
【０００８】
また、ゲート電極の直下に形成される絶縁膜として、Ｐ型となるＮｉＯ膜を半導体層上に形成することにより、ノーマリーオフ動作とゲートリーク電流の低減を両立させることの検討がなされている。しかしながら、ＮｉＯのバンドギャップがＳｉＯ２やＡｌ２Ｏ３と比較して狭いため、ゲートリーク電流を十分に低減させることはできないといった新たな問題点が生じてしまう。
【０００９】
よって、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、ゲートリーク電流が低減され、かつ、ノーマリーオフ動作する半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１０】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された下部絶縁膜と、前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、前記酸化物膜の上に形成された上部絶縁膜と、前記上部絶縁膜の上に形成されたゲート電極と、を有し、前記ゲート電極の直下において、前記下部絶縁膜の表面には凹部が形成されていることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された下部絶縁膜と、前記ゲート電極の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、前記酸化物膜の上に形成された上部絶縁膜と、前記上部絶縁膜の上に形成されたゲート電極と、を有することを特徴とする。
【００１２】
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、前記第２の半導体層の上に、ゲート電極が形成される領域の直下において、表面に凹部が形成された下部絶縁膜を形成する工程と、前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、前記酸化物膜の上に、上部絶縁膜を形成する工程と、前記上部絶縁膜の上に、前記ゲート電極を形成する工程と、を有することを特徴とする。
【００１３】
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、前記第２の半導体層の上に、下部絶縁膜を形成する工程と、前記ゲート電極が形成される領域の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、前記酸化物膜及び前記下部酸化物膜上に、上部絶縁膜を形成する工程と、前記上部絶縁膜の上に、ゲート電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１４】
開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、ゲートリーク電流を低減させることができ、かつ、ノーマリーオフ動作をさせることができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図２】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図４】比較例１における半導体装置の構造図
【図５】本実施の形態における半導体装置と比較例１における半導体装置の特性図
【図６】比較例２における半導体装置の構造図
【図７】本実施の形態における半導体装置と比較例２における半導体装置の特性図
【図８】比較例３における半導体装置の構造図
【図９】本実施の形態における半導体装置と比較例３における半導体装置の特性図
【図１０】第１の実施の形態における他の半導体装置の製造方法の説明図
【図１１】第１の実施の形態における更に他の半導体装置の説明図
【図１２】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１６】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１７】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１８】第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１９】第４の実施の形態における電源装置の回路図
【図２０】第４の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１６】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１７】
〔第１の実施の形態〕
（半導体装置及び半導体装置の製造方法）
第１の実施の形態における半導体装置の製造方法について、図１〜図３に基づき説明する。
【００１８】
最初に、図１（ａ）に示すように、基板１１上に、半導体層となる不図示のバッファ層、電子走行層１２、電子供給層１３、キャップ層１４を順次ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。
【００１９】
基板１１としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。
【００２０】
電子走行層１２は、第１の半導体層となる層であり、厚さが３μｍのインテンショナリーアンドープＧａＮにより形成されている。
【００２１】
電子供給層１３は、第２の半導体層となる層であり、厚さが２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層１３は、部分的にＳｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。
【００２２】
キャップ層１４は、第３の半導体層となる層であり、不純物元素としてＳｉ等の不純物元素がドープされたｎ−ＧａＮにより形成されている。キャップ層１４は、半導体層の表面を安定させるために形成されるものであり、インテンショナリーアンドープＧａＮ(ｉ−ＧａＮ)であってもよく、ＡｌｘＧａ１−ｘＮ（ｘはＡｌ組成、電子供給層１３のＡｌＧａＮのＡｌ組成と異なる)からなる多層キャップ構造でもよい。また、キャップ層１４を形成しない構造のものであってもよい。これにより、電子走行層１２において、電子走行層１２と電子供給層１３との界面近傍には、２ＤＥＧ１２ａが形成される。
【００２３】
本実施の形態におけるＭＯＶＰＥでは、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられ、Ｓｉの原料ガスにはＳｉＨ３（モノシラン）等が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２４】
次に、図１（ｂ）に示すように、形成された半導体層に素子間分離領域２１を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチング、若しくはイオン注入法により素子間分離領域２１を形成する。素子間分離領域２１を形成した後は、レジストパターンは有機溶剤等により除去する。
【００２５】
次に、図１（ｃ）に示すように、開口部３１ａを有する第１の絶縁膜３１を形成する。第１の絶縁膜３１は、絶縁性を有する酸化物、窒化物等により形成されており、具体的には、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されている。本実施の形態では、第１の絶縁膜３１は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により成膜されたＡｌ２Ｏ３により形成されている。このＡＬＤによる成膜においては、Ａｌの原料としてはＴＭＡが用いられ、酸素の原料としては水、酸素プラズマ、オゾン等が用いられる。第１の絶縁膜３１を成膜する際の温度は、２００℃〜６００℃が好ましいが、この範囲以外の温度であってもよい。第１の絶縁膜３１を成膜した後、第１の絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、後述するゲート電極４１が形成される領域の直下となる領域に開口を有する不図示のレジストパターンを形成する。この後、ウェットエッチングによりレジストパターンの開口において露出している第１の絶縁膜３１を除去し、開口部３１ａを形成する。これにより、第１の絶縁膜３１において、ゲート電極４１が形成される領域の直下となる領域に開口部３１ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。本実施の形態においては、第１の絶縁膜３１はウェットエッチングにより除去されるため、キャップ層１４に殆どダメージを与えることはない。
【００２６】
次に、図２（ａ）に示すように、第１の絶縁膜３１及び露出しているキャップ層１４上に、第２の絶縁膜３２を形成する。第２の絶縁膜３２は、絶縁性を有する酸化物、窒化物等により形成されており、具体的には、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されている。本実施の形態では、第２の絶縁膜３２は、ＡＬＤ法により成膜されたＡｌ２Ｏ３により形成されている。このＡＬＤによる成膜においては、Ａｌの原料としてはＴＭＡが用いられ、酸素の原料としては水、酸素プラズマ、オゾン等が用いられる。第２の絶縁膜３２を成膜する際の温度は、２００℃〜６００℃が好ましいが、この範囲以外の温度であってもよい。
【００２７】
また、第１の絶縁膜３１及び第２の絶縁膜３２を形成した後に、熱処理を行ってもよく、この際の熱処理温度は、３５０℃〜１０００℃が好ましい。また、第１の絶縁膜３１及び第２の絶縁膜３２の形成方法は、ＡＬＤ法以外にも、プラズマＣＶＤ（Chemical Vapor Deposition）やスパッタリングにより形成してもよい。尚、本実施の形態においては、このように形成された第１の絶縁膜３１及び第２の絶縁膜３２を下部絶縁膜と記載する場合がある。このように、第１の絶縁膜３１と第２の絶縁膜３２により形成される下部絶縁膜の表面において、後述するゲート電極４１が形成される領域の直下となる領域には、凹部３２ａが形成される。
【００２８】
次に、図２（ｂ）に示すように、第２の絶縁膜３２上に、酸化物膜３３を形成する。酸化物膜３３は、ｐ型の導電性を有する酸化物により形成されており、具体的には、ＮｉＯ、Ｃｕ２Ｏ、ＣｕＡｌＯ２、Ｇａ２Ｏ３、ＣｕＧａＯ２のうちから選ばれる１また２以上のものを含む材料により形成されている。尚、これらの酸化物は、不純物元素をドープしなくともｐ型の導電性を示すものであるが、よりよい効果を得るためこれらの酸化物にｐ型となる不純物元素をドープしたものであってもよい。また、本実施の形態においては、酸化物膜３３は、スパッタリングにより成膜された膜厚が４０ｎｍのＮｉＯにより形成されている。尚、成膜方法は、真空蒸着等であってもよい。また、成膜後に酸素、窒素雰囲気中で３００℃〜１０００℃で熱処理を行ってもよい。
【００２９】
次に、図２（ｃ）に示すように、酸化物膜３３上に、第３の絶縁膜３４を形成する。第３の絶縁膜３４は、絶縁性を有するものであって、窒素を含有する材料により形成されており、具体的には、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物により形成されている。本実施の形態では、第３の絶縁膜３４は、プラズマＣＶＤにより成膜された５ｎｍのＳｉＮにより形成されている。尚、第３の絶縁膜３４では、窒素が含まれていることが重要である。発明者による実験等においては、第３の絶縁膜３４に、窒素成分を含まないＳｉＯ２やＡｌ２Ｏ３を用いた場合には、電気的特性の向上は見られなかったが、窒素成分を含む絶縁膜を用いることにより、半導体装置における電気的特性が向上することが見出された。よって、この実験等に基づくならば、第３の絶縁膜３４は、絶縁性を有するものであって、窒素を含有する材料により形成されているものであることが好ましい。尚、本実施の形態においては、第３の絶縁膜３４を上部絶縁膜と記載する場合がある。
【００３０】
次に、図３（ａ）に示すように、半導体層と接するソース電極４２及びドレイン電極４３を形成する。具体的には、第３の絶縁膜３４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングを行なうことにより、第３の絶縁膜３４、酸化物層３３、第２の絶縁膜３２、第１の絶縁膜３１及びキャップ層１４を除去し、電子供給層１３の表面を露出させる。次に、このレジストパターンを除去した後、再び、第３の絶縁膜３４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴａ／Ａｌ／Ｔａの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、電子供給層１３上において、レジストパターンの形成されていない領域に、Ｔａ／Ａｌ／Ｔａにより形成されたソース電極４２及びドレイン電極４３を形成することができる。この後、６００℃以下の温度で熱処理を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせることができる。
【００３１】
次に、図３（ｂ）に示すように、第３の絶縁膜３４上にゲート電極４１を形成する。具体的には、第３の絶縁膜３４上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口の直下に、第１の絶縁膜３１に形成された開口部３１ａ及び第２の絶縁膜３２に形成された凹部３２ａが位置するように形成する。この後、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、第３の絶縁膜３４の所定の領域上のレジストパターンの形成されていない領域に、Ｎｉ／Ａｕにより形成されたゲート電極４１を形成することができる。このように形成されたゲート電極４１の第３の絶縁膜３４及び酸化物膜３３を介した直下には、第１の絶縁膜３１に形成された開口部３１ａ及び第２の絶縁膜３２に形成された凹部３２ａが存在している。尚、本実施の形態において、ゲート電極４１の直下とは、第３の絶縁膜３４等を介した下の領域、または、第３の絶縁膜３４、酸化物膜３３、第２の絶縁膜３２、キャップ層１４、電子供給層１３等を介した下の領域を含むものである。
【００３２】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態では、キャップ層１４等の半導体層表面がドライエッチング等によるプラズマに曝される工程を含まないため、所望の特性の半導体装置を安定して、高い歩留り製造することができる。
【００３３】
図３（ｂ）に示される本実施の形態における半導体装置では、ｐ型の導電性を有する酸化物膜３３は、ゲート電極４１の直下において、電子走行層１２に近い位置に存在しているため、ゲート電極４１の直下における２ＤＥＧ１２ａの電子を消失させることができる。これにより、ノーマリーオフにすることができる。また、酸化物膜３３とキャップ層１４との間には、第２の絶縁膜３２が形成されており、酸化物膜３３とゲート電極４１との間には、窒素成分を含む第３の絶縁膜３４が形成されているため、ゲートリーク電流を減らすと同時に酸化物膜の表面が保護され、電子捕獲準位を減少させることができる。
【００３４】
（実施例）
次に、本実施の形態における半導体装置における特性を従来の構造の半導体装置である比較例１〜３における半導体装置と比較しつつ説明する。尚、実施例１として記載されているものは、本実施の形態における半導体装置であり、上述した製造方法により製造されたものである。
【００３５】
（比較例１）
比較例１における半導体装置は、図４に示されるようにゲートリセスが形成されたＨＥＭＴである。比較例１における半導体装置は、以下の製造方法により作製されたものである。
【００３６】
最初に、基板９１１上に、ＭＯＶＰＥ法により、半導体層として電子走行層９１２及び電子供給層９１３を順次積層形成する。電子走行層９１２は、厚さが約３μｍのインテンショナリーアンドープＧａＮにより形成されており、電子供給層９１３は厚さが約２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。この後、電子供給層９１３上に、素子間分離領域９２１が形成される領域に開口を有するレジストパターンを形成し、塩素成分を含むガスを用いたドライエッチング、若しくはイオン注入を行なうことにより、半導体層に素子間分離領域９２１を形成する。
【００３７】
次に、電子供給層９１３上に、ソース電極９４２及びドレイン電極９４３が形成される領域に開口を有するレジストパターンを形成し、更に、Ｔｉ／Ａｌの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、電子供給層９１３上にソース電極９４２及びドレイン電極９４３を形成する。この後、約７００℃の温度で熱処理を行なうことにより、形成されたソース電極９４２及びドレイン電極９４３をオーミックコンタクトさせる。
【００３８】
次に、電子供給層９１３上に、ゲートリセス９３１ａが形成される領域に開口を有するレジストパターンを形成し、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンの形成されていない領域の電子供給層９１３の一部を除去する。これにより、電子供給層９１３にゲートリセス９１３ａを形成する。この後、レジストパターンを除去し、電子供給層９１３上に、プラズマＣＶＤによりゲート絶縁膜となる絶縁膜９３１として、Ａｌ２Ｏ３を成膜する。この後、絶縁膜９３１を介したゲートリセス９１３ａが形成されている領域に開口を有するレジストパターンを形成し、更に、Ｎｉ／Ａｕの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、ゲートリセス９１３ａが形成されている領域の上に、絶縁膜９３１を介してゲート電極９４１を形成する。
【００３９】
以上の工程により、比較例１となる半導体装置であるＨＥＭＴを作製した。
【００４０】
（比較例１との比較）
本実施の形態における半導体装置である実施例１における半導体装置と、比較例１における半導体装置との電気的特性について、図５に基づき説明する。図５（ａ）は、Ｉｄ（ドレイン電流）−Ｖｇｓ（ゲート電圧）特性を示し、図５（ｂ）は、Ｉｇ（ゲートリーク電流）−Ｖｇｓ（ゲート電圧）特性を示す。尚、Ｉｄ（ドレイン電流）とはドレイン−ソース間を流れる電流である。比較例１における半導体装置では、ゲート電圧が０Ｖの場合においても、ドレイン電流が僅かながら流れており、完全なノーマリーオフにはなっていない。また、比較例１における半導体装置では、ゲートリセス９１３ａを形成する際のドライエッチングの制御が困難であり、所望の深さのゲートリセス９１３ａを形成することが難しく、歩留りの低下が懸念される。更に、ゲートリセス９１３ａを形成する際には、ドライエッチングによるプラズマダメージ等が生じるため、閾値電圧の変動、ゲートリーク電流の増加、電子捕獲準位の増加等が懸念される。これに対し、実施例１における半導体装置では、ゲート電圧が０Ｖの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフにすることができ、ゲートリーク電流も低い。
【００４１】
（比較例２）
次に、比較例２における半導体装置は、図６に示されるようにゲート電極の直下にｐ−ＧａＮ層が形成されたＨＥＭＴである。比較例２における半導体装置は、以下の製造方法により作製されたものである。
【００４２】
最初に、基板９１１上に、ＭＯＶＰＥ法により、半導体層として電子走行層９１２、電子供給層９１３、ｐ−ＧａＮ層９５１を順次積層形成する。電子走行層９１２は、厚さが約３μｍのインテンショナリーアンドープＧａＮにより形成されており、電子供給層９１３は厚さが約２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。また、ｐ−ＧａＮ層９５１は厚さが２０ｎｍのＧａＮであって、ｐ型となる不純物元素としてＭｇが約１×１０１９ｃｍ−３の濃度となるようにドープされている。この後、ｐ−ＧａＮ層９５１上に、素子間分離領域９２１が形成される領域に開口を有するレジストパターンを形成し、塩素成分を含むガスを用いたドライエッチング、若しくはイオン注入を行なうことにより、半導体層に素子間分離領域９２１を形成する。
【００４３】
次に、ｐ−ＧａＮ層９５１上に、ソース電極９４２及びドレイン電極９４３が形成される領域に開口を有するレジストパターンを形成し、レジストパターンが形成されていない領域のｐ−ＧａＮ層９５１を除去し電子供給層９１３を露出させる。この後、Ｔｉ／Ａｌの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、電子供給層９１３上にソース電極９４２及びドレイン電極９４３を形成する。この後、約７００℃の温度で熱処理を行なうことにより、形成されたソース電極９４２及びドレイン電極９４３をオーミックコンタクトさせる。
【００４４】
次に、ｐ−ＧａＮ層９５１上のゲート電極９４１が形成される領域にレジストが残存するレジストパターンを形成し、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のｐ−ＧａＮ層９５１を除去する。この後、レジストパターンを除去する。次に、ゲート電極９４１が形成される領域、即ち、残存しているｐ−ＧａＮ層９５１上に開口を有するレジストパターンを形成し、更に、Ｎｉ／Ａｕの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、電子供給層９１３上に、ｐ−ＧａＮ層９５１とゲート電極９４１が積層された構造のものが形成される。
【００４５】
以上の工程により、比較例２となる半導体装置であるＨＥＭＴを作製した。
【００４６】
（比較例２との比較）
本実施の形態における半導体装置である実施例１における半導体装置と、比較例２における半導体装置との電気的特性について、図７に基づき説明する。図７（ａ）は、Ｉｄ（ドレイン電流）−Ｖｇｓ（ゲート電圧）特性を示し、図７（ｂ）は、Ｉｇ（ゲートリーク電流）−Ｖｇｓ（ゲート電圧）特性を示す。比較例２における半導体装置では、ゲート電圧が０Ｖの場合には、殆どドレイン電流が流れていないため、ノーマリーオフにはなってはいるものの、ゲート電圧を高くした場合に流れるドレイン電流は低く、大電流を流すことができない。また、ゲートリーク電流も極めて高い。更に、比較例２における半導体装置では、電子供給層９１３等にダメージを与えることなく、ｐ−ＧａＮ層９５１をエッチングにより除去することは困難であり、また、ｐ−ＧａＮ層９５１の結晶成長自体が容易ではないため、歩留りの低下等が懸念される。これに対し、実施例１における半導体装置では、ゲート電圧が０Ｖの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフすることができる。また、ゲート電圧に正の電圧を印加した場合に流れるドレイン電流も高く、ゲートリーク電流も低い。
【００４７】
（比較例３）
次に、比較例３における半導体装置は、図８に示されるようにゲート電極の直下にｐ−ＮｉＯ層が形成されたＨＥＭＴである。比較例３における半導体装置は、以下の製造方法により作製されたものである。
【００４８】
最初に、基板９１１上に、ＭＯＶＰＥ法により、半導体層として電子走行層９１２、電子供給層９１３を順次積層形成する。電子走行層９１２は、厚さが約３μｍのインテンショナリーアンドープＧａＮにより形成されており、電子供給層９１３は厚さが約２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。この後、電子供給層９１３上に、素子間分離領域９２１が形成される領域に開口を有するレジストパターンを形成し、塩素成分を含むガスを用いたドライエッチング、若しくはイオン注入を行なうことにより、半導体層に素子間分離領域９２１を形成する。
【００４９】
次に、電子供給層９１３上に、ソース電極９４２及びドレイン電極９４３が形成される領域に開口を有するレジストパターンを形成し、Ｔｉ／Ａｌの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、電子供給層９１３上にソース電極９４２及びドレイン電極９４３を形成する。この後、約７００℃の温度で熱処理を行なうことにより、形成されたソース電極９４２及びドレイン電極９４３をオーミックコンタクトさせる。
【００５０】
次に、電子供給層９１３上に、厚さが約３０ｎｍのＮｉＯ膜９５２をスパッタリングにより成膜する。この後、ＮｉＯ膜９５２上において、ゲート電極９４１が形成される領域にレジストが残存するレジストパターンを形成し、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のＮｉＯ膜９５２を除去する。この後、レジストパターンを除去する。次に、ゲート電極９４１が形成される領域、即ち、残存しているＮｉＯ膜９５２上に開口を有するレジストパターンを形成し、更に、Ｎｉ／Ａｕの積層された金属膜を形成した後、リフトオフによりレジストパターン上に形成された金属膜を除去する。これにより、電子供給層９１３上に、ＮｉＯ膜９５２とゲート電極９４１が積層された構造のものが形成される。
【００５１】
以上の工程により、比較例３となる半導体装置であるＨＥＭＴを作製した。
【００５２】
（比較例３との比較）
本実施の形態における半導体装置である実施例１における半導体装置と、比較例３における半導体装置との電気的特性について、図９に基づき説明する。図９（ａ）は、Ｉｄ（ドレイン電流）−Ｖｇｓ（ゲート電圧）特性を示し、図９（ｂ）は、Ｉｇ（ゲートリーク電流）−Ｖｇｓ（ゲート電圧）特性を示す。比較例３における半導体装置では、ゲート電圧が０Ｖの場合には、殆どドレイン電流が流れていないため、ノーマリーオフにはなってはいるものの、ゲート電圧を高くした場合において流れるドレイン電流は低く、大電流を流すことができない。また、ゲートリーク電流が比較的高い。更に、比較例３における半導体装置では、電子供給層９１３等にダメージを与えることなく、ＮｉＯ層９５２をエッチングにより除去することは困難であり、また、ＮｉＯ層９５２は絶縁性が高くないため、高電圧に対応することができない。これに対し、実施例１における半導体装置では、ゲート電圧が０Ｖの場合には、殆どドレイン電流が流れていないため、略完全にノーマリーオフにすることができる。また、ゲート電圧に正の電圧を印加した場合に流れるドレイン電流も高く、ゲートリーク電流も低い。
【００５３】
（他の半導体装置の製造方法）
上述した本実施の形態における半導体装置の製造方法では、キャップ層１４上に第１の絶縁膜３１及び第２の絶縁膜３２を形成する方法について説明したが、本実施の形態における半導体装置は他の方法でも製造することが可能である。具体的には、キャップ層１４上に下部絶縁膜を形成し、ゲート電極４１が形成される領域の直下となる領域の下部絶縁膜の一部を除去する方法であってもよい。
【００５４】
具体的には、図１（ｂ）に示す工程の後、図１０（ａ）に示すように、下部絶縁膜３０を形成する。下部絶縁膜３０は、第１の絶縁膜３１及び第２の絶縁膜３２と同様の材料及び同様の方法により形成されており、第１の絶縁膜３１の膜厚と第２の絶縁膜３２の膜厚の和に略等しい膜厚となるように形成する。
【００５５】
次に、図１０（ｂ）に示すように、ゲート電極４１が形成される領域の直下となる領域における下部絶縁膜３０の表面の一部を除去し、下部絶縁膜３０の表面に凹部３０ａを形成する。具体的には、下部絶縁膜３０の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、凹部３０ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域において下部絶縁膜３０が所定の膜厚となるように、ＲＩＥ等のドライエッチングを行なうことにより、下部絶縁膜３０の一部を除去する。更に、レジストパターンを有機溶剤等により除去する。尚、凹部３０ａは、図２（ａ）等に示される凹部３２ａに相当するものである。下部絶縁膜３０に形成される凹部３０ａは、凹部３０ａにおける下部絶縁膜３０の膜厚が第２の絶縁膜３２の膜厚と略同じ膜厚となるように、即ち、凹部３０ａの深さが第１の絶縁膜３１の膜厚と略同じ膜厚となるように形成されている。
【００５６】
この後、図２（ｂ）以降の工程を同様に行なうことにより、図３（ｂ）に示される半導体装置と同様の半導体装置を製造することができる。この半導体装置の製造方法では、下部絶縁膜３０の成膜が１回であるため、製造工程を簡略化することができ、より低コストで半導体装置を製造することが可能となる。尚、ドライエッチングは、下部絶縁膜３０においてのみ行なわれるものであり、プラズマにキャップ層１４等が曝されることはないため、キャップ層１４等がプラズマダメージを受けることはない。
【００５７】
（リセスを有する構造の半導体装置）
また、本実施の形態における半導体装置は、半導体層にゲートリセスを形成した構造のものであってもよい。具体的には、図１１に示すように、電子走行層１３及びキャップ層１４において、ゲート電極４１の直下における領域にゲートリセス６０を形成したものであってもよい。このようなゲートリセス６０を形成することにより、ノーマリーオフ動作をより一層させやすくなる。尚、ゲートリセス６０をドライエッチング等により形成する場合には、ゲートリセス６０が形成された領域はプラズマダメージを受ける場合がある。しかしながら、プラズマダメージを受ける領域は狭く、また、ゲート電極４１の直下においては、酸化物膜３３を電子走行層１２に、より近い位置に形成することができる。従って、一層ゲート電極４１の直下における２ＤＥＧ１２ａの電子を消失させることができるため、ダメージよりも本実施の形態により得られる効果の方が高いものと考えられる。
【００５８】
〔第２の実施の形態〕
第２の実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
【００５９】
最初に、図１２（ａ）に示すように、基板１１上に、半導体層となる不図示のバッファ層、電子走行層１２、電子供給層１３、キャップ層１４を順次ＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。
【００６０】
基板１１としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。
【００６１】
電子走行層１２は、第１の半導体層となる層であり、厚さが３μｍのインテンショナリーアンドープＧａＮにより形成されている。
【００６２】
電子供給層１３は、第２の半導体層となる層であり、厚さが２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層１３は、部分的にＳｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。
【００６３】
キャップ層１４は、第３の半導体層となる層であり、不純物元素としてＳｉ等の不純物元素がドープされたｎ−ＧａＮにより形成されている。キャップ層１４は、半導体層の表面を安定させるために形成されるものであり、インテンショナリーアンドープＧａＮ(ｉ−ＧａＮ)であってもよく、ＡｌｘＧａ１−ｘＮ（ｘはＡｌ組成、電子供給層１３のＡｌＧａＮのＡｌ組成と異なる)からなる多層キャップ構造でもよい。また、キャップ層１４を形成しない構造のものであってもよい。これにより、電子走行層１２において、電子走行層１２と電子供給層１３との界面近傍には、２ＤＥＧ１２ａが形成される。
【００６４】
次に、図１２（ｂ）に示すように、形成された半導体層に素子間分離領域２１を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチング、若しくはイオン注入法により素子間分離領域２１を形成する。素子間分離領域２１を形成した後は、レジストパターンは有機溶剤等により除去する。
【００６５】
次に、図１２（ｃ）に示すように、第１の絶縁膜３１を形成する。第１の絶縁膜３１は、絶縁性を有する酸化物、窒化物等により形成されており、具体的には、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されている。本実施の形態では、第１の絶縁膜３１は、ＡＬＤ法により成膜されたＡｌ２Ｏ３により形成されている。このＡＬＤによる成膜においては、Ａｌの原料としてはＴＭＡを用い、酸素の原料としては水、酸素プラズマ、オゾン等が用いられる。第１の絶縁膜３１を成膜する際の温度は、２００℃〜６００℃が好ましいが、この範囲以外の温度であってもよい。第１の絶縁膜３１を成膜した後、第１の絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、後述するゲート電極４１が形成される領域の直下となる領域に開口を有する不図示のレジストパターンを形成する。この後、ウェットエッチングによりレジストパターンの開口において露出している第１の絶縁膜３１を除去し、開口部３１ａを形成する。これにより、第１の絶縁膜３１において、ゲート電極４１が形成される領域の直下となる領域に開口部３１ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。本実施の形態においては、第１の絶縁膜３１はウェットエッチングにより除去されるため、キャップ層１４に殆どダメージを与えることはない。
【００６６】
次に、図１３（ａ）に示すように、第１の絶縁膜３１及び露出しているキャップ層１４上に、第２の絶縁膜３２を形成する。第２の絶縁膜３２は、絶縁性を有する酸化物、窒化物等により形成されており、具体的には、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されている。本実施の形態では、第２の絶縁膜３２は、ＡＬＤ法により成膜されたＡｌ２Ｏ３により形成されている。このＡＬＤによる成膜においては、Ａｌの原料としてはＴＭＡが用いられ、酸素の原料としては水、酸素プラズマ、オゾン等が用いられる。第２の絶縁膜３２を成膜する際の温度は、２００℃〜６００℃が好ましいが、この範囲以外の温度であってもよい。
【００６７】
また、第１の絶縁膜３１及び第２の絶縁膜３２を形成した後に、熱処理を行ってもよく、この際の熱処理温度は、３５０℃〜１０００℃が好ましい。また、第１の絶縁膜３１及び第２の絶縁膜３２の形成方法は、ＡＬＤ法以外にも、プラズマＣＶＤやスパッタリングにより形成してもよい。尚、本実施の形態においては、このように形成された第１の絶縁膜３１及び第２の絶縁膜３２を下部絶縁膜と記載する場合がある。このように、第１の絶縁膜３１と第２の絶縁膜３２により形成される下部絶縁膜の表面において、後述するゲート電極４１が形成される領域の直下には、凹部３２ａが形成される。
【００６８】
次に、図１３（ｂ）に示すように、第２の絶縁膜３２の凹部３２ａ、即ち、第２の絶縁膜３２を介した第１の絶縁膜３１の開口部３１ａが形成されている領域の上に酸化物膜１３３を形成する。具体的には、第２の絶縁膜３２上に、酸化物膜１３３を形成するための酸化物膜を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、酸化物膜１３３が形成される領域にレジストが残存する不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンの形成されていない領域の酸化物膜を除去することにより、酸化物膜１３３を形成する。尚、この後、レジストパターンは有機溶剤等により除去する。酸化物膜１３３は、ｐ型の導電性を有する酸化物により形成されており、具体的には、ＮｉＯ、Ｃｕ２Ｏ、ＣｕＡｌＯ２、Ｇａ２Ｏ３、ＣｕＧａＯ２のうちから選ばれる１また２以上のものを含む材料により形成されている。また、これらの酸化物は、不純物元素をドープしなくともｐ型の導電性を示すものであるが、よりよい効果を得るためこれらの酸化物にｐ型となる不純物元素をドープしたものであってもよい。本実施の形態においては、酸化物膜１３３は、スパッタリングにより成膜された膜厚が４０ｎｍのＮｉＯにより形成されている。尚、酸化物膜１３３はを形成するための成膜方法は、真空蒸着等であってもよい。また、成膜後に酸素、窒素雰囲気中で３００℃〜１０００℃で熱処理を行ってもよい。
【００６９】
次に、図１３（ｃ）に示すように、酸化物膜１３３及び第２の絶縁膜３２上に、第３の絶縁膜３４を形成する。第３の絶縁膜３４は、絶縁性を有するものであって、窒素を含有する材料により形成されており、具体的には、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物により形成されている。本実施の形態では、第３の絶縁膜３４は、プラズマＣＶＤにより成膜された５ｎｍのＳｉＮにより形成されている。尚、第３の絶縁膜３４では、窒素が含まれていることが重要である。
【００７０】
次に、図１４（ａ）に示すように、半導体層と接するソース電極４２及びドレイン電極４３を形成する。具体的には、第３の絶縁膜３４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、第３の絶縁膜３４、第２の絶縁膜３２、第１の絶縁膜３１及びキャップ層１４を除去し、電子供給層１３の表面を露出させる。次に、このレジストパターンを除去した後、再び、第３の絶縁膜３４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴａ／Ａｌ／Ｔａの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、電子供給層１３上において、レジストパターンの形成されていない領域に、Ｔａ／Ａｌ／Ｔａによるソース電極４２及びドレイン電極４３を形成することができる。この後、６００℃以下の温度で熱処理を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせることができる。
【００７１】
次に、図１４（ｂ）に示すように、第３の絶縁膜３４上にゲート電極４１を形成する。具体的には、第３の絶縁膜３４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域、即ち、第３の絶縁膜３４を介し凹部３２ａが形成されている領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、第３の絶縁膜３４上において、レジストパターンの形成されていない所定の領域に、Ｎｉ／Ａｕによるゲート電極４１を形成することができる。このようにして、第３の絶縁膜３４を介した酸化物膜１３３が形成されている領域の上に、ゲート電極４１を形成する。
【００７２】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態では、キャップ層１４等の半導体層表面がドライエッチング等によるプラズマに曝される工程を含まないため、所望の特性の半導体装置を安定して、高い歩留りで製造することができる。
【００７３】
図１４（ｂ）に示されるように、本実施の形態における半導体装置では、ゲート電極４１の直下においてのみ、ｐ型の導電性を有する酸化物膜１３３が形成されているため、酸化物膜１３３の直下における２ＤＥＧ１２ａの電子のみを消失させることができる。即ち、ゲート電極４１の直下における２ＤＥＧ１２ａの電子のみを消失させることができる。よって、ノーマリーオフにすることができる。また、酸化物膜１３３とキャップ層１４との間には、第２の絶縁膜３２が形成されており、酸化物膜１３３とゲート電極４１との間には、窒素成分を含む第３の絶縁膜３４が形成されているため、ゲートリーク電流を減らすと同時に酸化物膜の表面が保護され、電子捕獲準位を減少させることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００７４】
〔第３の実施の形態〕
第３の実施の形態における半導体装置の製造方法について、図１５〜図１７に基づき説明する。
【００７５】
最初に、図１５（ａ）に示すように、基板１１上に、半導体層となる不図示のバッファ層、電子走行層１２、電子供給層１３、キャップ層１４を順次ＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。
【００７６】
基板１１としては、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ等の基板を用いることができる。
【００７７】
電子走行層１２は、第１の半導体層となる層であり、厚さが３μｍのインテンショナリーアンドープＧａＮにより形成されている。
【００７８】
電子供給層１３は、第２の半導体層となる層であり、厚さが２０ｎｍのインテンショナリーアンドープＡｌ０．２５Ｇａ０．７５Ｎにより形成されている。尚、電子供給層１３は、部分的にＳｉ等の不純物元素をドープして、ｎ型としたものを用いてもよい。
【００７９】
キャップ層１４は、第３の半導体層となる層であり、不純物元素としてＳｉ等の不純物元素がドープされたｎ−ＧａＮにより形成されている。キャップ層１４は、半導体層の表面を安定させるために形成されるものであり、インテンショナリーアンドープＧａＮ(ｉ−ＧａＮ)であってもよく、ＡｌｘＧａ１−ｘＮ（ｘはＡｌ組成、電子供給層１３のＡｌＧａＮのＡｌ組成と異なる)からなる多層キャップ構造でもよい。また、キャップ層１４を形成しない構造のものであってもよい。これにより、電子走行層１２において、電子走行層１２と電子供給層１３との界面近傍には、２ＤＥＧ１２ａが形成される。
【００８０】
次に、図１５（ｂ）に示すように、形成された半導体層に素子間分離領域２１を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチング、若しくはイオン注入法により素子間分離領域２１を形成する。素子間分離領域２１を形成した後は、レジストパターンは有機溶剤等により除去する。
【００８１】
次に、図１５（ｃ）に示すように、下部絶縁膜２３０を形成する。下部絶縁膜２３０は、絶縁性を有する酸化物、窒化物等により形成されており、具体的には、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されている。本実施の形態では、下部絶縁膜２３０は、ＡＬＤ法により成膜されたＡｌ２Ｏ３により形成されている。このＡＬＤによる成膜においては、Ａｌの原料としてはＴＭＡを用い、酸素の原料としては水、酸素プラズマ、オゾン等が用いられる。下部絶縁膜２３０を成膜する際の温度は、２００℃〜６００℃が好ましいが、この範囲以外の温度であってもよい。
【００８２】
また、下部絶縁膜２３０を形成した後に、熱処理を行ってもよく、この際の熱処理温度は、３５０℃〜１０００℃が好ましい。また、下部絶縁膜２３０の形成方法は、ＡＬＤ法以外にも、プラズマＣＶＤやスパッタリングにより形成してもよい。
【００８３】
次に、図１６（ａ）に示すように、下部絶縁膜２３０上において、ゲート電極４１が形成される領域の直下となる領域に酸化物膜２３３を形成する。具体的には、下部絶縁膜２３０の上に、酸化物膜２３３を形成するための酸化物膜を形成した後、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域にレジストが残存する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の酸化物膜をＲＩＥ等により除去することにより酸化物膜２３３を形成する。尚、この後、レジストパターンは有機溶剤等により除去する。酸化物膜２３３は、ｐ型の導電性を有する酸化物により形成されており、具体的には、ＮｉＯ、Ｃｕ２Ｏ、ＣｕＡｌＯ２、Ｇａ２Ｏ３、ＣｕＧａＯ２のうちから選ばれる１また２以上のものを含む材料により形成されている。また、これらの酸化物は、不純物元素をドープしなくともｐ型の導電性を示すものであるが、よりよい効果を得るためこれらの酸化物にｐ型となる不純物元素をドープしたものであってもよい。また、本実施の形態においては、酸化物膜２３３は、スパッタリングにより成膜された膜厚が４０ｎｍのＮｉＯにより形成されている。尚、酸化物膜２３３を形成するための成膜方法は、真空蒸着等であってもよい。また、成膜後に酸素、窒素雰囲気中で３００℃〜１０００℃で熱処理を行ってもよい。
【００８４】
次に、図１６（ｂ）に示すように、酸化物膜２３３及び下部絶縁膜２３０上に、上部絶縁膜２３４を形成する。上部絶縁膜２３４は、絶縁性を有するものであって、窒素を含有する材料により形成されており、具体的には、ＳｉＮ、ＡｌＮ等の窒化物、ＳｉＯＮ、ＡｌＯＮ等の酸窒化物により形成されている。本実施の形態では、上部絶縁膜２３４は、プラズマＣＶＤにより成膜された５ｎｍのＳｉＮにより形成されている。尚、上部絶縁膜２３４では、窒素が含まれていることが重要である。
【００８５】
次に、図１７（ａ）に示すように、半導体層と接するソース電極４２及びドレイン電極４３を形成する。具体的には、上部絶縁膜２３４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、上部絶縁膜２３４、下部絶縁膜２３０及びキャップ層１４を除去し、電子供給層１３の表面を露出させる。次に、このレジストパターンを除去した後、再び、上部絶縁膜２３４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴａ／Ａｌ／Ｔａの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、電子供給層１３上において、レジストパターンの形成されていない領域に、Ｔａ／Ａｌ／Ｔａによるソース電極４２及びドレイン電極４３を形成することができる。この後、６００℃以下の温度で熱処理を行なうことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせることができる。
【００８６】
次に、図１７（ｂ）に示すように、上部絶縁膜２３４上にゲート電極４１を形成する。具体的には、上部絶縁膜２３４の上にフォトレジストを塗布し、露光装置による露光、現像を行ない、ゲート電極４１が形成される領域、即ち、上部絶縁膜２３４を介し酸化物膜２３３が形成されている領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、上部絶縁膜２３４の所定の領域上のレジストパターンの形成されていない領域に、Ｎｉ／Ａｕによるゲート電極４１を形成することができる。このようにして、上部絶縁膜２３４を介した酸化物膜２３３が形成されている領域の上に、ゲート電極４１を形成する。
【００８７】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態では、キャップ層１４等の半導体層表面がドライエッチング等によるプラズマに曝される工程を含まないため、所望の特性の半導体装置を安定的に、高い歩留りで製造することができる。
【００８８】
図１７（ｂ）に示されるように、本実施の形態における半導体装置では、ゲート電極４１の下においてのみ、ｐ型の導電性を有する酸化物膜２３３が形成されているため、酸化物膜２３３の直下における２ＤＥＧ１２ａの電子のみを消失させることができる。即ち、ゲート電極４１の直下における２ＤＥＧ１２ａの電子のみを消失させることができる。よって、ノーマリーオフにすることができる。また、酸化物膜２３３とキャップ層１４との間には、下部絶縁膜２３０が形成されており、酸化物膜２３３とゲート電極４１との間には、窒素成分を含む上部絶縁膜２３４が形成されているため、ゲートリーク電流を減らすと同時に酸化物膜の表面が保護され、電子捕獲準位を減少させることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００８９】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００９０】
本実施の形態における半導体デバイスは、第１から第３の実施の形態における半導体装置のいずれかをディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１８に基づき説明する。尚、図１８は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。
【００９１】
最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第３の実施の形態における半導体装置に相当するものである。
【００９２】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４４１はゲート電極パッドであり、第１から第３の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４４２はソース電極パッドであり、第１から第３の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４４３はドレイン電極パッドであり、第１から第３の実施の形態における半導体装置のドレイン電極４３と接続されている。
【００９３】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００９４】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第３の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００９５】
最初に、図１９に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１９に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１９に示す例では３つ）４６８を備えている。図１９に示す例では、第１から第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００９６】
次に、図２０に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ４７３は、第１から第３の実施の形態における半導体装置のいずれかを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００９７】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００９８】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された下部絶縁膜と、
前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有し、
前記ゲート電極の直下において、前記下部絶縁膜の表面には凹部が形成されていることを特徴とする半導体装置。
（付記２）
前記酸化物膜は、前記下部絶縁膜における前記凹部内に形成されており、前記凹部を除く領域においては、前記下部絶縁膜は、前記上部絶縁膜と接していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記下部絶縁膜は、前記凹部が形成される領域に開口部を有する第１の絶縁膜と、前記開口部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、を有するものであることを特徴とする付記１または２に記載の半導体装置。
（付記４）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された下部絶縁膜と、
前記ゲート電極の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜と、
前記酸化物膜の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成されたゲート電極と、
を有することを特徴とする半導体装置。
（付記５）
前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記上部絶縁膜は、ＳｉＮ、ＡｌＮ、ＳｉＯＮ、ＡｌＯＮのいずれかを含むものにより形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第２の半導体層に接してソース電極及びドレイン電極が設けられていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記下部絶縁膜は、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＭｇＯのうちから選ばれる１また２以上のものを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記酸化物膜は、ＮｉＯ、Ｃｕ２Ｏ、ＣｕＡｌＯ２、Ｇａ２Ｏ３、ＣｕＧａＯ２のうちから選ばれる１また２以上のものを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層と前記下部絶縁膜との間には、第３の半導体層が設けられていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、ゲート電極が形成される領域の直下において、表面に凹部が形成された下部絶縁膜を形成する工程と、
前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜の上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、前記ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
前記酸化物膜を形成する工程の後、
前記下部絶縁膜の前記凹部に形成されている酸化物膜を除き、前記酸化物膜を除去する工程を有し、
前記酸化物膜を除去する工程の後、前記上部絶縁膜を形成する工程を行なうことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記下部絶縁膜を形成する工程は、
前記凹部が形成される領域に、開口部を有する第１の絶縁膜を形成する工程と、
前記開口部及び前記第１の絶縁膜の上に、第２の絶縁膜を形成する工程と、
を含むものであることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
基板上に、第１の半導体層及び第２の半導体層を順次形成する工程と、
前記第２の半導体層の上に、下部絶縁膜を形成する工程と、
前記ゲート電極が形成される領域の直下における前記下部絶縁膜の上に、ｐ型の導電性を有する酸化物により形成された酸化物膜を形成する工程と、
前記酸化物膜及び前記下部酸化物膜上に、上部絶縁膜を形成する工程と、
前記上部絶縁膜の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１７）
前記上部絶縁膜は、窒素成分を含む絶縁体により形成されていることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００９９】
１１        基板
１２        電子走行層（第１の半導体層）
１２ａ      ２ＤＥＧ
１３        電子供給層（第２の半導体層）
１４        キャップ層（第３の半導体層）
２１        素子間分離溝
３１        第１の絶縁膜
３１ａ      開口部
３２        第２の絶縁膜
３２ａ      凹部
３３        酸化物膜
３４        第３の絶縁膜
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
【図１】
2013074069.tif 000003
【図２】
2013074069.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013074069.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2013074069.tif 000017
【図１６】
2013074069.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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