(57)【要約】【課題】ホール形状制御の自由度が高い半導体記憶装置の製造方法及び半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置の製造方法は、不純物を含み異なる層間で不純物の濃度差が与えられた複数の第１のシリコン膜と、それぞれが第１のシリコン膜の間に設けられたノンドープの複数の第２のシリコン膜とを含む積層体を基板上に形成する工程を有する。前記製造方法は、積層体に形成されたホールを通じたエッチングにより第２のシリコン膜を除去し、第１のシリコン膜の間に電極間スペースを形成する工程を有する。前記製造方法は、ホールの側壁に電荷蓄積膜を含むメモリ膜を形成するとともに、電極間スペースにメモリ膜の少なくとも一部を形成する工程を有する。前記製造方法は、ホール内におけるメモリ膜の内側にチャネルボディを形成する工程を有する。【選択図】図６
2013214736.tif 000002
【特許請求の範囲】
【請求項１】
不純物を含み、異なる層間で前記不純物の濃度差が与えられた複数の第１のシリコン膜と、それぞれが前記第１のシリコン膜の間に設けられたノンドープの複数の第２のシリコン膜とを含む積層体を、基板上に形成する工程と、
前記積層体にホールを形成する工程と、
前記ホールを通じたエッチングにより、前記第２のシリコン膜を除去し、前記第１のシリコン膜の間に電極間スペースを形成する工程と、
前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成するとともに、前記電極間スペースに前記メモリ膜の少なくとも一部を形成する工程と、
前記ホール内における前記メモリ膜の内側に、チャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記複数の第１のシリコン膜は、１×１０２１（ｃｍ−３）以上の濃度領域で、前記不純物の濃度差を与えられている請求項１記載の半導体記憶装置の製造方法。
【請求項３】
下層側の前記第１のシリコン膜の不純物濃度は、上層側の前記第１のシリコン膜の不純物濃度よりも低い請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記不純物は、ボロンである請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項５】
前記第２のシリコン膜を、アルカリ薬液で除去する請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項６】
不純物を含み、異なる層間で前記不純物の濃度差が与えられた複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜とを含む積層体を、基板上に形成する工程と、
前記積層体にホールを形成する工程と、
前記ホールに露出する前記電極膜の側壁をエッチング液でエッチングする工程と、
前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記ホール内における前記メモリ膜の内側に、チャネルボディを形成する工程と、
を備え、
前記エッチング液に対する前記電極膜のエッチングレートは、前記電極膜に含まれる前記不純物の濃度に依存する半導体記憶装置の製造方法。
【請求項７】
前記電極膜のエッチングの後、前記メモリ膜を形成する前に、前記電極膜よりも前記ホール内に突出する前記絶縁膜の端部を除去する工程をさらに備えた請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記絶縁膜の前記端部を、ウェットエッチングにより除去する請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記絶縁膜は不純物を含み、
前記ウェットエッチングに対する前記絶縁膜のエッチングレートは、前記絶縁膜に含まれる前記不純物の濃度に依存する請求項８記載の半導体記憶装置の製造方法。
【請求項１０】
前記絶縁膜は、前記不純物としてボロンを含む請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記絶縁膜を、フッ酸を含むエッチング液を用いてエッチングする請求項１０記載の半導体記憶装置の製造方法。
【請求項１２】
前記絶縁膜の前記端部を、異方性ドライエッチングにより除去する請求項７記載の半導体記憶装置の製造方法。
【請求項１３】
前記電極膜はシリコン膜であり、
前記シリコン膜は、１×１０２１（ｃｍ−３）以上の濃度領域で、前記不純物の濃度差を与えられている請求項６〜１２のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１４】
前記不純物は、ボロンである請求項６〜１３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１５】
下層側の前記電極膜の不純物濃度は、上層側の前記電極膜の不純物濃度よりも低い請求項６〜１４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項１６】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極膜と複数の絶縁膜とを有する積層体と、
前記積層体を貫通して形成されたホール内に設けられたチャネルボディと、
前記ホールの側壁と前記チャネルボディとの間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備え、
前記複数の電極膜は、不純物を含むとともに異なる層間で前記不純物の濃度差が与えられた複数のシリコン膜を含む半導体記憶装置。
【請求項１７】
前記電極膜は、１×１０２１（ｃｍ−３）以上の濃度領域で、前記不純物の濃度差を与えられている請求項１６記載の半導体記憶装置。
【請求項１８】
下層側の前記電極膜の不純物濃度は、上層側の前記電極膜の不純物濃度よりも低い請求項１６または１７に記載の半導体記憶装置。
【請求項１９】
前記電極膜は、前記不純物としてボロンを含むシリコン膜である請求項１６〜１８のいずれか１つに記載の半導体記憶装置。
【請求項２０】
前記絶縁膜は、不純物を含むとともに異なる層間で前記不純物の濃度差が与えられている請求項１６〜１９のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法及び半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極膜と、電極間絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリデバイスにおいて、電極膜の層数の増大はメモリホールのアスペクト比の増大をまねき、メモリホールの形状制御が困難になりやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、ホール形状制御の自由度が高い半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置の製造方法は、不純物を含み、異なる層間で前記不純物の濃度差が与えられた複数の第１のシリコン膜と、それぞれが前記第１のシリコン膜の間に設けられたノンドープの複数の第２のシリコン膜とを含む積層体を、基板上に形成する工程を有する。また、前記半導体記憶装置の製造方法は、前記積層体にホールを形成する工程を有する。また、前記半導体記憶装置の製造方法は、前記ホールを通じたエッチングにより、前記第２のシリコン膜を除去し、前記第１のシリコン膜の間に電極間スペースを形成する工程を有する。また、前記半導体記憶装置の製造方法は、前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成するとともに、前記電極間スペースに前記メモリ膜の少なくとも一部を形成する工程を有する。また、前記半導体記憶装置の製造方法は、前記ホール内における前記メモリ膜の内側に、チャネルボディを形成する工程を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式斜視図。
【図２】実施形態の半導体記憶装置における要部の拡大断面図。
【図３】第１の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図４】第１の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図５】第１の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図６】第１の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図７】第２の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図８】第２の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図９】第３の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１０】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１１】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１２】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１３】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１４】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【図１５】第４の実施形態による半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
【００１０】
図１において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１１】
図６（ｂ）は、メモリセルアレイ１の模式断面図であり、図１におけるＹＺ面に平行な断面を表す。なお、図６（ｂ）では、基板１０及び配線等の図示は省略している。
【００１２】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１３】
図２は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を表す。
【００１４】
基板１０上にはバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
【００１５】
バックゲートＢＧ上には、図６（ｂ）に示すように絶縁膜４１が設けられている。絶縁膜４１上には、電極膜ＷＬ１〜ＷＬ４と絶縁膜４２とが交互に複数積層されている。図１及び図６（ｂ）では、例えば４層の電極膜ＷＬ１〜ＷＬ４が図示されているが、電極膜の層数は任意である。
【００１６】
絶縁膜４１の上に最下層の電極膜ＷＬ１が設けられ、その電極膜ＷＬ１の上に絶縁膜４２を介して電極膜ＷＬ２が設けられ、その電極膜ＷＬ２の上に絶縁膜４２を介して電極膜ＷＬ３が設けられ、その電極膜ＷＬ３の上に絶縁膜４２を介して電極膜ＷＬ４が設けられている。
【００１７】
電極膜ＷＬ１〜ＷＬ４は、不純物として例えばボロンが添加された多結晶シリコン膜（第１のシリコン膜）であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。複数の電極膜ＷＬ１〜ＷＬ４間では、後述するように、不純物（ボロン）濃度が異なる。
【００１８】
絶縁膜４１及び４２は、例えばシリコン酸化物を主に含む膜である。あるいは、絶縁膜４１及び４２として、シリコン窒化物を主に含む膜を用いてもよい。
【００１９】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極膜ＷＬ４上に絶縁膜４２を介して設けられている。
【００２０】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、電極膜ＷＬ１〜ＷＬ４と同様に、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、電極膜ＷＬ１〜ＷＬ４の各々の厚さよりも厚い。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図６（ｂ）に示す絶縁分離膜６２によって、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された電極膜ＷＬ１〜ＷＬ４と、ソース側選択ゲートＳＧＳの下に積層された電極膜ＷＬ１〜ＷＬ４も、絶縁分離膜６２によってＹ方向に分断されている。Ｙ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁分離膜６２によってＹ方向に分断されている。
【００２２】
ソース側選択ゲートＳＧＳ上には、図６（ｂ）に示す絶縁膜４３を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。
【００２３】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁膜４３を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
メモリストリングＭＳは、バックゲートＢＧ、複数の電極膜ＷＬ１〜ＷＬ４、絶縁膜４１、複数の電極間絶縁膜４２、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。
【００２５】
チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図２に示すように、メモリホールＭＨの側壁とチャネルボディ２０との間に設けられている。
【００２６】
なお、図２においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２７】
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極膜ＷＬ１〜ＷＬ４とチャネルボディ２０との間に、電極膜ＷＬ１〜ＷＬ４側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各電極膜ＷＬ１〜ＷＬ４に接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２８】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極膜ＷＬ１〜ＷＬ４はメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極膜ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２９】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
【００３１】
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３２】
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極膜ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００３３】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図１、図６（ｂ）に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。
【００３４】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図１、図６（ｂ）に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。
【００３５】
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図１、図６（ｂ）に示す）を構成する。
【００３６】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極膜ＷＬ１〜ＷＬ４をコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極膜ＷＬ１〜ＷＬ４をコントロールゲートとするメモリセルが複数設けられている。
【００３７】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３８】
次に、図３（ａ）〜図６（ｂ）を参照して、第１実施形態によるメモリセルアレイ１の形成方法について説明する。
【００３９】
図３（ａ）に示すように、基板１０上には、絶縁膜（例えばシリコン酸化膜）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、ボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図３（ｂ）以降の図では、基板１０及び絶縁膜４０の図示を省略している。
【００４０】
バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図３（ｂ）に示すように、複数の溝１１が形成される。
【００４１】
溝１１内には、図３（ｃ）に示すように、犠牲膜１２が埋め込まれる。犠牲膜１２は、ノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
【００４２】
溝１１と溝１１との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜１２の上面とは、面一な平坦面である。その平坦面上には、図４（ａ）に示すように、絶縁膜４１が形成される。絶縁膜４１は、バックゲートＢＧと、最下層の電極膜ＷＬ１との間の耐圧確保に十分な膜厚を有する。
【００４３】
絶縁膜４１上には電極膜ＷＬ１が形成され、電極膜ＷＬ１上にはノンドープシリコン膜５１が形成され、そのノンドープシリコン膜５１上には電極膜ＷＬ２が形成され、電極膜ＷＬ２上にはノンドープシリコン膜５１が形成され、そのノンドープシリコン膜５１上には電極膜ＷＬ３が形成され、電極膜ＷＬ３上にはノンドープシリコン膜５１が形成され、そのノンドープシリコン膜５１上には電極膜ＷＬ４が形成され、電極膜ＷＬ４上にはノンドープシリコン膜５１が形成される。
【００４４】
さらに、最上層のノンドープシリコン膜５１上には、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁膜４３が形成される。
【００４５】
バックゲートＢＧおよびバックゲートＢＧ上の上記積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００４６】
電極膜ＷＬ１〜ＷＬ４の層数は任意であり、４層に限らない。電極膜ＷＬ１〜ＷＬ４の層数に応じて、ノンドープシリコン膜５１の層数も変わってくる。
【００４７】
電極膜ＷＬ１〜ＷＬ４は、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜（第１のシリコン膜）である。第２のシリコン膜としてのノンドープシリコン膜５１は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。
【００４８】
ノンドープシリコン膜５１は、後述する工程で最終的には図２及び図６（ｂ）に示す絶縁膜４２に置き換えられる。そのノンドープシリコン膜５１は、各電極膜ＷＬ１〜ＷＬ４間の耐圧確保に十分な膜厚を有する。
【００４９】
本実施形態では、複数の電極膜ＷＬ１〜ＷＬ４において、下層側の電極膜のボロン濃度を、上層側の電極膜のボロン濃度よりも低くしている。例えば、下層側の電極膜ほどボロン濃度が低い。すなわち、電極膜ＷＬ３は電極膜ＷＬ４よりもボロン濃度が低く、電極膜ＷＬ２は電極膜ＷＬ３よりもボロン濃度が低く、電極膜ＷＬ１は電極膜ＷＬ２よりもボロン濃度が低い。
【００５０】
図４（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図４（ｂ）に示すように、積層体を分断し絶縁膜４１に達する複数の溝６１を形成する。溝６１は、犠牲膜１２上、および隣り合う犠牲膜１２と犠牲膜１２との間の上で、上記積層体を図１及び図６（ｂ）におけるＹ方向に分断する。
【００５１】
溝６１内には、図５（ａ）に示すように、絶縁分離膜６２が埋め込まれる。絶縁分離膜６２は、例えばシリコン酸化膜あるいはシリコン窒化膜である。
【００５２】
絶縁分離膜６２は絶縁膜４３上にも堆積されるが、絶縁膜４３上の絶縁分離膜６２は除去され、絶縁膜４３は露出される。絶縁膜４３の上面及び絶縁分離膜６２の上面は、面一に平坦化される。
【００５３】
絶縁分離膜６２を形成した後、図５（ｂ）に示すように、上記積層体に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。
【００５４】
絶縁膜４１と絶縁膜４３との間の積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびメモリホールＭＨの形状制御性が容易である。
【００５５】
メモリホールＭＨのボトムは犠牲膜１２に達し、メモリホールＭＨのボトムに犠牲膜１２が露出する。１つの犠牲膜１２上には、絶縁分離膜６２を挟むように、一対のメモリホールＭＨが形成される。また、メモリホールＭＨの側壁には、電極膜ＷＬ１〜ＷＬ４およびノンドープシリコン膜５１が露出する。
【００５６】
メモリホールＭＨを形成した後、例えばウェットエッチングにより、犠牲膜１２及びノンドープシリコン膜５１を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。このウェットエッチング後の状態を、図６（ａ）に表す。
【００５７】
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされたボロンの濃度に依存する。特に、ボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
【００５８】
実施形態によれば、バックゲートＢＧ、電極膜ＷＬ１〜ＷＬ４および選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使ったウェットエッチングにおいて、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）であるシリコン膜の、ノンドープシリコン膜に対するエッチング選択比は、１／１０００〜１／１００である。
【００５９】
したがって、上記ウェットエッチングにより、ノンドープシリコン膜５１および同じくノンドープシリコン膜である犠牲膜１２は、メモリホールＭＨを通じて除去される。一方、バックゲートＢＧ、電極膜ＷＬ１〜ＷＬ４および選択ゲートＳＧは残される。
【００６０】
犠牲膜１２の除去により、先の工程でバックゲートＢＧに形成された溝１１が現れる。１つの溝１１に対して、一対のメモリホールＭＨがつながっている。すなわち、一対のメモリホールＭＨのそれぞれのボトムが１つの共通の溝１１とつながり、１つのＵ字状のメモリホールが形成される。
【００６１】
ノンドープシリコン膜５１の除去により、電極膜ＷＬ１〜ＷＬ４間に、電極間スペース６３が形成される。電極間スペース６３は、メモリホールＭＨとつながっている。
【００６２】
電極膜ＷＬ１〜ＷＬ４及び選択ゲートＳＧは、絶縁分離膜６２によって支えられ、電極間スペース６３を隔てて電極膜ＷＬ１〜ＷＬ４及び選択ゲートＳＧが積層された状態が保持される。
【００６３】
図５（ｂ）には、メモリホールＭＨの孔径がボトムに向かうほど小さくなる形状を例示している。すなわち、メモリホールＭＨの側壁が、基板主面に対して垂直ではなく傾斜したテーパー面となっている。電極膜の積層数が多くなり、メモリホールＭＨのアスペクト比が高くなると、メモリホールＭＨは、図５（ｂ）に示すように、ボトム側がトップ側に比べて細くなる形状になりやすい傾向がある。
【００６４】
メモリホールＭＨの深さ方向での孔径の相違は、下層側の電極膜をコントロールゲートとするメモリセルと、上層側の電極膜をコントロールゲートとするメモリセルとの間での特性のばらつきにつながり得る。
【００６５】
しかしながら、実施形態によれば、メモリホールＭＨを形成したＲＩＥの後で、メモリホールＭＨの形状を調整できる。
【００６６】
実施形態では、下層側の電極膜ほどボロン濃度を低くしている。ボロン濃度が低いほどアルカリ薬液によるエッチングレートが高くなる。したがって、前述したアルカリ薬液を使ったウェットエッチング時に、下層側の電極膜におけるメモリホールＭＨに臨む側面がエッチングされてメモリホールＭＨの中心軸から遠ざかる方向に後退する。すなわち、メモリホールＭＨのボトム側の孔径が拡がり、メモリホールＭＨのボトム側の先細り形状が改善され、図６（ａ）に示すように、トップからボトムにわたってほぼ均一径のメモリホールＭＨにすることができる。
【００６７】
なお、ボロン濃度が低い電極膜ほど、厚み方向にもエッチングが進みやすい。したがって、ボロン濃度が低い電極膜（本実施形態では下層側の電極膜）ほど厚く成膜しておき、上記ウェットエッチング後に所望の膜厚になるようにする。
【００６８】
あるいは、上記積層体の形成時に、図９に示すように、各電極膜ＷＬ１〜ＷＬ４と、ノンドープシリコン膜５１との界面に、シリコン膜以外の膜（例えばシリコン酸化膜、シリコン窒化膜などの絶縁膜）５３を形成しておくことで、アルカリ薬液による電極膜ＷＬ１〜ＷＬ４の厚み方向の消費を防ぐようにしてもよい。
【００６９】
メモリセルのコントロールゲートとして機能するには、電極膜ＷＬ１〜ＷＬ４のボロン濃度は、５×１０２０（ｃｍ−３）以上であれば十分である。実施形態によれば、電気的には十分である濃度よりもさらに高い濃度である１×１０２１（ｃｍ−３）以上の濃度領域で、各電極膜ＷＬ１〜ＷＬ４間に濃度差を生じさせている。バックゲートＢＧおよび選択ゲートＳＧにおけるボロン濃度も１×１０２１（ｃｍ−３）以上である。
【００７０】
電気的には十分なボロン濃度を大きく上まわる濃度領域で、各電極膜ＷＬ１〜ＷＬ４間のボロン濃度に差を生じさせているため、各電極膜ＷＬ１〜ＷＬ４間のボロン濃度差は、異なる層間でのメモリセル特性の相違にはつながらない。
【００７１】
上記ウェットエッチングの後、図６（ｂ）に示すように、メモリホールＭＨの側壁にメモリ膜３０を形成するとともに、電極間スペース６３に絶縁膜４２を形成する。
【００７２】
メモリ膜３０は、図２を参照して前述したように、メモリホールＭＨの側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に電極間スペース６３にも絶縁膜４２が形成される。したがって、絶縁膜４２は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
【００７３】
電極間スペース６３の厚さ（高さ）や、メモリ膜３０を構成する各膜の膜厚に応じて、電極間スペース６３がブロック膜３１のみで埋まる場合もあるし、電極間スペース６３にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜４２として埋め込まれる場合もある。
【００７４】
その後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。さらに、その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００７５】
以上説明した実施形態によれば、積層体の積層方向にエッチングを進行させる異方性のエッチング（ＲＩＥ）でメモリホールＭＨの形状を所望の形状に加工できなくても、異なる層間で電極膜のボロン濃度を変化させることで、ノンドープシリコン膜を除去するウェットエッチング時にメモリホールＭＨの形状を調整できる。
【００７６】
例えば、前述したように、ＲＩＥによってメモリホールＭＨのボトム側がトップ側に比べて細くなる傾向がある場合には、下層側ほど電極膜のボロン濃度を低くすることでメモリホールＭＨの孔径をトップからボトムにわたって均一に調整でき、異なる階層間でのメモリセル特性の均一化を図れる。
【００７７】
複数の電極膜ＷＬ１〜ＷＬ４のそれぞれのボロン濃度を互いに異ならせることに限らず、相対的に下層側の電極膜のボロン濃度を上層側の電極膜のボロン濃度よりも低くすることで、図５（ｂ）に示すようなメモリホールＭＨの先細り形状を改善することができる。
【００７８】
例えば中間の電極膜ＷＬ２及びＷＬ３はボロン濃度を同じにし、最下層の電極膜ＷＬ１のボロン濃度を最上層の電極膜ＷＬ４のボロン濃度よりも低濃度にしてもよい。あるいは、電極膜ＷＬ１及びＷＬ２のボロン濃度を同じにし、且つ電極膜ＷＬ３及びＷＬ４のボロン濃度を同じにした上で、電極膜ＷＬ１及びＷＬ２のボロン濃度を、電極膜ＷＬ３及びＷＬ４のボロン濃度よりも低くしてもよい。
【００７９】
また、メモリホールＭＨの孔径を深さ方向で均一に制御することに限らず、例えば図８に示す第２実施形態のように、孔径が相対的に狭い部分と広い部分とが深さ方向に交互に形成された形状制御も可能である。
【００８０】
例えば、電極膜ＷＬ１及びＷＬ３のボロン濃度を同じにし、且つ電極膜ＷＬ２及びＷＬ４のボロン濃度を同じにした上で、電極膜ＷＬ１及びＷＬ３のボロン濃度を、電極膜ＷＬ２及びＷＬ４のボロン濃度よりも低くする。
【００８１】
そのような電極膜ＷＬ１〜ＷＬ４を含む積層体を、上記実施形態と同様に形成した後、図７（ａ）に示すように、例えばＲＩＥ法でメモリホールＭＨを形成する。図７（ａ）では、孔径がトップからボトムにわたって均一なメモリホールＭＨを例示している。
【００８２】
そして、メモリホールＭＨを形成した後、アルカリ薬液を用いたウェットエッチングにより、犠牲膜１２及びノンドープシリコン膜５１を除去する。
【００８３】
本実施形態においても、バックゲートＢＧ、電極膜ＷＬ１〜ＷＬ４および選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。したがって、上記ウェットエッチングにより、ノンドープシリコン膜５１および同じくノンドープシリコン膜である犠牲膜１２は、図７（ｂ）に示すように、メモリホールＭＨを通じて除去され、バックゲートＢＧ、電極膜ＷＬ１〜ＷＬ４および選択ゲートＳＧは残される。
【００８４】
本実施形態によれば、電極膜ＷＬ１及びＷＬ３のボロン濃度を、電極膜ＷＬ２及びＷＬ４のボロン濃度よりも低くしている。したがって、アルカリ薬液を使ったウェットエッチング時に、電極膜ＷＬ１及びＷＬ３におけるメモリホールＭＨに臨む側面は、電極膜ＷＬ２及びＷＬ４におけるメモリホールＭＨに臨む側面よりも横方向に大きくエッチングされる。
【００８５】
上記ウェットエッチングの後、前述した実施形態と同様に、図８に示すように、メモリホールＭＨの側壁にメモリ膜３０を形成するとともに、電極間スペース６３に絶縁膜４２を形成する。その後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。
【００８６】
本実施形態によれば、メモリホールＭＨにおいて、電極膜ＷＬ１に囲まれる部分の孔径および電極膜ＷＬ３に囲まれる部分の孔径を、電極膜ＷＬ２に囲まれる部分の孔径および電極膜ＷＬ４に囲まれる部分の孔径よりも広くできる。すなわち、メモリホールＭＨの中心軸まわりのチャネル周囲長が、下から２層目のメモリセル及び最上層のメモリセルよりも、最下層のメモリセル及び下から３層目のメモリセルの方が長い。
【００８７】
すなわち、メモリセルの積層方向で交互に特性の異なるメモリセルを配列することができる。なお、要求される仕様、プロセスの傾向、プロセスばらつきなどに応じて、どの層の電極膜のボロン濃度を相対的に低くする、あるいは高くするかは任意に選択できる。
【００８８】
次に、図１０（ａ）〜図１４を参照して、第４実施形態によるメモリセルアレイの形成方法について説明する。
【００８９】
図１０（ａ）に示すように、基板１０上には、絶縁膜（例えばシリコン酸化膜）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、ボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図１０（ｂ）以降の図では、基板１０及び絶縁膜４０の図示を省略している。
【００９０】
バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図１０（ｂ）に示すように、溝１１が形成される。
【００９１】
溝１１内には、図１０（ｃ）に示すように、犠牲膜８１が埋め込まれる。犠牲膜８１は、バックゲートＢＧ、電極膜ＷＬ１〜ＷＬ４および絶縁膜４２とは異なる材料の膜であり、例えばシリコン窒化膜である。
【００９２】
犠牲膜８１上およびバックゲートＢＧの上面上には、図１１（ａ）に示すように、絶縁膜４２と、電極膜ＷＬ１〜ＷＬ４とが交互に積層された積層体が形成される。電極膜ＷＬ１〜ＷＬ４の層数は任意であり、４層に限らない。
【００９３】
絶縁膜４２は、最下層の電極膜ＷＬ１とバックゲートＢＧとの間、最下層の電極膜ＷＬ１と犠牲膜８１との間、各電極膜ＷＬ１〜ＷＬ４間、および最上層の電極膜ＷＬ４上に形成される。さらに、最上層の絶縁膜４２上に、マスク膜８２として例えばシリコン窒化膜が形成される。
【００９４】
電極膜ＷＬ１〜ＷＬ４は、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４２は、例えばシリコン酸化膜である。
【００９５】
本実施形態においても、前述した実施形態と同様、複数の電極膜ＷＬ１〜ＷＬ４間で、不純物（ボロン）濃度が異なる。例えば、複数の電極膜ＷＬ１〜ＷＬ４において、下層側の電極膜のボロン濃度を、上層側の電極膜のボロン濃度よりも低くしている。例えば、下層側の電極膜ほどボロン濃度が低い。
【００９６】
マスク膜８２上には、図１１（ｂ）に示すように、レジスト膜８３が形成される。レジスト膜８３には、露光及び現像処理により、ホール８３ａが形成される。
【００９７】
そのレジスト膜８３をマスクにした例えばＲＩＥ法により、図１２（ａ）に示すように、マスク膜８２に開口８２ａが形成され、さらに開口８２ａの下の積層体にメモリホールＭＨが形成される。メモリホールＭＨのボトムは犠牲膜８１に達し、メモリホールＭＨのボトムに犠牲膜８１が露出する。
【００９８】
電極膜ＷＬ１〜ＷＬ４と絶縁膜４２という異種材料が交互に積層された積層体に、ＲＩＥ法により、基板面に対して垂直に延びるホールを加工することは難しく、図１２（ａ）に示すように、メモリホールＭＨの側壁が、基板面に対して傾斜したテーパー形状や、ボーイング形状となりやすい。特に、電極膜の積層数が多くなり、メモリホールＭＨのアスペクト比が高くなると、ＲＩＥ法によって形成されるホールの形状制御は難しくなる。
【００９９】
メモリホールＭＨの側壁がテーパー形状やボーイング形状になると、メモリホールＭＨの側壁に形成されるメモリ膜が、孔径の小さい箇所でメモリホールＭＨを閉塞し、チャネルボディを形成することができなくなる問題が懸念される。
【０１００】
また、メモリホールＭＨの深さ方向での孔径の相違は、下層側の電極膜をコントロールゲートとするメモリセルと、上層側の電極膜をコントロールゲートとするメモリセルとの間での特性のばらつきにつながり得る。
【０１０１】
そこで、本実施形態では、メモリホールＭＨを形成したＲＩＥの後で、以下に説明するように、メモリホールＭＨの形状を調整できる。
【０１０２】
メモリホールＭＨを形成したＲＩＥの後、ウェットエッチング法により、メモリホールＭＨ内に露出する電極膜ＷＬ１〜ＷＬ４の側壁をエッチングする。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。このウェットエッチング後の状態を、図１２（ｂ）に表す。
【０１０３】
前述したように、アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされたボロンの濃度に依存する。特に、ボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。本実施形態において、電極膜ＷＬ１〜ＷＬ４のボロン濃度は、例えば、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。
【０１０４】
例えば、下層側の電極膜ほどボロン濃度を低くしている。ボロン濃度が低いほどアルカリ薬液によるエッチングレートが高くなる。したがって、アルカリ薬液を使ったウェットエッチング時に、下層側の電極膜におけるメモリホールＭＨに臨む側面がエッチングされてメモリホールＭＨの中心軸から遠ざかる方向に後退する。すなわち、メモリホールＭＨのボトム側の孔径が拡がり、メモリホールＭＨのボトム側の先細り形状が改善される。また、ボーイング形状も改善することが可能である。
【０１０５】
メモリホールＭＨにおける孔径の小さい箇所が解消されることで、後の工程で形成されるメモリ膜によるメモリホールＭＨの閉塞を防ぐことができる。
【０１０６】
なお、ボロン濃度が低い電極膜ほど、厚み方向にもエッチングが進みやすい。そのため、ボロン濃度が低い電極膜（本実施形態では下層側の電極膜）ほど厚く成膜しておくと、上記ウェットエッチング後に所望の膜厚にすることができる。
【０１０７】
メモリセルのコントロールゲートとして機能するには、電極膜ＷＬ１〜ＷＬ４のボロン濃度は、５×１０２０（ｃｍ−３）以上であれば十分である。実施形態によれば、電気的には十分である濃度よりもさらに高い濃度である１×１０２１（ｃｍ−３）以上の濃度領域で、各電極膜ＷＬ１〜ＷＬ４間に濃度差を生じさせている。
【０１０８】
電気的には十分なボロン濃度を大きく上まわる濃度領域で、各電極膜ＷＬ１〜ＷＬ４間のボロン濃度に差を生じさせているため、各電極膜ＷＬ１〜ＷＬ４間のボロン濃度差は、異なる層間でのメモリセル特性の相違にはつながらない。
【０１０９】
ウェットエッチングによる電極膜ＷＬ１〜ＷＬ４の側壁の後退により、図１２（ｂ）に示すように、絶縁膜４２におけるメモリホールＭＨに臨む端部４２ａが、電極膜ＷＬ１〜ＷＬ４の側壁よりもメモリホールＭＨ内に突き出る場合がある。
【０１１０】
その場合、絶縁膜４２の端部４２ａを、例えば、希釈フッ酸、ＢＨＦ（Buffered Hydrogen Fluoride）などのフッ酸を含むエッチング液を使ってエッチングする。
【０１１１】
絶縁膜４２は、不純物として例えばボロンが添加されたシリコン酸化膜である。その絶縁膜４２の希釈フッ酸やＢＨＦに対するエッチングレートは、絶縁膜４２中にドープされたボロンの濃度に依存する。ボロン濃度が高いほど希釈フッ酸やＢＨＦによる絶縁膜４２のエッチングレートが高くなる傾向がある。
【０１１２】
したがって、希釈フッ酸やＢＨＦを使ったウェットエッチング時に、ボロン濃度が高い絶縁膜４２ほど、メモリホールＭＨに臨む端部４２ａのエッチングが進み、メモリホールＭＨの中心軸から遠ざかる方向に後退する。これにより、メモリホールＭＨにおける局部的に孔径が狭まった箇所が解消され、メモリ膜による閉塞を防ぐことができる。
【０１１３】
前述したように下層側の電極膜は、上層側の電極膜よりもボロン濃度が低く、エッチング量が多い。したがって、下層側の絶縁膜４２は、上層側の絶縁膜４２よりも電極膜の側壁からの突出量が大きくなりやすい。そのため、下層側の絶縁膜４２のボロン濃度を、上層側の絶縁膜４２のボロン濃度よりも高くすることで、上層側の絶縁膜４２のエッチング量を抑えつつ、突出量のより大きな下層側の絶縁膜４２のエッチングを促進させることができる。
【０１１４】
結果として、図１３（ａ）に示すように、メモリホールＭＨの深さ方向の孔径のばらつきを小さくすることができる。
【０１１５】
なお、絶縁膜４２の端部４２ａを、異方性ドライエッチングであるＲＩＥ法によって除去することもできる。このＲＩＥ後の状態を、図１５に示す。
【０１１６】
ＲＩＥ法によれば、ウェットエッチングに比べて、絶縁膜４２のサイドエッチングを抑えることができ、隣り合うメモリホールＭＨの間の絶縁膜４２の消失を防ぐことができる。
【０１１７】
図１３（ａ）または図１５の工程の後、メモリホールＭＨを通じたエッチングにより、犠牲膜８１を除去する。犠牲膜８１の除去により、図１３（ｂ）に示すように、バックゲートＢＧに形成された溝１１が現れる。一対のメモリホールＭＨのそれぞれのボトムが１つの共通の溝１１とつながり、１つのＵ字状のメモリホールが形成される。
【０１１８】
次に、図１４に示すように、メモリホールＭＨの側壁にメモリ膜３０を形成する。メモリ膜３０は、図２を参照して前述したように、メモリホールＭＨの側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。
【０１１９】
さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。さらに、その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【０１２０】
以上説明した実施形態によれば、ＲＩＥ法でメモリホールＭＨの形状を所望の形状に加工できなくても、異なる層間で電極膜や電極間絶縁膜の不純物濃度を変化させることで、不純物濃度差によるウェットエッチングに対する各膜のエッチングレート差を利用して、メモリホールＭＨの形状を調整できる。
【０１２１】
なお、以上の実施形態では、シリコン膜及びシリコン酸化膜のウェットエッチングを例示したが、不純物濃度によってエッチングレートが大きく変化する材料であれば、同様なことが可能となる。電極膜ＷＬ１〜ＷＬ４や絶縁膜４２に添加する不純物もボロンに限らず、例えばリンを用いてもよい。また、膜種や添加される不純物の種類に応じて、適切なエッチング液が選択される。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁膜、５１…ノンドープシリコン膜、６３…電極間スペース、ＷＬ１〜ＷＬ４…電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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