(57)【要約】【課題】  ダミー画素をＡＤ変換するサンプリングタイミングと有効画素をＡＤ変換するサンプリングタイミングのサンプリング時間差を小さくし、横引きノイズを軽減することを可能にした撮像装置を提供すること。【解決手段】  第１のアナログ−デジタル変換手段がアナログ−デジタル変換を行っている期間中に、ダミー画素部から出力されるアナログ信号を複数回アナログ−デジタル変換する第２のアナログ−デジタル変換手段と、第２のアナログ−デジタル変換手段によって得られた複数のデータを記録する為の複数の記録手段と、第１のアナログ−デジタル変換が行われたタイミング応じて、複数の記録手段に記録された複数のデータのうちの１つを選択する選択手段と、第１のアナログ−デジタル変換手段から得られるデータと、選択手段によって選択されたデータを演算する第１の演算手段を有する事を特徴とする構成とした。【選択図】  図１
2013106225.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に2次元配置されてなる有効画素部と、光電変換素子が接続されていないダミー画素部と
前記有効画素部及び前記ダミー画素部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された有効画素部の単位画素から出力されるアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換手段と、
前記第１のアナログ−デジタル変換手段から得られるデータを記録する第１の記録手段を有し、
前記第１のアナログ−デジタル変換手段がアナログ−デジタル変換を行っている期間中に、前記ダミー画素部から出力されるアナログ信号を複数回アナログ−デジタル変換する第２のアナログ−デジタル変換手段と、
前記第２のアナログ−デジタル変換手段によって得られた複数のデータを記録する為の複数の記録手段と、
前記第１のアナログ−デジタル変換が行われたタイミング応じて、前記複数の記録手段に記録された複数のデータのうちの１つを選択する選択手段と、
前記第１のアナログ−デジタル変換手段から得られるデータと、前記選択手段によって選択されたデータを演算する第１の演算手段を有する事を特徴とする撮像装置。
【請求項２】
前記第１及び、第２のアナログ−デジタル変換手段は、前記行走査手段によって選択制御された行の単位画素から出力される前記アナログ信号と、デジタル−アナログ変換手段から出力され、時間経過に応じて電圧レベルが変化する参照信号と、前記画素から出力されるアナログ信号と前記参照信号とを比較し判定結果を出力する比較手段と、前記判定結果が出力される経過時間をカウントするカウント手段とを有する事を特徴とする請求項１に記載の撮像装置。
【請求項３】
前記時間経過に応じて電圧レベルが変化する参照信号は、前記第１のアナログ−デジタル変換手段に用いられる第１の参照信号と、前記第２のアナログ−デジタル変換手段に用いられる第２の参照信号の少なくとも２つ以上が存在する事を特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第２の参照信号を出力させるデジタル−アナログ変換手段は、前記第１の参照信号を出力させるデジタル−アナログ変換器の下位ビットが入力される事を特徴とする請求項２に記載の撮像装置。
【請求項５】
光電変換素子が接続されていない複数列のダミー画素部と、前記複数列のダミー画素部をアナログ−デジタル変換する複数のアナログ−デジタル変換手段と、前記複数のアナログ−デジタル変換手段から得られた結果を記録する複数の記録手段を有する事を特徴とする請求項１に記載の撮像装置。
【請求項６】
請求項５に記載の複数の記録手段に記録された結果の平均値を算出する第２の演算手段と、その第２の演算手段の結果を、記有効画素部のアナログ−デジタル変換の結果から演算する第１の演算手段を有する事を特徴とする請求項１に記載の撮像装置。
【請求項７】
前記ダミー画素部を前記第１の参照信号を用いてアナログ−デジタル変換する第１の変換手段と、前記ダミー画素部を前記第２の参照信号を用いてアナログ−デジタル変換する第２の変換手段と有し、
前記第１の変換手段によって得られた結果と、前記第２の変換手段によって得られた結果から、前記第１の参照信号と前記第２の参照信号との誤差を検出する検出手段と、前記ダミー画素部のアナログ−デジタル変換の複数回行われた結果から、前記誤差を検出する検出手段から得られた結果を演算する第１の演算手段を有する事を特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどに用いられる撮像装置に関し、特に画素アレイ部の列毎にＡＤ変換手段を有する列ＡＤ変換方式の撮像装置に関するものである。
【背景技術】
【０００２】
近年、デジタルカメラになどの撮像装置においては、画素アレイ部の列毎にADC（Analog−Digital  Converter）を配置している列並列ADC方式のCMOS（Complementary  Metal  Oxide  Semiconductor）イメージセンサーを搭載したものが報告されている。その例として、特許文献１などがある。以下、図６により従来の撮像装置について説明する。
【０００３】
図６は従来の技術における固体撮像装置の構成を示すブロック図である。図６において１００は固体撮像素子、１１１は画素アレイ部、１１２は光電変換素子を含む単位画素、１１３は行選択信号線、１１４は列信号線、１１５は行走査回路、１１６は列ＡＤ変換部、１１７は複数ある列単位のＡＤ変換器、１１８は比較器、１１９はアップダウンカウンタ、１２０はカウンタからのデータを保持するメモリ、１２１は信号出力線、１２２は出力回路、１２３は列走査回路、１２４はタイミング制御回路、１２５はランプ波形の参照信号Ｖｒｅｆを生成するＤＡＣ型の参照電圧供給回路であり、カウンタのカウント値に比例してＶｒｅｆ電圧を出力する。
【０００４】
従来の固体撮像装置の動作を図７のタイミングチャートで説明する。ここでは、デジタルダブルサンプリングを行う場合の駆動例を示す。１回目のサンプリングは基準電圧Ｖｎを判定対象とするもので、単位画素のバラツキ及び、列毎のコンパレータのオフセットバラツキなどに相当する。タイミング制御回路１２４はアップダウンカウンタ１１９群に対してダウンカウントモードを指示する。行走査回路１１５による選択行の単位画素１１２群について、列毎の各画素において発生する基準電圧Ｖｎ（リセット成分に相当）が比較器１１８に入力される。比較器１１７は、DAC（Digital− Analog  Converter  以降DACと略す）型の参照電圧供給回路１２５からのランプ波形の参照電圧Ｖｒｅｆと画素出力Ｖｐｉｘを比較する。この間、アップダウンカウンタ１１９では基準クロックＣＬＫのカウントが継続されている。ランプ波形の参照電圧Ｖｒｅｆが基準電圧Ｖｎを超えると、比較器出力Ｖｃｍｐが反転して“Ｌ”レベルになり、アップダウンカウンタ１１９のカウント動作が停止される。これにより、アップダウンカウンタ１１９はそのダウンカウントによるカウンタ出力ＣＮＴとしてリセット成分Ｄｎを得る。このリセット成分Ｄｎは基準電圧Ｖｎに対応したものである。リセット成分Ｄｎを加味することにより、無信号時のオフセット電圧の画素間ばらつきを解消する。リセット成分Ｄｎはメモリ１２０内に一時的に保持される。所定時間の経過後、参照電圧Ｖｒｅｆが０レベルにリセットされ、比較器出力Ｖｃｍｐは“Ｈ”レベルに戻される。
【０００５】
さらに、所定時間が経過すると、2回目のサンプリングに移る。同様に図７のタイミングングチャートで説明する。2回目のサンプリングは画素から出力される輝度信号電圧Ｖｓを対象とし、アップカウントとなる。タイミング制御回路１２４は、アップダウンカウンタ１１９群に対してアップカウントモードを指示する。また、行走査回路１１５による選択行の単位画素１１２群について列毎の各画素における輝度信号電圧Ｖｓが比較器１１８に入力される。比較器１１８は、ＤＡＣ型の参照電圧供給回路１２５からのランプ波形の参照電圧Ｖｒｅｆを画素出力Ｖｒｅｆと比較する。この間、アップダウンカウンタ１１９では基準クロックＣＬＫのアップカウントが継続されている。アップダウンカウンタ１１９によるカウント値ＣＮＴはダウンカウント時に得られたリセット成分Ｄｎを初期値とするものである。
【０００６】
ランプ波形の参照電圧Ｖｒｅｆが輝度信号電圧Ｖｓを超えると、比較器出力Ｖｃｍｐが反転し、カウンタ動作時間Ｔｃでアップダウンカウンタ１１９のカウント動作が停止される。これにより、アップダウンカウンタ１１９は、カウント値ＣＮＴを得る。このカウント値ＣＮＴはダウンカウントによるリセット成分Ｄｎが加味されたものとなっており、Ｄｎ＋Ｄｓである。したがって、輝度信号電圧Ｖｓに対応した正規の信号成分のデジタル画素値Ｄｓは１回目のサンプリング結果のＤｎと２回目のサンプリング結果Ｄｎ＋Ｄｓの差をとることにより求められる。この求められたデジタル画素値Ｄｓはメモリ１２０内に一時保持され、これにより１画素分のＡＤ変換が完了する。
【０００７】
上記の列単位での信号処理が画素アレイ部１１１における選択行でのすべての単位画素１１２に対して一斉に行われる（図７は１画素分につき１水平期間の動作を示している）。すなわち、列単位の比較器１１８、アップダウンカウンタ１１９が上記と同様に動作し、選択行における全ての単位画素１１２からの画素出力Ｖｐｉｘに対応したデジタル画素値Ｄｓがメモリ１２０に保持されていることになる。次いで、列走査回路１２３は列単位のＡＤ変換器１１７を列走査して、選択行１行分の画素データを信号出力線１２１および出力回路１２２を介して順次に外部出力する。
【０００８】
以上のような選択行１行分に対する画素信号処理が、行走査回路１１５による順次的な選択行の更新の繰り返しにより、全ての選択行に対して実行され、１フィールド分のデジタル画像データが得られる。
【０００９】
しかしながら、実際の画素出力信号には、画素アレイ部１１１に接続されている電源などの変動分が重畳されることがある。図７の電源電圧ＶＣＣに示したような特性の、変動分が画素出力に重畳された場合、輝度信号電圧Ｖｓに電源変動電圧差ΔＶｐが重畳されてしまう。ここで、上述の特許文献１に開示された従来技術では、Ｄｎのサンプリング時間と、Ｄｓのサンプリング時間タイミングの時間差ΔＴｓが大きい為、低周波の電源変動などにも影響を受けやすくなる。列並列ＡＤ方式のCMOSにおいては、選択行毎に一斉にＡＤ変換が行われるため、この電源変動などのノイズが、横引きノイズとして画像に影響を及ぼす。
【００１０】
この対策として、特許文献２に示されているように、各行に光電変換素子を接続しないダミー画素を設け、各行のノイズを補正するといった方法がある。以下、図８により従来の撮像装置について説明する。図８において、図６と同様な箇所は同じ符号をつけてここでの説明は省略する。
【００１１】
図８において１２６はダミー画素アレイ部、１２７は光電変換素子が接続されていないダミー画素、１２８はダミー画素のデータをＡＤ変換するＡＤ変換器、１２９はダミー画素データを比較する比較器、１３０はダミー画素用のアップダウンカウンタ、１３１はダミー画素用カウンタからのデータを保持するダミー画素用メモリ。また１３２はダミー画素をＡＤ変換するＡＤ変換器からのデータを減算する減算器である。タイミングチャート図９を用いて説明すると。光電変換素子が接続されている有効画素部のＡＤ変換は図７と同様であるが、それと同時に、ダミー画素のＡＤ変換も行われる。ダミー画素からの出力は、光電変換素子に依存しない、電源変動などのノイズ成分が重畳されているため、有効画素のデジタル画素値データＤsと、ダミー画素のデジタル画素値データＤdummyを図８の減算器で減算する事で、電源変動などのノイズを軽減する事ができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2005−278135号公報
【特許文献２】特開平6-189200号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の特許文献２に開示された従来技術において、有効画素の輝度レベルが高い場合は、ダミー画素をＡＤ変換するサンプリングタイミングと、有効画素をＡＤ変換するサンプリングタイミングのサンプリング時間差ΔＴｓ２が特許文献１に比べ改善されてはいるものの、十分小さいとはいえず、重畳される電源変動電圧差もΔＶｐ２存在し、低周波の電源変動などの影響は受けやすい。このため、列並列ＡＤ方式のCMOSにおいては、選択行毎に一斉にＡＤ変換が行われるため、この電源変動などのノイズが、横引きノイズとして画像に影響を及ぼす。
【００１４】
そこで、本発明の目的は、ダミー画素をＡＤ変換するサンプリングタイミングと有効画素をＡＤ変換するサンプリングタイミングのサンプリング時間差を小さくし、横引きノイズを軽減することを可能にした撮像装置を提供することである。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、光電変換素子を含む単位画素が行列状に2次元配置されてなる有効画素部と、光電変換素子が接続されていないダミー画素部と
前記有効画素部及び前記ダミー画素部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された有効画素部の単位画素から出力されるアナログ信号をデジタル信号に変換する第１のアナログ−デジタル変換手段と、
前記第１のアナログ−デジタル変換手段から得られるデータを記録する第１の記録手段を有し、
前記第１のアナログ−デジタル変換手段がアナログ−デジタル変換を行っている期間中に、前記ダミー画素部から出力されるアナログ信号を複数回アナログ−デジタル変換する第２のアナログ−デジタル変換手段と、
前記第２のアナログ−デジタル変換手段によって得られた複数のデータを記録する為の複数の記録手段と、
前記第１のアナログ−デジタル変換が行われたタイミング応じて、前記複数の記録手段に記録された複数のデータのうちの１つを選択する選択手段と、
前記第１のアナログ−デジタル変換手段から得られるデータと、前記選択手段によって選択されたデータを演算する第１の演算手段を有する事を特徴とする。
【発明の効果】
【００１６】
本発明によればダミー画素をＡＤ変換するサンプリングタイミングと有効画素をＡＤ変換するサンプリングタイミングのサンプリング時間差を小さくし、横引きノイズを軽減することを可能にした撮像装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態を説明するブロック図
【図２】本発明の第１の実施形態を説明するタイミングチャート
【図３】本発明の第１の実施形態を説明する回路図
【図４】本発明の第２の実施形態を説明するブロック図
【図５】本発明の第３の実施形態を説明するブロック図
【図６】従来の形態を説明するブロック図
【図７】従来の形態を説明するタイミングチャート
【図８】従来の第２の形態を説明するブロック図
【図９】本従来の第２の形態を説明するタイミングチャート
【発明を実施するための形態】
【００１８】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。図１は、本発明の実施形態にかかわる撮像装置である。
【００１９】
［実施例１］
以下、図１を参照して、本発明の第1の実施例による、撮像装置について説明する。
【００２０】
図１において、図８と同様な箇所は同じ符号をつけてここでの説明は省略する。１３３はダミー画素用のＤＡＣ型の参照電圧供給回路、１３４はダミー画素用のアップダウンカウンタからのデータを分岐させるマルチプレクサ、１３５はダミー画素用のアップダウンカウンタからデータを保持する為の第１のダミー画素用メモリ、１３６はダミー画素用のアップダウンカウンタからデータを保持する為の第２のダミー画素用メモリ、１３７はセレクタである。減算器１３２に使用するダミー画素データを選択するセレクタである。
【００２１】
本実施例の動作を図２のタイミングチャートで説明する。有効画素のＡＤ変換と同時に、ダミー画素のＡＤ変換を行うのは従来と同様に行う。最初にダミー画素出力をＡＤ変換したデータは、図１のマルチプレクサ１３４で分岐し、メモリ１３５に記録される。その後、１３３のダミー画素用ＤＡＣ型の参照電圧供給回路は一旦、リセットされ、再度電圧スイープを開始する。これにより、再度ダミー画素のＡＤ変換を行う。このときのデータを、図１のマルチプレクサ１３４で分岐させて、メモリ１３６に記録する。その後、図１のブロック図のセレクタ１３７で減算処理に使用するデータをメモリ１３５の記録データを使用するか、メモリ１３６に記録されたデータを使用するかの選択を行う。有効画素データの輝度レベルが低い時は１回目に行われたＡＤ変換データ、すなわちメモリ１３５に記録されたデータを用いて減算処理を行い、有効画素データの輝度レベルが高い時は２回目に行われたＡＤ変換データ、すなわちメモリ１３６に記録されたデータを用いて減算処理を行いっている。
【００２２】
これにより、輝度信レベルが高い場合においても、ダミー画素信号をＡＤ変換するサンプリングタイミングを近くすることができ、サンプリング時間差ΔＴｓ−3を小さくする事ができ、電源変動電圧差ΔＶｐ３も小さい。このように、サンプリング時間差ΔＴｓ−3を小さくする事で、低周波の電源変動による影響を受けにくくする事ができ、電源変動などのノイズによる横引きノイズが軽減する。
【００２３】
また、ダミー画素用のＤＡＣ型の参照電圧供給回路と、有効画素用のＤＡＣ型の参照電圧供給回路の構成を図３に示す。
【００２４】
図３において、は一般的なＲ−２ＲのＤＡＣを２つ使用した構成を記載しており、ビットは簡略化の為Ｂ０、Ｂ１、Ｂ２の３ビットとしているが、このビット数は何ビットでも構わない。Ｂ０はＬＳＢ、Ｂ３がＭＳＢである。
【００２５】
１２５は有効画素用のＤＡＣ型の参照電圧供給回路、１３３はダミー画素用のＤＡＣ型の参照電圧供給回路、４０１は有効画素用のＤＡＣ型の参照電圧供給回路１２５を形成する抵抗群で抵抗値はＲ、４０２は有効画素用のＤＡＣ型の参照電圧供給回路１２５を形成する抵抗群で抵抗値は２×Ｒ、４０３は電圧をＶＲかＧＮＤレベルに切り替える有効画素用のＤＡＣ型の参照電圧供給回路１２５のスイッチ群、４０４は有効画素用のＤＡＣ型の参照電圧供給回路１２５の出力バッファー、４１１は有効画素用のＤＡＣ型の参照電圧供給回路１３３を形成する抵抗群で抵抗値はＲ、４１２は有効画素用のＤＡＣ型の参照電圧供給回路１３３を形成する抵抗群で抵抗値は２×Ｒ、４１３は電圧をＶＲかＧＮＤレベルに切り替える有効画素用のＤＡＣ型の参照電圧供給回路１３３のスイッチ群、４１４は有効画素用のＤＡＣ型の参照電圧供給回路１３３の出力バッファーである。
【００２６】
ここで、ダーク画像から、明るい画像までのＡＤ変換に対応させる必要のある有効画素用のＤＡＣ型の参照電圧供給回路１２５に比べ、ダミー画素用のＤＡＣ型の参照電圧供給回路１３３が出力する参照電圧は、ダーク画像のものに近ことから、出力の参照電圧のレンジは小さくてよい。そのため、ＤＡＣ型の参照電圧供給回路１２５で使用されているデジタル入力ビットＢ０、Ｂ１、Ｂ２に対し、ＤＡＣ型の参照電圧供給回路１３３はデジタル入力ビットの下位ビットＢ０、Ｂ１が入力される。
【００２７】
ＤＡＣ型参照電圧供給回路１３３に入力される下位ビットのビット数は、ダミー画素をＡＤ変換する事が十分可能なビット数があればよく、ここではＢ０、Ｂ１の2ビットで説明を行っているが、特に限定するものではない。
【００２８】
また、入力ビットを共通で使用する事で、ＤＡＣ型の参照電圧供給回路１２５とＤＡＣ型の参照電圧供給回路１３３の参照電圧の遷移時間を合わせる事ができる。また、ＤＡＣの構成も、入力ビット数の違いのみである為、ＤＡＣ型の参照電圧供給回路１２５から出力される参照電圧とＤＡＣ型の参照電圧供給回路１３３から出力される参照電圧の電圧誤差も誤差を小さくする事ができる。
【００２９】
以上、本発明の好ましい実施形態について説明したが、ここでは、ダミー画素をＡＤ変換する回数は2回として説明を行っているが、１３４のマルチプレクサの分岐数や、ダミー画素のＡＤ変換結果を記録する記録装置などを複数にする事で、ＡＤ変換を複数回行うことも可能である。複数回行うことで、有効画素と、ダミー画素をＡＤ変換するサンプリングタイミング差ΔＴｓ−3をさらに小さくする事が出来、電源変動による影響を受けにくくする事ができる。
【００３０】
［実施例２］
以下、図４を参照して、本発明の第２の実施例による、撮像装置について説明する。
実施例１においては、ダミー画素は１つで説明しているが、ランダムノイズの影響を受けやすい。そのため、ダミー画素は複数列あるほうがより好ましい。ここでは、ダミー画素が複数の場合の撮像装置について説明する。
【００３１】
図４において、図１と同様な箇所は同じ符号をつけてここでの説明は省略する。
【００３２】
２２６は第２のダミー画素アレイ部、２２７は光電変換素子が接続されていない第２のダミー画素、２２８は第２のダミー画素のデータをＡＤ変換する第２のＡＤ変換器、２１８は第２のダミー画素データを比較する第２の比較器、２１９は第２のダミー画素用の第２のアップダウンカウンタ、２３４はダミー画素用のアップダウンカウンタからのデータを分岐させる第２のマルチプレクサ、２３５は第２のダミー画素用のアップダウンカウンタからデータを保持する為の第３のダミー画素用メモリ、２３６は第２のダミー画素用のアップダウンカウンタからデータを保持する為の第４のダミー画素用メモリで、２３７は第１のダミー画素用メモリのデータと第３のダミー画素用メモリとの平均値を算出する第１の演算部、２３８は第２のダミー画素用メモリのデータと第４のダミー画素用メモリとの平均値を算出する第２の演算部である。
【００３３】
ここでは、第１のダミー画素を一回目にＡＤ変換した結果と、第２のダミー画素を一回目にＡＤ変換した結果を演算部２３７で平均化し、第１のダミー画素を二回目にＡＤ変換した結果と、第２のダミー画素を二回目にＡＤ変換した結果を演算部２３８で平均化している。有効画素データの輝度レベルが低い時は１回目に行われたＡＤ変換データを平均化したデータ、すなわち演算部２３７の出力データを用いて減算処理を行い、有効画素データの輝度レベルが高い時は２回目に行われたＡＤ変換データを平均化したデータ、すなわち演算部２３７の出力データを用いて減算処理を行っている。
【００３４】
複数のダミー画素のデータを用いる事で、ランダムノイズの影響を排除し、且つ、輝度信レベルが高い場合においても、ダミー画素信号とのＡＤ変換のサンプリングタイミングを近くすることができ、サンプリング時間差ΔＴｓ−3を小さくする事ができ、低周波の電源変動による影響を受けにくくする事ができ、電源変動などのノイズによる横引きノイズが軽減する。
【００３５】
［実施例３］
以下、図５を参照して、本発明の第３の実施例による、撮像装置について説明する。
【００３６】
図５において、図１と同様な箇所は同じ符号をつけてここでの説明は省略する。実施例１においては、有効画素用のＤＡＣ型の参照電圧供給回路１２５とダミー画素用のＤＡＣ型の参照電圧供給回路１３３の特性がばらつく為、オフセット誤差が発生してしまうといった問題があり、その点を鑑みている。
【００３７】
３２９はダミー画素用の比較器で、Ｖｒｅfを比較電圧としている。３３０は比較器の出力をカウントするアップダウンカウンタ、３３４は３３０からの出力結果を保持するメモリ、３３５はメモリ１３５からのデータとメモリ３３４からのデータを元にＤＡＣ型の参照電圧供給回路１２５とＤＡＣ型の参照電圧供給回路１３３のオフセットを検出するオフセット検出部、３３６はそのオフセット検出部からのデータをダミー画素の比較データから減算する減算部である。
【００３８】
比較器３２９はダミー画素からの出力電圧と、ＤＡＣ型の参照電圧供給回路１２５の出力が入力され、比較器１２９にはダミー画素からの出力電圧と、ＤＡＣ型の参照電圧供給回路１３３の出力が入力される。このため、ＤＡＣ型の参照電圧供給回路１２５とＤＡＣ型の参照電圧供給回路１３３の誤差分がメモリ３３０とメモリ１３５に記録され、３３５のオフセット検出部で、ＤＡＣ型の参照電圧供給回路１２５とＤＡＣ型の参照電圧供給回路１３３のオフセット誤差分を検出し、それをメモリ１３５のダミーデータおよび１３６のダミーデータから減算し、補正する。
【００３９】
これにより、ＤＡＣ型の参照電圧供給回路１２５とＤＡＣ型の参照電圧供給回路１３３のオフセット誤差を補正する事が可能でかつ、輝度信レベルが高い場合においても、ダミー画素信号をＡＤ変換するサンプリングタイミングを近くすることができ、サンプリング時間差ΔＴｓ−3を小さくする事ができ、低周波の電源変動による影響を受けにくくする事ができ、電源変動などのノイズによる横引きノイズが軽減する。
【００４０】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００４１】
１００・・・固体撮像素子、１１１・・・画素アレイ部、１１２・・・光電変換素子を含む単位画素、１１３・・・行選択信号線、１１４・・・列信号線、１１５・・・行走査回路、１１６・・・列ＡＤ変換部、１１７・・・複数ある列単位のＡＤ変換器、１１８・・・比較器、１１９・・・アップダウンカウンタ、１２０・・・メモリ、１２１・・・信号出力線、１２２・・・出力回路、１２３・・・列走査回路、１２４・・・タイミング制御回路、１２５・・参照電圧供給回路、１２６・・・ミー画素アレイ部、１２７・・・ダミー画素、１２８・・ＡＤ変換器、１２９・・・ダミー画素用比較器、１３０・・・ダミー画素用アップダウンカウンタ、１３１・・・ダミー画素用メモリ、１３２・・・減算器、１３３・・・ダミー画素用参照電圧供給回路、１３４・・・マルチプレクサ、１３５・・・第１のダミー画素用メモリ、１３６・・・第２のダミー画素用メモリ、１３７・・・セレクタ
【図１】
2013106225.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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