(57)【要約】【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、前記シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、前記白金を含むニッケル層を堆積する工程と、
前記基板を加熱することで、前記シリコン層と前記白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記白金を含むニッケル層を堆積する工程では、
前記シリコン層側の端面では非晶質となるように、前記白金を含むニッケル層を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記白金を含むニッケル層を堆積する工程では、
白金を含むニッケルをターゲットとして用い、ターゲットＤＣパワーを５００Ｗ以上、２５００Ｗ以下とした平行平板スパッタ法によって、前記シリコン層を覆うように前記白金を含むニッケル層を堆積することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記白金を含むニッケル層を堆積する工程では、
前記白金の含有量が全体の２０％以下であるような前記ニッケルを前記ターゲットとして用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記白金を含むニッケル層を堆積する工程では、
シリコンを含むように、前記白金を含むニッケル層を堆積し、
前記シリコン層に近い部分では遠い部分と比較して前記シリコンの含有量が大きくなるように、前記白金を含むニッケル層を堆積することを特徴とする請求項１ないし４のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記白金を含むニッケル層を堆積する工程では、
前記シリコン層に近い部分では遠い部分と比較して前記白金の含有量が小さくなるように、前記白金を含むニッケル層を堆積することを特徴とする請求項１ないし５のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記白金を含むニッケル層を堆積する工程では、
前記基板を加熱することなく、前記シリコン層を覆うように前記白金を含むニッケル層を堆積することを特徴とする請求項１ないし６のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記白金を含むニッケル層を堆積する工程の前に、更に、
前記シリコン層に形成されたシリコン酸化膜を除去することで、前記基板上に前記シリコン層を露出させる工程を有することを特徴とする請求項１ないし７のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記シリコン層を露出させる工程から前記白金を含むニッケル層を堆積する工程は、同一真空装置内で施すことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン層を露出させる工程では、アルゴンをターゲットとして用いたＲＦスパッタ法により前記シリコン層上に形成された前記シリコン酸化膜を除去することで、前記シリコン層を露出させることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン層を露出させる工程では、前記シリコン層上に形成された前記シリコン酸化膜を還元して除去することで、前記シリコン層を露出させることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１２】
前記ニッケルモノシリサイド層を形成する工程では、前記基板を３５０℃以上、５００℃以下に加熱することを特徴とする請求項１ないし１１のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記ニッケルモノシリサイド層を形成する工程の後、さらに、
前記ニッケルモノシリサイド層とならなかった部分の前記白金を含むニッケル層を除去する工程を有することを特徴とする請求項１ないし１２のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記白金を含むニッケル層を堆積する工程の後、前記ニッケルモノシリサイド層を形成する工程の前に、さらに、
前記基板を加熱することで、前記シリコン層と前記白金を含むニッケル層との界面にダイニッケルシリサイド層を形成する工程を有することを特徴とする請求項１ないし１２のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ダイニッケルシリサイド層を形成する工程では、前記ニッケルモノシリサイド層を形成する工程よりも低い温度で、前記基板を加熱することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ダイニッケルシリサイド層を形成する工程では、前記基板を２００℃以上、３００℃以下に加熱することを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記ダイニッケルシリサイド層を形成する工程の後、前記ニッケルモノシリサイド層を形成する工程の前に、さらに、
前記ダイニッケルシリサイド層とならなかった部分の前記白金を含むニッケル層を除去する工程を有することを特徴とする請求項１４ないし１６のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記白金を含むニッケル層を堆積する工程の前に、さらに、
前記基板にＭＩＳトランジスタを形成する工程を有し、
前記白金を含むニッケル層を堆積する工程では、前記ＭＩＳトランジスタのソース／ドレイン領域、ゲート電極、または、それら両方としての前記シリコン層を覆うように前記白金を含むニッケル層を堆積することを特徴とする請求項１ないし１７のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ＭＩＳトランジスタを形成する工程では、電荷蓄積構造が含まれたゲート絶縁膜を有するＭＩＳトランジスタを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１〜３には、Ｓｉ層上にサリサイド法によりニッケルシリサイド層を形成する工程が開示されている。すなわち、Ｓｉが露出した表面にNi層を堆積し、加熱することで、ＳｉとＮｉとの接触面においてシリサイド反応が起こり、ニッケルシリサイド層が形成される。その後、未反応のＮｉを選択的に除去する。
【０００３】
このようにして、当初Ｓｉが露出した表面上に自己整合的にＮｉＳｉを形成する、所謂サリサイド法によるニッケルシリサイドの形成工程が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−２５５７６９号公報
【特許文献２】特開２００８−７８５５９号公報
【特許文献３】特開２００９−１７６９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２によれば、ニッケルシリサイド相の組成は、加熱の温度が１２０〜２８０℃のときにダイニッケルシリサイド（Ｎｉ２Ｓｉ）相となり、３００℃以上の温度でニッケルモノシリサイド（ＮｉＳｉ）相となる。
また、ニッケルモノシリサイドは、ダイニッケルシリサイドに比べて抵抗値が低い。したがって、熱処理が足りないと全てがモノシリサイド化せず、高抵抗の原因となる。
【０００６】
また、本発明者の検討によれば、より高温（例えば、４００〜６００℃）で長時間熱処理を施すと、ニッケルダイシリサイド（ＮｉＳｉ２）相が形成され、これが熱的に最も安定している。
【０００７】
しかしながら、ニッケルダイシリサイド相は、ニッケルモノシリサイド相と比較して平坦性が低い。このため、熱処理が過剰になると、局所的にダイシリサイド化して凝集して、形状異状の原因となる。
このように、抵抗の低いニッケルモノシリサイドの形成方法としては、熱的に安定な（しかし平坦性が低い）ニッケルダイシリサイド相に相変移しないように、かつ、抵抗値の高いダイニッケルシリサイドをできるだけモノシリサイド化できるよう、熱処理工程を工夫する必要がある。
【０００８】
例えば、特許文献２では、Ｐｔを含有させたＮｉを用い、熱処理によるシリサイド反応を制御する手法が開示されている。また、アニール条件やその回数、未反応Ｐｔ含有Ｎｉ膜の除去方法の組み合わせ方法等が開示されている。
【０００９】
本発明者が特許文献２のサリサイド技術によるニッケルシリサイドの形成方法を検討したところ、抵抗値の低いニッケルモノシリサイドの形成は可能であるものの、Ｓｉとの界面形状が均一にならず、平坦性の向上という点で改善の余地があることが分かった。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、前記シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、前記白金を含むニッケル層を堆積する工程と、前記基板を加熱することで、前記シリコン層と前記白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積させることで、シリサイド反応を制御することが可能となる。
その結果、熱的に安定な（しかし平坦性が悪い）ニッケルダイシリサイド相に相変移しないように、かつ、抵抗値の高いダイニッケルシリサイドをできるだけモノシリサイド化させて、抵抗値の低いニッケルモノシリサイド層を形成することができる。
【００１２】
また、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積させることで、少なくともシリコン層に近い部分では結晶性が低くなる。
これにより、基板加熱によるシリサイド化反応を経ても、平坦性の良好なニッケルモノシリサイド層を形成することが可能となる。その結果、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層をシリコン層上に形成することができる。
【００１３】
なお、ここでの「結晶性が低い」とは、ニッケルの結晶性が高い状態と比較して結晶格子間隔のばらつきがより大きい状態、結晶格子配置の周期がより長い状態、該当の温度で本来ニッケルが有する結晶構造からの変移がより大きい状態、または、応力による結晶歪みがより大きい状態、等のことを言う。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、基板に形成されたＭＩＳトランジスタの断面を図示している。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、白金を含むニッケル層が堆積したＭＩＳトランジスタの断面図、及び白金を含むニッケル層が堆積したＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、ニッケルモノシリサイド層が形成され、かつ白金を含むニッケル層が残存するＭＩＳトランジスタの断面図、及びニッケルモノシリサイド層が形成され、かつ白金を含むニッケル層が残存するＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、ニッケルモノシリサイド層が形成されたＭＩＳトランジスタの断面図、及びニッケルモノシリサイド層が形成されたＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程のうち、ＭＩＳトランジスタ形成工程から未反応Ｐｔ含有Ｎｉ層除去工程までのフローチャートを示す図である。
【図７】電荷蓄熱構造を有するＭＩＳトランジスタの主要部の断面図（その１）である。
【図８】電荷蓄熱構造を有するＭＩＳトランジスタの主要部の断面図（その２）である。
【図９】電荷蓄熱構造を有するＭＩＳトランジスタの主要部の断面図（その３）である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、ダイニッケルシリサイド層が形成され、かつ白金を含むニッケル層が残存するＭＩＳトランジスタの断面図、及びダイニッケルシリサイド層が形成され、かつ白金を含むニッケル層が残存するＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、ダイニッケルシリサイド層が形成されたＭＩＳトランジスタの断面図、及びダイニッケルシリサイド層が形成されたＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、ニッケルモノシリサイド層が形成されたＭＩＳトランジスタの断面図、及びニッケルモノシリサイド層が形成されたＭＩＳトランジスタのうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程のうち、ＭＩＳトランジスタ形成工程からダイニッケルシリサイド層形成工程までのフローチャートを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
（第１の実施の形態）
図１〜図５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図１は、ＭＩＳトランジスタ２０を形成する工程を説明するための図であり、基板１１に形成されたＭＩＳトランジスタ２０の断面を図示している。
【００１７】
図２は、図１に示す構造体上に白金を含むニッケル層２２を堆積する工程を説明するための断面図であり、白金を含むニッケル層２２が堆積したＭＩＳトランジスタ２０の断面図、及び白金を含むニッケル層２２が堆積したＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
図３は、ニッケルモノシリサイド層２４を形成する工程を説明するための断面図であり、ニッケルモノシリサイド層２４が形成され、かつ白金を含むニッケル層２２−１が残存するＭＩＳトランジスタ２０の断面図、及びニッケルモノシリサイド層２４が形成され、かつ白金を含むニッケル層２２−１が残存するＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【００１８】
図４は、残存する白金を含むニッケル層２２−１を除去する工程を説明するための断面図であり、ニッケルモノシリサイド層２４が形成されたＭＩＳトランジスタ２０の断面図、及びニッケルモノシリサイド層２４が形成されたＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
図５は、図４に示す構造体に層間絶縁膜２６及びコンタクトプラグ２７を形成する工程を説明するための断面図である。
図６は、本発明の第１の実施の形態に係る半導体装置の製造工程のうち、ＭＩＳトランジスタ形成工程から未反応Ｐｔ含有Ｎｉ層除去工程までのフローチャートを示す図である。
【００１９】
図１〜図６を参照して、第１の実施の形態の半導体装置１０（図５参照）の製造方法について説明する。
【００２０】
始めに、図１に示す工程では、ＭＩＳトランジスタ２０を形成する工程（図６に示すフローチャートの工程Ｓ０１）を施す。
具体的には、図１に示す工程では、公知の手法（例えば、ＳＴＩ法）により、基板１１に活性領域を区画する素子分離領域１２を形成する。基板１１（半導体基板）としては、例えば、シリコン層よりなる単結晶シリコン基板を用いる。以下、基板１１として、単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００２１】
次いで、公知の手法により、活性領域にウェル領域１３を形成する。次いで、基板１１の表面１１ａに、絶縁膜（ゲート絶縁膜１４の母材）と、シリコン層であるポリシリコン膜１５（ゲート電極１６の母材）と、を順次成膜する。
その後、フォトリソ技術及びドライエッチング技術により、絶縁膜及びポリシリコン膜１５をパターニングすることで、ゲート絶縁膜１４及びゲート電極１６を一括形成する。
【００２２】
次いで、公知の手法により、ゲート電極１６の対向する２つの側壁の近傍に位置する基板１１に、低濃度不純物拡散領域１７を形成する。次いで、公知の手法により、ゲート電極１６の２つの側壁を覆うサイドウォール絶縁膜１８を形成する。
【００２３】
次いで、素子分離領域１２と低濃度不純物拡散領域１７との間に位置する基板１１（この場合、単結晶シリコン基板）に、不純物をイオン注入することで一対の高濃度不純物拡散領域１９（ソース／ドレイン領域）を形成する。つまり、高濃度不純物拡散領域１９は、不純物がイオン注入されたシリコン層よりなる。
【００２４】
これにより、素子分離領域１２、ウェル領域１３、ゲート絶縁膜１４、ゲート電極１６、低濃度不純物拡散領域１７、及び高濃度不純物拡散領域１９を有するＭＩＳキャパシタ２０が形成される。
【００２５】
次いで、図２に示す工程では、シリコン層を露出させる工程（図６に示すフローチャートの工程Ｓ０３）と、白金を含むニッケル層２２を堆積する工程（図６に示すフローチャートの工程Ｓ０５）と、を順次施す。
【００２６】
具体的には、図２に示す工程では、白金を含むニッケル層を堆積する工程の前処理（シリコン層を露出させる工程）として、シリコン層であるゲート電極１６の上面１６ａ、及び不純物がイオン注入されたシリコン層である高濃度不純物拡散領域１９の上面１９ａに存在する図示していない自然酸化膜（大気暴露または化学処理により形成されるシリコン酸化膜（ＳｉＯ２膜））を物理的除去或いは化学的除去する。これにより、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａを露出させる。
【００２７】
上記物理的除去では、具体的には、アルゴン（Ａｒ）をターゲットとして用いたＲＦ（高周波）スパッタ法により、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａに形成された自然酸化膜を除去する。
【００２８】
また、上記化学的除去では、反応性ガスにより、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａに形成された自然酸化膜を還元して、自然酸化膜に含まれる酸素と反応した堆積物を生成し、該堆積物を加熱昇華により除去することで、自然酸化膜を除去する。
【００２９】
次いで、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａに近い部分では、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａから遠い部分と比較してニッケルの結晶性が低くなるように、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａを覆ように白金を含むニッケル層２２（例えば、厚さ５〜１５ｎｍ）を堆積する（白金を含むニッケル層２２を堆積する工程）。
このとき、白金を含むニッケル層２２は、図１に示す構造体の上面側を覆うように形成される。
【００３０】
なお、ここでの「ニッケルの結晶性が低い」とは、ニッケルの結晶性が高い状態に比べ、結晶格子間隔のばらつきがより大きい状態、結晶格子配置の周期がより長い状態、該当の温度で本来ニッケルが有する結晶構造からの変移がより大きい状態、または、応力による結晶歪みがより大きい状態、等を言う。その最たる状態が非晶質（アモルファス）状態である。
【００３１】
したがって、上記の観点から、白金を含むニッケル層２２は、シリコン層側の端面（ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａと接触する白金を含むニッケル層２２の面２２ａ）で非晶質状態となるように堆積することが、より好ましい。
【００３２】
また、白金を含むニッケル層２２を堆積する工程では、白金を含むニッケル層２２を堆積する工程の前処理（自然酸化膜の除去処理）を行った真空装置と同一の真空装置内で、ｉｎ−Ｓｉｔｕでスパッタ法により、白金を含むニッケル層２２を堆積する。
これにより、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａが再酸化されることを防ぐことが可能となるので、より平坦なニッケルモノシリサイド層２４（図３参照）を形成できる。
【００３３】
具体的には、白金を含むニッケルをターゲット（白金の含有量が全体の２０％以下であるようなニッケル）として用い、ターゲットＤＣパワーを５００Ｗ以上、２５００Ｗ以下とした平行平板スパッタ法によって、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａを覆うように白金を含むニッケル層２２を堆積する。このときのターゲットと基板１１との距離は、例えば、２００〜３００ｍｍとすることができる。
【００３４】
上記成膜条件を用いることにより、ゲート電極１６及び高濃度不純物拡散領域１９との界面付近でのニッケルの結晶性がより低い、白金を含むニッケル層２２を形成可能となる。その結果、より平坦なニッケルモノシリサイド層２４を形成できる。
【００３５】
また、上記成膜条件を用いた平行平板スパッタ法によって、白金を含むニッケル層２２を堆積させることで、シリコンを含むように、白金を含むニッケル層２２を堆積させることが可能になると共に、ゲート電極１６及び高濃度不純物拡散領域１９に近い部分では、ゲート電極１６及び高濃度不純物拡散領域１９から遠い部分と比較してシリコンの含有量を大きくすることが可能となる。
これにより、後述する図３に示す工程での熱処理により、さらに安定して、ダイシリサイド化しないようにニッケルモノシリサイド層２４（図３参照）を形成できる。
なお、白金を含むニッケル層２２の表面側のシリコンの含有量は、０％がより好ましい。
【００３６】
また、上記成膜条件を用いた平行平板スパッタ法によって、白金を含むニッケル層２２を堆積させることで、ゲート電極１６及び高濃度不純物拡散領域１９に近い部分では、ゲート電極１６及び高濃度不純物拡散領域１９から遠い部分と比較して白金の含有量を小さくすることが可能となる。
これにより、後述する図３に示す工程での熱処理により、さらに安定して、ダイシリサイド化しないようにニッケルモノシリサイド層２４を形成できる。
なお、ゲート電極１６及び高濃度不純物拡散領域１９との界面付近における白金の含有量は、０％がより好ましい。
【００３７】
また、白金を含むニッケル層２２を堆積する工程では、基板１１を加熱することなく、ゲート電極１６の上面１６ａ及び高濃度不純物拡散領域１９の上面１９ａを覆うように白金を含むニッケル層２２を堆積させるとよい。
これにより、ゲート電極１６及び高濃度不純物拡散領域１９との界面付近でのニッケルの結晶性がより低い膜を形成できる。その結果、より平坦なニッケルモノシリサイド層２４を形成できる。
【００３８】
次いで、図３に示す工程では、ニッケルモノシリサイド層２４を形成する工程（図６に示すフローチャートの工程Ｓ０７）を施す。
具体的には、図３に示す工程では、基板１１を３５０℃以上、５００℃以下に加熱する（熱処理する）ことで、図２に示すゲート電極１６及び高濃度不純物拡散領域１９と白金を含むニッケル層２２との界面部分をニッケルモノシリサイド化させることで、ニッケルモノシリサイド層２４を形成する。
このとき、ニッケルモノシリサイド層２４上に、ニッケルモノシリサイド層２４とならなかった白金を含むニッケル層２２−１（図２に示す白金を含むニッケル層２２のうち、ゲート電極１６及び高濃度不純物拡散領域１９から遠い部分（未反応部分））が残存する。
【００３９】
より具体的には、ランプアニール法により、基板１１の熱処理を行う。この場合、アニール時間は、例えば、１０〜９０秒の範囲内に設定することができる。
これにより、シリコン層であるゲート電極１６及び高濃度不純物拡散領域１９との界面が平滑で、表面も均一なニッケルモノシリサイド層２４を得ることができる。
【００４０】
次いで、図４に示す工程では、ニッケルモノシリサイド層２４とならなかった白金を含むニッケル層２２−１を除去する工程（図６に示すフローチャートの工程Ｓ０９）を施す。つまり、図４に示す工程では、図３に示す白金を含むニッケル層２２−１を除去する。
【００４１】
具体的には、白金を含むニッケル層２２−１を選択的に除去可能なエッチング液を用いたウエットエッチングにより、白金を含むニッケル層２２−１を除去する。
これにより、ニッケルモノシリサイド層２４の表面２４ａ、素子分離領域１２の上面１２ａ、及びサイドウォール絶縁膜１８の表面が露出される。
【００４２】
次いで、図５に示す工程では、公知の手法により、図４に示す構造体の上面側を覆うと共に、上面２６ａが平坦化された層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を形成する。
次いで、公知の手法により、層間絶縁膜２６を貫通し、下端がニッケルモノシリサイド層２４と接触するコンタクトプラグ２７を形成する。これにより、コンタクトプラグ２７は、ニッケルモノシリサイド層２４を介して、高濃度不純物拡散領域１９と電気的に接続される。したがって、コンタクトプラグ２７と高濃度不純物拡散領域１９とのコンタクト抵抗を小さくすることができる。
【００４３】
図５では、図示してはいないが、コンタクトプラグ２７を形成後、図５に示す層間絶縁膜２６の上面２６ａに、必要に応じて、複数の他の層間絶縁膜を積層形成すると共に、複数の他の層間絶縁膜内に配線やビア等を形成することで、第１の実施の形態の半導体装置１０が製造される。
【００４４】
図７〜図９は、電荷蓄熱構造を有するＭＩＳトランジスタの主要部の断面図である。図７〜図９において、図１に示す構造体と同一構成部分には、同一符号を付す。また、図９において、図８に示す構造体と同一構成部分には同一符号を付す。
【００４５】
先に説明した図１に示すＭＩＳトランジスタ２０を形成する工程において、図７〜図９に示すような電荷蓄熱構造を有したゲート絶縁膜を備えたＭＩＳトランジスタ３０，３５，４０を形成してもよい。
【００４６】
図７に示すＭＩＳトランジスタ３０は、トンネル酸化膜３１と、フローティングゲート３２と、酸化絶縁膜３３と、ポリシリコン膜よりなるコントロールゲート３４と、が順次積層されたフローティングゲート構造を有する。
【００４７】
図８に示すＭＩＳトランジスタ３５は、シリコン酸化膜３６（ＳｉＯ２膜）と、シリコン窒化膜３７（ＳｉＮ膜）と、シリコン酸化膜３８（ＳｉＯ２膜）と、が順次積層された電荷トラップ膜３９（ＯＮＯ構造）と、電荷トラップ膜３９上に配置されたげゲート電極１６と、を有する。
【００４８】
図９に示すＭＩＳトランジスタ４０は、電荷トラップ膜３９と、電荷トラップ膜３９上に配置されたげコントロールゲート４１と、ゲート絶縁膜１４上に配置されたメモリゲート４２と、を有したダブルゲート構造とされている。
図７〜図９に示すＭＩＳトランジスタ３０，３５，４０は、メモリ素子として機能する。
【００４９】
第１の実施の形態の半導体装置の製造方法によれば、白金を含むニッケル層２２をシリコン層（ゲート電極１６及び高濃度不純物拡散領域１９）上に堆積し、熱処理によって界面にニッケルシリサイド層２４を形成する。
このように白金を含むニッケル層２２を用いることで、シリサイド反応を制御することが可能となり、その結果、熱的に安定な（しかし平坦性が悪い）ニッケルダイシリサイド相に相変移しないように、かつ、抵抗値の高いダイニッケルシリサイドをできるだけモノシリサイド化して、抵抗値の低いニッケルモノシリサイド層２４を形成することができる。
【００５０】
さらに、シリコン層（ゲート電極１６及び高濃度不純物拡散領域１９）上に白金を含むニッケル層２２を堆積する際、シリコン層に近い部分ほどニッケルの結晶性が低くなるように、白金を含むニッケル層２２を形成している。
ここで、例えば、シリコン層との界面にニッケルの結晶性が高い状態で白金を含むニッケル層２２を形成した場合、基板１１の加熱によるシリサイド化反応の過程で結晶方位に依存した成長速度の差が生じ、形成されるニッケルモノシリサイド層の平坦性が低下してしまう。
【００５１】
これに対し本発明では、少なくともシリコン層に近い部分ではニッケルの結晶性が低くなるように、白金を含むニッケル層２２を堆積するため、基板１１の加熱によるシリサイド化反応を経ても、平坦性の良好なニッケルモノシリサイド層２４を形成することが可能となり、その結果として、抵抗値が低くかつ平坦性の良好なニッケルモノシリサイド層２４をシリコン層上に形成することができる。
【００５２】
なお、第１の実施の形態では、白金を含むニッケル層２２を堆積する工程において、ＭＩＳトランジスタ２０の高濃度不純物拡散領域１９（ソース／ドレイン領域）及びゲート電極１６の両方のシリコン層を覆うように、白金を含むニッケル層２２を堆積させる場合を例に挙げて説明したが、高濃度不純物拡散領域１９、ゲート電極１６のうち、いずれか一方のシリコン層のみを覆うように白金を含むニッケル層２２を堆積させてもよく、この場合も第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【００５３】
（第２の実施の形態）
図１０〜図１２は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図１０は、図２に示すＭＩＳトランジスタ２０に堆積する白金を含むニッケル層２２を低温アニール処理することでダイニッケルシリサイド層４５を形成する工程を説明するための断面図であり、ダイニッケルシリサイド層４５が形成され、かつ白金を含むニッケル層２２−１が残存するＭＩＳトランジスタ２０の断面図、及びダイニッケルシリサイド層４５が形成され、かつ白金を含むニッケル層２２−１が残存するＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【００５４】
図１１は、残存する白金を含むニッケル層２２を除去する工程を説明するための断面図であり、ダイニッケルシリサイド層４５が形成されたＭＩＳトランジスタ２０の断面図、及びダイニッケルシリサイド層４５が形成されたＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
【００５５】
図１２は、ニッケルモノシリサイド層２４を形成する工程を説明するための断面図であり、ニッケルモノシリサイド層２４が形成されたＭＩＳトランジスタ２０の断面図、及びニッケルモノシリサイド層２４が形成されたＭＩＳトランジスタ２０のうち、領域Ａ，Ｂに囲まれた部分を拡大した断面図を図示している。
また、図１０〜図１２において、図１〜図４に示す構造体と同一構成部分には、同一符号を付す。
【００５６】
図１３は、本発明の第２の実施の形態に係る半導体装置の製造工程のうち、ＭＩＳトランジスタ形成工程からダイニッケルシリサイド層形成工程までのフローチャートを示す図である。
【００５７】
次に、主に、図１０〜図１３を参照して、本発明の第２の実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、第１の実施の形態で説明した図１に示すＭＩＳトランジスタ２０を形成する工程（図１３に示すフローチャートの工程Ｓ０２）を施す。
次いで、第１の実施の形態で説明した図２に示す白金を含むニッケル層２２を堆積する工程の前処理（図１３に示すフローチャートの工程Ｓ０４）、及び白金を含むニッケル層２２を堆積する工程（図１３に示すフローチャートの工程Ｓ０６）を施すことで、図２に示す構造体を形成する。
【００５８】
次いで、図１０に示す工程では、第１のアニール（低温アニール）によりダイニッケルシリサイド層４５を形成する工程（図１３に示すフローチャートの工程Ｓ０８）を施す。
具体的には、ニッケルモノシリサイド層２４を形成する工程の前に、ニッケルモノシリサイド層２４を形成する工程よりも低い温度で基板１１を加熱することにより、ゲート電極１６（シリコン層）及び高濃度不純物拡散領域１９（シリコン層）と図２に示す白金を含むニッケル層２２との界面にダイニッケルシリサイド層４５を形成する。
【００５９】
より具体的には、ランプアニール法により、基板１１を２００℃以上、３００℃以下に加熱する。この場合のアニール時間は、例えば、１０〜９０秒の範囲内で設定することができる。
このとき、ダイニッケルシリサイド層４５上に、ダイニッケルシリサイド層４５とならなかった白金を含むニッケル層２２−１（図２に示す白金を含むニッケル層２２のうち、ゲート電極１６及び高濃度不純物拡散領域１９から遠い部分）が未反応部分として残存する。
【００６０】
次いで、図１１に示す工程では、ニッケルモノシリサイド層２４を形成する工程の前に、ダイニッケルシリサイド層４５とならなかった部分の白金を含むニッケル層２２−１を除去する工程（図１３に示すフローチャートの工程Ｓ１０）を施す。
【００６１】
具体的には、白金を含むニッケル層２２−１を選択的に除去可能なエッチング液を用いたウエットエッチングにより、残存する白金を含むニッケル層２２−１を除去する。
これにより、ダイニッケルシリサイド層４５の表面４５ａ、素子分離領域１２の上面１２ａ、及びサイドウォール絶縁膜１８の表面が露出される。
【００６２】
次いで、図１２に示す工程では、第２のアニール（高温アニール）によりニッケルモノシリサイド層２４を形成する工程（図１３に示すフローチャートの工程Ｓ１２）を施す。
具体的には、基板１１を３５０℃以上、５００℃以下に加熱することで、ダイニッケルシリサイド層４５をニッケルモノシリサイド化させることで、ニッケルモノシリサイド層２４を形成する。
【００６３】
より具体的には、ランプアニール法により、基板１１の熱処理を行う。この場合、アニール時間は、例えば、１０〜９０秒の範囲内に設定することができる。
これにより、シリコン層であるゲート電極１６及び高濃度不純物拡散領域１９との界面が平滑で、表面も均一なニッケルモノシリサイド層２４を得ることができる。
【００６４】
その後、第１の実施の形態で説明した図５に示す工程と同様な処理を行うことで、図５に示す半導体装置１０が製造される。
【００６５】
第２の実施の形態の半導体装置の製造方法によれば、シリサイド化のアニールを２回に分けて実施している。具体的には、ダイニッケルシリサイド層４５を形成し得る低い温度で第１のアニールを施し、その後、ニッケルモノシリサイド層２４を形成し得る高い温度で第２のアニールを施す。これにより、さらに安定して、ダイシリサイド化しないようにニッケルモノシリサイド層２４を形成できる。
【００６６】
また、第１のアニール後、未反応の白金を含むニッケル層２２−１を除去してから第２のアニールを施すことで、さらに安定して、ダイシリサイド化しないようにニッケルモノシリサイド層２４を形成できる。
【００６７】
なお、低抵抗かつ平坦なニッケルモノシリサイド層２４を、より少ない工程数で形成するという観点では、第１の実施の形態に係る半導体装置の製造方法を選択し、より安定に形成するという観点では第２の実施の形態に係る半導体装置の製造方法を選択することが望ましい。
【００６８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００６９】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【００７０】
１０…半導体装置、１１…基板、１１ａ，２４ａ，４５ａ…表面、１２…素子分離領域、１２ａ，１６ａ，１９ａ，２６ａ…上面、１３…ウェル領域、１４…ゲート絶縁膜、１５…ポリシリコン膜、１６…ゲート電極、１７…低濃度不純物拡散領域、１８…サイドウォール絶縁膜、１９…高濃度不純物拡散領域、２０，３０，３５，４０…ＭＩＳトランジスタ、２２，２２−１…白金を含むニッケル層、２２ａ…面、２４…ニッケルモノシリサイド層、２６…層間絶縁膜、２７…コンタクトプラグ、３１…トンネル酸化膜、３２…フローティングゲート、３３…酸化絶縁膜、３４…コントロールゲート、３６，３８…シリコン酸化膜、３７…シリコン窒化膜、３９…電荷トラップ膜、４１…コントロールゲート、４２…メモリゲート、４５…ダイニッケルシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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