(57)【要約】【課題】制御電源の電圧が低下しても直流電源の高電位端子および低電位端子に接続されたスイッチング素子が過電圧とならない３レベル電力変換装置を提供する。【解決手段】Ｕ相用制御手段５１は、制御用電源７で動作する。制御電源電圧低下検出手段５６と第２の制御手段６ａとはゲート駆動用電源８で動作する。Ｕ相用制御手段５１は、変調信号生成手段５１１からの変調信号λとキャリア信号生成手段５４からのキャリア信号とを用いてＰＷＭ演算処理を行って、スイッチング素子Ｔ１〜Ｔ４の制御信号Ｓ１Ｕ〜Ｓ４Ｕを生成する。第２の制御手段６ａは、制御信号Ｓ１Ｕ〜Ｓ４Ｕからゲート信号Ｇ１Ｕ〜Ｇ４Ｕを生成する。制御電源電圧低下検出手段５５が制御電源電圧低下信号ＰＳＬを出力したとき、第２の制御手段６ａは、スイッチング素子Ｔ１，Ｔ２をオフし、スイッチング素子Ｔ３，Ｔ４を所定時間オンするためのゲート信号Ｇ１Ｕ〜Ｇ４Ｕを生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
直流電源の高電位端子に接続される第１のスイッチング素子と、直流電源の低電位端子に接続される第２のスイッチング素子と、直流電源の高電位端子と中間電位端子との間に前記第１のスイッチング素子と直列に接続される第３のスイッチング素子と、直流電源の中間電位端子と低電位端子との間に前記第２のスイッチング素子と直列に接続される第４のスイッチング素子と、を備えたスイッチングレグと、
前記第１のスイッチング素子と前記第３のスイッチング素子とを相補的にオンオフ動作させるとともに、前記第２のスイッチング素子と前記第４のスイッチング素子とを相補的にオンオフ動作させて、前記スイッチングレグの交流出力端子から３レベルの電位を出力させるための第１から第４の制御信号を生成する第１の制御手段と、
前記第１の制御手段を動作させるための第１の電源と、
前記第１の電源に異常が生じたとき、前記第１の制御手段に代わって、前記第１から第４のスイッチング素子をオフさせるための第１から第４の制御信号を生成する第２の制御手段と、
前記第２の制御手段を動作させるための第２の電源と、
を備えたことを特徴とする３レベル電力変換装置。
【請求項２】
前記第２の制御手段は、
前記第１と第２のスイッチング素子を即時にオフさせるための第１と第２の制御信号と、
前記第２のスイッチング素子がオフするとき、前記第３のスイッチング素子を所定時間オンさせてからオフさせるための第３の制御信号と、
前記第１のスイッチング素子がオフするとき、前記第４のスイッチング素子を所定時間オンさせてからオフさせるための第４の制御信号と、
を生成することを特徴とする請求項１に記載の３レベル電力変換装置。
【請求項３】
前記第３と第４のスイッチング素子とをオンさせる所定時間は、前記第１と第２のスイッチング素子のそれぞれがオフ動作を開始してから、両スイッチング素子それぞれがオフ動作を完了するまでの時間よりも長い時間であることを特徴とする請求項２に記載の３レベル電力変換装置。
【請求項４】
前記第１の電源の異常は、前記第１の電源の停止または前記第１の電源の電圧が所定値以下に低下したことであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の３レベル電力変換装置。
【請求項５】
前記第１の電源の電圧が所定値以下に低下したことは、前記第２の電源の電圧で動作する低電圧検出手段で検出されることを特徴とする請求項４に記載の３レベル電力変換装置。
【請求項６】
前記スイッチングレグは、第１の回路と、第２の回路とで構成されており、
前記第１の回路は、前記第１のスイッチング素子と前記第２のスイッチング素子とが直列に接続された回路であって、前記直流電源の高電位端子と低電位端子との間に接続され、
前記第２の回路は、前記第３のスイッチング素子と前記第４のスイッチング素子とが逆並列に接続された回路であって、前記直流電源の中間電位端子と前記第１の回路の接続中点との間に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子とは、逆導通型のスイッチング素子であり、
前記第３のスイッチング素子と前記第４のスイッチング素子とは、逆阻止型のスイッチング素子である、
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の３レベル電力変換装置。
【請求項７】
前記スイッチングレグは、第３の回路と第１のダイオードと第２のダイオードとで構成されており、
前記第３の回路は、前記直流電源の高電位側端子と低電位側端子との間に、前記第１のスイッチング素子、前記第４のスイッチング素子、前記第３のスイッチング素子、前記第２のスイッチング素子の順に直列接続され、
前記第１のダイオードは、前記直流電源の中間電位端子と、前記第１のスイッチング素子と前記第４のスイッチング素子の接続点との間に接続され、
第２のダイオードは、前記第３のスイッチング素子と前記第２のスイッチング素子の接続点と、前記直流電源の中間電位端子との間に接続され、
前記第１から第４のスイッチング素子が逆導通型のスイッチング素子である、
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の３レベル電力変換装置。
【請求項８】
前記第２の電源は、前記第１から第４のスイッチング素子のゲートを駆動するためのゲート駆動用電源であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の３レベル電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置に関し、より具体的には直流電圧を３レベルの交流電圧に変換する３レベル電力変換装置に関する。
【背景技術】
【０００２】
図１０は、特許文献１に記載された３相３レベルインバータ装置の主回路の構成を示す図である。
直流電源１の電圧は、直列接続されたコンデンサ２Ａ，２Ｂによって２分割されている。３Ｕ，３Ｖ，３Ｗは、Ｕ相，Ｖ相，Ｗ相の３相のスイッチングレグである。各スイッチングレグは、Ｔ１，Ｔ４，Ｔ３，Ｔ２の順に直列接続されたスイッチング素子と、ダイオードＤ１，Ｄ２とで構成されている。スイッチング素子Ｔ１〜Ｔ４は、ダイオードが逆並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【０００３】
スイッチング素子の直列回路は、直列接続されたコンデンサ２Ａ，２Ｂの両端に接続されている。ダイオードＤ１はコンデンサ２Ａ，２Ｂの接続点とスイッチング素子Ｔ１，Ｔ４の接続点との間に接続されている。ダイオードＤ２はコンデンサ２Ａ，２Ｂの接続点とスイッチング素子Ｔ３，Ｔ２の接続点との間に接続されている。スイッチング素子Ｔ４，Ｔ３の接続点（Ｕ，Ｖ，Ｗ）は各スイッチングレグの交流出力端子である。
【０００４】
Ｕ相のスイッチングレグ３Ｕのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｕ〜Ｇ４Ｕに従ってオンオフ動作をする。Ｖ相のスイッチングレグ３Ｖのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｖ〜Ｇ４Ｖに従ってオンオフ動作をする。Ｗ相のスイッチングレグ３Ｗのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｗ〜Ｇ４Ｗに従ってオンオフ動作をする。
【０００５】
各スイッチング素子のオンオフ動作により、交流出力端子Ｕ，Ｖ，Ｗからそれぞれ３レベルの電位を持つ相電圧が負荷４に出力される。
図１１は、特許文献１に記載された３相３レベルインバータ装置の制御回路の構成を示すブロック図である。
【０００６】
第１の制御手段５は、スイッチングレグ３Ｕのスイッチング素子Ｔ１〜Ｔ４をオンオフさせるための制御信号Ｓ１Ｕ〜Ｓ４Ｕを生成する。また、第１の制御手段５は、スイッチングレグ３Ｖのスイッチング素子Ｔ１〜Ｔ４をオンオフさせるための制御信号Ｓ１Ｖ〜Ｓ４Ｖを生成する。また、第１の制御手段５は、スイッチングレグ３Ｗのスイッチング素子Ｔ１〜Ｔ４をオンオフさせるための制御信号Ｓ１Ｗ〜Ｓ４Ｗを生成する。
【０００７】
第２の制御手段６は、制御信号Ｓ１Ｕ〜Ｓ４Ｕをゲート信号Ｇ１Ｕ〜Ｇ４Ｕに変換する。また、第２の制御手段６は、制御信号Ｓ１Ｖ〜Ｓ４Ｖをゲート信号Ｇ１Ｖ〜Ｇ４Ｖに変換する。また、第２の制御手段６は、制御信号Ｓ１Ｗ〜Ｓ４Ｗをゲート信号Ｇ１Ｗ〜Ｇ４Ｗに変換する。
【０００８】
第１の制御手段５と第２の制御手段６とは、制御用電源７の電圧で動作する。
以上のような主回路および制御回路を有する３相３レベルインバータ装置において、第２の制御手段６は、さらに、電圧低下検出手段と第１と第２のラッチ手段と第１のタイマー手段とを備えている。そして、制御用電源７の電圧が低下したとき、各スイッチングレグのスイッチング素子Ｔ３，Ｔ４がスイッチング素子Ｔ１，Ｔ２よりも遅くターンオフするためのゲート信号を生成する。これにより、制御用電源７の電圧が低下したときでも、第１および第２のスイッチング素子の耐圧を超える過電圧の印加を防止している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１４７３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載された３レベルインバータ装置の制御回路では、第２の制御手段６が制御用電源７の電圧で動作している。したがって、制御用電源７の電圧が急低下したとき、各スイッチングレグのスイッチング素子Ｔ３，Ｔ４がスイッチング素子Ｔ１，Ｔ２よりも遅くターンオフするためのゲート信号を生成することができないという問題がある。
【００１１】
本発明は上記のような問題を解決するためになされたものであり、制御用電源７の電圧が急低下したときでも、各スイッチングレグのスイッチング素子Ｔ３，Ｔ４がスイッチング素子Ｔ１，Ｔ２よりも遅くターンオフするためのゲート信号を生成することができる３レベル電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、第１の発明は、直流電源の高電位端子に接続される第１のスイッチング素子と、直流電源の低電位端子に接続される第２のスイッチング素子と、直流電源の高電位端子と中間電位端子との間に第１のスイッチング素子と直列に接続される第３のスイッチング素子と、直流電源の中間電位端子と低電位端子との間に第２のスイッチング素子と直列に接続される第４のスイッチング素子とからなるスイッチングレグを備える３レベル電力変換装置である。そして、この３レベル電力変換装置は、第１の電源によって動作する第１の制御手段と、第２の電源によって動作する第２の制御手段とを備えることを特徴とする。
【００１３】
さらに、第１の電源が正常なとき、第１の制御手段によって生成される制御信号は、第１のスイッチング素子と第３のスイッチング素子とを相補的にオンオフ動作させる第１と第３の制御信号と、第２のスイッチング素子と第４のスイッチング素子とを相補的にオンオフ動作させる第２と第４の制御信号であることを特徴とする。
【００１４】
一方、第１の電源に異常が生じたとき、第１の制御手段に代わって、第２の制御手段が、第１から第４のスイッチング素子をオフするための第１から第４の制御信号を生成することを特徴とする。
【００１５】
この発明によって、第１の電源が正常なとき、第１の制御手段によって生成された第１から第４の制御信号に従って、第１から第４のスイッチング素子を選択的にオンオフすることができる。その結果、３レベル電力変換装置は３レベルの電圧を出力することができる。
【００１６】
一方、第１の制御手段を動作させるための第１の電源に異常が生じたとき、第２の電源の電圧によって動作する第２の制御手段によって生成された第１から第４の制御信号に従って、３レベル電力変換装置を安定に停止することができる。
【００１７】
第２の発明においては、第２の制御手段が生成する第１と第２の制御信号が、第１と第２のスイッチング素子を即時にオフさせるための信号であることを特徴とする。また、第２の制御手段が生成する第３の制御信号は、第２のスイッチング素子がオフするとき第３のスイッチング素子を所定時間オンさせてからオフさせるための信号であることを特徴とする。また、第２の制御手段が生成する第４の制御信号は、第１のスイッチング素子がオフするとき第４のスイッチング素子を所定時間オンさせてからオフさせるための信号であることを特徴とする。
【００１８】
この発明によって、第１の制御手段を動作させるための第１の電源に異常が生じたとき、第１と第２のスイッチング素子を即時に停止させ、第３と第４のスイッチング素子を所定時間遅れて停止させることができる。これにより、第１と第２のスイッチング素子への過電圧の印加を防止しながら、３レベル電力変換装置を停止することができる。
【００１９】
第３の発明においては、第３と第４のスイッチング素子とをオンさせる所定時間が、第１と第２のスイッチング素子のそれぞれがターンオフ動作を開始してから、両スイッチング素子それぞれがオフ動作を完了するまでの時間よりも長い時間に設定されることを特徴とする。
【００２０】
この発明によって、第１と第２のスイッチング素子のそれぞれがターンオフ動作を完了するまでの間、両スイッチング素子に直流電源の全電圧が印加されるのを防ぐことができる。
【００２１】
第４の発明においては、第１の電源の異常は、第１の電源の停止または第１の電源の電圧が所定値以下に低下したことであることを特徴とする。
第５の発明においては、第１の電源の電圧が所定値以下に低下したことは、第２の電源の電圧で動作する低電圧検出手段で検出されるようにすることを特徴とする。
【００２２】
この発明によって、第１の電源の停止または第１の電源の電圧が所定値以下に低下したことを、低電圧検出手段によって確実に検出することができる。これにより、第１と第２のスイッチング素子に直流電源の全電圧が印加されるのを防ぎながら、安定に３レベル電力変換装置を停止することができる。
【００２３】
第６の発明は、第１から第５の発明において、スイッチングレグが、第１の回路と第２の回路とで構成されていることを特徴とする。そして、第１の回路は、第１のスイッチング素子と第２のスイッチング素子とが直列に接続された回路である。第１の直列回路は、直流電源の高電位端子と低電位端子との間に接続されることを特徴とする。第２の回路は、第３のスイッチング素子と第４のスイッチング素子とが逆並列に接続された回路である。第２の回路は、直流電源の中間電位端子と第１の回路の接続中点との間に接続されることを特徴とする。さらに、第１のスイッチング素子と第２のスイッチング素子とは、逆導通型のスイッチング素子であることを特徴とする。第３のスイッチング素子と第４のスイッチング素子とは、逆阻止型のスイッチング素子であることを特徴とする。
【００２４】
第７の発明は、第１から第５の発明において、スイッチングレグが、第３の回路と第１のダイオードと第２のダイオードとで構成されることを特徴とする。そして、第３の回路は、第１のスイッチング素子、第４のスイッチング素子、第３のスイッチング素子、第２のスイッチング素子の順に接続された回路である。第３の回路は、直流電源の高電位側端子と低電位側端子との間に接続されることを特徴とする。第１のダイオードは、直流電源の中間電位端子と第１のスイッチング素子と第４のスイッチング素子の接続点との間に接続されることを特徴とする。第２のダイオードは、第３のスイッチング素子と第２のスイッチング素子の接続点と直流電源の中間電位端子との間に接続されることを特徴とする。さらに、第１から第４のスイッチング素子は逆導通型のスイッチング素子であることを特徴とする。
【００２５】
本発明に係る３レベル電力変換装置のスイッチングレグを上記のように構成することにより、第１と第２のスイッチング素子に直流電源の全電圧が印加されるのを防ぎながら、安定に３レベル電力変換装置を停止することができる。
【００２６】
第８の発明は、第１から第７の発明において、第１から第４のスイッチング素子のゲートを駆動するためのゲート駆動用電源を第２の電源とすることを特徴とする。
この発明によって、第１と第２のスイッチング素子に直流電源の全電圧が印加されるのを防ぎながら、安定に３レベル電力変換装置を停止することができる。
【発明の効果】
【００２７】
本発明によれば、第１と第２の制御手段が異なる電源の電圧で動作する。
したがって、第１の電源の電圧が低下して第１の制御手段の動作が不安定になったとき、第２の制御手段で第１から第４のスイッチング素子の制御信号を生成することが可能となる。そして、第２の制御手段で生成された制御信号により、第１のスイッチング素子と第２のスイッチング素子とがオフすることができる。また、第２の制御手段で生成された制御信号により、第３のスイッチング素子と第４のスイッチング素子とは、所定時間オンした後にオフすることができる。
【００２８】
その結果、第１の電源（制御用電源）の電圧が低下したとき、第１のスイッチング素子と第２のスイッチング素子とに、直流電源の全電圧が印加されるのを防止することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る制御回路の実施形態を説明するためのブロック図である。
【図２】３レベルインバータ装置の主回路構成を説明するための図である。
【図３】制御用電源電圧正常時の制御回路動作を説明するための図である。
【図４】制御用電源電圧低下時の制御回路動作を説明するための図である。
【図５】第２の制御手段のＴ１用回路を説明するための図である。
【図６】第２の制御手段のＴ２用回路を説明するための図である。
【図７】３レベル回路の他の構成を説明するための図である。
【図８】本発明に係る制御回路の他の実施形態を説明するためのブロック図である。
【図９】本発明に係る制御回路の他の実施形態を説明するためのブロック図である。
【図１０】従来技術に係る３レベルインバータ装置の主回路構成を説明するための図である。
【図１１】従来技術に係る制御回路を説明するためのブロック図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図１〜図９に基づいて詳細に説明する。なお、図１〜図９において、図１０および図１１に示した構成要素と共通する構成要素には同符号を付している。
【００３１】
図１は、直流電源１の電圧を変換して３レベルの三相交流電圧を負荷４に供給する３レベルインバータ装置の主回路構成を説明するための図である。この３レベルインバータ装置の主回路は、コンデンサ２Ａ，２Ｂとスイッチングレグ３Ｕ，３Ｖ，３Ｗとを備えている。
【００３２】
コンデンサ２Ａ，２Ｂは、直流電源１の高電位側端子Ｐと低電位側端子Ｎの間に、直列に接続されている。コンデンサ２Ａ，２Ｂの接続点は直流電源１の中間電位を出力する端子Ｃである。直流電源１の電圧は、コンデンサ２Ａの両端電圧とコンデンサ２Ｂの両端電圧の２つの電圧に分割されている。
【００３３】
以下では、直流電源１の電圧を２Ｅとし、高電位側端子Ｐと中間電位端子Ｃとの間の電圧をＥ、中間電位端子Ｃと低電位側端子Ｎとの間の電圧をＥとする。
Ｕ相のスイッチングレグ３Ｕは、第１の回路と第２の回路とを備えている。第１の回路は、スイッチング素子Ｔ１（第１のスイッチング素子）とスイッチング素子Ｔ２（第２のスイッチング素子）とが直列に接続された回路である。スイッチング素子Ｔ１とスイッチング素子Ｔ２とは、ダイオードが逆並列に接続されたＩＧＢＴである。第２の回路は、スイッチング素子Ｔ３（第３のスイッチング素子）とスイッチング素子Ｔ４（第４のスイッチング素子）とが逆並列に接続された回路である。スイッチング素子Ｔ３とスイッチング素子Ｔ４とは、逆阻止型のＩＧＢＴである。
【００３４】
第１の回路は、高電位側端子Ｐと低電位側端子Ｎとの間に接続されている。第２の回路は、中間電位側端子Ｃと第１の回路の接続中点との間に接続されている。第１の回路の接続中点は、Ｕ相スイッチングレグ３Ｕの交流出力端子Ｕである。
【００３５】
Ｖ相のスイッチングレグ３Ｖは、Ｕ相のスイッチングレグと同様の構成からなる。Ｖ相スイッチングレグ３Ｖを構成する第１の回路の接続中点は、Ｖ相スイッチングレグ３Ｖの交流出力端子Ｖである。
【００３６】
Ｗ相のスイッチングレグ３Ｗは、Ｕ相のスイッチングレグと同様の構成からなる。Ｗ相スイッチングレグ３Ｗを構成する第１の回路の接続中点は、Ｗ相スイッチングレグ３Ｗの交流出力端子Ｗである。
【００３７】
交流出力端子Ｕ，Ｖ，Ｗは負荷４に接続されている。
スイッチングレグ３Ｕのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｕ〜Ｇ４Ｕにしたがってオンオフ動作を行う。スイッチングレグ３Ｖのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｖ〜Ｇ４Ｖにしたがってオンオフ動作を行う。スイッチングレグ３Ｗのスイッチング素子Ｔ１〜Ｔ４は、ゲート信号Ｇ１Ｗ〜Ｇ４Ｗにしたがってオンオフ動作を行う。
【００３８】
ゲート信号Ｇ１Ｕ〜Ｇ４Ｕ、Ｇ１Ｖ〜Ｇ４Ｖ、Ｇ１Ｗ〜Ｇ４Ｗは、後述する制御回路によって生成される。
図２は、図１に示した３レベルインバータ装置を制御する回路の実施形態を説明するためのブロック図である。
【００３９】
この制御回路は、第１の制御手段５、第２の制御手段６ａ、制御用電源７（第１の電源）およびゲート駆動用電源８（第２の電源）を備えている。ゲート駆動用電源８は、スイッチングレグ３Ｕ，３Ｖ，３Ｗそれぞれのスイッチング素子Ｔ１〜Ｔ４を駆動するための電源である。
【００４０】
第１の制御手段５は、Ｕ相用制御手段５１、Ｖ相用制御手段５２、Ｗ相用制御手段５３、キャリア信号生成手段５４、装置異常検出手段５５および制御電源電圧低下検出手段５６を備えている。
【００４１】
Ｕ相用制御手段５１は、変調信号生成手段５１１、ＰＷＭ信号生成手段５１２，５１３およびゲートロック処理手段５１４を備えている。Ｖ相用制御手段５２とＷ相用制御手段５３とは、Ｕ相用制御手段５１と同様の構成と機能を有している。
【００４２】
装置異常検出手段５５は、３レベルインバータ装置の異常（例えば、過電流、スイッチング素子の過温度等）を検出して、装置異常信号ＧＬを出力する。装置異常信号ＧＬがローレベル（以下、Ｌレベルと略す。）のとき、３レベルインバータ装置は正常である。一方、装置異常信号ＧＬがハイレベル（以下、Ｈレベルと略す。）のとき、３レベルインバータ装置に異常が発生している。この場合、３レベルインバータ装置は、その動作を停止する必要がある。
【００４３】
制御電源電圧低下検出手段５６は、制御用電源７の電圧が所定値以下に低下したことを検出して、制御電源電圧低下信号ＰＳＬを出力する。
制御電源電圧低下信号ＰＳＬがＬレベルのとき、制御用電源７の電圧は所定値以上であり、正常である。制御電源電圧低下信号ＰＳＬがＨレベルのとき、制御用電源７の電圧は所定値以下であり、異常である。制御用電源７の電圧が所定値以下に低下した場合、第１の制御手段５は安定に動作することができない。したがって、３レベルインバータ装置はその動作を停止する必要がある。
【００４４】
上記制御回路の構成において、Ｕ相用制御手段５１、Ｖ相用制御手段５２、Ｗ相用制御手段５３およびキャリア信号生成手段５４は、制御用電源７の電圧で動作する。一方、第２の制御手段６ａ，装置異常検出手段５５および制御電源電圧低下検出手段５６は、ゲート駆動用電源８の電圧で動作する。
【００４５】
以下では、図３および図４を参照しながら、主にＵ相に係る主回路および制御回路を用いて本発明の作用を説明する。
まず、図３は、制御用電源７の電圧が正常なときの制御回路動作を説明するための図である。
【００４６】
キャリア信号生成手段５４は、キャリア信号ＵＰとキャリア信号ＤＮとを生成する。キャリア信号ＵＰとキャリア信号ＤＮとは、同じ位相で上下にずれた信号である。
変調信号生成手段５１１は、変調信号λを生成する。変調信号λは、スイッチングレグ３Ｕの交流出力端子Ｕから出力される交流電圧の大きさを指令する信号である。変調信号λは、キャリア信号ＤＮが谷となる値とキャリア信号ＵＰが山となる値との間で変化する信号である。
【００４７】
ＰＷＭ信号生成手段５１２は、変調信号λとキャリア信号ＵＰとを入力してＰＷＭ演算を行う。ＰＷＭ演算の結果として、ＰＷＭ信号生成手段５１２は、スイッチング素子Ｔ１用の制御信号Ｓ１とスイッチング素子Ｔ３用の制御信号Ｓ３とを生成する。
【００４８】
変調信号λが正の値のとき、制御信号Ｓ１と制御信号Ｓ３とは、相補的にＨレベルまたはＬレベルとなる（図３（ａ）（ｂ））。制御信号Ｓ１がＨレベルのとき、スイッチング素子Ｔ１はオンする。制御信号Ｓ１がＬレベルのとき、スイッチング素子Ｔ１はオフする。同様に、制御信号Ｓ３がＨレベルのとき、スイッチング素子Ｔ３はオンする。制御信号Ｓ３がＬレベルのとき、スイッチング素子Ｔ３はオフする。なお、制御信号Ｓ１と制御信号Ｓ３とは、同時にＬレベルとなる期間（休止期間）を有している。この休止期間は、スイッチング素子Ｔ１とスイッチング素子Ｔ３とが同時にオンしないように設けられる期間である。
【００４９】
ＰＷＭ信号生成手段５１３は、変調信号λとキャリア信号ＤＮとを入力してＰＷＭ演算を行う。ＰＷＭ演算の結果として、ＰＷＭ信号生成手段５１３は、スイッチング素子Ｔ２用の制御信号Ｓ２とスイッチング素子Ｔ４用の制御信号Ｓ４とを生成する。
【００５０】
変調信号λが負の値のとき、制御信号Ｓ２と制御信号Ｓ４とは、相補的にＨレベルまたはＬレベルとなる（図３（ｃ）（ｄ））。制御信号Ｓ２がＨレベルのとき、スイッチング素子Ｔ２はオンする。制御信号Ｓ２がＬレベルのとき、スイッチング素子Ｔ２はオフする。同様に、制御信号Ｓ４がＨレベルのとき、スイッチング素子Ｔ４はオンする。制御信号Ｓ４がＬレベルのとき、スイッチング素子Ｔ４はオフする。なお制御信号Ｓ２と制御信号Ｓ４とは、同時にＬレベルとなる休止期間を有している。
【００５１】
また、変調信号λが正の値のとき、制御信号Ｓ４は常時Ｈレベルとなる。一方、変調信号λが負の値のとき、制御信号Ｓ３は常時Ｈレベルとなる。
装置異常検出手段５５が装置異常を検出していないとき、装置異常信号ＧＬはＬレベルである。このとき、ゲートロック処理手段５１４は、制御信号Ｓ１〜Ｓ４を制御信号Ｓ１Ｕ〜Ｓ４Ｕとして出力する（図３（ｇ）〜（ｊ））。装置異常検出手段５５が検出する装置異常とは、例えば、過電流、スイッチング素子の過温度等である。
【００５２】
第２の制御手段６ａは、制御信号Ｓ１Ｕ〜Ｓ４Ｕを用いて、スイッチング素子Ｔ１からＴ４のゲート信号Ｇ１Ｕ〜Ｇ４Ｕを生成する（図３（ｋ）〜（ｌ））。ゲート信号Ｇ１Ｕ〜Ｇ４Ｕは、制御信号Ｓ１Ｕ〜Ｓ４ＵのＨレベルとＬレベルを反転した信号である。したがって、ゲート信号がＬレベルのときスイッチング素子はオンする。ゲート信号がＨレベルのときスイッチング素子はオフする。
【００５３】
一方、制御用電源７の電圧が正常の状態で、装置異常検出手段５５が装置異常を検出したとき、以下の動作となる。なお、制御用電源７の電圧が正常なとき、制御電源電圧低下信号ＰＳＬはＨレベルである。また、装置異常検出手段５５が装置異常を検出したとき、装置異常信号ＧＬはＨレベルである。
【００５４】
装置異常信号ＧＬがＨレベルになる直前の状態は、制御信号Ｓ１Ｕ，Ｓ４ＵがＨレベル（ゲート信号Ｇ１Ｕ，Ｇ４ＵがＬレベル）である。そして、制御信号Ｓ２Ｕ，Ｓ３ＵがＬレベル（ゲート信号Ｇ２Ｕ，Ｇ３ＵがＨレベル）である。すなわち、スイッチング素子Ｔ１，Ｔ４がオンし、スイッチング素子Ｔ２，Ｔ３がオフしている。そのため、交流出力端子Ｕには２Ｅの電位が出力されている。また、電流が、スイッチング素子Ｔ１を通してコンデンサ２Ａから負荷４に流れている。
【００５５】
この状態で装置異常信号ＧＬがＨレベルになると、ゲートロック処理手段５１４は、制御信号Ｓ１ＵをＨレベルからＬレベルにする。また、ゲートロック処理手段５１４は、制御信号Ｓ２Ｕ，Ｓ３ＵをＬレベルに保持し、制御信号Ｓ４ＵをＨレベルに保持する。
【００５６】
このように制御信号Ｓ１Ｕ〜Ｓ４Ｕを制御すると、スイッチング素子Ｔ４がオン、スイッチング素子Ｔ２，Ｔ３がオフしている状態で、スイッチング素子Ｔ１がターンオフすることができる。そして、交流出力端子Ｕの電位は、スイッチング素子Ｔ４がオンしているので、中間電位端子Ｃの電位Ｅにクランプされる。したがって、直流電源１の全電圧２Ｅがスイッチング素子Ｔ１に印加されることはない。
【００５７】
ゲートロック処理手段５１４は、装置異常信号ＧＬを入力してから所定時間後に、制御信号Ｓ４ＵをＬレベルにする。これにより、スイッチング素子Ｔ４がオフし、全てのスイッチング素子がオフ状態となる。装置異常信号ＧＬがＨレベルになってから制御信号Ｓ４ＵがＬレベルなるまでの時間は、スイッチング素子Ｔ１がターンオフ動作を完了する時間よりも長い時間に設定される。
【００５８】
制御信号Ｓ２Ｕ，Ｓ３ＵがＨレベル、制御信号Ｓ１Ｕ，Ｓ４ＵがＬレベルの状態で装置異常信号ＧＬがＨレベルになったとき、第１の制御手段５と第２の制御手段６ａは、上記とほぼ同様の論理で動作する。したがって、この場合も、直流電源１の全電圧２Ｅがスイッチング素子Ｔ２に印加されることはない。
【００５９】
次に、制御用電源７の電圧が低下した場合の動作を、図４を用いて説明する。
図４において、制御用電源７の電圧が低下するまでの各制御信号の状態は、図３で説明した装置異常が発生するまでの動作と同じである。すなわち、制御電源電圧低下信号ＰＳＬがＬレベルになる直前は、制御信号Ｓ１Ｕ，Ｓ４ＵがＨレベル（ゲート信号Ｇ１Ｕ，Ｇ４ＵがＬレベル）である。そして、制御信号Ｓ２Ｕ，Ｓ３ＵがＬレベル（ゲート信号Ｇ２Ｕ，Ｇ３ＵがＨレベル）である。そして、スイッチング素子Ｔ１，Ｔ４がオンし、スイッチング素子Ｔ２，Ｔ３がオフしている。そのため、交流出力端子Ｕには２Ｅの電位が出力されている。また、電流が、スイッチング素子Ｔ１を通してコンデンサ２Ａから負荷４に流れている。
【００６０】
この状態で制御電源電圧低下信号ＰＳＬがＬレベルになると、ゲートロック処理手段５１４は、制御信号Ｓ１Ｕ〜Ｓ４Ｕの全てをＬレベルにする。
第２の制御手段６ａは、スイッチング素子Ｔ１，Ｔ２のゲート信号Ｇ１Ｕ，Ｇ２Ｕを、制御信号Ｓ１Ｕ，Ｓ２Ｕに従ってＨレベルとする。これにより、スイッチング素子Ｔ１，Ｔ２はオフする。一方、第２の制御手段６ａは、スイッチング素子Ｔ３，Ｔ４のゲート信号Ｇ３Ｕ，Ｇ４Ｕを、強制的にＬレベルにする。これにより、スイッチング素子Ｔ３，Ｔ４はオンする。
【００６１】
なお、スイッチング素子Ｔ１のターンオフが完了する前にスイッチング素子Ｔ３がターンオンすると過電流が流れる可能性がある。この過電流の発生を防止するため、スイッチング素子Ｔ１がターンオフするタイミングとスイッチング素子Ｔ３がターンオンするタイミングに、時間差を設けるのが好適である。同様に、スイッチング素子Ｔ２がターンオフするタイミングとスイッチング素子Ｔ４がターンオンするタイミングに、時間差を設けるのが好適である。
【００６２】
また、既にオフ状態にあるスイッチング素子Ｔ１またはＴ２に対応するスイッチング素子Ｔ３またはＴ４はオフ状態を維持するのが好適である。オフ状態を維持すれば、上記過電流を防止することができる。
【００６３】
第１の制御手段５と第２の制御手段６ａの上記動作により、スイッチング素子Ｔ１は、スイッチング素子Ｔ４がオンしている状態で、ターンオフすることができる。また、スイッチング素子Ｔ２は、スイッチング素子Ｔ３がオンしている状態で、ターンオフすることができる。
【００６４】
このとき、交流出力端子Ｕの電位は、スイッチング素子Ｔ３，Ｔ４がオンしているので、中間電位端子Ｃの電位Ｅにクランプされる。したがって、直流電源１の全電圧２Ｅがスイッチング素子Ｔ１，Ｔ２に印加されることはない。
【００６５】
第２の制御手段６ａは、制御電源電圧低下信号ＰＳＬを入力してから所定時間後に、ゲート信号Ｇ３Ｕ，Ｇ４ＵをＨレベルにする。これにより、スイッチング素子Ｔ３，Ｔ４がオフし、全てのスイッチング素子がオフ状態となる。
【００６６】
制御信号Ｓ２Ｕ，Ｓ３ＵがＨレベル、制御信号Ｓ１Ｕ，Ｓ４ＵがＬレベルの状態で制御電源電圧低下信号ＰＳＬがＬレベルになったとき、第１の制御手段５と第２の制御手段６ａは、上記とほぼ同様の論理で動作する。したがって、この場合も、直流電源１の全電圧２Ｅがスイッチング素子Ｔ２に印加されることはない。
【００６７】
次に、図５、図６を用いて、第２の制御手段６ａの動作をより具体的に説明する。
図５は、第２の制御手段６ａのうち、スイッチング素子Ｔ１のゲート信号Ｇ１Ｕを生成するゲートＩＦ回路６１の例である。
【００６８】
この回路において、トランジスタＴｒ１のコレクタ端子がゲート信号Ｇ１Ｕの出力端子となる。トランジスタＴｒ１のコレクタ端子はゲート駆動用電源８の１５［Ｖ］端子に抵抗Ｒ１でプルアップされており、エミッタ端子はゲート駆動用電源８の０［Ｖ］端子に接続されている。ゲート信号Ｇ１Ｕは、トランジスタＴｒ１のコレクタ端子の電圧が１５［Ｖ］のときＨレベルであり、０［Ｖ］のときＬレベルである。
【００６９】
上記回路には、ゲートロック処理手段５１４から出力された制御信号Ｓ１Ｕと装置異常検出手段５５から出力された装置異常信号ＧＬとが入力される。制御信号Ｓ１Ｕは論理積演算子ＡＮＤの非反転端子に入力される。装置異常信号ＧＬは、論理積演算子ＡＮＤの反転端子に入力される。
【００７０】
論理積演算子ＡＮＤは、非反転端子にＨレベルの信号が入力され、かつ反転端子にＬレベルの信号が入力されたとき、Ｈレベルの信号を出力する。論理積演算子ＡＮＤは、非反転端子にＬレベルの信号が入力されたとき、または反転端子にＨレベルの信号が入力されたとき、Ｌレベルの信号を出力する。
【００７１】
まず、３レベルインバータ装置が正常の場合の動作について説明する。
３レベルインバータ装置が正常の場合、装置異常信号ＧＬはＬレベルである。したがって、制御信号Ｓ１ＵがＨレベルのとき、論理積演算子ＡＮＤからＨレベルの信号が出力される。また、制御信号Ｓ１ＵがＬレベルのとき、論理積演算子ＡＮＤからＬレベルの信号が出力される。
【００７２】
論理積演算子ＡＮＤの出力信号がＨレベルのとき、トランジスタＴｒ１のベースに電流が流れ、トランジスタＴｒ１がオンする。トランジスタＴｒ１がオンすることにより、ゲート信号Ｇ１Ｕは０［Ｖ］、すなわちＬレベルとなる。一方、論理積演算子ＡＮＤの出力信号がＬレベルのとき、トランジスタＴｒ１のベースには電流が流れない。したがって、トランジスタＴｒ１はオフする。トランジスタＴｒ１がオフすることにより、ゲート信号Ｇ１Ｕは１５［Ｖ］、すなわちＨレベルとなる。したがって、制御信号Ｓ１ＵがＬレベルのとき、ゲート信号Ｇ１ＵはＨレベルになる。制御信号Ｓ１ＵがＨレベルのとき、ゲート信号Ｇ１ＵはＬレベルになる。
【００７３】
次に、３レベルインバータ装置が異常の場合の動作について説明する。
３レベルインバータ装置が異常の場合、装置異常信号ＧＬはＨレベルである。この場合、論理積演算子ＡＮＤの出力はＬレベルに固定された信号となる。そうすると、トランジスタＴｒ１のベースには電流が流れないため、トランジスタＴｒ１はオフしている。トランジスタＴｒ１がオフすることにより、ゲート信号Ｇ１Ｕは１５［Ｖ］、すなわちＨレベルとなる。したがって、この場合は、ゲート信号Ｇ１Ｕは常にＨレベルとなる。
【００７４】
スイッチング素子Ｔ２のゲート信号Ｇ２Ｕを生成する回路は、図５に示したスイッチング素子Ｔ１のゲート信号Ｇ１Ｕを生成するゲートＩＦ回路６１と同様の回路である。したがって、スイッチング素子Ｔ２のゲート信号Ｇ２Ｕを生成する回路は、ゲートＩＦ回路６１と同様の動作をする。
【００７５】
図６は、第２の制御手段６ａのうち、スイッチング素子Ｔ３のゲート信号Ｇ３Ｕを生成する回路の例である。
この回路は、ゲートＩＦ回路６１と制御電源低下時オン回路６２とからなる。ゲートＩＦ回路６１の出力点と制御電源低下時オン回路６２の出力点とが接続されている。この接続点の信号がスイッチング素子Ｔ３のゲート信号Ｇ３Ｕとなる。
【００７６】
ゲートＩＦ回路６１の出力端子は、トランジスタＴｒ１のコレクタ端子である。トランジスタＴｒ１のコレクタ端子はゲート駆動用電源８の１５［Ｖ］端子に抵抗Ｒ１でプルアップされており、エミッタ端子はゲート駆動用電源８の０［Ｖ］端子に接続されている。
【００７７】
制御電源低下時オン回路６２の出力端子は、トランジスタＴｒ４のコレクタ端子である。トランジスタＴｒ４のコレクタ端子はゲート駆動用電源８の１５［Ｖ］端子に抵抗Ｒ４でプルアップされており、エミッタ端子はゲート駆動用電源８の０［Ｖ］端子に接続されている。
【００７８】
したがって、ゲート信号Ｇ３Ｕは、トランジスタＴｒ１とトランジスタＴｒ４のいずれかがオンしたときＬレベルであり、いずれもがオフしたときＨレベルである。
ゲートＩＦ回路６１には、ゲートロック処理手段５１４から出力された制御信号Ｓ３Ｕと装置異常検出手段５５から出力された装置異常信号ＧＬとが入力される。制御信号Ｓ３Ｕは論理積演算子ＡＮＤの非反転端子に入力される。装置異常信号ＧＬは遅延手段ＤＬＹを介して論理積演算子ＡＮＤの反転端子に入力される。
【００７９】
論理積演算子ＡＮＤは、非反転端子にＨレベルの信号が入力され、かつ反転端子にＬレベルの信号が入力されたとき、Ｈレベルの信号を出力する。論理積演算子ＡＮＤは、非反転端子にＬレベルの信号が入力されたとき、または反転端子にＨレベルの信号が入力されたとき、Ｌレベルの信号を出力する。
【００８０】
まず、３レベルインバータ装置が正常かつ制御用電源の電圧が正常の場合の動作について説明する。
３レベルインバータ装置が正常の場合、装置異常信号ＧＬはＬレベルである。したがって、制御信号Ｓ３ＵがＨレベルのとき、論理積演算子ＡＮＤからＨレベルの信号が出力される。また、制御信号Ｓ３ＵがＬレベルのとき、論理積演算子ＡＮＤからＬレベルの信号が出力される。
【００８１】
論理積演算子ＡＮＤの出力信号がＨレベルのとき、トランジスタＴｒ１のベースに電流が流れる。したがって、トランジスタＴｒ１がオンする。トランジスタＴｒ１がオンすることにより、ゲート信号Ｇ１Ｕは０［Ｖ］、すなわちＬレベルとなる。一方、論理積演算子ＡＮＤの出力信号がＬレベルのとき、トランジスタＴｒ１のベースには電流が流れない。したがって、トランジスタＴｒ１はオフする。トランジスタＴｒ１がオフすることにより、ゲート信号Ｇ１Ｕは１５［Ｖ］、すなわちＨレベルとなる。したがって、制御信号Ｓ１ＵがＬレベルのときゲート信号Ｇ１ＵはＨレベルになる。制御信号Ｓ１ＵがＨレベルのときゲート信号Ｇ１ＵはＬレベルになる。
【００８２】
一方、制御電源低下時オン回路６２には、制御電源電圧低下検出手段５６から出力された制御電源電圧低下信号ＰＳＬと装置異常検出手段５５から出力された装置異常信号ＧＬとが入力される。
【００８３】
装置異常信号ＧＬはトランジスタＴｒ３のベース端子に入力される。３レベルインバータ装置が正常なとき、装置異常信号ＧＬはＬレベルである。このとき、トランジスタＴｒ３のベースには電流が流れない。したがって、トランジスタＴｒ３はオフしている。
【００８４】
制御電源電圧低下信号ＰＳＬはトランジスタＴｒ２のベース端子に入力される。トランジスタＴｒ２のベース端子は、抵抗Ｒ２で１５［Ｖ］端子にプルアップされている。制御用電源の電圧が正常なとき、制御電源電圧低下信号ＰＳＬはＨレベルである。このとき、トランジスタＴｒ２のベースに電流が流れる。したがって、トランジスタＴｒ２がオンする。
【００８５】
トランジスタＴｒ４のベース端子は、抵抗Ｒ３で１５［Ｖ］端子にプルアップされている。トランジスタＴｒ２がオンかつトランジスタＴｒ３がオフのとき、トランジスタＴｒ４のベースには電流が流れない。したがって、トランジスタＴｒ４はオフしている。
【００８６】
トランジスタＴｒ４がオフしているため、トランジスタＴｒ１がオフのとき、ゲート信号Ｇ３ＵはＨレベルになる。また、トランジスタＴｒ１がオンのとき、ゲート信号Ｇ３ＵはＬレベルになる。
【００８７】
すなわち、３レベルインバータ装置が正常かつ制御用電源の電圧が正常の場合、制御信号Ｓ３ＵがＬレベルのときゲート信号Ｇ３ＵはＨレベルとなる。そして、制御信号Ｓ３ＵがＨレベルのときゲート信号Ｇ３ＵはＬレベルとなる。
【００８８】
次に、制御用電源の電圧が低下した場合の動作について説明する。
この場合、制御電源電圧低下信号ＰＳＬがＨレベルからＬレベルに変化してから所定時間が経過するまでは、装置異常信号ＧＬはＬレベルである。
【００８９】
したがって、ゲートＩＦ回路６１のトランジスタＴｒ１の動作は、３レベルインバータ装置が正常な場合の動作と同様である。すなわち、制御信号Ｓ１ＵがＨレベルのとき、トランジスタＴｒ１はオンする。制御信号Ｓ１ＵがＬレベルのとき、トランジスタＴｒ１はオフする。
【００９０】
そして、制御電源電圧低下信号ＰＳＬがＨレベルからＬレベルに変化してから所定時間が経過したとき、装置異常信号ＧＬはＬレベルからＨレベルに変化する。装置異常信号ＧＬがＨレベルになると、ゲートＩＦ回路６１の論理積演算子ＡＮＤの出力がＬレベルになる。論理積演算子ＡＮＤの出力がＬレベルになると、トランジスタＴｒ１のベースには電流が流れない。したがって、制御電源電圧低下信号ＰＳＬがＨレベルからＬレベルに変化してから所定時間が経過した後は、トランジスタＴｒ１とトランジスタＴｒ４とが同時にオフする。
【００９１】
一方、制御電源低下時オン回路６２のトランジスタＴｒ３のベース端子には、装置異常検出手段５５から出力された装置異常信号ＧＬが入力される。制御電源電圧低下信号ＰＳＬがＨレベルからＬレベルに変化してから所定時間が経過するまでは、装置異常信号ＧＬはＬレベルである。したがって、トランジスタＴｒ３のベースには電流が流れない。よって、トランジスタＴｒ３はオフしている。
【００９２】
制御電源低下時オン回路６２のトランジスタＴｒ２のベース端子には、制御電源電圧低下信号ＰＳＬが入力される。制御用電源の電圧が低下したとき、制御電源電圧低下信号ＰＳＬはＨレベルからＬレベルに変化する。制御電源電圧低下信号ＰＳＬがＬレベルになると、トランジスタＴｒ２のベースには電流が流れない。よって、トランジスタＴｒ２はオフする。
【００９３】
トランジスタＴｒ３がオフしているため、トランジスタＴｒ２がオフすると、トランジスタ４のベースにはプルアップ抵抗Ｒ３を通して電流が流れる。したがって、トランジスタＴｒ４がオンする。
【００９４】
トランジスタＴｒ４がオンすると、トランジスタＴｒ１のオンオフ状態にかかわらず、ゲート信号Ｇ３Ｕは強制的にＬレベルとなる。
装置異常信号ＧＬは、制御電源電圧低下信号ＰＳＬがＨレベルからＬレベルに変化してから所定時間後に、ＬレベルからＨレベルに変化する。
【００９５】
装置異常信号ＧＬがＨレベルになると、トランジスタＴｒ３のベースに電流が流れて、トランジスタＴｒ３がオンする。トランジスタＴｒ３がオンすると、トランジスタＴｒ４のベースには電流が流れない。したがって、トランジスタＴｒ４がオフする。
【００９６】
トランジスタＴｒ１とトランジスタＴｒ４がオフすると、ゲート信号Ｇ３ＵはＨレベルとなる。
以上より、制御用電源の電圧が正常なとき、ゲート信号Ｇ３Ｕは制御信号Ｓ３Ｕに対応してＨレベルまたはＬレベルに交互に変化する。そして、制御用電源の電圧の異常が検出されると、ゲート信号Ｇ３Ｕは所定時間Ｌレベルとなり、その後Ｈレベルになる。
【００９７】
最後に、３レベルインバータ装置が異常の場合の動作について説明する。
３レベルインバータ装置が異常の場合、装置異常信号ＧＬはＨレベルである。この場合、論理積演算子ＡＮＤの出力はＬレベルに固定された信号となる。そうすると、トランジスタＴｒ１のベースには電流が流れない。したがって、トランジスタＴｒ１はオフしている。
【００９８】
一方、制御電源低下時オン回路６２のトランジスタＴｒ３のベース端子には、装置異常信号ＧＬのＨレベルの信号が入力される。したがって、トランジスタＴｒ３はオンする。そして、トランジスタＴｒ３がオンすると、トランジスタＴｒ４のベースには電流が流れない。したがって、トランジスタＴｒ４がオフする。このとき、トランジスタＴｒ４の動作は制御電圧低下信号ＰＳＬに影響されない。
【００９９】
すなわち、３レベルインバータ装置が異常の場合、トランジスタＴｒ１とトランジスタＴｒ４とがオフしているため、ゲート信号Ｇ３Ｕは常にＨレベルとなる。
スイッチング素子Ｔ４のゲート信号Ｇ４Ｕを生成する回路は、図６に示した制御電源低下時オン回路６２と同様の回路である。したがって、スイッチング素子Ｔ４のゲート信号Ｇ４Ｕを生成する回路は、制御電源低下時オン回路６２と同様の動作をする。
【０１００】
以上により、制御電源電圧低下検出手段５５が制御用電源の電圧低下を検出したとき、スイッチング素子Ｔ１，Ｔ２はオフする。また、スイッチング素子Ｔ３，Ｔ４は一度オンしてから所定時間後にオフする。スイッチング素子Ｔ３，Ｔ４がこのように動作することにより、スイッチング素子Ｔ１，Ｔ２に直流電源１の電圧２Ｅが印加されるのを防止することができる。
【０１０１】
なお、図５および図６に示したゲートＩＦ回路６１および制御電源低下時オン回路６２は、制御信号、装置異常信号、制御電源低下信号を用いてゲート信号を生成する手段の一例である。したがって、同様の機能を発揮できるのであれば、他の電気素子やロジック素子を用いて構成しても良い。
【０１０２】
図８は、本発明に係る制御回路の他の実施形態を説明するためのブロック図である。
この実施形態では、装置異常検出手段５５が第１の制御手段５の外部に設けられている。そして、装置異常検出手段５５は、制御用電源７とゲート駆動用電源８の電源以外の電源で動作する。
【０１０３】
このように、第１の制御手段５の外部に設けた装置異常検出手段５５から装置異常信号ＧＬを出力するようにしても、上記で説明したのと同様の作用および効果を発揮することができる。
【０１０４】
図９は、本発明に係る制御回路の他の実施形態を説明するためのブロック図である。
この実施形態では、ゲート駆動用電源８の電圧で動作する制御電源電圧低下検出手段５６が、制御電源電圧低下信号ＰＳＬと装置異常信号ＧＬとを生成している。そして、装置異常信号ＧＬは、制御電源電圧低下信号ＰＳＬがＬレベルになってから所定時間後にＨレベルとなる信号である。このように、制御電源電圧低下検出手段５６が制御電源電圧低下信号ＰＳＬと装置異常信号ＧＬとを生成するようにしても、上記で説明したのと同様の作用および効果を発揮することができる。
【符号の説明】
【０１０５】
１・・・直流電源、２Ａ，２Ｂ・・・コンデンサ、３Ｕ，３Ｖ，３Ｗ・・・３レベルスイッチングレグ、４・・・負荷、５・・・第１の制御手段、６，６ａ・・・第２の制御手段、７・・・制御用電源、８・・・ゲート駆動用電源。
【図１】
2013158093.tif 000003
【図２】
2013158093.tif 000004
【図３】
2013158093.tif 000005
【図４】
2013158093.tif 000006
【図５】
2013158093.tif 000007
【図６】
2013158093.tif 000008
【図７】
2013158093.tif 000009
【図８】
2013158093.tif 000010
【図９】
2013158093.tif 000011
【図１０】
2013158093.tif 000012
【図１１】
2013158093.tif 000013