(57)【要約】【課題】電源瞬停時に出力ノードの電圧が低電位電源端子の電圧よりも大きく低下することを防止する。【解決手段】基準電流発生回路１０と、該基準電流発生回路１０で発生した基準電流を基準電圧に変換して出力ノードＮ１から出力する電流電圧変換回路２０とを備えた定電圧出力回路において、出力ノードＮ１と低電位電源端子２との間に、アノードが低電位電源端子１に接続されカソードが出力ノードＮ１に接続されるダイオードＤ１を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準電流発生回路と該基準電流発生回路で発生した基準電流を基準電圧に変換して出力ノードから出力する電流電圧変換回路とを備えた定電圧出力回路において、前記出力ノードと低電位電源端子との間に、アノードが前記低電位電源端子に接続されカソードが前記出力ノードに接続されるダイオードを接続したことを特徴とする定電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源電圧の変動や温度の変動の影響を大きく受けない一定の電圧を出力する定電圧出力回路に関する。
【背景技術】
【０００２】
電源電圧の変動や温度の変動の影響を大きく受けない基準電圧を出力するバンドギャップ基準定電圧出力回路として、図３に示すような回路がある（例えば、特許文献１参照）。この定電圧出力回路は、基準電流発生回路１０と電流電圧変換回路２０Ａと増幅回路３０で構成されている。１は高電位電源端子（ＶＤＤ）、２は低電位電源端子（ＶＳＳ）、３は出力端子（ＶＯＵＴ）である。
【０００３】
基準電流発生回路１０は、ダイオード接続のバイポーラトランジスタＱ１、そのトランジスタＱ１に対してエミッタ面積がｎ倍に設定されたダイオード接続のバイポーラトランジスタＱ２、抵抗Ｒ１、カレントミラー接続の同一特性のＮＭＯＳトランジスタＭ１，Ｍ２、カレントミラー接続の同一特性のＰＭＯＳトランジスタＭ３，Ｍ４によって構成されている。
【０００４】
また、電流電圧変換回路２０Ａは、トランジスタＭ４とカレントミラー接続されたＰＭＯＳトランジスタＭ５、抵抗Ｒ２、ダイオード接続のバイポーラトランジスタＱ３で構成されている。さらに、増幅回路３０は、演算増幅器ＯＰ１、抵抗ＲＦ，ＲＱによって構成されている。
【０００５】
さて、トランジスタＱ１のベース・エミッタ間電圧をＶEB1とし、トランジスタＱ２のベース・エミッタ間電圧をＶEB2とすると、
ＶEB1−ＶEB2＝ΔＶEB
となる。このΔＶEBはバンドギャップ電圧であり、
ΔＶEB＝ＶＴlnｎ
で表され、抵抗Ｒ１の両端に現れる。よって、トランジスタＭ４のドレイン電流ＩＤ４は、
ＩＤ４＝ΔＶEB／Ｒ１＝ＶＴlnｎ／Ｒ１
となる。
【０００６】
この電流ＩＤ４はトランジスタＭ５のドレインにミラーされて電流ＩＤ５となるので、出力ノードＮ１の電圧ＶＲは、トランジスタＱ３のベース・エミッタ間電圧をＶEB3とすると、
ＶＲ＝ＶEB3＋（Ｒ２／Ｒ１）ＶＴlnｎ
となる。（Ｒ２／Ｒ１）lnｎの値が１７．２となるようにＲ２／Ｒ１とｎの値が設定されることで、電源電圧ＶＤＤや温度の影響を受けない電圧ＶＲ（バンドギャップ電圧）が生成される（非特許文献１参照）。この電圧ＶＲが、演算増幅器ＯＰ１と抵抗ＲＦ，ＲＱによって所定の利得で増幅されて、後段回路に必要な出力電圧Ｖoutとなって出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−２１８２９０号公報
【非特許文献】
【０００８】
【非特許文献１】Behzad Razavi著／黒田忠広監訳、「アナログ録CMOS集積回路の設計  応用編」、468，477頁、平成１５年３月３０日発行、丸善
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、図３の定電圧出力回路を、電源電圧ＶＤＤが断続的に遮断され０Ｖに瞬短絡される環境（以下、電源の瞬停という。）で使用する際、瞬停過渡期において、電流電圧変換回路２０Ａの出力ノードＮ１の電圧ＶＲが、最低電圧ＶＳＳよりもさらに低く落ち込むことがある。その様子を図４に示した。
【００１０】
定電圧出力回路に投入された電源電圧ＶＤＤが瞬停するときは、出力ノードＮ１の電圧ＶＲも降下し、やがて、トランジスタＱ３のベース・エミッタ間電圧とトランジスタＭ５の飽和電圧が確保できなくなり、それらのトランジスタＱ３，Ｍ５がオフして、出力ノードＮ１のインピーダンスはほぼ無限大になる。このとき、出力ノードＮ１の寄生容量Ｃｏの電荷は、その放電経路がなくなる。よって、電源電圧ＶＤＤが零になるときは、出力ノードＮ１の電圧ＶＲは、寄生容量Ｃｏに充電された電圧分だけ負方向にシフトして保持される。つまり、出力ノードＮ１の電位ＶＲが、最低電圧ＶＳＳよりもさらに負方向に大きく落ち込む。
【００１１】
ただし、この電圧ＶＲの落ち込み量は、電源電圧幅（ＶＤＤ−ＶＳＳ）を超えることはなく、素子の耐圧からみても、問題となることはほとんどない。
【００１２】
しかし、近年のアプリケーションに課せられる課題によっては、回路内部の任意の出力ノードにおいて、上記のような不測の電圧変化を容認しないケースがある。特に電源電圧の上限、下限を超える場合は、問題になる場合がある。従来、このような点に対する対策例の具体案はなく、定電圧出力回路の出力側に接続される素子の逆電圧耐圧を十分にとっておく程度であった。
【００１３】
本発明の目的は、電源瞬停に対して、出力ノードの電圧が電源の最低電位よりも大きく低下することを防止した定電圧出力回路を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明の定電圧出力回路は、基準電流発生回路と該基準電流発生回路で発生した基準電流を基準電圧に変換して出力ノードから出力する電流電圧変換回路とを備えた定電圧出力回路において、前記出力ノードと低電位電源端子との間に、アノードが前記低電位電源端子に接続されカソードが前記出力ノードに接続されるダイオードを接続したことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、出力ノードの電圧が低電位電源端子の電圧より低下したとき、ダイオードが導通して、出力ノードと低電位電源端子との間の電圧をその順方向電圧によってホールドするので、出力ノードの電圧が低電位電源端子の電圧より大幅に低下することが防止される。このため、瞬停時における端子電圧の異常変動を容認しない規格で開発されるアプリケーションに使用できる利点がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例の定電圧出力回路の回路図である。
【図２】図１の定電圧出力回路の動作波形図である。
【図３】従来の定電圧出力回路の回路図である。
【図４】図３の定電圧出力回路の動作波形図である。
【発明を実施するための形態】
【００１７】
図１に本発明の実施例の定電圧出力回路を示す。本実施例の定電圧出力回路は、基準電流発生回路１０と電流電圧変換回路２０と増幅回路３０で構成されている。１は高電位電源端子（ＶＤＤ）、２は低電位電源端子（ＶＳＳ）、３は出力端子（ＶＯＵＴ）である。基準電流発生回路１０は、ダイオード接続のバイポーラトランジスタＱ１、そのトランジスタＱ１に対してエミッタ面積がｎ倍に設定されたダイオード接続のバイポーラトランジスタＱ２、抵抗Ｒ１、カレントミラー接続の同一特性のＮＭＯＳトランジスタＭ１，Ｍ２、カレントミラー接続された同一特性のＰＭＯＳトランジスタＭ３，Ｍ４によって構成されている。これは図３の基準電流発生回路１０と同じである。
【００１８】
また、電流電圧変換回路２０は、トランジスタＭ４とカレントミラー接続されたＰＭＯＳトランジスタＭ５、抵抗Ｒ２、ダイオード接続のバイポーラトランジスタＱ３、出力ノードＮ１の側がカソード、低電位電源端子２の側がアノードとなるように、出力ノードＮ１と低電位電源端子２との間に接続されたダイオードＤ１で構成されている。このように、本実施例の電流電圧変換回路２０では、図３の電流電圧変換回路２０Ａに対して、ダイオードＤ１が追加接続されている。このダイオードＤ１をプロセスで実現するには、そのアノードがＰ型サブストレートに、カソードがＮ型ウエルに配置されるようにする。さらに、増幅回路３０は、演算増幅器ＯＰ１、抵抗ＲＦ，ＲＱによって構成されている。
【００１９】
いま、瞬停が発生して出力ノードＮ１の電圧ＶＲが低電位電源端子２の電圧ＶＳＳよりも低くなったとき、ダイオードＤ１が導通することによって、図２に示すように、低電位電源端子２に対して出力ノードＮ１が、そのダイオードＤ１の順方向電圧Ｖｆ（約０．７５Ｖ）だけ低い値にホールドされる。すなわち、出力ノードＮ１の電圧ＶＲは最大でもダイオードＤ１の順方向電圧Ｖｆ分だけ低下するだけであり、従来のように寄生容量Ｃｏに蓄積された電圧ほど大きく低下することはない。よって、本実施例の定電圧出力回路は、瞬停時における端子電圧の異常変動を容認しない規格で開発されるおアプリケーションに使用可能となる。
【００２０】
なお、以上説明した実施例において、基準電流発生回路１０や電流電圧変換回路２０は、図１に示す回路にかぎられるものではない。
【符号の説明】
【００２１】
１：高電位電源端子、２：低電位電源端子、３：出力端子
１０：基準電流発生回路、２０，２０Ａ：電流電圧変換回路、３０：増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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