(57)【要約】【課題】適応変調を簡易な回路構成にて実現できるディジタル変調器を提供する。【解決手段】ＣＰＵ１０は、変調方式を表わすコードと、シンボルデータとを含む固定長の信号を出力する。マッピング部４０は、固定長の信号に含まれる変調方式を表わすコードに基づいて、固定長の信号に含まれるシンボルデータから、直交する同相と直交位相とからなるシンボルマッピングデータを生成する。ディジタルフィルタ５０は、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なう。Ｄ／Ａ８０は、ディジタルフィルタ５０の出力をアナログの変調信号に変換する。【選択図】図３
2013074522.tif 000002
【特許請求の範囲】
【請求項１】
多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、
変調方式を表わすコードと、シンボルデータとを含む固定長の信号を出力するプロセッサと、
前記固定長の信号に含まれる変調方式を表わすコードに基づいて、前記固定長の信号に含まれるシンボルデータから直交する同相と直交位相とからなるシンボルマッピングデータを生成するマッピング部と、
前記同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタと、
前記ディジタルフィルタの出力をアナログの変調信号に変換する変換部とを備えた、ディジタル変調器。
【請求項２】
前記プロセッサと前記マッピング部とを接続する８ビットバスをさらに備え、
前記固定長の信号は、８ビットのパラレル信号であり、
前記プロセッサは、前記８ビットバスを通じて前記パラレル信号を前記マッピング部に送信する、請求項１記載のディジタル変調器。
【請求項３】
前記変調方式を表わすコードは２ビットからなり、前記シンボルデータは６ビットからなる、請求項２記載のディジタル変調器。
【請求項４】
前記変調方式がＢＰＳＫ、ＱＰＳＫ、８ＰＳＫの場合に、前記変調方式を表わすコードは第１のビットパターンで表わされ、
前記変調方式が１６ＱＡＭ変調方式の場合に、前記変調方式を表わすコードは第２のビットパターンで表わされ、
前記変調方式が３２ＱＡＭ変調方式の場合に、前記変調方式を表わすコードは第３のビットパターンで表わされ、
前記変調方式が６４ＱＡＭ変調方式の場合に、前記変調方式を表わすコードは第４のビットパターンで表わされる、請求項３記載のディジタル変調器。
【請求項５】
前記変調方式がＢＰＳＫ、ＱＰＳＫ、８ＰＳＫの場合に、前記６ビットのシンボルデータのうち有効な３ビットでそれぞれ、２個、４個、８個の信号点が表わされ、
前記変調方式が１６ＱＡＭ変調方式の場合に、前記６ビットのシンボルデータのうち有効な４ビットで１６個の信号点が表わされ、、
前記変調方式が３２ＱＡＭ変調方式の場合に、前記６ビットのシンボルデータのうち有効な５ビットで３２個の信号点が表わされ、
前記変調方式が６４ＱＡＭ変調方式の場合に、前記６ビットのシンボルデータのうち全ビットで６４個の信号点が表わされる、請求項４記載のディジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル変調器に関し、より特定的には、移動体通信システムなどのディジタル通信機器におけるＭＯＤＥＭ（Modulator Demodulator）として用いられるディジタル変調器に関する。
【背景技術】
【０００２】
従来、ＰＨＳ（Personal Handyphone System）のような移動体通信システムにおいては、伝送の効率化のために、ディジタルの情報信号（ベースバンド信号）で搬送波信号を変調することによって、情報信号の伝送が行なわれている。
【０００３】
このような変調の方式としては、ディジタルのベースバンド信号（変調波信号）に応じて搬送波信号の振幅を変調させる振幅変調方式、変調波信号に応じて搬送波信号の周波数を偏移させる周波数変調方式、変調波信号に応じて搬送波信号の位相を変化させる位相変調方式などの種々の方式が存在する。
【０００４】
これらの変調方式のなかで、ＰＨＳなどの移動体通信システムにおいては、位相変調方式の１つである、ＱＰＳＫ（Quadrature Phase Shift Keying）変調方式が多用されている。
【０００５】
図１６は、ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【０００６】
図１６を参照して、ある時点におけるベースバンド信号（変調波信号）のＩ相成分およびＱ相成分のデータに対応するシンボル点が、ＩＱ座標平面上で同心円上に位置するａ〜ｈの８個の信号点のいずれかに存在すると仮定する。これらの信号点は、２ビットで表現することができ、送信側は、ベースバンド信号を２ビットのデータとして送信する。
【０００７】
実際の変調にあたっては、移動端末装置（Personal Station：以下、ＰＳ）と基地局（Cell Station：以下、ＣＳ）との各々にＭＯＤＥＭとして搭載されるディジタル変調器において実行される（たとえば、特許文献１参照）。
【０００８】
従来のディジタル変調器は、たとえば、特許文献１に記載されているように、シリアルのベースバンド信号（変調波信号）をパラレルデータに変換するためのシリアル／パラレル変換回路と、現時点のパラレルデータと１クロック前のパラレルデータとを差動符号化し、信号空間ダイヤグラム上のマッピングを行なうマッピング回路と、マッピングデータの帯域制限および搬送波信号との乗算を行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換するディジタル／アナログ変換器と、ローパスフィルタとを備える。
【０００９】
このような構成において、送信内容をシリアルデータとして表わしたベースバンド信号が入力されると、直並列変換によって２ビットのパラレルデータ（Ｘｋ，Ｙｋ）に変換される。
【００１０】
次に、パラレルデータ（Ｘｋ，Ｙｋ）は、マッピング回路において差動符号化され、２つの直交成分、すなわち同相（Ｉ相）成分と直交位相（Ｑ相）成分とからなる４ビットのシンボルマッピングデータに変換される。
【００１１】
さらに、これらのＩ相成分およびＱ相成分は、搬送波信号ｃｏｓωｔおよび搬送波信号をπ／２だけ位相シフトして得られる−ｓｉｎωｔとそれぞれ乗算される。２つの乗算結果を加算することによって、変調された搬送波信号（変調信号）が出力される。
【００１２】
このように、従来の移動体通信システムにおいては、変調方式をＱＰＳＫ変調方式の一種であるπ／４シフトＱＰＳＫ変調方式に固定してデータ伝送を行なうことから、ディジタル変調器も単一の変調方式にのみ対応した構成を有するものであった。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平５−２９２１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところが、最近の移動体通信システムでは、データ通信のように、従来の音声通信に比べて高速かつ大容量のデータ伝送が要求されることから、上記のＱＰＳＫ変調方式に比べてより多値数の多い変調方式が開発されている。このような多値変調方式の一例として、たとえば、１６ＱＡＭ（Quadrature Amplitude Modulation）変調方式が知られている。
【００１５】
図１７は、ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【００１６】
図１７を参照して、１６ＱＡＭ変調方式は、周知のように、ＩＱ座標平面上で各象限ごとに４個格子形に配置された、座標平面全体で合計１６個の信号点のいずれかにベースバンド信号のシンボル点が対応している。このため、図１７に示すように、１６個の信号点のいずれかを示す４ビットのデータを一度に送信することができる。
【００１７】
一方、ＰＨＳのような移動体通信システムの変調方式として、この１６ＱＡＭ変調方式のような多値数の多い変調方式を採用しようとすると、シンボル点同士の間隔が短くシンボル点が密集しているため、伝搬路の通信環境が不良であれば、シンボル点を誤って認識する可能性があり、ＱＰＳＫ変調方式に比べて通信速度が速い一方で、受信エラーが生じやすいといった問題が起こりうる。
【００１８】
変調方式には、上記のＱＰＳＫ変調方式，１６ＱＡＭ変調方式以外に、ＢＰＳＫ（Binary Phase Shift Keying）変調方式、８ＰＳＫ変調方式、３２ＱＡＭ変調方式、６４ＱＡＭ変調方式が存在する。
【００１９】
一例として、ＢＰＳＫ変調方式について説明する。
図１８は、ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００２０】
図１８を参照して、ＢＰＳＫ変調方式は、周知のように、送信データ「０」，「１」に対応して、搬送波の位相を「０」，「π」に変化させる２値伝送方式である。
【００２１】
ＢＰＳＫ変調方式は、周波数利用効率が上記の２つの変調方式に比べて劣る反面、雑音に強いことから、伝搬路の通信環境が不良な場合においても、受信エラーを起こすことなく通信できるという利点を有する。
【００２２】
そこで、伝搬路の状態、すなわち通信品質に応じて、ＢＰＳＫ，ＱＰＳＫのような多値数の少ない変調方式と、１６ＱＡＭのような多値数の多い変調方式を適応的に切替えて通信を行なうことにより、通信速度を少しでも向上させる適応変調の考えが従来から提案されている。
【００２３】
このため、適応変調の実行にあたっては、上記のディジタル変調器において、変調方式の切替えに確実に対応できる構成を備えることが求められる。しかしながら、現状では、適応変調に対応しうるディジタル変調器については、必ずしも具現化されるには至っていない。
【００２４】
一方、適応変調を具現化することによって、ディジタル変調器の回路規模が増大かつ複雑化してしまうこと、および製造コストが著しく増大してしまうことは、好ましくない。
【００２５】
それゆえ、本発明の目的は、適応変調を簡易な回路構成にて実現できるディジタル変調器を提供することである。
【課題を解決するための手段】
【００２６】
上記課題を解決するために、本発明は、多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、変調方式を表わすコードと、シンボルデータとを含む固定長の信号を出力するプロセッサと、固定長の信号に含まれる変調方式を表わすコードに基づいて、固定長の信号に含まれるシンボルデータから直交する同相と直交位相とからなるシンボルマッピングデータを生成するマッピング部と、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換する変換部とを備える。
【発明の効果】
【００２７】
本発明によれば、適応変調を簡易な回路構成にて実現できる。
【図面の簡単な説明】
【００２８】
【図１】本実施の形態の原理を説明するための送受信タイミングを示す図である。
【図２】図１のＣＳと各スロットに接続されるユーザのＰＳとの間で伝送される通話スロットＴＸの信号フォーマットを模式的に示す図である。
【図３】本実施の形態に従うディジタル変調器の構成を示すブロック図である。
【図４】８ビットのパラレル信号を表わす図である。
【図５】変調方式コードを説明するための図である。
【図６】変調方式コードごとの有効ビットを説明するための図である。
【図７】ＩＱ平面座標上の８ＰＳＫ変調方式、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図８】ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図９】ＩＱ平面座標上の３２ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図１０】ＩＱ平面座標上の６４ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図１１】８ＰＳＫ変調方式、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【図１２】１６ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【図１３】３２ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【図１４】６４ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【図１５】図３に示すディジタルフィルタの構成を示す回路図である。
【図１６】ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図１７】ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図１８】ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【発明を実施するための形態】
【００２９】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３０】
図１は、本実施の形態の原理を説明するための送受信タイミングを示す図である。なお、本実施の形態では、アクセス方式として、ＰＨＳで汎用されている無線チャネルを時間で分離する時分割多重接続（Time Division Multiple Access：ＴＤＭＡ）方式を採用する。
【００３１】
図１を参照して、４チャネル多重ＴＤＭＡ／ＴＤＤ（Time Division Multiple Access 
/ Time Division Duplex)方式の送受信タイミングは、１フレームに８つの送受信スロッ
トが設定されている。ＣＳから見て、前半４スロットＴＸ１〜ＴＸ４は、ＰＳへの送信用であり、後半４スロットＲＸ１〜ＲＸ４はＰＳからの受信用である。
【００３２】
この構成において、１つの送信用スロットＴＸと１つの受信用のスロットＲＸとを１組として、３組のスロットが３ユーザに対する通話チャネルに、残りの１組のスロットが制御チャネルにそれぞれ割当てられている。なお、１スロットの長さは、６２５μｓｅｃで１２０シンボル（２４０ビット）であり、１フレームの長さは、５ｍｓｅｃで、８スロットである。ＱＰＳＫ変調方式では、１シンボルは２ビットに相当する。
【００３３】
図２は、図１のＣＳと各スロットに接続されるユーザのＰＳとの間で伝送される通話スロットＴＸの信号フォーマットを模式的に示す図である。なお、図２の信号フォーマットは、ＣＳと各ＰＳとの間の通話チャネルの通信に用いられる通話用スロットの構成である。
【００３４】
図２を参照して、通話スロットは、Ｒ（バースト過渡応答時間）と、ＳＳ（スタートシンボル）と、ＰＲ（プリアンブル）と、ＵＷ（同期ワード）と、ＣＩ（チャネル識別）と、Ｉ（データ）と、ＣＲＣ（冗長巡回検査）とから構成される。
【００３５】
詳細には、Ｒ（バースト過渡応答時間）は、バースト送信信号の立上りと立下りとの過渡状態を滑らかにするための時間であり、４ビット（２シンボル）の時間を設けている。
【００３６】
ＳＳ（スタートシンボル）は、バースト情報の開始を示すための信号であり、「１０」の信号が規定されている。
【００３７】
ＰＲ（プリアンブル）は、受信信号からクロックを再生し、ＣＳとＰＳとの間のビット同期を確立するための信号である。
【００３８】
ＵＷ（ユニークワード）は、バースト信号のワード同期を確立するための信号であり、制御用スロットと通話用スロットとで異なるパターンが規定されている。
【００３９】
ＣＩ（チャネル識別）は、該当スロットの使用状況を識別するための信号である。
ＣＲＣ（冗長巡回検査）は、ＩＴＵ−Ｔ準拠の多項式により伝送品質を確認している。
【００４０】
Ｇ（ガード時間）は、同一基地局と通信する各ＰＳの同期制御、およびＣＳからの距離が異なることにより各ＰＳからの信号到達時間が異なることなどにより、ＣＳにおいてＰＳからのバースト信号が衝突しないようにするために１６ビット（８シンボル）の時間を設けている。
【００４１】
ＰＨＳでは、一般にＣＳがＰＳから時分割多重で信号を受信した場合、受信信号のうち、最初の不要成分を除いて絶対時間軸上のどの位置から信号の情報部分が始まるか（ＰＨＳではＳＳ（スタートシンボル））を特定しなければ、ＣＳは受信信号をデータに復調することができない。このように情報の開始位置を特定すること（ＰＨＳではＳＳの時間位置を特定すること）を一般に同期位置の検出と称する。
【００４２】
図３は、本実施の形態に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、適応変調の一例として、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式、８ＰＳＫ変調方式、１６ＱＡＭ変調方式、３２ＱＡＭ変調方式、６４ＱＡＭ変調方式の間での適応変調を実現するためのディジタル変調器の構成について提案する。
【００４３】
図３を参照して、ディジタル変調器は、ＣＰＵ（中央演算処理装置）１０と、タイミング信号発生回路２０と、マッピング回路４０と、ディジタルフィルタ５０と、ディジタル／アナログ変換器（Ｄ／Ａ）８０と、ローパスフィルタ（ＬＰＦ）９０とを備える。
【００４４】
ＣＰＵ１０は、ディジタル変調器全体の変調処理を制御するためのプロセッサである。ＣＰＵ１０は、バースト送信時において、１スロットごとに、ＢＰＳＫ，ＱＰＳＫ、８ＰＳＫ、１６ＱＡＭ、３２ＱＡＭ、６４ＱＡＭのいずれの変調方式で送信するかを判断し、図４に示すような８ビットのパラレル信号を８ビットバス１５を通じて、マッピング回路４０に送信する。
【００４５】
この８ビットのパラレル信号は、第０ビット〜第７ビットで構成される。第０ビット〜第５ビットの６ビットでシンボルデータを表わし、第６、第７ビットの２ビットで変調方式を表わす変調方式コードを表わす。
【００４６】
図５は、変調方式コードを説明するための図である。
変調方式コードの（上位ビット、下位ビット）が（０，０）の場合は、変調方式が８ＰＳＫ、ＢＰＳＫ、ＱＰＳＫのいずれかであることを表わす。変調方式コードの（上位ビット、下位ビット）が（０，１）の場合は、変調方式が１６ＱＡＭであることを表わす。変調方式コードの（上位ビット、下位ビット）が（１，０）の場合は、変調方式が３２ＱＡＭであることを表わす。変調方式コードの（上位ビット、下位ビット）が（１，１）の場合は、変調方式が６４ＱＡＭであることを表わす。
【００４７】
パラレル信号に含まれる６ビットのシンボルデータは、変調方式ごとに有効ビットが異なる。
【００４８】
図６は、変調方式コードごとの有効ビットを説明するための図である。変調方式コードが（０，０）の場合には、第０〜第２ビット（ｂ２，ｂ１，ｂ０）が有効ビットであり、第３〜第５ビット（ｂ５，ｂ４，ｂ３）はダミービットである。変調方式コードが（０，１）の場合には、第０〜第３ビット（ｂ３，ｂ２，ｂ１，ｂ０）が有効ビットであり、第４〜第５ビット（ｂ５，ｂ４）はダミービットである。変調方式コードが（１，０）の場合には、第０〜第４ビット（ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）が有効ビットであり、第５ビット（ｂ５）はダミービットである。変調方式コードが（１，１）の場合には、第０〜第５ビット（ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０）が有効ビットである。
【００４９】
図７は、ＩＱ平面座標上の８ＰＳＫ変調方式、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式によるシンボル点の配置を示す図である。図７に示すように、８ＰＳＫ変調方式では、８個の信号点が「０００」〜「１１１」の４ビットで表わされる。ＢＰＳＫの変調方式では、８個の信号点のうち、「０１０」、「１１０」で表わされる２個の信号点が用いられる。ＱＰＳＫ変調方式では、８個の信号点のうち、「０００」、「０１０」、「１００」、「１１０」で表わされる４個の信号点が用いられる。
【００５０】
図８は、ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。図８に示すように、１６ＱＡＭ変調方式では、１６個の信号点が「００００」〜「１１１１」の４ビットで表わされる。
【００５１】
図９は、ＩＱ平面座標上の３２ＱＡＭ変調方式によるシンボル点の配置を示す図である。図９に示すように、３２ＱＡＭ変調方式では、３２個の信号点が「０００００」〜「１１１１１」の５ビットで表わされる。
【００５２】
図１０は、ＩＱ平面座標上の６４ＱＡＭ変調方式によるシンボル点の配置を示す図である。図１０に示すように、６４ＱＡＭ変調方式では、６４個の信号点が「００００００」〜「１１１１１１」の６ビットで表わされる。
【００５３】
タイミング信号発生回路２０は、シンボル速度よりも高速の入力クロックＣＬＫによって駆動され、ディジタルフィルタ５０に与える時間情報Ａ０〜Ａ３およびＩ／Ｑ切換信号Ｉ／Ｑとを発生する。
【００５４】
タイミング信号発生回路２０は、図示は省略するが、縦続接続された５段のフリップフロップを含み、３２進アップカウンタを構成する。シンボル速度よりも高い周波数を有するクロックＣＬＫが１段目のフリップフロップに入力されると、入力クロックＣＬＫ２の周波数が１／２に分周された出力パルスとして、Ｉ／Ｑ切換信号Ｉ／Ｑが出力される。このＩ／Ｑ切換信号Ｉ／Ｑが２段目のフリップフロップに入力されると、さらに１／２に分周された出力パルスＡ０が出力される。３段目、４段目および５段目のフリップフロップにおいても同様に、１段ごとに１／２ずつ分周された出力パルスＡ１，Ａ２，Ａ３が出力される。
【００５５】
出力パルスＡ０〜Ａ３は、図３に示すディジタルフィルタ５０に与えられる時間情報となる。また、Ｉ／Ｑ切換信号Ｉ／Ｑは、後述するように、ディジタルフィルタ５０をＩ相のデータとＱ相のデータとの間で時分割多重利用するために用いられる。
【００５６】
マッピング回路４０は、ＣＰＵ１０から８ビットのパラレル信号を受けて、パラレル信号に含まれる２ビットの変調方式コードに基づいて、変調方式を指定するための２ビットのモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１を出力する。
【００５７】
モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、８ＰＳＫ変調方式、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式を選択するときには［０，０］を示し、１６ＡＱＭ変調方式を選択するときには［０，１］を示し、３２ＱＡＭ変調方式を選択するときには［１，０］を示し、６４ＱＡＭ変調方式を選択するときには［１，１］を示す。
【００５８】
マッピング回路４０は、さらに、８ビットのパラレル信号に含まれる６ビットのシンボルデータの有効ビットに基づいて、６ビットのシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）を発生する。
【００５９】
図１１は、８ＰＳＫ変調方式、ＢＰＳＫ変調方式、ＱＰＳＫ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【００６０】
図１１に示すように、３ビットの有効ビットが、６ビットのシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）に対応する。
【００６１】
図１２は、１６ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【００６２】
図１２に示すように、４ビットの有効ビットが、６ビットのシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）に対応する。
【００６３】
図１３は、３２ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【００６４】
図１３に示すように、５ビットの有効ビットが、６ビットのシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）に対応する。
【００６５】
図１４は、６４ＱＡＭ変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）との対応を表わす図である。
【００６６】
図１４に示すように、６ビットの有効ビットが、６ビットのシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）に対応する。
【００６７】
図１５は、図３に示すディジタルフィルタ５０の構成を示す回路図である。図１５のディジタルフィルタ５０は、基本的に、シンボルタップＲＯＭ（Read Only Memory）分割法を用いる。
【００６８】
シンボルタップＲＯＭ分割法とは、ディジタルフィルタ５０を複数のＲＯＭで構成し、ナイキストフィルタで帯域制限したベースバンド信号と搬送波信号との乗算結果を各シンボル間ごとに対応するＲＯＭにそれぞれ蓄積しておき、それぞれのＲＯＭの出力を加算する方法である。本実施の形態では、中心シンボル区間を挟んで、前後にそれぞれ４シンボル区間ずつ、すなわち合計９シンボル区間に対応するデータが蓄積され、ナイキストフィルタを通過したベースバンド信号と搬送波信号とを乗算して得られるデータが出力されるものとする。
【００６９】
図１５を参照して、ディジタルフィルタ５０は、シンボルマッピングデータ蓄積回路５１と、シンボル区間ごとに配される９個のＲＯＭ５０Ａ〜５０Ｉと、各ＲＯＭ５０Ａ〜５０Ｉの出力に対応して配される９個のマスク回路５０Ｊ〜５０Ｒと、マスク回路５０Ｊ〜５０Ｒの出力の総和を出力する加算器５２と、マスク回路５０Ｊ〜５０Ｒの出力を制御するためのマスク制御回路５３とを備える。
【００７０】
シンボルマッピングデータ蓄積回路５１は、マッピング回路４０において生成されたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロックＣＬＫのタイミングで、９シンボル区間分のデータを蓄積する。
【００７１】
Ｉ相のシンボルマッピングデータ（Ｉ２，Ｉ０，Ｉ１）とＱ相のシンボルマッピングデータ（Ｑ２，Ｑ０，Ｑ１）とは、Ｉ／Ｑ切換信号Ｉ／Ｑに応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができることから、Ｉ相およびＱ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【００７２】
一般に、ディジタル無線通信においては、電波の有効利用の観点から、ディジタルフィルタを用いて、ディジタルデータの狭帯域化が図られており、この狭帯域化を実現するディジタルフィルタとして、符号間干渉のない伝送特性（ナイキスト特性）を有する周知のナイキストフィルタが用いられる。
【００７３】
ナイキストフィルタの基本的な処理は次のとおりである。すなわち、インパルス入力に対する所望のインパルス応答波形のサンプリング点ごとのタップ係数を保持し、入力ディジタルデータを所定のタップ数のシフトレジスタに順次保持させながら、それぞれのタップ出力と対応するタップ係数との乗算を行なって、その総和をとることにより、フィルタ出力が得られる。
【００７４】
本実施の形態において採用されるシンボルタップＲＯＭ分割法では、サンプリング点ごとに、タップ出力と対応するタップ係数とを乗算して得られる帯域制限されたベースバンド信号と搬送波信号とを乗算してフィルタ出力データを求め、そのフィルタ出力データをタップ出力ごとに配された複数のＲＯＭに予め格納しておく。フィルタ出力は、入力ディジタルデータをアドレスとして、ＲＯＭごとに乗算結果を読出し、これらを加算することによって求めることができる。なお、各ＲＯＭに格納される乗算結果のデータ長は、ロールオフファクタα＝０．５のナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なる。
【００７５】
本実施の形態では、単一のディジタルフィルタで複数の変調方式の間での適応変調に対応すべく、各ＲＯＭの第１の領域には、ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫ変調方式における乗算結果が格納され、第２の領域には１６ＱＡＭ変調方式における乗算結果が格納され、第３の領域には３２ＱＡＭ変調方式における乗算結果が格納され、第４の領域には６４ＱＡＭ変調方式における乗算結果が格納される。モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］によって選択された領域からデータ（乗算結果）が出力される。すなわち、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［０，０］の場合には、第１の領域からデータが出力される。モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［０，１］の場合には、第２の領域からデータが出力される。モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，０］の場合には、第３の領域からデータが出力される。モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，１］の場合には、第４の領域からデータが出力される。なお、このモード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、マッピング回路４０から出力されて、図示しないレジスタに格納されるものとしてもよい。
【００７６】
ＲＯＭ５０ＡおよびＲＯＭ５０Ｉのそれぞれからは、３ビットのデータ長のシンボルデータＤ０〜Ｄ２が出力される。同様に、ＲＯＭ５０ＢおよびＲＯＭ５０Ｈのそれぞれからは、４ビットのデータ長のシンボルデータＤ０〜Ｄ３が出力される。さらに、ＲＯＭ５０ＣおよびＲＯＭ５０Ｇのそれぞれからは、６ビットのデータ長のシンボルデータＤ０〜Ｄ５が出力される。さらに、ＲＯＭ５０ＤおよびＲＯＭ５０Ｆのそれぞれからは、９ビットのデータ長のシンボルデータＤ０〜Ｄ８が出力される。最後に、ＲＯＭ５０Ｅからは、１０ビットのデータ長のシンボルデータＤ０〜Ｄ９が出力される。
【００７７】
これらのフィルタ出力データは、加算器５２において加算され、１０ビットのディジタル信号ＤＡ０〜ＤＡ９に変換される。このディジタル信号ＤＡ０〜ＤＡ９は、図１に示すように、ディジタル／アナログ変換器８０によってアナログ信号に変換された後、ＬＰＦ９０によって標本化ノイズが除去されて、変調信号Ｓ（ｔ）として出力される。
【００７８】
ＲＯＭ５０Ａ〜５０Ｉと加算器５２との間には、各ＲＯＭの出力に対応して９個のマスク回路５０Ｊ〜５０Ｒが配される。マスク回路５０Ｊ〜５０Ｒは、バースト送信時にＲＯＭの出力を一時的にマスクしてスプリアスの発生を防止するための部位である。
【００７９】
バースト送信では、断続的に送信が行なわれることから、送信信号の急峻な立上りおよび立下りによってスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題がある。このため、変調信号の送信の前後に一定のランプ期間を設け、このランプ期間において、送信信号のレベルが滑らかに立上り、また立下がるようにする方法が知られている。この処理は、一般にランプ処理と称される。マスク回路５０Ｊ〜５０Ｒは、ランプ期間において、送信信号を一時的にマスクし、送信信号の増幅率を滑らかに増大または減少するために用いられる。
【００８０】
マスク制御回路５３は、マスク回路５０Ｊ〜５０Ｒに対する制御信号を発生する。
マスク回路５０Ｊ〜５０Ｒは、マスク制御回路５３から制御信号を受けると、その論理に応じてデータ出力が制御される。バースト送信の立上り時には、ＲＯＭ５０Ａ，５０Ｂの出力データは、マスク回路５０Ｊ，５０Ｋにおいて、該２シンボル周期の間はマスクされ、その後順次出力されることとなる。また、バースト送信の立下り時には、ＲＯＭ５０Ｑ，５０Ｒの出力データは、以降のシンボル周期においてマスクされることとなる。
【００８１】
このように、バースト送信の立上りと立下りとにおいて、ＲＯＭ５０Ａ〜５０Ｉの出力データを順次マスクすることにより、出力データ信号の立上りおよび立下りを滑らかにすることができ、送信スプリアスの発生を抑えることができる。また、以上のマスク処理は、マスク制御回路５３の制御信号によって行なわれることから、立上りおよび立下りの波形を記憶するための新たなＲＯＭの追加を必要とせず、ＲＯＭ容量の増大を回避することができる。
【００８２】
以上のように、本実施の形態によれば、従来のディジタル変調器にわずかな変更を施すことのみによって、通信品質に応じて変調方式を切替える適応変調を簡易に実現することができる。さらに、適応変調に伴なうディジタル変調器の回路規模の増大および複雑化が抑えられることから、製造コストの上昇を回避することができる。本実施の形態では、１種類のクロックＣＬＫによって、６種類の変調方式で送信することが可能となるので、６種類のクロックＣＬＫを用いる場合と比べて、回路の構成が簡易となるとともに、通信の途中でクロック速度が変化しないので、通信が不安定になることもない。
【００８３】
また、ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫの変調方式の信号点を１つのマッピング座標系で表わすことによって、別個のマッピングの座標系で表わす場合と比べて、回路の構成を簡易にすることができる。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８５】
１０  ＣＰＵ、２０  タイミング信号発生回路、４０  マッピング回路、５０  ディジタルフィルタ、５０Ａ〜５０Ｉ  ＲＯＭ、５０Ｊ〜５０Ｒ  マスク回路、５１  シンボルマッピングデータ蓄積回路、５２  加算器、５３  マスク制御回路、８０  ディジタル／アナログ変換器、９０  ＬＰＦ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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