(57)【要約】【課題】背景技術よりも消費電流及び回路面積を低減できるレシーバ回路及びそれを備えた半導体装置を提供する。【解決手段】  参照電圧と入力信号とを比較し、入力信号がハイレベルであるかロウレベルであるかを検出する入力回路に、入力信号を受信する第１の入力バッファ、第１の入力バッファと第１の電源電位間に挿入される第１のトランジスタ、及び第１の入力バッファと第１の電源電位よりも低い第２の電源電位間に挿入される第２のトランジスタを含むレシーバ回路と、参照電圧に基づいて第１及び第２のトランジスタに流れる電流量を制御する電流制御回路とを備える。【選択図】図２
2013236157.tif 000002
【特許請求の範囲】
【請求項１】
参照電圧と入力信号とを比較し、前記入力信号がハイレベルであるかロウレベルであるかを検出する入力回路であって、
前記入力信号を受信する第１の入力バッファ、
前記第１の入力バッファと第１の電源電位間に挿入される第１のトランジスタ、及び
前記第１の入力バッファと第１の電源電位よりも低い第２の電源電位間に挿入される第２のトランジスタを含むレシーバ回路と、
前記参照電圧に基づいて前記第１及び第２のトランジスタに流れる電流量を制御する電流制御回路と、
を有する入力回路。
【請求項２】
前記電流制御回路は、
前記参照電圧が入力される第２の入力バッファと、
前記第２の入力バッファと前記第１の電源電位間に挿入される第３のトランジスタと、
前記第２の入力バッファと前記第２の電源電位間に挿入される第４のトランジスタと、
前記第２の入力バッファの出力電圧と所定の内部電圧とを比較し、前記第２の入力バッファの出力電圧が前記内部電圧と等しくなるように前記第３及び第４のトランジスタに流れる電流を制御する比較回路と、
を有する請求項１記載の入力回路。
【請求項３】
前記第１の入力バッファ及び第２の入力バッファが、インバータ回路である請求項１または２記載の入力回路。
【請求項４】
前記比較回路は、
前記第１、第２、第３及び第４のトランジスタの電流量を制御するための電流制御信号を、前記第１、第２、第３及び第４のトランジスタに共通に出力する請求項２または３記載の入力回路。
【請求項５】
前記参照電圧は、
（第１の電源電位−第２の電源電位）／２である請求項１から４のいずれか１項記載の入力回路。
【請求項６】
前記電流制御回路は、
前記参照電圧を生成する電圧生成回路を備える請求項１から５のいずれか１項記載の入力回路。
【請求項７】
請求項１から５のいずれか１項記載の入力回路と、
前記入力回路に接続され、前記入力信号を外部から受けるデータ端子と、
前記入力回路に接続され、前記参照電圧が外部から供給される電圧端子と、
を備える半導体装置。
【請求項８】
請求項２記載の入力回路を備え、外部から第１の外部電源電圧及び前記第１の外部電源電圧よりも低い第２の外部電源電圧が供給される半導体装置であって、
前記電流制御回路は、前記第１の外部電源電圧が供給され、前記参照電圧と前記内部電圧とを比較して前記第１の電源電位を出力する内部電源電圧生成回路を含み、
前記参照電圧は前記第２の外部電源電圧に基づいて生成されることを特徴とする半導体装置。
【請求項９】
前記参照電圧は、前記第２の外部電源電圧／２であり、前記内部電圧は、（第１の電源電位−第２の電源電位）／２である請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号を受信する入力回路及びそれを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特にＤＲＡＭ（Dynamic RAM）は、パーソナルコンピュータやサーバ等の情報処理装置のメインメモリとして使用されるため、より高速なデータの書き込み及び読み出しが要求される。
【０００３】
そのため、例えばＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）では、高速にデータ信号やＤＱＳ（データストローブ）信号等を送受信するために、小振幅インタフェースであるＳＳＴＬ（Stub Series Termination Logic）が採用されている。
【０００４】
ＳＳＴＬでは、小さな振幅の信号を受信するために、信号を差動回路で受信する差動シングル入力が採用されている。データを受信するレシーバ回路には、所定の参照電圧ＶＲＥＦ（例えばレシーバ回路の電源電圧ＶＤＤＩの１／２の電圧）とデータ信号とが入力され、データ信号のハイレベルまたはロウレベルは参照電圧ＶＲＥＦと比較することで検出される。
【０００５】
このようなＳＳＴＬに対応したレシーバ回路については、例えば特許文献１でも提案されている。
【０００６】
図１３は、特許文献１に記載されたレシーバ回路の構成を示す回路図である。
【０００７】
図１３に示すように、特許文献１に記載されたレシーバ回路は、データ信号ＤＩＮ及び参照電圧ＶＲＥＦを、トーテムポール接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタでそれぞれ受信し、その差電圧を増幅して内部データ（ｉＤＩＮ）として出力する構成である。レシーバ回路は複数のデータ入出力（ＤＱ）端子に対応してそれぞれ設けられている。図１３は、不図示のＤＱ０及びＤＱ１端子から入力されるデータ信号ＤＩＮ０及びＤＩＮ１に対応する２つのレシーバ回路を備えた構成例を示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２６６１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したＳＳＴＬに対応するレシーバ回路では、参照電圧ＶＲＥＦと受信したデータ信号の電圧とを比較するための比較回路（差動回路）が必要になる。そのため、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）入力、すなわちインバータ回路でデータを受信するレシーバ回路と比べてトランジスタ数が増えるために消費電流が大きくなる。また、差動回路を備えることで回路面積も大きくなってしまう。
【００１０】
したがって、ＳＳＴＬに対応するレシーバ回路を備えた半導体装置、特にＤＤＲ−ＳＤＲＡＭ等の半導体記憶装置では、多数のデータ入出力（ＤＱ）端子を備えることで、ＤＱ端子毎に差動回路を有するレシーバ回路を設けると、ＤＱ端子数に比例して消費電流や回路面積が増大する。
【００１１】
一方、一般的なインバータ回路でデータを受信する場合、トーテムポール接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧でレシーバ回路のしきい値電圧が決まるため、広い不感帯が存在する。そのため、伝送信号の振幅を小さくすることが困難であり、高速なデータ伝送が困難になる。また、振幅が大きい信号を伝送すると、信号の送信に必要な消費電流も増大してしまう。
【課題を解決するための手段】
【００１２】
本発明の入力回路は、参照電圧と入力信号とを比較し、前記入力信号がハイレベルであるかロウレベルであるかを検出する入力回路であって、
前記入力信号を受信する第１の入力バッファ、
前記第１の入力バッファと第１の電源電位間に挿入される第１のトランジスタ、及び
前記第１の入力バッファと第１の電源電位よりも低い第２の電源電位間に挿入される第２のトランジスタを含むレシーバ回路と、
前記参照電圧に基づいて前記第１及び第２のトランジスタに流れる電流量を制御する電流制御回路と、
を有する。
【００１３】
一方、本発明の半導体装置は、
前記入力回路と、
前記入力回路に接続され、前記入力信号を外部から受けるデータ端子と、
前記入力回路に接続され、前記参照電圧が外部から供給される電圧端子と、
を備える。
【００１４】
または、前記電流制御回路が、
前記参照電圧が入力される第２の入力バッファと、
前記第２の入力バッファと前記第１の電源電位間に挿入される第３のトランジスタと、
前記第２の入力バッファと前記第２の電源電位間に挿入される第４のトランジスタと、
前記第２の入力バッファの出力電圧と所定の内部電圧とを比較し、前記第２の入力バッファの出力電圧が前記内部電圧と等しくなるように前記第３及び第４のトランジスタに流れる電流を制御する比較回路と、
を有する入力回路を備え、外部から第１の外部電源電圧及び前記第１の外部電源電圧よりも低い第２の外部電源電圧が供給される半導体装置であって、
前記電流制御回路は、前記第１の外部電源電圧が供給され、前記参照電圧と前記内部電圧とを比較して前記第１の電源電位を出力する内部電源電圧生成回路を含み、
前記参照電圧は前記第２の外部電源電圧に基づいて生成されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、背景技術のレシーバ回路よりも消費電流及び回路面積を低減できる。
【図面の簡単な説明】
【００１６】
【図１】半導体装置の一構成例を示すブロック図である。
【図２】第１の実施の形態の入力回路の一構成例を示す回路図である。
【図３】図２に示した比較回路の一構成例を示す回路図である。
【図４】図１に示した入力回路及びＷＲＩＴＥＦＩＦＯ回路の一構成例を示す回路図である。
【図５】Ｓｌｏｗ条件におけるＦＩＦＯ回路のセットアップ時間及びホールド時間のシミュレーション結果を示す波形図である。
【図６】ＭＡＸ条件におけるＦＩＦＯ回路のセットアップ時間及びホールド時間のシミュレーション結果を示す波形図である。
【図７】従来のレシーバ回路と本発明のレシーバ回路の参照電圧に対するリニアリティーの比較結果を示すグラフである。
【図８】参照電圧ＶＲＥＦとＶＤＤＩ／２のずれ量を変えたときのＦＩＦＯ回路におけるセットアップ時間及びホールド時間のシミュレーション結果を示す波形図である。
【図９】参照電圧ＶＲＥＦとＶＤＤＩ／２のずれ量を変えたときのＦＩＦＯ回路におけるセットアップ時間及びホールド時間のシミュレーション結果を示す波形図である。
【図１０】第２の実施の形態の入力回路の一構成例を示す回路図である。
【図１１】第３の実施の形態の入力回路の一構成例を示す回路図である。
【図１２】半導体装置における端子配置の一例を示す模式図である。
【図１３】特許文献１に記載されたレシーバ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は、半導体装置の一構成例を示すブロック図である。なお、図１は、半導体装置として、ＳＤＲＡＭ（Synchronous Dynamic RAM）の構成例を示して入る。本発明は、ＳＤＲＡＭに限らず、ＳＲＡＭ（Static RAM）、ＰＲＡＭ、フラッシュメモリ等、その他の半導体装置にも適用可能である。
【００１８】
図１に示す半導体装置１は、メモリセルアレイ１１、Ｘデコーダ１２、Ｙデコーダ１３、アドレス入力回路１４、コマンドデコーダ１５、ＷＲＩＴＥＦＩＦＯ回路１６、ＲＥＡＤＦＩＦＯ回路１７、入力回路１８、出力回路１９及び内部電圧発生回路２０を有する。
【００１９】
メモリセルアレイ１１は、データ（記憶情報）を保持する多数のメモリセルを備えている。
【００２０】
入力回路１８は、複数のデータ入出力（ＤＱ０〜ｎ）端子を介して外部の半導体装置等から入力されるデータＤＩＮ０〜ｎ、並びにデータストローブ（ＤＱＳ／Ｂ）端子を介して外部の半導体装置等から入力されるデータストローブ信号を受信する複数のレシーバ回路を備える。入力回路１８には、電源電圧ＶＤＤＩとして外部電源電圧ＶＤＤが供給され、電源電圧ＶＳＳＩとして外部電源電圧ＶＳＳが供給される。また、入力回路１８には、上記参照電圧ＶＲＥＦが供給される。参照電圧ＶＲＥＦは、例えばレシーバ回路の電源電圧ＶＤＤＩの１／２の電圧（（ＶＤＤ−ＶＳＳ）／２）である。
【００２１】
出力回路１９は、複数のデータ入出力（ＤＱ０〜ｎ）端子を介して外部の半導体装置等へデータを送信する複数の出力バッファ回路を備える。出力回路１９には電源電圧ＶＤＤＱとして外部電源電圧ＶＤＤが供給され、電源電圧ＶＳＳＱとして外部電源電圧ＶＳＳが供給される。例えば、外部電源電圧ＶＤＤとしては、例えば１．５Ｖが供給され、外部電源電圧ＶＳＳには、外部電源電圧ＶＤＤよりも低い、例えば０Ｖ（接地電位）に設定される。
【００２２】
ＷＲＩＴＥＦＩＦＯ回路１６は、入力回路１８から受信した、メモリセルへ書き込むデータをラッチし、外部クロックに同期して出力するＦＩＦＯ（First In First Out）回路を備える。
【００２３】
ＲＥＡＤＦＩＦＯ回路１７は、メモリセルから読み出されたデータをラッチし、外部クロックに同期して出力回路１９へ供給するＦＩＦＯ回路を備える。
【００２４】
アドレス入力回路１４は、外部から供給されるアドレス信号ＡＤＤを受信する入力バッファ回路を備える。
【００２５】
コマンドデコーダ１５は、外部から供給される制御信号（チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥＮ等）をデコードし、Ｘデコーダ１２、Ｙデコーダ１３、ＷＲＩＴＥＦＩＦＯ回路１６、ＲＥＡＤＦＩＦＯ回路１７、入力回路１８、出力回路１９等を動作させるためのコマンド信号を出力する。
【００２６】
Ｘデコーダ１３はアドレス入力回路１４から供給されるＸアドレス（ロウアドレス）をデコードし、Ｙデコーダ１２はアドレス入力回路１４から供給されるＹアドレス（カラムアドレス）をデコードする。Ｘデコーダ１３及びＹデコーダ１２のデコード後の信号によって、データを読み出すメモリセルまたはデータを書き込むメモリセルが特定される。
【００２７】
内部電源発生回路２５は、外部電源電圧ＶＤＤ、ＶＳＳから半導体装置内で用いる所定の内部電源電圧ＶＯＤＰＰ、ＶＡＲＹ、ＶＰＥＲＩ等を生成し、該生成した内部電源電圧を所要の内部回路へ供給する。内部電源電圧ＶＯＤＰＰ、ＶＡＲＹ、ＶＰＥＲＩ等は、周知の降圧回路や昇圧回路で生成できる。
【００２８】
図２は、第１の実施の形態の入力回路の一構成例を示す回路図である。
【００２９】
図２に示すように、第１の実施の形態の入力回路１８は、図１に示した半導体装置１が備えるＤＱ０〜ｎ端子に対応してそれぞれ設けられた複数のレシーバ回路１８１0〜１８１nと、電流制御回路１８２とを有する。
【００３０】
レシーバ回路１８１0〜１８１nは、ＤＱ０〜ｎ端子を介して入力されたデータ（入力信号）ＤＩＮ０〜ｎを受信する複数のインバータ回路（第１の入力バッファ）ＩＮＶ０〜ｎと、電源電圧ＶＤＤＩ（第１の電源電位）が供給されるノードとインバータ回路ＩＮＶ０〜ｎ間にそれぞれ挿入されたＰ型トランジスタ（第１のトランジスタ）ＤＰ０〜ｎと、電源電圧ＶＳＳＩ（第２の電源電位）が供給されるノードとインバータ回路ＩＮＶ０〜ｎ間にそれぞれ挿入されたＮ型トランジスタ（第２のトランジスタ）ＤＮ０〜ｎとを有する。インバータ回路ＩＮＶ０〜ｎを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、例えばそれぞれのしきい値電圧がＶＤＤＩ／２となるように形成されている。
【００３１】
電流制御回路１８２は、レプリカ回路１８３及び比較回路１８４を備える。レプリカ回路１８３は、参照電圧ＶＲＥＦを受信し、その調整後の参照電圧ＶＲＥＦＩＮＢを出力するインバータ回路（第２の入力バッファ）ＩＮＶａと、電源電圧ＶＤＤＩが供給されるノードとインバータ回路ＩＮＶａ間に挿入されたＰ型トランジスタ（第３のトランジスタ）ＴＰと、電源電圧ＶＳＳＩが供給されるノードとインバータ回路ＩＮＶａ間に挿入されたＮ型トランジスタ（第４のトランジスタ）ＴＮとを有する。図２に示すように、レプリカ回路１８３は、各レシーバ回路１８１0〜１８１nと同じ回路で構成される。
【００３２】
比較回路１８４は、レプリカ回路１８３から出力された参照電圧ＶＲＥＦＩＮＢと内部電圧ｉＶＲＥＦとを比較し、参照電圧ＶＲＥＦＩＮＢと内部電圧ｉＶＲＥＦとが等しくなるように、Ｐ型トランジスタＴＰ及びＮ型トランジスタＴＮに流れる電流量を制御する電流制御信号ＩＮＧを出力する。内部電圧ｉＶＲＥＦは、例えば抵抗値が等しい２つの抵抗器を備えた電圧生成回路により、入力回路１８に供給される電源電圧ＶＤＤＩを分圧（ＶＤＤＩ／２）することで生成する。
【００３３】
すなわち、比較回路１８４は、参照電圧ＶＲＥＦがノイズ等により変動したり、プロセスばらつき等によりインバータ回路ＩＮＶａのＰＭＯＳトランジスタとＮＭＯＳトランジスタの論理閾値にずれが生じたりしていても、インバータ回路ＩＮＶａから出力される参照電圧ＶＲＥＦＩＮＢが、理想値である内部電圧ｉＶＥＲＦと等しくなるようにＰ型トランジスタＴＰ及びＮ型トランジスタＴＮに流れる電流量を制御し、インバータ回路ＩＮＶａの論理しきい値を補正する。比較回路１８４から出力される電流制御信号ＩＮＧは、レシーバ回路１８１0〜１８１nが備えるＰ型トランジスタＤＰ０〜ｎ及びＮ型トランジスタＤＮ０〜ｎにも入力される。なお、電流制御信号ＩＮＧをＰ型トランジスタＤＰ０〜ｎ及びＮ型トランジスタＤＮ０〜ｎに伝送するための配線には、回路動作時の電位変動を緩和するために、例えば１００ｐＦ程度の補償容量が接続されている。
【００３４】
以下、例えば電源電圧ＶＤＤＩ＝１．２Ｖ、参照電圧ＶＲＥＦ＝０．６Ｖ、Ｐ型トランジスタＴＰ及びＮ型トランジスタＴＮの論理閾値＝０．６Ｖ、内部電圧ｉＶＲＥＦ＝ＶＤＤＩ／２の条件における電流制御回路１８２の動作について説明する。
【００３５】
上記条件において、インバータ回路ＩＮＶａから出力される参照電圧ＶＲＥＦＩＮＢが理想値である約ＶＤＤＩ／２の場合、比較回路１８４から出力される電流制御信号ＩＮＧも約ＶＤＤＩ／２になる。
【００３６】
一方、上記条件において、インバータ回路ＩＮＶａから出力される参照電圧ＶＲＥＦＩＮＢがＶＤＤＩ／２よりも低い場合、比較回路１８４は、参照電圧ＶＲＥＦＩＮＢがＶＤＤＩ／２となるように電流制御信号ＩＮＧを調整する。具体的には、比較回路１８４は、電流制御信号ＩＮＧをＶＤＤＩ／２よりも低くしてＰ型トランジスタＴＰに流れる電流量を大きくすると共にＮ型トランジスタＴＮに流れる電流量を小さくして、ＶＲＥＦＩＮＢ＝ＶＤＤＩ／２となるように調整する。
【００３７】
また、上記条件において、インバータ回路ＩＮＶａから出力される参照電圧ＶＲＥＦＩＮＢがＶＤＤＩ／２よりも高い場合、比較回路１８４は、参照電圧ＶＲＥＦＩＮＢがＶＤＤＩ／２となるように電流制御信号ＩＮＧを調整する。具体的には、比較回路１８４は、電流制御信号ＩＮＧをＶＤＤＩ／２よりも高くしてＰ型トランジスタＴＰに流れる電流量を小さくすると共にＮ型トランジスタＴＮに流れる電流量を大きくして、ＶＲＥＦＩＮＢ＝ＶＤＤＩ／２となるように調整する。
【００３８】
以上のようにして比較回路１８４は、インバータ回路ＩＮＶａの各トランジスタの論理閾値を補正する。
【００３９】
ここで、比較回路１８４から出力された電流制御信号ＩＮＧは、レシーバ回路１８１0〜１８１nが備えるＰ型トランジスタＤＰ０〜ｎ及びＮ型トランジスタＤＮ０〜ｎにも入力されるため、レシーバ回路１８１0〜１８１nのＰ型トランジスタＤＰ０〜ｎ及びＮ型トランジスタＤＮ０〜ｎも、電流制御信号ＩＮＧによってレプリカ回路１８３のＰ型トランジスタＴＰ及びＮ型トランジスタＴＮと同様にそれぞれの論理しきい値が補正される。
【００４０】
すなわち、レシーバ回路１８１0〜１８１nのインバータ回路ＩＮＶ０〜ｎに入力されるデータ信号ＤＩＮ０〜ｎのレベルと、レプリカ回路１８３のインバータ回路ＩＮＶａに入力される参照電圧ＶＲＥＦとが同じ電圧であれば、インバータ回路ＩＮＶ０〜ｎは、インバータ回路ＩＮＶａと同様に、内部データ信号ｉＤＩＮ０〜ｎの電圧がＶＤＤＩ／２となるようにＰ型トランジスタＤＰ０〜ｎ及びＮ型トランジスタＤＮ０〜ｎに流れる電流量が制御される。
【００４１】
その結果、レシーバ回路１８１0〜１８１nのインバータ回路ＩＮＶ０〜ｎは、Ｐ型トランジスタＤＰ０〜ｎ及び各Ｎ型トランジスタＤＮ０〜ｎに流れる電流量に基づいて、すなわち参照電圧ＶＲＥＦを基準にして入力されるデータ信号ＤＩＮがハイレベルであるかロウレベルであるかを判定する。
【００４２】
例えば、インバータ回路ＩＮＶ０に入力されるデータ信号ＤＩＮ０が参照電圧ＶＲＥＦよりも高い場合、Ｎ型トランジスタＤＮ０に流れる電流量が増大するため、インバータ回路ＩＮＶ０は、内部データ信号ｉＤＩＮ０としてロウレベルを出力する。また、データ信号ＤＩＮ０のレベルが参照電圧ＶＲＥＦよりも低い場合、Ｐ型トランジスタＤＰ０に流れる電流量が増大するため、インバータ回路ＩＮＶ０は、内部データ信号ｉＤＩＮ０としてハイレベルを出力する。他のインバータ回路ＩＮＶ１〜ｎの動作も同様である。
【００４３】
本実施形態によれば、各レシーバ回路１８１0〜１８１nに、それぞれインバータ回路ＩＮＶ０〜ｎを備え、各インバータ回路ＩＮＶ０〜ｎと電源電圧間に挿入されるＰ型トランジスタＤＰ０〜ｎ及び各Ｎ型トランジスタＤＮ０〜ｎに流れる電流量を電流制御回路１８２によって制御することで、レシーバ回路１８１0〜１８１nは参照電圧ＶＲＥＦを基準にして、入力されたデータ信号ＤＩＮがハイレベルであるかロウレベルであるかを判定できる。そのため、レシーバ回路１８１0〜１８１n毎に差動回路を備える必要がない。したがって、該レシーバ回路１８１0〜１８１nを備える半導体装置の消費電流及び回路面積を低減できる。
【００４４】
図３は、図２に示した比較回路の一構成例を示す回路図である。
【００４５】
図３に示すように、比較回路１８４は、レプリカ回路１８３から出力された参照電圧ＶＲＥＦＩＮＢと内部電圧ＶＤＤＩ／２との差電圧を増幅して出力する差動増幅回路で実現される。
【００４６】
参照電圧ＶＲＥＦＩＮＢ＝ＶＤＤＩ／２である場合、比較回路１８４からは電流制御信号ＩＮＧとしてＶＤＤＩ／２程度の電圧が出力される。このとき、Ｐ型トランジスタＤＰ０〜ｎ、Ｐ型トランジスタＴＰ、Ｎ型トランジスタＤＮ０〜ｎ、Ｎ型トランジスタＴＮは、ほぼＯＮ状態であり、それぞれにほぼ等しい電流が流れている。
【００４７】
参照電圧ＶＲＥＦＩＮＢ＜ＶＤＤＩ／２である場合、比較回路１８４からはＶＤＤＩ／２よりも低い電流制御信号ＩＮＧが出力される。このとき、電流制御信号ＩＮＧに応じてＰ型トランジスタＴＰに流れる電流量が大きくなり、Ｎ型トランジスタＴＮに流れる電流量が小さくなるため、参照電圧ＶＲＥＦＩＮＢが上昇する。この制御は、参照電圧ＶＲＥＦＩＮＢ＝ＶＤＤＩ／２になるまで継続される。
【００４８】
また、参照電圧ＶＲＥＦＩＮＢ＞ＶＤＤＩ／２である場合、比較回路１８４からはＶＤＤＩ／２よりも高い電流制御信号ＩＮＧが出力される。このとき、電流制御信号ＩＮＧに応じてＰ型トランジスタＴＰに流れる電流量が小さくなり、Ｎ型トランジスタＴＮに流れる電流量が大きくなるため、参照電圧ＶＲＥＦＩＮＢが低下する。この制御は、参照電圧ＶＲＥＦＩＮＢ＝ＶＤＤＩ／２になるまで継続される。
【００４９】
図４は、図１に示した入力回路及びＷＲＩＴＥＦＩＦＯ回路の一構成例を示す回路図である。
【００５０】
図２では示していないが、本実施形態の半導体装置は、図４に示すように、データストローブ信号ＤＱＳ、ＤＱＳＢも、図２に示したデータ信号ＤＩＮ０〜ｎ用と同様のレシーバ回路１８１で受信し、電流制御回路１８２から受信する電流制御信号ＩＮＧによりＰ型トランジスタ及びＮ型トランジスタに流れる電流量が制御される構成である。
【００５１】
レシーバ回路１８１から出力される各内部信号ｉＤＱＳ、ｉＤＱＳＢ、ｉＤＩＮ０〜ｎは、レベル変換回路１８５を介して対応するＦＩＦＯ回路１８６0〜１８６nに入力される。図４に示すように、レシーバ回路１８１とレベル変換回路１８５、レベル変換回路１８５とＦＩＦＯ回路１８６0〜１８６nには中間バッファを備えていてもよい。レベル変換回路１８５は、図１に示した入力回路１８に備えていてもよく、ＷＲＩＴＥＦＩＦＯ回路１６に備えていてもよい。
【００５２】
なお、図１に示した入力回路１８には、電源電圧ＶＤＤＩ（＝ＶＤＤ）及びＶＳＳＩ（＝ＶＳＳ）が供給されているため、他の周辺回路、例えばＦＩＦＯ回路１８６に供給される内部電源電圧ＶＰＥＲＩと電圧が異なることがある（例えばＶＰＥＲＩ＜ＶＤＤＩ）。その場合、レベル変換回路１８５を用いて信号振幅をＶＤＤＩからＶＰＥＲＩに変換する。内部電源電圧ＶＰＥＲＩは、図１に示した内部電圧発生回路２０が備える降圧回路で生成される。周辺回路で使用される電源電圧がＶＤＤＩと等しい場合、レベル変換回路１８５は不要である。
【００５３】
図５及び図６は、レシーバ回路１８１として、上記特許文献１に記載された差動回路（図１２参照）を備えた構成（以下、ＱＣＲと略す場合がある）と、本発明のインバータ回路を備えた構成（以下、ＩＮＶと略す場合がある）とにおける、ＦＩＦＯ回路１８６のセットアップ時間、ホールド時間をシュミレーションした結果を示している。なお、図５は、半導体装置に供給する外部電源電圧ＶＤＤ（ＶＤＤ＝ＶＤＤＩ＝１．５Ｖ）がその動作保障範囲内でＶＤＤＩ＝１．３５Ｖ（以下、Ｓｌｏｗ条件と称す）となったときのＦＩＦＯ回路１８６のセットアップ時間、ホールド時間のシミュレーション結果を示している。また、図６は、半導体装置の外部電源電圧ＶＤＤ（ＶＤＤ＝ＶＤＤＩ＝１．５Ｖ）がその動作保障範囲内でＶＤＤＩ＝１．６Ｖ（以下、ＭＡＸ条件と称す）となったときのＦＩＦＯ回路１８６のセットアップ時間、ホールド時間のシミュレーション結果を示している。図５は、Ｓｌｏｗ条件として、ＶＤＤＩ＝１．３５Ｖ、ＶＲＥＦ＝０．７、ＶＩＨ＝０．７Ｖ±０．１５Ｖ，ｔＣＫ＝１．２ｎｓであるときのシミュレーション結果を示している。また、図６は、ＭＡＸ条件として、ＶＤＤＩ＝１．６Ｖ、ＶＲＥＦ＝０．７、ＶＩＨ＝０．７Ｖ±０．１５Ｖ，ｔＣＫ＝１．２ｎｓであるときのシミュレーション結果を示している。
【００５４】
例えば、図１２に示すように電源、ＤＱ、ＤＱＳ、ＤＱＳＢ、ＤＭＬ等の各端子（ＰＡＤ）が配置された半導体装置において、各ＤＱ端子からＦＩＦＯ回路１８６までの配線長と、ＤＱＳ端子からＦＩＦＯ回路１８６までの配線長とは、それぞれ等しくなるとは限らない。
【００５５】
例えばＤＱＳ端子から最も遠いＤＱ７端子と、ＤＱＳ端子に最も近いＤＱ２端子とでは、ＤＱＳ及びＤＱＳＢ信号がそれぞれの端子に対応するＦＩＦＯ回路１８６7、ＦＩＦＯ回路１８６2に到達するまでの遅延時間に差が生じる。図５及び図６に示すＷＦＩＦＯは、図１に示したＷＲＩＴＥＦＩＦＯ回路１６であり、ＤＱ２及びＤＱ７はＤＱ２端子に対応するＦＩＦＯ回路及びＤＱ７端子に対応するＦＩＦＯ回路を示している。図５及び図６に示すＩＳＳＩは消費電流を示す。
【００５６】
本発明のレシーバ回路１８１は、参照電圧ＶＲＥＦとデータ信号ＤＩＮとを直接比較するのではなく、レプリカ回路１８３を用いて間接的に比較する構成であるため、特許文献１に記載したレシーバ回路毎に差動回路を備える構成と比べてＦＩＦＯ回路１８６までの遅延時間に多少の差が生じてしまう。しかしながら、図５に示すように、その差は７０ｐｓと微量であり、動作に影響を与えるほどではないことが分かる。
【００５７】
また、図５及び図６に示すように、Ｓｌｏｗ条件（ＶＤＤＩ＝１．３５Ｖ）及びＭＡＸ条件（ＶＤＤＩ＝１．６Ｖ）共に、レシーバ回路に流れる電流がＱＣＲを備える特許文献１に記載の構成よりも本発明のＩＮＶを備える構成の方が低く、特にＭＡＸ条件ではその差が顕著（約１／５程度）であり、本発明のレシーバ回路は、従来よりも消費電流の削減に効果的であることが分かる。
【００５８】
図７は、従来のレシーバ回路と本発明のレシーバ回路の参照電圧に対するリニアリティーの比較結果を示すグラフである。
【００５９】
図７の縦軸で示すＬｏｇｉｃａｌ  Ｖｔ（Ｖ)は、レシーバ回路に入力されたデータ信
号がロウレベルであるかハイレベルであるかを判定するための判定電圧を示している。つまり、図７の縦軸のＬｏｇｉｃａｌ  Ｖｔ（Ｖ）は、参照電圧ＶＲＥＦに対して、データ
信号ＤＩＮがロウレベルであるかハイレベルであるかを判定するためのしきい値に相当し、参照電圧ＶＲＥＦと一致する方が正確に検出できることを示している。
【００６０】
図７に示すように、従来のレシーバ回路は、参照電圧ＶＲＥＦがＶＳＳに近づくと、参照電圧ＶＲＥＦが入力されるＮＭＯＳトランジスタの抵抗値が見えて電位が上がってしまい、ＤＩＮ＝ＶＲＥＦではデータ信号ＤＩＮが入力されるＮＭＯＳトランジスタの抵抗地値も上がるため、Ｌｏｇｉｃａｌ  Ｖｔ（Ｖ）が参照電圧ＶＲＥＦとずれてしまう。参照
電圧ＶＲＥＦがＶＤＤＩに近づいた場合も同様である。
【００６１】
一方、本発明のレシーバ回路１８１では、Ｌｏｇｉｃａｌ  Ｖｔ（Ｖ）が広い範囲で参
照電圧ＶＲＥＦとほぼ一致しており、正確に判定できていることが分かる。
【００６２】
なお、本発明のレシーバ回路１８１は、参照電圧ＶＲＥＦとＶＤＤＩ／２のずれ量に応じて、インバータ回路ＩＮＶ０〜ｎと電源電圧ＶＤＤＩ間に挿入されるＰ型トランジスタＤＰ０〜ｎ、またはインバータ回路ＩＮＶ０〜ｎと電源電圧ＶＳＳＩ間に挿入されるＮ型トランジスタＤＮ０〜ｎの一方に流れる電流量が小さくなるため、次段の回路に対する信号出力の遅延量が大きくなる可能性がある。例えば、図８は、ＱＣＲを備える特許文献１に記載の構成及び本発明のＩＮＶを備える構成における、参照電圧ＶＲＥＦとＶＤＤＩ／２のずれ量を変えたときの（ＶＲＥＦ＝ＶＤＤＩ×４５％、ＶＤＤＩ×４９％、ＶＤＤＩ×５０％、ＶＤＤＩ×５１％、ＶＤＤＩ×５５％）ＦＩＦＯ回路におけるセットアップ時間及びホールド時間のシミュレーション結果を示している。なお、ＶＤＤＩ＝１．３５Ｖ、ＶＲＥＦ＝０．７、ＶＩＨ＝０．７Ｖ±０．１５Ｖ，ｔＣＫ＝１．２ｎｓ（Ｓｌｏｗ条件）とする。後述する図９も同様の条件である。
【００６３】
図８に示すように、参照電圧ＶＲＥＦとＶＤＤＩ／２のずれ量が全く無い５０％の場合は問題ないが、ずれ量が４５％の場合は完全にタイミングが合っていない。
【００６４】
そこで、インバータ回路ＩＮＶ０〜ｎのトランジスタサイズをＷ＝３ｕからＷ＝６ｕ（トランジスタサイズを２倍）にすると、図９に示すように、デューティ比の破綻を抑制できる。これは、トランジスタサイズを大きくしてインバータ回路ＩＮＶ０〜ｎに流れる電流量を大きくすることでトランジスタの駆動能力を上げ、インバータ回路ＩＮＶ０〜ｎをより高速にドライブさせたからである。このようにインバータ回路ＩＮＶ０〜ｎのトランジスタサイズを大きくすることで、後段のＦＩＦＯ回路におけるセットアップ時間及びホールド時間を確保できる。
（第２の実施の形態）
図１０は、第２の実施の形態の入力回路の一構成例を示す回路図である。
【００６５】
図１０に示すように、第２の実施の形態の半導体装置は、外部から２種類の外部電源電圧（例えば、第１の外部電源電圧ＶＤＤ１＝１．８Ｖ，第２の外部電源電圧ＶＤＤ２＝１．２Ｖ）が供給される例である。参照電圧ＶＲＥＦとしては、例えば電圧ＶＤＤ２／２が外部から供給される。このような２種類の外部電源電圧が供給される半導体装置としては、例えばＭｏｂｉｌｅ  ＤＲＡ／ＤＤＲ４等がある。
【００６６】
第２の実施の形態の入力回路が備える電流制御回路１８８は、図２に示したレプリカ回路１８３、レシーバ回路１８１0〜１８１n及び内部電圧ｉＶＲＥＦを生成する電圧生成回路に、電源電圧として内部電源電圧２ＶＲＥＦを供給する構成である。そのため、電流制御回路１８８は、内部電源電圧２ＶＲＥＦを生成する内部電源電圧生成回路１８９を備えている。なお、本実施形態の電流制御回路１８８が備える電圧生成回路は、内部電圧ｉＶＲＥＦとして２ＶＲＥＦ／２を生成する。
【００６７】
内部電源電圧生成回路１８９は、例えば差動増幅器と該差動増幅器の出力電流を増幅するトランジスタを備え、差動増幅器の正入力端子に外部から供給される参照電圧ＶＲＥＦ（＝ＶＤＤ２／２）を入力し、電圧生成回路で生成された内部電圧２ＶＲＥＦ／２を負入力端子に負帰還することで、トランジスタから一定の内部電源電圧２ＶＲＥＦを出力する。入力回路のその他の構成及び半導体装置の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００６８】
図１０に示すような構成でも、図２に示した入力回路１８を用いる場合と同様の効果を得ることができる。また、本実施形態の入力回路１８は、外部から供給される参照電圧ＶＲＥＦと電圧生成回路で生成される内部電圧ｉＶＲＥＦ（＝２ＶＲＥＦ／２）のばらつきを抑制できる。
（第３の実施の形態）
図１１は、第３の実施の形態の入力回路の一構成例を示す回路図である。
【００６９】
図１１に示す第３の実施の形態の入力回路は、図２に示した第１の実施の形態の入力回路のように参照電圧ＶＲＥＦが外部から供給されない仕様に対応した構成である。すなわち、電流制御回路１８７は、上記電圧生成回路で生成された内部電圧ｉＶＲＥＦをインバータ回路ＩＮＶａに参照電圧ＶＲＥＦとして供給する構成である。その他の構成は図２に示した電流制御回路１８２と同様であるため、その説明は省略する。図１１に示すような構成でも、図２に示した入力回路１８を用いる場合と同様の効果を得ることができる。
【符号の説明】
【００７０】
１    半導体装置
１１    メモリセルアレイ
１２    Ｘデコーダ
１３    Ｙデコーダ
１４    アドレス入力回路
１５    コマンドデコーダ
１６    ＷＲＩＴＥＦＩＦＯ回路
１７    ＲＥＡＤＦＩＦＯ回路
１８    入力回路
１９    出力回路
２０    内部電圧発生回路
１８１、１８１0〜１８１n    レシーバ回路
１８２、１８７、１８８    電流制御回路
１８３    レプリカ回路
１８４    比較回路
１８５    レベル変換回路
１８６、１８６0〜１８６n    ＦＩＦＯ回路
１８９    内部電源電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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