(57)【要約】      （修正有）【課題】地絡等の発生を検出可能なＢＴＬ方式の負荷駆動回路を提供する。【解決手段】入力電圧Ｖｉｎの上昇に応じて、トランジスタＭ１とトランジスタＭ２の第１接続点の第１出力電圧Ｖｏｕｔ１が上昇し、トランジスタＭ３とトランジスタＭ４の第２接続点の第２出力電圧Ｖｏｕｔ２が低下するように制御する制御回路２０と、トランジスタＭ１がオンしつつトランジスタＭ２がオフしているか否かを判定する第１判定回路と、トランジスタＭ１がオンしトランジスタＭ２がオフとなる際の第１出力電圧Ｖｏｕｔ１のレベルに応じた第１レベルより、第１出力電圧Ｖｏｕｔ１が低いか否かを判定する第２判定回路と、第１判定回路と第２判定回路の判定結果に応じて、第１及び第２接続点の間に接続された負荷に印加される電圧の値が入力電圧Ｖｉｎに応じた所定値でないことを検出する検出回路と、を備える。【選択図】図１
2013158198.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧の上昇に応じて、直列に接続される、電源側の第１ＭＯＳトランジスタ及び接地側の第２ＭＯＳトランジスタの第１接続点の第１出力電圧が上昇し、直列に接続される、電源側の第３ＭＯＳトランジスタ及び接地側の第４ＭＯＳトランジスタの第２接続点の第２出力電圧が低下するよう、前記第１〜第４ＭＯＳトランジスタのオン抵抗を制御する制御回路と、
前記第１ＭＯＳトランジスタがオンしつつ前記第２ＭＯＳトランジスタがオフしているか否かを判定する第１判定回路と、
前記第１ＭＯＳトランジスタがオンし前記第２ＭＯＳトランジスタがオフとなる際の前記第１出力電圧のレベルに応じた第１レベルより、前記第１出力電圧が低いか否かを判定する第２判定回路と、
前記第１ＭＯＳトランジスタがオンしつつ前記第２ＭＯＳトランジスタがオフしていると前記第１判定回路が判定し、かつ、前記第１出力電圧が前記第１レベルより低いことを前記第２判定回路が判定する第１状態となると、前記第１及び第２接続点の間に接続された負荷に印加される電圧の値が前記入力電圧に応じた所定値でないことを検出する検出回路と、
を備えることを特徴とする負荷駆動回路。
【請求項２】
請求項１に記載の負荷駆動回路であって、
前記第１判定回路は、
前記第１ＭＯＳトランジスタがオンし前記第２ＭＯＳトランジスタがオフとなる際の前記第１ＭＯＳトランジスタのゲート電圧に応じた第１電圧と、前記第１ＭＯＳトランジスタのゲート電圧との大小を比較する第１比較回路を含んで構成されること、
を特徴とする負荷駆動回路。
【請求項３】
請求項１または請求項２に記載の負荷駆動回路であって、
前記第２ＭＯＳトランジスタがオンしつつ前記第１ＭＯＳトランジスタがオフしているか否かを判定する第３判定回路と、
前記第２ＭＯＳトランジスタがオンし前記第１ＭＯＳトランジスタがオフとなる際の前記第１出力電圧のレベルに応じた第２レベルより、前記第１出力電圧が高いか否かを判定する第４判定回路と、
を更に含み、
前記検出回路は、
前記第２ＭＯＳトランジスタがオンしつつ前記第１ＭＯＳトランジスタがオフしていると前記第３判定回路が判定し、かつ、前記第１出力電圧が前記第２レベルより高いことを前記第４判定回路が判定する第２状態となるか、前記第１及び第２判定回路の判定結果が前記第１状態となると、前記第１及び第２接続点の間に接続された負荷に印加される電圧の値が前記入力電圧に応じた所定値でないことを検出すること、
を特徴とする負荷駆動回路。
【請求項４】
請求項３に記載の負荷駆動回路であって、
前記第３判定回路は、
前記第２ＭＯＳトランジスタがオンし前記第１ＭＯＳトランジスタがオフとなる際の前記第２ＭＯＳトランジスタのゲート電圧に応じた第２電圧と、前記第２ＭＯＳトランジスタのゲート電圧との大小を比較する第２比較回路を含んで構成されること、
を特徴とする負荷駆動回路。
【請求項５】
請求項３または請求項４に記載の負荷駆動回路であって、
前記第３ＭＯＳトランジスタがオンしつつ前記第４ＭＯＳトランジスタがオフしているか否かを判定する第５判定回路と、
前記第３ＭＯＳトランジスタがオンし前記第４ＭＯＳトランジスタがオフとなる際の前記第２出力電圧のレベルに応じた第３レベルより、前記第２出力電圧が低いか否かを判定する第６判定回路と、
を更に含み、
前記検出回路は、
前記第３ＭＯＳトランジスタがオンしつつ前記第４ＭＯＳトランジスタがオフしていると前記第５判定回路が判定し、かつ、前記第２出力電圧が前記第３レベルより低いことを前記第６判定回路が判定する第３状態となるか、前記第１及び第２判定回路の判定結果が前記第１状態となるか、前記第３及び第４判定回路の判定結果が前記第２状態となると、前記第１及び第２接続点の間に接続された負荷に印加される電圧の値が前記入力電圧に応じた所定値でないことを検出すること、
を特徴とする負荷駆動回路。
【請求項６】
請求項５に記載の負荷駆動回路であって、
前記第５判定回路は、
前記第３ＭＯＳトランジスタがオンし前記第４ＭＯＳトランジスタがオフとなる際の前記第３ＭＯＳトランジスタのゲート電圧に応じた第３電圧と、前記第３ＭＯＳトランジスタのゲート電圧との大小を比較する第３比較回路を含んで構成されること、
を特徴とする負荷駆動回路。
【請求項７】
請求項５または請求項６に記載の負荷駆動回路であって、
前記第４ＭＯＳトランジスタがオンしつつ前記第３ＭＯＳトランジスタがオフしているか否かを判定する第７判定回路と、
前記第４ＭＯＳトランジスタがオンし前記第３ＭＯＳトランジスタがオフとなる際の前記第２出力電圧のレベルに応じた第４レベルより、前記第２出力電圧が高いか否かを判定する第８判定回路と、
を更に含み、
前記検出回路は、
前記第４ＭＯＳトランジスタがオンしつつ前記第３ＭＯＳトランジスタがオフしていると前記第７判定回路が判定し、かつ、前記第２出力電圧が前記第４レベルより高いことを前記第８判定回路が判定する第４状態となるか、前記第１及び第２判定回路の判定結果が前記第１状態となるか、前記第３及び第４判定回路の判定結果が前記第２状態となるか、前記第５及び第６判定回路の判定結果が前記第３状態となると、前記第１及び第２接続点の間に接続された負荷に印加される電圧の値が前記入力電圧に応じた所定値でないことを検出すること、
を特徴とする負荷駆動回路。
【請求項８】
請求項７に記載の負荷駆動回路であって、
前記第７判定回路は、
前記第４ＭＯＳトランジスタがオンし前記第３ＭＯＳトランジスタがオフとなる際の前記第４ＭＯＳトランジスタのゲート電圧に応じた第４電圧と、前記第４ＭＯＳトランジスタのゲート電圧との大小を比較する第４比較回路を含んで構成されること、
を特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動回路に関する。
【背景技術】
【０００２】
モータ等の負荷を駆動する回路として、ＢＴＬ（Bridged Transformer Less）方式の駆動回路が知られている（例えば、特許文献１参照）。図１１は、一般的なＢＴＬ方式のモータ駆動回路２００の一例を示す図である。モータ駆動回路２００は、端子Ａ，Ｂの間に接続されたモータコイルＬを、入力電圧Ｖｉｎに応じて駆動する。モータ駆動回路２００は、入力電圧Ｖｉｎの上昇に応じて、端子Ａの出力電圧Ｖｏｕｔ１を上昇させつつ、端子Ｂの出力電圧Ｖｏｕｔ２を低下させる。この結果、図１２に示すように、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、入力電圧Ｖｉｎに応じて略０Ｖ（接地電圧）からほぼ電源電圧Ｖｄｄの間を変化する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１６６３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
モータ駆動回路２００においては、他の一般的なモータ駆動回路と同様に、地絡や天絡、さらに負荷短絡等が発生することがある。例えば、端子Ａが地絡した場合、端子Ａの電圧はほぼ０Ｖとなり、端子Ａが天絡した場合、端子Ａの電圧はほぼ電源電圧Ｖｄｄとなる。ただし、ＢＴＬ方式のモータ駆動回路２００では、出力電圧Ｖｏｕｔ１は略０Ｖからほぼ電源電圧Ｖｄｄまで変化する。このため、モータ駆動回路２００においては、出力電圧Ｖｏｕｔ１のレベルに基づいて地絡等の発生を検出することは難しい。
【０００５】
本発明は上記課題を鑑みてなされたものであり、地絡等の発生を検出可能なＢＴＬ方式の負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る負荷駆動回路は、入力電圧の上昇に応じて、直列に接続される、電源側の第１ＭＯＳトランジスタ及び接地側の第２ＭＯＳトランジスタの第１接続点の第１出力電圧が上昇し、直列に接続される、電源側の第３ＭＯＳトランジスタ及び接地側の第４ＭＯＳトランジスタの第２接続点の第２出力電圧が低下するよう、前記第１〜第４ＭＯＳトランジスタのオン抵抗を制御する制御回路と、前記第１ＭＯＳトランジスタがオンしつつ前記第２ＭＯＳトランジスタがオフしているか否かを判定する第１判定回路と、前記第１ＭＯＳトランジスタがオンし前記第２ＭＯＳトランジスタがオフとなる際の前記第１出力電圧のレベルに応じた第１レベルより、前記第１出力電圧が低いか否かを判定する第２判定回路と、前記第１ＭＯＳトランジスタがオンしつつ前記第２ＭＯＳトランジスタがオフしていると前記第１判定回路が判定し、かつ、前記第１出力電圧が前記第１レベルより低いことを前記第２判定回路が判定する第１状態となると、前記第１及び第２接続点の間に接続された負荷に印加される電圧の値が前記入力電圧に応じた所定値でないことを検出する検出回路と、を備える。
【発明の効果】
【０００７】
地絡等の発生を検出可能なＢＴＬ方式の負荷駆動回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるモータ駆動回路１０の概要を示す図である。
【図２】制御回路２０の一例を示す図である。
【図３】モータ駆動回路１０の動作を説明するための図である。
【図４】電圧監視回路２１の一例を示す図である。
【図５】端子Ａが地絡した状態を示す図である。
【図６】端子Ａが地絡した場合のゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の変化の一例を示す図である。
【図７】端子Ａが天絡した状態を示す図である。
【図８】端子Ａが天絡した場合のゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の変化の一例を示す図である。
【図９】負荷短絡が発生した状態を示す図である。
【図１０】負荷短絡が発生した場合のゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の変化の一例を示す図である。
【図１１】一般的なＢＴＬ方式のモータ駆動回路２００の一例を示す図である。
【図１２】モータ駆動回路２００の出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の変化の一例を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜モータ駆動回路１０の概要＞＞
図１は、本発明の一実施形態であるモータ駆動回路１０の構成を示す図である。モータ駆動回路１０（負荷駆動回路）は、例えばファンモータを駆動するために用いられる。モータ駆動回路１０は、ＰＭＯＳトランジスタＭ１，Ｍ３、ＮＭＯＳトランジスタＭ２，Ｍ４、制御回路２０、電圧監視回路２１、及び検出回路２２を含んで構成される。
【００１１】
ＰＭＯＳトランジスタＭ１，Ｍ３、及びＮＭＯＳトランジスタＭ２，Ｍ４は、ファンモータのモータコイルＬを直接駆動するトランジスタであり、Ｈブリッジ回路を構成している。
【００１２】
ＰＭＯＳトランジスタＭ１（第１ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＭ２（第２ＭＯＳトランジスタ）の接続点（第１接続点）は端子Ａに接続されている。また、ＰＭＯＳトランジスタＭ３（第３ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＭ４（第４ＭＯＳトランジスタ）の接続点（第２接続点）は端子Ｂに接続されている。そして、端子Ａ，Ｂの間には、モータコイルＬ（負荷）が接続されている。
【００１３】
制御回路２０は、入力電圧Ｖｉｎの上昇に応じて端子Ａの出力電圧Ｖｏｕｔ１が上昇し、端子Ｂの出力電圧Ｖｏｕｔ２が低下するよう、Ｈブリッジ回路を構成する各ＭＯＳトランジスタのオン抵抗を制御する。例えば、制御回路２０は、入力電圧Ｖｉｎが上昇すると、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ４のオン抵抗の値を小さくし、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ２のオン抵抗の値を大きくする。なお、この際制御回路２０は、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４のそれぞれのゲート電圧Ｖｇ１〜Ｖｇ４を変化させる。また、制御回路２０は、入力電圧Ｖｉｎが低下すると、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ４のオン抵抗が大きくなり、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ２のオン抵抗が小さくなるよう、ゲート電圧ＶＧ１〜ＶＧ４を変化させる。
【００１４】
電圧監視回路２１は、ゲート電圧Ｖｇ１〜Ｖｇ４、及び出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を監視し、監視結果を８ビットのデジタル信号Ｄ０〜Ｄ７として出力する。
【００１５】
検出回路２２は、デジタル信号Ｄ０〜Ｄ７に基づいて、モータ駆動回路１０に異常が発生しているか否か、すなわち、地絡や負荷短絡、または天絡や負荷短絡が発生しているか否かを検出する。なお、検出回路２２の検出結果は例えばマイコン（不図示）に出力される。
【００１６】
＜＜制御回路２０の詳細＞＞
図２は、制御回路２０の構成を示す図である。制御回路２０は、端子Ａに接続されたＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２を駆動する駆動回路３０ａと、端子Ｂに接続されたＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４を駆動する駆動回路３０ｂとを含んで構成される。
【００１７】
駆動回路３０ａは、ＰＭＯＳトランジスタＭ１０ａ〜Ｍ１２ａ、ＮＭＯＳトランジスタＭ１５ａ〜Ｍ１７ａ、電流源４０ａ〜４３ａ、オペアンプ４５ａ、及び反転回路４６ａを含んで構成される。
【００１８】
ダイオード接続されたＰＭＯＳトランジスタＭ１０ａには、ダイオード接続されたＰＭＯＳトランジスタＭ１１ａが直列に接続されている。さらに、ＰＭＯＳトランジスタＭ１１ａには、電流源４０ａが接続されている。
【００１９】
ダイオード接続されたＮＭＯＳトランジスタＭ１５ａには、ダイオード接続されたＮＭＯＳトランジスタＭ１６ａが直列に接続されている。さらに、ＮＭＯＳトランジスタＭ１６ａには、電流源４３ａが接続されている。
【００２０】
ＰＭＯＳトランジスタＭ１１ａのゲート電極には、ＰＭＯＳトランジスタＭ１２ａのゲート電極が接続され、ＮＭＯＳトランジスタＭ１６ａのゲート電極には、ＮＭＯＳトランジスタＭ１７ａのゲート電極が接続されている。また、ＰＭＯＳトランジスタＭ１２ａのドレイン電極、及びＮＭＯＳトランジスタＭ１７ａのソース電極には、電流源４１ａが接続され、ＰＭＯＳトランジスタＭ１２ａのソース電極、及びＮＭＯＳトランジスタＭ１７ａのドレイン電極には、電流源４２ａが接続されている。
【００２１】
オペアンプ４５ａは、非反転入力端子（＋端子）に印加される入力電圧Ｖｉｎと、反転入力端子（−端子）に印加される出力電圧Ｖｏｕｔ１との差を増幅する。反転回路４６ａは、オペアンプ４５ａの出力電圧を、例えば電源電圧Ｖｄｄの１／２の電圧（Ｖｄｄ／２）を中心に反転する。
【００２２】
ここで、入力電圧Ｖｉｎが上昇した場合の駆動回路３０ａの動作について説明する。入力電圧Ｖｉｎが上昇すると、オペアンプ４５ａの出力は上昇するが、反転回路４５ａの出力は低下する。このため、ＰＭＯＳトランジスタＭ１２ａと電流源４２ａが接続されたノードＸ１の電圧と、ＰＭＯＳトランジスタＭ１２ａと電流源４１ａが接続されたノードＸ２の電圧は低下する。ここで、ノードＸ１の電圧は、ＰＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１であるため、ＰＭＯＳトランジスタＭ１のオン抵抗は小さくなる。また、ノードＸ２の電圧は、ＮＭＯＳトランジスタＭ２のゲート電圧Ｖｇ２であるため、ＮＭＯＳトランジスタＭ２のオン抵抗は大きくなる。この結果、出力電圧Ｖｏｕｔ１は上昇することになる。
【００２３】
一方、入力電圧Ｖｉｎが低下した場合、前述の場合とは逆に、ノードＸ１，Ｘ２のそれぞれの電圧は上昇する。これにより、ＰＭＯＳトランジスタＭ１のオン抵抗は大きくなり、ＮＭＯＳトランジスタＭ２のオン抵抗は小さくなるため、出力電圧Ｖｏｕｔ１は低下する。
【００２４】
このように、駆動回路３０ａは、出力電圧Ｖｏｕｔ１が入力電圧Ｖｉｎとなるように、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン抵抗を制御する。
【００２５】
駆動回路３０ｂは、ＰＭＯＳトランジスタＭ１０ｂ〜Ｍ１２ｂ、ＮＭＯＳトランジスタＭ１５ｂ〜Ｍ１７ｂ、電流源４０ｂ〜４３ｂ、及びオペアンプ４５ｂを含んで構成される。駆動回路３０ｂに含まれるＰＭＯＳトランジスタＭ１０ｂ〜Ｍ１２ｂ等の各素子は、駆動回路３０ａのＰＭＯＳトランジスタＭ１０ａ〜Ｍ１２ａ等の各素子と同様である。このため、ここでは、ＰＭＯＳトランジスタＭ１０ｂ〜Ｍ１２ｂ等の各素子の詳細な説明は省略する。ただし、駆動回路３０ｂには、反転回路４６ａに相当する回路は含まれていない。このため、入力電圧Ｖｉｎが上昇すると、ＰＭＯＳトランジスタＭ１２ｂと電流源４２ｂが接続されたノードＹ１の電圧と、ＰＭＯＳトランジスタＭ１２ｂと電流源４１ｂが接続されたノードＹ２の電圧は上昇する。したがって、この際、ＰＭＯＳトランジスタＭ３のオン抵抗は小さくなり、ＮＭＯＳトランジスタＭ４のオン抵抗は大きくなる。この結果、出力電圧Ｖｏｕｔ２は低下することになる。
【００２６】
一方、入力電圧Ｖｉｎが低下すると、ノードＹ１，Ｙ２の電圧は低下する。したがって、ＰＭＯＳトランジスタＭ３のオン抵抗は大きくなり、ＮＭＯＳトランジスタＭ４のオン抵抗は小さくなるため、出力電圧Ｖｏｕｔ２は上昇することになる。
【００２７】
このように、駆動回路３０ｂは、入力電圧Ｖｉｎの上昇に応じて出力電圧Ｖｏｕｔ２が低下するように、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のオン抵抗を制御する。なお、本実施形態では、入力電圧ＶｉｎがΔＶｉｎ変化した際に、例えば、出力電圧Ｖｏｕｔ１はΔＶｉｎだけ変化し、出力電圧Ｖｏｕｔ２は−ΔＶｉｎだけ変化するよう、各駆動回路３０ａ，３０ｂは設計されている。
【００２８】
図３は、入力電圧Ｖｉｎを変化させた場合のゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２のそれぞれの変化の一例を示す図である。
【００２９】
まず、入力電圧Ｖｉｎが“Ｖｄｄ／２”から上昇すると、実線で示すゲート電圧Ｖｇ１，Ｖｇ２は低下し、一点鎖線で示すゲート電圧Ｖｇ３，Ｖｇ４は上昇する。この結果、実線で示す出力電圧Ｖｏｕｔ１は、例えば“Ｖｄｄ／２”から徐々に増加し、一点鎖線で示す出力電圧Ｖｏｕｔ２は、例えば“Ｖｄｄ／２”から徐々に低下する。
【００３０】
そして、例えば、入力電圧Ｖｉｎが電圧Ｖｐとなると、ゲート電圧Ｖｇ１，Ｖｇ２は更に低下するため、ＰＭＯＳトランジスタＭ１はフルオン状態となり、オンしていたＮＭＯＳトランジスタＭ２はオフする。さらに、この際、ゲート電圧Ｖｇ３，Ｖｇ４は更に上昇するため、ＮＭＯＳトランジスタＭ４はフルオン状態となり、オンしていたＰＭＯＳトランジスタＭ３はオフする。なお、ここで、ＭＯＳトランジスタのフルオン状態とは、ＭＯＳトランジスタのオン抵抗が非常に小さい状態である。
【００３１】
このため、入力電圧Ｖｉｎが電圧Ｖｐより高い場合には、出力電圧Ｖｏｕｔ１は、ほぼ電源電圧Ｖｄｄとなり、出力電圧Ｖｏｕｔ２は、ほぼ０Ｖとなる。
【００３２】
つぎに、入力電圧Ｖｉｎが“Ｖｄｄ／２”から低下すると、ゲート電圧Ｖｇ１，Ｖｇ２は上昇し、ゲート電圧Ｖｇ３，Ｖｇ４は低下する。この結果、出力電圧Ｖｏｕｔ１は “Ｖｄｄ／２”から徐々に低下し、出力電圧Ｖｏｕｔ２は“Ｖｄｄ／２”から徐々に上昇する。
【００３３】
そして、例えば、入力電圧Ｖｉｎが電圧Ｖｑとなると、ゲート電圧Ｖｇ１，Ｖｇ２は更に上昇するため、ＮＭＯＳトランジスタＭ２はフルオン状態となり、ゲート電圧Ｖｇ３，Ｖｇ４は更に低下するため、ＰＭＯＳトランジスタＭ３はフルオン状態となる。このため、入力電圧Ｖｉｎが電圧Ｖｑより低い場合には、出力電圧Ｖｏｕｔ１は、ほぼ０Ｖとなり、出力電圧Ｖｏｕｔ２は、ほぼ電源電圧Ｖｄｄとなる。なお、接地側のＮＭＯＳトランジスタＭ２，Ｍ４がフルオン状態では、電源側のＰＭＯＳトランジスタＭ１，Ｍ３はオフしている。さらに、電源側のＰＭＯＳトランジスタＭ１，Ｍ３がフルオン状態では、接地側のＮＭＯＳトランジスタＭ２，Ｍ４はオフしているが、オフしているトランジスタの説明については適宜省略する。
【００３４】
図３において、電圧Ｖ１，Ｖ２，ＶＡ，ＶＢは、電圧監視回路２１の内部で生成される電圧である。各電圧の用途等の詳細については後述するが、電圧Ｖ１（第１及び第３電圧）は、ＰＭＯＳトランジスタＭ１，Ｍ３がフルオン状態となる際のゲート電圧Ｖｇ１，Ｖｇ３より低い電圧である。このため、例えば、ゲート電圧Ｖｇ１，Ｖｇ３が電圧Ｖ１よりも低い場合には、ＰＭＯＳトランジスタＭ１，Ｍ３はフルオン状態となり、ＮＭＯＳトランジスタＭ２，Ｍ４はオフしている。
【００３５】
電圧Ｖ２（第２及び第４電圧）は、ＮＭＯＳトランジスタＭ２，Ｍ４がフルオン状態となる際のゲート電圧Ｖｇ２，Ｖｇ４より高い電圧である。したがって、例えば、ゲート電圧Ｖｇ２，Ｖｇ４が電圧Ｖ２よりも高い場合には、ＮＭＯＳトランジスタＭ２，Ｍ４はフルオン状態となり、ＰＭＯＳトランジスタＭ１，Ｍ３はオフしている。
【００３６】
電圧ＶＡは、ＰＭＯＳトランジスタＭ１，Ｍ３がフルオン状態となっている際の電圧Ｖｏｕｔ１，Ｖｏｕｔ２より低い電圧である。したがって、モータ駆動回路１０に地絡等が発生していない場合にＰＭＯＳトランジスタＭ１，Ｍ３がフルオン状態となると、Ｖｏｕｔ１，Ｖｏｕｔ２は電圧ＶＡより高くなる。なお、電圧ＶＡのレベルは第１及び第３レベルに相当する。
【００３７】
電圧ＶＢは、ＮＭＯＳトランジスタＭ２，Ｍ４がフルオン状態となっている際の電圧Ｖｏｕｔ１，Ｖｏｕｔ２より高い電圧である。したがって、モータ駆動回路１０に天絡等が発生していない場合にＮＭＯＳトランジスタＭ２，Ｍ４がフルオン状態とると、Ｖｏｕｔ１，Ｖｏｕｔ２は電圧ＶＢより低くなる。なお、電圧ＶＢのレベルは第２及び第４レベルに相当する。
【００３８】
＜＜電圧監視回路２１の詳細＞＞
図４は、電圧監視回路２１の構成を示す図である。電圧監視回路２１は、電圧生成回路６０，６１、及びコンパレータ７０〜７７を含んで構成される。
【００３９】
電圧生成回路６０は、電圧Ｖ１，ＶＡを生成する回路であり、直列に接続された抵抗８０，８１と、抵抗８０，８１に接続された電流源８２を含んで構成されている。
【００４０】
電圧生成回路６１は、電圧Ｖ２，ＶＢを生成する回路であり、直列に接続された抵抗８５，８６と、抵抗８５，８６に接続された電流源８７を含んで構成されている。
【００４１】
コンパレータ７０（第１判定回路）は、ゲート電圧Ｖｇ１と電圧Ｖ１との大小を比較し、ＰＭＯＳトランジスタＭ１がフルオン状態であるか否か、つまり、ＰＭＯＳトランジスタＭ１がオンしつつ、ＮＭＯＳトランジスタＭ２がオフしているか否かを判定する。具体的には、コンパレータ７０は、ゲート電圧Ｖｇ１が電圧Ｖ１より高い場合、ＰＭＯＳトランジスタＭ１がフルオン状態でないことを示すハイレベル（“Ｈ”レベル）のデジタル信号Ｄ０を出力する。一方、ゲート電圧Ｖｇ１が電圧Ｖ１より低い場合、コンパレータ７０（第１比較回路）は、ＰＭＯＳトランジスタＭ１フルオン状態であること示すローレベル（“Ｌ”レベル）のデジタル信号Ｄ０を出力する。
【００４２】
コンパレータ７１（第２判定回路）は、出力電圧Ｖｏｕｔ１と電圧ＶＡとの大小を比較し、出力電圧Ｖｏｕｔ１がほぼ電源電圧Ｖｄｄとなっているか否かを判定する。具体的には、コンパレータ７１は、出力電圧Ｖｏｕｔ１が電圧ＶＡより高い場合、出力電圧Ｖｏｕｔ１がほぼ電源電圧Ｖｄｄとなっていることを示す“Ｈ”レベルのデジタル信号Ｄ１を出力する。一方、出力電圧Ｖｏｕｔ１が電圧ＶＡより低い場合、コンパレータ７１は、出力電圧Ｖｏｕｔ１がほぼ電源電圧Ｖｄｄとなっていないことを示す“Ｌ”レベルのデジタル信号Ｄ１を出力する。
【００４３】
このため、コンパレータ７０，７１からのデジタル信号Ｄ０，Ｄ１に基づいて、端子Ａに接続された電源側のＰＭＯＳトランジスタＭ１がフルオン状態の際に、出力電圧Ｖｏｕｔ１がほぼ電源電圧Ｖｄｄとなっているか否かを判別することが可能となる。
【００４４】
コンパレータ７２（第３判定回路）は、ゲート電圧Ｖｇ２と電圧Ｖ２との大小を比較し、ＮＭＯＳトランジスタＭ２がフルオン状態であるか否か、つまり、ＮＭＯＳトランジスタＭ２がオンしつつ、ＰＭＯＳトランジスタＭ１がオフしているか否かを判定する。具体的には、コンパレータ７２は、ゲート電圧Ｖｇ２が電圧Ｖ２より高い場合、ＮＭＯＳトランジスタＭ２がフルオン状態であることを示すハイレベル（“Ｈ”レベル）のデジタル信号Ｄ２を出力する。一方、ゲート電圧Ｖｇ２が電圧Ｖ２より低い場合、コンパレータ７２（第２比較回路）は、ＮＭＯＳトランジスタＭ２がフルオン状態でないこと示すローレベル（“Ｌ”レベル）のデジタル信号Ｄ２を出力する。
【００４５】
コンパレータ７３（第４判定回路）は、出力電圧Ｖｏｕｔ１と電圧ＶＢとの大小を比較し、出力電圧Ｖｏｕｔ１がほぼ接地電圧（０Ｖ）となっているか否かを判定する。具体的には、コンパレータ７３は、出力電圧Ｖｏｕｔ１が電圧ＶＢより高い場合、出力電圧Ｖｏｕｔ１がほぼ接地電圧となっていないことを示す“Ｈ”レベルのデジタル信号Ｄ３を出力する。一方、出力電圧Ｖｏｕｔ１が電圧ＶＢより低い場合、コンパレータ７３は、出力電圧Ｖｏｕｔ１がほぼ接地電圧となっていることを示す“Ｌ”レベルのデジタル信号Ｄ３を出力する。
【００４６】
このため、コンパレータ７２，７３からのデジタル信号Ｄ２，Ｄ３に基づいて、端子Ａに接続された接地側のＮＭＯＳトランジスタＭ２がフルオン状態の際に、出力電圧Ｖｏｕｔ１がほぼ接地電圧となっているか否かを判別することが可能となる。
【００４７】
コンパレータ７４（第５判定回路）は、ゲート電圧Ｖｇ３と電圧Ｖ１との大小を比較し、ＰＭＯＳトランジスタＭ３がフルオン状態であるか否か、つまり、ＰＭＯＳトランジスタＭ３がオンしつつ、ＮＭＯＳトランジスタＭ４がオフしているか否かを判定する。具体的には、コンパレータ７４は、ゲート電圧Ｖｇ３が電圧Ｖ１より高い場合、ＰＭＯＳトランジスタＭ３がフルオン状態でないことを示すハイレベル（“Ｈ”レベル）のデジタル信号Ｄ４を出力する。一方、ゲート電圧Ｖｇ３が電圧Ｖ１より低い場合、コンパレータ７４（第３比較回路）は、ＰＭＯＳトランジスタＭ３フルオン状態であること示すローレベル（“Ｌ”レベル）のデジタル信号Ｄ４を出力する。
【００４８】
コンパレータ７５（第６判定回路）は、出力電圧Ｖｏｕｔ２と電圧ＶＡとの大小を比較し、出力電圧Ｖｏｕｔ２がほぼ電源電圧Ｖｄｄとなっているか否かを判定する。具体的には、コンパレータ７１は、出力電圧Ｖｏｕｔ２が電圧ＶＡより高い場合、出力電圧Ｖｏｕｔ２がほぼ電源電圧Ｖｄｄとなっていることを示す“Ｈ”レベルのデジタル信号Ｄ５を出力する。一方、出力電圧Ｖｏｕｔ２が電圧ＶＡより低い場合、コンパレータ７５は、出力電圧Ｖｏｕｔ２がほぼ電源電圧Ｖｄｄとなっていないことを示す“Ｌ”レベルのデジタル信号Ｄ５を出力する。
【００４９】
このため、コンパレータ７４，７５からのデジタル信号Ｄ４，Ｄ５に基づいて、端子Ｂに接続された電源側のＰＭＯＳトランジスタＭ３がフルオン状態の際に、出力電圧Ｖｏｕｔ２がほぼ電源電圧Ｖｄｄとなっているか否かを判別することが可能となる。
【００５０】
コンパレータ７６（第７判定回路）は、ゲート電圧Ｖｇ４と電圧Ｖ２との大小を比較し、ＮＭＯＳトランジスタＭ４がフルオン状態であるか否か、つまり、ＮＭＯＳトランジスタＭ４がオンしつつ、ＰＭＯＳトランジスタＭ３がオフしているか否かを判定する。具体的には、コンパレータ７６は、ゲート電圧Ｖｇ４が電圧Ｖ２より高い場合、ＮＭＯＳトランジスタＭ４がフルオン状態であることを示すハイレベル（“Ｈ”レベル）のデジタル信号Ｄ６を出力する。一方、ゲート電圧Ｖｇ４が電圧Ｖ２より低い場合、コンパレータ７６（第４比較回路）は、ＮＭＯＳトランジスタＭ４がフルオン状態でないこと示すローレベル（“Ｌ”レベル）のデジタル信号Ｄ６を出力する。
【００５１】
コンパレータ７７（第８判定回路）は、出力電圧Ｖｏｕｔ２と電圧ＶＢとの大小を比較し、出力電圧Ｖｏｕｔ２がほぼ接地電圧（０Ｖ）となっているか否かを判定する。具体的には、コンパレータ７７は、出力電圧Ｖｏｕｔ２が電圧ＶＢより高い場合、出力電圧Ｖｏｕｔ２がほぼ接地電圧となっていないことを示す“Ｈ”レベルのデジタル信号Ｄ７を出力する。一方、出力電圧Ｖｏｕｔ２が電圧ＶＢより低い場合、コンパレータ７７は、出力電圧Ｖｏｕｔ２がほぼ接地電圧となっていることを示す“Ｌ”レベルのデジタル信号Ｄ７を出力する。
【００５２】
このため、コンパレータ７６，７７からのデジタル信号Ｄ６，Ｄ７に基づいて、端子Ｂに接続された接地側のＮＭＯＳトランジスタＭ４がフルオン状態の際に、出力電圧Ｖｏｕｔ２がほぼ接地電圧となっているか否かを判別することが可能となる。
【００５３】
＜＜検出回路２２の詳細＞＞
検出回路２２は、上述したデジタル信号Ｄ０〜Ｄ７に基づいて、モータ駆動回路１０に異常が発生しているか否かを検出する。  
具体的には、検出回路２２は、デジタル信号（Ｄ０，Ｄ１）＝（“Ｌ”，“Ｌ”）、（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）、（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）、（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）の何れかが出力されると、モータ駆動回路１０に異常が発生していることを検出する。
【００５４】
ここで、デジタル信号（Ｄ０，Ｄ１）＝（“Ｌ”，“Ｌ”）は、電源側のＰＭＯＳトランジスタＭ１がフルオン状態にも関わらず、出力電圧Ｖｏｕｔ１が電圧ＶＡより低いと判定された状態（第１状態）において出力される信号である。デジタル信号（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）は、接地側のＮＭＯＳトランジスタＭ２がフルオン状態にも関わらず、出力電圧Ｖｏｕｔ１が電圧ＶＢより高いと判定された状態（第２状態）において出力される信号である。
【００５５】
さらに、デジタル信号（（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）は、電源側のＰＭＯＳトランジスタＭ３がフルオン状態にも関わらず、出力電圧Ｖｏｕｔ２が電圧ＶＡより低いと判定された状態（第３状態）において出力される信号である。デジタル信号（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）は、接地側のＮＭＯＳトランジスタＭ４がフルオン状態にも関わらず、出力電圧Ｖｏｕｔ２が電圧ＶＢより高いと判定された状態（第４状態）において出力される信号である。
【００５６】
＝＝地絡が発生した場合の一例＝＝
図５は、端子Ａが地絡した状態を示す図であり、図６は、端子Ａが地絡している場合の入力電圧Ｖｉｎと、ゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２との関係を示す図である。なお、ここでは、便所上、モータコイルＬが端子Ａ，Ｂの間にない場合を例に説明するが、モータコイルＬが端子Ａ，Ｂの間にある場合であっても、出力電圧Ｖｏｕｔ１とゲート電圧Ｖｇ１,Ｖｇ２との関係は同様である。
【００５７】
端子Ａが地絡している場合、入力電圧Ｖｉｎによらず出力電圧Ｖｏｕｔ１は、ほぼ０Ｖであるため、図２に示したオペアンプ４５ａの反転入力端子（−）に印加される電圧は常に略０Ｖとなる。そして、入力電圧Ｖｉｎを電圧Ｖｑより上昇させた場合、オペアンプ４５ａは、出力電圧Ｖｏｕｔ１を上昇させるべく、オペアンプ４５ａの出力を大きく上昇させる。この結果、ゲート電圧Ｖｇ１，Ｖｇ２はほぼ０Ｖとなり、ＰＭＯＳトランジスタＭ１はフルオン状態となり、ＮＭＯＳトランジスタＭ２はオフする。
【００５８】
ここで、電源側のＰＭＯＳトランジスタＭ１がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ１はほぼ０Ｖであり電圧ＶＡより低い。したがって、デジタル信号（Ｄ０，Ｄ１）＝（“Ｌ”，“Ｌ”）が出力されることになり、検出回路２２は、モータ駆動回路１０に異常（“地絡”）が発生していることを検出する。なお、詳細な説明は省略するが、端子Ｂ側の出力電圧Ｖｏｕｔ２は、異常が発生していない場合と同様に変化する。
【００５９】
また、特に図示しないが、例えば端子Ｂが地絡した場合は、電源側のＰＭＯＳトランジスタＭ３がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ２はほぼ０Ｖであり電圧ＶＡより低い。したがって、この場合、デジタル信号（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）が出力される。
【００６０】
＝＝天絡が発生した場合の一例＝＝
図７は、端子Ａが天絡した状態を示す図であり、図８は、端子Ａが天絡している場合の入力電圧Ｖｉｎと、ゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２との関係を示す図である。なお、ここでも、便所上、モータコイルＬが端子Ａ，Ｂの間にない場合を例に説明するが、モータコイルＬが端子Ａ，Ｂの間にある場合であっても、出力電圧Ｖｏｕｔ１とゲート電圧Ｖｇ１,Ｖｇ２との関係は同様である。
【００６１】
端子Ａが天絡している場合、入力電圧Ｖｉｎによらず出力電圧Ｖｏｕｔ１は、ほぼ電源電圧Ｖｄｄであるため、オペアンプ４５ａの反転入力端子（−）に印加される電圧は常に略Ｖｄｄとなる。そして、入力電圧Ｖｉｎを電圧Ｖｐより低下させた場合、オペアンプ４５ａは、出力電圧Ｖｏｕｔ１を低下させるべく、オペアンプ４５ａの出力を大きく低下させる。この結果、ゲート電圧Ｖｇ１，Ｖｇ２はほぼＶｄｄＶとなり、ＮＭＯＳトランジスタＭ２はフルオン状態となり、ＰＭＯＳトランジスタＭ１はオフする。
【００６２】
ここで、接地側のＮＭＯＳトランジスタＭ２がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ１はほぼＶｄｄＶであり電圧ＶＢより高い。したがって、デジタル信号（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）が出力されることになり、検出回路２２は、モータ駆動回路１０に異常（“天絡”）が発生していることを検出する。なお、詳細な説明は省略するが、端子Ｂ側の出力電圧Ｖｏｕｔ２は、異常が発生していない場合と同様に変化する。
【００６３】
また、特に図示しないが、例えば端子Ｂが天絡した場合は、接地側のＮＭＯＳトランジスタＭ４がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ２はほぼＶｄｄであり電圧ＶＢより高い。したがって、この場合、デジタル信号（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）が出力される。
【００６４】
＝＝負荷短絡が発生した場合の一例＝＝
図９は、端子Ａ，Ｂ間が短絡している状態（負荷短絡の状態）を示す図であり、図１０は、負荷短絡が発生した場合の入力電圧Ｖｉｎと、ゲート電圧Ｖｇ１〜Ｖｇ４、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２との関係を示す図である。なお、ここでは、モータコイルＬを省略しているが、モータコイルＬが端子Ａ，Ｂの間にある場合であっても同様である。
【００６５】
例えば、入力電圧Ｖｉｎが電圧Ｖｐである場合、ゲート電圧Ｖｇ１，Ｖｇ２は、ほぼ０Ｖであるため、ＰＭＯＳトランジスタＭ１はフルオン状態となり、ＮＭＯＳトランジスタＭ２はオフする。また、ゲート電圧Ｖｇ３，Ｖｇ４は、ほぼ電源電圧Ｖｄｄであるため、ＮＭＯＳトランジスタＭ４はフルオン状態となり、ＰＭＯＳトランジスタＭ３はオフする。この結果、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、電源電圧Ｖｄｄが、ＰＭＯＳトランジスタＭ１のオン抵抗と、ＮＭＯＳトランジスタＭ４のオン抵抗とで分圧された電圧となる。なお、本実施形態では、フルオン状態のＰＭＯＳトランジスタＭ１のオン抵抗が、フルオン状態のＮＭＯＳトランジスタＭ４のオン抵抗より大きいこととする。このため、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、Ｖｄｄ／２より低くなる。このように、負荷短絡が発生している場合には、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、電源側のＰＭＯＳトランジスタＭ１，Ｍ３のオン抵抗と、接地側のＮＭＯＳトランジスタＭ２，Ｍ４のオン抵抗とに応じた値となる。
【００６６】
ここで、電源側のＰＭＯＳトランジスタＭ１がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ１は電圧ＶＡ（＞Ｖｄｄ／２）より低い。したがって、デジタル信号（Ｄ０，Ｄ１）＝（“Ｌ”，“Ｌ”）が出力される。また、この際には、接地側のＮＭＯＳトランジスタＭ４がフルオン状態となった場合であっても、出力電圧Ｖｏｕｔ２は、電圧ＶＢより高い。したがって、デジタル信号（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）が出力される。
【００６７】
また、負荷短絡時には、図１０に示すように、例えば入力電圧Ｖｉｎが電圧Ｖｑとなると、ＰＭＯＳトランジスタＭ３、及びＮＭＯＳトランジスタＮ２がフルオン状態となる。ＰＭＯＳトランジスタＭ３、及びＮＭＯＳトランジスタＮ２がフルオン状態となった場合の電圧Ｖｏｕｔ１，Ｖｏｕｔ２は、電圧ＶＢより高い。したがって、この場合には、デジタル信号（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）、（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）が出力される。
【００６８】
以上、本発明の一実施形態であるモータ駆動回路１０について説明した。モータ駆動回路１０に異常が発生していない場合、モータコイルＬに印加される電圧は、例えば、図３に示すように入力電圧Ｖｉｎに応じた所定の値となる。しかしながら、例えば端子Ａが地絡すると、モータコイルＬに印加される電圧は“地絡”等の事故に応じた電圧値となる。検出回路２２は、端子Ａの出力電圧Ｖｏｕｔ１（モータコイルＬに印加される電圧）と、ゲート電圧Ｖｇ１に基づいて得られるデジタル信号（Ｄ０，Ｄ１）が（“Ｌ”，“Ｌ”）となると、端子Ａに“地絡”が発生しているか、“負荷短絡”が発生していることを検出できる。
【００６９】
例えば、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ１を監視することによっても、端子Ａに“地絡”が発生しているか否かを検出することは可能である。ただし、制御回路２０にはオペアンプ４５ａ等が含まれているため、入力電圧Ｖｉｎが過渡的に変化した場合、一般に出力電圧Ｖｏｕｔ１は直ちに変化しない。したがって、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ１に基づいて“地絡”を判定すると、誤判定する可能性がある。一方、ゲート電圧Ｖｇ１と、出力電圧Ｖｏｕｔ１との間の時間遅れは非常に小さい。したがって、モータ駆動回路１０は、精度良く異常の有無を検出できる。
【００７０】
また、検出回路２２は、デジタル信号（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）に基づいて、端子Ａに“天絡”が発生しているか、“負荷短絡”が発生していることを検出できる。
【００７１】
また、モータ駆動回路１０では、ゲート電圧Ｖｇ２及び出力電圧Ｖｏｕｔ１が監視されるため、モータ駆動回路１０は精度良く異常の有無を検出できる。
【００７２】
また、検出回路２２は、デジタル信号（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）に基づいて、端子Ｂに“天絡”が発生しているか、“負荷短絡”が発生していることを検出できる。
【００７３】
また、モータ駆動回路１０では、ゲート電圧Ｖｇ３及び出力電圧Ｖｏｕｔ２が監視されるため、モータ駆動回路１０は精度良く異常の有無を検出できる。
【００７４】
また、検出回路２２は、デジタル信号（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）に基づいて、端子Ｂに“天絡”が発生しているか、“負荷短絡”が発生していることを検出できる。
【００７５】
また、モータ駆動回路１０では、ゲート電圧Ｖｇ４及び出力電圧Ｖｏｕｔ２が監視されるため、モータ駆動回路１０は精度良く異常の有無を検出できる。
【００７６】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００７７】
本実施形態の負荷は、モータコイルＬであることとしたが、例えばスピーカであっても良い。
【００７８】
また、電源側のトランジスタは、ＰＭＯＳトランジスタであることとしたが、例えば、ＮＭＯＳトランジスタであっても良い。
【００７９】
また、接地側のＮＭＯＳトランジスタＭ２，Ｍ４のソース電極には、接地電圧が印加されていることとしたが、例えば、−Ｖｄｄ（負電源）が印加されていても良い。
【００８０】
また、検出回路２２は、デジタル信号（Ｄ０，Ｄ１）＝（“Ｌ”，“Ｌ”）、（Ｄ６，Ｄ７）＝（“Ｈ”，“Ｈ”）が出力されている場合、または、デジタル信号（Ｄ２，Ｄ３）＝（“Ｈ”，“Ｈ”）、（Ｄ４，Ｄ５）＝（“Ｌ”，“Ｌ”）が出力される場合には、“負荷短絡”が発生しているとの検出結果を出力しても良い。
【００８１】
また、電圧Ｖ１，Ｖ２は、ＭＯＳトランジスタがフルオン状態であることを検出できる電圧であれば良い。さらに電圧ＶＡは、例えば、ＰＭＯＳトランジスタＭ１，Ｍ３がフルオン状態の際の出力電圧Ｖｏｕｔ１であっても良く、電圧ＶＢは、例えば、ＮＭＯＳトランジスタＭ２，Ｍ４がフルオン状態の際の出力電圧Ｖｏｕｔ２であっても良い。
【符号の説明】
【００８２】
１０  モータ駆動回路
２０  制御回路
２１  電圧監視回路
２２  検出回路
３０  駆動回路
４０〜４３，８２，８７  電流源
４５  オペアンプ
４６  反転回路
６０，６１  電圧生成回路
７０〜７７  コンパレータ
８０，８１，８５，８６  抵抗
Ｍ１，Ｍ３，Ｍ１０〜Ｍ１２  ＰＭＯＳトランジスタ
Ｍ２，Ｍ４，Ｍ１５〜Ｍ１７  ＮＭＯＳトランジスタ
Ａ，Ｂ  端子
Ｌ  モータコイル
【図１】
2013158198.tif 000003
【図２】
2013158198.tif 000004
【図３】
2013158198.tif 000005
【図４】
2013158198.tif 000006
【図５】
2013158198.tif 000007
【図６】
2013158198.tif 000008
【図７】
2013158198.tif 000009
【図８】
2013158198.tif 000010
【図９】
2013158198.tif 000011
【図１０】
2013158198.tif 000012
【図１１】
2013158198.tif 000013
【図１２】
2013158198.tif 000014