(57)【要約】      （修正有）【課題】ダミーゲートプロセスを用いて、ゲートに対するソース・ドレインのアラインメント精度を向上させる。【解決手段】半導体基板ＳＬ上方に、一時的ダミーゲートを形成する工程と、一時的ダミーゲートの側壁に一時的第１ゲート絶縁スペーサを形成する工程と、一時的第１ゲート絶縁スペーサ側壁位置を基準点としてソースＳ２・ドレインＤ２を形成する工程と、一時的ダミーゲート側壁に第２ゲート絶縁スペ−サＳ２２を形成する工程と、一時的ダミーゲート及び一時的第１ゲート絶縁スペーサを除去してリセス部を形成する工程と、リセス部に誘電体層ＤＬとゲート電極ＧＥを形成する工程において、誘電体層ＤＬの膜厚制御によりゲート電極ＧＥとソースＳ２・ドレインＤ２の相対的位置精度の向上をはかる。【選択図】図１２
2013138201.tif 000002
【特許請求の範囲】
【請求項１】
電界効果半導体デバイス（１）を製造する方法であって、
半導体基板（ＳＬ）上方に一時的ダミーゲート（ＤＧ）を形成する工程と、
前記ダミーゲート（ＤＧ）の側壁に隣接させ且つ基板層（ＳＬ）上方に一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）を形成する工程であって、該一時的第１ゲート絶縁スペーサは、２つの横方向側壁（ＳＷ１，ＳＷ２）を有し、且つ、前記横方向側壁が前記基板層（ＳＬ）と接する位置で２つの外表面形状（ＳＰ１，ＳＰ２）を付与するようにした工程と、
前記一時的第１ゲート絶縁スペ−サの横方向側壁の表面形状（ＳＰ１，ＳＰ２）を使用して、基板層（ＳＬ）内及び／又は上方にソース領域（Ｓ）及びドレイン領域（Ｄ）を形成する工程と、
前記一時的第１ゲート絶縁スペ−サ（Ｓ１１，Ｓ１２）の側壁に隣接させ且つソース及びドレイン領域（Ｓ，Ｄ）上方に第２ゲート絶縁スペ−サ（Ｓ２１，Ｓ２２）を形成する工程と、
一時的ダミーゲート（ＤＧ）及び一時的第１ゲート絶縁スペ−サ（Ｓ１１，Ｓ１２）を除去し、これにより第１ゲートリセス空間（ＲＳ１）を形成する工程と、
前記第１ゲートリセス空間（ＲＳ１）内であって第２ゲート側壁絶縁スペ−サ（Ｓ２１，Ｓ２２）の側壁に沿って且つ基板層（ＳＬ）上方に誘電体層（ＤＬ）を堆積させ、これにより第２ゲートリセス空間（ＲＳ２）を形成する工程と、
前記第２ゲートリセス空間（ＲＳ２）内にゲート電極（ＧＥ）を堆積させる工程とを含む方法。
【請求項２】
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成する工程は、前記一時的第１ゲート絶縁スペ−サの横方向側壁（ＳＷ１，ＳＷ２）の前記表面形状（ＳＰ１，ＳＰ２）を使用して、基板層内又は上方で、前記表面形状に対して前記ソース／ドレイン領域を位置合わせする、請求項１に記載の方法。
【請求項３】
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成する工程は、前記一時的第１ゲート絶縁スペ−サの横方向側壁（ＳＷ１，ＳＷ２）の前記表面形状（ＳＰ１，ＳＰ２）を使用して、基板層内で、ダミーゲート（ＤＧ）下方の前記ソース／ドレイン領域のエクステンションを規定する、請求項１に記載の方法。
【請求項４】
ソース領域（Ｓ）及びドレイン領域（Ｄ）を形成する工程は、前記一時的第１ゲート絶縁スペ−サの横方向側壁（ＳＷ１，ＳＷ２）の前記表面形状（ＳＰ１，ＳＰ２）を使用して、基板層上方で、前記表面形状に対して前記ソース／ドレイン領域を位置合わせし、基板層内で、ダミーゲート（ＤＧ）下方の前記ソース／ドレイン領域のエクステンションを規定する、請求項１に記載の方法。
【請求項５】
一時的ダミーゲートの除去後に一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）を除去し、これにより第１ゲートリセス空間（ＲＳ１）を形成する、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
ダミーゲート（ＤＧ）と基板層（ＳＬ）との間に一時的ダミー誘電体（ＤＤ）を形成する工程をさらに含み、
一時的ダミーゲート（ＤＧ）及び一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）を除去する工程はまた、ダミー誘電体（ＤＤ）を除去し、これにより第１ゲートリセス空間（ＲＳ１）を形成することを含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）を除去する工程は、第２ゲート絶縁スペーサ（Ｓ２１，Ｓ２２）の材料を実質的に除去しないで、一時的第１ゲート絶縁スペーサの材料を選択的に除去することを含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）は酸化物材料で作成され、第２ゲート絶縁スペーサ（Ｓ２１，Ｓ２２）は高密度窒化物材料で作成された、請求項７に記載の方法。
【請求項９】
一時的第１ゲート絶縁スペーサ（Ｓ１１，Ｓ１２）は、４８０℃未満の温度で堆積し且つ第２ゲート絶縁スペーサ（Ｓ２１，Ｓ２２）の材料よりフッ化水素酸内で高速でエッチングされるようにした窒化物コンポーネントで作成された、請求項７に記載の方法。
【請求項１０】
基板層（ＳＬ）は、少なくとも１つのシリコンウエハ層、又は、少なくとも１つのシリコンウエハ層と量子井戸層、又は、少なくとも１つのシリコンウエハ層と埋め込み酸化物層とシリコン層を含む、請求項１〜９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電界効果トランジスタ（ＦＥＴ）のような電界効果半導体デバイスに関し、特に、置換ゲートプロセスに従って、電界効果半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
電界効果半導体デバイスの大規模集積について、種々の課題が依然として残っている。ＦＥＴトランジスタのゲート長が縮小し続けるにつれ、トランジスタの製造についてオフセットスペ−サの設計が重要となっている。側壁スペ−サとも呼ばれるこのような誘電体オフセットスペ−サの必要寸法は益々小さくなり、オフセットスペ−サの形状を規定するためのプロセスを制御して所望の限界寸法を達成するのは益々困難になっている。
【０００３】
したがって、特に置換ゲートプロセス又はダマシンゲートプロセスとも呼ばれるゲートラスト(gate-last)のアプローチに従う製造プロセスにおいて、ゲート側壁スペーサの形成についてのプロセス技術を使用し、ゲートスペーサの寸法決め(dimensioning)に対する増大した感度に対処するニーズがある。
【０００４】
例えば米国特許出願(US 2007/0287259 A1)は、置換ゲートプロセスに従って半導体構造を形成する方法におけるゲート絶縁スペ−サの使用を開示している。
【０００５】
また、米国特許出願(US2006/0148182 A1)では、自己整合型のソースドレイン量子井戸トランジスタ又は高電子移動度トランジスタが、置換金属ゲートプロセスを使用して形成されている。その中で、側壁スペ−サは、ダミーゲート電極を一時的に包囲している。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＥＴデバイスを製造するための現在の方法についての問題は、ソース／ドレインエクステンションからゲートエッジまでの距離の精密な制御を欠くことである。
【０００７】
本発明の目的は、改良されたＦＥＴデバイス、及び、置換ゲートプロセスを使用し、現在のＦＥＴ設計のソース／ドレインエクステンションのアンダーラップ(underlap)及びオーバーラップの欠点を克服するような当該ＦＥＴデバイスの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、電界効果半導体デバイスを製造する方法であって、半導体基板上方に一時的(temporary)ダミーゲートを形成する工程と、前記ダミーゲートの側壁に隣接させ且つ基板層上方に一時的第１ゲート絶縁スペーサを形成する工程であって、該一時的第１ゲート絶縁スペーサは２つの横方向(lateral)側壁を有し、且つ、前記横方向側壁が前記基板層と接する位置で２つの外表面形状を付与するようにした工程と、前記一時的第１ゲート絶縁スペ−サの横方向側壁の表面形状を使用して基板層内及び／又は上方にソース及びドレイン領域を形成する工程と、前記一時的第１ゲート絶縁スペ−サの側壁に隣接させ且つソース及びドレイン領域上方に第２ゲート絶縁スペ−サを形成する工程と、一時的ダミーゲート及び一時的第１ゲート絶縁スペ−サを除去し、これにより第１ゲートリセス空間を形成する工程と、前記第１ゲートリセス空間内であって第２ゲート側壁絶縁スペ−サの側壁にまっすぐに(directly)沿って且つ基板層上方に誘電体層を堆積させ、これにより第２ゲートリセス空間を形成する工程と、前記第２ゲートリセス空間内にゲート電極を堆積させる工程とを含む方法が提供される。
【０００９】
好都合なことに、本発明に従って製造した電界効果半導体デバイスは、オフセットスペーサの限界寸法に対する感度を避け、Ｓ／Ｄゲートのオーバーラップ／アンダーラップの変化に対する低下した感度を付与する。これはトランジスタ性能に大きい影響を与える。
【００１０】
好都合なことに、本発明に係る電界効果半導体デバイスを製造する方法は、ソース及びドレイン領域のゲート電極のエッジまでの距離を規定するための精密制御を上昇させるためのメカニズムを提供することにより、制御デバイスの性能特性（例えば抵抗、静電容量及びゲート−ドレインリーク電流）のより良好な制御及び設計を、例えばオーバーラップ及びアンダーラップの電界効果半導体デバイス設計について可能にする。その意味では、本発明に係る方法は、好都合なことに、電界効果半導体デバイスの性能特性のより良好な再現性を可能にする。
【００１１】
本発明に係る方法は、好都合なことに、例えば埋め込み無しの量子井戸（ＩＦＱＷ）ＦＥＴ又はシリコンオンオキサイド（ＳＯＩ）ｐＦＥＴデバイスのようなプレーナ型デバイス、例えばＦｉｎＦＥＴデバイスのような非プレーナ型ＦＥＴデバイスの両方を製造することに使用可能である。好都合なことに、非プレーナ型デバイスの場合、ＦＩＮ壁に沿ったＳ／Ｄゲートのオーバーラップ／アンダーラップ距離がより正確に制御され、例えば、ＦＩＮ壁に沿って固定外部抵抗（Ｒｅｘｔ）が達成される。
【００１２】
本発明の別の態様によれば、ソース及びドレイン領域を形成する工程は、一時的第１ゲート絶縁スペーサの横方向側壁の表面形状を使用して、基板層内又は上方で、表面形状に対してソース／ドレイン領域を位置合わせする(align)ことを含む。
【００１３】
本発明のさらに別の態様によれば、ソース及びドレイン領域を形成する工程は、一時的第１ゲート絶縁スペーサの横方向側壁の表面形状を使用して、基板層内で、ダミーゲート下方の前記ソース／ドレイン領域のエクステンションを位置合わせすることを含む。
【００１４】
好都合なことに、本発明に従って、一時的第１ゲート絶縁スペーサの横方向側壁の表面形状は、参照点として配置及び使用する。例えば、ソース／ドレイン領域のエピタキシャル過成長によって基板層上方にソース／ドレイン領域を位置合わせする。或いは、マスクとして配置及び使用する。例えばまず、前記一時的第１ゲート絶縁スペーサの横方向側壁の表面形状から開始して基板層をエッチングし、続いて前記エッチングした開口部を充填してソース／ドレイン領域を形成することにより、ダミーゲート下方の基板内にソース／ドレイン領域のエクステンションを規定する。
【００１５】
本発明のさらに別の態様によれば、ソース及びドレイン領域を形成する工程は、前記一時的第１ゲート絶縁スペ−サの横方向側壁の前記表面形状を使用して、基板層上方で、前記表面形状に対して前記ソース／ドレイン領域を位置合わせし、基板層内で、ダミーゲート下方の前記ソース／ドレイン領域のエクステンションを規定する。
【００１６】
本発明の一実施形態によれば、一時的ダミーゲート除去の後、一時的第１ゲート絶縁スペーサを除去し、これにより第１ゲートリセス空間を形成する。
【００１７】
本発明の別の実施形態によれば、方法は、ダミーゲートと基板層との間に一時的ダミー誘電体を形成する工程をさらに含み、一時的ダミーゲート及び一時的第１ゲート絶縁スペーサを除去する工程はまた、ダミー誘電体を除去し、これにより第１ゲートリセス空間を形成することを含む。
【００１８】
本発明の一実施形態によれば、一時的第１ゲート絶縁スペーサを除去する工程は、例えば第２ゲート絶縁スペーサの材料を実質的に除去しないで、例えば２対１より高い選択比で一時的第１ゲート絶縁スペーサの材料をエッチング除去することにより、第２ゲート絶縁スペーサの材料を実質的に除去しないで一時的第１ゲート絶縁スペーサの材料を選択的に除去することを含む。一例では、一時的第１ゲート絶縁スペーサを酸化物材料で作成し、第２ゲート絶縁スペーサを高密度窒化物材料で作成する。別の例では、一時的第１ゲート絶縁スペーサは、４８０℃未満の温度で堆積し且つ第２ゲート絶縁スペーサの材料よりフッ化水素酸中で高速でエッチングされるようにした窒化物コンポーネントで作成する。
【００１９】
本発明の別の実施形態によれば、基板層は、少なくとも１つのシリコンウエハ層、又は、少なくとも１つのシリコンウエハ層と量子井戸、又は、少なくとも１つのシリコンウエハ層と埋め込み酸化物層とシリコン層を含む。
【００２０】
また、本発明は、電界効果半導体デバイス及び関連するデバイス、例えば本明細書で説明する方法に従って製造した１つ又は複数の前記ＦＥＴデバイスを備えた集積回路又は電子回路に関する。
【００２１】
種々の発明の態様の特定の目的及び利点について、以上のように説明してきた。本発明のいずれかの特定の実施形態に従って、必ずしもかかる目的又は利点のすべてを達成することはできないと理解すべきである。当業者は、本発明が、本明細書で教示され又は提示された目的又は利点を必ずしも達成することなく、一つの利点又は利点のグループを達成又は最適化する態様で実施できると理解することになるであろう。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）本発明の一実施形態の、製造の初期段階での断面図であり、（Ｂ）図１Ａに示す実施形態の平面図である。
【図２】図１Ａに示す実施形態の、本発明による製造の後続工程での断面図である。
【図３】図２に示す実施形態の、本発明による製造の後続工程での断面図である。
【図４】図１から図３に示す製造工程を含む製造のゲートスタック段階の終了後の、本発明に係る電界効果半導体デバイスの一実施形態の断面図である。
【図５】本発明の別の実施形態の、製造の初期段階での断面図である。
【図６】図５に示す製造工程を含む製造のゲートスタック段階の終了後の、本発明に係る電界効果半導体デバイスの一実施形態の断面図である。
【図７】本発明のさらに別の実施形態の、製造の初期段階での断面図である。
【図８】図７に示す実施形態の、本発明に係る製造の後続工程での断面図である。
【図９】図８に示す実施形態の、本発明に係る製造の後続工程での断面図である。
【図１０】図９に示す実施形態の、本発明に係る製造の後続工程での断面図である。
【図１１】本発明に係る電界効果半導体デバイスの一実施形態の、図７から図１０に示す製造工程を含む製造のゲートスタック段階の終了後の断面図である。
【図１２】製造のゲートスタック段階の終了後の、本発明に係る電界効果半導体デバイスの一実施形態の断面図である。
【図１３】本発明の例示的な実施形態に係る製造の初期段階での、非プレーナ型電界効果半導体デバイスの３Ｄ概略図である。
【発明を実施するための形態】
【００２３】
本発明の上記の及び他の態様は、以下の説明から、また、以下で説明する非制限的な例示の実施形態に関連して明らかとなるであろう。
【００２４】
以下、本発明の例示的な実施形態の説明において、本発明の種々の特徴は、開示を簡素化し、１つ以上の種々の発明の態様の理解を支援する目的で、単一の実施形態、図面、又はその説明の中に一緒にグループ化されることがあることを認識するべきである。しかし、これは、本発明が各請求項に明確に記載された特徴より多くの特徴を必要とすると解釈すべきではなく、各請求項は、この発明の別々の実施形態としてそれ自身で成立する。
【００２５】
さらに、本明細書で説明するいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴は含むが他の特徴は含まず、当業者が理解することになるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内であって、異なる実施形態を形成することを意味する。実施形態の説明において、多くの具体的詳細が明記される。
【００２６】
しかし、これらの非必須の具体的詳細なしに本発明の実施形態を実施できることが理解される。他の例において、周知の方法、構造及び技術は、この説明の理解を不明瞭にしないために、詳細には示していない。
【００２７】
図１Ａは、製造の初期段階での本発明の一実施形態の、図１ＢのＣＳ線断面図である。本発明の一実施形態は、基板層ＳＬと、ソース領域Ｓと、ドレイン領域Ｄと、ダミーゲートＤＧと、ダミー誘電体ＤＤと、第１対のゲート絶縁スペーサＳ１１及びＳ１２と、第２対のゲート絶縁スペーサＳ２１及びＳ２２とを備える。第１対のゲート絶縁スペーサＳ１１及びＳ１２は、電界効果半導体デバイスチャネルの長手方向の２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状ＳＰ１及びＳＰ２を付与する。
【００２８】
第１ゲート絶縁スペーサは、第１オフセットスペーサ又は第１犠牲スペーサとも呼ぶことができ、ダミーゲートの壁に沿って位置する犠牲スペーサである。また、以下の実施形態では、図面のエレメントは概略的に且つ例示的な目的のみのために示されており、それゆえ、それらのエレメントの実際の形状は、実装のときには異なってもよいと理解すべきである。
【００２９】
図４の電界効果半導体デバイス１の製造は、以下に従って図１Ａ及び図１Ｂの実施形態を形成することにより開始できる。第１工程では、一時的ダミー誘電体ＤＤ及び一時的ダミーゲートＤＧを基板層ＳＬ上方に形成する。第２工程では、一対の一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を、一時的第１ゲート絶縁スペーサが２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状ＳＰ１及びＳＰ２を付与するように、前記ダミーゲートＤＧの側壁に隣接させ且つ基板層ＳＬ上方に形成する。第３工程では、前記一時的ゲート絶縁スペーサの横方向側壁の表面形状を使用し、基板層ＳＬ上方にソース領域Ｓ及びドレイン電極Ｄを形成する。第４工程では、一対の第２ゲート絶縁スペーサＳ２１及びＳ２２を、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２に隣接させ、ソース及びドレイン領域上方に形成する。
【００３０】
図１Ａ及び図１Ｂに示すように、本発明の一実施形態によれば、ソース及びドレイン領域は基板層ＳＬ上方に成長し、一時的第１ゲート絶縁スペーサの横方向側壁の表面形状ＳＰ１及びＳＰ２に沿って延び、結果としてそれらの表面形状に対して位置合わせされる。本発明の実施形態によれば、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２は、ソース／ドレイン領域のゲート方向のエクステンションを制限する。
【００３１】
図４の電界効果半導体デバイス１の製造の後続工程において、図２に示す第１ゲートのリセス空間ＲＳ１を形成するように、一時的ダミーゲートＤＧ、一時的ダミー誘電体ＤＤ及び一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を除去する。
【００３２】
本発明に係る好ましい実施形態では、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２は、一時的ダミーゲートの材料と異なる材料で作成し、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２は、ダミーゲートを除去した後に除去する。その場合、第２ゲート絶縁スペーサＳ２１及びＳ２２に近接する第１ゲートリセスの境界についての更なる規定制御が達成する。一時的ダミーゲート下方の一時的ダミー誘電体ＤＤの存在は任意であり、また、前記ダミー誘電体ＤＤは基板層に近接する第１ゲートリセスの境界についてのより良好な規定制御を達成するのに好都合であることがある、と理解するべきである。本発明の別の好ましい実施形態によれば、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２は、第２ゲート絶縁スペーサＳ２１及びＳ２２の材料を実質的に除去することなく前記第１ゲートスペーサを除去するのを可能にする材料で作成する。これは、例えば２対１より高い選択比で金属をエッチング除去することにより行う。一例では、一時的第１ゲート絶縁スペーサを酸化物材料で作成し、第２ゲート絶縁スペーサを高密度窒化物材料で作成する。別の例では、一時的第１ゲート絶縁スペーサは、４８０℃未満の温度で堆積し且つ第２ゲート絶縁スペーサの材料よりフッ化水素酸中で高速でエッチングされるようにした窒化物コンポーネントで作成される。
【００３３】
図３を参照すると、図４の電界効果半導体デバイス１の製造の後続工程での一実施形態を示している。第２ゲートリセス空間ＲＳ２を形成するように、第１ゲートリセス空間ＲＳ１内であって第２ゲート側壁絶縁スペーサＳ２１及びＳ２２の側壁に沿って且つ基板層ＳＬ上方に誘電層ＤＬを堆積させる。
【００３４】
本発明の好ましい態様によれば、誘電体層ＤＬは、高い誘電率を有する材料で作成する。好都合なことに、前記誘電体層ＤＬの厚さは、原子層堆積（ＡＬＤ）技術を用いて正確に制御可能であり、その意味では、本発明の実施形態によれば、前記誘電体層の厚さは、図４、図６及び図１２中の第１距離Ｄ１、又はアンダーラップ距離、に示すように、ソース／ドレイン接合からゲート電極のエッジまでの距離を規定する。
【００３５】
最後に、図４において、前記第２ゲートリセス空間ＲＳ２内にゲート電極ＧＥを堆積させることによって、本発明の一実施形態に係る電界効果半導体デバイス１を形成する。
【００３６】
図５は、基板層ＳＬと、ソース領域Ｓと、ドレイン領域Ｄと、ダミーゲートＤＧと、ダミー誘電体ＤＤと、一対の第１のゲート絶縁スペーサＳ１１及びＳ１２と、一対の第２のゲート絶縁スペーサＳ２１及びＳ２２とを備えた、本発明の別の実施形態の製造の初期段階での断面図である。第１対のゲート絶縁スペーサＳ１１及びＳ１２は、２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状ＳＰ１及びＳＰ２を付与する。
【００３７】
図６の電界効果半導体デバイス１の製造は、以下による図５の実施形態を形成することによって開始できる。第１工程では、一時的ダミー誘電体ＤＤ及び一時的ダミーゲートＤＧを基板層ＳＬ上方に形成する。第２工程では、一対の一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を、一時的第１ゲート絶縁スペーサが２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状を付与するように、前記ダミーゲートＤＧの側壁に隣接させ且つ基板層ＳＬ上方に形成する。第３工程では、一時的ゲート絶縁スペーサの横方向側壁の表面形状を使用して、基板層ＳＬ内にソース領域Ｓ及びドレイン領域Ｄを形成する。第４段階では、一対の第２ゲート絶縁スペーサＳ２１及びＳ２２を、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２の側壁に隣接させ且つソース及びドレイン領域上方に形成する。
【００３８】
図５に示すように、本発明の一実施形態によれば、ソース及びドレイン領域は、基板層ＳＬ内で形成され、一時的第１ゲート絶縁スペーサの横方向側壁の表面形状ＳＰ１及びＳＰ２に沿って延びる。前記ソース／ドレイン領域を形成するために、例えば、前記一時的ゲート絶縁スペーサの横方向側壁をマスクとして使用し、前記ソース／ドレイン領域を基板層内で表面形状に対して位置合わせする。
【００３９】
図２の実施形態と同様に、図６の電界効果半導体デバイス１の製造の後続工程では、第１ゲートリセス空間ＲＳ１を形成するように、一時的ダミーゲートＤＧ、一時的ダミー誘電体ＤＤ及び一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を除去する。
【００４０】
また、図３に示す実施形態と同様に、図６の電界効果半導体デバイス２の製造の後続工程では、第２ゲートリセス空間ＲＳ２を形成するように、第１ゲートリセス空間内であって第２ゲート側壁絶縁スペーサＳ２１及びＳ２２に沿って且つ基板層ＳＬ上方に誘電体層ＤＬを堆積させる。
【００４１】
最後に、図６に示すように、前記第２ゲートリセス空間ＲＳ２内にゲート電極ＧＥを堆積させることによって、本発明の一実施形態に係る電界効果半導体デバイス１を形成する。
【００４２】
図６の実施形態は、ソース及びドレイン領域の位置において図４の実施形態と異なる。しかし。ソース／ドレイン領域を、一時的第１ゲート絶縁スペーサの横方向側壁ＳＷ１及びＳＷ２の表面形状に対して位置合わせし、アンダーラップ距離Ｄ１を正確に制御するという、本発明による同様の目的が達成されると理解されるであろう。
【００４３】
図７は、基板層ＳＬと、ダミーゲートＤＧと、ダミー誘電体ＤＤと、一対の第１のゲート絶縁スペーサＳ１１及びＳ１２とを備えた、本発明の別の実施形態の製造の初期段階での断面図を示す。第１対のゲート絶縁スペーサＳ１１及びＳ１２は、２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状ＳＰ１及びＳＰ２を付与する。
【００４４】
図１１の電界効果半導体デバイス１の製造は、以下による図７の実施形態を形成することによって開始できる。第１工程では、一時的ダミー誘電体ＤＤ及び一時的ダミーゲートＤＧを基板層ＳＬ上方に形成する。第２工程では、一対の一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を、一時的第１ゲート絶縁スペーサが２つの横方向側壁ＳＷ１及びＳＷ２を付与し、横方向側壁が基板層ＳＬと接する位置で２つの外表面形状を付与するように、前記ダミーゲートＤＧの側壁に隣接させ且つ基板層ＳＬ上方に形成する。
【００４５】
図１１の電界効果半導体デバイス１の製造の後続工程では、図８に示すように、ダミーゲートＤＧの方向に表面形状ＳＰ１及びＳＰ２から所定の距離ＯＤにまで及ぶ開口部を形成する。また、開口部は、ダミーゲートＤＧ下方の第１ゲート絶縁スペーサの横方向側壁の表面形状ＳＰ１及びＳＰ２の同じ表面形状に追随し、或いはそれを付与する（ＦＥＴデバイスの平面図から見た場合には）。
【００４６】
次に、図１１の電界効果デバイス１の後続の製造工程での実施形態を示す図９を参照すると、ソース領域Ｓ及びドレイン領域Ｄを基板層内に形成するように開口部を充填している。続いて、図１０では、一時的第１ゲート絶縁スペーサＳ１１及びＳ１２の側壁に隣接させ且つソース及びドレイン領域上方に、一対の第２ゲート絶縁スペーサＳ２１及びＳ２２を形成している。
【００４７】
図２の実施形態と同様に、図１１の電界効果半導体デバイス１の製造の後続の工程では、第１ゲートリセス空間ＲＳ１を形成するように、一時的ダミーゲートＤＧ、一時的ダミー誘電体ＤＤ及び一時的第１ゲート絶縁スペーサＳ１１及びＳ１２を除去する。
【００４８】
図３に示す実施形態と同様に、図１１の電界効果半導体デバイス１の製造の後続工程では、第２ゲートリセス空間ＲＳ２を形成するように、第１ゲートリセス空間ＲＳ１内であって第２ゲート側壁絶縁スペーサＳ２１及びＳ２２の側壁に沿って且つ基板層ＳＬ上方に誘電体層ＤＬを堆積させる。そして、最終工程では、前記第２ゲートリセス空間ＲＳ２内にゲート電極ＧＥを堆積させることにより、本発明の一実施形態に係る図１１の電界効果半導体デバイス１を形成する。
【００４９】
図１１に示すように、本発明の一実施形態によれば、ソース及びドレイン領域は、一時的第１ゲート絶縁スペーサの横方向側壁の早期に規定された表面形状ＳＰ１及びＳＰ２からゲート電極ＧＥに向かって、図８に示す所定の距離ＯＤにまで及ぶ。また、ソース及びドレイン領域は、ゲート電極の下方の一時的第１ゲート絶縁スペーサの横方向側壁ＳＷ１及びＳＷ２の表面形状に追随する。好都合なことに、誘電体層ＤＬとソース／ドレイン領域のエクステンションの両方の厚さを正確に制御可能であるので、図１１及び図１２に第２距離Ｄ２、又はオーバーラップ距離、として示すゲート電極の下方のソース／ドレイン接合からの距離を正確に制御するのに両パラメータを使用可能である。
【００５０】
図１２は、基板層ＳＬと、第１ソース領域Ｓ１及び第２ソース領域Ｓ２と、第１ドレイン領域Ｄ１及び第２ドレイン領域Ｄ２と、誘電体層ＤＬと、ゲート電極ＧＥと、一対の第２ゲート絶縁スペーサＳ２１及びＳ２２とを備えた本発明に係る別の実施形態の、製造の最終段階での断面図を示す。
【００５１】
基板層上方に形成された第２ソース及びドレイン領域をさらに備えた図１２の実施形態が図１１に示す実施形形態と同様に製造されることは、当業者によって理解される。図４に示す実施形態と同様に、第２ソース及びドレイン領域は、一時的ゲート絶縁スペーサの横方向側壁ＳＷ１及びＳＷ２の表面形状を使用して位置合わせする。
【００５２】
図１３は、ＦＩＮ基板層ＳＬと、前記ＦＩＮ基板層内に形成されたソース領域Ｓ及びドレイン領域Ｄと、ダミーゲートＤＧと、第１対のゲート絶縁スペーサＳ１１及びＳ１２とを備えた、本発明の一実施形態に係るＦｉｎＦＥＴのような非プレーナ型電界効果半導体デバイスの、製造の初期段階での簡略化した３Ｄ概略図である。第１対のゲート絶縁スペーサＳ１１及びＳ１２は、電界効果半導体デバイスチャネルの長さ方向に２つの横方向側壁ＳＷ１及びＳＷ２を付与し、一時的第１ゲート絶縁スペーサの横方向側壁ＳＷ１及びＳＷ２がＦＩＮ基板層ＳＬに接する位置で２つの外表面形状ＳＰ１及びＳＰ２を付与する（３つのＦＩＮ壁、即ち図に示すように前壁、上壁及び後壁に沿って）。図に示す実施形態は、第２ゲート絶縁スペーサＳ２１及びＳ２２を形成する前の段階を除いて、図５のプレーナ型の実施形態と同様である。
【００５３】
以上のように説明した本発明の態様を、非プレーナ型のＦＥＴデバイスの実装に好都合に適用し、ＦＩＮ壁に沿ってソース／ドレイン−ゲートのオーバーラップ／アンダーラップ距離を正確に制御できることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
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