(57)【要約】【課題】露光装備の解像度よりさらに細密な幅を持つパターンを形成すると同時に、パターンらをさらに細密な間隔で形成することができる半導体素子及びその製造方法を提供する。【解決手段】半導体基板に形成された第１深みの複数の第１トレンチと、複数の第１トレンチの間の半導体基板に第１深みと異なる第２深みの複数の第２トレンチと、複数の第１トレンチ及び複数の第２トレンチ上にそれぞれ形成され、上部が半導体基板より高く突出された突出部を持つ複数の素子分離膜と、複数の素子分離膜の間の半導体基板上に形成される複数のメモリセルと、を含む。【選択図】図１Ｊ
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１深みの複数の第１トレンチと、
前記複数の第１トレンチの間の前記半導体基板に前記第１深みと異なる第２深みの複数の第２トレンチと、
前記複数の第１トレンチ及び前記複数の第２トレンチ上にそれぞれ形成され、上部が前記半導体基板より高く突出された突出部を持つ複数の素子分離膜と、
前記複数の素子分離膜の間の前記半導体基板上に形成される複数のメモリセルと、
を含むことを特徴とする半導体素子。
【請求項２】
前記メモリセルは、
前記素子分離膜及び前記半導体基板上に前記素子分離膜と交差する方向に形成されたセルゲートと、
前記セルゲートの両側の前記半導体基板に形成された接合領域と、
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記セルゲートは、
トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートの積層構造を含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記フローティングゲートは、
前記第１トレンチ及び前記第２トレンチ上に形成された素子分離膜の間の前記半導体基板に位置することを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記セルゲートは、
トンネル絶縁膜、電荷格納膜、ブロッキング絶縁膜及びコントロールゲートの積層構造を含むことを特徴とする請求項２に記載の半導体素子。
【請求項６】
前記電荷格納膜は、
窒化膜を含むことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第２深みが前記第１深みより浅いことを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記第１及び第２トレンチの中で浅いトレンチ上に形成された素子分離膜の両側に位置する二つの互いに接したメモリセルが一つのメモリ対を成して、偶数番目のメモリ対がイーブンページに含まれて、奇数番目のメモリ対がオッドページに含まれることを特徴とする請求項１に記載の半導体素子。
【請求項９】
半導体基板をエッチングして第１深みの複数の第１トレンチを形成する段階と、
前記複数の第１トレンチ上に上部が前記半導体基板より高く突出された複数の第１素子分離膜を形成する段階と、
前記複数の第１素子分離膜の間の前記半導体基板をエッチングして前記第１深みと異なる第２深みの複数の第２トレンチを形成する段階と、
前記複数の第２トレンチ上に上部が前記半導体基板より高く突出された複数の第２素子分離膜を形成する段階と、
前記複数の第１及び第２素子分離膜の間の前記半導体基板上に複数のメモリセルを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記第２トレンチを形成する段階は、
前記第１素子分離膜の突出された上部の両側壁にハードマスクスペーサを形成する段階と、
前記ハードマスクスペーサの間の前記半導体基板を前記第２深みにエッチングする段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第１及び第２素子分離膜が形成された後、前記メモリセルを形成する前に、前記第１及び第２素子分離膜の上部をエッチングする段階をさらに含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記メモリセルを形成する段階は、
前記第１及び第２素子分離膜の間の前記半導体基板上にトンネル絶縁膜を形成する段階と、
前記第１及び第２素子分離膜の間の前記トンネル絶縁膜上にフローティングゲートを形成する段階と、
前記フローティングゲート上に誘電体膜を形成する段階と、
前記第１及び第２素子分離膜と交差する方向に前記第１素子分離膜、前記第２素子分離膜、及び前記誘電体膜の上部にコントロールゲートを形成する段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１３】
前記フローティングゲートを形成した後、
前記フローティングゲートの上部側壁が露出するように前記第１及び第２素子分離膜の上部をエッチングする段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記メモリセルを形成する段階は、
前記第１及び第２素子分離膜の間の前記半導体基板上にトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を順次形成する段階と、
前記第１及び第２素子分離膜と交差する方向に前記第１素子分離膜、前記第２素子分離膜、及び前記ブロッキング絶縁膜の上部にコントロールゲートを形成する段階と、
を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記第２深みが前記第１深みより浅いことを特徴とする請求項9に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、素子分離領域を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度を高めるためにはパターン幅とパターンらの間隔を狭めなければならない。このようなパターン幅とパターンらの間隔はパターニング工程の際に露光装備の解像度によって決められるので、露光装備の解像度よりさらに狭くパターンの幅やパターンらの間隔の調節が難しい。このような理由で、露光装備の解像度が高くならなければ半導体素子の集積度を高めることが難しい。
【発明の概要】
【解決が解決しようとする課題】
【０００３】
したがって、本発明は前記問題を解決するために案出された発明であり、その目的は、露光装備の解像度よりさらに細密な幅を持つパターンを形成すると同時に、パターンらをさらに細密な間隔で形成することができる半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
以上のように、前記目的を達成するための本発明の実施例による半導体素子は、半導体基板に形成された第１深みの複数の第１トレンチと、複数の第１トレンチの間の半導体基板に第１深みと異なる第２深みの複数の第２トレンチと、複数の第１トレンチ及び複数の第２トレンチ上にそれぞれ形成され、上部が半導体基板より高く突出された突出部を持つ複数の素子分離膜、及び複数の素子分離膜の間の半導体基板上に形成される複数のメモリセルを含む。
【０００５】
さらに、本発明の実施例による半導体素子の製造方法は、半導体基板をエッチングして第１深みの複数の第１トレンチを形成する段階と、複数の第１トレンチの間の半導体基板をエッチングして第１深みと異なる異なる第２深みの複数の第２トレンチを形成する段階と、複数の第１トレンチ及び複数の第２トレンチ上に上部が半導体基板より高く突出された突出部を持つ複数の素子分離膜を形成する段階、及び複数の素子分離膜の間の半導体基板上に複数のメモリセルを形成する段階を含む。
【発明の効果】
【０００６】
以上のように本発明の実施例によれば、露光装備の解像度よりさらに細密な幅を持つパターンを形成すると同時に、さらに細密な間隔のパターンを形成することで、素子の集積度を一層高めることができる。
【０００７】
また、奇数番目の素子分離膜と偶数番目の素子分離膜の深みを異にして素子動作時の干渉現象を最小化することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｂ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｃ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｄ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｅ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｆ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｇ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｈ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｉ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図１Ｊ】本発明の実施例による半導体素子の製造方法を説明するための図である。
【図２】本発明の実施例による半導体素子の動作を説明するための断面図である。
【図３】本発明の他の実施例による半導体素子の構造を説明するための断面図である。
【発明を実施するための最良の形態】
【０００９】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下に開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、かつ、本発明の範囲が次に後述する実施例に限定されるのではない。単に本実施例は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願特許請求の範囲によって理解されなければならない。
【００１０】
図１Ａないし図１Ｊは、本発明の実施例による半導体素子の製造方法を説明するための図である。図１Ａを参照すれば、半導体基板１０１上に素子分離領域を露出させるハードマスクパターンＨＭ１を形成する。ハードマスクパターンＨＭ１は、酸化膜１０３及び窒化膜１０５の積層構造で形成されることができる。セル領域でハードマスクパターンＨＭ１は、素子分離領域をライン形態で平行に露出させる。
【００１１】
より具体的に説明すれば、半導体基板１０１上に酸化膜１０３及び窒化膜１０５を順次形成する。次に、窒化膜１０５上にフォトレジストを塗布した後、露光及び現象工程を実施してライン形態で平行に定義される素子分離領域の中で偶数番目または奇数番目の素子分離領域を露出させるフォトレジストパターン（図示せず）を形成する。この時、フォトレジストパターンは、露光工程が実施される露光装備の解像度によって定義されうる最小限の間隔で偶数番目または奇数番目の素子分離領域を露出させる。
【００１２】
次に、フォトレジストパターンをエッチングマスクとして使用するエッチング工程で窒化膜１０５及び酸化膜１０３を順次エッチングし、ハードマスクパターンＨＭ１を形成する。フォトレジストパターンを除去した後、ハードマスクパターンＨＭ１をエッチングマスクとして使用するエッチング工程で半導体基板１０１をエッチングして複数のトレンチ１０７を形成する。
【００１３】
図１Ｂを参照すれば、複数のトレンチ１０７が満たされるように全体構造上に絶縁膜を形成した後、ハードマスクパターンＨＭ１上部の絶縁膜を除去して複数のトレンチ１０７が形成された領域に複数の第１素子分離膜１０９を形成する。絶縁膜を形成する前に酸化工程を実施してトレンチの内壁に酸化膜（図示せず）を形成することもできる。以後、第１ハードマスクパターンは除去される。これにより、第１素子分離膜１０９の上部１０９ｂは、第１ハードマスクパターンの厚さほど半導体基板１０１より高く突出され、下部１０９ａはトレンチ１０７の深みほど基板１０１内に位置する。
【００１４】
図１Ｃを参照すれば、素子分離膜１０９の突出された上部の側壁にハードマスクスペーサＨＭ２を形成するための工程が進行される。まず、素子分離膜１０９の突出された上部の側壁を含む全体構造上に酸化膜１１１及び窒化膜１１３を順次形成する。ここで、酸化膜１１１と窒化膜１１３の全体厚さは、素子分離膜１０９の突出された上部による段差が維持されうるほどの厚さに設定されることが好ましい。
【００１５】
図１Ｄを参照すれば、全面エッチング工程を実施して酸化膜１１１と窒化膜１１３を素子分離膜１０９の突出された上部の側壁のみに残留させる。これにより、素子分離膜１０９の突出された上部の側壁にはハードマスクスペーサＨＭ２が形成される。
【００１６】
素子分離膜１０９の側壁に形成されるハードマスクスペーサＨＭ２の厚さによって、ハードマスクスペーサＨＭ２の間で半導体基板１０１の露出する領域の幅が決定される。半導体基板１０１が露出される領域はまた他の素子分離領域になる。したがって、素子分離膜１０９の側壁に形成されるハードマスクスペーサＨＭ２の厚さによって、また他の素子分離領域の幅が決定される。また、ハードマスクスペーサＨＭ２が形成される領域が活性領域として定義されるので、ハードマスクスペーサＨＭ２の厚さによって活性領域の幅が決定される。
【００１７】
図１Ｅを参照すれば、ハードマスクスペーサＨＭ２をエッチングマスクとして使用するエッチング工程でハードマスクスペーサＨＭ２の間の半導体基板１０１をエッチングして複数のトレンチ１１５を形成する。この時、トレンチ１１５は、図１Ａで形成されたトレンチ１０７と異なる深みで形成される。例として、トレンチ１１５は図１Ａのトレンチ１０７より浅い深みで形成されることができ、これによってトレンチ１１５とトレンチ１０７は深みの差HDが発生される。このようにしてトレンチ１１５をトレンチ１０７と互いに異なる深みで形成する理由は後述する。
【００１８】
図１Ｆを参照すれば、複数のトレンチ１１５が満たされるように全体構造上に絶縁膜を形成した後、ハードマスクスペーサＨＭ２が露出するまで化学的、機械的研磨工程のような平坦化工程を実施して複数のトレンチ１１５が形成された領域に複数の第２素子分離膜１１７を形成する。絶縁膜を形成する前に酸化工程を実施してトレンチの内壁に酸化膜（図示せず）を形成することもできる。第２素子分離膜１１７の上部がハードマスクスペーサＨＭ２の高さほど半導体基板１０１より高く突出される。これにより、それぞれの複数の第２素子分離膜１１７が複数の第１素子分離膜１０９の間に自動整列される。
【００１９】
前記の工程を通じて、素子分離膜１０９、１１７の間隔は、一度の露光及び現象工程のみで露光装備の解像度によって定義されうる最小限の間隔よりさらに狭く制御されることができる。
【００２０】
図１Ｇを参照すれば、ハードマスクスペーサＨＭ２の上部側壁が露出するように複数の素子分離膜１０９、１１７の上部をエッチングする。この時、絶縁膜１１１の縁が露出しないように複数の素子分離膜１０９、１１７の上部がエッチングされる厚さを調節することが好ましい。一方、複数の素子分離膜１０９、１１７の残留される幅C１、C２が同一になるように素子分離膜１０９、１１７の上部のエッチング量を調節することが好ましい。
【００２１】
図１Ｈを参照すれば、ハードマスクスペーサＨＭ２を除去する。次に、複数の素子分離膜１０９、１１７の間の半導体基板１０１上に絶縁膜１１９及びシリコン膜１２１を形成する。ここで、絶縁膜１１９はトンネル絶縁膜として使用するために形成され、シリコン膜１２１は電荷格納膜またはフローティングゲートとして使用するために形成される。
【００２２】
具体的に、複数の素子分離膜１０９、１１７の間の半導体基板１０１を酸化させてトンネル絶縁膜１１９を形成する。この時、トンネル絶縁膜１１９内にルテニウムＲｕ、シリコンＳｉ、チタンＴｉまたは白金Ｐｔのような伝導性ドット（Ｄｏｔ）が含まれるようにトンネル絶縁膜１１９を形成することができる。伝導性ドットを含む膜の形成方法は、もうすでに公知された技術なので、具体的な説明は略する。
【００２３】
次に、素子分離膜１０９、１１７の突出部の間の空間が満たされるように全体構造上にシリコン膜を形成した後、素子分離膜１０９、１１７の上部表面が露出するまで研磨工程を実施する。これにより、複数の素子分離膜１０９、１１７の間の半導体基板１０１上に絶縁膜１１９及びシリコン膜１２１が積層された形態で形成される。シリコン膜１２１はＮタイプまたはＰタイプ不純物を含むことができ、単結晶状態や多結晶状態に形成されることができる。これにより、シリコン膜１２１が複数の素子分離膜１０９、１１７の間の半導体基板１０１（すなわち活性領域）上に自動整列される。そして、シリコン膜１２１の間隔は露光装備の解像度によって定義されうる最小限の間隔よりさらに狭く制御されることができる。
【００２４】
図１Ｉを参照すれば、複数のシリコン膜１２１の上部側壁が露出するように素子分離膜１０９、１１７の上部をさらにエッチングする。この時、絶縁膜１１１の縁が露出しないように素子分離膜１０９、１１７の上部がエッチングされる厚さを調節することが好ましい。
【００２５】
図１Ｊを参照すれば、素子分離膜１０９、１１７と交差する方向にコントロールゲートＣＧを形成する。具体的に説明すれば、全体構造上に誘電体膜１２３、ポリシリコン層１２５、導電層１２７及びハードマスク膜１２９を形成した後、素子分離膜１０９、１１７と交差する方向のライン形態で平行にポリシリコン層１２５及び導電層１２７が残留するようにハードマスク膜１２９、導電層１２７、ポリシリコン層１２５及び誘電体膜１２３をエッチングする。前記において、誘電体膜１２３は酸化膜／窒化膜／酸化膜の積層構造で形成されることができ、上部や下部に酸化膜または窒化膜がさらに形成されることができる。誘電体膜１２３の酸化膜や窒化膜の代わりに誘電常数がさらに高誘電絶縁膜が形成されることもできる。導電層１２７は金属シリサイド層になりうる。
【００２６】
これにより、コントロールゲートＣＧがポリシリコン層１２５及び導電層１２７の積層構造で形成される。以後、コントロールゲートＣＧの間に露出したシリコン膜１２１が除去されることによってコントロールゲートＣＧの下部のみにシリコンパターン１２１が残留され、シリコンパターン１２１は電荷格納膜またはフローティングゲートＦＧになる。
【００２７】
前述した工程が完了することによって、ワードラインＷＬ０〜ＷＬｎ、ドレインセレクトラインＤＳＬ、及びソースセレクトラインＳＳＬが形成される。また、お互いに異なる深みに形成された素子分離膜１０９、１１７の間の半導体基板１０１上にはトンネル絶縁膜１１９、フローティングゲート１２１、誘電体膜１２３及びコントロールゲートＣＧが積層されて、積層された膜１１９、１２１、１２３、ＣＧはメモリセルを形成する。すなわち、互いに異なる深みで形成された一対の素子分離膜１０９、１１７の間の半導体基板１０１上にメモリセルが形成される。
【００２８】
より具体的に、半導体基板１０１に第１深みの第１トレンチ１０７が形成され、第１トレンチ１０７の間の半導体基板１０１に第１深みより浅い第２深みの第２トレンチ１１５が形成される。第１トレンチ１０７及び第２トレンチ１１５上に半導体基板１０１より高く突出された突出部を持つ素子分離膜１０９、１１７がそれぞれ形成される。そして、素子分離膜１０９、１１７及び半導体基板１０１上に素子分離膜１０９、１１７と交差する方向にセルゲートＷＬ０〜ＷＬｎが形成される。
【００２９】
以後、ゲートライン（ＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎ）の間の半導体基板１０１に接合領域ＪＣを形成する。続いて、階間絶縁膜（図示せず）を形成して階間絶縁膜の内部にコンタクトホール（図示せず）を形成した後、コンタクトホールの内部にドレインコンタクトプラグＤＣＰとソースコンタクトプラグＳＣＰを形成する。ドレインコンタクトプラグＤＣＰは、ドレインセレクトラインＤＳＬの間の接合領域ＪＣ上に形成され、ソースコンタクトプラグＳＣＰはソースセレクトラインＳＳＬの間にライン形態で形成されることができる。
【００３０】
図２は、本発明の実施例による半導体素子の動作を説明するための断面図である。図２を参照すれば、素子分離膜の間の半導体基板上に形成された一つのメモリセルを基準として一側方向の素子分離膜より他側方向の素子分離膜がさらに深く形成される。したがって、さらに深く形成された素子分離膜の両側に位置するメモリセルの間で素子分離膜の下部を経由してメモリセルの間に発生される漏洩電流の量を減少させることができる。
【００３１】
また、一般的にイーブンページに含まれるメモリセルの間ごとにオッドページに含まれるメモリセルが配置される。すなわち、同一のワードラインに連結されるメモリセルの中で偶数番目のメモリセルはイーブンページに区分され、奇数番目のメモリセルはオッドページに区分される。
【００３２】
しかしながら、本発明では浅い深みの第２トレンチ１１５上に形成された素子分離膜１１７の両側に位置する二つの互いに接したメモリセルが一つのメモリ対を成し、偶数番目のメモリ対がイーブンページに含まれて、奇数番目のメモリ対がオッドページに含まれることができる。前記の構造変化はメモリセルの接続構造を変更せずに周辺回路で偶数番目のメモリ対をイーブンページとして認識し、奇数番目のメモリ対をオッドページとして認識するように設計変更することによって可能になる。
【００３３】
前記のようにイーブンページとオッドページに含まれるメモリセルを変更することで、イーブンページに含まれたメモリセルとオッドページ含まれたメモリセルとの間には相対的にさらに深く形成された素子分離膜が配置される。その結果、イーブンページに含まれたメモリセルとオッドページに含まれたメモリセルとの間でさらに深く形成された素子分離膜を経由してメモリセルの間（すなわち、イーブンページとオッドページとの間）に発生される漏洩電流の量を減少させることができる。
【００３４】
図３は、本発明の他の実施例による半導体素子の構造を説明するための断面図である。図３を参照すれば、図１Ａないし図１Ｇで説明した方法にしたがって半導体基板３０１には素子分離膜３０９、３１７が形成され、ハードマスクスペーサＨＭ２は除去される。
【００３５】
次に、トンネル絶縁膜３１９、電荷格納膜３２１、ブロッキング絶縁膜３２３及び保護膜３２４が順次形成される。ここで、電荷格納膜３２１はプログラム動作によって注入される電子がトラップするための膜であり、窒化膜で形成することができる。
【００３６】
ブロッキング絶縁膜３２３は、電荷格納膜３２１にトラップされた電子がコントロールゲートに放出されることを防止するために形成される絶縁膜であり、誘電常数の高い高誘電絶縁膜（例えば、アルミニウム酸化膜等）で形成されることができる。
【００３７】
保護膜３２４は、トンネル絶縁膜３１９、電荷格納膜３２１及びブロッキング絶縁膜３２３を他の膜のエッチング工程から保護するために形成されて、不純物がドーピングされたポリシリコンのような伝導性物質で形成されることができる。このような保護膜３２４はコントロールゲートの一部になりうる。前記の膜３１９、３２１、３２３、３２４の全体厚さは複数の素子分離膜３０９、３１７の突出された上部による段差が維持されることができるほどの厚さに設定されることが好ましい。
【００３８】
互いに異なる深みで形成された複数の素子分離膜３０９、３１７の間の半導体基板３０１上にはトンネル絶縁膜３１９、電荷格納膜３２１、ブロッキング絶縁膜３２３及びコントロールゲートＣＧが積層されて、積層された膜３１９、３２１、３２３、ＣＧはメモリセルを形成する。すなわち、互いに異なる深みで形成された一対の素子分離膜３０９、３１７の間の半導体基板３０１上にメモリセルが形成される。
【００３９】
以後、図１Ｊで説明した工程が進行される。すなわち、シリコン膜３２５、導電層３２７及びハードマスク３２９が形成された後、パターニング工程を通じてワードラインＷＬ０〜ＷＬｎ、ドレインセレクトラインＤＳＬ、及びソースセレクトラインＳＳＬが形成される。そして、ゲートラインＤＳＬ、ＳＳＬ、ＷＬ０〜ＷＬｎの間の半導体基板３０１に接合領域ＪＣを形成する。続いて、階間絶縁膜（図示せず）を形成して階間絶縁膜の内部にコンタクトホール（図示せず）を形成した後、コンタクトホールの内部にドレインコンタクトプラグＤＣＰとソースコンタクトプラグＳＣＰを形成する。ドレインコンタクトプラグＤＣＰは、ドレインセレクトラインＤＳＬの間の接合領域ＪＣ上に形成されて、ソースコンタクトプラグＳＣＰはソースセレクトラインＳＳＬの間にライン形態で形成されることができる。
【００４０】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、前記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００４１】
１０１  半導体基板、
１０３  酸化膜、
１０５  窒化膜、
ＨＭ１  ハードマスクパターン、
ＨＭ２  ハードマスクスペーサ、
１０７、１１５  トレンチ、
１０９、１１７  素子分離膜、
１１１  酸化膜、
１１３  窒化膜、
１１９  トンネル絶縁膜、
１２１  シリコン膜、
１２３  誘電体膜、
１２５  ポリシリコン層
１２７  導電層
１２９  ハードマスク膜、
ＦＧ  フローティングゲート、
ＣＧ  コントロールゲート、
ＤＳＬ  ドレインセレクトライン、
ＳＳＬ  ソースセレクトライン、
ＷＬ０〜ＷＬｎ  ワードライン、
ＤＣＰ  ドレインコンタクトプラグ、
ＳＣＰ  ソースコンタクトプラグ、
ＪＣ  接合領域、ソース／ドレイン
【図１Ａ】
2013125967.tif 000003
【図１Ｂ】
2013125967.tif 000004
【図１Ｃ】
2013125967.tif 000005
【図１Ｄ】
2013125967.tif 000006
【図１Ｅ】
2013125967.tif 000007
【図１Ｆ】
2013125967.tif 000008
【図１Ｇ】
2013125967.tif 000009
【図１Ｈ】
2013125967.tif 000010
【図１Ｉ】
2013125967.tif 000011
【図１Ｊ】
2013125967.tif 000012
【図２】
2013125967.tif 000013
【図３】
2013125967.tif 000014