(57)【要約】      （修正有）【課題】読み出し動作の信頼性の向上を図る。【解決手段】不揮発性半導体記憶装置は、半導体基板と、複数のメモリストリングと、複数のメモリストリングに印加する電圧を制御する制御回路と、を具備する。各メモリストリングは、半導体基板上に積層された複数のワード線と、複数のワード線に直交する半導体層と、複数のワード線と前記半導体層との交差部に形成され、電流経路が直列に接続される複数のメモリセルと、を含む。制御回路は、読み出し動作において、読み出し対象のメモリセルに接続された第１ソース線を第１電圧Ｖｓｒｃにプリチャージすると同時に非読み出し対象に接続された第２ソース線を第１電圧より大きい第２電圧Ｖｂｌにプリチャージし、第２ソース線のプリチャージの後に読み出し対象のメモリセルに接続された第１ビット線を第２電圧にプリチャージする。【選択図】図１０
2013125569.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、
前記複数のメモリストリングに印加する電圧を制御する制御回路と、
を具備し、
前記各メモリストリングは、
前記半導体基板上に積層された複数のワード線と、
前記複数のワード線の積層方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、
前記複数のワード線と前記半導体層との交差部に形成され、電流経路が前記半導体層に沿って直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、
を含み、
前記制御回路は、
読み出し動作において、
読み出し対象のメモリセルに接続された第１ソース線を第１電圧にプリチャージすると同時に非読み出し対象に接続された第２ソース線を前記第１電圧より大きい第２電圧にプリチャージし、
前記第１ソース線および前記第２ソース線のプリチャージと同時に、読み出し対象のメモリセルに接続された第１ビット線および非読み出し対象のメモリセルに接続された第２ビット線を前記第１電圧にプリチャージし、
前記第１ビット線を前記第１電圧にプリチャージする際、前記第１ビット線と前記第１ソース線との間に配置され、前記第１ビット線と前記第１ソース線との電位をイコライズし、電流経路の一端が前記第１ビット線に接続され、他端が前記第１ソース線に接続されたトランジスタであるイコライザスイッチをオン状態にし、
前記第２ソース線のプリチャージの後に、前記第１ビット線を前記第２電圧にプリチャージする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、
前記複数のメモリストリングに印加する電圧を制御する制御回路と、
を具備し、
前記各メモリストリングは、
前記半導体基板上に積層された複数のワード線と、
前記複数のワード線の積層方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、
前記複数のワード線と前記半導体層との交差部に形成され、電流経路が前記半導体層に沿って直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、
を含み、
前記制御回路は、
読み出し動作において、読み出し対象のメモリセルに接続された第１ソース線を第１電圧にプリチャージすると同時に非読み出し対象に接続された第２ソース線を前記第１電圧より大きい第２電圧にプリチャージし、前記第２ソース線のプリチャージの後に読み出し対象のメモリセルに接続された第１ビット線を前記第２電圧にプリチャージする
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１ソース線および前記第２ソース線のプリチャージと同時に前記第１ビット線を前記第１電圧にプリチャージすることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第１ビット線を前記第１電圧にプリチャージする際、前記第１ビット線と前記第１ソース線との間に配置され、前記第１ビット線と前記第１ソース線との電位をイコライズするイコライザスイッチをオン状態にすることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記イコライザスイッチは、電流経路の一端が前記第１ビット線に接続され、他端が前記第１ソース線に接続されたトランジスタであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記第１ソース線および前記第２ソース線のプリチャージと同時に非読み出し対象のメモリセルに接続された第２ビット線を前記第１電圧にプリチャージすることを特徴とする請求項２乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリが提案されている。
【０００３】
３次元積層型メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にポリシリコン（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリングを一括で形成することができる。
【０００４】
このような３次元積層メモリでは、メモリストリングとしてＵ字型のシリコンピラーが用いられる。Ｕ字型シリコンピラーは、一対の柱状部とそれらを下端で連結する連結部とで構成される。また、上部において、一対の柱状部の一方がビット線に接続され、他方がソース線に接続される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００８−１０３００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
読み出し動作の信頼性の向上を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置よれば、半導体基板と、前記半導体基板上にマトリクス状に配置された複数のメモリストリングと、前記複数のメモリストリングに印加する電圧を制御する制御回路と、を具備する。前記各メモリストリングは、前記半導体基板上に積層された複数のワード線と、前記複数のワード線に直交して垂直方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、前記複数のワード線と前記半導体層との交差部に形成され、前記半導体層に沿って電流経路が直列に接続され、前記電流経路の一端がソース線に接続され、他端がビット線に接続される複数のメモリセルと、を含む。前記制御回路は、読み出し動作において、読み出し対象のメモリセルに接続された第１ソース線を第１電圧にプリチャージすると同時に非読み出し対象に接続された第２ソース線を前記第１電圧より大きい第２電圧にプリチャージし、前記第２ソース線のプリチャージの後に読み出し対象のメモリセルに接続された第１ビット線を前記第２電圧にプリチャージする。
【図面の簡単な説明】
【０００８】
【図１】比較例に係る不揮発性半導体記憶装置の読み出し動作における各種電圧のタイミングチャート。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図４】第１の実施形態に係るメモリセルアレイを示すブロック図。
【図５】第１の実施形態に係るブロックを示す回路図。
【図６】第１の実施形態に係るＮＡＮＤストリングを示す斜視図。
【図７】図６におけるＮＡＮＤストリングを拡大した断面図。
【図８】図６におけるＮＡＮＤストリングを示す回路図。
【図９】第１の実施形態に係るセンスアンプを示す回路図。
【図１０】第１の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャート。
【図１１】第２の実施形態に係るブロックを示す回路図。
【図１２】第２の実施形態に係るセンスアンプを示す回路図。
【図１３】第２の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャート。
【発明を実施するための形態】
【０００９】
３次元積層型メモリでは、ＮＡＮＤストリングがＵ字型のシリコンピラーに沿って形成される。このため、ソース線ＳＬおよびビット線ＢＬがともに上部側に位置する。すなわち、平面型の２次元ＮＡＮＤ型フラッシュメモリよりも、ソース線ＳＬとビット線ＢＬとの距離が近くなる。
【００１０】
また、３次元積層型メモリでは、選択ゲートの閾値が負である。このため、読み出し動作（プリチャージ）時において、ネガティブセンスを行う必要がある。より具体的には、ソース線ＳＬに正の電圧を印加することで、擬似的に選択ゲートの閾値を正にする。
【００１１】
この際、平面型の２次元ＮＡＮＤ型フラッシュメモリでは、逆バイアス電流が生じても基板に流れるため、ビット線ＢＬ−ソース線ＳＬ間にリーク電流は流れない。しかし、３次元積層型メモリでは、基板がないため、逆バイアス電流がリーク電流としてＢＬ−ＳＬ間に流れてしまう。このリーク電流を低減するため、ソース線ＳＬ（ソース線駆動回路）を複数に分割している。より具体的には、読み出し対象メモリセルに接続されたソース線ＳＬを選択ソース線ＳＬとし、それ以外を非選択ソース線ＳＬとする。そして、図１に示すように、選択ソース線ＳＬに選択ビット線ＢＬに印加される電圧Ｖｂｌよりも小さい電圧Ｖｓｒｃを印加し、非選択ソース線ＳＬに電圧Ｖｂｌが印加される。このように、非選択ソース線ＳＬの電圧を選択ビット線ＢＬと同程度にすることにより、リーク電流を最小限に低減することができる。
【００１２】
しかし、ソース線ＳＬとビット線ＢＬとの距離が近いことにより、同時に、ビット線ＢＬ−ソース線ＳＬ間の容量カップリングの影響も大きくなる。すなわち、図１の比較例に示すように、同じタイミングで選択ビット線ＢＬおよび非選択ソース線ＳＬに電圧Ｖｂｌを印加した場合、これらの容量カップリングにより、選択ビット線ＢＬに電圧Ｖｂｌ＋α（αは正）が印加されてしまう。このような選択ビット線ＢＬのオーバープリチャージにより、読み出し動作の信頼性が低下してしまう。
【００１３】
これに対し、本実施形態は、読み出し動作時におけるビット線ＢＬおよびソース線ＳＬのプリチャージのタイミングを調整することにより、上記問題を解決するものである。
【００１４】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１５】
＜第１の実施形態＞
図２乃至図１０を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、読み出し動作におけるプリチャージにおいて、非選択ソース線ＳＬをプリチャージした後に選択ビット線ＢＬのプリチャージをする例である。これにより、非選択ソース線ＳＬとのカップリングによる選択ビット線ＢＬのオーバープリチャージを抑制することができる。以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
【００１６】
［全体構成例］
以下に、図２および図３を用いて、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
【００１７】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。
【００１８】
図２に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路（ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５）、ソース線駆動回路１７、およびバックゲート線駆動回路１８を備える。
【００１９】
メモリセルアレイ５は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のＮＡＮＤストリング（メモリストリング）４０とを備える。
【００２０】
制御回路１０は、書き込み動作時、読み出し動作時および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、ソース線駆動回路１７、およびバックゲート線駆動回路１８を制御する。
【００２１】
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ビット線ＢＬを選択する。
【００２２】
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
【００２３】
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ワード線ＷＬを選択する。
【００２４】
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時および消去動作時において、ロウデコーダ７によって選択および非選択されたワード線ＷＬに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
【００２５】
選択ゲート線駆動回路は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
【００２６】
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ソース線ＳＬに対して電圧を供給する。
【００２７】
バックゲート線駆動回路１８は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートＢＧに対して電圧を供給する。
【００２８】
図３は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００２９】
図３に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００３０】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。
【００３１】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００３２】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。
【００３３】
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
【００３４】
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
【００３５】
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。
【００３６】
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
【００３７】
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。このソース線駆動回路１７は、複数配置される。各ソース線駆動回路１７は、所定個のソース線ＳＬに対して共通に接続され、制御回路１０によってそれぞれ独立して制御される。
【００３８】
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。本実施形態に係るセンスアンプ４の詳細については、後述する。
【００３９】
また、図３において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００４０】
［メモリセルアレイの構成例］
以下に、図４および図５を用いて、第１の実施形態に係るメモリセルアレイ５の構成例について説明する。
【００４１】
図４は、第１の実施形態に係るメモリセルアレイ５を示すブロック図である。
【００４２】
図４に示すように、メモリセルアレイ５は、複数のブロック（ここでは、ブロックＢＬＫ０〜３）を有する。各ブロックＢＬＫは、複数のメモリグループ（ここでは、メモリグループＧＰ０〜３）を有する。各メモリグループＧＰは、複数のＮＡＮＤストリング４０を有する。消去動作は、メモリセル５内においてブロックＢＬＫ毎に行われる。なお、以下の説明において、特に区別しない場合は、ブロックＢＬＫ０〜３を単にブロックＢＬＫと称し、メモリグループＧＰ０〜３を単にメモリグループＧＰと称する場合がある。
【００４３】
図５は、第１の実施形態に係るブロックＢＬＫを示す回路図である。
【００４４】
図５に示すように、ブロックＢＬＫは、例えばカラム方向に並ぶ４つのメモリグループＧＰ０〜３を有する。また、各メモリグループＧＰは、ロウ方向に並ぶｎ個（ｎは自然数）のＮＡＮＤストリング４０を有する。
【００４５】
ＮＡＮＤストリング４０は、例えば８個のメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒで構成される。これらメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒは、電流経路が直列に接続される。ソース側選択トランジスタＳＳＴｒの一端はこの電流経路の一端側（ここでは、メモリセルトランジスタＭＴｒ０の一端）に接続され、ドレイン側選択トランジスタＳＤＴｒの一端はこの電流経路の他端側（ここでは、メモリセルトランジスタＭＴｒ７の一端）に設けられる。また、バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間に設けられる。
【００４６】
なお、メモリセルトランジスタＭＴｒの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、図５において、ＮＡＮＤストリング４０の電流経路がカラム方向に並行するように示しているが、本実施形態では後述するように積層方向に並行する。
【００４７】
同一のメモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに共通接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに共通接続される。また、同一のブロックＢＬＫ内におけるメモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲートＢＧに共通接続される。
【００４８】
すなわち、ワード線ＷＬ０〜ＷＬ７およびバックゲートＢＧは同一ブロックＢＬＫ内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは同一ブロックＢＬＫ内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００４９】
メモリセルアレイ５内においてマトリクス状に配置されたＮＡＮＤストリング４０のうち、カラム方向に並ぶＮＡＮＤストリング４０のドレイン側選択トランジスタＳＤＴｒの電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間において、ＮＡＮＤストリング４０を共通に接続する。ビット線ＢＬ０〜ＢＬｎはそれぞれ、メモリセルアレイ５外においてセンスアンプ４−０〜４−ｎに接続される。このため、ビット線ＢＬ０〜ＢＬｎの電圧レベルは、独立して制御される。
【００５０】
メモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端は、ソース線ＳＬに共通に接続される。ブロックＢＬＫ内において、複数のソース線ＳＬ（ここでは、ソース線ＳＬ０，ＳＬ１）が配置される。ソース線ＳＬ０はメモリグループＧＰ０，ＧＰ１内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続され、ソース線ＳＬ１はメモリグループＧＰ２，ＧＰ３内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続される。すなわち、ソース線ＳＬは、隣接する２つのメモリグループＧＰ間において、ＮＡＮＤストリング４０を共通に接続する。ソース線ＳＬ０，ＳＬ１はそれぞれ、メモリセルアレイ外においてソース線駆動回路１７−０，１７−１に接続される。このため、ソース線ＳＬ０，ＳＬ１の電圧レベルは、独立して制御される。
【００５１】
なお、ソース線ＳＬの数は、これに限らず、ブロックＢＬＫ内におけるメモリグループＧＰの数に応じて決定される。
【００５２】
上述したように、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｒのデータは、一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴｒにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００５３】
［ＮＡＮＤストリングの構成例］
以下に、図６乃至図８を用いて、第１の実施形態に係るＮＡＮＤストリング４０の構成例について説明する。
【００５４】
図６は、第１の実施形態に係るＮＡＮＤストリング４０を示す斜視図である。図７は、図６におけるＮＡＮＤストリング４０を拡大した断面図である。
【００５５】
図６に示すように、ＮＡＮＤストリング４０は、半導体基板３０上に形成され、Ｕ字状シリコンピラー（半導体層）ＳＰ、バックゲートＢＧ、複数のワード線ＷＬ、および２つの選択ゲートＳＧ（ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤ）を有する。
【００５６】
Ｕ字状シリコンピラーＳＰは、バックゲートＢＧ、複数のワード線ＷＬ、および２つの選択ゲートＳＧを貫通するメモリホール内に形成される。このＵ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成される。すなわち、Ｕ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成された連結部を有する。Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置される。また、複数のＵ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置される。
【００５７】
また、図７に示すように、Ｕ字状シリコンピラーＳＰの周囲にはメモリ膜１５５が形成される。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、およびブロック絶縁膜１５０で構成される。言い換えると、メモリ膜１５５は、複数のワード線を貫通するメモリホールの内面上から順に形成されたブロック絶縁膜１５０、電荷蓄積膜１５１、およびトンネル絶縁膜１５２で構成される。Ｕ字状シリコンピラーＳＰの内部には、中空構造１５６が形成される。この中空構造１５６内は、絶縁材、または金属が充填されるか、もしくは空洞となっている。
【００５８】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁膜を介して形成され、最下方のワード線ＷＬの下方に設けられる。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように形成される。このバックゲートＢＧは、例えばポリシリコンで構成される。バックゲートＢＧとＵ字状シリコンピラーＳＰとの交差部にバックゲートトランジスタＢＧＴｒが構成される。
【００５９】
複数のワード線ＷＬは、バックゲートＢＧの上方に、図示せぬ層間絶縁膜を介して積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置される。各ワード線ＷＬは、ロウ方向に平行に延びる。また、各ワード線ＷＬは、カラム方向に隣接する２つのＵ字状シリコンピラーＳＰにおける４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されて直交するように形成される。なお、各ワード線ＷＬは、Ｕ字状シリコンピラーＳＰにおける各柱状部に直交するように形成されてもよい。このワード線ＷＬとＵ字状シリコンピラーとの交差部にメモリセルトランジスタＭＴｒが形成される。
【００６０】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方でかつ同レベルに設けられる。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びる。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成される。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。ドレイン側選択ゲートＳＧＤとＵ字状シリコンピラーとの交差部にドレイン側選択トランジスタＳＤＴｒが形成され、ソース側選択ゲートＳＧＳとＵ字状シリコンピラーとの交差部にソース側選択トランジスタＳＳＴｒが形成される。
【００６１】
図６においてロウ方向に沿って配列された複数のＮＡＮＤストリング４０の集合が、図５で説明したメモリグループＧＰに相当する。
【００６２】
また、ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられる。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成される。すなわち、ソース線ＳＬは、カラム方向に隣接するＮＡＮＤストリング４０に共通接続される。このため、図５に示すように、ソース線ＳＬは、隣接する２つのメモリグループＧＰ間でＮＡＮＤストリング４０を共通に接続する。
【００６３】
ビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成される。
【００６４】
図８は、図６におけるＮＡＮＤストリング４０を示す回路図である。
【００６５】
図８に示すように、ＮＡＮＤストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
【００６６】
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。
【００６７】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図６に示すＵ字状シリコンピラーに沿って、ＮＡＮＤストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
【００６８】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００６９】
［センスアンプの構成例］
以下に、図９を用いて、第１の実施形態に係るセンスアンプ４の構成例について説明する。
【００７０】
図９は、第１の実施形態に係るセンスアンプ４（４−０〜４−ｎ）を示す回路図である。センスアンプ４は、対応する（接続される）ビット線ＢＬに動作に応じた電圧を印加する。本例では、センスアンプ４は、読み出し動作時において、対応するビット線ＢＬに電圧Ｖｓｓ、Ｖｓｒｃ、Ｖｂｌのいずれかを印加することができる。なお、各電圧Ｖｓｓ、Ｖｓｒｃ、Ｖｂｌは、Ｖｓｓ＜Ｖｓｒｃ＜Ｖｂｌの関係を有する。
【００７１】
図９に示すように、センスアンプ４は、書き込みデータまたは読み出しデータを保持する内部ラッチ回路９０を有する。
【００７２】
内部ラッチ回路９０は、ｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＰＭ１１，ＰＭ１２，ＰＭ１３、およびｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＮＭ１１，ＮＭ１２，ＮＭ１３で構成される。
【００７３】
ＰＭＯＳトランジスタＰＭ１１の電流経路の一端はセンスアンプ４の電源電圧に接続され、他端はＮＭＯＳトランジスタＮＭ１１の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１１の電流経路の他端は、接地（電圧Ｖｓｓに接続）される。ＰＭＯＳトランジスタＰＭ１２の電流経路の一端は電源電圧に接続され、他端はＰＭＯＳトランジスタＰＭ１３の電流経路の一端に接続される。ＰＭＯＳトランジスタＰＭ１３の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１２の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１３の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１３の電流経路の他端は、接地される。
【００７４】
ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートには、ＰＭＯＳトランジスタＰＭ１３の電流経路の他端とＮＭＯＳトランジスタＮＭ１２の電流経路の一端との接続点に共通に接続され、信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ１３および上記ＮＭＯＳトランジスタＮＭ１２の各ゲートには、ＰＭＯＳトランジスタＰＭ１１の電流経路の他端とＮＭＯＳトランジスタＮＭ１１の電流経路の一端との接続点に共通に接続され、信号ＩＮＶとは逆相の信号ＬＡＴが与えられる。ＰＭＯＳトランジスタＰＭ１２のゲートには信号ＲＳＴ＿Ｐが与えられ、ＮＭＯＳトランジスタＮＭ１３のゲートには信号ＳＴＢｎが与えられる。
【００７５】
また、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートは、ＰＭＯＳトランジスタＰＭ２１の電流経路の一端とＮＭＯＳトランジスタＮＭ２１の電流経路の一端との接続点にも共通に接続される。
【００７６】
ＰＭＯＳトランジスタＰＭ２１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２２を介して、センスアンプ４の電源電圧に接続される。ＮＭＯＳトランジスタＮＭ２１の電流経路の他端は、ＮＭＯＳトランジスタ（ＳＥＴトランジスタ）ＮＭ２２の電流経路の一端に接続されるとともに、データバス（ＳＢＵＳ線）に接続される。これにより、ＮＭＯＳトランジスタＮＭ２１の電流経路の他端、およびＮＭＯＳトランジスタＮＭ２２の電流経路の一端には、信号ＢＵＳが与えられる。
【００７７】
ＮＭＯＳトランジスタＮＭ２１のゲートには信号ＲＳＴ＿Ｎが与えられ、ＰＭＯＳトランジスタＰＭ２２のゲートには信号ＳＴＢｎが与えられる。ＰＭＯＳトランジスタＰＭ２１のゲートには、キャパシタＣａの一方の電極が接続されて、ノードＳＥＮの電位（信号ＳＥＮ）が与えられる。キャパシタＣａの他方の電極には、クロックである信号ＣＬＫが与えられる。また、ＮＭＯＳトランジスタＮＭ２２のゲートには、信号ＳＥＴが与えられる。
【００７８】
ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ノードＣＯＭ２に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２３の電流経路の一端とＰＭＯＳトランジスタＰＭ２３の電流経路の一端との接続点、および、ＮＭＯＳトランジスタＮＭ２４の電流経路の一端とＮＭＯＳトランジスタＮＭ２５の電流経路の一端との接続点に、それぞれ接続される。
【００７９】
ＮＭＯＳトランジスタＮＭ２３の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２１のゲート、および、ＮＭＯＳトランジスタＮＭ２６の電流経路の一端に、それぞれ接続される。ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ノードＣＯＭ３に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２５の電流経路の他端とＰＭＯＳトランジスタＰＭ２５の電流経路の一端との接続点、および、ＰＭＯＳトランジスタＰＭ２６の電流経路の一端に、それぞれ接続される。ＰＭＯＳトランジスタＰＭ２５の電流経路の他端およびＰＭＯＳトランジスタＰＭ２６の電流経路の他端には、電源電圧が共通に接続される。
【００８０】
ＮＭＯＳトランジスタＮＭ２３のゲートには信号ＸＸＬが、ＰＭＯＳトランジスタＰＭ２３のゲートには信号ＩＮＶが、ＮＭＯＳトランジスタＮＭ２４のゲートには信号ＬＡＴが、ＮＭＯＳトランジスタＮＭ２５のゲートには信号ＢＬＸが、ＮＭＯＳトランジスタＮＭ２６のゲートには信号ＨＬＬが、ＰＭＯＳトランジスタＰＭ２５のゲートには信号ＱＳＷが、ＰＭＯＳトランジスタＰＭ２６のゲートには信号ＳＥＮが、それぞれ与えられる。
【００８１】
ＰＭＯＳトランジスタＰＭ２３の電流経路の他端とＮＭＯＳトランジスタＮＭ２４の電流経路の他端との共通接続点には、ＮＭＯＳトランジスタ（クランプトランジスタ）ＮＭ２９の電流経路の一端、ＮＭＯＳトランジスタＮＭ３０の電流経路の一端、ＮＭＯＳトランジスタＮＭ３１の電流経路の一端、および、ＰＭＯＳトランジスタＰＭ２４の一端がそれぞれ接続される。ＮＭＯＳトランジスタＮＭ２９の電流経路の他端には、ＮＭＯＳトランジスタＮＭ３０の電流経路の他端、およびトランジスタ９０の電流経路の一端に接続され、ゲートには信号ＢＬＣが与えられる。ＮＭＯＳトランジスタＮＭ３０のゲートには、信号ＡＣＣが与えられる。ＮＭＯＳトランジスタＮＭ３１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２４の他端、および共通ソース線（ソース線電圧ＳＲＣＧＮＤ）に接続され、ゲートには信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ２４のゲートには、信号ＬＡＴが与えられる。トランジスタ９０の電流経路の他端はビット線ＢＬに接続され、ゲートに信号ＢＬＳが与えられる。また、トランジスタ９０は、高耐圧型である。
【００８２】
なお、上記各信号は、対応するカラムデコーダ６または制御回路１０よりそれぞれ供給される。
【００８３】
［センスアンプの動作］
以下に、第１の実施形態に係るセンスアンプ４の動作について説明する。なお、ここでは、特に‘１’データの読み出し動作について説明する。
【００８４】
まず、メモリセルの読み出しを行う前に、内部ラッチ回路９０のデータをリセットする。より具体的には、ＮＭＯＳトランジスタＮＭ２１およびＰＭＯＳトランジスタＰＭ１２のゲートに、リセット信号ＲＳＴ＿Ｎ，ＲＳＴ＿Ｐとして電圧Ｖｄｄを与える。これにより、ＮＭＯＳトランジスタＮＭ２１がオンし、ＰＭＯＳトランジスタＰＭ１２がオフする。また、ＰＭＯＳトランジスタＰＭ２２、およびＮＭＯＳトランジスタＮＭ１３のゲートに、信号ＳＴＢｎとして電圧Ｖｄｄが与えられ、ＰＭＯＳトランジスタＰＭ２２はオフ状態になり、ＮＭＯＳトランジスタＮＭ１３はオン状態となる。
【００８５】
このとき、ＮＭＯＳトランジスタＮＭ２１がオンし、ＳＢＵＳ線には電圧Ｖｓｓが与えられているため、ノードＩＮＶ（信号ＩＮＶ）の電位は低下する。このため、ノードＩＮＶがゲートに接続されているＰＭＯＳトランジスタＰＭ１１はオン状態となり、ＮＭＯＳトランジスタＮＭ１１はオフ状態となる。電源電圧から、ＰＭＯＳトランジスタＰＭ１１の電流経路を介して、ノードＬＡＴ（信号ＬＡＴ）に電圧Ｖｄｄが与えられる。ノードＬＡＴの電位が上昇し、ノードＬＡＴがゲートに接続されているＰＭＯＳトランジスタＰＭ１３はオフ状態となり、ＮＭＯＳトランジスタＮＭ１２がオン状態となる。
【００８６】
これにより、ノードＩＮＶに、ＮＭＯＳトランジスタＮＭ２１，ＮＭ１２およびＮＭ１３を介して接地電位が接続され、電圧Ｖｓｓが印加される。すなわち、ノードＩＮＶの電位をリセット状態にする。
【００８７】
このように、ビット線ＢＬの充電を行う前に、内部ラッチ回路９０をリセットしておく。その後、ＮＭＯＳトランジスタＮＭ２１がオンしないようにリセット信号ＲＳＴ＿Ｎの電位を下げる（電圧Ｖｓｓにする）。
【００８８】
次に、ビット線ＢＬのプリチャージが行われる。ノードＩＮＶに電圧Ｖｓｓが印加されているため、ＰＭＯＳトランジスタＰＭ２３のゲートに信号ＩＮＶとして‘Ｌ’レベル、ＮＭＯＳトランジスタＮＭ２４のゲートに信号ＬＡＴとして‘Ｈ’レベルが与えられる。そして、ＰＭＯＳトランジスタＰＭ２５のゲートに信号ＱＳＷとして‘Ｌ’レベル、ＮＭＯＳトランジスタＮＭ２５のゲートに信号ＢＬＸとして‘Ｈ’レベルの信号が与えられる。また、クランプトランジスタＮＭ２９のゲートに信号ＢＬＣとして‘Ｈ’レベルの信号が与えられる。これにより、ＰＭＯＳトランジスタＰＭ２３、ＮＭＯＳトランジスタＮＭ２４、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、およびＮＭＯＳトランジスタＮＭ２９がそれぞれオン状態となる。また、トランジスタ９０のゲートに、トランジスタ９０がオンとなるような十分な高電圧が与えられ、トランジスタ９０はオン状態となる。
【００８９】
本実施形態に係る読み出し動作におけるプリチャージの詳細については、後述する。
【００９０】
このとき、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、ＰＭＯＳトランジスタＰＭ２３、ＮＭＯＳトランジスタＮＭ２４、ＮＭＯＳトランジスタＮＭ２９、およびトランジスタ９０の電流経路を介して、ビット線ＢＬが所定の電位に充電される。後述するように、ビット線ＢＬの所定の電位は、ＮＭＯＳトランジスタＮＭ２９のゲートに与えられる信号ＢＬＣの電位によって決められる。
【００９１】
また、ＮＭＯＳトランジスタＮＭ２６のゲートに信号ＨＬＬとして‘Ｈ’レベルが与えられ、ＮＭＯＳトランジスタＮＭ２６がオン状態とされる。これにより、キャパシタＣａが充電され、ノードＳＥＮに電圧Ｖｄｄが印加される。ＰＭＯＳトランジスタＰＭ２２は、オフ状態である。
【００９２】
次に、ノードＳＥＮの放電が行われる。すなわち、ＮＭＯＳトランジスタＮＭ２６をオフ状態にし、ＮＭＯＳトランジスタＮＭ２３をオン状態にする。すると、ノードＳＥＮからビット線ＢＬに流れる電流によって、ノードＳＥＮの放電が行われる。所定の時間経過後、ＮＭＯＳトランジスタＮＭ２３をオフ状態にすることで、ノードＳＥＮの放電が終了する。放電終了後、ノードＳＥＮの電位は、ビット線ＢＬを流れる電流に依存した電位まで低下する。メモリセルに流れる電流を電流Ｉｃｅｌｌとし、オンとみなされるメモリセルの電流とオフとみなされるメモリセルの電流の間のオン／オフを区別するための参照電流を電流Ｉｒｅｆとする。また、電流ＩｒｅｆでノードＳＥＮを放電した時のノードＳＥＮに与えられる電圧を電圧Ｖｒｅｆとする。このとき、メモリセルがオンしている場合（Ｉｃｅｌｌ＞Ｉｒｅｆ）、ノードＳＥＮには電圧Ｖｒｅｆ以下の電圧が与えられ、メモリセルがオフしている場合（Ｉｃｅｌｌ＜Ｉｒｅｆ）、ノードＳＥＮには電圧Ｖｒｅｆ以上の電圧が与えられる。電圧Ｖｒｅｆは、電圧Ｖｄｄと電圧Ｖｒｅｆの差がＰＭＯＳトランジスタＰＭ２１の閾値電圧の絶対値と等しくなるように設定される（Ｖｄｄ−Ｖｒｅｆ＝｜Ｖｔｐ｜）。
【００９３】
次に、メモリセルのデータのセンス（読み出し）が行われる。ＰＭＯＳトランジスタＰＭ２２のゲートに信号ＳＴＢとして電圧Ｖｓｓが与えられ、ＰＭＯＳトランジスタＰＭ２２をオン状態とする。また、セル電流Ｉｃｅｌｌ＞Ｉｒｅｆとなる場合、ノードＳＥＮに電圧Ｖｒｅｆ以下の電圧が与えられる。このため、ＰＭＯＳトランジスタＰＭ２１がオン状態となる。したがって、ＰＭＯＳトランジスタＰＭ２２およびＰＭＯＳトランジスタＰＭ２１を介して、ノードＩＮＶに電圧ＶＤＤが与えられる。その結果、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１のゲートに電圧Ｖｄｄが与えられ、ＰＭＯＳトランジスタＰＭ１１がオフ状態になり、ＮＭＯＳトランジスタＮＭ１１がオン状態になる。したがって、ノードＬＡＴに、ＮＭＯＳトランジスタＮＭ１１を介して接地電位が接続され、電圧Ｖｓｓが印加される。
【００９４】
このとき、ＰＭＯＳトランジスタＰＭ１２のゲートには電圧Ｖｓｓが与えられているため、ＰＭＯＳトランジスタＰＭ１２はオン状態である。ＰＭＯＳトランジスタＰＭ１３のゲートには電圧Ｖｓｓが与えられているため、ＰＭＯＳトランジスタＰＭ１３はオン状態である。また、ＮＭＯＳトランジスタＮＭ１２のゲートには電圧Ｖｓｓが与えられるため、ＮＭＯＳトランジスタＮＭ１２はオフ状態である。また、ＮＭＯＳトランジスタＮＭ２１のゲートには電圧Ｖｓｓが与えられているため、ＮＭＯＳトランジスタＮＭ２１はオフ状態である。
【００９５】
このように、内部ラッチ回路９０は電圧Ｖｄｄを維持し続ける。すなわち内部ラッチ回路９０は‘１’データを保持し続ける。
【００９６】
そして、ＮＭＯＳトランジスタＮＭ３１のゲートには電圧Ｖｄｄが与えられ、ＮＭＯＳトランジスタＮＭ３１はオン状態となり、ビット線ＢＬを接地電位に落とす。
【００９７】
以上のように、データの読み出し動作は、メモリセルの電流により、ノードＳＥＮを放電した後のノードＳＥＮの電位をセンスすることによって行われる。言い換えると、ビット線ＢＬに流れる電流をセンスすることによってデータの読み出し動作が行われる。
【００９８】
なお、電圧Ｖｒｅｆの値は、キャパシタＣａの値やＮＭＯＳトランジスタＮＭ２６をオフ状態にしてから、ＮＭＯＳトランジスタＮＭ２３をオフ状態にするまでの時間により変化させることができる。
【００９９】
内部ラッチ回路９０が保持するデータが‘１’データである場合、ノードＩＮＶは‘Ｈ’レベルとなる。これにより、ゲートに‘Ｈ’レベルの電圧が与えられるＮＭＯＳトランジスタＮＭ３１はオン状態となる。このため、ＮＭＯＳトランジスタＮＭ３１の電流経路を介してビット線ＢＬは接地電位に接続される。また、内部ラッチ回路９０が保持するデータが‘０’データである場合、ノードＩＮＶは‘Ｌ’レベルとなる。これにより、ゲートに‘Ｌ’レベルの電圧が与えられるＮＭＯＳトランジスタＮＭ３１はオフ状態となる。このため、ビット線ＢＬは接地電位に接続されない。
【０１００】
［読み出し動作におけるプリチャージ］
以下に、図９および図１０を用いて、第１の実施形態に係る読み出し動作におけるプリチャージについて説明する。
【０１０１】
図１０は、第１の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャートである。なお、ここでは、読み出し対象のメモリセルに接続された選択ソース線ＳＬ（例えば、ソース線ＳＬ０）および選択ビット線ＢＬ（例えば、ビット線ＢＬ０）、それ以外の非読み出し対象のメモリセルに接続された非選択ソース線ＳＬ（例えば、ソース線ＳＬ１）および非選択ビット線ＢＬ（例えば、ビット線ＢＬ１〜ＢＬｎ）に対するプリチャージについて説明する。
【０１０２】
また、本実施形態では、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に印加される電圧はそれぞれに接続されたソース線駆動回路１７−０，１７−１によって独立して制御され、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに印加される電圧はそれぞれに接続されたセンスアンプ４−０〜４−ｎによって独立して制御される。
【０１０３】
なお、以下のタイミングチャートにおいて常に、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎのそれぞれに接続されたセンスアンプ４−０〜４−ｎのトランジスタ９０のゲートに、トランジスタ９０がオン状態になるように十分な高電圧が印加されている。
【０１０４】
また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎには、事前にＮＭＯＳトランジスタＮＭ３１を介して電圧Ｖｓｓが印加されている（接地されている）。また、選択ビット線ＢＬ０に電圧Ｖｓｒｃ，Ｖｂｌが印加される場合、ＰＭＯＳトランジスタＰＭ２５、ＮＭＯＳトランジスタＮＭ２５、およびＰＭＯＳトランジスタＰＭ２３を介して電圧Ｖｓｒｃ，Ｖｂｌが印加され、電圧Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１を介して電圧Ｖｓｓが印加される。一方、非選択ビット線ＢＬ１〜ＢＬｎにＶｓｒｃ，Ｖｓｓが印加される場合、ＮＭＯＳトランジスタＮＭ３１を介して電圧Ｖｓｓ，Ｖｓｒｃが印加される。
【０１０５】
図１０に示すように、まず、時刻Ｔ０において、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に電圧Ｖｓｓが印加される。また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｓが印加される。
【０１０６】
次に、時刻Ｔ１において、選択ソース線ＳＬ０に電圧Ｖｓｒｃが印加され、非選択ソース線ＳＬ１に電圧Ｖｂｌが印加される。この電圧Ｖｂｌは、後に選択ビット線ＢＬ０に印加される電圧と同程度の大きさであり、電圧Ｖｓｒｃよりも大きい。
【０１０７】
一方、選択ビット線ＢＬ０に接続されたセンスアンプ４−０のＮＭＯＳトランジスタＮＭ２９のゲートに、信号ＢＬＣ（以下、選択信号ＢＬＣと称す）として電圧Ｖｔｈ＋Ｖｓｒｃ（Ｖｔｈは、ＮＭＯＳトランジスタＮＭ２９の閾値電圧）が与えられる。これにより、選択ビット線ＢＬ０に電圧Ｖｓｒｃが印加される。
【０１０８】
また、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎのＮＭＯＳトランジスタＮＭ２９のゲートに、信号ＢＬＣ（以下、非選択信号ＢＬＣと称す）として電圧Ｖｔｈ＋Ｖｓｒｃが与えられる。これにより、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。
【０１０９】
次に、時刻Ｔ２において、選択信号ＢＬＣとして電圧Ｖｔｈ＋Ｖｂｌが与えられる。これにより、選択ビット線ＢＬ０に電圧Ｖｂｌが印加される。すなわち、選択ビット線ＢＬ０に印加される電圧が電圧Ｖｓｒｃから電圧Ｖｂｌに上昇する。
【０１１０】
このように、プリチャージにおいて、選択ビット線ＢＬ０に電圧Ｖｂｌを印加し、選択ソース線０に電圧Ｖｓｒｃを印加することで、これらに電位差を設ける。これにより、選択ビット線ＢＬ０および選択ソース線ＳＬ０に接続されたメモリセルの読み出しを可能にする。
【０１１１】
また、非選択ソース線ＳＬ１に選択ビット線ＢＬ０と同程度の電圧Ｖｂｌを印加する。これにより、選択ビット線ＢＬ０と非選択ソース線ＳＬ１との間のリーク電流を低減することができる。
【０１１２】
次に、時刻Ｔ３において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。
【０１１３】
その後、時刻Ｔ４において、選択ソース線ＳＬ０、非選択ソース線ＳＬ０の電圧が電圧Ｖｓｓに下降する。
【０１１４】
一方、選択信号ＢＬＣおよび非選択信号ＢＬＣがそれぞれ電圧Ｖｔｈに下降することで、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎの電圧がそれぞれ電圧Ｖｓｓに下降する。
【０１１５】
このようにして、本実施形態に係る読み出し動作におけるプリチャージが終了する。
【０１１６】
［効果］
上記第１の実施形態によれば、３次元ＮＡＮＤフラッシュメモリにおける読み出し動作時のプリチャージにおいて、非選択ソース線ＳＬのプリチャージ後に、選択ビット線ＢＬのプリチャージを行う。より具体的には、時刻Ｔ１において非選択ソース線ＳＬに電圧Ｖｂｌを印加した後に、時刻Ｔ２において選択ビット線ＢＬに非選択ソース線ＳＬと同程度の電圧Ｖｂｌを印加する。これにより、選択ビット線ＢＬのプリチャージにおいて、非選択ソース線ＳＬによるカップリングの影響を抑制することができ、オーバープリチャージを抑制することができる。その結果、読み出し動作の信頼性の向上を図ることができる。
【０１１７】
また、第１の実施形態では、選択ビット線ＢＬのプリチャージは、２段階（以下、第１プリチャージおよび第２プリチャージと称す）で行われる。より具体的には、時刻Ｔ１において選択ソース線ＳＬおよび非選択ソース線ＳＬのプリチャージと同時に選択ビット線ＢＬの第１プリチャージが行われ、その後、時刻Ｔ２において選択ビット線ＢＬの第２プリチャージが行われる。これにより、１段階でプリチャージを行う場合と比較して、消費電流を抑制することができる。
【０１１８】
ここで、第１プリチャージにおいて、選択ソース線ＳＬおよび非選択ソース線ＳＬとのカップリングによって、選択ビット線ＢＬが第１プリチャージの所望の電圧（電圧Ｖｓｒｃ）よりも上昇してしまうことがある。しかし、第１プリチャージにおいて選択ビット線ＢＬが電圧Ｖｓｒｃ以上に昇圧されても、第２プリチャージにおける所望の電圧（電圧Ｖｂｌ）よりも昇圧されなければ問題ない。
【０１１９】
なお、第１の実施形態において、選択ビット線ＢＬのプリチャージを２段階で行ったが、これに限らない。すなわち、ビット線ＢＬのオーバープリチャージを抑制する観点から非選択ソース線ＳＬのプリチャージ完了後であればよく、１段階または３段階以上で選択ビット線ＢＬを電圧Ｖｂｌまでプリチャージしてもよい。
【０１２０】
＜第２の実施形態＞
図１１乃至図１３を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、第１の実施形態の変形例であり、選択ビット線ＢＬと選択ソース線ＳＬとの間にイコライザを設けることにより、選択ビット線ＢＬの第１プリチャージ時に選択ビット線ＢＬと選択ソース線ＳＬとの電位をイコライズする（等しくする）例である。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、特に異なる点について説明する。
【０１２１】
［メモリセルアレイの構成例］
以下に、図１１を用いて、第２の実施形態に係るメモリセルアレイ５の構成例について説明する。
【０１２２】
図１１は、第２の実施形態に係るブロックＢＬＫを示す回路図である。
【０１２３】
図１１に示すように、第２の実施形態において、第１の実施形態と異なる点は、ソース線ＳＬがセンスアンプ４に接続される点である。
【０１２４】
より具体的には、ソース線ＳＬ０は、スイッチとなる高耐圧型のトランジスタ１−０の電流経路を介して、センスアンプ４−０〜４−ｎに接続される。また、同様に、ソース線ＳＬ１は、スイッチとなる高耐圧型のトランジスタ１−１の電流経路を介して、センスアンプ４−０〜４−ｎに接続される。
【０１２５】
すなわち、ソース線ＳＬ０は、トランジスタ１−０をオン状態にすることにより、後述するセンスアンプ４−０〜４−ｎのトランジスタ５０を介してビット線ＢＬ−０〜ＢＬ−ｎに接続可能である。また、ソース線ＳＬ１は、トランジスタ１−１をオン状態にすることにより、センスアンプ４−０〜４−ｎのトランジスタ５０を介してビット線ＢＬ−０〜ＢＬ−ｎに接続可能である。
【０１２６】
［センスアンプの構成例および動作］
以下に、図１２を用いて、第２の実施形態に係るセンスアンプ４の構成例および動作について説明する。
【０１２７】
図１２は、第２の実施形態に係るセンスアンプ４を示す回路図である。
【０１２８】
図１２に示すように、センスアンプ４（センスアンプ４−０〜４−ｎ）は、ビット線ＢＬとソース線ＳＬとの間に配置された高耐圧型のトランジスタ５０を有する。トランジスタ５０の電流経路の一端はトランジスタ９０の他端およびビット線ＢＬに接続され、ゲートには信号ＢＩＡＳが与えられる。トランジスタ５０の電流経路の他端はノードＢＬＢＩＡＳに接続され、スイッチとなるトランジスタ１−０，１−１を介してそれぞれ、ソース線ＳＬ０，ＳＬ１に接続される。読み出し動作において、トランジスタ５０のオン／オフタイミングを制御することにより、ビット線ＢＬとソース線ＳＬとの電位のイコライズを制御する。すなわち、トランジスタ５０は、イコライザスイッチとして機能する。
【０１２９】
図１２では、読み出し動作において、ビット線ＢＬ（例えば、ビット線ＢＬ０）およびソース線ＳＬ０が選択であり、ビット線ＢＬ（例えば、ビット線ＢＬ１〜ＢＬｎ）およびソース線ＳＬ１が非選択である場合を示す。このとき、トランジスタ１−０は、読み出し動作において常にゲートに十分な高電圧が印加されてオン状態である。このため、選択であるビット線ＢＬ０に接続されるセンスアンプ４−０のトランジスタ５０のオン／オフのタイミングを制御することにより、ビット線ＢＬ０とソース線ＳＬ０との電位のイコライズを制御することができる。一方、トランジスタ１−１は、読み出し動作において常にオフ状態である。このため、ビット線ＢＬ０に接続されるセンスアンプ４−０のトランジスタ５０のオン／オフに限らず、ビット線ＢＬ０とソース線ＳＬ１との電位はイコライズされない。
【０１３０】
すなわち、読み出し動作において、ソース線ＳＬ０に接続されたトランジスタ１−０のオン／オフ状態を設定したうえで、センスアンプ４−０のトランジスタ５０のオン／オフタイミングを制御することで、ビット線ＢＬ０とソース線ＳＬ０との電位のイコライズを制御することができる。また、ソース線ＳＬ１に接続されたトランジスタ１−１のオン／オフ状態を設定したうえで、センスアンプ４−０のトランジスタ５０のオン／オフタイミングを制御することで、ビット線ＢＬ０とソース線ＳＬ１との電位のイコライズを制御することができる。
【０１３１】
［読み出し動作におけるプリチャージ］
以下に、図１２および図１３を用いて、第２の実施形態に係る読み出し動作におけるプリチャージについて説明する。
【０１３２】
図１３は、第２の実施形態に係る読み出し動作におけるプリチャージを示すタイミングチャートである。なお、ここでは、読み出し対象のメモリセルに接続された選択ソース線ＳＬ（例えば、ソース線ＳＬ０）および選択ビット線ＢＬ（例えば、ビット線ＢＬ０）、それ以外の非選択ソース線ＳＬ（例えば、ソース線ＳＬ１）および非選択ビット線ＢＬ（例えば、ビット線ＢＬ１〜ＢＬｎ）に対するプリチャージについて説明する。
【０１３３】
なお、以下のタイミングチャートにおいて常に、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎのそれぞれに接続されたセンスアンプ４−０〜４−ｎのトランジスタ９０のゲートに、トランジスタ９０がオン状態になるように十分な高電圧が印加されている。
【０１３４】
また、以下のタイミングチャートにおいて常に、選択ソース線ＳＬ０と各センスアンプ４−０〜４−ｎとの間に接続されたトランジスタ１−０のゲートには、オン状態になるように十分な高電圧が印加されている。より具体的には、電圧Ｖｓｒｃを通すために必要な十分な高電圧が印加されている。一方、非選択ソース線ＳＬ１と各センスアンプ４−０〜４−ｎとの間に接続されたトランジスタ１−１は、オフ状態となっている。
【０１３５】
図１３に示すように、まず、時刻Ｔ０において、選択ソース線ＳＬ０および非選択ソース線ＳＬ１に電圧Ｖｓｓが印加される。また、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｓが印加される。
【０１３６】
次に、時刻Ｔ１において、選択ソース線ＳＬ０に電圧Ｖｓｒｃが印加され、非選択ソース線ＳＬ１に電圧Ｖｂｌが印加される。
【０１３７】
一方、選択信号ＢＬＣとして電圧Ｖｔｈ＋Ｖｓｒｃが与えられる。これにより、選択ビット線ＢＬ０に電圧Ｖｓｒｃが印加される。
【０１３８】
また、非選択信号ＢＬＣとして電圧Ｖｔｈ＋Ｖｓｒｃが与えられる。これにより、非選択ビット線ＢＬ１〜ＢＬｎに電圧Ｖｓｒｃが印加される。
【０１３９】
さらに、選択ビット線ＢＬ０に接続されたセンスアンプ４−０のトランジスタ５０のゲートに、信号ＢＩＡＳ（以下、選択信号ＢＩＡＳと称す）として電圧ＶＸ４が印加される。この電圧ＶＸ４は、トランジスタ５０をオン状態にし、電圧Ｖｓｒｃを転送するために十分な大きさである。
【０１４０】
このとき、上述したように、選択ソース線ＳＬ０に接続されたトランジスタ１−０は、オン状態である。これにより、選択ビット線ＢＬ０の電位と選択ソース線ＳＬ０の電位とがイコライズされる。すなわち、選択ビット線ＢＬ０と選択ソース線ＳＬ０との間に位置するノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなる。また、非選択ソース線ＳＬ１に接続されたトランジスタ１−１は、オフ状態である。これにより、選択ビット線ＢＬ０の電位と非選択ソース線ＳＬ１の電位とはイコライズされない。
【０１４１】
一方、非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎのトランジスタ５０のゲートに、信号ＢＩＡＳ（以下、非選択信号ＢＩＡＳと称す）として選択信号ＢＩＡＳと同様に電圧ＶＸ４が印加される。これにより、非選択ビット線ＢＬ１〜ＢＬｎの電位と選択ソース線ＳＬ０の電位とがイコライズされる。すなわち、非選択ビット線ＢＬ１〜ＢＬｎと選択ソース線ＳＬ０との間に位置するノードＢＬＢＩＡＳの電位が電圧Ｖｓｒｃとなる。また、非選択ソース線ＳＬ１に接続されたトランジスタ１−１は、オフ状態であるため、非選択ビット線ＢＬ１〜ＢＬｎの電位と非選択ソース線ＳＬ１の電位とはイコライズされない。
【０１４２】
すなわち、全ビット線ＢＬ（選択ビット線ＢＬ０、非選択ビット線ＢＬ１〜ＢＬｎ）の電位と選択ソース線ＳＬ０の電位とがイコライズされる一方、全ビット線ＢＬの電位と非選択ソース線ＳＬ１の電位とはイコライズされない。
【０１４３】
次に、時刻Ｔ２において、選択信号ＢＬＣとして電圧Ｖｔｈ＋Ｖｂｌが与えられる。これにより、選択ビット線ＢＬ０に電圧Ｖｂｌが印加される。すなわち、選択ビット線ＢＬ０に印加される電圧が電圧Ｖｓｒｃから電圧Ｖｂｌに上昇する。
【０１４４】
また、選択信号ＢＩＡＳおよび非選択信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、選択ビット線ＢＬ０に接続されたセンスアンプ４−０、および非選択ビット線ＢＬ１〜ＢＬｎに接続されたセンスアンプ４−１〜４−ｎのトランジスタ５０がオフ状態となる。すなわち、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎと、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
【０１４５】
次に、時刻Ｔ３において、プリチャージおよびセンス期間が終了し、各種電圧が下降し始める。このとき、選択信号ＢＩＡＳおよび非選択信号ＢＩＡＳとして電圧ＶＸ４が印加される。これにより、全ビット線ＢＬの電位と選択ソース線ＳＬ０の電位とがイコライズされる。すなわち、全ビット線ＢＬの電圧および選択ソース線ＳＬ０の電圧が下降する際、これらの電位はイコライズされる。
【０１４６】
その後、時刻Ｔ４において、選択ソース線ＳＬ０、非選択ソース線ＳＬ１の電圧が電圧Ｖｓｓに下降する。このとき、選択信号ＢＩＡＳとして電圧Ｖｓｓが印加される。これにより、トランジスタ５０がオフ状態となる。すなわち、選択ビット線Ｂ０Ｌと、ノードＢＬＢＩＡＳおよび選択ソース線ＳＬ０とが導通せず、電位がイコライズされなくなる。
【０１４７】
一方、選択信号ＢＬＣおよび非選択信号ＢＬＣがそれぞれ電圧Ｖｔｈに下降することで、選択ビット線ＢＬ０および非選択ビット線ＢＬ１〜ＢＬｎの電圧がそれぞれ電圧Ｖｓｓに下降する。
【０１４８】
このようにして、本実施形態に係る読み出し動作におけるプリチャージが終了する。
【０１４９】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１５０】
さらに、第２の実施形態では、選択ビット線ＢＬと選択ソース線ＳＬとの間にイコライザとして機能するトランジスタ５０を設ける。これにより、選択ビット線ＢＬの第１プリチャージ時において、選択ビット線ＢＬと選択ソース線ＳＬとを導通させて選択ビット線ＢＬの電位と選択ソース線ＳＬの電位とをイコライズする。これにより、選択ビット線ＢＬおよび選択ソース線ＳＬの電位を安定させることができる。すなわち、選択ソース線ＳＬの発振を抑制することができ、読み出し動作の信頼性をより向上させることができる。
【０１５１】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１５２】
４…センスアンプ、１０…制御回路、３０…半導体基板、４０…ＮＡＮＤストリング、５０…トランジスタ、ＳＰ…Ｕ字状シリコンピラー、ＳＬ…ソース線、ＢＬ…ビット線、ＭＴｒ…メモリセルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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