(57)【要約】【課題】クロック信号の周波数を上げることなくＰＷＭ信号の分解能を向上させる。【解決手段】本半導体装置（１、４）は、相互に位相の異なる複数のクロック信号（ＣＬＫ＿０〜ＣＬＫ＿７）の何れか１つのクロック信号を選択してカウントするとともに、前記カウントしたカウント値と設定されたＰＷＭ信号の生成条件とに基づいて決定したタイミングでパルス信号の立ち上がりと立ち下がりを制御することによりＰＷＭ信号を生成する。本半導体装置は、前記カウント中にカウントするクロック信号の切り替えが可能にされる。【選択図】図３
2013236295.tif 000002
【特許請求の範囲】
【請求項１】
相互に位相の異なる複数のクロック信号を入力し、何れか１つのクロック信号を選択して出力する選択部と、
前記選択部から出力されたクロック信号をカウントするカウンタと、
設定されたＰＷＭ信号の生成条件と前記カウンタのカウント値とに基づいて決定したタイミングでパルス信号の立ち上がりと立ち下がりを制御することによりＰＷＭ信号を生成する信号生成部と、を有し、
前記選択部は、前記カウンタによるカウント動作中に、出力するクロック信号の切り替えが可能にされる半導体装置。
【請求項２】
前記選択部によるクロック信号の切り替えは、前記カウンタが、前記生成条件としてのＰＷＭ信号のパルス幅の目標値と比較するための参照値をカウントしている期間に行われる請求項１に記載の半導体装置。
【請求項３】
前記複数のクロック信号は、位相が２π／ｍ（ｍは２以上の整数）間隔でずれるように生成されたｍ個のクロック信号を含む請求項２に記載の半導体装置。
【請求項４】
前記ＰＷＭ信号の生成条件を前記信号生成部に設定するとともに、前記カウンタに入力するクロック信号を指示するデータ処理制御部を更に有し、
前記選択部は、前記データ処理制御部によって指示されたクロック信号を選択して出力し、
前記データ処理制御部は、前記カウンタによるカウント動作中に、前記カウンタに入力されているクロック信号を当該クロック信号に対して位相が２πｎ／ｍずれたクロック信号（１≦ｎ≦ｍ−１）に切り替えることを指示することにより、前記カウンタに入力されているクロック信号の周期のｎ／ｍ倍の大きさでＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整する請求項３に記載の半導体装置。
【請求項５】
前記信号生成部は、
ＰＷＭ信号の立ち上がりタイミングを指定する第１情報とＰＷＭ信号の立ち下がりタイミングを指定する第２情報とを含む前記生成条件を格納するためのレジスタと、
前記レジスタの値と前記カウンタのカウント値とを比較し、その比較結果に基づいてＰＷＭ信号の立ち上がりタイミングと立ち下がりタイミングを指示する比較部と、
前記比較部からの指示に応じて信号レベルを切り替えることによりＰＷＭ信号を生成するパルス生成部と、を有する請求項４に記載の半導体装置。
【請求項６】
前記カウンタは、所定数までカウントしたらカウント値をリセットしてカウントを再開するカウント動作を行い、
前記比較部は、前記カウンタのリセットによってＰＷＭ信号の立ち上がりタイミングを決定するとともに、前記カウンタのカウント値と前記レジスタに格納された前記第２情報との一致を条件としてＰＷＭ信号の立ち下がりタイミングを決定する請求項５に記載の半導体装置。
【請求項７】
前記データ処理制御部は、前記カウンタに入力されているクロック信号の周期のＡ倍（Ａは１以上の自然数）よりも当該周期のｎ／ｍ倍だけ大きいパルス幅のＰＷＭ信号を生成する場合、前記周期のＡ倍のパルス幅に応じた前記第１情報及び前記第２情報を前記レジスタに設定するとともに、前記カウンタに入力されているクロック信号に対して位相が２πｎ／ｍ遅れたクロック信号に切り替えることを指示する請求項５に記載の半導体装置。
【請求項８】
前記データ処理制御部は、前記カウンタに入力されているクロック信号と次に前記カウンタに入力されるクロック信号との位相差がπを超える場合、前記周期のＡ倍のパルス幅に応じた立ち下がりタイミングを示す値に１カウント分の値を加算した情報を前記第２情報として設定する請求項７に記載の半導体装置。
【請求項９】
前記カウンタは、所定の周期でアップカウントとダウンカウントを繰り返すカウント動作を行い、
前記比較部は、前記カウンタによるアップカウントの期間にＰＷＭ信号の立ち上がりタイミングを決定するとともに、前記カウンタによるダウンカウントの期間にＰＷＭ信号の立ち下がりタイミングを決定する請求項５に記載の半導体装置。
【請求項１０】
前記データ処理制御部は、前記カウンタのカウント値が前記レジスタに設定した前記第２情報に一致する前にクロック信号の切り替えを指示する請求項５に記載の半導体装置。
【請求項１１】
前記複数のクロック信号を生成するクロック信号生成部を更に有する請求項３に記載の半導体装置。
【請求項１２】
前記クロック信号生成部は、複数の遅延素子が多段接続されて構成されるリングオシレータであって、
前記複数のクロック信号は、前記リングオシレータにおける前記複数の遅延素子の夫々の出力信号に基づいて生成される請求項１１に記載の半導体装置。
【請求項１３】
演算処理を行うプロセッサコアと、
前記プロセッサコアによる演算処理によって算出されたＰＷＭ信号の生成条件とカウンタによるカウント値とに基づいて、パルス信号の立ち上がりタイミングと立ち下がりタイミングを制御することによりＰＷＭ信号を生成するＰＷＭ信号生成部と、を有し、
前記ＰＷＭ信号生成部は、前記生成条件としてのＰＷＭ信号のパルス幅の目標値と比較するための参照値をカウントしているカウント動作中に、カウント対象のクロック信号を当該カウントしているクロック信号と位相の異なるクロック信号に切り替えることにより、ＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整するマイクロコントローラ。
【請求項１４】
前記ＰＷＭ信号生成部は、位相が２π／ｍ（ｍは２以上の整数）間隔でずれるように生成されたｍ個のクロック信号を前記カウント対象のクロック信号とする請求項１３に記載のマイクロコントローラ。
【請求項１５】
前記ＰＷＭ信号生成部は、前記カウント動作中に、前記カウンタに入力されているクロック信号を当該クロック信号に対して位相が２πｎ／ｍずれたクロック信号（１≦ｎ≦ｍ−１）に切り替えることにより、前記カウンタに入力されているクロック信号の周期のｎ／ｍ倍の大きさでＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整する請求項１４に記載のマイクロコントローラ。
【請求項１６】
請求項１３に記載のマイクロコントローラと、
前記マイクロコントローラによって生成されたＰＷＭ信号に基づいて電圧を生成する電圧生成部と、を有する電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、マイクロコントローラ、及び電源装置に関し、特にパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号を生成する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電源制御やモータ制御では、主にＰＷＭ信号を用いたＰＷＭ制御が行われる。高精度なＰＷＭ制御を実現するためには、ＰＷＭ信号のデューティ比（パルス幅）の分解能を高くする必要がある。例えば、マイクロコントローラ（以下、マイコンとも称する。）によるディジタル信号処理によってフィードバック制御を実現するディジタル制御電源装置では、電源としての実用的な観点から、出力電圧の刻み幅として、入力電圧の１０００分の１より小さい刻み幅が要求される。そのため、電源の出力電圧を決めるＰＷＭ信号の分解能として１／１０００、すなわち１０ビット（ｂｉｔ）以上の分解能が要求される。仮に、ＰＷＭ信号の分解能が８ビット以下になると、フィードバック制御において分解能誤差（量子化誤差）に起因する発振現象が発生する可能性が高くなり、制御特性が著しく不安定になる。
【０００３】
従来、ディジタル制御電源装置では、マイコンのＰＷＭ信号生成機能を用いて、基準クロック信号をＰＷＭカウンタで分周することによりＰＷＭ信号を生成していた。そのため、例えば１０００分の１の分解能を持つ１００ｋＨｚのＰＷＭ信号を生成するには、１００ＭＨｚ（１００ｋＨｚ×１０００）の基準クロック信号が必要となる。基準クロック信号としては、例えばＤＳＰ等のマイクロコントローラのシステムクロック信号や別の発振器から供給されるクロック信号が用いられる。
【０００４】
ＰＷＭ信号の分解能の高めるための従来技術として、特許文献１乃至３に開示がある。特許文献１には、位相の異なる４つのクロック信号に基づいて生成した４つのＰＷＭ信号を更に論理演算して所望のＰＷＭ信号を生成することでＰＷＭ信号の分解能を高める技術が開示されている。特許文献２には、所定のクロック信号とその反転信号の２つのクロック信号を夫々カウントする２つのカウンタを用いて生成した２つのＰＷＭ信号を更に論理演算することでＰＷＭ信号の分解能を高める技術が開示されている。特許文献３には、位相の異なる複数のクロック信号から選択した２つのクロック信号を論理演算してＰＷＭ信号を生成することでＰＷＭ信号の分解能を高める技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０３６８０号公報
【特許文献２】特開２００８−９２６７０号公報
【特許文献３】特開平１１−１５０４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年ＤＣ／ＤＣコンバータに代表される電源装置のＬＣフィルタの部品を小型化したいという市場要求がある。特にチョークコイルのインダクタンス値を小さくするためには、ＰＷＭ信号の周波数を高くする必要がある。また、ディジタル電源制御装置の用途によっては、ＰＷＭ信号の分解能として１０ビットより更に大きい１２ビットや１４ビットが要求される場合もある。上記のようにシステムクロック信号等を分周してＰＷＭ信号を生成する方法において、ＰＷＭ信号の分解能を上げるためにシステムクロック信号等のクロック周波数を高くすると、消費電力が非常に大きくなるという問題がある。例えば、ＰＷＭ信号の分解能を１４ビットにする場合、ＰＷＭ信号の周波数の約１６０００倍ものシステムクロック信号が必要となり、消費電力が非常に大きくなる。この問題を解決するために、例えば特許文献１に記載の技術を適用すると、ＰＷＭ信号の分解能を上げるためにＰＷＭ信号を生成するためのカウンタの数を増やす必要があり、回路規模が増大する。また、特許文献２に記載の技術を適用したとしても、分解能を１ビットから１．５ビット程度しか向上させることができず、分解能を更に向上させることはできない。特許文献３の記載の技術は、前述したように位相の異なる複数のクロック信号から選択した２つのクロック信号を論理演算する方法であり、基準クロック信号を分周してＰＷＭ信号を生成する回路に当該方法をそのまま適用することはできない。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、本半導体装置は、相互に位相の異なる複数のクロック信号の何れか１つのクロック信号を選択してカウントするとともに、前記カウントしたカウント値と設定されたＰＷＭ信号の生成条件とに基づいて決定したタイミングでパルス信号の立ち上がりと立ち下がりを制御することによりＰＷＭ信号を生成する。本半導体装置は、前記カウント中にカウントするクロック信号の切り替えが可能にされる。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本半導体装置によれば、クロック信号の周波数を上げることなくＰＷＭ信号の分解能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本願の代表的な実施の形態に係る半導体装置を例示する説明図である。
【図２】図２は、実施の形態１に係る、ＰＷＭ信号生成回路を内蔵したマイクロコントローラを適用した非絶縁型降圧ＤＣ／ＤＣコンバータを例示するブロック図である。
【図３】図３は、マイクロコントローラ１の詳細な内部構成を例示するブロック図である。
【図４】図４は、ＰＷＭ信号生成回路１０によるＰＷＭ信号の高分解能化の概要を説明するための説明図である。
【図５】図５は、クロック信号ＣＬＫ＿０〜ＣＬＫ＿７を例示する説明図である。
【図６】図６は、クロック信号生成部１３の回路構成を例示するブロック図である。
【図７】図７は、クロック信号生成部１３の別の回路構成を例示するブロック図である。
【図８】図８は、カウンタ１０２のカウント値とそれに応じて生成されるＰＷＭ信号を例示する説明図である。
【図９】図９は、クロック信号の切り替えが可能な期間を例示する説明図である。
【図１０】図１０は、クロックの立ち上がりエッジでクロック信号を切り替える場合の説明図である。
【図１１】図１１は、クロックの立ち下がりエッジでクロック信号を切り替える場合の説明図である。
【図１２】図１２は、ＰＷＭ信号の立ち下がりタイミング値を決定する処理の流れ図である。
【図１３】図１３は、ＰＷＭ信号の立ち下がりタイミングを例示する説明図である。
【図１４】図１４は、ＰＷＭ信号生成回路１０によって生成されるＰＷＭ信号を例示する説明図である。
【図１５】図１５は、ＰＷＭ信号生成回路１０によって生成される別のＰＷＭ信号を例示する説明図である。
【図１６】図１６は、実施の形態２に係るマイクロコントローラ４の詳細な内部構成を例示するブロック図である。
【図１７】図１７は、カウンタ４０２のカウント値とそれに応じて生成されるＰＷＭ信号を例示する説明図である。
【図１８】図１８は、実施の形態３に係る、ＰＷＭ信号生成回路を内蔵したマイクロコントローラを適用した非絶縁型昇圧ＤＣ／ＤＣコンバータを例示するブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕（カウント中にカウント対象のクロック信号を位相の異なるクロック信号に切り替えるＰＷＭ信号生成回路）
本願の代表的な実施の形態に係る半導体装置（１）は、例えば図１に示されるように、相互に位相の異なる複数のクロック信号（ＣＬＫ＿０〜ＣＬＫ＿ｍ−１）を入力し何れか１つのクロック信号を選択して出力する選択部（１０１）と、前記選択部から出力されたクロック信号をカウントするカウンタ（１０２（４０２））とを有する。前記半導体装置は更に、設定されたＰＷＭ信号の生成条件と前記カウンタのカウント値とに基づいて決定したタイミングでパルス信号の立ち上がりと立ち下がりを制御することによりＰＷＭ信号を生成する信号生成部（１０３）を有する。前記選択部は、前記カウンタによるカウント動作中に、出力するクロック信号の切り替えが可能にされる。
【００１５】
これによれば、前記カウンタによるカウント動作中にカウント対象のクロック信号を位相の異なる他のクロック信号に切り替えることができるから、切り替え前後のクロック信号の位相差に応じた大きさでＰＷＭ信号のパルス幅を調整することができる。これにより、前記カウンタに入力するクロック信号の周波数を上げることなく、ＰＷＭ信号の分解能を向上させることができる。
【００１６】
〔２〕（カウント動作の詳細）
項１の半導体装置において、前記選択部によるクロック信号の切り替えは、前記カウンタが、前記生成条件としてのＰＷＭ信号のパルス幅の目標値と比較するための参照値をカウントしている期間に行われる。
【００１７】
これによれば、前記ＰＷＭ信号のパルス幅の目標値を変えずに、前記ＰＷＭ信号のパルス幅をクロック信号の位相差に応じて調整することができる。
【００１８】
〔３〕（相互に位相の異なるクロック信号）
項１又は２の半導体装置において、前記複数のクロック信号は、位相が２π／ｍ（ｍは２以上の整数）間隔でずれるように生成されたｍ個のクロック信号を含む。
【００１９】
これによれば、２π／ｍの位相差に応じた大きさでＰＷＭ信号パルス幅が調整可能となる。
【００２０】
〔４〕（クロック信号の切り替えを制御するデータ処理制御部）
項３の半導体装置は、前記ＰＷＭ信号の生成条件を前記信号生成部に設定するとともに前記カウンタに入力するクロック信号を指示するデータ処理制御部（１０４）を更に有する。前記選択部は、前記データ処理制御部によって指示されたクロック信号を選択して出力する。また、前記データ処理制御部は、前記カウンタによるカウント動作中に、前記カウンタに入力されているクロック信号を当該クロック信号に対して位相が２πｎ／ｍずれたクロック信号（１≦ｎ≦ｍ−１）に切り替えることを指示することにより、前記カウンタに入力されているクロック信号の周期のｎ／ｍ倍の大きさでＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整する。
【００２１】
これによれば、ＰＷＭ信号のパルス幅を前記クロック信号の周期のｎ／ｍ倍の大きさで容易に調整することができる。
【００２２】
〔５〕（信号生成部の詳細構成）
項４の半導体装置において、前記信号生成部は、ＰＷＭ信号の立ち上がりタイミングを指定する第１情報（立ち上がりタイミング値）とＰＷＭ信号の立ち下がりタイミングを指定する第２情報（立ち下がりタイミング値）とを含む前記生成条件を格納するためのレジスタ（１０３１、１０３４、１０３５）を有する。更に、前記信号生成部は、前記レジスタの値と前記カウンタのカウント値とを比較し、その比較結果に基づいてＰＷＭ信号の立ち上がりタイミングと立ち下がりタイミングを指示する比較部（１０３２）と、前記比較部からの指示に応じて信号レベルを切り替えることによりＰＷＭ信号を生成するパルス生成部（１０３３）とを有する。
【００２３】
これによれば、特許文献１や特許文献２のように、カウンタの数を増加させることなく、ＰＷＭ信号の分解能を容易に向上させることができる。
【００２４】
〔６〕（鋸型カウント動作：図８）
項５の半導体装置において、前記カウンタ（１０２）は所定数までカウントしたらカウント値をリセットしてカウントを再開するカウント動作を行う。また、前記比較部は、前記カウンタのリセットによってＰＷＭ信号の立ち上がりタイミングを決定するとともに、前記カウンタのカウント値と前記レジスタに格納された前記第２情報との一致を条件としてＰＷＭ信号の立ち下がりタイミングを決定する。
【００２５】
これによれば、ＰＷＭ信号の立ち下がりにおいて、ＰＷＭ信号のパルス幅を制御することが容易となる。
【００２６】
〔７〕（パルス幅の設定）
項５又は６の半導体装置において、前記データ処理制御部は、前記カウンタに入力されているクロック信号の周期のＡ倍（Ａは１以上の自然数）よりも当該周期のｎ／ｍ倍だけ大きいパルス幅のＰＷＭ信号を生成する場合、前記周期のＡ倍のパルス幅に応じた前記第１情報及び前記第２情報を前記レジスタに設定するとともに、前記カウンタに入力されているクロック信号に対して位相が２πｎ／ｍ遅れたクロック信号に切り替えることを指示する。
【００２７】
これによれば、ＰＷＭ信号のパルス幅を前記クロック信号の周期のｎ／ｍ倍の大きさで容易に調整することができる。
【００２８】
〔８〕（切り替え前後で位相差がπを超える場合の処理）
項７の半導体装置において、前記データ処理制御部は、前記カウンタに入力されているクロック信号と次に前記カウンタに入力されるクロック信号との位相差がπを超える場合、前記周期のＡ倍のパルス幅に応じた立ち下がりタイミングを示す値に１カウント分の値を加算した情報を前記第２情報として設定する。
【００２９】
これによれば、位相差がπを超えた場合でも、前記クロック信号の周期のＡ倍よりも当該周期のｎ／ｍ倍だけ大きいパルス幅のＰＷＭ信号を容易に生成することができる。
【００３０】
〔９〕（山型カウント動作：図１７）
項５の半導体装置において、前記カウンタ（４０２）は、所定の周期でアップカウントとダウンカウントを繰り返すカウント動作を行う。また、前記比較部は、前記カウンタによるアップカウントの期間にＰＷＭ信号の立ち上がりタイミングを決定するとともに、前記カウンタによるダウンカウントの期間にＰＷＭ信号の立ち下がりタイミングを決定する。
【００３１】
これによれば、ＰＷＭ信号の立ち下がりタイミングのみならず立ち上がりタイミングにおいても、ＰＷＭ信号のパルス幅を前記クロック信号の周期のｎ／ｍ倍の大きさで調整することが容易となる。例えば、ＰＷＭ信号のパルス幅のみならず位相をずらして制御するアプリケーションに適用すると特に有効である。
【００３２】
〔１０〕（クロック信号の切り替えタイミング）
項５乃至９の何れかの半導体装置において、前記データ処理制御部は、前記カウンタのカウント値が前記レジスタに設定した前記第２情報に一致する前にクロック信号の切り替えを指示する。
【００３３】
〔１１〕（クロック生成回路）
項１乃至１０の何れかの半導体装置において、前記複数のクロック信号を生成するクロック信号生成部（１３）を更に有する。
【００３４】
〔１２〕（リングオシレータ：図６、７）
項１１の半導体装置において、前記クロック信号生成部は、複数の遅延素子が多段接続されて構成されるリングオシレータである。前記複数のクロック信号は、前記リングオシレータにおける前記複数の遅延素子の夫々の出力信号に基づいて生成される。
【００３５】
これによれば、相互に位相の異なる複数のクロック信号を容易に生成することができる。特に、高精度の周波数のＰＷＭ信号が要求されない電源装置に適用すれば、外部に水晶発振器等の回路を設ける必要がないので、電源装置のコストの低減に資する。
【００３６】
〔１３〕（ＰＷＭ信号生成機能を備えるマイクロコントローラ）
本願の代表的な別の実施の形態に係るマイクロコントローラ（１、４）は、演算処理を行うプロセッサコア（１１）と、前記プロセッサコアによる演算処理によって算出されたＰＷＭ信号の生成条件とカウンタ（１０２、４０２）によるカウント値とに基づいて、パルス信号の立ち上がりタイミングと立ち下がりタイミングを制御することによりＰＷＭ信号を生成するＰＷＭ信号生成部（１０）と、を有する。前記ＰＷＭ信号生成部は、前記生成条件としてのＰＷＭ信号のパルス幅の目標値と比較するための参照値をカウントしているカウント動作中に、カウント対象のクロック信号を当該カウントしているクロック信号と位相の異なるクロック信号に切り替えることにより、ＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整する。
【００３７】
これによれば、従来のマイクロコントローラにおけるＰＷＭ信号生成回路に対して大きな回路変更を加えることなく、前記複数のクロック信号の位相差に応じた大きさでＰＷＭ信号のパルス幅を調整する機能を実現することができる。
【００３８】
〔１４〕（相互に位相の異なるクロック信号）
項１３のマイクロコントローラにおいて、前記ＰＷＭ信号生成部は、位相が２π／ｍ（ｍは２以上の整数）間隔でずれるように生成されたｍ個のクロック信号（ＣＬＫ＿０〜ＣＬＫ＿７）を前記カウント対象のクロック信号とする。
【００３９】
これによれば、２π／ｍの位相差に応じた大きさでＰＷＭ信号パルス幅を調整することができる。
【００４０】
〔１５〕（クロック信号切り替えによるＰＷＭ信号のパルス幅の調整方法）
項１４のマイクロコントローラにおいて、前記ＰＷＭ信号生成部は、前記カウント動作中に前記カウンタに入力されているクロック信号を当該クロック信号に対して位相が２πｎ／ｍずれたクロック信号（１≦ｎ≦ｍ−１）に切り替えることにより、前記カウンタに入力されているクロック信号の周期のｎ／ｍ倍の大きさでＰＷＭ信号の立ち上がりタイミング又は立ち下がりタイミングを調整する。
【００４１】
これによれば、ＰＷＭ信号のパルス幅を前記クロック信号の周期のｎ／ｍ倍の大きさで容易に調整することができる。
【００４２】
〔１６〕（ＤＣ／ＤＣコンバータ）
本願の代表的な別の実施の形態に係る電源装置（３、５）は、項１３乃至１５の何れかのマイクロコントローラと、前記マイクロコントローラによって生成されたＰＷＭ信号に基づいて電圧を生成する電圧生成部（２、５、２０、２１）と、を有する。
【００４３】
これによれば、クロック信号の周波数を上げることなくＰＷＭ信号の高分解能化が可能となるので、電源装置の消費電力の増加を抑えつつ、より精度の高い電圧制御が可能となる。
【００４４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４５】
≪実施の形態１≫
図２に、本実施の形態に係るマイクロコントローラを適用した非絶縁型降圧ＤＣ／ＤＣコンバータを例示する。同図に示される非絶縁型降圧ＤＣ／ＤＣコンバータを構成する電源装置３は、マイクロコントローラ１と、マイクロコントローラ１によるディジタル信号処理によって負帰還制御される電圧生成部２０とを備える。前記電圧生成部２０は、例えばパワーＭＯＳトランジスタから構成される駆動素子Ｔｒ１、Ｔｒ２と、前記駆動素子Ｔｒ１、Ｔｒ２を駆動するドライバ部２と、コイルＬ及びキャパシタＣから構成される平滑回路と、から構成される。電源装置３において、前記駆動素子Ｔｒ１、Ｔｒ２が交互にオン／オフするようにドライバ部２によって駆動されることにより、入力電圧Ｖｉｎを変換した電圧が前記平滑回路によって直流に整流され、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔとして出力される。この出力電圧Ｖｏｕｔによって種々の負荷素子（例えば抵抗ＲＬ）が駆動される。このとき、出力電圧Ｖｏｕｔは目標とする電圧と等しくなるようにマイクロコントローラ１によって制御される。
【００４６】
マイクロコントローラ１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成される。マイクロコントローラ１は、例えば、電源コントローラ専用ＩＣや汎用ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）等である。マイクロコントローラ１は、例えば、ＰＷＭ信号生成回路１０、制御演算部１１、アナログ／ディジタル変換器（ＡＤＣ）１２、及びクロック信号生成部（ＯＳＣ）１３を含んで構成される。
【００４７】
マイクロコントローラ２による出力電圧Ｖｏｕｔの具体的な制御方法について、図３を用いて詳細に説明する。図３は、マイクロコントローラ１の詳細な内部構成を例示するブロック図である。
【００４８】
先ず、電源装置３の出力電圧Ｖｏｕｔがアナログ／ディジタル変換器１２に入力される。アナログ／ディジタル変換器１２は、入力された電圧をディジタル値に変換して制御演算部１１に与える。制御演算部１１は、ＲＯＭやＲＡＭ等に格納されたプログラムにしたがってデータ処理を行うＣＰＵ等のプログラム処理装置であり、例えば、ディジタル信号処理に特化したＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）である。誤差演算部１１０及びＰＷＭ算出部１１１は、制御演算部１１によるプログラム処理によって実現される機能実現手段である。具体的には、誤差算出部１１０は、電源装置３の目標とする出力電圧（設定電圧）と、アナログ／ディジタル変換器１２から出力された出力電圧Ｖｏｕｔのディジタル値との差の情報（エラー情報）に基づいて、微分・積分演算（積和演算）を行って駆動素子Ｔｒ１、Ｔｒ２を駆動するための操作量を算出する。ＰＷＭ算出部１１１は、誤差算出部１１０によって算出された前記操作量に基づいて、前記操作量に応じたＰＷＭ信号のデューティ比を算出し、算出したデューティ比の情報をＰＷＭ信号生成回路１０に与える。
【００４９】
ＰＷＭ信号生成回路１０は、制御演算部１１によって算出された前記デューティ比の情報に基づいて、パルス信号の立ち上がりタイミングと立ち下がりタイミングを制御することによりＰＷＭ信号を生成する。生成されたＰＷＭ信号はドライバ部２に入力され、ドライバ部２が前記ＰＷＭ信号に基づいて駆動素子Ｔｒ１、Ｔｒ２を駆動することにより、出力電圧が目標値になるように制御される。
【００５０】
次に、ＰＷＭ信号生成回路１０によるＰＷＭ信号の生成方法について説明する。なお、本実施の形態では、理解を容易にするため、１０ビットを“１０２４”ではなく“１０００”と簡略化して説明する。
【００５１】
ＰＷＭ信号生成回路１０は、クロック信号をカウンタによって分周することによりＰＷＭ信号を生成する。
例えば、（１０００×ｆｐ）の周波数のクロック信号を分周することにより周波数ｆｐのＰＷＭ信号を生成し、１０００分の１（１０ビット）のＰＷＭ信号の分解能を実現する。ＰＷＭ信号の分解能を更に向上させるため、ＰＷＭ信号生成回路１０は更に、カウント動作中にカウント対象のクロック信号を位相の異なる別のクロック信号に切り替える機能を備える。
【００５２】
図４は、ＰＷＭ信号生成回路１０によるＰＷＭ信号の高分解能化の概要を説明するための説明図である。同図には、カウント対象のクロック信号として、クロック信号２００と、クロック信号２００よりも位相が２π／８遅れたクロック信号２０１と、クロック信号２００よりも位相が（２π×７／８）遅れたクロック信号２０２が示される。ここでは、ＰＷＭ信号の周波数をｆｐとし、夫々のクロック信号２００〜２０２の周波数を（１０００×ｆｐ）とする。
【００５３】
クロック信号２００〜２０２を夫々別個に、カウンタによってＮ分周（Ｎは１以上の整数）すると、参照符号２０３〜２０６に示されるＰＷＭ信号を生成することができる。例えば、ＰＷＭ信号２０３は、クロック信号２００をＮ分周して生成したＰＷＭ信号であり、ＰＷＭ信号２０４は、クロック信号２０１をＮ分周して生成したＰＷＭ信号であり、ＰＷＭ信号２０５はクロック信号２０２をＮ分周して生成したＰＷＭ信号である。また、ＰＷＭ信号２０６は、ＰＷＭ信号２０３よりもクロック信号２００の１周期分遅れたタイミングでクロック信号２００をＮ分周して生成したＰＷＭ信号である。このように、クロック信号２００〜２０２をＮ分周することにより、パルス幅（Ｎ×Ｔｃ）のＰＷＭ信号２０３〜２０６を生成することができる。しかしながら、この方法では、クロック信号２０３〜２０６の１周期（＝Ｔｃ）の整数倍の間隔でしかＰＷＭ信号のパルス幅を調整することができず、この方法によるＰＷＭ信号の分解能は、１０００分の１（１０ビット）となる。そこで、ＰＷＭ信号生成回路１０は、前述したように、カウント動作中にカウント対象のクロック信号を位相の異なる別のクロック信号に切り替えることにより、ＰＷＭ信号のパルス幅を調整する。例えば、相互に位相が２π／８毎にずれるように生成された８個（２３個）のクロック信号の中でカウント対象のクロック信号を切り替えることにより、パルス幅（Ｎ×Ｔｃ）からパルス幅（（Ｎ＋１）×Ｔｃ）の間で、例えば（Ｔｃ×１／８）〜（Ｔｃ×７／８）の大きさでパルス幅を調整することが可能となる。例えば、図４において、参照符号２０７で示される信号は、クロック信号２００をカウントしている途中でカウント対象のクロック信号をクロック信号２０１に切り替えて生成したＰＷＭ信号であり、参照符号２０８で示される信号は、クロック信号２００をカウントしている途中でカウント対象のクロック信号をクロック信号２０２に切り替えて生成したＰＷＭ信号である。すなわち、ＰＷＭ信号生成回路１０は、分周による１０ビットの分解能に加え、カウント対象のクロック信号の切り替えにより分解能を例えば３ビット向上させて、全体で１３ビットのＰＷＭ信号の分解能を実現する。
【００５４】
ＰＷＭ信号生成回路１０について更に詳細に説明する。図３に示されるように、ＰＷＭ信号生成回路１０は、例えば、選択部１０１、カウンタ１０２、信号生成部１０３、及びデータ処理制御部１０４を含んで構成される。選択部１０１は、入力したｍ個（ｍは２以上の自然数）のクロック信号ＣＬＫ＿０〜ＣＬＫ＿ｍ−１の中から選択信号ＳＥＬによって指示されたクロック信号を選択し、クロック信号ＣＬＫ＿Ｘとして出力する。前記クロック信号ＣＬＫ＿０〜ＣＬＫ＿ｍ−１は、例えば、相互に位相が異なるクロック信号であり、例えば、クロック信号ＣＬＫ＿０を基準として位相が２π／ｍ毎にずれるように生成される。なお、本実施の形態では、特にそうでない旨明記した場合を除き、相互に位相の異なる８個（ｍ＝８）のクロック信号ＣＬＫ＿０〜ＣＬＫ＿７が選択部１０１に入力される場合を例として説明するが、選択部１０１に入力されるクロック信号の個数は特に制限されない。
【００５５】
図５にクロック信号ＣＬＫ＿０〜ＣＬＫ＿７の一例を示す。同図に示されるように、クロック信号ＣＬＫ＿１〜ＣＬＫ＿７は、クロック信号ＣＬＫ＿０を基準として位相が２π／８毎にずれるように生成された信号である。特に制限されないが、クロック信号ＣＬＫ＿０〜ＣＬＫ＿７は、例えば同一の周波数とされ、その周波数は１００ＭＨｚであり、生成されるＰＷＭ信号の周波数は１００ｋＨｚであるとする。
【００５６】
クロック信号ＣＬＫ＿０〜ＣＬＫ＿７は、クロック信号生成部１３によって生成され、選択部１０１に出力される。クロック信号生成部１３としては、例えば図６や図７に示される回路構成を採用することができる。
【００５７】
図６は、クロック信号生成部１３の回路構成を例示するブロック図である。同図に示されるように、クロック信号生成部１３は、例えば、複数の遅延素子ＤＬＹが多段接続されて構成されるリングオシレータである。遅延素子ＤＬＹは、例えば、偶数個のインバータから構成され、夫々の遅延素子の遅延量はゲート電流調整回路１３０によって調整される。これによれば、クロック信号生成部１３をシステムクロック信号を生成する回路と共用することで、システムクロックを生成する回路とクロック信号ＣＬＫ＿０〜ＣＬＫ＿７を生成する回路を別個に設ける必要がなく、チップ面積を低減することができる。
【００５８】
図７は、クロック信号生成部１３の別の回路構成を例示するブロック図である。同図に示されるように、クロック信号生成部１３は、例えば、前述の図５のリングオシレータに、クロック信号の出力と停止を制御するイネーブル機能を備えた回路構成とされる。論理積回路ＡＮＤにイネーブル信号ＥＮを入力することで、クロック信号ＣＬＫ＿０〜ＣＬＫ＿７の出力と停止が制御される。このとき、例えばイネーブル信号ＥＮをカウンタ１０２にも入力して、カウンタ１０２の動作を停止させることが望ましい。図７の回路構成によれば、システムクロックを生成する回路を別途設ける必要はあるが、マイクロコントローラ１における別の回路がシステムクロック信号で動作しているときにＰＷＭ信号を生成しない場合に、システムクロック信号とは別にクロック信号ＣＬＫ＿０〜ＣＬＫ＿７の出力と停止が制御できるから、消費電力を低減することができる。なお、クロック信号生成部１３は、図６や図７の回路構成に限定されず、相互に位相の異なる複数のクロック信号を生成することができれば、他の回路構成であってもよい。
【００５９】
選択部１０１によって選択されたクロック信号ＣＬＫ＿Ｘは、ＰＷＭ設定レジスタ１０３１、比較器１０３２、及びパルス生成部１０３３から成る信号生成部１０３と、カウンタ１０２とに入力される。カウンタ１０２は、入力されたクロック信号ＣＬＫ＿Ｘをカウントする。そのカウント値はＰＷＭ信号のパルス周期及びパルス幅を決定するために使用される。カウンタ１０２は、例えば１０ビットのカウンタである。本実施の形態では、カウンタ１０２は、例えばクロック信号ＣＬＫ＿Ｘの立ち上がりエッジをカウントし、０から９９９までカウントすることができるものとする。
【００６０】
ＰＷＭ設定レジスタ１０３１は、生成すべきＰＷＭ信号の生成条件が設定される。具体的には、ＰＷＭ設定レジスタ１０３１は、ＰＷＭ信号の立ち上がりタイミングを指定する値（立ち上がりタイミング値）を格納するための立ち上がりレジスタ（Ｔｒ＿ＲＥＧ）１０３４と、ＰＷＭ信号の立ち下がりタイミングを指定する値（立ち下がりタイミング値）を格納するための立ち下がりレジスタ（Ｔｆ＿ＲＥＧ）１０３５とを備える。なお、ＰＷＭ設定レジスタ１０３１には、その他の制御レジスタ等が含まれても良い。前記立ち上がりタイミング値及び前記立ち下がりタイミング値は、カウンタ１０２のカウント値と比較される値であり、例えばデータ処理制御部１０４によって設定される。ＰＷＭ設定レジスタ１０３１の設定値の書換えは、例えばクロック信号ＣＬＫ＿Ｘに同期して行われる。
【００６１】
比較器１０３２は、カウンタ１０２のカウント値と、立ち上がりレジスタ１０３４及び立ち下がりレジスタ１０３５に設定された値とを比較し、比較結果に応じてＰＷＭ信号の立ち上がりタイミングと立ち下がりタイミングをパルス生成部１０３３に指示する。比較器１０３２は、例えばクロック信号ＣＬＫ＿Ｘに同期して動作する。パルス生成部１０３３は、比較器１０３２からの指示に応じて信号レベルを切り替えることによりＰＷＭ信号を生成する。例えば、カウンタ１０２のカウント値が前記立ち上がりタイミング値と一致すると、比較器１０３２がＰＷＭ信号の信号レベルをハイ（Ｈｉｇｈ）レベルにするようにパルス生成部１０３３に指示し、その指示に応じてパルス生成部１０３３がＰＷＭ信号の信号レベルをハイレベルにする。その後、カウンタ１０２のカウント値が前記立ち下がりタイミング値と一致すると、比較器１０３２がＰＷＭ信号の信号レベルをロー（Ｌｏｗ）レベルにするようにパルス生成部１０３３に指示し、その指示に応じてパルス生成部１０３３がＰＷＭ信号の信号レベルをローレベルにする。
【００６２】
前述したように、ＰＷＭ信号生成回路１０ではカウンタ１０２によるカウント対象のクロック信号ＣＬＫ＿Ｘが切替え可能とされる。以下、クロック信号ＣＬＫ＿Ｘの切替えによるＰＷＭ信号のデューティ比の調整方法について詳細に説明する。
【００６３】
図８は、カウンタ１０２のカウント値とそれに応じて生成されるＰＷＭ信号を例示する説明図である。同図では、前記立ち上がりタイミング値を“０”とし、前記立ち下がりタイミング値を“１００”とした場合が例示される。同図には、クロック信号ＣＬＫ＿Ｘとしてクロック信号ＣＬＫ＿０のみを用いて生成したＰＷＭ信号２１０と、カウンタ１０２によるカウント動作中にクロック信号ＣＬＫ＿Ｘをクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替えて生成したＰＷＭ信号２１１とが例示される。
【００６４】
ＰＷＭ信号ＰＷＭ＿０は以下のように生成される。例えば、同図に示されるように、カウンタ１０２のカウント値がオーバーフローしてリセットされ、カウント値が“０”となるタイミングｔ１０で、ＰＷＭ信号２１０の信号レベルがハイレベルになる。その後、タイミングｔ１２でカウンタ１０２のカウント値が“１００”となり前記立ち下がりタイミング値“１００”と一致すると、ＰＷＭ信号２１０の信号レベルがローレベルとなる。これにより、パルス幅が“１００Ｔｃ”のＰＷＭ信号２１０が生成される。なお、Ｔｃはクロック信号ＣＬＫ＿０（ＣＬＫ＿１〜ＣＬＫ＿７）の周期である。
【００６５】
一方、ＰＷＭ信号２１１は以下のように生成される。図８に示されるように、カウンタ１０２のカウント値がオーバーフローしてリセットされ、カウント値が“０”となるタイミングｔ１０で、ＰＷＭ信号２１１の信号レベルがハイレベルになる。その後、例えばタイミングｔ１１でカウント対象のクロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替わる。カウンタ１０２は、引き続きクロック信号ＣＬＫ＿１をカウントする。そして、タイミングｔ１３でカウンタ１０２のカウント値が“１００”となり前記立ち下がりタイミング値“１００”と一致すると、ＰＷＭ信号２１１の信号レベルがローレベルとなる。すなわち、カウント動作中に、カウント対象のクロック信号ＣＬＫ＿Ｘが、クロック信号ＣＬＫ＿０から当該クロック信号よりもよりも位相が２π／８遅れたクロック信号ＣＬＫ＿１に切り替わったことにより、カウント値が“１００”となるタイミングがクロック信号ＣＬＫ＿０をカウントし続けた場合のタイミングｔ１２よりも“Ｔｃ／８”だけ遅れる。これにより、パルス幅が“１００Ｔｃ＋Ｔｃ／８”となるＰＷＭ信号２１１が生成される。このように、カウント動作中にカウント対象のクロック信号ＣＬＫ＿Ｘを切り替えることにより、“Ｔｃ／ｍ”の大きさでＰＷＭ信号のパルス幅を調整することが可能となる。例えば、クロック信号ＣＬＫ＿Ｘをクロック信号ＣＬＫ＿０〜ＣＬＫ＿７の中で切り替えることにより、１００Ｔｃや１０１Ｔｃのパルス幅のＰＷＭ信号だけでなく、（１００＋１／８）Ｔｃ、（１００＋２／８）Ｔｃ、・・・（１００＋６／８）Ｔｃ、（１００＋７／８）Ｔｃのパルス幅のＰＷＭ信号を生成することができる。
【００６６】
上述したクロック信号ＣＬＫ＿Ｘの切替えは、データ処理制御部１０４によって制御される。データ処理制御部１０４は、制御演算部１１におけるＰＷＭ算出部１１１によって算出された前記デューティ比の情報に基づいて、前記立ち上がりタイミング値及び前記立ち下がりタイミング値をＰＷＭ設定レジスタ１０３１に設定するとともに、クロック信号ＣＬＫ＿Ｘの切替えを選択部１０１に指示する。
【００６７】
データ処理制御部１０４について詳細に説明する。データ処理制御部１０４は、例えば、位相切替タイミング生成部１０４１、レジスタ設定部１０４２、判定部１０４３、及び位相選択部１０４４から構成される。
【００６８】
レジスタ設定部１０４２は、ＰＷＭ算出部１１１によって算出された前記デューティ比の情報に基づいて、前記立ち上がりタイミング値及び前記立ち下がりタイミング値を決定し、ＰＷＭ設定レジスタ１０３１に設定する。前記デューティ比の情報には、例えば生成すべきＰＷＭ信号のパルス幅を示す値（以下、パルス幅値）が含まれる。前記パルス幅値は、ＰＷＭ信号生成回路１０によって生成されるＰＷＭ信号の分解能に応じたビット数で表現されたパルス幅の値である。本実施の形態では、前記パルス幅値は、例えば１３ビットで表されるパルス幅の値とする。レジスタ設定部１０４２は、ＰＷＭ算出部１１１から前記パルス幅値を受け取ると、前記立ち上がりタイミング値を立ち上がりタイミングレジスタ１０３４に設定する。特に限定されないが、本実施の形態では、ＰＷＭ信号の立ち上がりタイミングはカウンタ１０２のリセットに応じて決定されるものとする。したがって、本実施の形態では、前記立ち上がりタイミング値は、例えば、カウント１０２のカウント値がオーバーフローしてリセットされたときの値“０”とし、ＰＷＭ信号生成回路１０の起動時に初期設定され、ＰＷＭ算出部１１１によって算出される前記デューティ比の情報によらない固定値とする。レジスタ設定部１０４２は更に、受け取った前記パルス幅値に基づいて前記立ち下がりタイミング値を決定し、立ち下がりタイミングレジスタ１０３５に設定する。前記立ち下がりタイミング値の詳細な決定方法については後述する。
【００６９】
判定部１０４３は、ＰＷＭ算出部１１１から出力された前記パルス幅値のうち下位ビットの値に基づいて、後述する判定処理を行うとともに、当該下位ビットの値を位相選択部１０４４に出力する。例えば、判定部１０４３は、１３ビットの前記パルス幅値のうち下位３ビットの値を位相選択部１０４４に与える。位相選択部１０４４は、受け取った前記下位ビットの値に基づいて、クロック信号ＣＬＫ＿０〜ＣＬＫ＿７のうち選択すべきクロック信号ＣＬＫ＿Ｘを決定し、位相切替タイミング生成部１０４１に対して前記決定したクロック信号への切り替えを指示する。また、位相選択部１０４４は、決定したクロック信号を示す値を内部に備える位相設定レジスタ１０４５に設定する。具体的には、位相選択部１０４４は、例えば前記パルス幅値の下位３ビットの値が “０（１０進数表示）”であった場合には、クロック信号ＣＬＫ＿０の選択を指示するとともにクロック信号ＣＬＫ＿０を示す値を位相設定レジスタ１０４５に設定する。また、下位３ビットの値が“１（１０進数表示）”であった場合には、クロック信号ＣＬＫ＿１の選択を指示するとともにクロック信号ＣＬＫ＿１を示す値を位相設定レジスタ１０４５に設定し、下位３ビットの値が“７”であった場合には、クロック信号ＣＬＫ＿７の選択を指示するとともにクロック信号ＣＬＫ＿７を示す値を位相設定レジスタ１０４５に設定する。位相選択部１０４４は更に、カウンタ１０２のカウント値を監視し、例えばカウンタ１０２がリセット（カウント値が“０”）される毎に、位相設定レジスタ１０４５の値を初期値に戻すとともに、当該初期値に対応するクロック信号の選択を指示する。特に制限されないが、本実施の形態では、位相設定レジスタ１０４５の初期値を“０”とし、初期状態では、位相選択部１０４４はクロック信号ＣＬＫ＿０の選択を指示するものとする。
【００７０】
位相切替タイミング生成部１０４１は、位相選択部１０４４からの指示に応じて、選択信号ＳＥＬを所定のタイミングで出力し、カウント対象のクロック信号を切り替える。
【００７１】
図９は、クロック信号の切り替えが可能な期間を例示する説明図である。同図に示されるように、立ち下がりタイミングレジスタ１０３５に設定された前記立ち下がりタイミング値を“Ｍ”としたとき、カウンタ値のリセット後の１カウント目から（Ｍ−１）カウント目までの期間の何れかのタイミングでクロック信号を切り替えれば、所望のパルス幅のＰＷＭ信号が得られる。すなわち、クロック信号を切り替えるタイミングは、カウント動作が開始された後、カウント値がＰＷＭ設定レジスタ１０３１に設定された前記パルス幅情報の値と一致するまでの期間であれば、何れのタイミングでも良い。ここでは、１クロック目の立ち上がりエッジ又は立ち下がりエッジでクロック信号を切り替える場合を例として説明する。
【００７２】
図１０は、立ち上がりエッジでクロック信号を切り替える場合の説明図である。同図では、説明の容易化のため、位相が２π／４毎にずれるように生成された４個のクロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｄが選択部１０１に入力される場合を例示している。クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｄの夫々の周期をＴとする。同図に示されるように、例えばクロック信号ＣＬＫ＿Ａをカウント対象のクロック信号ＣＬＫ＿Ｘとしてカウント動作が開始され、クロック信号ＣＬＫ＿Ａの１カウント目となるタイミングｔ２０でクロック信号をクロック信号ＣＬＫ＿Ｂ〜ＣＬＫ＿Ｄの何れかに切り替える。なお、このタイミングでは、カウンタ１０２はクロック信号ＣＬＫ＿Ａの立ち上がりエッジを検出しないものとする。例えば、上記タイミングｔ２０でクロック信号ＣＬＫ＿Ｂに切り替えた場合、クロック信号ＣＬＫ＿Ｂが立ち上がるタイミングｔ２１でカウンタ１０２のカウント値が“１”となる。これにより、カウンタ１０２のカウント値が“１”となるタイミングが、クロック信号ＣＬＫ＿Ａをカウントし続けた場合に比べて“Ｔ／４”だけ遅れる。また、上記タイミングｔ２０でクロック信号ＣＬＫ＿Ｃに切り替えた場合、クロック信号ＣＬＫ＿Ｃが立ち上がるタイミングｔ２２でカウンタ１０２のカウント値が“１”となる。これにより、カウンタ１０２のカウント値が“１”となるタイミングが、クロック信号ＣＬＫ＿Ａをカウントし続けた場合に比べて“Ｔ／２”だけ遅れる。更に、上記タイミングｔ２０でクロック信号ＣＬＫ＿Ｃに切り替えた場合、当該タイミングではクロック信号ＣＬＫ＿Ｃがハイレベルであるので、当該タイミングでカウンタ１０２のカウント値が“１”となり、その後、クロック信号ＣＬＫ＿Ｃが再び立ち上がるタイミングｔ２３でカウンタ１０２のカウント値が“２”となる。この場合、クロック信号ＣＬＫ＿Ｘの位相がクロック信号ＣＬＫ＿Ａに対して２π／４だけ進むが、目的とするカウント値（“１”）に対して”＋１”したカウント値（”２”）となるタイミングｔ２３を見れば、クロック信号ＣＬＫ＿Ａをカウントし続けた場合に比べて“３Ｔ／４”だけ位相が遅れたことになる。
【００７３】
図１１は、立ち下がりエッジでクロック信号を切り替える場合の説明図である。同図は、図１０と同様に、位相が２π／４毎にずれるように生成された４個のクロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｄが選択部１０１に入力される場合が例示される。図１１に示されるように、例えばクロック信号ＣＬＫ＿Ａをカウント対象のクロック信号ＣＬＫ＿Ｘとしてカウント動作が開始され、１カウント目の後のクロック信号ＣＬＫ＿Ａが立ち下がるタイミングｔ３０で、カウント対象のクロック信号ＣＬＫ＿Ｘをクロック信号ＣＬＫ＿Ｂ〜ＣＬＫ＿Ｄの何れかに切り替える。例えば、上記タイミングｔ３０でクロック信号ＣＬＫ＿Ｂに切り替えた場合、クロック信号ＣＬＫ＿Ｂが立ち上がるタイミングｔ３３でカウンタ１０２のカウント値が“２”となる。これにより、カウンタ１０２のカウント値が“２”となるタイミングが、クロック信号ＣＬＫ＿Ａをカウントし続けた場合のタイミングｔ３２に比べて“Ｔ／４”だけ遅れる。また、上記タイミングｔ３０でクロック信号ＣＬＫ＿Ｃに切り替えた場合、クロック信号ＣＬＫ＿Ｃが立ち上がるタイミングｔ３４でカウンタ１０２のカウント値が“２”となる。これにより、カウンタ１０２のカウント値が“１”となるタイミングが、クロック信号ＣＬＫ＿Ａをカウントし続けた場合のタイミングｔ３２に比べて“Ｔ／２”だけ遅れる。更に、上記タイミングｔ３０でクロック信号ＣＬＫ＿Ｄに切り替えた場合、当該タイミングではクロック信号ＣＬＫ＿Ｄがローレベルであるので一旦クロック信号ＣＬＫ＿Ｘは立ち下がり、次のタイミングｔ３１で再びクロックＣＬＫ＿Ｘが立ち上がり、カウント値が“２”となる。そして、クロック信号ＣＬＫ＿Ｘがタイミングｔ３３で一旦立ち下がった後、タイミングｔ３５で再び立ち上がると、カウンタ１０２のカウント値が“３”となる。この場合、クロック信号ＣＬＫ＿Ｘの位相がクロック信号ＣＬＫ＿Ａに対して２π／４だけ進むが、目的とするカウント値（”２”）に対して”＋１”したカウント値（例えば”３”）となるタイミングｔ３５を見れば、クロック信号ＣＬＫ＿Ａをカウントし続けた場合に比べて“３Ｔ／４”だけ位相が遅れたことになる。
【００７４】
上記図１０及び図１１に示したように、切り替え前後のクロック信号の位相差が“π”を超える場合には、目標とするタイミングで所望の位相遅れが得られない。そこで、ＰＷＭ信号生成回路１０は、クロック信号の切り替え前後の位相差に応じて、立ち下がりタイミングレジスタ１０３５に設定する前記立ち下がりタイミング値を調整する。具体的には、データ処理制御部１０４における判定部１０４３が、ＰＷＭ算出部１１１によって算出された前記パルス幅値に基づいて、クロック信号の切り替え前後の位相差が“π”を超えるか否かを判別する。そして、その判別結果に基づいてレジスタ設定部１０４２が前記立ち下がりタイミング値を決定する。
【００７５】
図１２に、前記立ち下がりタイミング値を決定する処理の流れ図を例示する。同図に示されるように、先ず、ＰＷＭ算出部１１１によって算出された前記パルス幅値が判定部１０４３に入力される（Ｓ１０１）。判定部１０４３は、前記パルス幅値に基づいて、クロック信号の切り替え前後の位相差がπを超えるか否かを判定する（Ｓ１０２）。例えば、判定部１０４３は、前記パルス幅値の下位３ビットの値が“４（１０進数表示）”以下であるか否かを判定する。下位３ビットの値が４以下である場合（位相差がπを超えない場合）には、レジスタ設定部１０４２は、前記パルス幅値の上位１０ビットの値を前記立ち下がりタイミング値として、立ち下がりタイミングレジスタ１０３５に設定する（Ｓ１０３）。一方、下位３ビットの値が４以下でない場合（位相差がπを超える場合）には、レジスタ設定部１０４２は、前記パルス幅値の上位１０ビットの値に“１”加算した値を前記立ち下がりタイミング値として、立ち下がりタイミングレジスタ１０３５に設定する（Ｓ１０４）。
【００７６】
図１３に、クロック信号ＣＬＫ＿Ｘの切り替え前後の位相差に応じて前記立ち下がりタイミング値を決定した場合のＰＷＭ信号の立ち下がりタイミングを例示する。同図には、ＰＷＭ算出部１１１によって算出された１３ビットの前記パルス幅値の上位１０ビットの値が“２（１０進数表示）”であるときのＰＷＭ信号の立ち下がりタイミングが例示される。同図において、参照符号３００〜３０７で示されるクロック信号は、カウンタ１０２に入力されるクロック信号ＣＬＫ＿Ｘを示す。例えば参照符号３００は、タイミングｔ４０でクロック信号を切り替えない場合（前記パルス幅値の下位３ビットの値が“０”である場合）のクロック信号ＣＬＫ＿Ｘを示す。なお、クロック信号ＣＬＫ＿Ｘの立ち上がりタイミングの右側に表示される数字は、そのタイミングでのカウンタ１０２のカウント値を表すものとする。また、参照符号３０１〜３０７は、タイミングｔ４０でクロック信号をクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１〜ＣＬＫ＿７に切り替えた場合（前記パルス幅値の下位３ビットの値が“１”〜“７”である場合）の夫々のクロック信号ＣＬＫ＿Ｘを示す。また、参照符号４００〜４０７で示される信号は、パルス生成部１０３３から出力されるＰＷＭ信号を示す。例えば参照符号４００は、クロック信号ＣＬＫ＿０のみで生成されたＰＷＭ信号を示す。また、参照符号４０１〜４０７は、夫々のクロック信号ＣＬＫ＿Ｘに基づいて生成されるＰＷＭ信号を夫々示す。
【００７７】
図１３に示されるように、例えば前記パルス幅値の上位１０ビットの値が“２（１０進数表示）”であるとき、前記パルス幅値の下位３ビットの値が“４”以下である場合には、前記立ち下がりタイミングレジスタ１０３５に“２”を設定することにより、カウンタ値が“２”となるタイミング（ｔ４１〜ｔ４５）で所望の位相遅れ（２π×１／８〜２π×４／８の位相遅れ）を得ることができる。一方、前記パルス幅値の下位３ビットの値が“５”以上である場合、前記パルス幅値の上位１０ビットの値“２”に“１”を加算した値“３”を前記立ち下がりタイミングレジスタ１０３５に設定することにより、カウンタ値が“３”となるタイミング（ｔ４６〜ｔ４８）で所望の位相遅れ（２π×５／８〜２π×７／８の位相遅れ）を得ることができる。
【００７８】
図１４にＰＷＭ信号生成回路１０によって生成されるＰＷＭ信号の一例を示す。同図には、クロック信号ＣＬＫ＿０〜ＣＬＫ＿７の夫々の周期をＴｃとしたときに、パルス幅が（２Ｔｃ＋Ｔｃ／８）のＰＷＭ信号を生成する場合（パルス幅値の上位１０ビットの値が“２”であり、下位３ビットの値が“１”である場合）が例示される。
【００７９】
同図において、タイミングｔ５０においてカウンタ１０２がリセットされると、クロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０に切り替わるとともにＰＷＭ信号が立ち上がる。このとき、立ち下がりタイミングレジスタ１０３５に“２”が設定され、位相設定レジスタ１０４５にクロック信号ＣＬＫ＿１を示す値が設定される。その後、クロック信号ＣＬＫ＿０が立ち上がるタイミングｔ５１において、位相切替タイミング生成部１０４１が、クロック信号ＣＬＫ＿１の選択を指示する選択信号ＳＥＬを選択部１０１に対して出力する。これにより、カウンタ１０２に入力されるクロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替わる。このとき、カウンタ１０２はクロック信号ＣＬＫ＿０の立ち上がりエッジを検出しないものとする。その後、タイミングｔ５２でクロック信号ＣＬＫ＿Ｘが立ち上がると、カウンタ１０２のカウント値が“１”となる。そして、タイミングｔ５４でクロック信号ＣＬＫ＿Ｘが再度立ち上がると、カウンタ１０２のカウント値が“２”となり、比較器１０３２によって立ち下がりタイミングレジスタ１０３５の値とカウント値との一致が検出され、ＰＷＭ信号が立ち下がる。これにより、パルス幅が（２Ｔｃ＋Ｔｃ／８）となるＰＷＭ信号が生成される。
【００８０】
図１５にＰＷＭ信号生成回路１０によって生成されるＰＷＭ信号の別の一例を示す。同図には、パルス幅が（２Ｔｃ＋５Ｔｃ／８）のＰＷＭ信号を生成する場合（１３ビットの前記パルス幅値の上位１０ビットの値が“２”であり、下位３ビットの値が“５”である場合）が例示される。
【００８１】
同図において、タイミングｔ６０においてカウンタ１０２がリセットされると、クロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０に切り替わるとともにＰＷＭ信号の立ち上がり、信号レベルがハイレベルとなる。また、このとき、前記パルス幅値の下位３ビットの値が“５”であるため、立ち下がりタイミングレジスタ１０３５には前記パルス幅値の上位１０ビットの値“２”に“１”を加算した値“３”が設定され、位相設定レジスタ１０４５にクロック信号ＣＬＫ＿５を示す値が設定される。その後、クロック信号ＣＬＫ＿０が立ち上がるタイミングｔ６１において、位相切替タイミング生成部１０４１がクロック信号ＣＬＫ＿５の選択を指示する選択信号ＳＥＬを選択部１０１に対して出力する。これにより、カウンタ１０２に入力されるクロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿５に切り替わる。このとき、クロック信号ＣＬＫ＿Ｘの信号レベルがハイレベルに切り替わるため、カウンタ１０２のカウント値が“１”となる。その後、クロック信号ＣＬＫ＿Ｘが立ち下がり、タイミングｔ６２でクロック信号ＣＬＫ＿Ｘが立ち上がると、カウンタ１０２のカウント値が“２”となる。そして、クロック信号ＣＬＫ＿Ｘが次に立ち上がるタイミングｔ６４で、カウンタ１０２のカウント値が“３”となると、比較器１０３２によって立ち下がりタイミングレジスタ１０３５の値とカウント値との一致が検出され、ＰＷＭ信号が立ち下がる。これにより、パルス幅が（２Ｔｃ＋５Ｔｃ／８）となるＰＷＭ信号が生成される。
【００８２】
以上実施の形態１に係るＰＷＭ信号生成回路１０によれば、カウンタ１０２によるカウント動作中にカウント対象のクロック信号を位相の異なる他のクロック信号に切り替えることができるから、切り替え前後のクロック信号の位相差に応じた大きさでＰＷＭ信号のパルス幅を調整することができる。これにより、カウンタ１０２に入力するクロック信号の周波数を上げることなく、ＰＷＭ信号の分解能を向上させることができ、電源装置３の消費電力の増加を抑えつつ、より精度の高い電圧制御が可能となる。また、従来のカウンタを利用したＰＷＭ信号生成機能を備えるマイクロコントローラに対して、カウンタに入力するクロック信号を切り替える回路（選択部１０１）を追加することで、クロック信号の位相差に応じたＰＷＭ信号のパルス幅の調整が実現できるから、マイクロコントローラの構成に大きな回路変更を加える必要がなく、チップ面積の増大を抑えることができる。
【００８３】
≪実施の形態２≫
実施の形態１では、所定数までカウントしたらカウント値をリセットしてカウントを再開するような鋸型のカウント動作を行うカウンタ１０２を用いる場合を例示したが、実施の形態２では、アップカウントとダウンカウントを交互に行うような山型のカウント動作を行うカウンタを用いる。
【００８４】
図１６は、実施の形態２に係るマイクロコントローラ４の詳細な内部構成を例示するブロック図である。同図において、図３のマイクロコントローラ１と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。図１６におけるＰＷＭ信号生成回路４０のカウンタ４０２は、アップカウントとダウンカウントを交互に行うような山型カウント動作を行うカウンタである。
【００８５】
図１７は、カウンタ４０２のカウント値とそれに応じて生成されるＰＷＭ信号とを例示する説明図である。同図では、カウンタ４０２のカウント動作として、例えば“０”からカウントアップし、カウント値が“５００”になったら“０”までダウンカウントすることを繰り返す山型のカウント動作が例示される。また、同図では、立ち上がりタイミングレジスタ１０３４に設定される前記立ち上がりタイミング値を“２００”とし、立ち下がりタイミングレジスタ１０３５に設定される前記立ち下がりタイミング値を“４００”とした場合が例示される。
【００８６】
同図において、参照符号６００で示される信号は、クロック信号ＣＬＫ＿０のみをカウントして生成したＰＷＭ信号であり、参照符号６０１で示される信号は、カウンタ４０２によるカウント動作中にカウント対象のクロック信号をクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替えることで生成したＰＷＭ信号である。
【００８７】
ＰＷＭ信号６００は具体的に以下のように生成される。例えば、同図に示されるように、カウンタ４０２がクロック信号ＣＬＫ＿０のカウント動作を開始し、カウント値が“２００”となるタイミングｔ７０で、ＰＷＭ信号６００の信号レベルがハイレベルになる。つまり、タイミングｔ７０でカウンタ４０２のカウント値が“２００”となり前記立ち上がりタイミング値と一致すると、ＰＷＭ信号６００の信号レベルがハイレベルとなる。その後タイミングｔ７３でカウント値が“５００”になると、カウンタ４０２はダウンカウントを開始する。そして、タイミングｔ７４でカウント値が“４００”になり、前記立ち下がりタイミング値と一致すると、ＰＷＭ信号６００の信号レベルがローレベルとなる。これにより、パルス幅が“４００Ｔｃ”のＰＷＭ信号が生成される。なお、Ｔｃはクロック信号ＣＬＫ＿０（ＣＬＫ＿１〜ＣＬＫ＿７）の周期である。
【００８８】
一方、ＰＷＭ信号６０１は具体的に以下のように生成される。図１７に示されるように、カウンタ４０２がクロック信号ＣＬＫ＿０のカウント動作を開始する。その後、カウント値が前記立ち上がりタイミング値“２００”と一致する前の何れかのタイミングでカウント対象のクロック信号ＣＬＫ＿Ｘがクロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替わる。カウンタ４０２は引き続きカウント動作を行い、カウント値が“２００”となるタイミングｔ７１で、ＰＷＭ信号６０１の信号レベルがハイレベルになる。その後タイミングｔ７３でカウント値が“５００”となると、カウンタ４０２はダウンカウントを開始する。そして、タイミングｔ７５でカウント値が“４００”になり、前記立ち下がりタイミング値と一致すると、ＰＷＭ信号６０１の信号レベルがローレベルとなる。すなわち、カウントアップしている動作中に、カウント対象のクロック信号ＣＬＫ＿Ｘを、クロック信号ＣＬＫ＿０よりも位相が２π／８遅れたクロック信号ＣＬＫ＿１に切り替えることにより、立ち上がりタイミングを前記タイミングｔ７０よりも“Ｔｃ／８”だけ遅らすことができる。これによれば、立ち下がりタイミングだけでなく立ち上がりタイミングも“Ｔｃ／ｍ”毎に制御することができる。なお、ＰＷＭ信号の立ち上がりタイミングを決定するとき、クロック信号の切り替え前後の位相差がπを超える場合には、前記立ち下がりタイミング値の場合と同様に、目標とするカウント値に１カウント加算した値を前記立ち上がりタイミング値として設定することにより、所望の時間だけ遅らせたタイミングでＰＷＭ信号を立ち上げることができる。一方、目標とするカウント値から１カウント減算した値を前記立ち上がりタイミング値として設定することにより、所望の時間だけ早めたタイミングでＰＷＭ信号を立ち上げることもできる。
【００８９】
また、ＰＷＭ信号の立ち上がりタイミングをＰＷＭ信号６００よりも１クロック分遅らせたい場合には、立ち上がりタイミングレジスタ１０３４に立ち上がりタイミング値“２０１”を設定すれば良い。これによれば、参照符号６０２に示されるＰＷＭ信号のように、立ち上がりタイミングがＴｃだけ遅れたＰＷＭ信号を生成することができる。
【００９０】
以上実施の形態２に係るＰＷＭ信号生成回路４０によれば、実施の形態１のＰＷＭ信号生成回路１０と同様に、カウンタ４０２に入力するクロック信号の周波数を上げることなく、ＰＷＭ信号の分解能を向上させることができ、電源装置３の消費電力の増加を抑えつつ、より精度の高い電圧制御が可能となる。また、マイクロコントローラの構成に大きな回路変更を加える必要がなく、チップ面積の増大を抑えることができる。更に、立ち下がりタイミングだけでなく立ち上がりタイミングも“Ｔｃ／ｍ”毎に制御することができるから、より柔軟なＰＷＭ制御が実現できる。例えばＰＷＭ信号のパルス幅を一定にしながらＰＷＭ信号の位相を“Ｔｃ／ｍ”毎に制御することができる。
【００９１】
≪実施の形態３≫
実施の形態１、２では、非絶縁型降圧ＤＣ／ＤＣコンバータを構成する電源装置３にＰＷＭ信号生成回路１０、４０を適用する場合を例示したが、実施の形態３では、非絶縁型昇圧ＤＣ／ＤＣコンバータを構成する電源装置５にＰＷＭ信号生成回路１０、４０を適用する。
【００９２】
図１８は、ＰＷＭ信号生成回路１０（又は４０）を内蔵したマイクロコントローラを適用した非絶縁型昇圧ＤＣ／ＤＣコンバータを例示するブロック図である。同図において、前記電源装置３と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
【００９３】
同図に示される非絶縁型昇圧ＤＣ／ＤＣコンバータを構成する電源装置５は、マイクロコントローラ４と、マイクロコントローラ４によるディジタル信号処理により負帰還制御される電圧生成部２１とを備える。前記電圧生成部２１は、例えばパワーＭＯＳトランジスタから構成される駆動素子Ｔｒ１と、前記駆動素子Ｔｒ１を駆動するドライバ部６と、ダイオードＤ１と、コイルＬ及びキャパシタＣから構成される平滑回路と、から構成される。電源装置５において、ドライバ部６によって前記駆動素子Ｔｒ１のオン／オフが制御されることにより、入力電圧Ｖｉｎを変換した電圧が前記平滑回路によって直流に整流され、入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔとして出力される。この出力電圧Ｖｏｕｔによって種々の負荷素子（例えば抵抗ＲＬ）が駆動される。このとき、出力電圧Ｖｏｕｔは、前記電源装置３と同様に、目標とする電圧と等しくなるようにマイクロコントローラ１、４によって制御される。これによれば、実施の形態１、２と同様に、非絶縁型昇圧ＤＣ／ＤＣコンバータにおいても、カウント対象のクロック信号の周波数を上げることなく、ＰＷＭ信号の分解能を向上させることができ、電源装置３の消費電力の増加を抑えつつ、より精度の高い電圧制御が可能となる。
【００９４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９５】
例えば、実施の形態１乃至３では、生成するＰＷＭ信号毎（カウンタ１０２のカウント値のリセット毎）にカウント対象のクロック信号をクロック信号ＣＬＫ＿０に戻し、クロック信号ＣＬＫ＿０を基準として位相をずらす方法を例示したが、これに限られず、１周期前のＰＷＭ信号を生成したときにカウントしていたクロック信号を基準に位相をずらす方法でもよい。具体的には、データ処理制御部１０４における位相選択部１０４４は、カウンタ１０２のカウント値のリセット毎に位相選択レジスタ１０４５の値をリセットせずに、位相選択レジスタ１０４５に設定されている値に応じたクロック信号を基準として、切り替え後のクロック信号を選択する。例えば、１周期前のＰＷＭ信号を生成したときのカウント対象がクロック信号ＣＬＫ＿２であるときに、下位３ビットの値が“０”であるパルス幅値が指定された場合には、位相選択部１０４４は、引き続きクロック信号ＣＬＫ＿２の選択を指示する。一方、下位３ビットの値が“２”であるパルス幅値が指定された場合には、位相選択部１０４４は、その時点で選択されているクロック信号ＣＬＫ＿２よりも位相が（２π×２／８）遅れたクロック信号ＣＬＫ＿４の選択を指示する。これによれば、毎回リセットする場合に比べて処理が単純になる。
【００９６】
実施の形態１乃至３では、非絶縁型降圧ＤＣ／ＤＣコンバータ及び非絶縁型昇圧ＤＣ／ＤＣコンバータにＰＷＭ信号生成回路１０、４０を適用する場合を例示したが、これに限られず、ＰＷＭ制御が必要なアプリケーションであれば適用可能である。例えば、モータ駆動用のＰＷＭ制御システムにも適用することができる。
【００９７】
実施の形態１乃至３では、切り替え対象のクロック信号として８個のクロック信号ＣＬＫ＿０〜ＣＬＫ＿８を例示したが、これに限られず、必要なＰＷＭ信号の分解能に応じて切り替え対象のクロック信号の数を変更することができる。例えば、分解能を１ビット増やす場合には位相差が“π”の２つのクロック信号を用いれば良いし、分解能を４ビット増やす場合には、位相が“２π／１６”毎にずれた１６個のクロック信号を用いればよい。
【符号の説明】
【００９８】
３  電源装置
１  マイクロコントローラ（ＭＣＵ）
２  ドライバ部
２０  電圧生成部
Ｔｒ１、Ｔｒ２  駆動素子
Ｌ  コイル
Ｃ  キャパシタ
ＲＬ  負荷素子
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
１０  ＰＷＭ信号生成回路
１１  制御演算部
１２  アナログ／ディジタル変換器（ＡＤＣ）
１３  クロック信号生成部（ＯＳＣ）
ＣＬＫ＿０〜ＣＬＫ＿７  クロック信号
ＣＬＫ＿Ｘ  カウント対象のクロック信号
１１０  誤差算出部
１１１  ＰＷＭ算出部
１０１  選択部（ＭＵＸ）
１０２  カウンタ
１０３  信号生成部
１０３１  ＰＷＭ設定レジスタ
１０３２  比較器
１０３３  パルス生成部
１０３４  立ち上がりタイミングレジスタ（Ｔｒ＿ＲＥＧ）
１０３５  立ち下がりタイミングレジスタ（Ｔｆ＿ＲＥＧ）
１０４  データ処理制御部
１０４１  位相切替タイミング生成部
１０４２  レジスタ設定部
１０４３  判定部
１０４４  位相選択部
１０４５  位相設定レジスタ
２００  クロック信号
２０１  クロック信号２００よりも位相が２π／８遅れたクロック信号
２０２  クロック信号２００よりも位相が（２π×７／８）遅れたクロック信号
２０３  クロック信号２００をＮ分周して生成したＰＷＭ信号
２０４  クロック信号２０１をＮ分周して生成したＰＷＭ信号
２０５  クロック信号２０２をＮ分周して生成したＰＷＭ信号
２０６  クロック信号２００をＮ分周して生成したＰＷＭ信号
２０７  （Ｎ＋１／８）クロック分のパルス幅のクロック信号
２０８  （Ｎ＋７／８）クロック分のパルス幅のクロック信号
２０９  （Ｎ＋１）クロック分のパルス幅のクロック信号
１３０  ゲート電流調整回路
ＤＬＹ  遅延素子
ＡＮＤ  論理積回路
ＥＮ  イネーブル信号
ＰＷＭ＿０、ＰＷＭ＿１、ＰＷＭ＿２  ＰＷＭ信号
５００  カウント値
ｔ０、ｔ１０、ｔ０１、ｔ１０  タイミング
ｔ２０〜ｔ２３、ｔ３０〜ｔ３５  タイミング
３００〜３０７  カウント対象のクロック信号
４００〜４０７  ＰＷＭ信号
ｔ４０〜ｔ４８  タイミング
ｔ５０〜ｔ５４、ｔ６０〜ｔ６４  タイミング
４  マイクロコントローラ
４０  ＰＷＭ信号生成回路
４０２  カウンタ
５０１  カウント値
６００  クロック信号ＣＬＫ＿０をカウントして生成したＰＷＭ信号
６０１  クロック信号ＣＬＫ＿０からクロック信号ＣＬＫ＿１に切り替えて生成したＰＷＭ信号
６０２  ＰＷＭ信号６００よりも立ち上がりタイミングがＴｃだけ遅れたＰＷＭ信号
ｔ７０〜ｔ７５  タイミング
５  電源装置
６  ドライバ部
２１  電圧生成部
Ｄ１  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2013236295.tif 000017
【図１６】
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【図１７】
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【図１８】
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