(57)【要約】【課題】テスト時間を短縮することができる半導体記憶装置及びテスト方法を提供する。【解決手段】本発明による半導体記憶装置は、バーストライトモード時に、テスト信号が活性化されていることを条件に、複数のメモリセルが共通に接続されたワード線を、前記複数のメモリセルがそれぞれ接続された複数のビット線にライトデータビットが揃うまで非活性状態に維持し、前記複数のビット線のそれぞれに前記ライトデータビットが現れた状態で前記ワード線を活性化する制御回路として、コントロールロジック部（１４）を備える。【選択図】図２Ａ
2013125562.tif 000002
【特許請求の範囲】
【請求項１】
共通のワード線に属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、前記共通のワード線を非活性状態に維持し、前記複数のビット線に前記ライトデータビットが揃った状態で前記共通のワード線を活性化する制御回路を備えた半導体記憶装置。
【請求項２】
バーストライトモード時にテスト信号が活性化されていることに応答して、複数のメモリセルが共通に接続されたワード線を、前記複数のメモリセルがそれぞれ接続された複数のビット線にライトデータビットが揃うまで非活性状態に維持し、前記ライトデータビットが揃った状態で前記ワード線を活性化する、半導体記憶装置のテスト方法。
【請求項３】
ワード線と、
それぞれの一方が前記ワード線に共通に接続されると共に、それぞれの他方が複数のビット線にそれぞれ接続された複数のメモリセルと、
アクティブコマンド及びライトコマンドに応答して、前記ワード線の活性及び非活性を制御する第１の制御回路と、
前記ライトコマンドに応じて外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、前記複数のライトアンプが接続する複数のデータ線、前記複数のデータ線と前記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び前記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第２の制御回路と、を備え、
前記第１の制御回路は、
テストモードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線を非活性化し、前記複数のライトデータビットが前記複数のビット線に供給された状態で前記ワード線を活性化し、前記複数のライトデータビットを前記複数のメモリセルへ同時に書き込む、半導体記憶装置。
【請求項４】
前記第１の制御回路は、
通常動作モードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線の活性を維持し、プリチャージコマンドに対応して前記ワード線を非活性に制御し、よって、前記複数のライトデータビットが供給される期間は前記ワード線の活性を維持することによって、前記複数のライトデータビットを複数のメモリセルへ時系列に書き込む、請求項３記載の半導体記憶装置。
【請求項５】
前記第１の制御回路は、
プリチャージコマンドに応答してワンショットパルス信号を発生させ、該ワンショットパルス信号を用いて前記ワード線を活性化することにより、前記複数のライトデータビットを前記複数のメモリセルへ書き込む、請求項３又は４の何れか一項に記載の半導体記憶装置。
【請求項６】
前記第１の制御回路は、
前記アクティブコマンドを基準として所定時間の経過後にワンショットパルス信号を発生させ、該ワンショットパルス信号を用いて前記ワード線を活性化することにより、前記複数のライトデータビットを前記複数のメモリセルへ書き込む、請求項３又は４の何れか一項に記載の半導体記憶装置。
【請求項７】
前記第１の制御回路は、
前記アクティブコマンドに応答して前記ワード線を活性化することにより、前記複数のメモリセルに記憶されたデータを初期化する、請求項３から６の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびテスト方法に関する。
【背景技術】
【０００２】
従来、バーストモードを備えた半導体記憶装置がある（技術文献１参照）。バーストモードでの書き込み動作（以下、「バーストライトモード」と称す。）によれば、１回のアドレス指定により複数のデータが連続的に書き込まれるため、データの書き込み時間を短縮することが可能になる。例えばバースト長が４のＳＤＲ(Single Data Rate)の場合、１回のアドレス指定により１つのワード線が選択され、このワード線に接続された４個のメモリセルにデータが連続的に書き込まれる。
【０００３】
ところで、一般に、半導体記憶装置のテストは、その半導体記憶装置の電気的特性が所定の仕様を満足するかどうかを判定することを目的として実施される。このため、半導体記憶装置のテストでは、半導体記憶装置の電気的特性のマージンが最も少なくなるように、各種のテスト条件（例えばテストパターン、電源電圧など）が設定される。
【０００４】
例えば、前述のＳＤＲにおけるバーストライトモードでは、４個のメモリセルのうち、最後にデータが書き込まれたメモリセルに対するデータ書き込み時間が最も短くなるため、最後にデータが書き込まれたメモリセルのライトリカバリ時間ｔＷＲのマージンが最も少なくなる。このため、バーストライトモードおいて、４個のメモリセルに連続的にデータを書き込む過程で、評価対象のメモリセルに最後にデータが書き込まれるように、テスト条件が設定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術による半導体記憶装置によれば、バーストライトモードにおけるライトリカバリ時間ｔＷＲのテストに多くの時間を要するという問題があった。
【０００７】
具体的には、上述の従来技術によれば、ライトリカバリ時間ｔＷＲを評価する場合、最後にデータが書き込まれるメモリセル以外の残りの３個のメモリセルについては、最後にデータが書き込まれるように選択順を入れ替えて、あらためてテストする必要がある。例えば、ＳＤＲにおいて、バースト長が４の場合、４個のメモリセルの全てについてライトリカバリ時間ｔＷＲを評価するためには、各メモリセルが最後に選択されるようにテスト条件を修正し、テストを４回繰り返す必要がある。このため、上述の従来技術によれば多くのテスト時間が必要になる。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置の一態様は、ワード線と、前記ワード線に共通に接続されると共に、複数のビット線にそれぞれ接続された複数のメモリセルと、アクティブコマンド及びライトコマンドに応答して、前記ワード線の活性及び非活性を制御する第１の制御回路と、前記ライトコマンドに応じて外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、前記複数のライトアンプが接続する複数のデータ線、前記複数のデータ線と前記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び前記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第２の制御回路と、を備え、前記第１の制御回路は、テストモードの場合、前記アクティブコマンドに対応して前記ワード線を活性化し、前記ライトコマンドに対応して前記ワード線を非活性化し、前記複数のライトデータビットが前記複数のビット線に供給された状態で前記ワード線を活性化し、前記複数のライトデータビットを前記複数のメモリセルへ同時に書き込む、半導体記憶装置の構成を有する。
【０００９】
また、本発明による半導体記憶装置の他の態様は、共通のワード線に属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、前記共通のワード線を非活性状態に維持し、前記複数のビット線に前記ライトデータビットが揃った状態で前記共通のワード線を活性化する制御回路を備えている。
【００１０】
また、本発明による半導体記憶装置のテスト方法の一態様では、バーストライトモード時にテスト信号が活性化されていることに応答して、複数のメモリセルが共通に接続されたワード線を、前記複数のメモリセルがそれぞれ接続された複数のビット線にライトデータビットが揃うまで非活性状態に維持し、前記ライトデータビットが揃った状態で前記ワード線を活性化する。
【発明の効果】
【００１１】
本発明によれば、複数のメモリセルに同時にデータを書き込むことができる。従って、ライトリカバリ時間ｔＷＲのテスト時間を短縮することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を示す回路図である。
【図２Ａ】本発明の実施形態による半導体記憶装置の全体構成の一例を示すブロック図である。
【図２Ｂ】本発明の実施形態による半導体記憶装置が備えるコントロールロジック部の一例を示すブロック図である。
【図３】本発明の実施形態による半導体記憶装置のメモリセル部、センスアンプ部、カラムデコーダ部の構成の一例を示す図である。
【図４】本発明の実施形態による半導体記憶装置のデータコントロール回路部の構成の一例を示す図である。
【図５】本発明の実施形態による半導体記憶装置の信号生成回路の構成の一例を示す図である。
【図６】本発明の実施形態による半導体記憶装置の信号生成回路の構成の一例を示す図である。
【図７】本発明の実施形態による半導体記憶装置の動作の概要を説明するための図である。
【図８】本発明の実施形態による半導体記憶装置の動作（バーストライトモードの通常動作）の詳細を説明するための図である。
【図９】本発明の実施形態による半導体記憶装置の動作（バーストライトモードの通常動作）におけるメモリセルの状態を説明するためのタイミングチャートである。
【図１０】本発明の実施形態による半導体記憶装置の動作（テストモードでの動作）を説明するためのタイミングチャートである。
【図１１】本発明の実施形態による半導体記憶装置の動作（テストモードでの動作）におけるメモリセルの状態を説明するためのタイミングチャートである。
【図１２】本発明の実施形態によるワード線の制御を説明するためのタイミングチャートである。
【図１３】本発明による効果の一例を説明するための図である。
【図１４】従来技術による半導体装置のテストの流れと比較して、本発明の実施形態による半導体記憶装置のテストの流れを説明するための図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態につき図面を参照しながら説明するが、各実施形態によれば、バーストライトモードにおいて、複数のメモリセルにデータが順次的に書き込まれる過程において、最後のデータの書き込みに合わせてワード線が立ち上げられる。これにより、バーストライトモードにおいて複数のメモリセルにデータが同時に書き込まれ、各メモリセルに対するデータ書き込み時間が同一になる。このため、１回のバーストライトモードにおける書き込み動作により、複数のメモリセルについてのライトリカバリ時間ｔＷＲを同時に評価することが可能になる。従って、ライトリカバリ時間ｔＷＲのテスト時間を短縮することが可能になる。
【００１４】
図１は、ＳＤＲにおいて、バースト長が４の場合の各メモリセルのデータの状態を示している。図１において、メモリセル群ＭＣＧを構成する４個のメモリセルＭＣ１〜ＭＣ４は、１回のバーストライトモードで書き込みの対象とされるメモリセルである。メモリセルＭＣ１〜ＭＣ４のそれぞれは、データを記憶するためのコンデンサ（キャパシタ）Ｃと、データを転送するためのｎチャネル型ＭＯＳトランジスタＴＲとから構成される。
【００１５】
メモリセルＭＣ１〜ＭＣ４のそれぞれを構成するｎチャネル型ＭＯＳトランジスタＴＲのソース（またはドレイン）はコンデンサＣの一方の電極に接続される。このコンデンサＣの他方の電極はプレート電圧供給ライン（例えば、接地）に接続される。また、メモリセルＭＣ１〜ＭＣ４のそれぞれを構成するｎチャネル型ＭＯＳトランジスタＴＲのゲートはワード線ＷＬに共通に接続される。更に、メモリセルＭＣ１〜ＭＣ４のそれぞれを構成するｎチャネル型ＭＯＳトランジスタＴＲのドレイン（またはソース）は、ビット線ＢＬ１〜ＢＬ４にそれぞれ接続される。
【００１６】
なお、本実施形態において、例えばメモリセルがワード線に接続されると言うときは、そのメモリセルを構成する上記のｎチャネル型ＭＯＳトランジスタＴＲのゲートがワード線に接続されることを意味する。また、メモリセルがビット線に接続されると言うときは、そのメモリセルを構成する上記のｎチャネル型ＭＯＳトランジスタＴＲのドレイン（またはソース）がビット線に接続されることを意味する。したがって、本実施形態において、メモリセルは、ワード線およびビット線との接続関係に着目すれば、ワード線に接続されるノード（ｎチャネル型ＭＯＳトランジスタＴＲのゲート）と、ビット線に接続されるノード（ｎチャネル型ＭＯＳトランジスタＴＲのドレイン（またはソース））との二つのノードを備える。本実施形態では、上記のメモリセルＭＣ１〜ＭＣ４のそれぞれが備える上記の二つのノードのうち、一方がワード線に共通に接続され、他方がビット線に接続されている。
【００１７】
図１には、複数のメモリセル群ＭＣＧが示されているが、それぞれは、ワード線ＷＬの信号レベルと、ビット線ＢＬ１〜ＢＬ４の信号レベルと、メモリセル群ＭＣＧの各メモリセルに記憶されたデータの信号レベルが変化する様子を時系列的に示している。
【００１８】
図１において、時刻ｔ１において、アクティブコマンドＡＣＴに応答して、ビット線ＢＬ１〜ＢＬ４にデータとして“Ｌ”が印加された状態でワード線ＷＬが立ち上げられる。これにより、メモリセルＭＣ１〜ＭＣ４にデータ“Ｌ”が書き込まれる。そして、時刻ｔ２においてワード線ＷＬが立ち下げられる。または、メモリセルＭＣ１〜ＭＣ４には、事前にデータ“Ｌ”が初期データとして書き込まれており、時刻ｔ１において、アクティブコマンドＡＣＴに応答してワード線ＷＬが立ち上げられる。これにより、メモリセルＭＣ１〜ＭＣ４に保持されていたデータ“Ｌ”がリフレッシュされる。そして、時刻ｔ２においてワード線ＷＬが立ち下げられる。
【００１９】
この後、時刻ｔ３，ｔ４，ｔ５，ｔ６において、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のそれぞれに書き込みデータ“Ｈ”が順次的に印加される。図１において、点線の丸で示されるデータ“Ｈ”は、各時刻においてビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のそれぞれに書き込みデータ“Ｈ”が順次的に印加される様子を示している。この段階では、ワード線ＷＬは立ち下げられた状態に維持されているので、メモリセルＭＣ１〜ＭＣ４にはデータは書き込まれない。
【００２０】
続いて、時刻ｔ７において、プリチャージコマンドに応答して、ワード線ＷＬが立ち上げられる。これにより、ビット線ＢＬ１〜ＢＬ４のそれぞれに印加されているデータ“Ｈ”が、メモリセルＭＣ１〜ＭＣ４のそれぞれに同時に書き込まれる。そして、時刻ｔ８においてワード線ＷＬが立ち下げられると、メモリセルＭＣ１〜ＭＣ４は、コンデンサＣでデータを保持する。
【００２１】
上述の一連の動作によれば、メモリセルＭＣ１〜ＭＣ３がそれぞれ接続されたビット線ＢＬ１〜ＢＬ３には、メモリセルＭＣ４が接続されたビット線ＢＬ４よりも早い時刻にデータ“Ｈ”が印加される。しかしながら、この段階では、ワード線ＷＬが立ち下げられた状態にあるので、ビット線ＢＬ１〜ＢＬ３に印加されたデータ“Ｈ”はメモリセルＭＣ１〜ＭＣ３に書き込まれない。そして、時刻ｔ７においてワード線ＷＬが立ち上げられたときに、メモリセルＭＣ１〜ＭＣ４にデータが同時に書き込まれる。これにより、メモリセルＭＣ１〜ＭＣ３の各テスト条件を、最後にデータがライトされるメモリセルＭＣ４のテスト条件に合わせる。従って、１回のバーストライトモードでの書き込み動作より、４個のメモリセルＭＣ１〜ＭＣ４を対象としてライトリカバリ時間ｔＷＲの評価を行うことができる。よって、テスト時間を短縮することが可能になる。
【００２２】
以下、本発明の更なる実施形態による半導体記憶装置を詳細に説明する。
本実施形態による半導体記憶装置は、ＤＤＲ(Double Data Rate)２の規格に基づくものとするが、この例に限定されない。
なお、説明の便宜上、本実施形態では、同一の符号が配線名と信号名とで共通に用いられる。例えば、「ビット線ＢＬ」と言うときのＢＬはビット線自体を表し、ビット線の「信号ＢＬ」というときのＢＬはビット線ＢＬ上の信号を表す。
【００２３】
図２Ａは、本実施形態によるバーストライトモードを備えた半導体記憶装置１０の全体構成を示すブロック図である。本実施形態では、半導体記憶装置１０は、例えばＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)である。
【００２４】
図２Ａにおいて、半導体記憶装置１０は、クロックジェネレータ部１１、コマンドデコーダ部１２、モードレジスタ部１３、コントロールロジック部１４、ロウアドレスバッファ部１５、カラムアドレスバッファ部１６、メモリ部１７、データコントロール部１８、データラッチ回路部１９、及び入出力バッファ部２０を備えている。
【００２５】
半導体記憶装置１０は、クロック信号ＣＫおよび反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤＲ（Ａ０〜Ａ１６）及びバンクアドレス信号ＢＡ０，ＢＡ１、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、データストローブ信号ＤＱＳ（ＤＱＳ０〜ＤＱＳ７）、データマスク信号ＤＭ、及びデータ信号ＤＱが入力又は出力される複数の信号端子を備えている。ここで、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号、又はローアクティブな信号であることを示している。なお、半導体記憶装置１０には、その他、電源、リセット信号なども供給されているが、これらについては図示を省略してある。
【００２６】
クロックジェネレータ１１は、クロック信号ＣＫ及び反転クロック信号／ＣＫと、これらクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥとが、半導体記憶装置１０の外部から入力される。以下では、クロック信号ＣＫ及び反転クロック信号／ＣＫを総称してクロック信号ＣＫとする。また、クロックジェネレータ１１は、クロック信号ＣＫ及びクロックイネーブル信号ＣＫＥに応じて、コントロールロジック部１４等に、クロック信号ＣＫに同期した内部クロック信号ＣＬＫを供給する。
【００２７】
コマンドデコーダ部１２には、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが、半導体記憶装置１０の外部からコマンド信号として入力される。すなわち、コマンド信号は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥの組合せにより構成される。
【００２８】
また、コマンドデコーダ部１２には、半導体記憶装置１０が各種内部コマンドを実行するためのコマンド情報として、半導体記憶装置１０の外部からアドレス信号ＡＤＲ及びバンクアドレス信号ＢＡ０，ＢＡ１が入力される。コマンドデコーダ部１２は、このコマンド信号及びアドレス信号（ＡＤＲ，ＢＡ０，ＢＡ１）に基づいて、コマンド信号及びコマンド情報の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ部１２は、生成した内部コマンドをコントロールロジック部１４に供給する。本実施形態では、外部から供給されるコマンド信号として、アクティブコマンド信号、ライトコマンド信号、プリチャージコマンド信号が存在する。
【００２９】
モードレジスタ部１３には、例えばバースト長やラップタイムなどの内部コマンドのモードを示すコマンドモード情報として、半導体記憶装置１０の外部からアドレス信号ＡＤＲ及びバンクアドレス信号ＢＡ０，ＢＡ１が入力される。モードレジスタ部１３は、入力されたコマンドモード情報を保持して、保持しているコマンドモード情報をコントロールロジック部１４に供給する。
【００３０】
コントロールロジック部１４は、コマンドデコーダ部１２から供給された内部コマンド、及び、モードレジスタ部１３から供給されたコマンドモード情報に基づいて、各種コマンドを実行する制御信号を生成する。ここで、各種コマンドとは、メモリ部１７へのデータの書き込み・読み出し、各種設定の変更、各種テストなどである。コントロールロジック部１４は、生成した制御信号をロウアドレスバッファ部１５、カラムアドレスバッファ部１６、及びメモリ部１７に供給する。本実施形態では、内部コマンドの一つとしてテストモードを指定するコマンドがあり、コントロールロジック部１４は、テストモードを指定するコマンドに基づいてテスト信号ＴＥＳＴＴを生成する。テスト信号ＴＥＳＴＴが活性化されると、本実施形態の特徴であるバーストライトモードによる動作が実行される。
【００３１】
図２Ｂに、コントロールロジック部１４の構成の一例を示す。本実施形態において、コントロールロジック部１４は、アクティブコマンド、ライトコマンド及びプリチャージコマンドに応答して、ロウアドレスバッファ部１５を通じて後述のメモリ部１７を構成するメモリセルアレイ部１７１のワード線の活性及び非活性を制御する第１の制御回路１４１を備える。
【００３２】
第１の制御回路１４１は、通常動作モードの場合、アクティブコマンドに対応してワード線を活性化し、ライトコマンドに対応して上記ワード線の活性を維持し、プリチャージコマンドに対応して上記ワード線を非活性に制御し、よって、複数のライトデータビットが供給される期間は上記ワード線の活性を維持することによって、上記複数のライトデータビットを複数のメモリセルへ時系列に書き込む、制御回路として機能する。また、第１の制御回路１４１は、本実施形態によるテストモードにおいてワード線の特徴的な振る舞いを制御するが、その詳細については後述する。
【００３３】
また、コントロールロジック部１４は、ライトコマンドに対応して外部から時系列に供給される複数のライトデータビットの論理にそれぞれ対応して、複数のライトアンプ、該複数のライトアンプが接続する複数のデータ線、該複数のデータ線と上記複数のビット線とを電気的に接続する複数のカラムスイッチ、及び上記複数のビット線に接続する複数のセンスアンプを、時系列に制御する、第２の制御回路１４２を備える。
【００３４】
説明を図１に戻す。ロウアドレスバッファ部１５は、アドレス信号ＡＤＲ及びバンクアドレス信号ＢＡ０，ＢＡ１として入力されたアドレス信号のうちのロウアドレス信号をコントロールロジック部１４から供給される制御信号に基づいて保持する。ロウアドレスバッファ部１５は、保持しているロウアドレス信号をメモリ部１７に供給する。また、ロウアドレスバッファ部１５は、リフレッシュカウンタを備えている。このリフレッシュカウンタは、メモリセルに記憶されたデータの信号レベルを回復させるリフレッシュ動作のタイミングを設定するために使用される。
【００３５】
カラムアドレスバッファ部１６は、アドレス信号ＡＤＲ及びバンクアドレス信号ＢＡ０，ＢＡ１として入力されたアドレス信号のうちのカラムアドレス信号を、コントロールロジック部１４から供給される制御信号に基づいて保持する。カラムアドレスバッファ部１６は、保持しているカラムアドレス信号をメモリ部１７に供給する。
【００３６】
メモリ部１７は、複数のバンク０〜バンク３から構成されており、各バンクは、それぞれ、メモリセルアレイ部１７１、ロウデコーダ部１７２、センスアンプ部１７３、カラムデコーダ部１７４を備えている。メモリセルアレイ１７１は、複数のワード線ＷＬ、複数のビット線ＢＬ、及び複数のワード線ＷＬと複数のビット線ＢＬとの各交点に設けられた複数のメモリセルＭＣを備えている。各ワード線ＷＬには、同一行に属する複数のメモリセルＭＣが共通に接続されている。これら複数のメモリセルＭＣにはそれぞれ複数のビット線ＢＬが接続されている。ロウデコーダ部１７２は、ロウアドレスバッファ１５から供給されるロウアドレス信号に基づいて、メモリセルアレイ１７１に含まれる複数のワード線ＷＬのうちのいずれかを選択する回路である。
【００３７】
センスアンプ部１７３は、メモリセルＭＣからビット線ＢＬに読み出されたデータを増幅する等の動作を行う複数のセンスアンプを備える。センスアンプは、読み出し動作において、ビット線上に供給されるメモリセルからの微弱なデータ信号を増幅する回路である。また、センスアンプは、書き込み動作においては、ビット線ＢＬを介してメモリセルにデータを書き込む回路である。カラムデコーダ部１７４は、カラムアドレスバッファ部１６から供給されるカラムアドレス信号に基づいて、メモリセルアレイ部１７１に含まれる複数のビット線のうちのいずれかを選択する回路であり、ビット線ＢＬとＩＯ線を接続する複数のカラムスイッチを備えている。
【００３８】
データコントロール回路１８は、データのパラレル／シリアル変換を行う回路であり、ライトアンプを備える。即ち、データコントロール回路１８は、書き込み動作において、外部からシリアルデータとして入力された書き込みデータをパラレルデータに変換し、読み出し動作において、メモリ部１７からパラレルデータとして供給される読み出しデータをシリアルデータに変換する。データラッチ回路部１９は、読み出しデータまたは書き込みデータを一時的にラッチする回路である。即ち、データラッチ回路１９は、読み出し動作において、データコントロール回路部１８から供給される読み出しデータをラッチして、データストローブ信号ＤＱＳと同期させて入出力回路２０に供給する。また、データラッチ回路１９は、書き込み動作において、入出力回路２０から供給されるデータを、データストローブ信号ＤＱＳに基づいてラッチして、書き込みデータとしてデータコントロール部１８に供給する。入出力バッファ部２０は、半導体記憶装置１０の内部信号と外部信号を相互に変換するためのインターフェイスとして機能する回路である。
【００３９】
図３は、本実施形態による半導体記憶装置１０が備えるメモリセルアレイ部１７１と、センスアンプ部１７３と、カラムデコーダ部１７４の構成の一例を示す。同図に示す構成例は、バースト長が４の場合のＤＤＲ２の規格に基づいている。この規格では、１つのアクティブコマンドに対し２つのライトコマンドが発行され、各ライトコマンドに対して４ビットのデータの読み出し／書き込みが行われ、合計８ビットのデータの読み出し／書き込みが行われる。
【００４０】
図３に示すメモリセルアレイ部１７１を構成するメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３は、上述の図２Ａに示すメモリセルＭＣに対応する要素であり、上述の２つのライトコマンドのうちの先のライトコマンドに応答してデータの読み出し／書き込みが行われるメモリセル群である。また、図３に示すメモリセルアレイ部１７１を構成するメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３は、上述の２つのライトコマンドのうちの後のライトコマンドに応答してデータの読み出し／書き込みが行われるメモリセル群である。なお、図３では、説明の便宜上、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３のみが示されており、残りのメモリセルは省略されている。
【００４１】
図３に示す構成において、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３は、ワード線ＷＬに共通に接続されている。また、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３は、それぞれ、前述の図２Ａに示すビット線ＢＬに対応する複数のビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３，ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３に接続されている。ここで、例えば、メモリセルＣＥＬＬ０−Ｙ０が属する列には１対のビット線ＢＬＴ０−Ｙ０，ＢＬＢ０−Ｙ０が配線され、この列に属するメモリセルＣＥＬＬ０−Ｙ０を含む複数のメモリセルのうち、半数のメモリセルが、上記１対のビット線ＢＬＴ０−Ｙ０，ＢＬＢ０−Ｙ０の一方に接続され、残りの半数が他方のビット線に接続されている。他のメモリセルＣＥＬＬ０−Ｙ１〜ＣＥＬＬ０−Ｙ３、ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が属する例についても同様である。
【００４２】
センスアンプ部１７３は、各列に対応した複数のセンスアンプＳＡを備え、各センスアンプＳＡは、各列に属する上述の１対のビット線に接続されている。図３の例では、例えば１対のビット線ＢＬＴ０−Ｙ０，ＢＬＢ０−Ｙ０に１つのセンスアンプＳＡが接続されている。センスアンプ部１７３を構成する各センスアンプＳＡには、センスアップ制御信号ＲＳＡＥが供給される。このセンスアンプ制御信号ＲＳＡＥはセンスアンプＳＡの活性および非活性を制御する信号である。
【００４３】
カラムデコーダ部１７４は、各列に対応した複数のビット線イコライズ用のｎチャネル型ＭＯＳトランジスタＴＥＱと、各列に対応した複数のカラムスイッチを構成するｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢを備えている。図３の例では、１対のビット線ＢＬＴ０−Ｙ０及びビット線ＢＬＢ０−Ｙ０の間には、ビット線イコライズ用のｎチャネル型ＭＯＳトランジスタＴＥＱの電流通路（ソース／ドレイン）が接続されている。このｎチャネル型ＭＯＳトランジスタＴＥＱのゲートには、ビット線イコライズ信号ＢＬＥＱが供給されている。
【００４４】
また、各ビット線対には、カラムスイッチを構成するｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢの各電流通路（ソース／ドレイン）の一端が接続されている。ここで、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３，ＢＬＢ０−Ｙ０〜ＢＬＢ０−Ｙ３に接続されたカラムスイッチを構成するｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢの各ゲートには、内部カラムアドレス信号ＹＳ−０が供給されている。また、ビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３，ＢＬＢ１−Ｙ０〜ＢＬＢ１−Ｙ３に接続されたカラムスイッチを構成するｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢの各ゲートには、内部カラムアドレス信号ＹＳ−１が供給されている。
【００４５】
また、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３，ＢＬＢ０−Ｙ０〜ＢＬＢ０−Ｙ３，ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３，ＢＬＢ１−Ｙ０〜ＢＬＢ１−Ｙ３は、上述のカラムデコーダ部１７４を構成するカラムスイッチ（ｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢ）を介してデータバスＤＢに接続される。即ち、１対のビット線ＢＬＴ０−Ｙ０，ＢＬＢ０−Ｙ０は、カラムスイッチを介して、データバスＤＢを構成する１対のＩ／Ｏ線ＬＩＯＴ−Ｙ０，ＬＩＯＢ−Ｙ０に接続される。更に、１対のビット線ＢＬＴ０−Ｙ１，ＢＬＢ０−Ｙ１は、カラムスイッチを介して、データバスＤＢを構成する１対のＩ／Ｏ線ＬＩＯＴ−Ｙ１，ＬＩＯＢ−Ｙ１に接続される。更にまた、１対のビット線ＢＬＴ０−Ｙ２，ＢＬＢ０−Ｙ２は、カラムスイッチを介して、データバスＤＢを構成する１対のＩ／Ｏ線ＬＩＯＴ−Ｙ２，ＬＩＯＢ−Ｙ２に接続される。更にまた、１対のビット線ＢＬＴ０−Ｙ３，ＢＬＢ０−Ｙ３は、カラムスイッチを介して、データバスＤＢを構成する１対のＩ／Ｏ線ＬＩＯＴ−Ｙ３，ＬＩＯＢ−Ｙ３に接続されている。
【００４６】
他のビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３，ＢＬＢ１−Ｙ０〜ＢＬＢ１−Ｙ３についても、上述のビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３，ＢＬＢ０−Ｙ０〜ＢＬＢ０−Ｙ３と同様に、カラムスイッチを介して、データバスＤＢを構成するＩ／Ｏ線ＬＩＯＴ−Ｙ０〜ＬＩＯＴ−Ｙ３，ＬＩＯＢ−Ｙ０〜ＬＩＯＢ−Ｙ３に接続されている。
【００４７】
図４は、データコントロール回路部１８の一例を示す。図４に示すデータコントロール回路部１８は、書き込み動作において、上述の図３に示すデータバスＤＢ（Ｉ／Ｏ線ＬＩＯＴ−Ｙ０〜ＬＩＯＴ−Ｙ３，ＬＩＯＢ−Ｙ０〜ＬＩＯＢ−Ｙ３）に書き込みデータを供給するための回路である。図４に示すように、１対のＩ／Ｏ線（例えばＬＩＯＴ−Ｙ０，ＬＩＯＢ−Ｙ０）に対して、１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢと、ライトアンプＷＡと、インバータＷＢＦが設けられている。
【００４８】
ここで、１対のＩ／Ｏ線ＬＩＯＴ−Ｙ０，ＬＩＯＢ−Ｙ０を例に説明すると、この１対のＩ／Ｏ線ＬＩＯＴ−Ｙ０，ＬＩＯＢ−Ｙ０には、１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢの各電流通路の一端が接続されている。この１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢのゲートには、制御信号ＣＤＬＭＩＯが供給されている。この制御信号ＣＤＬＭＩＯは、書き込み動作において、１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢを導通状態に制御するためのものである。
【００４９】
１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢの各電流通路の他端は、ライトアンプＷＡの出力部に接続されている。ライトアンプＷＡには、制御信号ＣＷＡＥが供給されている。この制御信号ＣＷＡＥは、ライトアンプの活性及び非活性を制御するためのものである。ライトアンプＷＡの入力部には、インバータＷＢＦを介して、書き込みデータＷＲＴ−Ｙ０の反転信号が供給されている。他のＩ／Ｏ線ＬＩＯＴ−Ｙ１〜ＬＩＯＴ−Ｙ３，ＬＩＯＢ−Ｙ１〜ＬＩＯＢ−Ｙ３についても同様である。
【００５０】
図５は、後述の動作の説明で参照する図１１に示すタイミングチャートに記載した各信号のうち、ワード線ＷＬに供給されるワンショットパルス信号のパルス幅を規定する信号ＴＰＲＥＢ１と、内部プリチャージコマンド信号ＴＰＲＥＢ２を生成するための信号生成回路２００の一例を示す。この信号生成回路２００は、コントロールロジック部１４が備える第１の制御回路１４１に含まれる。
【００５１】
信号生成回路２００は、従属接続されたＤ型フリップフロップ２０１，２０２，２０３と、否定的論理積ゲート回路２０４，２０５と、インバータ２０６から構成される。具体的には、Ｄ型フリップフロップ２０１のデータ入力部には、プリチャージコマンド信号である信号ＣＰＲＥＴが入力され、Ｄ型フリップフロップ２０１のデータ出力部には、Ｄ型フリップフロップ２０２のデータ入力部が接続され、Ｄ型フリップフロップ２０２のデータ出力部には、Ｄ型フリップフロップ２０３のデータ入力部が接続されている。Ｄ型フリップフロップ２０３のデータ出力部は否定的論理積ゲート回路２０４の一方の入力部に接続され、この否定的論理積ゲート回路２０４の出力部から、ワンショットパルス信号のパルス幅を規定する信号ＴＰＲＥＢ１が出力される。
【００５２】
また、Ｄ型フリップフロップ２０３のデータ出力部は否定的論理積ゲート回路２０５の一方の入力部に接続され、この否定的論理積ゲート回路２０５の出力部には、内部プリチャージコマンド信号である信号ＴＰＲＥＢ２が供給される。Ｄ型フリップフロップ２０２のクロック入力部と、否定的論理積ゲート回路２０４の他方の入力部には、内部クロック信号ＰＣＬＫＡＦが入力される。また、Ｄ型フリップフロップ２０３のクロック入力部と、否定的論理積ゲート回路２０５の他方の入力部には、インバータ２０６を介して内部クロック信号ＰＣＬＫＡＦの反転信号が入力される。この回路の動作については後述する。
【００５３】
図６は、後述の動作の説明で参照する図１１に示すタイミングチャートに記載した各信号のうち、ワード線の非活性化期間を規定する信号ＴＲ１ＳＴを生成するための信号生成回路３００の一例を示す。この信号生成回路３００は、上述の信号生成回路２００と共に、コントロールロジック部１４を構成する第１の制御回路１４１に含まれる。
【００５４】
信号生成回路３００は、インバータ３０１，３０５，３０６と、Ｄ型フリップフロップ３０２，３０３と、否定的論理積ゲート回路３０４から構成される。具体的には、Ｄ型フリップフロップ３０２のデータ入力部には、インバータ３０１を介して、信号ＲＲＡＳ１Ｂの反転信号が入力されている。この信号ＲＲＡＳ１Ｂは、アクティブコマンド信号ＡＣＴによるアクティブ動作からプリチャージコマンド信号ＰＲＥによるプリチャージ動作にわたってロウレベルになる信号である。Ｄ型フリップフロップ３０２のデータ出力部は、Ｄ型フリップフロップ３０３のデータ入力部に接続されている。Ｄ型フリップフロップ３０３のデータ出力部は、否定的論理積ゲート３０４の入力部に接続されている。この否定的論理積ゲート回路３０４の出力にはインバータ３０５の入力部が接続されており、このインバータ３０５の出力部から、ワード線の非活性化期間を規定する信号ＴＲ１ＲＳＴが出力される。
【００５５】
また、Ｄ型フリップフロップ３０２のクロック入力部には内部クロック信号ＰＣＬＫＡＦが入力されており、Ｄ型フリップフロップ３０３のクロック入力部には、インバータ３０６を介して、内部クロック信号ＰＣＬＫＡＦの反転信号が入力されている。また、Ｄ型フリップフロップ３０２，３０３の各リセット端子と、否定的論理積ゲート回路３０４の入力部には、テスト信号ＴＥＳＴＴが入力されている。ＴＥＳＴＴ信号は、アクティブコマンド信号ＡＣＴからプリチャージ信号ＰＲＥまでの全期間にわたってハイレベルに制御される信号である。更に、否定的論理積ゲート回路３０４の入力部には、上述の信号生成回路２００から出力された信号ＴＰＲＥＢ１が入力されている。この信号生成回路３００の動作についても後述する。
【００５６】
次に、図７を参照して、半導体記憶装置１０のテストモードにおけるバーストライトモード時の動作の概略を説明する。
なお、図７では、便宜上、メモリセルＣＥＬＬ０―Ｙ０〜ＣＥＬＬ０―Ｙ３が属する列とメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が属する列を同じにしているが、厳密には、前述の図３に示すように、これらのメモリセルは異なる列に属している。
【００５７】
以下に説明するように、コントロールロジック部１４を構成する第１の制御回路１４１の制御の下に、テスト信号が活性化されていることを条件として、アクティブコマンド信号に対応してワード線ＷＬが活性化され、ライトコマンド信号に対応してワード線ＷＬが非活性化され、複数のライトデータビットが複数のビット線ＢＬに供給されて現れた状態でワード線ＷＬが活性化され、上記複数のライトデータビットが複数のメモリセルへ同時に書き込まれる。
【００５８】
本実施形態では、バースト長が４の場合のＤＤＲ２に基づくバーストライトモードの動作を実施するものとする。以下の動作は、コントロールロジック部１４で生成されるテスト信号ＴＥＳＴＴが活性化されていることを条件として実施される。
【００５９】
先ず、アクティブコマンド信号に続いてライトコマンド信号ＷＲＴが発行されると、図７に示すように、外部から入出力バッファ部２０を介して入力されたバースト長４の４ビットのライトデータビットＹ０〜Ｙ３は、時刻Ｔ２以後におけるクロックの立ち上がりと立ち下がりでデータラッチ回路１９に順次取り込まれる。そして、データコントロール回路１８で４ビットのパラレルデータに変換されて、メモリ部１７１に供給される。
【００６０】
この場合、カラムアドレスバッファ部１６は、内部カラムアドレス信号ＹＳ−０を活性化し、これによりカラムデコーダ部１７４は、４個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３が接続されたビット線を選択する。これにより、上述のパラレスデータに変換された４ビットのライトデータビットＹ０〜Ｙ３は４個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３が接続されたビット線にそれぞれ供給される。ただし、本実施形態では、この段階では、ワード線ＷＬは非活性化されているため、４ビットのライトデータビットＹ０〜Ｙ３はメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に書き込まれない。
【００６１】
続いて、新たなライトコマンド信号ＷＲＴが発行されると、新たにバースト長４のシリアルデータを構成する４ビットのライトデータビットＹ０〜Ｙ３が入出力バッファ部２０を介して外部から入力され、同様にしてメモリ部１７１に供給される。この場合、カラムアドレスバッファ部１６は、上述の内部カラムアドレス信号ＹＳ−０とは異なる内部カラムアドレス信号ＹＳ−１を活性化し、４個のメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が接続されたビット線を選択する。これにより、後続の４ビットのライトデータビットＹ０〜Ｙ３がメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に接続されたビット線にそれぞれ供給される。ただし、本実施形態では、この段階では、上述と同様にワード線は非活性化されている。このため、４ビットのライトデータビットＹ０〜Ｙ３はメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に書き込まれない。
【００６２】
続いて、プリチャージコマンド信号が発行されると、このプリチャージコマンド信号に応答して、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が共通に接続されたワード線が活性化される。これにより、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３のストレージノードに同時にライトデータビットが書き込まれる。また、上記ワード線が非活性化されることにより、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３のストレージノードに対するライトデータビットの書き込みが同時に終了する。従って、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に対するデータの書き込み時間を揃えることができる。データの書き込み時間を揃えることができれば、ライトリカバリ時間ｔＷＲのマージンに関して、８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３のテスト条件は同じになる。従って、これら８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３をライトリカバリ時間ｔＷＲの評価の対象とすることができ、テスト時間を短縮することが可能になる。
【００６３】
仮に、通常のバーストライト動作のように、ワード線を活性化した状態で上述の一連の動作を実施すると、先行の４ビットのライトデータビットＹ０〜Ｙ３が後続の４ビットのライトデータビットＹ０〜Ｙ３よりも先にメモリセルに書き込まれるため、後続の４ビットのライトデータビットＹ０〜Ｙ３に比較して、先行の４ビットのライトデータビットＹ０〜Ｙ３の書き込み時間が増える。この結果、先行の４ビットのライトデータビットＹ０〜Ｙ３を記憶するメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３のストレージノードには、後続の４ビットのライトデータビットＹ０〜Ｙ３を記憶するメモリセルと比較して、大きな振幅のデータ信号が保持される。このため、先行の４ビットのライトデータビットＹ０〜Ｙ３を記憶するメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３のライトリカバリ時間ｔＷＲのマージンが大きくなり、これらのメモリセルのライトリカバリ時間ｔＷＲを正しく評価することができなくなる。
【００６４】
しかしながら、本実施形態の半導体記憶装置１０によれば、前述のように、先行する４ビットのライトデータビットＹ０〜Ｙ３を記憶するメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３の書き込み時間を、後続の４ビットのライトデータビットＹ０〜Ｙ３を記憶するメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３の書き込み時間に合わせる。これにより、ライトリカバリ時間ｔＷＲのマージンが少なくなるように、合計８ビットのライトデータビットを記憶する８個のメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３の書き込み時間が揃えられる。従って、これら８個のメモリセルの全てについて１回のテストでライトリカバリ時間ｔＷＲを評価することが可能になり、そのテスト時間を短縮することができる。
【００６５】
以下、図８から図１２を参照しながら、ＤＤＲ２におけるバーストライトモードでの動作を例として、半導体記憶装置１０の動作を詳細に説明する。
ここで、図８は、前述の図３に示すメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１―Ｙ３に通常のバーストライトモードでデータを書き込むときのタイミングチャートである。図９は、前述の図３に示すメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１―Ｙ３に通常のバーストライトモードでデータを書き込むときの各メモリセルのデータの状態を示す。
【００６６】
図１０は、本実施形態によるテストモードにおいて、前述の図３に示すメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１―Ｙ３にバーストライトモードでデータを書き込むときのタイミングチャートである。図１１は、本実施形態によるテストモードにおいて、前述の図３に示すメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１―Ｙ３にデータを書き込むときの各メモリセルのデータの状態を示す。図１２は、本実施形態によるテストモードにおいて、バーストライトモードでのワード線ＷＬの制御を詳細に説明するためのタイミングチャートである。
【００６７】
（通常モードでの動作）
図８および図９を参照して、バーストライトモードでの半導体記憶装置１０の通常動作を説明する。
先ず、図８に示す各信号の意味を説明する。ＣＬＫは、前述の図１に示すクロックジェネレータ部１１により生成された内部クロック信号であり、一定周期のクロックを含んでいる。ＣＭＤは、コマンドデコーダ１２によりデコードされたコマンド信号であり、本実施形態では、コマンド信号ＣＭＤとして、半導体記憶装置１０を活性化するためのアクティブコマンド信号ＡＣＴ、データの書き込みを指示するライトコマンド信号ＷＲＴ、半導体記憶装置１０の内部を初期化するためのプリチャージを指示するプリチャージコマンド信号ＰＲＥがある。ＤＱＳは、書き込み動作においては、外部から供給される書き込みデータをラッチするためのタイミングを与える信号であり、データラッチ回路部１９に供給される信号である。
【００６８】
ＤＱは、データ信号である。Ｙ０〜Ｙ３は、データ信号ＤＱの各ライトデータビットを表す信号である。ＢＬＥＱは、図３に示すビット線イコライズ用のｎチャネル型ＭＯＳトランジスタＴＥＱの導通を制御するための信号である。ＣＤＬＭＩＯは、図４に示す１対のｎチャネル型ＭＯＳトランジスタＴＷＴ，ＴＷＢの導通を制御するための信号である。ＷＬは、ワード線である。ＲＳＡＥは、図３に示すセンスアンプＳＡの活性および非活性を制御するための信号である。
【００６９】
ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３は、図２Ａに示す入出力バッファ部２０が、外部から供給されるデータ信号ＤＱの各ライトデータビットＹ０〜Ｙ３を取り込むことにより得られる内部の書き込みデータ信号である。書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３のそれぞれは、入出力バッファ部２０から、データラッチ回路部１９を介して、図４に示すデータコントロール回路部１８を構成するインバータＷＢＦに入力される。
【００７０】
ＣＷＡＥは、図４に示すライトアンプＷＡの活性および非活性を制御するための信号である。ＹＳ−０，ＹＳ−１は、図３に示すカラムデコーダ部１７４を構成するｎチャネル型ＭＯＳトランジスタＴＣＴ，ＴＣＢ（カラムスイッチ）の導通を制御するための内部カラムアドレス信号であり、カラムアドレスバッファ部１６から供給される。ＭＩＯＴ−Ｙ[3:0]は、図４において、データ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３がインバータＷＢＦを介して供給されるライトアンプＷＡが出力するデータ信号である。なお、ＭＩＯＴ−Ｙ[3:0]なる表記は、ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３を意味する。他の信号の表記についても同様である。
【００７１】
ＬＩＯＴ−Ｙ[3:0]は、図４において、ｎチャネル型ＭＯＳトランジスタＴＷＴを介してライトアンプＷＡから出力されるデータ信号である。ＢＬＴ０−Ｙ[3:0]は、図３において、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３に供給されるデータ信号である。ＢＬＴ１−Ｙ[3:0]は、図３において、ビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３に供給されるデータ信号である。ＣＥＬＬ０−Ｙ[3:0]は、図３に示すメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３を表すと共に、これらのメモリセルのストレージノードに保持されたデータ信号を表す。ＣＥＬＬ１−Ｙ[3:0]は、図３に示すメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３を表すと共に、これらのメモリセルのストレージノードに保持されたデータ信号を表す。
【００７２】
図８に示すタイミングチャートを参照すると、時刻Ｔ０における内部クロック信号ＣＬＫの立ち上がりでアクティブコマンド信号ＡＣＴがコマンドデコーダ部１２に取り込まれる。特に図示しないが、これと並行して、アドレス信号ＡＤＲにより動作モードがモードレジスタ部１３に設定される。本実施形態では、バーストライトモードがモードレジスタ部１３に設定される。なお、
【００７３】
コントロールロジック部１４は、コマンドデコーダ部１２により取り込まれたアクティブコマンド信号ＡＣＴと、モードレジスタ部１３に設定されたバーストライトモードとに応答して、各種の内部制御信号を生成して出力する。即ち、コントロールロジック部１４は、アクティブコマンド信号ＡＣＴに応答して、ビット線イコライズ信号ＢＬＥＱをロウレベルに制御し、信号ＣＤＬＭＩＯをハイレベルに制御し、センスアップ制御信号ＲＳＡＥをハイレベルに制御し、ロウアドレスバッファ部１５を介してワード線ＷＬをハイレベルに制御する。
【００７４】
この場合、先ず、アクティブコマンド信号ＡＣＴに応答してワード線ＷＬが活性化され、ビット線ＢＬＴ０−Ｙ[3:0]には、それまでメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に保持されていたロウレベルが現れ、ビット線ＢＬＴ１−Ｙ[3:0]には、それまでメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ０−Ｙ３に保持されていたハイレベルが供給される。その後、センスアンプ制御信号ＲＳＡＥがハイレベルになると、センスアンプＳＡが活性化され、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていた各信号レベルのデータをリフレッシュする。図８の例では、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に保持されていたロウレベルがリフレッシュされ、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていたハイレベルがリフレッシュされる。
【００７５】
図９において状態（Ｉ）は、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていたデータの各信号レベルがリフレッシュされた状態を示す。これを初期状態として、後述のように各メモリセルにデータが書き込まれる。従って、本実施形態では、アクティブコマンド信号ＡＣＴに応答して実行される上述のリフレッシュ動作を「初期化」と称す。このように、本実施形態では、コントロールロジック部１４の制御の下に、アクティブコマンド信号ＡＣＴに応答してワード線ＷＬを活性化することにより、複数のメモリセルに記憶されたデータが初期化される。
【００７６】
続いて、ライトコマンド信号ＷＲＴ―０が発行されると共に、外部からデータＤＱとして、ハイレベルのライトデータビットＹ０〜Ｙ３が順次入力される。これらのライトデータビットＹ０〜Ｙ３は、ハイレベルの書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３として、入出力バッファ部２０およびデータラッチ部１９を介して、データコントロール部１８に順次的に供給される。その後、上記のライトコマンド信号ＷＲＴ−０に応答して、信号ＣＷＡＥおよび信号ＹＳ−０がハイレベルに制御されると、書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３は、データコントロール回路部１８において、ライトアンプＷＡからハイレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３として出力される。
【００７７】
ハイレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３は、データコントロール回路部１８からデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３として出力される。このデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３は、データバスＤＢを介してカラムデコーダ部１７４に供給される。この場合、カラムアドレス信号ＹＳ−０がハイレベルであるから、カラムデコーダ部１７４は、データバスＤＢから供給されたデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３を、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３を通じてハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]としてメモリセルアレイ１７１に供給する。このとき、ワード線ＷＬはハイレベルに維持されているので、ハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]は、メモリセルアレイ１７１を構成するメモリセルＣＥＬＬ０―Ｙ０〜ＣＥＬＬ０―Ｙ３に書き込まれる。
【００７８】
図９において状態（ＩＩ）は、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に、ハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]が書き込まれた状態を示す。
なお、図４に示すデータコントロール回路部１８の構成によれば、ライトアンプＷＡは、データ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ−Ｙ３と、その反転信号であるデータ信号ＬＩＯＢ−Ｙ０〜ＬＩＯＢ−Ｙ３を出力するが、図７のタイミングチャートでは、データ信号ＬＩＯＢ−Ｙ０〜ＬＩＯＢ−Ｙ３は省略されている。
【００７９】
続いて、新たにライトコマンド信号ＷＲＴ―１が発行されると共に、新たに外部からデータＤＱとして、ロウレベルのライトデータビットＹ０〜Ｙ３が順次入力される。これらのライトデータビットＹ０〜Ｙ３は、ロウレベルの書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３として、入出力バッファ部２０およびデータラッチ部１９を介して、データコントロール部１８に順次的に供給される。その後、上記のライトコマンド信号ＷＲＴ−０に応答して、信号ＣＷＡＥおよび信号ＹＳ−１がハイレベルに制御されると、書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３は、データコントロール回路部１８を構成するライトアンプＷＡからロウレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３として出力される。
【００８０】
ロウレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３は、データコントロール回路部１８からデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３として出力される。このデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３は、データバスＤＢを介してカラムデコーダ部１７４に供給される。この場合、カラムアドレス信号ＹＳ−１がハイレベルであるから、カラムデコーダ部１７４は、データバスＤＢから供給されたデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３を、ビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３を通じて、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]としてメモリセルアレイ１７１に供給する。このとき、ワード線ＷＬはハイレベルに維持されているので、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]は、メモリセルアレイ１７１を構成するメモリセルＣＥＬＬ１―Ｙ０〜ＣＥＬＬ１―Ｙ３に書き込まれる。
【００８１】
図９において状態（ＩＩＩ）は、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]が書き込まれた状態を示す。
上述のように、通常動作においては、ライトコマンドが発行される都度、データ信号がメモリセルに書き込まれる。
【００８２】
その後、プリチャージコマンド信号ＰＲＥが発行されると、このプリチャージコマンド信号ＰＲＥに応答して、ワード線ＷＬが立ち下げられると共に、ビット線イコライズ信号ＢＬＥＱがハイレベルに制御され、センスアンプ制御信号ＲＳＡＥおよび信号ＣＤＬＭＩＯがロウレベルに制御される。これにより、入出力バッファ部２０からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルは、書き込まれたデータを保持する。以上で、通常動作を説明した。
【００８３】
（テストモードでの動作）
次に、図１０から図１２を参照して、テストモードにおけるバーストライトモードでの半導体記憶装置１０の動作を説明する。図１０に示す各信号の意味は前述の図８に示す信号と同様である。
【００８４】
上述の通常モードでの動作との違いは、第１の制御回路１４１の制御の下に、書き込み対象のメモリセルが接続されたビット線の全てに書き込みデータが供給されて現れた状態になるまでワード線ＷＬが非活性状態に維持され、書き込み対象のメモリセルが接続されたビット線の全てに書き込みデータが供給されて現れた状態でワード線ＷＬを活性化する点である。換言すれば、第１の制御回路１４１は、共通のワード線ＷＬに属する複数のメモリセルがそれぞれ接続された複数のビット線に、バーストライトとして順次供給されたライトデータビットが揃うまで、上記共通のワード線ＷＬを非活性状態に維持し、上記複数のビット線に上記ライトデータビットが揃った状態で上記共通のワード線ＷＬを活性化するための制御を実施する。このようなワード線ＷＬの振る舞いを除けば、基本的には、テストモードでの動作は前述の通常モードでの動作と同様である。
【００８５】
図１０を参照しながら、ワード線ＷＬに着目して動作の概略を説明する。
前提として、テストモードを示すコードがコマンドデコーダ部１２に入力され、コマンドデコーダ部１２はテスト信号ＴＥＳＴＴを活性化する。この状態から、アクティブコマンド信号ＡＣＴに応答してワード線ＷＬが立ち上げられて活性化される。この後、上述と同様にメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３、ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３がリフレッシュされる。
【００８６】
本実施形態では、モリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３、ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３がリフレッシュされると、ライトコマンド信号ＷＲＴに応答してワード線ＷＬが一旦立ち下げられ、非活性状態に維持される。このようにメモリセルがリフレッシュされた後にワード線ＷＬが非活性化されるため、この後、ライトコマンド信号ＷＲＴ−０，ＷＲＴ−１に応答して、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３，ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３にデータ信号ＢＬＴ０−Ｙ[3:0]，ＢＬＴ１−Ｙ[3:0]が現れても、そのデータ信号はメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に書き込まれない。
【００８７】
その後、プリチャージコマンド信号ＰＲＥが発行されると、このプリチャージコマンド信号ＰＲＥに応答して、コントロールロジック部１４の制御の下に、ロウアドレスバッファ部１５がロウデコーダ部１７を介してワード線ＷＬにワンショットパルス信号を供給する。このワンショットパルス信号のパルス幅の期間、ワード線ＷＬはハイレベルに駆動される。このようにワード線ＷＬがワンショットパルス信号によりハイレベルに駆動される段階では、複数のビットのデータＢＬＴ０−Ｙ[3:0]，ＢＬＴ１−Ｙ[3:0]が、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に接続された複数のビット線上に現れた状態となっている。このため、ワンショットパルス信号によりワード線ＷＬがハイレベルに駆動された時点で、複数のモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に、ビット線上のデータ信号ＢＬＴ０−Ｙ[3:0]，ＢＬＴ１−Ｙ[3:0]が同時に書き込まれる。
【００８８】
ワンショットパルス信号が消失すると、ワード線ＷＬはロウレベルに制御され、再び非活性化される。これにより、入出力バッファ部２０からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルはデータを保持する。
【００８９】
ここで、図１０及び図１１を参照しながら、上述のテストモードでの動作を更に詳細に説明する。
最初に、テストモード信号を表すコードがチップイネーブル信号／ＣＳ等によりコマンドデコーダ部１２に設定される。コマンドデコーダ１２は、このテストモード信号をデコードし、テスト信号ＴＥＳＴをハイレベルに設定して活性化する。このようにテスト信号ＴＥＳＴＴが活性化されると、以下に説明するように、テストモードにおけるバーストライトモードでの動作がコントロールロジック部１４により制御される。
【００９０】
図１０において、時刻Ｔ０における内部クロック信号ＣＬＫの立ち上がりでアクティブコマンド信号ＡＣＴがコマンドデコーダ部１２に取り込まれる。コントロールロジック部１４は、コマンドデコーダ部１２により取り込まれたアクティブコマンド信号ＡＣＴに応答して、ビット線イコライズ信号ＢＬＥＱをロウレベルに制御し、信号ＣＤＬＭＩＯをハイレベルに制御し、ロウアドレスバッファ部１５を介してワード線ＷＬをハイレベルに制御し、センスアップ制御信号ＲＳＡＥをハイレベルに制御する。
【００９１】
この場合、ビット線ＢＬＴ０−Ｙ[3:0]には、それまでメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に保持されていたロウレベルが現れ、ビット線ＢＬＴ１−Ｙ[3:0]には、それまでメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていたハイレベルが供給される。そして、センスアンプ制御信号ＲＳＡＥがハイレベルになると、センスアンプＳＡが活性化され、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていた各信号レベルのデータをリフレッシュする。図８の例では、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に保持されていたロウレベルがリフレッシュされ、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていたハイレベルがリフレッシュされる。
【００９２】
図１１に示す状態（Ｉ）は、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていた各信号レベルのデータがリフレッシュされた状態を示す。これを初期状態として、次のように各メモリセルにデータが書き込まれる。
【００９３】
続いて、ライトコマンド信号ＷＲＴ−０が発行されると、ロジックコントロール部１４の制御の下に、ライトコマンド信号ＷＲＴ−０に応答して、ワード線ＷＬはロウレベルに制御され、非活性化される。図１１に示す状態（ＩＩ）は、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に保持されていた各信号レベルのデータがリフレッシュされた後に、ワード線ＷＬがロウレベルに制御され、非活性化された状態を示す。
【００９４】
続いて、ライトコマンド信号ＷＲＴ―０に対応して、外部からデータＤＱとして、ハイレベルのライトデータビットＹ０〜Ｙ３が順次入力される。これらのライトデータビットＹ０〜Ｙ３は、ハイレベルの書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３として、入出力バッファ部２０およびデータラッチ部１９を介して、データコントロール部１８に順次的に供給される。その後、上記のライトコマンド信号ＷＲＴ−０に応答して、信号ＣＷＡＥおよび信号ＹＳ−０がハイレベルに制御されて活性化されると、書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３は、データコントロール回路部１８を構成するライトアンプＷＡからハイレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３として出力される。
【００９５】
ハイレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３は、データコントロール回路部１８からデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３として出力される。このデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３は、データバスＤＢを介してカラムデコーダ部１７４に供給される。この場合、カラムアドレス信号ＹＳ−０がハイレベルであるから、カラムデコーダ部１７４は、データバスＤＢから供給されたデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３を、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３を通じて、ハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]としてメモリセルアレイ１７１に供給する。このとき、ワード線ＷＬはロウレベルに維持され、非活性化されているので、ハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]は、メモリセルアレイ１７１を構成するメモリセルＣＥＬＬ０―Ｙ０〜ＣＥＬＬ０―Ｙ３に書き込まれない。
【００９６】
図１１に示す状態（ＩＩＩ）は、ワード線ＷＬがロウレベルに制御された状態で、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３が接続されたビット線に、ハイレベルのデータ信号ＢＬＴ０−Ｙ[3:0]が供給された状態を示す。
【００９７】
続いて、ライトコマンド信号ＷＲＴ−１が発行されると共に、このライトコマンド信号ＷＲＴ−１に対応して、外部からデータＤＱとしてロウレベルのライトデータビットＹ０〜Ｙ３が順次入力される。これらのライトデータビットＹ０〜Ｙ３は、ロウレベルの書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３として、入出力バッファ部２０およびデータラッチ部１９を介して、データコントロール部１８に順次的に供給される。その後、上記のライトコマンド信号ＷＲＴ−０に応答して、信号ＣＷＡＥおよび信号ＹＳ−１がハイレベルに制御され、活性化されると、書き込みデータ信号ＷＲＴ−Ｙ０〜ＷＲＴ−Ｙ３は、データコントロール回路部１８を構成するライトアンプＷＡからロウレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３として出力される。
【００９８】
ロウレベルのデータ信号ＭＩＯＴ−Ｙ０〜ＭＩＯＴ−Ｙ３は、データコントロール回路部１８からデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３として出力される。このデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３は、データバスＤＢを介してカラムデコーダ部１７４に供給される。この場合、カラムアドレス信号ＹＳ−１がハイレベルであるから、カラムデコーダ部１７４は、データバスＤＢから供給されたデータ信号ＬＩＯＴ−Ｙ０〜ＬＩＯＴ―Ｙ３を、ビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１−Ｙ３を通じて、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]としてメモリセルアレイ１７１に供給する。このとき、ワード線ＷＬは依然としてロウレベルに維持され、非活性化されているので、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]は、メモリセルアレイ１７１を構成するメモリセルＣＥＬＬ１―Ｙ０〜ＣＥＬＬ１―Ｙ３に書き込まれない。
【００９９】
図１１に示す状態（ＩＶ）は、ワード線ＷＬがロウレベルに制御され、非活性化された状態で、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が接続されたビット線に、ロウレベルのデータ信号ＢＬＴ１−Ｙ[3:0]が供給された状態を示す。
【０１００】
その後、プリチャージコマンド信号ＰＲＥが発行されると、このプリチャージコマンド信号ＰＲＥに応答して、ワンショットパルスがワード線ＷＬに供給され、ワード線ＷＬが立ち上げられて活性化される。これにより、ビット線ＢＬＴ０−Ｙ０〜ＢＬＴ０−Ｙ３に供給されているハイレベルがメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３に書き込まれると共に、ビット線ＢＬＴ１−Ｙ０〜ＢＬＴ１―Ｙ３に供給されているロウレベルがメモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に書き込まれる。すなわち、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３と、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に、ライトデータビットが同時に書き込まれる。
【０１０１】
図１１に示す状態（Ｖ）は、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３と、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３に、ライトデータビットが書き込まれた状態を示している。
【０１０２】
この後、ワード線ＷＬに供給されるワンショットパルス信号が消失すると、ワード線ＷＬが立ち下げられて非活性化されると共に、ビット線イコライズ信号ＢＬＥＱがハイレベルに制御され、センスアンプ制御信号ＲＳＡＥおよび信号ＣＤＬＭＩＯがロウレベルに制御される。これにより、入出力バッファ部２０からメモリセルに至るデータ信号の書き込み経路が遮断され、各メモリセルはデータを保持する。
【０１０３】
図１１に示す状態（ＶＩ）は、ワード線ＷＬがロウレベルに制御されて非活性化され、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３と、メモリセルＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が、書き込まれたデータを保持している状態を示している。
【０１０４】
次に、図５、図６、図１２を参照して、上述のテストモードにおけるバーストライトモードでのワード線ＷＬの制御について説明する。このワード線ＷＬの制御は、主として、前述の図５に示す信号生成回路２００と、図６に示す信号生成回路３００によって実施される。なお、図１２において、Ｒ１ＡＣＴは、ワード線ＷＬのハイレベルの期間を規定する信号であり、他の信号は前述した図５および図６に記載した信号と同一である。
【０１０５】
図５に示す信号生成回路２００によれば、図１２において、時刻Ｔ０で内部クロック信号ＰＣＬＫＡＦ信号がハイレベルになると、否定的論理積ゲート回路２０４が、信号ＴＰＲＥＢ１をロウレベルに制御する。一方、信号ＣＰＲＥＴはＤ型フリップフロップ２０１，２０２により、それぞれクロック信号ＣＬＫの半周期ずつ遅延される。この遅延された信号ＣＰＲＥＴがハイレベルになる期間（時刻Ｔ２０を過ぎた時点から時刻Ｔ２２を過ぎた時点）において、時刻Ｔ２１での内部クロック信号ＰＣＬＫＡＦの立ち上がり（または内部クロック信号ＣＬＫの立ち下がり）に応答して、時刻Ｔ２１を過ぎた時点で信号ＴＰＲＥＢ１がロウレベルに制御される。その後、信号ＴＰＲＥＢ１は、時刻Ｔ２２での内部クロック信号ＰＣＬＫＡＦの立ち下がりに応答して、時刻Ｔ２２を過ぎた時点で再びハイレベルに制御される。これにより、ワンショットパルス信号のパルス幅を規定する信号ＴＰＲＥＢ１が生成される。
【０１０６】
また、信号生成回路２００によれば、Ｄ型フリップフロップ２０３から信号ＣＰＲＥＴとしてハイレベルが出力される期間において、内部クロック信号ＰＣＬＫＡＦの立ち下がり（または内部クロック信号ＣＬＫの立ち上がり）に応答して、時刻Ｔ２２を過ぎた時点で、インバータ２０６および否定的論理積ゲート回路２０５により信号ＴＰＲＥＢ２がロウレベルに制御され、その後の内部クロック信号ＰＣＬＫＡＦの立ち上がり（または内部クロック信号ＣＬＫの立ち下がり）に応答して、時刻Ｔ２３を過ぎた時点でハイレベルに制御される。これにより、信号ＣＰＲＥＴと内部クロック信号ＰＣＬＫＡＦから、内部プリチャージコマンド信号ＴＰＲＥＢ２が生成される。
【０１０７】
図６に示す信号生成回路３００によれば、テスト信号ＴＥＳＴＴがハイレベルの場合、信号ＴＰＲＥＢ１、信号ＲＲＡＳ１Ｂ、信号ＰＣＬＫＡＦから、次のように信号ＴＲ１ＲＳＴが生成される。すなわち、上述の信号ＴＰＲＥＢ１がハイレベルの場合、内部クロック信号ＰＣＬＫＡＦに同期動作するＤ型フリップフロップ３０２，３０３により、上述の信号ＲＲＡＳ１Ｂが時刻Ｔ１を基準にして１クロック分だけ遅延されて否定的論理積ゲート回路３０４に供給される。これにより、時刻Ｔ３で信号ＴＲ１ＲＳＴがハイレベルに制御される。
【０１０８】
続いて、信号ＴＰＲＥＢ１が前述のように時刻Ｔ２１を過ぎた時点でロウレベルに制御されると、これを入力する否定的論理積ゲート回路３０４およびインバータ３０５により信号ＴＲ１ＲＳＴがロウレベルに制御される。そして、信号ＴＰＲＥＢ１が再びハイレベルに制御されると、これを入力する否定的論理積ゲート回路３０４およびインバータ３０５により信号ＴＲ１ＲＳＴがハイレベルに制御される。これにより、信号ＴＰＲＥＢ１、信号ＲＲＡＳ１Ｂ、信号ＰＣＬＫＡＦ、信号ＴＥＳＴＴから、信号ＴＰＲＥＢ１のパルス幅に対応するパルス幅を有する信号ＴＲ１ＲＳＴが生成される。この信号ＴＲ１ＲＳＴは、コントロールロジック部１２から、ロウアドレスバッファ部１５を介してロウデコーダ部１７２に供給され、このロウデコーダ部１７２が駆動するワード線ＷＬに供給されるワンショットパルス信号のパルス幅を規定する。
【０１０９】
なお、上述した信号生成回路２００、３００は、単なる一例にすぎず、前述の図１２に示すタイミングチャートに示す各信号のタイミングが得られる限度において、その構成は任意である。例えば、上述の例では、信号Ｒ１ＡＣＴのパルス幅は、内部クロック信号ＣＬＫの立ち上がり又は立ち下がりのタイミングにより規定されるが、この例に限定されず、遅延回路を用いてパルス幅を規定してもよい。
【０１１０】
上述のように本実施形態によるコントロールロジック部１４（第１の制御回路）は、テスト信号ＴＥＳＴＴが活性化されていることを条件として、プリチャージコマンド信号ＰＲＥに応答してワンショットパルス信号を発生させ、該ワンショットパルス信号を用いてワード線ＷＬを活性化することにより、複数のビット（ライトデータビット）からなる書き込みデータを複数のメモリセルへ同時に書き込ませる。また、コントロールロジック部１４（第１の制御回路）は、ワンショットパルス信号を用いてワード線ＷＬを活性化させる。
【０１１１】
換言すれば、本実施形態によるコントロールロジック部１４（第１の制御回路）は、バーストライトモード時に、テスト信号ＴＥＳＴＴが活性化されていることを条件として、複数のメモリセルが共通に接続されたワード線を、上記複数のメモリセルがそれぞれ接続された複数のビット線の全てにライトデータビットが供給されるまで非活性状態に維持させ、上記複数のビット線の全てに上記ライトデータビットが現れた状態で前記ワード線を活性化させる。
【０１１２】
従って、本実施形態によれば、ライトコマンド信号ＷＲＴ−０，ＷＲＴ−１が発行されても、ワード線ＷＬが非活性状態に維持されるので、メモリセルにはライトコマンド信号ＷＲＴ−０，ＷＲＴ−１に応答してデータが書き込まれない。この後、プリチャージコマンド信号ＰＲＥが発行された段階で、このプリチャージコマンド信号ＰＲＥに応答してワード線ＷＬがワンショットパルス信号により活性化される。従って、このワード線に接続された全てのメモリセルの書き込み時間を揃えることができる。しかも、全てのメモリセルのライトリカバリ時間ｔＷＲのマージンを小さく設定することができる。従って、本実施形態のテストモードによれば、１回のテストにより、通常動作に比較して２倍の個数のメモリセルのライトリカバリ時間ｔＷＲを評価することが可能になる。
【０１１３】
上述の実施形態の説明では、ＤＤＲ２を例として説明したが、ＤＤＲ１やＳＤＲ(Single data Rate)など、他の規格に基づいて半導体記憶装置１０を構成することができる。例えばＤＤＲ１の規格に基づいて半導体記憶装置１０を構成する場合、前述の図３に示す構成において、例えば、２個のメモリセルＣＥＬＬ０−Ｙ０，ＣＥＬＬ０−Ｙ１がそれぞれ接続されたビット線を選択するための２個のカラムスイッチを制御するカラムアドレス信号ＹＳ−０と、メモリセルＣＥＬＬ０−Ｙ２，ＣＥＬＬ０−Ｙ３が接続されたビット線を選択するためのカラムスイッチを制御するカラムアドレス信号ＹＳ−０は個別に生成される。この場合、２つの列を単位として２つの内部カラムアドレス信号によりビット線が選択される。
【０１１４】
また、ＳＤＲの規格に基づいて半導体記憶装置１０を構成する場合、例えばメモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３が接続されたビット線を選択するためのカラムスイッチを制御するカラムアドレス信号ＹＳ−０が、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３のそれぞれが属する列毎に生成される。この場合、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３が属する列のうちの１つの列を単位として、内部カラムアドレス信号によりビット線が選択される。
【０１１５】
（変形例）
上述の実施形態では、プリチャージコマンド信号ＰＲＥに応答してワード線ＷＬをワンショットパルス信号により活性化するものとしたが、他の手法を用いてワンショットパルス信号を発生させてもよい。その一例として、コントロールロジック部１４の制御の下に、例えばアクティブコマンド信号ＡＣＴを基準として所定時間の経過後にワンショットパルス信号を発生させてもよい。換言すれば、コントロールロジック部１４の制御の下に、例えばアクティブコマンド信号ＡＣＴに応答して所定時間の経過後にワンショットパルス信号を発生させてもよい。このワンショットパルス信号を用いてワード線ＷＬを活性化することにより、上述の実施形態と同様に、ワード線ＷＬに接続された複数のメモリセルへ複数のライトデータビットが同時に書き込むことができる。
【０１１６】
上記の所定時間は、例えば内部クロック信号ＣＬＫのクロック数をカウントすることにより計測することができる。即ち、アクティブコマンド信号ＡＣＴを取り込むときの内部クロック信号ＣＬＫのタイミングを基準として、この内部クロック信号ＣＬＫのクロック数をカウントし、このカウント数が所定値に到達したときにワンショットパルス信号が発生される。この場合、クロック数の上記の所定値は、例えば、上述の実施形態において、メモリセルＣＥＬＬ０−Ｙ０〜ＣＥＬＬ０−Ｙ３，ＣＥＬＬ１−Ｙ０〜ＣＥＬＬ１−Ｙ３が接続されたビット線の全てにデータが供給された状態でワード線ＷＬが活性化されるように、適切に選択される。
【０１１７】
ただし、この変形例に限定されることなく、書き込み対象のメモリセルが接続されたビット線の全てにデータが供給された状態でワード線ＷＬにワンショットパルス信号が供給される限度において、ワンショットパルス信号を発生する回路は任意に構成することができる。
【０１１８】
図１３は、本発明の技術思想を適用した半導体記憶装置による効果を説明するための図である。
図１３において、例（Ｉ）は、バースト長を４として、２回のライトコマンドＷＲＴ−０，ＷＲＴ−１を発行する場合の通常動作のビットデータの配列を示す。この例（Ｉ）は、前述の通常動作として説明したバーストライトモードでの動作に相当する。この例（Ｉ）では、後続の４ビットのライトデータビットＹ０〜Ｙ３がライトリカバリ時間ｔＷＲの評価の対象となる。したがって、同時に測定されるメモリセルの個数は４である。従って、１回のテストで８個のメモリセルの半数しかテストの対象にならない。
【０１１９】
図１３において、例（ＩＩ）は、バースト長を８として、１回のライトコマンドＷＲＴ−０を発行する場合の通常動作のビットデータの配列を示す。この例においても、後続の４ビットのライトデータビットＹ０〜Ｙ３がライトリカバリ時間ｔＷＲの評価の対象となる。したがって、同時に測定されるメモリセルの個数は４である。従って、１回のテストで８個のメモリセルの半数しかテストの対象にならない。
【０１２０】
図１３において、例（ＩＩＩ）は、本発明の適用例を示し、バースト長を４として、２回のライトコマンドＷＲＴ−０，ＷＲＴ−１を発行する場合のライトデータビットＹ０〜Ｙ３の配列を示す。この例（ＩＩＩ）は、上述の例（Ｉ）に対応し、前述の本実施形態によるテストモードにおけるバーストライトモードでの動作に相当する。例（ＩＩＩ）の場合、ライトコマンドＷＲＴ−０に対応する先行の４ビットのライトデータビットＹ０〜Ｙ３は、ライトコマンドＷＲＴ−１に対応する後続の４ビットのライトデータビットＹ０〜Ｙ３の書き込みタイミングでメモリセルに書き込まれる。したがって、先行の４ビットのライトデータビットＹ０〜Ｙ３と後続の４ビットのライトデータビットＹ０〜Ｙ３のライトリカバリ時間ｔＷＲが評価の対象となる。この例（ＩＩＩ）では、同時に測定されるメモリセルの個数は８である。このため、１回のテストで８個の全てのメモリセルがテストの対象になる。従って、上述の例（Ｉ）に比較して、テスト時間を短縮することが可能になる。
【０１２１】
図１３において、例（ＩＶ）は、バースト長を４として、３回のライトコマンドＷＲＴ−０，ＷＲＴ−１，ＷＲＴ−２を発行する場合のビットデータの配列を示す。この場合、ライトコマンドＷＲＴ−０に対応する４ビットのライトデータビットＹ０〜Ｙ３と、ライトコマンドＷＲＴ−１に対応する４ビットのライトデータビットＹ０〜Ｙ３は、最後のライトコマンドＷＲＴ−２に対応する４ビットのライトデータビットＹ０〜Ｙ３の書き込みタイミングでメモリセルに書き込まれる。このため、同時に測定されるメモリセルの個数は１２である。従って、１回のテストで１２個の全てのメモリセルがテストの対象になる。
【０１２２】
図１３において、例（Ｖ）は、バースト長を８として、１回のライトコマンドＷＲＴ−０を発行する場合のビットデータの配列を示す。この例（Ｖ）は、上述の例（ＩＩ）に対応する。例（Ｖ）の場合、ライトコマンドＷＲＴ―０に対応する８ビットのデータが同時にメモリセルに書き込まれる。このため、同時に測定されるメモリセルの個数は８である。従って、１回のテストで８個の全てのメモリセルがテストの対象になる。
以上のように、本発明を適用することにより、同時に測定するメモリセルの数を増やすことができ、これにより、テスト時間を短縮することが可能になる。
【０１２３】
図１４は、従技術による半導体記憶装置と本実施形態による半導体記憶装置のテストシーケンスの違いを説明するための図である。同図の（ａ）に示すように、従来技術による半導体記憶装置をテストする場合、最初にメモリセルアレイの全体にデータ“０”が書き込まれる。続いて、或るカラムアドレスに対してロウアドレスをインクリメントし、データ“１”が順次書き込まれる。続いて、一定時間、メモリセルにデータが保持された後、メモリセルからデータが読み出される。このデータを期待値“１”と比較して、良否が判定される。この後、カラムアドレスをインクリメントして同様にテストが繰り返し実行される。
【０１２４】
このように、従来技術による半導体記憶装置によれば、ロウアドレスをインクリメントしてテストを繰り返す必要がある。このため、テスト時間が増加する。
【０１２５】
これに対し、同図の（ｂ）に示すように、上述した本実施形態による半導体記憶装置によれば、メモリセルアレイの全体にデータ“０”が書き込まれた後に、データ“１”を書き込む段階で、１回のロウアドレスの指定に対して、複数のカラムのメモリセルにデータが書き込まれる。このため、カラムアドレスをインクリメントして、カラムアドレスを指定し直す必要がなくなる。従って、テスト時間を短縮することが可能になる。
【０１２６】
本願の第１の制御回路および第２の制御回路、及びセンスアンプからライトアンプに至る回路形式は上述の例に限定されない。
本願の技術思想は、揮発性及び不揮発性の複数の記憶セルをワード線形式で構成するメモリセルを有する半導体記憶装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式に限られない。
【０１２７】
本発明の半導体記憶装置の技術思想は、様々な半導体記憶装置に適用することができる。例えば、ＣＰＵ(Central Processing Unit)、ＭＣＵ(Micro Control Unit)、ＤＳＰ(Digital Signal Processor)、ＡＳＩＣ(Application Specific Integrated Circuit)、ＡＳＳＰ(Application Specific Standard Product)、メモリ(memory)等の半導体装置全般に本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１２８】
また、論理回路等を構成するトランジスタは、電界効果トランジスタ(Field Effect Transistor; FET)であれば良く、ＭＯＳ(Metal Oxide Semiconductor)以外にも、ＭＩＳ(Metal-Insulator Semiconductor)、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１２９】
更に、ＰＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例であり、ＮＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
更にまた、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ或いは選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各変形、修正を含むことは勿論である。
【符号の説明】
【０１３０】
１０…半導体記憶装置、１１…クロックジェネレータ部、１２…コマンドデコーダ部、１３…モードレジスタ部、１４…コントロールロジック部、１５…ロウアドレスバッファ部、１６…カラムアドレスバッファ部、１７…メモリ部、１８…データコントロール部、１９…ラッチ回路部、２０…入出力バッファ部、１４１…第１の制御回路、１４２…第２の制御回路、１７１…メモリ部、１７２…ロウデコーダ部、１７３…センスアンプ部、１７４…カラムデコーダ部。
【図１】
2013125562.tif 000003
【図２Ａ】
2013125562.tif 000004
【図２Ｂ】
2013125562.tif 000005
【図３】
2013125562.tif 000006
【図４】
2013125562.tif 000007
【図５】
2013125562.tif 000008
【図６】
2013125562.tif 000009
【図７】
2013125562.tif 000010
【図８】
2013125562.tif 000011
【図９】
2013125562.tif 000012
【図１０】
2013125562.tif 000013
【図１１】
2013125562.tif 000014
【図１２】
2013125562.tif 000015
【図１３】
2013125562.tif 000016
【図１４】
2013125562.tif 000017