(57)【要約】【課題】交流電源から負荷へ供給される電力の力率を改善する電源回路において、損失を抑える。【解決手段】互いに並列接続される２つ以上のＭＯＳＦＥＴ６と、インダクタ７と、ダイオード８とを有する電力変換回路２と、互いに並列接続される２つ以上のＭＯＳＦＥＴ１０と、インダクタ１１と、ダイオード１２とを有する電力変換回路３と、入力される交流電圧の１周期のうちの半周期において、ＭＯＳＦＥＴ６を同時にオン、オフさせているとき、ＭＯＳＦＥＴ１０をそれぞれ常時オンさせ、交流電圧の１周期のうちの残りの半周期において、ＭＯＳＦＥＴ１０を同時にオン、オフさせているとき、ＭＯＳＦＥＴ６をそれぞれ常時オンさせる制御回路４とを備えて電源回路１を構成する。【選択図】図１
2013034338.tif 000002
【特許請求の範囲】
【請求項１】
第１の接続点にて一端同士が接続され第２の接続点にて他端同士が接続されるように互いに並列接続される２つ以上の第１のスイッチング素子と、前記第１の接続点に接続される第１のインダクタと、アノードが前記第１の接続点に接続される第１のダイオードとを有する第１の電力変換回路と、
第３の接続点にて一端同士が接続され第４の接続点にて他端同士が接続されるように互いに並列接続される２つ以上の第２のスイッチング素子と、前記第３の接続点に接続される第２のインダクタと、カソードが前記第１のダイオードのカソードに接続されアノードが前記第３の接続点に接続される第２のダイオードとを有し、前記第４の接続点が前記第２の接続点に接続される第２の電力変換回路と、
制御信号をドライブ回路に供給する制御回路と、
を備える電源回路。
【請求項２】
前記制御回路は、
第１の制御信号と第２の制御信号とを有し、前記第１のインダクタと前記第２のインダクタとに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第１の電力変換回路と前記第２の電力変換回路とから出力される出力電圧に基づいて、
前記第１のインダクタに入力される前記交流電源の出力電圧の１周期のうちの半周期において、前記第２の制御信号で前記第２のスイッチング素子をそれぞれオンさせている間に前記第１の制御信号で前記第１のスイッチング素子を同時にオン、オフさせる、または前記第２の制御信号で前記第２のスイッチング素子を同時にオン、オフさせている間に前記第１の制御信号で前記第１のスイッチング素子をそれぞれオンさせる、
および、
前記第２のインダクタに入力される前記交流電源の出力電圧の１周期のうちの残りの半周期において、前記第１の制御信号で前記第１のスイッチング素子をそれぞれオンさせている間に前記第２の制御信号で前記第２のスイッチング素子を同時にオン、オフさせる、または前記第１の制御信号で前記第１のスイッチング素子を同時にオン、オフさせている間に前記第２の制御信号で前記第２のスイッチング素子をそれぞれオンさせる
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
第３のスイッチング素子と、前記第３のスイッチング素子の一端に接続される第３のインダクタと、アノードが前記第３のスイッチング素子の一端に接続される第３のダイオードとを有する第３の電力変換回路と、
第４のスイッチング素子と、前記第４のスイッチング素子の一端に接続される第４のインダクタと、アノードが前記第４のスイッチング素子の一端に接続される第４のダイオードとを有し、前記第４のスイッチング素子の他端が前記第３のスイッチング素子の他端に接続され、前記第４のインダクタの他端が前記第３のインダクタの他端と第５の接続点で接続される第４の電力変換回路と、
第５のスイッチング素子と、前記第５のスイッチング素子の一端に接続される第５のインダクタと、アノードが前記第５のスイッチング素子の一端に接続される第５のダイオードとを有する第５の電力変換回路と、
第６のスイッチング素子と、前記第６のスイッチング素子の一端に接続される第６のインダクタと、アノードが前記第６のスイッチング素子の一端に接続される第６のダイオードとを有し、前記第６のスイッチング素子の他端が前記第５のスイッチング素子の他端に接続され、前記第６のインダクタの他端が前記第５のインダクタの他端と第６の接続点で接続される第６の電力変換回路と、
制御信号をドライブ回路に供給する制御回路
を備える電源回路。
【請求項４】
前記制御回路は、
第３の制御信号と第４の制御信号とを有し、前記第５の接続点と前記第６の接続点とに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第３の電力変換回路〜前記第６の電力変換回路から出力される出力電圧に基づいて、
前記第５の接続点に入力される前記交流電源の出力電圧の１周期のうちの半周期において、前記第４の制御信号で前記第５のスイッチング素子と前記第６のスイッチング素子とをそれぞれオンさせている間に前記第３の制御信号で前記第３のスイッチング素子と前記第４のスイッチング素子とを交互にオン、オフさせる、または前記第４の制御信号で前記第５のスイッチング素子と前記第６のスイッチング素子とを交互にオン、オフさせている間に前記第３の制御信号で前記第３のスイッチング素子と前記第４のスイッチング素子とをそれぞれオンさせる、
および、
前記第６の接続点に入力される前記交流電源の出力電圧の１周期のうちの残りの半周期において、前記第３の制御信号で前記第３のスイッチング素子と前記第４のスイッチング素子とをそれぞれオンさせているときに前記第４の制御信号で前記第５のスイッチング素子と前記第６のスイッチング素子とを交互にオン、オフさせる、または前記第３の制御信号で前記第３のスイッチング素子と前記第４のスイッチング素子とを交互にオン、オフさせている間に前記第４の制御信号で前記第５のスイッチング素子と前記第６のスイッチング素子とをそれぞれオンさせる
ように、前記第３の制御信号と前記第４の制御信号とをドライブ回路に供給することを特徴とする請求項３に記載の電源回路。
【請求項５】
第７のスイッチング素子と、一端が前記第７のスイッチング素子の一端に接続される第７のインダクタと、アノードが前記第７のスイッチング素子の一端に接続される第７のダイオードとを有する第７の電力変換回路と、
第８のスイッチング素子と、一端が前記第８のスイッチング素子の一端に接続される第８のインダクタと、アノードが前記第８のスイッチング素子の一端に接続される第８のダイオードとを有する第８の電力変換回路と、
第９のスイッチング素子と、一端が前記第９のスイッチング素子の一端に接続される第９のインダクタと、アノードが前記第９のスイッチング素子の一端に接続される第９のダイオードとを有し、前記第９のスイッチング素子の他端が前記第７及び第８のスイッチング素子の他端に接続され、前記第９のインダクタの他端が前記第７及び第８のインダクタの他端と第７の接続点で接続される第９の電力変換回路と、
第１０のスイッチング素子と、一端が前記第１０のスイッチング素子の一端に接続される第１０のインダクタと、アノードが前記第１０のスイッチング素子の一端に接続される第１０のダイオードとを有する第１０の電力変換回路と、
第１１のスイッチング素子と、一端が前記第１１のスイッチング素子の一端に接続される第１１のインダクタと、アノードが前記第１１のスイッチング素子の一端に接続される第１１のダイオードとを有する第１１の電力変換回路と、
第１２のスイッチング素子と、一端が前記第１２のスイッチング素子の一端に接続される第１２のインダクタと、アノードが前記第１２のスイッチング素子の一端に接続される第１２のダイオードとを有し、前記第１２のスイッチング素子の他端が前記第１０及び第１１のスイッチング素子の他端に接続され、前記第１２のインダクタの他端が前記第１０及び第１１のインダクタの他端と第８の接続点で接続される第１２の電力変換回路と、
制御信号をドライブ回路に供給する制御回路と、
を備える電源回路。
【請求項６】
前記制御回路は、
第５の制御信号と第６の制御信号とを有し、前記第７の接続点と前記第８の接続点とに接続される交流電源の出力電圧と、前記交流電源の出力電流と、前記第７の電力変換回路〜前記第１２の電力変換回路から出力される出力電圧に基づいて、
前記第７の接続点に入力される前記交流電源の出力電圧の１周期のうちの半周期において、前記第６の制御信号で前記第１０〜１２のスイッチング素子をそれぞれオンさせている間に前記第５の制御信号で前記第７〜９のスイッチング素子を順次オン、オフさせる、または前記第６の制御信号で前記第１０〜１２のスイッチング素子を順次オン、オフさせている間に前記第５の制御信号で前記第７〜９のスイッチング素子をそれぞれオンさせる、
および、
前記第８の接続点に入力される前記交流電源の出力電圧の１周期のうちの残りの半周期において、前記第５の制御信号で前記第７〜９のスイッチング素子をそれぞれオンさせている間に前記第６の制御信号で前記第１０〜１２のスイッチング素子を順次オン、オフさせる、または前記第５の制御信号で前記第７〜９のスイッチング素子を順次オン、オフさせている間に前記第６の制御信号で前記第１０〜１２のスイッチング素子をオンさせる
ように、前記第５の制御信号と前記第６の制御信号とをドライブ回路に供給することを特徴とする請求項５に記載の電源回路。
【請求項７】
請求項３または請求項４のいずれかに記載の電源回路であって、
前記第３〜第６のスイッチング素子は、それぞれ、ＭＯＳＦＥＴであり、
前記第３の電力変換回路は、前記第３のダイオードの替わりに、第１のＭＯＳＦＥＴを有し、
前記第４の電力変換回路は、前記第４のダイオードの替わりに、第２のＭＯＳＦＥＴを有し、
前記第５の電力変換回路は、前記第５のダイオードの替わりに、第３のＭＯＳＦＥＴを有し、
前記第６の電力変換回路は、前記第６のダイオードの替わりに、第４のＭＯＳＦＥＴを有する
ことを特徴とする電源回路。
【請求項８】
請求項５または請求項６のいずれかに記載の電源回路であって、
前記第７〜第１２のスイッチング素子は、それぞれ、ＭＯＳＦＥＴであり、
前記第７の電力変換回路は、前記第７のダイオードの替わりに、第５のＭＯＳＦＥＴを有し、
前記第８の電力変換回路は、前記第８のダイオードの替わりに、第６のＭＯＳＦＥＴを有し、
前記第９の電力変換回路は、前記第９のダイオードの替わりに、第７のＭＯＳＦＥＴを有し、
前記第１０の電力変換回路は、前記第１０のダイオードの替わりに、第８のＭＯＳＦＥＴを有し、
前記第１１の電力変換回路は、前記第１１のダイオードの替わりに、第９のＭＯＳＦＥＴを有し、
前記第１２の電力変換回路は、前記第１２のダイオードの替わりに、第１０のＭＯＳＦＥＴを有する
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源から負荷へ供給される電力の力率を改善する電源回路に関する。
【背景技術】
【０００２】
図９は、既存の電源回路を示す図である。
図９に示す電源回路９０は、複数のダイオードからなる全波整流用のブリッジ回路を備えないブリッジレスＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路であって、交流電源９１と、フィルタ回路９２と、インダクタ９３、９４と、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）９５、９６と、抵抗９７、９８と、ダイオード９９、１００と、コンデンサ１０１とを備える。
【０００３】
図９に示す電源回路９０では、交流電源９１から負荷１０２へ供給される電力の力率を改善するために、すなわち、交流電源９１の出力電流の波形の位相が交流電源９１の出力電圧の波形の位相に近づく（一致する）ように、ＭＯＳＦＥＴ９５、９６がそれぞれオン、オフされる。
【０００４】
例えば、交流電源９１のＨｏｔ端子の電圧が交流電源９１のＣｏｌｄ端子の電圧よりも大きい場合、ＭＯＳＦＥＴ９５をオン、オフさせるとともに、ＭＯＳＦＥＴ９６を常時オフさせる。ＭＯＳＦＥＴ９５がオンのとき、ＭＯＳＦＥＴ９５のドレイン−ソース間を流れる電流がＭＯＳＦＥＴ９６のボディダイオードに流れる。また、ＭＯＳＦＥＴ９５がオフのとき、ダイオード９９から負荷１０２へ流れる電流がＭＯＳＦＥＴ９６のボディダイオードに流れる。
【０００５】
また、交流電源９１のＣｏｌｄ端子の電圧が交流電源９１のＨｏｔ端子の電圧よりも大きい場合、ＭＯＳＦＥＴ９６をオン、オフさせるとともに、ＭＯＳＦＥＴ９５を常時オフさせる。ＭＯＳＦＥＴ９６がオンのとき、ＭＯＳＦＥＴ９６のドレイン−ソース間を流れる電流がＭＯＳＦＥＴ９５のボディダイオードに流れる。また、ＭＯＳＦＥＴ９６がオフのとき、ダイオード１００から負荷１０２へ流れる電流がＭＯＳＦＥＴ９５のボディダイオードに流れる。
【０００６】
一般に、ＭＯＳＦＥＴのボディダイオードは単独のダイオード（例えば、ダイオード９９やダイオード１００など）よりも順方向電圧が高く、上述したように、常に、ＭＯＳＦＥＴ９５又はＭＯＳＦＥＴ９６のボディダイオードに電流が流れる場合は相応の損失になってしまう。
【０００７】
そこで、例えば、交流電源９１のＨｏｔ端子の電圧が交流電源９１のＣｏｌｄ端子の電圧よりも大きい場合、ＭＯＳＦＥＴ９５をオン、オフさせるとともに、ＭＯＳＦＥＴ９６を常時オンさせ、交流電源９１のＣｏｌｄ端子の電圧が交流電源９１のＨｏｔ端子の電圧よりも大きい場合、ＭＯＳＦＥＴ９６をオン、オフさせるとともに、ＭＯＳＦＥＴ９５を常時オンさせることが考えられる（例えば、特許文献１参照）。
【０００８】
一般に、ＭＯＳＦＥＴのオン電圧はＭＯＳＦＥＴのボディダイオードの順方向電圧よりも低いため、上述のように、ＭＯＳＦＥＴをオン、オフさせていない方のＭＯＳＦＥＴを常時オンさせる場合は、ＭＯＳＦＥＴをオン、オフさせていない方のＭＯＳＦＥＴのボディダイオードに電流が流れる場合に比べて、損失を低減することができる。
【０００９】
このように、電源回路における損失低減は従来から重要な課題となっており、さらなる損失低減が望まれている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−９３９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、損失を抑えた高効率な電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の電源回路は、第１及び第２の電力変換回路と、制御回路とを備える。
前記第１の電力変換回路は、第１の接続点にて一端同士が接続され第２の接続点にて他端同士が接続されるように互いに並列接続される２つ以上の第１のスイッチング素子と、前記第１の接続点に接続される第１のインダクタと、アノードが前記第１の接続点に接続される第１のダイオードとを有する。
前記第２の電力変換回路は、第３の接続点にて一端同士が接続され第４の接続点にて他端同士が接続されるように互いに並列接続される２つ以上の第２のスイッチング素子と、前記第３の接続点に接続される第２のインダクタと、カソードが前記第１のダイオードのカソードに接続されアノードが前記第３の接続点に接続される第２のダイオードとを有し、前記第４の接続点が前記第２の接続点に接続される。
【００１３】
これにより、第１又は第２のスイッチング素子に流れる電流を小さくすることができるため、全体の損失を抑えることができる。
【発明の効果】
【００１４】
本発明によれば、電源回路において損失を抑えて高効率化を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の電源回路を示す図である。
【図２】制御回路及びドライブ回路の一例を示す図である。
【図３】交流電源の出力電圧Ｖａｃ、インバータ回路の出力Ａ＊、Ｂ＊、ＰＷＭ信号Ｓｐｗｍ、及び制御信号ＧａｔｅＱ１、ＧａｔｅＱ２のそれぞれの一例を模式的に示す図である。
【図４】本発明の他の実施形態の電源回路を示す図である。
【図５】本発明のさらに他の実施形態の電源回路を示す図である。
【図６】本発明のさらに他の実施形態の電源回路を示す図である。
【図７】本発明のさらに他の実施形態の電源回路を示す図である。
【図８】本発明のさらに他の実施形態の電源回路を示す図である。
【図９】既存の電源回路を示す図である。
【発明を実施するための形態】
【００１６】
図１は、本発明の実施形態の電源回路を示す図である。なお、図９に示す構成と同じ構成には同じ符号を付している。
図１に示す電源回路１は、電力変換回路２（第１の電力変換回路）と、電力変換回路３（第２の電力変換回路）と、交流電源９１と電力変換回路２、３との間に設けられるフィルタ回路９２と、負荷１０２に並列接続されるコンデンサ１０１と、制御回路４と、ドライブ回路５とを備える。
【００１７】
電力変換回路２は、接続点Ａ（第１の接続点）にて一端同士が接続され接続点Ｂ（第２の接続点）にて他端同士が接続されるように互いに並列接続される２つのＮチャネルのＭＯＳＦＥＴ６（６−１、６−２）（第１のスイッチング素子）と、接続点Ａに一端が接続されるインダクタ７（第１のインダクタ）と、カソードがコンデンサ１０１の他端に接続されアノードが接続点Ａに接続されるダイオード８（第１のダイオード）と、各ＭＯＳＦＥＴ６のゲート−ソース間に設けられる抵抗９とを有する。
【００１８】
電力変換回路３は、接続点Ｃ（第３の接続点）にて一端同士が接続され接続点Ｄ（第４の接続点）にて他端同士が接続されるように互いに並列接続される２つのＮチャネルのＭＯＳＦＥＴ１０（１０−１、１０−２）（第２のスイッチング素子）と、接続点Ｃに一端が接続されるインダクタ１１（第２のインダクタ）と、カソードがコンデンサ１０１の他端に接続されアノードが接続点Ｃに接続されるダイオード１２（第２のダイオード）と、各ＭＯＳＦＥＴ１０のゲート−ソース間に設けられる抵抗１３とを有する。なお、接続点Ｂ、Ｄはコンデンサ１０１の一端に接続され、コンデンサ１０１の一端はグランドに接続されている。
【００１９】
フィルタ回路９２は、コモンモードノイズやノーマルモードノイズを抑えるためのフィルタ回路であって、コイル１４、１５と、コンデンサ１６〜１８とを有し、出力側一端（コンデンサ１７の一端）がインダクタ７の他端に接続され、出力側他端（コンデンサ１７の他端）がインダクタ１１の他端に接続される。
【００２０】
制御回路４は、ＭＯＳＦＥＴ６−１、６−２を制御する制御信号ＧａｔｅＱ１（第１の制御信号）とＭＯＳＦＥＴ１０−１、１０−２を制御する制御信号ＧａｔｅＱ２（第２の制御信号）とを生成する。交流電源９１の出力電圧の１周期のうちの半周期において、すなわち、フィルタ回路９２に入力される交流電圧の１周期のうちの半周期において、制御信号ＧａｔｅＱ２でＭＯＳＦＥＴ１０−１、１０−２をそれぞれ常時オンさせているときに制御信号ＧａｔｅＱ１でＭＯＳＦＥＴ６−１、６−２を同時にオン、オフさせる、制御信号ＧａｔｅＱ２でＭＯＳＦＥＴ１０−１、１０−２を同時にオン、オフさせているときに制御信号ＧａｔｅＱ１でＭＯＳＦＥＴ６−１、６−２をそれぞれ常時オンさせる。また、交流電源９１の出力電圧の１周期のうちの残りの半周期において、すなわち、フィルタ回路９２に入力される交流電圧の１周期のうちの残りの半周期において、制御信号ＧａｔｅＱ１でＭＯＳＦＥＴ６−１、６−２をそれぞれ常時オンさせているときに制御信号ＧａｔｅＱ２でＭＯＳＦＥＴ１０−１、１０−２を同時にオン、オフさせる、制御信号ＧａｔｅＱ１でＭＯＳＦＥＴ６−１、６−２を同時にオン、オフさせているときに制御信号ＧａｔｅＱ２でＭＯＳＦＥＴ１０−１、１０−２をそれぞれ常時オンさせる制御信号ＧａｔｅＱ２（第２の制御信号）を生成する。なお、例えば、交流電源９１のＨｏｔ端子の電圧が交流電源９１のＣｏｌｄ端子の電圧よりも高くなる期間を上記半周期とし、Ｃｏｌｄ端子の電圧がＨｏｔ端子の電圧よりも高くなる期間を上記残りの半周期とする。
【００２１】
ドライブ回路５は、制御信号ＧａｔｅＱ１をＭＯＳＦＥＴ６−１、６−２のそれぞれのゲート端子（制御端子）に送ることにより制御信号ＧａｔｅＱ１によりＭＯＳＦＥＴ６−１、６−２をそれぞれ駆動させる。また、ドライブ回路５は、制御信号ＧａｔｅＱ２をＭＯＳＦＥＴ１０−１、１０−２のそれぞれのゲート端子（制御端子）に送ることにより制御信号ＧａｔｅＱ２によりＭＯＳＦＥＴ１０−１、１０−２をそれぞれ駆動させる。
【００２２】
このように、本実施形態の電源回路１は、２つのＭＯＳＦＥＴ６を互いに並列接続するとともに、２つのＭＯＳＦＥＴ１０を互いに並列接続しているため、ＭＯＳＦＥＴがオン、オフしていない方の各ＭＯＳＦＥＴにおける１つあたりのＭＯＳＦＥＴに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。
【００２３】
例えば、ＭＯＳＦＥＴ６、１０のオン抵抗をそれぞれ０.００８［Ω］とし、ＭＯＳＦＥＴ６、１０のオン時にＭＯＳＦＥＴ６、１０に流れる電流をそれぞれ１２［Ａｒｍｓ］とする。交流電源９１のＨｏｔ端子側にＭＯＳＦＥＴ６を１つのみ備え、Ｃｏｌｄ端子側にＭＯＳＦＥＴ１０を１つのみ備える場合、ＭＯＳＦＥＴ６又はＭＯＳＦＥＴ１０がオンするときに発生する損失は（０.０８×１２）×１２＝１１.５２［Ｗ］となる。一方、本実施形態の電源回路１では、ＭＯＳＦＥＴがオン、オフしていない方の各ＭＯＳＦＥＴにおける１つあたりのＭＯＳＦＥＴに流れる電流が１／２になるため、各ＭＯＳＦＥＴ６又は各ＭＯＳＦＥＴ１０がオンするときに発生する全体の損失は（０.０８×６）×６×２＝５.７６［Ｗ］となる。
【００２４】
また、本実施形態の電源回路１は、ＭＯＳＦＥＴがオン、オフしていない方の各ＭＯＳＦＥＴにおける１つあたりのＭＯＳＦＥＴに流れる電流を小さくすることができるため、１つあたりのＭＯＳＦＥＴの発熱を抑えることができる。すなわち、２つのＭＯＳＦＥＴ６を互いに並列接続するとともに、２つのＭＯＳＦＥＴ１０を互いに並列接続しているため、ＭＯＳＦＥＴ６又はＭＯＳＦＥＴ１０に発生する熱を分散することができる。これにより、ヒートシンクやファンなどの冷却部品を削減することができるため、放熱対策にかかるコストを低減することができる。
【００２５】
また、本実施形態の電源回路１は、ＭＯＳＦＥＴ６−１、６−２が同時にオン、オフしているとき、ＭＯＳＦＥＴ１０−１、１０−２が常時オンし、ＭＯＳＦＥＴ１０−１、１０−２が同時にオン、オフしているとき、ＭＯＳＦＥＴ６−１、６−２が常時オンするため、ＭＯＳＦＥＴ６−１、６−２とＭＯＳＦＥＴ１０−１、１０−２とが互いに同じタイミングでオン、オフする場合に比べて、ＭＯＳＦＥＴ６、１０のスイッチング回数が低減され、ノイズを抑えることができる。
【００２６】
図２は、制御回路４及びドライブ回路５をハードウェアで構成するときの一例を示す図である。
図２に示す制御回路４は、ダイオード２０、２１と、抵抗２２〜３１と、コンパレータ３２、３３と、インバータ回路３４、３５と、ＯＲ回路３６、３７と、ＰＷＭ信号生成部３８とを備える。
【００２７】
すなわち、交流電源９１のＨｏｔ端子の電圧はダイオード２０を介して抵抗２２、２３により分圧されコンパレータ３２のマイナスの入力端子に入力される。一定電圧Ｖｒｅｆは抵抗２４、２５により分圧されコンパレータ３２のプラスの入力端子に入力される。また、コンパレータ３２の出力は抵抗２６を介してコンパレータ３２のプラスの入力端子に入力されるとともに、インバータ回路３４に入力される。インバータ回路３４の出力＊ＡはＯＲ回路３６の一方の入力端子に入力される。例えば、図３に示すように、交流電源９１のＨｏｔ端子の電圧がＣｏｌｄ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも大きいとき、コンパレータ３２の出力はローレベルであり、インバータ回路３４の出力＊Ａはハイレベルである。また、ＯＲ回路３６の他方の入力端子にはＰＷＭ信号生成部３８から出力されるＰＷＭ信号Ｓｐｗｍが入力される。ＰＷＭ信号生成部３８は、交流電源９１の出力電圧Ｖａｃ、交流電源９１の出力電流Ｉａｃ、及び電源回路１の出力電圧Ｖｏｕｔなどに基づいて、出力電流Ｉａｃの位相が出力電圧Ｖａｃの位相に近づく（一致する）ように、例えば、図３に示すようなＰＷＭ信号Ｓｐｗｍのデューティを制御する。ＯＲ回路３６は、インバータ回路３４の出力＊ＡとＰＷＭ信号Ｓｐｗｍとの論理和を制御信号ＧａｔｅＱ２としてドライブ回路５に出力する。例えば、インバータ回路３４の出力＊Ａがハイレベルの間、図３に示すように、制御信号ＧａｔｅＱ２もハイレベルになる。ドライブ回路５のアンプ３９は、制御信号ＧａｔｅＱ２をＭＯＳＦＥＴ１０−１、１０−２のそれぞれのゲート端子に出力する。制御信号ＧａｔｅＱ２がハイレベルのとき、ＭＯＳＦＥＴ１０−１、１０−２はそれぞれオンし、制御信号ＧａｔｅＱ２がローレベルのとき、ＭＯＳＦＥＴ１０−１、１０−２はそれぞれオフする。
【００２８】
また、交流電源９１のＣｏｌｄ端子の電圧はダイオード２１を介して抵抗２７、２８により分圧されコンパレータ３３のマイナスの入力端子に入力される。一定電圧Ｖｒｅｆは抵抗２９、３０により分圧されコンパレータ３３のプラスの入力端子に入力される。また、コンパレータ３３の出力は抵抗３１を介してコンパレータ３３のプラスの入力端子に入力されるとともに、インバータ回路３５に入力される。インバータ回路３５の出力＊ＢはＯＲ回路３７の一方の入力端子に入力される。例えば、図３に示すように、交流電源９１のＣｏｌｄ端子の電圧がＨｏｔ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも大きいとき、コンパレータ３３の出力はローレベルであり、インバータ回路３５の出力＊Ｂはハイレベルである。また、ＯＲ回路３７の他方の入力端子にはＰＷＭ信号Ｓｐｗｍが入力される。ＯＲ回路３７は、インバータ回路３５の出力＊ＢとＰＷＭ信号Ｓｐｗｍとの論理和を制御信号ＧａｔｅＱ１としてドライブ回路５に出力する。ドライブ回路５のアンプ４０は、制御信号ＧａｔｅＱ１をＭＯＳＦＥＴ６−１、６−２のそれぞれのゲート端子に出力する。制御信号ＧａｔｅＱ１がハイレベルのとき、ＭＯＳＦＥＴ６−１、６−２はそれぞれオンし、制御信号ＧａｔｅＱ１がローレベルのとき、ＭＯＳＦＥＴ６−１、６−２はそれぞれオフする。
【００２９】
例えば、図３に示すように、交流電源９１のＨｏｔ端子の電圧がＣｏｌｄ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも大きいとき、ＰＷＭ信号Ｓｐｗｍが制御信号ＧａｔｅＱ１として制御回路４から出力されるとともに、常時ハイレベルの制御信号ＧａｔｅＱ２が制御回路４から出力される。このとき、ドライブ回路５は、制御信号ＧａｔｅＱ１に基づいてＭＯＳＦＥＴ６−１、６−２を同時にオン、オフし、制御信号ＧａｔｅＱ２に基づいてＭＯＳＦＥＴ１０−１、１０−２を常時オンする。
【００３０】
また、図３に示すように、交流電源９１のＨｏｔ端子の電圧がＣｏｌｄ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも小さいとき、又は、交流電源９１のＣｏｌｄ端子の電圧がＨｏｔ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも小さいとき、ＰＷＭ信号Ｓｐｗｍが制御信号ＧａｔｅＱ１、ＧａｔｅＱ２として制御回路４から出力される。このとき、ドライブ回路５は、制御信号ＧａｔｅＱ１に基づいてＭＯＳＦＥＴ６−１、６−２をオン、オフするとともに、制御信号ＧａｔｅＱ２に基づいてＭＯＳＦＥＴ１０−１、１０−２をオン、オフする。
【００３１】
また、図３に示すように、交流電源９１のＣｏｌｄ端子の電圧がＨｏｔ端子の電圧よりも大きく、かつ、閾値Ｖｔｈよりも大きいとき、常時ハイレベルの制御信号ＧａｔｅＱ１が制御回路４から出力されるとともに、ＰＷＭ信号Ｓｐｗｍが制御信号ＧａｔｅＱ２として制御回路４から出力される。このとき、ドライブ回路５は、制御信号ＧａｔｅＱ１に基づいてＭＯＳＦＥＴ６−１、６−２を常時オンし、制御信号ＧａｔｅＱ２に基づいてＭＯＳＦＥＴ１０−１、１０−２を同時にオン、オフする。
【００３２】
このように制御回路４を構成することにより、ＭＯＳＦＥＴ６、１０のうち、一方のＭＯＳＦＥＴを同時にオン、オフし、他方のＭＯＳＦＥＴを常時オンさせることができる。
また、交流電源９１のＨｏｔ端子の電圧とＣｏｌｄ端子の電圧との大小をコンパレータ３２、３３で比較する際、抵抗２６、３１により不感帯（ヒステリシス幅）を設けているため、Ｈｏｔ端子の電圧及びＣｏｌｄ端子の電圧が互いに同じような大きさのとき（交流電源９１の出力電圧Ｖａｃが中心付近にあるとき）に発生するチャタリングを防ぐことができる。
【００３３】
なお、制御回路４は、ソフトウェアにより実現してもよい。すなわち、制御回路４は、例えば、プロセッサ（例えば、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、又はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）など）及びメモリを含み、メモリに格納されている、交流電源９１のＨｏｔ端子の電圧とＣｏｌｄ端子の電圧との大小を比較するためのプログラムやＰＷＭ信号Ｓｐｗｍを生成するためのプログラムなどをプロセッサが実行することで実現してもよい。
【００３４】
また、上記実施形態では、ＭＯＳＦＥＴ６、１０がそれぞれ２つずつ並列接続される構成であるが、例えば、図４に示すように、３つのＭＯＳＦＥＴ６（６−１〜６−３）を互いに並列接続するとともに、３つのＭＯＳＦＥＴ１０（１０−１〜１０−３）を互いに並列接続するなど、ＭＯＳＦＥＴ６、１０のそれぞれの数は特には限定されない。なお、各ＭＯＳＦＥＴ６は全て制御信号ＧａｔｅＱ１に基づいて駆動され、各ＭＯＳＦＥＴ１０は全て制御信号ＧａｔｅＱ２に基づいて駆動されるものとする。
【００３５】
また、上記実施形態では、ＭＯＳＦＥＴ６、１０にそれぞれ流れる電流を小さくして損失を低減するために、２つ以上のＭＯＳＦＥＴ６を互いに並列接続するとともに、２つ以上のＭＯＳＦＥＴ１０を互いに並列接続する構成であるが、交流電源９１のＨｏｔ端子とコンデンサ１０１との間において２つ以上の電力変換回路２を互いに並列接続するとともに、交流電源９１のＣｏｌｄ端子とコンデンサ１０１との間において２つ以上の電力変換回路３を互いに並列接続するように構成してもよい。なお、ドライブ回路５は、制御信号ＧａｔｅＱ１に基づいて各電力変換回路２のそれぞれのＭＯＳＦＥＴ６を駆動させ、制御信号ＧａｔｅＱ２に基づいて各電力変換回路３のそれぞれのＭＯＳＦＥＴ１０を駆動させるものとする。
【００３６】
例えば、図５に示す電源回路５０のように、交流電源９１のＨｏｔ端子とコンデンサ１０１との間において互いに並列接続される２つの電力変換回路２−１、２−２と、交流電源９１のＣｏｌｄ端子とコンデンサ１０１との間において互いに並列接続される２つの電力変換回路３−１、３−２とを備えてもよい。
【００３７】
電力変換回路２−１（第３の電力変換回路）は、ＭＯＳＦＥＴ６−１（第３のスイッチング素子）と、ＭＯＳＦＥＴ６−１の一端に接続されるインダクタ７−１（第３のインダクタ）と、カソードがコンデンサ１０１の一端に接続されアノードがＭＯＳＦＥＴ６−１の一端に接続されるダイオード８−１（第３のダイオード）とを有し、ＭＯＳＦＥＴ６−１の他端がコンデンサ１０１の他端に接続される。
【００３８】
電力変換回路２−２（第４の電力変換回路）は、ＭＯＳＦＥＴ６−２（第４のスイッチング素子）と、ＭＯＳＦＥＴ６−２の一端に接続されるインダクタ７−２（第４のインダクタ）と、カソードがコンデンサ１０１の一端に接続されアノードがＭＯＳＦＥＴ６−２の一端に接続されるダイオード８−２（第４のダイオード）とを有し、ＭＯＳＦＥＴ６−２の他端がコンデンサ１０１の他端に接続され、インダクタ７−１の他端がインダクタ７−２の他端と接続点Ｅ（第５の接続点）で接続される。
【００３９】
また、電力変換回路３−１（第５の電力変換回路）は、ＭＯＳＦＥＴ１０−１（第５のスイッチング素子）と、ＭＯＳＦＥＴ１０−１の一端に接続されるインダクタ１１−１（第５のインダクタ）と、カソードがコンデンサ１０１に接続されアノードがＭＯＳＦＥＴ１０−１に接続されるダイオード１２−１（第５のダイオード）とを有し、ＭＯＳＦＥＴ１０−１の他端がコンデンサ１０１の他端に接続される。
【００４０】
また、電力変換回路３−２（第６の電力変換回路）は、ＭＯＳＦＥＴ１０−２（第６のスイッチング素子）と、ＭＯＳＦＥＴ１０−２の一端に接続されるインダクタ１１−２（第６のインダクタ）と、カソードがコンデンサ１０１に接続されアノードがＭＯＳＦＥＴ１０−２に接続されるダイオード１２−２（第６のダイオード）とを有し、ＭＯＳＦＥＴ１０−２の他端がコンデンサ１０１の他端に接続され、インダクタ１１−１の他端がインダクタ１１−２の他端と接続点Ｆ（第６の接続点）で接続される。
【００４１】
制御回路４は、ＭＯＳＦＥＴ６−１、６−２を制御する制御信号（第３の制御信号）とＭＯＳＦＥＴ１０−１、１０−２を制御する制御信号（第４の制御信号）とを生成する。制御回路４は、ＭＯＳＦＥＴ６−１、６−２をオン、オフさせる際、ＭＯＳＦＥＴ６−１のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ６−２のゲート端子に入力される制御信号の位相とを互いに１８０度ずらす。また、制御回路４は、ＭＯＳＦＥＴ１０−１、１０−２をオン、オフさせる際、ＭＯＳＦＥＴ１０−１のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ１０−２のゲート端子に入力される制御信号の位相とを互いに１８０度ずらす。すなわち、制御回路４は、フィルタ回路９２に入力される交流電圧の１周期のうちの半周期において、ＭＯＳＦＥＴ１０−１、１０−２をそれぞれ常時オンさせているときＭＯＳＦＥＴ６−１、６−２を交互にオン、オフさせ、ＭＯＳＦＥＴ１０−１、１０−２を交互にオン、オフさせているときＭＯＳＦＥＴ６−１、６−２をそれぞれ常時オンさせる。また、制御回路４は、フィルタ回路９２に入力される交流電圧の１周期のうちの残りの半周期において、ＭＯＳＦＥＴ６−１、６−２をそれぞれ常時オンさせているときＭＯＳＦＥＴ１０−１、１０−２を交互にオン、オフさせ、ＭＯＳＦＥＴ６−１、６−２を交互にオン、オフさせているときＭＯＳＦＥＴ１０−１、１０−２を常時オンさせる。
【００４２】
このように構成することにより、図１に示す電源回路１と同様に、複数のＭＯＳＦＥＴを互いに並列接続させることで、ＭＯＳＦＥＴがオン、オフしていない方の各ＭＯＳＦＥＴにおける１つあたりのＭＯＳＦＥＴに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。
【００４３】
また、このように構成することにより、フィルタ回路９２からみたときに電源回路５０に流れる電流の周波数は２倍になるため、その分コイル１４、１５やコンデンサ１６、１７を小型化することができ、フィルタ回路９２の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、各制御信号の周波数を１／２にすれば、電力変換回路２−１、２−２のＭＯＳＦＥＴ６−１、６−２や電力変換回路３−１、３−２のＭＯＳＦＥＴ１０−１、１０−２のスイッチング損失を半分に低減することができる。
【００４４】
また、例えば、図６に示す電源回路６０のように、交流電源９１のＨｏｔ端子とコンデンサ１０１との間において互いに並列接続される３つの電力変換回路２−１、２−２、２−３と、交流電源９１のＣｏｌｄ端子とコンデンサ１０１との間において互いに並列接続される３つの電力変換回路３−１、３−２、３−３とを備えてもよい。
【００４５】
電力変換回路２−１（第７の電力変換回路）は、ＭＯＳＦＥＴ６−１（第７のスイッチング素子）と、ＭＯＳＦＥＴ６−１の一端に接続されるインダクタ７−１（第７のインダクタ）と、カソードがコンデンサ１０１の一端に接続されアノードがＭＯＳＦＥＴ６−１の一端に接続されるダイオード８−１（第７のダイオード）とを有し、ＭＯＳＦＥＴ６−１の他端がコンデンサ１０１の他端に接続される。
【００４６】
電力変換回路２−２（第８の電力変換回路）は、ＭＯＳＦＥＴ６−２（第８のスイッチング素子）と、ＭＯＳＦＥＴ６−２の一端に接続されるインダクタ７−２（第８のインダクタ）と、カソードがコンデンサ１０１の一端に接続されアノードがＭＯＳＦＥＴ６−２の一端に接続されるダイオード８−２（第８のダイオード）とを有し、ＭＯＳＦＥＴ６−２の他端がコンデンサ１０１の他端に接続される。
【００４７】
電力変換回路２−３（第９の電力変換回路）は、ＭＯＳＦＥＴ６−３（第９のスイッチング素子）と、ＭＯＳＦＥＴ６−３の一端に接続されるインダクタ７−３（第９のインダクタ）と、カソードがコンデンサ１０１の一端に接続されアノードがＭＯＳＦＥＴ６−３の一端に接続されるダイオード８−３（第９のダイオード）とを有し、ＭＯＳＦＥＴ６−３の他端がコンデンサ１０１の他端に接続され、インダクタ７−３の他端がインダクタ７−１、７−２の他端と接続点Ｅ（第７の接続点）で接続される。
【００４８】
また、電力変換回路３−１（第１０の電力変換回路）は、ＭＯＳＦＥＴ１０−１（第１０のスイッチング素子）と、ＭＯＳＦＥＴ１０−１の一端に接続されるインダクタ１１−１（第１０のインダクタ）と、カソードがコンデンサ１０１に接続されアノードがＭＯＳＦＥＴ１０−１に接続されるダイオード１２−１（第１０のダイオード）とを有し、ＭＯＳＦＥＴ１０−１の他端がコンデンサ１０１の他端に接続される。
【００４９】
また、電力変換回路３−２（第１１の電力変換回路）は、ＭＯＳＦＥＴ１０−２（第１１のスイッチング素子）と、ＭＯＳＦＥＴ１０−２の一端に接続されるインダクタ１１−２（第１１のインダクタ）と、カソードがコンデンサ１０１に接続されアノードがＭＯＳＦＥＴ１０−２に接続されるダイオード１２−２（第１１のダイオード）とを有し、ＭＯＳＦＥＴ１０−２の他端がコンデンサ１０１の他端に接続される。
【００５０】
また、電力変換回路３−３（第１２の電力変換回路）は、ＭＯＳＦＥＴ１０−３（第１２のスイッチング素子）と、ＭＯＳＦＥＴ１０−３の一端に接続されるインダクタ１１−３（第１２のインダクタ）と、カソードがコンデンサ１０１に接続されアノードがＭＯＳＦＥＴ１０−３に接続されるダイオード１２−３（第１２のダイオード）とを有し、ＭＯＳＦＥＴ１０−３の他端がコンデンサ１０１の他端に接続され、インダクタ１１−３の他端がインダクタ１１−１、１１−２の他端と接続点Ｆ（第８の接続点）で接続される。
【００５１】
制御回路４は、ＭＯＳＦＥＴ６−１〜６−３を制御する制御信号（第５の制御信号）とＭＯＳＦＥＴ１０−１〜１０−３を制御する制御信号（第６の制御信号）とを生成する。制御回路４は、ＭＯＳＦＥＴ６−１〜６−３をオン、オフさせる際、ＭＯＳＦＥＴ６−１のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ６−２のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ６−３のゲート端子に入力される制御信号の位相とを互いに１２０度ずらす。また、制御回路４は、ＭＯＳＦＥＴ１０−１〜１０−３をオン、オフさせる際、ＭＯＳＦＥＴ１０−１のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ１０−２のゲート端子に入力される制御信号の位相と、ＭＯＳＦＥＴ１０−３のゲート端子に入力される制御信号の位相とを互いに１２０度ずらす。すなわち、制御回路４は、フィルタ回路９２に入力される交流電圧の１周期のうちの半周期において、ＭＯＳＦＥＴ１０−１〜１０−３をそれぞれ常時オンさせている間、ＭＯＳＦＥＴ６−１〜６−３を順次オン、オフさせる、ＭＯＳＦＥＴ１０−１〜１０−３を順次オン、オフさせている間、ＭＯＳＦＥＴ６−１〜６−３をそれぞれ常時オンさせる。また、制御回路４は、フィルタ回路９２に入力される交流電圧の１周期のうちの残りの半周期において、ＭＯＳＦＥＴ６−１〜６−３をそれぞれ常時オンさせている間、ＭＯＳＦＥＴ１０−１〜１０−３を順次オン、オフさせる、ＭＯＳＦＥＴ６−１〜６−３を順次オン、オフさせている間、ＭＯＳＦＥＴ１０−１〜１０−３をそれぞれ常時オンさせる。
【００５２】
このように構成することにより、図１に示す電源回路１と同様に、複数のＭＯＳＦＥＴを互いに並列接続させることで、ＭＯＳＦＥＴがオン、オフしていない方の各ＭＯＳＦＥＴにおける１つあたりのＭＯＳＦＥＴに流れる電流を小さくすることができるため、全体の損失を抑えて高効率化を図ることができる。
【００５３】
また、このように構成することにより、インダクタ７−１〜７−３のうちの１つのインダクタに流れる電流やインダクタ１１−１〜１１−３のうちの１つのインダクタに流れる電流を、図１に示す電源回路１のインダクタ７やインダクタ１１に流れる電流に比べて、小さくすることができる。そのため、１つあたりのインダクタに流れる電流を小さくすることができるため、各インダクタのインダクタンス値を高めることができる。そのため、インダクタに流れる電流がゼロにならない連続動作モードで電源回路５０、６０を駆動させる場合であっても、各インダクタの直流重畳特性を大きくする必要がないため、各インダクタが大きくならず、回路全体の大型化を抑えることができる。
【００５４】
また、上述のように、２つ以上の電力変換回路２を互いに並列接続するとともに、２つ以上の電力変換回路３を互いに並列接続する場合において、各電力変換回路２のそれぞれのダイオード８をＭＯＳＦＥＴに替えるとともに、各電力変換回路３のそれぞれのダイオード１２をＭＯＳＦＥＴに替えてもよい。なお、例えば、ダイオード８と替えたＭＯＳＦＥＴのゲート端子には、ＭＯＳＦＥＴ６のゲート端子に入力される信号の反転信号が入力され、ダイオード１２と替えたＭＯＳＦＥＴには、ＭＯＳＦＥＴ１０のゲート端子に入力される信号の反転信号が入力されるものとする。
【００５５】
例えば、図７に示す電源回路７０のように、ＭＯＳＦＥＴ６−１とコンデンサ１０１との間にＭＯＳＦＥＴ７１−１（第１のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ６−２とコンデンサ１０１との間にＭＯＳＦＥＴ７１−２（第２のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ１０−１とコンデンサ１０１との間にＭＯＳＦＥＴ７２−１（第３のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ１０−２とコンデンサ１０１との間にＭＯＳＦＥＴ７２−２（第４のＭＯＳＦＥＴ）を設けてもよい。
【００５６】
なお、ＭＯＳＦＥＴ６−１、６−２のそれぞれのゲート端子に入力される制御信号の位相を互いに１８０度ずらすとともに、ＭＯＳＦＥＴ１０−１、１０−２のそれぞれのゲート端子に入力される制御信号の位相を互いに１８０度ずらしてもよい。このように構成することにより、フィルタ回路９２からみたときに電源回路５０に流れる電流の周波数は２倍になるため、その分コイル１４、１５やコンデンサ１６、１７を小型化することができ、フィルタ回路９２の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、制御信号ＧａｔｅＱ１、ＧａｔｅＱ２のそれぞれの周波数を１／２にすれば、ＭＯＳＦＥＴ６−１、６−２やＭＯＳＦＥＴ１０−１、１０−２のスイッチング損失を半分に低減することができる。
【００５７】
また、例えば、図８に示す電源回路８０のように、ＭＯＳＦＥＴ６−１とコンデンサ１０１との間にＭＯＳＦＥＴ８１−１（第５のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ６−２とコンデンサ１０１との間にＭＯＳＦＥＴ８１−２（第６のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ６−３とコンデンサ１０１との間にＭＯＳＦＥＴ８１−３（第７のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ１０−１とコンデンサ１０１との間にＭＯＳＦＥＴ８２−１（第８のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ１０−２とコンデンサ１０１との間にＭＯＳＦＥＴ８２−２（第９のＭＯＳＦＥＴ）を設け、ＭＯＳＦＥＴ１０−３とコンデンサ１０１との間にＭＯＳＦＥＴ８２−３（第１０のＭＯＳＦＥＴ）を設けてもよい。
【００５８】
なお、ＭＯＳＦＥＴ６−１〜６−３のそれぞれのゲート端子に入力される制御信号の位相を互いに１２０度ずらすとともに、ＭＯＳＦＥＴ１０−１〜１０−３のそれぞれのゲート端子に入力される制御信号の位相を互いに１２０度ずらしてもよい。
【００５９】
このように、ダイオード８、１２をそれぞれＭＯＳＦＥＴに替えた電源回路７０（又は電源回路８０）は、各ＭＯＳＦＥＴ７１（又は各ＭＯＳＦＥＴ８１）及び各ＭＯＳＦＥＴ１０と、各ＭＯＳＦＥＴ７２（又は各ＭＯＳＦＥＴ８２）及び各ＭＯＳＦＥＴ６とを交互にオン、オフさせることにより負荷１０２側の直流電力を交流に変換しフィルタ回路９２を介して交流電源９１へ供給することができる。すなわち、各ＭＯＳＦＥＴをインバータ回路として機能させることにより、電源回路７０（又は電源回路８０）を双方向のＡＣ／ＤＣ回路として動作させることができる。
【００６０】
なお、図７に示す電源回路７０において、負荷１０２から交流電源９１へ電力を供給する際、ＭＯＳＦＥＴ７１−１、７１−２及びＭＯＳＦＥＴ１０−１、１０−２のそれぞれのゲート端子に入力される信号の位相を互いに１８０度ずらすとともに、ＭＯＳＦＥＴ７２−１、７２−２及びＭＯＳＦＥＴ６−１、６−２のそれぞれのゲート端子に入力される信号の位相を互いに１８０度ずらしてもよい。このように構成することにより、フィルタ回路９２からみたときに電源回路７０に流れる電流の周波数は２倍になるため、その分コイル１４、１５やコンデンサ１６、１７を小型化することができ、フィルタ回路９２の小型化、軽量化、省コスト化を図ることができる。また、このように構成する場合において、制御信号ＧａｔｅＱ１、ＧａｔｅＱ２のそれぞれの周波数を１／２にすれば、ＭＯＳＦＥＴ６−１、６−２、７１−１、７１−２やＭＯＳＦＥＴ１０−１、１０−２、７２−１、７２−２のスイッチング損失を半分に低減することができる。
【００６１】
また、上記実施形態における各ＭＯＳＦＥＴ（例えば、ＭＯＳＦＥＴ６−１、１０−１やＭＯＳＦＥＴ７１−１、７２−１など）は、それぞれ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など比較的オン抵抗が小さい他のスイッチング素子に替えてもよい。なお、各ＭＯＳＦＥＴをＩＧＢＴ等ボディダイオードを持たず逆耐圧を持たない素子に替える場合、それらスイッチング素子にそれぞれダイオードを並列接続する必要がある。
【符号の説明】
【００６２】
１  電源回路
２、３  電力変換回路
４  制御回路
５  ドライブ回路
６、１０  ＭＯＳＦＥＴ
７、１１  インダクタ
８、１２  ダイオード
９、１３  抵抗
９１  交流電源
９２  フィルタ回路
１０２  負荷
【図１】
2013034338.tif 000003
【図２】
2013034338.tif 000004
【図３】
2013034338.tif 000005
【図４】
2013034338.tif 000006
【図５】
2013034338.tif 000007
【図６】
2013034338.tif 000008
【図７】
2013034338.tif 000009
【図８】
2013034338.tif 000010
【図９】
2013034338.tif 000011