(57)【要約】【課題】不揮発性半導体記憶装置においてリーク電流を抑制し読み出し動作を正確に実行する。【解決手段】この不揮発性半導体記憶装置は、１導電型の半導体層と、第１方向に並ぶように前記第１半導体層上に形成される複数の第２導電型のウエルを有する。この複数のウエルの各々に、メモリブロックが配列される。複数のメモリブロックは、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のＮＡＮＤセルユニットを配列してなる。複数のワード線が、１つのメモリブロック中の複数のＮＡＮＤセルユニットに共通に接続される。複数のビット線は、第１方向に延びて複数のメモリブロックに存在するＮＡＮＤセルユニットの一端に接続される。ソース線は、ＮＡＮＤセルユニットの他端に接続される。ウエルドライバは、第１電圧、又は第１電圧よりも大きい第２電圧を選択的に複数の前記ウエルの各々に与える制御を行う。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
第１方向に並ぶように前記第１半導体層上に形成される複数の第２導電型のウエルと、
複数の前記ウエルの各々に配列され、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のＮＡＮＤセルユニットを配列してなる複数のメモリブロックと、
１つの前記メモリブロック中の複数の前記ＮＡＮＤセルユニットに共通に接続される複数のワード線と、
前記第１方向に延びて前記複数のメモリブロックに存在する前記ＮＡＮＤセルユニットの一端に接続される複数のビット線と、
前記ＮＡＮＤセルユニットの他端に接続されるソース線と、
複数の前記ウエルの電位を独立に制御可能に構成されたウエルドライバと
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ウエルドライバは、第１電圧、又は前記第１電圧よりも大きく、前記メモリセルに対する読み出し動作時に前記ビット線に与えられるビット線電圧と略同一の電圧である第２電圧を選択的に前記ウエルの各々に与える請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ウエルドライバは、複数の前記ウエルのうち選択された前記ＮＡＮＤセルユニットが配置された選択ウエルに第１電圧を印加し、複数の前記ウエルのうち前記選択ウエル以外の少なくとも１つのウエルに前記第２電圧を印加する制御を行う請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体層は、読み出し動作時に前記第２電圧を与えられる請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
複数のビット線はそれぞれ、複数の前記ブロックにそれぞれ配列された複数の前記ＮＡＮＤセルユニットに共通接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することができ、大容量化を実現できる半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、ビット線からＮＡＮＤセルユニットを介してソース線側に電流が流れるか否かを判定することによりメモリセルが保持するデータを読み出す。このとき、ビット線からＮＡＮＤセルユニットが形成されるウエルにリーク電流が流れることにより、読み出し動作時に誤読み出しが発生する虞がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１２９７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は不揮発性半導体記憶装置において読み出し動作を正確に実行することを可能とするものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、第１導電型の半導体層と、第１方向に並ぶように前記第１半導体層上に形成される複数の第２導電型のウエルを有する。この複数のウエルの各々に、メモリブロックが配列される。複数のメモリブロックは、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のＮＡＮＤセルユニットを配列してなる。複数のワード線が、１つのメモリブロック中の複数のＮＡＮＤセルユニットに共通に接続される。
複数のビット線は、第１方向に延びて複数のメモリブロックに存在するＮＡＮＤセルユニットの一端に接続される。ソース線は、ＮＡＮＤセルユニットの他端に接続される。ウエルドライバは、第１電圧、又は第１電圧よりも大きい第２電圧を選択的に複数の前記ウエルの各々に与える制御を行う。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【図２】１つのメモリブロックＢＬＫの等価回路図である。
【図３】１つのＮＡＮＤセルユニットＮＵの概略断面図である。
【図４】メモリセルアレイ１１の概略断面図である。
【図５】メモリセルアレイ１１の概略平面図である。
【図６】実施の形態に係るＮＡＮＤ型フラッシュメモリの動作を示す概略図である。
【図７】実施の形態に係るＮＡＮＤ型フラッシュメモリの動作を示す波形図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、この発明の実施の形態のＮＡＮＤ型フラッシュメモリを説明する。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、不揮発性メモリセルが配列されたメモリセルアレイ１１、ワード線ドライバを含むロウデコーダ１２、カラムデコーダ１３及びデータ制御回路１４を有する。
【００１０】
メモリセルアレイ１１は、複数のメモリブロックＢＬＫをＹ方向に沿って配列して構成される。ここでは、一例として１６個のメモリブロックＢＬＫ０〜１５が含まれる場合を説明する。しかし、この数に限定されることを意味するものではない。
【００１１】
アドレスＡｄｄは、入出力バッファ１５を介してアドレスバッファ１７に取り込まれ、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ１２及びカラムデコーダ１３に転送される。コマンドＣｍｄは、入出力バッファ１５を介してコマンドデコーダ１６によりデコードされてコントローラ１９に送られ、動作制御に供される。データＤａｔａは、入出力バッファ１５を介しデータバス２０を介して、データ制御回路１４との外部との間で転送される。
データ制御回路１４は、メモリセルアレイ１１内のメモリセルから読み出したデータを検知、増幅するセンスアンプ回路を備え、書き込み時はデータ入出力バッファ１５から供給される書き込みデータを一時記憶してビット線電圧制御を行なう。ロウデコーダ１２はアドレスバッファ１７から供給されるロウアドレス信号をデコードしてメモリセルアレイ１１のワード線の選択駆動を行う。カラムデコーダ１３はアドレスバッファ１７から供給されるカラムアドレス信号をデコードしてメモリセルアレイ１１のビット線選択を行う。
【００１２】
コントローラ１９は、データ制御回路１４などを制御してメモリセルアレイ１１の読み出し制御、書き込み及び消去のシーケンス制御を行なう。読み出し、書き込み及び消去の動作モードに応じて種々の内部電圧を発生するために、内部電圧発生回路１８が設けられている。
【００１３】
具体的に内部電圧発生回路１８は、消去電圧発生回路１８ａ、書込み電圧発生回路１８ｂ、読出し電圧発生回路１８ｃその他の各種昇圧回路を含む。内部発生回路１８は、コマンドＣｍｄに従ってコントローラ１９により制御されて、各種動作に用いられる電圧を生成し、供給する。
また、ウエルドライバ２１は、メモリブロックＢＬＫ０〜１５が形成されるＰ型ウエル、及びそのＰ型ウエルが形成されるＮ型ウエル、更にはそのＮ型ウエルが形成されるＰ型半導体基板に電圧を与える機能を有する。
【００１４】
図２は、１つのメモリブロックＢＬＫ０の構成を示す回路図である。各メモリブロックＢＬＫは、複数のＮＡＮＤセルユニットＮＵをＸ方向に配列して構成されている。また、各メモリブロックＢＬＫには、ワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及びソース線ＳＬ等が配列されている。
【００１５】
ＮＡＮＤセルユニットＮＵは、複数の不揮発性メモリセルＭＣを直列接続したメモリストリングと、その両端に接続されるドレイン側選択トランジスタＳ１、ソース側選択トランジスタＳ２とにより構成される。図２では、６４個のメモリセルＭＣ０〜６３及び選択トランジスタＳ１，Ｓ２が直列接続されて１つのＮＡＮＤセルユニットＮＵを構成する例を示しているが、これはあくまでも一例である。メモリセルＭＣは、チャネル領域上にゲート絶縁膜（トンネル絶縁膜）を介して浮遊ゲートが形成され、浮遊ゲート上にゲート間絶縁膜を介して制御ゲートが積層されたＭＯＳトランジスタ構造を有する。浮遊ゲートは、電荷蓄積機能を有する絶縁膜（例えばシリコン窒化膜）で置き換えられても良い。
【００１６】
ドレイン側選択ゲート線ＳＧＤは、Ｘ方向に並ぶｍ個（ｍは正の整数）のドレイン側選択トランジスタＳ１のゲートに共通接続される。ソース側選択ゲート線ＳＧＳは、Ｘ方向に並ぶｍ個のソース側選択トランジスタＳ２のゲートに共通接続される。ＮＡＮＤストリングＮＵの一端（ドレイン側選択トランジスタＳ１）は、ビット線ＢＬに接続される。また、ＮＡＮＤストリングＮＵの他端（ソース側選択トランジスタＳ２）はソース線ＳＬに接続される。Ｘ方向に並ぶＮＡＮＤストリングＮＵの集合が、データ消去の単位となるメモリブロックを構成する。この実施の形態では、後述するように、複数のブロックＢＬＫが１つのＰ型ウエル内に形成される。
【００１７】
図３は、１つのＮＡＮＤセルユニットＮＵのＹ方向に沿った概略断面図である。ＮＡＮＤセルユニットＮＵは、例えば６４個のメモリセルＭＣ０〜６３を直列接続してなるメモリストリングと、このメモリストリングの両端に接続されたドレイン側選択トランジスタＳ１、およびソース側選択トランジスタＳ２を備えている。互いに隣接するメモリセルＭＣ０〜ＭＣ６３は、ｐ型ウエル３上において、メモリトランジスタのドレイン・ソースとして機能するｎ型不純物拡散層４０を共有している。各メモリセルＭＣは、２つのｎ型不純物拡散層４０間に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された浮遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介して形成される制御ゲートを有する。ワード線ＷＬは図３の紙面垂直方向（Ｘ方向）を長手方向として形成され、図２のＸ方向に隣接するメモリセルＭＣの制御ゲートを共通接続する。
【００１８】
また、ドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２は、ｎ型不純物拡散層４０、４０’の間に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極を有する。ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳは、紙面垂直方向（Ｘ方向）を長手方向として延びるように形成され、図２のＸ方向に隣接するドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２のゲート電極を共通接続する。
【００１９】
図４は、メモリセルアレイ１１の概略断面図を示している。ｐ型の半導体基板１上に形成されたｎ型ウエル２上に形成されている。ｎ型ウエル２の上部には、更に複数個（図４では４個）のｐ型ウエル３（０）〜３（３）が形成されている。この実施の形態のメモリセルアレイ１１は、ｐ型ウエル３（０）〜３（３）上に形成されている。
４個のｐ型ウエル３（０）〜３（３）の各々に、４個のメモリブロックＢＬＫが形成されている。例えば、ｎ型ウエル２が１つのプレーンに相当している。従来において、１つのプレーン中にｐ型ウエルは１つしか存在していなかった。一方、本実施の形態においては、１つのプレーン中に複数のｐ型ウエル３（０）〜３（３）が存在している。すなわち、従来では１つであったｐ型ウエルを複数に分割していると言える。
【００２０】
そして、この４個のｐ型ウエル３（０）〜（３）は、前述のウエルドライバ２１により、独立に電圧制御される。具体的には、読出し動作が実行されるメモリブロックＢＬＫが含まれるｐ型ウエル３は、ビット線ＢＬに与えられる電圧（例えば１．５Ｖ）よりも小さい電圧、例えば接地電位Ｖｓｓ（０Ｖ）又は１Ｖをウエルドライバ２１により与えられる。一方、読出し動作が実行されないｐ型ウエル３は、ビット線ＢＬに与えられる電圧と略等しい電圧、例えば１．５Ｖを与えられる。
【００２１】
なお、図５に示すように、ｐ型ウエル３（０）内に形成される４つのメモリブロックＢＬＫ０〜３は、ソース線ＳＬ０に共通接続される。同様にｐ型ウエル３（１）内に形成される４つのメモリブロックＢＬＫ４〜７は、ソース線ＳＬ１に共通接続される。また、ｐ型ウエル３（２）内に形成される４つのメモリブロックＢＬＫ８〜１１は、ソース線ＳＬ２に共通接続される。同様にｐ型ウエル３（３）内に形成される４つのメモリブロックＢＬＫ１２〜１５は、ソース線ＳＬ３に共通接続される。
また、ビット線ＢＬは図５のＹ方向に隣接するメモリセルユニットＭＮに共通接続されている。すなわち、ビット線ＢＬの各々は、ブロックＢＬＫ０〜１５にそれぞれ配列された複数のメモリセルユニットＭＵを共通接続している。
【００２２】
次に、実施の形態に係る不揮発性半導体記憶装置における読み出し動作を、図６及び図７を参照して説明する。ここでは、メモリブロックＢＬＫ０内のいずれかのワード線ＷＬに沿ったメモリセルＭＣが選択される場合を例にとって説明する。
読み出し動作を実行する場合には、まず、外部から供給されるブロックアドレスに従い、１つのメモリブロックＢＬＫ（例えばメモリブロックＢＬＫ０）が選択される。そして、その選択されたメモリブロックＢＬＫ内の１つの選択ワード線ＷＬｓに沿ったメモリセルＭＣｓが選択メモリセルとして選択される。ここで、選択されたメモリブロックＢＬＫが属するｐ型ウエル３（０）を読出し対象ウエル３（０）(選択ウエル)と称し、選択されたメモリブロックＢＬＫが属しないｐ型ウエル３（１）〜（３）を読出し非対象ウエル３（１）〜（３）(非選択ウエル)と称する場合がある。この場合、図６に示すように、ウエルドライバ２１は、付属の転送トランジスタを制御して、読出し対象ｐ型ウエル３（０）には電圧０Ｖ又は１．０Ｖを供給する。この電圧は、読出し動作時にビット線ＢＬに与えられる電圧（１．５Ｖ）よりも小さい電圧である。ここで、０Ｖ又は１．０Ｖのように二通りの電圧を与えるようにしたのは、電圧値の低い閾値電圧分布を読む場合において、いわゆるネガティブセンス読出しを行うことを可能にするためである。
一方、ウエルドライバ２１は、読出し非対象ｐ型ウエル３（１）〜（３）には、ビット線ＢＬに与えられる電圧（１．５Ｖ）と略等しい電圧（例えば１．５Ｖ）を供給する。なお、ウエルドライバ２１は、読み出し動作時にｎ型ウエル２に、読出し対象ｐ型ウエル３（０）に与えられる電圧よりも大きい電圧（例えば１．５Ｖ）を供給する。更に、ｐ型半導体基板１にはｎ型ウエル２の電圧よりも小さい電圧、例えば設置電圧Ｖｓｓ（０Ｖ）を与える。
【００２３】
図７（ａ）に示すように、ロウデコーダ１２は、メモリブロックＢＬＫ０中の選択メモリセルＭＣｓに接続される選択ワード線ＷＬｓは電圧ＶＣＧＲＶを印加する。電圧ＶＣＧＲＶは、メモリセルＭＣが有する複数の閾値電圧分布の間のほぼ中間に相当する電圧である（１つのメモリセルＭＴｒが複数ビットのデータを記憶する場合には、電圧ＶＣＧＲＶは複数通りの値を取り得る）。
一方、ロウデコーダ１２は、選択メモリセルＭＣｓ以外のメモリセルＭＣ（非選択メモリセルＭＣｎｓ）に接続される非選択ワード線ＷＬｎｓに、読み出しパス電圧ＶＲＥＡＤを印加する。また、読み出しパス電圧ＶＲＥＡＤは、メモリセルＭＣが保持するデータに拘わらずメモリセルＭＣを導通させることができる電圧であり、例えば６Ｖ〜８Ｖ程度の電圧である。
【００２４】
また、ロウデコーダ１２は、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに、それぞれ電圧ＶＳＧ（２Ｖ程度）を印加する。この電圧ＶＳＧは、ドレイン側選択ゲートトランジスタＳ１及びソース側選択トランジスタＳ２を導通させるための電圧である。
【００２５】
そして、カラムデコーダ１３は、選択メモリセルＭＣｓが含まれるＮＡＮＤセルユニットＮＵに接続されるビット線ＢＬに、電圧ＶＢＬ（１．５Ｖ程度）を印加する。一方、カラムデコーダ１３は、選択メモリセルＭＣｓが含まれるＮＡＮＤセルユニットＮＵに接続されるソース線ＳＬ（選択ソース線ＳＬｓ）にこの電圧ＶＢＬよりも小さい電圧ＶＳＬ（１．０Ｖ程度）を印加する。なお、ソース線ＳＬへの電圧印加は、カラムデコーダ１３ではなく、ソース線ドライバが行っても良い。
【００２６】
このような電圧の印加がされることにより、選択メモリセルＭＣｓが含まれるＮＡＮＤセルユニットＮＵでは、次のような読み出し動作が実行される。すなわち、選択メモリセルＭＣｓの閾値電圧が電圧ＶＣＧＲＶよりも大であれば、選択メモリセルＭＣｓは導通しない。このため、ビット線ＢＬの電位は低下せず、電圧ＶＢＬ（１．５Ｖ）のまま維持される。一方、選択メモリセルＭＣｓの閾値電圧が電圧ＶＣＧＲＶ以下である場合には、選択メモリセルＭＣｓは導通し、これによりビット線ＢＬの電位は電圧ＶＳＬ（１Ｖ）まで低下する。このようなビット線ＢＬの電位の変動の大小をセンスアンプ回路３で検出することにより、選択メモリセルＭＣｓの保持データを判定することができる。
【００２７】
なお、選択メモリブロックＢＬＫが存在するＰ型ウエル３内の他のメモリブロックＢＬＫ１〜３では、ロウデコーダ１２やカラムデコーダ１３によりワード線ＷＬや選択ゲート線ＳＧＤ，ＳＧＳの電圧が０Ｖに維持される。同様に、読出し非対象ウエル３（１）〜（３）でも、ワード線ＷＬや選択ゲート線ＳＧＤ，ＳＧＳの電圧が０Ｖに維持される。このため、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒは非導通状態に維持される。しかし、ビット線ＢＬとウエル３に電位差が生じると、この電位差によりリーク電流が流れてしまう。これによりビット線ＢＬの電位が低下することがある。その結果、リーク電流が大きくなると、センスアンプ回路３のリードマージンを低下し、誤読み出し発生の原因となり得る。そこで、本実施の形態では以下のようにｐ型ウエル３(０)〜（３）の電圧を制御する。
【００２８】
図７（ｂ）を参照して、読出し非対象ｐ型ウエル３(１)〜（３）に存在するメモリブロックＢＬＫ４〜１５（非選択）の印加電圧を説明する。
メモリブロックＢＬＫ４〜１５のメモリセルユニットＮＵは、読出し対象のメモリブロックＢＬＫ０に配置されたメモリセルユニットＭＵとビット線ＢＬを共有している。すなわち、メモリブロックＢＬＫ４〜１５のメモリセルユニットＮＵに接続されるビット線ＢＬに印加される電圧は、選択メモリセルＭＣｓが含まれるＮＡＮＤセルユニットＮＵに接続されるビット線と同じ（１．５Ｖ）である。
【００２９】
しかし、ｐ型ウエル３（０）〜（３）は、それぞれ独立して形成され、電圧も独立して制御可能にされている。本実施の形態の読み出し動作では、読出し非対象ｐ型ウエル３（１）〜（３）は、ビット線ＢＬと同じ１．５Ｖの電圧を与えられる。このようにすることにより、ビット線ＢＬと読出し非対象ｐ型ウエル３（１）〜（３）の電位差によるリークは殆ど発生しない。その結果、ビット線ＢＬの電位の低下を抑制することができる。
【００３０】
また、ｎ型ウエル２にはｐ型ウエル３（１）〜（３）と同じ電圧（例えば、１．５Ｖ）が与えられる。その結果、ｎ型ウエル２とｐ型ウエル３（１）〜（３）の間には電位差が生じない。その結果、ｐ型ウエル３（１）〜（３）からｎ型ウエル２へのリーク電流は殆ど流れない。その結果、ｐ型ウエル３（１）〜（３）の電圧降下を抑制し、ビット線ＢＬとｐ型ウエル３（１）〜（３）の電位差が大きくなることを防止することが出来る。また、消費電力を低減することも出来る。
なお、ｐ型の半導体基板１には地電位Ｖｓｓ（０Ｖ）が与えられることが好ましい。ｐ型の半導体基板１上には様々な回路素子が配置されており、ｐ型の半導体基板１に電圧を与えることにより、これらの回路素子の動作特性が変化する場合があるからである。
【００３１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、ｐ型ウエル３に配置されるメモリブロックＢＬＫは１個であっても良い。この場合であってもｐ型ウエル３の電圧を制御することにより誤読出しを防止するという効果は得られる。また、読出し時において、読出し非対象ｐ型ウエル３（１）〜（３）に印加される電圧はビット線ＢＬの電圧と同じで無くても良い。少なくとも、読出し非対象ｐ型ウエル３（１）〜（３）とビット線ＢＬの電位差が、読出し対象ｐ型ウエル３（０）とビット線ＢＬの電位差よりも小さくなれば誤読出しを防止する効果が得られる。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１１・・・メモリセルアレイ、１２・・・ロウデコーダ、１３・・・カラムデコーダ、１４・・・データ制御回路、１５・・・入出力バッファ、１６・・・コマンドデコーダ、１７・・・アドレスバッファ、１８・・・内部電圧発生回路、９・・・コントローラ、２０・・・データバス、  ２１・・・ウエルドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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