(57)【要約】【課題】ゲート電極膜に注入したイオンがチャネル領域に達してＭＩＳＦＥＴの電気特性に影響を与えていた。【解決手段】半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有する。【選択図】図１
2013074189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、
前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、
前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、
を含む電界効果トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記介在層の厚さは、１分子層以上かつ３ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記介在層の厚さは、２ｎｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記介在層の形成位置は、前記第１ゲート電極膜、前記介在層、及び前記第２ゲート電極膜を含むゲート電極全体の膜厚の半分より下であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１ゲート電極膜の厚さは、３０ｎｍ以下であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１導電型となる不純物は、ホウ素であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記電界効果トランジスタが形成される領域以外の領域において、
前記半導体基板の主面上に他のゲート絶縁膜を介して形成されるとともに、前記第１ゲート電極膜と同層に形成され、かつ、前記第１導電型とは反対導電型の第２導電型となる不純物を含んだシリコンを主体とする他の第１ゲート電極膜と、
前記他の第１ゲート電極膜上に形成されるとともに、前記介在層と同層に形成され、かつ、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする他の介在層と、
前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第２ゲート電極膜と同層に形成され、かつ、前記第２導電型となる不純物を含んだシリコンを主体とする他の第２ゲート電極膜と、
を含む他の電界効果トランジスタを有することを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項８】
前記電界効果トランジスタは、前記第２ゲート電極膜上に形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第３ゲート電極膜を含むことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項９】
前記電界効果トランジスタは、
前記第２ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする第２介在層と、
前記第１ゲート電極膜上に前記第２介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第３ゲート電極膜と、
を含むことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項１０】
前記半導体装置は、メモリセルが形成されたメモリセル領域と、前記メモリセル領域の周辺にて回路が形成された周辺回路領域と、を有し、
前記電界効果トランジスタは、前記周辺回路領域に形成され、
前記メモリセル領域では、
前記半導体基板に形成されたトレンチと、
前記トレンチ内に前記ゲート絶縁膜とは異なる第２ゲート絶縁膜を介して形成された埋込ワード線と、
を含む埋込ワード線型のメモリセルを有することを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項１１】
半導体基板の主面上に、絶縁膜を介してシリコンを主体とする第１シリコン膜を形成する工程と、
前記第１シリコン膜上に、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層を形成する工程と、
前記第１シリコン膜上に、前記介在層を介してシリコンを主体とする第２シリコン膜を形成する工程と、
前記第１シリコン膜及び前記第２シリコン膜に対して、前記第２シリコン膜側から不純物イオンを注入する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記介在層を形成する工程では、前記第１シリコン膜を形成する工程で使用したチャンバと同一のチャンバ内で前記第１シリコン膜の表面に酸素及び窒素のうち一方又は両方を供給することで前記介在層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記介在層を形成する工程では、前記第１シリコン膜を形成する工程で使用したチャンバと異なるチャンバ内で前記第１シリコン膜の表面に酸素及び窒素のうち一方又は両方を供給することで前記介在層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記介在層を形成する工程では、前記第１シリコン膜を形成する工程で使用したチャンバと異なるチャンバ内でシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜を形成することで前記介在層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記第１シリコン膜を形成する工程では、前記第１シリコン膜をアモルファス状態で成膜することを特徴とする請求項１１乃至１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記第２シリコン膜を形成する工程では、前記第２シリコン膜をアモルファス状態で成膜することを特徴とする請求項１１乃至１５のいずれか一に記載の半導体装置の製造方法。
【請求項１７】
前記不純物イオンを注入する工程では、アクセプタイオンを注入することを特徴とする請求項１１乃至１６のいずれか一に記載の半導体装置の製造方法。
【請求項１８】
前記不純物イオンを注入する工程では、ホウ素イオンを注入することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記不純物イオンを注入する工程では、前記半導体装置におけるＰチャネルトランジスタを形成する領域でアクセプタイオンを注入し、かつ、前記半導体装置におけるＮチャネルトランジスタを形成する領域でドナーイオンを注入することを特徴とする請求項１１乃至１６のいずれか一に記載の半導体装置の製造方法。
【請求項２０】
前記第２シリコン膜を形成する工程の後、かつ、前記不純物イオンを注入する工程の前において、前記第２シリコン膜上に、シリコンを主体とする第３シリコン膜を形成する工程を含むことを特徴とする請求項１１乃至１９のいずれか一に記載の半導体装置の製造方法。
【請求項２１】
前記第２シリコン膜を形成する工程の後、かつ、前記不純物イオンを注入する工程の前において、
前記第２シリコン膜上に、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする第２介在層を形成する工程と、
前記第２シリコン膜上に、前記第２介在層を介してシリコンを主体とする第３シリコン膜を形成する工程と、
を含むことを特徴とする請求項１１乃至１９のいずれか一に記載の半導体装置の製造方法。
【請求項２２】
前記第２シリコン膜を形成する工程の後、かつ、前記不純物イオンを注入する工程の前において、
メモリセルが形成されたメモリセル領域と、前記メモリセル領域の周辺にて回路が形成された周辺回路領域と、を有する前記半導体装置における前記メモリセル領域に形成された前記第２シリコン膜、前記介在層、及び前記第１シリコン膜を除去する工程と、
前記メモリセル領域の前記半導体基板にトレンチを形成する工程と、
前記トレンチの表面にゲート絶縁膜を形成するための熱処理を施す工程と、
を含むことを特徴とする請求項１１乃至１９のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、導電性のシリコン膜をゲート電極に適用した電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
導電性のシリコン膜をゲート電極に適用した電界効果トランジスタを有する半導体装置においては、電界効果トランジスタの動作速度の遅延を抑えるために、ゲート電極を低抵抗化することがある。例えば、特許文献１には、プレーナ型の電界効果トランジスタにおける、導電性のシリコン膜を用いたゲート電極の形成方法が開示されている。特許文献１では、基板上にゲート絶縁膜を介して形成されたゲート電極となる非結晶シリコン膜に不純物イオン（例えば、ｎＭＩＳＦＥＴではＰイオン、ｐＭＩＳＦＥＴではＢイオン）を注入することで、ゲート電極を低抵抗化している。これにより、低抵抗化された導電性のシリコンをゲート電極に適用したプレーナ型の電界効果トランジスタを形成できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−７３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
特許文献１のようにして不純物イオンを注入することで低抵抗化したシリコン膜をゲート電極に用いる技術を本願発明者らが検討したところ、以下のことが分かった。即ち、ＭＩＳＦＥＴにおけるゲート電極直下にはキャリアがドリフトするチャネル領域が存在し、注入したイオンがこのチャネル領域に達すると、ＭＩＳＦＥＴの電気特性に影響を与え、閾値電圧が変わってしまう。
【０００６】
例えば、更なる微細化の技術動向にあってゲート電極自体を薄くする場合、注入される不純物イオンがシリコン膜（ゲート電極）及びゲート絶縁膜を透過してチャネル領域に達し易くなる。
【０００７】
また、例えば、ゲート電極の形成工程やその後の製造工程の条件によっては、成膜したシリコン膜（ゲート電極）の多結晶化によりシリコン膜（ゲート電極）の膜厚が局所的に薄くなる個所が生じ得、その個所では、注入される不純物イオンがシリコン膜（ゲート電極）及びゲート絶縁膜を透過してチャネル領域に達し易くなる。
【０００８】
さらに、例えば、注入された不純物イオンがシリコン膜（ゲート電極）及びゲート絶縁膜を透過してチャネル領域に達した場合、熱処理を行うと、シリコン膜（ゲート電極）中の不純物イオンがゲート絶縁膜を透過してチャネル領域に拡散し易くなる。
【０００９】
これらの点で、導電性のシリコン膜をゲート電極に適用した電界効果トランジスタを有する半導体装置には改善の余地がある。
【課題を解決するための手段】
【００１０】
本発明の第１の視点においては、半導体装置において、半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有することを特徴とする。
【００１１】
本発明の第２の視点においては、半導体装置の製造方法において、半導体基板の主面上に、絶縁膜を介してシリコンを主体とする第１シリコン膜を形成する工程と、前記第１シリコン膜上に、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層を形成する工程と、前記第１シリコン膜上に、前記介在層を介してシリコンを主体とする第２シリコン膜を形成する工程と、前記第１シリコン膜及び前記第２シリコン膜に対して、前記第２シリコン膜側から不純物イオンを注入する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ゲート電極膜間（シリコン膜間）に配された介在層により、シリコン膜を導電化するために不純物イオンを注入する際、当該不純物イオンがシリコン膜下のチャネル領域にまで到達し難くなる。結果として、トランジスタの閾値電圧のばらつきを低減できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２に続く工程断面図である。
【図４】本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図５】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図６】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図５に続く工程断面図である。
【図７】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図６に続く工程断面図である。
【図８】本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。
【図９】本発明の実施形態３に係る半導体装置における周辺回路領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１０】本発明の実施形態３に係る半導体装置におけるメモリセル領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｙ−Ｙ´間の断面図である。
【図１１】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１２】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１１に続く工程断面図である。
【図１３】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１２に続く工程断面図である。
【図１４】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１３に続く工程断面図である。
【図１５】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１４に続く工程断面図である。
【図１６】本発明の実施形態４に係る半導体装置における周辺回路領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【図１７】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程断面図である。
【発明を実施するための形態】
【００１４】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した断面図である。
【００１５】
図１を参照すると、半導体装置は、多結晶シリコンからなるゲート電極を有するプレーナ型の電界効果トランジスタを有する。
【００１６】
電界効果トランジスタでは、半導体基板１（例えば、シリコン基板）の主面上にゲート絶縁膜２（例えば、シリコン酸化膜）を介して第１ゲート電極膜３ａが形成されている。第１ゲート電極膜３ａは、第１導電型となる不純物（例えば、Ｐイオン、Ｂイオン）を含んだシリコンを主体とする導電膜である。第１ゲート電極膜３ａ上には、介在層４が形成されている。介在層４は、第１ゲート電極膜３ａと第２ゲート電極膜５ａとの間に介在した層（例えば、絶縁層）であり、酸素又は窒素のうち一方又は両方を含んだシリコンを主体とする。介在層４上には、第２ゲート電極膜５ａが形成されている。第２ゲート電極膜５ａは、第１導電型となる不純物（第１ゲート電極膜３ａ中の不純物と同じもの）を含んだシリコンを主体とする導電膜である。第１ゲート電極膜３ａ、介在層４、及び、第２ゲート電極膜５ａは、第１導電型のゲート電極となる。
【００１７】
電界効果トランジスタでは、ゲート絶縁膜２下のチャネル領域（半導体基板１の部分）の両側にソース／ドレイン領域６が形成されている。ソース／ドレイン領域６は、第１導電型となる不純物（例えば、Ｐイオン、Ｂイオン）を含んだシリコンを主体とする領域である。
【００１８】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜図３は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００１９】
まず、半導体基板１の主面上にゲート絶縁膜２を形成し、その後、ゲート絶縁膜２上にシリコンを主体とする第１シリコン膜３を成膜する（ステップＡ１；図２（Ａ）参照）。
【００２０】
ここで、ゲート絶縁膜２は、例えば、熱酸化、プラズマ酸窒化により形成することができる。また、第１シリコン膜３は、例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法により成膜することができる。第１シリコン膜３は、後に熱処理等により多結晶化するが、ステップＡ１の成膜時点では、多結晶であっても、アモルファスであっても良い。ただし、加熱による多結晶化の際のグレインサイズ拡大による表面ラフネス増加を抑えるために、ステップＡ１ではアモルファス状態で第１シリコン膜３を成膜する方が、より好ましい。また、第１シリコン膜３の厚さは３０ｎｍ以下であることが好ましい。
【００２１】
次に、第１シリコン膜３の表面に酸素及び窒素のうち一方又は両方を供給して、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層４を形成する（ステップＡ２；図２（Ｂ）参照）。
【００２２】
ここで、介在層４の厚さは、１分子層以上かつ３．０ｎｍ以下であり、より好ましくは２．０ｎｍ以下である。１分子層以上としているのは、２次元平面状に介在層４のない箇所がある（隙間がある）場合、Ｂ注入時の突き抜け要因となってしまう。あるいは、隙間は第２シリコン膜５形成後の熱処理時にグレインの核として、一部グレインの肥大化要因となる。よって、２次元平面上隙間なく介在層を形成する必要がある。２．０ｎｍまたは３．０ｎｍ以下としているのは、第１、第２シリコン膜３、５は良好な導電性を保つ必要があるため、これより厚くすることは電気特性上好ましくない。
【００２３】
また、介在層４の形成位置は、ゲート電極全体の膜厚（図２（Ｃ）の第１シリコン膜３の下面から第２シリコン膜５の上面までの膜厚）の半分より下に形成することが好ましい。特に、ゲート絶縁膜２と第１シリコン膜３との界面から、３０ｎｍ以下の位置（言い換えれば、ステップＢ２で形成する第１シリコン膜３の厚さは３０ｎｍ以下）であると、より好ましい。つまり、第１シリコン膜３が後の熱処理により多結晶化する際に、結晶グレインの肥大を防ぐためには、厚みは３０ｎｍ以下であることが好ましい。
【００２４】
また、介在層４の形成方法として、以下の２種類の方法が挙げられる。第１の形成方法として、第１シリコン膜３を成膜した後、同一チャンバ内に酸素及び窒素のうち一方又は両方のガスを供給する。これにより、第１シリコン膜３の表面に介在層４となる薄いシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜が形成される。その後、同一チャンバ内で、第２シリコン膜（図２（Ｃ）の５）を成膜することになる。第２の形成方法として、第１シリコン膜３を成膜した後、他のチャンバ移して酸化又は窒化若しくは酸窒化処理するか、或いは、他のチャンバに移して介在層４となるシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜を形成する。その後、元のチャンバ内で第２シリコン膜（図２（Ｃ）の５）を成膜する。
【００２５】
次に、介在層４上にシリコンを主体とする第２シリコン膜５を成膜する（ステップＡ３；図２（Ｃ）参照）。
【００２６】
ここで、第２シリコン膜５は、例えば、ＣＶＤ法により成膜することができる。また、第２シリコン膜５は、後に熱処理等により多結晶化するが、ステップＡ３の成膜時点では、多結晶であっても、アモルファスであっても良い。
【００２７】
次に、第１シリコン膜（図２（Ｃ）の３）及び第２のシリコン膜（図２（Ｃ）の５）に対して、第２シリコン膜５の上方から不純物イオン（例えば、Ｐイオン、Ｂイオン）を注入（導入）する（ステップＡ４；図２（Ｄ）参照）。これにより、第１シリコン膜（図２（Ｃ）の３）及び第２のシリコン膜（図２（Ｃ）の５）は、不純物イオンを含む第１ゲート電極膜３ａ及び第２ゲート電極膜５ａとなる。
【００２８】
次に、基板を活性化アニールする（ステップＡ５；図３（Ａ）参照）。つまり、基板を加熱処理することにより、導入された不純物イオンを第１ゲート電極膜３ａ及び第２ゲート電極膜５ａ全体に拡散させ、活性化させる。
【００２９】
ここで、ステップＡ５では、熱処理によって不純物イオンが第１ゲート電極膜３ａに拡散する一方で、介在層４がストッパとなり、チャネル領域にまで達する不純物イオンの量が低減する。これにより、トランジスタの閾値電圧のばらつきを更に低減できる。なおステップＡ５の活性化アニールは、ステップＡ４のイオン注入時に施すことができ、このタイミングに限定されない。また、後のソース／ドレイン領域形成後のアニールなどといった他の熱処理と併用しても良い。いずれの工程でも、本発明を適用して同様に効果的である。
【００３０】
次に、ゲート電極として残す領域にレジスト７を形成し、その後、レジスト７をマスクとして第２ゲート電極膜５ａ、介在層４、第１ゲート電極膜３ａ、及び、ゲート絶縁膜２を、半導体基板１が表れるまでエッチングする（ステップＡ６；図３（Ｂ）参照）。
【００３１】
最後に、レジスト７をマスクとして半導体基板１に不純物イオンを注入することによりソース／ドレイン領域６を形成し、その後、レジスト７を除去する（ステップＡ７；図３（Ｃ）参照）。これにより、図１と同様な半導体装置ができる。
【００３２】
実施形態１によれば、シリコン膜３、５間に、酸素又は窒素のうち一方又は両方を含んだシリコンを主体とする介在層４を介在させることにより、シリコン膜３、５を導電化（低抵抗化）するために不純物イオンを注入する際、当該不純物イオンがシリコン膜３下のチャネル領域にまで到達し難くなる。その結果、トランジスタの閾値電圧のばらつきを低減できる。
【００３３】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【００３４】
実施形態２は、実施形態１に係るゲート電極を、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor；金属酸化膜半導体電界効果トランジスタ）を相補形に配置したＣＭＯＳ（Complementary Metal Oxide Semiconductor; 相補型金属酸化膜半導体）トランジスタのゲート電極に適用したものである。
【００３５】
図４を参照すると、半導体装置は、半導体基板１１（例えば、シリコン基板）上に素子（トランジスタ）間を電気的に分離するＳＴＩ（Shallow Trench Isolation；例えば、シリコン酸化膜）１２が形成されている。半導体装置は、ＳＴＩ１２で囲まれたＰチャネルトランジスタ３０が形成される領域において半導体基板１１上にＮウェル１４が形成されており、ＳＴＩ１２で囲まれたＮチャネルトランジスタ３１が形成される領域において半導体基板１１上にＰウェル１３が形成されている。Ｐウェル１３は、Ｐ型の不純物を含んだシリコンを主体とするウェルである。Ｎウェル１４は、Ｎ型の不純物を含んだシリコンを主体とするウェルである。
【００３６】
Ｐチャネルトランジスタ３０が形成される領域では、Ｎウェル１４の主面上にゲート絶縁膜１５（例えば、シリコン酸化膜）を介してＰ型第１シリコン膜１６ａが形成されている。Ｐ型第１シリコン膜１６ａは、Ｐ型の不純物を含んだシリコンを主体とする導電膜である。Ｐ型第１シリコン膜１６ａ上には、介在層１７が形成されている。介在層１７は、Ｐ型第１シリコン膜１６ａとＰ型第２シリコン膜１８ａとの間に介在した層（例えば、絶縁層）であり、酸素又は窒素のうち一方又は両方を含んだシリコンを主体とする。介在層１７上には、Ｐ型第２シリコン膜１８ａが形成されている。Ｐ型第２シリコン膜１８ａは、Ｐ型の不純物（Ｐ型第１シリコン膜１６ａ中の不純物と同じもの）を含んだシリコンを主体とする導電膜である。Ｐ型第１シリコン膜１６ａ、介在層１７、及び、Ｐ型第２シリコン膜１８ａは、Ｐ型ゲート電極３２となる。Ｐ型第２シリコン膜１８ａ上には、保護膜１９（例えば、シリコン窒化膜）が形成されている。保護膜１９、Ｐ型第２シリコン膜１８ａ、介在層１７、Ｐ型第１シリコン膜１６ａ、及び、ゲート絶縁膜１５の側壁は、オフセットスペーサ２０（例えば、シリコン窒化膜）を介してサイドウォール２１（例えば、シリコン酸化膜）で覆われている。サイドウォール２１下のＮウェル１４上には、Ｐ−型ＬＤＤ（Lightly Doped Drain）領域２３が形成されている。Ｐ−型ＬＤＤ領域２３とＳＴＩ１２との間の領域におけるＮウェル１４上には、Ｐ＋型ソース／ドレイン領域２４が形成されている。Ｐ−型ＬＤＤ領域２３は、Ｐ型の不純物を含んだシリコンを主体とする領域であり、Ｐ＋型ソース／ドレイン領域２４よりも不純物濃度が薄くなっている。Ｐ＋型ソース／ドレイン領域２４は、Ｐ型の不純物を含んだシリコンを主体とする領域であり、Ｐ−型ＬＤＤ領域２３よりも不純物濃度が濃くなっている。
【００３７】
Ｎチャネルトランジスタ３１が形成される領域では、Ｐウェル１３の主面上にゲート絶縁膜１５（例えば、シリコン酸化膜）を介してＮ型第１シリコン膜１６ｂが形成されている。Ｎ型第１シリコン膜１６ｂは、Ｎ型の不純物を含んだシリコンを主体とする導電膜である。Ｎ型第１シリコン膜１６ｂ上には、介在層１７が形成されている。介在層１７は、Ｎ型第１シリコン膜１６ｂとＮ型第２シリコン膜１８ｂとの間に介在した層（例えば、絶縁層）であり、Ｐチャネルトランジスタ３０における介在層１７と同様に、酸素又は窒素のうち一方又は両方を含んだシリコンを主体とする。介在層１７上には、Ｎ型第２シリコン膜１８ｂが形成されている。Ｎ型第２シリコン膜１８ｂは、Ｎ型の不純物（Ｎ型第１シリコン膜１６ｂ中の不純物と同じもの）を含んだシリコンを主体とする導電膜である。Ｎ型第１シリコン膜１６ｂ、介在層１７、及び、Ｎ型第２シリコン膜１８ｂは、Ｎ型ゲート電極３３となる。Ｎ型第２シリコン膜１８ｂ上には、保護膜１９（例えば、シリコン窒化膜）が形成されている。保護膜１９、Ｎ型第２シリコン膜１８ｂ、介在層１７、Ｎ型第１シリコン膜１６ｂ、及び、ゲート絶縁膜１５の側壁は、オフセットスペーサ２０（例えば、シリコン窒化膜）を介してサイドウォール２１（例えば、シリコン酸化膜）で覆われている。サイドウォール２１下のＰウェル１３上には、Ｎ−型ＬＤＤ領域２５が形成されている。Ｎ−型ＬＤＤ領域２５とＳＴＩ１２との間の領域におけるＰウェル１３上には、Ｎ＋型ソース／ドレイン領域２６が形成されている。Ｎ−型ＬＤＤ領域２５は、Ｎ型の不純物を含んだシリコンを主体とする領域であり、Ｎ＋型ソース／ドレイン領域２６よりも不純物濃度が薄くなっている。Ｎ＋型ソース／ドレイン領域２６は、Ｎ型の不純物を含んだシリコンを主体とする領域であり、Ｎ−型ＬＤＤ領域２５よりも不純物濃度が濃くなっている。
【００３８】
Ｐチャネルトランジスタ３０、Ｎチャネルトランジスタ３１、及び、ＳＴＩ１２を含む基板上には、ライナー膜２２（例えば、シリコン窒化膜）を介して層間絶縁膜２７（例えば、シリコン酸化膜）が形成されている。Ｐチャネルトランジスタ３０が形成された領域では、層間絶縁膜２７及びライナー膜２２を貫通してＰ＋型ソース／ドレイン領域２４と接続されたコンタクトプラグ２９（例えば、タングステン）が形成されている。Ｎチャネルトランジスタ３１が形成された領域では、層間絶縁膜２７及びライナー膜２２を貫通してＮ＋型ソース／ドレイン領域２６と接続されたコンタクトプラグ２８（例えば、タングステン）が形成されている。
【００３９】
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図５〜図７は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００４０】
まず、半導体基板１上の素子分離領域にＳＴＩ１２を形成し、その後、半導体基板１１にＰウェル１３、Ｎウェル１４を形成し、その後、チャネルを形成する（ステップＢ１；図５（Ａ）参照）。
【００４１】
ここで、ＳＴＩ１２、Ｐウェル１３（イオン注入など）、Ｎウェル１４（イオン注入など）、及び、チャネル（イオン注入など）は、周知の方法で形成することができる。なお、チャネルについては、以降、図示しない。
【００４２】
次に、ＳＴＩ１２、Ｐウェル１３、及び、Ｎウェル１４を含む基板の主面上にゲート絶縁膜１５を形成し、その後、ゲート絶縁膜１５上にシリコンを主体とする第１シリコン膜１６を成膜する（ステップＢ２；図５（Ｂ）参照）。
【００４３】
ここで、ゲート絶縁膜１５は、例えば、熱酸化、プラズマ酸窒化により形成することができる。また、第１シリコン膜１６は、例えば、ＣＶＤ法により成膜することができる。第１シリコン膜１６は、後に熱処理等により多結晶化するが、本工程の成膜時点では、多結晶であっても、アモルファスであっても良い。ただし、加熱による多結晶化の際のグレインサイズ拡大による表面ラフネス増加を抑えるために、ステップＢ２ではアモルファス状態で第１シリコン膜１６を成膜する方が、より好ましい。また、第１シリコン膜１６の厚さは３０ｎｍ以下であることが好ましい。
【００４４】
次に、第１シリコン膜１６の表面に酸素及び窒素のうち一方又は両方を供給して、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層１７を形成する（ステップＢ３；図５（Ｃ）参照）。
【００４５】
ここで、介在層１７の厚さは、１分子層以上かつ３ｎｍ以下であり、より好ましくは２ｎｍ以下である。介在層１７の形成位置は、ゲート電極全体の膜厚（図６（Ａ）の第１シリコン膜１６の下面から第２シリコン膜１８の上面までの膜厚）の半分より下に形成することが好ましい。特に、ゲート絶縁膜１５と第１シリコン膜１６との界面から、３０ｎｍ以下の位置（言い換えれば、ステップＢ２で形成する第１シリコン膜１６の厚さは３０ｎｍ以下）であると、より好ましい。
【００４６】
また、介在層１７の形成方法として、以下の２種類の方法が挙げられる。第１の形成方法として、第１シリコン膜１６を成膜した後、同一チャンバ内に酸素及び窒素のうち一方又は両方のガスを供給する。これにより、第１シリコン膜１６の表面に介在層１７となる薄いシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜が形成される。その後、同一チャンバ内で、第２シリコン膜（図６（Ａ）の１８）を成膜することになる。第２の形成方法として、第１シリコン膜１６を成膜した後、他のチャンバ移して酸化又は窒化若しくは酸窒化処理するか、或いは、他のチャンバに移して介在層１７となるシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜を形成する。その後、元のチャンバ内で第２シリコン膜（図６（Ａ）の１８）を成膜する。
【００４７】
次に、介在層１７上にシリコンを主体とする第２シリコン膜１８を成膜する（ステップＢ４；図６（Ａ）参照）。
【００４８】
ここで、第２シリコン膜１８は、例えば、ＣＶＤ法により成膜することができる。また、第２シリコン膜１８は、後に熱処理等により多結晶化するが、ステップＢ４の成膜時点では、多結晶であっても、アモルファスであっても良い。ただし、加熱による多結晶化の際のグレインサイズ拡大による表面ラフネス増加を抑えるために、ステップＢ４ではアモルファス状態で成膜する方が、より好ましい。
【００４９】
次に、Ｎウェル１４が形成された領域の第２シリコン膜１８上にフォトレジスト３４を形成し、その後、フォトレジスト３４をマスクとして、Ｐウェル１３が形成された領域のシリコン膜１８ｂ、１６ｂにドナーイオン（Ａｓ、Ｐなど）を注入する（ステップＢ５；図６（Ｂ）参照）。その後、フォトレジスト３４を除去する。
【００５０】
次に、Ｐウェル１３が形成された領域のＮ型第２シリコン膜１８ｂ上にフォトレジスト３５を形成し、その後、フォトレジスト３５をマスクとして、Ｎウェル１４が形成された領域のシリコン膜１８ａ、１６ａにアクセプタイオン（Ｂなど）を注入する（ステップＢ６；図６（Ｃ）参照）。その後、フォトレジスト３５を除去する。
【００５１】
なお、ステップＢ５とステップＢ６とは順序を入れ替えても良い。ステップＢ５及びステップＢ６の際、介在層１７がストッパとなり、注入されたイオンがチャネル領域に達するのを防ぐ。これにより、トランジスタの閾値電圧のばらつきを低減できる。
【００５２】
また、Ｂ（ホウ素）は、比較的原子量が小さいため、イオン注入時にチャネル領域に達し易い。この観点から、本発明の構成は、アクセプタイオン（特に、Ｂ）をシリコン膜１８ａ、１６ａに注入したＰ型ゲート電極（図４の３２）を有するＰチャネルトランジスタ（図４の３０）に適用する場合により効果的である。
【００５３】
さらに、シリコン膜形成工程（ステップＢ２〜ステップＢ４）の後、イオン注入工程（ステップＢ５〜ステップＢ６）の前に、基板の加熱を要する工程（例えば、別工程で形成するトランジスタのゲート絶縁膜を形成するための熱酸化工程など）が含まれることがある。このとき、シリコン膜が多結晶化され、グレインの肥大化に伴ってラフネスが増加することがある。ラフネスが増加すると、シリコン膜が局所的に薄くなる個所が発生し、その後、注入する不純物イオンがチャネル領域に抜け易くなる。この点、実施例２によれば、シリコン膜１６、１８間に介在層１７を配置しているため、グレインの肥大化が抑制され、シリコン膜１６、１８が局所的に薄くなる個所を低減できる。従って、注入イオンがチャネル領域に達するのを防ぐことができる。
【００５４】
次に、基板全体を加熱処理（活性化アニール）する（ステップＢ７；図７（Ａ）参照）。
【００５５】
ステップＢ７では、加熱処理によりシリコン膜１６ａ、１６ｂ、１８ａ、１８ｂに注入された不純物イオンをシリコン膜１６ａ、１６ｂ、１８ａ、１８ｂ全体に拡散させ活性化させる。特に、加熱処理によって不純物イオンが第１シリコン膜１６ａ、１６ｂに拡散する一方で、介在層１７がストッパとなり、チャネル領域にまで達する不純物イオンの量が低減する。これにより、トランジスタの閾値電圧のばらつきを更に低減できる。なお、不純物活性化のためのアニールは、イオン注入工程（ステップＢ５、ステップＢ６）に施せばよく、このタイミングに限定されない。
【００５６】
なお、ステップＢ７は、後のＬＤＤ形成工程（ステップＢ８）やソース／ドレイン形成工程（ステップＢ８）後のアニールなどといった他の熱処理と併用しても良い。いずれの場合でも、同様に効果的である。
【００５７】
次に、ゲート電極３２、３３として残す領域の第２シリコン膜１８ａ、１８ｂ上に保護膜１９（例えば、シリコン窒化膜）を形成し、その後、保護膜１９をマスクとして第２シリコン膜１８ａ、１８ｂ、介在層１７、第１シリコン膜１６ａ、１６ｂ、及び、ゲート絶縁膜１５を、Ｐウェル１３及びＮウェル１４が表れるまでエッチングし、その後、Ｎウェル１４形成領域上の保護膜１９、Ｐ型第２シリコン膜１８ａ、介在層１７、Ｐ型第１シリコン膜１６ａ、及び、ゲート絶縁膜１５の側壁、及び、Ｐウェル１３形成領域上の保護膜１９、Ｎ型第２シリコン膜１８ｂ、介在層１７、Ｎ型第１シリコン膜１６ｂ、及び、ゲート絶縁膜１５の側壁にサイドウォール状のオフセットスペーサ２０（例えば、シリコン窒化膜）を形成し、その後、ＬＤＤ領域（Ｐウェル１３上にはＮ−型ＬＤＤ領域２５、Ｎウェル１４上にはＰ−型ＬＤＤ領域２３）を形成し、その後、オフセットスペーサ２０の側壁にサイドウォール２１（例えば、シリコン酸化膜）を形成し、その後、ソース／ドレイン領域（Ｐウェル１３上にはＮ＋型ソース／ドレイン領域２６、Ｎウェル１４上にはＰ＋型ソース／ドレイン領域２４）を形成する（ステップＢ８；図７（Ｂ）参照）。これにより、トランジスタ３０、３１ができる。
【００５８】
ここで、保護膜１９は、例えば、第２シリコン膜１８ａ、１８ｂ上にＣＶＤ法などによりシリコン窒化膜を成膜し、その後、ゲート電極３２、３３として残す領域のシリコン窒化膜上にフォトレジストを形成し、当該フォトレジストをマスクとしてシリコン窒化膜を、第２シリコン膜１８ａ、１８ｂが表れるまでエッチングすることにより形成することができる。
【００５９】
また、オフセットスペーサ２０は、ゲート電極３２、３３を含む基板全面にＣＶＤ法などによりシリコン窒化膜を成膜し、その後、Ｐウェル１３及びＮウェル１４が表れるまでシリコン窒化膜をエッチバックすることにより形成することができる。
【００６０】
また、ＬＤＤ領域の形成について、Ｐウェル１３上にＮ−型ＬＤＤ領域２５を形成するときは、Ｐ型ゲート電極３２を含むＮウェル１４が形成された領域上にフォトレジストを形成し、当該フォトレジストをマスクとしてＰウェル１３にドナーイオン（Ａｓ、Ｐなど）を注入し、その後、フォトレジストを除去する。Ｎウェル１４上にＰ−型ＬＤＤ領域２３を形成するときは、Ｎ型ゲート電極３３を含むＰウェル１３が形成された領域上にフォトレジストを形成し、当該フォトレジストをマスクとしてＮウェル１４にアクセプタイオン（Ｂなど）を注入し、その後、フォトレジストを除去する。
【００６１】
また、サイドウォール２１は、オフセットスペーサ２０及びゲート電極３２、３３を含む基板全面にＣＶＤ法などによりシリコン酸化膜を成膜し、その後、Ｎ−型ＬＤＤ領域２５及びＰ−型ＬＤＤ領域２３が表れるまでシリコン酸化膜をエッチバックすることにより形成することができる。
【００６２】
さらに、ソース／ドレイン領域の形成について、Ｐウェル１３上にＮ＋型ソース／ドレイン領域２６を形成するときは、Ｐ型ゲート電極３２を含むＮウェル１４が形成された領域上にフォトレジストを形成し、当該フォトレジストをマスクとしてＰウェル１３にドナーイオン（Ａｓ、Ｐなど）を注入し、その後、フォトレジストを除去する。Ｎウェル１４上にＰ＋型ソース／ドレイン領域２４を形成するときは、Ｎ型ゲート電極３３を含むＰウェル１３が形成された領域上にフォトレジストを形成し、当該フォトレジストをマスクとしてＮウェル１４にアクセプタイオン（Ｂなど）を注入し、その後、フォトレジストを除去する。
【００６３】
最後に、Ｐチャネルトランジスタ３０及びＮチャネルトランジスタ３１を含む基板全面にライナー膜２２（例えば、シリコン窒化膜）を成膜し、その後、ライナー膜２２上に層間絶縁膜２７を形成し、その後、層間絶縁膜２７及びライナー膜２２にソース／ドレイン領域２４、２６に通ずる下穴を形成し、その後、当該下穴にコンタクトプラグ２８、２９を形成する（ステップＢ９；図７（Ｃ）参照）。なお、ステップＢ９の後は、配線、層間絶縁膜、ビアプラグ、上層配線の形成といった周知の工程が続くことになる。
【００６４】
ここで、ライナー膜２２は、例えば、ＣＶＤ法などによりシリコン窒化膜を成膜することにより形成することができる。層間絶縁膜２７は、ＳＯＤ（Spin on Dielectric；スピンオン層間絶縁膜）を用いることができる。下穴は、層間絶縁膜２７上に下孔を形成する部分で開口したフォトレジストを形成し、その後、当該フォトレジストをマスクとして、層間絶縁膜２７及びライナー膜２２を、ソース／ドレイン領域２４、２６が表れるまでエッチングし、その後、フォトレジストを除去することにより形成することができる。コンタクトプラグ２８、２９は、例えば、下穴を含む層間絶縁膜２７上に導電体膜（例えば、タングステン）を成膜し、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により層間絶縁膜２７が表れるまで研磨することにより形成することができる。
【００６５】
実施形態２によれば、イオン注入工程（ステップＢ５、ステップＢ６；図６（Ｂ）、（Ｃ）参照）の際に、介在層１７がストッパとなり、注入イオンがチャネル領域に達するのを防ぐことができる。これにより、トランジスタ３０、３１の閾値電圧のばらつきを低減できる。
【００６６】
また、シリコン膜形成工程（ステップＢ２〜ステップＢ４；図５（Ｂ）〜図６（Ａ）参照）の後、イオン注入工程（ステップＢ５、ステップＢ６；図６（Ｂ）、（Ｃ）参照）の前に、基板の加熱を要する工程が含まれる場合がある（例えば、別工程で形成するトランジスタのゲート絶縁膜を形成するための熱酸化工程など）。そのような場合に、シリコン膜が多結晶化され、グレインの肥大化に伴ってラフネスが増加することがある。このとき、シリコン膜が局所的に薄くなる個所が発生し、その後、注入する不純物イオンがチャネル領域に抜け易くなる。この点、実施形態２によれば、シリコン膜１６、１８間に介在層１７を配置しているため、グレインの肥大化が抑制され、シリコン膜１６、１８が局所的に薄くなる個所を低減できる。従って、注入イオンがチャネル領域に達するのを防ぐことができる。
【００６７】
さらに、実施形態２によれば、加熱処理（ステップＢ７；図７（Ａ）参照）によって不純物イオンが第１シリコン膜１６に拡散する一方で、介在層１７がストッパとなり、チャネル領域にまで達する不純物イオンの量が低減する。これにより、トランジスタ３０、３１の閾値電圧のばらつきを更に低減できる。
【００６８】
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図８は、本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。図９は、本発明の実施形態３に係る半導体装置における周辺回路領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。図１０は、本発明の実施形態３に係る半導体装置におけるメモリセル領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｙ−Ｙ´間の断面図である。
【００６９】
実施形態３は、実施形態２のゲート電極（図４の３２、３３）の構造を６Ｆ２／ｂＷＬ型ＤＲＡＭ（Dynamic Random Access Memory）チップ３６における周辺回路領域３８のゲート電極３２、３３に応用したものである。
【００７０】
図８を参照すると、ＤＲＡＭチップ３６は、メモリセルアレイが形成された複数のメモリセル領域３７が行方向及び列方向に配置されており、各メモリセル領域３７の周囲には、ＩＯバッファなどの周辺回路が形成された周辺回路領域３８が配置されている。
【００７１】
図９を参照すると、周辺回路領域３８では、実施形態２（図４参照）と同様なＣＭＯＳトランジスタが形成されている。ただし、Ｐ型ゲート電極３２においては、Ｐ型第２シリコン膜１８ａと保護膜１９との間にて、下側から順にＰ型第３シリコン膜４３ａ及び導電膜４４が介在している。同様に、Ｎ型ゲート電極３３においても、Ｎ型第２シリコン膜１８ｂと保護膜１９との間にて、下側から順にＮ型第３シリコン膜４３ｂ及び導電膜４４が介在している。また、コンタクトプラグ２８、２９（保護膜１９を含めても可）を含む層間絶縁膜２７上の一部には、Ｎチャネルトランジスタ３１のＮ＋型ソース／ドレイン領域２６とコンタクトプラグ２８を介して電気的に接続された配線４６ａと、Ｐチャネルトランジスタ３０のＰ＋型ソース／ドレイン領域２４とコンタクトプラグ２９を介して電気的に接続された配線４６ｂと、が形成されている。配線４６ａ、４６ｂを含む基板全面には、エッチングストッパ膜４７が形成されている。エッチングストッパ膜４７上には層間絶縁膜４８が形成されている。
【００７２】
図１０を参照すると、メモリセル領域３７においては、６Ｆ２（設計ルール上のセル面積）／ｂＷＬ（buried Word Line；埋込ワード線）型のメモリセルが形成されている。メモリセル領域３７では、半導体基板１１（例えば、シリコン基板）上に素子（トランジスタ）間を電気的に分離するＳＴＩ（Shallow Trench Isolation；例えば、シリコン酸化膜）１２が形成されている。ＳＴＩ１２で囲まれた領域において半導体基板１１に２つのトレンチ（図１３（Ａ）の１１ａ）が形成されており、当該トレンチの表面（底面、側壁面）にゲート絶縁膜３９（例えば、シリコン酸化膜）が形成されており、当該トレンチにおいて完全に満たされない状態でゲート絶縁膜３９を介して埋込ワード線４０（例えば、金属膜など）が埋め込まれている。埋込ワード線４０は、ゲート電極となる。埋込ワード線４０とＳＴＩ１２との間の領域の半導体基板１１及びＳＴＩ１２上には、周辺回路領域（図９の３８）のＰチャネルトランジスタ（図９の３０）及びＮチャネルトランジスタ（図９の３１）において用いられているゲート絶縁膜（図９の１５）と同層のゲート絶縁膜１５が形成されている。埋込ワード線４０間の領域の半導体基板１１上には、ゲート絶縁膜１５及びゲート絶縁膜３９が形成されていない。ゲート絶縁膜１５、３９及び埋込ワード線４０上にはビットコンタクト層間絶縁膜４２（例えば、シリコン酸化膜）が形成されている。ビットコンタクト層間絶縁膜４２は、埋込ワード線４０間の領域の半導体基板１１上に形成されていない。埋込ワード線４０間の領域の半導体基板１１を含むビットコンタクト層間絶縁膜４２上の一部には、半導体基板１１（ソース領域となる部分）に接続されたＮ型第３シリコン膜４３ｃ（ＢＬ；ビット線）が形成されており、Ｎ型第３シリコン膜４３ｃ上に導電膜４４（例えば、金属膜、シリサイド膜など）を介して保護膜１９（例えば、シリコン窒化膜）が形成されている。保護膜１９、導電膜４４、及び埋込ワード線４０の側壁面ないしビットコンタクト層間絶縁膜４２の表面には、ライナー膜２２（例えば、シリコン窒化膜）が形成されている。ライナー膜２２上には、層間絶縁膜２７（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２７は、保護膜１９上を覆っていない（覆っていても可）。層間絶縁膜２７、ライナー膜２２、ビットコンタクト層間絶縁膜４２、及びゲート絶縁膜１５には、埋込ワード線４０とＳＴＩ１２との間の領域の半導体基板１１（ドレイン領域となる部分）に通ずる下穴が形成されており、当該下穴に容量コンタクトプラグ４５（例えば、タングステン）が埋め込まれている。
【００７３】
メモリセル領域３７では、容量コンタクトプラグ４５（保護膜１９を含めても可）を含む層間絶縁膜２７上の一部には、容量コンタクトプラグ４５と接続された容量コンタクトパッド４６ｃ（例えば、金属膜）が形成されている。容量コンタクトパッド４６ｃ及び保護膜１９を含む層間絶縁膜２７上には、エッチングストッパ膜４７（例えば、シリコン窒化膜）が形成されている。エッチングストッパ膜４７には、容量コンタクトパッド４６ｃに通ずる開口部が形成されている。容量コンタクトパッド４６ｃ上にはクラウン状のキャパシタ５０が形成されている。キャパシタ５０は、下側から順に、導電膜５１（下部電極）、誘電膜５２（容量膜）、導電膜５３（上部電極）が形成されている。導電膜５１は、容量コンタクトパッド４６ｃと接続されている。誘電膜５２及び導電膜５３は、エッチングストッパ膜４７上にも形成されている。導電膜５３上には、プレート電極５４（例えば、金属膜）が形成されている。
【００７４】
次に、本発明の実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図１１〜図１５は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００７５】
まず、半導体基板１上の素子分離領域にＳＴＩ１２を形成し、その後、メモリセル領域３７の半導体基板１１中にディープＮウェル（図示せず）を形成し、その後、周辺回路領域３８の半導体基板１１にＰウェル１３、Ｎウェル１４を形成し、その後、チャネル（図示せず）を形成し、その後、ＳＴＩ１２、Ｐウェル１３、及び、Ｎウェル１４を含む基板の主面上にゲート絶縁膜１５を形成する（ステップＣ１；図１１（Ａ）参照）。
【００７６】
ここで、ＳＴＩ１２、ディープＮウェル（図示せず；イオン注入など）、Ｐウェル１３（イオン注入など）、Ｎウェル１４（イオン注入など）、チャネル（図示せず；イオン注入など）、及び、ゲート絶縁膜１５（例えば、熱酸化、プラズマ酸窒化）は、周知の方法で形成することができる。
【００７７】
次に、ゲート絶縁膜１５上にシリコンを主体とする第１シリコン膜１６を成膜する（ステップＣ２；図１１（Ｂ）参照）。
【００７８】
ここで、第１シリコン膜１６は、周辺回路領域３８のゲート電極（図９の３２、３３）となるものであるが、この段階ではメモリセル領域３７にも形成される。第１シリコン膜１６は、例えば、ＣＶＤ法により成膜することができる。第１シリコン膜１６は、後に熱処理等により多結晶化するが、本工程の成膜時点では、多結晶であっても、アモルファスであっても良い。ただし、加熱による多結晶化の際のグレインサイズ拡大による表面ラフネス増加を抑えるために、ステップＣ２ではアモルファス状態で第１シリコン膜１６を成膜する方が、より好ましい。また、第１シリコン膜１６の厚さは３０ｎｍ以下であることが好ましい。
【００７９】
次に、第１シリコン膜１６の表面に酸素及び窒素のうち一方又は両方を供給して、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層１７を形成する（ステップＣ３；図１２（Ａ）参照）。
【００８０】
ここで、介在層１７の厚さは、１分子層以上かつ３ｎｍ以下であり、より好ましくは２ｎｍ以下である。介在層１７の形成位置は、ゲート電極全体の膜厚（図１２（Ｂ）の第１シリコン膜１６の下面から第２シリコン膜１８の上面までの膜厚）の半分より下に形成することが好ましい。特に、ゲート絶縁膜１５と第１シリコン膜１６との界面から、３０ｎｍ以下の位置（言い換えれば、ステップＣ２で形成する第１シリコン膜１６の厚さは３０ｎｍ以下）であると、より好ましい。
【００８１】
また、介在層１７の形成方法として、以下の２種類の方法が挙げられる。第１の形成方法として、第１シリコン膜１６を成膜した後、同一チャンバ内に酸素及び窒素のうち一方又は両方のガスを供給する。これにより、第１シリコン膜１６の表面に介在層１７となる薄いシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜が形成される。その後、同一チャンバ内で、第２シリコン膜（図１２（Ｂ）の１８）を成膜することになる。第２の形成方法として、第１シリコン膜１６を成膜した後、他のチャンバ移して酸化又は窒化若しくは酸窒化処理するか、或いは、他のチャンバに移して介在層１７となるシリコン酸化膜又はシリコン窒化膜若しくはシリコン酸窒化膜を形成する。その後、元のチャンバ内で第２シリコン膜（図１２（Ｂ）の１８）を成膜する。
【００８２】
次に、介在層１７上にシリコンを主体とする第２シリコン膜１８を成膜する（ステップＣ４；図１２（Ｂ）参照）。
【００８３】
ここで、第２シリコン膜１８は、例えば、ＣＶＤ法により成膜することができる。また、第２シリコン膜１８は、後に熱処理等により多結晶化するが、ステップＣ４の成膜時点では、多結晶であっても、アモルファスであっても良い。ただし、加熱による多結晶化の際のグレインサイズ拡大による表面ラフネス増加を抑えるために、ステップＣ４ではアモルファス状態で成膜する方が、より好ましい。
【００８４】
次に、メモリセル領域３７の第２シリコン膜１８、介在層１７、及び第１シリコン膜１６を除去し、その後、基板上に埋込ワード線（図１０の４０）形成用のハードマスク４９を形成し、その後、ハードマスク４９をマスクとしてゲート絶縁膜１５及び半導体基板１１をエッチングすることによりトレンチ１１ａを形成する（ステップＣ５；図１３（Ａ）参照）。
【００８５】
ここで、メモリセル領域３７の第２シリコン膜１８、介在層１７、及び第１シリコン膜１６の除去では、例えば、周辺回路領域３８の第２シリコン膜１８上にフォトレジストを形成し、その後、当該フォトレジストをマスクとしてメモリセル領域３７の第２シリコン膜１８、介在層１７、及び第１シリコン膜１６をエッチングすることによりトレンチ１１ａを形成し、その後、フォトレジストを除去する。
【００８６】
また、ハードマスク４９には、例えば、シリコン酸化膜、シリコン窒化膜、その他半導体基板１１のドライエッチングに対して選択性の高い膜を用いることができる。また、ハードマスク４９は、例えば、基板全面にハードマスク４９を成膜（例えば、ＣＶＤ法）し、その後、ハードマスク４９上に、埋込ワード線（図１０の４０）形成用の開口部を有するフォトレジストを形成し、その後、当該フォトレジストをマスクとしてハードマスク４９をエッチングし、その後、フォトレジストを除去することにより形成することができる。
【００８７】
さらに、トレンチ１１ａの形成では、例えば、ＳＴＩ１２の底面よりも深くならない程度の深さまで、ゲート絶縁膜１５の半導体基板１１をドライエッチングすることにより形成することができる。
【００８８】
次に、基板全面に、メモリセル領域３７のトランジスタ用のゲート絶縁膜３９（例えば、シリコン酸化膜）を形成する（ステップＣ６；図１３（Ｂ）参照）。
【００８９】
ここで、ゲート絶縁膜３９は、例えば、熱酸化又はプラズマ酸窒化により形成することができる。この熱処理により、先に形成した周辺回路領域３８のシリコン膜１６、１８が多結晶化されるが、本発明ではシリコン膜１６、１８間に介在層１７を介在させたことにより、多結晶化の際のグレインの肥大化が抑制される。従って、当該シリコン膜１６、１８が局所的に薄くなる個所が発生し難い。これにより、後のステップＣ８及びステップＣ９における当該シリコン膜１６ａ、１６ｂ、１８ａ、１８ｂへの不純物イオン注入の際、局所的に薄い個所を介したチャネル領域へのイオン抜けが低減される。これにより、トランジスタの閾値電圧のばらつきを低減できる。
【００９０】
なお、シリコン膜１６、１８の多結晶化によるグレインの肥大化をもたらす熱処理は、ステップＣ６のメモリセル領域３７のトランジスタ用のゲート絶縁膜３９の形成に限定されない。即ち、周辺回路領域３８のゲート電極となるシリコン膜１６、１８を形成した後に熱処理を施す工程およびイオン注入を施す工程を有していれば、本発明の介在層１７を適用することにより、同様に効果的である。ただし、メモリセル領域３７のトランジスタのゲート絶縁膜３９はより高い温度での熱処理を要することから、先に形成した周辺回路領域３８のシリコン膜１６、１８のグレインサイズがより肥大化することが懸念される。従って、ステップＣ６のように、周辺回路領域３８にシリコン膜１６、１８を形成した後に、メモリセル領域３７のトランジスタのゲート絶縁膜３９を形成するための熱処理を施す工程を有する半導体装置の製造方法に、本発明の介在層１７を適用すれば、より効果的である。
【００９１】
次に、トレンチ（図１３（Ａ）の１１ａ）内のゲート絶縁膜３９上に埋込ワード線４０（例えば、導電膜）を形成し、その後、ゲート絶縁膜３９（ハードマスク４９上にある部分）及びハードマスク４９を除去し、その後、基板全面にビットコンタクト層間絶縁膜４２（例えば、シリコン酸化膜）を成膜し、その後、ビットコンタクト層間絶縁膜４２において埋込ワード線４０間の領域の半導体基板１１（ソース領域となる部分）に通ずる開口部を形成し、その後、基板全面に第３シリコン膜４３を成膜する（ステップＣ７；図１４（Ａ）参照）。
【００９２】
ここで、埋込ワード線４０は、例えば、基板全面に導電膜を堆積し、その後、エッチバックにより不要な導電膜を除去することにより、トレンチ（図１３（Ａ）の１１ａ）内のゲート絶縁膜３９上に埋込ワード線４０を形成することができる。
【００９３】
また、ビットコンタクト層間絶縁膜４２における開口部の形成は、例えば、ビットコンタクト層間絶縁膜４２上に、開口部形成用のフォトレジストを形成し、その後、当該フォトレジストをマスクとしてビットコンタクト層間絶縁膜４２をエッチングすることにより開口部を形成することができる。
【００９４】
さらに、第３シリコン膜４３は、例えば、ＣＶＤ法によって成膜することができる。第３シリコン膜４３は、周辺回路領域３８ではゲート電極（図９の３２、３３）の一部になり、メモリセル領域３７ではビット線の一部になる。
【００９５】
次に、周辺回路領域３８のＮウェル１４が形成された領域の第３シリコン膜４３上にフォトレジスト３４を形成し、その後、フォトレジスト３４をマスクとして、周辺回路領域３８のＰウェル１３が形成された領域、及び、メモリセル領域３７のシリコン膜１８ｂ、１６ｂ、４３ｂ及び４３ｃにドナーイオン（Ａｓ、Ｐなど）を注入する（ステップＣ８；図１４（Ｂ）参照）。その後、フォトレジスト３４を除去する。
【００９６】
次に、周辺回路領域３８のＰウェル１３が形成された領域、及び、メモリセル領域３７のＮ型第３シリコン膜４３ｂ及び４３ｃ上にフォトレジスト３５を形成し、その後、フォトレジスト３５をマスクとして、周辺回路領域３８のＮウェル１４が形成された領域のシリコン膜４３ａ、１８ａ、１６ａにアクセプタイオン（Ｂなど）を注入する（ステップＣ９；図１５（Ａ）参照）。その後、フォトレジスト３５を除去する。
【００９７】
なお、ステップＣ８とステップＣ９とは順序を入れ替えても良い。ステップＣ８及びステップＣ９の際、介在層１７がストッパとなり、注入されたイオンがチャネル領域に達するのを防ぐ。これにより、トランジスタの閾値電圧のばらつきを低減できる。
【００９８】
また、実施形態３では、シリコン膜１６ａ、１８ａ間及び１６ｂ、１８ｂ間に介在層１７を導入したことで、ステップＣ６などの熱処理（ゲート絶縁膜３９の形成）においてシリコン膜１６ａ、１６ｂ、１８ａ、１８ｂ、４３ａ、４３ｂのグレインの肥大化によるラフネスの増大が抑制される。これにより、シリコン膜１６ａ、１６ｂ、１８ａ、１８ｂ、４３ａ、４３ｂが局所的に薄くなる個所が発生し難い。従って、ステップＣ８及びステップＣ９で当該シリコン膜１６ａ、１６ｂ、１８ａ、１８ｂにイオン注入を施す際、不純物イオンがシリコン膜１６ａ、１６ｂ、１８ａ、１８ｂ、４３ａ、４３ｂの局所的に薄い個所を介してチャネル領域に注入されるのを防ぐことができる。結果として、トランジスタの閾値電圧のばらつきを低減できる。
【００９９】
さらに、シリコン膜１６ａ、１８ａ間及び１６ｂ、１８ｂ間に介在層１７を導入したことで、チャネル領域にまで達する注入イオンの量を低減できる。そして、注入された不純物イオンの拡散および活性化のためのアニールにおいても、チャネル領域にまで達するイオンを低減できる。結果として、トランジスタの閾値電圧のばらつきを更に低減できる。この作用効果は、Ｂ（ホウ素）を注入するＰチャネルトランジスタのＰ型ゲート電極（図９の３２）に対してより効果的である。
【０１００】
次に、基板全体を加熱処理（活性化アニール）し、その後、基板全面に導電膜４４（例えば、金属膜、シリサイド膜）を成膜し、その後、ゲート電極３２、３３及びビット線（Ｎ型第３シリコン膜４３ｃ）として残す領域の導電膜４４上に保護膜１９（例えば、シリコン窒化膜）を形成し、その後、保護膜１９をマスクとして導電膜４４、第３シリコン膜４３ａ、４３ｂ、４３ｃ、第２シリコン膜１８ａ、１８ｂ、介在層１７、第１シリコン膜１６ａ、１６ｂ、及び、ゲート絶縁膜１５を、Ｐウェル１３及びＮウェル１４が表れるまでエッチングし、その後、周辺回路領域３８でのみ、Ｎウェル１４形成領域上の保護膜１９、Ｐ型第２シリコン膜１８ａ、介在層１７、Ｐ型第１シリコン膜１６ａ、及び、ゲート絶縁膜１５の側壁、及び、Ｐウェル１３形成領域上の保護膜１９、Ｎ型第２シリコン膜１８ｂ、介在層１７、Ｎ型第１シリコン膜１６ｂ、及び、ゲート絶縁膜１５の側壁にサイドウォール状のオフセットスペーサ２０（例えば、シリコン窒化膜）を形成し、その後、ＬＤＤ領域（Ｐウェル１３上にはＮ−型ＬＤＤ領域２５、Ｎウェル１４上にはＰ−型ＬＤＤ領域２３）を形成し、その後、周辺回路領域３８でのみ、オフセットスペーサ２０の側壁にサイドウォール２１（例えば、シリコン酸化膜）を形成し、その後、ソース／ドレイン領域（Ｐウェル１３上にはＮ＋型ソース／ドレイン領域２６、Ｎウェル１４上にはＰ＋型ソース／ドレイン領域２４）を形成する（ステップＣ１０；図１５（Ｂ）参照）。これにより、メモリセル領域３７のビット線、及び、周辺回路領域３８のトランジスタが完成する。
【０１０１】
なお、導電膜４４は、周辺回路領域３８ではゲート電極３２、３３の一部になり、メモリセル領域３７ではビット線（ＢＬ）の一部になる。また、加熱処理、保護膜１９の形成、オフセットスペーサ２０の形成、ＬＤＤ領域２３、２５の形成、サイドウォール２１の形成、及び、ソース／ドレイン領域２４、２６の形成については、実施形態２のステップＢ７、ステップＢ８と同様である。
【０１０２】
最後に、Ｐチャネルトランジスタ３０及びＮチャネルトランジスタ３１並びにビット線（Ｎ型第３シリコン膜４３ｃ）を含む基板全面にライナー膜２２（例えば、シリコン窒化膜）を成膜し、その後、ライナー膜２２上に層間絶縁膜２７を形成し、その後、基板の表面を平坦化（例えば、ＣＭＰ）し、その後、周辺回路領域３８において層間絶縁膜２７及びライナー膜２２にソース／ドレイン領域２４、２６に通ずる下穴を形成し、メモリセル領域３７において埋込ワード線４０とＳＴＩ１２との間の領域の半導体基板１１（ドレイン領域となる部分）に通ずる下穴を形成し、その後、当該下穴にコンタクトプラグ２８、２９及び容量コンタクトプラグ４５（例えば、タングステン）を形成し、その後、コンタクトプラグ２８、２９及び容量コンタクトプラグ４５を含む層間絶縁膜２７上の一部に、コンタクトプラグ２８に接続される配線４６ａ、コンタクトプラグ２９に接続される配線４６ｂ、及び、容量コンタクトプラグ４５に接続される容量コンタクトパッド４６ｃ（例えば、導電膜）を形成し、その後、配線４６ａ、４６ｂ及び容量コンタクトパッド４６ｃを含む層間絶縁膜２７上にエッチングストッパ膜４７（例えば、シリコン窒化膜）を形成し、その後、クラウンキャパシタ５０を形成する（ステップＣ１１；図９、図１０参照）。なお、ステップＣ１１の後は、配線、層間絶縁膜、ビアプラグ、上層配線の形成といった周知の工程が続くことになる。
【０１０３】
ここで、配線４６ａ、４６ｂ及び容量コンタクトパッド４６ｃは、例えば、基板全面にＣＶＤ法などにより導電膜を成膜し、その後、配線４６ａ、４６ｂ及び容量コンタクトパッド４６ｃとして残す領域の導電膜上にフォトレジストを形成し、当該フォトレジストをマスクとして導電膜を、層間絶縁膜２７が表れるまでエッチングすることにより形成することができる。
【０１０４】
また、クラウンキャパシタ５０は、例えば、エッチングストッパ膜４７上に層間絶縁膜４８（例えば、シリコン酸化膜）を形成し、その後、メモリセル領域３７における層間絶縁膜４８及びエッチングストッパ４７に容量コンタクトパッド４６ｃに通ずる下穴を形成し、その後、当該下穴の表面（底面、側壁面）に導電膜５１（下部電極）を形成し、その後、メモリセル領域３７における層間絶縁膜４８をエッチングにより除去し、その後、メモリセル領域３７の全面に誘電膜５２（容量膜）を形成し、その後、誘電膜５２上に導電膜５３（上部電極）を形成し、その後、メモリセル領域３７において導電膜５３上にプレート電極５４を形成することにより形成することができる。
【０１０５】
なお、ライナー膜２２の形成、層間絶縁膜２７の形成、下穴の形成、コンタクトプラグ２８、２９及び容量コンタクトプラグ４５の形成は、実施形態２のステップＢ９と同様である。
【０１０６】
実施形態３によれば、メモリセル領域３７のトランジスタ用のゲート絶縁膜３９の形成の際の熱処理により、先に形成した周辺回路領域３８のシリコン膜１６、１８が多結晶化されるが、本発明ではシリコン膜１６、１８間に介在層１７を導入したことにより、多結晶化の際のグレインの肥大化が抑制される。従って、当該シリコン膜１６、１８が局所的に薄くなる個所が発生し難い。これにより、後のステップＣ８およびステップＣ９における当該シリコン膜１６ａ、１６ｂ、１８ａ、１８ｂ、４３ａ、４３ｂへの不純物イオン注入の際、局所的に薄い個所を介したチャネル領域へのイオン抜けが低減される。これにより、トランジスタの閾値電圧のばらつきを低減できる。
【０１０７】
また、実施形態３によれば、シリコン膜１６、１８間に介在層１７を導入したことで、チャネル領域にまで達する注入イオンの量を低減できる。そして、注入不純物の拡散および活性化のためのアニールにおいても、チャネル領域にまで達するイオンを低減できる。結果として、トランジスタの閾値電圧のばらつきを更に低減できる。この効果は、Ｂ（ホウ素）を注入するＰチャネルトランジスタ３０に対してより効果的である。
【０１０８】
［実施形態４］
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１６は、本発明の実施形態４に係る半導体装置における周辺回路領域の構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図である。
【０１０９】
実施形態４は、実施形態３の変形例であり、周辺回路領域３８のゲート電極３２、３３において２層の介在層１７、４１を設けたものである。介在層１７は、実施形態２と同様に、シリコン膜１６ａ、１８ａ間及びシリコン膜１６ｂ、１８ｂ間に導入された酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする層である。介在層４１は、シリコン膜１８ａ、４３ａ間及びシリコン膜１８ｂ、４３ｂ間に導入された酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする層である。なお、周辺回路領域３８におけるその他の構成、及び、メモリセル領域（図示せず）の構成は、実施形態３と同様である。
【０１１０】
次に、本発明の実施形態４に係る半導体装置の製造方法について図面を用いて説明する。図１７は、本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程断面図である。
【０１１１】
まず、実施形態３のステップＣ１〜ステップＣ４と同様に、半導体基板１１上にＳＴＩ１２、Ｐウェル１３、Ｎウェル１４、ゲート絶縁膜１５、第１シリコン膜１６、介在層１７、及び第２シリコン膜１８を形成する（ステップＤ１；図１７（Ａ）参照）。
【０１１２】
次に、第２シリコン膜１８上に介在層４１を形成する（ステップＤ２；図１７（Ｂ）参照）。なお、介在層４１は、介在層１７と同様な方法により形成することができる。
【０１１３】
その後、実施形態３のステップＣ５〜ステップＣ１１と同様な工程を行う（ステップＤ３）。
【０１１４】
実施形態４によれば、実施形態２、３と同様な効果を奏するとともに、２層の介在層１７、４１を設けることで、例えば、イオン注入のバリア効果（実施形態２）とグレイン肥大化抑制効果（実施形態３）とで、要求される膜厚や形成位置が異なる場合などにも対応できる。
【０１１５】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【０１１６】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１７】
１  半導体基板
２  ゲート絶縁膜
３  第１シリコン膜
３ａ  第１ゲート電極膜
４  介在層
５  第２シリコン膜
５ａ  第２ゲート電極膜
６  ソース／ドレイン領域
７  レジスト
１１  半導体基板
１１ａ  トレンチ
１２  ＳＴＩ
１３  Ｐウェル
１４  Ｎウェル
１５  ゲート絶縁膜
１６  第１シリコン膜
１６ａ  Ｐ型第１シリコン膜（第１ゲート電極膜）
１６ｂ  Ｎ型第１シリコン膜（第１ゲート電極膜）
１７  介在層
１８  第２シリコン膜
１８ａ  Ｐ型第２シリコン膜（第２ゲート電極膜）
１８ｂ  Ｎ型第２シリコン膜（第２ゲート電極膜）
１９  保護膜
２０  オフセットスペーサ
２１  サイドウォール
２２  ライナー膜
２３  Ｐ−型ＬＤＤ領域
２４  Ｐ＋型ソース／ドレイン領域
２５  Ｎ−型ＬＤＤ領域
２６  Ｎ＋型ソース／ドレイン領域
２７  層間絶縁膜
２８、２９  コンタクトプラグ
３０  Ｐチャネルトランジスタ
３１  Ｎチャネルトランジスタ
３２  Ｐ型ゲート電極
３３  Ｎ型ゲート電極
３４、３５  フォトレジスト
３６  ＤＲＡＭチップ
３７  メモリセル領域
３８  周辺回路領域
３９  ゲート絶縁膜（第２ゲート絶縁膜）
４０  埋込ワード線（ｂＷＬ）
４１  介在層（第２介在層）
４２  ビットコンタクト層間絶縁膜
４３  第３シリコン膜
４３ａ  Ｐ型第３シリコン膜（第３ゲート電極膜）
４３ｂ  Ｎ型第３シリコン膜（第３ゲート電極膜）
４３ｃ  Ｎ型第３シリコン膜（ＢＬ、ビット線）
４４  導電膜
４５  容量コンタクトプラグ
４６ａ、４６ｂ  配線
４６ｃ  容量コンタクトパッド
４７  エッチングストッパ膜
４８  層間絶縁膜
４９  ハードマスク
５０  キャパシタ
５１  導電膜（下部電極）
５２  誘電膜（容量膜）
５３  導電膜（上部電極）
５４  プレート電極
【図１】
2013074189.tif 000003
【図２】
2013074189.tif 000004
【図３】
2013074189.tif 000005
【図４】
2013074189.tif 000006
【図５】
2013074189.tif 000007
【図６】
2013074189.tif 000008
【図７】
2013074189.tif 000009
【図８】
2013074189.tif 000010
【図９】
2013074189.tif 000011
【図１０】
2013074189.tif 000012
【図１１】
2013074189.tif 000013
【図１２】
2013074189.tif 000014
【図１３】
2013074189.tif 000015
【図１４】
2013074189.tif 000016
【図１５】
2013074189.tif 000017
【図１６】
2013074189.tif 000018
【図１７】
2013074189.tif 000019