(57)【要約】      （修正有）【課題】逆ピエゾ効果が効果的に抑制され、オフ時の高電界状態であっても、ゲート電極近傍でクラックの発生が抑止されたスイッチング素子を提供する。【解決手段】スイッチング素子１は、電子走行層１３と、電子走行層１３の上面に形成され、バンドギャップが電子走行層１３より大きく電子走行層１３とヘテロ接合する電子供給層１４と、ソース電極１５とドレイン電極１６と、ソース電極１５とドレイン電極１６の間に配置されたゲート電極１７とを備え、ゲート電極の下方に、電子供給層１４に替えて、逆ピエゾ抑制層２０を配置してなる。逆ピエゾ抑制層２０は、ヘテロ接合よりも格子不整合が緩和された状態で電子走行層１３と接合するように、その組成等が調整されており、ゲート電極１７との接触領域Ａ２のドレイン電極１６側境界Ｂ４を跨ぐように配置される。【選択図】図１
2013074128.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、
前記第１半導体層と電気的に接続する第１電極と、
前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、
前記第１半導体層の上面の第１接触領域上に形成され、側面が前記第２半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第１半導体層と接合する第３半導体層と、
前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置し、第２接触領域を介して前記第２半導体層または前記第３半導体層と接続する制御電極と、を備え、
前記第１接触領域の前記第２電極側境界が、前記第２接触領域の前記第２電極側境界と前記第２電極の間に位置し、
前記第１接触領域の前記第１電極側境界が、前記第２接触領域の前記第２電極側境界と前記第１電極の間に位置し、
前記制御電極の電位に応じて、
前記第１半導体層と前記第２半導体層との接合界面、及び、前記第１半導体層と前記第３半導体層との接合界面に生じる二次元電子ガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、
少なくとも前記制御電極下方の前記第１半導体層と前記第３半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられることを特徴とするスイッチング素子。
【請求項２】
前記制御電極が、前記第２接触領域を超えて絶縁層上を前記第２電極側に張り出してなり、
前記第３半導体層が、前記絶縁層上を前記第２電極側に張り出した前記制御電極の下方の領域を覆うように、前記第１半導体層の上面に形成されていることを特徴とする請求項１に記載のスイッチング素子。
【請求項３】
前記第３半導体層の下層に位置する前記第１半導体層の上部の少なくとも一部の領域に、ｎ型の不純物がドーピングされていることを特徴とする請求項１又は２に記載のスイッチング素子。
【請求項４】
前記第３半導体層のバンドギャップが、前記第２半導体層と同じか、又はより大きいことを特徴とする請求項１〜３の何れか一項に記載のスイッチング素子。
【請求項５】
前記第１半導体層、前記第２半導体層、及び、前記第３半導体層が、夫々、窒化物半導体で構成され、
前記第３半導体層が、インジウムを含んでなることを特徴とする請求項１〜４の何れか一項に記載のスイッチング素子。
【請求項６】
前記第１半導体層が、ＧａＮからなり、
前記第２半導体層が、ＡｌＸＧａ１−ＸＮ（但し、０＜Ｘ＜１）からなり、
前記第３半導体層が、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなることを特徴とする請求項５に記載のスイッチング素子。
【請求項７】
前記第３半導体層を構成するＩｎＹＡｌＺＧａ１−Ｙ−ＺＮのＡｌとＩｎの組成比が、−０．１≦４Ｙ−Ｚ≦０．１の関係を満たすことを特徴とする請求項６に記載のスイッチング素子。
【請求項８】
前記第３半導体層を構成するＩｎＹＡｌＺＧａ１−Ｙ−ＺＮのＡｌとＩｎの組成比が、Ｙ＋Ｚ≧０．２５の関係を満たすことを特徴とする請求項７に記載のスイッチング素子。
【請求項９】
前記第３半導体層が、前記第２半導体層を構成する材料を前記第１半導体層の上面に堆積後、インジウムをイオン注入することにより形成されていることを特徴とする請求項５〜８の何れか一項に記載のスイッチング素子。
【請求項１０】
前記制御電極が前記第１電極と同電位のとき、前記第１電極と前記第２電極間の接続が前記オフ状態であることを特徴とする請求項１〜９の何れか一項に記載のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＥＭＴ（High Electron Mobility Transistor）等に代表されるスイッチング素子に関する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）に代表されるIII‐Ｖ族化合物半導体である窒化物半導体は、近年、スイッチング素子への適用が期待されている。これは、窒化物半導体が、従来のシリコン半導体に比べ、バンドギャップが３．４ｅＶ程度と大きく、絶縁破壊電界が１０倍高く、電子飽和速度が２．５倍大きい等、パワーデバイスに適した特性を持っていることによる。
【０００３】
例えば、ＳｉＣやシリコン、サファイア、或いはＧａＮ基板上に形成したＡｌＧａＮ／ＧａＮへテロ構造では、ＧａＮの結晶構造（ウルツ鉱型）のｃ軸方向における非対称構造に起因する自発分極に加え、ＡｌＧａＮとＧａＮの格子定数の不整合に起因するピエゾ効果による分極により、ＡｌＧａＮ／ＧａＮヘテロ界面にて１×１０１３ｃｍ−２程度の高濃度の二次元電子ガス層が生じる。この二次元電子ガス層の電子密度を制御し、所定の電極間の導通と非導通を切り替えることで、スイッチング素子としての利用が可能になる。
【０００４】
上記のスイッチング素子について、その構造を図５に示す。
【０００５】
図５に示す従来構成のスイッチング素子１００は、基板１０１、基板１０１の上面に形成されるバッファ層１０２、バッファ層１０２の上面に形成されるアンドープのＧａＮからなる電子走行層１０３、電子走行層１０３の上面に形成されるＡｌＧａＮからなる電子供給層１０４、電子供給層１０４の上面に形成されるソース電極１０５とドレイン電極１０６、電子供給層１０４の上面に形成され、ソース電極１０５とドレイン電極１０６の間に形成されるゲート電極１０７を備える。
【０００６】
上記のスイッチング素子１００は、ノーマリオン型の素子であり、ゲート電極１０７の電位がソース電極１０５と同電位（０Ｖ）の場合であっても、またゲート電極１０７に電圧を印加しないオープンの場合であっても、電子走行層１０３の電子供給層１０４と接する界面に二次元電子ガス層１０８が生じ、オン状態となる。ドレイン電極１０６の電位をソース電極１０５の電位より高くすることで、ドレイン電極１０６とソース電極１０５の間に電流が流れる。
【０００７】
一方で、ゲート電極１０７の電位をソース電極１０５の電位を基準として閾値電圧より低電位の負電位にすると、ゲート電極１０７の下方において、電子走行層１０３の電子供給層１０４と接する界面に二次元電子ガス層１０８が生じず、オフ状態となる。この状態では、ドレイン電極１０６とソース電極１０５の間に電流は流れない。
【０００８】
図６は、図５の要部を拡大した模式図である。スイッチング素子１００がオフ状態になると、図６（Ａ）に示すように、ゲート電極１０７の下方に空乏領域１０９が形成される。このとき、スイッチング素子は非常に高抵抗となっているため、ドレイン電極１０６とソース電極１０５の間に、電源電圧に相当する数１００Ｖ程度の高電位差が生じる。これにより空乏領域１０９のドレイン電極側下方境界からゲート電極１０７に向かって高電界１１０が発生する。
【０００９】
空乏領域１０９に高電界が印加される結果、当該空乏領域内１０９の電子供給層１０４において、逆ピエゾ効果により、電子供給層１０４と電子走行層１０３の格子定数の不整合に起因した引っ張り応力１１１が働く。この逆ピエゾ効果による引っ張り応力によって、図６（Ｂ）に示すように、電子供給層１０４から電子走行層１０３に向かってクラック１１２が生じ、結果、ゲート電極１０７とドレイン電極１０６との間で大きなリーク電流が流れることで素子の特性が劣化するか、或いは、最悪の場合素子が破壊される虞がある。
【００１０】
上述の逆ピエゾ効果によるクラック発生を抑制するため、ゲート電極を少なくともドレイン電極側に張り出した構造（フィールドプレート構造）とし、ドレイン電極側のゲート電極近傍に発生する電界を緩和するものが、特許文献１に提案されている。
【００１１】
特許文献１に記載のスイッチング素子の構造を図７に示す。図７に示すように、スイッチング素子２００は、基板２０１、基板２０１の上面に形成されるバッファ層２０２、バッファ層２０２の上面に形成されるアンドープのＧａＮからなる電子走行層２０３、電子走行層２０３の上面に形成されるＡｌＧａＮからなる電子供給層２０４、電子供給層２０４の上面に形成されるソース電極２０５とドレイン電極２０６、電子供給層２０４の上面に形成され、基板２０１に垂直な方向から見てソース電極２０５とドレイン電極２０６の間に形成されるゲート電極２０７を備え、ゲート電極２０７が、少なくともドレイン電極２０６に向かって電子供給層２０４の上面に形成されたパッシベーション層（絶縁層）２０９上を延伸する構造となっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ゲート電極にフィールドプレート構造を採用した場合であっても、ソース‐ドレイン間に数１００Ｖの電圧が加わった際にゲート電極２０７の近傍で発生する高電界を、逆ピエゾ効果が十分抑制されるレベルまで緩和するには至らない。結果として、例えば数１００時間の長時間、ソース‐ドレイン間に高電圧が印加された状態で、スイッチング素子２００のオフ状態が継続すると、当該高電界に長時間さらされることで、電子供給層２０４から電子走行層２０３に向かってクラックが生じてしまう。
【００１４】
本発明は、上記の問題を鑑み、逆ピエゾ効果が効果的に抑制され、クラックの発生が抑止されるスイッチング素子を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る半導体装置は、
第１半導体層と、前記第１半導体層の上面に形成され、バンドギャップが前記第１半導体層より大きく前記第１半導体層とヘテロ接合する第２半導体層と、前記第１半導体層と電気的に接続する第１電極と、前記第１半導体層と電気的に接続し、前記第１半導体層の表面に平行な方向に前記第１電極と離間して形成される第２電極と、前記第１半導体層の上面の第１接触領域上に形成され、側面が前記第２半導体層と接触し、前記ヘテロ接合と比較して格子不整合が緩和された状態で前記第１半導体層と接合する第３半導体層と、前記表面に垂直な方向から見て前記第１電極と前記第２電極の間に位置し、第２接触領域を介して前記第２半導体層または前記第３半導体層と接続する制御電極と、を備え、
前記第１接触領域の前記第２電極側境界が、前記第２接触領域の前記第２電極側境界と前記第２電極の間に位置し、
前記第１接触領域の前記第１電極側境界が、前記第２接触領域の前記第２電極側境界と前記第１電極の間に位置し、
前記制御電極の電位に応じて、前記第１半導体層と前記第２半導体層との接合界面、及び、前記第１半導体層と前記第３半導体層との接合界面に生じる二次元電子ガス層により、前記第１電極と前記第２電極が電気的に接続されるオン状態と、少なくとも前記制御電極下方の前記第１半導体層と前記第３半導体層との接合界面において二次元電子ガス層が生じないことにより、前記第１電極と前記第２電極の電気的接続が遮断されるオフ状態とが切り替えられることを第１の特徴とする。
【００１６】
上記第１の特徴のスイッチング素子は、第１半導体層（電子走行層）と第２半導体層（電子供給層）の接合界面に形成される２次元電子ガス層により第１電極（ソース）と第２電極（ドレイン）の間のオンオフが制御されるＨＥＭＴ構造のスイッチング素子であり、制御電極（ゲート）の下方、第１半導体層の上方の第１接触領域に、第２半導体層に替えて、第３半導体層（逆ピエゾ抑制層）を配置してなる。当該逆ピエゾ抑制層は、第１半導体層と第２半導体層の間のヘテロ接合と比較して格子不整合が緩和された状態で第１半導体層と接合するようにその組成等が調整された半導体層であり、制御電極との接触領域（第２接触領域）のドレイン側境界を跨いで延伸するか、少なくとも当該ドレイン側境界まで延伸するように配置されている。
【００１７】
スイッチング素子がオフ状態の時には、第３半導体層に高電界が印加されるが、当該第３半導体層は、格子不整合が緩和された状態で第１半導体層と接合しているため、逆ピエゾ効果が抑制され、引っ張り応力の発生が抑制される。結果、クラックの発生が抑止される。
【００１８】
即ち、本発明は、スイッチング素子のオフ時において高電界の発生が想定される領域に、第２半導体層に替えて第３半導体層（逆ピエゾ抑制層）を設けておくことにより、逆ピエゾ効果による引っ張り応力の発生を抑制し、以てクラックの発生を抑止するものである。
【００１９】
上記第１の特徴のスイッチング素子は、更に、前記制御電極が、前記第２接触領域を超えて絶縁層上を前記第２電極側に張り出してなり、
前記第３半導体層が、前記絶縁層上を前記第２電極側に張り出した前記制御電極の下方の領域を覆うように、前記第１半導体層の上面に形成されていることを第２の特徴とする。
【００２０】
上記第２の特徴のスイッチング素子によれば、制御電極が第２電極（ドレイン）側に張り出したフィールドプレート構造の素子においても、第３半導体層（逆ピエゾ抑制層）を設けることで、クラックの発生が抑止されたスイッチング素子を提供できる。このとき、当該逆ピエゾ抑制層は、絶縁層上を張り出した制御電極のドレイン側境界まで、ドレイン側に延伸させることが好ましい。
【００２１】
上記第１又は第２の特徴のスイッチング素子は、更に、前記第３半導体層の下層に位置する前記第１半導体層の上部の少なくとも一部の領域に、ｎ型の不純物がドーピングされていることを第３の特徴とする。
【００２２】
第３半導体層（逆ピエゾ抑制層）は、格子不整合が緩和された状態で第１半導体層と接合しているため、逆ピエゾ効果が抑制されるが、同時にピエゾ効果も抑制されうる。このため、第１半導体層と第３半導体層の接合界面に生じる二次元電子ガスの電子密度が低下し、結果、オン抵抗が増加するという問題が、第３半導体層を設けた副作用として生じうる。
【００２３】
しかしながら、上記第３の特徴のスイッチング素子によれば、第３半導体層と接合する第１半導体層の上部の少なくとも一部の領域をｎ型にドープしておくことで、第１半導体層と第３半導体層の接合界面で生じる二次元電子ガスの電子密度低下を補償し、第３半導体層を設けたことに伴うオン抵抗の増加を回避することができる。
【００２４】
もっとも、別の見方をすると、第１半導体層と第３半導体層の接合界面に生じる二次元電子ガスの電子密度を大きく低下させ、第１半導体層と第３半導体層の接合界面に二次元電子ガスが形成されないようにすることで、スイッチング素子は、制御電極に負電圧を印加しなくてもオフ状態となる。第１半導体層と第３半導体層の接合界面に形成される二次元電子ガスの電子密度は、第１半導体層と第３半導体層との接合における格子不整合の程度や、第３半導体層の下層の第１半導体層におけるｎ型不純物のドープ量により調整されるため、本発明ではこの特性を利用することで、ノーマリオフ特性のスイッチング素子の実現が容易となる。
【００２５】
上記第１乃至第３の何れかの特徴のスイッチング素子は、更に、前記第３半導体層のバンドギャップが、前記第２半導体層と同じか、又はより大きいことが好ましい。これにより、リーク電流を抑制することができる。
【００２６】
上記第１乃至第３の何れかの特徴のスイッチング素子は、更に、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層が、夫々、窒化物半導体で構成され、前記第３半導体層が、インジウムを含んでなることが好ましい。
【００２７】
より具体的には、前記第１半導体層が、ＧａＮからなり、
前記第２半導体層が、ＡｌＸＧａ１−ＸＮ（但し、０＜Ｘ＜１）からなり、
前記第３半導体層が、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなることが好ましい。
【００２８】
ここで、前記第３半導体層を構成するＩｎＹＡｌＺＧａ１−Ｙ−ＺＮのＡｌとＩｎの組成比が、−０．１≦４Ｙ−Ｚ≦０．１の関係を満たすことが好ましい。このとき、第３半導体層（逆ピエゾ抑制層）と第１半導体層との接合における格子不整合が、第１半導体層と第２半導体層とのヘテロ接合における格子不整合に対して半分以下となり、格子不整合が大幅に緩和される。
【００２９】
更に、前記第３半導体層を構成するＩｎＹＡｌＺＧａ１−Ｙ−ＺＮのＡｌとＩｎの組成比が、Ｙ＋Ｚ≧０．２５の関係を満たすことが好ましい。このとき、第３半導体層（逆ピエゾ抑制層）のバンドギャップが、一般的な組成の第２半導体層（Ａｌ０．２Ｇａ０．８Ｎ）のバンドギャップ以上になる。
【００３０】
尚、前記第３半導体層は、前記第２半導体層を構成する材料を前記第１半導体層の上面に堆積後、インジウムをイオン注入することにより形成することができる。
【００３１】
また、上記第１乃至第３の何れかの特徴のスイッチング素子は、前記制御電極が前記第１電極と同電位のとき、前記第１電極と前記第２電極間の接続が前記オフ状態であることができる。即ち、ノーマリオフ型のスイッチング素子が容易に実現可能となる。
【発明の効果】
【００３２】
従って、本発明に依れば、第３半導体層（逆ピエゾ抑制層）を設けることで、オフ時の高電界による逆ピエゾ効果が抑制され、引っ張り応力が働かず、長時間オフ状態を継続してもクラックが発生しないスイッチング素子を実現することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係るスイッチング素子の構成を示す構造断面図
【図２】本発明の第２実施形態に係るスイッチング素子の構成を示す構造断面図
【図３】本発明の第３実施形態に係るスイッチング素子の構成を示す構造断面図
【図４】本発明において、ノーマリオフ型のスイッチング素子の実施形態を示す構造断面図
【図５】従来のスイッチング素子の構成を示す構造断面図
【図６】従来構成のスイッチング素子において、オフ状態時の課題を説明するための模式図
【図７】ゲート電極にフィールドプレート構造を採用した従来のスイッチング素子の構成を示す構造断面図
【発明を実施するための形態】
【００３４】
以下に、本発明のスイッチング素子の実施形態について、図面を参照して説明する。尚、以下に説明する各実施形態に係るスイッチング素子は、夫々、本発明の実施形態の一つに過ぎないものであり、本発明はこれらの実施形態に制限されるものではない。また、各実施形態に係るスイッチング素子は、その一部もしくは全部を、矛盾の無い範囲で組み合わせて実施することが可能である。
【００３５】
〈第１実施形態〉
本発明の一実施形態に係るスイッチング素子１（以降、適宜「本発明素子１」と称する）の構成例を図１に示す。図１は、本発明素子１の基板に垂直な面における構造断面図である。尚、以降の実施形態の説明に用いる図では、同一の構成要素には同一の符号を付すこととし、また、名称及び機能も同一であるので、同様の説明を繰り返すことはしない。また、図１に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。
【００３６】
図１に示すように、本発明素子１は、基板１１、基板１１の上面に形成されるバッファ層１２、バッファ層１２の上面に形成される電子走行層（第１半導体層）１３、電子走行層１３の上面に形成される電子供給層（第２半導体層）１４、電子走行層１３と電気的に接続するソース電極（第１電極）１５、電子走行層１３と電気的に接続し、電子走行層１３の表面に平行な方向にソース電極１５と離間して形成されるドレイン電極（第２電極）１６、電子走行層１３の表面に垂直な方向から見てソース電極１５とドレイン電極１６の間に配置されるゲート電極（制御電極）１７、及び、電子走行層１３の上面の所定の領域に形成され、側面が電子供給層１４と接触し、電子走行層１３と電子供給層１４との接合と比較して格子不整合が緩和された状態で電子供給層と接合する逆ピエゾ抑制層（第３半導体層）２０を備える。尚、本発明素子１は、ノーマリオン型の素子である。
【００３７】
基板１１は、例えば、シリコン、炭化珪素（ＳｉＣ）、サファイア、窒化ガリウム（ＧａＮ）、酸化亜鉛（ＺｎＯ）、ガリウム砒素（ＧａＡｓ）等から選択される。バッファ層１２は、例えば、ＡｌＷＧａ１−ＷＮ（但し、０≦Ｗ≦１）が挙げられる。従って、バッファ層１２は、Ｗ＝１の場合のＡｌＮや、Ｗ＝０の場合のＧａＮを含みうる。基板１１及びバッファ層１２は、本発明素子１が好適に動作する限り、どのようなものを選択してもよい。
【００３８】
電子走行層１３は、例えば、厚さが１μｍ以上５μｍ以下のアンドープのＧａＮからなる。
【００３９】
電子供給層１４は、例えば、厚さが１０ｎｍ以上１００ｎｍ以下のＡｌＸＧａ１−ＸＮ（但し、０＜Ｘ＜１）からなる。０．１≦Ｘ≦０．３がより好ましい。電子供給層１４のバンドギャップは、電子走行層１３のバンドギャップよりも大きく、電子走行層１３と電子供給層１４はヘテロ接合している。更に、電子供給層１４の格子定数は電子走行層１３の格子定数よりも小さいため、電子走行層１３と電子供給層１４との当該ヘテロ接合界面に格子不整合が発生している。これにより、電子走行層１３と電子供給層１４とヘテロ接合界面の近傍に、二次元電子ガス層１８が生じる。本発明素子１において、当該二次元電子ガス層１８がチャネルに相当する。
【００４０】
ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｕ、Ｉｒ、Ｐｄ、Ｈｆ等の金属元素や、これらの金属元素のうち少なくとも２種類を含む合金、或いは、これらの金属元素のうち少なくとも１つを含む窒化物等からなる。ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々が単層であってもよいし、各層の組成の異なる積層構造であってもよい。但し、ソース電極１５とドレイン電極１６は、電子走行層１３に対してオーミック接合し、ゲート電極１７は、電子供給層１４及び逆ピエゾ抑制層２０に対してショットキー接合する。
【００４１】
逆ピエゾ抑制層２０が、電子走行層１３の上面に、図１の領域Ａ１（第１接触領域）上に形成されている。第１接触領域Ａ１の境界は、ソース電極１５側の境界Ｂ１が、ゲート電極１７と電子供給層１４または逆ピエゾ防止層２０との接触領域Ａ２（第２接触領域）のドレイン電極側の境界Ｂ４とソース電極１５との間にあり、ドレイン電極１６側の境界Ｂ２が、上記ドレイン電極側の境界Ｂ４とドレイン電極１６との間にある。即ち、逆ピエゾ抑制層２０は、ゲート電極１７の下方に形成され、第２接触領域Ａ２のドレイン電極側の境界Ｂ４を跨ぐように、ドレイン電極側に延伸している。
【００４２】
逆ピエゾ抑制層２０は、例えば、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮ（但し、０＜Ｙ≦１、０≦Ｚ≦１）からなり、電子走行層１３と電子供給層１４と間のヘテロ接合と比較して格子不整合が緩和された状態で、電子走行層と接合している。ここでは、Ｉｎ及びＡｌを添加したＧａＮを用いることで、Ｉｎの添加により逆ピエゾ抑制層２０の格子定数を電子走行層１３（ＧａＮ）の格子定数に近づけ、電子走行層１３との間の格子不整合を緩和させるとともに、Ｉｎの添加に伴って小さくなるバンドギャップをＡｌの添加により回復させている。逆ピエゾ抑制層２０のバンドギャップは、リーク電流の抑制のため、電子供給層１４のバンドギャップと同程度か、又はより大きい方が好ましい。
【００４３】
具体的には、ＩｎＹＡｌＺＧａ１−Ｙ−ＺＮからなる逆ピエゾ抑制層２０は、Ｙ／Ｚ＝１／４となるようにＩｎとＡｌとＧａの組成比を調整すると、格子定数が電子走行層１３（ＧａＮ）と略同じになる。更に、（Ｙ＋Ｚ）／（１−Ｙ−Ｚ）≧１／３となるように（即ち、Ｙ≧０．０５、Ｚ＝４Ｙ≧０．２となるように）、ＩｎとＡｌとＧａの組成比を調整すると、バンドギャップが電子供給層１４として一般的なＡｌ０．２Ｇａ０．８Ｎ以上となる。
【００４４】
ところで、電子供給層１４をＡｌ０．２Ｇａ０．８Ｎとした場合、電子走行層１３のＧａＮとは、ａ軸方向において０．５％の格子不整合がある。一方で、電子供給層１４の格子定数を変化させ、電子供給層１４をＡｌ０．１Ｇａ０．９Ｎとした場合、電子走行層１３と電子供給層１４との間の格子不整合は、半分の０．２５％になるが、電子供給層１４のＡｌ組成が１０％以下になるとピエゾ効果が弱くなり、オン抵抗が高くなるため、電子供給層１４としては利用しにくくなる。しかしながらこれは、むしろピエゾ抑制層２０として好適な特性であり、電子供給層１４の一部に、電子走行層１３と電子供給層１４との間のヘテロ接合の格子不整合の半分以下になるまで格子不整合を緩和させた半導体層を設けることで、当該半導体層が、ピエゾ抑制層２０として利用可能であることが示唆される。
【００４５】
したがって、逆ピエゾ抑制層２０としては、電子供給層１４との間の格子不整合が、電子走行層１３と電子供給層１４との間の格子不整合に対してその半分以下まで緩和されていることが好ましい。この場合のＩｎの組成比ＹとＡｌの組成比Ｚとの関係は、−０．１≦４Ｙ−Ｚ≦０．１となる。その上で、Ｙ＋Ｚ≧０．２５となるようにＩｎとＡｌとＧａの組成比を調整すると、バンドギャップが電子供給層１４として一般的なＡｌ０．２Ｇａ０．８Ｎ以上となる。
【００４６】
本発明素子１は、ゲート電極１７の電圧印加状態に応じて、オン状態とオフ状態が切り替わる。オン状態では、電子走行層１３と電子供給層１４とのヘテロ接合界面、及び、電子走行層１３と逆ピエゾ抑制層２０との接合界面の近傍に二次元電子ガス層１８が形成されており、当該二次元電子ガス層１８を介してソース電極１５とドレイン電極１６の間が導通状態となる。一方、オフ状態では、ゲート電極１７にソース電極１５に対して−１０Ｖ程度の負電圧が印加されることで、電子走行層１３と、第２接触領域Ａ２の下方の電子供給層１４または逆ピエゾ抑制層２０との接合界面（少なくとも、図１の境界Ｂ１とＢ４の間の領域の逆ピエゾ抑制層２０と電子走行層１３との接合界面）に二次元電子ガス層１８が形成されないことにより、ソース電極１５とドレイン電極１６の間の接続が遮断される。
【００４７】
本発明素子１がオフ状態のとき、ソース電極１５とドレイン電極１６の間には数１００Ｖ程度の高電圧（例えば、６００Ｖ）が印加される。このとき、ゲート電極１７のドレイン電極１６側の境界（図１の境界Ｂ４）近傍の下方の電子走行層１３からゲート電極１７に向かって、高電界が生じる。
【００４８】
しかし、本発明素子１では、当該高電界が加わる領域に、電子供給層１４に替えて逆ピエゾ抑制層２０が形成されている。当該逆ピエゾ抑制層２０は、その下方に位置する電子走行層１３と、格子不整合が緩和された状態で接合しているため、高電界が加わっても逆ピエゾ効果が起こりにくい。この結果、長時間の高電界印加によって引っ張り応力が発生することもなく、クラックの発生が抑止される。
【００４９】
このように、本発明素子１は、逆ピエゾ抑制層２０を設けたことで、ゲート電極１７のドレイン電極１６側の境界近傍で生じる逆ピエゾ効果を抑制でき、これによりクラック発生を長時間に渡って抑止することができる。
【００５０】
尚、本発明素子１は、例えば（１）基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４をこの順に形成し、（２）逆ピエゾ抑制層２０を形成し、（３）電子供給層１４を貫通し、電子走行層１３に達する深さのソース電極１５及びドレイン電極１６を所定の領域に形成し、（４）逆ピエゾ抑制層２０のソース電極側境界（図１の境界Ｂ１）を跨ぐように、電子供給層１４及び逆ピエゾ抑制層２０上の所定の領域にゲート電極１７を形成することにより、作製される。このとき、バッファ層１２、電子走行層１３、電子供給層１４、及び、逆ピエゾ抑制層２０は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＭＢＥ（Molecular Beam Epitaxy）法等の各種製膜方法で形成できる。更に、逆ピエゾ抑制層２０は、電子供給層１４を逆ピエゾ抑制層２０の形成領域（第１接触領域Ａ１）を含む全面に形成後、第１接触領域Ａ１に開口部を有するレジストマスクを用いて、Ｉｎをイオン注入し、第１接触領域Ａ１上に形成された電子供給層１４を逆ピエゾ抑制層２０に変化させることで容易に形成できる。
【００５１】
〈第２実施形態〉
本発明の一実施形態に係るスイッチング素子２（以降、適宜「本発明素子２」と称する）の構成例を図２に示す。図２は、本発明素子２の基板に垂直な面における構造断面図である。図２に示すように、本発明素子２は、第１実施形態に係る本発明素子１と同様、基板１１、バッファ層１２、電子走行層（第１半導体層）１３、電子供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、及び、逆ピエゾ抑制層（第３半導体層）２０を備える。尚、本発明素子２は、ノーマリオン型の素子である。
【００５２】
本発明素子２は、本発明素子１の構成に加え、逆ピエゾ抑制層２０の下層に位置する電子走行層１３の上部に、電子走行層１４にｎ型の不純物をドーピングしてなる不純物層２１を備えている。尚、当該ｎ型の不純物は、電子走行層１４がＧａＮの場合、例えば、Ｓｉ、Ｓｅ、Ｇｅ、Ｔｅ等が挙げられる。この点を除き、本発明素子２は、図１に示した本発明素子１と同様であり、重複する部分については詳細な説明を割愛する。
【００５３】
上述したように、本発明素子１では、逆ピエゾ抑制層２０を設けることにより、ゲート電極１７のドレイン電極１６側の境界近傍で生じる逆ピエゾ効果を抑制し、これにより高電界の印加による引っ張り応力の発生を抑制し、以てクラックの発生が抑止されている。しかしながら、逆ピエゾ効果が抑制されるということは、ピエゾ効果が抑制されることをも意味する。このため、電子走行層１３と逆ピエゾ抑制層２０との接合界面に形成される二次元電子ガス層１８の電子密度が、電子走行層１３と電子供給層１４との接合界面に形成される二次元電子ガス層１８の電子密度に比べて、逆ピエゾ効果抑制の副作用のために低下する。この結果、オン状態でのスイッチング素子の抵抗（オン抵抗）が増加する。
【００５４】
これに対し、本発明素子２では、逆ピエゾ抑制層２０の下層の電子走行層１３が、ｎ型にドーピングされていることにより、逆ピエゾ抑制層２０を設けたことによる二次元電子ガス層１８の電子密度低下が補償され、オン時のスイッチング素子の抵抗は、逆ピエゾ抑制層２０を設けない場合の低抵抗を維持できる。
【００５５】
〈第３実施形態〉
本発明の一実施形態に係るスイッチング素子３（以降、適宜「本発明素子３」と称する）の構成例を図３に示す。図３は、本発明素子３の基板に垂直な面における構造断面図である。図３に示すように、本発明素子３は、基板１１、バッファ層１２、電子走行層（第１半導体層）１３、電子供給層（第２半導体層）１４、ソース電極（第１電極）１５、ドレイン電極（第２電極）１６、ゲート電極（制御電極）１７、パッシベーション層（絶縁層）１９、逆ピエゾ抑制層（第３半導体層）２０、及び、不純物層２１を備える。本発明素子３は、図２に示す本発明素子２において、ゲート電極１７にフィールドプレート構造を採用したものである。
【００５６】
本発明素子３では、ソース電極１５、ドレイン電極１６、及び、ゲート電極１７は、夫々がパッシベーション層１９上に張り出すフィールドプレート構造になっている。尚、パッシベーション層１９は、例えば、厚さが５０ｎｍ以上２５０ｎｍ以下のＳｉＮやＳｉＯ２などの絶縁物からなる。
【００５７】
特に、ゲート電極１７が、ソース電極１５側とドレイン電極１６側に夫々張り出しているが、本発明素子３では、当該ドレイン電極１６側に張り出したゲート電極１７の下方の領域（図３の境界Ｂ４から、パッシベーション層１９上のゲート電極１７のドレイン電極側１６の境界Ｂ５まで）を覆うように、逆ピエゾ抑制層（第３半導体層）２０が形成され、更に、逆ピエゾ抑制層２０の下層に、不純物層２１が形成されている。
【００５８】
このような構成とすることで、ゲート電極１７のドレイン電極側の境界近傍で発生する高電界を緩和しつつ、高電界の印加により生じる逆ピエゾ効果を抑制し、以て逆ピエゾ効果により生じる引っ張り応力の発生を抑制することができ、引っ張り応力によるクラック発生を抑止することができる。
【００５９】
尚、上記第２及び第３実施形態では、不純物層２１が、逆ピエゾ抑制層２０の下層の電子走行層１３の領域の上部全域に渡って、電子走行層１３の上部に形成されているとしたが、本発明はこれに限られるものではなく、逆ピエゾ抑制層２０の下層に形成されている電子走行層１３の上部の、少なくとも一部の領域に不純物層２１が形成されていればよい。逆に、不純物層２１が、逆ピエゾ抑制層２０が形成される領域Ａ１を超えて、電子供給層１４の下層の電子走行層１３の上部に形成されていても構わない。
【００６０】
また、上記各実施形態では、ゲート電極１７が、電子供給層１４と直接接触している場合を例示したが、本発明はこれに限られるものではなく、電子供給層１４であるＡｌＸＧａ１−ＸＮの酸化による劣化を防ぐためのキャップ層（例えば、膜厚１〜５ｎｍ程度のＧａＮ）を、電子供給層１４上に形成し、その上面にゲート電極１７を形成する場合が考えられる。その場合、図１〜図３における接触領域Ａ２（第２接触領域）とは、ゲート電極１７と当該キャップ層との接触領域を意味する。
【００６１】
また、上記各実施形態では、ノーマリオン型のスイッチング素子１〜３を例示したが、本発明は、電子走行層１３と逆ピエゾ抑制層２０との接合における格子不整合の程度や、逆ピエゾ抑制層２０の延伸範囲、或いは、不純物層２１の不純物濃度を調整することで、ノーマリオフ型のスイッチング素子にも適用可能である。
【００６２】
具体的には、図４（Ａ）に示すように、不純物層２１を形成せず、逆ピエゾ抑制層２０の延伸範囲を、ゲート電極１７のパッシベーション層１９上の延伸範囲と同等か或いはそれを超えて延伸させる。この状態でも電子走行層１３の自発分極の影響で二次元電子ガス層が形成される場合には、更に、図４（Ｂ）に示すように、ゲート電極１７と電子供給層１４の間に例えばｐ型のＧａＮ層２２を配置し、電子走行層１３の伝導バンドを押し上げてやるといった方法が考えられる。このように構成することで、ソース電極１５とゲート電極１７が同電位のとき、ゲート電極１７下方に二次元電子ガス層１８が形成されない領域が生じ、ノーマリオフ型のスイッチング素子を実現できる。
【００６３】
本発明は、スイッチング素子に利用可能であり、特に、パワーデバイスに適用されるスイッチング素子において好適に利用可能である。
【符号の説明】
【００６４】
１〜３：  本発明に係るスイッチング素子（本発明素子）
１１、１０１、２０１：  基板
１２、１０２、２０２：  バッファ層
１３、１０３、２０３：  電子走行層（第１半導体層）
１４、１０４、２０４：  電子供給層（第２半導体層）
１５、１０５、２０５：  ソース電極（第１電極）
１６、１０６、２０６：  ドレイン電極（第２電極）
１７、１０７、２０７：  ゲート電極（制御電極）
１８、１０８、２０８：  二次元電子ガス層
１９、２０９：  パッシベーション層（絶縁層）
２０：    逆ピエゾ抑制層（第３半導体層）
２１：    不純物層
２２：    ｐ型のＧａＮ層
１００、２００：  従来構成のスイッチング素子
１０９：  空乏領域
１１０：  電界
１１１：  引っ張り応力
１１２：  クラック
Ａ１：    電子走行層上に逆ピエゾ抑制層が形成される領域（第１接触領域）
Ａ２：    ゲート電極と電子供給層または逆ピエゾ抑制層との接触領域（第２接触領域）
Ｂ１：    第１接触領域のソース電極側の境界
Ｂ２：    第１接触領域のドレイン電極側の境界
Ｂ３：    第２接触領域のソース電極側の境界
Ｂ４：    第２接触領域のドレイン電極側の境界
Ｂ５：    パッシベーション層上を延伸するゲート電極のドレイン電極側の境界
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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