(57)【要約】      （修正有）【課題】発振装置（オンチップオシレータ）の周波数の精度を向上させる。【解決手段】発振装置は、電圧ＶＣＮＴに基づきクロック信号ＣＫＯＵＴを生成する発振回路２５と、クロック信号ＣＫＯＵＴに同期した信号ＣＨＯＰ、ＺＣＨＲを生成する制御回路２６と、抵抗Ｒに基づく電流Ｉ１を生成する電流発生回路２２と、電流Ｉ１を用いて信号ＺＣＨＲの周波数を電圧Ｖｆｖに変換し、サンプリング電圧ＶＳＡＭＰを生成する周波数電圧変換回路２３と、サンプリング電圧ＶＳＡＭＰと電圧ＶＲＥＦＣとに基づき電圧ＶＣＮＴを生成する積分回路２４とを具備する。【選択図】図４
2013214915.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に基づいて、クロック信号を生成する発振回路と、
前記クロック信号に基づいて、前記クロック信号に同期した第１制御信号及び第２制御信号を生成する制御回路と、
抵抗を備え、前記抵抗に基づく基準電流を生成する電流発生回路と、
前記基準電流を用いて、前記第２制御信号の周波数を電圧に変換し、当該電圧をサンプリングして、サンプリング電圧を生成する周波数電圧変換回路と、
前記サンプリング電圧と第１基準電圧とに基づいて、前記制御電圧を生成する積分回路と
を具備し、
前記電流発生回路は、
ゲートを共通に接続された第１トランジスタ及び第２トランジスタを備え、前記基準電流を生成するカレントミラー回路と、
前記第１制御信号に応答して、前記第１トランジスタ及び前記第２トランジスタのいずれか一方を前記抵抗に、他方を前記周波数電圧変換回路に、交互に切り替えて接続するチョッピング回路と
を備える
発振装置。
【請求項２】
請求項１に記載の発振装置において、
前記チョッピング回路は、前記サンプリングが行われない期間に、前記第１トランジスタ及び前記第２トランジスタと前記抵抗及び前記周波数電圧変換回路との接続を切り替える
発振装置。
【請求項３】
請求項１に記載の発振装置において、
温度依存を有しない前記第１基準電圧と、所定の温度依存性を有する第２基準電圧とを生成する基準電圧発生回路を更に具備し、
前記電流発生回路は、
前記抵抗が前記第２基準電圧の温度依存性と逆の温度依存性を有し、
前記抵抗における前記カレントミラー回路側のノードを前記第２基準電圧に制御する電圧制御部を備え、
前記第２基準電圧と前記抵抗とに基づいて、前記基準電圧を生成する
発振装置。
【請求項４】
請求項１に記載の発振装置において、
前記チョッピング回路は、
前記第１トランジスタと前記抵抗とに接続された第３トランジスタと、
前記第１トランジスタと前記周波数電圧変換回路とに接続された第４トランジスタと、
前記第２トランジスタと前記周波数電圧変換回路とに接続された第５トランジスタと、
前記第２トランジスタと前記抵抗とに接続された第６トランジスタと
を備え、
前記第３トランジスタ及び前記第５トランジスタは、前記第４トランジスタ及び前記第６トランジスタがオンの時オフとなり、オフの時オンとなる
発振装置。
【請求項５】
請求項４に記載の発振装置において、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ及び前記第６トランジスタは、前記カレントミラー回路の二つの電流経路が線対称となるようにコモンセントロイド型で配置されている
発振装置。
【請求項６】
請求項１に記載の発振装置において、
前記電流発生回路は、
前記チョッピング回路と前記抵抗及び前記周波数電圧変換回路との間に設けられたカスコード回路を更に備える
発振装置。
【請求項７】
請求項６に記載の発振装置において、
前記カスコード回路は、
前記チョッピング回路と前記抵抗の前記カレントミラー回路側のノードとの間に設けられた第７トランジスタと、
前記チョッピング回路と前記周波数電圧変換回路との間に設けられた第８トランジスタと
を備え、
前記第７トランジスタ及び前記第８トランジスタはゲートを共通に接続され、バイアス電圧を供給される
発振装置。
【請求項８】
請求項１に記載の発振装置において、
前記抵抗は、
直列に接続された複数の抵抗素子と、
直列に接続された複数のトランジスタ素子と
を備え、
前記複数のトランジスタ素子の各々は、前記複数の抵抗素子のうちの対応するものに並列に接続され、
前記抵抗の値は、前記複数のトランジスタ素子のゲートに供給される信号により、変更可能である
発振装置。
【請求項９】
請求項８に記載の発振装置において、
前記抵抗は、
前記複数のトランジスタ素子の配置されたトランジスタ領域と、
前記複数の抵抗素子の配置された抵抗領域と
を備え、
前記複数の抵抗素子の各々は、前記抵抗領域に、マトリクス状に配置された同一の短冊形状の複数の抵抗体のうちの一部により構成されている
発振装置。
【請求項１０】
請求項１に記載され、クロック信号を出力する発振装置と、
前記クロック信号に基づいて演算処理を行う回路（ＣＰＵ、ＲＡＭ、…）と
を具備する
半導体装置。
【請求項１１】
発振装置の動作方法であって、
ここで、前記発振装置は、発振回路と、制御回路と、抵抗を備える電流発生回路と、周波数電圧変換回路と、積分回路とを備え、
前記電流回路は、ゲートを共通に接続された第１トランジスタ及び第２トランジスタを含むカレントミラー回路と、チョッピング回路とを備え、
前記発振装置の動作方法は、
前記発振回路が、制御電圧に基づいて、クロック信号を生成するステップと、
前記制御回路が、前記クロック信号に基づいて、前記クロック信号に同期した第１制御信号及び第２制御信号を生成するステップと、
前記電流発生回路が、抵抗に基づく基準電流を生成するステップと、
前記周波数電圧変換回路が、前記基準電流を用いて、前記第２制御信号の周波数を電圧に変換し、当該電圧をサンプリングして、当該サンプリング電圧を生成するステップと、
前記積分回路が、前記サンプリング電圧と第１基準電圧とに基づいて、前記制御電圧を生成するステップと
を具備し、
前記電流発生回路が前記基準電流を生成するステップは、
前記チョッピング回路が、前記第１制御信号に応答して、前記第１トランジスタ及び前記第２トランジスタのいずれか一方を前記抵抗側へ、他方を前記周波数電圧変換回路に、切り替えて接続するステップと、
前記カレントミラー回路が、前記一方から前記抵抗へ流れる入力基準電流に基づいて、前記他方から前記周波数電圧変換回路へ流れる前記基準電流を生成するステップと
を備える
発振装置の動作方法。
【請求項１２】
請求項１１に記載の発振装置の動作方法において、
前記チョッピング回路が切り替えて接続するステップは、
前記チョッピング回路が、前記サンプリングが行われない期間に、前記第１トランジスタ及び前記第２トランジスタと前記抵抗及び前記周波数電圧変換回路との接続を切り替えるステップを含む
発振装置の動作方法。
【請求項１３】
請求項１１に記載の発振装置の動作方法において、
前記発振装置が基準電圧発生回路を更に備え、
前記発振装置の動作方法は、
前記基準電圧発生回路が、温度依存を有しない前記第１基準電圧と、所定の温度依存性を有する第２基準電圧とを生成するステップを更に具備し、
前記電流発生回路が前記基準電流を生成するステップは、
前記第２基準電圧の温度依存性と逆の温度依存性を有する前記抵抗における前記カレントミラー回路側のノードを前記第２基準電圧に制御するステップと、
前記第２基準電圧と前記抵抗とに基づいて、前記基準電圧を生成するステップと
を備える
発振装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばクロック信号を用いる半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
マイクロコンピュータのような半導体装置を搭載した電子機器や家電機器が知られている。それら電子機器や家電機器に対する小型化やコスト低減などの要求に対応して、半導体装置に必要な外付け部品の低減が進められている。半導体装置のクロック信号を生成するクロック発生回路おける外付け部品低減技術として、オンチップオシレータが知られている。オンチップオシレータは、チップ内蔵のクロック発生回路である。オンチップオシレータでは、外付け部品が不要である。
【０００３】
オンチップオシレータとしては、例えば、国際公開ＷＯ２０１１／１０１９８１号に開示されている。図１は、その国際公開ＷＯ２０１１／１０１９８１号に開示されたオンチップオシレータの構成を示す回路図である。オンチップオシレータ（オシレータ部１０２）は、基準電圧発生回路１１０と、定電流発生回路１１１と、制御回路１１２と、周波数電圧変換回路１１３と、積分回路１１４と、電圧制御発振回路１１５とを備えている。電圧制御発振回路１１５は、制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴを生成する。制御回路１１２は、クロック信号ＣＫＯＵＴに基づくチャージ信号ＺＣＨＲを生成する。基準電圧発生回路１１０は、温度依存性を有した基準電圧ＶＲＥＦＩと電源、温度依存性をほとんど有しない基準電圧ＶＲＥＦＣとをそれぞれを生成する。定電流発生回路１１１は、基準電圧ＶＲＥＦＩを用いて、電源、温度依存性をほとんどもたない基準電流Ｉｒｅｆ（＝Ｉｃｏｎｓｔ）を生成する。周波数電圧変換回路１１３は、基準電流Ｉｃｏｎｓｔ（＝Ｉｒｅｆ）を用いて、チャージ信号ＺＣＨＲの発振周波数を電圧に変換する。積分回路１１４は、前記周波数電圧変換回路１１３から出力された電圧を積分し、制御電圧ＶＣＮＴを生成する。
【０００４】
オンチップオシレータは、これらの回路でフィードバックループを構成するクロック発生回路である。オンチップオシレータの生成するクロック信号の発振周期Ｔは下記の式（１）で表される。
【数１】
2013214915.tif 000003
式（１）において、Ｒは、定電流発生回路１１１の抵抗ＲＯＳＣの抵抗値である。また、Ｃは、周波数電圧変換回路１１３の容量Ｃ１の容量値である。基準電圧ＶＲＥＦＣは、基準電圧発生回路１１０で生成する電圧であり、積分回路１１４の差動アンプＡＭＰ２に供給される。基準電圧ＶＲＥＦＩは、基準電圧発生回路１１０で生成する電圧であり、定電流発生回路１１１の差動アンプＡＭＰ１に供給される。
【０００５】
定電流発生回路１１１は、差動アンプＡＭＰ１、ＰＭＯＳトランジスタＴ１、Ｔ２、抵抗ＲＯＳＣを備えている。差動アンプＡＭＰ１とＭＯＳトランジスタＴ１とで構成されるフィードバックループにより、抵抗ＲＯＳＣのＭＯＳトランジスタＴ１側のノードは基準電圧ＶＲＥＦＩと同じ電圧値となる。従って、定電流発生回路１１１は、下記の式（２）で表されるように、基準電圧ＶＲＥＦＩを抵抗Ｒで割った基準電流Ｉｒｅｆを生成することができる（既述のように、Ｒは抵抗ＲＯＳＣの抵抗値である）。
【数２】
2013214915.tif 000004
【０００６】
ＰＭＯＳトランジスタＴ１、Ｔ２は、カレントミラー回路を構成している。カレントミラー回路は、ＰＭＯＳトランジスタＴ１を流れる基準電流Ｉｒｅｆと等しい基準電流Ｉｃｏｎｓｔ（＝Ｉｒｅｆ）をＰＭＯＳトランジスタＴ２に流す。その基準電流Ｉｃｏｎｓｔ（＝Ｉｒｅｆ）は、周波数電圧変換回路１１３へ供給される。定電流発生回路１１１で生成される基準電流Ｉｒｅｆは、温度依存性を有さない電流になっている。抵抗ＲＯＳＣの抵抗値Ｒの温度依存性と基準電圧ＶＲＥＦＩの温度依存性とが逆特性を有しているため、温度特性が相殺されるからである。基準電圧発生回路１１０は、温度トリミングにより、抵抗ＲＯＳＣの抵抗値の温度依存性と逆特性の基準電圧ＶＲＥＦＩの温度依存性を作り出している。２点温度トリミングを実施した場合、１次温度依存性をもたない基準電流Ｉｒｅｆを生成することができる。３点以上の温度でトリミングを実施した場合、１次に加え、２次の温度依存性もキャンセルが可能である。クロック信号の発振周波数の絶対値は抵抗ＲＯＳＣの抵抗値Ｒを切り替えることで可変とする。
【０００７】
次に、このオンチップオシレータの動作について説明する。
基準電圧発生回路１１０は基準電圧ＶＲＥＦＣ、ＶＲＥＦＩを生成して定電流発生回路１１１と積分回路１１４へそれぞれ出力する。定電流発生回路１１１は前述したように電源、温度依存性をもたない基準電流Ｉｒｅｆ（＝Ｉｃｏｎｓｔ）を生成する。周波数電圧変換回路１１３は、基準電流Ｉｃｏｎｓｔ（＝Ｉｒｅｆ）を用いて、チャージ信号ＺＣＨＲでスイッチＳＷ１がオンしている間、容量Ｃ１を充電する。それにより、チャージ信号ＺＣＨＲの周波数を電圧Ｖに変換する。変換後の電圧Ｖは、下記の式（３）のようになる（既述のように、Ｃは容量Ｃ１の容量値である）。
【数３】
2013214915.tif 000005
【０００８】
制御回路１１２は、出力されるクロック信号ＣＫＯＵＴを用いて、チャージ信号ＺＣＨＲ、ディスチャージ信号ＤＩＳＣ及びサンプル信号ＳＡＭＰを生成する。チャージ信号ＺＣＨＲはクロック信号ＣＫＯＵＴの周期Ｔと同じパルス幅を有する信号である。周波数電圧変換回路１１３は、サンプル信号ＳＡＭＰを用いて電圧Ｖをサンプリングし、積分回路１１４へ出力する。積分回路１１４は、並列型スイッチドキャパシタ積分回路である。積分回路１１４は、サンプリングされた電圧Ｖと電源、温度依存性のない基準電圧ＶＲＥＦＣとの誤差を積分し、制御電圧ＶＣＯＮＴを生成する。電圧Ｖと基準電圧ＶＲＥＦＣとの誤差を積分することで制御電圧ＶＣＯＮＴが変化し、電圧制御発振回路１１５のクロック信号ＣＫＯＵＴの周期Ｔ、すなわち周波数（１／Ｔ）が変わる。サンプリングされた電圧Ｖと基準電圧ＶＲＥＦＣとが等しくなったとき、電圧制御発振回路１１５のクロック信号ＣＫＯＵＴの周波数は所望の周波数となり、安定発振することとなる。
【０００９】
関連する技術として特開２０１１−１６６３６８号公報（ＵＳ２０１１／１９３６４０（Ａ１））に半導体装置が開示されている。この半導体装置は、第１のオンチップ発振器と、温度センサと、電圧センサと、電源モジュールと、記憶部と、ロジック部とを備えている。第１のオンチップ発振器は、参照電流および参照電圧を受けて、前記参照電流および前記参照電圧で定まる大きさの第１の周波数のクロック信号を出力する。温度センサは、前記第１のオンチップ発振器の周囲温度を検出する。電圧センサは、前記第１のオンチップ発振器の動作電圧の値を検出する。電源モジュールは、基準電圧を生成するレファレンス回路を含み、前記レファレンス回路が出力する基準電圧に基づいて、前記参照電圧、前記参照電流、前記第１のオンチップ発振器の動作電圧を生成する。記憶部は、前記第１のオンチップ発振器の周囲温度および前記第１のオンチップ発振器の動作電圧に対応する、前記参照電圧および前記参照電流のトリミングコードを定めたテーブルを記憶する。ロジック部は、前記検出された周囲温度および動作電圧に対応する前記参照電圧および前記参照電流のトリミングコードを前記テーブルから読み出して、前記読み出したトリミングコードに基づいて、前記参照電流および前記参照電圧の値を調整する。
【００１０】
また、特開２００６−３１９９２１号公報（ＵＳ２００６／２５５８５６（Ａ１））に演算増幅器が開示されている。この演算増幅器は、差動対部と、第１スイッチ部と、カレントミラー回路部と、第２スイッチ部とを具備する。第１スイッチ部は、前記差動対部の入力端子に入力される信号を切り替える。カレントミラー回路部は、前記差動対部の能動負荷になる。第２スイッチ部は、前記差動対部と前記カレントミラー回路部との間に接続され、前記差動対部と前記カレントミラー回路部との接続を入れ替える。前記第１スイッチ部と前記第２スイッチ部の各々を切り替えてオフセット電圧をキャンセルする。
【００１１】
また、特開２００９−１２４５８８号公報（ＵＳ２００９／１２８２４３（Ａ１））に半導体装置が開示されている。この半導体装置は、電圧制御発振回路と、周波数／電圧変換回路と、制御電圧生成回路と、アナログ積分回路とを備える。電圧制御発振回路は、第１の制御電圧に応じた周波数で発振することにより発振信号を出力する。周波数／電圧変換回路は、前記電圧制御発振回路から受けた前記発振信号の周波数を電圧に変換する。制御電圧生成回路は、前記周波数／電圧変換回路によって変換された前記電圧と前回生成した第２の制御電圧との間のレベルを有する新たな第２の制御電圧を生成する。アナログ積分回路は、前記第２の制御電圧を積分することにより前記第１の制御電圧を生成し、前記第１の制御電圧を前記電圧制御発振回路へ出力する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開ＷＯ２０１１／１０１９８１号
【特許文献２】特開２０１１−１６６３６８号公報
【特許文献３】特開２００６−３１９９２１号公報
【特許文献４】特開２００９−１２４５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
オンチップオシレータを幅広いアプリケーション（例示：ＵＡＲＴ通信など）に適用するためには、オンチップオシレータで生成されるクロック信号の周波数変動をできるだけ低く抑え、精度を高めることが望ましい。具体的には、オンチップオシレータで生成されるクロック信号の周波数変動は、プロセス、電源変動及び温度変動に依らず所望の範囲（例示：±１．０％）以内であることが望ましい。そのため、例えば図１の例では、理想的には、温度依存性をもつ抵抗ＲＯＳＣ、容量Ｃ１の温度依存性について基準電圧ＶＲＥＦＩを切り替え、抵抗ＲＯＳＣ、容量Ｃ１の温度依存性を相殺するよう温度トリミングを実施することにより温度依存性を持たない周波数を発生している（式（１））。しかし、従来のオンチップオシレータでは、式（１）に示すような理想状態にはならず、ある程度以上の精度の向上を達成することは困難である。発明者の研究によれば、回路に起因する多くの誤差が存在し、周波数の精度の向上を困難にさせている。
【００１４】
その誤差の要因の一つとして、定電流発生回路１１１のカレントミラー回路で発生する電流誤差Ｉｍｉｓｍａｔｃｈがある。ただし、Ｉｃｏｎｓｔ＝Ｉｒｅｆ±Ｉｍｉｓｍａｔｃｈである。この電流誤差Ｉｍｉｓｍａｔｃｈは、以下のようにして生じる。カレントミラー回路の二つのＰＭＯＳトランジスタＴ１、Ｔ２は、同サイズ及び同形状で製造したとしても、閾値電圧Ｖｔｈにミスマッチ（オフセット）電圧ΔＶｔｈが発生してしまう。このオフセット電圧ΔＶｔｈによる電流誤差がＩｍｉｓｍａｔｃｈである。
【００１５】
このとき、オフセット電圧ΔＶｔｈは、温度によってドリフトする。そのため、電流誤差Ｉｍｉｓｍａｔｃｈも同様に温度によってドリフトする。その結果、カレントミラー回路から周波数電圧変換回路１１３に転送する電流Ｉｒｅｆのコピー電流Ｉｃｏｎｓｔ（＝Ｉｒｅｆ±Ｉｍｉｓｍａｔｃｈ）も、少なくとも電流誤差Ｉｍｉｓｍａｔｃｈの分だけ温度ドリフトすることになる。従って、基準電流Ｉｃｏｎｓｔに温度依存性が発生してしまう。このとき、理想的な状態を示す式（１）は、実際には、以下の式（４）のようになる。
【数４】
2013214915.tif 000006
すなわち、カレントミラーのオフセット電圧ΔＶｔｈに起因してオンチップオシレータの周期Ｔ、すなわち周波数（１／Ｔ）が変動し、その精度が悪化してしまう。
【００１６】
従来の回路では、このミスマッチ（オフセット）電圧ΔＶｔｈの温度ドリフトに対して、二つのＰＭＯＳトランジスタのサイズを大きくする対策を実施している。それにより、周波数の精度に影響がないレベルまで、物理的にミスマッチ電圧ΔＶｔｈを小さくしている。ただし、この対策をとると、トランジスタのサイズの増加に対応してＩＰの面積が大きくなることや、面積の大きいデバイスを駆動するためオンチップオシレータの起動時間が長くなることなどの副作用があり、必ずしも好ましい対策とは言えない。
【００１７】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
一実施の形態によれば、クロック信号を生成する発振装置において、電流発生回路のカレントミラー回路にチョッピング回路を接続し、入力側電流の経路と出力側電流の経路とを、クロック信号の生成に影響の無いタイミングで交互に切り替える。
【発明の効果】
【００１９】
前記一実施の形態によれば、発振装置（オンチップオシレータ）の周波数の精度を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、国際公開ＷＯ２０１１／１０１９８１号に開示されたオンチップオシレータの構成を示す回路図である。
【図２】図２は、第１の実施の形態に係る発振装置を適用した半導体装置の構成例を示すブロック図である。
【図３】図３は、第１の実施の形態に係るＣＰＧの構成の変形例を示すブロック図である。
【図４】図４は、第１の実施の形態に係る発振装置の構成例を示すブロック図である。
【図５】図５は、第１の実施の形態に係る電流発生回路、周波数電圧変換回路及び積分回路の構成例を示すブロック図である。
【図６】図６は、第１の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。
【図７】図７は、カレントミラー回路及びチョッピング回路のレイアウト例を示す平面図である。
【図８】図８は、抵抗Ｒの具体的な構成例を示す回路図である。
【図９】図９は、抵抗Ｒの具体的なレイアウト例を示す平面図である。
【図１０】図１０は、制御回路の具体的な構成例を示す回路図である。
【図１１】図１１は、制御回路の動作例を示すタイミングチャートである。
【図１２Ａ】図１２Ａは、第１の実施の形態に係る発振装置の動作例を示すタイミングチャートである。
【図１２Ｂ】図１２Ｂは、第１の実施の形態に係る発振装置の他の動作例を示すタイミングチャートである。
【図１３】図１３は、第１の実施の形態に係る発振装置を適用した半導体装置の他の構成例を示すブロック図である。
【図１４】図１４は、第２の実施の形態に係る電流発生回路の構成例を示すブロック図である。
【図１５】図１５は、第２の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。
【図１６】図１６は、第３の実施の形態に係る発振装置の構成例を示すブロック図である。
【図１７】図１７は、第３の実施の形態に係る基準電圧発生回路、電流発生回路、周波数電圧変換回路及び積分回路の構成例を示すブロック図である。
【図１８】図１８は、第３の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。
【図１９】図１９は、第４の実施の形態に係る電流発生回路の構成例を示すブロック図である。
【図２０】図２０は、第４の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、発振装置、半導体装置、及び発振装置の動作方法の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
第１の実施の形態に係る発振装置を適用した半導体装置の構成について説明する。図２は、第１の実施の形態に係る発振装置を適用した半導体装置の構成例を示すブロック図である。半導体装置１は、マイクロコンピュータに例示され、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５、周辺機能ブロック６、フラッシュメモリ４、レジスタ３、ＣＰＧ（Ｃｌｏｃｋ  Ｐｕｌｓ  Ｇｅｎｅａｒｔｏｒ）２を備えている。周辺機能ブロック６は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ１５）、ＢＵＳ１６、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１７、Ｔｉｍｅｒ１８を含んでいる。ＣＰＧ２は、発振装置としてのオンチップオシレータ（Ｏｎ−Ｃｈｉｐ  Ｏｓｃｉｌｌａｔｏｒ）１１を含んでいる。オンチップオシレータ１１は、単体で半導体装置１（例示：マイクロコンピュータ）の上記各構成の動作に必要な数十ＭＨｚのクロック信号を生成することができる。オンチップオシレータ１１は、半導体装置１の起動時にフラッシュメモリ４に格納されたデータをレジスタ３経由で制御信号として受け取り、そのデータに基づいてクロック信号を生成する。オンチップオシレータ１１で生成されたクロック信号は、システムクロックやバスクロック等のメインクロックとして利用することができる。この半導体装置１は、本実施の形態に係る発振装置としてのオンチップオシレータ１１を備えているので、後述されるオンチップオシレータ１１による効果を得ることができる。
【００２３】
ここで、本実施の形態に係るＣＰＧの変形例について説明する。図３は、第１の実施の形態に係るＣＰＧの構成の変形例を示すブロック図である。ＣＰＧ２において、オンチップオシレータ１１は、分周器Ａ１２、Ｂ１３と共にクロック発生回路を構成し、ＣＰＵ５や周辺機能ブロック６へクロック信号を供給してもよい。分周器Ａ１２からクロック信号を出力しても良い。分周器Ａ１２や分周器Ｂ１３を内蔵するのは、分周数の組み合わせによりクロック周波数の選択肢を増やすためである。
【００２４】
次に、第１の実施の形態に係る発振装置の構成について説明する。図４は、第１の実施の形態に係る発振装置の構成例を示すブロック図である。発振装置としてのオンチップオシレータ１１は、電流発生回路２２、周波数電圧変換回路２３、積分回路２４、発振回路２５及び制御回路２６を備えている。オンチップオシレータ１１は、これらの回路でフィードバックループを構成するクロック発生回路である。
【００２５】
発振回路２５は、制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴを生成する。制御回路２６は、クロック信号ＣＫＯＵＴに基づいて、クロック信号ＣＫＯＵＴに同期したチョッピング信号（第１制御信号）ＣＨＯＰ、チャージ信号（第２制御信号）ＺＣＨＲ、サンプリング信号（第３制御信号）ＳＡＭＰ、及びディスチャージ信号（第４制御信号）ＤＩＳＣを生成する。電流発生回路２２は、外部（フラッシュメモリ４、レジスタ３）からの制御信号及びチョッピング信号ＣＨＯＰに応答して、基準電流Ｉ１を生成する。周波数電圧変換回路２３は、基準電流Ｉ１を用いてチャージ信号ＺＣＨＲの周波数を変換出力電圧Ｖｆｖに変換し、サンプリング信号ＳＡＭＰに応答して当該変換出力電圧Ｖｆｖをサンプリングして、サンプリング電圧ＶＳＡＭＰを生成する。積分回路２４は、サンプリング電圧ＶＳＡＭＰと基準電圧ＶＲＥＦＣとに基づいて、制御電圧ＶＣＮＴを生成する。
【００２６】
次に、電流発生回路２２、周波数電圧変換回路２３及び積分回路２４の構成例について説明する。図５は、第１の実施の形態に係る電流発生回路、周波数電圧変換回路及び積分回路の構成例を示すブロック図である。電流発生回路２２は、カレントミラー回路３０と、チョッピング回路３１と、抵抗Ｒとを備えている。カレントミラー回路３０は、例えば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を備えている。ＰＭＯＳトランジスタＭＰ１は、ソースを電源電圧ＶＤＤに、ゲートをノードＶＦに、ドレインをチョッピング回路３１にそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ２は、ソースを電源電圧ＶＤＤに、ゲートをＰＭＯＳトランジスタＭＰ１のゲート及びノードＶＦに、ドレインをチョッピング回路３１にそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか一方で、抵抗Ｒを流れる基準電流Ｉｒｅｆを生成し、他方で、その基準電流Ｉｒｅｆと概ね等しい基準電流Ｉ１を生成する。ただし、カレントミラー回路３０は、この図の構成に限定されるものではない。例えば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の他に、対称な配置を有する付加的な素子を有する構成であっても良い。
【００２７】
カレントミラー回路３０をＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成するとき、ＰＭＯＳトランジスタＭＰ１、ＭＰ２には同じ電流値が流れるように設計する。すなわち、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、同サイズ及び同形状で設計するのが好ましい。同サイズとはトランジスタのゲート長Ｌ、ゲート幅Ｗを同じに設計する。しかし、ゲート幅Ｗが同じであっても一方のトランジスタのゲート幅を２分割したゲート幅Ｗ／２のトランジスタを２個並列に配置し、他方のトランジスタはゲート幅Ｗのトランジスタを１個配置しても同じ電流値は得られないので、同形状のトランジスタを同数配置するのが好ましい。
【００２８】
チョッピング回路３１は、一方の入力端子をＰＭＯＳトランジスタＭＰ１のドレインに、他方の入力端子をＰＭＯＳトランジスタＭＰ２のドレインにそれぞれ接続されている。また、一方の出力端子をノードＶＦに、他方の出力端子を周波数電圧変換回路２３（のノードＮ１）にそれぞれ接続されている。それにより、チョッピング回路３１は、チョッピング信号ＣＨＯＰに応答して、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２のいずれか一方のドレインをノードＶＦ（抵抗Ｒ）に、他方を周波数電圧変換回路２３（のノードＮ１）に、周期的に交互に切り替えて接続する。抵抗Ｒは、一端をノードＶＦに他端を接地にそれぞれ接続されている。
【００２９】
抵抗Ｒは可変抵抗であり、フラッシュメモリ４及びレジスタ３のデータに基づく制御信号により抵抗値が設定される。抵抗Ｒは、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のいずれか一方−チョッピング回路３１−抵抗Ｒの電流経路で所望の基準電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒが流れるように、その値が調整される。ただし、ＶＲＥＦＩは、ノードＶＦの電位である。クロック信号の発振周波数の絶対値は、抵抗Ｒを切り替えて、基準電流Ｉｒｅｆを変更することで可変である。言い換えると、クロック信号の発振周波数が所望の周波数（＝所望の基準電流）となるように抵抗Ｒの値を調整する。実際の設定としては、例えば、製造段階のテスト（ウェハーテストやファイナルテスト）で、所定の温度において、オンチップオシレータ１１にチョッピング動作をさせて所望の周波数になるように抵抗Ｒを設定する。
【００３０】
本実施の形態では、上述のように、電流発生回路のカレントミラー回路３０にチョッピング回路３１を接続している。それにより、カレントミラー回路３０の入力側電流の経路及び出力側電流の経路を、ＰＭＯＳトランジスタＭＰ１を通る第１電流経路と、ＰＭＯＳトランジスタＭＰ２を通る第２電流経路の二つの間で、チョッピング信号ＣＨＯＰ信号に応答して、交互に切り替えることができる。すなわち、ＰＭＯＳトランジスタＭＰ１とＭＰ２のミスマッチ電圧ΔＶｔｈの対策として、電流発生回路２２にチョッピング回路３１を採用することで、チョッピング信号ＣＨＯＰ信号に応答して、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のドレインの接続先を周期的に交互に入れ替えて接続することができる。それにより、ミスマッチ電圧ΔＶｔｈが実質的にキャンセルされて、ミスマッチ電圧ΔＶｔｈを低減することができる。
【００３１】
言い換えると、本実施の形態では、ＰＭＯＳトランジスタＭＰ１とＭＰ２のミスマッチ電圧ΔＶｔｈがある場合でも、所定の温度でＰＭＯＳトランジスタＭＰ１及びＭＰ２のドレインの接続先を周期的に交互に入れ替えて接続して抵抗Ｒの調整を行っている。その結果、ミスマッチ電圧ΔＶｔｈの影響が実質的にキャンセルされた抵抗Ｒの値を設定することができる。それにより、オンチップオシレータ１１の動作温度がその所定の温度からずれる場合があっても、抵抗Ｒの値の設定時と同様に、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のドレインの接続先を周期的に交互に入れ替えて電流発生回路２２を動作させることで、ミスマッチ電圧ΔＶｔｈの影響が実質的にキャンセルされた基準電流Ｉ１を出力することができる。
【００３２】
周波数電圧変換回路２３は、スイッチＳＷ１、ＳＷ２、ＳＷ３と、容量Ｃとを備えている。スイッチＳＷ１、ＳＷ２は直列に接続されている。スイッチＳＷ１は、一端を（電流発生回路２２に接続された）ノードＮ１に、他端をノードＮｃにそれぞれ接続されている。スイッチＳＷ１は、チャージ信号ＺＣＨＲに応答してオン又はオフする。スイッチＳＷ２は、一端をノードＮｃに、他端を接地にそれぞれ接続されている。スイッチＳＷ２はディスチャージ信号ＤＩＳＣに応答してオン又はオフする。容量Ｃは一端をノードＮｃに、他端を接地にそれぞれ接続されている。容量Ｃは、スイッチＳＷ１のオン且つスイッチＳＷ２のオフにより電流発生回路２２からの基準電流Ｉ１で充電される。また、容量Ｃは、スイッチＳＷ１のオフ且つスイッチＳＷ２のオンによりスイッチＳＷ２を介して接地へ放電される。スイッチＳＷ３は、一端をノードＮｃに、他端を積分回路２４にそれぞれ接続されている。スイッチＳＷ３はサンプリング信号ＳＡＭＰに応答してオン又はオフする。スイッチＳＷ３がオンの時にサンプリングされたノードＮｃの電圧（変換出力電圧Ｖｆｖ）が、サンプリング電圧ＶＳＡＭＰとして積分回路２４に供給される。
【００３３】
積分回路２４は、並列型スイッチドキャパシタ積分回路であり、差動アンプＡＭＰ２と積分容量Ｃｉｎｔとを備えている。差動アンプＡＭＰ２の反転入力端子と出力端子には積分容量Ｃｉｎｔが並列に接続されている。差動アンプＡＭＰ２の反転入力端子はスイッチＳＷ３に、非反転入力端子は基準電圧ＶＲＥＦＣを供給する配線に、出力端子は発振回路２５にそれぞれ接続されている。積分回路２４は、基準電圧ＶＲＥＦＣとサンプリングされたノードＮｃの電圧（変換出力電圧）Ｖｆｖとの差電圧（誤差）を、積分容量Ｃｉｎｔに誤差電荷として積分する。それにより、発振回路２５に供給される制御電圧ＶＣＮＴが変化することで発振周波数が変わり、変換電圧出力Ｖｆｖと基準電圧ＶＲＥＦＣが等しい電圧となるようフィードバックされ、発振回路２５の周波数を制御する。
【００３４】
次に、電流発生回路２２及び周波数電圧変換回路２３の具体的な構成例について説明する。図６は、第１の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。電流発生回路２２において、チョッピング回路３１は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８を備えている。ＰＭＯＳトランジスタＭＰ５は、ＰＭＯＳトランジスタＭＰ１と抵抗Ｒとの間に接続されている。ＰＭＯＳトランジスタＭＰ６は、ＰＭＯＳトランジスタＭＰ１と周波数電圧変換回路２３（のノードＮ１）との間に接続されている。ＰＭＯＳトランジスタＭＰ７は、ＰＭＯＳトランジスタＭＰ２と周波数電圧変換回路２３（のノードＮ１）との間に接続されている。ＰＭＯＳトランジスタＭＰ８は、ＰＭＯＳトランジスタＭＰ２と抵抗Ｒとの間に接続されている。チョッピング信号ＣＨＯＰ信号は、ＰＭＯＳトランジスタＭＰ５及びＭＰ７のゲートに共通に供給される。一方、チョッピング信号ＣＨＯＰ信号の反転信号は、ＰＭＯＳトランジスタＭＰ６及びＭＰ８のゲートに共通に供給される。その結果、ＰＭＯＳトランジスタＭＰ５及びＭＰ７がオン／オフのとき、ＰＭＯＳトランジスタＭＰ６及びＭＰ８がオフ／オンとなる。
【００３５】
具体的には、チョッピング信号ＣＨＯＰ信号がＬのとき、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオンし、ＰＭＯＳトランジスタＭＰ６、ＭＰ８がオフして、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−抵抗Ｒの電流パス（入力電流側のパス）、及び、ＭＰ２−ＭＰ７−ノードＮ１の電流パス（出力電流側のパス）がそれぞれ形成される。一方、チョッピング信号ＣＨＯＰ信号がＨのとき、ＰＭＯＳトランジスタＭＰ６、ＭＰ８がオンし、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオフして、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−ノードＮ１の電流パス（出る力電流側のパス）、及び、ＭＰ２−ＭＰ８−抵抗Ｒの電流パス（入力電流側のパス）がそれぞれ形成される。その結果、抵抗Ｒに流れる基準電流Ｉｒｅｆとして、ＰＭＯＳトランジスタＭＰ１で生成する電流と、ＰＭＯＳトランジスタＭＰ２で生成する電流とを交互に周期的に切替えることができる。すなわち、周波数電圧変換回路２３に供給する基準電流Ｉ１として、ＰＭＯＳトランジスタＭＰ２で生成する電流と、ＰＭＯＳトランジスタＭＰ１で生成する電流とを交互に周期的に切替えることができる。それにより、ＰＭＯＳトランジスタＭＰ１とＭＰ２のデバイス間に発生するミスマッチ電圧ΔＶｔｈを回路的にキャンセルすることができる。
【００３６】
周波数電圧変換回路２３において、スイッチＳＷ１はＰＭＯＳトランジスタＭＰ１２を備えている。ＰＭＯＳトランジスタＭＰ１２は、ソースをノードＮ１に、ドレインをノードＮｃにそれぞれ接続され、ゲートにチャージ信号ＺＣＨＲを供給される。ＰＭＯＳトランジスタＭＰ１２は、チャージ信号ＺＣＨＲに応答して、基準電流Ｉ１で容量Ｃを充電する働きを有する。スイッチＳＷ２はＮＭＯＳトランジスタＭＮ１２を備えている。ＮＭＯＳトランジスタＭＮ１２は、ソースを接地に、ドレインをノードＮｃにそれぞれ接続され、ゲートにディスチャージ信号ＤＩＳＣを供給される。ＮＭＯＳトランジスタＭＮ１２は、ディスチャージ信号ＤＩＳＣに応答して、容量Ｃを放電する働きを有する。スイッチＳＷ３はＮＭＯＳトランジスタＭＮ１２を備えている。ＮＭＯＳトランジスタＭＮ１３は、ソースをノードＮｃに、ドレインを積分回路２４にそれぞれ接続され、ゲートにサンプリング信号ＳＡＭＰを供給される。ＮＭＯＳトランジスタＭＮ１３は、ノードＮｃの電圧（変換出力電圧Ｖｆｖ）をサンプリングする機能を有する。
【００３７】
ノードＮ１には、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２の直列接続の電流経路に対して、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１の直列接続の他の電流経路が並列に接続されている。ＰＭＯＳトランジスタＭＰ１１とＭＰ１２とは、チャージ信号であるチャージ信号ＺＣＨＲとその反転信号で動作するカレントスイッチとして機能する。ＰＭＯＳトランジスタＭＰ１１とＭＰ１２とでカレントスイッチの形状をとっているのは、チャージ信号ＺＣＨＲによるスイッチング動作でノードＮ１が変動しないようにするための工夫である。ＮＭＯＳトランジスタＭＮ１１はＮＭＯＳトランジスタＭＮ１２に対応させたダミーであり、ゲートをＶＤＤにプルアップ、又はＶＤＤレベルの信号を印加する。
【００３８】
図７は、カレントミラー回路３０及びチョッピング回路３１のレイアウト例を示す平面図である。カレントミラー回路３０のＰＭＯＳトランジスタＭＰ１、ＭＰ２、及び、チョッピング回路３１のＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８は、コモンセントロイド型で配置されている。すなわち、これらの複数のＰＭＯＳトランジスタが、特定の基準点に対して対称（線対称、点対称）となる位置に配置されている。この図の例では、少なくとも仮想線Ｃ０に対して、チョッピング信号ＣＨＯＰ信号で選択される二つのパターンの各々のいずれの場合にも、二つの電流経路が線対称となるように配置されている。それにより、ＰＭＯＳトランジスタのばらつきをキャンセル（相殺）することができる。ただし、第１のパターンの二つの電流経路は、ＰＭＯＳトランジスタＭＰ１−ＭＰ５（−抵抗Ｒ）、及び、ＭＰ２−ＭＰ７（−ノードＮ１）である。一方、第２のパターンの電流経路は、ＰＭＯＳトランジスタＭＰ１−ＭＰ６（−ノードＮ１）、及び、ＭＰ２−ＭＰ８（−抵抗Ｒ）である。また、図面の下側のカレントミラー回路３０及びチョッピング回路３１と、図面の上側のカレントミラー回路３０及びチョッピング回路３１（図示されず）とは、仮想線Ｃ０上のカレントミラー回路３０間の中点（図示されず）に関して点対称に配置されている。なお、この配置は一例であり、コモンセントロイド型で配置されていれば、他のレイアウトであっても良い。
【００３９】
図８は、抵抗Ｒの具体的な構成例を示す回路図である。抵抗Ｒは、可変抵抗であり、その抵抗値の大きさは制御信号により制御される。抵抗Ｒは、抵抗ラダー回路で構成されている。この図の例では、抵抗Ｒは、直列に接続された複数の抵抗素子Ｒ０、２Ｒ０、４Ｒ０、８Ｒ０、１６Ｒ０、３２Ｒ０、６４Ｒ０、１２８Ｒ０、２５６Ｒ０と、直列に接続された複数のトランジスタ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８とを備えている。ただし、例えば「４Ｒ０」は、その抵抗素子の符号と共に、抵抗値が４×Ｒ０であることを示している。複数の抵抗素子Ｒ０、・・・、１２８Ｒ０の各々は、複数のトランジスタ素子Ｍ１、・・・、Ｍ８のうちの対応するものに並列に接続されている。具体的には、抵抗素子Ｒ０、２Ｒ０、４Ｒ０、８Ｒ０、１６Ｒ０、３２Ｒ０、６４Ｒ０、１２８Ｒ０はそれぞれ対応するトランジスタ素子Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８に並列に接続されている。８ビットの制御信号は、ビットごとに複数のトランジスタ素子Ｍ１、・・・、Ｍ８のうちの対応するもののゲートに入力される。ゲートに入力されるビット信号がＨのとき、トランジスタ素子がオンになるので、対応する抵抗素子はパスされる。逆に、ゲートに入力されるビット信号がＬのとき、トランジスタ素子がオフになるので、対応する抵抗素子は電流経路となる。このようにして、制御信号により、自在に抵抗値を調整することができる。
【００４０】
図９は、図８の抵抗Ｒの具体的なレイアウト例を示す平面図である。抵抗Ｒは、単位抵抗５７で構成された抵抗素子を直列接続することで構成されている。単位抵抗５７は、ローカルエリア（領域５５）に均一に配置されることにより、抵抗間のペア精度の向上が図られている。抵抗素子２５６Ｒ０では、単位抵抗５７が３２個直列に接続されている。抵抗素子１２８Ｒ０では、単位抵抗５７が１６個直列に接続されている。抵抗素子６４Ｒ０では、単位抵抗５７が８個直列に接続されている。抵抗素子３２Ｒ０では、単位抵抗５７が４個直列に接続されている。抵抗素子１６Ｒ０では、単位抵抗５７が２個直列に接続されている。抵抗素子８Ｒ０では、単位抵抗５７が３２個直列に接続されている。抵抗素子４Ｒ０では、単位抵抗５７が２個並列に接続されている。抵抗素子２Ｒ０では、単位抵抗５７が４個並列に接続されている。抵抗素子Ｒ０では、単位抵抗５７が８個並列に接続されている。トランジスタ素子Ｍ１、・・・、Ｍ８は、領域５６に設けられている（個別には明示されず）。各トランジスタ素子と各抵抗素子とは、配線５８で接続されている。発振回路２５の周波数の絶対値は抵抗Ｒを切り替え、周波数電圧変換回路２３へ供給される基準電流を変更することで可変とする。
【００４１】
図１０は、制御回路の具体的な構成例を示す回路図である。制御回路２６は、フリップフロップ回路ＦＦ１〜ＦＦ５、インバータ回路ＩＶ１〜ＩＶ２、ＩＶ１１〜ＩＶ１５、ＩＶ２１〜ＩＶ２４、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ３を備えている。ＦＦ１は、クロック端子にＩＶ１を介してクロック信号ＣＫＯＵＴを、入力端子にＦＦ２の出力信号をそれぞれ入力される。ＦＦ２は、クロック端子にクロック信号ＣＫＯＵＴを、入力端子にＦＦ３の出力信号をそれぞれ入力される。ＦＦ３は、クロック端子にＩＶ１を介してクロック信号ＣＫＯＵＴを、入力端子にＦＦ４の出力信号をそれぞれ入力される。ＦＦ４は、クロック端子にクロック信号ＣＫＯＵＴを、入力端子にＩＶ２を介してＦＦ１の出力信号をそれぞれ入力される。ＮＡＮＤ１は、一方の入力端子にＩＶ１１を介してＦＦ１の出力信号を、他方の入力端子にＩＶ１４を介してＦＦ３の出力信号をそれぞれ入力され、ＩＶ２１を介して両出力信号のＮＡＮＤ演算結果をディスチャージ信号（第４制御信号）ＤＩＳＣとして出力する。ＮＡＮＤ２は、一方の入力端子にＩＶ１２、１３を介してＦＦ２の出力信号を、他方の入力端子にＩＶ１５、１６を介してＦＦ４の出力信号をそれぞれ入力され、ＩＶ２２、２３を介して両出力信号のＮＡＮＤ演算結果をチャージ信号（第２制御信号）ＺＣＨＲとして出力する。ＮＡＮＤ３は、一方の入力端子にＩＶ１２、１３、１７、１８を介してＦＦ２の出力信号を、他方の入力端子にＩＶ１４を介してＦＦ３の出力信号をそれぞれ入力され、ＩＶ２４を介して両出力信号のＮＡＮＤ演算結果をサンプリング信号（第３制御信号）ＳＡＭＰとして出力する。ＦＦ５は、クロック端子にＮＡＮＤ３の出力信号を、入力端子に自身の出力信号（ＣＨＯＰ）を入力され、チョッピング信号（第１制御信号）ＣＨＯＰを出力する。
【００４２】
上記制御回路の動作について説明する。図１１は、制御回路の動作例を示すタイミングチャートである。（ａ）はクロック信号ＣＫＯＵＴ、（ｂ）はチャージ信号（第２制御信号）ＺＣＨＲ、（ｃ）はサンプリング信号（第３制御信号）ＳＡＭＰ、（ｄ）はディスチャージ信号（第４制御信号）ＤＩＳＣ、（ｅ）はチョッピング信号（第１制御信号）ＣＨＯＰをそれぞれ示している。
【００４３】
チャージ信号ＺＣＨＲ信号は、周波数電圧変換回路２３において、クロック信号ＣＫＯＵＴの周期、すなわち周波数（１／Ｔ）を電圧に変換するとき、容量Ｃを基準電流Ｉ１で充電ために使用される。従って、チャージ信号ＺＣＨＲ信号のＬの期間（例示：ｔ１〜ｔ２）は、クロック信号ＣＫＯＵＴの一周期になる。サンプリング信号ＳＡＭＰは、周波数電圧変換回路２３において、容量Ｃを基準電流Ｉ１で充電した後で、変換出力電圧Ｖｆｖをサンプリンするために使用される。従って、サンプリング信号ＳＡＭＰのＨの期間（例示：ｔ３〜ｔ４）は、容量Ｃの充電（例示：ｔ１〜ｔ２）後の期間となる。チョッピング信号ＣＨＯＰは、電流発生回路２２において、チョッピング動作を制御するために使用される。従って、周波数電圧変換回路２３の周波数電圧変換動作に影響を与えることなく、チョッピング動作を実行する必要がある。そのため変換出力電圧Ｖｆｖが積分回路２４に転送された後、すなわちサンプリング動作（例示：ｔ３〜ｔ４）の後に、切り替え（チョッピング）を行う（例示：ｔ４）。図１０の制御回路２６を用いる場合、サンプリング信号ＳＡＭＰのネガエッジの２分周出力をチョッピング信号ＣＨＯＰとしている。サンプリング信号ＳＡＭＰのネガエッジとは、すなわちサンプリング動作の完了を意味している。ディスチャージ信号ＤＩＳＣは、周波数電圧変換回路２３において、次の周波数電圧変換動作に備えて容量Ｃを放電するために使用される。従って、ディスチャージ信号ＤＩＳＣのＨの期間（例示：ｔ５〜ｔ６）は、サンプリング動作（例示：ｔ３〜ｔ４）後の期間となる。
【００４４】
次に、本実施の形態に係る発振装置としてのオンチップオシレータ１１の動作について説明する。図１２Ａは、第１の実施の形態に係る発振装置の動作例を示すタイミングチャートである。オンチップオシレータ１１は、上記制御回路２６からの制御信号を用いて動作する。ここで、（ａ）はクロック信号ＣＫＯＵＴ、（ｂ）はチャージ信号（第２制御信号）ＺＣＨＲ、（ｃ）はサンプリング信号（第３制御信号）ＳＡＭＰ、（ｄ）はディスチャージ信号（第４制御信号）ＤＩＳＣ、（ｅ）は変換出力電圧（ノードＮｃの電圧）Ｖｆｖ、（ｆ）は制御電圧ＶＣＮＴ、（ｇ）はチョッピング信号（第１制御信号）ＣＨＯＰをそれぞれ示している。図１２Ａは、クロック信号ＣＫＯＵＴが所望の周波数になっている場合を示している。
【００４５】
チョッピング信号ＣＨＯＰ信号がＨのとき（ｔ１０）、電流発生回路２２のＰＭＯＳトランジスタＭＰ６、ＭＰ８がオンし、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオフして、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−ノードＮ１の電流パス、及び、ＭＰ２−ＭＰ８−抵抗Ｒの電流パスが形成される。それにより、ＰＭＯＳトランジスタＭＰ２−ＭＰ８−抵抗Ｒの電流パスには基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−ノードＮ１の電流パスには基準電流Ｉｒｅｆと等しい基準電流Ｉ１が流れて周波数電圧変換回路２３に供給される。
【００４６】
チャージ信号ＺＣＨＲがＬになると（ｔ１０）、周波数電圧変換回路２３のスイッチＳＷ１（ＭＰ１２）はオンになる。このとき、サンプリング信号ＳＡＭＰ及びディスチャージ信号ＤＩＳＣはＬであり、周波数電圧変換回路２３のスイッチＳＷ３（ＭＮ１３）及びスイッチＳＷ２（ＭＮ１２）はオフである。それにより、電流発生回路２２で生成された電流Ｉ１（＝Ｉｒｅｆ）がノードＮ１及びスイッチＳＷ１（ＭＰ１２）を介して周波数電圧変換回路２３の容量Ｃに供給される。すなわち、容量Ｃが電流Ｉ１（＝Ｉｒｅｆ）で充電される。その結果、ノードＮｃの電圧すなわち変換出力電圧Ｖｆｖが上昇していく。
【００４７】
チャージ信号ＺＣＨＲがＨになると（ｔ１１）、スイッチＳＷ２（ＭＰ１２）はオフになる。その結果、電流Ｉ１（＝Ｉｒｅｆ）の供給が停止する。すなわち、容量Ｃの充電が停止する。すなわち、チャージ信号ＺＣＨＲがＬの期間（ｔ１１〜ｔ１２）、電流発生回路２２は容量Ｃに電流Ｉｒｅｆを充電する。このとき、チャージ信号ＺＣＨＲのＬの期間（ｔ１１〜ｔ１２）を、発振回路２５の発振周期Ｔｏｕｔ（＝クロック信号ＣＫＯＵＴの一周期）と等しくすることで、周波数（１／Ｔｏｕｔ）を電圧に変換することができる。変換出力電圧Ｖｆｖは式（５）で表すことができる。
【数５】
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【００４８】
サンプリング信号ＳＡＭＰがＨになると（ｔ１２）、スイッチＳＷ３（ＭＮ１３）がオンになる。その結果、変換出力電圧Ｖｆｖが積分回路２４に転送される。変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣになっている場合、積分回路２４から出力される制御電圧ＶＣＮＴは所定の一定値となり、変化はない。すなわち、クロック信号ＣＫＯＵＴが所望の周波数になっていることになる。その結果、発振回路２５はそのクロック信号ＣＫＯＵＴを出力し続ける。
【００４９】
周波数電圧変換回路２３の周波数電圧変換動作が終了し、サンプリング動作の終了後、チョッピング信号ＣＨＯＰがＬになる（ｔ１３）。それにより、電流発生回路２２において、ＰＭＯＳトランジスタＭＰ５、ＭＰ７がオンし、ＰＭＯＳトランジスタＭＰ６、ＭＰ８がオフして、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−抵抗Ｒの電流パス、及び、ＭＰ２−ＭＰ７−ノードＮ１の電流パスがそれぞれ形成される。すなわち、電流パスが切り替えられる。それにより、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−抵抗Ｒの電流パスに基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ２−ＭＰ７−ノードＮ１の電流パスに基準電流Ｉｒｅｆと等しい基準電流Ｉ１が流れて周波数電圧変換回路２３に供給される。
【００５０】
変換出力電圧Ｖｆｖが転送されてホールドされた後（サンプリング信号ＳＡＭＰがＨからＬへ切り替わった後）、周波数電圧変換回路２３の動作に問題ないタイミングで、ディスチャージ信号ＤＩＳＣがＨになり（ｔ１４）、スイッチＳＷ２（ＭＮ１２）がオンになる。それにより、容量Ｃにチャージされた電荷はスイッチＳＷ２（ＭＮ１２）を介して接地に放電される。その結果、変換出力電圧Ｖｆｖは、初期状態である０Ｖとなる（ｔ１５）。以下、同様に、ｔ１６、ｔ１７、ｔ１８、ｔ１９、ｔ２０、ｔ２１、・・・と続いていく。
【００５１】
図１２Ｂは、第１の実施の形態に係る発振装置の他の動作例を示すタイミングチャートである。（ａ）、〜（ｇ）は図１２Ａと同じである。図１２Ｂは、クロック信号ＣＫＯＵＴが所望の周波数からずれた場合を示している。ただし、時刻ｔ３０〜ｔ３５は周期が長い（周波数が低い）場合であり、時刻ｔ３６〜ｔ４１は周期が短い（周波数が高い）場合である。
【００５２】
まず、時刻ｔ３０〜ｔ３５における周期が長い（周波数が低い）場合について説明する。
チョッピング信号ＣＨＯＰ信号がＨのとき（ｔ３０）、電流発生回路２２において、ＰＭＯＳトランジスタＭＰ２−ＭＰ８−抵抗Ｒの電流パスに基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−ノードＮ１の電流パスに基準電流Ｉ１（＝Ｉｒｅｆ）が流れて周波数電圧変換回路２３に供給される。
【００５３】
チャージ信号ＺＣＨＲがＬになると（ｔ３０）、スイッチＳＷ１（ＭＰ１２）はオンになる。それにより、電流発生回路２２で生成された電流Ｉ１（＝Ｉｒｅｆ）がノードＮ１及びスイッチＳＷ１（ＭＰ１２）を介して周波数電圧変換回路２３の容量Ｃに供給され、容量Ｃが電流Ｉ１（＝Ｉｒｅｆ）で充電される。その結果、ノードＮｃの電圧すなわち変換出力電圧Ｖｆｖが上昇していく。
【００５４】
チャージ信号ＺＣＨＲがＨになると（ｔ３１）、スイッチＳＷ２（ＭＰ１２）はオフになる。その結果、電流Ｉ１（＝Ｉｒｅｆ）の供給が停止する。すなわち、容量Ｃの充電が停止する。ここで、変換出力電圧Ｖｆｖ（＝Ｉｒｅｆ・Ｔｏｕｔ／Ｃ）は、クロック信号ＣＫＯＵＴの周期Ｔｏｕｔが所望の値よりも長いため、基準電圧ＶＲＥＦＣよりも大きい電圧に変換される。
【００５５】
サンプリング信号ＳＡＭＰがＨになると（ｔ３２）、スイッチＳＷ３（ＭＮ１３）がオンになる。その結果、変換出力電圧Ｖｆｖが積分回路２４に転送される。変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣよりも大きくなっている場合、積分回路２４から出力される制御電圧ＶＣＮＴは所定の一定値よりも小さくなる。すなわち、クロック信号ＣＫＯＵＴが所望の周波数よりも低いことになる。その結果、発振回路２５はそのクロック信号ＣＫＯＵＴを変化させて、周期を短く（周波数を高く）する。
【００５６】
周波数電圧変換回路２３の周波数電圧変換動作が終了し、サンプリング動作の終了後、チョッピング信号ＣＨＯＰがＬになる（ｔ３３）。それにより、電流発生回路２２において、電流パスが切り替えられ、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−抵抗Ｒの電流パスに基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ２−ＭＰ７−ノードＮ１の電流パスに基準電流Ｉ１（＝Ｉｒｅｆ）が流れて周波数電圧変換回路２３に供給される。
【００５７】
変換出力電圧Ｖｆｖが転送されてホールドされた後（サンプリング信号ＳＡＭＰがＨからＬへ切り替わった後）のディスチャージ動作（ｔ３４−ｔ３５）は、図１２Ａの場合（ｔ１４−ｔ１５）と同様である。
【００５８】
オンチップオシレータ１１において、動作温度が変動すると、ミスマッチ電圧ΔＶｔｈが発生する場合がある。例えば、上記時刻ｔ３０〜ｔ３５（ｔ１０〜ｔ１５）と同じ周期において、基準電流Ｉ１側のＰＭＯＳトランジスタＭＰ１の閾値電圧が、基準電流Ｉｒｅｆ側のＰＭＯＳトランジスタＭＰ２の閾値電圧よりもやや低くなった場合を考える。その場合、本来であれば、基準電流Ｉ１は基準電流Ｉｒｅｆよりもやや大きくなる（Ｉ１＝Ｉｒｅｆ＋Ｉｍｉｓｍａｔｃｈ）。その結果、クロック信号ＣＫＯＵＴの周期Ｔｏｕｔが所望の値であったとしても、変換出力電圧Ｖｆｖ（＝（Ｉｒｅｆ＋Ｉｍｉｓｍａｔｃｈ）・Ｔｏｕｔ／Ｃ）は、所望の値（＝Ｉｒｅｆ・Ｔｏｕｔ／Ｃ）よりも大きい電圧、すなわち基準電圧ＶＲＥＦＣよりも大きい電圧に変換される。この状況は、上記の時刻ｔ３１の状況と同様である。
この場合において、ミスマッチ電圧ΔＶｔｈの影響を実質的にキャンセルする値が抵抗Ｒに予め設定されているので、Ｉｍｉｓｍａｔｃｈの値は極めて小さくなる。従って、ミスマッチ電圧ΔＶｔｈの影響が極めて小さい基準電流Ｉ１を出力することができる。すなわち、変換出力電圧Ｖｆｖは、所望の値よりも大きい電圧とはなるが、両者の差を極めて小さく抑えることができる。なお、変換出力電圧Ｖｆｖが所望の値よりも大きい電圧となった場合の動作は、上記ｔ３２以降の動作と同様である。
【００５９】
次に、時刻ｔ３６〜ｔ４１における周期が短い（周波数が高い）場合について説明する。
チョッピング信号ＣＨＯＰがＬのとき（ｔ３６）、電流発生回路２２において、ＰＭＯＳトランジスタＭＰ１−ＭＰ５−抵抗Ｒの電流パスに基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ２−ＭＰ７−ノードＮ１の電流パスに基準電流Ｉ１（＝Ｉｒｅｆ）が流れて周波数電圧変換回路２３に供給される。
【００６０】
チャージ信号ＺＣＨＲがＬになると（ｔ３６）、スイッチＳＷ１（ＭＰ１２）はオンになる。それにより、電流発生回路２２で生成された電流Ｉ１（＝Ｉｒｅｆ）がノードＮ１及びスイッチＳＷ１（ＭＰ１２）を介して周波数電圧変換回路２３の容量Ｃに供給され、容量Ｃが電流Ｉ１（＝Ｉｒｅｆ）で充電される。その結果、ノードＮｃの電圧すなわち変換出力電圧Ｖｆｖが上昇していく。
【００６１】
チャージ信号ＺＣＨＲがＨになると（ｔ３７）、スイッチＳＷ２（ＭＰ１２）はオフになる。その結果、電流Ｉ１（＝Ｉｒｅｆ）の供給が停止する。すなわち、容量Ｃの充電が停止する。ここで、変換出力電圧Ｖｆｖ（＝Ｉｒｅｆ・Ｔｏｕｔ／Ｃ）は、クロック信号ＣＫＯＵＴの周期Ｔｏｕｔが所望の値よりも短いため、基準電圧ＶＲＥＦＣよりも小さい電圧に変換される。
【００６２】
サンプリング信号ＳＡＭＰがＨになると（ｔ３８）、スイッチＳＷ３（ＭＮ１３）がオンになる。その結果、変換出力電圧Ｖｆｖが積分回路２４に転送される。変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣよりも小さくなっている場合、積分回路２４から出力される制御電圧ＶＣＮＴは所定の一定値よりも大きくなる。すなわち、クロック信号ＣＫＯＵＴが所望の周波数よりも高いことになる。その結果、発振回路２５はそのクロック信号ＣＫＯＵＴを変化させて、周期を長く（周波数を低く）する。
【００６３】
周波数電圧変換回路２３の周波数電圧変換動作が終了し、サンプリング動作の終了後、チョッピング信号ＣＨＯＰがＨになる（ｔ３９）。それにより、電流発生回路２２において、電流パスが切り替えられ、ＰＭＯＳトランジスタｖＭＰ２−ＭＰ８−抵抗Ｒの電流パスに基準電流Ｉｒｅｆが流れ、ＰＭＯＳトランジスタＭＰ１−ＭＰ６−ノードＮ１の電流パスに基準電流Ｉ１（＝Ｉｒｅｆ）が、周波数電圧変換回路２３に供給される。
【００６４】
変換出力電圧Ｖｆｖが転送されてホールドされた後（サンプリング信号ＳＡＭＰがＨからＬへ切り替わった後）のディスチャージ動作（ｔ４０−ｔ４１）は、ディスチャージ動作（ｔ３４−ｔ３５）と同様である。
【００６５】
オンチップオシレータ１１において、動作温度が変動すると、ミスマッチ電圧ΔＶｔｈが発生する場合がある。例えば、上記時刻ｔ３６〜ｔ４１（ｔ１６〜ｔ２１）と同じ周期において、基準電流Ｉ１側のＰＭＯＳトランジスタＭＰ２の閾値電圧が、基準電流Ｉｒｅｆ側のＰＭＯＳトランジスタＭＰ１の閾値電圧よりもやや高くなった場合を考える。その場合、本来であれば、基準電流Ｉ１は基準電流Ｉｒｅｆよりもやや小さくなる（Ｉ１＝Ｉｒｅｆ−Ｉｍｉｓｍａｔｃｈ）。その結果、クロック信号ＣＫＯＵＴの周期Ｔｏｕｔが所望の値であったとしても、変換出力電圧Ｖｆｖ（＝（Ｉｒｅｆ−Ｉｍｉｓｍａｔｃｈ）・Ｔｏｕｔ／Ｃ）は、所望の値（＝Ｉｒｅｆ・Ｔｏｕｔ／Ｃ）よりも小さい電圧、すなわち基準電圧ＶＲＥＦＣよりも小さい電圧に変換される。この状況は、上記の時刻ｔ３７の状況と同様である。
この場合において、ミスマッチ電圧ΔＶｔｈの影響を実質的にキャンセルする値が抵抗Ｒに予め設定されているので、Ｉｍｉｓｍａｔｃｈの値は極めて小さくなる。従って、ミスマッチ電圧ΔＶｔｈの影響が極めて小さい基準電流Ｉ１を出力することができる。すなわち、変換出力電圧Ｖｆｖは、所望の値よりも小さい電圧とはなるが、両者の差を極めて小さく抑えることができる。なお、変換出力電圧Ｖｆｖが所望の値よりも小さい電圧となった場合の動作は、上記ｔ３７以降の動作と同様である。
【００６６】
このように、サンプリングにより転送された変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣより大きい場合（図１２Ｂ：ｔ３１〜ｔ３２）、制御電圧ＶＣＮＴが下がり（ｔ３２〜ｔ３４）、発振回路２５は発振周波数が高くなるようコントロールされる。一方、変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣより小さい場合（図１２Ｂ：ｔ３７〜ｔ３８）、制御電圧ＶＣＮＴが上がり（ｔ３８〜ｔ４０）、発振回路２５は発振周波数が低くなるようコントロールされる。図１２Ｂに示す動作を繰り返し、図１２Ａに示すように変換出力電圧Ｖｆｖが基準電圧ＶＲＥＦＣに等しくなるとオンチップオシレータ１１はターゲット周波数で安定発振する。
【００６７】
上述したようにして、本実施の形態に係るオンチップオシレータ１１は動作する。
【００６８】
以上説明したように、本実施の形態の発振装置としてのオンチップオシレータ１１は、電流発生回路２２のカレントミラー回路３０に、チョッピング回路３１を接続している。そして、入力側電流の経路（電源電圧ＶＤＤから抵抗Ｒ）と出力側電流の経路（電源電圧ＶＤＤからノードＮ１）とを、クロック信号の生成に影響の無いタイミングで、チョッピング信号ＣＨＯＰ信号に応答して交互に切り替えている。すなわち、カレントミラー回路３０のＰＭＯＳトランジスタＭＰ１及びＭＰ２のドレインの接続先を周期的に交互に入れ替えて接続している。その結果、二つのＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖｔｈにおけるミスマッチ（オフセット）電圧ΔＶｔｈを回路的に相殺してキャンセルすることができる。その結果、そのミスマッチ（オフセット）電圧ΔＶｔｈの温度ドリフトの影響を排除でき、基準電流Ｉ１の温度依存性を低減することができる。それにより、周波数電圧変換回路２３の出力を安定させることができ、クロック信号の精度をより向上させることができる。
【００６９】
また、チョッピング回路３１の切り替えタイミングを示すチョッピング信号ＣＨＯＰは、オンチップオシレータ１１自身が内部（の制御回路２６）で生成している。すなわち、簡単な回路を用いて、クロック信号に基づくサンプリング信号ＳＡＭＰから生成している。従って、チョッピング信号ＣＨＯＰを生成する回路を外部に設ける必要がなく、外付け回路は不要である。
【００７０】
更に、チョッピング回路３１の採用により周波数精度が改善するだけでなく、電流発生回路２２のカレントミラー回路３０のＰＭＯＳトランジスタＭＰ１、ＭＰ２のデバイスサイズを小さくすることが可能となる。その結果、チップ面積を削減できるほか、オンチップオシレータの起動時間の短縮を実現することが可能となる。
【００７１】
通常のオシレータは連続系制御を行っている。そのため、通常のオシレータ内でチョッピング回路を用いると、チョッピング動作に伴い、例えばトランジスタのゲート電圧の変動や、それに伴う出力電流の変動が発生すると考えられる。そうなると、それらの変動が伝搬して、制御電圧が周期的に変動してしまい、生成されたクロック信号にジッタ（ディターミニスティックジッタ）が発生することが予想される。すなわち、クロック信号のジッタ特性の悪化が予想される。その結果、クロック信号の周波数精度が低下してしまう。したがって、オシレータ内にチョッピング回路を設けることは行われていない。
【００７２】
しかし、本実施の形態のオンチップオシレータ１１は、電流発生回路２２内にチョッピング回路３１を適用し、クロック信号の周波数の精度を向上させることができる。その理由としては、オンチップオシレータ１１が離散系制御を行なう回路であることが挙げられる。具体的には以下のとおりである。本実施の形態のオンチップオシレータ１１では、図４や図５に示されるように、積分回路２４の前で周波数電圧変換回路２３の出力電圧（Ｖｆｖ）をサンプリングしている（ＶＳＡＭＰ）。このようにサンプリングを行えば、そのサンプリング動作の後から次の周波数電圧変換動作までの期間、電流発生回路２２の動作は発振回路２５の動作や特性から切り離されることになる。そのため、その期間にチョッピング回路が動作して、チョッピング動作に伴うゲート電圧の変動や出力電流の変動が発生しても、それら変動が発振回路２５まで伝わらず、クロック特性に影響が起きない。そのため、本実施の形態のオンチップオシレータ１１の電流発生回路２２に、チョッピング回路３１を適用することが可能となっている。そして、その結果、そのチョッピング回路３１の効果により、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で発生するオフセット電圧ΔＶｔｈをキャンセルし、周波数の精度を向上させることができる。
【００７３】
なお、半導体装置１は、図２の例に限定されるものではない。図１３は、第１の実施の形態に係る発振装置を適用した半導体装置の他の構成例を示すブロック図である。半導体装置１は、マイクロコンピュータに例示され、ＣＰＵ５、周辺機能ブロック６、ＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）７、フラッシュメモリ４、レジスタ３、ＣＰＧ２を備えている。周辺機能ブロック６は、ＲＡＭ１５、ＢＵＳ１６、ＡＤＣ１７を含んでいる。この例では、ＣＰＧ２は、オンチップオシレータ１１、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｄ）４４、発振器（ＯＳＣ）４５、３２ＫＨｚ発振器（３２ＫＨｚ  ＯＳＣ）４６で構成され、半導体装置１（例示：マイクロコンピュータ）の動作に必要な複数の周波数のクロックを生成する。数ＭＨｚから十数ＭＨｚの水晶発振子（半導体装置１の外部に配置）、発振器４５、４６及びＰＬＬ４４を組み合わせることでマイコン動作に必要な数十ＭＨｚのシステムクロック、バスクロックなどメインクロックを生成することができる。３２．７６８ＫＨｚの水晶発振子と３２ＫＨｚ発振器４６でＲＴＣ用の３２．７６８ＫＨｚのクロックを生成することができる。オンチップオシレータ１１は、オンチップオシレータ単体で半導体装置１の動作に必要な数十ＭＨｚのクロックを生成することができる。発振器４５、４６、ＰＬＬ４４を使用する動作モードでは、オンチップオシレータ１１を使用することで半導体装置１の動作周波数とは異なる任意の周波数のクロックをアプリケーションに供給することを可能とする。また、発振器４５、４６、ＰＬＬ４４を使用しない動作モードでは、ＰＬＬ出力に変わってシステムクロック、バスクロック等のメインクロックとして利用することができる。この場合にも、図２の半導体装置１の場合と同様の効果を得ることができる。
【００７４】
（第２の実施の形態）
第２の実施の形態に係る発振装置及びそれを用いた半導体装置について説明する。本実施の形態では、第１の実施の形態と比較すると、電流発生装置の構成が相違している。以下では、相違点について主に説明する。
【００７５】
本実施の形態に係る電流発生回路の構成例について説明する。図１４は、第２の実施の形態に係る電流発生回路の構成例を示すブロック図である。電流発生回路２２は、生成する基準電流の電圧依存性を低減する回路としてカスコード回路３２を追加している。カスコード回路３２は、チョッピング回路３１とノードＶＦ（抵抗Ｒ）及び周波数電圧変換回路２３との間に設けられている。カスコード回路３２は、チョッピング回路３１の一方の出力端子とノードＶＦとの間に設けられたＰＭＯＳトランジスタＭＰ３と、チョッピング回路３１の他方の出力端子とノードＮ１との間に設けられたＰＭＯＳトランジスタＭＰ４とを備えている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには共通のバイアス電圧ＶＢｉａｓが供給される。電源電圧ＶＤＤに依存しないＶＢｉａｓとＶｇｓ＿ｍｐ３（ＰＭＯＳトランジスタＭＰ３のゲート−ソース間電圧）とＶｇｓ＿ｍｐ４（ＰＭＯＳトランジスタＭＰ４のゲート−ソース間電圧）とにより、カレントミラー回路３０のＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース−ドレイン間電圧Ｖｄｓが決定される。そのため、基準電流Ｉ１（＝Ｉｒｅｆ）の電源電圧ＶＤＤに対する依存性を低減することが可能である。
【００７６】
次に、電流発生回路２２及び周波数電圧変換回路２３の具体的な構成例について説明する。図１５は、第２の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。電流発生回路２２は、図６の電流発生回路に図１４に示すカスコード回路３２を追加した回路である。カスコード回路３２のＰＭＯＳトランジスタＭＰ３は、チョッピング回路３１のＰＭＯＳトランジスタＭＰ５、ＭＰ８とノードＶＦとの間に設けられている。カスコード回路３２のＰＭＯＳトランジスタＭＰ４は、チョッピング回路３１のＰＭＯＳトランジスタＭＰ７、ＭＰ６とノードＮ１との間に設けられている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには共通のバイアス電圧ＶＢｉａｓが供給される。
【００７７】
この場合にも、第１の実施の形態と同様の効果を得ることができる。更に、電流発生回路２２にカスコード回路３２を備えているので、基準電流Ｉｒｅｆ（＝Ｉ１）の電源電圧依存性を低減することができる。それにより、基準電流Ｉ１（＝Ｉｒｅｆ）の大きさが安定するので、生成されるクロック信号ＣＫＯＵＴの精度をより向上させることができる。
【００７８】
（第３の実施の形態）
第３の実施の形態に係る発振装置及びそれを用いた半導体装置について説明する。本実施の形態では、第１の実施の形態の場合と比較すると、基準電圧発生回路２１を更に備えている点、及びそれに伴い電流発生回路２２の構成が変更されている点で相違している。以下では、相違点について主に説明する。
【００７９】
図１６は、第３の実施の形態に係る発振装置の構成例を示すブロック図である。本実施の形態では、発振装置としてのオンチップオシレータ１１が、図４の場合と比較して、基準電圧発生回路２１を更に備えている。基準電圧発生回路２１は、温度依存を有しない基準電圧ＶＲＥＦＣと、所定の温度依存性を有する基準電圧ＶＲＥＦＩとを生成する。基準電圧ＶＲＥＦＣは、積分回路２４へ供給される。基準電圧ＶＲＥＦＩは、電流発生回路２２に供給される。電流発生回路２２の抵抗Ｒは、第２基準電圧ＶＲＥＦＩの温度依存性と逆の温度依存性を有する。従って、電流発生回路２２は、基準電圧ＶＲＥＦＩと抵抗Ｒとに基づいて、温度依存性の無い基準電流Ｉｒｅｆ（＝Ｉ１）を生成することができる。それにより、精度がより向上したクロック信号を生成することができる。基準電圧発生回路２１と電流発生回路２２とは、電流出力回路２０と見ることもできる。
【００８０】
次に、基準電圧発生回路２１、電流発生回路２２、周波数電圧変換回路２３及び積分回路２４の構成例について説明する。図１７は、第３の実施の形態に係る基準電圧発生回路、電流発生回路、周波数電圧変換回路及び積分回路の構成例を示すブロック図である。
【００８１】
基準電圧発生回路２１は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とバイポーラトランジスタＱ１とバンドギャップリファレンス回路４１とを備えている。バンドギャップリファレンス回路４１は、ＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流Ｉｐｔａｔを生成する。生成されたＰＴＡＴ電流Ｉｐｔａｔは抵抗ラダー回路（抵抗Ｒ１）に供給される。抵抗ラダー回路（抵抗Ｒ１）を通過したＰＴＡＴ電流Ｉｐｔａｔは、バイポーラトランジスタＱ１と抵抗Ｒ２とで構成する第１パス（電流Ｉ０１）と抵抗ラダー回路（抵抗Ｒ３、Ｒ４）の第２パス（電流Ｉ０２）に分割される。このとき、基準電圧発生回路２１から生成される基準電圧ＶＲＥＦＩと基準電圧ＶＲＥＦＣは以下の式で示すことができる。
【００８２】
まず、抵抗ラダー回路（抵抗Ｒ１）と第１パス／第２パスとの接続ノードの電圧ＶＦＬＡＴは、以下の式（６）で表される。
【数６】
2013214915.tif 000008
ただし、Ｖｂｅは、バイポーラトランジスタＱ１のベース−エミッタ間電圧である。
【００８３】
従って、基準電圧ＶＲＥＦＣは、以下の式（７）で表される。
【数７】
2013214915.tif 000009
【００８４】
また、基準電圧ＶＲＥＦＩは、以下の式（８）で表される。
【数８】
2013214915.tif 000010
【００８５】
バイポーラトランジスタＱ１のＶｂｅの温度依存性と、ＰＴＡＴ電流Ｉｐｔａｔと抵抗Ｒ２の積の温度依存性とが相殺するよう抵抗値を調整することで、温度依存性ない電圧ＶＦＬＡＴを実現することができる。基準電圧ＶＲＥＦＣは温度依存性を持たないＶＦＬＡＴを式（７）のように抵抗分圧することで実現することができる。よって、基準電圧ＶＲＥＦＣは、温度依存性を持たない温度に対してフラットな電圧となる。
【００８６】
一方、基準電圧ＶＲＥＦＩは式（８）に示すように抵抗Ｒ１とＰＴＡＴ電流Ｉｐｔａｔの積で、図中の電流発生回路２２で用いている抵抗Ｒの温度特性をキャンセルするように、基準電圧ＶＲＥＦＩの温度特性はトリミングされる。トリミングは、制御信号Ａにより、抵抗Ｒ１の抵抗ラダー回路からの電圧（ＶＲＥＦＩ）を取り出す箇所を切り替えることで実現している。抵抗Ｒ１の構成も、例えば、図８及び図９の構成と類似の構成で実現できる。その生成された基準電圧ＶＲＥＦＣ及び基準電圧ＶＲＥＦＩは、積分回路２４及び電流発生回路２２へそれぞれ出力される。
【００８７】
電流発生回路２２は、図５の場合と比較して、差動アンプＡＭＰ１を更に備えている。差動アンプＡＭＰ１は、反転入力端子に基準電圧ＶＲＥＦＩを供給され、非反転入力端子にノードＶＦの電圧を供給され、出力をカレントミラー回路３０のＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに供給する。すなわち、基準電圧ＶＲＥＦＩとノードＶＦを差動アンプＡＭＰ１の入力とすることでノードＶＦは基準電圧ＶＲＥＦＩと同電位となるようフィードバック制御される。よって、電流発生回路２２は、基準電圧ＶＲＥＦＩを抵抗Ｒで割った基準電流Ｉｒｅｆ（＝ＶＲＥＦＩ／Ｒ）を生成することができる。基準電流ＩｒｅｆはＰＭＯＳトランジスタＭＰ１、ＭＰ２でカレントミラーされる。そして、基準電流Ｉ１（＝Ｉｒｅｆ）としてノードＮ１へアウトプットされる。抵抗Ｒの温度依存性と逆特性の温度特性をもつ基準電圧ＶＲＥＦＩを基準電圧発生回路２１で生成しているため、電流発生回路２２で生成される基準電流Ｉｒｅｆは温度依存性を持たない。２点温度トリミングを実施した場合、１次温度依存性をもたない電流Ｉｒｅｆを生成することができる。３点以上の温度でトリミングを実施した場合、１次に加え、２次の温度依存性もキャンセルすることが可能である。ただし、本実施の形態では、チョッピング回路３１を用いているため、チョッピング回路３１を動作させて、基準電流Ｉｒｅｆの電流経路を切り替えながら、温度トリミングを行う。抵抗Ｒについては、図８及び図９において説明したとおりであり、この場合には制御信号Ｂで抵抗値を変化させる。
【００８８】
次に、電流発生回路２２及び周波数電圧変換回路２３の具体的な構成例について説明する。図１８は、第３の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。電流発生回路２２は、図６の場合と比較して、差動アンプＡＭＰ１を更に備えている。差動アンプＡＭＰ１については、図５で説明した通りである。
【００８９】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。それに加えて、電流発生回路２２で生成する基準電流Ｉｒｅｆ（＝Ｉ１）には温度トリミング（基準電圧ＶＲＥＦＩによる抵抗Ｒの温度特性の相殺）による温度依存性対策が施されているので、生成されるクロック信号ＣＫＯＵＴの精度をより向上させることができる。
【００９０】
（第４の実施の形態）
第４の実施の形態に係る発振装置及びそれを用いた半導体装置について説明する。本実施の形態では、第３の実施の形態と比較すると、電流発生装置の構成が相違している。以下では、相違点について主に説明する。
【００９１】
本実施の形態に係る電流発生回路の構成例について説明する。図１９は、第４の実施の形態に係る電流発生回路の構成例を示すブロック図である。電流発生回路２２は、生成する基準電流の電圧依存性を低減する回路としてカスコード回路３２を追加している。カスコード回路３２は、チョッピング回路３１とノードＶＦ（抵抗Ｒ）及び周波数電圧変換回路２３との間に設けられている。カスコード回路３２は、チョッピング回路３１の一方の出力端子とノードＶＦとの間に設けられたＰＭＯＳトランジスタＭＰ３と、チョッピング回路３１の他方の出力端子とノードＮ１との間に設けられたＰＭＯＳトランジスタＭＰ４とを備えている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには共通のバイアス電圧ＶＢｉａｓが供給される。電源電圧ＶＤＤに依存しないＶＢｉａｓとＶｇｓ＿ｍｐ３（ＰＭＯＳトランジスタＭＰ３のゲート−ソース間電圧）とＶｇｓ＿ｍｐ４（ＰＭＯＳトランジスタＭＰ４のゲート−ソース間電圧）とにより、カレントミラー回路３０のＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース−ドレイン間電圧Ｖｄｓが決定される。そのため、基準電流Ｉ１（＝Ｉｒｅｆ）の電源電圧ＶＤＤに対する依存性を低減することが可能である。
【００９２】
次に、電流発生回路２２及び周波数電圧変換回路２３の具体的な構成例について説明する。図２０は、第４の実施の形態に係る電流発生回路及び周波数電圧変換回路の構成例を示す回路図である。電流発生回路２２は、図１８の電流発生回路に図１９に示すカスコード回路３２を追加した回路である。カスコード回路３２のＰＭＯＳトランジスタＭＰ３は、チョッピング回路３１のＰＭＯＳトランジスタＭＰ５、ＭＰ８とノードＶＦとの間に設けられている。カスコード回路３２のＰＭＯＳトランジスタＭＰ４は、チョッピング回路３１のＰＭＯＳトランジスタＭＰ７、ＭＰ６とノードＮ１との間に設けられている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには共通のバイアス電圧ＶＢｉａｓが供給される。
【００９３】
この場合にも、第３の実施の形態と同様の効果を得ることができる。更に、電流発生回路２２にカスコード回路３２を備えているので、基準電流Ｉｒｅｆ（＝Ｉ１）の電源電圧依存性を低減することができる。それにより、基準電流Ｉ１（＝Ｉｒｅｆ）の大きさが安定するので、生成されるクロック信号ＣＫＯＵＴの精度をより向上させることができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９５】
１  半導体装置
２  ＣＰＧ（Ｃｌｏｃｋ  Ｐｕｌｓ  Ｇｅｎｅａｒｔｏｒ）
３  レジスタ
４  フラッシュメモリ
５  ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
６  周辺機能ブロック
７  ＲＴＣ（Ｒｅａｌ  Ｔｉｍｅ  Ｃｌｏｃｋ）
１１  オンチップオシレータ（Ｏｎ−Ｃｈｉｐ  Ｏｓｃｉｌｌａｔｏｒ）
１２  分周器Ａ
１３  分周器Ｂ
１５  ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ１５）
１６  ＢＵＳ
１７  ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）
１８  Ｔｉｍｅｒ
２０  電流出力回路
２１  基準電圧発生回路
２２  電流発生回路
２３  周波数電圧変換回路
２４  積分回路
２５  発振回路
２６  制御回路
３０  カレントミラー回路
３１  チョッピング回路
３２  カスコード回路
４１  バンドギャップリファレンス回路
４４  ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｄ）
４５  発振器（ＯＳＣ）
４６  ３２ＫＨｚ発振器（３２ＫＨｚ  ＯＳＣ）
５５  領域
５６  領域
５７  単位抵抗
５８  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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