(57)【要約】【課題】製造工程数を削減すると共に、ターミネーション領域の幅の拡大を抑制する半導体装置を提供する。【解決手段】半導体装置１は、コレクタ電極ＣＯＬ、ホールエミッタ層ＰＥ、ｎ型バッファ層ＮＢ及びｎ型ドリフト層ＮＤが積層される。また、ｎ型ドリフト層ＮＤ内には対で溝ＴＲ１が形成され、その中にゲート酸化膜ＧＯＸを介してゲート電極ＧＥが埋め込まれたトレンチゲートＴＧが形成される。各対のトレンチゲートＴＧの間にエミッタ電極ＥＭＴと接してｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳが形成され、ｐ型コンタクト層ＰＣとｎ型ドリフト層ＮＤとの間にｐ型ベース層ＰＢが形成される。また、ターミネーション領域には、ｎ型ドリフト層ＮＤに接してｐ型ウェル層ＰＷが形成され、端部に溝ＴＲ１と同じ深さの段差ＴＲ２が設けられ、その側面及び底面であるｎ型ドリフト層ＮＤに接して、チャネルストッパ層ＣＨＳが形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層が形成された半導体基板と、
前記第１半導体層内に形成された一対の溝の中に設けられた一対のトレンチゲートと、
前記一対のトレンチゲートの間に、前記一対のトレンチゲート及び前記第１半導体層と接する第２導電型の第２半導体層と、
前記第２半導体層及び前記半導体基板の表面と接する前記第２導電型の第３半導体層と、
前記一対のトレンチゲートの側面及び前記半導体基板の表面と接する前記第１導電型の第４半導体層と、
前記半導体基板の端部に形成され、前記第１半導体層内に前記半導体基板の表面に対して段差を有する段差部の側面及び底面と接する前記第１導電型の第５半導体層と、を備え、
前記トレンチゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は、前記第１半導体層、前記第２半導体層及び前記第４半導体層と、前記ゲート絶縁膜を介して接することを特徴とする半導体装置。
【請求項２】
前記溝の底面と前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記段差部の側面及び底面に、絶縁膜を介して前記ゲート電極と同じ材質の膜を備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
第１導電型の第１半導体層が形成された半導体基板と、
前記第１半導体層内に形成された３つで一組の溝において、中央の前記溝の中に設けられた第１トレンチゲートと、前記中央の溝を挟む両端の前記溝の中に設けられた一対の第２トレンチゲートと、を備え、
前記第１トレンチゲート及び前記第２トレンチゲートの間の領域において、
前記第１トレンチゲート、前記第２トレンチゲート及び前記第１半導体層と接する第２導電型の第２半導体層と、
前記第２半導体層及び半導体基板の表面と接する前記第２導電型の第３半導体層と、
前記第１トレンチゲートの側面及び前記半導体基板の表面と接する前記第１導電型の第４半導体層と、を備え、
前記一対の第２トレンチゲートと他の一対の第２トレンチゲートとの間において、
前記第１半導体層と接する前記第２導電型の第５半導体層を備え、
前記半導体基板の端部において、
前記第１半導体層内に前記半導体基板の表面に対して段差を有する段差部が形成してあり、前記段差部の側面及び底面と接する前記第１導電型の第５半導体層を備え、
前記第１トレンチゲート及び前記第２トレンチゲートは、それぞれゲート絶縁膜とゲート電極とを有し、前記第１トレンチゲートの前記ゲート電極は、前記第１半導体層、前記第２半導体層及び前記第４半導体層と前記ゲート絶縁膜を介し、前記第２トレンチゲートの前記ゲート電極は、前記第１半導体層及び前記第２半導体層と前記ゲート絶縁膜を介して接することを特徴とする半導体装置。
【請求項５】
前記第１トレンチゲートの底面と、前記第２トレンチゲートの底面と、前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記段差部の側面及び底面に、絶縁膜を介して前記第１トレンチゲート及び前記第２トレンチゲートと同じ材質の膜を備えることを特徴とする請求項４又は請求項５に記載の半導体装置。
【請求項７】
第１導電型の第１半導体層が形成された半導体基板と、
前記第１半導体層内に形成された一対の溝と、
前記一対の溝の側面及び底面に接するサイドゲートと、を備え、
前記一対の溝の間に、
前記一対の溝の互いに隣接する側面及び前記第１半導体層と接する第２導電型の第２半導体層と、
前記第２半導体層及び半導体基板の表面と接する前記第２導電型の第３半導体層と、
前記一対の溝の互いに隣接する側面及び前記半導体基板の表面と接する前記第１導電型の第４半導体層と、を備え、
前記半導体基板の端部において、
前記第１半導体層内に前記半導体基板の表面に対して段差を有する段差部が形成してあり、前記絶縁膜を介して前記段差部の側面及び底面に前記サイドゲートと同じ材質の膜を備え、
前記第２の段差部の側面及び底面と接する前記第１導電型の第５半導体層を備え、
前記サイドゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は前記第１半導体層と前記ゲート絶縁膜を介して接することを特徴とする半導体装置。
【請求項８】
前記溝の底面と前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ゲート絶縁膜の膜厚は５０ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１乃至請求項８の何れか一項に記載の半導体装置。
【請求項１０】
請求項１に記載の半導体装置の製造方法であって、
第１導電型の第１半導体層が形成された半導体基板の表面付近に、第２導電型の不純物を第１濃度で注入する第１工程と、
前記第１半導体層の表面付近の前記第１濃度で注入される前記第２導電型の不純物よりも浅い位置に、前記第２導電型の不純物を前記第１濃度より高い濃度の第２濃度で注入する第２工程と、
前記半導体基板の表面からエッチングして、前記第１半導体層に一対のトレンチゲートを設けるための一対の溝と、前記半導体基板の端部に段差部と、を形成する第３工程と、
熱酸化処理によって前記溝の内壁に絶縁膜を形成する第４工程と、
前記溝に導電物質を埋め込む第５工程と、
前記第４工程において形成された前記絶縁膜であって、前記溝の内壁以外に形成された前記絶縁膜を除去する第６工程と、
前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第１導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第７工程と、
を含み、
前記第１工程と前記第２工程とは、マスクを変更することなく連続して行い、前記第３工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項４に記載の半導体装置の製造方法であって、
第１導電型の第１半導体層が形成された半導体基板の表面付近に、第２導電型の不純物を第１濃度で注入する第１工程と、
前記第１半導体層の表面付近の前記第１濃度で注入される前記第２導電型の不純物よりも浅い位置に、前記第２導電型の不純物を前記第１濃度より高い濃度の第２濃度で注入する第２工程と、
前記半導体基板の表面からエッチングして、前記第１半導体層に第１トレンチゲート及び第２トレンチゲートを設けるための３つで一組の溝と、前記半導体基板の端部に段差部と、を形成する第３工程と、
熱酸化処理によって前記溝の内壁に絶縁膜を形成する第４工程と、
前記溝に導電物質を埋め込む第５工程と、
前記第４工程において形成された前記絶縁膜であって、前記溝の内壁以外に形成された前記絶縁膜を除去する第６工程と、
前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第１導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第７工程と、
を含み、
前記第１工程と前記第２工程とは、マスクを変更することなく連続して行い、前記第３工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７に記載の半導体装置の製造方法であって、
第１導電型の第１半導体層が形成された半導体基板の表面付近に、第２導電型の不純物を第１濃度で注入する第１工程と、
前記第１半導体層の表面付近の前記第１濃度で注入される前記第２導電型の不純物よりも浅い位置に、前記第２導電型の不純物を前記第１濃度より高い濃度の第２濃度で注入する第２工程と、
前記半導体基板の表面からエッチングして、前記第１半導体層に一対のサイドゲートを設けるための一対の溝と、前記半導体基板の端部に段差部と、を形成する第３工程と、
熱酸化処理によって前記溝の内壁及び前記段差部の底面及び側面に絶縁膜を形成する第４工程と、
前記溝の底面及び側面と接する角部と、前記段差部の底面及び側面と接する角部と、に接するように導電物質膜を形成する第５工程と、
前記第４工程において形成された前記絶縁膜であって、前記溝の前記角部及び前記段差部の前記角部以外に形成された前記絶縁膜を除去する第６工程と、
前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第１導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第７工程と、
を含み、
前記第１工程と前記第２工程とは、マスクを変更することなく連続して行い、前記第３工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。
【請求項１３】
一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続された、それぞれのスイッチング素子と逆極性のダイオードの並列回路を２個直列に接続した構成からなり、前記並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを備え、前記スイッチング素子が請求項１乃至請求項９の何れか一項に記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の半導体装置及びその製造方法並びにそれを用いた電力変換装置に係り、特に安定動作を実現する電力用の半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート縦型半導体装置は、電力変換装置に主に用いられており、制御できる電力が数十ワットから数十万ワット、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。この特徴を生かして、エアコンや電子レンジなどの家庭用の省電力機器から、電気自動車や鉄道、製鉄所用のインバータまで広く使われている。
【０００３】
この絶縁ゲート縦型半導体装置は、半導体基板の表面だけでなく裏面にも電極形成などの工程が必要であり、製造工程数の削減が求められている。絶縁ゲート縦型半導体装置の製造工数を削減する方法として、特許文献１に記載された方法がある。図８に特許文献１に記載の絶縁ゲート縦型半導体装置の断面構造を示す。
【０００４】
図８に示すように、特許文献１に記載の絶縁ゲート縦型半導体装置は、シリコン基板５００上にドレイン領域５１１、ウェル領域５１２、ｎ型ソース層５１３、ｐ型コンタクト層５１４、アルミ膜５５０及びバリアメタル５６０が形成されている。また、ウェル領域５１２からドレイン領域５１１にかけて形成されたトレンチ溝に絶縁物質５４０で絶縁されたゲート電極５２０が設けられている。
【０００５】
ここで、トレンチ溝上部が凹形状になるようにゲート電極５２０が形成されており、半導体表面に対して斜め方向にｎ型不純物を打ち込んでｎ型ソース層５１３を形成している。更に、ｐ型不純物を半導体表面に打ち込むことによりｐ型コンタクト層５１４を形成している。これによって、ｎ型ソース層５１３およびｐ型コンタクト層５１４をレジストパターンを用いることなく形成でき、製造工程数の削減が図られている。
【０００６】
更に、絶縁ゲート縦型半導体装置の製造工程数を削減するもう１つの方法として、特許文献２に記載の方法がある。特許文献２では、電圧を保持するための終端構造（ターミネーション）に用いられるｐ型ウェル層とトランジスタのチャネル領域を形成するｐ型ベース層とを同じ不純物打ち込み工程で作製することにより製造工程数の削減が図られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１１６６４９号公報
【特許文献２】特開２０１１−２９６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の絶縁ゲート縦型半導体装置は、ターミネーション領域の構造に関して記載されていない。ターミネーション領域の端部では、横方向への空乏層の伸びを抑制するためｎ型不純物領域（チャネルストッパ層）を形成する必要があるが、ｎ型ソース層を形成した後、ｐ型コンタクト層をレジストパターンを用いることなく形成するため、ターミネーション領域の端部にｎ型不純物領域のみを形成するのは困難である。
【０００９】
一方、特許文献２に記載の絶縁ゲート縦型半導体装置では、ｎ型ソース層を形成した後、酸化シリコン膜にコンタクトホールを開口し、酸化シリコン膜をマスクにしてｐ型コンタクト層を形成する。このため、ターミネーション端部にｎ型不純物領域を形成することは可能であるが、コンタクトホール部には必ずｐ型コンタクト層が形成されるため、ｎ型不純物領域と金属電極とを直接コンタクトさせることができない。ｎ型不純物領域の後方にｐ型コンタクト層を形成し、ｐ型コンタクト層を介してｎ型不純物領域と金属電極とを電気的に接続させる構造となってしまう。このため、ターミネーションの幅が広くなってしまうという問題がある。
【００１０】
本発明は、上記のような問題に鑑みてなされたものであって、製造工程数を削減でき、ターミネーション幅の拡大を抑制できる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
前記した課題を解決するために、本発明の半導体装置は、第１導電型の第１半導体層が形成された半導体基板と、前記第１半導体層内に形成された一対の溝の中に設けられた一対のトレンチゲートと、前記一対のトレンチゲートの間に、前記一対のトレンチゲート及び前記第１半導体層と接する第２導電型の第２半導体層と、前記第２半導体層及び前記半導体基板の表面と接する前記第２導電型の第３半導体層と、前記一対のトレンチゲートの側面及び前記半導体基板の表面と接する前記第１導電型の第４半導体層と、前記半導体基板の端部に形成され、前記第１半導体層内に前記半導体基板の表面に対して段差を有する段差部の側面及び底面と接する前記第１導電型の第５半導体層と、を備え、前記トレンチゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は、前記第１半導体層、前記第２半導体層及び前記第４半導体層と、前記ゲート絶縁膜を介して接するように構成した。
【発明の効果】
【００１２】
本発明の半導体装置によれば、第２半導体層と第３半導体層とを同一のマスクを用いて形成できるため、製造工程数を削減することができる。更に、半導体基板の外縁部に設けられるターミネーション領域の端部において、第１導電型の不純物領域と金属電極とを直接コンタクトさせることができるため、ターミネーション領域の幅の拡大を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態から第３実施形態に係る半導体装置の模式的平面図である。
【図２】本発明の第１実施形態に係る半導体装置の要部構成を示す模式的断面図である。
【図３Ａ】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す模式的断面図であり、（ａ）から（ｃ）は、それぞれ製造工程の途中の段階を示す。
【図３Ｂ】本発明の第１実施形態に係る半導体装置の製造工程の一部を示す模式的断面図であり、（ａ）、（ｂ）は、それぞれ製造工程の途中の段階を示す。
【図４】本発明の第２実施形態に係る半導体装置の要部構成を示す模式的断面図である。
【図５】本発明の第３実施形態に係る半導体装置の要部構成を示す模式的断面図である。
【図６】本発明の第３実施形態に係る半導体装置の製造工程を示す模式的断面図であり、（ａ）から（ｃ）は、それぞれ製造工程の途中の段階を示す。
【図７】本発明の第４実施形態に係る電力変換装置の構成を示す回路図である。
【図８】従来の半導体装置の要部構成を示す模式的断面図である。
【発明を実施するための形態】
【００１４】
本発明を実施する形態について、図面を参照しながら説明する。なお、各図及び各実施形態において、同一又は類似の構成要素には同じ符号を付し、適宜説明を省略する。
【００１５】
＜第１実施形態＞
［半導体装置の構成］
まず、図１及び図２を参照して、本発明の第１実施形態に係る半導体装置の構成について説明する。なお、図１及び図２に示した半導体装置１は、ゲート電極を有する縦型トランジスタである。更に詳細には、トレンチゲート構造のｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００１６】
図１に示すように、第１実施形態に係る半導体装置１は、平面視で、中央部にゲートパッドＧＰ及び電流が流れるアクティブ領域ＡＣＴが配置されており、アクティブ領域ＡＣＴの周辺を取り囲むようにターミネーション領域ＴＥＲが配置されている。また、ターミネーション領域ＴＥＲには、金属電極ＦＰが多重に配置されている。
【００１７】
また、図２は、図１のＡ−Ｂ’における断面図であり、Ａ−Ａ’はアクティブ領域ＡＣＴの、Ｂ−Ｂ’はターミネーション領域ＴＥＲの、断面をそれぞれ示す。
【００１８】
図２に示すように、アクティブ領域ＡＣＴのＡ−Ａ’断面においては、コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成されており、更にｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤとｐ型ベース層ＰＢとｐ型コンタクト層ＰＣとが順次形成されている。また、半導体基板ＳＵＢの表面は酸化シリコン膜ＯＸで被覆されており、酸化シリコン膜ＯＸには、ｎ型ソース層ＮＳ及びｐ型コンタクト層ＰＣとエミッタ電極ＥＭＴと、ｐ型ウェル層ＰＷ内のｐ型コンタクト層ＰＣと金属電極ＦＰと、ゲート電極の配線ＷＰとゲートパッドＧＰと、をそれぞれ電気的に接続するためのコンタクトホールＴＨが適宜設けられている。
【００１９】
なお、本明細書において、半導体基板ＳＵＢとは、元の半導体基板ＳＵＢそのものであるｎ型ドリフト層ＮＤのほか、イオン注入により導電型や不純物濃度が変化するホールエミッタ層ＰＥ、ｎ型バッファ層ＮＢ、ｐ型ベース層ＰＢ、ｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳを含めた半導体層全体を指すものとする。また、半導体基板ＳＵＢのエミッタ電極ＥＭＴが設けられる側を表面、コレクタ電極ＣＯＬが設けられる側を裏面と呼ぶこととする。
【００２０】
また、半導体基板ＳＵＢの上端からｎ型ドリフト層ＮＤの上部にかけて、一対の溝ＴＲ１が形成され、この一対の溝ＴＲ１内にそれぞれトレンチゲートＴＧが形成されている。このトレンチゲートＴＧは、溝ＴＲ１にゲート電極ＧＥがゲート酸化膜ＧＯＸを介して埋め込まれた構造を有している。また、ゲート電極ＧＥは、外部と接続するためのゲートパッドＧＰと配線ＷＰを介して電気的に接続されている。なお、ゲート酸化膜ＧＯＸは、トレンチゲートＴＧの上面を被覆する酸化シリコン膜ＯＸと一体化した絶縁膜を形成している。
【００２１】
一対のトレンチゲートＴＧの間にはエミッタ電極ＥＭＴと接してｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳが形成されている。更に、ｐ型コンタクト層ＰＣとｎ型ドリフト層ＮＤとの間にｐ型ベース層ＰＢが形成されている。従って、トレンチゲートＴＧは、側面上部でｎ型ソース層ＮＳと接し、側面でｐ型ベース層ＰＢと接し、底面及び側面下部でｎ型ドリフト層ＮＤと接している。
【００２２】
また、アクティブ領域ＡＣＴにおいて、一対のトレンチゲートＴＧ並びにその間に形成されるｐ型コンタクト層ＰＣ、ｎ型ソース層ＮＳ及びｐ型ベース層ＰＢからなる構造は、この構造を単位として、１つ又は複数の単位が形成される。すなわち、図２のＡ−Ｂ’断面においては、２単位の構造（すなわち、二対のトレンチゲートＴＧ）が示されている。
【００２３】
また、ターミネーション領域ＴＥＲのＢ−Ｂ’断面においても、Ａ−Ａ’断面と同様にコレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成されており、更にｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤとが順次形成されている。ターミネーション領域ＴＥＲの内側領域では、ｎ型ドリフト層ＮＤと半導体基板ＳＵＢの表面とに接してｐ型ウェル層ＰＷが形成されている。このｐ型ウェル層ＰＷは、ターミネーション領域ＴＥＲにおいて平面視で内部を取り囲むように形成され、端部から内側方向（図２においては右端から左方向）に１重又は多重に形成される。なお、図２に示した例では、ｐ型ウェル層ＰＷは多重に形成されている。
【００２４】
また、ターミネーション領域ＴＥＲの端部においては、段差ＴＲ２が設けられており、段差ＴＲ２の側面及び底面に接して、チャネルストッパ層ＣＨＳが形成されている。ｐ型ウェル層ＰＷ及びチャネルストッパ層ＣＨＳは、酸化シリコン膜ＯＸに形成されたコンタクトホールＴＨを介して、それぞれ金属電極ＦＰと接続している。
【００２５】
また、図２のＡ’−Ｂ間における半導体装置１の表面には、酸化シリコン膜ＯＸを介して、トレンチゲートＴＧのゲート電極ＧＥと接続する配線ＷＰが設けられている。更に、この配線ＷＰは、酸化シリコン膜ＯＸに設けられたコンタクトホールＴＨを介してゲートパッドＧＰから延在する金属電極と接続されている。
【００２６】
［半導体装置の製造方法］
次に、図３Ａ及び図３Ｂを参照（適宜図１及び図２参照）して、第１実施形態に係る半導体装置１の製造方法について説明する。なお、図３Ａ及び図３Ｂは、図２に示した断面図におけるＡ−Ａ’及びＢ−Ｂ’に対応する領域を示したものである。
【００２７】
（ｎ型バッファ層及びｐ型ウェル層を形成する工程）
まず、図３Ａ（ａ）に示すように、ｎ型バッファ層ＮＢ及びｐ型ウェル層ＰＷを形成する。
そのために、まず、公知のイオン打ち込み法により、ｎ型シリコンからなる半導体基板ＳＵＢ（厚さ約３５０μｍ）の裏面にリンイオンを打ち込み、深さ約２０μｍのｎ型バッファ層ＮＢを形成する。
【００２８】
また、半導体基板ＳＵＢの表面に、ターミネーション領域ＴＥＲのｐ型ウェル層ＰＷを形成する領域に開口を有するマスクを形成して、公知のイオン打ち込み法により、半導体基板ＳＵＢの表面側からボロンイオンを打ち込み、深さ約１０μｍのｐ型ウェル層ＰＷを形成する。
【００２９】
その後、熱酸化処理を施すことにより、半導体基板ＳＵＢの表面には、酸化シリコン膜ＯＸ（厚さ約２μｍ）が形成される。また、このとき、半導体基板ＳＵＢに打ち込んだイオンは、半導体基板ＳＵＢ内に拡散される。
以上の工程により、図３Ａ（ａ）に示す構造が形成される。
【００３０】
（ｐ型コンタクト層及びｐ型ベース層を形成する工程）
次に、図３Ａ（ｂ）に示すように、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢを形成する。
そのために、まず、公知のホトエッチング法により、半導体基板ＳＵＢの表面に形成された酸化シリコン膜ＯＸをパターンニングする。なお、このパターニングにより、アクティブ領域ＡＣＴの全面、並びにターミネーション領域ＴＥＲの段差ＴＲ２を形成する領域及びｐ型ウェル層ＰＷ上のコンタクトホールＴＨとなる領域上の酸化シリコン膜ＯＸを除去する。
【００３１】
そして、アクティブ領域ＡＣＴについてはマスクを用いることなく全面に、また、ターミネーション領域ＴＥＲにおいてはパターニングした酸化シリコン膜ＯＸをマスクにして、公知のイオン打ち込み法により、面密度約３×１０１３ｃｍ−２の低濃度ボロンイオンＰＢＩの打ち込み（第１工程）と、面密度約１×１０１５ｃｍ−２の高濃度ボロンイオンＰＣＩの打ち込み（第２工程）と、を順次に行う。このとき、打ち込みエネルギーは高濃度ボロンイオンＰＣＩよりも低濃度ボロンイオンＰＢＩの方を大きくし、より深くまで打ち込まれるようにする。
【００３２】
ここで、高濃度ボロンイオンＰＣＩを打ち込む深さは、例えば、それぞれ数十ｎｍすることができ、低濃度ボロンイオンＰＢＩを打ち込む深さは、例えば、１μｍ程度以下とすることができる。なお、高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩの打ち込みは、どちらを先に行ってもよいが、より深くに打ち込む低濃度ボロンイオンＰＢＩを先に打ち込むことが好ましい。
【００３３】
打ち込んだボロンイオンは、後記する「ゲート酸化膜を形成する工程」において熱酸化処理を施すことにより、半導体基板ＳＵＢに拡散し、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢとなる。このように、本実施形態では、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢを形成するためのボロンイオンの打ち込みを、アクティブ領域ＡＣＴにマスクを形成することなく、同じ工程で行うことができるため、製造工程数を削減することができる。
【００３４】
なお、ｎ型シリコンからなる半導体基板ＳＵＢにおいて、イオン打ち込み及び拡散がされずに元のｎ型シリコンのまま残され、ｎ型バッファ層ＮＢ及びｐ型ウェル層ＰＷ及びｐ型ベース層ＰＢに挟まれた部分がｎ型ドリフト層ＮＤとなる。
【００３５】
（溝及び段差を形成する工程）
次に、図３Ａ（ｃ）に示すように、溝ＴＲ１及び段差ＴＲ２を形成する。
そのために、公知のホトエッチング法により、アクティブ領域ＡＣＴにトレンチゲートＴＧを形成するための溝ＴＲ１（深さ約５μｍ）を形成する。また同時に、ターミネーション領域ＴＥＲの端部では酸化シリコン膜ＯＸをマスクにして段差ＴＲ２（深さ約５μｍ）を形成する（第３工程）。
【００３６】
また、段差ＴＲ２の深さは、トレンチゲートＴＧを形成するための溝ＴＲ１と同じ深さに形成するため、これらは同一のエッチング工程によって形成することができ、段差ＴＲ２を形成するために製造工程数を増加することがない。
【００３７】
なお、このエッチング工程において、ターミネーション領域ＴＥＲの端部に打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩは除去される。
このため、後記する「トレンチゲート及びｎ型ソース層、並びにチャネルストッパ層を形成する工程」において、ボロンイオンを打ち込むことにより、段差ＴＲ２の形成領域に、ｐ型半導体層を介さずに、ｎ型ドリフト層ＮＤと接するｎ型のチャネルストッパ層ＣＨＳを形成することができる。
【００３８】
（ゲート酸化膜を形成する工程）
次に、図３Ｂ（ａ）に示すように、ゲート酸化膜ＧＯＸを形成する。
そのために、公知の熱酸化処理により半導体基板ＳＵＢの表面を酸化し、ゲート酸化膜ＧＯＸ（膜厚約１００ｎｍ）を形成する（第４工程）。ここで、溝ＴＲ１の内壁に形成された酸化膜が、トレンチゲートＴＧのゲート酸化膜ＧＯＸとなる。
【００３９】
また、この熱酸化処理において、前記したｐ型コンタクト層及びｐ型ベース層を形成する工程で、アクティブ領域ＡＣＴ（Ａ−Ａ’断面）に打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩが拡散し、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢがそれぞれ形成される。
【００４０】
同様に、ターミネーション領域ＴＥＲ（Ｂ−Ｂ’断面）のｐ型ウェル層ＰＷに打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩも拡散し、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢがそれぞれ形成される。但し、低濃度ボロンイオンＰＢＩの拡散により増加するボロンイオン濃度は、元のｐ型ウェル層ＰＷのボロンイオン濃度に比べて低く、ｐ型ベース層ＰＢと元のｐ型ウェル層ＰＷとをほとんど区別できない。このため、図３Ｂにおいては、ｐ型ウェル層ＰＷにおけるｐ型ベース層ＰＢの記載は省略している。
【００４１】
（トレンチゲート及びｎ型ソース層、並びにチャネルストッパ層を形成する工程）
次に、図３Ｂ（ｂ）に示すように、トレンチゲートＴＧ及びｎ型ソース層ＮＳ、並びにチャネルストッパ層ＣＨＳを形成する。
【００４２】
そのために、まず、公知のＣＶＤ（Chemical Vapor Deposition）法により、溝ＴＲ１にポリシリコン膜をゲート電極ＧＥとして埋め込み、トレンチゲートＴＧを形成する（第５工程）。
その後、ゲート酸化膜を形成する工程で半導体基板ＳＵＢの表面に形成された酸化膜をエッチングして除去する（第６工程）。このとき、溝ＴＲ１のゲート電極ＧＥが埋め込まれた領域の内壁に形成された酸化膜は除去されずに、ゲート酸化膜ＧＯＸとして残される。
【００４３】
次に、公知のホト工程により、対となるトレンチゲートＴＧを形成する溝ＴＲ１に挟まれたｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢの角部と、段差ＴＲ２の底面及び側面とを除く領域をマスクし、公知のイオン打ち込み法により、ｎ型不純物であるリンイオンを打ち込み、ｎ型ソース層ＮＳ及びチャネルストッパ層ＣＨＳを形成する（第７工程）。
【００４４】
このとき、半導体基板ＳＵＢの表面に対して斜め方向にｎ型不純物を注入することにより溝ＴＲ１及び段差ＴＲ２の側面にもｎ型不純物層であるｎ型ソース層ＮＳ及びチャネルストッパ層ＣＨＳが形成される。
【００４５】
（酸化シリコン膜、エミッタ電極、金属電極、ホールエミッタ層及びコレクタ電極を形成する工程）
最後に、酸化シリコン膜ＯＸ、エミッタ電極ＥＭＴ、金属電極ＦＰ、ホールエミッタ層ＰＥ及びコレクタ電極ＣＯＬを形成する。
【００４６】
そのために、まず、ＣＶＤ法により、半導体基板ＳＵＢの表面に酸化シリコン膜ＯＸを形成する。そして、公知のホトエッチング法により、対となるトレンチゲートＴＧ間に形成されたｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳと、段差ＴＲ２の底面部のチャネルストッパ層ＣＨＳの一部と、ｐ型ウェル層ＰＷ上に形成されたｐ型コンタクト層ＰＣとが露出するように、酸化シリコン膜ＯＸの一部を除去してコンタクトホールＴＨを形成する。
【００４７】
なお、アクティブ領域ＡＣＴにおいて、ゲート酸化膜ＧＯＸと酸化シリコン膜ＯＸとは一体化された絶縁膜となる。
【００４８】
次に、公知のスパッタリング法などにより、半導体基板ＳＵＢの表面に金属膜を積層して、エミッタ電極ＥＭＴ及び金属電極ＦＰを形成する。これによって、酸化シリコン膜ＯＸに形成したコンタクトホールＴＨを介して、ｐ型コンタクト層ＰＣとｎ型ソース層ＮＳとエミッタ電極ＥＭＴとが接続され、ｐ型ウェル層ＰＷと金属電極ＦＰとが接続され、チャネルストッパ層ＣＨＳと金属電極ＦＰとが接続される。
【００４９】
また、半導体基板ＳＵＢの裏面から、公知のイオン打ち込み法により、ボロンイオンを全面に打ち込むことにより、ホールエミッタ層ＰＥを形成する。
その後、半導体基板ＳＵＢの裏面に、公知のスパッタリング法などにより、金属層を積層して、コレクタ電極ＣＯＬを形成する。
以上の工程により、図２に示した構造の半導体装置１を得ることができる。
【００５０】
第１実施形態に係る半導体装置及びその製造方法によれば、ｐ型コンタクト層ＰＣとｐ型ベース層ＰＢとは、半導体基板ＳＵＢの表面の酸化シリコン膜ＯＸ（図３Ａ（ｂ）参照）をマスクにしてイオン打ち込みにより形成するためホトエッチング工程を削減できる。更に、後工程であるゲート酸化膜ＧＯＸの形成工程の熱酸化処理によって当該イオンの拡散を行うため、イオン打ち込み後に行うべき熱アニール工程を削減することができる。
【００５１】
更に、段差ＴＲ２を形成する際に、ターミネーション領域ＴＥＲの端部に打ち込まれたボロンイオンを除去するため、チャネルストッパ層ＣＨＳと金属電極ＦＰとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層ＣＨＳを設ける領域の拡大を抑制することができる。また、段差ＴＲ２部の側面にチャネルストッパ層ＣＨＳを形成できるため、チャネルストッパ層ＣＨＳを、半導体基板ＳＵＢの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。
【００５２】
＜第２実施形態＞
［半導体装置の構造］
次に、本発明の第２実施形態に係る半導体装置について説明する。
まず、図４を参照して、第２実施形態に係る半導体装置１Ａの構造について説明する。なお、第２実施形態に係る半導体装置１Ａの平面視の構造は、第１実施形態に係る半導体装置１の構造と同様であるから、適宜図１を参照する。また、図４に示した半導体装置１Ａは、トレンチゲート構造のｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴである。
【００５３】
ここで、図４は、図１のＡ−Ｂ’における断面図であり、Ａ−Ａ’はアクティブ領域ＡＣＴの、Ｂ−Ｂ’はターミネーション領域ＴＥＲの、断面をそれぞれ示す。
【００５４】
図４に示した第２実施形態に係る半導体装置１Ａは、図２に示した第１実施形態に係る半導体装置１とは、アクティブ領域ＡＣＴ（Ａ−Ａ’断面）の構成が異なっており、ターミネーション領域ＴＥＲ（Ｂ−Ｂ’断面）の構成は同じである。
【００５５】
第２実施形態に係る半導体装置１Ａは、図４に示すように、アクティブ領域ＡＣＴ（Ａ−Ａ’断面）にもｐ型ウェル層ＰＷが形成され、ｐ型ウェル層ＰＷの挟まれた領域にトレンチゲートＴＧが配置されている。また、トレンチゲートＴＧの左右両側のｐ型ウェル層ＰＷのそれぞれに接して、２つのダミーゲートＤＧが配置されている。
【００５６】
第２実施形態に係る半導体装置１Ａは、３つで一組の溝ＴＲ１内に形成された一対のダミーゲートＤＧと、一対のダミーゲートＤＧに挟まれたトレンチゲートＴＧと、これらの間に形成された各半導体層を単位として、ｐ型ウェル層ＰＷを挟んで、１又は複数の単位が形成される。
【００５７】
ここで、トレンチゲートＴＧ及びダミーゲートＤＧは、図２に示した第１実施形態に係る半導体装置１におけるトレンチゲートＴＧと同様の形状を有しており、それぞれゲート電極ＧＥ及びダミーゲート電極ＤＧＥが、ゲート酸化膜ＧＯＸを介して溝ＴＲ１に埋め込まれて構成されている。トレンチゲートＴＧのゲート電極ＧＥは、配線ＷＰを介してゲートパッドＧＰに電気的に接続されている。また、ダミーデートＤＧのダミーゲート電極ＤＧＥは、配線（図示せず）を介してエミッタ電極ＥＭＴと電気的に接続されている。
【００５８】
トレンチゲートＴＧと一対のダミーゲートＤＧとの間には、コンタクトホールＴＨを介してエミッタ電極ＥＭＴと接するｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳが形成されている。更に、ｐ型コンタクト層ＰＣとｎ型ドリフト層ＮＤとの間にｐ型ベース層ＰＢが形成されている。
【００５９】
従って、トレンチゲートＴＧは、側面上部でｎ型ソース層ＮＳと接し、側面でｐ型ベース層ＰＢと接し、底面及び側面下部でｎ型ドリフト層ＮＤと接している。また、ダミーゲートＤＧは、側面上部でｐ型コンタクト層ＰＣと接し、側面でｐ型ベース層ＰＢと接し、底面及び側面下部でｎ型ドリフト層ＮＤと接している。
【００６０】
また、ｐ型ベース層ＰＢとｎ型ドリフト層ＮＤとの間にｎ型電荷障壁層ＨＢが形成されている。
【００６１】
なお、ｎ型電荷障壁層ＨＢは、省略することも可能であるが設けることが好ましい。ｎ型電荷障壁層ＨＢを設けることによって、半導体装置１ＡがＩＧＢＴ動作する際に、ホールエミッタ層ＰＥからｎ型ドリフト層ＮＤへ注入されるホールが、上層へ移動することをバリアして、ｎ型ドリフト層ＮＤにおける電荷密度を高く保つためのものである。
【００６２】
ターミネーション領域ＴＥＲ（Ｂ−Ｂ’断面）の構成は、図２に示した第１実施形態に係る半導体装置１と同様であるから、説明は省略する。
【００６３】
［半導体装置の製造方法］
前記したように、ダミーゲートＤＧは、トレンチゲートＴＧと同様の構成である。また、ｐ型ウェル層ＰＷには、ｐ型ベース層ＰＢ（図示せず）とｐ型コンタクト層ＰＣも重なって形成されるが、３層ともボロンイオンの打ち込みによって形成されていることや、ｐ型ウェル層ＰＷの拡散長が約１０μｍと、この３層の中で最も長いことから、第１実施形態に係る半導体装置１の製造方法と同様な製造方法を用いて、図４に示した構造の半導体装置１Ａを得ることができる。
【００６４】
（ｎ型電荷障壁層を形成する工程）
ｎ型電荷障壁層ＨＢは、図３Ａ（ｃ）又は図３Ｂ（ｂ）に示した段階の次工程として、公知のホト法により、ｎ型電荷障壁層ＨＢを形成する領域に開口を有するマスクを形成し、公知のイオン打ち込み法で、ｐ型ベース層ＰＢが形成される深さよりも深くｎ型不純物であるリンイオンを打ち込むことで形成することができる。
【００６５】
また、他の構成については、前記したように、図３Ａ及び図３Ｂに示した第１実施形態に係る半導体装置の製造方法と同様にして製造することができるため、説明は省略する。
【００６６】
第２実施形態に係る半導体装置１Ａによれば、第１実施形態に係る半導体装置１と同様に、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢを形成するための製造工程数を削減することができる。また、チャネルストッパ層ＣＨＳと金属電極ＦＰとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層ＣＨＳを設ける領域の拡大を抑制することができる。また、段差ＴＲ２部の側面にチャネルストッパ層ＣＨＳを形成できるため、チャネルストッパ層ＣＨＳを、半導体基板ＳＵＢの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。
【００６７】
更に、第２実施形態に係る半導体装置１Ａによれば、スイッチング時にｐ型ウェル層ＰＷの電位が変動してもダミーゲートＤＧがトレンチゲートＴＧの周辺の電位を固定するため、スイッチングノイズを低減することができる。更に、深さ約５μｍのダミーゲートＤＧに対し、深さ約１０μｍのｐ型ウェル層ＰＷを形成しているため、ダミーゲートＤＧの底部の電界集中を緩和することができる。これにより、耐圧やゲート酸化膜ＧＯＸの信頼性、宇宙線耐量を向上することができる。また、アクティブ領域に形成するｐ型ウェル層ＰＷの幅をｐ型ベース層ＰＢの幅よりも広くしている。これにより、伝導度変調が促進され、スイッチングにおける低オン電圧を実現することができる。
【００６８】
更にまた、ｎ型電荷障壁層ＨＢを設けているため、半導体装置１ＡがＩＧＢＴ動作する際に、ホールエミッタ層ＰＥからｎ型ドリフト層ＮＤへ注入されるホールが、上層へ移動することをバリアして、ｎ型ドリフト層ＮＤにおける電荷密度を高く保つことができる。これによって、伝導度変調の効果が増強され、低オン電圧に貢献する。
【００６９】
＜第３実施形態＞
［半導体装置の構成］
次に、本発明の第３実施形態に係る半導体装置について説明する。
まず、図５を参照して、第３実施形態に係る半導体装置１Ｂの構造について説明する。なお、第３実施形態に係る半導体装置１Ｂの平面視の構造は、第１実施形態に係る半導体装置１の構造と同様であるから、適宜図１を参照する。また、図５に示した半導体装置１Ｂは、サイドゲート構造のｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴである。
【００７０】
ここで、図５は、図１のＡ−Ｂ’における断面図であり、Ａ−Ａ’はアクティブ領域ＡＣＴの、Ｂ−Ｂ’はターミネーション領域ＴＥＲの、断面をそれぞれ示す。
【００７１】
図５に示した第３実施形態に係る半導体装置１Ｂは、図２に示した第１実施形態に係る半導体装置１とは、アクティブ領域ＡＣＴ（Ａ−Ａ’断面）において、図２に示した第１実施形態に係る半導体装置１における溝ＴＲ１よりも幅広の溝ＴＲ１が形成され、この幅広の溝ＴＲ１の両側の側面にサイドゲートＳＧを形成していることが異なっている。
【００７２】
サイドゲートＳＧは、図２に示した第１実施形態に係る半導体装置１におけるトレンチゲートＴＧに相当するものであり、ゲート酸化膜ＧＯＸを介してポリシリコンからなるゲート電極ＧＥが溝ＴＲ１の底面及び側面に接する角部に埋め込まれている。ゲート電極ＧＥは、配線ＷＰを介してゲートパッドＧＰと電気的に接続されている。
【００７３】
また、半導体基板ＳＵＢの表面は酸化シリコン膜ＯＸで被覆されており、酸化シリコン膜ＯＸには、ｎ型ソース層ＮＳ及びｐ型コンタクト層ＰＣとエミッタ電極ＥＭＴと、ｐ型ウェル層ＰＷ内のｐ型コンタクト層ＰＣと金属電極ＦＰと、ゲート電極の配線ＷＰとゲートパッドＧＰと、をそれぞれ電気的に接続するためのコンタクトホールＴＨが適宜設けられている。なお、ゲート酸化膜ＧＯＸは、サイドゲートＳＧの上面を被覆する酸化シリコン膜ＯＸと一体化した絶縁膜を形成している。
【００７４】
また、隣接する溝ＴＲ１の、互いに隣接する側面に形成されたサイドゲートＳＧ同士が対となっている。そして、この対となるサイドゲートＳＧに挟まれた領域に、ｎ型ソース層ＮＳ、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢが形成されており、これらで一つの単位を構成している。半導体装置１Ｂでは、１又は複数のこの単位が形成される。
【００７５】
また、ターミネーション領域ＴＥＲ（Ｂ−Ｂ’断面）においても、段差ＴＲ２の側面に、溝ＴＲ１に形成したサイドゲートＳＧと同様の構造の構造が形成されている。また、この構造内には、サイドゲートＳＧ内のポリシリコンからなるゲート電極ＧＥと同層として形成されるポリシリコン電極ＰＯＬＹが設けられている。
【００７６】
なお、ターミネーション領域ＴＥＲに形成されるポリシリコン電極ＰＯＬＹは、ゲートパッドＧＰとは接続されず、フローティング状態である。
【００７７】
［半導体装置の製造方法］
次に、図６を参照（適宜図１及び図５参照）して、第３実施形態に係る半導体装置１Ｂの製造方法について説明する。なお、図６は、図５に示した断面図におけるＣ−Ｃ’及びＢ−Ｂ’に対応する領域を示したものである。
【００７８】
まず、図６（ａ）に示すように、ｎ型バッファ層ＮＢ及びｐ型ウェル層ＰＷを形成すると共に、低濃度ボロンイオンＰＢＩ及び高濃度ボロンイオンＰＣＩをイオン注入し、溝ＴＲ１及び段差ＴＲ２を形成する。なお、酸化シリコン膜ＯＸは、アクティブ領域ＡＣＴの全面、並びにターミネーション領域ＴＥＲの段差ＴＲ２を形成する領域及びｐ型ウェル層ＰＷ上のコンタクトホールＴＨとなる領域上は被覆しないようにパターニングされている。
【００７９】
なお、図６（ａ）に示す段階までは、図３Ａ（ａ）から図３Ａ（ｃ）に示した第１実施形態に係る半導体装置１の製造方法と同様にして形成することができる。
【００８０】
（ｎ型バッファ層及びｐ型ウェル層を形成する工程）（図３Ａ（ａ）参照）
まず、第１実施形態に係る半導体装置の製造方法と同様に、ｎ型シリコンからなる半導体基板ＳＵＢの裏面にｎ型バッファ層ＮＢを形成し、半導体基板ＳＵＢの表面にｐ型ウェル層ＰＷを形成する。
【００８１】
（ｐ型コンタクト層及びｐ型ベース層を形成する工程）（図３Ａ（ｂ）参照）
次に、半導体基板ＳＵＢの表面に形成された酸化シリコン膜ＯＸをパターンニングし、酸化シリコン膜ＯＸをマスクにして低濃度ボロンイオンＰＢＩに打ち込み（第１工程）及び高濃度ボロンイオンＰＣＩの打ち込み（第２工程）を行う。
【００８２】
（溝及び段差を形成する工程）
次に、公知のホトエッチング法により、アクティブ領域ＡＣＴに溝ＴＲ１（深さ約３μｍ）を、ターミネーション領域ＴＥＲの端部に段差ＴＲ２（深さ約３μｍ）を形成する（第３工程）。このエッチング工程において、アクティブ領域ＡＣＴの一部及びターミネーション領域ＴＥＲの端部に打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩは除去される。
【００８３】
このとき、段差ＴＲ２の深さは、サイドゲートＳＧを形成するための溝ＴＲ１と同じ深さに形成するため、これらは同一のエッチング工程によって形成することができ、段差ＴＲ２を形成するために製造工程数を増加することがない。
【００８４】
また、このエッチング工程において、ターミネーション領域ＴＥＲの端部に打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩは除去される。
このため、後記する「ｎ型ソース層及びチャネルストッパ層を形成する工程」において、ｎ型不純物であるリンイオンを打ち込むことにより、段差ＴＲ２の形成領域に、ｐ型半導体層を介さずに、ｎ型ドリフト層ＮＤと接するｎ型のチャネルストッパ層ＣＨＳを形成することができる。
【００８５】
（ゲート酸化膜を形成する工程）
次に、図６（ｂ）に示すように、ゲート酸化膜ＧＯＸを形成する。
そのために、公知の熱酸化処理により半導体基板ＳＵＢの表面を酸化し、ゲート酸化膜ＧＯＸ（膜厚約１００ｎｍ）を形成する（第４工程）。
【００８６】
また、この熱酸化処理によって、前記したｐ型コンタクト層及びｐ型ベース層を形成する工程で、アクティブ領域ＡＣＴ（Ｃ−Ｃ’断面）に打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩが拡散し、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢがそれぞれ形成される。
【００８７】
同様に、ターミネーション領域ＴＥＲ（Ｂ−Ｂ’断面）のｐ型ウェル層ＰＷに打ち込まれた高濃度ボロンイオンＰＣＩ及び低濃度ボロンイオンＰＢＩも拡散し、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢがそれぞれ形成される。但し、低濃度ボロンイオンＰＢＩの拡散により増加するボロンイオン濃度は、元のｐ型ウェル層ＰＷのボロンイオン濃度に比べて低く、ｐ型ベース層ＰＢと元のｐ型ウェル層ＰＷとをほとんど区別できない。このため、図３Ｂにおいては、ｐ型ベース層ＰＢの記載は省略している。
【００８８】
（サイドゲート、ポリシリコン電極及びチャネルストッパ層、並びにｎ型ソース層を形成する工程）
次に、図６（ｃ）に示すように、サイドゲートＳＧ、ポリシリコン電極ＰＯＬＹ及びチャネルストッパ層ＣＨＳ、並びにｎ型ソース層ＮＳを形成する。
【００８９】
そのために、まず、公知のＣＶＤ法により、半導体基板ＳＵＢの表面にポリシリコン膜を形成し、公知のエッチング法により、不要なポリシリコン膜を除去してゲート電極ＧＥ及びポリシリコン電極ＰＯＬＹを形成する（第５工程）。
【００９０】
その後、ゲート酸化膜を形成する工程で半導体基板ＳＵＢの表面に形成された酸化膜をエッチングして除去する（第６工程）。このとき、溝ＴＲ１内の領域の酸化膜は除去されずに、ゲート酸化膜ＧＯＸとして残される。
【００９１】
次に、公知のホト工程により、対となるサイドゲートＳＧに挟まれたｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢの角部と、段差ＴＲ２の底面及び側面とを除く領域を、公知のホト工程によりマスクし、公知のイオン打ち込み法により、ｎ型不純物（例えばリンイオン）を打ち込んでｎ型ソース層ＮＳ及びチャネルストッパ層ＣＨＳを形成する（第７工程）。
【００９２】
このとき、半導体基板ＳＵＢの表面に対して斜め方向にｎ型不純物を注入することにより溝ＴＲ１及び段差ＴＲ２の側面にもｎ型不純物層であるｎ型ソース層ＮＳ及びチャネルストッパ層ＣＨＳが形成される。
【００９３】
（酸化シリコン膜、エミッタ電極、金属電極、ホールエミッタ層及びコレクタ電極を形成する工程）
最後に、酸化シリコン膜ＯＸ、エミッタ電極ＥＭＴ、金属電極ＦＰ、ホールエミッタ層ＰＥ及びコレクタ電極ＣＯＬを形成する。
【００９４】
そのために、まず、公知のＣＶＤ法により、半導体基板ＳＵＢの表面に酸化シリコン膜ＯＸを形成する。そして、公知のホトエッチング法により、対となるサイドゲートＳＧ間に形成されたｐ型コンタクト層ＰＣ及びｎ型ソース層ＮＳと、段差ＴＲ２の底面部のチャネルストッパ層ＣＨＳの一部と、ｐ型ウェル層ＰＷ上に形成されたｐ型コンタクト層ＰＣとが露出するように、酸化シリコン膜ＯＸの一部を除去してコンタクトホールＴＨを形成する。
【００９５】
なお、アクティブ領域ＡＣＴにおいて、ゲート酸化膜ＧＯＸと酸化シリコン膜ＯＸとは一体化された絶縁膜となる。
【００９６】
次に、公知のスパッタリング法などにより、半導体基板ＳＵＢの表面に金属膜を積層して、エミッタ電極ＥＭＴ及び金属電極ＦＰを形成する。これによって、酸化シリコン膜ＯＸに形成したコンタクトホールＴＨを介して、ｐ型コンタクト層ＰＣとｎ型ソース層ＮＳとエミッタ電極ＥＭＴとが接続され、ｐ型ウェル層ＰＷと金属電極ＦＰとが接続され、チャネルストッパ層ＣＨＳと金属電極ＦＰとが接続される。
【００９７】
また、半導体基板ＳＵＢの裏面から、公知のイオン打ち込み法により、ボロンイオンを全面に打ち込むことにより、ホールエミッタ層ＰＥを形成する。
その後、半導体基板ＳＵＢの裏面に、公知のスパッタリング法などにより、金属層を積層して、コレクタ電極ＣＯＬを形成する。
以上の工程により、図５に示した構造の半導体装置１Ｂを得ることができる。
【００９８】
第３実施形態に係る半導体装置１Ｂによれば、第１実施形態に係る半導体装置１と同様に、ｐ型コンタクト層ＰＣ及びｐ型ベース層ＰＢを形成するための製造工程数を削減することができる。また、チャネルストッパ層ＣＨＳと金属電極ＦＰとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層ＣＨＳを設ける領域の拡大を抑制することができる。また、段差ＴＲ２部の側面にチャネルストッパ層ＣＨＳを形成できるため、チャネルストッパ層ＣＨＳを、半導体基板ＳＵＢの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。
【００９９】
更に、第３実施形態に係る半導体装置１Ｂによれば、アクティブ領域ＡＣＴがトレンチゲート構造ではなくサイドゲート構造となるため、帰還容量を低減できスイッチング損失を低減することができる。更に、ターミネーション領域ＴＥＲの端部に形成される段差ＴＲ２の側面にもサイドゲートＳＧと同形状のポリシリコン電極ＰＯＬＹが形成される。このポリシリコン電極ＰＯＬＹにより、段差部の急峻な形状が緩和されるため、端部に形成される金属電極ＦＰの段切れを防止することができる。
【０１００】
次に、第１実施形態乃至第３実施形態に係る半導体装置１、１Ａ、１Ｂの変形例について、適宜図１、図２、図４及び図５を参照して説明する。
【０１０１】
＜第１変形例＞
第１実施形態及び第２実施形態に係る半導体装置１、１Ａにおいて、ターミネーション領域ＴＥＲの端部の段差ＴＲ２の側面（図２及び図４参照）に、図５に示した第３実施形態における半導体装置１Ｂと同様の、ポリシリコン電極ＰＯＬＹを形成してもよい。これによって、第３実施形態に係る半導体装置１Ｂと同様に、端部に形成される金属電極ＦＰの段切れを防止することができる。
【０１０２】
＜第２変形例＞
第１実施形態から第３実施形態に係る半導体装置１、１Ａ、１Ｂにおいて、半導体基板ＳＵＢの厚さは約３５０μｍとしたがこれに限定されるのではない。また、溝ＴＲ１、段差ＴＲ２の深さも約３μｍ〜５μｍとしたがこれに限定されるものではなく、電力容量に応じて適宜に任意の厚さを選ぶことができる。また、ｎ型バッファ層ＮＢは２０μｍより深くしてもよいし、浅くしてもよい。ｎ型バッファ層ＮＢを２０μｍより深くした場合は、トランジスタのスイッチングのターンオフ時に、より多くのホールがコレクタ側に残存するため、発振を抑制することができる。また、ｎ型バッファ層ＮＢを２０μｍより浅くした場合は、ｎ型ドリフト層ＮＤを厚くすることができるため、耐圧が向上する。
【０１０３】
＜第３変形例＞
第１実施形態から第３実施形態に係る半導体装置１、１Ａ、１Ｂにおいて、ゲート酸化膜ＧＯＸの膜厚は約１００ｎｍとしたがこれに限定されるものではない。ゲート酸化膜ＧＯＸの膜厚を薄くすれば、トランジスタの電流が増加しオン電圧を低減することができる。また、ゲート酸化膜ＧＯＸの膜厚を厚くすれば、ゲート酸化膜ＧＯＸの耐圧が向上し、半導体装置の信頼性が向上する。
【０１０４】
なお、これら、オン電圧の低減と信頼性の向上とはトレードオフの関係にある。このため、低オン電圧と高信頼性とを両立させるためには、ゲート酸化膜ＧＯＸの膜厚は５０ｎｍ以上１５０ｎｍ以下であることが望ましい。
【０１０５】
＜第４変形例＞
第１実施形態から第３実施形態に係る半導体装置１、１Ａ、１Ｂにおいては、ｎ型シリコンからなる半導体基板ＳＵＢの裏面にホールエミッタ層ＰＥを形成した縦型バイポーラトランジスタ（ＩＧＢＴ）の例を示したが、これに限定されるものではなく、裏面のホールエミッタ層ＰＥを形成せずに、ＭＯＳＦＥＴとすることも可能である。
【０１０６】
また、第１実施形態から第３実施形態に係る半導体装置１、１Ａ、１Ｂにおいては、ｎチャネル型ＭＯＳＦＥＴを有するＩＧＢＴとしたが、ｎ型とｐ型とを入れ替えて、ｐチャネル型ＭＯＳＦＥＴを有するＩＧＢＴとすることもできる。また、ｐチャネル型ＭＯＳＦＥＴとすることも可能である。
【０１０７】
＜第４実施形態＞
次に、図７を参照して、本発明の第４実施形態に係る電力変換装置について説明する。
本実施形態に係る電力変換装置は、前記した第１実施形態乃至第３実施形態及び第１変形例乃至第４変形例に係る半導体装置１、１Ａ、１Ｂなどを、電力変換装置における電力スイッチング素子として適用したものである。
【０１０８】
図７に示すように、本実施形態に係る電力変換装置２は、一対の直流端子であるＰ端子２００及びＮ端子２０１と、交流出力の相数（３相）と同数の交流端子であるＵ端子２１０、Ｖ端子２１１及びＷ端子２１２とを有し、電力スイッチング素子として本発明の各実施形態に係る半導体装置であるＩＧＢＴ１０１〜１０６を備えた、直流を交流に変換するインバータ装置である。
【０１０９】
また、電力変換装置２は、前記した一対の直流端子であるＰ端子２００及びＮ端子２０１の間に、２個のＩＧＢＴが極性を揃えて直列に接続された回路が３組接続されている。また、各ＩＧＢＴ１０１〜１０６のエミッタ−コレクタ間には、負荷電流を還流させるためのダイオード１１１〜１１６が逆極性に並列に接続されている。また、各ＩＧＢＴ１０１〜１０６のゲートパッドＧＰ（図１参照）には、スイッチングの制御信号を発生する駆動回路１２１〜１２６が接続されている。また、直列接続された２個のＩＧＢＴの接続点は、それぞれ交流端子であるＵ端子２１０、Ｖ端子２１１及びＷ端子２１２と接続されている。
【０１１０】
電力変換装置２は、駆動回路１２１〜１２６によってＩＧＢＴ１０１〜１０６のスイッチング動作を制御して、交流端子であるＵ端子２１０、Ｖ端子２１１及びＷ端子２１２に接続された、例えば、交流モータなどの負荷３００に交流電力を供給する。
【０１１１】
第４実施形態に係る電力変換装置によれば、第１実施形態乃至第３実施形態、又はこれらの各変形例に係る半導体装置などを電力スイッチング素子として用いるため、製造工程数の削減及びターミネーション領域の幅の低減により、安価で小型な電力変換装置を提供することができる。また、本実施形態では、本発明の半導体装置の電力変換装置への適用例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや、交流−直流コンバータなど、他の電力変換装置に適用することもできる。
【符号の説明】
【０１１２】
ＳＵＢ  半導体基板
１、１Ａ、１Ｂ  半導体装置
２      電力変換装置
１０１〜１０６  ＩＧＢＴ（スイッチング素子）
１１１〜１１６  ダイオード
１２１〜１２６  駆動回路
２００  Ｐ端子
２０１  Ｎ端子
２１０  Ｕ端子
２１１  Ｖ端子
２１２  Ｗ端子
３００  モータ
５００  シリコン基板
５１１  ドレイン領域
５１２  ウェル領域
５１３  ｎ型ソース層
５１４  ｐ型コンタクト層
５２０  ゲート電極
５４０  絶縁物質
５５０  アルミ膜
５６０  バリアメタル
ＮＤ    ｎ型ドリフト層（第１半導体層）
ＮＢ    ｎ型バッファ層
ＮＳ    ｎ型ソース層（第４半導体層）
ＰＥ    ホールエミッタ層
ＰＢ    ｐ型ベース層（第２半導体層）
ＰＣ    ｐ型コンタクト層（第３半導体層）
ＰＷ    ｐ型ウェル層
ＨＢ    ｎ型電荷障壁層
ＴＧ    トレンチゲート（第１トレンチゲート）
ＤＧ    ダミーゲート（第２トレンチゲート）
ＳＧ    サイドゲート
ＧＥ    ゲート電極（導電物質）
ＤＧＥ  ダミーゲート電極（導電物質）
ＰＯＬＹ  ポリシリコン電極（導電物質、導電物質膜）
ＴＲ１  溝
ＴＲ２  段差（段差部）
ＧＯＸ  ゲート酸化膜（ゲート絶縁膜、絶縁膜）
ＯＸ    酸化シリコン膜
ＣＨＳ  チャネルストッパ層（第５半導体層）
ＥＭＴ  エミッタ電極
ＣＯＬ  コレクタ電極
ＦＰ    金属電極
ＴＨ    コンタクトホール
ＧＰ    ゲートパッド
ＡＣＴ  アクティブ領域
ＴＥＲ  ターミネーション領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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