(57)【要約】      （修正有）【課題】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の、コレクタ・エミツタ間電圧を検出するため、高電圧のダイオードの代わりに、低電圧のダイオードを備え得る半導体デバイスを提供する。【解決手段】半導体デバイスは、ワイドバンドギャップ半導体基板を備え、ワイドバンドギャップ半導体基板１２には、ＭＯＳトランジスタＴとダイオードＤとがモノリシックに形成されている。トランジスタは、第１の端子としてのソース端子ＳＴ、及び第２の端子としてのドレイン端子ＤＴ及びゲート端子とを有する。ダイオードＤは、トランジスタの第１の端子と第２の端子との間の電圧を検出するためのダイオードである。【選択図】図２
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【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体基板を備え、
前記ワイドバンドギャップ半導体基板には、
第１及び第２の端子とゲート端子とを有するトランジスタと、
前記トランジスタの前記第１の端子と前記第２の端子との間の電圧を検出するためのダイオードと、
がモノリシックに形成されている、半導体デバイス。
【請求項２】
前記トランジスタ及び前記ダイオードを取り囲む第１のガードリングを更に備える、請求項１に記載の半導体デバイス。
【請求項３】
前記ダイオードが、前記トランジスタを取り囲む第２のガードリングを含み、
前記第１のガードリングが前記第２のガードリングを取り囲む、請求項２に記載の半導体デバイス。
【請求項４】
前記第２のガードリングが最も内側のガードリングである、請求項３に記載の半導体デバイス。
【請求項５】
前記ダイオードのアノードに接続されるアノードパッドを更に備え、
前記ワイドバンドギャップ半導体基板の厚み方向から見て、前記アノードパッドの形状が前記ダイオードの形状と同一である、請求項１又は２に記載の半導体デバイス。
【請求項６】
前記ダイオードがＰＮ接合ダイオードである、請求項１〜５のいずれか一項に記載の半導体デバイス。
【請求項７】
前記ダイオードがショットキーバリアダイオードである、請求項１〜５のいずれか一項に記載の半導体デバイス。
【請求項８】
前記ダイオードに電気的に接続されるプルダウン抵抗を更に備える、請求項１〜７のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のコレクタ・エミッタ間電圧（Ｖｃｅ）を検出するためのダイオードを有する半導体デバイスが知られている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】PC929 Shortcircuit ProtectorCircuit Built-in Photocoupler Suitable for Inverter-Driving MOS-FET/IGBT.Datasheet. [online]. SHARP. [retrieved on 2012-03-13]. Retrieved from theInternet: <URL: http://www.datasheetcatalog.org/datasheet/Sharp/mXrzwyq.pdf>.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記半導体デバイスは、例えば、電源に接続される上アームのＩＧＢＴと、下アームのＩＧＢＴとからなるブリッジ回路を備えたインバータに用いられる。上アームのＩＧＢＴをＯＦＦ状態、下アームのＩＧＢＴをＯＮ状態にした場合、下アームのＩＧＢＴのＶｃｅは理想的にはゼロになる。下アームのＩＧＢＴのＶｃｅが十分に下がり切らない場合、短絡が発生していることが分かる。下アームのＩＧＢＴのＶｃｅは、ダイオードを介して検出される。
【０００５】
上記半導体デバイスでは、多数のＩＧＢＴを含む半導体チップの端子に外付け部品のダイオードが取り付けられる。そのため、半導体デバイスの部品点数が増えることにより、小型化が困難となり、コストが高くなり、信頼性が低下するおそれがある。
【０００６】
また、ＩＧＢＴのゲートを駆動する駆動回路は低電圧（例えば１０Ｖ程度）で動作するのに対して、ブリッジ回路は高電圧（例えば数百Ｖ程度）で動作する。よって、高電圧が駆動回路に印加されないように、高耐圧のダイオードが必要になる。上記半導体デバイスでは、ダイオードが半導体チップに外付けされているので、低い電圧が印加される場所にダイオードを設置することが難しい。そのため、外付け部品のダイオードでは、より高耐圧のダイオードが必要になる。
【０００７】
本発明は、部品点数が少なく、低耐圧のダイオードを備え得る半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面に係る半導体デバイスは、ワイドバンドギャップ半導体基板を備え、前記ワイドバンドギャップ半導体基板には、第１及び第２の端子とゲート端子とを有するトランジスタと、前記トランジスタの前記第１の端子と前記第２の端子との間の電圧を検出するためのダイオードと、がモノリシックに形成されている。
【０００９】
上記半導体デバイスでは、トランジスタの第１の端子と第２の端子との間の電圧を検出するためのダイオードがワイドバンドギャップ半導体基板にモノリシックに形成されている。このため、部品点数の少ない半導体デバイスが得られる。また、上記半導体デバイスでは、ワイドバンドギャップ半導体基板において、印加される電圧が低い場所にダイオードが形成され得る。よって、低耐圧のダイオードを備え得る半導体デバイスが得られる。
【００１０】
一実施形態において、半導体デバイスは、前記トランジスタ及び前記ダイオードを取り囲む第１のガードリングを更に備えてもよい。
【００１１】
この場合、トランジスタ及びダイオードに印加される電圧が更に低減され得る。その結果、トランジスタ及びダイオードの寿命が長くなり、信頼性が更に向上する。トランジスタ及びダイオードの高速動作が可能になり、浮遊容量の充放電による電力損失も小さくなる。より低耐圧のダイオードが使用可能である。
【００１２】
一実施形態において、前記ダイオードが、前記トランジスタを取り囲む第２のガードリングを含み、前記第１のガードリングが前記第２のガードリングを取り囲んでもよい。
【００１３】
この場合、ダイオードとガードリングを別の場所に形成する必要がないので、半導体デバイスが更に小型化され得る。
【００１４】
一実施形態において、前記第２のガードリングが最も内側のガードリングであってもよい。
【００１５】
この場合、第２のガードリングよりも内側にガードリングが存在しないので、半導体デバイスが更に小型化され得る。
【００１６】
一実施形態において、半導体デバイスは、前記ダイオードのアノードに接続されるアノードパッドを更に備え、前記ワイドバンドギャップ半導体基板の厚み方向から見て、前記アノードパッドの形状が前記ダイオードの形状と同一であってもよい。
【００１７】
この場合、ダイオードとアノードパッドが形成される場所を分ける必要がないので、半導体デバイスが更に小型化され得る。
【００１８】
一実施形態において、前記ダイオードがＰＮ接合ダイオードであってもよい。
【００１９】
この場合、トランジスタを作製するプロセス中においてダイオードのＰＮ接合が作製され得る。このため、製造コストが低減された半導体デバイスが得られる。
【００２０】
一実施形態において、前記ダイオードがショットキーバリアダイオードであってもよい。
【００２１】
この場合、他のダイオードに比べて、電圧検出時の応答速度が速くなる。
【００２２】
一実施形態において、半導体デバイスは、前記ダイオードに電気的に接続されるプルダウン抵抗を更に備えてもよい。
【００２３】
これにより、静電気が除去され得る。
【発明の効果】
【００２４】
本発明によれば、部品点数が少なく、低耐圧のダイオードを備え得る半導体デバイスが提供され得る。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体デバイスを模式的に示す平面図である。
【図２】図１のＩＩａ−ＩＩａ線又はＩＩｂ−ＩＩｂ線に沿った断面図である。
【図３】第１実施形態に係る半導体デバイスの回路を模式的に示す図である。
【図４】第２実施形態に係る半導体デバイスを模式的に示す平面図である。
【図５】第３実施形態に係る半導体デバイスを模式的に示す平面図である。
【図６】図５のＶＩ−ＶＩ線に沿った断面図である。
【図７】第４実施形態に係る半導体デバイスを模式的に示す平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図９】第５実施形態に係る半導体デバイスを模式的に示す断面図である。
【図１０】第６実施形態に係る半導体デバイスの回路を模式的に示す図である。
【発明を実施するための形態】
【００２６】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００２７】
（第１実施形態）
図１は、第１実施形態に係る半導体デバイスを模式的に示す平面図である。図２（ａ）は、図１のＩＩａ−ＩＩａ線に沿った断面図である。図２（ｂ）は、図１のＩＩｂ−ＩＩｂ線に沿った断面図である。図３は、第１実施形態に係る半導体デバイスの回路を模式的に示す図である。
【００２８】
図１〜図３に示される半導体デバイス（半導体チップ）１０は、例えばインバータ、電源等に使用されるパワー半導体デバイスである。半導体デバイス１０は、ワイドバンドギャップ半導体基板１２を備える。
【００２９】
ワイドバンドギャップ半導体基板１２の材料は、ワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体の例は、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。ワイドバンドギャップ半導体基板１２の厚み方向から見て、ワイドバンドギャップ半導体基板１２は、例えば矩形形状を有する。
【００３０】
ワイドバンドギャップ半導体基板１２には、トランジスタＴとダイオードＤとがモノリシックに形成されている。換言すれば、トランジスタＴ及びダイオードＤは、ワイドバンドギャップ半導体基板１２の一部を含む。ワイドバンドギャップ半導体基板１２には、複数のトランジスタＴが集積され得る。
【００３１】
トランジスタＴは、例えばＭＯＳＦＥＴ等の電界効果トランジスタである。トランジスタＴは、図２及び図３に示されるように、第１の端子としてのソース端子ＳＴと、第２の端子としてのドレイン端子ＤＴと、ゲート端子ＧＴとを備える。トランジスタＴは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）でもよい。その場合、ソース端子ＳＴがコレクタ端子となり、ドレイン端子ＤＴがエミッタ端子となる。
【００３２】
図１に示されるように、ワイドバンドギャップ半導体基板１２の主面１２ａ上には、ソースパッドＳＰ及びゲートパッドＧＰが設けられ得る。ソースパッドＳＰはソース端子ＳＴに対応する。ゲートパッドＧＰはゲート端子ＧＴに対応する。図２に示されるように、ワイドバンドギャップ半導体基板１２の主面１２ａと反対側の面１２ｂには、ドレインパッドＤＰが設けられ得る。ドレインパッドＤＰはドレイン端子ＤＴに対応する。ゲート端子ＧＴには、トランジスタＴを駆動する駆動回路が接続され得る。ソース端子ＳＴとドレイン端子ＤＴには、例えば６００〜１０００Ｖの高電圧を印加可能な電源が接続され得る。
【００３３】
ゲートパッドＧＰは、配線を介して各トランジスタＴのゲート電極２０に電気的に接続される。ゲート電極２０とソースパッドＳＰとの間には、ゲート絶縁膜２０ａが設けられる。ゲート絶縁膜２０ａは、ゲート電極２０とワイドバンドギャップ半導体基板１２との間にも配置される。
【００３４】
ワイドバンドギャップ半導体基板１２は、第１導電型（例えばＮ−型）の半導体領域１４と、第２導電型（例えばＰ−型）の半導体領域２２と、第１導電型（例えばＮ−型）の半導体領域２４と、第２導電型（例えばＰ＋型）の半導体領域２６とを備え得る。ワイドバンドギャップ半導体基板１２の主面１２ａには、第１導電型の半導体領域１４、第２導電型の半導体領域２２、第１導電型の半導体領域２４、及び第２導電型の半導体領域２６が露出する。ワイドバンドギャップ半導体基板１２の面１２ｂには、第１導電型の半導体領域１４が露出する。
【００３５】
第１導電型の半導体領域１４は、ドレインパッドＤＰに接続される。第１導電型の半導体領域２４は、ソースパッドＳＰに接続される。第１導電型の半導体領域１４と第１導電型の半導体領域２４との間には、第２導電型の半導体領域２２及び第２導電型の半導体領域２６が配置される。第２導電型の半導体領域２２及び第２導電型の半導体領域２６は、第１導電型の半導体領域２４を覆う。第１導電型の半導体領域１４は、第２導電型の半導体領域２２及び第２導電型の半導体領域２６を覆う。第２導電型の半導体領域２２間には、ゲート電極２０下においてチャネルを形成する第１導電型の半導体領域１４の一部が配置される。
【００３６】
ダイオードＤは、例えばＰＮ接合ダイオードである。ダイオードＤは、図３及び図１０に示されるように、トランジスタＴのソース端子ＳＴとドレイン端子ＤＴとの間の電圧Ｖｄｓを検出し得る。トランジスタＴがＩＧＢＴの場合、ダイオードＤは、コレクタ端子とエミッタ端子との間の電圧Ｖｃｅを検出し得る。ダイオードＤのアノード（第１の端子）は検出端子ＳＥＴに接続され得る。ダイオードＤのカソード（第２の端子）はドレイン端子ＤＴに接続され得る。検出端子ＳＥＴには、電圧Ｖｄｓを検出可能な異常検出回路が接続され得る。異常検出回路は、トランジスタＴを駆動する駆動回路に接続され得る。
【００３７】
ワイドバンドギャップ半導体基板１２の主面１２ａには、ワイドバンドギャップ半導体基板１２の厚み方向から見て、トランジスタＴを取り囲む第１〜第４のガードリングＧ１〜Ｇ４が形成され得る。ガードリングＧ１〜Ｇ４は、ワイドバンドギャップ半導体基板１２に含まれる。ガードリングＧ１〜Ｇ４の材料の例は、第２導電型（例えばＰ＋型）の半導体を含む。ガードリングＧ１はガードリングＧ２を取り囲む。ガードリングＧ２は、最も内側のガードリングである。ガードリングＧ２はＧＮＤに最も近い。ガードリングＧ３はガードリングＧ１を取り囲む。ガードリングＧ４はガードリングＧ３を取り囲む。本実施形態において、ダイオードＤはガードリングＧ２と第１導電型の半導体領域１４とを含む。例えば、ガードリングＧ２がアノードであり、第１導電型の半導体領域１４がカソードである。ＰＮ接合はガードリングＧ２と第１導電型の半導体領域１４との界面に形成される。
【００３８】
半導体デバイス１０は、ダイオードＤのアノードに接続されるアノードパッドＡＰ（ダイオード用電極パッド）を更に備え得る。アノードパッドＡＰは検出端子ＳＥＴに対応する。アノードパッドＡＰは、例えばニッケルシリサイド（ＮｉＳｉ）層１８を介してガードリングＧ２にオーミック接続され得る。アノードパッドＡＰの材料の例は、アルミニウム（Ａｌ）を含む。アノードパッドＡＰは、電流集中を抑制するためにガードリングＧ２上にも形成され得る。
【００３９】
ワイドバンドギャップ半導体基板１２の主面１２ａには、絶縁膜１６が設けられ得る。絶縁膜１６は、ソースパッドＳＰとゲートパッドＧＰとニッケルシリサイド層１８との間隙に配置される。絶縁膜１６は、ガードリングＧ１，Ｇ３，Ｇ４上にも設けられる。絶縁膜１６は、アノードパッドＡＰとワイドバンドギャップ半導体基板１２との間にも設けられる。絶縁膜１６の材料の例は、シリコン酸化物を含む。
【００４０】
半導体デバイス１０は、ダイオードＤに電気的に接続されるプルダウン抵抗ＰＲを備え得る。プルダウン抵抗ＰＲは、絶縁膜１６を介してワイドバンドギャップ半導体基板１２の主面１２ａ上に設けられる。プルダウン抵抗ＰＲは、アノードパッドＡＰをソースパッドＳＰに接続する。プルダウン抵抗ＰＲの材料の例は、ポリシリコン、タングステンシリサイド（ＷＳｉ）を含む。
【００４１】
半導体デバイス１０では、ゲート端子ＧＴに接続される駆動回路がトランジスタＴを駆動し得る。トランジスタＴをＯＮ状態にした場合の電圧Ｖｄｓは、検出端子ＳＥＴに接続される異常検出回路によって検出され得る。異常検出回路は、例えば電圧Ｖｄｓがある閾値以上の場合に、短絡等の異常が発生していると判断する。
【００４２】
半導体デバイス１０では、トランジスタＴのソース端子ＳＴとドレイン端子ＤＴとの間の電圧Ｖｄｓを検出するためのダイオードＤがワイドバンドギャップ半導体基板１２にモノリシックに形成されている。このため、部品点数の少ない半導体デバイス１０が得られる。また、半導体デバイス１０では、ワイドバンドギャップ半導体基板１２において、印加される電圧が低い場所（例えばガードリングＧ１，Ｇ３，Ｇ４に囲まれた場所）にダイオードＤが形成され得る。よって、低耐圧のダイオードＤを備え得る半導体デバイス１０が得られる。半導体デバイス１０では、外付け部品のダイオードのような高耐圧のダイオードを用いる必要性が低い。
【００４３】
半導体デバイス１０が、ガードリングＧ１，Ｇ３，Ｇ４を備える場合、トランジスタＴ及びダイオードＤに印加される電圧が更に低減され得る。その結果、トランジスタＴ及びダイオードＤの寿命が長くなり、信頼性が更に向上する。トランジスタＴ及びダイオードＤの高速動作が可能になり、浮遊容量の充放電による電力損失も小さくなる。より低耐圧のダイオードＤが使用可能である。
【００４４】
ダイオードＤがガードリングＧ２を含む場合、ダイオードＤとガードリングＧ２を別の場所に形成する必要がないので、半導体デバイス１０が更に小型化され得る。
【００４５】
ガードリングＧ２が最も内側のガードリングである場合、ガードリングＧ２よりも内側にガードリングが存在しないので、半導体デバイス１０が更に小型化され得る。
【００４６】
ダイオードＤがＰＮ接合ダイオードである場合、トランジスタＴを作製するプロセス中においてダイオードＤのＰＮ接合が作製され得る。このため、製造コストが低減された半導体デバイス１０が得られる。例えば不純物注入により、トランジスタＴの第２導電型の半導体領域２６を形成すると共にガードリングＧ２が作製され得る。
【００４７】
半導体デバイス１０がプルダウン抵抗ＰＲを備える場合、静電気が除去され得る。
【００４８】
半導体デバイス１０は、例えばフォトリソグラフィー法を用いて作製され得る。
【００４９】
（第２実施形態）
図４は、第２実施形態に係る半導体デバイスを模式的に示す平面図である。図４に示される半導体デバイス１０Ａは、アノードパッドＡＰがガードリングＧ２ではなくガードリングＧ１に接続されること以外は半導体デバイス１０と同様の構成を備える。
【００５０】
半導体デバイス１０Ａでは、アノードパッドＡＰが、例えばニッケルシリサイド（ＮｉＳｉ）層１８を介してガードリングＧ１にオーミック接続され得る。ガードリングＧ２とアノードパッドＡＰとの間には絶縁膜１６が設けられる。アノードパッドＡＰは、電流集中を抑制するためにガードリングＧ１上にも形成され得る。ガードリングＧ２上には絶縁膜１６が設けられる。
【００５１】
（第３実施形態）
図５は、第３実施形態に係る半導体デバイスを模式的に示す平面図である。図６は、図５のＶＩ−ＶＩ線に沿った断面図である。図５及び図６に示される半導体デバイス１０Ｂは、ガードリングＧ１に接続されたダイオードＤではなく、アノードパッドＡＰの直下に設けられたダイオードＤ１を備えること以外は半導体デバイス１０と同様の構成を備える。
【００５２】
半導体デバイス１０Ｂでは、ワイドバンドギャップ半導体基板１２が第２導電型（例えばＰ＋型）の半導体領域２８を備える。第２導電型の半導体領域２８は第１導電型の半導体領域１４に覆われる。アノードパッドＡＰは、例えばニッケルシリサイド（ＮｉＳｉ）層１８を介して第２導電型の半導体領域２８にオーミック接続され得る。本実施形態において、ダイオードＤ１は第２導電型の半導体領域２８と第１導電型の半導体領域１４とを含む。例えば、第２導電型の半導体領域２８がアノードであり、第１導電型の半導体領域１４がカソードである。ＰＮ接合は第２導電型の半導体領域２８と第１導電型の半導体領域１４との界面に形成される。アノードパッドＡＰの形状は、ワイドバンドギャップ半導体基板１２の厚み方向から見て、ダイオードＤ１の形状と同一である。ガードリングＧ１〜Ｇ４上には絶縁膜１６が設けられる。
【００５３】
半導体デバイス１０Ｂでは、ダイオードＤ１とアノードパッドＡＰが形成される場所を分ける必要がないので、半導体デバイス１０Ｂが更に小型化され得る。ダイオードＤ１は、ガードリングＧ１〜Ｇ４によって囲まれているので、ダイオードＤ１に印加される電圧が更に低減され得る。
【００５４】
（第４実施形態）
図７は、第４実施形態に係る半導体デバイスを模式的に示す平面図である。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。図７及び図８に示される半導体デバイス１０Ｃは、アノードパッドＡＰの形状がダイオードＤ１の形状と同一でないこと以外は半導体デバイス１０Ｂと同様の構成を備える。
【００５５】
半導体デバイス１０Ｃでは、アノードパッドＡＰとワイドバンドギャップ半導体基板１２との間には絶縁膜１６が設けられる。
【００５６】
（第５実施形態）
図９は、第５実施形態に係る半導体デバイスを模式的に示す断面図である。図９に示される半導体デバイス１０Ｄは、ガードリングＧ２を含むダイオードＤではなく、金属層Ｍを含むダイオードＤ２を備えること以外は半導体デバイス１０と同様の構成を備える。図９は図２に対応する。
【００５７】
半導体デバイス１０Ｄは、ニッケルシリサイド層１８を備えていない。ダイオードＤ２は例えばショットキーバリアダイオードである。ダイオードＤ２は金属層Ｍと第１導電型の半導体領域１４とを含む。例えば、金属層Ｍがアノードであり、第１導電型の半導体領域１４がカソードである。ショットキー接合は金属層Ｍと第１導電型の半導体領域１４との界面に形成される。金属層Ｍの例は、チタン（Ｔｉ）を含む。
【００５８】
半導体デバイス１０Ｄでは、他のダイオード（例えばＰＮ接合ダイオード）に比べて、電圧Ｖｄｓを検出する時の応答速度が速くなる。
【００５９】
（第６実施形態）
図１０は、第６実施形態に係る半導体デバイスの回路を模式的に示す図である。図１０に示される半導体デバイス１０Ｅは、プルダウン抵抗ＰＲを備えていないこと以外は半導体デバイス１０と同様の構成を備える。図１０は図３に対応する。
【００６０】
半導体デバイス１０Ｅでは、検出端子ＳＥＴが浮遊電位を与えられ得る。
【００６１】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。各実施形態の構成は組み合わせられ得る。
【００６２】
例えば、第２〜第５実施形態においても、第６実施形態と同様にプルダウン抵抗ＰＲを備えなくてもよい。第２〜第４及び第６実施形態においても、第５実施形態と同様に、ダイオードＤ又はダイオードＤ１に代えて、金属層Ｍを含むダイオードＤ２を備えてもよい。第１〜第５実施形態において、ドレインパッドＤＰはワイドバンドギャップ半導体基板１２の主面１２ａに設けられてもよい。この場合、横型の半導体デバイスが得られる。
【符号の説明】
【００６３】
１０，１０Ａ〜１０Ｅ…半導体デバイス、１２…ワイドバンドギャップ半導体基板、ＡＰ…アノードパッド、ＤＴ…ドレイン端子（第２の端子）、Ｄ，Ｄ１，Ｄ２…ダイオード、Ｇ１…第１のガードリング、Ｇ２…第２のガードリング、ＧＴ…ゲート端子、ＰＲ…プルダウン抵抗、ＳＴ…ソース端子（第１の端子）、Ｔ…トランジスタ。
【図１】
2013214597.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2013214597.tif 000010
【図９】
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【図１０】
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