(57)【要約】【課題】テスト内容を切り替えるときに、無駄な待ち時間の発生が抑制できるようにする。【解決手段】第１演算部１０２は、第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で排他的論理和をとってこの結果（演算出力）を出力する。【選択図】  図１
2013152187.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象のデバイスにテスト信号を出力して前記デバイスのテストを行うテスト手段と、
第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、前記第１のテストに続いて行われる第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で排他的論理和をとる第１演算手段と、
前記第１演算手段で演算出力が１となるリレーの中で切り替え時間が最大となるリレーの情報を選択する第２演算手段と、
前記第２演算手段で選択されたリレーの情報で示される切り替え時間を、前記第１のテストが終了してから前記第２のテストを開始するまで待ち時間として前記テスト手段の制御を行う制御手段と
を少なくとも備え、
前記第２演算手段は、前記第１演算手段より出力がない場合は、切り替え時間が０とされているリレーの情報を出力することを特徴とするデバイステスタ。
【請求項２】
テスト対象のデバイスにテスト信号を出力して前記デバイスのテストを行うテスト手段と、
第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、前記第１のテストに続いて行われる第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で一方の情報の反転出力と他方の情報との論理積演算を行う第１演算手段と、
同一のリレーに対して設定されているオフからオンに遷移する場合のリレー切り替え待ち時間の識別コードと、オンからオフに遷移する場合のリレー切り替え待ち時間の識別コードとを前記第１演算手段の出力をもとに各々のリレーにおいて選択し、選択された識別コードで示される切り替え時間が最大となるリレーの情報を選択する第２演算手段と、
前記第２演算手段で選択されたリレーの情報で示される切り替え時間を、前記第１のテストが終了してから前記第２のテストを開始するまで待ち時間として前記テスト手段の制御を行う制御手段と
を少なくとも備え、
前記第２演算手段は、前記第１演算手段より出力がない場合は、切り替え時間が０とされているリレーの情報を出力することを特徴とするデバイステスタ。
【請求項３】
請求項１または２記載のデバイステスタにおいて、
前記第１演算手段および前記第２演算手段は、前記切り替え時間を、時間が長いほど大きなコードに符号化して演算に用いていることを特徴とするデバイステスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩなどのデバイスの電気的なテストを行うデバイステスタに関するものである。
【背景技術】
【０００２】
ＬＳＩなどのデバイスの製造においては、よく知られているように、作製したデバイスの検査としてデバイステスタを用いた電気的なテストが行われる（特許文献１参照）。このデバイステスタでは、複数の異なるテストが行え、測定するテスト内容が変更されると、測定条件の変更と共に、テスト内容に対応してデバイスヘのテスト信号の経路を切り替えるようにしている。この切り替えはリレーを用いて行われ、リレー切り替えには、一般に数ｍｓの時間を要している。
【０００３】
また、切り替えの時間は、行われるテスト内容の項目（種類）により決定される。これは、テストにおいて信号経路の切り替えに用いられるリレーの種類により、リレーの切り替えに要する時間が各々異なるためである。各テストにおいて動作する複数のリレーの中で、切り替え時間が最も長いリレーを基準とし、このリレーが切り替えに要する時間を、上述した切り替え時間として設定する。
【０００４】
この切り替え時間は、行われるテスト項目毎に設定されており、例えば、次のテストが低圧項目である場合、切り替えの時間は３ｍｓ、次のテストが高圧項目である場合、切り替えの時間は５ｍｓ、次のテストが大電流項目である場合、切り替えの時間は５０ｍｓとされている。
【０００５】
この切り替え時間の設定は、図１０に示す回路で行われている。図１０に示す回路は、入力されたコードに対応したアドレスのデータが出力されるＲＯＭ１００１を備える。ＲＯＭ１００１には、上述したようなテスト項目に対応するコードが入力される。
【０００６】
例えば、低圧項目に対応するコードが入力されると、低圧項目のテストで用いられる各リレーのオンオフ情報がＱ１から出力される。また、高圧項目に対応するコードが入力されると、高圧項目のテストで用いられる各リレーのオンオフ情報がＱ１から出力され、加えて、Ｑ２より切り替えの時間５ｍｓを選択する信号が出力される。また、大電流項目に対応するコードが入力されると、大電流項目のテストで用いられる各リレーのオンオフ情報がＱ１から出力され、加えて、Ｑ３より切り替えの時間５０ｍｓを選択する信号が出力される。
【０００７】
また、この回路は、ＲＯＭ１００１からのＱ２の出力とリレー動作開始トリガとを入力するＡＮＤゲート１００２と、ＲＯＭ１００１からのＱ３の出力とリレー動作開始トリガとを入力するＡＮＤゲート１００３とを備える。また、ＡＮＤゲート１００２からの出力を入力すると出力を５ｍｓ継続するモノステーブルマルチバイブレータ（ＭＭ）１００４と、ＡＮＤゲート１００３からの出力を入力すると出力を５０ｍｓ継続するモノステーブルマルチバイブレータ（ＭＭ）１００５と、リレー動作開始トリガを入力すると出力を３ｍｓ継続するモノステーブルマルチバイブレータ（ＭＭ）１００６と、ＭＭ１００４，ＭＭ１００５，ＭＭ１００６の出力を入力するＯＲゲート１００７とを備える。
【０００８】
この回路によれば、ＲＯＭ１００１にテストの項目に対応するコードが入力され、リレー動作開始トリガが入力されると、ＲＯＭ１００１のＱ２，Ｑ３からの出力に対応し、ＯＲゲート１００７からの出力が継続される。例えば、ＲＯＭ１００１に低圧項目に対応するコードが入力されると、Ｑ２，Ｑ３からは出力がないため、ＭＭ１００４，ＭＭ１００５からの出力はなく、ＭＭ１００６からの出力が３ｍｓ継続される。結果として、ＯＲゲート１００７からは、出力が３ｍｓ継続される。
【０００９】
また、ＲＯＭ１００１に高圧項目に対応するコードが入力されると、Ｑ２から出力がされ、Ｑ３からは出力がないため、ＭＭ１００５からの出力はなく、ＭＭ１００４からの出力が５ｍｓ継続され、かつ、ＭＭ１００６からの出力が３ｍｓ継続される。結果として、ＯＲゲート１００７からは、出力が５ｍｓ継続される。
【００１０】
また、ＲＯＭ１００１に大電流項目に対応するコードが入力されると、Ｑ３から出力がされ、Ｑ２からは出力がないため、ＭＭ１００４からの出力はなく、ＭＭ１００５からの出力が５０ｍｓ継続され、かつ、ＭＭ１００６からの出力が３ｍｓ継続される。結果として、ＯＲゲート１００７からは、出力が５０ｍｓ継続される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−１６４８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した測定切り替え時の待ち時間の設定では、次の測定が、前回の測定と同一経路の場合でも、必ず待ち時間が発生することになる。次の測定が前回の測定と同一経路の場合、リレーの切り替えは全く行われないため、リレーの切り替えを待つ必要はなく、上述したように設定される待ち時間は、無駄な時間となり問題となる。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、テスト内容を切り替えるときに、無駄な待ち時間の発生が抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係るデバイステスタは、テスト対象のデバイスにテスト信号を出力してデバイスのテストを行うテスト手段と、第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、第１のテストに続いて行われる第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で排他的論理和をとる第１演算手段と、第１演算手段で演算出力が１となるリレーの中で切り替え時間が最大となるリレーの情報を選択する第２演算手段と、第２演算手段で選択されたリレーの情報で示される切り替え時間を、第１のテストが終了してから第２のテストを開始するまで待ち時間としてテスト手段の制御を行う制御手段とを少なくとも備え、第２演算手段は、第１演算手段より出力がない場合は、切り替え時間が０とされているリレーの情報を出力する。
【００１５】
また、本発明に係るデバイステスタは、テスト対象のデバイスにテスト信号を出力してデバイスのテストを行うテスト手段と、第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、第１のテストに続いて行われる第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で一方の情報の反転出力と他方の情報との論理積演算を行う第１演算手段と、同一のリレーに対して設定されているオフからオンに遷移する場合のリレー切り替え待ち時間の識別コードと、オンからオフに遷移する場合のリレー切り替え待ち時間の識別コードとを第１演算手段の出力をもとに各々のリレーにおいて選択し、選択された識別コードで示される切り替え時間が最大となるリレーの情報を選択する第２演算手段と、第２演算手段で選択されたリレーの情報で示される切り替え時間を、第１のテストが終了してから第２のテストを開始するまで待ち時間としてテスト手段の制御を行う制御手段とを少なくとも備え、第２演算手段は、第１演算手段より出力がない場合は、切り替え時間が０とされているリレーの情報を出力する。
【００１６】
上記デバイステスタにおいて、第１演算手段および第２演算手段は、切り替え時間を、時間が長いほど大きなコードに符号化して演算に用いるとよい。
【発明の効果】
【００１７】
以上説明したことにより、本発明によれば、テスト内容を切り替えるときに、無駄な待ち時間の発生が抑制できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態におけるデバイステスタの構成を示す構成図である。
【図２】図２は、第１演算部１０２を構成する回路の例を示す回路図である。
【図３】図３は、第２演算部１０３を構成する回路の例を示す回路図である。
【図４】図４は、各出力（入力）とリレー番号との関係（ａ）、および各出力例（ｂ）を示す説明図である。
【図５】図５は、本発明の実施の形態のデバイステスタのリレー切り替えを説明するためのフローチャートである。
【図６】図６は、従来のデバイステスタのリレー切り替えを説明するためのフローチャートである。
【図７】図７は、本発明の実施の形態におけるデバイステスタの第１演算部を構成する他の回路の例を示す回路図である。
【図８】図８は、本発明の実施の形態におけるデバイステスタの一部の第２演算部の他の構成例を示す構成図である。
【図９】図９は、本発明の実施の形態におけるデバイステスタの第２演算部を構成する他の回路の例を示す回路図である。
【図１０】図１０は、従来より用いられている待ち時間を設定するための回路構成を説明するための説明図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるデバイステスタの構成を示す構成図である。このデバイステスタは、テスト部１０１と、第１演算部１０２と、第２演算部１０３と、制御部１０４とを備える。
【００２０】
テスト部１０１は、よく知られたデバイステスタが備えるものであり、テスト対象のデバイスにテスト信号を出力してデバイスのテストを行う。
【００２１】
第１演算部１０２は、第１のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第１リレー設定情報と、第２のテストでテスト信号の経路切り替えに用いられるリレーの情報が設定された第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で排他的論理和をとってこの結果（演算出力）を出力する。第２テストは、第１のテストに続いて行われるテストである。
【００２２】
第２演算部１０３は、第１演算部１０２で演算出力が１となるリレーの中で切り替え時間が最大となるリレーの情報を選択する。加えて、第２演算部１０３は、第１演算部１０２より出力がない場合は、切り替え時間が０とされている仮想のリレーの情報を出力する。また、制御部１０４では、第２演算部１０３で選択されたリレーの情報で示される切り替え時間を、第１のテストが終了してから第２のテストを開始するまでの待ち時間としてテスト部１０１の制御を行う。上述した仮想のリレー情報が第２演算部１０３より出力されると、制御部１０４では、仮想のリレー情報で示される切り替え時間０を、第１のテストが終了してから第２のテストを開始するまでの待ち時間としてテスト部１０１の制御を行う。
【００２３】
例えば、第１リレー設定情報は、第１リレー設定情報記憶部１１１に記憶され、第２リレー設定情報は、第２リレー設定情報記憶部１１２に記憶されている。第１演算部１０２は、例えば、図２に示すように、デバイステスタで備えられているリレーの数に対応して排他的論理和をとるＸＯＲゲートを備えている。各ＸＯＲゲートで、同一のリレーに関する第１リレー情報における設定情報と、第２リレー情報における設定情報との排他的論理和をとる。
【００２４】
例えば、リレー１は、第１リレー情報では「ＯＮ」であり、第２リレー情報では「ＯＮ」である。また、リレー２は、第１リレー情報では「ＯＦＦ」であり、第２リレー情報では「ＯＮ」である。また、リレー３は、第１リレー情報では「ＯＮ」であり、第２リレー情報では「ＯＮ」である。また、リレー４は、第１リレー情報では「ＯＮ」であり、第２リレー情報では「ＯＮ」である。また、リレー５は、第１リレー情報では「ＯＦＦ」であり、第２リレー情報では「ＯＦＦ」である。また、リレー６は、第１リレー情報では「ＯＦＦ」であり、第２リレー情報では「ＯＮ」である。この場合、第１演算部１０２では、リレー２とリレー６について、対応するＸＯＲゲートより、出力が発生する（「１」が出力される）。
【００２５】
また、第２演算部１０３は、第１演算部１０２で演算出力が１となるリレーの中で切り替え時間が最大となるリレーの情報を選択する。例えば、図２に示す構成において、各リレーは、切り替え時間が３ｍｓのパワーリレー、切り替え時間が１ｍｓのリードリレー、切り替え時間が０．５ｍｓの半導体リレーのいずれかで構成されているものとする。この中で、リレー１，５，６は、パワーリレーから構成され、リレー２は、リードリレーから構成され、リレー３，４は半導体リレーから構成されているものとする。
【００２６】
前述した排他的論理和では、リレー２およびリレー６に関して出力が発生している。この中で、上述したリレーの構成によれば、リレー２の切り替え時間は１ｍｓであり、リレー６の切り替え時間は３ｍｓである。従って、第２演算部１０３は、リレー６のリレー情報を選択する。この結果、制御部１０４では、リレー６の情報で示される切り替え時間３ｍｓを、第１のテストが終了してから第２のテストを開始するまでの待ち時間としてテスト部１０１の制御を行う。
【００２７】
上述した本実施の形態によれば、連続して同一の測定経路で実行される場合など、第１のテストにおける第１リレー設定情報と、第２のテストにおける第２リレー設定情報とは、同一のものとなるので、第１演算部１０２からは、何も出力されないことになる。この場合、第２演算部１０３は、切り替え時間が０とされている仮想のリレーの情報を出力するので、制御部１０４は、第１のテストが終了してから第２のテストを開始するまでの待ち時間を０としてテスト部１０１の制御を行うことになる。このように、本実施の形態によれば、テスト対象が同一のテスト項目である場合など、テスト対象の変更に伴うリレーの切り替え動作が発生しない場合、待ち時間を取ることなく、直ちに次のテストを実施するので、テスト内容を切り替えるときに、無駄な待ち時間の発生が抑制できるようになる。
【００２８】
ところで、第２演算部１０３を図３に示す回路構成とすることで、多数のリレーを備えている場合であっても、回路の規模を小さくすることができる。図３に示す回路構成では、リレーの種別を識別するためのコードを４ビットで構成した場合について示している。このリレー識別コードは、リレーの切り替え待ち時間が長い程、大きなコード値を対応させる符号化を行い、リレー切り替え待ち時間の情報を圧縮して、演算に利用することを特徴としている。この回路構成では、４×４個のＡＮＤゲートと、５個のデコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅと、５入力の１６個のＯＲゲートと、エンコーダ３０２と、ラッチ部３０３と、データ変換部３０４とを備える。
【００２９】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅは、「4to16 Decoder」である。エンコーダ３０２は、「16to4 Primary Encoder」であり複数の入力があった場合は、値が大きい方のエンコード値を出力する。デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「００」からの５個の出力が、「０」のＯＲゲートに入力され、この出力がエンコーダ３０２の「００」に入力される。
【００３０】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０１」からの５個の出力が、ＯＲゲート１に入力され、この出力がエンコーダ３０２の「０１」に入力される。
【００３１】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０２」からの５個の出力が、ＯＲゲート２に入力され、この出力がエンコーダ３０２の「０２」に入力される。
【００３２】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０３」からの５個の出力が、ＯＲゲート３に入力され、この出力がエンコーダ３０２の「０３」に入力される。
【００３３】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０４」からの５個の出力が、ＯＲゲート４に入力され、この出力がエンコーダ３０２の「０４」に入力される。
【００３４】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０５」からの５個の出力が、ＯＲゲート５に入力され、この出力がエンコーダ３０２の「０５」に入力される。
【００３５】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０６」からの５個の出力が、ＯＲゲート６に入力され、この出力がエンコーダ３０２の「０６」に入力される。
【００３６】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０７」からの５個の出力が、ＯＲゲート７に入力され、この出力がエンコーダ３０２の「０７」に入力される。
【００３７】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０８」からの５個の出力が、ＯＲゲート８に入力され、この出力がエンコーダ３０２の「０８」に入力される。
【００３８】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「０９」からの５個の出力が、ＯＲゲート９に入力され、この出力がエンコーダ３０２の「０９」に入力される。
【００３９】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１０」からの５個の出力が、のＯＲゲート１０に入力され、この出力がエンコーダ３０２の「１０」に入力される。
【００４０】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１１」からの５個の出力が、のＯＲゲート１１に入力され、この出力がエンコーダ３０２の「１１」に入力される。
【００４１】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１２」からの５個の出力が、ＯＲゲート１２に入力され、この出力がエンコーダ３０２の「１２」に入力される。
【００４２】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１３」からの５個の出力が、ＯＲゲート１３に入力され、この出力がエンコーダ３０２の「１３」に入力される。
【００４３】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１４」からの５個の出力が、ＯＲゲート１４に入力され、この出力がエンコーダ３０２の「１４」に入力される。
【００４４】
デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの各々の「１５」からの５個の出力が、ＯＲゲート１５に入力され、この出力がエンコーダ３０２の「１５」に入力される。
【００４５】
各ＡＮＤゲートには、第１演算部１０２からの出力と、各リレーの識別コードの各１ビットとが入力される。図３では、はじめに処理される対象となるリレー１の識別コード「００１１」、リレー２の識別コード「００１０」、リレー３の識別コード「０００１」、リレー４の識別コード「０００１」が示されている。識別コード「００１１」は、切り替え時間が３ｍｓのパワーリレーを示し、識別コード「００１０」は、切り替え時間が１ｍｓのリードリレーを示し、識別コード「０００１」は、切り替え時間が０．５ｍｓの半導体リレーを示している。
【００４６】
また、第１演算部１０２の出力では、リレー２の設定情報が、第１リレー設定情報と第２リレー設定情報とで異なっていることを示している。この場合、デコーダ３０１ｂに対し、「０，０，１，０」が入力され、他のデコーダ３０１ａ，３０１ｃ，３０１ｄ，３０１ｅには、全て，「０，０，０，０」が入力される。ラッチ部３０３は、演算前に０で初期化するものとする。
【００４７】
この結果、デコーダ３０１ｂからは、「０，０，１，０，０，０，０，０，０，０，０，０，０，０，０，０」が出力され、デコーダ３０１ａ，３０１ｃ，３０１ｄ，３０１ｅからは、「０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０」が出力される。この結果、ＯＲゲート２にだけ「１」の入力があり、他のＯＲゲートには、全て「０」が入力され、ＯＲゲート２からの出力が「１」となり、他のＯＲゲートからの出力は全て「０」となる。
【００４８】
このため、上述した場合、エンコーダ３０２には、「０，０，１，０，０，０，０，０，０，０，０，０，０，０，０，０」が入力されることになり、エンコーダ３０２からは「００１０」が出力されることになる。この出力は、ラッチ部３０３でラッチされ、デコーダ３０１ｅに入力され、次の、リレー５，リレー６，リレー７，リレー８の処理に移行する。
【００４９】
リレー５，リレー６，リレー７，リレー８についても、上述同様にして処理され、リレー６の設定情報が、第１リレー設定情報と第２リレー設定情報とで異なっているので、第１演算部１０２の出力は、「０，１，０，０」となる。また、リレー６は、パワーリレーであり、識別コードは「００１１」である。従って、この場合、デコーダ３０１ｂに対し、「０，０，１，１」が入力され、デコーダ３０１ｅに対し、「００１０」が入力され、他のデコーダ３０１ａ，３０１ｃ，３０１ｄには、全て，「０，０，０，０」が入力される。
【００５０】
以上の結果、デコーダ３０１ｂからは、「０，０，０，１，０，０，０，０，０，０，０，０，０，０，０，０」が出力され、デコーダ３０１ｅからは、「０，０，１，０，０，０，０，０，０，０，０，０，０，０，０，０」が出力され、デコーダ３０１ａ，３０１ｃ，３０１ｄからは、「０，０，０，０，０，０，０，０，０，０，０，０，０，０，０，０」が出力される。この結果、ＯＲゲート２およびＯＲゲート３に「１」の入力があり、他のＯＲゲートには、全て「０」が入力され、ＯＲゲート２およびＯＲゲート３からの出力が「１」となり、他のＯＲゲートからの出力は全て「０」となる。
【００５１】
このため、上述した２回目の演算では、エンコーダ３０２には、「０，０，１，１，０，０，０，０，０，０，０，０，０，０，０，０」が入力されることになり、エンコーダ３０２からは「００１１」が出力されることになる。「００１１」は、切り替え時間が３ｍｓのパワーリレーを示しており、切り替え時間がより長い設定条件が選択されたことになる。このように設定時間が長い程、大きな識別コードに対応させておくことにより、上述した繰り返し演算の結果、切り替え時間が最大となるリレーの情報が選択されることになる。上述した演算を繰り返して全てのリレーについて処理が行われた後、データ変換部３０４で、選択された識別コードに対応するリレーの切り替え時間の情報に変換され、出力される。例えば、データ変換部３０４は、４ビットのアドレス入力を持つＲＯＭで構成することができる。
【００５２】
図４の（ａ）に、複数回の演算が繰り返される時の、第１演算部１０２の出力ビットとリレー番号との対応、第２演算部１０３のデコーダ３０１ａ〜３０１ｄの入力とリレー番号との対応、エンコーダ３０２からの出力の内容、およびラッチ部３０３から出力されてデコーダ３０１ｅに入力される内容について示す。また、図４の（ｂ）に、第１演算部１０２の出力、デコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄ，３０１ｅの入力、エンコーダ３０２からの出力、ラッチ部３０３からの出力例について示す。
【００５３】
出力される切り替え時間の情報は、例えばタイマー値であり、カウンターなどによりカウントされて待ち時間が確保されるようになる。カウンターによるカウントが終了すると、制御部１０４は、テスト部１０１による次のテストを開始させる。以上に示した回路によれば、少ない回路構成で、多数のリレーを用いる場合に対応できる。
【００５４】
次に、上述した実施の形態におけるデバイステスタのリレー切り替えと従来のデバイステスタのリレー切り替えとの比較について説明する。まず、本実施の形態のデバイステスタのリレー切り替えは、図５のフローチャートに示すように、ステップＳ５０１でリレー設定情報を読み込み、ステップＳ５０２で測定回路構成を切り替え、ステップ５０３で第１演算部１０２によりリレーの遷移を検出し、ステップ５０４で第２演算部１０３により最大リレー切り替え時間を演算し、ステップ５０５でリレー切り替えの時間を待機し、ステップ５０６で測定を行う。ステップ５０１〜ステップ５０６を、全てのテスト内容について行うと（ステップＳ５０７）、ステップＳ５０８で全てのリレーをオフにして、測定を終了する。
【００５５】
上述した実施の形態におけるリレー切り替えにおいて、ステップＳ５０１に要する時間をｔ１とし、ステップＳ５０２に要する時間をｔ２とし、ステップＳ５０３に要する時間をｔ３とし、ステップＳ５０４に要する時間をｔ４とし、ステップＳ５０５に要する時間をｔ５とすると、デバイステスタのリレー切り替え処理時間ｔは、ｔ＝ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５となる。ここで、ｔ３＋ｔ４は、リレーの個数÷並列演算数（図３の例では、４）×クロック周期であり、１ｕｓ未満であるため無視することができる。また、ｔ１＋ｔ２も、十分に小さいので無視することができる。また、前述したように、ｔ５＝０である。結果として、実施の形態におけるデバイステスタにおいては、リレー構成に変更がないテスト内容の変更では、切り替え時間は、ｔ≒０ｍｓとなる。
【００５６】
一方、従来のデバイステスタのリレー切り替えは、図６のフローチャートに示すように、ステップＳ６０１でリレー設定情報を読み込み、ステップＳ６０２で測定回路構成を切り替え、ステップ６０３でリレー切り替えの時間を待機し、ステップ６０４で測定を行う。ステップ６０１〜ステップ６０４を、全てのテスト内容について行うと（ステップＳ６０５）、ステップＳ６０６で全てのリレーをオフにして、測定を終了する。
【００５７】
上述した従来のリレー切り替えにおいて、ステップＳ６０１に要する時間をｔ１とし、ステップＳ６０２に要する時間をｔ２とし、ステップＳ６０３に要する時間をｔ５’とすると、デバイステスタのリレー切り替え処理時間ｔ’は、ｔ’＝ｔ１＋ｔ２＋ｔ５’となる。ここで、ｔ１＋ｔ２は、ｔ５’に比較すると十分に小さいので無視できる。ところが、従来では、切り替え時間が最も長い時間（例えば３ｍｓ）をｔ５’としていたため、リレー構成に変更がないテスト内容の変更でも、切り替え時間が例えば３ｍｓとなる。従って、上述した実施の形態によれば、３ｍｓの測定時間短縮効果が得られる。また、例えば、切り替え時間が３ｍｓのパワーリレーが動作せず、１ｍｓのリードリレーと０．５ｍｓの半導体リレーが動作した場合、ｔ−ｔ’＝１−３（ｍｓ）となり、２ｍｓの測定時間の短縮効果がある。
【００５８】
以上に説明したように、本発明によれば、第１のテストにおける第１リレー設定情報と、第２のテストにおける第２リレー設定情報とのなかで、同一のリレーに対して設定されている情報同士の間で排他的論理和をとり、この演算出力が１となるリレーの中で切り替え時間が最大となるリレーの情報を選択する構成とし、加えて、排他的論理和の出力がない場合、言い換えると、各リレーに関する排他的論理和の出力が全て０の場合は、切り替え時間が０とされている仮想のリレーの情報を用いるようにした。この結果、テスト内容を切り替えるときに、同一の測定経路となる場合は、待ち時間がない状態となるので、無駄な待ち時間の発生が抑制できるようになる。
【００５９】
次に、他の実施の形態について説明する。前述した実施の形態における第１演算部は、図７に示すように回路を構成し、同一のリレーに対して設定されている情報同士の間で、一方の情報の反転出力と他方の情報との論理積演算を行うようにしてもよい。
【００６０】
上述した出力を用い、第２演算部は、図８に示すように、新たに１つのリレーに対して「オフからオンに遷移する場合のリレー切り替え待ち時間識別コード」と「オンからオフに遷移する場合のリレー切り替え待ち時間識別コード」とを設定し、これらを、リレー遷移テーブルの情報をもとに待ち時間コード選択回路８０１により切り替える。この場合、図９に示すように、各リレーに対応した待ち時間コード選択回路８０１ａ，８０１ｂ，８０１ｃ，８０１ｄの出力を、図３を用いて説明した第２演算部のデコーダ３０１ａ，３０１ｂ，３０１ｃ，３０１ｄに入力させ、切り替え時間がより長い設定条件が選択されるようにすればよい。
【００６１】
このように、第１演算部で、同一のリレーに対して設定されている情報同士の間で一方の情報の反転出力と他方の情報との論理積演算を行い、同一のリレーに対して設定されているオフからオンに遷移する場合のリレー切り替え待ち時間の識別コードと、オンからオフに遷移する場合のリレー切り替え待ち時間の識別コードとを第１演算部の出力をもとに各々のリレーにおいて選択し、第２演算部で、選択された識別コードで示される切り替え時間が最大となるリレーの情報を選択する構成としてもよい。
【００６２】
これにより、パワーリレーのオフ→オンのリレー切り替え待ち時間が３ｍｓ、オン→オフのリレー切り替え時間が２ｍｓの場合、パワーリレーがオンからオフに切り替わると２ｍｓの待ち時間が選択される。このため、排他的論理和による方式に比べて、２−３＝１（ｍｓ）の測定時間の短縮効果がある。この構成では、特にリレー待ち時間が、オフ→オンが５０ｍｓ、オン→オフが３０ｍｓのように絶対値の差が大きい、高電圧・大電流のメカニカルリレーに対して大きな効果が得られる。本発明では、このようにリレーの切り替え待ち時間の最適化によって、測定時間の大幅な短縮が可能であり、デバイステスタのスループットを向上させ、テストコストを低減することが可能となる。
【００６３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、複数のテスト部を備え、これらを制御部で制御する構成としてもよい。この場合、各々のテスト部に第１演算部および第２演算部が対応して設けられていてもよい。また、制御部は、ＣＰＵと主記憶装置と外部記憶装置とネットワーク接続装置となどを備えたコンピュータ機器から構成すればよい。主記憶装置に展開されたプログラムによりＣＰＵが動作することで、各機能が実現される。
【００６４】
また、図３に示した回路構成において、例えば、デコーダは、５個に限るものではなく、３個、４個、また、９個であってもよい。許容される回路の規模に適合させて、デコーダの数、エンコーダの数、また、リレーの種別を識別するためのコード，デコード，およびエンコードに用いるビット数などを適宜に設定すればよい。
【符号の説明】
【００６５】
１０１…テスト部、１０２…第１演算部、１０３…第２演算部、１０４…制御部、１１１…第１リレー設定情報記憶部、１１２…第２リレー設定情報記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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