(57)【要約】【課題】記憶素子の実効面積の減少を抑制する半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、基板上に第１導電プラグを形成する工程と、基板上に第１導電プラグの上面を覆う可変抵抗膜を形成する工程と、基板上に第１導電プラグの上面を覆う第１絶縁膜を形成する工程と、第１絶縁膜のうち第１導電プラグ上の部分を除去して、第１絶縁膜に孔部を形成する工程と、第１絶縁膜の上面から孔部内にわたって第１導電膜を形成して孔部内を埋め込むことで、孔部内で可変抵抗膜に接触し、かつ、可変抵抗膜を介して第１導電プラグに電気的に接続するように第１導電膜を形成する工程と、を含む。【選択図】図１
2013084850.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１導電プラグを形成する工程と、
前記基板上に前記第１導電プラグの上面を覆う可変抵抗膜を形成する工程と、
前記基板上に前記第１導電プラグの上面を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜のうち前記第１導電プラグ上の部分を除去して、前記第１絶縁膜に孔部を形成する工程と、
前記第１絶縁膜の上面から前記孔部内にわたって第１導電膜を形成して前記孔部内を埋め込むことで、前記孔部内で前記可変抵抗膜に接触し、かつ、前記可変抵抗膜を介して前記第１導電プラグに電気的に接続するように前記第１導電膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜を形成する工程において、前記第１導電膜に対する酸化力が化学量論組成の二酸化シリコンよりも低い絶縁膜によって前記第１絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁膜を形成する工程において、窒化シリコン及び炭素のうち少なくとも一方を含む絶縁膜によって前記第１絶縁膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜上に形成された部分の前記第１導電膜を加工する工程を、更に含むことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記可変抵抗膜を形成する工程の後、前記第１導電膜を加工する工程の前には、前記可変抵抗膜には加工を施さないことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記可変抵抗膜を形成する工程は、前記第１絶縁膜を形成する工程よりも前に施すことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜に前記孔部を形成する工程よりも後であって、前記第１導電膜を形成する工程よりも前に、前記孔部を所定の高さまで埋める第２導電プラグを形成する工程を更に含み、
前記可変抵抗膜を形成する工程は、前記第２導電プラグを形成する工程よりも後であって、前記第１導電膜を形成する工程よりも前に施し、
前記可変抵抗膜を形成する工程において、前記第２導電プラグを介して前記第１導電プラグの上面を覆うように前記可変抵抗膜を形成し、
前記第１導電膜を形成する工程において、前記第２導電プラグおよび前記可変抵抗膜を介して前記第１導電プラグに電気的に接続するように前記第１導電膜を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２導電プラグを形成する工程において、前記第１絶縁膜の前記孔部を埋め込むように前記第２導電プラグを堆積した後、これをエッチバックすることで、前記孔部を所定の高さまで埋める前記第２導電プラグを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記孔部を所定の高さまで埋める前記第２導電プラグを形成した後であって、前記可変抵抗膜を形成する工程よりも前に、前記第２導電プラグの上面の酸化膜を除去する工程を更に含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電プラグを形成する工程において、前記第１導電プラグと同じ材料によって前記第２導電プラグを形成することを特徴とする請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記可変抵抗膜を形成する工程は、前記第１絶縁膜に前記孔部を形成する工程よりも後であって、前記第１導電膜を形成する工程よりも前に施すことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１導電プラグを形成する工程よりも後であって、前記可変抵抗膜を形成する工程よりも前に、前記第１導電プラグの上面の酸化膜を除去する工程を更に含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
基板上に形成された第１導電プラグと、
前記第１導電プラグの上面を覆い、前記基板上に形成された可変抵抗膜と、
前記基板上に形成され、前記第１導電プラグの上部が開口した孔部を有する第１絶縁膜と、
前記第１絶縁膜上に形成され、前記孔部内から前記第１絶縁膜上に渡って延在することで、前記孔部内で前記可変抵抗膜に接触し、かつ、前記可変抵抗膜を介して前記第１導電プラグに電気的に接続するように形成された第１導電膜と、
を有することを特徴とする半導体装置。
【請求項１４】
前記第１絶縁膜は、前記第１導電膜に対する酸化力が化学量論組成の二酸化シリコンよりも低い絶縁膜であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記可変抵抗膜は前記基板上全面に形成されていることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記可変抵抗膜は、前記第１導電プラグの上面を覆い、前記第１絶縁膜の下層に形成されていることを特徴とする請求項１３〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記可変抵抗膜は、前記第１絶縁膜の上面から前記孔部の内壁および底部に渡って形成され、前記孔部の底部において前記第１導電プラグの上面を覆っていることを特徴とする請求項１３〜１６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗可変素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、次世代の不揮発性メモリとして、抵抗可変メモリ（ＲｅＲＡＭ；Resistance Random Access Memory）と呼ばれる半導体装置が注目されている。抵抗可変メモリは、一般的には、上部電極と、下部電極と、上部電極と下部電極との間に配された可変抵抗膜とを有する（例えば、特許文献１、非特許文献１及び非特許文献２参照）。
【０００３】
例えば、特許文献１に記載の抵抗素子は、第１の電極と、第１の電極上に形成された酸化白金膜と、酸化白金膜上に形成された抵抗変化膜と、抵抗変化膜上に形成された第２の電極と、を有する。特許文献１に記載の抵抗素子は、層間絶縁膜上に、電極等の各膜を積層した後にドライエッチングによってパターニングされている。（特許文献１の段落００２７〜００２９及び図５Ｃ〜５Ｅ参照）。
【０００４】
また、非特許文献２に記載の抵抗可変メモリは、上部電極及び下部電極であるＴｉＮ膜間に形成されたＨｆＯ２膜／Ｔｉ膜の積層体と、当該積層体及び上部電極の側面を覆う被覆層（Capping Layer）と、を有する。非特許文献２に記載の抵抗可変メモリにおいても、下部電極であるＴｉＮ電極上に、ＨｆＯ２膜、Ｔｉ膜及びＴｉＮ膜を積層した後、ｅビームリソグラフィによって積層体のパターニングを行っている（非特許文献２のExperiment欄及びFig.1参照）。
【０００５】
抵抗可変メモリにおいては、電圧印加による可変抵抗膜の電気抵抗の大きな変化（ＣＥＲ（Colossal Electron-Reistance）効果）を利用し、可変抵抗膜の低抵抗（ＳＥＴ）状態と高抵抗（ＲＥＳＥＴ）状態の切り替えにより情報を記録する。
【０００６】
抵抗可変メモリの動作原理について説明する。上部電極と下部電極間が高抵抗状態において、上部電極及び下部電極間に高電圧（フォーミング電圧）を印加すると、可変抵抗膜に上部電極と下部電極間を低抵抗化する電流経路（導電性フィラメント）が形成される（ＳＥＴ）。一方、上部電極と下部電極間が低抵抗状態において、上部電極及び下部電極間にある電圧を印加すると、当該電流経路は破断され、上部電極と下部電極間は高抵抗状態となる（ＲＥＳＥＴ）。高抵抗状態と低抵抗状態の切り替えは上部電極と下部電極間に印加する電圧の大きさによって制御する。そして、上部電極と下部電極間が高抵抗状態にあるか低抵抗状態にあるかによって記録されている情報が読み込まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０５８２号公報
【非特許文献】
【０００８】
【非特許文献１】Akihito Sawa，"Resistive switching in transition metal oxides"，materialstoday，１１巻６号，２００８年６月
【非特許文献２】Pei-Yiら，"Scalability with silicon nitride encapsulation layer for Ti/HfOx pillar PRAM"，ＶＬＳＩ２０１０，１４６頁
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明の観点から与えられる。
【００１０】
特許文献１及び非特許文献２に記載の背景技術においては、可変抵抗メモリは、抵抗可変メモリの各要素の膜を積層した後に、ドライエッチング等の異方性エッチングによるパターニングによって形成されている。しかしながら、この場合、抵抗可変メモリを構成する積層体は、エッチング工程中の大気暴露等により酸化されてしまう。特に、上部電極の側壁が酸化を受けやすい。上部電極等の金属は酸化すると高抵抗化することになる。したがって、上部電極等が酸化されると、高抵抗化により素子面積の実効値が低下することになり、これにより所望の抵抗値を実現するためには素子面積を増大させなければならなくなる。すなわち、微細化による高集積化が阻害されてしまうことになる。
【００１１】
また、実効的な素子面積が縮小すると、フォーミングを誘発する欠陥因子の数が減少することになるので、フォーミング電圧が大きくなってしまう。この場合、抵抗可変メモリの消費電力が大きくならざるを得ない。
【課題を解決するための手段】
【００１２】
本発明の第１視点によれば、基板上に第１導電プラグを形成する工程と、基板上に第１導電プラグの上面を覆う可変抵抗膜を形成する工程と、基板上に第１導電プラグの上面を覆う第１絶縁膜を形成する工程と、第１絶縁膜のうち第１導電プラグ上の部分を除去して、第１絶縁膜に孔部を形成する工程と、第１絶縁膜の上面から孔部内にわたって第１導電膜を形成して孔部内を埋め込むことで、孔部内で可変抵抗膜に接触し、かつ、可変抵抗膜を介して第１導電プラグに電気的に接続するように第１導電膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１３】
本発明の第２視点によれば、基板上に形成された第１導電プラグと、第１導電プラグの上面を覆い、基板上に形成された可変抵抗膜と、基板上に形成され、第１導電プラグの上部が開口した孔部を有する第１絶縁膜と、第１絶縁膜上に形成され、孔部内から第１絶縁膜上に渡って延在することで、孔部内で可変抵抗膜に接触し、かつ、可変抵抗膜を介して第１導電プラグに電気的に接続するように形成された第１導電膜と、を有する半導体装置が提供される。
【発明の効果】
【００１４】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１５】
本発明の半導体装置の製造方法によれば、第１絶縁膜の孔部内に、可変抵抗膜と直接接触する第１導電膜を形成することにより、少なくとも、第１導電膜のうち記憶素子（抵抗可変メモリ）を構成する部分にエッチング処理を施す必要がない。すなわち、第１導電膜のうち記憶素子（抵抗可変メモリ）を構成する部分が酸化されることを抑制することができる。これにより、記憶素子の実効面積の縮小を抑制することができる。また、フォーミング電圧の上昇による消費電力の増大も抑制することができる。
【００１６】
本発明の半導体装置においては、第１導電膜が、第１絶縁膜上から孔部内に渡って延在し、可変抵抗膜と直接接触している。すなわち、少なくとも、第１導電膜のうち記憶素子（抵抗可変メモリ）を構成する部分は、エッチング処理を施すことなく形成されており、エッチング処理によって酸化されていない。これにより、孔部の大きさに応じた記憶素子の実効面積を維持することができる。また、フォーミング電圧の上昇による消費電力の増大も抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る半導体装置の概略断面図。
【図２】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図３】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図４】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図５】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図６】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図７】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図８】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図９】第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１０】第２実施形態に係る半導体装置の概略断面図。
【図１１】第２実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１２】第２実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１３】第２実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１４】第２実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１５】第３実施形態に係る半導体装置の概略断面図。
【図１６】第３実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１７】第３実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【図１８】第３実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図。
【発明を実施するための形態】
【００１８】
以下に上記第１視点及び第２視点の好ましい形態について記載する。
【００１９】
上記第１視点の好ましい形態によれば、第１絶縁膜を形成する工程において、第１導電膜に対する酸化力が化学量論組成の二酸化シリコンよりも低い絶縁膜によって第１絶縁膜を形成する。
【００２０】
上記第１視点の好ましい形態によれば、第１絶縁膜を形成する工程において、窒化シリコン及び炭素のうち少なくとも一方を含む絶縁膜によって第１絶縁膜を形成する。
【００２１】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１絶縁膜上に形成された部分の第１導電膜を加工する工程を、更に含む。
【００２２】
上記第１視点の好ましい形態によれば、可変抵抗膜を形成する工程の後、第１導電膜を加工する工程の前には、可変抵抗膜には加工を施さない。
【００２３】
上記第１視点の好ましい形態によれば、可変抵抗膜を形成する工程は、第１絶縁膜を形成する工程よりも前に施す。
【００２４】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１絶縁膜に孔部を形成する工程よりも後であって、第１導電膜を形成する工程よりも前に、孔部を所定の高さまで埋める第２導電プラグを形成する工程を更に含む。可変抵抗膜を形成する工程は、第２導電プラグを形成する工程よりも後であって、第１導電膜を形成する工程よりも前に施す。可変抵抗膜を形成する工程において、第２導電プラグを介して第１導電プラグの上面を覆うように可変抵抗膜を形成する。第１導電膜を形成する工程において、第２導電プラグおよび可変抵抗膜を介して第１導電プラグに電気的に接続するように第１導電膜を形成する。
【００２５】
上記第１視点の好ましい形態によれば、第２導電プラグを形成する工程において、第１絶縁膜の孔部を埋め込むように第２導電プラグを堆積した後、これをエッチバックすることで、孔部を所定の高さまで埋める第２導電プラグを形成する。
【００２６】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、孔部を所定の高さまで埋める第２導電プラグを形成した後であって、可変抵抗膜を形成する工程よりも前に、第２導電プラグの上面の酸化膜を除去する工程を更に含む。
【００２７】
上記第１視点の好ましい形態によれば、第２導電プラグを形成する工程において、第１導電プラグと同じ材料によって第２導電プラグを形成する。
【００２８】
上記第１視点の好ましい形態によれば、可変抵抗膜を形成する工程は、第１絶縁膜に孔部を形成する工程よりも後であって、第１導電膜を形成する工程よりも前に施す。
【００２９】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１導電プラグを形成する工程よりも後であって、可変抵抗膜を形成する工程よりも前に、第１導電プラグの上面の酸化膜を除去する工程を更に含む。
【００３０】
上記第２視点の好ましい形態によれば、第１絶縁膜は、第１導電膜に対する酸化力が化学量論組成の二酸化シリコンよりも低い絶縁膜である。
【００３１】
上記第２視点の好ましい形態によれば、可変抵抗膜は基板上全面に形成されている。
【００３２】
上記第２視点の好ましい形態によれば、可変抵抗膜は、第１導電プラグの上面を覆い、第１絶縁膜の下層に形成されている。
【００３３】
上記第２視点の好ましい形態によれば、可変抵抗膜は、第１絶縁膜の上面から孔部の内壁および底部に渡って形成され、孔部の底部において第１導電プラグの上面を覆っている。
【００３４】
以下、図面を参照しながら、本発明の実施形態の例について説明する。
【００３５】
［第１実施形態］
本発明の第１実施形態に係る半導体装置の製造方法について説明する。まず、本発明の半導体装置の製造方法によって製造可能な半導体装置の一例について説明する。図１に、第１実施形態に係る、抵抗可変メモリ（記憶素子）を有する半導体装置の概略断面図を示す。
【００３６】
半導体装置１００は、半導体基板（特許請求の範囲にいう「基板」）１１と、半導体基板１１に形成された素子分離領域１２と、半導体基板１１に形成された不純物拡散領域（不図示）と、半導体基板１１上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２と、ゲート電極３２の側面に形成されたサイドウォール３３と、半導体基板１１上に形成された第１層間絶縁膜１３、第２層間絶縁膜１５、第３層間絶縁膜（特許請求の範囲にいう「第１絶縁膜」）１９及び第４層間絶縁膜２２と、第２層間絶縁膜１５と第３層間絶縁膜１９との間に形成された可変抵抗膜（特許請求の範囲にいう「可変抵抗膜」）１８と、第２層間絶縁膜１５に形成され、可変抵抗膜１８と電気的に接続されている下部電極プラグ（特許請求の範囲にいう「第１導電プラグ」）１６と、第３層間絶縁膜１９に形成され、可変抵抗膜１８に電気的に接続されている上部電極（特許請求の範囲にいう「第１導電膜」）２０と、第１層間絶縁膜１３上に形成されたソース配線１７と、第１層間絶縁膜１３に形成され、不純物拡散領域と下部電極プラグ１６又はソース配線１７とを電気的に接続するソース／ドレインプラグ１４と、第４層間絶縁膜２２下に形成され、上部電極２０と電気的に接続されているビット線配線２１と、を備える。
【００３７】
不純物拡散領域を含む半導体基板１１と、ゲート絶縁膜３１及びゲート電極３２はトランジスタ３０を構成する。
【００３８】
可変抵抗膜１８は、半導体基板１１の上面に沿って延在するように、第２層間絶縁膜１５上全面に形成され、第２層間絶縁膜１５の上面から露出した下部電極プラグ１６と電気的に接続されている。第３層間絶縁膜１９には貫通孔（特許請求の範囲にいう「孔部」）１９ａが形成されている。上部電極２０は、貫通孔１９ａに充填されたプラグ部２０ａを有し、貫通孔１９ａから第３層間絶縁膜１９の上に渡って延在している。プラグ部２０ａは、貫通孔１９ａの底面に露出している可変抵抗膜１８と直接接触している。下部電極プラグ１６と、上部電極２０のプラグ部２０ａとは、可変抵抗膜１８を介して対向するように配置されていると共に、可変抵抗膜１８を介して電気的に接続されている。下部電極プラグ１６、可変抵抗膜１８及び上部電極２０は、可変抵抗メモリの記憶素子１を構成する。
【００３９】
可変抵抗膜１８及び上部電極２０のプラグ部２０ａは、エッチング処理されておらず、少なくともエッチング処理によって酸化されていない。これにより、記憶素子１の実効面積の縮小を抑制することができる。
【００４０】
上部電極２０のうち、第３層間絶縁膜１９上にある部分はなくてもよい。すなわち、上部電極２０は、貫通孔１９ａ内にあるプラグ部２０ａのみであってもよい。
【００４１】
可変抵抗膜１８の材料は、電圧の印加や加熱（発熱）により高抵抗状態と低抵抗状態とを切り替えることができるものであればよい。可変抵抗膜１８の材料としては、例えば、ＨｆＯ２、ＺｒＯ２，Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ３Ｏ５、ＮｉＯ、ＣｏＯ、ＣｕＯ等を使用することができる。上部電極２０及び下部電極プラグ１６の材料としては、例えば、Ｈｆ、Ｚｒ、Ｔｉ、ＴｉＮ、Ｎｉ、Ｃｏ、Ｗ、又はこれらの材料のうちの２以上の積層体等を使用することができる。
【００４２】
ソース／ドレインプラグ１４と下部電極プラグ１６とは同じ材料で形成することができる。
【００４３】
第３層間絶縁膜１９の材料は、上部電極２０の材料に対する酸化力が二酸化ケイ素（二酸化シリコン；ＳｉＯ２）よりも低い絶縁材料であると好ましい。例えば、第３層間絶縁膜１９の材料は、二酸化ケイ素よりも酸素の含有率の低い材料が好ましく、不純物を除く化学量論組成において酸素を含有しない材料であるとより好ましい。第３層間絶縁膜１９の好ましい材料としては、例えば、窒化シリコン、アモルファスカーボン等を含む材料を使用することができる。第３層間絶縁膜１９に酸化力の低い材料を用いることにより、記憶素子１の酸化、特に上部電極２０（特にプラグ部２０ａ）の酸化を抑制することができる。第１、第２及び第４層間絶縁膜１３，１５，２２の材料は、二酸化シリコンであってもよい。
【００４４】
次に、図１に示す半導体装置を用いて、第１実施形態に係る本発明の半導体装置の製造方法について説明する。図２〜図９に、第１実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図を示す。図２〜図９においては、下図（（ｂ）図）に概略断面図を示し、上図（（ａ）図）に下図の概略上面図を示す。各上図においては、層間絶縁膜の図示は省略している。
【００４５】
まず、半導体基板１１を準備し、半導体基板１１上に、トランジスタ３０、ソース／ドレインプラグ１４、ソース配線１７及び第１層間絶縁膜１３を形成する（図２）。これらは一般的な方法で作製することができる。ソース／ドレインプラグ１４の上面は、ＣＭＰ（Chemical Mechanical Polishing）等の方法による表面の平坦化により、第１層間絶縁膜１３から露出させる。
【００４６】
次に、第１層間絶縁膜１３上に第２層間絶縁膜１５を形成する（図３）。
【００４７】
次に、エッチング等により第２層間絶縁膜１５に、ソース／ドレインプラグ１４の上面が露出する貫通孔を形成する。第２層間絶縁膜１５の貫通孔に導電体を充填し、当該導電体の上面が第２層間絶縁膜１５から露出するように、ＣＭＰ等で表面を平坦化する。これにより、下部電極プラグ１６を形成する（図４）。
【００４８】
次に、下部電極プラグ１６の上面と電気的に接続するように、第２層間絶縁膜１５の上面及び下部電極プラグ１６上面上を延在する可変抵抗膜１８を形成する（図５）。可変抵抗膜１８は、エッチング処理等をすることなく、第２層間絶縁膜１５の上面の全面にわたって形成すると好ましい。
【００４９】
次に、可変抵抗膜１８上に、可変抵抗膜１８に沿って第３層間絶縁膜１９を形成する（図６）。
【００５０】
次に、可変抵抗膜１８が露出するように、エッチング等により、第３層間絶縁膜１９に貫通孔１９ａを形成する（図７）。貫通孔１９ａは、図２〜図９の（ａ）図に示すような平面投影図において、下部電極プラグ１６の少なくとも一部と重複するような位置に形成すると好ましい。
【００５１】
次に、貫通孔１９ａを充填すると共に、第３層間絶縁膜１９から露出した可変抵抗膜１８と直接接触するように、貫通孔１９ａから第３層間絶縁膜１９の上面にわたる導電体を形成する。次に、第３層間絶縁膜１９上において当該導電体をエッチング等により線状に成形する。このとき、貫通孔１９ａ内の当該導電体はエッチング処理されない。これにより、貫通孔１９ａにプラグ部２０ａを有する上部電極２０を形成する（図８）。可変抵抗膜１８を介して下部電極プラグ１６と上部電極２０のプラグ部２０ａとが対向すると共に電気的に接続されることにより記憶素子１が構成される。必要であれば、上部電極２０は、ＣＭＰ法等によってプラグ部２０ａのみが残存するように成形してもよい。
【００５２】
次に、上部電極２０の一部の上にビット線配線２１を形成する。次に、第３層間絶縁膜１９、上部電極２０及びビット線配線２１上に、第４層間絶縁膜２２を形成する。これにより、半導体装置１００を製造することができる（図９）。
【００５３】
本発明によれば、上部電極２０のプラグ部２０ａは、異方性エッチング等を施すことなく形成することができる。これにより、上部電極２０のプラグ部２０ａの酸化を抑制することができる。すなわち、実効的な素子面積の縮小を抑制することができる。
【００５４】
また、第１実施形態によれば、第３層間絶縁膜１９の貫通孔１９ａの開口面積全体を記憶素子１として活用することができる。これにより、無駄なスペースが生じることを抑制して、素子面積を有効に活用することができる。
【００５５】
［第２実施形態］
本発明の第２実施形態に係る半導体装置の製造方法について説明する。まず、本発明の半導体装置の製造方法によって製造可能な半導体装置の一例について説明する。図１０に、第２実施形態に係る、抵抗可変メモリを有する半導体装置の概略断面図を示す。図１０において、第１実施形態と同じ要素には同じ符号を付してある。
【００５６】
第１実施形態に係る半導体装置においては、可変抵抗膜は第２層間絶縁膜上に平板状に形成されていたが、第２実施形態に係る半導体装置２００においては、可変抵抗膜３８は、第２層間絶縁膜１９上から貫通孔１９ａの内壁に沿って下部電極プラグ１６の上面に延在している。すなわち、可変抵抗膜３８は、複数の凹部３８ａを有するように形成されている。上部電極４０は第３層間絶縁膜１９とは接しておらず、プラグ部４０ａは可変抵抗膜３８の凹部３８ａに充填され、可変抵抗膜３８のうち少なくとも凹部３８ａの底部と接触している。
【００５７】
次に、図１０に示す半導体装置２００を用いて、第２実施形態に係る本発明の半導体装置の製造方法について説明する。図１１〜図１４に、第２実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図を示す。図２〜図４に示す工程までは第１実施形態と同様である。
【００５８】
下部電極プラグ１６を形成した後（図４）、第２層間絶縁膜１５及び下部電極プラグ１６上に、第３層間絶縁膜１９を形成する（図１１）。
【００５９】
次に、下部電極プラグ１６の上面が露出するように、エッチング等により、第３層間絶縁膜１９に下部電極プラグ１６の上面の少なくとも一部が露出するように貫通孔１９ａを形成する（図１２）。
【００６０】
次に、第３層間絶縁膜１９及び下部電極プラグ１６上に可変抵抗膜３８を形成する（図１３）。可変抵抗膜３８は、第３層間絶縁膜１９上から貫通孔１９ａの内壁に沿って延在し、下部電極プラグ１６の上面と接触している。これにより、可変抵抗膜３８は、下部電極プラグ１６上に凹部３８ａを有することになる。
【００６１】
次に、可変抵抗膜３８上に、貫通孔１９ａを充填するように、すなわち可変抵抗膜３８の凹部３８ａを充填するように上部電極４０を形成する（図１４）。これにより、可変抵抗膜３８を介して下部電極プラグ１６と上部電極４０のプラグ部４０ａとが対向すると共に電気的に接続されることにより記憶素子１が構成される。
【００６２】
ビット線配線２１及び第４層間絶縁膜２２は、第１実施形態と同様に形成することができる（図９）。
【００６３】
第２実施形態においても上部電極４０のプラグ部４０ａにはエッチング加工等を施す必要がなく、プラグ部４０ａの酸化を抑制することができる。これにより、第２実施形態によっても第１実施形態と同様の効果を得ることができる。
【００６４】
また、第２実施形態に係る半導体装置２００においては、図１０に示すように、記憶素子１の端部は、可変抵抗膜３８の膜厚ｔの分だけ貫通孔１９ａの内壁から離れることになる。エッチング加工により形成した貫通孔１９ａの内壁と記憶素子とが接している場合、フォーミング時に記憶素子端部で電流経路が形成されるなど、電流経路の分散によって特性のばらつきが生じるおそれがある。第２実施形態によれば、このような電流経路の分散が生じにくくなり、記憶素子１の動作の安定化を図ることができる。
【００６５】
第２実施形態における上記以外の形態は第１実施形態と同様である。
【００６６】
［第３実施形態］
本発明の第３実施形態に係る半導体装置の製造方法について説明する。まず、本発明の半導体装置の製造方法によって製造可能な半導体装置の一例について説明する。図１５に、第３実施形態に係る、抵抗可変メモリを有する半導体装置の概略断面図を示す。図１５において、第１実施形態と同じ要素には同じ符号を付してある。
【００６７】
第１実施形態及び第２実施形態に係る半導体装置においては、第２層間絶縁膜の高さ（膜厚）と下部電極プラグの高さとは同じであり、可変抵抗膜は第２層間絶縁膜の上面より上に形成されていたが、第３実施形態に係る半導体装置３００においては、下部電極プラグ４６の高さは第２層間絶縁膜（第３実施形態においては、これが特許請求の範囲にいう「第１絶縁膜」に該当する。）４５の高さより低く、可変抵抗膜４８の記憶素子１となる領域は第２層間絶縁膜４５の上面より下に形成されている。また、第３実施形態に係る半導体装置３００は、第１実施形態及び第２実施形態に係る半導体装置における第３層間絶縁膜に相当する絶縁膜を有していない。第３実施形態においては、記憶素子１は第２層間絶縁膜４５に形成されるので、第２層間絶縁膜４５の材料は、第１実施形態の第３層間絶縁膜の材料と同様である、すなわち窒化シリコン、アモルファスカーボン等の酸化力の低い材料であると好ましい。
【００６８】
次に、図１５に示す半導体装置３００を用いて、第３実施形態に係る本発明の半導体装置の製造方法について説明する。図１６〜図１８に、第３実施形態に係る本発明の半導体装置の製造方法を説明するための概略工程図を示す。図２〜図４に示す工程までは第１実施形態と同様である。
【００６９】
図４に示すように、第１層間絶縁膜１３の上面から露出したソース／ドレインプラグ１４（第３実施形態においては、これが特許請求の範囲にいう「第１導電プラグ」に該当する。）の一部の上面と接触するように、下部電極プラグ４６の前駆体となる導体を第２層間絶縁膜４５の開口４５ａに充填した後（当該前駆体は図４にいう下部電極プラグ１６に相当する。）、当該前駆体の上部の一部をエッチバックして、当該前駆体の上面を第２層間絶縁膜４５の上面より低くする（図１６）。これにより、下部電極プラグ４６（第３実施形態においては、これが特許請求の範囲にいう「第２導電プラグ」に該当する。）を形成すると共に、第２層間絶縁膜４５に開口４５ａ（第３実施形態においては、これが特許請求の範囲にいう「孔部」に該当する。）を形成する。
【００７０】
次に、第２層間絶縁膜４５の開口４５ａから露出した下部電極プラグ４６の上面に形成された酸化膜を除去する。
【００７１】
次に、第２層間絶縁膜４５及び下部電極プラグ４６上に可変抵抗膜４８を形成する（図１７）。可変抵抗膜４８は、第２層間絶縁膜４５上から開口４５ａの内壁に沿って延在し、下部電極プラグ４６の上面に直接接触（電気的に接続）している。これにより、可変抵抗膜４８は、下部電極プラグ４６上に凹部４８ａを有することになる。
【００７２】
次に、可変抵抗膜４８上に、開口４５ａを充填するように、すなわち可変抵抗膜４８の凹部４８ａを充填するように上部電極５０（第３実施形態においては、これが特許請求の範囲にいう「第１導電膜」に該当する。）を形成する（図１８）。これにより、可変抵抗膜４８を介して下部電極プラグ４６と上部電極５０のプラグ部５０ａとが対向すると共に電気的に接続されることにより記憶素子１が構成される。
【００７３】
第３実施形態においては、第１実施形態における第３層間絶縁膜に相当する絶縁膜は形成しない。ビット線配線２１及び第３層間絶縁膜５２は、第１実施形態と同様に形成することができる（図９）。
【００７４】
第３実施形態においても上部電極５０のプラグ部５０ａにはエッチング加工等を施す必要がなく、プラグ部５０ａの酸化を抑制することができる。これにより、第３実施形態によっても第１実施形態と同様の効果を得ることができる。
【００７５】
また、第３実施形態に係る半導体装置３００においては、層間絶縁膜の形成工程、マスクを形成するフォトリソグラフィ工程、及び貫通孔を形成するエッチング工程を削減することができる。これにより、半導体装置３００の製造工程を簡略化することができる。
【００７６】
第３実施形態における上記以外の形態は第１実施形態と同様である。
【００７７】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００７８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００７９】
１００，２００，３００        半導体装置
１            記憶素子
１１          半導体基板
１２          素子分離領域
１３          第１層間絶縁膜
１４          ソース／ドレインプラグ
１５，４５          第２層間絶縁膜
１６，４６          下部電極プラグ
１７          ソース配線
１８，３８，４８          可変抵抗膜
１９，５２          第３層間絶縁膜
１９ａ        貫通孔
２０，４０，５０          上部電極
２０ａ，４０ａ，５０ａ        プラグ部
２１          ビット線配線
２２          第４層間絶縁膜
３０          トランジスタ
３１          ゲート絶縁膜
３２          ゲート電極
３３          サイドウォール
３８ａ，４８ａ        凹部
４５ａ          開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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