(57)【要約】【課題】微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】バリア層（バリアメタル）１３を覆うようにライナー層１４が形成されている。ライナー層１４は、Ｎｉ（ニッケル）から構成される。ライナー層１４は、このライナー層１４の内側に形成されるＣｕ（銅）からなる導電体１５に対する濡れ性を高め、かつ、溝部１２の内側の平滑性を高める。【選択図】図１
2013074173.tif 000002
【特許請求の範囲】
【請求項１】
基体に溝部を形成する溝部形成工程と、
少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、
該バリア層を覆うライナー層を形成するライナー層形成工程と、
該ライナー層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記ライナー層はＮｉ、前記導電材料はＣｕからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記埋込工程は、前記ライナー層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋込工程は、前記ライナー層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする請求項１ないし３いずれか１項記載記載の半導体装置の製造方法。
【請求項５】
前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項１ないし４いずれか１項記載の半導体装置の製造方法。
【請求項６】
基体に形成された溝部と、該溝部の内壁面を覆うバリア層と、該バリア層を覆うライナー層と、該ライナー層の内側領域に埋め込まれた導電体と、を少なくとも備え、
前記ライナー層はＮｉ、前記導電体はＣｕからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置に関し、詳しくは微細な配線を高精度に形成する技術に関する。
【背景技術】
【０００２】
従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。
【０００３】
このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムより融点が高く、かつ電気抵抗率も低いため、ＬＳＩ配線材料として有力である。しかし、配線材料として銅が用いる際には微細加工が困難であるという課題があった。例えば、特許文献１には、絶縁層に溝を形成し、この溝の内部に銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝内に銅配線を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平６−１０３６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された発明では、溝の内部に隙間無く銅を埋め込むことが困難であるという課題があった。
即ち、溝の内部にスパッタリングによって銅を積層する場合、微細な溝の内部まで銅が堆積せず、溝の内部は空洞のまま溝の開口端付近だけ銅が堆積してしまう。
また、リフロー法によって溝の内部を溶融した銅によって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題があった。
このように溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。
【０００６】
本発明は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を提供する。
即ち、本発明の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも該溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、該バリア層を覆うライナー層を形成するライナー層形成工程と、該ライナー層の内側領域に導電材料を埋め込む埋込工程と、を少なくとも備え、
前記ライナー層はＮｉ、前記導電材料はＣｕからなることを特徴とする。
【０００８】
前記埋込工程は、前記ライナー層を覆う前記導電材料からなるシード層を形成し、該シード層をリフロー法によって溶融させる工程であることを特徴とする。
また、前記埋込工程は、前記ライナー層を覆うように前記導電材料をスパッタリング法によって積層させる工程であることを特徴とする。
【０００９】
前記バリア層は、Ｔａ，Ｔｉ，Ｗ，Ｒｕ，Ｖ，Ｃｏ，Ｎｂのうち、少なくとも一種を含む材料からなることを特徴とする。
また、前記基体は、半導体基板と、該半導体基板の一面に形成された絶縁層とからなることを特徴とする。
【００１０】
本発明の半導体装置は、基体に形成された溝部と、該溝部の内壁面を覆うバリア層と、該バリア層を覆うライナー層と、該ライナー層の内側領域に埋め込まれた導電体と、を少なくとも備え、
前記ライナー層はＮｉ、前記導電体はＣｕからなることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法、半導体装置によれば、導電材料の埋込工程において、予めバリア層を覆うライナー層を形成しておくことによって、シード層を溶融した導電材料とライナー層との接触面で濡れ性が高められる。
即ち、酸化物や窒化物など、主に金属化合物からなるバリア層は、表面に微細な凹凸が生じやすく表面平滑性に乏しい。かつ、導電材料であるＣｕは、主に化合物からなるバリア層に対して濡れ性、流動性に乏しい。
【００１２】
このため、本発明のように、Ｎｉからなるライナー層を、バリア層を覆うように形成することによって、溶融したＣｕに対する濡れ性、流動性が大幅に改善される。また、Ｎｉ膜は表面平滑性にも優れている。このため、高アスペクト比の溝部であっても、溶融したＣｕが溝部の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置の一例を示す要部拡大断面図である。
【図２】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図３】本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
【図４】本発明の第二実施形態におけるモータ（真空モータ）を示す断面図である。
【図５】本発明の半導体装置の他の一例を示す要部拡大断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る半導体装置の製造方法、半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１５】
（半導体装置）
図１は、本発明の半導体装置の一例を示す要部拡大断面図である。
半導体装置１０は、基体１１を備えている。基体１１は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体１１の一部に、例えば半導体素子等が形成されていてもよい。
【００１６】
基体１１の一面１１ａには、溝部（トレンチ）１２が形成されている。溝部１２は、例えば、基体１１の一面１１ａから基体１１の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部１２の底部の幅Ｗは、例えば２０ｎｍ〜５０ｎｍ程度になるように形成される。また、溝部１２の深さＤは、例えば８０ｎｍ〜２００ｎｍ程度になるように形成される。このような溝部１２の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
【００１７】
溝部１２には、内壁面１２ａを覆うように、バリア層（バリアメタル）１３が形成されている。バリア層１３は、例えば、Ｔａ（タンタル）窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、およびＲｕ酸化物、Ｖ（バナジウム）酸化物，Ｃｏ（コバルト）酸化物，Ｎｂ（ニオブ）酸化物などから構成される。
バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
【００１８】
更に、バリア層（バリアメタル）１３を覆うようにライナー層１４が形成されている。ライナー層１４は、Ｎｉ（ニッケル）から構成される。ライナー層１４は、このライナー層１４の内側に形成されるＣｕ（銅）からなる導電体１５に対する濡れ性を高め、かつ、溝部１２の内側の平滑性を高める。
ライナー層１４は、厚みｔ２が例えば０．５ｎｍ〜３ｎｍ程度になるように形成される。
【００１９】
溝部１２におけるライナー層１４の内側領域には、導電材料からなる導電体１５が形成されている。導電体１５は、Ｃｕ（銅）から構成されている。この導電体１５は、ライナー層１４の内側にシード層１６を形成し、このシード層１６を溶融（リフロー）することによって、溝部１２を埋め込む導電体１５を形成する。あるいは、ライナー層１４の内側領域に、スパッタリング法によって直接導電材料を堆積させて導電体１５を形成する。導電体１５は、例えば、基体１１に形成された半導体素子の回路配線となる。
【００２０】
このような構成の半導体装置１０によれば、バリア層（バリアメタル）１３と、Ｃｕからなる導電体１５との間に、Ｎｉからなるライナー層１４を形成することによって、導電体１５の形成時に、導電材料が溝部１２の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いＣｕからなる導電体（回路配線）１５を備えた半導体装置１０が実現できる。
【００２１】
（半導体装置の製造方法）
図２、図３は、本発明の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明の半導体装置を製造する際には、まず、基体１１を用意する（図２（ａ）参照）。基体１１としては、絶縁性基板、半導体基板が用いられる。絶縁性基板として、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、ＳｉＣウェーハなどが挙げられる。基体１１には、例えば、予め半導体素子（図示略）が形成されている。
【００２２】
次に、この基体１１の一面１１ａに、所定の深さの溝部１２を形成する（図２（ｂ）参照：溝部形成工程）。溝部１２は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体１１の一面１１ａに溝部１２を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
【００２３】
次に、溝部１２の内壁面１２ａを含む基体１１の一面１１ａに、所定の厚みのバリア層（バリアメタル）１３を形成する（図２（ｃ）参照：バリア層形成工程）。バリア層（バリアメタル）１３は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうちの少なくとも１種を含む材料を用いて形成する。バリア層１３の形成は、例えば、スパッタリング法を用いることが好ましい。また、バリア層（バリアメタル）１３は、厚みｔ１が例えば１ｎｍ〜３ｎｍ程度になるように形成される。
【００２４】
図５は、バリア層の形成に用いるスパッタリング装置（成膜装置）の一例を示している。
スパッタリング装置（成膜装置）１は、真空槽２と、真空槽２内部にそれぞれ配置された基板ホルダ７およびターゲット５とを有している。
【００２５】
真空槽２には真空排気系９とガス供給系４とが接続されており、真空槽２内部を真空排気し、真空排気しながらガス供給系４からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し（例えば反応ガスが酸素の場合、流量が０．１ｓｃｃｍ以上５ｓｃｃｍ以下）、真空槽２内部に大気圧よりも低い成膜雰囲気（例えば全圧が１０−４Ｐａ以上１０−１Ｐａ以下）を形成する。
【００２６】
そして、基体１１に溝部１２が形成された一面１１ａ側をターゲット５に向けた状態で基板ホルダ７に保持させておく。真空槽２の外部にはスパッタ電源８とバイアス電源６がそれぞれ配置され、ターゲット５はスパッタ電源８に、基板ホルダ７はバイアス電源６にそれぞれ接続されている。
【００２７】
真空槽２の外部に磁界形成手段３が配置されており、真空槽２を接地電位に置き、真空槽２内部の成膜雰囲気を維持しながら、ターゲット５に負電圧を印加するとターゲット５はマグネトロンスパッタされる。ターゲット５は、上述したバリア層（バリアメタル）１３の形成材料が主成分とされる。
そして、ターゲット５がマグネトロンスパッタされると、バリア層１３の形成材料がスパッタ粒子として放出される。
【００２８】
放出されたスパッタ粒子と、反応ガスは基体１１に溝部１２が形成された一面１１ａに入射し、溝部１２の内壁面１２ａを含む基体１１の一面１１ａを覆うようにバリア層１３が形成される。
【００２９】
次に、バリア層１３を覆うようにライナー層１４を形成する（図３（ａ）参照：ライナー層形成工程）。ライナー層１４は、Ｎｉから構成される。ライナー層１４は、上述したバリア層１３と同様にスパッタリング法、もしくはＣＶＤ法によって形成される。
【００３０】
例えば、図５に示すスパッタリング装置（成膜装置）１を用いて、ターゲット５をＮｉとして、上述したバリア層１３の形成と同様にＮｉからなるライナー層１４を、バリア層１３を覆うように成膜する。ライナー層１４は、厚みｔ２が例えば０．５ｎｍ〜３ｎｍ程度になるように形成される。
【００３１】
次に、ライナー層１４を覆うようにシード層１６を形成する（図３（ｂ）参照）。このシード層１６は、次工程においてリフローされ、溝部１２に埋め込まれる導電材料となる。シード層１６は、Ｃｕから構成される。シード層１６は、例えば厚みが２０ｎｍ〜５０ｎｍ程度になるように形成される。
【００３２】
次に、シード層１６を形成した基体１１を、シード層１６の溶融温度以上に加熱してリフローを行う（図３（ｃ）参照：埋込工程）。これにより、シード層１６は溶融して溝部１２の内側、即ちライナー層１４の内側領域がＣｕからなる導電材料Ｍによって埋め込まれる。
【００３３】
導電材料の埋込工程において、予めバリア層１３を覆うライナー層１４を形成しておくことによって、シード層１６を溶融した導電材料とライナー層１４との接触面で濡れ性が高められる。即ち、酸化物や窒化物など、主に金属化合物からなるバリア層１３は、表面に微細な凹凸が生じやすく表面平滑性に乏しい。かつ、導電材料であるＣｕは、主に化合物からなるバリア層１３に対して濡れ性、流動性に乏しい。
【００３４】
このため、バリア層１３に接するように直接Ｃｕを溶融させても、溶融したＣｕが溝部の内側に円滑に広がらず、内部に空洞が生じたり、局所的にＣｕが行き渡らない部分（断線部分）が生じる虞があった。特に、幅Ｗよりも深さＤが大幅に大きい高アスペクト比の溝部の場合、溶融したＣｕに対するバリア層１３の濡れ性、平滑性の低さは、均一な厚みで空洞の無い導電部を形成する際の障害となる。
【００３５】
一方、本発明のように、Ｎｉからなるライナー層１４をバリア層１３を覆うように形成することによって、溶融したＣｕに対する濡れ性、流動性が大幅に改善される。また、Ｎｉ膜は表面平滑性にも優れている。このため、高アスペクト比の溝部１２であっても、溶融したＣｕが溝部１２の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。
【００３６】
なお、ライナー層１４の表面粗さ（平均粗さ）は、Ｒａ＝０．５〜１．５程度となる。このような表面粗さにすることで、Ｎｉからなるライナー層１４とシード層１６を溶融した導電材料（Ｃｕ）との濡れ性、流動性を良好に保つことができる。
【００３７】
この後、溝部１２を除いた基体１１の一面１１ａに積層されているバリア層１３、ライナー層１４および導電材料Ｍを除去する（図３（ｄ）参照）。これによって、それぞれの溝部１２ごとに、溝部１２を埋め込む導電体１５、即ち回路配線が形成される。
【００３８】
なお、溝部１２の内側に導電材料を埋め込む埋込工程は、上述したように、シード層１６を形成して、このシード層１６をリフロー法によって溶融する以外にも、例えば、スパッタリング法によって直接導電材料を埋め込むこともできる。
スパッタリング法によって導電材料を埋め込む場合、図５に示すスパッタリング装置（成膜装置）を用いてターゲット５をＣｕとして、ライナー層１４の内側領域を含む基体１１の一面１１ａ側にＣｕからなる導電材料を堆積させる。
【００３９】
このようなスパッタリング法によって導電材料を埋め込む場合であっても、Ｎｉからなるライナー層１４の形成によって、堆積されるＣｕとライナー層１４との密着性、流動性が高められ、ライナー層１４の内側にＣｕを均一に空洞を生じさせること無く堆積させることが可能になる。
【００４０】
図４は、本発明の半導体装置の別な実施形態を示す要部拡大断面図である。
この半導体装置２０は、例えば半導体素子が形成された半導体基板２２と、半導体基板２２の一面２２ａに順に積層された第一絶縁層２３、第二絶縁層２４とからなる基体２１を備えている。第一絶縁層２３は、例えばＳｉＯ２、第二絶縁層２４は、例えばＳｉＮから形成されている。そして、基体２４の第二絶縁層２４から第一絶縁層２３まで達する溝部（トレンチ）２５が形成されている。
【００４１】
溝部２５には、内壁面２５ａを覆うように、バリア層（バリアメタル）２６が形成されている。バリア層２６は、例えば、Ｔａ、Ｔｉ、Ｗ、Ｒｕ、Ｖ、Ｃｏ、Ｎｂのうちの少なくとも１種を含む材料から構成される。
【００４２】
更に、バリア層（バリアメタル）２６を覆うようにライナー層２７が形成されている。ライナー層２７は、Ｎｉ（ニッケル）から構成される。ライナー層２７は、このライナー層２７の内側に形成されるＣｕ（銅）からなる導電体２８に対する濡れ性を高め、かつ、溝部２５の内側の平滑性を高める。
【００４３】
溝部２５におけるライナー層２７の内側領域には、導電材料からなる導電体２８が形成されている。導電体２８は、Ｃｕ（銅）から構成されている。この導電体２８は、ライナー層２７の内側にシード層２９を形成し、このシード層２９を溶融（リフロー）することによって、溝部２５を埋め込む導電体２８を形成する。あるいは、ライナー層２７の内側領域に、スパッタリング法によって導電材料を堆積させて導電体２８を形成する。
【００４４】
このような構成の半導体装置２０によれば、バリア層（バリアメタル）２６と、Ｃｕからなる導電体２８との間に、Ｎｉからなるライナー層２７を形成することによって、導電体２８の形成時に、導電材料が溝部２５の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いＣｕからなる導電体（回路配線）２８を備えた半導体装置２０が実現できる。
【符号の説明】
【００４５】
１０  半導体装置、１１  基体、１２  溝部（トレンチ）、１３  バリア層（バリアメタル）、１４  ライナー層、１６  導電体（回路配線）。
【図１】
2013074173.tif 000003
【図２】
2013074173.tif 000004
【図３】
2013074173.tif 000005
【図４】
2013074173.tif 000006
【図５】
2013074173.tif 000007