(57)【要約】【課題】ビア層絶縁膜にビア用の孔を形成する工程において、シールリングのうちビア層絶縁膜に位置する部分に、導体を埋め込むための溝を形成しないで済むようにする。【解決手段】ビア層絶縁膜４０及び第２配線層絶縁膜５０にはシール溝１２１が形成されている。また、エッチングストッパー層３０には複数の孔３１が形成されている。第２シール導体パターン１２０は、複数の孔３１及びシール溝１２１に埋め込まれている。そして、エッチングストッパー層３０は、シール溝１２１の底面に位置する部分が薄膜部３２となっており、シール溝１２１が形成されていない部分と比較して薄くなっている。【選択図】図１
2013084662.tif 000002
【特許請求の範囲】
【請求項１】
第１配線層と、
前記第１配線層に埋め込まれた第１シール導体パターンと、
前記第１配線層上に形成されたエッチングストッパー層と、
前記エッチングストッパー層上に形成されたビア層絶縁膜と、
前記ビア層絶縁膜上に形成された配線層絶縁膜と、
前記配線層絶縁膜及び前記ビア層絶縁膜を貫通しているシール溝と、
前記エッチングストッパー層に互いに離間して配置されており、前記シール溝と前記第１シール導体パターンとをつなぐ複数の孔と、
前記シール溝及び前記複数の孔内に埋め込まれた第２シール導体パターンと、
を備え、
前記シール溝の底部に位置する前記エッチングストッパー層は、前記シール溝が形成されていない領域に位置する前記エッチングストッパー層よりも薄く、
前記第１シール導体パターン及び前記第２シール導体パターンにより、シールリングの少なくとも一部が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記配線層絶縁膜は、前記ビア層絶縁膜上に直接形成されている半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記シールリングの内側に位置し、前記ビア層絶縁膜に形成されたビアを備え、
平面視において、前記ビアの大きさは、前記孔の大きさと同一である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１配線層に形成され、前記ビアの下端に接続している第１配線と、
前記配線層絶縁膜に埋め込まれ、前記ビアの上端に接続している第２配線と、
を備え、
前記ビアと前記第２配線は一体に形成されている半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
平面視において、隣り合う前記孔の中心間距離は、前記シール溝が延伸する方向における前記孔の幅の２倍以下である半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
平面視において、隣り合う前記孔の中心間距離は、前記孔の径の３／２倍以下である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記エッチングストッパー層は、ＳｉＮ層又はＳｉＣＮ層である半導体装置。
【請求項８】
第１シール導体パターンが埋め込まれた第１配線層を形成する工程と、
前記第１配線層上に、エッチングストッパー膜及びビア層絶縁膜をこの順に形成し、さらに前記ビア層絶縁膜上に、配線層絶縁膜を直接形成する工程と、
前記配線層絶縁膜上及び前記ビア層絶縁膜に、前記第１シール導体パターン上に位置する複数の孔を形成する工程と、
前記配線層絶縁膜を選択的に除去することにより、前記配線層絶縁膜に、底面が前記複数の孔につながるシール溝を形成するとともに、前記シール溝の底部に位置する前記ビア層絶縁膜を薄くする工程と、
前記シール溝の底部に位置する前記ビア層絶縁膜をマスクとして前記エッチングストッパー膜をエッチングすることにより、前記複数の孔に前記エッチングストッパー膜を貫通させるとともに、前記シール溝の底部に位置する前記ビア層絶縁膜を除去するとともに、前記シール溝の底部に位置する前記エッチングストッパー膜を薄くするか又は除去する工程と、
前記複数の孔及び前記シール溝に導体を埋め込むことにより、第２導体パターンを形成する工程と、
を備え、
前記第１導体パターン及び前記第２導体パターンによりシールリングの少なくとも一部が形成される半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
平面視において、隣り合う前記孔の中心間距離は、前記シール溝が延伸する方向における前記孔の幅の２倍以下である半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載の半導体装置の製造方法において、
平面視において、隣り合う前記孔の中心間距離は、前記孔の径の３／２倍以下である半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか一項に記載の半導体装置の製造方法において、
前記エッチングストッパー層は、ＳｉＮ層又はＳｉＣＮ層である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールリングを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、内部回路を水分等から保護するためにシールリングが設けられている。例えば特許文献１には、ダマシン構造を有する多層配線層において、配線層及びビア層それぞれに溝を形成し、これらの溝に銅を埋め込むことにより、シールリングを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９７０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エッチングにより膜に開口を形成する場合、最適なエッチング条件は、開口の形状によって異なってくる。このため、同一の膜に、互いに形状が異なる複数種類の開口を形成する場合、互いの形状を最適に加工するのは非常に難しい。
【０００５】
シールリングは溝形状を使用するのが一般的である。一方、シールリングの内側には、内部回路が形成される。内部回路において、ビア層絶縁膜には孔形状のビアが複数形成される。このため、シールリングのうちビア層絶縁膜に位置する部分を溝形状にすると、孔形状のビアと、溝形状のシールリングとを同一のエッチング工程で形成する必要が出てくる。上記で述べた理由からビア形状を最適に加工できない場合、半導体装置の歩留まりが低下する懸念がある。このため、ビア層絶縁膜にビア用の孔を形成する工程において、シールリングのような溝形状を同時に加工しないで済むようにすることが好ましい。
【課題を解決するための手段】
【０００６】
本発明によれば、第１配線層と、
前記第１配線層に埋め込まれた第１シール導体パターンと、
前記第１配線層上に形成されたエッチングストッパー層と、
前記エッチングストッパー層上に形成されたビア層絶縁膜と、
前記ビア層絶縁膜上に形成された配線層絶縁膜と、
前記配線層絶縁膜及び前記ビア層絶縁膜を貫通しているシール溝と、
前記エッチングストッパー層に互いに離間して配置されており、前記シール溝と前記第１シール導体パターンとをつなぐ複数の孔と、
前記シール溝及び前記複数の孔内に埋め込まれた第２シール導体パターンと、
を備え、
前記シール溝の底部に位置する前記エッチングストッパー層は、前記シール溝が形成されていない領域に位置する前記エッチングストッパー層よりも薄く、
前記第１シール導体パターン及び前記第２シール導体パターンにより、シールリングの少なくとも一部が形成されている半導体装置が提供される。
【０００７】
第１シール導体パターンが埋め込まれた第１配線層を形成する工程と、
前記第１配線層上に、エッチングストッパー膜及びビア層絶縁膜をこの順に形成し、さらに前記ビア層絶縁膜上に、配線層絶縁膜を直接形成する工程と、
前記配線層絶縁膜上及び前記ビア層絶縁膜に、前記第１シール導体パターン上に位置する複数の孔を形成する工程と、
前記配線層絶縁膜を選択的に除去することにより、前記配線層絶縁膜に、底面が前記複数の孔につながるシール溝を形成するとともに、前記シール溝の底部に位置する前記ビア層絶縁膜を薄くする工程と、
前記シール溝の底部に位置する前記ビア層絶縁膜をマスクとして前記エッチングストッパー膜をエッチングすることにより、前記複数の孔に前記エッチングストッパー膜を貫通させるとともに、前記シール溝の底部に位置する前記ビア層絶縁膜を除去するとともに、前記シール溝の底部に位置する前記エッチングストッパー膜を薄くするか又は除去する工程と、
前記複数の孔及び前記シール溝に導体を埋め込むことにより、第２導体パターンを形成する工程と、
を備え、
前記第１導体パターン及び前記第２導体パターンによりシールリングの少なくとも一部が形成される半導体装置の製造方法が提供される。
【０００８】
本発明によれば、シール溝の底部に位置するエッチングストッパー層は、シール溝が形成されていない領域に位置するエッチングストッパー層よりも薄い。このため、シール溝の下面は、シール溝が形成されていない領域に位置するエッチングストッパー層の上面と底面の間に位置している。エッチングストッパー層は、ビア層絶縁膜と比較して水分を通しにくい。このため、エッチングストッパー層に溝ではなく孔を形成しても、シールリングの機能を保つことができる。また、エッチングストッパー層に溝を形成する必要がないため、ビア層絶縁膜にビア用の孔を形成する工程において、ビア層絶縁膜のシールリングとなる部分に溝の代わりに複数の孔を形成することができる。そして、この孔の間隔を狭くすることにより、後工程におけるエッチング処理時に、これら複数の孔を繋げて溝にすることができる。従って、ビア層絶縁膜にビア用の孔を形成する工程において、シールリングのうちビア層絶縁膜に位置する部分に、溝を形成しないで済む。
【発明の効果】
【０００９】
本発明によれば、ビア層絶縁膜にビア用の孔を形成する工程において、シールリングのうちビア層絶縁膜に位置する部分に、導体を埋め込むための溝を形成しないで済む。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置１０の構成を示す平面図である。
【図２】図１のＡ−Ａ´−Ａ´´断面の一部の層を示す図である。
【図３】図１のＢ−Ｂ´断面の一部の層を示す図である。
【図４】エッチングストッパー層の形状を示す平面図である。
【図５】図２〜図４に示した半導体装置の製造方法を示す断面図である。
【図６】図２〜図４に示した半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】図９におけるエッチングストッパー層３０のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す平面図である。半導体装置１０は、内部回路１２及びシールリング１００を有している。シールリング１００は半導体装置１０の縁の全体に沿って形成されており、内部回路１２の全周を囲んでいる。シールリング１００は、内部回路１２に水分等が浸入することを抑制している。内部回路１２は、ロジック回路を含んでいるが、ロジック回路のほかにもメモリ回路及びアナログ回路の少なくとも一方を含んでいてもよい。
【００１３】
図２は、図１のＡ−Ａ´−Ａ´´断面の一部の層を示しており、図３は、図１のＢ−Ｂ´断面の一部の層を示している。図２及び図３は、互いに同一の層を示している。半導体装置１０は、多層配線層を有している。この多層配線層は、図２及び図３に示すように、第１配線層絶縁膜２０、エッチングストッパー層３０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０をこの順に積層した構造を有している。本実施形態において、第２配線層絶縁膜５０はビア層絶縁膜４０の上に直接形成されている。すなわちビア層絶縁膜４０と第２配線層絶縁膜５０の間には、エッチングストッパー層は形成されていない。
【００１４】
第１配線層絶縁膜２０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０は、例えば酸化シリコンよりも誘電率が低い低誘電率膜により形成されている。この低誘電率膜は、例えばＳｉＯＣ、又はこれらの多孔質膜である。これらのうち、ビア層絶縁膜４０の厚さは、例えば１００ｎｍ以上３００ｎｍ以下であり、第２配線層絶縁膜５０の厚さは、例えば１００ｎｍ以上３００ｎｍ以下である。なお、ビア層絶縁膜４０及び第２配線層絶縁膜５０が低誘電率膜で形成されている場合、この低誘電率膜の表層に形成されている変質層を介して、内部回路１２に水分が浸入しやすい。このため、ビア層絶縁膜４０及び第２配線層絶縁膜５０には、隙間無くシールリング１００を形成することが好ましい。
【００１５】
エッチングストッパー層３０は、例えばＳｉＮ又はＳｉＣＮにより形成されている。エッチングストッパー層３０の厚さは、例えば１０ｎｍ以上５０ｎｍ以下である。
【００１６】
第１配線層絶縁膜２０には、第１シール導体パターン１１０が埋め込まれている。エッチングストッパー層３０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０には第２シール導体パターン１２０が埋め込まれている。
【００１７】
詳細には、ビア層絶縁膜４０及び第２配線層絶縁膜５０にはシール溝１２１が形成されている。また、エッチングストッパー層３０には複数の孔３１が形成されている。孔３１は、シール溝１２１の底面と、第１シール導体パターン１１０の上面とを繋いでいる。第２シール導体パターン１２０は、複数の孔３１及びシール溝１２１に埋め込まれている。そして、エッチングストッパー層３０は、シール溝１２１の底面に位置する部分が薄膜部３２となっており、シール溝１２１が形成されていない部分と比較して薄くなっている。このため、図３に示すように、多層配線層の積層方向で見た場合、シール溝１２１の底面は、エッチングストッパー層３０に入り込んでおり、エッチングストッパー層３０のうちシール溝１２１が形成されていない部分の上面と底面の間に位置している。
【００１８】
図２に示すように、内部回路１２には、第１配線２００及び第２配線２２０が形成されている。第１配線２００は第１配線層絶縁膜２０に埋め込まれており、第２配線２２０は第２配線層絶縁膜５０に埋め込まれている。ただし、第２配線層２２０はエッチングストッパー層３０まで到達していなければ、一部がビア層絶縁膜４０に入り込んでいてもよい。また、本図において、ビア層絶縁膜４０と第２配線層絶縁膜５０を互いに異なる層としているが、これら２つの層は、一つの絶縁層であっても良い。第２配線２２０と第１配線２００は、ビア２１０を介して互いに接続している。すなわち第２配線２２０はビア２１０の上端に接続しており、第１配線２００はビア２１０の下端に接続している。ビア２１０は、第２配線２２０と一体に形成されている。すなわち、ビア２１０は第１シール導体パターン１１０と同一工程で形成されており、第２配線２２０及びビア２１０は、シール溝１２１と同一工程で形成されている。なお、孔３１の径は、ビア２１０の径の例えば０．７倍以上１．５倍以下である。好ましくは、ビア２１０の幅は、孔３１の幅に等しい。
【００１９】
なお、図２及び図３に示す断面構造は、半導体装置１０の多層配線層の一部の層を示している。すなわち半導体装置１０の多層配線層では、エッチングストッパー層３０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０が必要な層数に達するまで繰り返し形成されている。ただし、複数のビア層絶縁膜４０は互いに同一の厚さである必要はなく、また複数の第２配線層絶縁膜５０も互いに同一の厚さである必要もない。さらに、複数のエッチングストッパー層３０も互いに同一の厚さである必要もない。
【００２０】
図４は、エッチングストッパー層３０の形状を示す平面図である。エッチングストッパー層３０のうちシール溝１２１と重なる部分は、薄膜部３２となっている。エッチングストッパー層３０には、複数の孔３１が形成されている。シール溝１２１の幅方向で見た場合、複数の孔３１は、シール溝１２１が延伸する方向に沿って一列に並んでいる。そして、隣り合う孔３１の中心間距離Ｌ１は、シール溝１２１が延伸する方向における孔３１の幅（孔３１の径）Ｗの２倍以下、好ましくは３／２倍以下である。また隣り合う孔３１の中心間距離Ｌ１は、例えば１００ｎｍ以上２００ｎｍ以下である。
【００２１】
図５及び図６の各図は、図２〜図４に示した半導体装置の製造方法を示す断面図である。まず、図５（ａ）に示すように、第１配線層絶縁膜２０を形成する。第１配線層絶縁膜２０は、例えば半導体基板（図示せず）上に形成される。この半導体基板には、トランジスタなどの素子が形成されている。また、第１配線層絶縁膜２０と半導体基板版の間には、少なくとも一つの配線層が形成されていても良い。
【００２２】
次いで、第１配線層絶縁膜２０に第１シール導体パターン１１０を埋め込むための溝、及び第１配線２００を埋め込むための溝を形成する。次いで、これらの溝内及び第１配線層絶縁膜２０上に金属膜、例えば銅膜を形成する。次いで、第１配線層絶縁膜２０上に位置する金属膜を、ＣＭＰ法を用いて除去する。これにより、第１シール導体パターン１１０及び第１配線２００が形成される。
【００２３】
次いで、第１シール導体パターン１１０上、第１配線２００上、及び第１配線層絶縁膜２０上に、エッチングストッパー層３０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０をこの順に形成する。エッチングストッパー層３０、ビア層絶縁膜４０、及び第２配線層絶縁膜５０は、例えばＣＶＤ法により形成される。
【００２４】
次いで図５（ｂ）に示すように、第２配線層絶縁膜５０上にレジストパターン６０を形成し、レジストパターン６０をマスクとして、第２配線層絶縁膜５０及びビア層絶縁膜４０をエッチングする。このとき、エッチングストッパー層３０はエッチングストッパーとして機能する。これにより、第２配線層絶縁膜５０及びビア層絶縁膜４０には、複数の孔５２及び孔４２が形成される。孔５２は、エッチングストッパー層３０に孔３１を形成するための孔であり、シールリング１００が形成される領域に位置している。隣り合う孔５２の中心間距離は、シール溝１２１が延伸する方向における孔５２の幅（孔５２の径）の２倍以下である。または、隣り合う孔５２の中心間距離は、例えば１００ｎｍ以上２００ｎｍ以下である。孔４２は、ビア２１０を形成するための孔であり、第１配線２００上に位置している。その後、レジストパターン６０を除去する。
【００２５】
次いで図６（ａ）に示すように、第２配線層絶縁膜５０上にレジストパターン６２を形成する。レジストパターン６２は、第２配線層絶縁膜５０のうち第２配線２２０が埋め込まれる領域、及びシール溝１２１が形成される領域それぞれに開口を有している。次いで、レジストパターン６２をマスクとして、第２配線層絶縁膜５０をエッチングする。これにより、第２配線層絶縁膜５０には溝５４及びシール溝１２１が形成される。溝５４は第２配線２２０が埋め込まれるための溝であり、平面視で孔４２と重なっている。
【００２６】
上記したように、中心間距離は、シール溝１２１が延伸する方向における孔５２の幅（孔５２の径）の２倍以下である。または、隣り合う孔５２の中心間距離は、例えば１００ｎｍ以上２００ｎｍ以下である。このため、シール溝１２１を形成するとき、ビア層絶縁膜４０のうち孔５２の間に位置する部分はエッチングされ、薄くなる。この工程において、ビア層絶縁膜４０のうち孔５２の間に位置する部分の厚さは、例えば５０ｎｍ以下になる。
【００２７】
その後、レジストパターン６２を除去する。
【００２８】
次いで図６（ｂ）に示すように、第２配線層絶縁膜５０及びビア層絶縁膜４０をマスクとして、エッチングストッパー層３０をエッチングする。これにより、孔４２の底部に位置するエッチングストッパー層３０は除去され、孔４２の底部に第１配線２００が露出する。また、孔５２の底部に位置するエッチングストッパー層３０も除去され、孔３１が形成される。
【００２９】
またこのエッチング処理により、ビア層絶縁膜４０もうち孔５２の間に位置する部分も除去される。この結果、エッチングストッパー層３０のうち孔３１の間に位置する部分もエッチングされ、薄膜部３２が形成される。
【００３０】
その後、孔３１、シール溝１２１、孔４２、及び溝５４それぞれの中、及び第２配線層絶縁膜５０上に導電膜、例えば銅膜を形成する。次いで、第２配線層絶縁膜５０上に位置する導電膜を、ＣＭＰ法を用いて除去する。これにより、第２シール導体パターン１２０、ビア２１０、及び第２配線２２０が形成される（図２を参照）。
【００３１】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、エッチングストッパー層３０のうちシール溝１２１の底部に位置する部分は、エッチングストッパー層３０のうちシール溝１２１が形成されていない領域に位置する部分よりも薄く、薄膜部３２となっている。このため、シール溝１２１の下面は、エッチングストッパー層３０の中に入り込む形になる。エッチングストッパー層３０は、ビア層絶縁膜４０と比較して水分が浸入しにくい。従って、シールリング１００のうちエッチングストッパー層３０に位置する部分が溝形状になっておらず、ドット状になっていても、シールリング１００のシール機能は維持される。
【００３２】
また、ビア層絶縁膜４０にビア用の孔４２を形成する工程において、ビア層絶縁膜４０のうちシールリング１００となる部分に、溝ではなく複数の孔５２を形成している。これら複数の孔５２は、最終的には繋がって溝となる。従って、ビア層絶縁膜４０にビア用の孔４２を形成する工程において、ビア層絶縁膜４０のうちシールリング１００となる部分に、導体を埋め込むための溝を形成しないで済む。このため、孔４２と孔５２を高い歩留まりで形成することができる。
【００３３】
例えば、ビア層絶縁膜４０のうちシールリング１００となる部分に溝を形成する場合、この溝は、孔４２と比較して形成されにくい。このため、溝を十分に形成する条件は、孔４２に対してはオーバーエッチング条件となってしまう。この場合、孔４２を形成するときに孔４２がエッチングストッパー層３０を貫通してしまい、これにより、第１配線２００を構成する金属（例えば銅）がスパッタリングされて孔４２の側壁に付着する可能性が出てくる。この場合、ビア２１０の埋設不良が生じる。
【００３４】
また、エッチング時間が長くなると、多くの付着物が生成してしまう。この付着物はエッチングを阻害するため、エッチング時間がさらに長くなってしまう。
【００３５】
また、エッチング時間が長くなると、これに耐えるようにするためにレジストパターンを厚くする必要が出てくる。しかし、レジストパターンを形成するときの解像度は、レジストパターンの膜厚が厚くなるにつれて低下する。このため、微細化を進めるためには、エッチング時間を長くすることはできない。
【００３６】
本実施形態では、このような問題が生じることを抑制できる。
【００３７】
（第２の実施形態）
図７及び図８は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法では、図７（ａ）に示すように、孔４２及び孔５２を形成する工程（第１の実施形態における図５（ｂ））までは、第１の実施形態と同様である。
【００３８】
孔４２及び孔５２を形成した後、図７（ｂ）に示すように、第２配線層絶縁膜５０上にレジストパターン６２を形成する。レジストパターン６２は、第１の実施形態と同様である。次いで、レジストパターン６２をマスクとして、第２配線層絶縁膜５０をエッチングする。これにより、第２配線層絶縁膜５０には溝５４及びシール溝１２１が形成される。また、シール溝１２１を形成するとき、ビア層絶縁膜４０のうち孔５２の間に位置する部分の全部がエッチングされて除去される。その後、レジストパターン６２を除去する。
【００３９】
次いで図８（ａ）に示すように、第２配線層絶縁膜５０及びビア層絶縁膜４０をマスクとして、エッチングストッパー層３０をエッチングする。これにより、孔４２の底部に位置するエッチングストッパー層３０は除去され、孔４２の底部の全面に第１配線２００が露出する。また、シール溝１２１の底部に位置するエッチングストッパー層３０も除去される。このため、シール溝１２１の底面の全域に、第１シール導体パターン１１０が露出する。
【００４０】
次いで図８（ｂ）に示すように、シール溝１２１に第２シール導体パターン１２０を埋め込むとともに、孔４２及び溝５４に、ビア２１０及び第２配線２２０を埋め込む。この工程は、第１の実施形態と同様である。
【００４１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、シール溝１２１にはエッチングストッパー層３０がないため、第１シール導体パターン１１０と第２シール導体パターン１２０の界面から水分が浸入することをさらに抑制できる。
【００４２】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を示す断面図である。図１０は、図９に示した半導体装置におけるエッチングストッパー層３０のレイアウトを示す平面図であり、第１の実施形態における図４に対応している。図９は、図１０のＣ−Ｃ´断面を示しており、第１の実施形態における図３に対応している。
【００４３】
本実施形態に係る半導体装置は、孔３１のレイアウトを除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態において、孔３１は、シール溝１２１が延伸する方向（図１０における左右方向）に沿って延伸する列を複数列（本図に示す例では２列）形成している。互いに隣り合う列に属する孔３１は、シール溝１２１が延伸する方向でみた場合に互い違いに配置されている。
【００４４】
また、シール溝１２１の幅方向（図１０における上下方向）で見た場合、隣り合う列の中心の間隔Ｌ２は、孔３１の幅（孔３１の径）の２倍以下、好ましくは３／２倍以下、例えば１００ｎｍ以上２００ｎｍ以下である。
【００４５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、シール溝１２１の幅、すなわちシールリング１００の幅を広げることができる。また、シール溝１２１において、孔３１、すなわちエッチングストッパー層３０がない領域が千鳥状に配置されている。このため、第１シール導体パターン１１０と第２シール導体パターン１２０の界面から水分が浸入することをさらに抑制できる。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４７】
１０ 半導体装置
１２ 内部回路
２０ 第１配線層絶縁膜
３０ エッチングストッパー層
３１ 孔
３２ 薄膜部
４０ ビア層絶縁膜
４２ 孔
５０ 第２配線層絶縁膜
５２ 孔
５４ 溝
６０ レジストパターン
６２ レジストパターン
１００ シールリング
１１０ 第１シール導体パターン
１２０ 第２シール導体パターン
１２１ シール溝
２００ 第１配線
２１０ ビア
２２０ 第２配線
【図１】
2013084662.tif 000003
【図２】
2013084662.tif 000004
【図３】
2013084662.tif 000005
【図４】
2013084662.tif 000006
【図５】
2013084662.tif 000007
【図６】
2013084662.tif 000008
【図７】
2013084662.tif 000009
【図８】
2013084662.tif 000010
【図９】
2013084662.tif 000011
【図１０】
2013084662.tif 000012