(57)【要約】【課題】極端に薄い半導体活性領域（ドリフト領域）を用いることなく、半導体活性領域と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置の提供。【解決手段】半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、前記横型半導体装置は、前記半導体層付近に当該半導体層の層厚方向に延伸された導電路を有し、前記導電路は、一端が前記一方の電極に接続されており、他端が前記半導体基板に接続されていることを特徴とする。【選択図】図２
2013214662.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層付近に当該半導体層の層厚方向に延伸された導電路を有し、
前記導電路は、一端が前記一方の電極に接続されており、他端が前記半導体基板に接続されていることを特徴とする、横型半導体装置。
【請求項２】
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層内に磁場を発生させる磁場発生手段を備え、
前記磁場発生手段は、前記他方の電極から前記一方の電極へ向かう力を大きくするローレンツ力を前記キャリア電子に作用させることを特徴とする、横型半導体装置。
【請求項３】
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層内に磁場を発生させる磁場発生手段を備え、
前記磁場発生手段は、前記複数の電極の設置面に対して平行で、且つ、前記設置面に対して平行となるキャリア電子移動方向成分に対し前記設置面側から見て左向きへ流れる磁場を前記半導体層に発生させることを特徴とする、横型半導体装置。
【請求項４】
前記磁場発生手段は、前記半導体層付近に配置されていることを特徴とする、請求項２または３に記載の横型半導体装置。
【請求項５】
前記磁場発生手段は、前記半導体層付近において当該半導体層の層厚方向に延伸された導電路であって、前記導電路に電流が流されることで前記磁場を発生させることを特徴とする、請求項４に記載の横型半導体装置。
【請求項６】
前記導電路は、
前記半導体層の層厚方向に延伸形成されたトレンチと、
前記トレンチの内周面に形成された絶縁酸化膜と、
前記絶縁酸化膜が形成された前記トレンチ内に充填された多結晶シリコンとを有することを特徴とする、請求項１または５に記載の横型半導体装置。
【請求項７】
前記半導体層の一端側および他端側にそれぞれ設けられ、前記半導体層にドリフト電界を発生させる電圧が印加される前記第１および第２電極と、
前記半導体基板の裏面側に設けられたアース電極とを備え、
前記導電路の一端は、前記第１電極または前記第２電極の一方に電気的に接続され、
前記導電路の他端は、前記アース電極に電気的に接続されることを特徴とする、請求項２または３に記載の横型半導体装置。
【請求項８】
前記導電路は、前記横型半導体装置がオフ状態になったときに前記半導体層内の電界によって前記キャリア電子の前記層厚方向の速度成分が最大になる領域付近に設けられることを特徴とする、請求項２または３に記載の横型半導体装置。
【請求項９】
前記横型半導体装置がダイオードであることを特徴とする、請求項１に記載の横型半導体装置。
【請求項１０】
前記横型半導体装置がトランジスタであることを特徴とする、請求項１に記載の横型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型半導体装置に関する。本発明に係る半導体装置には、ダイオード、MOSFET及びIGBT等が含まれる。
【背景技術】
【０００２】
半導体基板と、埋込絶縁膜と、半導体層とを順に積層したＳＯＩ（Silicon On Insulator）基板の半導体層の表面に、半導体素子が形成されてなる横型の半導体装置が知られている。ＳＯＩ基板を利用した横型の半導体装置は、サージ電圧に起因する誤作動が発生しにくいという特徴を有しており、有望な半導体装置として期待されている。
【０００３】
図５に、ＳＯＩ基板を利用した横型のダイオード１００の要部断面図を模式的に示す。ダイオード１００は、ｐ型の不純物を高濃度に含む半導体基板１０１と、半導体基板１０１上に形成されている埋込絶縁膜１０２と、埋込絶縁膜１０２上に形成されている半導体層１０３とを備えている。半導体層１０３は、ｎ型の不純物を含むカソード半導体領域１０４と、ｐ型の不純物を含むアノード半導体領域１０５と、ｎ型の不純物を低濃度に含む半導体活性領域（ドリフト領域）１０６とを備えている。半導体活性領域１０６は、カソード半導体領域１０４とアノード半導体領域１０５を隔てている。カソード半導体領域１０４は、カソード電極（図示せず）に電気的に接続されている。アノード半導体領域１０５は、アノード電極（図示せず）に電気的に接続されている。半導体基板１０１は、アノード電極と同電位に固定されている。
【０００４】
ダイオード１００は、カソード半導体領域１０４にアノード半導体領域１０５よりも高い電圧が印加されると（すなわち、カソード半導体領域１０４とアノード半導体領域１０５間に逆方向電圧が印加されると）、非導通状態（すなわちオフ状態）になる。このとき、アノード半導体領域１０５から半導体活性領域１０６に向けて（矢印αの方向）、空乏層（図中の破線で示す）が伸びる。半導体基板１０１がアノード電極と同電位に固定されているので、空乏層はフィールドプレート効果によって埋込絶縁膜１０２に沿ってカソード半導体領域１０４の下方にまで達する。これにより、半導体活性領域１０６は広い範囲に亘って空乏化され、カソード電極とアノード電極の間の電位差を負担することができる。ダイオード１００の耐圧は、カソード半導体領域１０４とアノード半導体領域１０５の間を横方向に伸びる電界で負担する電圧と、カソード半導体領域１０４と半導体基板１０１の間を縦方向に伸びる電界で負担する電圧とに基づいて決定される。横方向に伸びる電界で負担する電圧は、半導体活性領域１０６の横方向の幅を長くすることによって向上させることができる。従って、ダイオード１００の耐圧を向上させるためには、カソード半導体領域１０４と半導体基板１０１の間を縦方向に伸びる電界で負担する電圧を向上させることが必要とされている。
【０００５】
縦方向に伸びる電界で負担する電圧を向上させるためには、埋込絶縁膜１０２が負担する電圧を向上させることが望ましい。埋込絶縁膜１０２が負担する電圧を向上させるためには、埋込絶縁膜１０２の厚みを大きくすればよい。しかしながら、埋込絶縁膜１０２の厚みを大きくすると、埋込絶縁膜１０２を形成するのに要する時間が増加するという問題が生じる。さらに、埋込絶縁膜１０２の厚みを大きくすると、フィールドプレート効果に基づく空乏層の伸びが小さくなるという問題も生じてしまう。従って、埋込絶縁膜１０２の厚みを所定の範囲に維持しながら、カソード半導体領域１０４と半導体基板１０１の間を縦方向に伸びる電界で負担できる電圧を向上させる技術が望まれている。
【０００６】
そのためには、埋込絶縁膜１０２が単位厚さ当りで負担できる電圧（あるいは電界）を向上させるのが望ましい。一般的に、埋込絶縁膜１０２の単位厚さ当りで負担できる電圧は、半導体活性領域１０６と埋込絶縁膜１０２の接合界面における臨界電界の約３倍になることが知られている。従って、埋込絶縁膜１０２の単位厚さ当りで負担できる電圧を向上させるためには、半導体活性領域１０６と埋込絶縁膜１０２の接合界面における臨界電界を大きくする対策が効果的である。
【０００７】
図６は、横型のダイオード１００において、カソード半導体領域１０４とアノード半導体領域１０５間に逆方向電圧を印加したとき、ダイオード１００内に生じる電界（電位分布）を示す図である。また、図６では、半導体活性領域１０６内の破線で囲む領域βを拡大して示し、この拡大図はキャリア電子１０８の移動経路Ａを示している。図６において、電位分布は複数本の等電位線１０７で示される。逆方向電圧が印加されたとき、図６に示されるように、半導体活性領域１０６の埋込絶縁膜１０２との接合界面付近において、等電位線１０７はカソード半導体領域１０４側が下になるように大きく傾斜している。等電位線１０７の傾斜角度は、カソード半導体領域１０４に近づくにつれて次第に大きくなっている。このような電位分布では、アノード半導体領域１０５側からカソード半導体領域１０４側に向かって進むキャリア電子１０８が、半導体活性領域１０６の埋込絶縁膜１０２との接合界面付近において、斜め上向きに進む。上向きの角度は、カソード半導体領域１０４に近づくにつれて次第に大きくなる。従って、アノード半導体領域１０５側からカソード半導体領域１０４側に向かって進むキャリア電子１０８は、半導体活性領域１０６の埋込絶縁膜１０２との接合界面付近において、特にカソード半導体領域１０４近傍で単位時間当たりの上向き（縦方向）の移動量が多い。図６の領域β拡大図（破線領域内）に示されるように、カソード半導体領域１０４近傍では、半導体活性領域１０６の埋込絶縁膜１０２との接合界面付近のキャリア電子１０８は、まず上向きに進み、層厚方向の電界強度がゼロになる辺りで横方向に進む（図６の経路Ａ参照）。アバランシェ降伏は、キャリアのイオン化率を移動距離で積分した値、即ちアイオニゼーションインテグラルが１に達すると発生する。よって、縦方向の移動距離が大きい領域（領域β付近）では、インパクトイオンが数多く発生してアバランシェ降伏が生じ易くなる。
【０００８】
非特許文献１には、半導体活性領域の厚みを極端に薄くした半導体装置が提案されている。半導体活性領域の厚みは、半導体活性領域の表面に形成されるフィールド酸化膜が半導体活性領域内に侵入する深さによって調整されている。フィールド酸化膜が半導体活性領域の深い位置まで形成されることによって、半導体活性領域の厚みは薄く調整される。半導体活性領域の厚みが薄く形成されていると、縦方向に伸びる電界によってキャリアが移動する縦方向の距離を短くすることができる。上記の如く、縦方向の移動距離が大きい領域ではアバランシェ降伏が生じ易くなるが、半導体活性領域の厚みを薄く形成することで、キャリアの縦方向の移動距離が短くなり、アバランシェ降伏の発生が抑えられる。このため、非特許文献１の半導体装置では、半導体活性領域と埋込絶縁膜の接合界面の電界を高くしても、アバランシェ降伏の発生を抑えることができる。これにより、非特許文献１の半導体装置は、半導体活性領域と埋込絶縁膜の接合界面の臨界電界を高くすることができ、埋込絶縁膜が負担する電圧を向上させることができる。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】T. Letavic, E. Arnold, M. Simpson, R. Aquino, H. Bhimnathwala, R. Egloff, A, Emmerik, S. Mukherjee, "High Performance 600V Smart Power Technology Based on Thin Layer Silicon-on-Insulator", 1997 IEEE, p.49-52.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、非特許文献１の半導体装置には以下の課題があった。すなわち、非特許文献１の半導体装置では、半導体活性領域の表面に形成されるフィールド酸化膜が半導体活性領域内に侵入する深さによって、半導体活性領域の厚みを調整している。フィールド酸化膜の厚みを精度良く形成することは困難なので、このような方法を利用して半導体活性領域の厚みを精度良く調整することは難しい。このため、半導体装置を製造する際の歩留まりの低下が避けられない。さらに、半導体活性領域の厚みを極端に薄くするためには厚いフィールド酸化膜を形成しなければならないが、厚いフィールド酸化膜を形成することによるコスト増も避けられない。また、極端に厚みが薄い半導体活性領域は、その半導体活性領域に同時に搭載する他のバイポーラ素子やＰチャネル型のパワーMOSの性能を悪化させるという問題がある。
【００１１】
本発明は、このような実情に鑑みてなされたもので、極端に薄い半導体活性領域（ドリフト領域）を用いることなく、半導体活性領域と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
第１の発明は、
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層付近に当該半導体層の層厚方向に延伸された導電路を有し、
前記導電路は、一端が前記一方の電極に接続されており、他端が前記半導体基板に接続されていることを特徴とする、横型半導体装置である。
【００１３】
第１の発明によれば、横型半導体装置は、半導体層付近に当該半導体層の層厚方向に延伸された導電路を有し、導電路は、一端が一方の電極に接続されており、他端が半導体基板に接続されている。当該導電路は磁場発生手段となる。当該磁場発生手段は、例えば横型半導体装置がオフ状態であるときに、半導体層内を移動するキャリア電子に対し、他方の電極から一方の電極へ向かう横方向（横方向とは、半導体層の層厚方向に直交する方向）の力を大きくするローレンツ力を作用させる。インパクトイオンは、一方の電極近傍の半導体層内で発生する。一方の電極近傍の半導体層と絶縁膜の境界付近では縦方向（半導体層の層厚方向）の向きに電界が生じており、半導体層内でその境界から或る程度上に行くと横方向の電界が生じている。よって、従来は経路Ａ（図６、図２参照）に沿ってキャリア電子が移動しており、移動距離が長く、キャリア電子が電界から受けるエネルギーが大きくなってインパクトイオンの大量発生の要因となっていた。これに対し、第１の発明では、導電路から発生する磁界によって、半導体層内を縦方向に移動するキャリア電子に他方の電極から一方の電極へ向かう方向の力を大きくするローレンツ力を作用させることができる。このローレンツ力とクーロン力の合力（図２（ｂ）の合力ＦT参照）により、一方の電極近傍の半導体層内のキャリア電子を当該一方の電極側へ斜め上向きに移動させ（図２（ｃ）の経路Ｂ参照）、キャリア電子の縦方向の移動距離を従来よりも短くすることができる。これにより、極端に薄い半導体層を用いることなく、半導体層と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置を提供することができる。
なお、本発明は、例えばスイッチング機能を有する横型半導体装置に適用可能である。当該スイッチング機能には、トランジスタが有するスイッチング機能の他、ダイオードが有するスイッチング機能（整流作用によって電流がオン、オフされる）も含まれる。
【００１４】
第２の発明は、
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層内に磁場を発生させる磁場発生手段を備え、
前記磁場発生手段は、前記他方の電極から前記一方の電極へ向かう力を大きくするローレンツ力を前記キャリア電子に作用させることを特徴とする、横型半導体装置である。
【００１５】
第２の発明によれば、横型半導体装置は、半導体層内に磁場を発生させる磁場発生手段を備え、当該磁場発生手段は、他方の電極から一方の電極へ向かう力を大きくするローレンツ力をキャリア電子に作用させる。よって、横型半導体装置がオフ状態であるときに、半導体層（ドリフト層）内でキャリア電子が縦方向（半導体層の層厚方向）に移動するのを抑制することができる。これにより、極端に薄い半導体層を用いることなく、半導体層と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置を提供することができる。
【００１６】
第３の発明は、
半導体基板上に形成された絶縁膜と、当該絶縁膜上に設けられた半導体層と、当該半導体層の表面領域に形成された複数の電極とを有し、前記半導体層の表面領域に形成された前記複数の電極のうち一方の電極は他方の電極および前記半導体基板より高電位である横型半導体装置において、
前記横型半導体装置は、前記半導体層内に磁場を発生させる磁場発生手段を備え、
前記磁場発生手段は、前記複数の電極の設置面に対して平行で、且つ、前記設置面に対して平行となるキャリア電子移動方向成分に対し前記設置面側から見て左向きへ流れる磁場を前記半導体層に発生させることを特徴とする、横型半導体装置である。
【００１７】
第３の発明によれば、横型半導体装置は、半導体層内に磁場を発生させる磁場発生手段を備え、当該磁場発生手段は、複数の電極の設置面に対して平行で、且つ、当該設置面に対して平行となるキャリア電子移動方向成分に対し当該設置面側から見て左向きへ流れる磁場を半導体層に発生させる。よって、横型半導体装置がオフ状態であるときに、半導体層（ドリフト層）内でキャリア電子が縦方向（半導体層の層厚方向）に移動するのを抑制することができる。これにより、極端に薄い半導体層を用いることなく、半導体層と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置を提供することができる。
【００１８】
第４の発明は、第２または第３の発明において、
前記磁場発生手段は、前記半導体層付近に配置されていることを特徴とする。
【００１９】
第４の発明によれば、磁場発生手段が、半導体層付近に配置されているので、磁場発生手段が半導体層から遠い位置に設けられている場合と比べて、磁場発生手段（磁場発生源）で発生させる磁場の強さを小さく設定することができる。すなわち、磁場発生源を半導体層の近くに設けた場合は、磁場発生源を半導体層から遠い位置に設けた場合と比べて磁場発生源で発生させる磁場の強さを小さくしても、キャリア電子に対してその縦方向の動きを制限するのに必要なローレンツ力を作用させることができる。よって、半導体基板上の周辺素子へ磁場が影響する度合い小さくすることができる。
【００２０】
第５の発明は、第４の発明において、
前記磁場発生手段は、前記半導体層付近において当該半導体層の層厚方向に延伸された導電路であって、前記導電路に電流が流されることで前記磁場を発生させることを特徴とする。
【００２１】
第５の発明によれば、半導体層の層厚方向に延伸された導電路に電流が流されることで、半導体層内に磁場を発生させることができる。また、導電路（磁場発生源）が半導体層付近にあるので、導電路が半導体層から遠い位置にある場合と比べて、半導体基板上の周辺素子へ磁場が影響する度合い小さくすることができる。
【００２２】
第６の発明は、第１または５の発明において、
前記導電路は、
前記半導体層の層厚方向に延伸形成されたトレンチと、
前記トレンチの内周面に形成された絶縁酸化膜と、
前記絶縁酸化膜が形成された前記トレンチ内に充填された多結晶シリコンとを有することを特徴とする。
【００２３】
第６の発明によれば、トレンチと、絶縁酸化膜と、多結晶シリコンとで導電路が構成される。つまり、導電性材料として多結晶シリコンが用いられ、多結晶シリコンを被覆する絶縁性材料として絶縁酸化膜が用いられる。多結晶シリコンに電流を流すことで、半導体層内に磁場を発生させることができる。
なお、多結晶シリコンのうち、高純度の多結晶シリコン（いわゆるポリシリコン）が用いられることが好ましい。
【００２４】
第７の発明は、第２または第３の発明において、
前記半導体層の一端側および他端側にそれぞれ設けられ、前記半導体層にドリフト電界を発生させる電圧が印加される前記第１および第２電極と、
前記半導体基板の裏面側に設けられたアース電極とを備え、
前記導電路の一端は、前記第１電極または前記第２電極の一方に電気的に接続され、
前記導電路の他端は、前記アース電極に電気的に接続されることを特徴とする。
【００２５】
第７の発明によれば、磁場発生源を半導体層付近に配置することができる。よって、半導体基板上の周辺素子へ磁場が影響する度合い小さくすることができる。
【００２６】
第８の発明は、第２または第３の発明において、
前記導電路は、前記横型半導体装置がオフ状態であるときに前記半導体層内の電界によって前記キャリア電子の前記層厚方向の速度成分が最大になる領域付近に設けられることを特徴とする。
【００２７】
第８の発明によれば、導電路は、キャリア電子の層厚方向の速度成分が最大になる領域付近に設けられる。よって、半導体層内でキャリア電子が縦方向に移動するのを効率良く抑制することができる。
【００２８】
第９の発明は、第１の発明において、
前記横型半導体装置がダイオードであることを特徴とする。
【００２９】
第９の発明によれば、ダイオードがオフ状態であるときに、ドリフト層内でキャリア電子が縦方向に移動するのを抑制することができる。
【００３０】
第１０の発明は、第１の発明において、
前記横型半導体装置がトランジスタであることを特徴とする。
【００３１】
第１０の発明によれば、トランジスタがオフ状態であるときに、ドリフト層内でキャリア電子が縦方向に移動するのを抑制することができる。
【発明の効果】
【００３２】
本発明によれば、半導体層内に磁界を発生させることで、横型半導体装置がオフ状態であるときに半導体層内でキャリア電子が縦方向（半導体層の層厚方向）に移動するのを抑制することができる。よって、極端に薄い半導体層を用いることなく、半導体層と埋込絶縁膜の接合界面の臨界電界を大きくして、埋込絶縁膜の単位厚さ当りで負担できる電圧が向上した横型半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る横型半導体装置の構成を示す断面図
【図２】本発明の原理を示す図であり、（ａ）は図１におけるドリフト層内のキャリア電子にクーロン力ＦCおよびローレンツ力ＦLが作用している様子を示す図、（ｂ）はクーロン力ＦCとローレンツ力ＦLの合力ＦTを示す図、（ｃ）はキャリア電子の従来の移動経路Ａと本発明における移動経路Ｂとを示す図
【図３】本発明の第２実施形態に係る横型半導体装置の構成を示す断面図
【図４】本発明の第３実施形態に係る横型半導体装置の構成を示す断面図
【図５】従来技術を示すものであり、ＳＯＩ基板を利用した横型ダイオードの要部断面を模式的に示す図
【図６】図５に示される横型ダイオード内部の電位分布を示す図
【発明を実施するための形態】
【００３４】
本発明の実施形態について図面を用いて説明すれば以下の通りである。
【００３５】
（第１実施形態）
図１は、本発明の第１実施形態に係る横型半導体装置の構成を示す断面図である。図２は、本発明の原理を示す図であり、（ａ）は図１におけるドリフト層（半導体層）内のキャリア電子にクーロン力ＦCおよびローレンツ力ＦLが作用している様子を示す図、（ｂ）はクーロン力ＦCとローレンツ力ＦLの合力ＦTを示す図、（ｃ）はキャリア電子の従来の移動経路Ａと本発明における移動経路Ｂとを示す図である。
【００３６】
第１実施形態に係る横型半導体装置１は、スイッチング機能を有する横型半導体装置であり、具体的には、Ｎチャネル型のＬＩＧＢＴ（Lateral IGBT：横型ＩＧＢＴ、横型絶縁ゲートバイポーラトランジスタ）である。
【００３７】
まず、本実施形態の概略について説明する。
横型半導体装置１は、主要な構成として、半導体基板１０と、半導体基板１０上に設けられた埋込絶縁膜（酸化絶縁膜）１１と、埋込絶縁膜１１上に設けられたドリフト層ＤＲと、ドリフト層ＤＲ内に磁場Ｂを発生させる磁場発生手段３０とを備えている。ドリフト層ＤＲは、Ｎ-の導電型を有する活性層である。以下の説明では、Ｎ-ドリフト層ＤＲと称する。
【００３８】
磁場発生手段３０は、横型半導体装置１がオフ状態となったときに、図２に示されるように、ドリフト層ＤＲ内を移動するキャリア電子３１に合力ＦT（ドリフト層ＤＲ内の電界によるクーロン力ＦCと、磁場発生手段３０によるローレンツ力ＦLとの合力）が作用する。図２に示される例では、上向きに移動するキャリア電子３１に、斜め上向きの合力ＦTが作用している。合力ＦTは、層厚方向成分ＦYと、層厚直交方向成分ＦXとに分けることができる。図２に示される例では、層厚方向成分ＦYはキャリア電子３１が電界から受けるクーロン力ＦCに一致しており、層厚直交方向成分ＦXはキャリア電子３１が磁界から受けるローレンツ力ＦLと一致している。図２（ｂ）（ｃ）に示されるように、ローレンツ力ＦLは、キャリア電子３１（インパクトイオン化によって発生した電子を含む）の移動距離の層厚方向成分ｙの増加を抑制するように働く。ローレンツ力ＦLとクーロン力ＦCの合力ＦTにより、Ｐ+コレクタ層Ｃ内のキャリア電子３１を斜め上向きに移動させ（図２（ｃ）の経路Ｂ参照）、キャリア電子３１の縦方向の移動距離を従来よりも短くすることができる（図２（ｃ）参照）。なお、クーロン力ＦCの向きは層厚方向（縦方向）に対して少し傾斜していてもよく、ローレンツ力ＦLの向きは層厚直交方向（横方向）に対して少し傾斜していてもよい。
また、磁場発生手段３０は、複数の電極２２，２３の設置面に対して平行で、且つ、上記設置面から見て左向きへ流れる磁場Ｂをドリフト層ＤＲに発生させる（図２参照）。
【００３９】
キャリア電子３１がドリフト層ＤＲ内で層厚方向の速度成分を有して移動する理由は、背景技術の欄で説明したように、横型半導体装置１がオフ状態となったときにＮ-ドリフト層ＤＲ内の電界（図６に示す電界に近い形の電界）から層厚方向成分を有するクーロン力ＦCを受けるからである。なお、本実施形態に係る横型半導体装置１では、表面電界を緩和する最適条件としてのいわゆるＲＥＳＵＲＦ条件が満たされているものとする。
【００４０】
磁場発生手段３０は、ドリフト層ＤＲ付近に配置されている。具体的には、磁場発生手段３０は、ドリフト層ＤＲ付近において当該ドリフト層ＤＲの層厚方向に延伸された導電路であって、当該導電路に電流が流されることでドリフト層ＤＲ内に磁場Ｂを発生させる。以下の説明では、導電路３０と称する。
【００４１】
導電路３０は、ドリフト層ＤＲの層厚方向に延伸形成されたトレンチ３２と、トレンチ３２の内周面に形成された絶縁酸化膜３３と、絶縁酸化膜３３が形成されたトレンチ３２内に充填された多結晶シリコン３４とを有する。導電路３０は、図示例では、後述するＮバッファ層１４およびＰ+コレクタ層Ｃよりも横方向外側に配置されている。トレンチ３２は、Ｎバッファ層１４およびＰ+コレクタ層Ｃよりも横方向外側にある半導体層と、埋込絶縁膜１１と、半導体基板１０とを層厚方向に貫通している。また、本実施形態では、導電路３０は、ドリフト層ＤＲの奥行方向（基板平面視でドリフト方向に直交する方向。図１における紙面垂直方向）にも延伸している。すなわち、導電路３０は、板状（好ましくは平板状）に構成されている。なお、導電路３０は、線状（つまり、配線部。好ましくは直線状）であってもよい。線状の導電路３０がドリフト層ＤＲの奥行方向に複数本配置されていてもよい。
【００４２】
横型半導体装置１は、他の構成として、第１電極２２と、第２電極２３と、アース電極３５とを備えている。第１電極２２および第２電極２３は、ドリフト層ＤＲの一端側および他端側にそれぞれ設けられた電極であって、ドリフト層ＤＲにドリフト電界を発生させる電圧が印加される。アース電極３５は、半導体基板１０の裏面側に設けられた電極である。図１に示される例では、第１電極２２はエミッタ電極であり、第２電極２３はコレクタ電極である。以下の説明では、エミッタ電極２２、コレクタ電極２３と称する。
【００４３】
導電路３０の一端は、エミッタ電極２２またはコレクタ電極２３の一方に電気的に接続されている。導電路３０は、横型半導体装置１がオフ状態になったときにドリフト層ＤＲ内の電界によってキャリア電子３１の層厚方向の速度成分が最大になる領域の近くに設けられていることが好ましい。よって、図１に示される例では、導電路３０の一端は、コレクタ電極２３に電気的に接続されている。また、導電路３０の他端は、アース電極３５に電気的に接続されている。なお、層間絶縁膜１８には、コレクタコンタクトホール２０と導通する導電路コンタクトホール４７が形成されており、導電路コンタクトホール４７の内部に導電性材料が埋め込まれている。導電路３０の一端は、この導電性材料を介してコレクタ電極２３に電気的に接続されている。
【００４４】
横型半導体装置１は、他の構成として、さらに、Ｎ+埋込み層１２、Ｐ-ボディー層１３、Ｎバッファ層１４、ボディーコンタクト用Ｐ+層１５、Ｎ+エミッタ層Ｅ、Ｐ+コレクタ層Ｃ、酸化膜１６、ゲート電極１７ａ、フィールドプレート１７ｂ、層間絶縁膜１８、エミッタ・ボディーコンタクトホール１９、コレクタコンタクトホール２０、埋込絶縁膜コンタクトホール４８、保護膜２１を備えている。エミッタ・ボディーコンタクトホール１９、コレクタコンタクトホール２０、および埋込絶縁膜コンタクトホール４８は、層間絶縁膜１８中に形成され、導電性材料が埋め込まれている。保護膜２１は、エミッタ・ボディーコンタクトホール１９およびコレクタコンタクトホール２０を埋める上記導電性材料のパターンが形成された基板上に形成されている。エミッタ電極２２は、上記導電性材料を介してＮ+エミッタ層Ｅおよびボディーコンタクト用Ｐ+層１５に電気的に接続されている。また、コレクタ電極２３は、上記導電性材料を介してＰ+コレクタ層Ｃに電気的に接続されている。また、Ｐ-ボディー層１３の横方向外側にある半導体層を縦方向に貫くように形成されたトレンチ４９内にも、導電性材料が埋め込まれている。コレクタ電極２３は、この導電性材料を介して埋込絶縁膜１１に電気的に接続されている。
【００４５】
上記したように、埋込絶縁膜１１は支持基板１０上に設けられており、Ｎ-ドリフト層ＤＲは埋込絶縁膜１１上に形成されている。このように、横型半導体装置１は、支持基板１０の上に埋込絶縁膜１１とシリコン層とを備えたＳＯＩ（Silicon On Insulator）基板上に作り込まれている。
【００４６】
Ｎ+埋込み層１２は、埋込絶縁膜１１上のコレクタ領域直下からゲート領域Ｇ近傍にかけて形成されている。これにより、耐圧が向上する。
【００４７】
Ｐ-ボディー層１３はＮ-ドリフト層ＤＲ中に形成されている。ボディーコンタクト用Ｐ+層１５およびＮ+エミッタ層Ｅは、Ｐ-ボディー層１３の上部にＮ+エミッタ層Ｅがコレクタ側となるように形成されている。また、Ｐ-ボディー層１３の上部であって、Ｎ+エミッタ層Ｅのコレクタ側に隣接する領域には、Ｎチャネルが形成される。当該Ｎチャネルが形成される領域と、当該Ｎチャネルが形成される領域の上方にある部分の酸化膜１６およびゲート電極１７ａとでゲート領域Ｇが形成されている。
【００４８】
Ｎバッファ層１４はＮ-ドリフト層ＤＲ中に形成されている。Ｐ+コレクタ層ＣはＮバッファ層１４の上部に形成されている。
【００４９】
酸化膜１６はＮ-ドリフト層ＤＲ上に形成されている。酸化膜１６のうち、ゲート領域Ｇおよびゲート領域Ｇに隣接する近傍のＮ-ドリフト層ＤＲを覆う部分はゲート絶縁膜１６ａを構成している。酸化膜１６のうち、ゲート絶縁膜１６ａに隣接してコレクタ領域手前まで延伸する部分は、フィールド酸化膜１６ｃを構成している。酸化膜１６のうち、フィールド酸化膜１６ｃのコレクタ側に隣接する部分は、後述のフィールドプレート１７ｂとコレクタ領域との間の絶縁膜１６ｂを構成している。フィールド酸化膜１６ｃはゲート絶縁膜１６ａおよび絶縁膜１６ｂよりも膜厚が大きい。
【００５０】
ゲート電極１７ａおよびフィールドプレート１７ｂは酸化膜１６上に形成されている。ゲート電極１７ａは、ゲート絶縁膜１６ａ上からフィールド酸化膜１６ｃのエミッタ側の端部上にかけて存在している。フィールドプレート１７ｂは、絶縁膜１６ｂ上からフィールド酸化膜１６ｃのコレクタ側の端部上にかけて存在している。フィールドプレート１７ｂはコレクタ電極２３と短絡されており、コレクタ領域の電界の集中を緩和する。
【００５１】
層間絶縁膜１８は、Ｎ-ドリフト層ＤＲ、Ｐ-ボディー層１３、Ｎバッファ層１４、ボディーコンタクト用Ｐ+層１５、Ｎ+エミッタ層Ｅ、Ｐ+コレクタ層Ｃ、酸化膜１６、ゲート電極１７ａおよびフィールドプレート１７ｂのパターン上に設けられている。
【００５２】
エミッタ・ボディー電極２２は保護膜２１中に形成されており、エミッタ・ボディーコンタクトホール１９を介してボディーコンタクト用Ｐ+層１５およびＮ+エミッタ層Ｅにコンタクトしている。コレクタ電極２３は保護膜２１中に形成されており、コレクタコンタクトホール２０を介してＰ+コレクタ層Ｃにコンタクトしている。また、コレクタ電極２３は、上記導電性材料によってコレクタコンタクトホール２０と導通している層間絶縁膜１８中の他のコンタクトホール２０’を介してフィールドプレート１７ｂにコンタクトしている。
【００５３】
次に、図１、２を用いて、横型半導体装置１の動作について説明する。
【００５４】
まず、横型半導体装置１がＯＮ動作するとき（ＯＮ状態にあるとき）について説明する。横型半導体装置１がＯＮ動作するときは、コレクタ電極２３に印加される電圧が、エミッタ電極２２およびアース電極３５に印加される電圧よりも高く設定される。
【００５５】
コレクタ電極２３の電圧がエミッタ電極２２の電圧よりも高い状態で、ゲート電極１７ａに閾値を超える電圧が印加されると、Ｐ-ボディー層１３のゲート領域ＧにＮチャネルが形成される。ゲート領域ＧのＮチャネルを介して、Ｎ+エミッタ層Ｅからドリフト層ＤＲへキャリア電子が輸送される。ドリフト層ＤＲへ輸送されたキャリア電子は、Ｎバッファ層１４を経由してＰ+コレクタ層Ｃへ輸送される。これにより、エミッタ電極２２とコレクタ電極２３の間で電流が流れる。
【００５６】
次に、横型半導体装置１がＯＦＦ動作するとき（ＯＦＦ状態にあるとき）について説明する。横型半導体装置１がＯＦＦ動作するときは、通常、コレクタ電極２３の電圧がエミッタ電極２２およびアース電極３５の電圧よりも高い状態で、ゲート電極１７ａに閾値未満の電圧が印加される。この場合、Ｐ-ボディー層１３のゲート領域ＧにおけるＮチャネルが短くなるか若しくは消滅する。そうすると、ゲート領域Ｇ直下の半導体領域において電流が流れなくなる。しかしながら、コレクタ電極２３とエミッタ電極２２の間には依然として電圧が印加されているので、電圧Ｎ-ドリフト層ＤＲ内には、例えば図６で示したような電界が発生する。よって、Ｎ-ドリフト層ＤＲ内の埋込絶縁膜１１に近い領域で、キャリア電子３１が図２に示したような層厚方向（図示例では、斜め上向き）の速度成分を有して移動する。キャリア電子３１の層厚方向の速度成分は、Ｎ-ドリフト層ＤＲのＮバッファ層１４近傍において最大となる。
【００５７】
しかしながら、導電路３０にコレクタ電極２３側からアース電極３５側に向けて電流Ｉ（図２参照）が流れるため、キャリア電子３１は電流Ｉの周りに発生した磁界Ｂから、速度ベクトルＶと直交する方向にローレンツ力ＦLを受ける。このローレンツ力ＦLは、キャリア電子３１に対し、キャリア電子３１（インパクトイオン化によって発生した電子を含む）の移動距離の層厚方向成分ｙの増加を抑制するように働く。従って、極端に薄いドリフト層を用いることなく、Ｎ-ドリフト層ＤＲ（またはＮ+埋込み層１２）と埋込絶縁膜１１の接合界面の臨界電界を大きくして、埋込絶縁膜１１の単位厚さ当りで負担できる電圧が向上した横型半導体装置１を提供することができる。
【００５８】
なお、以上の例では、横型半導体装置１がＮチャネル型のＬＩＧＢＴである場合について説明を行ったが、Ｐチャネル型のＬＩＧＢＴであってもよい。この場合にはＬＩＧＢＴを構成する半導体領域の各極性が逆になる。導電路の位置および電流を流す方向は、必要に応じて適宜に変更される。
【００５９】
（第２実施形態）
図３は、本発明の第２実施形態に係る横型半導体装置の構成を示す断面図である。なお、第１実施形態と同様の構成については、第１実施形態の場合と同一の参照符号を付して、その説明を省略する。
【００６０】
第２実施形態に係る横型半導体装置１Ａは、スイッチング機能を有する半導体装置であり、具体的には、Ｎチャネル型のＬＤＭＯＳ（Laterally Diffused MOS：横型拡散ＭＯＳ）である。
【００６１】
横型半導体装置１Ａが第１実施形態と異なる点は、Ｐ+コレクタ層Ｃに代えてＮ+ドレインコンタクト層３６が設けられている点と、Ｎバッファ層１４に代えてＮドレイン層Ｄが設けられている点と、Ｎ+エミッタ層Ｅに代えてＮ+ソース層Ｓが設けられている点と、コレクタコンタクトホール２０に代えてドレインコンタクトホール３８が設けられている点と、エミッタ・ボディーコンタクトホール１９に代えてソース・ボディーコンタクトホール３９が設けられている点と、コレクタ電極２３に代えてドレイン電極４０が設けられている点と、エミッタ電極２２に代えてソース電極４１が設けられている点であり、その他の構成は第１実施形態と同様である。
【００６２】
第２実施形態においても、第１実施形態と同様の効果を奏することができる。なお、第２実施形態においては、Ｐチャネル型のＬＤＭＯＳとしてもよい。
【００６３】
（第３実施形態）
図４は、本発明の第３実施形態に係る横型半導体装置の構成を示す断面図である。なお、第１実施形態と同様の構成については、第１実施形態の場合と同一の参照符号を付して、その説明を省略する。
【００６４】
第３実施形態に係る横型半導体装置１Ｂは、スイッチング機能を有する半導体装置であり、具体的には、ダイオードである。
【００６５】
横型半導体装置１Ｂが第１実施形態と異なる点は、Ｐ+コレクタ層Ｃに代えてＮ+カソードコンタクト層４６が設けられている点と、Ｎバッファ層１４に代えてＮカソード層Ｋが設けられている点と、ボディーコンタクト用Ｐ+層１５およびＮ+エミッタ層Ｅに代えてＰ+アノード層Ａが設けられている点と、コレクタコンタクトホール２０に代えてカソードコンタクトホール４２が設けられている点と、エミッタ・ボディーコンタクトホール１９に代えてアノードコンタクトホール４３が設けられている点と、コレクタ電極２３に代えてカソード電極４４が設けられている点と、エミッタ電極２２に代えてアノード電極４５が設けられている点と、ゲート領域Ｇがない点であり、その他の構成は第１実施形態と同様である。
【００６６】
横型半導体装置１ＢがＯＦＦ動作するとき（ＯＦＦ状態にあるとき）について説明する。横型半導体装置１ＢがＯＦＦ動作するときは、カソード電極４４への印加電圧がアノード電極４５への印加電圧およびアース電極３５の電圧よりも高い状態となる。この場合、ＰＮ接合部から伸びる空乏層が大きくなるため、カソード電極４４とアノード電極４５の間で電流は流れない。しかしながら、カソード電極４４とアノード電極４５の間には電圧が印加されているので、電圧Ｎ-ドリフト層ＤＲ内には、例えば図６で示したような電界が発生する。よって、Ｎ-ドリフト層ＤＲ内の埋込絶縁膜１１に近い領域で、キャリア電子３１が図２に示したような層厚方向（図示例では、斜め上向き）の速度成分を有して移動する。キャリア電子３１の層厚方向の速度成分は、Ｎ-ドリフト層ＤＲのＮカソード層Ｋ近傍において最大となる。
【００６７】
しかしながら、導電路３０にコレクタ電極２３側からアース電極３５側に向けて電流Ｉ（図２参照）が流れるため、キャリア電子３１は電流Ｉの周りに発生した磁界Ｂから、速度ベクトルＶと直交する方向にローレンツ力ＦLを受ける。このローレンツ力ＦLは、キャリア電子３１に対し、キャリア電子３１（インパクトイオン化によって発生した電子を含む）の移動距離の層厚方向成分ｙの増加を抑制するように働く。従って、極端に薄いドリフト層を用いることなく、Ｎ-ドリフト層ＤＲ（またはＮ+埋込み層１２）と埋込絶縁膜１１の接合界面の臨界電界を大きくして、埋込絶縁膜１１の単位厚さ当りで負担できる電圧が向上した横型半導体装置１Ｂを提供することができる。よって、第３実施形態においても、第１実施形態と同様の効果を奏することができる。
【００６８】
なお、上記各実施形態は、上記の例に限定されるものではなく、特許請求の範囲の記載の範囲内で任意に変更可能である。
【産業上の利用可能性】
【００６９】
本発明は、パワー素子が用いられる車載回路や電力用回路などに有効に適用可能である。
【符号の説明】
【００７０】
１、１Ａ，１Ｂ  横型半導体装置
１０            半導体基板
１１            埋込絶縁膜
１４            Ｎバッファ層
２２            エミッタ電極
２３            コレクタ電極
３０            磁場発生手段（導電路）
３１            キャリア電子
３２            トレンチ
３３            絶縁酸化膜
３４            多結晶シリコン
３５            アース電極
３６            Ｎ+ドレインコンタクト層
４０            ドレイン電極
４１            ソース電極
４４            カソード電極
４５            アノード電極
４６            Ｎ+カソードコンタクト層
Ｃ              Ｐ+コレクタ層
Ｅ              Ｎ+エミッタ層
Ａ              Ｐ+アノード層
Ｋ              Ｎカソード層
ＤＲ            ドリフト層
Ｉ              電流
Ｆ              ローレンツ力
Ｖ              速度ベクトル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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