(57)【要約】【課題】アナログ電源の電圧変動を抑制し、PLL 回路から出力されるクロック信号のジッタを低減する。【解決手段】フィルタ回路素子はコンデンサのみで構成し、コンデンサ端子直近における一点の電源、グランドの両電圧をリファレンスにした差動方式の結合電源配線によりクロストークノイズ抑制のためアナログ電源−グランド間の結合を強化する。結合電源配線がプリント基板の違う層をまたがる時は、ビアを使用するが他層の電源、グランドプレーンと接続されないようクリアランスを設ける。複数の PLL が半導体集積回路に搭載され、アナログ電源・グランド端子も複数存在する場合は、電源ペア毎に結合電源配線とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路上にデジタル電源・グランドから分離したアナログ電源・グランド端子を有し、フィルタ回路素子のコンデンサとペアになる電源・グランドをコンデンサ近傍の電圧を基準として差動方式の結合電源配線パターンとすることにより電源ノイズを抑制することを特徴とするプリント基板。
【請求項２】
前記フィルタ回路素子はコンデンサのみで構成され、コンデンサ端子直近における一点の電源、グランドの両電圧をリファレンスにした差動方式の結合電源配線によりアナログ電源−グランド間が結合されていることを特徴とする請求項1記載のプリント基板。
【請求項３】
前記結合電源配線パターンが前記アナログ電源、アナロググランドの配線幅、配線長および前記アナログ電源とアナロググランドの間隙をパラメータとするプリント基板の設計手法。
【発明の詳細な説明】
【技術分野】
【０００１】
高速・高性能な半導体集積回路(LSI)にはクロック信号生成に使用される位相同期回路(PLL)が搭載されており、PLL供給専用のアナログ電源(AVcc)、アナロググランド(AGnd)端子が設けられている。デジタル系の動作起因によるノイズが PLL 電源に回り込むと、ジッタが増大し、LSI の動作が不安定になる。本発明は、プリント基板(PCB)での AVcc、AGnd が外部ノイズの影響を抑制し、クロックジッタを低減する電源配線手法である。
【背景技術】
【０００２】
デジタル電源とアナログ電源を分離するために、フェライトビーズ、コンデンサ、抵抗などの素子から構成されるフィルタ回路が使用される。また、PCBのパターン設計では、アナログ系の電源プレーンとデジタル系との間に間隙を設け、ノイズが回り込まない配線手法を適用する。また、LSIメーカなどのPCB 設計ガイドでは、フィルタ回路素子はなるべくLSI の近くに配置、短くて太い電源配線が推奨される。                  
【０００３】
【特許文献１】特開平9-8633号公報
【特許文献２】特開2004-221962号公報
【非特許文献１】アルテラ  コーポレーション，「AN-583-1.0，2,2009，「AN563:Arria ＩＩGXのデザイン・ガイドライン」
【非特許文献２】アルテラ  コーポレーション，「高速ボード・レイアウト・ガイドライン」AN-224-1.1, 9,2003，
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的にPLLなどのアナログ回路は消費電流が小さいにもかかわらず、LSI メーカ推奨のPCB 設計ガイドに準拠し、必要以上に太いアナログ電源線が採用されてしまう。配線が太くなると、PCB 上の他の高速信号、デジタル系電源からクロストークノイズの影響を受け易い構造になってしまう。また、PCB パターン設計の容易性から、グランド端子はデジタル系とアナログ系を分離しないケースが多い。PCB からLSIに供給されるAVcc と AGndとの電位差で PLL 回路がバイアスされ、ノイズの影響でこの電位差が変動すると、クロック信号でのジッタが増えることになる。
【課題を解決するための手段】
【０００５】
フィルタ用の回路素子はコンデンサのみで構成し、コンデンサ端子直近における一点のAVcc、AGnd の両電圧をリファレンスにした差動方式の結合電源配線とし、この結合電源配線が PCB の違う層をまたがる際は、ビアを使用するが他層の電源・グランドプレーンと接続されないようクリアランスを設ける。そして、その配線幅と配線長は PLL 回路の消費電流と抵抗成分によって生じるDC電圧ドロップ分をLSI 許容電源電圧に反映させる。
【０００６】
PCB の制約条件等で、デジタル電源、信号の近くに配線する場合は、クロストークノイズをAC ノイズ量として見積もり数式３を満足するパラメータに決定し、複数の PLL がLSI に搭載され、AVcc、AGnd 端子も複数存在する場合は、電源ペア毎に結合電源配線を適用する。
【発明の効果】
【０００７】
結合電源配線にクロストークノイズが回り込んでも、AVcc、AGnd 間の結合が強く、両方の配線に対して同相ノイズが印加されるため、AVcc と AGnd 間の電位差が変わらず、結果としてノイズが印加されてもPLL 回路へのバイアス電圧は一定となり、ジッタ抑制が図れる。
【図面の簡単な説明】
【０００８】
【図１】フィルタ回路素子であって、PLL 供給用の差動式結合電源配線手法でPCB表層の部品面にパターンを形成する場合を示す。LSI には二系統のPLL 電源が存在するケースを示す。
【図２】表層の部品面と違う層で結合電源配線を適用した場合の表層のパターンを示す。
【図３】表層の部品面と違う層で結合電源配線を適用した場合の内層のパターン(LSI の左側のみを表示)を示す。
【図４】表層の部品面と違う層で結合電源配線を適用した場合の内層(最下層を含む)のパターンを示す。
【図５】他信号・電源から結合電源配線へのクロストークノイズの影響を検証するための断面図である。
【図６】他信号・電源から結合電源配線へのクロストークノイズの影響を検証するための平面図である。
【図７】従来手法によるAVcc と AGndの電圧波形を示す。
【図８】本発明手法によるAVcc と AGndの電圧波形を示す。
【図９】LSI は未実装で125MHzのノイズを印加した場合のアナログ電源電圧の実測波形を示す。
【図１０】LSIを実装し50MHzのノイズを印加した場合のアナログ電源電圧の実測波形を示す。
【発明を実施するための最良の形態】
【０００９】
以下、実施の形態に基づき説明する。
【００１０】
表層にコンデンサを実装し、AVccは一点接続の内層電源(Vcc)、コンデンサの電源(Vcc) 端子、結合電源配線、LSIのAVcc端子の順序で接続する。同様にAGndも一点接続の内層グランド(Gnd)、コンデンサのグランド(Gnd) 端子、結合電源配線、LSIのAGnd 端子の順序で接続する。コンデンサの実装と結合電源配線はLSI 実装面と同じ表層でおこない、その直下の層はGnd プレーンで覆う。電源配線間の結合を最大にするため、AVcc と AGndとの間隙はPCB 製造プロセスが許容する最小寸法とする。
【００１１】
BGA パッケージなどのようにLSI 端子数が増大する場合は、端子への引き出し配線が難しくなるため、図２から図４に示すように表層以外の配線層で結合電源配線を形成する。図２では、内層の電源・グランドとの一点接続、右側の結合配線の他の層に移動させるためにコンデンサの左側にビアを設ける。図３では、左端のビアのみ内層プレーンのVcc、Gndと接続し、他のビアは未接続とする。図４では、右側のビアで結合電源配線を部品面に戻している。これらの場合、差動方式の結合電源配線とノイズ源になる他電源・信号との結合のバランスが崩れると  AVcc−AGnd 間の電位差でノイズを完全に制御できなくなる。
【００１２】
結合する容量成分は二つの導体が重なりあう面の面積に比例し、距離に反比例することから、結合係数で評価する。
【００１３】
図５、図６に示した各電源、信号の位置関係、各結合係数を数１、数２のとおりに定義し、数３を満足する各パラメータを算出する。ただし、n はアナログ電源の許容ノイズ電圧変動率であり、DC 成分ndcとAC成分nacの合計になる。
【００１４】
【数１】
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【００１５】
【数２】
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【００１６】
【数３】
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【００１７】
ここで、Ｌ：アナログ電源(AVcc)、アナロググランド(AGnd)の配線長、Ｗ：AVcc、AGndの配線幅、Ｓ：AVccとAGndとの間隙、t：基板配線層の銅厚、SIG_1、2,3、4：ノイズ源としての信号、L1、2,4：SIG_1、2,4がAVcc、AGndと並走する距離、S1：SIG_1とAGndとの間隙、S2：SIG_2とAGndとがオーバラップする距離、S3：SIG_3とAVccとの間隙、W3：SIG_3がAVccと並走する距離、W4：SIG_2とAGndとがオーバラップする距離、Ｈ２：SIG_2とAVcc、AGndとの間の絶縁層厚、H4：SIG_4とAVcc、AGndとの間の絶縁層厚、である。
【００１８】
例えば、n = 5% , ndc= 1%の場合、結合電源配線自身の結合係数は、数３から25となり、結合電源配線とノイズ源との不平衡結合係数の合計が25倍以上となるパラメータ設定にする。
1/(n−ndc)=１/(5%−1%)=1/(0.05−0.01)=1/0.04=25
【００１９】
次に、表1のLSI の設計仕様、表2のPCB層構成パラメータの場合について具体的なパラメータを設定する。
【００２０】
【表１】
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【００２１】
【表２】
2013236360.tif 000007
【００２２】
表層の最下層に結合電源配線をアサインするため、SIG_4は対象外になる。まず、AVcc とAGnd の配線幅(W) を0.2mm、配線長(L)を30mm、間隙(S)を0.1mmに設定する。AVcc−AGndのループ抵抗は数4から0.121Ω、DC電流による電圧降下は0.1A × 0.121 Ω = 12 mV(ndc=1.2%) になり許容ノイズ電圧50mV(n=5%)から12mVを差し引いた38mV(nac=3.8%)がACノイズ成分に割り振られる。
【００２３】
【数４】
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【００２４】
これより、電源・グランド配線間の結合係数は＞26となり、結合電源配線とノイズ源との不平衡結合係数の合計を26倍以上に設定する。
1/(n−ndc)=１/(5%−1.2%)=1/(0.05−0.012)=1/0.038>26
【００２５】
図５、図６に示す各パラメータを表３のパラメータに設定すると結合係数の比率は５で   数１を満足しないため、結合電源配線でもクロストークノイズが回り込むことになる。SIG_2 はアナログ電源配線の直上の層を並走し、絶縁層厚が0.1mmと薄いためにノイズ結合が大きくなる。そのため、対策として表４のようにアナログ電源とオーバラップしない配線パターンに、ノイズ結合の大きい SIG_1 は間隙を1.0mm から 1.5 mm に広げることでノイズが低減され、結合係数の比率は27となり、数１を満足する。
【００２６】
【表３】
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【００２７】
【表４】
2013236360.tif 000010
【００２８】
図７は、従来手法によるAVcc と AGndの電圧波形であり、AGnd は低インピーダンスのためノイズによるグランドの電圧変動は小さいが、AVcc がクロストークノイズの影響を受け易いパターン設計になっており(a)、AVcc − AGnd 間の電位差、AVcc の電圧波形に近くなる(b)。
【００２９】
図８は、本発明の手法によるAVcc と AGndの電圧波形で、AGnd もAVcc とほぼ同相に近い電圧波形となり(a)、ノイズは打ち消しあい、AVcc − AGndの電位差は安定する(b)。
【００３０】
図９に示すように、LSI は未実装で125MHzのノイズを印加した場合のアナログ電源電圧の実測波形は、従来手法では電圧は60mVで揺らぐのに対し、本発明の手法によれば、29mVであり、従来手法に対して電源ノイズが低減されている。
【００３１】
また、LSI を実装しPLL回路を50MHz で動作させてノイズを印加した場合も       図１０の実測波形に示すとおり、従来手法では電圧は501mVで揺らぐのに対し、本発明の手法によれば、145mVであり、従来手法に対して電源ノイズが低減されている。
【００３２】
最終的には電磁界シミュレータを使用して正確な結合パラメータを算出し、PCBパターン設計に反映させる。
【００３３】
このように、フィルタ用の回路素子をコンデンサのみで構成し、コンデンサ端子直近における一点のAVcc、AGnd の両電圧をリファレンスにした差動方式の結合電源配線とすることにより、AVcc と AGnd 間の電位差が変わらず、結果としてノイズが印加されてもPLL 回路へのバイアス電圧は一定となり、ジッタが低減される。
【符号の説明】
【００３４】
U1：半導体パッケージ基板
AVcc1、AVcc2：アナログ電源
AGnd1、AGnd2：アナロググランド
Vcc：電源
Gnd：グランド
C1、C2、C3、C4、C5、C6：コンデンサ
SIG：信号
SIG_1、SIG_2、SIG_3、SIG_4：ノイズ源としての信号
W：AVcc、AGndの配線幅
L:：AVcc、AGndの配線長
S ：AVccとAGndとの間隙
t ：基板配線層の銅厚
L1：SIG_1がAVcc、AGndと並走する距離
L2：SIG_2がAVcc、AGndと並走する距離
L4：SIG_4がAVcc、AGndと並走する距離
S1：SIG_1とAGndとの間隙
S2：SIG_2とAGndとがオーバラップする距離
S3：SIG_3とAVccとの間隙
W3：SIG_3がAVccと並走する距離
W4：SIG_4とAGndとがオーバラップする距離
H2：SIG_2とAVcc、AGndとの間の絶縁層厚
H4：SIG_4とAVcc、AGndとの間の絶縁層厚
【図７】
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【図８】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１０】
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