(57)【要約】【課題】  初期化処理が終了するまでセルフリフレッシュモードが解除されないようにしつつ、初期化処理の終了後に出力されるＣＫＥ信号をＤＤＲ−ＳＤＲＡＭが正しく取り込むことができるデータ処理装置を提供する。【解決手段】  ＤＤＲ−ＳＤＲＡＭと、第１動作モードにおいてＣＫＥ信号を生成し、第２動作モードへ移行する際にＣＫＥ出力ポートの電圧レベルを無効化レベルへ切り替え、第２動作モード中は動作を停止するプロセッサであって、第１動作モードへ移行した際の初期化処理においてＣＫＥ出力ポートの電圧レベルを有効化レベルへ切り替えるプロセッサと、ソース端子がＣＫＥ出力ポートに接続され、ドレイン端子がＤＤＲ−ＳＤＲＡＭのＣＫＥ入力ポートに接続され、ゲート端子には、第１動作モードへの移行時に出力されるＣＫＥ信号を一定期間遮断するための第１制御信号が入力される第１の電界効果トランジスタにより構成される。【選択図】  図１
2013125398.tif 000002
【特許請求の範囲】
【請求項１】
第１動作モードと、第１動作モードよりも消費電力の少ない第２動作モードとを切替可能なデータ処理装置において、
クロックイネーブル信号が入力されるクロックイネーブル入力ポートを有するＤＤＲ−ＳＤＲＡＭと、
上記クロックイネーブル信号を出力するためのクロックイネーブル出力ポートを有し、第１動作モードにおいて上記クロックイネーブル信号を生成し、第２動作モードへ移行する際に上記クロックイネーブル出力ポートの電圧レベルを無効化レベルへ切り替え、第２動作モード中は動作を停止するプロセッサであって、第１動作モードへ移行した際の初期化処理において上記クロックイネーブル出力ポートの電圧レベルを有効化レベルへ切り替えるプロセッサと、
ソース端子が上記クロックイネーブル出力ポートに接続され、ドレイン端子が上記クロックイネーブル入力ポートに接続され、ゲート端子には、第１動作モードへの移行時に出力される上記クロックイネーブル信号を一定期間遮断するための第１制御信号が入力される第１の電界効果トランジスタとを備えたことを特徴とするデータ処理装置。
【請求項２】
第１の電界効果トランジスタの上記ドレイン端子とグランドとを接続する接続状態及び非接続状態が切替可能であり、第２制御信号に基づいて上記接続状態へ移行することにより、第１動作モードへ移行した後の一定期間、上記ドレイン端子の電圧レベルを上記無効化レベルに固定する半導体スイッチング素子を備えたことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
上記半導体スイッチング素子は、ソース端子が第１の電界効果トランジスタの上記ドレイン端子に接続され、ドレイン端子がグランドに接続された第２の電界効果トランジスタであることを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
第１制御信号を反転させて第２制御信号を生成する否定論理ゲート回路を備えたことを特徴とする請求項３に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に係り、さらに詳しくは、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）を備えたデータ処理装置の改良に関する。
【背景技術】
【０００２】
データ処理装置内のＣＰＵ（Central Processing Unit）は、データ処理装置の主電源をオンすることによって起動すれば、ＲＯＭに格納されているプログラムをＲＡＭに展開して周辺機器等の制御を行う。この様なシステムにおいて、省電力モード中、電力供給を遮断することによりＣＰＵの動作を停止させる場合、ＣＰＵは、省電力モードから復帰した後、プログラムのダウンロード、自身の初期化、周辺機器の初期化を行う必要がある。また、省電力モード中、ＲＡＭ上のデータを保持する必要があれば、ＣＰＵは、ＲＡＭに対しセルフリフレッシュモードへの移行を指示してから、省電力モードへ移行しなければならない（例えば、特許文献１）。
【０００３】
例えば、ＤＤＲ−ＳＤＲＡＭなどのＳＤＲＡＭでは、ＣＫＥ（クロックイネーブル）入力ポートの電圧レベルがＬ（ロー）レベルへ切り替えられ、所定のコマンドが入力される。これにより、ＳＤＲＡＭをセルフリフレッシュモードへ移行させることができる。セルフリフレッシュモードは、ＣＫＥ入力ポートの電圧レベルをＨ（ハイ）レベルへ切り替えることにより解除される。セルフリフレッシュモードの解除後もデータを保持する必要があれば、リフレッシュコマンドを定期的に入力しなければならない。
【０００４】
ＣＰＵは、省電力モードから復帰すれば、ＳＤＲＡＭを制御するためのメモリコントローラの初期化を行う。メモリコントローラは、この初期化処理においてＣＫＥ出力ポートの電圧レベルをＨレベルへ移行させる。このとき、ＳＤＲＡＭのセルフリフレッシュモードは解除されるが、メモリコントローラにおいてリフレッシュコマンドの出力が可能となるのは初期化処理の終了後である。このため、従来のデータ処理装置では、メモリコントローラの初期化処理に要する時間によってはリフレッシュコマンドの入力が間に合わず、ＳＤＲＡＭ上のデータが消失してしまうという問題があった。
【０００５】
そこで、メモリコントローラを初期化する際に出力されるＣＫＥ信号を一定期間マスクすることにより、初期化処理が終了するまでＳＤＲＡＭのセルフリフレッシュモードが解除されないようにする技術が提案されている（例えば、特許文献２）。この特許文献２に記載のデータ処理回路では、パワーオンリセット直後にＭＰＵ（マイクロプロセッサユニット）が出力するＣＫＥ信号と、ＭＰＵにおける初期化処理が終了したことを示す初期化処理終了信号とが論理積ゲート回路に入力される。そして、これらの信号の論理積がＳＤＲＡＭのＣＫＥ入力ポートへ出力される。この様な構成によれば、ＭＰＵの初期化処理が終了する前にＳＤＲＡＭのセルフリフレッシュモードが解除されるのを防ぐことができる。
【０００６】
しかしながら、上述した従来のデータ処理装置では、ＣＫＥ信号が論理積ゲートなどのゲートロジック回路を通過する際の信号遅延により、ＤＤＲ−ＳＤＲＡＭなどの半導体メモリが要求するセットアップ時間を満たせなくなってしまうという課題があった。例えば、複数のトランジスタにより構成されるゲートロジック回路の場合、上記信号遅延は、最大５ｎｓ程度である。このため、１周期が約７．５ｎｓのクロック信号の立ち上がりと立ち下がりとに同期して動作するようなＤＤＲ−ＳＤＲＡＭでは、ＣＫＥ信号を正しく取り込めないという課題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５０８５９号公報
【特許文献２】特許第３４６３２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、プロセッサの初期化処理が終了するまでセルフリフレッシュモードが解除されないようにしつつ、初期化処理の終了後に出力されるＣＫＥ信号をＤＤＲ−ＳＤＲＡＭが正しく取り込むことができるデータ処理装置を提供することを目的としている。
【０００９】
また、本発明は、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるＣＫＥ信号を一定期間マスクする場合に、漏れ信号によるＤＤＲ−ＳＤＲＡＭの誤動作を抑制することができるデータ処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
第１の本発明によるデータ処理装置は、第１動作モードと、第１動作モードよりも消費電力の少ない第２動作モードとを切替可能なデータ処理装置であって、クロックイネーブル信号が入力されるクロックイネーブル入力ポートを有するＤＤＲ−ＳＤＲＡＭと、上記クロックイネーブル信号を出力するためのクロックイネーブル出力ポートを有し、第１動作モードにおいて上記クロックイネーブル信号を生成し、第２動作モードへ移行する際に上記クロックイネーブル出力ポートの電圧レベルを無効化レベルへ切り替え、第２動作モード中は動作を停止するプロセッサであって、第１動作モードへ移行した際の初期化処理において上記クロックイネーブル出力ポートの電圧レベルを有効化レベルへ切り替えるプロセッサと、ソース端子が上記クロックイネーブル出力ポートに接続され、ドレイン端子が上記クロックイネーブル入力ポートに接続され、ゲート端子には、第１動作モードへの移行時に出力される上記クロックイネーブル信号を一定期間遮断するための第１制御信号が入力される第１の電界効果トランジスタとを備えて構成される。
【００１１】
この様な構成によれば、第１制御信号を第１の電界効果トランジスタのゲート端子に一定期間入力することにより、第１動作モードへ移行した際にプロセッサから出力されるＣＫＥ（クロックイネーブル）信号を遮断することができる。このため、プロセッサの初期化処理が終了するまでＤＤＲ−ＳＤＲＡＭのセルフリフレッシュモードが解除されないようにすることができる。また、ＣＫＥ信号が第１の電界効果トランジスタを通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さい。このため、ＤＤＲ−ＳＤＲＡＭがＣＫＥ信号に対して要求するセットアップ時間を十分に満たすことができ、ＤＤＲ−ＳＤＲＡＭはプロセッサから出力されるＣＫＥ信号を正しく取り込むことができる。
【００１２】
第２の本発明によるデータ処理装置は、上記構成に加え、第１の電界効果トランジスタの上記ドレイン端子とグランドとを接続する接続状態及び非接続状態が切替可能であり、第２制御信号に基づいて上記接続状態へ移行することにより、第１動作モードへ移行した後の一定期間、上記ドレイン端子の電圧レベルを上記無効化レベルに固定する半導体スイッチング素子を備えて構成される。
【００１３】
この様な構成によれば、半導体スイッチング素子が接続状態へ移行することにより、第１動作モードへ移行した後の一定期間、第１の電界効果トランジスタのドレイン端子の電圧レベルを無効化レベルに固定することができる。このため、第１動作モードへ移行した際に、第１の電界効果トランジスタを介してＤＤＲ−ＳＤＲＡＭ側へ漏れる漏れ信号がＣＫＥ入力ポートに入力されるのを抑制することができる。従って、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるＣＫＥ信号を一定期間マスクする場合に、漏れ信号によるＤＤＲ−ＳＤＲＡＭの誤動作を抑制することができる。
【００１４】
第３の本発明によるデータ処理装置は、上記構成に加え、上記半導体スイッチング素子が、ソース端子が第１の電界効果トランジスタの上記ドレイン端子に接続され、ドレイン端子がグランドに接続された第２の電界効果トランジスタであるように構成される。
【００１５】
この様な構成によれば、第２の電界効果トランジスタのスイッチング動作を利用して、第１動作モードへ移行した後の一定期間、第１の電界効果トランジスタのドレイン端子の電圧レベルを無効化レベルに固定することができる。
【００１６】
第４の本発明によるデータ処理装置は、上記構成に加え、第１制御信号を反転させて第２制御信号を生成する否定論理ゲート回路を備えて構成される。この様な構成によれば、第２制御信号を第１制御信号とは別個に生成する場合に比べて、第１及び第２の電界効果トランジスタをスイッチングさせる制御信号の生成部の構成を簡素化することができる。
【発明の効果】
【００１７】
本発明によるデータ処理装置では、プロセッサの初期化処理が終了するまでＤＤＲ−ＳＤＲＡＭのセルフリフレッシュモードが解除されないようにすることができる。また、ＣＫＥ信号が第１の電界効果トランジスタを通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さいので、ＤＤＲ−ＳＤＲＡＭが要求するセットアップ時間を十分に満たすことができる。従って、プロセッサの初期化処理が終了するまでセルフリフレッシュモードが解除されないようにしつつ、初期化処理の終了後に出力されるＣＫＥ信号をＤＤＲ−ＳＤＲＡＭが正しく取り込むことができるデータ処理装置を提供することができる。
【００１８】
また、本発明によるデータ処理装置では、電界効果トランジスタのスイッチング動作を利用して、プロセッサから出力されるＣＫＥ信号を一定期間マスクする場合に、漏れ信号によるＤＤＲ−ＳＤＲＡＭの誤動作を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１によるデータ処理装置の一構成例を示した図である。
【図２】図１のＣＰＵ内の機能構成の一例を示したブロック図である。
【図３】図１のデータ処理装置における通常モードへの移行時の動作の一例を示したタイミングチャートである。
【図４】本発明の実施の形態２によるデータ処理装置の一構成例を示した図である。
【発明を実施するための形態】
【００２０】
実施の形態１．
＜データ処理装置１＞
図１は、本発明の実施の形態１によるデータ処理装置１の一構成例を示した図である。このデータ処理装置１は、ＣＬＫ（クロック）信号の立ち上がり及び立ち下がりに同期してデータの入出力を行うＤＤＲ−ＳＤＲＡＭ１４をメインメモリとして備えた電子機器である。例えば、データ処理装置１は、原稿から読み取った画像データ、ファクシミリ受信した画像データ等をＤＤＲ−ＳＤＲＡＭ１４上に保持するＭＦＰ（Multifunction Peripheral：複合機）とすることができる。
【００２１】
データ処理装置１は、電源回路１１、ＣＰＵ１２、ＲＯＭ１３、ＤＤＲ−ＳＤＲＡＭ１４、リセット回路１５、ＦＥＴ（Field Effect transistor：電界効果トランジスタ）１６，１９、プルダウン抵抗１７及び１８により構成される。ここでは、データ処理装置１が消費電力レベルの異なる２つの動作モードを有し、一方の動作モードを通常モードと呼び、通常モードよりも消費電力の少ない他方の動作モードを省電力モードと呼ぶことにする。ここでいう通常モードは、少なくともＣＰＵ１２が動作している動作モードであり、省電力モードは、少なくともＣＰＵ１２が動作を停止している動作モードである。
【００２２】
なお、データ処理装置１が消費電力レベルの異なる３以上の動作モードを有する場合には、ＣＰＵ１２が動作可能であるか否かによってこれらの動作モードが区別される。例えば、消費電力の多い順に、第１電力モード、第２電力モード及び第３電力モードという３段階の動作モードがあり、ＣＰＵ１２が、第１電力モードにおいて動作し、第２及び第３電力モードにおいて動作を停止する場合が考えられる。この場合、第１電力モードが通常モードであり、第２及び第３電力モードが省電力モードである。一方、ＣＰＵ１２が、第１及び第２電力モードにおいて動作し、第３電力モードにおいて動作を停止する場合、第１及び第２電力モードが通常モードであり、第３電力モードが省電力モードである。
【００２３】
電源回路１１は、商用電源を利用して、ＣＰＵ１２、ＤＤＲ−ＳＤＲＡＭ１４及びリセット回路１５と、図示しない周辺回路とに電力を供給する電力供給ユニットであり、これらのデバイスにそれぞれ一定電圧を印加する。この電源回路１１は、図示しない電源ＳＷ（スイッチ）を操作することにより、主電源のオン又はオフを切り替え、また、通常モード時と省電力モード時とで電力の供給先を切り替える。
【００２４】
すなわち、主電源のオン時には、上記デバイスの少なくとも１つに対して電力が供給される一方、オフ時には、全てのデバイスに対する電力供給が遮断される。また、通常モード時には、少なくともＣＰＵ１２、ＤＤＲ−ＳＤＲＡＭ１４及びリセット回路１５に対して電力が供給される一方、省電力モード中は、少なくともＣＰＵ１２に対する電力供給が遮断される。つまり、省電力モードでは、ＣＰＵ１２に対する電力供給を遮断することにより、ＣＰＵ１２の動作を停止させるとともに、通常モードよりも消費電力を低減させている。
【００２５】
ＣＰＵ１２は、ＤＤＲ−ＳＤＲＡＭ１４に対するデータの入出力制御、電源回路１１の切替制御及び周辺回路の制御を行うプロセッサユニットであり、ＲＯＭ１３内に格納されているプログラムに基づいて動作する。ＣＰＵ１２は、例えば、ＤＤＲ−ＳＤＲＡＭ１４に対するデータの入出力が一定時間なければ、動作モードを省電力モードへ切り替える。一方、電源回路１１は、画像データのファクシミリ受信、ユーザ操作等の解除イベントが検知されれば、動作モードを通常モードへ切り替える。
【００２６】
ＣＰＵ１２には、ＣＬＫ信号（クロック信号）を出力するためのＣＬＫ出力ポートと、ＣＫＥ信号（クロックイネーブル信号）を出力するためのＣＫＥ出力ポートとが設けられている。ＣＬＫ信号は、データを入出力するタイミングを規定するタイミング信号であり、一定の繰り返し間隔で生成されるパルス信号からなる。ＣＫＥ信号は、ＣＬＫ信号を有効化するための制御信号である。
【００２７】
ＤＤＲ−ＳＤＲＡＭ１４は、データ保持のためのセルフリフレッシュモードを有し、ＣＬＫ信号の立ち上がりエッジと立ち下がりエッジとのそれぞれに同期してデータを入力し、或いは、出力することができる揮発性の半導体メモリである。セルフリフレッシュモードは、リフレッシュ（再書込み）動作を自動的に行う動作モードである。セルフリフレッシュモードでは、内部カウンタを用いて、メモリセルに対する再書込みが一定時間ごとに繰り返される。
【００２８】
このＤＤＲ−ＳＤＲＡＭ１４は、入出力インターフェースを内蔵し、ＣＬＫ信号が入力されるＣＫ入力ポートと、ＣＫＥ信号が入力されるＣＫＥ入力ポートとを有するメモリチップからなる。
【００２９】
ここで、本明細書中で用いるＤＤＲ−ＳＤＲＡＭには、ＤＲＡＭの規格でいうところのＤＤＲ２−ＳＤＲＡＭ、或いは、ＤＤＲ３−ＳＤＲＡＭといったＳＤＲＡＭが含まれるものとする。ＤＤＲ２−ＳＤＲＡＭは、メモリクロック（内部クロック）の２倍の周波数からなるバスクロック（外部クロック）を動作クロックとして用いるＳＤＲＡＭである。ＤＤＲ３−ＳＤＲＡＭは、メモリクロックの４倍の周波数からなるバスクロックを動作クロックとして用いるＳＤＲＡＭである。
【００３０】
ＣＰＵ１２は、通常モードにおいて、ＣＫＥ信号を生成するとともに、ＤＤＲ−ＳＤＲＡＭ１４をリフレッシュさせるためのリフレッシュコマンドを定期的に生成する。ＤＤＲ−ＳＤＲＡＭ１４では、リフレッシュコマンドの定期的な入力により、通常モードにおいてもデータを保持することができる。
【００３１】
また、ＣＰＵ１２は、省電力モードへ移行する際に、ＣＫＥ出力ポートの電圧レベルを無効化レベルへ切り替え、ＤＤＲ−ＳＤＲＡＭ１４に対しセルフリフレッシュモードへの移行を指示する。
【００３２】
例えば、ＣＫＥ信号の有効化レベルがＨ（ハイ）レベルであり、無効化レベルがＬ（ロー）レベルである場合、ＣＰＵ１２は、省電力モードへ移行する前に、ＣＫＥ出力ポートの電圧レベルをＬ（ロー）レベルへ切り替える。そして、セルフリフレッシュモードへの移行を指示するためのリフレッシュコマンドがＤＤＲ−ＳＤＲＡＭ１４に入力される。ＣＰＵ１２は、省電力モード中は動作を停止する。
【００３３】
ＦＥＴ１６は、ＣＰＵ１２を初期化する際に出力されるＣＫＥ信号が一定期間ＤＤＲ−ＳＤＲＡＭ１４に入力されることをマスクするための電圧制御型のトランジスタであり、ゲート信号Ａに基づいてスイッチングする。ＦＥＴ１６のソース端子は、ＣＰＵ１２のＣＫＥ出力ポートに接続され、ドレイン端子は、ＤＤＲ−ＳＤＲＡＭ１４のＣＫＥ入力ポートに接続されている。
【００３４】
ゲート信号Ａは、通常モードへ移行した直後に出力されるＣＫＥ信号を一定期間遮断するための制御信号である。通常モードへ移行した（ＣＰＵ１２が起動した）直後、ＦＥＴ１６のゲート端子には、ゲート信号Ａが一定期間入力される。この様に構成することにより、ＣＰＵ１２の初期化処理が終了する前にＤＤＲ−ＳＤＲＡＭ１４のセルフリフレッシュモードが解除されるのを防ぐことができる。
【００３５】
プルダウン抵抗１７は、ＣＫＥ出力ポートの開放時における電圧レベルを無効化レベルに固定するための抵抗素子であり、ＣＰＵ１２のＣＫＥ出力ポートとＦＥＴ１６のソース端子との間に設けられている。ここでは、上記無効化レベルが、接地電極の電位０Ｖであるものとする。つまり、プルダウン抵抗１７は、ＣＰＵ１２のＣＫＥ出力ポートとグランドとを接続している。
【００３６】
なお、プルダウン抵抗１７に代えて、ＣＫＥ出力ポートの開放時の電圧レベルを有効化レベルに固定するプルアップ抵抗を用いても良い。ＣＰＵ１２のＣＫＥ出力ポートと直流電源Ｖｃｃとを接続するプルアップ抵抗を用いる場合、上記有効化レベルは、例えば、２．５Ｖ程度の一定の電位である。
【００３７】
ＦＥＴ１６がオンすれば、ソース端子側からドレイン端子側へ信号を伝達させることができる。この状態を接続状態と呼ぶことにする。すなわち、接続状態は、ＣＰＵ１２のＣＫＥ出力ポートとＤＤＲ−ＳＤＲＡＭ１４のＣＫＥ入力ポートとを接続する導通状態であり、ＦＥＴ１６が接続状態であれば、ＣＰＵ１２から出力されたＣＫＥ信号は、そのままＤＤＲ−ＳＤＲＡＭ１４に入力される。一方、ＦＥＴ１６がオフしている非接続状態は、ＣＫＥ出力ポートとＣＫＥ入力ポートとが遮断された遮断状態である。
【００３８】
ＦＥＴ１９は、通常モードへ移行した直後に、ＦＥＴ１６を介してＤＤＲ−ＳＤＲＡＭ１４側へ漏れる漏れ信号がＣＫＥ入力ポートに入力されるのを防ぐための電圧制御型のトランジスタであり、ゲート信号Ｂに基づいてスイッチングする。ＦＥＴ１９のソース端子は、ＦＥＴ１６のドレイン端子に接続され、ドレイン端子はグランドに接続されている。
【００３９】
ゲート信号Ｂは、通常モードへ移行した直後の一定期間、ＦＥＴ１６のドレイン端子の電圧レベルを無効化レベルに固定するための制御信号である。ＦＥＴ１９のゲート端子には、ゲート信号Ｂが一定期間入力される。このゲート信号Ｂにより、ＦＥＴ１９がオンし、ＦＥＴ１６のドレイン端子とグランドとを接続する接続状態へ移行することにより、ＦＥＴ１６のドレイン端子から漏れる漏れ電流は、ＦＥＴ１９を介してグランドへ流れる。
【００４０】
つまり、接続状態では、ＦＥＴ１６のドレイン端子とグランドとが導通する一方、ＦＥＴ１９がオフしている非接続状態では、ＦＥＴ１６のドレイン端子とグランドとは遮断される。この様に構成することにより、通常モードへ移行した直後に、ＦＥＴ１６を介してＤＤＲ−ＳＤＲＡＭ１４側へ漏れる漏れ信号がＣＫＥ入力ポートに入力されるのを防止することができる。
【００４１】
プルダウン抵抗１８は、ＦＥＴ１６が非接続状態である時の電圧レベルを接地電圧に固定するための抵抗素子であり、ＦＥＴ１９のソース端子とＤＤＲ−ＳＤＲＡＭ１４の入力ポートとの間に設けられている。
【００４２】
リセット回路１５は、省電力モードから通常モードへ移行する際に、リセット信号、ゲート信号Ａ及びＢを生成し、それぞれＣＰＵ１２、ＦＥＴ１６及び１９へ出力する制御信号生成ユニットである。リセット信号は、ＣＰＵ１２に印加される電源電圧が安定するまでの間、ＣＰＵ１２に内部状態を保持させるための制御信号である。
【００４３】
ＣＰＵ１２は、通常モードへ移行する際に、リセット回路１５から入力されるリセット信号に基づいて、初期化処理を行う。初期化処理では、内部レジスタに既定値を書き込み、或いは、ＣＫＥ出力ポートを含む入出力ポートの電圧レベルを既定レベルに移行させる動作が行われる。ＣＰＵ１２は、この様な初期化処理において、ＣＫＥ出力ポートの電圧レベルを有効化レベルへ切り替える。
【００４４】
上述したＣＰＵ１２、ＲＯＭ１３、ＤＤＲ−ＳＤＲＡＭ１４、リセット回路１５、ＦＥＴ１６，１９、プルダウン抵抗１７及び１８は、例えば、共通の制御基板上に実装される。
【００４５】
＜ＣＰＵ１２＞
図２は、図１のＣＰＵ１２内の機能構成の一例を示したブロック図である。このＣＰＵ１２は、省電力制御部１２１、メモリコントローラ１２２及び初期化指示部１２３により構成される。省電力制御部１２１は、省電力モードへ切り替えるための制御信号を生成し、電源回路１１へ出力するとともに、メモリコントローラ１２２に対して省電力モードへの移行を指示する。
【００４６】
メモリコントローラ１２２は、ＤＤＲ−ＳＤＲＡＭ１４に対するデータの入出力を制御するためのＳＤＲＡＭ制御プロセッサであり、セルフリフレッシュ指示部２１、メモリ状態フラグ２２、ＣＫＥ生成部２３及びリフレッシュコマンド生成部２４により構成される。
【００４７】
ＣＫＥ生成部２３は、通常モードにおいて、ＣＫＥ信号を生成し、ＣＫＥ出力ポートから出力する。リフレッシュコマンド生成部２４は、通常モードにおいて、ＤＤＲ−ＳＤＲＡＭ１４をリフレッシュさせるためのリフレッシュコマンドを定期的に生成し、データ出力ポートから出力する。
【００４８】
セルフリフレッシュ指示部２１は、省電力モードへ移行する際に、ＣＫＥ出力ポートの電圧レベルを無効化レベルへ切り替えるとともに、セルフリフレッシュモードへの移行を指示するためのリフレッシュコマンドを生成してデータ出力ポートから出力する。このセルフリフレッシュ指示部２１は、省電力モードへ移行する際に、ＤＤＲ−ＳＤＲＡＭ１４がセルフリフレッシュモード中であることを示すメモリ状態フラグ２２を能動化する。ＣＫＥ出力ポートの切り替え、リフレッシュコマンドの出力及びメモリ状態フラグ２２の能動化処理は、省電力モードへ移行する前に実行される。
【００４９】
初期化指示部１２３は、省電力モードから通常モードへ移行した際に、ＲＯＭ１３からプログラムを読み出して動作し、リセット回路１５から入力されるリセット信号に基づいて、メモリコントローラ１２２に初期化処理の実行を指示する。
【００５０】
ＣＫＥ生成部２３は、初期化指示部１２３からの指示に基づいて初期化処理を行い、初期化処理が終了すれば、メモリ状態フラグ２２に基づいて、ＣＫＥ出力ポートの電圧レベルを有効化レベルへ切り替える。
【００５１】
上記初期化処理では、内部レジスタの状態をプログラムにより予め定められた状態へ移行させ、或いは、ＣＫＥ出力ポートを含む各種入出力ポートの電圧レベルを既定レベルへ切り替える動作が行われる。
【００５２】
図３は、図１のデータ処理装置１における通常モードへの移行時の動作の一例を示したタイミングチャートである。この図には、メモリコントローラ１２２のＣＫＥ出力ポートの状態と、リセット信号、ゲート信号Ａ，Ｂと、ＤＤＲ−ＳＤＲＡＭ１４のＣＫＥ入力ポートの状態が示されている。
【００５３】
この例では、時刻ｔ１において省電力モードが解除され、ＣＰＵ１２に対する電力供給が再開される。メモリコントローラ１２２のＣＫＥ出力ポートは、リセット信号が時刻ｔ２においてＬレベルからＨレベルへ移行するのに同期して、電圧レベルがＬレベルからＨレベルへ切り替えられる。
【００５４】
メモリコントローラ１２２は、時刻ｔ２から時刻ｔ３までの間、リセット信号に基づいて初期化処理を行う。ＣＫＥ出力ポートは、リセット信号が時刻ｔ３においてＬレベルへ移行するのに同期して、電圧レベルがＬレベルへ切り替えられる。
【００５５】
ゲート信号Ａは、メモリコントローラ１２２の初期化処理が終了した後の時刻ｔ４において、ＬレベルからＨレベルへ切り替えられ、ＦＥＴ１６が接続状態へ移行する。つまり、少なくともメモリコントローラ１２２の初期化処理中は、ＦＥＴ１６が非接続状態であり、ＣＫＥ出力ポートの電圧レベルの変動がマスクされ、初期化処理が終了する前にセルフリフレッシュモードが解除されるのを防止することができる。
【００５６】
ゲート信号Ｂは、時刻ｔ５において、ＨレベルからＬレベルへ切り替えられ、ＦＥＴ１９が非接続状態へ移行する。つまり、少なくともメモリコントローラ１２２の初期化処理中は、ＦＥＴ１９が接続状態であり、ソース端子側の電圧変動に起因してＦＥＴ１６のドレイン端子から漏れる漏れ信号がＤＤＲ−ＳＤＲＡＭ１４のＣＫＥ入力ポートに入力されるのを防止することができる。
【００５７】
メモリコントローラ１２２は、時刻ｔ６において、ＤＤＲ−ＳＤＲＡＭ１４のセルフリフレッシュモードを解除するために、ＣＫＥ出力ポートの電圧レベルをＨレベルへ切り替える。ＤＤＲ−ＳＤＲＡＭ１４のＣＫＥ入力ポートの電圧レベルは、時刻ｔ７において、Ｈレベルへ移行している。時刻ｔ６から時刻ｔ７までの時間Ｔ１は、ＣＫＥ信号がＦＥＴ１６を通過する際の信号遅延である。この時間Ｔ１は、ＣＫＥ信号が論理積ゲートなどのゲートロジック回路を通過する際の遅延時間に比べて短く、ＤＤＲ−ＳＤＲＡＭ１４がＣＫＥ信号に要求するセットアップ時間を十分に満たすことができる。
【００５８】
本実施の形態によれば、ゲート信号ＡをＦＥＴ１６のゲート端子に一定期間入力することにより、通常モードへ移行した際にＣＰＵ１２内のメモリコントローラ１２２から出力されるＣＫＥ信号を遮断することができる。このため、メモリコントローラ１２２の初期化処理が終了するまでＤＤＲ−ＳＤＲＡＭ１４のセルフリフレッシュモードが解除されないようにすることができる。また、ＣＫＥ信号がＦＥＴ１６を通過する際の信号遅延は、論理積ゲートなどのゲートロジック回路を通過する場合に比べて小さい。このため、ＤＤＲ−ＳＤＲＡＭ１４のセットアップ時間を十分に満たすことができ、メモリコントローラ１２２から出力されるＣＫＥ信号をＤＤＲ−ＳＤＲＡＭ１４が正しく取り込むことができる。
【００５９】
また、通常モードへ移行した後の一定期間、ＦＥＴ１６のドレイン端子の電圧レベルを無効化レベルに固定することができる。このため、通常モードへ移行した際に、ＦＥＴ１６を介してＤＤＲ−ＳＤＲＡＭ１４側へ漏れる漏れ信号がＣＫＥ入力ポートに入力されるのを防止することができる。従って、ＦＥＴ１６のスイッチング動作を利用して、メモリコントローラ１２２から出力されるＣＫＥ信号を一定期間マスクする場合に、漏れ信号によるＤＤＲ−ＳＤＲＡＭ１４の誤動作を防止することができる。
【００６０】
実施の形態２．
実施の形態１では、リセット回路１５がゲート信号Ａ，Ｂを別個の独立した制御信号として生成する場合の例について説明した。これに対し、本実施の形態では、ゲート信号Ｂがゲート信号Ａを反転させることによって作成される場合について説明する。
【００６１】
図４は、本発明の実施の形態２によるデータ処理装置１の一構成例を示した図である。このデータ処理装置１は、図１のデータ処理装置１と比較すれば、否定論理ゲート回路２０を備えている点で異なる。
【００６２】
否定論理ゲート回路２０は、ゲート信号Ａを反転させてゲート信号Ｂを生成するゲートロジック回路であり、出力端子がＦＥＴ１９のゲート端子に接続されている。本実施の形態によれば、ゲート信号Ｂをゲート信号Ａとは別個に作成する場合に比べて、ＦＥＴ１６，１９をスイッチングさせる制御信号の生成部の構成を簡素化することができる。
【００６３】
なお、実施の形態１及び２では、ＦＥＴ１６のドレイン端子の電圧レベルを無効化レベルに固定するのにＦＥＴ１９を用いる場合の例について説明した。しかし、本発明は、ゲート信号Ｂに基づいてスイッチングする半導体スイッチング素子をこれに限定するものではない。例えば、ＦＥＴ１９に代えて、バイポーラトランジスタ又は抵抗内蔵トランジスタを用いても良い。抵抗内蔵トランジスタは、バイポーラトランジスタと、ベース端子への入力電流を制限し、或いは、出力電圧を安定させるための制限抵抗により構成されるいわゆるデジタルトランジスタである。
【００６４】
また、実施の形態１及び２では、ＣＰＵ１２がメモリコントローラ１２２を内蔵している場合の例について説明した。しかし、本発明は、通常モードへ移行した際の初期化処理においてＣＫＥ出力ポートの電圧レベルを有効化レベルへ切り替えるメモリコントローラがＣＰＵとは別個の回路チップからなるものにも適用することができる。
【００６５】
また、実施の形態１では、リセット回路１５がゲート信号Ａ及びＢを生成する場合の例について説明し、実施の形態２では、リセット回路１５がゲート信号Ａを生成し、否定論理ゲート回路２０がゲート信号Ｂを生成する場合の例について説明した。しかし、本発明は、ＦＥＴ１６，１９の制御信号を生成する生成部の構成をこれに限定するものではない。例えば、ＦＥＴ１６，１９の制御信号をサブコントローラを用いてソフトウェア的に作成し、或いは、アナログ回路を用いてハードウェア的に作成するような構成であっても良い。
【００６６】
また、実施の形態１及び２では、ＦＥＴ１６のドレイン端子の電圧レベルを無効化レベル（接地電圧）に固定するのにＦＥＴ１９及びプルダウン抵抗１８が用いられる場合の例について説明した。しかし、本発明には、プルダウン抵抗１８のみを設け、ＦＥＴ１９を設けないものも含まれる。また、ＦＥＴ１６が非接続状態である期間中は、少なくともＦＥＴ１９が接続状態となるように構成すれば、プルダウン抵抗１８を省略することもできる。
【符号の説明】
【００６７】
１  データ処理装置
１１  電源回路
１２  ＣＰＵ
１３  ＲＯＭ
１４  ＤＤＲ−ＳＤＲＡＭ
１５  リセット回路
１６，１９  ＦＥＴ
１７，１８  プルダウン抵抗
２０  否定論理ゲート回路
２１  セルフリフレッシュ指示部
２２  メモリ状態フラグ
２３  ＣＫＥ生成部
２４  リフレッシュコマンド生成部
１２１  省電力制御部
１２２  メモリコントローラ
１２３  初期化指示部
【図１】
2013125398.tif 000003
【図２】
2013125398.tif 000004
【図３】
2013125398.tif 000005
【図４】
2013125398.tif 000006