(57)【要約】【課題】配線基板の配線密集領域において信号配線の配線長を極力短くする。【解決手段】配線基板１０１と、配線基板１０１の一面に形成された複数の接続パッド１０７と、配線基板１０１の他面に形成された複数のランド１１０と、配線基板１０１内に設けられた信号用貫通ビア１１１と、信号用貫通ビア１１１を介して、接続パッド１０７とランド１１０とを接続するための信号用配線１１２を有する半導体装置１００である。配線基板１０１の配線密集領域において、信号用貫通ビア１１１は、ランド１１０と接続パッド１０７との距離が最小となるような位置に設けられている。【選択図】図３
2013125765.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の一面に形成された複数の接続パッドと、
前記配線基板の他面に形成された複数のランドと、
前記配線基板内に設けられた信号用貫通ビアと、
前記信号用貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、
前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする半導体装置。
【請求項２】
前記配線基板の一面に形成された略長方形状の半導体チップと、
前記半導体チップの第１の短辺側に配置された複数の第１の電極パッドと、
前記半導体チップの第２の短辺側に配置され、前記複数の第１の電極パッドより多い数の複数の第２の電極パッドをさらに有し、
前記複数の接続パッドは、前記第１及び第２の電極パッドと電気的に接続され、
前記配線基板の配線密集領域は、前記半導体チップの前記第２の短辺側に対応することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップの第２の短辺側において、電源・ＧＮＤ用配線は、前記接続パッドに近い位置にある電源・ＧＮＤ用貫通ビアのみを残すと共に、前記信号用貫通ビアよりも前記接続パッドから遠い位置に配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電源・ＧＮＤ用配線は、ベタパターンと異なるパターンで、かつ前記信号用配線と同等の幅で形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体チップは、前記ランドと前記接続パッドとの間のスペースが広くなるように、前記第１の短辺側にシフトして配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記半導体チップの前記第２の短辺側において、前記信号用貫通ビアは前記接続パッドと前記ランドとの間に設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記接続パッドと前記配線基板の端部との間に、電源・ＧＮＤ用貫通ビアが設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ランドは、前記配線基板の外周に配置されていることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記ランドは、前記配線基板の外周に２列で配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ランドには、はんだボールが配置されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配線パターンが設けられた配線基板を有する半導体装置に関する。
【背景技術】
【０００２】
近年、複数の半導体パッケージを多段に積層したパッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ：ＰＯＰ）構造を有する半導体装置が存在する。
【０００３】
これに関連する技術として、例えば、特開２００９−７０９６５号公報（特許文献１）がある。特許文献１には、上記ＰＯＰ構造の半導体装置が開示されている。
【０００４】
上記ＰＯＰ構造においては、コントローラとメモリとのパッケージを積層する場合、下側のパッケージがコントローラチップ、上側のパッケージがメモリチップの組合せとなるのが一般的である。そして、上側のパッケージは、下側のパッケージの基板の外周で接続されるため、外周のみに外部端子（バンプ電極）が配置された構造となる。
【０００５】
しかしながら、上側のパッケージでは、外周のみに外部端子が配置されており、配線基板のボンディングパッドが密集するエリア（配線密集領域）では、ボンディングパッドからランドへ直線的な配線が困難である。
【０００６】
このため、配線基板の一面のボンディングパッドから中央方向に向かって配線を引き回し、貫通ビアを介して配線基板の他面に引き回してから、他面の外周に配置されたランドに接続している。この結果、配線基板上の配線の配線長が長くなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−７０９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、配線基板の配線密集領域において信号配線の配線長を極力短くすることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、
配線基板と、
前記配線基板の一面に形成された複数の接続パッドと、
前記配線基板の他面に形成された複数のランドと、
前記配線基板内に設けられた信号用貫通ビアと、
前記信号用の貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、
前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、配線基板の配線密集領域において信号配線の配線長を極力短くすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態が適用されるＰＯＰ構造の半導体装置の構成を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置である上段パッケージ（メモリパッケージ）の概略構成を示す平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置である上段パッケージ（メモリパッケージ）の概略構成を示す断面図である。
【図４】半導体装置の配線パターンの参考例について説明するための平面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の配線パターンの概略構成を示す平面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の組立フローを示す断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の概略構成を示す平面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の概略構成を示す断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の配線パターンの概略構成を示す平面図である。
【図１０】本発明の第３の実施の形態に関連する半導体装置の構成を示す平面図である。
【図１１】図１０に示す半導体装置の配線パターンの構成を示す平面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の構成及び配線パターンを示す平面図である。
【図１３】本発明の第４の実施の形態に係る半導体装置の構成を示す平面図である。
【図１４】本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１３】
図１は、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ：ＰＯＰ）構造の半導体装置の構成を示す断面図である。
【００１４】
ＰＯＰ構造の半導体装置１０００は、上段パッケージ（メモリパッケージ）１００と下段パッケージ（コントローラパッケージ）２００を有する。
【００１５】
下段パッケージ２００は、配線基板２０１上にコントローラチップ２０２がフリップチップ実装されており、配線基板２０１の一面のコントローラチップ２０２の周囲には、上段パッケージ１００との接続用のランド２０３が配置されている。配線基板２０１の他面には、はんだボール２０４が設けられている。そして、下段パッケージ２００の上方に、上段パッケージ１００が積層搭載されている。
【００１６】
上段パッケージ１００は、下段パッケージ２００のコントローラチップ２０２を避けるように配線基板１０１の他面の外周に２列で外部端子としてのはんだボール１０２が配置されている。
【００１７】
次に、図２及び図３を参照して、上段パッケージ（メモリパッケージ）１００の構成について詳細に説明する。ここで、図２は、上段パッケージ１００の構成を示す平面図であり、図３は、上段パッケージ１００の構成を示すＡ−Ａ’断面図である。また、以降、上段パッケージ１００のことを半導体装置と呼ぶ。
【００１８】
図２及び図３に示すように、配線基板１０１の一面の略中央部位に、接着部材１１３を介して第１の半導体チップ（第１のメモリチップ）１０３が回路形成面を上に向けて搭載されている。配線基板１０１は、例えば、ガラスエポキシ配線基板である。
【００１９】
第１の半導体チップ１０３は、例えば、略長方形の板状で、短辺側にそれぞれ複数の電極パッド１０４が配置されている。そして、第１の半導体チップ１０３は、一つの短辺側には、他方の短辺側よりも電極パッド１０４が多く配置されている（図２参照）。
【００２０】
第１の半導体チップ１０３の上方には、第２の半導体チップ（第２のメモリチップ）１０５が回路形成面を上に向けて積層搭載されている。第２の半導体チップ１０５は、第１の半導体チップ１０３と同様に構成されている。具体的には、第２の半導体チップ１０５は、例えば、略長方形の板状で、短辺側にそれぞれ複数の電極パッド１０６が配置されている（図２参照）。そして、第２の半導体チップ１０５は、一つの短辺側には、他方の短辺側よりも電極パッド１０６が多く配置されている。第２の半導体チップ１０５は、第１の半導体チップ１０３に対して９０°回転させた状態で、第１の半導体チップ１０３の電極パッド１０４を露出させるように積層されている。
【００２１】
配線基板１０１の一面には、第１の半導体チップ１０３の電極パッド１０４及び第２の半導体チップ１０５の電極パッド１０６に対応して、複数の接続パッド１０７が配置されている。そして、第１の半導体チップ１０３の電極パッド１０４及び第２の半導体チップ１０５の電極パッド１０６と、それらに対応する接続パッド１０７が、Ａｕ等からなる導電性のワイヤ１０８により電気的に接続されている。
【００２２】
そして、第１の半導体チップ１０３、第２の半導体チップ１０５及びワイヤ１０８を覆うように、配線基板１０１の一面には、封止体（封止樹脂）１０９が形成されている。
【００２３】
また、配線基板１０１の他面には、複数のランド１１０が配置されており、ランド１１０にははんだボール１０２がそれぞれ設けられている。ランド１１０と接続パッド１０７とは、配線基板１０１内の貫通ビア１１１を介して配線１１２により接続されている。
【００２４】
ここで、図４（ａ）、（ｂ）を参照して、半導体装置の配線パターンの参考例について説明する。
【００２５】
一般的に、コントローラとメモリをシステム基板上に平置きしたシステムと比べ、POP構造では配線長を短くできるので、終端をしなくても、波形品質を良好に保つことは可能である。しかし、高速化の要求は留まることはなく、ＰＯＰ構造用のパッケージ設計においても、短配線長化を考える必要がでてきた。
【００２６】
動作速度 400Mbpsから 800-1066Mbpsでのパッケージ設計では、図４に示すように、信号間のクロストーク・ノイズ低減や信号〜電源／GND間のループ・インダクタンス（Loop lnductance）を低減するために用いられているシールド・ラインに対し、多数の貫通ビアを配置し、パッケージ基板でのノイズ対策を行っているものがある。
【００２７】
動作速度1600Mbpsの実現には、ドライバやレシーバの改良、端子容量の削減等、パッケージ設計以外の改善も必要になる。しかし、短配線長化を実現するためのパッケージ設計は、動作速度1600Mbpsの実現に向けての大きな課題である。
【００２８】
短配線長化の妨げになっている要因として、シールド・ラインのルーティング（Routing）以外にも様々な要因があり、パッケージに割り当てられている信号や電源・GNDの配置、パッケージ基板製造に関するビア径やビア配置に関する制約、大容量化の要求に対応する半導体装置のダイサイズの大型化とパッケージサイズの小型化のトレード・オフなどが挙げられる。
【００２９】
図４に示すように、配線基板４００の配線密度が高い場所では、信号配線４０１をルーティングする際、接続パッド４０２から配線基板４００の内側に信号配線４０１をルーティングした後、信号用の貫通ビア４０３を介してランド４０４〜４０６に向かって信号配線４０１が折り返すように接続される。このようにルーティングされている信号配線４０１の短配線長化を行うには、信号用の貫通ビア４０３をできる限りランド４０４〜４０６に近づける必要がある。
【００３０】
しかし、電源・ＧＮＤ用配線４０７、４０８に対して多くの貫通ビアを配置すると、電源・ＧＮＤ用配線４０７、４０８はビア径に近い配線幅でルーティングされてしまう。また、電源・ＧＮＤ用配線４０７、４０８の貫通ビアにより、信号線の貫通ビア４０３を配置するエリアをランド４０４〜４０６に近い位置に確保することが困難になり、信号配線用の貫通ビア４０３を配置できるエリアまで信号配線４０１をルーティングする必要がある。この結果、信号配線の配線長が長くなってしまう。
【００３１】
次に、図５を参照して、本発明の第１の実施の形態に係る半導体装置１００の配線パターンについて説明する。図５は、第１の実施の形態に係る半導体装置１００の配線パターンの概略構成を示す平面図である。
【００３２】
上記図４に示す配線パターンの参考例で生じるような問題（信号配線の配線長が長くなる）を解決するため、信号線の貫通ビアをランドに近い位置に配置し、電源・ＧＮＤ用の配線への貫通ビアは、低インダクタンス化に有効な貫通ビアを除き、信号配線よりもビアをランドに近い位置に配置せず、電源・ＧＮＤ用の配線幅を太くしないようにする。これにより、配線密度の高い場所に対し、信号線の貫通ビアを配置できるエリアを確保し、信号配線の短配線長化を実現する。
【００３３】
以下、図５（ａ）、（ｂ）を参照して、本発明の第１の実施の形態に係る半導体装置１００の配線パターンについて詳細に説明する。
【００３４】
第１の実施の形態に係る半導体装置１００に用いる配線基板５００（図２の配線基板１０１に対応）では、配線パターンの密度の高い領域、例えば、メモリチップである第の半導体のチップ１０３の電極パッド１０４が多く配置された端部側で配線パターンの密度が高くなる（図２参照）。
【００３５】
この配線パターンの密度の高い領域では、例えば、図５に示すように、インダクタンスは、ランド５０１〜５０３から接続パッド５０４までの距離によって決まる。よって、電源・ＧＮＤ用の配線は、接続パッド５０４に近い位置にある貫通ビア５０５、５０６のみを残すようにすると共に、信号用の貫通ビア５０７よりも接続パッド５０４から遠い位置に配置する。
【００３６】
また、配線パターンの密度の高い領域では、電源・ＧＮＤ用の配線をベタパターンとせず、信号配線５０８と同様な幅の配線で形成する（図４では、配線パターンの密度の高い領域では、電源・ＧＮＤ用の配線はベタパターンとなっているが、図５では、ベタパターンとなっていない）。
【００３７】
このように構成することで、電源・ＧＮＤ用の配線の低インダクタンス化を図ることができると共に、配線密度の高い領域で信号用の貫通ビア５０７を接続パッド５０４に近い位置に配置することができる。また、信号用の貫通ビア５０７を接続パッド５０４に近い位置に配置できるので、ＰＯＰ構造の半導体装置において信号用配線の短配線長化を図ることができる。さらに、信号用配線の短配線長化できることで、1600Ｍｂｐｓでの動作やそれ以上、例えば２１３３Mbpsでの動作における安定な動作が可能となる。
【００３８】
次に、図６を参照して、第１の実施の形態に係る半導体装置１００の組立フローについて説明する。図６は、第１の実施の形態に係る半導体装置１００の組立フローを示す断面図である。尚、図３に示す部位と同じ部位には同じ参照符号が付されている。
【００３９】
まず、図６（ａ）に示すような配線基板１０１が準備される。配線基板１０１に一面には、接続パッド１０７が配置されており、配線基板１０１に一面には、ランド１１０が配置されている。
【００４０】
次に、図６（ｂ）に示すように、裏面に接着部材１１３が形成された第１の半導体チップ１０３が配線基板１０１に搭載される。さらに、裏面に接着部材が形成された第２の半導体チップ１０５が第１の半導体チップ１０３に積層される。
【００４１】
次に、図６（ｃ）に示すように、第１の半導体チップ１０３の電極パッド１０４と配線基板１０１の接続パッド１０７とをワイヤ１０８により電気的に接続する。
【００４２】
ここで、ワイヤ１０８は例えばＡｕ等からなり、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤ１０８を第１の半導体チップ１０３の電極パッド１０４上に超音波熱圧着することで接続し、その後、所定のループ形状を描き、ワイヤ１０８の後端を対応する接続パッド１０７上に超音波熱圧着することで結線される。
【００４３】
次に、図６（ｄ）に示すように、一括モールドすることで、配線基板１０１の一面上に封止樹脂（封止体）１０９が形成される。封止樹脂１０９は、例えば、図示しないトランスファモールド装置の上型と下型からなる成形金型で、配線基板１０１を型締めし、ゲートから上型と下型によって形成されたキャビティ内に熱硬化性のエポキシ樹脂を圧入させ、キャビティ内に充填された後、熱硬化させることで形成される。
【００４４】
その後、図６（ｅ）に示すように、配線基板１０１の他面のランド１１０上に導電性のはんだボール１０２を搭載し、外部端子（バンプ電極）を形成する。ボールマウント工程では、配線基板１０１上のランド１１０の配置に合わせて複数の吸着孔が形成された図示しない吸着機構を用いて、はんだボール１０２を吸着孔に保持し、保持されたはんだボール１０２にフラックスを転写形成し、配線基板１０１のランド１１０に一括搭載する。ボール搭載後、リフローすることで外部端子が形成される。
【００４５】
外部端子の形成された配線基板１０１は、図６（ｆ）に示すように、ダイシングライン６００で切断・分離し個片化する。基板ダイシングは、配線基板１０１の封止樹脂１０９をダイシングテープ（図示せず）に接着し、ダイシングテープによって配線基板１０１を支持する。配線基板１０１を図示しないダイシングブレードにより縦横にダイシングライン６００を切断して配線基板１０１を個片化する。個片化完了後、ダイシングテープからピックアップすることで、図３に示すような半導体装置１００が得られる。
【００４６】
次に、図７、図８、図９を参照して、本発明の第２の実施の形態に係る半導体装置の構成について説明する。図７、図８は、第２の実施の形態に係る半導体装置の構成を示す平面図及び断面図である。図９は、第２の実施の形態に係る半導体装置の配線パターンを示す平面図である。
【００４７】
第２の実施の形態に係る半導体装置７００は、第１の実施の形態に係る半導体装置１００と同様に構成されているが、第１の半導体チップ１０３と第２の半導体チップ１０５の配置が第１の実施の形態に係る半導体装置１００と異なっている。尚、図２、図３に示す部位と同じ部位には同じ参照符号が付されている。
【００４８】
第２の実施の形態では、第１の半導体チップ１０３と第２の半導体チップ１０５は、図７、図８に示すように、それぞれ電極パッド１０４が多く配置された短辺側が広くなるように、電極パッド１０４が少なく配置された短辺側にシフトするように、配線基板１０１上に搭載されている。
【００４９】
第２の実施の形態では、第１の実施の形態と同様な効果が得られると共に、第１の半導体チップ１０３と第２の半導体チップ１０５を電極パッド１０４の数の少ない短辺側にシフトすることで、信号用の貫通ビア１１１を接続パッド１０７とランド１１０の間に配置することが可能となる。さらに、信号用配線の短配線長化を図ることができる。
【００５０】
また、図９に示すように、電源・ＧＮＤ用の低インダクタンス化のための貫通ビア５０５を、接続パッド５０４と配線基板５００の端部との間に配置することが可能となり、さらに配線エリアを確保することができる。
【００５１】
次に、図１０、図１１、図１２を参照して、本発明の第３の実施の形態に係る半導体装置の構成について説明する。図１０は、第３の実施の形態に関連する半導体装置の概略構成を示す平面図である。図１１は、図１０に示す半導体装置の配線パターンの概略構成を示す平面図である。図１２は、第３の実施の形態に係る半導体装置の配線パターンの概略構成を示す平面図である。
【００５２】
信号配線の一部の配線長が長くなってしまう理由の一つとして、割り当てられているはんだボールの配置がある。
【００５３】
図１０に示すように、例えば、DQ_Aに関連する信号は、一辺 (辺１)に割り当てきれず、異なる辺(辺２)にまたがって、信号が割り当てられる場合がある。このような場合、図１１（ａ）、（ｂ）、（ｃ）に示すように、短い配線長グループ（Ｇｒ）と長い配線長グループ（Ｇｒ）ができてしまい、上記第２の実施の形態を用いたとしても、信号配線の短配線長化には限界がある。
【００５４】
そこで、第３の実施の形態では、図１２に示すように、はんだボール１２０のピッチを狭くする。あるいは、１辺のはんだボール１２０の列を増やす。このようにして、一辺の総はんだボール数を増やすようにする。これにより、一辺に全ての信号グループを割り当て、信号配線の短配線長化を実現する。
【００５５】
次に、図１３（ａ）、（ｂ）を参照して、本発明の第４の実施の形態に係る半導体装置の構成について説明する。ここで、図１３（ａ）は、比較例の概略図であり、図１３（ｂ）は第４の実施の形態に係る半導体装置の概略構成を示す平面図である。
【００５６】
図１３（ｂ）に示すように、半導体チップ１３０の形状の縦横比を１に近づけ、接続パッド１３１の位置をはんだボール１３２の位置から離す。このような構成の下、配線エリアを確保し、接続パッド１３１からはんだボール１３２までの配線が折り返すことなくルーティングが行える。
【００５７】
次に、図１４を参照して、本発明の第５の実施の形態に係る半導体装置の概略構成について説明する。
【００５８】
ダイサイズ（チップサイズ）の大型化とパッケージサイズの小型化などによる制約により、接続パッドの位置が、パッケージの外周に近い位置になってしまう。
【００５９】
このような場合、図１４に示すように、パッケージ１４０上に配置されたサブプリント基板１４１上に半導体チップ（ダイ）１４２をバンプ１４３、電極パッド１４４を介してフリップ・チップ実装し、ボンディングワイア１４５を内側に配置することで、接続パッド１４６の位置を内側にする。
【００６０】
これにより、接続パッド１４５からはんだボール１４７までの配線を折り返すことなくルーティングが行える。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６２】
上記実施の形態では、２つの半導体チップを積層搭載したMCP（Multi Chip Package）に適用した場合について説明したが、一つの半導体チップを搭載したＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）に適用しても良い。また３チップ以上のＭＣＰに適用しても良い。
【００６３】
また、本実施の形態では、ガラスエポキシ配線基板を用いた場合について説明したが、周辺のみに外部端子が配置され、配線パターンが密集する領域を有する配線基板であれば、ポリイミド等からなるフレキシブル配線基板に適用しても良い。
【００６４】
上述した実施の形態に係る半導体装置は、以下の付記のようにも記載され得るが、以下には限られない。
【００６５】
［付記１］
配線基板と、
前記配線基板の一面に形成された複数の接続パッドと、
前記配線基板の他面に形成された複数のランドと、
前記配線基板内に設けられた信号用貫通ビアと、
前記信号用貫通ビアを介して、前記接続パッドと前記ランドとを接続するための信号用配線を有し、
前記配線基板の配線密集領域において、前記信号用貫通ビアは、前記ランドと前記接続パッドとの距離が最小となるような位置に設けられていることを特徴とする半導体装置。
【００６６】
［付記２］
前記配線基板の一面に形成された略長方形状の半導体チップと、
前記半導体チップの第１の短辺側に配置された複数の第１の電極パッドと、
前記半導体チップの第２の短辺側に配置され、前記複数の第１の電極パッドより多い数の複数の第２の電極パッドをさらに有し、
前記複数の接続パッドは、前記第１及び第２の電極パッドと電気的に接続され、
前記配線基板の配線密集領域は、前記半導体チップの前記第２の短辺側に対応することを特徴とする付記１に記載の半導体装置。
【００６７】
［付記３］
前記半導体チップの第２の短辺側において、電源・ＧＮＤ用配線は、前記接続パッドに近い位置にある電源・ＧＮＤ用貫通ビアのみを残すと共に、前記信号用貫通ビアよりも前記接続パッドから遠い位置に配置されることを特徴とする付記２に記載の半導体装置。
【００６８】
［付記４］
前記電源・ＧＮＤ用配線は、ベタパターンと異なるパターンで、かつ前記信号用配線と同等の幅で形成されていることを特徴とする付記３に記載の半導体装置。
【００６９】
［付記５］
前記半導体チップは、前記ランドと前記接続パッドとの間のスペースが広くなるように、前記第１の短辺側にシフトして配置されていることを特徴とする付記２に記載の半導体装置。
【００７０】
［付記６］
前記半導体チップの前記第２の短辺側において、前記信号用貫通ビアは前記接続パッドと前記ランドとの間に設けられていることを特徴とする付記５に記載の半導体装置。
【００７１】
［付記７］
前記接続パッドと前記配線基板の端部との間に、電源・ＧＮＤ用貫通ビアが設けられていることを特徴とする付記６に記載の半導体装置。
【００７２】
［付記８］
前記ランドは、前記配線基板の外周に配置されていることを特徴とする付記１から７のいずれか１項に記載の半導体装置。
【００７３】
［付記９］
前記ランドは、前記配線基板の外周に２列で配置されていることを特徴とする付記８に記載の半導体装置。
【００７４】
［付記１０］
前記ランドには、はんだボールが配置されていることを特徴とする付記１から９のいずれか１項に記載の半導体装置。
【００７５】
［付記１１］
前記第１及び第２の電極パッドと前記接続パッドとは、導電性のワイヤにより電気的に接続されることを特徴とする付記１から１０のいずれか１項に記載の半導体装置。
【００７６】
［付記１２］
前記半導体チップの上方には、他の半導体チップが配置されていることを特徴とする付記１から１１のいずれか１項に記載の半導体装置。
【００７７】
［付記１３］
前記他の半導体チップは、前記半導体チップに対して９０°回転させた状態で、前記半導体チップの前記第１及び第２の電極パッドが露出するように配置されていることを特徴とする付記１２に記載の半導体装置。
【００７８】
［付記１４］
前記配線基板の一面には、前記半導体チップ、前記他の半導体チップ及び前記導電性のワイヤを覆うように封止体が形成されていることを特徴とする付記１２又は１３に記載の半導体装置。
【００７９】
［付記１５］
前記配線基板の下方には、前記はんだボールを介して他の配線基板が配置されていることを特徴とする付記１０に記載の半導体装置。
【００８０】
［付記１６］
前記他の配線基板の一面には、他の半導体チップが配置されており、前記はんだボールは前記他の半導体チップを避けるように配置されていることを特徴とする付記１５に記載の半導体装置。
【００８１】
［付記１７］
前記配線基板はメモリパッケージであり、前記他の配線基板はコントローラパッケージであることを特徴とする付記１５又は１６に記載の半導体装置。
【００８２】
［付記１８］
前記半導体チップはメモリチップであり、前記他の半導体チップはコントローラチップであることを特徴とする付記１６又は１７に記載の半導体装置。
【符号の説明】
【００８３】
１００  上段パッケージ
１０１  配線基板
１０２  はんだボール
１０３  第１の半導体チップ
１０４  電極パッド
１０５  第２の半導体チップ
１０６  電極パッド
１０７  接続パッド
１０８  ワイヤ
１０９  封止体
１１０  ランド
１１１  貫通ビア
１１２  配線  
１１３  接着部材
２００  下段パッケージ
２０１  配線基板
２０２  コントローラチップ
２０３  ランド
２０４  はんだボール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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