(57)【要約】【課題】  検知マージンを大きくして可変抵抗素子の抵抗状態をより正しく検知することができ、且つ、面積低減によりコスト抑制を図ることができる不揮発性メモリセル及び不揮発性半導体記憶装置を提供する。【解決手段】  第１電極と第２電極の間に第１可変抵抗体Ｒ１を挟持してなる第１可変抵抗素子ＲＤ１と、第３電極と第４電極の間に第２可変抵抗体Ｒ２を挟持してなる第２可変抵抗素子ＲＤ２と、ドレイン端子が、第２電極と第４電極に、ゲート端子がワードラインに、ソース端子がコモンラインＣＬに夫々接続されたトランジスタＴと、を備え、第１電極材料の仕事関数が第２電極材料の仕事関数より大きい値に、第３電極材料の仕事関数が第４電極材料の仕事関数より小さい値に設定されるか、または、第１電極材料の仕事関数が第２電極材料の仕事関数より小さい値に、第３電極材料の仕事関数が第４電極材料の仕事関数より大きい値に設定される。【選択図】        図１
2013084640.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に第１可変抵抗体を挟持してなり、前記第１電極と前記第２電極の間に電圧パルスを印加することにより前記第１可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第１可変抵抗素子と、
第３電極と第４電極の間に第２可変抵抗体を挟持してなり、前記第３電極と前記第４電極の間に電圧パルスを印加することにより前記第２可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第２可変抵抗素子と、
ドレイン端子が、前記第１可変抵抗素子の前記第２電極と前記第２可変抵抗素子の前記第４電極に、ゲート端子がワードラインに、ソース端子がコモンラインに夫々接続されたトランジスタと、を備え、
前記第１電極を構成する第１電極材料の仕事関数が、前記第２電極を構成する第２電極材料の仕事関数より大きい値に設定され、前記第３電極を構成する第３電極材料の仕事関数が、前記第４電極を構成する第４電極材料の仕事関数より小さい値に設定される、または、
前記第１電極材料の仕事関数が、前記第２電極材料の仕事関数より小さい値に設定され、前記第３電極材料の仕事関数が、前記第４電極材料の仕事関数より大きい値に設定されることを特徴とする不揮発性メモリセル。
【請求項２】
前記第２電極と前記第４電極が一体に構成され、
前記第１可変抵抗体と前記第２可変抵抗体が一体に構成されてなり、
前記第２電極及び前記第４電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、
前記第１可変抵抗体及び前記第２可変抵抗体を構成し、前記柱状導電体の側面を直接覆うように円筒状に形成される可変抵抗体と、を備え、
前記柱状導電体及び前記可変抵抗体の周囲の領域において、第１絶縁体層、第１電極層、第２絶縁体層、第３電極層、第３絶縁体層がこの順に、下方から垂直方向に積層されてなり、
前記柱状導電体と前記可変抵抗体と前記第１電極層が、前記第１可変抵抗素子を構成し、
前記柱状導電体と前記可変抵抗体と前記第３電極層が、前記第２可変抵抗素子を構成することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記第２電極材料及び前記第４電極材料が同一材料であり、
前記柱状導電体を構成する材料が、Ｗ、ＴｉＮ、ＴａＮの内の何れか１つであり、
前記第１電極材料及び前記第３電極材料の一方が、Ｐｔ、Ｎｉ、Ｒｕの内の何れか１つであり、
前記第１電極材料及び前記第３電極材料の他方が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの内の何れか１つであることを特徴とする請求項２に記載の不揮発性メモリセル。
【請求項４】
前記第１可変抵抗体と前記第２可変抵抗体が一体に構成されてなり、
前記第４電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、
前記第２電極を構成し、前記柱状導電体の側面の一部を直接覆うように筒状に形成された筒状電極層と、
前記第１可変抵抗体及び前記第２可変抵抗体を構成し、前記柱状導電体の側面及び前記筒状電極層の側面を直接覆うように筒状に形成される可変抵抗体と、を備え、
前記柱状導電体及び前記可変抵抗体の周囲の領域において、第１絶縁体層、第１電極層、第２絶縁体層、第３電極層、第３絶縁体層がこの順に、下方または上方から垂直方向に積層され、且つ、前記筒状電極層の底面と頂面の間の位置に前記第１電極層が、前記筒状電極層の底面と頂面の間を除く前記柱状導電体の底面と頂面の間の位置に前記第３電極層が形成され、
前記筒状電極層と前記可変抵抗体と前記第１電極層が、前記第１可変抵抗素子を構成し、
前記柱状導電体と前記可変抵抗体と前記第３電極層が、前記第２可変抵抗素子を構成することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項５】
前記第１電極材料及び前記第４電極材料が同じ第１材料で構成され、
前記第２電極材料及び前記第３電極材料が同じ第２材料で構成されてなり、
前記第１材料及び前記第２材料の一方が、ＴｉＮ、ＴａＮの何れか１つであり、
前記第１材料及び前記第２材料の他方が、Ｔｉ、Ｔａの何れか１つで構成されることを特徴とする請求項４に記載の不揮発性メモリセル。
【請求項６】
前記第１電極材料及び前記第４電極材料が同じ第１材料で構成され、
前記第２電極材料及び前記第３電極材料が同じ第２材料で構成されてなり、
前記第１材料及び前記第２材料の一方が、Ｐｔ、ＴｉＮの何れか１つであり、
前記第１材料及び前記第２材料の他方が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの何れか１つで構成されることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項７】
請求項１〜６の何れか１項に記載の不揮発性メモリセルと、
前記不揮発性メモリセル夫々の前記第１電極に接続する第１ビットラインと、
前記不揮発性メモリセル夫々の前記第３電極に接続する第２ビットラインと、
２つの入力端子が、前記第１ビットラインと前記第２ビットラインに接続されたコンパレータを備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極と第２電極の間に第１可変抵抗体を挟持してなり、第１電極と第２電極の間に電圧パルスを印加することにより第１可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する可変抵抗素子を備える不揮発性メモリセル及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型、電気的に書き換え可能であり、電源を切ってもデータが消えない情報記録媒体である。不揮発性半導体記憶装置は、例えば、容易に持ち運び可能なメモリカードや携帯電話において、装置稼動の初期設定を記憶しておくデータストレージ、プログラムストレージ等として機能可能である。このため、不揮発性半導体記憶装置は、コンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野で用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要が非常に大きくなっている。
【０００３】
尚、フラッシュメモリは、データに論理値“１”を書き込むプログラム動作に比べ、データを論理値“０”に消去する消去動作は、非常に時間がかかる。このため、消去動作を行うときは、ブロック単位で行うことで速度の向上を図っている。但し、消去動作をブロック単位で行うとすると、任意のアドレスについて、ワード単位またはビット単位で消去動作を行えないという問題がある。
【０００４】
このため、現在、フラッシュメモリに代わる新型の不揮発メモリが広く研究されている。新型の不揮発性半導体記憶装置としては、例えば、金属酸化膜に電圧を印加することで抵抗変化がおきる現象を利用した抵抗変化メモリがある。抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、低電圧動作が可能で、プログラム動作及び消去動作を高速に行える。即ち、抵抗変化メモリは、消去動作を高速に行えることから、ブロック単位で消去動作を行う必要がなく、任意のアドレスに対して書き込み動作及び消去動作が可能である。このため、近年、抵抗変化メモリに対する研究開発が盛んに行われている（例えば、特許文献１、非特許文献１及び２参照）。そして、従来はＤＲＡＭに展開して使用していたデータを、そのまま抵抗変化メモリに展開できるので、抵抗変化メモリは、モバイル機器の消費電力の大幅な低減や、使い勝手のさらなる向上が大きく期待できる。
【０００５】
抵抗変化メモリは、第１電極と第２電極の間に可変抵抗体を挟持してなり、第１電極と第２電極の間に電圧パルスを印加することにより可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する可変抵抗素子を備えて構成されている。そして、高抵抗状態と低抵抗状態の各電気抵抗状態にデータとして論理値を当てはめることでメモリとして使用する。抵抗変化メモリに対する書き換え動作（書き込み動作及び消去動作）としては、例えば、逆極性の電圧パルスを印加することにより、可変抵抗素子の抵抗を高抵抗状態と低抵抗状態の間で遷移させるパイポーラスイッチングと呼ばれる駆動方法がある。
【０００６】
抵抗変化メモリにおいて、良好な抵抗変化を実現するためには、可変抵抗体を構成する金属酸化物と電極の一方を構成する金属との間の界面を、オーミック接合またはオーミック接合に近い状態で接合し、導電キャリアのギャップが小さくなるように構成する。更に、可変抵抗体を構成する金属酸化物と電極の他方を構成する金属との間の界面を、ショットキ接合し、導電キャリアのギャップを作るように構成する。このように、可変抵抗素子の抵抗変化が、印加電圧により、非対称な状態となるような構造とすることで、安定したバイポーラスイッチングを実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５３７６２７号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【非特許文献２】Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ２００４，ｐｐ．５８７−５９０，２００４年
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、可変抵抗変化メモリを適用して大容量の不揮発性半導体記憶装置を実現するためには、最先端の微細化に適応し、最先端の加工技術で製造された最小のトランジスタの駆動能力で、データの書き換え動作及び読み出し動作を行えることが必要となる。即ち、１Ｖ程度の低電圧、１０μＡ程度の低電流の書き換え条件で、可変抵抗素子の抵抗を変化させなければならない。一方、集積化された多数の可変抵抗素子の特性は、素子間で一定のばらつきが出ることは避けられない。
【００１０】
ここで、図８は、可変抵抗メモリを用いた不揮発性半導体記憶装置の概略部分構成例を示している。図８に示す不揮発性半導体記憶装置は、一端がビットラインに接続された複数の可変抵抗素子と、ゲート端子がワードラインに、ソース端子がソースラインに、ドレイン端子が可変抵抗素子の他端に夫々接続されたトランジスタと、を備えた可変抵抗メモリを複数備え、当該可変抵抗メモリを列及び行方向にマトリクス状に配置したメモリセルアレイを備えている。更に、当該不揮発性半導体記憶装置は、ローデコーダと、カラムデコーダと、カラムデコーダから出力される複数の信号の内の１つを選択して出力するマルチプレクサと、リファレンス電圧を生成するリファレンスレベル作成用アレイと、マルチプレクサの出力信号の電圧レベル（可変抵抗素子の抵抗値の換算値に相当）をリファレンス電圧の電圧レベル（リファレンス素子の抵抗値の換算値に相当）と比較するセンスアンプと、を備えている。図８に示す不揮発性半導体記憶装置では、センスアンプにより、選択ビットラインの信号の電圧レベルとリファレンス電圧の電圧レベルを比較することにより、可変抵抗素子の抵抗状態を検知する。
【００１１】
ここで、比較的大容量の不揮発性半導体記憶装置において、可変抵抗素子の抵抗状態を正しく検知するためには、以下のようなことを考慮する必要がある。図９は、高抵抗状態の可変抵抗素子の抵抗分布と、低抵抗状態の可変抵抗素子の抵抗分布の一例を示すグラフであり、横軸は抵抗値、縦軸は累積確率である。
【００１２】
図９より、（１）高抵抗状態の可変抵抗素子が取り得る抵抗値の内の最も低い抵抗値＞（リファレンス素子の抵抗値＋センスアンプの不感帯に対応する抵抗値）、（２）低抵抗状態の可変抵抗素子が取り得る抵抗値の内の最も大きい抵抗値＜（リファレンス素子の抵抗値＋センスアンプの不感帯に対応する抵抗値）の２つの関係が成り立たなければならない。ここで、センスアンプの不感帯とは、センスアンプが二つの信号を識別できる最小の信号の強度差のことである。尚、微細化により、書き込み電流が減少すると読み出し電流は更に減少する。更に、集積度が増大すると可変抵抗素子の数に応じて抵抗値のばらつきが増大する。そして、可変抵抗素子の抵抗状態を正しく検知するためのマージンは狭まってくる。このため、検知マージンを大きくする技術が望まれている。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、その目的は、検知マージンを大きくして可変抵抗素子の抵抗状態をより正しく検知することができる不揮発性メモリセルを提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る不揮発性メモリセルは、第１電極と第２電極の間に第１可変抵抗体を挟持してなり、前記第１電極と前記第２電極の間に電圧パルスを印加することにより前記第１可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第１可変抵抗素子と、第３電極と第４電極の間に第２可変抵抗体を挟持してなり、前記第３電極と前記第４電極の間に電圧パルスを印加することにより前記第２可変抵抗体の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第２可変抵抗素子と、ドレイン端子が、前記第１可変抵抗素子の前記第２電極と前記第２可変抵抗素子の前記第４電極に、ゲート端子がワードラインに、ソース端子がコモンラインに夫々接続されたトランジスタと、を備え、前記第１電極を構成する第１電極材料の仕事関数が、前記第２電極を構成する第２電極材料の仕事関数より大きい値に設定され、前記第３電極を構成する第３電極材料の仕事関数が、前記第４電極を構成する第４電極材料の仕事関数より小さい値に設定される、または、前記第１電極材料の仕事関数が、前記第２電極材料の仕事関数より小さい値に設定され、前記第３電極材料の仕事関数が、前記第４電極材料の仕事関数より大きい値に設定されることを第１の特徴とする。
【００１５】
更に好ましくは、上記特徴の不揮発性メモリセルは、前記第２電極と前記第４電極が一体に構成され、前記第１可変抵抗体と前記第２可変抵抗体が一体に構成されてなり、前記第２電極及び前記第４電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第１可変抵抗体及び前記第２可変抵抗体を構成し、前記柱状導電体の側面を直接覆うように円筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第１絶縁体層、第１電極層、第２絶縁体層、第３電極層、第３絶縁体層がこの順に、下方から垂直方向に積層されてなり、前記柱状導電体と前記可変抵抗体と前記第１電極層が、前記第１可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第３電極層が、前記第２可変抵抗素子を構成する。
【００１６】
更に好ましくは、上記特徴の不揮発性メモリセルは、前記第２電極材料及び前記第４電極材料が同一材料であり、前記柱状導電体を構成する材料が、Ｗ、ＴｉＮ、ＴａＮの内の何れか１つであり、前記第１電極材料及び前記第３電極材料の一方が、Ｐｔ、Ｎｉ、Ｒｕの内の何れか１つであり、前記第１電極材料及び前記第３電極材料の他方が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの内の何れか１つである。
【００１７】
更に好ましくは、上記第１の特徴の不揮発性メモリセルは、  前記第１可変抵抗体と前記第２可変抵抗体が一体に構成されてなり、前記第４電極を構成し、半導体基板に垂直な方向に延伸する柱状導電体と、前記第２電極を構成し、前記柱状導電体の側面の一部を直接覆うように筒状に形成された筒状電極層と、前記第１可変抵抗体及び前記第２可変抵抗体を構成し、前記柱状導電体の側面及び前記筒状電極層の側面を直接覆うように筒状に形成される可変抵抗体と、を備え、前記柱状導電体及び前記可変抵抗体の周囲の領域において、第１絶縁体層、第１電極層、第２絶縁体層、第３電極層、第３絶縁体層がこの順に、下方または上方から垂直方向に積層され、且つ、前記筒状電極層の底面と頂面の間の位置に前記第１電極層が、前記筒状電極層の底面と頂面の間を除く前記柱状導電体の底面と頂面の間の位置に前記第３電極層が形成され、前記筒状電極層と前記可変抵抗体と前記第１電極層が、前記第１可変抵抗素子を構成し、前記柱状導電体と前記可変抵抗体と前記第３電極層が、前記第２可変抵抗素子を構成する。
【００１８】
更に好ましくは、上記特徴の不揮発性メモリセルは、前記第１電極材料及び前記第４電極材料が同じ第１材料で構成され、前記第２電極材料及び前記第３電極材料が同じ第２材料で構成されてなり、前記第１材料及び前記第２材料の一方が、ＴｉＮ、ＴａＮの何れか１つであり、前記第１材料及び前記第２材料の他方が、Ｔｉ、Ｔａの何れか１つで構成される。
【００１９】
更に好ましくは、上記第１の特徴の不揮発性メモリセルは、前記第１電極材料及び前記第４電極材料が同じ第１材料で構成され、前記第２電極材料及び前記第３電極材料が同じ第２材料で構成されてなり、前記第１材料及び前記第２材料の一方が、Ｐｔ、ＴｉＮの何れか１つであり、前記第１材料及び前記第２材料の他方が、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの何れか１つで構成される。
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴の不揮発性メモリセルと、前記不揮発性メモリセル夫々の前記第１電極に接続する第１ビットラインと、前記不揮発性メモリセル夫々の前記第３電極に接続する第２ビットラインと、２つの入力端子が、前記第１ビットラインと前記第２ビットラインに接続されたコンパレータを備えることを特徴とする。
【発明の効果】
【００２１】
検知マージンを大きくする方法としては、例えば、図１０に示すように、相補型の１対の可変抵抗素子を用いることが考えられる。具体的には、図１０に示す不揮発性メモリセルは、一端が第１ビットラインに接続された第１可変抵抗素子と、ドレイン端子が第１可変抵抗素子の他端に、ソース端子がコモンラインに、ゲート端子がゲートラインに夫々接続された第１トランジスタと、一端が第２ビットラインに接続された第２可変抵抗素子と、ドレイン端子が第２可変抵抗素子の他端に、ソース端子がコモンラインに、ゲート端子がゲートラインに夫々接続された第２トランジスタと、を備えて構成される。図１０に示す不揮発性メモリセルでは、第１可変抵抗素子と第２可変抵抗素子は、同じ印加電圧に対し、一方が高抵抗状態となり、他方が低抵抗状態となる相補的な関係を有する。第１可変抵抗素子に接続する第１ビットラインと、第２可変抵抗素子に接続する第２ビットラインが、センスアンプの入力端子に接続されている。センスアンプにより、第１ビットラインの電圧と第２ビットラインの電圧を比較し、大小関係を検知することで、不揮発性メモリセルのデータを読み出すことが可能になる。図１０に示す不揮発性メモリセルの場合、検知マージンは図１１のように大きく改善されるが、１つの不揮発性メモリセルに、２つのトランジスタと２つの可変抵抗素子を用いるため、不揮発性メモリセルのサイズが大きくなり、コストが増大することになる。
【００２２】
これに対し、上記特徴の不揮発性メモリセルによれば、１つの不揮発性メモリセルに、１つのトランジスタと２つの可変抵抗素子を用いるため、図１０に示す不揮発性メモリセルに比べてトランジスタ１つ分のサイズ低減を図ることができる。特に、多数の不揮発性メモリセルを用いる大容量の不揮発性半導体記憶装置では、大きくサイズ低減を図ることができる。
【００２３】
更に、上記特徴の不揮発性メモリセルによれば、第１可変抵抗素子を構成する第１電極材料と第２電極材料の仕事関数の大小関係と、第２可変抵抗素子を構成する第３電極材料と第４電極材料の仕事関数の大小関係が、互いに逆向きとなるように設定され、相補型メモリセルとして機能するので、検知マージンを確保することが可能になる。より具体的には、第１可変抵抗素子及び第２可変抵抗素子は、例えば、パイポーラスイッチング動作では、印加電圧の極性により、一方が高抵抗状態に、他方が低抵抗状態となる。これらの抵抗状態の差を検知することにより、検知マージンを大きくすることが可能になる。
【００２４】
従って、上記特徴の不揮発性メモリセルによれば、検知マージンを大きくとることが可能になるので、可変抵抗素子の抵抗値にばらつきがあっても、より正確にデータを読み出すことが可能になる。更に、検知マージンを大きくとることができるため、書き換え動作及び読み出し動作の高速化を図ることが可能になる。
【００２５】
更に、上記特徴の不揮発性メモリセルを、柱状導電体を用いて三次元的に形成すれば、更に、不揮発性メモリセルの専有面積を低減することが可能になり、不揮発性半導体記憶装置の低コスト化を図ることが可能になる。
【００２６】
上記特徴の不揮発性半導体記憶装置では、上記何れかの特徴の不揮発性メモリセルを用いるので、不揮発性メモリセル夫々の面積の低減を図ることができ、集積度を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成例を示す概略部分回路図である。
【図２】本発明に係る不揮発性メモリセルの第１実施形態における構造を示す概略断面図である。
【図３】本発明に係る不揮発性メモリセルの第２実施形態における構造を示す概略断面図である。
【図４】本発明に係る不揮発性メモリセルの第２実施形態における製造工程を示す概略断面図である。
【図５】本発明に係る不揮発性メモリセルの第３実施形態における構造を示す概略断面図である。
【図６】本発明に係る不揮発性メモリセルの第３実施形態における製造工程を示す概略断面図である。
【図７】本発明に係る不揮発性メモリセルの別実施形態における構造を示す概略断面図である。
【図８】従来技術に係る不揮発性半導体記憶装置の概略構成例を示す概略部分回路図である。
【図９】低抵抗状態及び高抵抗状態夫々の可変抵抗素子の抵抗値分布を示す分布図である。
【図１０】２Ｒ１Ｔ相補型の不揮発性メモリセルの概略構成例を示す概略部分回路図である。
【図１１】２Ｒ１Ｔ相補型の不揮発性メモリセルにおける低抵抗状態及び高抵抗状態夫々の可変抵抗素子の抵抗値分布を示す分布図である。
【発明を実施するための形態】
【００２８】
以下、本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の実施形態を図面に基づいて説明する。
【００２９】
〈第１実施形態〉
本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第１実施形態について、図１及び図２を基に説明する。
【００３０】
先ず、不揮発性半導体記憶装置の構成について、図１を基に説明する。ここで、図１は、本発明に係る不揮発半導体記憶装置の一部分について示している。
【００３１】
図１に示すように、不揮発性半導体記憶装置は、第１可変抵抗素子ＲＤ１、第２可変抵抗素子ＲＤ２及び１つのトランジスタＴを備える不揮発性メモリセルＭ１〜Ｍｎと、不揮発性メモリセルＭ１〜Ｍｎ夫々の第１可変抵抗素子ＲＤ１を構成する第１電極に接続する第１ビットラインＢＬ１と、不揮発性メモリセルＭ１〜Ｍｎ夫々の第２可変抵抗素子ＲＤ２を構成する第３電極に接続する第２ビットラインＢＬ２と、２つの入力端子が、第１ビットラインＢＬ１と第２ビットラインＢＬ２に接続されたコンパレータＣＯＭＰを備えて構成されている。
【００３２】
更に、不揮発性半導体記憶装置は、第１ビットラインＢＬ１にトランジスタＳＴ１を介して接続する第１グローバルラインＧＬ１と、第２ビットラインＢＬ２にトランジスタＳＴ２を介して接続する第２グローバルラインＧＬ２と、コモンラインＣＬと、トランジスタＳＴ１のゲート端子に接続する制御ラインＡＬ１と、トランジスタＳＴ２のゲート端子に接続する制御ラインＡＬ２と、を備えている。
【００３３】
次に、不揮発性メモリセルＭ１〜Ｍｎの構造について、図２を基に説明する。不揮発性メモリセル１Ａ（図１に示す不揮発性メモリセルＭ１〜Ｍｎ）は、図２に示すように、第１電極ＥＴ１と第２電極ＥＢ１の間に可変抵抗体Ｒ１を挟持してなり、第１電極ＥＴ１と第２電極ＥＢ１の間に電圧パルスを印加することにより可変抵抗体Ｒ１の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第１可変抵抗素子ＲＤ１と、第３電極ＥＴ２と第４電極ＥＢ２の間に可変抵抗体Ｒ２を挟持してなり、第３電極ＥＴ２と第４電極ＥＢ２の間に電圧パルスを印加することにより可変抵抗体Ｒ２の電気抵抗を高抵抗状態と低抵抗状態の間で遷移させて情報を記憶する第２可変抵抗素子ＲＤ２と、ドレイン端子が、第１可変抵抗素子ＲＤ１の第２電極ＥＢ１と第２可変抵抗素子ＲＤ２の第４電極ＥＢ２に、ゲート端子が図１のワードラインＷＬに、ソース端子が図１のコモンラインＣＬに夫々接続されたトランジスタＴＢと、を備えている。
【００３４】
トランジスタＴＢは、本実施形態では、Ｐ型半導体基板ＳＢ上に積層されたゲート１０と、ゲート１０の下部領域に隣接するＰ型半導体基板ＳＢ内の領域に形成されたソース領域１１及びドレイン領域１２で構成されている。また、当該トランジスタＴＢのドレイン領域１２上には、可変抵抗素子ＲＤ１の第２電極ＥＢ１と接続する導電体のプラグＰ１と、可変抵抗素子ＲＤ２の第４電極ＥＢ２と接続する導電体のプラグＰ２が形成されている。更に、可変抵抗素子ＲＤ１の第２電極ＥＢ１と、図１の第１ビットラインＢＬ１を構成する配線Ｗ１を接続するプラグが形成され、可変抵抗素子ＲＤ２の第４電極ＥＢ２と、図１の第２ビットラインＢＬ２を構成する配線Ｗ２を接続するプラグが形成されている。
【００３５】
第１可変抵抗素子ＲＤ１は、第２電極ＥＢ１、可変抵抗体Ｒ１、第１電極ＥＴ１が、半導体基板ＳＢ側からこの順に積層されてなり、第１電極ＥＴ１を構成する第１電極材料の仕事関数が第２電極ＥＢ１を構成する第２電極材料の仕事関数より大きい値となるように設定されている。
【００３６】
可変抵抗体Ｒ１を構成する可変抵抗材料は、Ｎ型の導電性を持つ金属酸化物であり、例えば、ＨｆＯＸやＺｒＯＸ、ＴｉＯＸ、ＡｌＯＸ（ＨｆＯ２やＺｒＯ２、ＴｉＯ２、ＡｌＯ２）等、可変抵抗素子に使用されている既知の材料を用いる。また、第１電極ＥＴ１を構成する第１電極材料（第１材料）としては、例えば、Ｐｔ、ＴｉＮ等を用いる。第２電極ＥＢ１を構成する第２電極材料（第２材料）としては、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ等を用いる。このように、各材料を選択することにより、可変抵抗材料と第１電極ＥＴ１がショットキ接合を形成し、可変抵抗材料と第２電極ＥＢ１がオーミック接合を形成する。尚、第１材料であるＰｔ、ＴｉＮの仕事関数＞第２材料であるＴｉ、Ｔａ、Ｈｆ、Ｚｒの仕事関数となっている。
【００３７】
第２可変抵抗素子ＲＤ２は、第４電極ＥＢ２、可変抵抗体Ｒ２、第３電極ＥＴ２が、半導体基板ＳＢ側からこの順に積層されてなり、第３電極ＥＴ２を構成する第３電極材料の仕事関数が、第４電極ＥＢ２を構成する第４電極材料の仕事関数より小さい値に設定されている。
【００３８】
可変抵抗体Ｒ２を構成する可変抵抗材料は、可変抵抗体Ｒ１の可変抵抗材料と同じであり、ＨｆＯ２やＺｒＯ２、ＴｉＯ２等を用いる。また、本実施形態では、第３電極材料は、第２電極材料（第２材料）と同じである。第４電極材料は、第１電極材料（第１材料）と同じである。
【００３９】
上述したように材料を選択することにより、第１可変抵抗素子ＲＤ１は、第２電極ＥＢ１を基準として第１電極ＥＴ１に対し正の電圧を印加すると、高抵抗状態になり、第２可変抵抗素子ＲＤ２は、第４電極ＥＢ２側を基準として第３電極ＥＴ２に対し正の電圧を印加すると、低抵抗状態になる。また、第１可変抵抗素子ＲＤ１は、第２電極ＥＢ１を基準として第１電極ＥＴ１に対し、負の電圧を印加すると、低抵抗状態になり、第２可変抵抗素子ＲＤ２は、第４電極ＥＢ２側を基準として第３電極ＥＴ２に対し、負の電圧を印加すると、高抵抗状態になる。即ち、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２は、同じ極性の電圧を印加した場合に、一方が高抵抗状態に、他方が低抵抗状態となる相補的な関係となる。
【００４０】
次に、不揮発性半導体記憶装置の書き込み処理、消去処理及び読み出し処理について、図１を基に簡単に説明する。ここでは、不揮発性メモリセルＭ１が処理対象である場合を想定して説明する。
【００４１】
書き込み処理では、グローバルラインＧＬ１及びグローバルラインＧＬ２に同じ書き込み電圧Ｖ１を印加し、コモンラインＣＬを０Ｖにする。更に、トランジスタＳＴ１のゲート端子に接続する制御ラインＡＬ１、トランジスタＳＴ２のゲート端子に接続する制御ラインＡＬ２、及び、ワードラインＷＬ１に電圧を印加して、トランジスタＳＴ１及びＳＴ２、不揮発性メモリセルＭ１のトランジスタＴをオン状態にする。これにより、不揮発性メモリセルＭ１の第１可変抵抗素子ＲＤ１には、第２電極ＥＢ１を基準として（０ｖ）第１電極ＥＴ１に正の書き込み電圧Ｖ１が印加され、高抵抗状態となる。不揮発性メモリセルＭ１の第２可変抵抗素子ＲＤ２には、第４電極ＥＢ２を基準として（０ｖ）第３電極ＥＴ２に正の書き込み電圧Ｖ１が印加され、低抵抗状態となる。このとき、ワードラインＷＬ２〜ＷＬｎは０Ｖであり、非選択の不揮発性メモリセルＭ２〜ＭｎのトランジスタＴはオフ状態となっている。これにより、非選択の不揮発性メモリセルＭ２〜Ｍｎに対しては、書き込み処理は実行されず、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２の抵抗値は変化しない。
【００４２】
消去処理では、グローバルラインＧＬ１及びグローバルラインＧＬ２を０Ｖにし、コモンラインＣＬに消去電圧Ｖ２を印加する。更に、トランジスタＳＴ１のゲート端子に接続する制御ラインＡＬ１、トランジスタＳＴ２のゲート端子に接続する制御ラインＡＬ２、及び、ワードラインＷＬ１に電圧を印加して、トランジスタＳＴ１及びＳＴ２、不揮発性メモリセルＭ１のトランジスタＴをオン状態にする。これにより、不揮発性メモリセルＭ１の第１可変抵抗素子ＲＤ１には、第２電極ＥＢ１を基準として第１電極ＥＴ１に負の電圧Ｖ２が印加され、低抵抗状態となる。不揮発性メモリセルＭ１の第２可変抵抗素子ＲＤ２には、第４電極ＥＢ２を基準として第３電極ＥＴ２に負の電圧Ｖ２が印加され、高抵抗状態となる。このとき、ワードラインＷＬ２〜ＷＬｎは０Ｖであり、非選択の不揮発性メモリセルＭ２〜ＭｎのトランジスタＴはオフ状態となっている。これにより、非選択の不揮発性メモリセルＭ２〜Ｍｎに対しては、書き込み処理は実行されず、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２の抵抗値は変化しない。
【００４３】
読み出し処理では、グローバルラインＧＬ１及びグローバルラインＧＬ２を０Ｖにし、コモンラインＣＬに読み出し電圧Ｖ３を印加する。更に、トランジスタＳＴ１のゲート端子に接続する制御ラインＡＬ１、トランジスタＳＴ２のゲート端子に接続する制御ラインＡＬ２、及び、ワードラインＷＬ１に電圧を印加して、トランジスタＳＴ１及びＳＴ２、不揮発性メモリセルＭ１のトランジスタＴをオン状態にする。そして、第１可変抵抗素子ＲＤ１に接続された第１ビット線ＢＬ１と第２可変抵抗素子ＲＤ２に接続された第２ビット線ＢＬ２に流れる電流を比較するコンパレータＣＯＭＰの出力に基づいてデータを読み出す。このとき、ワードラインＷＬ２〜ＷＬｎは０Ｖであり、非選択の不揮発性メモリセルＭ２〜ＭｎのトランジスタＴはオフ状態となっている。尚、本発明に係る不揮発性メモリＭでは、図１０に示すように個々にトランジスタを設けていないため、ビットラインＢＬ１とビットラインＢＬ２が、非選択の不揮発性メモリセルＭ２〜Ｍｎの第１可変抵抗素子ＲＤ１と第２可変抵抗素子ＲＤ２により接続している状態となっている。但し、グローバルラインＧＬ１及びグローバルラインＧＬ２が同電位であり、第１可変抵抗素子ＲＤ１と第２可変抵抗素子ＲＤ２の一方は必ず高抵抗状態となっていることから、短絡状態とはならず、選択された不揮発性メモリセルＭ１を良好に読み出すことができる。
【００４４】
尚、本実施形態では、第１材料（第１電極材料及び第４電極材料）としてＰｔ、ＴｉＮの何れか１つを、第２材料（第２電極材料及び第３電極材料）として、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの何れか１つを用いる場合について説明したが、逆でも良い。即ち、第１材料として、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒの何れか１つを用い、第２材料として、Ｐｔ、ＴｉＮの何れか１つを用いるように構成しても良い。この場合には、第２材料であるＰｔ、ＴｉＮの仕事関数＞第１材料であるＴｉ、Ｔａ、Ｈｆ、Ｚｒの仕事関数となる。また、書き込み処理及び消去処理で、第１可変抵抗素子ＲＤ１と第２可変抵抗素子ＲＤ２の抵抗状態が逆に遷移し、読み出し処理では、コンパレータＣＯＭＰの出力が逆になる。
【００４５】
〈第２実施形態〉
本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第２実施形態について、図３及び図４を基に説明する。
【００４６】
尚、本実施形態では、第１実施形態とは、不揮発性メモリセル１Ｂの等価回路（図１に示す不揮発性メモリセルＭ１〜Ｍｎ）は同じとなるが、構造が異なる場合について説明する。不揮発性半導体記憶装置は、不揮発性メモリセルの構造が異なる以外は、第１実施形態と同じ構成である。更に、第１実施形態と同じ書き込み処理、消去処理及び読み出し処理が実行でき、書き込み処理及び消去処理における抵抗値の遷移方向、及び、読み出し処理におけるコンパレータＣＯＭＰの出力値は、上記第１実施形態と同じになる。
【００４７】
不揮発性メモリセル１Ｂは、第１可変抵抗素子ＲＤ１と、第２可変抵抗素子ＲＤ２と、１つの縦型のトランジスタＴＬと、を備えている。
【００４８】
トランジスタＴＬは、図３に示すように、本実施形態では縦型に形成されており、半導体基板ＳＢ上に形成されたソース領域２１と、ソース領域２１の柱状上部領域（チャネル領域）の周囲に円筒状に構成されたゲート２０と、チャネル領域の上部領域に形成されたドレイン２２で構成されている。
【００４９】
第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２は、本実施形態では、図３に示すように、第２電極と第４電極が一体に構成され、第１可変抵抗体と第２可変抵抗体が一体に構成されている。
【００５０】
より具体的には、図３に示すように、ドレイン２２の上部に、ドレイン２２と接続し、半導体基板ＳＢに垂直な方向に延伸する柱状導電体ＥＰが形成され、これが第２電極及び第４電極を構成している。第１可変抵抗体及び第２可変抵抗体を一体に構成する可変抵抗体Ｒが、柱状導電体ＥＰの側面を直接覆うように円筒状に形成されている。更に、柱状導電体ＥＰ及び可変抵抗体Ｒの周囲の領域において、第１絶縁体層ＩＬ１、第１電極層ＥＬ１、第２絶縁体層ＩＬ２、第３電極層ＥＬ３、第３絶縁体層ＩＬ３が下方から垂直方向にこの順に積層されている。尚、第１絶縁体層ＩＬ１は、トランジスタＴＬの周囲の領域を含み、可変抵抗体Ｒの一部を覆うように形成されている。
【００５１】
ここで、可変抵抗体Ｒの材料としては、例えば、ＨｆＯＸ、ＺｒＯＸ、ＴｉＯＸ、ＡｌＯＸ等を用いる。また、柱状導電体ＥＰを構成する材料、即ち、第２電極材料及び第４電極材料としては、Ｗ、ＴｉＮ、ＴａＮ等の内の何れか１つを用いる。また、第１電極層ＥＬ１を構成する第１電極材料として、Ｐｔ、Ｎｉ、Ｒｕ等の内の何れか１つを用い、第３電極層ＥＬ３を構成する第３電極材料として、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ等の内の何れか１つを用いる。尚、第１電極材料（Ｐｔ、Ｎｉ、Ｒｕ）の仕事関数＞柱状導電体ＥＰ（Ｗ、ＴｉＮ、ＴａＮ）の仕事関数＞第３電極材料（Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ）の仕事関数となっている。
【００５２】
このように構成することにより、柱状導電体ＥＰと可変抵抗体Ｒと第１電極層ＥＬ１が、第１可変抵抗素子ＲＤ１を構成し、柱状導電体ＥＰと可変抵抗体Ｒと第３電極層ＥＬ３が、第２可変抵抗素子ＲＤ２を構成している。
【００５３】
図３に示すように、本実施形態では、縦型のトランジスタＴＬを用いると共に、トランジスタＴＬ、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２をこの順に、下方から垂直方向に縦一列に形成している。このように形成することにより、図１に示す場合に比べ、面積を更に低減できる。
【００５４】
次に、本実施形態における不揮発性メモリセル１Ｂの製造方法について、図４を基に説明する。尚、トランジスタＴＬについては、公知の製造方法を用いるものとし、図４では、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２の製造工程のみ示している。
【００５５】
図４（ａ）に示すように、公知の方法でトランジスタＴＬを形成後、第１絶縁体層ＩＬ１を構成する層間絶縁膜を堆積し、ＣＭＰ（化学機械研磨）により平坦化する。同様にして、第１電極層ＥＬ１、第１絶縁体層ＩＬ１と同じ材料で構成される第２絶縁体層ＩＬ２、第３電極層ＥＬ３、第１絶縁体層ＩＬ１と同じ材料で構成される第３絶縁体層ＩＬ３をこの順に積層する。更に、トランジスタＴＬのドレイン２２に達する円柱状のコンタクトホールＣＨを形成する。
【００５６】
引き続き、図４（ｂ）に示すように、ＡＬＤ（原子層成長）やＣＶＤ（化学気相成長）のように、膜厚を均一に生成できるステップカバレッジの良い方法で、ＨｆＯＸ、ＺｒＯＸ、ＴｉＯＸ、ＡｌＯＸ等の可変抵抗体Ｒの材料Ｒ’を用いて成膜する。
【００５７】
引き続き、図４（ｃ）に示すように、可変抵抗体Ｒの材料Ｒ’を公知のドライエッチングにより加工し、コンタクトホールＣＨの側壁部分のみ残して、円筒状の可変抵抗体Ｒを形成する。
【００５８】
引き続き、図４（ｄ）に示すように、コンタクトホールＣＨ内に柱状導電体ＥＰの材料を充填して、柱状導電体ＥＰを形成する。これにより、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２を形成できる。
【００５９】
尚、本実施形態では、第１電極材料として、Ｐｔ、Ｎｉ、Ｒｕ等の内の何れか１つを用い、第３電極材料として、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ等の内の何れか１つを用いる場合について説明したが、逆であっても良い。即ち、第１電極材料として、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ等の内の何れか１つを用い、第３電極材料として、Ｐｔ、Ｎｉ、Ｒｕ等の内の何れか１つを用いても良い。この場合には、第１電極材料（Ｐｔ、Ｎｉ、Ｒｕ）の仕事関数＜柱状導電体ＥＰ（Ｗ、ＴｉＮ、ＴａＮ）の仕事関数＜第３電極材料（Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ）の仕事関数となる。また、書き込み処理及び消去処理で、第１可変抵抗素子ＲＤ１と第２可変抵抗素子ＲＤ２の抵抗状態が逆に遷移し、読み出し処理では、コンパレータＣＯＭＰの出力が逆になる。
【００６０】
〈第３実施形態〉
本発明に係る不揮発性メモリセル及び不揮発性半導体記憶装置の第３実施形態について、図５及び図６を基に説明する。
【００６１】
尚、本実施形態では、第１及び第２実施形態とは、不揮発性メモリセル１Ｃの等価回路（図１に示す不揮発性メモリセルＭ１〜Ｍｎ）は同じとなるが、構造が異なる場合について説明する。不揮発性半導体記憶装置は、不揮発性メモリセルの構造が異なる以外は、第１実施形態と同じ構成である。更に、第１実施形態と同じ書き込み処理、消去処理及び読み出し処理が実行でき、書き込み処理及び消去処理における抵抗値の遷移方向、及び、読み出し処理におけるコンパレータＣＯＭＰの出力値は、上記第１実施形態と同じになる。
【００６２】
不揮発性メモリセル１Ｃは、第１可変抵抗素子ＲＤ１と、第２可変抵抗素子ＲＤ２と、１つの縦型のトランジスタＴＬと、を備えている。
【００６３】
トランジスタＴＬは、図５に示すように、第２実施形態と同様に、縦型に形成されており、半導体基板ＳＢ上に形成されたソース領域２１と、ソース領域２１の柱状上部領域（チャネル領域）の周囲に円筒状に構成されたゲート２０と、チャネル領域の上部領域に形成されたドレイン２２で構成されている。
【００６４】
第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２は、本実施形態では、図３に示すように、第１可変抵抗体と第２可変抵抗体が一体に構成されている。
【００６５】
より具体的には、図５に示すようにドレイン２２の上部に、ドレイン２２と接続し、半導体基板ＳＢに垂直な方向に延伸する柱状導電体ＥＰ１が形成され、第４電極を構成している。更に、柱状導電体ＥＰ１の側面の下半分を直接覆うように筒状に筒状電極層ＥＰ２が形成され、第２電極を構成している。第１可変抵抗体及び第２可変抵抗体を一体に構成する可変抵抗体Ｒが、柱状導電体ＥＰ１の側面及び筒状電極層ＥＰ２の側面を直接覆うように筒状に形成されている。
【００６６】
更に、柱状導電体ＥＰ１及び可変抵抗体Ｒの周囲の領域において、第１絶縁体層ＩＬ１、第１電極層ＥＬ１、第２絶縁体層ＩＬ２、第３電極層ＥＬ３、第３絶縁体層ＩＬ３が、下方から垂直方向にこの順に積層されている。また、本実施形態では、筒状電極層ＥＰ２の底面と頂面の間の位置に第１電極層ＥＬ１が形成され、筒状電極層ＥＰ２の底面と頂面の間を除く柱状導電体ＥＰ１の底面と頂面の間の位置に第３電極層ＥＬ３が形成されている。
【００６７】
ここで、可変抵抗体Ｒの材料としては、例えば、ＨｆＯＸ、ＺｒＯＸ、ＴｉＯＸ、ＡｌＯＸ等を用いる。また、柱状導電体ＥＰ１を構成する第４電極材料（第１材料）としては、ＴｉＮ、ＴａＮ等の何れか１つを用いる。筒状電極層ＥＰ２を構成する第２電極材料（第２材料）としては、Ｔｉ、Ｔａ等の何れか１つを用いる。更に、第１電極層ＥＬ１を構成する第１電極材料は、第４電極材料と同じ第１材料を用いる。第３電極層ＥＬ３を構成する第３電極材料は、第２電極材料と同じ第２材料を用いる。尚、第１電極材料及び第４電極材料（ＴｉＮ、ＴａＮ）の仕事関数＞第２電極材料及び第３電極材料（Ｔｉ、Ｔａ）の仕事関数となっている。
【００６８】
このように構成することにより、柱状導電体ＥＰ１と可変抵抗体Ｒと第１電極層ＥＬ１が、第１可変抵抗素子ＲＤ１を構成し、筒状電極層ＥＰ２と可変抵抗体Ｒと第３電極層ＥＬ３が、第２可変抵抗素子ＲＤ２を構成する。
【００６９】
次に、本実施形態における不揮発性メモリセル１Ｃの製造方法について、図６を基に説明する。尚、トランジスタＴＬについては、公知の製造方法を用いるものとし、図６では、第１可変抵抗素子ＲＤ１及び第２可変抵抗素子ＲＤ２の製造工程のみ示している。
【００７０】
図６（ａ）に示すように、公知の方法でトランジスタＴＬを形成後、第１絶縁体層ＩＬ１を構成する層間絶縁膜を堆積し、ＣＭＰにより平坦化する。同様にして、第１電極層ＥＬ１、第１絶縁体層ＩＬ１と同じ材料で構成される第２絶縁体層ＩＬ２、第３電極層ＥＬ３、第１絶縁体層ＩＬ１と同じ材料で構成される第３絶縁体層ＩＬ３をこの順に積層する。更に、トランジスタＴＬのドレイン２２に達する円柱状のコンタクトホールＣＨを形成する。
【００７１】
引き続き、図６（ｂ）に示すように、ＡＬＤやＣＶＤのように、膜厚を均一に生成できるステップカバレッジの良い方法で、ＨｆＯＸ、ＺｒＯＸ、ＴｉＯＸ、ＡｌＯＸ等の可変抵抗体Ｒの材料Ｒ’を用いて成膜する。更に、公知のドライエッチングにより加工し、コンタクトホールＣＨの側壁部分のみ残して、円筒状の可変抵抗体Ｒを形成する。
【００７２】
引き続き、図６（ｃ）に示すように、可変抵抗体Ｒと同様の方法で、可変抵抗体Ｒの側壁に、第２電極材料からなる円筒状の筒状電極層ＥＰ２’を形成する。更に、筒状電極層ＥＰ２’の内部に可変抵抗体ＰＲを充填する。
【００７３】
引き続き、図６（ｄ）に示すように、公知のドライエッチングにより、可変抵抗体ＰＲをコンタクトホールＣＨの半分程度まで除去し、その後、筒状電極層ＥＰ２’をウェットエッチングまたはドライエッチングで除去する。
【００７４】
引き続き、図６（ｄ）に示すように、可変抵抗体ＰＲを除去し、図６（ｆ）に示すように、コンタクトホールＣＨに第４電極材料を充填し、柱状導電体ＥＰ１（第４電極）を形成する。
【００７５】
本実施形態の不揮発性メモリセル１Ｃは、不揮発性メモリセル１Ｂに比べ、構造と製造工程がより複雑になるが、電極材料として半導体プロセスとの整合性のよい材料のみを使用可能になる。
【００７６】
尚、本実施形態では、第１電極材料及び第４電極材料（第１材料）として、ＴｉＮ、ＴａＮ等の内の何れか１つを用い、第２電極材料及び第３電極材料（第２材料）として、Ｔｉ、Ｔａ等の内の何れか１つを用いる場合について説明したが、逆であっても良い。即ち、第１材料として、Ｔｉ、Ｔａの内の何れか１つを用い、第２材料として、ＴｉＮ、ＴａＮの内の何れか１つを用いても良い。この場合には、第１材料（Ｔｉ、Ｔａ）の仕事関数＜第２材料（Ｔｉ、Ｔａ）の仕事関数となる。また、書き込み処理及び消去処理で、第１可変抵抗素子ＲＤ１と第２可変抵抗素子ＲＤ２の抵抗状態が逆に遷移し、読み出し処理では、コンパレータＣＯＭＰの出力が逆になる。
【００７７】
更に、本実施形態では、柱状導電体ＥＰ１の下半分に筒状電極層ＥＰ２を形成したが、これに限るものではない。柱状導電体ＥＰ１の上半分に筒状電極層ＥＰ２を形成しても良いし、他の部分であっても良い。尚、柱状導電体ＥＰ１の上半分に筒状電極層ＥＰ２を形成する場合は、第１絶縁体層ＩＬ１、第１電極層ＥＬ１、第２絶縁体層ＩＬ２、第３電極層ＥＬ３、第３絶縁体層ＩＬ３をこの順に、上方から垂直方向に積層する。
【００７８】
〈別実施形態〉
上記第２実施形態では、図３に示す不揮発性メモリセル１Ｂは、縦型のトランジスタＴＬを用いて構成したが、図７に示すように、横型のトランジスタＴＢを用いて構成しても良い。同様に、図示しないが、上記第３実施形態の図５に示す不揮発性メモリセル１Ｃにおいて、横型のトランジスタＴＢを用いても良い。ここで、小規模メモリを混載したＳＯＣ等の場合、不揮発性メモリセルの大きさよりも工程数の方がコストに対する影響が大きい。横型のトランジスタＴＢは、縦型のトランジスタＴＬに比べて工程数が削減できることから、小規模メモリを混載したＳＯＣ等において有用である。
【００７９】
更に、図示しないが、図２に示す不揮発性メモリセル１Ａにおいて、横型のトランジスタＴＢに代えて、縦型のトランジスタＴＬを用いても良い。
【産業上の利用可能性】
【００８０】
本発明は、２つの電極間に可変抵抗体を挟持してなり、２つの電極間に電圧パルスを印加することにより抵抗状態を遷移させてデータを記憶する可変抵抗素子を備える不揮発性メモリセル及び不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００８１】
１        本発明に係る不揮発性メモリセル
１Ａ      本発明に係る不揮発性メモリセル
１Ｂ      本発明に係る不揮発性メモリセル
１Ｃ      本発明に係る不揮発性メモリセル
Ｍ        不揮発性メモリセル
１０      ゲート
１１      ソース領域
１２      ドレイン領域
２０      ゲート
２１      ソース領域
２２      ドレイン
ＢＬ１    第１ビットライン
ＢＬ２    第２ビットライン
ＣＨ      コンタクトホール
ＣＬ      コモンライン
ＣＯＭＰ  コンパレータ
ＥＴ１    第１電極
ＥＢ１    第２電極
ＥＴ２    第３電極
ＥＴ２    第４電極
ＥＬ１    第１電極層
ＥＬ３    第３電極層
ＥＰ      柱状導電体
ＥＰ１    柱状導電体
ＥＰ２    筒状電極層
ＧＬ１    第１グローバルライン
ＧＬ２    第２グローバルライン
ＩＬ１    第１絶縁体層
ＩＬ２    第２絶縁体層
ＩＬ３    第３絶縁体層
Ｐ１      プラグ
Ｐ２      プラグ
ＰＲ      フォトレジスト
ＲＤ１    第１可変抵抗素子
ＲＤ２    第２可変抵抗素子
Ｒ        可変抵抗体
Ｒ１      可変抵抗体
Ｒ２      可変抵抗体
ＳＢ      半導体基板
ＳＴ１    トランジスタ
ＳＴ２    トランジスタ
Ｔ        トランジスタ
ＴＢ      トランジスタ（横型トランジスタ）
ＴＬ      トランジスタ（縦型トランジスタ）
ＷＬ      ワードライン
Ｗ１      配線
Ｗ２      配線
【図１】
2013084640.tif 000003
【図２】
2013084640.tif 000004
【図３】
2013084640.tif 000005
【図４】
2013084640.tif 000006
【図５】
2013084640.tif 000007
【図６】
2013084640.tif 000008
【図７】
2013084640.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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