(57)【要約】      （修正有）【課題】オン抵抗を増加させることなく、ノーマリーオフとなる半導体装置を提供する。【解決手段】基板１１の上に形成された第１の半導体層１３と、第１の半導体層１３の上に形成された第２の半導体層１４と、第２の半導体層１４の上に形成された第３の半導体層１５と、第３の半導体層１５の上に形成されたゲート電極２１と、第２の半導体層１４の上に形成されたソース電極２２及びドレイン電極２３と、を有し、第３の半導体層１５には、半導体材料にｐ型不純物元素がドープされており、第３の半導体層において、ゲート電極の直下にはｐ型領域１５ａが形成されており、ｐ型領域１５ａを除く領域は、ｐ型領域１５ａよりも抵抗の高い高抵抗領域１５ｂが形成されている半導体装置。【選択図】図５
2013074068.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層において、前記ゲート電極の直下にはｐ型領域が形成されており、前記ｐ型領域を除く領域は、前記ｐ型領域よりも抵抗の高い高抵抗領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記第３の半導体層において、前記高抵抗領域における水素の濃度は、前記ｐ型領域における水素の濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の半導体層において、前記高抵抗領域における厚さは、前記ｐ型領域における厚さよりも薄いことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、
前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、
前記第３の半導体層上において、ゲート電極が形成される領域に誘電体マスクを形成する工程と、
前記誘電体マスクを形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、
前記誘電体マスクを除去し、前記誘電体マスクの形成されていた領域にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
水素またはアンモニア雰囲気中で熱処理を行なう工程の後、前記第３の半導体層の上に、絶縁体膜を形成する工程と、
前記絶縁体膜を介し前記誘電体マスクの形成されていた領域にゲート電極を形成する工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記誘電体マスクを形成する工程の後、前記誘電体マスクの形成されていない領域における前記第３の半導体層の一部を除去する工程を有し、
前記第３の半導体層の一部を除去する工程の後、水素またはアンモニア雰囲気中で熱処理を行なう工程を行なうことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、
前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、
前記第３の半導体層上にゲート電極を形成する工程と、
前記ゲート電極を形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする請求項６から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
ところで、高出力・高効率増幅器、スイッチングデバイス等においては、特性としてノーマリーオフであることが求められている。また、ノーマリーオフは安全動作の観点からも重要である。しかしならが、ＧａＮを用いたＨＥＭＴにおいては、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において発生した２ＤＥＧ（Two-Dimensional Electron Gas）における電子の密度が極めて高く、ノーマリーオフにすることが困難とされている。ＧａＮを用いたＨＥＭＴにおいて、ノーマリーオフにするための様々な方法が検討されている。
【０００４】
このような方法の一つとして、ゲート電極の直下に、ｐ−ＧａＮ層を形成する方法がある。具体的には、図１に示されるように、ＳｉＣ等の基板９１１上に、バッファ層９１２、電子走行層９１３、電子供給層９１４を形成し、電子供給層９１４の上、ゲート電極９２１の直下にｐ−ＧａＮ層９１５を形成したものである。尚、バッファ層９１２はＡｌＮ等により形成されており、電子走行層９１３はｉ−ＧａＮにより形成されており、電子供給層９１４はｉ−ＡｌＧａＮ又は、ｎ−ＡｌＧａＮにより形成されている。また、電子供給層９１４上には、ソース電極９２２及びドレイン電極９２３が形成されている。
【０００５】
このような構造のＨＥＭＴでは、電子走行層９１３における電子供給層９１４と電子走行層９１３との界面近傍において、２ＤＥＧ９１３ａが形成されるが、ゲート電極９２１の直下の領域９１３ｂにおいて、２ＤＥＧ９１３ａの電子を消失させることができる。即ち、ゲート電極９２１が形成される領域の直下にｐ−ＧａＮ層９１５を形成することにより、コンダクションバンドが持ち上げられるため、ゲート電極９２１の直下の領域９１３ｂにおいてのみ、２ＤＥＧ９１３ａにおける電子を消失させることができる。これにより、オン抵抗の増加を抑えつつ、ノーマリーオフを実現することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３５９２５６号公報
【非特許文献】
【０００７】
【非特許文献１】S.Nakamura et.al., Jpn. J. Appl. Phys., 31(1992), p.1258
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、図１に示されるような構造のＨＥＭＴを製造する際は、図２に示される工程により作製される。
【０００９】
最初に、図２（ａ）に示すように、ＳｉＣ等の基板９１１上にバッファ層９１２、電子走行層９１３、電子供給層９１４、ｐ−ＧａＮ膜９１５ａを成膜する。
【００１０】
次に、図２（ｂ）に示すように、ｐ−ＧａＮ膜９１５ａの表面に、ゲート電極９２１が形成される領域にレジストパターン９３１を形成し、ドライエッチングを行なう。
【００１１】
次に、図２（ｃ）に示すように、ドライエッチングによりレジストパターン９３１の形成されていない領域におけるｐ−ＧａＮ膜９１５ａを除去し、更に、レジストパターン９３１を除去する。これにより、電子供給層９１４上において、ゲート電極９２１が形成される領域に、ｐ−ＧａＮ層９１５を形成する。このようにｐ−ＧａＮ層９１５を形成することにより、電子走行層９１３における電子供給層９１４と電子走行層９１３との界面近傍には、ｐ−ＧａＮ層９１５の直下における領域９１３ｂにおいて、電子が消失している２ＤＥＧ９１３ａを形成することができる。
【００１２】
次に、図３に示すように、ｐ−ＧａＮ層９１５の上にゲート電極９２１を形成し、電子供給層９１４上に、ソース電極９２２及びドレイン電極９２３を形成する。
【００１３】
このような製造工程においては、図２（ｂ）に示されるように、レジストパターン９３１が形成されていない領域のｐ−ＧａＮ膜９１５ａのみをドライエッチングより完全に除去することは極めて困難である。即ち、図４（ａ）に示すように、ゲート電極９２１の直下を除く領域において、ｐ−ＧａＮ膜９１５ｂが薄く残る場合や、図４（ｂ）に示すように、ゲート電極９２１の直下を除く領域において電子走行層９１４の一部がエッチングにより除去されてしまう場合がある。図４（ａ）に示されるように、ゲート電極９２１の直下を除く領域において、薄いｐ−ＧａＮ膜９１５ｂが残る場合には、残っている薄いｐ−ＧａＮ膜９１５ｂにより、２ＤＥＧ９１３ａにおける電子の密度が低くなるためオン抵抗が高くなる。また、図４（ｂ）に示されるように、ゲート電極９２１の直下を除く領域において、電子走行層９１４の一部まで除去されてしまうと、電子走行層９１４の厚さが薄くなり、２ＤＥＧ９１３ａにおける電子の密度が低くなるためオン抵抗が高くなる。
【００１４】
従って、ＧａＮを用いたＨＥＭＴでは、ゲート電極９２１の直下にｐ−ＧａＮ層９１５を形成した場合において、オン抵抗を増加させることなく、ノーマリーオフを実現することは困難である。
【００１５】
このため、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、オン抵抗を増加させることなく、ノーマリーオフにすることのできる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１６】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、前記第３の半導体層において、前記ゲート電極の直下にはｐ型領域が形成されており、前記ｐ型領域を除く領域は、前記ｐ型領域よりも抵抗の高い高抵抗領域が形成されていることを特徴とする。
【００１７】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、前記第３の半導体層上において、ゲート電極が形成される領域に誘電体マスクを形成する工程と、前記誘電体マスクを形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、前記誘電体マスクを除去し、前記誘電体マスクの形成されていた領域にゲート電極を形成する工程と、を有することを特徴とする。
【００１８】
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、前記第３の半導体層上にゲート電極を形成する工程と、前記ゲート電極を形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、を有することを特徴とする。
【発明の効果】
【００１９】
開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【図面の簡単な説明】
【００２０】
【図１】従来のＧａＮを用いたＨＥＭＴの構造図
【図２】従来のＧａＮを用いたＨＥＭＴの製造方法の工程図（１）
【図３】従来のＧａＮを用いたＨＥＭＴの製造方法の工程図（２）
【図４】従来のＧａＮを用いたＨＥＭＴの説明図
【図５】第１の実施の形態における半導体装置の構造図
【図６】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図９】第２の実施の形態における半導体装置の構造図
【図１０】第２の実施の形態における半導体装置の製造方法の説明図
【図１１】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１４】第４の実施の形態における半導体装置の製造方法の説明図
【図１５】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１６】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１７】第４の実施の形態における半導体装置の製造方法の工程図（３）
【図１８】第４の実施の形態における半導体装置の製造方法の工程図（４）
【図１９】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図２０】第５の実施の形態における電源装置の回路図
【図２１】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００２１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００２２】
〔第１の実施の形態〕
（半導体装置）
図５に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、基板１１上に、窒化物半導体であるバッファ層１２、電子走行層１３、電子供給層１４が形成されており、電子供給層１４上には、ｐ型の不純物材料がドープされた窒化物半導体層であるＭｇドープＧａＮ層１５が形成されている。ゲート電極２１は、ＭｇドープＧａＮ層１５の上に形成されており、ソース電極２２及びドレイン電極２３は電子供給層１４上に形成されている。また、ＭｇドープＧａＮ層１５、ソース電極２２及びドレイン電極２３の上には、ＳｉＮ等により形成されるパッシベーション膜１６が形成されている。尚、本実施の形態における半導体装置では、基板１１の表層部分から、バッファ層１２、電子走行層１３、電子供給層１４、ＭｇドープＧａＮ層１５において、各々の素子ごとに分離するための素子分離領域３２が形成されている。
【００２３】
ＭｇドープＧａＮ層１５には、ｐ型領域となるｐ−ＧａＮ領域１５ａと高抵抗領域１５ｂとが形成されており、ｐ−ＧａＮ領域１５ａはゲート電極２１の直下に形成される。ＭｇドープＧａＮ層１５において、ｐ−ＧａＮ領域１５ａでは、後述するように水素濃度を低くすることにより、ドープされたＭｇによりｐ型に活性化しているが、高抵抗領域１５ｂでは、水素濃度が高く、ＭｇがＨと結合しているため高抵抗となる。これにより、電子走行層１３において、電子走行層１３と電子供給層１４との界面近傍には、２ＤＥＧ１３ａが形成されるが、高抵抗領域１５ｂの直下においては電子の密度を低下させることなく、ｐ−ＧａＮ領域１５ａの直下のみ電子を消失させることができる。即ち、ゲート電極２１が形成されていない領域の直下において電子の密度を低下させることなく、ゲート電極２１の直下のみ電子が消失している２ＤＥＧ１３ａを形成することができる。よって、本実施の形態における半導体装置では、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【００２４】
尚、本実施の形態では、ｐ−ＧａＮ領域１５ａの直下とは、電子供給層１４等を介した下の領域も含むものであり、ゲート電極２１の直下とは、ｐ−ＧａＮ領域１５ａ及び電子供給層１４等を介した下の領域も含むものである。
【００２５】
よって、上述のとおり、本実施の形態における半導体装置では、ＭｇドープＧａＮ層１５においては、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が水素の密度が高く、また、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が電気抵抗は高い。
【００２６】
（半導体装置の製造方法）
第１の実施の形態における半導体装置の製造方法について、図６〜図８に基づき説明する。
【００２７】
最初に、図６（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びＭｇドープＧａＮ層１５の窒化物半導体層をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２はＡｌＮにより形成されており、電子走行層１３はＧａＮにより形成されており、電子供給層１４はＡｌＧａＮにより形成されている。
【００２８】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、Ｍｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２９】
また、窒化物半導体層を形成する際に供給されるアンモニアガスは、１００〜１００００ｓｃｃｍの流量で供給され、窒化物半導体層を形成する際の成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒであり、成長温度は１０００℃〜１２００℃である。また、これらの窒化物半導体層は、ＭＯＶＰＥに代えてＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）により形成してもよい。
【００３０】
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態では、基板１１は、ＳｉＣ基板が用いられている。バッファ層１２は、膜厚が０．１μｍのＡｌＮにより形成されている。電子走行層１３は、膜厚が２μｍのＧａＮにより形成されている。
【００３１】
電子供給層１４は、膜厚が２０ｎｍのＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層１４、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。ｎ−ＡｌＧａＮを形成する場合には、不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにＳｉがドープされている。この際、Ｓｉの原料ガスとしては、例えば、ＳｉＨ４等が用いられる。
【００３２】
ＭｇドープＧａＮ層１５は、膜厚が５ｎｍ〜１５０ｎｍであって、不純物濃度が、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３となるように不純物元素としてＭｇがドープされたＧａＮにより形成されている。尚、本実施の形態においては、ＭｇドープＧａＮ層１５は、膜厚が５０ｎｍであって、不純物濃度が、１×１０１９ｃｍ−３となるように不純物元素としてＭｇがドープされている。
【００３３】
これら窒化物半導体層をＭＯＶＰＥにより成膜した後に、例えば、窒素雰囲気中において、４００℃〜１０００℃に加熱することにより熱処理を行なう。これにより、ＭｇドープＧａＮ層１５を活性化させる。このように、窒素雰囲気中において加熱することにより、ＭｇドープＧａＮ層１５に含まれていた水素成分が放出され活性化されるため、ＭｇドープＧａＮ層１５はｐ型となる。
【００３４】
次に、図６（ｂ）に示すように、ＭｇドープＧａＮ層１５の表面において、ゲート電極２１が形成される領域に誘電体マスク３１を形成する。具体的には、ＭｇドープＧａＮ層１５の表面に、ＳｉＮまたはＳｉＯ２等の誘電体膜を成膜し、この誘電体膜上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に不図示のレジストパターンを形成する。この後、フッ酸等を用いたウェットエッチングにより、レジストパターンの形成されていない領域の誘電体膜を除去することにより、ＳｉＮまたはＳｉＯ２等により形成される誘電体マスク３１を形成する。この後、レジストパターンは、有機溶剤等により除去する。
【００３５】
次に、図６（ｃ）に示すように、Ｈ２またはＮＨ３の雰囲気中において、４００℃以上の温度で熱処理を行なう。これにより、誘電体マスク３１が形成されていない、ＭｇドープＧａＮ層１５が露出している領域において、ＭｇドープＧａＮ層１５内に、Ｈ２またはＮＨ３におけるＨが入り込み拡散する。このように、ＭｇドープＧａＮ層１５において、誘電体マスク３１が形成されていない領域では、Ｈが拡散し、拡散したＨ（水素）がＭｇと結合してＭｇ−Ｈとなるため、Ｍｇがアクセプタとして働かなくなり高抵抗化する。よって、ＭｇドープＧａＮ層１５においては、誘電体マスク３１が形成されていない高抵抗化された高抵抗領域１５ｂと、誘電体マスク３１が形成されており、Ｈが侵入することなく活性化された状態が維持されているｐ−ＧａＮ領域１５ａとが形成される。
【００３６】
このように、ＭｇドープＧａＮ層１５に高抵抗領域１５ｂを形成することにより、高抵抗領域１５ｂの直下においては電子密度を低下させることなく、電子走行層１３における電子走行層１３と電子供給層１４の界面近傍に２ＤＥＧ１３ａを形成することができる。尚、このように形成された２ＤＥＧ１３ａにおいては、ＭｇドープＧａＮ層１５のｐ−ＧａＮ領域１５ａの直下においては電子が消失している。
【００３７】
次に、図７（ａ）に示すように、誘電体マスク３１を除去した後、素子分離領域３２を形成する。具体的には、誘電体マスク３１を除去した後、ＭｇドープＧａＮ層１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域３２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における窒化物半導体層にＡｒをイオン注入することにより、窒化物半導体層及び基板１１の表層部分に素子分離領域３２を形成することができる。この後、レジストパターンは、有機溶剤等により除去する。
【００３８】
次に、図７（ｂ）に示すように、ソース電極２２及びドレイン電極２３が形成される領域のＭｇドープＧａＮ層１５を除去し、開口部３３及び３４を形成する。具体的には、ＭｇドープＧａＮ層１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３３及び３４が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングによりレジストパターンの形成されていない領域における、ＭｇドープＧａＮ層１５を除去し、開口部３３及び３４を形成する。この際行なわれるドライエッチングでは、エッチングガスとしてＣｌ２等の塩素系のガスを用いて、レジストパターンが形成されていない領域のＭｇドープＧａＮ層１５を完全に除去し、更には、電子走行層１４の表面の一部まで除去してもよい。この後、レジストパターンは、有機溶剤等により除去する。
【００３９】
次に、図７（ｃ）に示すように、開口部３３及び３４に、ソース電極２２及びドレイン電極２３を形成する。具体的には、開口部３３及び３４が形成されているＭｇドープＧａＮ層１５上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、開口部３３及び３４が位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｔｉ／Ａｌによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌが積層されたソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの厚さが約２０ｎｍ、Ａｌの厚さが約２００ｎｍとなるように成膜する。この後、例えば、窒素雰囲気中において、約５５０℃の温度で熱処理を行なうことにより、ソース電極２２及びドレイン電極２３を電子供給層１４とオーミックコンタクトさせる。
【００４０】
次に、図８（ａ）に示すように、ＭｇドープＧａＮ層１５の上に、パッシベーション膜１６を形成する。パッシベーション膜１６は、厚さ２００ｎｍのＳｉＮをＣＶＤ（Chemical Vapor Deposition）により成膜することにより形成する。
【００４１】
次に、図８（ｂ）に示すように、ゲート電極２１が形成される領域のパッシベーション膜１６を除去し、開口部３５を形成する。この開口部３５は、ゲート電極２１が形成される領域に形成される。具体的には、パッシベーション膜１６の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３５が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチング、または、バッファードフッ酸等によるウェットエッチングにより、レジストパターンの形成されていない領域におけるパッシベーション膜１６を除去し、開口部３５を形成する。この後、レジストパターンは、有機溶剤等により除去する。形成される開口部３５は、ｐ−ＧａＮ領域１５ａと略一致していることが好ましいが、ｐ−ＧａＮ領域１５ａよりも大きくてもよく、また、小さくてもよい。
【００４２】
次に、図８（ｃ）に示すように、ゲート電極２１を形成する。具体的には、開口部３５が形成されているパッシベーション膜１６の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、開口部３５、即ち、ｐ−ＧａＮ領域１５ａが位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｎｉ／Ａｕによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。このようにして、ＭｇドープＧａＮ層１５におけるｐ−ＧａＮ領域１５ａ上にゲート電極２１を形成する。尚、Ｎｉ／Ａｕの積層金属膜は、Ｎｉの厚さが約３０ｎｍ、Ａｕの厚さが約４００ｎｍとなるように成膜する。
【００４３】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ＭｇドープＧａＮ層１５において、ｐ−ＧａＮ領域１５ａと高抵抗領域１５ｂとが形成される。ＭｇドープＧａＮ層１５において、高抵抗領域１５ｂでは、活性化しておらず高抵抗であるため、高抵抗領域１５ｂの直下においては２ＤＥＧ１３ａにおける電子の密度が低下することはない。また、ＭｇドープＧａＮ層１５において、ゲート電極２１の直下となるｐ−ＧａＮ領域１５ａでは、ｐ型に活性化しているため、ｐ−ＧａＮ領域１５ａの直下においては、２ＤＥＧ１３ａの電子を消失させることができる。即ち、本実施の形態においては、ゲート電極２１の直下においては、２ＤＥＧ１３ａの電子を消失させることができる。これにより、本実施の形態における半導体装置では、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【００４４】
尚、本実施の形態における半導体装置では、ＭｇドープＧａＮ層１５において、高抵抗領域１５ｂでは、膜中に含まれるＨとＭｇとが結合して高抵抗化されており、ｐ−ＧａＮ領域１５ａは膜中に含まれるＨを放出することによりｐ型となっている。従って、膜中の水素の濃度は、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が高く、また、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が電気抵抗は高い。
【００４５】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について図９に基づき説明する。本実施の形態における半導体装置は、基板１１上に、窒化物半導体であるバッファ層１２、電子走行層１３、電子供給層１４が形成されており、電子供給層１４上には、ｐ型の不純物材料がドープされた窒化物半導体層であるＭｇドープＧａＮ層１５が形成されている。ソース電極２２及びドレイン電極２３は電子供給層１４上に形成されており、ＭｇドープＧａＮ層１５、ソース電極２２及びドレイン電極２３の上には、ＳｉＮ等により形成されるパッシベーション膜１６が形成されている。パッシベーション膜１６には、ゲート電極２１が形成される領域には開口部が設けられており、パッシベーション膜１６及び開口部におけるＭｇドープＧａＮ層１５の上には、ゲート絶縁膜となる絶縁膜１１７が設けられている。ゲート電極２１は、この絶縁膜１１７を介し、ＭｇドープＧａＮ層１５におけるｐ−ＧａＮ領域１５ａの上に形成されている。即ち、ＭｇドープＧａＮ層１５には、ｐ型領域となるｐ−ＧａＮ領域１５ａと高抵抗領域１５ｂとが形成されており、絶縁膜１１７を介しｐ−ＧａＮ領域１５ａはゲート電極２１の直下に形成される。尚、本実施の形態における半導体装置では、基板１１の表層部分から、バッファ層１２、電子走行層１３、電子供給層１４、ＭｇドープＧａＮ層１５において、各々の素子ごとに分離するための素子分離領域３２が形成されている。
【００４６】
ＭｇドープＧａＮ層１５において、ｐ−ＧａＮ領域１５ａでは、後述するように水素濃度を低くすることにより、ドープされたＭｇによりｐ型に活性化しているが、高抵抗領域１５ｂでは、水素濃度が高く、ＭｇがＨと結合しているため高抵抗となる。これにより、電子走行層１３において、電子走行層１３と電子供給層１４との界面近傍には、２ＤＥＧ１３ａが形成されるが、高抵抗領域１５ｂの直下においては電子の密度を低下させることなく、ｐ−ＧａＮ領域１５ａの直下のみ電子を消失させることができる。即ち、ゲート電極２１が形成されていない領域の直下においては電子の密度を低下させることなく、ゲート電極２１の直下においてのみ電子が消失している２ＤＥＧ１３ａを形成することができる。よって、本実施の形態における半導体装置では、オン抵抗を増加させることなく、ノーマリーオフにすることができる。
【００４７】
従って、本実施の形態における半導体装置では、絶縁膜１１７を形成することによりゲートリーク電流を抑制することができ、ゲート電極２１における順方向の耐圧を高くすることができる。よって、オン動作時にゲート電極２１に印加される電圧を高くすることができ、ドレイン電流をより一層多く流すことができる。尚、上述したように、本実施の形態における半導体装置では、ＭｇドープＧａＮ層１５においては、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が水素の密度が高く、また、ｐ−ＧａＮ領域１５ａよりも高抵抗領域１５ｂの方が電気抵抗は高い。
【００４８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１０に基づき説明する。本実施の形態における半導体装置の製造方法は、第１の実施の形態における半導体装置の製造方法の図６（ａ）〜図８（ｂ）に示す工程までは同じである。よって、図８（ｂ）に示す工程以降の工程について説明する。尚、図１０（ａ）に示すものは、図８（ｂ）に示すものと同じものである。
【００４９】
図１０（ｂ）では、図１０（ａ）に示されるもののパッシベーション膜１６及び開口部３５において露出しているＭｇドープＧａＮ層１５の上にゲート絶縁膜となる絶縁膜１１７を形成する。絶縁膜１１７は、例えば、ＡＬＤ（Atomic Layer Deposition）により絶縁膜を成膜することにより形成される。本実施の形態では、絶縁膜１１７は、膜厚が３０ｎｍの酸化アルミニウム膜により形成されている。
【００５０】
次に、図１０（ｃ）に示すように、ゲート電極２１を形成する。具体的には、絶縁膜１１７の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、絶縁膜１１７を介して、下にｐ−ＧａＮ領域１５ａが位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｎｉ／Ａｕによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。このようにして、誘電体マスク３１が形成されていたＭｇドープＧａＮ層１５におけるｐ−ＧａＮ領域１５ａ上に絶縁膜１１７を介しゲート電極２１を形成する。尚、Ｎｉ／Ａｕの積層金属膜は、Ｎｉの厚さが約３０ｎｍ、Ａｕの厚さが約４００ｎｍとなるように成膜する。
【００５１】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ゲート絶縁膜となる絶縁膜１１７が形成されているため、ゲートリーク電流を減らすことができる。
【００５２】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５３】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置の製造方法であって、第１の実施の形態とは異なる製造方法である。
【００５４】
第３の実施の形態における半導体装置の製造方法について、図１１〜図１３に基づき説明する。
【００５５】
最初に、図１１（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びＭｇドープＧａＮ層１５の窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２はＡｌＮにより形成されており、電子走行層１３はＧａＮにより形成されており、電子供給層１４はＡｌＧａＮにより形成されている。
【００５６】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、Ｍｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００５７】
また、窒化物半導体層を形成する際に供給されるアンモニアガスは、１００〜１００００ｓｃｃｍの流量で供給され、窒化物半導体層を形成する際の成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒであり、成長温度は１０００℃〜１２００℃である。また、これらの窒化物半導体層は、ＭＯＶＰＥに代えてＭＢＥにより形成してもよい。
【００５８】
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態では、基板１１は、ＳｉＣ基板が用いられている。バッファ層１２は、膜厚が０．１μｍのＡｌＮにより形成されている。電子走行層１３は、膜厚が２μｍのＧａＮにより形成されている。
【００５９】
電子供給層１４は、膜厚が２０ｎｍのＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層１４、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。ｎ−ＡｌＧａＮを形成する場合には、不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにＳｉがドープされている。この際、Ｓｉの原料ガスとしては、例えば、ＳｉＨ４等が用いられる。
【００６０】
ＭｇドープＧａＮ層１５は、膜厚が５ｎｍ〜１５０ｎｍであって、不純物濃度が、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３となるように不純物元素としてＭｇがドープされたＧａＮにより形成されている。尚、本実施の形態においては、ＭｇドープＧａＮ層１５は、膜厚が５０ｎｍであって、不純物濃度が、１×１０１９ｃｍ−３となるように不純物元素としてＭｇがドープされている。
【００６１】
これら窒化物半導体層をＭＯＶＰＥにより成膜した後に、例えば、窒素雰囲気中において、４００℃〜１０００℃に加熱することにより熱処理を行なう。これにより、ＭｇドープＧａＮ層１５を活性化させる。このように、窒素雰囲気中において加熱することにより、ＭｇドープＧａＮ層１５に含まれていた水素成分が放出され活性化されるため、ＭｇドープＧａＮ層１５はｐ型となる。
【００６２】
次に、図１１（ｂ）に示すように、素子分離領域３２を形成する。具体的には、ＭｇドープＧａＮ層１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域３２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における窒化物半導体層にＡｒをイオン注入する。これにより、窒化物半導体層及び基板１１の表層部分に素子分離領域３２が形成される。この後、レジストパターンは、有機溶剤等により除去する。
【００６３】
次に、図１１（ｃ）に示すように、ソース電極２２及びドレイン電極２３が形成される領域のＭｇドープＧａＮ層１５を除去し、開口部３３及び３４を形成する。具体的には、ＭｇドープＧａＮ層１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３３及び３４が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における、ＭｇドープＧａＮ層１５を除去し、開口部３３及び３４を形成する。この際行なわれるドライエッチングでは、エッチングガスとしてＣｌ２等の塩素系のガスを用いて、レジストパターンが形成されていない領域のＭｇドープＧａＮ層１５を完全に除去し、更には、電子走行層１４の表面の一部まで除去してもよい。この後、レジストパターンは、有機溶剤等により除去する。
【００６４】
次に、図１２（ａ）に示すように、開口部３３及び３４に、ソース電極２２及びドレイン電極２３を形成する。具体的には、開口部３３及び３４が形成されているＭｇドープＧａＮ層１５上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、開口部３３及び３４が位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｔｉ／Ａｌによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌが積層されたソース電極２２及びドレイン電極２３が形成される。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの厚さが約２０ｎｍ、Ａｌの厚さが約２００ｎｍとなるように成膜する。この後、例えば、窒素雰囲気中において、約５５０℃の温度で熱処理を行なうことにより、ソース電極２２及びドレイン電極２３を電子供給層１４とオーミックコンタクトさせる。
【００６５】
次に、図１２（ｂ）に示すように、ゲート電極２１を形成する。具体的には、ＭｇドープＧａＮ層１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｎｉ／Ａｕによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。尚、Ｎｉ／Ａｕの積層金属膜は、Ｎｉの厚さが約３０ｎｍ、Ａｕの厚さが約４００ｎｍとなるように成膜する。
【００６６】
次に、図１２（ｃ）に示すように、Ｈ２またはＮＨ３の雰囲気中において、４００℃以上の温度で熱処理を行なう。これにより、ゲート電極２１が形成されていない、ＭｇドープＧａＮ層１５が露出している領域において、ＭｇドープＧａＮ層１５内に、Ｈ２またはＮＨ３におけるＨが入り込み拡散する。このように、ＭｇドープＧａＮ層１５が露出しているゲート電極２１が形成されていない領域では、Ｈが拡散し、拡散したＨ（水素）がＭｇと結合してＭｇ−Ｈとなるため、Ｍｇがアクセプタとして働かなくなり高抵抗化する。よって、ＭｇドープＧａＮ層１５においては、ゲート電極２１が形成されていない高抵抗化された高抵抗領域１５ｂと、ゲート電極２１が形成されており、Ｈが侵入することなく活性化された状態が維持されているｐ−ＧａＮ領域１５ａとが形成される。
【００６７】
このように、ＭｇドープＧａＮ層１５に高抵抗領域１５ｂを形成することにより、高抵抗領域１５ｂの直下においては電子密度を低下させることなく、電子走行層１３における電子走行層１３と電子供給層１４の界面近傍に２ＤＥＧ１３ａを形成することができる。尚、このように形成された２ＤＥＧ１３ａにおいては、ＭｇドープＧａＮ層１５のｐ−ＧａＮ領域１５ａの直下においては電子が消失している。
【００６８】
次に、図１３に示すように、ＭｇドープＧａＮ層１５の上に、パッシベーション膜１６を形成する。パッシベーション膜１６は、厚さ２００ｎｍのＳｉＮをＣＶＤにより成膜することにより形成する。
【００６９】
以上により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００７０】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１４に示されるように、電子走行層１４の上にＭｇドープＧａＮ層２１５が形成されている。ＭｇドープＧａＮ層２１５には、ｐ型領域となるｐ−ＧａＮ領域２１５ａと高抵抗領域２１５ｂとが形成されており、ｐ−ＧａＮ領域２１５ａはゲート電極２１の直下に形成される。ＭｇドープＧａＮ層２１５において、ｐ−ＧａＮ領域２１５ａでは、水素濃度を低くすることにより、ドープされたＭｇによりｐ型に活性化しているが、高抵抗領域２１５ｂでは、水素濃度が高く、ＭｇがＨと結合しているため高抵抗となる。
【００７１】
これにより、電子走行層１３において、電子走行層１３と電子供給層１４との界面近傍には、２ＤＥＧ１３ａが形成されるが、高抵抗領域２１５ｂの直下においては電子の密度を低下させることなく、ｐ−ＧａＮ領域２１５ａの直下のみ電子を消失させることができる。即ち、ゲート電極２１が形成されていない領域の直下において電子の密度を低下させることなく、ゲート電極２１の直下のみ電子が消失している２ＤＥＧ１３ａを形成することができる。よって、本実施の形態における半導体装置では、オン抵抗を増加させることなく、ノーマリーオフにすることができる。尚、本実施の形態における半導体装置では、基板１１の表層部分から、バッファ層１２、電子走行層１３、電子供給層１４、ＭｇドープＧａＮ層１５において、各々の素子ごとに分離するための素子分離領域３２が形成されている。
【００７２】
本実施の形態では、ＭｇドープＧａＮ層２１５において、高抵抗領域２１５ｂは、ｐ−ＧａＮ領域２１５ａよりも薄く形成されている。高抵抗領域２１５ｂを薄くすることにより、高抵抗領域２１５ｂを高抵抗化するための時間を短くすることができるとともに、ｐ−ＧａＮ領域２１５ａにおける水素の拡散を抑制することができるため、製造される半導体装置の歩留りを高めることができる。尚、上述のとおり、本実施の形態における半導体装置では、ＭｇドープＧａＮ層２１５においては、ｐ−ＧａＮ領域２１５ａよりも高抵抗領域２１５ｂの方が水素の密度が高く、また、ｐ−ＧａＮ領域２１５ａよりも高抵抗領域２１５ｂの方が電気抵抗は高い。
【００７３】
（半導体装置の製造方法）
次に、第４の実施の形態における半導体装置の製造方法について、図１５〜図１８に基づき説明する。
【００７４】
最初に、図１５（ａ）に示すように、基板１１上に、バッファ層１２、電子走行層１３、電子供給層１４及びＭｇドープＧａＮ層２１５の窒化物半導体層をＭＯＶＰＥ法によりエピタキシャル成長させることにより形成する。本実施の形態では、バッファ層１２はＡｌＮにより形成されており、電子走行層１３はＧａＮにより形成されており、電子供給層１４はＡｌＧａＮにより形成されている。
【００７５】
これら窒化物半導体層をＭＯＶＰＥにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、Ｍｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００７６】
また、窒化物半導体層を形成する際に供給されるアンモニアガスは、１００〜１００００ｓｃｃｍの流量で供給され、窒化物半導体層を形成する際の成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒであり、成長温度は１０００℃〜１２００℃である。また、これらの窒化物半導体層は、ＭＯＶＰＥに代えてＭＢＥにより形成してもよい。
【００７７】
基板１１は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板を用いることができる。本実施の形態では、基板１１は、ＳｉＣ基板が用いられている。バッファ層１２は、膜厚が０．１μｍのＡｌＮにより形成されている。電子走行層１３は、膜厚が２μｍのＧａＮにより形成されている。
【００７８】
電子供給層１４は、膜厚が２０ｎｍのＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層１４、ｉ−ＡｌＧａＮであっても、ｎ−ＡｌＧａＮであってもよい。ｎ−ＡｌＧａＮを形成する場合には、不純物元素としてＳｉがドープされており、Ｓｉの濃度が１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、１×１０１９ｃｍ−３となるようにＳｉがドープされている。この際、Ｓｉの原料ガスとしては、例えば、ＳｉＨ４等が用いられる。
【００７９】
ＭｇドープＧａＮ層２１５は、膜厚が５ｎｍ〜１５０ｎｍであって、不純物濃度が、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３となるように不純物元素としてＭｇがドープされたＧａＮにより形成されている。尚、本実施の形態においては、ＭｇドープＧａＮ層２１５は、膜厚が５０ｎｍであって、不純物濃度が、１×１０１９ｃｍ−３となるように不純物元素としてＭｇがドープされている。
【００８０】
これら窒化物半導体層をＭＯＶＰＥにより成膜した後に、例えば、窒素雰囲気中において、４００℃〜１０００℃に加熱することにより熱処理を行なう。これにより、ＭｇドープＧａＮ層２１５を活性化させる。このように、窒素雰囲気中において加熱することにより、ＭｇドープＧａＮ層２１５に含まれていた水素成分が放出され活性化されるため、ＭｇドープＧａＮ層２１５はｐ型となる。
【００８１】
次に、図１５（ｂ）に示すように、素子分離領域３２を形成する。具体的には、ＭｇドープＧａＮ層２１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域３２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における窒化物半導体層にＡｒをイオン注入することにより、窒化物半導体層及び基板１１の表層部分に素子分離領域３２が形成される。この後、レジストパターンは、有機溶剤等により除去する。
【００８２】
次に、図１５（ｃ）に示すように、ＭｇドープＧａＮ層２１５の表面において、ゲート電極２１が形成される領域に誘電体マスク３１を形成する。具体的には、ＭｇドープＧａＮ層２１５の表面に、ＳｉＮまたはＳｉＯ２等の誘電体膜を成膜し、この誘電体膜上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に不図示のレジストパターンを形成する。この後、フッ酸等を用いたウェットエッチングにより、レジストパターンの形成されていない領域の誘電体膜を除去することにより、ＳｉＮまたはＳｉＯ２等により形成される誘電体マスク３１を形成する。この後、レジストパターンは、有機溶剤等により除去する。
【００８３】
次に、図１６（ａ）に示すように、ＲＩＥ等のドライエッチングにより、誘電体マスク３１が形成されていない領域におけるＭｇドープＧａＮ層２１５を一部除去し、この領域におけるＭｇドープＧａＮ層２１５の厚さを薄くする。この際、誘電体マスク３１が形成されていない領域におけるＭｇドープＧａＮ層２１５は、誘電体マスク３１が形成されている領域におけるＭｇドープＧａＮ層２１５の厚さの約半分程度となるように、エッチングを行なう。
【００８４】
次に、図１６（ｂ）に示すように、Ｈ２またはＮＨ３の雰囲気中において、４００℃以上の温度で熱処理を行なう。これにより、誘電体マスク３１が形成されていない、ＭｇドープＧａＮ層２１５が露出している領域において、ＭｇドープＧａＮ層２１５内に、Ｈ２またはＮＨ３におけるＨが入り込み拡散する。このように、ＭｇドープＧａＮ層１５において、誘電体マスク３１が形成されていない領域では、Ｈが拡散し、拡散したＨ（水素）がＭｇと結合してＭｇ−Ｈとなるため、Ｍｇがアクセプタとして働かなくなり高抵抗化する。よって、ＭｇドープＧａＮ層２１５においては、誘電体マスク３１が形成されていない高抵抗化された高抵抗領域２１５ｂと、誘電体マスク３１が形成されており、Ｈが侵入することなく活性化された状態が維持されているｐ−ＧａＮ領域２１５ａとが形成される。
【００８５】
このようにＭｇドープＧａＮ層２１５に高抵抗領域２１５ｂを形成することにより、高抵抗領域２１５ｂの直下においては電子密度を低下させることなく、電子走行層１３における電子走行層１３と電子供給層１４の界面近傍に２ＤＥＧ１３ａを形成することができる。尚、このように形成された２ＤＥＧ１３ａは、ＭｇドープＧａＮ層２１５のｐ−ＧａＮ領域２１５ａの直下においては電子が消失している。
【００８６】
次に、図１６（ｃ）に示すように、誘電体マスク３１を除去した後、ソース電極２２及びドレイン電極２３が形成される領域のＭｇドープＧａＮ層２１５を除去し、開口部３３及び３４を形成する。具体的には、ＭｇドープＧａＮ層２１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３３及び３４が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における、ＭｇドープＧａＮ層２１５を除去し、開口部３３及び３４を形成する。この際行なわれるドライエッチングでは、エッチングガスとしてＣｌ２等の塩素系のガスを用いて、レジストパターンが形成されていない領域のＭｇドープＧａＮ層２１５を完全に除去し、更には、電子走行層１４の表面の一部まで除去してもよい。この後、レジストパターンは、有機溶剤等により除去する。
【００８７】
次に、図１７（ａ）に示すように、開口部３３及び３４に、ソース電極２２及びドレイン電極２３を形成する。具体的には、開口部３３及び３４が形成されているＭｇドープＧａＮ層２１５上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、開口部３３及び３４が位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｔｉ／Ａｌによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｔｉ／Ａｌが積層されたソース電極２２及びドレイン電極２３を形成する。尚、Ｔｉ／Ａｌによる積層金属膜は、Ｔｉの厚さが約２０ｎｍ、Ａｌの厚さが約２００ｎｍとなるように成膜する。この後、例えば、窒素雰囲気中において、約５５０℃の温度で熱処理を行なうことにより、ソース電極２２及びドレイン電極２３を電子供給層１４とオーミックコンタクトさせる。
【００８８】
次に、図１７（ｂ）に示すように、ＭｇドープＧａＮ層２１５の上に、パッシベーション膜１６を形成する。パッシベーション膜１６は、厚さ２００ｎｍのＳｉＮをＣＶＤにより成膜することにより形成する。
【００８９】
次に、図１７（ｃ）に示すように、ゲート電極２１が形成される領域のパッシベーション膜１６を除去し、開口部３５を形成する。この開口部３５は、ゲート電極２１が形成される領域に形成される。具体的には、パッシベーション膜１６の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３５が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチング、または、バッファードフッ酸等によるウェットエッチングにより、レジストパターンの形成されていない領域におけるパッシベーション膜１６を除去し、開口部３５を形成する。この後、レジストパターンは、有機溶剤等により除去する。形成される開口部３５は、ｐ−ＧａＮ領域２１５ａと略一致していることが好ましいが、ｐ−ＧａＮ領域２１５ａよりも大きくてもよく、また、小さくてもよい。
【００９０】
次に、図１８に示すように、ゲート電極２１を形成する。具体的には、開口部３５が形成されているパッシベーション膜１６の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。このレジストパターンは、レジストパターンの開口に、開口部３５が位置するように、位置合せを行い形成する。この後、真空蒸着により、Ｎｉ／Ａｕによる積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、Ｎｉ／Ａｕによる積層金属膜によるゲート電極２１を形成する。このようにして、ＭｇドープＧａＮ層２１５におけるｐ−ＧａＮ領域２１５ａ上にゲート電極２１を形成する。尚、Ｎｉ／Ａｕの積層金属膜は、Ｎｉの厚さが約３０ｎｍ、Ａｕの厚さが約４００ｎｍとなるように成膜する。
【００９１】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ＭｇドープＧａＮ層２１５において、ｐ−ＧａＮ領域２１５ａよりも薄く高抵抗領域２１５ｂが形成されており、高抵抗領域２１５ｂにおいて水素が拡散している。よって、ｐ−ＧａＮ領域２１５ａには殆ど水素が拡散しないため、均一性が高く歩留りの高い半導体装置を得ることができる。
【００９２】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００９３】
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１９に基づき説明する。尚、図１９は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００９４】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態におけるいずれかの半導体装置に相当するものである。
【００９５】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極２３と接続されている。
【００９６】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００９７】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００９８】
最初に、図２０に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２０に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２０に示す例では３つ）４６８を備えている。図２０に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００９９】
次に、図２１に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２１に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２１に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【０１００】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【０１０１】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、
前記第３の半導体層には、半導体材料にｐ型不純物元素がドープされており、
前記第３の半導体層において、前記ゲート電極の直下にはｐ型領域が形成されており、前記ｐ型領域を除く領域は、前記ｐ型領域よりも抵抗の高い高抵抗領域が形成されていることを特徴とする半導体装置。
（付記２）
前記高抵抗領域においては、前記ｐ型不純物元素と水素とが結合していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第３の半導体層において、前記高抵抗領域における水素の濃度は、前記ｐ型領域における水素の濃度よりも高いことを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記ｐ型不純物元素は、Ｍｇであることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第３の半導体層におけるＭｇの濃度は、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第３の半導体層において、前記高抵抗領域における厚さは、前記ｐ型領域における厚さよりも薄いことを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第３の半導体層における半導体材料は、ＧａＮを含む材料であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１３）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１４）
基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、
前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、
前記第３の半導体層上において、ゲート電極が形成される領域に誘電体マスクを形成する工程と、
前記誘電体マスクを形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、
前記誘電体マスクを除去し、前記誘電体マスクの形成されていた領域にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
水素またはアンモニア雰囲気中で熱処理を行なう工程の後、前記第３の半導体層の上に、絶縁体膜を形成する工程と、
前記絶縁体膜を介し前記誘電体マスクの形成されていた領域にゲート電極を形成する工程と、
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記誘電体マスクを形成する工程の後、前記誘電体マスクの形成されていない領域における前記第３の半導体層の一部を除去する工程を有し、
前記第３の半導体層の一部を除去する工程の後、水素またはアンモニア雰囲気中で熱処理を行なう工程を行なうことを特徴とする付記１４または１５に記載の半導体装置の製造方法。
（付記１７）
基板の上に、第１の半導体層、第２の半導体層及びｐ型の不純物元素が含まれている第３の半導体層を順次形成する工程と、
前記第３の半導体層を形成した後、窒素雰囲気において熱処理を行なう工程と、
前記第３の半導体層上にゲート電極を形成する工程と、
前記ゲート電極を形成した後、水素またはアンモニア雰囲気中で熱処理を行なう工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１８）
前記ｐ型の不純物元素は、Ｍｇであることを特徴とする付記１４から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする付記１４から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１４から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１０２】
１１        基板
１２        バッファ層
１３        電子走行層（第１の半導体層）
１３ａ      ２ＤＥＧ
１４        電子供給層（第２の半導体層）
１５        ＭｇドープＧａＮ層（第３の半導体層）
１５ａ      ｐ−ＧａＮ領域（ｐ型領域）
１５ｂ      高抵抗領域
１６        パッシベーション膜
２１        ゲート電極
２２        ソース電極
２３        ドレイン電極
３１        誘電体マスク
３２        素子分離領域
３３        開口部
３４        開口部
３５        開口部
【図１】
2013074068.tif 000003
【図２】
2013074068.tif 000004
【図３】
2013074068.tif 000005
【図４】
2013074068.tif 000006
【図５】
2013074068.tif 000007
【図６】
2013074068.tif 000008
【図７】
2013074068.tif 000009
【図８】
2013074068.tif 000010
【図９】
2013074068.tif 000011
【図１０】
2013074068.tif 000012
【図１１】
2013074068.tif 000013
【図１２】
2013074068.tif 000014
【図１３】
2013074068.tif 000015
【図１４】
2013074068.tif 000016
【図１５】
2013074068.tif 000017
【図１６】
2013074068.tif 000018
【図１７】
2013074068.tif 000019
【図１８】
2013074068.tif 000020
【図１９】
2013074068.tif 000021
【図２０】
2013074068.tif 000022
【図２１】
2013074068.tif 000023