(57)【要約】【課題】工程を増加させることなく表面チャネル型及び埋め込みチャネル型のトランジスタの同時形成が可能な、ノイズ特性及び生産性に優れた半導体装置の製造方法を提供する。【解決手段】レジストパターンから露出した活性領域２０Ａ、２０Ｃ及びゲート電極１２ＤにＮ型不純物を注入することで、活性領域２０Ａ、２０Ｃ上にＮ型ソース／ドレイン領域２１、２３を形成するとともに、露出したゲート電極１２Ａ、１２ＤをＮ型化するＮ型化工程と、活性領域２０Ｂ、２０Ｄ及びゲート電極１２ＣにＰ型不純物を注入することで、活性領域２０Ｂ、２０Ｄ上にＰ型ソース／ドレイン領域２２、２４を形成するとともに、露出したゲート電極１２Ｂ、１２ＣをＰ型化するＰ型化工程とを具備する素子形成工程を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の活性領域の各々の上にゲート電極を形成した後、前記活性領域及び前記ゲート電極に不純物を選択的に注入することで前記半導体基板上にＮ型又はＰ型トランジスタを形成する素子形成工程を備えた半導体装置の製造方法であって、
前記素子形成工程は、
前記複数の活性領域の内、表面チャネル領域において、前記Ｐ型トランジスタを形成する位置を覆うとともに前記Ｎ型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記Ｎ型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記Ｐ型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にＮ型不純物を注入することで、前記活性領域上にＮ型ソース／ドレイン領域を形成するとともに、露出した前記ゲート電極をＮ型化するＮ型化工程と、
前記複数の活性領域の内、表面チャネル領域において、前記Ｎ型トランジスタを形成する位置を覆うとともに前記Ｐ型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記Ｐ型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記Ｎ型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にＰ型不純物を注入することで、前記活性領域上にＰ型ソース／ドレイン領域を形成するとともに、露出した前記ゲート電極をＰ型化するＰ型化工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記素子形成工程は、さらに、前記半導体基板の表面及び前記ゲート電極を覆うように、Ｃｏ又はＴｉからなる金属膜をスパッタリング法で形成する薄膜スパッタ工程を含み、
前記Ｎ型化工程及び前記Ｐ型化工程は、前記レジストパターンを形成した後、前記Ｎ型不純物又は前記Ｐ型不純物をイオン注入した後、前記金属膜を形成することで、当該箇所において自己整合的に前記Ｎ型ソース／ドレイン領域又は前記Ｐ型ソース／ドレイン領域を形成させるとともに、前記ゲート電極をＮ型化又はＰ型化するサリサイドプロセスとされていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板がシリコン基板であり、前記ゲート電極がポリシリコンであることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記Ｎ型及びＰ型トランジスタ構造がＭＯＳトランジスタ構造であることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置においては、その応用機器における要求性能や製造技術の発達等に伴い、さらなる大容量化並びに高集積化が図られていることから、各素子の微細化が不可欠となっている。このため、半導体装置の各素子を構成する不純物拡散層や多結晶シリコン膜等を微細化するにあたって各種構造が提案されており、また、その製造プロセスについても各種提案が行われている。
【０００３】
また、微細化の進んだ半導体装置を製造するためのプロセスとして、サリサイドプロセスが採用されるようになっている。このサリサイドとは、不純物拡散層（ソース／ドレイン領域）やシリコン基板上、あるいはゲート電極上に、金属シリサイド膜を自己整合的に形成した構造を指す。サリサイドプロセスは、通常、半導体基板上のゲート電極の側壁にサイドウォールを形成した後、例えば、Ｔｉ、Ｃｏ等の金属膜をスパッタリング法によって形成し、熱処理等により、金属膜とシリコンとの合金が自己整合的に生成されるプロセスである。
【０００４】
図５（ａ）、（ｂ）の断面図に、従来のプロセスを用いて、半導体基板上にトランジスタを形成した場合の工程の一例を示す。まず、図５（ａ）に示すように、半導体基板１０１上に、複数の活性領域１０２Ａを区画するための素子分離領域１０３を形成し、さらに、活性領域１０２Ａの各々の上にゲート電極１０４Ａ、１０４Ｂを形成して、その側壁にサイドウォール１０５Ａ、１０５Ｂを形成する。そして、図示するようなレジストパターン１０６Ａをパターニング形成する。次いで、レジストパターン１０６Ａをマスクとして、活性領域１０２Ａ及びゲート電極１０４Ａに対してＮ型不純物を注入することにより、活性領域１０２Ａ上にＮ型ソース／ドレイン領域１０７を形成するとともに、ゲート電極１０４ＡをＮ型化する。そして、レジストパターン１０６Ａを除去する。
【０００５】
次いで、図５（ｂ）に示すように、半導体基板１０１の表面とゲート電極１０４Ｂ、サイドウォール１０５Ｂの表面を覆うようにレジスト膜を形成した後、上記同様にレジスト膜をパターニングすることでレジストパターン１０６Ｂを形成する。次いで、レジストパターン１０６Ｂをマスクとして、活性領域１０２Ｂ及びゲート電極１０４Ｂに対してＰ型不純物を注入することにより、活性領域１０２Ｂ上にＰ型ソース／ドレイン領域１０８を形成するとともに、ゲート電極１０４ＢをＰ型化する。そして、レジストパターン１０６Ｂを除去する。このような工程により、半導体基板１０１上にＮ型トランジスタ１１０及びＰ型トランジスタ１２０が設けられた半導体装置１００を製造する。
【０００６】
ところで、上述のような従来のプロセスで半導体装置を製造する場合には、Ｎ型チャネル領域及びＰ型チャネル領域に分けて各種不純物の注入を行い、トランジスタ領域を形成する。このように、同じチャネルタイプのアクティブエリア（活性領域）やゲート電極に対し、同時に不純物を注入するプロセスを採用した場合、形成されるトランジスタは、Ｎ型トランジスタ及びＰ型トランジスタともに表面チャネル型のトランジスタとなる。この表面チャネル型のトランジスタは、埋め込みチャネル型のトランジスタに較べて相互コンダクタンス（ＧＭ）や出力インピーダンス（Ｒｏ）が高く、半導体基板上で隣接するトランジスタ間における閾値電圧（Ｖｔ）のペア特性に優れるという利点がある。
【０００７】
しかしながら、Ｎ型トランジスタ及びＰ型トランジスタが、ともに表面チャネル型のトランジスタが複数で隣接して設けられた構成の半導体装置の場合、トランジスタノイズ、特に、１／ｆノイズが大きくなるという特性の低下が生じる。このため、表面チャネル型のトランジスタのみでオペアンプ等のアナログ回路を構成した場合、ノイズ特性が低下するという問題があった。
【０００８】
上述のようなノイズ特性が劣化する問題を解決するため、例えば、Ｎ型トランジスタ及びＰ型トランジスタが、表面チャネル型と埋め込みチャネル型とで隣接して設けられた半導体装置も提案されている（例えば、特許文献１等を参照）。しかしながら、上記した従来法によるプロセスを用いて、表面チャネル型と埋め込みチャネル型とが隣接するように各トランジスタを形成しようとすると、Ｎ型トランジスタ及びＰ型トランジスタのそれぞれに関し、表面チャネル型並びに埋め込みチャネル型の形成工程を別に設ける必要があることから、大幅な工程増となる。このため、従来の方法で、表面チャネル型及び埋め込みチャネル型のトランジスタが隣接する半導体装置を製造した場合、生産性が著しく低下するとともに、製造コストが大幅に上昇してしまうという問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１０３４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記課題に鑑みてなされたものであり、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することが可能な、ノイズ特性及び生産性に優れた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者等は、上述のような、Ｎ型トランジスタ及びＰ型トランジスタが、表面チャネル型と埋め込みチャネル型とで隣接して設けられた構成の半導体装置を製造するにあたり、そのプロセスについて鋭意検討を行った。この結果、不純物を打ち分ける際に形成するレジストのパターン形状を適正化して、この打ち分け工程を行うことで、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成できることを知見した。これにより、工程を増加させることなく、ノイズ特性に優れた半導体装置を効率良く生産できることを見出し、本発明を完成させた。
【００１２】
すなわち、本発明に係る半導体装置は、半導体基板上に設けられた複数の活性領域の各々の上にゲート電極を形成した後、前記活性領域及び前記ゲート電極に不純物を選択的に注入することで前記半導体基板上にＮ型又はＰ型トランジスタを形成する素子形成工程を備えた半導体装置の製造方法であって、前記素子形成工程は、前記複数の活性領域の内、表面チャネル領域において、前記Ｐ型トランジスタを形成する位置を覆うとともに前記Ｎ型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記Ｎ型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記Ｐ型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にＮ型不純物を注入することで、前記活性領域上にＮ型ソース／ドレイン領域を形成するとともに、露出した前記ゲート電極をＮ型化するＮ型化工程と、前記複数の活性領域の内、表面チャネル領域において、前記Ｎ型トランジスタを形成する位置を覆うとともに前記Ｐ型トランジスタを形成する位置を露出させ、且つ、埋め込みチャネル領域において、前記Ｐ型トランジスタを形成する位置の内の前記ゲート電極を覆いながらその他の位置を露出させるとともに、前記Ｎ型トランジスタを形成する位置の内の前記ゲート電極を露出させるようにレジストパターンを形成し、次いで、該レジストパターンをマスクとして、前記レジストパターンから露出した前記活性領域及びゲート電極にＰ型不純物を注入することで、前記活性領域上にＰ型ソース／ドレイン領域を形成するとともに、露出した前記ゲート電極をＰ型化するＰ型化工程と、を少なくとも含むことを特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、上記において、前記素子形成工程が、さらに、前記半導体基板の表面及び前記ゲート電極を覆うように、Ｃｏ又はＴｉからなる金属膜をスパッタリング法で形成する薄膜スパッタ工程を含み、前記Ｎ型化工程及び前記Ｐ型化工程後に、金属膜をスパッタリングし、アニール処理を行うことで、当該箇所において自己整合的に前記Ｎ型ソース／ドレイン領域又は前記Ｐ型ソース／ドレイン領域を形成させるとともに、前記ゲート電極をＮ型化又はＰ型化するサリサイドプロセスとされている方法とすることができる。
また、本発明に係る半導体装置の製造方法は、上記において、前記半導体基板がシリコン基板であり、前記ゲート電極がポリシリコンである方法とすることができる。
また、本発明に係る半導体装置の製造方法は、上記において、前記Ｎ型及びＰ型トランジスタ構造がＭＯＳトランジスタ構造である方法とすることができる。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、半導体基板上にＮ型又はＰ型トランジスタ構造を形成する素子形成工程において、不純物を打ち分ける際に形成するレジストパターンの形状を上記構成で適正化し、このレジストパターンをマスクとして、半導体基板上においてＮ型又はＰ型不純物を選択的に注入するＮ型化工程及びＰ型化工程を備えているので、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成することができる。従って、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することが可能となる。
【発明の効果】
【００１５】
本発明に係る半導体装置の製造方法によれば、上記構成の如く、適正形状のレジストパターンをマスクとしてＮ型又はＰ型不純物を選択的に注入するＮ型化工程及びＰ型化工程を備えているので、表面チャネル型と埋め込みチャネル型のトランジスタを同一工程で形成することができる。従って、ノイズ特性に優れた半導体装置を、工程を増加させることなく高い生産効率で製造することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る半導体装置の製造方法で得られる半導体装置を模式的に説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法について説明する模式図である。
【図３】本発明の実施形態に係る半導体装置の製造方法について説明する模式図である。
【図４】本発明の実施形態に係る半導体装置の製造方法について説明する模式図である。
【図５】従来の半導体装置の製造方法を説明する模式図である。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施形態である半導体装置の製造方法について、図１〜４を適宜参照しながら説明する。なお、以下の説明において参照する図は、半導体装置等の構成を説明するためのものであり、図示される各部の大きさや厚さ、寸法等は、実際の半導体装置等の寸法関係と異なる場合がある。
【００１８】
図１は、本実施形態の半導体装置の製造方法によって得られる半導体装置の一例を示す断面模式図である。図１に示す半導体装置１は、半導体基板１１上に、表面チャネル型のＮ型トランジスタ１０ＡとＰ型トランジスタ１０Ｂ、並びに、埋め込みチャネル型のＮ型トランジスタ１０ＣとＰ型トランジスタ１０Ｄとが備えられて概略構成されている。また、半導体装置１は、これら各トランジスタの間が、複数の活性領域２０Ａ、２０Ｂ、２０Ｃ、２０Ｄを区画する素子分離領域３０によって素子分離されている。
【００１９】
また、半導体装置１において、半導体基板１１上には、ポリシリコンからなり、各トランジスタに設けられるゲート電極１２Ａ、１２Ｂ、１２Ｃ、１２Ｄが形成されている。図１に示す例では、表面チャネル型のＮ型トランジスタ１０Ａにゲート電極１２Ａ、Ｐ型トランジスタ１０Ｂにゲート電極１２Ｂが形成され、埋め込みチャネル型のＮ型トランジスタ１０Ｃにゲート電極１２Ｃ、Ｐ型トランジスタ１０Ｄにゲート電極１２Ｄが形成されている。また、これらゲート電極１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの各々の側面には、サイドウォール１３ａ、１３ｂ、１３ｃ、１３ｄが形成されている。
【００２０】
本実施形態の半導体装置１は、各々の活性領域２０Ａ〜２０Ｄにおいて、Ｎ型又はＰ型のソース／ドレイン領域が形成されている。図１に示す例では、表面チャネル型のＮ型トランジスタ１０Ａ（活性領域２０Ａ）においてＮ＋型ソース／ドレイン領域（ソース／ドレイン領域）２１が形成され、Ｐ型トランジスタ１０Ｂ（活性領域２０Ｂ）においてＰ＋型ソース／ドレイン領域（ソース／ドレイン領域）２２が形成されている。また、埋め込みチャネル型のＮ型トランジスタ１０Ｃ（活性領域２０Ｃ）においてはＮ＋型ソース／ドレイン領域（ソース／ドレイン領域）２３が形成され、Ｐ型トランジスタ１０Ｄ（活性領域２０Ｄ）においてはＰ＋型ソース／ドレイン領域（ソース／ドレイン領域）２４が形成されている。
【００２１】
また、表面チャネル型のＮ型トランジスタ１０Ａに設けられたゲート電極１２Ａ、並びに、埋め込みチャネル型のＰ型トランジスタ１０Ｄに設けられたゲート電極１２Ｄは、Ｎ＋型の電極とされている。また、表面チャネル型のＰ型トランジスタ１０Ｂに設けられたゲート電極１２Ｂ、並びに、埋め込みチャネル型のＮ型トランジスタ１０Ｃに設けられたゲート電極１２Ｃは、Ｐ＋型の電極とされている。
【００２２】
また、Ｎ型トランジスタ１０Ａ、１０Ｃにおける活性領域２０Ａ、２０Ｃの、ゲート電極１２Ａ、１２Ｃの下の領域は、ゲート電極１２Ａ、１２Ｃに閾値電圧以上の＋印加を加えることによって、Ｎ−型チャネル領域２５、２７が形成される。このとき、形成されるチャネルタイプ（Ｎ−型）と、ゲート電極のタイプが同タイプのもの（電極１２Ａ：Ｎ＋型の電極）は、表面チャネル型のＮ型トランジスタとなり、別タイプのもの（電極１２Ｃ：Ｐ＋型の電極）は、埋め込みチャネル型のＮ型トランジスタとなる。Ｐ型トランジスタ１０Ｂ、１０Ｄにおける活性領域２０Ｂ、２０Ｄの、ゲート電極１２Ｂ、１２Ｄの下の領域は、ゲート電極１２Ｂ、１２Ｄに閾値電圧以下の−印加を加えることによって、Ｐ−型チャネル領域２６、２８が形成される。このとき、形成されるチャネルタイプ（Ｐ−型）と、ゲート電極のタイプが同タイプのもの（電極１２Ｂ：Ｐ＋型の電極）は、表面チャネル型のＰ型トランジスタとなり、別タイプのもの（電極１２Ｄ：Ｎ＋型の電極）は、埋め込みチャネル型のＰ型トランジスタとなる。
【００２３】
また、図１に示す例においては、上記のＮ型トランジスタ１０Ａ、１０Ｃ、Ｐ型トランジスタ１０Ｂ、１０Ｄが形成された半導体基板１１上を覆うように、シリコン酸化膜等からなる層間絶縁膜１５が形成されている。
半導体装置１は、上記構成により、ＭＯＳトランジスタ構造のＮ型又はＰ型トランジスタ構造が複数備えられた構成とされている。
【００２４】
次に、図１に示す本実施形態の半導体装置１を製造する方法について、図１〜図４を参照しながら詳述する。
本実施形態の半導体装置１の製造方法は、半導体基板１１上に複数の活性領域２０Ａ、２０Ｂ、２０Ｃ、２０Ｄを区画する素子分離領域３０を形成し、複数の活性領域２０Ａ、２０Ｂ、２０Ｃ、２０Ｄの各々の上にゲート電極１２Ａ、１２Ｂ、１２Ｃ、１２Ｄを形成する工程の後、活性領域２０及びゲート電極１２に不純物を選択的に注入することで半導体基板１１上にＮ型又はＰ型トランジスタ構造を形成する素子形成工程を備えた方法である。この素子形成工程は、図２に示すように、まず、レジストパターン４０をマスクとして、レジストパターン４０から露出した活性領域（表面チャネル領域）２０Ａ、活性領域（埋め込みチャネル領域）２０Ｃ及びゲート電極１２ＤにＮ型不純物を注入することで、活性領域２０Ａ、２０Ｃ上にＮ型ソース／ドレイン領域２１、２３を形成するとともに、露出したゲート電極１２Ａ、１２ＤをＮ型化する、Ｎ型化工程を備える。さらに、素子形成工程は、図３に示すように、レジストパターン５０をマスクとして、レジストパターン５０から露出した活性領域（表面チャネル領域）２０Ｂ、活性領域（埋め込みチャネル領域）２０Ｄ及びゲート電極１２ＣにＰ型不純物を注入することで、活性領域２０Ｂ、２０Ｄ上にＰ型ソース／ドレイン領域２２、２４を形成するとともに、露出したゲート電極１２Ｂ、１２ＣをＰ型化するＰ型化工程を備える。
【００２５】
なお、本実施形態では、レジストパターン４０及びレジストパターン５０を形成するにあたり、ゲート電極１２Ａ〜１２Ｄが露出する部分のレジストエッジが、サイドウォール１３ａ〜１３ｄ上に配置されるようにパターン形成を行うことがより好ましい。このように、レジストパターン４０及びレジストパターン５０における、ゲート電極１２Ａ〜１２Ｄを露出させる部分のレジストエッジを、サイドウォール１３ａ〜１３ｄ上に配置することで、Ｎ型又はＰ型の不純物を打ち分け注入する際の精度が高められる。
【００２６】
本実施形態においては、上記のＮ型化工程及びＰ型化工程からなる素子形成工程が備えられることにより、通常の表面チャネル型トランジスタを形成する工程と同一の工程で、選択的に埋め込みチャネル型トランジスタを形成することができる。また、工程を増加させることなく、Ｎ型及びＰ型のそれぞれのトランジスタを、表面チャネル型並びに埋め込みチャネル型の各々で形成することが可能となる。これにより、例えば、オペアンプ等のアナログ回路が構成されてなる半導体装置を製造する場合に本発明を適用することにより、４種類のトランジスタを所望の位置、且つ、適材適所で配置することができるので、回路特性（素子特性）が高められるとともに、回路設計の自由度も向上する。一例として、Ｎ受け側、Ｐ受け側のそれぞれのオペアンプについて、入力段は表面チャネル型トランジスタ、カレントミラー段は埋め込みチャネル型トランジスタとして構成することにより、ノイズ特性に優れ、入力範囲の広いアナログ回路が実現できる。
【００２７】
そして、本実施形態の製造方法においては、上述のようなＮ型トランジスタ１０Ａ、１０Ｃ、Ｐ型トランジスタ１０Ｂ、１０Ｄが形成された半導体基板１１上を覆うように、絶縁膜１５を形成する。この絶縁膜１５としては、従来公知のシリコン酸化膜等を用いることができ、ＣＶＤ法等の方法を用いて形成することができる。
【００２８】
その後、この絶縁膜１５中に、図示略の貫通電極を形成し、さらに、絶縁膜１５上に図示略の配線層を形成することにより、図１に示すような、ＭＯＳトランジスタ構造を有するＮ型トランジスタ１０Ａ、１０Ｃ並びにＰ型トランジスタ１０Ｂ、１０Ｄが備えられた半導体装置１が得られる。
また、本実施形態では、必要に応じて、さらに、絶縁膜１５上に各種素子構造を積層することが可能である。
【００２９】
なお、本発明の製造方法においては、上述した素子形成工程を、以下に説明するようなサリサイド（自己整合的に作られるシリサイド）プロセスを適用した工程とすることができる。
具体的には、図４に示すように、上記手順の素子形成工程において、さらに、半導体基板１１の表面及びゲート電極１２Ａ〜１２Ｄ、並びに、サイドウォール１３ａ〜１３ｄを覆うように、Ｃｏ又はＴｉからなる金属膜１４をスパッタリング法で形成する薄膜スパッタ工程及びアニール工程を含む。また、上記スパッタ及びアニール工程は、Ｎ型化工程及びＰ型化工程の終わった後、その処理を行う。
【００３０】
このようなサリサイドプロセスを適用することにより、それぞれのタイプのソース／ドレイン領域、ゲート電極を自己整合的にシリサイド化することが出来る。活性領域２０Ａ、２０Ｃ上は、金属膜１４をなす金属元素と半導体基板１１をなすシリコンとの合金を自己整合的に生成させることで、Ｎ型ソース／ドレイン領域２１、２３をシリサイド化する。同様に、ゲート電極１２Ａ、１２Ｄにおいて、金属膜１４をなす金属元素とゲート電極材料であるシリコンとの合金を自己整合的に生成させることで、これらゲート電極１２Ａ、１２Ｄをシリサイド化する。
また、活性領域２０Ｂ、２０Ｄ上に、金属膜１４をなす金属元素と半導体基板１１をなすシリコンとの合金を自己整合的に生成させることで、Ｐ型ソース／ドレイン領域２２、２４をシリサイド化する。同様に、ゲート電極１２Ｂ、１２Ｃにおいて、金属膜１４をなす金属元素とゲート電極材料であるシリコンとの合金を自己整合的に生成させることで、これらゲート電極１２Ｂ、１２Ｃをシリサイド化する。
【００３１】
本発明においては、素子形成工程において、上記したサリサイドプロセスを適用することにより、より微細化された半導体装置を製造する場合においても、従来の方法で製造した場合に較べて、素子特性に優れた半導体装置を高い生産性で製造することが可能となる。
【００３２】
また、金属膜１４をなす金属元素としては、上記したＣｏ又はＴｉに限らず、シリコンとの間で自己整合的に合金を形成可能な金属であれば、特に限定されないが、上記した作用が効果的に得られる点から、Ｃｏ又はＴｉを用いることが最も好ましい。
【００３３】
以上説明したような、本発明に係る半導体装置１の製造方法によれば、上記構成の如く、半導体基板１１上にＮ型又はＰ型トランジスタ構造を形成する素子形成工程において、不純物を打ち分ける際に形成するレジストパターン４０、５０の形状を適正化し、このレジストパターン４０、５０をマスクとして、半導体基板１１上においてＮ型又はＰ型不純物を選択的に注入するＮ型化工程及びＰ型化工程を備えている。これにより、表面チャネル型と埋め込みチャネル型のトランジスタを、従来と同法による同一工程で形成することができる。従って、工程を増加させることなく、表面チャネル型及び埋め込みチャネル型のトランジスタを同時に形成することができるので、ノイズ特性に優れた半導体装置を、高い生産効率で製造することが可能となる。
【００３４】
また、Ｎ型不純物又はＰ型不純物をイオン注入した後に、半導体基板１１の表面及びゲート電極１２Ａ〜１２Ｄを覆うように、Ｃｏ又はＴｉからなる金属膜１４をスパッタリング法で形成する薄膜スパッタ工程を含むことにより、自己整合的にＮ型ソース／ドレイン領域２１、２３又はＰ型ソース／ドレイン領域２２、２４を形成させるとともに、ゲート電極１２Ａ、１２ＤをＮ型化し、ゲート電極１２Ｂ、１２ＣをＰ型化するサリサイドプロセスを適用することで、より微細化された半導体装置を製造する際においても、優れた素子特性と高い生産性が実現できる。
また、半導体基板１１がシリコン基板であり、ゲート電極１２Ａ〜１２Ｄがポリシリコンである方法とすることで、特に、シリサイドプロセスを適用した場合に、活性領域及びゲート電極を効果的にＮ型化又はＰ型化することが可能となる。
また、Ｎ型及びＰ型トランジスタ構造がＭＯＳトランジスタ構造である方法とすることで、素子特性に優れた半導体装置１を高い生産性で製造することができる。
【産業上の利用可能性】
【００３５】
本発明の半導体装置の製造方法は、上記方法により、表面チャネル型と埋め込みチャネル型のトランジスタを同一工程で同時に形成することができるので、ノイズ特性に優れた半導体装置を、工程を増加させることなく高い生産効率で製造することが可能となることから、半導体装置の分野において非常に有益である。
【符号の説明】
【００３６】
１…半導体装置、１０Ａ…Ｎ型トランジスタ（表面チャネル型）、１０Ｂ…Ｐ型トランジスタ（表面チャネル型）、１０Ｃ…Ｎ型トランジスタ（埋め込みチャネル型）、１０Ｄ…Ｐ型トランジスタ（埋め込みチャネル型）、１１…半導体基板、１２Ａ…ゲート電極（Ｎ型）、１２Ｂ…ゲート電極（Ｐ型）、１２Ｃ…ゲート電極（Ｐ型）、１２Ｄ…ゲート電極（Ｎ型）、１３ａ、１３ｂ、１３ｃ、１３ｄ…サイドウォール、１４…金属膜、１５…絶縁膜、２０Ａ…活性領域（Ｐ型）、２０Ｂ…活性領域（Ｎ型）、２０Ｃ…活性領域（Ｐ型）、２０Ｄ…活性領域（Ｎ型）、２１…Ｎ型ソース／ドレイン領域、２２…Ｐ型ソース／ドレイン領域、２３…Ｎ型ソース／ドレイン領域、２４…Ｐ型ソース／ドレイン領域、２５…Ｎ−型チャネル領域（ゲート電極１２Ａに閾値電圧以上の＋印加時に形成）、２６…Ｐ−型チャネル領域（ゲート電極１２Ｂに閾値電圧以下の−印加時に形成）、２７…Ｎ−型チャネル領域（ゲート電極１２Ｃに閾値電圧以上の＋印加時に形成）、２８…Ｐ−型チャネル領域（ゲート電極１２Ｄに閾値電圧以下の−印加時に形成）、３０…素子分離領域、４０…レジストパターン（Ｎ型化工程）、５０…レジストパターン（Ｐ型化工程）、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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