(57)【要約】【課題】熱工程による負担を減らし、メモリセル特性の向上を図る。【解決手段】本実施形態による不揮発性半導体記憶装置の製造方法よれば、基板上３０に、コントロールゲートＣＧとなる導電膜を形成する。前記導電膜の上面から下面まで貫通するホール４０を形成する。前記ホールの内面上に、ブロック絶縁膜１５０を形成する。前記ブロック絶縁膜上に、電荷蓄積膜１５１を形成する。前記電荷蓄積膜上に、トンネル絶縁膜１５２を形成する。前記トンネル絶縁膜上に、半導体層ＳＰを形成する。前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜１５３を形成する。前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する。【選択図】      図４
2013084715.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、コントロールゲートとなる導電膜を形成する工程と、
前記導電膜の上面から下面まで貫通するホールを形成する工程と、
前記ホールの内面上に、ブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に、電荷蓄積膜を形成する工程と、
前記電荷蓄積膜上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、半導体層を形成する工程と、
前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜を形成する工程と、
前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記材料は、金属酸化物材料であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記金属酸化物材料は、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｙ、Ｔａ、Ｗ、Ｌａ、またはＣｅの酸化物、複合酸化物、積層酸化物、もしくはシリケートであることを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記酸化工程の前に、前記膜に対して非酸化性雰囲気で熱処理をする工程をさらに具備することを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記非酸化性雰囲気で熱処理をする工程は、前記酸化工程よりも高い温度で行われることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記材料は、貴金属系材料であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記貴金属系材料は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ａｇ、Ｒｈ、Ｏｓ、またはＡｕであることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
基板と、
前記基板上に形成され、上面から下面まで貫通するホールを有するコントロールゲートとなる導電膜と、
前記ホールの内面上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された半導体層と、
前記半導体層上に形成された酸化膜と、
前記酸化膜上に形成され、酸素乖離の触媒作用を有する材料を含む膜と、
を具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
リソグラフィーに頼らずにメモリの高密度化を実現する技術として、例えば、多層配線間にＯＴＰ（onetime-programmable）素子を挟む構造や、シリコン膜のエピタキシャル成長を繰り返すことでＮＡＮＤ型フラッシュメモリを複数層形成する構造等が提案されている。しかしながら、これらの構造では、積層数が増すとともにリソグラフィー回数が増大するという問題が挙げられている。そこで、これらに代わる技術として、３次元の積層型垂直メモリが提案されている。
【０００３】
３次元メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、孔の内壁にメモリ膜を形成し、その後、孔の内部にポリシリコン膜（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるメモリストリングを一度に形成することができる。
【０００４】
ところで、ＭＯＮＯＳメモリセルでは、Ｓｉ（シリコン）層とトンネル絶縁膜（例えば、ＳｉＯ２膜）との界面に、酸素不足やダングリングボンドによる欠陥が多く存在する。これらの欠陥は、界面準位を形成し、電荷の移動度の低下や信頼性の劣化を引き起こす。
【０００５】
これに対し、３次元メモリにおいてＳｉ層の形成後に、酸化性を有するガスでアニールすることによりＳｉ層とトンネル絶縁膜との界面に酸素を導入する方法が提案されている。しかし、このアニール工程は、高温でかつ長時間行う必要がある。特に３次元メモリセルでは、このアニール工程は、ＭＯＮＯＳメモリセル製造工程において最後に行われる。このため、メモリセル全体に対して熱処理による負担がかかり、その結果、メモリセル特性の劣化等の問題が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３５３２４号公報
【特許文献２】国際公開２０１１／０３３６３７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
熱工程による負担を減らし、メモリセル特性の向上を図る不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による不揮発性半導体記憶装置の製造方法よれば、基板上に、コントロールゲートとなる導電膜を形成する。前記導電膜の上面から下面まで貫通するホールを形成する。前記ホールの内面上に、ブロック絶縁膜を形成する。前記ブロック絶縁膜上に、電荷蓄積膜を形成する。前記電荷蓄積膜上に、トンネル絶縁膜を形成する。前記トンネル絶縁膜上に、半導体層を形成する。前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜を形成する。前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】図１におけるメモリセルアレイを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】本実施形態に係るＭＯＮＯＳメモリセルを示す断面図。
【図５】本実施形態に係るＭＯＮＯＳメモリセルの製造工程を示す断面図。
【図６】図５に続く、本実施形態に係るＭＯＮＯＳメモリセルの製造工程を示す断面図。
【図７】図６に続く、本実施形態に係るＭＯＮＯＳメモリセルの製造工程を示す断面図。
【図８】本実施形態に係る触媒膜による酸化増速効果とその比較例を示す図
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１１】
＜全体構成例＞
図１乃至図３を用いて、本実施形態に係る不揮発性半導体記憶装置（３次元積層型メモリ）の構成例について説明する。
【００１２】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１３】
図１に示すように、不揮発性半導体記憶装置１００は、メモリセルアレイ５、複数のワード線駆動回路１３、複数のソース側選択ゲート線駆動回路１４、複数のドレイン側選択ゲート駆動回路１５、センスアンプ１６、複数のソース線駆動回路１７、および複数のバックゲートトランジスタ駆動回路１８等を備える。
【００１４】
メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状シリコンピラーＳＰとの各交差位置に、データを記憶するメモリセルトランジスタＭＴｒが配置される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１５】
ワード線駆動回路１３は、ワード線ＷＬに接続され、ワード線ＷＬに印加する電圧を制御する。また、ワード線駆動回路１３とワード線ＷＬとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。
【００１６】
ソース側選択ゲート線駆動回路１４は、ソース側選択ゲートＳＧＳに接続され、ソース側選択ゲートＳＧＳに印加する電圧を制御する。
【００１７】
ドレイン側選択ゲート駆動回路１５は、ドレイン側選択ゲートＳＧＤに接続され、ドレイン側選択ゲートＳＧＤに印加する電圧を制御する。
【００１８】
センスアンプ１６は、ビット線ＢＬに接続され、メモリセルトランジスタＭＴｒから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線ＢＬに印加する電圧を制御する。
【００１９】
ソース線駆動回路１７は、ソース線ＳＬに接続され、ソース線ＳＬに印加する電圧を制御する。このソース線駆動回路１７は、全てのソース線ＳＬに接続されているが、これに限らず、各ソース線ＳＬに１つずつ設けられてもよい。
【００２０】
バックゲート駆動回路１８は、バックゲートＢＧに接続され、バックゲートＢＧに印加する電圧を制御する。
【００２１】
図２は、図１におけるメモリセルアレイ５を示す斜視図であり、ＮＡＮＤストリング（メモリセルストリング）３００の構造を示している。図３は、図２におけるＮＡＮＤストリング３００を拡大した断面図である。
【００２２】
図２に示すように、メモリセルアレイ５において、半導体基板３０上に、Ｕ字状シリコンピラー（半導体層）ＳＰで構成される複数のＮＡＮＤストリング（メモリセルストリング）３００が配置される。各メモリストリング３００は、Ｕ字状シリコンピラーＳＰに沿って電流経路が直列に形成される複数のメモリセルトランジスタＭＴｒ、およびその両端に形成された２つの選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）を有する。
【００２３】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続される。また、図３に示すように、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、メモリ膜１５５を有する。このメモリ膜１５５は、Ｕ字状シリコンピラーＳＰの周囲に順に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、およびブロック絶縁膜１５０で構成される。すなわち、各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと、その周囲に形成されたトンネル絶縁膜１５２、電荷蓄積膜１５１、ブロック絶縁膜１５０およびコントロールゲートＣＧとで構成され、ＭＯＮＯＳ構造を有する。
【００２４】
ドレイン側選択トランジスタＳＤＴｒは、Ｕ字状シリコンピラーＳＰとドレイン側選択ゲートＳＧＤとの交差位置に形成される。一方、ソース側選択トランジスタＳＳＴｒは、Ｕ字状シリコンピラーＳＰとソース側選択ゲートＳＧＳとの交差位置に形成される。また、図３に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒはそれぞれ、メモリセルトランジスタＭＴｒと同様に、ＭＯＮＯＳ構造を有する。
【００２５】
また、図２に示すように、ドレイン側選択トランジスタＳＤＴｒ、およびソース側選択トランジスタＳＳＴｒは、複数のメモリセルトランジスタＭＴｒの上部に形成される。また、ソース側選択トランジスタＳＳＴｒは、一端（ドレイン）が複数のメモリセルトランジスタの一端（ソース）に接続され、他端（ソース）がソース線ＳＬに接続される。一方、ドレイン側選択トランジスタＳＤＴｒは、一端（ソース）が複数のメモリセルトランジスタＭＴｒの他端（ドレイン）に接続され、他端（ドレイン）がビット線ＢＬに接続される。
【００２６】
Ｕ字状シリコンピラーＳＰは、カラム方向の断面においてＵ字状に形成される。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有する。パイプ部は、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成する。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置される。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置される。さらに、図３に示すように、Ｕ字状シリコンピラーＳＰの内部には、中空構造１５６が形成される。この中空構造１５６内は、絶縁材、または金属が充填されるか、もしくは空洞となっている。
【００２７】
複数のコントロールゲートＣＧは、バックゲートＢＧの上方に、間に図示せぬ層間絶縁膜を介して積層され、Ｕ字状シリコンピラーＳＰの柱状部に直交するように配置される。各コントロールゲートＣＧは、ロウ方向に平行に延びる。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部（中央側の２つの柱状部）に共有されるように形成される。また、図１に示すように、積層された複数のコントロールゲートＣＧのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。
【００２８】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁膜を介して形成される。また、バックゲートＢＧは、最下方のコントロールゲートＣＧの下方に設けられる。このバックゲートＢＧは、Ｕ字状シリコンピラーＳＰの連結部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成される。
【００２９】
ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、最上方のコントロールゲートＣＧの上方に設けられる。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、ロウ方向に平行に延びる。また、ドレイン側選択ゲートＳＧＤはＵ字状シリコンピラーＳＰの一方の柱状部に直交するように形成され、ソース側選択ゲートＳＧＳは他方の柱状部に直交するように形成される。これらドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳは、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。
【００３０】
ソース線ＳＬは、ソース側選択ゲートＳＧＳの上方に設けられる。ソース線ＳＬは、カラム方向に隣接する２つのメモリセルストリング３００における４つの柱状部のうちの隣接する２つの柱状部に共有されるように形成される。ソース線ＳＬは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。
【００３１】
複数のビット線ＢＬは、ソース線ＳＬよりも上方に設けられている。各ビット線ＢＬは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成される。
【００３２】
＜実施形態＞
図４乃至図８を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。
【００３３】
本実施形態は、３次元の積層型メモリの製造方法において、シリコンピラーＳＰの内面上に酸素乖離の触媒作用を有する触媒膜１５３を形成した後、この触媒膜１５３を介してトンネル絶縁膜１５２とシリコンピラーＳＰとの界面を酸化する例である。これにより、酸化工程における熱処理を低減（低温化、短時間化）することができ、メモリセルに与える熱処理による負担を緩和することができる。
【００３４】
以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。
【００３５】
［構造］
図４を用いて、本実施形態に係るＭＯＮＯＳメモリセルの構造について説明する。図４は、本実施形態に係るＭＯＮＯＳメモリセルを示す断面図である。
【００３６】
図４に示すように、ＭＯＮＯＳメモリセルは、コントロールゲートＣＧ、層間絶縁膜１６０、ブロック絶縁膜１５０、電荷蓄積膜１５１、トンネル絶縁膜１５２、シリコンピラーＳＰ、酸化膜１５４、および触媒膜１５３等を備える。
【００３７】
コントロールゲートＣＧおよび層間絶縁膜１６０は、半導体基板３０上に、交互に積層される。また、コントロールゲートＣＧおよび層間絶縁膜１６０は、その上面から下面まで貫通するメモリホール（貫通ホール）４０を有する。言い換えると、コントロールゲートＣＧおよび層間絶縁膜１６０は、積層方向に貫通するメモリホール４０を有する。メモリホール４０は、半導体基板３０の膜面に対して垂直に、またはテーパー形状に形成される。また、メモリホール４０の平面形状は、例えば円形状であるが、これに限らず、楕円形状、正方形状、または長方形状であってもよい。
【００３８】
ブロック絶縁膜１５０は、メモリホール４０の内面上に形成される。すなわち、ブロック絶縁膜１５０は、メモリホール４０内におけるコントロールゲートＣＧの側面上および層間絶縁膜１６０の側面上に形成される。ブロック絶縁膜１５０は、例えば、メモリホール４０の内面上から順に形成された、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉＯ２の積層膜で構成されてもよいし、ＳｉＯ２またはＳｉＮの単層膜で構成されてもよい。また、ブロック絶縁膜１５０は、コントロールゲートＣＧの上面上、および下面上にも形成され、層間絶縁膜１６０となってもよい。
【００３９】
電荷蓄積膜１５１は、ブロック絶縁膜１５０上に形成される。すなわち、メモリホール４０内におけるブロック絶縁膜１５０の側面上に形成される。電荷蓄積膜１５１は、例えば、ＳｉＮで構成される。
【００４０】
トンネル絶縁膜１５２は、電荷蓄積膜１５１上に形成される。すなわち、メモリホール４０内における電荷蓄積膜１５１の側面上に形成される。トンネル絶縁膜１５２は、例えば、ＳｉＯ２で構成される。
【００４１】
また、トンネル絶縁膜１５２は、後述するシリコンピラーＳＰとの界面において、後に酸化することで追加して形成された酸化膜１５２’を有する。酸化膜１５２’は、例えば、１ＭＬ（Mono Layer）以上１０ＭＬ以下のＳｉＯ２膜で構成される。このため、酸化膜１５２’は、トンネル絶縁膜１５２と一体化している。なお、ＳｉＯ２の１ＭＬの膜厚は０．３ｎｍ程度であるため、酸化膜１５２’の膜厚は０．３ｎｍ以上３ｎｍ以下である。
【００４２】
シリコンピラーＳＰは、トンネル絶縁膜１５２上に形成される。すなわち、シリコンピラーＳＰは、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に形成される。シリコンピラーＳＰは、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）またはアモルファスシリコン（ａ−Ｓｉ）で構成される。
【００４３】
酸化膜１５４は、シリコンピラーＳＰ上に形成される。すなわち、メモリホール４０内におけるシリコンピラーＳＰの側面上に形成される。酸化膜１５４は、例えば、ＳｉＯ２で構成される。
【００４４】
触媒膜１５３は、酸化膜１５４上に形成される。すなわち、触媒膜１５３は、メモリホール４０内における酸化膜１５４の側面上に形成される。触媒膜１５３は、酸素乖離の触媒作用を有する材料を含む。すなわち、触媒膜１５３は、後述する酸化工程において、酸化増速（酸化促進）の効果を有する。この触媒膜１５３を介して酸化することで、酸化膜１５２’および酸化膜１５４をより厚く、より速く形成することができる。触媒膜１５３の実施例については、後述する。
【００４５】
メモリホール４０内における触媒膜１５３の内部には、中空構造１５６が設けられる。中空構造１５６は、例えばＳｉＯ２またはＳｉＮ等の絶縁材料で充填されてもよいし、空洞でもよい。また、触媒膜１５３の自己整合によって、触媒膜１５３により充填されてもよい。
【００４６】
［第１の実施例］
触媒膜１５３の第１の実施例について説明する。
【００４７】
触媒膜１５３の第１の実施例では、酸素乖離の触媒作用を有する材料として、ｈｉｇｈ−ｋ絶縁材料等の金属酸化物材料が用いられる。ｈｉｇｈ−ｋ絶縁材料は、従来から半導体ロジックデバイスの製造プロセスにおいて用いられてきた。このため、ｈｉｇｈ−ｋ絶縁材料は、プロセス・インテグレーションを比較的容易に行うことができる。
【００４８】
このｈｉｇｈ−ｋ絶縁材料の金属酸化物として、ＨｆＯ２（ハフニウムオキサイド）が挙げられる。ＨｆＯ２は、プロセス・インテグレーションの実績において最も進んだ材料の１つである。このＨｆＯ２は、Ｓｉ基板上にｈｉｇｈ−ｋゲート絶縁膜として用いられた場合、酸化雰囲気でのアニール（熱処理）によってｈｉｇｈ−ｋゲート絶縁膜とＳｉ基板との界面の酸化を増速させることが知られている。このため、本実施形態におけるメモリホール４０において、シリコンピラーＳＰの裏側（シリコンピラーＳＰとトンネル絶縁膜１５２との界面）の酸化増速にも適用することができる。なお、ＺｒＯ２（ジルコニウムオキサイド）は、元素としての性質がＨｆＯ２に類似しており、ＨｆＯ２の代わりに用いられ得る。
【００４９】
一方、他の金属酸化物として、Ｌａ２Ｏ３（ランタンオキサイド）が挙げられる。Ｌａ２Ｏ３は、ＨｆＯ２と同様、界面層に対して酸化増速の性質を有する。しかし、Ｌａ２Ｏ３は、強い吸湿性を有することが知られており、大気中に放置するだけで変質してしまう。Ｌａ２Ｏ３を安定化させて用いるために、Ｌａ２Ｏ３にＡｌ（アルミニウム）またはＳｉのうちの少なくとも１つを添加し、ＬａＡｌＯ（ランタンアルミネート）、ＬａＳｉＯ（ランタンシリケート）、もしくはＬａＡｌＳｉＯ（ランタンアルミシリケート）等の形で用いる方法がある。これらの材料は、吸湿性のない安定した材料になるとともに、Ｌａ２Ｏ３が示す酸化増速（界面層の形成）の性質を受け継ぐ。また、これらの材料は、伝導帯のバンドオフセットが高いという性質を有する。このため、これらの材料をメモリホール４０における触媒膜１５３として用いた場合、高エネルギー電子の捕獲が起きにくく、高い信頼性を得ることができる。
【００５０】
なお、Ｈｆ、Ｚｒの酸化物に限らず、Ａｌ、Ｔｉ（チタン）、Ｙ（イットリウム）、Ｔａ（タンタル）、またはＷ（タングステン）の酸化物が用いられてもよい。また、Ｌａの酸化物に限らず、Ｃｅ（セリウム）等の希土類元素の酸化物が用いられてもよい。また、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｙ、Ｔａ、Ｗ、Ｌａ、またはＣｅの複合酸化物、積層酸化物、もしくはシリケートが用いられてもよい。
【００５１】
また、触媒膜１５３に用いられる金属酸化物は、酸素欠損を含むものであることが望ましい。ここで、酸素欠損を含むものとは、酸素の組成比が化学量論比よりも小さいものを示す。酸素欠損を含む金属酸化物は、酸素乖離の働きをするとともに、乖離した酸素がチャネルとなるシリコンピラーＳＰに移動する際の拡散係数を大きくする効果を有する。
【００５２】
［第２の実施例］
触媒膜１５３の第２の実施例について説明する。
【００５３】
触媒膜１５３の第２の実施例では、酸素乖離の触媒作用を有する材料として、貴金属系材料が用いられる。貴金属系材料は、一般に酸素乖離の効果が高いという特徴を有する。例えば、Ｐｔ（白金）は、Ｓｉ基板上に形成される場合、３００℃程度の低温加熱でも酸素の乖離(酸素原子の発生)が生じ、その界面においてＳｉＯ２膜の成長が起こることが知られている。このため、本実施形態におけるメモリホール４０において、シリコンピラーＳＰの裏側（シリコンピラーＳＰとトンネル絶縁膜１５２との界面）の酸化増速にも適用することができる。
【００５４】
なお、貴金属系材料は導電性を有するが、本実施形態では、チャネルとなるシリコンピラーＳＰと貴金属との界面に酸化膜１５４が形成される。このため、チャネルと貴金属との間で電気的な導通はない。したがって、貴金属を形成することによるチャネルの電気特性への影響はない。
【００５５】
なお、貴金属系材料としてＰｔに限らず、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ａｇ（銀）、Ｒｈ（ロジウム）、Ｏｓ（オスミウム）、またはＡｕ（金）が用いられてもよい。
【００５６】
［製造方法］
図５乃至図７を用いて、本実施形態に係るＭＯＮＯＳメモリセルの製造方法について説明する。図５乃至図７は、本実施形態に係るＭＯＮＯＳメモリセルの製造工程を示す断面図である。
【００５７】
まず、図５に示すように、半導体基板３０上に、交互に積層されたコントロールゲートＣＧおよび層間絶縁膜１６０に、これらを上面から下面まで貫通するメモリホール４０が形成される。このメモリホール４０は、例えば、平面形状が円形であり、その直径は７０ｎｍ程度である。その後、メモリホール４０の内面上に、ブロック絶縁膜１５０が形成される。すなわち、メモリホール内におけるコントロールゲートＣＧの側面上および層間絶縁膜１６０の側面上に、ブロック絶縁膜１５０が形成される。ブロック絶縁膜１５０は、例えば、メモリホール４０の内面上から順に形成された、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉＯ２の積層膜で構成されてもよいし、ＳｉＯ２またはＳｉＮの単層膜で構成されてもよい。
【００５８】
なお、ここまでの工程は、以下のように形成されてもよい。
【００５９】
まず、半導体基板３０上に、コントロールゲートＣＧとなるドープドシリコン層と図示せぬノンドープドシリコン層とが形成された後、これらを上面から下面まで貫通するメモリホール４０が形成される。次に、メモリホール４０を介したウェットエッチングにより、ノンドープドシリコン層が除去される。その後、メモリホール４０内におけるコントロールゲートＣＧの側面上に、ブロック絶縁膜１５０が形成される。このとき、ブロック絶縁膜１５０は、コントロールゲートＣＧの上面上および下面上にも形成される。これにより、ブロック絶縁膜１５０は、層間絶縁膜１６０としても形成される。
【００６０】
次に、ブロック絶縁膜１５０上に、電荷蓄積膜１５１が形成される。すなわち、メモリホール４０内におけるブロック絶縁膜１５０の側面上に、電荷蓄積膜１５１が形成される。電荷蓄積膜１５１は、例えば、ＳｉＮで構成される。
【００６１】
次に、電荷蓄積膜１５１上に、トンネル絶縁膜１５２が形成される。すなわち、メモリホール４０内における電荷蓄積膜１５１の側面上に、トンネル絶縁膜１５２が形成される。トンネル絶縁膜１５２は、例えば、ＳｉＯ２で構成される。
【００６２】
これらブロック絶縁膜１５０、電荷蓄積膜１５１、およびトンネル絶縁膜１５２のトータルの膜厚は、例えば２０ｎｍ程度で形成される。
【００６３】
次に、図６に示すように、トンネル絶縁膜１５２上に、シリコンピラーＳＰが形成される。すなわち、メモリホール４０内におけるトンネル絶縁膜１５２の側面上に、シリコンピラーＳＰが形成される。シリコンピラーＳＰは、例えば、ポリシリコンまたはアモルファスシリコンで構成される。シリコンピラーＳＰの膜厚は、例えば７ｎｍ程度で形成される。
【００６４】
次に、シリコンピラーＳＰ上に、触媒膜１５３が形成される。すなわち、メモリホール４０内におけるシリコンピラーＳＰの側面上に、触媒膜１５３が形成される。触媒膜１５３は、酸素乖離の触媒作用を有する材料を含んでいる。
【００６５】
酸素乖離の触媒作用を有する材料として、ｈｉｇｈ−ｋ絶縁材料等の金属酸化物材料が用いられる。金属酸化物材料としては、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｙ、Ｔａ、Ｗ、Ｌａ、またはＣｅの酸化物、複合酸化物、もしくは積層酸化物が用いられる。またはこれらのシリケートが用いられる。
【００６６】
また、酸素乖離の触媒作用を有する材料として、貴金属系材料が用いられてもよい。貴金属系材料としては、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ａｇ、Ｒｈ、Ｏｓ、またはＡｕが用いられる。
【００６７】
触媒膜１５３の形成方法としては、周知の種々の方法が用いられ、例えばＡＬＤ（Atomic Layer Deposition）法やＣＶＤ（Chemical Vapor Deposition）法が用いられる。また、触媒膜１５３の膜厚は例えば３〜数ｎｍ程度で形成されるが、これに限らず、メモリホール４０が埋め込まれない程度の膜厚で形成される。
【００６８】
次に、図７に示すように、触媒膜１５３を介して、トンネル絶縁膜１５２とシリコンピラーＳＰとの界面が酸化される。
【００６９】
より具体的には、メモリホール４０における触媒膜１５３の内側から酸化性を有する雰囲気でアニールを行う。酸化性を有する雰囲気は、例えばＯ２、Ｏ３、Ｈ２Ｏ、またはＮ２Ｏ、もしくはそれらを組み合わせたものである。アニール温度は、例えば６００℃以上９００℃以下である。ここで、アニール温度の上限は、トンネル絶縁膜１５２が劣化しないこと、およびＳｉＯガスが発生しないことを考慮したものである。また、アニール温度の下限は、多結晶シリコン（シリコンピラーＳＰ）を通して酸化が起こることを考慮したものである。また、アニール時間は、酸化膜１５２’、１５４の膜厚を考慮して調整される。
【００７０】
これにより、各膜中で酸素が拡散し、トンネル絶縁膜１５２とシリコンピラーＳＰとの界面に、酸化膜１５２’が形成される。このとき、酸化膜１５２’は、１ＭＬ（Mono Layer）以上１０ＭＬ以下のＳｉＯ２膜で構成されるように形成される。すなわち、酸化膜１５２’の膜厚は、０．３ｎｍ以上３ｎｍ以下で形成される。このため、酸化膜１５２’は、トンネル絶縁膜１５２と一体化される。言い換えると、この工程により、トンネル絶縁膜１５２とシリコンピラーＳＰとの界面の酸素濃度が大きくなり、トンネル絶縁膜１５２に追加形成される膜厚は０．３ｎｍ以上３ｎｍ以下である。
【００７１】
また、同時に、シリコンピラーＳＰと触媒膜１５３との界面に、酸化膜１５４が形成される。酸化膜１５４は、例えば、ＳｉＯ２で構成される。この酸化膜１５４は、シリコンピラーＳＰの一部が酸化されることで形成されたものである。このため、シリコンピラーＳＰの膜厚は、形成時よりも小さくなる。なお、触媒膜１５３の一部が酸化される場合もある。
【００７２】
なお、酸化性雰囲気によるアニールは、熱的なものに限らない。すなわち、熱酸化の代わりに、例えばＯ２、Ｏ３、Ｈ２Ｏ、またはＮ２Ｏ、もしくはそれらを組み合わせたものを基にして、高周波またはマイクロ波によるプラズマ酸化でもよい。
【００７３】
また、触媒膜１５３として貴金属系材料が用いられる場合、アニール温度は６００℃以上に限らず、例えば３００℃程度であってもよい。これは、貴金属材料のほうが酸素乖離の効果が高く、Ｓｉ基板上に貴金属材料を形成した場合、３００℃程度のアニールでも十分に酸素の乖離（酸素原子の発生）が起こるためである。
【００７４】
また、触媒膜１５３として金属酸化物が用いられる場合、酸化性雰囲気によるアニールの前に、触媒膜１５３に対して非酸化性雰囲気によるアニールを行ってもよい。非酸化性雰囲気は、例えばＮ２である。これにより、酸素欠損を含む金属酸化物を形成することができる。このとき、アニール温度は、その後に行われる酸化性雰囲気によるアニール温度よりも高くすることが望ましい。これにより、酸化性雰囲気によるアニールにおいて、非酸化性雰囲気によるアニールによって形成された酸素欠損を維持でき、酸素拡散を速くすることができる。
【００７５】
次に、図４に示すように、メモリホール４０内における触媒膜１５３の内側の中空構造１５６内に、例えばＳｉＯ２またはＳｉＮ等の絶縁材料が充填された後、または空洞のまま、全面に図示せぬ絶縁膜が形成される。なお、酸素雰囲気のアニール工程において触媒膜１５３の自己整合が起こり、中空構造１５６内が触媒膜１５３により充填されてもよい。このようにして、本実施形態に係るＭＯＮＯＳメモリセルが形成される。
【００７６】
［効果］
上記実施形態によれば、３次元の積層型メモリの製造方法において、シリコンピラーＳＰの内面上に酸素乖離の触媒作用を有する触媒膜１５３を形成した後、この触媒膜１５３を介してトンネル絶縁膜１５２とシリコンピラーＳＰとの界面を酸化する。トンネル絶縁膜１５２とシリコンピラーＳＰとの界面を酸化することにより、界面付近の酸素不足によるチャネル電荷の移動度の低下やトンネル絶縁膜の信頼性の劣化を抑制することができる。さらに、本実施形態では、触媒膜１５３を介して酸化が行われる。これにより、以下の効果を得ることができる。
【００７７】
図８は、本実施形態に係る触媒膜１５３による酸化増速効果とその比較例を示す図である。より具体的には、図８（ａ）は比較例を示す図であり、触媒膜１５３を介さずに酸化工程を行う例である。図８（ｂ）は本実施形態を示す図であり、触媒膜１５３を介して酸化工程を行う例である。また、これらは同じ酸化条件（温度、時間等）で行った場合を示している。
【００７８】
図８（ｂ）に示す本実施形態による酸化によれば、シリコンピラーＳＰと触媒膜１５３との間に、図８（ａ）に示す比較例よりも膜厚の大きな酸化膜１５４が形成される。これは、触媒膜１５３が酸素乖離の触媒作用を有することで、同じ酸化条件でも触媒膜１５３を介したほうが、シリコンピラーＳＰと触媒膜１５３との界面における酸化速度が大きくなるためである。一方、トンネル絶縁膜１５２とシリコンピラーＳＰとの界面に位置する酸化膜１５２’についても同様である。すなわち、同じ酸化条件の場合、触媒膜１５３を介した場合のほうが、介さない場合よりも酸化膜１５２’の酸化速度は大きくなる。
【００７９】
したがって、本実施形態では、酸化条件の低温化や短時間化を図ることが可能になる。すなわち、酸化工程における熱処理によるデバイスへの負担を低減することができる。特に、３次元メモリでは、上記酸化工程は、ＭＯＮＯＳメモリセルの製造工程において最後に行われる。このため、従来の３次元メモリの製造工程において、この熱処理の影響はメモリセル全体に及んでいた。本実施形態では、熱処理による負担を低減することで、メモリセル全体の特性の向上を図ることができる。
【００８０】
また、本実施形態によれば、酸化工程を短時間で行うことができる。これにより、生産性の向上を図ることができる。
【００８１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８２】
３０…半導体基板、４０…メモリホール、１５０…ブロック絶縁膜、１５１…電荷蓄積膜、１５２…トンネル絶縁膜、１５３…触媒膜、ＣＧ…コントロールゲート、ＳＰ…シリコンピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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