(57)【要約】      （修正有）【課題】配線層における導体層の層数の削減をより有効に行うことができる裏面照射型CMOSイメージセンサを提供する。【解決手段】撮像素子１１は、複数の画素３１が配置される半導体基板５１と、複数本の配線が配設された複数層の導体層５８が絶縁膜５７に埋め込まれて構成される配線層５５とが積層されて構成される。そして、配線層５５では、画素３１により得られた画素信号を出力する配線、および、画素の駆動に必要な電力を供給する配線、画素を駆動するための駆動信号を供給する配線が、２層の導体層５８で形成される。【選択図】図４
2013084744.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配置される半導体基板と、
前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層と
を備え、
前記配線層では、前記画素に接続される配線が２層の前記導体層で形成される
固体撮像素子。
【請求項２】
２層の前記導体層のうちの、前記半導体基板に近い側の前記導体層に前記画素の駆動に必要な電力を供給する配線が配設され、前記半導体基板から遠い側の前記導体層に前記画素を駆動するための駆動信号を供給する配線が配設される
請求項１に記載の固体撮像素子。
【請求項３】
前記画素を駆動するための駆動信号を供給する配線が配設される前記導体層に、前記画素の駆動に必要な電力を補助的に供給する配線がさらに配設される
請求項２に記載の固体撮像素子。
【請求項４】
前記画素を駆動するためのロジック回路が形成される信号処理基板
をさらに備え、
前記半導体基板および前記配線層を有するセンサ基板と、前記信号処理基板とが積層されて構成される
請求項１に記載の固体撮像素子。
【請求項５】
前記駆動信号に従って駆動する駆動素子を所定数の光電変換素子が共有する共有単位で、前記半導体基板に前記画素が配置される
請求項１に記載の固体撮像素子。
【請求項６】
前記光電変換素子の配置が縦方向に２個かつ横方向に２個となる４個を１セットとして、複数のセットが連続して並べられて構成される前記共有単位で、前記半導体基板に配置される
請求項５に記載の固体撮像素子。
【請求項７】
前記光電変換素子の配置が縦方向に２個かつ横方向に２個となる４個で構成される前記共有単位で前記半導体基板に配置され、隣り合う他の前記共有単位との間で、前記光電変換素子で発生した電荷を転送する駆動素子の電極を共有する
請求項５に記載の固体撮像素子。
【請求項８】
前記光電変換素子の配置が縦方向に１個かつ横方向に４個となる４個、または、前記光電変換素子の配置が縦方向に１個かつ横方向に２個となる２個で構成される前記共有単位で前記半導体基板に配置される
請求項５に記載の固体撮像素子。
【請求項９】
前記配線層には、２層の前記導体層の他に、外部に非接続とされた導体層が形成されている
請求項１に記載の固体撮像素子。
【請求項１０】
前記半導体基板に対して前記配線層が積層される表面とは反対側を向く裏面に対して前記画素に入射する光が照射される構造である
請求項１に記載の固体撮像素子。
【請求項１１】
光電変換素子を有する複数の画素が配置される半導体基板と、
前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層と
を備え、
前記配線層では、前記画素に接続される配線が２層の前記導体層で形成される
固体撮像素子を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、配線層における導体層の層数の削減をより有効に行うことができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
例えば、CMOSイメージセンサに入射した入射光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷は、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換されて読み出される。
【０００４】
また、近年、固体撮像素子の小型化に伴って画素サイズの微細化が進められており、微細な画素においても十分な特性を得ることができる技術が開発されている。例えば、本願出願人は、裏面照射型CMOSイメージセンサにおいて、飽和信号量のバラツキを抑制することができる技術を提案している（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１１４３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来の固体撮像素子において、画素に接続される配線が配設される配線層では、複数層の導体層（一般的に、３層以上の金属の層）で構成されていた。通常、導体層の層数を削減することにより、コストダウンを図るという効果を得ることができると想定される。しかしながら、固体撮像素子に入射する光に対する光学的な観点や、固体撮像素子を駆動するロジック回路が形成される周辺回路とのバランス的な観点など、様々な条件の下で配線のレイアウトは行われており、導体層の層数を削減しても、有効な効果が得られるとは限らなかった。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、配線層における導体層の層数の削減をより有効に行うことができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の固体撮像素子は、複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が２層の前記導体層で形成される。
【０００９】
本開示の一側面の電子機器は、光電変換素子を有する複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が２層の前記導体層で形成される固体撮像素子を有する。
【００１０】
本開示の一側面においては、複数の画素が配置される半導体基板と、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とが積層されて構成される。そして、配線層では、画素に接続される配線が２層の前記導体層で形成される。
【発明の効果】
【００１１】
本開示の一側面によれば、配線層における導体層の層数の削減をより有効に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】画素共有構造について説明する図である。
【図４】撮像素子の画素の近傍における断面的な構成例を示す図である。
【図５】水平配線および垂直配線のレイアウトの第１の構成例を示す図である。
【図６】水平配線および垂直配線のレイアウトの第１の構成例の変形例を示す図である。
【図７】水平配線および垂直配線のレイアウトの第２の構成例を示す図である。
【図８】水平配線および垂直配線のレイアウトの第２の構成例の変形例を示す図である。
【図９】水平配線および垂直配線のレイアウトの第３の構成例を示す図である。
【図１０】水平配線および垂直配線のレイアウトの第３の構成例の変形例を示す図である。
【図１１】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１４】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１５】
図１に示すように、撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
【００１６】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平配線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直配線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平配線２２および垂直配線２３が交差する点にそれぞれ配置されている。
【００１７】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平配線２２を介して順次供給する。
【００１８】
カラム処理部１４は、それぞれの画素２１から垂直配線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００１９】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２０】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２１】
駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２２】
図２は、画素２１の回路図である。図２Ａには、３つのトランジスタを備えた画素２１Ａの構成例（いわゆる、３トランジスタ型）が示されており、図２Ｂには、４つのトランジスタを備えた画素２１Ｂの構成例（いわゆる、４トランジスタ型）が示されている。
【００２３】
図２Ａに示すように、画素２１Ａは、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、およびリセットトランジスタ３５を備えて構成される。また、転送トランジスタ３２のゲートには、水平配線２２を構成する転送信号線２２Ｔが接続され、リセットトランジスタ３５のゲートには、水平配線２２を構成するリセット信号線２２Ｒが接続されている。また、増幅トランジスタ３４のソースには、垂直配線２３を構成する出力信号線２３ＳＩＧが接続されており、リセットトランジスタ３５および増幅トランジスタ３４のドレインには、所定の電源電圧が供給される。
【００２４】
そして、画素２１Ａでは、ＰＤ３１における光電変換により発生した電荷は、転送信号線２２Ｔを介して供給される転送信号に従って転送トランジスタ３２がオンになると、ＰＤ３１からＦＤ３３に転送される。そして、ＦＤ３３に蓄積された電荷は、増幅トランジスタ３４により、そのレベルに応じた画素信号として出力信号線２３ＳＩＧを介して出力される。また、リセット信号線２２Ｒを介して供給されるリセット信号に従ってリセットトランジスタ３５がオンになると、ＦＤ３３に蓄積された電荷がリセットされる。なお、画素２１Ａでは、選択および非選択の区別は、ＦＤ３３の電位によってなされる。
【００２５】
また、図２Ｂに示すように、画素２１Ｂは、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を備えて構成される。
【００２６】
画素２１Ｂでは、選択トランジスタ３６を介して増幅トランジスタ３４が出力信号線２３ＳＩＧに接続される点で、画素２１Ａと異なる構成とされており、画素２１Ｂの選択および非選択は選択トランジスタ３６により行われる。即ち、選択トランジスタ３６のゲートに接続されている選択信号線２２Ｓを介して供給される選択信号に従って選択トランジスタ３６がオンになると、増幅トランジスタ３４と出力信号線２３ＳＩＧとが接続される。
【００２７】
このように構成されている画素２１Ａおよび画素２１Ｂでは、いずれの構成においても、増幅トランジスタ３４およびリセットトランジスタ３５のドレインには、所定の電源電圧が供給される。この電源電圧としては、画素アレイ部１２に配置される複数の画素２１において、共通または非共通のどちらでもよく、また、固定（一定）の電圧が供給される構成、または、パルス駆動により電圧が供給される構成のどちらでもよい。
【００２８】
ところで、近年、撮像素子１１の小型化に伴って画素２１の微細化が進められており、ＰＤ３１の開口率の向上を目的として、複数のＰＤ３１によりトランジスタ（駆動素子）を共有する構造が提案されている。このような画素共有構造では、例えば、２個のＰＤ３１によりトランジスタを共有する共有単位（２画素共有単位）で、画素アレイ部１２にアレイ状に配置される。また、例えば、４個のＰＤ３１でトランジスタを共有する共有単位（４画素共有単位）、８個のＰＤ３１でトランジスタを共有する共有単位（８画素共有単位）、または、それら以外の個数のＰＤ３１でトランジスタを共有する共有単位を採用することができる。
【００２９】
図３を参照して、画素共有構造について説明する。
【００３０】
図３には、２画素共有単位４１、４画素共有単位４２、および８画素共有単位４３の構成例が、それぞれの破線で囲われた領域に示されている。
【００３１】
例えば、２画素共有単位４１は、２個のＰＤ３１１およびＰＤ３１２、２個の転送トランジスタ３２１および３２２、ＦＤ３３、増幅トランジスタ３４、リセットトランジスタ３５、並びに、選択トランジスタ３６を備えて構成される。即ち、２個のＰＤ３１１およびＰＤ３１２が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造となっている。なお、図２Ａを参照して説明したように、選択トランジスタ３６を備えない構成（３トランジスタ型）を採用してもよい。
【００３２】
２画素共有単位４１では、ＰＤ３１１が転送トランジスタ３２１を介してＦＤ３３に接続されるとともに、ＰＤ３１２が転送トランジスタ３２２を介してＦＤ３３に接続される。そして、転送トランジスタ３２１および３２２は、転送信号線２２Ｔ１および２２Ｔ２を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、ＰＤ３１１およびＰＤ３１２からＦＤ３３に電荷が転送されるように駆動する。
【００３３】
４画素共有単位４２は、２画素共有単位４１と同様に、４個のＰＤ３１１乃至３１４が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造となっている。そして、４画素共有単位４２では、転送トランジスタ３２１乃至３２４は、転送信号線２２Ｔ１乃至２２Ｔ４を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、ＰＤ３１１乃至３１４からＦＤ３３に電荷が転送されるように駆動する。
【００３４】
８画素共有単位４３は、２画素共有単位４１と同様に、８個のＰＤ３１１乃至３１８が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造となっている。そして、８画素共有単位４３では、転送トランジスタ３２１乃至３２８は、転送信号線２２Ｔ１乃至２２Ｔ８を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、ＰＤ３１１乃至３１８からＦＤ３３に電荷が転送されるように駆動される。
【００３５】
次に、図４は、撮像素子１１の画素２１の近傍における断面的な構成例を示す図である。
【００３６】
図４に示すように、撮像素子１１は、センサチップ５１と信号処理チップ５２とが接着層５３により接着されて構成されている。
【００３７】
センサチップ５１は、半導体基板５４および配線層５５が積層されて構成され、センサチップ５１には、図１の画素アレイ部１２が形成される。なお、固体撮像素子２１は、センサチップ５１の半導体基板５４に対して配線層５５が設けられる半導体基板５４の表面とは反対側を向く裏面（図４の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
【００３８】
信号処理チップ５２には、画素アレイ部１２の各画素２１を駆動するためのロジック回路、即ち、図１の垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７が形成される。
【００３９】
半導体基板５４では、例えば、Ｐ型のシリコン層（Ｐウェル）５６の内部に、Ｎ型の不純物領域により形成されたＰＤ３１およびＦＤ３３が画素２１ごとに形成されている。また、半導体基板５４の表面側には、ＰＤ３１およびＦＤ３３の間となる位置に、転送トランジスタ３２のゲート電極（図５の転送ゲート電極６１）が形成されている。半導体基板５４は、撮像素子１１に照射される入射光を受光する受光層であり、ＰＤ３１が入射光を受光して光電変換を行うことにより発生する電荷が、転送トランジスタ３２を介してＦＤ３３に転送される。
【００４０】
配線層５５は、図１の水平配線２２および垂直配線２３を形成する導体により構成される複数の層（メタル層）が、層間絶縁膜５７に埋め込まれて構成されている。例えば、配線層５５は、図２の構成例では、第１のメタル層５８１および第２のメタル層５８２からなる２層構造とされている。例えば、半導体基板５４に近い側となる第１のメタル層５８１に垂直配線２３が形成され、半導体基板５４から遠い側となる第２のメタル層５８２に水平配線２２が形成される。
【００４１】
ここで、撮像素子１１は、裏面照射型の構造を採用することにより、配線層５５に形成される水平配線２２および垂直配線２３のレイアウトを、ＰＤ３１に入射する入射光を考慮することなく設計することができる。つまり、例えば、表面照射型CMOSイメージセンサは、配線層を透過した入射光がＰＤに照射される構成であるため、配線層に形成される配線のレイアウトがＰＤの受光量に悪影響を与えるというデメリットがあった。これに対し、撮像素子１１では、このような悪影響を受けることなく水平配線２２および垂直配線２３のレイアウトを設計することができるので、レイアウトの自由度が向上することになる。
【００４２】
さらに、撮像素子１１は、センサチップ５１および信号処理チップ５２が積層される積層構造を採用していることにより、配線層５５に形成されるメタル層５８の層数を、信号処理チップ５２におけるメタル層の層数を考慮することなく設計することができる。つまり、例えば、センサチップ５１の周辺にロジック回路が配置される構成では、センサチップ５１の配線層５５に形成されるメタル層５８と、ロジック回路に形成されるメタル層とを総合的に考慮して設計する必要がある。このため、例えば、メタル層の層数を削減した場合にはロジック回路の面積が拡大することになり、結果的にコストアップとなるというデメリットがあった。
【００４３】
これに対し、撮像素子１１では、信号処理チップ５２におけるメタル層の層数を考慮することなく配線層５５に形成されるメタル層５８の層数を決定することができるので、配線層５５に形成されるメタル層５８に対する設計の自由度が向上することになる。
【００４４】
このように、撮像素子１１では、配線層５５における設計に関して自由度が向上するため、配線層５５において、第１のメタル層５８１および第２のメタル層５８２からなる２層構造を採用しても、上述したようなデメリットの発生を回避することができる。つまり、配線のデザインルールにより許容される範囲内で配線密度を向上させても、メタル層５８がＰＤ３１の受光量に悪影響を与えることはない。また、メタル層５８の層数を削減しても、信号処理チップ５２の面積が拡大することもない。
【００４５】
従って、撮像素子１１では、メタル層５８の層数を削減することによって、製造工数を削減することができ、製造コストのコストダウンを図ることができるので、従来の撮像素子よりも、メタル層５８の層数の削減をより有効に行うことができる。
【００４６】
次に、図５を参照して、撮像素子１１における水平配線２２および垂直配線２３のレイアウトの第１の構成例について説明する。
【００４７】
撮像素子１１Ａは、８画素共有単位４４がアレイ状に配置されて構成され、８画素共有単位４４は、８個のＰＤ３１１乃至ＰＤ３１８が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造とされる。また、図５に示すように、８画素共有単位４４は、転送トランジスタ３２１乃至３２８を構成する転送ゲート電極６１１乃至６１８、増幅トランジスタ３４を構成する増幅ゲート電極６２、選択トランジスタ３６を構成する選択ゲート電極６３、および、リセットトランジスタ３５を構成するリセットゲート電極６４を備えて構成される。
【００４８】
また、８画素共有単位４４は、縦×横が２×２となるように配置された４個のＰＤ３１１乃至ＰＤ３１４がＦＤ３３１を共有し、縦×横が２×２となるように配置された４個のＰＤ３１５乃至ＰＤ３１８がＦＤ３３２を共有するように構成されている。即ち、８画素共有単位４４は、ＦＤ３３を共有する２×２で配置された４個のＰＤ３１を１セットとして、その１セットが縦方向に連続して２つ配置（２×２×ｎ（ｎ：２））されて構成されている。
【００４９】
撮像素子１１Ａでは、８画素共有単位４４の駆動に必要な電力を供給するための電源供給線２３ＶＤＤ、および、８画素共有単位４４により得られた画素信号を出力するための出力信号線２３ＳＩＧが並行して配設されている。ここで、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧは、図１に示したように、撮像素子１１の垂直方向（カラム処理部１４に向かう方向）に延びるように配置される垂直配線２３である。
【００５０】
また、撮像素子１１Ａでは、転送ゲート電極６１１乃至６１８に駆動信号を供給する転送信号線２２Ｔ１乃至２２Ｔ８、選択ゲート電極６３に駆動信号を供給する選択信号線２２Ｓ、リセットゲート電極６４に駆動信号を供給するリセット信号線２２Ｒが並行して配設されている。なお、図５では、転送信号線２２Ｔ１乃至２２Ｔ４の図示は省略されているが、転送信号線２２Ｔ５乃至２２Ｔ８と同様に、転送ゲート電極６１１乃至６１４に重なる領域を通過するように、転送信号線２２Ｔ１乃至２２Ｔ４が配設される。ここで、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒは、図１に示したように、撮像素子１１の水平方向に延びるように配置される水平配線２２である。
【００５１】
例えば、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧは、図４の第１のメタル層５８１に形成され、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒは、第２のメタル層５８２に形成される。即ち、撮像素子１１Ａでは、配線層５５において画素２１に接続される配線が、垂直配線２３が配設される第１のメタル層５８１と、水平配線２２が配設される第２のメタル層５８２との２層で形成される。
【００５２】
なお、電源供給線２３ＶＤＤは、図５においては、１本の配線により示されているが、配線レイアウトによっては、複数本の配線で電源供給線２３ＶＤＤを構成してもよい。また、電源供給線２３ＶＤＤは、配線のデザインルールにより許容される範囲内で、配線幅が太くなるようにレイアウトすることが好ましい。これにより、消費電力の増大に伴う電流と抵抗との積の電圧降下（いわゆる、ＩＲドロップ）を低減させることができる。
【００５３】
このように、撮像素子１１Ａでは、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧと、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒとを異なるメタル層５８に配設することで、配線層５５を２層構造にすることができる。また、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒを、センサチップ５１に対して第１のメタル層５８１よりも遠い側となる第２のメタル層５８２に形成することで、配線とセンサチップ５１との間の容量による特性の低下を抑制することができる。
【００５４】
また、撮像素子１１Ａとして裏面照射型CMOSイメージセンサを採用しているとき、本願出願人が出願済みの特許文献１で開示されている配線のレイアウトを採用することにより、容量均一性を確保することができる。これにより、飽和信号量のバラツキを抑制することができ、より良好な特性を得ることができる。
【００５５】
次に、図６を参照して、水平配線２２および垂直配線２３のレイアウトの第１の構成例の変形例について説明する。
【００５６】
図６に示すように、撮像素子１１Ａ’は、図５の撮像素子１１Ａと同様に、８個のＰＤ３１１乃至ＰＤ３１８が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する８画素共有単位４４を備えて構成される。また、撮像素子１１Ａ’は、撮像素子１１Ａと同様に、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧが配設される。
【００５７】
そして、撮像素子１１Ａ’は、水平方向に延びるように、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒに並行して、電源供給線２２ＶＤＤ１および２２ＶＤＤ２が配設される点で、撮像素子１１Ａと異なる構成とされている。また、撮像素子１１Ａ’では、電源供給線２３ＶＤＤと、電源供給線２２ＶＤＤ１および２２ＶＤＤ２とがそれぞれ重なる箇所においてコンタクト部（図示せず）により接続されている。
【００５８】
即ち、撮像素子１１Ａ’では、電源供給線２３ＶＤＤと、電源供給線２２ＶＤＤ１および２２ＶＤＤ２とによって、８画素共有単位４４の駆動に必要な全電力が供給されることにより、電源供給を強化することができる。つまり、撮像素子１１Ａ’では、電源供給線２３ＶＤＤをメインの電流経路とするとともに、電源供給線２２ＶＤＤ１および２２ＶＤＤ２を補助的な電流経路とすることにより、ＩＲドロップの影響を低減することができる。
【００５９】
また、撮像素子１１Ａ’は、例えば、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧが第１のメタル層５８１に形成され、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、リセット信号線２２Ｒ、並びに、電源供給線２２ＶＤＤ１および２２ＶＤＤ２が第２のメタル層５８２に形成される２層構造で構成することができる。
【００６０】
なお、撮像素子１１Ａ’においても、撮像素子１１Ａと同様に、本願出願人が出願済みの特許文献１で開示されている配線のレイアウトを採用することにより、より良好な特性を得ることができる。
【００６１】
次に、図７を参照して、撮像素子１１における水平配線２２および垂直配線２３のレイアウトの第２の構成例について説明する。
【００６２】
撮像素子１１Ｂは、４画素共有単位４５がアレイ状に配置されて構成され、４画素共有単位４５は、４個のＰＤ３１１乃至ＰＤ３１４が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造とされる。即ち、図５の撮像素子１１Ａは、８個の８個のＰＤ３１１乃至ＰＤ３１８がトランジスタを共有する構成であったのに対し、撮像素子１１Ｂは、４個のＰＤ３１１乃至ＰＤ３１４がトランジスタを共有する構成とされている。
【００６３】
また、４画素共有単位４５では、４個のＰＤ３１１乃至ＰＤ３１４が、縦×横が２×２となるように配置（２×２×ｎ（ｎ：１））されている。そして、４画素共有単位４５は、横方向に並ぶ２個のＰＤ３１１およびＰＤ３１２がＦＤ３３１を共有し、横方向に並ぶ２個のＰＤ３１３およびＰＤ３１４がＦＤ３３２を共有するように構成されている。
【００６４】
また、４画素共有単位４５は、転送トランジスタ３２１乃至３２４を構成する転送ゲート電極６１１’乃至６１４’、増幅トランジスタ３４を構成する増幅ゲート電極６２、選択トランジスタ３６を構成する選択ゲート電極６３、および、リセットトランジスタ３５を構成するリセットゲート電極６４を備えて構成される。
【００６５】
なお、４画素共有単位４５では、図５の８画素共有単位４４と異なり、増幅トランジスタ３４および選択トランジスタ３６と並んでリセットトランジスタ３５が配置される。即ち、８画素共有単位４４では、ＰＤ３１１乃至ＰＤ３１８の下方にリセットトランジスタ３５が配置されていたのに対し、４画素共有単位４５では、ＰＤ３１１およびＰＤ３１２とＰＤ３１３およびＰＤ３１４との間に、リセットトランジスタ３５が配置されている。これに応じて、撮像素子１１Ｂでは、選択信号線２２Ｓに隣接してリセット信号線２２Ｒが配設される。
【００６６】
ここで、撮像素子１１Ｂでは、縦方向に隣接する４画素共有単位４５どうしで、転送ゲート電極６１１’乃至６１４’を共有するように構成されている。即ち、転送ゲート電極６１１’は、４画素共有単位４５の転送トランジスタ３２１と、４画素共有単位４５の上方に配置される４画素共有単位４５−１の転送トランジスタ３２３とで共有される。また、転送ゲート電極６１２’は、４画素共有単位４５の転送トランジスタ３２２と、４画素共有単位４５の上方に配置される４画素共有単位４５−１の転送トランジスタ３２４とで共有される。同様に、転送ゲート電極６１３’および６１４’は、４画素共有単位４５の転送トランジスタ３２３および３２４と、４画素共有単位４５の下方に配置される４画素共有単位４５＋１の転送トランジスタ３２１および３２２とで共有される。
【００６７】
また、撮像素子１１Ｂでは、４画素共有単位４５の駆動に必要な電力を供給するための電源供給線２３ＶＤＤ、および、４画素共有単位４５により得られた画素信号を出力するための出力信号線２３ＳＩＧが垂直方向に延びるように並行して配設されている。また、転送ゲート電極６１１乃至６１４に駆動信号を供給する転送信号線２２Ｔ１乃至２２Ｔ４、選択ゲート電極６３に駆動信号を供給する選択信号線２２Ｓ、リセットゲート電極６４に駆動信号を供給するリセット信号線２２Ｒが並行して水平方向に延びるように配設されている。
【００６８】
そして、撮像素子１１Ｂにおいても、図５の撮像素子１１Ａと同様に、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧを第１のメタル層５８１に形成し、転送信号線２２Ｔ１乃至２２Ｔ４、選択信号線２２Ｓ、およびリセット信号線２２Ｒを第２のメタル層５８２に形成することができる。なお、転送信号線２２Ｔ１および２２Ｔ２は、４画素共有単位４５の上方に隣接する４画素共有単位４５−１と共有され、転送信号線２２Ｔ３および２２Ｔ４は、４画素共有単位４５の下方に隣接する４画素共有単位４５＋１と共有される。
【００６９】
このように、撮像素子１１Ｂにおいても配線層５５において、第１のメタル層５８１と第２のメタル層５８２との２層構造を採用することができ、より有効にメタル層５８の層数を削減することができる。
【００７０】
次に、図８を参照して、水平配線２２および垂直配線２３のレイアウトの第２の構成例の変形例について説明する。
【００７１】
図８に示すように、撮像素子１１Ｂ’は、図７の撮像素子１１Ｂと同様に、４個のＰＤ３１１乃至ＰＤ３１４が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造とされ、それらの配置も撮像素子１１Ｂと同様である。
【００７２】
そして、撮像素子１１Ｂ’では、図６の撮像素子１１Ａ’と同様に補助的な電流経路として、電源供給線２２ＶＤＤが配設される。即ち、撮像素子１１Ｂ’でも、電源供給線２３ＶＤＤをメインの電流経路とするとともに、電源供給線２２ＶＤＤを補助的な電流経路とすることができ、ＩＲドロップの影響を低減することができる。
【００７３】
次に、図９を参照して、撮像素子１１における水平配線２２および垂直配線２３のレイアウトの第３の構成例について説明する。
【００７４】
図９に示すように、撮像素子１１Ｃでは、縦方向に並ぶ４個のＰＤ３１がトランジスタを共有する４画素共有単位４６を有する構成、または、縦方向に並ぶ２個のＰＤ３１がトランジスタを共有する２画素共有単位４７を有する構成が採用される。
【００７５】
４画素共有単位４６は、縦×横が１×４となるように配置されている４個のＰＤ３１１乃至ＰＤ３１４が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造とされる。
【００７６】
一方、２画素共有単位４７は、縦×横が１×２となるように配置されている２個のＰＤ３１１およびＰＤ３１２が、増幅トランジスタ３４、リセットトランジスタ３５、および選択トランジスタ３６を共有する構造とされる。
【００７７】
なお、図９では、増幅トランジスタ３４、選択トランジスタ３６、およびリセットトランジスタ３５の配置は、４画素共有単位４６が採用された場合のレイアウトが示されている。また、図９では、出力信号線２３ＳＩＧの図示が省略されているが、出力信号線２３ＳＩＧは、例えば、図５と同様に、電源供給線２３ＶＤＤと同一のメタル層５８に、電源供給線２３ＶＤＤと並行に任意の位置に形成される。また、転送信号線２２Ｔ３および２２Ｔ４の図示も省略されている。
【００７８】
このように構成されている４画素共有単位４６または２画素共有単位４７を採用する撮像素子１１Ｃにおいても、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧと、転送信号線２２Ｔ１乃至２２Ｔ４、選択信号線２２Ｓ、およびリセット信号線２２Ｒとが、それぞれ異なるメタル層５８に形成される２層構造を採用することができる。これにより、より有効にメタル層５８の層数を削減することができる。
【００７９】
次に、図１０を参照して、水平配線２２および垂直配線２３のレイアウトの第３の構成例の変形例について説明する。
【００８０】
図１０に示すように、撮像素子１１Ｃ’は、図９の撮像素子１１Ｃと同様に、４画素共有単位４６または２画素共有単位４７を採用する構造とされる。
【００８１】
そして、撮像素子１１Ｃ’は、図６の撮像素子１１Ａ’と同様に、電源供給線２２ＶＤＤ１および２２ＶＤＤ２が配設される。即ち、撮像素子１１Ｃ’でも、電源供給線２３ＶＤＤをメインの電流経路とするとともに、電源供給線２２ＶＤＤ１および２２ＶＤＤ２を補助的な電流経路とすることができる。これにより、ＩＲドロップの影響を低減することができる。
【００８２】
なお、上述した構成例では、８画素共有、４画素共有、および２画素共有について説明したが、これらの個数以外の共有構造を採用してもよく、また、１個のＰＤ３１を有する構成の画素２１が画素アレイ部１２にアレイ状に配置される構成を採用することができる。また、電源供給線２３ＶＤＤ、出力信号線２３ＳＩＧ、転送信号線２２Ｔ、選択信号線２２Ｓ、およびリセット信号線２２Ｒの本数およびレイアウトは、上述の構成例に限られることなく、配線のデザインルールに従った範囲で、任意に設計することができる。
【００８３】
また、配線層５５に形成されるメタル層５８としては、配線としての機能を備えるメタル層５８が２層構造であればよく、例えば、配線としての機能を備えずに、外部に非接続とされたメタル層（いわゆるダミー配線）が形成された３層以上の構成でもよい。例えば、配線間容量を調整することや、不要な光を遮光することを目的としてダミー配線を配設することがある。
【００８４】
さらに、上述した構成例では、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧが第１のメタル層５８１に形成され、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒが第２のメタル層５８２に形成されるとしたが、配線層５５が２層構造であれば、この構成に限られることはない。つまり、電源供給線２３ＶＤＤおよび出力信号線２３ＳＩＧが第２のメタル層５８２に形成され、転送信号線２２Ｔ１乃至２２Ｔ８、選択信号線２２Ｓ、およびリセット信号線２２Ｒが第１のメタル層５８１に形成される構成を採用してもよい。
【００８５】
なお、画素サイズが十分に大きく、配線による光学的な悪影響を考慮しなくて良い場合には、本技術における固体撮像素子の構成を、表面照射型のCMOS型固体撮像素子に採用することができる。
【００８６】
また、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００８７】
図１１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００８８】
図１１に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、ＤＳＰ（Digital Signal Processor）１０４を備えており、バス１０７を介して、ＤＳＰ１０４、表示装置１０５、操作系１０６、メモリ１０８、記録装置１０９、および電源系１１０が接続されて構成され、静止画像および動画像を撮像可能である。
【００８９】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９０】
撮像素子１０３としては、上述したいずれかの構成例の撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０４に蓄積された電子に応じた信号がＤＳＰ１０４に供給される。
【００９１】
ＤＳＰ１０４は、撮像素子１０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ１０８に一時的に記憶させる。メモリ１０８に記憶された画像のデータは、記録装置１０９に記録されたり、表示装置１０５に供給されて画像が表示されたりする。また、操作系１０６は、ユーザによる各種の操作を受け付けて撮像装置１０１の各ブロックに操作信号を供給し、電源系１１０は、撮像装置１０１の各ブロックの駆動に必要な電力を供給する。
【００９２】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような撮像素子１１を適用することにより、メタル層５８の層数の削減をより有効に行うことができ、コストダウンを図ることができる。
【００９３】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が配置される半導体基板と、
前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層と
を備え、
前記配線層では、前記画素に接続される配線が２層の前記導体層で形成される
固体撮像素子。
（２）
２層の前記導体層のうちの、前記半導体基板に近い側の前記導体層に前記画素の駆動に必要な電力を供給する配線が配設され、前記半導体基板から遠い側の前記導体層に前記画素を駆動するための駆動信号を供給する配線が配設される
上記（１）に記載の固体撮像素子。
（３）
前記画素を駆動するための駆動信号を供給する配線が配設される前記導体層に、前記画素の駆動に必要な電力を補助的に供給する配線がさらに配設される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記画素を駆動するためのロジック回路が形成される信号処理基板
をさらに備え、
前記半導体基板および前記配線層を有するセンサ基板と、前記信号処理基板とが積層されて構成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記駆動信号に従って駆動する駆動素子を所定数の光電変換素子が共有する共有単位で、前記半導体基板に前記画素が配置される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（６）
前記光電変換素子の配置が縦方向に２個かつ横方向に２個となる４個を１セットとして、複数のセットが連続して並べられて構成される前記共有単位で、前記半導体基板に配置される
上記（５）に記載の固体撮像素子。
（７）
前記光電変換素子の配置が縦方向に２個かつ横方向に２個となる４個で構成される前記共有単位で前記半導体基板に配置され、隣り合う他の前記共有単位との間で、前記光電変換素子で発生した電荷を転送する駆動素子の電極を共有する
上記（５）に記載の固体撮像素子。
（８）
前記光電変換素子の配置が縦方向に１個かつ横方向に４個となる４個、または、前記光電変換素子の配置が縦方向に１個かつ横方向に２個となる２個で構成される前記共有単位で前記半導体基板に配置される
上記（５）に記載の固体撮像素子。
（９）
前記配線層には、２層の前記導体層の他に、外部に非接続とされた導体層が形成されている
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記半導体基板に対して前記配線層が積層される表面とは反対側を向く裏面に対して前記画素に入射する光が照射される構造である
上記（１）から（９）までのいずれかに記載の固体撮像素子。
【００９４】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９５】
１１  撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平配線，  ２３  垂直配線，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ，  ３４  増幅トランジスタ，  ３５  リセットトランジスタ，  ４１  ２画素共有単位，  ４２  ４画素共有単位，  ４３および４４  ８画素共有単位，  ４５および４６  ４画素共有単位，  ４７  ２画素共有単位，  ５１  センサチップ，  ５２  信号処理チップ，  ５３  接着層，  ５４  半導体基板，  ５５  配線層，  ５６  シリコン層，  ５７  層間絶縁膜，  ５８  メタル層，  ６１  転送ゲート電極，  ６２  増幅ゲート電極，  ６３  選択ゲート電極，  ６４  リセットゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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