(57)【要約】【課題】本発明は、ブートストラッププロセッサが設置されない場合にもシステムを正常に起動させることを目的とする。【解決手段】本発明に係るデュアル中央処理器の切替装置は、制御装置、第一中央処理器、第二中央処理器、第一切替スイッチ及び第二切替スイッチを備える。第一切替スイッチ及び第二切替スイッチは、第一中央処理器が設置されたかどうかを判別する。第一中央処理器が設置された場合、第一中央処理器は第一切替スイッチを介して制御装置に差動信号を伝送し、制御装置は第二切替スイッチを介して、第一中央処理器に差動信号を伝送し、第一中央処理器が設置されなかった場合、第二中央処理器は第一切替スイッチを介して、制御装置に差動信号を伝送し、制御装置は第二切替スイッチを介して、第二中央処理器に差動信号を伝送する。【選択図】図１
2013125546.tif 000002
【特許請求の範囲】
【請求項１】
制御装置と、ブートストラッププロセッサとしての第一中央処理器と、前記第一中央処理器と電気的に接続されている第二中央処理器と、を備えるデュアルプロセッサの切替装置において、
前記デュアルプロセッサの切替装置は、第一切替スイッチ及び第二切替スイッチをさらに備え、前記第一切替スイッチ及び前記第二切替スイッチは、前記第一中央処理器が設置されたかどうかを判別し、
前記第一中央処理器が設置された場合、前記第一中央処理器は、前記第一切替スイッチを介して、前記制御装置に差動信号を伝送し、前記制御装置は、前記第二切替スイッチを介して、前記第一中央処理器に差動信号を伝送し、
前記第一中央処理器が設置されなかった場合、前記第二中央処理器は、前記第一切替スイッチを介して前記制御装置に差動信号を伝送し、前記制御装置は、前記第二切替スイッチを介して、前記第二中央処理器に差動信号を伝送することを特徴とするデュアルプロセッサの切替装置。
【請求項２】
前記第一中央処理器は設置識別端子を備え、
前記第一中央処理器が設置された場合、前記設置識別端子は、低レベルの設置信号を出力することを特徴とする請求項１に記載のデュアルプロセッサの切替装置。
【請求項３】
前記第一切替スイッチは第一選択端子を備え、前記第二切替スイッチは、第二選択端子を備え、前記第一選択端子及び前記第二選択端子は、前記設置識別端子に電気的に接続され且つ前記設置信号の受信又は未受信に基づいて、前記第一中央処理器が設置されたかどうかを判別することを特徴とする請求項1又は２に記載のデュアルプロセッサの切替装置。
【請求項４】
前記第一中央処理器は複数の第一送信端子を備え、前記第二中央処理器は複数の第二送信端子を備え、前記第一切替スイッチは複数の第一信号入力端子をさらに備え、前記複数の第一送信端子及び前記複数の第二送信端子は、それぞれ対応する前記第一信号入力端子に電気的に接続されて前記差動信号を前記第一切替スイッチに伝送することを特徴とする請求項１〜３のいずれか1項に記載のデュアルプロセッサの切替装置。
【請求項５】
前記第一切替スイッチは複数の第一信号出力端子をさらに備え、
前記第一中央処理器が設置された場合、前記第一切替スイッチは、対応する前記第一送信端子にそれぞれ電気的に接続されている複数の第一信号入力端子が、対応する前記第一信号出力端子にそれぞれ電気的に接続されるように制御し、
前記第一中央処理器が設置されなかった場合、前記第一切替スイッチは、対応する前記第二送信端子にそれぞれ電気的に接続されている複数の第一信号入力端子が、対応する前記第一信号出力端子にそれぞれ電気的に接続されるように制御することを特徴とする請求項１〜４のいずれか1項に記載のデュアルプロセッサの切替装置。
【請求項６】
前記制御装置は複数の入力端子を備え、前記複数の入力端子は、それぞれ対応する前記複数の第一信号出力端子に電気的に接続され且つ前記第一中央処理器又は前記第二中央処理器からの差動信号を受信することを特徴とする請求項１〜５のいずれか1項に記載のデュアルプロセッサの切替装置。
【請求項７】
前記制御装置は複数の出力端子をさらに備え、前記第二切替スイッチは複数の第二信号入力端子をさらに備え、前記複数の第二信号入力端子は、それぞれ対応する前記複数の入力端子に電気的に接続され、前記制御装置は、前記複数の第二信号入力端子を介して前記差動信号を前記第二切替スイッチに伝送させることを特徴とする請求項１〜６いずれか1項に記載のデュアルプロセッサの切替装置。
【請求項８】
前記第二切替スイッチは複数の第二信号出力端子をさらに備え、
前記第一中央処理器が設置された場合、前記第二切替スイッチは、前記第二信号出力端子が、対応する前記第二信号入力端子と対応する前記第一中央処理器の第一受信端子との間にそれぞれ電気的に接続されるように制御し、
前記第一中央処理器が設置されなかった場合、前記第二切替スイッチは、前記第二信号出力端子が、対応する前記第二信号入力端子と対応する前記第二中央処理器の第二受信端子との間にそれぞれ電気的に接続されるように制御することを特徴とする請求項１〜７のいずれか１項に記載のデュアルプロセッサの切替装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルプロセッサの切替装置に関するものである。
【背景技術】
【０００２】
現在、システム全体の処理効率及び作業の安定性を向上させるために、コンピュータのような端末サーバには、デュアルプロセッサを採用している。このデュアルプロセッサの内、通常１つのＣＰＵを、ブートストラッププロセッサ（ＢＳＰ）として、ダイレクトメディアインターフェース（ＤＭＩ）を介して、プラットフォームコントローラハブ（ＰＣＨ）と電気的に接続させる。従って、このブートストラッププロセッサとしてのＣＰＵと他のＣＰＵは、クイックパスインターコネクト（ＱＰＩ）を介して、互いに電気的に接続される。しかし、これら従来のデュアルプロセッサは、ブートストラッププロセッサとしてのＣＰＵがマザーボードに設置（設置）された場合のみ、システムは正常に起動するが、設置されなかった場合には、前記他のＣＰＵが正常に作業しても、前記ブートストラッププロセッサとしてＣＰＵに代替して、システムを起動させることができないので、不便である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
以上の問題点に鑑みて、本発明は、ブートストラッププロセッサが設置されない場合にも、システムを正常に起動させることができるデュアルプロセッサの切替装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
前記課題を解決するために、本発明に係るデュアルプロセッサの切替装置は、制御装置と、ブートストラッププロセッサとしての第一中央処理器と、前記第一中央処理器と電気的に接続されている第二中央処理器と、第一切替スイッチ及び第二切替スイッチと、を備える。前記第一切替スイッチ及び前記第二切替スイッチは、前記第一中央処理器が設置されたかどうかを判別することに用いられる。前記第一中央処理器が設置された場合、前記第一中央処理器は、前記第一切替スイッチを介して、前記制御装置に差動信号を伝送し、前記制御装置は、前記第二切替スイッチを介して、前記第一中央処理器に差動信号を伝送する。前記第一中央処理器が設置されなかった場合、前記第二中央処理器は前記第一切替スイッチを介して、前記制御装置に差動信号を伝送し、前記制御装置は前記第二切替スイッチを介して、前記第二中央処理器に差動信号を伝送する。
【発明の効果】
【０００５】
本発明に係るデュアルプロセッサの切替装置は、第一切替スイッチ及び第二切替スイッチでブートストラッププロセッサ（第一中央処理器）が設置されたかどうかを判別し、この判別結果に基づいて、制御装置と第一中央処理器又は第二中央処理器との異なる通信経路を確立して、制御装置と第一中央処理器又は第二中央処理器との通信を実現する。本発明に係るデュアルプロセッサの切替装置を利用することにより、ブートストラッププロセッサが設置されない場合でも、第二中央処理器によってシステムは正常に起動することができるため、使用に便利である。
【図面の簡単な説明】
【０００６】
【図１】本発明に係るデュアルプロセッサの切替装置の構成図である。
【図２】本発明に係るデュアルプロセッサの切替装置の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面に基づいて、本発明に係るデュアルプロセッサの切替装置について詳細に説明する。
【０００８】
本発明に係るデュアルプロセッサの切替装置は、パソコン、サーバ等のような端末設備である。
【０００９】
図１及び図２を参照すると、本発明に係るデュアルプロセッサの切替装置１００は、第一中央処理器１０、第二中央処理器２０、第一切替スイッチ３０、制御装置４０及び第二切替スイッチ５０を備える。
【００１０】
前記第一中央処理器１０は、ダイレクトメディアインターフェースを介して、前記第一切替スイッチ３０及び前記第二切替スイッチ５０に電気的に接続され、前記第二中央処理器２０は、ダイレクトメディアインターフェースを介して、前記第一切替スイッチ３０及び前記第二切替スイッチ５０に電気的に接続される。また、前記第一切替スイッチ３０及び前記第二切替スイッチ５０はそれぞれ前記制御装置４０と電気的に接続され、前記第一中央処理器１０及び前記第二中央処理器２０は、前記制御装置４０と通信を行って、デュアルプロセッサの切替装置１００の正常な起動及び運行を確保する。本実施形態において、前記第一中央処理器１０は、ブート・ストラップ・プロセッサ（ＢＳＰ）である。
【００１１】
前記第一中央処理器１０は設置識別端子ＳＫＴを備える。前記第一中央処理器１０が前記デュアルプロセッサの切替装置１００のマザーボード（図示せず）に設置された場合、前記設置識別端子ＳＫＴは、低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを出力する。前記第一中央処理器１０は、更に、複数の第一送信端子ＣＰＵ１−ＴＸ−ＤＰ０、ＣＰＵ１−ＴＸ−ＤＰ１、ＣＰＵ１−ＴＸ−ＤＰ２、ＣＰＵ１−ＴＸ−ＤＰ３、ＣＰＵ１−ＴＸ−ＤＮ０、ＣＰＵ１−ＴＸ−ＤＮ１、ＣＰＵ１−ＴＸ−ＤＮ２、ＣＰＵ１−ＴＸ−ＤＮ３及び複数の第一受信端子ＣＰＵ１−ＲＸ−ＤＰ０、ＣＰＵ１−ＲＸ−ＤＰ１、ＣＰＵ１−ＲＸ−ＤＰ２、ＣＰＵ１−ＲＸ−ＤＰ３、ＣＰＵ１−ＲＸ−ＤＮ０、ＣＰＵ１−ＲＸ−ＤＮ１、ＣＰＵ１−ＲＸ−ＤＮ２、ＣＰＵ１−ＲＸ−ＤＮ３を備える。前記複数の第一送信端子ＣＰＵ１−ＴＸ−ＤＰ０、ＣＰＵ１−ＴＸ−ＤＰ１、ＣＰＵ１−ＴＸ−ＤＰ２、ＣＰＵ１−ＴＸ−ＤＰ３、ＣＰＵ１−ＴＸ−ＤＮ０、ＣＰＵ１−ＴＸ−ＤＮ１、ＣＰＵ１−ＴＸ−ＤＮ２、ＣＰＵ１−ＴＸ−ＤＮ３は、前記第一切替スイッチ３０に４つの差動信号を送信する。前記複数の第一受信端子ＣＰＵ１−ＲＸ−ＤＰ０、ＣＰＵ１−ＲＸ−ＤＰ１、ＣＰＵ１−ＲＸ−ＤＰ２、ＣＰＵ１−ＲＸ−ＤＰ３、ＣＰＵ１−ＲＸ−ＤＮ０、ＣＰＵ１−ＲＸ−ＤＮ１、ＣＰＵ１−ＲＸ−ＤＮ２、ＣＰＵ１−ＲＸ−ＤＮ３は、前記第二切替スイッチ５０からの４つの差動信号を受信する。
【００１２】
前記第二中央処理器２０は、クイックパスインターコネクトを介して、前記第一中央処理器１０と電気的に接続される。前記第二中央処理器２０は、複数の第二送信端子ＣＰＵ２−ＴＸ−ＤＰ０、ＣＰＵ２−ＴＸ−ＤＰ１、ＣＰＵ２−ＴＸ−ＤＰ２、ＣＰＵ２−ＴＸ−ＤＰ３、ＣＰＵ２−ＴＸ−ＤＮ０、ＣＰＵ２−ＴＸ−ＤＮ１、ＣＰＵ２−ＴＸ−ＤＮ２、ＣＰＵ２−ＴＸ−ＤＮ３及び複数の第二受信端子ＣＰＵ２−ＲＸ−ＤＰ０、ＣＰＵ２−ＲＸ−ＤＰ１、ＣＰＵ２−ＲＸ−ＤＰ２、ＣＰＵ２−ＲＸ−ＤＰ３、ＣＰＵ２−ＲＸ−ＤＮ０、ＣＰＵ２−ＲＸ−ＤＮ１、ＣＰＵ２−ＲＸ−ＤＮ２、ＣＰＵ２−ＲＸ−ＤＮ３を備える。前記複数の第二送信端子ＣＰＵ２−ＴＸ−ＤＰ０、ＣＰＵ２−ＴＸ−ＤＰ１、ＣＰＵ２−ＴＸ−ＤＰ２、ＣＰＵ２−ＴＸ−ＤＰ３、ＣＰＵ２−ＴＸ−ＤＮ０、ＣＰＵ２−ＴＸ−ＤＮ１、ＣＰＵ２−ＴＸ−ＤＮ２、ＣＰＵ２−ＴＸ−ＤＮ３は、前記第一切替スイッチ３０に４つの差動信号を送信する。前記複数の第二受信端子ＣＰＵ２−ＲＸ−ＤＰ０、ＣＰＵ２−ＲＸ−ＤＰ１、ＣＰＵ２−ＲＸ−ＤＰ２、ＣＰＵ２−ＲＸ−ＤＰ３、ＣＰＵ２−ＲＸ−ＤＮ０、ＣＰＵ２−ＲＸ−ＤＮ１、ＣＰＵ２−ＲＸ−ＤＮ２、ＣＰＵ２−ＲＸ−ＤＮ３は、前記第二切替スイッチ５０からの４つの差動信号を受信する。
【００１３】
本実施形態において、前記第一切替スイッチ３０は、マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）であり且つ前記設置識別端子ＳＫＴからの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣに基づいて、信号伝送経路を自動的に選択して、前記第一中央処理器１０又は前記第二中央処理器２０からの４つの差動信号を前記制御装置４０に伝送する。具体的には、前記第一切替スイッチ３０は、複数の第一信号入力端子Ｃ０−Ｐ、Ｃ０−Ｎ、Ｃ１−Ｐ、Ｃ１−Ｎ、Ｃ２−Ｐ、Ｃ２−Ｎ、Ｃ３−Ｐ、Ｃ３−Ｎ、Ｂ０−Ｐ、Ｂ０−Ｎ、Ｂ１−Ｐ、Ｂ１−Ｎ、Ｂ２−Ｐ、Ｂ２−Ｎ、Ｂ３−Ｐ、Ｂ３−Ｎ、第一選択端子ＳＥＬ及び複数の第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎを備える。前記複数の第一信号入力端子Ｃ０−Ｎ、Ｃ１−Ｎ、Ｃ２−Ｎ、Ｃ３−Ｎ、Ｃ０−Ｐ、Ｃ１−Ｐ、Ｃ２−Ｐ、Ｃ３−Ｐは、それぞれ前記第一中央処理器１０に対応する第一送信端子ＣＰＵ１−ＴＸ−ＤＮ０、ＣＰＵ１−ＴＸ−ＤＮ１、ＣＰＵ１−ＴＸ−ＤＮ２、ＣＰＵ１−ＴＸ−ＤＮ３、ＣＰＵ１−ＴＸ−ＤＰ０、ＣＰＵ１−ＴＸ−ＤＰ１、ＣＰＵ１−ＴＸ−ＤＰ２、ＣＰＵ１−ＴＸ−ＤＰ３と電気的に接続されて、前記第一中央処理器１０からの４つの差動信号を受信する。前記複数の第一信号入力端子Ｂ０−Ｎ、Ｂ１−Ｎ、Ｂ２−Ｎ、Ｂ３−Ｎ、Ｂ０−Ｐ、Ｂ１−Ｐ、Ｂ２−Ｐ、Ｂ３−Ｐは、それぞれ前記第二中央処理器２０に対応する第二送信端子ＣＰＵ２−ＴＸ−ＤＮ０、ＣＰＵ２−ＴＸ−ＤＮ１、ＣＰＵ２−ＴＸ−ＤＮ２、ＣＰＵ２−ＴＸ−ＤＮ３、ＣＰＵ２−ＴＸ−ＤＰ０、ＣＰＵ２−ＴＸ−ＤＰ１、ＣＰＵ２−ＴＸ−ＤＰ２、ＣＰＵ２−ＴＸ−ＤＰ３と電気的に接続されて、前記第二中央処理器２０からの４つの差動信号を受信する。
【００１４】
前記第一選択端子ＳＥＬは、前記設置識別端子ＳＫＴと電気的に接続される。前記第一選択端子ＳＥＬが、前記設置識別端子ＳＫＴからの低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信した場合、前記第一切替スイッチ３０は、前記複数の第一信号入力端子Ｃ０−Ｐ、Ｃ０−Ｎ、Ｃ１−Ｐ、Ｃ１−Ｎ、Ｃ２−Ｐ、Ｃ２−Ｎ、Ｃ３−Ｐ、Ｃ３−Ｎを制御して、それぞれ対応する前記第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎと電気的に接続させ且つ前記第一中央処理器１０からの４つの差動信号を、前記複数の第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎを介して、前記制御装置４０に出力させる。前記第一選択端子ＳＥＬが、前記設置識別端子ＳＫＴからの低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信しなかった場合、前記第一切替スイッチ３０は、前記複数の第一信号入力端子Ｂ０−Ｐ、Ｂ０−Ｎ、Ｂ１−Ｐ、Ｂ１−Ｎ、Ｂ２−Ｐ、Ｂ２−Ｎ、Ｂ３−Ｐ、Ｂ３−Ｎを制御して、それぞれ対応する前記第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎと電気的に接続させ、且つ前記第二中央処理器２０からの４つの差動信号を、前記複数の第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎを介して、前記制御装置４０に出力させる。
【００１５】
本実施形態において、前記制御装置４０は、プラットフォームコントローラハブ（ＰＣＨ）である。前記制御装置４０は、前記第一切替スイッチ３０からの４つの差動信号を受信し且つ前記第二切替スイッチ５０を介して、前記第一中央処理器１０又は前記第二中央処理器２０に対して、この４つの差動信号を帰還させることにより、前記制御装置４０と前記第一中央処理器１０又は前記第二中央処理器２０とは通信を実現する。具体的には、前記制御装置４０は、複数の入力端子ＲＸＰ０、ＲＸＮ０、ＲＸＰ１、ＲＸＮ１、ＲＸＰ２、ＲＸＮ２、ＲＸＰ３、ＲＸＮ３及び複数の出力端子ＴＸＰ０、ＴＸＮ０、ＴＸＰ１、ＴＸＮ１、ＴＸＰ２、ＴＸＮ２、ＴＸＰ３、ＴＸＮ３を備える。前記複数の入力端子ＲＸＰ０、ＲＸＮ０、ＲＸＰ１、ＲＸＮ１、ＲＸＰ２、ＲＸＮ２、ＲＸＰ３、ＲＸＮ３は、それぞれ前記第一切替スイッチ３０における対応する第一信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎと電気的に接続されて、前記第一切替スイッチ３０からの４つの差動信号を受信する。また、前記複数の入力端子ＲＸＰ０、ＲＸＮ０、ＲＸＰ１、ＲＸＮ１、ＲＸＰ２、ＲＸＮ２、ＲＸＰ３、ＲＸＮ３が受信した４つの差動信号は、前記複数の出力端子ＴＸＰ０、ＴＸＮ０、ＴＸＰ１、ＴＸＮ１、ＴＸＰ２、ＴＸＮ２、ＴＸＰ３、ＴＸＮ３を介して、前記第二切替スイッチ５０に出力される。
【００１６】
本実施形態において、前記第二切替スイッチ５０もマルチプレクサであり且つ前記設置識別端子ＳＫＴからの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣに基づいて、信号伝送経路を自動的に選択して、前記制御装置４０からの４つの差動信号を前記第一中央処理器１０又は前記第二中央処理器２０に伝送する。具体的には、前記第二切替スイッチ５０は、複数の第二信号入力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎ、第二選択端子ＳＥＬ及び複数の第二信号出力端子Ｃ０−Ｐ、Ｃ０−Ｎ、Ｃ１−Ｐ、Ｃ１−Ｎ、Ｃ２−Ｐ、Ｃ２−Ｎ、Ｃ３−Ｐ、Ｃ３−Ｎ、Ｂ０−Ｐ、Ｂ０−Ｎ、Ｂ１−Ｐ、Ｂ１−Ｎ、Ｂ２−Ｐ、Ｂ２−Ｎ、Ｂ３−Ｐ、Ｂ３−Ｎを備える。前記複数の第二信号入力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎは、それぞれ前記制御装置４０における対応する出力端子ＴＸＰ０、ＴＸＮ０、ＴＸＰ１、ＴＸＮ１、ＴＸＰ２、ＴＸＮ２、ＴＸＰ３、ＴＸＮ３と電気的に接続されて、前記制御装置４０からの４つの差動信号を受信する。
【００１７】
前記第二選択端子ＳＥＬは、前記設置識別端子ＳＫＴと電気的に接続される。前記第二選択端子ＳＥＬが、前記設置識別端子ＳＫＴからの低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信した場合、前記第二切替スイッチ５０は、前記複数の第二信号出力端子Ｃ０−Ｐ、Ｃ０−Ｎ、Ｃ１−Ｐ、Ｃ１−Ｎ、Ｃ２−Ｐ、Ｃ２−Ｎ、Ｃ３−Ｐ、Ｃ３−Ｎを制御して、それぞれ対応する前記第二信号入力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎと電気的に接続させ且つ前記制御装置４０からの４つの差動信号を、前記第一中央処理器１０の複数の第一受信端子ＣＰＵ１−ＲＸ−ＤＮ０、ＣＰＵ１−ＲＸ−ＤＮ１、ＣＰＵ１−ＲＸ−ＤＮ２、ＣＰＵ１−ＲＸ−ＤＮ３、ＣＰＵ１−ＲＸ−ＤＰ０、ＣＰＵ１−ＲＸ−ＤＰ１、ＣＰＵ１−ＲＸ−ＤＰ２、ＣＰＵ１−ＲＸ−ＤＰ３を介して、前記第一中央処理器１０に出力させる。前記第二選択端子ＳＥＬが、前記設置識別端子ＳＫＴからの低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信しなかった場合、前記第二切替スイッチ５０は、前記複数の第二信号出力端子Ｂ０−Ｐ、Ｂ０−Ｎ、Ｂ１−Ｐ、Ｂ１−Ｎ、Ｂ２−Ｐ、Ｂ２−Ｎ、Ｂ３−Ｐ、Ｂ３−Ｎを制御して、それぞれ対応する前記第二信号出力端子Ａ０−Ｐ、Ａ０−Ｎ、Ａ１−Ｐ、Ａ１−Ｎ、Ａ２−Ｐ、Ａ２−Ｎ、Ａ３−Ｐ、Ａ３−Ｎと電気的に接続させ且つ前記制御装置４０からの４つの差動信号を、前記第二中央処理器２０の第二受信端子ＣＰＵ２−ＲＸ−ＤＮ０、ＣＰＵ２−ＲＸ−ＤＮ１、ＣＰＵ２−ＲＸ−ＤＮ２、ＣＰＵ２−ＲＸ−ＤＮ３、ＣＰＵ２−ＲＸ−ＤＰ０、ＣＰＵ２−ＲＸ−ＤＰ１、ＣＰＵ２−ＲＸ−ＤＰ２、ＣＰＵ２−ＲＸ−ＤＰ３を介して、前記第二中央処理器２０に出力させる。
【００１８】
以下、本発明に係るデュアルプロセッサの切替装置１００の動作原理について説明する。
【００１９】
前記デュアルプロセッサの切替装置１００のマザーボードに、前記第一中央処理器１０のみ、又は前記第一中央処理器１０及び前記第二中央処理器２０が共に設置された場合、前記第一中央処理器１０の設置識別端子ＳＫＴは低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを出力し、前記第一切替スイッチ３０の第一選択端子ＳＥＬ及び前記第二切替スイッチ５０の第二選択端子ＳＥＬは、この低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信する。この時、前記第一切替スイッチ３０及び前記第二切替スイッチ５０は自動的に切り替わり、前記第一中央処理器１０と前記制御装置４０とを互いに通信させる。即ち、前記第一中央処理器１０が出力した４つの差動信号は、前記第一切替スイッチ３０を介して前記制御装置４０に伝送され、前記制御装置４０は、この差動信号を、前記第二切替スイッチ５０を介して前記第一中央処理器１０に帰還させる。これにより、前記デュアルプロセッサの切替装置１００は、前記第一中央処理器１０のみ又は前記第一中央処理器１０及び前記第二中央処理器２０によって、システムが正常に起動することができる。
【００２０】
前記デュアルプロセッサの切替装置１００のマザーボードに、第二中央処理器２０のみが設置された場合、第一切替スイッチ３０の第一選択端子ＳＥＬ及び第二切替スイッチ５０の第二選択端子ＳＥＬは、低レベルの設置信号ＦＭ−ＣＰＵ１−ＳＫＴＯＯＣを受信しない。この時、第一切替スイッチ３０及び第二切替スイッチ５０は自動的に切り替わり、第二中央処理器２０と制御装置４０とを互いに通信させる。即ち、第二中央処理器２０が出力した４つの差動信号は、第一切替スイッチ３０を介して制御装置４０に伝送され、制御装置４０は、この差動信号を、第二切替スイッチ５０を介して第二中央処理器２０に帰還させる。これにより、デュアルプロセッサの切替装置１００は、第二中央処理器２０のみで、システムを正常に起動させることができる。即ち、本発明のデュアルプロセッサの切替装置１００は、ブートストラッププロセッサ（第一中央処理器１０）が設置されなかった場合でも、第二中央処理器２０によって、システムを正常に起動させることができる。
【００２１】
本発明のデュアルプロセッサの切替装置１００は、第一切替スイッチ３０及び第二切替スイッチ５０によって、ブートストラッププロセッサ（第一中央処理器１０）が設置されているかどうかを判別し、この判別結果に基づいて、信号伝送経路を自動的に選択して、第一中央処理器１０及び／又は第二中央処理器２０と制御装置４０との通信を確立する。従って、デュアルプロセッサにおいて、本発明のデュアルプロセッサの切替装置１００を利用することで、ブートストラッププロセッサが設置されなかった場合にも、他の中央処理器（第二中央処理器２０）によってシステムが正常に起動されるため、使用に便利である。
【００２２】
以上、本発明の好適な実施形態について詳細に説明したが、本発明は前記実施形態に限定されるものではなく、本発明の範囲内で種々の変形又は修正が可能であり、該変形又は修正もまた本発明の特許請求の範囲内に含まれるものであることは、言うまでもない。
【符号の説明】
【００２３】
１００  デュアルプロセッサの切替装置
１０  第一中央処理器
２０  第二中央処理器
３０  第一切替スイッチ
４０  制御装置
５０  第二切替スイッチ
【図１】
2013125546.tif 000003
【図２】
2013125546.tif 000004