(57)【要約】【課題】電源回路等を省略した複数の不揮発性メモリチップと電源回路等を備えた電源チップとを用いて不揮発性半導体記憶装置を製造する際の、製造段階での評価に掛かるコストや製造コストを低減する。【解決手段】製造段階において、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップ２を半導体ウェハ１００表面で、所定方向に配列することで製造し、マスターチップ２から供給される電源を用いて動作するものであって不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップ１を、マスターチップ２の列が配置されている半導体ウェハ１００表面でマスターチップ２の周囲に配置して製造し、そのようにして製造されたマスターチップ２と複数のスレーブチップ１とから不揮発性半導体記憶装置を構成する。【選択図】図４
2013125895.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、
前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップと
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スレーブチップの配置された列が、前記マスターチップの１列に対し、複数配列されて製造されたものである
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記マスターチップが、前記電源回路と、前記スレーブチップに対して送信される制御信号を生成するマスター制御回路とを有し、
前記スレーブチップが、前記不揮発性メモリセルアレイと、前記マスター制御回路から受信した制御信号に応じて、前記不揮発性メモリセルアレイが有する各セルの駆動用回路の動作を制御するスレーブ制御回路とを有する
ことを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記駆動用回路が、前記不揮発性メモリセルアレイが有する各セルを駆動するデコーダ回路とセンスアンプ回路とを少なくとも含むものである
ことを特徴とする請求項３項記載の不揮発性半導体記憶装置。
【請求項５】
前記電源回路及び前記マスター制御回路と、前記スレーブ制御回路とが、製造段階で、前記半導体ウェハ上で最上位の配線層で接続されたものである
ことを特徴とする請求項３または請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、
前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップと
を同一パッケージ内において、積層または平置きとして組み立てる
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）など複数の不揮発性メモリチップを同時に搭載するメモリシステムにおいて、これまで一般に電源回路等の周辺回路はすべての不揮発性メモリチップに搭載されていた。
しかし、電源回路を電源チップとしてシステムボード上で共通化し、各不揮発性メモリチップから電源回路を削除することで不揮発性メモリチップの面積縮小と低消費を実現するものがある（例えば特許文献１、非特許文献１など参照）。
【０００３】
特許文献１や非特許文献１に記載されているメモリシステムは、例えば、電源回路を削除した複数の不揮発性メモリチップと、電源回路を有する電源チップとを、重ねて一つのパッケージに収納するＭＣＰ（マルチチップパッケージ）として構成されている。その構成において、電源チップがシステムボード上に共通回路として配置され、積層化された電源チップと複数の不揮発性メモリチップとはＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ；貫通電極）やボンディングワイヤを介して接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３９９１号公報
【非特許文献】
【０００５】
【非特許文献１】Koichi Ishida, Tadashi Yasufuku, Shinji Miyamoto, Hiroto Nakai, Makoto Takamiya, Takayasu Sakurai, Ken Takeuchi:"A 1.8V 30nJ adaptive program-voltage (20V) generator for 3D-integrated NAND flash SSD," pp.238-239, IEEE International Solid-State Circuits Conference, ISSCC 2009, Digest of Technical Papers, San Francisco, CA, USA, 8-12 February, 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１や非特許文献１に記載されているメモリシステムでは、電源チップを設けていることで、不揮発性メモリチップ上には電源回路が存在しない。このため不揮発性メモリチップの評価時には外部テスタを利用して電源チップと不揮発性メモリチップを接続したり、あるいは外部テスタから不揮発性メモリチップに対して電源を供給するか、実際にシステムに組み立ててからではないと正確な評価ができないという問題がある。ＮＡＮＤ型フラッシュメモリなど不揮発性メモリの多くは、非常に高い電圧と複雑なタイミング調整を試験の際に必要とし、高価なテスタを必要とすることから製造原価が増大することになる。また、システムに組み上げてから評価を行う場合、いずれかのメモリチップに万一、不良が発生していた場合、システムとして成立しない可能性が生じ、結果的に製造コストを増加させることとなる。
【０００７】
本発明は、上記の事情を考慮してなされたものであり、電源回路等を省略した複数の不揮発性メモリチップと電源回路等を備えた電源チップとを用いて不揮発性半導体記憶装置（メモリシステム）を製造する際の、製造段階での評価に掛かるコストや製造コストを低減することができる、不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の不揮発性半導体記憶装置は、半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを備えることを特徴とする。
【０００９】
本発明の不揮発性半導体記憶装置の製造方法は、半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを同一パッケージ内において、積層または平置きとして組み立てることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、マスターチップが中央部に配置されている半導体ウェハ上でマスターチップの周囲に配置されて製造されたものであって、マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを用いて不揮発性半導体記憶装置が製造される。したがって、ウェハ上でマスターチップが発生した電源をスレーブチップに供給することで、高価なテスタを用いずとも容易に不揮発メモリの評価を行うことができる。また、システムに組み上げる前にウェハ上で各チップを評価することができるので、メモリチップの不良によるシステムとしての不成立という不具合の発生を防ぐことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態としての不揮発性半導体記憶装置の構造を示す模式図である。
【図２】本発明の一実施形態を説明するための模式図である。
【図３】本発明の一実施形態を説明するための模式図である。
【図４】本発明の一実施形態としての不揮発性半導体記憶装置の半導体ウェハ製造段階での配置例を示す模式図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の一実施形態としての不揮発性半導体記憶装置１０の構造を示す模式図である。図２は、図１に示したスレーブチップ１の構成例を説明するための模式図である。図３は、図１に示したマスターチップ２の構成例を説明するための模式図である。そして、図４は、図２に示したスレーブチップ１と図３に示したマスターチップ２の半導体ウェハ１００上での配置例を示す模式図である。
【００１３】
図１の模式的な側面図に一例を示したように、本発明の一実施形態としての不揮発性半導体記憶装置１０は、複数のスレーブチップ１と、１個のマスターチップ２とを備えるマルチチップパッケージに封止される形で組み立てられる。複数のスレーブチップ１は他のチップ等との接続端子となる複数のパッドを備えてなる接続パッド部１３を有し、１個のマスターチップ２は他のチップ等との接続端子となる複数のパッドを備えてなる接続パッド部２２を有している。図１に示す例では、接続パッド部１３と接続パッド部２２は、図示してないパッケージ基板上あるいはリードフレーム上のボンディングパッドやボンディングエリアからなる接続部３に、ボンディングワイヤや垂直電極もしくは貫通電極からなる接続子４を用いて接続されている。なお、マルチチップパッケージの形状については図１に示すものに限定されず、例えば、複数のチップは積層に限らず、平置きにして同一パッケージに梱包することができ、形状や製造方法については既知のものを採用することができる。なお、図１の不揮発性半導体記憶装置１０において、マスターチップ２は、製造段階において半導体ウェハ表面において、所定方向に配列されて製造されたものであって、スレーブチップ１が有する不揮発性メモリセルアレイ及び各回路の動作に用いられる電源を発生する電源回路を備えている。また、複数のスレーブチップ１は、マスターチップ２が配置されている半導体ウェハ上でマスターチップ２の周囲に配置されて製造されたものであって、マスターチップ２から供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ備えている。ここで、複数のスレーブチップ１は、マスターチップ２が配列された列に対して、１列のマスターチップ２に対して、平行な列となるように複数列が配置されている。また、チップが配列される列方向において、マスターチップ２の幅とスレーブチップ１の幅とは同一である。各マスターチップ２に対して、マスターチップ２の配列方向に対して垂直方向にある複数のスレーブチップ１が、最上位の配線層で接続される。
【００１４】
図１のスレーブチップ１は、図２に示したように、第１の回路ブロック１１、第２の回路ブロック１２、及び接続パッド部１３を備えている。第１の回路ブロック１１は、不揮発性メモリセルアレイ、ロウデコーダ、センスアンプ回路、ページバッファ等の回路を備えている。この不揮発性メモリセルアレイは複数の不揮発性メモリセルを有して構成されている。ロウデコーダは複数の不揮発性メモリセルのコントロールゲートに接続されるワードラインを選択及び駆動する回路である。センスアンプ回路は各不揮発性メモリセルの記憶値を表す電位を増幅及び検知する回路である。ページバッファは、複数の不揮発性メモリセルのプログラム及びリードの単位となる１ページ分のデータを一時的に記憶する。
【００１５】
第２の回路ブロック１２は、スレーブ制御回路、アドレスデコーダ、カラムリダンダンシ回路、ブロックリダンダンシ回路等の回路を備えている。スレーブ制御回路は、後述するマスターチップ２内のマスター制御回路との間で所定の制御信号をやりとりすることでスレーブチップ１内の各部を制御するための制御信号を生成し、不揮発性メモリセルアレイが有する各セルの駆動用回路の動作等を制御する。なお、各セルの駆動用回路とは、不揮発性メモリセルアレイが有する各セルを駆動するデコーダ回路とセンスアンプ回路とを少なくとも含むものである。アドレスデコーダは、例えばマスターチップ２から入力されたアドレス信号をデコードして第１の回路ブロック１１内の不揮発性メモリセルアレイの所定のメモリセルアレイに対応する選択信号を生成する。カラムリダンダンシ回路は、ビット単位で不揮発性メモリセルを置換する場合のアドレス変換を行う回路である。ブロックリダンダンシ回路は、ブロック単位（すなわち消去単位）で不揮発性メモリセルを置換する場合のアドレス変換を行う回路である。
【００１６】
また、接続パッド部１３は、他のチップ等との接続端子となる複数のパッドを備えている。
【００１７】
図１のマスターチップ２は、図３に示したように、第１の回路ブロック２１、及び接続パッド部２２を備えている。第１の回路ブロック２１は、マスター制御回路、コマンドデコーダ、スケジューラ、アドレスデコーダ、電源回路等の回路を備えている。マスター制御回路は、コマンドデコーダ、スケジューラ及びアドレスデコーダの出力等に基づいて、スレーブチップ１に対して送信（あるいは送受信）するコマンド信号やアドレス信号に対応した制御信号を生成する。コマンドデコーダは、テスタ等の外部から入力されたコマンド信号をデコードしてマスター制御回路に入力する。スケジューラは、各部の動作タイミングを制御する制御信号等を生成する。アドレスデコーダは、テスタ等の外部から入力されたアドレス信号をデコードしてマスター制御回路に入力する。電源回路は、スレーブチップ１内の不揮発性メモリセルアレイのプログラム、リード、消去動作時に用いられる種々の電圧レベルの電源を発生する回路である。
【００１８】
また、接続パッド部２２は、他のチップ等との接続端子となる複数のパッドを備えている。
【００１９】
次に、図４を参照して、図１〜図３に示したスレーブチップ１とマスターチップ２の製造段階における半導体ウェハ１００上の配置例について説明する。図４は、半導体ウェハ１００の平面図を模式的に示したものである。図４に示した例では、複数のマスターチップ２が、それぞれ平面矩形形状を有し、半導体ウェハ１００上で、半導体ウェハ１００の表面において、マスターチップ２の矩形形状の長辺方向に配列されている。他方、スレーブチップ１は、平面矩形形状を有し、半導体ウェハ１００上で、マスターチップ２の矩形形状の短辺方向に複数配列されている。このような方向に配置することでマスターチップ２をスレーブチップ１より小さな矩形形状とした場合に、マスターチップ２とスレーブチップ１を効率良く配列させることができる。
【００２０】
また、マスターチップ２内の電源回路及びマスター制御回路と、スレーブチップ１内のスレーブ制御回路とが、製造段階で、半導体ウェハ１００上で最上位の配線層に形成された配線５であって、マスターチップ２の矩形形状の短辺方向に（図４の列方向に）複数配列されている配線５で接続されている。なお、図４において配線５は模式的に示されていて、配線５は複数の配線を含んで構成されている。
【００２１】
図４に示すように、各スレーブチップ１と各マスターチップ２とを半導体ウェハ１００上に配置及び配線することで、マスターチップ２内で生成された電源及び制御信号を用いて、複数のスレーブチップ１の評価を行うことが可能となる。したがって、半導体ウェハ１００上で各スレーブチップ１と各マスターチップ２とを評価可能となるため、組み立て前に不良品の選別が容易となり、不必要なメモリシステムの組立を行う必要が無くなり、組み立てた後にスレーブチップ１の不良による歩留まり低下を抑制し、メモリシステムの製造コストを低下させることが可能となる。
また、予め不良となるスレーブチップ１が検出できるため、組み立て単位のグループにおいて、良品のスレーブチップ１を新たなグループとすることにより、従来に比較して、メモリシステムの歩留まりの向上が期待できる。また、半導体ウェハ１００上でのスレーブチップ１の評価（全部または大部分）は、マスターチップ２からの制御で行うことが可能となるため、例えばテスタのプローブカード、評価治工具等を安価に製作することも可能となる。
【００２２】
なお、本発明の実施の形態は上記のものに限定されず、例えば、図２や図３に示した内部回路の一部をスレーブチップ１とマスターチップ２で置き換えたり、両者に設けたりする変更や、半導体ウェハ１００上での配置において例えばマスターチップ２を１列ではなく複数列配置する等の変更を適宜行うことができる。
【符号の説明】
【００２３】
１００  半導体ウェハ
１０  不揮発性半導体装置（マルチチップパッケージ）
１  スレーブチップ
２  マスターチップ
【図１】
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【図２】
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【図３】
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【図４】
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