(57)【要約】【課題】従来のスイッチング電源回路は、高温時に出力電流能力が低下する問題があった。【解決手段】スイッチング素子を制御して入力電圧の電圧を変換して出力電圧を生成する電圧変換回路において前記スイッチング素子を制御するスイッチング制御信号を生成するデューティー制御回路２を含む半導体装置であって、デューティー制御回路２は、出力電圧Ｖｏｕｔが目標電圧を下回ったことを検出してゲーティング信号ＣＭＰＯＵＴをイネーブル状態とする出力電圧検出回路１１と、ゲーティング信号ＣＭＰＯＵＴがイネーブル状態である期間に、スイッチング制御信号ＰＦＭＯＵＴを出力するオン時間制御回路１０と、を有し、オン時間制御回路１０は、環境温度の上昇に応じてスイッチング制御信号ＰＦＭＯＵＴのパルス幅が大きくなるようにスイッチング制御信号のパルス幅を補正する。【選択図】図１
2013158140.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を制御して入力電圧の電圧を変換して出力電圧を生成する電圧変換回路において前記スイッチング素子を制御するスイッチング制御信号を生成するデューティー制御回路を含む半導体装置であって、
前記デューティー制御回路は、
前記出力電圧が目標電圧を下回ったことを検出してゲーティング信号をイネーブル状態とする出力電圧検出回路と、
前記ゲーティング信号がイネーブル状態である期間に、前記スイッチング制御信号を出力するオン時間制御回路と、を有し、
前記オン時間制御回路は、環境温度の上昇に応じて前記スイッチング制御信号のパルス幅が大きくなるように前記スイッチング制御信号のパルス幅を補正する半導体装置。
【請求項２】
前記オン時間制御回路は、
補正前の前記スイッチング制御信号のパルス幅を設定する第１のパルス幅設定電流を生成する第１の電流源を備える制御パルス生成回路と、
前記環境温度の上昇に応じて増加する温度補正電流を生成するパルス幅補正回路と、を有し、
前記制御パルス生成回路は、前記第１のパルス幅設定電流を前記温度補正電流により補正した第２のパルス幅設定電流の大きさに応じて前記スイッチング制御信号のパルス幅を決定する請求項１に記載の半導体装置。
【請求項３】
前記制御パルス生成回路は、前記第１のパルス幅設定電流対して前記温度補正電流を加算、又は、減算して前記第２のパルス幅設定電流を生成する請求項２に記載の半導体装置。
【請求項４】
前記第１の電流源は、前記入力電圧の上昇と前記出力電圧の減少との少なくとも一方の電圧変動に応じて前記第１のパルス幅設定電流を増加させる請求項３に記載の半導体装置。
【請求項５】
前記オン時間制御回路は、前記環境温度に関する情報を前記半導体装置が実装される実装基板上に設けられた温度検出素子から取得する請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記温度検出素子は、前記電圧変換回路の逆流防止ダイオードのリーク電流の温度特性を擬似的に再現する温度検出ダイオードであって、
前記オン時間制御回路は、前記温度検出ダイオードに流れるリーク電流を前記環境温度に関する情報として取得し、取得した情報に基づき前記温度補正電流を増減させる請求項５に記載の半導体装置。
【請求項７】
前記温度検出素子は、前記実装基板上に設けられ、温度に応じて抵抗値が変動するサーミスタであって、
前記オン時間制御回路は、前記オン時間制御回路が形成される半導体基板上に形成される第２の電流源が生成する電流と前記サーミスタの抵抗値とに基づき生成される電圧を前記環境温度に関する情報として取得し、取得した情報に基づき前記温度補正電流を増減させる請求項５に記載の半導体装置。
【請求項８】
前記オン時間制御回路は、前記オン時間制御回路が形成される半導体基板上に形成されたダイオードの順方向電圧を前記環境温度に関する情報として取得し、取得した情報に基づき前記温度補正電流を増減させる請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項９】
前記オン時間制御回路は、
補正前の前記スイッチング制御信号のパルス幅を設定する第１のパルス幅設定電流を生成する第１の電流源を備える制御パルス生成回路と、
前記第１のパルス幅設定電流から前記環境温度が上下に変動したことに応じて増減する第２のパルス幅設定電流を生成するパルス幅補正回路と、を有し、
前記制御パルス生成回路は、前記第２のパルス幅設定電流の大きさに応じて前記スイッチング制御信号のパルス幅を決定する請求項１に記載の半導体装置。
【請求項１０】
前記パルス幅補正回路は、
前記第１のパルス幅設定電流が入力される第１のトランジスタと、
前記第１のトランジスタと共にカレントミラー回路を構成し、ゲート幅とゲート長との比により決まるトランジスタサイズが前記第１のトランジスタと異なり、前記第２のパルス幅設定電流を出力する第２のトランジスタと、
を有する請求項９に記載の半導体装置。
【請求項１１】
前記オン時間制御回路は、前記スイッチング制御信号のパルス幅の最大値を制限するパルス幅制限回路を有する請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記パルス幅制限回路は、
クロック信号のパルスが入力される毎に前記クロック信号のパルス幅よりも小さなパルス幅を有するパルス信号を生成するワンショットパルス信号を有し、
前記環境温度に関わらず、前記パルス信号のパルス幅を最大パルス幅として前記スイッチング制御信号のパルス幅を制御する請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、電源回路のスイッチング素子の導通状態を制御するスイッチング制御信号を生成する回路を含む半導体装置に関する。
【背景技術】
【０００２】
他の回路への電源を供給する電源回路としてスイッチング電源回路が多く利用されている。スイッチング電源回路は、スイッチング素子のオンとオフをパルス信号により切り替え、この切り替えタイミングとスイッチング素子のオン時間を制御することで電圧を制御する。そのため、スイッチング電源回路は、電力効率が高いというメリットがある。
【０００３】
このスイッチング電源回路の一例が特許文献１、２に開示されている。特許文献１に開示されているＤＣ−ＤＣコンバータは、ＤＣ−ＤＣコンバータの出力電圧に応じて周波数が変化するクロック信号に基づきスイッチング素子の導通状態を制御するパルス信号を生成し、当該パルス信号のパルス幅を入力電圧と出力電圧の少なくとも一方の変化に連動させる。また、特許文献２では、スイッチング電源装置に関し、スイッチング素子の温度が高い場合にスイッチング周波数を低くする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２９１５９号公報
【特許文献２】特開２００８−２５９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング電源回路は、一般的に、出力段回路として、スイッチング素子、逆流防止ダイオード、インダクタ、平滑コンデンサを有する。スイッチング素子と逆流防止ダイオードは、入力電圧が入力される入力端子と接地端子との間に直列に接続される。インダクタの一端は、スイッチング素子と逆流防止ダイオードとの間のノードに接続される。平滑コンデンサは、インダクタの他端と接地端子との間に接続される。そして、スイッチング電源回路は、インダクタと平滑コンデンサとの間のノードから出力電圧を出力する。
【０００６】
ここで、逆流防止ダイオードには、カソード側（スイッチング素子側の端子）からアノード側（接地端子側の端子）に向かってリーク電流が流れる。このリーク電流は、逆流防止ダイオードの温度が高くなるにつれて大きくなるという特性を有する。つまり、スイッチング電源回路では、逆流防止ダイオードの温度等の環境温度が高くなると、逆流防止ダイオードに流れるリーク電流により、平滑コンデンサに充電される電荷量が減少する。これにより、スイッチング電源回路では、高温時に出力電流能力が低下する問題がある。特許文献１、２では、環境温度が高くなった場合に出力電流能力を向上させることができないため、上記問題を解決することができない。
【課題を解決するための手段】
【０００７】
一実施の形態にかかる半導体装置は、スイッチング素子を制御して入力電圧の電圧を変換して出力電圧を生成する電圧変換回路において前記スイッチング素子を制御するスイッチング制御信号を生成するデューティー制御回路を含む半導体装置であって、前記デューティー制御回路は、前記出力電圧が目標電圧を下回ったことを検出してゲーティング信号をイネーブル状態とする出力電圧検出回路と、前記ゲーティング信号がイネーブル状態である期間に、前記スイッチング制御信号を出力するオン時間制御回路と、を有し、前記オン時間制御回路は、環境温度の上昇に応じて前記スイッチング制御信号のパルス幅が大きくなるように前記スイッチング制御信号のパルス幅を補正する。
【０００８】
一実施の形態にかかる半導体装置によれば、オン時間制御回路が、環境温度の上昇に応じてスイッチング制御信号のパルス幅が大きくなるようにスイッチング制御信号のパルス幅を補正する。これにより、一実施の形態にかかる半導体装置は、環境温度が高くなった場合にスイッチング素子から出力される電流量を増加させて、出力電流能力の低下を防止することができる。
【発明の効果】
【０００９】
一実施の形態にかかる半導体装置によれば、スイッチング電源回路において高温時の出力電流能力の低下を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかるスイッチング電源回路のブロック図である。
【図２】実施の形態１にかかるオン時間制御回路のブロック図である。
【図３】実施の形態１にかかる調整電流源のブロック図である。
【図４】実施の形態１にかかるオン時間制御回路の高温時の動作を示すタイミングチャートである。
【図５】実施の形態１にかかるオン時間制御回路の低温時の動作を示すタイミングチャートである。
【図６】実施の形態１にかかるスイッチング電源回路の動作を示すタイミングチャートである。
【図７】逆流防止ダイオードのリーク電流の温度特性を示すグラフである。
【図８】実施の形態１にかかるスイッチング電源回路の出力特性を示すグラフである。
【図９】実施の形態２にかかるオン時間制御回路のブロック図である。
【図１０】実施の形態３にかかるオン時間制御回路のブロック図である。
【図１１】実施の形態４にかかるオン時間制御回路のブロック図である。
【図１２】実施の形態５にかかるオン時間制御回路のブロック図である。
【図１３】実施の形態５にかかるオン時間制御回路の通常動作時の動作を示すタイミングチャートである。
【図１４】実施の形態５にかかるオン時間制御回路の異常発熱時の動作の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
実施の形態１
以下、図面を参照して実施の形態について説明する。まず、実施の形態１にかかる半導体装置１では、環境温度に応じてスイッチング素子をスイッチングするスイッチング制御信号のパルス幅を可変する。この環境温度とは、半導体装置１が搭載される装置内の温度、半導体装置１とともに実装基板に実装される素子の温度、半導体装置１を構成する半導体基板の温度等であって、半導体装置１を含む電圧変換回路に関する素子及び基盤の温度である。
【００１２】
図１に実施の形態１にかかる電圧変換回路（例えば、スイッチング電源回路）のブロック図を示す。図１に示すように、実施の形態１にかかるスイッチング電源回路は、半導体装置１及び出力段回路ＰＷＣを有する。このスイッチング電源回路は、出力段回路ＰＷＣのスイッチング素子ＳＷＴｒを制御して入力電圧Ｖｉｎの電圧を変換して出力電圧Ｖｏｕｔを生成する。そして、実施の形態１にかかるスイッチング電源回路は、出力段回路ＰＷＣにおいて生成される出力電圧Ｖｏｕｔを負荷回路ＬＤに与える。また、実施の形態１にかかるスイッチング電源回路は、ＰＦＭ（Pulse Frequency Modulation）方式でスイッチング素子を駆動するものである。
【００１３】
半導体装置１は、スイッチング素子を制御するスイッチング制御信号を生成するデューティー制御回路２を有する。出力段回路ＰＷＣは、スイッチング素子ＳＷＴｒ、逆流防止ダイオードＤ１、インダクタＬ１、平滑コンデンサＣ１を有する。スイッチング素子ＳＷＴｒと逆流防止ダイオードＤ１は、入力電圧Ｖｉｎが入力される入力端子と接地電圧ＧＮＤが供給される接地端子との間に直列に接続される。インダクタＬ１の一端は、スイッチング素子ＳＷＴｒと逆流防止ダイオードＤ１との間のノードに接続される。平滑コンデンサＣ１は、インダクタＬ１の他端と接地端子との間に接続される。そして、スイッチング電源回路は、インダクタＬ１と平滑コンデンサＣ１との間のノードから出力電圧Ｖｏｕｔを出力する。ここで、スイッチング素子ＳＷＴｒは、例えば、ＮＭＯＳトランジスタで形成される。また、スイッチング素子ＳＷＴｒは、半導体装置１の半導体基板上に形成することもできる。この場合、出力段回路ＰＷＣのスイッチング素子ＳＷＴｒは、半導体装置１に内蔵される。
【００１４】
デューティー制御回路２は、オン時間制御回路１０、出力電圧検出回路１１を有する。出力電圧検出回路１１は、出力電圧Ｖｏｕｔが目標電圧（例えば、参照電圧ＶＲＥＦ）を下回ったことを検出してゲーティング信号ＣＭＰＯＵＴをイネーブル状態（例えば、ハイレベル）とする。図１に示す例では、出力電圧検出回路１１は、ヒステリシスコンパレータＣＭＰ０により構成される。ヒステリシスコンパレータＣＭＰ０は、参照電圧ＶＲＥＦを目標下限電圧ＶＲＥＦＬとし、参照電圧ＶＲＥＦよりも高い電圧を目標上限電圧ＶＲＥＦＨとする。そして、ヒステリシスコンパレータＣＭＰ０は、出力電圧Ｖｏｕｔが目標下限電圧ＶＲＥＦＬを下回ったことに応じてゲーティング信号ＣＭＰＯＵＴをイネーブル状態とし、出力電圧Ｖｏｕｔが目標上限電圧ＶＲＥＦＨを上回ったことに応じてゲーティング信号ＣＭＰＯＵＴをディスイネーブル状態とする。これにより、半導体装置１では、出力電圧Ｖｏｕｔの変動幅を所定の範囲内に維持する。
【００１５】
なお、半導体装置１は、外部端子ＴＭ０、ＴＭ１を有する。そして、半導体装置１は、外部端子ＴＭ０を介してスイッチング制御信号ＰＦＭＯＵＴを出力し、外部端子ＴＭ１を介して出力電圧Ｖｏｕｔを取得する。
【００１６】
オン時間制御回路１０は、ゲーティング信号ＣＭＰＯＵＴがイネーブル状態である期間に、スイッチング制御信号ＰＦＭＯＵＴを出力する。また、オン時間制御回路１０は、環境温度の上昇に応じてスイッチング制御信号ＰＦＭＯＵＴのパルス幅が大きくなるようにスイッチング制御信号ＰＦＭＯＵＴのパルス幅を補正する。オン時間制御回路１０は、外部又は内部の温度検出素子から取得した温度情報ＴＩにより環境温度に関する情報を取得する。また、オン時間制御回路１０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの少なくとも一方の変動に追従するようにスイッチング制御信号ＰＦＭＯＵＴのパルス幅を制御する。そこで、オン時間制御回路１０の具体的な構成を以下で説明する。
【００１７】
図２にオン時間制御回路１０の詳細なブロック図を示す。図２に示すように、オン時間制御回路１０は、パルス幅補正回路２０、制御パルス生成回路２１を有する。パルス幅補正回路２０は、環境温度の上昇に応じて増加する温度補正電流Ｉｔｅｍｐを生成する。制御パルス生成回路２１は、補正前のスイッチング制御信号ＰＦＭＯＵＴのパルス幅を設定する第１のパルス幅設定電流ＩＲＥＦ０を生成する第１の電流源（例えば、調整電流源２２）を備える。そして、オン時間制御回路１０は、第１のパルス幅設定電流ＩＲＥＦ０を温度補正電流Ｉｔｅｍｐにより補正した第２のパルス幅設定電流ＩＲＥＦ１の大きさに応じてスイッチング制御信号ＰＦＭＯＵＴのパルス幅を決定する。
【００１８】
また、オン時間制御回路１０は、パルス幅補正回路２０に環境温度に関する情報（例えば、温度情報ＴＩ）を与える。オン時間制御回路１０は、温度情報ＴＩを半導体装置１が実装される実装基板上に設けられた温度検出素子から取得する。図２に示す例では、温度検出素子として温度検出ダイオードＤ２１を示した。この温度検出ダイオードＤ２１は、スイッチング電源回路の逆流防止ダイオードＤ１のリーク電流の温度特性を擬似的に再現するものである。オン時間制御回路１０のパルス幅補正回路２０は、温度検出ダイオードＤ２１に流れるリーク電流Ｉｔｉを温度情報ＴＩとして取得する。また、パルス幅補正回路２０は、外部端子ＴＭ２にスイッチング電源回路の出力電圧Ｖｏｕｔを与える。これにより、温度検出ダイオードＤ２１のカソード端子とアノード端子との間の電圧差に出力電圧Ｖｏｕｔの電圧値を反映し、出力電圧Ｖｏｕｔの大きさに応じた逆流防止ダイオードＤ１のリーク電流の変動を反映したリーク電流Ｉｔｉを生成することができる。
【００１９】
図２に示すオン時間制御回路１０の回路構成は。上記特徴を実現するための一形態である。図２に示す例では、パルス幅補正回路２０は、エラーアンプＡＭＰ１、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、外部端子ＴＭ２を有する。
【００２０】
エラーアンプＡＭＰ１の反転入力端子には、基準電圧Ｖｒｅｆ１として出力電圧Ｖｏｕｔが与えられる。エラーアンプＡＭＰ１の非反転入力端子は、外部端子ＴＭ２とＰＭＯＳトランジスタＭＰ２１のドレインとを接続するノードに接続される。エラーアンプＡＭＰ１の出力端子は、ＰＭＯＳトランジスタＭＰ２１のゲートに接続される。ＰＭＯＳトランジスタＭＰ２１のソースは、電源電圧ＶＤＤが供給される電源端子に接続される。つまり、エラーアンプＡＭＰ１とＰＭＯＳトランジスタＭＰ２１は、レギュレータ回路を構成し、ＰＭＯＳトランジスタＭＰ２１にリーク電流Ｉｔｉを流れる状態において外部端子ＴＭ２に出力電圧Ｖｏｕｔを与える。
【００２１】
ＰＭＯＳトランジスタＭＰ２２のソースは、電源電圧ＶＤＤが供給される電源端子に接続される。ＰＭＯＳトランジスタＭＰ２２のゲートは、エラーアンプＡＭＰ１の出力端子に接続される。ＰＭＯＳトランジスタＭＰ２２のソースは、ＮＭＯＳトランジスタＭＮ２１のドレインに接続される。つまり、ＰＭＯＳトランジスタＭＰ２２は、ＰＭＯＳトランジスタＭＰ２１とカレントミラー回路を構成し、リーク電流Ｉｔｉに対応した電流Ｉ２１を出力する。例えば、ＰＭＯＳトランジスタＭＰ２１のトランジスタサイズとＰＭＯＳトランジスタＭＰ２２のトランジスタサイズとが同じ値で設定されている場合、電流Ｉ２１の大きさは、リーク電流Ｉｔｉと同じになる。ここで、トランジスタサイズとは、トランジスタのゲート幅とゲート長との比により決まる値である。
【００２２】
ＮＭＯＳトランジスタＭＮ２１のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ２１のゲートは、ドレインに接続される。また、ＮＭＯＳトランジスタＭＮ２２のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ２２のゲートは、ＮＭＯＳトランジスタＭＮ２１のゲートと共通に接続される。つまり、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、カレントミラーを構成し、ＮＭＯＳトランジスタＭＮ２１のドレインに入力される電流Ｉ２１に対応した電流をＮＭＯＳトランジスタＭＮ２２のドレインから温度補正電流Ｉｔｅｍｐとして出力する。例えば、ＮＭＯＳトランジスタＭＮ２１のトランジスタサイズとＮＭＯＳトランジスタＭＮ２２のトランジスタサイズとが同じである場合、電流Ｉ２１と温度補正電流Ｉｔｅｍｐは同じ電流量となる。なお、ＮＭＯＳトランジスタＭＮ２２のドレインは、制御パルス生成回路２１の調整電流源２２とＮＭＯＳトランジスタＭＮ２３のドレインとを接続されるノードに接続される。
【００２３】
また、制御パルス生成回路２１は、第１の電流源（例えば、調整電流源２２）、ＡＮＤ回路２３、２４、コンパレータＣＭＰ１、ＮＭＯＳトランジスタＭＮ２３〜ＭＮ２５、ＰＭＯＳトランジスタＭＰ２３、コンデンサＣ２１を有する。
【００２４】
調整電流源２２は、補正前のスイッチング制御信号ＰＦＭＯＵＴのパルス幅を設定する第１のパルス幅設定電流ＩＲＥＦ０を生成する。そして、制御パルス生成回路２１は、第１のパルス幅設定電流ＩＲＥＦ０を温度補正電流Ｉｔｅｍｐにより補正した第２のパルス幅設定電流ＩＲＥＦ１の大きさに応じてスイッチング制御信号ＦＰＭＯＵＴのパルス幅を決定する。また、調整電流源２２には、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔが入力される。調整電流源２２は、入力電圧Ｖｉｎの上昇に応じて第１のパルス幅設定電流ＩＲＥＦ０を増加させる。また、調整電流源２２は、出力電圧Ｖｏｕｔの上昇に応じて第１のパルス幅設定電流ＩＲＥＦ０を減少させる。
【００２５】
ここで、調整電流源２２の詳細な回路図を図３に示す。図３に示すように、調整電流源２２は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、抵抗Ｒ３２、Ｒ３３を有する。
【００２６】
ＮＭＯＳトランジスタＭＮ３１のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ３１のゲートは、ＮＭＯＳトランジスタＭＮ３１のドレインと接続される。ＮＭＯＳトランジスタＭＮ３１のドレインは、抵抗Ｒ３１を介して入力電圧Ｖｉｎが与えられる端子と接続される。ＮＭＯＳトランジスタＭＮ３２のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ３２のゲートは、ＮＭＯＳトランジスタＭＮ３１のゲートと共通接続される。ＮＭＯＳトランジスタＭＮ３２のドレインは、ＰＭＯＳトランジスタＭＰ３１のドレインに接続される。
【００２７】
つまり、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、カレントミラー回路を構成する。そして、ＮＭＯＳトランジスタＭＮ３１のドレインには、入力電圧ＶｉｎからＮＭＯＳトランジスタＭＮ３１の閾値電圧を引いた電圧値を抵抗Ｒ３１の抵抗値で除算した値の電流Ｉ３１が入力される。つまり、電流Ｉ３１は、入力電圧Ｖｉｎの大きさに比例した電流量を有する。また、当該カレントミラー回路では、電流Ｉ３１に対応する電流Ｉ３２をＮＭＯＳトランジスタＭＮ３２から出力する。具体的には、ＮＭＯＳトランジスタＭＮ３１と、ＮＭＯＳトランジスタＭＮ３２との、トランジスタサイズの比に応じて電流Ｉ３１に対する電流Ｉ３２の電流値の比が決定される。ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のトランジスタサイズ比が１：１である場合、電流Ｉ３１、Ｉ３２の電流値はおおむね等しくなる。
【００２８】
ＮＭＯＳトランジスタＭＮ３３のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ３３のゲートは、ＮＭＯＳトランジスタＭＮ３３のドレインと接続される。ＮＭＯＳトランジスタＭＮ３３のドレインは、抵抗Ｒ３２を介して出力電圧Ｖｏｕｔが与えられる端子と接続される。ＮＭＯＳトランジスタＭＮ３４のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ３４のゲートは、ＮＭＯＳトランジスタＭＮ３３のゲートと共通接続される。ＮＭＯＳトランジスタＭＮ３４のドレインは、ＰＭＯＳトランジスタＭＰ３２のドレインに接続される。
【００２９】
つまり、ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４は、カレントミラー回路を構成する。そして、ＮＭＯＳトランジスタＭＮ３３のドレインには、出力電圧ＶｏｕｔからＮＭＯＳトランジスタＭＮ３３の閾値電圧を引いた電圧値を抵抗Ｒ３２の抵抗値で除算した値の電流Ｉ３３が入力される。つまり、電流Ｉ３４は、出力電圧Ｖｏｕｔの大きさに比例した電流量を有する。また、当該カレントミラー回路では、電流Ｉ３３に対応する電流Ｉ３４をＮＭＯＳトランジスタＭＮ３４から出力する。具体的には、ＮＭＯＳトランジスタＭＮ３３と、ＮＭＯＳトランジスタＭＮ３４との、トランジスタサイズの比に応じて電流Ｉ３３に対する電流Ｉ３４の電流値の比が決定される。ＮＭＯＳトランジスタＭＮ３３、ＭＮ３４のトランジスタサイズ比が１：１である場合、電流Ｉ３３、Ｉ３４の電流値はおおむね等しくなる。
【００３０】
ＰＭＯＳトランジスタＭＰ３１のソースは、電源端子に接続される。ＰＭＯＳトランジスタＭＰ３１のゲートは、ＰＭＯＳトランジスタＭＰ３１のドレインと接続される。ＰＭＯＳトランジスタＭＰ３１のドレインは、ＮＭＯＳトランジスタＭＮ３２のドレインと接続される。ＰＭＯＳトランジスタＭＰ３２のソースは、電源端子に接続される。ＰＭＯＳトランジスタＭＮ３２のゲートは、ＰＭＯＳトランジスタＭＰ３１のゲートと共通接続される。ＰＭＯＳトランジスタＭＰ３２のドレインは、調整電流源２２の出力端子となる。
【００３１】
つまり、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、カレントミラー回路を構成する。当該カレントミラー回路では、電流Ｉ３２に対応する電流Ｉ３５をＮＭＯＳトランジスタＭＰ３２のドレインから出力する。具体的には、ＰＭＯＳトランジスタＭＰ３１と、ＰＭＯＳトランジスタＭＰ３２との、トランジスタサイズの比に応じて電流Ｉ３２に対する電流Ｉ３５の電流値が決定される。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のトランジスタサイズ比が１：１である場合、電流Ｉ３２、Ｉ３５の電流値はおおむね等しくなる。また、ＰＭＯＳトランジスタＭＰ３１のドレインには、ＮＭＯＳトランジスタＭＮ３４のドレインが接続される。つまり、ＰＭＯＳトランジスタＭＰ３２のドレインにおいて、電流Ｉ３５と電流Ｉ３４とが合成される。この合成された電流が第１のパルス幅設定電流ＩＲＥＦ０となり、電流値は、電流Ｉ３５から電流Ｉ３４を引いた値となる。つまり、第１のパルス幅設定電流ＩＲＥＦ０は、入力電圧Ｖｉｎが増加した場合には増加し、出力電圧Ｖｏｕｔが増加した場合には減少する成分を含む。
【００３２】
続いて、調整電流源２２以外の制御パルス生成回路２１の構成について説明する。ＮＭＯＳトランジスタＭＮ２３のソースは、接地端子に接続される。ＮＭＯＳトランジスタＭＮ２３のゲートは、ＮＭＯＳトランジスタＭＮ２３のドレインと接続される。ＮＭＯＳトランジスタＭＮ２３のドレインは、調整電流源２２のＰＭＯＳトランジスタＭＰ３１のドレインと接続される。ここで、ＮＭＯＳトランジスタＭＮ２３のドレインと調整電流源２２とを接続されるノードには、パルス幅補正回路２０のＮＭＯＳトランジスタＭＮ２２のドレインが接続される。そして、当該ノードにおいて、第１のパルス幅設定電流ＩＲＥＦ０と温度補正電流Ｉｔｅｍｐとが合成した第２のパルス幅設定電流ＩＲＥＦ１が生成される。具体的には、第２のパルス幅設定電流ＩＲＥＦ１は、第１のパルス幅設定電流ＩＲＥＦ０から温度補正電流Ｉｔｅｍｐを引いた電流値を有する。つまり、実施の形態１にかかる半導体装置１では、当該ノードにおいて、第１のパルス幅設定電流を前記温度補正電流により補正した第２のパルス幅設定電流を生成する。ＮＭＯＳトランジスタＭＮ２４のゲートは、ＮＭＯＳトランジスタＭＮ２３のゲートと共通接続される。ＮＭＯＳトランジスタＭＮ２４のドレインは、ＮＭＯＳトランジスタＭＮ２５のソースに接続される。
【００３３】
つまり、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４は、カレントミラー回路を構成する。そして、ＮＭＯＳトランジスタＭＮ２３のドレインには、第２のパルス幅設定電流ＩＲＥＦ１が入力される。また、当該カレントミラー回路では、第２のパルス幅設定電流ＩＲＥＦ１に対応する電流Ｉ２２をＮＭＯＳトランジスタＭＮ２４から出力する。具体的には、ＮＭＯＳトランジスタＭＮ２３と、ＮＭＯＳトランジスタＭＮ２４との、トランジスタサイズの比に応じて第２のパルス幅設定電流ＩＲＥＦ１に対する電流Ｉ２２の電流値の比が決定される。ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のトランジスタサイズ比が１：１である場合、第２のパルス幅設定電流ＩＲＥＦ１と電流Ｉ２２の電流値はおおむね等しくなる。
【００３４】
ＮＭＯＳトランジスタＭＮ２５のソースは、ＮＭＯＳトランジスタＭＮ２４のドレインと接続される。ＮＭＯＳトランジスタＭＮ２５のドレインは、ＰＭＯＳトランジスタＭＰ２４のドレインと接続される。ＰＭＯＳトランジスタＭＰ２３のドレインは、電源端子に接続される。ＮＭＯＳトランジスタＭＮ２５のゲートとＰＭＯＳトランジスタＭＰ２３のゲートとは、互いに接続される。また、ＮＭＯＳトランジスタＭＮ２５のゲートとＰＭＯＳトランジスタＭＰ２３のゲートには、クロック信号ＣＬＫが入力される。ＮＭＯＳトランジスタＭＮ２５のドレインとＰＭＯＳトランジスタＭＰ２３のドレインとを接続するノードは、コンパレータＣＭＰ１の非反転入力端子に接続される。また、ＮＭＯＳトランジスタＭＮ２５のドレインとＰＭＯＳトランジスタＭＰ２３のドレインとを接続するノードと接地端子との間にはコンデンサＣ２１が接続される。
【００３５】
なお、ＮＭＯＳトランジスタＭＮ２５のドレインとＰＭＯＳトランジスタＭＰ２３のドレインとを接続するノードから出力される信号を以下では、デューティー制御電圧ＣＬＫＤＬＹと称す。このデューティー制御電圧ＣＬＫＤＬＹは、クロック信号ＣＬＫがロウレベルである期間はハイレベル（例えば、電源電圧ＶＤＤ）となり、クロック信号ＣＬＫがハイレベルである期間は電流Ｉ２２とコンデンサＣ２１の容量値とにより決まる時定数に従って電圧レベルが低下する。
【００３６】
コンパレータＣＭＰ１は、非反転入力端子にデューティー制御電圧ＣＬＫＤＬＹが入力され、反転入力端子に基準電圧Ｖｒｅｆ２が入力される。基準電圧Ｖｒｅｆ２は、温度変動及び電源電圧の変動に対して安定した電圧値を有する定電圧であって、図示しない定電圧源により生成される。そして、コンパレータＣＭＰ１は、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルと基準電圧Ｖｒｅｆ２との大小関係を比較してデジタル出力信号ＤＯＵＴの論理レベルを切り替える。具体的には、コンパレータＣＭＰ１は、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルが基準電圧Ｖｒｅｆ２よりも高い期間はデジタル出力信号ＤＯＵＴをハイレベルとする。一方、コンパレータＣＭＰ１は、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルが基準電圧Ｖｒｅｆ２よりも低い期間はデジタル出力信号ＤＯＵＴをロウレベルとする。
【００３７】
ＡＮＤ回路２３は、クロック信号ＣＬＫによってデジタル出力信号ＤＯＵＴをゲーティングする。ＡＮＤ回路２３が出力する信号を以下では、ＰＦＭクロック信号ＰＦＭＣＬＫと称す。このＰＦＭクロック信号ＰＦＭＣＬＫは、クロック信号ＣＬＫがロウレベルの期間はロウレベルとなり、クロック信号ＣＬＫがハイレベルの期間はデジタル出力信号ＤＯＵＴの論理レベルに従った論理レベルとなる。ＡＮＤ回路２４は、ゲーティング信号ＣＭＰＯＵＴによってＰＦＭクロック信号ＰＦＭＣＬＫをゲーティングする。ＡＮＤ回路２４が出力する信号は、スイッチング制御信号ＰＦＭＯＵＴとなる。具体的には、ゲーティング信号ＣＭＰＯＵＴがイネーブル状態（例えば、ハイレベル）の期間はＰＦＭクロック信号ＰＦＭＣＬＫがスイッチング制御信号ＰＦＭＯＵＴとして出力される。ゲーティング信号ＣＭＰＯＵＴがディスイネーブル状態（例えば、ロウレベル）の期間はスイッチング制御信号ＰＦＭＯＵＴとしてロウレベルの信号が出力される。
【００３８】
続いて、オン時間制御回路１０の動作について説明する。まず、オン時間制御回路１０の制御パルス生成回路２１で生成されるＰＦＭクロック信号ＰＦＭＣＬＫについて説明する。
【００３９】
図４に、実施の形態１にかかるオン時間制御回路１０の高温時の動作を示すタイミングチャートを示す。図４に示すように、オン時間制御回路１０では、タイミングＴ１０においてクロック信号ＣＬＫが立ち上がると、それに応じて、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルの低下が始まる。そして、タイミングＴ１１において、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルが基準電圧Ｖｒｅｆ２を下回ると、デジタル出力信号ＤＯＵＴが立ち下がる。その後、タイミングＴ１２において、クロック信号ＣＬＫが立ち下がると、これに応じて、デューティー制御電圧ＣＬＫＤＬＹがハイレベルにリセットされる。
【００４０】
そして、ＰＦＭクロック信号ＰＦＭＣＬＫは、クロック信号ＣＬＫがロウレベルの期間は、ロウレベルとなる。また、ＰＦＭクロック信号ＰＦＭＣＬＫは、クロック信号ＣＬＫがハイレベルの期間は、デジタル出力信号ＤＯＵＴがハイレベルである期間においてハイレベルとなり、デジタル出力信号ＤＯＵＴがロウレベルとなったことに応じてロウレベルとなる。
【００４１】
また、図５に、実施の形態１にかかるオン時間制御回路１０の低温時の動作を示すタイミングチャートを示す。図５に示すように、低温時は、高温時と実施的に同じ動作となるが、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルが低下する傾きが高温時よりも大きくなる。そのため、低温時は高温時よりもＰＦＭクロック信号ＰＦＭＣＬＫのパルス幅が小さくなる。
【００４２】
オン時間制御回路１０に温度情報ＴＩとして与えられるリーク電流Ｉｔｉは、温度が高くなるほど大きくなる。そのため、オン時間制御回路１０では、環境温度が高くなるほど温度補正電流Ｉｔｅｍｐが増加し、第２のパルス幅設定電流ＩＲＥＦ１が小さくなるという特徴を有する。そのため、オン時間制御回路１０では、クロック信号ＣＬＫがハイレベルの期間にコンデンサＣ２１から電荷を引き抜く電流Ｉ２２の大きさが高温時に小さくなり、高温時のＰＦＭクロック信号ＰＦＭＣＬＫのパルス幅が大きくなる。
【００４３】
続いて、オン時間制御回路１０が生成するスイッチング制御信号ＰＦＭＯＵＴについて説明する。そこで、図６に実施の形態１にかかるスイッチング電源回路の動作を示すタイミングチャートを示す。図６に示すように、実施の形態１にかかるスイッチング電源回路では、出力電圧Ｖｏｕｔが目標下限電圧ＶＲＥＦＬを下回ったことに応じて出力電圧検出回路１１がゲーティング信号ＣＭＰＯＵＴをイネーブル状態とする（例えば、Ｔ３１、Ｔ３３、Ｔ３５）。このゲーティング信号ＣＭＰＯＵＴは、出力電圧Ｖｏｕｔが目標上限電圧ＶＲＥＦＨを上回ったことに応じてディスイネーブル状態に切り替えられる（例えば、タイミングＴ３２、Ｔ３４）。
【００４４】
そして、オン時間制御回路１０は、ゲーティング信号ＣＭＰＯＵＴがイネーブル状態の期間にＰＦＭクロック信号ＰＦＭＣＬＫをスイッチング素子ＳＷＴｒに与え、ゲーティング信号ＣＭＰＯＵＴがディスイネーブル状態の期間は、スイッチング素子ＳＷＴｒをオフ状態に維持する。実施の形態１にかかるスイッチング電源回路では、負荷回路ＬＤに流れる負荷電流の大きさに応じて、ゲーティング信号ＣＭＰＯＵＴの状態が切り替わる周波数（例えば、周期ＴＥ１、ＴＥ２の長さ）が変化する。
【００４５】
続いて、実施の形態１にかかるスイッチング電源回路の温度による動作特性の変化について説明する。まず、出力段回路ＰＷＣの逆流防止ダイオードＤ１のリーク電流の温度特性を示すグラフを図７に示す。
【００４６】
図７に示すように、逆流防止ダイオードＤ１は、ジャンクション温度（例えば、半導体基板の温度）が高温になるほどリーク電流が増加する特性を有する。このリーク電流の増加は、温度変動に対して指数関数的に大きくなる。
【００４７】
次に、実施の形態１にかかるスイッチング電源回路の出力特性を図８に示す。図８に示す出力特性は、高温時と低温時のスイッチング電源回路の出力電流能力を示すものである。図８では、時間と共に負荷電流Ｉｌｏａｄが大きくなる。そして、実施の形態１にかかるスイッチング電源回路は、低温時の出力電流能力ＩＬよりも、高温時の出力電流能力ＩＨの方が高くなる。
【００４８】
実施の形態１にかかるオン時間制御回路１０を用いずに、環境温度によらずＰＦＭクロック信号ＰＦＭＣＬＫのパルス幅を一定に維持した場合、図７に示すように、逆流防止ダイオードＤ１に流れるリーク電流が増加して、スイッチング電源回路が負荷電流Ｉｌｏａｄとして出力できる能力は低下する。しかし、図８に示すように、実施の形態１にかかる半導体装置１では、スイッチング電源回路の出力電流能力が高温時に上昇する。
【００４９】
上記説明より、実施の形態１にかかる半導体装置１では、オン時間制御回路１０が環境温度に応じて、スイッチング素子を制御するスイッチング制御信号のパルス幅を大きくするように、パルス幅の補正を行う。これにより、半導体装置１を備えるスイッチング電源回路では、高温時に逆流防止ダイオードＤ１のリーク電流が増加しても、増加したリーク電流による出力電流能力の低下を防止することができる。
【００５０】
また、実施の形態１にかかる半導体装置１によれば、スイッチング電源回路の動作環境の温度が上昇したことに応じて保護動作が行われた場合にも、出力電流能力不足を生じさせることなく通常動作を継続して行うことができる。
【００５１】
また、実施の形態１にかかる半導体装置１では、入力電圧Ｖｉｎが上昇した場合又は出力電圧Ｖｏｕｔが減少した場合には、当該電圧の変動に合わせてスイッチング制御信号ＰＦＭＯＵＴのパルス幅を小さくすることができる。これにより、半導体装置１では、入力電圧Ｖｉｎ又は出力電圧Ｖｏｕｔの大きさに合わせたパルス幅のスイッチング制御信号ＰＦＭＯＵＴを生成することができる。
【００５２】
実施の形態２
実施の形態２では、オン時間制御回路１０の別の形態となるオン時間制御回路１０ａについて説明する。そこで、オン時間制御回路１０ａのブロック図を図９に示す。図９に示すように、実施の形態２にかかるオン時間制御回路１０ａは、パルス幅補正回路２０の別の形態となるパルス幅補正回路４０を有する。なお、実施の形態２の説明では、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００５３】
パルス幅補正回路４０は、半導体装置１が形成される半導体基板上に形成される温度検出ダイオードＤ４１を温度検出素子として有する。この温度検出ダイオードＤ４１は、温度情報ＴＩとして温度検出ダイオードＤ４１の順方向電圧（例えば、ダイオード電圧Ｖｔｅｍｐ）を生成する。このダイオード電圧Ｖｔｅｍｐは、基板温度が上昇すると電圧値が小さくなるという特徴を有する。また、パルス幅補正回路４０は、エラーアンプＡＭＰ２、ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２、抵抗Ｒ４１、第２の電流源（例えば、電流源ＩＳ４１）を有する。
【００５４】
温度検出ダイオードＤ４１のカソードは接地端子に接続される。温度検出ダイオードＤ４１のアノードと電源端子との間には電流源ＩＳ４１が接続される。電流源ＩＳ４１は、電源電圧変動及び温度変動に対して安定した電流値を有する電流Ｉ４１を流す。この電流Ｉ４１は、温度検出ダイオードＤ４１に与えられる。そして、温度検出ダイオードＤ４１は、電流Ｉ４１が流れることで、ダイオード電圧Ｖｔｅｍｐを生成する。
【００５５】
エラーアンプＡＭＰ１の反転入力端子には、基準電圧Ｖｒｅｆ１として温度情報ＴＩが与えられる。実施の形態２にかかるオン時間制御回路１０ａでは、温度情報ＴＩは温度検出ダイオードＤ４１が生成するダイオード電圧Ｖｔｅｍｐである。エラーアンプＡＭＰ２の非反転入力端子は、抵抗Ｒ４１の一端及びＰＭＯＳトランジスタＭＰ４１のドレインに接続される。エラーアンプＡＭＰ２の出力端子は、ＰＭＯＳトランジスタＭＰ４１のゲートに接続される。ＰＭＯＳトランジスタＭＰ４１のソースは、電源電圧ＶＤＤが供給される電源端子に接続される。また、抵抗Ｒ４１の他端は接地端子に接続される。つまり、エラーアンプＡＭＰ２とＰＭＯＳトランジスタＭＰ４１は、レギュレータ回路を構成し、抵抗Ｒ４１にダイオード電圧Ｖｔｅｍｐを与え、ダイオード電圧Ｖｔｅｍｐの電圧値を抵抗Ｒ４１で除算することで算出される電流Ｉ４２をＰＭＯＳトランジスタＭＰ４１に流す。つまり、電流Ｉ４２は、ダイオード電圧Ｖｔｅｍｐの温度変動に比例して電流量が変化する。
【００５６】
ＰＭＯＳトランジスタＭＰ４２のソースは、電源電圧ＶＤＤが供給される電源端子に接続される。ＰＭＯＳトランジスタＭＰ４２のゲートは、エラーアンプＡＭＰ２の出力端子に接続される。ＰＭＯＳトランジスタＭＰ４２のドレインは、制御パルス生成回路２１の調整電流源２２とＮＭＯＳトランジスタＭＮ２３のドレインとを接続されるノードに接続される。つまり、ＰＭＯＳトランジスタＭＰ４２は、ＰＭＯＳトランジスタＭＰ４１とカレントミラー回路を構成し、電流Ｉ４２に対応した電流Ｉｔｅｍｐを出力する。例えば、ＰＭＯＳトランジスタＭＰ４１のトランジスタサイズとＰＭＯＳトランジスタＭＰ４２のトランジスタサイズとが同じ値で設定されている場合、電流Ｉｔｅｍｐの大きさは、電流Ｉ４１と同じになる。ここで、トランジスタサイズとは、トランジスタのゲート幅とゲート長との比により決まる値である。
【００５７】
また、実施の形態２にかかる制御パルス生成回路２１では、第１のパルス幅設定電流ＩＲＥＦ０に温度補正電流Ｉｔｅｍｐを加算した電流を第２のパルス幅設定電流ＩＲＥＦ１を生成する。つまり、実施の形態２においても第２のパルス幅設定電流ＩＲＥＦ１は、実施の形態１にかかる第２のパルス幅設定電流ＩＲＥＦ１と同様に、環境温度の上昇に応じて減少する温度変動成分を含む。そして、実施の形態２にかかる制御パルス生成回路２１では、第２のパルス幅設定電流ＩＲＥＦ１に基づきＰＦＭクロック信号ＰＦＭＣＬＫのパルス幅を可変する。このとき、実施の形態２にかかる制御パルス生成回路２１では、実施の形態１にかかる制御パルス生成回路２１と同じ動作により、ＰＦＭクロック信号ＰＦＭＣＬＫを生成する。
【００５８】
上記説明より、実施の形態２では、半導体装置１が形成される半導体基板に形成された温度検出ダイオードＤ４１のダイオード電圧Ｖｔｅｍｐを温度情報として用いる。これにより、実施の形態２にかかる半導体装置１では、外部端子ＴＭ２を設ける必要がないため、半導体装置のパッケージサイズ及びチップサイズを実施の形態１にかかる半導体装置よりも小さくすることができる。
【００５９】
実施の形態３
実施の形態３では、オン時間制御回路１０ａの別の形態となるオン時間制御回路１０ｂについて説明する。そこで、オン時間制御回路１０ｂのブロック図を図１０に示す。図１０に示すように、実施の形態３にかかるオン時間制御回路１０ｂは、パルス幅補正回路４０の別の形態となるパルス幅補正回路５０を有する。なお、実施の形態３の説明では、実施の形態１、２で説明した構成要素と同じ構成要素については、実施の形態１、２と同じ符号を付して説明を省略する。
【００６０】
図１０に示すように、パルス幅補正回路５０では、温度検出ダイオードＤ４１に代えて、サーミスタＲ５１を温度検出素子として利用する。このサーミスタＲ５１は、実装基板上に設けられ、温度に応じて抵抗値が変動する。より具体的には、サーミスタＲ５１は、温度の上昇に応じて抵抗値が小さくなるものである。また、サーミスタＲ５１は、外部端子ＴＭ３を介してパルス幅補正回路５０と接続される。また、サーミスタＲ５１そして、パルス幅補正回路５０では、サーミスタＲ５１に電流Ｉ４１を流すことで生じる電圧Ｖｔｅｍｐを基準電圧Ｖｒｅｆ１として利用する。
【００６１】
上記説明より、実施の形態３では、温度検出素子としてサーミスタＲ５１を用いる。サーミスタＲ５１は、様々な場所に設置できる素子である。そのため、サーミスタＲ５１を用いることで、例えば、逆流防止ダイオードＤ１の温度を直接モニタして、当該モニタ結果を電圧Ｖｔｅｍｐに反映することができる。そして、逆流防止ダイオードＤ１の温度に精度良く電圧Ｖｔｅｍｐを追従させることで、実施の形態３にかかる半導体装置を含むスイッチング電源回路は、出力電流能力の温度追従性をより高めることができる。
【００６２】
実施の形態４
実施の形態４では、オン時間制御回路１０の別の形態となるオン時間制御回路１０ｃについて説明する。そこで、オン時間制御回路１０ｃのブロック図を図１１に示す。図１１に示すように、実施の形態４にかかるオン時間制御回路１０ｃは、制御パルス生成回路２１においてＮＭＯＳトランジスタＭＮ２３、ＭＮ２４により構成されるカレントミラー回路をパルス幅補正回路６０に置き換えたものである。なお、実施の形態４の説明では、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６３】
パルス幅補正回路６０は、第１のパルス幅設定電流ＩＲＥＦ０から環境温度が上下に変動したことに応じて増減する第２のパルス幅設定電流ＩＲＥＦ１を生成する。パルス幅補正回路６０は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ６１）と、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ６２）と、を有する。ＮＭＯＳトランジスタＭＮ６１は、ドレインに第１のパルス幅設定電流が入力される。ＮＭＯＳトランジスタＭＮ６２は、ＮＭＯＳトランジスタＭＮ６１と共にカレントミラー回路を構成し、ゲート幅とゲート長との比により決まるトランジスタサイズがＮＭＯＳトランジスタＭＮ６１と異なり、第２のパルス幅設定電流ＩＲＥＦ１を出力する。図１１に示す例では、ＮＭＯＳトランジスタＭＮ６１、ＭＮ６２のトランジスタサイズ比はＮ：Ｍである。
【００６４】
このように、トランジスタサイズの異なるトランジスタによりカレントミラー回路を構成した場合、半導体基板の温度の上昇に応じて第２のパルス幅設定電流ＩＲＥＦ１を小さくすることができる。つまり、パルス幅補正回路６０を用いることにより、実施の形態１と同様に、半導体基板の上昇に応じて電流値が減少する第２のパルス幅設定電流ＩＲＥＦ１を生成することができる。また、オン時間制御回路１０ｃは、第２のパルス幅設定電流ＩＲＥＦ１に応じて半導体基板の上昇に応じてパルス幅が小さくなるスイッチング制御信号ＰＦＭＯＵＴを生成することができる。
【００６５】
上記説明より、実施の形態３にかかるオン時間制御回路１０ｃは、制御パルス生成回路２１のＮＭＯＳトランジスタＭＮ２３、ＭＮ２４により構成されるカレントミラー回路にに相当する部分をパルス幅補正回路６０として用いる。これにより、実施の形態３にかかるオン時間制御回路１０ｃは、エラーアンプ等を用いることなくパルス幅補正回路６０を構成することができるため、実施の形態１にかかるオン時間制御回路１０よりも小さな回路規模で同様の機能を実現することができる。
【００６６】
実施の形態５
実施の形態５では、オン時間制御回路１０の別の形態となるオン時間制御回路１０ｄについて説明する。そこで、オン時間制御回路１０ｄのブロック図を図１２に示す。図１２に示すように、実施の形態５にかかるオン時間制御回路１０ｄは、制御パルス生成回路２１にワンショットパルス信号７１を追加した制御パルス生成回路７０を有する。なお、実施の形態５の説明では、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６７】
ワンショットパルス信号７１は、クロック信号ＣＬＫのパルスが入力される毎にクロック信号ＣＬＫのパルス幅よりも小さなパルス幅を有するパルス信号ＰＣＬＫを生成する。そして、オン時間制御回路１０ｄは、環境温度に関わらず、パルス信号ＰＣＬＫのパルス幅を最大パルス幅としてスイッチング制御信号ＰＦＭＯＵＴのパルス幅を制御する。
【００６８】
なお、オン時間制御回路１０ｄでは、パルス信号ＰＣＬＫがＮＭＯＳトランジスタＭＮ２５、ＰＭＯＳトランジスタＭＰ２３、及び、ＡＮＤ回路２３に入力される。
【００６９】
そこで、オン時間制御回路１０ｄの動作について説明する。図１３に実施の形態５にかかるオン時間制御回路の通常動作時の動作を示すタイミングチャートを示す。図１３に示すように、ワンショットパルス信号７１はクロック信号ＣＬＫのパルス幅をＰＷ１とすると、パルス幅ＰＷ１よりも小さなパルス幅ＰＷ２を有するパルス信号ＰＣＬＫを生成する。そして、通常動作時では、オン時間制御回路１０ｄは、デューティー制御電圧ＣＬＫＤＬＹの時定数に応じたパルス幅のＰＦＭクロック信号ＰＦＭＣＬＫを生成する（タイミングＴ４１）。
【００７０】
また、図１４に実施の形態５にかかるオン時間制御回路の異常発熱時の動作を示すタイミングチャートを示す。図１４に示すように、異常発熱が発生すると、温度補正電流Ｉｔｅｍｐが大きくなり、デューティー制御電圧ＣＬＫＤＬＹの電圧レベルを減少させる第２のパルス幅設定電流ＩＲＥＦ１が小さくなる。そのため、デューティー制御電圧ＣＬＫＤＬＹは、クロック信号ＣＬＫがハイレベルである期間に基準電圧Ｖｒｅｆ２を下回らない。しかし、実施の形態２にかかるオン時間制御回路１０ｄでは、パルス信号ＰＣＬＫによりデジタル出力信号ＤＯＵＴがゲーティングされる。そのため、オン時間制御回路１０ｄでは、ＰＦＭクロック信号ＰＦＭＣＬＫのパルス幅が、環境温度に関わらずパルス信号ＰＣＬＫのパルス幅ＰＷ２と同じ幅に制限される（タイミングＴ５１）。
【００７１】
上記説明より、実施の形態２にかかるオン時間制御回路１０ｄによれば、スイッチング制御信号ＰＦＭＯＵＴのパルス幅の最大値をワンショットパルス信号７１が生成するパルス信号ＰＣＬＫのパルス幅により制限する。これにより、異常発熱が発生して、スイッチング制御信号ＰＦＭＯＵＴのパルス幅が想定以上に大きくなることを防止して、スイッチング素子ＳＷＴｒの発熱による故障を防止することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７３】
１  半導体装置
２  デューティー制御回路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ  オン時間制御回路
１１  出力電圧検出回路
２０、４０、５０、６０  パルス幅補正回路
２１、７０  制御パルス生成回路
２２  調整電流源
２３、２４  ＡＮＤ回路
７１  ワンショットパルス信号
ＩＳ４１  電流源
ＣＭＰ０  ヒステリシスコンパレータ
ＡＭＰ１、ＡＭＰ２  エラーアンプ
ＣＭＰ１  コンパレータ
ＰＷＣ  出力段回路
ＳＷＴｒ  スイッチング素子
Ｄ１  逆流防止ダイオード
Ｄ２１、Ｄ４１  温度検出ダイオード
Ｌ１  インダクタ
Ｃ１  平滑コンデンサ
Ｃ２１  コンデンサ
Ｒ３１、Ｒ３２、Ｒ４１  抵抗
Ｒ５１  サーミスタ
ＩＲＥＦ０  第１のパルス幅設定電流
ＩＲＥＦ１  第２のパルス幅設定電流
Ｉｔｅｍｐ  温度補正電流
ＶＲＥＦ  基準電圧
ＣＭＰＯＵＴ  ゲーティング信号
ＰＦＭＯＵＴ  スイッチング制御信号
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
ＣＬＫ  基準クロック信号
ＣＬＫＤＬＹ  デューティー制御電圧
ＤＯＵＴ  デジタル出力信号
ＰＦＭＣＬＫ  ＰＦＭクロック信号
ＰＣＬＫ  パルス信号
ＬＤ  負荷
ＶＲＥＦＬ  目標下限電圧
ＶＲＥＦＨ  目標上限電圧
【図１】
2013158140.tif 000003
【図２】
2013158140.tif 000004
【図３】
2013158140.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013158140.tif 000011
【図１０】
2013158140.tif 000012
【図１１】
2013158140.tif 000013
【図１２】
2013158140.tif 000014
【図１３】
2013158140.tif 000015
【図１４】
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