(57)【要約】【課題】ＴＳＶ付き半導体装置において、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止する。【解決手段】第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備える半導体装置が提供される。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、
前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、
前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２の溝部の側面の一部に被覆された部分と、前記第２の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、１：２〜１：１０ある請求項１に記載の半導体装置。
【請求項３】
前記第１の溝部の内面に塗布される前記バリア層およびシード層は、前記第１の溝部の側面と、底面に塗布されており、
前記貫通電極はさらに、前記第１の溝部の底面と、前記半導体基板の表面との間に形成される、請求項１又は２に記載の半導体装置。
【請求項４】
前記電極の形成は、電気メッキにより形成される請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
半導体装置の製造方法であって、
第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールを、半導体基板に形成する工程と、
前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層を成膜する工程と、
金属箔を、前記第１の溝部の上部に配置する工程と、
前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の溝部の側面の一部に被覆された部分と、前記第２の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、１：２〜１：１０ある請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の溝部の内面に塗布される前記バリア層およびシード層は、前記第１の溝部の側面と、底面に塗布されており、
前記電極はさらに、前記第１の溝部の底面と、前記半導体基板の表面との間に形成される、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記電極の形成工程は、電気メッキにより形成される請求項５〜７の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関し、特に、シリコン貫通電極（ＴＳＶ）を有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化及び高性能化に従い、薄型で専有面積が小さく、高速動作が可能な半導体デバイスが要求されている。電子機器において数枚のシリコン製半導体チップを積ねて１つのパッケージに収める場合に、チップ間をワイヤ・ボンディングで接続すると、この要求を満たすことが困難になっている。そのため、チップの内部を垂直に貫通して、上下のチップ同士の接続を行なうＴＳＶが用いられている。
【０００３】
ＴＳＶの製造方法は、まず、シリコン基板にトレンチ（「ブラインドビアホール」とも呼ばれる）を形成する。その後、トレンチの内部を含むシリコン基板上にバリアメタル層およびシード層をこの順で形成し、エッチングにより、シード層のトレンチ内の領域以外の部分を選択的に除去した後、メッキによりシード層上に金属（例えば銅（Ｃｕ））を選択的に成長させて配線層Ｌ１を形成する。その後、トレンチの底部をＣＭＰ（Chemical Mechanical Polishing）で除去する方法がある（特許文献１、図８）。シード層のトレンチ内への金属の埋め込みは、Ｃｕなどの金属を、電気メッキで埋め込んで形成される。
【０００４】
このように、ＴＳＶは、１．トレンチ作製、２．バリア/シード層成膜、３．Cuめっき、４．ＣＭＰなどにより底面に配線を露出させる工程で作製される。
【０００５】
しかし、トレンチに対して電気メッキでＣｕを埋め込む場合、アスペクト比（配線層厚さ／配線幅）が大きくなると、側壁シード層のカバレージ不足が生じて、シーム（Ｓｅａｍ）やボイド（Ｖｏｉｄ）等の空隙の原因となり、電極に割れ目又は皺目が発生する。
【０００６】
空隙発生への対策として、トレンチを、底部方向に対して順テーパー形状とし、イオン濃度の量を調整して、スパッタリングにより選択的に側壁にシード層を成膜する対策がとられている（非特許文献１）。また、Ｃｕめっきの前に、無電解ニッケルめっき処理を行いシード層の上にニッケル層を設けた後に、Ｃｕメッキ層を、トレンチ底面から電極を形成することで、Ｃｕ電極を形成することで、シームやボイドの発生を抑える対策がある（非特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−０８０２９５号公報
【非特許文献】
【０００８】
【非特許文献１】NOVELLUS DEVELOPS ADVANCED COPPERSEED TECHNOLOGY FOR THROUGH-SILICON-ビアホール (TSV)PACKAGING [online]. Novellus Systems, Inc., 2010. [retrieved on 2011.7.24]Retrieved from the Internet:＜URL:http://ir.novellus.com/releasedetail.cfm?ReleaseID=450123＞
【非特許文献２】TSVメッキ技術[online]. 清川メッキ工業株式会社, 2011, JUL 8. [retrieved on2011.7.24] Retrieved from the Internet:＜URL:http://www.kiyokawa.co.jp/technology/technology.asp?hed=71＞
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、トレンチを順テーパー形状にすると、トレンチ上面幅が大きくなるため、微細化が困難となる。さらに、スパッタ成膜条件の調整により選択的に側壁にシード層を成膜する方法があるが、特殊な仕様のスパッタ装置が必要となり、工程数増加により製造コストが増加してしまう。
【００１０】
また、トレンチ底部からＣｕ電極を形成する方法では、無電解ニッケルメッキ処理が必要となり、工程数増加により製造コストが増加してしまう。
【００１１】
以上の課題を鑑み、本発明の実施形態に係る半導体装置及びその製造方法は、両面に開口を有する貫通ビアホール内に、貫通電極を形成、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙防止のための製造工程数の増加を防ぐすることを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決する形態は、下記の（１）〜（８）に記載のようなものである。
（１）第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールが形成される半導体基板と、
前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層と、
前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極と、を備えることを特徴とする半導体装置。
（２）前記第２の溝部の側面の一部に被覆された部分と、前記第２の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、１：２〜１：１０ある（１）に記載の半導体装置。
（３）前記第１の溝部の内面に塗布される前記バリア層およびシード層は、前記第１の溝部の側面と、底面に塗布されており、
前記貫通電極はさらに、前記第１の溝部の底面と、前記半導体基板の表面との間に形成される、（１）又は（２）に記載の半導体装置。
（４）前記電極の形成は、電気メッキにより形成される（１）〜（３）の何れか１項に記載の半導体装置。
（５）半導体装置の製造方法であって、
第１の溝部、及び前記第１の溝部より水平断面積が小さい第２の溝部からなる凸状溝部を画成し、且つ、前記第１及び第２の溝部により両端を開口する貫通ビアホールを、半導体基板に形成する工程と、
前記第１の溝部の内面から、前記第２の溝部の側面の一部まで被覆して、前記貫通ビアホールの側面に隆起するバリア層およびシード層を成膜する工程と、
金属箔を、前記第１の溝部の上部に配置する工程と、
前記シード層の表面上、及び、前記シード層で被覆されていない前記第２の溝部内部に形成されて、前記半導体基板の両表面から露出する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（６）前記第２の溝部の側面の一部に被覆された部分と、前記第２の溝部の側面において前記シード層で被覆されていない部分との軸方向の長さ比が、１：２〜１：１０ある（５）に記載の半導体装置の製造方法。
（７）前記第１の溝部の内面に塗布される前記バリア層およびシード層は、前記第１の溝部の側面と、底面に塗布されており、
前記電極はさらに、前記第１の溝部の底面と、前記半導体基板の表面との間に形成される、（５）又は（６）に記載の半導体装置の製造方法。
（８）前記電極の形成工程は、電気メッキにより形成される（５）〜（７）の何れか１項に記載の半導体装置。
【発明の効果】
【００１３】
本発明の実施形態に係る半導体装置及びその製造方法は、両面に開口を有する貫通ビアホール内に、貫通電極を形成し、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止するとともに、空隙発生防止のための製造工程数の増加を防ぐことができる。
【００１４】
また、従来提案されているＴＳＶ製法はすべて、トレンチの電極を埋め込む形式であるので、電極形成後に、トレンチ底部にある半導体基板をＣＭＰで除去工程が必要となるが、本実施形態に係る半導体製造方法は、底部にある半導体基板の除去処理が不要になる。
【図面の簡単な説明】
【００１５】
【図１Ａ】本発明の実施形態に係る半導体装置の一例を示す図である。
【図１Ｂ】図１Ａに示す半導体装置のシリコン基板形状を示す図である。
【図２】本発明の実施形態に係る半導体装置の別な例を示す図である。
【図３】ＴＳＶを有する半導体装置の製造プロセスの一例を示すフローチャートである。
【図４Ａ】図２で示した半導体装置１００Ａの製造プロセスにおける半導体装置を示す図である。
【図４Ｂ】半導体装置１００Ａの製造プロセスにおける半導体装置の断面図である。
【図４Ｃ】半導体装置１００Ａの製造プロセスにおける半導体装置の断面図である。
【図４Ｄ】半導体装置１００Ａの製造プロセスにおける半導体装置の断面図である。
【図４Ｅ】半導体装置１００Ａの製造プロセスにおける半導体装置の断面図である。
【図４Ｆ】半導体装置１００Ａの製造プロセスにおける半導体装置の断面図である。
【図５Ａ】半導体装置１００の製造プロセスにおける半導体装置の断面図である。
【図５Ｂ】半導体装置１００の製造プロセスにおける半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、（１）半導体装置、及び（２）半導体装置の製造方法について順に説明する。
【００１７】
（１）半導体装置
図１Ａは、本発明の実施形態に係る半導体装置の一例を示す図である。図１Ｂは、図１Ａに示す半導体装置のシリコン基板形状を示す図である。図１Ａに示す半導体装置１００は、シリコン基板などの半導体基板１０、バリア／シード層４０、電極７０を有する。半導体基板１０には、電極を埋め込むための貫通ビアホールが形成される。この貫通ビアホールは、図１Ｂの矢印１０１に示すように、図１Ｂの上部に示す上溝部、図１Ｂの矢印１０２に示すように、図１Ｂの下部に示す下溝部の２つの溝部から構成される下向きの凸状を画成（境界を定める）し、且つ、２つの溝部により両端を開口する。
【００１８】
バリア／シード層４０は、バリア層（密着層）及びシード層からなり、例えば、バリア層は、Ｔｉ１０ｎｍの膜厚からなり、シード層は、Ｃｕ１００ｎｍの膜厚からなる。バリア／シード層４０は、上溝部の内面から、下溝部の側面の一部までを被覆して、貫通ビアホールの側面に隆起する形状を有する。電極７０は、バリア／シード層４０の表面上、及び、バリア／シード層４０で被覆されていない下溝部の内部に形成されて、貫通ビアホール内に形成され、半導体基板１０の両表面から露出する。
【００１９】
このように、バリア／シード層４０を、両面に開口を有する貫通ビアホール側面の途中までしか成膜せずに、貫通ビアホール内に、電極７０を形成し、貫通孔側面すべてにバリア及びシード層を成膜しないことで、空隙の発生を防止することができる。また、特殊な仕様のスパッタ装置や、無電解ニッケルメッキ処理が不要なので、空隙防止のための製造工程数の増加を防ぐことができる。
【００２０】
また、バリア／シード層４０は、貫通ビアホールの側面に隆起する形状を有しているので、電極７０が、半導体基板１０から、軸方向に移動することを阻害し、温度収縮等により電極がシード層４０及び半導体基板１０から破断することを防ぐことができる。
【００２１】
下溝部の一部にはみ出てバリア／シード層に被覆された部分と、バリア／シード層で被覆されていないビアホール側面部分との軸方向の長さ比は、アスペクト比の向上を図る場合小さくなり、一方、バリア／シード層の半導体基板への密着性を上げる場合は、大きくなる。そのため、長さ比は、１：２〜１：１０するのが好ましい。
【００２２】
さらに、貫通ビアホールは、底部に向かって細くなるテーパ形状ではないので、高アスペクトになっても、トレンチ上面幅が大きくなることはない。よって、微細化が可能になる。
【００２３】
図２は、本発明の実施形態に係る半導体装置の別な例を示す図である。図２に示す半導体装置１００Ａは、図１で説明した半導体装置１００と比して、電極７０Ａが、バリア／シード層４０Ａの上面に形成される点において相違し、他の構成は同じである。図１Ａに示す半導体装置１００よりも、上層部の深さを大きくとることで、バリア／シード層４０の上面に電極７０Ａを形成することが可能になる。
【００２４】
このように電極７０Ａを形成すると、電極７０Ａが、半導体基板１０から、軸方向に移動することを阻害し、温度収縮等により電極がシード層４０及び半導体基板１０から破断することをより効果的に防ぐことができる。
【００２５】
なお、図１Ａ及び図２では、図示の都合上、上溝部の内径長さを、長めに表示しているが、上溝部の内径は、例えば、下溝部の内径の１．１倍以上の長さある。
【００２６】
（２）半導体装置の製造方法
図３は、ＴＳＶを有する半導体装置の製造プロセスの一例を示すフローチャートである。図４Ａ〜図４Ｆは、図３に示す製造プロセスの各工程における半導体装置の断面を示す図である。図３、図４Ａ〜図４Ｆでは、図２で示した半導体装置１００Ａの製造プロセスにおける半導体装置を示す。
【００２７】
まず、半導体基板に貫通ビアホールを形成する（図３、Ｓ１０１）。図４Ａは、上溝部を有する半導体装置を示す。半導体基板１０上にフォトレジスト１２を塗布する。さらに、ステッパーにより、上溝部をマスクしたパターンを露光し、マスクされていないフォトレジストに紫外線を当て、現像液で露光されたフォトレジストを除去する。次に、深堀り反応性イオンエッチング（ＤＲＩＥ）を施し、レジストの残っている部分はエッチングによって除去されないため、半導体基板１０に上溝部２０が形成される。
【００２８】
図４Ｂは、上溝部に加えて、下溝部を有する半導体装置を示す。半導体基板１０上にフォトレジスト１３を塗布する。さらに、ステッパーにより、上溝部及び下溝部をマスクしたパターンを露光し、マスクされていないフォトレジストに紫外線を当て、現像液で露光されたフォトレジストを除去する。次に、ＤＲＩＥを施して、半導体基板１０に下溝部３０を形成する。図４Ｃは、図４Ｂに示す半導体装置に対して、溶剤によってレジストを完全に除去した後の半導体装置を示す。
【００２９】
熱酸化により、半導体装置の表面にシリコン酸化膜を生成する（図３、Ｓ１０２）。シリコン酸化膜は、例えば、１ｕｍの膜厚である。
【００３０】
次に、上溝部表面、及び下溝部の側面の一部に、スパッタリングなどでバリア層、及び、バリア層の上にシード層を成膜する（図３、Ｓ１０３）。図４Ｄは、バリア／シード層４０が形成された半導体装置を示す。バリア／シード層４０は、貫通ビアホールの側壁全面に成膜せず、貫通ビアホールの側面の一部に成膜する。図４Ｄに示されるように、バリア／シード層４０は、下溝部側面の一部まで被覆して、貫通ビアホールの内側に隆起する形状を構成する。この隆起形状により、銅電極が貫通ビアホールの内面に密着し、銅電極が、温度収縮等の繰り返しにより破断することを回避できる。
【００３１】
なお、図４Ａ〜図４Ｆでは、形状を明確に示すために、下溝部の内径に比して上溝部の内径を大きく示しているが、半導体製造プロセスの微細化要求に伴ってアスペクト比を大きくする場合、上溝部内径は、図示されるよりも小さくしてもよい。
【００３２】
次に、貫通ビアホールにＣｕ電極を電気メッキで生成する（図３、Ｓ１０４）。図４Ｅは、Ｃｕ電極形成装置を取り付けた半導体装置を示す図である。半導体基板１０の上面に銅箔５２があてられており、銅箔５２の上に支持板５４を載せ、さらに、電極６０を銅箔５２の給電部に接続する。銅箔５２は、絶縁部５６（例えば、カプトンテープ）で覆われる。図４Ｅに示す半導体装置は、Ｃｕ電解メッキ液（図示しない）に浸されており、電極６０により銅板５１及び銅箔５２に通電して、Ｃｕ電気メッキをすることで、銅箔５２の部分からＣｕが析出し、貫通ビアホールの内部にＣｕが埋まる。たとえば、電流値を２０ｍＡ／ｃｍ２に調整すると、０．３〜０．４ｕｍ／ｍｉｎのレートでＣｕが貫通ビアホール内にメッキされるので、Ｃｕが析出する時間はこのレートと埋め込み厚さから算出できる。このようにして、貫通ビアホール内にＣｕ電極が選択的に埋め込まれる。Ｃｕ電極が選択的に埋め込まれると、絶縁部５６、銅箔５２をはずす。
【００３３】
銅箔等をはずす（図３、Ｓ１０５）。銅箔５２をはずすとき、ビアホール内部に埋め込まれた電極の一部がはずされる可能性がある。しかしながら、バリア／シード層４０と、銅箔５２とは接着しておらず、且つ、貫通ビアホールの側面に隆起する形状により、Ｃｕ電極は貫通ビアホール内との密着性が高いことから、銅箔５２は、電極７０から容易に外すことができる。
【００３４】
最後に、図４Ｆに示す貫通ビアホール内に析出したＣｕ、半導体基板１０上面のシード層を除去し、次いで、バリア層を薬液処理で除去し、また、底部に析出したＣｕを除去して、図２に示した半導体装置１００Ａが製造される（図３、Ｓ１０６）。
【００３５】
このように、本発明の実施形態に係る半導体装置の製造方法は、半導体基板の除去処理を行うことなく、ＴＳＶ付き半導体装置を製造できる。
【００３６】
図１Ａで示した半導体装置１００の製造プロセスも、図３のフローチャートで示す製造プロセスと同様に行うことができる。図５Ａ及び図５Ｂは、半導体装置１００の製造プロセス工程における半導体装置の断面を示す図である。
【００３７】
半導体装置１００の製造の場合、貫通ビアホールの形成工程（図３、Ｓ１０１）〜バリア／シード層の形成工程（図３、Ｓ１０３）では、図５Ａに示すように、上溝部の浅い半導体基板を生成し、その上に、バリア／シード層４０を形成する。そして、Ｃｕ電極の電気メッキ工程（図３、Ｓ１０４）では、図５Ｂに示すように貫通ビアホール内にＣｕ電極を形成する。そして、銅箔等をはずした後で（図３、Ｓ１０５）、貫通ビアホール内に析出したＣｕ、半導体基板１０上面のシード層を除去し、次いで、バリア層を薬液処理で除去し、また、底部に析出したＣｕを除去して、図１Ａに示した半導体装置１００が製造される（図３、Ｓ１０６）。
【００３８】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【符号の説明】
【００３９】
１０    半導体基板
１２、１３    フォトレジスト
２０    上溝部
３０    下溝部
４０    バリア／シード層
５１、５２  銅箔
６０    電極
７０、７０Ａ    Ｃｕ電極
１００、１００Ａ    半導体装置
【図１Ａ】
2013106015.tif 000003
【図１Ｂ】
2013106015.tif 000004
【図２】
2013106015.tif 000005
【図３】
2013106015.tif 000006
【図４Ａ】
2013106015.tif 000007
【図４Ｂ】
2013106015.tif 000008
【図４Ｃ】
2013106015.tif 000009
【図４Ｄ】
2013106015.tif 000010
【図４Ｅ】
2013106015.tif 000011
【図４Ｆ】
2013106015.tif 000012
【図５Ａ】
2013106015.tif 000013
【図５Ｂ】
2013106015.tif 000014