(57)【要約】【課題】１ページ内のデータ「１」の個数（オンセルの個数）に対応させ、ページバッファに対するデータ入力、及びページバッファのラッチにおけるデータ判定のタイミングを調整する不揮発性半導体記憶装置を提供する。【解決手段】複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性メモリセルＭＣ０〜ＭＣ４が配置されたメモリセルアレイと、ビット線ＢＬ０、ＢＬ１…毎に設けられ、ワード線ＷＬ０〜ＷＬ４により選択された当該メモリセルに書き込むデータまたはメモリセルから読み出したデータを記憶するラッチを含むページバッファ群１３と、メモリセルからデータを読み出す動作において、ページバッファへのビット線からのデータ入力時刻、及び入力されたデータのラッチによる判定時刻を、複数のビット線のソース側に共通に設けられる共通ソース線ＣＳＬの電圧レベルに応じて制御する制御回路２０と、を有する。【選択図】図２
2013125576.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
前記メモリセルからデータを読み出す動作において、前記ページバッファへの前記ビット線からのデータ入力時刻、及び入力されたデータの前記ラッチによる判定時刻を、前記複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて制御する制御回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルからデータを読み出す動作は、前記メモリセルへデータが書き込まれたか否かを判定する書き込みベリファイにおける読み出し動作である、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記共通ソース線の電位と予め設定された基準電圧とを比較して、検出信号を出力する差動アンプと、
前記差動アンプからの前記検出信号が入力されると時間を計測し所定時間経過後に時間信号を出力するタイマーと、
前記タイマーからの時間信号が入力されると、前記ページバッファへの前記ビット線からのデータ入力を指示する第１の制御信号と、入力されたデータの前記ラッチによる判定を指示する第２の制御信号とを出力する制御信号発生回路と、
を有することを特徴とする請求項１または請求項２いずれか一項に記載の不揮発性半導体記憶装置。
【請求項４】
外部から書き込み可能なレジスタを備え、
前記基準電圧及び前記所定時間が前記不揮発性半導体記憶装置の製造後の評価において、前記レジスタに書き込まれる、
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置においては、データの読み出しを行うとき、ページ単位の複数のメモリセルからデータを一括して同時に読み出し、読み出した複数のデータをシリアル出力する。また、メモリセルに対するデータの書き込みを行うとき、ページ単位でデータをシリアル入力し、ページ単位で複数のメモリセルに対してデータの一括書き込みを同時に行う。このデータ読み出しまたは書き込み動作を行うため、多数の列線つまりビット線はそれぞれ、読み出されたデータ、書き込むべきデータを一時的にラッチするデータラッチを有するページバッファに接続されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みは、行と列のマトリックス状に配列された多数のメモリセルのうち、１つの行内のメモリセルに対して行われる。通常、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、半導体基板の一表面部に形成されたＰ型ウェル内に形成されたフローティングゲート型のＮチャネル型ＭＯＳトランジスタである。各フローティングゲート型のＮチャネル型ＭＯＳトランジスタは、Ｐ型ウェル内に相互に離れて形成されたソース及びドレイン領域と、このソース領域とドレイン領域との間のチャネル領域上に形成されたトンネル酸化膜と、このトンネル酸化膜上に形成された多結晶シリコンのフローティングゲート（浮遊ゲート）と、この浮遊ゲート上に誘電体絶縁膜を介して形成された制御ゲートと、から構成される。
【０００４】
また、マトリクス状の配列の一つの列内において、メモリセルは直列接続されてＮＡＮＤセルストリングを構成し、このＮＡＮＤセルストリングの一方の端部とビット線との間には第１の選択トランジスタが介挿され、他方の端部と共通ソース線との間には第２の選択トランジスタが介挿される。
【０００５】
データ書き込み動作においては、第１の選択トランジスタをオンさせ、第２の選択トランジスタをオフさせるとともに、データ「０」を書き込む場合、ビット線に０Ｖの電圧を供給し、データ「１」を書き込む場合（消去状態を維持させる場合）、ビット線に電源電圧ＶＣＣを供給する。また、選択メモリセルのワード線ＷＬには、プログラム電圧Ｖｐｇｍ、非選択メモリセルのワード線ＷＬには書込み禁止電圧Ｖｐａｓｓを供給する。
【０００６】
これにより、データ「０」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間に高電圧が印加され、浮遊ゲートにチャネルから電子が注入され、メモリセルの閾値電圧が負電圧から正電圧へとシフトする。
一方、データ「１」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間には、データ「０」を書き込むセルと比べて低い電圧が印加され、浮遊ゲートへの電子注入は抑制され、メモリセルの閾値電圧は負電圧のまま維持される。
【０００７】
ところで、ＮＡＮＤ型ＥＥＰＲＯＭは、上述の通り、トンネル電流を用いてデータを書き込むため、データの書き込み速度は複数のメモリセルそれぞれにおいてばらつきがある。
そのため、全てのメモリセルの書き込み時間が同じであっても、あるメモリセルの閾値電圧は正常に０Ｖ以上所定電圧（例えば５Ｖ）未満の範囲の値となり、他のメモリセルの閾値電圧は所定電圧を越えてしまうこともある。
ＮＡＮＤ型ＥＥＰＲＯＭは、データ読み出し動作において、非選択メモリセルのワード線ＷＬに上記所定電圧（以下読み出し電圧Ｖｒｅａｄとする）を印加してオンさせるが、あるメモリセルの閾値電圧が所定電圧を越えているとそのメモリセルはオフセルのままである。したがって、そのメモリセルによりＮＡＮＤセルストリングにおける電流経路が遮断されてしまい、そのメモリセルと直列に接続されたＮＡＮＤセルストリングにおける他の全てのメモリセルのデータを読み出せなくなってしまう。
【０００８】
そこで、データ書き込みを、データ書き込み動作、書き込みベリファイ動作、及び再書き込みのためのデータ設定動作のサイクルから構成する方法が採られている。この書き込みベリファイ動作により閾値電圧が十分上昇したメモリセルは、次回のサイクルにおいて「０」データが書き込まれないように、ページバッファのデータラッチには、再書き込みデータ（データ「１」）が設定される。
データ書き込みをこのように構成すると、書き込みの速いセルは速く書き込み動作が終了し、メモリセルのその後の閾値電圧上昇はなくなる。
このように、ＮＡＮＤ型ＥＥＰＲＯＭでは、ページ単位で選択された全てのメモリセルが十分書き込まれるまで、書き込み動作と書き込みベリファイ動作は続けられる。
【０００９】
このようなＮＡＮＤ型ＥＥＰＲＯＭでは、読み出し動作あるいは書き込みベリファイ動作において、セル電流によって共通ソース線の電圧が上昇し、その後下降する。この共通ソース線の電圧が下降する時間は、１ページにおいてカラム方向に並ぶデータ「１」を記憶するセル（オンセル）の個数が多いほど長くなる。そのため、ビット線の電位が、共通ソース線の電位が十分下降するまで、下降せず、ビット線に接続されるページバッファのラッチにおいて、正確にメモリセルの状態を検出する（オンセルまたはオフセルのいずれであるかを検出する）ことが難しいという問題があった。
【００１０】
このような共通ソース線の電圧上昇によってもメモリセルの状態を検出するための技術が、特許文献１に記載されている。特許文献１記載の不揮発性半導体記憶装置は、読み出しあるいは書き込みベリファイ時の選択ワード線ＷＬの電圧を、メモリセルアレイの共通ソース線電圧に応じて調整する構成を有している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−９６７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１記載の不揮発性半導体記憶装置は、共通ソース線電圧が上昇する場合に、データ「１」を記憶するメモリセルであって、ばらつきにより閾値電圧が高くなっている選択メモリセルを、選択ワード線の電圧レベルを高くすることでオンしやすくする。これによって、選択メモリセルに接続されるビット線の電荷を放電し、選択メモリセルからのデータ「１」を正しくページバッファに入力すること可能としている。
しかしながら、ページバッファにデータが正しく入力されても、データの判定はページバッファにおけるラッチにより行なわれる。そのため、このラッチのタイミングを制御しなければ、ページバッファに入力されたデータが誤判定される場合があり得る。
【００１３】
データ「１」の個数が大きい場合、例えば、１ページ内のメモリセル全てがオンセルの場合、共通ソース線の電圧の下降時間は最も長くなり、ビット線の電位が下降する（Ｂｉｔ Ｌｉｎｅ Ｄｅｖｅｌｏｐ；以下、ＢＬ Ｄｅｖｅｌｏｐと言う）時間も、データ「１」の個数が少ない場合に比べて長くなる。そのため、ＢＬ Ｄｅｖｅｌｏｐに続く、ビット線に接続されるページバッファに対するデータ入力、及びページバッファのラッチにおけるデータ判定（以下、ＳＯ Ｄｅｖｅｌｏｐと言う）のタイミングを、データの誤判定を防ぐために、データ「１」の個数が多い場合に合わせて遅延させる必要が生じる。しかし、この結果、ページバッファからのデータ読み出し時間が長く設定されてしまうという問題があった。
【００１４】
そこで本発明が解決しようとする課題は、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、１ページ内のデータ「１」の個数（オンセルの個数）に対応させ、ページ各々のラッチにおけるＳＯ Ｄｅｖｅｌｏｐのタイミングを調整する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の不揮発性半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、前記メモリセルからデータを読み出す動作において、前記ページバッファへの前記ビット線からのデータ入力時刻、及び入力されたデータの前記ラッチによる判定時刻を、前記複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて制御する制御回路と、を有することを特徴とする。
【００１６】
また、本発明の不揮発性半導体記憶装置は、前記メモリセルからデータを読み出す動作は、前記メモリセルへデータが書き込まれたか否かを判定する書き込みベリファイにおける読み出し動作である、ことを特徴とする。
【００１７】
また、本発明の不揮発性半導体記憶装置は、前記制御回路が、前記共通ソース線の電位と予め設定された基準電圧とを比較して、検出信号を出力する差動アンプと、前記差動アンプからの前記検出信号が入力されると時間を計測し所定時間経過後に時間信号を出力するタイマーと、前記タイマーからの時間信号が入力されると、前記ページバッファへの前記ビット線からのデータ入力を指示する第１の制御信号と、入力されたデータの前記ラッチによる判定を指示する第２の制御信号とを出力する制御信号発生回路と、を有することを特徴とする。
【００１８】
また、本発明の不揮発性半導体記憶装置は、外部から書き込み可能なレジスタを備え、前記基準電圧及び前記所定時間が前記不揮発性半導体記憶装置の製造後の評価において、前記レジスタに書き込まれる、ことを特徴とする。
【発明の効果】
【００１９】
本発明の不揮発性半導体記憶装置は、メモリセルからデータを読み出す動作において、ページバッファへのビット線からのデータ入力時刻、及び入力されたデータのラッチによる判定開始時刻を、複数のビット線のソース側に共通に設けられる共通ソース線の電圧レベルに応じて可変とする制御部を有している。これにより、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、１ページ内のデータ「１」の個数（オンセルの個数）に対応させ、ページ各々のラッチにおけるＳＯ Ｄｅｖｅｌｏｐのタイミングを調整する不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の一実施形態による不揮発性半導体記憶装置１０の構成例を示すブロック図である。
【図２】図１におけるメモリセルアレイ１１、ロウデコーダ１４、電圧生成回路１６、及びページバッファ群１３の構成例を示す図である。
【図３】図２に示すロウデコーダ１４及びスイッチ１４ｓが、各動作モードにおいて選択または非選択ブロックＢＬＣに対して出力する信号の電圧レベルを示す図である。
【図４】図１におけるページバッファ群１３を構成するページバッファＰＢの詳細な回路構成を示す図である。
【図５】不揮発性メモリセルに記憶されているデータの読み出し等において、図４のラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。
【図６】書き込みベリファイにおけるページバッファＰＢの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置１０であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２は、図１におけるページバッファ群１３、ロウデコーダ１４、電圧生成回路１６、及びブロックＢＬＣの構成例を示すブロック図である。
メモリセルアレイ１１においては、図２に示すブロックＢＬＣが、ビット線の配線方向に複数個配置されている。図２において、ブロックＢＬＣは１つしか示していないが、メモリセルアレイ１１は、ブロックアドレスＢＡのビット数をｊとすると、２ｊ個のブロックＢＬＣから構成される。
【００２２】
このブロックＢＬＣは、メモリセルのデータの消去単位で設けられるものであり、図２に示すように、複数のフローティングゲート型のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルＭＣ０〜不揮発性メモリセルＭＣ４をカラム方向（列方向）に直列接続したＮＡＮＤセルストリングＮＡから構成される。なお、図２において、ＮＡＮＤセルストリングＮＡにおけるメモリセル数は５個であるが、これは例示であり、ページアドレスＰＡのビット数をｈとすると、２ｈ個の不揮発性メモリセルＭＣが直列接続されてＮＡＮＤセルストリングＮＡを構成する。
【００２３】
また、このＮＡＮＤセルストリングＮＡは、メモリセルアレイ１１において、ロウ方向（行方向）にビット線ＢＬ０〜ビット線ＢＬ１各々について配置される。ビット線は、図２において２本しか示していないが、これは例示であり、通常ビット線の本数は外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。ブロックＢＬＣは、このように、複数のＮＡＮＤセルストリングＮＡから構成される。
また、このブロックＢＬＣの構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線ＢＬ（ビット線ＢＬ０〜ビット線ＢＬ１）に直交するワード線ＷＬ（ワード線ＷＬ０〜ＷＬ４）が接続されている。
【００２４】
また、ビット線ＢＬと、ＮＡＮＤセルストリングＮＡ各々の一方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ１が介挿される。
また、共通ソース線ＣＳＬとＮＡＮＤセルストリングＮＡ各々の他方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ２が介挿される。
選択トランジスタＳＧ１及びＳＧ２は、Ｎチャネル型ＭＯＳトランジスタであり、ゲート電極に対して、ワード線ＷＬと平行して配設される選択ゲート信号ＳＳＬ及びＳＧＬの配線がそれぞれ接続される。
また、共通ソース線ＣＳＬと接地の間には、ＭＯＳトランジスタ２１ａが介挿され、選択信号ＮＡＲＳにより接続または非接続が制御される。
【００２５】
不揮発性メモリセルＭＣからデータの読み出しを行う場合、一つのブロックＢＬＣにおいて、選択ゲート信号ＳＳＬ、ＳＧＬ及び選択信号ＮＡＲＳが「Ｈ」レベルとなる。
これにより、ＮＡＮＤセルストリングＮＡの一端がビット線ＢＬに接続され、他端が接地される。
また、不揮発性メモリセルＭＣへのデータ書き込みを行う場合、一つのブロックＢＬＣにおいて、選択ゲート信号ＳＳＬ及びＳＧＬは「Ｈ」レベルとなり、選択信号ＮＡＲＳは「Ｌ」レベルとなる。これにより、ＮＡＮＤセルストリングＮＡにおけるチャネルは、ビット線ＢＬにページバッファＰＢから供給される電圧にプリチャージされる。
なお、上述した１本のワード線ＷＬにより選択される不揮発性メモリセルＭＣの範囲が書き込み及び読み出しの単位となる１ページである。
【００２６】
セルトランジスタ（不揮発性メモリセルＭＣ）は、それぞれ保持するデータに応じた閾値電圧を持っている。ＮＡＮＤ型ＥＥＰＲＯＭの場合は、通常、セルトランジスタがディプレッション型（Ｄタイプ）になっている状態を「１」データの保持状態（消去状態）、セルトランジスタがエンハンスメント型（Ｅタイプ）になっている状態を「０」データの保持状態（書込み状態）と定義している。また、「１」データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、「０」データを保持するようにすることを書込み動作と呼ぶ。一方、「０」データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ「１」データを保持するようにすることを消去動作と呼ぶ。
【００２７】
図１に戻り、ページバッファ群１３は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線ＢＬ毎に設けられたページバッファＰＢ（後述）の複数から構成されている。ページバッファ群１３におけるページバッファＰＢの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路（ラッチ）を有する。
ロウデコーダ１４は、メモリセルアレイ１１のワード線ＷＬの選択を行う。
カラムデコーダ１５は、メモリセルアレイ１１のビット線ＢＬ及びページバッファＰＢの選択を行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
【００２８】
入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ群１３のページバッファ各々へ出力、あるいはページバッファ群１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４及びカラムデコーダ１５へ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータ保持し、制御回路２０へ供給する。
【００２９】
制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
【００３０】
また、制御回路２０は、ページバッファ群１３における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否か等を、判定する。
【００３１】
更に、本実施形態において、制御回路２０は、図２に示すように、差動アンプ２０ａ、タイマ２０ｂ、及び制御信号発生回路２０ｃ（Ｃｏｒｅ Ｃｏｎｔｏｒｏｌ）を含んで構成される。制御回路２０は、メモリセルからのデータ読み出し動作（後述する読み出し動作、書き込みベリファイ動作、及び消去ベリファイ動作）において、選択ブロックＢＬＣにおける共通ソース線ＣＳＬの電位をモニターし、モニターした電位に応じて、ページバッファ群１３への制御信号の入力時刻を可変に制御する（詳細後述）。
【００３２】
また、ロウデコーダ１４は、アドレスレジスタ１９が保持するブロックアドレスＢＡをデコーディングし、デコーディング結果であるブロック選択信号ＢＬＫＳＥＬを、ブロックＢＬＣ各々に設けられる転送トランジスタ群２１のゲートへ出力する。
ここで、ブロック選択信号ＢＬＫＳＥＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードにおいて、選択ブロック（Selected Block）、非選択ブロック（Unselected Block）に応じた電圧レベルとなる。
転送トランジスタ群２１は、図２に示すように、Ｎチャネル型ＭＯＳトランジスタＭＴ０〜ＭＴ４、Ｎチャネル型ＭＯＳトランジスタＭＴＳ、Ｎチャネル型ＭＯＳトランジスタＭＴＧ、及びＮチャネル型ＭＯＳトランジスタＭＴＣから構成され、ブロックＢＬＣ各々に対応して設けられる。
【００３３】
ロウデコーダ１４は、アドレスレジスタ１９が保持するページアドレスＰＡをデコーディングし、デコーディングした結果である内部ワード信号ＧＷＬ０〜ＧＷＬ４に、スイッチ１４ｓを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群２１のトランジスタＭＴ０〜ＭＴ４のドレインに共通に出力する。また、ロウデコーダ１４は、内部選択ゲート信号ＧＳＳＬ及びＧＳＧＬに、スイッチ１４ｓを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群２１各々のトランジスタＭＴＳ及びＭＴＧのドレインに共通に出力する。
【００３４】
ここで、内部ワード信号ＧＷＬ、内部選択ゲート信号ＧＳＳＬ及びＧＳＧＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードに応じた電圧レベルとなる。
ブロックＢＬＣ各々に対して設けられる転送トランジスタ群２１は、ロウデコーダ１４の上記出力を、ブロック選択信号ＢＬＫＳＥＬの電圧レベルに応じて転送する。ブロックＢＬＣにおける複数のＮＡＮＤセルストリングのゲート各々に接続される、選択ゲート信号ＳＳＬ、選択ゲート信号ＳＧＬ、ワード線ＷＬ０〜ＷＬ４には、動作モードに応じた電圧レベルが供給される。
【００３５】
また、チャネル型ＭＯＳトランジスタＭＴＣのドレインは、各ブロックＢＬＣの間で共通に設けられたグローバル共通ソース線ＧＣＳＬに接続される。ロウデコーダ１４が、いずれかのブロックＢＬＣを選択することにより、選択されたブロックＢＬＣの共通ソース線ＣＳＬがグローバル共通ソース線ＧＣＳＬに接続され、共通ソース線の電位が制御回路２０における差動アンプ２０ａの反転入力端子に入力される。
【００３６】
次に、図３は、以上の様な構成を備えるロウデコーダ１４から電圧が供給されるブロックＢＬＣのうち、各動作モードにおける選択ブロック、非選択ブロックに入力される各信号の電圧レベルを示している。以下、図２、及び図３を用いて、各動作モードにおける選択ブロック及び非選択ブロックの選択動作について説明する。まず書き込みベリファイ動作について説明する。
〈書き込みベリファイ動作におけるブロック選択〉
「Ｗｒｉｔｅ」動作モード（データ書き込み動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、複数のブロックＢＬＣのうち、一つのブロックＢＬＣ（以下、選択ブロックＢＬＣとする）の転送トランジスタ群２１に、プログラム電圧Ｖｐｇｍより、更に転送トランジスタ群２１の転送トランジスタの閾値電圧（Ｖｔ）分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬを出力する。残りのブロックＢＬＣ（以下、非選択ブロックＢＬＣとする）には、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。
これにより、選択ブロックＢＬＣにのみ、スイッチ１４ｓの出力が入力される。
【００３７】
なお、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、ロウデコーダ１４が出力するブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮ（図２において不図示）により、０Ｖに固定される。また、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。
【００３８】
スイッチ１４ｓは、電圧レベルが書込み禁止電圧Ｖｐａｓｓである内部ワード信号ＧＷＬ、電圧レベルが低電圧ＶＬ（電源電圧ＶＣＣかそれよりも低い電圧）である内部選択ゲート信号ＧＳＳＬ、０Ｖの内部選択ゲート信号ＧＳＧＬを、ブロックＢＬＣ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ，ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、スイッチ１４ｓが出力する信号と同じ電圧レベルとなる。また、制御回路２０は、０Ｖの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオフさせる。
【００３９】
その後、ページバッファ群１３は、ビット線ＢＬ各々に「１」データとして「Ｈ」レベル（電源電圧ＶＣＣの電圧レベル）、または「０」データとして「Ｌ」レベル（０Ｖ）を与える（詳細は後述）。これにより、選択ブロックＢＬＣにおいては、ビット線ＢＬに与えられた電圧レベルに応じて、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣを構成する各トランジスタのチャネルがプリチャージされる。その後、ロウデコーダ１４内のスイッチ１４ｓが、ワード線ＷＬ０〜ワード線ＷＬ４のうち一本のワード線（ページアドレスＰＡにより位置が示されるワード線：選択ワード線Ｗｏｒｄとする）にプログラム電圧Ｖｐｇｍを与えることにより、「０」データが与えられる不揮発性メモリセルＭＣにおいて、０Ｖとなっているチャネルから浮遊ゲートに電子が注入され、閾値電圧が正方向に移動し、「０」データが書き込まれる。
【００４０】
また、「１」データが与えられる不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「１」データの保持状態（消去状態）のままにある。なお、ワード線ＷＬ０〜ワード線ＷＬ４のうち、選択ワード線Ｗｏｒｄ以外のワード線（非選択ワード線Ｗｏｒｄとする）は、書込み禁止電圧Ｖｐａｓｓが与えられている。そのため、非選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「０」データまたは「１」データを保持する。
【００４１】
一方、非選択ブロックＢＬＣにおいては、選択トランジスタＳＧ１はオフしているので、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣのチャネルは、プリチャージされることなく、また、ワード線ＷＬ０〜ワード線ＷＬ４の電圧レベルもフローティング電圧である。そのため、不揮発性メモリセルＭＣは、閾値電圧は変化せず、「０」データまたは「１」データの保持を維持する。
そして、ロウデコーダ１４内のスイッチ１４ｓは、内部ワード信号ＧＷＬ、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬを、いったん０Ｖにする。ただし、ロウデコーダ１４は、ブロック選択信号ＢＬＫＳＥＬ各々の電圧レベルを維持する。また、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせる。
【００４２】
「Write」動作モードに続く「Write Verify」動作モード（書き込みベリファイ動作）において、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４内のスイッチ１４ｓが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを与える。これにより、先の書き込み動作において、「０」データまたは「１」データが書き込まれるべき不揮発性メモリセルＭＣのうち、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。
【００４３】
一方、「０」データが書き込まれ不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファＰＢのラッチＬＴには、前者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったことを示すフェイルデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
【００４４】
また、先の書き込み動作において、ページバッファＰＢから「１」を与えられ、「１」データを保持している不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡと同様に、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。しかし、この場合は、後述するように、ページバッファＰＢのラッチＬＴに不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。
【００４５】
〈消去ベリファイ動作におけるブロック選択〉
「消去 Stress」動作モード（消去動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、複数のブロックＢＬＣのうち、一つの選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓのブロック選択信号ＢＬＫＳＥＬを出力する。残りの非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。
これにより、選択ブロックＢＬＣにのみ、ロウデコーダ１４内のスイッチ１４ｓからの出力として、電圧生成回路１６が生成する電圧が供給される。
【００４６】
ロウデコーダ１４内のスイッチ１４ｓは、０Ｖの内部ワード信号ＧＷＬ、書込み禁止電圧Ｖｐａｓｓの内部選択ゲート信号ＧＳＳＬ、ＧＳＧＬを、ブロックＢＬＣ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬは、書込み禁止電圧Ｖｐａｓｓから転送トランジスタの閾値電圧分下がったフローティンング電圧となる。また、選択ブロックＢＬＣに入力されるワード線ＷＬ０〜ＷＬ４の電圧レベルは、０Ｖとなる。
【００４７】
その後、制御回路２０は、０Ｖの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオフさせ、共通ソース線ＣＳＬをフローティング電圧にし、電圧生成回路１６は選択ブロックＢＬＣを含む全てのブロックが形成されるＰｗｅｌｌに高電圧（例えば２０Ｖ）を印加する。これにより、選択ブロックＢＬＣにおいては、全ての不揮発性メモリセルＭＣは、浮遊ゲートから電子がＰｗｅｌｌに引き抜かれ、閾値電圧が負電圧へ変化し、「１」データの保持状態（消去状態）となる。
【００４８】
一方、非選択ブロックＢＬＣにおいては、ワード線ＷＬ０〜ワード線ＷＬ４の電圧レベルがフローティング電圧であるため、不揮発性メモリセルＭＣは、その浮遊ゲートも昇圧されるため、浮遊ゲートから電子がＰｗｅｌｌに引く抜かれることない。つまり、不揮発性メモリセルＭＣの閾値電圧は変化せず、不揮発性メモリセルＭＣは、「０」データまたは「１」データの保持状態を維持する。
ロウデコーダ１４内のスイッチ１４ｓは、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬを、いったん０Ｖにする。
そして、電圧生成回路１６は、Ｐｗｅｌｌの電圧を通常の電圧（例えば０Ｖまたは負電圧）に戻すとともに、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせ、共通ソース線ＣＳＬを０Ｖにする。
【００４９】
「消去 Verify」動作モード（消去ベリファイ動作）において、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。ロウデコーダ１４は、選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓより転送トランジスタの閾値電圧分高い電圧のブロック選択信号ＢＬＫＳＥＬを出力する。なお、非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力している。また、ロウデコーダ１４内のスイッチ１４ｓは、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬに、書込み禁止電圧Ｖｐａｓｓを供給する。これにより、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬは、書込み禁止電圧Ｖｐａｓｓとなる。また、選択ブロックＢＬＣに入力されるワード線ＷＬ０〜ＷＬ４の電圧レベルは、０Ｖのままである。一方、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、書き込み動作及び書き込みベリファイ動作と同じく、ブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬ）により、０Ｖとなる。
【００５０】
これにより、先の消去動作において、全て「１」データが書き込まれた不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、「１」データが書かれていない不揮発性メモリセルＭＣを一つでも含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファＰＢのラッチＬＴには、前者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われたことを示すパスデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われなかったことを示すフェイルデータが書き込まれる。
また、非選択ブロックＢＬＣにおいては、入力される選択ゲート信号ＳＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、接地への電流パスを形成しない。
【００５１】
〈読み出し動作におけるブロック選択〉
「Read」動作モード（読み出し動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、一つの選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓより転送トランジスタの閾値電圧分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬを出力する。残りの非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。
【００５２】
これにより、選択ブロックＢＬＣにのみ、スイッチ１４ｓの出力が入力される。
なお、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、ロウデコーダ１４が出力するブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬＫ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮ（不図示）により、０Ｖに固定される。また、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。また、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせ、共通ソース線ＣＳＬを０Ｖにする。
【００５３】
ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４内のスイッチ１４ｓが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを与える。これにより、選択ワード線Ｗｏｒｄが接続される不揮発性メモリセルＭＣに書き込み動作において「１」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線の電圧レベルを０Ｖとする。
【００５４】
一方、選択ワード線が接続される不揮発性メモリセルＭＣに書き込み動作において「０」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成せず、ビット線の電圧レベルは「Ｈ」レベルを維持する。ページバッファが後述するように、ビット線の電圧レベルに応じて、「０」データまたは「１」データを出力する。
非選択ブロックＢＬＣにおいては、入力される選択ゲート信号ＳＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、ビット線の読み出し電圧変化に影響することはない。
【００５５】
次に、図１におけるページバッファ群１３の詳細な構成及び動作について、図４、及び図５を用いて説明する。
図４は、図１におけるページバッファ群１３を構成するページバッファＰＢの詳細な回路構成を示す図である。
本実施形態において、カラムデコーダ１５が、外部から入力されるビット線の位置を示すｐビットのカラムアドレスをデコーディングして、２ｐ（＝ｑとする）本のカラムアドレス信号を出力するものとし、また、外部から入出力回路１７に入力されるデータのビット数をｗビットとすると、ビット線ＢＬの本数は、（ｗ×ｑ）本となる。
ページバッファＰＢは、これら複数のビット線ＢＬ各々に対応して設けられる。
また、データのビット数ｗは、本実施形態において１とし、データ書込線ｎＤＩ、データ読出線ＤＯは、ページバッファ群１３におけるページバッファＰＢ各々に共通に接続されているものとする。
【００５６】
また、カラムアドレス信号ＹＷは、書き込み動作においてページバッファＰＢに入力される信号であり、カラムアドレス信号ＹＲは、読み出し動作等においてページバッファＰＢに入力される信号であるものとする。つまり、カラムデコーダ１５は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号ＹＷを出力し、これによりデータ書込線ｎＤＩのデータがページバッファＰＢに入力される。また、カラムデコーダ１５は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号ＹＲを出力し、これによりページバッファＰＢからのデータがデータ読出線ＤＯに読み出される。
【００５７】
ページバッファ群１３を構成する複数のページバッファＰＢ各々は、いずれも同様の構成をしており、以下に一つのページバッファＰＢの回路構成を説明する。
ページバッファＰＢは、トランジスタ３１、３２、３３、３４、３７、３８、４０、４１、４２、４３及び４４と、ラッチＬＴから構成されている。
ここで、トランジスタ３１、及び３２は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３２から４４は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴは、インバータＩＶ１及びＩＶ２から構成されている。ここで、インバータＩＶ１は、出力端子が接続点Ｎ２においてインバータＩＶ２の入力端子に接続され、入力端子が接続点Ｎ１においてインバータＩＶ２の出力端子に接続されている。
【００５８】
トランジスタ３１は、ソースが電源配線に接続され、ゲートに制御信号ｐＬＯＡＤの配線が接続され、ドレインが接続点ＳＯに接続されている。
トランジスタ３２は、ソースが電源配線に接続され、ゲートに制御信号ＰＢＲＳＴの配線が接続され、ドレインが接続点Ｎ１に接続されている。
トランジスタ３３は、ドレインが接続点Ｎ１に接続され、ゲートが接続点ＳＯに接続され、ソースがトランジスタ３４のドレインに接続されている。
トランジスタ３４は、ドレインがトランジスタ３３のソースに接続され、ゲートが制御信号ＰＢＬＣＨの配線に接続され、ソースが接地されている。
【００５９】
トランジスタ３７は、ドレインが接続点Ｎ２に接続され、ゲートがデータ書込線ｎＤＩに接続され、ソースがトランジスタ３８のドレインに接続されている。
トランジスタ３８は、ドレインがトランジスタ３７のソースに接続され、ゲートがカラムアドレス信号ＹＷの配線に接続され、ソースが接地されている。
【００６０】
トランジスタ４０は、ドレインが接続点ＳＯに接続され、ゲートが制御信号ｐＰＧＭの配線に接続され、ソースが接続点Ｎ２に接続されている。
トランジスタ４１は、ドレインがビット線ＢＬに接続され、ゲートが制御信号ＢＬＳＨＦの配線に接続され、ソースが接続点ＳＯに接続されている。
トランジスタ４２は、ドレインが接続点ＳＯに接続され、ゲートが制御信号ｐＤｉｓの配線に接続され、ソースが接地されている。
【００６１】
トランジスタ４３は、ドレインがデータ読出線ＤＯに接続され、ゲートがカラムアドレス信号ＹＲの配線に接続され、ソースがトランジスタ４４のドレインに接続されている。
トランジスタ４４は、ドレインがトランジスタ４３のソースに接続され、ゲートが接続点Ｎ２に接続され、ソースが接地されている。
他のページバッファＰＢも、上述したページバッファＰＢと同様の構成である。
【００６２】
次に、図５は不揮発性メモリセルに記憶されているデータの各動作モードにおけるラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。まず、図５を用いて、ページバッファＰＢの動作を以下に説明する。
【００６３】
＜読み出し動作＞
読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出しモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＢＬＣＨ、制御信号ｐＰＧＭ、制御信号ＢＬＳＨＦ、及び制御信号ｐＤｉｓを「Ｌ」レベルとし、制御信号ｐＬＯＡＤ、及び制御信号ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＹＷ、及びカラムアドレス信号ＹＲを「Ｌ」レベルとしている。
【００６４】
不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、まず制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、強制的に接続点Ｎ１に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴにおいて、接続点Ｎ１に「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、図５に示すデータ設定（RESET STATE）としてリセット処理を終了する。
【００６５】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルに、制御信号ＢＬＳＨＦを「Ｈ」レベルにそれぞれ変化させる。
これにより、トランジスタ３１及びトランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。
【００６６】
ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄを０Ｖとする。また、ロウデコーダ１４は、選択されたワード線ＷＬ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、選択ワード線Ｗｏｒｄ以外の非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
【００６７】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに、制御信号ＢＬＳＨＦを「Ｌ」レベルにそれぞれ変化させる。
この結果、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「０」データが書き込まれているとき、不揮発性メモリセルＭＣはオフ状態であり、ビット線ＢＬは「Ｈ」レベルを維持する。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき（もともと消去状態にあり、閾値電圧が負のとき、或いは、「０」データが十分書き込まれず、閾値電圧が読み出し電圧Ｖｒｅａｄ未満の状態にあるとき）、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化する。
【００６８】
次に、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。これにより、トランジスタ４１がオン状態となり、ビット線ＢＬと接続点ＳＯが接続され、接続点ＳＯのレベルはビット線と同電位へと変化する。
続いて、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
不揮発性メモリセルＭＣに「０」データが書き込まれているとき、接続点Ｎ１の電位は、トランジスタ３３及び３４を介する電流により、「Ｌ」レベルに変化する。また、接続点Ｎ２の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣが消去状態にあるか、「０」データが書き込まれず閾値電圧が負電圧であるとき、接地点に対して電流が流れず、接続点Ｎ１は「Ｈ」レベルのままである。同様に、接続点Ｎ２の電位も、「Ｌ」レベルのままである。
【００６９】
制御回路２０は、データ読出線ＤＯを「Ｈ」レベルにプリチャージしており、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＹＲを「Ｈ」レベルとする。
これにより、トランジスタ４３がオン状態となり、不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点Ｎ２が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線ＤＯは「Ｌ」レベルへ変化する。入出力回路１７は、この「Ｌ」レベルのデータを、外部に「０」データとして出力する（図５に示すRead_Pass）。
【００７０】
一方、不揮発性メモリセルＭＣに「１」のデータが書き込まれている場合、接続点Ｎ２が「Ｌ」レベルであり、トランジスタ４４がオン状態となるため、データ読出線ＤＯは「Ｈ」レベルのままである。入出力回路１７は、この「Ｈ」レベルのデータを、外部に「１」データとして出力する。書き込み動作において不揮発性メモリセルＭＣにデータ「１」が書き込まれている場合（もともと消去状態にある場合）、「１」データが「１」データとして読み出され、書き込み動作においてデータ「０」を書き込んだにもかかわらず消去状態にある場合（閾値電圧が負電圧の状態にある場合）、「１」データが読み出される（それぞれ図５に示すRead_Pass、Read_Fail）。
【００７１】
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、読み出し処理を終了する。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、ラッチＬＴの判定処理を終了する。また、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに維持したまま、制御信号ｐＤｉｓを「Ｈ」レベルへ変化させ、ビット線ＢＬの電荷を放電（ディスチャージ）する。制御回路２０は、ビット線のディスチャージ後、制御信号ｐＤｉｓ及び制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させ、ビット線ＢＬと接続点ＳＯとを非接続とし、読み出し処理を終了する。
【００７２】
＜消去ベリファイ動作＞
次に、消去ベリファイ（Erase Verify）動作について説明する。消去ベリファイ動作においては、選択ブロックＢＬＣの全不揮発性メモリセルに対して上述の消去処理を行い、データが正常に消去されたか否かの判定を、ブロックＢＬＣ単位で行う。
外部からブロック単位の消去指示を示すコマンドデータが入力され、コマンドレジスタ１８には消去モードとするデータが設定される。制御回路２０は、このデータに基づいて、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックＢＬＣの不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。
【００７３】
これにより、消去電圧が印加されたブロックＢＬＣ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
続いて、選択ブロックＢＬＣの消去が実行された後、コマンドレジスタ１８には消去ベリファイモードとするデータが設定される。制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＢＬＣＨ、制御信号ｐＰＧＭ、制御信号ＢＬＳＨＦ、及び制御信号ｐＤｉｓを「Ｌ」レベルとし、制御信号ｐＬＯＡＤ、及び制御信号ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＹＷ、及びカラムアドレス信号ＹＲを「Ｌ」レベルとしている。
【００７４】
制御回路２０は、まず制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、強制的に接続点Ｎ１に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴにおいて、接続点Ｎ１に「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、図５に示すデータ設定（RESET STATE）としてリセット処理を終了する。
【００７５】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルに、制御信号ＢＬＳＨＦを「Ｈ」レベルにそれぞれ変化させる。
これにより、トランジスタ３１及びトランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。
【００７６】
続いて、制御回路２０は、ロウデコーダ１４を制御し、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬに書込み禁止電圧Ｖｐａｓｓを、内部ワード信号ＧＷＬに０Ｖを供給する。選択ブロックＢＬＣにおいて、入力される選択ゲート信号ＳＳＬ、選択ゲート信号ＳＧＬは書込み禁止電圧Ｖｐａｓｓとなり、ＮＡＮＤセルストリングＮＡはビット線と接続される。また、選択ブロックＢＬＣにおいて、ワード線ＷＬは、選択ワード線Ｗｏｒｄ、非選択ワード線Ｗｏｒｄに係らず、０Ｖが供給される。
【００７７】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに、制御信号ＢＬＳＨＦを「Ｌ」レベルにそれぞれ変化させる。
これにより、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが全てオン状態の場合、ＮＡＮＤセルストリングＮＡは導通状態となるので、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる。
一方、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルストリングＮＡが非導通状態となるので、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる。
また、接続点ＳＯは、不揮発性メモリセルＭＣに「０」データが書き込まれており、ビット線ＢＬが「Ｈ」レベルの場合、「Ｈ」レベルのままであり、不揮発性メモリセルＭＣが消去され、ビット線ＢＬが「Ｌ」レベルの場合、「Ｈ」レベルから「Ｌ」レベルに変化する。
【００７８】
次に、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。これにより、トランジスタ４１がオン状態となり、ビット線ＢＬと接続点ＳＯが接続され、接続点ＳＯのレベルはビット線と同電位へと変化する。
続いて、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
これにより、ＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去された場合、接続点ＳＯの電位が「Ｌ」レベルとなるので、ラッチＬＴにおいて、接続点Ｎ１は「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベルのままである。一方、ＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが一つでもデータ消去されないと、接続点ＳＯの電位が「Ｈ」レベルのままであり、ラッチＬＴの接続点Ｎ１は「Ｌ」レベル、接続点Ｎ２は「Ｈ」レベルと変化する。
【００７９】
選択ブロックＢＬＣのＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去されたか否かを示すデータが、ビット線ＢＬを介して全てのページバッファＰＢのラッチＬＴに読み出されるまでに、制御回路２０は、データ読出線ＤＯを「Ｈ」レベルにプリチャージしている。
カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＹＲを「Ｈ」レベルとする。
【００８０】
これにより、トランジスタ４３がオン状態となり、ＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去された場合、接続点Ｎ２が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線ＤＯは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すEraseVerify_Pass）。
一方、ＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが一つでもデータ消去されない場合、接続点Ｎ２が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線ＤＯは「Ｌ」レベルへ変化する。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すEraseVerify_Fail）。
【００８１】
このデータ読み出し動作は、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＹＲを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴからのデータ読み出し動作を繰り返して行う。
【００８２】
そして、制御回路２０は、すべてのページバッファＰＢからデータ読出線ＤＯに読み出される信号が「Ｈ」レベルである場合、データ消去が正常に完了したと判定し、消去動作を終了する。一方、データ読出線ＤＯに読み出される信号が一つでも「Ｌ」レベルにある場合、再消去動作及び消去ベリファイ動作を実行する。
【００８３】
この再消去動作後の消去ベリファイ動作においては、ページバッファＰＢのラッチＬＴにおけるデータをリセットして上記消去ベリファイ動作が再実行される。これにより、再消去動作に続く消去ベリファイ動作において、接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベル（リセット状態）となり、制御回路２０が、データ消去が正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで、消去動作及び消去ベリファイ動作が実行される。
【００８４】
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、消去ベリファイ処理を終了する。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、ラッチＬＴの判定処理を終了する。また、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに維持したまま、制御信号ｐＤｉｓを「Ｈ」レベルへ変化させ、ビット線ＢＬの電荷を放電（ディスチャージ）する。制御回路２０は、ビット線のディスチャージ後、制御信号ｐＤｉｓ及び制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させ、ビット線ＢＬと接続点ＳＯとを非接続とし、消去ベリファイ処理を終了する。
【００８５】
＜書き込み動作＞
次に、Ｗｒｉｔｅ（書き込み）動作について説明する。書き込み動作においては、データ書込線ｎＤＩからページバッファＰＢのラッチＬＴにデータを書き込み、書き込んだデータを用いて、不揮発性メモリセルに対して「０」データまたは「１」データを書き込む動作を行う。
書き込み動作において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込み動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＢＬＣＨ、制御信号ｐＰＧＭ、制御信号ＢＬＳＨＦ、及び制御信号ｐＤｉｓを「Ｌ」レベルとし、制御信号ｐＬＯＡＤ、及び制御信号ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＹＷ、及びカラムアドレス信号ＹＲを「Ｌ」レベルとしている。
【００８６】
制御回路２０は、まず制御信号ｐＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１がオン状態となり、接続点ＳＯが「Ｈ」レベルとなり、トランジスタ３３がオン状態となる。また、トランジスタ３４がオン状態となることにより、強制的に接続点Ｎ１に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴにおいて、接続点Ｎ１に「Ｌ」レベル、接続点Ｎ１に「Ｈ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１及び３４をオフ状態とし、データ設定としてのリセット処理を終了する（図５に示すRESET STATE）。
【００８７】
そして、カラムデコーダ１５は、カラムアドレス信号ＹＷを出力し、トランジスタ３８をオン状態とする。
次に、制御回路２０は、不揮発性メモリセルＭＣに対して、外部からの「０」データまたは「１」データを書き込むため、入出力回路１７を制御する。入出力回路１７は、外部からの「０」データ、「１」データに対応して、データ書込線ｎＤＩを、それぞれ「Ｈ」レベル、「Ｌ」レベルとする。
「０」データを書き込むため、データ書込線ｎＤＩに「Ｈ」レベルを供給すると、ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベルの状態となる。一方、「１」データを書き込むため、データ書込線ｎＤＩに「Ｌ」レベルを供給すると、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルの状態であり、これは上記初期状態が維持されることになる（図５に示すINHIBIT STATE）。
【００８８】
なお、この書き込み処理において、ページバッファＰＢにおけるラッチＬＴへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＹＷを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴへの書き込み動作を繰り返して行う。
【００８９】
そして、制御回路２０は、制御信号ｐＰＧＭ及び制御信号ＢＬＳＨＦを「Ｈ」レベル変化させる。
これにより、トランジスタ４０及び４１がオン状態となり、データ「０」を書き込むべき不揮発性メモリセルＭＣのＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは０Ｖに維持される。一方、データ「１」を書き込むべき不揮発性メモリセルＭＣ（データ「０」を書き込まない、消去状態が維持される不揮発性メモリセルＭＣ）のＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは、「Ｈ」レベルにプリチャージされる。
【００９０】
ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、書込み禁止電圧Ｖｐａｓｓを供給する。
【００９１】
これにより、選択ワード線Ｗｏｒｄに接続されているデータ「０」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｌ」レベルとなり、不揮発性メモリセルＭＣの浮遊ゲートに対して電子が注入され、閾値電圧が上昇し「０」データが書き込まれる。
また、データ「１」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、不揮発性メモリセルＭＣの浮遊ゲートに対して電子は注入されず、データ「１」が維持される。
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込み処理を終了する。
また、制御回路２０は、制御信号ｐＰＧＭ及び制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させ、ビット線ＢＬと接続点ＳＯとを非接続とし、また、ラッチＬＴと接続点ＳＯとの接続を非接続とし、書き込み処理を終了する。
【００９２】
＜書き込みベリファイ動作＞
書き込みベリファイ動作において、制御回路２０は、メモリセルに書き込むべきデータが正常に書き込まれたか否かの判定（書き込みベリファイ動作）を行うため、ページバッファＰＢに不揮発性メモリセルＭＣのデータを読み出す。
すなわち、不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ｐＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。これにより、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。
【００９３】
ロウデコーダ１４は、選択ワード線Ｗｏｒｄを０Ｖとし、選択された選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
【００９４】
次に、制御回路２０は、制御信号ｐＬＯＡＤを「Ｈ」レベルに、制御信号ＢＬＳＨＦを「Ｌ」レベルにそれぞれ変化させる。
選択ワード線Ｗｏｒｄがゲートに接続されている不揮発性メモリセルＭＣに「０」データが記憶されている場合、ビット線ＢＬはディスチャージされず、「Ｈ」レベルを維持する。一方、不揮発性メモリセルＭＣに「１」データが記憶されている場合（もともと消去されている状態の場合、または、「０」データを書き込んだにもかかわらず、閾値電圧が負電圧である場合、ビット線ＢＬはディスチャージされ「Ｌ」レベルとなる。
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
【００９５】
次に、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。これにより、トランジスタ４１がオン状態となり、ビット線ＢＬと接続点ＳＯが接続され、接続点ＳＯのレベルはビット線と同電位へと変化する。
続いて、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
【００９６】
これにより、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点ＳＯが「Ｈ」レベルのままなので、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルと変化する。
一方、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれていない場合、接続点ＳＯが「Ｌ」レベルとなり、ラッチＬＴを反転できず、ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ１が「Ｌ」レベルと、ラッチＬＴは、書き込んだ状態（RESET STATEとは反対の状態）を維持する。
また、「１」データが書き込まれている不揮発性メモリセルＭＣの場合は、接続点ＳＯが「Ｌ」レベルとなっても、ラッチＬＴは初期状態を維持しているので、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルと、ラッチＬＴは、リセット状態(RESET STATE)を維持する。
【００９７】
選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファＰＢのラッチＬＴに読み出されたまでに、制御回路２０は、データ読出線ＤＯを「Ｈ」レベルにプリチャージしている。カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＹＲを「Ｈ」レベルとする。
【００９８】
これにより、トランジスタ４３がオン状態となり、不揮発性メモリセルＭＣに「０」データが書き込まれた場合、接続点Ｎ２が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線ＤＯは「Ｌ」レベルに変化する。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すWriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＭＣにデータ「０」を書き込んだにもかかわらずデータ「０」が書き込まれていない場合（閾値電圧が負電圧の状態にある場合）、接続点Ｎ２が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線ＤＯは「Ｈ」のままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すWriteVerify_Fail）。
また、不揮発性メモリセルＭＣに「１」のデータが書き込まれた場合、接続点Ｎ２は「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線ＤＯは「Ｌ」レベルに変化する。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すWriteVerify_Pass）。
【００９９】
この書き込みベリファイ動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＹＲを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴからデータ読出線ＤＯへのデータ読み出し動作を繰り返して行う。
【０１００】
そして、制御回路２０は、すべてのページバッファＰＢからデータ読出線ＤＯに読み出される信号が「Ｌ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、データ読出線ＤＯに読み出される信号が一つでも「Ｈ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。
【０１０１】
この書き込みベリファイ動作においては、ページバッファＰＢのラッチＬＴにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベル（RESET STATE）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。
【０１０２】
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込みベリファイ処理を終了する。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、ラッチＬＴの判定処理を終了する。また、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに維持したまま、制御信号ｐＤｉｓを「Ｈ」レベルへ変化させ、ビット線ＢＬの電荷を放電（ディスチャージ）する。制御回路２０は、ビット線のディスチャージ後、制御信号ｐＤｉｓ及び制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させ、ビット線ＢＬと接続点ＳＯとを非接続とし、書き込みベリファイ処理を終了する。
【０１０３】
以上、ページバッファＰＢの構成及び動作について詳細に説明した。
上述した読み出し動作、書き込みベリファイ動作、及び消去ベリファイ動作が、本願におけるメモリセルからのデータ読み出し動作に対応する。
このデータ読み出し動作において、制御回路２０は、選択ブロックＢＬＣにおける共通ソース線ＣＳＬの電位をモニターし、モニターした電位に応じて、制御信号ＢＬＳＨＦのビット線プリチャージ後における立ち上がり時刻、及び制御信号ＰＢＬＣＨの立ち上がり時刻を可変に制御している。
このため、制御回路２０は、図２に示すように、差動アンプ２０ａ、タイマ２０ｂ、及び制御信号発生回路２０ｃ（Ｃｏｒｅ Ｃｏｎｔｏｒｏｌ）を含んで構成される。
【０１０４】
差動アンプ２０ａにおいて、正転入力端子は電圧生成回路１６に接続され、基準電圧ＶＲＥＦ＿ＣＳＬが入力される。また、反転入力端子はスイッチ１４ｓを介してグローバル共通ソース線ＧＣＳＬ、及び選択ＢＬＫの共通ソース線ＣＳＬに接続され、共通ソース線ＣＳＬの電圧が入力される。
差動アンプ２０ａは、例えば制御信号発生回路２０ｃから入力される活性化制御信号（図において不図示）により活性化され、基準電圧ＶＲＥＦ＿ＣＳＬの電圧レベル≧共通ソース線ＣＳＬの電圧のとき、タイマ２０ｂを起動する比較結果信号ＣＳＬＤｅｔｅｃｔを「Ｈ」レベルに駆動する。また、差動アンプ２０ａは、基準電圧ＶＲＥＦ＿ＣＳＬの電圧レベル＜共通ソース線ＣＳＬの電圧のとき、比較結果信号ＣＳＬＤｅｔｅｃｔを「Ｌ」レベルに維持する。なお、制御信号発生回路２０ｃは、ビット線プリチャージ後において制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させた後、この活性化制御信号を差動アンプ２０ａに対して出力する。これにより、共通ソース線ＣＳＬの電位が上昇してから下降するまでの間において、差動アンプ２０ａに共通ソース線ＣＳＬの電位判定を行わせることができる。
【０１０５】
タイマ２０ｂは、例えばリングオシレータにより構成され、差動アンプ２０ａから「Ｈ」レベルの比較結果信号ＣＳＬＤｅｔｅｃｔが入力されると、時間計測を開始し、所定時間経過後に時間検出信号ＴｉｍｅＤｅｔｅｃｔを、制御信号発生回路２０ｃに対して出力する。なお、時間検出信号ＴｉｍｅＤｅｔｅｃｔは、本実施形態では複数であって、タイマ２０ｂは、比較結果信号ＣＳＬＤｅｔｅｃｔの入力時刻から順番に、時間検出信号ＴｉｍｅＤｅｔｅｃｔ１、時間検出信号ＴｉｍｅＤｅｔｅｃｔ２を、例えば「Ｌ」レベルから「Ｈ」レベルに変化させて出力する。
【０１０６】
制御信号発生回路２０ｃは、時間検出信号ＴｉｍｅＤｅｔｅｃｔ１が「Ｈ」レベルになると、制御信号ＢＬＳＨＦを先のビット線プリチャージ動作時と同様に、「Ｌ」レベルから「Ｈ」レベルへ変化させる。また、制御信号発生回路２０ｃは、時間検出信号ＴｉｍｅＤｅｔｅｃｔ２が「Ｈ」レベルになると、制御信号ＰＢＬＣＨを「Ｌ」レベルから「Ｈ」レベルへ変化させる。
【０１０７】
ここで、基準電圧ＶＲＥＦ＿ＣＳＬの電圧レベル、及び上記所定時間は、不揮発性半導体記憶装置１０の設計時に予め設定される。或いは、設計時に設定されたこれらの基準電圧ＶＲＥＦ＿ＣＳＬの電圧レベル、及び所定時間は、不揮発性半導体記憶装置１０の設計後の評価時に評価結果に基づいて設定される構成としてもよい。例えば、入出力回路１７を介してコマンドレジスタ１８に最適な電圧レベル、或いは所定時間を設定し、それぞれ差動アンプ２０ａ、タイマ２０ｂがこれらの値を参照して、上述した比較判定、時間検出信号の出力を行う構成としてもよい。
【０１０８】
以下、本願におけるメモリセルからのデータ読み出し動作における共通ソース線ＣＳＬのモニター動作について、書き込みベリファイ動作を例にして詳細に説明する。
図６は、書き込みベリファイ動作におけるタイミングチャートである。
図６（ａ）は、書き込みベリファイ動作の回数が少ない場合であって、消去セルが多い場合のページバッファＰＢの主要信号波形を示している。
また、図６（ｂ）は、書き込みベリファイ動作の回数が多くなった場合であって、プログラムセルが多くなった場合のページバッファＰＢの主要信号波形を、それぞれ示している。
【０１０９】
なお、図６において、書き込みベリファイ動作の期間を、４つの期間に分けて示している。第１の期間は、ビット線電圧のプリチャージ期間（以下、ＢＬ Ｐｒｅｃｈａｒｇｅ期間とする）であり、第２の期間はビット線の電荷放電期間（以下、ＢＬ Ｄｅｖｅｌｏｐ期間とする）である。また、第３の期間は、ラッチＬＴによる判定及びページバッファからのデータ出力期間（以下、ＳＯ Ｄｅｖｅｌｏｐ期間）であり、第４の期間は、ビット線電圧のディスチャージ期間（以下、ＢＬ Ｄｉｓｃｈａｒｇｅ期間とする）である。
【０１１０】
まず制御回路２０は、ＢＬ Ｐｒｅｃｈａｒｇｅ期間において、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させ、制御信号ｐＬＯＡＤを「Ｌ」レベルに変化させ、ビット線ＢＬを「Ｈ」レベルにプリチャージする。
次にロウデコーダ１４が、ワード線を選択すると、ビット線ＢＬが充電されるとともに、複数のＮＡＮＤセルストリングＮＡにおいて、各ビット線から共通ソース線ＣＳＬに向かって電流が流れる。しかし、トランジスタ２１ａのサイズ制限、共通ソース線ＣＳＬの配線抵抗により、共通ソース線ＣＳＬの電位が上昇する。
【０１１１】
次に、制御回路２０は、ＢＬ Ｄｅｖｅｌｏｐ期間において、まず制御信号ＢＬＳＨＦを「Ｌ」レベルに変化させ、トランジスタ４１をオフ状態とし、ページバッファＰＢとビット線ＢＬとを電気的に非接続とする。
各ＮＡＮＤセルストリングＮＡにおいて、選択されたメモリセルが消去セル（オンセル）である場合、不揮発性メモリセルＭＣは対応するビット線を「Ｌ」レベルへ放電する。
一方、選択されたメモリセルがプログラムセル（プログラムされたオフセル）である場合、メモリセルは対応するビット線の電荷を放電せず、ビット線の電位を略プリチャージされた「Ｈ」レベルに維持する。
このとき、オンセルが多い場合（すなわち、図６（ａ）に示す場合）と、オフセルが多い場合（すなわち、図６（ｂ）に示す場合）とを比較すると、図６（ａ）の方が共通ソース線へ流れる電流の電流量が多いので、共通ソース線ＣＳＬの電位の降下する時間は遅くなる。
【０１１２】
次に、制御回路２０は、ＳＯ Ｄｅｖｅｌｏｐ期間において、共通ソース線ＣＳＬの電位が基準電圧ＶＲＥＦ＿ＣＳＬのレベルを下回った場合、この下回った時点から所定期間経過後にまず制御信号ＢＬＳＨＦ（第１の制御信号）を「Ｈ」レベルに変化させ、トランジスタ４１をオン状態とし、ビット線ＢＬとページバッファＰＢの接続点ＳＯを接続する。これにより、メモリセルからのデータがページバッファＰＢに入力される。
図６（ｂ）の方が、図６（ａ）に比べて、共通ソース線ＣＳＬの電位の降下する時間は短くなるので、共通ソース線ＣＳＬの電位が基準電圧ＶＲＥＦ＿ＣＳＬに到達するまでの時間も短くなる。そのため、メモリセルからのデータがページバッファＰＢに入力される時刻を比較すると、図６（ａ）に示す場合の方が図６（ｂ）に示す場合に比べて早くなる。
【０１１３】
接続点ＳＯの電位は、メモリセルがオンセルの場合、ビット線ＢＬの電位と同様に「Ｌ」レベルへと変化する。一方、接続点ＳＯの電位は、メモリセルがオフセルの場合、ビット線ＢＬの電位と同様に「Ｈ」レベルを維持する。
次に、制御回路２０は、共通ソース線ＣＳＬの電位が基準電圧ＶＲＥＦ＿ＣＳＬのレベルを下回った時点から所定期間経過後に、制御信号ＰＢＬＣＨ（第２の制御信号）を「Ｈ」レベルに変化させ、トランジスタ３４をオン状態として、ラッチＬＴにより接続点ＳＯの電位、すなわちビット線ＢＬの電位を判定させる。これにより、メモリセルから読み出されたデータがページバッファＰＢにおいて判定される。
接続点ＳＯの電位が「Ｈ」レベルある場合、接続点Ｎ１の電位は「Ｌ」レベル、接続点Ｎ２の電位は「Ｈ」レベルに変化し、不揮発性メモリセルＭＣはオフセルと判定される。一方、不揮発性メモリセルＭＣをオフセルとなるようにプログラムしたにも関らず、不揮発性メモリセルＭＣが未だオンセルの場合、接続点ＳＯの電位が「Ｌ」となるので、接続点Ｎ１の電位は「Ｈ」レベル、接続点Ｎ２の電位は「Ｌ」レベルのままであり、不揮発性メモリセルＭＣはオフセルと判定される。
【０１１４】
続いて、ＢＬ Ｄｉｓｃｈａｒｇｅ期間において、制御回路２０は、ロウデコーダ１４がワード線を「Ｌ」レベルにした後、制御信号ＢＬＳＨＦをより高い電圧レベルに昇圧して、接続点ＳＯとビット線ＢＬとの間のトランジスタ４１のインピーダンスを下げるとともに、制御信号ｐＤｉｓを「Ｈ」レベルとしてトランジスタ４２をオン状態とする。これにより、ビット線ＢＬの電位は０Ｖに放電され、プログラムループの１回分が終了する。
【０１１５】
上述したように、本実施形態の不揮発性半導体記憶装置１０は、メモリセルからデータを読み出す動作において、ページバッファＰＢへのビット線ＢＬからのデータ入力時刻、及び入力されたデータのラッチＬＴによる判定時刻を、複数のビット線ＢＬのソース側に共通に設けられる共通ソース線ＣＳＬの電圧レベルに応じて可変とする制御回路２０を有している。そのため、選択された１ページ内のデータ「１」の個数によりページバッファへのデータ入力時刻、及びラッチによる判定時刻を可変とすることができる。これにより、ページバッファのラッチへの誤ったデータの書き込みを抑制するため、１ページ内のデータ「１」の個数（オンセルの個数）に対応させ、１ページ内のデータ「１」の個数（オンセルの個数）に対応させ、ページ各々のラッチにおけるＳＯ Ｄｅｖｅｌｏｐのタイミングを調整する不揮発性半導体記憶装置を提供することができる。
【０１１６】
特に、図６を参照して説明したように、書き込み動作と書き込みベリファイ動作からなるプログラムループ（Program Loop）の回数が進み、多くのセルがプログラムされる場合に、メモリセルからの読み出しデータのページバッファＰＢへの入力時刻、及び入力されたデータのラッチＬＴによる判定開始時刻を早めることができる。そのため、トータルのプログラム時間を早くすることができる。また、共通ソース線ＣＳＬの電位が十分下がり切ってからの時間が短くなるため、オフセルにリーク電流が流れる時間を減らすことができるので、装置全体のリーク電流を減少することもできる。
【０１１７】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【０１１８】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１３…ページバッファ群、１４…ロウデコーダ、１４ｓ…スイッチ、１５…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、２０ａ…差動アンプ、２０ｂ…タイマ、２０ｃ…制御信号発生回路、２１…転送トランジスタ群、２１ａ，３１，３２，３３，３４，３７，３８，４０，４１，４２，４３，４４，ＭＴＳ，ＭＴＧ，ＭＴ０，ＭＴＮ，ＭＴＣ…トランジスタ、ＢＬ，ＢＬ０，ＢＬ１…ビット線、ＢＬＣ…ブロック、ＣＳＬ…共通ソース線、ｎＤＩ…データ書込線、ＤＯ…データ読出線、ＩＶ１，ＩＶ２…インバータ、ＬＴ…ラッチ、ＭＣ，ＭＣ０，ＭＣ４…不揮発性メモリセル、Ｎ１，Ｎ２，ＳＯ…接続点、ＮＡ…ＮＡＮＤセルストリング、ＰＢ…ページバッファ、ＳＧ１，ＳＧ２…選択トランジスタ、ＷＬ，ＷＬ０，ＷＬ４，Ｗｏｒｄ…ワード線、ＳＳＬ，ＳＧＬ…選択ゲート信号、ＧＳＳＬ，ＧＳＧＬ…内部選択ゲート信号、ＧＷＬ，ＧＷＬ０…内部ワード信号、ＧＣＳＬ…グローバル共通ソース線、ＢＬＫＳＥＬ…ブロック選択信号、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…書込み禁止電圧、Ｖｒｅａｄ…読み出し電圧、ＶＬ…低電圧、ＶＣＣ…電源電圧、ｐＬＯＡＤ，ＢＬＳＨＦ，ＰＢＲＳＴ，ＰＢＬＣＨ，ｐＰＧＭ，ｐＤｉｓ…制御信号、ＹＲ，ＹＷ…カラムアドレス信号、ＴｉｍｅＤｅｔｅｃｔ，ＴｉｍｅＤｅｔｅｃｔ１，ＴｉｍｅＤｅｔｅｃｔ２…時間検出信号、ＶＲＥＦ…基準電圧、ＣＳＬＤｅｔｅｃｔ…比較結果信号
【図１】
2013125576.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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