(57)【要約】【課題】  配線層を増やすことなく全画素同時の電子シャッターを実現する。【解決手段】  フォトダイオードとフォトダイオードの信号電荷をメモリ部に転送する第１転送手段と、メモリ部に転送された信号電荷をフローティングディフュージョン部に転送する第２転送手段と、フローティングディフュージョン部をリセットするリセット手段と増幅ＭＯＳトランジスタと定電流源からなるソースフォロア回路を有する撮像素子であって、第１転送手段の開閉を行う信号と、リセット手段の開閉を行う転送兼リセット信号と第２転送手段を開閉する第２転送信号を同時刻に印加し、一定時間後に転送兼リセット信号を印加し、フローティングディフュージョンのリセットレベルを読み出す動作を行い、第２転送信号を印加し、フローティングディフュージョンに転送された電荷を信号レベルとして読み出す動作を行い、信号レベルと前記リセットレベルの差分をとる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
受光量に応じて光電荷を発生する受光部と受光部からの信号電荷を転送する第１転送手段と、前記第１転送手段により転送された信号電荷を一時的に保持するメモリ部と、メモリ部に転送された信号電荷を転送する第２転送手段と、第２転送手段により信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部を定電位にリセットするリセット手段と増幅ＭＯＳトランジスタと定電流源からなるソースフォロア回路を有する撮像素子であって、前記第１転送手段の開閉を行う信号と、前記リセット手段の開閉を行う信号が同一であることを特徴とする撮像装置。
【請求項２】
前記第１転送手段の開閉を行う信号と、前記リセット手段の開閉を行う転送兼リセット信号と前記第２転送手段を開閉する第２転送信号を同時刻に印加し、一定時間後に前記転送兼リセット信号を印加し、前記フローティングディフュージョンのリセットレベルを読み出すリセットレベル読み出し動作を行い、前記第２転送信号を印加し、前記フローティングディフュージョンに転送された電荷を信号レベルとして読み出す信号レベル読み出し動作を行い、前記信号レベルと前記リセットレベルの差分をとることを特徴とする請求項１に記載の撮像装置。
【請求項３】
さらに、受光部で発生した電荷を排出するオーバーフロードレイン構造を備えたことを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記第１転送手段の開閉を行う信号と、前記リセット手段の開閉を行う転送兼リセット信号と前記第２転送手段を開閉する第２転送信号を同時刻に印加し、一定時間後に前記転送兼リセット信号を印加し、前記オーバーフロードレインによって全受光部の電荷を排出する動作を行った後に、前記リセットレベル読み出し動作と前記信号レベル読み出し動作に先立ち、前記転送兼リセット信号を印加することを特徴とする請求項３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラやデジタルビデオカメラなどの撮像装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳＡＰＳを撮像素子として使用し、撮影した画像を記録するデジタルカメラやデジタルビデオカメラなどの撮像装置が発売されている。これらの撮像装置では電子シャッターの機能を持たせるような技術が導入されている。ＣＭＯＳＡＰＳにおける電子シャッターの一つの方式として、ローリング電子シャッターにおける電子シャッター機能の実現がなされている。ローリング電子シャッターでは、同一行における蓄積動作は、同一時刻に行われるが、異なる行における蓄積動作が同時に行われないため、被写体の動きが蓄積時間に対して十分に早い場合や、手ぶれをしたときに画面の上下で画像がゆがむという問題があった。
【０００３】
この問題に対して、特許文献１と特許文献２などでは、蓄積動作の時刻を同一にした全画素同時電子シャッター動作を実現することで、解決を図っている。特許文献１−２に開示されている技術では、電荷蓄積部であるフローティングディフュージョンとフォトダイオードの間に、さらに電荷蓄積部を導入している。さらに電荷蓄積部とフォトダイオード、電荷蓄積部とフローティングディフュージョンを分離するために、ＭＯＳトランジスタによるスイッチを導入している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４３７４４号公報
【特許文献２】特開２００７−０５３２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年では多画素化のために、画素ピッチを縮小する要求がある。ところが、前述の技術では、従来の画素構成に対し、スイッチが１つとスイッチを駆動するための配線層が必要となるため、多画素化と相反する要素をもっている。
【０００６】
本発明では、全画素同時の電子シャッターを配線層を増やすことなく実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、
受光量に応じて光電荷を発生する受光部と受光部からの信号電荷を転送する第１転送手段と、前記第１転送手段により転送された信号電荷を一時的に保持するメモリ部と、メモリ部に転送された信号電荷を転送する第２転送手段と、第２転送手段により信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部を定電位にリセットするリセット手段と増幅ＭＯＳトランジスタと定電流源からなるソースフォロア回路を有する撮像素子であって、前記第１転送手段の開閉を行う信号と、前記リセット手段の開閉を行う信号が同一であることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、配線層を増やすことなく全画素同時の電子シャッターを実現するという効果を得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の撮像素子の全体構成を概略的に示す図である。
【図２】本発明の第１の実施形態を示す固体撮像素子の画素部の等価回路図である。
【図３】本発明の第１の実施形態の撮像装置の駆動方法を概略的に示す図である。
【図４】第２の実施形態の画素部の構成を示す図である。
【図５】本発明の第２の実施形態の撮像装置の駆動方法を概略的に示す図である。
【図６】本発明の実施の形態の撮像装置を示す図である。
【発明を実施するための形態】
【００１０】
［実施例］
以下、本発明の第１の実施形態について図面を用いて説明する。図１は本発明の第１の実施形態の撮像素子の概略を示す図である。
【００１１】
図１において撮像素子は、画素アレイ１０１と、画素アレイ１０１における行を選択する垂直選択回路１０２、画素アレイ１０１における列を選択する水平選択回路１０４、画素アレイ１０１中の画素のうち垂直選択回路１０２及び水平選択回路１０４によって選択される画素の信号を読み出す読み出し回路１０３を含んで構成されうる。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路１０２、水平選択回路１０４、信号読み出し部１０３等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。
【００１２】
典型的には、垂直選択回路１０２は、画素アレイ１０１の複数の行を順に選択し、水平選択回路１０４は、垂直選択回路１０２によって選択されている行を構成する複数の画素を順に選択するように画素アレイの複数の列を順に選択する。
【００１３】
画素アレイ１０１は、２次元の画像を提供するために、複数の画素を２次元アレイ状に配列して構成される。
【００１４】
図２は、撮像素子における１画素の構成を示す図である。撮像素子において、２次元の画像を提供する画素アレイは、複数の画素を２次元アレイ状に配列して構成される。
【００１５】
各画素１０１は、フォトダイオード(以下、ＰＤとも記す)２０２、第１転送スイッチ２０３、画素メモリ２０４、第２転送スイッチ２０５、フローティングディフュージョン部（以下、ＦＤとも記す）２０６、リセットスイッチ２０７、増幅ＭＯＳアンプ２０８、及び、選択スイッチ２０９を含んで構成されうる。
【００１６】
ＰＤ２０２は、光学系を通して入射する光を光電変換する光電変換部として機能する。第１転送スイッチ２０３は、そのゲート端子に入力されるパルスφ１によって駆動され、ＰＤ２０２で発生した電荷を画素メモリ２０４に転送する。第２転送スイッチ２０５は、そのゲート端子に入力される転送パルスφＴＸによって駆動され、画素メモリ２０４に蓄積された電荷をＦＤ２０６に転送する。ＦＤ２０６は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。
【００１７】
増幅ＭＯＳアンプ２０８は、ソースフォロアとして機能し、そのゲートにはＦＤ２０６で電荷電圧変換された信号が入力される。選択スイッチ２０９は、そのゲートに入力される垂直選択パルスφＳＥＬによって駆動される。垂直選択パルスφＳＥＬがアクティブレベル（ハイレベル）になると、画素アレイの該当する行に属する画素の選択スイッチ２０９が導通状態になり、増幅ＭＯＳアンプ２０８のソースが垂直信号線２１０に接続される。
【００１８】
リセットスイッチ２０７は、そのゲートに入力されるパルスφ１によって駆動されて、ＦＤ２０６に蓄積されている電荷を除去する。
【００１９】
ＦＤ２０６及び増幅ＭＯＳアンプ２０８他、垂直信号線２１０に定電流を供給する定電流源によってフローティングディフュージョンアンプが構成される。選択スイッチ２０９で選択された行を構成する各画素において、ＦＤ２０６に転送される電荷がＦＤ２０６で電圧信号に変換される。その後、フローティングディフュージョンアンプを通じて対応する信号読み出し部１０３に出力される。
【００２０】
本発明の第１の実施形態の駆動パターンを図３に示す。ｎ、ｎ＋１、ｎ＋２はそれぞれｎ行目、ｎ＋１行目、ｎ＋２行目を表す。ここでは、ｎからｎ＋２までの３行分のパルスを用いて説明する。時刻ｔ３０１の間に、パルスφ１ｎ〜φ１ｎ＋２の全行分のφ１とパルスφＴＸｎ〜φｎ＋２の全行分のφＴＸを印加する。それによって、リセットスイッチ２０７と第１転送スイッチ２０３と第２転送スイッチ２０５をオンし、ＰＤと画素メモリとＦＤの電位が初期電位にリセットされ、露光が開始する。その後、時刻ｔ３０２の間に、パルスφ１ｎ〜φ１ｎ＋２の全行分のφ１を印加することによって、リセットスイッチ２０７と第１転送スイッチ２０３をオンすることで、ＦＤをリセットしながら、同時にＰＤに溜まった電荷を画素メモリに転送する。ここで、時刻ｔ３０１から時刻ｔ３０２の終わりまでのｔ３０３が、蓄積時間となる。すなわち、時刻ｔ３０３の間にすべての画素の蓄積が開始し、終了されるので、全画素同時の電子シャッターとなる。
【００２１】
その後、時刻ｔ３０４の間にｎ行目のパルスφＳＥＬｎを印加し、選択スイッチ２０９をオンすることで読み出し行を選択する。時刻ｔ３０５の間にＦＤのリセット電位を信号読み出し部１０３に読みだす。
【００２２】
時刻ｔ３０６の間にパルスΦＴＸｎをオンする。それにより、スイッチ２０５がオンし、画素メモリに蓄積された電荷がＦＤに読み出される。時刻ｔ３０７の間にＦＤの電位を信号読み出し部１０３に読みだす。信号読み出し部１０３では、時刻ｔ３０５の間にサンプリングしたＦＤのリセット電位と時刻ｔ３０７の間にサンプリングしたＦＤの信号電位の差分を出力する。それによって回路の固定パターンノイズを低減し、また画素のリセットスイッチのばらつきによるノイズを低減する。時刻ｔ３０８の期間において、水平選択回路１０４を動作されることによって、読み出し回路部１０３に保存されたｎ行目の信号を列毎に読み出す。
【００２３】
時刻ｔ３０８が終わると次にｎ＋１行目の信号を読みだす。ｎ行目と同様にパルスφＳＥＬｎ＋１を印加し、選択スイッチ２０９をオンすることで読み出し行を選択する。時刻ｔ３１０の間にＦＤのリセット電位を信号読み出し部１０３に読みだす。
【００２４】
時刻ｔ３１１の間にパルスΦＴＸｎ＋１をオンする。それにより、スイッチ２０５がオンし、画素メモリに蓄積された電荷がＦＤに読み出される。時刻ｔ３１２の間にＦＤの電位を信号読み出し部１０３に読みだす。信号読み出し部１０３では、時刻ｔ３１０の間にサンプリングしたＦＤのリセット電位と時刻ｔ３１２の間にサンプリングしたＦＤの信号電位の差分を出力する。時刻ｔ３１３の期間において、水平選択回路１０４を動作されることによって、読み出し回路部１０３に保存されたｎ＋１行目の信号を列毎に読み出す。以下、すべての行に対して、同様に駆動を行う。
【００２５】
前述の回路構成、駆動方法によって、画素部の配線を増やすことなく、全画素同時の電子シャッターを実現可能となる。
【００２６】
以下、本発明の第２の実施形態について図面を用いて説明する。本発明の第１の実施形態では、期間ｔ３０２が終了した後に、１行づつ読み出しを行うため、期間ｔ３０２の終了から信号読み出しまでの時間が行によって異なる。本発明では、ＦＤのリセット電位と信号電位の差分をとり、ノイズを低減している。しかし、期間ｔ３０２の終了から読み出しまでの間にＦＤ部に暗電流が発生すると、読み出しが遅い行ほど、暗電流によってＦＤのリセット電位が上昇してしまう。通常では問題はないが、暗電流の多い高温などの条件になると、ＦＤ部の暗電流によって、ＦＤ部の電位が上昇してしまうので、増幅ＭＯＳアンプ２０８や読み出し回路１０３の入力レンジをはずしてしまう問題がある。一方、画素メモリ部は表面をｐ型領域にしたり、画素メモリ部を半導体内部に埋め込むことで、暗電流を低減することが可能である。そこで、第２の実施形態では、第１の実施形態で問題になるＦＤ部の暗電流について対策する。
【００２７】
第２の実施形態の画素部の構成を図４に示す。図中の２０２から２０６はそれぞれ図２の構成要素を示す。半導体基板はｎ型で構成されている。基板中に接地されたｐ型領域を備えている。ＰＤ２０２はｎ型半導体で構成され、表面には暗電流を抑えるためのｐ型領域を備える。画素メモリ２０４とＦＤ２０６はｎ型領域で構成される。第１転送スイッチ２０３と第２転送スイッチ２０５はポリシリコンなどで構成される。ここでｎ型半導体の基板４０１の電位を変動させることでオーバーフロードレイン動作を行う。具体的にはオーバーフロードレイン動作はドレイン電圧ＶＯＦＤが低いときにはＰＤの電荷を排出せず、ＶＯＦＤが高いときにはＰＤの電荷を排出する。
【００２８】
図５は本発明の第２の実施形態の駆動パターンを示す。第１の実施形態と異なる点として、時刻ｔ５０１において、ｎ＋１行目の読み出しの際にパルスφ１ｎ＋１をオンする。それによって、リセットトランジスタ２０７が開閉するので、期間ｔ３０２終了からｎ＋１行目の読み出しまでの期間ｔ５０２にＦＤで発生した暗電流をリセットできる。
【００２９】
また、期間ｔ５０１でφ１ｎ＋１をオンすると、期間ｔ５０２の間にＰＤで再発生した電荷が画素メモリに転送されてしまう。そこで、期間ｔ３０２が終了した後にＰＤで再発生した電荷をオーバーフロードレインに排出するために、ＶＯＦＤの電位を低レベルから高レベルに遷移させておく。ｎ＋２行目についても、同様にｎ＋２行目のＦＤのリセットレベルを読み出す前にφ１ｎ＋２をオンすることで、ＦＤに発生した暗電流をリセットする。ｎ＋２行目以降も同様にφ１の開閉を行う。  前述の回路構成、駆動方法によって、画素部の配線を増やすことなく、全画素同時の電子シャッターが、ＦＤの暗電流の影響を抑えつつ実現可能となる。
【００３０】
図６に基づいて、上記で説明した実施の撮像素子を撮像装置であるデジタルカメラに適用した場合の一実施例について詳述する。
【００３１】
図６において、９０１は被写体の光学像を撮像素子９０５に結像させるレンズ部で、レンズ駆動装置９０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。９０３はメカニカルシャッターでシャッター制御手段９０４によって制御される。９０５はレンズ部９０１で結像された被写体を画像信号として取り込むための撮像素子、９０６は固体撮像素子９０５より出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。９０７は固体撮像素子９０５、撮像信号処理回路９０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路、９０９は各種演算と撮像装置全体を制御する制御回路、９０８は画像データを一時的に記憶する為のメモリ、９１０は記録媒体に記録または読み出しを行うためのインターフェース、９１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、９１２は各種情報や撮影画像を表示する表示部である。
【００３２】
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
【００３３】
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路９０６などの撮像系回路の電源がオンされる。
【００３４】
それから、図示しないレリーズボタンが押されると、測距装置９１４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を制御回路９０９で行う。その後、レンズ駆動装置９０２によりレンズ部を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部を駆動し測距を行う。
【００３５】
そして、合焦が確認された後に撮影動作が開始する。撮影動作が終了すると、固体撮像素子９０５から出力された画像信号は撮影信号処理回路９０６で画像処理をされ、制御回路９０９によりメモリに書き込まれる。メモリ９０８に蓄積されたデータは、制御回路９０９の制御により記録媒体制御Ｉ／Ｆ部９１０を通り半導体メモリ等の着脱可能な記録媒体９１１に記録される。
【００３６】
また、図示しない外部Ｉ／Ｆ部を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【符号の説明】
【００３７】
１０１  画素アレイ
１０２  垂直選択回路
１０３  読み出し回路
１０４  水平選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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