(57)【要約】【課題】ＬＤＭＯＳトランジスタのオン電流の低減及びＥＳＤ耐性の向上を図ることを課題とする。      【解決手段】Ｐ型半導体基板１の表面にＮ＋型埋め込み層２を形成する。Ｎ＋型埋め込み層２を含む半導体基板１上にＮ−型エピタキシャル層３を形成し、該エピタキシャル層３の表面から半導体基板１に延在するＰ型ボディ層４を形成する。また、前記エピタキシャル層３の表面に前記ボディ層４と隣接してＮ型ドリフト層５を形成する。前記ボディ層４の表面にＮ＋型ソース層６及びＰ＋型コンタクト層８を形成し、前記ソース層５の端部からゲート絶縁膜を介してドリフト層５上まで延在するポリシリコン等からなるゲート電極９を形成する。前記ドリフト層の表面に前記ゲート電極９の端部から離間してＮ＋型ドレイン層７を形成する。前記埋め込み層２を前記ドレイン層７の直下領域から前記ボディ層４方向に延在して形成にする。【選択図】  図１
2013191597.tif 000002
【特許請求の範囲】
【請求項１】
ＬＤＭＯＳトランジスタからなる半導体装置であって、
第１導電型の半導体基板の表面に形成された第２導電型の埋め込み層と、
前記埋め込み層を含む前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記半導体基板まで延在して形成された第１導電型のボディ層と、
前記エピタキシャル層の表面に前記ボディ層に隣接して形成された第２導電型のドリフト層と、
前記ボディ層の表面に形成された第２導電型のソース層及び第１導電型のコンタクト層と、
前記ソース層の端部からゲート絶縁膜を介して前記ドリフト層上まで延在するゲート電極と、
前記ソース層と反対側の前記ゲート電極の端部から離間して、前記ドリフト層の表面に形成された第２導電型のドレイン層と、を具備し、前記埋め込み層が前記ドレイン層の直下領域から前記ボディ層方向に延在することを特徴とする半導体装置。
【請求項２】
前記ボディ層が前記ソース層の直下領域まで延在することを特徴とする請求項１に記載の半導体装置。  
【請求項３】
前記ボディ層と前記埋め込み層で構成するＰＮ接合の耐圧が前記ボディ層と前記ドリフト層で構成するＰＮ接合の耐圧より低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置がサーマルヘッドドライバーであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にオン抵抗が低くＥＳＤ耐性のすぐれたＬＤＭＯＳトランジスタからなる半導体装置に係るものである。
【背景技術】
【０００２】
半導体装置にはＬＤＭＯＳトランジスで構成されるものがある。ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。また、ＤＭＯＳトランジスタの内、ドレイン電流がソース−ドレイン間を半導体基板の表面で横方向に流れるものがＬＤＭＯＳトランジスタである。ＬＤとはＬａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄの略称である。ＬＤＭＯＳトランジスタは電源回路やドライバー回路等に広く採用されている。尚、ＥＳＤとはＥｌｅｃｔｏ―Ｓｔａｔｉｃ  Ｄｉｓｃｈａｇｅの略称である。
【０００３】
ゲートチャネル層に隣接して、高濃度の不純物が含まれるソース層およびドレイン層を形成するＭＯＳトランジスタにおいては、ドレイン層に逆バイアスを印加したとき、ドレイン層から下側の半導体層への空乏層は、半導体層の不純物濃度に応じて拡がっていく。
【０００４】
しかし、ゲートチャネル層と隣接するドレイン層から、ゲートチャネル層となる半導体層への横方向の空乏層は、ゲート電極とドレイン層の電界が影響して十分拡がる事ができない。従って、ドレイン層の下方向に比し、ドレイン層の横方向の電界強度がはるかに大きくなり絶縁破壊を起こしてしまうため、高耐圧ＭＯＳトランジスタの実現が困難であった。
【０００５】
係る問題を解決するため、ゲート絶縁膜の膜厚を厚くしゲート電極からの電界を弱める対処が行われる。しかし、微細化の進展と共にゲート絶縁膜は薄膜化の方向に向かい、高耐圧の要求に対処する方法として、高濃度ドレイン層をゲートから離間させるいわゆるオフセットドレイン構造が採用されてきた。
【０００６】
オフセットドレイン構造とはゲートチャネル層から高濃度のドレイン層を離間させた構成である。この場合、ゲートチャネル層と高濃度ドレイン層の間に、ドレイン層と同型の不純物で高濃度ドレイン層より低濃度の、いわゆるドリフト層を形成し、高濃度ドレイン層から横方向へ空乏層が拡がりやすくして横方向の電界強度を弱め、耐圧の改善を図っている。
【０００７】
図８に、従来のオフセットドレイン構造のＬＤＭＯＳトランジスタの断面構造を示す。Ｐ型半導体基板５１上に、Ｎ＋型埋め込み層５２を挟んでＮ−型エピタキシャル層５３が堆積される。または、Ｎ−型エピタキシャル層５３を堆積する代わりに、Ｐ型半導体基板５１の表面から深いＮ−型ウエル層が形成される場合もある。
【０００８】
Ｎ−型エピタキシャル層５３の表面には、所定の領域にＰ型ボディ層５４及び該Ｐ型ボディ層５４に隣接してＮ型ドリフト層５５が形成される。Ｎ型ドリフト層５５は電界緩和層として機能し、通常、ＬＤＭＯＳトランジスタのソース−ドレイン間耐圧ＢＶＤＳを決定し、また、ＬＤＭＯＳトランジスタがオン動作しているときの主たるオン抵抗を構成する。
【０００９】
Ｐ型ボディ層５４の表面にはＮ＋型ソース層５６、Ｎ型ドリフト層５５の表面にはＮ＋型ドレイン層５７が形成される。また、Ｐ型ボディ層５４の表面には、Ｐ型ボディ層５４の電位をソース電極Ｓの電位に固定するためＰ＋型コンタクト層５８が形成される。また、Ｎ＋型ソース層５４の端部から不図示のゲート絶縁膜を介して、チャネル層となるＰ型ボディ層５４上及びＮ型ドリフト層５５上まで延在するポリシリコン等からなるゲート電極５９が形成される。
【００１０】
また、ゲート電極５９等を被覆する不図示の層間絶縁膜に形成されたコンタクトホールを介して、アルミニューム（Ａｌ）等からなる、Ｎ＋型ソース層５６と接続するソース電極Ｓ、Ｎ＋型ドレイン層５７と接続するドレイン電極Ｄ、ポリシリコン等からなるゲート電極５９と接続するゲート電極Ｇが形成される。更に、この上に必要に応じ多層配線構造、パッシベーション膜が形成されＬＤＭＯＳトランジスタが完成する。
【００１１】
係るオフセットドレイン構造のＬＤＭＯＳトランジスタの耐圧とオン抵抗はトレードオフの関係にあり、Ｎ型ドリフト層５５の不純物濃度等を適切な値に選んで、耐圧とオン抵抗のバランスを図っている。オフセットドレイン構造のＬＤＭＯＳトランジスタのオン抵抗の改善法に関しては、特許文献１および特許文献２に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０９−２２３７９３号公報
【特許文献２】特開平１１−１４５４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１ではオン抵抗を低減するため、ドリフト層となる不純物領域の不純物濃度を高くしている。この場合、耐圧確保のため、ドリフト層となる不純物領域のチャネル領域側に、チャネル形成用不純物を重畳させて形成し、その部分のドリフト層の不純物濃度を低下させている。これにより低濃度になった側のドリフト層となる不純物領域で耐圧を確保し、逆側の高濃度の不純物領域で低オン抵抗を実現している。
【００１４】
特許文献２では、Ｐ型ＬＤＭＯＳトランジスタのオン抵抗の低減化について開示している。ドレインを接地電位にして、ソースに高電圧を印加した場合の素子の内部状態をシミュレーションによって調べ、Ｐオフセット領域の表面でアバランシェが起きることを確認している。Ｐオフセット領域の不純物濃度をそのままにしてオン抵抗を維持しつつ、耐圧を改善するため、ソースと同電位のフィールドプレートをＰオフセット領域に形成しているのが内容になる。
【００１５】
いずれも、ドリフト層の不純物濃度を必要な値まで高くしてオン抵抗を低減させている。その結果生じる耐圧の低下は、ドリフト層となる不純物領域のチャネル領域側の不純物濃度を低下させるとか、Ｐオフセット領域の上方に高電位のフィールドプレートを配置しＰオフセット領域に空乏層が拡がりやすくする等して解決している。
【００１６】
ドリフト層の不純物濃度との関係で耐圧とトレードオフの関係にあるオン抵抗を、ドリフト層の不純物濃度から独立して低減させること、併せてＥＳＤ耐性の強いＬＤＭＯＳトランジスタを実現することが課題となる。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、ＬＤＭＯＳトランジスタからなる半導体装置であって、第１導電型の半導体基板の表面に形成された第２導電型の埋め込み層と、前記埋め込み層を含む前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層の表面から前記半導体基板まで延在して形成された第１導電型のボディ層と、前記エピタキシャル層の表面に前記ボディ層に隣接して形成された第２導電型のドリフト層と、前記ボディ層の表面に形成された第２導電型のソース層及び第１導電型のコンタクト層と、前記ソース層の端部からゲート絶縁膜を介して前記ドリフト層上まで延在するゲート電極と、前記ソース層と反対側の前記ゲート電極の端部から離間して、前記ドリフト層の表面に形成された第２導電型のドレイン層と、を具備し、前記埋め込み層が前記ドレイン層の直下領域から前記ボディ層方向に延在することを特徴とする。
【００１８】
また、本発明の半導体装置は、前記ボディ層が前記ソース層の直下領域まで延在することを特徴とする。
【００１９】
また、本発明の半導体装置は、前記ボディ層と前記埋め込み層で構成するＰＮ接合の耐圧が前記ボディ層と前記ドリフト層で構成するＰＮ接合の耐圧より低いことを特徴とする。
【００２０】
また、本発明の半導体装置は、前記半導体装置がサーマルヘッドドライバーであることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置によれば、オン抵抗が低くＥＳＤ耐性のすぐれたＬＤＭＯＳトランジスタが実現できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態のＬＤＭＯＳトランジスタのドレイン領域とソース領域及びその間の領域の一部を示す概略の平面図及び断面図である。
【図２】本発明の第１の実施形態のＬＤＭＯＳトランジスタの動作状態でのオン電流の流路を示す断面図である。
【図３】本発明の第１の形態のＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のサージ電圧が印加されたときの放電電流の流路を示す断面図である。
【図４】本発明の第１の実施形態品と従来品のドレイン−ソース間耐圧とオン抵抗を比較するグラフである。
【図５】本発明の第２の実施形態のＬＤＭＯＳトランジスタの断面図、及びドレイン電極Ｄに大きな正のサージ電圧が印加されたときの放電電流の流路を示す図である。
【図６】本発明の第２の実施形態のＬＤＭＯＳトランジスタの動作状態でのオン電流の流路を示す断面図である。
【図７】本発明の第２の実施形態品と従来品のスナップバック特性及び発熱場所の最高温度を比較するグラフである。
【図８】従来のＬＤＭＯＳトランジスタの断面図、及びその動作状態でのオン電流の流路を示す図である。
【図９】従来のＬＤＭＯＳトランジスタの断面図、及びドレイン電極Ｄに大きな正のサージ電圧が印加されたときの放電電流の流路を示す図である。
【発明を実施するための形態】
【００２３】
［第1の実施形態］
本実施形態のＬＤＭＯＳトランジスタのオン抵抗について、図１、図２、図４に基づき、図８に示す従来品と比較しながら以下に説明する。本願発明においては、Ｎ＋型ドレイン層７領域近傍、Ｎ＋型ソース層６領域近傍及びその間の領域が構成要素となるため、各図においては係る領域のみ拡大して表示する。
【００２４】
図１（Ａ）は本実施形態のＬＤＭＯＳトランジスタのＮ＋型ソース層６、Ｎ＋型ドレイン層７等の一部を示す平面図である。第２の実施形態、従来品も同様の平面図になる。
図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図である。アルミニューム（Ａｌ）等からなる各電極は、図１（Ｂ）では、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄとしてのみ表示し、図１（Ａ）では記載を省略する。ゲート絶縁膜、層間絶縁膜等も記載を省略する。
【００２５】
本実施形態のＬＤＭＯＳトランジスタは、図１（Ｂ）に示すように、図８に示す従来品と同様、Ｐ型半導体基板１の表面にＮ＋型埋め込み層２を形成し、その上にＮ−型エピタキシャル層３を堆積し、該Ｎ−型エピタキシャル層３の表面の所定の領域にＰ型ボデイ層４、該Ｐ型ボディ層４に隣接してＮ型ドリフト層５が形成される。
【００２６】
Ｎ型ドリフト層５の表面には後述のゲート電極９の端部から離間してＮ＋型ドレイン層７、Ｐ型ボディ層４の表面にはＮ＋型ソース層６及び該Ｎ＋型ソース層４とソース電極Ｓで接続されるＰ＋型コンタクト層８が形成される。Ｎ＋型ソース層６の端部から不図示のゲート絶縁膜を介して、Ｐ型ボディ層４のチャネル領域上、Ｎ型ドリフト層５上に延在するポリシリコン等からなるゲート電極９が形成される。
【００２７】
本実施形態のＬＤＭＯＳトランジスタの構成は、図８に示す従来品の構成と比較した場合、Ｎ−型エピタキシャル層３の膜厚が薄いこと、Ｎ＋型埋め込み層２の形成領域がＮ＋型ドレイン層７の直下領域からＰ型ボディ層４の端部方向に延在していること、及びＰ型ボディ層４がＰ型半導体基板１と接触していることである。なお、Ｎ−型エピタキシャル層３の膜厚は本実施形態では１μｍ、従来品では３．５μｍである。
【００２８】
図８は、従来品のＬＤＭＯＳトランジスタのドレイン電極Ｄに動作電圧ｖＰが印加され、ソース電極Ｓ及びＰ型半導体基板１が接地され、ゲート電極Ｇに閾値電圧以上の電圧が印加されたときのＬＤＭＯＳトランジスタを流れるオン電流の流路を示している。
【００２９】
一般的には、製造方法に依拠し、Ｎ型ドリフト層５は表面側で不純物濃度が高くなる。そのため、Ｎ型ドリフト層５の表面側で空乏層１０は拡がりにくく、表面側の電界強度は内部より大きくなる。従って、Ｎ−型エピタキシャル層３の膜厚が厚い従来品では、同図に示すように、電界強度の大きいＮ型ドリフト層５の表面領域を流れるオン電流（１）がオン電流の主流となり、その他のＮ型ドリフト層５を流れるオン電流（２）と併せてオン電流の殆どを構成する。
【００３０】
抵抗の高いＮ−型エピタキシャル層３を経由して流れるオン電流（３）は少なく、低抵抗のＮ＋型埋め込み層２を経由して流れるオン電流も抵抗の高い膜厚の厚いＮ−型エピタキシャル層３を経由する必要があるため非常に少なくなる。
【００３１】
図２は、本実施形態のＬＤＭＯＳトランジスタのドレイン電極Ｄに動作電圧＋ｖＰが印加され、ソース電極Ｓ及びＰ型半導体基板１が接地され、ゲート電極Ｇに閾値電圧以上の電圧が印加されたときのオン電流の流路を示している。ソース電極Ｓから流れ込む電子電流はＮ型に反転したチャネル層を経由し、Ｐ型ボデイ層４とＮ型ドリフト層５間に拡がる空乏層１０の電界により加速されＮ型ドリフト層４内をＮ＋型ドレイン層７に向かって流れる。
【００３２】
図８の従来品と異なり、本実施形態では、抵抗の高いＮ−型エピタキシャル層３の膜厚が薄い。また、不純物濃度の高いＮ＋型埋め込み層２とＮ−型エピタキシャル層３との界面近傍でＮ＋型埋め込み層２側に空乏層１０が拡がりにくく同領域の電界強度が大きくなる。そのため、Ｎ−型エピタキシャル層３に流れ込んだオン電流は、Ｎ＋型埋め込み層２上の高い電界強度にひきつけられ、低抵抗のＮ＋型埋め込み層２に流入しやすくなりオン電流（４）を構成する。
【００３３】
本実施形態のＬＤＭＯＳトランジスタのオン電流は、従来品では間に厚いＮ−型エピタキシャル層３が介在するため寄与率が低かった、低抵抗のＮ＋型埋め込み層２を経由してＮ＋型ドレイン層７に向かうオン電流（４）分だけ、従来品より増加する。オン電流（４）の寄与分が大きいためトータルのオン電流は大きく増大する。即ち、放電電流の流路が拡がりオン抵抗を低減させることができることが本実施形態の最大の特徴になる。
【００３４】
図４に、本実施形態のＬＤＭＯＳトランジスタと従来のＬＤＭＯＳトランジスタのオン抵抗をドレイン−ソース間耐圧ＶＤＳとの関係で示す。ドレイン−ソース間耐圧ＶＤＳの値の如何にかかわらず、本実施形態のオン抵抗が従来品のオン抵抗より低いことが認められる。ドレイン−ソース間耐圧ＶＤＳの高い方でその差が開く傾向も認められる。ドレイン−ソース間耐圧ＶＤＳが高いということはＮ型ドリフト層５の不純物濃度が低いことを意味し、オン抵抗は高くなるためである。
【００３５】
本実施形態のＬＤＭＯＳトランジスタは、サーマルプリンターに用いられるサーマルヘッドドライバー用であり最大電圧１２Ｖが規格になる。耐圧マージンを考慮した電圧１７Ｖでの従来品のオン抵抗は、同図に示すように１７．８ｍΩ・ｍｍ２になる。それに対して、本実施形態では１１．８ｍΩ・ｍｍ２になる。
【００３６】
従って、従来品のオン抵抗１７．８ｍΩ・ｍｍ２に並列抵抗Ｘが付加されたことにより、本実施形態のオン抵抗が１１．８ｍΩ・ｍｍ２に低減されたことになる。この場合の並列抵抗Ｘは３５ｍΩ・ｍｍ２程度になることが計算できるので、本実施形態のＬＤＭＯＳトランジスタのオン電流（４）の流路は概略３５ｍΩ・ｍｍ２の抵抗で形成されていることになる。
【００３７】
即ち、Ｎ−型エピタキシャル層３→Ｎ＋型埋め込み層２→Ｎ−型エピタキシャル層３→Ｎ＋型ドレイン層７と流れるオン電流（４）に対するオン抵抗３５ｍΩ・ｍｍ２が、従来品のオン抵抗１７．８ｍΩ・ｍｍ２に並列に接続され、全体のオン抵抗が１１．８ｍΩ・ｍｍ２に低減される。これが本実施形態のＬＤＭＯＳトランジスタの特徴になる。
【００３８】
なお、Ｐ型ボディ層４の端部からＮ＋型埋め込み層２の端部までの距離が短いほどＮ＋型埋め込み層２に流れ込むオン電流（４）は多くなり、全体のオン抵抗が低減できる。従って、Ｐ型ボディ層４の端部からＮ＋型埋め込み層２の端部までの距離は、耐圧が許す限り短くするのが好ましい。
【００３９】
［第２の実施形態］
本実施形態のＬＤＭＯＳトランジスタのＥＳＤ耐性について、図５、図７に基づいて以下に説明する。図５は本実施形態のＬＤＭＯＳトランジスタの断面図である。第1の実施形態との相違点はＮ＋埋め込み層２がＮ＋型ドレイン層７の下方からＰ型ボディ層４の底面まで延在する点である。その他の構成は第1の実施形態と同様になる。
【００４０】
ＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のチャージ電圧＋ＶＰが印加されると逆バイアスされたいずれかのＰＮ接合でアバランシェ降伏が生じ大きな放電電流が流れる。本実施形態の特徴は、放電電流の流路が従来品と異なるため、電流流路の発熱量が少なく、且つ放熱量が多いため、発熱による温度上昇が小さくなり、結果としてＥＳＤ耐性を大きくできたことである。
【００４１】
図５でその点について説明する。先ず、ＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のサージ電圧＋ＶＰが印加される。このとき、Ｐ型ボディ層４とＮ型ドリフト層５及びＮ−型エピタキシャル層３とで構成されるＰＮ接合では、主として不純物濃度の低いＮ型ドリフト層、Ｎ−型エピタキシャル層３の方向に向かって空乏層１０が拡がる。
【００４２】
同時に、Ｎ＋型埋め込み層２とＰ型ボディ層４で構成されるＰＮ接合では、低不純物濃度領域のＰ型ボディ層４に向かって空乏層１０が拡がる。空乏層１０の拡がりが一番小さい領域で電界強度が最大となり、当該領域のＰＮ接合がアバランシェ降伏し、放電電流が接地ラインに向かって流れる。  
【００４３】
Ｎ＋型埋め込み層２とＰ型ボディ層４で構成するＰＮ接合の耐圧を、Ｐ型ボディ層４とＮ型ドリフト層５で構成するＰＮ接合の耐圧より低く設定し、大きな正のチャージ電圧＋ＶＰがＬＤＭＯＳトランジスタのドレイン電極Ｄに印加されたとき、Ｎ＋型埋め込み層２とＰ型ボディ層４で構成するＰＮ接合がアバランシェ降伏を起こさせるようにしたのが本実施形態の特徴である。
【００４４】
大きな正のチャージ電圧+ＶＰがＬＤＭＯＳトランジスタのドレイン電極Ｄに印加されると、図５に示すように、一番耐圧が低く設定されたＮ＋型埋め込み層２とＰ型ボディ層４とで形成されるＰＮ接合がアバランシェ降伏を起こし大量の正孔○＋、電子○−対を発生させる。その結果、電子はＮ＋埋め込み層２を経由して正の高電位のＮ＋型ドレイン層７からドレイン電極に流出し、正孔は接地電位のＰ＋型コンタクト層８を通ってソース電極Ｓに流出する。
【００４５】
また、正孔は接地電位となるＰ＋型コンタクト層８からソース電極Ｓに流出すると共に、一部はＮ＋型ソース層６の周りに終結する。Ｎ＋型ソース層６近傍に集結した正孔、またはＰ＋型コンタクト層８に向かって流れる正孔によりＰ型ボディ層４の電位が上昇して、Ｎ＋型ソース層６とＰ型ボディ層４で構成するＰＮ接合が順方向にバイアスされる。
【００４６】
その結果、Ｎ＋型ソース層６をエミッタ、Ｐ型ボディ層４をベース、Ｎ＋型埋め込み層２をコレクタとする第１の寄生ＮＰＮバイポーラトランジスタがオン状態になり、いわゆるスナップバック現象が生じる。図７（Ａ）の実線で示すように、ドレイン−ソース間電圧ＶＤＳがスナップバック電圧ＶＳ１まで上昇すると第１の寄生ＮＰＮバイポーラトランジスタがオン状態になりスナップバック現象を起こす。  
【００４７】
スナップバック現象が起きるとドレイン−ソース間電圧ＶＤＳが急激に保持電圧ＶＨ１まで低下する。保持電圧ＶＨ１は該第１の寄生ＮＰＮバイポーラトランジスタのコレクタ−エミッタ間の耐圧ＶＣＥＲに相当する。その後、該第１の寄生ＮＰＮバイポーラトランジスタのエミッタ−コレクタ間にコレクタ抵抗等により定まる、図７（Ａ）に示す傾斜でもって増大する図５に示す放電電流（１）が流れる。
【００４８】
放電電流（１）が増加するに従い、ジュール熱により放電電流経路の温度が上昇し、最終的に同図に示すように、ＬＤＭＯＳトランジスタは熱破壊して、ドレイン−ソース間電圧ＶＤＳが低下し、放電電流が増大する。本実施形態では、放電電流（１）は、低抵抗のＮ＋型不純物層２を流れるため発熱量は少ない。また、放電電流（１）は、熱の吸収体となるＰ型半導体基板１と隣接するＮ＋型埋め込み層２を流れるため、Ｎ＋型埋め込み層２で発生したジュール熱は、Ｐ型半導体基板１に放熱されやすい。
【００４９】
従って、放電電流（１）のジュール熱よるＬＤＭＯＳトランジスタの温度上昇領域は、スポット状ではなくＮ＋型埋め込み層２から広く上方に拡がる。結果的に、ＬＤＭＯＳトランジスタの温度上昇は低く押えられる。
【００５０】
図５では、主たる放電電流（１）以外に放電電流（２）、放電電流（３）、放電電流（４）も表示している。これはＮ＋型ソース層６の近傍のＰ型ボディ層４の電位が高くなることによりＮ＋型ソース層６をエミッタ、Ｐ型ボディ層４をベース、Ｎ型ドリフト層５をコレクタとする第２の寄生ＮＰＮバイポーラトランジスタもオン状態になっていることを示す。但し、放電電流（２）〜（４）に対する電流流路の抵抗が大きいため、放電電流（１）よりは全放電電流に対する寄与率は少ない。
【００５１】
それに対して、従来品のＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のサージ電圧＋ＶＰが印加された場合の放電電流の流路について図９に基づき説明する。ドレイン電極に大きな正のサージ電圧＋ＶＰが印加されるとＰ型ボディ層５４とＮ型ドリフト層５５、Ｎ−型エピタキシャル層５３間に形成されるＰＮ接合から空乏層１００がＮ型ドリフト層、Ｎ−型エピタキシャル層５３方向に向かって延在する。
【００５２】
Ｎ型ドリフト層５５の不純物濃度はＮ−型エピタキシャル層５３の不純物濃度より高く、前述したように、特に表面領域で高い。従って、空乏層１００の幅は表面領域で狭くなり、電界強度も大きくなる。また、本実施形態と異なり、Ｐ型ボディ層５４とＮ＋型埋め込み層５２は直接接触していず、その間に膜厚の厚い、低濃度のＮ−型エピタキシャル層５３が介在する。従って、Ｐ型ボディ層５４の底面でＮ型ドリフト層５５の表面より電界強度が大きくなることもない。
【００５３】
その結果、Ｎ型ドリフト層５５の表面近傍でアバランシェ降伏が起こり、多数の正孔、電子対が発生する。前述同様電子はＮ型ドリフト層５５を経由して正電位のＮ＋型ドレイン層５７に向かって流れ、正孔は接地電位のＮ＋型ソース層５６に向かって流れる。一部の正孔はＰ＋型コンタクト層５８を経由して接地電位のソース電極Ｓに流出する。
【００５４】
Ｎ＋型ソース層５６の回りに集結した正孔またはＰ＋型コンタクト層５８に向かって流れる正孔はＰ型ボディ層５４の電位をＮ＋型ソース層５６の接地電位より高くすることになり、Ｎ＋型ソース層５６をエミッタ、Ｐ型ボディ層５４をベース、Ｎ型ドリフト層５５をコレクタとする寄生ＮＰＮバイポーラトランジスタがオン状態になり放電電流（１）及び若干の放電電流（２）がドレイン電極Ｄに流出する。
【００５５】
Ｎ−型エピタキシャル層５３は膜厚が厚いためＮ＋型埋め込み層５２を経由する放電電流は殆ど流れない。従って、本実施形態のＬＤＭＯＳトランジスタに比べて、放電電流の流路が狭く放電電流に対する抵抗が大きくなり、発熱量は大きくなる。また、Ｐ型半導体基板５１から離れたＮ型ドリフト層５５の表面領域を流れる成分が殆どであることから、発熱部からＰ型半導体基板５１への放熱量も少ない。従って、発熱領域もＮ型ドリフト層５５の表面領域でスポット状の狭い領域になるため、その領域の温度上昇も大きくなる。
【００５６】
図７（Ａ）に従来のＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のサージ電圧＋ＶＰが印加されたときの放電電流の様子を点線で示す。不図示のドレイン−ソース間耐圧ＢＶＤＳが高い分、スナップバック電圧ＶＳ２も高くなっている。保持電圧ＶＨ２までＶＤＳがスナップバックした後の放電電流は、ドレイン−ソース間電圧ＶＤＳに対して本実施形態より緩やかな傾斜で増加する。即ち、放電電流の流路の抵抗が本実施形態より大きいことを示している。
【００５７】
図７（Ｂ）は、放電電流とＬＤＭＯＳトランジスタの発熱部の最高温度との関係を示すグラフである。全放電電流領域で本実施形態の発熱部の最高温度が従来品のそれよりも低くなる。例えば、ＬＤＭＯＳトランジスタが熱破壊する目安の温度１４００Ｋに達する放電電流は、本実施形態のＬＤＭＯＳトランジスタでは４．５Ａに対して、従来のＬＤＭＯＳトランジスタでは３．５Ａと小さくなる。即ち、本実施形態のＬＤＭＯＳトランジスタは、従来品よりも大きな放電電流が流れても熱破壊しないので、大きなサージ電圧＋ＶＰによる静電気を速やかに接地ラインに放電することができる。
【００５８】
このことは、本実施形態の放電電流に対する抵抗が、従来品の放電電流に対する抵抗より小さく、また本実施形態の放電電流が熱吸収体となるＰ型半導体基板１に近い領域を流れるのに対して、従来品がＰ型半導体基板１から離間したＮ型ドリフト層５の表面領域を流れるという前述した結果とも一致する。
【００５９】
なお、本実施形態では、ドレイン電極Ｄに動作電圧＋ｖＰを印加し、ソース電極Ｓ、Ｐ型半導体基板１を接地電位にし、ゲート電極Ｇに閾値電圧以上の電圧を印加してオン動作をさせた場合のオン抵抗も、従来品に比して低くできる。図６に示すように、第１の実施形態の場合と同様、Ｎ＋型ソース層６からチャネル層を経由してＮ型ドリフト層５に流れ込む放電電流（１）、放電電流（２）に加え、膜厚の薄いＮ−型エピタキシャル層３を介してＮ＋型埋め込み層２に流れ込みＮ＋型ドレイン層７に流出する放電電流（３）が流れるからである。
【００６０】
また、図３に第１の実施形態のＬＤＭＯＳトランジスタのドレイン電極Ｄに大きな正のサージ電圧＋ＶＰが印加された場合の放電電流の流路を示す。従来品の場合と同様、Ｎ型ドリフト層５の表面領域でアバランシェ降伏が生じ、Ｎ＋型ソース層６をエミッタ、Ｐ型ボディ層４をベース、Ｎ型ドリフト層５をエミッタとする寄生ＮＰＮバイポーラトランジスタがオン状態になる。
【００６１】
しかし、従来品と比べたとき、Ｎ−型エピタキシャル層３の膜厚が薄く、Ｎ＋型ドレイン層７の下方のＮ−型エピタキシャル層３とＰ型半導体基板１の間にＰ型ボディ層４側に向かって延在する低抵抗のＮ＋型埋め込み層２が存在する点が異なる。また、Ｎ＋型埋め込み層２との界面近傍のＮ−型エピタキシャル層３領域で電界強度が前述のように高くなる。
【００６２】
従って、放電電流はＮ型ドリフト層５内及び表面近傍を流れる放電電流（１）、放電電流（２）に加え、膜厚の薄いＮ−型エピタキシャル層３を経由し、低抵抗のＮ＋埋め込み層２を経由しＮ＋型ドレイン層７に流れる放電電流（３）が加わる。そのため、第１の実施形態のＬＤＭＯＳトランジスタも、従来品より発熱部の温度上昇が押えられることになりＥＳＤ耐性が改善される。
【符号の説明】
【００６３】
１  Ｐ型半導体基板          ２  Ｎ＋型埋め込み層      ３  Ｎ−型エピタキシャル層
４  Ｐ型ボディ層            ５  Ｎ型ドリフト層        ６  Ｎ＋型ソース層    
７  Ｎ＋型ドレイン層        ８  Ｐ＋型コンタクト層    ９  ポリシリゲート電極
１０  空乏層                Ｓ  ソース電極            Ｇ  ゲート電極    
Ｄ  ドレイン電極            ５１  Ｐ型半導体基板      ５２  Ｎ＋型埋め込み層    
５３  Ｎ−型エピタキシャル層                          ５４  Ｐ型ボディ層    
５５  Ｎ型ドリフト層        ５６  Ｎ＋型ソース層      ５７  Ｎ＋型ドレイン層    
５８  Ｐ＋型コンタクト層    ５９  ポリシリゲート電極  １００  空乏層
【図１】
2013191597.tif 000003
【図２】
2013191597.tif 000004
【図３】
2013191597.tif 000005
【図４】
2013191597.tif 000006
【図５】
2013191597.tif 000007
【図６】
2013191597.tif 000008
【図７】
2013191597.tif 000009
【図８】
2013191597.tif 000010
【図９】
2013191597.tif 000011