(57)【要約】【課題】ツェナーザップ素子を用いた不揮発性メモリ（ＰＲＯＭ）の大容量化に伴うデータ書込み時における発熱の増大を回避する。【解決手段】不揮発性メモリ１は、ウェル上に形成されたカソード領域とアノード領域とを各々備えた複数のツェナーザップ素子ＺＡＰ１〜ＺＡＰｎと、複数のツェナーザップ素子ＺＡＰ１〜ＺＡＰｎ上に形成され、ビア５を介して各々のカソード領域（電極２０〜２ｎ）に共通接続されて当該ツェナーザップ素子の各々に書込み用の電圧を供給するメタル配線４と、を備えている。【選択図】図１
2013222773.tif 000002
【特許請求の範囲】
【請求項１】
ウェル上に形成されたカソード領域とアノード領域とを各々備えた複数のツェナーザップ素子と、
前記複数のツェナーザップ素子上に形成され、各々のカソード領域に共通接続されて前記ツェナーザップ素子の各々に書込み用の電圧を供給するメタル配線と、
を備えた不揮発性メモリ。
【請求項２】
前記メタル配線は、少なくとも前記ウェル上に形成された前記カソード領域と前記アノード領域とを覆うように形成された
請求項１記載の不揮発性メモリ。
【請求項３】
前記複数のツェナーザップ素子の各々は、２つのカソード領域と、該２つのカソード領域間に形成された１つの前記アノード領域と、を備え、前記２つのカソード領域の１つを隣のツェナーザップ素子間で共有した
請求項１または請求項２記載の不揮発性メモリ。
【請求項４】
前記カソード領域と前記アノード領域との間に、カソード領域とアノード領域とが混在する混在領域を設けた、
請求項１から請求項３のいずれか１項に記載の不揮発性メモリ。
【請求項５】
前記メタル配線は、少なくとも前記混在領域を覆うように形成された
請求項４記載の不揮発性メモリ。
【請求項６】
前記メタル配線は、前記アノード領域と接続される配線よりも上層に形成された
請求項１から請求項５のいずれか１項に記載の不揮発性メモリ。
【請求項７】
一端がグランド線に接続され他端が前記ツェナーザップ素子のアノードに接続されたトランジスタを備え、
前記グランド線は、前記メタル配線に隣り合って形成された
請求項１から請求項６のいずれか１項に記載の不揮発性メモリ。
【請求項８】
前記複数のツェナーザップ素子が、第１の方向に連続して配置される第１のツェナーザップ素子群と、
前記第１のツェナーザップ素子とは別の複数のツェナーザップ素子が、第１の方向に連続して配置される第２のツェナーザップ素子群と、を備え、
前記メタル配線は、前記第１のツェナーザップ素子群と前記第２のツェナーザップ素子群に亘って形成される
請求項１から請求項７のいずれか１項に記載の不揮発性メモリ。
【請求項９】
一端がグランド線に接続され、他端が前記ツェナーザップ素子のアノードに接続されたトランジスタを備え、
前記グランド線は、前記第１の方向に亘って形成されると共に複数形成され
前記メタル配線は、前記グランド線間に配置される
請求項８記載の不揮発性メモリ。
【請求項１０】
請求項１から請求項９のいずれか１項に記載の不揮発性メモリと、該不揮発性メモリを用いてデータの書込み及び読出しを行なう中央処理装置と、を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ツェナーザップ素子（以下、ZapFuseともいう）を用いた不揮発性メモリ（以下、ＰＲＯＭともいう）、及び半導体装置に係り、特に、大容量化に伴うデータ書込み時の発熱の発生を抑えるのに好適な不揮発性メモリ、及び半導体装置に関するものである。
【背景技術】
【０００２】
ツェナーザップ素子は、例えば特許文献１に記載のように、Ｎ半導体層の表面層にＰウェル領域を形成し、当該Ｐウェル領域内にＰアノード領域とＮカソード領域を形成し、これらのＰアノード領域及びＮカソード領域にそれぞれアノード電極及びカソード電極を接続した構成からなるザップダイオードに、降伏電圧以上の逆バイアス電圧を印加することによりＰＮ接合を破壊して、アノード電極とカソード電極との間を短絡して抵抗とするものである。
【０００３】
ツェナーザップ素子を１ビット分の記憶ユニットに用いたＰＲＯＭは、各ビットのツェナーザップ素子のザップを行ってデータを書き込むモードと、書き込んだデータを読み出すモードで動作する。読み出しモードにおいては、全ビットのツェナーザップ素子に電流を印加して各ビットのデータを読み出し、動作回路へ伝達する方法および回路構成が用いられている。
【０００４】
ＰＲＯＭでは、例えば特許文献２に記載のように、必要とされる記憶容量にあわせた数のツェナーザップ素子を設けている。
【０００５】
１つのツェナーザップ素子（ZapFuse）は、図１０のレイアウト図及び図１１の断面図において示すように、Ｎウェル、アクティブ、Ｎインプラ、Ｐインプラ、コンタクト、及びメタル配線で構成される。
【０００６】
図１１におけるＮアクティブは、図１０のＮウェル上に形成されたアクティブ領域にＮインプラ（例えばＰイオンやＡｓイオン注入）を行なうことにより生成された領域である。また、図１１におけるＰアクティブ（図中、「ｐａｃ」と記載）は、図１０のＮウェル上に形成されたアクティブ領域にＰインプラ（例えばＢイオンやＢＦ２イオン注入）を行なうことにより生成された領域である。
【０００７】
このツェナーザップ素子（ZapFuse）は、図１２に示す回路図で表される。図１２に示すように、ツェナーザップ素子ＺＡＰ０は、アノードとカソードの２端子を備えている。
【０００８】
なお、図１１におけるＰアクティブが図１２のアノードであり、図１１におけるＮアクティブが図１２のカソードである。
【０００９】
図１３においては、図１２に示したツェナーザップ素子のカソードを共通線（ノード０）にｎ（ｎは２以上の整数）個接続する場合のＰＲＯＭの回路構成を示している。
【００１０】
図１３において、ツェナーザップ素子ＺＡＰ１からツェナーザップ素子ＺＡＰｎまでのカソードはそれぞれ共通にノード０に接続され、ツェナーザップ素子ＺＡＰ１からツェナーザップ素子ＺＡＰｎまでのアノードは、それぞれノード１からノードｎに接続される。
【００１１】
図１４においては、図１３に回路構成を示したＰＲＯＭにおけるメタル配線の配線例を示している。
【００１２】
図１４におけるノード０〜ノードｎは、図１３におけるノード０〜ノードｎにそれぞれ対応する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−２０４０６９号公報
【特許文献２】特開２００５−１８２８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ツェナーザップ素子を１ビット分の記憶ユニットとして用いたＰＲＯＭは、特許文献１等において記載されているように、小規模で経済的、電気的に書込み可能で、書込み後の信頼性が高い等の特徴があり、ＰＲＯＭの大容量化に関しての従来技術が種々提案されている。
【００１５】
しかしながら、このようなＰＲＯＭの大容量化に関しての従来技術は、記憶ユニット（ツェナーザップ素子）を増やして大容量化を図る場合に面積が増大してしまうことを課題としたものであり、ツェナーザップ素子を増やすことに伴う発熱に関しては考慮されていない。
【００１６】
すなわち、上述の図１０〜図１４で示す構成では、ツェナーザップ素子を書込む際、ツェナー破壊により大電流が流れるため、ツェナーザップ素子は発熱し、アノードやカソードに接続された配線用のメタルは、熱により高抵抗になってしまい、さらには、エレクトロマイグレーションやストレスマイグレーションなどの配線の信頼性を悪くするという問題点があった。特に、不揮発性メモリ（ＰＲＯＭ）の大容量化に伴い、この問題は大きなものとなる。
【００１７】
本発明は、上記問題点を解決するために成されたものであり、ツェナーザップ素子を用いた不揮発性メモリ（ＰＲＯＭ）の大容量化に伴うデータの書込み時における発熱の増大を回避することを目的としている。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の不揮発性メモリは、ウェル上に形成されたカソード領域とアノード領域とを各々備えた複数のツェナーザップ素子と、前記複数のツェナーザップ素子上に形成され、各々のカソード領域に共通接続されて前記ツェナーザップ素子の各々に書込み用の電圧を供給するメタル配線と、を備えている。
【００１９】
一方、上記目的を達成するため、本発明の半導体装置は、前記不揮発性メモリと、該不揮発性メモリを用いてデータの書込み及び読出しを行なう中央処理装置と、を備えている。
【発明の効果】
【００２０】
本発明によれば、ツェナーザップ素子（ZapFuse）を用いた不揮発性メモリ（ＰＲＯＭ）の大容量化に伴うデータの書込み時における発熱の増大を回避することが可能となり、本発明の不揮発性メモリ（ＰＲＯＭ）を設けた半導体装置及び電子機器の動作の安定化を図ることができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る不揮発性メモリの構成例を示すレイアウト図である。
【図２】図１におけるツェナーザップ素子の構成例を示すレイアウト図である。
【図３】図２におけるツェナーザップ素子の断面構成例を示す断面図である。
【図４】図１における不揮発性メモリの構成例を示す断面図である。
【図５】図１における不揮発性メモリを用いた記憶素子回路の構成例を示す回路図である。
【図６】図５における記憶素子回路の構成例を示すレイアウト図である。
【図７】図５における記憶素子回路を用いた不揮発性メモリの構成例を示す回路図である。
【図８】実施の形態に係る不揮発性メモリの他の構成例を示すレイアウト図である。
【図９】実施の形態に係る不揮発性メモリを具備した半導体装置の構成例を示すブロック図である。
【図１０】従来のツェナーザップ素子の構成例を示すレイアウト図である。
【図１１】図１０におけるツェナーザップ素子の断面構成例を示す断面図である。
【図１２】図１１におけるツェナーザップ素子の回路構成例を示す回路図である。
【図１３】図１２におけるツェナーザップ素子を複数用いた不揮発性メモリの構成例を示す回路図である。
【図１４】図１３における不揮発性メモリの構成例を示すレイアウト図である。
【発明を実施するための形態】
【００２２】
以下、図を用いて本発明の実施の形態について説明する。
【００２３】
図１は、本実施の形態に係る不揮発性メモリ（図中、「ＰＲＯＭ」と記載）１の構成を示しており、不揮発性メモリ１は、各々カソード領域Ｃ０〜Ｃｎに接続された電極２０〜２ｎ及びアノード領域Ａ１〜Ａｎに接続された電極３１〜３ｎを備えたツェナーザップ素子ＺＡＰ１〜ＺＡＰｎ（ｎは２以上の整数）と、メタル配線４と、を備えている。
【００２４】
ツェナーザップ素子ＺＡＰ１〜ＺＡＰｎは、図２、図３で構成を示すツェナーザップ素子である。
【００２５】
この図２、図３で示すツェナーザップ素子と、従来技術の説明において図１０、図１１で示したツェナーザップ素子との相違点は、図２における斜線部分、すなわち、図３におけるＮアクティブとＰアクティブの重なり部分（混在領域）を備えている点である。
【００２６】
このように、本実施形態の不揮発性メモリ１においては、Ｎインプラにより生成されたＮアクティブ領域とＰインプラにより生成されたＰアクティブ領域とが混在した領域が設けられており、メタル配線４は、少なくともウェル上における当該カソード領域とアノード領域との混在部分（図中の斜線部分）を覆うように形成されている。
【００２７】
なお、この重なり部分（混在領域）の幅ＬはＰアクティブ及びＮアクティブの各々のアクティブ幅より広く形成されている。
【００２８】
また、本ツェナーザップ素子では、このＮアクティブとＰアクティブとが混在した部分のいずれかをツェナー破壊することでデータの書込みが行なわれる。また、ＮアクティブとＰアクティブとが混在した部分の幅（Ｌ）は、製造工程で調整され、幅が小さいほどツェナー破壊し易い領域となる。
【００２９】
このように、ＮアクティブとＰアクティブとが混在した部分が、Ｐアクティブの両側に存在する構成で１つのツェナーザップ素子が形成されている。
【００３０】
図１に示すように、メタル配線４は、ビア５を介して各電極２０〜２ｎに共通接続されており、各電極２０〜２ｎを介してカソード領域に書込み用及び読出し用の電圧を供給する。また、各ツェナーザップ素子ＺＡＰ１〜ＺＡＰｎの各々のアノード領域には電極３１〜３ｎが接続されており、各電極３１〜３ｎは、図示されていないデータの書込み又はデータの読出しを行なう回路に接続されている。
【００３１】
また、ツェナーザップ素子ＺＡＰ１〜ＺＡＰｎの各々は、２つのカソード領域と、この２つのカソード領域間に形成された１つのアノード領域と、を備え、２つのカソード領域の１つを隣のツェナーザップ素子とで共有し、メタル配線４に並列に接続されている。メタル配線４は、アノード領域とカソード領域のＰＮ接合部の長手方向に延在している。
【００３２】
以下、このような構成の不揮発性メモリ１におけるデータの書込み動作について説明する。
【００３３】
例えばツェナーザップ素子ＺＡＰ１にデータを書込む場合、メタル配線４には書込み用の電圧ＨＶを印加する。ツェナーザップ素子ＺＡＰ１〜ＺＡＰｎの各々のカソード領域は、電極２０〜２ｎを介してビア５でメタル配線４と接続されているため、それぞれＨＶの電位となる。
【００３４】
この状態で、ツェナーザップ素子ＺＡＰ１のアノード領域に接続された電極３１を接地レベルとして、ツェナーザップ素子ＺＡＰ２〜ＺＡＰｎの各々のアノード領域に接続された電極３２〜３ｎをハイインピーダンスにすることで、ツェナーザップ素子ＺＡＰ１のカソード領域とアノード領域間のみに電圧ＨＶが印加されるため、ツェナーザップ素子ＺＡＰ１にデータが書込まれる。
【００３５】
この時、ツェナーザップ素子ＺＡＰ１上にはメタル配線４が配置されており、メタル配線４は熱伝導効率が高いので、ツェナーザップ素子ＺＡＰ１へのデータの書込みによりツェナーザップ素子ＺＡＰ１が発熱しても、メタル配線４により放熱される。
【００３６】
以下同様に、書込み対象のツェナーザップ素子のアノード領域に接続された電極の電位を接地レベルとすると共に、書込み対象のツェナーザップ素子以外のツェナーザップ素子のアノード領域に接続された電極をハイインピーダンスとすることで、書込み対象のツェナーザップ素子にデータが書き込まれる。
【００３７】
このように、本例の不揮発性メモリ１によれば、従来の不揮発性メモリのレイアウトに比べ、メタル配線４を必要とするが、当該メタル配線４がツェナーザップ素子上に配置されているため、ツェナーザップ素子におけるデータ書込み時に発生する熱を効率良く放熱させることができる。それによりツェナーザップ素子へのデータ書込み時の配線抵抗の増加や、更にはエレクトロマイグレーションやストレスマイグレーションなどの配線の信頼性低下を防ぐことができる。
【００３８】
図４は、図１における不揮発性メモリ１の断面図であり、各Ｎアクティブ領域（カソード）は、第１の絶縁層上に設けられた第１メタル配線２１〜２ｎにコンタクトにより個別に接続され、さらに、第１メタル配線から、第２の絶縁層上に設けられた図１におけるノード０としてのメタル配線４（図中、「第２メタル配線」と記載）にビア５０〜５ｎを介して共通に接続されている。
【００３９】
また、各Ｐアクティブ領域ｐａｃ（アノード）は、第１の絶縁層上に設けられたノード３１〜３ｎとしてのメタル配線にコンタクトにより個別に接続されている。
【００４０】
次に、図５〜図７を用いて、図１，図４に示す構成の不揮発性メモリ１を用いたＰＲＯＭ回路の回路構成について説明する。
【００４１】
図５は、図１に示した不揮発性メモリを用いたＰＲＯＭ回路１０の構成を示しており、不揮発性メモリ回路１０は、書込み用電源供給回路２０、読出し用電源供給回路３０、書込み用電源供給回路２０からのデータ書込み用の電圧または読出し用電源供給回路３０からのデータ読出し用の電圧を選択的に供給するための電源線１１（以下、ノード０ともいう）、電源線１１と図示していない接地レベルに接続された基準電源線間に各々並列に接続された図２に詳細を示す１ビットのデータを記憶するｎ（ｎは２以上の整数）個の記憶素子部としてのユニットセル１２１〜１２ｎ、外部に設けられた制御部から入力される各信号（ｄｂ，ｒｄｂ，ｓｅｌｂ１〜ｓｅｌｂｎ）を各ユニットセル１２１〜１２ｎに入力する信号線１３,１４，１５１〜１５ｎ、及び、データの読出し時にユニットセル１２１〜１２ｎからの出力電流が出力線１６（以下、ノード１ともいう）を介して入力されるディテクター１７を備えている。
【００４２】
図５における各ユニットセル１２１〜１２ｎは同一の構成であるので、図６において、ｋ（＝１，２，…，ｎ）番目のユニットセルについて説明する。
【００４３】
ユニットセルは、ノード０（電源線１１）にカソードが接続されたツェナーザップ素子ＺＡＰｋ、ツェナーザップ素子ＺＡＰｋのアノードに接続されて、データ書込み時にツェナーザップ素子ＺＡＰｋを接地レベルの基準電位ＶＳＳに接続するトランジスタＮＭＯＳ０、及び、ツェナーザップ素子ＺＡＰｋのアノードに接続されて、データ読み出し時にツェナーザップ素子ＺＡＰｋをノード１（出力線１６）に接続するトランジスタＮＭＯＳ１を備えている。さらに、本例では、データの書込み動作と読み出し動作に応じてトランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１を制御するＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１とを備えている。
【００４４】
図６における信号ｄｂは書込み指示信号、信号ｓｅｌｂｋはｋ番目のユニットセルを選択するための選択指示信号、及び信号ｒｄｂは読出し指示信号であり、各々、図示していない制御部から図５に示す信号線１３、信号線１５ｋ、信号線１４を介してＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１の各々の端子に入力される。
【００４５】
また、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１はＮチャネルＭＯＳトランジスタであり、基準電位ＶＳＳは接地レベル（グラウンド）である。
【００４６】
ツェナーザップ素子ＺＡＰｋは、カソードが電源線（ノード０）、アノードがトランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１の各々のドレインに共通に接続されている。
【００４７】
トランジスタＮＭＯＳ０のゲートは、ＮＯＲ回路ＮＯＲ０の出力端子と接続され、ソースは基準電源線１８を介して基準電位ＶＳＳ（接地レベル）に接続されている。トランジスタＮＭＯＳ１のゲートは、ＮＯＲ回路ＮＯＲ１の出力端子と接続され、ソースは出力線（ノード１）１６と接続されている。
【００４８】
ＮＯＲ回路ＮＯＲ０の一方の入力端子には信号ｄｂが入力され、他方の入力端子はＮＯＲ回路ＮＯＲ１の一方の入力端子と共通に接続され信号ｓｅｌｂｋが入力される。また、ＮＯＲ回路ＮＯＲ１の他方の入力端子には信号ｒｄｂが入力される。
【００４９】
ツェナーザップ素子ＺＡＰｋは、書込み前はダイオードとして動作するためカソードからアノードへ電流は流れず、書込み後はショートするため、カソードからアノードへ電流を流す。
【００５０】
なお、ＮＯＲ回路ＮＯＲ０及びＮＯＲ回路ＮＯＲ１を含む論理回路は、ユニットを選択する信号ｓｅｌｂｋに基づき書込み時には、対応するトランジスタＮＭＯＳ０をオンさせるように動作し、読出し時には、対応するトランジスタＮＭＯＳ１をオンさせるように動作するものであれば、当構成に限定されない。
【００５１】
図５の不揮発性メモリ回路１０は、図６に示すユニットセルを電源線１１（ノード０）と出力線１６（ノード１）との間にｎ個並列接続して構成されており、上述したように、ユニットセル１２１〜１２ｎ、書込み用電源供給回路２０、読出し用電源供給回路３０、ディテクター１７を備えている。
【００５２】
書込み用電源供給回路２０は、ツェナーザップ素子の書込み時に外部電源からの書込み用電圧（ＨＶ）を供給する回路であり、読出し用電源供給回路３０は、ツェナーザップ素子の読出し時に外部電源からの読出し用電圧（ＩＶＣ）を供給する回路である。ディテクター１７は、ツェナーザップ素子を流れた電流を検出して電圧に変換する回路である。
【００５３】
図５における信号ｄｂが伝送される信号線１３は、各ユニットセル１２１〜１２ｎの図６に例示するＮＯＲ回路ＮＯＲ０における信号ｄｂが入力される端子へ共通に接続され、信号ｓｅｌｂ１〜ｓｅｌｂｎが伝送される信号線１５１〜１５ｎは、ユニットセル１２１〜１２ｎの図６に例示するＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１における信号ｓｅｌｂｋが入力される各々の端子に接続され、信号ｒｄｂが伝送される信号線１４は、ユニットセル１２１〜１２ｎの図６に例示するＮＯＲ回路ＮＯＲ１における信号ｒｄｂが入力される端子へ共通に接続される。
【００５４】
電源線１１は、各ユニットセル１２１〜１２ｎにおける図６に例示したノード０として共通に接続され、出力線１６は、各ユニットセル１２１〜１２ｎにおける図６に例示するノード１としてディテクター１７の入力へ共通に接続される。
【００５５】
このような構成からなる不揮発性メモリ回路１０の動作説明を行なう。
【００５６】
まず、ツェナーザップ素子ＺＡＰｋにデータを書込む動作に関して説明する。ここでは、図５のユニットセル１２ｋへのデータ書込み動作について説明する。
【００５７】
ツェナーザップ素子ＺＡＰｋへのデータの書込み時には、カソードに電源電圧より高い電圧（ＨＶ）を印加してツェナー破壊させるので、電源線１１（ノード０）を電圧ＨＶとする。そして、信号ｓｅｌｂｋを接地レベル（Ｌ）としてユニットセル１２ｋが選択されるようにし、信号ｄｂをＬ、信号ｒｄｂをＨとする。
【００５８】
このような信号状態の場合、図６におけるＮＯＲ回路ＮＯＲ０の出力はＨ、ＮＯＲ回路ＮＯＲ１の出力はＬとなり、トランジスタＮＭＯＳ０はオン、トランジスタＮＭＯＳ１はオフとなる。
【００５９】
これにより、ツェナーザップ素子ＺＡＰｋのアノードが接地レベルの基準電位ＶＳＳに接続され、ツェナーザップ素子ＺＡＰｋがツェナー破壊され、データが書込まれる。その他のツェナーザップ素子についても同様にデータの書込みを行なうことができる。
【００６０】
本例の不揮発性メモリ回路１０においては、図１，図４に示すように、各ユニットセル１２１〜１２ｎにおける各々のツェナーザップ素子上にはメタル配線４が配置されており、メタル配線４は熱伝導効率が高いものであり、このデータの書込みによりツェナーザップ素子が発熱しても、メタル配線４において放熱される。
【００６１】
次に、読出し動作に関して、ユニットセル１２ｋのツェナーザップ素子は書込み済み（以降、データ１）、ユニットセル１２ｋ＋１のツェナーザップ素子は未書込み（以降、データ０）の場合を例に説明する。
【００６２】
図５における信号ｄｂ、ｒｄｂ、ｓｅｌｂ１〜ｓｅｌｂｎとしてそれぞれＨの信号が入力され、電源線１１（ノード０）と出力線１６（ノード１）は接地レベルとする。
【００６３】
ユニットセル１２１〜１２ｎは、図６において、信号ｓｅｌｂｋがＨ、信号ｄｂがＨ、信号ｒｄｂがＨのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にオフ（以下、ＯＦＦともいう）となり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
【００６４】
この状態から信号ｒｄｂとしてＬが入力されると、読出し用電源供給回路３０からノード０（電源線１１）にＩＶＣの電位が供給されると共に、ディテクター１７からノード１（出力線１６）に０．３Ｖ程度の電位が供給される。
【００６５】
次に、図５の信号ｓｅｌｂｋが信号線１５ｋを介してＬとして入力されるとする。この場合、ユニットセル１２ｋ以外の各ユニットセルでは、図６において、信号ｓｅｌｂｋ以外の信号がＨ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
【００６６】
これに対して図５のユニットセル１２ｋでは、図６において信号ｓｅｌｂｋがＬ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０はＬを出力、ＮＯＲ回路ＮＯＲ１はＨを出力し、トランジスタＮＭＯＳ０はＯＦＦ、トランジスタＮＭＯＳ１はＯＮとなり、ユニットセル１２ｋのツェナーザップ素子はデータ１のため、ノード１（出力線１６）に電流が流れる。
【００６７】
この時、ツェナーザップ素子を流れる電流はリファレンス電流の倍であるため、ノード１（出力線１６）の電位は、０．３Ｖよりも高い電位になる。ディテクター１７からは高電位（Ｈ）が出力される。
【００６８】
なお、ディテクター１７において負帰還回路を構成して振幅制御を行なうことにより、データの読み取り動作におけるノード１（出力線１６）の電圧上昇を、予め定められた電圧振幅内の電圧に抑えことができる。
【００６９】
次に、図５における信号線１５ｋからユニットセル１２ｋに信号ｓｅｌｂｋとしてＨが入力され、信号線１５ｋ＋１からユニットセル１２ｋ＋１に信号ｓｅｌｂｋ＋１としてＬが入力されるとする。この場合、ユニットセル１２ｋ＋１以外の各ユニットセルでは、図６において信号ｓｅｌｂｋ＋１以外の信号がＨ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０とＮＯＲ回路ＮＯＲ１は共にＬを出力し、トランジスタＮＭＯＳ０とトランジスタＮＭＯＳ１は共にＯＦＦとなり、ツェナーザップ素子のデータに関わらず、ツェナーザップ素子の電流はディテクター１７へ流れない。
【００７０】
これに対してユニットセル１２ｋ＋１では、図６において、信号ｓｅｌｂｋ＋１がＬ、信号ｄｂはＨ、信号ｒｄｂはＬのため、ＮＯＲ回路ＮＯＲ０はＬを出力、ＮＯＲ回路ＮＯＲ１はＨを出力し、トランジスタＮＭＯＳ０はＯＦＦ、トランジスタＮＭＯＳ１はＯＮとなる。
【００７１】
ここで、ユニットセル１２ｋ＋１のツェナーザップ素子はデータ０のため電流は流れない。このため、図５においてノード１（出力線１６）の電位は、電位０．３Ｖよりも低い電位になる。その結果、ディテクター１７からはＬが出力される。
【００７２】
以下同様に、読出し対象のツェナーザップ素子の選択信号をＬとすると共に、読出し対象のツェナーザップ素子以外のツェナーザップ素子の選択信号をＨとすることで、読出し対象のツェナーザップ素子に書き込まれたデータを読出すことができる。
【００７３】
図７は、図１における不揮発性メモリ１を用いた図５におけるＰＲＯＭ回路１０のユニットセルのレイアウト例を示しており、図７において書込み・読出し回路６１〜６ｎは、書込み・読出し回路６１で例示するように、図６で示すユニットセルを構成するツェナーザップ素子ＺＡＰｋを除いた各回路要素からなるものである。
【００７４】
このように、図５におけるＰＲＯＭ回路１０に、図１に示す構成の不揮発性メモリ１を用いることにより、データ書込み動作時におけるツェナーザップ素子ＺＡＰｋのツェナー破壊に伴い発生した熱を、メタル配線４で放熱させることができる。
【００７５】
図８は、実施の形態に係る不揮発性メモリの他の構成例を示しており、図１における不揮発性メモリの複数を１つのメタル配線で覆った構成となっている。このような構成により、不揮発性メモリの大容量化に対応している。
【００７６】
図８においては、複数個列状にツェナーザップ素子が形成されたツェナーザップ素子群が隣り合って複数設けられている。そして、電源線としてのメタル配線４は、隣り合う複数のツェナーザップ素子群が形成される領域に亘って形成されている。
【００７７】
図中の論理回路は、図６におけるＮＯＲ回路を備えて構成され、図中の左下に示す破線部分は、図６におけるＮＯＭＯＳトランジスタを備えた回路であり、例えば、図６におけるトランジスタＮＯＭＯＳ０のソースが図８のグランド線（ＶＳＳ）に接続され、図８のノード１には、図６におけるトランジスタＮＯＭＯＳ１のソースが接続されている。
【００７８】
さらに、図６のトランジスタＮＭＯＳ０に接続されるグランド線（ＶＳＳ）が、隣り合う図６のトランジスタＮＭＯＳ０と共通接続され、電源線（メタル配線４）と同様にして、ツェナーザップ素子のアノード領域とカソード領域のＰＮ接合部の長手方向に延在している。
【００７９】
このように、図８の実施の形態に係る不揮発性メモリの構成では、一端がグランド線に接続され他端がツェナーザップ素子のアノードに接続されたトランジスタを備え、グランド線は、メタル配線からなる電源線に隣り合って形成されている。
【００８０】
そして、複数のツェナーザップ素子が第１の方向に連続して配置される第１のツェナーザップ素子群と、第１のツェナーザップ素子とは別の複数のツェナーザップ素子が第１の方向に連続して配置される第２のツェナーザップ素子群と、を備え、メタル配線（電源線）が、第１のツェナーザップ素子群と第２のツェナーザップ素子群に亘って形成されている。
【００８１】
また、一端がグランド線に接続され、他端がツェナーザップ素子のアノードに接続された図６に示すトランジスタＮＭＯＳ０を備え、グランド線は、第１の方向に亘って形成されると共に複数形成され、メタル配線は、グランド線間に配置されている。
【００８２】
このような構成で、２つのグランド線間に、メタル配線４（電源線）が形成されており、図８の構成とすることにより、より一層の放熱効果を得ることが可能となる。
【００８３】
次に、このような不揮発性メモリ回路１０を用いた半導体装置に関して、図９を用いて説明する。
【００８４】
図９において、本例の半導体装置９０は、ＣＰＵ９１、ＲＡＭ９２、本発明に係るＰＲＯＭ９３、タイマー（図中、「ＴＩＭＥＲ」と記載）９４、シリアルインターフェース（図中、「ＳＥＲＩＡＬ  ＩＦ」と記載）９５、パラレルインターフェース（図中、「ＰＡＲＡＬＬＥＬ  ＩＦ」と記載）９６、ＡＤコンバータ（図中、「Ａ／Ｄ」と記載）９７、及びＤＡコンバータ（図中、「Ｄ／Ａ」と記載）９８が、ＢＵＳ９９を介して接続されている。
【００８５】
例えば、ＲＡＭ９２は１０２４バイト、ＰＲＯＭ９３は６０Ｋバイト等の容量からなり、ＣＰＵ９１（中央処理装置）は、シリアルインターフェース９５、またはパラレルインターフェース９６を介して接続された外部装置からの制御信号に基づき、ＰＲＯＭ９３に対してプログラムやデータ等の書込み及読出しを行なう。
【００８６】
このような半導体装置９０は、例えば、自動車制御用の各種コントロール基板、製造装置の各種コントロール基板、携帯電話等の各種電子機器に設けられる。
【００８７】
以上、図を用いて説明したように、図１に示す本例の不揮発性メモリ１は、ウェル上に形成されたカソード領域とアノード領域とを備えた複数のツェナーザップ素子ＺＡＰ１〜ＺＡＰｎと、複数のツェナーザップ素子ＺＡＰ１〜ＺＡＰｎ上に形成され、ビア５を介して各々のカソード領域の電極２０〜２ｎに共通接続されてカソード領域に書込み用の電圧を供給するメタル配線４と、を備えている。
【００８８】
そして、メタル配線４は、少なくともウェル上におけるカソード領域とアノード領域との重なり部分を覆うように形成されている。
【００８９】
また、複数のツェナーザップ素子ＺＡＰ１〜ＺＡＰｎの各々は、２つのカソード領域と、この２つのカソード領域間に形成された１つのアノード領域と、を備え、２つのカソード領域の１つを隣のツェナーザップ素子間で共有し、メタル配線４に並列に接続された構成となっている。
【００９０】
これにより、本例の不揮発性メモリ１では、データ書込み動作時におけるツェナーザップ素子ＺＡＰ１〜ＺＡＰｎのツェナー破壊に伴い発生する熱を、メタル配線４で放熱させることができるので、ツェナーザップ素子を用いた不揮発性メモリ（ＰＲＯＭ）の大容量化に伴う発熱の増大を回避することが可能となり、当該不揮発性メモリ（ＰＲＯＭ）を設けた半導体装置及び電子機器の動作の安定化を図ることができる。
【００９１】
なお、本発明は、各図を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、図５で説明した不揮発性メモリ回路１０においては、読出し動作と書込み動作以外の時、ノード０とノード１は接地レベルになる例を説明したが、書込み動作以外の時は常に、ノード０はＩＶＣ、ノード１は０．３Ｖ程度のディテクター入力電圧レベルとすることで、信号ｒｄｂとして入力される信号がＨからＬに切り替わった時の遅延時間を無くすこともできる。
【００９２】
また、図５に示した不揮発性メモリ回路１０では、書込み用電源供給回路２０からＨＶ、読出し用電源供給回路３０からＩＶＣを供給する例を説明したが、パッドから直接供給しても良い。
【００９３】
また、本例では、１層からなるツェナーザップ素子（ZapFuse）上にメタル配線４が配置された例を示しているが、多層配線の場合にも、各層のツェナーザップ素子上に各々メタル配線を配置することも可能であり、これにより配線効率の向上を期待することができる。
【００９４】
また、本例の不揮発性メモリでは、２つのカソード領域と１つのアノード領域とのそれぞれの間に、カソード領域とアノード領域が混在する領域を設けた構成としているが、カソード領域と１つとする構成としても良い。
【符号の説明】
【００９５】
１  不揮発性メモリ
２０〜２ｎ  電極（カソード）
３１〜３ｎ  電極（アノード）
４  メタル配線（ノード０）
５，５０〜５ｎ  ビア
６１〜６ｎ  書込み・読出し回路
１０  不揮発性メモリ回路（ＰＲＯＭ回路）
１１  電源線
１３,１４，１５１〜１５ｎ  信号線
１２１〜１２ｎ  ユニットセル（記憶素子部）
１６  出力線
１７  ディテクター
１８  基準電源線（基準電位ＶＳＳ）
２０  書込み用電源供給回路
３０  読出し用電源供給回路
ｄｂ,ｒｄｂ,ｓｅｌ１〜ｓｅｌｎ,ｓｅｌｂｋ  信号
ＮＭＯＳ０〜ＮＭＯＳ７  トランジスタ（Ｎチャネルトランジスタ）
ＮＯＲ０，ＮＯＲ１  ＮＯＲ回路
ＰＭＯＳ０〜ＰＭＯＳ３  トランジスタ（Ｐチャネルトランジスタ）
ＺＡＰ１〜ＺＡＰｎ，ＺＡＰｋ  ツェナーザップ素子（ZapFuse）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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