(57)【要約】【課題】隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合において、同一工程でこれらのゲート電極間に導電体プラグを形成するための孔を形成すること。【解決手段】ゲート電極３沿いにサイドウォール膜５及び６を形成した後、かつ、これらの上にストッパー膜を形成する前に、サイドウォール膜６の一部を除去することで、サイドウォール膜６間の間隔を広げる工程を有する半導体装置の製造方法。【選択図】図６
2013222765.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極と、
前記ゲート電極の側面から前記半導体層に沿って形成された第１のサイドウォール膜と、
前記第１のサイドウォール膜を挟んで前記ゲート電極沿いに形成され、前記第１のサイドウォール膜とは膜種が異なる第２のサイドウォール膜と、
前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上に形成された第１のストッパー膜と、
前記第１のストッパー膜の上に形成された絶縁膜と、
隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、
前記絶縁膜、前記第１のストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、
前記第２のサイドウォール膜の前記第１のサイドウォール膜を挟んで前記半導体層に沿う部分の前記半導体層に沿う方向の長さは、前記第１のサイドウォール膜の前記半導体層に沿う部分の前記半導体層に沿う方向の長さよりも短い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のストッパー膜の下層、かつ、前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上層に、前記第１のストッパー膜及び前記第１のサイドウォール膜と膜種が異なる第２のストッパー膜をさらに有する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のストッパー膜及び前記第１のサイドウォール膜の膜種は同じである半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１のストッパー膜及び前記第１のサイドウォール膜は窒化シリコン膜であり、前記第２のストッパー膜は酸化シリコン膜である半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記第１のストッパー膜の厚さをＷ、前記導電体プラグの径をＴとすると、
前記第１のペアを構成する第１の前記ゲート電極に沿って形成された前記第１のサイドウォール膜と、第２の前記ゲート電極に沿って形成された前記第１のサイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）以上であり、
前記第２のペアを構成する第３の前記ゲート電極に沿って形成された前記第１のサイドウォール膜と、第４の前記ゲート電極に沿って形成された前記第１のサイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）より小さい半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のペア及び前記２のペアいずれにおいても、各ペアを構成する２つの前記ゲート電極各々に沿って形成された前記第２のサイドウォール膜間の最短距離は（２Ｗ＋Ｔ）以上である半導体装置。
【請求項７】
半導体層と、
前記半導体層上に形成され、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極と、
前記ゲート電極の側面に沿って前記半導体層上に形成されたサイドウォール膜と、
前記ゲート電極及び前記サイドウォール膜の上に形成されたストッパー膜と、
前記ストッパー膜の上に形成された絶縁膜と、
隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、
前記絶縁膜、前記ストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、
を有し、
平面視で、前記サイドウォール膜と前記金属シリサイド層は重ならない半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ストッパー膜の厚さをＷ、前記導電体プラグの径をＴとすると、
前記第１のペア及び前記２のペアいずれにおいても、各ペアを構成する２つの前記ゲート電極各々に沿って形成された前記サイドウォール膜間の最短距離は（２Ｗ＋Ｔ）以上である半導体装置。
【請求項９】
半導体層上に、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第１の工程と、
前記第１の工程の後、前記ゲート電極の側面から前記半導体層に沿って第１のサイドウォール膜となる第１の膜を形成する第２の工程と、
前記第２の工程の後、前記第１の膜の上に、前記第１の膜とは膜種が異なり、第２のサイドウォール膜となる第２の膜を形成する第３の工程と、
前記第３の工程の後、エッチバックにより前記第１の膜及び前記第２の膜の一部を除去することで、前記第１のサイドウォール膜及び前記第２のサイドウォール膜を形成する第４の工程と、
前記第４の工程の後、前記第１のサイドウォール膜及び第２のサイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第５の工程と、
前記第５の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第６の工程と、
前記第６の工程の後、前記第１のサイドウォール膜よりも前記第２のサイドウォール膜の方が除去されやすい条件で、前記第２のサイドウォール膜をエッチングする第７の工程と、
前記第７の工程の後、前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上に第１のストッパー膜を形成する第８の工程と、
前記第８の工程の後、前記第１のストッパー膜の上に絶縁膜を形成する第９の工程と、
前記第９の工程の後、前記絶縁膜及び前記第１のストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第１０の工程と、
前記第１０の工程の後、前記孔に金属を埋めて導電体プラグを形成する第１１の工程と、
を有する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第７の工程と前記第８の工程の間に、前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上に前記第１のストッパー膜と膜種が異なる第２のストッパー膜を形成する第２のストッパー膜形成工程を有し、
前記第１０の工程では、前記第１のストッパー膜でストップする条件で前記絶縁膜をエッチングして底面に前記第１のストッパー膜が露出する貫通孔を形成した後、前記第２のストッパー膜でストップする条件で前記貫通孔の底面に露出している前記第１のストッパー膜をエッチングして底面に前記第２のストッパー膜が露出するまで前記貫通孔を拡張し、その後、前記貫通孔の底面に露出している前記第２のストッパー膜を除去する半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第８の工程では、前記第１のサイドウォール膜と同じ膜種である前記第１のストッパー膜を形成する半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第２の工程では、前記第１の膜として窒化シリコン膜を形成し、
前記第２のストッパー膜形成工程では、前記第２のストッパー膜として酸化シリコン膜を形成し、
前記第８の工程では、前記第１のストッパー膜として窒化シリコン膜を形成する半導体装置の製造方法。
【請求項１３】
請求項９から１２のいずれか１項に記載の半導体装置の製造方法において、
前記第８の工程では、厚さがＷの前記第１のストッパー膜を形成し、
前記第１０の工程では、径がＴの前記孔を形成し、
前記第４の工程の直後の状態では、前記第１のペアを構成する第１の前記ゲート電極に沿って形成された前記第２のサイドウォール膜と、第２の前記ゲート電極に沿って形成された前記第２のサイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）以上であり、前記第２のペアを構成する第３の前記ゲート電極に沿って形成された前記第２のサイドウォール膜と、第４の前記ゲート電極に沿って形成された前記第２のサイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）より小さく、
前記第７の工程は、前記第１のペア及び前記２のペアいずれにおいても、各ペアを構成する２つの前記ゲート電極各々に沿って形成された前記第２のサイドウォール膜間の最短距離が（２Ｗ＋Ｔ）以上となるように前記第２のサイドウォール膜をエッチングする半導体装置の製造方法。
【請求項１４】
半導体層上に、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第１の工程と、
前記第１の工程の後、前記ゲート電極の上からサイドウォール膜となる膜を形成する第２の工程と、
前記第２の工程の後、エッチバックにより前記サイドウォール膜となる膜の一部を除去することで、サイドウォール膜を形成する第３の工程と、
前記第３の工程の後、前記サイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第４の工程と、
前記第４の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第５の工程と、
前記第５の工程の後、平面視で、前記サイドウォール膜と前記金属シリサイド層が重ならなくなるまで前記サイドウォール膜をエッチングする第６の工程と、
前記第６の工程の後、前記ゲート電極及び前記サイドウォール膜の上にストッパー膜を形成する第７の工程と、
前記第７の工程の後、前記ストッパー膜の上に絶縁膜を形成する第８の工程と、
前記第８の工程の後、前記絶縁膜及び前記ストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第９の工程と、
前記第９の工程の後、前記孔に金属を埋めて導電体プラグを形成する第１０の工程と、
を有する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第７の工程では、厚さがＷの前記ストッパー膜を形成し、
前記第９の工程では、径がＴの前記孔を形成し、
前記第３の工程の直後の状態では、前記第１のペアを構成する第１の前記ゲート電極に沿って形成された前記サイドウォール膜と、第２の前記ゲート電極に沿って形成された前記サイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）以上であり、前記第２のペアを構成する第３の前記ゲート電極に沿って形成された前記サイドウォール膜と、第４の前記ゲート電極に沿って形成された前記サイドウォール膜との間の最短距離は（２Ｗ＋Ｔ）より小さく、
前記第６の工程は、前記第１のペア及び前記２のペアいずれにおいても、各ペアを構成する２つの前記ゲート電極各々に沿って形成された前記サイドウォール膜間の最短距離が（２Ｗ＋Ｔ）以上となるように前記サイドウォール膜をエッチングする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、ゲート電極間の間隔が小さくなっている。これに起因して様々な課題が発生し、そして、その課題を解決する様々な技術が開発されている。
【０００３】
特許文献１には、導電体プラグと、ゲート電極間に形成された金属シリサイド層との接触面積を容易に確保するための半導体装置の製造方法が記載されている。
【０００４】
具体的には、以下のような半導体装置の製造方法が開示されている。まず、（１）半導体層上にゲート電極を形成し、（２）その後、ゲート電極の側面にサイドウォール膜を形成し、（３）その後、サイドウォール膜をマスクとして半導体層に不純物領域を形成し、（４）その後、不純物領域表面に金属シリサイド層を形成する。この後、（５）サイドウォール膜の一部をエッチングし、サイドウォール絶縁膜底面のエッジをゲート電極側に後退させることで、金属シリサイド層の露出面積を増大させる。その後、（６）ライナー膜及び層間絶縁膜を形成し、（７）次いで、ライナー膜及び層間絶縁膜を貫通する貫通孔を形成し、（８）この貫通孔内に導体プラグを形成する。
【０００５】
特許文献２には、接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクト不良の発生、及び層間絶縁膜の埋め込み不良の発生を抑制するための半導体装置の製造方法が記載されている。
【０００６】
具体的には、以下のような半導体装置の製造方法が開示されている。半導体基板上にゲート電極を形成し、その後、ゲート電極をマスクとして半導体基板に不純物を導入して、半導体基板の表面に第１の不純物領域を形成する。次いで、ゲート電極の側面に第１のサイドウォールを形成し、ゲート電極と第１のサイドウォールをマスクとして半導体基板に不純物を導入し、半導体基板の表面に、第１の不純物領域よりも深い接合深さを有する、第１の不純物領域と同一導電型の第２の不純物領域を形成する。次いで、第１のサイドウォールの側面に第２のサイドウォールを形成し、第１および第２のサイドウォールをマスクとして、第２の不純物領域の表面にシリサイド領域を形成する。その後、第２のサイドウォールを除去し、第２のサイドウォールに被覆されていた第２の不純物領域表面の非シリサイド領域を露出させる。次いで、半導体基板上に、シリサイド領域、非シリサイド領域、ゲート電極、および第１のサイドウォールを被覆する絶縁膜を形成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０３３８５号公報
【特許文献２】特開２００８−１２４３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、半導体装置が高集積化した場合であって、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合、以下のような課題が発生することを見出した。以下、図１８及び１９を用いて説明する。
【０００９】
まず、図１８に示す状態は、例えば以下のような手順で得られる。半導体層１０１上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。この時、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在するように、複数のゲート電極１０３が形成される。図１８の場合、図中左端と真ん中のゲート電極１０３のペアＡの間隔に比べて、図中右端と真ん中のゲート電極１０３のペアＢの間隔の方が広くなっている。
【００１０】
その後、サイドウォール絶縁膜１０５及び１０６を形成する。次いで、サイドウォール絶縁膜１０５及び１０６をマスクとして、半導体層１０１上に不純物を注入し、不純物注入領域（不図示）の上に金属シリサイド層１０７を形成する。次いで、ストッパー膜１０８を形成後、狭い箇所への埋め込み性がよい絶縁膜１１１を形成し、その上から絶縁膜１０９を形成する。その後、絶縁膜１０９の表面を平坦化することで、図１８に示す状態が得られる。
【００１１】
この後、図中破線で示す導電体プラグ形成予定領域１１２´に孔を形成することとなるが、ここで問題が発生する。
【００１２】
半導体装置が高集積化した場合、図１８のペアＡに示すようにゲート電極１０３間の間隔が狭くなり、これに起因して、これらのゲート電極１０３に沿って形成されたサイドウォール絶縁膜１０５及び１０６間の間隔も狭くなる。このため、サイドウォール絶縁膜１０６に沿って形成されたストッパー膜１０８が、導電体プラグ形成予定領域１１２´内にサイド方向から侵入してくる。これに対し、ペアＢはゲート電極１０３間の間隔がペアＡに比べて広く、これらのゲート電極１０３に沿って形成されたサイドウォール絶縁膜１０５及び１０６間の間隔もペアＡに比べて広くなるので、このような事態（サイドウォール絶縁膜１０６に沿って形成されたストッパー膜１０８が、導電体プラグ形成予定領域１１２´内にサイド方向から侵入してくる）が生じない場合がある。結果、図示するように、ペアＡのゲート電極１０３間の導電体プラグ形成予定領域１１２´内の層構造と、ペアＢのゲート電極１０３間の導電体プラグ形成予定領域１１２´内の層構造が異なってしまう。かかる場合、ペアＡのゲート電極１０３間に導電体プラグを形成するための孔を形成する適切な条件と、ペアＢのゲート電極１０３間に導電体プラグを形成するための孔を形成する適切な条件とが当然異なる。このような孔を同一処理で形成しようとすると、以下のような不都合が生じる。
【００１３】
例えば、ペアＢのゲート電極１０３間に形成する孔が金属シリサイド層１０７でストップする条件で孔を形成すると、ペアＡのゲート電極１０３間に形成した孔が金属シリサイド層１０７まで届かない。逆に、ペアＡのゲート電極１０３間に形成する孔が金属シリサイド層１０７でストップする条件で孔を形成すると、図１９に示すように、ペアＢのゲート電極１０３間に形成した孔１１２が金属シリサイド層１０７を貫通してしまう。
【課題を解決するための手段】
【００１４】
本発明によれば、半導体層と、前記半導体層上に形成され、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極と、前記ゲート電極の側面から前記半導体層に沿って形成された第１のサイドウォール膜と、前記第１のサイドウォール膜を挟んで前記ゲート電極沿いに形成され、前記第１のサイドウォール膜とは膜種が異なる第２のサイドウォール膜と、前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上に形成された第１のストッパー膜と、前記第１のストッパー膜の上に形成された絶縁膜と、隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、前記絶縁膜、前記第１のストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、前記第２のサイドウォール膜の前記第１のサイドウォール膜を挟んで前記半導体層に沿う部分の前記半導体層に沿う方向の長さは、前記第１のサイドウォール膜の前記半導体層に沿う部分の前記半導体層に沿う方向の長さよりも短い半導体装置が提供される。
【００１５】
また、本発明によれば、半導体層と、前記半導体層上に形成され、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極と、前記ゲート電極の側面に沿って前記半導体層上に形成されたサイドウォール膜と、前記ゲート電極及び前記サイドウォール膜の上に形成されたストッパー膜と、前記ストッパー膜の上に形成された絶縁膜と、隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、前記絶縁膜、前記ストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、平面視で、前記サイドウォール膜と前記金属シリサイド層は重ならない半導体装置が提供される。
【００１６】
また、本発明によれば、半導体層上に、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第１の工程と、前記第１の工程の後、前記ゲート電極の側面から前記半導体層に沿って第１のサイドウォール膜となる第１の膜を形成する第２の工程と、前記第２の工程の後、前記第１の膜の上に、前記第１の膜とは膜種が異なり、第２のサイドウォール膜となる第２の膜を形成する第３の工程と、前記第３の工程の後、エッチバックにより前記第１の膜及び前記第２の膜の一部を除去することで、第１のサイドウォール膜及び第２のサイドウォール膜を形成する第４の工程と、前記第４の工程の後、前記第１のサイドウォール膜及び第２のサイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第５の工程と、前記第５の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第６の工程と、前記第６の工程の後、前記第１のサイドウォール膜よりも前記第２のサイドウォール膜の方が除去されやすい条件で、前記第２のサイドウォール膜をエッチングする第７の工程と、前記第７の工程の後、前記ゲート電極、前記第１のサイドウォール膜及び前記第２のサイドウォール膜の上に第１のストッパー膜を形成する第８の工程と、前記第８の工程の後、前記１のストッパー膜の上に絶縁膜を形成する第９の工程と、前記第９の工程の後、前記絶縁膜及び前記第１のストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第１０の工程と、前記第１０の工程の後、前記孔に金属を埋めて導電体プラグを形成する第１１の工程と、を有する半導体装置の製造方法が提供される。
【００１７】
また、本発明によれば、半導体層上に、互いに隣接するペアが複数存在し、第１の前記ペアの互いの間隔と、第２の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第１の工程と、前記第１の工程の後、前記ゲート電極の上からサイドウォール膜となる膜を形成する第２の工程と、前記第２の工程の後、エッチバックにより前記サイドウォール膜となる膜の一部を除去することで、サイドウォール膜を形成する第３の工程と、前記第３の工程の後、前記サイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第４の工程と、前記第４の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第５の工程と、前記第５の工程の後、平面視で、前記サイドウォール膜と前記金属シリサイド層が重ならなくなるまで前記サイドウォール膜をエッチングする第６の工程と、前記第６の工程の後、前記ゲート電極及び前記サイドウォール膜の上にストッパー膜を形成する第７の工程と、前記第７の工程の後、前記ストッパー膜の上に絶縁膜を形成する第８の工程と、前記第８の工程の後、前記絶縁膜及び前記ストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第９の工程と、前記第９の工程の後、前記孔に金属を埋めて導電体プラグを形成する第１０の工程と、を有する半導体装置の製造方法が提供される。
【００１８】
本発明では、ゲート電極沿いにサイドウォール膜を形成した後、かつ、これらの上にストッパー膜を形成する前に、サイドウォール膜の一部を除去することで、サイドウォール膜間の間隔を広げる。結果、その後にストッパー膜を形成した後の状態において、隣接するゲート電極間の間隔が狭い箇所で起こりうる「サイドウォール絶縁膜に沿って形成されたストッパー膜が、導電体プラグ形成予定領域（孔を形成する領域）内にサイド方向から侵入してくる」事態を回避することができる。このため、隣接するゲート電極間の間隔が狭い箇所における導電体プラグ形成予定領域の層構造と、当該箇所に比べて隣接するゲート電極間の間隔が広い箇所における導電体プラグ形成予定領域の層構造を同等のものにすることができる。結果、これらのゲート電極間に同一処理で孔を形成することが可能となる。
【発明の効果】
【００１９】
本発明によれば、半導体装置が高集積化した場合であって、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合であっても、同一工程でこれらのゲート電極間に導電体プラグを形成するための孔を形成することができる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図２】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図３】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図４】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図５】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図６】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図７】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図８】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図９】本実施形態の作用効果を説明するための工程断面図の一例である。
【図１０】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１１】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１２】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１３】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１４】本実施形態の半導体装置の製造方法を説明するための工程断面図の一例である。
【図１５】本実施形態の作用効果を説明するための工程断面図の一例である。
【図１６】本実施形態の作用効果を説明するための工程断面図の一例である。
【図１７】本実施形態の作用効果を説明するための工程断面図の一例である。
【図１８】本発明の課題を説明するための工程断面図の一例である。
【図１９】本発明の課題を説明するための工程断面図の一例である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
まず、本実施形態の半導体装置の製造方法について、図１乃至９を用いて説明する。これらの図は、本実施形態の半導体装置の一部を抽出した断面工程図の一例である。
【００２３】
まず、図１に示すように、半導体層１上に、ゲート絶縁膜２を介してゲート電極３を形成する。ここでは、互いに隣接するペアが複数存在し、第１のペアの互いの間隔と、第２のペアの互いの間隔が異なるように複数のゲート電極３を形成する。図１に示す例では、図中左端と真ん中のゲート電極３のペアＡと、図中右端と真ん中のゲート電極３のペアＢが示されている。そして、ペアＡのゲート電極３間の間隔に比べて、ペアＢのゲート電極３間の間隔の方が広くなっている。
【００２４】
図１では、ペアＡとペアＢが隣接した例を示したが、複数のペアＡが密集した領域と、複数のペアＢが密集した領域が別々に半導体層１上に形成されてもよい。複数のペアＡが密集した領域は、例えばロジック回路である。複数のペアＢが密集した領域は、例えばＳＲＡＭ回路、ＤＲＡＭ回路が密集している領域の周辺回路や、電源回路である。
【００２５】
なお、半導体層１、ゲート絶縁膜２及びゲート電極３は従来技術に準じたあらゆる構成とすることができる。例えば、半導体層１は、Ｓｉ、ＳｉＧｅ、ＳｉＣなどの材料で構成された層とすることができる。また、ゲート絶縁膜２は、例えば酸化膜とすることができる。さらに、ゲート電極３はポリシリコンとすることができ、その高さは例えば１００ｎｍ程度とすることができる。これらは従来のあらゆる方法を用いて製造することができる。よって、ここでの説明は省略する。
【００２６】
次に、図２に示すように、ゲート電極３の側面に、ＬＤＤ（Lightly Doped Drain）領域への注入位置を調整するためのスペーサ４を形成することができる。スペーサ４は例えばＳｉＯ２膜やＳｉＮ膜で形成され、その厚さは例えば５ｎｍ以上２０ｎｍ以下とすることができる。スペーサ４は、例えばＣＶＤ（Chemical Vapor Deposition)で形成することができる。
【００２７】
次に、図３に示すように、ゲート電極３の側面から半導体層１に沿って、略Ｌ字状の断面を有するように、第１のサイドウォール膜となる第１の膜５´を形成する。第１の膜５´は例えばＳｉＮ膜、ＳｉＯ２膜であり、その厚さは１０ｎｍ程度である。このような第１の膜５´は、例えば、ＣＶＤで形成することができる。
【００２８】
ここで「略Ｌ字状の断面を有するように」とは、図３に示すようなゲート電極３の高さ方向（図中、上下方向）に平行な断面において、第１の膜５´が略Ｌ字状を形成するように、という意味である。すなわち、図３に示すようなゲート電極３の高さ方向に平行な断面において、第１の膜５´は、ゲート電極３に沿ってゲート電極３の高さ方向に延伸した部分と、半導体層１に沿って半導体層１の表面に平行な方向に延伸した部分とを有し、これらの部分が連続的に形成されることで、略Ｌ字状を形成している。なお、ゲート電極３の高さ方向に延伸した部分、及び、半導体層１の表面に平行な方向に延伸した部分がなす角は、必ずしも図示するように直角になっている必要はなく、丸みを帯びた状態となっていてもよい。なお、第１の膜５´は、最大膜厚と最小膜厚の差が２ｎｍ以下となるのが好ましい。ここで、第１の膜５´の膜厚について説明する。半導体層１に沿って半導体層１の表面に平行な方向に延伸した部分の膜厚は、第１の膜５´と半導体層１とが対峙する方向（図３中、上下方向）の厚さが該当する。ゲート電極３に沿ってゲート電極３の高さ方向に延伸した部分の膜厚は、第１の膜５´とゲート電極３の側面とが対峙する方向（図３中、左右方向）の厚さが該当する。ゲート電極３の上部に位置する部分においては、第１の膜５´とゲート電極３の上面とが対峙する方向（図３中、上下方向）の厚さが該当する。
【００２９】
第１の膜５´を形成後、図３に示すように、その上から第２のサイドウォール膜となる第２の膜６´を形成する。第２の膜６´は、第１の膜５´と膜種が異なる。例えば、第１の膜５´がＳｉＮ膜であるとき、第２の膜６´はＳｉＯ２膜とすることができる。また、第１の膜５´がＳｉＯ２膜であるとき、第２の膜６´はＳｉＮ膜とすることができる。第２の膜６´の膜厚は設計的事項であり、例えば、不純物領域を決めたい位置に応じて決定することができる。このような第２の膜６´は、例えば、ＣＶＤで形成することができる。
【００３０】
その後、エッチバックにより第１の膜５´及び第２の膜６´の一部を除去することで、図４に示すように第１のサイドウォール膜５及び第２のサイドウォール膜６を形成する。エッチバックは異方性エッチングとすることができる。
【００３１】
その後、ゲート電極３、第１のサイドウォール膜５及び第２のサイドウォール膜６をマスクとして半導体層１に不純物を注入することで、不純物領域（不図示）を形成する。当該処理は従来技術に準じて実現できるので、ここでの詳細な説明は省略する。次いで、図５に示すように、不純物領域表面に、周知のサリサイドプロセスによって金属シリサイド層７を形成する。なお、シリサイド化反応が図中横方向にも進行するため、第１のサイドウォール膜５及び第２のサイドウォール膜６の下方にも侵入する状態で金属シリサイド層７は形成されるが、進行方向にはバラつきがあるため、ここではその詳細は図示しない。この時、ゲート電極３の表面にも金属シリサイド層７が形成されてもよい。
【００３２】
次に、図６に示すように、第１のサイドウォール膜５よりも第２のサイドウォール膜６が除去されやすい条件で、第２のサイドウォール膜６をエッチングする。この時、金属シリサイド層７が除去されにくい条件とするのが好ましい。例えば、アンモニア過水を用いてウェットエッチングを行ってもよいし、またはＳｉＣｏＮｉやケミカルドライエッチングといった等方性のドライエッチングを行ってもよい。
【００３３】
その後、半導体層１上に第１のストッパー膜８及び層間絶縁膜９を形成後、層間絶縁膜９の表面を例えばＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。そして、層間絶縁膜９及び第１のストッパー膜８を貫通し、底面に金属シリサイド層７が露出する孔１２を形成することで、図７に示す状態が得られる。第１のストッパー膜８は例えばＳｉＮ膜とすることができる。層間絶縁膜９は、例えばＳｉＯ２膜とすることができる。なお、層間絶縁膜９は、狭い箇所への埋め込み性が良い層を含んだ複数の層で構成され（図は一層構造）、当該埋め込み性が良い層でゲード電極３間を埋めてもよい。このような埋め込み性が良い層は、例えばＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）によるＳｉＯ２とすることができる。
【００３４】
その後、図８に示すように、孔１２に銅等の金属を埋め込んで、導電体プラグ１４を形成する。なお、導電体プラグ１４の形成は、従来技術に準じて実現できるので、ここでの説明は省略する。
【００３５】
次に、本実施形態の作用効果について説明する。
【００３６】
まず、第１のストッパー膜８の厚さをＷ、導電体プラグの径（孔１２の径）をＴとする。本実施形態の半導体装置の製造方法では、図４に示す状態、すなわちエッチバックにより第１の膜５´及び第２の膜６´を部分的に除去して第１及び第２のサイドウォール膜５及び６を形成した直後の状態において、ペアＢを構成する２つのゲート電極３各々に沿って形成された第２のサイドウォール膜６間の最短距離Ｃは（２Ｗ＋Ｔ）以上である。これに対し、ペアＡを構成する２つのゲート電極３各々に沿って形成された第２のサイドウォール膜６間の最短距離Ｃは（２Ｗ＋Ｔ）より小さい。
【００３７】
当該状態のまま半導体層１上に第１のストッパー膜８を形成すると、図１８及び１９を用いて説明した不都合が生じうる。すなわち、Ｃが（２Ｗ＋Ｔ）より小さいペアＡにおいては、サイドウォール絶縁膜１０６に沿って形成されたストッパー膜１０８が、導電体プラグ形成予定領域１１２´内にサイド方向から侵入してくる。これに対し、Ｃが（２Ｗ＋Ｔ）以上であるペアＢにおいては、ゲート電極１０３間の間隔が、第１のストッパー膜８の厚さを２倍した値に、孔１１２の径を足した値よりも大きいので、導電体プラグ形成予定領域１１２´の位置を適切に調整することで、ストッパー膜１０８が、導電体プラグ形成予定領域１１２´内にサイド方向から侵入してくる事態を回避できる。このため、図１８に示すように、Ｃが（２Ｗ＋Ｔ）より小さいペアＡの導電体プラグ形成予定領域１１２´内の層構造と、Ｃが（２Ｗ＋Ｔ）以上であるペアＢの導電体プラグ形成予定領域１１２´内の層構造とが異なってしまう。かかる場合、ペアＡのゲート電極１０３間に孔１１２を形成するための適切な条件と、ペアＢのゲート電極１０３間に孔１１２を形成するための適切な条件とが異なってしまう。結果、上述したような不都合が生じ得る。
【００３８】
上記不都合を回避するため、本実施形態では、第１のストッパー膜８を形成する前に、第２のサイドウォール膜６を部分的にエッチングし、隣接する第２のサイドウォール膜６間の間隔を広げる（図６参照）。
【００３９】
本実施形態の半導体装置の製造方法では、図６に示す状態において、ペアＡ及びペアＢいずれにおいても、各ペアを構成する２つのゲート電極３各々に沿って形成された第２のサイドウォール膜６間の最短距離Ｄが（２Ｗ＋Ｔ）以上となるように、第２のサイドウォール膜６をエッチングする。
【００４０】
かかる場合、図９に示すように、ペアＡのゲート電極３間の導体プラグ形成予定領域１２´と、ペアＢのゲート電極３間の導体プラグ形成予定領域１２´の層構造を同様なものとすることができる。結果、ペアＡのゲート電極３間、および、ペアＢのゲート電極３間に、同一処理で、導体プラグを形成するための孔１２を形成することができる。
【００４１】
なお、第２のサイドウォール膜６間の間隔を広げるための第２のサイドウォール膜６のエッチングは、さらに、平面視で、第２のサイドウォール膜６と金属シリサイド層７が重ならなくなるまで行うのが好ましい。このようにした場合、導体プラグを形成するための孔１２の形成（穴加工）において、ペアＡ及びＢで、導通の確保とシリサイドの貫通を抑制する条件を両立できる。結果、導通不良によるオープン不良や、シリサイド貫通に起因する接合リーク増加等の不都合を抑制でき、製造マージンが確保できる。
【００４２】
＜変形例１＞
なお、本実施形態の変形例として、第１のサイドウォール膜５を有さない構成とすることもできる。すなわち、上記説明した半導体装置の製造方法において、第１のサイドウォール膜５を形成する工程を除去し、その他の工程を上記説明と同様に実施することができる。かかる場合も上記と同様の作用効果を実現することができる。しかし、第１のサイドウォール膜５を設けた場合、図８に示すように、第２のサイドウォール膜６間の間隔を広げるために第２のサイドウォール膜６の一部をエッチングした後においても、第１のサイドウォール膜５は大きくエッチングされることなく残存するので、ゲート電極３間において、半導体層１上の金属シリサイド層７が形成されていない領域が露出することを回避することができる。
【００４３】
＜変形例２＞
また、本実施形態のその他の変形例として、第１のストッパー膜８の下層、かつ、ゲート電極３、第１のサイドウォール膜５及び第２のサイドウォール膜６の上層に、第１のストッパー膜８と膜種が異なる第２のストッパー膜１０を形成することができる。かかる場合、第１のストッパー膜８及び第１のサイドウォール膜５は同種の膜としとしてもよい。例えば、第１のストッパー膜８及び第１のサイドウォール膜５は窒化シリコン膜とし、第２のストッパー膜は酸化シリコン膜としてもよい。以下、図１０乃至１４を用いて、当該変形例について説明する。
【００４４】
まず、上記と同様にして図６の状態を得た後、図１０に示すように、ゲート電極３、第１のサイドウォール膜５及び第２のサイドウォール膜６の上層に、第２のストッパー膜１０を形成する。第２のストッパー膜１０の膜厚は例えば５ｎｍ以上１５ｎｍ以下である。第２のストッパー膜１０は例えばＡＬＤ−ＣＶＤで形成することができる。
【００４５】
その後、第２のストッパー膜１０の上に、第１のストッパー膜８及び層間絶縁膜９を形成する。層間絶縁膜９は、例えば、狭い箇所への埋め込み性が良い絶縁膜１１とその他の絶縁膜１３の積層構造であってもよい。
【００４６】
その後、導電体プラグを形成するための孔１２を形成する。具体的には、まず、図１１に示すように、第１のストッパー膜８でストップする条件で層間絶縁膜１１及び１３をエッチングすることで、層間絶縁膜１１及び１３を貫通し、底面に第１のストッパー膜８が露出する孔１２を形成する。当該処理は、例えば異方性のドライエッチングを利用する。
【００４７】
その後、図１２に示すように、第２のストッパー膜１０でストップする条件で孔１２の底面に露出している第１のストッパー膜８を除去することで、底面に第２のストッパー膜１０が露出するまで孔１２を拡張する。当該処理は、例えば異方性のドライエッチングを利用する。
【００４８】
その後、図１３に示すように、例えば異方性又は等方性のドライエッチングを利用して、孔１２の底面に露出している第２のストッパー膜１０を除去する。例えば、孔１２の底面に露出している第２のストッパー膜１０は、導電体プラグ形成時の前処理（ＲＦエッチング、ＳｉＣｏＮｉ処理）で除去してもよい。
【００４９】
その後、図１４に示すように孔１２に銅等の金属を埋め込んで、導電体プラグ１４を形成する。次に、当該変形例の作用効果について説明する。
【００５０】
まず第２のサイドウォール膜６間の間隔を広げるための第２のサイドウォール膜６のエッチングの量が多いと、図１５に示すように、半導体層１上に、平面視（図１３中、上下方向）で第２のサイドウォール膜６と金属シリサイド層７との間にいずれにも重ならない領域Ｙが形成される場合がある。そして、当該領域Ｙ上に形成される第１のストッパー膜８の少なくとも一部は、金属シリサイド層７上に形成される第１のストッパー膜８の厚さと同等になる場合がある。
【００５１】
そして、第１のストッパー膜８と第１のサイドウォール膜５が同種の膜である場合、第１のストッパー膜８のエッチングにより第１のサイドウォール膜５もエッチングされ、半導体層１まで孔１２が到達してしまい（図１５のＸ参照）、結晶欠陥などの不都合が生じうる。このような半導体装置においては、当該欠陥がリークパスとなる準位を形成し、例えばリークに敏感なＤＲＡＭはＨｏｌｄ特性の悪化が生じる。当該変形例では、第２のストッパー膜１０を設けることで、当該不都合を回避している。
【００５２】
すなわち、第１のストッパー膜８の下に第２のストッパー膜１０を設けることで、第１のストッパー膜８のエッチング処理を第２のストッパー膜１０で止めることができる（図１６のＸ参照）。そして、その後の第２のストッパー膜１０のエッチング処理を第１のサイドウォール膜５で止めることができる（図１７のＸ参照）。結果、上記不都合を回避することができる。
【００５３】
なお、上記半導体装置の製造方法によれば、以下のような半導体装置が実現される。
【００５４】
図８に示すように、本実施形態の半導体装置は半導体層１と、ゲート電極３と、第１のサイドウォール膜５と、第２のサイドウォール膜６と、第１のストッパー膜８と、層間絶縁膜９と、金属シリサイド層７と、導電体プラグ１４と、を有する。
【００５５】
ゲート電極３は互いに隣接するペアＡ及びＢが複数存在するように複数存在し、ペアＡの互いの間隔と、ペアＢの互いの間隔が異なる。第１のサイドウォール膜５は、ゲート電極３の側面から半導体層１に沿って略Ｌ字状の断面を有するように形成される。第２のサイドウォール膜６は、第１のサイドウォール膜５を挟んでゲート電極３沿いに形成され、第１のサイドウォール膜５とは膜種が異なる。第１のストッパー膜８は、ゲート電極３、第１のサイドウォール５膜及び第２のサイドウォール膜６の上に形成される。層間絶縁膜９は、第１のストッパー膜８の上に形成される。金属シリサイド層７は、隣接するゲート電極３間の半導体層１上に形成される。導電体プラグ１４は、層間絶縁膜９、第１のストッパー膜８を貫通し、金属シリサイド層７と接続する。
【００５６】
そして、第２のサイドウォール膜６の第１のサイドウォール膜５を挟んで半導体層１に沿う部分の半導体層１に沿う方向の長さは、第１のサイドウォール膜５の半導体層１に沿う部分の半導体層１に沿う方向の長さよりも短い。
【００５７】
なお、図１４に示すように、第１のストッパー膜８の下層、かつ、ゲート電極３、第１のサイドウォール膜５及び第２のサイドウォール膜６の上層に、第１のストッパー膜８及び第１のサイドウォール膜５と膜種が異なる第２のストッパー膜１０をさらに有してもよい。第１のストッパー膜８及び第１のサイドウォール膜５の膜種は同じであってもよい。例えば、第１のストッパー膜８及び第１のサイドウォール膜５は窒化シリコン膜であり、第２のストッパー膜１０は酸化シリコン膜であってもよい。
【００５８】
ここで、第１のストッパー膜８の厚さをＷ、導電体プラグ１４の径をＴとすると、ペアＢを構成する第１のゲート電極３に沿って形成された第１のサイドウォール膜５と、第２のゲート電極３に沿って形成された第１のサイドウォール膜５との間の最短距離は（２Ｗ＋Ｔ）以上である。一方、ペアＡを構成する第３のゲート電極３に沿って形成された第１のサイドウォール膜５と、第４のゲート電極３に沿って形成された第１のサイドウォール膜５との間の最短距離は（２Ｗ＋Ｔ）より小さい。そして、ペアＡ及びペアＢいずれにおいても、各ペアを構成する２つのゲート電極３各々に沿って形成された第２のサイドウォール６膜間の最短距離は（２Ｗ＋Ｔ）以上である。
【００５９】
なお、第１のサイドウォール膜５を有さない構成とすることもできる。また、平面視で、第２のサイドウォール膜６と金属シリサイド層７が重ならない構成とすることもできる。
【００６０】
本実施形態によれば、金属シリサイド層に接続する導電体プラグを形成するための孔が、半導体層の導電体プラグを形成していない領域に接触することで生じうる接合リークなどの不都合が生じにくい半導体装置を実現することができる。
【符号の説明】
【００６１】
１    半導体層
２    ゲート絶縁膜
３    ゲート電極
４    スペーサ
５    第１のサイドウォール膜
５´  第１の膜
６    第２のサイドウォール膜
６´  第１の膜
７    金属シリサイド層
８    第１のストッパー膜
９    層間絶縁膜
１０  第２のストッパー膜
１１  埋め込み性がよい絶縁膜
１２  孔
１２´  導体プラグ形成予定領域
１３  その他の絶縁膜
１４  導電体プラグ
【図１】
2013222765.tif 000003
【図２】
2013222765.tif 000004
【図３】
2013222765.tif 000005
【図４】
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【図５】
2013222765.tif 000007
【図６】
2013222765.tif 000008
【図７】
2013222765.tif 000009
【図８】
2013222765.tif 000010
【図９】
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【図１０】
2013222765.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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