(57)【要約】【課題】データの書込み中であっても、データを読み出すことができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。複数のバッファが、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時にメモリバンクのデータを一時的に格納する。コントローラが、メモリバンクおよびバッファを制御し、バッファにメモリバンクのデータが読み出されているか否かを示すバッファステート信号を生成する。データ書込みまたはデータ読出しの対象であった第１のメモリバンクからデータを読出す際に、コントローラは、バッファステート信号に基づいて、第１のメモリバンクに対応するバッファからデータを読み出す。【選択図】図６
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【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、
前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納する複数のバッファと、
前記メモリバンクおよび前記バッファを制御し、前記バッファに前記メモリバンクのデータが読み出されているか否かを示すバッファステート信号を生成するコントローラとを備え、
各前記メモリバンクは、データ書込み単位である複数のページに分割されており、
前記コントローラは、前記メモリバンクの或るページから前記バッファへデータを読み出すときに活性化されるページバッファリード信号と前記バッファから前記メモリバンクの或るページへデータを書き込むときに活性化されるページバッファライト信号とのいずれか一方が活性化されたときに、前記バッファステート信号を活性化させるバッファステート部を各前記ページごとに備え、
データ書込みまたはデータ読出しの対象であった第１のメモリバンクからデータを読出す際に、前記コントローラは、前記バッファステート信号に基づいて、前記第１のメモリバンクに対応する前記バッファからデータを読み出すことを特徴とする半導体記憶装置。
【請求項２】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、
前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納する複数のバッファと、
前記メモリバンクおよび前記バッファを制御し、前記バッファに前記メモリバンクのデータが読み出されているか否かを示すバッファステート信号を生成するコントローラとを備え、
データ書込みまたはデータ読出しの対象であった第１のメモリバンクからデータを読出す際に、前記コントローラは、前記バッファステート信号に基づいて、前記第１のメモリバンクに対応する前記バッファからデータを読み出すことを特徴とする半導体記憶装置。
【請求項３】
各前記メモリバンクは、データ書込み単位である複数のページに分割されており、
前記コントローラは、前記メモリバンクの或るページから前記バッファへデータを読み出すときに活性化されるページバッファリード信号と前記バッファから前記メモリバンクの或るページへデータを書き込むときに活性化されるページバッファライト信号とのいずれか一方が活性化されたときに、前記バッファステート信号を活性化させるバッファステート部を各前記ページごとに備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記バッファステート部は、前記ページバッファリード信号または前記ページバッファライト信号のいずれか一方が活性化されたときに前記バッファステート信号を活性化状態にラッチするラッチ部を含み、
前記ラッチ部は、データ書込み動作またはデータ読出し動作が終了するまで前記バッファステート信号の活性化状態を保持することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記バッファは、データ書込みまたはデータ読出し時に、対応する前記メモリバンク内の全ページのデータを一時的に格納し、
前記第１のメモリバンクからデータを読出す際に、前記コントローラは、前記第１のメモリバンクに対応する前記バッファから任意のページのデータを読み出すことを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【請求項６】
不揮発性の複数のメモリセルを含む複数のメモリバンクと、前記複数のメモリバンクのそれぞれに対応して設けられた複数のバッファと、前記メモリバンクおよび前記バッファを制御するコントローラとを備えた半導体記憶装置の制御方法であって、
データ書込みまたはデータ読出し時にデータ書込みまたはデータ読出しの対象となった第１のメモリバンクのデータを、該第１のメモリバンクに対応する前記バッファに一時的に格納し、
前記第１のメモリバンクからデータを読出す際に、前記コントローラは、前記第１のメモリバンクに対応する前記バッファからデータを読み出すことを具備した半導体記憶装置の駆動方法。
【請求項７】
各前記メモリバンクは、データ書込み単位である複数のページに分割されており、
前記コントローラは、前記バッファに前記メモリバンクのデータが読み出されているか否かを示すバッファステート信号を生成するバッファステート部を前記ページごとに備え、
前記バッファステート部は、前記メモリバンクの或るページから前記バッファへデータを読み出すときに活性化されるページバッファリード信号と前記バッファから前記メモリバンクの或るページへデータを書き込むときに活性化されるページバッファライト信号とを受け取り、前記ページバッファリード信号および前記ページバッファライト信号のいずれか一方が活性化されたときに、前記バッファステート信号を活性化させることを特徴とする請求項６に記載の半導体記憶装置の駆動方法。
【請求項８】
前記バッファステート部は、前記ページバッファリード信号または前記ページバッファライト信号のいずれか一方が活性化されたときに前記バッファステート信号を活性化状態にラッチし、データ書込み動作またはデータ読出し動作が終了するまで前記バッファステート信号の活性化状態を保持することを特徴とする請求項７に記載の半導体記憶装置の駆動方法。
【請求項９】
前記バッファは、データ書込みまたはデータ読出し時に、対応する前記メモリバンク内の全ページのデータを一時的に格納し、
前記第１のメモリバンクからデータを読出す際に、前記コントローラは、前記第１のメモリバンクに対応する前記バッファから任意のページのデータを読み出すことを特徴とする請求項７または請求項８に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）等の不揮発性メモリは、データ書込みに時間がかかる。このため、不揮発性メモリは、データの書込み中にメモリバンクからデータを読み出すことができず、書込み動作の終了後にメモリバンクからデータを読み出さなければならなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１５９１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの書込み中において、データの読出し開始を早めることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。複数のバッファが、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時にメモリバンクのデータを一時的に格納する。コントローラが、メモリバンクおよびバッファを制御し、バッファにメモリバンクのデータが読み出されているか否かを示すバッファステート信号を生成する。データ書込みまたはデータ読出しの対象であった第１のメモリバンクからデータを読出す際に、コントローラは、バッファステート信号に基づいて、第１のメモリバンクに対応するバッファからデータを読み出す。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態によるＭＲＡＭの構成を示すブロック図。
【図２】単一のメモリセルＭＣの構成を示す説明図。
【図３】複数のメモリバンクＢＫの構成の一例を示す概念図。
【図４】メモリバンクＢＫ０Ｌへのデータ書込み動作を示したブロック図、コマンド・アドレスレシーバＣＡＲおよびデータバッファＤＱＢの動作を示すブロック図、並びに、図４（Ｃ）は、メモリの動作状態を示すモードレジスタＭＲを示すブロック図。
【図５】メインコントローラＭＣＮＴ内に設けられたバッファステート回路ＢＳＣの構成を示す回路図。
【図６】第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すタイミング図。
【図７】第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すフロー図。
【図８】或るメモリバンクのページ＜０＞の書込み動作の途中で、同一メモリバンクのページ＜７＞のライトコマンドが発行された場合の動作を示すタイミング図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態は、ＭＲＡＭについて記載しているが、他の不揮発性メモリ（例えばＦｅＲＡＭ）にも適用することができる。
【０００８】
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭは、メモリバンクＢＫと、コマンド・アドレスレシーバＣＡＲと、コマンドコントローラＣＯＭＣＮＴと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。
【０００９】
メモリバンクＢＫは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを含むメモリセルアレイＭＣＡを備えている。各メモリセルＭＣはビット線対（例えば、図１に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１０】
メモリバンクＢＫは、さらに、センスアンプＳＡと、ライトドライバＷＤと、カラムデコーダＣＤと、ロウデコーダＲＤと、メインコントローラＭＣＮＴと、ライトリードページバッファＷＲＢ（以下、単に、ページバッファＷＲＢとも言う）とを備えている。
【００１１】
センスアンプＳＡは、例えば、ビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。このとき、ビット線ＢＬ２は、ライトドライバＷＤを介して基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。
【００１２】
コマンド・アドレスレシーバＣＡＲは、メモリバンクＢＫの動作を決定するコマンド、アドレスおよびクロックを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、バンクアドレス、カラムアドレス、ロウアドレス等を受け取る。コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＲ、ライトコマンドＭＲＷ、リードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリバンクＢＫは、様々な動作を実行することができる。
【００１３】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。
【００１４】
メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、アドレスに従ってメモリバンクに書き込むようにライトドライバＷＤへ転送し、あるいは、アドレスに従ってメモリバンクから読み出したデータをＤＱバッファＤＱＢへ転送するようにメモリバンクＢＫ全体を制御する。また、メインコントローラＭＣＮＴは、ＥＣＣ（Error Correction Code）を含む。
【００１５】
カラムデコーダＣＤは、カラムアドレスに従って或るカラムのビット線対を選択するように構成されている。ロウデコーダＲＤは、ロウアドレスに従ってワード線ＷＬを選択する。
【００１６】
ページバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。
【００１７】
データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。
【００１８】
図１では、１つのメモリバンクＢＫを示している。しかし、通常、複数のメモリバンクＢＫがマトリクス状に二次元配置される。
【００１９】
図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２０】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２１】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２２】
図３は、複数のメモリバンクＢＫの構成の一例を示す概念図である。図３の左側と右側とにそれぞれ同じアドレスを有するメモリバンクＢＫが含まれており、同じアドレスを有する２つのメモリバンクＢＫが同時にアクセス可能である。例えば、左側にあるメモリバンクＢＫ０Ｌと右側にあるメモリバンクＢＫ０Ｌとは、バンクアドレスＢＫ０、バンクアドレスＢＫ１、および、カラムアドレスＡＣ５がいずれも“０”である。
【００２３】
同様に、バンクアドレスＢＫ０、バンクアドレスＢＬ１、および、カラムアドレスＡＣ５が、それぞれ“０”、“１”、“０”である場合、左側にあるメモリバンクＢＫ２Ｌおよび右側にあるメモリバンクＢＫ２Ｌが選択される。
【００２４】
このように、バンクアドレスＢＫ０、バンクアドレスＢＬ１、および、カラムアドレスＡＣ５を指定することによって、左側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕおよび右側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕのそれぞれから１つずつメモリバンクＢＫを同時に選択することができる。即ち、同一アドレスを有する左側のメモリバンクＢＫ０Ｌと右側のメモリバンクＢＫ０Ｌとは、同時にアクセス可能である。選択されたメモリバンクＢＫは、データ読出し動作またはデータ書込み動作等の対象となる。
【００２５】
各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれページバッファＷＲＢを備え、読出しデータおよび／または書込みデータを一時的に格納することができる。例えば、各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、各カラムに１６ページ（３２ビット／ページ）を有する。即ち、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、それぞれ５１２ビットのデータを格納することができる。よって、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、対応するメモリバンクの或るカラムの全ページのデータを一時的に格納することができるような容量を有する。
【００２６】
各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、図４（Ａ）に示すように、それぞれの内部においてＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに分かれており、ＵＰＰＥＲアレイおよびＬＯＷＥＲアレイはそれぞれ８ページずつのデータを格納する。
【００２７】
各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに対応するセンスアンプＳＡおよびライトドライバＷＤを備えている。そして、センスアンプＳＡは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイのデータを読み出し、あるいは、ライトドライバＷＤは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイへデータを書き込むことができる。
【００２８】
図４（Ａ）は、メモリバンクＢＫ０Ｌへのデータ書込み動作を示したブロック図である。図４（Ｂ）は、コマンド・アドレスレシーバＣＡＲおよびデータバッファＤＱＢの動作を示すブロック図である。図４（Ｃ）は、メモリの動作状態を示すモードレジスタＭＲを示すブロック図である。図４（Ａ）〜図４（Ｃ）は、同一チップ内の構成および動作を示している。
【００２９】
コマンド・アドレスレシーバＣＡＲは、クロックイネーブル信号ＣＫＥ、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃ、コマンド信号およびアドレス信号ＣＡ＜９：０＞、チップ選択信号ＣＳ＿ｎを外部から受け取る。クロックイネーブル信号ＣＫＥは、コマンド・アドレスレシーバＣＡＲにおいてクロック信号ＣＫ＿ｔ、ＣＫ＿ｃを有効または無効にするために用いられる。チップ選択信号ＣＳ＿ｎは、チップが選択されたときに、一時的に活性状態となる信号である。コマンド・アドレスレシーバＣＡＲは、これらの信号ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＡ＜９：０＞、ＣＳ＿ｎに従って、クロック信号ＣＬＫ、アドレス信号ＡＤＤＲｓ、リードコマンドＲＥＡＤ＿ＣＭＤ、ライトコマンドＷＲＩＴＥ＿ＣＭＤを、図４（Ａ）に示すメモリバンクＢＫ０Ｌおよび図４（Ｃ）に示すモードレジスタＭＲへ転送する。
【００３０】
図４（Ｃ）に示すモードレジスタＭＲは、リードコマンドＲＥＡＤ＿ＣＭＤまたはライトコマンドＷＲＩＴＥ＿ＣＭＤの状態に応じてその状態を保持する。例えば、モードレジスタＭＲはラッチ回路であり、リードコマンドＲＥＡＤ＿ＣＭＤがアクティブである場合（データ読出し動作時）にリードコマンドに対応するラッチ部を立ち上げ、ライトコマンドＷＲＩＴＥ＿ＣＭＤがアクティブである場合（データ書込み動作時）にライトコマンドに対応するラッチ部を立ち上げる。尚、モードレジスタＭＲは、メモリチップの状態を保持するためにチップ内に１つ設けられていればよい。モードレジスタＭＲの状態によって、ＭＲＡＭがデータ書込み動作またはデータ読出し動作を実行していることが分かる。
【００３１】
図４（Ａ）は、アドレスＡＤＤＲｓによって選択されたメモリバンクＢＫ０Ｌのうち左側のメモリバンクのブロック図である。尚、他のメモリバンクＢＬ１Ｌ〜ＢＬ３ＵもメモリバンクＢＫ０Ｌと同様の構成を有する。
【００３２】
メモリバンクＢＬ０Ｌは、アドレスＡＤＤＲｓ、リードコマンドＲＥＡＤ＿ＣＭＤ、ライトコマンドＷＲＩＴＥ＿ＣＭＤ、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞を受け取る。データ書込み動作では、ライトコマンドＷＲＩＴＥ＿ＣＭＤが活性化され、リードコマンドＲＥＡＤ＿ＣＭＤは不活性状態となる。データ読出し動作では、リードコマンドＲＥＡＤ＿ＣＭＤが活性化され、ライトコマンドＷＲＩＴＥ＿ＣＭＤは不活性状態となる。ライトコマンドＷＲＩＴＥ＿ＣＭＤが活性化された後、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞（ここでは、ライトデータ）を受け取る。例えば、メモリバンクＢＫ０Ｌが８ページ（５１２ビット）の容量を有する場合、リード・ライトデータＲＷＤ＿Ｌ＜６３：０＞は、２ページ分（６４ビット）のデータである。
【００３３】
メモリバンクＢＬ０Ｌ内のメモリセルアレイは、さらにＬＯＷＥＲアレイおよびＵＰＰＥＲアレイに分割されており、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイには、例えば、それぞれ８ページずつ含まれている。この場合、メモリバンクＢＬ０ＬのＬＯＷＥＲアレイおよびＵＰＰＥＲアレイは、それぞれ２５６ビットデータを格納することになる。
【００３４】
メインコントローラＭＣＮＴにおいて、レコードスイッチ信号ＲＤＳＷ＜７：０＞は、ページバッファＷＲＢからメモリチップの外部への読出しを行うときに活性化される信号である。例えば、レコードスイッチ信号ＲＤＳＷ＜ｉ＞が活性化されている場合には、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイの各８ページのうちページ＜ｉ＞のデータ（２ページ分のデータ）がページバッファＷＲＢからメモリチップの外部へ読み出される。尚、ｉは０〜７のいずれかの整数である。
【００３５】
ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７：０＞は、メモリセルアレイＭＣＡからページバッファＷＲＢへデータを読み出すときに活性化される信号である。ページバッファリード信号ＰＢＲ＿ＬＴＣ＜ｉ＞が活性化されている場合には、ＵＰＰＥＲ側およびＬＯＷＥＲ側の各８ページのうちページ＜ｉ＞のデータがメモリセルアレイＭＣＡからページバッファＷＲＢへ読み出される。
【００３６】
ページバッファライト信号ＰＢＷ＿ＬＴＣ＜７：０＞は、ページバッファＷＲＢからメモリセルアレイＭＣＡへデータを書き込むときに活性化される信号である。ページバッファライト信号ＰＢＷ＿ＬＴＣ＜ｉ＞が活性化されている場合には、ＵＰＰＥＲ側およびＬＯＷＥＲ側の各８ページのうちページ＜ｉ＞のデータがページバッファＷＲＢからメモリセルアレイＭＣＡへ書き込まれる。
【００３７】
同じメモリバンクＢＫ０Ｌ内において、ＬＯＷＥＲ側ページおよびＵＰＰＥＲ側ページには、それぞれに対応するページバッファがあるため、メモリセルアレイＭＣＡからページバッファＷＲＢへの読出し動作は、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて同時に実行可能である。また、ページバッファＷＲＢからメモリセルアレイＭＣＡへの書込み動作も、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて同時に実行可能である。従って、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７：０＞は、メモリバンクＢＫ０Ｌ内のＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて共通であり、ページバッファリード信号ＰＢＷ＿ＬＴＣ＜７：０＞も、メモリバンクＢＫ０Ｌ内のＬＯＷＥＲアレイおよびＵＰＰＥＲアレイにおいて共通である。
【００３８】
一方、ページバッファＷＲＢからメモリチップの外部へデータを読み出し、あるいは、メモリチップの外部からページバッファＷＲＢへデータを書き込む場合、レコードスイッチ信号ＲＤＳＷ＜７：０＞が活性状態となる。
【００３９】
図５は、メインコントローラＭＣＮＴ内に設けられたバッファステート回路ＢＳＣの構成を示す回路図である。バッファステート回路ＢＳＣは、各メモリバンクのメインコントローラＭＣＮＴ内に設けられており、各ページに対応して設けられている。
【００４０】
バッファステート回路ＢＳＣは、ＮＯＲゲートＧ１００、Ｇ１０１と、ラッチ回路ＬＣＴ（ｉ）とを備えている。
【００４１】
バッファステート回路ＢＳＣは、対応するページのページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）、対応するページのページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）、チップレディ信号ＣＨＲＤＹおよびプリチャージ信号ＰＲＥＣＨを受け取る。
【００４２】
ＮＯＲゲートＧ１００は、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）のＮＯＲ演算を実行し、その結果をラッチ回路ＬＣＴ（ｉ）へ出力する。
【００４３】
ＮＯＲゲートＧ１０１は、チップレディ信号ＣＨＲＤＹおよびプリチャージ信号ＰＲＥＣＨのＮＯＲ演算を実行し、その結果をラッチ回路ＬＣＴ（ｉ）へ出力する。
【００４４】
ラッチ回路ＬＣＴ（ｉ）は、ＮＯＲゲートＧ１０１の出力によって駆動され、ＮＯＲゲートＧ１００の出力をバッファステート信号ＲＥＡＤＹ（ｉ）としてラッチする。
【００４５】
バッファステート回路ＢＳＣは、ラッチ回路ＬＣＴ（ｉ）にラッチされているデータの論理によってバッファステート信号ＲＥＡＤＹ（ｉ）の状態を維持することができる。バッファステート信号ＲＥＡＤＹ（ｉ）は、ページバッファＷＲＢにデータが読み出されているか否かを示す。
【００４６】
チップレディ信号ＣＨＲＤＹは、ＭＲＡＭの電源を立ち上げたときに論理ハイになる信号であり、ＭＲＡＭの起動中は常時論理ハイとなっている。チップレディ信号ＣＨＲＤＹは、メモリチップごとに設定される。プリチャージ信号ＰＲＥＣＨは、ＭＲＡＭがプリチャージ状態（待機状態）のときに論理ハイに活性化され、データ読出し動作あるいはデータ書込み動作中において論理ロウに不活性化される信号である。プリチャージ信号ＰＲＥＣＨは、メモリバンクごとに設定される。
【００４７】
データ読出しあるいはデータ書込み時においては、チップレディ信号ＣＨＲＤＹが論理ハイ、プリチャージ信号ＰＲＥＣＨが論理ロウである。従って、ラッチ回路ＬＣＴ（ｉ）は、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）の立ち上がりを有効にラッチすることができる。ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）またはページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）が論理ハイに立ち上がると、ラッチ回路ＬＣＴ（ｉ）は、バッファステート信号ＲＥＡＤＹ（ｉ）を論理ハイにラッチする。
【００４８】
データ読出しあるいはデータ書込み時において、バッファステート信号ＲＥＡＤＹ（ｉ）が論理ハイに活性化されることによって、メインコントローラＭＣＮＴは、データがメモリセルアレイＭＣＡからページバッファＷＲＢへすでに読み出されていると判断することができる。この場合、ページ（ｉ）からデータを読み出す際に、メインコントローラＭＣＮＴは、メモリセルアレイＭＣＡにアクセスすることなく、ページバッファＷＲＢからページ（ｉ）のデータを読み出すことができる。
【００４９】
一方、バッファステート信号ＲＥＡＤＹ（ｉ）が不活性状態である場合、メインコントローラＭＣＮＴは、ページバッファＷＲＢにはデータが読み出されていないと判断することができる。この場合、メインコントローラＭＣＮＴは、メモリセルアレイＭＣＡにアクセスすることによって、メモリセルアレイＭＣＡからデータを読み出す。
【００５０】
プリチャージ期間においては、プリチャージ信号ＰＲＥＣＨが論理ハイに立ち上がり、かつ、ページバッファリード信号ＰＢＲ＿ＬＴＣ（ｉ）およびページバッファライト信号ＰＢＷ＿ＬＴＣ（ｉ）はともに論理ロウである。従って、ラッチ回路ＬＣＴ（ｉ）はリセットされ、バッファステート信号ＲＥＡＤＹ（ｉ）は論理ロウに不活性化される。
【００５１】
一般に、ＭＲＡＭでは、データの書込みを禁止するデータマスクの単位（ＥＣＣの単位）とデータ書込みの単位が異なる。例えば、ＭＲＡＭは、６４ビットごとにＥＣＣを備え、３２ビット単位でデータマスクを行う。この場合、センスアンプＳＡは、データ書込みの単位である或るページのデータをページバッファＷＲＢに一旦読み出す必要がある。ページバッファＷＲＢへの読出しの際には、ＥＣＣを用いてデータを修正した後、ページバッファＷＲＢがデータを格納する。ページバッファＷＲＢ上においてデータマスク以外のデータを書込みデータで更新した後に、ライトドライバＷＤがページバッファＷＲＢからメモリセルアレイＭＣＡへ書き込む。従来、センスアンプＳＡは、データ書込みの対象のページのみをページバッファＷＲＢに一旦読み出していた。これに対し、本実施形態では、ページバッファＷＲＢからの読出しを可能とするために、書込み対象のページに関係なく、メモリバンクＢＫ０Ｌ内の全ページ分(例えば、５１２ビット)のデータをページバッファＷＲＢに読み出す。以下、図５を参照して、本実施形態によるＭＲＡＭのデータ書込み動作をより詳細に説明する。
【００５２】
図６は、第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すタイミング図である。図７は、第１の実施形態に従ったＭＲＡＭのデータ書込み動作を示すフロー図である。図６は、ＭＲＡＭのデータ書込み動作、並びに、リードコマンドＲＥＡＤの入力可能時点を示している。尚、メモリバンクＢＫ０Ｌ内の或るカラムが選択されたものとして以下説明を進める。図示の便宜上、ページバッファリード信号ＲＢＲ＿ＬＴＣ＜ｉ＞と、ページバッファライト信号ＲＢＷ＿ＬＴＣ＜ｉ＞を併記しており、図６では、パルスの中にページバッファリード信号ＲＢＲ＿ＬＴＣ＜ｉ＞が論理ハイになったときを“ＰＢＲ”と、ページバッファライト信号ＲＢＷ＿ＬＴＣ＜ｉ＞が論理ハイになったときを“ＰＢＷ”として示す。
【００５３】
図７に示すように、まず、ＭＲＡＭは、アクティブコマンドおよびライトコマンドを受け取る（Ｓ１０、Ｓ２０）。アクティブコマンドを受けるときに、バンクアドレスおよびロウアドレスを受け取り、ライトコマンドを受けるときに、バンクアドレスおよびカラムアドレスを受け取る。
【００５４】
ここでは、データ書込み対象のバンクはメモリバンクＢＫ０Ｌであり、データ書込み対象ページはメモリバンクＢＫ０Ｌのページ＜０＞である。以下、図３の左側のメモリバンクＢＫ０Ｌの動作についてのみ説明しているが、上述の通り、図３の右側のメモリバンクＢＫ０Ｌについても同様に動作している。また、アドレスＢＫ０、ＡＣ５を変更することによって他のメモリバンクも同様に動作可能である。
【００５５】
本実施形態によるＭＲＡＭは、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃに従って動作する。図６に示すＴ０より前の時点においてライトコマンドＷＲＩＴＥが入力される（図７のＳ２０）と、その後、Ｔ３において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞が活性化される。ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞の活性化によって、データ書込み対象であるメモリバンクＢＫ０Ｌ内のページ＜０＞のデータがページバッファＷＲＢへ読み出される（図７のＳ３０）。このとき、図４（Ａ）に示すＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれのページ＜０＞が、それぞれに対応するページバッファＷＲＢへ同時に読み出される。即ち、メモリバンクＢＫ０Ｌにおいて、２ページ分のデータがページバッファＷＲＢへ同時に読み出されている。
【００５６】
書込み対象であるページ＜０＞のデータがページバッファＷＲＢへ読み出されることによって、ページバッファＷＲＢのデータを書込みデータで更新することが可能となる。ライトコマンドＷＲＩＴＥを受けてから書込み対象であるページ＜０＞のデータをページバッファＷＲＢへ読み出すまで（Ｔ４）の期間を書込み遅延時間ＷＬＴ（Write Latency）と呼ぶ。
【００５７】
書込み遅延時間ＷＬＴの経過後、Ｔ５において、書込みデータＤＱｓが外部から取り込まれる（図７のＳ４０）。書込みデータＤＱｓは、クロック信号ＤＱＳ＿ｃおよびＤＱＳ＿ｔに基づいて入力される。そして、ライトリカバリ期間ｔＷＴＲにおいて、書込みデータＤＱｓがページバッファＷＲＢに転送される。ライトリカバリ期間ｔＷＴＲの経過後、Ｔ１１において、ページバッファライトＰＢＷ＿ＬＴＣ＜０＞が活性化されると、書込みデータＤＱｓが、書込み対象であるページバッファＷＲＢ内のページ＜０＞に上書きされる。これにより、ページバッファＷＲＢ内のページ＜０＞のデータが新しい書込みデータで更新される（図７のＳ５０）。
【００５８】
一方、Ｔ５において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜１＞が活性化されている。これにより、メモリバンクＢＫ０Ｌ内のページ＜１＞のデータがページバッファＷＲＢへ読み出される。続いて、Ｔ７〜Ｔ２０において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜２＞〜ＰＢＲ＿ＬＴＣ＜７＞が順に活性化される。これにより、メモリバンクＢＫ０Ｌ内のページ＜２＞〜＜７＞のデータがそれぞれページバッファＷＲＢへ読み出される。即ち、Ｔ３〜Ｔ２０において、メモリバンクＢＫ０Ｌ内の全ページ＜０＞〜＜７＞のデータが、ページバッファＷＲＢへ読み出される。尚、メモリバンクＢＫ０Ｌは、ＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれにおいて８ページずつ（計１６ページ（５１２ビット））のデータを格納している。Ｔ３〜Ｔ２０において、メモリバンクＢＫ０ＬのＬＯＷＥＲアレイおよびＵＰＰＥＲアレイのそれぞれからデータが同時に読み出されるので、メモリバンクＢＫ０Ｌに対応するページバッファＷＲＢは、メモリバンクＢＫ０Ｌの全ページのデータを保持する。
【００５９】
尚、Ｔ１１〜Ｔ１２において、ページバッファライト信号ＰＢＷ＿ＬＴＣ＜０＞が活性化されているときに、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜１＞〜＜７＞を活性化することはできない。これは、同一メモリバンク内のカラムは、マルチプレクサを介して選択的にセンスアンプＳＡまたはライトドライバＷＤへ接続されるためである。もし、同一メモリバンク内の各カラムごとにセンスアンプＳＡおよびライトドライバＷＤが設けられている場合には、Ｔ１１〜Ｔ１２において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜４＞を立ち上げることができる。この場合、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞〜＜７＞は、Ｔ３〜Ｔ１８に期間に連続して立ち上がることができる。Ｔ３〜Ｔ２０において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜０＞〜ＰＢＲ＿ＬＴＣ＜７＞が活性化されるごとに、メモリバンクＢＫ０Ｌの各ページ＜０＞〜＜７＞に対応するバッファステート回路ＢＳＣ（図５参照）は、バッファステート信号ＲＥＡＤＹ（０）〜ＲＥＡＤＹ（７）を順次論理ハイに活性化させる。従って、Ｔ２０の後、メモリバンクＢＫ０Ｌの全ページのデータがページバッファＷＲＢから読出し可能となる。
【００６０】
その後、ライトドライバＷＤは、ページバッファＷＲＢのデータをメモリバンクＢＫ０Ｌへ書き込む（図７のＳ６０）。
【００６１】
本実施形態では、書込み遅延時間ＷＬＴの経過後（Ｔ４以降）において、リードコマンドＲＥＡＤの受け取りが可能となる（図７のＳ７０）。このリードコマンドＲＥＡＤに対応するアドレスＡＤＤｓは、メモリバンクＢＫ０Ｌを指定していてもよい。この場合、メインコントローラＭＣＮＴは、メモリバンクＢＫ０Ｌのバッファステート信号ＲＥＡＤＹ（０）〜ＲＥＡＤＹ（７）の状態に従って、ページバッファＷＲＢにアクセスし、ページバッファＷＲＢから読出しデータを外部へ出力する（図７のＳ８０、Ｓ９０）。尚、リードコマンドＲＥＡＤの入力から読出しデータの出力までの時間を読出し遅延時間ＲＬＴ（Read Latency）と呼ぶ。
【００６２】
このように、本実施形態によるＭＲＡＭは、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合、メモリバンクＢＫ０ＬのメモリセルアレイＭＣＡからデータを読み出さず、ページバッファＷＲＢからデータを読み出す。これにより、リードコマンドＲＥＡＤは、ライトレイテンシＷＬＴの経過後（Ｔ４以降）に発行可能となる。読出し遅延時間ＲＬＴの経過後、ＭＲＡＭは、ページバッファＷＲＢからデータを出力する。
【００６３】
比較例として、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合に、読出しデータをメモリセルアレイＭＣＡから読み出そうとすると、リードコマンドＲＥＡＤは、ライトリカバリ期間ｔＷＴＲの経過後（Ｔ１０以降）に発行される必要がある。これは、リードコマンドＲＥＡＤがライトリカバリ期間ｔＷＴＲの経過前に発行されると、メモリセルアレイＭＣＡからの読出しデータが書込みデータとデータバス上で衝突する可能性があるからである。このように、本実施形態によるＭＲＡＭは、ライトコマンドＷＲＩＴＥの発行後、比較例よりも早い時点でリードコマンドＲＥＡＤの発行が可能となる。即ち、本実施形態によるＭＡＲＭは、データの書込み中において、データの読出し開始を早めることができる。
【００６４】
また、本実施形態によるＭＲＡＭは、書込み対象であるメモリバンクＢＫ０Ｌに読出しのアクセスがあった場合（図７のＳ８０（ＮＯ））、ページバッファＷＲＢから読出しデータを読み出す（図７のＳ１００）。よって、メモリバンクＢＫ０ＬのメモリセルアレイＭＣＡへのアクセス頻度が減少する。即ち、メモリセルアレイＭＣＡからデータを直接読み出す頻度が低減する。これにより、メモリバンクＢＫ０Ｌ内のメモリセルアレイＭＣＡに対するデータディスターブが抑制され得る。
【００６５】
本実施形態では、同一メモリバンクにデータを書き込んでいることを表すフラグ（例えば、図４のライトコマンドＷＲＩＴＥ）の状態により、データ書込み中に入力された同一メモリバンクへのリードコマンドは、通常のリードコマンドと区別される。そして、上記フラグとしてのライトコマンドＷＲＩＴＥが立っている間にリードコマンドが発行された場合には（データ書込み中に同一メモリバンクへリードコマンドが発行された場合には）、ＭＲＡＭは、指定されたアドレスのデータをページバッファＷＲＢからＤＱを介して外部へ出力する。このとき、読出しデータは、全てページバッファへ先に読み出されており、ページバッファＷＲＢから出力される。
【００６６】
本実施形態において、書込み中におけるリードコマンドは、ＭＲＡＭの内部において通常のリードコマンドとは異なるコマンドとして扱われ、メモリセルアレイＭＣＡへのアクセスなしに、ページバッファＷＲＢからデータを出力する。また、書込み中におけるリードコマンドは、ライトレイテンシＷＬＴ期間中は、待機状態となる。
【００６７】
データ書込み対象でない非選択のメモリバンクにリードコマンドＲＥＡＤが入力された場合、フラグ（ライトコマンドＷＲＩＴＥ）が立っていないので、通常のリードコマンドとして扱われ、メモリセルアレイＭＣＡからのデータ読出しから実行する必要がある。
【００６８】
尚、上記実施形態において、メモリバンクＢＫ０Ｌおよびページ＜０＞を書込み対象のメモリバンクおよび書込み対象のページとした。しかし、言うまでもなく、他のメモリバンクＢＫ１Ｌ〜ＢＫ３Ｕおよびページ＜１＞〜＜７＞を書込み対象としてもよい。ページ＜１＞が書込み対象である場合には、図６のＴ３において、ページバッファリード信号ＰＢＲ＿ＬＣＴ＜１＞が最初に活性化され、その後、ページバッファリード信号ＰＢＲ＿ＬＣＴ＜０＞、ＰＢＲ＿ＬＣＴ＜２＞〜ＰＢＲ＿ＬＣＴ＜７＞が順に活性化されればよい。
【００６９】
また、リードコマンドＲＥＡＤが書込み対象以外のメモリバンクに対して発行された場合には、ＭＲＡＭは、通常通り、メモリセルアレイＭＣＡからデータを読み出せばよい。ただし、読出し動作が実行されたメモリバンクは、すでにページバッファＷＲＢにデータが読み出されている。この場合、図５を参照して説明したように、プリチャージ信号ＰＲＥＣＨが活性化されるまで、バッファステート信号ＲＥＡＤＹ（ｉ）は活性状態である。従って、読出し動作が実行されたメモリバンクからデータを再度読み出す場合には、ＭＲＡＭは、ページバッファＷＲＢからデータを読み出す。即ち、ライトコマンドＷＲＩＴＥ後のリードコマンドＲＥＡＤの発行時だけでなく、リードコマンドＲＥＡＤ後のリードコマンドＲＥＡＤ発行時においても、ＭＲＡＭは、ページバッファＷＲＢからデータを読み出すことができる。ページバッファＷＲＢからの読出しは、プリチャージ信号ＰＲＥＣＨが活性化され、プリチャージ期間に入るまで可能である。
【００７０】
図８は、或るメモリバンクのページ＜０＞の書込み動作の途中で、同一メモリバンクのページ＜７＞のライトコマンドが発行された場合の動作を示すタイミング図である。この場合、最初のライトコマンドＷＲＩＴＥ１に基づくページバッファＷＲＢへの読出しが、全ページ＜０＞〜＜７＞において終了する前に、Ｔ１０において、ページ＜７＞へのライトコマンドＷＲＩＴＥ２が発行されている。この場合、ライトコマンドＷＲＩＴＥ２の発行直前のページ＜３＞の読出しが実行された後、ページ＜４＞以降の読出しが中断される。
【００７１】
そして、書込み対象であるページ＜７＞に対応するページバッファリード信号ＰＢＲ＿ＬＴＣ＜７＞が立ち上がる。その後、既にページバッファＷＲＢに書き込まれているページ＜０＞〜＜３＞の読出しを実行することなく、スキップ期間ｔＳＫＰの経過後、ページ＜４＞〜＜６＞の読出しを実行する。スキップ期間ｔＳＫＰは、ページ＜０＞〜＜３＞をページバッファＷＲＢへ読み出す期間Ｔ２〜Ｔ１０と同じ期間でよい。
【００７２】
これにより、本実施形態によるＭＲＡＭは、最初のライトコマンドＷＲＩＴＥ１によるデータ読出し期間中に、次のライトコマンドＷＲＩＴＥ２が同一メモリバンクに発行されたとしても、既にページバッファＷＲＢに読み出されているページ＜０＞〜＜３＞のデータをページバッファＷＲＢへ再度読み出すことなく、残りのページ＜４＞〜＜６＞のみをページバッファＷＲＢへ読み出すことができる。これにより、リードディスターブを抑制することができる。
【００７３】
尚、図８においても、もし、同一メモリバンク内の各カラムごとにセンスアンプＳＡおよびライトドライバＷＤが設けられている場合には、Ｔ１１〜Ｔ１２において、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜４＞を立ち上げることができる。この場合、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜５＞、＜６＞が、ページバッファリード信号ＰＢＲ＿ＬＴＣ＜７＞の活性化後に、Ｔｎ〜Ｔｎ＋３の期間に連続して立ち上がる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７５】
ＢＫ・・・メモリバンク、ＣＡＲ・・・コマンド・アドレスレシーバ、ＣＯＭＣＮＴ・・・コマンドコントローラ、ＤＱＢ・・・データバッファ、Ｉ／Ｏ・・・入出力部、ＭＣＡ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＣＤ・・・カラムデコーダ、ＲＤ・・・ロウデコーダ、ＭＣＮＴ・・・メインコントローラ、ＷＲＢ・・・ページバッファ、ＢＳＣ・・・バッファステート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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