(57)【要約】      （修正有）【課題】小規模な回路構成で、低コスト及び低消費電力化を図ることが可能なリミッタ及び半導体装置を提供する。【解決手段】出力ライン上に電流を送出することにより出力信号の電圧値を増加させる第１のトランジスタ１１と、出力信号がバックゲートに印加されており且つ第１のトランジスタよりも高い電流駆動能力を有する第２のトランジスタ１２と、入力信号の電圧値に対応した分の電流をこの第２のトランジスタを介して出力ラインから引き抜くことにより出力信号の電圧値を低下させる第３のトランジスタ１３と、からなる。【選択図】図１
2013258629.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧値が所定範囲内にある場合には前記入力信号の電圧値に対応した出力信号を出力ラインを介して送出する一方、前記入力信号の電圧値が前記所定範囲外となった場合には前記出力信号の電圧値を制限するリミッタであって、
前記出力ライン上に電流を送出することにより前記出力信号の電圧値を増加させる第１トランジスタと、
前記出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、
前記入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記出力ラインから引き抜くことにより前記出力信号の電圧値を低下させる第３トランジスタと、を有することを特徴とするリミッタ。
【請求項２】
前記出力信号の上限電圧値は、前記第２トランジスタのバックゲート及びソース間に寄生する寄生ダイオードの順方向電圧値であり、
前記出力信号の下限電圧値は、基板バイアス効果によって前記第２トランジスタの電流駆動能力が前記第１トランジスタの電流駆動能力と等しくなる際に前記第２トランジスタのバックゲートに印加される電圧値であることを特徴とする請求項１記載のリミッタ。
【請求項３】
前記出力信号中の直流レベルを抽出し当該直流レベルを示す直流レベル信号を生成する手段と、前記直流レベル信号と参照電圧との電圧差を求め当該電圧差に対応した直流成分調整電圧を前記入力信号の伝送ラインに重畳する手段と、を有する直流成分調整部を更に含むことを特徴とする請求項１又は２記載のリミッタ。
【請求項４】
差動信号形態の第１及び第２入力信号各々の電圧値が所定範囲内にある場合には前記第１及び第２入力信号各々の電圧値に対応した第１及び第２出力信号を夫々第１及び第２出力ラインを介して送出する一方、前記第１及び第２入力信号各々の電圧値が前記所定範囲外となった場合には前記第１及び第２出力信号の電圧値を制限する第１及び第２の振幅制限処理部を含むリミッタであって、
前記第１出力信号及び第２出力信号の同相成分の信号を同相成分信号として生成する手段と、前記同相成分信号と参照電圧との電圧差をコモンモード帰還電圧として生成する手段と、前記コモンモード帰還電圧を前記第１及び第２入力信号各々の伝送ラインに重畳する手段と、を含み、
前記第１振幅制限処理部は、前記第１出力ライン上に電流を送出することにより前記第１出力信号の電圧値を増加させる第１トランジスタと、前記第１出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、前記第１入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記第１出力ラインから引き抜くことにより前記第１出力信号の電圧値を低下させる第３トランジスタと、を有し、
前記第２振幅制限処理部は、前記第２出力ライン上に電流を送出することにより前記第２出力信号の電圧値を増加させる第４トランジスタと、前記第２出力信号がバックゲートに印加されており前記第４トランジスタよりも高い電流駆動能力を有する第５トランジスタと、前記第２入力信号の電圧値に対応した分の電流を前記第５トランジスタを介して前記第２出力ラインから引き抜くことにより前記第２出力信号の電圧値を低下させる第６トランジスタと、を有することを特徴とするリミッタ。
【請求項５】
入力信号の電圧値が所定範囲内にある場合には前記入力信号の電圧値に対応した出力信号を出力ラインを介して送出する一方、前記入力信号の電圧値が前記所定範囲外となった場合には前記出力信号の電圧値を制限するリミッタが形成されている半導体装置であって、
前記リミッタは、
前記出力ライン上に電流を送出することにより前記出力信号の電圧値を増加させる第１トランジスタと、
前記出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、
前記入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記出力ラインから引き抜くことにより前記出力信号の電圧値を低下させる第３トランジスタと、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の振幅を制限するリミッタ、及びこのリミッタが形成されている半導体装置に関する。
【背景技術】
【０００２】
コードレス電話機や小電力無線機等の無線通信システムに用いられるリミッタとして、出力端子に負荷抵抗を設け、その負荷抵抗に流す電流によって出力信号の振幅制限値を設定するようにしたものが知られている（例えば、特許文献１の図１〜図３参照）。かかるリミッタでは、入力差動対に接続されているテール電流源から送出された電流と同一電流値の電流をカレントミラー回路によって生成し、これを上記負荷抵抗に供給するようにしている。
【０００３】
しかしながら、かかるリミッタの構成では、入力差動対の他にカレントミラー２段分の回路が必要となるので回路規模が大となり、それに伴い製品コスト高及び消費電流の増大を招く虞があるという問題が生じた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−１３１２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、小規模な回路構成で、低コスト及び低消費電力化を図ることが可能なリミッタ及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るリミッタは、入力信号の電圧値が所定範囲内にある場合には前記入力信号の電圧値に対応した出力信号を出力ラインを介して送出する一方、前記入力信号の電圧値が前記所定範囲外となった場合には前記出力信号の電圧値を制限するリミッタであって、前記出力ライン上に電流を送出することにより前記出力信号の電圧値を増加させる第１トランジスタと、前記出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、前記入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記出力ラインから引き抜くことにより前記出力信号の電圧値を低下させる第３トランジスタと、を有する。
【０００７】
また、本発明に係るリミッタは、差動信号形態の第１及び第２入力信号各々の電圧値が所定範囲内にある場合には前記第１及び第２入力信号各々の電圧値に対応した第１及び第２出力信号を夫々第１及び第２出力ラインを介して送出する一方、前記第１及び第２入力信号各々の電圧値が前記所定範囲外となった場合には前記第１及び第２出力信号の電圧値を制限する第１及び第２の振幅制限処理部を含むリミッタであって、前記第１出力信号及び第２出力信号の同相成分の信号を同相成分信号として生成する手段と、前記同相成分信号と参照電圧との電圧差をコモンモード帰還電圧として生成する手段と、前記コモンモード帰還電圧を前記第１及び第２入力信号各々の伝送ラインに重畳する手段と、を含み、前記第１振幅制限処理部は、前記第１出力ライン上に電流を送出することにより前記第１出力信号の電圧値を増加させる第１トランジスタと、前記第１出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、前記第１入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記第１出力ラインから引き抜くことにより前記第１出力信号の電圧値を低下させる第３トランジスタと、を有し、前記第２振幅制限処理部は、前記第２出力ライン上に電流を送出することにより前記第２出力信号の電圧値を増加させる第４トランジスタと、前記第２出力信号がバックゲートに印加されており前記第４トランジスタよりも高い電流駆動能力を有する第５トランジスタと、前記第２入力信号の電圧値に対応した分の電流を前記第５トランジスタを介して前記第２出力ラインから引き抜くことにより前記第２出力信号の電圧値を低下させる第６トランジスタと、を有する。
【０００８】
また、本発明に係る半導体装置は、入力信号の電圧値が所定範囲内にある場合には前記入力信号の電圧値に対応した出力信号を出力ラインを介して送出する一方、前記入力信号の電圧値が前記所定範囲外となった場合には前記出力信号の電圧値を制限するリミッタが形成されている半導体装置であって、前記リミッタは、前記出力ライン上に電流を送出することにより前記出力信号の電圧値を増加させる第１トランジスタと、前記出力信号がバックゲートに印加されており前記第１トランジスタよりも高い電流駆動能力を有する第２トランジスタと、前記入力信号の電圧値に対応した分の電流を前記第２トランジスタを介して前記出力ラインから引き抜くことにより前記出力信号の電圧値を低下させる第３トランジスタと、を有する。
【発明の効果】
【０００９】
本発明に係るリミッタは、入力信号に振幅制限処理を施した出力信号を出力ライン上に生成する為に、第１トランジスタによって出力ライン上に電流を送出しつつ、入力信号の電圧値に対応した分の電流を、そのバックゲートに出力信号が供給されている第２トランジスタを介して出力ラインから引き抜くようにしている。かかる構成によれば、第２トランジスタのバックゲート及びソース間に寄生する寄生ダイオードの順方向電圧が出力信号の上限電圧値となり、基板バイアス効果によって第２トランジスタの電流駆動能力が第１トランジスタの電流駆動能力と等しくなる際に第２トランジスタのバックゲートに印加される電圧値が出力信号の下限電圧値となる。
【００１０】
よって、本発明によれば、カレントミラー２段分の回路が必要となる従来のリミッタに比して、小規模な回路構成にて、低コスト及び低消費電力化を図ることが可能となる。  
【図面の簡単な説明】
【００１１】
【図１】本発明に係るリミッタ１００を示す回路図である。
【図２】リミッタ１００による振幅制限動作を示す図である。
【図３】差動信号対を振幅制限処理の対象とした場合に適用されるリミッタ１００の変形例を示す図である。
【図４】差動増幅器内に本発明に係るリミッタ１００を搭載した場合の構成を示す図である。
【発明を実施するための形態】
【００１２】
図１は、本発明に係るリミッタ１００を示す回路図である。
【００１３】
図１に示すリミッタ１００は半導体装置としての半導体基板に形成されており、振幅制限処理部１０、直流成分調整部２０及びバイアス電圧生成部３０からなる。
【００１４】
振幅制限処理部１０は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジス１２、１３、及びｐチャネルＭＯＳ型のトランジスタ１１からなる。直流成分調整部２０は、ローパスフィルタ（以下、ＬＰＦと称する）２１、オペアンプ２２、及び抵抗２３からなる。バイアス電圧生成部３０は、ｎチャネルＭＯＳ型のトランジス３１、ｐチャネルＭＯＳ型のトランジスタ３２、３３、及び電流源３４からなる。
【００１５】
入力信号ＶＩは、入力端子ＴＭＩＮ、直流カット用のコンデンサ１、及び入力ラインＬ１を介して、振幅制限処理部１０のトランジスタ１２のゲート端子に供給される。トランジス１２のドレイン端子は、出力ラインＬ２を介してトランジス１３のバックゲート、トランジスタ１１のドレイン端子、及び出力端子ＴＭＯＵＴに接続されている。トランジス１２のソース端子はトランジスタ１３のドレイン端子に接続されている。トランジス１３のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子はラインＬ３に接続されている。トランジスタ１１のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子はラインＬ４に接続されている。尚、トランジスタ１３の電流駆動能力は、トランジスタ１１よりも高い。
【００１６】
ここで、出力ラインＬ２上には、入力信号ＶＩに対して振幅制限処理（後述する）の施された振幅制限出力信号が生成され、これが直流成分調整部２０のＬＰＦ２１に供給されると共に、出力端子ＴＭＯＵＴを介して出力信号ＶＯとして外部出力される。
【００１７】
直流成分調整部２０のＬＰＦ２１は、振幅制限出力信号中から所定周波数よりも低い周波数成分を振幅制限出力信号の直流レベルとして抽出し、これを示す直流レベル信号ＤＶをオペアンプ２２の非反転入力端子に供給する。オペアンプ２２の反転入力端子には、入力端子ＴＭＩＮを介して外部供給された参照電圧ＶＲＥＦが供給されている。尚、参照電圧ＶＲＥＦは、振幅制限出力信号の直流レベルを設定する為の電圧値を有する。オペアンプ２２は、現時点での振幅制限出力信号の直流レベルを示す直流レベル信号ＤＶと、振幅制限出力信号の直流レベルとなるべき参照電圧ＶＲＥＦとの電圧差を求め、これを直流成分調整電圧ｄｃｆｂとして抵抗２３を介して、上記入力ラインＬ１に印加する。
【００１８】
すなわち、上記した構成からなる直流成分調整部２０は、出力信号ＶＯの直流レベルが常に参照電圧ＶＲＥＦと等しくなるように、入力ラインＬ１上の電圧を調整するのである。
【００１９】
バイアス電圧生成部３０のトランジスタ３１のバックゲートには、上記した参照電圧ＶＲＥＦが印加されている。また、トランジスタ３１のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子及びドレイン端子はトランジスタ３２のドレイン端子及び上記ラインＬ３に接続されている。このトランジスタ３２のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子には、上記したラインＬ４、トランジスタ３３のゲート端子及びドレイン端子、並びに電流源３４の一端が接続されている。トランジスタ３３のソース端子には電源電圧ＶＤＤが印加されている。電流源３４の他端には接地電圧ＶＳＳが印加されている。電流源３４は、トランジスタ３３のソース・ドレイン間に所定の参照電流ＩＲＥＦを流す。
【００２０】
すなわち、バイアス電圧生成部３０では、トランジスタ３３のソース・ドレイン間に流れ込む参照電流ＩＲＥＦに伴ってこのトランジスタ３３のゲート端子に生じた電圧が、ｐチャネル側バイアス電圧Ｖｂｐとして生成され、これがラインＬ４を介して振幅制限処理部１０のトランジスタ１１のゲート端子に供給される。この際、トランジスタ１１は、かかるｐチャネル側バイアス電圧Ｖｂｐに応じて、上記した参照電流ＩＲＥＦのＮ倍（Ｎは実数）の電流（Ｎ・ＩＲＥＦ）を出力ラインＬ２上に送出する。尚、この間、バイアス電圧生成部３０のトランジスタ３３及び３２によるカレントミラー回路により、トランジスタ３２は参照電流ＩＲＥＦと同一電流量の電流をトランジスタ３１に流し込む。これにより、トランジスタ３１のゲート端子に生じた電圧がｎチャネル側バイアス電圧Ｖｂｎとして生成され、ラインＬ３を介して振幅制限処理部１０のトランジスタ１３のゲート端子に供給される。この際、トランジスタ１３は、かかるｎチャネル側バイアス電圧Ｖｂｎに応じて、参照電流ＩＲＥＦの（Ｎ＋α）倍の電流を流そうとする。しかしながら、上記した如くトランジスタ１１は電流（Ｎ・ＩＲＥＦ）以上の電流を流すことができない。そこで、オペアンプ２２によって帰還された直流成分調整電圧ｄｃｆｂに応じてトランジスタ１３のドレイン端子上の電位を低下させる。これにより、トランジスタ１３が線形領域に入り、電流（Ｎ・ＩＲＥＦ）を流すようなバイアスで平衡状態となる。
【００２１】
以下に、図１に示すリミッタ１００による振幅制限動作について、図２に示す如き波形の入力信号ＶＩが供給された場合を例にとって説明する。
【００２２】
先ず、図２に示すように入力電圧ＶＩが低下すると、トランジスタ１２のドレイン・ソース間に流れる電流も低下することから、トランジスタ１１から送出される電流（Ｎ・ＩＲＥＦ）によって出力ラインＬ２及び出力端子ＴＭＯＵＴが充電され、出力信号ＶＯの電圧値が上昇する。
【００２３】
この際、出力信号ＶＯの電圧値は、図１に示すように、出力ラインＬ２を介してトランジスタ１３のバックゲートにも印加されている。よって、出力信号ＶＯの電圧上昇につれ、トランジスタ１３のバックゲート・ソース電圧が、このバックゲート及びソース間に寄生する寄生ダイオード（図示せぬ）の順方向電圧Ｖｂｅに到ると、寄生ダイオードがオン状態となる。従って、図２に示すように、出力信号ＶＯが順方向電圧Ｖｂｅと等しい電圧値に到った後、つまり入力信号ＶＩの電圧値が下限電圧ＶＬより低くなった場合には、それ以上、出力信号ＶＯの電圧値は増加せず、順方向電圧Ｖｂｅと等しい電圧値に制限される。すなわち、この際、図２に示すように、出力信号ＶＯにおいて参照電圧ＶＲＥＦよりも高電位側の電圧値が、トランジスタ１３のバックゲート及びソース間に寄生する寄生ダイオードの順方向電圧Ｖｂｅにて制限されるのである。
【００２４】
一方、入力電圧ＶＩが増加すると、トランジスタ１２のドレイン・ソース間に流れる電流が増加して、トランジスタ１１から送出された出力ライン３上の電流（Ｎ・ＩＲＥＦ）の一部がトランジスタ１３を介して引き抜かれる。よって、出力ライン３及び出力端子ＴＭＯＵＴに対する充電電流が低下して、図２に示すように出力信号ＶＯの電圧値が下降する。ここで、出力信号ＶＯは出力ラインＬ３を介してトランジスタ１３のバックゲートに印加されている。従って、出力信号ＶＯの電圧値が下がると、それにつれてトランジスタ１３のバックゲート電圧が低下する為、基板バイアス効果によってトランジスタ１３の閾値電圧Ｖｔｈが上昇する。この際、トランジスタ１３のゲート・ソース間電圧Ｖｇｓは一定である為、（Ｖｇｓ−Ｖｔｈ）で表されるオーバードライブ電圧Ｖｏｖが小さくなり、トランジスタ１３の電流駆動能力が低下する。更に、トランジスタ１３のドレイン・ソース間電圧Ｖｘが上昇するため、トランジスタ１３は徐々に飽和領域に近づき、基板バイアス効果によって失われた電流駆動能力を補う。
【００２５】
この際、トランジスタ１３のバックゲート電圧が、このトランジスタ１３の飽和領域での電流駆動能力をトランジスタ１１と同等の電流（Ｎ・ＩＲＥＦ）を送出し得る程度にまで低下させる電圧ＶＢより低くなると、トランジスタ１１から送出された電流の全てをトランジスタ１２及び１３によって引き抜くことができなくなる。
【００２６】
よって、図２に示すように、入力信号ＶＩの電圧値が上限電圧ＶＵより高くなったが故に出力信号ＶＯの電圧値、つまりトランジスタ１３のバックゲート電圧が電圧ＶＢを下回った場合には、例え入力信号ＶＩの電圧値が更に増加しても、出力信号ＶＯの電圧値はそれ以上低下せず、上記した電圧ＶＢと等しい電圧値に制限される。すなわち、出力信号ＶＯにおいて参照電圧ＶＲＥＦよりも低電位側の電圧値が、基板バイアス効果によってトランジスタ１３の電流駆動能力がトランジスタ１１の電流駆動能力と等しくなる際にトランジスタ１３のバックゲートに印加される電圧ＶＢに制限されるのである。
【００２７】
このように、リミッタ１００は、参照電圧ＶＲＥＦを中心とする出力信号ＶＯの高電位側では、上記した寄生ダイオードの順方向電圧Ｖｂｅを、上限電圧値として出力信号ＶＯの電圧値を制限する。一方、参照電圧ＶＲＥＦを中心とする出力信号ＶＯの低電位側では、リミッタ１００は、基板バイアス効果によってトランジスタ１３の電流駆動能力がトランジスタ１１の電流駆動能力と等しくなる際にこのトランジスタ１３のバックゲートに印加される電圧ＶＢを、下限電圧値として出力信号ＶＯの電圧値を制限するのである。
【００２８】
この際、外部供給された参照電圧ＶＲＥＦによって出力信号ＶＯの高電位側の振れ幅が設定される。また、トランジスタ１３のサイズ（トランジスタの長さ又は幅）によって低電位側の振れ幅が設定される。すなわち、リミッタ１００は、振幅制限の上限電圧値及び下限電圧値が夫々個別に設定可能となっている。
【００２９】
更に、図１に示すように、リミッタ１００の主動作を為す振幅制限処理部１０は、第１〜第３のトランジスタ１１〜１３で構成される。
【００３０】
つまり、振幅制限処理部１０は、出力ラインＬ３上に電流を送出することにより出力信号ＶＯの電圧値を増加させる第１のトランジスタ１１と、出力信号ＶＯがバックゲートに印加されており且つ第１のトランジスタ１１よりも高い電流駆動能力を有する第２のトランジスタ１２と、入力信号ＶＩの電圧値に対応した分の電流をこの第２のトランジスタ１２を介して出力ラインＬ３から引き抜くことにより出力信号ＶＯの電圧値を低下させる第３のトランジスタ１３と、からなる。かかる構成によれば、第２のトランジスタ１２のバックゲート及びソース間に寄生する寄生ダイオードの順方向電圧が出力信号ＶＯの上限電圧値となる。更に、基板バイアス効果によって第２のトランジスタ１２の電流駆動能力が第１のトランジスタ１１の電流駆動能力と等しくなる際に第２のトランジスタ１２のバックゲートに印加される電圧値が出力信号ＶＯの下限電圧値となる。
【００３１】
要するに、第２のトランジスタ１２の構造だけで、リミッタ１００における上限電圧値及び下限電圧値が共に設定されるのである。
【００３２】
よって、本発明に係るリミッタ１００によれば、カレントミラー２段分の回路が必要となる従来のリミッタに比して、小規模な回路構成にて、低コスト及び低消費電力化を図ることが可能となる。
【００３３】
図３は、本発明に係るリミッタ１００を、差動信号対に対して振幅制限処理を施すリミッタとして用いる場合の変形例を示す図である。
【００３４】
尚、図３に示される振幅制限処理部１０１及び１０２は、共に図１に示される振幅制限処理部１０と同一内部構成を有するものである。また、図３に示されるバイアス電圧生成部３０の内部構成は、図１に示されるバイアス電圧生成部３０と同一である。
【００３５】
図３において、差動信号対としての入力信号ＶＩＰ及びＶＩＮは、夫々直流カット用のコンデンサ１１及び１２各々の一端に供給される。コンデンサ１１の他端は、入力ラインＬ１１を介して振幅制限処理部１０１に接続されている。すなわち、入力信号ＶＩＰは、コンデンサ１１及び入力ラインＬ１１を介して振幅制限処理部１０１に供給される。コンデンサ１２の他端は、入力ラインＬ１２を介して振幅制限処理部１０２に接続されている。すなわち、入力信号ＶＩＮは、コンデンサ１２及び入力ラインＬ１２を介して振幅制限処理部１０２に供給される。
【００３６】
バイアス電圧生成部３０は、上記の如く生成したｐチャネル側バイアス電圧Ｖｂｐ及びｎチャネル側バイアス電圧Ｖｂｎを、振幅制限処理部１０１及び１０２の各々に供給する。
【００３７】
振幅制限処理部１０１は、入力ラインＬ１１を介して供給された入力信号ＶＩＰに対して、図２に示す如き振幅制限処理を施して得られた出力信号ＶＯＰを出力しつつこれを抵抗４０１の一端に供給する。振幅制限処理部１０２は、入力ラインＬ１２を介して供給された入力信号ＶＩＮに対して、図２に示す如き振幅制限処理を施して得られた出力信号ＶＯＮを出力しつつこれを抵抗４０２の一端に供給する。
【００３８】
抵抗４０１及び４０２各々の他端は共にオペアンプ４１の非反転入力端子に接続されている。すなわち、抵抗４０１及び４０２によって出力信号ＶＯＰ及びＶＯＮ同士が加算され、その加算結果を示す信号がオペアンプ４１の非反転入力端子に供給される。尚、出力信号ＶＯＰ及びＶＯＮは互いに極性が異なる差動信号形態の信号であることから、両者を加算すると、出力信号ＶＯＰ及びＶＯＮ各々の同相成分の信号が得られる。つまり、出力信号ＶＯＰ及びＶＯＮ同士の同相成分の信号がオペアンプ４１の非反転入力端子に供給されるのである。オペアンプ４１は、振幅制限処理部１０１及び１０２によって振幅制限処理の施された出力信号ＶＯＰ及びＶＯＮ同士の同相成分の信号と、上記した参照電圧ＶＲＥＦとの電圧差を求め、これをコモンモード帰還電圧ｃｍｆｂとして抵抗２３１及び２３２各々に供給する。抵抗２３１及び２３２は、かかるコモンモード帰還電圧ｃｍｆｂを入力ラインＬ１１及Ｌ１２に夫々印加する。
【００３９】
すなわち、抵抗２３１、２３２、４０１及び４０２と、オペアンプ４１と、からなるコモンモード帰還回路により、出力信号ＶＯＰ及びＶＯＮ同士の同相成分が参照電圧ＶＲＥＦと等しくなるように入力ラインＬ１１及Ｌ１２上の電圧を調整するのである。
【００４０】
このように、図３に示される構成では、振幅制限の対象となる信号が差動信号対である為、上記した如きコモンモード帰還制御によって出力信号ＶＯＰ及びＶＯＮの直流成分を決定できる。これにより、図１に示す構成において、出力信号から直流成分を抽出する為に必要だったＬＰＦ２１が不要となる。従って、図３に示される構成によれば、図１に示す如き１系統分の入力信号（ＶＩ）に対して振幅制限処理を施す場合の構成に比べて、抵抗４０１、４０２、２３２、コンデンサ１２及び振幅制限処理部１０２が増加するものの、ＬＰＦ２１が不要となるので、全体としてはその装置規模（実装面積）を小さくすることが可能となる。
【００４１】
尚、上記実施例では、リミッタ１００を単独で用いる場合の構成を示したが、かかるリミッタ１００を差動増幅器内に搭載することも可能である。
【００４２】
図４は、差動回路５０、出力バッファ回路６０及びコモンモード帰還回路７０からなる差動増幅器内に、図３に示す振幅制限処理部１０１、１０２、バイアス電圧生成部３０、抵抗４０１及び４０２からなるリミッタを組み込んだ場合の構成を示す図である。
【００４３】
差動回路５０は、ｎチャネルＭＯＳ型のトランジスタ５１及び５２と、ｐチャネルＭＯＳ型のトランジスタ５３及び５４と、電流源５５とを含む。トランジスタ５１のゲート端子には差動信号形態の入力信号ＶＰ及びＶＮの内のＶＰが供給されており、そのソース端子はトランジスタ５２のソース端子及び電流源５５に接続されている。トランジスタ５１のドレイン端子はラインＬＬ１を介してトランジスタ５３のドレイン端子に接続されている。トランジスタ５３のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子はトランジスタ５４のゲート端子及びオペアンプ７３（後述する）の出力端子に接続されている。トランジスタ５２のゲート端子には入力信号ＶＮが供給されており、そのソース端子はトランジスタ５１のソース端子及び電流源５５に接続されている。トランジスタ５２のドレイン端子はラインＬＬ２を介してトランジスタ５４のドレイン端子に接続されている。
【００４４】
かかる構成により、差動回路５０は、入力信号ＶＰと入力信号ＶＮとのレベル差に対応した信号ＶＩＰを上記ラインＬＬ２を介して振幅制限処理部１０１に供給すると共に、この信号ＶＩＰの位相を反転させた信号ＶＩＮを上記ラインＬＬ１を介して振幅制限処理部１０２に供給する。
【００４５】
ここで、振幅制限処理部１０１、１０２及びバイアス電圧生成部３０各々の構成及びその内部動作は前述した通りなので、その説明は省略する。
【００４６】
振幅制限処理部１０１は、差動回路５０から供給された信号ＶＩＰに対して図２に示す如き振幅制限処理を施して得られた出力信号ＶＯＰを抵抗４０１の一端及び出力バッファ回路６０に供給する。振幅制限処理部１０２は、差動回路５０から供給された信号ＶＩＮに対して図２に示す如き振幅制限処理を施して得られた出力信号ＶＯＮを抵抗４０２の一端及び出力バッファ回路６０に供給する。抵抗４０１及び４０２各々の他端は互いに接続されており、その接続点に出力信号ＶＯＰ及びＶＯＮ同士の同相成分を示す同相成分信号ＳＰが生成される。かかる同相成分信号ＳＰは、コモンモード帰還回路７０のオペアンプ７３の非反転入力端子に供給される。
【００４７】
出力バッファ回路６０は、ｎチャネルＭＯＳ型のトランジスタ６１及び電流源６２からなる第１出力部と、ｎチャネルＭＯＳ型のトランジスタ６３及び電流源６４からなる第２出力部と、を含む。第１出力部のトランジスタ６１のゲート端子には上記した出力信号ＶＯＰが供給されており、そのソース端子には電源電圧ＶＤＤが印加されている。トランジスタ６１のドレイン端子には電流源６２が接続されている。かかる構成により、第１出力部は、トランジスタ６１と電流源６２との接続点から、上記した出力信号ＶＯＰを増幅した増幅出力信号ＶＸＰを出力する。一方、第２出力部のトランジスタ６３のゲート端子には上記した出力信号ＶＯＮが供給されており、そのソース端子には電源電圧ＶＤＤが印加されている。トランジスタ６３のドレイン端子には電流源６４が接続されている。かかる構成により、第２出力部は、トランジスタ６３と電流源６２との接続点から、上記した出力信号ＶＯＮを増幅した増幅出力信号ＶＸＮを出力する。
【００４８】
コモンモード帰還回路７０は、オペアンプ７３からなる。オペアンプ７３は、上記した同相成分信号ＳＰと、外部供給された参照電圧Ｖ＿ＲＥＦとの電圧差を求め、これをコモンモード帰還電圧ｃｍｆｂとして、差動回路５０のトランジスタ５３及び５４各々のゲート端子に供給する。これにより、コモンモード帰還回路７０は、差動回路５０から送出される信号ＶＩＰ及びＶＩＮ同士の同相成分が参照電圧Ｖ＿ＲＥＦと等しくなるように差動回路５０を負帰還制御するのである。
【００４９】
以上の如く、本発明に係るリミッタ１００を差動増幅器内に搭載する場合には、図３に示す如き直流カット用のコンデンサ１１、１２、抵抗２３１、２３２が不要となる。更に、図３に示すオペアンプ４１の機能を、差動増幅器に本来搭載されているコモンモード帰還回路７０のオペアンプ７３を利用して実現しているので、本リミッタ１００を追加する上での増加分は、実質的に振幅制限処理部１０１、１０２、及びバイアス電圧生成部３０だけとなる。尚、バイアス電圧生成部３０については、多くの場合、差動増幅器内でも電流源トランジスタ用のゲートバイアスを作る必要があるため、これをバイアス電圧生成部３０と共用することも可能である。
【符号の説明】
【００５０】
１０、１０１、１０２        振幅制限処理部
１１                      ｐチャネルＭＯＳ型トランジスタ
１２、１３                ｎチャネルＭＯＳ型トランジスタ
２０                      直流成分調整部
３０                      バイアス電圧生成部
【図１】
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【図２】
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【図３】
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【図４】
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