(57)【要約】【課題】閾値電圧のバラつきを抑制する溝トランジスタを提供する。【解決手段】図１に示すように、表面に少なくとも一つ以上の溝部２５０を有している半導体基板４０と、溝部２５０の側壁を覆うように形成されたゲート絶縁膜２０と、溝部２５０に埋めこまれているゲート電極１０と、半導体基板４０の表面に形成され、ゲート電極１０を介して互いに対向しているソースおよびドレイン１５０と、を含み、溝部２５０の側壁には、複数の凸凹１００が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に少なくとも一つ以上の溝部を有している半導体基板と、
前記溝部の側壁を覆うように形成されたゲート絶縁膜と、
前記溝部に埋めこまれているゲート電極と、
前記半導体基板の表面に形成され、前記ゲート電極を介して互いに対向しているソースおよびドレインと、
を含み、
前記溝部の側壁には、複数の凸凹が形成されている半導体装置。
【請求項２】
前記溝部に形成されている前記凸凹の断面形状は、角状あるいは半円状である請求項１に記載の半導体装置。
【請求項３】
前記溝部の前記側壁における前記半導体基板の不純物濃度は、底面における前記半導体基板の前記不純物濃度よりも高い請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の表面に、側壁に複数の凸凹を有する少なくとも一つ以上の溝部を形成する溝部形成工程と、
前記溝部の側壁を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート電極を前記溝部に埋め込むゲート電極形成工程と、
前記半導体基板の表面に、前記ゲート電極を介して互いに対向するように、ソース・ドレイン領域を形成するソース・ドレイン形成工程と、
を含む半導体装置の製造方法。
【請求項５】
前記溝部は、ボッシュ法を用いて形成する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体におけるトランジスタの微細化、かつ低消費電力化が求められている。しかしながら、トランジスタの微細化と低消費電力化を両立することは困難になってきている。トランジスタの微細化と低消費電力化の両立を実現する方法の一つとして、溝トランジスタ（ＦｉｎＦＥＴ）が挙げられる。
【０００３】
溝トランジスタは、エッチングによってシリコン基板に溝を形成し、溝にゲート電極を埋め込むことで得られる。特許文献１−５には、デバイス特性を向上した溝トランジスタが開示されている。特許文献１には、素子面積を同一としたまま、溝の深さを深くするとチャネル幅を大きくすることができると記載されている。特許文献２には、平面面積を拡大することなくチャネルの幅を増大すると、相互コンダクタンスと併せて耐圧を向上することができると記載されている。特許文献３には、ソース、およびドレインをゲート電極の底部近傍まで形成することで、半導体装置の駆動能力を向上することができると記載されている。特許文献４では、ソースおよびドレインの一部において、ゲート電極形成前の溝部にフォトレジスト膜を塗布しパターニングしている。その後、イオン注入を行うことによって溝部上面から底部にかけて深く拡散させることができると記載されている。特許文献５には、複数の突起状のエピタキシャルシリコン領域を具備させることで、大きな駆動力を得ることができると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１０３０５８号公報
【特許文献２】特開昭５１−１４７２６９号公報
【特許文献３】特開２００８−１９２９８５号公報
【特許文献４】特開２００９−５４９９９号公報
【特許文献５】特開２００７−５５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝トランジスタにおいて、ゲート幅を拡大することによって、ＯＮ電流を向上させる必要がある。
【課題を解決するための手段】
【０００６】
本発明によれば、表面に少なくとも一つ以上の溝部を有している半導体基板と、
上記溝部の側壁を覆うように形成されたゲート絶縁膜と、
上記溝部に埋めこまれているゲート電極と、
上記半導体基板の表面に形成され、上記ゲート電極を介して互いに対向しているソースおよびドレインと、
を含み、
上記溝部の側壁には、複数の凸凹が形成されている半導体装置が提供される。
【０００７】
さらに、本発明によれば、半導体基板の表面に、側壁に複数の凸凹を有する少なくとも一つ以上の溝部を形成する溝部形成工程と、
上記溝部の側壁を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート電極を上記溝部に埋め込むゲート電極形成工程と、
上記半導体基板の表面に、上記ゲート電極を介して互いに対向するように、ソースおよびドレインを形成するソース・ドレイン形成工程と、
を含む半導体装置の製造方法が提供される。
【０００８】
本発明によれば、溝トランジスタにおける溝の側壁に複数の凸凹を設けている。これによって、ゲート幅を拡大した溝トランジスタを得ることができる。
【発明の効果】
【０００９】
本発明によれば、溝トランジスタにおいて、ゲート幅を拡大することよって、ＯＮ電流を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、本実施形態に係る半導体装置のＢ−Ｂ'断面、（ｂ）は、Ｂ−Ｂ'断面と垂直方向のＡ−Ａ'断面を示す断面図である。
【図２】本実施形態に係る半導体装置の上面図である。
【図３】本実施形態に係る半導体装置における溝部を説明するための断面拡大図である。
【図４】本実施形態に係る半導体装置の製造方法における溝部形成工程において、（ａ）は、素子分離膜の形成、（ｂ）エッチング、（ｃ）は、不純物の注入を説明するための図である。
【図５】本実施形態に係る半導体装置の製造方法におけるエッチング方法を説明するための断面写真である。
【図６】本実施形態に係る半導体装置の製造方法におけるエッチング方法を説明するための断面写真である
【図７】本実施形態に係る半導体装置の製造方法における、（ｄ）は、ゲート絶縁膜形成工程、（ｅ）はゲート電極形成工程を説明するための図である。
【図８】本実施形態に係る半導体装置の製造方法における溝部形成工程において、（ａ）は、マスクの形成、（ｂ）素子分離膜の形成、（ｃ）は、エッチング、（ｄ）は、不純物の注入を説明するための図である。
【図９】本実施形態に係る半導体装置の製造方法における、（ｅ）は、ゲート酸化膜形成工程、（ｆ）はゲート電極形成工程を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第１の実施形態）
図１（ａ）は、本実施形態に係る半導体装置のＢ−Ｂ'断面、（ｂ）は、Ｂ−Ｂ'断面と垂直方向のＡ−Ａ'断面を示す断面図である。
図１に示すように、表面に少なくとも一つ以上の溝部２５０を有している半導体基板４０と、溝部２５０の側壁を覆うように形成されたゲート絶縁膜２０と、溝部２５０に埋めこまれているゲート電極１０と、半導体基板４０の表面に形成され、ゲート電極１０を介して互いに対向しているソースおよびドレイン１５０と、を含み、溝部２５０の側壁には、複数の凸凹１００が形成されている。
【００１３】
なお、ゲート絶縁膜２０としては、シリコン酸化膜もしくはハフニウムやアルミニウムを含む酸化物から出来た高誘電率膜といったものが挙げられ、ゲート電極１０としては、多結晶シリコンやニッケル、コバルト、チタンのシリコン化合物もしくはチタンやタンタルを含む窒化物といったものが挙げられる。
【００１４】
本実施形態に係る半導体装置について、以下、詳細に説明する。
【００１５】
図１（ａ）および（ｂ）に示すように、本実施形態に係る半導体装置３００は、半導体基板４０と、半導体基板４０の一面側に形成された溝トランジスタを含んでいる。半導体基板４０には、シリコン基板などを用いることができる。また、溝トランジスタは、半導体基板４０に形成された素子分離膜３０と、素子分離膜３０で区分された素子形成領域と、該素子形成領域に位置している。
【００１６】
半導体基板４０の一面の素子分離領域には、ｐ型の不純物拡散領域であるウェル１１０と、ｎ型の不純物拡散領域であるソースおよびドレイン１５０が設けられている。さらに、ソースおよびドレイン１５０の内側には、それぞれ設けられたｎ型の不純物拡散領域であるオフセット領域１３０が形成されている。なお、オフセット領域１３０、およびソースおよびドレイン１５０は、ウェル１１０内に形成されている。図１では、構成を分かりやすくするため、ウェル１１０およびオフセット領域１３０のみ破線で示している。これらは、ウェル１１０の内、ゲート長方向においてソースおよびドレイン１５０の間に設けられている。さらに、オフセット領域１３０で規定された領域は、ｐ型のチャネル領域１２０である。
【００１７】
また、半導体装置３００は半導体基板４０の一面の、ソースおよびドレイン１５０の間にチャネル領域１２０が、位置している。ただし、溝部２５０の深さは、素子分離より深く設定することはできない。さらに、溝部２５０の深さは素子分離と同程度であることが好ましい。
【００１８】
各溝部２５０の側壁および底面には、ゲート絶縁膜２０が形成されており、ゲート絶縁膜２０の上にはゲート電極１０が溝部２５０に埋め込まれるように設けられている。また、ゲート電極１０の側壁には、サイドウォール９０が、ゲート電極１０の上部には、シリサイド層６０が、設けられている。さらに、これら溝トランジスタの上部には層間絶縁膜５０が設けられている。この層間絶縁膜５０を介して上部の層と電気的に接続させるためコンタクト８０が配されている。
【００１９】
図２は、本実施形態に係る半導体装置の上面図である。なお、図１は、図２の断面図であり、図１（ａ）はＢ−Ｂ'断面、図１（ｂ）はＡ−Ａ'断面を示している。また、図２では、ゲート電極１０の記載を省略しており、また、各領域を線のみで示している。
図２に示すように、素子分離膜３０より内側に、素子形成領域は配されている。この素子形成領域において、ソースおよびドレイン１５０はゲート長方向にゲート電極１０を介して互いに対向するように設けられている。次に、オフセット領域１３０は、ソースおよびドレイン１５０より内側に、ゲート長方向にゲート電極１０を介して互いに対向するように設けられている。なお、側壁に複数の凸凹１００を有した溝部２５０に埋め込まれているゲート電極１０は、ソース・ドレイン領域１５０やオフセット領域１３０よりも内側に配されている。
【００２０】
次に、半導体装置３００に設けられた複数の凸凹１００について、詳細に説明する。
【００２１】
図３は、本実施形態に係る半導体装置における溝部を説明するための断面拡大図である。
図３に示すように、溝部２５０の側壁には複数の凸凹１００が形成されている。この凸凹１００の断面形状は、角状であっても半円状であっても良い。ただし、各凸凹１００の深さは、それぞれ、ほぼ等しいことが好ましい。これによって、溝部２５０の垂直性を向上させることができる。溝部２５０の垂直性が向上することで、複数の凸凹１００に成膜するゲート絶縁膜２０の膜厚を、ほぼ一様に制御することができる。なお、凸凹１００が角状である場合、凸凹１００における凸部を形成している辺のなす角の角度αは、３０°以上１８０°未満の範囲であることが好ましい。
【００２２】
これは、単位面積当たりのゲート幅が増すことによってＯＮ電流が増え、チップサイズを犠牲にすることなく特性向上に寄与できるという溝トランジスタの特徴に関連している。したがって、溝部２５０に形成された各凸凹におけるそれぞれの深さを深くすればするほどゲート幅を拡大させることができる。しかしながら、その深さを深くしすぎると不純物注入が困難になる。
【００２３】
本実施形態の半導体装置では、例えば、凸凹１００における凸部を形成している辺のなす角の角度αは角度αが６０°の場合、段差１つ分に対し、一段分の深さの２倍の実効をトランジスタに計上することが出来る。これによって、溝部２５０の深さを深くすることなく、ゲート幅を拡大することができる。
【００２４】
また、溝部２５０の側壁における不純物濃度は、底面における不純物濃度よりも高いほうが好ましい。この時、半導体装置３００のように溝部２５０の側壁がほぼ垂直であり、かつゲート絶縁膜２０の膜厚が均一である場合、溝部２５０において側壁のみに不純物であるイオンの注入を行う。これによって、ゲート絶縁膜２０の膜厚差に起因する閾値電圧の変動を制御することができる。
【００２５】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００２６】
図４は、本実施形態に係る半導体装置の製造方法における溝部形成工程において、（ａ）は、素子分離膜の形成、（ｂ）は、エッチング、（ｃ）は、不純物の注入を説明するための図である。
図４に示すように、半導体基板４０の表面に、複数の凸凹１００を有する少なくとも一つ以上の溝部２５０を形成する。このとき、溝部２５０の形成に係るドライエッチングには、ボッシュ法を用いることが好ましい。ボッシュ法とは、ＭＥＭＳ用途エッチャーを用い、側壁保護と底面エッチングを交互に繰り返すことで深掘作業を行うエッチング方法である。具体的には、エッチングガスによるエッチングと、フルオロカーボンガスによるデポ被膜ステップを数秒単位で交互に繰り返す方法である。
【００２７】
まず、図４（ａ）に示すように、半導体基板上４０において、溝トランジスタを形成する領域の周囲に、素子分離膜３０を形成する。この素子分離膜３０上に、溝部２５０（溝ゲート領域）となる箇所の上に位置する部分を開口して、フォトレジスト２００を形成する。
【００２８】
次に、図４（ｂ）に示すように、複数の凸凹１００を付ける異方性エッチを、ボッシュ法によって形成する。これによって、少なくとも一つ以上の溝部２５０が形成される。同時に、溝部２５０の側壁には、複数の凸凹１００が形成される。
【００２９】
次に、図４（ｃ）に示すように、フォトレジスト２００を残した状態で溝部２５０の側壁に対して不純物であるイオンの注入を行う。イオンの注入は、高電流または中電流イオン注入機を用いて１５°〜４０°程度の角度を付けて行う。
【００３０】
図５および図６は、本実施形態に係る半導体装置の製造方法におけるエッチング方法を説明するための断面写真である。
図５および図６に示すように、ボッシュ法を用いドライエッチングすることによって、底面まで幅が変化することがなく、ほぼ垂直な溝部２５０を形成することが出来る。
【００３１】
図７は、本実施形態に係る半導体装置の製造方法における、（ｄ）は、ゲート絶縁膜形成工程、（ｅ）はゲート電極形成工程を説明するための図である。
図７（ｄ）に示すように、溝部２５０の側壁にイオン注入を行った後、溝部２５０の側壁を覆うようにゲート絶縁膜２０を形成する。このとき、ゲート絶縁膜２０の膜厚は、ほぼ一様になるように制御される。
【００３２】
次に、図７（ｅ）に示すように、ゲート電極１０を溝部２５０に埋め込むように、ゲート絶縁膜２０上に形成する。この時、ゲート電極１０は、ポリシリコンをＣＶＤ法によって成膜している。
【００３３】
次に、半導体基板４０の表面に、ゲート電極１０を介して互いに対向するように、ソースおよびドレイン１５０を形成する（図示せず）。
【００３４】
以上の各工程によって、本実施形態に係る半導体装置が形成されている。
【００３５】
次に、本実施形態に係る半導体装置の効果について説明する。
【００３６】
溝部２５０の側壁に複数の凸凹１００を形成した。つまり、溝部２５０の深さを変えることなくゲート幅を大きくすることが出来る。これによって、ＯＮ電流を増大させることができる。
さらに、溝部２５０は、溝部２５０の側壁の垂直性が保たれている。これによって、ゲート絶縁膜２０の膜厚が一様になるように制御できるため、閾値電圧のバラつきを抑制することができる。
【００３７】
通常、素子分離と溝部２５０の底面の深さが同じである場合において、溝部２５０の下をチャネル領域１２０として電流が流れた際、リーク電流が流れる。しかしながら、本願では、溝部２５０の側壁における不純物濃度が、溝部２５０の底面よりも高くなるように設けられている。このため、溝部２５０の下は、チャネル領域１２０になりにくい。したがって、リーク電流が流れることを抑制することができる。
【００３８】
（第２の実施形態）
本実施形態に係る半導体装置３００は、第１の実施形態と同じ構成である。このため、第１の実施形態と同様の効果を得ることができる。しかしながら、本実施形態では、半導体装置の製造方法において、フォトレジスト２００をドライエッチングのマスクとして用いるのではなく、パターニングされたハードマスク、例えば、マスク酸化膜２１０をマスクとして用いてドライエッチングを行っているという点で第１の実施形態とは異なっている。
【００３９】
以下、本実施形態に係る半導体装置の製造方法について詳細に説明する。
【００４０】
図８は、本実施形態に係る半導体装置の製造方法における溝部形成工程において、（ａ）は、マスクの形成、（ｂ）は、素子分離膜の形成、（ｃ）は、エッチング、（ｄ）は、不純物の注入を説明するための図である。図９は、本実施形態に係る半導体装置の製造方法における、（ｅ）は、ゲート酸化膜形成工程、（ｆ）はゲート電極形成工程を説明するための図である。
図８（ａ）に示すように、まず溝トランジスタを形成する領域の周囲に、素子分離膜３０を形成した後、マスク酸化膜２１０をＣＶＤ法によって成膜する。
【００４１】
次に、図８（ｂ）に示すように、フォトレジスト２００をマスクとして、マスク酸化膜２１０をエッチングすることによりマスク酸化膜２１０上において溝部２５０となる箇所の上に位置する部分を、選択的に除去して開口する。
【００４２】
次に、第１の実施形態と同様に、複数の凸凹１００を付ける異方性エッチを、ボッシュ法によって形成する（図８（ｃ））。これによって、複数の凸凹１００を側壁に有した溝部２５０は、形成される。そして、フォトレジスト２００は残した状態で溝部２５０の側壁に対して不純物であるイオンの注入を行う（図８（ｄ））。  
【００４３】
次に、第１の実施形態と同様に、溝部２５０の側壁にイオン注入を行った後、溝部２５０の側壁を覆うようにゲート絶縁膜２０を形成する（図９（ｅ））。ゲート電極１０を溝部２５０に埋め込むように、ゲート絶縁膜２０状に形成する（図９（ｆ））。最後に、半導体基板４０の表面に、ゲート電極１０を介して互いに対向するように、ソース・ドレイン領域１５０を形成する（図示せず）。
【００４４】
本実施形態に係る半導体装置の製造方法を行うことによって、フォトレジスト２００がドライエッチング時のマスクとイオン注入時のマスクを兼ねる必要がなくなる。このため、イオン注入後におけるフォトレジスト２００の硬化の懸念性も、剥離性に対する懸念性もなくなる。さらに、マスク酸化膜２１０は、フォトレジスト２００よりも加工精度が高い。このため、第１の実施形態と比べて、溝部２５０の形成が容易になる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４６】
１０    ゲート電極
２０    ゲート絶縁膜
３０    素子分離膜
４０    半導体基板
５０    層間絶縁膜
６０    シリサイド層
８０    コンタクト
９０    サイドウォール
１００    凸凹
１１０    ウェル
１２０    チャネル領域
１３０    オフセット領域
１５０    ソースおよびドレイン
１６０    不純物
２００    フォトレジスト
２１０    マスク酸化膜
２５０    溝部
３００    半導体装置
【図１】
2013021077.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2013021077.tif 000008
【図７】
2013021077.tif 000009
【図８】
2013021077.tif 000010
【図９】
2013021077.tif 000011