(57)【要約】【課題】アンチヒューズの導通後の接続抵抗の変動を抑制して、半導体装置の品質を向上させる。この結果、歩留まりを向上させる。【解決手段】半導体基板と、アンチヒューズと、ＭＯＳトランジスタと、を有する半導体装置。アンチヒューズは、半導体基板上に設けられた第１のゲート電極と、平面視で半導体基板内における第1のゲート電極の直下および両側の領域に設けられた不純物領域と、を有する。ＭＯＳトランジスタは、半導体基板上に設けられた第２のゲート電極と、半導体基板内に設けられたソースおよびドレインと、を有する。第１のゲート電極の幅Ｌ１は、第２のゲート電極の直下に位置するソースおよびドレインにおける第２のゲート電極の幅方向の総和Ｌ２よりも小さい。【選択図】図３
2013222938.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１のゲート電極と、平面視で前記半導体基板内における第１のゲート電極の下および両側の領域に設けられた不純物領域と、を有するアンチヒューズと、
前記半導体基板上に設けられた第２のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するＭＯＳトランジスタと、
を有し、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さいことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に設けられた不純物領域と、前記不純物領域の直上に設けられた第１のゲート電極であって平面視で前記第１のゲート電極を挟むように前記不純物領域が位置する第１のゲート電極と、を有するアンチヒューズと、
前記半導体基板上に設けられた第２のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するＭＯＳトランジスタと、
を有し、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さいことを特徴とする半導体装置。
【請求項３】
複数の前記アンチヒューズを有し、
複数の前記アンチヒューズを構成する複数の第１のゲート電極は、ラインアンドスペースパターンとして形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のゲート電極は、平面視で、格子状に形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の第１および第２の領域上にそれぞれ、第１および第２のゲート電極を形成する工程と、
前記第１および第２の領域内に不純物を注入後、熱処理を行うことにより、平面視で前記第１の領域内の前記第１のゲート電極の下および両側に位置するように不純物領域と、前記第２の領域内にソースおよびドレインと、を形成する工程と、
を有し、
前記第１および第２のゲート電極を形成する工程において、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さくなるように、前記第1のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２のゲート電極を形成する工程において、
ラインアンドスペースパターンの複数の前記第１のゲート電極を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１および第２のゲート電極を形成する工程において、
平面視で、格子状に前記第１のゲート電極を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置においては製造工程での不具合に起因した動作不良の救済や、回路機能の切り替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。このような回路結線情報変更の実施手段の一つとして、あらかじめ半導体装置内にヒューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでヒューズの導通状態を変更し、所望の回路動作を起こすことが行われている。その際に用いられるヒューズは、アンチヒューズとして知られていて、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
図１は従来のＭＯＳトランジスタ構造のアンチヒューズＡＨを表す断面図であり、ＭＯＳトランジスタを形成する活性領域と、ゲート電極パターンの重なった領域に形成される。図１に示すように、このアンチヒューズＡＨは、半導体基板１内に、素子分離領域９により区画されるように設けられたウェル２内に形成されている。ウェル２上には、ゲート絶縁膜４を介してゲート電極５が設けられている。３は不純物を高濃度に導入して形成した不純物領域を表す。半導体基板１上には層間絶縁膜６が設けられている。層間絶縁膜６を貫通して不純物領域３に接続されるようにコンタクトプラグ８が形成され、不純物領域３と配線７は、コンタクトプラグ８を介して電気的に接続されている。
【０００３】
以下に、図１のアンチヒューズＡＨの動作方法を説明する。アンチヒューズＡＨの導通状態を判定するには、半導体基板１および不純物領域３を共に一定の電位（例えば、接地電位）とし、ゲート電極５にゲート絶縁膜４を破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチヒューズＡＨは非導通状態となっている。
【０００４】
導通状態を変更するには、ゲート電極５に大電圧を印加してゲート絶縁膜４を破壊し、ゲート電極５と半導体基板１または不純物領域３間のいずれかに導電パスを形成する。これにより、上記判定動作において基準値以上のゲート電流値が流れるため、アンチヒューズＡＨは導通状態と判定される。
【０００５】
特許文献１（特開２００７−１９４４８６号公報）には、ＭＯＳトランジスタを備えた半導体装置においてアンチヒューズを形成する場合、ＭＯＳトランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９４４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１に示した状態でゲート電極５に大電圧を印加した場合、ゲート絶縁膜４の破壊は、ゲート絶縁膜の最も弱い部分で起きる。このゲート絶縁膜４の破壊される領域は、活性領域またはゲート電極５の幅で決まるため、プロセスの最小加工寸法以下にすることはできず、平面的な広がりを持っている。このため、比較的、低抵抗な不純物領域３に近いゲート絶縁膜４の部分が絶縁破壊されると、破壊後のアンチヒューズＡＨの抵抗は比較的、小さくなる。一方、ゲート電極５の幅方向の中央付近のゲート絶縁膜４の部分が絶縁破壊されると、チャネル部やウェル２の抵抗を含んでしまうため、アンチヒューズＡＨの抵抗は大きくなる。
従って、複数のアンチヒューズＡＨを形成した場合、上記のようにアンチヒューズＡＨによってゲート絶縁膜４の破壊が起こる部分が異なることとなる。この結果、ゲート絶縁膜４の破壊後の抵抗値も、アンチヒューズＡＨごとに異なる値を示すこととなる。これにより、半導体装置にアンチヒューズＡＨの導通後の接続抵抗の変動が発生し、半導体装置の品質を劣化させて、歩留まりを低下させることとなる。
【課題を解決するための手段】
【０００８】
一実施形態は、
半導体基板と、
前記半導体基板上に設けられた第１のゲート電極と、平面視で前記半導体基板内における第１のゲート電極の下および両側の領域に設けられた不純物領域と、を有するアンチヒューズと、
前記半導体基板上に設けられた第２のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するＭＯＳトランジスタと、
を有し、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さいことを特徴とする半導体装置に関する。
【０００９】
他の実施形態は、
半導体基板と、
前記半導体基板の表面に設けられた不純物領域と、前記不純物領域の直上に設けられた第１のゲート電極であって平面視で前記第１のゲート電極を挟むように前記不純物領域が位置する第１のゲート電極と、を有するアンチヒューズと、
前記半導体基板上に設けられた第２のゲート電極と、前記半導体基板内に設けられ前記不純物領域と同じ導電型のソースおよびドレインと、を有するＭＯＳトランジスタと、
を有し、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さいことを特徴とする半導体装置に関する。
【００１０】
他の実施形態は、
半導体基板の第１および第２の領域上にそれぞれ、第１および第２のゲート電極を形成する工程と、
前記第１および第２の領域内に不純物を注入後、熱処理を行うことにより、平面視で前記第１の領域内の前記第１のゲート電極の下および両側に位置するように不純物領域と、前記第２の領域内にソースおよびドレインと、を形成する工程と、
を有し、
前記第１および第２のゲート電極を形成する工程において、
前記第１のゲート電極の幅Ｌ１は、前記第２のゲート電極の直下に位置するソースおよびドレインの部分における前記第２のゲート電極の幅方向の総和Ｌ２よりも小さくなるように、前記第1のゲート電極を形成することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１１】
アンチヒューズの導通後の接続抵抗の変動を抑制して、半導体装置の品質を向上させることができる。この結果、歩留まりを向上できる。
【図面の簡単な説明】
【００１２】
【図１】従来のアンチヒューズを表す断面図である。
【図２】第１実施例の半導体装置を表す平面図である。
【図３】第１実施例の半導体装置を表す断面図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図８】第２実施例の半導体装置を表す平面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
（第１実施例）
図２は第１実施例の半導体装置のアンチヒューズＡＨが形成された第1の領域Ｒ１を表す平面図、図３Ａは図２のＡ−Ａ’方向の断面図、図３ＢはＭＯＳトランジスタが形成された第２の領域Ｒ２を表す断面図である。なお、図２では、一部の構造を省略している。
図２および３に示すように、第１実施例の半導体装置は、複数のアンチヒューズＡＨを有する。半導体基板１の第1の領域Ｒ１内には、素子分離領域９によって区画されるようにウェル２が設けられている。第1の領域Ｒ１のウェル２表面の全面には、Ｎ型の導電型の不純物領域３ａが設けられている。半導体基板１の第1の領域Ｒ１には、ゲート絶縁膜４ａを介して複数の第１のゲート電極５ａが設けられている。すなわち、平面視で第１のゲート電極５ａの下および両側には、不純物領域３ａが位置している。図２に示すように、複数の第１のゲート電極５ａは、一定の方向に互いに平行となるように延在し、かつ一定のピッチで配置される、ラインアンドスペースパターンとして形成されている。
図２に示すように、第１のゲート電極５ａは、素子分離領域９に位置する端部においてコンタクトプラグ８ｃに接続されている。
【００１４】
半導体基板１上には、層間絶縁膜６が設けられている。層間絶縁膜６を貫通して、不純物領域３ａに接続されるようにコンタクトプラグ８ａが設けられている。層間絶縁膜６上には配線７ａが形成されており、不純物領域３ａと配線７ａは、コンタクトプラグ８ａによって電気的に接続されている。
このゲート絶縁膜４ａ、第１のゲート電極５ａおよび不純物領域３ａとからアンチヒューズＡＨが構成されている。本実施例では、複数のアンチヒューズＡＨが設けられている。図３Ａに示すように、不純物領域３ａは第１の領域Ｒ１の表面の全面に形成されているため、各アンチヒューズＡＨの不純物領域３ａは電気的に接続されている。
図３Ｂに示すように、半導体基板の第２の領域Ｒ２には、ＭＯＳトランジスタＴｒが設けられている。ＭＯＳトランジスタＴｒは、ウェル２上にゲート絶縁膜４ｂを介して設けられた第２のゲート電極５ｂを有する。ウェル２の表面には、１対のＮ型の導電型のソースおよびドレイン３ｂが形成されているが、アンチヒューズＡＨとは異なり、このソースおよびドレイン３ｂは、互いに電気的に接続されていない。ゲート電極５ｂの直下には、ソースおよびドレイン３ｂの一部が位置する。ゲート電極５ｂ直下のソースおよびドレイン３ｂの部分は、ソースおよびドレイン３ｂ用の不純物の注入時に第２のゲート電極５ｂの直下まで不純物が注入されたり、不純物注入後の熱処理時に不純物が第２のゲート電極５ｂの直下まで拡散することによって形成されたものである。半導体基板１上の層間絶縁膜６を貫通して、ソースおよびドレイン３ｂに接続されるようにコンタクトプラグ８ｂが設けられている。層間絶縁膜６上には配線７ｂが形成されており、ソースおよびドレイン３ｂと配線７ｂは、コンタクトプラグ８ｂによって電気的に接続されている。
【００１５】
第１実施例の半導体装置では、第１のゲート電極５ａの幅（第１のゲート電極５ａの延在方向Ｙ（図２参照）と垂直で、半導体基板１と平行な方向の幅）Ｌ１は、第２のゲート電極５ｂの直下に位置するソースおよびドレイン３ｂの部分における、第２のゲート電極５ｂの幅方向（第２のゲート電極５ｂの延在方向と垂直で、半導体基板１と平行な方向）の幅（Ｌ３）の総和Ｌ２（すなわち、２×Ｌ３）よりも小さくなっている。このため、第１のゲート電極５ａの直下の全面に、不純物領域３ａが形成される。この理由は、後述するように、ＭＯＳトランジスタＴｒのソースおよびドレイン３ｂ用の不純物の注入・熱処理時に、アンチヒューズＡＨを形成する第１の領域Ｒ１にも同様に不純物の注入・熱処理を行うため、上記Ｌ１＜Ｌ２の関係を満たすことで、第１のゲート電極５ａの直下のウェル２の全面に不純物が拡散して分布するためである。
第１実施例の半導体装置は、図２および３Ａに示すように、平面視で、ゲート絶縁膜４ａの直下を含む、第１の領域Ｒ１表面の全面に不純物領域３ａが形成されている。このため、各アンチヒューズＡＨを構成するゲート絶縁膜４ａの破壊が起こり、各アンチヒューズＡＨが導通状態となった時に、ゲート電極５ａと不純物領域３ａ間で導通パスが形成される。従って、図１の従来例のようにウェルやチャネル部の抵抗を含むことがなく、導通後の各アンチヒューズＡＨの抵抗値を小さなものにすることができる。この結果、アンチヒューズＡＨの導通後の接続抵抗が変動することを抑制して、半導体装置の劣化を防止し、歩留まりを向上させることができる。
また、第１実施例の半導体装置は、第１のゲート電極５ａをラインアンドスペースパターンとして形成するため、ゲート電極の加工性を向上させることができる。
以下では、図２〜７を参照して、第１実施例の半導体装置の製造方法を説明する。なお、図４〜７においてＡ図は図２の第１の領域Ｒ１のＡ−Ａ’方向に対応する断面図、Ｂ図は第２の領域Ｒ２のＭＯＳトランジスタに対応する構造の断面図を表す。
まず、図４に示すように、Ｐ型のシリコンからなる半導体基板１の第１および第２の領域Ｒ１、Ｒ２中に、イオン注入法によりボロン等のＰ型不純物を低濃度（１×１０１３ａｔｏｍｓ／ｃｍ２程度）で導入してＰ型ウェル２を形成する。次に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成法を用いてシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋め込み、素子分離領域９を形成する。
【００１６】
図５に示すように、半導体基板１上の全面に、シリコン酸化膜等の絶縁膜、不純物を含有する多結晶シリコン（Ｐｏｌｙ−Ｓｉ）等の導電膜を形成する。次に、リソグラフィ技術およびドライエッチング技術を使用して導電膜および絶縁膜のパターニングを行う。このパターニングにより、第１の領域Ｒ１にはアンチヒューズ用の第１のゲート電極５ａおよびゲート絶縁膜４ａが形成され、第２の領域Ｒ２にはＭＯＳトランジスタＴｒ用の第２のゲート電極５ｂおよびゲート絶縁膜４ｂが形成される。この際、第１のゲート電極５ａの幅Ｌ１は、第２のゲート電極５ｂの幅よりも小さく、図６の工程で形成するソースおよびドレイン３ｂにおける第２のゲート電極５ｂの直下に位置する部分の、第２のゲート電極５ｂの幅方向の総和Ｌ２よりも小さくなるように形成する。また、第１のゲート電極５ａは、加工性に優れたラインアンドスペースパターンとして形成する。
【００１７】
図６に示すように、第１および第２のゲート電極５ａ、５ｂをマスクとして、第１および第２の領域Ｒ１、Ｒ２中に、リンまたはヒ素等のＮ型不純物のイオン注入を行った後、熱処理を行う。これにより、第２の領域Ｒ２には、ＭＯＳトランジスタＴｒ用のソースおよびドレイン３ｂを形成する。この際、Ｐ型ウェル２における第２のゲート電極５ｂの直下の領域にもＮ型不純物が拡散して、ソースおよびドレイン３ｂの一部が形成される。このイオン注入の条件としては、具体的には、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２程度とする。また、この工程により、第１のゲート電極５ａの直下のＰ型ウェル２の全面にＮ型不純物が拡散して、不純物領域３ａが形成される。なお、上記熱処理工程は、ソースおよびドレイン３ｂ形成用の単独の工程として行わずに、他の工程（成膜工程など）での熱処理を利用しても良い。
【００１８】
図７に示すように、第１および第２のゲート電極５ａ、５ｂを覆うように、半導体基板１上の全面に、シリコン酸化膜等を用いた層間絶縁膜６を形成する。この後、リソグラフィ技術およびドライエッチング技術を使用して、不純物領域３ａならびにソースおよびドレイン３ｂを露出させるようにコンタクトホール１３を形成する。
図３に示すように、コンタクトホール１３内にタングステン（Ｗ）等を埋設させることで、不純物領域３ａならびにソースおよびドレイン３ｂにそれぞれ、接続されるコンタクトプラグ８ａ、８ｂを形成する。層間絶縁膜６上に、コンタクトプラグ８ａ、８ｂに接続されるようにそれぞれ、配線７ａ、７ｂを形成する。
【００１９】
（第２実施例）
本実施例の半導体装置は、第１のゲート電極５ａを格子状に形成する点が、第１実施例の半導体装置とは異なる。以下では、主に、第１実施例と異なる点を中心にして本実施例の半導体装置を説明する。
【００２０】
図８は、本実施例の半導体装置を表す平面図である。図８に示すように、本実施例の半導体装置では、第１のゲート電極５ａが、互いに直交する２つの方向に重なるように延在する、格子状に形成されている。第１実施例で説明したように、第１のゲート電極５ａの幅Ｌ１はＬ１＜Ｌ２を満たすように形成されているため、その幅が小さく倒壊しやすくなっている。第１のゲート電極５ａが倒壊すると、不純物領域３ａとショートして、歩留まり低下の原因となる。これに対して、本実施例では、第１のゲート電極５ａが格子状に形成されるため、倒壊しにくくなっており、第１のゲート電極５ａの倒壊による歩留まりの低下を防止することができる。
【００２１】
なお、本実施例の半導体装置は、第１実施例の図６の工程において、格子状の第１のゲート電極５ａが形成され、その直下にゲート絶縁膜４ａが形成されるように、リソグラフィ技術およびドライエッチング技術を使用すれば良い。その他の工程については、第１実施例と同様にして、半導体装置を形成することができる。
【００２２】
以上のように、第１および第２実施例では、複数のアンチヒューズＡＨを設けた例を示したが、一つのアンチヒューズＡＨを設けた場合であっても、同様に、本発明の効果を奏することができる。
【００２３】
また、第１および第２実施例では、Ｐ型ウェル２中にＮ型の不純物領域３ａならびにＮ型のソースおよびドレイン３ｂを形成した場合について説明したが、不純物領域３ａならびにＮ型のソースおよびドレイン３ｂの導電型をＰ型に変更することも可能である。この場合、半導体基板１中の第１および第２の領域Ｒ１、Ｒ２中にあらかじめ低濃度のＮ型ウェルを設けておき、不純物領域３ａならびにソースおよびドレイン３ｂとして共に、ボロンまたはフッ化ボロン（ＢＦ２）等の不純物を高濃度にイオン注入後、熱処理を行い、Ｐ型の拡散層を形成すればよい。Ｐ型の拡散層を形成する場合、イオン注入の条件は、注入エネルギー１０〜３０ＫｅＶ、ドーズ量１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２程度とすることができる。
【００２４】
また、アンチヒューズＡＨおよびＭＯＳトランジスタＴｒを構成する材料については、本発明の趣旨を逸脱しない範囲で変更が可能である。例えば、第１および第２のゲート電極３ａ、３ｂは多結晶シリコンの単層膜以外にも、多結晶シリコンとタングステン等の高融点金属膜との積層膜や、高融点金属の単層膜であってもよい。この場合、シリサイド膜を形成することができる。このシリサイド膜は例えば、ポリシリコン膜、金属膜を順に形成した後に、熱処理を行い、シリサイド化反応を行わせることによって形成することができる。この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが例えば、Ｎｉ，Ｃｒ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ、Ｗ等を用いることができる。また、シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ２Ｓｉ，Ｎｉ３Ｓｉ，ＮｉＳｉ２，ＷＳｉ２，ＴｉＳｉ２，ＶＳｉ２，ＣｒＳｉ２，ＺｒＳｉ２，ＮｂＳｉ２，ＭｏＳｉ２，ＴａＳｉ２，ＣｏＳｉ，ＣｏＳｉ２，ＰｔＳｉ，Ｐｔ２Ｓｉ，Ｐｄ２Ｓｉなどを挙げることができる。
【００２５】
また、ゲート絶縁膜４ａ、４ｂについてもシリコン酸化膜以外の材料や、複数の材料からなる積層体が使用可能である。具体的には、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）、シリコンオキシナイトライド膜やこれらの膜の積層体、ハフニウム（Ｈｆ）を含んだ酸化物等を挙げることができる。また、ゲート絶縁膜４ａ、４ｂとしてはこの他に例えば、金属酸化物、金属シリケート、金属酸化物又は金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。
【００２６】
なお、「高誘電率絶縁膜」とはＳｉＯ２よりも比誘電率（ＳｉＯ２の場合は約３．６）が大きい絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【符号の説明】
【００２７】
１  半導体基板
２  ウェル
３、３ａ  不純物領域
３ｂ  ソースおよびドレイン
４、４ａ、４ｂ  ゲート絶縁膜
５  ゲート電極
５ａ  第１のゲート電極
５ｂ  第２のゲート電極
６  層間絶縁膜
７、７ａ、７ｂ  配線
８、８ａ、８ｂ、８ｃ  コンタクトプラグ
９  素子分離領域
１３  コンタクトホール
ＡＨ  アンチヒューズ
Ｌ１  第１のゲート電極の幅
Ｌ２  第２のゲート電極の下に位置するソースおよびドレイン幅の総和
Ｒ１  第１の領域
Ｒ２  第２の領域
Ｔｒ  ＭＯＳトランジスタ
【図１】
2013222938.tif 000003
【図２】
2013222938.tif 000004
【図３】
2013222938.tif 000005
【図４】
2013222938.tif 000006
【図５】
2013222938.tif 000007
【図６】
2013222938.tif 000008
【図７】
2013222938.tif 000009
【図８】
2013222938.tif 000010