(57)【要約】【課題】発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させること。【解決手段】本発明の駆動回路は、画素回路と、各列の画素回路に対応してｎ本（ｎは２以上の整数）ずつ設けられたデータ線と、走査信号が供給されるゲート線と、発光制御信号が供給される発光制御線とを備え、各列の画素回路に対応して設けられたｎ本のデータ線の各々には、複数の行の画素回路が排他的に接続され、画素回路は、走査信号に応じてデータ電圧の書き込みを制御する書込制御トランジスタと、電流発光素子へ供給される電流量を制御する駆動トランジスタと、発光制御信号に応じて、電流発光素子への電流供給の有無を制御する発光制御トランジスタと、データ電圧に応じた電圧を保持する容量素子と、駆動トランジスタのゲート電極をイニシャル電圧に設定するためのリセットトランジスタとを有する。【選択図】図３
2013222011.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置され、階調に応じたデータ電圧が書き込まれる複数の画素回路であって、それぞれ書き込まれたデータ電圧に応じた電流を電流発光素子に対して供給する画素回路と、
各列の前記画素回路に対応してｎ本（ｎは２以上の整数）ずつ設けられ、前記データ電圧またはイニシャル電圧が供給されるデータ線と、
前記データ線に供給されたデータ電圧を書き込む前記画素回路の行を選択する走査信号が供給されるゲート線と、
前記画素回路の各行における前記電流発光素子への電流供給の有無を指定する発光制御信号が供給される発光制御線とを備え、
各列の前記画素回路に対応して設けられたｎ本のデータ線の各々には、複数の行の画素回路が排他的に接続され、
前記画素回路の各々は、
前記走査信号に応じて、前記データ線に供給されるデータ電圧の当該画素回路への書き込みを制御する書込制御トランジスタと、
ゲート電極に印加された電圧に応じて、前記電流発光素子へ供給される電流量を制御する駆動トランジスタと、
前記駆動トランジスタと前記電流発光素子との間に設けられ、前記発光制御信号に応じて、電源から前記電流発光素子への電流供給の有無を制御する発光制御トランジスタと、
当該画素回路に接続されたデータ線と前記駆動トランジスタのゲート電極との間に設けられ、当該画素回路に書き込まれるデータ電圧に応じた電圧を保持する容量素子と、
当該画素回路への書き込みがされる前に、前記駆動トランジスタのゲート電極を前記イニシャル電圧に設定するためのリセットトランジスタと
を有することを特徴とする駆動回路。
【請求項２】
前記データ電圧を制御するデータ線制御回路と、
前記発光制御信号を制御する発光制御回路とをさらに備え、
前記データ線制御回路は、
前記ｎ本のデータ線のいずれかに前記データ電圧が供給されているときには、他のデータ線にはイニシャル電圧が供給されるように、前記データ電圧を制御し、
前記発光制御回路は、
前記データ電圧が供給されているデータ線に接続された前記画素回路、および前記リセットトランジスタが前記駆動トランジスタのゲート電極をイニシャル電圧に設定している画素回路の前記発光制御トランジスタが、前記電流供給を停止させ、その他の画素回路の前記発光制御トランジスタが、前記電流供給を行うように、前記発光制御信号を制御することを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記画素回路の書込制御トランジスタのゲート電極、および当該画素回路の次にデータ電圧が書き込まれる行の画素回路のリセットトランジスタのゲート電極は、ともに同一のゲート線に接続されていることを特徴とする請求項１または請求項２に記載の駆動回路。
【請求項４】
前記リセットトランジスタおよび前記書込制御トランジスタをオン状態にすることにより、前記容量素子の両端を短絡することを特徴とする請求項１乃至請求項３のいずれかに記載の駆動回路。
【請求項５】
前記リセットトランジスタをオン状態にすることにより、前記容量素子の両端を短絡することを特徴とする請求項１乃至請求項３のいずれかに記載の駆動回路。
【請求項６】
前記ｎは２であり、一方のデータ線には奇数行の前記画素回路が接続され、他方のデータ線には偶数行の前記画素回路が接続されていることを特徴とする請求項１乃至請求項５のいずれかに記載の駆動回路。
【請求項７】
請求項１乃至請求項６のいずれかに記載の駆動回路と、
前記画素回路によって電流が供給される前記電流発光素子と
を備えることを特徴とする電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を用いた表示部と、
前記表示部における階調を制御する制御部と
を備えることを特徴とする電子機器。
【請求項９】
マトリクス状に配置され、階調に応じたデータ電圧が書き込まれる複数の画素回路であって、それぞれ書き込まれたデータ電圧に応じた電流を電流発光素子に対して供給する画素回路と、
各列の前記画素回路に対応してｎ本（ｎは２以上の整数）ずつ設けられ、前記データ電圧またはイニシャル電圧が供給されるデータ線と、
前記データ線に供給されたデータ電圧を書き込む前記画素回路の行を選択する走査信号が供給されるゲート線と、
前記画素回路の各行における前記電流発光素子への電流供給の有無を指定する発光制御信号が供給される発光制御線とを備え、
各列の前記画素回路に対応して設けられたｎ本のデータ線の各々には、複数の行の画素回路が排他的に接続され、
前記画素回路の各々は、
前記走査信号に応じて、前記データ線に供給されるデータ電圧の当該画素回路への書き込みを制御する書込制御トランジスタと、
ゲート電極に印加された電圧に応じて、前記電流発光素子へ供給される電流量を制御する駆動トランジスタと、
前記駆動トランジスタと前記電流発光素子との間に設けられ、前記発光制御信号に応じて、電源から前記電流発光素子への電流供給の有無を制御する発光制御トランジスタと、
当該画素回路に接続されたデータ線と前記駆動トランジスタのゲート電極との間に設けられ、当該画素回路に書き込まれるデータ電圧に応じた電圧を保持する容量素子と、
前記駆動トランジスタのゲート電極を前記イニシャル電圧に設定するためのリセットトランジスタと
を有する駆動回路の駆動方法であって、
各列の前記画素回路において、
前記ｎ本のデータ線のいずれかにデータ電圧を供給する一方、他のデータ線にはイニシャル電圧を供給し、
前記データ電圧が供給されたデータ線に接続された前記画素回路、および前記駆動トランジスタのゲート電極をイニシャル電圧に設定している画素回路においては、前記電流発光素子への電流供給を停止するとともに、その他の画素回路においては、前記電流発光素子への電流供給を行うことを特徴とする駆動回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流により発光する電流発光素子を用いた電気光学装置を駆動する技術に関する。
【背景技術】
【０００２】
近年、有機ＥＬ（Organic Electroluminescence）など、供給される電流に応じた強度で発光する素子（以下、電流発光素子という）を用いた表示装置が開発されている。このような表示装置は、電流発光素子に供給される電流量を、各画素における駆動トランジスタにより制御して、表示の階調が制御される。そのため、この駆動トランジスタに特性ばらつきがあると、その特性ばらつきが表示に直接現れてしまう。
そこで、駆動トランジスタの特性ばらつきの表示への影響を少なくするための様々な技術が開発されている（例えば、特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７０７８８号公報
【特許文献２】特開２０１１−２４７９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１、２に記載された技術においては、データ線と駆動トランジスタのゲート電極との間には容量素子が設けられている。このような構成においては、各画素回路にデータ電圧を書き込む（プログラム）ときに、容量素子による容量カップリングを利用する。一方、データ線にデータ電圧が供給されている期間、すなわち、各画素回路にデータ電圧が書き込まれる期間には、書き込み対象の画素回路以外であっても、容量素子の容量カップリングにより駆動トランジスタのゲート電極の電圧が変動する。そのため、全画素回路へのデータ電圧の書き込みが終了するまでは、電流発光素子には電流が供給されないように制御し、全画素回路へのデータ電圧の書き込み終了後、電流発光素子に電流を供給して発光させる必要がある。
【０００５】
上記のように駆動する結果、１フレームの前半で全行の画素回路に書き込みを行い、後半で発光を行うことになる。この場合、１行あたりの画素回路へのデータ電圧の書き込み時間は、（１フレーム期間−発光期間）／行数となり、十分な書き込み時間が得られず、階調の精度が悪化する場合があった。また、駆動トランジスタのＶｔｈばらつきを補償する処理を行う時間も短くなってしまうため、十分に補償が行えずにそのばらつきの影響が面内ムラとして表示に現れてしまう場合があった。
【０００６】
本発明は、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、マトリクス状に配置され、階調に応じたデータ電圧が書き込まれる複数の画素回路であって、それぞれ書き込まれたデータ電圧に応じた電流を電流発光素子に対して供給する画素回路と、各列の前記画素回路に対応してｎ本（ｎは２以上の整数）ずつ設けられ、前記データ電圧またはイニシャル電圧が供給されるデータ線と、前記データ線に供給されたデータ電圧を書き込む前記画素回路の行を選択する走査信号が供給されるゲート線と、前記画素回路の各行における前記電流発光素子への電流供給の有無を指定する発光制御信号が供給される発光制御線とを備え、各列の前記画素回路に対応して設けられたｎ本のデータ線の各々には、複数の行の画素回路が排他的に接続され、前記画素回路の各々は、前記走査信号に応じて、前記データ線に供給されるデータ電圧の当該画素回路への書き込みを制御する書込制御トランジスタと、ゲート電極に印加された電圧に応じて、前記電流発光素子へ供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタと前記電流発光素子との間に設けられ、前記発光制御信号に応じて、電源から前記電流発光素子への電流供給の有無を制御する発光制御トランジスタと、当該画素回路に接続されたデータ線と前記駆動トランジスタのゲート電極との間に設けられ、当該画素回路に書き込まれるデータ電圧に応じた電圧を保持する容量素子と、当該画素回路への書き込みがされる前に、前記駆動トランジスタのゲート電極を前記イニシャル電圧に設定するためのリセットトランジスタとを有することを特徴とする駆動回路が提供される。
【０００８】
この駆動回路によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【０００９】
また、別の好ましい態様において、前記データ電圧を制御するデータ線制御回路と、前記発光制御信号を制御する発光制御回路とをさらに備え、前記データ線制御回路は、前記ｎ本のデータ線のいずれかに前記データ電圧が供給されているときには、他のデータ線にはイニシャル電圧が供給されるように、前記データ電圧を制御し、前記発光制御回路は、前記データ電圧が供給されているデータ線に接続された前記画素回路、および前記リセットトランジスタが前記駆動トランジスタのゲート電極をイニシャル電圧に設定している画素回路の前記発光制御トランジスタが、前記電流供給を停止させ、その他の画素回路の前記発光制御トランジスタが、前記電流供給を行うように、前記発光制御信号を制御してもよい。
【００１０】
この駆動回路によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００１１】
また、別の好ましい態様において、前記画素回路の書込制御トランジスタのゲート電極、および当該画素回路の次にデータ電圧が書き込まれる行の画素回路のリセットトランジスタのゲート電極は、ともに同一のゲート線に接続されていてもよい。
【００１２】
この駆動回路によれば、ゲート線駆動回路の構成を簡易にすることができる。
【００１３】
また、別の好ましい態様において、前記リセットトランジスタおよび前記書込制御トランジスタをオン状態にすることにより、前記容量素子の両端を短絡してもよい。
【００１４】
この駆動回路によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００１５】
また、別の好ましい態様において、前記リセットトランジスタをオン状態にすることにより、前記容量素子の両端を短絡してもよい。
【００１６】
この駆動回路によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００１７】
また、別の好ましい態様において、前記ｎは２であり、一方のデータ線には奇数行の前記画素回路が接続され、他方のデータ線には偶数行の前記画素回路が接続されていてもよい。
【００１８】
この駆動回路によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００１９】
また本発明の一実施形態によると、上記記載の駆動回路と、前記画素回路によって電流が供給される前記電流発光素子とを備えることを特徴とする電気光学装置が提供される。
【００２０】
この電気光学装置によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００２１】
また本発明の一実施形態によると、上記記載の電気光学装置を用いた表示部と、前記表示部における階調を制御する制御部とを備えることを特徴とする電子機器が提供される。
【００２２】
この電子機器によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【００２３】
また本発明の一実施形態によると、マトリクス状に配置され、階調に応じたデータ電圧が書き込まれる複数の画素回路であって、それぞれ書き込まれたデータ電圧に応じた電流を電流発光素子に対して供給する画素回路と、各列の前記画素回路に対応してｎ本（ｎは２以上の整数）ずつ設けられ、前記データ電圧またはイニシャル電圧が供給されるデータ線と、前記データ線に供給されたデータ電圧を書き込む前記画素回路の行を選択する走査信号が供給されるゲート線と、前記画素回路の各行における前記電流発光素子への電流供給の有無を指定する発光制御信号が供給される発光制御線とを備え、各列の前記画素回路に対応して設けられたｎ本のデータ線の各々には、複数の行の画素回路が排他的に接続され、前記画素回路の各々は、前記走査信号に応じて、前記データ線に供給されるデータ電圧の当該画素回路への書き込みを制御する書込制御トランジスタと、ゲート電極に印加された電圧に応じて、前記電流発光素子へ供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタと前記電流発光素子との間に設けられ、前記発光制御信号に応じて、電源から前記電流発光素子への電流供給の有無を制御する発光制御トランジスタと、当該画素回路に接続されたデータ線と前記駆動トランジスタのゲート電極との間に設けられ、当該画素回路に書き込まれるデータ電圧に応じた電圧を保持する容量素子と、前記駆動トランジスタのゲート電極を前記イニシャル電圧に設定するためのリセットトランジスタとを有する駆動回路の駆動方法であって、各列の前記画素回路において、前記ｎ本のデータ線のいずれかにデータ電圧を供給する一方、他のデータ線にはイニシャル電圧を供給し、前記データ電圧が供給されたデータ線に接続された前記画素回路、および前記駆動トランジスタのゲート電極をイニシャル電圧に設定している画素回路においては、前記電流発光素子への電流供給を停止するとともに、その他の画素回路においては、前記電流発光素子への電流供給を行うことを特徴とする駆動回路の駆動方法が提供される。
【００２４】
この電子機器によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【発明の効果】
【００２５】
本発明によれば、発光時間を確保しつつ、１行あたりの画素回路へのデータ電圧の書き込み時間を長くして表示品質を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態に係る電子機器１の構成を示す概略図である。
【図２】本発明の第１実施形態に係るデマルチプレクサ４１の構成を示す回路図である。
【図３】本発明の第１実施形態に係る画素１００の構成を示す回路図である。
【図４】本発明の第１実施形態に係るｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。
【図５】本発明の第１実施形態において、各期間におけるｋ行目および前後の行（ｋ−１行目およびｋ＋１行目）の画素回路１１０の状態を説明する図である。
【図６】本発明の第１実施形態において、各期間におけるｋ行目および前後の行（ｋ−１行目およびｋ＋１行目）の画素回路１１０の状態を説明する図である。
【図７】本発明の第２実施形態に係る電気光学装置１０Ａの構成を示す概略図である。
【図８】本発明の第２実施形態に係るｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。
【図９】本発明の第２実施形態において、各期間（１）におけるｋ行目および前後の行（ｋ−１行目およびｋ＋１行目）の画素回路１１０の状態を説明する図である。
【図１０】本発明の第３実施形態に係る電気光学装置１０Ｂの構成を示す概略図である。
【図１１】本発明の第３実施形態に係るデマルチプレクサ４１Ｂの構成を示す回路図である。
【図１２】本発明の第３実施形態に係る画素１００とデータ線との接続関係を示す回路図である。
【図１３】本発明の第３実施形態に係るｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。
【図１４】本発明の第４実施形態に係る画素１００Ｄの構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態に係る電子機器について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定されるものではない。
【００２８】
（第１実施形態）
本発明の第１実施形態に係る電子機器について、図面を参照しながら詳細に説明する。
【００２９】
（全体構成）
図１は、本発明の第１実施形態に係る電子機器１の構成を示す概略図である。電子機器１は、スマートフォン、携帯電話、パーソナルコンピュータ、テレビなど、画像を表示する表示部を有する装置である。電子機器１は、電気光学装置１０、制御部８０および電源９０を有する。電気光学装置１０は、マトリクス状に配置された画素１００を有する。電気光学装置は、各画素１００における電流発光素子を発光させて画像を表示し、上記の表示部を構成する。各画素１００は、電流発光素子１９０、および電流発光素子１９０を駆動する画素回路１１０を有する（図３参照）。この例では、電流発光素子１９０は、有機ＥＬを用いた発光素子であるものとするが、供給される電流量に応じて発光強度が変化する発光素子であれば、他の発光素子であってもよい。
【００３０】
なお、図１において、画素１００は、６行６列のマトリクス状に配置されているが、この配置に限られず、さらに多くの画素１００が存在してもよいし、少なくてもよい。したがって、以下の説明では、画素１００は、ｉ行ｊ列のマトリクス状に配置されるものとする。電気光学装置１０の詳細については後述する。
【００３１】
制御部８０は、ＣＰＵ（Central Processing Unit）、メモリなどを有し、電気光学装置１０の動作を制御するコントローラである。制御部８０の制御には、電子機器１の表示部に表示させる画像を示す画像データに基づいて各画素１００における階調を決定し、決定した階調に応じたデータ電圧を画素回路１１０に書き込むことにより各画素１００の電流発光素子１９０を発光させる制御が含まれる。
【００３２】
電源９０は、電気光学装置１０および制御部８０など、電子機器１の各部へ電力を供給する。電気光学装置１０における電流発光素子１９０は、この電源９０から電力線を介して電流が供給される。なお、電力線は、図１において記載を省略しているが、電源９０と各画素１００とを接続するように形成されている。
【００３３】
（電気光学装置１０の構成）
電気光学装置１０は、上述した画素１００、ゲート線制御回路２０、発光制御回路３０およびデータ線制御回路４０を有する。
【００３４】
ゲート線制御回路２０は、各行の画素１００に対応して設けられた第１ゲート線ＧＬ１に走査信号Ｇ１を供給し、第２ゲート線ＧＬ２に走査信号Ｇ２を供給する。ゲート線制御回路２０は、走査信号Ｇ１、Ｇ２により、初期化処理（詳細は後述する）をしてデータ電圧を書き込む画素１００（画素回路１１０）の行を選択する。この例では、１行目、２行目、・・・ｉ行目という順で、順次排他的に選択される。
【００３５】
発光制御回路３０は、各行の画素１００に対応して設けられた発光制御線ＥＣＬに発光制御信号ＥＭを供給する。発光制御回路３０は、発光制御信号ＥＭにより、各行の画素１００における電流発光素子１９０への電流供給の有無を指定する。
【００３６】
データ線制御回路４０は、第１データ線ＤＬ１および第２データ線ＤＬ２にデータ電圧Ｄａまたはイニシャル電圧Ｖｉｎｉｔを供給する。イニシャル電圧Ｖｉｎｉｔは、データ電圧Ｄａの取りうる電圧範囲（最大電圧から最小電圧）のいずれかの電圧であり、この例では（最大電圧−最小電圧）／２の電圧であるものとする。
【００３７】
第１データ線ＤＬ１および第２データ線ＤＬ２は、各列の画素１００に対応して設けられている。この例では、第１データ線ＤＬ１は偶数行の画素１００（画素回路１１０）と接続され、第２データ線ＤＬ２は奇数行の画素１００（画素回路１１０）と接続されている。
【００３８】
この例では、データ線制御回路４０は、複数のデマルチプレクサ（ＤｅＭＵＸ）４１、および各デマルチプレクサ４１にデータ電圧を供給するシフトレジスタ４５を有する。シフトレジスタ４５は、制御部８０からシリアルに入力されるデータ電圧の信号を、パラレルに変換して各デマルチプレクサ４１に出力する。デマルチプレクサ４１は、制御部８０から入力される制御信号に基づいて、第１データ線ＤＬ１または第２データ線ＤＬ２のいずれか一方にシフトレジスタ４５から入力されたデータ電圧Ｄａを供給する一方、他方にはイニシャル電圧Ｖｉｎｉｔを供給する。
【００３９】
図２は、本発明の第１実施形態に係るデマルチプレクサ４１の構成を示す回路図である。この例では、デマルチプレクサ４１は、第１ブロック４１−１および第２ブロック４１−２を有し、制御部８０の制御にしたがって供給される制御信号ＣＬＡ１、ＣＬＡ２、ＣＬＢ１、ＣＬＢ２、ＣＬＣ１、ＣＬＣ２により動作する。第１ブロック４１−１および第２ブロック４１−２は、それぞれｐ型のＴＦＴ（Thin Film Transistor）を用いて図２に示すとおり構成されている。以下、トランジスタといった場合には、特に明示のない限りｐ型のＴＦＴを示すものとする。
【００４０】
デマルチプレクサ４１には後述する図４に示すタイミングチャートのように制御信号ＣＬＡ１、ＣＬＡ２、ＣＬＢ１、ＣＬＢ２、ＣＬＣ１、ＣＬＣ２が供給される。また、シフトレジスタ４５から入力されるデータ電圧Ｄａは、図４に示すように、第１ブロック４１−１で用いられる電圧、第２ブロック４１−２で用いられる電圧の順に交互に入力される。
【００４１】
これにより、第１ブロック４１−１は、第１データ線ＤＬ１をデータ電圧Ｄａに保持させるときには、第２データ線ＤＬ２にイニシャル電圧Ｖｉｎｉｔを保持させるように動作する。また、第１ブロック４１−１は、第２データ線ＤＬ２をデータ電圧Ｄａに保持させるときには、第１データ線ＤＬ１にイニシャル電圧Ｖｉｎｉｔを保持させるように動作する。第２ブロック４１−２についても、第１ブロック４１−１と同様の動作をするが、図４に示すタイミングチャートのように第１ブロック４１−１とは、動作のタイミングがずれているが、これは、シフトレジスタ４５から出力されるデータ電圧Ｄａのタイミングに対応している。
【００４２】
図３は、本発明の第１実施形態に係る画素１００の構成を示す回路図である。画素１００は、上述したように画素回路１１０と電流発光素子１９０とを有する。画素回路１００は、この例ではトランジスタ１１１、１１２、１１３、１１４および容量素子１１５を有する。トランジスタ１１１は、ソース端子が電流発光素子１９０へ電流を供給する電源の高電位側（ＥＬＶＤＤ）に接続され、ドレイン端子がトランジスタ１１２のソース端子に接続されている。トランジスタ１１１は、ゲート電極に印加されるゲート電圧Ｖｇに応じてソースドレイン間に流れる電流量を制御し、電流発光素子１９０の発光強度を制御する駆動トランジスタである。なお、ゲート電圧Ｖｇは、画素回路１１０に書き込まれるデータ電圧Ｄａに応じて変化する。
【００４３】
電流発光素子１９０は、トランジスタ１１２のドレイン端子と電源の低電位側（ＥＬＶＳＳ）に接続されている。トランジスタ１１２は、ゲート電極が発光制御線ＥＣＬと接続されている。
【００４４】
発光制御線ＥＣＬから供給される発光制御信号ＥＭにより、トランジスタ１１２は、オフ状態とオン状態が切り替えられる。トランジスタ１１２は、オフ状態のときには電流発光素子１９０への電流供給を停止して電流発光素子１９０を発光させない。一方、トランジスタ１１２は、オン状態のときには電流発光素子１９０への電流供給を行うことにより、トランジスタ１１１に制御された電流量の電流が電流発光素子１９０へ流れて、電流発光素子１９０を発光させる。このように、トランジスタ１１２は発光制御トランジスタとして機能する。
【００４５】
トランジスタ１１３は、ソースドレイン端子の一方がトランジスタ１１１のゲート電極に接続され、他方がトランジスタ１１１のドレイン端子（トランジスタ１１２のソース端子）に接続され、ゲート電極が第２ゲート線ＧＬ２に接続されている。第２ゲート線ＧＬ２から供給される走査信号Ｇ２により、トランジスタ１１３は、オフ状態とオン状態が切り替えられる。トランジスタ１１３は、データ電圧Ｄａの画素回路１１０への書き込みを制御する書込制御トランジスタである。
【００４６】
トランジスタ１１４は、ソースドレイン端子の一方が第２データ線ＤＬ２に接続され（図３に示す「Ａ１」）、他方がトランジスタ１１１のドレイン端子（トランジスタ１１２のソース端子およびこれらの端子に接続されたトランジスタ１１３のソースドレイン端子）が接続されている。第１ゲート線ＧＬ１から供給される走査信号Ｇ１により、トランジスタ１１４は、オフ状態とオン状態が切り替えられる。トランジスタ１１４は、トランジスタ１１１のゲート電圧Ｖｇをイニシャル電圧Ｖｉｎｉｔに設定する（初期化処理をする）ためのリセットトランジスタである。この例では、第２データ線ＤＬ２にイニシャル電圧Ｖｉｎｉｔが供給されているときに、トランジスタ１１３とトランジスタ１１４とをオン状態にすることにより、容量素子１１５の両端を短絡して初期化する。
【００４７】
容量素子１１５は、一端が第２データ線ＤＬ２に接続され（図３に示す「Ａ２」）、他端がトランジスタ１１１のゲート電極（およびこのゲート電極に接続されたトランジスタ１１３のソースドレイン端子）と接続されている。後述するように、この容量素子１１５には、画素回路１１０に書き込まれるデータ電圧に応じた電圧を保持する。
【００４８】
なお、図３に示す画素１００は、奇数行の画素１００を示している。偶数行の画素１００の場合には、トランジスタ１１４および容量素子１１５が接続されるデータ線は、第２データ線ＤＬ２ではなく第１データ線ＤＬ１になっている。以上が、電気光学装置１０の構成についての説明である。
【００４９】
（動作）
図４は、ｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。図５、図６は、各期間におけるｋ行目および前後の行（ｋ−１行目およびｋ＋１行目）の画素回路１１０の状態を説明する図である。ここで、ｋは偶数であるものとする。なお、図４において、各信号の名称に付された（ｋ）、（ｋ−１）などは、それぞれｋ行目、ｋ−１行目などに供給される信号を示している。例えば、ＥＭ（ｋ）は、ｋ行目に供給される発光制御信号を示している。
【００５０】
図４に示す「１Ｈ」は１水平走査期間を示している。「１Ｈ」において、２回のデータ電圧Ｄａが入力されているが、１回目のデータ電圧Ｄａは第１データ線ＤＬ１に供給される電圧であり、２回目のデータ電圧Ｄａは第２データ線ＤＬ２に供給される電圧である。また、図４における（１）〜（７）は、図５、図６における各期間に対応する。また、データ電圧Ｄａの信号以外の各信号は、Ｈレベル、Ｌレベルの電圧になっている。この例ではトランジスタはｐ型であるため、Ｌレベルの電圧がゲート電極に印加されるとオン状態になるように構成されている。
【００５１】
図４における（１）から（７）の期間について、図５、図６を用いて説明する。図５（１）においては、第１データ線ＤＬ１にデータ電圧Ｄａが供給されているため、容量素子１１５の容量カップリングの影響で、第１データ線ＤＬ１に接続される偶数行の画素回路１１０におけるトランジスタ１１１のゲート電圧Ｖｇは、データ電圧Ｄａの大きさにより変動する。そのため、ゲート電圧Ｖｇは、発光させる階調に応じた電圧とは異なった電圧に変動することから、偶数行の画素回路１１０においては、電流発光素子１９０が消灯するように制御されている。
【００５２】
一方、奇数行の画素回路１１０においては、第２データ線ＤＬ２にイニシャル電圧Ｖｉｎｉｔが供給されているため、第２データ線ＤＬ２に接続される奇数行の画素回路１１０におけるトランジスタ１１１のゲート電圧Ｖｇは、発光させる階調に応じた電圧になっている（詳細は図６（５）で説明する）。そのため、奇数行の画素回路１１０においては、電流発光素子１９０が発光するように制御されている。ただし、奇数行であってもｋ−１行目の画素回路１１０においては、ゲート電圧Ｖｇをイニシャル電圧Ｖｉｎｉｔにする初期化処理をするため、電流発光素子１９０が消灯するように制御されている。
【００５３】
続いて、図５（２）においては、第２データ線ＤＬ２にデータ電圧Ｄａが供給され、第１データ線ＤＬ１にイニシャル電圧Ｖｉｎｉｔが供給されている。そのため奇数行の画素回路１１０においては電流発光素子１９０を消灯させるように制御されている。一方、偶数行の画素回路１１０においては電流発光素子１９０を発光させるように制御されている。ただし、偶数行であってもｋ行目の画素回路１１０においては初期化処理をするため、電流発光素子１９０が消灯するように制御されている。なお、ゲート電圧Ｖｇは、電源の高電位側（ＥＬＶＤＤ）の影響を受けて、わずかにイニシャル電圧Ｖｉｎｉｔよりは高くなる。
【００５４】
続いて、図５（３）においては、第２データ線ＤＬ２に供給されていたデータ電圧Ｄａがイニシャル電圧Ｖｉｎｉｔに変化する一方、第１データ線ＤＬ１に供給されていたイニシャル電圧Ｖｉｎｉｔがデータ電圧Ｄａに変化する。このときには、奇数行の画素回路１１０においては電流発光素子１９０を発光させるように制御されている一方、偶数行の画素回路１１０においては電流発光素子１９０を消灯させるように制御されている。ただし、ｋ＋１行目の画素回路１１０においては、１Ｈ後半で初期化処理をするため、電流発光素子１９０が消灯するように制御されている。
【００５５】
また、この例では、ｋ行目の画素回路１１０は、続くデータ電圧の書き込みにおいて、トランジスタ１１１のＶｔｈばらつきを補償するための時間が他の列の画素回路１１０と異ならないように、（３）の期間においては、トランジスタ１１３はオフ状態にしてある。
【００５６】
続いて、図５（４）においては、図５（３）の状態から書き込み対象のｋ行目の画素回路１１０におけるトランジスタ１１３をオン状態にして、画素回路１１０にデータ電圧Ｄａに応じた電圧を書き込む。この結果、ゲート電圧ＶｇがＥＬＶＤＤ−Ｖｔｈ（トランジスタ１１１のＶｔｈ）となり、容量素子１１５にはデータ電圧Ｄａ（動作説明において、以下、書き込み電圧Ｄａｋという）に応じた電圧が保持される。
【００５７】
続いて、図６（５）においては、第１データ線ＤＬ１に供給されていたデータ電圧Ｄａ（Ｄａｋ）がイニシャル電圧Ｖｉｎｉｔに変化し、この差分Ｖｉｎｉｔ−Ｄａｋが容量素子１１５の容量カップリングにより、ｋ行目（偶数行）の画素回路１１０におけるゲート電圧Ｖｇを変化させる。変化後のゲート電圧Ｖｇは、ＥＬＶＤＤ−Ｖｔｈ＋Ｖｉｎｉｔ−Ｄａｋとなる。このようにして、ゲート電圧Ｖｇは階調に応じた電圧となり、電流発光素子１９０が階調に応じた強度で発光する。
【００５８】
このとき、奇数行の画素回路１１０においては電流発光素子１９０を消灯させるように制御されている。一方、偶数行の画素回路１１０においては電流発光素子１９０を発光させるように制御されている。ただし、上述同様に、偶数行であっても初期化処理をする画素回路１１０においては、電流発光素子１９０が消灯するように制御されている。なお、ｋ＋１行目の画素回路１１０においては、データ電圧Ｄａの書き込みが行われている。
【００５９】
続いて、図６（６）においては、第１データ線ＤＬ１にはデータ電圧Ｄａが供給され、第２データ線ＤＬ２にはイニシャル電圧Ｖｉｎｉｔが供給されている。このとき、ｋ行目の画素回路１１０におけるゲート電圧Ｖｇは、ＥＬＶＤＤ−Ｖｔｈ＋Ｄａ−Ｄａｋに変化し、階調に応じた電圧として設定された値から変化してしまう。なお、このデータ電圧Ｄａは、他の行の画素回路１１０に書き込むための電圧であるため、その値は画素１００の階調に応じて様々に変化する。
【００６０】
そのため、奇数行の画素回路１１０においては電流発光素子１９０を消灯させるように制御される。一方、偶数行の画素回路１１０においては電流発光素子１９０を発光させるように制御される。
【００６１】
図６（７）においては、図６（６）とは逆に、第１データ線ＤＬ１にはイニシャル電圧Ｖｉｎｉｔが供給され、第２データ線ＤＬ２にはデータ電圧Ｄａが供給されている。そのため、偶数行の画素回路１１０においては電流発光素子１９０を消灯させ、奇数行の画素回路１１０においては電流発光素子１９０を発光させるように制御されている。その後は、次にデータ電圧の書き込みがされるまで、図６（６）、（７）の状態が繰り返される。
【００６２】
このように、本発明の第１実施形態に係る電気光学装置１０においては、いずれかの行の画素回路１１０にデータ電圧Ｄａの書き込みをしている期間においても、このデータ電圧Ｄａを供給しているデータ線とは異なるデータ線に接続されている画素回路１１０において電流発光素子１９０を発光させることができる。したがって、各画素回路１１０に対するデータ電圧Ｄａの書き込み時間を長くすることができ、表示品質の向上、高解像度化が可能となる。また、Ｖｔｈ補償時間も長くなることで画像ムラの低減効果も高めることができる。
【００６３】
（第２実施形態）
第２実施形態における電気光学装置１０Ａは、第１実施形態における第１ゲート線ＧＬ１および第２ゲート線ＧＬ２を共通化した構成である。本発明の第２実施形態における電気光学装置１０Ａについて説明する。なお、以下の図において、第１実施形態における構成と同じものについては同じ符号を付して、その説明を省略する。
【００６４】
図７は、本発明の第２実施形態に係る電気光学装置１０Ａの構成を示す概略図である。第２実施形態における電気光学装置１０Ａは、第１実施形態における第１ゲート線ＧＬ１および第２ゲート線ＧＬ２を共通化したゲート線ＧＬＡを有する。そのため、ｋ行目の画素回路１１０におけるトランジスタ１１４のゲート電極と接続されるゲート線ＧＬＡは、ｋ−１行目の画素回路１１０におけるトランジスタ１１３のゲート電極と接続される。そのため、ゲート線制御回路２０Ａは、第１実施形態における走査信号Ｇ１、Ｇ２を共通化した走査信号Ｇ１２をゲート線ＧＬＡに供給して、画素回路１１０を制御する。
【００６５】
図８は、本発明の第２実施形態に係るｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。第２実施形態におけるタイミングチャートは、第１実施形態におけるタイミングチャート（図４）におけるＧ１（ｐ）をＧ２（ｐ−１）と同じになるようにして、ＧＡ（ｐ）としたものである。図８に示す例では、Ｇ１（ｋ）をＧ２（ｋ−１）と同じ信号としている。そのため、図８の例では、例えば期間（１）において、第１実施形態の場合と相違している。
【００６６】
図９は、本発明の第２実施形態において、各期間（１）におけるｋ行目および前後の行（ｋ−１行目およびｋ＋１行目）の画素回路１１０の状態を説明する図である。期間（１）においてｋ行目の画素回路１１０におけるトランジスタ１１４は、第１実施形態においてはオフ状態であったが、第２実施形態においてはオン状態となる。
【００６７】
このようにすると、ＥＬＶＤＤから第１データ線ＤＬ１に電流が流れることになるが、第１データ線ＤＬ１の容量などを考えると、データ電圧Ｄａに大きな影響を及ぼさないため、問題とならない。また、ｋ行目の画素回路１１０は、次の期間において初期化処理がされるため、ｋ行目の画素回路１１０において発光に与える影響も生じない。一方で、１行あたりのゲート線の数を減らすことができるため、ゲート線制御回路の構成を簡易化することができ、また高解像度化することもできる。
【００６８】
（第３実施形態）
第１、第２実施形態においては、各列の画素回路１１０に対応して２本のデータ線（第１データ線ＤＬ１および第２データ線ＤＬ２）が設けられていたが、ｎ本（ｎは２以上の整数）であってもよい。第３実施形態では、第２実施形態における構成において各列の画素回路１１０に対応して３本のデータ線が設けられている電気光学装置１Ｂについて説明する。なお、以下の図において、第１、第２実施形態における構成と同じものについては同じ符号を付して、その説明を省略する。
【００６９】
図１０は、本発明の第３実施形態に係る電気光学装置１０Ｂの構成を示す概略図である。図１０に示すように、各列の画素１００に対応して、３本のデータ線（第１データ線ＤＬ１、第２データ線ＤＬ２、第３データ線ＤＬ３）が設けられている。そのため、データ線制御回路４０Ｂにおけるデマルチプレクサ４１Ｂは、第１データ線ＤＬ１、第２データ線ＤＬ２または第３データ線ＤＬ３のいずれかのデータ線にシフトレジスタ４５から入力されたデータ電圧Ｄａを供給する一方、他のデータ線にはイニシャル電圧Ｖｉｎｉｔを供給する。
【００７０】
図１１は、本発明の第３実施形態に係るデマルチプレクサ４１Ｂの構成を示す回路図である。この例では、デマルチプレクサ４１は、第１ブロック４１Ｂ−１および第２ブロック４１Ｂ−２を有し、制御部８０の制御にしたがって供給される制御信号ＣＬＡ１、ＣＬＡ２、ＣＬＡ３、ＣＬＢ１、ＣＬＢ２、ＣＬＢ３、ＣＬＣ１、ＣＬＣ２、ＣＬＣ３により動作する。
【００７１】
デマルチプレクサ４１には後述する図１３に示すタイミングチャートのように制御信号ＣＬＡ１、ＣＬＡ２、ＣＬＡ３、ＣＬＢ１、ＣＬＢ２、ＣＬＢ３、ＣＬＣ１、ＣＬＣ２、ＣＬＣ３が供給される。
【００７２】
これにより、第１ブロック４１−１は、例えば、第１データ線ＤＬ１をデータ電圧Ｄａに保持させるときには、第２データ線ＤＬ２および第３データ線ＤＬ３にイニシャル電圧Ｖｉｎｉｔを保持させるように動作する。
【００７３】
図１２は、本発明の第３実施形態に係る画素１００とデータ線との接続関係を示す回路図である。図１２に示すように、電気光学装置１０Ｂにおいては、各列の画素１００のうち、第１データ線ＤＬ１には３ｒ行目の画素１００が接続され、第２データ線ＤＬ２には（３ｒ−１）行目の画素１００が接続され、第３データ線ＤＬ３には（３ｒ−２）行目の画素１００が接続されている（ｒは自然数）。
【００７４】
図１３は、本発明の第３実施形態に係るｋ行目の画素回路１１０に関係する各信号のタイミングチャートを示す図である。第１、第２実施形態における構成では、各画素１００は、書き込み期間を除き、１Ｈ（１水平走査期間）ごとに発光と消灯を繰り返していた。すなわち、２Ｈのうち１Ｈが発光していた。一方、第３実施形態においては、３Ｈのうち２Ｈが発光することになる。
【００７５】
したがって、第３実施形態における電気光学装置１０Ｂでは、第１、第２実施形態の構成よりも、各画素１００における電流発光素子１９０の発光時間を増やすことができる。発光時間を増やすことができるため、電流発光素子１９０に流す電流量を減らしても画面全体として時間平均では同じ輝度が得られることになる。
【００７６】
電流発光素子１９０が有機ＥＬを用いた素子である場合、発光時間を２倍にするよりも、電流を増加させて２倍の発光強度にする方が、素子の劣化が早い。したがって、第３実施形態における電気光学装置１０Ｂのように、各列の画素１００に対応するデータ線の数を増やすと、電流発光素子１９０の劣化速度を抑えることができる。
【００７７】
（第４実施形態）
第４実施形態においては、上述した各実施形態の画素１００の別の態様について説明する。
【００７８】
図１４は、本発明の第４実施形態に係る画素１００Ｄの構成を示す回路図である。第４実施形態において説明する画素１００Ｄにおいては、第１実施形態（図３）において説明したトランジスタ１１４と他の構成との接続関係が変更されている。他の構成については、第１実施形態と同様の構成であるため、同じ符号を付してその説明を省略する。
【００７９】
画素１００Ｄにおけるトランジスタ１１４Ｄは、ソースドレイン端子の一方が第２データ線ＤＬ２に接続され（図１４に示す「Ａ１」）、他方が容量素子１１５の第２データ線ＤＬ２に接続されていない一端（トランジスタ１１１のゲート電極およびこのゲート電極に接続されたトランジスタ１１３のソースドレイン端子）に接続されている。
【００８０】
第１ゲート線ＧＬ１から供給される走査信号Ｇ１により、トランジスタ１１４Ｄは、オフ状態とオン状態が切り替えられる。トランジスタ１１４は、トランジスタ１１１のゲート電圧Ｖｇをイニシャル電圧Ｖｉｎｉｔに設定する（初期化処理をする）ためのリセットトランジスタである。この例では、第２データ線ＤＬ２にイニシャル電圧Ｖｉｎｉｔが供給されているときに、容量素子１１５の両端を短絡して初期化することになる。なお、初期化時にはトランジスタ１１３はオフ状態としてもよい。
【００８１】
（変形例１）
上述した各実施形態においては、本発明の駆動回路および駆動方法を電子機器１、電気光学装置１０などに適用して実施される場合について説明したが、駆動回路として実施されてもよい。この場合、駆動回路は、マトリクス状に配置された画素回路、データ線、ゲート線および発光制御線により、電流発光素子を発光させるため回路である。駆動回路には、さらにデータ線制御回路、発光制御回路、ゲート線制御回路などが含まれてもよい。
【００８２】
（変形例２）
上述したデマルチプレクサ４１、４１Ｂは、それぞれ２ブロックを単位として構成されていたが、さらに多くのブロックを単位として構成されてもよいし、１ブロックを単位として構成されてもよい。
【００８３】
（変形例３）
上述した各構成については、ｐ型トランジスタを用いていたが、ｎ型トランジスタを用いてもよいし、ｎ型トランジスタとｐ型トランジスタとを用いてもよい。いずれの場合であっても、上記回路をそのまま適用することはできないが、本発明の駆動回路および駆動方法を実現可能な回路に修正して用いればよい。
【００８４】
（変形例４）
上述した実施形態においては、各列の画素回路１１０に対応して設けられた複数のデータ線は、それぞれ複数の画素回路１１０と接続し、その接続態様所定のルールで決められていた。例えば、２本のデータ線である場合には、第１データ線に接続する画素回路１１０と第２データ線に接続する画素回路１１０とは、各行交互であったが、２行毎に交互であってもよいし、別の態様であってもよい。すなわち、ｎ本のデータ線の各々には、その列における複数の行の画素回路１１０が排他的に接続されていればよい。
【符号の説明】
【００８５】
１…電子機器、１０…電気光学装置、２０…ゲート線制御回路、３０…発光制御回路、４０…データ線制御回路、４１…デマルチプレクサ、４５…シフトレジスタ、８０…制御部、９０…電源、１００…画素、１１０…画素回路、１１１〜１１４…トランジスタ、１１５…容量素子、１９０…電流発光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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