(57)【要約】【課題】高いキャリア移動度を維持しつつ、ボイドの移動を抑制する。【解決手段】  不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備える。メモリストリングは、半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、半導体基板に対し垂直な方向にワード線導電層及び層間絶縁膜を貫通する貫通孔を備える。ゲート絶縁膜が、この貫通孔の内壁に沿って形成され、このゲート絶縁膜は電荷蓄積膜を含む。柱状半導体層が、ワード線導電層と共にゲート絶縁膜を挟むように貫通孔の内部に形成される。この記柱状半導体層は、炭素、酸素又は窒素を含む。【選択図】図３
2013222785.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備え、
前記メモリストリングは、
半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、
前記半導体基板に対し垂直な方向に前記ワード線導電層及び前記層間絶縁膜を貫通する貫通孔と、
前記貫通孔の内壁に沿って形成され電荷蓄積膜を含むゲート絶縁膜と、
前記ワード線導電層と共に前記ゲート絶縁膜を挟むように前記貫通孔の内部に形成される柱状半導体層と
を備え、
前記柱状半導体層は、
前記貫通孔の内部に前記ゲート絶縁膜に沿って且つ前記貫通孔の内部に空洞を有するように形成される第１半導体層と、
前記空洞を埋めるように形成される第２半導体層と
を備え、
前記第２半導体層は、前記第１半導体層よりも炭素、酸素又は窒素の濃度が大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備え、
前記メモリストリングは、
半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、
前記半導体基板に対し垂直な方向に前記ワード線導電層及び前記層間絶縁膜を貫通する貫通孔と、
前記貫通孔の内壁に沿って形成され電荷蓄積膜を含むゲート絶縁膜と、
前記ワード線導電層と共に前記ゲート絶縁膜を挟むように前記貫通孔の内部に形成される柱状半導体層と
を備え、
前記柱状半導体層は、炭素、酸素又は窒素を含む
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記柱状半導体層は、
その長手方向と直交する方向での断面の中央部における炭素、酸素又は窒素の濃度が、周辺部における炭素、酸素又は窒素の濃度よりも大きい
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記柱状半導体層は、
その長手方向と直交する方向での断面における炭素、酸素又は窒素の濃度が、前記断面の周辺部から中心部に向かうに従って大きくなる濃度勾配を有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有し、当該メモリストリングは、半導体基板に対して垂直方向に延びる柱状半導体層と、前記柱状半導体層の周りに形成され電荷蓄積膜を含むゲート絶縁膜と、前記柱状半導体層と共に前記ゲート絶縁膜を挟む複数のワード線導電層を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に前記複数のワード線導電層となる複数の導電層を層間絶縁膜を挟んで所定間隔で積層する工程と、
前記半導体基板に垂直な方向に前記複数の導電層及び前記層間絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔の内壁に前記柱状半導体層となる半導体層を形成する工程と、
前記半導体層の表面を酸化させる工程と
を備えたことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリトランジスタ（メモリセル）を３次元的に配置した半導体記憶装置（３次元半導体記憶装置）が多数提案されている。例えば、従来の３次元半導体記憶装置は、基板に対して垂直方向に延びる柱状半導体層、及び電荷蓄積層を介して柱状半導体層を取り囲む導電層を有する。柱状半導体層はメモリトランジスタのボディとして機能する。そして、導電層は、メモリトランジスタのゲート、及びメモリトランジスタに接続されたワード線として機能する。
【０００３】
メモリトランジスタのボディとして機能する柱状半導体層におけるキャリアの移動度を高めることが求められている。一方で、このような柱状半導体層を形成する場合において、その内部にボイド（空洞）が形成されることがある。このボイドが移動して、ゲート絶縁膜と接触すると、メモリストリングが所望の特性を発揮しないことが生じ得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、柱状半導体層の移動度を維持しつつ、ボイドの移動を抑制することが出来る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを備える。メモリストリングは、半導体基板上に所定の間隔で層間絶縁膜を挟んで積層された複数のワード線導電層と、半導体基板に対し垂直な方向に前記ワード線導電層及び前記層間絶縁膜を貫通する貫通孔を備える。ゲート絶縁膜が、この貫通孔の内壁に沿って形成され、このゲート絶縁膜は電荷蓄積膜を含む。柱状半導体層が、ワード線導電層と共に前記ゲート絶縁膜を挟むように貫通孔の内部に形成される。この記柱状半導体層は、炭素、酸素又は窒素を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。
【図３】メモリストリングＭＳの一部拡大図である。
【図４】第１の実施の形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する回路図である。
【図５】第１の実施の形態に係る不揮発性半導体装置１００のより具体的な構成について説明する。
【図６】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図７】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図８】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図９】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１０】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１１】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１２】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１３】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１４】第１の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１５】第２の実施の形態の不揮発性半導体記憶装置１００中のメモリストリングＭＳの一部拡大図である。
【図１６】第３の実施の形態の不揮発性半導体記憶装置１００中のメモリストリングＭＳの一部拡大図である。
【図１７】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１８】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【図１９】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す工程図である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一の実施の形態について説明する。
【０００９】
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。
【００１０】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。
【００１１】
ワード線駆動回路１３は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１の実施の形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
【００１２】
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１の実施の形態において、メモリトランジスタ領域１２は、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを半導体基板上にマトリクス状に配置して構成されている。
【００１３】
第１の実施の形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングＭＳが設けられている。詳しくは後述するが、メモリストリングＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒが直列に接続された構成を有する。
【００１４】
各メモリストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧを有する。
【００１５】
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、積層方向及びロウ方向に直交する方向である。
【００１６】
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、半導体基板Ｂａ上にマトリクス状となるように配置されている。
【００１７】
各層のワード線ＷＬ１〜ＷＬ８は、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬ１〜ＷＬ８は、カラム方向に所定ピッチで、図２では図示しない層間絶縁膜により互いに絶縁分離してライン状に繰り返して形成されている。ワード線ＷＬ１は、ワード線ＷＬ８と同層に形成されている。同様に、ワード線ＷＬ２は、ワード線ＷＬ７と同層に形成され、ワード線ＷＬ３は、ワード線ＷＬ６と同層に形成され、ワード線ＷＬ４は、ワード線ＷＬ５と同層に形成されている。
【００１８】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートは、同一のワード線ＷＬ１〜ＷＬ８に接続されている。また、図１に示すように、各ワード線ＷＬ１〜ＷＬ８のロウ方向の端部は階段状に形成されている。各ワード線ＷＬ１〜ＷＬ８は、ロウ方向に複数並ぶ柱状部ＣＬを取り囲むように形成されている。
【００１９】
図３は、メモリストリングＭＳの一部拡大図であり、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒ、１層のワード線ＷＬ３及びＷＬ６、並びにメモリトランジスタＭＴｒ３及びＭＴｒ６を図示している。図３では図示は省略しているが、メモリトランジスタＭＴｒ１〜２、４〜５、７〜８も同様の構造を有している。
【００２０】
図３に示すように、ワード線ＷＬ１〜ＷＬ８と柱状部ＣＬとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ膜ＮＬは、メモリセルのゲート絶縁膜及び電荷蓄積膜として機能する。ＯＮＯ膜ＮＬは、柱状部ＣＬに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬの側面を取り囲むように形成されている。各ワード線ＷＬ１〜ＷＬ８は、電荷蓄積層ＥＣを取り囲むように形成されている。
【００２１】
また、図３に示すように、ドレイン側選択ゲート線ＳＧＤとＵ字型半導体ＳＣとの間には、ゲート絶縁膜ＧＬが形成されている。同様に、ソース側選択ゲート線ＳＧＳとＵ字型半導体ＳＣとの間には、ゲート絶縁膜ＧＬが形成されている。
【００２２】
バックゲート線ＢＧは、半導体基板Ｂａ上にマトリクス状に配列された複数のＵ字状半導体ＳＣの連結部ＪＰの下部を覆うように、ロウ方向及びカラム方向に板状に広がるように形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰとの間には、上述したＯＮＯ膜ＮＬが形成されている。
バックゲートトランジスタＢＧＴｒは、連結部ＪＰ、ＯＮＯ膜ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ膜ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒの制御ゲート電極として機能する。
【００２３】
再び図２に戻って説明を続ける。カラム方向で隣接する２つのＵ字状半導体ＳＣは１本のソース線ＳＬに共通接続される。ソース線ＳＬは、ロウ方向を長手方向として延びるように形成されている。
【００２４】
Ｕ字状半導体ＳＣの一端には、プラグ線ＰＬを介してビット線ＢＬが形成されている。ビット線ＢＬは、ソース線ＳＬよりも上方に位置する。各ビット線ＢＬは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に形成されている。
また、Ｕ字状半導体ＳＣは、ＯＮＯ膜ＮＬと接するように形成され内部（柱状部の半導体基板Ｂａに沿った断面の中心付近）に空洞を有する第１半導体層ＳＣａと、その空洞を埋めるように形成される第２半導体層ＳＣｂを備えている。第１半導体層ＳＣａは、通常のポリシリコンにより形成される一方、第２半導体層ＳＣｂは、炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）を添加されたポリシリコンにより形成される。第２半導体層ＳＣｂは、第１半導体層ＳＣａの空洞を埋めるように形成されるため、図３に示すように、その内部にボイドＶｄを有することがある。本実施の形態のＵ字状半導体ＳＣは、第１半導体層ＳＣａと第２半導体層ＳＣｂとからなるため、キャリア移動度を高めつつ、ボイドの移動を抑制することが可能になっている。その理由は後述する。
【００２５】
次に、図４を参照して、第１の実施の形態におけるメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒにより構成される回路構成を説明する。図４は、第１の実施の形態における一つのメモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの回路図である。
【００２６】
図４に示すように、第１の実施の形態において、各メモリストリングＭＳは、電気的に書き換え可能な８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８が直列に接続されたものである。ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの両端に接続されている。バックゲートトランジスタＢＧＴｒは、メモリストリングＭＳ中のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に設けられている。
【００２７】
各メモリトランジスタＭＴｒ１〜８は、柱状部ＣＬ、ＯＮＯ膜ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬ１〜８により構成されている。ワード線ＷＬ１〜８のＯＮＯ膜ＮＬに接する端部は、メモリトランジスタＭＴｒ１〜８の制御ゲート電極として機能する。
【００２８】
次に、図５を参照して、第１の実施の形態に係る不揮発性半導体装置１００のより具体的な構成について説明する。図５は、第１の実施の形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図である。
【００２９】
図５に示すように、メモリトランジスタ領域１２は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層４０は、上述したソース側選択トランジスタ層ＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとして機能する。
【００３０】
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。バックゲート導電層２２は、図２のバックゲート線ＢＧに相当する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、カラム方向及びロウ方向に広がる板状に形成されている。バックゲート絶縁層２１、及びバックゲート導電層２２は、消去動作の最小単位であるブロック毎に分断されている。
【００３１】
バックゲート導電層２２は、後述するＵ字状半導体層３５の連結部の下面及び側面を覆い且つ連結部の上面と同じ高さまで形成されている。
【００３２】
バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３３】
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２３を有する。バックゲートホール２３は、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール２３は、半導体基板Ｂａと平行な面内においてロウ方向及びカラム方向にマトリクス状に形成されている。
【００３４】
メモリトランジスタ層３０は、バックゲート導電層２２の上に交互に積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３２ａ〜３２ｄは、図２のワード線ＷＬ１〜８を構成する。
【００３５】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向に延びるようにライン状に形成され且つカラム方向に所定間隔を設けて繰り返し形成されている。
【００３６】
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３７】
メモリトランジスタ層３０は、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３（貫通孔）、及び溝８１を有する。メモリホール３３は、各バックゲートホール２３のカラム方向の両端近傍の位置に整合するように形成されている。
【００３８】
溝８１は、ワード線導電層３２ａ〜３２ｂを１本の柱状部ＣＬ毎に分断するように形成されている。溝８１は、ロウ方向に延びるように形成されている。また、上記バックゲートトランジスタ層２０及びメモリトランジスタ層３０は、メモリゲート絶縁層３４、及びＵ字状半導体層３５を有する。メモリゲート絶縁層３４は、メモリホール３３の内壁、及びバックゲートホール２３の内壁に沿うように形成されている。このメモリゲート絶縁層３４は、図３のＯＮＯ膜ＮＬに相当し、図示は省略するが、酸化シリコン（ＳｉＯ２）−窒化シリコン（電荷蓄積層）（ＳｉＮ）−酸化シリコン（ＳｉＯ２）のＯＮＯ膜にて構成されている。
【００３９】
Ｕ字状半導体層３５は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３５は、メモリゲート絶縁層３４に接し且つバックゲートホール２３及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３５は、図２のＵ字状半導体ＳＣに相当する。Ｕ字状半導体層３５は、半導体基板Ｂａに対して垂直方向に延びる一対の柱状部、及び一対の柱状部の下端を連結させるように形成された連結部を有する。
【００４０】
また、Ｕ字状半導体層３５は、第１半導体層３５ａと、第２半導体層３５ｂとから構成されている。第１半導体層３５ａは、メモリゲート絶縁膜３４を介して、バックゲートホール２３及びメモリホール３３の内壁に沿って形成される。ただし、第１半導体層３５ａは、バックゲートホール２３及びメモリホール３３を完全に埋めるようには形成されていない。すなわち、第１半導体層３５ａは、バックゲートホール２３及びメモリホール３３の中心付近（メモリホール３３においては、半導体基板Ｂａと水平な方向の断面の中心付近）に空洞３５１を残すように形成されている。
【００４１】
第２半導体層３５ｂは、その空洞３５１を埋めるように形成されている。第２半導体層３５ｂは、幅の狭い空洞３５１を埋めるように形成されるため、内部にボイドＶｄを有することがある。
【００４２】
第１半導体層３５ａは、減圧ＣＶＤ法等を用いてアモルファスシリコンをバックゲートホール２３及びメモリホール３３の内部に堆積させることにより形成される。減圧ＣＶＤ法の終了後、熱工程が実行されることにより、アモルファスシリコンは結晶化されポリシリコンに変化する。なお、第１半導体層３５ａの材料として、ポリシリコンの代りに、多結晶シリコンゲルマニウムを採用してもよい。
【００４３】
第２半導体層３５ｂも、第１半導体層３５ａと同様に形成されるが、アモルファスシリコンに所定の割合で炭素（Ｃ）を添加して堆積される。炭素（Ｃ）の代りに酸素（Ｏ）、又は窒素（Ｎ）を添加することも可能である。以下では炭素（Ｃ）を添加する場合を主に説明するが、製造方法は基本的に同一であり、最終構造の効果も同様である。なお、第２半導体層２５ｂの炭素（Ｃ）の濃度は、１％程度とするのが好適であるが、これに限定されるものではない。求められるボイドの移動の抑制の程度などによって、適切な炭素の濃度が設定され得る。なお、炭素（Ｃ）の濃度の定量は、例えばアトムプローブを用いて定量することができる。
【００４４】
このように、第２半導体層３５ｂは、第１半導体層３５ｂに比べて炭素（Ｃ）（又は酸素（Ｏ）、窒素（Ｎ））の濃度が高い。第２半導体層３５ｂには、前述のようにボイドＶｄが形成されることがあるが、この炭素（Ｃ）により、ボイドＶｄの移動が抑制される。ボイドＶｄが移動してメモリゲート絶縁膜３４と接触するとメモリトランジスタＭＴｒの特性が低下することがあり得る。ボイドＶｄの移動が抑制されることにより、メモリトランジスタＭＴｒの特性を所望の特性に維持することができる。
【００４５】
選択トランジスタ層４０は、メモリトランジスタ層３０の上に堆積されたドレイン側導電層４１ａ、ソース側導電層４１ｂ及び選択トランジスタ絶縁層４２を備える。ドレイン側導電層４１ａ及びソース側導電層４１ｂは、それぞれドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに相当する。ドレイン側導電層４１ａ、及びソース側導電層４１ｂは、ロウ方向に延びるようにライン状（ストライプ状）に形成され且つカラム方向に所定間隔を設けて繰り返し形成されている。選択トランジスタ絶縁層４２は、ドレイン側導電層４１ａ、及びソース側導電層４１ｂの上方に形成されている。
【００４６】
ドレイン側導電層４１ａは、カラム方向に所定ピッチを設けてロウ方向に延びるように形成されている。同様に、ソース側導電層４１ｂは、カラム方向に所定ピッチに設けてロウ方向に延びるように形成されている。一対のドレイン側導電層４１ａと一対のソース側導電層４１ｂは、カラム方向に交互に形成されている。ドレイン側導電層４１ａ及びソース側導電層４１ｂは、ホウ素（Ｂ）がドープされたポリシリコン（ｐ−Ｓｉ）（Ｐ＋型半導体）にて構成されている。
【００４７】
また、選択トランジスタ層４０は、ドレイン側ホール４３ａ、及びソース側ホール４３ｂを有する。ドレイン側ホール４３ａは、選択トランジスタ絶縁層４２、及びドレイン側導電層４１ａを貫通するように形成されている。ソース側ホール４３ｂは、選択トランジスタ絶縁層４２、及びソース側導電層４１ｂを貫通するように形成されている。ドレイン側ホール４３ａ及びソース側ホール４３ｂの下端は、メモリホール３３の上端と一致するように形成されている。
【００４８】
このドレイン側ホール４３ａ及びソース側ホール４３ｂの内壁に沿って、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのゲート絶縁膜４４が形成される。Ｕ字型半導体層３５は、ゲート絶縁膜４４をドレイン側導電層４１ａ又はソース側導電層４１ｂと共に挟むようにドレイン側ホール４３ａ及びソース側ホール４３ｂの内部に埋め込まれている。
【００４９】
配線層５０は、選択トランジスタ絶縁層４２上に順次積層された、第１層間絶縁層５１、第２層間絶縁層５２、第３層間絶縁層５３、及びビット線導電層５４を有する。
【００５０】
第１層間絶縁層５１は、溝８１を埋め、且つ選択トランジスタ絶縁層４２の上方まで形成されている。第１層間絶縁層５１は、第１ホール５１１、及び第２ホール５１２を有する。第１ホール５１１、及び第２ホール５１２は、第１層間絶縁層５１を貫通するように形成されている。
【００５１】
第１ホール５１１は、ドレイン側ホール４３ａに整合する位置に形成されている。第２ホール５１２は、ソース側ホール４３ｂに整合する位置に形成されている。第１層間絶縁層５１は、第１ホール５１１及び第２ホール５１２を埋めるように形成された第１及び第２プラグ層５１３及び５１４を有する。第１プラグ層５１３及び第２プラグ層５１４は、Ｕ字状半導体層３５の上端に電気的に接触する。
【００５２】
第２層間絶縁層５２は、第１層間絶縁層５１の上に形成されている。第２層間絶縁層５２は、第３ホール５２１、及び溝５２２を有する。第３ホール５２１、及び溝５２２は、第２層間絶縁層５２を貫通するように形成されている。第３ホール５２１は、第１ホール５１１に整合する位置に形成されている。溝５２２は、その下面に、カラム方向に隣接する一対の第２ホール５１２が位置するように形成されている。溝５２２は、ロウ方向に延びるように形成されている。
【００５３】
第２層間絶縁層５２は、第３ホール５２１を埋めるように形成された第３プラグ層５２３を有する。また、第２層間絶縁層５２は、溝５２２を埋めるように形成されたソース線導電層５２４を有する。ソース線導電層５２４は、図２のソース線に相当する。
【００５４】
第３層間絶縁層５３は、第２層間絶縁層５２の上に形成されている。第３層間絶縁層５３は、第４ホール５３１を有する。第４ホール５３１は、第３層間絶縁層５３を貫通するように形成されている。第４ホール５３１は、第３ホール５２１と整合する位置に形成されている。第３層間絶縁層５３は、第４ホール５３１を埋めるように形成された第４プラグ層５３２を有する。
【００５５】
ビット線導電層５４は、ロウ方向に所定ピッチで繰り返し形成されるとともに、カラム方向を長手方向として延びるように形成されている。ビット線導電層５４は、ビット線ＢＬとして機能する。
【００５６】
第１〜第３配線絶縁層５１〜５３は、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４プラグ層５１３、５１４、５２３、５４２、ソース線導電層５２４、及びビット線導電層５４は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００５７】
（第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図６〜図１４を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図６〜図１４は、第１の実施の形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００５８】
先ず、図６に示すように、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びＰ型ポリシリコン（又は単結晶のｐ型シリコン）を堆積させ、バックゲート絶縁層２１及びバックゲート導電層２２を形成する。
【００５９】
次に、図７に示すように、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法を用いて、バックゲート導電層２２を掘り込み、バックゲートホール２３を形成する。
【００６０】
続いて、図８に示すように、バックゲートホール２３を埋めるように、窒化シリコン（ＳｉＮ）を堆積させ、犠牲層６１を形成する。
【００６１】
次に、図９に示すように、バックゲート導電層２２及び犠牲層６１の上に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を交互に堆積させ、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ’を形成する。さらに、第５絶縁層３１ｅ’の上部に、酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を積層させ、導電層４１’、及び絶縁層４２’を形成する。ここで、第１〜第５絶縁層３１ａ’〜３１ｅ ’、は、後述する工程により、第１〜第５ワード線間絶縁層３１ａ〜３１ｅとなる。また、第１〜第４導電層３２ａ’〜３２ｄ’は、第１〜第４ワード線導電層３２ａ〜３２ｄとなる。また、導電層４１’は、ドレイン側導電層４１ａ、ソース側導電層４１ｂとなる。また、絶縁層４２’は、選択トランジスタ絶縁層４２となる。
【００６２】
続いて、図１０に示すように、絶縁層４２’、導電層４１’、第１〜第５絶縁層３１ａ’〜３１ｅ’及び第１〜第４導電層３２ａ’〜３２ｄ’を貫通させて、メモリホール３３を形成する。メモリホール３３は、犠牲層６１のカラム方向の両端上面に達するように形成する。
【００６３】
次に、図１１に示すように、熱燐酸溶液にて、犠牲層６１を除去する。続いて、図１２に示すように、ドレイン側ホール４３ａ、ソース側ホール４３ｂ、メモリホール３３、及びバックゲートホール２３に面する側壁に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を順に堆積させ、メモリゲート絶縁層３４を形成する。
【００６４】
次に、図１３に示すように、ＣＶＤ法等を用いて、メモリゲート絶縁層３４に接し、且つドレイン側ホール４３ａ、ソース側ホール４３ｂ、メモリホール３３、及びバックゲートホール２３に空洞３５１が残る程度に、アモルファスシリコンを堆積させる。この段階ではモノシランガスをプロセスガスとして用いてＣＶＤ法が実行される。これにより、第１半導体層３５ａが形成される。
【００６５】
続いて、図１４に示すように、ＣＶＤ法を用いて、空洞３５１を埋めるようにアモルファスシリコンを堆積させる。これにより、第２半導体層３５ｂが形成される。この第２半導体層３５ｂの堆積のためのＣＶＤにおいては、モノメチルシランガスをプロセスガスとして用いる。なお、モノメチルシランガスとモノシランガスの混合ガスを用い、堆積が進むに従ってモノメチルシランガスの割合を大きくしてもよい。これにより、炭素（Ｃ）を含んだアモルファスシリコンが堆積される。その後、所定の熱工程が実行されることにより、第１半導体層３５ａ及び第２半導体層３５ｂのアモルファスシリコンはポリシリコンに変化する。
以下、周知の方法により、図５の構造が形成される。
【００６６】
（第１の実施の形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１の実施の形態に係る不揮発性半導体記憶装置１００の効果について説明する。本実施の形態では、Ｕ字状半導体層３５が、メモリゲート絶縁膜３４（ＯＮＯ膜）と接する第１半導体層３５ａと、その内部の空洞３５１に設けられる第２半導体層３５ｂとを備えている。そして、第２半導体層３５ｂの炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）の濃度は、第１半導体層３５ｂの炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）の濃度よりも高くされている。
【００６７】
Ｕ字状半導体層３５内に炭素（Ｃ）等があると、キャリア移動度は低下する一方で、その内部に形成されたボイドＶｄは移動し難くなる。本実施の形態では、メモリストリングＭＳの導通時においては、メモリゲート絶縁膜３４の近傍、すなわちＵ字状半導体層３４の表面にのみ電流が十分流れれば、ＮＡＮＤ型フラッシュメモリとしての動作が可能になる。そこで、本実施の形態では、メモリゲート絶縁膜３４を介してバックゲートホール２３及びメモリホール３３と接する第１半導体層３５ａの炭素（Ｃ）等の濃度は少なくし、必要なキャリア移動度を確保する。一方、空洞３５１に形成される第２半導体層３５ｂは、炭素（Ｃ）等の濃度を高くしてボイドＶｄの移動を抑制する。すなわち、本実施の形態によれば、高いキャリア移動度を維持するとともに、ボイドの移動を効果的に抑制することができる。なお、上述の実施の形態では、Ｕ字状半導体ＳＣ（Ｕ字状半導体層３５）の材料として、まずアモルファスシリコンを堆積し、その後の熱工程によりアモルファスシリコンをポリシリコンに変成させる例を説明した。しかし、本発明はこれに限定されるものではなく、例えば初めからポリシリコンを堆積させることによりＵ字状半導体層３５を形成することも可能である。
【００６８】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を、図１５を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１及び図２）と同様であるので、詳細な説明は省略する。この第２の実施の形態は、Ｕ字状半導体ＳＣの構造が第１の実施の形態と異なっている。
【００６９】
この第２の実施の形態のＵ字状半導体ＳＣは、単一の第３半導体層ＳＣｃにより形成されている点で第１の実施の形態と異なっている。この第３半導体層ＳＣｃは、第１の実施の形態の第２半導体層ＳＣｂと同様に、炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）を添加されている。換言すれば、第２の実施の形態は、炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）の濃度が小さい第１半導体層ＳＣａに相当する半導体層を有していないという点で第１の実施の形態と異なっている。
【００７０】
この実施の形態のように、Ｕ字状半導体ＳＣが炭素（Ｃ）、酸素（Ｏ）又は窒素（Ｎ）を添加された単一の第３半導体層ＳＣｃからなっていても、ボイドＶｄの移動は抑制され、第１の実施の形態と同様の効果を得ることができる。炭素（Ｃ）等の濃度を適切に調整することにより、必要なキャリア移動度を確保することが可能である。
【００７１】
なお、第２の実施の形態においては、単一の第３半導体層ＳＣｃを堆積させるためのＣＶＤを実行する場合において、モノシランガスとモノメチルシランガスの混合ガスをプロセスガスとして用い、徐々に後者の割合を増加させるのが好ましい。これにより、炭素（Ｃ）等の濃度は、第３半導体層ＳＣｃの長手方向と直交する断面の中央付近で最も高くなり、以下、周辺部に向けて徐々に小さくなるような濃度勾配を有する。すなわち、炭素等の濃度は、ＯＮＯ膜ＮＬ（メモリゲート絶縁膜）の近傍で最も小さくなる。これにより、キャリア移動度を確保しつつボイドの移動を効果的に抑制することが可能になる。
【００７２】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を、図１６を参照して説明する。本実施の形態の全体構成は、第１の実施の形態（図１及び図２）と同様であるので、詳細な説明は省略する。この第３の実施の形態は、Ｕ字状半導体ＳＣの構造が第１の実施の形態と異なっている。
【００７３】
この第３の実施の形態のＵ字状半導体ＳＣは、単一の第４半導体層ＳＣｄにより形成されている点で第１の実施の形態と異なっている。この第４半導体層ＳＣｄは、第１の実施の形態の第１半導体層ＳＣａと同様に、ＯＮＯ膜ＮＬに接するように形成される一方、その内部には空洞を有するように形成されている。そして、第４半導体層ＳＣｄの内側には、シリコン酸化膜Ｘ１が形成されている。このシリコン酸化膜Ｘ１は、第４半導体層ＳＣｄを熱酸化して形成される。また、シリコン酸化膜Ｘ１の反対側にはシリコン窒化膜Ｘ２が埋め込まれている。このシリコン窒化膜Ｘ２を省略し、空洞のままにしてもよい。
【００７４】
次に、本実施の形態の製造方法を図１７〜図１９を参照して説明する。ここでは、第４半導体層ＳＣｄ、シリコン酸化膜Ｘ１及びシリコン窒化膜Ｘ２の形成方法のみを説明する。その他の構造の製造方法は第１の実施の形態の製造方法（図６〜図１４）と同様である。
【００７５】
まず、図１７に示すように、第４半導体層ＳＣｄの材料となるアモルファスシリコンをＯＮＯ膜ＮＬを介してメモリホール及びバックゲートホールの内壁に沿って堆積させる。堆積させる膜厚は、メモリホール及びバックゲートホールが埋まりきらない程度の厚さとされる。その後、熱工程を実行してアモルファスシリコンをポリシリコンに変化させる。このときの第４半導体層ＳＣｄの膜厚は、最終構造における第４半導体層ＳＣｄの膜厚よりも大きい膜厚である。なお、ポリシリコンの粒径の大きさ（平均値）は、堆積されるポリシリコンの厚さが大きいほど大きくなる傾向にある。
【００７６】
次に、図１８に示すように、熱酸化工程を実行し、第４半導体層ＳＣｄの表面を酸化させてシリコン酸化膜Ｘ１を形成する。厚さｔ１の第４半導体層ＳＣｄの一部（例えば半分の厚さｔ１／２）が酸化すると、厚さ（ｔ１／２）／０．４４のシリコン酸化膜Ｘ１が形成され、厚さ１／２×ｔ１の第４半導体層ＳＣｄが残る。その後、図１９に示すように、残った空洞にシリコン窒化膜Ｘ２を堆積させる。
【００７７】
この実施の形態によれば、第４半導体層ＳＣｄの一部を酸化してシリコン酸化膜Ｘ１が形成される。この構成によれば、キャリアの移動度を高くすることが可能になる。
前述したように、ポリシリコンの粒径の平均値は、その堆積される膜厚が大きくなるほど大きくなる。ポリシリコンを材料としてＵ字状半導体ＳＣを形成する場合、ポリシリコンの粒径の平均値が大きいのが好ましい。ポリシリコンにおいては、粒界においてトラップ準位が形成されることがあり、このトラップ準位がキャリア移動度を低下させるが、粒径の平均値が大きいと、トラップ準位の数も少なくなり、その分キャリア移動度を高めることができるからである。
そこで、本実施の形態では、その製造工程において、まず最終構造での第４半導体層ＳＣｄの厚さよりも大きな厚さでポリシリコンを堆積させる。この場合、初めから最終構造で必要とされる厚さの第４半導体層を堆積させる場合に比べ、ポリシリコンの粒径を大きくすることが可能になる。すなわち、キャリア移動度を高くすることができる。
そして、そのポリシリコンの表面を熱酸化して、第４半導体層ＳＣｄの厚さを所望の厚さまで減少させる。これにより、ポリシリコンの粒界の一部はシリコン酸化膜に変わり、トラップ準位は更に減少する。したがって、キャリア移動度を高めることができる。
【００７８】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１００…不揮発性半導体記憶装置、 １２…メモリトランジスタ領域、 １３…ワード線駆動回路、 １４…ソース側選択ゲート線駆動回路、 １５…ドレイン側選択ゲート線駆動回路、 １６…センスアンプ、 １７…ソース線駆動回路、 １８…バックゲートトランジスタ駆動回路、 ２０…バックゲートトランジスタ層、 ３０…メモリトランジスタ層、 ４０…選択トランジスタ層、 Ｂａ…半導体基板、 ＳＣ…Ｕ字状半導体、ＳＣａ…第１半導体層、  ＳＣｂ・・・第２半導体層、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＧＴｒ…バックゲートトランジスタ、  ＮＬ…ＯＮＯ膜、ＧＬ…ゲート絶縁膜。
【図１】
2013222785.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2013222785.tif 000019
【図１８】
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【図１９】
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