(57)【要約】【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された炭素を含む第１金属ゲート電極と、
前記第１金属ゲート電極の直下の前記半導体基板の主面に形成された第１導電型の第１チャネル領域と、
前記半導体基板の主面に前記第１チャネル領域を挟むように形成された前記第１導電型と異なる第２導電型の第１ソース・ドレイン領域と、
を有する第１電荷効果トランジスタを含むことを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜は酸化シリコン膜よりも誘電率が高い高誘電率膜を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板、前記第１ゲート絶縁膜、前記第１金属ゲート電極のうち、炭素が導入されているのは前記第１金属ゲート電極のみであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１金属ゲート電極上にはポリシリコンゲート電極が前記第１金属ゲート電極に接して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１金属ゲート電極は窒化チタン、窒化タングステンまたはニッケルシリサイドを含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体基板上に第２ゲート絶縁膜を介して形成された第２金属ゲート電極と、
前記第２金属ゲート電極の直下の前記半導体基板の主面に形成された第２チャネル領域と、
前記半導体基板の主面に前記第２チャネル領域を挟むように形成された第２ソース・ドレイン領域と、
を有する第２電界効果トランジスタを含み、
前記第１金属ゲート電極および前記第２金属ゲート電極のうち、炭素が導入されているのは前記第１金属ゲート電極のみであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１金属ゲート電極を構成する複数のグレインの平均の粒径は、前記第２金属ゲート電極を構成する複数のグレインの平均の粒径よりも小さいことを特徴とする請求項６記載の半導体装置。
【請求項８】
半導体基板上に第１ゲート絶縁膜を介して形成されたハロゲン元素を含む第１金属ゲート電極と、
前記第１金属ゲート電極の直下の前記半導体基板の主面に形成された第１導電型の第１チャネル領域と、
前記半導体基板の主面に前記第１チャネル領域を挟むように形成された前記第１導電型と異なる第２導電型の第１ソース・ドレイン領域と、
を有する第１電荷効果トランジスタを含むことを特徴とする半導体装置。
【請求項９】
前記ハロゲン元素はフッ素または塩素であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板上に第１ゲート絶縁膜を介して形成された不活性元素を含む第１金属ゲート電極と、
前記第１金属ゲート電極の直下の前記半導体基板の主面に形成された第１導電型の第１チャネル領域と、
前記半導体基板の主面に前記第１チャネル領域を挟むように形成された前記第１導電型と異なる第２導電型の第１ソース・ドレイン領域と、
を有する第１電荷効果トランジスタを含むことを特徴とする半導体装置。
【請求項１１】
前記不活性元素は窒素であることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
半導体基板上の第１領域に形成された金属ゲート電極、第１導電型を有するチャネル領域および前記第１導電型と異なる第２導電型を有するソース・ドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記第１領域に前記第１導電型を有する不純物を注入して前記チャネル領域を形成する工程と、
（ｂ）前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、
（ｃ）前記金属膜に炭素を導入する工程と、
（ｄ）前記（ｃ）工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面に前記第２導電型の不純物を注入して前記チャネル領域を挟むように前記ソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｃ）工程では、イオン注入法を用いて前記金属膜に炭素を注入することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｃ）工程では、前記金属膜のみに炭素を導入することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
（ｃ１）前記（ｃ）工程前に、前記第１領域と異なる第２領域の前記金属膜の上面をマスクにより覆う工程をさらに有し、
前記（ｃ）工程では前記マスク上から炭素を前記金属膜に打ち込むことにより、前記マスクから露出する前記金属膜の一部のみに炭素を注入することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記（ｃ）工程で炭素を注入した前記第１領域の前記金属膜からなる前記金属ゲート電極を構成するグレインの平均の粒径は、炭素が注入されなかった前記第２領域の前記金属膜を構成するグレインの平均の粒径よりも小さいことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
半導体基板上の第１領域に形成された金属ゲート電極、第１導電型を有するチャネル領域および前記第１導電型と異なる第２導電型を有するソース・ドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記第１領域に前記第１導電型を有する不純物を注入して前記チャネル領域を形成する工程と、
（ｂ）前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、
（ｃ）前記金属膜にハロゲン元素を導入する工程と、
（ｄ）前記（ｃ）工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面に前記第２導電型の不純物を注入して前記チャネル領域を挟むように前記ソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記ハロゲン元素はフッ素または塩素であり、
前記（ｃ）工程では、イオン注入法を用いて前記金属膜に前記ハロゲン元素を注入することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
半導体基板上の第１領域に形成された金属ゲート電極、第１導電型を有するチャネル領域および前記第１導電型と異なる第２導電型を有するソース・ドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記第１領域に前記第１導電型を有する不純物を注入して前記チャネル領域を形成する工程と、
（ｂ）前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、
（ｃ）前記金属膜に不活性元素を導入する工程と、
（ｄ）前記（ｃ）工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面に前記第２導電型の不純物を注入して前記チャネル領域を挟むように前記ソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
前記不活性元素は窒素であり、
前記（ｃ）工程では、イオン注入法を用いて前記金属膜に前記不活性元素を注入することを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、メタルゲート電極を具備する電界効果トランジスタの製造に適用して有効な技術に関する。
【背景技術】
【０００２】
微細化が求められているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）では、ゲート絶縁膜の一部に高い誘電率を有するｈｉｇｈ−ｋ膜を用い、また、ゲート電極の一部に金属材料からなるメタルゲート電極を用いることにより、ＭＩＳＦＥＴのゲート絶縁膜を薄膜化し、かつリーク電流を低減することを可能としている。また、ｈｉｇｈ−ｋ膜およびメタルゲート電極の構成を変えることにより、ＭＩＳＦＥＴのしきい値電圧を制御することが可能である。
【０００３】
特許文献１（特開２０１０−１０９２１４号公報）には、ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御する技術が記載されている。ただし、特許文献１に記載の技術の目的はＮ型のＦＥＴとＰ型のＦＥＴとが異なる仕事関数を有するように仕事関数の値を制御することであり、仕事関数のばらつきを抑えることではない。
【０００４】
特許文献２（特開２００７−８０９９号公報）には、トランジスタのゲート電極およびゲート絶縁膜を構成する元素と異なる電気陰性度を有する元素、例えば炭素（Ｃ）、フッ素（Ｆ）、塩素（Ｃｌ）、リン（Ｐ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ）を含む層を形成することにより、ゲート電極の実効仕事関数をしきい値電圧が最適なものとなるように制御することが記載されている。ただし、特許文献２に記載の技術の目的はトランジスタの仕事関数およびしきい値電圧の値を制御することであり、仕事関数のばらつきを抑えることではない。
【０００５】
特許文献３（特開２００６−２４５３２４号公報）には、例えばＴｉ（チタン）炭化物、Ｔａ（タンタル）炭化物、Ｗ（タングステン）炭化物などの金属の炭素化合物を含むゲート電極を有するＭＩＳトランジスタを形成することが記載されている。
【０００６】
特許文献４（特開２００４−３１９７２２号公報）には、シリコン膜上に金属膜を堆積したデュアルポリメタルゲート電極を有するＭＩＳＦＥＴにおいて、前記金属膜に炭素を注入することで金属膜（例えばタングステン）に不純物が拡散することを防ぎ、それによってＭＩＳＦＥＴのしきい値電圧変動を少なくすることが記載されている。
【０００７】
特許文献５（特開平１１−２２４９４７号公報）には、結晶粒径が３０ｎｍ以下のメタルゲート電極を形成することで、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのしきい値電圧のばらつきを防止することが記載されている。ここではスパッタリング法を用いてメタルゲート電極に炭素を導入することにより、ＭＯＳトランジスタのしきい値電圧のばらつき抑えている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１０９２１４号公報
【特許文献２】特開２００７−８０９９号公報
【特許文献３】特開２００６−２４５３２４号公報
【特許文献４】特開２００４−３１９７２２号公報
【特許文献５】特開平１１−２２４９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＭＩＳＦＥＴを微細化した場合、それに伴ってＭＩＳＦＥＴのチャネル領域は小さくなり、大きなチャネル領域を有するＭＩＳＦＥＴに比べてチャネル領域内の単位体積当たりの不純物数が多くなる。このようなＭＩＳＦＥＴでは、チャネル領域内の不純物の分布が全体的にばらつくため、ＭＩＳＦＥＴのしきい値電圧（以下、単に「しきい値」または「Ｖｔｈ」ともいう）のばらつきが大きくなる。これに対し、ＭＩＳＦＥＴのゲート絶縁膜にｈｉｇｈ−ｋ膜（高誘電率膜）を用い、さらにゲート電極にメタルゲート電極（金属電極）を用いた場合、チャネル領域に導入する不純物数を低減することができるため、チャネル領域内の不純物数を少なくしてＶｔｈのばらつきを抑えることが可能となる。
【００１０】
メタルゲート電極とｈｉｇｈ−ｋ膜とを含むＭＩＳＦＥＴのしきい値は、メタルゲート電極の仕事関数およびｈｉｇｈ−ｋ膜の材質などで決まる。ゲート電極の一部であるメタルゲート電極は複数の金属粒子により構成されており、複数の金属粒子のそれぞれを構成する結晶（グレイン）は隣接し合うグレイン同士であっても異なる結晶の向き（配向性）を有している。ここで、配向性が異なるグレインのそれぞれの中を電子が通る場合、それぞれのグレイン毎に仕事関数が異なることとなる。
【００１１】
ゲート電極のサイズが縮小されたＭＩＳＦＥＴでは、メタルゲート電極が配向性の異なる小数の大きなグレインにより構成されている場合が考えられる。この場合、例えばメタルゲート電極端部と反対側の端部とで仕事関数が大きく異なる可能性が高くなる。つまり、一つのメタルゲート電極内であっても場所によって仕事関数が異なるため、メタルゲート電極の仕事関数がメタルゲート電極内で全体的にばらつくことになる。メタルゲート電極の仕事関数のばらつきはそのメタルゲート電極を有するＭＩＳＦＥＴのＶｔｈがばらつく原因となるため、ｈｉｇｈ−ｋ膜およびメタルゲート電極を用いてＭＩＳＦＥＴを構成するメリットを損なう問題がある。つまり、メタルゲート電極中の材料不均一が原因となり、ＭＩＳＦＥＴのしきい値のばらつきを引き起こす。また、ＭＩＳＦＥＴのＶｔｈがばらつくと、半導体装置の信頼性が低下し、また、製品の歩留まりが減少する問題もある。これらの問題は、半導体装置の微細化の大きな妨げとなる。
【００１２】
本発明の目的は、メタルゲート電極を有するＭＩＳＦＥＴの特性ばらつきを抑制することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の好ましい一態様である半導体装置は、半導体基板上に第１ゲート絶縁膜を介して形成された炭素を含む第１金属ゲート電極と、
前記第１金属ゲート電極の直下の前記半導体基板の主面に形成された第１導電型の第１チャネル領域と、
前記半導体基板の主面に前記第１チャネル領域を挟むように形成された前記第１導電型と異なる第２導電型の第１ソース・ドレイン領域と、
を有する第１電荷効果トランジスタを含むものである。
【００１６】
また、本発明の好ましい一態様である半導体装置の製造方法は、半導体基板上の第１領域に形成された金属ゲート電極、第１導電型を有するチャネル領域および前記第１導電型と異なる第２導電型を有するソース・ドレイン領域を有する電界効果トランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記第１領域に前記第１導電型を有する不純物を注入して前記チャネル領域を形成する工程と、
（ｂ）前記半導体基板上に絶縁膜および金属膜を順次積層する工程と、
（ｃ）前記金属膜に炭素を導入する工程と、
（ｄ）前記（ｃ）工程後、前記金属膜を加工して前記金属ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面に前記第２導電型の不純物を注入して前記チャネル領域を挟むように前記ソース・ドレイン領域を形成する工程と、
を有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、メタルゲート電極を有するＭＩＳＦＥＴの特性ばらつきを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】本発明の実施の形態１である半導体装置の断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】本発明の実施の形態２である半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】本発明の実施の形態２である半導体装置の平面図である。
【図１７】本発明の実施の形態３である半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態４である半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】比較例として示す半導体装置の断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
（実施の形態１）
図１を用いて、本実施の形態を説明する。図１は、本実施の形態のＣＭＩＳＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）を示す断面図である。図１に示すＣＭＩＳＦＥＴ（以下、単に「ＣＭＩＳ」という）は、例えばＳＯＣ（System on a chip）の半導体チップ上に形成された素子である。図１では、半導体基板の主面に形成された半導体素子よりも上層のプラグ、層間絶縁膜および配線などを含む積層構造体の図示は省略している。
【００２２】
図１に示すように、本実施の形態のＣＭＩＳは半導体基板Ｓｂの主面に形成されており、半導体基板Ｓｂの主面に形成された複数の素子分離領域１などにより複数の領域に区切られている。すなわち、半導体基板Ｓｂの主面にはＮチャネル型のＭＩＳＦＥＴ（Ｎ型ＭＩＳＦＥＴＱｎ）と、Ｐチャネル型のＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴＱｐ）とが形成された領域とがある。
【００２３】
Ｎ型ＭＩＳＦＥＴＱｎは半導体基板Ｓｂの主面にＰ型の不純物（たとえばＢ（ホウ素））が導入されて形成されたＰウエル１Ｐ上にゲート絶縁膜３ａを介して形成されたゲート電極と、ゲート電極の横の半導体基板Ｓｂの主面にＮ型の不純物（たとえばＡｓ（ヒ素））が導入されて形成されたソース・ドレイン領域を構成するエクステンション領域６ａおよび拡散層９ａとを有している。Ｎ型ＭＩＳＦＥＴＱｎのゲート電極はゲート絶縁膜３ａ上に形成されたメタルゲート電極（金属ゲート電極）４ａと、メタルゲート電極４ａ上に接して形成されたポリシリコン（多結晶シリコン）からなるポリシリコンゲート電極５とからなる。
【００２４】
エクステンション領域６ａはゲート電極の直下のＰウエル１Ｐの上面のチャネル領域２ａを挟むように半導体基板Ｓｂの主面に形成されており、拡散層９ａはチャネル領域２ａおよびエクステンション領域６ａを含む領域を挟むように配置されている。拡散層９ａはエクステンション領域６ａよりも接合深さが深く、エクステンション領域６ａよりも不純物濃度が高いＮ型の半導体領域である。すなわち、拡散層９ａはエクステンション領域６ａよりも半導体基板Ｓｂの主面から半導体基板Ｓｂの裏面方向に向けて深い位置にまでＮ型の不純物（例えばＡｓ（ヒ素））を導入して形成されている。Ｐウエル１Ｐは拡散層９ａよりも接合深さが深く、比較的不純物濃度が低いＰ型の半導体領域である。
【００２５】
また、半導体基板Ｓｂ内であってＰウエル１Ｐの上面には、接合深さがエクステンション領域６ａよりも深く拡散層９ａよりも浅い領域にホウ素（Ｂ）が導入されたハロー領域７ａが形成されている。ハロー領域７ａはソース・ドレイン間のリーク電流の発生を防ぐために形成される半導体領域であり、ソース・ドレイン領域とは異なる導電型の不純物を半導体基板Ｓｂに打ち込むことで形成される。ハロー領域７ａは半導体基板Ｓｂの主面からＰウエル１Ｐとエクステンション領域６ａとの接合部の近傍に亘って形成されている。
【００２６】
ゲート絶縁膜３ａは酸化シリコン膜などよりも誘電率が高い高誘電率膜（ｈｉｇｈ−ｋ膜）を含む絶縁膜である。図示はしていないが、ゲート絶縁膜３ａと半導体基板Ｓｂとの間には酸化シリコン膜からなるゲート絶縁膜が介在していてもよい。
【００２７】
Ｎ型ＭＩＳＦＥＴＱｎと同様に、Ｐ型ＭＩＳＦＥＴＱｐは、半導体基板Ｓｂの主面にＮ型の不純物（たとえばＡｓ（ヒ素））が導入されて形成されたＮウエル１Ｎ上にゲート絶縁膜３ｂを介して形成されたゲート電極と、半導体基板Ｓｂの主面にＰ型の不純物（たとえばＢ（ホウ素））が導入されて形成されたソース・ドレイン領域を構成するエクステンション領域６ｂおよび拡散層９ｂとを有している。エクステンション領域６ｂおよび拡散層９ｂはＰ型ＭＩＳＦＥＴＱｐのソース・ドレイン領域を構成し、拡散層９ａ、エクステンション領域６ａと同様に、Ｐ型ＭＩＳＦＥＴＱｐのチャネル領域２ｂを挟むようにエクステンション領域６ｂが形成され、チャネル領域２ｂおよびエクステンション領域６ｂを挟むように拡散層９ｂが形成されている。チャネル領域２ｂはメタルゲート電極４ｂを含むゲート電極の直下に形成されている。Ｐ型ＭＩＳＦＥＴＱｐのゲート電極はゲート絶縁膜３ｂ上に形成されたメタルゲート電極（金属ゲート電極）４ｂと、メタルゲート電極４ｂ上に形成されたポリシリコンからなるポリシリコンゲート電極５とからなる。
【００２８】
また、半導体基板Ｓｂ内であってＮウエル１Ｎの上面には、接合深さがエクステンション領域６ｂよりも深く拡散層９ｂよりも浅い領域にホウ素（Ｂ）が導入されたハロー領域７ｂが形成されている。ハロー領域７ｂはソース・ドレイン間のリーク電流の発生を防ぐために形成される半導体領域であり、ソース・ドレイン領域とは異なる導電型の不純物を半導体基板Ｓｂに打ち込むことで形成される。ハロー領域７ｂは半導体基板Ｓｂの主面からＮウエル１Ｎとエクステンション領域６ｂとの接合部の近傍に亘って形成されている。
【００２９】
ゲート絶縁膜３ｂは酸化シリコン膜などよりも誘電率が高い高誘電率膜（ｈｉｇｈ−ｋ膜）を含む絶縁膜である。図示はしていないが、ゲート絶縁膜３ｂと半導体基板Ｓｂとの間には酸化シリコン膜からなるゲート絶縁膜が介在していてもよい。
【００３０】
メタルゲート電極４ａ、４ｂは例えば窒化チタン、窒化タングステンまたはニッケルシリサイドからなる金属膜である。ポリシリコンゲート電極５、メタルゲート電極４ａおよびゲート絶縁膜３ａからなる積層パターンの側壁には、酸化シリコン膜または窒化シリコン膜もしくはそれらの積層膜により構成されたサイドウォール８が形成されている。また、ポリシリコンゲート電極５、メタルゲート電極４ｂおよびゲート絶縁膜３ｂからなる積層パターンの側壁にも、酸化シリコン膜または窒化シリコン膜もしくはそれらの積層膜により構成されたサイドウォール８が形成されている。
【００３１】
ここで、金属ゲート電極であるメタルゲート電極４ａ、４ｂには炭素（Ｃ）がイオン注入法により注入されている。ただし、ポリシリコンゲート電極５、ゲート絶縁膜３ａ、３ｂおよび半導体基板Ｓｂには炭素は注入されていない。つまり、Ｎ型ＭＩＳＦＥＴＱｎではメタルゲート電極４ａにのみ炭素が注入されており、Ｐ型ＭＩＳＦＥＴＱｐではメタルゲート電極４ｂにのみ炭素が注入されている。
【００３２】
次に、本実施の形態の半導体装置の効果を説明する。
【００３３】
半導体装置の微細化によりチャネル領域の幅が狭まったＭＩＳＦＥＴは、比較的狭いチャネル領域内に多数の不純物を含むことになる。チャネル領域の幅、つまりソース・ドレイン領域を構成するエクステンション領域の間の距離が小さくなるほど、チャネル領域内の単位体積当たりの不純物数は増加し、チャネル領域内の不純物の分布にばらつきが生じやすくなる。狭いチャネル領域内に多数の不純物を含むＭＩＳＦＥＴでは、チャネル領域内の不純物の分布がばらつくことで、しきい値（Ｖｔｈ）のばらつきが増大する問題がある。半導体装置内に多数のＭＩＳＦＥＴが形成されている場合、隣接するＭＩＳＦＥＴ間でも大きくしきい値（Ｖｔｈ）が異なる現象が起こるため、それらのＭＩＳＦＥＴを含む半導体装置を有する製品の歩留まりが低下する問題がある。
【００３４】
ＭＩＳＦＥＴは、性能を保持したまま消費電力を低減させるために、ゲート電極に金属材料を使用することでゲートの空乏化を抑制するとともに、ゲート絶縁膜に高誘電率を有する材料（ｈｉｇｈ−ｋ膜）を用いることで電気的な容量膜厚を変えずに物理的なゲート絶縁膜膜厚を確保することができる。さらに、ゲート電極に用いた金属材料層（メタルゲート電極）の仕事関数でしきい値を制御することができるため、チャネル領域に導入する不純物の量を低減することが可能となる。つまり、メタルゲート電極を用いてゲート電極の仕事関数を低減することによりＭＩＳＦＥＴのしきい値を低減することができるため、チャネル領域に導入する不純物の量が少なくてもＭＩＳＦＥＴを駆動することができる。ゲート電極に多結晶シリコンのみを用い、ゲート絶縁膜にシリコン酸化膜のみを用いる構造のＭＩＳＦＥＴに比べ、メタルゲート電極およびｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴではチャネル領域内の不純物数を減らすことができるので、チャネル領域内の不純物の離散に起因するばらつきを大幅に低減することが可能である。
【００３５】
しかしながら、メタルゲート電極を有するＭＩＳＦＥＴであっても、メタルゲート電極を構成するグレイン（結晶）の粒径が大きいことに起因して、ＭＩＳＦＥＴのしきい値がばらつく問題がある。このような問題の存在は半導体装置の微細化の大きな障壁となり、これを解決しなければ、将来的に高集積度でかつ低コストな製品を製造することが困難となる。
【００３６】
上記のように、グレインの粒径が大きい場合のＭＩＳＦＥＴの断面図を、比較例として図２１に示す。図２１に示すＮ型ＭＩＳＦＥＴＱｘは、図１に示すＮ型ＭＩＳＦＥＴＱｎとほぼ同様の構造を有しているが、Ｎ型ＭＩＳＦＥＴＱｎと異なりＮ型ＭＩＳＦＥＴＱｘのメタルゲート電極４ｘ内には炭素（Ｃ）が導入されていない。図２１ではメタルゲート電極４ｘを構成するグレインを示しており、また、グレインの結晶の方位（配向）を各グレイン内に矢印で示している。図２１に示すように、各グレインの結晶の配向は一定ではない。ここでは、メタルゲート電極４ｘのグレインの粒径が大きく、例えばグレインの直径または半径がメタルゲート電極４ｘの膜厚以上の大きさを有している場合、すなわち、メタルゲート電極４ｘ内の一つのグレインの下面と上面とがメタルゲート電極４ｘの下面と上面とに露出している場合を示している。
【００３７】
メタルゲート電極４ｘの仕事関数はグレインの配向性によって異なり、また、ゲート電極の仕事関数のばらつきはＭＩＳＦＥＴのしきい値のばらつかせる性質を有している。したがって、仕事関数はグレイン毎に異なる値となるため、複数の大きな粒径のグレインにより構成されるメタルゲート電極４ｘはその内部の一部と他の部分とで仕事関数が異なる状態となる。
【００３８】
これに対し、本実施の形態ではメタルゲート電極４ａ、４ｂに炭素を導入しているため、図２に示すように、メタルゲート電極４ａ、４ｂのそれぞれを構成するグレインの大きさが小さくなっている。図２は図１と同一の領域を示す断面図であるが、メタルゲート電極４ａ、４ｂのそれぞれを構成するグレインの形状を示している。
【００３９】
図２に示すように、本実施の形態のＭＩＳＦＥＴを構成するメタルゲート電極４ａ、４ｂ内のグレインの粒径は、比較例である図２１のＮ型ＭＩＳＦＥＴＱｘを構成するメタルゲート電極４ｘ内のグレインに比べて小さい。つまり、メタルゲート電極４ａ、４ｂ内のグレインの平均の粒径は、比較例であるメタルゲート電極４ｘ内のグレインの平均の粒径に比べて小さい。このため、図２および図２１に示したメタルゲート電極がほぼ同一の膜厚を有している場合、図２に示すメタルゲート電極４ａ、４ｂの方が図２１に示すメタルゲート電極４ｘよりもメタルゲート電極内のグレイン数が多くなる。このような違いは、図２のメタルゲート電極４ａ、４ｂ内に炭素を導入し、熱負荷時などにグレインが大きく成長することを防いでいることにより生じるものである。なお、ここでいうグレインの粒径とは、各グレイン内の二つの端部を結ぶ直線的な距離のうち、最も大きい距離のことを指すものとする。
【００４０】
図２に示す本実施の形態のＭＩＳＦＥＴであっても、メタルゲート電極４ａ、４ｂを構成する複数のグレインはそれぞれ異なった配向性を有しており、グレイン毎に仕事関数が異なる。しかし、ここではグレインの粒径を小さく抑えることによりメタルゲート電極４ａ内およびメタルゲート電極４ｂ内のグレイン数を増やしているため、グレインの結晶の配向のばらつきがメタルゲート電極内において全体的に平均化される。したがって、メタルゲート電極の一部と、そのメタルゲート電極の他の部分とで仕事関数が異なることを避けることができる。また、半導体装置内に複数形成されるＭＩＳＦＥＴ同士の間でゲート電極の仕事関数が大きく異なることに起因してＭＩＳＦＥＴ同士の間でしきい値電圧がばらつくことを防ぐことができる。
【００４１】
上記のように、本実施の形態の半導体装置では、ＭＩＳＦＥＴのメタルゲート電極内に炭素を導入することで、メタルゲート電極を構成するグレインの粒径を小さくしてメタルゲート電極内のグレイン数を増やしている。これにより、グレインの配向性を平均化しているため、グレインの配向性のばらつきに起因して仕事関数がばらつくことを抑えることができる。これにより、ゲート電極の仕事関数のばらつきの発生によりＭＩＳＦＥＴのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、ＭＩＳＦＥＴのしきい値のばらつきを抑えることができるので、ＭＩＳＦＥＴの微細化が容易になり、半導体装置の性能を向上させることができる。
【００４２】
次に、図３〜図１１を用いて、本実施の形態の半導体装置を構成するＣＭＩＳＦＥＴの製造方法を説明する。
【００４３】
まず、図３に示すように、主面に表面保護膜（図示しない）を形成した半導体基板Ｓｂに、フォトリソグラフィー技術、ドライエッチング法、成膜工程、ＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）法を用いて、浅溝素子分離構造である素子分離領域１を形成する。ここで、半導体基板Ｓｂの主面は、半導体基板Ｓｂの主面に形成された複数の素子分離領域１などにより複数の領域に区切られている。すなわち、半導体基板Ｓｂの主面にはＮ型ＭＩＳＦＥＴ形成領域１Ａと、Ｐ型ＭＩＳＦＥＴ形成領域１Ｂとがある。
【００４４】
次に、図４に示すように、フォトリソグラフィー技術、イオン注入法を用いて、半導体基板Ｓｂ上に形成したレジスト膜の開口部の下部のＮ型ＭＩＳＦＥＴ形成領域１Ａの半導体基板Ｓｂの主面に、接合深さが比較的深いＰウエル１Ｐを形成する。同様にして、Ｐ型ＭＩＳＦＥＴ形成領域１Ｂの半導体基板Ｓｂの主面に比較的深い接合深さを有するＮウエル１Ｎを形成する。
【００４５】
Ｐウエル１Ｐは、Ｐ型の不純物（例えばホウ素（Ｂ））を半導体基板Ｓｂの主面にイオン注入して形成する。このとき、レジスト膜をマスクとすることでＰ型ＭＩＳＦＥＴ形成領域１Ｂの半導体基板Ｓｂの主面にＰ型の不純物が注入されないようにする。Ｎウエル１Ｎは、Ｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を半導体基板Ｓｂの主面にイオン注入して形成する。このとき、レジスト膜をマスクとすることでＮ型ＭＩＳＦＥＴ形成領域１Ａの半導体基板Ｓｂの主面にＮ型の不純物が注入されないようにする。このようにしてＰウエル１ＰとＮウエル１Ｎとの打ち分けを行うが、Ｐウエル１ＰおよびＮウエル１Ｎはどちらを先に形成しても構わない。
【００４６】
次に、図５に示すように、半導体基板Ｓｂの表面を洗浄した後に、絶縁膜３および金属膜４を順次形成する。絶縁膜３は酸化シリコン膜よりも誘電率が高い、例えばＨｆ（ハフニウム）を含むｈｉｇｈ−ｋ膜（高誘電率膜）である。ここでは、後の工程で形成するＮ型ＭＩＳＦＥＴおよびＰ型ＭＩＳＦＥＴのそれぞれのしきい値を目的の値とするために、Ｎ型ＭＩＳＦＥＴ形成領域１ＡとＰ型ＭＩＳＦＥＴ形成領域１Ｂとで絶縁膜３の材質を異なるものとしてもよい。その場合は、例えば絶縁膜３上にＮ型ＭＩＳＦＥＴ形成領域１ＡとＰ型ＭＩＳＦＥＴ形成領域１Ｂとで異なる部材からなる膜をそれぞれ配置し、その状態で熱処理を行って絶縁膜３と絶縁膜３上の膜とを反応させる方法が考えられる。
【００４７】
金属膜４は例えば窒化チタン、窒化タングステンまたはニッケルシリサイドからなり、絶縁膜３を形成した後にスパッタリング法などを用いて半導体基板Ｓｂの全面の上部に形成する。ここでは、後のドライエッチング法によるゲート電極のパターニングを容易にするために、金属膜４の膜厚を２０〜５０ｎｍで形成する。
【００４８】
金属膜４を形成した後に、半導体基板Ｓｂの主面の上方から炭素（Ｃ）をイオン注入することにより、金属膜４内に炭素（Ｃ）を導入する。ここでのイオン注入の加速エネルギーは１０〜５０ｋｅＶとし、注入量は１０１４〜１０１６ｃｍ−２とし、投影飛程が金属膜４内に存在するように設定する。なお、投影飛程とは、注入物が固体表面から侵入した深さである。すなわち、投影飛程はイオン注入を行う対象の上面から、イオン注入を行って注入されたイオンが打ち込まれた深さ方向の距離のことを指す。つまり、金属膜４に炭素を打ち込む上記工程では、金属膜４のみに炭素を注入し、絶縁膜３および半導体基板Ｓｂには炭素が注入されないようにする。
【００４９】
次に、図６に示すように、高濃度でリン（Ｐ）が導入されたポリシリコン膜ＳＦを金属膜４上にＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する。
【００５０】
次に、図７に示すように、フォトリソグラフィー技術およびドライエッチング法を用いてポリシリコン膜ＳＦ、金属膜４および絶縁膜３をパターニングすることで、Ｎ型ＭＩＳＦＥＴ形成領域１Ａにポリシリコン膜ＳＦからなるポリシリコンゲート電極５および金属膜４からなるメタルゲート電極４ａを含むゲート電極を形成し、絶縁膜３からなるゲート絶縁膜３ａを形成する。また、同一のパターニング工程により、Ｐ型ＭＩＳＦＥＴ形成領域１Ｂにポリシリコン膜ＳＦからなるポリシリコンゲート電極５および金属膜４からなるメタルゲート電極４ｂを含むゲート電極を形成し、絶縁膜３からなるゲート絶縁膜３ｂを形成する。
【００５１】
次に、図８に示すように、Ｎ型ＭＩＳＦＥＴ形成領域１Ａを露出するレジスト膜（図示しない）を半導体基板Ｓｂ上に形成し、半導体基板Ｓｂの主面に低い濃度でＮ型の不純物であるヒ素イオンを１０ｋｅＶのエネルギー、１×１０１５ｃｍ−２の注入量で打ち込むことにより、Ｐウエル１Ｐよりも接合深さが浅いＮ−領域であるエクステンション領域６ａを形成する。続いて、前記レジスト膜をマスクとしてＮ型ＭＩＳＦＥＴ形成領域１Ａの半導体基板Ｓｂの主面にＰ型の不純物であるボロンイオンを１０ｋｅＶのエネルギー、２×１０１３ｃｍ−２の注入量で打ち込むことにより、エクステンション領域６ａとほぼ同じ領域にハロー領域７ａを形成する。ハロー領域７ａはエクステンション領域６ａよりも接合深さが深く、Ｐウエル１Ｐよりも接合深さが浅いＰ型の半導体領域である。
【００５２】
同様に、Ｐ型ＭＩＳＦＥＴ形成領域１Ｂを露出するレジスト膜（図示しない）を半導体基板Ｓｂ上に形成し、半導体基板Ｓｂの主面に低い濃度でＰ型の不純物であるフッ化ボロンイオンを５ｋｅＶのエネルギー、１×１０１５ｃｍ−２の注入量で打ち込むことにより、Ｎウエル１Ｎよりも接合深さが浅いＰ−領域であるエクステンション領域６ｂを形成する。続いて、前記レジスト膜をマスクとしてＰ型ＭＩＳＦＥＴ形成領域１Ｂの半導体基板Ｓｂの主面にＮ型の不純物であるヒ素を７０ｋｅＶのエネルギー、２×１０１３ｃｍ−２の注入量で打ち込むか、またはリンイオンを３０ｋｅＶのエネルギー、２×１０１３ｃｍ−２の注入量で打ち込むことにより、エクステンション領域６ｂとほぼ同じ領域にハロー領域７ｂを形成する。ハロー領域７ｂはエクステンション領域６ｂよりも接合深さが深く、Ｎウエル１Ｎよりも接合深さが浅いＮ型の半導体領域である。
【００５３】
ここで、ソース・ドレイン領域であるエクステンション領域６ａ、６ｂを形成するイオン注入時、およびハロー領域７ａ、７ｂを形成するイオン注入時に、半導体基板Ｓｂの主面に対して入射するイオンビームの角度を傾斜させることで、ゲート電極と、不純物添加層、すなわちエクステンション領域およびハロー領域とのオーバーラップの調整をすることも可能である。また、図４を用いて説明したイオン注入工程と同様に、エクステンション領域６ａ、６ｂはどちらを先に形成しても構わない。
【００５４】
次に、図９に示すように、半導体基板Ｓｂの表面を洗浄した後に、成膜とドライエッチング法を用いて、Ｎ型ＭＩＳＦＥＴ形成領域１Ａ（図８参照）およびＰ型ＭＩＳＦＥＴ形成領域１Ｂ（図８参照）のゲート電極のそれぞれの側壁に絶縁膜からなるサイドウォール８を自己整合的に形成する。
【００５５】
その後、Ｎ型ＭＩＳＦＥＴ形成領域１Ａを露出するレジスト膜（図示しない）を半導体基板Ｓｂ上に形成し、半導体基板Ｓｂの主面に高い濃度でＮ型の不純物であるヒ素イオンを７０ｋｅＶのエネルギー、１×１０１６ｃｍ−２の注入量で打ち込むことにより、Ｐウエル１Ｐよりも接合深さが浅く、エクステンション領域６ａおよびハロー領域７ａよりも接合深さが深いＮ＋領域である拡散層９ａを形成する。
【００５６】
同様に、Ｐ型ＭＩＳＦＥＴ形成領域１Ｂを露出するレジスト膜（図示しない）を半導体基板Ｓｂ上に形成し、半導体基板Ｓｂの主面に高い濃度でＰ型の不純物であるホウ素イオンを３０ｋｅＶのエネルギー、１×１０１５ｃｍ−２の注入量で打ち込むことにより、Ｎウエル１Ｎよりも接合深さが浅く、エクステンション領域６ｂおよびハロー領域７ｂよりも接合深さが深いＰ＋領域である拡散層９ｂを形成する。拡散層９ａおよび拡散層９ｂは、どちらを先に形成しても構わない。
【００５７】
これにより、Ｎ型ＭＩＳＦＥＴ形成領域１Ａ（図８参照）には、Ｐウエル１Ｐ上にゲート絶縁膜３ａを介して形成されたメタルゲート電極４ａおよびポリシリコンゲート電極５からなるゲート電極と、ソース・ドレイン領域を構成するエクステンション領域６ａおよび拡散層９ａとを有するＮ型ＭＩＳＦＥＴＱｎが形成される。Ｐ型ＭＩＳＦＥＴ形成領域１Ｂ（図８参照）には、Ｎウエル１Ｎ上にゲート絶縁膜３ｂを介して形成されたメタルゲート電極４ｂおよびポリシリコンゲート電極５からなるゲート電極と、ソース・ドレイン領域を構成するエクステンション領域６ｂおよび拡散層９ｂとを有するＰ型ＭＩＳＦＥＴＱｐが形成される。
【００５８】
その後、エクステンション領域６ａ、６ｂ、拡散層９ａおよび９ｂなどの不純物拡散層を形成するために導入した不純物を活性化するための熱処理を行う。この熱処理工程では、導入した不純物の拡散を抑制するために、スパイクアニールを１０５０℃で窒素雰囲気中で実施する。スパイクアニール以外にも、瞬時熱アニール、あるいはフラッシュアニール、炉体を用いたアニールなどを用いることも可能である。図５を用いて説明したようにメタルゲート電極となる金属膜４に炭素（Ｃ）を注入しない場合、上記のような熱処理により半導体基板が高温になると、メタルゲート電極を構成するグレインが急速に成長するため、図２１に示す比較例のようにメタルゲート電極内のグレインの粒径が大きくなる。これに対し、本実施の形態の半導体装置の製造工程ではメタルゲート電極４ａ、４ｂとなる金属膜４（図５参照）に炭素（Ｃ）を導入することにより、熱負荷時にメタルゲート電極４ａ、４ｂを構成するグレインの成長速度を遅くすることができる。このため、完成後の半導体装置内のメタルゲート電極４ａ、４ｂを構成するグレインの粒径を小さくし、より多くのグレインによりメタルゲート電極４ａ、４ｂを構成することができる。
【００５９】
本発明は半導体基板Ｓｂ上に導入する不純物に係るものであるので、この後の工程の詳しい説明は省略するが、上記工程の後は、以下の工程を行うことで図１０に示す半導体装置が完成する。すなわち、図９に示す構造を得た後、コンタクトプラグを形成する領域に金属シリサイド領域を形成する。つまり、半導体膜が露出している領域であるポリシリコンゲート電極５の表面および各ＭＩＳＦＥＴのソース・ドレイン領域の表面に例えばニッケル（Ｎｉ）などを含むシリサイド層１０を形成する。このとき、シリサイド層１０を形成するために金属膜と半導体基板Ｓｂのシリコンとを反応させることを目的として高温のアニール（熱処理）を行う。
【００６０】
続いて、半導体基板Ｓｂ上シリコン窒化膜および絶縁膜を堆積することにより層間絶縁膜１１を形成した後、ＣＭＰ法などにより層間絶縁膜１１の上面を平坦化する。その後、周知の技術を用い、層間絶縁膜１１を貫通してポリシリコンゲート電極５および各トランジスタのソース・ドレイン領域に電気的に接続されるコンタクトプラグ１２を形成し、層間絶縁膜１１上に層間絶縁膜１３を形成する。続いて、層間絶縁膜１３に配線溝を形成した後、周知のシングルダマシンプロセスを用いて前記配線溝を埋め込む配線１４を形成することで、図１０に示す半導体装置が完成する。
【００６１】
本実施の形態では、ゲート電極内にメタルゲート電極を含むＭＩＳＦＥＴを有する半導体装置の製造工程において、メタルゲート電極４ａ、４ｂのそれぞれに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂの形成後の熱処理工程などによりメタルゲート電極４ａ、４ｂを構成するグレイン（結晶）の粒径が大きくなることを防いでいる。これにより、メタルゲート電極４ａ、４ｂは炭素が導入されない場合に比べてより小さく、より多いグレインを含むことになる。上述したように、メタルゲート電極を構成するグレインの数が多ければグレインの配向性を均一化することができるため、グレインの配向性に起因した仕事関数のばらつきの発生を抑えることができる。これによりゲート電極の仕事関数のばらつきが抑えられるため、当該ゲート電極を含むＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）がばらつくをことを防ぐことが可能となる。
【００６２】
このように、本実施の形態ではＭＩＳＦＥＴを構成するメタルゲート電極に炭素（Ｃ）をイオン注入により打ち込むことによりＭＩＳＦＥＴのしきい値のばらつきを抑えることができるため、当該ＭＩＳＦＥＴを含む半導体製品の歩留まりを向上させることができる。
【００６３】
また、上記のようにゲート電極の仕事関数のばらつきの発生によりＭＩＳＦＥＴのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を向上させることができる。また、ＭＩＳＦＥＴのしきい値のばらつきを抑えることができるので、ＭＩＳＦＥＴ微細化が容易になり、半導体装置の性能を向上させることができる。
【００６４】
（実施の形態２）
前記実施の形態では、後の工程でメタルゲート電極となる金属膜全てに炭素を注入する半導体装置について説明した。本実施の形態では図１１〜図１６を用い、本実施の形態の半導体装置であって、領域によって炭素を注入しないメタルゲート電極を有するＭＩＳＦＥＴを含む半導体装置を実現する製造プロセスの詳細を説明する。ここでは例としてＳＲＡＭ（Static Random Access Memory）を構成するＭＩＳＦＥＴを形成する工程を説明する。
【００６５】
まず、前記実施の形態１で図３および図４を用いて説明した工程と同様の工程を行うことにより、図１１に示す構造を得る。なお、ここでは半導体基板Ｓｂ上にＮ型ＭＩＳＥＦＴ形成領域２Ａ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂ、Ｎ型ＭＩＳＥＦＴ形成領域２ＣおよびＰ型ＭＩＳＦＥＴ形成領域２Ｄが存在する。つまり、図１１に示すように、半導体基板Ｓｂの主面には複数の素子分離領域１が形成されており、半導体基板Ｓｂの主面は素子分離領域１によりＮ型ＭＩＳＥＦＴ形成領域２Ａ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂ、Ｎ型ＭＩＳＥＦＴ形成領域２ＣおよびＰ型ＭＩＳＦＥＴ形成領域２Ｄに区切られている。Ｎ型ＭＩＳＥＦＴ形成領域２ＡおよびＮ型ＭＩＳＥＦＴ形成領域２Ｃの半導体基板Ｓｂの主面にはＰウエル１Ｐが形成されており、Ｐ型ＭＩＳＦＥＴ形成領域２ＢおよびＰ型ＭＩＳＦＥＴ形成領域２Ｄの半導体基板Ｓｂの主面にはＮウエル１Ｎが形成されている。
【００６６】
ここで、Ｎ型ＭＩＳＥＦＴ形成領域２Ａは高電圧に対応する入出力回路を構成するＮ型ＭＩＳＦＥＴを形成する領域であり、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂは高電圧に対応する入出力回路を構成するＰ型ＭＩＳＦＥＴを形成する領域である。また、Ｎ型ＭＩＳＥＦＴ形成領域２Ｃは低耐圧対応のＮ型ＭＩＳＦＥＴを形成する領域であり、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄは低耐圧対応のＰ型ＭＩＳＦＥＴを形成する領域である。
【００６７】
次に、図１２に示すように、ｈｉｇｈ−ｋ膜（高誘電率絶縁膜）である絶縁膜２３ａ、２３ｂ、２３ｃおよび２３ｄを形成する。この際、後の工程で形成する各ＭＩＳＦＥＴのしきい値を目標に合わせるために、ＭＩＳＦＥＴのＮ型とＰ型とで前記ｈｉｇｈ−ｋ膜に異なる材質を用いる。また、高耐圧領域であるＮ型ＭＩＳＥＦＴ形成領域２ＡおよびＰ型ＭＩＳＦＥＴ形成領域２Ｂの絶縁膜２３ａ、２３ｂは高電圧が印加されるゲート絶縁膜となるため、たとえば膜厚を７ｎｍ程度に増加させる。絶縁膜２３ａ、２３ｂの膜厚は入力時に対応する電圧により調整する。なお、図１２では絶縁膜２３ａ、２３ｂ、２３ｃおよび２３ｄのそれぞれの膜厚を同一の大きさで表わしている。続いて、半導体基板Ｓｂの主面上に金属膜２４を形成する。
【００６８】
次に、図１３に示すように、フォトリソグラフィー技術により、Ｎ型ＭＩＳＥＦＴ形成領域２Ａ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂをレジスト膜ＰＲ１で覆い、レジスト膜ＰＲ１から露出した低電圧ＭＩＳ型トランジスタ形成領域であるＮ型ＭＩＳＥＦＴ形成領域２Ｃ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄの金属膜２４に、炭素イオンをイオン注入により添加し、金属膜２４からなる金属膜２４ｓを形成する。この際、炭素（Ｃ）のイオン注入は加速エネルギーを１０〜５０ｋｅＶとし、注入量を１０１４〜１０１６ｃｍ−２とし、投影飛程が金属膜中に存在するように設定する。つまり、レジスト膜ＰＲ１から露出している金属膜２４内にのみ炭素（Ｃ）が打ち込まれるようにし、金属膜２４よりも下の構造物には炭素（Ｃ）が導入されないようにする。
【００６９】
次に、図１４に示すように、レジスト膜ＰＲ１を除去し、高濃度にリンが添加されたポリシリコン膜を堆積した後、フォトリソグラフィー技術およびドライエッチング法を用いてゲートのパターニングを行う。これにより、Ｎ型ＭＩＳＥＦＴ形成領域２Ａには、前記ポリシリコン膜からなるポリシリコンゲート電極５と、金属膜２４からなるメタルゲート電極２４ａとを含むゲート電極が形成され、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂには、前記ポリシリコン膜からなるポリシリコンゲート電極５と、金属膜２４からなるメタルゲート電極２４ｂとを含むゲート電極が形成される。また、Ｎ型ＭＩＳＥＦＴ形成領域２Ｃには前記ポリシリコン膜からなるポリシリコンゲート電極５と、金属膜２４ｓからなるメタルゲート電極２４ｃとを含むゲート電極が形成され、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄには前記ポリシリコン膜からなるポリシリコンゲート電極５と、金属膜２４ｓからなるメタルゲート電極２４ｄとを含むゲート電極が形成される。メタルゲート電極２４ａ、２４ｂ、２４ｃおよび２４ｄは、半導体基板Ｓｂ上にそれぞれゲート絶縁膜２５ａ、２５ｂ、２５ｃおよび２５ｄを介して形成されている。ゲート絶縁膜２５ａ、２５ｂ、２５ｃおよび２５ｄはそれぞれ絶縁膜２３ａ、２３ｂ、２３ｃおよび２３ｄからなるｈｉｇｈ−ｋ膜である。なお、Ｎ型ＭＩＳＥＦＴ形成領域２Ａ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂのゲート電極高耐圧用ＭＩＳＦＥＴに用いられるゲート電極であるので、Ｎ型ＭＩＳＥＦＴ形成領域２Ｃ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄのゲート電極よりもゲート長が大きいパターンとする。
【００７０】
この後の工程は前記実施の形態１で図８〜図１０を用いて説明した工程と同様の工程を行うことにより、図１５に示す本実施の形態の半導体装置が完成する。すなわち、レジスト膜（図示しない）を用いてＮ型ＭＩＳＥＦＴ形成領域２Ａ、２Ｃ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび２Ｄのそれぞれの半導体基板Ｓｂの主面に不純物を打ち分けることにより、エクステンション領域およびハロー領域を形成する。つまり、Ｐ型ＭＩＳＥＦＴ形成領域２Ｂ、２Ｄにはフッ化ボロンイオンを例えばエネルギー５ｋｅＶ、注入量１×１０１５ｃｍ−２とする条件で注入してＰ−型のエクステンション領域２６ｂを形成し、ヒ素イオンを例えばエネルギー７０ｋｅＶ、注入量２×１０１３ｃｍ−２の条件でイオン注入するか、またはリンイオンをエネルギー３０ｋｅＶ、注入量２×１０１３ｃｍ−２の条件でイオン注入してハロー領域２７ｂを形成する。また、同様に、Ｎ型ＭＩＳＥＦＴ形成領域２Ａ、２Ｃにはヒ素イオンを例えばエネルギー１０ｋｅＶ、注入量１×１０１５ｃｍ−２とする条件で注入してＮ−型のエクステンション領域２６ａを形成し、ホウ素イオンを例えばエネルギー１０ｋｅＶ、注入量２×１０１３ｃｍ−２の条件でイオン注入してハロー領域２７ａを形成する。
【００７１】
その後、各ゲート電極の側壁にサイドウォール８を形成した後、レジスト膜（図示しない）を用いてコンタクトのための拡散層２９ａ、２９ｂを形成する。ここでは、Ｎ＋型の拡散層９ａは、ヒ素イオンをエネルギー７０ｋｅＶ、注入量１×１０１5ｃｍ−２の条件でイオン注入して形成し、Ｐ＋型の拡散層９ｂは、ホウ素イオンをエネルギー３０ｋｅＶ、注入量１×１０１5ｃｍ−２の条件でイオン注入して形成する。その後、半導体基板Ｓｂの主面を洗浄した後に、拡散層などに導入した不純物を活性化するための熱処理を行う。これにより、Ｎ型ＭＩＳＦＥＴ形成領域２ＡおよびＰ型ＭＩＳＦＥＴ形成領域２Ｂには、比較的高耐圧なＭＩＳＦＥＴであるＮ型ＭＩＳＦＥＴＱａ、Ｐ型ＭＩＳＦＥＴＱｂがそれぞれ形成され、Ｎ型ＭＩＳＦＥＴ形成領域２ＣおよびＰ型ＭＩＳＦＥＴ形成領域２Ｄには、比較的低耐圧なＭＩＳＦＥＴであるＮ型ＭＩＳＦＥＴＱｃ、Ｐ型ＭＩＳＦＥＴＱｄがそれぞれ形成される。続いて、前記実施の形態１と同様にして、シリコン表面が露出している領域にシリサイド層１０を形成した後、層間絶縁膜１１、コンタクトプラグ１２、層間絶縁膜１３および配線１４を形成する。
【００７２】
上記のようにして形成した本実施の形態のＭＩＳＦＥＴを含むＳＲＡＭの平面図を図１６に示す。図１６に示すＳＲＡＭを含む半導体装置は、主に情報を記憶する機能を有する記憶領域ＳＲと、情報の入出力動作を行う入出力領域ＩＯとを有しており、記憶領域ＳＲには図１５に示すＮ型ＭＩＳＥＦＴ形成領域２Ｃ、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄの低耐圧ＭＩＳＦＥＴが形成され、入出力領域ＩＯには、図１５に示す高耐圧なＭＩＳＦＥＴであるＮ型ＭＩＳＥＦＴＱａおよびＰ型ＭＩＳＦＥＴ形成領域Ｑｂが形成されている。
【００７３】
本実施の形態の半導体装置の特徴は、特にしきい値のばらつきを抑える必要がある低耐圧のＭＩＳＦＥＴのメタルゲート電極にのみ炭素（Ｃ）を注入し、周辺回路部を構成する高耐圧のＭＩＳＦＥＴのメタルゲート電極に炭素を注入しないことにある。これにより、低耐圧ＭＩＳＦＥＴについては前記実施の形態１と同様の効果を得ることができる。また、高耐圧ＭＩＳＦＥＴなどの炭素注入を必要としないＭＩＳＦＥＴのメタルゲート電極にまで炭素を注入することで高耐圧ＭＩＳＦＥＴの配線抵抗が上昇するなどし、周辺回路部の再設計が必要となることを防ぐことができる。
【００７４】
つまり、例えばゲート長、ゲート幅を最小の設計ルールで形成したＭＩＳ型トランジスタを用いるＳＲＡＭでは、メタルゲート電極に炭素を注入することにより、情報の書込み、読出しのマージンが設計基準よりも向上し、製品不良の発生率を大幅に低減することができる。また、前記炭素注入工程では、入出力領域ＩＯなどの周辺回路部のメタルゲート電極形成領域をレジスト膜により覆って不純物（炭素）導入を抑制する。
【００７５】
このとき、炭素が導入された金属膜２４ｓ（図１３参照）からなるメタルゲート電極２４ｃ、２４ｄ（図１５参照）を構成する複数のグレインの平均の粒径は、炭素が導入されなかった金属膜２４（図１３参照）からなるメタルゲート電極２４ａ、２４ｂ（図１５参照）を構成する複数のグレインの平均の粒径よりも小さくなる。つまり、周辺回路部のメタルゲート電極はメモリセル部に比べて大きなグレインを有することになるが、配線抵抗の上昇を抑制することができる。したがって、周辺回路部の再設計は不要となり、メモリセル部のみの再設計で済むため、短期間でマージン性不良率が少ないＳＯＣ製品の提供が可能となる。
【００７６】
（実施の形態３）
本実施の形態では、図１７〜図１８を用いて本発明の実施の形態２を実現する半導体装置の製造プロセスの詳細を説明する。ここでは、前記実施の形態２とほぼ同様の製造工程を説明するが、本実施の形態と前記実施の形態２とでは異なる領域の対象のメタルゲート電極に炭素を注入する。ここでは、本実施の形態の半導体装置としてＳＯＣを形成するものとして説明をする。
【００７７】
まず、前記実施の形態２で図１１、図１２を用いて説明した工程と同様の工程を行う。ただし、半導体基板Ｓｂの主面には、図１７に示すようにＮ型ＭＩＳＥＦＴ形成領域３Ａ、Ｐ型ＭＩＳＦＥＴ形成領域３Ｂ、Ｎ型ＭＩＳＥＦＴ形成領域３ＣおよびＰ型ＭＩＳＦＥＴ形成領域３Ｄが存在する。Ｎ型ＭＩＳＥＦＴ形成領域３ＡおよびＮ型ＭＩＳＥＦＴ形成領域３Ｃの半導体基板Ｓｂの主面にはＰウエル１Ｐが形成されており、Ｐ型ＭＩＳＦＥＴ形成領域３ＢおよびＰ型ＭＩＳＦＥＴ形成領域３Ｄの半導体基板Ｓｂの主面にはＮウエル１Ｎが形成されている。また、Ｎ型ＭＩＳＥＦＴ形成領域３Ａ、Ｐ型ＭＩＳＦＥＴ形成領域３Ｂ、Ｎ型ＭＩＳＥＦＴ形成領域３ＣおよびＰ型ＭＩＳＦＥＴ形成領域３Ｄの半導体基板Ｓｂの主面にはそれぞれｈｉｇｈ−ｋ膜（高誘電率絶縁膜）である絶縁膜２３ａ、２３ｂ、２３ｃおよび２３ｄが形成されている。絶縁膜２３ａ、２３ｂ、２３ｃおよび２３ｄ上には、金属膜２４が形成されている。
【００７８】
ここで、Ｎ型ＭＩＳＥＦＴ形成領域３Ａは高電圧Ｎ型ＭＩＳＦＥＴを形成する領域であり、Ｐ型ＭＩＳＦＥＴ形成領域２Ｂは高電圧Ｐ型ＭＩＳＦＥＴを形成する領域である。また、Ｎ型ＭＩＳＥＦＴ形成領域２Ｃは低耐圧対応のＮ型ＭＩＳＦＥＴを形成する領域であり、Ｐ型ＭＩＳＦＥＴ形成領域２Ｄは低耐圧対応のＰ型ＭＩＳＦＥＴを形成する領域である。
【００７９】
次に、図１７に示すように、フォトリソグラフィー技術により、Ｐ型ＭＩＳＦＥＴ形成領域３Ｂ、３Ｄをレジスト膜ＰＲ２で覆い、レジスト膜ＰＲ２から露出したＮ型ＭＩＳＥＦＴ形成領域３Ａ、３Ｄの金属膜２４に、炭素イオンをイオン注入により添加し、金属膜２４からなる金属膜３４ｓを形成する。この際、炭素（Ｃ）のイオン注入は加速エネルギーを１０〜５０ｋｅＶとし、注入量を１０１４〜１０１６ｃｍ−２とし、投影飛程が金属膜中に存在するように設定する。つまり、金属膜２４内にのみ炭素（Ｃ）が打ち込まれるようにし、金属膜２４よりも下の構造物には炭素（Ｃ）が導入されないようにする。本実施の形態の半導体装置は、上記のように後の工程により形成されるＮ型のＭＩＳＦＥＴを構成する金属膜のみに炭素を注入していることが特徴となっている。なお、ここではＮ型ＭＩＳＦＥＴのメタルゲート電極にのみ炭素を注入する方法について説明するが、逆にＰ型のＭＩＳＦＥＴのメタルゲート電極にのみ炭素を注入しても構わない。
【００８０】
次に、図１８に示すように、レジスト膜ＰＲ２を除去した後は、図１４〜図１５を用いて説明した工程を行うことにより、本実施の形態の半導体装置が完成する。つまり、金属膜２４、３４ｓ上にポリシリコン膜を形成し、パターニングを行ってゲート電極を形成する。このとき、Ｎ型ＭＩＳＥＦＴ形成領域３Ａには絶縁膜２３ａからなるゲート絶縁膜２５ａ上に金属膜３４ｓからなるメタルゲート電極３４ａが形成され、Ｐ型ＭＩＳＦＥＴ形成領域３Ｂには絶縁膜２３ｂからなるゲート絶縁膜２５ｂ上に金属膜２４からなるメタルゲート電極３４ｂが形成される。また、Ｎ型ＭＩＳＥＦＴ形成領域３Ｃには絶縁膜２３ｃからなるゲート絶縁膜２５ｃ上に金属膜３４ｓからなるメタルゲート電極３４ｃが形成され、Ｐ型ＭＩＳＦＥＴ形成領域３Ｄには絶縁膜２３ｄからなるゲート絶縁膜２５ｄ上に金属膜２４からなるメタルゲート電極３４ｄが形成される。
【００８１】
その後、各ＭＩＳＦＥＴ形成領域のエクステンション領域、ハロー領域、サイドウォール、拡散層、シリサイド層、層間絶縁膜、コンタクトプラグおよび配線などを形成することにより、図１８に示す本実施の形態の半導体装置が完成する。
【００８２】
本実施の形態の半導体装置の特徴は、炭素（Ｃ）をメタルゲート電極に導入しない場合に特にしきい値のばらつきが大きくなってしまうＭＩＳＦＥＴのメタルゲート電極のみに不純物（炭素）添加を実施し、グレインサイズの拡大を抑制することで、メタルゲートにおけるグレインの配向性による仕事関数ばらつきを押さえ、ＭＩＳＦＥＴのしきい値ばらつきを小さくすることを可能としている。
【００８３】
さらに、周辺回路部や炭素注入による対策が不要なメタルゲート電極には炭素注入工程においてレジスト膜などによりマスクをすることで、不純物導入を防ぐ。その結果、炭素（Ｃ）を導入しなかったメタルゲート電極を有するＭＩＳＦＥＴでは、配線抵抗の上昇を抑制することができる。したがって、周辺回路部の再設計は不要となり、短期間でマージン性不良率の少ないＳＯＣ製品の提供が可能となる。つまり、例えば図１８に示すＰ型ＭＩＳＦＥＴ形成領域３Ｄ（図１７参照）のゲート電極がＭＩＳＦＥＴの一部として機能するゲート電極ではなく、他のＭＩＳＦＥＴのゲート電極などに特定の電位を供給するための配線として機能する導体部である場合、ＭＩＳＦＥＴとして機能しないゲート配線にまでしきい値ばらつきを防ぐ目的で炭素（Ｃ）を導入する必要はない。したがって、メタルゲート電極を含む当該ゲート配線に炭素（Ｃ）が打ち込まれることを防ぐことで、ゲート配線の配線抵抗が上昇することを防ぐことができる。
【００８４】
このように、全てのメタルゲート電極に炭素（Ｃ）を導入するのではなく、そのゲート電極の特性および役割などに応じて炭素（Ｃ）を打ち分けることにより、配線抵抗の上昇を防ぐことができる。また、同様に炭素（Ｃ）の打ち分けを行うことにより、周辺回路部の再設計の手間を省くことができるため、半導体装置の製造コストの増大を防ぐことが可能となる。
【００８５】
（実施の形態４）
本実施の形態の半導体装置では、前記実施の形態１の半導体装置とほぼ同様の構造を有し、ＭＩＳＦＥＴのしきい値のばらつき低減を目的としてメタルゲート電極に導入する不純物を炭素以外の物質とする半導体装置について説明する。
【００８６】
本実施の形態の半導体装置の製造工程では、まず前記実施の形態１において図４を用いて説明した工程を行う。
【００８７】
次に、図１９に示すように、図５を用いて説明した工程と同様にして半導体基板Ｓｂ上に絶縁膜３および金属膜４ｕを順次形成する。続いて、金属膜４ｕに不純物をイオン注入するが、ここで前記実施の形態１〜３と異なり、金属膜４ｕを構成するグレインの成長を抑えるための不純物としてハロゲン元素であるフッ素（Ｆ）、塩素（Ｃｌ）または不活性元素である窒素（Ｎ）をイオン注入する。このとき、注入するイオンにより、加速エネルギーを１０〜１００ｋｅＶの範囲で調整し、イオン注入した元素が絶縁膜３内および半導体基板Ｓｂ内に漏れないようにすることが重要となる。また、前記不純物の添加量は、約１×１０１５ｃｍ−２程度とする。
【００８８】
その後の工程は、前記実施の形態１で図６〜図１０を用いて説明した工程と同様の工程を行うことで、図２０に示す半導体装置が完成する。図２０に示す半導体装置は図１０に示した半導体装置とほぼ同一の構造を有しているが、メタルゲート電極に導入された不純物種が前記実施の形態１と異なる。Ｎ型ＭＩＳＦＥＴ形成領域１ＡおよびＰ型ＭＩＳＦＥＴ形成領域１Ｂの金属膜４ｕ（図１９参照）はパターニングされてそれぞれメタルゲート電極４ｐ、４ｑとなっている。
【００８９】
本実施の形態の半導体装置では、ＭＩＳＦＥＴのメタルゲート電極のグレインサイズの拡大を抑制することが可能となり、その結果、メタルゲート電極におけるグレインの配向性による仕事関数ばらつきを押さえ、ＭＩＳＦＥＴのしきい値ばらつきを小さくことができ、前記実施の形態１と同様の効果を得ることができる。このように、ＭＩＳＦＥＴのしきい値ばらつきを抑えるためにメタルゲート電極に注入する元素は炭素（Ｃ）以外にフッ素（Ｆ）、塩素（Ｃｌ）または窒素（Ｎ）であってもよい。
【００９０】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９１】
例えば、前記実施の形態４ではメタルゲート電極にフッ素（Ｆ）、塩素（Ｃｌ）または窒素（Ｎ）を導入することで本発明の効果を得ているが、実施の形態２または実施の形態３で説明した半導体装置であってもメタルゲート電極にフッ素（Ｆ）、塩素（Ｃｌ）または窒素（Ｎ）を導入することで、実施の形態２または実施の形態３と同様の効果を得ることができる。
【産業上の利用可能性】
【００９２】
本発明は、メタルゲート電極を有するＭＩＳＦＥＴを含む半導体装置の製造技術に適用して有効である。
【符号の説明】
【００９３】
１    素子分離領域
１Ａ、２Ａ、２Ｃ、３Ａ、３ＣＡ    Ｎ型ＭＩＳＦＥＴ形成領域
１Ｂ、２Ｂ、２Ｄ、３Ｂ、３Ｄ    Ｐ型ＭＩＳＦＥＴ形成領域
１Ｎ    Ｎウエル
１Ｐ    Ｐウエル
２ａ、２ｂ    チャネル領域
３    絶縁膜
３ａ、３ｂ    ゲート絶縁膜
４、４ｕ    金属膜
４ａ、４ｂ、４ｐ、４ｑ、４ｘ    メタルゲート電極
５    ポリシリコンゲート電極
６ａ、６ｂ    エクステンション領域
７ａ、７ｂ    ハロー領域
８    サイドウォール
９ａ、９ｂ、２９ａ、２９ｂ    拡散層
１０    シリサイド層
１１、１３    層間絶縁膜
１２    コンタクトプラグ
１４    配線
２３ａ〜２３ｄ    絶縁膜
２４、２４ｓ、３４ｓ    金属膜
２４ａ〜２４ｄ、３４ａ〜３４ｄ    メタルゲート電極
２５ａ〜２５ｄ    ゲート絶縁膜
２６ａ、２６ｂ    エクステンション領域
２７ａ、２７ｂ    ハロー領域
ＩＯ    入出力領域
ＰＲ１、ＰＲ２    レジスト膜
Ｑａ、Ｑｃ、Ｑｎ、Ｑｘ    Ｎ型ＭＩＳＦＥＴ
Ｑｂ、Ｑｄ、Ｑｐ    Ｐ型ＭＩＳＦＥＴ
ＳＦ    ポリシリコン膜
ＳＲ    記憶領域
Ｓｂ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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