(57)【要約】【課題】主スイッチング素子の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く引き抜き期間を短くすることができる電源回路を提供する。【解決手段】Ｎチャネル型の主スイッチング素子１０と、主スイッチング素子１０を制御する駆動回路３０と、主スイッチング素子１０の第２電極端子に接続される負バイアス回路２０とを備える。そして、負バイアス回路２０を、接地された第１抵抗２１と、当該第１抵抗２１と第２電極端子との間に配置されて第２電極端子との接続点の電位を第１抵抗２１との接続点の電位より低くする電位降下手段２２、２３とを有するものとする。また、駆動回路３０を第１抵抗２１と電位降下手段２２、２３との接続点に接続する。そして、主スイッチング素子１０がオフされたとき、ゲートの容量に蓄積された電荷を駆動回路３０および第１抵抗２１と電位降下手段２２、２３との接続点を介して引き抜くようにする。【選択図】図１
2013038915.tif 000002
【特許請求の範囲】
【請求項１】
第１電極端子が電源（７０）に接続されるＮチャネル型の主スイッチング素子（１０）と、
前記主スイッチング素子（１０）のオン、オフを制御する駆動回路（３０）と、
前記主スイッチング素子（１０）の第２電極端子に接続される負バイアス回路（２０）と、を備え、
前記負バイアス回路（２０）は、接地された第１抵抗（２１）と、当該第１抵抗（２１）と前記第２電極端子との間に配置され、電流が流れることによって前記第２電極端子との接続点の電位を前記第１抵抗（２１）との接続点の電位より低くする電位降下手段（２２、２３）と、を有し、
前記駆動回路（３０）は、前記主スイッチング素子（１０）のゲート端子に接続されていると共に前記電位降下手段（２２、２３）と前記第１抵抗（２１）との接続点に接続されており、
前記主スイッチング素子（１０）がオフされたとき、前記主スイッチング素子（１０）のゲートに蓄積された電荷が前記駆動回路（３０）および前記第１抵抗（２１）と前記電位降下手段（２２、２３）との接続点を介して引き抜かれることを特徴とする電源回路。
【請求項２】
前記電位降下手段（２２）は、第１抵抗（２１）と直列接続される第２抵抗（２２）であることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第２抵抗（２２）には、降伏電圧がゲート負電圧耐圧未満とされているツェナーダイオード（２３）が並列接続されていることを特徴とする請求項２に記載の電源回路。
【請求項４】
前記第１、第２抵抗（２１、２２）は、前記主スイッチング素子（１０）がオンからオフに切り換えられたとき、前記第１抵抗（２１）と前記第２抵抗（２２）との接続点の電位と前記主スイッチング素子（１０）の第２電極端子の電位との電位差が前記主スイッチング素子（１０）のゲート負電圧耐圧未満となる抵抗値とされていることを特徴とする請求項２に記載の電源回路。
【請求項５】
前記電位降下手段（２３）は、前記主スイッチング素子（１０）がオンからオフに切り替えられたときに電流が流れる降伏電圧を有し、当該降伏電圧は前記主スイッチング素子（１０）のゲート負電圧耐圧未満とされているツェナーダイオード（２３）であることを特徴とする請求項１に記載の電源回路。
【請求項６】
前記駆動回路（３０）は、ｐチャネル型の第１スイッチング素子（３１）と、Ｎチャネル型の第２スイッチング素子（３２）と、を有し、前記第１、第２スイッチング素子（３１、３２）は第１電極端子が共通接続されて前記主スイッチング素子（１０）のゲート端子に接続され、前記第２スイッチング素子（３２）の第２電極端子が前記第１抵抗（２１）と前記電位降下手段（２２、２３）との接続点に接続されており、
前記第２スイッチング素子（３２）がオンされたとき、前記主スイッチング素子（１０）のゲートの容量に蓄積された電荷が前記第２スイッチング素子（３２）および前記接続点を介して引き抜かれることを特徴とする請求項１ないし５のいずれか１つに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル型の主スイッチング素子を備えてなる降圧型の電源回路に関するものである。
【背景技術】
【０００２】
従来より、例えば、特許文献１には、主スイッチング素子としてＮチャネル型のＭＯＳＦＥＴを用いてなる電源回路が提案されている。具体的には、主スイッチング素子は、ドレイン端子が動力用高圧電源に接続されており、ソース端子がコイルおよび平滑用コンデンサを介して接地されている。また、ソース端子は、フライバックダイオードのカソード端子に接続されている。そして、ゲート端子は駆動回路に接続されており、この駆動回路は、ソース端子と、コイルおよびフライバックダイオードのカソード端子との接続点に接続されている。
【０００３】
このような電源回路では、駆動回路からゲートの容量に電荷が蓄積され、ゲート端子の電位がソース端子の電位より高くなると主スイッチング素子に電流が流れる。そして、主スイッチング素子がオフされる際には、ゲートの容量に蓄積された電荷が駆動回路、駆動回路とソース端子との接続点を介して引き抜かれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１９１６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような電源回路では、ゲートの容量に蓄積された電荷は駆動回路、駆動回路とソース端子との接続点を介して引き抜かれるが、現状では、電荷を引き抜く期間を短くしたいという要望がある。この場合、単純には、主スイッチング素子の面積を大きくして主スイッチング素子のオン抵抗を下げることが考えられるが、主スイッチング素子の面積を大きくすることによって回路全体が大型化してしまうという問題がある。
【０００６】
本発明は上記点に鑑みて、主スイッチング素子の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く引き抜き期間を短くすることができる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１電極端子が電源（７０）に接続されるＮチャネル型の主スイッチング素子（１０）と、主スイッチング素子（１０）のオン、オフを制御する駆動回路（３０）と、主スイッチング素子（１０）の第２電極端子に接続される負バイアス回路（２０）と、を備え、負バイアス回路（２０）は、接地された第１抵抗（２１）と、当該第１抵抗（２１）と第２電極端子との間に配置され、電流が流れることによって第２電極端子との接続点の電位を第１抵抗（２１）との接続点の電位より低くする電位降下手段（２２、２３）と、を有し、駆動回路（３０）は、主スイッチング素子（１０）のゲート端子に接続されていると共に第１抵抗（２１）と電位降下手段（２２、２３）との接続点に接続されており、主スイッチング素子（１０）がオフされたとき、主スイッチング素子（１０）のゲートに蓄積された電荷が駆動回路（３０）および第１抵抗（２１）と電位降下手段（２２、２３）との接続点を介して引き抜かれることを特徴としている。
【０００８】
このような電源回路では、駆動回路（３０）を第１抵抗（２１）と電位降下手段（２２、２３）との接続点に接続している。このため、主スイッチング素子（１０）のゲートの容量に蓄積された電荷を引き抜く際、ゲート端子が第２電極端子に対して負電圧に接続されることになる。したがって、駆動回路（３０）が主スイッチング素子（１０）の第２電極端子と同電位となる接続点に接続されている従来の電源回路と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。すなわち、主スイッチング素子（１０）の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。そして、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができるため、スイッチング損失を低減することができる。
【０００９】
例えば、請求項２に記載の発明のように、電位降下手段（２２）を第１抵抗（２１）と直列接続される第２抵抗（２２）とすることができる。
【００１０】
この場合、請求項３に記載の発明のように、第２抵抗（２２）には、降伏電圧が主スイッチング素子（１０）のゲート負電圧耐圧未満とされているツェナーダイオード（２３）を並列接続することができる。なお、主スイッチング素子（１０）のゲート負電圧耐圧とは、第２電極端子に対してゲート端子に負電圧が印加されたときに主スイッチング素子（１０）が破壊される電圧のことである。
【００１１】
これによれば、ツェナーダイオード（２３）の降伏電圧が主スイッチング素子（１０）のゲート負電圧耐圧未満とされており、主スイッチング素子（１０）に大電流が流れるような場合には、ツェナーダイオード（２３）に電流が流れて第１抵抗（２１）と第２抵抗（２２）との接続点の電位はツェナーダイオード（２３）の降伏電圧に依存することになる。このため、主スイッチング素子（１０）をオフしたときに、主スイッチング素子（１０）が破壊されることを抑制することができる。言い換えると、主スイッチング素子（１０）に大電流を流すこともでき、主スイッチング素子（１０）の第１電極端子に接続される電源（７０）の範囲を広くすることができる。
【００１２】
また、請求項４に記載の発明のように、第１、第２抵抗（２１、２２）は、主スイッチング素子（１０）がオンからオフに切り換えられたとき、第１抵抗（２１）と第２抵抗（２２）との接続点の電位と主スイッチング素子（１０）の第２電極端子の電位との電位差が主スイッチング素子（１０）のゲート負電圧耐圧未満となる抵抗値とされているものとすることができる。
【００１３】
これによれば、主スイッチング素子（１０）をオフしたときに、ツェナーダイオード（２３）を備えなくても主スイッチング素子（１０）が破壊されることを抑制することができる。
【００１４】
さらに、請求項５に記載の発明のように、電位降下手段（２３）は、主スイッチング素子（１０）がオンからオフに切り替えられたときに電流が流れる降伏電圧を有し、当該降伏電圧は主スイッチング素子（１０）のゲート負電圧耐圧未満とされているツェナーダイオード（２３）とすることができる。
【００１５】
このように電位降下手段（２３）を構成しても、主スイッチング素子（１０）が破壊されることを抑制することができる。
【００１６】
また、請求項６に記載の発明のように、駆動回路（３０）は、ｐチャネル型の第１スイッチング素子（３１）と、Ｎチャネル型の第２スイッチング素子（３２）と、を有し、第１、第２スイッチング素子（３１、３２）は第１電極端子が共通接続されて主スイッチング素子（１０）のゲート端子に接続され、第２スイッチング素子（３２）の第２電極端子が第１抵抗（２１）と電位降下手段（２２、２３）との接続点に接続され、第２スイッチング素子（３２）がオンされたとき、主スイッチング素子（１０）のゲートの容量に蓄積された電荷が第２スイッチング素子（３２）およびこの接続点を介して引き抜かれるものとすることができる。
【００１７】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態における電源回路の回路構成を示す図である。
【図２】図１に示す電源回路のタイミングチャートである。
【図３】本発明の第２実施形態における電源回路の回路構成を示す図である。
【図４】本発明の第３実施形態における電源回路の回路構成を示す図である。
【発明を実施するための形態】
【００１９】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態における電源回路の回路構成を示す図であり、降圧型の電源回路に適用したものである。
【００２０】
図１に示されるように、電源回路は、主スイッチング素子１０、負バイアス回路２０、駆動回路３０、制御回路４０、チャージポンプ回路５０、変換回路６０を備えて構成されている。
【００２１】
主スイッチング素子１０は、本実施形態では、Ｎチャネル型のＭＯＳＦＥＴとされている。そして、ドレイン端子が動力用高圧電源７０に接続され、ソース端子が負バイアス回路２０に接続されていると共に変換回路６０に接続され、ゲート端子が駆動回路３０に接続されている。このような主スイッチング素子１０は、ゲート端子の電位がソース端子より高くなると電流が流れる。なお、本実施形態では、ドレイン端子が本発明の第１電極端子に相当し、ソース端子が本発明の第２電極端子に相当している。また、本実施形態では、動力用高圧電源が本発明の電源に相当している。
【００２２】
負バイアス回路２０は、接地された第１抵抗２１と、第１抵抗２１と直列接続されると共に主スイッチング素子１０のソース端子と接続される第２抵抗２２と、第２抵抗２２と並列接続されるツェナーダイオード２３とを備えている。ツェナーダイオード２３は、降伏電圧が主スイッチング素子１０のゲート負電圧耐圧未満とされている。すなわち、主スイッチング素子１０に大電流が流れるような場合には、第１抵抗２１と第２抵抗２２との接続点の電位がツェナーダイオード２３の降伏電圧に依存するようになっている。なお、主スイッチング素子１０のゲート負電圧耐圧とは、ソース端子に対してゲート端子に負電圧が印加されたときに主スイッチング素子１０が破壊される電圧のことである。
【００２３】
以下では、主スイッチング素子１０のソース端子と第２抵抗２２との接続点を接続点Ａ、第１抵抗２１と第２抵抗２２との接続点を接続点Ｂとして説明する。また、本実施形態では、第２抵抗２２に電流が流れると接続点Ｂの電位が接続点Ａの電位より低くなるため、第２抵抗２２が本発明の電位降下手段に相当している。
【００２４】
駆動回路３０は、主スイッチング素子１０のオン、オフを切り替えるものであり、ｐチャネル型のＭＯＳＦＥＴで構成される第１スイッチング素子３１と、Ｎチャネル型のＭＯＳＦＥＴで構成される第２スイッチング素子３２とを備えている。
【００２５】
第１スイッチング素子３１のソース端子はチャージポンプ回路５０に接続されている。そして、第２スイッチング素子３２のソース端子は負バイアス回路２０における接続点Ｂに接続されている。また、第１、第２スイッチング素子３１、３２は、ドレイン端子が共通接続されており、当該ドレイン端子が主スイッチング素子１０のゲート端子に接続されている。さらに、第１、第２スイッチング素子３１、３２のゲート端子は共通接続されており、当該ゲート端子は制御回路４０に接続されている。
【００２６】
制御回路４０は、駆動回路３０に制御信号を出力して第１、第２スイッチング素子３１、３２のオン、オフを切り替えるものである。具体的には、この制御回路４０は、出力端子８０に接続されており、主スイッチング素子１０が一旦オンされた後は、出力端子８０の電位がほぼ一定となるようにデューティ比を調整した制御信号を駆動回路３０に出力する。本実施形態では、出力端子８０の電位に基づいて、ローレベルの信号（以下では、単にロー信号という）を出力して第１スイッチング素子３１をオンすると共に第２スイッチング素子３２をオフし、ハイレベルの信号（以下では、単にハイ信号という）を出力して第１スイッチング素子３１をオフすると共に第２スイッチング素子３２をオンする。
【００２７】
チャージポンプ回路５０は、第１スイッチング素子３１のソース端子に接続され、第１スイッチング素子３１が制御回路４０にてオンされると、第１スイッチング素子３１を介して主スイッチング素子１０のゲート端子に電荷を供給する。
【００２８】
変換回路６０は、コイル６１と、当該コイル６１と直列接続された平滑用コンデンサ６２と、フライバックダイオード６３とを備えている。そして、コイル６１の一方の端子と、フライバックダイオード６３のカソード端子とが接続されていると共にこの接続点が接続点Ａを介して主スイッチング素子１０のソース端子に接続されている。また、コイル６１の他方の端子が平滑用コンデンサ６２の正極端子および出力端子８０に接続されている。そして、フライバックダイオード６３のアノード端子および平滑用コンデンサ６２の負極端子は接地されている。以上が本実施形態における電源回路の構成である。
【００２９】
次に、上記電源回路の作動について説明する。図２は、図１に示す電源回路のタイミングチャートであり、（ａ）は主スイッチング素子１０のゲート端子の電位ＶＧ、接続点Ａ（主スイッチング素子１０のソース端子）の電位ＶＡ、接続点Ｂの電位ＶＢを示し、（ｂ）は主スイッチング素子１０に流れる電流ＩＱ、（ｃ）はコイル６１に流れる電流ＩＬ、（ｄ）はフライバックダイオード６３に流れる電流ＩＤを示している。
【００３０】
図２（ａ）に示されるように、制御回路４０からロー信号が入力されると第１スイッチング素子３１がオンし、チャージポンプ回路５０から第１スイッチング素子３１を介して主スイッチング素子１０のゲートの容量（ゲート端子）に電荷が蓄積され、ゲート端子の電位ＶＧが上昇してソース端子の電位ＶＡより高くなる。そして、図２（ｂ）に示されるように、主スイッチング素子１０に流れる電流ＩＱが次第に増加する。また、これに伴って、図２（ｃ）に示されるように、コイル６１に流れる電流も次第に増加するため、出力端子８０の電位も上昇する。
【００３１】
なお、図２では、主スイッチング素子１０のゲートの容量に電荷が蓄積された後の状態を示してある。また、主スイッチング素子１０に流れる電流ＩＱは、コイル６１に流れていると共に第１、第２抵抗２１、２２を介してグランドにも流れている。このため、接続点Ｂの電位ＶＢは、接続点Ａの電位ＶＡより低くなる。
【００３２】
その後、出力端子８０の電位が所定値に達した時点Ｔ１では、制御回路４０は第１、第２スイッチング素子３１、３２の各ゲート端子にハイ信号を印加し、第１スイッチング素子３１をオフする共に第２スイッチング素子３２をオンする。このため、時点Ｔ１以降では、主スイッチング素子１０のゲートの容量に蓄積された電荷が第２スイッチング素子３２、接続点Ｂ、第１抵抗２１を介してグランドに放出され、ゲート端子の電位ＶＧが次第に低下していく。このとき、接続点Ｂの電位ＶＢは、接続点Ａの電位ＶＡより低いため、第２スイッチング素子３２のソース端子を接続点Ａに接続してゲートの容量に蓄積された電荷を引き抜く場合と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。
【００３３】
なお、上記のように、時点Ｔ１がゲートの容量に蓄積された電荷を引き抜く期間の始点となる。また、第２スイッチング素子３２をオンしても主スイッチング素子１０には少数キャリアが存在するため、図２（ｂ）に示されるように、所定の蓄積期間が経過する時点Ｔ２までは主スイッチング素子１０に流れる電流ＩＱは増加し続け、図２（ｃ）に示されるように、コイル６１に流れる電流ＩＬも増加し続ける。このため、接続点Ａの電位ＶＡおよび接続点Ｂの電位ＶＢは時点Ｔ２まで一定となる。また、第１、第２抵抗２１、２２に流れる電流も増加し続ける。
【００３４】
その後、時点Ｔ１から所定の蓄積期間が経過した時点Ｔ２以降では、図２（ｂ）に示されるように、主スイッチング素子１０に流れる電流ＩＱが減少する。これにより、図２（ｃ）に示されるように、コイル６１に流れる電流ＩＬの増加量も低減するため、図２（ａ）に示されるように、接続点Ａの電位ＶＡが急峻に低下していく。このとき、主スイッチング素子１０には電流ＩＱが流れており、接続点Ｂの電位ＶＢは接続点Ａの電位ＶＡより必ず低くなるため、接続点Ａの電位ＶＡの低下に伴って接続点Ｂの電位ＶＢも急峻に低下していく。
【００３５】
その後、時点Ｔ３では、図２（ｂ）に示されるように、主スイッチング素子１０に流れる電流ＩＱがゼロとなる。つまり、時点Ｔ１から時点Ｔ３までの期間がゲートの容量に蓄積された電荷を引き抜く期間である。そして、図２（ｃ）に示されるように、コイル６１に流れる電流ＩＬの増加量もゼロとなり、コイル６１に流れる電流ＩＬの接線の傾きがゼロとなって接続点Ａの電位ＶＡがゼロとなる。また、主スイッチング素子１０に流れる電流ＩＱがゼロとなることによって、第２抵抗２２にも電流が流れないため、接続点Ｂの電位ＶＢもゼロとなる。すなわち、時点Ｔ３では、接続点Ｂの電位ＶＢと接続点Ａの電位ＶＡとが等しくなる。なお、時点Ｔ２から時点Ｔ３の間に主スイッチング素子１０に流れる電流ＩＱがスイッチング損失となり、図２（ｂ）ではハッチングを施してある。
【００３６】
時点Ｔ３以降では、フライバックダイオード６３がオンとなって電流ＩＤが流れ、この電流ＩＤがフライバックダイオード６３、コイル６１、平滑用コンデンサ６２に流れる。そして、コイル６１に蓄えられたエネルギーが出力端子８０に供給されることで出力端子８０の電圧がほぼ一定に保たれる。
【００３７】
なお、このとき、フライバックダイオード６３から第２抵抗２２、第１抵抗２１にも電流が流れ込むため、図２（ａ）に示されるように、接続点Ａの電位ＶＡおよび接続点Ｂの電位ＶＢが負になる。具体的には、第２抵抗２２、第１抵抗２１、グランドの順に電流が流れるため、接続点Ａの電位ＶＡが接続点Ｂの電位ＶＢより低くなる。また、主スイッチング素子１０のゲート端子の電位ＶＧも接続点Ｂの電位ＶＢの低下に伴って負になる。
【００３８】
以上説明したように、本実施形態では、駆動回路３０における第２スイッチング素子３２のソース端子を接続点Ａより電位が低くなる接続点Ｂに接続している。このため、主スイッチング素子１０のゲートの容量に蓄積された電荷を引き抜く際、ゲート端子がソース端子に対して負電圧に接続されることになる。したがって、駆動回路３０における第２スイッチング素子３２のソース端子が主スイッチング素子１０のソース端子が接続される接続点Ａに接続されている電源回路と比較して、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。すなわち、主スイッチング素子１０の面積を大きくすることなく、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができる。そして、ゲートの容量に蓄積された電荷を引き抜く期間を短くすることができるため、スイッチング損失を低減することができる。
【００３９】
さらに、本実施形態では、第２抵抗２２に並列にツェナーダイオード２３を備えている。そして、ツェナーダイオード２３の降伏電圧を主スイッチング素子１０のゲート負電圧未満となるようにしている。このため、主スイッチング素子１０に大電流が流れるような場合には、ツェナーダイオード２３に電流が流れることになり、接続点Ｂの電位がツェナーダイオード２３の降伏電圧に依存することになる。このため、主スイッチング素子１０をオフしたときに、主スイッチング素子１０が破壊されることを抑制することができる。さらに、上記ツェナーダイオード２３を備えているため、主スイッチング素子１０に大電流を流すことができ、主スイッチング素子１０のドレイン端子に接続される動力用高圧電源７０の範囲の適用性を広くすることができる。
【００４０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、負バイアス回路２０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図３は、本実施形態における電源回路の回路構成を示す図である。
【００４１】
図３に示されるように、本実施形態では、負バイアス回路２０にツェナーダイオード２３が備えられていない。そして、第１、第２抵抗２１、２２は、主スイッチング素子１０がオンからオフに切り替えられるときの接続点Ｂの電位と接続点Ａとの電位差が主スイッチング素子１０のゲート負電圧耐圧未満となるように抵抗値が設定されている。
【００４２】
このように、第１、第２抵抗２１、２２の抵抗値を適宜設定することにより、ツェナーダイオード２３を備えなくても主スイッチング素子１０が破壊されることを抑制することができ、上記第１実施形態と同様の効果を得つつ、上記第１実施形態より部品点数を削減することができる。
【００４３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、負バイアス回路２０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図４は、本実施形態における電源回路の回路構成を示す図である。
【００４４】
図４に示されるように、本実施形態では、負バイアス回路２０に第２抵抗２２が備えられていない。そして、ツェナーダイオード２３は、主スイッチング素子１０がオンからオフに切り替えられたときも電流が流れ、主スイッチング素子１０のゲート負電圧耐圧未満の降伏電圧とされている。なお、本実施形態では、ツェナーダイオード２３が本発明の電位降下手段に相当する。
【００４５】
このように、ツェナーダイオード２３の降伏電圧を設定することによって主スイッチング素子１０が破壊されることを抑制することができ、上記第１実施形態と同様の効果を得つつ、上記第１実施形態より部品点数を削減することができる。
【００４６】
（他の実施形態）
上記各実施形態では、主スイッチング素子１０としてＭＯＳＦＥＴを例に挙げて説明したが、主スイッチング素子１０としてＩＧＢＴを用いることもできる。この場合は、エミッタ端子が第１電極端子に相当し、コレクタ端子が第２電極端子に相当する。
【００４７】
また、上記各実施形態では、駆動回路３０における第１スイッチング素子３１がチャージポンプ回路５０と接続されている例について説明したが、駆動回路３０における第１スイッチング素子３１がブーストラップ回路に接続されていてもよい。
【符号の説明】
【００４８】
１０    主スイッチング素子
２０    負バイアス回路
２１    第１抵抗
２２    第２抵抗
２３    ツェナーダイオード
３０    駆動回路
４０    制御回路
５０    チャージポンプ回路
６０    変換回路
【図１】
2013038915.tif 000003
【図２】
2013038915.tif 000004
【図３】
2013038915.tif 000005
【図４】
2013038915.tif 000006