(57)【要約】【課題】ノーマリオン型のパワー素子を用いてノーマリオフ動作を実現する半導体装置において、スイッチング時におけるリンギングを抑制する。【解決手段】ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、インターポーザ８を介して積層されている。ノーマリオン型のＧａＮトランジスタ３とノーマリオフ型のＭＯＳトランジスタ４とはカスコード接続されている。ＧａＮトランジスタ３のソース電極パッド３２およびＭＯＳトランジスタ４のドレイン電極パッド４１と、ＧａＮトランジスタ３のゲート電極パッド３３およびＭＯＳトランジスタ４のソース電極パッド４２とが、それぞれインターポーザ８に形成されたスルーホール８２，８３を通じて接続されている。【選択図】図２
2013222905.tif 000002
【特許請求の範囲】
【請求項１】
電極形成面に形成された、第１ドレイン電極パッド、第１ソース電極パッドおよび第１ゲート電極パッドを有するノーマリオン型のパワー素子と、
電極形成面に形成された、第２ドレイン電極パッド、第２ソース電極パッドおよび第２ゲート電極パッドを有し、前記パワー素子のスイッチング動作を制御するように前記パワー素子とカスコード接続されるノーマリオフ型の制御素子と、
前記パワー素子が一方の面に実装されるとともに、前記制御素子が他方の面に実装される両面実装基板とを備え、
前記パワー素子および前記制御素子が前記両面実装基板を介して積層されており、
前記第１ソース電極パッドおよび前記第２ドレイン電極パッドと、前記第１ゲート電極パッドおよび前記第２ソース電極パッドとが、それぞれ前記両面実装基板に形成された貫通孔を通じて接続されていることを特徴とする半導体装置。
【請求項２】
前記パワー素子が発する熱を放出する放熱器をさらに備え、
前記制御素子がダイパッド上に配置され、前記放熱器が前記パワー素子における前記電極形成面と反対側の面に取り付けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体装置のドレイン電極およびゲート電極が前記両面実装基板に形成されており、前記ドレイン電極が前記第１ドレイン電極パッドに接続され、前記ゲート電極が前記第２ゲート電極パッドに接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記パワー素子がダイパッド上に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記パワー素子がＧａＮ層を有する電界効果トランジスタであり、
前記制御素子がＭＯＳ型の電界効果トランジスタであることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置をスイッチング素子として備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオン型のパワー素子を含む半導体装置およびその半導体装置を備える電子機器に関する。
【背景技術】
【０００２】
家電等の省消費電力化に対応して、パワーデバイスやパワーモジュールなどの半導体装置の低損失化が重要視されている。このような状況において、さらなる低損失化を図ることを目的として、ワイドバンドギャップ半導体を使ったパワーデバイスなどの半導体装置の開発が進められている。
【０００３】
特に、ＧａＮ（窒化ガリウム）系のIII族窒化物半導体を材料とした電界効果トランジスタ（ＦＥＴ）は、低オン抵抗が期待される利点から、様々な半導体装置の開発が進められている。窒化ガリウム系の電界効果トランジスタとしては、ＧａＮとＡｌＧａＮ（窒化アルミニウムガリウム）とのヘテロ構造を利用したＡｌＧａＮ／ＧａＮ ＨＦＥＴ（Heterojunction FET）が知られている。このＡｌＧａＮ／ＧａＮ ＨＦＥＴは、低オン抵抗、高速動作、高耐圧、高耐熱性といった特長を有していることから、注目されている。
【０００４】
しかしながら、上記のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、通常、ノーマリオン型の電界効果トランジスタであるため、ゲート電圧が０Ｖの時にオン状態であり、オフ状態とするにはゲートに負電圧を印加しなければならない。パワーデバイスは、大電流を扱うために、ゼロバイアス時に電流を遮断するノーマリオフ型であることが求められる。したがって、ＡｌＧａＮ／ＧａＮ ＨＦＥＴのようなノーマリオン型の電界効果トランジスタは、そのままではパワーデバイスとして使用できないという問題がある。
【０００５】
このような問題に対して、特許文献１には、デプレッションモード（ノーマリオン）のＧａＮベースＦＥＴを使用し、かつエンハンスメントモード（ノーマリオフ）のＦＥＴとして機能する半導体装置が記載されている。特許文献１には、この半導体装置として、ＧａＮベースのデプレッションモードＦＥＴ（パワー素子）と、シリコンまたはＧａＡｓベースのデバイスで構成されるエンハンスメントモードＦＥＴ（制御素子）とがカスコード接続される回路が挙げられている。
【０００６】
また、特許文献２には、ノーマリオン型の能動素子を用いてノーマリオフ動作を実現するための半導体装置が開示されている。この半導体装置は、ノーマリオン型電界効果トランジスタとノーマリオフ型電界効果トランジスタとがカスコード接続されている。この半導体装置は、第２の電界効果トランジスタの制御電極の電圧を正電圧とすることによりオン動作をするノーマリオフ型のトランジスタとして動作する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２０１０−５２２４３２号公報（２０１０年７月１日公表）
【特許文献２】特開２０１１−２９３８６号公報（２０１１年２月１０日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１，２に記載された上記のような半導体装置においては、一般に、パワー素子と制御素子との間の接続がワイヤにてなされている。特に、特許文献２に記載された半導体装置などでは、例えば、図９に示すような配線構造を有している。
【０００９】
図９に示す半導体装置２０１は、実装基板２０２上にパワー素子２０３および制御素子２０４が実装されている。パワー素子２０３は、電極形成面に、ドレイン電極パッド２０３１、ソース電極パッド２０３２およびゲート電極パッド２０３３を有している。一方、制御素子２０４は、電極形成面に、ドレイン電極パッド２０４１、ソース電極パッド２０４２およびゲート電極パッド２０４３を有している。
【００１０】
パワー素子２０３のソース電極パッド２０３２と制御素子２０４のドレイン電極パッド２０４１とは、ワイヤ２０８を介して接続されている。また、パワー素子２０３のゲート電極パッド２０３と制御素子２０４のソース電極パッド２０４２とは、ワイヤ２０９で接続されている。
【００１１】
ドレイン電極パッド２０３１は、ドレイン端子２０５に接続されている。ソース電極パッド２０４２は、ソース端子２０６に接続されている。また、ゲート電極パッド２０４３は、ゲート端子２０７に接続されている。
【００１２】
上記のように構成される半導体装置２０１において、ワイヤ２０９，２１０は寄生インダクタンスを生じるので、この寄生インダクタンスによって、制御素子２０４のスイッチング（オン／オフ）時にリンギングが発生する。
【００１３】
図１０に、スイッチング動作時における半導体装置２０１のゲート−ソース間電圧およびドレイン−ソース間電圧のシミュレーションによる変化を示す。このシミュレーションでは、ワイヤ２０９，２１０の寄生インダクタンスが５ｎＨであり、この場合、スイッチング時に、ドレイン−ソース間電圧Ｖｄｓおよびゲート−ソース間電圧Ｖｇｓが大きく変動することがわかる。
【００１４】
リンギングが発生すると、応答特性の悪化や余分な電力消費を生じる。特に、半導体装置を用いて電源などをオン／オフさせる場合、半導体装置のスイッチングオフ時には、瞬時に電圧がゼロとなることが理想であり、オーバーシュートが閾値を超えてしまうことは、電圧が印加される機器の動作上好ましくない。また、ＧａＮ系の電界効果トランジスタは、オン時の立ち上がりが速いために、ノイズの影響を受けやすい。したがって、半導体装置のスイッチング動作を安定させるためには、リンギングを極力小さく抑えることが重要である。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ノーマリオン型のパワー素子を用いてノーマリオフ動作を実現する半導体装置において、スイッチング時にリンギングを抑制することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、上記の課題を解決するために、電極形成面に形成された、第１ドレイン電極パッド、第１ソース電極パッドおよび第１ゲート電極パッドを有するノーマリオン型のパワー素子と、電極形成面に形成された、第２ドレイン電極パッド、第２ソース電極パッドおよび第２ゲート電極パッドを有し、前記パワー素子のスイッチング動作を制御するように前記パワー素子とカスコード接続されるノーマリオフ型の制御素子と、
前記パワー素子が一方の面に実装されるとともに、前記制御素子が他方の面に実装される両面実装基板とを備え、前記パワー素子および前記制御素子が前記両面実装基板を介して積層されており、前記第１ソース電極パッドおよび前記第２ドレイン電極パッドと、前記第１ゲート電極パッドおよび前記第２ソース電極パッドとが、それぞれ前記両面実装基板に形成された貫通孔を通じて接続されていることを特徴としている。
【００１７】
上記の構成では、パワー素子および制御素子が、両面実装基板に実装されることにより、両面実装基板を介して積層される。これにより、パワー素子および制御素子を近接して配置することができる。また、第１ソース電極パッドおよび第２ドレイン電極パッドと、第１ゲート電極パッドおよび第２ソース電極パッドとが、それぞれ両面実装基板に形成された貫通孔を通じて接続されている。
【００１８】
これにより、これらの電極パッドが極めて短い距離で接続されるので、電極パッド間の接続部に生じる寄生インダクタンスが小さく抑えられる。それゆえ、寄生インダクタンスによる半導体装置の電気的特性への影響を抑えることが可能となる。したがって、リンギングが収束するまでの時間を短縮することができる。
【００１９】
前記半導体装置は、前記パワー素子が発する熱を放出する放熱器をさらに備え、前記制御素子がダイパッド上に配置され、前記放熱器が前記パワー素子における前記電極形成面と反対側の面に取り付けられていることが好ましい。
【００２０】
上記の構成では、パワー素子の発熱量が多い場合、パワー素子から発された熱がインターポーザから制御素子を経由してダイパッドに伝導していく。このため、制御素子の熱抵抗が大きくなるので、これを回避するにはパワー素子の消費電力を制限する必要がある。これに対し、パワー素子に放熱器を取り付けることにより、パワー素子の放熱が促進される。これにより、消費電力の制限を緩和することができる。したがって、ＧａＮ系の電界効果トランジスタのような発熱量の多いパワー素子を用いる場合に、特に有効である。
【００２１】
前記半導体装置においては、半導体装置のドレイン電極およびゲート電極が前記両面実装基板に形成されており、前記ドレイン電極が前記第１ドレイン電極パッドに接続され、前記ゲート電極が前記第２ゲート電極パッドに接続されていることが好ましい。
【００２２】
上記の構成では、外部端子との電気的接続がパワー素子および制御素子に対してではなく、ドレイン電極およびゲート電極に対して行われる。それゆえ、パワー素子および制御素子がボンディングによる影響を受けることがない。
【００２３】
前記半導体装置において、前記パワー素子がダイパッド上に配置されていることが好ましい。
【００２４】
上記の構成では、パワー素子の発熱量が多い場合、パワー素子がダイパッド上に配置されることから、パワー素子から発する熱が、ダイパッドを介して効率的に放出される。また、制御素子の放熱量が少ない場合、制御素子の放熱のために前述のような放熱器を必要としない。
【００２５】
前記半導体装置において、前記パワー素子がＧａＮ層を有する電界効果トランジスタであり、前記制御素子がＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタであることが好ましい。
【００２６】
上記の構成では、パワー素子が、高耐圧、高速動作性、高耐熱性、低オン抵抗などの優れた性質を有しているＧａＮ層を有する電界効果トランジスタである。これにより、このようなパワー素子をＭＯＳ型の電界効果トランジスタ（制御素子）と組み合わせてノーマリオフ型として動作させる半導体装置において、上記のようにスイッチング特性を向上させることができる。
【００２７】
本発明に係る電子機器は、上記のいずれかの半導体装置をスイッチング素子として備えていることを特徴としている。
【００２８】
上記のように、半導体装置は、パワー素子と制御素子との間の接続部に生じる寄生インダクタンスによる半導体装置の電気的特性への影響が抑制されている。電子機器は、このような半導体装置がスイッチング素子として用いられている。これにより、スイッチング時における電圧変動の収束に至る時間が短縮されるので、消費電力を抑えながら安定して電子機器を動作させることができる。
【発明の効果】
【００２９】
本発明に係る半導体装置は、上記のように構成されることにより、半導体装置のスイッチング時に生じるリンギングを小さく抑えることができる。したがって、半導体装置によってスイッチング動作する電子機器の消費電力の低減および動作の安定化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係る半導体装置の回路構成を示す回路図である。
【図２】上記半導体装置の構造を示す斜視図である。
【図３】（ａ）は上記半導体装置が備えるインターポーザにおけるＧａＮトランジスタ実装面の構造を示す平面図であり、（ｂ）は上記ＧａＮトランジスタの電極形成面の構造を示す平面図である。
【図４】（ａ）は上記半導体装置が備えるインターポーザにおけるＭＯＳトランジスタ実装面の構造を示す平面図であり、（ｂ）は上記ＭＯＳトランジスタの電極形成面の構造を示す平面図である。
【図５】スイッチング動作時における上記半導体装置のゲート−ソース間電圧およびドレイン−ソース間電圧のシミュレーションによる変化を示す図である。
【図６】（ａ）は上記半導体装置の構造を示す側面図であり、（ｂ）は上記半導体装置の構造を示す平面図である。
【図７】（ａ）はＧａＮトランジスタおよびＭＯＳトランジスタの配置が上記半導体装置とは逆となる半導体装置の構造を示す側面図であり、（ｂ）は当該半導体装置の構造を示す平面図である。
【図８】本発明の他の実施形態に係るモータ駆動システムの概略構成を示す回路図である。
【図９】従来の半導体装置におけるパワー素子と制御素子との接続構造を示す平面図である。
【図１０】スイッチング動作時における従来の半導体装置のゲート−ソース間電圧およびドレイン−ソース間電圧のシミュレーションによる変化を示す図である。
【発明を実施するための形態】
【００３１】
［実施形態１］
本発明に係る一実施形態について、図１〜図７を参照して以下に説明する。
【００３２】
〔半導体装置の回路構成および動作〕
図１は、本発明の実施形態に係る半導体装置１の回路構成を示す回路図である。
【００３３】
図１に示すように、半導体装置１は、ＧａＮトランジスタ３と、ＭＯＳトランジスタ４と、ドレイン電極５と、ソース電極６と、ゲート電極７とを備えている。
【００３４】
ＧａＮトランジスタ３（パワー素子）は、ＧａＮ層を有する電界効果トランジスタであり、ノーマリオン型のスイッチング能動素子である。このＧａＮトランジスタ３は、ドレイン電極パッド３１と、ソース電極パッド３２と、ゲート電極パッド３３とを有している。
【００３５】
ＭＯＳトランジスタ４は、（制御素子）は、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ノーマリオフ型のスイッチング能動素子である。このＭＯＳトランジスタ４は、ＧａＮトランジスタ３のスイッチング動作を制御するために設けられている。また、ＭＯＳトランジスタ４は、ドレイン電極パッド４１と、ソース電極パッド４２と、ゲート電極パッド４３とを有している。
【００３６】
ＧａＮトランジスタ３のドレイン電極パッド３１はドレイン電極５に接続され、ＧａＮトランジスタ３のソース電極パッド３２は、ＭＯＳトランジスタ４のドレイン電極パッド４１に接続されている。また、ＧａＮトランジスタ３のゲート電極パッド３３は、ＭＯＳトランジスタ４２のソース電極パッド４２に接続されている。このソース電極パッド４２は、ソース電極６に接続されている。ＭＯＳトランジスタ４のゲート電極パッド４３は、ゲート電極７に接続されている。
【００３７】
上記のように構成される半導体装置１は、ＧａＮトランジスタ３およびＭＯＳトランジスタ４がカスコード接続されている。これにより、ＭＯＳトランジスタ４がＧａＮトランジスタ３を駆動するので、半導体装置１がノーマリオフ型のスイッチング能動素子として動作する。
【００３８】
ゲート電極７に正の制御電圧が印加されていない状態では、ノーマリオフ型のＭＯＳトランジスタ４がオフしており、ノーマリオン型のＧａＮトランジスタ３は、ＭＯＳトランジスタ４のドレイン遮断電流値での電圧で定常状態となっている。この状態を半導体装置１のオフ状態という。
【００３９】
ゲート電極７に正の制御電圧が印加された状態では、ＭＯＳトランジスタ４がオンすることにより、ＧａＮトランジスタ３は、ソース電極パッド３２の電位が下降するので、ゲート電極パッド３３の電位が上昇することになり、オンする。この結果、ドレイン電極５とソース電極６との間が導通する。
【００４０】
〔半導体装置の構造〕
図２は、半導体装置１の構造を示す斜視図である。図３（ａ）は、半導体装置１が備えるインターポーザ８におけるＧａＮトランジスタ３を実装するＧａＮトランジスタ実装面の構造を示す平面図である。図３（ｂ）は、ＧａＮトランジスタ３の電極形成面の構造を示す平面図である。図４（ａ）は、インターポーザ８におけるＭＯＳトランジスタ４を実装するＭＯＳトランジスタ実装面の構造を示す平面図である。図４（ｂ）は、ＭＯＳトランジスタ４の電極形成面の構造を示す平面図である。
【００４１】
図２に示すように、半導体装置１は、ＭＯＳトランジスタ４上にＧａＮトランジスタ３が積層されるスタック構造によって構成されている。以下に、その構造について詳細に説明する。
【００４２】
半導体装置１は、上記の構造を得るためにインターポーザ８を備えるとともに、ＧａＮトランジスタ３の放熱用にヒートシンク９（放熱器）を備えている。
【００４３】
〈ＧａＮトランジスタおよびＭＯＳトランジスタの構造〉
ダイパッドとなるソース電極６上には、ＭＯＳトランジスタ４がダイボンドされている。ＭＯＳトランジスタ４のダイボンドされる面は、ソース電極面を形成している。図４（ｂ）にも示すように、ＭＯＳトランジスタ４は、ソース電極面とは反対側の電極形成面に、ドレイン電極パッド４１、ソース電極パッド４２およびゲート電極パッド４３が形成されている。ソース電極パッド４２は、ＭＯＳトランジスタ４のチップ本体内に貫通するように配置された導電体を介して上記のソース電極面と電気的に導通している。これにより、ソース電極パッド４２は、ソース電極６と電気的に接続されている。
【００４４】
ドレイン電極パッド４１（第２ドレイン電極パッド）は、電極形成面の中央に配置されている。ソース電極パッド４２（第２ソース電極パッド）は、ドレイン電極パッド４１の一方の側方に配置され、ゲート電極パッド４３（第２ゲート電極パッド）は、ドレイン電極パッド４１の他方の側方に配置されている。ドレイン電極パッド４１は、大きく正方形に形成されているのに対し、ソース電極パッド４２およびゲート電極パッド４３は、ドレイン電極パッド４１に比べてかなり小さい正方形に形成されている。また、ゲート電極パッド４３には、導電性の中継電極４４が一端部で接続されている。中継電極４４は、直方体形状をなす他端部を有しており、当該他端部がＭＯＳトランジスタ４の電極形成面からゲート電極７側に突き出すように配置されている。
【００４５】
ＧａＮトランジスタ３（パワー素子）は、一方の面にヒートシンク９が固着されている。また、ＧａＮトランジスタ３は、ヒートシンク９の固着面とは反対側の電極形成面に、２つのドレイン電極パッド３１、ソース電極パッド３２およびゲート電極パッド３３が形成されている。
【００４６】
図３（ｂ）にも示すように、ソース電極パッド３２（第１ソース電極パッド）は、長方形をなしており、電極形成面のほぼ中央に配置されている。ドレイン電極パッド３１（第１ドレイン電極パッド）は、ソース電極パッド３２の両側に配置されている。一方のドレイン電極パッド３１は長方形をなしており、他方のドレイン電極パッド３１はＬ字形状となるように一部が切り欠かれている。ゲート電極パッド３３（第１ゲート電極パッド）は、このゲート電極パッド３１が切り欠かれた領域に配置されている。
【００４７】
〈インターポーザの構造〉
インターポーザ８（両面実装基板）は、長方形をなす基板であり、ＧａＮトランジスタ３とＭＯＳトランジスタ４との間に介在している。また、インターポーザ８は、図３（ａ）および図４（ａ）にも示すように、一方の面にＧａＮトランジスタ３が実装され、他方の面にＭＯＳトランジスタ４が実装される。さらに、インターポーザ８は、ドレイン領域８１およびスルーホール８２〜８５（貫通孔）が形成されている。
【００４８】
スルーホール８２は、ＧａＮトランジスタ実装面におけるインターポーザ８のほぼ中央に形成されており、ＧａＮトランジスタ形成面がソース電極パッド３２の外形に沿った長方形に形成されている。一方、スルーホール８４は、ＭＯＳトランジスタ実装面のほぼ中央に形成されており、ドレイン電極パッド４１の外形に沿った正方形に形成されている。スルーホール８２，８４は、インターポーザ８を貫通する１つの穴を形成している。
【００４９】
ドレイン領域８１は、スルーホール８２の３辺側を取り囲むような形状に形成されている導電性の領域である。このドレイン領域８１におけるスルーホール８２の長辺側の側方の領域は、ドレイン電極パッド接続領域Ａ２となる。ドレイン電極パッド接続領域Ａ２は、それぞれ対応するドレイン電極パッド３１が接続されるように、ドレイン電極パッド３１と同じ形状に形成されている。また、ドレイン領域８１におけるスルーホール８２の短辺側（インターポーザ８の一端側）の領域には、ドレイン電極５が配置されている。このドレイン電極５は、ドレイン電極パッド接続領域Ａ２の付近まで伸びるような長方形に形成されている。
【００５０】
インターポーザ８におけるドレイン電極５の配置された端部と対向する端部には、ゲート電極７が配置されている。ゲート電極７は、ドレイン電極５と同形状に形成されている。
【００５１】
スルーホール８３は、一方のドレイン電極パッド接続領域Ａ２が切り欠かれた領域に、ゲート電極パッド３３およびソース電極パッド４２が挿入されるように正方形に形成されている。また、スルーホール８３は、ＧａＮトランジスタ実装面とＭＯＳトランジスタ実装面との間を貫通するように形成されている。
【００５２】
スルーホール８５は、前述の中継電極４４が挿入されるように中継電極４４の他端部の外形に沿った形状に形成されている。また、スルーホール８５は、インターポーザ８を貫通してゲート電極７の裏面に開口するように形成されている。
【００５３】
上記のように構成されるインターポーザ８において、ＧａＮトランジスタ実装面には、スルーホール８２，８３およびドレイン電極パッド接続領域Ａ２を含むＧａＮトランジスタ実装領域Ａ１にＧａＮトランジスタ３が実装される。また、インターポーザ８において、ＭＯＳトランジスタ実装面には、スルーホール８３，８４を含むＭＯＳトランジスタ実装領域Ａ３にＭＯＳトランジスタ４が実装される。
【００５４】
〈インターポーザによる両トランジスタの電気的接続〉
ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、上記のように構成されるインターポーザ８に実装されることにより、近接して配置される。これにより、ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、図１に示す回路を構成するように互いに電気的に接続される。
【００５５】
具体的には、ＧａＮトランジスタ３のソース電極パッド３２とＭＯＳトランジスタ４のドレイン電極パッド４１とは、スルーホール８２，８４を介して直接接することにより、電気的に接続される。また、ＧａＮトランジスタ３のゲート電極パッド３３とＭＯＳトランジスタ４のソース電極パッド４２とは、スルーホール８３を介して直接接することにより、電気的に接続される。さらに、ＭＯＳトランジスタ４のゲート電極パッド４３とゲート電極７とは、中継電極４４がスルーホール８５を介してゲート電極７と直接接することにより、電気的に接続される。
【００５６】
それゆえ、ソース電極パッド３２とドレイン電極パッド４１との接続、およびゲート電極パッド３３とソース電極パッド４２との接続を極めて短い距離で行うことができる。したがって、これらの接続部の寄生インダクタンスを小さく抑えることが可能となる。
【００５７】
〈半導体装置における寄生インダクタンス低減効果〉
上記のように、半導体装置１は、インターポーザ８に実装した状態でＧａＮトランジスタ３およびＭＯＳトランジスタ４を電気的に接続している。これにより、従来のワイヤによる接続と比較して大幅に寄生インダクタンスを低減することができる。以下に、その効果について説明する。
【００５８】
図５は、スイッチング動作時における半導体装置１のゲート−ソース間電圧およびドレイン−ソース間電圧のシミュレーションによる変化を示す図である。
【００５９】
このシミュレーションでは、上記のソース電極パッド３２とドレイン電極パッド４１との接続部、およびゲート電極パッド３３とソース電極パッド４２との接続部に生じる寄生インダクタンスが２ｎＨである。この場合、図５に示すように、スイッチング時に、半導体装置１のドレイン−ソース間電圧Ｖｄｓおよびゲート−ソース間電圧Ｖｇｓのリンギングが、小さく抑えられていることがわかる。これにより、半導体装置１のスイッチング時に生じるリンギングは、図１０に示すドレイン−ソース間電圧Ｖｄｓおよびゲート−ソース間電圧Ｖｇｓのリンギングと比べて大幅に低減している。
【００６０】
したがって、応答特性の改善を図ることができるとともに、リンギングによる余分な電力消費を低減することができる。また、半導体装置１を用いた電源のスイッチングオフ時には、電圧がゼロになるまでの時間を短縮することができる。それゆえ、電源によって電圧が印加される機器の動作を安定させることができる。
【００６１】
〔半導体装置における両トランジスタの積層形態〕
前述のように、半導体装置１においては、ＭＯＳトランジスタ４がダイパッド（ソース電極６）上に実装され、ＧａＮトランジスタ３がＭＯＳトランジスタ４上にインターポーザ８を介して実装されている。これに対して、ＧａＮトランジスタ３とＭＯＳトランジスタ４とが逆に積層されてもよい。以下に、これらの構造の比較について説明する。
【００６２】
図６（ａ）および（ｂ）は、それぞれ半導体装置１の構造を示す側面図および平面図である。図７（ａ）および（ｂ）は、それぞれ、ＧａＮトランジスタおよびＭＯＳトランジスタの配置が半導体装置１とは逆となる半導体装置２の構造を示す側面図および平面図である。
【００６３】
〈第１の積層構造〉
図６（ａ）および（ｂ）に示すように、半導体装置１は、さらに樹脂モールド１０、放熱板１１、ソース端子１２、ドレイン端子１３、ゲート端子１４およびクリップ１５，１６を備えている。
【００６４】
半導体装置１は、ＧａＮトランジスタ３、ＭＯＳトランジスタ４およびインターポーザ８の全体と、ソース電極６の底面を除く部分と、ソース端子１２、ドレイン端子１３およびゲート端子１４の一端側とが、樹脂モールド１０に覆われている。ドレイン端子１３およびゲート端子１４は、その一端がソース電極６に所定の間隔をおいて近接するように配置されている。ソース端子１２は、ドレイン端子１３およびゲート端子１４の間に配置されており、ソース電極６と一体に形成されている。
【００６５】
放熱板１１は、ソース電極６と一体に形成され、樹脂モールド１０の外部に露出するように設けられている。この放熱板１１は、ソース電極６上に実装されたＭＯＳトランジスタ４が発する熱を外部に放出するために設けられている。
【００６６】
ＭＯＳトランジスタ４は、ソース電極６上に配置されている。インターポーザ８は、ＭＯＳトランジスタ４上に配置されている。インターポーザ８に形成されたドレイン電極５は、クリップ１５を介してドレイン端子１３に接続されている。また、インターポーザ８に形成されたゲート電極７は、クリップ１６を介してゲート端子１４に接続されている。
【００６７】
なお、図６（ａ）においては、便宜上、ゲート電極７を省略している。
【００６８】
ＧａＮトランジスタ３は、インターポーザ８上に配置されている。ＧａＮトランジスタ３上には、図示はしないが前述のヒートシンク９が取り付けられている。
【００６９】
上記のように構成される半導体装置１においては、ＭＯＳトランジスタ４がソース電極面でソース電極６上にダイボンドされる。これにより、ＭＯＳトランジスタ４とソース電極６との電気的接続をダイボンドによって行うことができる。
【００７０】
また、ドレイン電極５およびゲート電極７がインターポーザ８に形成されている。これにより、ドレイン端子１３およびゲート端子１４との電気的接続がＧａＮトランジスタ３およびＭＯＳトランジスタ４に対してではなく、上記のドレイン電極５およびゲート電極７に対して行われる。それゆえ、ＧａＮトランジスタ３およびＭＯＳトランジスタ４がボンディングによる影響を受けることがない。
【００７１】
また、ＧａＮトランジスタ３の発熱量がＭＯＳトランジスタ４の発熱量より多いことから、ＧａＮトランジスタ３から発された熱がインターポーザ８からＭＯＳトランジスタ４を経由してソース電極６および放熱板１１に伝導していく。このため、ＭＯＳトランジスタ４の熱抵抗が大きくなるので、これを回避するにはＧａＮトランジスタ３の消費電力を制限する必要がある。これに対し、ＧａＮトランジスタ３にヒートシンク９を固着することにより、ＧａＮトランジスタ３の放熱が促進される。したがって、ＧａＮトランジスタ３の消費電力の制限を緩和することができる。
【００７２】
〈第２の積層構造〉
図１に示すように、半導体装置２は、半導体装置１と同様に、ＧａＮトランジスタ３と、ＭＯＳトランジスタ４と、ドレイン電極５と、ソース電極６と、ゲート電極７とを備えている。また、ＧａＮトランジスタ３およびＭＯＳトランジスタ４は、カスコード接続されている。これにより、半導体装置２は半導体装置１と同様に動作する。
【００７３】
図７（ａ）および（ｂ）に示すように、半導体装置２は、さらに樹脂モールド１０、放熱板１１、ソース端子１２、ドレイン端子１３、ゲート端子１４、クリップ１５〜１７、インターポーザ１８およびダイパッド１９を備えている。
【００７４】
半導体装置２は、ＧａＮトランジスタ３、ＭＯＳトランジスタ４、ソース電極６およびインターポーザ１８の全体と、ソース端子１２、ドレイン端子１３およびゲート端子１４の一端側と、ダイパッド１９の底面を除く部分とが、樹脂モールド１０に覆われている。ドレイン端子１３およびゲート端子１４は、その一端がソース電極６に所定の間隔をおいて近接するように配置されている。ソース端子１２は、ドレイン端子１３およびゲート端子１４の間に配置されており、ＭＯＳトランジスタ４における電極形成面の反対側のソース電極面にクリップ１７で接続されている。
【００７５】
放熱板１１は、ダイパッド１９と一体に形成され、樹脂モールド１０の外部に露出するように設けられている。この放熱板１１は、ダイパッド１９上に実装されたＧａＮトランジスタ３が発する熱を外部に放出するために設けられている。
【００７６】
ＧａＮトランジスタ３は、ダイパッド１９上に配置されている。インターポーザ１８は、ＧａＮトランジスタ３上に配置されている。ＭＯＳトランジスタ４は、インターポーザ１８上に配置されている。
【００７７】
このため、インターポーザ１８は、前述のインターポーザ８と異なり、ＭＯＳトランジスタ実装面にドレイン電極５およびゲート電極７が形成されている。これらのドレイン電極５およびゲート電極７は、インターポーザ８におけるドレイン電極５およびゲート電極７とは逆の位置に配置されている。また、インターポーザ１８において、前述のドレイン領域８１に相当するドレイン領域（図示せず）がＧａＮトランジスタ実装面に形成される一方、ドレイン電極５がＭＯＳトランジスタ実装面に形成されている。このため、ドレイン電極５は、インターポーザ１８を貫通するように配置された導電体を介して上記のドレイン領域と電気的に導通している。これにより、ドレイン電極５は、ドレイン領域と電気的に接続されている。
【００７８】
また、インターポーザ１８は、インターポーザ８のスルーホール８５を介してではなく、ＭＯＳトランジスタ実装面に形成された中継電極１８１を介してＭＯＳトランジスタ４のゲート電極パッド４３と接続されている。
【００７９】
なお、図７（ａ）においては、便宜上、ドレイン電極６を省略している。
【００８０】
インターポーザ１８に形成されたゲート電極７は、クリップ１６を介してゲート端子１４に接続されている。また、ＭＯＳトランジスタ４のソース電極面は、クリップ１７を介してソース端子１２に接続されている。
【００８１】
上記のように構成される半導体装置２においては、発熱量が多いＧａＮトランジスタ３がダイパッド１９上にダイボンドされることから、ＧａＮトランジスタ３から放出された熱が、ダイパッド１９を介して放熱板１１から効率的に放出される。このため、ＭＯＳトランジスタ４のソース電極面とソース端子１２とをクリップ１７で接続しなければならないが、ＭＯＳトランジスタ４の発熱量が比較的少ないため、ヒートシンク９のような放熱器が必要ない。
【００８２】
なお、上記の半導体装置１，２においては、クリップボンディングによって、インターポーザ８、インターポーザ１８およびＭＯＳトランジスタ４と、ソース端子１２、ドレイン端子１３およびゲート端子１４との接続を行っている。これに限らず、クリップボンディングに代えて、ワイヤボンディングで上記の接続を行ってもよい。
【００８３】
［実施形態２］
本発明に係る他の実施形態について、図８を参照して以下に説明する。
【００８４】
図８は、本実施形態に係るモータ駆動システム１０１の構成を示す回路図である。
【００８５】
図８に示すように、モータ駆動システム１０１（電子機器）は、交流電源１０２の交流電圧から、三相交流電圧発生部１０３によって三相交流電圧を発生して、モータ１０４（三相交流モータ）に印加するように構成されている。
【００８６】
三相交流電圧発生部１０３は、コイル１１１、整流器１１２、平滑コンデンサ１１３、インバータ１１４、ドライバ１１５および制御部１１６を有している。
【００８７】
整流器１１２は、交流電源１０２からコイル１１１を介して受けた交流電圧を全波整流する。平滑コンデンサ１１３は、整流器１１２によって整流された交流電圧を平滑する。
【００８８】
インバータ１１４は、スイッチング素子ＳＷ１〜ＳＷ６と、ダイオードＤ１〜Ｄ６とを有している。スイッチング素子ＳＷ１，ＳＷ２と、スイッチング素子ＳＷ３，ＳＷ４と、スイッチング素子ＳＷ５，ＳＷ６とは、それぞれ平滑コンデンサ１１３の両端間に直列に接続されている。ダイオードＤ１〜Ｄ６は、それぞれスイッチング素子ＳＷ１〜ＳＷ６の両端間に接続されている。スイッチング素子ＳＷ１〜ＳＷ６は、前述の半導体装置１，２のいずれかによって構成されている。
【００８９】
インバータ１１４におけるスイッチング素子ＳＷ１〜ＳＷ６は、ドライバ１１５からの駆動信号に基づいてスイッチングすることにより、平滑コンデンサ１１３によって平滑化された直流電圧をＵ相、Ｖ相、Ｗ相の三相交流電圧に変換してモータ１０４に与える。モータ１０４は、この３相交流電圧によって回転する。
【００９０】
制御部１１６は、図示しない出力電圧検出器によって検出された三相交流電圧に基づいてドライバ１１５に与える制御信号を出力する。ドライバ１１５は、その制御信号に基づいて駆動信号を出力する。
【００９１】
上記のモータ駆動システム１０１では、インバータ１１４におけるスイッチング素子ＳＷ１〜ＳＷ６として、半導体装置１，２のいずれかが用いられている。これにより、スイッチング時におけるリンギングが抑えられるので、電圧変動の収束に至る時間が短縮される。それゆえ、消費電力を抑えながら安定してモータ１０４を駆動することができる。また、上記のようなモータ駆動システム１０１は、冷蔵庫、エアコンといった機器のコンプレッサを駆動するために利用されるので、これらの機器における動作の安定性および低消費電力化にも貢献する。
【００９２】
［付記事項］
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９３】
本発明は、冷蔵庫、エアコンなどの電子機器類に特に好適に利用することができる。
【符号の説明】
【００９４】
１，２      半導体装置
３          ＧａＮトランジスタ（第１スイッチング能動素子）
４          ＭＯＳトランジスタ（第２スイッチング能動素子）
５          ドレイン電極
６          ソース電極
７          ゲート電極
８          インターポーザ（両面実装基板）
９          ヒートシンク（放熱器）
１８          インターポーザ（両面実装基板）
３１          ドレイン電極パッド（第１ドレイン電極パッド）
３２          ソース電極パッド（第１ソース電極パッド）
３３          ゲート電極パッド（第１ゲート電極パッド）
４１          ドレイン電極パッド（第２ドレイン電極パッド）
４２          ソース電極パッド（第２ソース電極パッド）
４３          ゲート電極パッド（第２ゲート電極パッド）
８１          ドレイン領域
８２〜８５    スルーホール（貫通孔）
１０１          モータ駆動システム（電子機器）
１１４          インバータ
ＳＷ１〜ＳＷ６  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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