(57)【要約】【課題】水平分割駆動する液晶表示装置において、各表示領域の垂直走査の先頭行における画素電圧の書き込み不足が生じ、特に、当該先頭行が画面央部に位置すると暗い線が表示され画質が低下する。【解決手段】例えば、下側の表示領域のゲート線を駆動する走査線駆動回路は画像の第（ｎ＋ｋ）行を選択する走査パルスＰｋを順次出力する。下側の表示領域のソース線を駆動する映像線駆動回路は、走査パルスＰｋの期間にデータＤｎ＋ｋに応じた画素電圧を出力する。走査パルスＰｋの印加に対する画素電圧の印加開始のタイミングは、有効走査期間ＴＥＦＦの先頭行とされる第（ｎ＋１）行について、その後続行より早いタイミングに設定する。【選択図】図２
2013167772.tif 000002
【特許請求の範囲】
【請求項１】
行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、
前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加開始タイミングを、前記有効走査期間の先頭の前記選択行について、その後続の前記選択行より早いタイミングに設定すること、
を特徴とする液晶表示装置。
【請求項２】
行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、
前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間における前記信号電圧の印加開始に先立ち、前記帰線期間の末尾の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加すること、
を特徴とする液晶表示装置。
【請求項３】
行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して設けられた走査線と、前記各画素に設けられ画素電極と前記映像線との間の導通を、前記走査線に印加される電圧に応じて制御するスイッチ素子と、前記各表示領域に設けられる複数の前記走査線に前記スイッチ素子を導通させる選択電圧を順次印加して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択電圧を印加された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、
前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、
前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間の先頭の前記選択行での前記スイッチ素子が、その後続の前記選択行より低抵抗の導通状態になるように前記選択電圧を制御すること、
を特徴とする液晶表示装置。
【請求項４】
行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、
前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間の先頭の前記選択行での前記画素値に応じた信号電圧の印加期間の少なくとも一部にて、当該信号電圧を当該画素値に対して他の前記選択行に印加する信号電圧より大きく設定すること、
を特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に、画面を複数の表示領域に水平分割し、それらを並列に垂直走査する技術に関する。
【背景技術】
【０００２】
液晶表示装置は薄型テレビ、パソコン、タブレット端末、スマートフォンなどの製品に用いられている。特に薄型テレビに代表される大型パネルのアプリケーションでは、高精細な画像表示、三次元表示及び動画質向上のため、４Ｋ解像度（４Ｋ２Ｋ）など画素数の増大や、倍速、４倍速といった高フレームレートでの駆動への要求がある。これらの要求は、画面の垂直走査において各水平走査線に割り当てられるデータ書き込み時間を短くし、通常の駆動方法では画素へのデータ書き込み不足という問題を生じ得る。この問題の解決策の一つとして、画面を複数の表示領域に分割し、データ書き込みを各表示領域に対して並列して行う分割駆動方式が知られている。
【０００３】
しかし、画面を上下２つの表示領域に水平分割する分割駆動では、液晶表示装置の表示画像において表示領域間の境界に意図しない輝度変化が現れ、画像上にて表示領域の継ぎ目が見えるという問題が存在し、下記特許文献１〜３では当該問題への対策が検討されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３２１５５２号公報
【特許文献２】特開２００８−７０４０６号公報
【特許文献３】特開平１１−１０２１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の表示領域の継ぎ目が表示されるという問題には上記特許文献で検討されていない原因も存在する。図７〜図１０を用いて本願が扱う継ぎ目表示の原因を説明する。
【０００６】
図７は画面を上下に２等分した分割駆動における画面の模式図であり、画面上半分の表示領域ＡＵの垂直走査と下半分の表示領域ＡＤの垂直走査とが並列して行われる。当該画面は上から順に第１から第２ｎまでの２ｎ本（ｎは自然数）の水平走査線からなるものとする。
【０００７】
図８は、領域ＡＵ，ＡＤそれぞれのソース線（映像線）に供給される電圧信号である信号ＶＳＵ，ＶＳＤ及び、第１〜第２ｎの水平走査線それぞれに対応して設けられるゲート線（走査線）に供給される電圧信号である信号ＶＧ１〜ＶＧ２ｎの模式的なタイミング図である。領域ＡＵ（第１〜第ｎ行）及び領域ＡＤ（第（ｎ＋１）〜第２ｎ行）における垂直走査は例えば、図７に矢印で示すように上から下へ向けて行われ、これに対応して垂直走査の有効走査期間ＴＥＦＦでは順次、信号ＶＧｋ及び信号ＶＧｎ＋ｋ（ｋ＝１〜ｎ）に走査パルスＰｋ（選択信号）が生成される。
【０００８】
信号ＶＳＵ，ＶＳＤは垂直走査の帰線期間ＴＢＬＫにおいて、黒を表す画素値に対応する基準電圧ＶＢＬＫに設定される。一方、有効走査期間ＴＥＦＦにおいては、信号ＶＳＵ，ＶＳＤは走査パルスＰｋに同期して、第ｋ行及び第（ｎ＋ｋ）行の画素の画素値Ｄｋ，Ｄｎ＋ｋを表す信号電圧Ｖｋ，Ｖｎ＋ｋに設定される。ここでは説明を簡単にするために、ソース線に沿う方向（列方向）に並ぶ２ｎ個の画素の画素値Ｄ１〜Ｄ２ｎは同一であるとし、これに対応して図８〜図１０では有効走査期間ＴＥＦＦでの信号ＶＳＵ，ＶＳＤを一定電圧で表している。なお、フレーム反転駆動により、信号ＶＳＵ，ＶＳＤは隣り合う有効走査期間ＴＥＦＦにて基準電圧ＶＢＬＫに対する極性を反転される。
【０００９】
図９、図１０はそれぞれ有効走査期間ＴＥＦＦの非先頭部分及び先頭部分における、表示領域ＡＤの信号ＶＳＤ、ＶＧｎ＋ｋ及び、画素電極の電位ＶＰを示す模式的な信号波形図である。各画素に設けられた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、ゲート電極に走査パルスＰｋを印加されると、ソース線と画素電極との間のチャネルをオン状態とし、画素電極は信号ＶＳＤに応じた電位に充電される。信号ＶＳＤに画素値Ｄｎ＋ｋに応じた信号電圧Ｖｎ＋ｋを設定するタイミングと走査パルスＰｋの印加タイミングとの関係は、走査パルスＰｋの波形がゲート線に付随する容量及び配線抵抗によって鈍る影響を考慮に入れた上で、画素電極への信号電圧Ｖｎ＋ｋの書き込み効率が高くなるように設定される。そのため、走査パルスＰｋの立ち上がりにて信号電圧Ｖｎ＋ｋが印加されない期間が生じる一方、信号電圧Ｖｎ＋ｋの印加期間の末尾が次の行の走査パルスＰｋ＋１の立ち上がり期間に重なることが起こり得る。非先頭行である第（ｎ＋α）行（２≦α≦ｎ）の画素への書き込みでは、図９に示すように、当該行に対する走査パルスＰαの立ち上がり期間に、１行前の信号電圧Ｖｎ＋α−１が印加されることによって、当該行の信号電圧Ｖｎ＋αの印加開始までに画素電極の電位ＶＰが予め上昇される。そして、当該行の信号電圧Ｖｎ＋αの印加期間には予め上昇した電位を起点にして、電位ＶＰが信号電圧Ｖｎ＋αに向けて変化する。これに対して、先頭行である第（ｎ＋１）行の画素への書き込みでは、図１０に示すように、当該行に対する走査パルスＰ１の立ち上がり期間に、１行前（つまり上側の表示領域ＡＵの最下行）の信号電圧Ｖｎよりも低い基準電圧ＶＢＬＫが印加されるので、当該行の信号電圧Ｖｎ＋１の印加開始までの画素電極の電位ＶＰの立ち上がりは図９に示す非先頭行の場合より緩やかとなる。そのため、当該行の信号電圧Ｖｎ＋１の印加期間における電位ＶＰの上昇は非先頭行に比べて低い電位から開始されることになり、当該行の信号電圧へ向けた電位ＶＰの到達度合いは非先頭行より劣る。つまり、画素値が同じであっても第（ｎ＋１）行は隣接する第ｎ行、第（ｎ＋２）行と比べて信号電圧の書き込み不足となり、画面にて暗く表示されるという問題があった。
【００１０】
この垂直走査の先頭行の画素への書き込み不足は画面を水平分割しない通常の駆動方式の先頭行でも起こるが、それによって輝度が低下するのは画面の端の行であるため、それほど目立たない。これと比較して、上述の表示領域ＡＤのように画面の端以外における輝度変化は視覚的に認識されやすい。
【００１１】
本発明は上記問題を解決するためになされたものであり、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行から開始するものを含む場合に、表示領域間の境界にて意図しない輝度変化が現れにくくすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動するものであって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加開始タイミングを、前記有効走査期間の先頭の前記選択行について、その後続の前記選択行より早いタイミングに設定する。
【００１３】
他の本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動するものであって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間における前記信号電圧の印加開始に先立ち、前記帰線期間の末尾の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加する。
【００１４】
別の本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して設けられた走査線と、前記各画素に設けられ画素電極と前記映像線との間の導通を、前記走査線に印加される電圧に応じて制御するスイッチ素子と、前記各表示領域に設けられる複数の前記走査線に前記スイッチ素子を導通させる選択電圧を順次印加して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択電圧を印加された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動するものであって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間の先頭の前記選択行での前記スイッチ素子が、その後続の前記選択行より低抵抗の導通状態になるように前記選択電圧を制御する。
【００１５】
さらに別の本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動するものであって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定走査表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行から開始し、前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定走査表示領域に対して、前記有効走査期間の先頭の前記選択行での前記画素値に応じた信号電圧の印加期間の少なくとも一部にて、当該信号電圧を当該画素値に対して他の前記選択行に印加する信号電圧より大きく設定する。
【発明の効果】
【００１６】
本発明によれば、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行から開始するものを含む場合に、表示領域間の境界に、意図しない輝度変化が現れにくくすることができ、画像の品質向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る液晶表示装置の構成を示す模式図である。
【図２】本発明の第１の実施形態の液晶表示装置における特定表示領域の先頭行に対する画素電圧の書き込み動作を説明する信号波形図である。
【図３】信号電圧の印加タイミングを先頭行にて１Ｈ期間早める回路構成の一例を示す概略のブロック図である。
【図４】本発明の第２の実施形態の液晶表示装置における特定表示領域の先頭行に対する画素電圧の書き込み動作を説明する信号波形図である。
【図５】本発明の第３の実施形態の液晶表示装置における特定表示領域の先頭行に対する画素電圧の書き込み動作を説明する信号波形図である。
【図６】本発明の第４の実施形態の液晶表示装置における特定表示領域の先頭行に対する画素電圧の書き込み動作を説明する信号波形図である。
【図７】画面を上下に２等分した分割駆動における画面の模式図である。
【図８】上下の表示領域それぞれのソース線及びゲート線に供給される電圧信号の模式的なタイミング図である。
【図９】有効走査期間ＴＥＦＦの非先頭部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。
【図１０】有効走査期間ＴＥＦＦの先頭部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１９】
［第１の実施形態］
図１は、第１の実施形態に係る液晶表示装置１０の構成を示す模式図である。液晶表示装置１０は、液晶パネル２０、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ、制御装置２６、バックライトユニット（不図示）及びバックライト駆動回路（不図示）を備える。
【００２０】
液晶表示装置１０は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル２０は、間隙を設けて対向配置されたカラーフィルタ基板とＴＦＴ基板とを備え、それらの間隙に液晶が充填される。カラーフィルタ基板及びＴＦＴ基板を構成する各ガラス基板の外側面にはそれぞれ偏光フィルムが貼られる。ＴＦＴ基板は液晶パネル２０の背面側に位置し、この後ろにバックライトユニットが配置される。一方、カラーフィルタ基板は液晶パネル２０の表示面側に位置する。
【００２１】
ＴＦＴ基板の液晶側の面には、ＴＦＴ、画素電極及び共通電極やこれらへの配線などが形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。配線として、複数のソース線３０、複数のゲート線３２及び共通電極配線が形成される。複数のソース線３０と複数のゲート線３２とは互いに概ね直交して配置される。ゲート線３２はＴＦＴの行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴのゲート電極に共通に接続される。ソース線３０はＴＦＴの列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴのソースに共通に接続される。また、各ＴＦＴのドレインには当該ＴＦＴに対応する画素電極が接続される。
【００２２】
各ＴＦＴはゲート線３２に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴを介して画素電極はソース線３０に接続され、ソース線３０から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して所定のコモン電位を印加される。液晶は、画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより表示面に画像が形成される。
【００２３】
液晶表示装置１０は画面を上下２つの表示領域に水平分割した分割駆動方式である。ここでは、画面を構成する画素行の総数を２ｎ（ｎは自然数）とし、当該画面を上下に２等分してその上半分である表示領域ＡＵと下半分である表示領域ＡＤとが並列して垂直走査される。
【００２４】
分割駆動を行うため、ソース線３０は領域ＡＵ，ＡＤ間の境界にて、領域ＡＵに配置されるソース線３０ｕと領域ＡＤに配置されるソース線３０ｄとに分断されている。ソース線３０ｕには映像線駆動回路２４ｕが接続され、ソース線３０ｄには映像線駆動回路２４ｄが接続される。画面の上側から第１〜第ｎのゲート線３２は表示領域ＡＵに配置され、これらは走査線駆動回路２２ｕに接続される。また、表示領域ＡＤに配置される第（ｎ＋１）〜第２ｎのゲート線３２は走査線駆動回路２２ｄに接続される。
【００２５】
制御装置２６は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置２６は、ＣＰＵ（Central Processing Unit）及びＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリを備える。
【００２６】
制御装置２６は入力された映像信号に対して色調整などの各種の画像信号処理を行い、各画素の階調値を示す画素データを生成する。例えば、制御装置２６は線順次で入力される映像信号から得られた１フレーム分の画素データをＲＡＭに保持し、行ごとに所望の順序で画素データを読み出して映像線駆動回路２４ｕ，２４ｄへ出力することができる。また、制御装置２６は入力された映像信号に基づいて、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ及び、バックライト駆動回路が同期を取るためのタイミング信号を生成し、各駆動回路に向けて出力する。
【００２７】
走査線駆動回路２２ｕ，２２ｄは制御装置２６から入力されるタイミング信号に応じてゲート線３２を順番に選択し、選択したゲート線３２に走査パルスを出力する動作を開始する。本実施形態においては、走査線駆動回路２２ｕは、第１行から第ｎ行まで順にゲート線３２を選択し、これと並行して走査線駆動回路２２ｄは第（ｎ＋１）行から第２ｎ行まで順にゲート線３２を選択する。
【００２８】
映像線駆動回路２４ｕ，２４ｄはそれぞれ走査線駆動回路２２ｕ，２２ｄによるゲート線３２の選択に同期して、当該選択された行の画素データを制御装置２６から入力され、当該行の各画素データに応じた電圧を生成する。そして、これを画素電圧としてソース線３０ｕ，３０ｄへ出力する。これにより、表示領域ＡＵ，ＡＤそれぞれにて、選択されたゲート線３２に対応する画素電極に画素電圧が印加される。ちなみに、これはラスター画像の水平走査に相当し、有効走査期間にて水平走査周期ごとに表示領域ＡＵ，ＡＤそれぞれにて行が選択され、当該行への画素電圧の書き込みが行われる。例えば、液晶表示装置１０における垂直走査の周期（１Ｖ）や有効走査期間ＴＥＦＦ及び帰線期間ＴＢＬＫは、映像信号における垂直走査の有効表示期間及び帰線期間と同一に設定され、また、水平走査周期（１Ｈ）は映像信号の水平同期信号に基づいて設定することができる。
【００２９】
映像線駆動回路２４ｕ，２４ｄは、選択行に対応する画素電圧を有効走査期間ＴＥＦＦにおいて基本的に１Ｈずつソース線３０へ出力する。各行の書き込み動作にてＴＦＴがオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。なお、本実施形態では、フレーム反転駆動により画素電圧の極性はフレームごとに反転される。帰線期間ＴＢＬＫには映像線駆動回路２４ｕ，２４ｄは基本的には所定の基準電圧ＶＢＬＫを各ソース線３０へ出力する。ここで、ＴＦＴのリーク電流などによって画素電極に不要な直流電位が印加されると画質低下を招く。これを防止するため、基準電圧ＶＢＬＫは基本的には黒を表す画素値に対応付けられた電位に設定することが好適である。
【００３０】
本実施形態におけるソース線３０ｕ，３０ｄに印加される信号ＶＳＵ，ＶＳＤ及び、第１〜第２ｎのゲート線３２に印加される信号ＶＧ１〜ＶＧ２ｎのタイミング図として図８を援用することができる。また、各有効走査期間ＴＥＦＦにおける非先頭行に対する画素電圧の書き込みは図９を用いて上述した動作と同様に行われる。
【００３１】
以下、本発明の特徴である、各有効走査期間ＴＥＦＦにおける先頭行に対する画素電圧の書き込み動作について説明する。上述したように本発明は、水平分割で設定された表示領域における垂直走査のうち、他の表示領域に隣接している画素行から開始される場合の先頭行での書き込み不足を解消することを目的としている。ここで、垂直走査が他の表示領域に隣接している画素行から開始される表示領域を特定表示領域と呼ぶことにする。本実施形態においては下側の表示領域ＡＤが特定表示領域である。
【００３２】
本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定走査表示領域に対して、各選択行での走査パルスのタイミングを基準とした画素電圧の印加開始タイミングを、有効走査期間ＴＥＦＦの先頭の選択行（先頭行）について、その後続の選択行（非先頭行）より早いタイミングに設定する。
【００３３】
図２は特定表示領域である領域ＡＤの先頭行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳＤ、ＶＧｎ＋１及び、画素電極の電位ＶＰの信号波形を模式的に示している。制御装置２６は例えば、ドットクロック信号に基づいて計時することにより、１Ｖ周期でパルスを生じる信号ＰＯＬ、及び１Ｈ周期のクロック信号ＣＰＶを生成する。また、制御装置２６は信号ＰＯＬのパルスのタイミングを基準として、有効走査期間ＴＥＦＦの開始／終了、又は帰線期間ＴＢＬＫの開始／終了のタイミング、及び走査線駆動回路２２ｄ（及び走査線駆動回路２２ｕ）へのトリガ信号の出力タイミングを設定する。
【００３４】
走査線駆動回路２２ｄは制御装置２６からのトリガ信号によりシフトレジスタの動作を開始させる。シフトレジスタの各段の出力は第（ｎ＋１）行から第２ｎ行のゲート線３２に順番に接続され、クロック信号ＣＰＶに同期して先頭段から順次、走査パルスをゲート線３２へ出力する。例えば、シフトレジスタはクロック信号ＣＰＶの立ち上がりに同期して或る行に対する走査パルスを立ち上げ、その１Ｈ後のクロック信号ＣＰＶの立ち上がりに同期して当該走査パルスを立ち下げる。
【００３５】
上述したように、映像線駆動回路２４ｄがソース線３０へ画素値Ｄｎ＋ｋに応じた信号電圧Ｖｎ＋ｋを出力する期間と走査線駆動回路２２ｄがゲート線３２に走査パルスＰｋを印加する期間との位相差は画素電極への信号電圧Ｖｎ＋ｋの書き込み効率が好適となるように設定される。当該位相差に対応する期間をτで表すと、本実施形態では非先頭行である第（ｎ＋α）行（２≦α≦ｎ）に対しては走査パルスＰαの立ち上がりタイミングに対して期間τ遅れた時刻ｔαから当該行に対する信号電圧Ｖｎ＋αの印加が開始される。
【００３６】
これに対して、先頭行に対する信号電圧Ｖｎ＋１の印加は走査パルスＰ１の立ち上がりからτ後の時刻であるｔ１よりも先行する時刻ｔ０から開始される。時刻ｔ０は走査パルスＰ１の立ち上がりタイミング以前に設定することが好適であり、これにより、先頭行のＴＦＴのオンと同時に信号電圧Ｖｎ＋１が画素電極に印加され、電位ＶＰが速やかに立ち上がるので、他の行と比較した画素電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。
【００３７】
信号電圧Ｖｎ＋１の印加開始を早めることは、実質的に垂直帰線期間ＴＢＬＫのうち末尾部分にて基準電圧ＶＢＬＫとは異なる電圧をソース線３０に印加することに相当する。ここで、上述したように垂直帰線期間ＴＢＬＫにおけるソース線３０の電位は基本的には黒に対応する基準電圧ＶＢＬＫに設定することが好適であることを考慮すると、時刻ｔ０を過度に早くするべきではなく、基本的には時刻ｔ０は走査パルスＰ１の立ち上がりタイミングに合わせて設定することができる。実際には、基準電位ＶＢＬＫから信号電圧Ｖｎ＋１へ遷移する際の信号ＶＳＤの時定数などを考慮して、時刻ｔ０は走査パルスＰ１の立ち上がりタイミングよりも前に設定され、例えば、時刻ｔ１より１Ｈ期間先行する時刻に設定することができる。
【００３８】
図３は信号電圧Ｖｎ＋ｋの印加タイミングを先頭行にて１Ｈ期間早める回路構成の一例を示す概略のブロック図である。図３に示す回路は例えば制御装置２６に設けられる。表示領域ＡＤの画素データは走査順にラインメモリ４０と出力データ切換回路４２とに並列して入力される。ラインメモリ４０は入力されたデータを１Ｈ期間遅延して出力データ切換回路４２へ出力する。出力データ切換回路４２は、先頭行に対しては、時刻ｔ０になると、直接入力された画素データを映像線駆動回路２４ｄへ出力し、１Ｈ後の時刻ｔ１になるとラインメモリ４０から入力された画素データを映像線駆動回路２４ｄへ出力する。以降、１Ｈごとに、出力データ切換回路４２はラインメモリ４０から入力される非先頭行の画素データを映像線駆動回路２４ｄへ出力する。
【００３９】
なお、垂直走査の先頭行が画面端に位置する上側の表示領域ＡＵについても、上述した下側の表示領域ＡＤと同様に、先頭行における画素電圧の書き込み不足を補償する構成・動作としてもよく、これにより画面の端の行が暗く表示されることを防止できる。
【００４０】
［第２の実施形態］
第２の実施形態に係る液晶表示装置の概略の構成は図１に示した上記実施形態の液晶表示装置１０と基本的に同じである。以下の説明では、第１の実施形態と同様の構成要素には同一の符号を付して説明の簡素化を図る。本実施形態が第１の実施形態と異なる点は、水平分割した表示領域の垂直走査における先頭行の画素電圧の書き込み不足を補償する構成・動作にある。ここでも下側の表示領域ＡＤを特定表示領域とし、表示領域ＡＤについての垂直走査を例にして、以下、各有効走査期間ＴＥＦＦにおける先頭行に対する画素電圧の書き込み動作について説明する。
【００４１】
本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定走査表示領域に対して、有効走査期間ＴＥＦＦにおける信号電圧の印加開始に先立ち、帰線期間ＴＢＬＫの末尾の所定長さの遷移期間に、予め設定した中間階調の画素値に応じた電圧を基準電圧ＶＢＬＫに代えて印加する。
【００４２】
図４は特定表示領域である領域ＡＤの先頭行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳＤ、ＶＧｎ＋１及び、画素電極の電位ＶＰの信号波形を模式的に示している。
【００４３】
本実施形態では先頭行を含む各行、すなわち第（ｎ＋ｋ）行（１≦ｋ≦ｎ）に対して、走査パルスＰｋの立ち上がりタイミングに対して期間τ遅れた時刻ｔｋから当該行に対する信号電圧Ｖｎ＋ｋの印加が開始される。
【００４４】
遷移期間は先頭行に対する信号電圧Ｖｎ＋１の印加開始時刻ｔ１の前に配置される。遷移期間の開始時刻ｔ０は走査パルスＰ１の立ち上がりタイミング以前に設定することが好適であり、例えば、時刻ｔ１より１Ｈ期間先行する時刻に設定される。帰線期間ＴＢＬＫ内の時刻ｔ０になると制御装置２６は所定の中間階調の画素データを映像線駆動回路２４ｄへ出力し、映像線駆動回路２４ｄは当該画素データに応じた電圧ＶＭＩＤを時刻ｔ０からｔ１までの期間、ソース線３０に印加する。中間階調の画素データは、例えば、画素データの階調数の半分等に設定することができる。また、標準的な画像についての平均値を予め実験等により求めて、これを中間階調の画素データとして設定してもよい。
【００４５】
当該構成では、基準電位ＶＢＬＫよりも信号電圧Ｖｎ＋１に近いことが期待される電圧ＶＭＩＤが走査パルスＰ１の立ち上がりにて画素電極に印加される。これにより、先頭行での電位ＶＰの立ち上がりが補助されるので、他の行と比較した画素電極への信号電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。また、遷移期間における中間階調の画素データは各フレームにて固定とされ、これにより回路構成の簡素化を図ることができる。
【００４６】
［第３の実施形態］
第３の実施形態に係る液晶表示装置の概略の構成は図１に示した上記実施形態の液晶表示装置１０と基本的に同じである。以下の説明では、第１の実施形態と同様の構成要素には同一の符号を付して説明の簡素化を図る。本実施形態が第１の実施形態と異なる点は、水平分割した表示領域の垂直走査における先頭行の画素電圧の書き込み不足を補償する構成・動作にある。ここでも下側の表示領域ＡＤを特定表示領域とし、表示領域ＡＤについての垂直走査を例にして、以下、各有効走査期間ＴＥＦＦにおける先頭行に対する画素電圧の書き込み動作について説明する。
【００４７】
本実施形態においては、走査線駆動回路は、複数の表示領域のうち少なくとも特定走査表示領域に対して、有効走査期間ＴＥＦＦの先頭の選択行でのＴＦＴ（スイッチ素子）が、その後続の選択行より低抵抗の導通状態になるように、各行を選択する走査パルスの電圧（選択電圧）を制御する。
【００４８】
図５は特定表示領域である領域ＡＤの先頭行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳＤ、ＶＧｎ＋１及び、画素電極の電位ＶＰの信号波形を模式的に示している。
【００４９】
本実施形態ではＴＦＴはｎチャネルであり、ゲート電圧がオン電圧より高いとオン状態となる。走査線駆動回路２２ｄは先頭行である第（ｎ＋１）行に対する走査パルスＰ１の電圧を、非先頭行である第（ｎ＋α）行（２≦α≦ｎ）に対する走査パルスＰαの電圧よりも高く設定する。これにより先頭行のＴＦＴは非先頭行のＴＦＴよりコンダクタンスを高く設定され、より低抵抗の状態となる。
【００５０】
当該構成では、先頭行の信号電圧Ｖｎ＋１の印加開始後における画素電極の電位ＶＰの立ち上がりが他の行に比べて迅速となるので、他の行と比較した画素電極への信号電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。
【００５１】
例えば、走査線駆動回路２２ｄはそのシフトレジスタの第（ｎ＋１）行に対応する段が他の段より高い電圧のパルスを出力するように構成される。
【００５２】
［第４の実施形態］
第４の実施形態に係る液晶表示装置の概略の構成は図１に示した上記実施形態の液晶表示装置１０と基本的に同じである。以下の説明では、第１の実施形態と同様の構成要素には同一の符号を付して説明の簡素化を図る。本実施形態が第１の実施形態と異なる点は、水平分割した表示領域の垂直走査における先頭行の画素電圧の書き込み不足を補償する構成・動作にある。ここでも下側の表示領域ＡＤを特定表示領域とし、表示領域ＡＤについての垂直走査を例にして、以下、各有効走査期間ＴＥＦＦにおける先頭行に対する画素電圧の書き込み動作について説明する。
【００５３】
本実施形態においては、映像線駆動回路は、複数の表示領域のうち少なくとも特定走査表示領域に対して、有効走査期間ＴＥＦＦの先頭の選択行での画素値に応じた信号電圧の印加期間の少なくとも一部にて、当該信号電圧を当該画素値に対して他の選択行に印加する信号電圧より大きく設定する。
【００５４】
図６は特定表示領域である領域ＡＤの先頭行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳＤ、ＶＧｎ＋１及び、画素電極の電位ＶＰの信号波形を模式的に示している。
【００５５】
先頭行に対する信号電圧Ｖｎ＋１の印加は走査パルスＰ１の立ち上がりから期間τ経った時刻ｔ１に開始され、１Ｈ期間持続される。当該１Ｈ期間の一部の期間にて、ソース線３０に印加される信号電圧Ｖｎ＋１は当該１Ｈ期間の残りの期間より高くなるように制御される。これにより、先頭行にて、走査パルスの印加期間のうち時刻ｔ１以降の期間における画素電極の電位ＶＰの立ち上がりが促進されるので、時刻ｔ１以前にて基準電位ＶＢＬＫを印加されることに起因する画素電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。
【００５６】
信号電圧Ｖｎ＋１を高くする期間は、先頭行のＴＦＴがオンしている期間内に設定され、例えば、信号電圧Ｖｎ＋１を印加する１Ｈ期間の先頭、すなわち時刻ｔ１から所定期間Ｔ＋に設定することができる。
【００５７】
当該動作は例えば、制御装置２６が期間Ｔ＋にて、本来の画素値を一定割合増加させた値を画素データとして映像線駆動回路２４ｄへ出力し、残りの期間は本来の画素値を画素データとして出力する構成により実現できる。また、映像線駆動回路２４ｄを、先頭行だけにおいて、ソース線３０に印加する信号電圧波形にオーバーシュートを発生させる構成としてもよい。
【００５８】
また、制御装置２６は先頭行への信号電圧の印加期間全体にて当該信号電圧を一定割合増加させてもよい。
【００５９】
上記各実施形態では、特定表示領域は下側の表示領域ＡＤであり、上側の表示領域ＡＵは特定表示領域ではない構成であったが、逆にＡＵを特定表示領域とし、ＡＤを特定表示領域としない構成（つまり、ＡＵは第ｎ行から第１行へ向けて垂直走査を行い、ＡＤは第２ｎ行から第（ｎ＋１）行へ向けて垂直走査を行う構成）や、ＡＵ，ＡＤの双方を特定表示領域とする構成（つまり、ＡＵは第ｎ行から第１行へ向けて垂直走査を行い、ＡＤは第（ｎ＋１）行から第２ｎ行へ向けて垂直走査を行う構成）においても、先頭行における画素電圧の書き込み不足を補償する構成・動作とすることができる。
【００６０】
また、上記各実施形態では画面は偶数本の画素行からなり、当該画面を上下に二等分して表示領域ＡＵ，ＡＤが設定されているが、画面は奇数本の画素行から構成されていてもよく、また上下の表示領域を構成する画素行の本数が互いに異なっていてもよい。例えば、奇数本からなる画面では、表示領域ＡＵ，ＡＤのいずれか一方の画素行を他方より１本多く設定することができる。
【００６１】
さらに、３つ以上の表示領域を設ける水平分割駆動においても本願発明を適用することができる。
【符号の説明】
【００６２】
１０  液晶表示装置、２０  液晶パネル、２２ｕ，２２ｄ  走査線駆動回路、２４ｕ，２４ｄ  映像線駆動回路、２６  制御装置、３０，３０ｕ，３０ｄ  ソース線、３２  ゲート線、４０  ラインメモリ、４２  出力データ切換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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