(57)【要約】【課題】アナログデジタル変換器の微分直線性を小規模な回路構成に基づいて検査できるようにすること。【解決手段】テスト回路は、アナログデジタル変換器から出力された第１のデジタル値を格納する第１のレジスタと、アナログデジタル変換器から出力された第２のデジタル値を格納する第２のレジスタと、第１のレジスタに格納された第１のデジタル値と第２のレジスタに格納された第２のデジタルとの差分値を算出する差分算出器と、差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器と、を備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
アナログデジタル変換器から出力された第１のデジタル値を格納する第１のレジスタと、
前記アナログデジタル変換器から出力された第２のデジタル値を格納する第２のレジスタと、
前記第１のレジスタに格納された前記第１のデジタル値と前記第２のレジスタに格納された前記第２のデジタルとの差分値を算出する差分算出器と、
前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器と、を備えていることを特徴とするテスト回路。
【請求項２】
前記第１のデジタル値は、所定のランプ波形信号を受信した前記アナログデジタル変換器による第ｘ番目（ｘは２以上の自然数）の変換結果であり、
前記第２のデジタル値は、前記所定のランプ波形信号を受信した前記アナログデジタル変換器による第（ｘ−１）番目の変換結果であることを特徴とする、請求項１に記載のテスト回路。
【請求項３】
前記差分値を保持する第３のレジスタと、
前記所定の上限値をテスタから受けて保持する第４のレジスタと、
前記所定の下限値をテスタから受けて保持する第５のレジスタと、をさらに備え、
前記比較判定器は、前記第３ないし第５のレジスタを参照して、前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定することを特徴とする、請求項１または２に記載のテスト回路。
【請求項４】
前記判定結果を受け、前記差分値が前記所定の上限値と前記所定の下限値との間に含まれる場合には、前記アナログデジタル変換器による変換結果をそのまま出力し、それ以外の場合には、前記アナログデジタル変換器による変換結果の少なくともいずれかのビットを反転して出力する出力回路を、さらに備えていることを特徴とする、請求項１ないし３のいずれか１項に記載のテスト回路。
【請求項５】
前記出力回路は、前記差分値が前記所定の上限値と前記所定の下限値との間に含まれる場合には、前記第１のレジスタ回路および前記第２のレジスタ回路のいずれかに格納されたデジタル値をそのまま出力し、それ以外の場合には、該デジタル値の少なくともいずれかのビットを反転して出力することを特徴とする、請求項４に記載のテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路に関し、特に、半導体装置に設けられたアナログデジタル変換器の微分直線性をテストするテスト回路に関する。
【背景技術】
【０００２】
マイクロコントローラ（ＭＣＵ：Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）をはじめとする多くの半導体装置には、アナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）が設けられている。ＡＤＣについては、その直線性誤差を高精度に測定する必要がある。
【０００３】
例えば、特許文献１には、ＡＤＣの直線性誤差を測定する機能を有するＡＤ変換装置が記載されている。図４は、特許文献１に記載されたＡＤ変換装置の構成を示すブロック図である。図４を参照すると、ＡＤ変換装置は、クロック発生器１２０からのクロック信号ＣＬＫに同期してランプ波発生器１１０からのテスト信号ＡＴをデジタル信号に変換するＡＤ変換器１３０を備えたＡＤ変換装置１００であって、ＡＤ変換器１３０の微分直線性誤差を測定する誤差測定回路１５０を、ＡＤ変換器１３０の出力が１ＬＳＢ変化したタイミングを観測するレジスタ１５２、デジタル比較器１５３と、ＡＤ変換器１３０の出力が１ＬＳＢ変化するのに要するカウント値の平均値を記憶するレジスタ／除算器１５４と、カウント値の最大値および最小値をモニタする最大／最小判断＆レジスタ１５５と、カウント値の最大値および最小値を平均値で除算することにより微分直線性誤差を求める除算器１５６とから成る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
特許文献１に記載されたＡＤ変換装置１００は、微分直線性を判定するために除算回路（除算器１５６）を用いている。しかしながら、一般に、除算回路の回路構成は、複雑かつ規模が大きいものとなる。特に、半導体装置（ないしＬＳＩ製品）が複数チャネルのＡＤＣを搭載している場合には、その影響が顕著となる。すなわち、特許文献１に記載されたＡＤ変換装置によると、小規模な回路での微分直線性を判定することが困難となる。
【０００７】
また、特許文献１に記載されたＡＤ変換装置１００において、最小値／最大値を平均値で除算する過程で、計算結果として小数点まで算出する必要がある場合には、除算回路の回路規模が大きくなるという問題もある。小数点算出を伴なう除算回路は、複雑で回路規模が大きいからである。したがって、このような場合にも、特許文献１に記載されたＡＤ変換装置によると、小規模な回路で微分直線性を判定することは困難となる。
【０００８】
さらに、テスト時間を短縮する目的や、コストを削減する目的で、簡易コード変換に基づいてＡＤＣの検査を行なう場合がある。例えば、ＡＤＣ変換に際し、最下位ビットの変化を考慮しないような傾きのランプ波形でＡＤＣの検査を行なうことで、検査精度は低下するものの、検査時間を短縮することができる。しかしながら、特許文献１に記載されたＡＤ変換装置１００では、ＡＤＣによる変換結果の変化量が１ＬＳＢ以下であることが必要とされる。したがって、特許文献１に記載されたＡＤ変換装置１００によると、簡易コード変換に基づいて、ＡＤＣの検査を実施することができないという問題がある。
【０００９】
また、ＡＤＣの不良モードとして、ミッシングコードがある。しかしながら、特許文献１に記載されたＡＤ変換装置１００では、ＡＤＣの変換結果の変化量が１ＬＳＢ以下であることが必要とされる。したがって、特許文献１に記載されたＡＤ変換装置１００によると、ミッシングコードが発生した場合は、デッドロックが生じるという問題がある。
【００１０】
そこで、アナログデジタル変換器の微分直線性を、小規模な回路構成に基づいて検査できるようにすることが課題となる。
【課題を解決するための手段】
【００１１】
本発明の一視点に係るテスト回路は、
アナログデジタル変換器から出力された第１のデジタル値を格納する第１のレジスタと、
前記アナログデジタル変換器から出力された第２のデジタル値を格納する第２のレジスタと、
前記第１のレジスタに格納された前記第１のデジタル値と前記第２のレジスタに格納された前記第２のデジタルとの差分値を算出する差分算出器と、
前記差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器と、を備えている。
【発明の効果】
【００１２】
本発明に係るテスト回路によると、アナログデジタル変換器の微分直線性を小規模な回路構成に基づいて検査することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るテスト回路を備えた半導体装置の構成を一例として示すブロック図である。
【図２】第１の実施形態に係るテスト回路の構成を一例として示すブロック図である。
【図３】第１の実施形態に係るテスト回路における差分演算判定器の構成を一例として示すブロック図である。
【図４】特許文献１に記載されたアナログデジタル変換装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
図１ないし図３を参照すると、本発明に係るテスト回路（１４）は、アナログデジタル変換器（ＡＤＣ）（１３）から出力された第１のデジタル値を格納する第１のレジスタ（２１）と、ＡＤＣ（１３）から出力された第２のデジタル値を格納する第２のレジスタ（２２）と、第１のレジスタ（２１）に格納された第１のデジタル値と第２のレジスタ（２２）に格納された第２のデジタルとの差分値を算出する差分算出器（３１）と、差分値が所定の上限値と所定の下限値との間に含まれる否かを判定し、判定結果を出力する比較判定器（３５）と、を備えている。
【００１６】
また、第１のデジタル値は、所定のランプ波形信号を受信したＡＤＣ（１３）による第ｘ番目（ｘは２以上の自然数）の変換結果であり、第２のデジタル値は、所定のランプ波形信号を受信したＡＤＣ（１３）による第（ｘ−１）番目の変換結果であってもよい。
【００１７】
テスト回路（１４）は、差分値を保持する第３のレジスタ（３２）と、所定の上限値をテスタ（４１）から受けて保持する第４のレジスタ（３３）と、所定の下限値をテスタから受けて保持する第５のレジスタ（３４）と、をさらに備え、比較判定器（３５）は、第３ないし第５のレジスタ（３２〜３４）を参照して、差分値が所定の上限値と所定の下限値との間に含まれる否かを判定するようにしてもよい。
【００１８】
また、テスト回路（１４）は、比較判定器（３５）による判定結果を受け、差分値が所定の上限値と所定の下限値との間に含まれる場合には、ＡＤＣ（１３）による変換結果をそのまま出力し、それ以外の場合には、ＡＤＣ（１３）による変換結果の少なくともいずれかのビットを反転して出力する出力回路（２４）を、さらに備えていることが好ましい。
【００１９】
また、出力回路（２４）は、差分値が所定の上限値と所定の下限値との間に含まれる場合には、第１のレジスタ回路（２１）および第２のレジスタ回路（２２）のいずれかに格納されたデジタル値をそのまま出力し、それ以外の場合には、該デジタル値の少なくともいずれかのビットを反転して出力するようにしてもよい。
【００２０】
図１を参照すると、ＡＤＣ（１３）を有する半導体装置（１１）は、上記のテスト回路（１４）を備えていることが好ましい。また、ＡＤＣ（１３）は、テスタ（４１）からサンプル＆ホールド器（１２）を介して、上述のランプ波形信号を受信するようにしてもよい。また、テスト回路（１４）は、上述の上限値および下限値を、テスタ（４１）から制御信号の一部として受信するようにしてもよい。
【００２１】
本発明に係るテスト回路（１４）を備えた半導体装置（１１）は、ＡＤＣ（１３）の変換結果の微分直線性を半導体装置（１１）内において論理演算を行なうことによって判定する。かかる半導体装置（１１）によると、半導体装置（１１）を検査するテスタ（４１）において、ＡＤＣ検査のうち微分直線性の判定処理を省略することができる。したがって、半導体装置（１１）のテスト時間を短縮することが可能となる。
【００２２】
（実施形態１）
第１の実施形態に係るテスト回路について、図面を参照して説明する。図１は、本実施形態に係るテスト回路１４を備えた半導体装置１１の構成を一例として示すブロック図である。図１を参照すると、半導体装置１１は、サンプル＆ホールド器１２、アナログデジタル変換器（ＡＤＣ）１３、および、テスト回路１４を備えている。半導体装置１１は、テスト回路１４によりＡＤＣ１３の微分直線性を判定する機能を有する。
【００２３】
半導体装置１１は、テスタ４１から制御信号およびアナログのランプ波形信号を受信し、テスタ４１に検査の結果を結果出力として出力する。
【００２４】
サンプル＆ホールド器１２は、テスタ４１から供給されるアナログのランプ波形信号のサンプル＆ホールドを行う。ＡＤＣ１３は、サンプル＆ホールドを行なったアナログ信号のアナログデジタル変換を行う。テスト回路１４は、ＡＤＣ１３の変換結果を入力し、微分直線性を判定する。
【００２５】
図２は、本実施形態に係るテスト回路１４およびその周辺回路の構成を一例として示すブロック図である。図２を参照すると、破線で示したテスト回路１４は、レジスタ２１、２２、差分演算判定器２３、および、出力回路２４を備えている。
【００２６】
サンプル＆ホールド器１２は、アナログのランプ波形信号を受信する。ＡＤＣ１３は、ランプ波形信号をアナログデジタル変換して、レジスタ２１に格納する。レジスタ２１は、ＡＤＣ１３による変換結果のうちのｘ番目の変換結果を保持する。同様に、レジスタ２２は、レジスタ２１に格納されたｘ番目の変換結果の１つ手前の（ｘ−１）番目の変換結果を保持する。
【００２７】
差分演算判定器２３は、レジスタ２１およびレジスタ２２にそれぞれ格納された、ＡＤＣ１３によるｘ番目の変換結果と（ｘ−１）番目の変換結果との間の差分値を算出し、算出した差分値と所定の上限値ないし下限値と比較し、ＰＡＳＳないしＦＡＩＬの判定を行ない、微分直線性を判定する。また、差分演算判定器２３は、判定結果をＰＡＴＨ／ＦＡＩＬ信号として、出力回路２４に出力する。
【００２８】
図３は、差分演算判定器２３の構成を一例として示すブロック図である。図３を参照すると、差分演算判定器２３は、差分算出器３１、レジスタ３２〜３４、および、比較判定器３５を備えている。
【００２９】
差分算出器３１は、レジスタ２１に格納されたＡＤＣ１３によるｘ番目の変換結果と、レジスタ２２に格納された（ｘ−１）番目の変換結果との差分を算出し、算出した差分をレジスタ３２に格納する。
【００３０】
レジスタ３３は、ＡＤＣ１３による変換結果のうちの、互いに隣り合う変換結果の差分の上限値を、テスタ４１（図１参照）から受信して保持する。同様に、レジスタ３４は、ＡＤＣ１３による変換結果のうちの、互いに隣り合う変換結果の差分の下限値を、テスタ４１から受信して保持する。
【００３１】
比較判定器３５は、レジスタ３２に格納された差分の算出結果を、レジスタ３３に格納された差分の上限値、および、レジスタ３４に格納された差分の下限値と比較する。比較判定器３５は、レジスタ３２に格納された値、すなわち、ＡＤＣ１３の変換結果のステップ間の差分が、差分の上限値と下限値の範囲内に含まれるかどうかを判定し、判定結果をＰＡＳＳ／ＦＡＩＬ信号として出力回路２４へ出力する。
【００３２】
出力回路２４はＰＡＳＳ／ＦＡＩＬ信号を参照し、判定結果がＰＡＳＳである場合には、ＡＤＣ１３による変換結果を、テスタ４１へ出力する。一方、判定結果がＦＡＩＬである場合には、出力回路２４は、ａｌｌ“０”またはａｌｌ“１”を出力するようにしてもよい。
【００３３】
なお、出力回路２４は、判定結果がＦＡＩＬである場合において、ＡＤＣ１３による変換結果の最上位ビットが“０”であるときには、ａｌｌ“１”を出力し、最上位ビットが“１”であるときには、ａｌｌ“０”を出力するようにしてもよい。このとき、期待値とはかけ離れた値がテスタ４１へ出力されることになり、テスタ４１は、確実に半導体装置１１の不良を検出することができるからである。
【００３４】
テスタ４１によりＡＤＣ１３を検査する際には、一般に、総合誤差、微分直線性誤差等の項目について検査が行われる。本実施形態のテスト回路１４を備えた半導体装置１１によると、ＡＤＣ１３の検査項目のうちの微分直線性誤差の検査を被試験装置である半導体装置１１自身において実現することができる。したがって、テスタ４１の側では、ＡＤＣ１３の検査のうちの微分直線性誤差を判定する必要がなくなり、検査時間を短縮することが可能となる。
【００３５】
また、本実施形態のテスト回路１４は、差分算出回路、比較回路およびレジスタのみによって実現し得る。すなわち、テスト回路１４を半導体装置１１に設ける際に、複雑な回路を追加する必要が無くなる。したがって、本実施形態のテスト回路１４によると、小規模なロジック回路を追加するだけで、ＡＤＣ１３の微分直線性を検査することが可能となる。
【００３６】
さらに、本実施形態のテスト回路１４では、ステップ間の変換差分の上限値および下限値をテスタ４１によって指定する方法を採用している。したがって、本実施形態のテスト回路１４によると、検査精度を粗くして検査を行なう簡易コード変換検査にも柔軟に対応することが可能となる。
【００３７】
また、本実施形態のテスト回路１４において、ＡＤＣ１３の検査を、全てのコード変換を検査するフルコード変換で行なえば、ミッシングコードを検出することも可能となる。
【００３８】
（実施形態２）
第２の実施形態に係るテスト方法およびプログラムについて説明する。アナログデジタル変換器（ＡＤＣ）を搭載するマイコン製品では、上記の第１の実施形態のテスト回路１４をソフトウエア処理に基づいて実現することができる。
【００３９】
すなわち、第１の実施形態のテスト回路１４の差分演算判定器２３の処理を、マイコンでのソフトウエア処理による演算処理とすることで、ロジック回路を追加すること無く、ＡＤＣの微分直線性を検査することができる。
【００４０】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１１    半導体装置
１２    サンプル＆ホールド器
１３    アナログデジタル変換器（ＡＤＣ）
１４    テスト回路
２１、２２    レジスタ
２３    差分演算判定器
２４    出力回路
３１    差分算出器
３２〜３４    レジスタ
３５    比較判定器
４１    テスタ
１００    ＡＤ変換装置
１１０    ランプ波発生器
１２０    クロック発生器
１３０    ＡＤ変換器
１４０    カウンタ
１５０    誤差測定回路
１５１    ＺＳ／ＦＳ検出器
１５２    レジスタ
１５３    デジタル比較器
１５４    レジスタ／除算器
１５５    最大／最小判断＆レジスタ
１５６    除算器
【図１】
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【図２】
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【図３】
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【図４】
2013038717.tif 000006