(57)【要約】      （修正有）【課題】ＰＤからのオーバーフローを安定的に行う固体撮像素子および電子機器を提供する。【解決手段】撮像素子は、シリコン基板に複数の画素２１がアレイ状に配置された画素アレイ部と、画素を駆動する駆動部とを備え、画素は、ＰＤ２４、オーバーフロードレイン３３、および電位障壁部３２を有する。ＰＤ２４は、シリコン基板３１に配線層が積層される表面に対して反対側となる裏面の近傍に形成され、入射光に応じた電荷を発生する。オーバーフロードレイン３３は、裏面に接して形成され、所定の電圧で固定される。電位障壁部３２は、光電変換部２４とオーバーフロードレイン３３とに接続して形成され、光電変換部２４からオーバーフロードレイン３３へ流れ出る電荷に対する障壁となる。【選択図】図２
2013038118.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、
前記画素の駆動する駆動部と
を備え、
前記画素は、
前記シリコン基板に配線層が積層される第１の面に対して反対側となる第２の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、
前記第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、
前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部と
を有する
固体撮像素子。
【請求項２】
前記画素は、
前記第１の面に接して形成される浮遊拡散領域と、
前記駆動部の制御に従って、前記光電変換部において光電変換された電荷を前記浮遊拡散領域に転送する転送部と
をさらに有する請求項１に記載の固体撮像素子。
【請求項３】
前記転送部は、前記光電変換部と前記浮遊拡散領域との間で前記第１の面から前記第２の面に向かう縦方向に沿って形成される電極を有して構成される
請求項２に記載の固体撮像素子。
【請求項４】
前記画素は、前記光電変換部の前記浮遊拡散領域側から前記第１の面に向かって延びるように、前記光電変換部と同型の不純物により形成された半導体領域をさらに有し、
前記転送部は、前記半導体領域と前記浮遊拡散領域との間の前記第１の面に積層される平面型の電極を有して構成される
請求項２に記載の固体撮像素子。
【請求項５】
前記第１の面側に設けられた電圧供給部から、前記第２の面側に形成された前記オーバーフロー部へ電圧を供給するための電極またはイオン注入プラグが形成される
請求項１に記載の固体撮像素子。
【請求項６】
前記電極または前記イオン注入プラグは、前記画素アレイ部において複数の画素が配置される領域の外側に形成される
請求項５に記載の固体撮像素子。
【請求項７】
複数の前記画素において、それぞれの画素が有する前記光電変換部が共通の
前記オーバーフロー部に接続される
請求項１に記載の固体撮像素子。
【請求項８】
前記第１の面から前記第２の面に向かう縦方向に並んで複数の前記光電変換部が形成される
請求項１に記載の固体撮像素子。
【請求項９】
前記シリコン基板の前記第２の面側に積層され、入射光に応じた電荷を発生する光電変換層
をさらに備える請求項８に記載の固体撮像素子。
【請求項１０】
前記シリコン基板の前記第２の面側のうちの、前記電位障壁部に対応する位置に配置され、前記電位障壁部のポテンシャルを調整する電極部
をさらに備える請求項１に記載の固体撮像素子。
【請求項１１】
シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、
前記画素の駆動する駆動部と
を備え、
前記画素は、
前記シリコン基板に配線層が積層される第１の面に対して反対側となる第２の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、
前記第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、
前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部と
を有する
固体撮像素子
が組み込まれる電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、フォトダイオードからのオーバーフローを安定的に行うことができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
一般的に、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。例えば、CMOSイメージセンサに入射した入射光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、ＦＤにおいて受光量に応じたレベルの画素信号に変換され、読み出される。
【０００３】
従来、固体撮像素子の飽和電荷量を向上させるための手段の１つとして、ＰＤをシリコン基板の深部である画素トランジスタ下部に形成したり、ＰＤを深さ方向に積層したりする手法が提案されている。
【０００４】
例えば、特許文献１には、シリコン基板の深部に形成されたＰＤからの電荷の読み出しを改善するために、チャネル方向が半導体基板に対して垂直である縦型の転送トランジスタを用いる手法が提案されている。
【０００５】
また、高照度の光が固体撮像素子に入射した場合に、ＰＤに蓄積された電荷が方々に溢れて撮像特性に影響を及ぼさないように、通常、固体撮像素子においては、オーバーフロー先としてオーバーフロードレインを形成している。オーバーフロードレインは、ＦＤを併用するものであったり、電源電圧に設定された拡散領域であったりする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１１４２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したような縦型の転送トランジスタを用いて電荷を読みだす構造においては、シリコン基板の表面に形成されるオーバーフロードレインに、シリコン基板の裏面近傍に形成されたＰＤからオーバーフローすることは困難であった。
【０００８】
本開示は、このような状況に鑑みてなされたものであり、ＰＤからのオーバーフローを安定的に行うことができるようにするものである。
【０００９】
本開示の一側面の固体撮像素子は、シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第１の面に対して反対側となる第２の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有する。
【００１０】
本開示の一側面の電子機器は、シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、前記画素の駆動する駆動部とを備え、前記画素は、前記シリコン基板に配線層が積層される第１の面に対して反対側となる第２の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、前記第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部とを有するが組み込まれる。
【００１１】
本開示の一側面においては、シリコン基板の第２の面の近傍に形成された光電変換部で入射光に応じて発生した電荷が、電荷に対する障壁となる電位障壁部を介して、第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部にオーバーフローする。
【発明の効果】
【００１２】
本開示の一側面によれば、ＰＤからのオーバーフローを安定的に行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】撮像素子が有する画素の第１の構成例を示す図である。
【図３】ＰＤから電位障壁部を介してオーバーフローする電荷を排出する構成例を示す図である。
【図４】複数の画素でシリコン貫通電極を共有する構成例を示す図である。
【図５】複数の画素でオーバーフロードレインを共有する構成例を示す図である。
【図６】画素の第２の構成例および第３の構成例を示す図である。
【図７】画素の第４の構成例を示す図である。
【図８】画素の第５の構成例を示す図である。
【図９】画素の第６の構成例を示す図である。
【図１０】電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１６】
図１に示すように、撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、駆動制御部１７を備えて構成される。
【００１７】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００１８】
画素２１は、例えば、図１の右側に拡大して示されているように構成されており、光電変換部であるＰＤ２４で発生した電荷は、垂直駆動部１３による駆動に従って転送トランジスタ２５を介して、浮遊拡散領域であるＦＤ２７に転送される。その後、画素２１が読み出し対象となると、垂直駆動部１３による駆動に従って選択トランジスタ２８がオンにされ、ＦＤ２７に蓄積されている電荷に応じたレベルの画素信号が、増幅トランジスタ２６から選択トランジスタ２８を介して垂直信号線２３に出力される。また、リセットトランジスタ２９をオンにすることでＦＤ２７に蓄積されている電荷がリセットされ、リセットレベルの画素信号が、増幅トランジスタ２６から選択トランジスタ２８を介して垂直信号線２３に出力される。
【００１９】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して順次供給する。
【００２０】
カラム処理部１４は、垂直信号線２３を介して、それぞれの画素１２から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２１】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２２】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２３】
駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２４】
次に、図２を参照して、画素２１の第１の構成例について説明する。図２Ａには、画素２１の平面的な構成が示されており、図２Ｂには、画素２１の断面的な構成が示されており、図２Ｃには、画素２１の断面的なポテンシャルが示されている。
【００２５】
画素２１は、図２Ｂに示すように、シリコン基板３１の裏面近傍に形成されたＰＤ２４を有している。なお、撮像素子１１は、例えば、シリコン基板３１に対して配線層などが積層される表面（第１の面）に対して反対側となる裏面（第２の面）から入射光が照射される、いわゆる裏面照射型のCMOSセンサである。
【００２６】
ＰＤ２４は、例えば、シリコン基板３１のＰ型ウェルに形成されたＮ＋領域であり、シリコン基板３１の裏面に接触しないように、その裏面から所定の間隔を隔てたシリコン基板３１の内部に配置されている。また、画素２１は、ＰＤ２４に隣接するように形成されたＮ−領域からなる電位障壁部３２、および、電位障壁部３２に隣接するように形成されたＮ＋領域からなるオーバーフロードレイン３３を有している。即ち、画素２１では、ＰＤ２４とオーバーフロードレイン３３とが電位障壁部３２を介して接続されるように、ＰＤ２４の近傍にオーバーフロードレイン３３が形成されている。
【００２７】
電位障壁部３２は、ＰＤ２４およびオーバーフロードレイン３３と比較して、低濃度のＮ型領域である。従って、電位障壁部３２において、図２Ｃに示すように、電位障壁部３２の周囲のＰ型ウェルよりも大きく、かつ、ＰＤ２４およびオーバーフロードレイン３３よりも小さいポテンシャルが形成される。また、電位障壁部３２は、シリコン基板３１の裏面に接触しない構造とされ、シリコン基板３１の裏面部分におけるＰ型領域によりピンニングすることにより、暗電流の発生を抑制することができる。
【００２８】
オーバーフロードレイン３３は、シリコン基板３１の裏面に接触するように形成されており、例えば、オーバーフロードレイン３３の裏面側の端面に接続される配線を介して、ＰＤ２４に電荷が蓄積したときにＰＤ２４に生じる電位よりも高い電圧に固定される。これにより、図２Ｃに示すように、ＰＤ２４において電荷の蓄積時間中に飽和した電荷はオーバーフロードレイン３３にオーバーフローして（流れ出て）排出される。なお、オーバーフロードレイン３３の電圧を固定する構成については、図３を参照して後述する。また、オーバーフロードレイン３３は、シリコン基板３１の表面側または裏面側からのイオン注入により形成される。
【００２９】
また、画素２１では、シリコン基板３１の裏面近傍に形成されたＰＤ２４で発生した電荷を、シリコン基板３１の表面側に接して形成されているＦＤ２７に転送するために、転送トランジスタ２５は、縦型電極３４を有して構成される。縦型電極３４は、シリコン基板３１の表面から、ＰＤ２４が形成される裏面近傍までのシリコン基板３１の縦方向に沿って形成される。縦型電極３４に所定の電圧が印加されることにより転送トランジスタ２５がオンとなり、光電変換によってＰＤ２４で発生した電荷がＦＤ２７に転送される。
【００３０】
このように画素２１は構成されており、ＰＤ２４から信号を読み出すときには、転送トランジスタ２５が電荷を転送する経路となり、ＰＤ２４が飽和したときには、電位障壁部３２が電荷をオーバーフローする経路となる。即ち、画素２１では、信号を読み出すための経路と、電荷をオーバーフローさせるための経路とが異なるように構成されている。
【００３１】
従って、画素２１では、例えば、ＰＤ２４から信号を読み出すときに電荷が転送される経路を利用してオーバーフローするような構成と比較して、より安定的に電荷をオーバーフローさせることができる。また、オーバーフロードレイン３３がＰＤ２４の近傍に配置されるため、容易に形成可能な構造となっている。
【００３２】
また、従来、ＣＣＤおよび表面照射型のＣＭＯＳセンサでは、ＰＤよりも深い位置の基板側へ電荷をオーバーフローさせる構造が一般的に採用されている。一方、裏面照射型のＣＭＯＳセンサでは、ＰＤよりも深い位置に基盤がないため、従来のような構造を採用することは困難であり、ＰＤからＦＤなどのＮ型領域に電荷をオーバーフローさせる構造が採用されていた。このような構造において、ＰＤとオーバーフロードレインとの間のポテンシャルを他よりも高くして、電荷が優先的に流れ出るようにするように経路が形成されていた。
【００３３】
しかしながら、このような構造を、シリコン基板３１の裏面近傍にＰＤ２４が形成された撮像素子１１で採用すると、ＰＤ２４とＦＤ２７との距離が非常に大きいため、ＰＤ２４から溢れ出した電荷が他の画素２１に入り込む現象、ブルーミングが発生することが想定される。そこで、撮像素子１１では、ＰＤ２４の近傍のシリコン基板３１の裏面側にオーバーフロードレイン３３を設けることで、ブルーミングが発生することを回避することができる。これにより、例えば、出力画像で輝点の周囲に光が滲み出るように見えることが回避され、結果、画質を向上させることができる。
【００３４】
また、画素２１では、シリコン基板３１の裏面側に形成されるオーバーフロードレイン３３に電圧を供給する電圧供給部がシリコン基板３１の表面側に形成されている場合には、シリコン基板３１を貫通して電圧が供給される。即ち、画素２１は、ＰＤ２４から電位障壁部３２を介してオーバーフローする電荷を、オーバーフロードレイン３３からシリコン基板３１の表面側に排出することができるように構成される。
【００３５】
次に、図３を参照して、ＰＤ２４から電位障壁部３２を介してオーバーフローする電荷を排出する構成例について説明する。
【００３６】
図３Ａ乃至図３Ｄには、それぞれ異なる構成の画素２１Ａ−１乃至２１Ａ−４が示されている。なお、画素２１Ａ−１乃至２１Ａ−４において、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００３７】
図３Ａには、シリコン基板３１を貫通するように形成された縦穴にＴＳＶ（Through Silicon Via：シリコン貫通電極）４１が形成された構成の画素２１Ａ−１が示されている。
【００３８】
ＴＳＶ４１は、導電部分４２の周囲が絶縁膜４３により覆われて構成されており、導電部分４２としては、金属や、高濃度の不純物を含んだ半導体を採用することができる。また、シリコン基板３１の裏面側には、ＴＳＶ４１とオーバーフロードレイン３３とを接続する配線４５が配設されている。また、シリコン基板３１の表面側には、図示しない電源に接続された電圧供給部４４が形成されており、ＴＳＶ４１と電圧供給部４４とを接続する配線４６が配設されている。このような構成により、画素２１Ａ−１では、シリコン基板３１の表面側からＴＳＶ４１を介して、オーバーフロードレイン３３を所定の電圧に固定することができる。
【００３９】
従って、画素２１Ａ−１は、ＰＤ２４から電位障壁部３２を介してオーバーフロードレイン３３にオーバーフローした電荷を、ＴＳＶ４１を介して、シリコン基板３１の表面側に排出することができる。
【００４０】
図３Ｂには、シリコン基板３１の表面および裏面に接触するようにイオン注入プラグ５１が形成された構成の画素２１Ａ−２が示されている。
【００４１】
イオン注入プラグ５１は、例えば、シリコン基板３１の表面側または裏面側から加速電圧を変更してイオン注入を複数回行うことにより形成された高濃度の半導体領域（Ｎ＋領域）である。なお、図３Ｂに示すように、イオン注入プラグ５１はシリコン基板３１の内部に直接的（絶縁膜で覆われず）に形成される他、イオン注入プラグ５１を形成する高濃度の半導体領域の周囲を、図示しない絶縁膜で覆うように形成してもよい。
【００４２】
また、シリコン基板３１の裏面側には、イオン注入プラグ５１とオーバーフロードレイン３３とを接続する配線４５が配設されており、シリコン基板３１の表面側には、イオン注入プラグ５１と電圧供給部４４とを接続する配線４６が配設されている。このような構成により、画素２１Ａ−２では、シリコン基板３１の表面側からイオン注入プラグ５１を介して、オーバーフロードレイン３３を所定の電圧に固定することができる。
【００４３】
従って、画素２１Ａ−２は、ＰＤ２４から電位障壁部３２を介してオーバーフロードレイン３３にオーバーフローした電荷を、イオン注入プラグ５１を介して、シリコン基板３１の表面側に排出することができる。
【００４４】
図３Ｃには、シリコン基板３１の表面および裏面に接触するようにイオン注入プラグ５１’が形成された構成の画素２１Ａ−３が示されている。
【００４５】
図３Ｃに示すように、画素２１Ａ−３では、オーバーフロードレイン３３が形成されておらず、画素２１Ａ−３は、ＰＤ２４が電位障壁部３２を介してイオン注入プラグ５１’に接続される構成とである。即ち、画素２１Ａ−３では、イオン注入プラグ５１’が、シリコン基板３１を貫通する配線としての機能と共に、ＰＤ２４からの電荷がオーバーフローするオーバーフロードレインとしての機能を備えている。
【００４６】
従って、画素２１Ａ−３は、ＰＤ２４から電位障壁部３２を介してイオン注入プラグ５１’にオーバーフローした電荷を、イオン注入プラグ５１’を介して、シリコン基板３１の表面側に排出することができる。
【００４７】
図３Ｄには、シリコン基板３１の裏面側に電圧を供給する電圧供給部を有する基板５２を有する構成の画素２１Ａ−４が示されている。このように、シリコン基板３１の裏面側に基板５２が積層された構成では、ＴＳＶ４１やイオン注入プラグ５１などが不要な構成となる。
【００４８】
図３Ｄに示すように、基板５２とオーバーフロードレイン３３とは、シリコン基板３１の裏面側に配設される配線４５により接続されている。基板５２は、例えば、ウェハもしくはチップの貼り合せによりシリコン基板３１に積層される。このような構成により、画素２１Ａ−４では、基板５２の電圧供給部から配線４５を介して、オーバーフロードレイン３３を所定の電圧に固定することができる。
【００４９】
従って、画素２１Ａ−４は、ＰＤ２４から電位障壁部３２を介してオーバーフロードレイン３３にオーバーフローした電荷を、基板５２に排出することができる。
【００５０】
なお、図３に示すように、画素２１ごとにＴＳＶ４１やイオン注入プラグ５１などを配置する構成の他、複数の画素２１でＴＳＶ４１やイオン注入プラグ５１など共有する構成としてもよい。
【００５１】
図４には、複数の画素２１でＴＳＶ４１を共有する画素アレイ部１２の構成例が示されている。
【００５２】
上述したように、画素アレイ部１２は、複数の画素２１がアレイ状に配置されており、画素２１が配置されている領域であるアレイ領域の外側に、ＴＳＶ４１が形成される。例えば、画素２１の行ごとに、その行の両端の外側にＴＳＶ４１が形成される。そして、シリコン基板３１の裏面側には、それぞれの画素２１のオーバーフロードレイン３３に接続された配線４５が配設され、配線４５の両端が、ＴＳＶ４１の裏面側の端面にそれぞれ接続される。
【００５３】
このように複数の画素２１でＴＳＶ４１を共有する構成により、画素アレイ部１２においてＴＳＶ４１が占有する面積を、画素２１ごとにＴＳＶ４１を形成する構成よりも、削減することができる。なお、図４では、ＴＳＶ４１を利用した構成例が示されているが、図３Ｂに示したようなイオン注入プラグ５１を利用した構成を採用してもよい。
【００５４】
また、複数の画素２１が、オーバーフロードレイン３３を共有する構成とすることもできる。
【００５５】
例えば、図５には、２つの画素２１１および画素２１２でオーバーフロードレイン３３を共有する構成例が示されている。
【００５６】
図５に示すように、隣接する画素２１１および画素２１２において、画素２１１のＰＤ２４１が電位障壁部３２１を介してオーバーフロードレイン３３に接続され、画素２１２のＰＤ２４２が電位障壁部３２２を介してオーバーフロードレイン３３に接続されている。そして、画素２１１において飽和した電荷と画素２１２において飽和した電荷とが、共有するオーバーフロードレイン３３にオーバーフローする。
【００５７】
このような構成により、画素アレイ部１２においてオーバーフロードレイン３３が占有する面積を、画素２１ごとにオーバーフロードレイン３３を形成する構成よりも、削減することができる。なお、オーバーフロードレイン３３を共有する構成は、例えば、図３に示した各構成例に適用することができる。
【００５８】
次に、図６を参照して、画素２１の第２の構成例および第３の構成例について説明する。なお、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００５９】
図６Ａには、第２の構成例である画素２１Ｂが示されている。
【００６０】
画素２１Ｂは、シリコン基板３１の裏面近傍に形成されたＰＤ２４が電位障壁部３２を介してオーバーフロードレイン３３に接続され、縦型電極３４を有して構成される転送トランジスタ２５を介してＦＤ２７に電荷が転送される構成である点で、図２の画素２１と共通する。
【００６１】
そして、画素２１Ｂでは、転送トランジスタ２５に沿うように、ＰＤ２４のＦＤ２７側
からシリコン基板３１の表面付近まで延びるようにイオン注入プラグ６１が形成されている点で、図２の画素２１と異なる構成となっている。イオン注入プラグ６１は、ＰＤ２４と同じＮ型の半導体領域である。例えば、イオン注入プラグ６１は、シリコン基板３１の表面側または裏面側から加速電圧を変更してイオン注入を複数回行うことにより形成された高濃度の半導体領域である。
【００６２】
このような構成により、画素２１Ｂでは、イオン注入プラグ６１を利用してシリコン基板３１の表面付近までＰＤ２４からの電荷を移動させることができ、ＰＤ２４からＦＤ２７への電荷の転送を、画素２１よりも効率よく行うことができる。
【００６３】
図６Ｂには、第２の構成例の変形例である画素２１Ｂ’が示されている。
【００６４】
画素２１Ｂ’では、シリコン基板３１の表面側に形成された平面型（縦型ではない形状）のゲート電極３４’を有して転送トランジスタ２５が形成されている点で、画素２１Ｂと異なる構成となっている。
【００６５】
このような構成の画素２１Ｂ’においては、転送トランジスタ２５がオンになると、ＰＤ２４に蓄積されている電荷はイオン注入プラグ６１を経由してシリコン基板３１の表面側に移動した後に、転送トランジスタ２５を介してＦＤ２７に転送される。
【００６６】
図６Ｃには、第３の構成例である画素２１Ｃが示されている。
【００６７】
画素２１Ｃは、電位障壁部３２、オーバーフロードレイン３３、縦型電極３４を有する転送トランジスタ２５、およびＦＤ２７を備えて構成される点で、図２の画素２１と共通する。そして、画素２１Ｃでは、ＰＤ２４’が、シリコン基板３１の裏面近傍から、シリコン基板３１の表面近傍まで拡張されている点で、図２の画素２１と異なる構成となっている。なお、ＰＤ２４は、シリコン基板３１の表面側に向かうに従い不純物濃度が高く、シリコン基板３１の裏面側に向かうに従い不純物濃度が薄くなるような濃度の勾配を有して形成される。
【００６８】
図６Ｄには、第３の構成例の変形例である画素２１Ｃ’が示されている。
【００６９】
画素２１Ｃ’では、シリコン基板３１の表面側に形成された平面型のゲート電極３４’を有して転送トランジスタ２５が形成されている点で、画素２１Ｃと異なる構成となっている。
【００７０】
以上のように、画素２１は、画素２１Ｂおよび画素２１Ｃのように、縦型電極３４を有した転送トランジスタ２５を備える構成、および、平面型のゲート電極３４’を有した転送トランジスタ２５を備える構成のどちらの構成を採用してもよい。
【００７１】
次に、図７を参照して、画素２１の第４の構成例について説明する。なお、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００７２】
図７Ａには、第４の構成例である画素２１Ｄが示されている。
【００７３】
画素２１Ｄは、シリコン基板３１の縦方向に並んで２つのＰＤ２４−１およびＰＤ２４−２が配置された構成となっている。ＰＤ２４−１は、シリコン基板３１の裏面近傍に形成されており、電位障壁部３２を介してオーバーフロードレイン３３に接続されている。ＰＤ２４−２は、シリコン基板３１の中央から表面近傍にかけて形成されている。
【００７４】
また、画素２１Ｄでは、ＰＤ２４−１から電荷を読み出すために、縦型電極３４を有した転送トランジスタ２５−１を備えるとともに、ＰＤ２４−２から電荷を読み出すために、平面型のゲート電極３４’を有した転送トランジスタ２５−２を備えている。
【００７５】
一般的に、光入射側の近くに形成されたフォトダイオードは短波長側の光を光電変換し、光入射側から遠くに形成されたフォトダイオードは、長波長側の光を光電変換する。従って、画素２１Ｄにおいては、ＰＤ２４−１が短波長側の光を光電変換し、短波長側の光の受光量に応じた電荷が転送トランジスタ２５−１を介してＦＤ２７−１に転送される。また、ＰＤ２４−２が長波長側の光を光電変換し、長波長側の光の受光量に応じた電荷が転送トランジスタ２５−２を介してＦＤ２７−２に転送される。
【００７６】
このように、画素２１Ｄでは、ＰＤ２４−１およびＰＤ２４−２の信号を別々に読み出すことができ、画素２１Ｄに入射する入射光を分光することができる。または、ＰＤ２４−１およびＰＤ２４−２から読み出した信号を合算することにより、画素２１Ｄの飽和電荷量を拡大することができる。
【００７７】
図７Ｂには、第４の構成例の変形例である画素２１Ｄ’が示されている。
【００７８】
画素２１Ｄ’は、シリコン基板３１の裏面側にカラーフィルタ７１を設ける点で、画素２１Ｄと異なって構成されている。画素２１Ｄ’では、カラーフィルタ７１を透過した光が、ＰＤ２４−１およびＰＤ２４−２において光電変換される。即ち、カラーフィルタ７１により、ＰＤ２４−１およびＰＤ２４−２に入射する光の波長が選択される。そして、カラーフィルタ７１が透過させる波長域の光の受光量に応じた電荷が、転送トランジスタ２５−１および２５−３を介してＦＤ２７−１および２５−２にそれぞれ転送される。
【００７９】
図７Ｃには、第４の構成例のさらなる変形例である画素２１Ｄ’’が示されている。
【００８０】
画素２１Ｄ’’は、縦型電極３４を有して転送トランジスタ２５−２が構成される点で、画素２１Ｄと異なっている。転送トランジスタ２５−１と転送トランジスタ２５−２とは長さが異なっている。転送トランジスタ２５−１は、シリコン基板３１の表面からＰＤ２４−１が形成されるシリコン基板３１の裏面近傍までの長さとされ、転送トランジスタ２５−２は、シリコン基板３１の表面からＰＤ２４−２が形成されている領域に応じた深さまでの長さとされる。
【００８１】
なお、画素２１Ｄでは、２つのＰＤ２４−１およびＰＤ２４−２が配置された構成例が示されているが、２つ以上の複数のＰＤ２４がシリコン基板３１の縦方向に並んで配置される構成としてもよい。
【００８２】
次に、図８を参照して、画素２１の第５の構成例について説明する。なお、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８３】
図８に示されている画素２１Ｅは、シリコン基板３１の縦方向に並んで２つのＰＤ２４−１およびＰＤ２４−２が配置されるとともに、シリコン基板３１の裏面側に光電変換膜８１が積層されて構成されている。
【００８４】
ＰＤ２４−１は、シリコン基板３１の裏面近傍に形成されており、電位障壁部３２を介してオーバーフロードレイン３３に接続されている。また、ＰＤ２４−１の電荷をＦＤ２７−１に転送するために、縦型電極３４を有する転送トランジスタ２５−１が形成されている。
【００８５】
ＰＤ２４−２は、シリコン基板３１の中央から表面近傍にかけて形成されており、ＰＤ２４−２の電荷をＦＤ２７−２に転送するために、平面型のゲート電極３４’を有した転送トランジスタ２５−２が形成されている。
【００８６】
光電変換膜８１は、透明な導電性の材料からなる上部電極８２および下部電極８３に挟まれており、上部電極８２が配線を介してイオン注入プラグ５１に接続されるとともに、下部電極８３が定電圧源８４に接続されている。また、定電圧源８４により光電変換膜８１に印加される電圧により、光電変換膜８１において光電変換された電荷が上部電極８２を介してイオン注入プラグ５１に読み出し可能な状態とされる。そして、平面型のゲート電極３４’に電圧が印加されて転送トランジスタ２５−３がオンになると、光電変換膜８１で光電変換された電荷がＦＤ２７−３に転送される。
【００８７】
また、イオン注入プラグ５１は、電位障壁部３２’を介してオーバーフロードレイン３３に接続されており、光電変換膜８１およびイオン注入プラグ５１において飽和した電荷は、電位障壁部３２’を介してオーバーフロードレイン３３にオーバーフローする。即ち、画素２１Ｅでは、ＰＤ２４−１と光電変換膜８１とがオーバーフロードレイン３３を共有する構成となっている。
【００８８】
このように構成されている画素２１Ｅでは、入射光のうちの光電変換膜８１において光電変換された光を出力として取り出すことができるとともに、光電変換膜８１を透過した光を、ＰＤ２４−１およびＰＤ２４−２により取り出すことができる。
【００８９】
従って、ＰＤ２４−１、ＰＤ２４−２、および光電変換膜８１の信号を別々に読み出すことで、画素２１Ｄの入射光を分光することができる。例えば、光電変換膜８１は緑色の光を光電変換し、ＰＤ２４−１は青色の光を光電変換し、ＰＤ２４−２は赤色の光を光電変換するように構成することができる。
【００９０】
また、光電変換膜８１の信号と、ＰＤ２４−１およびＰＤ２４−２の信号とを合算することにより、画素２１Ｅの飽和電荷量を拡大することができる。
【００９１】
なお、光電変換膜８１から電荷を読み出すための半導体領域として、シリコン基板３１の裏面側に形成されるオーバーフロードレイン３３を利用してもよい。
【００９２】
次に、図９を参照して、画素２１の第６の構成例について説明する。なお、図２の画素２１と共通する構成については同一の符号を付し、その詳細な説明は省略する。図９Ａには、画素２１Ｆの断面的な構成が示されており、図９Ｂには、画素２１Ｆの断面的なポテンシャルが示されている。
【００９３】
画素２１Ｆは、シリコン基板３１の裏面に裏面側ゲート９１が設けられている点で、図２の画素２１と異なる構成となっている。裏面側ゲート９１は、電位障壁部３２に対応するシリコン基板３１の裏面に配置されており、裏面側ゲート９１に電圧を印加することにより、図９Ｂに破線で示すように、電位障壁部３２のポテンシャルが変化する。
【００９４】
これにより、画素２１Ｆでは、電位障壁部３２のポテンシャルを調整して、ＰＤ２４からオーバーフロードレイン３３へのオーバーフローのし易さを制御することができる。
【００９５】
ここで、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００９６】
図１０は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９７】
図１０に示すように、撮像装置１０１は、光学系１０２、シャッタ装置１０３、撮像素子１０４、駆動回路１０５、信号処理回路１０６、モニタ１０７、およびメモリ１０８を備えて構成され、静止画像および動画像を撮像可能である。
【００９８】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０４に導き、撮像素子１０４の受光面（センサ部）に結像させる。
【００９９】
シャッタ装置１０３は、光学系１０２および撮像素子１０４の間に配置され、駆動回路１０５の制御に従って、撮像素子１０４への光照射期間および遮光期間を制御する。
【０１００】
撮像素子１０４としては、上述した実施の形態における構成例および変形例の撮像素子１１のいずれかが適用される。撮像素子１０４には、光学系１０２およびシャッタ装置１０３を介して受光面に結像される像に応じて、一定期間、信号電荷が蓄積される。そして、撮像素子１０４に蓄積された信号電荷は、駆動回路１０５から供給される駆動信号（タイミング信号）に従って転送される。
【０１０１】
駆動回路１０５は、撮像素子１０４の転送動作、および、シャッタ装置１０３のシャッタ動作を制御する駆動信号を出力して、撮像素子１０４およびシャッタ装置１０３を駆動する。
【０１０２】
信号処理回路１０６は、撮像素子１０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０７に供給されて表示されたり、メモリ１０８に供給されて記憶（記録）されたりする。
【０１０３】
このように構成されている撮像装置１０１では、撮像素子１０４として、上述したような撮像素子１１を適用することにより、より画質を向上させることができる。
【０１０４】
また、本技術における撮像素子１１の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子に採用することができる。
【０１０５】
なお、本技術は以下のような構成も取ることができる。
（１）
シリコン基板に複数の画素がアレイ状に配置された画素アレイ部と、
前記画素の駆動する駆動部と
を備え、
前記画素は、
前記シリコン基板に配線層が積層される第１の面に対して反対側となる第２の面の近傍に形成され、入射光に応じた電荷を発生する光電変換部と、
前記第２の面に接して形成され、所定の電圧で固定されるオーバーフロー部と、
前記光電変換部と前記オーバーフロー部とに接続して形成され、前記光電変換部から前記オーバーフロー部へ流れ出る電荷に対する障壁となる電位障壁部と
を有する
固体撮像素子。
（２）
前記画素は、
前記第１の面に接して形成される浮遊拡散領域と、
前記駆動部の制御に従って、前記光電変換部において光電変換された電荷を前記浮遊拡散領域に転送する転送部と
をさらに有する上記（１）に記載の固体撮像素子。
（３）
前記転送部は、前記光電変換部と前記浮遊拡散領域との間で前記第１の面から前記第２の面に向かう縦方向に沿って形成される電極を有して構成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記画素は、前記光電変換部の前記浮遊拡散領域側から前記第１の面に向かって延びるように、前記光電変換部と同型の不純物により形成された半導体領域をさらに有し、
前記転送部は、前記半導体領域と前記浮遊拡散領域との間の前記第１の面に積層される平面型の電極を有して構成される
上記（１）または（２）に記載の固体撮像素子。
（５）
前記第１の面側に設けられた電圧供給部から、前記第２の面側に形成された前記オーバーフロー部へ電圧を供給するための電極またはイオン注入プラグが形成される
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記電極または前記イオン注入プラグは、前記画素アレイ部において複数の画素が配置される領域の外側に形成される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
複数の前記画素において、それぞれの画素が有する前記光電変換部が共通の
前記オーバーフロー部に接続される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記第１の面から前記第２の面に向かう縦方向に並んで複数の前記光電変換部が形成される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記シリコン基板の前記第２の面側に積層され、入射光に応じた電荷を発生する光電変換層
をさらに備える上記（１）から（８）までのいずれかに記載の固体撮像素子。
【０１０６】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１０７】
１１  撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ２４  ＰＤ，  ２５  転送トランジスタ，  ２６  増幅トランジスタ，  ２７  ＦＤ，  ２８  選択トランジスタ，  ２９  リセットトランジスタ，  ３１  シリコン基板，  ３２  電位障壁部，  ３３  オーバーフロードレイン，  ３４  縦型電極，  ３４’  ゲート電極，  ４１  ＴＳＶ，  ４２  導電部分，  ４３  絶縁膜，  ４４  電圧供給部，  ４５および４６  配線，  ５１  イオン注入プラグ，  ５２  基板，  ６１  イオン注入プラグ，  ７１  カラーフィルタ，  ８１  光電変換膜，  ８２  上部電極，  ８３  下部電極，  ８４  定電圧源，  ９１  裏面側ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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