(57)【要約】【課題】本発明は積層セラミック電子部品に関する。【解決手段】内部電極が積層されたセラミック本体と、このセラミック本体の長さ方向の両端に形成された外部電極とを含み、この外部電極は、セラミック本体上に形成されて導電性金属を含む第１層、この第１層上に形成されて導電性樹脂を含む第２層を含み、セラミック本体のカバー領域の厚さをＴｃ、内部電極の厚さをＴｅ、隣接する内部電極間の間隔をＴｄ、セラミック本体のカバー領域とセラミック本体の長さ方向のマージン部が隣接している側のセラミック本体の長さ方向の両端から、第１層がセラミック本体の上面または下面上に形成された端部まで、の長さ方向の寸法をＬ１、セラミック本体のマージン部の長さ方向の寸法がＬｍとしたとき、Ｔｃ≦７０μｍ、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°であることを特徴とし、信頼性に優れる。【選択図】図２
2013191831.tif 000002
【特許請求の範囲】
【請求項１】
内部電極が積層されたセラミック本体と、
前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第１層、前記第１層上に形成されて導電性樹脂を含む第２層を含み、
前記セラミック本体のカバー領域の厚さをＴｃ、前記内部電極の厚さをＴｅ、隣接する前記内部電極間の間隔をＴｄ、前記セラミック本体のカバー領域と前記セラミック本体の長さ方向のマージン部が隣接している側のセラミック本体の長さ方向の両端から、前記第１層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、前記セラミック本体のマージン部の長さ方向の寸法がＬｍであるとき、Ｔｃ≦７０μｍ、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°である積層セラミック電子部品。
【請求項２】
１００５サイズ以上である請求項１に記載の積層セラミック電子部品。
【請求項３】
前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品。
【請求項４】
前記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品。
【請求項５】
内部電極が交互に積層されたセラミック本体と、
前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第１層、前記第１層上に形成されて導電性樹脂を含む第２層を含み、
前記セラミック本体のカバー領域の厚さをＴｃ、前記内部電極の厚さをＴｅ、隣接する前記内部電極間の間隔をＴｄ、前記セラミック本体のカバー領域と前記内部電極が隣接している側のセラミック本体の長さ方向の両端から前記第１層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、前記セラミック本体のマージン部の長さ方向の寸法がＬｍであるとすると、Ｔｃ≦７０μｍ、Ｌ２＜Ｌｍ＋（Ｔｃ＋Ｔｅ＋Ｔｄ）×ｃｏｔ５０°である積層セラミック電子部品。
【請求項６】
前記セラミック本体のカバー領域と前記セラミック本体の長さ方向のマージン部が隣接している側のセラミック本体の長さ方向の両端から前記第１層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法がＬ１であるとすると、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°である請求項５に記載の積層セラミック電子部品。
【請求項７】
１００５サイズ以上である請求項５に記載の積層セラミック電子部品。
【請求項８】
前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項５に記載の積層セラミック電子部品。
【請求項９】
前記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含む請求項５に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関し、特に、曲げクラックの発生を抑制した信頼性に優れた積層セラミック電子部品に関する。
【背景技術】
【０００２】
産業用の電装用電子部品の場合、曲げクラックなどの不良が発生すると、機器の安定性の問題に繋がるため、特に信頼性が重要である。このようなクラックの発生を防止するために、外部電極の一部を導電性樹脂層で形成する方案が導入された。
【０００３】
しかし、外部電極の一部に導電性樹脂層を形成したとしても、製品の高容量化の傾向によりカバー層がさらに薄くなる。カバー層が薄くなるほど、電子部品が基板に実装された後、基板が曲がったりする場合に、電子部品にクラックが発生する確率がさらに増加する。
【０００４】
信頼性が特に重要な産業用の電装用電子部品は、基板の曲がりなどによってクラックが発生しても、該クラックが電子部品の性能に影響を及ぼさないことが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０６７２３９号
【特許文献２】特開平０８−１０７０３９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、信頼性に優れた積層セラミック電子部品を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、内部電極が積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第１層、この第１層上に形成されて導電性樹脂を含む第２層を含み、上記セラミック本体のカバー領域の厚さをＴｃ、上記内部電極の厚さをＴｅ、隣接する上記内部電極間の間隔をＴｄ、上記セラミック本体のカバー領域と上記セラミック本体の長さ方向のマージン部が隣接している側のセラミック本体の長さ方向の両端から、上記第１層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、上記セラミック本体のマージン部の長さ方向の寸法がＬｍであるとき、Ｔｃ≦７０μｍ、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°である積層セラミック電子部品であってよい。
【０００８】
本発明の一実施例における積層セラミック電子部品は、１００５サイズ以上であってもよい。
【０００９】
本発明の一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでもよい。
【００１０】
本発明の一実施例における上記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでもよい。
【００１１】
本発明の他の実施形態は、内部電極が交互に積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第１層、この第１層上に形成されて導電性樹脂を含む第２層を含み、上記セラミック本体のカバー領域の厚さをＴｃ、上記内部電極の厚さをＴｅ、隣接する上記内部電極間の間隔をＴｄ、上記セラミック本体のカバー領域と上記内部電極が隣接している側のセラミック本体の長さ方向の両端から、上記第１層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、上記セラミック本体のマージン部の長さ方向の寸法がＬｍであるとき、Ｔｃ≦７０μｍ、Ｌ２＜Ｌｍ＋（Ｔｃ＋Ｔｅ＋Ｔｄ）×ｃｏｔ５０°である積層セラミック電子部品であってもよい。
【００１２】
本発明の一実施例において、上記セラミック本体のカバー領域と上記セラミック本体の長さ方向のマージン部が隣接している側のセラミック本体の長さ方向の両端から、上記第１層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法がＬ１であるとすると、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°であってもよい。
【００１３】
本発明の一実施例における積層セラミック電子部品は、１００５サイズ以上であってもよい。
【００１４】
本発明の一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでもよい。
【００１５】
本発明の一実施例における上記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでもよい。
【発明の効果】
【００１６】
本発明によれば、導電性樹脂層を導入して曲げクラックの発生を低下させることができる。また、曲げクラックが発生しても、クラックが内部電極を貫通しないように調節して設計された容量値を具現することができる。よって、信頼性に優れた積層セラミック電子部品を具現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による積層セラミック電子部品の斜視図である。
【図２】図１のＸ−Ｘ’線に沿った断面図である。
【発明を実施するための形態】
【００１８】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００１９】
本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。
【００２０】
また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【００２１】
図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがあり、また、図面上に同じ符号で示される要素は同じ要素である。
【００２２】
図１は、本発明の一実施形態による積層セラミック電子部品の斜視図であり、図２は、図１のＸ−Ｘ’線に沿った断面図である。
【００２３】
図１及び２を参照すると、本発明の一実施形態である積層セラミック電子部品は、セラミック本体１０と、セラミック本体１０の内部に積層配置された内部電極３０と、セラミック本体１０の外部に形成された外部電極とを含んでよい。
【００２４】
セラミック本体１０は六面体であってよい。「Ｌ方向」を「長さ方向」、「Ｗ方向」を「幅方向」、「Ｔ方向」を「厚さ方向」という。ここで、厚さ方向は内部電極が積層された方向を意味することもできる。
【００２５】
セラミック本体１０の長さは幅より大きくてもよく、幅は厚さと同一であってよい。セラミック本体１０は、上面Ｓ１、下面Ｓ４、側面Ｓ３、Ｓ６、及び断面（ｅｎｄ  ｓｕｒｆａｃｅ）Ｓ２、Ｓ５を有してよい。
【００２６】
セラミック本体１０は誘電率の高い誘電材料を含んでよく、具体的には、チタン酸バリウム、チタン酸ストロンチウムを含んでよい。但し、これに制限されない。
【００２７】
誘電材料は電気双極子（ｅｌｅｃｔｒｉｃ  ｄｉｐｏｌｅ）を含んでいるため、さらに多い量の電荷を蓄積させることができる。
【００２８】
セラミック本体１０の上面Ｓ１から、最上内部電極３１ａまでの領域をカバー領域Ｃということができる。セラミック本体１０の下面Ｓ４から、最下内部電極３２ａまでの領域もカバー領域Ｃということができる。
【００２９】
内部電極３０は、セラミック本体１０の内部に離隔されて積層配置されてよい。隣接する内部電極３１、３２は相互反対方向に引き出されており、相互反対極性の電気が印加されてよい。
【００３０】
内部電極３０は、金、銀、銅、ニッケル、パラジウム、白金及びこれらの合金からなる群より選択された一つ以上を含んでよい。しかし、これに限定されず、内部電極３０に十分な導電性が与えられるものであればよい。
【００３１】
金、銀、パラジウム、白金などは、高価な貴金属であるが、化学的に安定している。ニッケル、銅などは、ベースメタルとも称され安価であるが、焼結過程で酸化しやすいため、還元雰囲気を必要とすることがある。
【００３２】
外部電極は、セラミック本体１０の長さ方向（「Ｌ方向」）の両端に形成されてもよく、第１及び第２外部電極２１、２２を含んでもよい。第１及び第２内部電極３１、３２は、相互反対極性の電気が印加されてもよい。第１及び第２外部電極２１、２２は、それぞれ第１及び第２層２１ａ、２１ｂ、２２ａ、２２ｂを含んでもよい。
【００３３】
第１層２１ａ、２２ａは、セラミック本体１０上に形成されてよく、金属材質からなってもよい。
【００３４】
第１層２１ａ、２２ａは、内部電極３０と直接接続されてもよい。内部電極３０と第１層２１ａ、２２ａの接続部分では、第１層２１ａ、２２ａを構成する金属と、内部電極３０を構成する金属とが反応して合金となる。よって、外部電極２１、２２と内部電極３０とを堅固に接続することができる。
【００３５】
第１層２１ａ、２２ａは、導電性金属及びガラスフリットを含む導電性ペーストを用いて形成されてもよく、これに制限されない。導電性金属は、金、銀パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでもよい。
【００３６】
しかし、第１層２１ａ、２２ａを構成する成分が、金属またはガラスであるため、外部の衝撃に弱い。金属及びガラスは靭性（ｔｏｕｇｈｎｅｓｓ）が小さいため、外部衝撃によって、外部電極２１、２２と内部電極３１、３２の接続が切れることもある。
【００３７】
第２層２１ｂ、２２ｂは、第１層２１ａ、２２ａ上に形成されてよく、また導電性樹脂を含んでよい。
【００３８】
導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでもよい。即ち、導電性樹脂は、銀（Ａｇ）粉末、銅（Ｃｕ）粉末及び銅（Ｃｕ）がコーティングされた銀（Ａｇ）粉末からなる群より選択された一つ以上とエポキシ樹脂を含むペーストを用いて形成してもよい。
【００３９】
銀（Ａｇ）粉末または銅（Ｃｕ）粉末は、第２層２１ｂ、２２ｂに導電性を与えることができる。その他、第２層２１ｂ、２２ｂに導電性が与えられるものであれば、特に、制限されない。
【００４０】
エポキシ樹脂は、第２層２１ｂ、２２ｂに弾性を与えることができる。外部衝撃が加わると、エポキシ樹脂がこれを吸収するため、耐衝撃性を向上させることができる。
【００４１】
外部電極２１、２２は、第１及び第２めっき層２１ｃ、２１ｄ、２２ｃ、２２ｄを含んでもよい。第１及び第２めっき層２１ｃ、２１ｄ、２２ｃ、２２ｄは、実装を容易にするために形成される。
【００４２】
第１めっき層２１ｃ、２２ｃは、第２層２１ｂ、２２ｂ上に形成されてもよく、第２めっき層２１ｄ、２２ｄは、第１めっき層２１ｃ、２２ｃ上に形成されてもよい。第１めっき層２１ｃ、２２ｃはニッケルめっき層、第２めっき層２１ｄ、２２ｄはすずめっき層であってもよい。
【００４３】
以下では、セラミック本体の内部電極と外部電極が接続される側にクラックが発生する場合に重点を置いて説明する。
【００４４】
本実施形態は、セラミック本体の内部電極と外部電極が接続される側にクラックが発生しても、これが製品の性能に影響を与えないようにするものである。
【００４５】
本実施形態におけるセラミック本体１０のカバー領域Ｃの厚さＴｃは、７０μｍ以下であってもよい。
【００４６】
Ｔｃは平均値を意味することができる。セラミック本体１０の中心部において、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）が成す断面を電子走査顕微鏡でスキャンし、等間隔で１０個の地点を測定して、その平均値をカバー領域の厚さＴｃにしてもよい。
【００４７】
セラミック本体１０の中心部は、中心から幅方向（Ｗ方向）の両方に、セラミック本体の全幅の４５％以内の領域であってもよい。上記範囲内でカバー領域の厚さＴｃが安定的な値を示すことができる。
【００４８】
Ｔｃが７０μｍを超えると、カバー領域Ｃが厚いため、曲げクラックの問題が発生しない。積層セラミック電子部品が次第に高容量高積層化し、カバー領域の厚さＴｃが７０μｍ以下というように薄くなると、曲げクラックの問題が発生し得る。
【００４９】
本発明は、カバー領域の厚さＴｃが７０μｍ以下の場合に、クラックの発生及びそれにより発生する問題点を解決するためのものである。
【００５０】
本実施形態では、Ｌ１＜Ｌｍ＋Ｔｃ×ｃｏｔ５０°であってよい。
【００５１】
即ち、外部電極の第１層２１ａ、２２ａのうち、上記セラミック本体１０のカバー領域Ｃと上記セラミック本体１０の長さ方向のマージン部が隣接している側のセラミック本体１０の長さ方向の両端から、上記第１層２１ａ、２２ａが上記セラミック本体１０の上面Ｓ１または下面Ｓ４上に形成された端部までの長さ方向の寸法Ｌ１は、セラミック本体１０のカバー領域Ｃの厚さＴｃ及びｃｏｔ５０°を掛けた値に、上記セラミック本体のマージン部の長さ方向の寸法Ｌｍをさらに足した値より小さくてもよい。
【００５２】
これは、最外郭内部電極、即ち、最上及び最下内部電極３１ａ、３２ａとクラックとの関係を考慮したものである。
【００５３】
外部電極に導電性樹脂からなる第２層２１ｂ、２２ｂを形成することで、クラックＱの発生を防止または低下させることができる。また、クラックＱが発生しても、Ｌ１≦Ｌｍ＋Ｔｃ×ｃｏｔ５０°の範囲であれば、ショートが発生しないため、製品の性能に問題がない。このような故障安全モード（ｆａｉｌ  ａｎｄ  ｓａｆｅ  ｍｏｄｅ）は、特に信頼性が求められる産業用及び電装用製品に要求される。
【００５４】
クラックＱは、金属からなる外部電極の第１層２１ａの端で発生することがある。これは、第１層２１ａが金属からなっており、硬度が高く、衝撃を吸収する能力が小さいため、第１層２１ａの端に応力が集中し得るためである。クラックは、第１層の端から始まり、セラミック本体１０の内部に進行し第１層と接するところで終わる。
【００５５】
図２には、クラックが発生した場合を示したが、これは、クラックの発生時点とは関係なく、ショートが発生し得る場合を誇張して示している。従って、クラックの発生時点Ｏが第１層の端と一致しない。
【００５６】
クラックは、略直線的に形成され、セラミック本体１０の断面（ｅｎｄ  ｓｕｒｆａｃｅ）Ｓ１と一定の角度θを成すことができる。セラミック本体１０の断面（ｅｎｄ  ｓｕｒｆａｃｅ）Ｓ１とクラックＱが成す角をクラック角θといい、約５０°である。
【００５７】
図２のクラックＱ１を参照すると、クラックＱ１は、最上内部電極３１ａと接している。反対極性の電気が印加される第１及び第２内部電極３１、３２がクラックＱ１を通して接続されているため、ショートが発生することがある。
【００５８】
Ｌ１が、Ｌｍ＋Ｔｃ×ｃｏｔ（５０°）より小さいと、クラックが発生しても、クラックが最上内部電極３１ａと接しないため、ショートが発生しない。
【００５９】
Ｌ１≧Ｌｍ＋Ｔｃ×ｃｏｔ（５０°）であれば、クラックＱ１が最上内部電極３１ａと接したり貫通して、次上内部電極３２ｂと交差するため、クラックＱ１を媒介としてショートが起きることがある。
【００６０】
本発明の他の実施形態では、Ｌ２＜Ｌｍ＋（Ｔｃ＋Ｔｅ＋Ｔｄ）×ｃｏｔ５０°であってもよい。
【００６１】
即ち、第１層２１ａ、２２ａのうち、上記セラミック本体１０のカバー領域Ｃと上記最上及び最下内部電極３１ａ、３２ａが隣接している側のセラミック本体１０の長さ方向の端部から、上記第１層２１ａ、２２ａが上記セラミック本体１０の上面Ｓ１または下面Ｓ４上に形成された端部までの長さ方向の寸法をL２とする。このＬ２は、セラミック本体１０のカバー領域Ｃの厚さＴｃ、内部電極の厚さＴｅ及び隣接する内部電極間の間隔Ｔｄの和にｃｏｔ５０°を掛けた値に、セラミック本体のマージン部の長さ方向の寸法Ｌｍを足した値より小さくてもよい。
【００６２】
これは、次上及び次下内部電極３１ｂ、３２ｂとクラックＱ２の関係を考慮したものである。次上及び次下内部電極３１ｂ、３２ｂは、夫々最上及び最下内部電極３１ａ、３２ａと隣接する内部電極を意味する。
【００６３】
次上及び次下内部電極３１ｂ、３２ｂは、最上及び最下内部電極３１ａ、３２ａとは反対極性の電気が印加されることができるため、最上及び最下内部電極３１ａ、３２ａと次上及び次下内部電極３１ｂ、３２ｂがクラックを通じて連結される場合には、ショートが発生することがある。
【００６４】
図２のクラックＱ２を参照すると、クラックＱ２は一定の角度θ、一般的には、５０°を成して形成され、Ｌ２が、Ｌｍ＋（Ｔｃ＋Ｔｅ＋Ｔｄ）×ｃｏｔ５０°以上であれば、最上内部電極３１ａを貫通したクラックＱ２が次上内部電極３２ｂと接するか、貫通することができるため、クラック２Ｑ２を媒介にしてショートが起きることがある。
【００６５】
Ｌ２が、Ｌｍ＋（Ｔｃ＋Ｔｅ＋Ｔｄ）×ｃｏｔ５０°未満でなければ、最上内部電極３１ａを貫通したクラックＱ２が、次上内部電極３２ｂと接するため、ショートが発生する。
【００６６】
セラミック本体のカバー領域の厚さＴｃ、内部電極の厚さＴｅ、内部電極間の間隔Ｔｄは、平均値を意味することができる。
【００６７】
セラミック本体１０の中心部において、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）が成す断面を電子走査顕微鏡でスキャンし、等間隔で１０個の地点を測定して、その平均値を求めることができる。
【００６８】
セラミック本体１０の中心部は、中心から幅方向（Ｗ方向）の両方にセラミック本体１０の全幅の４５％以内の領域であってもよい。上記範囲内でセラミック本体のカバー領域の厚さＴｃ、内部電極の厚さＴｅ、内部電極間の間隔Ｔｄが安定的な値を示すことができる。
【００６９】
本実施形態における積層セラミック電子部品は、１００５サイズ以上であってもよい。
【００７０】
１００５サイズは（１．０±０．１５ｍｍ）×（０．５±０．０５ｍｍ）であってもよい。
【００７１】
以下、実施例及び比較例を参照して本発明について詳細に説明する。
【００７２】
実施例による積層セラミックキャパシタは、次のような方法で用意した。
【００７３】
チタン酸バリウム粉末、有機溶媒としてエタノール、バインダーとしてポリビニルブチラールを混合した。これをボールミリングしてセラミックスラリーを製造し、これを用いてセラミックグリーンシートを製造した。
【００７４】
セラミックグリーンシート上に、ニッケルを含む内部電極用導電性ペーストを印刷して内部電極を形成し、これを積層したグリーン積層体を８５℃で、１，０００ｋｇｆ／ｃｍ２の圧力で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【００７５】
圧着されたグリーン積層体を切断してグリーンチップにし、切断したグリーンチップを大気雰囲気下、２３０℃で、６０時間保持する脱バインダー工程を行ってから、グリーンチップを９５０℃で焼結して焼結チップを製造した。焼結は、還元雰囲気下で実施して内部電極の酸化を防止し、還元雰囲気はＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍになるようにした。
【００７６】
焼結チップの外部に銅粉末及びガラス粉末を含む第１ペーストを用いて第１層を形成した。
【００７７】
第１層を覆うように、導電性樹脂からなる第２ペーストを用いて第２層を形成した。第２ペーストとしては、エポキシ、銀（Ａｇ）及び硬化剤を含むものを用い、熱を加えて第２層を硬化させた。
【００７８】
第２層上に、電気めっきにより、ニッケル及びすずめっき層を順に形成した。
【００７９】
まず、カバー領域の厚さが減少することによる、クラックの発生有無を確認するために、カバー領域の厚さを変化させた積層セラミックキャパシタ試片を製造した。試片を基板に実装し、曲げテストを実施した。テスト後、試片の断面を高倍率の顕微鏡で観察し、クラックの発生有無を確認した。
【００８０】
上記曲げテストとは、基板に試片を装着し、試片が装着された基板の裏に５秒間、荷重を加え、容量の変化によって不良の有無を決めることである。
【００８１】
上記基板の押えは、Ｃｌａｓｓ  １の場合は３ｍｍで、Ｃｌａｓｓ  ２の場合は２ｍｍで実施し、曲げ強度の判定基準は初期容量値の±１０％範囲として行った。
【００８２】
【表１】
2013191831.tif 000003
【００８３】
表１を参照すると、カバー領域の厚さが７０μｍ以下というように薄くなってからクラックが発生することが分かる。本発明は、カバー領域の厚さが７０μｍ以下というように薄くなるにつれ、クラックが発生するという問題を解決するためのものである。
【００８４】
次に、クラックと最上内部電極との関係を考慮して、ショートの発生有無を確認するために、Ｔｃは６５μｍとし、Ｌ１を変化させた。曲げテストの結果を表２に示した。
【００８５】
具体的には、ショートが発生した試片を別に分離し、断面を観察した後、クラックが最上内部電極の端側のセラミック本体領域に発生した試片を選んで、その寸法を測定した。
【００８６】
【表２】
2013191831.tif 000004
【００８７】
表２を参照すると、比較例１〜３は、Ｌ１が、それぞれ１６０、１５０、１４０の場合で、Ｌ１が、Ｌｍ＋Ｔｃ×ｃｏｔ５０°より大きく、ショートが発生した。
【００８８】
実施例１〜２は、Ｌ１が、それぞれ１３０、１２０の場合で、Ｌ１が、Ｌｍ＋Ｔｃ×ｃｏｔ５０°より小さく、ショートが発生しなかった。
【００８９】
つまり、Ｌ１が、Ｌｍ＋Ｔｃ×ｃｏｔ５０°より大きいと、ショートが発生し、小さいと、ショートが発生しないことが分かる。これは、クラックが最上内部電極に接したり、貫通して次上内部電極と連結されることで、ショートが発生するためである。
【００９０】
次に、クラックと次上内部電極との関係を考慮してショートの発生有無を確認するために、Ｔｃは６５μｍとし、Ｌ２を変化させた。曲げテストの結果を表３に示した。
【００９１】
具体的には、ショートが発生した試片を別に分離し、断面を観察した後、クラックが次上内部電極の端側のセラミック本体領域に発生した試片を選んで、その寸法を測定した。
【００９２】
【表３】
2013191831.tif 000005
【００９３】
表３を参照すると、比較例４及び５は、Ｌ２が、それぞれ１６０、１５０の場合で、Ｌ２が、Ｌｍ＋（Ｔｃ＋Ｔｄ＋Ｔｅ）×ｃｏｔ５０°より大きく、ショートが発生した。
【００９４】
実施例３〜５は、Ｌ２が、それぞれ１４０、１３０、１２０の場合で、Ｌ２が、Ｌｍ＋（Ｔｃ＋Ｔｄ＋Ｔｅ）×ｃｏｔ５０°より小さく、ショートが発生しなかった。
【００９５】
つまり、Ｌ２が、Ｌｍ＋（Ｔｃ＋Ｔｄ＋Ｔｅ）×ｃｏｔ５０°より大きいと、ショートが発生し、小さいと、ショートが発生しないことが分かる。これは、クラックが最上内部電極を貫通し、次上内部電極に接したり、貫通することで、ショートが発生するためである。
【００９６】
本発明で用いた用語は、特定の実施例を説明するためのもので、本発明を限定するものではない。単数の表現は、文脈上、明白でない限り、複数の意味を含む。
【００９７】
「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素またはこれらの組み合わせが存在することを意味するものであって、これを排除するためのものではない。
【００９８】
本発明は、上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。
【００９９】
従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。
【符号の説明】
【０１００】
１０  セラミック本体
Ｓ１〜Ｓ６  セラミック本体の外部面
２１、２２  第１及び第２外部電極
２１ａ、２１ｂ、２２ａ、２２ｂ  （外部電極）第１及び第２層
２１ｃ、２１ｄ、２２ｃ、２２ｄ  第１及び第２めっき層
３０、３１、３２  内部電極、第１及び第２内部電極
３１ａ、３２ａ  最上及び最下内部電極
３１ｂ、３２ｂ  次上及び次下内部電極
Ｃ、  カバー領域
Ｔｃ  カバー領域の厚さ
Ｔｅ  内部電極の厚さ
Ｔｄ  内部電極間の距離
Ｌｍ  セラミック本体の長さ方向のマージン
Ｌ１、Ｌ２  第１の長さ方向の寸法
Ｑ１、Ｑ２  クラック１、クラック２
【図１】
2013191831.tif 000006
【図２】
2013191831.tif 000007