(57)【要約】【課題】高温中で多数回書き換えた後に、多数年連続で読み出し可能な不揮発性メモリを有する半導体装置及びその製造方法を提供すること。【解決手段】ＥＥＰＲＯＭメモリは、行及び列で構成されるメモリセルのマトリックスを有する。各々のメモリセルは、フローティングゲート及びコントロールゲートを持つメモリトランジスタと、それと直列に、選択ゲートを持つ選択トランジスタとを有している。複数のメモリトランジスタのコントロールゲートは、コントロールゲートラインに相互接続され、選択トランジスタの選択ゲートは、ワードライン１３に相互接続される。複数の選択トランジスタは共通のソースラインによって相互接続される。Ｖｐｐｂと２Ｖの２電源を追加したので、ゲートとＢｕｌｋ間の電位差|ＶＧＢ|を２Ｖ以下に制御することができる。【選択図】図４
2013191636.tif 000002
【特許請求の範囲】
【請求項１】
選択ゲートを有する選択トランジスタと、該選択トランジスタと直列に、フローティングゲート及びコントロールゲートを有するメモリトランジスタとを各々有するメモリセルの行及び列のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリを有する半導体装置において、
前記選択トランジスタは、前記ＥＥＰＲＯＭメモリのソースラインに接続され、該ソースラインは、複数の前記メモリセルに対して共通となり、前記選択トランジスタの選択ゲートは、ワードラインに接続され、
前記メモリトランジスタは、前記ＥＥＰＲＯＭメモリのビットラインに接続され、
前記メモリセルの列は、基板上に設けられたＰ型ウェルによって分離される別個の高電圧Ｎ型ウェルに位置し、
前記基板に印加する電源（Ｖｐｐｂ）と前記ゲート電圧を制御するための電源（ＶＧ２）をさらに追加したことを特徴とする半導体装置。
【請求項２】
前記基板に印加する電源（Ｖｐｐｂ）が、１２．５Ｖで、前記ゲート電圧を制御するための追加電源（ＶＧ２）が２Ｖであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリセルのプログラム動作時にバルクラインに前記Ｖｐｐｂが印加され、消去動作時に前記バルクラインにＶｐｐｂが印加され、読取り動作時に前記ワードラインに前記ＶＧ２によって制御されたゲート電圧（ＶＧ）が印加されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲートと前記バルクラインとの電位差｜ＶＧＢ｜が、２Ｖ以下であることを特徴とする請求項１，２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、高温中で多数回書き換えた後に、多数年連続で読み出し可能な不揮発性メモリを有する半導体装置に関する。
【背景技術】
【０００２】
従来から良く知られているＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ；電気的に消去可能なプログラマブルリードオンリーメモリ）は不揮発性メモリの一種で、コンピュータなどの電子機器で電源を切っても保持しておくべきデータを格納するのに使われている。ＵＳＢメモリのように大量のデータを格納する用途では、従来型のＥＥＰＲＯＭよりもその一種であるフラッシメモリなどの方が経済的である。
【０００３】
ＥＥＰＲＯＭは、利用者が内容を書き換え可能なＲＯＭであり、印加する電圧を読み取りのときよりも高くすることで何回も記憶内容の消去・再書き込みが可能である。高い電圧は最近のＥＥＰＲＯＭではチップ内部で発生させるようになっている。ＥＰＲＯＭの記憶内容を消去・再書き込みするには、一旦機器から取り外す必要があるが、ＥＥＰＲＯＭの場合は、機器内の回路上で消去・再書き込みが可能である。初期のＥＥＰＲＯＭは１バイト単位でしか操作できず非常に遅かったが、現在では多バイトページ操作が可能である。また、初期のＥＥＰＲＯＭは、書き換え可能回数が限られていたが、数十回、数百回、数千回と徐々にそれが延びていった。現在では、百万回の書き込みも可能となっている。コンピュータに内蔵するＥＥＰＲＯＭが頻繁に書き換えられるような場合、このＥＥＰＲＯＭの寿命は、設計時に考慮すべき重要な問題となる。
【０００４】
例えば、特許文献１では、工程追加を少なく、面積が小さなＥＥＰＲＯＭを実現している。このメモリは、データの書き換え、データ保持特性、及びデータの読み出しというメモリに要求される機能も満たしており、さらに高温での書き換え、電荷保持耐性にも優れ、実用上は十分高品質なメモリである。
しかしながら、高温９０℃で１０万回書き換えた後に、長期間、例えば、１０年間連続で読み出し動作を繰り返すという動作環境下での使用方法を可能にする技術に関しては不十分であり、更なる高品質の高寿命化が求められていた。
【０００５】
この種の不揮発メモリでは、ドレイン近傍で高エネルギー状態となった電子（すなわち、ホットエレクトロン）を浮遊ゲートに注入したり、制御ゲートと基板の間の電圧差によるＦＮトンネリング現象を利用し、電子あるいはホールを浮遊ゲートに注入し、データの書き込みが行われる。データの書き換えの際に電子あるいはホールの通過するトンネル酸化膜には熱酸化膜が使われ、データの書き込みの際には、トンネル酸化膜に様々なトラップが生じる。この状態で、トンネル酸化膜に電圧が加わると、このトラップを介したホッピング現象により、浮遊ゲート中の蓄積電荷は少しずつ抜けていく現象が知られている。
【０００６】
また、例えば、特許文献２は、電気的消去再書込可能な読出し専用メモリ（ＥＥＰＲＯＭ）デバイスに関するもので、ＥＥＰＲＯＭデバイス内部には複数のメモリセルがあり、各セルは個々にプログラムと消去ができるように構成され、メモリセルにおける「プログラム」「消去」「読取り」に対する印加電圧時の挙動について開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６４５１６５２号明細書（Ｂ１）
【特許文献２】特開平０７−２９７３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、上述した特許文献１に記載のように、高温９０℃での多数回書き換え、電荷保持特性の高寿命化への取り組みは公知である。
しかしながら、この種の不揮発メモリでは、ドレイン近傍で高エネルギー状態となった電子（すなわち、ホットエレクトロン）を浮遊ゲートに注入したり、基板と制御ゲートの間の電圧差を利用したＦＮトンネリング現象を利用し、電子あるいはホールを浮遊ゲートに注入し、データの書き込みが行われる。トンネル酸化膜には熱酸化膜が使われ、データの書き込みの際には、トンネル酸化膜に様々なトラップが生じる。そして、読み出しの際に、このトラップを介したホッピング現象により、浮遊ゲート中の蓄積電荷は少しずつ抜けていく現象が知られている。
【０００９】
図１は、ホッピング現象を説明するための図である。通常のＳＩＬＣ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）は、酸化膜電界強度に対する依存性が大きく、電子のホッピングの距離が比較的長い現象であると推定される。トンネル酸化膜中に発生したトラップセンタを介したトンネリングによる。これに対して、異常なＳＩＬＣは、電界依存性が比較的小さいことからホッピングの距離が短く、多段階のホッピング現象により電子が流れると推定される。このため、多くのトラップセンタがストリング状（数珠繋ぎ）に複数個並ぶことが必要条件となるが、その確率は低い。すべてのメモリセルがその可能性をもっているものの、顕在化するのは極一部である。本発明で注目する現象は、低電界で長時間のストレス印加後に顕在化するため、局所的な異常ＳＩＬＣがビット不良の原因であると推定される。
【００１０】
従来のメモリであると、データの読み出し時に、制御ゲート−基板間に電位差が生じることで、トンネル酸化膜にもメモリの容量カップリング比に応じて電位差が生じ、この電界ストレスによりトラップを介して浮遊ゲートに蓄積された電荷が時間の経過と共に抜けていき、一定時間の後にデータが反転する。
図２（ａ），（ｂ）は、上述したデータ反転前後の様子を示す図で、図２（ａ）は、浮遊ゲート中に電荷が溜められた状態を示す図で、図２（ｂ）は、浮遊ゲート中に電荷が反転した状態を示す図である。図中符号１は第１のポリ（浮遊ゲート）、２は第２のポリ（制御ゲート）、３はシリコン基板（ＨＶＮＷ；高電圧Ｎ型ウェル）を示している。
【００１１】
図３は、従来のＥＥＰＲＯＭにおける読み取り（データ０）時のメモリセルの動作について説明するための図である。読み出し時にゲートに印加される電圧（ＶＧ）は０Ｖで固定してある。浮遊ゲートに負電荷が蓄積されているためにチャネルがＯＮする。ゲートとバルク（Ｂｕｌｋ）間の電位差｜ＶＧＢ｜は電源電圧Ｖｄｄ次第で決まる。
上述した特許文献１に記載された発明では、読み出し時にドレインとバルクにＶｄｄ、ゲートに０Ｖが印加される。例えば、電源電圧の仕様が１．６Ｖ〜３．６Ｖの範囲の場合、電源電圧１．６Ｖのときは、読み出し時の｜ＶＧＢ｜は１．６Ｖになり、電源電圧３．６Ｖのときは、読み出し時の｜ＶＧＢ｜は３．６Ｖとなり、使用する電圧に応じて、読み出し時にトンネル酸化膜に加わるストレスが変わってくる。特に、３．６Ｖの時に、トンネル酸化膜に加わる電界ストレスが最大となる。
【００１２】
また、上述した特許文献１に記載された発明によれば、読み出しはできるが、より厳しい動作条件として、１０年間連続で利用することを想定したメモリではないため、例えば、利用者が１０年間連続で読み出しをする場合、１０年後にデータ化けを引き起こす可能性があるという課題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、高温中で１０万回程度の多数回書き換えた後に、１０年程度の多数年連続で読み出し可能な不揮発性メモリを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上述したように、１０年間連続読み出しの障害となる浮遊ゲートからの電子流出の対策としては、トラップが生成しにくいトンネル酸化膜を製造するか、トンネル酸化膜の膜厚を厚くするか、トンネル酸化膜に印加されるストレスを極力抑えることである。熱酸化膜の形成技術は既に確立されており、更にトラップの少ない膜質への改変は困難である。また、トンネル酸化膜を厚くするとデータ書き換えのための電圧ＶＰＰを上げる必要があり、それに伴い基板とソース、ドレイン間の接合耐圧を向上させる必要があるため、トランジスタの基板内のプロファイル見直しを含めた製造プロセス変更が必要になる。
【００１４】
そこで、上述した課題を解決するために、本発明では、製造プロセスを変更せず、電源制御のみによりトンネル酸化膜に掛かるストレスを減らし、１０年間の連続読み出しを実現する方法を見出し本発明にいたった。すなわち、従来の電源に加えて、２電源を追加したものである。本発明では、追加する電源は、Ｖｐｐｂ（基板に印加する追加電源）とＶＧ２（ゲート電圧を制御するための追加電源；２Ｖ）の２電源である。
【００１５】
本発明は、上述したような目的を達成するためになされたもので、請求項１に記載の発明は、選択ゲートを有する選択トランジスタと、該選択トランジスタと直列に、フローティングゲート及びコントロールゲートを有するメモリトランジスタとを各々有するメモリセルの行及び列のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリを有する半導体装置において、前記選択トランジスタは、前記ＥＥＰＲＯＭメモリのソースラインに接続され、該ソースラインは、複数の前記メモリセルに対して共通となり、前記選択トランジスタの選択ゲートは、ワードラインに接続され、前記メモリトランジスタは、前記ＥＥＰＲＯＭメモリのビットラインに接続され、前記メモリセルの列は、基板上に設けられたP型ウェルによって分離される別個の高電圧N型ウェルに位置し、前記基板に印加する電源（Ｖｐｐｂ）と前記ゲート電圧を制御するための電源（ＶＧ２）をさらに追加したことを特徴とする。
【００１６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記基板に印加する電源（Ｖｐｐｂ）が、１２．５Ｖで、前記ゲート電圧を制御するための追加電源（ＶＧ２）が２Ｖであることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記メモリセルのプログラム動作時にバルクラインに前記Ｖｐｐｂが印加され、消去動作時に前記バルクラインにＶｐｐｂが印加され、読取り動作時に前記ワードラインに前記ＶＧ２によって制御されたゲート電圧（ＶＧ）が印加されることを特徴とする。
【００１７】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記ゲートと前記バルクラインとの電位差|ＶＧＢ|が、２Ｖ以下であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、従来のバイアス条件だと２１７時間であった連続読み出し時間を、１０年以上まで伸ばすことができ、メモリの用途を拡張することができる。図１３は、読み出し電圧を３．４Ｖ、３．６Ｖ、４．４Ｖと変えて、それぞれのバイアス下でのデータ反転までの時間をプロットしたものである。(Ａ)は従来バイアス条件下での読み出しの寿命、（Ｂ）は電圧依存性から算出した、本発明のバイアス条件下での予想寿命であり、７Ｅ５時間である。
【図面の簡単な説明】
【００１９】
【図１】ホッピング現象を説明するための図である。
【図２】（ａ），（ｂ）は、上述したデータ反転前後の様子を示す図である。
【図３】従来のＥＥＰＲＯＭにおける読み取り（データ０）時のメモリセルの動作について説明するための図である。
【図４】本発明に係る半導体装置の実施例を説明するための回路図である。
【図５】図４に示したＥＥＰＲＯＭメモリの等価回路を示す図である。
【図６】（ａ），（ｂ）は、図４に示したメモリセルにおける「プログラム」「消去」「読取り」に対する印加電圧時の動作モードを示す図である。
【図７】本発明における「プログラム」時のメモリセルの動作について説明するための図である。
【図８】本発明における「消去」時のメモリセルの動作について説明するための図である。
【図９】本発明における「読取り」（データ１）時のメモリセルの動作について説明するための図である。
【図１０】（ａ），（ｂ）は本発明における「読取り」（データ０）時のメモリセルの動作を示している。
【図１１】図４に示した本発明に係るＥＥＰＲＯＭメモリのアレイ回路図に相当する回路図である。
【図１２】（ａ），（ｂ）は、図１１に示したメモリセルにおける「プログラム」「消去」「読取り」に対する印加電圧時の動作モードを示す図である。
【図１３】ゲートとＢｕｌｋ間の電位差|ＶＧＢ|に対する寿命の関係を示し図である。
【図１４】本発明に係る半導体装置の製造方法を説明するための工程図（その１）である。
【図１５】本発明に係る半導体装置の製造方法を説明するための工程図（その２）である。
【図１６】本発明に係る半導体装置の製造方法を説明するための工程図（その３）である。
【図１７】本発明に係る半導体装置の製造方法を説明するための工程図（その４）である。
【図１８】本発明に係る半導体装置の製造方法を説明するための工程図（その５）である。
【図１９】本発明に係る半導体装置の製造方法を説明するための工程図（その６）である。
【図２０】本発明に係る半導体装置の製造方法を説明するための工程図（その７）である。
【図２１】本発明に係る半導体装置の製造方法を説明するための工程図（その８）である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施例について説明する。
図４は、本発明に係る半導体装置の実施例を説明するための回路図で、ＥＥＰＲＯＭメモリのアレイ回路図である。図中符号１１は第１のビットライン（Ｄ１）、１２は第２のビットライン（Ｄ２）、１３はワードライン、１４はバルクラインを示している。なお、ａ，ａ’，ｂ，ｂ’，ｃ，ｄはセルを示している。また、Ａ，Ｂ，Ｃ，Ｄで示す各枠内が１アドレスを示し、８ビットを２ビットで簡略化して示している。また、図示されているように、計３トランジスタが１セルを示している。
【００２１】
このＥＥＰＲＯＭメモリは、メモリセルの行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）のマトリックスを有するバイト消去可能なＥＥＰＲＯＭメモリで、図４には８つのメモリセルが示されており、バイト毎に２つのビットのみが示されている。
ＥＥＰＲＯＭメモリは、行及び列で構成されるメモリセルのマトリックスを有する。各々のメモリセルは、フローティングゲート及びコントロールゲートを持つメモリトランジスタと、それと直列に、選択ゲートを持つ選択トランジスタとを有している。複数のメモリトランジスタのコントロールゲートは、コントロールゲートライン、例えば、行毎に相互接続され、選択トランジスタの選択ゲートは、ワードライン１３、例えば、行毎に相互接続される。複数の選択トランジスタは共通のソースラインによって相互接続される。これらの共通ソースラインは、行毎、列毎、セクタ毎、又は全体のメモリに対して構成され得る。メモリトランジスタは、ＥＥＰＲＯＭメモリのビットラインに接続されている。
【００２２】
つまり、メモリセルの列は、基板上に設けられたP型ウェルによって分離される別個の高電圧N型ウェルに位置し、本発明の特徴的な構成は、基板に印加する電源（Ｖｐｐｂ）とゲート電圧を制御するための電源（ＶＧ２）をさらに追加したものである。
図５は、図４に示したＥＥＰＲＯＭメモリの等価回路を示す図である。図中符号２１は第１のポリ（浮遊ゲート）、２２は第２のポリ（制御ゲート）、２３はシリコン基板（ＨＶＮＷ；高電圧Ｎ型ウェル）を示している。このＥＥＰＲＯＭメモリは、選択トランジスタとメモリトランジスタが一体になったメモリ構造を有している。浮遊ゲートを第２のポリ２２で覆うことで、浮遊ゲートの両脇に選択トランジスタができる。この構造は、メモリという機能と選択トランジスタという機能を一体化した構造である。つまり、本発明におけるメモリ構造は、選択トランジスタとメモリトランジスタが一体となった構造で、等価回路にすると、計３トランジスタの構成で表せる。
【００２３】
評価するメモリについては、トンネル酸化膜は７７Å、浮遊ゲートと制御ゲート間の絶縁膜２１０Å、選択ゲート酸化膜１８０Å、選択ゲート長０．７０μｍ、浮遊ゲート長０．３５μｍで構成した。上述した構造のメモリセルに対して、最初に高温９０℃の環境下で、１０万回の書き換えを実施した。書き換えは、ＥｒａｓｅとＰｒｏｇｒａｍを繰り返し、連続的に実施した。
【００２４】
その後、Ｐｒｏｇｒａｍを実施し、浮遊ゲートに電子を蓄積し、データを０に書き込んだ。この状態を読み出すために、Ｒｅａｄを実施した。
図６（ａ），（ｂ）は、図４に示したメモリセルにおける「プログラム」「消去」「読取り」に対する印加電圧時の動作モードを示す図である。図６（ａ）を参照すると、「プログラム（Ｐｒｏｇｒａｍ）」動作時に、セルａ，ａ’におけるビットラインには０Ｖ、ワードラインにはＶｐｐ、バルクライン１４には０Ｖが印加されている（後述する図７参照）。以下、図６（ａ）に示したとおりであるが、本発明における特徴的な印加電圧は、「プログラム（Ｐｒｏｇｒａｍ）」動作時に、セルｃ及びセルｄにおけるバルクライン１４にＶｐｐｂ（基板に印加する追加電源）が印加されており、「消去（Ｅｒａｓｅ）」動作時に、セルｃ及びセルｄにおけるバルクライン１４にＶｐｐｂが印加されており、さらに、「読取り（Ｒｅａｄ）」動作時に、セルａ，ａ’，ｄにおけるワードライン１３にＶＧ（ゲート電圧；ワードライン）＝Ｖｄｄ−ＶＧ２＝Ｖｄｄ−２又は０Ｖが印加されていることである。また、読み出し時のセルa，a'，ｂ，ｂ'，ｃ，ｄのいずれにもＶｐｐｂは印加されない。各セルにつき、ワードライン１３と、第１のビットライン１１と第２のビットライン１２と、バルクライン１４との４ラインが接続されている。アレイの中のセルｃ，ｄが含まれるバルクライン１４に、Ｖｐｐｂを印加することで、非選択のセルｃ，ｄが誤って書き換えられないように制御する。なお、図６（ａ）に示されているＶＤＤ２は、Ｖｄｄと異なる電圧である。ＶＤＤ２は、Ｖｐｐからレギュレートされて生成する電圧である。
【００２５】
具体的には、図６（ｂ）に示しているように、Ｖｐｐｂが１２．５ＶでＶＧが２Ｖである。なお、ここで、Ｖｐｐｂはバルクライン１４にかける電圧を示し、Ｖｐｐより１Ｖ低い電圧ということでＶｐｐｂと記している。
このように、本発明においては、後述する比較例との対比で明らかなように、バイアスＶｐｐ、Ｖｄｄ、ＶＤＤ２に加え、ＶＧ２の２ＶとＶｐｐｂの１２．５Ｖの２電源を付加することを特徴としている。読み取り時のバイアスは、ＶＧ（ゲート電圧；ワードライン）＝Ｖｄｄ−ＶＧ２＝Ｖｄｄ−２又は０Ｖ、ＶＤ（ドレイン電圧；ビットライン）＝Ｖｄｄ、ＶＳ（ソース電圧）＝ｆｌｏａｔ、ＶＢ＝Ｖｄｄとなり、ＶＧＢが−Ｖｄｄ〜−２Ｖになるように回路上で制御している。そして、読み取り時(Ｖｄｄ＞２Ｖ)に、ＶＧ＝Ｖｄｄ−２Ｖがワードラインを介してゲートに印加される。
【００２６】
図７乃至図１０は、本発明における「プログラム」「消去」「読取り」時のメモリセルの動作について説明するための図である。図７は「プログラム」時、図８は「消去」時、図９は「読取り」（データ１）時、図１０（ａ），（ｂ）は「読取り」（データ０）時のメモリセルの動作を示している。
図７において、「プログラム」動作時に、セルａ，ａ’における第２のポリ２２にはＶｐｐが印加され、ビットラインには０Ｖ、バルクラインには０Ｖが印加されている。
【００２７】
図８において、「消去」動作時に、セルａにおける第２のポリ２２には０Ｖ、ビットライン及びバルクラインにはＶｐｐが印加されている。
読み取りについては、データ０（電子が浮遊ゲートに蓄積された状態）と、データ１（電子が浮遊ゲートから引き抜かれ、見掛け上、正電荷が蓄積された状態）を読み出す２ケースの印加状態を示す。
【００２８】
図９において、「読取り」（データ１）動作時に、セルａにおける第２のポリ２２にはＶＧ＝Ｖｄｄ−２Ｖ又は０Ｖが印加され、ビットラインにはＶｄｄが印加され、バルクラインにはＶｄｄが印加されている。この場合、浮遊ゲートに正電荷が蓄積されているため、チャネルがＯＮしない。
図１０（ａ），（ｂ）は、「読取り」（データ０）時のメモリセルの動作を示しているが、図１０（ａ）において（Ｖｄｄ＞２Ｖ）での、「読取り」（データ０）動作時に、セルａにおける第２のポリ２２にはＶＧ＝Ｖｄｄ−２Ｖが印加され、ビットラインにはＶｄｄが印加され、バルクラインにはＶｄｄが印加されている。この場合、浮遊ゲートに負電荷が蓄積されているため、チャネルがＯＮする。ワードラインに印加される電圧ＶＧを、ＶＧ＝Ｖｄｄ−ＶＧ２＝Ｖｄｄ−２Ｖにして、ゲートとバルク間の電圧ＶＧＢ（＝ＶＧ−ＶＢ）を−２Ｖに制御する。
【００２９】
図１０（ｂ）において（Ｖｄｄ＜２Ｖ）の場合、セルａにおける第２のポリ２２には０Ｖ、ビットラインにはＶｄｄが印加され、バルクラインにはＶｄｄが印加されている。この場合、浮遊ゲートに負電荷が蓄積されているため、チャネルがＯＮする。ワードラインに印加される電圧ＶＧを、ＶＧ＝０Ｖにして、ゲートとバルク間の電圧ＶＧＢを−Ｖｄｄに制御する。
【００３０】
図１０（ａ），（ｂ）において、データ０，１の判定方法は、チャネルに電流が流れた場合をデータ０、チャネルに電流が流れない場合をデータ１と判定している。
上述したようなバイアス条件での連続読み出し可能時間は、１０年以上であった。ここで、ＶＧはゲート（Ｇ）に印加する電圧、ＶＤはドレイン（Ｄ）に印加する電圧、ＶＳはソース（Ｓ）に印加する電圧、ＶＢはＰＭＯＳタイプのメモリセルにおいて、ＨＶＮＷに印加する電圧を示している。ＨＶＮＷに印加する電圧をＢｕｌｋ（Ｂ）に印加する電圧として、ＶＢで示している。また、基板へ印加される電圧ＶＢは、Ｖｐｐ又はＶｐｐｂがある。
【００３１】
このように、ゲートとＢｕｌｋ間の電位差|ＶＧＢ|を２Ｖ以下に制御することが本発明の特徴である。このうち、２Ｖの付加電源（ＶＧ２）を追加することで、１．６Ｖ〜３．６Ｖのいずれの電源電圧の場合も、読み出し時のＶＧＢを−Ｖｄｄ〜−２ｖに制御できる。
また、Ｖｐｐｂは、基板に印加する追加電源であり、読み出し時には利用しないが、書き換え時、すなわち、ＥｒｅｓｅやＰｒｏｇｒａｍの際に、基板に印加することで、ドレインと基板間の電位差ＶＤＢが、Ｖｄｄ−Ｖｐｐｂとなるメモリセルのホットエレクトロンの発生を抑制する。このように、本発明は、特に２Ｖの付加電源（ＶＧ２）の追加によるメモリの高品質化が図れる。
【００３２】
＜比較例＞
図１１は、図４に示した本発明に係るＥＥＰＲＯＭメモリのアレイ回路図に相当する回路図で、本発明との比較のための説明図である。
評価するメモリについては、トンネル酸化膜は７７Å、浮遊ゲートと制御ゲート間の絶縁膜２１０Å、選択ゲート酸化膜１８０Å、選択ゲート長０．７０μｍ、浮遊ゲート長０．３５μｍで構成した。上述した構造のメモリセルに対して、最初に高温９０℃の環境下で、１０万回の書き換えを実施した。書き換えは、ＥｒａｓｅとＰｒｏｇｒａｍを繰り返し、連続的に実施した。
【００３３】
その後、Ｐｒｏｇｒａｍを実施し、浮遊ゲートに電子を蓄積し、データを０に書き込んだ。この状態を読み出すために、Ｒｅａｄを実施した。
図１２（ａ），（ｂ）は、図１１に示したメモリセルにおける「プログラム」「消去」「読取り」に対する印加電圧時の動作モードを示す図である。
上述した特許文献１は、図１２に示すように、ＶＧ＝０、ＶＤ＝Ｖｄｄ、ＶＳ＝ｆｌｏａｔ、ＶＢ＝Ｖｄｄとなり、ＶＧＢ＝−Ｖｄｄになる。特に、Ｖｄｄ＝３．６Ｖの時、ＶＧＢ＝―３．６Ｖとなり、読み出し時にトンネル酸化膜に加わるストレスが最大になる。
【００３４】
従来のメモリだと、動作電源電圧（Ｖｄｄ）範囲１．６Ｖ〜３．６Ｖのメモリで、Ｖｄｄ＝３．６Ｖの場合、累積２１７時間の連続読み出し後にデータ化けが生じた。
図６（ａ），（ｂ）に示した動作モードと、図１２（ａ），（ｂ）に示した動作モードとを比較してみると、図１２（ａ），（ｂ）に示した本発明における特徴的な印加電圧は、「プログラム（Ｐｒｏｇｒａｍ）」動作時に、セルｃ及びセルｄにおけるバルクにＶｐｐｂが印加されており、「消去（Ｅｒａｓｅ）」動作時に、セルｃ及びセルｄにおけるバルクラインにＶｐｐｂが印加されており、さらに、「読取り（Ｒｅａｄ）」動作時に、セルａ，ａ’，ｄにおけるワードライン１３にＶＧが印加されているのに対して、図６（ａ），（ｂ）に示した比較例における特徴的な印加電圧は、「プログラム（Ｐｒｏｇｒａｍ）」動作時に、セルｃ及びセルｄにおけるバルクにＶｐｐが印加されており、「消去（Ｅｒａｓｅ）」動作時に、セルｃ及びセルｄにおけるバルクラインにＶｐｐが印加されており、さらに、「読取り（Ｒｅａｄ）」動作時に、セルａ，ａ’，ｄにおけるワードライン１３にＶＧが０Ｖである。
【００３５】
つまり、従来の電源に加えて、本発明では、追加する電源は、Ｖｐｐｂと２Ｖの付加電源の２電源である。このように、ゲートとＢｕｌｋ間の電位差|ＶＧＢ|を２Ｖ以下に制御することができ、このうち特に、２Ｖの付加電源を追加することで、１．６Ｖ〜３．６Ｖのいずれの電源電圧の場合も、読み出し時のＶＧＢを−Ｖｄｄ〜−２Ｖに制御できるという効果を奏するものである。図１３は、ゲートとＢｕｌｋ間の電位差|ＶＧＢ|に対する寿命の関係を示した図である。
【００３６】
図１４乃至図２１は、本発明に係る半導体装置の製造方法を説明するための工程図である。図中符号３１はシリコン基板（ＨＶＮＷ；高電圧Ｎウェル）、３２は素子分離膜（ＬＯＣＯＳ）、３３はシリコン窒化膜、３４は熱酸化膜（１８０Å）、３５は犠牲酸化膜（３００Å）、３６はＰウェル、３７はＮウェル、３８はトンネル酸化膜（７７Å）、３９はゲート酸化膜（７７Å）、４０は第１のポリ（３５００Å）、４１はメモリ浮遊ゲート、４２はＩＰＯ酸化膜、４３は第２のポリ（３５００Å）、４４はメモリ制御ゲート、４５はトランジスタゲート、４６ａは上部電極、４６ｂは下部電極を示している。
【００３７】
図１４は、シリコン基板に素子分離膜（ＬＯＣＯＳ）を形成する工程図である。形成条件は、シリコン基板上に１８０Åの熱酸化膜を形成し、その上に２０００Åのシリコン窒化膜を堆積させた後、ＬＯＣＯＳ３２を形成する領域を、ホトリソグラフィで開口し、開口したエリアのシリコン窒化膜をエッチングし、その後、１０００℃の熱処理で３３００Å程度の酸化膜を形成できるものである。また、メモリ領域のＨＶ−Ｎウェルを形成するために、本熱処理により前にイオン注入法により導入したリンを、本熱処理により拡散させて形成する。
【００３８】
図１５は、トランジスタ及び容量素子を形成するためのウェル（ＷＥＬＬ）を形成する工程図である。例えば、トランジスタの領域の場合、ＰＭＯＳのＮウェル３７、容量素子の領域の場合、Ｐウェル（ＰＷ）３６を形成したものである。形成条件は、３００Åの熱酸化膜を全面に形成しこれを犠牲酸化膜３５として、所望の不純物をイオン注入法により導入し、濃度を所望の濃度になるように形成した。
【００３９】
図１６は、第１のポリを堆積する工程図である。犠牲酸化膜３５を除去した後、トランジスタのゲート酸化膜３９と、メモリのトンネル酸化膜３８を形成後、トランジスタのゲートとメモリの浮遊ゲートとなる第１ポリ（Ｐｏｌｙ）４０を堆積したものである。形成方法は、ウェット酸化で７７Åのゲート酸化膜３９とトンネル酸化膜３８を同時形成する。その後、３５００Å程度の膜厚の不純物を含まないポリシリコン膜を堆積した。その後、浮遊ゲートと容量素子とトランジスタのゲートになる第１のポリ４０にリンを高濃度でイオン注入法により導入した。
【００４０】
図１７は、第１のポリの第１回目のエッチングの工程図である。浮遊ゲート４１となるポリシリコン膜を形成するために、第１のポリ４０をドライエッチで所定の形状にパターンニングしたものである。
図１８は、ＩＰＯ酸化膜とＨＬＤ堆積の工程図である。全面にＩＰＯ酸化膜４２を形成したものである。形成条件は、高濃度の第１のポリ４０上に１００Åの酸化膜を形成したのち、ＨＬＤ膜を１２０Å程度ＣＶＤ法により全面に堆積したものである。
【００４１】
図１９は、第２のポリを堆積する工程図である。ＩＰＯ酸化膜４２上に第２のポリ４３を堆積したものである。形成条件は、３５００Å程度の膜厚の不純物を含まないポリシリコンを堆積できる条件を選んだ。
図２０は、第２のポリをエッチングする工程図である。第２のポリ４３にホトリソグラフィとドライエッチを施し、メモリの制御ゲートと、容量素子の上部電極４６ａをパターンニングしたものである。
【００４２】
図２１は、第１のポリの第２回目のエッチングの工程図である。トランジスタのゲートと容量素子の第１のポリ４０上に残るＩＰＯ膜をドライエッチで除去した後、トランジスタのゲート４５と容量素子の下部電極４６ｂを所定の形状にパターンニングしたものである。
以後は、一般的の半導体製造装置の製造方法に従い、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ  Ｄｒａｉｎ）やＤＤＤ(Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ)形成のためのインプラ注入、ソース、ドレインを形成するためのイオン注入を施し、全面に層間絶縁膜を堆積する。層間絶縁膜は例えばＣＶＤ法によるＳｉＯ２である。ＳｉＯ２膜にホトリソグラフィ、エッチングによりコンタクトホールを形成する。最終的には、全面メタル膜を堆積し、ホトリソグラフィとエッチングによりパターンニングを施してメタル配線をメモリ、トランジスタ、容量素子とコンタクトで導通させる。その後、水素処理を施したり、パッシベーション膜を形成したりする。
【符号の説明】
【００４３】
１  第１のポリ（浮遊ゲート）
２  第２のポリ（制御ゲート）
３，２３  シリコン基板（ＨＶＮＷ；高電圧Ｎウェル）
１１  第１のビットライン（Ｄ１）
１２  第２のビットライン（Ｄ２）
１３  ワードライン
１４  バルクライン
２１  第１のポリ（浮遊ゲート）
２２  第２のポリ（制御ゲート）
３１  シリコン基板（ＨＶＮＷ；高電圧Ｎウェル）
３２  素子分離膜（ＬＯＣＯＳ）
３３  シリコン窒化膜
３４  熱酸化膜（１８０Å）
３５  犠牲酸化膜（３００Å）
３６  Ｐウェル
３７  Ｎウェル
３８  トンネル酸化膜（７７Å）
３９  ゲート酸化膜（７７Å）
４０  第１のポリ（３５００Å）
４１  メモリ浮遊ゲート
４２  ＩＰＯ酸化膜
４３  第２のポリ（３５００Å）
４４  メモリ制御ゲート
４５  トランジスタゲート
４６ａ  上部電極
４６ｂ  下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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