(57)【要約】【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。【選択図】図１
2013042019.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層と、
前記シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備え、
前記シリコン層は、前記金属シリサイド層が形成されていない領域において、前記第１不純物に起因するエンド・オブ・レンジ欠陥を有していないことを特徴とする半導体装置。
【請求項２】
前記シリコン層は、第２不純物を含有する第２不純物注入層を有し、
前記第２不純物注入層の深さは前記金属シリサイド層の深さより深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン層は、半導体基板又は前記半導体基板上に形成されたシリコン層であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記金属シリサイド層に電気的に接続されているコンタクトプラグをさらに備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１不純物はインジウムであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
シリコン層に第１不純物を注入して第１不純物注入層を形成する工程と、
前記第１不純物注入層上に金属膜を形成する工程と、
前記シリコン層の一部と前記金属膜とを第１加熱処理により反応させて、前記第１不純物注入層の深さより深い深さを有する金属シリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記金属シリサイド層は、前記第１不純物に起因するエンド・オブ・レンジ欠陥が形成されていた位置、又は前記エンド・オブ・レンジ欠陥の形成が予測される位置より深く形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属シリサイド層は、前記第１不純物のイオン注入時の前記シリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記金属シリサイド層は、前記第１不純物注入層の外縁より１０ｎｍ以上深く形成することを特徴とする請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１加熱処理における加熱温度は５００℃以上であることを特徴とする請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
シリコン層に第２不純物を注入して第２不純物注入層を形成する工程をさらに含み、
前記金属シリサイド層は前記第２不純物注入層の深さよりも浅い深さを有するように形成することを特徴とする請求項６〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
第２不純物注入層は、前記第１不純物のイオン注入時の前記シリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２不純物注入層を形成する工程は第２加熱処理を含み、
前記第２不純物注入層を形成する工程における前記第２加熱処理は、前記第１不純物注入層を形成する工程において形成された前記シリコン層の結晶欠陥が残存するような条件において実施することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２不純物注入層を形成する工程の前記第２加熱処理により前記第１不純物注入層の外縁に、前記第１不純物に起因するエンド・オブ・レンジ欠陥が形成され、
前記金属シリサイド層は、前記エンド・オブ・レンジ欠陥を包含するように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２不純物注入層を形成する工程における前記第２加熱処理における加熱温度は５００℃以上であることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１不純物はインジウムであり、
前記第１不純物注入層へのドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上であることを特徴とする請求項６〜１５のいずれか一項に半導体装置の製造方法。
【請求項１７】
前記シリコン層上に絶縁膜を形成する工程と、
前記絶縁膜に、前記第１不純物を前記シリコン層に注入するためのコンタクトホールを形成する工程と、
前記コンタクトホール内に、前記金属シリサイド層と電気的に接続されるコンタクトプラグを形成する工程と、をさらに含むことを特徴とする請求項６〜１６のいずれか一項に半導体装置の製造方法。
【請求項１８】
前記シリコン層は半導体基板の一部であることを特徴とする請求項６〜１７のいずれか一項に半導体装置の製造方法。
【請求項１９】
前記シリコン層は、半導体基板上に形成したシリコン層であることを特徴とする請求項６〜１８のいずれか一項に半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトと接続するシリサイド層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化に伴い、コンタクトも微細化されている。このため、コンタクト抵抗が増加し、寄生抵抗の増加がトランジスタ性能に影響を与えている。そこで、コンタクト接合部における抵抗を低下させる技術が開発されている（例えば特許文献１参照）。特許文献１に記載の半導体装置の製造方法は、（１）半導体シリコン基板の表面領域に高濃度Ｎ導電型拡散層を形成する工程、（２）高濃度Ｎ導電型拡散層を備えた半導体シリコン基板に対して層間絶縁膜を形成する工程、（３）層間絶縁膜の所定の位置に対しエッチングすることにより、高濃度Ｎ導電型拡散層に到達するコンタクトホールを形成する工程、（４）高濃度Ｎ導電型拡散層の表面部分に対し、コンタクトホールを通して、加速エネルギーを３０〜１２０ｋｅＶの範囲とし、注入量を１．０×１０１３〜５．０×１０１４／ｃｍ２の範囲として、インジウムイオンを注入し、コンタクトホールの底面にインジウム含有層を形成する工程、（５）コンタクトホールの底面に形成されたインジウム含有層に金属シリサイド層を形成する工程、（６）コンタクトホールの底面を除くコンタクトホール内面と層間絶縁膜上面にバリア層を形成する工程、及び（７）コンタクトホールにコンタクトプラグを形成する工程を有する。
【０００３】
また、特許文献２においては、スケールダウンされた高性能のデバイスにおいては急峻なドーパントプロファイルが必要であるとし、特許文献２に記載のデバイスは、半導体基板と、半導体基板上のゲート絶縁層と、ゲート絶縁層上のゲートと、ゲートおよびゲート絶縁層に隣接する半導体基板上の側壁スペーサと、側壁スペーサに隣接する半導体基板上のエピタキシャル成長により厚くした層と、エピタキシャル成長により厚くした層の少なくとも一部分中シリサイド層と、シリサイド層からのドーパントでリッチ化された、シリサイド層の下のソース／ドレイン領域と、シリサイド層上の絶縁層と、絶縁層におけるシリサイド層へのコンタクトと、を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１３８６７号公報
【特許文献２】特表２００７−５１３５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
本発明者らは、特許文献１及び特許文献２に記載の技術において、インジウムイオンやドーパントの注入がコンタクト抵抗を増大させていることを見出した。
【０００７】
特許文献１及び特許文献２に記載の技術においては、特許文献２に記載されているように、インジウムイオンやドーパントの注入後の熱処理によりシリサイド層の下にインジウムやドーパントが偏析する。これにより、単結晶状態にあるシリコンには結晶ダメージ（エンド・オブ・レンジ欠陥）が発生し、ソース／ドレイン拡散層の不純物が不活性化する。エンド・オブ・レンジ欠陥では、不純物の再活性化が不十分となり、部分的に高抵抗化層を形成し、これがコンタクト抵抗を増大させることになる。
【０００８】
コンタクトサイズの微小化は進行し続けており、特許文献１及び特許文献２に記載の技術よりもさらにコンタクト抵抗を低下させる技術が望まれている。
【課題を解決するための手段】
【０００９】
本発明の第１視点によれば、半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。
【００１０】
本発明の第２視点によれば、半導体装置の製造方法は、シリコン層に第１不純物を注入して第１不純物注入層を形成する工程と、第１不純物注入層上に金属膜を形成する工程と、シリコン層の一部と金属膜とを第１加熱処理により反応させて、第１不純物注入層の深さより深い深さを有する金属シリサイド層を形成する工程と、を含む。
【発明の効果】
【００１１】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１２】
本発明の半導体装置においては、金属シリサイド層を第１不純物注入層よりも深くなるように形成し、シリコン層が、第１不純物に起因するエンド・オブ・レンジ欠陥を有さないように形成されている。これにより、エンド・オブ・レンジ欠陥に基づく高抵抗化を抑制し、半導体基板における抵抗やコンタクト抵抗の低抵抗化を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本発明の第２実施形態に係る半導体装置の概略断面図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】本発明の第３実施形態に係る半導体装置の概略断面図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】実施例における第１不純物注入層形成後の不純物濃度プロファイル。
【図１２】実施例における金属シリサイド層形成後の不純物濃度プロファイル。
【図１３】比較例に係る半導体装置の概略断面図。
【図１４】比較例における第１不純物注入層形成後の不純物濃度プロファイル。
【図１５】比較例における金属シリサイド層形成後の不純物濃度プロファイル。
【図１６】比較例におけるエンド・オブ・レンジ欠陥のプロファイル。
【発明を実施するための形態】
【００１４】
上記各視点の好ましい形態を以下に記載する。
【００１５】
上記第１視点の好ましい形態によれば、シリコン層は、第２不純物を含有する第２不純物注入層を有する。第２不純物注入層の深さは金属シリサイド層の深さより深い。
【００１６】
上記第１視点の好ましい形態によれば、シリコン層は、半導体基板又は半導体基板上に形成されたシリコン層である。
【００１７】
上記第１視点の好ましい形態によれば、半導体装置は、金属シリサイド層に電気的に接続されているコンタクトプラグをさらに備える。
【００１８】
上記第１視点の好ましい形態によれば、第１不純物はインジウムである。
【００１９】
上記第２視点の好ましい形態によれば、金属シリサイド層は、第１不純物に起因するエンド・オブ・レンジ欠陥が形成されていた位置、又はエンド・オブ・レンジ欠陥の形成が予測される位置より深く形成する。
【００２０】
上記第２視点の好ましい形態によれば、金属シリサイド層は、第１不純物のイオン注入時のシリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成する。
【００２１】
上記第２視点の好ましい形態によれば、金属シリサイド層は、第１不純物注入層の外縁より１０ｎｍ以上深く形成する。
【００２２】
上記第２視点の好ましい形態によれば、第１不純物注入層を形成する工程における第１加熱処理における加熱温度は５００℃以上である。
【００２３】
上記第２視点の好ましい形態によれば、半導体装置の製造方法は、シリコン層に第２不純物を注入して第２不純物注入層を形成する工程をさらに含む。金属シリサイド層は第２不純物注入層の深さよりも浅い深さを有するように形成する。
【００２４】
上記第２視点の好ましい形態によれば、第２不純物注入層は、第１不純物のイオン注入時のシリコン層表面からの標準飛程距離に標準飛程距離の偏差量を加えた深さよりも深い深さを有するように形成する。
【００２５】
上記第２視点の好ましい形態によれば、第２不純物注入層を形成する工程は第２加熱処理を含む。第２不純物注入層を形成する工程における第２加熱処理は、第１不純物注入層を形成する工程において形成されたシリコン層の結晶欠陥が残存するような条件において実施する。
【００２６】
上記第２視点の好ましい形態によれば、第２不純物注入層を形成する工程の第２加熱処理により第１不純物注入層の外縁に、第１不純物に起因するエンド・オブ・レンジ欠陥が形成される。金属シリサイド層は、エンド・オブ・レンジ欠陥を包含するように形成する。
【００２７】
上記第２視点の好ましい形態によれば、第２不純物注入層を形成する工程における第２加熱処理における加熱温度は５００℃以上である。
【００２８】
上記第２視点の好ましい形態によれば、第１不純物はインジウムである。第１不純物注入層へのドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２以上である。
【００２９】
上記第２視点の好ましい形態によれば、半導体装置の製造方法は、シリコン層上に絶縁膜を形成する工程と、絶縁膜に、第１不純物をシリコン層に注入するためのコンタクトホールを形成する工程と、コンタクトホール内に、金属シリサイド層と電気的に接続されるコンタクトプラグを形成する工程と、をさらに含む。
【００３０】
上記第２視点の好ましい形態によれば、シリコン層は半導体基板の一部である。
【００３１】
上記第２視点の好ましい形態によれば、シリコン層は、半導体基板上に形成したシリコン層である。
【００３２】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。
【００３３】
半導体装置１００は、半導体基板１０１と、半導体基板１０１に形成されたウェル１０２と、活性領域を区画する素子分離領域１０３と、半導体基板１０１上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、半導体基板１０１上ゲート電極１０７の両側に形成されたゲートサイドウォール１０９と、ゲート電極１０７両側の半導体基板１０１に形成されたエクステンション領域１０４と、ゲート電極１０７両側の半導体基板１０１に形成され、エクステンション領域１０４に接続された基板ソース／ドレイン領域１０５と、基板ソース／ドレイン領域１０５上に形成されたせり上げソース／ドレイン領域１１１と、せり上げソース／ドレイン領域１１１に形成された金属シリサイド層１１４と、半導体基板１０１上に形成された層間膜１１５と、層間膜１１５上に形成された上部配線１１８と、上部配線１１８とせり上げソース／ドレイン領域１１１及び基板ソース／ドレイン領域１０５とを電気的に接続するコンタクトプラグ１１７と、を備える。ゲート電極１０７は、ゲート絶縁膜１０６上に形成されたゲート導電膜１０７ａ及びゲート導電膜１０７ａ上に形成されたゲートキャップ膜１０７ｂを有する。上部配線１１８は、上部配線バリアメタル膜１１８ａ及び上部配線バリアメタル膜１１８ａ上に形成された上部配線膜１１８ｂを有する。コンタクトプラグ１１７は、層間膜１１５に形成され、第１バリアメタル膜１１７ａ、第２バリアメタル膜１１７ｂ及びコンタクト導電膜１１７ｃを有する。
【００３４】
半導体基板１０１は、例えばシリコン基板である。エクステンション領域１０４は、ウェル１０２と異なる導電型とする。せり上げソース／ドレイン領域１１１及び基板ソース／ドレイン領域１０５とエクステンション領域１０４は同じ導電型である。基板ソース／ドレイン領域１０５は、エクステンション領域１０４と接続されている。
【００３５】
せり上げソース／ドレイン領域１１１は、半導体基板１０１上に成長させたシリコン膜に不純物を拡散させた不純物拡散領域である。せり上げソース／ドレイン領域１１１は、後述する第１不純物に起因して形成されるエンド・オブ・レンジ欠陥（End of Range Defects）を有していない。エンド・オブ・レンジ欠陥が存在しているか否かは、透過型電子顕微鏡（ＴＥＭ；Transmission Electron Microscope）による観察によって確認することができる。
【００３６】
金属シリサイド層１１４は、第１不純物を含有する。第１不純物は、金属シリサイド化を促進するための不純物であり、例えばインジウム、ゲルマニウム、砒素、アンチモン等を用いることができる。金属シリサイド層１１４は、後述する第１不純物に起因してせり上げソース／ドレイン領域１１１にエンド・オブ・レンジ欠陥が形成されていた領域、又はエンド・オブ・レンジ欠陥が形成されるとすれば、エンド・オブ・レンジ欠陥が形成されると予測される領域を包含する。すなわち、金属シリサイド層１１４の深さｄは、少なくとも部分的に、エンド・オブ・レンジ欠陥が存在していた位置、又はエンド・オブ・レンジ欠陥が形成されると予測される位置より深くなるように設定する。金属シリサイド層１１４としては、例えば、コバルトシリサイド、チタンシリサイド、ニッケルシリサイド、モリブデンシリサイド、白金シリサイド、等種々の金属シリサイドを適用することができる。
【００３７】
エンド・オブ・レンジ欠陥は、金属シリサイド層１１４を第１不純物層より深く形成しなければ、第１不純物注入層形成後に、例えば金属シリサイド層１１４の形成時の加熱によって第１不純物層の外縁に導入される、単結晶状態にあるシリコンの結晶ダメージのことである。本発明においては、金属シリサイド層１１４が、エンド・オブ・レンジ欠陥が形成される領域を包含しているので、エンド・オブ・レンジ欠陥に起因する高抵抗化が抑制され、コンタクトプラグ１１７とせり上げソース／ドレイン領域１１１間の抵抗を低減することができる。
【００３８】
ゲート絶縁膜１０６としては、例えば、シリコン酸窒化膜、ハフニウム酸化膜等を使用することができる。ゲート導電膜１０７ａは、例えば、リンドープトシリコン膜、チタン膜、窒化チタン膜、及びタングステン膜を順次積層することにより形成することができる。ゲートキャップ膜１０７ｂとしては、コンタクトプラグ１１７を形成する際に選択比がとれる材料を用いるようにし、例えばシリコン窒化膜を用いることができる。ゲートサイドウォール１０９としては、コンタクタトプラグを形成する際に選択比が取れる材料を用いるようにし、例えばシリコン窒化膜を用いることができる。
【００３９】
第１バリアメタル膜１１７ａとしては、例えば膜厚１０ｎｍの窒化チタン膜を使用することができる。第２バリアメタル膜１１７ｂとしては、例えば膜厚５ｎｍのチタン膜を使用することができる。第２バリアメタル膜１１７ｂは、省略してもよい。コンタクト導電膜１１７ｃとしては、例えば膜厚１００ｎｍのタングステン膜を使用することができる。
【００４０】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図２〜図５に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００４１】
まず、半導体基板１０１にウェル１０２を形成する。例えば、ｐ型の半導体基板１０１に、ｎ型のウェル１０２を形成することができる。次に、活性領域を画定する素子分離領域１０３を形成する。次に、半導体基板１０１上に、ゲート絶縁膜１０６、並びにゲート導電膜１０７ａ及びゲートキャップ膜１０７ｂを積層したゲート電極１０７を形成する（図２（ａ））。ゲート電極１０７は、例えば、ゲート導電膜１０７ａの前駆膜及びゲートキャップ膜１０７ｂの前駆膜を形成した後、リソグラフィ技術及びエッチング技術を用いて各前駆膜をパターニングして形成することができる。
【００４２】
次に、ゲート電極１０７をマスクにして、ウェル１０２の上部領域に不純物を導入してエクステンション領域１０４を形成する（図２（ｂ））。例えば、上記例のようにウェル１０２の導電型がｐ型である場合、ホウ素等のｐ型の不純物を導入することができる。イオン注入の条件は、例えば、エネルギー５ＫｅＶ、ドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２とすることができる。エクステンション領域１０４の深さは、例えば、約１５ｎｍとすることができる。
【００４３】
次に、半導体基板１０１及びゲート電極１０７上に、ゲートサイドウォール１０９の前駆膜を全面的に形成する。次に、エクステンション領域１０４が露出するように当該前駆膜をエッチバックして、ゲート電極１０７の両側の側壁に沿ってゲートサイドウォール１０９を形成する（図２（ｃ））。
【００４４】
次に、露出した半導体基板１０１（ウェル１０２）表面上にシリコン膜１１０をさらに形成する（図３（ｄ））。以下、このシリコン膜を「せり上げシリコン膜」という。せり上げシリコン膜１１０は、例えば、選択エピタキシャルシリコン成長法、例えば、ジクロルシランガス及び塩酸ガスを用いたＵＨＶ−ＣＶＤ（Ultra High Vacuum-Chemical Vapor Deposition）法（高真空ＣＶＤ法）により形成することができる。せり上げシリコン膜１１０の厚さは、例えば５０ｎｍとすることができる。
【００４５】
次に、せり上げシリコン膜１１０に不純物を導入する。例えば、上記例のようにエクステンション領域１０４の導電型がｐ型である場合、ホウ素等のｐ型の不純物を導入することができる。イオン注入の条件は、例えば、エネルギー５ＫｅＶ、ドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２とすることができる。次に、熱処理を行い、不純物を活性化させると共に、不純物を拡散させ、せり上げシリコン膜１１０から半導体基板１０１表面部分にかけて、拡散層を形成する。以下、この拡散層のうち、せり上げシリコン膜１１０に形成された部分を、「せり上げソース／ドレイン領域１１１」、半導体基板１０１に形成された部分を、「基板ソース／ドレイン領域１０５」という。基板ソース／ドレイン領域１０５は、エクステンション領域１０４と接続される。ここで、熱処理は、例えば、急速熱処理法を用いて、窒素ガス雰囲気、１０００℃、１０秒で行うことができる。基板ソース／ドレイン領域１０５の深さは、例えば２０ｎｍに形成することができる。
【００４６】
これにより、せり上げソース・ドレイン構造を有するＭＯＳトランジスタが形成される。せり上げソース・ドレイン構造は、半導体基板１０１に形成される基板ソース／ドレイン領域１０５を浅く形成することができ、ゲート長の短縮化が可能となる。この結果、トランジスタを高性能化することができる。
【００４７】
次に、ＭＯＳトランジスタを覆うように層間膜１１５を形成する（図３（ｆ））。層間膜１１５の材料としては、例えばシリコン酸化膜を利用することができる。層間膜１１５の厚さは、例えば５００ｎｍとすることができる。
【００４８】
次に、層間膜１１５上に、リソグラフィ技術を用いて、開口１２２ａを有するコンタクト形成マスク１２２を形成する。開口１２２ａは、層間膜１１５にコンタクトを形成する領域に形成されている。本実施形態においては、開口１２２ａは、せり上げソース／ドレイン領域１１１の上方に形成されている。後述のように、自己整合コンタクト形成法を用いる場合には、開口１２２ａは、平面投影によれば、ゲートサイドウォール１０９と一部が重なるように形成される。
【００４９】
次に、コンタクト形成マスク１２２を用いて、例えばドライエッチングにより、せり上げソース／ドレイン領域１１１を露出するように層間膜１１５にコンタクトホール１１５ａを形成する（図４（ｇ））。コンタクトホール１１５ａの形成には、例えば自己整合コンタクト形成法を用いることができる。自己整合コンタクト形成法は、ゲート電極−コンタクト間距離の縮小化のため、ゲートサイドウォール１０９に対して選択比がとれる条件を用いてコンタクトホール１１５ａをエッチングすることにより、ゲートサイドウォール１０９に対して自己整合的にコンタクトホールを形成する方法である。自己整合コンタクト形成法によれば、コンタクタトホール１１５ａとゲート電極１０７との距離をゲートサイドウォール１０９幅の厚さまでに縮小でき、素子サイズの縮小が可能となる。コンタクトホール１１５ａを開口するエッチングは、ゲートキャップ膜１０７ｂ、ゲートサイドウォール１０９に対して選択比が高い条件を用いて行う。コンタクタトホール１１５ａの大きさは、例えば、トップ径１００ｎｍ、ボトム径８０ｎｍとすることができる。
【００５０】
次に、コンタクト形成マスク１２２を除去する（図４（ｈ））。
【００５１】
次に、コンタクトホール１１５ａから露出したせり上げソース／ドレイン領域１１１に第１不純物をイオン注入して第１不純物注入層１１２を形成する（図４（ｉ））。第１不純物注入層１１２を形成することにより、後に形成する金属シリサイド層の形成を促進させ、コンタクト抵抗を低減させることができる。第１不純物としては、例えば、質量が大きいインジウム（Ｉｎ）を用いると好ましい。質量が大きいインジウムがイオン注入されることにより、シリコン膜は、結晶性が乱され、結晶ダメージが導入された状態となり、金属シリサイドの形成を促進する要因になると考えられる。この他にも、第１不純物としては、重いイオン種であるゲルマニウム（Ｇｅ）イオン、砒素（Ａｓ）イオン、アンチモン（Ｓａ）イオンを使用することができる。ドーズ量は、例えば、１×１０１３ａｔｏｍｓ／ｃｍ２〜１×１０１５ａｔｏｍｓ／ｃｍ２とすることができ、例えば、４×１０１３ａｔｏｍｓ／ｃｍ２とすることができる。
【００５２】
後述の金属シリサイド層を第１不純物注入層よりも深く形成しない場合、第１不純物が注入されることにより結晶ダメージが導入されたシリコン膜においては、その後の５００℃程度以上の熱処理過程で、第１不純物注入層１１２の不純物濃度分布の外縁領域であるエンド・オブ・レンジの近傍に、不純物が偏析し、転位ループ等の結晶欠陥が形成される。この欠陥を、エンド・オブ・レンジ欠陥（End of Range Defects）と称す。エンド・オブ・レンジ欠陥が形成される位置は、せり上げソース／ドレイン領域１１１の表面からおおよそ深さＲｐ＋δＲｐの位置である。
【００５３】
ここで、Ｒｐは標準飛程距離であり、δＲｐはその標準偏差である。標準飛程距離Ｒｐとは、せり上げソース／ドレイン領域１１１に侵入した第１不純物が落ち着くまでに通過した距離の入射角に沿った投影長のこと（射影飛程）である。標準偏差δＲｐは、標準飛程距離の揺らぎのことである。
【００５４】
本発明においては、後述の金属シリサイド層を、基板深さ方向に、エンド・オブ・レンジ欠陥が形成される領域を覆うように形成する。そのため、不純物の注入エネルギーは、不純物濃度分布Ｒｐ＋δＲｐが、後に形成される金属シリサイド層の深さよりも浅くなるように設定すると好ましい。例えば、インジウムイオン注入のエネルギーは、２０ＫｅＶとすることができる。シミュレーションの結果によれば、標準飛程距離Ｒｐ略２０ｎｍ、標準偏差δＲｐ略５ｎｍであり、Ｒｐ＋δＲｐは略２５ｎｍとなる。
【００５５】
次に、シリサイドを形成するための金属膜１１３を形成する（図５（ｊ））。金属膜１１３は、層間膜１１５上、コンタクトホール１１５ａ内及びせり上げソース／ドレイン領域１１１上を覆うように形成する。金属膜１１３の材料には、例えば、コバルト（Ｃｏ）を用いることができる。コバルトは、金属シリサイド形成の熱処理温度が低く、トランジスタへの熱処理の影響を軽減できる特徴を持ち、金属シリサイドを形成するための材料として好ましい材料の一つである。他の金属膜１１３の材料としては、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）等を用いることができる。成膜方法は、例えばスパッタ法を用いることができる。成膜方法はこれに限定されず、ＣＶＤ法などを用いてもよい。金属膜１１３の膜厚は、金属膜１１３とシリコンと反応させて金属シリサイド層を形成する際に、必要とされる膜厚の金属シリサイド層を形成するのに十分な膜厚となるように設定される。例えば、コンタクトホール１１５ａに露出したせり上げソース／ドレイン領域１１１上で、例えば１０ｎｍとなるように形成する。
【００５６】
次に、熱処理を加えて、金属膜１１３とシリコン膜を熱処理により反応させて、せり上げソース／ドレイン領域１１１上部に、金属シリサイド層１１４を形成する。熱処理の温度は、用いる金属膜１１３の種類に応じて、適切な温度に設定される。例えば、金属膜１１３がコバルトの場合、シリサイド化させるためには熱処理の温度は凡そ６００℃〜７００℃とすると好ましい。例えば、急速熱窒化法により、窒素ガス雰囲気中、６５０℃、３０秒の熱処理を施すと金属シリサイド層１１４を形成することができる。
【００５７】
前述したように、この熱処理過程で、金属シリサイド層１１４が形成されない限り、第１不純物注入層１１２外の領域に、転位ループ等のエンド・オブ・レンジ欠陥が発生する。そこで、金属シリサイド層１１４は、この熱処理によって形成されたエンド・オブ・レンジ欠陥、及びエンド・オブ・レンジ欠陥が形成されるであろう領域を包含するように形成する。そこで、金属シリサイド層１１４の深さは、例えば、第１不純物注入層１１２の深さ（外縁）より１０ｎｍ以上深く（広く）なるように形成すると好ましい。例えば、金属シリサイド層１１４の深さは、（Ｒｐ＋δＲｐ）＋１０ｎｍより大きくなるように設定すると好ましい。例えば、上記例においては、エンド・オブ・レンジ欠陥の深さは、凡そ２５ｎｍ近傍に形成されている。この場合、深さ３５ｎｍのコバルトシリサイド層を形成することで、エンド・オブ・レンジ欠陥をコバルトシリサイド層で包含するように形成することができる。
【００５８】
金属シリサイド層１１４の厚さｄは、デバイス上、適切な厚さに設定する。金属シリサイド層１１４の厚さｄが厚くなると、金属シリサイド層がＰＮ接合に近づきリークを発生する、シリコンの消費量が多くなり過ぎてシリコン層にボイドを形成するなどの問題が発生する場合がある。そのため、金属シリサイド層１１４は、厚い部分でも例えば５０ｎｍ以下に形成すると好ましい。一方、金属シリサイド層１１４の厚さｄが薄くなりすぎると金属シリサイドが凝縮を起こしてしまい、抵抗が上昇するという問題があるので、金属シリサイド層１１４の薄い部分は１５ｎｍ以上にすると好ましい。
【００５９】
金属膜１１３にコバルトを用いる場合、コバルト１に対してシリコンは凡そ３．５の量が消費されてコバルトシリサイドが形成され、形成されるコバルトシリサイドの厚みは凡そ３．５に形成される。例えば、金属膜１１３としてコバルト膜１０ｎｍをシリコン膜と反応させる場合、シリコン膜は凡そ３５ｎｍ消費され、凡そ３５ｎｍ程度厚さのコバルトシリサイドが形成され、シリサイド形成前の、せり上げソース／ドレイン領域１１１の表面から、凡そ３５ｎｍの深さの領域までがコバルトシリサイドとなる。また、金属膜１１３にチタン（Ｔｉ）を用いる場合には、チタン１に対して、シリコンは２．５消費される。このように、金属膜１１３の材料によってシリコンの消費量は異なり、金属膜１１３の種類に応じて、金属シリサイド層１１４の膜厚を設定することができる。
【００６０】
次に、未反応の金属膜１１３を、ウエットエッチング処理等により除去する（図５（ｋ））。薬液には、例えば、硫酸過水や、塩酸過水や、バッファードフッ酸などを用いることができる。
【００６１】
次に、全体にバリアメタルの前駆層を形成する。バリアメタルは複数層で形成することができる。次に、コンタクトホール１１５ａを埋め込むようにコンタクト導電膜１１７ｃの前駆層を形成する。次に、層間膜１１５上の各前駆層をＣＭＰ法を用いて研磨除去して、コンタクトホール１１５ａ内に、第１バリアメタル膜１１７ａ、第２バリアメタル膜１１７ｂ及びコンタクト導電膜１１７ｃを有するコンタクトプラグ１１７を形成する（図５（ｌ））。これにより、せり上げソース／ドレイン領域１１１上に、金属シリサイド層１１４を介してコンタクトプラグ１１７が形成される。
【００６２】
次に、コンタクトプラグ１１７上に上部配線１１８を形成する。例えば、コンタクトプラグ１１７上に上部配線バリアメタル膜１１８ａ及び上部配線膜１１８ｂの前駆層を形成し、パターニングして上部配線バリアメタル膜１１８ａ及び上部配線膜１１８ｂを有する上部配線１１８を形成する。以上の工程を経て、本発明の半導体装置１００が製造される。尚、必要に応じて、この後、上部層間膜、ビアホール、配線、パッシベーション膜を形成する。
【００６３】
上記方法以外にも、次の方法を採ることもできる。金属膜１１３を形成した（図５（ｊ））後、第１バリアメタル膜１１７ａを形成する。次に、熱処理により金属シリサイド層１１４を形成する。次に、コンタクト導電膜１１７ｃをコンタクトホール１１５ａに埋め込む。この方法によれば、残った金属膜１１３を除去しないでコンタクトプラグ１１７に用いることができるので、製造方法を簡略化することができる。
【００６４】
半導体装置１００の製造方法の説明においては、ｐ型拡散層にコンタクトプラグを電気的に接続する方法について説明したが、ｎ型拡散層にも適用することができる。
【００６５】
本発明の第２実施形態に係る半導体装置について説明する。図６に、本発明の第２実施形態に係る半導体装置の概略断面図を示す。図６において第１実施形態と同じ要素には同じ符号を付してある。
【００６６】
第１実施形態と異なる点は、半導体装置２００は、第２不純物注入層２０１をさらに備える。第２不純物注入層２０１は、せり上げソース／ドレイン領域１１１に形成され、その厚さは、金属シリサイド層１１４より厚くなっている。形成されたエンド・オブ・レンジ欠陥及びエンド・オブ・レンジ欠陥が形成される領域は金属シリサイド層１１４に包含され、金属シリサイド層は第２不純物注入層２０１に包含されている。すなわち、第２不純物注入層２０１に、第１不純物に起因するエンド・オブ・レンジ欠陥は存在していない。これにより、コンタクト抵抗をより低抵抗化することができる。
【００６７】
次に、本発明の第２実施形態に係る半導体装置の製造方法について説明する。図４（ｉ）に示す工程までは第１実施形態と同様である。図７に、本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００６８】
第１不純物注入層１１２を形成した（図４（ｉ））後、せり上げソース／ドレイン領域１１１に、せり上げソース／ドレイン領域１１１と同じ導電型の第２不純物を注入して、第２不純物注入層２０１を形成する（図７（ｊ））。第２不純物注入層２０１の深さは、後に形成する金属シリサイド層よりも深くなるように形成する。第２不純物としては、例えばホウ素を使用することができる。注入エネルギーは、例えば５ＫｅＶ、ドーズ量は例えば５×１０１５ａｔｏｍｓ／ｃｍ２とすることができる。
【００６９】
次に、例えば急速熱処理法による熱処理を施し、第２不純物注入層２０１の不純物を活性化させる。この熱処理は、後の工程において金属シリサイド化を促進する効果が十分に得られるように、第１不純物を注入した際に生じた結晶ダメージが完全に回復しないように、熱処理の温度、時間等の条件を設定する。例えば、熱処理条件は、温度７００℃、窒素雰囲気、時間１０秒等に設定することができる。このとき、第１不純物注入層１１２下にエンド・オブ・レンジ欠陥２１０が形成されることがある。
【００７０】
次に、図５（ｊ）に示す工程と同様にして、金属膜１１３を形成する（図７（ｋ））。
【００７１】
次に、図５（ｋ）に示す工程と同様にして、金属シリサイド層１１４を形成する（図７（ｌ））。金属シリサイド層１１４は、第１不純物注入層１１２下のエンド・オブ・レンジ欠陥２１０を包含すると共に、第２不純物注入層２０１よりは浅くなるように形成する。例えば、金属シリサイド層１１４の深さは、第１不純物注入層１１２の深さ（外縁）より１０ｎｍ以上深く（広く）なるようにすると好ましい。これにより、第２不純物注入層２０１を加熱する工程において第１不純物注入層１１２の下にエンド・オブ・レンジ欠陥が形成されたとしても、金属シリサイド層１１４により低抵抗化を実現することができる。
【００７２】
この後の工程は、第１実施形態と同様である。
【００７３】
第２実施形態におけるその他の形態は、第１実施形態と同様である。
【００７４】
本発明の第３実施形態に係る半導体装置について説明する。図８に、本発明の第３実施形態に係る半導体装置の概略断面図を示す。図８において第１実施形態と同じ要素には同じ符号を付してある。第１実施形態及び第２実施形態においては、せり上げソース／ドレイン構造のＭＯＳトランジスタに適用した例を示したが、第３実施形態においては、平面型のＭＯＳトランジスタに適用した例を示す。すなわち、第１実施形態及び第２実施形態においては、金属シリサイド層は、せりあげソース／ドレイン領域に形成されていたが、第３実施形態に係る半導体装置３００は、せりあげソース／ドレイン領域を有していない。金属シリサイド層３１４は基板ソース／ドレイン領域３０５に形成されている。コンタクトプラグ１１７は、金属シリサイド層３１４と電気的に接続されている。基板ソース／ドレイン領域３０５に、第１不純物に起因するエンド・オブ・レンジ欠陥は存在していない。
【００７５】
次に、本発明の第３実施形態に係る半導体装置の製造方法について説明する。図２（ｃ）に示す工程までは第１実施形態と同様である。図９〜図１０に、本発明の第３実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００７６】
ゲートサイドウォール１０９を形成した後、ウェル１０２に不純物を注入してソース／ドレイン領域３０５を形成する（図９（ｄ））。不純物としては、例えばホウ素を用いることができる。注入エネルギーは例えばエネルギー５ＫｅＶ，ドーズ量は例えば３×１０１５ａｔｏｍｓ／ｃｍ２とすることができる。次に、例えば急速熱処理法により熱処理を加えて、不純物を活性化させる。熱処理条件は、例えば温度１０００℃、窒素雰囲気、時間１０秒と設定することができる。ソース／ドレイン領域３０５の深さは、第１実施形態及び第２実施形態における基板ソース／ドレイン領域の深さよりも深くすると好ましい。ソース／ドレイン領域３０５の深さは、例えば５０ｎｍとすることができる。第１実施形態及び第２実施形態においては、高濃度のソース／ドレイン領域はせり上げシリコン膜に形成することができるので基板ソース／ドレイン領域を浅く形成することができるが、第３実施形態においては、半導体基板に高濃度のソース／ドレイン領域を形成するため、せり上げソース・ドレイン構造に比べて深く形成すると好ましい。
【００７７】
次に、図３（ｆ）〜図４（ｈ）に示す工程と同様にして、コンタクトホール１１５ａを有する層間膜１１５を形成する（図９（ｅ））。コンタクトホール１１５ａは、ソース／ドレイン領域３０５を露出するように形成されている。図９（ｅ）に示す工程においては、自己整合コンタクト形成法を用いていない場合を示している。自己整合コンタクト形成法を用いてもよい。
【００７８】
次に、図４（ｉ）に示す工程と同様にして、ソース／ドレイン領域３０５に第１不純物を注入して第１不純物注入層３１２を形成する（図９（ｆ））。第１不純物としては例えばインジウムを使用することができる。ドーズ量は例えば４×１０１３ａｔｏｍｓ／ｃｍ２とすることができる。第１不純物の濃度分布は、例えばＲｐ＋δＲｐが約２５ｎｍとなるように設定することができる。
【００７９】
次に、図５（ｊ）に示す工程と同様にして、金属膜１１３を形成する（図１０（ｇ））。次に、図５（ｋ）に示す工程と同様にして、加熱処理を施し、金属シリサイド層３１４を形成する（図１０（ｈ））。金属シリサイド層３１４は、加熱処理により第１不純物注入層３１２の下端に形成されるエンド・オブ・レンジ欠陥及びその形成領域を包含するように形成する。また、金属シリサイド層３１４の深さは、ソース／ドレイン領域３０５の深さより浅く形成する。金属シリサイド層３１４の深さは、例えば３５ｎｍとすることができる。
【００８０】
次に、図５（ｌ）に示す工程と同様にして、コンタクトプラグ１１７及び上部配線１１８を形成し、半導体装置３００を製造する（図８）。
【００８１】
半導体基板１０１にエンド・オブ・レンジ欠陥が形成された場合であっても、本実施形態によればコンタクト抵抗や拡散層の抵抗を低抵抗化することができる。
【００８２】
第３実施形態におけるその他の形態は、第１実施形態と同様である。また、第３実施形態において、第２実施形態と同様にして、金属シリサイド層を包含する第２不純物注入層を形成してもよい。
【実施例】
【００８３】
本発明の半導体装置として、第１実施形態に係る半導体装置を作製し、そのコンタクト抵抗を測定した。比較例として、金属シリサイド層が第１不純物注入層より浅く形成されている半導体装置についてもコンタクト抵抗を形成した。本発明の半導体装置においては、エンド・オブ・レンジ欠陥がシリコン層中に存在しないように、エンド・オブ・レンジ欠陥及びこれが形成されるであろう領域は、金属シリサイド層で包含したが、比較例に係る半導体装置においてはエンド・オブ・レンジ欠陥は金属シリサイド層に包含されていない。
【００８４】
本発明の半導体装置は、上述の説明と同様にして製造した。第１不純物注入層の形成には、不純物としてインジウムを使用し、注入エネルギー２０ｋｅＶ、ドーズ量４×１０１３ａｔｏｍｓ／ｃｍ２で行った。次に、金属膜として厚さ２０ｎｍのコバルト膜をスパッタ法で形成した後、６００℃のシリサイド化熱処理を施して深さ２０ｎｍ〜３０ｎｍ程度のコバルトシリサイド層を形成した。この後、余剰のコバルト膜を除去し、窒化チタン膜、チタン膜及びタングステン膜を成膜し、ＣＭＰ法でコンタクトプラグを形成した。コンタクトプラグ上に配線を形成して、パッドとして引き出した。
【００８５】
一方、背景技術に係る半導体装置は、インジウム注入エネルギーを５０ｋｅＶとし、それ以外の条件は本発明の半導体装置の製造条件と同じとして製造した。これにより、第１不純物注入層は、金属シリサイド層よりも深く形成された。
【００８６】
図１１に、実施例における第１不純物注入層形成後の第１不純物濃度のプロファイルを示し、図１２に、金属シリサイド層形成後の第１不純物濃度のプロファイルを示す。図１１及び図１２に示すプロファイルは、シノプシス社製ソフトウェアによるシミュレーションにより得られたものである。本実施例の条件においては、（Ｒｐ＋δＲｐ）は約２５ｎｍである。図１２におけるシリサイド層の深さは約３５ｎｍである。本実施例においては、金属シリサイド層は、（Ｒｐ＋δＲｐ）より深く、また第１不純物であるインジウムの分布がない深さまで形成されている。
【００８７】
図１３に、比較例に係る半導体装置の概略断面図を示す。比較例においては、第１不純物であるインジウムの注入は、実施例よりも深くなるように実施した。これにより、金属シリサイド層９１４は、第１不純物注入層９１２内に形成された。このため、エンド・オブ・レンジ欠陥９３０は、金属シリサイド層９１４形成時の加熱により、第１不純物注入層９１２の下端に沿って形成された。
【００８８】
図１４に、比較例における第１不純物注入層形成後の第１不純物濃度のプロファイルを示し、図１５に、金属シリサイド層形成後の第１不純物濃度のプロファイルを示す。図１６に、比較例におけるエンド・オブ・レンジ欠陥のプロファイルを示す。図１４〜図１６に示すプロファイルは、シノプシス社製ソフトウェアによるシミュレーションにより得られたものである。図１４に示すように、第１不純物であるインジウム濃度のピークは実施例に比べて深くなり、Ｒｐ約４０ｎｍ、δＲｐ約１０ｎｍ、（Ｒｐ＋δＲｐ）約５０ｎｍとなった。金属シリサイド層９１４の深さは（Ｒｐ＋δＲｐ）よりも浅い。インジウムの偏析が生じており、（Ｒｐ＋δＲｐ）付近にインジウムの濃度ピークが存在する。このため、エンド・オブ・レンジ欠陥９３０は、（Ｒｐ＋δＲｐ）付近に形成される。
【００８９】
そこで、本発明の半導体装置及び背景技術に係る半導体装置について、コンタクト１個当たりのコンタクト抵抗をウェハ面内で測定した。測定結果を図に示す。棒グラフはウェハ内での平均値を示し、エラーバーはウェハ面内でのばらつきを示す。これによれば、実施例においては平均値は約２ｋΩであったのに対し、比較例においては平均値は１２ｋΩであり、比較例の値は実施例の値の５倍以上であった。また、抵抗のばらつきも比較例の方が大きくなった。これより、金属シリサイド層を第１不純物注入層より深く、すなわちエンド・オブ・レンジ欠陥を包含するように形成することにより、コンタクト抵抗を低減できることが分かった。したがって、本発明によれば、コンタクト面積をより縮小化させることができる。
【００９０】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９１】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９２】
１００，２００，３００          半導体装置
１０１          半導体基板
１０２          ウェル
１０３          素子分離領域
１０４          エクステンション領域
１０５          基板ソース／ドレイン領域
１０６          ゲート絶縁膜
１０７          ゲート電極
１０７ａ        ゲート導電膜
１０７ｂ        ゲートキャップ膜
１０９          ゲートサイドウォール
１１０          せり上げシリコン膜
１１１          せり上げソース／ドレイン領域
１１２          第１不純物注入層
１１３          金属膜
１１４          金属シリサイド層
１１５          層間膜
１１５ａ        コンタクトホール
１１７          コンタクトプラグ
１１７ａ        第１バリアメタル膜
１１７ｂ        第２バリアメタル膜
１１７ｃ        コンタクト導電膜
１１８          上部配線
１１８ａ        上部配線バリアメタル膜
１１８ｂ        上部配線膜
１２２          コンタクト形成マスク
１２２ａ        開口
２０１          第２不純物注入層
２１０          エンド・オブ・レンジ欠陥
３０５          ソース／ドレイン領域
３１２          第１不純物注入層
３１４          金属シリサイド層
９００          半導体装置
９０１          半導体基板
９０２          ウェル
９０３          素子分離領域
９０４          エクステンション領域
９０５          基板ソース／ドレイン領域
９０６          ゲート絶縁膜
９０７          ゲート電極
９０７ａ        ゲート導電膜
９０７ｂ        ゲートキャップ膜
９０９          ゲートサイドウォール
９１１          せり上げソース／ドレイン領域
９１２          第１不純物注入層
９１４          金属シリサイド層
９１５          層間膜
９１７          コンタクトプラグ
９１７ａ        第１バリアメタル膜
９１７ｂ        第２バリアメタル膜
９１７ｃ        コンタクト導電膜
９１８          上部配線
９１８ａ        上部配線バリアメタル膜
９１８ｂ        上部配線膜
９３０          エンド・オブ・レンジ欠陥
【図１】
2013042019.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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