(57)【要約】      （修正有）【課題】素子分離領域やゲート電極間の空隙の形成と、コンタクト形成プロセスのプロセスマージン確保の両立が実現できる製造方法を提供する。【解決手段】不揮発性半導体記憶装置の製造方法は、第１の絶縁膜で埋め込まれる素子分離領域１４を形成する。メモリセルゲート電極、選択ゲート電極の形成後に、少なくとも選択ゲート電極下に第１の絶縁膜１６が残存するよう第１の絶縁膜１６をエッチングする。選択ゲート電極間上が開口されるレジストパターンを形成する。第１の絶縁膜１６よりもフッ化水素酸に対するエッチングレートの小さい第２の絶縁膜７０により、選択ゲート電極に第１の側壁絶縁膜を形成する。メモリセルゲート電極間に空隙が生じるよう第３の絶縁膜４２を形成する。第３の絶縁膜４２により、選択ゲート電極に第２の側壁絶縁膜を形成する。選択ゲート電極間上が開口されるレジストパターンを形成し、第１および第２の側壁絶縁膜を除去する。【選択図】図１
2013191680.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１の方向に伸長し互いに平行に配置される複数の素子領域と、前記素子領域を互いに分離し第１の絶縁膜で埋め込まれる素子分離領域とを形成し、
前記素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、
前記素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、
前記メモリセルゲート電極および前記選択ゲート電極の形成後に、前記メモリセルゲート電極下の前記第１の絶縁膜を貫通する空隙が形成され、かつ、少なくとも前記選択ゲート電極下に前記第１の絶縁膜が残存するよう前記第１の絶縁膜をエッチングし、
前記２本の選択ゲート電極間上が開口される第１のレジストパターンを形成し、
前記第１のレジストパターン上、前記選択ゲート電極上、および、前記素子分離領域の前記選択ゲート電極下に、フッ化水素酸に対するエッチングレートが、前記第１の絶縁膜のフッ化水素酸に対するエッチングレートの１／１０以下である第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングする第１のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第１の側壁絶縁膜を形成し、
前記第１のレジストパターンを剥離し、
前記メモリセルゲート電極間に空隙が生じるよう前記メモリセルゲート電極上に第３の絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第２の側壁絶縁膜を形成し、
前記第２のレジストパターンを剥離し、
前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、
前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去し、
前記第３のレジストパターンを剥離し、
前記２本の選択ゲート電極間の前記素子領域上にエッチングストッパー膜となる第４の絶縁膜を形成し、
前記第４の絶縁膜上に前記２本の選択ゲート電極間を埋め込む第５の絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第４のレジストパターンを形成し、
前記第４のレジストパターンをマスクとして用いて第４のエッチング処理を行い、前記第４の絶縁膜をエッチングストッパーとして前記第５の絶縁膜を除去し、
第５のエッチング処理を行い、前記第４の絶縁膜を除去することでコンタクトホールを形成する不揮発性半導体記憶装置の製造方法であって、
前記第２の絶縁膜のステップカバレッジが前記第３の絶縁膜のステップカバレッジよりも良く、
前記第１の絶縁膜がＳＯＧを用いて形成され、前記第２の絶縁膜が常温のプラズマＣＶＤ法で形成されるシリコン酸化膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板に、第１の方向に伸長し互いに平行に配置される複数の素子領域と、前記素子領域を互いに分離し第１の絶縁膜で埋め込まれる素子分離領域とを形成し、
前記素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、
前記素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、
前記メモリセルゲート電極および前記選択ゲート電極の形成後に、少なくとも前記選択ゲート電極下に前記第１の絶縁膜が残存するよう前記第１の絶縁膜をエッチングし、
前記２本の選択ゲート電極間上が開口される第１のレジストパターンを形成し、
前記第１のレジストパターン上、前記選択ゲート電極上、および、前記素子分離領域の前記選択ゲート電極下に、前記第１の絶縁膜よりもフッ化水素酸に対するエッチングレートの小さい第２の絶縁膜を形成し、
前記第２の絶縁膜をエッチングする第１のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第１の側壁絶縁膜を形成し、
前記第１のレジストパターンを剥離し、
前記メモリセルゲート電極間に空隙が生じるよう前記メモリセルゲート電極上に第３の絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、
前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第２の側壁絶縁膜を形成し、
前記第２のレジストパターンを剥離し、
前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、
前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去し、
前記第３のレジストパターンを剥離し、
前記２本の選択ゲート電極間の前記素子領域上にエッチングストッパー膜となる第４の絶縁膜を形成し、
前記第４の絶縁膜上に前記２本の選択ゲート電極間を埋め込む第５の絶縁膜を形成し、
前記２本の選択ゲート電極間上が開口される第４のレジストパターンを形成し、
前記第４のレジストパターンをマスクとして用いて第４のエッチング処理を行い、前記第４の絶縁膜をエッチングストッパーとして前記第５の絶縁膜を除去し、
第５のエッチング処理を行い、前記第４の絶縁膜を除去することでコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の絶縁膜をエッチングする際に、前記メモリセルゲート電極下の前記第１の絶縁膜を貫通する空隙が形成されることを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２の絶縁膜のフッ化水素酸に対するエッチングレートが、前記第１の絶縁膜のフッ化水素酸に対するエッチングレートの１／１０以下であることを特徴とする請求項２または請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第２の絶縁膜のステップカバレッジが前記第３の絶縁膜のステップカバレッジよりも良いことを特徴とする請求項２ないし請求項４いずれか一項記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルブロックの選択および非選択を制御する選択ゲートトランジスタが設けられる。ＮＡＮＤ型フラッシュメモリのさらなる高密度化を実現させるために、隣接する２本の選択ゲートトランジスタのゲート電極間の間隔を縮小することが考えられる。
【０００４】
もっとも、隣接する選択ゲートトランジスタの２本のゲート電極の間には、上層電極配線から基板へのコンタクトを形成する必要がある。このため、選択ゲートトランジスタのゲート電極間の間隔を縮小しても、コンタクト形成プロセスのプロセスマージンが十分確保できる製造方法の確立が望まれている。
【０００５】
一方、メモリセルの微細化に伴い、メモリセルアレイ内での配線間、基板間、または、配線−基板間の容量が、デバイス特性の劣化をまねくため問題となる。この問題を解決するため、素子分離領域やゲート電極間に空隙を設ける方法がある。
【０００６】
不揮発性半導体装置においては、素子分離領域やゲート電極間の空隙の形成と、コンタクト形成プロセスのプロセスマージン確保の両立が実現できる製造方法の確立が望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１０３５６１号公報
【特許文献２】特開２００７−２７３８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、素子分離領域およびゲート電極間の空隙の形成と、コンタクト形成プロセスのプロセスマージン確保の両立が実現できる不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、第１の方向に伸長し互いに平行に配置される複数の素子領域と、前記素子領域を互いに分離し第１の絶縁膜で埋め込まれる素子分離領域とを形成し、前記素子領域上に、前記第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成し、前記素子領域上に、前記第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成し、前記メモリセルゲート電極および前記選択ゲート電極の形成後に、少なくとも前記選択ゲート電極下に前記第１の絶縁膜が残存するよう前記第１の絶縁膜をエッチングし、前記２本の選択ゲート電極間上が開口される第１のレジストパターンを形成し、前記第１のレジストパターン上、前記選択ゲート電極上、および、前記素子分離領域の前記選択ゲート電極下に前記第１の絶縁膜よりもフッ化水素酸に対するエッチングレートの小さい第２の絶縁膜を形成し、前記第２の絶縁膜をエッチングする第１のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第１の側壁絶縁膜を形成し、前記第１のレジストパターンを剥離し、前記メモリセルゲート電極間に空隙が生じるよう前記メモリセルゲート電極上に第３の絶縁膜を形成し、前記２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、前記第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、前記選択ゲート電極の互いに対向する側面に第２の側壁絶縁膜を形成し、前記第２のレジストパターンを剥離し、前記２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、前記第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を除去し、前記第３のレジストパターンを剥離し、前記２本の選択ゲート電極間の前記素子領域上にエッチングストッパー膜となる第４の絶縁膜を形成し、前記第４の絶縁膜上に前記２本の選択ゲート電極間を埋め込む第５の絶縁膜を形成し、前記２本の選択ゲート電極間上が開口される第４のレジストパターンを形成し、前記第４のレジストパターンをマスクとして用いて第４のエッチング処理を行い、前記第４の絶縁膜をエッチングストッパーとして前記第５の絶縁膜を除去し、第５のエッチング処理を行い、前記第４の絶縁膜を除去することでコンタクトホールを形成する。
【図面の簡単な説明】
【００１０】
【図１】実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。
【図２】実施の形態の製造方法で製造される不揮発性半導体記憶装置の等価回路図である。
【図３】実施の形態の製造方法で製造される不揮発性半導体記憶装置のレイアウトの一例を示す図である。
【図４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１１】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１２】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１３】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１４】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１５】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１６】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１７】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１８】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図１９】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【図２０】実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。
【発明を実施するための形態】
【００１１】
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、第１の方向（ビット線方向またはカラム方向）に伸長し互いに平行に配置される複数の素子領域と、素子領域を互いに分離し第１の絶縁膜で埋め込まれる素子分離領域とを形成する。そして、素子領域上に、第１の方向と直交する第２の方向（ワード線方向またはロー方向）に伸長し互いに平行に配置される複数のメモリセルゲート電極を形成する。そして、素子領域上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極を形成する。そして、メモリセルゲート電極および選択ゲート電極の形成後に、少なくとも選択ゲート電極下に第１の絶縁膜が残存するよう第１の絶縁膜をエッチングする。そして、２本の選択ゲート電極間上が開口される第１のレジストパターンを形成し、第１のレジストパターン上、選択ゲート電極上、および、素子分離領域の選択ゲート電極下に第１の絶縁膜よりもフッ化水素酸に対するエッチングレートの小さい第２の絶縁膜を形成する。そして、第２の絶縁膜をエッチングする第１のエッチング処理を行い、選択ゲート電極の互いに対向する側面に第１の側壁絶縁膜を形成する。そして、第１のレジストパターンを剥離する。そして、メモリセルゲート電極間に空隙が生じるようメモリセルゲート電極上に第３の絶縁膜を形成する。そして、２本の選択ゲート電極間上が開口される第２のレジストパターンを形成し、第２のレジストパターンをマスクとして用いて第２のエッチング処理を行い、選択ゲート電極の互いに対向する側面に第２の側壁絶縁膜を形成する。そして、第２のレジストパターンおよび第２の側壁絶縁膜をマスクとして用いて、２本の選択ゲート電極間の素子領域に不純物をイオン注入する。そして、第２のレジストパターンを剥離する。そして、２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のレジストパターンをマスクとして用いて第３のエッチング処理を行い、第１の絶縁膜および第２の側壁絶縁膜を除去する。そして、第３のレジストパターンを剥離する。そして、２本の選択ゲート電極間の素子領域上にエッチングストッパー膜となる第４の絶縁膜を形成し、第４の絶縁膜上に２本の選択ゲート電極間を埋め込む第５の絶縁膜を形成する。そして、２本の選択ゲート電極間上が開口される第４のレジストパターンを形成し、第４のレジストパターンをマスクとして用いて第４のエッチング処理を行い、第４の絶縁膜をエッチングストッパーとして第５の絶縁膜を除去する。そして、第５のエッチング処理を行い、第４の絶縁膜を除去することでコンタクトホールを形成する。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１２】
実施の形態の不揮発性半導体記憶装置の製造方法は、ゲート電極加工後のフッ化水素酸（以下、単にフッ酸とも称する）により、素子分離領域の絶縁膜（第１の絶縁膜）をエッチングする。その後に、フッ酸に対するエッチングレートが素子分離領域の絶縁膜よりも小さく、かつ、ステップカバレッジの良好な絶縁膜であるエッチング保護膜（第２の絶縁膜）を、エッチングされた選択ゲートトランジスタのゲート電極（選択ゲート電極とも称する）下部に形成する。
【００１３】
その後、選択ゲート電極の側面にイオン注入用に形成された側壁絶縁膜（第２の側壁絶縁膜）を、コンタクト形成プロセスのプロセスマージン確保のために、ウェットエッチングにより剥離する。この際、選択ゲート電極下の素子分離領域の絶縁膜（第１の絶縁膜：以下、素子分離絶縁膜とも称する）が、エッチングされることをエッチング保護膜（第２の絶縁膜）により抑制する。したがって、選択ゲート電極下の素子分離絶縁膜（第１の絶縁膜）が消失し、後に堆積されるエッチングストッパー膜（第４の絶縁膜）等の膜で、素子分離領域やメモリセルゲート電極間に形成された空隙が埋め込まれてしまうことが抑制できる。
【００１４】
したがって、本実施の形態によれば、素子分離領域およびメモリセルゲート電極間の空隙の形成と、選択ゲート電極間のコンタクト形成プロセスのプロセスマージン確保の両立が実現できる製造方法を提供することにある。
【００１５】
図２は、実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部の等価回路図である。
【００１６】
図２に示すように、複数のメモリセルトランジスタＭＴでメモリセルアレイが構成される。メモリセルアレイにおいては、カラム方向（以下、第１の方向またはビット線方向とも称する）、および、ロー方向（以下、第２の方向またはワード線方向）にこれらのメモリセルトランジスタが、マトリックス状に配置される。
【００１７】
メモリセル部では、複数のメモリセルトランジスタＭＴ、および、選択ゲートトランジスタＳＴＳ、ＳＴＤが直列接続されて、ＮＡＮＤストリングを構成している。ＮＡＮＤストリングの繰り返し単位の長さは、ストリング長と称される。
【００１８】
１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の一方の端部に位置するメモリセルトランジスタＭＴのソース領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＳのドレイン領域が接続されている。また、１本のＮＡＮＤストリングを構成する直列接続された一群のメモリセルトランジスタＭＴの配列の他方の端部に位置するメモリセルトランジスタＭＴのドレイン領域には、一群のメモリセルトランジスタＭＴを選択する選択ゲートトランジスタＳＴＤのソース領域が接続されている。
【００１９】
選択ゲートトランジスタＳＴＳのソース領域には、共通のソース線ＳＬが接続される。
【００２０】
メモリセルトランジスタＭＴのそれぞれのゲート電極（メモリセルゲート電極）は、ワード線ＷＬを構成する。ワード線ＷＬは、ワード線スイッチトランジスタ（図示せず）に接続される。そして、それぞれのワード線ＷＬは、ワード線スイッチトランジスタを介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタによりワード線ＷＬのゲート電極に印加される動作電圧が制御される。
【００２１】
選択ゲートトランジスタＳＴＳの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチトランジスタ（図示せず）に接続される。選択ゲートスイッチトランジスタにより、選択ゲートトランジスタＳＴＳ、ＳＧＤのゲート電極（選択ゲート電極）に印加される動作電圧が制御される。
【００２２】
選択ゲートトランジスタＳＴＤのそれぞれのドレインには、ビット線コンタクトによりビット線ＢＬがそれぞれ接続される。ビット線ＢＬはセンスアンプ（図示せず）に接続され、センスアンプは、選択されたメモリセルトランジスタから、ビット線ＢＬを介して読み出されたデータを増幅する。
【００２３】
ＮＡＮＤ型フラッシュメモリでは、メモリセル部における繰り返しの基本単位であるＮＡＮＤストリングのストリング長を短縮することで、チップの面積を縮小することが可能となる。
【００２４】
図３は、本実施の形態の製造方法で製造される不揮発性半導体記憶装置のメモリセル部のレイアウトの一例を示す図である。メモリセル部では、第１の方向（ビット線方向）に伸長し、互いに平行に配置される複数のセル素子領域ＡＡと、セル素子領域ＡＡを互いに分離する素子分離領域が形成されている。このセル素子領域ＡＡ上に、第１の方向と直交する第２の方向（ワード線方向）に伸長し互いに平行に配置される複数のワード線ＷＬ（メモリセルゲート電極）が形成されている。
【００２５】
また、セル素子領域ＡＡ上に、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート線ＳＧＳ（選択ゲート電極）が形成されている。そして、２本の選択ゲート線ＳＧＳの間には、共通のソース線ＳＬに接続されるソース線コンタクトＣＳが設けられる。なお、２本の選択ゲート線ＳＧＳの間の間隔を狭めることでストリング長の短縮が可能となる。
【００２６】
なお、図３には示さないが、メモリセル部の外側には、周辺トランジスタを形成するための周辺素子領域が形成される。
【００２７】
図１は、実施の形態の製造方法により製造される不揮発性半導体記憶装置の模式断面図である。図１（ａ）は、図３のＡ−Ａ方向の断面図である。図１（ｂ）は、図３のＢ−Ｂ方向の断面図である。図１（ｃ）は、図３のＣ−Ｃ方向の断面図である。図１（ｃ）は、図１（ａ）、（ｂ）のｂ−ｂ断面図でもある。図１（ｄ）は、図３のＤ−Ｄ方向の断面図である。図１（ｄ）は、図１（ａ）、（ｂ）のｃ−ｃ断面図でもある。
【００２８】
図１に示すように、不揮発性半導体記憶装置は、例えば、ｐ型シリコンの半導体基板１０を用いて形成される。半導体基板１０の不純物は、例えばボロン（Ｂ）である。
【００２９】
半導体基板１０には、セル素子領域１２と、セル素子領域を互いに分離する素子分離領域１４が形成される。セル素子領域１２上には、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴＳが形成される。
【００３０】
素子分離領域１４には、空隙（エアギャップ）１８が形成されている。この空隙１８により、素子分離領域１４を挟んで隣接するメモリトランジスタＭＴ間の素子間干渉が抑制される。なお、素子分離領域１４の一部に素子分離絶縁膜等の絶縁膜が存在していてもかまわない。
【００３１】
メモリセルトランジスタＭＴは、シリコンの半導体基板１０上に形成される、ゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されるゲート電極（メモリセルゲート電極）を備える。ゲート電極は、ゲート絶縁膜２２上のフローティングゲート電極２４、ゲート間絶縁膜２６、コントロールゲート電極２８で構成される。また、コントロールゲート電極２８上には、例えば、ゲート電極加工に用いられるハードマスク層３０が形成される。
【００３２】
ゲート絶縁膜２２は、例えば、熱シリコン酸化膜である。フローティングゲート電極２４は、例えば、多結晶シリコン膜である。ゲート間絶縁膜２６は、例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である。また、コントロールゲート電極２８は、例えば、ポリシリコン膜とタングステン（Ｗ）膜の積層膜である。コントロールゲート電極２８の材料は特に限定されるものではなく、コバルトシリサイド（ＣｏＳｉ）膜やニッケルシリサイド（ＮｉＳｉ）膜などのシリサイド膜、その他の金属膜、あるいは、ポリシリコンとシリサイド膜や金属膜との積層膜であってもかまわない。ハードマスク層３０は、例えば、シリコン窒化膜である。
【００３３】
そして、メモリセル部の半導体基板１０中に、ソース・ドレイン領域となるｎ−型拡散層３２を備えている。ｎ−型拡散層３２は、メモリセルゲート電極を挟むように設けられる。ｎ−型拡散層３２は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３４】
選択ゲートトランジスタＳＴＳは、ソース・ドレイン領域となるｎ−型拡散層３４を備えている。また、選択ゲート電極間の半導体基板１０中には、ｎ−型拡散層３４に加え、ｎ−型拡散層３４よりも接合深さが深く、不純物濃度の高いｎ＋型拡散層３６が形成される。ｎ−型拡散層３４およびｎ＋型拡散層３６は、例えば、不純物をヒ素（Ａｓ）とする拡散層である。
【００３５】
メモリセルゲート電極上には、層間絶縁膜（第３の絶縁膜）４２が形成されている。そして、メモリセルゲート電極間には、空隙４４が形成されている。この空隙４４により、メモリセルゲート電極間の配線間容量やメモリセルゲート電極と半導体基板１０間の容量を低減している。層間絶縁膜４２は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜や、プラズマＳｉＨ４膜である。
【００３６】
層間絶縁膜４２上には、ソース線コンタクトＣＳ形成の際に、エッチングストッパーとなるエッチングストッパー膜（第４の絶縁膜）４６が形成されている。エッチングストッパー膜４６は、例えば、シリコン窒化膜である。
【００３７】
そして、選択ゲート電極間は、エッチングストッパー膜４６上の層間絶縁膜（第５の絶縁膜）４８で埋め込まれている。層間絶縁膜４８は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜である。さらに、ソース線（図示せず）と、選択ゲートトランジスタＳＴＳのソース・ドレイン領域を接続するソース線コンタクトＣＳが形成されている。
【００３８】
さらに、層間絶縁膜（第５の絶縁膜）４８上に層間絶縁膜８０を形成されている。層間絶縁膜８０は、例えば、プラズマＴＥＯＳ膜や、プラズマＳｉＨ４膜である。
【００３９】
なお、選択ゲート電極間の底部には、エッチングストッパー膜４６下に、例えば、図示しないシリコン酸化膜が形成されていてもかまわない。
【００４０】
そして、選択ゲート電極下には一部、素子分離絶縁膜１６が残存している。そして、選択ゲート電極下のゲート端部に、エッチング保護膜（第２の絶縁膜）７０が形成されている。
【００４１】
次に、本実施の形態の半導体記憶装置の製造方法について、図４〜図２０を参照しつつ説明する。図４〜図２０は、本実施の形態の半導体記憶装置の製造方法を示す模式断面図である。なお、例えば、図４（ａ）は図１（ａ）、図４（ｂ）は図１（ｂ）、図４（ｃ）は図１（ｃ）、図４（ｄ）は図１（ｄ）にそれぞれ対応する位置の断面図である。図５〜図２０についても同様である。
【００４２】
まず、図４に示すように、ｐ型シリコンの半導体基板１０上に、熱酸化によりゲート絶縁膜２２を形成する。次に、ゲート絶縁膜２２上に、ＬＰＣＶＤ法により、フローティングゲート電極を形成するための、リン（Ｐ）またはボロン（Ｂ）を不純物として含有する多結晶シリコン膜５２を堆積する。その後、ＬＰＣＶＤ法により、シリコン窒化膜５４を形成する。
【００４３】
そして、リソグラフィー技術およびドライエッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、シリコン窒化膜５４をパターニングする。パターニングされたシリコン窒化膜５４をマスク材として、多結晶シリコン膜５２、ゲート絶縁膜２２、半導体基板１０を順次ＲＩＥ法によりエッチングして、素子分離領域形成のためのトレンチ５６を形成する。
【００４４】
次に、図５に示すように、トレンチ５６を素子分離絶縁膜（第１の絶縁膜）１６で埋め込む。素子分離絶縁膜１６は、例えば、フッ酸に対するエッチングレートが熱シリコン酸化膜より大きいシリコン酸化膜である。素子分離絶縁膜１６は、例えば、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）であるポリシラザン膜を用いて形成される。ポリシラザン膜を用いて形成されるシリコン酸化膜は、フッ酸に対するエッチングレートが熱シリコン酸化膜の１００倍程度である。トレンチ５６を埋め込んだ後、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化し、さらに、例えば、ＲＩＥ法にてエッチバックする。
【００４５】
このようにして、半導体基板１０に、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴＳを形成するための、第１の方向に伸長し互いに平行に配置される複数のセル素子領域１２と、セル素子領域１２を互いに分離する素子分離領域１４が形成される。
【００４６】
次に、図６に示すように、例えば、熱リン酸処理によりシリコン窒化膜５４を剥離する。そして、ゲート間絶縁膜２６として、例えば、ＯＮＯ膜を形成し、コントロールゲート電極２８用の、例えば、リン（Ｐ）または（Ｂ）を不純物として含有する多結晶シリコン膜、タングステンナイトライド（ＷＮ）膜、タングステン（Ｗ）膜の積層膜を形成する。なお、選択ゲート電極部、周辺ゲート電極部には、ＯＮＯ膜に開口部を設けておくようにする。
【００４７】
さらに、多結晶シリコン膜上に、ゲート電極加工に用いられるシリコン窒化膜のハードマスク層３０が形成される。そして、リソグラフィー技術およびＲＩＥ法により、ハードマスク層３０をパターニングする。
【００４８】
パターニングされたハードマスク層３０をマスク材として、多結晶シリコン膜、タングステンナイトライド（ＷＮ）膜、タングステン（Ｗ）膜の積層膜、ＯＮＯ膜、多結晶シリコン膜５２を順次ＲＩＥ法によりエッチングして、メモリセルゲート電極、選択ゲート電極、周辺ゲート電極を形成する。
【００４９】
このようにして、セル素子領域（第１の素子領域）１４上に、第１の方向と直交する第２の方向に伸長し互いに平行に配置される複数のメモリセルゲート電極が形成される。また、セル素子領域１４上、第２の方向に伸長し互いに隣接して平行に配置される２本の選択ゲート電極が形成される。さらに、図示しない周辺素子領域に、周辺ゲート電極が形成される。
【００５０】
その後、例えば、ヒ素（Ａｓ）のイオン注入により、ｎ−型拡散層３２、ｎ−型拡散層３４を形成する。これらのｎ−型拡散層は同時に形成されるものであっても、それぞれ個別に形成されるものであってもかまわない。イオン注入後、活性化のための熱処理を行う。
【００５１】
次に、図７に示すように、メモリセルゲート電極および選択ゲート電極の形成後に、少なくとも選択ゲート電極下に素子分離絶縁膜（第１の絶縁膜）１６が残存するよう素子分離絶縁膜（第１の絶縁膜）１６をエッチングする。このエッチングは、例えば、ＲＩＥ法によるゲート電極加工後の後処理として行われる希フッ酸処理である。
【００５２】
素子分離絶縁膜（第１の絶縁膜）１６には、例えばポリシラザン膜のように、フッ酸に対するエッチングレートの高い絶縁膜が適用されている。したがって、例えば、ゲート電極加工後の後処理として行われる希フッ酸処理により、熱シリコン酸化膜であるゲート絶縁膜２２よりも大きくエッチングされる。
【００５３】
エッチングの際には、例えば、エッチング時間を適切に制御することにより、選択ゲート電極下に素子分離絶縁膜（第１の絶縁膜）１６が残存するようにする。これは、後のステップカバレッジの良好な絶縁膜堆積時に、素子分離領域１４の空隙や、メモリセルゲート電極間の空隙が、絶縁膜によって埋められないようにするためである。
【００５４】
また、素子分離絶縁膜（第１の絶縁膜）１６をエッチングする際に、図７に示すようにメモリセルゲート電極下の素子分離絶縁膜（第１の絶縁膜）１６を貫通する空隙が形成されることが望ましい。素子領域間および配線と基板間の容量が大きく低減されるからである。
【００５５】
次に、図８に示すように、２本の選択ゲート電極間上が開口される第１のレジストパターン６０を形成する。
【００５６】
次に、図９に示すように、第１のレジストパターン６０上、選択ゲート電極上、および、素子分離領域の選択ゲート下に素子分離絶縁膜（第１の絶縁膜）１６よりもフッ化水素酸に対するエッチングレートの小さいエッチング保護膜（第２の絶縁膜）７０を形成する。エッチング保護膜（第２の絶縁膜）７０は、例えば、常温（１０℃以上６０℃以下）のプラズマＣＶＤ法で形成されるシリコン酸化膜である。エッチング保護膜（第２の絶縁膜）７０は、選択ゲート下に残存する素子分離絶縁膜（第１の絶縁膜）１６の側面上に形成される。
【００５７】
なお、エッチング保護膜（第２の絶縁膜）７０の、フッ化水素酸に対するエッチングレートが、素子分離絶縁膜（第１の絶縁膜）１６のフッ化水素酸に対するエッチングレートの１／１０以下であることが望ましい。これによりにより、後のウェットエッチングの際に、選択ゲート電極下に残存する素子分離絶縁膜（第１の絶縁膜）１６がエッチングされることを十分に防止できるからである。
【００５８】
また、エッチング保護膜（第２の絶縁膜）７０の膜厚は、素子分離領域１４の第２の方向（ワード線方向またはロー方向）の幅の１／２以上であることが望ましい。これにより、素子分離領域１４を完全に埋め込むことが可能となるからである。
【００５９】
次に、図１０に示すように、エッチング保護膜（第２の絶縁膜）７０をエッチングする第１のエッチング処理を行い、選択ゲート電極の互いに対向する側面に第１の側壁絶縁膜７２を形成する。第１のエッチング処理は、例えば、異方性の高いＲＩＥ法により行う。
【００６０】
次に、図１１に示すように、第１のレジストパターン６０を剥離する。
【００６１】
次に、図１２に示すように、素子領域１２間およびメモリセルゲート電極間に、それぞれ空隙１８、空隙４４が生じるようメモリセルゲート電極上に、層間絶縁膜（第３の絶縁膜）４２を形成する。空隙１８、空隙４４の形成により、メモリセルゲート電極の配線間や、メモリセルゲート電極と基板間の容量が低減され、メモリセル間の干渉による誤動作の抑制や配線遅延の抑制が実現されるからである。空隙１８、空隙４４を形成するには、層間絶縁膜４２としてエッチング保護膜（第２の絶縁膜）７０よりもステップカバレッジの悪い膜、例えば、プラズマＴＥＯＳ膜や、プラズマＳｉＨ４膜を適用することが考えられる。いいかえれば、エッチング保護膜（第２の絶縁膜）７０のステップカバレッジは層間絶縁膜（第３の絶縁膜）４２のステップカバレッジよりも良い。
【００６２】
次に、図１３に示すように、２本の選択ゲート電極間上が開口される第２のレジストパターン６２を形成する。そして、第２のレジストパターン６２をマスクとして用いて第２のエッチング処理を行い、選択ゲート電極の互いに対向する側面に第２の側壁絶縁膜７４を形成する。第２のエッチング処理は、例えば、異方性の高いＲＩＥ法により行う。
【００６３】
次に、図１４に示すように、第２のレジストパターン６２および第２の側壁絶縁膜７４をマスクとして用いて、２本の選択ゲート電極間の素子領域に不純物をイオン注入する。例えば、ヒ素（Ａｓ）のイオン注入を行い、ｎ＋型拡散層３６を形成する。この際、図示しない、周辺回路部のトランジスタについても第２の側壁絶縁膜７４に相当する側壁絶縁膜の形成と、ｎ＋型拡散層の形成を行ってもかまわない。周辺回路部のトランジスタについても同時に側壁絶縁膜を形成する場合には、第２のレジストパターン６２が周辺回路部のゲート電極端部を開口するようなパターンとすれば良い。
【００６４】
なお、不純物のイオン注入は、第２のレジストパターン６２の剥離後全面イオン注入で行っても、かまわない。また、新たなレジストパターンを形成して、そのレジストパターンをマスクにイオン注入を行ってもかまわない。
【００６５】
次に、図１５に示すように、第２のレジストパターン６２を剥離する。
【００６６】
次に、図１６に示すように、２本の選択ゲート電極間上が開口される第３のレジストパターン６４を形成する。そして、第３のレジストパターン６４をマスクとして用いて第３のエッチング処理を行い、第１の側壁絶縁膜７２および第２の側壁絶縁膜７４を除去する。この際、一部のエッチング保護膜（第２の絶縁膜）７０、が除去されてもかまわない。
【００６７】
第３のエッチング処理は、例えば、等方性のウェットエッチングである。ウェットエッチング処理の薬液には、例えば、希弗化アンモニウム液を用いる。
【００６８】
このように、選択ゲート電極の側壁絶縁膜を除去することにより、選択ゲート電極間の間隔が縮小された場合であっても、後のコンタクトホール形成時のコンタクトホール開口マージンが拡大することになる。すなわち、側壁絶縁膜上にコンタクトパターンが形成されることで、コンタクト開口面積が縮小したり、コンタクトが未開口になったりする問題を回避することが可能になる。
【００６９】
このウェットエッチング処理の際、選択ゲート電極下の素子分離領域には、エッチング保護膜（第２の絶縁膜）７０が存在するため、選択ゲート電極下に残存しているウェットエッチングレートの大きい素子分離膜（第１の絶縁膜）１６がエッチングされることが防止される。
【００７０】
また、エッチング保護膜（第２の絶縁膜）７０が存在するため、選択ゲート電極の側壁絶縁膜をウェットエッチング処理により除去する際に、選択ゲート電極やメモリセルゲート電極のゲート絶縁膜２２がオーバーエッチングされることを抑制することも可能となる。
【００７１】
次に、図１７に示すように、第３のレジストパターン６４を剥離する。そして、層間絶縁膜４２上、２本の選択ゲート電極間の素子領域上にエッチングストッパー膜（第４の絶縁膜）４６を形成する。エッチングストッパー膜４６は、例えば、ＬＰＣＶＤ法により形成されるシリコン窒化膜である。
【００７２】
この際、選択ゲート電極下の素子分離領域には、エッチング保護膜（第２の絶縁膜）７０が存在するため、ステップカバレッジの良好なＬＰＣＶＤ法による膜であっても、メモリセルアレイ部の空隙１８や、空隙４４が、エッチングストッパー膜４６で埋め込まれることはない。
【００７３】
次に、図１８に示すように、エッチングストッパー膜（第４の絶縁膜）４６上に２本の選択ゲート電極間を埋め込む層間絶縁膜（第５の絶縁膜）４８を形成する。層間絶縁膜４８は、例えば、ＬＰＣＶＤ法により形成されるＢＰＳＧ膜である。その後、層間絶縁膜４８をＣＭＰ法により平坦化する。層間絶縁膜（第５の絶縁膜）４８は、後のドライエッチング（第３のエッチング処理）の際のエッチングレートが、エッチングストッパー膜（第２の絶縁膜）４６のエッチングレートより大きくなる材料を選択する。
【００７４】
さらに、層間絶縁膜（第５の絶縁膜）４８上に層間絶縁膜８０を形成する。層間絶縁膜８０は、例えば、プラズマＴＥＯＳ膜や、プラズマＳｉＨ４膜である。
【００７５】
次に、図１９に示すように、２本の選択ゲート電極間上の一部が開口される第４のレジストパターン６６を形成し、第４のレジストパターン６６をマスクとして用いて第４のエッチング処理を行う。このエッチング処理により、エッチングストッパー膜（第４の絶縁膜）４６をエッチングストッパーとして、層間絶縁膜８０および層間絶縁膜（第５の絶縁膜）４８を除去する。
【００７６】
第４のエッチング処理は、ＲＩＥ法等のドライエッチング処理により行う。このドライエッチングでは、エッチングストッパー膜（第４の絶縁膜）４６に対するエッチング選択比の高い条件を選択する。
【００７７】
このように、エッチングストッパー膜４６をエッチングストッパーとして用いることにより、層間絶縁膜８０および層間絶縁膜（第５の絶縁膜）４８をエッチングする際のエッチング量を十分確保することが可能となりプロセスマージンの広い安定したコンタクトホールの形成が可能となる。
【００７８】
次に、図２０に示すように、第５のエッチング処理を行い、エッチングストッパー膜（第４の絶縁膜）４６を除去することでコンタクトホール７８を形成する。第４のエッチング処理は、ＲＩＥ法等のドライエッチング処理により行う。
【００７９】
この後、第４のレジストパターン６６を除去し、コンタクトホールに金属プラグを形成し、図１に示すように、ソース線コンタクトＣＳが形成される。例えば、ＣＶＤ法によりバリアメタルとなるチタンナイトライド（ＴｉＮ）膜を堆積し、続いて、ＣＶＤ法によりタングステン（Ｗ）膜を堆積する。その後、ＣＭＰ法によりコンタクトホール７８部以外の膜を除去して金属プラグが形成される。
【００８０】
この後、公知のプロセス技術を採用することにより上層電極配線等を形成し、不揮発性半導体記憶装置が形成される。
【００８１】
以上、本実施の形態の不揮発性半導体装置の製造方法によれば、素子分離領域およびゲート電極間の空隙の形成と、コンタクト形成プロセスのプロセスマージン確保の両立が実現できる製造方法を提供することが可能となる。
【００８２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置や不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００８３】
例えば、コンタクトホールのパターンとして、図３に示すような円形状のパターンを例に説明したが、コンタクトホールのパターンは円形状に限られるものではない。例えば、２本の選択ゲート電極間をロー方向（第２の方向）に沿って連続して開口する矩形形状のパターンであってもかまわない。また、楕円形状であっても、長方形状であってもかまわない。
【００８４】
また、例えば、実施の形態においては、ソース線コンタクトＣＳが形成される選択ゲートトランジスタＳＴＳの領域について説明したが、ビット線コンタクトが形成される選択ゲートトランジスタＳＧＤの領域についても同様の製造方法を適用することが可能である。
【００８５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００８６】
１０      半導体基板
１２      セル素子領域
１４      素子分離領域
１６      素子分離絶縁膜（第１の絶縁膜）
１８      空隙
４２      層間絶縁膜（第３の絶縁膜）
４４      空隙
４６      エッチングストッパー膜（第４の絶縁膜）
４８      層間絶縁膜（第５の絶縁膜）
６０      第１のレジストパターン
６２      第２のレジストパターン
６４      第３のレジストパターン
７０      エッチング保護膜（第２の絶縁膜）
７８      コンタクトホール
ＭＴ      メモリセルトランジスタ
ＳＴＳ    選択ゲートトランジスタ
ＳＴＤ    選択ゲートトランジスタ
【図１】
2013191680.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013191680.tif 000009
【図８】
2013191680.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2013191680.tif 000019
【図１８】
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【図１９】
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【図２０】
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