(57)【要約】【課題】  ソフトリークの発生による特性劣化を防止できるＥＳＤ保護トランジスタ素子を提供する。【解決手段】    半導体基板１１上に形成したウェル１２内に、ウェル１２と逆導電型の第１半導体領域１３を、かかる第１半導体領域１３がウェル１２またはウェル１２と同導電型の半導体領域を挟んで離間するように形成する。これにより、第１半導体領域１３に静電放電（ＥＳＤ）による高電圧・高電流が印加される場合であっても、第１半導体領域１３が素子分離膜１５と直接接しないため、素子分離膜端に生じる結晶欠陥が抑制されることにより、ソフトリークの発生を防止できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型のウェルと、
前記ウェル上に形成された素子分離膜と、
前記素子分離膜で区画された第１活性領域内で、前記ウェル内の前記基板表層に形成された前記ウェルと逆導電型の第２導電型の第１半導体領域と、
前記ウェル内の前記基板表層に前記第１半導体領域と離間して形成された前記第２導電型の第２半導体領域と、
前記ウェル内の前記基板表層に、前記ウェルと接続する前記ウェルより高濃度で前記第１導電型の第３半導体領域と、を備え、
前記第１半導体領域が、全ての外周において、前記ウェルを挟んで前記素子分離膜と離間するように形成されていることを特徴とするＥＳＤ保護トランジスタ素子。
【請求項２】
前記第１半導体領域をコレクタ領域、前記第２半導体領域をエミッタ領域、前記第１半導体領域と前記第２半導体領域の間の前記ウェルをベース領域とするバイポーラトランジスタ構造を有することを特徴とする請求項１に記載のＥＳＤ保護トランジスタ素子。
【請求項３】
前記第１半導体領域をドレイン領域、前記第２半導体領域をソース領域、前記第３半導体領域をボディ領域とし、前記ドレイン領域と前記ソース領域とを離間する前記ウェル上にゲート絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタ構造を有することを特徴とする請求項１に記載のＥＳＤ保護トランジスタ素子。
【請求項４】
前記第２半導体領域が、前記素子分離膜で区画された、前記第１活性領域とは別の第２活性領域内に形成されていることを特徴とする請求項１〜３の何れか一項に記載のＥＳＤ保護トランジスタ素子。
【請求項５】
前記第３半導体領域が、前記素子分離膜で区画された、前記第１活性領域とは別の第３活性領域内に形成されていることを特徴とする請求項１〜４の何れか一項に記載のＥＳＤ保護トランジスタ素子。
【請求項６】
ダミー電極が、前記第１半導体領域を前記素子分離膜から離間する前記ウェル上の離間領域に、絶縁膜を介して形成されていることを特徴とする請求項１〜５の何れか一項に記載のＥＳＤ保護トランジスタ素子。
【請求項７】
前記ダミー電極に、所定の固定電圧が印加されることを特徴とする請求項６に記載のＥＳＤ保護トランジスタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を外部からの静電気による静電放電（ＥＳＤ：Electro- Static Discharge）から保護するＥＳＤ保護トランジスタ素子に関する。
【背景技術】
【０００２】
複数の半導体素子から構成される半導体集積回路において、外部からの静電気による静電放電（ＥＳＤ）から半導体素子および回路を保護するためにＥＳＤ保護回路が用いられる。かかるＥＳＤ保護回路は、ＥＳＤ保護素子を備え、かかるＥＳＤ保護素子にＥＳＤによる高電界・高電圧が印加されることで、内部回路に高電界・高電圧が印加され、内部回路に設けられた半導体素子が破壊されるのを防いでいる。
【０００３】
特許文献１に記載されている従来構成の一般的なＥＳＤ保護素子の断面構造の模式図を図１１に示す。結合パッド４０（コレクタ）に結合する第１Ｎ＋拡散層４１と低電圧側の電源電圧Ｖｓｓ（エミッタ）に結合する第２Ｎ＋拡散層４２により寄生バイポーラトランジスタが形成され、かかる２つの拡散層４１と４２がフィールド酸化物４３により分離されている。このようにして形成された寄生バイポーラトランジスタが自己バイアス機構により大量のＥＳＤ放電電流を導通させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４８５６８０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、このようなＥＳＤ保護トランジスタ素子にＥＳＤによる高電界・高電圧が印加されると、かかるＥＳＤ保護トランジスタ素子が破壊に至らなくても、ソフトリークが発生し、本来非導通状態であるべきにも拘わらずリーク電流が流れる場合がある。このソフトリークの原因の一つとして、結晶欠陥が考えられる。
【０００６】
ＬＯＣＯＳなどの素子分離膜端には、素子分離膜形成時の応力集中により、何らかの外的刺激により、結晶欠陥が生じやすい状態にあり、高電圧・高電流が印加されるＥＳＤによる発熱などの外的刺激により、結晶欠陥が生じる。この結晶欠陥により、ソフトリークが生じ、ＥＳＤ保護トランジスタ素子の静電耐性を低下させる。この結果、ＥＳＤ保護トランジスタ素子に接続する端子においてリーク電流が発生することになる。
【０００７】
上述の状況を鑑み、本発明は、素子分離膜端に生じる結晶欠陥を抑制し、ソフトリークの発生を防止できるＥＳＤ保護トランジスタ素子を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係るＥＳＤ保護トランジスタ素子は、
基板上に形成された第１導電型のウェルと、前記ウェル上に形成された素子分離膜と、前記素子分離膜で区画された第１活性領域内で、前記ウェル内の前記基板表層に形成された前記ウェルと逆導電型の第２導電型の第１半導体領域と、前記ウェル内の前記基板表層に前記第１半導体領域と離間して形成された前記第２導電型の第２半導体領域と、前記ウェル内の前記基板表層に、前記ウェルと接続する前記ウェルより高濃度で前記第１導電型の第３半導体領域と、を備え、
前記第１半導体領域が、全ての外周において、前記ウェルを挟んで前記素子分離膜と離間するように形成されていることを特徴とする。
【０００９】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、
前記第１半導体領域をコレクタ領域、前記第２半導体領域をエミッタ領域、前記第１半導体領域と前記第２半導体領域の間の前記ウェルをベース領域とするバイポーラトランジスタ構造を有する構成とすることができる。
【００１０】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、
前記第１半導体領域をドレイン領域、前記第２半導体領域をソース領域、前記第３半導体領域をボディ領域とし、前記ドレイン領域と前記ソース領域とを離間する前記ウェル上にゲート絶縁膜を介してゲート電極が形成されたＭＯＳトランジスタ構造を有する構成とすることができる。
【００１１】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、
前記第２半導体領域が、前記素子分離膜で区画された、前記第１活性領域とは別の第２活性領域内に形成されている構成とすることができる。
【００１２】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、
前記第３半導体領域が、前記素子分離膜で区画された、前記第１活性領域とは別の第３活性領域内に形成されている構成とすることができる。
【００１３】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、ダミー電極が、前記第１半導体領域を前記素子分離膜から離間する前記ウェル上の離間領域に、絶縁膜を介して形成されていることが好ましい。
【００１４】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子は、前記ダミー電極に、所定の固定電圧が印加されることが好ましい。
【発明の効果】
【００１５】
上記特徴の本発明に係るＥＳＤ保護トランジスタ素子に依れば、第１導電型のウェル内の表層に形成されたかかるウェルと逆導電型の第１半導体領域が、素子分離膜と直接接することなく、ウェルを挟んで離間するように形成されている。これにより、かかる第１半導体領域をＥＳＤ保護素子を構成するバイポーラトランジスタのコレクタ、ＭＯＳトランジスタのドレインとして、第１半導体領域にＥＳＤによる高電圧・高電流が印加される場合であっても、素子分離膜端に生じる結晶欠陥が抑制され、ソフトリークの発生を防止できる。
【００１６】
ここで、第１半導体領域を素子分離膜から離間するウェル上には、ダミー電極を絶縁膜を介して形成することで、かかるダミー電極をマスクとして第１半導体領域の形成のためのイオン注入を行うことができる。かかるダミー電極は、内部回路に形成されるＭＯＳトランジスタのゲート電極と同じ材料、同じ工程で形成することで、別途マスクプロセスを増加させることなく、第１半導体領域を、離間領域を挟んで素子分離膜と離間するように形成することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図２】本発明の第１実施形態に係るＥＳＤ保護トランジスタ素子の基板面上のレイアウトを示す図
【図３】本発明の第１実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図４】本発明の第１実施形態に係るＥＳＤ保護トランジスタ素子の基板面上のレイアウトを示す図
【図５】本発明の第２実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図６】本発明の第２実施形態に係るＥＳＤ保護トランジスタ素子の基板面上のレイアウトを示す図
【図７】本発明の第２実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図８】本発明の第２実施形態に係るＥＳＤ保護トランジスタ素子の基板面上のレイアウトを示す図
【図９】本発明の別実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図１０】本発明の別実施形態に係るＥＳＤ保護トランジスタ素子のデバイス構造を模式的に示す断面構造図
【図１１】従来構成のＥＳＤ保護素子のデバイス構造を模式的に示す断面構造図
【発明を実施するための形態】
【００１８】
以下に、本発明のＥＳＤ保護トランジスタ素子（以降、適宜「本発明素子」と称す）の構成例について、図面を参照して詳細に説明する。なお、以降に示す図面では、説明の都合上、要部を強調して示すこととし、構成部材の夫々の厚みや長さなどの寸法比は実際の寸法比とは必ずしも一致しない場合がある。
【００１９】
〈第１実施形態〉
図１に、本発明の一実施形態に係るＥＳＤ保護トランジスタ素子１（以降、適宜「本発明素子１」と称す）の断面構造の模式図を、図２にその基板平面上のレイアウトを示す。なお、図１は図２のＸ−Ｘ’方向の断面構造図である。
【００２０】
第１導電型（ここでは、Ｐ型とする）の半導体基板１１上に、同じ第１導電型のウェル１２が形成され、ウェル１２の表層に、第１導電型と逆導電型の第２導電型（すなわち、Ｎ型）の高濃度の半導体領域１３と１４が、素子分離膜１５により離間されて形成されている。一方、ウェル１２の表層に、第１導電型と同導電型（すなわち、Ｐ型）の高濃度の半導体領域１６が、素子分離膜１５により半導体領域１３と１４の双方と離間されて形成されている。換言すると、高濃度の半導体領域１３、１４、及び１６は、夫々、別の活性領域内に形成されている。素子分離膜１５は、例えば、ＬＯＣＯＳ法により形成された酸化膜である。
【００２１】
半導体領域（第１半導体領域）１３は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ１９ａを介して、コレクタ電極２１と接続している。同様に、半導体領域（第２半導体領域）１４は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ１９ｂを介して、エミッタ電極２２と接続している。同様に、半導体領域（第３半導体領域）１６は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ１９ｃを介して、ベース電極２３と接続している。すなわち、本発明素子１は、半導体領域１３をコレクタ領域、半導体領域１４をエミッタ領域とし、かかるコレクタ領域とかかるエミッタ領域間のウェル１２をベース領域とするＮＰＮ型のバイポーラトランジスタ構造を有している。半導体領域１６は、かかるベース領域にベース電位を供給する。
【００２２】
図１及び図２に示すように、本発明素子１は、コレクタ領域１３が、コレクタ領域１３の全ての端部境界において素子分離膜１５と直接接することなく、ウェル１２である基板表層の半導体領域を挟んで離間するように形成されている。これにより、本発明素子１は、コレクタ領域１３に静電放電（ＥＳＤ）による高電圧・高電流が印加される場合であっても、素子分離膜１５の端部における結晶欠陥の生成が抑制され、ソフトリークの発生を防止できる。
【００２３】
なお、コレクタ領域１３と素子分離膜１５間の離間距離については、製造プロセス（特に、熱処理プロセスの違い）に応じて最適な距離が変化する。しかしながら、一般的な半導体装置の製造プロセスであれば０．５μｍ〜１．０μｍ程度が好ましい。
【００２４】
図３及び図４にバイポーラトランジスタ構造を有する本発明素子の別の構成例を示す。図３の断面構造の模式図、図４の基板平面上のレイアウトに示すＥＳＤ保護トランジスタ素子２（以降、適宜「本発明素子２」と称す）は、上述の本発明素子１において、素子分離膜１５とコレクタ領域１３とを離間する基板表層のウェル１２上に、活性領域の外側境界に位置する素子分離膜１５を跨ぐように、ゲート絶縁膜１７を介してダミー電極２０を形成したものである。なお、図３は図４のＸ−Ｘ’方向の断面構造図である。
【００２５】
かかるダミー電極２０は、内部回路に形成されるＭＯＳトランジスタのゲート電極と同一材料、同一プロセスで形成され、コレクタ領域１３、及びエミッタ領域１４をＮ型不純物のイオン注入により形成する際のマスクとして働かせ、ダミー電極２０下方のウェル１２にＮ型の半導体領域が形成されないようにするものである。なお、ＥＳＤ素子形成後は、ダミー電極２０に所定の固定電圧（例えば、電源電圧ＶｓｓやＶｄｄ）を印加しても構わないし、電圧を印加せず、フローティングとしても構わない。しかしながら、ダミー電極２０に所定の固定電圧を印加することが、ＥＳＤに起因したサージ電流が本発明素子２に流れる際、ダミー電極２０の電位が不安定に変動して素子の特性にばらつきが生じるのを防止でき、より好ましい。
【００２６】
本発明素子２は、コレクタ領域１３を素子分離膜１５と離間して形成するために別途マスクを必要としないため、プロセス変更やプロセスコストの増加を伴うことなく、上述のソフトリークの発生が防止されたＥＳＤ保護素子を提供できる。
【００２７】
なお、上記本発明素子１及び２では、ＮＰＮ型のバイポーラトランジスタ構造を有するＥＳＤ保護素子の構成について説明したが、ＰＮＰ型のバイポーラトランジスタ構造を有するＥＳＤ保護素子についても、同様に本発明を適用できる。
【００２８】
〈第２実施形態〉
図５に、本発明の一実施形態に係るＥＳＤ保護トランジスタ素子３（以降、適宜「本発明素子３」と称す）の断面構造の模式図を、図６にその基板平面上のレイアウトを示す。なお、図５は図６のＹ−Ｙ’方向の断面構造図である。
【００２９】
第１導電型（ここでは、Ｐ型とする）の半導体基板１１上に、同じ第１導電型のウェル１２が形成され、ウェル１２の表層に、第１導電型と逆導電型の第２導電型（すなわち、Ｎ型）の高濃度の半導体領域２４と２５が、同一の活性領域内に、ウェル１２を挟んで対向する形で形成されている。一方、ウェル１２の表層に、第１導電型と同導電型（すなわち、Ｐ型）の高濃度の半導体領域２６が、素子分離膜１５により半導体領域２４と２５の双方と離間されて形成されている。換言すると、高濃度の半導体領域２６は、半導体領域２４と２５とは別の活性領域内に形成されている。素子分離膜１５は、例えば、ＬＯＣＯＳ法により形成された酸化膜である。
【００３０】
半導体領域（第１半導体領域）２４は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ２７ａを介して、ドレイン電極２８と接続している。同様に、半導体領域（第２半導体領域）２５は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ２７ｂを介して、ソース電極２９と接続している。同様に、半導体領域（第３半導体領域）２６は、ゲート絶縁膜１７及び層間絶縁膜１８を貫通するコンタクトプラグ２７ｃを介して、ボディ電極３０と接続している。すなわち、本発明素子２は、半導体領域２４をドレイン領域、半導体領域２５をソース領域とし、かかるドレイン領域とかかるソース領域を離間する基板表層のウェル１２をチャネル領域とするＮチャネルＭＯＳトランジスタ構造を有している。半導体領域２６は、かかるチャネル領域のウェル１２にボディ電極３０から与えられる電位を供給する。かかるチャネル領域の上方には、ゲート絶縁膜１７を介してゲート電極３１が形成されている。
【００３１】
図５及び図６に示すように、本発明素子３は、ドレイン領域２４が、ドレイン領域２４の全ての端部境界において素子分離膜１５と直接接することなく、ウェル１２である基板表層の半導体領域を挟んで離間するように形成されている。これにより、本発明素子３は、ドレイン領域２４に静電放電（ＥＳＤ）による高電圧・高電流が印加される場合であっても、素子分離膜１５の端部における結晶欠陥の生成が抑制され、ソフトリークの発生を防止できる。
【００３２】
なお、ドレイン領域２４と素子分離膜１５間の離間距離については、製造プロセス（特に、熱処理プロセスの違い）に応じて最適な距離が変化する。しかしながら、一般的な半導体装置の製造プロセスであれば０．５μｍ〜１．０μｍ程度が好ましい。
【００３３】
図７及び図８にＭＯＳトランジスタ構造を有する本発明素子の別の構成例を示す。図７の断面構造の模式図、図８の基板平面上のレイアウトに示すＥＳＤ保護トランジスタ素子４（以降、適宜「本発明素子４」と称す）は、上述の本発明素子３において、素子分離膜１５とドレイン領域２４とを離間する基板表層のウェル１２上に、活性領域の外側境界に位置する素子分離膜１５を跨ぐように、ゲート絶縁膜１７を介してダミー電極２０を、本発明素子２と同様に形成したものである。なお、図７は図８のＹ−Ｙ’方向の断面構造図である。
【００３４】
本実施形態において、かかるダミー電極２０は、内部回路に形成されるＭＯＳトランジスタのゲート電極と同一材料、同一プロセスで形成され、且つ、本発明素子４のゲート電極３１と一体形成されている。これにより、ドレイン領域２４と素子分離膜１５とのドレイン領域２４側の境界にゲート電極３１と一体形成されるダミー電極２０は、ドレイン領域２４及びソース領域２５をＮ型不純物のイオン注入により形成する際のマスクとして働き、ドレイン領域２４が素子分離膜１５と接触して形成されるのを防止する。なお、ＥＳＤ素子形成後は、かかるダミー電極２０に所定の固定電圧を印加しても構わないし、電圧を印加せず、フローティングとしても構わない。
【００３５】
ただし、本発明素子４では、ダミー電極２０がゲート電極３１と一体形成されているため、ダミー電極２０に電圧を印加すると、ゲート電極３１にも同じ電圧が印加される。ＮチャネルＭＯＳトランジスタをＥＳＤ保護素子として用いる場合、かかるＮチャネルＭＯＳトランジスタは、通常の使用では非導通状態に保つ必要があるため、ＮチャネルＭＯＳトランジスタにチャネルが形成されないよう、ダミー電極２０(及び、ゲート電極３１)の電位を閾値電圧以下に制御する必要がある。
【００３６】
上記の理由から、本発明素子４の場合、通常の使用ではＥＳＤ保護トランジスタ素子を構成するＮチャネルＭＯＳトランジスタが非導通状態となるように、ダミー電極２０及びゲート電極３１には低電圧側の電源電圧Ｖｓｓを印加しておくことが好ましい。
【００３７】
なお、上記本発明素子３及び４では、ＮチャネルＭＯＳトランジスタ構造を有するＥＳＤ保護素子の構成について説明したが、ＰチャネルＭＯＳトランジスタ構造を有するＥＳＤ保護素子についても、同様に本発明を適用できる。
【００３８】
ただし、ＰチャネルＭＯＳトランジスタをＥＳＤ保護素子として用いる場合、かかるＰチャネルＭＯＳトランジスタは、通常の使用では非導通状態を維持するように、ＰチャネルＭＯＳトランジスタにチャネルが形成されないよう、ダミー電極２０(及び、ゲート電極３１)の電位を制御する必要がある。このため、ダミー電極２０をゲート電極３１と一体形成した本発明素子４の構成にＰチャネルＭＯＳトランジスタを用いる場合は、通常の使用ではかかるＥＳＤ保護素子を構成するＰチャネルＭＯＳトランジスタが非導通状態となるように、ダミー電極２０及びゲート電極３１には高電圧側の電源電圧Ｖｄｄを印加しておくことが好ましい。
【００３９】
以上、本発明素子１〜４に依れば、ウェル１２と逆導電型の第１半導体領域１３又は２４が、素子分離膜１５と直接接することなく、ウェル１２である基板表層の半導体領域を挟んで離間するように形成されているため、かかる第１半導体領域にＥＳＤによる高電圧・高電流が印加される場合であっても、素子分離膜１５の端部における結晶欠陥の生成が抑制され、ソフトリークの発生を防止できる。
【００４０】
なお、上記本発明素子１〜４の製造方法については、何れも公知の製造プロセスにより実現可能であるので、詳細な説明を割愛した。
【００４１】
〈別実施形態〉
以下に、別実施形態について説明する。
【００４２】
〈１〉上記第１実施形態では、本発明素子１及び２において、コレクタ領域（第１半導体領域）１３、エミッタ領域（第２半導体領域）１４、及び半導体領域（第３半導体領域）１６が、夫々、別の活性領域に形成されているが、図９の断面構造図に示すバイポーラトランジスタ構造を有するＥＳＤ保護トランジスタ素子５のように、半導体領域１３、１４、及び１６が、同一の活性領域内に形成されていても構わない。半導体領域１３が、素子分離膜１５と直接接しないように、半導体領域１３と逆導電型の半導体領域を挟んで離間するように形成されている限り、ソフトリークの発生を防止できる。
【００４３】
〈２〉一方、上記第２実施形態では、本発明素子３及び４において、ドレイン領域（第１半導体領域）２４とソース領域（第２半導体領域）２５が同一の活性領域内に形成されているが、図１０の断面構造図に示すＭＯＳトランジスタ構造を有するＥＳＤ保護トランジスタ素子６のように、ドレイン領域とソース領域を別の活性領域に形成する構成も考えられる。
【００４４】
〈３〉上記実施形態では、半導体領域（第３半導体領域）１６又は２６について、夫々第１及び第２半導体領域とは別の活性領域内に形成しているが、第１半導体領域または第２半導体領域の少なくとも何れかと同一の活性領域内に形成しても構わない。
【００４５】
〈４〉本発明はＥＳＤ保護トランジスタ素子を構成する上でのレイアウトに関するものであり、第１半導体領域１３又は２４が、素子分離膜１５と直接接することなく、かかる第１半導体領域と逆導電型の半導体領域を挟んで離間するように形成されている限り、各半導体領域（第１半導体領域１３、２４、第２半導体領域１４、２５、第３半導体領域１６、２６、及び、ウェル１２等）の大きさ（深さや面積）、不純物濃度、並びに素子を構成する材料について何ら限定されるものではない。素子分離膜１５についても、ＬＯＣＯＳ法による膜に限定されるものではない。
【産業上の利用可能性】
【００４６】
本発明は、半導体集積回路に設けられる、外部からの静電気によるＥＳＤから回路を保護するＥＳＤ保護トランジスタ素子に利用することができる。
【符号の説明】
【００４７】
１〜６：  本発明の一実施形態に係るＥＳＤ保護トランジスタ素子（本発明素子）
１１：  半導体基板
１２：  第１導電型のウェル
１３：  第２導電型の高濃度半導体領域（コレクタ領域）
１４：  第２導電型の高濃度半導体領域（エミッタ領域）
１５：  素子分離膜
１６、２６：  第１導電型の高濃度半導体領域
１７：  ゲート絶縁膜
１８：  層間絶縁膜
１９ａ〜１９ｃ、２７ａ〜２７ｃ：  コンタクトプラグ
２０：  ダミー電極
２１：  コレクタ電極
２２：  エミッタ電極
２３：  ベース電極
２４：  第２導電型の高濃度半導体領域（ドレイン領域）
２５：  第２導電型の高濃度半導体領域（ソース領域）
２８：  ドレイン電極
２９：  ソース電極
３０：  ボディ電極
３１：  ゲート電極
４０：  結合パッド（コレクタ）
４１：  第１Ｎ＋拡散層
４２：  第２Ｎ＋拡散層
４３：  フィールド酸化物
Ｖｄｄ：  高電圧側の電源電圧
Ｖｓｓ：  低電圧側の電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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