(57)【要約】  【課題】  ゲート電極のドレイン側端部での電界集中を効果的に緩和可能な半導体装置を提供する。  【解決手段】  基板１上に形成された第１導電型の第１ウェル３、第１ウェル内に形成された第１ウェルより高濃度の第１導電型の第２ウェル４、第２ウェル４内に形成された第２導電型のソース領域１１、第１ウェル３内に第２ウェル４と離間して形成された第２導電型の第１ドレイン領域５、第１ドレイン領域５内に形成された第１ドレイン領域５より高濃度の第２導電型の第２ドレイン領域１２、ゲート絶縁膜６，７、ゲート電極８、ゲート電極８より第２ドレイン領域１２側のゲート電極８から離間した第１ドレイン領域５上に、ゲート絶縁膜７を介して形成されたダミーゲート電極９、側壁絶縁膜１０を備え、第２ドレイン領域１２側のゲート絶縁膜７の膜厚を、ソース領域１１側のゲート絶縁膜６の膜厚より厚く、素子分離領域２の膜厚より薄くする。【選択図】  図６
2013222892.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１導電型の第１ウェルと、
前記第１ウェル内に形成された素子分離領域と、
前記第１ウェル内に形成された前記第１ウェルより不純物濃度の高い前記第１導電型の第２ウェルと、
前記第２ウェル内に形成された前記第１導電型と逆導電型の第２導電型のソース領域と、
前記第１ウェル内に前記第２ウェルと離間して形成された前記第２導電型の第１ドレイン領域と、
前記第１ドレイン領域内に形成された前記第１ドレイン領域より不純物濃度の高い前記第２導電型の第２ドレイン領域と、
前記ソース領域の前記第１ドレイン領域側端部より内側の端部表面、前記第２ドレイン領域の前記ソース領域側端部より内側の端部表面、及び、当該２つの端部表面間の前記第２ウェルと前記第１ドレイン領域の表面上に形成されたゲート絶縁膜と、
少なくとも前記ソース領域の前記第１ドレイン領域側端部から、前記第１ドレイン領域の前記ソース領域側端部と前記第２ドレイン領域の前記ソース領域側端部間の第１中間位置までの領域の上方に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極より前記第２ドレイン領域側に離間した前記第１ドレイン領域上方に、前記ゲート絶縁膜を介して形成されたダミーゲート電極と、
前記ゲート電極及び前記ダミーゲート電極の側壁に形成された側壁絶縁膜と、を備えてなり、
前記ゲート絶縁膜の前記第１ドレイン領域の前記ソース領域側端部と前記第１中間位置間の第２中間位置より前記ソース領域側の第１膜厚が、前記第２中間位置より前記第２ドレイン領域側の第２膜厚より薄く、前記第２膜厚が前記素子分離領域の膜厚より薄いことを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記ダミーゲート電極間の間隙が、前記側壁絶縁膜で充填されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に素子分離領域を形成する工程と、
前記基板上に第１導電型の高電圧ＭＯＳトランジスタ用の第１ウェルを形成する工程と、
前記第１ウェル内に前記第１ウェルより不純物濃度の高い前記第１導電型の第２ウェルを形成する工程と、
前記第１ウェル内に前記第２ウェルと離間して前記第１導電型と逆導電型の第２導電型の第１ドレイン領域を形成する工程と、
前記基板の全面にゲート絶縁膜を、前記第１ドレイン領域の前記第２ウェル側端部より内側に後退した第１後退位置より前記第２ウェル側の第１領域の第１膜厚が、前記第１領域以外の第２領域の第２膜厚より薄く、前記第２膜厚が前記素子分離領域の膜厚より薄くなるように形成する工程と、
前記第２ウェルの前記第１ドレイン領域側の一部表面、前記第２ウェルと前記第１ドレイン領域に挟まれた前記第１ウェルの表面、及び、前記第１ドレイン領域の前記第２ウェル側端部から前記第１後退位置より更に内側に後退した第２後退位置までの一部表面の上方にゲート電極を、前記第１ドレイン領域の一部表面の上方であって前記ゲート電極と離間した位置にダミーゲート電極を、夫々前記ゲート絶縁膜を介して形成する工程と、
前記ゲート電極及び前記ダミーゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極、前記ダミーゲート電極、及び、前記側壁絶縁膜をマスクとして、前記第２導電型の不純物を前記第２ウェルと前記第１ドレイン領域に注入し、前記第２ウェル内に前記第２導電型のソース領域を、前記第１ドレイン領域内に前記第１ドレイン領域より不純物濃度の高い前記第２導電型の第２ドレイン領域を、夫々形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記側壁絶縁膜を形成する工程において、前記ゲート電極と前記ダミーゲート電極間の間隙を前記側壁絶縁膜で充填することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板上に低電圧ＭＯＳトランジスタを形成する工程を更に有し、
前記第２ウェルを形成する工程が、前記低電圧ＭＯＳトランジスタを形成する工程の前記第１導電型のウェルを形成する工程を兼ね、
前記ゲート絶縁膜を形成する工程における前記第１膜厚の前記ゲート絶縁膜を形成する工程が、前記低電圧ＭＯＳトランジスタを形成する工程のゲート絶縁膜を形成する工程を兼ねていることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、液晶ドライバ等の高耐圧なＭＯＳトランジスタに関する。
【背景技術】
【０００２】
低電圧で動作するロジック回路と液晶ドライバ等の高電圧で動作する回路が混在した半導体装置において、トランジスタのゲート電極にはロジック回路で使用される電圧しか掛からないが、トランジスタのドレイン側に高電圧が掛る回路がある。当該トランジスタのゲート電極のドレイン側の端部において電界が集中するために、当該電界集中を緩和する方法が従来から考えられている。ゲート電極のドレイン側端部の電界集中を緩和する一例として、下記の特許文献１で採用されている方法がある。
【０００３】
図８は、特許文献１の電界集中の緩和方法を採用した高電圧ＭＯＳトランジスタの断面構造を示す図である。当該高電圧ＭＯＳトランジスタは、一例として、ｐ型基板３０上に成長したｐ型エピタキシャル層３１内に、ｎ型の第１ウェル３２が形成され、第１ウェル３２内に、ｎ型の第２ウェル３３とｐ型の第１ドレイン領域３４が互いに離間して形成され、ｎ型の第２ウェル３３内にｐ型の高濃度のソース領域３５が、第１ドレイン領域３４内にｐ型の高濃度の第２ドレイン領域３６が夫々形成されている。また、ソース領域３５と第１ドレイン領域３４の間及び第１ドレイン領域３４のソース領域３５側の一部領域上に、ゲート絶縁膜３７を介して、ゲート電極３８が形成されている。この従来の緩和方法では、ゲート絶縁膜３７の第２ドレイン領域３６側端部に高い電界強度が生じることを防ぐために、素子分離用の絶縁膜３９をゲート電極３８の第２ドレイン領域３６側端部の下方に設けて電界集中を緩和している。また、不純物注入で第２ドレイン領域３６を形成する場合に、この厚い絶縁膜で不純物が第１ウェル３２まで注入されることを防いでおり、高濃度の第２ドレイン領域３６がゲート電極３８から遠ざかることで電界集中が緩和されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２３６７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ゲート電極のドレイン側端部の下方に素子分離用の絶縁膜を設けると、ドレイン領域において電流経路が長くなりすぎてオン電流が制限されるといった問題があった。更に、低電圧回路と高電圧回路が混在している半導体装置では、ゲート電極のドレイン側端部からドレイン側にかけて高耐圧用のゲート絶縁膜を用いることも可能である。しかし、この場合、不純物注入でドレインの高濃度不純物領域を形成する場合、高耐圧用の厚膜のゲート絶縁膜では、当該ゲート絶縁膜を突き抜けて不純物注入がされてしまい、ゲート電極とドレインの高濃度不純物領域の距離が十分に離間せず、ゲート電極のドレイン側端部での電界集中が緩和できずにリーク電流が大きくなるという欠点がある。また、ソース・ドレインの不純物注入時に露光工程にて注入マスクを使いゲート電極からドレイン高濃度領域を遠ざける方法もあるが、この場合、露光装置のアライメント精度を考慮すると、トランジスタサイズが大きくなる欠点があった。
【０００６】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、オン電流の不必要な低下やアライメント精度の制約を排除してゲート電極のドレイン側端部での電界集中を効果的に緩和可能な半導体装置を提供する点にある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、基板上に形成された第１導電型の第１ウェルと、前記第１ウェル内に形成された素子分離領域と、前記第１ウェル内に形成された前記第１ウェルより不純物濃度の高い前記第１導電型の第２ウェルと、前記第２ウェル内に形成された前記第１導電型と逆導電型の第２導電型のソース領域と、前記第１ウェル内に前記第２ウェルと離間して形成された前記第２導電型の第１ドレイン領域と、前記第１ドレイン領域内に形成された前記第１ドレイン領域より不純物濃度の高い前記第２導電型の第２ドレイン領域と、前記ソース領域の前記第１ドレイン領域側端部より内側の端部表面、前記第２ドレイン領域の前記ソース領域側端部より内側の端部表面、及び、当該２つの端部表面間の前記第２ウェルと前記第１ドレイン領域の表面上に形成されたゲート絶縁膜と、少なくとも前記ソース領域の前記第１ドレイン領域側端部から、前記第１ドレイン領域の前記ソース領域側端部と前記第２ドレイン領域の前記ソース領域側端部間の第１中間位置までの領域の上方に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極より前記第２ドレイン領域側に離間した前記第１ドレイン領域上方に、前記ゲート絶縁膜を介して形成されたダミーゲート電極と、前記ゲート電極及び前記ダミーゲート電極の側壁に形成された側壁絶縁膜と、を備えてなり、
前記ゲート絶縁膜の前記第１ドレイン領域の前記ソース領域側端部と前記第１中間位置間の第２中間位置より前記ソース領域側の第１膜厚が、前記第２中間位置より前記第２ドレイン領域側の第２膜厚より薄く、前記第２膜厚が前記素子分離領域の膜厚より薄いことを特徴とする半導体装置を提供する。
【０００８】
ここで、前記ゲート電極と前記ダミーゲート電極間の間隙が、前記側壁絶縁膜で充填されていることが好ましい。
【０００９】
更に、上記目的を達成するため、本発明は、基板上に素子分離領域を形成する工程と、前記基板上に第１導電型の高電圧ＭＯＳトランジスタ用の第１ウェルを形成する工程と、前記第１ウェル内に前記第１ウェルより不純物濃度の高い前記第１導電型の第２ウェルを形成する工程と、前記第１ウェル内に前記第２ウェルと離間して前記第１導電型と逆導電型の第２導電型の第１ドレイン領域を形成する工程と、前記基板の全面にゲート絶縁膜を、前記第１ドレイン領域の前記第２ウェル側端部より内側に後退した第１後退位置より前記第２ウェル側の第１領域の第１膜厚が、前記第１領域以外の第２領域の第２膜厚より薄く、前記第２膜厚が前記素子分離領域の膜厚より薄くなるように形成する工程と、前記第２ウェルの前記第１ドレイン領域側の一部表面、前記第２ウェルと前記第１ドレイン領域に挟まれた前記第１ウェルの表面、及び、前記第１ドレイン領域の前記第２ウェル側端部から前記第１後退位置より更に内側に後退した第２後退位置までの一部表面の上方にゲート電極を、前記第１ドレイン領域の一部表面の上方であって前記ゲート電極と離間した位置にダミーゲート電極を、夫々前記ゲート絶縁膜を介して形成する工程と、前記ゲート電極及び前記ダミーゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極、前記ダミーゲート電極、及び、前記側壁絶縁膜をマスクとして、前記第２導電型の不純物を前記第２ウェルと前記第１ドレイン領域に注入し、前記第２ウェル内に前記第２導電型のソース領域を、前記第１ドレイン領域内に前記第１ドレイン領域より不純物濃度の高い前記第２導電型の第２ドレイン領域を、夫々形成する工程と、を有することを特徴とする半導体装置の製造方法を提供する。
【００１０】
ここで、前記側壁絶縁膜を形成する工程において、前記ゲート電極と前記ダミーゲート電極間の間隙を前記側壁絶縁膜で充填することが好ましい。
【００１１】
更に好ましくは、上記特徴の半導体装置の製造方法が、前記基板上に低電圧ＭＯＳトランジスタを形成する工程を更に有し、前記第２ウェルを形成する工程が、前記低電圧ＭＯＳトランジスタを形成する工程の前記第１導電型のウェルを形成する工程を兼ね、前記ゲート絶縁膜を形成する工程における前記第１膜厚の前記ゲート絶縁膜を形成する工程が、前記低電圧ＭＯＳトランジスタを形成する工程のゲート絶縁膜を形成する工程を兼ねている。
【発明の効果】
【００１２】
上記特徴の半導体装置及びその製造方法によれば、ゲート電極のドレイン側端部の下方のゲート絶縁膜の膜厚をソース側より厚くでき、更に、ゲート電極のドレイン側にダミーゲート電極が存在することで、ゲート電極と高濃度の第２ドレイン領域間の離間距離を確保できるため、当該ドレイン側端部での電界集中を効果的に緩和できるとともに、高濃度ドレイン領域をゲート電極とダミーゲート電極及びその側壁絶縁膜をマスクとして自己整合的に形成できるため、アライメント精度を考慮して不必要にゲート電極と第２ドレイン領域間の距離を確保する必要が無く、サイズの小さいしかも高耐圧のＭＯＳトランジスタを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程１）を模式的に示す工程断面図
【図２】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程２〜工程４）を模式的に示す工程断面図
【図３】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程５）を模式的に示す工程断面図
【図４】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程６）を模式的に示す工程断面図
【図５】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程７）を模式的に示す工程断面図
【図６】本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタ製造過程（工程８）を模式的に示す工程断面図
【図７】低電圧ＭＯＳトランジスタの一般的な素子構造を模式的に示す断面図
【図８】従来の高電圧ＭＯＳトランジスタの素子構造を模式的に示す断面図
【発明を実施するための形態】
【００１４】
以下において、本発明の半導体装置の実施形態につき図面を参照して説明する。本実施形態では、本発明の半導体装置に含まれる高電圧ＭＯＳトランジスタの製造方法について、図１〜図６を参照して説明する。図１〜図６は、高電圧ＭＯＳトランジスタの製造過程を示す工程断面図である。尚、図１〜図６では、説明の理解を容易にするために、要部を強調して記載しているため、図示された各部の寸法比は、必ずしも実際の素子の寸法比とは一致しない。
【００１５】
図１に示すように、半導体基板であるシリコン基板１に素子分離領域２を形成する（工程１）。素子分離領域２は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の周知の方法で形成する。本実施形態では、素子分離領域２の膜厚として、一例として、３００ｎｍ〜８００ｎｍを使用する。
【００１６】
次に、図２に示すように、シリコン基板１上に第１導電型の第１ウェル３を形成する（工程２）。具体的には、第１導電型がｐ型の場合は、周知のフォトリソグラフィを用いて第１ウェル３の形成領域以外をマスクして、当該形成領域に、２００ＫｅＶ〜８００ＫｅＶの注入エネルギ、１×１０１２ｃｍ２〜１×１０１３ｃｍ２の注入量で、ｐ型不純物としてのボロンを注入し、熱処理にて不純物の拡散及び活性化を行い、第１ウェル３が形成される。尚、後続の工程においても、不純物注入後に、必要に応じて熱処理にて不純物の拡散及び活性化が適宜行われる。
【００１７】
引き続き、図２に示すように、第１ウェル３内に、第１導電型の第２ウェル４を形成する（工程３）。第２ウェル４は、第１ウェル３より不純物濃度の高く、拡散深さが浅い。具体的には、第１導電型がｐ型の場合は、周知のフォトリソグラフィを用いて第２ウェル４の形成領域以外をマスクして、当該形成領域に、６０ＫｅＶ〜２５０ＫｅＶの注入エネルギ、１×１０１３ｃｍ２〜５×１０１３ｃｍ２の注入量で、ｐ型不純物としてのボロンを注入して、第２ウェル４が形成される。
【００１８】
引き続き、図２に示すように、第１ウェル３内に、第１導電型と逆導電型の第２導電型の第１ドレイン領域５を形成する（工程４）。具体的には、第２導電型がｎ型の場合は、周知のフォトリソグラフィを用いて第１ドレイン領域５の形成領域以外をマスクして、当該形成領域に、５０ＫｅＶ〜２００ＫｅＶの注入エネルギ、１×１０１２ｃｍ２〜１×１０１３ｃｍ２の注入量で、ｎ型不純物としてのリンを注入して、第１ドレイン領域５が形成される。本実施形態では、図２に示すように、第１ドレイン領域５は、既に形成された第２ウェル４と重ならないように形成される。
【００１９】
引き続き、図３に示すように、シリコン基板１の第１領域Ｒ１の表面に、第１の膜厚ｔ１のゲート絶縁膜６と、シリコン基板１の第２領域Ｒ２の表面に、第２の膜厚ｔ２のゲート絶縁膜７を夫々形成する（工程５）。具体的には、先ず、シリコン基板１の表面全体、つまり、第１ウェル３、第２ウェル４、及び、第１ドレイン領域５の露出表面の全体を熱酸化法により１０ｎｍ〜１００ｎｍ酸化する（工程５ａ）。周知のフォトリソグラフィを用いて第２領域Ｒ２をマスクして、ＨＦ溶液或いはバッファードＨＦ溶液により第１領域Ｒ１の熱酸化膜を除去する（工程５ｂ）。その後、上記マスクを除去し（工程５ｃ）、シリコン基板１の表面全体を熱酸化法により３ｎｍ〜２０ｎｍ酸化する（工程５ｄ）。以上の結果、第２領域Ｒ２のゲート絶縁膜７の膜厚ｔ２の方が、第１領域Ｒ１のゲート絶縁膜６の膜厚ｔ１より厚くなる。但し、第２領域Ｒ２のゲート絶縁膜７の膜厚ｔ２は、素子分離領域２の膜厚（３００ｎｍ〜８００ｎｍ）よりは薄い。第１領域Ｒ１と第２領域Ｒ２の境界は、図３に示すように、第１ドレイン領域５の第２ウェル４側の端部より内側に後退した位置（第１後退位置及び第２中間位置に相当）にある。
【００２０】
引き続き、図４に示すように、ゲート絶縁膜６，７上に、ゲート電極８とダミーゲート電極９を形成する（工程６）。具体的には、ゲート電極８とダミーゲート電極９となる電極材料を、１００ｎｍ〜５００ｎｍの膜厚で全面に堆積した後、周知のフォトリソグラフィを用いてフォトレジストをゲート電極８とダミーゲート電極９の形成領域に残して形成し、当該フォトレジストをマスクにして、周知のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｉｎｇ）等の周知の異方性エッチング法で当該形成領域以外の電極材料を除去することで、ゲート電極８とダミーゲート電極９が形成される。電極材料としては、多結晶シリコンを使用するが、多結晶シリコン上にタングステン等の高融点金属を付けた所謂ポリサイド構造、或いは、選択的に高融点金属のシリサイドを形成するサリサイド構造であっても良い。ここで、ゲート電極８とダミーゲート電極９は互いに離間して形成される。ゲート電極８は、第２ウェル４の第１ドレイン領域５側の端部より内側の一部表面と第１ドレイン領域５の第２ウェル４側の端部より内側の一部表面と第１ウェル３の露出面の上方にゲート絶縁膜６，７を介して形成される。ゲート電極８の第２ウェル４から遠方端（第２後退位置及び第１中間位置に相当）は、第２領域Ｒ２内に位置する。また、ダミーゲート電極９は、第２領域Ｒ２内の第１ドレイン領域５の上方にゲート絶縁膜７を介して形成される。
【００２１】
引き続き、図５に示すように、ゲート電極８とダミーゲート電極９の側壁にスペーサとして側壁絶縁膜１０を形成する（工程７）。具体的には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使い全体にシリコン酸化膜或いはシリコン窒化膜からなる絶縁膜を５０ｎｍ〜２００ｎｍ堆積した後、ＲＩＥ法で異方性エッチングを行い、ゲート電極８とダミーゲート電極９の側壁にスペーサとして当該絶縁膜を残す。ここで、当該絶縁膜の堆積膜厚を、ゲート電極８とダミーゲート電極９間の間隙幅の２分の１より大きくし、堆積時に当該絶縁膜をゲート電極８とダミーゲート電極９間の間隙内に充填するとともに、異方性エッチングで当該間隙内の当該絶縁膜が除去されずに充填された状態を維持する。尚、図５に示す例では、当該絶縁膜の異方性エッチングで、ゲート絶縁膜６，７もオーバーエッチングにより同時に除去されるが、ゲート絶縁膜６，７が完全に除去されずに一部が残されていても構わない。
【００２２】
引き続き、図６に示すように、ゲート電極８とダミーゲート電極９と側壁絶縁膜１０をマスクとして、自己整合的に第２導電型の不純物注入を行い、第２導電型の高濃度な不純物領域であるソース領域１１と第２ドレイン領域１２を形成する（工程８）。具体的には、第２導電型がｎ型の場合は、２０ＫｅＶ〜５０ＫｅＶの注入エネルギ、１×１０１５ｃｍ２〜４×１０１５ｃｍ２の注入量で、ｎ型不純物としての砒素を注入して、ソース領域１１と第２ドレイン領域１２が同時に形成される。ソース領域１１は第２ウェル４内に、第２ドレイン領域１２は第１ドレイン領域５内に夫々形成され、第２ドレイン領域１２の不純物濃度は、第１ドレイン領域５より高濃度となる。また、上述のように、ゲート電極８とダミーゲート電極９間の間隙には側壁絶縁膜１０が充填されているため、当該間隙下の第１ドレイン領域５内には、第２導電型の高濃度不純物領域は形成されない。
【００２３】
引き続き、図示しないが、周知の製造技術を用い、層間絶縁膜を堆積し、ソース領域１１、第２ドレイン領域１２、ゲート電極８等との電気的接続を形成するためのコンタクト孔が形成され、当該コンタクト孔内に、ソース領域１１、第２ドレイン領域１２、ゲート電極８等とオーミック接触する金属材料が埋め込まれ、更に、その上に金属配線が形成される。
【００２４】
以上より、図６に示すように、シリコン基板１上に形成された第１導電型の第１ウェル３、第１ウェル３内に形成された素子分離領域２、第１ウェル３内に形成された第１ウェル３より不純物濃度の高い第１導電型の第２ウェル４、第２ウェル４内に形成された第１導電型と逆導電型の第２導電型のソース領域１１、第１ウェル３内に第２ウェルと離間して形成された第２導電型の第１ドレイン領域５、第１ドレイン領域５内に形成された第１ドレイン領域５より不純物濃度の高い第２導電型の第２ドレイン領域１２、ゲート絶縁膜６，７、ゲート電極８、ダミーゲート電極９、及び、側壁絶縁膜１０を備えてなる高電圧ＭＯＳトランジスタが形成される。
【００２５】
ここで、ゲート絶縁膜６，７が、少なくともソース領域１１の第１ドレイン領域５側の端部より内側の端部表面、第２ドレイン領域１２のソース領域１１側の端部より内側の端部表面、当該２つの端部表面間の第２ウェル４と第１ドレイン領域５の表面上にかけて形成され、その内、膜厚ｔ１のゲート絶縁膜６が第１領域Ｒ１に形成され、膜厚ｔ２のゲート絶縁膜７が第２領域Ｒ２に形成される。
【００２６】
ゲート絶縁膜６の膜厚ｔ１は、ゲート絶縁膜７の膜厚ｔ２より薄く、ゲート絶縁膜７の膜厚ｔ２は、素子分離領域２の膜厚より薄く、夫々形成される。
【００２７】
ゲート電極８は、第２ウェル４の第１ドレイン領域５側の端部より内側の一部表面と第１ドレイン領域５の第２ウェル４側の端部より内側の一部表面と第１ウェル３の露出面の上方に、ゲート絶縁膜６，７を介して形成される。また、ダミーゲート電極９は、ゲート電極８より第２ドレイン領域１２側のゲート電極８から離間した第１ドレイン領域５上に、膜厚ｔ２のゲート絶縁膜７を介して形成される。側壁絶縁膜１０は、ゲート電極８とダミーゲート電極９の夫々の側壁にスペーサとして形成されるとともに、ゲート電極８とダミーゲート電極９間の間隙を充填している。
【００２８】
［別実施形態］
以下、上記実施形態の半導体装置及びその製造方法の別実施形態について説明する。
【００２９】
〈１〉上記実施形態では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても構わない。その場合、上記で説明した第１導電型の不純物注入工程（工程２、工程３）での第１導電型の不純物をｎ型不純物に変更し、上記で説明した第２導電型の不純物注入工程（工程４、工程８）での第２導電型の不純物をｐ型不純物に変更すれば良い。
【００３０】
〈２〉更に、同じシリコン基板１上に、第１導電型がｐ型（第２導電型がｎ型）のｎチャネル型の高電圧ＭＯＳトランジスタと、第１導電型がｎ型（第２導電型がｐ型）のｐチャネル型の高電圧ＭＯＳトランジスタが混載された半導体装置を形成しても良い。
【００３１】
この場合、第１及び第２導電型の各不純物注入工程（工程２〜４、８）において、ｎチャネル型の高電圧ＭＯＳトランジスタの注入とチャネル型の高電圧ＭＯＳトランジスタの注入を、夫々の形成領域以外をマスクして交互に不純物注入を行えば良い。
【００３２】
〈３〉更に、同じシリコン基板１上に、ｎチャネル型またはｐチャネル型の高電圧ＭＯＳトランジスタの少なくとも一方と、少なくとも高電圧ＭＯＳトランジスタと同じチャネル型の低電圧ＭＯＳトランジスタが混載された半導体装置を形成しても良い。
【００３３】
例えば、同じシリコン基板１上に、ｎチャネル型の高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタが混載された半導体装置を形成する場合について、以下に簡単に説明する。以下の説明では、ｎチャネル型の低電圧ＭＯＳトランジスタとして、図７に示すような一般的な断面構造のものを想定する。
【００３４】
つまり、低電圧ＭＯＳトランジスタは、シリコン基板１上に形成された第１導電型の第３ウェル２０、シリコン基板１上に形成された素子分離領域２、第３ウェル２０内に形成された第２導電型のソース領域２１とドレイン領域２２、ソース領域２１とドレイン領域２２間のチャネル領域上に、ゲート絶縁膜２３を介して形成されたゲート電極２４、及び、側壁絶縁膜２５を備えて構成される。
【００３５】
ここで、低電圧ＭＯＳトランジスタは、周知の製造方法で形成される場合を想定し、低電圧ＭＯＳトランジスタの製造工程の詳細については説明を割愛する。しかし、本別実施形態では、高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタを全く別工程で作製するのではなく、一部の工程を、両トランジスタ間で共通化させることで、両トランジスタを夫々別々に作製する場合に比べて、製造コストの低廉化が図れる。
【００３６】
具体的には、両トランジスタ間で共通化される工程について説明する。先ず、高電圧ＭＯＳトランジスタの工程１で、低電圧ＭＯＳトランジスタの素子分離２も同時に形成される。
【００３７】
低電圧ＭＯＳトランジスタでは、高電圧ＭＯＳトランジスタの工程２及び工程４は使用せず、高電圧ＭＯＳトランジスタの工程３で、高電圧ＭＯＳトランジスタの第２ウェル４と低電圧ＭＯＳトランジスタの第３ウェル２０が同時に形成される。
【００３８】
引き続き、高電圧ＭＯＳトランジスタの工程５において、低電圧ＭＯＳトランジスタの形成領域に対しても工程５ａ〜５ｃが夫々実施されるが、工程５ｂにおいて、低電圧ＭＯＳトランジスタの形成領域内の熱酸化膜が全て除去され、工程５ｃにおいて、高電圧ＭＯＳトランジスタの厚膜ｔ１のゲート絶縁膜６と同じ膜厚のゲート絶縁膜２３が形成される。
【００３９】
引き続き、高電圧ＭＯＳトランジスタの工程６において、同じ電極材料を低電圧ＭＯＳトランジスタの形成領域にも堆積させ、同じ異方性エッチング法で、ゲート電極８とダミーゲート電極９とゲート電極２４以外の電極材料を除去することにより、ゲート電極８とダミーゲート電極９とゲート電極２４が同時に形成される。尚、高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタ間で、ゲート電極の膜厚が異なる場合は、夫々別工程としても良い。
【００４０】
低電圧ＭＯＳトランジスタの側壁絶縁膜２５の形成、ソース領域２１とドレイン領域２２の形成は、高電圧ＭＯＳトランジスタとは別工程で行われる。例えば、ソース領域２１とドレイン領域２２として、周知のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が採用される場合等には、側壁絶縁膜２５の形成の前後に夫々不純物注入工程が存在する。
【００４１】
高電圧ＭＯＳトランジスタの工程８より後の層間絶縁膜の堆積、コンタクト孔及び金属配線の形成等は、高電圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタ間で共通化することが可能である。
【００４２】
〈４〉上記実施形態で説明した高電圧ＭＯＳトランジスタの製造工程で例示した、素子分離領域２の膜厚、ゲート絶縁膜６，７の形成時の熱酸化膜の膜厚、各不純物注入工程（工程２〜４、８）における注入条件等は、一例であって、上記実施形態で例示した数値範囲に限定されるものではない。
【符号の説明】
【００４３】
１：    半導体基板（シリコン基板）
２：    素子分離領域
３：    第１ウェル
４：    第２ウェル
５：    第１ドレイン領域
６：    ゲート絶縁膜（第１領域側）
７：    ゲート絶縁膜（第２領域側）
８：    ゲート電極
９：    ダミーゲート電極
１０：    側壁絶縁膜
１１：    ソース領域
１２：    第２ドレイン領域
２０：    第３ウェル
２１：    ソース領域
２２：    ドレイン領域
２３：    ゲート絶縁膜
２４：    ゲート電極
２５：    側壁絶縁膜
３０：    ｐ型基板
３１：    ｐ型エピタキシャル層
３２：    第１ウェル
３３：    第２ウェル
３４：    第１ドレイン領域
３５：    ソース領域
３６：    第２ドレイン領域
３７：    ゲート絶縁膜
３８：    ゲート電極
３９：    素子分離用の絶縁膜
Ｒ１：    第１領域
Ｒ２：    第２領域
ｔ１：    ゲート絶縁膜の第１領域側の膜厚
ｔ２：    ゲート絶縁膜の第２領域側の膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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