(57)【要約】【課題】本発明は、裏面側からの電極形成を不要とし、電極形成工程を増加させない直接積層型半導体装置及びその製造を提供することを目的とする。【解決手段】埋め込み酸化膜２１上に不純物拡散層３３、３４及び絶縁層６１が順次形成された半導体素子９１を複数積層した積層型半導体装置であって、  前記絶縁層、前記不純物拡散層及び前記埋め込み酸化膜を貫通する貫通電極７２、７３を有することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上に不純物拡散層及び絶縁層が順次形成された半導体素子を複数積層した積層型半導体装置であって、
前記絶縁層、前記不純物拡散層及び前記埋め込み酸化膜を貫通する貫通電極を有することを特徴とする積層型半導体装置。
【請求項２】
前記貫通電極は、上層と下層の前記半導体素子同士を接続することを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記貫通電極は、上層と下層の前記半導体素子の前記不純物拡散層同士を接続することを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記半導体素子は、前記絶縁層上に第２の絶縁層を有し、
前記貫通電極が上層と下層の前記半導体素子を接続しない箇所では、前記貫通電極が前記第２の絶縁層を貫通しないことを特徴とする請求項２又は３に記載の積層型半導体装置。
【請求項５】
上層と下層の前記半導体素子同士の接合は、直接接合法により接合されたことを特徴とする請求項１乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
最下層の前記半導体素子は、前記埋め込み酸化膜の下に支持基板を有し、
前記最下層の前記半導体素子以外は、支持基板を有しないことを特徴とする請求項１乃至５のいずれか一項に記載の積層型半導体装置。
【請求項７】
支持基板上に埋め込み酸化膜、不純物拡散層及び絶縁層が順次形成された半導体素子に、前記絶縁層、前記不純物拡散層及び前記埋め込み酸化膜を貫通し、前記支持基板に到達する開口部を形成する開口部形成工程と、
前記開口部を金属で充填して貫通電極を形成する貫通電極形成工程と、
前記支持基板を研磨して除去し、前記貫通電極を前記埋め込み酸化膜から露出させる貫通電極露出工程と、を有することを特徴とする積層型半導体装置の製造方法。
【請求項８】
上層との接続が必要な箇所の表面に露出配線が形成された２層目の半導体素子上に、前記露出配線と前記埋め込み酸化膜から露出した前記貫通電極とが接続されるように前記半導体素子を接合する接合工程を更に有することを特徴とする請求項７に記載の積層型半導体装置の製造方法。
【請求項９】
前記接合工程は、直接接合法により行われることを特徴とする請求項８に記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置及びその製造方法に関し、特に、埋め込み酸化膜上に不純物拡散層及び絶縁層が順次形成された半導体素子を複数積層した積層型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路の高集積化のために、トランジスタを含む回路基板を薄片化して直接積層する直接積層型半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
以下、図１Ａ〜図１Ｎを用いて、従来の直接積層型半導体装置の製造方法について説明する。図１Ａ〜図１Ｎは、従来の直接積層型半導体装置の製造方法の一例を示した図である。
【０００４】
図１Ａは、従来の直接積層型半導体装置の製造方法の２層目半導体素子形成工程の一例を示した図である。２層目半導体素子形成工程においては、支持基板２１１、埋め込み酸化膜２２１及び半導体層２３３〜２３５を備えるＳＯＩ（Silicon on insulator）基板２０５上に、ＭＯＳトランジスタ２５１及び絶縁層２６１を形成する。なお、ＭＯＳトランジスタ２５１は、ゲート電極２４１と、不純物拡散領域２３３、２３４と、チャネル領域２３５とを備える。不純物拡散領域２３３、２３４は、一方がソース領域であり、他方がドレイン領域となる。
【０００５】
図１Ｂは、従来の直接積層型半導体装置の製造方法の第１の開口部形成工程の一例を示した図である。第１の開口部形成工程においては、マスク３２０を用いて絶縁層２６１がエッチングされ、不純物拡散層２３４の一部を露出させる開口部３００が形成される。
【０００６】
図１Ｃは、従来の直接積層型半導体装置の製造方法の金属膜充填工程の一例を示した図である。金属膜充填工程においては、開口部３００内に金属膜が充填され、埋め込み電極２７３が形成される。
【０００７】
図１Ｄは、従来の直接積層型半導体装置の製造方法の第２の絶縁層形成工程の一例を示した図である。第２の絶縁層形成工程においては、露出した金属膜２７３上に第２の絶縁層２８１ａが形成される。
【０００８】
図１Ｅは、従来の直接積層型半導体装置の製造方法の第２の開口部形成工程の一例を示した図である。第２の開口部形成工程においては、マスク３２１が用いられて第２の絶縁層２８１ａの不要部分が除去され、埋め込み電極２７３上に開口部３０２が形成される。
【０００９】
図１Ｆは、従来の直接積層型半導体装置の製造方法の第２の金属膜形成工程の一例を示した図である。第２の金属膜形成工程においては、めっき等により、開口部３０２を充填するように金属膜３０３が形成される。
【００１０】
図１Ｇは、従来の直接積層型半導体装置の製造方法の引き出し電極形成工程の一例を示した図である。引き出し電極形成工程においては、金属膜３０３及び第２の絶縁層２８１ａの不要部分が除去され、埋め込み電極２７３と接続される引き出し電極２７４が形成される。
【００１１】
図１Ｈは、従来の直接積層型半導体装置の製造方法の仮基板接着工程の一例を示した図である。仮基板接着工程においては、第２の絶縁層２８１及び引き出し電極２７４上に仮基板３１０が貼り付けられる。
【００１２】
図１Ｉは、従来の直接積層型半導体装置の製造方法の支持基板除去工程の一例を示した図である。支持基板除去工程においては、支持基板２１１が研磨等により除去され、埋め込み酸化膜２２１の裏面が露出する。
【００１３】
図１Ｊは、従来の直接積層型半導体装置の製造方法の裏面開口部形成工程の一例を示した図である。裏面開口部形成工程においては、マスク３２２を用いて、埋め込み酸化膜２２１の裏面の不要部分が除去され、裏面開口部３０４が形成される。
【００１４】
図１Ｋは、従来の直接積層型半導体装置の製造方法の裏面金属膜形成工程の一例を示した図である。裏面金属膜形成工程においては、裏面開口部３０４を充填するように金属膜３０５が形成される。
【００１５】
図１Ｌは、従来の直接積層型半導体装置の製造方法の裏面電極形成工程の一例を示した図である。裏面電極形成工程においては、金属膜３０５の不要部分が研磨等により除去され、裏面電極２７２が形成される。これにより、２層目の半導体素子２９１の配線が完成する。
【００１６】
図１Ｍは、従来の直接積層型半導体装置の製造方法の半導体素子接合工程の一例を示した図である。半導体素子接合工程においては、１層目の半導体素子２９０が用意され、１層目の半導体素子２９０上に２層目の半導体素子２９１が接合される。なお、１層目の半導体素子２９０は、支持基板２１０上に形成された埋め込み酸化膜２２０上にゲート電極２４０、不純物拡散領域２３０、２３１及びチャネル領域２３２を有するＭＯＳトランジスタ２５０が形成され、第１の絶縁層２６０、埋め込み電極２２０、引き出し電極２７１及び第２の絶縁層２８０を有し、２層目の半導体素子２９１に類似した構成を有する。よって、図１Ａ〜図１Ｌに示した工程により、１層目の半導体素子２９０も２層目の半導体素子２９１と同様の方法で製造することができる。
【００１７】
１層目の半導体素子２９０と２層目の半導体素子２９１との接合の際には、１層目の半導体素子２９０の引き出し電極２７１又は埋め込み電極２７０上に２層目の半導体素子２９１の裏面電極２７２が重なり合って接合されるように位置決めを行う。また、１層目の半導体素子２９０と２層目の半導体素子２９１との接合は、直接接合法により行われる。
【００１８】
図１Ｎは、従来の直接積層型半導体装置の製造方法の仮基板除去工程の一例を示した図である。仮基板除去工程においては、１層目の半導体素子２９０上に２層目の半導体素子２９１が積層された後、２層目の半導体素子２９１の仮基板３１０を除去する。これにより、従来の直接積層型半導体装置が完成する。
【００１９】
このようにして製造された直接積層型半導体素子は、裏面電極２７２が直接下層の引き出し電極２７１又は埋め込み電極２７０と接続されるため、ＴＳＶ（Through Silicon Via：Ｓｉ貫通電極）のような上下の回路を接続するための貫通電極を、トランジスタと別の場所に形成する必要がなく、回路の高集積化に有利である。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特公平５−３９３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述の特許文献１に記載の従来の直接積層型半導体装置の製造方法では、ＳＯＩ基板に仮基板を貼り合わせた後に、ＳＯＩ基板２０５の裏面（埋め込み酸化膜２２１側）に開口部３０４を形成するとともに、金属膜３０５の加工を施して裏面電極２７２を形成する。すなわち、基板２０５の表面に加え、裏面側からも裏面電極２７２を形成する工程が必要となり、工程数が増加するという問題があった。
【００２２】
そこで、本発明は、裏面側からの電極形成を不要とし、電極形成工程を増加させない直接積層型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明の一態様に係る積層型半導体装置は、埋め込み酸化膜上に不純物拡散層及び絶縁層が順次形成された半導体素子を複数積層した積層型半導体装置であって、
前記絶縁層、前記不純物拡散層及び前記埋め込み酸化膜を貫通する貫通電極を有することを特徴とする。
【００２４】
ここで、前記貫通電極は、上層と下層の前記半導体素子同士を接続する役割を果たすことができる。
【００２５】
また、前記貫通電極は、上層と下層の前記半導体素子の前記不純物拡散層同士を接続することが好ましい。
【００２６】
なお、前記半導体素子は、前記絶縁層上に第２の絶縁層を有し、
前記貫通電極が上層と下層の前記半導体素子を接続しない箇所では、前記貫通電極が前記第２の絶縁層を貫通しないことが好ましい。
【００２７】
ここで、上層と下層の前記半導体素子同士の接合は、直接接合法により接合されてもよい。
【００２８】
また、最下層の前記半導体素子は、前記埋め込み酸化膜の下に支持基板を有し、
前記最下層の前記半導体素子以外は、支持基板を有しない構成であってもよい。
【００２９】
本発明の他の態様に係る積層型半導体装置の製造方法は、支持基板上に埋め込み酸化膜、不純物拡散層及び絶縁層が順次形成された半導体素子に、前記絶縁層、前記不純物拡散層及び前記埋め込み酸化膜を貫通し、前記支持基板に到達する開口部を形成する開口部形成工程と、
前記開口部を金属で充填して貫通電極を形成する貫通電極形成工程と、
前記支持基板を研磨して除去し、前記貫通電極を前記埋め込み酸化膜から露出させる貫通電極露出工程と、を有することを特徴とする。
【００３０】
また、上層との接続が必要な箇所の表面に露出配線が形成された２層目の半導体素子上に、前記露出配線と前記埋め込み酸化膜から露出した前記貫通電極とが接続されるように前記半導体素子を接合する接合工程を更に有することが好ましい。
【００３１】
なお、前記接合工程は、直接接合法により行われることとしてもよい。
【発明の効果】
【００３２】
本発明によれば、裏面側に配線を形成することなく、表面側からの加工のみで高集積度の積層型半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１Ａ】従来の直接積層型半導体装置の製造方法の２層目半導体素子形成工程の一例を示した図である。
【図１Ｂ】従来の直接積層型半導体装置の製造方法の第１の開口部形成工程の一例を示した図である。
【図１Ｃ】従来の直接積層型半導体装置の製造方法の金属膜充填工程の一例を示した図である。
【図１Ｄ】従来の直接積層型半導体装置の製造方法の第２の絶縁層形成工程の一例を示した図である。
【図１Ｅ】従来の直接積層型半導体装置の製造方法の第２の開口部形成工程の一例を示した図である。
【図１Ｆ】従来の直接積層型半導体装置の製造方法の第２の金属膜形成工程の一例を示した図である。
【図１Ｇ】従来の直接積層型半導体装置の製造方法の引き出し電極形成工程の一例を示した図である。
【図１Ｈ】従来の直接積層型半導体装置の製造方法の仮基板接着工程の一例を示した図である。
【図１Ｉ】従来の直接積層型半導体装置の製造方法の支持基板除去工程の一例を示した図である。
【図１Ｊ】従来の直接積層型半導体装置の製造方法の裏面開口部形成工程の一例を示した図である。
【図１Ｋ】従来の直接積層型半導体装置の製造方法の裏面金属膜形成工程の一例を示した図である。
【図１Ｌ】従来の直接積層型半導体装置の製造方法の裏面電極形成工程の一例を示した図である。
【図１Ｍ】従来の直接積層型半導体装置の製造方法の半導体素子接合工程の一例を示した図である。
【図１Ｎ】従来の直接積層型半導体装置の製造方法の仮基板除去工程の一例を示した図である。
【図２】本発明の実施例１に係る積層型半導体装置の一例を示した図である。
【図３Ａ】本発明の実施例１に係る積層型半導体装置の製造方法の２層目半導体素子形成工程の一例を示した図である。
【図３Ｂ】本発明の実施例１に係る積層型半導体装置の製造方法の第１のレジストパターン形成工程の一例を示した図である。
【図３Ｃ】本発明の実施例１に係る積層型半導体装置の製造方法の第１の開口部形成工程の一例を示した図である。
【図３Ｄ】本発明の実施例１に係る積層型半導体装置の製造方法の開口部充填工程の一例を示した図である。
【図３Ｅ】本発明の実施例１に係る積層型半導体装置の製造方法の貫通電極形成工程の一例を示した図である。
【図３Ｆ】本発明の実施例１に係る積層型半導体装置の製造方法の第２の絶縁層形成工程の一例を示した図である。
【図３Ｇ】本発明の実施例１に係る積層型半導体装置の製造方法の第２の開口部形成工程の一例を示した図である。
【図３Ｈ】本発明の実施例１に係る積層型半導体装置の製造方法の引き出し電極用金属膜形成工程の一例を示した図である。
【図３Ｉ】本発明の実施例１に係る積層型半導体装置の製造方法の引き出し電極形成工程の一例を示した図である。
【図３Ｊ】本発明の実施例１に係る積層型半導体装置の製造方法の仮基板貼り付け工程の一例を示した図である。
【図３Ｋ】本発明の実施例１に係る積層型半導体装置の製造方法の支持基板除去工程の一例を示した図である。
【図３Ｌ】本発明の実施例１に係る積層型半導体装置の製造方法の半導体素子接合工程の一例を示した図である。
【図３Ｍ】本発明の実施例１に係る積層型半導体装置の製造方法の仮基板除去工程の一例を示した図である。
【図４】本発明の実施例２に係る積層型半導体装置の一例を示した図である。
【発明を実施するための形態】
【００３４】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【実施例１】
【００３５】
図２は、本発明の実施例１に係る積層型半導体装置の一例を示した図である。図２において、実施例１に係る積層型半導体装置は、１層目の半導体素子９０と、２層目の半導体素子９１とを有する。
【００３６】
１層目の半導体素子９０は、支持基板１０と、埋め込み酸化膜２０と、不純物拡散領域３０、３１と、チャネル領域３２と、ゲート電極４０と、第１の絶縁層６０と、埋め込み電極７０と、引き出し電極７１と、第２の絶縁層８０とを備える。ここで、ゲート電極４０と、不純物拡散領域３０、３１と、チャネル領域３２とは、全体でＭＯＳトランジスタ５０を構成する。
【００３７】
２層目の半導体素子９１は、埋め込み酸化膜２１と、不純物拡散領域３３、３４と、チャネル領域３５と、ゲート電極４１と、第１の絶縁層６１と、貫通電極７２、７３と、引き出し電極７４と、第２の絶縁層８１とを備える。ここで、１層目の半導体素子９０と同様に、ゲート電極４１と、不純物拡散領域３３、３４と、チャネル領域３５とは、全体でＭＯＳトランジスタ５１を構成する。
【００３８】
１層目の半導体素子９０と２層目の半導体素子９１とは、２層目の半導体素子９１の貫通電極７２と、１層目の半導体素子９０の埋め込み電極７０とが直接接続されることにより電気的に接続されている。また、埋め込み電極７０及び貫通電極７２の双方とも、引き出し電極７１に接続されており、引き出し電極７１を介して外部との接続が可能となるように構成されている。
【００３９】
ここで、貫通電極７２は、２層目の半導体素子９１の第１の絶縁層６１、不純物拡散領域３３及び埋め込み酸化膜２１を貫通し、埋め込み酸化膜２１の裏面に到達している。また、１層目の半導体素子９０の埋め込み電極７０は、下端が不純物拡散領域３０に接続され、上方に延びて第２の絶縁層８０を貫通し、２層目の半導体素子９１の貫通電極７２に接続されている。よって、２層目の半導体素子９１の不純物拡散領域３３と１層目の半導体素子９０の不純物拡散領域３０とは、貫通電極７２及び埋め込み電極７０により電気的に接続されている。
【００４０】
なお、２層目の半導体素子９１において、貫通電極７３も、貫通電極７２と同様に第１の絶縁層６１と、不純物拡散領域３４と、埋め込み酸化膜２１を貫通している。しかしながら、１層目の半導体素子９０において、貫通電極７３と接続する配線は形成されておらず、第２の絶縁層８０が残った状態となっている。このように、１層目の半導体素子９０と２層目の半導体素子９１との接続が必要無い箇所には、１層目の半導体素子９０の最上層にある第２の絶縁層８０を形成しておくことにより、１層目の半導体素子９０と２層目の半導体素子９１を絶縁することができる。
【００４１】
また、貫通電極７３は、２層目の半導体素子９１の最上層の第２の絶縁層８１をも貫通して表面に露出するとともに、引き出し電極７４にも接続されている。これにより、貫通電極７３は、２層目の半導体素子９１上に更に３層目の半導体素子が積層された場合に、３層目の半導体素子に形成された貫通電極との接続が可能となる。
【００４２】
このように、実施例１に係る積層型半導体装置によれば、上層と下層の半導体素子９１、９０同士の接続を、不純物拡散領域３３と、上層と下層の境界となっている埋め込み酸化膜２１を貫通する貫通電極７２、及び、下層の第１の絶縁膜６０と、第２の絶縁膜８０を貫通する貫通電極７０を用いて行うことにより、簡素な構成で積層型半導体装置を構成することができる。
【００４３】
次に、実施例１に係る積層型半導体装置の他の構成要素について説明する。
【００４４】
支持基板１０は、積層型半導体装置全体を支持する基板であり、直接的には、１層目の半導体素子９０を支持している。支持基板１０は、積層型半導体装置を支持できれば、種々の基板を用いることができるが、例えば、ＳＯＩ基板の支持基板が用いられてよい。この場合には、支持基板１０はシリコン基板で構成される。
【００４５】
埋め込み酸化膜２０は、支持基板１０と絶縁層６０との間に埋め込まれるように形成された絶縁酸化膜である。埋め込み酸化膜２０も、ＳＯＩ基板がそのまま用いられてよく、その場合には、ＳｉＯ２から構成される。
【００４６】
なお、埋め込み酸化膜２１は、下方に支持基板１０が存在しない点のみ埋め込み酸化膜２０と異なっているが、埋め込み酸化膜２０と同様の酸化膜が用いられてよい。
【００４７】
不純物拡散領域３０、３１、３３、３４は、ＭＯＳトランジスタ５０、５１のソース領域又はドレイン領域となる領域である。１層目の半導体素子９０のＭＯＳトランジスタ５０において、不純物拡散領域３０がソース領域であれば、不純物拡散領域３１はドレイン領域となり、逆に、不純物拡散領域３０がドレイン領域であれば、不純物拡散領域３１はソース領域となる。この関係は、２層目の半導体素子９１のＭＯＳトランジスタ５１における不純物拡散領域３３、３４においても同様である。
【００４８】
チャネル領域３２、３５は、ＭＯＳトランジスタ５０、５１のキャリアが通過する領域であり、ゲート電極４０、４１からの電圧の印加により、反転層を形成する。また、チャネル領域３２、３５は、不純物拡散領域３０、３１、３３、３４と導電型が整合するように、不純物拡散領域３０、３１、３３、３４と逆の導電型で構成される。
【００４９】
なお、ＭＯＳトランジスタ５０、５１は、Ｎチャネル型として構成されてもＰチャネル型として構成されてもよく、全体として適切に動作するように、用途に応じて構成することができる。
【００５０】
不純物拡散領域３０、３１、３３、３４及びチャネル領域３２、３５は、例えば、ＳＯＩ基板の表面側の半導体層を加工することにより構成してもよい。この場合には、不純物拡散領域３０、３１、３３、３４及びチャネル領域３２、３５は、シリコン層の活性層から構成される。
【００５１】
ゲート電極４０、４１は、ＭＯＳトランジスタ５０、５１の制御電極であり、例えば、ポリシリコンから構成されてもよい。
【００５２】
第１の絶縁層６０、６１は、ＭＯＳトランジスタ５０、５１の周囲を絶縁するための絶縁領域である。第１の絶縁層６０、６１は、例えば、ＳＯＩ基板の表面に不純物拡散領域３０、３１、３３、３４、チャネル領域３２、３５、ゲート絶縁膜（符号なし）、ゲート電極４０、４１が形成された後、ＣＶＤ（Chemical Vapor Deposition）法等により成膜されて形成されてもよい。なお、第１の絶縁層６０、６１は、例えば、ＳｉＯ２から構成されてもよい。
【００５３】
埋め込み電極７０は、１層目の半導体素子９０の不純物拡散領域３０との接続を行うための配線であり、開口部に配線用の金属が充填されて構成される。埋め込み電極７０は、最下層である１層目の半導体素子９０に形成され、下層との接続が不要であるので、不純物拡散領域３０を貫通することなく、不純物拡散領域３０上から上方に延びるように形成されている。なお、配線用の金属は、用途に応じて、アルミニウム、銅、タングステン等の金属が用いられてよい。
【００５４】
引き出し電極７１は、埋め込み電極７０及び貫通電極７２を介して不純物拡散領域３０、３３の外部との電気的接続を図るための電極である。同様に、引き出し電極７４も、貫通電極７３を介して、不純物拡散領域３４と外部との電気的接続を行うための電極として機能する。
【００５５】
貫通電極７２、７３は、下層又は上層の半導体素子９０との電気的接続を行うための電極であり、不純物拡散領域３３、３４を貫通し、２層目の半導体素子９１の最下層又は最上層に露出するように構成される。図２においては、下層である１層目の半導体素子９０との接続が貫通電極７２により行われた例が示されている。貫通電極７２、７３を設けることにより、２層目の半導体素子９１の下層又は上層との電気的接続を簡素な構成で容易に行うことができる。なお、貫通電極７２、７３も、第１の絶縁層６１、不純物拡散層３３、３４及び埋め込み酸化膜２１を貫通する開口部の中に、アルミニウム、銅、タングステン等の配線用金属が充填されて構成される。
【００５６】
第２の絶縁層８０、８１は、１層目及び２層目の半導体素子９０、９１の最上層に形成された絶縁層であり、上層の半導体素子９０、９１との電気的接続を行わずに絶縁する場合に設けられる。図２においては、１層目の半導体素子９０の不純物拡散領域３１については、２層目の半導体素子９１の不純物拡散領域３４との電気的接続が不要であるため、第２の絶縁層８０が設けられている。また、２層目の半導体素子９１の不純物拡散領域３３と、図示しない３層目の半導体素子との電気的接続も不要であるため、第２の絶縁層８１が設けられている。
【００５７】
１層目の半導体素子９０と２層目の半導体素子９１とは、種々の方法により接合されてよいが、例えば、直接接合法により接合されてもよい。直接接合は、１層目の半導体素子９０と２層目の半導体素子９１との接合面となる表面を、数ナノオーダーの凹凸しか存在しないレベルまで平坦化して貼り合わせ、１００〜２００℃レベルの比較的低い温度で加熱することにより行われる。これにより、はんだバンプ等の接合材を用いることなく、物理的及び電気的に１層目の半導体素子９０と２層目の半導体素子９１とを接合することができ、層間接続の高密度化を図ることができる。なお、具体的には、１層目の半導体素子９０の最上層の第２の絶縁層８０、埋め込み電極７０及び引き出し電極７１と、２層目の半導体素子９１の最下層の埋め込み酸化膜２１及び貫通電極７２、７３とが平坦化され、直接接合法で接合される。
【００５８】
このように、実施例１に係る積層型半導体装置によれば、２層目の半導体素子９１に不純物拡散領域３３、３４を貫通する貫通電極７２、７３を設けることにより、裏面電極を設けない簡素な構成で高集積化された積層型半導体装置を構成することができる。
【００５９】
次に、図３Ａ〜図３Ｍを用いて、実施例１に係る積層型半導体装置の製造方法について説明する。図３Ａ〜図３Ｍは、実施例１に係る積層型半導体装置の製造方法の一例を示した一連の工程図である。
【００６０】
図３Ａは、本発明の実施例１に係る積層型半導体装置の製造方法の２層目半導体素子形成工程の一例を示した図である。２層目半導体素子形成工程においては、支持基板１１上の埋め込み酸化膜２１上に、ＭＯＳトランジスタ５１及び絶縁層６１が形成される。
【００６１】
具体的には、埋め込み酸化膜２１を支持基板１１と半導体層で挟むように構成されたＳＯＩ基板の半導体層上にゲート絶縁膜となる薄い絶縁層（符号なし）を形成した後、ゲート電極４１を形成する。ゲート電極４１は、例えばポリシリコンで形成されてよい。続いて、イオン注入により不純物拡散領域３３、３４を形成し、その後、絶縁層６１を形成する。絶縁層６１は、例えばＳｉＯ２で形成されてよい。ゲート電極４１及び絶縁層６１の双方とも、例えば、ＣＶＤ法により成膜されて形成されてもよい。
【００６２】
図３Ｂは、本発明の実施例１に係る積層型半導体装置の製造方法の第１のレジストパターン形成工程の一例を示した図である。第１のレジストパターン形成工程においては、レジストパターン１２０が絶縁層６１上に形成される。
【００６３】
図３Ｃは、本発明の実施例１に係る積層型半導体装置の製造方法の第１の開口部形成工程の一例を示した図である。第１の開口部形成工程においては、レジストパターン１２０をマスクとして、絶縁層６１と、不純物拡散領域３３、３４と、埋め込み酸化膜２１とを貫通し、支持基板１１の上部にまで到達する開口部１００を形成する。
【００６４】
なお、開口部１００の形成は、絶縁層６１、不純物拡散領域３３、３４、埋め込み酸化膜２１及び支持基板１１を順次上側からエッチングすることにより行う。エッチングは、例えば、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）等のドライエッチングにより行ってもよい。ドライエッチングでは、反応性ガスの種類を変えることにより、異なる材料からなる絶縁層６１、不純物拡散領域３３、３４、埋め込み酸化膜２１及び支持基板１１に対して、同一チャンバ内で連続してエッチング処理を行うことができる。
【００６５】
なお、ウェットエッチングでも開口部１００の形成は可能である。例えば、絶縁層６１をエッチングする際にはフッ酸系のエッチング液を用い、シリコンからなる不純物拡散領域３３、３４をエッチングする際にはＫＯＨ溶液を用い、埋め込み酸化膜２１をエッチングする際には再びフッ酸系のエッチング液を用い、シリコンからなる支持基板１１をエッチングする際には、ＫＯＨ溶液を再度用いるようにすれば、ウェットエッチングでも開口部１００の形成は可能である。
【００６６】
このように、開口部１００の形成は、用途に応じて種々の加工方法を利用することができる。
【００６７】
図３Ｄは、本発明の実施例１に係る積層型半導体装置の製造方法の開口部充填工程の一例を示した図である。開口部充填工程においては、めっき等により開口部１００に金属膜１０１を充填する。その際、金属膜１０１は、アルミニウム、銅、銀、タングステン等の配線用の金属からなる金属膜１０１が形成されることが好ましい。
【００６８】
図３Ｅは、本発明の実施例１に係る積層型半導体装置の製造方法の貫通電極形成工程の一例を示した図である。貫通電極形成工程においては、金属膜１０１の不要部分が研磨等により除去され、貫通電極７２、７３が形成される。金属膜１０１の研磨は、例えば、図３Ｅに示すように、絶縁層６１が露出するまで行うようにする。
【００６９】
図３Ｆは、本発明の実施例１に係る積層型半導体装置の製造方法の第２の絶縁層形成工程の一例を示した図である。第２の絶縁層形成工程においては、絶縁層６１及び貫通電極７２、７３の上に第２の絶縁層８１ａが形成される。なお、第２の絶縁層８１ａは、第２の半導体素子９１の最上層に形成される。これにより、貫通電極７２、７３と上層との電気的接続を絶縁する層が形成される。
【００７０】
図３Ｇは、本発明の実施例１に係る積層型半導体装置の製造方法の第２の開口部形成工程の一例を示した図である。第２の開口部形成工程においては、第２の絶縁層８１ａ上にレジストパターン１２１が形成され、これをマスクとして第２の絶縁層８１ａをエッチングし、第２の開口部１０２が形成される。第２の開口部１０２の形成により、貫通電極７３及びそれより外側の絶縁層６１が露出する。
【００７１】
図３Ｈは、本発明の実施例１に係る積層型半導体装置の製造方法の引き出し電極用金属膜形成工程の一例を示した図である。引き出し電極用金属膜形成工程においては、第２の絶縁層８１ａ、貫通電極７３及び絶縁層６１上に、めっき等により金属膜１０３が形成される。
【００７２】
図３Ｉは、本発明の実施例１に係る積層型半導体装置の製造方法の引き出し電極形成工程の一例を示した図である。引き出し電極形成工程においては、金属膜１０３が、第２の絶縁層８１ａとともに研磨される。その際、第２の絶縁層８１ａが露出するだけでなく、第２の絶縁層８１ａが適切な必要最小限の厚さの第２の絶縁層８１となるように研磨を行う。本工程により、引き出し電極７４が形成されるとともに、第２の絶縁層８１が適切な厚さに加工される。
【００７３】
図３Ｊは、本発明の実施例１に係る積層型半導体装置の製造方法の仮基板貼り付け工程の一例を示した図である。仮基板貼り付け工程においては、第２の絶縁層８１、貫通電極７３及び引き出し電極７４の上に、仮基板１１０が貼り付けられる。仮基板１１０は、平坦で、最低限必要な剛性を有すれば、種々の基板を利用することができ、例えば、シリコン基板やガラス基板を用いてもよい。場合によっては、フィルム等を用いることもできる。また、仮基板１１０の貼り付けは、例えば、剥離可能な仮留め用の接着剤が用いられてよく、溶解及び固化が可能な樹脂等の接着剤を用いるようにしてもよい。
【００７４】
図３Ｋは、本発明の実施例１に係る積層型半導体装置の製造方法の支持基板除去工程の一例を示した図である。支持基板除去工程においては、支持基板１１を研磨等により除去し、埋め込み酸化膜２１の裏面から、貫通電極７２、７３を露出させる。
【００７５】
図３Ｌは、本発明の実施例１に係る積層型半導体装置の製造方法の半導体素子接合工程の一例を示した図である。半導体素子接合工程においては、１層目の半導体素子９０が用意されるとともに、１層目の半導体素子９０上に２層目の半導体素子９１が接合される。その際、１層目の半導体素子９０の表面（上面）に露出した埋め込み電極７０と、２層目の半導体素子９１の裏面（下面）に露出した貫通電極７２とが重なり合うように位置合わせが行われて接合される。また、１層目の半導体素子９０と２層目の半導体素子９１との接合は、種々の接合法が利用されてよいが、直接接合法が利用されてもよいことは、図２において説明した通りである。
【００７６】
なお、１層目の半導体素子９０の構成は、支持基板１０が除去されずに最下層に残っている点と、貫通電極７２、７３が存在せず、埋め込み電極７０と引き出し電極７１が形成されて露出されている点以外は、２層目の半導体素子９１とほぼ同様の構成である。具体的には、支持基板１０上の埋め込み酸化膜２０上に不純物拡散領域３０、３１、チャネル領域３２、ゲート電極４０からなるＭＯＳトランジスタ５０と、絶縁層６０が形成され、最上層に第２の絶縁層８０が形成されており、今まで説明した工程を利用して容易に製造できるので、その説明を省略する。
【００７７】
図３Ｍは、本発明の実施例１に係る積層型半導体装置の製造方法の仮基板除去工程の一例を示した図である。１層目の半導体素子９０上に２層目の半導体素子９１が接合されて積層された後は、仮基板１１０が除去される。これにより、２層からなる積層型半導体装置が完成する。
【００７８】
このように、本発明の実施例１に係る積層型半導体装置の製造方法によれば、裏面電極を形成する工程が不要であり、総て表面側からの加工で積層型半導体装置を製造することができる。これにより、半導体基板を反転させての位置合わせ、その後の加工といった複雑な工程を無くすことができ、低コスト及び高スループットで高集積度を有する積層型半導体装置を製造することが可能となる。
【実施例２】
【００７９】
図４は、本発明の実施例２に係る積層型半導体装置の一例を示した図である。実施例２に係る積層型半導体装置は、１層目の半導体素子９０と２層目の半導体素子９１に加えて、更に３層目の半導体素子９２が積層された３層構造である点で、実施例１に係る積層型半導体装置と異なる。
【００８０】
図４において、１層目の半導体素子９０と２層目の半導体素子９１の構成は、図２で示した実施例１に係る積層型半導体装置の構成と同様であるため、図２と同様の構成要素には、図２と同一の参照符号を付し、その説明を省略する。
【００８１】
３層目の半導体素子９２は、最下層に埋め込み酸化膜２２を有し、埋め込み酸化膜２２上に、不純物拡散領域３６、３７と、チャネル領域３８と、ゲート電極４２からなるＭＯＳトランジスタ５２と絶縁層６２とを有する。絶縁層６２、不純物拡散領域３６、３７及び埋め込み酸化膜２２を貫通電極７５、７６が貫通している。貫通電極７５は、２層目の半導体素子９１の貫通電極７３と接続され、２層目の半導体素子９１の不純物拡散領域３４と、３層目の半導体素子９２の不純物拡散領域３７とが接続されている。また、貫通電極７５、７６は引き出し電極７４に接続され、外部との接続が可能に構成されている。また、貫通電極７５の上面は、第２の絶縁層８２により覆われて絶縁されている。
【００８２】
一方、貫通電極７６は、２層目の半導体素子９１の第２の絶縁層８１により絶縁され、貫通電極７２とは接続されていない。しかしながら、貫通電極７６の上面は露出し、同様に上面が露出した引き出し電極７７に接続されており、図示しない４層目の半導体素子との接続が可能に構成されている。
【００８３】
このように、実施例２に係る積層型半導体装置によれば、３層構造の積層型半導体装置を構成することにより、高集積度の半導体装置を実現することができる。更に、４層目、５層目と、用途に応じて積層段数を増加させ、集積度を向上させることも可能である。
【００８４】
また、実施例２においては、上層と下層との接合を行う貫通電極７２、７４、７５、７６を、左右交互になるように配置しているが、これらの構成は、トランジスタ回路の構成に応じて、種々変更することが可能である。
【００８５】
また、３層以上の積層型半導体装置も、実施例１で説明した製造方法を繰り返すことにより、裏面への加工を行うことなく、表面からの加工のみで、低コスト、高スループットで積層型半導体装置を製造することができる。
【００８６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００８７】
本発明は、積層型ダイオード、積層型トランジスタ等の積層型半導体装置全般に利用することができる。
【符号の説明】
【００８８】
１０、１１    支持基板
２０、２１、２２    埋め込み酸化膜
３０、３１、３３、３４、３６、３７    不純物拡散領域
３２、３５、３８    チャネル領域
４０、４１、４２    ゲート電極
５０、５１、５２    ＭＯＳトランジスタ
６０、６１、６２、８０、８１、８１ａ、８２    絶縁層
７０    埋め込み電極
７１、７４、７７    引き出し電極
７２、７３、７５、７６    貫通電極
９０、９１、９２    半導体素子
１００、１０２    開口部
１０１、１０３    金属膜
１１０    仮基板
１２０、１２１    レジストパターン
【図１Ａ】
2013191639.tif 000003
【図１Ｂ】
2013191639.tif 000004
【図１Ｃ】
2013191639.tif 000005
【図１Ｄ】
2013191639.tif 000006
【図１Ｅ】
2013191639.tif 000007
【図１Ｆ】
2013191639.tif 000008
【図１Ｇ】
2013191639.tif 000009
【図１Ｈ】
2013191639.tif 000010
【図１Ｉ】
2013191639.tif 000011
【図１Ｊ】
2013191639.tif 000012
【図１Ｋ】
2013191639.tif 000013
【図１Ｌ】
2013191639.tif 000014
【図１Ｍ】
2013191639.tif 000015
【図１Ｎ】
2013191639.tif 000016
【図２】
2013191639.tif 000017
【図３Ａ】
2013191639.tif 000018
【図３Ｂ】
2013191639.tif 000019
【図３Ｃ】
2013191639.tif 000020
【図３Ｄ】
2013191639.tif 000021
【図３Ｅ】
2013191639.tif 000022
【図３Ｆ】
2013191639.tif 000023
【図３Ｇ】
2013191639.tif 000024
【図３Ｈ】
2013191639.tif 000025
【図３Ｉ】
2013191639.tif 000026
【図３Ｊ】
2013191639.tif 000027
【図３Ｋ】
2013191639.tif 000028
【図３Ｌ】
2013191639.tif 000029
【図３Ｍ】
2013191639.tif 000030
【図４】
2013191639.tif 000031