(57)【要約】【課題】トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御できるようにすること。【解決手段】半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、バイナリカウンタ回路の所定のビットの値を示すビット信号、および、バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、ビット信号および第２のテストモード信号に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路と、バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。【選択図】図１
2013038343.tif 000002
【特許請求の範囲】
【請求項１】
複数のレベルの間で遷移する第１のテストモード信号を受信し、該第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、
前記バイナリカウンタ回路の所定のビットの値を示すビット信号、および、前記バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、該ビット信号および該第２のテストモード信号に応じて、前記第１のテストモード信号を遷移させるか否かを制御する制御回路と、
前記バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、
前記セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、複数のレベルの間で遷移する第３のテストモード信号を受信し、前記ビット信号に基づく信号および前記第２のテストモード信号に応じて、前記第３のテストモード信号を前記第１のテストモード信号として出力するか、または、一定レベルの信号を前記第１のテストモード信号として出力することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記バイナリカウンタ回路の各ビットの値を受けて、そのまま出力するか、または、反転して前記制御回路に前記ビット信号に基づく信号として出力する複数の反転・非反転回路を、さらに備えることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記複数の反転・非反転回路が前記バイナリカウンタ回路から受信した各ビットの値をそのまま出力するか、または、反転して出力するかを制御するレジスタをさらに備えていることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、前記ビット信号に基づく信号と前記第２のテストモード信号との間で否定論理積を求めて出力するＮＡＮＤ回路と、
前記ＮＡＮＤ回路から出力された信号と前記第３のテストモード信号との間で論理積を求めて前記第１のテストモード信号として出力するＡＮＤ回路と、を備えていることを特徴とする、請求項２ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記セレクタによって選択される基準電位の値は、前記バイナリカウンタ回路のカウント値がインクリメントまたはデクリメントされるのに従って単調に増大または減少し、前記複数の基準電位の中の最大の基準電位または最小の基準電位に達すると、該最小の基準電位または該最大の基準電位から再度単調に増大または減少することを特徴とする、請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記バイナリカウンタ回路の各ビットの初期値を保持する記憶素子をさらに備えることを特徴とする、請求項１ないし６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部電源の電圧レベルを調整する回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置で使用される内部電源は、半導体装置の評価のため、または、特性バラツキ対策のために、所定の範囲で電圧値を調整する機能を有する。以下では、内部電源の電圧レベルを調整するための回路を「トリミング回路」という。例えば、特許文献１には、電源電圧を分圧して得られた複数のレベルの電位の中から、デジタルデータに基づいて基準電位を選択して出力するトリミング回路を備えた半導体装置が記載されている。
【０００３】
図３は、トリミング回路を備えた半導体装置の構成を一例として示すブロック図である。図３を参照すると、半導体装置は、ヒューズ素子１１１、トリミングヒューズラッチ回路１１２、ＤＦＴ（テスト回路）１１３、バイナリカウンタ回路１１６、プリデコーダ１１７、ＶＦ抵抗分割回路１１８、８ビットのセレクタ１１９、および、内部電源発生回路１２０を備えている。バイナリカウンタ回路１１６は、各ビットの値をカウントするバイナリカウンタ１１６−０〜１１６−２を有する。図３に示した半導体装置は、ＶＦ抵抗分割回路１１８において生成された複数の基準電位の候補の中から１つを選択して、内部電源発生回路１２０の基準電位とすることで、内部電圧の電圧値を変更する。
【０００４】
図３に示した半導体装置の動作は、次のとおりである。ヒューズ素子１１１でプログラムされたヒューズラッチ信号０〜２と、ＤＦＴ１１３から出力されたトリミングテストモード信号とを用いて、バイナリカウンタ１１６−０〜１１６−２のカウント値を設定し、トリミング信号０〜２のレベル（ハイ（Ｈ）レベルないしロウ（Ｌ）レベル）をコントロールする。プリデコーダ１１７はトリミング信号０〜２を入力とし、８ビット選択信号を出力する。セレクタ１１９は、プリデコーダ１１７から出力された８ビット選択信号に応じて、所望の基準電位を選択する。内部電源発生回路１２０は、セレクタ１１９から出力された基準電位を入力とし、その電位に応じた内部電源を生成する。なお、ＤＦＴ１１３は、テスト時にトリミングテストモード信号を出力するが、通常動作時には、バイナリカウンタ１１６−０〜１１６−２をカウント動作させないように、すなわち、トグルするトリミングテストモード信号を出力しないように制御されているものとする。
【０００５】
ここで用いられるトリミングテストモード信号は、ＨレベルとＬレベルを繰り返すトグル信号である。バイナリカウンタ１１６−０〜１１６−２のカウント値は、トグル信号を入力する度に、加算回路によりカウントアップしていく。これに応じて、プリデコーダ１１７から出力される８ビット選択信号がシフトする。したがって、テストモード信号のトグルを入力する度に、内部電源の電圧値がシフトする。
【０００６】
図４は、図３に示した半導体装置の動作を一例として示す表である。図３に示した半導体装置によると、８ビットセレクタ１１９は、３ビットのバイナリカウンタ１１６−０〜１１６−２から出力されたトリミング信号０〜２を受信するプリデコーダ１１７から８ビット選択信号を受信する。このとき、図４の表のように、電圧値は８通りの値をとりつつ、シフトする。一般に、電圧値は、デフォルト値に対してプラス側およびマイナス側の両方を選択できるように設計される。図４の表に示した例では、トグル回数が増えるたびに、電圧値シフト量はプラス側に＋１００ｍＶずつ上昇する。また、トグル回数が５回目となったときに、電圧値シフト量は＋４００ｍＶから−３００ｍＶに大きく変動し、マイナス側の値を選択することが可能となる。
【０００７】
また、バイナリカウンタ１１６−０〜１１６−２の初期値をヒューズ素子１１１から取り込むことで、予め電圧値をシフトさせた状態を作り出すこともできる。例えば、ヒューズ素子１１１の切断により、ヒューズラッチ信号０をＨレベルとし、ヒューズラッチ信号１をＨレベルとし、ヒューズラッチ信号２をＬレベルとした場合には、トリミング信号０がＨレベル、トリミング信号１がＨレベル、トリミング信号２がＬレベルという初期状態が得られる。この初期状態は、図４において、トグル回数が３回となった状態に相当する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１０８３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明者によってなされたものである。
【００１０】
図３および図４に示した半導体装置によると、トグル回数を増やしていく途中で、電圧値のシフト量が＋４００ｍＶから−３００ｍＶに大きく変動する箇所が生じる。以下では、このように電圧値が大幅に変動することを、「内部電源トリミングの周回」（または、単に「周回」）という。
【００１１】
半導体装置では、製造バラツキにより、内部電源の初期値がチップ毎に設計値からずれている場合がある。このような場合には、ヒューズ素子１１１によってチップ毎に異なる設定値をプログラムし、内部電源が設計値となるように調整が行われる。その結果、チップ毎にバイナリカウンタ１１６−０〜１１６−２の初期値が異なる状態が生じる。このように初期値が異なる状態で、複数のチップを並列に、さらに内部電源の電圧値を上げて負荷をかけてテストする場合、トリミングテストモード信号をトグルさせて、各チップを、負荷をかけた状態に持っていくことが考えられるが、初期値が分かっていないことには、何回トグルさせて良いのかを判断することができない。
【００１２】
例えば、各チップを、負荷をかけた状態、例えば電圧のシフト量が＋４００ｍＶでテストしたい場合であっても、トリミングテストモード信号のトグル回数を誤って多くしてしまった場合には、周回が起きて、上述のように、電圧値のシフト量が＋４００ｍＶから−３００ｍＶに大きく変動するおそれがある。したがって、電圧値を上昇させようとした場合に、実際には、電圧値が低下してしまい、負荷をかけているつもりが低い内部電源の電圧値が低い状態でテストされているというおそれがある。
【００１３】
このような問題を解決するために、チップ毎にヒューズ素子１１１のプログラム状態を読み出して、個別にトリミングテストモード信号をトグルさせて、チップ毎に個別にシフト量を調整する方法が用いられているが、この場合、チップの個数分だけシフト量を調整する必要性があり、評価に長い時間を要するという問題がある。量産現場においては、プログラム後の大量のチップを一括して電圧変化させることで、不良品検出のための試験を短時間で実行することが望まれるため、個別にシフト量を調整することは、好ましくない。
【課題を解決するための手段】
【００１４】
本発明の一視点に係る半導体装置は、
複数のレベルの間で遷移する第１のテストモード信号を受信し、該第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、
前記バイナリカウンタ回路の所定のビットの値を示すビット信号、および、前記バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、該ビット信号および該第２のテストモード信号に応じて、前記第１のテストモード信号を遷移させるか否かを制御する制御回路と、
前記バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、
前記セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。
【発明の効果】
【００１５】
本発明に係る半導体装置によると、トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の構成を一例として示すブロック図である。
【図２】第２の実施形態に係る半導体装置の構成を一例として示すブロック図である。
【図３】従来の半導体装置の構成を一例として示すブロック図である。
【図４】従来の半導体装置の動作を一例として示す表である。
【発明を実施するための形態】
【００１７】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１８】
図１を参照すると、半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路（１６）と、バイナリカウンタ回路（１６）の所定のビット（例えば、最上位ビット）の値を示すビット信号（トリミング信号２）、および、バイナリカウンタ回路（１６）のカウント動作を制御する第２のテストモード信号（新規テストモード信号）を受信し、該ビット信号（例えば、最上位ビットのトリミング信号２）および第２のテストモード信号（新規テストモード信号）に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路（１０）と、バイナリカウンタ回路（１６）のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタ（１９）と、セレクタ（１９）により選択された基準電位に応じて、内部電源を発生する内部電源発生回路（２０）と、を備える。
【００１９】
また、制御回路（１０）は、複数のレベルの間で遷移する第３のテストモード信号（トリミングテストモード信号）を受信し、最上位ビット信号（トリミング信号２）および第２のテストモード信号（新規テストモード信号）に応じて、第３にテストモード信号（トリミングテストモード信号）を第１のテストモード信号として出力するか、または、一定レベルの信号を第１のテストモード信号として出力するようにしてもよい。
【００２０】
さらに、制御回路は、最上位ビット信号（トリミング信号２）と第２のテストモード信号（新規テストモード信号）との間で否定論理積を求めて出力するＮＡＮＤ回路（１４）と、ＮＡＮＤ回路（１４）から出力された信号と第３のテストモード信号（トリミングテストモード信号）との間で論理積を求めて第１のテストモード信号として出力するＡＮＤ回路（１５）と、を備えていてもよい。
【００２１】
また、図２を参照すると、半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路（１６）と、バイナリカウンタ回路（１６）の各ビットの値を受けて、そのまま出力するか、または、反転して出力する複数の反転・非反転回路（２１−１〜２１−３）と、複数の反転・非反転回路（２１−１〜２１−３）から出力された信号、および、バイナリカウンタ回路（１６）のカウント動作を制御する第２のテストモード信号（新規テストモード信号）に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路（１０−１）と、バイナリカウンタ回路（１６）のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタ（１９）と、セレクタ（１９）により選択された基準電位に応じて、内部電源を発生する内部電源発生回路（２０）と、を備えることが好ましい。
【００２２】
また、半導体装置は、複数の反転・非反転回路（２１−１〜２１−３）がバイナリカウンタ回路（１６）から受信した各ビットの値をそのまま出力するか、または、反転して出力するかを制御するレジスタ（２２）をさらに備えていてもよい。
【００２３】
さらに、制御回路（１０−１）は、複数のレベルの間で遷移する第３のテストモード信号（トリミングテストモード信号）を受信し、複数の反転・非反転回路（２１−１〜２１−３）から出力された信号および第２のテストモード信号（新規テストモード信号）に応じて、第３にテストモード信号（トリミングテストモード信号）を第１のテストモード信号として出力するか、または、一定レベルの信号を第１のテストモード信号として出力するようにしてもよい。
【００２４】
また、制御回路（１０−１）は、複数の反転・非反転回路（２１−１〜２１−３）から出力された信号と第２のテストモード信号（新規テストモード信号）との間で否定論理積を求めて出力するＮＡＮＤ回路（１４−１）と、ＮＡＮＤ回路（１４−１）から出力された信号と第３のテストモード信号（トリミングテストモード信号）との間で論理積を求めて第１のテストモード信号として出力するＡＮＤ回路（１５）と、を備えていてもよい。
【００２５】
また、セレクタ（１９）によって選択される基準電位の値は、バイナリカウンタ回路（１６）のカウント値がインクリメントまたはデクリメントされるのに従って単調に増大または減少し、複数の基準電位の中の最大の基準電位または最小の基準電位に達すると、最小の基準電位または最大の基準電位から再度単調に増大または減少するようにしてもよい。
【００２６】
さらに、セレクタ（１９）は、バイナリカウンタ回路（１６）の最上位ビットが変化した場合に、最大の基準電位または最小の基準電位を選択するようにしてもよい。
【００２７】
また、半導体装置は、バイナリカウンタ回路（１６）の各ビットの初期値を保持するヒューズ素子（１１）をさらに備えていてもよい。
【００２８】
なお、制御回路１０および１０−１は、テスト動作時には、トリミングテストモード信号、新規テストモード信号及びトリミング信号によってバイナリカウンタ１６−０〜１６−２のカウント動作の可否を制御するとともに、通常動作時には、バイナリカウンタ１６−０〜１６−２がカウント動作しないように制御されているものとする。
【００２９】
本発明の半導体装置によると、新規テストモード信号により、内部電源のトリミングテストモードの周回を有効化・無効化を選択することが可能となる。したがって、ヒューズ素子のプログラム状態がチップ毎に異なる場合でも、一括して内部電源の電圧値変化を評価することができる。また、本発明の半導体装置によると、意図して周回させた状態の電圧値を評価することも可能となる。
【００３０】
（実施形態１）
第１の実施形態に係る半導体装置について図面を参照して説明する。図１は、本実施形態の半導体装置の構成を一例として示すブロック図である。図１を参照すると、半導体装置は、ヒューズ素子１１、トリミングヒューズラッチ回路１２、ＤＦＴ（テスト回路）１３、ＮＡＮＤ回路１４、ＡＮＤ回路１５、バイナリカウンタ回路１６、プリデコーダ１７、ＶＦ抵抗分割回路１８、セレクタ１９、および、内部電源発生回路２０を備えている。本実施形態の半導体装置は、図３に示した従来の半導体装置に対して、ＮＡＮＤ回路１４およびＡＮＤ回路１５を追加した構成を有する。
【００３１】
図１におけるヒューズ素子１１、トリミングヒューズラッチ回路１２、ＤＦＴ１３、バイナリカウンタ回路１６、プリデコーダ１７、ＶＦ抵抗分割回路１８、セレクタ１９、および、内部電源発生回路２０の動作は、それぞれ、図３におけるヒューズ素子１１１、トリミングヒューズラッチ回路１１２、ＤＦＴ（テスト回路）１１３、バイナリカウンタ回路１１６、プリデコーダ１１７、ＶＦ抵抗分割回路１１８、セレクタ１１９、および、内部電源発生回路１２０の動作と同様であることから、説明を省略する。
【００３２】
本実施形態の半導体装置は、トグル回数を増大させた場合においても内部電源トリミングが周回しないモード（「新規テストモード」という。）を有する。本実施形態では、新規テストモードと、内部電源トリミングが周回するそれ以外のモード（「通常モード」という。）とを切り替えるために、新規テストモード信号を用いる。新規テストモード信号がＨレベルの場合には、半導体装置は新規テストモードとなる。一方、新規テストモード信号がＬレベルの場合には、半導体装置は通常モードとなる。
【００３３】
２入力のＮＡＮＤ回路１４は、バイナリカウンタ１６−２から出力されたトリミング信号２と新規テストモード信号を入力とする。また、ＡＮＤ回路１５は、ＮＡＮＤ回路１４の出力と、ＤＦＴ１３から出力されたトリミングテストモード信号を入力とする。さらに、ＡＮＤ回路１５の出力はバイナリカウンタ１６−０に入力される。
【００３４】
本実施形態の半導体装置は、新規テストモード信号がＬレベルの期間において、従来の半導体装置（図３）と同様の動作を行う。新規テストモード信号がＬレベルの場合には、ＮＡＮＤ回路１４の出力はトリミング信号２の状態に依らずＨレベルとなるため、ＡＮＤ回路１５は入力したトリミングテストモード信号をそのまま出力するからである。すなわち、新規テストモード信号がＬレベルの期間において、トリミングテストモード信号がトグルする度にバイナリカウンタ１６−０〜１６−２のカウント値がカウントアップし、内部電源の電圧値が順次シフトする。
【００３５】
また、新規テストモード信号がＨレベルの期間において、トリミング信号２がＬレベルの場合には、ＮＡＮＤ回路１４の出力はＨレベルとなるため、バイナリカウンタ１６−０〜１６−２のカウント値はカウントアップする。
【００３６】
さらに、新規テストモード信号がＨレベルの期間において、トリミング信号２がＨレベルとなると、ＮＡＮＤ回路１４の出力はＬレベルとなる。すると、ＡＮＤ回路１５の出力は、トリミングテストモード信号に依らずＬレベルに固定される。このとき、バイナリカウンタ１６−０への入力がＬレベルに固定されるため、バイナリカウンタ１６−０〜１６−２はカウントアップ動作を停止する。したがって、本実施形態の半導体装置によると、電圧値が急激に変動する直前にトリミング信号２がＨレベルになるように、プリデコーダ１７と８ビットセレクタ１９を設計することで、トリミングテストモードを何回トグルさせても、周回が生じる前に、バイナリカウンタ１６−０〜１６−２のカウントアップを停止させることができる。
【００３７】
ところで、図４のように、トリミング信号０〜２と内部電源シフト量とが対応付けられている場合には、内部電源シフト量が−３００ｍＶ〜−１００ｍＶに設定されたチップについては、新規テストモード信号をＨレベルにした状態では、カウント値が更新されない。しかしながら、図示しない外部に接続されているテスト回路は、トリミングを行なったときの情報を保存しているため、例えば、現在トリミング信号がトリミング信号０、１、２の順番で、ＨＬＬとなっているチップと、ＨＬＨとなっているチップが存在する場合、３回カウントアップ動作をさせることによって、周回動作を防ぎつつ、ＨＬＬのチップのバイナリカウンタ値はＬＬＨに、ＨＬＨのチップのバイナリカウンタ値はＬＬＬとすることができる。この後、新規テストモード信号をＨレベルとし、少なくとも４回トリミングテストモード信号をトグルさせカウントアップ動作をさせればよい。
【００３８】
ただし、上記の場合、トリミング値の分布によっては対応できないケースが存在する。かかるケースについては、後述のとおり、第２の実施形態に係る半導体装置によって対応することができる。
【００３９】
（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置によると、第１の実施形態に係る半導体装置では対応できないようなトリミング値の分布についても、対応することが可能となる。
【００４０】
図２は、本実施形態の半導体装置の構成を一例として示すブロック図である。なお、本実施形態のブロックのうちの第１の実施形態の半導体装置（図１）と同一の符号を付したブロックは第１の実施形態のブロックと同一であることから、説明を省略する。
【００４１】
本実施形態は、トリミング信号０ないし２を反転・非反転回路２１−１ないし２１−３を介して、ＮＡＮＤ回路１４−１に供給する点において、第１の実施形態の半導体装置（図１）と相違する。
【００４２】
反転・非反転回路２１−１〜２１−３は、それぞれ、トリミング信号０〜２とＮＡＮＤ回路１４−１との間に設けられており、レジスタ２２によって制御される。例えば、トリミング信号０、１、２がＬＬＨとなるように設定したい場合、反転・非反転回路２１−１および２１−２をトリミング信号０および１を反転して出力するようにレジスタ２２の値を設定するとともに、反転・非反転回路２１−３を、トリミング信号２を反転させずに出力するようレジスタ２２の設定を行なう。これにより、ＬＬＨとなった時点で、トリミングテストモード信号にかかわらず、バイナリカウンタのカウントアップ動作を停止させることができる。したがって、レジスタ２２の値を任意に変更することにより、並列テスト時にテストされるべき複数のチップの内部電圧のトリミング値を同じトリミング値に設定した状態で、テストを実行することができるようになる。
【００４３】
上記の実施形態の半導体装置によると、新規テストモードにより、内部電源トリミングの周回を有効または無効とする制御を外部から実施することが可能となる。したがって、半導体装置において意図しない電圧変動が生じることを回避することができる。また、本実施形態の半導体装置によると、ヒューズによるプログラム後であっても、チップ毎のプログラム状態を読み出す必要がなくなる。さらに、本実施形態の半導体装置によると、プログラム後の大量チップを一括して電圧変化しても、期待通りの基準で不良検出試験を行うことが可能となる。
【００４４】
上記の実施形態では、特に、内部電源の電圧値を変化させるトリミングテストモードに注目した。しかし、テストモード信号をトグルして状態を変化させる任意の動作に対して、本発明を適用することができる。
【００４５】
すなわち、本発明の方法によると、トグル回数に応じて内部信号の動作タイミングを変化させるテストモードが、ヒューズによりチップ毎に異なるプログラム状態であっても、一括して評価することが可能となる。
【００４６】
なお、各実施形態では、トリミングヒューズラッチにラッチされる値がヒューズに記憶されているとして説明したが、トリミング値をトリミングヒューズラッチ回路にラッチさせることができる素子、たとえば、不揮発性記憶素子であってもよく、また、半導体装置の外部からセットされる構成の場合には、揮発性の記憶素子であっても良い。
【００４７】
同様に、３つのバイナリカウンタによって構成されるカウンタを用いて各実施形態を説明したが、トリミングの階調に応じて、バイナリカウンタの個数を増減しても良い。この場合、増減したバイナリカウンタのどのビットに応じてカウント動作を停止するかに応じて、制御回路の新規テストモード信号が入力されるＮＡＮＤ回路に入力するトリミング信号及び反転・非反転回路を変更することによって、任意のビットでカウント動作を停止させることができる。
【００４８】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４９】
１０、１０−１    制御回路
１１、１１１    ヒューズ素子
１２、１１２    トリミングヒューズラッチ回路
１３、１１３    ＤＦＴ（テスト回路）
１４、１４−１    ＡＮＤ回路
１５    ＮＡＮＤ回路
１６、１１６    バイナリカウンタ回路
１６−０〜１６−２、１１６−０〜１１６−２    バイナリカウンタ
１７、１１７    プリデコーダ
１８、１１８    ＶＦ抵抗分割回路
１９、１１９    セレクタ
２０、１２０    内部電源発生回路
２１−１〜２１−３    反転・非反転回路
２２    レジスタ
【図１】
2013038343.tif 000003
【図２】
2013038343.tif 000004
【図３】
2013038343.tif 000005
【図４】
2013038343.tif 000006