(57)【要約】    【課題】半導体装置の高電圧印加試験で一次破壊が発生したとき、その一次破壊が生じた箇所に被検体内部の寄生容量成分に蓄えられた電荷の放出により電流が流れて損傷が拡大するのを抑制する。    【解決手段】制御用ゲート端子を有する高耐圧トランジスタの前記ゲート端子にそのトランジスタをオフ状態にするオフ電圧を印加しかつ他の端子に予め定められた大きさの高電圧を印加する高電圧印加試験用の電源部と、高電圧印加試験中に生じる破壊の初期段階で前記トランジスタの何れかの端子に流れるリーク電流を検出するリーク電流検出回路と、前記リーク電流検出回路が予め定められた大きさのリーク電流を検出したとき前記トランジスタをオン状態にするオン電圧まで前記ゲート端子の電圧を上昇させるかまたは前記高電圧が印加されている端子を接地させる破壊抑止回路とを備える半導体試験装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御用ゲート端子を有する高耐圧トランジスタの前記ゲート端子にそのトランジスタをオフ状態にするオフ電圧を印加しかつ他の端子に予め定められた大きさの高電圧を印加する高電圧印加試験用の電源部と、
高電圧印加試験中に生じる破壊の初期段階で前記トランジスタの何れかの端子に流れるリーク電流を検出するリーク電流検出回路と、
前記リーク電流検出回路が予め定められた大きさのリーク電流を検出したとき前記トランジスタをオン状態にするオン電圧まで前記ゲート端子の電圧を上昇させるかまたは前記高電圧が印加されている端子を接地させる破壊抑止回路とを備えることを特徴とする半導体試験装置。
【請求項２】
前記リーク電流検出回路は、前記電源部と前記ゲート端子との間に配置されて前記リーク電流が前記ゲート端子から前記電源部へ向けて流れることによりゲート端子の電位をオン電圧まで上昇させる破壊抑止回路を兼ねる抵抗器である請求項１に記載の半導体試験装置。
【請求項３】
前記抵抗器の抵抗値および、前記抵抗器を介して前記ゲート端子に電圧を印加する電源部の電圧は、前記抵抗器にリーク電流による電圧降下がないとき前記ゲート端子にオフ電圧になり、かつ、予め定められた大きさのリーク電流による電圧降下が発生したとき前記ゲート端子がオン電圧になるように決定される請求項２に記載の半導体試験装置。
【請求項４】
前記リーク電流検出回路は前記ゲート端子に流れる電流を検出し、
前記破壊抑止回路は、前記高電圧が印加されている端子を接地する半導体スイッチと、前記ゲート端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記ゲート端子を流れる電流が前記リーク電流に達したら前記半導体スイッチをオンさせるスイッチドライバ回路とで構成される請求項１に記載の半導体試験装置。
【請求項５】
前記リーク電流検出回路は前記ゲート端子に流れる電流を検出し、
前記破壊抑止回路は、前記高電圧が印加されている端子を接地する半導体スイッチと、前記ゲート端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記ゲート端子を流れる電流が前記リーク電流に達したら前記ゲート端子の電圧をオン電圧以上にするように前記電源部を制御する電源制御回路から構成される請求項１に記載の半導体試験装置。
【請求項６】
前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、
前記リーク電流検出回路は前記ドレインまたはコレクタ端子に流れる電流を検出し、
前記破壊抑止回路は、前記ドレインまたはコレクタ端子を前記ソースまたはエミッタ端子と短絡する半導体スイッチと、前記ドレインまたはコレクタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記半導体スイッチをオンさせるスイッチドライバ回路とで構成される請求項１に記載の半導体試験装置。
【請求項７】
前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、
前記リーク電流検出回路は前記ドレインまたはコレクタ端子に流れる電流を検出し、
前記破壊抑止回路は、前記ドレインまたはコレクタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記ゲート端子の電圧をオン電圧以上にするよう前記電源部を制御する電源制御回路から構成される請求項１に記載の半導体試験装置。
【請求項８】
前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、
前記リーク電流検出回路は前記ソースまたはエミッタ端子に流れる電流を検出し、
前記破壊抑止回路は、前記ドレインまたはコレクタ端子を前記ソースまたはエミッタ端子と短絡する半導体スイッチと、前記ソースまたはエミッタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記半導体スイッチをオンさせるスイッチドライバ回路とで構成される請求項１に記載の半導体試験装置。
【請求項９】
前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、
前記リーク電流検出回路は前記ソースまたはエミッタ端子に流れる電流を検出し、
前記破壊抑止回路は、前記ソースまたはエミッタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記ゲート端子の電圧をオン電圧以上にするよう前記電源部を制御する電源制御回路から構成される請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーデバイス等の半導体試験装置及び試験方法に関する。より詳しくは、被検体の半導体装置に試験電圧を印加し、被検体に破壊が生じた場合に破壊後の過電流による破損の拡大を抑制できる半導体試験装置に関する。
【背景技術】
【０００２】
パワーデバイス等の半導体製品は、高電圧の環境下で使用されるものが多い。開発段階では製品の信頼性、耐久性を確保するために、製造段階では製品のスクリーニングテストとして、また製品サポートの段階では不良解析のために、被検体である半導体装置に電圧を印加して破壊の有無を調べる高電圧印加試験が実施される。この高電圧印加試験は、ウエハ状態でまたはパッケージされた製品の状態で実施される。この高電圧印加の試験で被検体に破壊が生じた場合、試験後に物理解析を行って破壊の原因を特定する。ところが、被検体に微少な初期破壊（一次破壊）が生じた場合、それがトリガとなって被検体や試験装置に大きな短絡電流等が流れる。そうするとその電流流路中の抵抗成分にエネルギーが集中して破壊が拡大する（二次破壊）。被検体に二次破壊が生じると、破壊後の被検体を解析しても不良の原因となった因子や不良発生箇所を特定することが容易でない。あるいは、短絡電流などによって試験装置が破壊されることもある。試験装置が破壊された場合は修理に時間と費用を要し、修理が完了するまで試験が継続できなくなる。
【０００３】
このように、高電圧印加試験における二次破壊の低減は製品開発において重要な要素となっている。二次破壊を低減する一つの手法として、試験装置側で電流制限（クランプ電流値）を設定することが一般に行われている。この電流制限によって被検体や試験装置に流れる電流を抑制し、二次破壊によるダメージの低減を図っている。しかし、クランプ電流値は正常動作時に流れる電流値よりも大きく設定することはできない。また、試験装置と被検体の間には試験治具や配線が存在するが、それらは寄生容量や寄生インダクタンスの成分を有する。試験装置側での電流制限によって試験装置は保護できるが、前述の寄生容量および寄生インダクタンスに起因して破壊時の被検体に流れる電流を制限することはできない。よって、被検体の二次破壊を十分に抑制することができない。
【０００４】
これに対して、次のような半導体試験装置が提案されている。電源部と被検体との間に半導体スイッチを配して試験装置からの電流を完全に遮断する構成とする。さらに、その半導体スイッチと並列に放電阻止型のスナバ回路を設けて前記半導体スイッチのターンオフ時に発生するサージ電圧を吸収させる。この構成により、被検体の破壊後に継続電流による被検体の損傷拡大（二次破壊）や試験回路の損傷を抑制するものである（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８１３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、前記特許文献１のものは試験回路の損傷の防止ができるとしてもなお、被検体の二次破壊を十分に抑制ことができない。即ち、被検体の破壊箇所を容易に特定できる程度に被検体の二次破壊を抑制することはできない。何故なら、寄生容量や寄生インダクタンスの成分は、試験治具や配線のみならず被検体自身が有しているためである。一般に、被検体であるトランジスタは、内部に寄生容量成分Ｃdsを有しており、高電圧印加試験時にその寄生容量に蓄えられる電荷の放出が二次破壊の一因と考えられている。寄生容量Ｃdsの影響をうける限り、高電圧印加試験時の被検体の破壊を、破壊箇所の解析が可能な程度の微少な破壊（前述の一次破壊）に留めることができない。
【０００７】
この発明は、以上のような事情を考慮してなされたものであって、半導体装置の高電圧印加試験で一次破壊が発生したとき、その一次破壊が生じた箇所に被検体内部の寄生容量成分に蓄えられた電荷の放出による電流が流れて損傷が拡大するのを抑制できる半導体試験装置を提供するものである。
【課題を解決するための手段】
【０００８】
この発明は、制御用ゲート端子を有する高耐圧トランジスタの前記ゲート端子にそのトランジスタをオフ状態にするオフ電圧を印加しかつ他の端子に予め定められた大きさの高電圧を印加する高電圧印加試験用の電源部と、高電圧印加試験中に生じる破壊の初期段階で前記トランジスタの何れかの端子に流れるリーク電流を検出するリーク電流検出回路と、前記リーク電流検出回路が予め定められた大きさのリーク電流を検出したとき前記トランジスタをオン状態にするオン電圧まで前記ゲート端子の電圧を上昇させるかまたは前記高電圧が印加されている端子を接地させる破壊抑止回路とを備えることを特徴とする半導体試験装置を提供する。
【発明の効果】
【０００９】
この発明の半導体試験装置は破壊の初期段階で流れるリーク電流を検出するリーク電流検出回路と、予め定められた大きさのリーク電流を検出したとき前記トランジスタをオン状態にするかまたは前記高電圧が印加されている端子を接地させる破壊抑止回路とを備えるので、高電圧印加試験で一次破壊が発生したとき、破壊の初期段階でトランジスタをオン状態にするかまたは前記高電圧が印加されている端子を接地させることによって、一次破壊が生じた箇所に被検体であるトランジスタ内部の寄生容量成分に蓄えられた電荷の放出による電流が流れて損傷が拡大するのを抑制できる。さらに、試験装置からの電流や試験装置と被検体間のテスト冶具や配線の寄生容量やインダクタンスに起因する電流に起因する損傷の拡大を抑制することができる。
【００１０】
即ち、この発明によれば、被検体内部の寄生容量に蓄えられた電荷の放出等による電流が破壊が発生した箇所に集中せず、トランジスタがターンオンして形成されるチャネルや二次元電子ガス（２ＤＥＧ）などの電流経路へ流れる。そのために被検体のダメージの拡大が低減できる。よって、破壊の解析が容易になる。ひいては、製品設計や製造工程においてその解析に基づく対策が容易になり、製品の歩留まり改善や品質改善を図ることができる。
【００１１】
この発明についてもう少し具体的に述べておく。
この発明において、高耐圧トランジスタは、例えば、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など、電力機器向けの半導体装置（いわゆるパワーデバイス）を含む。ただし、これに限定されるものでなく、他のトランジスタにも適用可能であり、パワーデバイス以外のトランジスタにも適用可能である。半導体の材質は特に限定されない。例えば、シリコン、ＳｉＣ（シリコンカーバイト）あるいはＧａＮ（窒化ガリウム）を始めとする種々の材質について適用可能である。
【図面の簡単な説明】
【００１２】
【図１】この発明の第１の実施形態に係る試験装置の構成を示す説明図である。
【図２】図１に示すこの発明の高圧印加試験における破壊発生時のドレイン電圧、ゲート電圧およびドレイン電流の波形を示す波形図である。
【図３】この発明の第２の実施形態に係る試験装置の構成を示す説明図である。
【図４】図３に示すこの発明の高圧印加試験における破壊発生時のドレイン電圧、ゲート電圧、コンパレータ出力電圧およびドレイン電流の波形を示す波形図である。
【図５】図３に示すこの発明の試験装置の変形例を示す説明図である。
【図６】図３に示すこの発明の試験装置の異なる変形例を示す説明図である（ドレイン電流検出）。
【図７】図６に示す構成の高圧印加試験における破壊発生時のドレイン電圧、ゲート電圧、コンパレータ出力電圧およびドレイン電流の波形を示す波形図である（ドレイン電流検出）。
【図８】図６に示すこの発明の試験装置のさらなる変形例を示す説明図である（ドレイン電流検出）。
【図９】図３に示すこの発明の試験装置のさらに異なる変形例を示す説明図である（ソース電流検出）。
【図１０】図９に示すこの発明の試験装置のさらなる変形例を示す説明図である（ソース電流検出）。
【図１１】電流制限を設けた従来の試験装置の構成を示す説明図である。
【図１２】図１１に示す従来の高電圧試験における破壊発生時のドレイン電圧、ゲート電圧およびドレイン電流の波形を示す波形図である。
【図１３】破壊ダメージをさらに低減する従来の高電圧試験装置の構成を示す説明図である。
【図１４】図１３に示す従来の高電圧印加試験における破壊発生時のドレイン電圧、ゲート電圧およびドレイン電流の波形を示す波形図である。
【図１５】図１４の従来構成の波形図に寄生容量の影響を加えた波形図である。
【発明を実施するための形態】
【００１３】
以下、この発明の好ましい態様について説明する。
前記リーク電流検出回路は、前記電源部と前記ゲート端子との間に配置されて前記リーク電流が前記ゲート端子から前記電源部へ向けて流れることによりゲート端子の電位をオン電圧まで上昇させる破壊抑止回路を兼ねる抵抗器であってもよい。このようにすれば、従来の試験装置にゲート端子の抵抗器を追加するだけの単純な構成で、被検体内部の寄生容量に蓄えられた電荷の放出に起因する破壊の拡大を抑制することができる。
【００１４】
さらに、前記抵抗器の抵抗値および、前記抵抗器を介して前記ゲート端子に電圧を印加する電源部の電圧は、前記抵抗器にリーク電流による電圧降下がないとき前記ゲート端子にオフ電圧になり、かつ、予め定められた大きさのリーク電流による電圧降下が発生したとき前記ゲート端子がオン電圧になるように決定されてもよい。このようにすれば、破壊の拡大を抑制するために適切な抵抗値および電源部の電圧を決定することができる。
【００１５】
また、前記リーク電流検出回路は前記ゲート端子に流れる電流を検出し、前記破壊抑止回路は、前記高電圧が印加されている端子を接地する半導体スイッチと、前記ゲート端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記ゲート端子を流れる電流が前記リーク電流に達したら前記半導体スイッチをオンさせるスイッチドライバ回路とで構成されてもよい。このようにすれば、リーク電流を精度よく検出して前記半導体スイッチをオンすることにより前記高電圧が印加されている端子を接地して被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
【００１６】
あるいは、前記リーク電流検出回路は前記ゲート端子に流れる電流を検出し、前記破壊抑止回路は、前記高電圧が印加されている端子を接地する半導体スイッチと、前記ゲート端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記ゲート端子を流れる電流が前記リーク電流に達したら前記ゲート端子の電圧をオン電圧以上にするように前記電源部を制御する電源制御回路から構成されてもよい。このようにすれば、リーク電流を精度よく検出してゲート端子をオン電圧以上にすることによって前記トランジスタをターンオンさせ被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
【００１７】
また、前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、前記リーク電流検出回路は前記ドレインまたはコレクタ端子に流れる電流を検出し、前記破壊抑止回路は、前記ドレインまたはコレクタ端子を前記ソースまたはエミッタ端子と短絡する半導体スイッチと、前記ドレインまたはコレクタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記半導体スイッチをオンさせるスイッチドライバ回路とで構成されてもよい。このようにすれば、リーク電流を精度よく検出して前記半導体スイッチをオンすることにより前記高電圧が印加されている端子を接地して被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
【００１８】
あるいは、前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、前記リーク電流検出回路は前記ドレインまたはコレクタ端子に流れる電流を検出し、前記破壊抑止回路は、前記ドレインまたはコレクタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記ゲート端子の電圧をオン電圧以上にするよう前記電源部を制御する電源制御回路から構成されてもよい。このようにすれば、リーク電流を精度よく検出してゲート端子をオン電圧以上にすることによって前記トランジスタをターンオンさせ被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
【００１９】
また、前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、前記リーク電流検出回路は前記ソースまたはエミッタ端子に流れる電流を検出し、前記破壊抑止回路は、前記ドレインまたはコレクタ端子を前記ソースまたはエミッタ端子と短絡する半導体スイッチと、前記ソースまたはエミッタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記半導体スイッチをオンさせるスイッチドライバ回路とで構成されてもよい。このようにすれば、リーク電流を精度よく検出して前記半導体スイッチをオンすることにより前記高電圧が印加されている端子を接地して被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
【００２０】
あるいは、前記高耐圧トランジスタは、前記ゲート端子の他にドレインまたはコレクタ端子およびソースまたはエミッタ端子を備え、前記リーク電流検出回路は前記ソースまたはエミッタ端子に流れる電流を検出し、前記破壊抑止回路は、前記ソースまたはエミッタ端子を流れる電流が前記リーク電流に対応する電流値に達したか否かを比較するコンパレータ回路と、前記コンパレータの出力信号を受けて前記コンパレータが前記リーク電流に達したと判定したときに前記ゲート端子の電圧をオン電圧以上にするよう前記電源部を制御する電源制御回路から構成されてもよい。このようにすれば、リーク電流を精度よく検出してゲート端子をオン電圧以上にすることによって前記トランジスタをターンオンさせ被検体内部の寄生容量に蓄えられた電荷を放出させ、被検体であるトランジスタの破壊の拡大を抑制することができる。
この発明の好ましい態様は、ここで示した複数の態様のうち何れかを組み合わせたものも含む。
【００２１】
以上に述べたように、この発明は、幾つかの具体的な態様を含む。即ち、
（１）被検体のゲート端子に抵抗器を取り付ける。抵抗器を取り付ける前に被検体で破壊が発生した初期段階で発生するリーク電流（ゲート端子側の電流）の大きさを確認しておく。リーク電流が流れた際にゲート端子に取り付けた抵抗器によるゲート電圧上昇でトランジスタをターンオンさせることができるように抵抗値を設定しておくことで、破壊の初期段階でトランジスタを確実にターンオンさせる。
（２）ゲート端子に設定する電圧は次のように決定する。ゲート端子に取り付けた抵抗器を流れるリーク電流によってゲート端子の電圧が上昇する。このため、高電圧印加試験前に同種の被検体でゲート端子のリーク電流を測定しておく。さらに、リーク電流が抵抗器を流れることによりゲート端子の電圧が上昇する差分の電圧を調べておく。そして、差分の電圧だけ低めの値を予め試験装置に設定しゲート端子に印加する。このようにして、設定すべき試験装置の電圧を決定することができる。
（３）高電圧印加試験で一次破壊が発生し、リーク電流がドレイン端子からゲート端子に流れた場合、ゲート端子の電圧が上昇する。ゲート端子の電圧がオン電圧を超えることで、被試験デバイスが完全破壊する前にトランジスタがターンオンし、一次破壊が生じた箇所に大きなダメージが発生することを回避する。
【００２２】
（４）他の方法として、外部に取り付けた半導体スイッチを用いる方法がある。この半導体スイッチがオンした際、被検体のドレインとソースが短絡するような箇所に取り付ける。
（５）上記、前記（２）と同様に、事前にゲート端子に設定する電圧を決定する。リーク電流によってゲート端子の電圧が上昇した状態で、外部に取り付けたサンプルホールド回路にその電圧を記憶させる。一次破壊発生時はゲート電圧が上昇する。事前にサンプルホールド回路に取りこんだゲート電圧と上昇したゲート電圧をコンパレータ回路で比較し、前記（４）で述べた構成の半導体スイッチをオンさせることで、一次破壊発生後に試験装置や寄生容量成分に起因する電流が半導体スイッチの方に流れるようにして一次破壊の箇所のダメージを低減させる。
（６）前記（４）および（５）は、ドレイン端子とゲート端子間に破壊が生じ、ゲート端子の電流に異常が生じる場合についての説明であるが、ドレイン端子の電流に異常が生じる場合は、ドレイン端子側に電流検出用の抵抗器を取り付ければよい。
（７）あるいは、ソース端子の電流に異常が生じる場合は、ソース端子側に電流検出用の抵抗器を取り付ければよい。
【００２３】
以下、図面を用いてこの発明をさらに詳述する。なお、以下の説明は、すべての点で例示であって、この発明を限定するものと解されるべきではない。
≪従来技術の詳細（本願構成の前提として）≫
この発明をよりよく理解できるように、従来の半導体試験装置の詳細な構成についてまず説明しておく。この実施形態で、被検体は電力機器向けの半導体装置（いわゆるパワーデバイス）であり、特にパワーＭＯＳＦＥＴとする。ただし、この発明はこれに限定されるものでなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を始めとする他のトランジスタにも適用可能である。なお、ＩＧＢＴの場合ＭＯＳＦＥＴでいうドレインがコレクタに、またソースがエミッタに相当する。半導体の材料としてはシリコンを始めとしてＳｉＣ（シリコンカーバイト）やＧａＮ（窒化ガリウム）などが適用可能である。さらに、この発明の好適な被検体はパワーデバイスであるが、これに限定されるものでなく被検体が通常のトランジスタにも適用可能である。
【００２４】
図１１は、電流制限を設けた従来の試験装置の構成を示す説明図である。図１１に示すように、パワーデバイスの高電圧試験は、被検体１０１であるトランジスタのドレイン端子、ゲート端子、ソース端子をそれぞれ試験装置に接続して行われる。図１１では便宜上、その試験装置をドレイン端子接続部１０２、ゲート端子接続部１０３およびソース端子接続部１０４の３つのブロックで表しているが、それらは関連性のない独立した試験装置ではなく、図示しない電源部とそれらが一体となって各端子に必要な電圧を必要なタイミングで提供するものである。一般に、高電圧印加試験では、ソース端子接続部１０４を接地し、被検体１０１がオフ状態となるゲート電圧を試験装置のゲート端子接続部に与え、高電圧のドレイン電圧をドレイン端子接続部１０２に印加する。高電圧印加中に被検体のドレイン端子とゲート端子間、あるいはドレイン端子とソース端子間が微少な絶縁破壊（一次破壊）を起こすと、ドレイン端子側からゲート端子またはソース端子に短絡電流が流れる。抵抗成分のある部分に短絡電流が流れるとその部分が発熱し破壊が拡大する（二次破壊）。抵抗成分は、被検体内部に限らず、試験装置の内部回路あるいはプローブやソケットなどの試験治具にも存在し得る。この二次破壊により試験治具のプローブカードやソケットなどが損傷するのを防止するために、一般的にドレイン端子接続部１０２の回路に電流制限（クランプという）をかける。
【００２５】
図１２は図１１に示す従来の高電圧試験における破壊発生時のドレイン電圧、ゲート電圧およびドレイン電流の波形を示す波形図である。図１２（ａ）は、ソースを基準電位（０Ｖ）としたときのドレイン電圧の波形である。以降ドレイン電圧波形と呼ぶ。図１２（ｂ）はソースを基準電位（０Ｖ）としたときのゲート電圧の波形である。図１２（ｂ）に示すゲート電圧に応じて被検体１０１のオン、オフ状態が切りかわる。以降ゲート電圧波形と呼ぶ。図１２（ｃ）は、ドレイン電流の波形である。ドレイン電圧に高電圧を印加した状態で絶縁破壊が発生しドレインに短絡電流が流れると、ドレイン端子接続部１０２に接続された回路の電流制限が働いてドレイン電圧が降下する。ドレイン電流は電流制限をかけた値まで電流が流れるがそれ以上の電流は流れない。これにより二次破壊によるダメージの原因である被検体１０１に高電圧(ドレイン電圧)がかかった状態で大電流(ドレイン電流)が流れる事象の発生が防止される。よって、二次破壊によるダメージが低減される。
【００２６】
図１３は、破壊ダメージをさらに低減すべく特許文献１に示された従来の高電圧試験装置の構成を示す説明図である。図１３に示す構成では、被検体１０１のドレイン端子と試験装置のドレイン端子接続部１０２との間に半導体スイッチ１０５を配している。半導体スイッチ１０５は試験装置に含まれる。絶縁破壊が発生すると、ゲートドライバ１０７が半導体スイッチ１０５をオフする。これによって被検体１０１のドレイン端子と試験装置のドレイン端子接続部１０２とが切り離される。従って、被検体の一次破壊が発生した後、継続電流の流路が半導体スイッチ１０５によって遮断される。その結果、被検体１０１の破壊箇所にかかる電圧が０Ｖ（ゼロボルト）に、その破壊箇所を流れる電流が０Ａ（ゼロアンペア）になり二次破壊が軽減される。さらに、半導体スイッチ１０５と並列に接続されたスナバ回路１０６が半導体スイッチ１０５のターンオフ後に流れる継続電流を減少させる。
【００２７】
図１１や図１３に示す方法で二次破壊を軽減し、試験治具の損傷を低減することは可能である。しかし、被検体１０１のチップ内部に発生した破壊箇所（不具合の発生箇所）を、物理解析に好適な数μメートルのサイズにまで抑制することは困難である。何故なら、被検体１０１は、寄生容量の成分を有しておりこの寄生容量に起因する二次破壊を抑制する効果は得られないからである。図１３に被検体１０１が有する寄生容量１０９をＣdsで示す。高電圧印加試験でドレイン、ソース間に高電圧が印加されると寄生容量１０９に電荷が蓄積される。蓄積された電荷は、絶縁破壊が発生したとき瞬時に短絡経路を通って放出される。
【００２８】
図１４は図１３に示す従来の高電圧印加試験における破壊発生時のドレイン電圧、ゲート電圧およびドレイン電流の波形を示す波形図である。ただし、寄生容量１０９の影響を省略している。
図１５は、図１４の従来構成の波形図に寄生容量１０９の影響を加えた波形図である。寄生容量１０９に蓄えられた電荷が破壊により放電する数十ナノ秒〜数百ナノ秒の期間に、高電圧（数百Ｖ）かつ大電流（数Ａ）の状態が発生する。この高電圧かつ大電流が被検体１０１のチップ内で一次破壊が生じた箇所に集中して破壊が拡大し二次破壊に至る。一次破壊後に二次破壊が伴うと一次破壊の痕跡が失われて解析が困難になる。図１１の回路構成に対応する図１２の波形図おいても寄生容量の影響を省略しているが、同様の現象が発生する。
【００２９】
≪第１実施形態≫
前述の従来技術に対してこの発明によれば、高電圧試験中に被検体に微少な破壊が発生した場合に寄生容量に蓄積された電荷の影響を抑制し、破壊箇所の損傷を解析が容易な微少なレベル、即ち一次破壊の段階にとどめて二次破壊を抑制することができる。
図１は、この発明の第１の実施形態に係る試験装置の構成を示す説明図である。図１に示す構成では、被検体１のゲート端子がリーク電流検出回路および破壊抑止回路として機能する抵抗器５を介してゲート端子接続部３に接続されている。ドレイン端子は図１１と同様にドレイン端子接続部２に接続されており、また、ソース端子は図１１と同様にソース端子接続部４に接続されている。図１では便宜上、試験装置をドレイン端子接続部２、ゲート端子接続部３およびソース端子接続部４の３つのブロックで表しているが、それらは関連性のない独立した試験装置ではなく、図示しない電源部とそれらが一体となって各端子に必要な電圧を必要なタイミングで提供する。これは、この発明の他の実施形態についても同様である。
【００３０】
図２は、図１に示す構成の高圧印加試験における破壊発生時のドレイン電圧、ゲート電圧（抵抗器５の試験装置側Ａ点と被検体側Ｂ点）およびドレイン電流の波形を示す波形図である。図２で、リーク電流が流れるとゲート電圧が上昇して被検体１がオン状態になり、ドレイン電流が流れる。寄生容量Ｃdsに蓄えられた電荷はトランジスタがオン状態になって形成されるチャネルや二次元電子ガス（２ＤＥＧ）などの電流経路へ流れる。よって、一次破壊が生じた破壊箇所に集中することがない。
抵抗器５の抵抗値および高電圧印加試験開始時のゲート端子接続部３の電圧、つまりＡ点の電圧は、一次破壊発生の段階で流れるリーク電流により抵抗器５の両端に生じる電圧降下に基づいて決定される。即ち、一次破壊発生時のＢ点の電圧に着目して決定される。抵抗器５の両端部の電圧うち被検体１のゲート端子側であるＢ点の電圧は、抵抗器５の抵抗値と、被検体１に一次破壊が発生した段階でドレイン、ゲート間に流れるリーク電流Ｉb1による電圧降下を考慮した値を設定する。
【００３１】
一例として、抵抗器５の抵抗値を１０キロオームとし、一次破壊の段階で流れるリーク電流を１００マイクロアンペアとする。この場合、一次破壊のリーク電流Ｉb1によって抵抗器５の両端に発生する電圧降下は１０（キロオーム）×１００（マイクロアンペア）＝１（ボルト）となる。そして、例えば、破壊直前のＢ点の電圧を０Ｖ（ゼロボルト）にしたい場合、ゲート端子接続部３の電位を−１Ｖに設定する。
【００３２】
高電圧印加試験でドレイン、ゲート間に一次破壊が発生すると、ドレイン、ゲート間にリーク電流Ｉb1が流れはじめる。リーク電流Ｉb1が抵抗器５を流れることによって抵抗器５の両端に電圧降下が発生し、Ｂ点の電位はＡ点の電位よりも上昇する。Ｂ点の電位が被検体１をオンさせる閾値を超えて上昇すると、被検体１のトランジスタがターンオンし、被検体１のドレイン、ソース間にチャネルあるいは二次元電子ガスが生成される。
【００３３】
ドレイン側からの電流及び、寄生容量９に蓄積された電荷は、被検体１が一次破壊の段階でターンオンすることによってソース端子側に放出される。ドレイン、ゲート間に発生した破壊箇所に高電圧が印加されかつ大電流が流れる状態が継続しないため、破壊箇所を微少なダメージのまま維持することができる。なお、抵抗器５の抵抗値は、一次破壊後にダメージを拡大させないようにする電流の上限値と、被検体１がターンオンするゲート電圧の閾値とに基づいて決定する。
【００３４】
例えば、被検体１が確実にオフ状態を維持するゲート電圧を０Ｖ（ゼロボルト）、ターンオンの閾値電圧を５Ｖ、抵抗器５で検知したいリーク電流値が１ミリアンペアとする。この場合、ゲート端子接続部３を０Ｖに維持しておき、リーク電流として１ミリアンペアの電流が流れた際にゲート端子電圧（Ｂ点の電圧）がＡ点の電圧よりも＋５Ｖ上昇する５キロオームの抵抗器をゲート端子側に取り付けるとよい。
【００３５】
≪第２実施形態≫
この発明の第２の実施形態について説明する。
図３は、この発明の第２の実施形態に係る試験装置の構成を示す説明図である。図３に示す構成では、被検体１のゲート端子がリーク電流検出回路としての抵抗器１５を介してゲート端子接続部３に接続されている。さらに、被検体１のドレイン端子およびソース端子の間に、被検体１と並列に半導体スイッチ６が接続されている。半導体スイッチ６のゲートには、半導体スイッチ６のオンおよびオフを制御するコンパレータ回路がスイッチドライバ回路（図示を省略している）を介して接続されている。コンパレータ回路は、コンパレータ１７およびサンプルホールド回路１８からなる。サンプルホールド回路１８は、リーク電流に対応する電圧を予め保持する。サンプルホールド回路１８が保持する電圧は、リーク電流が流れている状態で図３に図示しない回路を用いてのＢ点の電圧をサンプリングし、それを保持（ホールド）したものである。ドレイン端子は図１１と同様にドレイン端子接続部２に接続されており、また、ソース端子は図１１と同様にソース端子接続部４に接続されている。
【００３６】
図１の回路構成は一次破壊の段階で被検体１をターンオンさせることで、電流パスを生成し被検体１の一次破壊の発生箇所に継続して電流が流れることを防止した。これに対して、図３の構成は、外部に取り付けた半導体スイッチ６によって被検体１のソース、ドレインと並列に電流パスを作り、被検体１の一次破壊の発生箇所に継続して電流が流れることを防止する。
図４は、図３に示す構成の高圧印加試験における破壊発生時のドレイン電圧、ゲート電圧（抵抗器５の被検体側Ｂ点）、コンパレータ出力電圧およびドレイン電流の波形を示す波形図である。図４で、リーク電流が流れるとゲート電圧が上昇してＢ点の電圧がＣ点の電圧まで上昇する。このとき、コンパレータ１７の出力が反転し、半導体スイッチ６をオンする。半導体スイッチ６がオンすると、寄生容量Ｃdsに蓄えられた電荷は半導体スイッチに流れて放出される。よって、一次破壊が生じた破壊箇所に集中することがない。
【００３７】
図５は、図３に示す構成の発明の試験装置の変形例を示す説明図である。図３と異なる点は、コンパレータ１７の出力が試験装置（図５ではゲート端子接続部３）に接続されている点である。図５では詳細を省略しているが、コンパレータ出力はゲート端子接続部の電圧を制御する電源制御回路に接続されている。Ｂ点の電圧がＣ点の電圧まで上昇してコンパレータ出力が反転すると、ゲート端子接続部３は高い電圧を出力する。この電圧は、ゲート端子の電圧即ちＢ点の電圧をオン電圧にするように予め設定された電圧である。よって、リーク電圧によりＢ点の電圧がＣ点の電圧まで上昇すると被検体１がオン状態になり、ドレイン電流が流れる。寄生容量Ｃdsに蓄えられた電荷はトランジスタがオン状態になって形成されるチャネルや二次元電子ガス（２ＤＥＧ）などの電流経路へ流れる。よって、一次破壊が生じた破壊箇所に集中することがない。
【００３８】
≪変形例≫
図６は、図３に示すこの発明の試験装置の異なる変形例を示す説明図である。図３の構成はドレイン端子とゲート端子間に破壊が発生した場合を想定しているが、この発明の本質はそれに限定されるものでない。図６に示す回路構成は、ドレイン端子とソース端子間に破壊が発生する場合に適用できる構成である。図６では、ドレイン端子接続部２とドレイン端子との間にドレインに流れるリーク電流を検出するための抵抗器２５が接続されている。抵抗器２５は、リーク電流検出回路として機能する。
【００３９】
図７は、図６に示す構成の高圧印加試験における破壊発生時のドレイン電圧（抵抗器２５の被検体側Ｄ点）、ゲート電圧、コンパレータ出力電圧およびドレイン電流の波形を示す波形図である。図７で、リーク電流が流れるとドレイン端子の電圧、即ちＤ点の電圧がサンプルホールド回路２８の出力であるＥ点の電圧まで降下する。このとき、コンパレータ２７の出力が反転し、図示しないスイッチドライバ回路を介して半導体スイッチ６をオンする。半導体スイッチ６がオンすると、寄生容量Ｃdsに蓄えられた電荷は半導体スイッチに流れて放出される。よって、一次破壊が生じた破壊箇所に集中することがない。
【００４０】
図８は、図６に示すこの発明の試験装置のさらなる変形例を示す説明図である。図６と異なる点は、コンパレータ２７の出力が試験装置（図８ではゲート端子接続部３）に接続されている点である。図８では詳細を省略しているが、コンパレータ出力はゲート端子接続部の電圧を制御する電源制御回路に接続されている。Ｄ点の電圧がサンプルホールド回路２８の出力であるＥ点の電圧まで降下してコンパレータ出力が反転すると、ゲート端子接続部３がオン電圧を出力する。よって、被検体１がオン状態になり、ドレイン電流が流れる。寄生容量Ｃdsに蓄えられた電荷はトランジスタがオン状態になって形成されるチャネルや二次元電子ガス（２ＤＥＧ）などの電流経路へ流れる。よって、一次破壊が生じた破壊箇所に集中することがない。
【００４１】
図９は、図３に示すこの発明の試験装置のさらに異なる変形例を示す説明図である。図９に示す回路構成は、ゲート端子とソース端子間に破壊が発生する場合に適用することができる。図９では、ソース端子接続部４とソース端子との間にソース電流を検出するための抵抗器３５が接続されている。抵抗器３５は、リーク電流検出回路として機能する。
リーク電流が流れるとソース端子の電圧、即ちＦ点の電圧がサンプルホールド回路３８の出力であるＧ点の電圧まで上昇する。このとき、コンパレータ３７の出力が反転し、図示しないスイッチドライバ回路を介して半導体スイッチ６をオンする。半導体スイッチ６がオンすると、寄生容量Ｃdsに蓄えられた電荷は半導体スイッチに流れて放出される。よって、一次破壊が生じた破壊箇所に集中することがない。
【００４２】
図１０は、図９に示すこの発明の試験装置のさらなる変形例を示す説明図である。図９と異なる点は、コンパレータ３７の出力が試験装置（図１０ではゲート端子接続部３）に接続されている点である。図１０では詳細を省略しているが、コンパレータ出力はゲート端子接続部の電圧を制御する電源制御回路に接続されている。Ｆ点の電圧がサンプルホールド回路３８の出力であるＧ点の電圧まで上昇してコンパレータ出力が反転すると、ゲート端子接続部３がオン電圧を出力する。よって、被検体１がオン状態になり、ドレイン電流が流れる。寄生容量Ｃdsに蓄えられた電荷はトランジスタがオン状態になって形成されるチャネルや二次元電子ガス（２ＤＥＧ）などの電流経路へ流れる。よって、一次破壊が生じた破壊箇所に集中することがない。
【００４３】
前述した実施の形態の他にも、この発明について種々の変形例があり得る。それらの変形例は、この発明の範囲に属さないと解されるべきものではない。この発明には、請求の範囲と均等の意味および前記範囲内でのすべての変形とが含まれるべきである。
【符号の説明】
【００４４】
１，１０１：被検体
２，１０２：ドレイン端子接続部、試験装置
３，１０３：ゲート端子接続部、試験装置
４，１０４：ソース端子接続部、試験装置
５，１５，２５，３５：抵抗器
６，１０５：半導体スイッチ
９，１０９：寄生容量
１７，２７，３７：コンパレータ
１８，２８，３８：サンプルホールド回路
１０６：スナバ回路
１０７：ゲートドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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