(57)【要約】【課題】差動対のトランジスターと電流源との接続点における電位の変動を低減し、出力信号の品質を改善する。【解決手段】この差動増幅回路は、差動信号として第１及び第２のノードに印加される電位の差分を増幅する第１及び第２のトランジスターと、第１のトランジスターの出力電流が流れる第３のトランジスターと、第３のトランジスターとカレントミラーを構成する第４のトランジスターと、第１及び第２のトランジスターの接続点である第３のノードと所定の電位との間に接続され、第１及び第２のトランジスターに電流を流す電流源と、第１のノードと第３のノードとの間に接続され、第１のノードと第３のノードとの電位差に応じて電流を流す第１の非線形素子と、第２のノードと第３のノードとの間に接続され、第２のノードと第３のノードとの電位差に応じて電流を流す第２の非線形素子とを含む。【選択図】図３
2013191948.tif 000002
【特許請求の範囲】
【請求項１】
差動対を構成し、差動信号として第１のノードに印加される電位と第２のノードに印加される電位との差分を増幅して出力電流をそれぞれ生成する第１のトランジスター及び第２のトランジスターと、
前記第１のトランジスターと第１の所定の電位との間に接続され、前記第１のトランジスターの出力電流が流れる第３のトランジスターと、
前記第２のトランジスターと前記第１の所定の電位との間に接続され、前記第３のトランジスターとカレントミラーを構成する第４のトランジスターと、
前記第１のトランジスターと前記第２のトランジスターとの接続点である第３のノードと第２の所定の電位との間に接続され、前記第１及び第２のトランジスターに電流を流す電流源と、
前記第１のノードと前記第３のノードとの間に接続され、前記第１のノードと前記第３のノードとの電位差に応じて電流を流す第１の非線形素子と、
前記第２のノードと前記第３のノードとの間に接続され、前記第２のノードと前記第３のノードとの電位差に応じて電流を流す第２の非線形素子と、
を具備する差動増幅回路。
【請求項２】
前記第１の非線形素子が、前記第１のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソース及びバックゲートとを有するＰチャネル又はＮチャネル電界効果トランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソース及びバックゲートとを有するＰチャネル又はＮチャネル電界効果トランジスターを含む、
請求項１記載の差動増幅回路。
【請求項３】
前記第１の非線形素子が、前記第１のノードに接続されたソース及びバックゲートと、前記第３のノードに接続されたゲート及びドレインとを有するＮチャネル又はＰチャネル電界効果トランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたソース及びバックゲートと、前記第３のノードに接続されたゲート及びドレインとを有するＮチャネル又はＰチャネル電界効果トランジスターを含む、
請求項１記載の差動増幅回路。
【請求項４】
前記第１及び第２のトランジスターが、Ｎチャネル電界効果トランジスター又はＮＰＮバイポーラトランジスターを含み、
前記第３及び第４のトランジスターが、Ｐチャネル電界効果トランジスター又はＰＮＰバイポーラトランジスターを含む、
請求項１記載の差動増幅回路。
【請求項５】
前記第１の非線形素子が、前記第１のノードに接続されたソースと、前記第３のノードに接続されたゲート及びドレインとを有するＰチャネル電界効果トランジスター、又は、前記第１のノードに接続されたエミッターと、前記第３のノードに接続されたベース及びコレクターとを有するＰＮＰバイポーラトランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたソースと、前記第３のノードに接続されたゲート及びドレインとを有するＰチャネル電界効果トランジスター、又は、前記第２のノードに接続されたエミッターと、前記第３のノードに接続されたベース及びコレクターとを有するＰＮＰバイポーラトランジスターを含む、
請求項４記載の差動増幅回路。
【請求項６】
前記第１の非線形素子が、前記第１のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソースとを有するＮチャネル電界効果トランジスター、又は、前記第１のノードに接続されたベース及びコレクターと、前記第３のノードに接続されたエミッターとを有するＮＰＮバイポーラトランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソースとを有するＮチャネル電界効果トランジスター、又は、前記第２のノードに接続されたベース及びコレクターと、前記第３のノードに接続されたエミッターとを有するＮＰＮバイポーラトランジスターを含む、
請求項４記載の差動増幅回路。
【請求項７】
前記第１の非線形素子が、前記第１のノードに接続されたアノードと、前記第３のノードに接続されたカソードとを有するダイオードを含み、
前記第２の非線形素子が、前記第２のノードに接続されたアノードと、前記第３のノードに接続されたカソードとを有するダイオードを含む、
請求項４記載の差動増幅回路。
【請求項８】
前記第１及び第２のトランジスターが、Ｐチャネル電界効果トランジスター又はＰＮＰバイポーラトランジスターを含み、
前記第３及び第４のトランジスターが、Ｎチャネル電界効果トランジスター又はＮＰＮバイポーラトランジスターを含む、
請求項１記載の差動増幅回路。
【請求項９】
前記第１の非線形素子が、前記第１のノードに接続されたソースと、前記第３のノードに接続されたゲート及びドレインとを有するＮチャネル電界効果トランジスター、又は、前記第１のノードに接続されたエミッターと、前記第３のノードに接続されたベース及びコレクターとを有するＮＰＮバイポーラトランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたソースと、前記第３のノードに接続されたゲート及びドレインとを有するＮチャネル電界効果トランジスター、又は、前記第２のノードに接続されたエミッターと、前記第３のノードに接続されたベース及びコレクターとを有するＮＰＮバイポーラトランジスターを含む、
請求項８記載の差動増幅回路。
【請求項１０】
前記第１の非線形素子が、前記第１のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソースとを有するＰチャネル電界効果トランジスター、又は、前記第１のノードに接続されたベース及びコレクターと、前記第３のノードに接続されたエミッターとを有するＰＮＰバイポーラトランジスターを含み、
前記第２の非線形素子が、前記第２のノードに接続されたゲート及びドレインと、前記第３のノードに接続されたソースとを有するＰチャネル電界効果トランジスター、又は、前記第２のノードに接続されたベース及びコレクターと、前記第３のノードに接続されたエミッターとを有するＰＮＰバイポーラトランジスターを含む、
請求項８記載の差動増幅回路。
【請求項１１】
前記第１の非線形素子が、前記第１のノードに接続されたカソードと、前記第３のノードに接続されたアノードとを有するダイオードを含み、
前記第２の非線形素子が、前記第２のノードに接続されたカソードと、前記第３のノードに接続されたアノードとを有するダイオードを含む、
請求項８記載の差動増幅回路。
【請求項１２】
差動対を構成し、２つの入力信号の差分を増幅して出力電流をそれぞれ生成する第５のトランジスター及び第６のトランジスターと、
前記第５及び第６のトランジスターに電流を流す電流源と、
前記第５のトランジスターと前記第１の所定の電位との間に直列接続された第１群の負荷抵抗と、
前記第６のトランジスターと前記第１の所定の電位との間に直列接続された第２群の負荷抵抗と、
前記第５のトランジスターの出力電流が前記第１群の負荷抵抗を流れることによって発生する電位が前記第１のノードに印加され、前記第６のトランジスターの出力電流が前記第２群の負荷抵抗を流れることによって発生する電位が前記第２のノードに印加される、請求項１〜１１のいずれか１項記載の差動増幅回路と、
を具備する多段増幅回路。
【請求項１３】
請求項１〜１１のいずれか１項記載の差動増幅回路、又は、請求項１２記載の多段増幅回路を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力信号の差分を増幅する差動増幅回路、及び、複数の差動増幅回路が直列に接続された多段増幅回路に関する。さらに、本発明は、そのような差動増幅回路又は多段増幅回路を用いた電子機器に関する。
【背景技術】
【０００２】
一般に、差動増幅回路は、差動対を構成する２つのトランジスターと、差動対のトランジスターに電流を供給する電流源を構成するトランジスター等の能動素子又は抵抗等の受動素子と、差動対のトランジスターの負荷となるトランジスター等の能動素子又は抵抗等の受動素子とを含んでいる。
【０００３】
従来の差動増幅回路は、小振幅の入力信号を受信して増幅する場合には、安定した増幅動作を行うことが可能であるが、ディジタル信号のように大振幅の入力信号を受信して増幅する場合には、差動対のトランジスターと電流源との接続点における電位が大きく変動し、出力信号の品質が劣化してしまう。
【０００４】
関連する技術として、特許文献１には、高電圧で動作する回路から低電圧で動作する回路に信号を出力する際に、出力電圧の電圧レベルに制限をかけるリミッター回路が開示されている。このリミッター回路は、入力信号を逆相入力とする差動増幅回路と、この差動増幅回路の出力を入力とする駆動回路と、この駆動回路の出力をソース又はドレインのいずれか一端に接続し、ゲートに所定電圧を印加するＭＯＳトランジスターと、このＭＯＳトランジスターのソース又はドレインの他の一端に接続される負荷回路とを備え、ＭＯＳトランジスターの他の一端が差動増幅回路の正相入力に接続される構成を有する。
【０００５】
従って、駆動回路の出力は、所定電圧がゲートに印加されたＭＯＳトランジスター及び差動増幅回路を介して駆動回路の入力に帰還されることになる。このような構成により、入力信号の電圧がＭＯＳトランジスターのゲートに印加される所定電圧によって定まる上限値以下であるときには、出力電圧が入力電圧に追随して変化し、入力電圧が上限値に達した以降は、出力電圧が上限値に制限される。しかしながら、差動増幅回路の一方の入力端子が帰還信号を入力するために用いられるので、差動信号を受信して増幅することはできない。
【０００６】
また、特許文献２には、連続的な大出力に対して発熱を低く押さえると共に、瞬間的な過大振幅に対してはソフトな振幅制限特性により最大出力を確保することによって、小型にも拘わらず歪み感のない高いダイナミック出力を得る事ができる増幅器が開示されている。
【０００７】
この増幅器は、大振幅入力信号に対し時間遅れを持って動作する振幅制限機能と、同じく大振幅入力信号に対し時間遅れを持たずに動作する振幅制限機能とを有する。しかしながら、この振幅制限機能は、音声信号のクリッピング歪を除去するためのものであり、ディジタル信号を増幅する際に出力信号の品質を改善することはできない。
【０００８】
さらに、特許文献３には、抵抗値が小さい抵抗と容量値が小さいキャパシターを用いてオフセットを低減する増幅回路が開示されている。この増幅回路は、初段の差動増幅回路と、初段の差動増幅回路の出力を差動増幅する第２段の差動増幅回路と、第２段の差動増幅回路の正負の出力信号から交流分を除去した信号を第２段の差動増幅回路の入力に負帰還する直流帰還用の差動増幅回路とを有している。
【０００９】
特許文献３によれば、交流信号成分に影響を与えないようにして増幅回路のオフセットを低減することができるが、出力信号の品質を改善することはできない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２８８３９２号公報（段落０００２、００１４−００１５、図１）
【特許文献２】特開平１０−３２４４４号公報（要約書、請求項１、図１）
【特許文献３】特開２００１−２７４６４０号公報（要約書、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の幾つかの観点によれば、差動対のトランジスターと電流源との接続点における電位の変動を低減し、出力信号の品質を改善することが可能となる。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明の幾つかの観点に係る差動増幅回路は、差動対を構成し、差動信号として第１のノードに印加される電位と第２のノードに印加される電位との差分を増幅して出力電流をそれぞれ生成する第１のトランジスター及び第２のトランジスターと、第１のトランジスターと第１の所定の電位との間に接続され、第１のトランジスターの出力電流が流れる第３のトランジスターと、第２のトランジスターと第１の所定の電位との間に接続され、第３のトランジスターとカレントミラーを構成する第４のトランジスターと、第１のトランジスターと第２のトランジスターとの接続点である第３のノードと第２の所定の電位との間に接続され、第１及び第２のトランジスターに電流を流す電流源と、第１のノードと第３のノードとの電位差が所定の値よりも大きくなったときに、第１のノードと第３のノードとの間に接続され、第１のノードと第３のノードとの電位差に応じて電流を流す第１の非線形素子と、第２のノードと第３のノードとの間に接続され、第２のノードと第３のノードとの電位差に応じて電流を流す第２の非線形素子とを具備する。
【００１３】
ここで、第１の非線形素子が、第１のノードに接続されたゲート及びドレインと、第３のノードに接続されたソース及びバックゲートとを有するＰチャネル又はＮチャネル電界効果トランジスターを含み、第２の非線形素子が、第２のノードに接続されたゲート及びドレインと、第３のノードに接続されたソース及びバックゲートとを有するＰチャネル又はＮチャネル電界効果トランジスターを含むようにしても良い。
【００１４】
あるいは、第１の非線形素子が、第１のノードに接続されたソース及びバックゲートと、第３のノードに接続されたゲート及びドレインとを有するＮチャネル又はＰチャネル電界効果トランジスターを含み、第２の非線形素子が、第２のノードに接続されたソース及びバックゲートと、第３のノードに接続されたゲート及びドレインとを有するＮチャネル又はＰチャネル電界効果トランジスターを含むようにしても良い。
【００１５】
また、本発明の第１の観点によれば、第１及び第２のトランジスターが、Ｎチャネル電界効果トランジスター又はＮＰＮバイポーラトランジスターを含み、第３及び第４のトランジスターが、Ｐチャネル電界効果トランジスター又はＰＮＰバイポーラトランジスターを含む。
【００１６】
その場合に、第１の非線形素子が、第１のノードに接続されたソースと、第３のノードに接続されたゲート及びドレインとを有するＰチャネル電界効果トランジスター、又は、第１のノードに接続されたエミッターと、第３のノードに接続されたベース及びコレクターとを有するＰＮＰバイポーラトランジスターを含み、第２の非線形素子が、第２のノードに接続されたソースと、第３のノードに接続されたゲート及びドレインとを有するＰチャネル電界効果トランジスター、又は、第２のノードに接続されたエミッターと、第３のノードに接続されたベース及びコレクターとを有するＰＮＰバイポーラトランジスターを含むようにしても良い。
【００１７】
あるいは、第１の非線形素子が、第１のノードに接続されたゲート及びドレインと、第３のノードに接続されたソースとを有するＮチャネル電界効果トランジスター、又は、第１のノードに接続されたベース及びコレクターと、第３のノードに接続されたエミッターとを有するＮＰＮバイポーラトランジスターを含み、第２の非線形素子が、第２のノードに接続されたゲート及びドレインと、第３のノードに接続されたソースとを有するＮチャネル電界効果トランジスター、又は、第２のノードに接続されたベース及びコレクターと、第３のノードに接続されたエミッターとを有するＮＰＮバイポーラトランジスターを含むようにしても良い。
【００１８】
あるいは、第１の非線形素子が、第１のノードに接続されたアノードと、第３のノードに接続されたカソードとを有するダイオードを含み、第２の非線形素子が、第２のノードに接続されたアノードと、第３のノードに接続されたカソードとを有するダイオードを含むようにしても良い。
【００１９】
また、本発明の第２の観点によれば、第１及び第２のトランジスターが、Ｐチャネル電界効果トランジスター又はＰＮＰバイポーラトランジスターを含み、第３及び第４のトランジスターが、Ｎチャネル電界効果トランジスター又はＮＰＮバイポーラトランジスターを含む。
【００２０】
その場合に、第１の非線形素子が、第１のノードに接続されたソースと、第３のノードに接続されたゲート及びドレインとを有するＮチャネル電界効果トランジスター、又は、第１のノードに接続されたエミッターと、第３のノードに接続されたベース及びコレクターとを有するＮＰＮバイポーラトランジスターを含み、第２の非線形素子が、第２のノードに接続されたソースと、第３のノードに接続されたゲート及びドレインとを有するＮチャネル電界効果トランジスター、又は、第２のノードに接続されたエミッターと、第３のノードに接続されたベース及びコレクターとを有するＮＰＮバイポーラトランジスターを含むようにしても良い。
【００２１】
あるいは、第１の非線形素子が、第１のノードに接続されたゲート及びドレインと、第３のノードに接続されたソースとを有するＰチャネル電界効果トランジスター、又は、第１のノードに接続されたベース及びコレクターと、第３のノードに接続されたエミッターとを有するＰＮＰバイポーラトランジスターを含み、第２の非線形素子が、第２のノードに接続されたゲート及びドレインと、第３のノードに接続されたソースとを有するＰチャネル電界効果トランジスター、又は、第２のノードに接続されたベース及びコレクターと、第３のノードに接続されたエミッターとを有するＰＮＰバイポーラトランジスターを含むようにしても良い。
【００２２】
あるいは、第１の非線形素子が、第１のノードに接続されたカソードと、第３のノードに接続されたアノードとを有するダイオードを含み、第２の非線形素子が、第２のノードに接続されたカソードと、第３のノードに接続されたアノードとを有するダイオードを含むようにしても良い。
【００２３】
また、本発明の１つの観点に係る多段増幅回路は、差動対を構成し、２つの入力端子に印加される入力信号の差分を増幅して出力電流をそれぞれ生成する第５のトランジスター及び第６のトランジスターと、第５及び第６のトランジスターに電流を流す電流源と、第５のトランジスターと第１の所定の電位との間に直列接続された第１群の負荷抵抗と、第６のトランジスターと第１の所定の電位との間に直列接続された第２群の負荷抵抗と、第５のトランジスターの出力電流が第１群の負荷抵抗を流れることによって発生する電位が第１のノードに印加され、第６のトランジスターの出力電流が第２群の負荷抵抗を流れることによって発生する電位が第２のノードに印加される上記いずれかの差動増幅回路とを具備する。
【００２４】
さらに、本発明の１つの観点に係る電子機器は、上記いずれかの差動増幅回路、又は、多段増幅回路を具備する。
【発明の効果】
【００２５】
本発明の幾つかの観点によれば、第１のノードと第３のノードとの間に接続され、第１のノードと第３のノードとの電位差に応じて電流を流す第１の非線形素子と、第２のノードと第３のノードとの間に接続され、第２のノードと第３のノードとの電位差に応じて電流を流す第２の非線形素子とを設けたことにより、差動対のトランジスターと電流源との接続点における電位の変動を低減し、出力信号の品質を改善することが可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の各実施形態に係る多段増幅回路を用いた電子機器の構成例を示す図。
【図２】第１の実施形態における初段の差動増幅回路の構成例を示す回路図。
【図３】第１の実施形態における第２段の差動増幅回路の構成例を示す回路図。
【図４】図３に示す差動増幅回路の動作のシミュレーション結果を示す波形図。
【図５】図３に示す差動増幅回路の第１の変形例を示す回路図。
【図６】図３に示す差動増幅回路の第２の変形例を示す回路図。
【図７】図３に示す差動増幅回路の第３の変形例を示す回路図。
【図８】図３に示す差動増幅回路の第４の変形例を示す回路図。
【図９】第２の実施形態における初段の差動増幅回路の構成例を示す回路図。
【図１０】第２の実施形態における第２段の差動増幅回路の構成例を示す回路図。
【図１１】図１０に示す差動増幅回路の第１の変形例を示す回路図。
【図１２】図１０に示す差動増幅回路の第２の変形例を示す回路図。
【図１３】図１０に示す差動増幅回路の第３の変形例を示す回路図。
【図１４】図１０に示す差動増幅回路の第４の変形例を示す回路図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。
図１は、本発明の各実施形態に係る多段増幅回路を用いた電子機器の構成例を示す図である。以下の実施形態においては、ビデオプロジェクターにおけるトライバーＩＣ（半導体集積回路装置）に本発明を適用した例について説明するが、本発明は、携帯電話、パーソナルコンピューター、及び、その周辺機器等の様々な電子機器において利用することが可能である。
【００２８】
図１に示すように、このトライバーＩＣは、データ受信回路１０と、バイアス調整回路２０と、クロック信号受信回路３０と、ＤＡＣ（デジタル−アナログ変換回路）４０と、ＭＰＸ（マルチプレクサー）５０と、複数のパネル駆動用増幅回路６０とを含んでいる。また、トライバーＩＣには、所定の電源電位ＶＤＤ及びＶＳＳ（ＶＤＤ＞ＶＳＳ）が供給される。電源電位ＶＤＤ及びＶＳＳの内の一方は接地電位でも良く、図１においては、電源電位ＶＳＳが接地電位とされている。
【００２９】
データ受信回路１０は、入力抵抗１及び２と、初段の差動増幅回路１１及び第２段の差動増幅回路１２を含む多段増幅回路と、ロジック回路１３とを有している。入力抵抗１及び２の抵抗値は、ビデオプロジェクター内のインターフェース回路とデータ受信回路１０とを接続するケーブルの特性インピーダンスに合わせて設定されても良い。
【００３０】
多段増幅回路において、初段の差動増幅回路１１は、インターフェース回路から電位Ｖ１及びＶ２を有する差動信号として出力されるシリアルデータを受信して増幅することにより、電位Ｖ３及びＶ４を有する差動信号を出力する。また、第２段の差動増幅回路１２は、初段の差動増幅回路１１から出力される差動信号を受信して増幅することにより、電位Ｖ５を有する出力信号としてシリアルデータを出力する。
【００３１】
バイアス調整回路２０は、例えば、電源電位ＶＤＤと電源電位ＶＳＳとの間に直列に接続された可変抵抗３及びＮチャネル電界効果トランジスター４を含み、差動増幅回路１１にバイアス電位ＶＢ１を供給すると共に、差動増幅回路１２にバイアス電位ＶＢ２を供給する。
【００３２】
トランジスター４のゲート及びドレインは可変抵抗３を介して電源電位ＶＤＤに接続されており、ソースは電源電位ＶＳＳに接続されているので、トランジスター４は飽和領域で動作する。なお、可変抵抗３の替わりに、直列接続された複数の抵抗と、それらの接続点の内の選択された接続点からバイアス電位ＶＢ１及びＶＢ２を出力するマルチプレクサー等を用いても良い。
【００３３】
クロック信号受信回路３０は、ビデオプロジェクター内のクロック信号生成回路によって生成されたクロック信号ＣＫを受信して出力する。データ受信回路１０のロジック回路１３は、クロック信号受信回路３０から出力されるクロック信号に同期して、差動増幅回路１２から出力されるシリアルデータをＭビットのパラレルデータＤ１、Ｄ２、・・・、ＤＭに変換して出力する。
【００３４】
ＤＡＣ４０は、ロジック回路１３から出力されるパラレルデータＤ１、Ｄ２、・・・、ＤＭをアナログの画像信号に変換して出力する。ＭＰＸ５０は、ＤＡＣ４０から出力されるアナログの画像信号を、Ｎ個のパネル駆動用増幅回路６０に順次供給する。これにより、Ｎ個のパネル駆動用増幅回路６０は、Ｎ個の駆動信号Ｓ１、Ｓ２、・・・、ＳＮを順次生成する。
【００３５】
図２は、本発明の第１の実施形態に係る多段増幅回路における初段の差動増幅回路の構成例を示す回路図である。初段の差動増幅回路１１は、差動対を構成するＮチャネル電界効果トランジスターＱＮ１１及びＱＮ１２と、電流源としてのＮチャネル電界効果トランジスターＱＮ１３と、電源電位ＶＤＤとノードＮ１との間に直列接続された第１群の負荷抵抗Ｒ１１〜Ｒ１３と、電源電位ＶＤＤとノードＮ２との間に直列接続された第２群の負荷抵抗Ｒ２１〜Ｒ２３とを含んでいる。
【００３６】
トランジスターＱＮ１１は、電位Ｖ１を有する入力信号が印加される第１の入力端子に接続されたゲートと、トランジスターＱＮ１３のドレインに接続されたソースと、ノードＮ１に接続されたドレインとを有している。また、トランジスターＱＮ１２は、電位Ｖ２を有する入力信号が印加される第２の入力端子に接続されたゲートと、トランジスターＱＮ１３のドレインに接続されたソースと、ノードＮ２に接続されたドレインとを有している。差動対を構成するトランジスターＱＮ１１及びＱＮ１２は、第１の入力端子に印加される入力信号と第２の入力端子に印加される入力信号との差分を増幅して、出力電流をそれぞれ生成する。
【００３７】
電流源としてのトランジスターＱＮ１３は、バイアス電位ＶＢ１が供給されるゲートと、電源電位ＶＳＳに接続されたソースと、差動対を構成するトランジスターＱＮ１１及びＱＮ１２のソースの接続点に接続されたドレインとを有しており、バイアス電位ＶＢ１に従ってトランジスターＱＮ１１及びＱＮ１２に電流を流す。電流源としては、トランジスター等の能動素子の他に、抵抗等の受動素子も用いることができる。なお、トランジスターＱＮ１１〜ＱＮ１３を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｐ型半導体基板又はＰウエル）は、電源電位ＶＳＳに接続されても良い。
【００３８】
トランジスターＱＮ１１の出力電流が第１群の負荷抵抗Ｒ１１〜Ｒ１３を流れることによって発生する電位Ｖ３が、ノードＮ１に印加される。また、トランジスターＱＮ１２の出力電流が第２群の負荷抵抗Ｒ２１〜Ｒ２３を流れることによって発生する電位Ｖ４が、ノードＮ２に印加される。
【００３９】
このように、差動対を構成するトランジスターの出力電流の負荷として抵抗を使用することにより、トランジスターを負荷として使用する場合と比較して、周波数特性を劣化させる寄生素子（主に、抵抗成分及び容量成分）を低減することができる。その結果、良好な周波数特性及び高速動作が実現される。また、直列接続された複数の抵抗を負荷として使用することにより、レイアウトの自由度が増してデッドスペースが減少するので、ＩＣのチップサイズを小型化することができる。
【００４０】
図３は、本発明の第１の実施形態に係る多段増幅回路における第２段の差動増幅回路の構成例を示す回路図である。差動増幅回路１２は、差動対を構成するＮチャネル電界効果トランジスターＱＮ２１及びＱＮ２２と、電流源としてのＮチャネル電界効果トランジスターＱＮ２３と、カレントミラーを構成するＰチャネル電界効果トランジスターＱＰ２１及びＱＰ２２と、大振幅信号入力時の特性を改善する非線形素子としてのＰチャネル電界効果トランジスターＱＰ２３及びＱＰ２４とを含んでいる。
【００４１】
トランジスターＱＮ２１は、電位Ｖ３が印加されるノードＮ１に接続されたゲートと、ノードＮ３に接続されたソースと、トランジスターＱＰ２１のドレインに接続されたドレインとを有している。また、トランジスターＱＮ２２は、電位Ｖ４が印加されるノードＮ２に接続されたゲートと、ノードＮ３に接続されたソースと、トランジスターＱＰ２２のドレインに接続されたドレインとを有している。差動対を構成するトランジスターＱＮ２１及びＱＮ２２は、差動信号としてノードＮ１に印加される電位Ｖ３とノードＮ２に印加される電位Ｖ４との差分を増幅して、出力電流をそれぞれ生成する。
【００４２】
電流源としてのトランジスターＱＮ２３は、バイアス電位ＶＢ２が供給されるゲートと、電源電位ＶＳＳに接続されたソースと、差動対を構成するトランジスターＱＮ２１及びＱＮ２２のソースの接続点であるノードＮ３に接続されたドレインとを有しており、バイアス電位ＶＢ２に従ってトランジスターＱＮ２１及びＱＮ２２に電流を流す。電流源としては、トランジスター等の能動素子の他に、抵抗等の受動素子も用いることができる。
【００４３】
トランジスターＱＰ２１は、トランジスターＱＮ２１のドレインに接続されたゲート及びドレインと、電源電位ＶＤＤに接続されたソースとを有している。また、トランジスターＱＰ２２は、トランジスターＱＰ２１のゲートに接続されたゲートと、電源電位ＶＤＤに接続されたソースと、トランジスターＱＮ２２のドレインに接続されたドレインとを有している。トランジスターＱＮ２１の出力電流がトランジスターＱＰ２１に流れると、カレントミラー動作によってトランジスターＱＰ２２にも略同一の電流が流れ、ノードＮ４に出力電位Ｖ５が生成される。
【００４４】
トランジスターＱＰ２３は、ノードＮ１に接続されたゲート及びドレインと、ノードＮ３に接続されたソース及びバックゲート（Ｎウエル）とを有し、ノードＮ１とノードＮ３との電位差に応じて電流を流す第１の非線形素子として機能する。例えば、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＰ２３のドレインからバックゲートに電流が流れる。一方、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＰ２３のソースからドレインに電流が流れる。
【００４５】
一方、トランジスターＱＰ２４は、ノードＮ２に接続されたゲート及びドレインと、ノードＮ３に接続されたソース及びバックゲート（Ｎウエル）とを有し、ノードＮ２とノードＮ３との電位差に応じて電流を流す第２の非線形素子として機能する。例えば、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＰ２４のドレインからバックゲートに電流が流れる。一方、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＰ２４のソースからドレインに電流が流れる。
【００４６】
図４は、図３に示す差動増幅回路の動作を説明するためのシミュレーション結果を示す波形図である。実線は、図３に示す差動増幅回路１２のノードＮ３及びノードＮ４における波形を示しており、破線は、トランジスターＱＰ２３及びＱＰ２４が接続されていない場合のノードＮ３及びノードＮ４における波形を示している。条件として、電源電位ＶＤＤが１．８Ｖ、電源電位ＶＳＳが０Ｖ、ノードＮ３の電位が約０．４Ｖに設定されている。また、入力信号の周波数は、信号波形が明確に表示されるように１ＭＨｚとしている。
【００４７】
トランジスターＱＰ２３及びＱＰ２４が接続されていない場合に、小振幅信号入力時においては、ノードＮ３の電位が約０．４Ｖを維持するが、大振幅信号入力時においては、図４に破線で示すように、ノードＮ３の電位が大幅に低下してしまう。これは、ノードＮ１の電位Ｖ３が周期的に低下するときに、トランジスターＱＮ２１が周期的にカットオフするので、ノードＮ４の電位Ｖ５が０Ｖ近くまで低下して、電流源であるトランジスターＱＮ２３のドレイン電流が低下するからであると考えられる。
【００４８】
一方、トランジスターＱＰ２３及びＱＰ２４が接続されている場合には、ノードＮ１の電位Ｖ３が低下するときに、高い電位Ｖ４が印加されるノードＮ２からトランジスターＱＰ２４を介してノードＮ３に電流が流れ、ノードＮ３からトランジスターＱＰ２３を介してノードＮ１に電流が流れる。また、ノードＮ２の電位Ｖ４が低下するときに、高い電位Ｖ３が印加されるノードＮ１からトランジスターＱＰ２３を介してノードＮ３に電流が流れ、ノードＮ３からトランジスターＱＰ２４を介してノードＮ２に電流が流れる。
【００４９】
これにより、図４に実線で示すように、ノードＮ３の電位が、設定値である０．４Ｖに近付けられるので、電流源であるトランジスターＱＮ２３の動作点が飽和領域に維持されてドレイン電流が低下しない。また、ノードＮ４における出力電位Ｖ５が約０．４Ｖと約１．８Ｖとの間で推移するように、差動対を構成するトランジスターＱＮ２１及びＱＮ２２の動作点が制御される。その結果、差動増幅回路の動作速度や周波数特性が改善されるので、１ＭＨｚよりもさらに高い周波数を有する入力信号の増幅に十分対応できるようになる。
【００５０】
図５は、図３に示す差動増幅回路の第１の変形例を示す回路図である。第１の非線形素子としてのトランジスターＱＰ２３は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたゲート及びドレインとを有する。また、第２の非線形素子としてのトランジスターＱＰ２４は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲート及びドレインとを有する。
【００５１】
トランジスターＱＰ２３及びＱＰ２４を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｎウエル）が、ノードＮ１及びＮ２にそれぞれ接続されても良い。その場合には、トランジスターＱＰ２３は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、トランジスターＱＰ２４は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図３に示す差動増幅回路と同様の特性を得ることができる。
【００５２】
あるいは、トランジスターＱＰ２３及びＱＰ２４のバックゲートが、ノードＮ３又は電源電位ＶＤＤに接続されても良い。その場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＰ２３又はＱＰ２４のソースからドレインに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなっても、トランジスターＱＰ２３又はＱＰ２４に電流が流れない。これにより、ノードＮ３の電位が、図３に示す差動増幅回路におけるよりも若干高くなるものの、図３に示す差動増幅回路に準じた特性を得ることができる。
【００５３】
図６は、図３に示す差動増幅回路の第２の変形例を示す回路図である。第１の非線形素子としてのＮチャネル電界効果トランジスターＱＮ２４は、ノードＮ１に接続されたゲート及びドレインと、ノードＮ３に接続されたソースとを有する。また、第２の非線形素子としてのＮチャネル電界効果トランジスターＱＮ２５は、ノードＮ２に接続されたゲート及びドレインと、ノードＮ３に接続されたソースとを有する。
【００５４】
トランジスターＱＮ２４及びＱＮ２５を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｐウエル）が、ノードＮ３に接続されても良い。その場合には、トランジスターＱＮ２４は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、トランジスターＱＮ２５は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図３に示す差動増幅回路と同様の特性を得ることができる。
【００５５】
あるいは、トランジスターＱＮ２４のバックゲートが、ノードＮ１又は電源電位ＶＳＳに接続され、トランジスターＱＮ２５のバックゲートが、ノードＮ２又は電源電位ＶＳＳに接続されても良い。その場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＮ２４又はＱＮ２５のドレインからソースに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなっても、トランジスターＱＮ２４又はＱＮ２５に電流が流れない。これにより、ノードＮ３の電位が、図３に示す差動増幅回路におけるよりも若干高くなるものの、図３に示す差動増幅回路に準じた特性を得ることができる。
【００５６】
図７は、図３に示す差動増幅回路の第３の変形例を示す回路図である。第１の非線形素子としてのトランジスターＱＮ２４は、ノードＮ１に接続されたソース及びバックゲート（Ｐウエル）と、ノードＮ３に接続されたゲート及びドレインとを有する。また、第２の非線形素子としてのトランジスターＱＮ２５は、ノードＮ２に接続されたソース及びバックゲート（Ｐウエル）と、ノードＮ３に接続されたゲート及びドレインとを有する。
【００５７】
例えば、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＮ２４のバックゲートからドレインに電流が流れる。一方、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＮ２４のドレインからソースに電流が流れる。
【００５８】
また、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＮ２５のバックゲートからドレインに電流が流れる。一方、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＮ２５のドレインからソースに電流が流れる。これにより、図３に示す差動増幅回路と同様の特性を得ることができる。
【００５９】
図８は、図３に示す差動増幅回路の第４の変形例を示す回路図である。第１の非線形素子としてのダイオードＤ１１は、ノードＮ１に接続されたアノードと、ノードＮ３に接続されたカソードとを有する。また、第２の非線形素子としてのダイオードＤ２１は、ノードＮ２に接続されたアノードと、ノードＮ３に接続されたカソードとを有する。
【００６０】
さらに、ダイオードＤ１１と並列に、逆方向のダイオードＤ１２が接続され、ダイオードＤ２１と並列に、逆方向のダイオードＤ２２が接続されても良い。その場合には、ダイオードＤ１１及びＤ１２は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、ダイオードＤ２１及びＤ２２は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図３に示す差動増幅回路と同様の特性を得ることができる。
【００６１】
一方、ダイオードＤ１２及びＤ２２を設けない場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、ダイオードＤ１１又はＤ２１のアノードからカソードに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなっても、ダイオードＤ１１又はＤ２１に電流が流れない。これにより、ノードＮ３の電位が、図３に示す差動増幅回路におけるよりも若干高くなるものの、図３に示す差動増幅回路に準じた特性を得ることができる。
【００６２】
次に、本発明の第２の実施形態について説明する。第２の実施形態に係る多段増幅回路においては、差動対及び電流源としてＰチャネル電界効果トランジスターが用いられ、カレントミラーとしてＮチャネル電界効果トランジスターが用いられる。従って、図１に示すバイアス調整回路２０において、例えば、電源電位ＶＤＤと電源電位ＶＳＳとの間に直列に接続されたＰチャネル電界効果トランジスター及び可変抵抗が用いられる。
【００６３】
図９は、本発明の第２の実施形態に係る多段増幅回路における初段の差動増幅回路の構成例を示す回路図である。初段の差動増幅回路１１は、差動対を構成するＰチャネル電界効果トランジスターＱＰ１１及びＱＰ１２と、電流源としてのＰチャネル電界効果トランジスターＱＰ１３と、電源電位ＶＳＳとノードＮ１との間に直列接続された第１群の負荷抵抗Ｒ１１〜Ｒ１３と、電源電位ＶＳＳとノードＮ２との間に直列接続された第２群の負荷抵抗Ｒ２１〜Ｒ２３とを含んでいる。
【００６４】
トランジスターＱＰ１１は、電位Ｖ１を有する入力信号が印加される第１の入力端子に接続されたゲートと、トランジスターＱＰ１３のドレインに接続されたソースと、ノードＮ１に接続されたドレインとを有している。また、トランジスターＱＰ１２は、電位Ｖ２を有する入力信号が印加される第２の入力端子に接続されたゲートと、トランジスターＱＰ１３のドレインに接続されたソースと、ノードＮ２に接続されたドレインとを有している。差動対を構成するトランジスターＱＰ１１及びＱＰ１２は、第１の入力端子に印加される入力信号と第２の入力端子に印加される入力信号との差分を増幅して、出力電流をそれぞれ生成する。
【００６５】
電流源としてのトランジスターＱＰ１３は、バイアス電位ＶＢ１が供給されるゲートと、電源電位ＶＤＤに接続されたソースと、差動対を構成するトランジスターＱＰ１１及びＱＰ１２のソースの接続点に接続されたドレインとを有しており、バイアス電位ＶＢ１に従ってトランジスターＱＰ１１及びＱＰ１２に電流を流す。電流源としては、トランジスター等の能動素子の他に、抵抗等の受動素子も用いることができる。なお、トランジスターＱＰ１１〜ＱＰ１３を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｎ型半導体基板又はＮウエル）は、電源電位ＶＤＤに接続されても良い。
【００６６】
トランジスターＱＰ１１の出力電流が第１群の負荷抵抗Ｒ１１〜Ｒ１３を流れることによって発生する電位Ｖ３が、ノードＮ１に印加される。また、トランジスターＱＰ１２の出力電流が第２群の負荷抵抗Ｒ２１〜Ｒ２３を流れることによって発生する電位Ｖ４が、ノードＮ２に印加される。
【００６７】
図１０は、本発明の第２の実施形態に係る多段増幅回路における第２段の差動増幅回路の構成例を示す回路図である。差動増幅回路１２は、差動対を構成するＰチャネル電界効果トランジスターＱＰ２１及びＱＰ２２と、電流源としてのＰチャネル電界効果トランジスターＱＰ２３と、カレントミラーを構成するＮチャネル電界効果トランジスターＱＮ２１及びＱＮ２２と、大振幅信号入力時の特性を改善する非線形素子としてのＮチャネル電界効果トランジスターＱＮ２３及びＱＮ２４とを含んでいる。
【００６８】
トランジスターＱＰ２１は、電位Ｖ３が印加されるノードＮ１に接続されたゲートと、ノードＮ３に接続されたソースと、トランジスターＱＮ２１のドレインに接続されたドレインとを有している。また、トランジスターＱＰ２２は、電位Ｖ４が印加されるノードＮ２に接続されたゲートと、ノードＮ３に接続されたソースと、トランジスターＱＮ２２のドレインに接続されたドレインとを有している。差動対を構成するトランジスターＱＰ２１及びＱＰ２２は、差動信号としてノードＮ１に印加される電位Ｖ３とノードＮ２に印加される電位Ｖ４との差分を増幅して、出力電流をそれぞれ生成する。
【００６９】
電流源としてのトランジスターＱＰ２３は、バイアス電位ＶＢ２が供給されるゲートと、電源電位ＶＤＤに接続されたソースと、差動対を構成するトランジスターＱＰ２１及びＱＰ２２のソースの接続点であるノードＮ３に接続されたドレインとを有しており、バイアス電位ＶＢ２に従ってトランジスターＱＰ２１及びＱＰ２２に電流を流す。電流源としては、トランジスター等の能動素子の他に、抵抗等の受動素子も用いることができる。
【００７０】
トランジスターＱＮ２１は、トランジスターＱＰ２１のドレインに接続されたゲート及びドレインと、電源電位ＶＳＳに接続されたソースとを有している。また、トランジスターＱＮ２２は、トランジスターＱＮ２１のゲートに接続されたゲートと、電源電位ＶＳＳに接続されたソースと、トランジスターＱＰ２２のドレインに接続されたドレインとを有している。トランジスターＱＰ２１の出力電流がトランジスターＱＮ２１に流れると、カレントミラー動作によってトランジスターＱＮ２２にも略同一の電流が流れ、ノードＮ４に出力電位Ｖ５が生成される。
【００７１】
トランジスターＱＮ２３は、ノードＮ１に接続されたゲート及びドレインと、ノードＮ３に接続されたソース及びバックゲート（Ｐウエル）とを有し、ノードＮ１とノードＮ３との電位差に応じて電流を流す第１の非線形素子として機能する。例えば、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＮ２３のバックゲートからドレインに電流が流れる。一方、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＮ２３のドレインからソースに電流が流れる。
【００７２】
また、トランジスターＱＮ２４は、ノードＮ２に接続されたゲート及びドレインと、ノードＮ３に接続されたソース及びバックゲート（Ｐウエル）とを有し、ノードＮ２とノードＮ３との電位差に応じて電流を流す第２の非線形素子として機能する。例えば、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＮ２４のバックゲートからドレインに電流が流れる。一方、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＮ２４のドレインからソースに電流が流れる。
【００７３】
図１１は、図１０に示す差動増幅回路の第１の変形例を示す回路図である。第１の非線形素子としてのトランジスターＱＮ２３は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたゲート及びドレインとを有する。また、第２の非線形素子としてのトランジスターＱＮ２４は、ノードＮ２に接続されたソースと、ノードＮ３に接続されたゲート及びドレインとを有する。
【００７４】
トランジスターＱＮ２３及びＱＮ２４を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｐウエル）が、ノードＮ１及びＮ２にそれぞれ接続されても良い。その場合には、トランジスターＱＮ２３は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、トランジスターＱＮ２４は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図１０に示す差動増幅回路と同様の特性を得ることができる。
【００７５】
あるいは、トランジスターＱＮ２３及びＱＮ２４のバックゲートが、ノードＮ３又は電源電位ＶＳＳに接続されても良い。その場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＮ２３又はＱＮ２４のドレインからソースに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなっても、トランジスターＱＮ２３又はＱＮ２４に電流が流れない。これにより、ノードＮ３の電位が、図１０に示す差動増幅回路におけるよりも若干低くなるものの、図１０に示す差動増幅回路に準じた特性を得ることができる。
【００７６】
図１２は、図１０に示す差動増幅回路の第２の変形例を示す回路図である。第１の非線形素子としてのＰチャネル電界効果トランジスターＱＰ２４は、ノードＮ１に接続されたゲート及びドレインと、ノードＮ３に接続されたソースとを有する。また、第２の非線形素子としてのＰチャネル電界効果トランジスターＱＰ２５は、ノードＮ２に接続されたゲート及びドレインと、ノードＮ３に接続されたソースとを有する。
【００７７】
トランジスターＱＰ２４及びＱＰ２５を半導体集積回路装置内に形成する場合には、それらのトランジスターのバックゲート（Ｎウエル）が、ノードＮ３に接続されても良い。その場合には、トランジスターＱＰ２４は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、トランジスターＱＰ２５は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図１０に示す差動増幅回路と同様の特性を得ることができる。
【００７８】
あるいは、トランジスターＱＰ２４のバックゲートが、ノードＮ１又は電源電位ＶＤＤに接続され、トランジスターＱＰ２５のバックゲートが、ノードＮ２又は電源電位ＶＤＤに接続されても良い。その場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＰ２４又はＱＰ２５のソースからドレインに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなっても、トランジスターＱＰ２４又はＱＰ２５に電流が流れない。これにより、ノードＮ３の電位が、図１０に示す差動増幅回路におけるよりも若干低くなるものの、図１０に示す差動増幅回路に準じた特性を得ることができる。
【００７９】
図１３は、図１０に示す差動増幅回路の第３の変形例を示す回路図である。第１の非線形素子としてのトランジスターＱＰ２４は、ノードＮ１に接続されたソース及びバックゲート（Ｎウエル）と、ノードＮ３に接続されたゲート及びドレインとを有する。また、第２の非線形素子としてのトランジスターＱＰ２５は、ノードＮ２に接続されたソース及びバックゲート（Ｎウエル）と、ノードＮ３に接続されたゲート及びドレインとを有する。
【００８０】
例えば、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＰ２４のドレインからバックゲートに電流が流れる。一方、ノードＮ１の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＰ２４のソースからドレインに電流が流れる。
【００８１】
また、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、トランジスターＱＰ２５のドレインからバックゲートに電流が流れる。一方、ノードＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなると、トランジスターＱＰ２５のソースからドレインに電流が流れる。これにより、図１０に示す差動増幅回路と同様の特性を得ることができる。
【００８２】
図１４は、図１０に示す差動増幅回路の第４の変形例を示す回路図である。第１の非線形素子としてのダイオードＤ１１は、ノードＮ１に接続されたカソードと、ノードＮ３に接続されたアノードとを有する。また、第２の非線形素子としてのダイオードＤ２１は、ノードＮ２に接続されたカソードと、ノードＮ３に接続されたアノードとを有する。
【００８３】
さらに、ダイオードＤ１１と並列に、逆方向のダイオードＤ１２が接続され、ダイオードＤ２１と並列に、逆方向のダイオードＤ２２が接続されても良い。その場合には、ダイオードＤ１１及びＤ１２は、ノードＮ１とノードＮ３との電位差に応じてノードＮ１とノードＮ３との間で双方向に電流を流し、ダイオードＤ２１及びＤ２２は、ノードＮ２とノードＮ３との電位差に応じて、ノードＮ２とノードＮ３との間で双方向に電流を流す。これにより、図１０に示す差動増幅回路と同様の特性を得ることができる。
【００８４】
一方、ダイオードＤ１２及びＤ２２を設けない場合には、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて低くなると、ダイオードＤ１１又はＤ２１のアノードからカソードに電流が流れるが、ノードＮ１又はＮ２の電位がノードＮ３の電位よりも閾値を超えて高くなっても、ダイオードＤ１１又はＤ２１に電流が流れない。これにより、ノードＮ３の電位が、図１０に示す差動増幅回路におけるよりも若干低くなるものの、図１０に示す差動増幅回路に準じた特性を得ることができる。
【００８５】
以上の図２、図５、図６、図８、図９、図１１、図１２、図１４に示す差動増幅回路において、Ｎチャネル電界効果トランジスターの替わりにＮＰＮバイポーラトランジスターを用い、Ｐチャネル電界効果トランジスターの替わりにＰＮＰバイポーラトランジスターを用いても良い。その場合には、バイポーラトランジスターのベース、エミッター、コレクターが、電界効果トランジスターのゲート、ソース、ドレインに相当する。また、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８６】
１、２…入力抵抗、３…可変抵抗、４…Ｎチャネル電界効果トランジスター、１０…データ受信回路、１１…初段の差動増幅回路、１２…第２段の差動増幅回路、１３…ロジック回路、２０…バイアス調整回路、３０…クロック信号受信回路、４０…ＤＡＣ、５０…ＭＰＸ、６０…パネル駆動用増幅回路、ＱＮ１１〜ＱＮ２５…Ｎチャネル電界効果トランジスター、ＱＰ１１〜ＱＰ２５…Ｐチャネル電界効果トランジスター、Ｄ１１〜Ｄ２２…ダイオード、Ｒ１１〜Ｒ２３…負荷抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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