(57)【要約】【課題】ゲート絶縁膜の膜厚が異なる複数のトランジスタを有する半導体装置において、オフリークの増加を抑制する。【解決手段】半導体装置は、半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える。第１ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第１活性領域と、第１活性領域上に第１ゲート絶縁膜１１１を介して形成された第１ゲート電極１０４とを有する。第２ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第２活性領域と、第２活性領域上に第２ゲート絶縁膜１０３を介して形成された第２ゲート電極１０４とを有する。第２ゲート絶縁膜１０３は、第１ゲート絶縁膜１１１よりも薄い。第２ＭＩＳトランジスタは、少なくとも第２ゲート電極１０４の下方において、第２活性領域と素子分離膜１０２との境界部上に、素子分離膜１０２の側面を覆う保護絶縁膜１０８を有する。【選択図】図１
2013021081.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える半導体装置において、
前記第１ＭＩＳトランジスタは、前記半導体層が素子分離膜に囲まれた第１活性領域と、前記第１活性領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有し、
前記第２ＭＩＳトランジスタは、前記半導体層が前記素子分離膜に囲まれた第２活性領域と、前記第２活性領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有し、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも小さく、
前記第２ＭＩＳトランジスタは、少なくとも前記第２ゲート電極の下方において、前記第２活性領域と前記素子分離膜との境界部上に、前記素子分離膜の側面を覆う保護絶縁膜を有することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記素子分離膜の上面は、前記半導体層の上面よりも突出し、
前記保護絶縁膜は、前記素子分離膜の側面を覆うように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記保護絶縁膜は、前記第２ゲート電極の下方のみに形成されていることを特徴とする半導体装置。
【請求項４】
請求項１又は２の半導体装置において、
前記保護絶縁膜は、前記第２活性領域と前記素子分離膜との境界部全体に渡って形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１つの半導体装置において、
前記第２ゲート電極の下方の前記保護絶縁膜は、前記第２ゲート絶縁膜上に位置することを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか１つの半導体装置において、
前記第２ゲート電極の下方の前記保護絶縁膜は、前記第２ゲート絶縁膜と隣接することを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１つの半導体装置において、
前記保護絶縁膜は、窒素を含む膜であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１つの半導体装置において、
前記第２ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、アルミニウム酸化膜及びハフニウム酸化膜のいずれかであることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つの半導体装置において、
前記第１ゲート電極及び前記第２ゲート電極は、多結晶シリコン膜及び金属膜の少なくとも一方を含む単層膜又は積層膜であることを特徴とする半導体装置。
【請求項１０】
半導体層上部に埋め込まれ且つ前記半導体層上面よりも突出する素子分離膜を形成し、前記素子分離膜によって囲まれた前記半導体層からなる第１活性領域及び第２活性領域を形成する工程（ａ）と、
前記第１活性領域上に、第１ゲート絶縁膜を形成する工程（ｂ）と、
前記第２活性領域上に絶縁膜を形成した後、前記絶縁膜を選択的に除去することにより、前記第２活性領域と前記素子分離膜との境界部上に、前記素子分離膜の側面を覆う保護絶縁膜を形成する工程（ｃ）と、
前記工程（ｃ）の前又は後に、前記第２活性領域上に、第２ゲート絶縁膜を形成する工程（ｄ）と、
前記工程（ｂ）、（ｃ）及び（ｄ）の後に、前記第１活性領域上及び前記第２活性領域上に導電膜を形成する工程（ｅ）と、
前記導電膜、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜を選択的に除去することにより、前記第１活性領域上に前記第１ゲート絶縁膜を介して前記導電膜からなる第１ゲート電極を形成すると共に、前記第２活性領域上に前記第２ゲート絶縁膜を介して前記導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも膜厚が小さいことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０の半導体装置の製造方法において、
前記工程（ｃ）は、
前記絶縁膜として、下層絶縁膜及び上層絶縁膜をこの順に形成する工程と、
前記第２活性領域上の前記上層絶縁膜をエッチングし、前記第２活性領域と前記素子分離膜との境界部上に、前記下層絶縁膜の側面を覆う部分の前記上層絶縁膜を残存させる工程と、
前記下層絶縁膜の側面を覆う部分の前記上層絶縁膜をマスクとして前記下層絶縁膜をエッチングし、前記第２活性領域と前記素子分離膜との境界部上に、前記素子分離膜の側面を覆う部分の下層絶縁膜を残存させて前記保護絶縁膜とする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１の半導体装置の製造方法において、
前記工程（ｃ）の前記絶縁膜を形成する工程において、前記下層絶縁膜を形成する前に第２下層絶縁膜を形成し、
前記工程（ｃ）の前記下層絶縁膜をエッチングする工程において、前記素子分離膜の側面に代えて前記第２下層絶縁膜の側面を覆う部分の下層絶縁膜を残存させるようにし、
前記工程（ｃ）は、前記第２下層絶縁膜の側面を覆う部分の前記下層絶縁膜をマスクとして前記第２下層絶縁膜をエッチングし、前記下層絶縁膜に覆われた部分の前記第２下層絶縁膜を残存させる工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記請求項１１又は１２の半導体装置の製造方法において、
前記上層絶縁膜のエッチングは異方性エッチングであり、
前記下層絶縁膜のエッチングは等方性エッチングであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のいずれか１つの半導体装置の製造方法において、
前記下層絶縁膜は、窒素を含む膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０〜１４のいずれか１つの半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）の前に行なうことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０〜１４のいずれか１つの半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）の後に行なうことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０〜１５のいずれか１つの半導体装置の製造方法において、
前記工程（ｃ）において、前記第１活性領域上及び前記第２活性領域上に亘って前記絶縁膜を形成した後、前記第１活性領域上の部分の前記絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０〜１７のいずれか１つの半導体装置の製造方法において、
前記工程（ｆ）の後に、前記第１ゲート電極下方部分及び前記第２ゲート電極下方部分以外の前記保護絶縁膜を除去する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１０〜１８のいずれか１つの半導体装置の製造方法において、
前記第２ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、アルミニウム酸化膜又はハフニウム酸化膜であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１０〜１９のいずれか１つの半導体装置の製造方法において、
前記第１ゲート電極及び前記第２ゲート電極は、多結晶シリコン膜及び金属膜の少なくとも一方を含む単層膜又は積層膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置とその製造方法に関し、特に、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高密度化、高能力化及び低消費電力化に伴い、オフリークがトランジスタ性能を決定する重要項目の１つとなって来ている。
【０００３】
オフリークを低減するためには、素子分離膜の側壁に絶縁膜を形成し、活性領域端部における電界集中を抑制する技術がある（例えば、特許文献１、２参照）。
【０００４】
以下、従来の半導体装置及びその製造方法について、図面を参照しながら説明する。
【０００５】
図１８（ａ）及び（ｂ）は、従来の半導体装置１０の平面構成及びそのA-A'線による断面構成を示す図である。図示のように、半導体装置１０において、半導体基板の上部の活性領域１１を囲む素子分離膜１２が形成され、活性領域１１上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。活性領域１１のうち、ゲート電極１４の両側方下にはソース領域１５及びドレイン領域１６が形成され、これらに挟まれたゲート電極１４の下方にはチャネル領域１７が位置する。このようにして、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタが構成されている。
【０００６】
また、ソース領域１５、ドレイン領域１６及びチャネル領域１７の周囲を囲むように、素子分離膜１２の側面を覆うシリコン窒化膜１８が形成されている。
【０００７】
このような半導体装置１０は、次のようにして製造される。
【０００８】
まず、半導体基板の上部に、活性領域１１を囲む素子分離膜１２を形成する。次に、素子分離膜１２上を含む活性領域１１上に、シリコン酸化膜（ＳｉＯ膜）及びシリコン窒化膜（ＳｉＮ膜）をこの順に形成する。続いて、シリコン窒化膜に対して異方性エッチングを行ない、素子分離膜１２の側面を覆うサイドウォールとしてシリコン窒化膜１８（図１８（ａ）及び（ｂ）を参照）を残す。更に、活性領域１１に対してトランジスタの閾値電圧制御用の不純物イオンを注入した後、エッチングによりシリコン酸化膜を除去して活性領域１１の表面を露出させる。当該露出した活性領域１１の表面上に、酸素を含む雰囲気下にて熱酸化することにより、シリコン酸化膜からなるゲート絶縁膜１３を形成する。続いて、ゲート絶縁膜１３上に、導電性の多結晶シリコン膜からなるゲート電極１４を形成する。その後、不純物注入によりソース領域１５及びドレイン領域１６を形成する。尚、素子分離膜１２の側面を覆うシリコン窒化膜１８の下には、シリコン酸化膜１９が残されている。以上により、半導体装置１０が製造される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−２５９４５０号公報
【特許文献２】特開平３−１０１１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体装置は、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを有する場合がある。例えば、不揮発性メモリが搭載されたシステムＬＳＩは、例えばフラッシュメモリを駆動させるための高耐圧系トランジスタ（ゲート絶縁膜が相対的に厚いトランジスタ）と、ＳＲＡＭを構成する低耐圧系トランジスタ（ゲート絶縁膜が相対的に薄いトランジスタ）とを同一基板上に備える。ここで、高耐圧系トランジスタの形成は比較的サーマルバジェットが大きくなるので、低耐圧系トランジスタのオフリーク低減が困難となる。
【００１１】
本願発明者らは、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを有する半導体装置に前記の半導体装置１０の構造を適用した場合について検討し、特にゲート絶縁膜が薄い側のトランジスタにおいて、オフリークが増加することを見出した。また、ゲート幅が小さいトランジスタにおけるオフリークが増加し、ゲート幅の微細化が困難になることを見出した。
【００１２】
また、ソース領域１５、ドレイン領域１６及びチャネル領域１７の周囲を囲むように、素子分離膜１２の側面を覆うシリコン窒化膜１８が形成されていると、接合リーク不良が増加することを見出した。
【００１３】
以上に鑑み、本開示の目的は、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを有する半導体装置において、微細化してもオフリーク等のリークの増加を抑制できる半導体装置及びその製造方法を実現することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本願発明者らは種々の検討を行ない、以下の知見を得た。
【００１５】
まず、ゲート絶縁膜の膜厚が異なる複数のトランジスタは、図１９（ａ）〜（ｄ）のようにして形成される。ここで、領域Ａに、領域Ｂよりも薄いゲート絶縁膜を有するトランジスタを形成するものとする。
【００１６】
図１９（ａ）には、領域Ａ及び領域Ｂについて活性領域１１を囲む素子分離膜１２が形成され、素子分離膜１２と活性領域１１との境界部に、シリコン酸化膜１９及びシリコン窒化膜１８がこの順に積層された様子が示されている。これは、図１８（ａ）及び（ｂ）に示す半導体装置の製造工程（ゲート電極１４を形成する前までの工程）と同様にして形成すればよい。
【００１７】
続いて、図１９（ｂ）に示すように、熱酸化により、領域Ｂにおけるゲート絶縁膜となる厚い酸化膜２０（図１８（ｂ）のゲート絶縁膜（シリコン窒化膜１８）に比べて厚い酸化膜）を形成する。この際、素子分離膜１２の側面を覆うシリコン窒化膜１８が酸化され、薄くなる又は消失することがある（図１９（ｂ）では、シリコン窒化膜１８が薄くなった場合を示している）。
【００１８】
続いて、図１９（ｃ）に示すように、領域Ｂ上を覆うレジスト２１を形成し、領域Ａ上の厚い酸化膜２０を例えばウェットエッチングにより除去する。このとき、領域Ａ上に残存しているシリコン窒化膜１８は、リフトオフされて消失する。また、シリコン酸化膜１９はエッチングされて除去される。
【００１９】
また、領域Ａにおける素子分離膜１２もエッチングを受け、膜厚が減少（膜減り）することになる。
【００２０】
続いて、図１９（ｄ）に示すように、領域Ａにおいて露出した活性領域１１上に、（厚い酸化膜２０に比べて）薄いゲート絶縁膜２３を形成する。更に、領域Ａ上及び領域Ｂ上に多結晶シリコン膜を形成してパターニングすることにより、それぞれゲート電極１４を形成する。
【００２１】
領域Ａにおける素子分離膜１２と活性領域１１との境界付近を図２０に拡大して示す。図２０に示すように、素子分離膜１２の膜減りに伴い、素子分離膜１２の端部付近において基板掘れ２２が発生し、活性領域１１の上面よりも低い位置にまでゲート電極１４の導電膜が入り込んでいる。
【００２２】
当該基板掘れ２２の部分において、活性領域１１の側面には、チャネル領域１７の中央部に比べて薄い酸化膜（ゲート絶縁膜２３）が形成される（膜厚の違いは、基板掘れ２２の部分とチャネル領域１７の中央部とではＳｉの結晶方位が異なるので、酸化膜の成長レートが異なることによって生じる）。この結果、チャネル領域１７の中央部に構成されるトランジスタに加えて、これよりもゲート絶縁膜が薄い寄生トランジスタが基板掘れ２２の部分に構成されてしまう。
【００２３】
また、素子分離膜１２の側面を覆う絶縁膜が消失しているので、活性領域１１の端部２４における電解集中を抑制する効果は無くなっている。
【００２４】
従って、端部２４に形成された寄生トランジスタによりサブバンプが発生し、オフリークが増加する。更に、端部２２に電界が集中することにより狭チャネル効果が大きくなり、特にゲート幅が小さいトランジスタにおいてオフリークが増加するので、ゲート幅の微細化が困難になる。
【００２５】
また、ソース領域１５、ドレイン領域１６及びチャネル領域１７の周囲を囲むように、素子分離膜１２の側面を覆うシリコン窒化膜１８を形成すると、活性領域１１に加わる応力が大きくなる。この結果、活性領域１１に結晶欠陥が増加し、接合リーク不良が発生する。
【００２６】
以上の知見を基に、半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える本開示の半導体装置は、第１ＭＩＳトランジスタは、半導体層が素子分離膜に囲まれた第１活性領域と、第１活性領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有し、第２ＭＩＳトランジスタは、半導体層が素子分離膜に囲まれた第２活性領域と、第２活性領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有し、第２ゲート絶縁膜の膜厚は、第１ゲート絶縁膜の膜厚よりも小さく、第２ＭＩＳトランジスタは、少なくとも第２ゲート電極の下方において、第２活性領域と素子分離膜との境界部上に、素子分離膜の側面を覆う保護絶縁膜を有する。
【００２７】
尚、素子分離膜の上面は、半導体層の上面よりも突出し、保護絶縁膜は、素子分離膜の側面を覆うように形成されていても良い。
【００２８】
このような半導体装置によると、少なくともゲート絶縁膜の膜厚が薄い低耐圧系の第２ＭＩＳトランジスタにおいて、素子分離膜の側面を覆う保護絶縁膜を備える。これにより、ゲート絶縁膜が薄い側のトランジスタにおいてオフリークが低減され且つ狭チャネル効果が抑制された半導体装置が実現する。
【００２９】
また、保護絶縁膜は、第２ゲート電極の下方のみに形成されていても良い。
【００３０】
保護絶縁膜は、第２ゲート電極の下方に形成されていれば効果を発揮する。更に、このようにすると、第２活性領域（半導体層）に対して保護絶縁膜が印加する応力が小さくなるので、第２活性領域における結晶欠陥の発生が抑制され、接合リーク不良の発生も抑制される。
【００３１】
また、保護絶縁膜は、第２活性領域と素子分離膜との境界部全体に渡って形成されていてもよい。
【００３２】
このようになっている場合にも、オフリーク低減の効果は発揮される。
【００３３】
また、第２ゲート電極の下方の保護絶縁膜は、第２ゲート絶縁膜上に位置していても良い。
【００３４】
また、第２ゲート電極の下方の保護絶縁膜は、第２ゲート絶縁膜と隣接していても良い。
【００３５】
保護絶縁膜の配置としては、これらのいずれであっても良い。
【００３６】
また、保護絶縁膜は、窒素を含む膜であっても良い。
【００３７】
また、第２ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、アルミニウム酸化膜及びハフニウム酸化膜のいずれかであっても良い。
【００３８】
また、第１ゲート電極及び第２ゲート電極は、多結晶シリコン膜及び金属膜の少なくとも一方を含む単層膜又は積層膜であっても良い。
【００３９】
各構成要素について、以上のような材料からなっていても良い。
【００４０】
次に、前記の目的を達成するために、本開示の半導体装置の製造方法は、半導体層上部に埋め込まれ且つ半導体層上面よりも突出する素子分離膜を形成し、素子分離膜によって囲まれた半導体層からなる第１活性領域及び第２活性領域を形成する工程（ａ）と、第１活性領域上に、第１ゲート絶縁膜を形成する工程（ｂ）と、第２活性領域上に絶縁膜を形成した後、絶縁膜を選択的に除去することにより、第２活性領域と素子分離膜との境界部上に、素子分離膜の側面を覆う保護絶縁膜を形成する工程（ｃ）と、工程（ｃ）の前又は後に、第２活性領域上に、第２ゲート絶縁膜を形成する工程（ｄ）と、工程（ｂ）、（ｃ）及び（ｄ）の後に、第１活性領域上及び第２活性領域上に導電膜を形成する工程（ｅ）と、導電膜、第１ゲート絶縁膜及び第２ゲート絶縁膜を選択的に除去することにより、第１活性領域上に第１ゲート絶縁膜を介して導電膜からなる第１ゲート電極を形成すると共に、第２活性領域上に第２ゲート絶縁膜を介して導電膜からなる第２ゲート電極を形成する工程（ｆ）とを備え、第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも膜厚が小さい。
【００４１】
このようにすると、ゲート絶縁膜の膜厚が異なる複数のトランジスタを備え、且つ、ゲート絶縁膜が相対的に薄い第２のＭＩＳトランジスタにおいて素子分離膜の側面を覆う保護絶縁膜を確実に備える半導体装置を製造することができる。従って、第２のＭＩＳトランジスタにおいても、オフリークを確実に低減することができる。
【００４２】
尚、工程（ｃ）は、絶縁膜として、下層絶縁膜及び上層絶縁膜をこの順に形成する工程と、第２活性領域上の上層絶縁膜をエッチングし、第２活性領域と素子分離膜との境界部上に、下層絶縁膜の側面を覆う部分の上層絶縁膜を残存させる工程と、下層絶縁膜の側面を覆う部分の上層絶縁膜をマスクとして下層絶縁膜をエッチングし、下層絶縁膜に覆われた部分の第２下層絶縁膜を残存させる工程を更に含んでいても良い。
【００４３】
保護絶縁膜を形成する方法として、このようにしても良い。
【００４４】
また、工程（ｃ）の絶縁膜を形成する工程において、下層絶縁膜を形成する前に第２下層絶縁膜を形成し、工程（ｃ）の下層絶縁膜をエッチングする工程において、素子分離膜の側面に代えて第２下層絶縁膜の側面を覆う部分の下層絶縁膜を残存させるようにし、工程（ｃ）は、第２下層絶縁膜の側面を覆う部分の下層絶縁膜をマスクとして第２下層絶縁膜をエッチングし、第２活性領域と素子分離膜との境界部上に、素子分離膜の側面を覆う部分の第２下層絶縁膜を残存させる工程を更に含んでいても良い。
【００４５】
保護絶縁膜を形成する方法として、このようにしても良い。
【００４６】
また、上層絶縁膜のエッチングは異方性エッチングであり、下層絶縁膜のエッチングは等方性エッチングであっても良い。
【００４７】
これにより、保護絶縁膜をより確実に形成することができる。
【００４８】
また、下層絶縁膜は、窒素を含む膜であっても良い。
【００４９】
また、工程（ｄ）は、工程（ｃ）の前に行なうのであってもよい。
【００５０】
つまり、保護絶縁膜を形成する前に第２ゲート絶縁膜を形成しても良い。
【００５１】
また、工程（ｄ）は、工程（ｃ）の後に行なうのであってもよい。
【００５２】
つまり、保護絶縁膜を形成した後に第２ゲート絶縁膜を形成しても良い。このようにすると、第２ゲート絶縁膜を形成した後の工程数が少なくなるので、第２ゲート絶縁膜の膜厚安定性が向上する。この結果、第２のＭＩＳトランジスタの特性ばらつきが小さくなる。
【００５３】
また、工程（ｃ）において、第１活性領域上及び第２活性領域上に亘って絶縁膜を形成した後、第１活性領域上の部分の絶縁膜を除去しても良い。
【００５４】
第２活性領域上に絶縁膜を形成するために、このようにしても良い。
【００５５】
また、工程（ｆ）の後に、第１ゲート電極下方部分及び第２ゲート電極下方部分以外の保護絶縁膜を除去する工程を更に備えていても良い。
【００５６】
このようにすると、保護絶縁膜が第２活性領域に印加する応力を緩和し、第２活性領域における結晶欠陥の発生を抑制して、接合リーク不良の発生を抑制することができる。
【００５７】
また、第２ゲート絶縁膜は、シリコン酸化膜、シリコン酸窒化膜、アルミニウム酸化膜又はハフニウム酸化膜であっても良い。
【００５８】
また、第１ゲート電極及び第２ゲート電極は、多結晶シリコン膜及び金属膜の少なくとも一方を含む単層膜又は積層膜であっても良い。
【００５９】
各構成要素について、以上のような材料からなっていても良い。
【発明の効果】
【００６０】
以上の通り、本開示の半導体装置及びその製造方法によると、ゲート絶縁膜の膜厚が互いに異なる複数種類のトランジスタを備える半導体装置において、素子分離膜の膜減りを低減することでサブハンプの発生を抑制し、オフリークを低減することができる。これと共に、少なくとも１種類のトランジスタに関し、半導体層の活性領域と素子分離膜の境界領域に保護絶縁膜を形成することにより活性領域端部の電界集中を抑制し、狭チャネル効果を抑制することができる。
【図面の簡単な説明】
【００６１】
【図１】図１は、本開示の各実施形態の例示的半導体装置について模式的に示す平面図である。
【図２】図２（ａ）、（ｂ）は、第１の実施形態の例示的半導体装置について模式的に示す断面図であり、順に、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態の例示的半導体装置の製造工程を説明する図である。
【図４】図４（ａ）〜（ｃ）は、図３（ｃ）に続いて、第１の実施形態の例示的半導体装置の製造工程を説明する図である。
【図５】図５（ａ）及び（ｂ）は、図４（ｃ）に続いて、第１の実施形態の例示的半導体装置の製造工程を説明する図であり、順に、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図６】図６（ａ）及び（ｂ）は、第１の実施形態の例示的半導体装置の効果について示す図であり、ドレイン電流のドレイン電圧依存性及び閾値電圧のゲート幅依存性を示している。
【図７】図７は、本開示の各実施形態の変形例における例示的半導体装置について模式的に示す平面図である。
【図８】図８（ａ）及び（ｂ）は、第１の実施形態の変形例における例示的半導体装置について模式的に示す断面図であり、順に、図７におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図９】図９（ａ）、（ｂ）は、第２の実施形態の例示的半導体装置について模式的に示す断面図であり、順に、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１０】図１０（ａ）〜（ｃ）は、第２の実施形態の例示的半導体装置の製造工程を説明する図である。
【図１１】図１１（ａ）及び（ｂ）は、図１０（ｃ）に続いて、第２の実施形態の例示的半導体装置の製造工程を説明する図であり、順に、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１２】図１２（ａ）及び（ｂ）は、第２の実施形態の変形例における例示的半導体装置について模式的に示す断面図であり、順に、図７におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１３】図１３（ａ）、（ｂ）は、第３の実施形態の例示的半導体装置について模式的に示す断面図であり、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１４】図１４（ａ）〜（ｃ）は、第３の実施形態の例示的半導体装置の製造工程を説明する図である。
【図１５】図１５（ａ）〜（ｃ）は、図１４（ｃ）に続いて、第３の実施形態の例示的半導体装置の製造工程を説明する図である。
【図１６】図１６（ａ）及び（ｂ）は、図１５（ｃ）に続いて、第３の実施形態の例示的半導体装置の製造工程を説明する図であり、順に、図１におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１７】図１７（ａ）及び（ｂ）は、第３の実施形態の変形例における例示的半導体装置について模式的に示す断面図であり、順に、図７におけるA-A'線及びB-B'線による断面、C-C'線及びD-D'線による断面に対応する。
【図１８】図１８（ａ）及び（ｂ）は、背景技術の半導体装置を模式的に示す平面図及び断面図である。
【図１９】図１９（ａ）〜（ｄ）は、ゲート絶縁膜の膜厚が互いに異なる複数のトランジスタを備える半導体装置の製造方法を説明する図である。
【図２０】図２０は、図１９（ａ）〜（ｄ）のように製造された半導体装置の課題について説明する図である。
【発明を実施するための形態】
【００６２】
以下、本開示の各実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６３】
（第１の実施形態）
第１の実施形態について説明する。図１、図２（ａ）及び（ｂ）は、ゲート絶縁膜の膜厚が異なる複数のトランジスタ（ＭＩＳトランジスタ）を有する本実施形態の例示的半導体装置１００を模式的に示す図である。より具体的に、図１は、ゲート絶縁膜が薄いトランジスタ及び厚いトランジスタが形成された領域Ａ及び領域Ｂの平面構成を示し、領域Ａ及び領域Ｂにおけるゲート電極の延びる方向に沿う断面（A-A'線及びB-B'線による断面）を図２（ａ）、これらに直交する方向の断面（C-C'線及びD-D'線による断面）を図２（ｂ）に示す。
【００６４】
これらの図に示すように、半導体装置１００の領域Ａ及び領域Ｂにおいて、例えばｐ型のシリコン（Ｓｉ）からなる半導体基板上部の活性領域１０１を囲むように、素子分離膜１０２が形成されている。
【００６５】
領域Ａにおいて、活性領域１０１上にはゲート絶縁膜である第１シリコン酸化膜１０３を介してゲート電極１０４が形成されている。また、領域Ｂにおいて、活性領域１０１上にはゲート絶縁膜１１１を介してゲート電極１０４が形成されている。ここで、領域Ａのゲート絶縁膜（第１シリコン酸化膜１０３）の膜厚は、領域Ｂのゲート絶縁膜１１１の膜厚よりも小さい。領域Ａ及び領域Ｂのいずれにおいても、活性領域１０１のうち、ゲート電極１０４の両側方下にはソース領域１０５及びドレイン領域１０６が形成され、これらに挟まれたゲート電極１０４の下方にはチャネル領域１０７が位置する。
【００６６】
以上のようにして、領域Ａ及び領域Ｂに、それぞれＭＩＳトランジスタが構成されている。
【００６７】
ゲート電極１０４は、例えば多結晶シリコン膜からなっていてもよく、その他には、金属膜でも良いし、金属膜と多結晶シリコン膜との積層膜であっても良い。
【００６８】
また、領域Ａにおいて、素子分離膜１０２と活性領域１０１との境界部に、ソース領域１０５、ドレイン領域１０６及びチャネル領域１０７を囲むように、例えばシリコン窒化膜からなる保護絶縁膜１０８が形成されている。ゲート電極１０４は、保護絶縁膜１０８上にも形成されている。また、図２（ａ）及び（ｂ）に示すように、保護絶縁膜１０８は、第１シリコン酸化膜１０３上に位置していると共に、活性領域１０１の上面よりも突出した部分の素子分離膜１０２の側面を覆うサイドウォール形状を有している。
【００６９】
これに対し、領域Ｂにおいて、素子分離膜１０２と活性領域１０１との間に保護絶縁膜は形成されていない。
【００７０】
次に、以上のような半導体装置１００の製造方法について、以下に説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）及び（ｂ）は、半導体装置１００の製造工程を示す図である。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）及び図５（ａ）は図２（ａ）に対応する断面を示し、図５（ｂ）は図２（ｂ）に対応する断面を示す。
【００７１】
初めに、図３（ａ）に示す工程を行なう。ここでは、ｐ型シリコンからなる半導体基板の上部に素子分離膜１０２を形成し、領域Ａ及び領域Ｂにそれぞれ活性領域１０１を区画する。この際、素子分離膜１０２は、活性領域１０１上面よりも突出して形成されている。更に、活性領域１０１に、トランジスタの閾値電圧制御用の不純物をイオン注入により導入する。但し、当該イオン注入は、以下に述べるシリコン窒化膜１２１の形成後、又は、第２シリコン酸化膜１２２の形成後に行なっても良い。
【００７２】
次に、例えば、温度が１０００℃程度の酸化性雰囲気下において熱酸化を行なうことにより、活性領域１０１の主面上に膜厚３ｎｍ程度の第１シリコン酸化膜１０３（ゲート絶縁膜）を形成する。但し、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、アルミニウム酸化膜（ＡｌＯ）又はハフニウム酸化膜（ＨｆＯ）等を形成してもよい。
【００７３】
次に、例えば堆積温度７００℃程度の減圧化学気相堆積（ＬＰ−ＣＶＤ）法により、第１シリコン酸化膜１０３上及び素子分離膜１０２上に、膜厚が約１５ｎｍのシリコン窒化膜１２１を形成する。更に、当該シリコン窒化膜１２１上に、例えば、ＬＰ−ＣＶＤ法により膜厚が約３０ｎｍの第２シリコン酸化膜１２２を形成する。但し、第２シリコン酸化膜１２２は、ＬＰ−ＣＶＤ法に代えて、シリコン窒化膜１２１に対し、温度が１０００℃程度の酸化性雰囲気下における熱酸化を行なうことにより形成しても良い。
【００７４】
続いて、図３（ｂ）の工程を行なう。まず、フォトリソグラフィ法により、第２シリコン酸化膜１２２上に領域Ａ及び領域Ｂを区別するレジストパターン１２３を形成する。具体的には、領域Ａ上のみにレジストパターン１２３が形成されることになる。このようなレジストパターン１２３をマスクとして、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行ない、領域Ｂにおける第２シリコン酸化膜１２２を除去する。
【００７５】
続いて、図３（ｃ）の工程を行なう。ここでは、領域Ｂにおける活性領域１０１を露出させる。
【００７６】
まず、アンモニア水（ＮＨ4ＯＨ ）と過酸化水素水（Ｈ2Ｏ2）との混合溶液を用いた洗浄により、レジストパターン１２３を除去する。次に、燐酸（Ｈ3ＰＯ4）を用いたウェットエッチングにより、領域Ｂにおけるシリコン窒化膜１２１を除去する。このとき、領域Ａのシリコン窒化膜１２１は、第２シリコン酸化膜１２２によって覆われているので除去されない。
【００７７】
更に、フッ酸を用いたウェットエッチングにより、領域Ｂの第１シリコン酸化膜１０３を除去する。この際、領域Ａの第２シリコン酸化膜１２２についても一部除去されて膜厚が小さくなるが、第２シリコン酸化膜１２２は第１シリコン酸化膜１０３よりも厚いので、シリコン窒化膜１２１の上面を露出させないように調整することができる。
【００７８】
続いて、図４（ａ）の工程を行なう。例えば、温度が９００℃程度の酸化性雰囲気下において熱酸化を行なうことにより、領域Ｂの活性領域１０１の主面上に、膜厚の大きい（例えば、約２０ｎｍの）第３シリコン酸化膜（ゲート絶縁膜１１１）を形成する。この際、領域Ａのシリコン窒化膜１２１は、表面が第２シリコン酸化膜１２２によって覆われているので、熱酸化されることはない。
【００７９】
続いて、図４（ｂ）の工程を行なう。まず、フォトリソグラフィにより、領域Ａ及び領域Ｂを区別するレジストパターン１２４を形成する。ここでは、領域Ｂ上のみにレジストパターン１２４が形成されることになる（図３（ｂ）におけるレジストパターン１２３の反転マスクとなる）。次に、当該レジストパターン１２４をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いたドライエッチング（異方性エッチング）を行ない、第２シリコン酸化膜１２２をエッチバックする。このようにして、領域Ａにおける素子分離膜１０２と活性領域１０１との境界部付近に、シリコン窒化膜１２１の側面を覆うように第２シリコン酸化膜１２２の一部を残し、第１サイドウォール１２５とする。
【００８０】
尚、第１サイドウォール１２５を形成するには、前記ドライエッチングとは異なる方法、例えば、フッ酸を用いたウェットエッチングを行なっても良い。但し、ドライエッチングを用いた方が、安定した形状の第１サイドウォール１２５を形成することができる。
【００８１】
続いて、図４（ｃ）に示す工程を行なう。まず、アンモニア水と過酸化水素水との混合溶液を用いた洗浄により、レジストパターン１２４を除去する。次に、燐酸を用いたウェットエッチング（等方性エッチング）により、領域Ａにおけるシリコン窒化膜１２１の一部を除去する。この際、第１サイドウォール１２５がマスクとなり、その直下のシリコン窒化膜１２１が活性領域１０１と素子分離膜１０２との境界部上に残存する。この結果、残存したシリコン窒化膜１２１は、素子分離膜１０２の側面を覆うサイドウォール形状の保護絶縁膜１０８となる。
【００８２】
尚、保護絶縁膜１０８を形成するには、前記ウェットエッチングとは異なる方法、例えば、第１サイドウォール１２５をマスクとして、フルオロカーボンを主成分とするエッチングガスによるドライエッチングを行なっても良い。但し、ドライエッチングによりシリコン窒化膜１２１の除去を行なうと、第１シリコン酸化膜１０３の一部にダメージが入ることがある。また、第１シリコン酸化膜１０３が除去され、活性領域１０１の表面が露出してその一部にダメージを受けることも考えられる。従って、保護絶縁膜１０８を形成する方法としては、ドライエッチングも可能であるが、ウェットエッチングの方が望ましい。
【００８３】
続いて、図５（ａ）及び（ｂ）の工程を行なう。まず、領域Ａ及び領域Ｂの素子分離膜１０２上、第１シリコン酸化膜１０３上、保護絶縁膜１０８及びゲート絶縁膜１１１上に、例えばＬＰ−ＣＶＤ法により、多結晶シリコン膜１２６を形成する。次に、領域Ａ及び領域Ｂにおける多結晶シリコン膜１２６上に、フォトリソグラフィにより、ゲート電極１０４を形成するためのレジストパターン１２７（図１に示すゲート電極１０４と同じ形状を有する）を形成する。
【００８４】
この後、レジストパターン１２７をマスクとして、塩素（Ｃｌ2 ）を主成分とするエッチングガスを用いたドライエッチングを行なうことにより、多結晶シリコン膜１２６の一部を除去して、ゲート電極１０４を形成する。更に、レジストパターン１２７を除去すると、図１と図２（ａ）及び（ｂ）に示す構造が形成され、半導体装置１００が製造される。
【００８５】
本実施形態の半導体装置及びその製造方法によると、ゲート絶縁膜の膜厚が互いに異なる２つのトランジスタを有する半導体装置１００において、ゲート絶縁膜が薄いトランジスタ（領域Ａ）のオフリークを低減すると共に、狭チャネル効果を抑制することができる。これは、以下の理由による。
【００８６】
まず、半導体装置１００を製造する際、領域Ａにおいて、素子分離膜１０２と活性領域１０１との境界部付近にシリコン窒化膜１２１の一部を保護絶縁膜１０８として残存させている。ここで、膜厚の大きなゲート絶縁膜１１１を形成した後にこれを除去する方法を取った場合には、このような保護絶縁膜１０８が形成されていたとしても消失する。しかし、本実施形態の製造方法によれば、保護絶縁膜１０８を残存させることができる。
【００８７】
このことにより、素子分離膜１０２と活性領域１０１との境界付近において、膜減り（素子分離膜１０２が薄くなること）を低減することができる。素子分離膜１０２の膜減りは、素子分離膜１０２と活性領域１０１との境界部付近に寄生トランジスタが形成されてオフリークが増加する原因となるので、これを抑えることにより、オフリークの増加を抑えることができる。
【００８８】
また、少なくとも一方の（領域Ａの）トランジスタについて、素子分離膜１０２と活性領域１０１との境界部上に保護絶縁膜１０８を備えることにより、狭チャネル効果を抑制することができる。
【００８９】
図６（ａ）及び（ｂ）に、本実施形態の半導体装置１００の効果について示している。
【００９０】
図６（ａ）において、本実施形態の半導体装置１００におけるドレイン電圧に対するドレイン電流の値を実線１３１に示す。破線１３２は比較例であり、基板掘れが発生して寄生トランジスタが形成された場合に生じるサブバンプを示す。本実施形態の半導体装置１００によると、サブバンプの発生を抑制し、オフリークを低減することができる。
【００９１】
また、図６（ｂ）には、ゲート幅に対する閾値電圧の値を示している。本実施形態の半導体装置１００の場合が実線１３３に示されており、保護絶縁膜１０８を備えない比較例の場合が破線１３４に示されている。保護絶縁膜１０８を備えることにより、活性領域（活性領域１０１）端部への電界集中を抑制でき、これにより狭チャネル効果を抑制することができる。
【００９２】
このように、ゲート幅が小さいトランジスタにおいて大幅にオフリークを低減することができ、半導体素子の微細化が可能となる。また、狭チャネル効果を抑制できることから、加工ばらつきに起因するトランジスタの特性ばらつきを低減することが可能となる。
【００９３】
（変形例）
次に、第１の実施形態の変形例を説明する。図７と、図８（ａ）及び（ｂ）は、本変形例の半導体装置を説明する図である。ここで、図７は図１、図８（ａ）及び（ｂ）は図２（ａ）及び（ｂ）にそれぞれ対応しており、同じ構成要素には同じ符号を付している。
【００９４】
図１に示すように、第１の実施形態の半導体装置１００の場合、領域Ａの保護絶縁膜１０８は、活性領域１０１（ソース領域１０５、ドレイン領域１０６及びチャネル領域１０７）を囲むように形成されている。
【００９５】
これに対し、本変形例の半導体装置では、図７に示すように、保護絶縁膜１０８は、活性領域１０１と素子分離膜１０２との境界部のうち、ゲート電極１０４の下方のみに形成されている。
【００９６】
このようにすると、図１の場合に比べて、保護絶縁膜１０８によって活性領域１０１に加えられる応力が小さくなる。従って、活性領域１０１における結晶欠陥の発生が抑制され、接合リークを更に低減することができる。
【００９７】
このような構造を得るためには、図２（ａ）及び（ｂ）の構造を得た後、ゲート電極１０４に覆われていない部分の保護絶縁膜１０８を除去すればよい。
【００９８】
（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態の例示的半導体装置１００ａの平面構成は、第１の実施形態における例示的半導体装置１００と同じく図１によって表される。断面構成については、図９（ａ）及び（ｂ）に示されている。つまり、領域Ａ及び領域Ｂにおけるゲート電極の延びる方向に沿う断面（A-A'線及びB-B'線による断面）が図９（ａ）、これらに直交する方向の断面（C-C'線及びD-D'線による断面）が図９（ｂ）に示されている。図９（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）と同じ構成要素については同じ符号を付している。
【００９９】
第１の実施形態の場合、図２（ａ）及び（ｂ）に示されるように、領域Ａにおいて、活性領域１０１上の全面に第１シリコン酸化膜１０３が形成され、ゲート絶縁膜として機能している。また、第１シリコン酸化膜１０３上に、活性領域１０１と素子分離膜１０２との境界部において、保護絶縁膜１０８が形成されている。
【０１００】
これに対し、本実施形態の場合、領域Ａにおける活性領域１０１と素子分離膜１０２との境界部のみに第１シリコン酸化膜１０３が形成され、その上に保護絶縁膜１０８が形成されている。また、第１シリコン酸化膜１０３よりも内側において、活性領域１０１上に、シリコン酸化膜からなるゲート絶縁膜２０１が形成されている。ゲート絶縁膜２０１は、第１シリコン酸化膜１０３よりも薄い膜である。
【０１０１】
次に、以上のような半導体装置１００ａの製造方法について、以下に説明する。図１０（ａ）〜（ｃ）は、半導体装置１００ａの製造工程を示す図であり、図９（ａ）に対応する断面を示している。図１１（ａ）及び（ｂ）は、図１０（ｃ）に続く製造工程であって、それぞれ図９（ａ）及び（ｂ）に対応する断面を示す。
【０１０２】
初めに、第１の実施形態において図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）と同じ工程を行なう。これにより、図４（ｃ）と同じ図１０（ａ）の構造を得る。
【０１０３】
次に、図１０（ｂ）の工程を行なう。ここでは、フォトリソグラフィにより、ゲート絶縁膜１１１上に、領域Ａ及び領域Ｂを区別するレジストパターン２０２を形成する。具体的には、領域Ｂ上のみにレジストパターン２０２が残される。この後、当該レジストパターン２０２をマスクとして、フッ酸を用いたウェットエッチングを行ない、領域Ａの第１シリコン酸化膜１０３を除去する。この際、保護絶縁膜１０８の下方部分の第１シリコン酸化膜１０３は残存する。
【０１０４】
続いて、図１０（ｃ）の工程を行なう。まず、アンモニア水と過酸化水素水との混合溶液を用いた洗浄におりレジストパターン２０２を除去する。次に、例えば温度が１０００℃程度の酸化性雰囲気下にて、領域Ａにおける活性領域１０１の主面を熱酸化する。これにより、領域Ａの活性領域１０１の主面上に、膜厚が約３ｎｍのシリコン酸化膜からなるゲート絶縁膜２０１が形成される。この際、ゲート絶縁膜２０１は薄い膜であるから、熱酸化量は小さく、シリコン窒化膜からなるサイドウォール形状の保護絶縁膜１０８について、形状に有意の変化は無い。尚、ゲート絶縁膜２０１として、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、アルミニウム酸化膜（ＡｌＯ）又はハフニウム酸化膜（ＨｆＯ）等を形成してもよい。
【０１０５】
続いて、図１１（ａ）及び（ｂ）の工程を行なう。ここでは、領域Ａ及び領域Ｂにおける素子分離膜１０２上、ゲート絶縁膜２０１上、ゲート絶縁膜１１１上及び保護絶縁膜１０８の表面を覆うように、例えば、ＬＰ−ＣＶＤ法による多結晶シリコン膜２０３を形成する。
【０１０６】
次に、領域Ａ及び領域Ｂにおいて、多結晶シリコン膜２０３上に、フォトリソグラフィによりゲート電極１０４を形成するためのレジストパターン２０４（図１に示すゲート電極１０４と同じ形状を有する）を形成する。
【０１０７】
この後、レジストパターン２０４をマスクとして、塩素（Ｃｌ2 ）を主成分とするエッチングガスを用いたドライエッチングを行なうことにより、多結晶シリコン膜２０３の一部を除去して、ゲート電極１０４を形成する。更に、レジストパターン２０４を除去すると、図１と図９（ａ）及び（ｂ）に示す構造が形成され、半導体装置１００ａが製造される。
【０１０８】
半導体装置１００ａは、第１の実施形態の半導体装置１００と同様の効果を有する。更に、領域Ａにおいてゲート絶縁膜（２０１）を形成した後、多結晶シリコン膜（２０３）を形成するまでの工程数が、第１の実施形態の場合に比べて少ない。このことから、領域Ａのゲート絶縁膜２０１表面がウェットエッチングに晒される回数が少なくなるので、ゲート絶縁膜の膜厚安定性が第１の実施形態の場合よりも優れる。従って、トランジスタ特性のばらつきが小さくなり、製造の歩留りも向上する。
【０１０９】
（変形例）
次に、第２の実施形態の変形例を説明する。図７と、図１２（ａ）及び（ｂ）は、本変形例の半導体装置を説明する図である。ここで、図７は図１、図１２（ａ）及び（ｂ）は図９（ａ）及び（ｂ）にそれぞれ対応しており、同じ構成要素には同じ符号を付している。
【０１１０】
第１の実施形態の変形例（図７、図８（ａ）及び（ｂ））と同様に、本変形例の半導体装置において、保護絶縁膜１０８は、活性領域１０１と素子分離膜１０２との境界部のうち、ゲート電極１０４の下方のみに形成されている。これにより、図１、図９（ａ）及び（ｂ）の場合よりも保護絶縁膜１０８によって活性領域１０１に加えられる応力が小さくなる。従って、活性領域１０１における結晶欠陥の発生が抑制され、接合リークを更に低減することができる。
【０１１１】
このような構造を得るためには、図９（ａ）及び（ｂ）の構造を得た後、ゲート電極１０４に覆われていない部分の保護絶縁膜１０８を除去すればよい。
【０１１２】
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態の例示的半導体装置１００ｂの平面構成は、第１の実施形態における例示的半導体装置１００と同じく図１によって表される。断面構成については、図１３（ａ）及び（ｂ）に示されている。つまり、領域Ａ及び領域Ｂにおけるゲート電極の延びる方向に沿う断面（A-A'線及びB-B'線による断面）が図１３（ａ）、これらに直交する方向の断面（C-C'線及びD-D'線による断面）が図１３（ｂ）に示されている。図１３（ａ）及び（ｂ）において、図２（ａ）及び（ｂ）と同じ構成要素については同じ符号を付している。
【０１１３】
第１の実施形態の場合、図２（ａ）及び（ｂ）に示されるように、領域Ａにおいて、活性領域１０１上の全面に第１シリコン酸化膜１０３が形成されており、ゲート絶縁膜として機能している。また、第１シリコン酸化膜１０３上に、活性領域１０１と素子分１０２との境界部において、保護絶縁膜１０８が形成されている。
【０１１４】
これに対し、本実施形態の場合、領域Ａにおける活性領域１０１と素子分離膜１０２の境界部において、活性領域１０１の上面に接するように、保護絶縁膜１０８が形成されている。また、保護絶縁膜１０８よりも内側に隣接するように、活性領域１０１上にシリコン酸化膜からなるゲート絶縁膜３０１が形成されている。
【０１１５】
次に、以上のような半導体装置１００ｂの製造方法について、以下に説明する。図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、図１６（ａ）及び（ｂ）は、半導体装置１００ｂの製造工程を示す図である。図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）は図１３（ａ）に対応する断面を示し、図１６（ｂ）は図１３（ｂ）に対応する断面を示す。
【０１１６】
初めに、図１４（ａ）の工程を行なう。ここでは、ｐ型シリコンからなる半導体基板の上部に素子分離膜１０２を形成し、領域Ａ及び領域Ｂにそれぞれ活性領域１０１を区画する。この際、素子分離膜１０２は、活性領域１０１上面よりも突出して形成されている。更に、活性領域１０１に、トランジスタの閾値電圧制御用の不純物をイオン注入により導入する。但し、当該イオン注入は、以下に述べるシリコン窒化膜３０２の形成後、又は、シリコン酸化膜３０３の形成後に行なっても良い。
【０１１７】
次に、例えば堆積温度７００℃程度のＬＰ−ＣＶＤ法により、活性領域１０１上及び素子分離膜１０２上に、膜厚が約１５ｎｍのシリコン窒化膜３０２を堆積する。次に、当該シリコン窒化膜３０２上に、ＬＰ−ＣＶＤ法により膜厚が約３０ｎｍのシリコン酸化膜３０３を形成する。但し、シリコン酸化膜３０３は、ＬＰ−ＣＶＤ法に代えて、シリコン窒化膜１２１に対し、温度が１０００℃程度の酸化性雰囲気下における熱酸化を行なうことにより形成しても良い。
【０１１８】
続いて、図１４（ｂ）の工程を行なう。まず、フォトリソグラフィ法により、第２シリコン酸化膜１２２上に領域Ａ及び領域Ｂを区別する（領域Ａを覆う）レジストパターンを形成する（図示は省略）。当該レジストパターンをマスクとして、例えばフッ酸を用いたウェットエッチングを行ない、領域Ｂのシリコン酸化膜３０３を除去する。
【０１１９】
次に、アンモニア水と過酸化水素水との混合溶液を用いた洗浄により、レジストパターンを除去する。更に、燐酸を用いたウェットエッチングにより、領域Ｂにおけるシリコン窒化膜３０２を除去する。このとき、領域Ａのシリコン窒化膜３０２は、シリコン酸化膜３０３によって覆われているので除去されない。
【０１２０】
続いて、図１４（ｃ）の工程を行なう。例えば、温度が９００℃程度の酸化性雰囲気下において熱酸化を行なうことにより、領域Ｂの活性領域１０１の主面上に、膜厚の大きい（例えば、約２０ｎｍの）第３シリコン酸化膜（ゲート絶縁膜１１１）を形成する。この際、領域Ａのシリコン窒化膜３０２は、表面がシリコン酸化膜３０３によって覆われているので、熱酸化されることはない。
【０１２１】
続いて、図１５（ａ）の工程を行なう。まず、フォトリソグラフィにより、領域Ａ及び領域Ｂを定義する（具体的には、領域Ｂのみを覆う）レジストパターン３０４を形成する。次に、当該レジストパターン３０４をマスクとして、フルオロカーボンを主成分とするエッチングガスを用いるドライエッチングを行ない、シリコン酸化膜３０３をエッチバックする。これにより、これにより、領域Ａにおける素子分離膜１０２と活性領域１０１との境界部付近に、シリコン窒化膜３０２の側面を覆うようにシリコン酸化膜３０３の一部を残し、サイドウォール３０５とする。
【０１２２】
尚、サイドウォール３０５を形成するには、前記ドライエッチングとは異なる方法、例えば、フッ酸を用いたウェットエッチングを行なっても良い。但し、ドライエッチングを用いた方が、安定した形状のサイドウォール３０５を形成することができる。
【０１２３】
続いて、図１５（ｂ）の工程を行なう。まず、アンモニア水と過酸化水素水との混合溶液を用いた洗浄により、レジストパターン３０４を除去する。次に、燐酸を用いたウェットエッチングにより、領域Ａにおけるシリコン窒化膜３０２の一部を除去する。この際、サイドウォール３０５がマスクとなり、その直下のシリコン窒化膜３０２が活性領域１０１と素子分離膜１０２との境界部上に残存して、サイドウォール形状の保護絶縁膜１０８となる。
【０１２４】
続いて、図１５（ｃ）の工程を行なう。例えば、温度が１０００℃程度の酸化性雰囲気下にて、領域Ａにおける活性領域１０１の主面を熱酸化する。これにより、領域Ａの活性領域１０１の主面上に、膜厚が約３ｎｍのシリコン酸化膜からなるゲート絶縁膜３０１が形成される。この際、ゲート絶縁膜３０１は薄い膜であるから、熱酸化量は小さく、シリコン窒化膜からなるサイドウォール形状の保護絶縁膜１０８について、形状に有意の変化は無い。尚、ゲート絶縁膜３０１として、シリコン酸化膜に代えて、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、アルミニウム酸化膜（ＡｌＯ）又はハフニウム酸化膜（ＨｆＯ）等を形成してもよい。
【０１２５】
続いて、図１６（ａ）及び（ｂ）の工程を行なう。ここでは、領域Ａ及び領域Ｂにおける素子分離膜１０２上、ゲート絶縁膜３０１上、ゲート絶縁膜１１１上及び保護絶縁膜１０８の表面を覆うように、例えば、ＬＰ−ＣＶＤ法による多結晶シリコン膜３０６を形成する。
【０１２６】
次に、領域Ａ及び領域Ｂにおいて、多結晶シリコン膜３０６上に、フォトリソグラフィによりゲート電極１０４を形成するためのレジストパターン３０７（図１に示すゲート電極１０４と同じ形状を有する）を形成する。
【０１２７】
この後、レジストパターン３０７をマスクとして、塩素（Ｃｌ2 ）を主成分とするエッチングガスを用いたドライエッチングを行なうことにより、多結晶シリコン膜３０６の一部を除去して、ゲート電極１０４を形成する。更に、レジストパターン３０７を除去すると、図１と図１３（ａ）及び（ｂ）に示す構造が形成され、半導体装置１００ｂが製造される。
【０１２８】
半導体装置１００ｂは、第１の実施形態の半導体装置１００と同様の効果を有する。更に、領域Ａにおいてゲート絶縁膜（３０１）を形成した後、多結晶シリコン膜（３０５）を形成するまでの工程数が、第１の実施形態の場合に比べて少ない。このことから、領域Ａのゲート絶縁膜３０１表面がウェットエッチングに晒される回数が少なくなるので、ゲート絶縁膜の膜厚安定性が第１の実施形態の場合よりも優れる。従って、トランジスタ特性のばらつきが小さくなり、製造の歩留りも向上する。
【０１２９】
更に、活性領域１０１とシリコン窒化膜３０２との間にシリコン酸化膜を形成しないので、第１の実施形態及び第２の実施形態に比べて工程が簡略であり、生産コストの面でも有利である。
【０１３０】
（変形例）
次に、第３の実施形態の変形例を説明する。図７と、図１７（ａ）及び（ｂ）は、本変形例の半導体装置を説明する図である。ここで、図７は図１、図１７（ａ）及び（ｂ）は図９（ａ）及び（ｂ）にそれぞれ対応しており、同じ構成要素には同じ符号を付している。
【０１３１】
第１及び第２の実施形態の変形例と同様に、本変形例の半導体装置において、保護絶縁膜１０８は、活性領域１０１と素子分離膜１０２との境界部のうち、ゲート電極１０４の下方のみに形成されている。これにより、図１、図１３（ａ）及び（ｂ）の場合よりも保護絶縁膜１０８によって活性領域１０１に加えられる応力が小さくなる。従って、活性領域１０１における結晶欠陥の発生が抑制され、接合リークを更に低減することができる。
【０１３２】
このような構造を得るためには、図１３（ａ）及び（ｂ）の構造を得た後、ゲート電極１０４に覆われていない部分の保護絶縁膜１０８を除去すればよい。
【産業上の利用可能性】
【０１３３】
以上に説明した通り、本開示の半導体装置及びその製造方法は、ゲート絶縁膜の膜厚が互いに異なる複数種類のトランジスタを備える半導体装置において、オフリークを低減すると共に、少なくとも一種類のトランジスタにおいて狭チャネル効果を抑制することができる。これにより、特に、同一半導体基板上に厚いゲート酸化膜を有するトランジスタと薄いゲート酸化膜を有するトランジスタを併設する半導体装置及びその製造方法として有用である。
【符号の説明】
【０１３４】
１００      半導体装置
１００ａ    半導体装置
１００ｂ    半導体装置
１０１      活性領域
１０２      素子分離膜
１０３      第１シリコン酸化膜
１０４      ゲート電極
１０５      ソース領域
１０６      ドレイン領域
１０７      チャネル領域
１０８      保護絶縁膜
１１１      ゲート絶縁膜
１２１      シリコン窒化膜
１２２      第２シリコン酸化膜
１２３      レジストパターン
１２４      レジストパターン
１２５      第１サイドウォール
１２６      多結晶シリコン膜
１２７      レジストパターン
１３１      実線
１３２      破線
１３３      実線
１３４      破線
２０１      ゲート絶縁膜
２０２      レジストパターン
２０３      多結晶シリコン膜
２０４      レジストパターン
３０１      ゲート絶縁膜
３０２      シリコン窒化膜
３０３      シリコン酸化膜
３０４      レジストパターン
３０５      サイドウォール
３０６      多結晶シリコン膜
３０７      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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