(57)【要約】【課題】能動素子に発生するオフセット電圧の影響を少なくすることのできるローパスフィルタ回路を提供する。【解決手段】実施形態のローパスフィルタ回路１は、抵抗Ｒと、一端が接地端子に接続されたキャパシタＣと、Ｇｍアンプ１１と、Ｇｍアンプ１２とを備える。Ｇｍアンプ１１は、非反転入力端子にキャパシタＣの他端が接続され反転入力端子に自身の出力端子ＯＴ１が接続された入力差動対ＤＰ１を有し、出力端子ＯＴ１に抵抗Ｒが接続される。Ｇｍアンプ１２は、非反転入力端子にＧｍアンプ１１の出力端子ＯＴ１が接続され反転入力端子に自身の出力端子ＯＴ２が接続された入力差動対ＤＰ２を有し、出力端子ＯＴ２にキャパシタＣの他端が接続される。【選択図】  図１
2013038669.tif 000002
【特許請求の範囲】
【請求項１】
抵抗と、
一端が接地端子に接続されたキャパシタと、
非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第１の入力差動対を有し、出力端子に前記抵抗が接続された第１のＧｍアンプと、
非反転入力端子に前記第１のＧｍアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第２の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続された第２のＧｍアンプと
を備え、
前記第１の入力差動対と前記第２の入力差動対とが共通の電流源に接続され、
前記第１の入力差動対を構成するＭＯＳトランジスタの寸法と前記第２の入力差動対を構成するＭＯＳトランジスタの寸法の比がＮ：１である
ことを特徴とするローパスフィルタ回路。
【請求項２】
抵抗と、
一端が接地端子に接続されたキャパシタと、
非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第１の入力差動対を有し、出力端子に前記抵抗が接続された第１のＧｍアンプと、
非反転入力端子に前記第１のＧｍアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第２の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続された第２のＧｍアンプと
を備えることを特徴とするローパスフィルタ回路。
【請求項３】
前記第１の入力差動対と前記第２の入力差動対とが共通の電流源に接続され、
前記第１の入力差動対を構成するＭＯＳトランジスタの寸法と前記第２の入力差動対を構成するＭＯＳトランジスタの寸法の比がＮ：１である
ことを特徴とする請求項２に記載のローパスフィルタ回路。
【請求項４】
前記第１の入力差動対と前記第２の入力差動対とに並列に接続され、ミラー比がＮ：１のカレントミラー回路をさらに備え、
前記カレントミラー回路が、前記抵抗に流れる入力電流を１／Ｎに圧縮して前記キャパシタへ出力することを特徴とする請求項２に記載のローパスフィルタ回路。
【請求項５】
前記第１のＧｍアンプおよび前記第２のＧｍアンプが、
フォールデッドカスコード型構成を有する
ことを特徴とする請求項４に記載のローパスフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ローパスフィルタ回路に関する。
【背景技術】
【０００２】
スイッチングレギュレータでは、出力電圧を安定化させる帰還回路として、出力電圧と基準電圧とを比較し、その差をエラー電圧として出力するエラーアンプが用いられる。このエラーアンプは、例えば、出力電圧と基準電圧の差電圧を電流へ変化するＧｍアンプと、Ｇｍアンプの出力電流を積分する積分器により構成される。この積分器を受動素子で構成する場合、抵抗とキャパシタによる１次のローパスフィルタ回路が用いられる。
【０００３】
ところが、ローパスフィルタ回路のカットオフ周波数が低い場合、大容量のキャパシタが必要となる。例えば、カットオフ周波数を１ｋＨｚ以下に設定するには、キャパシタの容量値として２ｎＦ程度が必要になる。しかし、キャパシタ形成に必要なチップ面積からすると、集積回路として実現可能な容量値は数十ｐＦ程度が限界である。
【０００４】
そのため、従来、電流圧縮回路によりキャパシタに流す電流を１／Ｎに圧縮し、キャパシタの見掛け上の容量値をＮ倍に増大させることが行われている。しかし、従来の電流圧縮回路は、カレントミラー回路を複雑に組み合わせた回路となっており、能動素子に発生するオフセット電圧の影響を受けやすい、という問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−８５９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が解決しようとする課題は、能動素子に発生するオフセット電圧の影響を少なくすることのできるローパスフィルタ回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態のローパスフィルタ回路は、抵抗と、一端が接地端子に接続されたキャパシタと、第１のＧｍアンプと、第２のＧｍアンプとを備える。前記第１のＧｍアンプは、非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第１の入力差動対を有し、出力端子に前記抵抗が接続される。前記第２のＧｍアンプは、非反転入力端子に前記第１のＧｍアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第２の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るローパスフィルタ回路の構成の例を示す回路図。
【図２】第１の実施形態のローパスフィルタ回路を構成するＧｍアンプに電流源から流れる電流を示す図。
【図３】第１の実施形態のローパスフィルタ回路に流れる入力電流と出力電流を示す図。
【図４】本発明の第２の実施形態に係るローパスフィルタ回路の構成の例を示す回路図
【図５】本発明の実施形態に係るローパスフィルタ回路の応用回路例を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、ＭＯＳトランジスタで構成された、本発明の第１の実施形態に係るローパスフィルタ回路の例を示す回路図である。
【００１１】
本実施形態のローパスフィルタ回路１は、抵抗Ｒと、一端が接地端子ＧＮＤに接続されたキャパシタＣと、非反転入力端子にキャパシタＣの他端が接続され、反転入力端子に自身の出力端子ＯＴ１が接続された入力差動対ＤＰ１（第１の入力差動対）を有し、出力端子ＯＴ１に抵抗Ｒが接続されたＧｍアンプ１１（第１のＧｍアンプ）と、非反転入力端子にＧｍアンプ１１の出力端子ＯＴ１が接続され、反転入力端子に自身の出力端子ＯＴ２が接続された入力差動対ＤＰ２（第２の入力差動対）を有し、出力端子ＯＴ２にキャパシタＣの他端が接続されたＧｍアンプ１２（第２のＧｍアンプ）と、を備える。
【００１２】
Ｇｍアンプ１１は、入力差動対ＤＰ１が、ＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２により構成される。入力差動対ＤＰ１は、ＰＭＯＳトランジスタＰ１１のゲート端子が反転入力端子であり、ＰＭＯＳトランジスタＰ１２のゲート端子が非反転入力端子である。
【００１３】
また、Ｇｍアンプ１１は、ＮＭＯＳトランジスタＮ１１とＮＭＯＳトランジスタＮ１２により構成され、入力差動対ＤＰ１に接続されるカレントミラー回路ＣＭ１を有する。
【００１４】
Ｇｍアンプ１２は、入力差動対ＤＰ２が、ＰＭＯＳトランジスタＰ２１とＰＭＯＳトランジスタＰ２２により構成される。入力差動対ＤＰ２は、ＰＭＯＳトランジスタＰ２１のゲート端子が反転入力端子であり、ＰＭＯＳトランジスタＰ２２のゲート端子が非反転入力端子である。
【００１５】
また、Ｇｍアンプ１２は、ＮＭＯＳトランジスタＮ２１とＮＭＯＳトランジスタＮ２２により構成され、入力差動対ＤＰ２に接続されるカレントミラー回路ＣＭ２を有する。
【００１６】
本実施形態のローパスフィルタ回路１では、入力差動対ＤＰ１と入力差動対ＤＰ２とが共通の電流源Ｉ１に接続される。
【００１７】
また、入力差動対ＤＰ１を構成するＰＭＯＳトランジスタＰ１１、Ｐ１２の寸法と、入力差動対ＤＰ２を構成するＰＭＯＳトランジスタＰ２１、Ｐ２２の寸法の比がＮ：１である。
【００１８】
すなわち、ＰＭＯＳトランジスタＰ２１、Ｐ２２のゲート長をＬ、ゲート幅をＷとして、ＰＭＯＳトランジスタＰ２１、Ｐ２２の寸法をＷ／Ｌと表すと、ＰＭＯＳトランジスタＰ２１、Ｐ２２の寸法はＮ・（Ｗ／Ｌ）である。
【００１９】
本実施形態における、Ｇｍアンプ１１のトランスコンダクタンスｇｍ１１およびＧｍアンプ１２のトランスコンダクタンスｇｍ１２は、以下のように算出される。
【００２０】
いま、図２に示すように、電流源Ｉ１の出力電流をＩｒｅｆとし、電流源Ｉ１からＧｍアンプ１１の入力差動対ＤＰ１へ流れる電流をＩ１、Ｇｍアンプ１２の入力差動対ＤＰ２へ流れる電流をＩ２とする。入力差動対ＤＰ１、ＤＰ２を構成するＰＭＯＳトランジスタ
の寸法の比がＮ：１であるので、入力差動対ＤＰ１、ＤＰ２に流れる電流Ｉ１、Ｉ２の比もＮ：１となる。したがって、電流Ｉ１、Ｉ２は、
Ｉ１＝Ｎ／（Ｎ＋１）・Ｉｒｅｆ
Ｉ２＝１／（Ｎ＋１）・Ｉｒｅｆ
となる。
【００２１】
この電流Ｉ１、Ｉ２は、入力差動対ＤＰ１、ＤＰ２を構成するＰＭＯＳトランジスタへ２分される。すなわち、入力差動対ＤＰ１を構成するＰＭＯＳトランジスタＰ１１、Ｐ１２へはドレイン電流としてＩ１／２が流れ、入力差動対ＤＰ２を構成するＰＭＯＳトランジスタＰ２１、Ｐ２２へはドレイン電流としてＩ２／２が流れる。
【００２２】
ここで、ＭＯＳトランジスタのトランスコンダクタンスは、ドレイン電流をＩｄ、電流利得係数をβとすると、
ｇｍ＝√（２・Ｉｄ・β）
と表される。ただし、β＝Ｗ／Ｌ・μ・Ｃｏｘ、Ｗ：ゲート幅、Ｌ：ゲート長、μ：移動度、Ｃｏｘ：ゲート酸化膜単位容量、である。
【００２３】
そこで、入力差動対ＤＰ２を構成するＰＭＯＳトランジスタＰ２１、Ｐ２２の電流利得係数をβ０として、Ｇｍアンプ１２のトランスコンダクタンスｇｍ１２を求めると、
ｇｍ１２＝２・（√（２・Ｉ２／２・β０））／２
＝√（１／（Ｎ＋１）・Ｉｒｅｆ・β０）
となる。
【００２４】
また、Ｇｍアンプ１１のトランスコンダクタンスｇｍ１１は、電流利得係数がＮ・β０であるので、
ｇｍ１１＝２・（√（２・Ｉ１／２・Ｎ・β０））／２
＝√（Ｎ２／（Ｎ＋１）・Ｉｒｅｆ・β０）
＝Ｎ・√（１／（Ｎ＋１）・Ｉｒｅｆ・β０）
と表わされる。これより、トランスコンダクタンスｇｍ１１とｇｍ１２の間には、
ｇｍ１１＝Ｎ・ｇｍ１２
との関係が成り立つ。
【００２５】
ここで、図３に示すように、Ｇｍアンプ１１には入力電流Ｉｉｎが流れ、Ｇｍアンプ１２には、出力電流Ｉｏｕｔが流れる。このとき、Ｇｍアンプ１１およびＧｍアンプ１２は、入力電圧（Ｉｉｎ／ｇｍ１１）に一致するよう出力電圧（Ｉｏｕｔ／ｇｍ１２）を変化させる。
【００２６】
したがって、入力電流Ｉｉｎと出力電流Ｉｏｕｔとの間には、
Ｉｉｎ／ｇｍ１１＝Ｉｏｕｔ／ｇｍ１２
の関係が成り立つ。
【００２７】
これより、出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝（ｇｍ１２／ｇｍ１１）・Ｉｉｎ
＝１／Ｎ・Ｉｉｎ
と表される。
【００２８】
すなわち、出力電流Ｉｏｕｔは、入力電流Ｉｉｎの１／Ｎとなる。このことは、キャパシタＣへの充放電電流である出力電流Ｉｏｕｔが、入力電流Ｉｉｎに対して１／Ｎに圧縮されることを意味する。
【００２９】
このような本実施形態によれば、能動素子の数の少ない、非常に簡単な回路構成で、キャパシタＣへの充放電電流を、入力電流に対して１／Ｎに圧縮することができる。回路を構成する能動素子の数が少ないので、能動素子に発生するオフセット電圧の影響を少なくすることができる。
【００３０】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るローパスフィルタ回路の構成の例を示す回路図である。この回路は、Ｇｍアンプ１１、１２を、それぞれフォールデッドカスコード型で構成している。
【００３１】
本実施形態のローパスフィルタ回路２では、Ｇｍアンプ１１が、入力差動対ＤＰ１と、入力差動対ＤＰ１の電流を折り返す折り返し回路ＦＤ１と、折り返し回路ＦＤ１のアクティブロードＡＬ１と、を有し、Ｇｍアンプ１２が、入力差動対ＤＰ２と、入力差動対ＤＰ２の電流を折り返す折り返し回路ＦＤ２と、折り返し回路ＦＤ２のアクティブロードＡＬ２と、を有する。
【００３２】
入力差動対ＤＰ１は、電流Ｉｒｅｆを出力する電流源Ｉ１１に接続されたＰＭＯＳトランジスタＰ３１、Ｐ３２により構成される。
【００３３】
折り返し回路ＦＤ１は、ＮＭＯＳトランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４により構成される。また、アクティブロードＡＤ１は、ＰＭＯＳトランジスタＰ３３、Ｐ３４、Ｐ３５、Ｐ３６により構成されるカレントミラー回路である。
【００３４】
同様に、入力差動対ＤＰ２は、電流Ｉｒｅｆを出力する電流源Ｉ１２に接続されたＰＭＯＳトランジスタＰ４１、Ｐ４２により構成される。
【００３５】
折り返し回路ＦＤ２は、ＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３、Ｎ４４により構成される。また、アクティブロードＡＤ２は、ＰＭＯＳトランジスタＰ４３、Ｐ４４、Ｐ４５、Ｐ４６により構成されるカレントミラー回路である。
【００３６】
折り返し回路ＦＤ１、ＦＤ２の各ＮＭＯSトランジスタには、電流源Ｉ１００に接続されたＮＭＯＳトランジスタＮ１０１、Ｎ１０２によりバイアス電圧が供給される。
【００３７】
本実施形態のローパスフィルタ回路２は、Ｇｍアンプ１１、１２に対して、入力差動対ＤＰ１、ＤＰ２に並列に接続されたカレントミラー回路をさらに備える。
【００３８】
このカレントミラー回路は、入力差動対ＤＰ１のＰＭＯＳトランジスタＰ３２と共通ゲート入力を有し、ＰＭＯＳトランジスタＰ３２に並列に接続されたＰＭＯＳトランジスタＰ５１と、入力差動対ＤＰ２のＰＭＯＳトランジスタＰ４２と共通ゲート入力を有し、ＰＭＯＳトランジスタＰ４２に並列に接続されたＰＭＯＳトランジスタＰ５２と、ＰＭＯＳトランジスタＰ５１、Ｐ５２の出力に、帰還差動としてのＰＭＯＳトランジスタＰ５３、Ｐ５４と、カレントミラー出力を構成するＮＭＯＳトランジスタＮ５１、Ｎ５２、Ｎ５３と、を配置したものである。
【００３９】
ここで、このカレントミラー回路はミラー比がＮ：１のカレントミラー回路であり、ＰＭＯＳトランジスタＰ５３とＰ５４のトランジスタサイズ比がＮ：１に設定されている。
【００４０】
これにより、ＮＭＯＳトランジスタＮ５１からキャパシタＣへの出力電流Ｉｏｕｔは、抵抗Ｒに流れる入力電流Ｉｉｎの１／Ｎに圧縮される。
【００４１】
このような本実施例によれば、入力差動対ＤＰ１が電流源Ｉ１１、入力差動対ＤＰ２が電流源Ｉ１２にそれぞれ接続されるので、入力差動対ＤＰ１、ＤＰ２のソース・ドレイン間電圧が揃い、入力差動対間で発生するオフセット電圧を圧縮することができる。また、キャパシタＣへの出力電流Ｉｏｕｔを発生させるカレントミラー回路は、入力動作電位と出力動作電位が揃うので、カレントミラー比オフセットを低減させることができる。
【００４２】
（応用回路例）
図５に、本発明の実施形態のローパスフィルタ回路の応用回路例を示す。ここでは、本発明の第１の実施形態のローパスフィルタ回路１をスイッチングレギュレータ回路に用いた例を示す。
【００４３】
図５に示すスイッチングレギュレータ回路は、負荷ＲＬへの出力電圧がフィードバックされる端子ＮＦの電圧と基準電圧Ｖｒｅｆとの差を出力するエラーアンプ１００と、エラーアンプ１００の出力電圧と三角波発生器３００から出力される三角波の振幅とを比較してＰＷＭ波を生成し、インダクタンスＬを介して接続されているキャパシタＣへの充電期間を制御するコンパレータ２００と、を有する。
【００４４】
ここで、エラーアンプ１００は、端子ＮＦへのフィードバック電圧と基準電圧Ｖｒｅｆとの差電圧を電流へ変換するＧｍアンプ１０１と、Ｇｍアンプ１０１の出力電流を積分する積分回路で構成されるものとする。
【００４５】
図５に示す例では、エラーアンプ１００を構成する積分回路に、本発明の第１の実施形態のローパスフィルタ回路１を用いたものである。なお、ローパスフィルタ回路１の代わりに、第２の実施形態のローパスフィルタ回路２を用いるようにしてもよい。
【００４６】
本発明の実施形態のローパスフィルタ回路を用いることにより、積分回路に要求される時定数が大きくても、キャパシタの容量値を小さくすることができ、スイッチングレギュレータ回路を１チップの集積回路として実現することができる。
【００４７】
以上説明した少なくとも１つの実施形態のローパスフィルタ回路によれば、能動素子に発生するオフセット電圧の影響を少なくすることができる。
【００４８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１、２  ローパスフィルタ回路
１１、１２  Ｇｍアンプ
Ｒ  抵抗
Ｃ  キャパシタ
Ｉ１、Ｉ２、Ｉ１１、Ｉ１２、Ｉ１００  電流源
ＤＰ１、ＤＰ２  入力差動対
ＣＭ１、ＣＭ３  カレントミラー回路
ＦＤ１、ＦＤ２  折り返し回路
ＡＬ１、ＡＬ２  アクティブロード
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１〜Ｐ３６、Ｐ４１〜Ｐ４６、Ｐ５１〜Ｐ５４  ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ３１〜Ｎ３４、Ｎ４１〜Ｎ４４、Ｎ５１〜Ｎ５３、Ｎ１０１、Ｎ１０２  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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