(57)【要約】【課題】  本発明が解決しようとする課題は、半導体フォトリレーを簡易なプロセスで作製できる構造を備えた半導体装置及びその製造方法を提供することである。【解決手段】  実施形態の半導体装置は半導体基板と、前記半導体基板上に設けられた発光素子と、前記発光素子と離間し、前記半導体基板の前記発光素子が形成された面と同一面上に設けられた受光素子と、前記発光素子と電気的に絶縁されるように、前記半導体基板の前記発光素子が形成された面と同一面上に設けられたスイッチング素子と、を有する。  実施形態の半導体装置の製造方法は、半導体基板上の同一面上に発光素子とスイッチング素子を形成し、前記発光素子と電気的に絶縁されるように受光素子を形成する工程と、前記発光素子と前記スイッチング素子とが離間するようにエッチングを行う工程と、を有する。【選択図】図１
2013191705.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた発光素子と、
前記発光素子と離間し、前記半導体基板の前記発光素子が形成された面と同一面上に設けられた受光素子と、
前記発光素子と電気的に絶縁されるように、前記半導体基板の前記発光素子が形成された面と同一面上に設けられたスイッチング素子と、
を有する半導体装置。
【請求項２】
絶縁層を介して前記発光素子と前記受光素子が積層された請求項１に記載された半導体装置。
【請求項３】
前記絶縁層を介して前記発光素子上に複数の前記受光素子が直列接続して設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記発光素子と前記受光素子が離間するように前記半導体基板の同一面上に設けられた請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記半導体基板は窒化ガリウム基板またはサファイア基板である請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
半導体基板上の同一面上に発光素子とスイッチング素子を形成し、前記発光素子と電気的に絶縁されるように受光素子を形成する工程と、
前記発光素子と前記スイッチング素子とが離間するようにエッチングを行う工程と、
を有する半導体装置の製造方法。
【請求項７】
絶縁層を介して前記発光素子と前記受光素子を積層する工程を有する請求項６に記載された半導体装置の製造方法。
【請求項８】
前記絶縁層を介して前記発光素子上に複数の直列接続した前記受光素子を形成する工程を有する請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記発光素子と前記受光素子が離間するように前記半導体基板の同一面上に設けられた請求項６乃至８のいずれか一に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板は窒化ガリウム基板またはサファイア基板である請求項６乃至９のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体フォトリレーは、発光素子（入力側）と受光素子（出力側）を電気的に絶縁しつつ光学的に結合させたデバイスであり、受光素子は例えば、フォトダイオード（Photo Diode；ＰＤ）とスイッチング素子であるトランジスタ（ＭＯＳＦＥＴ）で構成される。半導体フォトリレーは入力と出力の間を電気的に絶縁することができるため、接地電位の異なる回路間の信号インターフェイスとして広く用いられている。
【０００３】
半導体フォトリレーは一般に、発光素子(ＬＥＤ)、フォトダイオード(ＰＤ)、及びトランジスタ（ＭＯＳＦＥＴ）を個別に作成する工程と、それらを一つのチップに組み立てる工程とに分かれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２１７１４７号公報
【特許文献２】特開２０００−３１５８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体フォトリレーを簡易なプロセスで作製できる構造を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は半導体基板と、前記半導体基板上に設けられた発光素子と、前記発光素子と離間し、前記半導体基板の前記発光素子が形成された面と同一面上に設けられた受光素子と、前記発光素子と電気的に絶縁されるように、前記半導体基板の前記発光素子が形成された面と同一面上に設けられたスイッチング素子と、を有する。
【０００７】
実施形態の半導体装置の製造方法は、半導体基板上の同一面上に発光素子とスイッチング素子を形成し、前記発光素子と電気的に絶縁されるように受光素子を形成する工程と、前記発光素子と前記スイッチング素子とが離間するようにエッチングを行う工程と、を有する。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る半導体装置１ａの断面構造を示す断面図。
【図２】一実施形態に係る半導体装置１ａの回路構成を示す回路図。
【図３】一実施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図。
【図４】一実施形態の変形例に係る半導体装置１ｂの断面構造を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【００１０】
[一実施形態]
（半導体装置１ａの構造）
一実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説明する。図１は一実施形態に係る半導体装置１ａの断面構造を示す断面図、図２は一実施形態に係る半導体装置１ａの回路構成を示す回路図を示している。
【００１１】
図１、２に示すように半導体装置１ａはＧａＮ基板２（半導体基板）、発光ダイオード素子３（発光素子）、フォトダイオード素子４（受光素子）、及び出力トランジスタ素子５（スイッチング素子）を有する。発光ダイオード素子３は、ｎ型ＡｌＧａＮ層１１ａ、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、ｐ型ＧａＮ層１４、アノード電極１５、及びカソード電極１６を有する。フォトダイオード素子４はｎ型ＧａＮ層１８、ｐ型ＧａＮ層１９、アノード電極２０、及びカソード電極２１を有する。出力トランジスタ素子５はｎ型ＡｌＧａＮ層１１ｂ、ソース電極２２、ゲート電極２３、及びドレイン電極２４を有する。
【００１２】
発光ダイオード素子３の構造について説明する。まず、ＧａＮ基板２上にＧａＮバッファ層１０ａが設けられる。ＧａＮバッファ層１０ａの上にｎ型ＡｌＧａＮ層１１ａ、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、及びｐ型ＧａＮ層１４の順にそれぞれ設けられる。そして、ｐ型ＧａＮ層１４にはアノード電極１５、ｎ型ＡｌＧａＮ層１１ａにはカソード電極１６が接続される。
【００１３】
フォトダイオード素子４の構造について説明する。前述した多層膜で構成される発光ダイオード素子３の上、すなわち、ｐ型ＧａＮ層１４の上に素子３と４を電気的に絶縁するＧａＮ絶縁層１７を設ける。ＧａＮ絶縁層１７の上にｎ型ＧａＮ層１８、及びｐ型ＧａＮ層１９の順に設けられる。ｐ型ＧａＮ層１９にはアノード電極２０、ｎ型ＧａＮ層１８にはカソード電極２１が接続される。すなわち、フォトダイオード素子４は発光ダイオード素子３の上にＧａＮ絶縁層１７を介して設けられた積層構造となっている。
【００１４】
出力トランジスタ素子５の構造について説明する。出力トランジスタ素子５は、発光ダイオード素子３及びフォトダイオード素子４と離間して、ＧａＮ基板２上に設けられる。まず、ＧａＮ基板２上にＧａＮバッファ層１０ｂが設けられる。ＧａＮバッファ層１０ｂの上にｎ型ＡｌＧａＮ層１１ｂが設けられ、そのｎ型ＡｌＧａＮ層１１ｂにはソース電極２２、ゲート電極２３、及びドレイン電極２３が接続される。
【００１５】
なお、出力トランジスタ素子５は高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）である。一般に、ＧａＮを高濃度チャネル層とするＨＥＭＴではノーマリオン動作となるため、本実施形態の説明においても、出力トランジスタ素子５はノーマリオン動作することを前提に説明する。
【００１６】
図１では省略してあるが、発光ダイオード素子３のアノード電極１５とカソード電極１６は、発光ダイオード素子３の駆動信号、すなわちリレー駆動信号を受信する。また、フォトダイオード素子４のアノード電極２０は出力トランジスタ素子５のソース電極２２と接続され、カソード電極２１はゲート電極２３と接続される。
【００１７】
以上説明したように、半導体装置１ａはＧａＮ基板２上に発光ダイオード素子３、フォトダイオード素子４、及び出力トランジスタ素子５が一体形成された半導体フォトリレー構造を有することを特徴とする。
【００１８】
（半導体装置１ａの動作）
半導体装置１ａの動作について説明する。
【００１９】
まず、半導体装置１ａの入力端子に電圧が印加されると発光ダイオード素子３が入力電圧（電流）に応じた強度で発光する。この光が電気的絶縁膜１７を介してフォトダイオード素子４に照射されることにより、フォトダイオード素子４に光起電力が生じる。
【００２０】
フォトダイオード素子４のカソード電極２１とアノード電極２０はそれぞれ出力トランジスタ素子５のゲート電極２３とソース電極２２に金ワイヤー等の金属配線で電気的につながっている。そのため、フォトダイオード素子４に光が照射されるとその光量に応じた起電力により、出力トランジスタ素子５のゲート電極２３がソース電極２２に対しマイナス電位になる。ゲート電極２３がマイナス電位になると、ゲート電極２３下の二次元電子ガス層がゲートのマイナス電位と反発し排除される。その結果、出力トランジスタ素子５は「オフ状態」となって、出力トランジスタ素子５のドレイン電極２４とソース電極２２の間に電流は流れなくなる。すなわち、出力端子に電流は流れない。
【００２１】
一方、半導体装置１ａの入力端子への印加電圧（電気信号）が無くなると、発光ダイオード素子３に流れる電流がゼロとなり、発光ダイオード素子３から光は出ない。すなわちフォトダイオード素子４からの光電流は消滅して、ゲート電極２３とソース電極２２は同電位になる。この状態ではゲート電極下２３に二次元電子ガスが広がり出力トランジスタ素子５が「オン状態」となって、出力トランジスタ素子５のドレイン電極２４とソース電極２２の間に電流が流れるようになる。すなわち、出力端子に電流が流れる。
【００２２】
以上説明したメカニズムにより半導体装置１ａは、入力端子に印加された電圧（電流）の強さに応じて出力トランジスタ５を制御できる。つまり半導体装置１ａを使えば入力と出力を電気的に分離しつつ、入力信号で出力信号を制御できる。
【００２３】
（半導体装置１ａの製造方法）
半導体装置１ａの製造方法について説明する。図３は一実施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図を示している。
【００２４】
まず、図３の（ａ）に示すように、塩酸等で基板洗浄処理を施したＧａＮ基板２を用意する。
【００２５】
次に、図３の（ｂ）に示すように、ＧａＮ基板２上に例えば有機金属気相成長法（Metal Organic Chemical Vapor Deposition；以下、ＭＯＣＶＤ法という。）により、ＧａＮバッファ層１０、ｎ型ＡｌＧａＮ層１１、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、ｐ型ＧａＮ層１４、ＧａＮ絶縁層１７、ｎ型ＧａＮ層１８、及びｐ型ＧａＮ層１９の順に成膜される。
【００２６】
そして、図３の（ｃ）に示すように、所望の形状となるようにエッチングした後、ｐ型ＧａＮ層１４にアノード電極１５、ｎ型ＡｌＧａＮ層１１ａにカソード電極１６、ｐ型ＧａＮ層１９にアノード電極２０、ｎ型ＧａＮ層１８にカソード電極２１、及びｎ型ＡｌＧａＮ層１１ｂにソース電極２２とゲート電極２３とドレイン電極２４を形成する。
【００２７】
なお、上記説明において、一例としてＭＯＣＶＤ法による成膜方法を挙げたが、これに限らず、ＡＬＤ法、スパッタ法、物理気相成長（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。
【００２８】
また、上記説明では、ＧａＮバッファ層１０、ｎ型ＡｌＧａＮ層１１、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、ｐ型ＧａＮ層１４、ＧａＮ絶縁層１７、ｎ型ＧａＮ層１８、及びｐ型ＧａＮ層１９を全て成膜後に、所望の形状となるようにエッチングする方法を挙げたが、例えば、ＧａＮバッファ層１０、ｎ型ＡｌＧａＮ層１１を堆積後に、出力トランジスタ素子５となる領域にマスクをして、出力トランジスタ素子５についてはエッチングを必要としない方法等、その形成方法は特に限定はされない。
【００２９】
（半導体装置１ａの効果）
半導体装置１ａの効果について説明する。
【００３０】
比較として、従来の半導体フォトリレーを作成するプロセスについて説明する。まず、発光ダイオード素子３がＧａＡｓ基板上に設けられる。フォトダイオード素子４と出力トランジスタ素子５がＳｉ基板上に設けられる。そして、素子が形成されたＧａＡｓ基板とＳｉ基板を１つに組み立てて、半導体装置となる。
【００３１】
上記のような工程で作製される半導体装置に対して、一実施形態に係る半導体装置１ａのように、ＧａＮ基板２上に発光ダイオード素子３、フォトダイオード素子４、及び出力トランジスタ５による半導体フォトリレー構造を形成することにより、個別に作成した素子を一体に組み立てる工程を省略することができるため、半導体装置１ａの作製時間短縮による生産性向上と作製コストの削減が可能となる。
【００３２】
また、従来は出力トランジスタ素子５をＳｉ基板上に設けていたため、Ｓｉ基板上に設けられるＧａＮバッファ層１０ｂはヘテロエピタキシャル成長で形成されることになり、格子定数の差異に起因する若干の結晶欠陥がＧａＮバッファ層１０ｂ内に形成される。その結晶欠陥により出力トランジスタ素子５の特性が劣化し、半導体フォトリレーとしての特性の劣化に繋がる可能性がある。
【００３３】
一実施形態の半導体装置１ａの場合、ＧａＮ基板２を用いているため、ＧａＮバッファ層１０ｂはホモエピタキシャル成長で形成されることになり、Ｓｉ基板上に形成する際よりも結晶欠陥の少ない良質なＧａＮバッファ層１０ｂの形成が可能となる。結果として、出力トランジスタ５の特性、特に耐圧やスイッチング速度等が向上し、半導体装置１ａすなわち半導体フォトリレーとしての特性向上も可能となる。
【００３４】
さらに、ＧａＮ基板２を使用することにより、上述したようにホモエピタキシャル成長による良質な結晶膜形成が可能になることにより、発光ダイオード素子３の特性も向上し、発光ダイオード素子３の長寿命化が可能となる効果も有する。
【００３５】
上記で説明した半導体装置１ａのフォトダイオード素子４の個数については特に触れていないが、フォトダイオード素子４の個数は特に限定されず、直列に複数個設けられていても実施は可能である。フォトダイオード素子４を直列に複数個設けた際の効果としては、発光ダイオード素子３からの光を照射した際に発生する光電流の電流値が大きくなり、応答性の向上が可能となる。
【００３６】
本実施形態では半導体基板としてＧａＮ基板２を用いたが、これに限らず、ＧａＮと結晶格子定数の近いサファイア基板でも実施は可能である。
【００３７】
（変形例）
一実施形態の半導体装置１ａの変形例について図４を用いて説明する。図４は一実施形態の変形例に係る半導体装置１ｂの断面構造を示す断面図を示している。
【００３８】
変形例の半導体装置１ｂが、上述した半導体装置１ａと異なる点は、フォトダイオード素子４がＧａＮ絶縁層１７を介して発光ダイオード素子３上に設けられておらず、発光ダイオード素子３と離間されて設けられている点である。
【００３９】
なお、図４ではフォトダイオード素子４を構成するｎ型ＧａＮ層１８とｐ型ＧａＮ層１９の下側に、ＧａＮバッファ層１０、ｎ型ＡｌＧａＮ層１１、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、及びｐ型ＧａＮ層１４が設けられているが、アノード電極１５とカソード電極１６が設けられていないため、これらは無効領域である。
【００４０】
半導体装置１ｂの形成方法としては、ＧａＮ基板２上にＧａＮバッファ層１０、ｎ型ＡｌＧａＮ層１１、ＩｎＧａＮ発光層１２、ｐ型ＡｌＧａＮ層１３、ｐ型ＧａＮ層１４、ｎ型ＧａＮ層１８、及びｐ型ＧａＮ層１９を堆積後に、発光ダイオード素子３、フォトダイオード素子４、及び出力トランジスタ素子５がそれぞれ離間するようにエッチングされる。
【００４１】
半導体装置１ａと半導体装置１ｂの動作については同様であるため、省略する。
【００４２】
半導体装置１ｂの効果についても、上述した半導体装置１ａの効果と同様であり、主な効果としては、ＧａＮ基板２上に発光ダイオード素子３、フォトダイオード素子４、及び出力トランジスタ５による半導体フォトリレー構造を形成することにより、個別に作成した素子を一体に組み立てる工程を省略することができるため、半導体装置１ａの作製時間短縮による生産性向上と作製コストの削減が可能となることが挙げられる。
【００４３】
図４では、発光ダイオード素子３とフォトダイオード素子４が離間された場合のみを示したが、発光ダイオード素子３の上にＧａＮ絶縁層１７上を介してフォトダイオード素子４を形成し、更に発光ダイオード素子３と離間してフォトダイオード素子４を形成しても実施は可能である。
【００４４】
フォトダイオード素子４と出力トランジスタ５の電気的な接続は、金ワイヤーまたは、半導体装置１ａ，１ｂ上に成膜したポリイミドなどの絶縁膜に開口した穴にアルミや銅等の良導体を埋め込んでも実施は可能である。
【００４５】
また、実施形態で示した発光ダイオード素子３、フォトダイオード素子４のｐ電極とｎ電極はどちらが上になっても構わない。また、電極と半導体のコンタクト部は不純物濃度を高くしたりするが、本実施形態では省略している。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１ａ，１ｂ…半導体装置、２…ＧａＮ基板（半導体基板）、３…発光ダイオード素子（発光素子）、４…フォトダイオード素子（受光素子）、５…出力トランジスタ素子（スイッチング素子）、１０，１０ａ，１０ｂ…ＧａＮバッファ層（窒化ガリウムバッファ層）、１１，１１ａ，１１ｂ…ｎ型ＡｌＧａＮ層、１２…ＩｎＧａＮ発光層、１３…ｐ型ＡｌＧａＮ層、１４…ｐ型ＧａＮ層、１５…アノード電極、１６…カソード電極、１７…ＧａＮ絶縁層（絶縁層）、１８…ｎ型ＧａＮ層、１９…ｐ型ＧａＮ層、２０…アノード電極、２１…カソード電極、２２…ソース電極、２３…ゲート電極、２４…ドレイン電極
【図１】
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【図２】
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【図３】
2013191705.tif 000005
【図４】
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