(57)【要約】【課題】実施の形態に係る半導体記憶装置は駆動電圧を低減する。【解決手段】実施の形態に係る半導体記憶装置は、ダイオード層、第１電極層、多結晶シリコン層、可変抵抗層、及び第２電極層を有する。ダイオード層は、アクセプタとして働く第１不純物を含む第１不純物半導体層と、ドナーとして働く第２不純物を含む第２不純物半導体層とを備える。第１電極層は、ダイオード層に一端を接する。多結晶シリコン層は、第１電極層の他端に一端を接する。可変抵抗層は、多結晶シリコン層の他端に一端を接し且つ抵抗値を変化させ得る。第２電極層は、可変抵抗層の他端に接する。多結晶シリコン層の一端を含む第１領域及び多結晶シリコン層の他端を含む第２領域の少なくとも一方は、第３不純物を含む。第３不純物は、第１不純物及び第２不純物と異なる。【選択図】図３
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【特許請求の範囲】
【請求項１】
アクセプタとして働く第１不純物を含む第１不純物半導体層と、ドナーとして働く第２不純物を含む第２不純物半導体層とを備えるダイオード層と、
前記ダイオード層に一端を接する第１電極層と、
前記第１電極層の他端に一端を接する多結晶シリコン層と、
前記多結晶シリコン層の他端に一端を接し且つ抵抗値を変化させ得る可変抵抗層と、
前記可変抵抗層の他端に接する第２電極層とを備え、
前記多結晶シリコン層の前記一端を含む第１領域及び前記多結晶シリコン層の前記他端を含む第２領域の少なくとも一方は、第３不純物を含み、
前記第３不純物は、前記第１不純物及び前記第２不純物と異なり、
前記第３不純物は、前記多結晶ポリシリコンに結晶欠陥を生じさせる炭素、窒素、又は酸素であり、
前記多結晶シリコン層の下端から上端に亘る第３領域は、前記第３不純物を含む
ことを特徴とする半導体記憶装置。
【請求項２】
アクセプタとして働く第１不純物を含む第１不純物半導体層と、ドナーとして働く第２不純物を含む第２不純物半導体層とを備えるダイオード層と、
前記ダイオード層に一端を接する第１電極層と、
前記第１電極層の他端に一端を接する多結晶シリコン層と、
前記多結晶シリコン層の他端に一端を接し且つ抵抗値を変化させ得る可変抵抗層と、
前記可変抵抗層の他端に接する第２電極層とを備え、
前記多結晶シリコン層の前記一端を含む第１領域及び前記多結晶シリコン層の前記他端を含む第２領域の少なくとも一方は、第３不純物を含み、
前記第３不純物は、前記第１不純物及び前記第２不純物と異なる
ことを特徴とする半導体記憶装置。
【請求項３】
前記第３不純物は、前記多結晶ポリシリコンに結晶欠陥を生じさせる不純物である
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第３不純物は、炭素、窒素、又は酸素である
ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【請求項５】
前記第３不純物は、金属である
ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【請求項６】
前記多結晶シリコン層の下端から上端に亘る第３領域は、前記第３不純物を含む
ことを特徴とする請求項２乃至請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。抵抗変化型メモリは抵抗値を変化可能に構成され、その抵抗値の変化によりデータを記憶する。このような抵抗変化型メモリにおいては、駆動電圧を低減し、メモリの不良や信頼性劣化を抑制する技術が必要とされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載する実施の形態に係る半導体記憶装置は駆動電圧を低減する。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態に係る半導体記憶装置は、ダイオード層、第１電極層、多結晶シリコン層、可変抵抗層、及び第２電極層を有する。ダイオード層は、アクセプタとして働く第１不純物を含む第１不純物半導体層と、ドナーとして働く第２不純物を含む第２不純物半導体層とを備える。第１電極層は、ダイオード層に一端を接する。多結晶シリコン層は、第１電極層の他端に一端を接する。可変抵抗層は、多結晶シリコン層の他端に一端を接し且つ抵抗値を変化させ得る。第２電極層は、可変抵抗層の他端に接する。多結晶シリコン層の一端を含む第１領域及び多結晶シリコン層の他端を含む第２領域の少なくとも一方は、第３不純物を含む。第３不純物は、第１不純物及び第２不純物と異なる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０の概略斜視図である。
【図３】第１の実施の形態に係るメモリ層６０を示す断面図である。
【図４】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図５】第２の実施の形態に係るメモリ層６０を示す断面図である。
【図６】第３の実施の形態に係るメモリ層６０を示す断面図である。
【図７】第４の実施の形態に係るメモリ層６０を示す断面図である。
【図８】第５の実施の形態に係るメモリ層６０を示す断面図である。
【図９】第６の実施の形態に係るメモリ層６０を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体記憶装置の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【０００９】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもってＸ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもってＹ方向に延びる。メモリセルＭＣはＸ方向及びＹ方向にて形成される面上にマトリクス状に配置される。
【００１０】
メモリセルＭＣは、図１に示すように、ダイオードＤＩ及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードはワード線ＷＬに接続され、そのカソードは可変抵抗素子Ｒの一端に接続される。可変抵抗素子Ｒの他端はビット線ＢＬに接続される。
【００１１】
可変抵抗素子Ｒは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子Ｒは、例えば、ダイオードＤＩの順バイアス方向に電圧を印加されると低抵抗状態（セット状態）となり、ダイオードＤＩの逆バイアス方向に電圧を印加されると高抵抗状態（リセット状態）となる。これら可変抵抗素子Ｒの抵抗値を高抵抗状態と低抵抗状態に変化させる動作をスイッチ動作と呼ぶ。
【００１２】
また、可変抵抗素子Ｒはその製造直後に抵抗値を変化させない状態にある。そこで、一般的に、製造直後の可変抵抗素子Ｒに対して所定電圧を印加して可変抵抗素子Ｒを抵抗変化可能な状態とするフォーミング動作が実行される。
【００１３】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路２０ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。すなわち、ワード線選択回路２０ａは、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１４】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００１５】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路３０ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００１６】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂはビット線ＢＬから読み出したデータを外部に出力する。
【００１７】
次に、図２を参照して、実施形態に係るメモリセルアレイ１０の積層構造について説明する。メモリセルアレイ１０は、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０、メモリ層６０、及び第２導電層７０を有する。第１導電層５０はワード線ＷＬとして機能する。メモリ層６０はメモリセルＭＣとして機能する。第２導電層７０はビット線ＢＬとして機能する。
【００１８】
第１導電層５０は、図２に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層５０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
【００１９】
メモリ層６０は、図２に示すように、第１導電層５０上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列される。
【００２０】
第２導電層７０は、図２に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。第２導電層７０はメモリ層６０の上面に接するように形成される。第２導電層７０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
【００２１】
次に、図３を参照して、メモリ層６０の詳細な積層構造について説明する。図３は、メモリ層６０を示す断面図である。メモリ層６０は、図３に示すように、下層から上層へと、ダイオード層６１、下部電極層６２、多結晶ポリシリコン層６３、可変抵抗層６４、及び上部電極層６５を有する。
【００２２】
ダイオード層６１はダイオードＤＩとして機能する。ダイオード層６１はポリシリコンにより構成される。
【００２３】
下部電極層６２はダイオード層６１の上面に形成される。下部電極層６２は、金属、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のいずれか、もしくはこれらの合金、もしくは金属シリサイドにて構成される。
【００２４】
多結晶ポリシリコン層６３は下部電極層６２の上面に形成される。多結晶ポリシリコン層６３は多結晶ポリシリコンにて構成される。
【００２５】
可変抵抗層６４は多結晶ポリシリコン６３の上面に形成される。可変抵抗層６４は、可変抵抗素子Ｒとして機能し、印加される電圧によって電気抵抗率を変化させる。可変抵抗層６４は、例えば、金属酸化物により構成される。
【００２６】
上部電極層６５は可変抵抗層６４の上面に形成される。下部電極層６５は、金属、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）のいずれか、もしくはこれらの合金、もしくは金属シリサイドにて構成される。
【００２７】
次に、ダイオード層６１について詳しく説明する。ダイオード層６１は、図３に示すように、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）の構造を有する。すなわち、ダイオード層６１は、下層から上層に向かってＰ型半導体層６１ａ、真性半導体層６１ｂ、Ｎ型半導体層６１ｃを有する。Ｐ型半導体層６１ａは、アクセプタとして働くＰ型不純物（ホウ素など）を含む。Ｎ型半導体層６１ｃは、ドナーとして働くＮ型不純物（砒素、リンなど）を含む。
【００２８】
次に、多結晶ポリシリコン層６３について詳しく説明する。多結晶ポリシリコン層６３は、図３に示すように、領域６３ａ、６３ｂを有する。領域６３ｂは多結晶ポリシリコン層６３の下面を含み、その下面から上方に所定高さまで広がる。領域６３ａは領域６３ｂ以外の領域である。領域６３ｂは、不純物（炭素、窒素、酸素）を含む。ここで、炭素、窒素、酸素は、ポリシリコンの結晶に結晶欠陥を生じさせる。したがって、領域６３ｂ内の単位体積あたりの結晶欠陥は、ダイオード層６１及び領域６３ａ内の単位体積あたりの結晶欠陥よりも多い。また、この結晶欠陥により、領域６３ｂ内のポリシリコンのグレインサイズは、ダイオード層６１及び領域６３ａ内のポリシリコンのグレインサイズよりも小さくなる。
【００２９】
［効果］
次に、第１の実施の形態の効果を比較例と比べつつ説明する。ここで、先ず、領域６３ｂに結晶欠陥を有さない比較例を考える。この比較例において、上部電極層６５に正の電圧を印加した場合、空乏層は領域６３ｂにまで形成される。そして、領域６３ｂに延びる空乏層での電圧降下により、実効的に可変抵抗層６４へ印加される電圧が低下する。すなわち、比較例においては、駆動電圧を増加、又は駆動時間を増加させる必要がある。
【００３０】
対して、本実施の形態は、領域６３ｂに結晶欠陥を有する。したがって、上部電極層６５に正の電圧を印加した場合、下部電極層６２と多結晶ポリシリコン層６３との界面に空乏層が広がると、領域６３ｂ内の結晶欠陥で電子・正孔対が生成される。これにより、領域６３ｂでは空乏層の形成は抑制される。すなわち、第１の実施の形態は、比較例とくらべ、小さい正のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作を可能とする。
【００３１】
［製造方法］
次に、図４を参照して、多結晶シリコン層６３の製造方法について説明する。多結晶シリコン層６３は減圧ＣＶＤ法を用いて製造される。減圧ＣＶＤ法により、シリコン中に不純物を導入する位置を容易に制御でき、また不純物を導入する領域を薄くできる。先ず、図４（ａ）に示すように、シリコンソース（シラン、ジシラン）と同時に、メタンやエチレンガスを供給し、炭素を導入されたシリコンを領域６３ｂまで形成する。次に、図４（ｂ）に示すように、メタンやエチレンガスの供給を停止し、シリコンソースのみを継続的に供給し、領域６３ａまでシリコンを成長させる。そして、図４（ｃ）に示すように、熱処理を行ってシリコンを結晶化させる。この結晶化により、領域６３ｂ内のシリコン中に結晶欠陥が生じる。
【００３２】
上記図４（ａ）と図４（ｂ）の間の図４（ｄ）において、シリコンソース、メタンやエチレンガスの供給を停止した後、酸化剤を供給して酸化処理を施してもよい。これにより、その後に形成されるシリコンの粒径は小さくなり、酸化処理を施さない場合と比較して粒界は増える。粒界の増加により、電子／正孔対の発生量が増えるため、空乏層の形成を抑制できる。
【００３３】
また、上記図４（ａ）において、シリコンソースと同時に、アンモニアやヒドラジンガスを供給すると、シリコン中に窒素を導入できる。
【００３４】
［第２の実施の形態］
次に、図５を参照して、第２の実施の形態について説明する。第２の実施の形態は、多結晶ポリシリコン層６３のみが第１の実施の形態と異なる。第２実施形態において、その他の構成は、第１の実施の形態と同様であるため、同一符号を付し、その説明を省略する。
【００３５】
多結晶ポリシリコン層６３は、図５に示すように、領域６３ａ、６３ｃを有する。領域６３ｃは多結晶ポリシリコン層６３の上面を含み、その上面から下方に所定深さまで広がる。領域６３ａは領域６３ｃ以外の領域である。領域６３ｃは、不純物（炭素、窒素、酸素）を含む。したがって、領域６３ｃ内の単位体積あたりの結晶欠陥は、ダイオード層６１及び領域６３ａ内の単位体積あたりの結晶欠陥よりも多い。また、この結晶欠陥により領域６３ｃ内のポリシリコンのグレインサイズは、ダイオード層６１及び領域６３ａ内のポリシリコンのグレインサイズよりも小さくなる。
【００３６】
次に、メモリ層６０に生じる空乏層について説明する。上部電極層６５に負の電圧を印加した場合、可変抵抗層６４と多結晶ポリシリコン層６３との界面に空乏層が広がると、領域６３ｃ内の結晶欠陥で電子・正孔対が生成される。これにより、領域６３ｃでは空乏層の形成は抑制される。したがって、第２の実施の形態は、小さい負のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作を可能とする。
【００３７】
［第３の実施の形態］
次に、図６を参照して、第３の実施の形態について説明する。第３の実施の形態は、多結晶ポリシリコン層６３のみが第１の実施の形態と異なる。第３実施形態において、その他の構成は、第１の実施の形態と同様であるため、同一符号を付し、その説明を省略する。
【００３８】
多結晶ポリシリコン層６３は、図６に示すように、第１及び第２実施形態と同様の領域６３ｂ、６３ｃを有する。なお、第３の実施の形態においては、領域６３ｂ、ｃ以外の領域を領域６３ａとする。このような第３の実施の形態によれば、小さい正又は負のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作が可能となる。
【００３９】
［第４の実施の形態］
次に、図７を参照して、第４の実施の形態について説明する。第４の実施の形態は、多結晶ポリシリコン層６３のみが第１の実施の形態と異なる。第４実施形態において、その他の構成は、第１の実施の形態と同様であるため、同一符号を付し、その説明を省略する。
【００４０】
多結晶ポリシリコン層６３は、図７に示すように、領域６３ｄを有する。領域６３ｄは、多結晶ポリシリコン層６３の下端から上端に亘る領域である。領域６３ｄは、不純物（炭素、窒素、酸素）を含む。したがって、領域６３ｄ内の単位体積あたりの結晶欠陥は、ダイオード層６１内の単位体積あたりの結晶欠陥よりも多い。また、領域６３ｄ内のポリシリコンのグレインサイズは、ダイオード層６１内のポリシリコンのグレインサイズよりも小さくなる。このような第４の実施の形態によれば、第３の実施の形態と同様に、小さい正又は負のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作が可能となる。
【００４１】
更に、第４の実施の形態によれば、多結晶シリコン中で不純物が活性化しにくくなり、多結晶シリコン層６３の抵抗が増大する。したがって、多結晶シリコン層６３が保護抵抗として機能し、メモリセルＭＣへの過渡電流の流れ込みを抑制でき、安定したフォーミング動作やスイッチ動作が実行可能となる。更に、本実施の形態では、保護抵抗として機能する多結晶シリコン層６３は可変抵抗層６４に隣接するため、過渡電流を大幅に抑制できる。
【００４２】
［第５の実施の形態］
次に、図８を参照して、第５の実施の形態について説明する。第５の実施の形態は、多結晶ポリシリコン層６３のみが第１の実施の形態と異なる。第５実施形態において、その他の構成は、第１の実施の形態と同様であるため、同一符号を付し、その説明を省略する。
【００４３】
多結晶ポリシリコン層６３は、図８に示すように、第３の実施の形態と同様の領域６３ｂ、６３ｃに加えて、Ｚ方向に所定ピッチもってＸ及びＹ方向に広がる領域６３ｅ、６３ｆを有する。なお、第５の実施の形態においては、領域６３ｂ、ｃ、ｅ、ｆ以外の領域を領域６３ａとする。領域６３ｅ、６３ｆは、不純物（炭素、窒素、酸素）を含む。したがって、領域６３ｅ、６３ｆ内の単位体積あたりの結晶欠陥は、ダイオード層６１及び領域６３ａ内の単位体積あたりの結晶欠陥よりも多い。また、領域６３ｅ、６３ｆ内のポリシリコンのグレインサイズは、ダイオード層６１及び領域６３ａ内のポリシリコンのグレインサイズよりも小さくなる。このような第４の実施の形態によれば、第３の実施の形態と同様に、小さい正又は負のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作が可能となる。
【００４４】
［第６の実施の形態］
次に、図９を参照して、第６の実施の形態について説明する。第６の実施の形態は、多結晶ポリシリコン層６３のみが第１の実施の形態と異なる。第６実施形態において、その他の構成は、第１の実施の形態と同様であるため、同一符号を付し、その説明を省略する。
【００４５】
多結晶ポリシリコン層６３は、図９に示すように、第３の実施の形態と同様の領域６３ｂ、６３ｃに加えて、Ｘ、Ｙ、Ｚ方向に離散して位置する複数の領域６３ｇを有する。なお、第６の実施の形態においては、領域６３ｂ、ｃ、ｇ以外の領域を領域６３ａとする。領域６３ｇは、不純物（炭素、窒素、酸素）を含む。したがって、領域６３ｇ内の単位体積あたりの結晶欠陥は、ダイオード層６１及び領域６３ａ内の単位体積あたりの結晶欠陥よりも多い。また、領域６３ｇ内のポリシリコンのグレインサイズは、ダイオード層６１及び領域６３ａ内のポリシリコンのグレインサイズよりも小さくなる。このような第６の実施の形態によれば、第３の実施の形態と同様に、小さい正又は負のバイアスでメモリセルＭＣのスイッチ動作やフォーミング動作が可能となる。
【００４６】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４７】
例えば、領域６３ｂ〜ｇ内の不純物は、炭素、窒素、酸素の代わりに金属としても良い。この場合、減圧ＣＶＤ法でシリコンを形成後、減圧雰囲気下で有機金属ガスを噴きつける。そして、再度、シリコンを形成すると、金属の不純物を含む多結晶シリコンが形成される。しかしながら、金属はポリシリコンをシリサイド化する可能性があるため、領域６３ｂ〜ｇ内の不純物は、金属よりも炭素、窒素、酸素の方が望ましい。さらに、領域６３ｂ〜ｇ内の不純物は炭素よりも窒素の方が望ましい。窒素を含むシリコンの方が炭素を含むシリコンよりも高い耐酸化性を有するからである。すなわち、窒素を含むシリコンで構成された多結晶シリコン層６３は、炭素を含むシリコンで構成された場合よりも製造工程時における酸化が抑制され、メモリセルＭＣの径を一定に保持して多くのセル電流を流すことができるからである。
【００４８】
また、領域６３ｂ〜ｇ内の不純物は、イオン注入法を用いて形成しても良い。この場合、減圧ＣＶＤ法で成膜した多結晶シリコン中に不純物をイオン注入した後、熱処理を施してその多結晶シリコンを結晶化させる。また、領域６３ｂ〜ｇ内の不純物は、単結晶シリコンをターゲットとしてＰＶＤ法で形成しても良い。
【符号の説明】
【００４９】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、  ４０…基板、  ５０…第１導電層、  ６０…メモリ層、  ７０…第２導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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