(57)【要約】【課題】イオン注入装置の使用効率を高めることによって製造効率を高くすることができる半導体装置の製造方法を提供する。【解決手段】半導体基板１０上にスルー部２０が形成される。半導体基板１０中へスルー部２０を介して第１のイオン注入が行われる。スルー部２０の平面視における少なくとも一部の領域において、厚さ方向においてスルー部２０が少なくとも部分的に除去される。少なくとも一部の領域において半導体基板１０中へ第２のイオン注入ＩＪ２が行われる。第１のイオン注入の注入エネルギーと第２のイオン注入ＩＪ２の注入エネルギーとは互いに等しい。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上にスルー部を形成する工程と、
前記半導体基板中へ前記スルー部を介して第１のイオン注入を行う工程と、
前記スルー部の平面視における少なくとも一部の領域において、厚さ方向において前記スルー部を少なくとも部分的に除去する工程と、
前記少なくとも一部の領域において前記半導体基板中へ第２のイオン注入を行う工程とを備え、
前記第１のイオン注入の注入エネルギーと前記第２のイオン注入の注入エネルギーとが互いに等しい、半導体装置の製造方法。
【請求項２】
前記スルー部を少なくとも部分的に除去する工程は、前記厚さ方向において前記スルー部を部分的に除去する工程である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記スルー部を形成する工程は、第１の膜と、前記第１の膜上に設けられ前記第１の膜と異なる材料から作られた第２の膜とを有する積層体を形成する工程を含み、
前記スルー部を少なくとも部分的に除去する工程は、前記第２の膜を除去しかつ前記第１の膜を残存させる工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は炭化珪素基板である、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記スルー部上に、イオン注入マスクを形成する工程をさらに備える、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、イオン注入を行う工程を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法における基本的な工程のひとつとして、不純物領域を形成するためのイオン注入の工程がある。不純物領域における深さ方向の不純物濃度分布を所望のものとするために、異なる注入エネルギーで複数回のイオン注入が行われることがある。たとえば特開２０１０−４５３６３号公報（特許文献１）によれば、炭化珪素中に、約１×１０17ｃｍ-3の濃度と約０．６μｍの深さとを有するドーピング分布を、計５回のイオン注入によって形成する例が開示されている。５回のイオン注入の注入エネルギーは、互いに異なっており、具体的には、４０ｋｅＶ、１００ｋｅＶ、２００ｋｅＶ、２８０ｋｅＶ、および３６０ｋｅＶである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記公報の技術においては、複数のイオン注入工程が異なる注入エネルギーで行われる。注入エネルギーごとに１台のイオン注入装置を準備することは設備コストを考慮すれば困難であり、よって上記公報の技術においては、注入エネルギーの設定値の調整が必要である。しかしながら、注入エネルギーが変更されると装置の安定化に長い時間を要し、このため半導体装置の製造効率が低くなってしまう。
【０００５】
本発明はこのような課題に対応するためになされたものであって、その目的は、イオン注入装置の使用効率を高めることによって製造効率を高くすることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、次の工程を有する。半導体基板上にスルー部が形成される。半導体基板中へスルー部を介して第１のイオン注入が行われる。スルー部の平面視における少なくとも一部の領域において、厚さ方向においてスルー部が少なくとも部分的に除去される。少なくとも一部の領域において半導体基板中へ第２のイオン注入が行われる。第１のイオン注入の注入エネルギーと第２のイオン注入の注入エネルギーとは互いに等しい。
【０００７】
本発明の半導体装置の製造方法によれば、スルー部の少なくとも部分的な除去によって、スルー部のイオンに対する阻止能が調整される。このような阻止能の調整によって、イオンが注入される位置を調整することができる。よって注入エネルギーを変更する必要がなくなるので、イオン注入装置の使用効率を高めることができる。これにより、半導体装置の製造効率を高くすることができる。
【０００８】
好ましくは、スルー部を少なくとも部分的に除去する工程は、厚さ方向においてスルー部を部分的に除去する工程である。これにより、第１のイオン注入だけでなく第２のイオン注入もスルー部を介して行うことができる。
【０００９】
好ましくは、スルー部を形成する工程において、第１の膜と、前記第１の膜上に設けられ前記第１の膜と異なる材料から作られた第２の膜とを有する積層体が形成される。スルー部を少なくとも部分的に除去する工程において、第１の膜が除去され、かつ第２の膜が残存させられる。これにより、スルー部を部分的に除去する際に、第１の膜の材料と第２の膜の材料との間でのエッチング選択比を利用することができる。
【００１０】
好ましくは、半導体基板は炭化珪素基板である。これにより、不純物が拡散しにくいために不純物の所望の分布を形成しにくい材料である炭化珪素が用いられつつも、半導体装置の製造効率を高くすることができる。
【００１１】
好ましくは、スルー部上にイオン注入マスクが形成される。これにより、平面視における特定の位置に選択的にイオン注入を行うことができる。
【発明の効果】
【００１２】
以上の説明から明らかなように、本発明によれば半導体装置の製造効率を高くすることができる。
【図面の簡単な説明】
【００１３】
【図１】本願発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本願発明の一実施の形態における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図３】本願発明の一実施の形態における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図４】本願発明の一実施の形態における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図５】本願発明の一実施の形態における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図６】本願発明の一実施の形態における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図７】本願発明の一実施の形態における半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図８】本願発明の一実施の形態における半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図９】本願発明の一実施の形態における半導体装置の製造方法の第８工程を概略的に示す断面図である。
【図１０】本願発明の一実施の形態における半導体装置の製造方法の第９工程を概略的に示す断面図である。
【図１１】本願発明の一実施の形態における半導体装置の製造方法の第１０工程を概略的に示す断面図である。
【図１２】本願発明の一実施の形態における半導体装置の製造方法の第１１工程を概略的に示す断面図である。
【図１３】本願発明の一実施の形態における半導体装置の製造方法の第１２工程を概略的に示す断面図である。
【図１４】本願発明の一実施の形態における半導体装置の製造方法の第１３工程を概略的に示す断面図である。
【図１５】本願発明の一実施の形態における半導体装置の製造方法の第１４工程を概略的に示す断面図である。
【図１６】本願発明の一実施の形態における半導体装置の製造方法において行われる複数のイオン注入工程の各々に対応する不純物濃度プロファイルの一例を示すグラフ図である。
【図１７】本願発明の一実施の形態における半導体装置の製造方法において形成される不純物濃度プロファイルの一例を示すグラフ図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載において、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００１５】
図１に示すように、本実施の形態の半導体装置は、特に電力用半導体装置として適したＭＯＳＦＥＴ１００（Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。ＭＯＳＦＥＴ１００は、より具体的には縦型ＤｉＭＯＳＦＥＴ（Double-Implanted  MOSFET）である。ＭＯＳＦＥＴ１００は、炭化珪素基板としてのエピタキシャル基板１０（半導体基板）と、ゲート酸化膜９１（ゲート絶縁膜）と、ソースコンタクト電極９２と、ゲート電極９３と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを有する。エピタキシャル基板１０は、本実施の形態においては炭化珪素基板であり、単結晶基板１と、バッファ層２と、ドリフト層３と、１対のボディ領域４と、ｎ＋領域５と、ｐ＋領域６とを有する。
【００１６】
単結晶基板１は、炭化珪素単結晶から作られている。好ましくは炭化珪素単結晶の結晶構造は六方晶系を有する。より好ましくは単結晶基板１の面方位は｛０３−３８｝である。さらに好ましくは、単結晶基板１のドリフト層３に面する面（上面とも称する）が（０−３３−８）面である。
【００１７】
ドリフト層３は、バッファ層２を介して単結晶基板１の上面上に設けられており、電流が貫通する厚さ方向（図１における縦方向）を有する。またドリフト層３は、ｎ型（第１導電型）を有し、その不純物濃度は、たとえば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。
【００１８】
バッファ層２はドリフト層３と同じ導電型、すなわちｎ型を有する。単結晶基板１はドリフト層３と同じ導電型、すなわちｎ型を有する。バッファ層２の不純物としては、たとえばＮ（窒素）を用い得る。ドリフト層３のｎ型の不純物濃度はバッファ層２のｎ型の不純物濃度よりも小さい。
【００１９】
１対のボディ領域４は、ドリフト層３の一部の上において、互いに分離して設けられている。各ボディ領域４は、ゲート電極９３によってスイッチングされるチャネルを有する。チャネルの長さ、すなわちチャネル長は、たとえば０．１μｍ以上１μｍ以下である。
【００２０】
各ボディ領域４は、ドリフト層の導電型と異なる導電型（第２導電型）であるｐ型を有し、その不純物濃度は、たとえば５×１０16ｃｍ-3以上２×１０18ｃｍ-3以下である。不純物としては、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）を用い得る。ボディ領域４の厚さは、たとえば０．５μｍ以上１μ以下である。
【００２１】
ｎ＋領域５は、ドリフト層３と同じ導電型（第１導電型）、すなわちｎ型を有する。またｎ＋領域５はボディ領域４上においてボディ領域４に取り囲まれている。ｎ＋領域５の不純物としては、たとえばリン（Ｐ）を用い得る。
【００２２】
ｐ＋領域６は、ボディ領域４の導電型と同じ導電型（第２導電型）、すなわちｐ型を有する。ｐ＋領域６はボディ領域４上においてボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接している。ｐ＋領域６のｐ型の不純物濃度は、ボディ領域４のｐ型の不純物濃度よりも大きい。
【００２３】
ゲート酸化膜９１は、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するように形成されている。ゲート酸化膜は、たとえば二酸化珪素（ＳｉＯ２）から作られている。
【００２４】
ゲート電極９３は、電流をスイッチングするためのものであり、ゲート酸化膜９１上に配置されている。ゲート電極９３は導電体から作られており、たとえば、不純物が添加されたポリシリコン、Ａｌなどの金属、または合金から作られている。
【００２５】
ソースコンタクト電極９２は、一対のｎ＋領域５の各々から、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６まで達している。ソースコンタクト電極９２は、ｎ＋領域５とオーミックコンタクト可能な材料から作られており、好ましくはシリサイドから作られており、たとえばニッケルシリサイド（ＮｉｘＳｉｙ）から作られている。
【００２６】
層間絶縁膜９４は、ゲート電極９３を覆っている。層間絶縁膜９４は、たとえば二酸化珪素（ＳｉＯ２）から作られている。
【００２７】
ソース配線９５は、層間絶縁膜９４上に配置された部分と、ソースコンタクト電極９２上に配置された部分とを有する。ソース配線９５は、好ましくは金属または合金から作られている。
【００２８】
ドレイン電極９６は、単結晶基板１の裏面上に配置されている。ドレイン電極９６は、単結晶基板１とオーミックコンタクト可能な材料から作られており、好ましくはシリサイドから作られており、たとえばニッケルシリサイド（ＮｉｘＳｉｙ）から作られている。
【００２９】
次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
図２に示すように、単結晶基板１上にバッファ層２およびドリフト層３がこの順にエピタキシャル成長される。これにより、ドリフト層３からなる表面３Ａを有するエピタキシャル基板１０が形成される。
【００３０】
次にドリフト層３上にボディ領域４（図１）が形成される。具体的には、以下の工程（図３〜図１３)が行われる。
【００３１】
図３に示すように、エピタキシャル基板１０の表面３Ａ上に、スルー部２０が形成される。具体的には、表面３Ａ上に、膜２１〜２３を有する積層体が形成される。膜２１〜膜２３は表面３Ａ上にこの順に設けられる。膜２３は第１の材料から作られ、膜２２は第１の材料と異なる第２の材料から作られる。膜２１の材料は膜２３と同様に第１の材料から作られてもよい。第１および第２の材料は、たとえば、一方が金属またはポリシリコンであり、他方が誘電体である。
【００３２】
図４に示すように、スルー部２０上にイオン注入マスク３０が形成される。イオン注入マスク３０は、イオン注入がされるべきでない領域を被覆するようにパターニングされている。イオン注入マスク３０は、後述するイオン注入におけるイオンビームを遮蔽するのに十分な厚さを有する。イオン注入マスク３０の材料は、たとえば酸化珪素である。
【００３３】
図５に示すように、イオン注入ＩＪ１（第１のイオン注入）が行われる。注入されるイオン種は、ドリフト層３にｐ型（第２導電型）を付与するための不純物に対応するものである。イオン注入ＩＪ１は、イオン注入マスク３０を用い、エピタキシャル基板１０中へスルー部２０を介して行われる。イオンビームは、膜２３、２２および２１を順に通過して、エピタキシャル基板１０中へ進入する。よってイオンビームは、膜２１〜２３の各々の阻止能の和に相当するエネルギーを失ってからエピタキシャル基板１０に到達する。このため、膜２１〜２３がない場合に比して、より浅い位置に不純物が注入される。
【００３４】
図６に示すように、上述したイオン注入ＩＪ１の結果、ドリフト層３上に不純物領域４ａが形成される。
【００３５】
図７に示すように、平面視（図７における上方からの視野）における、イオン注入マスク３０により覆われていない領域において、厚さ方向（図中、縦方向）において、スルー部２０の一部が除去される。より具体的にいうと、平面視における、イオン注入マスク３０により覆われていない領域において、膜２３がエッチングにより除去され、かつ膜２１および２２が残存させられる。この工程は、膜２３の材料と、膜２２の材料とのエッチング選択比を利用することで、精度よく行うことができる。
【００３６】
図８に示すように、イオン注入マスク３０によって覆われていない領域、すなわち、図７の工程で平面視においてスルー部２０の一部が除去された領域において、エピタキシャル基板１０中へイオン注入ＩＪ２が行われる。イオン注入ＩＪ２の注入エネルギーは、イオン注入ＩＪ１（図５）の注入エネルギーと互いに等しい。また注入されるイオン種は、イオン注入ＩＪ１のイオン種と互いに等しい。
【００３７】
図９に示すように、上述したイオン注入ＩＪ２の結果、不純物領域４ａ（図６）がドリフト層３の深さ方向に拡張されることで、不純物領域４ｂが形成される。
【００３８】
図１０に示すように、平面視（図１０における上方からの視野）における、イオン注入マスク３０により覆われていない領域において、厚さ方向（図中、縦方向）において、スルー部２０の一部が除去される。より具体的にいうと、平面視における、イオン注入マスク３０により覆われていない領域において、膜２２がエッチングにより除去され、かつ膜２１が残存させられる。この工程は、膜２２の材料と、膜２１の材料とのエッチング選択比を利用することで、精度よく行うことができる。
【００３９】
図１１に示すように、イオン注入マスク３０によって覆われていない領域、すなわち、図１０の工程で平面視においてスルー部２０の一部が除去された領域において、エピタキシャル基板１０中へイオン注入ＩＪ３が行われる。イオン注入ＩＪ２の注入エネルギーは、イオン注入ＩＪ２（図８）の注入エネルギーと互いに等しい。また注入されるイオン種は、イオン注入ＩＪ２のイオン種と互いに等しい。
【００４０】
図１２に示すように、上述したイオン注入ＩＪ３の結果、不純物領域４ｂ（図９）がドリフト層３の深さ方向に拡張されることで、ボディ領域４が形成される。次にイオン注入マスク３０およびスルー部２０が除去される。
【００４１】
図１３に示すように、上述した工程（図３〜図１２）を経てドリフト層３上にボディ領域４が形成される。
【００４２】
図１４に示すように、ｎ＋領域５およびｐ＋領域６、すなわちコンタクト領域が形成される。
【００４３】
次に、注入された不純物を活性化させるための活性化アニールが行われる。たとえば、活性化アニールの雰囲気はアルゴン（Ａｒ）雰囲気であり、アニール温度は１７００℃であり、アニール時間は３０分間である。
【００４４】
次に図１５に示すように、ゲート酸化膜９１が形成される。ゲート酸化膜９１は、たとえば、酸素雰囲気中での炭化珪素の熱酸化によって形成することができる。たとえば、アニール温度は１３００℃であり、アニール時間は６０分間である。
【００４５】
次に図１に示すように、ゲート電極９３、ソースコンタクト電極９２、およびドレイン電極９６が形成される。具体的には、以下の工程が行われる。
【００４６】
まずゲート電極９３が、成膜およびパターニングによって形成される。成膜方法としては、たとえばＣＶＤ(Chemical  Vapor  Deposition)法を用いる。次に、たとえばＣＶＤ法を用いて、ゲート電極９３を覆う層間絶縁膜９４が堆積される。次に、ソースコンタクト電極９２を形成するための領域が確保されるように、層間絶縁膜９４およびゲート酸化膜９１の一部が除去される。次にソースコンタクト電極９２およびドレイン電極９６が形成される。このために、たとえば、蒸着法を用いたニッケル（Ｎｉ）膜の形成と、そのシリサイド化とが行われる。次に、たとえば蒸着法を用いて、ソース配線９５が形成される。
【００４７】
以上の手順により、ＭＯＳＦＥＴ１００が完成する。
本実施の形態において形成されるボディ領域４の不純物濃度プロファイル、すなわち、表面３Ａ（図１）からの深さＤＰと、ボディ領域４の体積当たりの不純物濃度ＩＤとの関係について説明する。
【００４８】
本実施の形態によれば、ボディ領域４は、同一の注入エネルギーを用いたイオン注入ＩＪ１〜ＩＪ３（図１６）によって形成される。イオン注入ＩＪ１は、膜２１〜膜２３の阻止能の和に相当するエネルギーを失ってからエピタキシャル基板１０の表面３Ａに到達する。イオン注入ＩＪ２は、膜２１および２２の阻止能の和に相当するエネルギーを失ってからエピタキシャル基板１０の表面３Ａに到達する。イオン注入ＩＪ３は、膜２１の阻止能に相当するエネルギーを失ってからエピタキシャル基板１０の表面３Ａに到達する。よってイオン注入ＩＪ１〜ＩＪ３の間において、表面３Ａに到達した時点でのイオンの運動エネルギーに差異が生じ、その結果、各イオン注入によって形成される不純物濃度プロファイルのピーク位置にも差異が生じる。イオン注入ＩＪ１〜ＩＪ３の間における不純物濃度プロファイルのピーク位置の差異によって、イオン注入ＩＪ１〜ＩＪ３によって最終的に形成されるボディ領域４の不純物濃度プロファイル（図１７）は、イオン注入ＩＪ１〜ＩＪ３の各々による不純物濃度プロファイルに比して、より平坦なピークを有する。
【００４９】
上記の作用効果について、より一般的に議論すると、次のとおりである。スルー部２０の部分的な除去によって、スルー部２０のイオンに対する阻止能が調整される。このような阻止能の調整によって、イオンが注入される位置を調整することができる。よって注入エネルギーを変更する必要がなくなるので、イオン注入装置の使用効率を高めることができる。これにより、ＭＯＳＦＥＴ１００の製造効率を高くすることができる。
【００５０】
上記の実施の形態に関する説明においては、ボディ領域４の形成が３回のイオン注入ＩＪ１〜ＩＪ３によって行われるが、一の不純物領域を形成するためのイオン注入の回数は３回に限定されるものではなく、複数回であればよい。スルー部２０の積層体の積層数は、イオン注入の回数に応じて定められ得る。
【００５１】
また上記の実施の形態に関する説明においてはボディ領域４を形成するための最後のイオン注入ＩＪ３（図１１）がスルー部２０の膜２１を介して行われるが、複数回のイオン注入によって一の領域を形成する場合の最後のイオン注入はスルー部２０を介さずに行われてもよい。
【００５２】
また上記においては、複数のイオン注入ＩＪ１〜ＩＪ３が組み合わされることで、最終的に形成されるボディ領域４の不純物濃度プロファイルがより平坦なピークを有するものとされるが、不純物濃度プロファイルはそのようなものに限定されるものではなく、形成される不純物領域の目的によって定められ得る。
【００５３】
またスルー部２０の厚さ方向における部分的な除去においてエッチング選択比を用いる必要がない場合、スルー部２０が一の材料から構成されてもよい。
【００５４】
またスルー部２０の厚さ方向における除去が複数回行われる場合に、各除去の対象となる平面視における領域が、互いに異なるものとされてもよい。これにより、不純物濃度プロファイルを、深さ方向だけでなく、面内方向においても制御することができる。
【００５５】
また半導体基板としての炭化珪素基板は、エピタキシャル基板に限定されるものではなく、たとえば、エピタキシャル層を有しない単結晶基板であってもよい。また半導体基板は炭化珪素基板に限定されるものではなく、たとえば、シリコン基板または窒化ガリウム基板であってもよい。
【００５６】
また第１導電型がｎ型でありかつ第２導電型がｐ型であるが、第１および第２導電型は互いに異なる導電型であればよく、よって第１導電型がｐ型でありかつ第２導電型がｎ型であってもよい。ただし第１導電型がｎ型でありかつ第２導電型がｐ型である場合の方が、逆の場合に比して、チャネル抵抗をより小さくすることができる。
【００５７】
またゲート絶縁膜は酸化膜に限定されるものではなく、よって半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。また半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。
【００５８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５９】
１  炭化珪素基板（半導体基板）、２  バッファ層、３  ドリフト層、４  ボディ領域、５  ｎ＋領域、６  ｐ＋領域、７  ＪＦＥＴ領域、７０  エピタキシャル層、９１  ゲート酸化膜（ゲート絶縁膜）、９２  ソースコンタクト電極、９３  ゲート電極、９４  層間絶縁膜、９５  ソース配線、９６  ドレイン電極、１００  ＭＯＳＦＥＴ（半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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