(57)【要約】【課題】  微細化が進んでも、コンタクトホールを２Ｆピッチで安定して形成することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、被加工層の上に第１のマスク膜を形成し、第１のマスク膜をパターニングして、直交する２方向に沿って実質的に等間隔に配列された複数の第１のマスクを形成し、第１のマスク膜及び露出する被加工層を覆う第２のマスク膜を形成し、第２のマスク膜の一部を除去して、複数の第１のマスクの各々の周囲を囲み、かつ直交する２方向に関して相互に連結された複数のサイドウォールを形成し、第１のマスクを除去し、サイドウォールを加工マスクとして被加工層にホールを形成する、工程を含む。【選択図】図４
2013258186.tif 000002
【特許請求の範囲】
【請求項１】
被加工層の上に第１のマスク膜を形成し、
前記第１のマスク膜をパターニングして、直交する２方向に沿って実質的に等間隔に配列された複数の第１のマスクを形成し、
前記第１のマスク及び露出する被加工層を覆う第２のマスク膜を形成し、
前記第２のマスク膜の一部を除去して、前記複数の第１のマスクの各々の周囲を囲み、かつ前記直交する２方向に関して相互に連結された複数のサイドウォールを形成し、
前記第１のマスクを除去し、
前記サイドウォールを加工マスクとして前記被加工層にホールを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のサイドウォールの各々の内側の領域と、前記複数のサイドウォールの各々の外側の領域に、前記ホールが形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク膜のパターニングに市松模様のマスクパターンを用い、露光光の回折現象を利用して前記第１のマスクの平面形状を円形に近づけるようにしたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
最小加工寸法をＦとしたとき、前記市松模様のマスクパターンのパターン繰返し周期は４Ｆで表されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ホールの中心位置の間隔が２Ｆで表されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記被加工層は、半導体基板上に形成されたトランジスタを覆う層間絶縁膜を含み、前記ホールは、前記トランジスタを構成するソース／ドレイン領域に達するコンタクトホールであることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、コンタクトホールの形成方法に関する。
【背景技術】
【０００２】
半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）は、半導体基板に配列形成された多数セルトランジスタと、その上層側に形成されたセルキャパシタとを備えている。
【０００３】
各セルトランジスタのソース／ドレインとセルキャパシタ又はビット線との電気的接続には、層間絶縁膜を貫くコンタクトプラグ等が用いられる。半導体装置の微細化と高集積化が進んだ結果、これらのコンタクトプラグは、２Ｆ（Ｆ：最小加工寸法）のピッチで配列形成されるようになっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コンタクトプラグの形成は、層間絶縁膜にコンタクトホールを形成し、そのホール内にポリシリコン等の導電材料を埋め込むことで形成される。コンタクトホールの形成は、コンタクトホールパターンに対応するマスクパターンを持つレチクルを用いた露光を含むフォトリソグラフィ技術とエッチング技術とを用いて行われる。
【０００６】
半導体装置製造技術の進展にともない最小加工寸法Ｆの縮小が進んだ結果、コンタクトホールを２Ｆピッチで形成することが困難になってきている。即ち、関連する半導体装置の製造方法には、安定してコンタクトホールを形成することができず、歩留まりが低いという問題点がある。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置の製造方法は、被加工層の上に第１のマスク膜を形成し、前記第１のマスク膜をパターニングして、直交する２方向に沿って実質的に等間隔に配列された複数の第１のマスクを形成し、前記第１のマスク膜及び露出する被加工層を覆う第２のマスク膜を形成し、前記第２のマスク膜の一部を除去して、前記複数の第１のマスクの各々の周囲を囲み、かつ前記直交する２方向に関して相互に連結された複数のサイドウォールを形成し、前記第１のマスクを除去し、前記サイドウォールを加工マスクとして前記被加工層にホールを形成する、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、直交する２方向に沿って等間隔に配列された複数の第１のマスクを利用して形成したサイドウォールを加工マスクとしてホールを形成するようにしたことで、サイドウォールの内側と外側の両方の領域にホールを形成することができる。これにより、レチクルのパターンのピッチよりも小さいピッチでホールの配列形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の一部分の平面レイアウトを示す図である。
【図２Ａ】図１のＸ１−Ｘ１線断面図である。
【図２Ｂ】図１のＹ１−Ｙ１線断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造に用いられるフォトマスクの概略構成を示す平面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法により形成されるセルコンタクトホールの形成位置を説明するための図である。
【図５Ａ】本発明の第１の実施の形態にかかる半導体装置の製造方法を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図５Ｂ】図５Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図６Ａ】図５Ａ及び図５Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図６Ｂ】図６Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図７Ａ】図６Ａ及び図６Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図７Ｂ】図７Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図８Ａ】図７Ａ及び図７Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図８Ｂ】図７Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図９Ａ】図８Ａ及び図８Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図９Ｂ】図８Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図１０Ａ】図９Ａ及び図９Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図１０Ｂ】図１０Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図１１Ａ】図１０Ａ及び図１０Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図１１Ｂ】図１１Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図１２Ａ】図１１Ａ及び図１１Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図１２Ｂ】図１２Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【図１３Ａ】図１２Ａ及び図１２Ｂに示す工程に続く工程を説明するための図であって、図１のＸ１−Ｘ１線に対応する位置での断面図である。
【図１３Ｂ】図１３Ａと同一の工程を説明するための図であって、図１のＹ１−Ｙ１線に対応する位置での断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明は、これに限らず、様々な半導体装置に適用可能である。
【００１１】
図１は、本発明の第１の実施の形態に係る半導体装置１００の一部分の平面レイアウトを示す図である。
【００１２】
図１を参照すると、半導体装置１００のメモリセル領域の一部が示されている。メモリセル領域には、半導体基板（図２の１）に素子分離領域１２を形成することにより、複数の活性領域１３が規定されている。複数の活性領域１３は、それぞれＸ方向に長い長円形であり、Ｘ方向及びＹ方向にそれぞれ等間隔、等ピッチで配置されている。図１では、４行２列、計８個の活性領域１３が示されているが、実際には、より多く（例えば、数千〜数十万以上）の活性領域が配列形成される。
【００１３】
図１においてＹ方向に並ぶ２列の活性領域１３のうち、左側の列に属する活性領域１３を第１活性領域１３ａと称し、右側の列に属する活性領域１３を第２活性領域１３ｂと称することがある。また、第１活性領域１３ａの左側に位置する素子分離領域１２を第１素子分離領域１２ａ、第１活性領域１３ａと第２活性領域１３ｂとの間に位置する素子分離領域１２を第２素子分離領域１２ｂ、第２素子分離領域１２ｂの右側に位置する素子分離領域１２を第３素子分離領域１２ｃと称することがある。なお、素子分離領域１２は、半導体基板に形成した溝に素子分離絶縁膜を埋設して構成されている。
【００１４】
また、図１に示すメモリ領域には、Ｙ方向に延在する複数のワード線１０がＸ方向に等間隔、等ビッチで配置されている。ワード線１０には、活性領域１３に形成されるセルトランジスタのゲート電極を兼ねる（実）ワード線ＷＬと素子分離領域１２上に形成されるダミーワード線ＤＷＬが含まれる。
【００１５】
複数の第１活性領域１３ａを跨ぐように形成される２本ワード線ＷＬを、左から第１ワード線ＷＬ１０ａ、第２ワード線ＷＬ１０ｂと称することがある。また、複数の第２活性領域１３ａを跨ぐように形成される２本ワード線ＷＬを、左から第３ワード線ＷＬ１０ｃ、第４ワード線ＷＬ１０ｄと称することがある。さらに、第１活性領域１３ａと第２活性領域１３ｂとの間に位置するダミーワード線ＤＷＬを第１ダミーワード線ＤＷＬ１０ａと称することがある。
【００１６】
各活性領域１３の表面側の領域は、２本のワード線１０によって３つのセルコンタクト領域２５に分割される。これらのセルコンタクト領域２５にそれぞれ対応するようにセルコンタクトホール形成位置Ｈｐが、等間隔、等ピッチに設定される。ここでは、セルコンタクトホール形成位置Ｈｐは、最小加工寸法をＦとしたとき、ピッチ＝２Ｆに１個存在するように設定されている。
【００１７】
各活性領域１３には、ソース／ドレイン領域の一方を共用する一対のトランジスタが形成される。各活性領域１３に形成される３つセルコンタクト領域２５は、これら一対のトランジスタのソース／ドレイン領域に対応する。セルコンタクトホールは、これらソース／ドレイン領域に接続されるコンタクトプラグの形成に利用される。
【００１８】
Ｘ１−Ｘ１線が通るセルコンタクト領域２５を、図の左から、第１セルコンタクト領域２５ａ１、第２セルコンタクト領域２５ａ２、第３セルコンタクト領域２５ａ３、第４セルコンタクト領域２５ａ４、第５セルコンタクト領域２５ａ５及び第６セルコンタクト領域２５ａ６と称することがある。
【００１９】
また、Ｘ１−Ｘ１線が通る第１活性領域１３ａに形成される一対のトランジスタを図の左から第１トランジスタＴｒ１、第２トランジスタＴｒ２と称し、第２活性領域１３ｂに形成される一対のトランジスタを図の左から第３トランジスタＴｒ３、第４トランジスタＴｒ４と称することがある。
【００２０】
図１のメモリ領域には、さらに、Ｘ方向に並ぶ複数の活性領域１３の中央部のセルコンタクト領域２５の上を通過するように、ビット線２９が蛇行して設けられている。
【００２１】
次に、図２Ａ及び図２Ｂを参照して、半導体装置１００の構造について説明する。ここで、図２Ａは、図１におけるＸ１−Ｘ１線断面図、図２Ｂは、図１におけるＹ１−Ｙ１線断面図である。
【００２２】
前述したように、半導体基板１に素子分離領域１２（１２ａ，１２ｂ，１２ｃ）が形成され、活性領域１３（１３ａ，１３ｂ）を規定している。
【００２３】
各活性領域１３には、トランジスタのゲート電極を兼ねるワード線用の溝５がＹ方向に沿って延在するように形成されている。溝５の内面はゲート絶縁膜６で覆われ、その内側にはワード線１０（ＷＬ１０ａ，ＷＬ１０ｂ，ＷＬ１０ｃ，ＷＬ１０ｄ）の一部となる導電材料が埋め込まれている。その上部に金属膜等が積層されて、Ｙ方向に延在するワード線１０（ＷＬ１０ａ，ＷＬ１０ｂ，ＷＬ１０ｃ，ＷＬ１０ｄ）を構成している。また、第２ワード線ＷＬ１０ｂと第３ワード線ＷＬ１０ｃの間には、第１ダミーワード線ＤＷＬ１０ａが設けられている。
【００２４】
第１ワード線ＷＬ１０ａの左側に位置する半導体ピラーは第１セルコンタクト領域２５ａ１となり、その上面には第１トランジスタＴｒ１のソース／ドレインの一方となる積み上げ拡散層１４ａが設けられている。第１ワード線ＷＬ１０ａと第２ワード線ＷＬ１０ｂの間に位置する半導体ピラーは第２セルコンタクト領域２５ａ２となり、その上面には第１トランジスタＴｒ１のソース／ドレインの他方となる積み上げ拡散層１４ｂが設けられている。また、第２ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第３セルコンタクト領域２５ａ３となり、その上面には第２トランジスタＴｒ２のソース／ドレインの一方となる積み上げ拡散層１４ｃが設けられている。なお、第２セルコンタクト領域２５ａ２の上面に設けられた積み上げ拡散層１４ｂが、第２トランジスタＴｒ２のソース／ドレインの他方を兼ねる。
【００２５】
同様に、第３ワード線ＷＬ１０ｃの左側に位置する半導体ピラーは第４セルコンタクト領域２５ａ４となり、その上面には第３トランジスタＴｒ３のソース／ドレインの一方となる積み上げ拡散層１４ｄが設けられている。第３ワード線ＷＬ１０ｃと第４ワード線ＷＬ１０ｄの間に位置する半導体ピラーは第５セルコンタクト領域２５ａ５となり、その上面には第３トランジスタＴｒ３のソース／ドレインの他方となる積み上げ拡散層１４ｅが設けられている。また、第４ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは第６セルコンタクト領域２５ａ６となり、その上面には第４トランジスタＴｒ４のソース／ドレインの一方となる積み上げ拡散層１４ｆが設けられている。なお、第５セルコンタクト領域２５ａ５の上面に設けられた積み上げ拡散層１４ｅが、第４トランジスタＴｒ４のソース／ドレインの他方を兼ねる。
【００２６】
積み上げ拡散層１４ａと積み上げ拡散層１４ｂとその間に位置するゲート絶縁膜６と第１ワード線ＷＬ１０ａとは、第１のトランジスタＴｒ１の一部を構成する。また、積み上げ拡散層１４ｂと積み上げ拡散層１４ｃとその間に位置するゲート絶縁膜６と第２ワード線ＷＬ１０ｂとは、第２のトランジスタＴｒ２の一部を構成する。さらに、積み上げ拡散層１４ｄと積み上げ拡散層１４ｅとその間に位置するゲート絶縁膜６と第３ワード線ＷＬ１０ｃは、第３のトランジスタＴｒ３の一部を構成する。そして、積み上げ拡散層１４ｅと積み上げ拡散層１４ｆとその間に位置するゲート絶縁膜６と第４ワード線ＷＬ１０ｄは、第４のトランジスタＴｒ４の一部を構成する。
【００２７】
各々のワード線１０およびダミーワード線ＤＷＬの上面を覆うように、ライナー膜１９が設けられている（図２Ａには現れず）。そして、ライナー膜１９を貫通する複数のセルコンタクトホール２５ｃが形成されている。各セルコンタクトホール２５ｃ内には、セルコンタクトプラグ２５ｂが形成されている。セルコンタクトプラグ２５ｂは、対応するセルコンタクト領域２５上の積み上げ拡散層１４に接続される。
【００２８】
例えば、第１セルコンタクトホール２５ｃ１に形成された第１セルコンタクトプラグ２５ｂ１は、第１セルコンタクト領域２５ａ１上の第１積み上げ拡散層１４ａと接続される。同様に、第２、第３、第４、第５および第６セルコンタクト２５ｃ２、２５ｃ３、２５ｃ４、２５ｃ５、および２５ｃ６内にそれぞれ形成された第２、第３、第４、第５および第６セルコンタクトプラグ２５ｂ２、２５ｂ３、２５ｂ４、２５ｂ５、および２５ｂ６は、第２、第３、第４、第５および第６セルコンタクト領域２５ａ２、２５ａ３、２５ａ４、２５ａ５、および２５ａ６上の第２、第３、第４、第５および第６積み上げ拡散層１４ｂ、１４ｃ、１４ｄ、１４ｅおよび１４ｆとそれぞれ接続される。
【００２９】
セルコンタクトプラグ２５ｂを覆うように、第２層間絶縁膜２６が設けられている。そして、第２層間絶縁膜２６を貫通する複数のビットコンタクトホール２８ａが形成されている。ビットコンタクトホール２８ａ内には、それぞれビットコンタクトプラグ２８ｂが形成されている。ビットコンタクトプラグ２８ｂは、それぞれ対応するセルコンタクトプラグ２５ｂとビット線２９との間を接続する。
【００３０】
例えば、第１ビットコンタクトホール２８ａ１内には、第１ビットコンタクトプラグ２８ｂ１が形成されている。この第１ビットコンタクトプラグ２８ｂ１を介して、第２セルコンタクトプラグ２５ｂ２と第１ビット線２９ａが接続される。同様に、第２ビットコンタクト２８ａ２が設けられ、第２ビットコンタクトプラグ２８ｂ２を介して、第５セルコンタクトプラグ２５ｂ５と第２ビット線２９ｂが接続される。
【００３１】
ビット線２９を覆うように、第３層間絶縁膜２７が設けられている。第３層間絶縁膜２７を貫通して、複数の容量コンタクトホール３０ａが設けられている。各容量コンタクトホール３０ａには、容量コンタクトプラグ３０ｂが形成されている。容量コンタクトプラグ３０ｂは、対応するセルコンタクトプラグ２５ｂと容量コンタクトパッド３１との間を接続する。
【００３２】
例えば、第１容量コンタクトホール３０ａ１に形成された第１容量コンタクトプラグ３０ｂ１は、第１セルコンタクトプラグ２５ｂ１と第１容量コンタクトパッド３１ａを接続する。同様に、第２、第３、および第４容量コンタクトホール３０ａ２、３０ａ３、３０ａ４に形成された第２、第３、第４容量コンタクトプラグ３０ｂ２、３０ｂ３、および３０ｂ４は、第３、第４、第６セルコンタクトプラグ２５ｂ３、２５ｂ４、２５ｂ６と第２、第３および第４容量コンタクトパッド３１ｂ、３１ｃ、３１ｄをそれぞれ接続する。
【００３３】
容量コンタクトパッド３１の周囲には、ストッパー膜３２が設けられている。容量コンタクトパッド３１上にはキャパシタの下部電極３３が設けられる。下部電極３３は、クラウン形状を有している。下部電極３３の内表面及び外周面を覆うように容量絶縁膜３４が形成されている。下部電極３３を埋め込むように、容量絶縁膜３４上に上部電極３５が設けられ、キャパシタが構成される。
【００３４】
次に、上記のように構成された半導体装置１００の製造方法の説明に先立って、セルコンタクトホールを形成するために使用されるセルコンタクトマスク（レチクル）について説明する。
【００３５】
図３に示すように、セルコンタクトマスクは、一辺が２Ｆの正方形であるセルコンタクトマスク透光部４１とセルコンタクトマスク遮光部４２がＸ方向及びＹ方向に交互に配置された４Ｆピッチの市松模様のパターンレイアウトで構成されている。このような透光部４１及び遮光部４２が正方形のマスク（レチクル）パターン４０をレジストに転写する場合、電磁波（露光光）の回折現象により、パターンの角が丸まり、転写パターン４３は、図３に破線で示すように円形となる。換言すると、図３のマスクを用いて、Ｘ方向及びＹ方向にそれぞれ４５度傾いた方向に沿って、実質的に等間隔に配置された円形パターンを形成することができる。
【００３６】
図４は、図３のセルコンタクトマスクを利用して形成されるセルコンタクトホールの配置を示す図である。転写パターン４３に対応して、円形のセルコンタクトホールパターン４４ａが形成されている。また、ハッチングが施された円形の領域の外側にも、湾曲した四辺を持つセルコンタクトホールパターン４４ｂが形成されている。
【００３７】
これらのパターン４４ａ及び４４ｂの形成について簡単に説明する。まず、レジストに転写された転写パターン４３をマスクにしてシリコン酸化膜（第１のマスク膜）からなるハードマスク膜をエッチングして、シリコン酸化膜ハードマスク（第１のマスク）を形成する。形成された第１のマスクは、Ｘ方向及びＹ方向にそれぞれ４５度傾いた方向に沿って等間隔に配列されている。次に、形成された第１のマスクの周囲にシリコン窒化膜（第２のマスク膜）からなるサイドウォールを形成する。サイドウォールは、Ｘ方向及びＹ方向にそれぞれ４５度傾いた方向に関して隣接するサイドウォールに連結されている。次に、第１のマスクを除去する。これにより、図４おいてハッチングが施された領域にシリコン窒化膜からなるサイドウォール２３ａが形成される。このサイドウォール２３ａをマスク（第２のマスク）として下地層をエッチングすれば、４Ｆピッチに２つのセルコンタクトホールパターン４４ａ，４４ｂが形成される。
【００３８】
このように、本実施の形態では、４Ｆピッチの市松模様のセルコンタクトレチクルパターン４０を用いて、４Ｆピッチに２個のセルコンタクトホールパターン４４ａ、４４ｂを形成できる。つまり、セルコンタクトレチクルパターンのパターン密度よりも、高い密度でセルコンタクトを形成することができる。従って、微細化が進み、リソグラフィ技術で、２Ｆピッチに１個のコンタクトホールパターンを形成するのが困難になっても、安定してコンタクトホールが形成でき、歩留まり向上が期待できる。
【００３９】
以下、半導体装置１００の製造方法について、図５Ａ乃至図１３Ｂと図２Ａ及び図２Ｂを参照して説明する。ここで各Ａ図は、図１におけるＸ１−Ｘ１線に対応する位置の縦断面図であり、各Ｂ図は、図１におけるＹ１−Ｙ１線に対応する位置の縦断面図である。
【００４０】
まず、図５Ａ及び図５Ｂに示すように、半導体基板１に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。これにより、素子分離領域１２で囲まれ、基板１からなる活性領域１３が規定される。
【００４１】
次に、半導体基板１の全面に酸化シリコン膜からなるパッド酸化膜（図示せず）を形成し、この酸化膜を通して、Ｎウェル領域およびＰウェル領域を公知の方法で形成する。
【００４２】
それから、半導体基板１をドライエッチング法によってエッチングし、ワード線用の溝５を形成する。そして、溝５の内表面を含む、半導体基板１の活性領域１３の露出面に熱酸化および窒化プロセス等を用いてゲート酸化膜６を形成する。
【００４３】
次に、ポリシリコン７、タングステン８等を、たとえばＣＶＤ法にて堆積させ、エッチバックすることにより、ゲート電極を兼ねたワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄおよびダミーワード線ＤＷＬ１０ａを形成する。そして、シリコン窒化膜等をワード線ＷＬ１０、ダミーワード線ＤＷＬ１０ａを覆うように堆積し、エッチバックすることにより、サイドウォール１１を形成する。
【００４４】
そして、露出している半導体基板１上面に選択エピタキシャル法を用いて単結晶シリコンからなる積み上げ拡散層１４を形成する。
【００４５】
次に、図６Ａ及び図６Ｂに示すように、ワード線ＷＬ１０およびダミーワード線ＤＷＬ１０ａを覆うように、シリコン窒化膜等からなるライナー膜１９をたとえばＣＶＤ法にて形成する。それから、ライナー膜１９上に第１層間絶縁膜１７を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）を行って、ライナー膜１９が露出するまで第１層間絶縁膜１７の表面を平坦化する。そして、平坦化された第１層間絶縁膜１７上に、キャップ絶縁膜１８をたとえばＣＶＤ法にて形成する。
【００４６】
次に図７Ａ及び図７Ｂに示すように、キャップ絶縁膜１８上にシリコン窒化膜からなるストッパー膜２０を形成する。また、ストッパー膜２０上にシリコン酸化膜からなるハードマスク膜（２１）を形成し、ハードマスク膜上にレジスト（２２）を塗布する。それから、前述したセルコンタクトマスク（図３参照）を用い、コンタクトレチクルパターン４０をレジストに転写して、パターン転写されたレジスト２２を形成する。さらにドライエッチング技術を用いて、レジスト２２をマスクにハードマスク膜をエッチングして、パターン転写されたハードマスク（第１のマスク）２１を形成する。前述したように、ハードマスク２１は、直交するに方向に沿って所定の間隔で配列形成される。
【００４７】
次に、図８Ａ及び図８Ｂに示すように、レジスト２２を除去し、シリコン窒化膜からなるサイドウォール膜２３をたとえば、膜厚Ｆ／４ｎｍ程度で形成する。膜厚は、図４にしたように隣接する突出部分同士が連結されるけれども、四方を突出部分に囲まれた領域が完全に埋め込まれないように設定する。
【００４８】
次に、図９Ａ及び図９Ｂに示すように、シリコン窒化膜からなるサイドウォール膜２３をエッチバックし、サイドウォール２３ａを形成する。この時、サイドウォール２３ａの幅は、膜厚と同じＦ／４程度となる。
【００４９】
次に、図１０Ａ及び図１０Ｂに示すように、ハードマスク２１をたとえば、フッ酸溶液に浸漬し、除去する。続いて、ストッパー膜２０の露出部分を除去するため、シリコン窒化膜のサイドウォール２３ａおよびストッパー膜２０を全面エッチバックする。最終的にサイドウォール２３ａの一部と、それに覆われたストッパー膜２０が残留し、セルコンタクトエッチング用のハードマスク２４となる。
【００５０】
次に、図１１Ａ及び図１１Ｂに示すように、セルコンタクトエッチング用のハードマスク２４をマスクにドライエッチング技術を用いて、キャップ絶縁膜１８、第１層間絶縁膜１７、ライナー膜１９を貫通してセルコンタクトホール２５ｃを形成する。セルコンタクト２５ｃと活性領域１３の交差している部分で、積み上げ拡散層１４表面が露出する。
【００５１】
次に、図１２Ａ及び図１２Ｂに示すように、セルコンタクト２５ｃの内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコン２５をたとえばＣＶＤ法を用いて埋め込む。
【００５２】
次に、図１３Ａ及び図１３Ｂに示すように、第１層間絶縁膜１７上の余剰なポリシリコン２５をたとえばＣＭＰにより除去し、さらにポリシリコン２５をエッチバックする。セルコンタクト２５ｃ内にポリシリコン２５の一部を残存させて、セルコンタクトプラグ２５ｂを形成する。
【００５３】
次に、図２Ａ及び図２Ｂに示すように、セルコンタクトプラグ２５ｂを覆うように、第２層間絶縁膜２６を形成する。それから、第２層間絶縁膜２６を貫通するビットコンタクトホール２８ａを形成し、内部をポリシリコン等で埋め込み、ビットコンタクトプラグ２８ｂを形成する。これにより、第１ビットコンタクトプラグ２８ｂ１を介して、第２セルコンタクトプラグ２５ｂ２と第１ビット線２９ａが接続される。また、第２ビットコンタクトプラグ２８ｂ２を介して、第５セルコンタクトプラグ２５ｂ５と第２ビット線２９ｂが接続される。
【００５４】
次に、ビット線２９を覆うように、第３層間絶縁膜２７を形成する。それから、第３層間絶縁膜２７を貫通する容量コンタクトホール３０ａを形成し、内部にポリシリコン等の導電材料を埋め込み、容量コンタクトプラグ３０ｂを形成する。これにより、第１容量コンタクトプラグ３０ｂ１を介して、第１セルコンタクトプラグ２５ｂ１と第１容量コンタクトパッド３１ａが接続される。同様に、第２、第３、第４容量コンタクトプラグ３０ｂ２、３０ｂ３、および３０ｂ４を介して、第３、第４、第６セルコンタクトプラグ２５ｂ３、２５ｂ４、２５ｂ６と第２、第３および第４容量コンタクトパッド３１ｂ、３１ｃ、３１ｄがそれぞれ接続される。
【００５５】
次に、容量コンタクトパッド３１を覆うように、ストッパー膜３２を形成する。容量コンタクトパッド３１を露出させ、その上に下部電極３３を形成する。下部電極３３の内表面および外周面を覆う容量絶縁膜３４を形成した後、容量絶縁膜３５上に上部電極３５を形成し、キャパシタを形成する。
【００５６】
この後、必要な配線を形成する配線形成工程や、配線に接続されるプラグを形成するプラグ形成工程等を繰り返し、多層配線を形成する。
【００５７】
以上のようにして、半導体装置１００が完成する。
【００５８】
上述したように、本実施の形態に係る半導体装置の製造方法では、４Ｆピッチの市松模様のコンタクトレチクルパターンを用い、サイドウォール２３を用いたハードマスク２４を用いることで、２Ｆピッチに１個のコンタクトホールパターンを形成できる。微細化が進み、リソグラフィ技術で、２Ｆピッチに１個のコンタクトホールパターンを形成するのは困難になっても、安定してコンタクトホールが形成でき、歩留まり向上が期待できる。
【００５９】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の主旨から逸脱することなく、種々の変形・変更か可能である。
【００６０】
例えば、上記実施の形態では、市松模様のセルコンタクトマスクを用いたが、互いに直交するに方向に沿って所定の距離で配列された円形等の遮光部を有するセルコンタクトマスクを用いても同様のパターン転写を行うことができる。
【符号の説明】
【００６１】
１００    半導体装置
１    半導体基板
５    溝
６    ゲート絶縁膜
７    ポリシリコン
８    タングステン
１０    ワード線
１１    サイドウォール
１２    素子分離領域
１２ａ    第１素子分離領域
１２ｂ    第２素子分離領域
１２ｃ    第３素子分離領域
１３    活性領域
１３ａ    第１活性領域
１３ｂ    第２活性領域
１４、１４ａ〜１４ｆ    積み上げ拡散層
１７    第１層間膜
１８    キャップ絶縁膜
１９    ライナー膜
２０    ストッパー膜
２１    ハードマスク
２２    レジスト
２３    サイドウォール膜
２３ａ    サイドウォール
２４    ハードマスク
２５    セルコンタクト領域
２５ａ１〜２５ａ６    セルコンタクト領域
２５ｂ１〜２５ｂ６    セルコンタクトプラグ
２５ｃ    セルコンタクトホール
２６    第２層間絶縁膜
２７    第３層間絶縁膜
２８ａ１，２８ａ２    ビットコンタクトホール
２８ｂ１，２８ｂ２    ビットコンタクトプラグ
２９ａ、２９ｂ    ビット線
３０ａ１〜３０ａ４    容量コンタクトホール
３０ｂ１〜３０ｂ４    容量コンタクトプラグ
３１ａ〜３１ｄ    容量コンタクトパッド
３２    ストッパー膜
３３    下部電極
３４    容量絶縁膜
３５    上部電極
４０    マスクパターン
４１    セルコンタクトマスク透光部
４２    セルコンタクトマスク遮光部
４３    転写パターン
４４ａ，４４ｂ    セルコンタクトホールパターン
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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