(57)【要約】【課題】半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応したインターポーザの製造方法と半導体装置の製造方法を提供する。【解決手段】インターポーザの製造方法を、複数の導電性線状体（１１）を所定のピッチＰで配列する配列工程と、ブロック体作製工程と、ベース基材作製工程と、導電体層形成工程と、パターニング工程と、多層配線層形成工程と、を有するものとし、配列工程では、導電性線状体（１１）の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するようにピッチＰを設定するようにした。【選択図】  図２
2013222943.tif 000002
【特許請求の範囲】
【請求項１】
複数の導電性線状体を、所定のピッチＰで配列する配列工程と、
配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたブロック体を作製するブロック体作製工程と、
前記導電性線状体が長手方向で分断されるように前記ブロック体を切断して、前記導電性線状体からなる表裏導通部材の端部が両主面の一部の領域あるいは全域に位置しているベース基材を作製するベース基材作製工程と、
前記ベース基材の前記表裏導通部材に接続するように前記ベース基材の両主面に導電体層を形成する導電体層形成工程と、
前記ベース基材の両主面に形成した前記導電体層をパターニングして導電体層パターンを形成するパターニング工程と、
前記ベース基材の両主面に形成した前記導電体層パターンの少なくとも一方の導電体層パターンに多層配線層を形成する多層配線層形成工程と、を有し、
前記配列工程では、前記導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するように前記ピッチＰを設定することを特徴とするインターポーザの製造方法。
【請求項２】
前記多層配線層形成工程では、前記ベース基材の一方の主面に形成した前記導電体層パターンのうち、不要である前記表裏導通部材に接続された導電体層パターンを絶縁性保護層で被覆し、前記ベース基材の他方の主面に形成した前記導電体層パターンに前記多層配線層を形成することを特徴とする請求項１に記載のインターポーザの製造方法。
【請求項３】
前記導電性線状体および前記絶縁材料は、延性を有するものであることを特徴とする請求項１または請求項２に記載のインターポーザの製造方法。
【請求項４】
前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するブロック体を作製することを特徴とする請求項３に記載のインターポーザの製造方法。
【請求項５】
前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足する小ブロック体を作製し、複数の該小ブロック体間を絶縁材料で埋めて、前記小ブロック体が絶縁体で保持されたブロック体を作製することを特徴とする請求項３に記載のインターポーザの製造方法。
【請求項６】
前記絶縁材料は、熱硬化性絶縁樹脂材料であることを特徴とする請求項１または請求項２に記載のインターポーザの製造方法。
【請求項７】
前記導電性線状体と前記絶縁材料は、色彩が異なることを特徴とする請求項１乃至請求項６のいずれかに記載のインターポーザの製造方法。
【請求項８】
前記ベース基材作製工程では、ブロック体を切断して得た前記ベース基材の少なくとも一方の主面を研磨することを特徴とする請求項１乃至請求項７のいずれかに記載のインターポーザの製造方法。
【請求項９】
多層配線層を備えるインターポーザの該多層配線層上に半導体チップを実装する実装基板作製工程と、
１個以上の半導体チップが実装され回路が形成された領域で前記実装基板を切断して、半導体装置のサイズに個片化する切断工程と、を有し、
前記インターポーザは、請求項１乃至請求項８のいずれかに記載のインターポーザの製造方法により作製することを特徴とする半導体装置の製造方法。
【請求項１０】
複数の導電性線状体を、所定のピッチＰで配列する配列工程と、
配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたブロック体を作製するブロック体作製工程と、
前記導電性線状体が長手方向で分断されるように前記ブロック体を切断して、前記導電性線状体からなる表裏導通部材の端部が両主面の一部の領域あるいは全域に位置しているベース基材を作製するベース基材作製工程と、
前記ベース基材の前記表裏導通部材に接続するように前記ベース基材の両主面に導電体層を形成する導電体層形成工程と、
前記ベース基材の一方の主面に形成した前記導電体層をパターニングして導電体層パターンを形成するパターニング工程と、
前記導電体層パターンに多層配線層を形成する多層配線層形成工程と、
前記多層配線層上に半導体チップを実装する実装基板作製工程と、
前記ベース基材の他方の主面に形成した前記導電体層側から研磨加工を施して、前記導電体層を取り除くとともに前記ベース基材の厚みを調整する研磨工程と、
１個以上の半導体チップが実装され回路が形成された領域で前記実装基板を切断して、半導体装置のサイズに個片化する切断工程と、を有し、
前記配列工程では、前記導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するように前記ピッチＰを設定することを特徴とする半導体装置の製造方法。
【請求項１１】
前記導電性線状体および前記絶縁材料は、延性を有するものであることを特徴とする請求項１０に記載のインターポーザの製造方法。
【請求項１２】
前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するブロック体を作製することを特徴とする請求項１１に記載のインターポーザの製造方法。
【請求項１３】
前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足する小ブロック体を作製し、複数の該小ブロック体間を絶縁材料で埋めて、前記小ブロック体が絶縁体で保持されたブロック体を作製することを特徴とする請求項１１に記載のインターポーザの製造方法。
【請求項１４】
前記絶縁材料は、熱硬化性絶縁樹脂材料であることを特徴とする請求項１０に記載のインターポーザの製造方法。
【請求項１５】
前記導電性線状体と前記絶縁材料は、色彩が異なることを特徴とする請求項１０乃至請求項１４のいずれかに記載のインターポーザの製造方法。
【請求項１６】
前記ベース基材作製工程では、ブロック体を切断して得た前記ベース基材の少なくとも一方の主面を研磨することを特徴とする請求項１０乃至請求項１５のいずれかに記載のインターポーザの製造方法。
【請求項１７】
前記研磨工程では、研磨加工を施した面側から前記絶縁体をエッチングして前記表裏導通部材を一部露出させることを特徴とする請求項１０乃至請求項１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターポーザ、特に半導体装置用のインターポーザの製造方法と半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器、特にコンピュータや通信機器等に使用される半導体装置においては、小型で大規模な集積回路を有する半導体チップが用いられている。例えば、多層の配線基板（パッケージ基板とも言う）上に複数の半導体チップをはんだバンプを介して搭載するフリップチップ実装したＳＩＰ（System In Package）等が提案されている。このようなフリップチップ実装では、半導体装置の機械的強度を上げ、耐水性を高めるため、配線基板と半導体チップとの間を、例えば、エポキシ樹脂のような絶縁性の樹脂で封止している。しかし、フリップチップ実装で高密度に配線を形成した半導体装置では、配線基板、半導体チップ、封止樹脂が、それぞれ線膨張率を異にしているので、線膨張率の相違による反りの発生、半導体チップの破損や脱落、異常動作の発生が問題となっている。この問題を解決するために、配線基板と半導体チップの間にインターポーザを介在させて半導体装置を構成することが行われている。また、半導体チップの端子ピッチが狭いことから、このインターポーザは、半導体装置をマザーボードに実装するに際しての実装ピッチ変換の手段としての機能も発現することができる。
【０００３】
このようなインターポーザは、樹脂基板、セラミック基板、ガラス基板、シリコン基板等の基板に、厚さ方向に貫通する貫通電極を形成して表裏導通をとったものが知られている。表裏導通のためのビアホール形成の手段としては、例えば、レーザー加工（主に、樹脂基板やガラス基板等）やサンドブラスト加工（主にガラス基板に対して）、パンチング（主にセラミック基板に対して）等の機械的穴あけ手段、ウエットエッチング（主にガラス基板やシリコン基板に対して）やドライエッチング（主にシリコン基板に対して）等の化学的腐食による穴あけ手段が用いられてきた。しかし、上記のような従来のビアホール形成手段により形成されるビアホールは、基板の厚み方向でビアホール径寸法が一定とならず、このためアスペクト比が低く、ビアホール径の微細化、狭ピッチ化に限界があった。また、例えば、基板の厚み方向でビアホール径寸法がほぼ一定でアスペクト比の高いビアホールの形成が可能なシリコン基板の深堀りでは、微細化は可能であるが製造に長時間を要し、コストの大幅な増大を伴うという問題もあった。
【０００４】
一方、放射線検出部と信号処理素子とを、ガラス基板に形成された貫通孔の内壁に表裏を導通する導電性部材を設けた配線基板を介して接続した放射線検出器が提案されている（特許文献１）。ここでの配線基板はインターポーザとして機能し、貫通孔の個数、配置等を放射線検出器の構成に応じて設定すること、複数の貫通孔のうち、表裏導通が必要な位置にある貫通孔に、マスク等によって選択して導電性部材を形成することが記載されている。また、両端が開口した中空状のガラス部材を相互に融着し一体形成してマルチチャンネル部材とし、このマルチチャンネル部材を２次元状に配置された状態で互いに融着して一体形成されてなるキャピラリ基板と、この貫通孔を充填し、キャピラリ基板の両主面間を電気的に導通するための導電性部材と、を有する電極基板が提案されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４３６５１０８号公報
【特許文献２】特開２００４−３６３１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の特許文献１に記載の放射線検出器は、貫通孔の内壁に導電性部材を設けており、貫通孔の内部は中空のままの構造となっている。しかし、放射線検出器は、特殊な環境で使用されるため、温度変化の履歴が少なく、これに対して、一般的に使用される半導体装置では、温度変化における信頼性が必要となる。そして、特許文献１に記載されているような中空構造の表裏導通は、半導体チップ等を実装した場合に、内部の空気がボイドとなって半導体チップとの接続部を破壊し、半導体チップの固定不良、接続不良を生じるという問題があった。また、一般的な半導体装置に利用するためには、貫通孔の個数、配置等を、実装される半導体チップに合わせて設定しなければならないという問題もあった。
【０００７】
また、上記の特許文献２に記載の電極基板では、貫通孔内部の空気がボイドとなることによる問題は生じない。しかし、中空状のガラス部材が相互に融着されて一体形成されたマルチチャンネル部材を使用しているので、一般的な半導体装置に利用するために、貫通孔の個数、配置等を、実装される半導体チップに合わせて設定することが極めて困難であるという問題があった。すなわち、放射線検出の用途では、使用される半導体チップがほぼ同じものであり、半導体チップの電極位置および貫通孔の配置はある程度一定にできるので、配線基板はあまり多くの種類を必要としないが、一般的な半導体装置では、半導体チップのサイズ、ピン数、電極位置等が様々であるため、多くの種類のインターポーザをそれぞれ設計、製造しなければならないという問題があった。さらに、多品種化により、インターポーザの製品管理がより複雑となり、製品そのものが高コストになってしまうという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応したインターポーザの製造方法と半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するために、本発明のインターポーザの製造方法は、複数の導電性線状体を、所定のピッチＰで配列する配列工程と、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたブロック体を作製するブロック体作製工程と、前記導電性線状体が長手方向で分断されるように前記ブロック体を切断して、前記導電性線状体からなる表裏導通部材の端部が両主面の一部の領域あるいは全域に位置しているベース基材を作製するベース基材作製工程と、前記ベース基材の前記表裏導通部材に接続するように前記ベース基材の両主面に導電体層を形成する導電体層形成工程と、前記ベース基材の両主面に形成した前記導電体層をパターニングして導電体層パターンを形成するパターニング工程と、前記ベース基材の両主面に形成した前記導電体層パターンの少なくとも一方の導電体層パターンに多層配線層を形成する多層配線層形成工程と、を有し、前記配列工程では、前記導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するように前記ピッチＰを設定するような構成とした。
【０００９】
本発明の他の態様として、前記多層配線層形成工程では、前記ベース基材の一方の主面に形成した前記導電体層パターンのうち、不要である前記表裏導通部材に接続された導電体層パターンを絶縁性保護層で被覆し、前記ベース基材の他方の主面に形成した前記導電体層パターンに前記多層配線層を形成するような構成とした。
本発明の他の態様として、前記導電性線状体および前記絶縁材料は、延性を有するものであるような構成とした。
本発明の他の態様として、前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するブロック体を作製するような構成とした。
【００１０】
本発明の他の態様として、前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足する小ブロック体を作製し、複数の該小ブロック体間を絶縁材料で埋めて、前記小ブロック体が絶縁体で保持されたブロック体を作製するような構成とした。
本発明の他の態様として、前記絶縁材料が熱硬化性絶縁樹脂材料であるような構成とした。
本発明の他の態様として、前記導電性線状体と前記絶縁材料は、色彩が異なるような構成とした。
本発明の他の態様として、前記ベース基材作製工程では、ブロック体を切断して得た前記ベース基材の少なくとも一方の主面を研磨するような構成とした。
【００１１】
本発明の半導体装置の製造方法は、多層配線層を備えるインターポーザの該多層配線層上に半導体チップを実装する実装基板作製工程と、１個以上の半導体チップが実装され回路が形成された領域で前記実装基板を切断して、半導体装置のサイズに個片化する切断工程と、を有し、前記インターポーザは、上述のインターポーザの製造方法により作製するような構成とした。
【００１２】
また、本発明の半導体装置の製造方法は、複数の導電性線状体を、所定のピッチＰで配列する配列工程と、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたブロック体を作製するブロック体作製工程と、前記導電性線状体が長手方向で分断されるように前記ブロック体を切断して、前記導電性線状体からなる表裏導通部材の端部が両主面の一部の領域あるいは全域に位置しているベース基材を作製するベース基材作製工程と、前記ベース基材の前記表裏導通部材に接続するように前記ベース基材の両主面に導電体層を形成する導電体層形成工程と、前記ベース基材の一方の主面に形成した前記導電体層をパターニングして導電体層パターンを形成するパターニング工程と、前記導電体層パターンに多層配線層を形成する多層配線層形成工程と、前記多層配線層上に半導体チップを実装する実装基板作製工程と、前記ベース基材の他方の主面に形成した前記導電体層側から研磨加工を施して、前記導電体層を取り除くとともに前記ベース基材の厚みを調整する研磨工程と、１個以上の半導体チップが実装され回路が形成された領域で前記実装基板を切断して、半導体装置のサイズに個片化する切断工程と、を有し、前記配列工程では、前記導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するように前記ピッチＰを設定するような構成とした。
【００１３】
本発明の他の態様として、前記導電性線状体および前記絶縁材料は、延性を有するものであるような構成とした。
本発明の他の態様として、前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するブロック体を作製するような構成とした。
本発明の他の態様として、前記ブロック体作製工程では、配列された前記導電性線状体間を絶縁材料で埋めて、前記導電性線状体が絶縁体で保持されたサブブロック体を作製し、該サブブロック体を延伸することにより前記導電性線状体の配列ピッチを狭ピッチ化して、延伸後の導電性線状体の配列ピッチＰが、延伸後の導電性線状体の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足する小ブロック体を作製し、複数の該小ブロック体間を絶縁材料で埋めて、前記小ブロック体が絶縁体で保持されたブロック体を作製するような構成とした。
【００１４】
本発明の他の態様として、前記絶縁材料が熱硬化性絶縁樹脂材料であるような構成とした。
本発明の他の態様として、前記導電性線状体と前記絶縁材料は、色彩が異なるような構成とした。
本発明の他の態様として、前記ベース基材作製工程では、ブロック体を切断して得た前記ベース基材の少なくとも一方の主面を研磨するような構成とした。
本発明の他の態様として、前記研磨工程では、研磨加工を施した面側から前記絶縁体をエッチングして前記表裏導通部材を一部露出させるような構成とした。
【発明の効果】
【００１５】
本発明のインターポーザの製造方法では、導電性線状体をその太さと所定の関係をなすピッチで配列し、この導電性線状体を表裏導通部材とするので、半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応し、かつ、接続不良、固定不良が防止されたインターポーザを低コストで製造することが可能であり、さらに、導電体層パターンに形成する多層配線層を適宜設計することにより、多種の半導体チップ、多種の半導体装置サイズに対応したインターポーザの製造が可能である。
【００１６】
また、本発明の半導体装置の製造方法では、表裏導通部材の太さとピッチが所定の関係をなすようにインターポーザを製造し、このインターポーザの多層配線層上に半導体チップを実装した後に個片化するので、半導体チップの実装における接続信頼性が高いとともに、材料使用効率が向上し、半導体装置を低コストで製造することが可能であり、さらに、導電体層パターンに形成する多層配線層を適宜設計することにより、多種の半導体チップに対応でき、所望のサイズの半導体装置を製造することが可能である。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明のインターポーザ製造方法において導電性線状体を所定のピッチで配列した状態を示す図である。
【図２】図２は、導電性線状体の配列を説明するための図である。
【図３】図３は、導電性線状体を所定のピッチで配列するための方法の一例を説明する図である。
【図４】図４は、導電性線状体を所定のピッチで配列するための方法の一例を説明する図である。
【図５】図５は、本発明のインターポーザ製造方法のブロック体作製工程で作製されるブロック体の例を示す斜視図である。
【図６】図６は、ブロック体作製工程の他の例を説明するための図である。
【図７】図７は、ブロック体作製工程の他の例を説明するための図である。
【図８】図８は、本発明のインターポーザ製造方法のベース基材作製工程を説明するための図である。
【図９】図９は、本発明のインターポーザ製造方法の導電体層形成工程を説明するための図である。
【図１０】図１０は、本発明のインターポーザ製造方法のパターニング工程を説明するための図である。
【図１１】図１１は、パターニング工程におけるランドの形成を説明するための図である。
【図１２】図１２は、本発明のインターポーザ製造方法の多層配線層形成工程を説明するための図である。
【図１３】図１３は、本発明のインターポーザ製造方法の他の例を説明するための図である。
【図１４】図１４は、本発明のインターポーザ製造方法の他の例を説明するための図である。
【図１５】図１５は、本発明のインターポーザ製造方法の他の例を説明するための図である。
【図１６】図１６は、本発明の半導体装置製造方法の実装基板作製工程を説明するための図である。
【図１７】図１７は、本発明の半導体装置製造方法の切断工程を説明するための図である。
【図１８】図１８は、本発明の半導体装置製造方法の他の例を説明するための図である。
【図１９】図１９は、本発明の半導体装置製造方法の他の例を説明するための図である。
【図２０】図２０は、本発明の半導体装置製造方法の他の例におけるインターポーザの製造を説明するための図である。
【図２１】図２１は、本発明の半導体装置製造方法の他の例における研磨工程を説明するための図である。
【図２２】図２２は、本発明の半導体装置製造方法の他の例を説明するための図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
［インターポーザの製造方法］
＜配列工程＞
本発明では、まず、配列工程にて、複数の導電性線状体１１を所定のピッチＰで配列する（図１）。この図１では、本発明の説明が容易となるように煩雑な記載を避け、例えば、導電性線状体１１の数、長さ等は便宜的に記載されているが、本発明は図示例に限定されるものではない。以下の各図面においても同様である。
導電性線状体１１は、図示例では、その断面形状が円形であるが、これに限定されるものではなく、断面形状が四角形、六角形等の多角形状のであってもよい。但し、後述する延伸工程がある場合には、延伸後の導電性線状体１１の形状の安定性を考慮すると、断面形状が円形であることが好ましい。この導電性線状体１１の太さＤ（断面形状が円形の場合は、その直径、多角形である場合には、任意の２つの頂点を結ぶ線分のうち最も長い線分の長さとする）は、後述する延伸工程がない場合には、製造するインターポーザの表裏導通部材の太さを決定するものであり、例えば、５〜５００μｍの範囲で適宜設定することができる。
また、後述する延伸工程がある場合には、延伸後の導電性線状体１１の太さが、製造するインターポーザの表裏導通部材の太さを決定することになる。このため、延伸後の縮小した太さを考慮して、導電性線状体１１の太さＤを設定することができる。
【００１９】
この導電性線状体１１の配列束の全体の外形は特に制限はなく適宜設定することができ、例えば、後工程で作製するブロック体の外形形状と同一、あるいは、相似となるように、円柱形状、角柱形状等とすることができる。
導電性線状体１１としては、例えば、銅、ニッケル、アルミニウム、スズ、銀、タングステン、チタン等の導電性金属からなる導電性ワイヤー、あるいは、このような金属の１種、または、２種以上の微粒子を含有した導電性ペーストからなる線状体、カーボン等を分散させた導電性樹脂からなる線状体等を挙げることができる。特に、後述する延伸工程がある場合には、銅、アルミニウム等の融点が低く延性を具備した材質からなる導電性ワイヤー、あるいは、導電性ペーストからなる線状体が好ましい。
このような導電性線状体１１は、例えば、図２（Ａ）に示されるように、導電性線状体１１の中心が正三角形をなす最密配置をとるようにピッチＰで配列することができる。また、図２（Ｂ）に示されるように、導電性線状体１１の中心が格子点をなすＸＹ配置をとるようにピッチＰで配列してもよい。
【００２０】
このような導電性線状体１１の配列におけるピッチＰは、導電性線状体１１の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足するように設定する。例えば、太さＤが５０μｍである導電性線状体１１をピッチＰが１００μｍとなるようにＸＹ配置で配列することができる。導電性線状体１１の配列のピッチＰが２Ｄ未満であると、後述するベース基材作製工程で形成される導電性線状体からなる表裏導通部材がインターポーザの主面に占める面積率が大きくなりすぎ、表裏導通部材の熱膨張係数と、その周囲の絶縁体（後述のブロック体作製工程で使用する絶縁材料）の熱膨張係数との相違による応力が大きくなり、インターポーザにヒビ、割れ、あるいは、歪み等の不具合を生じることがあり好ましくない。また、導電性線状体１１の配列のピッチＰが２Ｄ未満であると、後述する導電性層パターン形成における接続ランド、表裏導通ビアランドの形成が難しくなる場合があり、さらに、インターポーザとしてマザーボードに実装する際に、隣接する電極間でのショートを生じることがあり好ましくない。
【００２１】
また、導電性線状体１１の配列のピッチＰが４Ｄ以上であると、表裏導通部材が狭ピッチであるインターポーザを必要とする製品に対応できないこととなり好ましくない。すなわち、例えば、配列のピッチＰが２Ｄの場合、配列のピッチが導電性線状体１１の太さの２倍である多数の表裏導通部材を必要とする製品に対応可能であるとともに、表裏導通部材の配列のピッチが導電性線状体１１の太さの４倍であることを必要とする製品にも対応できる。しかし、配列のピッチＰが４Ｄの場合には、表裏導通部材の配列のピッチが導電性線状体１１の太さの２倍であることを必要とする製品には対応できず、表裏導通部材の配置ピッチが導電性線状体１１の太さの４倍であってもよい新たな製品を必要とするので、その分、製造コストが上昇し、また、生産性も低下する。また、導電性線状体１１の配列のピッチＰが４Ｄ以上であると、表裏導通部材がインターポーザの主面に占める面積率が小さくなりすぎ、熱伝導性が良好な表裏導通部材による放熱機能が低下し、半導体装置におけるインターポーザの良好な放熱パスを形成できないことがあり好ましくない。さらに、後述する延伸工程がある場合には、延伸によって導電性線状体１１の形状が変形し、表裏導通部材の形状、寸法のバラツキが大きくなることがあり好ましくない。
【００２２】
上記のように、複数の導電性線状体１１を所定のピッチＰで配列する方法として、例えば、図３に示すような方法が挙げられる。図３では、導電性線状体１１として導電性ワイヤーを使用するものであり、樹脂シート３３に近接させて固定用部材２１を配置する。そして、誘導治具２２の先端から誘導され突出させた導電性ワイヤー１１の先端を固定用部材２１に固定し、その後、誘導治具２２を使用して矢印ａ方向の沿って樹脂シート３３上に布設し、終端を切断して自由端とする操作を、矢印ｂ方向に沿って所望のピッチＰで繰り返す（図３（Ａ））。ここでは、矢印ａ方向と矢印ｂ方向は直交する関係にある。固定用部材２１は導電性ワイヤー１１を接着あるいは融着により固定可能な材料であればよく、例えば、金属材料であってよい。このような固定用部材２１は、樹脂シート３３との相対位置が変動しないように配設される。使用する樹脂シート３３は、誘導治具２２により布設される導電性ワイヤー１１を固着保持できるように、例えば、半硬化状態や粘着性あるいは接着性を表面に具備するものを使用することができる。尚、この樹脂シート３３を、後述するブロック体作製工程で絶縁材料として使用する場合には、絶縁材料として適した樹脂材料からなるシートを使用する。また、樹脂シート３３上に布設した導電性ワイヤー１１の終端部の切断は、例えば、機械的な切断、溶融による切断等、特に制限はされない。
【００２３】
上記のように、樹脂シート３３上に所望のピッチＰで導電性ワイヤー１１を布設した後、この樹脂シート３３上に新たな樹脂シート３３を載置して導電性ワイヤー１１を被覆する。また、固定用部材２１上に新たな固定用部材を載置し、新たな樹脂シート３３上に、同様にして所望のピッチＰで導電性ワイヤー１１を布設する（図３（Ｂ））。このように導電性ワイヤー１１を被覆して載置する新たな樹脂シート３３の厚みは、導電性ワイヤー１１の配列ピッチＰを考慮して設定する。例えば、上記の図２（Ａ）に示したように、導電性ワイヤー１１の中心が正三角形をなす最密配置をとるようにピッチＰで配列される場合、樹脂シート３３の厚みは√３Ｐ／２とすることができ、また、図２（Ｂ）に示されるように、導電性ワイヤー１１の中心が格子点をなすＸＹ配置をとるようにピッチＰで配列される場合、樹脂シート３３の厚みはＰとすることができる。また、新たに載置する固定用部材２１も、樹脂シート３３と同様の厚みであることが好ましい。
所望の枚数の樹脂シート３３、所望の個数の固定用部材２１を順次載置して、以上の操作を複数回繰り返すことで、所望のピッチＰで配置された導電性ワイヤー１１の配列束が得られる（図１参照）。
【００２４】
ここで、樹脂シート３３を、後述するブロック体作製工程で絶縁材料として使用する場合には、加熱等によって樹脂シート３３を硬化させることができる。
また、樹脂シート３３を溶剤等によって溶解除去し、導電性ワイヤー１１のみの配列束とすることもできる。この場合、図４に示されるように、樹脂シート３３を介して固定用部材２１と対向する位置に固定用部材２２を配設し、上述の繰り返し操作の中で、誘導治具２２を使用して樹脂シート３３上に布設した導電性ワイヤー１１の終端を自由端とすることなく、この固定用部材２２に固定する。そして、固定用部材２１と固定用部材２２との間に適切なテンションをかけることにより、樹脂シート３３を溶剤等によって溶解除去しても、所望のピッチＰで配置された導電性ワイヤー１１の配列束が得られる。尚、図４では、１段目の固定用部材２１と固定用部材２２との間、および、２段目の固定用部材２１と固定用部材２２との間の一部に導電性ワイヤー１１が架け渡された状態を示し、３段目以上の固定用部材２１と固定用部材２２の積み重ね状態は二点鎖線で示し、導電性ワイヤー１１の記載は省略している。
【００２５】
上述の複数の導電性線状体１１を所定のピッチＰで配列する方法は例示であり、この方法に限定されるものではない。例えば、導電性線状体１１として導電性ワイヤーを使用する代わりに、導電性ペーストを塗布することで、断面が略半円形状の導電性線状体１１とすることができる。このように導電性ペーストを使用する場合、樹脂シート３３を、後述するブロック体作製工程で絶縁材料として使用することが前提となるが、樹脂シート３３の硬化とともに、導電性ペーストも硬化することができる。
【００２６】
＜ブロック体作製工程＞
次に、上記のように配列された導電性線状体１１間を絶縁材料で埋めて、図５に示されるように、導電性線状体１１が絶縁体３２で保持されたブロック体３１を作製する。尚、図５では、理解を容易とするために、導電性線状体１１を絶縁体３２から突出させて図示している。
作製されたブロック体３１では、絶縁体３２で保持された各導電性線状体１１の配列ピッチＰが、導電性線状体１１の太さＤに対して２Ｄ≦Ｐ＜４Ｄの関係を満足している。このように作製するブロック体３１の形状、寸法は特に制限はなく、長さ（導電性線状体１１の長手方向）、直径は、後工程であるベース基材作製工程における切断装置を考慮して適宜設定することができ、例えば、長さ５００ｍｍ、直径２００ｍｍの円柱形状とし、約３００万本の導電性線状体１１が絶縁体３２で保持されたものとすることができる。また、ブロック体３１は、四角柱形状、六角柱形状等の角柱形状であってもよい。
【００２７】
ブロック体３１の作製に使用する絶縁材料は、例えば、珪酸系ガラスのような無アルカリガラス、液晶ポリマーやポリアミドのような熱可塑性樹脂、エポキシ樹脂のような熱硬化性樹脂等の電気絶縁性のものであってよく、後述する延伸工程がある場合には、特に加熱延性を有するホウ珪酸ガラス、液晶ポリマー等の絶縁材料が好ましい。絶縁材料にアルカリ金属が含有されている場合、この後の工程での各種薬品処理において、このアルカリ金属の溶出を考慮する必要がある。
尚、本発明では、この絶縁材料と上記の導電性線状体との間で、色彩が異なるようにしてもよい。これにより、後述する工程において、ベース基材４１における導電性線状体１１の存在の有無、存在箇所の識別が容易なものとなる。このような色彩の相違は、例えば、絶縁材料に所望の顔料を添加する方法、絶縁材料には特に有色物質を添加せずに半透明状体で使用する方法等により可能となる。
【００２８】
このようなブロック体３１は、絶縁体３２で保持された導電性線状体１１の数が非常に多いので、本発明では、図６に示すように、サブブロック体３１′の延伸によりブロック体３１を作製してもよい。すなわち、作製目標であるブロック体３１における導電性線状体１１の配列ピッチＰ、導電性線状体１１の太さＤ（これらは、２Ｄ≦Ｐ＜４Ｄの関係を満足する）と比例関係となるように、太さＤ′の導電性線状体１１′をピッチＰ′で配列（これらは、２Ｄ′≦Ｐ′＜４Ｄ′の関係を満足し、Ｄ＜Ｄ′、Ｐ＜Ｐ′である）したサブブロック体３１′をまず作製する。図６（Ｂ）は、このような導電性線状体１１′の太さＤ′とピッチＰ′を示す図である。ここでは、導電性線状体１１′と、その周囲に位置する絶縁体３２′を、加熱延性を有する材質とする。次に、図６（Ａ）に示されるように、このサブブロック体３１′を延伸することにより、ブロック体３１を作製する。サブブロック体３１′の延伸は、例えば、図示例のように、加熱リング６１を用いて延性が発現する温度以上に加熱し、引き延ばすことにより行うことができる。この延伸により、サブブロック体３１′における導電性線状体１１′の太さＤ′と、導電性線状体１１′のピッチＰ′は比例的に小さくなり、太さＤの導電性線状体１１がピッチＰで配列されたブロック体３１が得られる（図６（Ｃ）参照）。例えば、太さＤ′が５ｍｍである導電性線状体１１′をピッチＰ′が１０ｍｍとなるようにＸＹ配置で約１万本配置してサブブロック体３１′を作製し、このサブブロック体３１′に対して所定の延伸を施すことにより、太さＤが５０μｍである導電性線状体１１が１００μｍのピッチＰでＸＹ配置で配列したブロック体３１が得られる。このようなサブブロック体３１′の延伸による作製されたブロック体３１では、導電性線状体１１と絶縁体３２との密着性が向上するという利点もある。尚、理解を容易とするために、図６（Ａ）では引き延ばしの先端部位を省略するとともに、導電性線状体１１を絶縁体３２から突出させて図示している。
【００２９】
また、本発明では、上記のように、太さＤ′の導電性線状体１１′をピッチＰ′で配列したサブブロック体３１′の延伸により、太さＤの導電性線状体１１がピッチＰで配列された小ブロック体３１″を作製し、図７に示されるように、複数の小ブロック体３１″間を絶縁材料で埋めて、小ブロック体３１″が絶縁体３２で保持されたブロック体３１を作製することができる。これにより、主面の面積が大きいインターポーザの製造が可能となる。尚、このように複数の小ブロック体３１″をまとめる場合には、各小ブロック体３１″相互における導電性線状体１１の配置がピッチＰで配列した状態となるように載置し、その間隙に、太さＤの導電性線状体１１をピッチＰで追加配列する。尚、図７では、ブロック体３１の輪郭を二点鎖線で示している。
さらに、図７に示されるようにして作製したブロック体３１をさらに延伸することにより、より狭ピッチの要求に対応したインターポーザの製造が可能となる。
尚、サブブロック体３１′の延伸時の加熱手段は、加熱リングによるブロック体３１の引き出し方法に限定されるものではなく、例えば、サブブロック体３１′全体を加熱し、漏斗状の容器に押し出してブロック体３１を形成する押し出し方法等も挙げることができる。
【００３０】
＜ベース基材作製工程＞
次に、導電性線状体１１が長手方向で分断されるようにブロック体３１を所望の厚みで切断して、ベース基材４１を作製する（図８（Ａ）、（Ｂ）参照）。作製されたベース基材４１は、ブロック体３１の切断面である両主面４１ａ，４１ｂを有し、両主面４１ａ，４１ｂには、導電性線状体１１からなる表裏導通部材４２が露出している。尚、理解を容易とするために、図８（Ａ）では導電性線状体１１を絶縁体３２から突出させて図示しており、図８（Ｂ）では、主面４１ａに露出している導電性線状体１１（表裏導通部材４２）の端面に斜線を付して示している。
ブロック体３１の切断箇所は、図８（Ａ）に鎖線を付した箇所であり、例えば、厚み５００μｍでベース基材４１を切り出すことができる。ブロック体３１の切断方法は特に制限がなく、例えば、グラインダー等を使用することができるが、機械的な切断方法では、ベース基材４１の主面４１ａ，４１ｂに凹凸が存在するので、平坦性が不十分な場合には、表面研磨することが好ましい。このような表面研磨により、例えば、厚み５００μｍで切り出したベース基材４１を所望の厚み（例えば３００μｍ）まで薄くしてもよい。
【００３１】
このように作製したベース基材４１の周縁形状は、ブロック体３１の外形形状が反映されたものとなり、ブロック体３１が円柱形状であれば周縁形状は円形、ブロック体３１が角柱形状であれば周縁形状は角形となる。ベース基材４１の周縁形状が円形の場合、既存の半導体ウェーハの製造工程で使用される各種製造装置を使用できるという利点があり、また、角形、特に四角形の場合、半導体装置の製造段階で個々の半導体装置に切り出す際に、格子状に切断して個片化するため、インターポーザの利用効率が高くなる（円周部での回路欠けの発生が少ない）という利点がある。
【００３２】
＜導電体層形成工程＞
次いで、ベース基材４１の表裏導通部材４２に接続するようにベース基材４１の両主面４１ａ，４１ｂに導電体層４３ａ，４３ｂを形成する（図９参照）。導電体層４３ａ，４３ｂの形成は、例えば、ベース基材４１の表面に無電解めっきにより銅あるいはニッケルのシード層を形成し、このシード層を給電手段として両主面４１ａ，４１ｂへ電気めっきにより銅あるいはニッケルの導電性材料を析出して行うことができる。
上記のシード層の厚みは薄くてもよく、例えば、５００ｎｍ程度あれば十分である。また、シード層は、真空蒸着法、スパッタリング法等のドライ成膜によって形成した金属薄膜であってもよい。この場合、ベース基材４１の両主面４１ａ，４１ｂに露出している絶縁体３２に対する接着性が良好なクロム、チタン、タングステン等の高融点金属を使用することが好ましい。
上記の導電体層４３ａ，４３ｂの厚みは、後工程で形成する導電体層パターンの微細化やパターン精度等を考慮して適宜設定することができ、例えば、１〜５μｍ程度とすることができる。また、形成された導電体層４３ａ，４３を研磨等により平坦化してもよい。
【００３３】
＜パターニング工程＞
次に、ベース基材４１の両主面４１ａ，４１ｂに形成した導電体層４３ａ，４３ｂをパターニングして所望の導電体層パターン４４ａ，４４ｂを形成する（図１０参照）。
導電体層４３ａ，４３ｂのパターニングは、従来技術を利用して行うことができる。例えば、フォトリソグラフィー法により、導電体層４３ａ，４３ｂ上にレジストマスクを形成し、導電体層４３ａ，４３ｂの不要な部位をエッチングで除去し、その後、レジストマスクを除去することにより導電体層パターン４４ａ，４４ｂを形成することができる。導電体層４３ａ，４３ｂの不要部位のエッチング除去では、例えば、上記のように電気めっきにより形成された銅やニッケルをエッチング後、シード層材料も同じレジストマスクを介してエッチングする。
このパターニングにより表裏導通部材４２に接続されたパターン４４ａ，４４ｂ、例えば、ランドは、図１１に示されるように、ベース基材４１の両主面４１ａ，４１ｂに露出している表裏導通部材４２よりも大きいことが好ましい。これは、パターン形成時のレジストマスクの位置ズレ等により、表裏導通部材４２までエッチングされて、導電体層パターン４４ａ，４４ｂに段部や穴が形成されることを防止するためである。より具体的には、例えば、太さ５０μｍの表裏導通部材４２がピッチ１００μｍで配列している場合、位置ズレ精度等を考慮してランド径を８０μｍとすることができる。この場合、隣接するランド間の距離は２０μｍであり、十分に絶縁性が保たれる。
【００３４】
＜多層配線層形成工程＞
次いで、ベース基材４１の主面４１ａに形成した導電体層パターン４４ａに多層配線層５１を形成する（図１２参照）。これによりインターポーザ１Ａが得られる。
図示例では、導電体層パターン４４ａに多層配線層を形成しているが、導電体層パターン４４ｂに多層配線層を形成してもよい。また、導電体層パターン４４ａ，４４ｂの両方に多層配線層を形成してもよく、この場合、表裏の多層配線層は異なる設計であってもよい。
【００３５】
多層配線層５１は、微細なパターンで構成され、後述する本発明の半導体装置の製造方法では、半導体チップ間の相互配線接続にも使用されるものである。この多層配線層５１は、導電体層パターン４４ａ上への絶縁層と導体層の形成を所望の回数繰り返すことにより形成することができ、図示例では、絶縁層と導体層の形成をそれぞれ２回行っている。絶縁層は、例えば、スピンコーティング等の塗布方法により、ポリイミド等の絶縁材料を所望の厚み（例えば、１０μｍ）で塗布して熱硬化し、その後、層間接続ビアを設ける部位をエッチングで除去して形成することができる。また、例えば、絶縁材料としてネガ型の感光性ポリイミドワニス等を使用して、フォトマスクにより層間接続ビアを設ける部位を遮光して露光、現像し、熱硬化して絶縁層を形成してもよい。導体層の形成は、例えば、導電性の多層膜（Ｔｉ／ＣｕやＣｒ／Ｃｕ／Ｃｒ等）や単層膜（Ａｌ等）をスパッタリング法等の真空成膜法で成膜（例えば、厚み１μｍ）し、フォトリソグラフィー法によりパターン形成（例えば、最小の配線幅１０μｍ／スペース１０μｍ）することにより行える。また、電気めっき等によって導体層の厚みを大きく（例えば、５μｍ程度）してもよい。
【００３６】
上述のような本発明のインターポーザの製造方法では、導電性線状体をその太さと所定の関係をなすピッチで配列するので、表裏導通部材の微細化、狭ピッチ化が可能となり、半導体チップの半導体装置への実装における端子接続の狭ピッチ化、多ピン化に対応し、かつ、接続不良、固定不良が防止されたインターポーザを低コストで製造することが可能である。さらに、導電体層パターンに形成する多層配線層を適宜設計することにより、多種の半導体チップ、多種の半導体装置サイズに対応したインターポーザの製造が可能である。
【００３７】
上述のインターポーザの製造方法の実施形態は例示であり、本発明はこれに限定されるものではない。例えば、図１０に示されるように、ベース基材４１の両主面４１ａ，４１ｂに導電体層パターン４４ａ，４４ｂを形成した後、図１３、および、図１４に示されるように、一方の主面４１ｂに形成した導電体層パターン４４ｂのうち、表裏導通が不要である表裏導通部材４２に接続された導電体層パターン４４ｂを絶縁性保護層４６で被覆し、ベース基材４１の他方の主面４１ａに形成した導電体層パターン４４ａに多層配線層５１を形成してインターポーザ１Ｂを製造してもよい。図１４では、絶縁性保護層４６に斜線を付して示している。このように、必要のない導電体層パターン４４ｂを絶縁性保護層４６で被覆することにより、別途マザーボードにインターポーザを実装する際に、ショートの発生を防止することができる。絶縁性保護層４６は、例えば、ポリイミド等の絶縁材料を使用して形成することができ、その厚みは、不要な導電体層パターン４４ｂと外部端子等との接触を阻止できればよいので、例えば、数μｍ程度、例えば、２μｍ程度とすることができる。
【００３８】
また、本発明では、パターニング工程において、ベース基材４１の主面４１ｂに形成する導電体層パターン４４ｂを、複数の表裏導通部材４２に接続した大きなパターンとして形成し、所望の部位に絶縁性保護層４６を形成してインターポーザ１Ｃを製造してもよい（図１５参照）。これにより、別途マザーボードにインターポーザを実装する際の接続部位の寸法を大きくすることもできる。尚、図１５では、ベース基材４１の主面４１ａ側の導電体層４３ａが全て除去され、導電体層パターン４４ａが形成されることなく、多層配線層５１が形成されているが、本発明のパターニング工程は、このように、必要に応じて導電体層の全除去も含むものである。
【００３９】
［半導体装置の製造方法］
（第１の実施形態）
この半導体装置の製造方法の実施形態は、上述の本発明のインターポーザの製造方法により製造したインターポーザを使用するものであり、ここでは、上述のインターポーザ１Ｂを使用した場合を例として説明する。
【００４０】
＜実装基板作製工程＞
本発明の半導体装置の製造方法では、インターポーザ１Ｂの多層配線層５１上に半導体チップ１００を実装して実装基板１１０とする（図１６参照）。
多層配線層５１は、微細なパターンで構成されており、半導体チップ１００間の相互配線接続にも使用される。実装する半導体チップ１００は特に制限はなく、例えば、端子が再配列された半導体チップ等を使用することができ、また、近年開発が活発化している三次元に積層された半導体チップも使用できる。
半導体チップ１００とインターポーザ１Ｂとの接続は、各種のフリップチップ実装技術を利用することができ、例えば、はんだボールを介して行うことができ、また、突起電極としてＡｕスタッドバンプ、あるいは、銅ピラーが形成された半導体チップの突起電極とインターポーザのパッドをはんだで接続してもよい。
【００４１】
＜切断工程＞
上記のように半導体チップ１００を実装した後、１個以上の半導体チップが実装され回路が形成された所望の領域１１１で実装基板１１０を切断して、半導体装置の所望のサイズに個片化する（図１７参照）。図示例では、表裏導通部材４２と半導体チップ１００、領域１１１との位置関係を示すために、導電体層パターン、多層配線層を構成する絶縁層、導体層を省略し、また、半導体チップ１００を鎖線で示し、切断ラインを二点鎖線で示している。これにより半導体装置が得られる。個片化される領域１１１内に２個以上の半導体チップ１００が実装されている場合、これらの半導体チップ１００は同種、異種いずれであってもよい。
本発明では、インターポーザに実装した半導体チップを保護するために、図１８に示すように、半導体チップ１００とインターポーザ１Ｂとの間を樹脂部材１０５で封止してもよく、また、図１９に示すように、実装した半導体チップ１００を樹脂部材１０５で封止してもよい。
上記の例では、本発明のインターポーザの製造方法により製造したインターポーザ１Ｂを使用しているが、上述のインターポーザ１Ａ、１Ｃ等、本発明のインターポーザの製造方法により製造したいずれのインターポーザも使用することができる。
【００４２】
（第２の実施形態）
この半導体装置の製造方法の実施形態では、まず、以下のように、インターポーザを製造する。このインターポーザの製造では、上述の本発明のインターポーザの製造方法の配列工程、ブロック体作製工程、ベース基材作製工程、導電体層形成工程までが共通である。このため、配列工程、ブロック体作製工程、ベース基材作製工程、導電体層形成工程までの説明を省略する。
【００４３】
上述の本発明のインターポーザの製造方法の導電体層形成工程までが終了した後、パターニング工程にて、ベース基材４１の両主面４１ａ，４１ｂに形成した導電体層４３ａ，４３ｂのうち、主面４１ａに形成した導電体層４３ａをパターニングして所望の導電体層パターン４４ａを形成する。一方、主面４１ｂに形成した導電体層４３ｂは、パターニングせずにそのままの状態とする。次いで、多層配線層形成工程にて、ベース基材４１の主面４１ａに形成した導電体層パターン４４ａに多層配線層５１を形成し、インターポーザ１Ｄとする（図２０参照）。図２０では、上述の本発明のインターポーザの製造方法の説明における部材番号と共通の部材番号を使用している。このパターニング工程では、一方の導電体層４３ａのみをパターニングする点が、上述の本発明のインターポーザの製造方法のパターニング工程と相違している。尚、パターニングする導電体層は、図示例では導電体層４３ａとしたが、導電体層４３ｂであってもよい。また、この多層配線層形成工程における多層配線層５１の形成は、上述の本発明のインターポーザの製造方法の多層配線層形成工程と同様とすることができる。
【００４４】
次に、実装基板作製工程にて、上記の第１の実施形態と同様に、作製したインターポーザ１Ｄの多層配線層５１に半導体チップ１００を実装して実装基板１１０とする。
次いで、研磨工程にて、実装基板１１０を構成するベース基材４１の主面４１ｂに位置している導電体層４３ｂ側から研磨加工を施して、導電体層４３ｂを取り除くとともに、ベース基材４１の厚みを所望の厚みまで薄くする（図２１参照）。インターポーザの厚み低減は、半導体装置の薄型化の要請において避けられないものであるが、インターポーザの製造段階で研磨加工を施してベース基材４１の厚みを、例えば、５００μｍから２００μｍまで薄くすると、ハンドリングが難しくなる。しかし、本発明の半導体装置の製造方法では、実装基板作製工程で半導体チップ１００をインターポーザ１Ｄに実装した後に、ベース基材４１に研磨加工を施して薄くするので、ハンドリング性の低下を回避することができる。
その後、切断工程にて、上記の第１の実施形態と同様に、１個以上の半導体チップが実装され回路が形成された所望の領域１１１で実装基板１１０を切断して、半導体装置の所望のサイズに個片化する（上記の図１７参照）。これにより半導体装置が得られる。
【００４５】
また、本発明では、上記のように、研磨加工を施して導電体層４３ｂを取り除くとともに、ベース基材４１の厚みを所望の厚みまで薄くした当該研磨面を更にエッチングし、ベース基材４１の絶縁材料を一部除去して、表裏導通部材４２の先端部を長さ１０〜１００μｍ程度露出させてもよい（図２２参照）。このように露出させた表裏導通部材４２の先端部は突起電極となり、このような突起電極は、電気めっきで別途形成する突起電極に比べて高さが均一であり、別途マザーボードにインターポーザを実装する際の接続信頼性が高いものとなる。尚、このような突起電極に、必要に応じて、はんだ処理等の表面処理を施してもよい。
【００４６】
上述のような本発明の半導体装置の製造方法では、表裏導通部材の太さとピッチが所定の関係をなすようにインターポーザを製造し、このインターポーザの多層配線層上に半導体チップを実装した後に個片化するので、半導体チップの実装における接続信頼性が高いとともに、材料使用効率が向上し、半導体装置を低コストで製造することが可能である。また、導電体層パターンに形成する多層配線層を適宜設計することにより、多種の半導体チップに対応でき、所望のサイズの半導体装置を製造することが可能である。
上述の本発明の半導体装置の製造方法の実施形態は例示であり、本発明はこれに限定されるものではない。
【実施例】
【００４７】
次に、具体的な実施例を示して本発明を更に詳細に説明する。
［実施例］
＜配列工程＞
太さＤが５０μｍである導電性ワイヤー（材質：銅合金）を導電性線状体として準備した。この導電性ワイヤーを、図３に示したような樹脂シートと固定用部材、および、誘導治具を用いてピッチＰが１００μｍ（太さＤの２倍）となるようにＸＹ配置で７８万本配列した。尚、樹脂シートは、厚み１００μｍの液晶ポリマーを使用し、また、固定用部材は、厚み１００μｍの銅プレートを使用した。
＜ブロック体作製工程＞
次に、上記の樹脂シートを加熱（３００℃、１０分間）して硬化することにより、絶縁体とし、その後冷却して、底辺が一辺１００ｍｍの正方形で長さ１００ｍｍの角柱形状のブロック体を作製した。
【００４８】
＜ベース基材作製工程＞
上記のブロック体を、導電性線状体が長手方向で分断されるようにグラインダーで切断して、厚み５００μｍのベース基材を得た。このベース基材をバフ研磨を用いて厚み３００μｍとなるまで表面研磨し、その後、アルカリ洗浄、水洗浄を行った。これにより、直径５０μｍの導電性ワイヤーからなる表裏導通部材がピッチ１００μｍのＸＹ配置で７８万個形成されたベース基材が得られた。
＜導電体層形成工程＞
上記のベース基材に無電解めっきにより銅薄膜（厚み約５００ｎｍ）を形成してシード層とし、その後、銅電気めっきによりベース基材の両主面に導電体層（厚み５μｍ）を形成した。
＜パターニング工程＞
上記の導電体層上に感光性レジスト（東京応化工業（株）製  ＯＦＰＲ８００）をスピンコート法で塗布し、所望のフォトマスクを介して露光・現像して、レジストマスクを形成した。このレジストマスクは、ベース基材の表裏導通部材（直径５０μｍ）が露出する部位上に位置した直径８０μｍの円形状マスクであった。次に、このレジストマスクを介して導電体層を塩化第二鉄系エッチャントでエッチング除去し、導電体層パターンとして、直径８０μｍのランドを形成した。
【００４９】
＜温度サイクルテスト＞
上記のようにベース基材にランドを形成した状態の試料に対して、下記の温度サイクル試験を行い、その後、表面状態を観察した。その結果、ベース基材（熱硬化した樹脂）の割れ等の欠陥はみられなかった。
（温度サイクル試験条件）
−２５℃に３０分間保持し、その後、１２５℃で３０分間保持する温度サイクルを
１０００回実施する。
【００５０】
［比較例］
導電性線状体としての導電性ワイヤーのピッチＰを９０μｍ（太さＤの１．８倍）とした他は、実施例と同様にランド形成までを実施し、試料を作製した。この試料に対して、実施例と同じ温度サイクル試験を行い、その後、表面状態を観察した。その結果、ベース基材（熱硬化した樹脂）の割れの発生が確認された。
【産業上の利用可能性】
【００５１】
本発明は、インターポーザの製造、インターポーザを使用する種々の製品の製造に適用することができる。
【符号の説明】
【００５２】
１Ａ，１Ｂ，１Ｃ，１Ｄ…インターポーザ
１１，１１′…導電性線状体
３１…ブロック体
３１′…サブブロック体
３１″…小ブロック体
３２，３２′…絶縁体
４１…ベース基材
４２…表裏導通部材
４３ａ，４３ｂ…導電体層
４４ａ，４４ｂ…導電体層パターン
５１…多層配線層
１００…半導体チップ
１１０…実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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