(57)【要約】【課題】半導体装置の特性を向上させて、歩留まりを向上させる。【解決手段】第１のマスク層上に第２のマスク層を形成した後、第２のマスク層をパターニングして第２の開口を有する第２のマスクパターンを形成する。第２のマスクパターンをマスクに用いたエッチングにより、第１のマスク層の上部に第１の開口を設ける。この際、第２の開口底面の開口径よりも第１の開口上部の開口径が大きくなるように第１の開口を設ける。第２のマスクパターンをマスクに用いたエッチングにより、第１のマスク層をその厚み方向に貫通すると共に略垂直の内壁側面を有するように、第１の開口を伸長させることにより第1のマスクパターンを形成する。第１のマスクパターンをマスクに用いて絶縁層をエッチングすることにより、絶縁層内にホールを形成する。【選択図】図３
2013191674.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に、第１のマスク層を形成する工程と、
前記第１のマスク層上に、第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングして第２の開口を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより前記第１のマスク層の上部に第１の開口を設ける第1の工程であって、前記第２の開口底面の開口径よりも前記第１の開口上部の開口径が大きくなるように前記第１の開口を設ける第1の工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより、前記第１のマスク層をその厚み方向に貫通すると共に略垂直の内側面を有するように、前記第１の開口を伸長させることにより第1のマスクパターンを形成する第２の工程と、
前記第１のマスクパターンをマスクに用いて前記絶縁層をエッチングすることにより、前記絶縁層内にホールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程では、ＨＢｒ、Ｏ2およびＣＦ4を含有するエッチングガスを使用し、
前記第２の工程では、ＨＢｒ、Ｏ2およびＳＦ6を含有するエッチングガスを使用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２の工程では、誘導結合タイプのプラズマエッチング装置を用いて前記エッチングを行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程のエッチングにおける第１のバイアスパワーは、前記第２の工程のエッチングにおける第２のバイアスパワーよりも小さいことを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２のバイアスパワーは、前記第１のバイアスパワーの１．２〜５．０倍であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程で形成した第1の開口のアスペクト比は、１〜４であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の開口上部の開口径は、前記第２の開口底面の開口径の１．５〜３倍であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク層は、ポリシリコン層を有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２のマスク層は、酸化シリコン層を有することを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁層は、酸化シリコン層、および前記酸化シリコン層上に形成された窒化シリコン層を有することを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ホールのアスペクト比は、１５〜４０であることを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスク層を形成する工程の前に更に、
トランジスタを形成する工程と、
前記トランジスタの第１の拡散層に接続されるようにビット線を形成する工程と、
前記トランジスタの第２の拡散層に接続されるようにコンタクトプラグを形成する工程と、
前記絶縁層を形成する工程と、
を有し、
請求項１〜１１の何れか1項に記載の半導体装置の製造方法により、前記絶縁層内の前記コンタクトプラグに対応する位置に前記ホールを形成し、
前記ホールを形成する工程の後に更に、
前記コンタクトプラグに接続されるように前記ホール内にキャパシタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記キャパシタを形成する工程は、
前記ホール内に下部電極を形成する工程と、
前記絶縁層を除去して、前記下部電極の外側面を露出させる工程と、
前記下部電極の露出した表面上に順に、容量絶縁層および上部電極を形成する工程と、
を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進展しており、キャパシタホールなどのホールの高アスペクト化が進んでいる。このため、エッチングにより絶縁層中にホールを形成する際、ホールの加工が非常に困難になってきている。そこで、高アスペクト比のホールを形成する際のエッチング用マスクとして、アモルファスカーボン(α−Ｃ)やポリシリコン等が用いられるようになってきている。これらの材料は酸化シリコンなどの絶縁層とのエッチング選択比がとれるため、これらの材料をマスクに用いて絶縁層をエッチングすることにより、高アスペクト比のホールを形成することが可能となる。
【０００３】
特許文献１（特開平１１−９７４１４号公報）には、ポリシリコン層をマスクに用いて、酸化シリコン系絶縁層をプラズマエッチングする方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９７４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１および２は、ポリシリコン層をマスクに用いたプラズマエッチングにより、層間絶縁層内に高アスペクト比のホールを形成する従来例を示す図である。図１はマスク開口径がターゲット寸法以下の場合、図２はマスク開口径がターゲット寸法より大きい場合を示す。
【０００６】
マスク開口径がターゲット寸法以下の場合、図１Ａに示すように、窒化シリコン層５１上に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）層５２ａおよびＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）層５２ｂを形成する。次に、ＴＥＯＳ層５２ｂ上に順次、窒化シリコン層５３、酸化シリコン層５４、ポリシリコン層５５、および酸化シリコン層５６を形成する。酸化シリコン層５６上に、リソグラフィー技術によりホールのパターンに対応するフォトレジストパターン（図示せず）を形成する。フォトレジストパターンをマスクに用いて、酸化シリコン層５６をエッチングすることにより、フォトレジストパターンを酸化シリコン層５６に転写して、酸化シリコン層５６のパターンを形成する。フォトレジストパターンを除去した後、酸化シリコン層５６のパターンをマスクに用いて、ポリシリコン層５５をエッチングして、ポリシリコン層５５のパターンを形成する。
【０００７】
次に、図１Ｂに示すように、ポリシリコン層５５のパターンをマスクに用いたプラズマエッチングにより、酸化シリコン層５４、窒化シリコン層５３、ＴＥＯＳ層５２ｂ、ＢＰＳＧ層５２ａおよび窒化シリコン層５１内に順次、ホール５８を形成していく。この際、酸化シリコン層５６と、ポリシリコン層５５の一部も除去される。このプラズマエッチングでは、エッチングガスとして、ＣＦ4、Ｃ3Ｆ8、ＣＨＦ3等のフルオロカーボン系ガスを使用する。プラズマエッチング中には、これらのガスの反応生成物であるフッ化炭素系ポリマー５７が、ポリシリコン層５５の上端部に堆積する。この際、図１Ｂのようにポリシリコン層５５の開口部の径が小さいと、開口部をフッ化炭素系ポリマー５７が閉塞することとなっていた。この結果、図１Ｂの５９で表示したように、この閉塞部分の下の絶縁層のエッチングを行えなくなるエッチングストップが発生していた。
【０００８】
一方、図２は、マスク開口径がターゲット寸法より大きい場合を示す例である。図１と同様の方法により、図２Ａに示す開口部の径を大きくしたポリシリコン層５５のパターンを形成する。図２Ｂに示すように、ポリシリコン層５５のパターンを用いて絶縁層５４、５３、５２ｂ、５２ａおよび５１のエッチングを行う。この場合、フッ化炭素系ポリマー５７によるポリシリコン層５５の開口部分の閉塞は発生しないものの、ポリシリコン層５５の下の絶縁層の幅が非常に小さくなっていた。この結果、例えば、隣接するホール５８内に導電材料を埋設する場合、埋設した導電材料が絶縁層の細くなった部分６０でショートするという問題が発生していた。
【課題を解決するための手段】
【０００９】
一実施形態は、
絶縁層上に、第１のマスク層を形成する工程と、
前記第１のマスク層上に、第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングして第２の開口を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより前記第１のマスク層の上部に第１の開口を設ける第1の工程であって、前記第２の開口底面の開口径よりも前記第１の開口上部の開口径が大きくなるように前記第１の開口を設ける第1の工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより、前記第１のマスク層をその厚み方向に貫通すると共に略垂直の内側面を有するように、前記第１の開口を伸長させることにより第1のマスクパターンを形成する第２の工程と、
前記第１のマスクパターンをマスクに用いて前記絶縁層をエッチングすることにより、前記絶縁層内にホールを形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１０】
絶縁層のエッチング時に、第１のマスク層の上端部で閉塞が起こったり、第１のマスク層の下の絶縁層の部分が細くなることを防止する。これにより、半導体装置の特性を向上させて、歩留まりを向上させる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法を説明する図である。
【図３】本発明の半導体装置の製造方法の一例を説明する図である。
【図４】本発明の半導体装置の製造方法の一例を説明する図である。
【図５】本発明の半導体装置の製造方法の一例を説明する図である。
【図６】本発明の半導体装置の製造方法の一例を説明する図である。
【図７】本発明の半導体装置の製造方法の一例を説明する図である。
【図８】本発明の半導体装置の製造方法の一例を説明する図である。
【図９】本発明の半導体装置の製造方法の一例を説明する図である。
【図１０】本発明の半導体装置の製造方法の一例を説明する図である。
【図１１】本発明の半導体装置の製造方法の一例を説明する図である。
【図１２】本発明の半導体装置の製造方法の一例を説明する図である。
【図１３】本発明の半導体装置の製造方法の一例を説明する図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する図である。
【図１５】本発明の半導体装置の製造方法の一例を説明する図である。
【図１６】本発明の半導体装置の製造方法の一例を説明する図である。
【図１７】本発明の半導体装置の製造方法の一例を説明する図である。
【図１８】本発明の半導体装置の製造方法の一例を説明する図である。
【図１９】本発明の半導体装置の製造方法の一例を説明する図である。
【図２０】本発明の半導体装置の製造方法の一例を説明する図である。
【図２１】本発明の半導体装置の製造方法の一例を説明する図である。
【図２２】本発明の半導体装置の製造方法の一例を説明する図である。
【図２３】本発明の半導体装置の製造方法の一例を説明する図である。
【図２４】誘導結合タイプのプラズマエッチング装置を説明する図である。
【発明を実施するための形態】
【００１２】
図３は本発明の半導体装置の製造方法の一例を模式的に示す図である。図３Ａに示すように、酸化シリコン層６１上に、ポリシリコン層（第１のマスク層）６２および酸化シリコン層（第２のマスク層）６３を順次、形成する。この後、公知のリソグラフィー技術により酸化シリコン層６３をパターニングして、第２の開口６５を設けた酸化シリコン層６３のパターン（第２のマスクパターン）を形成する。次に、酸化シリコン層６３のパターンをマスクに用いたエッチングにより、ポリシリコン層６２の上部に第1の開口６４を形成する。図３Ａに示すように、この工程では、ポリシリコン層６２のエッチング条件を調節することにより、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う（第１の工程）。ここで、「第1の開口６４上部の開口径」とは、第１の工程で形成した第1の開口６４の中で最も径が大きな部分の開口径を表す。第1の開口６４上部の開口径Ｘは、第２の開口６５底面の開口径よりも大きい限り特に限定されないが、Ｘ＝３０〜１００ｎｍとすることができる。第1の開口６４の深さＹは特に限定されないが、Ｙ＝３０〜４００ｎｍとすることができる。
【００１３】
次に、図３Ｂに示すように、第1の工程とは異なるエッチング条件で、酸化シリコン層６３のパターンをマスクに用いたエッチングを行い、第1の開口６４がポリシリコン層６２をその厚み方向に貫通して酸化シリコン層６１に到達するように、第1の開口６４を伸長させる（第２の工程）。この際、第1の開口６４の伸長部分６４ｂは略垂直の内側面６４ａを有するように、第1の開口６４を伸長させる。これにより、第1の開口６４を有するポリシリコン層６２のパターン（第1のマスクパターン）を形成する。
【００１４】
次に、図３Ｃに示すように、ポリシリコン層６２のパターンをマスクに用いて酸化シリコン層６１をエッチングすることにより、酸化シリコン層６１内にホール６６を形成する。
【００１５】
上記半導体装置の製造方法では、第1のマスク層となるポリシリコン層６２を第１の工程、第２の工程の２段階に分けてエッチングして第１のマスクパターンを形成する。第１の工程では、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う。このため、エッチングガスに由来する反応生成物が第１の開口６４の内表面上に堆積した場合であっても、反応生成物により第１の開口６４が閉塞されることを防止できる。また、第２の工程では、第１の開口６４を、略垂直状の内側面６４ａを有する伸長部分６４ｂを有するように伸長させる。このため、ポリシリコン層６２の下に位置する酸化シリコン層６１の部分が細くなることを防止できる。この結果、後の工程で隣接するホール６６内に導電材料を埋設する場合、隣り合う導電材料がショートすることを防止できる。以上のように、本発明の半導体装置の製造方法では、半導体装置の特性を向上させて、歩留まりを向上させることができる。
【００１６】
なお、第２のマスク層の材料は特に限定されず、第1のマスク層に対してエッチング選択比をとれる材料であれば良い。また、第１のマスク層の材料は特に限定されず、絶縁層に対してエッチング選択比をとれる材料であれば良い。
【００１７】
第１の工程で形成する第１の開口６４、および第２の工程で形成する第１の開口の伸長部分６４ｂの径や深さは、それぞれの工程のエッチング条件（例えば、エッチング時間、エッチングガスの種類・組成、バイアスパワーなど）を適宜、調節することによって、制御することができる。例えば、第1および第２の工程でプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）を利用する場合、第1の工程ではＨＢｒ、Ｏ2およびＣＦ4を含有するエッチングガスを使用し、第２の工程では、ＨＢｒ、Ｏ2およびＳＦ6を含有するエッチングガスを使用することができる。また、第1の工程で印加する第1のバイアスパワーは、第２の工程で印加する第２のバイアスパワーよりも小さいことが好ましい。バイアスパワーが小さいとサイドエッチングが進行しやすくなるため、第1の開口６４上部の開口径を大きくすることができる。第２のバイアスパワーは、第１のバイアスパワーの１．２〜５．０倍であることが好ましい。また、第１の工程でエッチングガスとして使用するＣＦ4の流量を大きくすると、第１の工程で形成する第１の開口６４上部の開口径および深さを大きくすることができる。第１の工程のエッチング時間を長くしても同様に、第１の開口６４上部の開口径および深さを大きくすることができる。
【００１８】
また、プラズマエッチング装置としては、図２４に示すような誘導結合タイプのプラズマエッチング装置４０を使用することができる。この装置４０のチャンバー４１内のステージ４６上には基板４７が固定されており、ステージ４６には、ＲＦパワー４９からバイアスパワーを印加できるようになっている。チャンバー４１内には、ガス供給口４３ａ、４３ｂおよび４５からそれぞれ、エッチングガスを供給できるようになっている。チャンバー４１の上面には石英板４２が取り付けられている。チャンバー４１には真空ポンプ４４が取り付けられており、チャンバー４１内の圧力を調節できるようになっている。また、チャンバー４２の周囲には高周波コイル５０が設けられており、高周波コイル５０にはＲＦパワー４８が接続されている。ＲＦパワー４８から高周波コイル５０にソースパワーが印加されると、誘導加熱によりチャンバー４１内に供給されたエッチングガスのプラズマ化が行われる。このようにプラズマ化したエッチングガスにより、基板４７中の第１のマスク層のエッチングを行う。
【００１９】
第１の工程で形成した第1の開口６４のアスペクト比は、１〜４であることが好ましい。また、第１の開口６４上部の開口径は、第２の開口６５底面の開口径の１．５〜３倍であることが好ましい。アスペクト比や、第２の開口６５底面の開口径に対する第１の開口６４上部の開口径の倍率が上記の範囲内にあることによって、第1の開口６４の閉塞および第１のマスク層の下の絶縁層の幅が細くなることを、より効果的に防止できる。
【００２０】
また、本発明の半導体装置の製造方法により最終的に形成するホールのアスペクト比は、１５〜４０であることが好ましい。本発明の製造方法を利用することにより、上記のような高いアスペクト比のホールを形成することができる。
【００２１】
以下、本発明の好ましい実施例による半導体デバイスについて、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を一例として、添付図面を参照しながら詳細に説明する。なお、この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２２】
本実施例の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。図４は、ＤＲＡＭ素子の平面構造を示す概念図である。ＤＲＡＭ素子２１上には複数のメモリセル領域２２が配置されており、平面視で各メモリセル領域２２を囲むように周辺回路領域２３が配置されている。また、メモリセル領域２２と周辺回路領域２３の間にはガードリングが設けられている。なお、図４ではガードリングは省略している。周辺回路領域２３には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図４の配置は一例であり、メモリセル領域２２の数や、配置される位置は、図４のレイアウトには限定されない。
【００２３】
図５は、１つのメモリセル領域２２の領域全体の平面構造を示す概念図であり、メモリセル領域２２を構成する一部の要素のみを示している。メモリセル領域２２の外周部にはガードリング用の凹状の溝１２Ｂが、平面視でメモリセル領域２２を囲むように配置されている。なお、本明細書では便宜上、ガードリング用の凹状の溝１２Ｂはメモリセル領域２２及び周辺回路領域２３に含まれないものとする。ガードリング用の凹状の溝１２Ｂで囲まれたその内側の領域をメモリセル領域２２、ガードリング用の凹状の溝１２Ｂの外側の領域を周辺回路領域２３とする。
【００２４】
図５において、１２Ａは各メモリセルを構成するキャパシタの下部電極１３（図示していない）が形成された開口（キャパシタホール）の位置を示す。１４は製造の途中工程におけるキャパシタの下部電極１３の倒壊を防止するために配置されたサポート膜であり、サポート膜１４には所定の間隔で開口１４Ａが設けられている。このサポート膜１４は、ガードリング用の溝１２Ｂで囲まれたメモリセル領域２２内に設けられると共に、ガードリング用の溝１２Ｂで囲まれていない溝１２Ｂの外側の周辺回路領域２３にも設けられている。
【００２５】
周辺回路領域２３上には、製造工程の途中でサポート膜１４の機能を利用した後、ガードリング用の溝１２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。なお、図５のキャパシタホール１２Ａの配置および開口１４Ａの配置は一例であり、キャパシタホール１２Ａおよび開口１４Ａの数、形状、配置される位置は、図５のレイアウトには限定されない。
【００２６】
メモリセル領域２２には、複数のメモリセルが所定の規則に従って配置されている。図６は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図６の右手側は、後述する、ワード配線となるゲート電極５とゲート絶縁層５ａを切断する面を基準とした透過断面図として示している。キャパシタの記載は図６においては省略した。
【００２７】
図７は図５及び図６のＡ−Ａ’線に対応する断面模式図である。各メモリセルは、図７に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに容量コンタクトプラグ９を介して接続されたキャパシタ３０とから概略構成されている。
【００２８】
図７において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン層（ＳｉＯ2）等の絶縁層を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の例を示している。
【００２９】
本実施例では、図６に示す平面構造の如く、半導体基板１の表面に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に拡散層８が形成され、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（拡散層）８の真上に配置されるように容量コンタクトプラグ９の位置が規定されている。なお、本発明では、活性領域Ｋの配列は図６のような配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００３０】
図６の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット線６が延設され、このビット線６が図６の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図６の縦（Ｙ）方向に延在する直線形状の溝型のゲート電極５からなるワード配線が配置されている。個々のワード配線は図６の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線は各活性領域Ｋと交差する部分において、図７に示されるゲート電極５を構成する。本実施例では、折れ線形状のビット線６を示したが、ビット線６は直線形状であっても良い。また、本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極５を備えている場合を一例として示した。溝型のゲート電極５を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００３１】
図７の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する拡散層８が離間して形成されている。個々の拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、金属層により形成されており、ゲート電極５の上面は半導体基板１の主面よりも低くなっている。ゲート電極５用の金属層には、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属層やこれらの層の積層膜を用いることができる。ゲート電極５上には、窒化シリコン層からなるキャップ絶縁層２７が設けられている。ゲート電極５と半導体基板１との間には、ゲート絶縁層５ａが形成されている。
【００３２】
拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。半導体基板１上には、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）層等を用いた第１層間絶縁層７が形成されている。第１層間絶縁層７内には、拡散層８と接触するように容量コンタクトプラグ９が形成されている。容量コンタクトプラグ９は、ＤＯＰＯＳ（ＤＯｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）層によって形成されている。
【００３３】
図７において真ん中の拡散層８上には、ビット線６が形成されている。ビット線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で構成されている。ビット線６上には、窒化シリコン層からなるキャップ絶縁層１８が設けられている。
【００３４】
第１層間絶縁層７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ９と導通している。容量コンタクトパッド１０は、タングステン（Ｗ）層や、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコン層を用いた第２層間絶縁層１１が形成されている。容量コンタクトパッド１０と接続されるようにキャパシタ３０が形成されている。
【００３５】
キャパシタ３０は下部電極１３と上部電極１５の間に容量絶縁層１６を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と接続している。また、下部電極１３の上端部を保持するように形成されたサポート膜１４によって、下部電極１３は製造工程の途中において倒壊しないように支持されている。キャパシタ３０上には第４層間絶縁層２０が形成されている。
【００３６】
本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド１０を形成するまでの工程について、図８を参照して説明する。
【００３７】
図８に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁層を埋設した素子分離領域３を形成した。活性領域Ｋ内に不純物元素をイオン注入した後、熱処理を行うことにより活性化させた。これにより、活性領域Ｋ内に拡散層８を形成した。
【００３８】
次に、リソグラフィ技術を利用して、メモリセル領域２２内に形成されるワード線領域を露出させるパターンを有するフォトレジストマスク（図示せず）を形成した。ワード線領域は複数の活性領域Ｋと素子分離領域３に跨って延在するパターンとした。ワード線領域は個々の活性領域Ｋに対して２本、形成した。ワード線領域の幅は３５ｎｍとした。次いで、フォトレジストマスクを用いて半導体基板１をドライエッチングし、ワード線領域となる深さ１５０〜２００ｎｍのゲートトレンチ２９を形成した。ここではゲートトレンチ２９の最深部の深さを２００ｎｍとした。これにより、先の工程で形成された拡散層８は、キャパシタに接続される両側のキャパシタ拡散層と、ビット線６に接続される真ん中のビット線拡散層に分断された。
【００３９】
次に、ゲートトレンチ２９の内面に厚さ５ｎｍの酸化シリコン層からなるゲート絶縁層５ａを、熱酸化法により形成した。次いで、厚さ５ｎｍの窒化チタン（ＴｉＮ）をＣＶＤ法により形成し、さらに厚さ３０ｎｍのタングステン（Ｗ）をＣＶＤ法により形成した。ゲートトレンチ２９の幅は３５ｎｍとしているので、この段階でゲートトレンチ２９は、ＴｉＮとＷの積層膜で完全に埋設された状態となった。次いで、ＴｉＮとＷからなる積層膜をドライエッチング法によりエッチバックして、ＴｉＮとＷからなる積層膜の上面を半導体基板１の主面よりも低くなるように後退させた。これにより、ゲートトレンチ２９内に埋設されたＴｉＮとＷからなる溝型のゲート電極５を形成した。溝型のゲート電極５はワード線を構成する。
【００４０】
次に、ゲートトレンチ２９を埋設するように全面に厚さ２０ｎｍの窒化シリコン層を、ＣＶＤ法により形成した。この後、窒化シリコン層をエッチバックして、その上面を半導体基板１の主面と同じ高さまで後退させて、キャップ絶縁層２７を形成した。次に、半導体基板１の全面に、合計で厚さ４０ｎｍの窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層の積層膜を、ＣＶＤ法により形成した。この後、この積層膜上に窒化シリコン層からなるカバー絶縁層１８を形成した。次に、ゲート電極５の延在方向と交差する方向に折れ線形状に延在する開口するパターンを有するマスク（図示しない）を形成した。このマスクを用いて上面が露出しているカバー絶縁層１８をドライエッチングし、さらに連続して、窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層の積層膜をドライエッチングした。これにより、真ん中のビット線拡散層８上にはビット線６が形成された。また、ビット線６上には、カバー絶縁層１８が形成された。
【００４１】
次に、半導体基板１上の全面に、塗布系絶縁層としてＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）層からなる第１層間絶縁層７を形成した。カバー絶縁層１８をストッパとして、第１層間絶縁層７のＣＭＰ処理を行うことにより、第１層間絶縁層７を平坦化した。第１層間絶縁層７内に、公知のリソグラフィー技術とドライエッチング技術を利用して、両側のキャパシタ拡散層８を露出させるように、容量コンタクトホール２４を形成した。容量コンタクトホール２４の内部を埋め込むように、半導体基板１上の全面にＤＯＰＯＳ（ＤＯｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）層を形成した。この後、ＤＯＰＯＳ層のエッチバックを行うことによって、容量コンタクトプラグ９を形成した。第１層間絶縁層７上にタングステン等の導電層を形成した。この後、導電層のパターニングを行うことによって容量コンタクトパッド１０を形成した。
【００４２】
以降の工程について、図５のＢ−Ｂ’ 線に対応する断面模式図（図９〜図２３）を用いて説明する。
【００４３】
図９は、図８の工程が終了後の、容量コンタクトパッド１０及びその近傍の構造を示す。なお、図１０以降の図面では、図９と同様に、容量コンタクトパッド１０及びその近傍の構造よりも下の構造は省略する。
【００４４】
図１０に示すように、容量コンタクトパッド１０を覆うように第１層間絶縁層７上に、窒化シリコン層からなる第２層間絶縁層１１を形成した。
【００４５】
図１１に示すように、第２層間絶縁層１１上に、第３層間絶縁層として、膜厚が１０００ｎｍのＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）層１２ａを形成した。次に、ＣＭＰ法により、第３層間絶縁層１２ａの平坦化を行った。ＢＰＳＧ層１２ａ上に、膜厚が１０００ｎｍのＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法により、酸化シリコン層１２ｂを形成した。
【００４６】
図１２に示すように、酸化シリコン層１２ｂ上に、ＡＬＤ法で堆積した窒化シリコンを用いて、膜厚５０ｎｍ程度のサポート膜１４を形成した。ＣＶＤ法により、サポート膜１４上に１５ｎｍの酸化シリコン層６３ａ、４００ｎｍのポリシリコン層（第１のマスク層）６２および１００ｎｍの酸化シリコン層（第２のマスク層）６３ｂを順次、形成した。酸化シリコン層６３ｂ上に、フォトレジストを用いたマスクパターン３５を形成した。マスクパターン３５は、後述するキャパシタホール１２Ａの形成位置および、平面視でメモリセル領域２２の外周を囲むガードリング用の凹状の溝１２Ｂに対応する位置に開口を有するように形成した。
【００４７】
図１３に示すように、マスクパターン３５を用いて異方性ドライエッチングを行い、酸化シリコン層６３ｂ内に第２の開口６５を形成することにより、酸化シリコン層６３ｂのパターン（第２のマスクパターン）を形成した。第２の開口６５底面の開口径は、５０ｎｍとした。
【００４８】
図１４に示すように、マスクパターン３５を除去した。
【００４９】
図１５に示すように、酸化シリコン層６３ｂのパターンをマスクに用いて、ポリシリコン層６２のエッチングを行い、第１の開口６４を形成した（第１の工程）。この工程では、図２４の誘導結合タイプのプラズマエッチング装置を使用したプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）を行った。エッチング条件はソースパワー３００Ｗ、バイアスパワー２００Ｗ、チャンバー４１内の圧力３０ｍＴｏｒｒ、エッチングガスとして１５０ｓｃｃｍのＨＢｒ、７ｓｃｃｍのＯ2、７５ｓｃｃｍのＣＦ4を使用した。また、エッチングの時間は４０秒とした。第１の開口６４上部の開口径は７０ｎｍ、深さは１００ｎｍとした。第１の開口６４の内側面はテーパー形状となった。
【００５０】
図１６に示すように、エッチングの条件を変えて引き続き、酸化シリコン層６３ｂのパターンをマスクに用いたポリシリコン層６２のプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）を行った。これにより、ポリシリコン層６２の厚み方向に第１の開口６４を伸長させて、ポリシリコン層６２のパターン（第１のマスクパターン）を形成した（第２の工程）。この工程では、第１の開口６４の伸長部分６４ｂが略垂直状の内側面６４ａを有するようにエッチング条件を設定した。具体的には、このエッチングでも図２４のプラズマエッチング装置を使用し、エッチング条件はソースパワー３００Ｗ、バイアスパワー４００Ｗ、チャンバー４１内の圧力５０ｍＴｏｒｒ、エッチングガスとして３５０ｓｃｃｍのＨＢｒ、８５ｓｃｃｍのＯ2、３５ｓｃｃｍのＳＦ4を使用した。また、エッチングの時間は１６０秒とした。第１の開口６４の伸長部分６４ｂの開口径は５０ｎｍ、深さは３００ｎｍとした。
【００５１】
図１７に示すように、ポリシリコン層６２のパターンをマスクに用いたドライエッチングにより、酸化シリコン層６３ａ、サポート膜１４，第３層間絶縁層１２ａ及び１２ｂ、および第２層間絶縁層１１を貫通して、容量コンタクトパッド１０を露出させる開口（キャパシタホール）１２Ａと、平面視でメモリセル領域２２を囲むガードリング用の凹状の溝１２Ｂを同時に形成した。この際、酸化シリコン層６３ｂおよびポリシリコン層６２の一部も除去された。
【００５２】
図１８に示すように、残ったポリシリコン層６２および酸化シリコン層６３ａを除去した。
【００５３】
図１９に示すように、ＣＶＤ法等を用いて、下部電極用の導電層として、窒化チタン（ＴｉＮ）層１３を、２０ｎｍ程度の膜厚で形成した。窒化チタン層１３は、開口１２Ａおよびガードリング用の凹状の溝１２Ｂの内壁を覆うように形成した。
【００５４】
図２０に示すように、エッチバックにより、サポート膜１４上の窒化チタン層１３を除去した。サポート膜１４上にフォトレジストを用いて、マスクパターン（図示せず）を形成した。このマスクパターンは、メモリセル領域２２の開口１４Ａ（図５）を形成する位置に開口パターンを有するように形成した。次に、マスクパターンを用いてドライエッチングを行い、サポート膜１４の一部を除去した。エッチング終了後に、マスクパターンは除去した。
【００５５】
図２１に示すように、サポート膜１４をマスクに用い、エッチング液として希フッ酸（ＨＦ）を用いたウェットエッチングを行い、凹状の溝１２Ｂで囲まれたメモリセル領域２２内の第３層間絶縁層１２ａ及び１２ｂを除去して、開口１２Ａ内に設けた窒化チタン層１３の外壁側面を露出させた。これによって、開口（キャパシタホール）１２Ａの位置に、窒化チタン層を用いたキャパシタの下部電極１３が形成された。
【００５６】
図２２に示すように、窒化チタン層（下部電極）１３の表面上に、容量絶縁層１６を形成した。
【００５７】
図２３に示すように、上部電極（プレート電極）１５として、窒化チタン層を形成した。開口１２Ａ内には、下部電極（１３）と上部電極（１５）が容量絶縁層１６を介して対向するキャパシタ３０が形成された。容量絶縁層１６としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体層や、それらの積層膜を使用できる。また、上部電極１５は、窒化チタン層を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン層を積層して、隣接する下部電極１３間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。なお、ガードリング用の凹状の溝１２Ｂ上に形成された層１３、１５及び１６は、周辺回路領域２３へのエッチング液浸透を防止するために設けたものであり、キャパシタとしては機能しない。上部電極１５のパターニングのために、フォトレジストを用いたマスクパターン（図示していない）を形成した。マスクパターンをマスクとして用いたドライエッチングによって、周辺回路領域２３上の不要な層（上部電極１５、容量絶縁層１６、サポート膜１４）を除去した。エッチング後にマスクパターンは除去した。次に、上部電極１５を第４層間絶縁層２０で覆った後、ＣＭＰによって第４層間絶縁層２０を平坦化した。周辺回路領域２３の配線層まで到達するコンタクトプラグおよび、上層の金属配線層（何れも図示していない）を形成した。また、上部電極１５に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成した。この後に図示しない表面保護層を形成することにより、ＤＲＡＭ素子が完成した。
【００５８】
上記実施例では、図１５および１６に示すように、第1のマスク層となるポリシリコン層６２を第１の工程、第２の工程の２段階に分けてエッチングすることで、第１のマスクパターンを形成する。第１の工程では、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う（図１５）。このため、エッチングガスに由来する反応生成物が第１の開口６４の内表面上に堆積した場合であっても、反応生成物により第１の開口６４が閉塞されることを防止できる。また、第２の工程では、第１の開口６４を、略垂直状の内壁側面６４ａを有する伸長部分６４ｂを有するように伸長させる（図１６）。このため、第１のマスク層の下に位置する絶縁層１２ａおよび１２ｂの部分が細くなり、この部分で下部電極１３がショートすることを防止できる。
【００５９】
なお、本発明では、第１の工程で形成した第1の開口６４の開口径が変化して一定ではない場合、その開口径の最大値を「第１の開口上部の開口径」とする。
【符号の説明】
【００６０】
１  半導体基板
３  素子分離領域
５  ゲート電極
５ａ  ゲート絶縁層
６  ビット線
７  第１層間絶縁層
８  拡散層
９  容量コンタクトプラグ
１０  容量コンタクトパッド
１１  第２層間絶縁層
１２ａ  ＢＰＳＧ層
１２ｂ  酸化シリコン層
１２Ａ  開口（キャパシターホール）
１２Ｂ  ガードリング用の凹状の溝
１３  下部電極
１４  サポート膜
１４Ａ、１４Ｂ  開口
１５  上部電極
１６  容量絶縁層
１８  カバー絶縁層
２０  第４層間絶縁層
２１  ＤＲＡＭ素子
２２  メモリセル領域
２３  周辺回路領域
２４  容量コンタクトホール
２７  キャップ絶縁層
２９  ゲートトレンチ
３０  キャパシタ
３５  マスクパターン
４０  プラズマエッチング装置
４１  チャンバー
４２  石英板
４３ａ、４３ｂ、４５  ガス供給口
４４  真空ポンプ
４６  ステージ
４７  基板
４８、４９  ＲＦパワー
５０  高周波コイル
５１、５３  窒化シリコン層
５２ａ  ＢＰＳＧ層
５２ｂ  ＴＥＯＳ層
５４、５６  酸化シリコン層
５５  ポリシリコン層
５７  フッ化炭素系ポリマー
５８  ホール
６１。６３  酸化シリコン層
６２  ポリシリコン層
６４  第１の開口
６４ａ  第1の開口の伸長部分の内壁側面
６４ｂ  第1の開口の伸長部分
６５  第２の開口
６６  ホール
Ｋ  活性領域
Ｔｒ  ＭＯＳトランジスタ
【図１】
2013191674.tif 000003
【図２】
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【図３】
2013191674.tif 000005
【図４】
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【図５】
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【図７】
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【図８】
2013191674.tif 000009
【図９】
2013191674.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2013191674.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図６】
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