(57)【要約】【課題】ソースライン電圧発生器を含む磁気抵抗メモリ装置を提供する。【解決手段】磁気抵抗メモリ装置は、メモリセルアレイ、アドレス入力バッファ、ローデコーダ、コラムデコーダ、及びソースライン電圧発生器を有する。メモリセルアレイは、ＳＴＴ−ＭＲＡＭセルを複数含み、ワードライン駆動信号及びコラム選択信号に応答して作動する。ソースライン電圧発生器は、外部電源電圧に基づいてソースライン駆動電圧を発生し、ソースライン駆動電圧をメモリセルアレイのソースラインに提供する。ソースライン電圧発生器は、待機モード又はパワーダウンモードでソースライン電圧発生器を構成する回路ブロックの一部又は全部を非活性化させる。それにより、磁気抵抗メモリ装置は電力消耗を少なくすることができる。【選択図】図１
2013257932.tif 000002
【特許請求の範囲】
【請求項１】
ＳＴＴ−ＭＲＡＭセルを複数含み、ワードライン駆動信号及びコラム選択信号に応答して作動するメモリセルアレイと、
外部アドレスに基づいてローアドレス及びコラムアドレスを発生するアドレス入力バッファと、
前記ローアドレスをデコーディングしてデコーディングされたローアドレスを発生し、該デコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生するローデコーダと、
前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスを発生し、該デコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生するコラムデコーダと、
外部電源電圧に基づいてソースライン駆動電圧を発生し、該ソースライン駆動電圧を前記メモリセルアレイのソースラインに提供するソースライン電圧発生器と、を有することを特徴とする磁気抵抗メモリ装置。
【請求項２】
待機モード又はパワーダウンモードで、前記ソースライン電圧発生器を構成する回路ブロックの少なくとも１つが非活性化されることを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項３】
前記回路ブロックの少なくとも１つは、モードレジスタセット信号に応答して非活性化されることを特徴とする請求項２に記載の磁気抵抗メモリ装置。
【請求項４】
前記ソースライン電圧発生器は、
上部限界値及び下部限界値を発生する基準電圧発生器と、
前記ソースライン駆動電圧をフィードバックし、該ソースライン駆動電圧と前記上部限界値との差を増幅して第１電圧信号を発生し、該ソースライン駆動電圧と前記下部限界値との差を増幅して第２電圧信号を発生する差動増幅部と、
前記第１電圧信号及び前記第２電圧信号に基づいて前記ソースライン駆動電圧を発生するソースライン駆動部と、を含むことを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項５】
前記差動増幅部は、モードレジスタセット信号に応答して非活性化されることを特徴とする請求項４に記載の磁気抵抗メモリ装置。
【請求項６】
前記ソースライン駆動部は、待機モード又はパワーダウンモードで非活性化されることを特徴とする請求項４に記載の磁気抵抗メモリ装置。
【請求項７】
前記ソースライン駆動部は、モードレジスタセット信号に応答して非活性化されることを特徴とする請求項６に記載の磁気抵抗メモリ装置。
【請求項８】
前記ソースライン駆動部は、それぞれ並列接続された複数のドライバで構成され、
前記複数のドライバは、モードレジスタセット信号に応答して選択的に非活性化されることを特徴とする請求項４に記載の磁気抵抗メモリ装置。
【請求項９】
前記ソースライン駆動部は、それぞれ前記差動増幅部の出力ノードと前記ソースライン駆動部の出力ノードとの間に並列に結合された複数の第１回路を含み、
前記第１回路は、互いに直列接続されたドライバ及びヒューズを含むことを特徴とする請求項４に記載の磁気抵抗メモリ装置。
【請求項１０】
前記ソースライン駆動部は、それぞれ前記差動増幅部の出力ノードと前記ソースライン駆動部の出力ノードとの間に並列に結合された複数の第１回路を含み、
前記第１回路は、互いに直列接続されたドライバ及びメタルオプションを含むことを特徴とする請求項４に記載の磁気抵抗メモリ装置。
【請求項１１】
前記複数の第１回路のそれぞれにあるメタルオプションは、ＭＲＡＭの製造過程で選択的に提供され、
前記メタルオプションがない場合に、前記ドライバは、前記ソースライン駆動部の出力ノードと電気的に遮断されることを特徴とする請求項１０に記載の磁気抵抗メモリ装置。
【請求項１２】
前記コラムデコーダは、
前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスを発生するデコーディング部と、
前記デコーディングされたコラムアドレスに対してパワーゲーティングを実行し、前記コラム選択信号を発生するパワーゲーティング部と、を含むことを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項１３】
前記磁気抵抗メモリ装置は、
外部電圧を前記ＳＴＴ−ＭＲＡＭセルのソースラインに供給するパッドを更に含むことを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項１４】
前記磁気抵抗メモリ装置は、
外部電圧に基づいて内部電圧を発生し、該内部電圧を前記メモリセルアレイに提供する内部電圧発生回路を更に含むことを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項１５】
前記磁気抵抗メモリ装置は、
貫通電極を介してデータ及び制御信号を送受信する複数の半導体層が積層された積層メモリ装置であることを特徴とする請求項１に記載の磁気抵抗メモリ装置。
【請求項１６】
ソースラインに共通接続されたＳＴＴ−ＭＲＡＭセルを複数含み、複数のバンク内の基板上に配置され、ワードライン駆動信号及びコラム選択信号に応答して作動するメモリセルアレイと、
ローアドレスをデコーディングしてデコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生するローデコーダと、
コラムアドレスをデコーディングしてデコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生するコラムデコーダと、
前記ソースラインにソースライン駆動電圧を供給するソースライン電圧発生器と、を有することを特徴とする磁気抵抗メモリ装置。
【請求項１７】
前記ローデコーダは、前記複数のバンクのうちのワードライン方向に互いに隣接する第１バンクと第２バンクとの間の基板上に配置されることを特徴とする請求項１６に記載の磁気抵抗メモリ装置。
【請求項１８】
前記ローデコーダは、
前記第１バンクに第１ワードライン駆動信号を提供する第１ローデコーダと、
前記第２バンクに第２ワードライン駆動信号を提供する第２ローデコーダと、を含み、
前記第１ローデコーダ及び前記第２ローデコーダは、前記第１バンクと前記第２バンクとの間に隣接して配置されることを特徴とする請求項１７に記載の磁気抵抗メモリ装置。
【請求項１９】
前記コラムデコーダは、前記複数のバンクのうちのビットライン方向に互いに隣接する第１バンクと第２バンクとの間の基板上に配置されることを特徴とする請求項１７に記載の磁気抵抗メモリ装置。
【請求項２０】
前記コラムデコーダは、
前記第１バンクに第１コラム選択信号を提供する第１コラムデコーダと、
前記第２バンクに第２コラム選択信号を提供する第２コラムデコーダと、を含み、
前記第１コラムデコーダ及び前記第２コラムデコーダは、前記第１バンクと前記第２バンクとの間に配置されることを特徴とする請求項１９に記載の磁気抵抗メモリ装置。
【請求項２１】
前記ソースライン電圧発生器は、前記第１コラムデコーダと前記第２コラムデコーダとの間の基板上に配置されることを特徴とする請求項２０に記載の磁気抵抗メモリ装置。
【請求項２２】
アドレス及び磁気抵抗ＲＡＭ（ＭＲＡＭ）装置の動作を制御する制御信号を発生するメモリコントローラを備えたメモリシステムであって、
前記ＭＲＡＭ装置は、
ソースラインに共通接続された複数のＳＴＴ−ＭＲＡＭセルを含み、ワードライン駆動信号及びコラム選択信号に応答して作動するメモリセルアレイと、
前記複数のＳＴＴ−ＭＲＡＭセルに共通接続されたソースラインと、
外部アドレスに基づいてローアドレス及びコラムアドレスを発生するアドレス入力バッファと、
前記ローアドレスをデコーディングしてデコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生するローデコーダと、
前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生するコラムデコーダと、
外部電源電圧に基づいてソースライン駆動電圧を発生し、該ソースライン駆動電圧を前記ソースラインに提供するソースライン電圧発生器と、を有することを特徴とするメモリシステム。
【請求項２３】
前記ソースライン電圧発生器を構成する複数の回路ブロックのうちの少なくとも１つは、待機モード又はパワーダウンモードで非活性化されることを特徴とする請求項２２に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、より詳細には、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）セルを含む磁気抵抗メモリ装置及びこれを備えたメモリシステムに関する。
【背景技術】
【０００２】
半導体製品は、その体積をますます小型化しながらも高容量のデータ処理を必要とする。このような半導体製品に用いられるメモリ素子は、その動作速度を高めると共に、集積度を更に高める必要がある。このような要求を満たすために、磁性体の極性変化による抵抗変化を用いてメモリ機能を具現できるＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）が提示されている。
【０００３】
最近、ＭＲＡＭセルを含みながら、早い処理速度及び低電力などを要求するモバイル機器に最適化した半導体メモリ装置を具現する方法が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０１７７５５８Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、メモリチップ内にソースライン電圧発生器を含む磁気抵抗メモリ装置を提供することにある。
また、本発明の目的は、上記磁気抵抗メモリ装置を備えたメモリシステムを提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による磁気抵抗メモリ装置は、メモリセルアレイ、アドレス入力バッファ、ローデコーダ、コラムデコーダ、及びソースライン電圧発生器を有する。メモリセルアレイは、ＳＴＴ−ＭＲＡＭセルを複数含み、ワードライン駆動信号及びコラム選択信号に応答して作動する。アドレス入力バッファは、外部アドレスに基づいてローアドレス及びコラムアドレスを発生する。ローデコーダは、前記ローアドレスをデコーディングしてデコーディングされたローアドレスを発生し、該デコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生する。コラムデコーダは、前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスを発生し、該デコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生する。ソースライン電圧発生器は、外部電源電圧に基づいてソースライン駆動電圧を発生し、前記ソースライン駆動電圧を前記メモリセルアレイのソースラインに提供する。
【０００７】
前記磁気抵抗メモリ装置は、待機（ｓｔａｎｄ−ｂｙ）モード又はパワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）モードで、前記ソースライン電圧発生器を構成する回路ブロックの少なくとも１つが非活性化され得る。
前記回路ブロックの少なくとも１つは、モードレジスタセット（ｍｏｄｅ  ｒｅｇｉｓｔｅｒｓｅｔ：ＭＲＳ）信号に応答して非活性化され得る。
前記ソースライン電圧発生器は、基準電圧発生器、差動増幅部、及びソースライン駆動部を含み得る。基準電圧発生器は、上部限界値及び下部限界値を発生する。差動増幅部は、前記ソースライン駆動電圧をフィードバックし、該ソースライン駆動電圧と前記上部限界値との差を増幅して第１電圧信号を発生し、該ソースライン駆動電圧と前記下部限界値との差を増幅して第２電圧信号を発生する。ソースライン駆動部は、前記第１電圧信号及び前記第２電圧信号に基づいて前記ソースライン駆動電圧を発生する。
前記差動増幅部は、モードレジスタセット信号に応答して非活性化され得る。
前記ソースライン駆動部は、待機モード又はパワーダウンモードで非活性化され得る。
前記ソースライン駆動部は、モードレジスタセット信号に応答して非活性化され得る。
前記ソースライン駆動部は、それぞれ並列接続された複数のドライバで構成され、前記複数のドライバは、モードレジスタセット信号に応答して選択的に非活性化され得る。
前記ソースライン駆動部は、それぞれ前記差動増幅部の出力ノードと前記ソースライン駆動部の出力ノードとの間に並列に結合された複数の第１回路を含み、前記第１回路は、互いに直列接続されたドライバ及びヒューズを含み得る。
前記ソースライン駆動部は、それぞれ前記差動増幅部の出力ノードと前記ソースライン駆動部の出力ノードとの間に並列に結合された複数の第１回路を含み、前記第１回路は、互いに直列接続されたドライバ及びメタルオプションを含み得る。
前記複数の第１回路のそれぞれにあるメタルオプションは、ＭＲＡＭの製造過程で選択的に提供され、前記メタルオプションがない場合に、前記ドライバは、前記ソースライン駆動部の出力ノードと電気的に遮断され得る。
前記コラムデコーダは、デコーディング部及びパワーゲーティング部を含み得る。デコーディング部は、前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスを発生する。パワーゲーティング部は、前記デコーディングされたコラムアドレスに対してパワーゲーティングを実行し、前記コラム選択信号を発生する。
前記磁気抵抗メモリ装置は、外部電圧を前記ＳＴＴ−ＭＲＡＭセルのソースラインに供給するパッドを更に含むことができる。
前記磁気抵抗メモリ装置は、外部電圧に基づいて内部電圧を発生し、該内部電圧を前記メモリセルアレイに提供する内部電圧発生回路を更に含むことができる。
前記磁気抵抗メモリ装置は、貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）を介してデータ及び制御信号を送受信する複数の半導体層が積層された積層メモリ装置とすることができる。
【０００８】
上記目的を達成するためになされた本発明の他の態様による磁気抵抗メモリ装置は、メモリセルアレイ、ローデコーダ、コラムデコーダ、及びソースライン電圧発生器を有する。メモリセルアレイは、ソースラインに共通接続されたＳＴＴ−ＭＲＡＭセルを複数含み、複数のバンク内の基板上に配置され、ワードライン駆動信号及びコラム選択信号に応答して作動する。ローデコーダは、ローアドレスをデコーディングしてデコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生する。コラムデコーダは、コラムアドレスをデコーディングしてデコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生する。ソースライン電圧発生器は、前記ソースラインにソースライン駆動電圧を供給する。
【０００９】
前記ローデコーダは、前記複数のバンクのうちのワードライン方向に互いに隣接する第１バンクと第２バンクとの間の基板上に配置され得る。
前記ローデコーダは、前記第１バンクに第１ワードライン駆動信号を提供する第１ローデコーダと、前記第２バンクに第２ワードライン駆動信号を提供する第２ローデコーダと、を含み、前記第１ローデコーダ及び前記第２ローデコーダは、前記第１バンクと前記第２バンクとの間に隣接して配置され得る。
前記コラムデコーダは、前記複数のバンクのうちのビットライン方向に互いに隣接する第１バンクと第２バンクとの間の基板上に配置され得る。
前記コラムデコーダは、前記第１バンクに第１コラム選択信号を提供する第１コラムデコーダと、前記第２バンクに第２コラム選択信号を提供する第２コラムデコーダと、を含み、前記第１コラムデコーダ及び前記第２コラムデコーダは、前記第１バンクと前記第２バンクとの間に配置され得る。
前記ソースライン電圧発生器は、前記第１コラムデコーダと前記第２コラムデコーダとの間の基板上に配置され得る。
【００１０】
上記目的を達成するためになされた本発明の一態様によるメモリシステムは、メモリコントローラ及び磁気抵抗ＲＡＭ（ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＭＲＡＭ）装置を備える。メモリコントローラは、アドレス及び磁気抵抗ＲＡＭ（ＭＲＡＭ）装置の動作を制御する制御信号を発生する。前記ＭＲＡＭ装置は、メモリセルアレイ、前記複数のＳＴＴ−ＭＲＡＭセルに共通接続されたソースライン、アドレス入力バッファ、ローデコーダ、コラムデコーダ、及びソースライン電圧発生器を有する。メモリセルアレイは、ソースラインに共通接続された複数のＳＴＴ−ＭＲＡＭセルを含み、ワードライン駆動信号及びコラム選択信号に応答して作動する。アドレス入力バッファは、外部アドレスに基づいてローアドレス及びコラムアドレスを発生する。ローデコーダは、前記ローアドレスをデコーディングしてデコーディングされたローアドレスに基づいて前記ワードライン駆動信号を発生する。コラムデコーダは、前記コラムアドレスをデコーディングしてデコーディングされたコラムアドレスに基づいて前記コラム選択信号を発生する。ソースライン電圧発生器は、外部電源電圧に基づいてソースライン駆動電圧を発生し、該ソースライン駆動電圧を前記ソースラインに提供する。
【００１１】
前記ソースライン電圧発生器を構成する複数の回路ブロックのうちの少なくとも１つは待機モード（ｓｔａｎｄｂｙ  ｍｏｄｅ）又はパワーダウンモード（ｐｏｗｅｒ−ｄｏｗｎ  ｍｏｄｅ）で非活性化（ｄｉｓａｂｌｅ）され得る。
【発明の効果】
【００１２】
本発明の磁気抵抗メモリ装置によれば、内部に外部電源電圧に基づいてソースライン駆動電圧を発生するソースライン電圧発生器を備えることで、外部との通信のためのパッドの数を低減することができ、待機（ｓｔａｎｄ−ｂｙ）モード又はパワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）モードで、ソースライン電圧発生器を構成する回路ブロックの一部又は全部を非活性化させることができる。また、内部にソースライン電圧発生器を備えることで、ソースライン駆動電圧の大きさを調節することができ、メモリバンク毎に分離したソースライン電圧発生器を備えてソースラインのノイズを低減することができる。
更に、コラムデコーダなどの回路ブロックにパワーゲーティングを適用することで、電力消耗を低減することができる。また、内部電圧発生回路を備えて磁気抵抗メモリ装置に含まれる回路ブロックに内部電圧を供給することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による磁気抵抗メモリ装置を示すブロック図である。
【図２】図１の磁気抵抗メモリ装置に含まれるメモリセルアレイの一例を示す回路図である。
【図３】図２のメモリセルアレイを構成する磁気抵抗メモリセルの一例を示す回路図である。
【図４】図３の磁気抵抗メモリセルを３次元的に示す図である。
【図５】書き込みデータによるＭＴＪ素子の磁化方向を示す図である。
【図６】書き込みデータによるＭＴＪ素子の磁化方向を示す図である。
【図７】図１の磁気抵抗メモリ装置の書き込み動作を示す図である。
【図８】図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【図９】図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【図１０】図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【図１１】図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【図１２】図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【図１３】図１の磁気抵抗メモリ装置に含まれるソースライン電圧発生器の一例を示す回路図である。
【図１４】図１の磁気抵抗メモリ装置に含まれるソースライン電圧発生器の他の例を示す回路図である。
【図１５】図１の磁気抵抗メモリ装置に含まれるソースライン電圧発生器の更に他の例を示す回路図である。
【図１６】図１の磁気抵抗メモリ装置に含まれるコラムデコーダの一例を示す回路図である。
【図１７】本発明の他の実施形態による磁気抵抗メモリ装置を示すブロック図である。
【図１８】本発明の一実施形態によるソースライン電圧発生器を備えた磁気抵抗メモリ装置のレイアウト図である。
【図１９】本発明の更に他の実施形態による磁気抵抗メモリ装置を示すブロック図である。
【図２０】図１９の磁気抵抗メモリ装置に含まれる内部電圧発生回路の一例を示す回路図である。
【図２１】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【図２２】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【図２３】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュールを示す図である。
【図２４】本発明の一実施形態による磁気抵抗メモリ装置を含む積層構造の半導体装置を示す簡略化した透視図である。
【図２５】本発明の一実施形態による磁気抵抗メモリ装置を含むメモリシステムの一例を示すブロック図である。
【図２６】本発明の一実施形態による磁気抵抗メモリ装置及び光接続装置を含むメモリシステムの一例を示すブロック図である。
【図２７】本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図である。
【図２８】本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００１４】
本明細書に開示する本発明の実施形態に対する特定の構造的又は機能的説明は、単に本発明の実施形態を説明するための目的として例示したものであって、本発明の実施形態は多様な形態に具現することができ、本明細書に説明した実施形態に限定されるものと解釈してはならない。
【００１５】
本発明は、多様な変更を加えることができ、多様な形態を有することができるため、特定の実施例を図面に例示して詳細に説明することにする。しかし、これは本発明を特定の開示形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものと理解すべきである。
【００１６】
第１、第２などの用語は、多様な構成要素を説明するために用いるが、該構成要素は該用語によって限定されてはならない。用語は１つの構成要素を他の構成要素と区別する目的としてのみ用いる。例えば、本発明の権利範囲から離脱しない範囲内で、第１構成要素は第２構成要素に命名することができ、同様に第２構成要素も第１構成要素に命名することができる。
【００１７】
ある構成要素が他の構成要素に「連結されて」いるか又は「接続されて」いるとした場合には、その他の構成要素に直接的に連結されているか又は接続されているとすることができ、間に他の構成要素が存在すると理解すべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いるか又は「直接接続されて」いるとした場合には、間に他の構成要素が存在しないと理解すべきである。構成要素との関係を説明する他の表現、即ち「〜間に」と「すぐ〜間に」又は「〜に隣接する」と「〜に直接隣接する」なども同様に解釈すべきである。
【００１８】
本出願に使用する用語は、単に特定の実施形態を説明するために用いたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なったものでない限り、複数の表現も含む。本出願において、「含む」又は「有する」などの用語は、開示された特徴、数字、段階、動作、構成要素、部分品、又はそれらを組み合わせたものが存在することを指定するものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、又はそれらを組み合わせたものなどの存在又は付加可能性を予め排除しないものとして理解すべきである。
【００１９】
他に定義がない限り、技術的や科学的な用語を含み、ここに用いる全ての用語は本発明が属する技術分野において通常の知識を有する者にとって一般的に理解するものと同一の意味を有する。一般的に用いられ、事前に定義されているものと同一の用語は、関連技術の文脈上で有する意味と一致する意味を有するものとして解釈すべきであり、本出願において明白に定義しない限り、理想的や過度に形式的な意味として解釈しない。
【００２０】
一方、ある実施形態が他に具現可能な場合に、特定ブロック内に明記した機能又は動作が順序図に明記した順序と異なるように示すことができる。例えば、連続する２つのブロックを実際には実質的に同時に実行することができ、関係する機能又は動作によっては該ブロックを逆に実行することができる。
【００２１】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００２２】
図１は、本発明の一実施形態による磁気抵抗メモリ装置１０００を示すブロック図である。
【００２３】
図１を参照すると、磁気抵抗メモリ装置１０００は、コマンドデコーダ１０５０、アドレス入力バッファ１１００、ローデコーダ１２００、コラムデコーダ１３００、ソースライン電圧発生器１４００、メモリセルアレイ（ＳＴＴ−ＭＲＡＭセルアレイ）１５００、入出力（Ｉ／Ｏ）センスアンプ１６００、及び入出力（Ｉ／Ｏ）回路１７００を含む。
【００２４】
コマンドデコーダ１０５０は、チップ選択信号ＣＳＢ、ローアドレスストローブ信号ＲＡＳＢ、コラムアドレスストローブ信号ＣＡＳＢ、書き込みイネーブル信号ＷＥＢ、及びクロックイネーブル信号ＣＫＥをデコーディングして様々な制御信号を発生し、磁気抵抗メモリ装置１０００内に含まれる回路ブロックを制御する。
【００２５】
メモリセルアレイ１５００は、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）セルを複数含み、ワードライン駆動信号ＷＬ及びコラム選択信号ＣＳＬに応答して作動する。アドレス入力バッファ１１００は、外部アドレスＡＤＤＲに基づいてローアドレスＡＤＤＲ＿Ｘ及びコラムアドレスＡＤＤＲ＿Ｙを発生する。ローデコーダ１２００は、ローアドレスＡＤＤＲ＿Ｘをデコーディングしてデコーディングされたローアドレスを発生し、デコーディングされたローアドレスに基づいてワードライン駆動信号ＷＬを発生する。コラムデコーダ１３００は、コラムアドレスＡＤＤＲ＿Ｙをデコーディングしてデコーディングされたコラムアドレスを発生し、デコーディングされたコラムアドレスに基づいてコラム選択信号ＣＳＬを発生する。
【００２６】
ソースライン電圧発生器１４００は、外部電源電圧に基づいてソースライン駆動電圧ＶＳＬを発生し、ソースライン駆動電圧ＶＳＬをメモリセルアレイ１５００のソースラインに提供する。後述するように、ソースライン電圧発生器１４００は、待機（ｓｔａｎｄ−ｂｙ）モード又はパワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）モードで、ソースライン電圧発生器１４００を構成する回路ブロックの一部又は全部を非活性化させる。また、ソースライン電圧発生器１４００は、モードレジスタセット信号ＭＲＳに応答してソースライン電圧発生器１４００を構成する回路ブロックの一部又は全部を非活性化させる。
【００２７】
入出力センスアンプ１６００は、メモリセルアレイ１５００から出力されたデータを増幅して第１データを発生し、入力データＤＩＮをメモリセルアレイ１５００に伝達する。入出力回路１７００は、第１データに対して出力順序を決定し、並列直列変換を実行して出力データＤＯＵＴを発生し、入力データＤＩＮをバッファリングして入出力センスアンプ１６００に提供する。
【００２８】
図２は、図１の磁気抵抗メモリ装置１０００に含まれるメモリセルアレイ１５００の一例を示す回路図である。
【００２９】
図２を参照すると、メモリセルアレイ１５００は、メモリセルアレイ部１５１０、書き込みドライバ１５２０、選択回路１５３０、及びセンスアンプ１５４０を含む。図２に示すように、メモリセルアレイ部１５１０はソースライン電圧発生器１４００に接続される。
【００３０】
メモリセルアレイ部１４５０は、複数のワードラインＷＬ１〜ＷＬｍと複数のビットラインＢＬ１〜ＢＬｎを含み、ワードラインＷＬ１〜ＷＬｍのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間に単位メモリセルを有する。選択回路１５３０は、コラム選択信号ＣＳＬ１〜ＣＳＬｎに応答してビットラインＢＬ１〜ＢＬｎを選択的にセンスアンプ１５４０に接続する。センスアンプ１５４０は、選択回路１５３０の出力電圧信号と基準電圧ＶＲＥＦとの差を増幅して出力データＤＯＵＴを発生する。書き込みドライバ１５２０は、ビットラインＢＬ１〜ＢＬｎに接続されていて、書き込みデータに基づいてプログラム電流を発生してプログラム電流をビットラインＢＬ１〜ＢＬｎに提供する。メモリセルアレイ部１５１０に在るＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）素子を磁化させるためにソースラインＳＬにはビットラインＢＬ１〜ＢＬｎに印加された電圧よりも高い電圧が印加される。ソースライン電圧発生器１４００は、ソースライン駆動電圧ＶＳＬを発生してメモリセルアレイ部１５１０のソースラインに提供する。
【００３１】
メモリセルアレイ部１５１０は、ワードラインＷＬ１に接続されたゲートを有するセルトランジスタＭＮ１１〜ＭＮ１ｎ、及びセルトランジスタＭＮ１１〜ＭＮ１ｎのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間に接続されたＭＴＪ素子ＭＴＪ１１〜ＭＴＪ１ｎを含む。セルトランジスタＭＮ１１〜ＭＮ１ｎのそれぞれのソースはソースラインＳＬに接続される。また、メモリセルアレイ部１５１０は、ワードラインＷＬ２に接続されたゲートを有するセルトランジスタＭＮ２１〜ＭＮ２ｎ、及びセルトランジスタＭＮ２１〜ＭＮ２ｎのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間に接続されたＭＴＪ素子ＭＴＪ２１〜ＭＴＪ２ｎを含む。セルトランジスタＭＮ２１〜ＭＮ２ｎのそれぞれのソースはソースラインＳＬに接続される。また、メモリセルアレイ部１５１０は、ワードラインＷＬｍに接続されたゲートを有するセルトランジスタＭＮｍ１〜ＭＮｍｎ、及びセルトランジスタＭＮｍ１〜ＭＮｍｎのそれぞれとビットラインＢＬ１〜ＢＬｎのそれぞれとの間に接続されたＭＴＪ素子ＭＴＪｍ１〜ＭＴＪｍｎを含む。セルトランジスタＭＮｍ１〜ＭＮｍｎのそれぞれのソースは、ソースラインＳＬに接続される。
【００３２】
図３は、図２のメモリセルアレイ１５００を構成する磁気抵抗（ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ）メモリセル１１１の一例を示す回路図である。
【００３３】
図３を参照すると、磁気抵抗メモリセル１１１は、ＮＭＯＳトランジスタで構成されたセルトランジスタＭＮ１１及びＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子ＭＴＪ１１を含む。セルトランジスタＭＮ１１は、ワードラインＷＬ１に接続されたゲート及びソースラインＳＬに接続されたソースを有する。ＭＴＪ素子ＭＴＪ１１は、セルトランジスタＭＮ１１のドレーンとビットラインＢＬ１との間に接続されている。
【００３４】
図４は、図３の磁気抵抗メモリセルを３次元的に示す図である。
【００３５】
図４を参照すると、ＭＴＪ素子ＭＴＪ１１は、固定された一定の磁化方向を有する固定層（ｐｉｎｎｅｄ  ｌａｙｅｒ：ＰＬ）、外部から印加される磁界の方向に磁化される自由層（ｆｒｅｅ  ｌａｙｅｒ：ＦＬ）、及び固定層ＰＬと自由層ＦＬとの間に絶縁体膜（ｉｎｓｕｌａｔｉｎｇ  ｆｉｌｍ）で形成されたトンネルバリア層ＢＬを含む。ＭＴＪ素子ＭＴＪ１１は、固定層ＰＬの磁化方向を固定するために、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ、図示せず）を更に備えることができる。図４のＭＴＪ素子ＭＴＪ１１は、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を構成するＭＴＪ素子とする。
【００３６】
ＳＴＴ−ＭＲＡＭの書き込み（ｗｒｉｔｅ）動作をするためには、ワードラインＷＬ１にロジッグハイの電圧を印加してセルトランジスタＭＮ１１をターンオンさせ、ビットラインＢＬ１とソースラインＳＬとの間に書き込み電流を印加する。ＳＴＴ−ＭＲＡＭの読み出し動作をするためには、ワードラインＷＬ１にロジッグハイの電圧を印加してセルトランジスタＭＮ１１をターンオンさせ、ビットラインＢＬ１からソースラインＳＬ０方向に読み出し電流を印加し、測定された抵抗値によりＭＴＪセルに保存されたデータを判別する。
【００３７】
図５及び図６は、書き込みデータによるＭＴＪ素子の磁化方向を示す図である。ＭＴＪ素子の抵抗値は自由層ＦＬの磁化方向によって変わる。ＭＴＪ素子に読み出し電流Ｉを印加すると、ＭＴＪ素子の抵抗値によるデータ電圧が出力される。読み出し電流Ｉの強さは、書き込み電流の強さより非常に小さいので、読み出し電流Ｉにより自由層ＦＬの磁化方向は変化しない。
【００３８】
図５を参照すると、ＭＴＪ素子において、自由層ＦＬの磁化方向と固定層ＰＬの磁化方向とが平行（ｐａｒａｌｌｅｌ）するように配置される。従って、ＭＴＪ素子は低い抵抗値を有し、その場合にデータ「０」を読み出しする。
【００３９】
図６を参照すると、ＭＴＪ素子は、自由層ＦＬの磁化方向が固定層ＰＬの磁化方向と反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）に配置される。このとき、ＭＴＪ素子は高い抵抗値を有し、その場合にデータ「１」を読み出しする。
【００４０】
図５及び図６において、ＭＴＪセルの自由層ＦＬと固定層ＰＬとを水平磁気素子で示しているが、他の実施例として、自由層ＦＬと固定層ＰＬには垂直磁気素子を用いることができる。
【００４１】
図７は、図１の磁気抵抗メモリ装置の書き込み動作を示す図である。
【００４２】
図７を参照すると、ＭＴＪ素子を流れる書き込み電流ＷＣ１、ＷＣ２の方向によって自由層ＦＬの磁化方向が決定される。例えば、第１書き込み電流ＷＣ１を印加すると、固定層ＰＬと同一のスピン方向を有する自由電子が自由層ＦＬにトルク（ｔｏｒｑｕｅ）を印加する。これにより、自由層ＦＬは、固定層ＰＬと平行（Ｐａｒａｌｌｅｌ）に磁化される。第２書き込み電流ＷＣ２を印加すると、固定層ＰＬと反対のスピンを有する電子が自由層ＦＬに戻ってトルクを印加する。これにより、自由層ＦＬは、固定層ＰＬと反平行（Ａｎｔｉ  Ｐａｒａｌｌｅｌ）に磁化される。即ち、ＭＴＪセルで、自由層ＦＬの磁化方向は、スピン注入トルク（ＳＴＴ：Ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ）によって変化する。
【００４３】
図８〜図１２は、図２のメモリセルアレイに含まれるＭＴＪ素子の実施例を示す図である。
【００４４】
図８及び図９は、ＳＴＴ−ＭＲＡＭにおいて磁化方向が水平であるＭＴＪ素子の一実施例を示す図である。磁化方向が水平であるＭＴＪ素子は、電流の移動方向と磁化容易軸（ｅａｓｙ  ａｘｉｓ）が実質的に垂直の場合である。
【００４５】
図８を参照すると、ＭＴＪ素子は、自由層ＦＬ、トンネルバリア層ＢＬ、固定層ＰＬ、及び反強磁性層ＡＦＬを含む。
【００４６】
自由層ＦＬは、変化可能な磁化方向を有する物質を含む。自由層ＦＬの磁化方向はメモリセルの外部及び／又は内部から提供される電気的／磁気的要因によって変更される。自由層ＦＬは、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）のうちの少なくとも１つを含む強磁性物質を含む。例えば、自由層２４は、ＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２から選択される少なくとも１つを含む。
【００４７】
トンネルバリア層ＢＬは、スピン拡散長さ（Ｓｐｉｎ  Ｄｉｆｆｕｓｉｏｎ  Ｄｉｓｔａｎｃｅ）よりも薄い厚さを有する。トンネルバリア層ＢＬは非磁性物質を含む。一例として、トンネルバリア層ＢＬは、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、マグネシウム−亜鉛（ＭｇＺｎ）、及びマグネシウム−ホウ素（ＭｇＢ）の酸化物、そして、チタン（Ｔｉ）及びバナジウム（Ｖ）の窒化物から選択される少なくとも１つを含む。
【００４８】
固定層ＰＬは、反強磁性層ＡＦＬによって固定された磁化方向を有する。また、固定層ＰＬは、強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｍａｔｅｒｉａｌ）を含む。例えば、固定層ＰＬは、ＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２から選択される少なくとも１つを含む。
【００４９】
反強磁性層（ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ：ＡＦＬ）は反強磁性物質（ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｍａｔｅｒｉａｌ）を含む。例えば、反強磁性層ＡＦＬは、ＰｔＭｎ、ＩｒＭｎ、ＭｎＯ、ＭｎＳ、ＭｎＴｅ、ＭｎＦ２、ＦｅＣｌ２、ＦｅＯ、ＣｏＣｌ２、ＣｏＯ、ＮｉＣｌ２、ＮｉＯ、及びＣｒから選択される少なくとも１つを含む。
【００５０】
実施形態によってば、ＭＴＪ素子の自由層と固定層はそれぞれ強磁性体で形成されるため、強磁性体のエッジ（ｅｄｇｅ）には漂遊磁場（ｓｔｒａｙ  ｆｉｅｌｄ）が発生する。漂遊磁場は、磁気抵抗を低くするか又は自由層の抵抗自力を増加させ、スイッチング特性に影響を及ぼして非対称的なスイッチングを形成する。従って、ＭＴＪ素子内の強磁性体から発生する漂遊磁場を減少させるか又は制御する構造が必要である。
【００５１】
図９を参照すると、ＭＴＪ素子の固定層ＰＬは、合成反強磁性体（Ｓｙｎｔｈｅｔｉｃ  Ａｎｔｉ  Ｆｅｒｒｏｍａｇｎｅｔｉｃ：ＳＡＦ）として提供される。固定層ＰＬは、第１強磁性層１１、結合層１２、及び第２強磁性層１３を含む。第１及び第２強磁性層は、それぞれＣｏＦｅＢ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇｄ、Ｄｙ、ＣｏＦｅ、ＮｉＦｅ、ＭｎＡｓ、ＭｎＢｉ、ＭｎＳｂ、ＣｒＯ２、ＭｎＯＦｅ２Ｏ３、ＦｅＯＦｅ２Ｏ３、ＮｉＯＦｅ２Ｏ３、ＣｕＯＦｅ２Ｏ３、ＭｇＯＦｅ２Ｏ３、ＥｕＯ、及びＹ３Ｆｅ５Ｏ１２から選択される少なくとも１つを含む。このとき、第１強磁性層１１の磁化方向と第２強磁性層１３の磁化方向は互いに異なる方向を有し、それぞれの磁化方向は固定される。結合層１２はルテニウム（Ｒｕ）を含む。
【００５２】
図１０は、ＳＴＴ−ＭＲＡＭにおいてＭＴＪ素子の他の実施例を示す図である。磁化方向が垂直であるＭＴＪ素子は、電流の移動方向と磁化容易層（ｅａｓｙ  ａｘｉｓ）が実質的に平行する。図１０を参照すると、ＭＴＪ素子は、自由層ＦＬ、固定層ＰＬ、及びトンネルバリア層ＢＬを含む。
【００５３】
自由層ＦＬの磁化方向と固定層ＰＬの磁化方向とが平行（Ｐａｒａｌｌｅｌ）である場合に抵抗値が小さくなり、自由層ＦＬの磁化方向と固定層ＰＬの磁化方向とが反平行（Ａｎｔｉ−Ｐａｒａｌｌｅｌ）である場合に抵抗値が大きくなる。抵抗値の差によってデータが保存される。
【００５４】
磁化方向が垂直であるＭＴＪ素子を具現するために、自由層ＦＬと固定層ＰＬは磁気異方性エネルギーが大きい物質で構成されることが好ましい。磁気異方性エネルギーが大きい物質としては、非晶質系稀土類元素合金、（Ｃｏ／Ｐｔ）ｎや（Ｆｅ／Ｐｔ）ｎのような多層薄膜、そしてＬ１０決定構造の規則格子物質がある。例えば、自由層ＦＬは、規則合金（ｏｒｄｅｒｅｄ  ａｌｌｏｙ）とすることができ、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）のうちの少なくともいずれか１つを含む。例えば、自由層ＦＬは、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうちの少なくともいずれか１つを含む。合金は、例えば、化学定量的な表現として、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、又はＣｏ３０Ｎｉ２０Ｐｔ５０とすることができる。
【００５５】
固定層ＰＬは、規則合金（ｏｒｄｅｒｅｄ  ａｌｌｏｙ）とすることができ、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、及び白金（Ｐｔ）のうちの少なくともいずれか１つを含む。例えば、固定層ＰＬは、Ｆｅ−Ｐｔ合金、Ｆｅ−Ｐｄ合金、Ｃｏ−Ｐｄ合金、Ｃｏ−Ｐｔ合金、Ｆｅ−Ｎｉ−Ｐｔ合金、Ｃｏ−Ｆｅ−Ｐｔ合金、及びＣｏ−Ｎｉ−Ｐｔ合金のうちの少なくともいずれか１つを含む。合金は、例えば化学定量的な表現として、Ｆｅ５０Ｐｔ５０、Ｆｅ５０Ｐｄ５０、Ｃｏ５０Ｐｄ５０、Ｃｏ５０Ｐｔ５０、Ｆｅ３０Ｎｉ２０Ｐｔ５０、Ｃｏ３０Ｆｅ２０Ｐｔ５０、又はＣｏ３０Ｎｉ２０Ｐｔ５０とすることができる。
【００５６】
図１１及び図１２は、ＳＴＴ−ＭＲＡＭにおいてＭＴＪ素子の他の実施例としてデュアルＭＴＪ素子を示す図である。デュアルＭＴＪ素子は自由層を基準として両端にトンネルバリア層と固定層とがそれぞれ配置される構造を有する。
【００５７】
図１１を参照すると、水平磁気を形成するデュアルＭＴＪ素子は、第１固定層ＰＬ２、第１トンネルバリア層ＢＬ２、自由層ＦＬ、第２トンネルバリア層ＢＬ１、及び第２固定層ＰＬ１を含む。それぞれを構成する物質は、上述の図８の自由層ＦＬ、トンネルバリア層ＢＬ、及び固定層ＰＬと同一であるか又は類似である。
【００５８】
このとき、第１固定層ＰＬ２の磁化方向と第２固定層ＰＬ１の磁化方向とが反対方向に固定されると、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。従って、デュアルＭＴＪ素子は、一般ＭＴＪ素子より更に少ない電流で書き込み動作をすることができる。
【００５９】
また、第２トンネルバリア層ＢＬ１によって、デュアルＭＴＪ素子は、読み出し動作時に更に高い抵抗を提供するので、明確なデータ値が得られる長所を有する。
【００６０】
図１２を参照すると、垂直磁気を形成するデュアルＭＴＪ素子は、第１固定層ＰＬ２、第１トンネルバリア層ＢＬ２、自由層ＦＬ、第２トンネルバリア層ＢＬ１、及び第２固定層ＰＬ１を含む。それぞれを構成する物質は、上述の図１０の自由層ＦＬ、トンネルバリア層ＢＬ、及び固定層ＰＬとそれぞれ同一であるか又は類似である。
【００６１】
このとき、第１固定層ＰＬ２の磁化方向と第２固定層ＰＬ１の磁化方向とが反対方向に固定されると、実質的に第１及び第２固定層による磁気力が相殺される効果を有する。従って、デュアルＭＴＪ素子は、一般ＭＴＪ素子より更に少ない電流で書き込み動作をすることができる。
【００６２】
図１３は、図１の磁気抵抗メモリ装置１０００に含まれるソースライン電圧発生器１４００の一例を示す回路図である。
【００６３】
図１３を参照すると、ソースライン電圧発生器１４００は、基準電圧発生器１４１０、差動増幅部１４２０、及びソースライン駆動部１４３０を含む。
【００６４】
基準電圧発生器１４１０は、上部限界値ＬＩＭ＿ＵＰ及び下部限界値ＬＩＭ＿ＤＮを発生する。差動増幅部１４２０は、ソースライン駆動電圧ＶＳＬをフィードバックし、ソースライン駆動電圧ＶＳＬと上部限界値ＬＩＭ＿ＵＰとの差を増幅して第１電圧信号を発生し、ソースライン駆動電圧ＶＳＬと下部限界値ＬＩＭ＿ＤＮとの差を増幅して第２電圧信号を発生する。ソースライン駆動部１４３０は、第１電圧信号と第２電圧信号に基づいてソースライン駆動電圧ＶＳＬを発生する。
【００６５】
差動増幅部１４２０は、待機モード（ｓｔａｎｄｂｙ  ｍｏｄｅ）又はパワーダウンモード（ｐｏｗｅｒ−ｄｏｗｎ  ｍｏｄｅ）で非活性化される。また、差動増幅部１４２０は、モードレジスタセット信号ＭＲＳに応答して非活性化される。ソースライン駆動部１４３０は、待機モード又はパワーダウンモードで非活性化される。また、ソースライン駆動部１４３０は、モードレジスタセット信号ＭＲＳに応答して非活性化される。
【００６６】
ソースライン駆動部１４３０は、それぞれ並列接続された複数のドライバ１４３１〜１４３４で構成され、モードレジスタセット信号ＭＲＳに応答して複数のドライバ１４３１〜１４３４のうちの一部のドライバが非活性化される。
【００６７】
図１４は、図１の磁気抵抗メモリ装置１０００に含まれるソースライン電圧発生器１４００の他の例を示す回路図である。
【００６８】
図１４を参照すると、ソースライン電圧発生器１４００ａは、基準電圧発生器１４１０、差動増幅部１４２０、及びソースライン駆動部１４３０ａを含む。
【００６９】
ソースライン駆動部１４３０ａは、差動増幅部１４２０の出力電圧信号に基づいてソースライン駆動電圧ＶＳＬを発生する。ソースライン駆動部１４３０ａは、待機モード又はパワーダウンモードで非活性化される。また、ソースライン駆動部１４３０ａは、モードレジスタセット信号ＭＲＳに応答して非活性化される。
【００７０】
ソースライン駆動部１４３０ａは、差動増幅部１４２０の出力ノードとソースライン駆動部１４３０ａの出力ノードとの間に並列に結合された複数の第１回路を含み、第１回路は、互いに直列接続されたドライバ（１４３１、１４３２、１４３３、又は１４３４）とヒューズ（１４３５、１４３６、１４３７、又は１４３８）を含む。ヒューズ制御信号ＣＯＮ＿ＦＵＳＥに応答して、ソースライン駆動部１４３０ａに含まれるヒューズのうちの一部のヒューズが遮断される。
【００７１】
図１５は、図１の磁気抵抗メモリ装置１０００に含まれるソースライン電圧発生器１４００の更に他の例を示す回路図である。
【００７２】
図１５を参照すると、ソースライン電圧発生器１４００ｂは、基準電圧発生器１４１０、差動増幅部１４２０、及びソースライン駆動部１４３０ｂを含む。
【００７３】
ソースライン駆動部１４３０ｂは、差動増幅部１４２０の出力電圧信号に基づいてソースライン駆動電圧ＶＳＬを発生する。ソースライン駆動部１４３０ｂは、待機モード又はパワーダウンモードで非活性化される。
【００７４】
ソースライン駆動部１４３０ｂは、差動増幅部１４２０の出力ノードとソースライン駆動部１４３０ｂの出力ノードとの間に並列に結合された複数の第１回路を含み、第１回路は、互いに直列接続されたドライバ（１４３１、１４３２、１４３３、又は１４３４）とメタルオプション（１４３５ａ、１４３６ａ、１４３７ａ、又は１４３８ａ）を含む。ソースライン駆動部１４３０ｂは、半導体チップの製造過程でメタルオプション（１４３５ａ、１４３６ａ、１４３７ａ、又は１４３８ａ）を形成するかしないかによって、ドライバをソースライン駆動部の出力ノードに電気的に接続するか又は遮断する。
【００７５】
図１４及び図１５に示すソースライン電圧発生器を備えた磁気抵抗メモリ装置は、ヒューズ又はメタルオプションを用いることで、ソースライン駆動電圧の大きさを調節することができる。
【００７６】
図１６は、図１の磁気抵抗メモリ装置１０００に含まれるコラムデコーダ１３００の一例を示す回路図である。
【００７７】
図１６を参照すると、コラムデコーダ１３００は、デコーディング部（デコーディングユニット）１３１０及びパワーゲーティング部１３２０を含む。デコーディング部１３１０は、コラムアドレスＡＤＤＲ＿ＹをデコーディングしてデコーディングされたコラムアドレスＤＣＡ１、ＤＣＡ２を発生する。パワーゲーティング部１３２０は、デコーディングされたコラムアドレスＤＣＡ１、ＤＣＡ２に対してパワーゲーティングを実行し、コラム選択信号ＣＳＬを発生する。
【００７８】
パワーゲーティング部１３２０は、ＮＡＮＤ回路１３２１、第１インバータ１３２２、第２インバータ１３２３、及び第３インバータ１３２４を含む。ＮＡＮＤ回路１３２１は、第１デコーディングされたコラムアドレスＤＣＡ１及び第２デコーディングされたコラムアドレスＤＣＡ２に対して否定論理積を実行する。第１インバータ１３２２は、バーチャル電源電圧ＶＰＷＲを用いて作動し、ＮＡＮＤ回路１３２１の出力信号の位相を反転させる。第２インバータ１３２３は、バーチャルグラウンド電圧ＶＧＮＤを用いて作動し、第１インバータ１３２２出力信号の位相を反転させる。第３インバータ１３２４は、バーチャル電源電圧ＶＰＷＲを用いて作動し、第２インバータ１３２３の出力信号の位相を反転させる。
【００７９】
一実施例によると、プリチャージモードにおいて、バーチャル電源電圧ＶＰＷＲ及びバーチャルグラウンド電圧ＶＧＮＤは、パワーゲーティング部に供給されない場合もある。
【００８０】
上記では、図１の磁気抵抗メモリ装置１０００で、コラムデコーダ１３００にパワーゲーティングを適用した例を記述したが、パワーゲーティングは、コラムデコーダ１３００だけでなく、ローデコーダ１２００、アドレス入力バッファ１１００、コマンドデコーダ１０５０、書き込みドライバ１５２０、入出力センスアンプ１６００、及び入出力回路１７００に適用することが可能である。
【００８１】
図１７は、本発明の他の実施形態による磁気抵抗メモリ装置２０００を示すブロック図である。
【００８２】
図１７を参照すると、磁気抵抗メモリ装置２０００は、コマンドデコーダ１０５０、アドレス入力バッファ１１００、ローデコーダ１２００、コラムデコーダ１３００、ソースライン電圧発生器１４００、メモリセルアレイ１５００、入出力センスアンプ１６００、入出力回路１７００、及びソースラインパッド１０６０を含む。
【００８３】
図１７の磁気抵抗メモリ装置２０００は、図１の磁気抵抗メモリ装置２０００に対し、外部電圧をＳＴＴ−ＭＲＡＭセルのソースラインに供給するソースラインパッド１０６０を更に備える。磁気抵抗メモリ装置２０００は、ソースラインパッド１０６０を更に備えることで、磁気抵抗メモリ装置２０００の製造過程において、ソースラインパッド１０６０を介して外部電圧を印加してメモリセルアレイの特性をテストすることができる。
【００８４】
図１８は、本発明の一実施形態によるソースライン電圧発生器を備えた磁気抵抗メモリ装置のレイアウト図である。
【００８５】
図１８を参照すると、半導体メモリチップ２２００は、４つのバンク（ＢａｎｋＡ〜ＢａｎｋＤ）を含む。バンクには、メモリが多数のＳＴＴ−ＭＲＡＭセルを含むセルアレイ（図示せず）が配置される。バンクごとにローデコーダ２２２０とコラムデコーダ２２３０が隣接するように配置される。また、半導体メモリチップ２２００の縁と中間に位置する周辺（ｐｅｒｉｐｈｅｒａｌ）領域に、外部と通信するために利用するパッドＰＡＤが配置されている。また、半導体メモリチップ２２００の中間に位置する周辺（ｐｅｒｉｐｈｅｒａｌ）領域に、ソースライン電圧発生器２２４１、２２４２が配置されている。図１８に、２つのソースライン電圧発生器２２４１、２２４２を示しているが、ソースライン電圧発生器２２４１、２２４２は、メモリバンクごとに独立的にソースライン駆動電圧を供給するように、メモリバンクの数ほどソースライン電圧発生器を備えることができる。また、半導体メモリチップ２２００は、半導体メモリチップ２２００の周辺領域に１つのソースライン電圧発生器を備えて、１つのソースライン電圧発生器が半導体メモリチップ２２００の全てのメモリバンクにソースライン駆動電圧を供給するようにすることができる。
【００８６】
ローデコーダ２２２０は、半導体メモリチップの短方向に対して一列に配置し、コラムデコーダ２２３０は、半導体メモリチップの長方向に対して一列に配置する。更に、隣接する２つのバンクＢａｎｋにそれぞれ割り当てられたローデコーダ２２２０は、互いに近接するように配置されてコントロールライン（図示せず）を共有する。
【００８７】
図面には示してないが、半導体メモリチップのメモリバンクの数は、４つだけでなく８つ又はそれ以上とすることができる。
【００８８】
図１９は、本発明の更に他の実施形態による磁気抵抗メモリ装置３０００を示すブロック図である。
【００８９】
図１９を参照すると、磁気抵抗メモリ装置３０００は、コマンドデコーダ１０５０、アドレス入力バッファ１１００、ローデコーダ１２００、コラムデコーダ１３００、ソースライン電圧発生器１４００、メモリセルアレイ１５００、入出力センスアンプ１６００、入出力回路１７００、及び内部電圧発生回路１０７０を含む。
【００９０】
内部電圧発生回路１０７０は、磁気抵抗メモリ装置３０００を構成する回路ブロックに必要な多様な電圧を発生する。内部電圧発生回路１０７０は、外部電圧ＶＥＸＴに基づいて内部電圧を発生し、内部電圧をメモリセルアレイ１５００に提供する。
【００９１】
図２０は、図１９の磁気抵抗メモリ装置３０００に含まれる内部電圧発生回路１０７０の一例を示す回路図である。
【００９２】
図２０を参照すると、内部電圧発生回路１０７０は、第１〜第１３内部電圧発生器１０７１〜１０８３を含む。
【００９３】
第１内部電圧発生器１０７１は、外部電圧ＶＥＸＴに基づいてメモリセルアレイ用バルク電圧ＶＢＢ＿ＣＥＬＬを発生する。第２内部電圧発生器１０７２は、外部電圧ＶＥＸＴに基づいてビットライン及びローカル入出力ラインをプリチャージするための偶数（ｅｖｅｎ）プリチャージ電圧ＶＢＬＥを発生する。第３内部電圧発生器１０７３は、外部電圧ＶＥＸＴに基づいてビットライン及びローカル入出力ラインをプリチャージするための奇数（ｏｄｄ）プリチャージ電圧ＶＢＬＯを発生する。第４内部電圧発生器１０７４は、外部電圧ＶＥＸＴに基づいてメモリセルアレイの分離ゲート（ｉｓｏｌａｔｉｏｎ  ｇａｔｅ）を非活性化させる分離ゲートディスエーブル電圧ＶＢＢＩＳＯを発生する。第５内部電圧発生器１０７５は、外部電圧ＶＥＸＴに基づいて書き込み（ｗｒｉｔｅ）ドライバの電源電圧ＶＩＮＴＷＤを発生する。第６内部電圧発生器１０７６は、外部電圧ＶＥＸＴに基づいて書き込みドライバの接地電圧ＶＳＳＷＤを発生する。第７内部電圧発生器１０７７は、外部電圧ＶＥＸＴに基づいて読み出し（ｒｅａｄ）バイアス電圧ＶＩＮＴＬＳＡを発生する。第８内部電圧発生器１０７８は、外部電圧ＶＥＸＴに基づいて読み出しプリチャージ電圧ＶＩＮＴＬＰを発生する。第９内部電圧発生器１０７９は、外部電圧ＶＥＸＴに基づいて単位利得増幅電圧ＶＩＮＴＯＰを発生する。第１０内部電圧発生器１０８０は、外部電圧ＶＥＸＴに基づいてビットラインクランプ電圧ＶＲＥＡＤを発生する。第１１内部電圧発生器１０８１は、外部電圧ＶＥＸＴに基づいて読み出しクランプゲート電圧ＶＣＭＰを発生する。第１２内部電圧発生器１０８２は、外部電圧ＶＥＸＴに基づいてセンスアンプの高（ｈｉｇｈ）基準電圧ＶＲＥＦ＿Ｈを発生する。第１３内部電圧発生器１０８３は、外部電圧ＶＥＸＴに基づいてセンスアンプの低（ｌｏｗ）基準電圧ＶＲＥＦ＿Ｌを発生する。
【００９４】
図２１〜図２３は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリモジュール４１００を示す図である。
【００９５】
図２１を参照すると、メモリモジュール４１００は、印刷回路基板４１１０、複数のＭＲＡＭメモリチップ４１２０、及びコネクタ４１３０を含む。複数のＭＲＡＭメモリチップ４１２０は、印刷回路基板４１１０の上面及び下面に結合され得る。コネクタ４１３０は、導電線（図示せず）を介して複数のＭＲＡＭメモリチップ４１２０に電気的に接続される。また、コネクタ４１３０は、外部ホストのスロットに接続される。
【００９６】
図２２を参照すると、メモリモジュール４２００は、印刷回路基板４２１０、複数のＭＲＡＭメモリチップ４２２０、コネクタ４２３０、及び複数のバッファ４２４０を含む。複数のバッファ４２４０は、それぞれのＭＲＡＭメモリチップ４２２０とコネクタ４２３０との間に配置される。
【００９７】
ＭＲＡＭメモリチップ４２２０とバッファ４２４０は、印刷回路基板４２１０の上面及び下面に提供され得る。印刷回路基板４２１０の上面及び下面に形成されるＭＲＡＭメモリチップ４２２０とバッファ４２４０は、複数のビア（ｖｉａ）ホールを介して接続される。
【００９８】
図２３を参照すると、メモリモジュール４３００は、印刷回路基板４３１０、複数のＭＲＡＭメモリチップ４３２０、コネクタ４３３０、複数のバッファ４３４０、及びコントローラ４３５０を含む。
【００９９】
ＭＲＡＭメモリチップ４３２０及びバッファ４３４０は、印刷回路基板４３１０の上面及び下面に提供され得る。印刷回路基板４３１０の上面及び下面に形成されるＭＲＡＭメモリチップ４３２０とバッファ４３４０は、複数のビアホールを介して接続される。
【０１００】
図２４は、本発明の一実施形態による磁気抵抗メモリ装置を含む積層構造の半導体装置を示す簡略化した透視図であり、複数の半導体レイヤを備える積層構造の半導体装置を示す概路図である。図２１〜図２３のモジュール構造において、それぞれのメモリチップはそれぞれ複数の半導体レイヤＬＡ１〜ＬＡｎを備える。
【０１０１】
積層構造の半導体装置４４００において、積層構造の複数の半導体レイヤＬＡ１〜ＬＡｎは貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）４４２０を介して相互接続される。各半導体レイヤは、ＳＴＴ−ＭＲＡＭセルを含むセルアレイ４４１０を含む。
【０１０２】
図２５は、本発明の一実施形態による磁気抵抗メモリ装置を含むメモリシステムの一例を示すブロック図である。
【０１０３】
図２５を参照すると、メモリシステム４５００は、メモリコントローラ４５１０及び磁気抵抗メモリ（ＳＴＴ−ＭＲＡＭ）装置４５２０を含む。
【０１０４】
メモリコントローラ４５１０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを発生させ、バスを介して磁気抵抗メモリ装置４５２０に提供する。データＤＱは、バスを介してメモリコントローラ４５１０から磁気抵抗メモリ装置４５２０に伝送され、バスを介して磁気抵抗メモリ装置４５２０からメモリコントローラ４５１０に伝送される。
【０１０５】
磁気抵抗メモリ装置４５２０は、上述した本発明の実施形態による磁気抵抗メモリ装置とすることができ、ソースライン電圧発生器を含む。
【０１０６】
図２６は、本発明の一実施形態による磁気抵抗メモリ装置及び光接続装置を含むメモリシステム４６００の一例を示すブロック図である。
【０１０７】
図２６を参照すると、メモリシステム４６００は、コントローラ４６２０、磁気抵抗メモリ装置４６３０、及びコントローラ４６２０と磁気抵抗メモリ装置４６３０をインタコネクションする複数の光接続装置（Ｏｐｔｉｃａｌ  Ｌｉｎｋ）４６１０ａ、４６１０ｂを含む。コントローラ４６２０は、コントロールユニット４６２１、第１送信部４６２２、及び第１受信部４６２３を含む。コントロールユニット４６２１は、制御信号ＳＮ１を第１送信部４６２２に伝送する。
【０１０８】
第１送信部４６２２は、第１光変調器４６２２＿１を含み、第１光変調器４６２２−１は、電気信号である制御信号ＳＮ１を第１光送信信号ＯＴＰ１に変換して光接続装置４６１０ａに伝送する。
【０１０９】
第１受信部４６２３は、第１光復調器４６２３＿１を含み、第１光復調器４６２３＿１は、光接続装置４６１０ｂから受信した第２光受信信号ＯＰＴ２’を電気信号であるデータ信号ＳＮ２に変換してコントロールユニット４６２１に伝送する。
【０１１０】
磁気抵抗メモリ装置４６３０は、第２受信部４６３１、メモリ（ＳＴＴ＿ＭＲＡＭ）セルアレイ４６３２、及び第２送信部４６３３を含む。第２受信部４６３１は、第２光復調器４６３１＿１を含み、第２光復調器４６３１＿１は、光接続装置４６１０ａから第１光受信信号ＯＰＴ１’を電気信号である制御信号ＳＮ１に変換してメモリセルアレイ４６３２に伝送する。
【０１１１】
メモリセルアレイ４６３２では、制御信号ＳＮ１の制御に従ってデータを書き込み、メモリセルアレイ４６３２から出力されたデータ信号ＳＮ２を第２送信部４６３３に伝送する。
【０１１２】
第２送信部４６３３は、第２光変調器４６３３＿１を含み、第２光変調器４６３３＿１は、電気信号であるデータ信号ＳＮ２を第２光データ信号ＯＰＴ２に変換して光接続装置４６１０ｂに伝送する。
【０１１３】
図２７は、本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの一例を示すブロック図である。
【０１１４】
図２７を参照すると、モバイル機器やデスクトップコンピュータなどの情報処理システム４７００に、磁気抵抗メモリ（ＭＲＡＭ）装置４７１１が装着される。情報処理システム４７００は、システムバス４７６０に電気的に接続されるメモリシステム４７１０、モデム４７２０、中央処理装置（ＣＰＵ）４７５０、ＲＡＭ４７４０、及びユーザインターフェース４７３０を備える。
【０１１５】
メモリシステム４７１０は、磁気抵抗メモリ装置４７１１とメモリコントローラ４７１２を含む。磁気抵抗メモリ装置４７１１には、中央処理装置４７５０によって処理されたデータ又は外部から入力されたデータが保存される。
【０１１６】
磁気抵抗メモリ装置４７１１やＲＡＭ４７４０のうちの少なくとも１つは磁気抵抗メモリセルを含む半導体メモリ装置が適用される。即ち、情報処理システム４７００に要求される大容量のデータを保存するための磁気抵抗メモリ装置４７１１や、システムデータなどの早いアクセスを要求するデータを保存するＲＡＭ４７４０などに、ＳＴＴ−ＭＲＡＭセルを含む半導体メモリ装置が適用される。図２７には示してないが、情報処理システム４７００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）、入出力装置などが更に提供され得ることはこの分野の通常的な知識を有する者に自明である。
【０１１７】
図２８は、本発明の一実施形態による磁気抵抗メモリ装置を含む情報処理システムの他の例を示すブロック図である。
【０１１８】
図２８を参照すると、モバイル機器やデスクトップコンピュータなどの情報処理システム４８００に、ＳＴＴ−ＭＲＡＭセルを含む磁気抵抗メモリ（ＭＲＡＭ）装置４８１０が装着される。情報処理システム４８００は、システムバス４８６０に電気的に接続される磁気抵抗メモリ装置４８１０、中央処理処置（ＣＰＵ）４８５０、及びユーザインターフェース４８３０を備える。
【０１１９】
磁気抵抗メモリ装置ＳＴＴ−ＭＲＡＭは、ＤＲＡＭの低費用及び高容量、ＳＲＡＭの動作速度、フラッシュメモリの揮発性特性を全て有する次世代メモリである。従って、既存システムにおいて、処理速度が速いキャッシュメモリ及びＲＡＭなどと大容量データを保存するためのストレージを別途に備えていたのに対し、上述した本発明の実施形態によるＭＲＡＭ装置のうちの１つで上記メモリを全て代替することができる。即ち、ＭＲＡＭを含むメモリ装置で大容量のデータを速く保存することができ、コンピュータシステム構造が以前より簡単になる。
【０１２０】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１２１】
１１    第１強磁性層
１２    結合層
１３    第２強磁性層
１１１、１１１ａ    磁気抵抗メモリセル
１０００、２０００、２２００、３０００、４５２０、４７１１、４８１０    磁気抵抗メモリ装置
１０５０    コマンドデコーダ
１０６０    ソースラインパッド
１０７０    内部電圧発生回路
１０７１〜１０８３    内部電圧発生器
１１００    アドレス入力バッファ
１２００、２２２０    ローデコーダ
１３００、２２３０    コラムデコーダ
１３１０    デコーディング部（デコーディングユニット）
１３２０    パワーゲーティング部
１３２１    ＮＡＮＤ回路
１３２２    第１インバータ
１３２３    第２インバータ
１３２４    第３インバータ
１４００、１４００ａ、１４００ｂ、２２４１、２２４２    ソースライン電圧発生器
１４１０    基準電圧発生器
１４２０、１４２１、１４２２    差動増幅部
１４３０、１４３０ａ、１４３０ｂ    ソースライン駆動部
１４３１〜１４３４    ドライバ
１４３５〜１４３８    ヒューズ
１４３５ａ〜１４３８ａ    メタルオプション
１５００    メモリセルアレイ（ＳＴＴ−ＭＲＡＭセルアレイ）
１５１０    メモリセルアレイ部
１５２０    書き込みドライバ
１５３０    選択回路
１５４０    センスアンプ
１６００    入出力（Ｉ／Ｏ）センスアンプ
１７００    入出力（Ｉ／Ｏ）回路
２２１０    バンク
４１００、４２００、４３００    メモリモジュール
４１１０、４２１０、４３１０    印刷回路基板
４１２０、４２２０、４３２０    ＭＲＡＭメモリチップ
４１３０、４２３０、４３３０    コネクタ
４２４０、４３４０    バッファ
４３５０、４６２０    コントローラ
４４００    積層構造の半導体装置
４４１０    セルアレイ
４４２０    貫通電極
４５００、４６００、４７１０    メモリシステム
４５１０、４７１２    メモリコントローラ
４６１０ａ、４６１０ｂ    光接続装置
４６２１    コントロールユニット
４６２２    第１送信部
４６２２＿１    第１光変調器
４６２３    第１受信部
４６２３＿１    第１光復調器
４６３０    磁気抵抗メモリ装置
４６３１    第２受信部
４６３１＿１    第２光復調器
４６３２    メモリセルアレイ
４６３３    第２送信部
４６３３＿１    第２光変調器
４７００、４８００    情報処理システム
４７２０    モデム
４７３０、４８３０    ユーザインターフェース
４７４０    ＲＡＭ
４７５０、４８５０    中央処理装置（ＣＰＵ）
４７６０、４８６０    システムバス
【図１】
2013257932.tif 000003
【図２】
2013257932.tif 000004
【図３】
2013257932.tif 000005
【図４】
2013257932.tif 000006
【図５】
2013257932.tif 000007
【図６】
2013257932.tif 000008
【図７】
2013257932.tif 000009
【図８】
2013257932.tif 000010
【図９】
2013257932.tif 000011
【図１０】
2013257932.tif 000012
【図１１】
2013257932.tif 000013
【図１２】
2013257932.tif 000014
【図１３】
2013257932.tif 000015
【図１４】
2013257932.tif 000016
【図１５】
2013257932.tif 000017
【図１６】
2013257932.tif 000018
【図１７】
2013257932.tif 000019
【図１８】
2013257932.tif 000020
【図１９】
2013257932.tif 000021
【図２０】
2013257932.tif 000022
【図２１】
2013257932.tif 000023
【図２２】
2013257932.tif 000024
【図２３】
2013257932.tif 000025
【図２４】
2013257932.tif 000026
【図２５】
2013257932.tif 000027
【図２６】
2013257932.tif 000028
【図２７】
2013257932.tif 000029
【図２８】
2013257932.tif 000030