(57)【要約】【課題】実装時の接続検査及び出荷後の不良解析が容易な積層型半導体装置を実現できるようにする。【解決手段】積層型半導体装置は、実装基板１０３の上に実装された第１半導体装置１０１及び第２半導体装置１０２を備えている。第１半導体装置は、複数の検査用電極１４３と、検査用電極同士又は検査用電極と第１半導体チップ１１１とを接続する検査用配線１１８とを有し、実装基板は、検査用電極と接続された実装基板側検査用電極１３３と、実装基板側検査用電極同士を接続する実装基板側検査用配線１３４とを有している。検査用電極は、順次直列に接続されて接続検査経路を構成し、接続検査経路の一端に位置する検査用電極は、第１半導体チップにおける第１チップ検査端子１６１と接続され、接続検査経路の他端に位置する検査用電極に入力された検査用信号は、接続検査経路を介して第１半導体チップに入力される。【選択図】図５
2013021218.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
前記実装基板の上に実装された第１半導体装置と、
前記第１半導体装置の上に実装された第２半導体装置とを備え、
前記第１半導体装置は、平面方形状の第１装置基板と、前記第１装置基板の上に搭載された第１半導体チップと、前記第１装置基板における前記実装基板と対向する面に設けられた複数の検査用電極と、前記検査用電極同士又は前記検査用電極と前記第１半導体チップとを接続する検査用配線とを有し、
前記実装基板は、前記検査用電極と接続された実装基板側検査用電極と、前記実装基板側検査用電極同士を接続する実装基板側検査用配線とを有し、
前記検査用電極は、前記第１装置基板の４つの角部のうちの少なくとも１つに配置され、
複数の前記検査用電極は、順次直列に接続されて接続検査経路を構成し、
前記接続検査経路の一端に位置する前記検査用電極は、前記第１半導体チップにおける第１チップ検査端子と接続され、
前記接続検査経路の他端に位置する前記検査用電極に入力された信号は、前記接続検査経路を介して前記第１半導体チップに入力されることを特徴とする積層型半導体装置。
【請求項２】
前記検査用電極は、前記第１装置基板の少なくとも２つの角部のそれぞれに２つずつ設けられており、
異なる前記角部に設けられた前記検査用電極の間は、前記検査用配線により接続され、
同じ前記角部に設けられた前記検査用電極の間は、前記実装基板側検査用配線により接続され、
前記接続検査経路の両端に位置する２つの前記検査用電極は、互いに異なる前記角部に設けられていることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記検査用電極は、４つ以上設けられており、
少なくとも２つの前記検査用電極は、前記第１装置基板における前記第２半導体装置と対向する面に設けられており、
前記第２半導体装置は、第２装置基板と、前記第２装置基板に設けられ前記検査用電極と接続された第２装置側検査用電極と、前記第２装置側検査用電極同士を接続する第２装置側検査用配線とを有していることを特徴とする請求項１又は２に記載の積層型半導体装置。
【請求項４】
実装基板と、
前記実装基板の上に実装された第１半導体装置と、
前記第１半導体装置の上に実装された第２半導体装置とを備え、
前記第１半導体装置は、平面方形状の第１装置基板と、前記第１装置基板の上に搭載された第１半導体チップと、前記第１装置基板における前記第２半導体装置と対向する面に設けられた複数の検査用電極と、前記検査用電極同士又は前記検査用電極と前記第１半導体チップとを接続する検査用配線とを有し、
前記第２半導体装置は、第２装置基板と、前記第２装置基板に設けられ、前記検査用電極と接続された第２装置側検査用電極と、前記第２装置側検査用電極同士を接続する第２装置側検査用配線とを有し、
前記検査用電極は、前記第１装置基板の４つの角部のうちの少なくとも１つに位置し、
複数の前記検査用電極は、順次直列に接続されて接続検査経路を構成し、
前記接続検査経路の一端に位置する前記検査用電極は、前記第１半導体チップと接続され、
前記接続検査経路の他端に位置する前記検査用電極に入力された信号は、前記接続検査経路を介して前記第１半導体チップに入力されることを特徴とする積層型半導体装置。
【請求項５】
前記検査用電極は、前記第１装置基板の少なくとも２つの角部のそれぞれに２つずつ設けられており、
異なる前記角部に設けられた前記検査用電極の間は、前記検査用配線により接続され、
同じ前記角部に設けられた前記検査用電極の間は、前記第２装置側検査用配線により接続され、
前記接続検査経路の両端に位置する２つの前記検査用電極は、互いに異なる前記角部に設けられていることを特徴とする請求項４に記載の積層型半導体装置。
【請求項６】
前記接続検査経路の前記第１チップ検査端子と接続された末端と反対側の末端は、前記第１半導体チップにおける第２チップ検査端子と接続されていることを特徴とする請求項１〜５のいずれか１項に記載の積層型半導体装置。
【請求項７】
前記接続検査経路の前記第１チップ検査端子と接続された末端と反対側の末端は、前記実装基板側検査用電極を介して信号発生回路と接続されていることを特徴とする請求項１〜５のいずれか１項に記載の積層型半導体装置。
【請求項８】
前記接続検査経路は、その経路中に接続された抵抗素子を有していることを特徴とする請求項１〜７のいずれか１項に記載の積層型半導体装置。
【請求項９】
前記接続検査経路は、容量素子を有していることを特徴とする請求項１〜８のいずれか１項に記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置を積層した積層型半導体装置に関する。
【背景技術】
【０００２】
携帯電話及びデジタルスチルカメラ等をはじめとする電子機器の小型化及び高機能化の要請に伴い、半導体装置の高機能化、処理速度の高速化、低コスト化及び開発期間短縮等に対応した高度なパッケージ技術が要求されている。パッケージ技術の一つに個々の半導体装置を積層したＰＯＰ（Package on Package）構造の積層型半導体装置がある。ＰＯＰ構造の積層型半導体装置を形成する場合には、構成材料の線膨張係数の差が大きな問題となる。例えば、線膨張係数が互いに異なる半導体装置を積層する場合には、リフロー時に上下の半導体装置の反り方向が反対になる恐れがある。この場合には、半導体装置間において接続不良が発生しやすくなる。また、積層後の積層型半導体装置の反りが大きくなる恐れもある。この場合には、積層型半導体装置と製品基板との間の接続不良が発生しやすくなる。接続不良の問題を解決するためには、反りを抑えることだけでなく、接続不良の生じた製品を検査により選別することも重要となる。接続不良が生じた製品の選別を容易にするために、接続不良が発生しやすい半導体装置の角部に検査端子を配置した積層型半導体装置が検討されている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７７４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の積層型半導体装置には以下のような問題がある。第１に、接続不良を検査する場合に、積層型半導体装置側と実装する製品基板側との両方に、検査するための機構を挿入する必要があり、実装する製品基板側に負荷がかかるという問題がある。第２に、四隅の半田ボール全てを検査する場合、離れた角部に配置された半田ボール同士を接続する検査用配線を製品基板側に設ける必要があるため、信号配線の配置が制限されるという問題がある。第３に、積層型半導体装置を構成する半導体装置同士の接続不良を検査できないという問題がある。第４に、積層型半導体装置を実装する際の接続検査及び製品が出荷された後の不良解析等に用いることが困難であるという問題がある。
【０００５】
本発明は、前記の問題を解決し、実装時の接続検査及び出荷後の不良解析が容易な積層型半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するため、本発明は積層型半導体装置を、半導体装置と実装基板との間又は半導体装置同士の間に跨る接続検査用経路を備えている構成とする。
【０００７】
具体的に第１の積層型半導体装置は、実装基板と、実装基板の上に実装された第１半導体装置と、第１半導体装置の上に実装された第２半導体装置とを備え、第１半導体装置は、平面方形状の第１装置基板と、第１装置基板の上に搭載された第１半導体チップと、第１装置基板における実装基板と対向する面に設けられた複数の検査用電極と、検査用電極同士又は検査用電極と第１半導体チップとを接続する検査用配線とを有し、実装基板は、検査用電極と接続された実装基板側検査用電極と、実装基板側検査用電極同士を接続する実装基板側検査用配線とを有し、検査用電極は、第１装置基板の４つの角部のうちの少なくとも１つに配置され、複数の検査用電極は、順次直列に接続されて接続検査経路を構成し、接続検査経路の一端に位置する検査用電極は、第１半導体チップにおける第１チップ検査端子と接続され、接続検査経路の他端に位置する検査用電極に入力された信号は、接続検査経路を介して第１半導体チップに入力される。
【０００８】
第１の積層型半導体装置において、実装基板と第１半導体装置との間に接続不良が生じた場合には、接続検査経路が切断されるため、第１半導体チップに検査用信号が入力されなくなる。従って、実装不良を容易に検出することが可能となる。また、検査の際に検査装置等を半導体装置及び製品の基板等に接続する必要がないため、基板に負担をかけることがない。また、実装時だけでなく出荷後においても容易に検査を行うことができ、出荷後の不良解析等を容易に行うことが可能となる。
【０００９】
第１の積層型半導体装置において、検査用電極は、第１装置基板の少なくとも２つの角部のそれぞれに２つずつ設けられており、異なる角部に設けられた検査用電極の間は、検査用配線により接続され、同じ角部に設けられた検査用電極の間は、実装基板側検査用配線により接続され、接続検査経路の両端に位置する２つの検査用電極は、互いに異なる角部に設けられていてもよい。
【００１０】
第１の積層型半導体装置において、検査用電極は、４つ以上設けられており、少なくとも２つの検査用電極は、第１装置基板における第２半導体装置と対向する面に設けられており、第２半導体装置は、第２装置基板と、第２装置基板に設けられ検査用電極と接続された第２装置側検査用電極と、第２装置側検査用電極同士を接続する第２装置側検査用配線とを有していてもよい。このような構成とすることにより、第１半導体装置と実装基板との間の接続不良だけでなく、第１半導体装置と第２半導体装置との間の接続不良を検出することも可能となる。
【００１１】
第２の積層型半導体装置は、実装基板と、実装基板の上に実装された第１半導体装置と、第１半導体装置の上に実装された第２半導体装置とを備え、第１半導体装置は、平面方形状の第１装置基板と、第１装置基板の上に搭載された第１半導体チップと、第１装置基板における第２半導体装置と対向する面に設けられた複数の検査用電極と、検査用電極同士又は検査用電極と第１半導体チップとを接続する検査用配線とを有し、第２半導体装置は、第２装置基板と、第２装置基板に設けられ、検査用電極と接続された第２装置側検査用電極と、第２装置側検査用電極同士を接続する第２装置側検査用配線とを有し、検査用電極は、第１装置基板の４つの角部のうちの少なくとも１つに位置し、複数の検査用電極は、順次直列に接続されて接続検査経路を構成し、接続検査経路の一端に位置する検査用電極は、第１半導体チップと接続され、接続検査経路の他端に位置する検査用電極に入力された信号は、接続検査経路を介して第１半導体チップに入力される。
【００１２】
第２の積層型半導体装置において、第１半導体装置と第２半導体装置との間に接続不良が生じた場合には、接続検査経路が切断されるため、第１半導体チップに検査用信号が入力されなくなる。従って、実装不良を容易に検出することが可能となる。また、検査の際に検査装置等を半導体装置に接続する必要がないため、実装時だけでなく出荷後においても容易に検査を行うことができる。このため、出荷後の不良解析等を容易に行うことが可能となる。
【００１３】
第２の積層型半導体装置において、検査用電極は、第１装置基板の少なくとも２つの角部のそれぞれに２つずつ設けられており、異なる角部に設けられた検査用電極の間は、検査用配線により接続され、同じ角部に設けられた検査用電極の間は、第２装置側検査用配線により接続され、接続検査経路の両端に位置する２つの検査用電極は、互いに異なる角部に設けられていてもよい。
【００１４】
本発明の積層型半導体装置において、接続検査経路の第１チップ検査端子と接続された末端と反対側の末端は、第１半導体チップにおける第２チップ検査端子と接続されていてもよい。
【００１５】
本発明の積層型半導体装置において、接続検査経路の第１チップ検査端子と接続された末端と反対側の末端は、実装基板側検査用電極を介して信号発生回路と接続されていてもよい。
【００１６】
本発明の積層型半導体装置において、接続検査経路は、その経路中に接続された抵抗素子を有していてもよい。
【００１７】
本発明の積層型半導体装置において、接続検査経路は、容量素子を有していてもよい。
【発明の効果】
【００１８】
本発明の積層型半導体装置によれば、実装時の接続検査及び出荷後の不良解析が容易な積層型半導体装置を実現できる。
【図面の簡単な説明】
【００１９】
【図１】一実施形態に係る積層型半導体装置を示す断面図である。
【図２】第１装置基板の上面における電極の配置を示す平面図である。
【図３】第１装置基板の下面における電極の配置を示す平面図である。
【図４】実装用基板における電極の配置を示す平面図である。
【図５】一実施形態に係る第１半導体装置と実装用基板との接続状態を示す平面図である。
【図６】一実施形態に係る接続検査経路を示すブロック図である。
【図７】検査用下面電極の配置の変形例を示す平面図である。
【図８】一実施形態の第１変形例に係る第１半導体装置と実装用基板との接続状態を示す平面図である。
【図９】一実施形態の第２変形例に係る第１装置基板の上面における電極の配置を示す平面図である。
【図１０】一実施形態の第２変形例に係る第１装置基板の下面における電極の配置を示す平面図である。
【図１１】一実施形態の第２変形例に係る接続検査経路を示すブロック図である。
【図１２】検査用上面電極の配置の変形例を示す平面図である。
【図１３】（ａ）及び（ｂ）は、一実施形態の第３変形例に係る第１装置基板における電極の配置を示し、（ａ）は上面における配置を示す平面図であり、（ｂ）は下面における配置を示す平面図である。
【図１４】一実施形態の第３変形例に係る接続検査経路を示すブロック図である。
【図１５】一実施形態の第４変形例に係る実装用基板を示す平面図である。
【図１６】検査用信号に意図的な遅延がない場合の示すタイミングチャートである。
【図１７】検査用信号に意図的な遅延を生じさせた場合を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
（一実施形態）
一実施形態に係る半導体装置は、図１に示すように第１半導体装置１０１と第２半導体装置１０２とが順に積層された積層型半導体装置である。第１半導体装置１０１と第２半導体装置１０２とは、実装基板１０３の上に実装されている。
【００２１】
第１半導体装置１０１は、第１半導体チップ１１１と、第１半導体チップ１１１が搭載された第１装置基板１１２とを有しており、はんだボール１０４を介在させて実装基板１０３の上に実装されている。
【００２２】
第２半導体装置１０２は、第２半導体チップ１２１と、第２半導体チップ１１２が搭載された第２装置基板１２２とを有しており、はんだボール１０５を介在させて第１半導体装置１０１の上に実装されている。
【００２３】
図１において、第１半導体チップ１１１は第１装置基板１１２の上にフリップチップ実装されており、第１半導体チップ１１１のチップ端子（図示せず）と第１装置基板１１２上に設けられた基板端子（図示せず）とは、金バンプ１１３を介して接続されている。また、第１半導体チップ１１１と第１装置基板１１２との間にはアンダーフィル１１４が充填されている。第２半導体チップ１２１は第２装置基板１２２の上にフリップチップ実装されており、第２半導体チップ１２１のチップ端子（図示せず）と第２装置基板１２２上に設けられた基板端子（図示せず）とは、金バンプ１２３を介して接続されている。また、第２半導体チップ１２１と第２装置基板１２２との間にはアンダーフィル１２４が充填されている。第２半導体装置１０２は、樹脂１２９によりモールドされている。
【００２４】
以下に、図２〜図４を用いて、積層型半導体装置と実装基板との接続状態を検査するための構成について詳細に説明する。なお、図２〜図４において、第１半導体装置１０１と実装基板との間の接続検査に関係しない配線及び電極等の記載は省略している。図２は第１半導体装置１０１の第２半導体装置１０２と対向する面（上面）の構成を示し、図３は第１半導体装置１０１の実装基板１０３と対向する面（下面）の構成を示している。なお、図３は上方よりみた透視図であり、第１装置基板１１２の上面に設けられた第１半導体チップ、上面電極及び上面配線等の記載は省略している。
【００２５】
図２及び図３に示すように、第１装置基板１１２の上面には、第１半導体チップ１１１がフリップチップ実装されており、第１半導体チップ１１１の周囲には、複数の上面電極１４１が規則的に配置されている。上面電極１４１は、はんだボール１０５を介して第２半導体装置１０２と接続される。第１装置基板１１２の下面には、複数の下面電極１４２が規則的に配置されている。また、第１装置基板１１２の４つの角部１５１には検査用下面電極１４３が２つずつ配置されている。異なる角部１５１に設けられた検査用下面電極１４３同士は、下面配線１１８により接続されている。一方、同じ角部１５１に設けられた検査用下面電極１４３同士は下面配線１１８により接続されていない。下面電極１４２及び検査用下面電極１４３は、はんだボール１０４を介して実装基板１０３と接続される。
【００２６】
第１半導体チップ１１１は、第１チップ検査端子１６１及び第２チップ検査端子１６２を有している。第１チップ検査端子１６１及び第２チップ検査端子１６２は、それぞれ金バンプ（図示せず）、検査用上面配線１１６、第１装置基板１１２を貫通する貫通ビア１１７、及び検査用下面配線１１８を介して、検査用下面電極１４３と接続されている。図３において検査用下面電極１４３は、第１装置基板１１２の下面の４つの角部１５１のそれぞれに２つずつ設けられている。検査用下面電極１４３にはそれぞれ検査用下面配線１１８が接続されている。
【００２７】
図４は、実装基板１０３の第１半導体装置１０１と対向する面（上面）を示している。図４に示すように、実装基板１０３の上面には下面電極１４２と対応する位置に実装基板側電極１３２が設けられており、検査用下面電極１４３と対応する位置に実装基板側検査用電極１３３が設けられている。同じ角部に設けられた実装基板側検査用電極１４３同士は、実装基板側検査用配線１３４により接続されている。
【００２８】
図５は、第１半導体装置１０１が実装用基板１０３の上にはんだボール１０４を介して実装された状態を示している。図５は、上方から接続状態の検査に関係する電極及び配線等を透視して示している。図５に示すように、同じ角部１５１に設けられた２つの検査用下面電極１４３同士は、実装基板側検査用電極１２３及び実装基板側検査用配線１２４を介して接続されている。また、異なる角部１５１に設けられた２つの検査用下面電極１４３同士は検査用下面配線１１８を介して接続されている。このため、全ての検査用下面電極１４３は直列に接続され接続検査経路が形成される。
【００２９】
図６は、接続検査経路１７１の経路を示している。具体的に接続検査経路１７１は、まず、第２チップ検査端子１６２から検査用上面配線１１６、貫通ビア１１７及び検査用下面配線１１８を介して１つ目の検査用下面電極１４３に至る。次に、１つ目の検査用下面電極１４３から、はんだボール１０４、実装基板側検査用電極１３３、実装基板側検査用配線１３４、実装基板側検査用電極１３３及びはんだボール１０４を介して２つ目の検査用下面電極１４３に至る。この経路を繰り返し、末端の検査用下面電極１４３から、検査用下面配線１１８、貫通ビア１１７及び検査用上面配線１１６を介して第１チップ検査端子１６１に至る。
【００３０】
検査用下面電極１４３と実装基板側検査用電極１３３とがはんだボール１０４を介して正常に接続されている場合には、第１チップ検査端子１６１と第２チップ検査端子１６２との間は接続検査経路１７１により導通する。一方、検査用下面電極１４３と実装基板側検査用電極１３３との接続に不具合があると、第１チップ検査端子１６１と第２チップ検査端子１６２との間は導通しない。このため、第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通を検査することにより、積層型半導体装置の実装基板への実装不具合を容易に検出することが可能となる。第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通は、例えば第２チップ検査端子１６２をパルス信号の出力端子とし、第１チップ検査端子１６１をパルス信号の入力端子とすれば、第１半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で実装不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。
【００３１】
本実施形態においては、４つの角部のそれぞれに２つずつ検査用下面電極を設けた例を示したが、少なくとも２つの検査用下面電極を設けることにより、第１半導体装置と実装基板との間の接続不良を検査することが可能となる。検査用下面電極は、角部以外に設けてもよいが、接続不良が生じやすい角部に設けることが好ましい。但し、行列状に配置された電極の最も外側の電極を検査用下面電極とする必要はない。検査用下面電極の配置は製品として妨げにならない位置に自由に移動させてかまわない。例えば、図７に示すような配置としてもよい。また、１つの角部において検査用下面電極を隣接して配置すれば、実装基板側検査用配線の配置が容易となる。しかし、実装基板側検査用配線により接続することができれば、２つの検査用下面電極が離れた位置に形成されていてもよい。また、実装基板側検査配線の配置が可能であれば、異なる角部に設けられた検査用下面電極同士が実装基板側検査用配線により接続される構成としてもよい。
【００３２】
（一実施形態の第１変形例）
一実施形態においては、第１半導体チップにより生成した信号を接続検査経路を介して第１半導体チップに入力する構成とした。しかし、第１半導体チップの外部に設けた信号発生回路において生成した信号を接続検査経路を介して第１半導体チップに入力する構成としてもよい。この場合には、図８に示すように、１つ目の検査用下面電極１４３に信号発生回路１８１において発生させた信号が入力されるように、信号発生回路１８１の出力を１つ目の検査用下面電極１４３と対応する実装基板側検査用電極と接続すればよい。
【００３３】
この場合には、第１半導体チップにより生成した信号を接続検査経路を介して第１半導体チップに入力する場合と比べて、検査用下面電極１４３、実装基板側検査用電極１３３及びはんだボール１０４等を１つ少なくすることができる。
【００３４】
なお、信号発生回路は、第１装置基板の上に設けてもよい。また、第１半導体装置と積層された他の半導体装置に設けてもよい。
【００３５】
（一実施形態の第２変形例）
図２〜図６には、第１半導体装置と実装基板との間の接続不具合を検査するための接続検査用経路を設けた積層型半導体装置の例を示した。しかし、検査用下面電極に代えて検査用上面電極を設け、第２半導体装置に第２半導体装置側検査用電極及び第２半導体装置側検査用配線を設けることにより、第１半導体装置と第２半導体装置との間の接続不具合を検査することが可能となる。
【００３６】
図９は、本変形例に係る第１半導体装置１０１の第２半導体装置と対向する面（上面）の構成を示している。図９に示すように本変形例においては、第１装置基板１１２の上面に上面電極１４１に加えて検査用上面電極１４４が形成されている。第１チップ検査端子１６１及び第２チップ検査端子１６２は、それぞれ金バンプ（図示せず）及び検査用上面配線１１６を介して検査用上面電極１４４と接続されている。図９において検査用上面電極１４４は、第１装置基板１１２の下面の４つの角部１５１のそれぞれに２つずつ設けられている。検査用上面電極１４４には検査用上面配線１１６が接続されている。
【００３７】
図１０は本変形例に係る第２半導体装置１０２の第１半導体装置と対向する面（下面）を示している。図１０に示すように第２装置基板１２２の上面電極１４１と対応する位置に第２装置側電極１２５が設けられており、検査用上面電極１４４と対応する位置に第２装置側検査用電極１２６が設けられている。同じ角部に設けられた第２装置側検査用電極１２６同士は、第２装置側検査用配線１２７により接続されている。
【００３８】
検査用上面電極１４４と第２装置側検査用電極１２６とがはんだボール１０５を介して接続されると、同じ角部１５１に設けられた２つの検査用上面電極同士は、第２装置側検査用電極１２６及び第２装置側検査用配線１２７を介して接続される。また、異なる角部１５１に設けられた検査用上面電極１４４同士は検査用上面配線１１６により接続されている。従って、全ての検査用上面電極１４４同士は、順次直列に接続される。このため、図１１に示すように、第１チップ検査端子１６１と第２チップ検査端子１６２とを接続する接続検査経路１７２が形成される。具体的に接続検査経路１７２は、まず、第２チップ検査端子１６２から検査用上面配線１１６を介して１つ目の検査用上面電極１４４に至る。次に、１つ目の検査用上面電極１４４から、はんだボール１０５、第２装置側検査用電極１２６、第２装置側検査用配線１２７、第２装置側検査用電極１２６及びはんだボール１０５を介して２つ目の検査用上面電極１４４に至る。この経路を繰り返し、末端の検査用上面電極１４４から検査用上面配線１１６を介して第１チップ検査端子１６１に至る。
【００３９】
検査用上面電極１４４と第２装置側検査用電極１２６とがはんだボール１０５を介して正常に接続されている場合には、第１チップ検査端子１６１と第２チップ検査端子１６２との間は接続検査経路１７２により導通する。一方、検査用上面電極１４４と第２装置側検査用電極１２６との接続に不具合があると、第１チップ検査端子１６１と第２チップ検査端子１６２との間は導通しない。このため、第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通を検査することにより、第１半導体装置と第２半導体装置との接続不具合を容易に検出することが可能となる。第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通は、例えば第２チップ検査端子１６２をパルス信号の出力端子とし、第１チップ検査端子１６１をパルス信号の入力端子とすれば、第１半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で第１半導体装置１０１と第２半導体装置１０２との接続不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。
【００４０】
本変形例においては、４つの角部のそれぞれに２つずつ検査用上面電極を設けた例を示したが、少なくとも２つの検査用上面電極を設けることにより、第１半導体装置と第２半導体装置との間の接続不良を検査することが可能となる。また、第２装置側検査用配線を介して接続される２つの検査用下面電極が隣接した位置にあれば、第２装置側検査用配線の配置が容易となる。しかし、第２装置側検査用配線により接続することができれば、２つの検査用上面電極が離れた位置に形成されていてもよい。
【００４１】
第２装置側検査用配線を介して接続される２つの検査用上面電極を隣接して設ける場合においても、その配置は製品として妨げにならない位置に自由に移動させてかまわない。例えば、図１２に示すような配置としてもよい。
【００４２】
本変形例においても、検査用の信号を第１半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。
【００４３】
（一実施形態の第３変形例）
一実施形態に示した構成と第２変形例に示した構成とを組み合わせることにより、第１半導体装置と実装基板との間の接続不具合と、第１半導体装置と第２半導体装置との間の接続不具合とを検査することも可能である。
【００４４】
図１３（ａ）は第１半導体装置１０１の第２半導体装置１０２と対向する面（上面）の構成を示し、図１３（ｂ）は第１半導体装置１０１の実装基板１０３と対向する面（下面）の構成を示している。図１３（ａ）及び（ｂ）に示すように、第１装置基板１１２の上面には検査用上面電極１４４が設けられ、下面には検査用下面電極１４３が設けられている。実装基板１０３は一実施形態と同様の構成を有し、第２半導体装置１０２は第２変形例と同様の構成を有している。
【００４５】
このような構成において、検査用下面電極１４３と実装基板側検査用電極１３３とを、はんだボール１０４により接続し、検査用上面電極１４４と第２装置側検査用電極１２６とを、はんだボール１０５により接続することにより、図１４に示すような接続検査経路１７３が形成される。
【００４６】
具体的に接続検査経路１７３は、図１４に示すように、まず、第２チップ検査端子１６２から検査用上面配線１１６を介して１つ目の検査用上面電極１４４に至る。次に、１つ目の検査用上面電極１４４から、はんだボール１０５、第２装置側検査用電極１２６、第２装置側検査用配線１２７、第２装置側検査用電極１２６及びはんだボール１０５を介して２つ目の検査用上面電極１４４に至る。この経路を繰り返し、末端の検査用上面電極１４４から検査用上面配線１１６、貫通ビア１１７及び検査用下面配線１１８を介して１つ目の検査用下面電極１４３に至る。次に、１つ目の検査用下面電極１４３から、はんだボール１０４、実装基板側検査用電極１３３、実装基板側検査用配線１３４、実装基板側検査用電極１３３及びはんだボール１０４を介して２つ目の検査用下面電極１４３に至る。この経路を繰り返し、末端の検査用下面電極１４３から、検査用下面配線１１８、貫通ビア１１７及び検査用上面配線１１６を介して第１チップ検査端子１６１に至る。
【００４７】
検査用上面電極１４４と第２装置側検査用電極１２６とがはんだボール１０５を介して正常に接続され、検査用下面電極１４３と実装基板側検査用電極１３３とがはんだボール１０４を介して正常に接続されている場合には、第１チップ検査端子１６１と第２チップ検査端子１６２との間は接続検査経路１７３により導通する。一方、検査用上面電極１４４と第２装置側検査用電極１２６との接続又は検査用下面電極１４３と実装基板側検査用電極１３３との接続に不具合があると、第１チップ検査端子１６１と第２チップ検査端子１６２との間は導通しない。このため、第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通を検査することにより、第１半導体装置と第２半導体装置との接続不具合及び第１半導体装置と実装基板との接続不具合を容易に検出することが可能となる。
【００４８】
第１チップ検査端子１６１と第２チップ検査端子１６２との間の導通は、例えば第２チップ検査端子１６２をパルス信号の出力端子とし、第１チップ検査端子１６１をパルス信号の入力端子とすれば、第１半導体チップを用いて容易に検出することが可能となる。このため、製品として積層型半導体装置を実装基板に実装した状態で実装不良の検査及び第１半導体装置１０１と第２半導体装置１０２との接続不良の検査を行うことができる。また、検査装置等を積層型半導体装置に接続することなく検査を行うことができる。従って、出荷時だけでなく出荷後にも必要に応じて検査を行うことが可能となり、経時変化等による実装不良の発生等を検出することもできる。
【００４９】
本変形例においても、検査用上面電極及び検査用下面電極の数及び位置は、一実施形態及び第１変形例と同様に適宜変更することができる。
【００５０】
本変形例においても、検査用の信号を第１半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。
【００５１】
（一実施形態の第４変形例）
一実施形態及び第１〜第３変形例においては、意図的な信号遅延が生じない接続検査用経路を設ける例を示したが、意図的な信号遅延が生じる接続検査用経路を設けてもよい。
【００５２】
例えば、図１５に示すように、２つの実装基板側検査用電極１３３の間に抵抗素子１３７を挿入し、実装基板側検査用電極１３３を容量素子１３８を介して接地することにより、意図的な信号遅延が生じる接続検査経路とすることができる。意図的な信号遅延が生じない接続検査経路の場合には、図１６に示すように基本クロック信号に合わせて第２チップ検査端子１６２から出力された検査出力信号は、接続検査経路に存在する抵抗成分及び容量成分の影響を受けてわずかに遅延した検査入力信号として第１チップ検査端子１６１に入力される。このため、１クロック分遅延した内部処理信号として第１半導体チップ１１１に取り込まれる。
【００５３】
一方、図１５に示すように抵抗素子及び容量素子を接続検査経路に付加した場合には、接続検査経路において抵抗素子１３７及び容量素子１３８の値に応じた意図的な信号遅延が発生する。このため、例えば図１７に示すように、検査出力信号は３クロック分遅延しした内部処理信号として第１半導体チップ１１１に取り込まれる。
【００５４】
このような構成とすることにより、半導体装置にセキュリティー機能を付与することが可能となる。例えば、第２チップ検査端子１６２から出力された信号が３クロック分遅延して第１チップ検査端子１６１に入力された場合にのみ半導体装置が動作するようにすれば、実装検査ができるだけでなく、特定の接続検査経路を有する実装基板の上に実装した場合にのみ半導体装置が動作するようにできる。
【００５５】
さらに、各角部に設けられた実装基板側検査用電極１３３に容量素子を接続し、第１半導体チップ１１１に容量値を測定する機能を設けた場合には、接続検査経路の容量値を測定することにより、どの角部において接続不良が発生したのかを容易に検出することが可能となる。
【００５６】
本変形例においても、検査用の信号を第１半導体装置の外部に設けた信号発生回路から供給する構成としてもよい。
【００５７】
実施形態及び各変形例において、２つの半導体装置が積層された積層型半導体装置について説明したが、３つ以上の半導体装置が積層されていてもよい。第１半導体装置が接続検査用の信号の検出を行う例を示したが、第２半導体装置が接続検査用の信号の検出を行う構成としてもよい。また、複数の半導体装置が接続検査用の信号の検出を行う構成としてもよい。第１の半導体装置及び第２の半導体装置として、半導体チップがフェイスダウン実装されている例を示したが、フェイスアップ実装されていてもよい。各図面における電極の数及び配置等は一例であり、適宜変更してかまわない。
【産業上の利用可能性】
【００５８】
本発明に係る積層型半導体装置は、実装時の接続検査及び出荷後の不良解析が容易であり、複数の半導体装置を積層した積層型半導体装置等として有用である。
【符号の説明】
【００５９】
１０１      第１半導体装置
１０２      第２半導体装置
１０３      実装基板
１０４      ボール
１０５      ボール
１１１      第１半導体チップ
１１２      第１装置基板
１１３      金バンプ
１１４      アンダーフィル
１１６      検査用上面配線
１１７      貫通ビア
１１８      検査用下面配線
１２１      第２半導体チップ
１２２      第２装置基板
１２３      金バンプ
１２４      アンダーフィル
１２５      第２装置側電極
１２６      第２装置側検査用電極
１２７      第２装置側検査用配線
１２９      樹脂
１３２      実装基板側電極
１３３      実装基板側検査用電極
１３４      実装基板側検査用配線
１３７      抵抗素子
１３８      容量素子
１４１      上面電極
１４２      下面電極
１４３      検査用下面電極
１４４      検査用上面電極
１４６      第２装置側検査用電極
１４７      第２装置側検査用配線
１５１      角部
１６１      第１チップ検査端子
１６２      第２チップ検査端子
１７１      接続検査経路
１７２      接続検査経路
１７３      接続検査経路
１８１      信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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