(57)【要約】【課題】消費電力を低減可能な情報処理システム、および情報処理システムにおける電源およびクロックの制御方法を提供する。【解決手段】切り替え制御部８５は、「アクセス待機」状態では、待機時間ＷＴ１がアクセス検出待ち時間ＡＷＴ以上である場合（ＷＴ１≧ＡＷＴ）、「クロック供給停止」状態に遷移する。「クロック供給停止」状態では、状態依存クロック制御信号ＣＳＳを非アクティブレベルに設定することにより、サブシステムバス４０へのシステムクロックの供給を停止させる。この後、待機時間ＷＴ２がクロック停止安定時間ＣＳＳＴ以上となった場合（ＣＳＳＴ≦ＷＴ２）、「電源供給停止状態」に遷移する。「電源供給停止状態」では、状態依存電源制御信号ＰＳＳを非アクティブレベルに設定することにより、サブシステムバス４０の非インタフェース部への電源の供給を停止させる。【選択図】図４
2013011953.tif 000002
【特許請求の範囲】
【請求項１】
クロックにより動作するシステムバスと、
当該システムバスに接続される複数のデバイスからなるデバイス群と、
前記システムバスへの少なくともクロックの供給を調整する調整手段と、
を備える情報処理システムであって、
前記調整手段は、前記デバイス群を構成する各デバイスからの前記システムバスを使用する要求をアクセス要求とし、当該アクセス要求が途絶えてから予め設定されたアクセス検出待ち時間の経過後新たに前記アクセス要求が発生するまで、前記システムバスへのクロックの供給を停止することを特徴とする情報処理システム。
【請求項２】
前記調整手段は、前記システムバスへのクロックの供給が停止した後、予め設定されたクロック停止安定時間の経過後新たに前記アクセス要求が発生するまで、前記システムバスへの電源の供給を停止することを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記システムバスは、前記デバイス群の一つとして、ＣＰＵを含むことを特徴とする請求項２に記載の情報処理システム。
【請求項４】
ＣＰＵが接続されているメインバスと、前記システムバスからなるサブバスとを備え、
前記サブバスは、前記デバイス群の一つとして前記メインバスを接続することを特徴とする請求項１または２に記載の情報処理システム。
【請求項５】
クロックにより動作するシステムバスと、
当該システムバスに接続される複数のデバイスと、
を備えることを特徴とする情報処理システムにおける電源およびクロックの制御方法であって、
前記複数のデバイスからの前記システムバスを使用する要求をアクセス要求とし、当該アクセス要求が途絶えてから予め設定されたアクセス検出待ち時間の経過後新たに前記アクセス要求が発生するまで、前記システムバスに供給されるクロックを停止するシステムバスクロック停止ステップと、
前記システムバスに供給されるクロックが停止した後、前記アクセス要求が途絶えてから予め設定されたクロック停止安定時間の経過後新たに前記アクセス要求が発生するまで、前記システムバスに供給される電源を停止するシステムバス電源停止ステップと、
を備えることを特徴とする情報処理システムにおける電源およびクロックの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムバスを介して接続されるデバイスを備える情報処理システムおよび情報処理システムにおける電源およびクロックの制御方法に関する。
【背景技術】
【０００２】
ＣＰＵ、ＲＯＭ、ＲＡＭ、ＤＭＡコントローラ、および周辺回路等を備えた情報処理システムにおいては、消費電力の削減が益々重要になっている。また、消費電力を削減する際には、情報処理システムの動作状態や構成に応じた細やかな制御が求められている。
【０００３】
例えば、特許文献１では、機能単位ごとに、すなわち、ＣＰＵに相当するプロセッサ、ＲＯＭ、ＲＡＭ、ＤＭＡコントローラ、および周辺回路等ごとに、クロックの供給を停止する技術が開示されている。これによると、機能単位ごとにクロックの供給および遮断を行うことができるため、情報処理システムの動作状態に応じてきめ細かく消費電力を削減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２２４４７６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年の情報処理システムは、例えば、通信回路、ディスプレイに情報を表示する情報表示回路、または音声情報を再生する音声再生回路等を周辺回路として備えることによって、より複雑な複数の機能を実現するようになっている。これらの周辺回路は、ＣＰＵ、ＲＯＭ、ＲＡＭおよびＤＭＡコントローラ等とともにシステムバスに接続されており、ＣＰＵによりその制御が司られている（以下では、システムバスに接続されている周辺回路、ＣＰＵ、ＲＯＭ、ＲＡＭ、およびＤＭＡコントローラ等を、単にデバイスという）。
【０００６】
処理能力の向上のため、これらのデバイスは、高速のクロックで動作することが望ましい。そこで、上述のような複雑な機能を実現する情報処理システムでは、例えばクロックドライバをシステムバスの随所に備えることにより、デバイスに供給する高速のクロックの駆動力を維持している。
【０００７】
しかしながら、クロックドライバにおける消費電力は、クロックが高速になるにつれて大きくなる傾向にある。このため、クロックドライバを多数有するシステムバスを備える情報処理システムでは、情報処理システム全体の消費電力の低減を考える上でシステムバスの消費電力が無視できない存在となっている。つまり、従来のように各デバイスに対してクロックの供給を停止するだけでは、情報処理システム全体の消費電力の低減を十分に図れないことが懸念されている。
【０００８】
本発明は、こうした問題に鑑みなされたものであり、消費電力を低減可能な情報処理システム、および情報処理システムにおける電源およびクロックの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた発明である請求項１に記載の情報処理システムは、クロックにより動作するシステムバスに、複数のデバイスからなるデバイス群が接続されている。そして、システムバスへの少なくともクロックの供給を調整する調整手段を備えている。
【００１０】
この調整手段は、システムバスへのアクセス要求が途絶えてから、予め設定されたアクセス検出待ち時間が経過した後新たに前記アクセス要求が発生するまで、システムバスへのクロックの供給を停止する。ここでいう「システムバスへのアクセス要求」とは、デバイス群を構成する各デバイスからのシステムバスを使用する要求をいう。
【００１１】
このように構成された情報処理システムによると、アクセス検出待ち時間を越えてアクセス要求が途絶えている場合、システムバスへのクロックの供給を停止するため、システムバスにおける消費電力を低減することができる。結果として、情報処理システムにおける消費電力を低減することができる。
【００１２】
なお、システムバスへのクロックの供給が停止した後に、デバイスからシステムバスを使用する要求が出力された場合は、システムバスへのクロックの供給を再び開始することにより、速やかにシステムバスの動作を再開することができる。すなわち、本発明の情報処理システムは、システムバスにアクセス要求が高い頻度で出力されるようなデバイス群が接続されている場合に、より効果が奏される。
【００１３】
ところで、情報処理システムより実現したい機能によっては、アクセス要求を出力する頻度が低いデバイス群がシステムバスに接続される場合もある。
そこで、請求項２に記載のように、本発明の情報処理システムは、システムバスへのクロックの供給が停止した後、予め設定されたクロック停止安定時間の間、各デバイスからのシステムバスを使用する要求が途絶えている場合、システムバスに供給される電源を停止する電源制御部を備えるように構成されてもよい。
【００１４】
このように構成された情報処理システムでは、アクセス要求が出力されない間、システムバスへのクロックの供給を停止するだけではなく電源の供給も停止するため、電源の供給を停止すること無くクロックの供給を停止する場合に比べて、システムバスにおける消費電力をより低減することができる。結果として、情報処理システムにおける消費電力を低減することができる。
【００１５】
なお、例えば請求項３に示すように、システムバスは、上記デバイス群の一つとしてＣＰＵを含むように構成されてもよい。
また、例えば、本発明の情報処理システムは、請求項４に示すように、ＣＰＵが接続されたメインバスと、システムバスからなるサブバスとを備えていてもよい。サブバスは、上記デバイス群の一つとしてメインバスを接続する。これにより、サブバスに接続されたデバイスと、メインバスに接続されたデバイスとが、相互にアクセス可能となる。
【００１６】
このように構成された情報処理システムでは、メインバスに複数のサブシステムバスを接続することが可能である。
例えば、複数接続されたサブシステムバスのうち、アクセス要求の頻度が高いデバイス群が接続されているシステムバスについてはアクセス要求が途絶えた場合にクロックの供給を停止し、アクセス要求の頻度が低いデバイス群が接続されているシステムバスについてはアクセス要求が途絶えた場合にクロックの供給の停止に加えて電源の供給も停止するように、情報システムを構成することもできる。
【００１７】
これによると、各システムバスにおけるアクセス要求の発生頻度に応じて消費電力を削減できるため、すなわち、情報処理システムの動作状態に応じて消費電力を削減できるため、消費電力をきめ細かく低減することができ、より一層本発明の効果が奏される。
【００１８】
また、請求項５に記載の発明は、クロックにより動作するシステムバスと当該システムバスに接続される複数のデバイスとを備えることを特徴とする情報処理システムにおける電源およびクロックの制御方法であって、システムバスクロック停止ステップとシステムバス電源停止ステップとを備える。
【００１９】
システムバスクロック停止ステップでは、複数のデバイスからのシステムバスを使用する要求をアクセス要求とし、当該アクセス要求が途絶えてから予め設定されたアクセス検出待ち時間が経過した後新たにアクセス要求が発生するまで、システムバスに供給されるクロックを停止する。
【００２０】
システムバス電源停止ステップでは、システムバスに供給されるクロックが停止した後、アクセス要求が途絶えてから予め設定されたクロック停止安定時間が経過した後新たにアクセス要求が発生するまで、システムバスに供給される電源を停止する。
【００２１】
この発明によれば、請求項１に記載の発明と同様の効果が奏される。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態の情報処理システムの構成を示すブロック図である。
【図２】サブシステムバスの構成を表すブロック図である。
【図３】電源クロック調整部の構成を表すブロック図である。
【図４】切り替え部の状態遷移図である。
【図５】情報処理システムの作動を説明するタイミングチャートである。
【図６】第２実施形態の情報処理システムの構成を示すブロック図である。
【図７】第３実施形態の情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
［全体構成］
本実施形態の情報処理システムの構成を図１に示す。情報処理システム１は、各種制御を実行するＣＰＵ１１を有するメインシステム１０と、ある機能を実現するためのひとまとまりのデバイス群４３として第１機能デバイス４４および第２機能デバイス４６を有するサブシステム３０とを備えている。メインシステム１０およびサブシステム３０は、少なくともデータバス、アドレスバス、および各種制御信号を伝達する信号線からなるシステムバスを中心に構成されている。以下では、メインシステム１０のシステムバスを基幹システムバス２０と呼び、サブシステム３０のシステムバスをサブシステムバス４０と呼ぶ。
【００２４】
なお、各システムバスは、システムバスに対するアクセス要求を出力することのできるデバイスとの接続用端子であるマスタノード接続端子（以下、マスタ端子という）Ｍ０、Ｍ１・・・、および、システムバスを介して出力される指示に従って作動するデバイスとの接続用端子であるスレーブノード接続端子（以下、スレーブ端子という）Ｓ０、Ｓ１・・・を備えている。
【００２５】
基幹システムバス２０とサブシステムバス４０とは、マスタ／スレーブとして相互にデータの受け渡しが可能なように接続されている。ここでは、基幹システムバス２０のスレーブ端子Ｓ１とサブシステムバス４０のマスタ端子Ｍ０とが接続されるとともに、基幹システムバス２０のマスタ端子Ｍ１とサブシステムバス４０のスレーブ端子Ｓ０とが接続されている。
【００２６】
［メインシステム］
メインシステムは、ＣＰＵ１１の他に、電源制御部５０と、クロック制御部６０と、メモリ１５と、これらのデバイスを接続する基幹システムバス２０とを備えている。
【００２７】
ＣＰＵ１１は基幹システムバス２０のマスタ端子Ｍ０に接続され、メモリ１５はスレーブ端子Ｓ３に接続され、電源制御部５０はスレーブ端子Ｓ５に接続され、クロック制御部６０はスレーブ端子Ｓ４に接続されている（図１参照）。
【００２８】
電源制御部５０は、第１機能デバイス４４への電源の供給を制御する電源制御信号ＰＣ１、第２機能デバイス４６への電源の供給を制御する電源制御信号ＰＣ２、およびサブシステムバス４０への電源の供給を制御するための電源制御指令信号ＰＣＢの信号レベルを設定するレジスタからなる。上記レジスタはサブシステム３０に電源制御信号ＰＣ１、ＰＣ２、および電源制御指令信号ＰＣＢを出力する。
【００２９】
電源制御信号ＰＣ１、ＰＣ２、および電源制御指令信号ＰＣＢは、ＣＰＵ１１による上記レジスタの操作によって、各デバイスに電源Ｖｃｃの供給を行う場合はアクティブレベルに設定され、電源Ｖｃｃの供給を停止する場合は非アクティブレベルに設定される。
【００３０】
また、クロック制御部６０は、第１機能デバイス４４へのシステムクロックＣＬＫの供給を制御するクロック制御信号ＣＣ１、第２機能デバイス４６へのシステムクロックＣＬＫの供給を制御するクロック制御信号ＣＣ２、およびサブシステムバス４０へのシステムクロックＣＬＫの供給を制御するためのクロック制御指令信号ＣＣＢの信号レベルを設定するレジスタからなる。上記レジスタはサブシステム３０にクロック制御信号ＣＣ１、ＣＣ２、およびクロック制御指令信号ＣＣＢを出力する。
【００３１】
クロック制御信号ＣＣ１、ＣＣ２、およびクロック制御指令信号ＣＣＢは、ＣＰＵ１１による上記レジスタの操作によって、各デバイスにシステムクロックＣＬＫの供給を行う場合はアクティブレベルに設定され、システムクロックＣＬＫの供給を停止する場合は非アクティブレベルに設定される。
【００３２】
これら電源制御信号ＰＣ１、ＰＣ２、およびクロック制御信号ＣＣ１、ＣＣ２は、具体的には、情報処理システム１にて作動しているアプリケーション上で第１機能デバイス４４または第２機能デバイス４６を動作させる必要があるときにアクティブレベルに設定される。
【００３３】
また、電源制御指令信号ＰＣＢおよびクロック制御指令信号ＣＣＢは、通常、電源投入後にサブシステムの作動を設定する各種パラメータの設定を行う初期化設定処理などのように、サブシステムを強制的に作動させる必要があるときにアクティブに設定される。
【００３４】
［サブシステム］
サブシステム３０は、デバイス群４３としての第１機能デバイス４４および第２機能デバイス４６の他に、サブシステム３０内の各デバイスを接続するサブシステムバス４０と、第１機能デバイス４４および第２機能デバイス４６からのＤＭＡ転送要求に従ってサブシステムバス４０へのアクセス要求を行うＤＭＡＣ４２とを備えている。また、サブシステム３０は、電源制御指令信号ＰＣＢ、クロック制御指令信号ＣＣＢ、後述する要求信号ＲＥＱ０および要求信号ＲＥＱ１に基づいて、スイッチ３５を制御する電源制御信号ＢＰＣおよびスイッチ３６を制御するクロック制御信号ＢＣＣを生成する電源クロック調整部７０を備えている（図１参照）。
【００３５】
ここで、ＤＭＡＣ４２はサブシステムバス４０のマスタ端子Ｍ１に接続され、電源クロック調整部７０はスレーブ端子Ｓ２に接続され、第１機能デバイス４４および第２機能デバイス４６はそれぞれスレーブ端子Ｓ３、Ｓ４に接続されている。
【００３６】
また、ＤＭＡＣ４２と電源クロック調整部７０とは、ＤＭＡＣ４２からサブシステムバス４０のＭ１端子に出力された信号のうち要求信号ＲＥＱ１が電源クロック調整部７０に入力されるように接続されている。
【００３７】
さらにまた、電源クロック調整部７０には、基幹システムバス２０のＳ１端子からサブシステムバス４０のＭ０端子に出力される信号のうち要求信号ＲＥＱ１が入力されるように接続されている。
【００３８】
また、サブシステム３０は、電源制御信号ＰＣ１により制御され第１機能デバイス４４への電源Ｖｃｃの供給および停止を切り替えるスイッチ３１と、クロック制御信号ＣＣ１により制御され第１機能デバイス４４へのシステムクロックＣＬＫの供給および停止を切り替えるスイッチ３２とを備えている。
【００３９】
さらにまた、サブシステム３０は、電源制御信号ＰＣ２により制御され第２機能デバイス４６への電源Ｖｃｃの供給および停止を切り替えるスイッチ３３と、クロック制御信号ＣＣ２により制御され第２機能デバイス４６へのシステムクロックＣＬＫの供給および停止を切り替えるスイッチ３４とを備えている。
【００４０】
また、サブシステム３０は、サブシステムバス４０への電源Ｖｃｃの供給および停止を切り替えるスイッチ３５と、クロック制御信号ＢＣＣに従ってサブシステムバス４０へのシステムクロックＣＬＫの供給および停止を切り替えるスイッチ３６とを備えている。但し、サブシステムバス４０には第１の電源供給受け入れ部Ｖ１および第２の電源供給受け入れ部Ｖ２が設けられており、第１の電源供給受け入れ部Ｖ１には電源Ｖｃｃから直接電源の供給が行われ、第２の電源供給受け入れ部Ｖ２には電源制御信号ＢＰＣに従って制御されるスイッチ３５を介して電源Ｖｃｃの供給が行われている。
【００４１】
［機能デバイス］
第１機能デバイス４４はＤＭＡ転送要求の有無を示す信号としてＤＭＡ転送要求がある場合にアクティブレベルに設定されているＤＭＡ要求信号ＤＲＥＱ１をＤＭＡＣ４２に出力し、第２機能デバイス４６は同様の信号としてＤＭＡ要求信号ＤＲＥＱ２をＤＭＡＣ４２に出力する。
［ＤＭＡＣ］
ＤＭＡＣ４２は、ＤＭＡ要求信号ＤＲＥＱ１およびＤＲＥＱ２に基づいて、サブシステムバス４０へのアクセス要求の有無を示す要求信号ＲＥＱ１を生成し、当該要求信号ＲＥＱ１をサブシステムバス４０に出力する。
【００４２】
ＤＭＡ要求信号ＤＲＥＱ１およびＤＲＥＱ２のうち少なくとも一方がアクティブレベルである場合、すなわち第１機能デバイス４４および第２機能デバイス４６のうち少なくとも一方からのＤＭＡ転送要求が有る場合、サブシステムバス４０へのアクセス要求が有るものとして、ＤＭＡＣ４２は要求信号ＲＥＱ１をアクティブレベルに設定する。
【００４３】
一方、ＤＭＡ要求信号ＤＲＥＱ１およびＤＲＥＱ２のいずれもが非アクティブレベルである場合、すなわち第１機能デバイス４４および第２機能デバイス４６のいずれからもＤＭＡ転送要求が無い場合、サブシステムバス４０へのアクセス要求が無いものとして、ＤＭＡＣ４２は要求信号ＲＥＱ１を非アクティブレベルに設定する。
【００４４】
要求信号ＲＥＱ１を出力した後、サブシステムバス４０へのアクセスを許可する許可信号ＡＣＫ１がサブシステムバス４０から入力されると、ＤＭＡＣ４２は、第１機能デバイス４４および第２機能デバイス４６からの要求に基づくＤＭＡ転送の内容が設定された図示しないレジスタの内容に従って、ＤＭＡ転送を実行する。
【００４５】
但し、ＤＭＡ要求信号ＤＲＥＱ１およびＤＲＥＱ２がいずれもアクティブに設定されている場合は、予め設定された優先度に従って優先度の高いデバイスから順にＤＭＡ転送を実行する。
【００４６】
［サブシステムバス］
次に、サブシステムバス４０の構成と作動について説明する。図２はサブシステムバス４０の構成を示すブロック図である。
【００４７】
サブシステムバス４０は、アービタ３０２、およびデコーダ／セレクタ３０４を有している（図２参照）。
アービタ３０２は、サブシステムバス４０のマスタ端子Ｍｊ（ｊ：０、１、・・・）に接続されたデバイスから要求信号ＲＥＱｉ（ｉ：０、１、・・・）が入力されると、サブシステムバス４０が空いている場合に、一つのデバイスに対して許可信号ＡＣＫｎ（ｎ：０、１、・・・）を出力してサブシステムバス４０の使用を許可する。サブシステムバス４０が使用中であれば、当該サブシステムバスが空くまで待ってから許可信号ＡＣＫｎを出力する。
【００４８】
ここで、バスが空いているときに複数の要求信号ＲＥＱｉが入力された場合には、優先度に従って、最も優先度の高い要求信号ＲＥＱｉを出力した一つのデバイスに対して許可信号ＡＣＫｎを出力する。
【００４９】
デコーダ／セレクタ３０４は、このアービタ３０２がサブシステムバス４０の使用を許可（換言すれば、許可信号ＡＣＫｎを出力）したデバイス（マスタ端子Ｍｊ）からのアクセス先であるデバイス（スレーブ端子Ｓｋ（ｋ：０、１、・・・））を選択して、これらマスタ／スレーブ間をデータ転送可能に接続する。
【００５０】
なお、上述のようにサブシステムバス４０の構成を説明したが、基幹システムバス２０はサブシステムバス４０と同様の構成となっている。
すなわち、基幹システムバス２０は基幹システムバス２０に接続されている各デバイスの一つとしてサブシステムバス４０を接続し、サブシステムバス４０はサブシステムバス４０に接続されている各デバイスの一つとして基幹システムバス２０を接続している。
【００５１】
これにより、基幹システムバス２０に接続されているデバイス、およびサブシステムバス４０に接続されているデバイスは、マスタ／スレーブとして相互にアクセス可能となっている。つまり具体的には、基幹システムバス２０とサブシステムバス４０とは、図１において、基幹システムバス２０のＳ１端子からはサブシステムバス４０のＭ０端子に対して要求信号ＲＥＱ０が出力されるように構成され、同様に、サブシステムバス４０のＳ０端子からは基幹システムバス２０のＭ１端子に対して要求信号ＲＥＱ１が出力されるように構成されている。
【００５２】
また、サブシステムバス４０では、第１の電源供給受け入れ部Ｖ１はサブシステムバス４０の入出力インタフェースに関わる部分（以下、インタフェース部という）に接続されており、第２の電源供給受け入れ部Ｖ２はサブシステムバス４０の入出力インタフェースに関わる部分を除いた部分（以下、非インタフェース部という）に接続されている。
【００５３】
非インタフェース部とは、例えば、デコーダ／セレクタ３０４（図２参照）やシステムクロックＣＬＫの駆動力を維持するために随所に設けられている図示しないクロックドライバ等のことである。インタフェース部は、非インタフェース部への電源Ｖｃｃの供給が停止した場合、出力信号の信号レベルが非アクティブレベルに設定されるように構成されている。
【００５４】
つまり、情報処理システム１への電源の供給が行われている間、サブシステムバス４０の入出力インタフェース部への電源Ｖｃｃの供給は常時行われ、非入出力インタフェース部への電源Ｖｃｃの供給および停止は、電源制御信号ＢＰＣに従って制御されるスイッチ３５により切り替えられている。
【００５５】
［電源クロック調整部］
次に、本発明の主要部である電源クロック調整部７０について説明する。図３に電源クロック調整部７０の構成を表すブロック図を示す。
【００５６】
電源クロック調整部７０は、基幹システムバス２０のＳ１端子からサブシステムバスのＭ０端子に供給される信号のうちメインシステム１０からサブシステムバス４０へのアクセス要求の有無を示す信号をモニタするメインシステムモニタ部７３と、ＤＭＡＣ４２からサブシステムバス４０のＭ１端子に供給される信号のうちＤＭＡ転送要求の有無を示す信号をモニタするサブシステムモニタ部７１とを有する。
【００５７】
さらに電源クロック調整部７０は、メインシステムモニタ部７３およびサブシステムモニタ部７１のモニタ結果に基づいてスイッチ３５の開閉を制御するための状態依存電源制御信号ＰＳＳおよびスイッチ３６の開閉を制御するための状態依存クロック制御信号ＣＳＳを生成する制御部７５を有する。
【００５８】
さらにまた電源クロック調整部７０は、状態依存電源制御信号ＰＳＳおよびＣＰＵ１１からの指令に従ってスイッチ３５の開閉を制御するための電源制御指令信号ＰＣＢに基づいて電源制御信号ＢＰＣを生成する電源切り替え部７７と、状態依存クロック制御信号ＣＳＳおよびＣＰＵ１１からの指令に従ってスイッチ３６の開閉を制御するためのクロック制御指令信号ＣＣＢに基づいてクロック制御信号ＢＣＣを生成するクロック切り替え部７９とを有する。
【００５９】
メインシステムモニタ部７３は、本形態では、メインシステム１０からサブシステムバス４０へのアクセス要求の有無を示す信号として基幹システムバス２０のＳ１端子からサブシステムバス４０のＭ０端子に入力された要求信号ＲＥＱ０をそのまま制御部７５に出力するように構成されている（図１、３参照）。また、サブシステムモニタ部７１は、ＤＭＡ転送要求の有無を示す信号としてＤＭＡＣ４２からサブシステムバス４０のＭ１端子に入力された要求信号ＲＥＱ１をそのまま制御部７５に出力するように構成されている。
【００６０】
電源切り替え部７７は、電源制御部５０から入力された電源制御指令信号ＰＣＢがアクティブレベルの場合、電源制御指令信号ＰＣＢを電源制御信号ＢＰＣとして出力する、つまり、アクティブレベルの電源制御信号ＢＰＣを出力するように構成されている。また、電源制御指令信号ＰＣＢが非アクティブレベルの場合、電源切り替え部７７は制御部７５から入力された状態依存電源制御信号ＰＳＳを電源制御信号ＢＰＣとしてスイッチ３５に出力するように構成されている。
【００６１】
つまり、サブシステムバス４０の非インタフェース部への電源Ｖｃｃの供給を強制的に開始する場合には、ＣＰＵ１１の指令によりアクティブレベルに設定された電源制御指令信号ＰＣＢが電源制御部５０から出力されればよい。
【００６２】
これにより、サブシステムバス４０の非インタフェース部への電源Ｖｃｃの供給および停止は、強制的に供給を開始する場合を除き、サブシステム３０の動作状態に応じてＣＰＵ１１に負荷をかけることなく制御される。
【００６３】
クロック切り替え部７９は、クロック制御部６０から入力されたクロック制御指令信号ＣＣＢがアクティブレベルの場合、当該クロック制御指令信号ＣＣＢをクロック制御信号ＢＣＣとして出力する、つまり、アクティブレベルのクロック制御信号ＢＣＣを出力するように構成されている。また、クロック制御指令信号ＣＣＢが非アクティブレベルの場合、クロック切り替え部７９は制御部７５から入力された状態依存クロック制御信号ＣＳＳをクロック制御信号ＢＣＣとしてスイッチ３６に出力するように構成されている。
【００６４】
つまり、サブシステムバス４０へのシステムクロックＣＬＫの供給を強制的に開始する場合には、ＣＰＵ１１の指令によりクロック制御部６０からアクティブレベルに設定されたクロック制御指令信号ＣＣＢが出力されればよい。
【００６５】
これにより、サブシステムバス４０へのシステムクロックＣＬＫの供給および停止は、強制的に供給を開始する場合を除き、サブシステム３０の動作状態に応じてＣＰＵ１１に負荷をかけることなく制御される。
【００６６】
[制御部]
次に、制御部７５について詳細に説明する。制御部７５は、メインシステムモニタ部７３から入力された要求信号ＲＥＱ０およびサブシステムモニタ部７１から入力された要求信号ＲＥＱ１に基づいてサブシステムバス４０へのアクセス要求の有無を示すアクセス要求信号ＡＲＳを生成するアクセス有無検出部８１と、アクセス要求信号ＡＲＳに基づき状態依存電源制御信号ＰＳＳおよび状態依存クロック制御信号ＣＳＳを生成する切り替え制御部８５と、切り替え制御部８５にて使用する各種定数の値が設定されている制御レジスタ８３とを有している。
【００６７】
アクセス有無検出部８１は、要求信号ＲＥＱ０および要求信号ＲＥＱ１のうち少なくとも一方がアクティブレベルである場合に、アクセス要求信号ＡＲＳがアクティブレベルに設定されるように、論理回路によって構成されている（図３参照）。
【００６８】
制御レジスタ８３は、アクセス検出待ち時間ＡＷＴ、電源安定時間ＰＳＴ、およびクロック安定時間ＣＳＴのような各種定数の値を切り替え制御部８５に出力する。これら各種定数の値は、情報処理システム１への電源の供給が開始されたときにＣＰＵ１１が最初に実行する初期化処理によって制御レジスタ８３に設定される。
【００６９】
切り替え制御部８５は、状態依存電源制御信号ＰＳＳおよび状態依存クロック制御信号ＣＳＳの信号レベルをアクティブレベルおよび非アクティブレベルのうちいずれか一方に設定する状態依存制御信号設定処理を行う。ここで、状態依存電源制御信号ＰＳＳは、サブシステムバス４０の非インタフェース部に電源Ｖｃｃの供給を行う場合にアクティブレベルに設定され、電源Ｖｃｃの供給を停止する場合に非アクティブレベルに設定される。また、状態依存クロック制御信号ＣＳＳは、サブシステムバス４０にシステムクロックＣＬＫの供給を行う場合にアクティブレベルに設定され、システムクロックＣＬＫの供給を停止する場合に非アクティブレベルに設定される。
【００７０】
［状態依存制御信号設定処理］
図４は状態依存制御信号設定処理における切り替え制御部８５の内部状態の遷移を示す状態遷移図であり、図５は本処理のタイミングチャートである。図５において、（ａ）はメインシステム１０からのアクセス要求によりサブシステムバス４０へのシステムクロックＣＬＫの供給を再開する場合のタイムチャートであり、（ｂ）はＤＭＡ転送要求によりサブシステムバス４０へのシステムクロックＣＬＫの供給を再開する場合のタイムチャートであり、（ｃ）はメインシステム１０からのアクセス要求によりサブシステムバス４０への電源ＶｃｃおよびシステムクロックＣＬＫの供給を再開する場合のタイムチャートであり、（ｄ）はＤＭＡ転送要求によりサブシステムバス４０への電源ＶｃｃおよびシステムクロックＣＬＫの供給を再開する場合のタイムチャートである。
【００７１】
なお、図５において、ｔ１〜ｔ５０で示す各時刻は、システムクロックＣＬＫの立下りタイミングであり、その各時刻ｔ１〜ｔ５０の間隔は、システムクロックＣＬＫの１周期分である。例えば、ｔ５はｔ１から数えて５つめのシステムクロックＣＬＫの立下りタイミングである。
【００７２】
本処理では、システムクロックＣＬＫに同期し、切り替え制御部８５の内部状態は、「アクセス待機」、「クロック供給停止」、「電源供給停止」、「電源安定待機」、「クロック安定待機」の５つの状態を遷移する（図５参照）。
【００７３】
[アクセス待機状態]
まず、切り替え制御部８５の内部状態は、「アクセス待機」状態に遷移する（図４参照）。
【００７４】
切り替え制御部８５は、別処理としてアクセス要求信号ＡＲＳが非アクティブレベルを示す時間、すなわちメインシステム１０からサブシステムバス４０へのアクセス要求（ＲＥＱ０）およびＤＭＡ転送要求（ＲＥＱ１）の両方が発生していない時間を待機時間ＷＴ１として測定している。
【００７５】
「アクセス待機」状態では、待機時間ＷＴ１と予め設定された値であるアクセス検出待ち時間ＡＷＴとを比較する。
ここで、待機時間ＷＴ１がアクセス検出待ち時間ＡＷＴ未満である場合（ＷＴ１＜ＡＷＴ）、現在の状態すなわち「アクセス待機」状態に遷移する（図５（ａ）〜（ｄ）の時刻ｔ５〜ｔ１０参照）。一方、待機時間ＷＴ１がアクセス検出待ち時間ＡＷＴ以上である場合（ＷＴ１≧ＡＷＴ）、「クロック供給停止」状態に遷移する（図５（ａ）〜（ｄ）の時刻ｔ１０参照）。
【００７６】
[クロック供給停止状態]
待機時間ＷＴ１がアクセス検出待ち時間ＡＷＴ以上となった場合（ＷＴ１≧ＡＷＴ）に遷移する「クロック供給停止」状態では、切り替え制御部８５はクロック切り替え部７９にアクティブレベルから非アクティブレベルに変化させた状態依存クロック制御信号ＣＳＳを出力する（図５（ａ）〜（ｄ）の時刻ｔ１０参照）。これにより、サブシステムバス４０へのシステムクロックＣＬＫの供給を停止させる。なお、図１および図５では、サブシステムバス４０に供給されるシステムクロックＣＬＫをクロックＢＣＬＫで示している。
【００７７】
ここで、切り替え制御部８５は、別処理として、非アクティブレベルに変化させた状態依存クロック制御信号ＣＳＳを出力した後にアクセス要求信号ＡＲＳが非アクティブレベルを示す時間、すなわちメインシステム１０からサブシステムバス４０へのアクセス要求（ＲＥＱ０）およびＤＭＡ転送要求（ＲＥＱ１）の両方が発生していない時間を待機時間ＷＴ２として測定している。
【００７８】
アクセス要求信号ＡＲＳが非アクティブレベルを示す状態が継続し、待機時間ＷＴ２が予め設定された値であるクロック停止安定時間ＣＳＳＴより小さい場合（ＷＴ２＜ＣＳＳＴ）、現在の状態すなわち「クロック供給停止」状態に遷移する（図５（ａ）、（ｂ）の時刻ｔ１０〜ｔ２０参照）。
【００７９】
ここで、この「クロック供給停止」状態が継続している間にアクセス要求信号ＡＲＳがアクティブレベルになると、すなわち、メインシステム１０からサブシステムバス４０へのアクセス要求（ＲＥＱ０）およびＤＭＡ転送要求（ＲＥＱ１）うち少なくとも一方の要求が発生すると（図５（ａ）、（ｂ）の時刻ｔ２０参照）、「クロック安定待機」状態に遷移する。
【００８０】
一方、待機時間ＷＴ２がクロック停止安定時間ＣＳＳＴ以上となった場合（ＣＳＳＴ≦ＷＴ２）、「電源供給停止状態」に遷移する（図５（ｃ）、（ｄ）の時刻ｔ３０参照）。
[電源供給停止状態]
待機時間ＷＴ２がクロック停止安定時間ＣＳＳＴ以上となった場合（ＣＳＳＴ≦ＷＴ２）に遷移する「電源供給停止」状態では、切り替え制御部８５は、電源切り替え部７７にアクティブレベルから非アクティブレベルに変化させた状態依存電源制御信号ＰＳＳを出力する（図５（ｃ）、（ｄ）の時刻ｔ３０参照）。これにより、サブシステムバス４０の非インタフェース部への電源Ｖｃｃの供給を停止させる。なお、図１および図５では、サブシステムバス４０の非インタフェース部に供給される電源Ｖｃｃを符号ＢＶｃｃで示している。
【００８１】
非アクティブレベルに変化させた状態依存電源制御信号ＰＳＳを出力した後、アクセス要求信号ＡＲＳが非アクティブレベル（ＮＡ）を示す状態（ＡＲＳ＝ＮＡ）が継続している間は、現在の状態すなわち「電源供給停止」状態に遷移する（図５（ｃ）、（ｄ）の時刻ｔ３０〜ｔ３９参照）。
【００８２】
ここで、この「電源供給停止」状態が継続している間にアクセス要求信号ＡＲＳがアクティブレベル（Ａ）になる（ＡＲＳ＝Ａ）と、すなわち、メインシステム１０からサブシステムバス４０へのアクセス要求（ＲＥＱ０）およびＤＭＡ転送要求（ＲＥＱ１）うち少なくとも一方の要求が発生すると（図５（ｃ）、（ｄ）の時刻ｔ３９参照）、「電源安定待機」状態に遷移する。
【００８３】
[電源安定待機状態]
「電源供給停止」状態にてアクセス要求信号ＡＲＳがアクティブレベルとなった場合（ＡＲＳ＝Ａ）に遷移する「電源安定待機」状態では、切り替え制御部８５は電源切り替え部７７に非アクティブレベルからアクティブレベルに変化させた状態依存電源制御信号ＰＳＳを出力する（図５（ｃ）、（ｄ）の時刻ｔ４０参照）。これにより、サブシステムバス４０の非インタフェース部への電源Ｖｃｃの供給を再開させる。
【００８４】
ここで、切り替え制御部８５は別処理としてアクティブレベルの状態依存電源制御信号ＰＳＳを出力してからの経過時間を再起動時間ＲＴ１として測定しており、当該再起動時間ＲＴ１が予め設定された値である電源安定時間ＰＳＴ未満の場合（ＲＴ１＜ＰＳＴ）、現在の状態すなわち「電源安定待機」状態に遷移する（図５（ｃ）、（ｄ）の時刻ｔ４０〜４３参照）。
【００８５】
一方、再起動時間ＲＴ１が電源安定時間ＰＳＴ以上となった場合（ＲＴ１≧ＰＳＴ）、「クロック安定待機」状態に遷移する。
[クロック安定待機状態]
「クロック供給停止状態」にてアクセス要求信号がアクティブ状態となった場合（ＡＲＳ＝Ａ）に遷移する、または「電源安定待機」状態にて再起動時間ＲＴ１が電源安定時間ＰＳＴ以上となった場合（ＲＴ１≧ＰＳＴ）に遷移する「クロック安定待機」状態では、切り替え制御部８５は、クロック切り替え部７９に非アクティブレベルからアクティブレベルに変化させた状態依存クロック制御信号ＣＳＳを出力する（図５（ａ、（ｂ）の時刻ｔ２１および（ｃ）、（ｄ）の時刻ｔ４３参照）。
【００８６】
ここで、切り替え制御部８５は別処理としてアクティブレベルの状態依存クロック制御信号ＣＳＳを出力してからの経過時間を再起動時間ＲＴ２として測定しており、当該再起動時間ＲＴ２が予め設定された値であるクロック安定時間ＣＳＴ未満の場合（ＲＴ２≦ＣＳＴ）、現在の状態すなわち「クロック安定待機」状態に遷移する（図５（ａ）（ｂ）の時刻ｔ２１〜ｔ２４および（ｃ）、（ｄ）の時刻ｔ４３〜ｔ４６参照）。
【００８７】
一方、再起動時間ＲＴ２がクロック安定時間ＣＳＴ以上となった場合（ＣＳＴ≦ＲＴ２）、再び「アクセス待機」状態に遷移する（図５（ａ）、（ｂ）の時刻ｔ２４および（ｃ）、（ｄ）の時刻ｔ４６参照）。
【００８８】
なお、情報処理システム１に電源が投入されてＣＰＵ１１による上述の初期化設定処理が実行されると、電源制御指令信号ＰＣＢおよびクロック制御指令信号ＣＣＢがアクティブに設定されることによりサブシステムバス４０への電源ＶｃｃおよびシステムクロックＣＬＫの供給が開始される。状態依存制御信号設定処理は、このような初期化設定が完了したことをきっかけとして上述の「アクセス待機」状態に遷移する。
【００８９】
このように作動する状態依存制御信号設定処理を行う切り替え制御部８５は、制御レジスタの設定値やアクセス要求信号ＡＲＳに基づいて設定されるシーケンスに従って作動する論理回路によって構成されてもよい。または、ＣＰＵ、ＲＯＭ、ＲＡＭ等を備えるマイクロコンピュータからなるＣＰＵ１１が実行するプログラムとして構成されてもよい。
【００９０】
［効果］
以上説明したように、情報処理システム１では、メインシステム１０からのアクセス要求およびＤＭＡ転送要求のいずれも発生しない状態が予め定められたアクセス検出待ち時間ＡＷＴ以上継続すると、サブシステムバス４０の非インタフェース部へのシステムクロックＣＬＫの供給が停止する。その結果、サブシステムバス４０の非インタフェース部に設けられたセレクタ／デコーダやクロックドライバ等へのシステムクロックＣＬＫの供給が停止する。従って、サブシステムバス４０における消費電力を低減することができる。しかも、サブシステム３０内で動作状態をモニタしているので、ＣＰＵ１１に負荷をかけること無く消費電力の低減が実現できる。結果として、情報処理システム１全体における消費電力を低減することができる。
【００９１】
また、情報処理システム１では、サブシステムバス４０へのシステムクロックＣＬＫの供給を停止するだけではなく、サブシステムバス４０へのアクセス要求の発生間隔に応じてサブシステムバス４０への電源Ｖｃｃの供給を停止する。このため、電源Ｖｃｃの供給を停止すること無くシステムクロックＣＬＫの供給を停止する場合に比べて、サブシステムバス４０における消費電力をより低減することができる。
【００９２】
［発明との対応］
本実施形態におけるサブシステムバス４０が特許請求の範囲における「システムバス」に相当し、電源クロック調整部７０が特許請求の範囲における「調整手段」に相当し、第１機能デバイス４４および第２機能デバイス４６が特許請求の範囲における「デバイス」に相当する。また、システムクロックＣＬＫが特許請求の範囲における「クロック」に相当する。さらにまた、本実施形態の基幹システムバス２０が特許請求の範囲の「メインバス」に相当し、サブシステムバス４０が特許請求の範囲の「サブバス」に相当する。
【００９３】
また、本実施形態における状態遷移図に沿った切り替え制御部８５の「クロック供給停止」状態の作動がアクセス検出待ち時間ＡＷＴが特許請求の範囲における「システムバスクロック停止ステップ」に相当し、状態遷移図に沿った切り替え制御部８５の「電源供給停止」状態の作動が特許請求の範囲における「システムバス電源停止ステップ」に相当する。
【００９４】
[第２実施形態]
次に第２実施形態について説明する。
図６は第２実施形態の情報処理システム２の構成を表したブロック図である。第１実施形態の情報処理システム１ではメインシステム１０に一つのサブシステム３０が接続されていたが、本実施形態の情報処理システム２では、メインシステム１０に二つのサブシステム３０ａ、３０ｂが接続されている。
【００９５】
サブシステム３０ａは当該サブシステム３０ａのサブシステムバスへのアクセス要求の発生頻度が低いデバイスによって構成されおり、サブシステム３０ｂは当該サブシステム３０ｂのサブシステムバスへのアクセス要求の発生頻度が高いデバイスによって構成されている。以下では、主に異なる点を中心に説明する。
【００９６】
図６に示すように、電源制御部５０およびクロック制御部６０は、サブシステム毎に第１実施形態と同様の電源制御信号ＰＣ１、ＰＣ２、クロック制御信号ＣＣ１、ＣＣ２、電源制御指令信号ＰＣＢ、およびクロック制御指令信号ＣＣＢを出力する。但し、以下では、サブシステム３０ａに供給する信号についてはＰＣ１＿ａのように第１実施形態の符号の後に＿ａを付し、サブシステム３０ｂに供給する信号についてはＰＣ１＿ｂのように第１実施形態の符号の後に＿ｂを付すものとする。
【００９７】
なお、サブシステム３０ｂでは、基幹システムバス２０のスレーブ端子Ｓ６が図示しないサブシステムバスのマスタ端子Ｍ０に接続されており、基幹システムバス２０のマスタ端子Ｍ６がスレーブ端子Ｓ０に接続されている。
【００９８】
ここで、サブシステム３０ａは、サブシステム３０と同様に構成されており、電源クロック調整部を有している。つまり、サブシステム３０ａは、電源クロック調整部によりサブシステムバスへの電源の供給および停止とシステムクロックの供給および停止を制御する。これにより、サブシステム３０ａは第１実施形態同様に作動する。
【００９９】
一方、サブシステム３０ｂは、サブシステム３０ａとは構成が一部異なる。サブシステム３０ｂは、電源クロック調整部を有しているが、当該電源クロック調整部により、サブシステムバスへのシステムクロックの供給および停止を制御し、サブシステムバスへの電源の供給および停止を制御しない。
【０１００】
サブシステム３０ｂがこのように構成される場合、状態依存制御信号設定処理では、図示しない切り替え制御部の内部状態は、図４に示す状態遷移図における「電源供給停止」状態および「電源安定待機」状態への状態遷移が省略される状態で遷移する。ここでは詳細な説明は省略するが、切り替え制御部の取り得る内部状態は、「アクセス待機」状態、「クロック供給停止」状態、および「クロック安定待機」状態の三つの状態を遷移することになる。
【０１０１】
これによると、サブシステム３０ｂでは、サブシステムバスへのアクセス要求が途絶えた場合、サブシステムバスへの電源の供給は停止しないため、再びサブシステムバスへのアクセス要求が発生すると、電源の立ち上げを必要とせず、速やかにアクセス待機状態に遷移する。
【０１０２】
従って、頻繁にアクセス要求が発生する場合においても、発生したアクセス要求が遅滞なく実行される。
以上説明したように、情報処理システム２では、メインシステム１０にサブシステムバスへのアクセス要求の発生頻度の異なる複数のサブシステムが接続されている。アクセス要求の発生頻度の高いサブシステム３０ｂではサブシステムバスへのクロックの供給の停止を制御し、電源の供給の停止を制御しない。その結果、頻繁にアクセス要求が発生する場合においても、発生したアクセス要求が遅滞なく実行される。
【０１０３】
一方、発生頻度の低いサブシステム３０ａではクロックの供給に加えて電源の供給の停止も制御する。その結果、アクセス要求の発生間隔が長い場合にさらなる消費電力の低減が図られる。
【０１０４】
したがって、情報処理システム２では、動作状態に応じてきめ細かく消費電力の低減を図ることができるとともに、アクセス要求の発生頻度が高いサブシステムにおいて遅滞なくアクセス要求を実行することができる。
【０１０５】
［第３実施形態］
上記実施形態では基幹システムバスとサブシステムバスとが分割されて構成されていたが、基幹システムバスとサブシステムバスとが分割されていない構成であってもよい。図７は本実施形態の情報処理システム３の構成を表すブロック図である。以下、第１実施形態と異なる点を中心に説明する。
【０１０６】
情報処理システム３では、システムバス２５が一つ存在している。システムバス２５では、スレーブ端子Ｓ２に電源クロック調整部７０が接続され、マスタ端子Ｍ１にＤＭＡＣ４２が接続され、スレーブ端子Ｓ６に第１機能デバイス４４が接続され、スレーブ端子Ｓ７に第２機能デバイス４６が接続されている。
【０１０７】
また、サブシステム３０は、サブシステムバス４０への電源Ｖｃｃの供給および停止を切り替えるスイッチ３５と、クロック制御信号ＢＣＣに従ってサブシステムバス４０へのシステムクロックＣＬＫの供給および停止を切り替えるスイッチ３６とを備えている。
【０１０８】
さらにまた、システムバス２５には第１の電源供給受け入れ部Ｖ１１および第２の電源供給受け入れ部Ｖ２１が設けられており、第１の電源供給受け入れ部Ｖ１１には電源Ｖｃｃから直接電源の供給が行われ、第２の電源供給受け入れ部Ｖ２１には電源制御信号ＢＰＣに従って制御されるスイッチ３５を介して電源Ｖｃｃの供給が行われている。ここで、第１の電源供給受け入れ部Ｖ１１はシステムバス２５のインタフェース部に接続されており、第２の電源供給受け入れ部Ｖ２１はシステムバス２５の非インタフェース部に接続されている。
【０１０９】
また、ＣＰＵ１１は、周知のスリープモードで動作するＣＰＵであり、ここでいうスリープモードとは、ＣＰＵ１１の動作は停止状態となるがＣＰＵ１１への電力供給は継続されている状態をいう。なお、スリープモードとなったＣＰＵ１１は、予め設定されたスリープ時間の経過後、自動的にその動作を再開するように構成されている。
【０１１０】
さらにまた、電源クロック調整部７０には、ＣＰＵ１１からシステムバス２５のマスタ端子Ｍ０に出力される信号のうち要求信号ＲＥＱ０が入力されるように接続されている。
このように構成された情報処理システム３では、ＣＰＵ１１が動作している間、つまりＣＰＵ１１からシステムバス２５へのアクセス要求が発生しており要求信号ＲＥＱ０がアクティブに設定されている間は、システムバス２５の全ての部分への電源ＶｃｃおよびシステムクロックＣＬＫの供給が行われる。
【０１１１】
また、ＣＰＵ１１がスリープモードである間、つまりＣＰＵ１１からシステムバス２５へのアクセス要求が発生しておらず要求信号ＲＥＱ０が非アクティブに設定されている間は、システムバス２５へのシステムクロックＣＬＫおよび電源Ｖｃｃの供給は、ＤＭＡＣ４２から出力される要求信号ＲＥＱ１の信号レベルに従って制御される。
【０１１２】
つまり、ＣＰＵ１１がスリープモードである間は、第１機能デバイス４４および第２機能デバイス４６のうち少なくとも一方からＤＭＡ転送要求がある場合に、システムバス２５の全ての部分に電源ＶｃｃおよびシステムクロックＣＬＫの供給が行われる。
【０１１３】
ここで、ＣＰＵ１１がスリープモードである間に第１機能デバイス４４および第２機能デバイス４６のいずれからもＤＭＡ転送要求が無い場合は、システムバス２５へのシステムクロックＣＬＫの供給の停止および非インタフェース部への電源Ｖｃｃの供給の停止は第１実施形態と同様に制御される。
【０１１４】
以上説明したように、情報処理システム３ではシステムバス２５を一つ備え、
ＣＰＵ１１がスリープモードである場合は、例えば第１機能デバイス４４からメモリ１５にアクセスするというように、ＤＭＡ転送によりシステムバス２５にアクセスする。また、ＣＰＵ１１がスリープモードである場合は、ＣＰＵ１１からシステムバス２５へのアクセス要求の有無およびＤＭＡ転送の有無に従って、システムバス２５への電源ＶｃｃおよびシステムクロックＣＬＫの供給を制御する。
【０１１５】
その結果、システムバス２５への消費電力を動作状態に応じて低減することができる。従って、このような情報処理システム３では、ＣＰＵ１１やＤＭＡＣ４２があるまとまった時間停止する場合に、より一層消費電力低減の効果が奏される。
【０１１６】
［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲にて様々な態様で実施することが可能である。
【０１１７】
上記実施形態では、サブシステムバスのマスタ端子に接続されているデバイスが二つである場合について説明したが、サブシステムバスのマスタ端子に接続されるデバイスは三つ以上であってもよい。例えば、サブシステムにメインシステムとは別の、スリープモードを有するＣＰＵがさらに接続されるような場合である。このような構成においても上記実施形態と同様の効果が奏される。
【符号の説明】
【０１１８】
１、２、３・・・情報処理システム  ２０・・・基幹システムバス  ２５・・・システムバス  ４０・・・サブシステムバス  ４３・・・デバイス群  ４４・・・第１機能デバイス  ４６・・・第２機能デバイス  ７０・・・電源クロック調整部  Ｖｃｃ・・・電源  ＣＬＫ・・・システムクロック
【図１】
2013011953.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2013011953.tif 000007
【図６】
2013011953.tif 000008
【図７】
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