(57)【要約】【課題】  外部端子の雑音の影響を抑制しつつ、リーク電流を低減する。【解決手段】  アナログスイッチ回路は、第１ノードと第２ノードとの間に配置された第１スイッチと、第２ノードと第３ノードとの間に配置された第２スイッチと、所定の電圧が供給される第４ノードと第２ノードとの間に配置された第３スイッチと、少なくとも２種類の制御信号を受け、第１スイッチおよび第２スイッチをオンし、かつ、第３スイッチをオフする第１制御と、第１スイッチ、第２スイッチおよび第３スイッチをオフする第２制御と、第１スイッチおよび第２スイッチをオフし、かつ、第３スイッチをオンする第３制御とのいずれかを、制御信号の組み合わせに基づいて実施する制御部とを有している。【選択図】  図１
2013021596.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に配置された第１スイッチと、
前記第２ノードと第３ノードとの間に配置された第２スイッチと、
所定の電圧が供給される第４ノードと前記第２ノードとの間に配置された第３スイッチと、
少なくとも２種類の制御信号を受け、前記第１スイッチおよび前記第２スイッチをオンし、かつ、前記第３スイッチをオフする第１制御と、前記第１スイッチ、前記第２スイッチおよび前記第３スイッチをオフする第２制御と、前記第１スイッチおよび前記第２スイッチをオフし、かつ、前記第３スイッチをオンする第３制御とのいずれかを、前記制御信号の組み合わせに基づいて実施する制御部と
を備えていることを特徴とするアナログスイッチ回路。
【請求項２】
前記第１ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、
前記第３ノードは、前記アナログ回路に接続されるノードであり、
前記制御部は、前記兼用端子が前記デジタル回路に使用されるとき、前記制御信号の組み合わせに基づいて、前記第２制御および前記第３制御のいずれかを実施すること
を特徴とする請求項１記載のアナログスイッチ回路。
【請求項３】
前記第１ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、
前記第３ノードは、前記アナログ回路に接続されるノードであり、
前記制御部は、前記兼用端子が前記アナログ回路および前記デジタル回路のいずれにも使用されないとき、前記第２制御を実施すること
を特徴とする請求項１記載のアナログスイッチ回路。
【請求項４】
前記第１ノードは、アナログ回路およびデジタル回路に兼用される兼用端子に接続されるノードであり、
前記第３ノードは、前記アナログ回路に接続されるノードであり、
前記制御部は、前記兼用端子が前記アナログ回路に使用されるとき、前記第１制御を実施すること
を特徴とする請求項１記載のアナログスイッチ回路。
【請求項５】
アナログ回路およびデジタル回路に兼用される複数の兼用端子に対応してそれぞれ設けられ、前記兼用端子の用途を切り替える複数のスイッチ回路を備え、
前記各スイッチ回路は、
第１ノードと第２ノードとの間に形成された第１スイッチと、
前記第２ノードと第３ノードとの間に形成された第２スイッチと、
所定の電圧が供給される第４ノードと前記第２ノードとの間に配置された第３スイッチと、
前記第１ノードと前記デジタル回路の出力ノードとの間に配置され、前記デジタル回路の出力信号を前記兼用端子に伝達可能な出力オン状態と前記出力信号を前記兼用端子に伝達しない出力オフ状態とのいずれかに設定される第４スイッチと、
前記第１ノードと前記デジタル回路の入力ノードとの間に配置され、前記兼用端子に入力される入力信号を前記入力ノードに伝達可能な入力オン状態と前記入力信号を前記入力ノードに伝達しない入力オフ状態とのいずれかに設定される第５スイッチと、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチおよび前記第５スイッチを制御する制御部とを備え、
前記複数のスイッチ回路の前記第１ノードは、前記兼用端子に接続されるノードであり、
前記複数のスイッチ回路の前記第３ノードは、共通の前記アナログ回路に接続されるノードであり、
前記制御部は、
前記兼用端子が前記アナログ回路および前記デジタル回路のいずれにも使用されないとき、前記第１スイッチ、前記第２スイッチおよび前記第３スイッチをオフし、前記第４スイッチを前記出力オフ状態に設定し、前記第５スイッチを前記入力オフ状態に設定し、
前記兼用端子が前記アナログ回路に使用されるとき、前記第１スイッチおよび前記第２スイッチをオンし、前記第３スイッチをオフし、前記第４スイッチを前記出力オフ状態に設定し、前記第５スイッチを前記入力オフ状態に設定し、
前記兼用端子が前記デジタル回路の出力端子に使用されるとき、前記第１スイッチおよび前記第２スイッチをオフし、前記第３スイッチをオンおよびオフのいずれかに設定し、前記第４スイッチを前記出力オン状態に設定し、前記第５スイッチを前記入力オフ状態に設定し、
前記兼用端子が前記デジタル回路の入力端子に使用されるとき、前記第１スイッチおよび前記第２スイッチをオフし、前記第３スイッチをオンおよびオフのいずれかに設定し、前記第４スイッチを前記出力オフ状態に設定し、前記第５スイッチを前記入力オン状態に設定すること
を特徴とするマルチプレクサ回路。
【請求項６】
前記制御部は、少なくとも３種類の制御信号を受け、前記制御信号の組み合わせに基づいて、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチおよび前記第５スイッチを制御すること
を特徴とする請求項５記載のマルチプレクサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログスイッチ回路およびマルチプレクサ回路に関する。
【背景技術】
【０００２】
マイクロコントローラ等の集積回路では、複数のアナログ入力信号を１つのＡ／Ｄ変換（アナログ／デジタル変換）回路でＡ／Ｄ変換する方式が普及している。例えば、集積回路は、複数のアナログ入力信号から１つのアナログ入力信号を選択するマルチプレクサ回路を有している（例えば、特許文献１）。そして、Ａ／Ｄ変換回路は、マルチプレクサ回路により選択されたアナログ入力信号をＡ／Ｄ変換する。
【０００３】
マルチプレクサ回路は、複数の外部端子の各外部端子とＡ／Ｄ変換回路との間にアナログスイッチ回路を有している。例えば、アナログスイッチ回路は、アナログスイッチ回路の端子間に直列に接続された第１スイッチおよび第２スイッチと、第１スイッチおよび第２スイッチ間のノードと電源端子（または、接地端子）との間に配置された第３スイッチとを有している。そして、第３スイッチは、第１スイッチおよび第２スイッチのオン／オフと逆のオン／オフ動作を実施する（例えば、特許文献２）。
【０００４】
例えば、第３スイッチは、第１スイッチおよび第２スイッチがオフのとき、オンする。これにより、第１スイッチおよび第２スイッチがオフに設定されたアナログスイッチ回路では、電源電圧（または、接地電圧）の範囲を超える過大電圧の雑音等が外部端子に入力されたときにも、アナログスイッチ回路の端子間は、オフ状態に維持される。この結果、アナログスイッチ回路の入力端子の雑音等がアナログスイッチ回路の出力端子に伝達されることが防止される。
【０００５】
また、集積回路では、外部端子数の制約により、Ａ／Ｄ変換回路の入力端子等のアナログ端子がデジタル回路の入出力端子と兼用されることもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４１２７９号公報
【特許文献２】特開平０２−４０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
第３スイッチがオンしている期間では、第３スイッチを介してリーク電流が流れる。すなわち、アナログ入力信号の入力端子として選択されていない端子に接続されたアナログスイッチ回路では、リーク電流が流れる。したがって、リーク電流は、マルチプレクサ回路のアナログスイッチ回路の数に比例して増加する。
【０００８】
例えば、Ａ／Ｄ変換回路のアナログ入力信号を選択するマルチプレクサ回路では、リーク電流の増加により、Ａ／Ｄ変換回路に伝達されるアナログ入力信号が変化するおそれがある。したがって、リーク電流の増加は、Ａ／Ｄ変換結果に影響を与えるおそれがある。また、リーク電流の増加により、消費電力が増加する。
【０００９】
本発明の目的は、外部端子の雑音の影響を抑制しつつ、リーク電流を低減することである。
【課題を解決するための手段】
【００１０】
本発明の一形態では、アナログスイッチ回路は、第１ノードと第２ノードとの間に配置された第１スイッチと、第２ノードと第３ノードとの間に配置された第２スイッチと、所定の電圧が供給される第４ノードと第２ノードとの間に配置された第３スイッチと、少なくとも２種類の制御信号を受け、第１スイッチおよび第２スイッチをオンし、かつ、第３スイッチをオフする第１制御と、第１スイッチ、第２スイッチおよび第３スイッチをオフする第２制御と、第１スイッチおよび第２スイッチをオフし、かつ、第３スイッチをオンする第３制御とのいずれかを、制御信号の組み合わせに基づいて実施する制御部とを有している。
【発明の効果】
【００１１】
外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態におけるアナログスイッチ回路の例を示している。
【図２】図１に示した制御部の動作の一例を示している。
【図３】図１に示したアナログスイッチ回路を有するマルチプレクサ回路の要部の一例を示している。
【図４】図３に示したマルチプレクサ回路を有する集積回路の一例を示している。
【発明を実施するための形態】
【００１３】
以下、実施形態を図面を用いて説明する。
【００１４】
図１は、一実施形態におけるアナログスイッチ回路ＡＳＷＣの例を示している。なお、図１の二重丸は、アナログ回路（例えば、図４に示すＡ／Ｄ変換回路ＡＤＣ）およびデジタル回路に兼用される兼用端子ＰＡＤを示している。アナログスイッチ回路ＡＳＷＣは、例えば、マルチプレクサ回路に使用される。例えば、アナログスイッチ回路ＡＳＷＣは、アナログスイッチ部ＡＳＷＰおよび制御部ＣＬＴを有している。
【００１５】
アナログスイッチ部ＡＳＷＰは、兼用端子ＰＡＤに接続されるノードＮＤａとアナログ回路に接続されるノードＮＤｃとの間に配置される。例えば、アナログスイッチ部ＡＳＷＰは、ノードＮＤａ、ＮＤｃ間にノードＮＤｂを介して直列に接続されたスイッチＳＷａ、ＳＷｂと、接地電圧が供給される接地線とノードＮＤｂとの間に配置されたスイッチＳＷｃと、インバータＩＮＶａとを有している。
【００１６】
スイッチＳＷａは、並列に接続されたｎＭＯＳトランジスタＭＮａ、ｐＭＯＳトランジスタＭＰａを有している。例えば、ｎＭＯＳトランジスタＭＮａは、ソースおよびドレインの一方がノードＮＤａに接続され、ソースおよびドレインの他方がノードＮＤｂに接続されている。そして、ｎＭＯＳトランジスタＭＮａは、制御部ＣＬＴから出力される制御信号ＡＥＮをゲートで受ける。
【００１７】
また、ｐＭＯＳトランジスタＭＰａは、ソースおよびドレインの一方がノードＮＤａに接続され、ソースおよびドレインの他方がノードＮＤｂに接続されている。そして、ｐＭＯＳトランジスタＭＰａは、制御信号ＡＥＮを反転した信号（インバータＩＮＶａの出力）をゲートで受ける。したがって、トランジスタＭＮａ、ＭＰａは、制御信号ＡＥＮが高レベル（例えば、電源電圧）のときに、オンし、制御信号ＡＥＮが低レベル（例えば、接地電圧）のときに、オフする。
【００１８】
スイッチＳＷｂは、並列に接続されたｎＭＯＳトランジスタＭＮｂ、ｐＭＯＳトランジスタＭＰｂを有している。例えば、ｎＭＯＳトランジスタＭＮｂは、ソースおよびドレインの一方がノードＮＤｂに接続され、ソースおよびドレインの他方がノードＮＤｃに接続されている。そして、ｎＭＯＳトランジスタＭＮｂは、制御信号ＡＥＮをゲートで受ける。
【００１９】
また、ｐＭＯＳトランジスタＭＰｂは、ソースおよびドレインの一方がノードＮＤｂに接続され、ソースおよびドレインの他方がノードＮＤｃに接続されている。そして、ｐＭＯＳトランジスタＭＰｂは、制御信号ＡＥＮを反転した信号（インバータＩＮＶａの出力）をゲートで受ける。したがって、トランジスタＭＮｂ、ＭＰｂは、制御信号ＡＥＮが高レベルのときに、オンし、制御信号ＡＥＮが低レベルのときに、オフする。
【００２０】
このように、スイッチＳＷａ、ＳＷｂは、制御信号ＡＥＮが高レベルのときに、オンし、制御信号ＡＥＮが低レベルのときに、オフする。すなわち、ノードＮＤａ、ＮＤｃ間は、制御信号ＡＥＮが高レベルのときに、導通し、制御信号ＡＥＮが低レベルのときに、非導通になる。
【００２１】
スイッチＳＷｃは、ｎＭＯＳトランジスタＭＮｃを有している。例えば、ｎＭＯＳトランジスタＭＮｃは、ソースが接地され、ドレインがノードＮＤｂに接続されている。そして、ｎＭＯＳトランジスタＭＮｃは、制御部ＣＬＴから出力される制御信号ＰＥＮをゲートで受ける。したがって、スイッチＳＷｃ（トランジスタＭＮｃ）は、制御信号ＰＥＮが高レベルのときに、オンし、制御信号ＡＥＮが低レベルのときに、オフする。すなわち、ノードＮＤｂは、制御信号ＡＥＮが高レベルのときに、スイッチＳＷｃを介して接地され、制御信号ＡＥＮが低レベルのときに、フローティングになる。このように、スイッチＳＷｃは、オンしたときに、プルダウン抵抗として機能する。
【００２２】
インバータＩＮＶａは、制御信号ＡＥＮを制御部ＣＬＴから受け、制御信号ＡＥＮの反転信号をｐＭＯＳトランジスタＭＰａ、ＭＰｂのゲートに出力する。なお、インバータＩＮＶａは、制御部ＣＬＴ内に設けられてもよい。
【００２３】
制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃを受け、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮを出力する。なお、制御信号ＤＯＥＮは、例えば、兼用端子ＰＡＤをデジタル回路の出力端子として使用するか否かを制御する信号である。また、制御信号ＤＩＥＮは、例えば、兼用端子ＰＡＤをデジタル回路の入力端子として使用するか否かを制御する信号である。
【００２４】
例えば、制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃの組み合わせに基づいて、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮを生成する。そして、制御部ＣＬＴは、制御信号ＡＥＮ、ＰＥＮを用いて、スイッチＳＷａ、ＳＷｂ、ＳＷｃを制御する。例えば、制御部ＣＬＴは、制御信号ＡＥＮ、ＰＥＮをそれぞれ高レベルおよび低レベルにすることにより、スイッチＳＷａ、ＳＷｂをオンし、かつ、スイッチＳＷｃをオフする。また、制御部ＣＬＴは、制御信号ＡＥＮ、ＰＥＮを低レベルにすることにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃをオフする。そして、制御部ＣＬＴは、制御信号ＡＥＮ、ＰＥＮをそれぞれ低レベルおよび高レベルにすることにより、スイッチＳＷａ、ＳＷｂをオフし、かつ、スイッチＳＷｃをオンする。
【００２５】
なお、アナログスイッチ回路ＡＳＷＣの構成は、この例に限定されない。例えば、制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃのうちの２つを受け、制御信号ＤＯＥＮ、ＤＩＥＮを生成せずに、制御信号ＡＥＮ、ＰＥＮのみを生成してもよい。また、スイッチＳＷａ、ＳＷｂは、例えば、制御信号ＡＥＮが低レベルのときに、オンするように形成されてもよい。あるいは、スイッチＳＷｃは、例えば、制御信号ＰＥＮが低レベルのときに、オンするように形成されてもよい。また、スイッチＳＷｃは、電源電圧が供給される電源線とノードＮＤｂとの間に配置されてもよい。
【００２６】
図２は、図１に示した制御部ＣＬＴの動作の一例を示している。なお、図２の“１”は、高レベルを示し、“０”は、低レベルを示している。また、図２の“−”は、制御信号ＣＮＴｃのレベルが制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮに影響を与えないことを示している。なお、図２の備考欄に、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮにより設定される兼用端子ＰＡＤおよびノードＮＤｂの状態を示している。
【００２７】
図２の例では、兼用端子ＰＡＤは、制御信号ＤＯＥＮが“１”のとき、デジタル回路の出力端子として使用され、制御信号ＤＩＥＮが“１”のとき、デジタル回路の入力端子として使用される。また、兼用端子ＰＡＤは、制御信号ＡＥＮが“１”のとき、アナログ回路の端子（例えば、図４に示すＡ／Ｄ変換回路ＡＤＣの入力端子ＡＤＩＮ）として使用される。以下、デジタル回路の入力端子、デジタル回路の出力端子およびアナログ回路の端子をデジタル入力端子、デジタル出力端子およびアナログ端子ともそれぞれ称する。
【００２８】
制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃに応じた制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮを出力する。例えば、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃが全て“０”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、それぞれ“０”、“１”、“０”、“１”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、それぞれオフ、オフ、オンに設定され、兼用端子ＰＡＤは、デジタル入力端子として使用可能な状態に設定される（図２の状態１）。
【００２９】
すなわち、状態１では、兼用端子ＰＡＤは、デジタル入力端子として使用可能な状態に設定され、ノードＮＤｂは、接地電圧にプルダウンされる。状態１では、ノードＮＤｂが接地電圧にプルダウンされているため、電源電圧（または、接地電圧）の範囲を超える過大電圧の雑音等が兼用端子ＰＡＤに入力されたときにも、スイッチＳＷｂは、オフ状態に維持される。
【００３０】
例えば、兼用端子ＰＡＤに入力された雑音等によりスイッチＳＷａが誤動作（オフ状態から弱いオン状態に変化）したときにも、スイッチＳＷｂは、オフ状態に維持される。これにより、アナログスイッチ回路ＡＳＷＣのノードＮＤａ、ＮＤｃ間は、オフ状態に維持される。すなわち、この実施形態では、兼用端子ＰＡＤをデジタル入力端子として使用するとき、図２の状態１に設定することにより、兼用端子ＰＡＤの雑音等がノードＮＤｃに接続されたアナログ回路に伝達することを防止できる。
【００３１】
制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃがそれぞれ“０”、“０”、“１”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、それぞれ“０”、“１”、“１”、“０”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、それぞれオフ、オフ、オンに設定され、兼用端子ＰＡＤは、デジタル出力端子として使用可能な状態に設定される（図２の状態２）。
【００３２】
すなわち、状態２では、兼用端子ＰＡＤは、デジタル出力端子として使用可能な状態に設定され、ノードＮＤｂは、接地電圧にプルダウンされる。状態２では、ノードＮＤｂが接地電圧にプルダウンされているため、雑音等が兼用端子ＰＡＤに入力されたときにも、スイッチＳＷｂは、オフ状態に維持される。したがって、この実施形態では、兼用端子ＰＡＤをデジタル出力端子として使用するとき、図２の状態２に設定することにより、兼用端子ＰＡＤの雑音等がノードＮＤｃに接続されたアナログ回路に伝達することを防止できる。
【００３３】
制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃがそれぞれ“０”、“１”、“０”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、それぞれ“０”、“０”、“０”、“１”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、全てオフに設定され、兼用端子ＰＡＤは、デジタル入力端子として使用可能な状態に設定される（図２の状態３）。すなわち、状態３では、兼用端子ＰＡＤは、デジタル入力端子として使用可能な状態に設定され、ノードＮＤｂは、フローティングに設定される。
【００３４】
状態３では、ノードＮＤｂがフローティングに設定されているため、スイッチＳＷｃ（ｎＭＯＳトランジスタＭＮｃ）に流れるリーク電流が低減する。例えば、電源電圧（または、接地電圧）の範囲を超える過大電圧が兼用端子ＰＡＤに入力される可能性がないときには、ノードＮＤｂがフローティングに設定されていても、スイッチＳＷａが誤動作する可能性は低い。
【００３５】
したがって、この実施形態では、例えば、過大電圧が兼用端子ＰＡＤに入力される可能性がないときには、図２の状態３に設定することにより、兼用端子ＰＡＤの雑音等がノードＮＤｃに接続されたアナログ回路に伝達することを防止しつつ、リーク電流を低減できる。すなわち、この実施形態では、兼用端子ＰＡＤをデジタル入力端子として使用するときにも、図２の状態３に設定することにより、リーク電流を低減できる。
【００３６】
制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃがそれぞれ“０”、“１”、“１”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、それぞれ“０”、“０”、“１”、“０”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、全てオフに設定され、兼用端子ＰＡＤは、デジタル出力端子として使用可能な状態に設定される（図２の状態４）。すなわち、状態４では、兼用端子ＰＡＤは、デジタル出力端子として使用可能な状態に設定され、ノードＮＤｂは、フローティングに設定される。状態４では、ノードＮＤｂがフローティングに設定されているため、スイッチＳＷｃに流れるリーク電流が低減する。
【００３７】
したがって、この実施形態では、例えば、過大電圧が兼用端子ＰＡＤに入力される可能性がないときには、図２の状態４に設定することにより、兼用端子ＰＡＤの雑音等がノードＮＤｃに接続されたアナログ回路に伝達することを防止しつつ、リーク電流を低減できる。すなわち、この実施形態では、兼用端子ＰＡＤをデジタル出力端子として使用するときにも、図２の状態４に設定することにより、リーク電流を低減できる。
【００３８】
制御信号ＣＮＴａ、ＣＮＴｂがそれぞれ“１”、“０”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、全て“０”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、全てオフに設定され、兼用端子ＰＡＤは、デジタル回路に使用されない状態に設定される（図２の状態５）。すなわち、状態５では、兼用端子ＰＡＤは、未使用（アナログ回路およびデジタル回路のいずれにも使用されない状態）に設定され、ノードＮＤｂは、フローティングに設定される。状態５では、ノードＮＤｂがフローティングに設定されているため、スイッチＳＷｃに流れるリーク電流が低減する。したがって、この実施形態では、兼用端子ＰＡＤが使用されないとき、図２の状態５に設定することにより、リーク電流を低減できる。
【００３９】
制御信号ＣＮＴａ、ＣＮＴｂの両方が“１”のとき、制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮは、それぞれ“１”、“０”、“０”、“０”である。これにより、スイッチＳＷａ、ＳＷｂ、ＳＷｃは、それぞれオン、オン、オフに設定され、兼用端子ＰＡＤは、デジタル回路に使用されない状態に設定される（図２の状態６）。すなわち、状態６では、兼用端子ＰＡＤは、アナログ端子として使用可能な状態に設定され、ノードＮＤｂは、フローティングに設定される。状態６では、ノードＮＤｂがフローティングに設定されているため、例えば、兼用端子ＰＡＤに入力されたアナログ信号は、スイッチＳＷａ、ＳＷｂを介して、アナログ回路の入力端子に正しく伝達される。
【００４０】
このように、図２の例では、制御信号ＣＮＴａ、ＣＮＴｂは、制御信号ＡＥＮ、ＰＥＮの生成に使用され、制御信号ＣＮＴａ、ＣＮＴｃは、制御信号ＤＯＥＮ、ＤＩＥＮの生成に使用される。すなわち、制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂの組み合わせに基づいて、スイッチＳＷａ、ＳＷｂ、ＳＷｃを制御する。
【００４１】
なお、制御部ＣＬＴの動作は、この例に限定されない。例えば、制御部ＣＬＴは、制御信号ＣＮＴａが“１”のときに、兼用端子ＰＡＤをデジタル回路の端子として使用可能な状態に設定してもよい。また、制御部ＣＬＴは、制御信号ＣＮＴｃが“１”のときに、兼用端子ＰＡＤをデジタル入力端子として使用可能な状態に設定してもよい。あるいは、制御部ＣＬＴは、制御信号ＣＮＴａ、ＣＮＴｂの代わりに、制御信号ＣＮＴａ、ＣＮＴｃを用いて制御信号ＡＥＮ、ＰＥＮを生成してもよい。すなわち、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃの組み合わせと制御信号ＡＥＮ、ＰＥＮ、ＤＯＥＮ、ＤＩＥＮの組み合わせの関係は、この例に限定されない。
【００４２】
また、制御部ＣＬＴは、兼用端子ＰＡＤが未使用のとき、スイッチＳＷｃをオンにする設定とスイッチＳＷｃをオフにする設定とを選択可能にしてもよい。例えば、制御部ＣＬＴは、兼用端子ＰＡＤが未使用のとき、制御信号ＣＮＴｃのレベルに基づいて、スイッチＳＷｃをオンおよびオフのいずれかに設定してもよい。
【００４３】
あるいは、制御部ＣＬＴは、例えば、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃのうちの制御信号ＣＮＴａ、ＣＮＴｂのみを受け、制御信号ＤＯＥＮ、ＤＩＥＮを生成せずに、制御信号ＡＥＮ、ＰＥＮのみを生成してもよい。例えば、デジタル入力端子とデジタル出力端子との切り替えがアナログスイッチ回路ＡＳＷＣ以外のモジュールで制御されるとき、制御部ＣＬＴは、制御信号ＤＯＥＮ、ＤＩＥＮを生成しなくてもよい。兼用端子ＰＡＤがデジタル回路で使用されるか否かは、例えば、制御信号ＣＮＴａに基づいて判断される。また、例えば、兼用端子ＰＡＤがデジタル入力端子とアナログ端子とに兼用されるとき、図２の状態２および状態４の設定は、不要である。兼用端子ＰＡＤがデジタル出力端子とアナログ端子とに兼用されるとき、図２の状態１および状態３の設定は、不要である。
【００４４】
図３は、図１に示したアナログスイッチ回路ＡＳＷＣを有するマルチプレクサ回路ＭＰＸの要部の一例を示している。なお、図３は、マルチプレクサ回路ＭＰＸのスイッチ回路ブロックＢＬＫの一例を示している。
【００４５】
マルチプレクサ回路ＭＰＸは、例えば、複数の兼用端子ＰＡＤに対応してそれぞれ設けられた複数のスイッチ回路ブロックＢＬＫを有している。例えば、複数のスイッチ回路ブロックＢＬＫのノードＮＤａは、複数の兼用端子ＰＡＤにそれぞれ接続される。また、複数のスイッチ回路ブロックＢＬＫのノードＮＤｃは、例えば、共通のアナログ回路に接続される。なお、図３では、図を見やすくするために、１つのスイッチ回路ブロックＢＬＫを示し、他のスイッチ回路ブロックＢＬＫの記載を省略している。
【００４６】
スイッチ回路ブロックＢＬＫは、アナログスイッチ回路ＡＳＷＣ、スリーステートバッファＴＳＢおよびアンド回路ＡＮＤｂを有している。アナログスイッチ回路ＡＳＷＣは、図２で説明したように、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃに応じて、兼用端子ＰＡＤおよびノードＮＤｂの状態を設定する。例えば、アナログスイッチ回路ＡＳＷＣの制御部ＣＬＴは、アンド回路ＡＮＤａ、ノア回路ＮＯＲａ、ＮＯＲｂ、ＮＯＲｃおよびインバータＩＮＶｂを有している。
【００４７】
アンド回路ＡＮＤａは、制御信号ＣＮＴａ、ＣＮＴｂを受け、制御信号ＣＮＴａと制御信号ＣＮＴｂとの論理積結果（制御信号ＡＥＮ）をインバータＩＮＶａおよびｎＭＯＳトランジスタＭＮａ、ＭＮｂのゲートに出力する。ノア回路ＮＯＲａは、制御信号ＣＮＴａ、ＣＮＴｂを受け、制御信号ＣＮＴａと制御信号ＣＮＴｂとの否定論理和結果（制御信号ＰＥＮ）をｎＭＯＳトランジスタＭＮｃのゲートに出力する。
【００４８】
インバータＩＮＶｂは、制御信号ＣＮＴｃを受け、制御信号ＣＮＴｃの反転信号をノア回路ＮＯＲｂに出力する。ノア回路ＮＯＲｂは、制御信号ＣＮＴａおよびインバータＩＮＶｂの出力（制御信号ＣＮＴｃの反転信号）を受け、制御信号ＣＮＴａと制御信号ＣＮＴｃの反転信号との否定論理和結果（制御信号ＤＯＥＮ）をスリーステートバッファＴＳＢに出力する。ノア回路ＮＯＲｃは、制御信号ＣＮＴａ、ＣＮＴｃを受け、制御信号ＣＮＴａと制御信号ＣＮＴｃとの否定論理和結果（制御信号ＤＩＥＮ）をアンド回路ＡＮＤｂに出力する。
【００４９】
スリーステートバッファＴＳＢは、制御部ＣＬＴから受けた制御信号ＤＯＥＮが低レベルのとき、出力（兼用端子ＰＡＤ、ノードＮＤａ）をハイインピーダンス状態に設定する。すなわち、兼用端子ＰＡＤは、制御信号ＤＯＥＮが低レベルのときには、デジタル出力端子として使用されない。
【００５０】
なお、スリーステートバッファＴＳＢは、制御信号ＤＯＥＮが高レベルのとき、デジタル出力信号ＤＯを兼用端子ＰＡＤにそのまま出力する。デジタル出力信号ＤＯは、例えば、デジタル回路から出力される信号である。すなわち、兼用端子ＰＡＤは、制御信号ＤＯＥＮが高レベルのとき、デジタル出力端子として使用可能な状態に設定される。
【００５１】
したがって、スリーステートバッファＴＳＢは、ノードＮＤａとデジタル回路の出力ノードとの間に配置され、出力オン状態と出力オフ状態とのいずれかに設定されるスイッチとして機能する。なお、出力オン状態は、デジタル回路の出力信号（デジタル出力信号ＤＯ）を兼用端子ＰＡＤに伝達可能な状態である。また、出力オフ状態は、デジタル出力信号ＤＯを兼用端子ＰＡＤに伝達しない状態である。
【００５２】
アンド回路ＡＮＤｂは、制御部ＣＬＴから受けた制御信号ＤＩＥＮと兼用端子ＰＡＤを介して受けるデジタル信号との論理積結果（デジタル入力信号ＤＩ）を出力する。したがって、制御信号ＤＩＥＮが低レベルのとき、アンド回路ＡＮＤｂから出力されるデジタル入力信号ＤＩは、兼用端子ＰＡＤのレベルに拘わらず、低レベルである。これにより、兼用端子ＰＡＤと内部回路との接続が遮断され、バスコンフリクトが抑制される。すなわち、兼用端子ＰＡＤは、制御信号ＤＩＥＮが低レベルのときには、デジタル入力端子として使用されない。
【００５３】
なお、アンド回路ＡＮＤｂは、制御信号ＤＩＥＮが高レベルのとき、兼用端子ＰＡＤに入力されるデジタル信号をデジタル入力信号ＤＩとして、そのまま出力する。デジタル入力信号ＤＩは、例えば、デジタル回路が受ける信号である。すなわち、兼用端子ＰＡＤは、制御信号ＤＩＥＮが高レベルのとき、デジタル入力端子として使用可能な状態に設定される。
【００５４】
したがって、アンド回路ＡＮＤｂは、ノードＮＤａとデジタル回路の入力ノードとの間に配置され、入力オン状態と入力オフ状態とのいずれかに設定されるスイッチとして機能する。なお、入力オン状態は、兼用端子ＰＡＤに入力される入力デジタル信号をデジタル回路の入力ノードに伝達可能な状態である。また、入力オフ状態は、兼用端子ＰＡＤに入力される入力デジタル信号をデジタル回路の入力ノードに伝達しない状態である。
【００５５】
このように、制御部ＣＬＴは、スイッチＳＷａ、ＳＷｂ、ＳＷｃ、スリーステートバッファＴＳＢおよびアンド回路ＡＮＤｂを制御する。例えば、兼用端子ＰＡＤがアナログ回路およびデジタル回路のいずれにも使用されないとき（図２の状態５）、スイッチＳＷａ、ＳＷｂ、ＳＷｃはオフに設定され、スリーステートバッファＴＳＢは出力オフ状態に設定され、アンド回路ＡＮＤｂは入力オフ状態に設定される。
【００５６】
また、例えば、兼用端子ＰＡＤがアナログ回路に使用されるとき（図２の状態６）、スイッチＳＷａ、ＳＷｂ、ＳＷｃはそれぞれオン、オン、オフに設定され、スリーステートバッファＴＳＢは出力オフ状態に設定され、アンド回路ＡＮＤｂは入力オフ状態に設定される。
【００５７】
そして、兼用端子ＰＡＤがデジタル回路の出力端子に使用されるとき（図２の状態２、状態４）、スイッチＳＷａ、ＳＷｂはオフに設定され、スリーステートバッファＴＳＢは出力オン状態に設定され、アンド回路ＡＮＤｂは入力オフ状態に設定される。なお、スイッチＳＷｃはオンおよびオフのいずれかに設定される。
【００５８】
兼用端子ＰＡＤがデジタル回路の入力端子に使用されるとき（図２の状態１、状態２）、スイッチＳＷａ、ＳＷｂはオフに設定され、スリーステートバッファＴＳＢは出力オフ状態に設定され、アンド回路ＡＮＤｂは入力オン状態に設定される。なお、スイッチＳＷｃはオンおよびオフのいずれかに設定される。
【００５９】
このように、スイッチ回路ブロックＢＬＫは、制御信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃに基づいて、兼用端子ＰＡＤの用途（接続先）を切り替える。なお、スイッチ回路ブロックＢＬＫの構成は、この例に限定されない。例えば、スイッチ回路ブロックＢＬＫは、制御信号ＤＩＥＮにより制御されるスリーステートバッファをアンド回路ＡＮＤｂの代わりに有してもよい。
【００６０】
図４は、図３に示したマルチプレクサ回路ＭＰＸを有する集積回路の一例を示している。集積回路は、例えば、マイクロコントローラである。例えば、集積回路は、マルチプレクサ回路ＭＰＸ、Ａ／Ｄ変換（アナログ／デジタル変換）回路ＡＤＣ、デコーダＤＥＣおよび中央処理装置ＣＰＵを有している。
【００６１】
例えば、Ａ／Ｄ変換（アナログ／デジタル変換）回路ＡＤＣは、アナログ回路であり、デコーダＤＥＣおよび中央処理装置ＣＰＵは、デジタル回路の少なくとも一部を形成する。マルチプレクサ回路ＭＰＸ、Ａ／Ｄ変換回路ＡＤＣ、デコーダＤＥＣおよび中央処理装置ＣＰＵは、例えば、バスＢＵＳに接続されている。したがって、図４の例では、バスＢＵＳは、デジタル回路の入力ノードに対応し、デコーダＤＥＣの出力端子は、デジタル回路の出力ノードに対応する。なお、集積回路の構成は、この例に限定されない。
【００６２】
マルチプレクサ回路ＭＰＸは、例えば、４つのスイッチ回路ブロックＢＬＫ（ＢＬＫ１−ＢＬＫ４）を有している。なお、スイッチ回路ブロックＢＬＫの数は、４つに限定されない。図４では、各スイッチ回路ブロックＢＬＫに対応する兼用端子ＰＡＤおよび信号ＣＮＴａ、ＣＮＴｂ、ＣＮＴｃ、ＤＩ、ＤＯには、スイッチ回路ブロックＢＬＫの符号の末尾の数字と同じ数字を、符号の末尾に付している。
【００６３】
例えば、兼用端子ＰＡＤ１は、スイッチ回路ブロックＢＬＫ１に接続される。そして、スイッチ回路ブロックＢＬＫ１は、制御信号ＣＮＴａ１、ＣＮＴｂ１、ＣＮＴｃ１に基づいて、兼用端子ＰＡＤ１の用途を設定する。デジタル入力信号ＤＯ１は、兼用端子ＰＡＤ１がデジタル回路の出力端子に使用されるとき、スイッチ回路ブロックＢＬＫ１を介して兼用端子ＰＡＤ１に出力される。また、スイッチ回路ブロックＢＬＫ１は、兼用端子ＰＡＤ１がデジタル回路の入力端子に使用されるとき、兼用端子ＰＡＤ１に入力されるデジタル入力信号をデジタル入力信号ＤＩ１としてデジタル回路に出力する。
【００６４】
スイッチ回路ブロックＢＬＫ１−ＢＬＫ４のノードＮＤｃは、Ａ／Ｄ変換回路ＡＤＣの入力端子ＡＤＩＮに接続される。すなわち、スイッチ回路ブロックＢＬＫ１−ＢＬＫ４のノードＮＤｃは、互いに接続される。例えば、兼用端子ＰＡＤ４に入力されるアナログ入力信号をＡ／Ｄ変換するとき、スイッチ回路ブロックＢＬＫ４は、図２の状態６に兼用端子ＰＡＤ４およびノードＮＤｂを設定する。これにより、Ａ／Ｄ変換回路ＡＤＣは、兼用端子ＰＡＤ４に入力されるアナログ入力信号を、スイッチ回路ブロックＢＬＫ４を介して入力端子ＡＤＩＮで受ける。なお、スイッチ回路ブロックＢＬＫ１−ＢＬＫ３は、図２の状態１−状態５のいずれかに兼用端子ＰＡＤおよびノードＮＤｂを設定する。
【００６５】
例えば、兼用端子ＰＡＤ１にデジタル出力信号ＤＯ１を伝達するとき、スイッチ回路ブロックＢＬＫ１は、図２の状態２および状態４のいずれかに兼用端子ＰＡＤ１およびノードＮＤｂを設定する。電源電圧（または、接地電圧）の範囲を超える過大電圧が兼用端子ＰＡＤ１に入力される可能性がないときには、スイッチ回路ブロックＢＬＫ１は、図２の状態４に兼用端子ＰＡＤ１およびノードＮＤｂを設定する。これにより、スイッチ回路ブロックＢＬＫ１のスイッチＳＷｃに流れるリーク電流を削減できる。
【００６６】
また、例えば、兼用端子ＰＡＤ２に入力されるデジタル信号をデジタル入力信号ＤＩ２としてバスＢＵＳに出力するとき、スイッチ回路ブロックＢＬＫ２は、図２の状態１および状態３のいずれかに兼用端子ＰＡＤ２およびノードＮＤｂを設定する。過大電圧が兼用端子ＰＡＤ２に入力される可能性がないときには、スイッチ回路ブロックＢＬＫ２は、図２の状態３に兼用端子ＰＡＤ２およびノードＮＤｂを設定する。これにより、スイッチ回路ブロックＢＬＫ２のスイッチＳＷｃに流れるリーク電流を削減できる。
【００６７】
また、例えば、兼用端子ＰＡＤ３が未使用のとき、スイッチ回路ブロックＢＬＫ３は、図２の状態５に兼用端子ＰＡＤ３およびノードＮＤｂを設定する。これにより、スイッチ回路ブロックＢＬＫ３のスイッチＳＷｃに流れるリーク電流を削減できる。
【００６８】
このように、マルチプレクサ回路ＭＰＸは、例えば、兼用端子ＰＡＤ１−ＰＡＤ３および各スイッチ回路ブロックＢＬＫ１−ＢＬＫ３のノードＮＤｂを図２の状態１−状態５のいずれかに設定する。これにより、この実施形態では、兼用端子ＰＡＤ１−ＰＡＤ３の雑音等がＡ／Ｄ変換回路の入力端子ＡＤＩＮに伝達することを防止できる。この結果、例えば、兼用端子ＰＡＤ４に入力されたアナログ信号は、スイッチ回路ブロックＢＬＫ４のスイッチＳＷａ、ＳＷｂを介して、Ａ／Ｄ変換回路の入力端子ＡＤＩＮに正しく伝達される。これにより、正しいＡ／Ｄ変換結果が得られる。このように、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。
【００６９】
Ａ／Ｄ変換回路ＡＤＣは、マルチプレクサ回路ＭＰＸから出力されたアナログ信号を入力端子ＡＤＩＮで受け、入力端子ＡＤＩＮで受けたアナログ信号をＡ／Ｄ変換する。Ａ／Ｄ変換回路ＡＤＣによりＡ／Ｄ変換されたデジタル信号は、Ａ／Ｄ変換回路ＡＤＣの出力端子ＡＤＯＵＴからバスＢＵＳに出力される。
【００７０】
中央処理装置ＣＰＵは、例えば、集積回路全体の動作を制御する。デコーダＤＥＣは、中央処理装置ＣＰＵ等により制御され、デジタル出力信号ＤＯ１−ＤＯ４、制御信号ＣＮＴａ１−ＣＮＴａ４、ＣＮＴｂ１−ＣＮＴｂ４、ＣＮＴｃ１−ＣＮＴｃ４をマルチプレクサ回路ＭＰＸに出力する。例えば、デコーダＤＥＣは、マルチプレクサ回路ＭＰＸに関する設定が格納された制御レジスタのレジスタ値をデコードし、制御信号ＣＮＴａ１−ＣＮＴａ４、ＣＮＴｂ１−ＣＮＴｂ４、ＣＮＴｃ１−ＣＮＴｃ４をマルチプレクサ回路ＭＰＸに出力する。
【００７１】
例えば、過大電圧が入力される可能性のない兼用端子ＰＡＤに接続されたスイッチ回路ブロックＢＬＫに関する設定では、集積回路を使用するユーザは、図２の状態３−状態６のいずれかが選択されるようなレジスタ値を、制御レジスタに設定する。これにより、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。
【００７２】
以上、この実施形態では、アナログスイッチ回路ＡＳＷＣは、制御信号ＣＮＴａ、ＣＮＴｂに応じて、オン／オフが制御されるスイッチＳＷａ、ＳＷｂ、ＳＷｃを有している。スイッチＳＷａ、ＳＷｂ間のノードＮＤｂは、スイッチＳＷｃのオフにより、フローティングに設定される。これにより、スイッチＳＷｃに流れるリーク電流を削減できる。この実施形態では、スイッチＳＷｃのオン／オフを制御信号ＣＮＴａ、ＣＮＴｂにより任意に制御できるため、例えば、過大電圧が兼用端子ＰＡＤに入力される可能性がないときには、兼用端子ＰＡＤの用途に拘わらず、スイッチＳＷｃをオフにできる。これにより、この実施形態では、外部端子の雑音の影響を抑制しつつ、リーク電流を低減できる。
【００７３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７４】
ＡＤＣ‥Ａ／Ｄ変換回路；ＡＮＤａ、ＡＮＤｂ‥アンド回路；ＡＳＷＣ‥アナログスイッチ回路；ＡＳＷＰ‥アナログスイッチ部；ＢＬＫ、ＢＬＫ１−ＢＬＫ４‥スイッチ回路ブロック；ＣＬＴ‥制御部；ＣＰＵ‥中央処理装置；ＤＥＣ‥デコーダ；ＩＮＶａ、ＩＮＶｂ‥インバータ；ＭＮａ、ＭＮｂ、ＭＮｃ‥ｎＭＯＳトランジスタ；ＭＰａ、ＭＰｂ‥ｐＭＯＳトランジスタ；ＭＰＸ‥マルチプレクサ回路；ＮＤａ、ＮＤｂ、ＮＤｃ‥ノード；ＮＯＲａ、ＮＯＲｂ、ＮＯＲｃ‥ノア回路；ＰＡＤ、ＰＡＤ１−ＰＡＤ４‥兼用端子；ＴＳＢ‥スリーステートバッファ
【図１】
2013021596.tif 000003
【図２】
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【図３】
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【図４】
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