(57)【要約】【課題】高耐圧トランジスタの低濃度不純物拡散層がコンタミネーションから保護されて、半導体装置の特性を安定化できるようにする。【解決手段】基板１の上に、ゲート絶縁膜３ａ及びゲート電極４ａを順次形成し、ゲート電極４ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に低濃度不純物拡散層５ａを形成する。続いて、ゲート電極４ａの上から該ゲート電極４ａの側方を通って低濃度不純物拡散層５ａの上の一部までを連続して覆うように不純物拡散抑制膜７ａを形成する。続いて、ゲート電極４ａ及び不純物拡散抑制膜７ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に、低濃度不純物拡散層５ａよりも不純物濃度が高い高濃度不純物拡散層８ａを形成する。その後に、不純物拡散抑制膜７ａを残存させた状態で基板１に対して加熱処理を行う。【選択図】図１
2013021030.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記ゲート電極をマスクとして前記基板に不純物注入を行うことにより、前記基板の上部における前記ゲート電極の側方に低濃度不純物拡散層を形成する工程（ｂ）と、
前記ゲート電極の上から該ゲート電極の側方を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程（ｃ）と、
前記ゲート電極及び不純物拡散抑制膜をマスクとして前記基板に不純物注入を行うことにより、前記基板の上部における前記ゲート電極の側方に、前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記不純物拡散抑制膜を残存させた状態で前記基板に対して加熱処理を行う工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）と（ｃ）との間に、前記ゲート電極の側面に側壁絶縁膜を形成する工程（ｆ）をさらに備え、
前記工程（ｄ）において、前記側壁絶縁膜をもマスクとして、前記基板に不純物注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｅ）よりも後に、前記高濃度不純物拡散層の上部をシリサイド化する工程（ｇ）をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）において、前記加熱処理はアッシング処理であり、
前記アッシング処理を、前記基板に高周波バイアスを印加することによって行うことを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
高耐圧である第１のトランジスタ、該第１のトランジスタよりも低耐圧である第２のトランジスタ、及び金属シリサイド層を含まない第３のトランジスタを有する半導体装置の製造方法であって、
基板の上における前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれに、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、前記各ゲート電極をマスクとして前記基板に不純物を注入することにより、前記基板の上部における前記各ゲート電極の側方に低濃度不純物拡散層を形成する工程（ｂ）と、
前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、前記各ゲート電極の側面に側壁絶縁膜を形成する工程（ｃ）と、
前記第１のトランジスタを形成する領域において、前記ゲート電極の上から前記側壁絶縁膜の上を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成すると共に、前記第３のトランジスタを形成する領域において、前記基板、ゲート電極及び側壁絶縁膜を覆うように金属シリサイド生成抑制膜を形成する工程（ｄ）と、
前記第１のトランジスタを形成する領域では、前記ゲート電極、側壁絶縁膜及び不純物拡散抑制膜をマスクとし、前記第２のトランジスタを形成する領域では、前記ゲート電極及び側壁絶縁膜をマスクとし、前記第３のトランジスタを形成する領域では、前記ゲート電極及び側壁絶縁膜をマスクとし且つ前記金属シリサイド生成抑制膜を貫通するように、前記基板にそれぞれ不純物を注入することにより、前記基板の上部における前記ゲート電極の側方に前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層をそれぞれ形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、前記不純物拡散抑制膜及び金属シリサイド生成抑制膜を残存させた状態で前記基板に対して加熱処理を行う工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のトランジスタを形成する領域において、前記高濃度不純物拡散層の上部をシリサイド化し、前記第２のトランジスタを形成する領域において、前記ゲート電極の上部及び高濃度不純物拡散層の上部をシリサイド化する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ａ）において、前記第１のトランジスタを形成する領域の前記ゲート絶縁膜を、前記第２のトランジスタを形成する領域の前記ゲート絶縁膜の膜厚よりも厚く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）において、前記第３のトランジスタを形成する領域の前記高濃度不純物拡散層を、その下面が前記第２のトランジスタを形成する領域の前記高濃度不純物拡散層の下面よりも上に位置するように形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｆ）において、前記加熱処理はアッシング処理であり、
前記アッシング処理を、前記基板に高周波バイアスを印加することによって行うことを特徴とする請求項５〜７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板の上に順次形成されたゲート絶縁膜及びゲート電極と、
前記基板の上部における前記ゲート電極の側方に形成された低濃度不純物拡散層と、
前記ゲート電極の上から該ゲート電極の側方を通って前記低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、
前記基板の上部における前記ゲート電極の側方に、基板面に平行な方向に前記ゲート電極と離間するように形成され、前記低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層とを備え、
前記不純物拡散抑制膜は、前記高濃度不純物拡散層を構成する不純物を含むことを特徴とする半導体装置。
【請求項１０】
前記ゲート電極の側面に形成された側壁絶縁膜をさらに備え、
前記高濃度不純物拡散層は、基板面に平行な方向に前記側壁絶縁膜と離間していることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記高濃度不純物拡散層の上部に形成された金属シリサイド層をさらに備えていることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
高耐圧である第１のトランジスタ、該第１のトランジスタよりも低耐圧である第２のトランジスタ、及び金属シリサイド層を含まない第３のトランジスタを有する半導体装置であって、
前記第１のトランジスタは、
基板の上に順次形成された第１のゲート絶縁膜及び第１のゲート電極と、
前記基板の上部における前記第１のゲート電極の側方に形成された第１の低濃度不純物拡散層と、
前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１のゲート電極の上から前記第１の側壁絶縁膜の上を通って前記第１の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、
前記基板の上部における前記第１のゲート電極の側方に、基板面に平行な方向に前記第１の側壁絶縁膜と離間するように形成され、前記第１の低濃度不純物拡散層よりも不純物濃度が高い第１の高濃度不純物拡散層と、
前記第１の高濃度不純物拡散層の上部に形成された第１の金属シリサイド層とを備え、
前記第２のトランジスタは、
前記基板の上に順次形成された第２のゲート絶縁膜及び第２のゲート電極と、
前記基板の上部における前記第２のゲート電極の側方に形成された第２の低濃度不純物拡散層と、
前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
前記基板の上部における前記第２の側壁絶縁膜の側方に形成され、前記第２の低濃度不純物拡散領域よりも不純物濃度が高い第２の高濃度不純物拡散領域と、
前記第２のゲート電極の上部及び前記第２の高濃度不純物拡散領域の上部に形成された第２の金属シリサイド層とを備え、
前記第３のトランジスタは、
前記基板の上に順次形成された第３のゲート絶縁膜及び第３のゲート電極と、
前記基板の上部における前記第３のゲート電極の側方に形成された第３の低濃度不純物拡散層と、
前記第３のゲート電極の側面に形成された第３の側壁絶縁膜と、
前記基板、ゲート電極及び第３の側壁絶縁膜を覆うように形成された金属シリサイド生成抑制膜と、
前記基板の上部における前記第３の側壁絶縁膜の側方に形成され、前記第３の低濃度不純物拡散層よりも不純物濃度が高い第３の高濃度不純物拡散層とを備え、
前記不純物拡散抑制膜と前記金属シリサイド生成抑制膜とは同一の材料からなり、
前記不純物拡散抑制膜は、前記第１の高濃度不純物拡散層を構成する不純物を含むことを特徴とする半導体装置。
【請求項１３】
前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第３の高濃度不純物拡散層の下面は、前記第２の高濃度不純物拡散層の下面よりも上に位置することを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記不純物拡散抑制膜が含む不純物は、ヒ素、リン及びホウ素のうちの少なくとも１つであることを特徴とする請求項９〜１４のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、オフセットゲート構造を有するトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高機能デバイスには、高耐圧特性を有する高耐圧トランジスタが多く用いられている。例えば、フラッシュメモリには、メモリセルにおけるデータの書込及び消去に必要な高電圧を供給する回路が必要であるため、高耐圧トランジスタが多く用いられている。近年、半導体装置の微細化に伴い、そのような高耐圧トランジスタの特性のばらつきを小さくすることが要求されている。
【０００３】
高耐圧特性を得るには、トランジスタにオフセットゲート構造を設けることが知られており、そのようなトランジスタの構成が、例えば特許文献１等に提示されている。
【０００４】
以下に、従来の高耐圧トランジスタについて図９を参照しながら説明する。
【０００５】
図９に示すように、従来の高耐圧トランジスタにおいて、基板１００の上にゲート絶縁膜１０１及びゲート電極１０２が順次形成されている。基板１００の上部で且つゲート電極１０２の一側方には第１拡散層１０３が形成されている。また、基板１００の上部で且つゲート電極１０２の第１拡散層１０３が形成された側と反対側には、ゲート電極１０２と離間するように第２拡散層１０４が形成されている。このように、ゲート端と、第２拡散層１０４であるソース・ドレイン（Ｓ／Ｄ）層とが離間しているオフセットゲート構造が形成されていることにより、高耐圧特性を有するトランジスタを得ることができる。
【０００６】
このような従来の高耐圧トランジスタを形成する方法について特許文献１に詳細な記載はないが、通常、基板の上部に低濃度不純物拡散層（ＬＤＤ層：lightly doped drain）を形成した後に、Ｓ／Ｄ層を形成するための不純物注入及びアッシングが行われる。具体的に想定される従来の高耐圧トランジスタの製造方法は、以下のように行われる。
【０００７】
まず、基板にウェルを形成した後に、基板の上にゲート絶縁膜及びゲート電極を順次形成し、ゲート電極をパターニングする。次に、基板の上部で且つゲート電極の側方に、不純物注入によりＬＤＤ層を形成する。その後に、ゲート電極の側方のオフセット領域となる部分にレジスト膜を形成し、レジスト膜をマスクとして基板の上部で且つゲート電極の側方に不純物注入を行い、Ｓ／Ｄ層を形成する。続いて、ＬＤＤ層の上にレジスト膜のみが形成された状態でアッシング処理を行う。これにより、オフセットゲート構造を有する従来の高耐圧トランジスタが完成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６２−０４５０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の高耐圧トランジスタの製造方法では、不純物注入により高濃度の不純物が基板に注入された後のアッシング処理により、高濃度の不純物が注入された基板から不純物が放出される。その不純物は、レジスト膜が灰化されて露出したＬＤＤ層に再注入されることにより、ＬＤＤ層はコンタミネーションの影響を受けることとなる。このコンタミネーションは、制御することが困難であり、製造ロット毎にばらつきが生じるため、製造ロット毎に高耐圧トランジスタの特性もばらつくという問題が生じる。
【００１０】
具体的に、耐圧、基板リーク電流及び駆動電流の特性がばらつくこととなり、これらの特性のばらつきは、素子の微細化が進行してゲート長及びオフセット長が縮小され、ＬＤＤ層の深さが浅くなるにつれて、半導体装置により大きい影響を与えることとなる。
【００１１】
そこで、本発明は前記の問題に鑑み、その目的は、高耐圧トランジスタの低濃度不純物拡散層をコンタミネーションから保護し、半導体装置の特性を安定化できるようにすることにある。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明は半導体装置の製造方法を、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程を含む構成とする。
【００１３】
具体的に、本発明に係る第１の半導体装置の製造方法は、基板の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、ゲート電極をマスクとして基板に不純物注入を行うことにより、基板の上部におけるゲート電極の側方に低濃度不純物拡散層を形成する工程（ｂ）と、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成する工程（ｃ）と、ゲート電極及び不純物拡散抑制膜をマスクとして基板に不純物注入を行うことにより、基板の上部におけるゲート電極の側方に、低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層を形成する工程（ｄ）と、工程（ｄ）よりも後に、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う工程（ｅ）とを備えている。
【００１４】
本発明の第１の半導体装置の製造方法によると、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成し、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う。このため、低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。
【００１５】
本発明の第１の半導体装置の製造方法は、工程（ｂ）と（ｃ）との間に、ゲート電極の側面に側壁絶縁膜を形成する工程（ｆ）をさらに備え、工程（ｄ）において、側壁絶縁膜をもマスクとして、基板に不純物注入を行ってもよい。
【００１６】
本発明の第１の半導体装置の製造方法は、工程（ｅ）よりも後に、高濃度不純物拡散層の上部をシリサイド化する工程（ｇ）をさらに備えていてもよい。
【００１７】
本発明の第１の半導体装置の製造方法において、工程（ｅ）の加熱処理はアッシング処理であり、アッシング処理を、基板に高周波バイアスを印加することによって行ってもよい。
【００１８】
本発明の第２の半導体装置の製造方法は、高耐圧である第１のトランジスタ、該第１のトランジスタよりも低耐圧である第２のトランジスタ、及び金属シリサイド層を含まない第３のトランジスタを有する半導体装置の製造方法を対象とし、基板の上における第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれに、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、各ゲート電極をマスクとして基板に不純物を注入することにより、基板の上部における各ゲート電極の側方に低濃度不純物拡散層を形成する工程（ｂ）と、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、各ゲート電極の側面に側壁絶縁膜を形成する工程（ｃ）と、第１のトランジスタを形成する領域において、ゲート電極の上から側壁絶縁膜の上を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成すると共に、第３のトランジスタを形成する領域において、基板、ゲート電極及び側壁絶縁膜を覆うように金属シリサイド生成抑制膜を形成する工程（ｄ）と、第１のトランジスタを形成する領域では、ゲート電極、側壁絶縁膜及び不純物拡散抑制膜をマスクとし、第２のトランジスタを形成する領域では、ゲート電極及び側壁絶縁膜をマスクとし、第３のトランジスタを形成する領域では、ゲート電極及び側壁絶縁膜をマスクとし且つ金属シリサイド生成抑制膜を貫通するように、基板にそれぞれ不純物を注入することにより、基板の上部におけるゲート電極の側方に低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層をそれぞれ形成する工程（ｅ）と、工程（ｅ）よりも後に、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを形成する領域のそれぞれにおいて、不純物拡散抑制膜及び金属シリサイド生成抑制膜を残存させた状態で基板に対して加熱処理を行う工程（ｆ）と、工程（ｆ）よりも後に、第１のトランジスタを形成する領域において、高濃度不純物拡散層の上部をシリサイド化し、第２のトランジスタを形成する領域において、ゲート電極の上部及び高濃度不純物拡散層の上部をシリサイド化する工程（ｇ）とを備えている。
【００１９】
本発明の第２の半導体装置の製造方法によると、第１のトランジスタを形成する領域において、ゲート電極の上から側壁絶縁膜の上を通って低濃度不純物拡散層の上の一部までを連続して覆うように不純物拡散抑制膜を形成し、不純物拡散抑制膜を残存させた状態で基板に対して加熱処理を行う。このため、低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。
【００２０】
本発明の第２の半導体装置の製造方法は、工程（ａ）において、第１のトランジスタを形成する領域のゲート絶縁膜を、第２のトランジスタを形成する領域のゲート絶縁膜の膜厚よりも厚く形成してもよい。
【００２１】
本発明の第２の半導体装置の製造方法は、第３のトランジスタを形成する領域の高濃度不純物拡散層を、その下面が第２のトランジスタを形成する領域の高濃度不純物拡散層の下面よりも上に位置するように形成してもよい。
【００２２】
本発明の第２の半導体装置の製造方法において、工程（ｆ）の加熱処理はアッシング処理であり、アッシング処理を、基板に高周波バイアスを印加することによって行ってもよい。
【００２３】
本発明の第１の半導体装置は、基板の上に順次形成されたゲート絶縁膜及びゲート電極と、基板の上部におけるゲート電極の側方に形成された低濃度不純物拡散層と、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、基板の上部におけるゲート電極の側方に、基板面に平行な方向にゲート電極と離間するように形成され、低濃度不純物拡散層よりも不純物濃度が高い高濃度不純物拡散層とを備え、不純物拡散抑制膜は、高濃度不純物拡散層を構成する不純物を含む。
【００２４】
本発明の第１の半導体装置によると、ゲート電極の上から該ゲート電極の側方を通って低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜を備えている。このため、不純物拡散抑制膜の下の低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。
【００２５】
本発明の第１の半導体装置は、ゲート電極の側面に形成された側壁絶縁膜をさらに備え、高濃度不純物拡散層は、基板面に平行な方向に側壁絶縁膜と離間していてもよい。
【００２６】
本発明の第１の半導体装置は、高濃度不純物拡散層の上部に形成された金属シリサイド層をさらに備えていてもよい。
【００２７】
本発明の第２の半導体装置は、高耐圧である第１のトランジスタ、該第１のトランジスタよりも低耐圧である第２のトランジスタ、及び金属シリサイド層を含まない第３のトランジスタを有する半導体装置を対象とし、第１のトランジスタは、基板の上に順次形成された第１のゲート絶縁膜及び第１のゲート電極と、基板の上部における第１のゲート電極の側方に形成された第１の低濃度不純物拡散層と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１のゲート電極の上から第１の側壁絶縁膜の上を通って第１の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜と、基板の上部における前記第１のゲート電極の側方に、基板面に平行な方向に第１の側壁絶縁膜と離間するように形成され、第１の低濃度不純物拡散層よりも不純物濃度が高い第１の高濃度不純物拡散層と、第１の高濃度不純物拡散層の上部に形成された第１の金属シリサイド層とを備え、第２のトランジスタは、基板の上に順次形成された第２のゲート絶縁膜及び第２のゲート電極と、基板の上部における第２のゲート電極の側方に形成された第２の低濃度不純物拡散層と、第２のゲート電極の側面に形成された第２の側壁絶縁膜と、基板の上部における第２の側壁絶縁膜の側方に形成され、第２の低濃度不純物拡散領域よりも不純物濃度が高い第２の高濃度不純物拡散領域と、第２のゲート電極の上部及び第２の高濃度不純物拡散領域の上部に形成された第２の金属シリサイド層とを備え、第３のトランジスタは、基板の上に順次形成された第３のゲート絶縁膜及び第３のゲート電極と、基板の上部における第３のゲート電極の側方に形成された第３の低濃度不純物拡散層と、第３のゲート電極の側面に形成された第３の側壁絶縁膜と、基板、ゲート電極及び第３の側壁絶縁膜を覆うように形成された金属シリサイド生成抑制膜と、基板の上部における第３の側壁絶縁膜の側方に形成され、第３の低濃度不純物拡散層よりも不純物濃度が高い第３の高濃度不純物拡散層とを備え、不純物拡散抑制膜と金属シリサイド生成抑制膜とは同一の材料からなり、不純物拡散抑制膜は、第１の高濃度不純物拡散層を構成する不純物を含む。
【００２８】
本発明の第２の半導体装置によると、第１のゲート電極の上から第１の側壁絶縁膜の上を通って第１の低濃度不純物拡散層の上の一部までを連続して覆うように形成された不純物拡散抑制膜を備えている。この、不純物拡散抑制膜の下の低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるので、半導体装置の特性を安定化することができる。
【００２９】
本発明の第２の半導体装置において、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚くてもよい。
【００３０】
本発明の第２の半導体装置において、第３の高濃度不純物拡散層の下面は、第２の高濃度不純物拡散層の下面よりも上に位置してもよい。
【００３１】
本発明の第２の半導体装置において、不純物拡散抑制膜が含む不純物は、ヒ素、リン及びホウ素のうちの少なくとも１つであってもよい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、高耐圧トランジスタの低濃度不純物拡散層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタをそれぞれ示し、（ａ）は高耐圧トランジスタを示す断面図であり、（ｂ）は低耐圧トランジスタを示す断面図であり、（ｃ）はＥＳＤ保護トランジスタを示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置に含まれるトランジスタの製造方法の一工程をそれぞれ示し、（ａ）は高耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｂ）は低耐圧トランジスタの製造方法の一工程を示す断面図であり、（ｃ）はＥＳＤ保護トランジスタの製造方法の一工程を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００３４】
本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００３５】
本実施形態の半導体装置は、図１（ａ）に示すオフセットゲート構造を有する第１のトランジスタであるｐＭＯＳ（p-channel MOS）構造を有する高耐圧トランジスタと、図１（ｂ）に示す第２のトランジスタであるｎＭＯＳ（n-channel MOS）構造を有する低耐圧トランジスタと、図１（ｃ）に示す金属シリサイド層を含まない第３のトランジスタであるｎＭＯＳ構造を有する静電気放電（electrostatic discharge：ＥＳＤ）保護トランジスタとを備えている。以下に、各トランジスタについて詳細に説明する。
【００３６】
図１（ａ）に示すように、本実施形態に係る半導体装置の高耐圧トランジスタにおいて、例えばｐ型である第１導電型の半導体基板１の上部に、例えばｎ型である第２導電型ウェル２が形成され、半導体基板１の上に、ゲート絶縁膜３ａ及びゲート電極４ａが順次形成されている。ゲート電極４ａの側面には、側壁絶縁膜６ａが形成されている。また、ゲート電極４ａの上の所定の位置から側壁絶縁膜６ａの上を通って半導体基板１の上の一部までを連続して覆うように不純物拡散抑制膜７ａが形成されている。図１（ａ）では、ゲート電極４ａの側方の一方にのみ不純物拡散抑制膜７が形成されているが、その両方に形成されていても構わない。半導体基板１の上部における側壁絶縁膜６ａの下、及び半導体基板１と接する不純物拡散抑制膜７ａの下には、例えばホウ素（Ｂ＋）等のｐ型不純物を含む低濃度不純物拡散層である第１導電型ＬＤＤ層５ａが形成されている。半導体基板１の上部における第１導電型ＬＤＤ層５ａのゲート電極４ａと反対側の側方には、第１導電型ＬＤＤ層５ａよりも高濃度のＢ＋等のｐ型不純物を含む高濃度不純物拡散層である第１導電型ソース・ドレイン（Ｓ／Ｄ）層８ａが形成されている。ここで、不純物拡散抑制膜７ａが形成されている側の第１導電型Ｓ／Ｄ層８ａは、ゲート電極４ａ及び側壁絶縁膜６ａから基板面に平行な方向に離間している。このようなオフセットゲート構造が設けられていることにより、高耐圧特性を有するトランジスタが得られる。第１導電型Ｓ／Ｄ層８ａの上部及びゲート電極の上部における不純物拡散抑制膜７ａと接していない領域には、金属シリサイド層９ａが形成されている。
【００３７】
図１（ｂ）に示すように、本実施形態に係る半導体装置の低耐圧トランジスタにおいて、第１導電型の半導体基板１の上部に、第１導電型ウェル２ｂが形成され、半導体基板１の上に、ゲート絶縁膜３ｂ及びゲート電極４ｂが順次形成されている。ゲート電極４ｂの側面には、側壁絶縁膜６ｂが形成されている。半導体基板１の上部における側壁絶縁膜６ｂの下には、例えばヒ素（Ａｓ＋）等のｎ型不純物を含む低濃度不純物拡散層である第２導電型ＬＤＤ層５ｂが形成されている。半導体基板１の上部における第２導電型ＬＤＤ層５ｂのゲート電極４ｂと反対側の側方には、第２導電型ＬＤＤ層５ｂよりも高濃度のＡｓ＋等のｎ型不純物を含む高濃度不純物拡散層である第２導電型Ｓ／Ｄ層８ｂが形成されている。第２導電型Ｓ／Ｄ層８ｂ及びゲート電極４ｂの上部には金属シリサイド層９ｂが形成されている。
【００３８】
図１（ｃ）に示すように、本実施形態に係る半導体装置のＥＳＤ保護トランジスタにおいて、第１導電型の半導体基板１の上部に、第１導電型ウェル２ｃが形成され、半導体基板１の上に、ゲート絶縁膜３ｃ及びゲート電極４ｃが順次形成されている。ゲート電極４ｃの側面には、側壁絶縁膜６ｃが形成されている。半導体基板１の上部における側壁絶縁膜６ｃの下には、例えばＡｓ＋等のｎ型不純物を含む低濃度不純物拡散層である第２導電型ＬＤＤ層５ｃが形成されている。半導体基板１の上部における第２導電型ＬＤＤ層５ｃのゲート電極４ｃと反対側の側方には、第２導電型ＬＤＤ層５ｃよりも高濃度のＡｓ＋等のｎ型不純物を含む高濃度不純物拡散層である第２導電型Ｓ／Ｄ層８ｃが形成されている。半導体基板１の上には、半導体基板１、ゲート電極４ｃ及び側壁絶縁膜６ｃを覆うように金属シリサイド生成抑制膜７ｃが形成されている。ここで、金属シリサイド生成抑制膜７ｃは、高耐圧トランジスタの不純物拡散抑制膜７ａと同一の材料からなる。また、第２導電型Ｓ／Ｄ層８ｃは、金属シリサイド生成抑制膜７ｃを介した不純物注入により形成されるため、第２導電型Ｓ／Ｄ層８ｃは、低耐圧トランジスタの第２導電型Ｓ／Ｄ層８ｂよりも半導体基板１の浅い領域に形成される。すなわち、第２導電型Ｓ／Ｄ層８ｃの下面は、低耐圧トランジスタの第２導電型Ｓ／Ｄ層８ｂの下面よりも上に位置する。
【００３９】
本実施形態に係る半導体装置の高耐圧トランジスタにおいて、第１導電型ＬＤＤ層５ａの上に位置する不純物拡散抑制膜７ａは、特にその表面側に、第１導電型Ｓ／Ｄ層８ａ及び第２導電型Ｓ／Ｄ層８ｂから飛散した、例えばＢ＋及びＡｓ＋等の不純物を含む。この不純物は、第１導電型Ｓ／Ｄ層８ａ及び第２導電型Ｓ／Ｄ層８ｂが形成された後に行われるアッシング処理により、第１導電型Ｓ／Ｄ層８ａ及び第２導電型Ｓ／Ｄ層８ｂから飛散する。すなわち、不純物拡散抑制膜７ａにより、第１導電型Ｓ／Ｄ層８ａ及び第２導電型Ｓ／Ｄ層８ｂから飛散した不純物による第１導電型ＬＤＤ層７ａのコンタミネーションが防止される。なお、Ｂ＋及びＡｓ＋の他に、Ｓ／Ｄ層を形成するための不純物注入にリン（Ｐ＋）等の不純物を用いた場合、不純物拡散抑制膜７ａは、Ｐ＋等の不純物を含むこととなる。
【００４０】
本発明の一実施形態に係る半導体装置によると、ＬＤＤ層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。
【００４１】
次に、本発明の一実施形態に係る半導体装置の製造方法について図２〜図８を参照しながら説明する。図２〜図８において、（ａ）はｐＭＯＳ構造を有する高耐圧トランジスタを形成する領域を示し、（ｂ）はｎＭＯＳ構造を有する低耐圧トランジスタを形成する領域を示し、（ｃ）はｎＭＯＳ構造を有するＥＳＤ保護トランジスタを形成する領域を示している。以下の説明において、各領域をそれぞれ（ａ）領域、（ｂ）領域及び（ｃ）領域として説明する。
【００４２】
まず、図２に示すように、例えばｐ型である第１導電型の半導体基板１の上部に、（ａ）領域では、例えばｎ型である第２導電型ウェル２ａを形成し、（ｂ）領域及び（ｃ）領域では、第１導電型ウェル２ｂ、２ｃをそれぞれ形成する。続いて、半導体基板１の上に、（ａ）領域では、膜厚が２０ｎｍ程度のゲート絶縁膜３ａを形成し、（ｂ）領域及び（ｃ）領域では、膜厚が３．５ｎｍ程度のゲート絶縁膜３ｂ、３ｃをそれぞれ形成し、それらの上に共通して膜厚が２００ｎｍ程度のゲート電極材料４を形成する。
【００４３】
次に、図３に示すように、（ａ）〜（ｃ）領域において、ゲート電極材料４をパターニングし、ゲート電極４ａ、４ｂ及び４ｃをそれぞれ形成する。ここで、（ａ）領域のゲート電極４ａのゲート長方向の寸法は、例えば７００ｎｍ程度であり、（ｂ）領域及び（ｃ）領域のゲート電極４ｂ、４ｃのゲート長方向の寸法は、例えば１８０ｎｍ程度である。
【００４４】
次に、図４に示すように、半導体基板１の上部におけるゲート電極４ａ、４ｂ及び４ｃのそれぞれの側方に、（ａ）領域では、例えばホウ素（Ｂ＋）イオンを注入することにより、低濃度不純物拡散層である第１導電型ＬＤＤ層５ａを形成し、（ｂ）領域及び（ｃ）領域では、例えばヒ素（Ａｓ＋）イオンを注入することにより、低濃度不純物拡散層である第２導電型ＬＤＤ層５ｂ、５ｃをそれぞれ形成する。ここで、（ａ）領域におけるＢ＋の注入量は、例えば１×１０１３／ｃｍ２オーダであり、（ｂ）領域及び（ｃ）領域におけるＡｓ＋の注入量は、例えば１×１０１４／ｃｍ２オーダである。
【００４５】
次に、図５に示すように、（ａ）〜（ｃ）の各領域において、エッチバック法等を用いてゲート電極４ａ、４ｂ及び４ｃのそれぞれの側面に膜厚が１００ｎｍ程度の側壁絶縁膜６ａ、６ｂ及び６ｃを形成する。
【００４６】
次に、図６に示すように、（ａ）領域において、ゲート電極４ａの所定の位置から側壁絶縁膜６ａの上を通って第１導電型ＬＤＤ層５ａの上の一部までを連続して覆うように、膜厚が３０ｎｍ程度の不純物拡散抑制膜７ａを形成する。これと共に、（ｃ）領域において、半導体基板１、ゲート電極４ｃ及び側壁絶縁膜６ｃを覆うように、膜厚が３０ｎｍ程度の金属シリサイド生成抑制膜７ｃを形成する。ここで、不純物拡散抑制膜７ａと金属シリサイド生成抑制膜７ｃとは、同一の材料を用いて形成されてもよい。なお、不純物拡散抑制膜７ａ及び金属シリサイド生成抑制膜７ｃは、ウェハの全面に堆積した後に、ウエットエッチング法等により選択的に除去して形成する。前記の領域の他に、後に金属シリサイド層を形成しない領域があれば、その領域の上にも金属シリサイド生成抑制膜７ｃを形成しても構わない。また、本実施形態において、（ａ）領域ではゲート電極４ａの側方の一方の第１導電型ＬＤＤ層５ａの上にのみ不純物拡散抑制膜７ａを形成したが、その両側の第１導電型ＬＤＤ層５ａの上に不純物拡散抑制膜７ａを形成しても構わない。
【００４７】
次に、図７に示すように、半導体基板１の上部におけるゲート電極４ａ、４ｂ及び４ｃのそれぞれの側方に、（ａ）領域では、高濃度不純物拡散層である第１導電型Ｓ／Ｄ層８ａを形成し、（ｂ）領域及び（ｃ）領域では、それぞれ高濃度不純物拡散層である第２導電型Ｓ／Ｄ層８ｂ、８ｃを形成する。
【００４８】
具体的に、（ａ）領域において、半導体基板１の上部におけるゲート電極４ａの側方に、ゲート電極４ａ、側壁絶縁膜６ａ、不純物拡散抑制膜７ａ及びその上に予め形成したレジスト膜をマスクとして不純物注入を行うことにより、側壁絶縁膜６ａの端部からゲート電極４ａと反対側に向かって、例えば約６００ｎｍのオフセット領域を設けて、第１導電型Ｓ／Ｄ層８ａを形成する。その不純物注入は、例えばＢ＋を用い、加速電圧３ｋｅＶで注入量を１×１０１５／ｃｍ２オーダとして行われる。（ｂ）領域では、半導体基板１の上部におけるゲート電極４ｂの側方に、ゲート電極４ｂ及び側壁絶縁膜６ｂをマスクとして不純物注入を行うことにより、第２導電型Ｓ／Ｄ層８ｂを形成する。その不純物注入は、例えばＡｓ＋を用い、加速電圧５０ｋｅＶで注入量を１×１０１５／ｃｍ２オーダとして行われる。（ｃ）領域では、半導体基板１の上部におけるゲート電極４ｃの側方に、ゲート電極４ｃ及び側壁絶縁膜６ｃをマスクとして不純物注入を行うことにより、第２導電型Ｓ／Ｄ層８ｃを形成する。その不純物注入は、例えばＡｓ＋を用い、加速電圧５０ｋｅＶで注入量を１×１０１５／ｃｍ２オーダとして行われる。なお、第２導電型Ｓ／Ｄ層８ｂ、８ｃの形成は、同一の不純物注入工程により行われ得る。また、（ｃ）領域の第２導電型Ｓ／Ｄ層８ｃの形成のための不純物注入は、金属シリサイド生成抑制膜７ｃを介して行われるため、必然的に（ｃ）領域の第２導電型Ｓ／Ｄ層８ｃは、（ｂ）領域の第２導電型Ｓ／Ｄ層８ｂよりも半導体基板１の浅い位置に形成される。すなわち、（ｃ）領域の第２導電型Ｓ／Ｄ層８ｃの下面は、（ｂ）領域の第２導電型Ｓ／Ｄ層８ｂの下面よりも上に位置し、例えば約３０ｎｍ以上、上に位置する。
【００４９】
各Ｓ／Ｄ層を形成した後に、基板に対して加熱処理を行う。この加熱処理はアッシング処理であり、半導体基板１の上のレジスト膜を除去する。このようなアッシング処理は、例えば高周波（radio frequency：ＲＦ）バイアスを半導体基板１に印加することによって行うことができる。アッシングの際に、第１導電型Ｓ／Ｄ層８ａ及び第２導電型Ｓ／Ｄ層８ｂから不純物が放出し、（ａ）領域の第１導電型ＬＤＤ層５ａが露出していると、第１導電型ＬＤＤ層５ａに再注入される。（ａ）領域の第１導電型ＬＤＤ層５ａの不純物濃度は比較的小さいため、第１導電型ＬＤＤ層５ａに不純物が再注入されると、コンタミネーションにより、高耐圧トランジスタの耐圧、基板リーク電流及び駆動電流の特性にばらつきが生じる。しかしながら、本実施形態においては、高耐圧トランジスタとなる（ａ）領域の第１導電型ＬＤＤ層５ａの上には不純物拡散抑制膜７ａが形成されているため、不純物が第１導電型ＬＤＤ層５ａに再注入されることはなく、高耐圧トランジスタの耐圧、基板リーク電流及び駆動電流の特性が安定する。
【００５０】
次に、図８に示すように、（ａ）領域では、不純物拡散抑制膜７ａが形成されずに露出している第１導電型Ｓ／Ｄ層８ａの上部及びゲート電極４ａの上部に、金属シリサイド層９ａを形成し、（ｂ）領域では、第２導電型Ｓ／Ｄ層８ｂの上部、及びゲート電極４ｂの上部に、金属シリサイド層９ｂを形成する。
【００５１】
以降の工程は周知であり、配線、層間絶縁膜及び保護絶縁膜等を形成して半導体装置を完成する。
【００５２】
本発明の一実施形態に係る半導体装置の製造方法によると、ＬＤＤ層がコンタミネーションから保護されて、該コンタミネーションによる耐圧、基板リーク電流及び駆動電流の特性のばらつきを防止できるため、半導体装置の特性を安定化することができる。また、上記の不純物拡散抑制膜は金属シリサイド生成抑制膜と共通の工程により形成されるため、不純物拡散抑制膜を形成するための新たな工程は発生せず、製造工程数の増加を防ぐことができる。
【００５３】
なお、本実施形態において、ｐＭＯＳ構造を有する高耐圧トランジスタ、ｎＭＯＳ構造を有する低耐圧トランジスタ及びｎＭＯＳ構造を有するＥＳＤ保護トランジスタが混在する半導体装置について説明したが、これらのトランジスタの導電型は前記の例示した導電型に限定されるものではなく、それらを逆の導電型にしても構わない。また、本発明に係る半導体装置は、少なくとも高耐圧トランジスタを含む半導体装置であればよい。さらに、金属シリサイド層を含まない非シリサイド系トランジスタとしてＥＳＤ保護トランジスタを例示して説明したが、これに限定されるものではなく、他の機能を有する非シリサイド系トランジスタを含んでも構わない。
【産業上の利用可能性】
【００５４】
本発明の半導体装置及びその製造方法は、半導体装置の特性を安定化でき、特に、オフセットゲート構造を有するトランジスタを含む半導体装置及びその製造方法等に有用である。
【符号の説明】
【００５５】
１  半導体基板
２ａ  （第１のトランジスタの）第２導電型ウェル
２ｂ  （第２のトランジスタの）第１導電型ウェル
２ｃ  （第３のトランジスタの）第１導電型ウェル
３ａ  （第１のトランジスタの）ゲート絶縁膜
３ｂ  （第２のトランジスタの）ゲート絶縁膜
３ｃ  （第３のトランジスタの）ゲート絶縁膜
４  ゲート電極材料
４ａ  （第１のトランジスタの）ゲート電極
４ｂ  （第２のトランジスタの）ゲート電極
４ｃ  （第３のトランジスタの）ゲート電極
５ａ  （第１のトランジスタの）第１導電型低濃度拡散（ＬＤＤ）層
５ｂ  （第２のトランジスタの）第２導電型低濃度拡散（ＬＤＤ）層
５ｃ  （第３のトランジスタの）第２導電型低濃度拡散（ＬＤＤ）層
６ａ  （第１のトランジスタの）側壁絶縁膜
６ｂ  （第２のトランジスタの）側壁絶縁膜
６ｃ  （第３のトランジスタの）側壁絶縁膜
７ａ  不純物拡散抑制膜
７ｃ  金属シリサイド生成抑制膜
８ａ  （第１のトランジスタの）第１導電型ソース・ドレイン（Ｓ／Ｄ）層
８ｂ  （第２のトランジスタの）第２導電型ソース・ドレイン（Ｓ／Ｄ）層
８ｃ  （第３のトランジスタの）第２導電型ソース・ドレイン（Ｓ／Ｄ）層
９ａ  （第１のトランジスタの）金属シリサイド層
９ｂ  （第２のトランジスタの）金属シリサイド層
９ｃ  （第３のトランジスタの）金属シリサイド層
【図１】
2013021030.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013021030.tif 000009
【図８】
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【図９】
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