(57)【要約】【課題】電気的特性を向上させることができる半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上に形成された複数の積層体の側面上に、上部の幅が下部の幅より大きい第１絶縁膜を形成する工程と、前記半導体基板上に犠牲膜を形成して、前記積層体間における前記第１絶縁膜の前記下部間にボイドを形成する工程と、前記犠牲膜における前記ボイドの上方の部分を除去するとともに、前記第１絶縁膜の前記上部を除去する工程と、前記犠牲膜を除去する工程と、前記積層体間にエアギャップを形成するように、前記半導体基板上に第２絶縁膜を形成する工程と、を備える。【選択図】図２
2013191700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の積層体の側面上に、上部の幅が下部の幅より大きい第１絶縁膜を形成する工程と、
前記積層体間における前記第１絶縁膜の前記下部間にボイドを形成するように、前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜における前記ボイドの上方の部分を除去するとともに、前記第１絶縁膜の前記上部を除去する工程と、
前記犠牲膜を除去する工程と、
前記積層体間にエアギャップを形成するように、前記半導体基板上に第２絶縁膜を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記積層体は、
前記半導体基板上に形成された導電層と、
前記導電層上に形成されたマスクと、
を有し、
前記ボイドの上端を、前記導電層の上面よりも下方とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記積層体間における前記犠牲膜の上面を前記ボイドの上端より上方となるように、前記犠牲膜に対してエッチングを行い、前記半導体基板上に形成された選択ゲートの側面上に、スペーサーを形成する工程をさらに備え、
前記犠牲膜を形成する工程は、前記選択ゲートを覆うように前記犠牲膜を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜の前記上部は、窒化シリコンを含むようにし、前記第１絶縁膜の前記下部は、酸化シリコンを含むようにする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜の前記上部をプラズマＣＶＤ法により形成する請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進んだ結果、配線間の絶縁膜により生じる容量が、半導体装置の電気的特性に悪影響を及ぼしつつある。半導体記憶装置においては、複数のメモリセルの間隔が狭くなり、ワード配線間の絶縁膜により生じる容量が、メモリセルへの書き込み動作に関わる電気的特性に悪影響を及ぼしつつある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５７９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電気的特性を向上させることができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体基板上に形成された複数の積層体の側面上に、上部の幅が下部の幅より大きい第１絶縁膜を形成する工程と、前記半導体基板上に犠牲膜を形成して、前記積層体間における前記第１絶縁膜の前記下部間にボイドを形成する工程と、前記犠牲膜における前記ボイドの上方の部分を除去するとともに、前記第１絶縁膜の前記上部を除去する工程と、前記犠牲膜を除去する工程と、前記積層体間にエアギャップを形成するように、前記半導体基板上に第２絶縁膜を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を例示する断面図である。
【図２】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図８】実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、実施形態に係る半導体装置を例示する断面図である。
図２（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図３（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図４は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【０００８】
図１に示すように、本実施形態に係る半導体装置１は、半導体基板１１を有する。半導体装置１は、例えば、フラッシュメモリである。半導体基板１１は、例えば、シリコン基板である。半導体基板１１上には、ゲート絶縁膜１２が設けられている。ゲート絶縁膜１２上には、一方向に延びる複数の積層体１７及び積層体１８が設けられている。積層体１８間に、複数の積層体１７が周期的に配置されている。積層体１７の間隔は、例えば、１９ｎｍ以下である。積層体の高さは、例えば、２００ｎｍ以下である。積層体１７間のアスペクト比は、例えば、１０以上である。積層体１７は、例えば、メモリセル積層体ＭＣとして用いられる。積層体１８は、例えば、選択ゲートＳＧとして用いられる。
【０００９】
積層体１７及び積層体１８は、導電層１３、絶縁膜１４、導電層１５及びシリサイド２６を含んでいる。導電層１３は、ゲート絶縁膜１２上に配置されている。導電層１３は、例えば、多結晶シリコンを含んでいる。積層体１７における導電層１３は、例えば、電荷蓄積層として用いられる。導電層１３上には、絶縁膜１４が配置されている。絶縁膜１４は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された積層膜（ＯＮＯ膜）である。積層体１７における絶縁層１４は、例えば、電極間絶縁膜として用いられる。
【００１０】
絶縁膜１４上には、導電層１５が配置されている。導電層１５は、例えば、多結晶シリコンを含んでいる。積層体１７における導電層１５は、例えば、制御ゲートＣＧとして用いられる。積層体１８における絶縁膜１４には、開口部１４ａが形成されている。開口部１４ａにおいて、導電層１３と導電層１５とは接続されている。導電層１５上には、シリサイド２６が設けられている。シリサイド２６は、例えば、ニッケルシリサイド（ＮｉＳｉ）を含んでいる。
【００１１】
積層体１８における積層体１７と反対側の半導体基板１１上には、一方向に延び、一方向に垂直な断面が逆台形状の絶縁膜２５が設けられている。絶縁膜２５は、例えば、ノンドープシリコンガラス（nondoped silicon glass：ＮＳＧ）膜を含んでいる。絶縁膜２５の上面は、シリサイド２６の上面より下方であり、導電層１５の上面より上方に位置している。絶縁膜２５の下部における側面及び下面は、絶縁膜２３に覆われている。絶縁膜２３は、例えば、シリコン酸化膜を含んでいる。ゲート絶縁膜１２における絶縁膜２５の直下域の部分は除去されている。絶縁膜２３は、半導体基板１１の上面に接している。
【００１２】
積層体１７及び積層体１８の側面上、並びに、積層体１７間、積層体１７と積層体１８との間及び積層体１８と絶縁膜２５との間のゲート絶縁膜１２上には、絶縁膜１９が設けられている。絶縁膜１９は、例えばシリコン酸化膜を含んでいる。絶縁膜１９の上端は、シリサイド２６の側面上に位置している。
【００１３】
積層体１７上、積層体１８上及び絶縁膜２５上、積層体１７における積層体１８側の側面上、積層体１８及び絶縁膜２５の側面上、並びに、積層体１７と積層体１８との間及び積層体１８と絶縁膜２５との間の絶縁膜１９上には、絶縁膜２７が設けられている。積層体１７上の絶縁膜２７は、積層体１７間上に延び、積層体１７間上において一体化している。絶縁膜２７は、例えば、シリコン酸化膜を含んでいる。
【００１４】
積層体１７間上における絶縁膜２７の直下域には、エアギャップ２８が形成されている。エアギャップ２８の上端は、絶縁膜２７によって閉じられている。絶縁膜２７上には、絶縁膜２９が設けられている。絶縁膜２９は、例えば、シリコン酸化膜を含んでいる。
積層体１７の直下域間及び積層体１７と積層体１８の直下域間における半導体基板１１には不純物領域３１ａが設けられ、積層体１８の直下域間における半導体基板１１には不純物領域３１ｂが設けられている。半導体装置１においては、図１に示す構成が繰り返し配置されている。
【００１５】
次に、本実施形態に係る半導体装置１の動作について説明する。
例えば、不純物領域３１ａを、ソース／ドレインとして共有させることにより、２つの積層体１８及び２つの積層体１８間に配置された複数の積層体１７は、直列に接続される。これにより、ＮＡＮＤストリングが形成される。ＮＡＮＤストリングの一端の不純物領域３１ｂをドレイン領域としてビット線に接続する。ＮＡＮＤストリングの他端の不純物領域３１ｂをソース領域としてソース線に接続する。積層体１７上のシリサイド２６にワード線を接続する。半導体基板１１はチャネルとして用いられる。
【００１６】
選択ゲートＳＧによって半導体基板１１に電流を流し、選択されたワード線ＷＬに電圧を印加することによって、電荷蓄積層への電荷の蓄積及び放出を制御する。これにより、メモリセルＭＣへの書き込み及び消去を行う。
【００１７】
次に、本実施形態に係る半導体装置１の製造方法について説明する。
図２（ａ）に示すように、半導体基板１１、例えば、シリコン基板上に、ゲート絶縁膜１２を形成する。そして、ゲート絶縁膜１２上に、導電層１３、例えば多結晶シリコン膜を形成する。その後、導電層１３上に、絶縁膜１４を形成する。絶縁膜１４を、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された積層膜とする。絶縁膜１４において、選択ゲートＳＧが形成される部分には、孔１４ａを形成する。
【００１８】
次に、絶縁膜１４上に導電層１５を形成する。選択ゲートＳＧが形成される部分においては、孔１４ａの部分で導電層１３及び導電層１５が接続される。その後、導電層１５上に、ハードマスク１６を形成する。ハードマスク１６を、半導体基板１１の面内において一方向に延びる部分を含むように形成する。
【００１９】
そして、ハードマスク１６をマスクとして導電層１５、絶縁膜１４及び導電層１３に対してエッチングを行い、複数の積層体１７及び積層体１８を形成する。積層体１７及び積層体１８は、導電層１３、絶縁膜１４、導電層１５及びハードマスク１６を含む。
【００２０】
次に、図２（ｂ）に示すように、積層体１７及び積層体１８を覆うように半導体基板１１上に絶縁膜（第１絶縁膜）１９を形成する。絶縁膜１９を、例えば、シリコン酸化膜とする。絶縁膜１９をプラズマＣＶＤ（chemical vapor deposition：化学気相成長）法により形成する。これにより、積層体１７及び積層体１８の上面上、積層体１７及び積層体１８の側面上、積層体１７間、積層体１８間及び積層体１７と積層体１８との間の半導体基板１１上に絶縁膜１９が形成される。
【００２１】
絶縁膜１９をオーバーハング（OverHang）形状に形成する。例えば、絶縁膜１９において、積層体１７及び積層体１８の上部における側面上の部分１９ａの幅を、積層体１７及び積層体１８の下部における側面上の部分１９ｂの幅よりも大きくする。すなわち、積層体１７間、積層体１８間及び積層体１７と積層体１８との間における上部の間隙を、下部の間隙よりも小さくなるように、絶縁膜１９を形成する。例えば、部分１９ａをハードマスク１６の側面上に形成する。
【００２２】
例えば、先ず、被覆性（カバレッジ）のよい条件で、積層体１７及び積層体１８の下部の側面上に絶縁膜１９ｂを形成する。その後、被覆性の劣る条件で、積層体１７及び積層体１８の上部の側面上に、絶縁膜１９ａを形成する。被覆性の劣る条件とは、例えば、反応律速の条件とすることであり、チャンバー内の圧力を下げたり、温度を高くしたりすることにより、積層体１７の上部付近で反応が起こるようにする。
【００２３】
次に、図２（ｃ）に示すように、積層体１７及び積層体１８上に、犠牲膜２０を例えばＣＶＤ法により形成する。犠牲膜２０を、例えば、シリコン窒化膜とする。積層体１７の間隔が小さいことに加えて、積層体１７の上部における側面上の部分１９ａの幅が大きいため、犠牲膜２０が部分１９ａの下方を埋め込めない。これにより、積層体１７間における部分１９ｂ間にボイド２１が形成される。すなわち、積層体１７の上部間の間隙が、積層体１７の下部間の間隙よりも小さいために、積層体１７間における部分１９ｂ間にボイド２１が形成される。ボイド２１の上端を、導電層１５の上面よりも下方となるように、犠牲膜２０の被覆性を制御する。
【００２４】
次に、図３（ａ）に示すように、犠牲膜２０に対して、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）法による異方性エッチングを行い、犠牲膜２０における積層体１７及び積層体１８の上方の部分、並びに、積層体１８間における積層体１８の側面上以外の部分を除去する。積層体１７間における犠牲膜２０の上面をボイド２１の上端より上方となるようにエッチングを行う。これにより、積層体１７間の部分、積層体１７と積層体１８との間の部分及び積層体１８間の積層体１８の側面上の部分に犠牲膜２０を残留させる。積層体１８間の積層体１８の側面上の部分をスペーサー２２という。そして、積層体１８間におけるスペーサー２２に挟まれた領域の絶縁膜１９及びゲート絶縁膜１２を除去する。
【００２５】
次に、図３（ｂ）に示すように、積層体１７、積層体１８を覆うように半導体基板１１上に絶縁膜２３、例えば、ＴＥＯＳガスを用いたシリコン酸化膜を形成する。その後、積層体１８間に絶縁膜２５、例えば、ノンドープシリケートガラス（ＮＳＧ）膜を埋め込む。その後、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法により、絶縁膜２５の平坦化を行い、ハードマスク１６を露出させる。
【００２６】
次に、図３（ｃ）に示すように、ＲＩＥ法により、絶縁膜２５、絶縁膜２３、スペーサー２２、犠牲膜２０、絶縁膜１９の上面を、導電層１５の上面より下方に位置させる。これにより、犠牲膜２０におけるボイド２１の上方の部分が除去されて、ボイド２１が露出する。また、絶縁膜１９の部分１９ａが除去される。このとき、ハードマスク１６を除去する。これにより、導電層１５の上部が露出する。
【００２７】
次に、図４に示すように、例えば、リン酸（Ｈ３ＰＯ４）によるウェットエッチングを行い、積層体１７間及び積層体１７と積層体１８との間に残留している犠牲膜２０並びにスペーサー２２を除去する。
【００２８】
次に、図１に示すように、導電層１５の上部をシリサイド化して、シリサイド２６を形成する。そして、例えば、プラズマＣＶＤ法により、積層体１７及び積層体１８を覆うように半導体基板１１上に絶縁膜（第２絶縁膜）２７を形成する。このとき、積層体１７間の間隔が狭いために、絶縁膜２７は、積層体１７間上を覆い、積層体１７間にエアギャップ２８が形成される。そして、例えば、ＡＬＤ法により、絶縁膜２７上に絶縁膜２９を形成する。
このようにして、図１に示すように、半導体装置１が製造される。
【００２９】
次に、本実施形態の効果について説明する。
本実施形態においては、積層体１７間にエアギャップ２８が形成されているので、積層体１７間に生じる容量を低下させることができる。これにより、半導体装置１の電気的特性を向上させることができる。
また、エアギャップ２８が形成される部分には、犠牲膜２０を埋め込まないで、ボイド２１を形成する。これにより、エアギャップ２８に犠牲膜２０が残留することがないので、半導体装置１の電気的特性を向上させることができる。
さらに、エアギャップ２８が形成される部分には、犠牲膜２０を埋め込まないで、ボイド２１を形成する。これにより、犠牲膜２０の除去が容易になる。よって、製造工程を短縮することができる。
【００３０】
なお、犠牲膜としては、シリコン窒化膜に限られない。シリコン酸化膜と選択比が取れれば、例えば、カーボン膜、ポーラスのシリコン酸化膜を用いてもよい。
また、半導体装置１としては、フラッシュメモリに限らない。磁気抵抗メモリ、強誘電体メモリも含む。
また、絶縁膜１９をプラズマＣＶＤ法により形成したが、これに限らない。被覆性の劣る条件であれば、例えば、スパッタ法を用いてもよいし、他の成膜方法を用いてもよい。さらに、上部１９ａと下部１９ｂとで、成膜方法を変えてもよい。
【００３１】
（変形例）
次に、変形例について説明する。
図５（ａ）及び（ｂ）は、実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
本変形例は、絶縁膜１９において、積層体１７及び積層体１８の上部における側面上の部分と、下部における側面上の部分とで、材料を変える製造方法の実施形態である。
【００３２】
先ず、前述の実施形態と同様に、図２（ａ）に示す工程を実施する。この工程については、説明を省略する。
次に、図５（ａ）に示すように、積層体１７及び積層体１８を覆うように半導体基板１１上に絶縁膜１９を形成する。絶縁膜１９を、例えば、シリコン酸化膜とする。絶縁膜１９を、例えば、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により形成する。これにより、積層体１７及び積層体１８の上面上、積層体１７及び積層体１８の側面上、並びに、積層体１７間、積層体１８間及び積層体１７と積層体１８との間における半導体基板１１上に絶縁膜１９が形成される。
【００３３】
絶縁膜１９の形成においては、前述の実施形態と異なり、積層体１７及び積層体１８の上部における側面上の部分１９ａの幅を、積層体１７及び積層体１８の下部における側面上の部分１９ｂの幅よりも大きくしない。部分１９ａの幅と、部分１９ｂの幅とを同じ幅とする。被覆性のよい条件で、絶縁膜１９を形成する。被覆性のよい条件とは、例えば、チャンバー内の圧力を上げたり、温度を低くしたりする。
【００３４】
次に、図５（ｂ）に示すように、積層体１８及び積層体１９の上部に、被覆性の劣る条件で、絶縁膜１９の部分１９ｃを形成する。部分１９ｃを、例えば、シリコン窒化膜とする。これにより、積層体１７及び積層体１８の上部における側面上の部分１９ｃの幅を、積層体１７及び積層体１８の下部における側面上の部分１９ｂの幅よりも大きくする。
【００３５】
次に、前述の実施形態と同様に、図２（ｃ）、図３（ａ）〜（ｃ）及び図４に示す工程を実施する。この工程については、説明を省略する。
このようにして、図１に示すように、半導体装置１が製造される。
【００３６】
本変形例においては、絶縁膜１９の部分１９ａ及び部分１９ｂと、部分１９ｃとの材料を変えることができる。これにより、絶縁膜１９と、絶縁膜１９の周囲の材料とのエッチングの選択比をとるようにすることができる。よって、絶縁膜１９の周囲の材料を設計するにあたって、材料選択の自由度をひろげることができる。本変形例における上記以外の構成及び効果は、前述の実施形態と同様である。
【００３７】
なお、本変形例においては、絶縁膜１９の部分１９ａ及び部分１９ｂと、部分１９ｃとの材料を変えたが、これに限らない。絶縁膜１９の部分１９ａ及び部分１９ｂと、部分１９ｃとを同じ材料、例えば、酸化シリコンを含むようにし、絶縁膜１９の部分１９ａ及び１９ｂと、部分１９ｃとの形成方法のみを変えてもよい。
【００３８】
（比較例）
図６（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図７（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図８は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
本比較例においては、ボイド２１を形成しない製造方法の例である。
【００３９】
先ず、前述の実施形態と同様に、図２（ａ）に示す工程を実施する。この工程については、説明を省略する。
次に、図６（ａ）に示すように、積層体１７及び積層体１８を覆うように半導体基板１１上に絶縁膜３０を形成する。絶縁膜３０を、例えば、シリコン酸化膜とする。絶縁膜３０を、例えば、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により形成する。これにより、積層体１７及び積層体１８の上面上、積層体１７及び積層体１８の側面上、並びに、積層体１７間、積層体１８間及び積層体１７と積層体１８との間における半導体基板１１上に絶縁膜３０が形成される。
【００４０】
絶縁膜３０の形成においては、前述の実施形態と異なり、積層体１７及び積層体１８の上部における側面上の部分３０ａの幅を、積層体１７及び積層体１８の下部における側面上の部分３０ｂの幅よりも大きくしない。例えば、部分３０ａの幅と、部分３０ｂの幅とを同じ幅とする。例えば、被覆性のよい条件で、絶縁膜３０を形成する。
【００４１】
次に、図６（ｂ）に示すように、例えばＣＶＤ法により、積層体１７間及び積層体１７と積層体１８との間を埋め込み、積層体１７及び積層体１８を覆うように、半導体基板１１上に犠牲膜２０を形成する。犠牲膜２０を、例えば、シリコン窒化膜とする。
【００４２】
次に、図６（ｃ）に示すように、犠牲膜２０に対して、例えば、ＲＩＥ法による異方性エッチングを行い、犠牲膜２０における積層体１７及び積層体１８の上方の部分、並びに、積層体１８間における積層体１８の側面上以外の部分を除去する。これにより、積層体１７間の部分、積層体１７と積層体１８との間の部分及び積層体１８間の積層体１８の側面上の部分に犠牲膜２０を残留させる。積層体１８の側面上の部分をスペーサー２２という。そして、積層体１８間におけるスペーサー２２に挟まれた領域の絶縁膜１９及びゲート絶縁膜１２を除去する。
【００４３】
次に、図７（ａ）に示すように、積層体１７、積層体１８を覆うように半導体基板１１上に絶縁膜２３、例えば、ＴＥＯＳガスを用いたシリコン酸化膜を形成する。その後、積層体１８間に絶縁膜２５、例えば、ノンドープシリケートガラス（ＮＳＧ）膜を埋め込む。その後、ＣＭＰ法により、絶縁膜２５の平坦化を行い、ハードマスク１６を露出させる。
【００４４】
次に、図７（ｂ）に示すように、ＲＩＥ法により、絶縁膜２５、絶縁膜２３、スペーサー２２、犠牲膜２０、絶縁膜３０の上面を、導電層１５の上面より下方に位置させる。このとき、ハードマスク１６を除去する。これにより、導電層１５の上部が露出する。
【００４５】
次に、図７（ｃ）に示すように、ウェットエッチングを行い、積層体１７間及び積層体１７と積層体１８との間に残留している犠牲膜２０並びにスペーサー２２を除去する。積層体１７の間隔が狭いために、積層体１７間に犠牲膜２０が残存することがある。
【００４６】
次に、図８に示すように、導電層１５の上部をシリサイド化して、シリサイド２６を形成する。そして、例えば、プラズマＣＶＤ法により、積層体１７及び積層体１８を覆うように半導体基板１１上に絶縁膜２７を形成する。このとき、積層体１７間の間隔が狭いために、絶縁膜２７は、積層体１７間を覆う。これにより、積層体１７間にエアギャップ２８が形成される。そして、例えば、ＡＬＤ法により、絶縁膜２７上に絶縁膜２９を形成する。
このようにして、半導体装置１０１が製造される。
【００４７】
本比較例においては、積層体１７間におけるエアギャップ２８の中に、犠牲膜２０が残存する場合がある。これにより、積層体１７間に生じる容量にバラツキが生じ、半導体装置１０１の電気的特性を劣化させる。
また、エアギャップ２８が形成される部分には、犠牲膜２０が埋め込まれる。よって、犠牲膜２０を除去する必要がある。したがって、積層体１７間に犠牲膜２０が残存しないように、十分にエッチングする必要があるので、製造工程を短縮することができない。
【００４８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４９】
１、１０１：半導体装置、１１：半導体基板、１２：ゲート絶縁膜、１３、１５：導電層、１４、１９、２３、２５、２６、２７、２９、３０：絶縁膜、１４ａ：開口部、１６：ハードマスク、１７、１８：積層体、１９ａ、１９ｂ、１９ｃ、３０ａ、３０ｂ：部分、２０：犠牲膜、２１：ボイド、２２：スペーサー、２６：シリサイド、２８：エアギャップ、３１ａ、３１ｂ：不純物領域、ＣＧ：制御ゲート、ＭＣ：メモリセル積層体、ＳＧ：選択ゲート、ＷＬ：ワード線
【図１】
2013191700.tif 000003
【図２】
2013191700.tif 000004
【図３】
2013191700.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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