(57)【要約】【課題】精度の高い周波数の発振信号を出力することが可能な発振回路を提供すること。【解決手段】本発明にかかる発振回路は、セット信号及びリセット信号に基づき出力信号Ｑ，ＱＢを生成するＲＳフリップフロップ１１と、コンデンサＣ１，Ｃ２を有し、出力信号Ｑ，ＱＢに基づきコンデンサＣ１，Ｃ２を相補的に充電又は放電する電荷充放電部１２と、コンデンサＣ１に蓄積された電荷に応じた第１電圧と、第１基準電圧（例えばＶｃｍｐ）と、を比較してセット信号を出力するコンパレータ１３と、コンデンサＣ２に蓄積された電荷に応じた第２電圧と、第１基準電圧（例えばＶｃｍｐ）と、を比較してリセット信号を出力するコンパレータ１４と、第１基準電圧及び第１電圧のそれぞれの電圧レベルが一致するタイミングと、第１基準電圧及び第２電圧のそれぞれの電圧レベルが一致するタイミングと、を出力信号Ｑ，ＱＢの周波数に応じて制御する制御部と、を備える。【選択図】図１
2013038744.tif 000002
【特許請求の範囲】
【請求項１】
セット信号及びリセット信号に基づき出力信号を生成するＲＳフリップフロップと、
第１及び第２コンデンサを有し、前記出力信号に基づき当該第１及び当該第２コンデンサを相補的に充電又は放電する電荷充放電部と、
前記第１コンデンサに蓄積された電荷に応じた第１電圧と、第１基準電圧と、を比較して前記セット信号を出力する第１コンパレータと、
前記第２コンデンサに蓄積された電荷に応じた第２電圧と、前記第１基準電圧と、を比較して前記リセット信号を出力する第２コンパレータと、
前記第１基準電圧及び前記第１電圧のそれぞれの電圧レベルが一致するタイミングと、前記第１基準電圧及び前記第２電圧のそれぞれの電圧レベルが一致するタイミングと、を前記出力信号の周波数に応じて制御する制御部と、を備えた発振回路。
【請求項２】
前記制御部は、前記出力信号の周波数に応じて前記第１基準電圧の電圧レベルを制御することを特徴とする請求項１に記載の発振回路。
【請求項３】
前記制御部は、前記出力信号の周波数の上昇に伴って前記第１基準電圧の電圧レベルを上昇させ、前記出力信号の周波数の低下に伴って前記第１基準電圧の電圧レベルを低下させることを特徴とする請求項１又は２に記載の発振回路。
【請求項４】
前記制御部は、
前記出力信号の周波数に応じた制御電圧を生成する制御電圧生成部と、
第２基準電圧と前記制御電圧との差分に応じた参照電圧を前記第１基準電圧として生成する電圧制御部と、を有する請求項１〜３のいずれか一項に記載の発振回路。
【請求項５】
前記電圧制御部は、積分回路であることを特徴とする請求項４に記載の発振回路。
【請求項６】
前記制御電圧生成部は、
一定の電流を流す第１定電流源回路と、
前記出力信号の周波数に応じた抵抗値を示すスイッチトキャパシタ抵抗と、を有し、
前記第１定電流源回路に流れる電流の電流値と、前記スイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧を生成することを特徴とする請求項４又は５に記載の発振回路。
【請求項７】
前記電荷充放電部は、
一定の電流を流す第２定電流源回路と、
前記第２定電流源回路と、前記第１及び前記第２コンデンサと、の間の導通状態、並びに、第１の電源と、前記第１及び前記第２コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有し、
前記電荷充放電部は、前記制御電圧生成部として、
前記第２定電流源回路に流れる電流の電流値と、前記スイッチ部と前記第１及び前記第２コンデンサとにより構成されるスイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧をさらに生成することを特徴とする請求項４又は５に記載の発振回路。
【請求項８】
前記制御部は、前記出力信号の周波数に応じて前記第１及び前記第２電圧のスルーレートを制御することを特徴とする請求項１に記載の発振回路。
【請求項９】
前記制御部は、前記出力信号の周波数の上昇に伴って前記第１及び前記第２電圧のスルーレートを小さくし、前記出力信号の周波数の低下に伴って前記第１及び前記第２電圧のスルーレートを大きくすることを特徴とする請求項１又は８に記載の発振回路。
【請求項１０】
前記制御部は、
前記出力信号の周波数に応じた制御電圧を生成する制御電圧生成部と、
前記第１基準電圧としての第２基準電圧と、前記制御電圧と、の差分に応じて前記第１及び前記第２電圧のスルーレートを制御する電圧制御部と、を有する請求項１、８及び９のいずれか一項に記載の発振回路。
【請求項１１】
前記電圧制御部は、積分回路であることを特徴とする請求項１０に記載の発振回路。
【請求項１２】
前記制御電圧生成部は、
一定の電流を流す第１定電流源回路と、
前記出力信号の周波数に応じた抵抗値を示すスイッチトキャパシタ抵抗と、を有し、
前記第１定電流源回路に流れる電流の電流値と、前記スイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧を生成することを特徴とする請求項１０又は１１に記載の発振回路。
【請求項１３】
前記電圧制御部は、前記第２基準電圧と前記制御電圧との差分に応じた参照電圧を生成し、
前記電荷充放電部は、
前記参照電圧に応じた電流を流す可変電流源回路と、
前記可変電流源回路と、前記第１及び前記第２コンデンサと、の間の導通状態、並びに、第１の電源と、前記第１及び前記第２コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有する請求項１０〜１２のいずれか一項に記載の発振回路。
【請求項１４】
前記電圧制御部は、前記第２基準電圧と前記制御電圧との差分に応じた参照電圧を生成し、
前記電荷充放電部は、
一定の電流を流す第２定電流源回路と、
前記第２定電流源回路と、前記第１及び前記第２コンデンサと、の間の導通状態、並びに、第１の電源と、前記第１及び前記第２コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有し、
前記第１及び前記第２コンデンサは、前記参照電圧に応じた容量値を示す可変コンデンサであることを特徴とする請求項１０〜１２のいずれか一項に記載の発振回路。
【請求項１５】
前記制御部は、
前記出力信号の周期に応じたパルス幅の電流制御信号を発生するパルス発生回路であって、
前記電荷充放電部は、
前記電流制御信号の論理値に応じた電流を選択的に流す可変電流源回路と、
前記可変電流源回路と、前記第１及び前記第２コンデンサと、の間の導通状態、並びに、第１の電源と、前記第１及び前記第２コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有する請求項１、８及び９のいずれか一項に記載の発振回路。
【請求項１６】
前記パルス発生回路は、
前記第１又は前記第２電圧の電圧レベルが前記第１基準電圧に達してから前記出力信号が論理値変化するまでの期間に応じた期間中、第１論理値の前記電流制御信号を発生し、当該期間以外では、第１論理値と異なる第２論理値の前記電流制御信号を発生することを特徴とする請求項１５に記載の発振回路。
【請求項１７】
前記パルス発生回路は、
前記第１又は前記第２電圧の電圧レベルが前記第１基準電圧に達してから前記出力信号が論理値変化するまでの期間と略同一の期間中、第１論理値の前記電流制御信号を発生し、当該期間以外では、第１論理値と異なる第２論理値の前記電流制御信号を発生することを特徴とする請求項１６に記載の発振回路。
【請求項１８】
前記可変電流源回路は、前記電流制御信号が第１論理値の場合、前記制御信号が第２論理値の場合よりも大きな電流を流すことを特徴とする請求項１６又は１７に記載の発振回路。
【請求項１９】
前記可変電流源回路は、前記電流制御信号が第１論理値の場合、前記制御信号が第２論理値の場合の略２倍の電流を流すことを特徴とする請求項１６又は１７に記載の発振回路。
【請求項２０】
前記第１基準電圧としての第２基準電圧を生成する基準電圧生成部をさらに備えた請求項１５〜１９のいずれか一項に記載の発振回路。
【請求項２１】
前記第２基準電圧を生成する基準電圧生成部をさらに備えた請求項４〜７、１０〜１４のいずれか一項に記載の発振回路。
【請求項２２】
前記基準電圧生成部は、
一定の電流を流す第３定電流源回路と、
前記第３定電流源回路に直列に接続された第１抵抗素子と、を有し、
前記第３定電流源回路に流れる電流の電流値と、前記第１抵抗素子の抵抗値、とによって決定される電圧レベルの前記第２基準電圧を生成することを特徴とする請求項２０又は２１に記載の発振回路。
【請求項２３】
前記第１抵抗素子は、外部からの制御信号に応じた抵抗値を示す可変抵抗素子であることを特徴とする請求項２２に記載の発振回路。
【請求項２４】
前記第１抵抗素子に直列に接続され、前記第１抵抗素子とは異なる温度依存性を有する第２抵抗素子をさらに有し、
前記第３定電流源回路に流れる電流の電流値と、前記第１及び前記第２抵抗素子のそれぞれの抵抗値、とによって決定される電圧レベルの前記第２基準電圧を生成することを特徴とする請求項２２に記載の発振回路。
【請求項２５】
前記第１及び前記第２抵抗素子は、外部からの制御信号に応じた抵抗値を示す可変抵抗素子であることを特徴とする請求項２４に記載の発振回路。
【請求項２６】
請求項１〜２５のいずれか一項に記載の発振回路と、
前記発振回路の前記出力信号と、フィードバック信号と、の位相差を検出する位相差検出部と、
前記位相差検出部の検出結果に応じた制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数のクロック信号を生成する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバック信号として生成する分周回路と、を備えたＰＬＬ。
【請求項２７】
前記出力信号をクロック信号として出力する請求項１〜２５のいずれか一項に記載の発振回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。
【請求項２８】
通常動作モードと停止モードとを切り替えるモード切替部と、
通常動作モードの場合に前記出力信号をクロック信号として出力し、停止モードの場合に固定電圧を出力する請求項１〜２５のいずれか一項に記載の発振回路と、
前記通常動作モードの場合に前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路及びそれを備えた半導体集積回路に関し、特に精度の高い周波数の発振信号を出力するのに適した発振回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、精度の高い周波数の発振信号を出力する発振回路が要求されている。関連する技術が特許文献１及び特許文献２に開示されている。
【０００３】
特許文献１に開示された発振回路は、第１及び第２のコンデンサと、第１及び第２の比較回路と、ＲＳフリップフロップ回路と、第１及び第２の充放電制御回路と、を備える。
【０００４】
第１及び第２のコンデンサは、定電流源が発生する電流によって充電又は放電される。第１の比較回路は、第１のコンデンサに蓄えられた電荷の量に応じた第１の電圧Ｖ１と、第１の基準電圧Ｖｓｔと、を比較し、第１の電圧Ｖ１が第１の基準電圧Ｖｓｔに達していることを示す第１の信号を出力する。第２の比較回路は、第２のコンデンサに蓄えられた電荷の量に応じた第２の電圧Ｖ２と、第２の基準電圧Ｖｓｔと、を比較し、第２の電圧Ｖ２が第２の基準電圧Ｖｓｔに達していることを示す第２の信号を出力する。
【０００５】
ＲＳフリップフロップ回路は、第１の信号と第２の信号のうちの一方によってセット状態にされ、他方によってリセット状態にされる。第１の充放電制御回路は、第１のコンデンサを、ＲＳフリップフロップ回路がセット状態のときに充電状態とし、ＲＳフリップフロップ回路がリセット状態のときに放電状態とする。第２の充放電制御回路は、第２のコンデンサを、ＲＳフリップフロップ回路がリセット状態のときに充電状態とし、ＲＳフリップフロップ回路がセット状態のときに放電状態とする。
【０００６】
それにより、この発振回路はノイズが発生しても安定した周波数の発振信号を出力している、と特許文献１には記載されている。
【０００７】
特許文献２に開示された発振回路は、発振器と、周波数電圧変換器と、差分検出器と、積分器と、を閉ループ状に接続して備える。発振器は、制御信号に応じた周波数で発振する出力信号を生成する。周波数電圧変換器は、出力信号の周波数に応じた電圧の検出信号を生成する。差分検出器は、検出信号と基準信号との差分を示す差分信号を生成する。積分器は、差分信号を積分することによって制御信号を生成する。
【０００８】
また、発振器は、制御信号の変化を緩和することによって緩和制御信号を生成する緩和信号生成回路と、緩和制御信号に応じた周波数で発振する出力信号を生成する出力信号生成回路と、を有する。
【０００９】
それにより、この発振回路は高周波数の出力信号を低消費電力で安定して精度良く生成する、と特許文献２には記載されている。なお、この発振回路は、消費電力の増大や周波数の精度の低減を抑制するため、コンパレータを用いることなく発振回路を構成している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２４３９２２号公報
【特許文献２】特開２００６−８６９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に開示された発振回路では、理想的には、第１の電圧Ｖ１が基準電圧Ｖｓｔに達すると同時に又は第２の電圧Ｖ２が基準電圧Ｖｓｔに達すると同時に、ＲＳフロップフロップ回路の出力信号がＬレベルからＨレベル又はＨレベルからＬレベルに変化する（以下、単に「論理値変化する」と称す）。しかしながら、実際には、ＲＳフリップフロップ回路の出力信号（発振信号）が論理値変化するのは、第１の電圧Ｖ１が基準電圧Ｖｓｔに達した時点又は第２の電圧Ｖ２が基準電圧Ｖｓｔに達した時点から、第１の比較回路、第２の比較回路及びＲＳフリップフロップ回路の動作遅延により生じた遅延時間Ｔｄを経過した後である。
【００１２】
そのため、関連する技術の発振回路では、温度や電源電圧の変動により遅延時間Ｔｄが変化すると、それに伴って発振信号の周波数が変動してしまうという問題があった。即ち、関連する技術の発振回路は、精度の高い周波数の発振信号を出力することができないという問題があった。
【課題を解決するための手段】
【００１３】
本発明にかかる発振回路は、セット信号及びリセット信号に基づき出力信号（発振信号）を生成するＲＳフリップフロップと、第１及び第２コンデンサを有し、前記出力信号に基づき当該第１及び当該第２コンデンサを相補的に充電又は放電する電荷充放電部と、前記第１コンデンサに蓄積された電荷に応じた第１電圧と、第１基準電圧と、を比較して前記セット信号を出力する第１コンパレータと、前記第２コンデンサに蓄積された電荷に応じた第２電圧と、前記第１基準電圧と、を比較して前記リセット信号を出力する第２コンパレータと、前記第１基準電圧及び前記第１電圧のそれぞれの電圧レベルが一致するタイミングと、前記第１基準電圧及び前記第２電圧のそれぞれの電圧レベルが一致するタイミングと、を前記出力信号の周波数に応じて制御する制御部と、を備える。
【００１４】
上述のような回路構成により、精度の高い周波数の発振信号を出力することができる。
【発明の効果】
【００１５】
本発明により、精度の高い周波数の発振信号を出力することが可能な発振回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１にかかる発振回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかる発振回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる発振回路の構成を示すブロック図である。
【図４】本発明の実施の形態２にかかる発振回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態３にかかる発振回路の構成を示すブロック図である。
【図６】本発明の実施の形態３にかかる発振回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態４にかかる発振回路の構成を示すブロック図である。
【図８】本発明の実施の形態５にかかる発振回路の構成を示すブロック図である。
【図９】本発明の実施の形態６にかかる発振回路の構成を示すブロック図である。
【図１０】本発明の実施の形態６にかかる基準電圧生成部に供給される制御信号を説明するための図である。
【図１１】本発明の実施の形態７にかかる発振回路の構成を示すブロック図である。
【図１２】本発明の実施の形態７にかかる基準電圧生成部に供給される制御信号を説明するための図である。
【図１３】本発明の実施の形態８にかかる発振回路の構成を示すブロック図である。
【図１４】本発明の実施の形態８にかかる発振回路の動作を示すタイミングチャートである。
【図１５】本発明の実施の形態９にかかる発振回路の構成を示すブロック図である。
【図１６】本発明の実施の形態１０にかかるパルス発生回路の構成を示すブロック図である。
【図１７】本発明の実施の形態１０にかかるＳＷ制御回路の構成例を示す図である。
【図１８】本発明の実施の形態１０にかかるパルス発生回路の動作を示すタイミングチャートである。
【図１９】本発明の実施の形態１０にかかる基準電圧生成部の変形例を示す図である。
【図２０】本発明の実施の形態１１にかかる基準電圧生成部の構成を示すブロック図である。
【図２１】本発明の実施の形態１２にかかる基準電圧生成部の構成を示すブロック図である。
【図２２】本発明の実施の形態１３にかかる基準電圧生成部の構成を示すブロック図である。
【図２３】本発明の実施の形態１４にかかるＰＬＬの構成を示すブロック図である。
【図２４】本発明の実施の形態１５にかかる半導体集積回路の構成を示すブロック図である。
【図２５】本発明の実施の形態１６にかかる半導体集積回路の構成を示すブロック図である。
【図２６】本発明にかかる発振回路のレイアウト構成を示す図である。
【図２７】本発明にかかる発振回路のレイアウト構成を示す図である。
【図２８】本発明にかかる発振回路のレイアウト構成を示す図である。
【図２９Ａ】本発明にかかるコンデンサの構成を説明するための図である。
【図２９Ｂ】本発明にかかるコンデンサの構成を説明するための図である。
【図３０】本発明に至る前の構想にかかる発振回路の構成を示すブロック図である。
【図３１】本発明に至る前の構想にかかる発振回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。
【００１８】
図３０は、本発明に至る前の構想にかかる弛張型の発振回路の構成を示すブロック図である。図３０に示す発振回路５００は、ＲＳフリップフロップ１１と、電荷充放電部１２と、コンパレータ（第１コンパレータ）１３と、コンパレータ（第２コンパレータ）１４と、基準電圧生成部１５と、を備える。
【００１９】
ＲＳフリップフロップ１１は、入力端子Ｓに供給される入力信号（後述する比較結果Ｘ２）及び入力端子Ｒに供給される入力信号（後述する比較結果Ｙ２）に基づいて、出力端子Ｑから出力信号（以下、出力信号Ｑと称す）を出力し、出力端子ＱＢから出力信号Ｑの反転信号（以下、出力信号ＱＢと称す）を出力する。
【００２０】
例えば、入力端子Ｒに供給される入力信号がＬレベルの場合において入力端子Ｓに供給される入力信号が立ち上がると、ＲＳフリップフロップ１１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる。一方、入力端子Ｓに供給される入力信号がＬレベルの場合において入力端子Ｒに供給される入力信号が立ち上がると、ＲＳフリップフロップ１１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる。ＲＳフリップフロップ１１は、入力端子Ｒ及び入力端子Ｓにそれぞれ供給される入力信号が交互に立ち上がることにより、出力信号Ｑ，ＱＢを発振させている。なお、出力信号Ｑ，ＱＢは、発振信号とも称す。
【００２１】
電荷充放電部１２は、出力信号Ｑ，ＱＢに基づいてコンデンサＣ１，Ｃ２に対して相補的に充電又は放電する部である。電荷充放電部１２は、一定の電流を流す定電流源回路（第２定電流源回路）Ｂ１と、スイッチＳＷ１〜ＳＷ４と、コンデンサ（第１コンデンサ）Ｃ１と、コンデンサ（第２コンデンサ）Ｃ２と、を有する。なお、スイッチＳＷ１〜ＳＷ４によりスイッチ部とも称する。ここでは、コンデンサＣ１の容量値とコンデンサＣ２の容量値とが略同一である場合を例に説明する。
【００２２】
電荷充放電部１２において、定電流源回路Ｂ１の入力端子は、電源電圧ＶＤＤの供給される高電位側電源端子（以下、電源電圧端子ＶＤＤと称す）に接続される。定電流源回路Ｂ１の出力端子は、スイッチＳＷ１の一方の端子及びスイッチＳＷ３の一方の端子に接続される。スイッチＳＷ１の他方の端子は、ノードＸ１を介して、スイッチＳＷ２の一方の端子に接続される。スイッチＳＷ２の他方の端子は、接地電圧ＧＮＤの供給される低電位側電源端子（以下、接地電圧端子ＧＮＤと称す）に接続される。また、スイッチＳＷ３の他方の端子は、ノードＹ１を介して、スイッチＳＷ４の一方の端子に接続される。スイッチＳＷ４の他方の端子は、接地電圧端子ＧＮＤに接続される。なお、定電流源回路Ｂ１側とは異なる電源端子側（ここでは接地電圧端子ＧＮＤ）に電圧を供給する電源を第１の電源と称す場合がある。
【００２３】
コンデンサＣ１は、ノードＸ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ２と並列に設けられる。コンデンサＣ２は、ノードＹ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ４と並列に設けられる。
【００２４】
スイッチＳＷ１，ＳＷ４のオンオフは、ＲＳフリップフロップ１１の出力信号ＱＢに基づいて制御される。一方、スイッチＳＷ２，ＳＷ３のオンオフは、ＲＳフリップフロップ１１の出力信号Ｑに基づいて制御される。
【００２５】
例えば、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする。この場合、定電流源回路Ｂ１とコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端には、定電流源回路Ｂ１に流れる電流により、徐々に電荷が蓄積される。それにより、ノードＸ１の電圧レベル（第１電圧）は徐々に上昇する。また、接地電圧端子ＧＮＤとコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端に蓄えられていた電荷は瞬時に放出される。それにより、ノードＹ１の電圧レベル（第２電圧）は接地電圧レベル（Ｌレベル）まで瞬時に低下する。
【００２６】
一方、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする。この場合、定電流源回路Ｂ１とコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端には、定電流源回路Ｂ１に流れる電流により、徐々に電荷が蓄積される。それにより、ノードＹ１の電圧レベルは徐々に上昇する。また、接地電圧端子ＧＮＤとコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端に蓄えられていた電荷は瞬時に放出される。それにより、ノードＸ１の電圧レベルは接地電圧レベル（Ｌレベル）まで瞬時に低下する。
【００２７】
このように、コンデンサＣ１及びコンデンサＣ２は、ＲＳフリップフロップの出力信号Ｑ，ＱＢにより相補的に充電又は放電される。
【００２８】
基準電圧生成部１５は、安定した電圧レベルの基準電圧Ｖｒｅｆを生成する部である。基準電圧生成部１５は、一定の電流を流す定電流源回路（第３定電流源回路）Ｂ３と、抵抗素子（第１抵抗素子）Ｒ１と、を有する。
【００２９】
定電流源回路Ｂ３と抵抗素子Ｒ１とは、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられる。より具体的には、電源電圧端子ＶＤＤは、定電流源回路Ｂ３の入力端子に接続される。定電流源回路Ｂ３の出力端子は、ノードＮ１を介して、抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は、接地電圧端子ＧＮＤに接続される。ここで、ノードＮ１の電圧レベルは、定電流源回路Ｂ３から出力される電流の電流値と、抵抗素子Ｒ１の抵抗値と、に基づき決定される。基準電圧生成部１５は、ノードＮ１の電圧（第２基準電圧）を基準電圧Ｖｒｅｆとして出力する。
【００３０】
コンパレータ１３は、基準電圧Ｖｒｅｆと、ノードＸ１の電圧レベルと、を比較して比較結果Ｘ２を出力する。図３０の例では、コンパレータ１３は、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆに達した場合にＨレベルの比較結果Ｘ２を出力し、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆ未満の場合にＬレベルの比較結果Ｘ２を出力する。なお、ノードＸ１の電圧レベルとの比較のためにコンパレータ１３に供給される電圧（ここでは基準電圧Ｖｒｅｆ）を第１基準電圧と称す場合がある。
【００３１】
コンパレータ１４は、基準電圧Ｖｒｅｆと、ノードＹ１の電圧レベルと、を比較して比較結果Ｙ２を出力する。図３０の例では、コンパレータ１４は、ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆに達した場合にＨレベルの比較結果Ｙ２を出力し、ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆ未満の場合にＬレベルの比較結果Ｙ２を出力する。なお、ノードＹ１の電圧レベルとの比較のためにコンパレータ１４に供給される電圧（ここでは基準電圧Ｖｒｅｆ）を第１基準電圧と称す場合がある。
【００３２】
例えば、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、上記したように、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする。それにより、コンデンサＣ１が充電されるため、ノードＸ１の電圧レベルは徐々に上昇する。そして、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達すると、コンパレータ１３は比較結果Ｘ２をＬレベルからＨレベルに立ち上げる。このとき、コンデンサＣ２は放電されているため、ノードＹ１の電圧レベルは基準電圧Ｖｒｅｆ未満（Ｌレベル）である。そのため、コンパレータ１４はＬレベルの比較結果Ｙ２を出力している。それにより、ＲＳフリップフロップ１１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる。
【００３３】
出力信号ＱがＨレベル、出力信号ＱＢがＬレベルになるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする。それにより、コンデンサＣ２が充電されるため、ノードＹ１の電圧レベルは徐々に上昇する。そして、ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達すると、コンパレータ１４は比較結果Ｙ２をＬレベルからＨレベルに立ち上げる。このとき、コンデンサＣ１は放電されているため、ノードＸ１の電圧レベルは基準電圧Ｖｒｅｆ未満（Ｌレベル）である。そのため、コンパレータ１３はＬレベルの比較結果Ｘ２を出力している。それにより、ＲＳフリップフロップ１１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる。このような動作が繰り返される。
【００３４】
このように、コンパレータ１３，１４の比較結果Ｘ２，Ｙ２は交互に立ち上がる。ＲＳフリップフロップ１１は、入力端子Ｒ及び入力端子Ｓにそれぞれ供給される入力信号（比較結果Ｘ２，Ｙ２）が交互に立ち上がることにより、出力信号Ｑ，ＱＢを発振させている。
【００３５】
ここで、図３０に示す発振回路５００では、理想的には、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達すると同時に、又は、ノードＹ２の電圧レベルが基準電圧Ｖｒｅｆのレベルに達すると同時に、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢが論理値変化する。しかしながら、実際には、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢが論理値変化するのは、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達した時点又はノードＹ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達した時点から、コンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延により生じた遅延時間Ｔｄを経過した後である（図３１参照）。
【００３６】
なお、理想状態におけるノードＸ１又はノードＹ１の電圧レベルの変化速度（スルーレート）は、以下のように表される。
【００３７】
ｄＶ／ｄｔ＝Ｉ／Ｃ  ・・・（１）
【００３８】
なお、ＶはノードＸ１又はノードＹ１の電圧レベルを示し、Ｉは定電流源回路Ｂ１に流れる電流の電流値を示し、ＣはコンデンサＣ１又はコンデンサＣ２の容量値を示す。
【００３９】
また、基準電圧Ｖｒｅｆは、以下のように表される。
【００４０】
Ｖｒｅｆ＝Ｒ１・Ｉｂ  ・・・（２）
【００４１】
なお、Ｒ１は抵抗素子Ｒ１の抵抗値を示し、Ｉｂは定電流源回路Ｂ３に流れる電流の電流値を示す。
【００４２】
ここで、電流値Ｉと電流値Ｉｂとが同じであると仮定すると、式（１）及び式（２）より、理想状態における出力信号Ｑ，ＱＢのパルス幅Ｔｐは、以下のように表される。
【００４３】
Ｔｐ＝Ｃ・Ｖｒｅｆ／Ｉｂ＝Ｒ１・Ｃ  ・・・（３）
【００４４】
しかしながら、実際には、上記したようにコンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延の影響により、出力信号Ｑ，ＱＢのパルス幅Ｔｐは、以下のように表される。
【００４５】
Ｔｐ＝Ｒ１・Ｃ＋Ｔｄ  ・・・（４）
【００４６】
したがって、図３０に示す発振回路５００では、温度や電源電圧の変動により遅延時間Ｔｄが変化すると、それに伴って出力信号Ｑ，ＱＢの発振周波数が変動してしまうという問題がある。即ち、図３０に示す発振回路５００は、精度の高い周波数の発振信号（出力信号Ｑ，ＱＢ）を出力することができないという問題がある。
【００４７】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００４８】
実施の形態１
図１は、本発明の実施の形態１にかかる発振回路１の構成を示すブロック図である。また、図２は、本発明の実施の形態１にかかる発振回路１の動作を示すタイミングチャートである。本実施の形態にかかる発振回路１は、温度や電源電圧が変動した場合でも、精度の高い周波数の発振信号（出力信号Ｑ，ＱＢ）を出力することを特徴とする。以下、図１及び図２を参照して説明する。
【００４９】
図１に示す発振回路１は、ＲＳフリップフロップ１１と、電荷充放電部１２と、コンパレータ（第１コンパレータ）１３と、コンパレータ（第２コンパレータ）１４と、基準電圧生成部１５と、制御電圧生成部１６と、参照電圧生成部（電圧制御部）１７と、を備える。つまり、図１に示す発振回路１は、図３０に示す発振回路５００の場合と比較して、制御電圧生成部１６と、参照電圧生成部１７と、をさらに備える。なお、制御電圧生成部１６と、参照電圧生成部１７と、により、制御部とも称する。以下では、主として図３０に示す発振回路５００と異なる点について説明する。
【００５０】
制御電圧生成部１６は、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢの周波数に応じた電圧レベルの制御電圧Ｖｓｃを生成する部である。制御電圧生成部１６は、一定の電流を流す定電流源回路（第１定電流源回路）Ｂ４と、スイッチＳＷ５と、スイッチＳＷ６と、コンデンサＣ３と、を有する。
【００５１】
定電流源回路Ｂ４と、スイッチＳＷ５，ＳＷ６とは、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられる。より具体的には、電源電圧端子ＶＤＤは、定電流源回路Ｂ４の入力端子に接続される。定電流源回路Ｂ４の出力端子は、ノードＮ２を介して、スイッチＳＷ５の一方の端子に接続される。スイッチＳＷ５の他方の端子は、ノードＮ３を介して、スイッチＳＷ６の一方の端子に接続される。スイッチＳＷ６の他方の端子は、接地電圧端子ＧＮＤに接続される。コンデンサＣ３は、ノードＮ３と接地電圧端子ＧＮＤとの間に、スイッチＳＷ６と並列に設けられる。つまり、制御電圧生成部１６は、いわゆるスイッチトキャパシタである。
【００５２】
スイッチＳＷ５のオンオフは、例えば、ＲＳフリップフロップ１１の出力信号Ｑに基づいて制御される。一方、スイッチＳＷ６のオンオフは、例えば、ＲＳフリップフロップ１１の出力信号ＱＢに基づいて制御される。つまり、スイッチＳＷ５，ＳＷ６は相補的にオンオフする。
【００５３】
例えば、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ５はオンし、スイッチＳＷ６はオフする。この場合、定電流源回路Ｂ４とコンデンサＣ３の一端（ノードＮ３側）が導通するため、コンデンサＣ３の一端には定電流源回路Ｂ４から出力された電荷が蓄積される。それにより、ノードＮ２の電圧レベルは上昇する。一方、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ５はオフし、スイッチＳＷ６はオンする。この場合、接地電圧端子ＧＮＤとコンデンサＣ３の一端が導通するため、コンデンサＣ３の一端に蓄えられていた電荷が放出される。それにより、ノードＮ２の電圧レベルは低下する。
【００５４】
このようにして、スイッチＳＷ５，ＳＷ６が出力信号Ｑ，ＱＢの発振周期で高速にオンオフすることにより、擬似的な抵抗素子が形成される。この擬似的な抵抗素子の抵抗値Ｒｄは、以下のように表される。
【００５５】
Ｒｄ＝１／（ｆ・Ｃ３）  ・・・（５）
【００５６】
なお、ｆは出力信号Ｑ，ＱＢの周波数、Ｃ３は、コンデンサＣ３の容量値を示す。
【００５７】
式（５）から明らかなように、出力信号Ｑ，ＱＢの周波数ｆが大きいほど擬似的な抵抗素子の抵抗値Ｒｄは小さくなり、出力信号Ｑ，ＱＢの周波数ｆが小さいほど擬似的な抵抗素子の抵抗値Ｒｄは大きくなる。ここで、ノードＮ２の電圧レベルは、定電流源回路Ｂ４から出力される電流の電流値と、擬似的な抵抗素子の抵抗値Ｒｄと、に基づき決定される。
【００５８】
したがって、出力信号Ｑ，ＱＢの周波数ｆが大きいほどノードＮ２の電圧レベルは低下し、出力信号Ｑ，ＱＢの周波数ｆが小さいほどノードＮ２の電圧レベルは上昇する。そして、制御電圧生成部１６は、このノードＮ２の電圧を制御電圧Ｖｓｃとして出力する。つまり、制御電圧生成部１６は、出力信号Ｑ，ＱＢの周波数ｆが大きいほど電圧レベルの低い制御電圧Ｖｓｃを生成し、出力信号Ｑ，ＱＢの周波数ｆが小さいほど電圧レベルの高い制御電圧Ｖｓｃを生成する。
【００５９】
参照電圧生成部１７は、制御電圧Ｖｓｃと基準電圧Ｖｒｅｆの差分に応じた参照電圧Ｖｃｍｐを生成する部である。参照電圧生成部１７は、オペアンプＡ１と、抵抗素子Ｒ４と、コンデンサＣ４と、を有する。
【００６０】
抵抗素子Ｒ４の一端は、制御電圧生成部１６のノードＮ２に接続され、抵抗素子Ｒ４の他端は、オペアンプＡ１の反転入力端子に接続される。即ち、オペアンプＡ１の反転入力端子には、抵抗素子Ｒ４を介して制御電圧生成部１６からの制御電圧Ｖｓｃが供給される。なお、抵抗素子Ｒ４には、制御電圧Ｖｓｃと基準電圧Ｖｒｅｆとの差分に比例した電流が流れる。また、オペアンプＡ１の非反転入力端子には、基準電圧生成部１５からの基準電圧Ｖｒｅｆが供給される。また、オペアンプＡ１の出力端子及び反転入力端子間には、コンデンサＣ４が設けられている。そして、オペアンプＡ１は、出力端子から参照電圧Ｖｃｍｐを出力する。参照電圧生成部１７は、オペアンプＡ１の反転入力端子の電圧レベルとオペアンプＡ１の非反転入力端子の電圧レベルとが一致するように、オペアンプＡ１の出力の一部を入力側に帰還（フィードバック）している。つまり、参照電圧生成部１７は、いわゆる積分回路を構成している。
【００６１】
このような構成により、参照電圧生成部１７は、制御電圧Ｖｓｃの平均値と、基準電圧Ｖｒｅｆと、の差分に応じた参照電圧Ｖｃｍｐを生成する。
【００６２】
制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより高くなるほど参照電圧Ｖｃｍｐの電圧レベルは低くなり、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより低くなるほど参照電圧Ｖｃｍｐの電圧レベルは高くなる。したがって、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆと略同一の電圧レベルになったときに出力信号Ｑ，ＱＢが所望の周波数を示すように、例えば、制御電圧生成部１６に設けられたコンデンサＣ３の容量値を予め調整しておく。
【００６３】
そうすると、例えば、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなると、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆよりも低くなるため、参照電圧Ｖｃｍｐは高くなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなると、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆよりも高くなるため、参照電圧Ｖｃｍｐは低くなる。そして、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、制御電圧Ｖｓｃは基準電圧Ｖｒｅｆと略同一の電圧レベルを示す。
【００６４】
ここで、コンパレータ１３，１４の反転入力端子には、それぞれ基準電圧Ｖｒｅｆに代えて参照電圧Ｖｃｍｐが供給されている。つまり、コンパレータ１３は、参照電圧Ｖｃｍｐと、ノードＸ１の電圧レベルと、を比較して比較結果Ｘ２を出力する。コンパレータ１４は、参照電圧Ｖｃｍｐと、ノードＹ１の電圧レベルと、を比較して比較結果Ｙ２を出力する。なお、ノードＸ１，Ｙ１の電圧レベルとの比較のためにコンパレータ１３，１４に供給される電圧（ここでは参照電圧Ｖｃｍｐ）を第１基準電圧と称す場合がある。
【００６５】
したがって、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなって参照電圧Ｖｃｍｐが高くなると、ノードＸ１，Ｙ１の電圧レベルが参照電圧Ｖｃｍｐに達するまでの時間は比較的長くなる。その結果、出力信号Ｑ，ＱＢの周波数は小さくなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなって参照電圧Ｖｃｍｐが低くなると、ノードＸ１，Ｙ１の電圧レベルが参照電圧Ｖｃｍｐに達するまでの時間は比較的短くなる。その結果、出力信号Ｑ，ＱＢの周波数は大きくなる。そして、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、即ち、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆと略同一の電圧レベルである場合、出力信号Ｑ，ＱＢの周波数は所望の周波数を維持する。
【００６６】
このように、本実施の形態にかかる発振回路１は、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きい場合に、参照電圧Ｖｃｍｐを高くすることにより、当該出力信号Ｑ，ＱＢの周波数を小さくする。一方、本実施の形態にかかる発振回路１は、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さい場合に、参照電圧Ｖｃｍｐを低くすることにより、当該出力信号Ｑ，ＱＢの周波数を大きくする。つまり、本実施の形態にかかる発振回路１は、出力信号Ｑ，ＱＢの周波数に応じた参照電圧Ｖｃｍｐを生成することにより、ノードＸ１の電圧レベル及び参照電圧Ｖｃｍｐの電圧レベルが一致するタイミングと、ノードＹ１の電圧レベル及び参照電圧Ｖｃｍｐの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路１は、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号（発振信号）Ｑ，ＱＢを精度良く出力することが可能である。
【００６７】
実施の形態２
図３は、本発明の実施の形態２にかかる発振回路１ａの構成を示すブロック図である。図３に示す発振回路１ａは、図１に示す発振回路１と比較して、電荷充放電部１２に代えて電荷充放電部１２ａを備え、制御電圧生成部１６に代えて制御電圧生成部１６ａを備える。また、図３に示す発振回路１ａでは、図１に示す発振回路１と異なり、コンパレータ１３，１４の反転入力端子にそれぞれノードＸ１，Ｙ１の電圧が供給され、コンパレータ１３，１４の非反転入力端子にそれぞれ参照電圧Ｖｃｍｐが供給される。
【００６８】
電荷充放電部１２ａでは、定電流源回路Ｂ１が接地電圧端子ＧＮＤ側に設けられている。より具体的には、電源電圧端子ＶＤＤは、スイッチＳＷ１の一方の端子及びスイッチＳＷ３の一方の端子に接続される。スイッチＳＷ１の他方の端子は、ノードＸ１を介して、スイッチＳＷ２の一方の端子に接続される。スイッチＳＷ２の他方の端子は、定電流源回路Ｂ１の入力端子に接続される。また、スイッチＳＷ３の他方の端子は、ノードＹ１を介して、スイッチＳＷ４の一方の端子に接続される。スイッチＳＷ４の他方の端子は、スイッチＳＷ２の他方の端子とともに、定電流源回路Ｂ１の入力端子に接続される。定電流源回路Ｂ１の出力端子は、接地電圧端子ＧＮＤに接続される。コンデンサＣ１，Ｃ２の接続関係については、図１の場合と同様であるため、その説明を省略する。なお、定電流源回路Ｂ１側とは異なる電源端子側（ここでは電源電圧端子ＶＤＤ）に電圧を供給する電源を第１の電源と称す場合がある。
【００６９】
制御電圧生成部１６ａでは、定電流源回路Ｂ４が接地電圧端子ＧＮＤ側に設けられている。より具体的には、電源電圧端子ＶＤＤは、スイッチＳＷ５の一方の端子に接続される。スイッチＳＷ５の他方の端子は、ノードＮ３を介して、スイッチＳＷ６の一方の端子に接続される。スイッチＳＷ６の他方の端子は、ノードＮ２を介して、定電流源回路Ｂ４の入力端子に接続される。定電流源回路Ｂ４の出力端子は、接地電圧端子ＧＮＤに接続される。コンデンサＣ３は、ノードＮ３と接地電圧端子ＧＮＤとの間に設けられる。
【００７０】
上記したように、出力信号Ｑ，ＱＢの周波数ｆが大きいほど擬似的な抵抗素子の抵抗値Ｒｄは小さくなり、出力信号Ｑ，ＱＢの周波数ｆが小さいほど擬似的な抵抗素子の抵抗値Ｒｄは大きくなる。ここで、ノードＮ２の電圧レベルは、定電流源回路Ｂ４から出力される電流の電流値と、擬似的な抵抗素子の抵抗値Ｒｄと、に基づき決定される。
【００７１】
したがって、出力信号Ｑ，ＱＢの周波数ｆが大きいほどノードＮ２の電圧レベルは上昇し、出力信号Ｑ，ＱＢの周波数ｆが小さいほどノードＮ２の電圧レベルは低下する。そして、制御電圧生成部１６は、このノードＮ２の電圧を制御電圧Ｖｓｃとして出力する。つまり、制御電圧生成部１６は、出力信号Ｑ，ＱＢの周波数ｆが大きいほど電圧レベルの高い制御電圧Ｖｓｃを生成し、出力信号Ｑ，ＱＢの周波数ｆが小さいほど電圧レベルの低い制御電圧Ｖｓｃを生成する。
【００７２】
そうすると、例えば、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなると、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆよりも高くなるため、参照電圧Ｖｃｍｐは低くなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなると、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆよりも低くなるため、参照電圧Ｖｃｍｐは高くなる。そして、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、制御電圧Ｖｓｃは基準電圧Ｖｒｅｆと略同一の電圧レベルを示す。図３に示す発振回路１ａのその他の回路構成及び動作については、図１に示す発振回路１の場合と同様であるため、その説明を省略する。
【００７３】
図４は発振回路１ａの動作を示すタイミングチャートである。例えば、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする。この場合、電源電圧端子ＶＤＤとコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端には電源電圧端子ＶＤＤからの電荷が瞬時に蓄積される。それにより、ノードＸ１の電圧レベルは電源電圧レベル（Ｈレベル）まで瞬時に上昇する。また、定電流源回路Ｂ１とコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端に蓄積された電荷は、定電流源回路Ｂ１に流れる電流により、徐々に放出される。それにより、ノードＹ１の電圧レベルは徐々に低下する。
【００７４】
一方、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする。この場合、電源電圧端子ＶＤＤとコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端には電源電圧端子ＶＤＤからの電荷が瞬時に蓄積される。それにより、ノードＹ１の電圧レベルは電源電圧レベル（Ｈレベル）まで瞬時に上昇する。また、定電流源回路Ｂ１とコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端に蓄積された電荷は、定電流源回路Ｂ１に流れる電流により、徐々に放出される。それにより、ノードＸ１の電圧レベルは徐々に低下する。
【００７５】
コンパレータ１３は、ノードＸ１の電圧レベルが低下して参照電圧Ｖｃｍｐのレベルに達した場合にＨレベルの比較結果Ｘ２を出力し、ノードＸ１の電圧レベルが参照電圧Ｖｃｍｐのレベルより高い場合にはＬレベルの比較結果Ｘ２を出力する。コンパレータ１４は、ノードＹ１の電圧レベルが低下して参照電圧Ｖｃｍｐのレベルに達した場合にＨレベルの比較結果Ｙ２を出力し、ノードＹ１の電圧レベルが参照電圧Ｖｃｍｐのレベルより高い場合にはＬレベルの比較結果Ｙ２を出力する。
【００７６】
したがって、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなって参照電圧Ｖｃｍｐが低くなると、ノードＸ１，Ｙ１の電圧レベルが低下して参照電圧Ｖｃｍｐに達するまでの時間は比較的長くなる。その結果、出力信号Ｑ，ＱＢの周波数は小さくなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなって参照電圧Ｖｃｍｐが高くなると、ノードＸ１，Ｙ１の電圧レベルが低下して参照電圧Ｖｃｍｐに達するまでの時間は比較的短くなる。その結果、出力信号Ｑ，ＱＢの周波数は大きくなる。そして、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、即ち、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆと略同一の電圧レベルである場合、出力信号Ｑ，ＱＢの周波数は所望の周波数を維持する。
【００７７】
このような回路構成により、図３に示す発振回路１ａは、図１に示す発振回路１と同様の効果を奏することができる。以下の他の実施の形態においても、趣旨を逸脱しない範囲で適宜このような回路構成の変更が可能である。
【００７８】
実施の形態３
図５は、本発明の実施の形態３にかかる発振回路１ｂの構成を示すブロック図である。また、図６は、本発明の実施の形態３にかかる発振回路１ｂの動作を示すタイミングチャートである。図５に示す発振回路１ｂは、図１に示す発振回路１と比較して、電荷充放電部１２に代えて電荷充放電部１２ｂを備える。また、図５に示す発振回路１ｂでは、図１に示す発振回路１と異なり、コンパレータ１３，１４の反転入力端子にそれぞれ基準電圧Ｖｒｅｆが供給される。したがって、コンパレータ１３，１４は、それぞれノードＸ１，Ｙ１と一定の基準電圧Ｖｒｅｆとを比較することとなる。また、参照電圧生成部１７によって生成された参照電圧Ｖｃｍｐは、電荷充放電部１２ｂに供給される。以下、図５及び図６を参照して説明する。
【００７９】
電荷充放電部１２ｂは、電荷充放電部１２と比較して、定電流源回路Ｂ１に代えて可変電流源回路Ｂ１ｂを有する。可変電流源回路Ｂ１ｂは、参照電圧Ｖｃｍｐに応じた電流を流す。例えば、参照電圧Ｖｃｍｐが高くなると、可変電流源回路Ｂ１ｂに流れる電流は小さくなり、参照電圧Ｖｃｍｐが低くなると、可変電流源回路Ｂ１ｂに流れる電流は大きくなる。
【００８０】
例えば、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなって制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより低くなると、可変電流源回路Ｂ１ｂに流れる電流は小さくなる。それにより、コンデンサＣ１，Ｃ２の充電速度が遅くなるため、ノードＸ１，Ｙ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達するまでの時間は比較的長くなる。その結果、出力信号Ｑ，ＱＢの周波数は小さくなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなって制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより高くなると、可変電流源回路Ｂ１ｂに流れる電流は大きくなる。それにより、コンデンサＣ１，Ｃ２の充電速度が速くなるため、ノードＸ１，Ｙ１の電圧レベルが基準電圧Ｖｒｅｆに達するまでの時間は比較的短くなる。その結果、出力信号Ｑ，ＱＢの周波数は大きくなる。なお、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、即ち、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆと略同一の電圧レベルである場合、出力信号Ｑ，ＱＢの周波数は所望の周波数を維持する。
【００８１】
このように、本実施の形態にかかる発振回路１ｂは、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きい場合に、可変電流源回路Ｂ１ｂに流れる電流を小さくしてノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）を遅くすることにより、当該出力信号Ｑ，ＱＢの周波数を小さくする。一方、本実施の形態にかかる発振回路１ｂは、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さい場合に、可変電流源回路Ｂ１ｂに流れる電流を大きくしてノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）を速くすることにより、当該出力信号Ｑ，ＱＢの周波数を大きくする。つまり、本実施の形態にかかる発振回路１ｂは、出力信号Ｑ，ＱＢの周波数に応じた電流を可変電流源回路Ｂ１ｂから流すことにより、ノードＸ１の電圧レベル及び基準電圧Ｖｒｅｆの電圧レベルが一致するタイミングと、ノードＹ１の電圧レベル及び基準電圧Ｖｒｅｆの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路１ｂは、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号（発振信号）Ｑ，ＱＢを精度良く出力することが可能である。
【００８２】
実施の形態４
図７は、本発明の実施の形態４にかかる発振回路１ｃの構成を示すブロック図である。図７に示す発振回路１ｃは、図１に示す発振回路１と比較して、電荷充放電部１２に代えて電荷充放電部１２ｃを備える。また、図７に示す発振回路１ｃでは、図１に示す発振回路１と異なり、コンパレータ１３，１４の反転入力端子にそれぞれ基準電圧Ｖｒｅｆが供給される。したがって、コンパレータ１３，１４は、それぞれノードＸ１，Ｙ１と一定の基準電圧Ｖｒｅｆとを比較することとなる。また、参照電圧生成部１７によって生成された参照電圧Ｖｃｍｐは、電荷充放電部１２ｃに供給される。
【００８３】
電荷充放電部１２ｃは、電荷充放電部１２と比較して、コンデンサＣ１，Ｃ２に代えて可変コンデンサＣ１ｃ，Ｃ２ｃを有する。可変コンデンサＣ１ｃ，Ｃ２ｃは、容量値を変更可能なコンデンサであって、それぞれ参照電圧Ｖｃｍｐに応じた容量値を示す。例えば、参照電圧Ｖｃｍｐが高くなると、可変コンデンサＣ１ｃ，Ｃ２ｃの容量は大きくなり、参照電圧Ｖｃｍｐが低くなると、可変コンデンサＣ１ｃ，Ｃ２ｃの容量は小さくなる。
【００８４】
例えば、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きくなって制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより低くなると、可変コンデンサＣ１ｃ，Ｃ２ｃの容量値は大きくなる。それにより、ノードＸ１、Ｙ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達するまでの時間は比較的長くなる。その結果、出力信号Ｑ，ＱＢの周波数は小さくなる。一方、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さくなって制御電圧Ｖｓｃが基準電圧Ｖｒｅｆより高くなると、可変コンデンサＣ１ｃ，Ｃ２ｃの容量値は小さくなる。それにより、ノードＸ１，Ｙ１の電圧レベルが基準電圧Ｖｒｅｆのレベルに達するまでの時間は比較的短くなる。その結果、出力信号Ｑ，ＱＢの周波数は大きくなる。なお、出力信号Ｑ，ＱＢの周波数が所望の周波数である場合、即ち、制御電圧Ｖｓｃが基準電圧Ｖｒｅｆと略同一の電圧レベルである場合、出力信号Ｑ，ＱＢの周波数は所望の周波数を維持する。
【００８５】
このように、本実施の形態にかかる発振回路１ｃは、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きい場合に、可変コンデンサＣ１ｃ，Ｃ２ｃの容量値を大きくしてノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）を遅くすることにより、当該出力信号Ｑ，ＱＢの周波数を小さくする。一方、本実施の形態にかかる発振回路１ｃは、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きい場合に、可変コンデンサＣ１ｃ，Ｃ２ｃの容量値を小さくしてノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）を速くすることにより、当該出力信号Ｑ，ＱＢの周波数を大きくする。つまり、本実施の形態にかかる発振回路１ｃは、出力信号Ｑ，ＱＢの周波数に応じて可変コンデンサＣ１ｃ，Ｃ２ｃの容量値を制御することにより、ノードＸ１の電圧レベル及び基準電圧Ｖｒｅｆの電圧レベルが一致するタイミングと、ノードＹ１の電圧レベル及び基準電圧Ｖｒｅｆの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路１ｃは、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号（発振信号）Ｑ，ＱＢを精度良く出力することが可能である。
【００８６】
実施の形態５
図８は、本発明の実施の形態５にかかる発振回路１ｄの構成を示すブロック図である。図８に示す発振回路１ｄは、図１に示す発振回路１と比較して、電荷充放電部１２及び制御電圧生成部１６に代えて一つの電荷充放電及び制御電圧生成部１８を備える。電荷充放電及び制御電圧生成部１８は、電荷充放電部１２及び制御電圧生成部１６のそれぞれの機能を兼ね備えている。
【００８７】
電荷充放電及び制御電圧生成部１８は、出力信号Ｑ，ＱＢに基づいてコンデンサＣ１，Ｃ２に対して相補的に充電又は放電するとともに、出力信号Ｑ，ＱＢの周波数に応じた電圧レベルの制御電圧Ｖｓｃを生成する部である。
【００８８】
電荷充放電及び制御電圧生成部１８は、一定の電流を流す定電流源回路Ｂ１と、スイッチＳＷ１〜ＳＷ４と、コンデンサＣ１，Ｃ２と、を有する。
【００８９】
電源電圧端子ＶＤＤは、定電流源回路Ｂ１の入力端子に接続される。定電流源回路Ｂ１の出力端子は、ノードＮ４を介して、スイッチＳＷ１の一方の端子及びスイッチＳＷ３の一方の端子に接続される。スイッチＳＷ１の他方の端子は、ノードＸ１を介して、スイッチＳＷ２の一方の端子に接続される。スイッチＳＷ２の他方の端子は、接地電圧端子ＧＮＤに接続される。スイッチＳＷ３の他方の端子は、ノードＹ１を介して、スイッチＳＷ４の一方の端子に接続される。スイッチＳＷ４の他方の端子は、接地電圧端子ＧＮＤに接続される。
【００９０】
コンデンサＣ１は、ノードＸ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ２と並列に設けられる。コンデンサＣ２は、ノードＹ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ４と並列に設けられる。
【００９１】
ここで、電荷充放電及び制御電圧生成部１８において、定電流源回路Ｂ１が制御電圧生成部１６における定電流源回路Ｂ４に相当し、スイッチＳＷ１，ＳＷ３が制御電圧生成部１６におけるスイッチＳＷ５に相当し、スイッチＳＷ２，ＳＷ４が制御電圧生成部１６におけるスイッチＳＷ６に相当し、コンデンサＣ１，Ｃ２が制御電圧生成部１６におけるコンデンサＣ３に相当する。電荷充放電及び制御電圧生成部１８は、ノードＮ４の電圧を制御電圧Ｖｓｃとして出力する。
【００９２】
同様にして、電荷充放電及び制御電圧生成部１８において、定電流源回路Ｂ１が電荷充放電部１２における定電流源回路Ｂ１に相当し、スイッチＳＷ１〜ＳＷ４が電荷充放電部１２におけるスイッチＳＷ１〜ＳＷ４に相当し、コンデンサＣ１，Ｃ２が電荷充放電部１２におけるコンデンサＣ１，Ｃ２に相当する。
【００９３】
電荷充放電及び制御電圧生成部１８の動作については、電荷充放電部１２及び制御電圧生成部１６の場合と同様であるため、その説明を省略する。
【００９４】
このように、本実施の形態にかかる発振回路１ｄは、出力信号Ｑ，ＱＢの周波数が所望の周波数より大きい場合に、参照電圧Ｖｃｍｐを高くすることにより当該出力信号Ｑ，ＱＢの周波数を小さくする。一方、本実施の形態にかかる発振回路１ｄは、出力信号Ｑ，ＱＢの周波数が所望の周波数より小さい場合に、参照電圧Ｖｃｍｐを低くすることにより当該出力信号Ｑ，ＱＢの周波数を大きくする。それにより、本実施の形態にかかる発振回路１は、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号（発振信号）Ｑ，ＱＢを精度良く出力することが可能である。
【００９５】
さらに、本実施の形態にかかる発振回路１ｄは、電荷充放電部１２及び制御電圧生成部１６の各機能を実現するために定電流源回路、スイッチ及びコンデンサが共用されているため、回路規模を低減し消費電力を低減することができる。
【００９６】
また、本実施の形態にかかる発振回路１ｄは、電荷充放電部１２及び制御電圧生成部１６の各機能を実現するために定電流源回路、スイッチ及びコンデンサが共用されているため、例えば、定電流源回路が別々に設けられた場合に生じ得る各電流値の誤差等を無くすことができる。
【００９７】
なお、本実施の形態では、図１に示す発振回路１の電荷充放電部１２及び制御電圧生成部１６が一つの電荷充放電及び制御電圧生成部１８に置き換えられた場合を例に説明したが、これに限られない。同様にして、図５に示す発振回路１ｂの電荷充放電部１２ｂ及び制御電圧生成部１６が一つの電荷充放電及び制御電圧生成部１８に置き換えられた場合でも、同様の効果を奏することができる。
【００９８】
実施の形態６
図９は、本発明の実施の形態６にかかる発振回路１ｅの構成を示すブロック図である。図９に示す発振回路１ｅは、図８に示す発振回路１ｄと比較して、基準電圧生成部１５に代えて基準電圧生成部１５ｅを備える。
【００９９】
基準電圧生成部１５ｅは、定電流源回路Ｂ３と、可変抵抗素子Ｒ１ｅと、を有する。つまり、基準電圧生成部１５ｅは、基準電圧生成部１５と比較して、抵抗素子Ｒ１に代えて可変抵抗素子Ｒ１ｅを有する。可変抵抗素子Ｒ１ｅは、抵抗値を変更可能な抵抗素子であって、制御信号Ｃｔｒｌ１に応じた抵抗値を示す。
【０１００】
このように、基準電圧生成部１５ｅは、制御信号Ｃｔｒｌ１に基づいて可変抵抗素子Ｒ１ｅの抵抗値を調整することにより、所望の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。それにより、本実施の形態にかかる発振回路１ｅは、出力信号（発振信号）Ｑ，ＱＢの発振周波数を自由に変更することが可能になる。さらに、本実施の形態にかかる発振回路１ｅは、定電流源回路の電流値やコンデンサの容量値がプロセスばらつきにより意図した値と異なってしまった場合でも、制御信号Ｃｔｒｌ１に基づいて可変抵抗素子Ｒ１ｅの抵抗値を調整することにより、出力信号（発振信号）Ｑ，ＱＢの発振周波数を所望の値に調整することができる。
【０１０１】
図１０は、基準電圧生成部１５ｅに供給される制御信号Ｃｔｒｌ１を説明するための図である。図１０に示すように、発振回路１ｅ又は発振回路１ｅを搭載した半導体集積回路には、例えばレジスタＭ１ｅが設けられる。レジスタＭ１ｅは、外部から供給される制御信号（外部制御信号）の情報を記憶し、記憶された情報に基づいて制御信号Ｃｔｒｌ１を出力する。このように、本実施の形態にかかる発振回路１ｅは、外部から制御信号Ｃｔｒｌ１を制御することができるため、製品化後であっても出力信号（発振信号）Ｑ，ＱＢの発振周波数を変更することが可能である。なお、レジスタＭ１ｅは、外部制御信号に代えてＣＰＵからの要求に応じた制御信号Ｃｔｒｌ１を生成してもよい。また、レジスタＭ１ｅは、フラッシュメモリ等の記憶素子であっても良い。
【０１０２】
なお、同様にして、上記した他の実施形態にかかる発振回路において、基準電圧生成部１５の抵抗素子Ｒ１が可変抵抗素子Ｒ１ｅに置き換えられた場合でも、同様の効果を奏することができる。
【０１０３】
実施の形態７
図１１は、本発明の実施の形態７にかかる発振回路１ｆの構成を示すブロック図である。図１１に示す発振回路１ｆは、図８に示す発振回路１ｄと比較して、基準電圧生成部１５に代えて基準電圧生成部１５ｆを備える。
【０１０４】
基準電圧生成部１５ｆは、定電流源回路Ｂ３と、可変抵抗素子（第１抵抗素子）Ｒ１ｆと、可変抵抗素子（第２抵抗素子）Ｒ２ｆと、を有する。つまり、基準電圧生成部１５ｆは、基準電圧生成部１５と比較して、抵抗素子Ｒ１に代えて可変抵抗素子Ｒ１ｆ，Ｒ２ｆを有する。より具体的には、電源電圧端子ＶＤＤは、定電流源回路Ｂ３の入力端子に接続される。定電流源回路Ｂ３の出力端子は、ノードＮ１を介して、可変抵抗素子Ｒ１ｆの一方の端子に接続される。可変抵抗素子Ｒ１ｆの他方の端子は、可変抵抗素子Ｒ２ｆの一方の端子に接続される。可変抵抗素子Ｒ２ｆの他方の端子は、接地電圧端子ＧＮＤに接続される。基準電圧生成部１５ｆは、ノードＮ１の電圧を基準電圧Ｖｒｅｆとして出力する。
【０１０５】
可変抵抗素子Ｒ１ｆは、抵抗値を変更可能な抵抗素子であって、制御信号Ｃｔｒｌ１に応じた抵抗値を示す。さらに、可変抵抗素子Ｒ１ｆは、温度の上昇に応じて抵抗値が大きくなるという正の温度依存性を有する。可変抵抗素子Ｒ２ｆは、抵抗値を変更な可能な抵抗素子であって、制御信号Ｃｔｒｌ２に応じた抵抗値を示す。さらに、可変抵抗素子Ｒ２ｆは、温度の上昇に応じて抵抗値が小さくなるという負の温度依存性を有する。
【０１０６】
このように、基準電圧生成部１５ｆは、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２に基づいてそれぞれ可変抵抗素子Ｒ１ｆ，Ｒ２ｆの抵抗値を調整することにより、所望の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。それにより、本実施の形態にかかる発振回路１ｆは、出力信号（発振信号）Ｑ，ＱＢの発振周波数を自由に変更することが可能になる。さらに、本実施の形態にかかる発振回路１ｆは、定電流源回路の電流値やコンデンサの容量値がプロセスばらつきにより意図した値と異なってしまった場合でも、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２に基づいてそれぞれ可変抵抗素子Ｒ１ｆ，Ｒ２ｆの抵抗値を調整することにより、出力信号（発振信号）Ｑ，ＱＢの発振周波数を所望の値に調整することができる。
【０１０７】
さらに、基準電圧生成部１５ｆは、互いに異なる温度依存性の可変抵抗素子Ｒ１ｆ，Ｒ２ｆを有しているため、温度変動による抵抗値の変化を相殺することができる。したがって、基準電圧生成部１５ｆは、温度が変動した場合でも安定した基準電圧Ｖｒｅｆを生成することができる。
【０１０８】
図１２は、基準電圧生成部１５ｆに供給される制御信号Ｃｔｒｌ１，Ｃｔｒｌ２を説明するための図である。図１２に示すように、発振回路１ｆ又は発振回路１ｆを搭載した半導体集積回路には、例えばレジスタＭ２ｆが設けられる。レジスタＭ２ｆは、外部から供給される制御信号（外部制御信号）の情報を記憶し、記憶された情報に基づいて制御信号Ｃｔｒｌ１，Ｃｔｒｌ２を出力する。このように、本実施の形態にかかる発振回路１ｆは、外部から制御信号Ｃｔｒｌ１を制御することができるため、製品化後であっても出力信号（発振信号）Ｑ，ＱＢの発振周波数を変更することが可能である。なお、レジスタＭ２ｆは、外部制御信号に代えてＣＰＵからの要求に応じた制御信号Ｃｔｒｌ１，Ｃｔｒｌ２を生成しても良い。また、レジスタＭ２ｆは、フラッシュメモリ等の記憶素子であっても良い。
【０１０９】
なお、同様にして、上記した他の実施形態にかかる発振回路において、基準電圧生成部１５の抵抗素子Ｒ１が可変抵抗素子Ｒ１ｆ，Ｒ２ｆに置き換えられた場合でも、同様の効果を奏することができる。
【０１１０】
実施の形態８
図１３は、本発明の実施の形態８にかかる発振回路１ｇの構成を示すブロック図である。図１３に示す発振回路１ｇは、図５に示す発振回路１ｂと比較して、電荷充放電部１２ｂに代えて電荷充放電部１２ｇを備え、制御電圧生成部１６及び参照電圧生成部１７に代えてパルス発生回路（制御部）１９を備える。
【０１１１】
電荷充放電部１２ｇは、可変電流源回路Ｂ１ｇと、スイッチＳＷ１〜ＳＷ４と、コンデンサＣ１，Ｃ２と、を有する。つまり、電荷充放電部１２ｇは、電荷充放電部１２と比較して、定電流源回路Ｂ１に代えて可変電流源回路Ｂ１ｇを有する。可変電流源回路Ｂ１ｇは、パルス発生回路１９から出力される制御信号（電流制御信号）Ｖｃｔｒｌに応じた電流を流す。例えば、制御信号Ｖｃｔｒｌの電圧レベルがＬレベル（第２論理値）の場合、可変電流源回路Ｂ１ｇには電流値Ｉの電流が流れる。一方、制御信号Ｖｃｔｒｌの電圧レベルがＨレベル（第１論理値）の場合、可変電流源回路Ｂ１ｇには、電流値２Ｉ（電流値Ｉの２倍）の電流が流れる。なお、可変電流源回路Ｂ１ｇに電流値２Ｉの電流が流れる場合におけるノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）は、可変電流源回路Ｂ１ｇに電流値Ｉの電流が流れる場合におけるノードＸ１，Ｙ１の電圧レベルの上昇速度（スルーレート）の２倍である。
【０１１２】
パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して、遅延時間Ｔｄと略同一のパルス幅を有する制御信号Ｖｃｔｒｌを発生する回路である。換言すると、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して、制御信号Ｖｃｔｒｌを立ち上げ、遅延時間Ｔｄ経過後に立ち下げる。なお、遅延時間Ｔｄに依存して出力信号Ｑ，ＱＢの周期が変化するため、パルス発生回路１９は、出力信号Ｑ，ＱＢの周期に応じたパルス幅の制御信号Ｖｃｔｒｌを発生するということもできる。
【０１１３】
図１４は、図１３に示す発振回路１ｇの動作を示すタイミングチャートである。図１４の例では、時刻ｔ０において、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンしている。そのため、ノードＹ１の電圧レベル（第２電圧）は徐々に上昇しており、一方で、ノードＸ１の電圧レベル（第１電圧）は接地電圧レベル（Ｌレベル）を示している。ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ１）、コンパレータ１４は少し遅れて比較結果Ｙ２を立ち上げる。このとき、コンパレータ１３はＬレベルの比較結果Ｘ２を出力している。それにより、ＲＳフリップフロップ１１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる（時刻ｔ２）。換言すると、ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ１）、コンパレータ１４及びＲＳフリップフロップ１１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がる（時刻ｔ２）。
【０１１４】
出力信号ＱがＬレベル、出力信号ＱＢがＨレベルであるため、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする（時刻ｔ２）。それにより、ノードＸ１の電圧レベルは徐々に上昇し、一方で、ノードＹ１の電圧レベルは接地電圧レベル（Ｌレベル）を示す。ここで、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げる（時刻ｔ２）。そして、パルス発生回路１９は、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ３）。つまり、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１１５】
制御信号Ｖｃｔｒｌの電圧レベルがＨレベルを示す期間中（時刻ｔ２〜ｔ３）、可変電流源回路Ｂ１ｇには電流値２Ｉの電流が流れるため、ノードＸ１の電圧レベルは通常の２倍の速度（スルーレート）で上昇する。制御信号Ｖｃｔｒｌが立ち下がった後（時刻ｔ３〜ｔ５）は、可変電流源回路Ｂ１ｇには通常の電流値Ｉの電流が流れるため、ノードＸ１の電圧レベルは通常の速度（スルーレート）で上昇する。
【０１１６】
ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ４）、コンパレータ１３は少し遅れて比較結果Ｘ２を立ち上げる。このとき、コンパレータ１４はＬレベルの比較結果Ｙ２を出力している。それにより、ＲＳフリップフロップ１１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる（時刻ｔ５）。換言すると、ノードＸ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ４）、コンパレータ１３及びＲＳフリップフロップ１１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち上がり、出力信号ＱＢが立ち下がる（時刻ｔ５）。
【０１１７】
ここで、制御信号Ｖｃｔｒｌが立ち下がった時点（時刻ｔ３）のノードＸ１の電圧レベルＶｘ１は、以下のように表される。
【０１１８】
Ｖｘ１＝２Ｉ・Ｔｄ／Ｃ１  ・・・（６）
【０１１９】
なお、Ｃ１は、コンデンサＣ１の容量値を示す。
【０１２０】
このときの基準電圧ＶｒｅｆとノードＸ１の電圧レベルとの差電圧は、以下のように表される。
【０１２１】
Ｖｒｅｆ−Ｖｘ１＝Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ１  ・・・（７）
【０１２２】
したがって、出力信号Ｑ，ＱＢが時刻ｔ２にて論理値変化してから時刻ｔ５にて再び論理値変化するまでの期間Ｔｘは、以下のように表される。
【０１２３】
Ｔｘ＝Ｔｄ＋Ｃ１／Ｉ・（Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ１）＋Ｔｄ
＝Ｃ１・Ｖｒｅｆ／Ｉ＝ＲＣ１  ・・・（８）
【０１２４】
式（８）から明らかなように、期間Ｔｘは遅延時間Ｔｄに依存せずに決定される。
【０１２５】
続いて、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする（時刻ｔ５）。それにより、ノードＹ１の電圧レベルは徐々に上昇し、一方で、ノードＸ１の電圧レベルは接地電圧レベル（Ｌレベル）を示す。ここで、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げる（時刻ｔ５）。そして、パルス発生回路１９は、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ６）。つまり、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１２６】
制御信号Ｖｃｔｒｌの電圧レベルがＨレベルを示す期間中（時刻ｔ５〜ｔ６）、可変電流源回路Ｂ１ｇには電流値２Ｉの電流が流れるため、ノードＹ１の電圧レベルは通常の２倍の速度（スルーレート）で上昇する。制御信号Ｖｃｔｒｌが立ち下がった後（時刻ｔ６〜ｔ８）は、可変電流源回路Ｂ１ｇには通常の電流値Ｉの電流が流れるため、ノードＹ１の電圧レベルは通常の速度（スルーレート）で上昇する。
【０１２７】
ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ７）、コンパレータ１４は少し遅れて比較結果Ｙ２を立ち上げる。このとき、コンパレータ１３はＬレベルの比較結果Ｘ２を出力している。それにより、ＲＳフリップフロップ１１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる（時刻ｔ８）。換言すると、ノードＹ１の電圧レベルが基準電圧Ｖｒｅｆに達すると（時刻ｔ７）、コンパレータ１４及びＲＳフリップフロップ１１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がる（時刻ｔ８）。このような動作が繰り返される。
【０１２８】
ここで、出力信号Ｑ，ＱＢが時刻ｔ５にて論理値変化してから時刻ｔ８にて再び論理値変化するまでの期間Ｔｙは、式（６）〜式（８）を参照して、以下のように表される。
【０１２９】
Ｔｙ＝Ｔｄ＋Ｃ２／Ｉ・（Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ２）＋Ｔｄ
＝Ｃ２・Ｖｒｅｆ／Ｉ＝ＲＣ２  ・・・（９）
【０１３０】
なお、Ｃ２は、コンデンサＣ２の容量値を示す。
【０１３１】
式（９）から明らかなように、期間Ｔｙは遅延時間Ｔｄに依存せずに決定される。
【０１３２】
このように、出力信号Ｑ，ＱＢの論理値変化のタイミングは、遅延時間Ｔｄに依存せずに決定される。つまり、本実施の形態にかかる発振回路１ｇは、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、当該遅延時間Ｔｄの変動の影響を受けることなく所望の周波数の出力信号（発振子号）Ｑ，ＱＢを精度良く出力することが可能である。
【０１３３】
さらに、本実施の形態にかかる発振回路１ｇは、発振の初期段階（例えば、１サイクル目）から遅延時間Ｔｄの変動の影響を受けずに動作可能であるため、出力信号Ｑ，ＱＢの発振を高速に安定させることができる。
【０１３４】
なお、本実施の形態では、制御信号Ｖｃｔｒｌのパルス幅（本例ではＨレベルである期間）が遅延時間Ｔｄと略同一である場合を例に説明したが、これに限られない。制御信号Ｖｃｔｒｌのパルス幅は、遅延時間Ｔｄの変動による期間Ｔｘ，Ｔｙの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Ｔｄの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。
【０１３５】
また、本実施の形態では、制御信号Ｖｃｔｒｌが活性化されている場合（本例では、制御信号Ｖｃｔｒｌの電圧レベルがＨレベルの場合）に可変電流源回路Ｂ１ｇに通常の２倍の電流が流れる例を説明したが、これに限られない。制御信号Ｖｃｔｒｌが活性化されている場合に可変電流源回路Ｂ１ｇに流れる電流の電流値は、遅延時間Ｔｄの変動による期間Ｔｘ，Ｔｙの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Ｔｄの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。
【０１３６】
実施の形態９
図１５は、本発明の実施の形態９にかかる発振回路１ｈの構成を示すブロック図である。図１５に示す発振回路１ｈは、図１３に示す発振回路１ｇと比較して、電荷充放電部１２ｇに代えて電荷充放電部１２ｈを備える。ここで、図１５に示す発振回路１ｈは、図１３に示す発振回路１ｇのより具体的な構成例を示している。
【０１３７】
電荷充放電部１２ｈは、電荷充放電部１２ｇと比較して、可変電流源回路Ｂ１ｇに代えて定電流源回路Ｂ１，Ｂ２及びスイッチＳＷ７を有する。定電流源回路Ｂ１の入力端子は、電源電圧端子ＶＤＤに接続され、定電流源回路Ｂ１の出力端子は、スイッチＳＷ１の一方の端子及びスイッチＳＷ３の一方の端子に接続される。定電流源回路Ｂ２の入力端子は、電源電圧端子ＶＤＤに接続され、定電流源回路Ｂ２の出力端子は、スイッチＳＷ７の一方の端子に接続される。スイッチＳＷ７の他方の端子は、スイッチＳＷ１の一方の端子及びスイッチＳＷ３の一方の端子に接続される。なお、定電流源回路Ｂ１，Ｂ２には何れも電流値Ｉの電流が流れる。また、スイッチＳＷ７のオンオフは、パルス発生回路１９からの制御信号Ｖｃｔｒｌに基づいて制御される。電荷充放電部１２ｈのその他の回路構成については、電荷充放電部１２ｇの場合と同様であるため、その説明を省略する。
【０１３８】
例えば、制御信号Ｖｃｔｒｌの電圧レベルがＨレベルの場合、スイッチＳＷ７はオンする。それにより、ノードＸ１又はノードＹ１には、電流値２Ｉの電流が流れる。一方、制御信号Ｖｃｔｒｌの電圧レベルがＬレベルの場合、スイッチＳＷ７はオフする。それにより、ノードＸ１又はノードＹ１には、電流値Ｉの電流が流れる。図１５に示す発振回路１ｈのその他の回路構成及び動作については、図１３に示す発振回路１ｇと同様であるため、その説明を省略する。
【０１３９】
このような回路構成により、図１５に示す発振回路１ｈは、図１３に示す発振回路１ｇと同様の効果を奏することができる。なお、定電流源回路Ｂ２に流れる電流の電流値は、遅延時間Ｔｄの変動による期間Ｔｘ，Ｔｙの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Ｔｄの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。
【０１４０】
実施の形態１０
本実施の形態では、図１３や図１５に示されるパルス発生回路１９の具体例について説明する。ここでは、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力するパルス発生回路１９について説明する。
【０１４１】
図１６は、パルス発生回路１９の具体的構成例を示すブロック図である。図１６に示すように、パルス発生回路１９は、ＲＳフリップフロップ１９１と、電荷充放電部１９２と、コンパレータ１９３と、コンパレータ１９４と、ＳＷ制御回路１９５と、コンデンサＣ３Ｄ，Ｃ４Ｄと、スイッチＳＷ５Ｄ，ＳＷ６Ｄと、を有する。ここで、ＲＳフリップフロップ１９１は、発振回路１ｇにおけるＲＳフリップフロップ１１に対応し、電荷充放電部１９２は、発振回路１ｇにおける電荷充放電部１２ｇに対応し、コンパレータ１９３，１９４は、それぞれ発振回路１ｇにおけるコンパレータ１３，１４に対応する。
【０１４２】
なお、パルス発生回路１９は、ＲＳフリップフロップ１９１が出力信号Ｑ，ＱＢと略同一の周波数の出力信号（発振信号）ＱＤ,ＱＢＤを出力するように構成されている。また、パルス発生回路１９は、コンパレータ１９３，１９４及びＲＳフリップフロップ１９１の動作遅延に起因して生じる遅延時間が、コンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延に起因して生じる遅延時間Ｔｄと略同一となるように構成されている。そのため、例えば、コンパレータ１９３，１９４及びＲＳフリップフロップ１９１は、それぞれコンパレータ１３，１４及びＲＳフリップフロップ１１と同じ構成のものが用いられる。
【０１４３】
ＲＳフリップフロップ１９１は、入力端子Ｓに供給される入力信号（後述する比較結果Ｐ３）及び入力端子Ｒに供給される入力信号（後述する比較結果Ｑ３）に基づいて、出力端子Ｑから出力信号ＱＤを出力し、出力端子ＱＢから出力信号ＱＢＤ（出力信号ＱＤの反転信号）を出力する。ＲＳフリップフロップ１９１の基本動作は、ＲＳフリップフロップ１１の場合と同様である。
【０１４４】
ＳＷ制御回路１９５は、ＲＳフリップフロップ１９１の出力信号ＱＤ，ＱＢＤと、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢと、に基づいて、切替信号Ｓ１〜Ｓ４及び制御信号Ｖｃｔｒｌを出力する。
【０１４５】
図１７は、ＳＷ制御回路１９５の具体的構成例を示す図である。図１７に示すように、ＳＷ制御回路１９５は、論理積回路（以下、単にＡＮＤ回路と称す）１９５１〜１９５４と、論理和回路（以下、単にＯＲ回路と称す）１９５５と、を有する。ＡＮＤ回路１９５１は、出力信号ＱＢＤ及び出力信号Ｑの論理積を切替信号Ｓ１として出力する。ＡＮＤ回路１９５２は、出力信号ＱＤ及び出力信号Ｑの論理積を切替信号Ｓ２として出力する。ＡＮＤ回路１９５３は、出力信号ＱＤ及び出力信号ＱＢの論理積を切替信号Ｓ３として出力する。ＡＮＤ回路１９５４は、出力信号ＱＢＤ及び出力信号ＱＢの論理積を切替信号Ｓ４として出力する。そして、ＯＲ回路１９５５は、切替信号Ｓ１及び切替信号Ｓ３の論理和を制御信号Ｖｃｔｒｌとして出力する。
【０１４６】
図１６に戻り、電荷充放電部１９２は、ＳＷ制御回路１９５からの切替信号Ｓ１〜Ｓ４に基づいてコンデンサＣ１Ｄ，Ｃ２Ｄに対して相補的に充電又は放電する部である。電荷充放電部１９２は、一定の電流を流す定電流源回路Ｂ１Ｄと、スイッチＳＷ１Ｄ〜ＳＷ４Ｄと、コンデンサＣ１Ｄ，Ｃ２Ｄと、を有する。
【０１４７】
電源電圧端子ＶＤＤは、定電流源回路Ｂ１Ｄの入力端子に接続される。定電流源回路Ｂ１Ｄの出力端子は、スイッチＳＷ１Ｄの一方の端子及びスイッチＳＷ３Ｄの一方の端子に接続される。スイッチＳＷ１Ｄの他方の端子は、ノードＰ１を介して、スイッチＳＷ２Ｄの一方の端子に接続される。スイッチＳＷ２Ｄの他方の端子は接地電圧端子ＧＮＤに接続される。スイッチＳＷ３Ｄの他方の端子は、ノードＱ１を介して、スイッチＳＷ４Ｄの一方の端子に接続される。スイッチＳＷ４Ｄの他方の端子は、接地電圧端子ＧＮＤに接続される。
【０１４８】
コンデンサＣ１Ｄは、ノードＰ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ２Ｄと並列に設けられる。コンデンサＣ２Ｄは、ノードＱ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ４Ｄと並列に設けられる。
【０１４９】
スイッチＳＷ１Ｄ〜ＳＷ４Ｄのオンオフは、それぞれ切替信号Ｓ１〜Ｓ４に基づいて制御される。なお、定電流源回路Ｂ１Ｄには電流値Ｉの電流が流れる。また、コンデンサＣ１Ｄ，Ｃ２Ｄの容量値は、コンデンサＣ１，Ｃ２と同じ容量値を示す。電荷充放電部１９２の基本動作は、電荷充放電部１２ｇと同様である。
【０１５０】
コンデンサＣ３Ｄは、ノードＰ１とノードＰ２との間に設けられる。コンデンサＣ４Ｄは、ノードＱ１とノードＱ２との間に設けられる。ノードＰ２とノードＱ２との間には、スイッチＳＷ５Ｄ及びスイッチＳＷ６Ｄが直列に設けられる。スイッチＳＷ５Ｄのオンオフは、出力信号ＱＢに基づいて制御される。スイッチＳＷ６Ｄのオンオフは、出力信号Ｑに基づいて制御される。スイッチＳＷ５Ｄ及びスイッチＳＷ６Ｄ間のノードには、バイアス電圧Ｖｂｉａｓが供給される。例えば、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ５Ｄがオフし、スイッチＳＷ６Ｄがオンするため、ノードＱ２側にバイアス電圧Ｖｂｉａｓが供給される。一方、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ５Ｄがオンし、スイッチＳＷ６Ｄがオフするため、ノードＰ２側にバイアス電圧Ｖｂｉａｓが供給される。????
【０１５１】
なお、図１６の例では、バイアス電圧Ｖｂｉａｓとして基準電圧Ｖｒｅｆが用いられる場合を例に説明する。ただし、この場合、ノードＰ１の電圧レベルが接地電圧レベルの状態では、比較結果Ｐ３はＬレベルに維持され、ノードＰ１の電圧レベルがわずかに上昇した時点で、比較結果Ｐ３はＨレベルに切り替わるものとする。同様に、ノードＱ１の電圧レベルが接地電圧レベルの状態では、比較結果Ｑ３はＬレベルに維持され、ノードＱ１の電圧レベルがわずかに上昇した時点で、比較結果Ｑ３はＨレベルに切り替わるものとする。このような動作を実現するため、バイアス電圧Ｖｂｉａｓとして、基準電圧Ｖｒｅｆに代えて、コンパレータ１９３，１９４がＨレベルの比較結果を出力しない程度に基準電圧Ｖｒｅｆよりもわずかに低い電圧が用いられても良い。この場合の基準電圧生成部の構成について図１９を用いて説明する。
【０１５２】
図１９は、基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆよりわずかに低い電圧レベルのバイアス電圧Ｖｂｉａｓと、を生成する基準電圧生成部１５ｈを示す図である。図１９に示すように、基準電圧生成部１５ｈは、定電流源回路Ｂ３と、抵抗素子Ｒ１，Ｒ２と、を有する。定電流源回路Ｂ３と抵抗素子Ｒ１と抵抗素子Ｒ２とは、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられる。そして、基準電圧生成部１５ｈは、定電流源回路Ｂ３と抵抗素子Ｒ１との間のノード（ノードＮ１）の電圧を基準電圧Ｖｒｅｆとして出力し、抵抗素子Ｒ１と抵抗素子Ｒ２との間のノードの電圧をバイアス電圧Ｖｂｉａｓとして出力する。
【０１５３】
図１６に戻り、コンパレータ１９３は、基準電圧Ｖｒｅｆと、ノードＰ２の電圧レベルと、を比較して比較結果Ｐ３を出力する。図１６の例では、コンパレータ１９３は、ノードＰ２の電圧レベルが基準電圧Ｖｒｅｆのレベルに達した場合にＨレベルの比較結果Ｐ３を出力し、ノードＰ２の電圧レベルが基準電圧Ｖｒｅｆ未満の場合にＬレベルの比較結果Ｐ３を出力する。
【０１５４】
コンパレータ１９４は、基準電圧Ｖｒｅｆと、ノードＱ２の電圧レベルと、を比較して比較結果Ｑ３を出力する。図１６の例では、コンパレータ１９４は、ノードＱ２の電圧レベルが基準電圧Ｖｒｅｆのレベルに達した場合にＨレベルの比較結果Ｑ３を出力し、ノードＱ２の電圧レベルが基準電圧Ｖｒｅｆ未満の場合にＬレベルの比較結果Ｑ３を出力する。
【０１５５】
図１８は、図１６に示すパルス発生回路１９の動作を示すタイミングチャートである。図１８の例では、時刻ｔ０において、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであり、出力信号ＱＤがＨレベル、出力信号ＱＢＤがＬレベルである。そのため、ＳＷ制御回路１９５は、Ｈレベルの切替信号Ｓ２を出力し、Ｌレベルの切替信号Ｓ１，Ｓ３，Ｓ４を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力している。この場合、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、ノードＰ１の電圧レベルはＬレベルまで低下している。一方、スイッチＳＷ３Ｄ，ＳＷ４Ｄが何れもオフするため、ノードＱ１はフローティング状態となりＬレベルを維持している。また、スイッチＳＷ５Ｄがオフするため、ノードＰ２はフローティング状態となりバイアス電圧Ｖｂｉａｓの電圧レベル（本例では基準電圧Ｖｒｅｆ）を維持している。一方、スイッチＳＷ６Ｄがオンするため、ノードＱ２はバイアス電圧Ｖｂｉａｓの電圧レベルにプリチャージされる。そのため、コンパレータ１９３，１９４はそれぞれＬレベルの比較結果Ｐ３，Ｑ３を出力している。
【０１５６】
出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がると、ＳＷ制御回路１９５は、Ｈレベルの切替信号Ｓ３を出力し、Ｌレベルの切替信号Ｓ１，Ｓ２，Ｓ４を出力し、Ｈレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ１）。それにより、スイッチＳＷ３ＤがオンしスイッチＳＷ４Ｄがオフするため、ノードＱ１の電圧レベルは徐々に上昇する。一方、スイッチＳＷ１Ｄ，ＳＷ２Ｄが何れもオフするため、ノードＰ１はフローティング状態となりＬレベルを維持する。また、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がると、スイッチＳＷ５Ｄはオンし、スイッチＳＷ６Ｄはオフする（時刻ｔ１）。それにより、ノードＰ２はバイアス電圧Ｖｂｉａｓの電圧レベルにプリチャージされる。一方、ノードＱ２はフローティング状態となりバイアス電圧Ｖｂｉａｓの電圧レベルを維持する。
【０１５７】
ここで、ノードＱ２の電圧レベルは、ノードＱ１の電圧レベルの上昇に応じて上昇する。より具体的には、ノードＱ２は、バイアス電圧ＶｂｉａｓにノードＱ１の電圧レベルの上昇分を加えた電圧レベルを示す。ノードＱ２の電圧レベルがバイアス電圧Ｖｂｉａｓからわずかに上昇すると（時刻ｔ１付近）、コンパレータ１９４は少し遅れて比較結果Ｑ３を立ち上げる。このとき、コンパレータ１９３はＬレベルの比較結果Ｐ３を出力している。それにより、ＲＳフリップフロップ１９１は、出力信号ＱＤを立ち下げ、出力信号ＱＢＤを立ち上げる（時刻ｔ２）。換言すると、ノードＱ２の電圧レベルがバイアス電圧Ｖｂｉａｓからわずかに上昇してから（時刻ｔ１付近）、コンパレータ１９４及びＲＳフリップフロップ１９１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がる（時刻ｔ２）。なお、バイアス電圧Ｖｂｉａｓは基準電圧Ｖｒｅｆと同等もしくはわずかに低い程度であるため、ノードＱ２の電圧レベルは、出力信号Ｑ，ＱＢの論理値変化後に直ちに、即ち、時刻ｔ１にて、比較結果Ｑ３をＨレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。
【０１５８】
出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がると、ＳＷ制御回路１９５は、Ｈレベルの切替信号Ｓ４を出力し、Ｌレベルの切替信号Ｓ１〜Ｓ３を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ２）。それにより、スイッチＳＷ３ＤがオフしスイッチＳＷ４Ｄがオンするため、ノードＱ１の電圧レベルはＬレベルまで低下する。それに応じて、ノードＱ２の電圧レベルもバイアス電圧Ｖｂｉａｓのレベルまで低下する。一方、スイッチＳＷ１Ｄ，ＳＷ２Ｄが何れもオフするため、ノードＰ１はフローティング状態となりＬレベルを維持する。ノードＰ２の電圧レベルもバイアス電圧Ｖｂｉａｓのレベルを維持する。
【０１５９】
このように、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ１）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ２）。つまり、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１６０】
その後、出力信号Ｑが立ち上がり、出力信号ＱＤが立ち下がると、ＳＷ制御回路１９５は、Ｈレベルの切替信号Ｓ１を出力し、Ｌレベルの切替信号Ｓ２〜Ｓ４を出力し、Ｈレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ３）。それにより、スイッチＳＷ１ＤがオンしスイッチＳＷ２Ｄがオフするため、ノードＰ１の電圧レベルは徐々に上昇する。一方、スイッチＳＷ３Ｄ，ＳＷ４Ｄが何れもオフするため、ノードＱ１はフローティング状態となりＬレベルを維持する。また、出力信号Ｑが立ち上がり、出力信号ＱＢが立ち下がると、スイッチＳＷ５Ｄはオフし、スイッチＳＷ６Ｄはオンする（時刻ｔ３）。それにより、ノードＱ２はバイアス電圧Ｖｂｉａｓの電圧レベルにプリチャージされる。一方、ノードＰ２はフローティング状態となりバイアス電圧Ｖｂｉａｓの電圧レベルを維持する。
【０１６１】
ここで、ノードＰ２の電圧レベルは、ノードＰ１の電圧レベルの上昇に応じて上昇する。より具体的には、ノードＰ２は、バイアス電圧ＶｂｉａｓにノードＰ１の電圧レベルの上昇分を加えた電圧レベルを示す。ノードＰ２の電圧レベルがバイアス電圧Ｖｂｉａｓからわずかに上昇すると（時刻ｔ３付近）、コンパレータ１９３は少し遅れて比較結果Ｐ３を立ち上げる。このとき、コンパレータ１９４はＬレベルの比較結果Ｑ３を出力している。それにより、ＲＳフリップフロップ１９１は、出力信号ＱＤを立ち上げ、出力信号ＱＢＤを立ち下げる（時刻ｔ４）。換言すると、ノードＰ２の電圧レベルがバイアス電圧Ｖｂｉａｓからわずかに上昇すると（時刻ｔ３付近）、コンパレータ１９３及びＲＳフリップフロップ１９１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がる（時刻ｔ４）。なお、バイアス電圧Ｖｂｉａｓは基準電圧Ｖｒｅｆと同等もしくはわずかに低い程度であるため、ノードＰ２の電圧レベルは、出力信号Ｑ，ＱＢの論理値変化後に直ちに、即ち、時刻ｔ３にて、比較結果Ｐ３をＨレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。
【０１６２】
出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がると、ＳＷ制御回路１９５は、Ｈレベルの切替信号Ｓ２を出力し、Ｌレベルの切替信号Ｓ１，Ｓ３，Ｓ４を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ４）。それにより、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、ノードＰ１の電圧レベルはＬレベルまで低下する。それに応じて、ノードＰ２の電圧レベルはバイアス電圧Ｖｂｉａｓのレベルまで低下する。一方、スイッチＳＷ１Ｄ，ＳＷ２Ｄが何れもオフするため、ノードＱ１はフローティング状態となりＬレベルを維持する。ノードＱ２の電圧レベルもバイアス電圧Ｖｂｉａｓのレベルを維持する。このような動作が繰り返される。
【０１６３】
このように、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ３）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ４）。つまり、パルス発生回路１９は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１６４】
実施の形態１１
図２０は、本発明の実施の形態１１にかかる基準電圧生成部１５ｊを示す図である。図２０に示す基準電圧生成部１５ｊは、図１９に示す基準電圧生成部１５ｉの変形例であって、基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆよりわずかに低い電圧レベルのバイアス電圧Ｖｂｉａｓと、を生成する。
【０１６５】
基準電圧生成部１５ｊは、基準電圧生成部１５ｉと比較して、抵抗素子Ｒ１に代えて可変抵抗素子Ｒ１ｊを有する。可変抵抗素子Ｒ１ｊは、抵抗値を変更可能な抵抗素子であって、制御信号Ｃｔｒｌ１に応じた抵抗値を示す。
【０１６６】
基準電圧生成部１５ｊは、制御信号Ｃｔｒｌ１に基づいて可変抵抗素子Ｒ１ｊの抵抗値を調整することにより、所望の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。図１３や図１５に示すようなパルス発生回路１９を有する発振回路は、基準電圧生成部１５ｊを備えることにより、出力信号（発振信号）Ｑ，ＱＢの発振周波数を自由に変更することが可能になる。
【０１６７】
さらに、基準電圧生成部１５ｊは、制御信号Ｃｔｒｌ１に基づいて可変抵抗素子Ｒ１ｊの抵抗値を調整することにより、基準電圧Ｖｒｅｆとバイアス電圧Ｖｂｉａｓとの電圧差を自由に変更することができる。図１３及び図１５に示すようなパルス発生回路１９を有する発振回路は、基準電圧生成部１５ｊを備えることにより、パルス発生回路１９から出力される制御信号Ｖｃｔｒｌの論理値変化のタイミングを調整することが可能になる。
【０１６８】
なお、制御信号Ｃｔｒｌ１は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタＭ１ｊから出力される。レジスタＭ１ｊは、外部から供給される制御信号（外部制御信号）の情報を記憶し、記憶された情報に基づいて制御信号Ｃｔｒｌ１を出力する。それにより、本発明にかかる発振回路は、外部から制御信号Ｃｔｒｌ１を制御することができるため、製品化後であっても出力信号（発振信号）Ｑ，ＱＢの発振周波数を変更することが可能である。なお、レジスタＭ１ｅは、外部制御信号に代えてＣＰＵからの要求に応じた制御信号Ｃｔｒｌ１を生成してもよい。また、レジスタＭ１ｅは、フラッシュメモリ等の記憶素子であっても良い。
【０１６９】
実施の形態１２
図２１は、本発明の実施の形態１２にかかる基準電圧生成部１５ｋを示す図である。図２１に示す基準電圧生成部１５ｋは、図１９に示す基準電圧生成部１５ｉの変形例であって、基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆよりわずかに低い電圧レベルのバイアス電圧Ｖｂｉａｓと、を生成する。
【０１７０】
基準電圧生成部１５ｋは、基準電圧生成部１５ｉと比較して、抵抗素子Ｒ１に代えて可変抵抗素子Ｒ１ｋを有し、抵抗素子Ｒ２に代えて可変抵抗素子Ｒ２ｋを有する。可変抵抗素子Ｒ１ｋ，Ｒ２ｋは、抵抗値を変更可能な抵抗素子であって、それぞれ制御信号Ｃｔｒｌ１，Ｃｔｒｌ２に応じた抵抗値を示す。なお、制御信号Ｃｔｒｌ１，２は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタＭ２ｋから出力される。
【０１７１】
それにより、基準電圧生成部１５ｋは、図２０に示す基準電圧生成部１５ｊと同等の効果を奏することができる。さらに、基準電圧生成部１５ｋは、制御信号Ｃｔｒｌ２に基づいて可変抵抗素子Ｒ２ｋの抵抗値を調整することにより、所望の電圧レベルのバイアス電圧Ｖｂｉａｓを生成することができる。
【０１７２】
実施の形態１３
図２２は、本発明の実施の形態１３にかかる基準電圧生成部１５ｍを示す図である。図２２に示す基準電圧生成部１５ｍは、図１９に示す基準電圧生成部１５ｍの変形例であって、基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆよりわずかに低い電圧レベルのバイアス電圧Ｖｂｉａｓと、を生成する。
【０１７３】
基準電圧生成部１５ｍは、基準電圧生成部１５ｉと比較して、抵抗素子Ｒ１に代えて可変抵抗素子Ｒ１ｍを有し、抵抗素子Ｒ２に代えて可変抵抗素子Ｒ２ｍ，Ｒ３ｍを有する。可変抵抗素子Ｒ１ｍ，Ｒ２ｍ，Ｒ３ｍは、抵抗値を変更可能な抵抗素子であって、それぞれ制御信号Ｃｔｒｌ１，Ｃｔｒｌ２，Ｃｔｒｌ３に応じた抵抗値を示す。なお、制御信号Ｃｔｒｌ１〜Ｃｔｒｌ３は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタＭ３ｍから出力される。また、可変抵抗素子Ｒ２ｍは、温度の上昇に応じて抵抗値が大きくなるという正の温度依存性を有する。可変抵抗素子Ｒ３ｍは、温度の上昇に応じて抵抗値が小さくなるという負の温度依存性を有する。
【０１７４】
それにより、基準電圧生成部１５ｍは、図２１に示す基準電圧生成部１５ｋと同等の効果を奏することができる。さらに、基準電圧生成部１５ｍは、互いに異なる温度依存性の可変抵抗素子Ｒ２ｍ，Ｒ３ｍを用いているため、温度変動による抵抗値の変化を相殺することができる。したがって、基準電圧生成部１５ｍは、温度が変動した場合でも安定した基準電圧Ｖｒｅｆを生成することができる。
【０１７５】
実施の形態１４
図２３は、本発明にかかる発振回路が適用されたＰＬＬを示すブロック図である。本実施の形態では、図１に示す発振回路１がＰＬＬに適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。
【０１７６】
図２３に示すＰＬＬ１００は、発振回路１と、位相比較器（ＰＦＤ）１０１と、チャージポンプ１０２と、ループフィルタ１０３と、電圧制御発振器（ＶＣＯ）１０４と、分周器１０５と、を備える。なお、位相比較器１０１とチャージポンプ１０２とにより、位相差検出部とも称する。
【０１７７】
発振回路１は、発振信号を基準クロック信号として出力する。位相比較器１０１は、発振回路１からの基準クロック信号と分周器１０５からの分周クロック信号との位相差を検出する。チャージポンプ１０２は、位相比較器１０１によって検出された位相差に応じた出力電圧を生成する。ループフィルタ１０３は、チャージポンプ１０２の出力電圧を直流信号に変換し、制御電圧として出力する。電圧制御発振器１０４は、制御電圧に応じた周波数のクロック信号を出力する。分周器１０５は、電圧制御発振器１０４からのクロック信号を分周して分周クロック信号として出力する。
【０１７８】
このように、本発明にかかる発振回路が適用されたＰＬＬは、当該発振回路から出力された基準クロック信号（発振信号）を逓倍することにより、より高速なクロック信号を精度良く生成することができる。
【０１７９】
実施の形態１５
図２４は、本発明にかかる発振回路が適用された半導体集積回路（ＬＳＩ）を示すブロック図である。本実施の形態では、図１に示す発振回路１がクロック源１として半導体集積回路に適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。
【０１８０】
図２４に示す半導体集積回路２００は、クロック源１と、ロジック回路及びメモリによって構成される内部回路２０１と、電源２０２と、を備える。電源２０２は、クロック源１及び内部回路２０１に対して電源電圧を供給する。クロック源１は、外部からの起動信号が活性化されることにより動作し、予め設定された周波数のクロック信号（発振信号）を出力する。内部回路２０１は、クロック源１から供給されるクロック信号に同期して動作する。
【０１８１】
このように、本発明にかかる発振回路が適用された半導体集積回路２００は、発振回路（クロック源）から出力された精度の高いクロック信号に同期して動作するため、安定した動作を実現することができる。特に、図１３や図１５に示すようなパルス発生回路１９を有する発振回路が半導体集積回路２００に適用された場合、当該半導体集積回路２００は、高速にクロック信号を安定化させることができるため、起動時間を短縮させることができる。
【０１８２】
実施の形態１６
図２５は、本発明にかかる発振回路が適用された半導体集積回路（ＬＳＩ）を示すブロック図である。本実施の形態では、図１に示す発振回路１がクロック源１として半導体集積回路に適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。
【０１８３】
図２５に示す半導体集積回路３００は、クロック源１と、ロジック回路及びメモリによって構成される内部回路３０１と、電源３０２と、センサ３０３と、クロック源３０４と、起動回路３０５と、を備える。なお、センサ３０３と、クロック源３０４と、起動回路３０５と、によりモード切替部とも称する。
【０１８４】
電源３０２は、クロック源１，クロック源３０４，内部回路３０１及び起動回路３０５に対して電源電圧を供給する。クロック源３０４は、高い精度の求められない低速のクロック信号を出力する。センサ３０３は、外部から供給される信号に基づきイネーブル信号の活性化状態を制御する。例えば、センサ３０３は、外部から供給される信号により半導体集積回路３００を動作させるように要求された場合、イネーブル信号を活性化させる（例えば、イネーブル信号を立ち上げる）。起動回路３０５は、クロック源３０４からのクロック信号に同期して、センサ３０３からのイネーブル信号を取り込み、起動信号として出力する。クロック源１は、起動信号が活性化されることにより動作し、予め設定された周波数のクロック信号（発振信号）を出力する。そして、内部回路３０１は、クロック源１から供給されるクロック信号に同期して動作する。
【０１８５】
つまり、半導体集積回路３００は、通常動作モード時に、内部回路３０１にクロック信号を供給することにより当該内部回路３０１を動作させ、停止モード時に、内部回路３０１に対するクロック信号の供給を停止することにより当該内部回路３０１の動作を停止する。半導体集積回路３００は、停止モード時に内部回路３０１に対するクロック信号の供給を停止することができるため、消費電力を低減することができる。
【０１８６】
このように、本発明にかかる発振回路が適用された半導体集積回路３００は、発振回路（クロック源）から出力された精度の高いクロック信号に同期して動作するため、安定した動作を実現することができる。特に、図１３や図１５に示すようなパルス発生回路１９を有する発振回路が半導体集積回路３００に適用された場合、当該半導体集積回路３００は、高速にクロック信号を安定化させることができるため、停止モードから通常動作モードへの切り替わり毎の起動時間を短縮させることができ、より効率的な動作を実現することができる。
【０１８７】
（本発明にかかる発振回路のレイアウト構成例）
以下では、本発明にかかる発振回路のレイアウト構成について説明する。図２６は、本発明にかかる発振回路のレイアウト構成の一例を示す図である。なお、図２６は、代表して図１に示す発振回路１のレイアウト構成の一例を示している。
【０１８８】
図２６に示すように、ＲＳフリップフロップ１１と、紙面の横方向に隣り合って配置された一組のコンパレータ１３，１４と、紙面の横方向に隣り合って配置された一組のコンデンサＣ１，Ｃ２とが、紙面の上方から下方に向けて順に近接配置されている。さらに、ＲＳフリップフロップ１１と、一組のコンパレータ１３，１４と、一組のコンデンサＣ１，Ｃ２とは、紙面の縦方向を対称軸として左右対称に配置されている。このように、一対の差動信号の一方（出力信号Ｑ）を生成する回路と、一対の差動信号の他方（出力信号ＱＢ）を生成する回路とが、左右対称に配置されることにより、差動信号間の精度のばらつきが低減される。
【０１８９】
また、コンパレータ１３上には、４つのゲート電極が、当該コンパレータ１３の中央から下部に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の横方向を長手方向にして配置されている。図２６の例では、４つのゲート電極のうち上２つのゲート電極がコンパレータ１３の反転入力端子として用いられ、下２つの電極がコンパレータ１３の非反転入力端子として用いられる。なお、コンパレータ１３の反転入力端子用の２つのゲート電極と非反転入力端子用の２つのゲート電極とは、紙面の横方向を対称軸として左右対称に配置されている。コンパレータ１４上の４つのゲート電極のレイアウト構成については、コンパレータ１３の場合と同様であるため、その説明を省略する。
【０１９０】
このようなレイアウト構成により、コンパレータ１３とコンデンサＣ１とを接続する配線の配線長、及び、コンパレータ１４とコンデンサＣ２とを接続する配線の配線長を短くすることができるため、配線容量の影響による誤動作が抑制される。
【０１９１】
図２７は、本発明にかかる発振回路のレイアウト構成の一例を示す図である。なお、図２７は、代表して図１に示す発振回路１のレイアウト構成の一例を示している。以下では、図２６のレイアウト構成とは異なる部分についてのみ説明する。
【０１９２】
図２７に示すように、コンパレータ１３上には、４つのゲート電極が、当該コンパレータ１３の下部において右方から左方に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の縦方向を長手方向にして配置されている。図２７の例では、４つのゲート電極のうち右２つのゲート電極がコンパレータ１３の反転入力端子として用いられ、左２つの電極がコンパレータ１３の非反転入力端子として用いられる。なお、コンパレータ１３の反転入力端子用の２つのゲート電極と非反転入力端子用の２つのゲート電極とは、紙面の縦方向を対称軸として左右対称に配置されている。コンパレータ１４上の４つのゲート電極のレイアウト構成については、コンパレータ１３の場合と同様であるため、その説明を省略する。
【０１９３】
このようなレイアウト構成により、図２６に示すレイアウト構成の場合と同様の効果を奏することができる。
【０１９４】
図２８は、図１３及び図１５に示すようなパルス発生回路１９を有する発振回路のレイアウト構成の一例を示す図である。図２８に示すように、一組のコンデンサＣ１Ｄ，Ｃ２Ｄと、一組のコンデンサＣ３Ｄ，Ｃ４Ｄと、一組のコンパレータ１９３，１９４と、一組のコンパレータ１３，１４と、一組のコンデンサＣ１，Ｃ２とは、それぞれ紙面の横方向に隣り合って配置されている。これらは、紙面の上方から下方に向けて順に近接配置されている。また、一組のコンデンサＣ１Ｄ，Ｃ２Ｄと、一組のコンデンサＣ３Ｄ，Ｃ４Ｄと、一組のコンパレータ１９３，１９４と、ＲＳフリップフロップ１９１と、ＲＳフリップフロップ１１と、一組のコンパレータ１３，１４と、一組のコンデンサＣ１，Ｃ２とは、紙面の縦方向を対称軸として左右対称に配置されている。このように、一対の差動信号の一方（出力信号Ｑ，ＱＤ）を生成する回路と、一対の差動信号の他方（出力信号ＱＢ，ＱＢＤ）を生成する回路とが、左右対称に配置されることにより、差動信号間の精度のばらつきが低減される。
【０１９５】
また、コンパレータ１９３上には、４つのゲート電極が、当該コンパレータ１９３の上部において右方から左方に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の縦方向を長手方向にして配置されている。図２８の例では、４つのゲート電極のうち右２つのゲート電極がコンパレータ１９３の反転入力端子として用いられ、左２つのゲート電極がコンパレータ１９３の非反転入力端子として用いられる。なお、コンパレータ１９３の反転入力端子用の２つのゲート電極と非反転入力端子用の２つのゲート電極とは、紙面の縦方向を対象軸として左右対称に配置されている。コンパレータ１９４上の４つのゲート電極のレイアウト構成については、コンパレータ１９３の場合と同様であるため、その説明を省略する。また、コンパレータ１３，１４上にそれぞれ配置された４つのゲート電極のレイアウト構成については、図２７に示すレイアウト構成の場合と同様であるため、その説明を省略する。
【０１９６】
このようなレイアウト構成により、コンパレータ１３とコンデンサＣ１とを接続する配線の配線長、及び、コンパレータ１４とコンデンサＣ２とを接続する配線の配線長に加え、コンパレータ１９３とコンデンサＣ３Ｄとを接続する配線の配線長、及びコンパレータ１９４とコンデンサＣ４Ｄとを接続する配線の配線長を短くすることができるため、配線容量の影響による誤動作が抑制される。
【０１９７】
（コンデンサのレイアウト構成例）
次に、本発明にかかる発振回路に用いられるコンデンサのレイアウト構成について説明する。図２９Ａは、代表してコンデンサＣ１のレイアウト構成の一例を示す。また、図２９Ｂは、代表してコンデンサＣ１のレイアウト構成の他の例を示す。
【０１９８】
図２９Ａに示すように、積層された２つの配線層のうち上部に配置された配線によりコンデンサＣ１の一方の電極が形成され、積層された２つの配線層のうち下部に配置された配線によりコンデンサＣ１の他方の電極が形成される。このように、積層された２つの配線層にそれぞれ配置された配線によってコンデンサＣ１が構成されることにより、温度や電源電圧の変動による容量値の変化が抑制される。
【０１９９】
また、図２９Ｂに示すように、ある配線層に配置され櫛状に形成された複数の突出部を有する第１の配線により、コンデンサＣ１の一方の電極が形成される。また、第１の配線と同一配線層に配置され櫛状に形成された複数の突出部を有する第２の配線により、コンデンサＣ１の他方の電極が形成される。なお、第１の配線と第２の配線とは、紙面の横方向に対向配置されており、各々複数の突出部が交互に配置されている。このように、同一配線層に配置された２つの配線によってコンデンサＣ２が構成されることにより、温度や電源電圧の変動による容量値の変化が抑制される。
【０２００】
以上のように、上記実施の形態１〜１６にかかる発振回路は、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、所望の周波数の発振信号を精度良く出力することが可能である。
【０２０１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、コンデンサＣ１の容量値とコンデンサＣ２の容量値とが略同一である場合を例に説明したが、これに限られない。コンデンサＣ１の容量値及びコンデンサＣ２の容量値は、出力信号（発振信号）Ｑ，ＱＢのデューティ比に応じてそれぞれ適宜変更可能である。
【０２０２】
また、上記実施の形態では、電荷充放電部において、電源電圧端子ＶＤＤ側及び接地電圧端子ＧＮＤ側の何れか一方に電流源回路（例えば、図１における定電流源回路Ｂ１）が設けられ、ノードＸ１側及びノードＹ１側にそれぞれコンデンサＣ１及びコンデンサＣ２が設けられた場合を例に説明したが、これに限られない。電荷充放電部は、電源電圧端子ＶＤＤ側及び接地電圧端子ＧＮＤ側にそれぞれ個別に電流源回路が設けられ、ノードＸ１，Ｙ１に代わる共通ノードに共通コンデンサが一つ設けられた回路構成に適宜変更可能である。このとき、当該共通ノードは、例えば、コンパレータ１３の非反転入力端子に接続され、コンパレータ１４の反転入力端子に接続される。そして、コンパレータ１３の反転入力端子には、基準電圧Ａが供給され、コンパレータ１４の非反転入力端子には、基準電圧Ａとは異なる基準電圧Ｂが供給される。つまり、この場合、コンパレータ１３は、電源電圧端子ＶＤＤ側の電流源回路に流れる電流によって徐々に上昇する共通ノードの電圧レベルが基準電圧Ａに達したか否かを検出する。一方、コンパレータ１４は、接地電圧端子ＧＮＤ側の電流源回路に流れる電流によって徐々に下降する共通ノードの電圧レベルが基準電圧Ｂに達したか否かを検出する。
【０２０３】
また、上記実施の形態では、電荷充放電部において、ノードＸ１側及びノードＹ１側にそれぞれ電流を流す一つの電流源回路（例えば、図１における定電流源回路Ｂ１）が設けられた場合を例に説明したが、これに限られない。電荷充放電部は、ノードＸ１側に電流を流す電流源回路と、ノードＹ１側に電流を流す電流源回路と、が個別に設けられた回路構成に適宜変更可能である。
【０２０４】
なお、特許文献２に開示された発振回路は、応答遅延時間を有するコンパレータを用いないように構成されたものであり、特許文献１に開示されているようなコンパレータを有する発振回路にその技術をそのまま適用することは容易に想到できないものと考えられる。
【符号の説明】
【０２０５】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ  発振回路
１００  ＰＬＬ
１０１  ＰＦＤ
１０２  チャージポンプ
１０３  ループフィルタ
１０４  ＶＣＯ
１０５  分周器
２００  半導体集積回路
２０１  内部回路
２０２  電源
３００  半導体集積回路
３０１  内部回路
３０２  電源
３０３  センサ
３０４  クロック源
３０５  起動回路
１１  ＲＳフリップフロップ
１２，１２ａ，１２ｂ，１２ｃ，１２ｇ、１２ｈ  電荷充放電部
１３，１４  コンパレータ
１５，１５ｅ，１５ｆ，１５ｉ，１５ｊ，１５ｋ，１５ｍ  基準電圧生成部
１６，１６ａ  制御電圧生成部
１７  参照電圧生成部
１８  電荷充放電及び制御電圧生成部
１９  パルス発生回路
１９１  ＲＳフリップフロップ
１９２  電荷充放電部
１９３，１９４  コンパレータ
１９５  ＳＷ制御回路
１９５１〜１９５４  ＡＮＤ回路
１９５５  ＯＲ回路
５００  発振回路
Ａ１  オペアンプ
Ｂ１〜Ｂ４，Ｂ１Ｄ  定電流源回路
Ｂ１ｂ，Ｂ１ｇ  可変電流源回路
Ｃ１〜Ｃ４  コンデンサ
Ｃ１ｃ，Ｃ２ｃ  可変コンデンサ
Ｃ１Ｄ〜Ｃ４Ｄ  コンデンサ
Ｍ１ｅ，Ｍ２ｆ，Ｍ１ｊ，Ｍ２ｋ，Ｍ３ｍ  レジスタ
Ｎ１〜Ｎ４  ノード
Ｒ１，Ｒ４  抵抗素子
Ｒ１ｅ，Ｒ１ｆ，Ｒ２ｆ，Ｒ１ｊ，Ｒ１ｋ，Ｒ２ｋ，Ｒ１ｍ，Ｒ２ｍ，Ｒ３ｍ  可変抵抗素子
ＳＷ１〜ＳＷ７  スイッチ
ＳＷ１Ｄ〜ＳＷ６Ｄ  スイッチ
Ｘ１，Ｘ２  ノード
Ｙ１，Ｙ２  ノード
Ｐ１，Ｐ２，Ｐ３  ノード
Ｑ１，Ｑ２，Ｑ３  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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