(57)【要約】【課題】メモリセル用埋め込みゲートトランジスタと周辺トランジスタとを有し、前記メモリセル上のビット線と前記周辺トランジスタのゲート電極とを容易に加工可能な半導体装置を提供する。【解決手段】前記埋め込みゲートトランジスタには、第１層間絶縁膜と、前記第１層間絶縁膜上に積層されたビット線を構成する第２導体膜とが備えられ、前記周辺トランジスタ領域には、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極積層体が備えられ、前記ゲート電極積層体には、メタルゲート膜と、上部ゲート膜と、前記第２導体膜と材質及び厚みが同じである第３導体膜とが少なくとも積層され、前記半導体基板から前記メタルゲート膜の上面までの高さが、前記半導体基板から前記第１層間絶縁膜の上面の高さより低く、かつ、前記上部ゲート膜の上面の高さが前記第１層間絶縁膜の上面の高さ以下であることを特徴とする半導体装置。【選択図】図１
2013191808.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、メモリセル用の埋め込みゲートトランジスタが備えられたメモリセル領域と、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有する周辺トランジスタが備えられた周辺トランジスタ領域とを有し、
前記メモリセル上には、ビットコンタクト孔を有する第１層間絶縁膜と、前記ビットコンタクト孔に埋め込まれた第１導体膜からなるコンタクトプラグと、前記第１層間絶縁膜上に積層されて前記コンタクトプラグに接続されたビット線を構成する第２導体膜とが備えられ、
前記周辺トランジスタ領域には、前記ゲート絶縁膜上に形成されたゲート電極積層体が備えられ、前記ゲート電極積層体には、ゲート絶縁膜上に形成されたメタルゲート膜と、前記メタルゲート膜上に積層された上部ゲート膜と、前記上部ゲート膜の上に積層され、前記第２導体膜と材質及び厚みが同じである第３導体膜とが少なくとも備えられ、
前記半導体基板から前記メタルゲート膜の上面までの高さが、前記半導体基板から前記第１層間絶縁膜の上面の高さより低く、かつ、前記上部ゲート膜の上面の高さが前記第１層間絶縁膜の上面の高さ以下であることを特徴とする半導体装置。
【請求項２】
前記上部ゲート膜がドープドポリシリコン膜であり、
前記上部ゲート膜の上面の位置が、前記第１層間絶縁膜の上面の位置より低く、
前記上部ゲート膜と前記第３導体膜との間に、前記第１導体膜と同じ材質でその上面の位置が前記第１導体膜の上面の位置と同じである第４導体膜が備えられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記周辺トランジスタ領域の前記ゲート絶縁膜上に、前記メタルゲート膜と前記上部ゲート膜の合計の厚みと同じ厚みの別のメタルゲート膜が備えられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記上部ゲート膜がハードマスク膜であり、前記ハードマスク膜の上面の位置が、前記第１層間絶縁膜の上面の位置と同じであることを特徴とする請求項１〜請求項３のいずれかの請求項に記載の半導体装置。
【請求項５】
前記メタルゲート膜と前記上部ゲート膜との間に、ドープドポリシリコン膜からなる第７導体膜があることを特徴とする請求項１〜請求項４のいずれかの請求項に記載の半導体装置。
【請求項６】
半導体基板上にメモリセル領域と周辺トランジスタ領域とを区画し、前記メモリセル領域にメモリセル用の埋め込みゲートトランジスタを有するメモリセルを形成する工程と、
前記メモリセル上に第１層間絶縁膜を形成する工程と、
前記周辺トランジスタ領域の前記半導体基板上に、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を形成する工程と、
前記周辺トランジスタ領域の前記ゲート絶縁膜上に、上面の高さが前記第１層間絶縁膜の上面の高さよりも低いメタルゲート膜を形成するとともに、上面の高さが前記第１層間絶縁膜の上面の高さ以下である上部ゲート膜を形成する工程と、
前記第１層間絶縁膜にビットコンタクト孔を設ける工程と、
前記ビットコンタクト孔を埋めるように前記第１層間絶縁膜を覆うとともに前記上部ゲート膜を覆うように第５導体膜を積層する工程と、
前記第１層間絶縁膜の上面または前記上部ゲート膜の上面が露出するまで前記第５導体膜を平坦化して、前記ビットコンタクト孔に埋め込まれたコンタクトプラグとしての第１導体膜を形成する工程と、
前記第１層間絶縁膜及び前記上部ゲート膜の上に第６導体膜を積層する工程と、
前記第６導体膜をパターニングすることにより、前記メモリセル領域に前記コンタクトプラグに接続されるビット線をなす第２導体膜を形成するとともに、前記周辺トランジスタ領域に前記メタルゲート膜と前記上部ゲート膜と前記第６導体膜がパターニングされて形成された第３導体膜とを含むゲート電極積層体を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記メタルゲート膜及び前記上部ゲート膜の形成工程において、
材質がドープドポリシリコンであるとともに、上面の位置が前記第１層間絶縁膜の上面の位置より低い前記上部ゲート膜を形成し、
前記第１導体膜の形成工程において、
前記第１層間絶縁膜の上面が露出するまで前記第５導体膜を平坦化して、前記上部ゲート膜上に第４導体膜を形成し、
前記第２導体膜及び前記ゲート電極積層体の形成工程において、
前記第４導体膜上に前記第３導体膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記メタルゲート膜及び前記上部ゲート膜の形成工程において、
前記ゲート絶縁膜上に、前記メタルゲート膜と前記上部ゲート膜の合計の厚みと同じ厚みの別のメタルゲート膜を形成し、
前記第５導体膜の形成工程において、
前記ビットコンタクト孔を埋めるように前記第１層間絶縁膜を覆うとともに前記別のメタルゲート膜を覆うように前記第５導体膜を積層することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記メタルゲート膜及び前記上部ゲート膜の形成工程において、
前記上部ゲート膜として、上面の位置が前記第１層間絶縁膜の上面の位置と同じであるハードマスク膜を形成することを特徴とする請求項６〜請求項８のいずれかの請求項に記載の半導体装置の製造方法。
【請求項１０】
前記メタルゲート膜及び前記上部ゲート膜の形成工程において、
前記メタルゲート膜と前記上部ゲート膜との間に、ドープドポリシリコン膜からなる第７導体膜を形成することを特徴とする請求項６〜請求項９のいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、平面型トランジスタを有する半導体装置においては、ゲート絶縁膜として主にシリコン酸化膜が用いられてきた。ところが、半導体装置の微細化・集積化が進み、ゲート絶縁膜としてのシリコン酸化膜が薄膜化されることで、リーク電流の増大が無視できなくなっている。そのため、比誘電率が高いｈｉｇｈ−ｋ膜をゲート絶縁膜に用いる試みがなされている。
【０００３】
特許文献１には、半導体基板上に形成されたｈｉｇｈ−ｋ膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート膜との界面にハロゲン元素を偏析させることにより、大きな仕事関数を実現する平面型トランジスタが開示されている。
【０００４】
また、特許文献２には、ダマシンプロセスを用いて、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜と、メタルゲート膜を形成することにより、ソースドレイン領域の活性化のためのアニールにゲート絶縁膜及びメタルゲート膜をさらすことなく、高性能かつ低電圧なＭＩＳＦＥＴを形成する技術が開示されている。
【０００５】
一方、前述のような半導体装置の微細化に伴い、平面型トランジスタの短チャネル効果が顕著になっている。この短チャネル効果による閾値電圧の低下を回避するための構造として、半導体基板の表面側に形成したゲート電極用の溝の内壁にゲート絶縁膜を形成するとともに、ゲート絶縁膜で囲まれた溝内にゲート電極を埋め込んだ埋め込みゲートトランジスタが知られている。
【０００６】
特許文献３には、ゲート絶縁膜の溝底部のコーナー部分の膜厚を、少なくとも溝の側壁部分の膜厚よりも薄くすることにより、実効電界の低下と閾値電圧の増大を抑制した埋め込みゲートトランジスタが開示されている。
【０００７】
上記のように、半導体装置の微細化・集積化に備えた種々の技術が知られている。
ＤＲＡＭ等の半導体装置では、メモリセル領域に埋め込みゲートトランジスタを用いるとともに、周辺トランジスタ領域にｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有する平面型トランジスタを用いることがある。
【０００８】
本発明者らは、上記構成を有するＤＲＡＭ及びその製造方法について検討を行ったので、図１８〜図２９を参照しながら説明する。
【０００９】
ＤＲＡＭ（半導体装置）３００は、図１８に示すように、メモリセル領域３００ａと周辺トランジスタ領域３００ｂと、を有する。メモリセル領域３００ａ及び周辺トランジスタ領域３００ｂは、半導体基板１０に形成されたＳＴＩ１２によって、それぞれ複数の活性領域１１ａ，１１ｂ，１１ｃに区分されている。メモリセル領域３００ａの活性領域１１ａには、メモリセル用の埋め込みゲートトランジスタが形成されている。また、周辺トランジスタ領域３００ｂの各活性領域１１ｂ，１１ｃには、それぞれｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有するｎチャネル，ｐチャネルの平面型トランジスタ（以降、周辺トランジスタと称する）が形成されている。
【００１０】
次いで、ＤＲＡＭ３００の製造方法について、図１９〜図２９を参照して説明する。
先ず、図１９に示すように、ｐ型シリコン基板からなる半導体基板１０に、活性領域１１ａ，１１ｂ，１１ｃを区分するＳＴＩ１２を形成する。その後、ＳＴＩ１２と半導体基板１０の上面を覆うように絶縁膜１６を形成する。
【００１１】
次に、図２０に示すように、メモリセル領域３００ａの活性領域１１ａに埋め込みゲートトランジスタを形成する。
続いて、図２１に示すように、図２０に示す構造上にシリコン酸化膜２６´を形成する。図２２に示すように、周辺トランジスタ領域３００ｂのシリコン酸化膜２６´を除去することにより、メモリセル領域３００ａに第１層間絶縁膜２６を形成する。
【００１２】
次に、図２３に示すように、第１層間絶縁膜２６と周辺トランジスタ領域３００ｂの絶縁膜１６とを覆うようにｈｉｇｈ−ｋ膜２８´を形成する。
その後、図２３に示す構造上に、金属膜とドープドポリシリコン膜を順次積層し、積層膜をパターニングする。これにより、図２４，図２５に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｂ，１１ｃに、メタルゲート膜３０と上部ゲート膜３２を形成する。このとき、半導体基板１０からメタルゲート膜３０の上面までの高さが、半導体基板１０から第１層間絶縁膜２６の上面の高さより高くなることがある。また、図２５に示すように、上部ゲート膜３２の上面の高さが第１層間絶縁膜２６の上面の高さより高くなることがある。
【００１３】
次に、メタルゲート膜３０下のｈｉｇｈ−ｋ膜２８´を除く、メモリセル領域３００ａ及び周辺トランジスタ領域３００ｂのｈｉｇｈ−ｋ膜２８´を除去する。これにより、図２６に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｂ，１１ｃに、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜２８が形成される。
【００１４】
次に、図２７に示すように、第１層間絶縁膜２６にビットコンタクト孔２７を形成する。続いて、図２８に示すように、ビットコンタクト孔２７を埋めるように、第１層間絶縁膜２６を覆うとともに、上部ゲート膜３２を覆うように第５導体膜３９を形成する。
続いて、第５導体膜３９上に第６導体膜４３を積層する。このとき、上部ゲート膜３２の上面の高さが第１層間絶縁膜２６の上面の高さより高くなると、第５導体膜３９の上面と第６導体膜４３の上面との間に段差が生じる。
【００１５】
この後、ＣＭＰあるいはエッチングにより、図２９に示すように、メモリセル領域３００ａに、第５導体膜３９を加工してなる第１導体膜で構成されるコンタクトプラグ４２と、第６導体膜４３を加工してなる第２導体膜４５と、を形成する。第２導体膜４５は、ビット線を構成する。また、周辺トランジスタ領域３００ｂのゲート絶縁膜２８上に、ゲート電極積層体４９を形成する。ゲート電極積層体４９は、メタルゲート膜３０と、上部ゲート膜３２と、第５導体膜３９を加工してなる第４導体膜４０と、第６導体膜４３を加工してなる第３導体膜４４と、を有する。
続いて、ゲート電極積層体４９の幅方向両側の半導体基板１０に低濃度不純物拡散領域４６ｎ，４６ｐ及び高濃度不純物拡散領域４８ｎ，４８ｐを形成する。
【００１６】
引き続き、従来の半導体装置の製造方法と同様の工程により、メモリセル領域３００ａのキャパシタ５４、周辺トランジスタ領域３００ｂのコンタクトプラグ５０、上部配線５１，５３、ビアプラグ５２等を形成することにより、ＤＲＡＭ３００が完成する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１１−１４６８９号公報
【特許文献２】特開２０１１−４９２８２号公報
【特許文献３】特開２００５−１４２２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のようなＤＲＡＭ３００の従来の製造方法では、図１８に示すように、半導体基板１０からメタルゲート膜３０の上面までの高さＢが、半導体基板１０から第１層間絶縁膜２６の上面の高さＡより大きい、あるいは上部ゲート膜３２の上面の高さｂが、第１層間絶縁膜２６の上面の高さａより高い場合があった。このため、第１層間絶縁膜２６をＣＭＰのストッパ、あるいはエッチングの終点判定として、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９と、を形成すると、周辺トランジスタの閾値電圧を制御するメタルゲート膜３０及び上部ゲート膜３２の一部または全部が除去されてしまう。
即ち、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程において、ＣＭＰのストッパあるいはエッチングの終点判定に用いることができる膜がないため、ＣＭＰあるいはエッチングの制御が難しい問題があった。
【００１９】
また、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程において、ＣＭＰあるいはエッチングの制御が難しくなると、ＤＲＡＭ３００の均一性が下がり、ＤＲＡＭ３００の歩留が低下する虞があった。
さらに、上記の問題を回避するために、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程以降のＤＲＡＭ３００の各製造工程を、メモリセル領域３００ａと周辺トランジスタ領域３００ｂとで別途実施すると、製造プロセスが煩雑になる問題があった。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、半導体基板上に、メモリセル用の埋め込みゲートトランジスタが備えられたメモリセル領域と、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有する周辺トランジスタが備えられた周辺トランジスタ領域とを有し、メモリセル上には、ビットコンタクト孔を有する第１層間絶縁膜と、ビットコンタクト孔に埋め込まれた第１導体膜からなるコンタクトプラグと、第１層間絶縁膜上に積層されてコンタクトプラグに接続されたビット線を構成する第２導体膜とが備えられ、周辺トランジスタ領域には、ゲート絶縁膜上に形成されたゲート電極積層体が備えられ、ゲート電極積層体には、ゲート絶縁膜上に形成されたメタルゲート膜と、メタルゲート膜上に積層された上部ゲート膜と、上部ゲート膜の上に積層され、第２導体膜と材質及び厚みが同じである第３導体膜とが少なくとも備えられ、半導体基板からメタルゲート膜の上面までの高さが、半導体基板から第１層間絶縁膜の上面の高さより低く、かつ、上部ゲート膜の上面の高さが第１層間絶縁膜の上面の高さ以下であることを特徴とすることを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板上にメモリセル領域と周辺トランジスタ領域とを区画し、メモリセル領域にメモリセル用の埋め込みゲートトランジスタを有するメモリセルを形成する工程と、メモリセル上に第１層間絶縁膜を形成する工程と、周辺トランジスタ領域の半導体基板上に、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を形成する工程と、周辺トランジスタ領域のゲート絶縁膜上に、上面の高さが第１層間絶縁膜の上面の高さよりも低いメタルゲート膜を形成するとともに、上面の高さが第１層間絶縁膜の上面の高さ以下である上部ゲート膜を形成する工程と、第１層間絶縁膜にビットコンタクト孔を設ける工程と、ビットコンタクト孔を埋めるように第１層間絶縁膜を覆うとともに上部ゲート膜を覆うように第５導体膜を積層する工程と、第１層間絶縁膜の上面または上部ゲート膜の上面が露出するまで第５導体膜を平坦化して、ビットコンタクト孔に埋め込まれたコンタクトプラグとしての第１導体膜を形成する工程と、第１層間絶縁膜及び上部ゲート膜の上に第６導体膜を積層する工程と、第６導体膜をパターニングすることにより、メモリセル領域にコンタクトプラグに接続されるビット線をなす第２導体膜を形成するとともに、周辺トランジスタ領域にメタルゲート膜と上部ゲート膜と第６導体膜がパターニングされて形成された第３導体膜とを含むゲート電極積層体を形成する工程と、を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、半導体基板からメタルゲート膜の上面までの高さが、半導体基板から第１層間絶縁膜の上面の高さより低く、かつ、上部ゲート膜の上面の高さが第１層間絶縁膜の上面の高さ以下になる。このため、コンタクトプラグと第２導体膜とゲート電極積層体の形成工程において、第１層間絶縁膜または上部ゲート膜がＣＭＰのストッパ、あるいはエッチングの終点判定の指標として機能する。これにより、メタルゲート膜及び上部ゲート膜の欠損を防止できる。
【００２３】
また、コンタクトプラグと第２導体膜とゲート電極積層体の形成工程において、ＣＭＰあるいはエッチングの制御が容易になるため、半導体装置の均一性が上がる。これにより、ゲートエッチングの加工が容易になり、半導体装置の歩留が向上する。
さらに、メモリセル領域と周辺トランジスタ領域のコンタクトプラグと第２導体膜とゲート電極積層体の形成工程以降の半導体装置の各製造工程を一括して実施することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態における半導体装置の構成を示す断面図である。
【図２】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図３】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図４】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図５】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図６】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図７】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図８】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図９】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図１０】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図１１】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図１２】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図１３】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図１４】本発明の第２実施形態における半導体装置の構成を示す断面図である。
【図１５】本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。
【図１６】本発明の第３実施形態における半導体装置の一製造工程を示す断面図である。
【図１７】本発明の第３実施形態における半導体装置の一製造工程を示す断面図である。
【図１８】従来の半導体装置の構成を示す断面図である。
【図１９】従来の半導体装置の一製造工程を示す断面図である。
【図２０】従来の半導体装置の一製造工程を示す断面図である。
【図２１】従来の半導体装置の一製造工程を示す断面図である。
【図２２】従来の半導体装置の一製造工程を示す断面図である。
【図２３】従来の半導体装置の一製造工程を示す断面図である。
【図２４】従来の半導体装置の一製造工程を示す断面図である。
【図２５】従来の半導体装置の一製造工程を示す断面図である。
【図２６】従来の半導体装置の一製造工程を示す断面図である。
【図２７】従来の半導体装置の一製造工程を示す断面図である。
【図２８】従来の半導体装置の一製造工程を示す断面図である。
【図２９】従来の半導体装置の一製造工程を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明を適用した半導体装置及びその製造方法について、図面（図１〜図１７）を参照し、説明する。また、図１〜図１７においては、同一部材には同一符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅および厚みの比率等は実際のものと同じとは限らない。
【００２６】
（第１実施形態）
次いで、本発明を適用した第１の実施形態であるＤＲＡＭ（半導体装置）４０１及びその製造方法について、図１〜図１３を参照しながら説明する。
【００２７】
先ず、図１を用いてＤＲＡＭ４０１の構成について説明する。
図１に示すように、ＤＲＡＭ４０１は、メモリセル領域３００ａと周辺トランジスタ領域３００ｂから構成されている。
メモリセル領域３００ａと周辺トランジスタ領域３００ｂは、それぞれ半導体基板１０に形成されたＳＴＩ１２により、複数の活性領域１１ａ，１１ｂ，１１ｃに区画されている。なお、図１では、活性領域１１ａ，１１ｂ，１１ｃが隣接して配置された構成を示しているが、この配置に限定されない。
【００２８】
半導体基板１０には、ｐ型のシリコン基板が用いられる。ＳＴＩ１２には、シリコン酸化膜が用いられる。
活性領域１１ａには、ＤＲＡＭ４０１のメモリセルが設けられている。また、活性領域１１ｂ，１１ｃには、それぞれｎチャネル，ｐチャネルの周辺トランジスタが設けられている。
【００２９】
次に、活性領域１１ａに形成されているメモリセルの構成について説明する。
ＤＲＡＭ４０１のメモリセルは、６Ｆ２セル配置（Ｆ：半導体装置の最小加工寸法）とされている。また、ＤＲＡＭ４０１のメモリセルは、埋め込みゲートトランジスタと、第１層間絶縁膜２６と、コンタクトプラグ４２と、第２導体膜４５と、キャパシタ５４と、を有する。
【００３０】
メモリセル用の埋め込みゲートトランジスタは、ゲート絶縁膜１８と、ゲート電極２０と、絶縁膜２３と、不純物拡散領域１４ａ，１４ｂと、を有する。
【００３１】
ゲート絶縁膜１８は、活性領域１１ａの半導体基板１０に形成されたゲート電極用の溝の内壁に設けられている。ゲート絶縁膜１８には、例えばシリコン酸化膜が用いられる。
ゲート電極２０は、ゲート絶縁膜１８で囲まれた溝の下部に設けられている。ゲート電極２０には、例えばタングステン等の高い融点を有する金属が用いられる。
絶縁膜２３は、ゲート電極２０上のゲート絶縁膜１８で囲まれた溝を埋め込むように設けられている。絶縁膜２３には、例えばシリコン窒化膜、シリコン酸化膜が用いられる。
【００３２】
不純物拡散領域１４ａ，１４ｂは、隣接するゲート電極２０間、及びゲート電極２０とＳＴＩ１２との間の半導体基板１０の上部に設けられている。また、不純物拡散領域１４ａ，１４ｂは、半導体基板１０と異なる導電型（本実施形態においてはｎ型）の不純物ドーパントを有し、半導体基板１０にｎ型不純物ドーパントを注入する、あるいはｎ型不純物ドーパントを含む不純物半導体を埋め込み形成する等の方法により形成される。
【００３３】
不純物拡散領域１４ａは、後に説明するコンタクトプラグ４２を介して、ビット線を構成する第２導体膜４５に接続され、埋め込みゲートトランジスタのソース領域として機能する。
また、不純物拡散領域１４ｂは、後に説明するキャパシタ５４に接続され、埋め込みゲートトランジスタのドレイン領域として機能する。
【００３４】
第１層間絶縁膜２６は、埋め込みゲートトランジスタにより構成されるメモリセル上に設けられ、ビットコンタクト孔２７を有する。ビットコンタクト孔２７の底面は、不純物拡散領域１４ａに接している。第１層間絶縁膜２６には、例えばシリコン酸化膜が用いられる。
また、半導体基板１０から第１層間絶縁膜２６の上面の高さＡは、半導体基板１０から後に説明するメタルゲート膜３０の上面までの高さＢより高い。さらに、第１層間絶縁膜２６の上面の高さａは、後に説明する上部ゲート膜３２の上面の高さｂ以上である。
【００３５】
コンタクトプラグ４２は、ビットコンタクト孔２７に後述する第１導体膜が埋め込まれることにより形成される。第１導体膜には、例えばタングステン等の金属膜、ドープドポリシリコン膜が用いられる。
【００３６】
第２導体膜４５は、第１層間絶縁膜２６上に積層されて設けられている。また、第２導体膜４５は、コンタクトプラグ４２に接続され、メモリセルのビット線を構成する。
【００３７】
キャパシタ５４は、不純物拡散領域１４ｂに接続して第２導体膜４５の上方に設けられている。キャパシタ５４には、ＤＲＡＭに一般に用いられるシリンダ型、クラウン型等の構成を用いることができる。
キャパシタ５４と不純物拡散領域１４ｂとの間には、図示しないコンタクトプラグを設けてもよい。
【００３８】
活性領域１１ｂは、ｎチャネル周辺トランジスタと、コンタクトプラグ５０と、ビアプラグ５２と、上部配線５１，５３と、を有する。
【００３９】
次に、活性領域１１ｂに形成されているｎチャネル周辺トランジスタの構成について説明する。ｎチャネル周辺トランジスタは、ゲート絶縁膜２８と、ゲート電極積層体４９と、低濃度不純物拡散領域４６ｎと、高濃度不純物拡散領域４８ｎと、を有する。
【００４０】
ゲート絶縁膜２８は、活性領域１１ｂの半導体基板１０上に設けられている。また、ゲート絶縁膜２８は、例えばハフニウム系の高誘電率材料からなるｈｉｇｈ−ｋ膜を含む。
【００４１】
ゲート電極積層体４９は、メタルゲート膜３０と、上部ゲート膜３２と、第４導体膜４０と、第３導体膜４４と、を有する。
【００４２】
メタルゲート膜３０は、ゲート絶縁膜２８上に設けられている。メタルゲート膜３０には、ｈｉｇｈ−ｋ膜との組み合わせにおける周辺トランジスタの閾値電圧の制御性がよい材料として、例えばニッケル等の金属膜が用いられる。
メタルゲート膜３０の膜厚は、周辺トランジスタの閾値電圧に応じて設定される。また、半導体基板１０からメタルゲート膜３０の上面までの高さＢは、半導体基板１０から第１層間絶縁膜２６の上面の高さＡより低い。
【００４３】
上部ゲート膜３２は、メタルゲート膜３０上に設けられている。上部ゲート膜３２には、例えばドープドポリシリコン膜が用いられる。
上部ゲート膜３２の膜厚は、周辺トランジスタの閾値電圧とメタルゲート膜３０の膜厚と、を勘案して設定される。また、上部ゲート膜３２の上面の高さｂは、第１層間絶縁膜２６の上面の高さａ以下である。
【００４４】
第４導体膜４０は、上部ゲート膜３２と次に説明する第３導体膜４４との間に設けられている。第４導体膜４０には、コンタクトプラグ４２を構成する第１導体膜と同じ材質が用いられる。
第４導体膜４０の上面の位置は、コンタクトプラグ４２の上面の位置と同じである。
【００４５】
第３導体膜４４は、上部ゲート膜３２の上方、即ち第４導体膜４０上に設けられている。第３導体膜４４は、第２導体膜４５と同じ材質により構成され、第２導体膜４５の膜厚と同じ膜厚を有する。したがって、第２導体膜４５と第３導体膜４４の上面は、同一面上に位置する。
周辺トランジスタの閾値電圧は、最終的にゲート電極積層体４９の材料と合計膜厚によって決まる。第４導体膜４０と第３導体膜４４のそれぞれの膜厚は、周辺トランジスタの閾値電圧を勘案して設定される。
【００４６】
低濃度不純物拡散領域４６ｎは、活性領域１１ｂに形成されたゲート電極積層体４９の幅方向両側の半導体基板１０に設けられている。低濃度不純物拡散領域４６ｎは、ｎ型不純物ドーパントを有し、不純物拡散領域１４ａ，１４ｂと同様の工程により形成される。
高濃度不純物拡散領域４８ｎは、低濃度不純物拡散領域４６ｎのＳＴＩ１２側に隣接して、半導体基板１０に設けられている。また、高濃度不純物拡散領域４８ｎは、低濃度不純物拡散領域４６ｎより高濃度のｎ型不純物ドーパントを有し、不純物拡散領域１４ａ，１４ｂと同様の工程により形成される。
低濃度不純物拡散領域４６ｎ及び高濃度不純物拡散領域４８ｎは、ｎチャネル周辺トランジスタのソースドレイン領域として機能する。
【００４７】
コンタクトプラグ５０は、高濃度不純物拡散領域４８ｎに接続してゲート電極積層体４９の側方に設けられている。上部配線５１は、コンタクトプラグ５０の上面に接するように設けられている。
ビアプラグ５２は、上部配線５１に接するように設けられている。また、ビアプラグ５２上に上部配線５３が設けられている。コンタクトプラグ５０及びビアプラグ５２には、例えばタングステン等の金属膜が用いられる。
なお、上部配線５３の上部に多層配線を形成してもよい。
【００４８】
活性領域１１ｃは、ｐチャネル周辺トランジスタと、コンタクトプラグ５０と、ビアプラグ５２と、上部配線５１，５３と、を有する。
【００４９】
次に、活性領域１１ｃに形成されているｐチャネル周辺トランジスタの構成について説明する。ｐチャネル周辺トランジスタは、ゲート絶縁膜２８と、ゲート電極積層体４９と、低濃度不純物拡散領域４６ｐと、高濃度不純物拡散領域４８ｐと、を有する。
ｐチャネル周辺トランジスタのゲート絶縁膜２８と、ゲート電極積層体４９の構成は、ｎチャネル周辺トランジスタのゲート絶縁膜２８と、ゲート電極積層体４９の構成と同一であるため、その説明を省略する。
【００５０】
低濃度不純物拡散領域４６ｐは、活性領域１１ｃに形成されたゲート電極積層体４９の幅方向両側の半導体基板１０に設けられている。低濃度不純物拡散領域４６ｐは、ｐ型不純物ドーパントを有し、不純物拡散領域１４ａ，１４ｂと同様の工程により形成される。
高濃度不純物拡散領域４８ｐは、低濃度不純物拡散領域４６ｐのＳＴＩ１２側に隣接して、半導体基板１０に設けられている。また、高濃度不純物拡散領域４８ｐは、低濃度不純物拡散領域４６ｐより高濃度のｐ型不純物ドーパントを有し、不純物拡散領域１４ａ，１４ｂと同様の工程により形成される。
低濃度不純物拡散領域４６ｐ及び高濃度不純物拡散領域４８ｐは、ｐチャネル周辺トランジスタのソースドレイン領域として機能する。
【００５１】
また、活性領域１１ｃの半導体基板１０に、半導体基板１０と異なる導電型の不純物ドーパント（ｎ型不純物ドーパント）を含み、かつ、低濃度不純物拡散領域４６ｎ及び高濃度不純物拡散領域４８ｎを包含するウェルを設けてもよい。
【００５２】
ｐチャネル周辺トランジスタのコンタクトプラグ５０と、ビアプラグ５２と、上部配線５１，５３の構成は、ｎチャネル周辺トランジスタのコンタクトプラグ５０と、ビアプラグ５２と、上部配線５１，５３の構成と同一であるため、その説明を省略する。
【００５３】
絶縁膜５５は、絶縁膜１６上のメモリセル領域３００ａ及び周辺トランジスタ領域３００ｂの全構成要素を覆うように設けられている。絶縁膜５５には、例えばシリコン酸化膜が用いられる。
【００５４】
次いで、図２〜図１３を用いてＤＲＡＭ４０１の製造方法について説明する。
【００５５】
先ず、図２に示すように、半導体基板１０上にメモリセル領域３００ａと周辺トランジスタ領域３００ｂとを区画する。また、半導体基板１０上にｎチャネル領域３０１とｐチャネル領域３０２とを区画する。
続いて、メモリセル領域３００ａと周辺トランジスタ領域３００ｂの活性領域１１ａ，１１ｂ，１１ｃを区画するＳＴＩ１２を形成する。ＳＴＩ１２は、例えば半導体基板１０に溝を形成し、その溝にＣＶＤ法でシリコン酸化膜等の絶縁膜を埋め込むことにより、形成することができる。
【００５６】
次に、半導体基板１０とＳＴＩ１２とを覆うように、シリコン窒化膜等からなる絶縁膜１６を形成する。
続いて、図２に示すように、メモリセル領域３００ａの活性領域１１ａに、従来技術と同様の工程により、メモリセル用の埋め込みゲートトランジスタを形成する。
【００５７】
次に、図３に示すように、図２に示す構造上にシリコン酸化膜２６´を形成する。
このとき、半導体基板１０からシリコン酸化膜２６´の上面の高さＡは、半導体基板１０から後に形成する周辺トランジスタ領域３００ｂのメタルゲート膜までの高さより低くする。また、シリコン酸化膜２６´の上面の高さａは、後に形成する周辺トランジスタ領域３００ｂの上部ゲート膜の上面の高さ以上にする。
周辺トランジスタ領域３００ｂのメタルゲート膜及び上部ゲート膜の膜厚は、周辺トランジスタの閾値電圧を制御するため、シリコン酸化膜２６´は最終的に、周辺トランジスタの閾値電圧を勘案して上記の条件を満たすように設定する。
【００５８】
次に、エッチング等により、周辺トランジスタ領域３００ｂのシリコン酸化膜２６´を除去する。これにより、図４に示すように、メモリセル領域３００ａのメモリセル用の埋め込みゲートトランジスタ上に、第１層間絶縁膜２６を形成する。
【００５９】
次に、図５に示すように、第１層間絶縁膜２６と周辺トランジスタ領域３００ｂの絶縁膜１６とを覆うように、ｈｉｇｈ−ｋ膜２８´を形成する。ｈｉｇｈ−ｋ膜２８´としては、例えば７．０以上の比誘電率を有する材料（Ｓｉ３Ｎ４，Ａｌ２Ｏ３等）を用いることができる。
【００６０】
次に、図６に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｂ上に、メタルゲート膜３０と上部ゲート膜３２を順次積層する。メタルゲート膜３０としては、ｈｉｇｈ−ｋ膜２８´に応じて選択される金属膜（例えば、ニッケル）を用いることができる。また、上部ゲート膜３２としては、ドープドポリシリコン膜を用いることができる。
メタルゲート膜３０と上部ゲート膜３２のそれぞれの膜厚は、周辺トランジスタの閾値電圧を勘案して設定する。このとき、半導体基板１０からメタルゲート膜３０までの高さＢは、半導体基板１０から第１層間絶縁膜２６の上面の高さＡより低くする。また、上部ゲート膜３２の上面の高さｂは、第１層間絶縁膜２６の上面の高さａ以下にする。
【００６１】
次に、図７に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｃ上に、メタルゲート膜３０と上部ゲート膜３２を順次積層する。活性領域１１ｃのメタルゲート膜３０及び上部ゲート膜３２としては、活性領域１１ｂのメタルゲート膜３０及び上部ゲート膜３２と同じ材質を用いることができる。また、活性領域１１ｃのメタルゲート膜３０及び上部ゲート膜３２のそれぞれの膜厚は、活性領域１１ｂのメタルゲート膜３０及び上部ゲート膜３２の膜厚と同一とする。
なお、活性領域１１ｂ，１１ｃのメタルゲート膜３０及び上部ゲート膜３２は、一括形成してもよい。
【００６２】
次に、図８に示すように、周辺トランジスタ領域３００ｂのメタルゲート膜３０の下方のｈｉｇｈ−ｋ膜２８´を除く、ｈｉｇｈ−ｋ膜２８´を除去する。これにより、周辺トランジスタ領域３００ｂの活性領域１１ｂ，１１ｃ上に、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜２８を形成する。
【００６３】
次に、図９に示すように、不純物拡散領域１４ａに接するビットコンタクト孔２７を第１層間絶縁膜２６に形成する。ビットコンタクト孔２７は、例えばリソグラフィとエッチングにより形成することができる。
【００６４】
次に、図１０に示すように、ビットコンタクト孔２７を埋めるように第１層間絶縁膜２６を覆うとともに、上部ゲート膜３２を覆うように第５導体膜３９を形成する。第５導体膜３９には、ドープドポリシリコン膜等のコンタクトプラグ及び周辺トランジスタのゲート電極を構成する材質を用いる。
【００６５】
続いて、ＣＭＰまたはエッチングにより、第５導体膜３９の上面から下方に向かって、第５導体膜３９を除去する。前述のように、第１層間絶縁膜２６の高さａは、上部ゲート膜３２の上面の高さｂ以上であるため、第５導体膜３９の上面から下方に向かって、第５導体膜３９を除去していくと、第５導体膜３９の上面に、先に第１層間絶縁膜２６の上面が露出する（図１１）、あるいは第１層間絶縁膜２６の上面と上部ゲート膜３２の上面が同時に露出する。この時点で、第５導体膜３９のＣＭＰまたはエッチングを止める。このように、第１層間絶縁膜２６の上面または上部ゲート膜３２の上面が露出するまで、第５導体膜３９を平坦化する。
【００６６】
上記のＣＭＰまたはエッチングの工程により、第１層間絶縁膜２６のビットコンタクト孔２７に埋め込まれた、第５導体膜３９と同じ材質の第１導体膜からなるコンタクトプラグ４２を形成する。
また、図１１に示すように、第１層間絶縁膜２６の高さａが上部ゲート膜３２の上面の高さｂより高い場合は、周辺トランジスタ領域３００ｂの上部ゲート膜３２上に第５導体膜３９を残存させることができる。
このようにして、第１層間絶縁膜２６の上面の位置ａと、コンタクトプラグ４２の上面の位置と、周辺トランジスタ領域３００ｂの第５導体膜３９または上部ゲート膜３２の上面の位置を全て同じ高さにすることができる。
【００６７】
次に、図１２に示すように、第１層間絶縁膜２６及び上部ゲート膜３２の上に第６導体膜４３を積層する。第６導体膜４３には、例えばタングステン膜等のビット線を構成する材質を用いる。また、第６導体膜４３の膜厚は、埋め込みゲートトランジスタのビット線の膜厚を勘案して設定する。
【００６８】
次に、第１層間絶縁膜２６及び上部ゲート膜３２の上の第５導体膜３９及び第６導体膜４３を除く、第５導体膜３９及び第６導体膜４３をパターニングにより除去する。
このとき、第１層間絶縁膜２６の上面の位置ａと、コンタクトプラグ４２の上面の位置と、周辺トランジスタ領域３００ｂの第５導体膜３９または上部ゲート膜３２の上面の位置が揃えられ、第６導体膜４３の上面が平坦化されているため、第５導体膜３９及び第６導体膜４３のパターニングを高精度かつ容易に行うことができる。また、メモリセル領域３００ａ及び周辺トランジスタ領域３００ｂの第５導体膜３９及び第６導体膜４３のパターニングを一括して行うことができる。
【００６９】
本工程により、図１３に示すように、メモリセル領域３００ａにコンタクトプラグ４２に接続されるビット線をなす第２導体膜４５を形成する。また、周辺トランジスタ領域３００ｂのゲート絶縁膜２８上に、ゲート電極積層体４９を形成する。ゲート電極積層体４９は、メタルゲート膜３０と、上部ゲート膜３２と、第５導体膜３９がパターニングされてなる第４導体膜４０と、第２導体膜４５と同じ厚みを有するとともに第６導体膜４３がパターニングされてなる第３導体膜４４と、を備える。
【００７０】
なお、ゲート電極積層体４９の合計膜厚は、周辺トランジスタの閾値電圧を制御する。そのため、メタルゲート膜３０、上部ゲート膜３２、第４導体膜４０、第３導体膜４４の各膜厚は、それぞれの材質の特性及び周辺トランジスタの閾値電圧を勘案して設定する。
このように、ゲート絶縁膜２８とメタルゲート膜３０と上部ゲート膜３２と第４導体膜４０の合計膜厚により、半導体基板１０から第１層間絶縁膜２６の上面の高さＡを決める。また、メモリセルのビット線の厚みを勘案した第３導体膜４４の膜厚により、第１層間絶縁膜２６の上面から第２導体膜４５の上面までの高さを決める。
【００７１】
次に、活性領域１１ｂのゲート電極積層体４９の幅方向両側の半導体基板１０に、ｎ型不純物ドーパントを含む低濃度不純物拡散領域４６ｎを形成する。また、同様の工程を用いて、ｎ型不純物ドーパントの濃度を高め、低濃度不純物拡散領域４６ｎの幅方向ＳＴＩ１２側に隣接する半導体基板１０に、ｎ型不純物ドーパントを含む高濃度不純物拡散領域４８ｎを形成する。
【００７２】
また、ｎ型不純物ドーパントをｐ型不純物ドーパントに変更し、低濃度不純物拡散領域４６ｎ及び高濃度不純物拡散領域４８ｎの形成工程と同様の工程を活性領域１１ｃで行う。これにより、活性領域１１ｃのゲート電極積層体４９の幅方向両側の半導体基板１０に、ｐ型不純物ドーパントを含む低濃度不純物拡散領域４６ｐ及び高濃度不純物拡散領域４８ｐを形成する。
なお、活性領域１１ｃに、ｎ型不純物ドーパントを有し、低濃度不純物拡散領域４６ｐ及び高濃度不純物拡散領域４８ｐを包含するウェルを形成してもよい。
【００７３】
次に、公知の方法を用いて、メモリセル領域３００ａのキャパシタ５４と、周辺トランジスタ領域３００ｂのコンタクトプラグ５０、ビアプラグ５２、上部配線５１，５３と、絶縁膜５５と、を形成する。
以上の工程により、図１に示すＤＲＡＭ４０１が完成する。
【００７４】
本実施形態の半導体装置の製造方法によれば、半導体基板１０からメタルゲート膜３０の上面までの高さＢが、半導体基板１０から第１層間絶縁膜２６の上面の高さＡより低く、かつ、上部ゲート膜３２の上面の高さｂが第１層間絶縁膜２６の上面の高さａ以下になる。
このため、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程をメモリセル領域３００ａと周辺トランジスタ領域３００ｂとで一括して行うことが可能になる。また、この工程において、第１層間絶縁膜２６または上部ゲート膜３２がＣＭＰのストッパ、あるいはエッチングの終点判定の指標として機能する。
これにより、第５導体膜３９の加工時に、第１層間絶縁膜２６の上面または上部ゲート膜３２の上面が露出するまで第５導体膜３９を平坦化すれば、上部ゲート膜３２の上面の高さが加工完了時の第５導体膜３９の上面の高さ以下になるため、メタルゲート膜３０及び上部ゲート膜３２の欠損を確実に防止できる。
【００７５】
また、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程において、ＣＭＰあるいはエッチングの制御が容易になるため、ＤＲＡＭ４０１の均一性が上がる。これにより、ゲートエッチングの加工が容易になり、半導体装置の歩留が向上する。
さらに、コンタクトプラグ４２形成完了時に、第１層間絶縁膜２６の上面ａと、コンタクトプラグ４２の上面と、第４導体膜４０あるいは上部ゲート膜３２の上面ｂと、を同じ位置に揃えることができる。このため、メモリセル領域３００ａと周辺トランジスタ領域３００ｂのコンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程以降の半導体装置の各製造工程を一括して、容易に実施することができる。
【００７６】
（第２実施形態）
次いで、本発明を適用した第２の実施形態であるＤＲＡＭ（半導体装置）４０２及びその製造方法について、図１４，図１５を参照しながら説明する。
【００７７】
先ず、図１４を用いてＤＲＡＭ４０２の構成について説明する。なお、図１４に示すＤＲＡＭ４０２の構成要素において、図１に示すＤＲＡＭ４０１の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。
【００７８】
周辺トランジスタのゲート電極積層体４９には、必ずしもポリシリコン膜、ドープドポリシリコン膜は必要ではない。ＤＲＡＭ４０２は、図１４に示すように、ＤＲＡＭ４０１の周辺トランジスタ領域３００ｂのｐチャネル領域３０２に形成されているメタルゲート膜３０及び、ポリシリコン膜もしくはドープドポリシリコン膜からなる上部ゲート膜３２を、別のメタルゲート膜３４に置き換えた構成を有する。
【００７９】
別のメタルゲート膜３４は、周辺トランジスタ領域３００ｂのｎチャネル領域３０１に形成されているメタルゲート膜３０と上部ゲート膜３２の合計の厚みと同じ厚みを有する。メタルゲート膜３４の膜厚は、ｐチャネル周辺トランジスタの閾値電圧を勘案して設定される。
別のメタルゲート膜３４には、例えばニッケル等の金属膜が用いられる。
【００８０】
なお、本実施形態のＤＲＡＭ４０２は、図１４に示すように、ｐチャネル周辺トランジスタのみに別のメタルゲート膜３４が用いられる構成に限定されない。即ち、本実施形態のＤＲＡＭ４０２は、ｎチャネル周辺トランジスタに形成されているメタルゲート膜３０及び上部ゲート膜３２のみを別のメタルゲート膜３４に置き換えた構成、あるいは全ての周辺トランジスタに形成されているメタルゲート膜３０及び上部ゲート膜３２をメタルゲート膜３４に置き換えた構成であってもよい。
【００８１】
次いで、図１５を用いてＤＲＡＭ４０２の製造方法について説明する。ＤＲＡＭ４０２の製造方法において、ＤＲＡＭ４０２の製造方法と同一の工程については、その説明を省略する。
ＤＲＡＭ４０２の製造においては、先ず、ＤＲＡＭ４０１の製造方法における図１〜図６に示す工程と同じ工程を行う。これにより、図６に示すような構造を形成することができる。
【００８２】
次に、図１５に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｃのｈｉｇｈ−ｋ膜２８´上に、活性領域１１ｂに形成されているメタルゲート膜３０と上部ゲート膜３２の合計の厚みと同じ厚みのメタルゲート膜３４を形成する。このとき、活性領域１１ｂの上部ゲート膜３２の上面の高さと、活性領域１１ｃのメタルゲート膜３４の上面の高さは同じになる。
メタルゲート膜３４の材料には、例えばニッケル等の金属膜を用いることができる。
また、メタルゲート膜３４は、例えばリソグラフィとエッチングにより形成することができる。
【００８３】
この後、周辺トランジスタ領域３００ｂの活性領域１１ｃに形成されているメタルゲート膜３０及び上部ゲート膜３２をメタルゲート膜３４に置き換えて、ＤＲＡＭ４０１の製造方法における図８に示す工程以降と同じ工程を行う。
なお、活性領域１１ｃのメタルゲート膜３０及び上部ゲート膜３２をメタルゲート膜３４に置き換えた、図１０，図１１に示す工程では、ＣＭＰまたはエッチングにより、第５導体膜３９の上面から下方に向かって第５導体膜３９を除去すると、第５導体膜３９の上面に、第１層間絶縁膜２６の上面、または第１層間絶縁膜２６の上面とともに上部ゲート膜３２の上面とメタルゲート膜３４の上面が露出する。この時点で、第５導体膜３９のＣＭＰまたはエッチングを止める。
以上の工程により、図１４に示すＤＲＡＭ４０２が完成する。
【００８４】
本実施形態の半導体装置の製造方法によれば、周辺トランジスタ領域３００ｂの活性領域１１ｃのゲート絶縁膜２８と第３導体膜４４との間に、上面の高さが第１層間絶縁膜２６及び上部ゲート膜３２の上面の高さと同一であるメタルゲート膜３４が形成される。
これにより、ＤＲＡＭの製造工程数を短縮し、かつ、半導体基板１０からメタルゲート膜３０の上面までの高さＢを、半導体基板１０から第１層間絶縁膜２６の上面の高さＡより低く、かつ、上部ゲート膜３２及びメタルゲート膜３４の上面の高さｂを第１層間絶縁膜２６の上面の高さａ以下にすることができる。
このため、コンタクトプラグ４２と第２導体膜４５とゲート電極積層体４９の形成工程において、第１層間絶縁膜２６または上部ゲート膜３２もしくはメタルゲート膜３４がＣＭＰのストッパ、あるいはエッチングの終点判定の指標として機能する。
これにより、第５導体膜３９の加工時に、第１層間絶縁膜２６の上面または上部ゲート膜３２の上面もしくはメタルゲート膜３４の上面が露出するまで第５導体膜３９を平坦化すれば、上部ゲート膜３２の高さ及びメタルゲート膜３４の上面の高さが、加工完了時の第５導体膜３９の上面の高さ以下になるため、メタルゲート膜３０、上部ゲート膜３２、メタルゲート膜３４の欠損を確実に防止できる。
【００８５】
即ち、本実施形態の半導体装置の製造方法では、周辺トランジスタのゲート電極積層体４９の構成材料によらず、第１実施形態の半導体装置の製造方法と同様の効果が得られる。
【００８６】
（第３実施形態）
次いで、本発明を適用した第３の実施形態である図示略のＤＲＡＭ（半導体装置）４０３及びその製造方法について、図１６，図１７を参照しながら説明する。
ＤＲＡＭ４０３は、ＤＲＡＭ４０１の周辺トランジスタ領域３００ｂの上部ゲート膜３２をハードマスク膜６２に置き換え、メタルゲート膜３０とハードマスク膜６２との間に、第７導体膜６０を配置するとともに、第３導体膜４４を除去した構成を有する。第７導体膜６０としては、ドープドシリコン膜を用いる。
【００８７】
続いて、ＤＲＡＭ４０３の製造方法について説明する。
なお、図１６，１７に示すＤＲＡＭ４０３の構成要素において、図１に示すＤＲＡＭ４０１の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。また、ＤＲＡＭ４０３の製造方法において、ＤＲＡＭ４０１の製造方法と同一の工程については、その説明を省略する。
【００８８】
ＤＲＡＭ４０３の製造においては、先ず、ＤＲＡＭ４０１の製造方法における図１〜図５に示す工程と同じ工程を行う。これにより、図５に示すような構造を形成することができる。
【００８９】
次に、図１６に示すように、周辺トランジスタ領域３００ｂの活性領域１１ｂ，１１ｃのｈｉｇｈ−ｋ膜２８´上に、メタルゲート膜３０と、第７導体膜６０と、上部ゲート膜であるハードマスク膜６２と、を順次積層する。第７導体膜６０としては、ドープドポリシリコン膜を用いる。また、ハードマスク膜６２としては、例えばシリコン窒化膜を用いることができる。第７導体膜６０の膜厚は、周辺トランジスタの閾値電圧を勘案して設定する。
本工程において、ハードマスク膜６２の上面の高さは、第１層間絶縁膜２６の上面の高さと同じにする。
【００９０】
この後、周辺トランジスタ領域３００ｂの上部ゲート膜３２をハードマスク膜６２に置き換えて、ＤＲＡＭ４０１の製造方法における図８に示す工程以降と同じ工程を行う。
なお、図１３に示す工程において、ＤＲＡＭ４０３の場合は、ハードマスク膜６２上の第６導体膜４３も除去する。これにより、周辺トランジスタ領域３００ｂのゲート絶縁膜２８上に、メタルゲート膜３０と、第７導体膜６０から構成されるゲート電極積層体４９を形成する。
【００９１】
本実施形態の半導体装置の製造方法によれば、周辺トランジスタ領域３００ｂの活性領域１１ｃのゲート絶縁膜２８上に、上面の高さが第１層間絶縁膜２６の上面の高さａ以下であるハードマスク膜６２が形成される。また、メタルゲート膜３０とハードマスク膜６２との間に、第７導体膜６０が形成される。
【００９２】
これにより、第５導体膜３９の平坦化をＣＭＰで行う場合、第１層間絶縁膜２６またはハードマスク膜６２がＣＭＰのストッパとして機能する。
その結果、第５導体膜３９の加工時に、図１７に示すように、第１層間絶縁膜２６の上面またはハードマスク膜６２の上面が露出するまで第５導体膜３９を平坦化すれば、ハードマスク膜６２の上面の高さが、加工完了時の第５導体膜３９の上面の高さと同じになるため、メタルゲート膜３０、第７導体膜６０、ハードマスク膜６２の欠損を確実に防止できる。
【００９３】
また、コンタクトプラグ４２の形成完了時に、第１層間絶縁膜２６の上面と、コンタクトプラグ４２の上面と、ハードマスク膜６２の上面と、を同じ位置に揃えることができる。このため、メモリセル領域３００ａと周辺トランジスタ領域３００ｂにおける、第２導体膜４５とゲート電極積層体４９の形成工程以降の半導体装置の各製造工程を、容易に実施することができる。
即ち、本実施形態の半導体装置の製造方法では、周辺トランジスタ領域３００ｂにハードマスク膜６２を残しても、第１実施形態の半導体装置の製造方法と同様の効果が得られる。
【００９４】
以上、本発明を適用した半導体装置の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、ＤＲＡＭ以外の半導体装置にも適用可能である。
【符号の説明】
【００９５】
１０…半導体基板、１１ａ，１１ｂ，１１ｃ…活性領域、１２…ＳＴＩ、１４ａ，１４ｂ…不純物拡散領域、１６，２３，５５…絶縁膜、１８，２８…ゲート絶縁膜、２０…ゲート電極、２６…第１層間絶縁膜、２６´…シリコン酸化膜、２７…ビットコンタクト孔、２８´…ｈｉｇｈ−ｋ膜、３０，３４…メタルゲート膜、３２…上部ゲート膜、３９…第５導体膜、４０…第４導体膜、４２，５０…コンタクトプラグ、４４…第３導体膜、４５…第２導体膜、４６ｎ，４６ｐ…低濃度不純物拡散領域、４８ｎ，４８ｐ…高濃度不純物拡散領域、４９…ゲート電極積層体、５１，５３…上部配線、５２…ビアプラグ、５４…キャパシタ、６０…第７導体膜、６２…ハードマスク膜、３００，４０１，４０２，４０３…ＤＲＡＭ（半導体装置）、３００ａ…メモリセル領域、３００ｂ…周辺トランジスタ領域、３０１…ｎチャネル領域、３０２…ｐチャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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