(57)【要約】【課題】半導体装置の低消費電力化を実現する。特に、ＳＯＩ技術を適用した半導体装置において、トランジスタのオン電流ばらつきを低減する。【解決手段】シリコン基板とＢＯＸ層とＳＯＩ層とで構成されたＳＯＩ基板の主面に形成された電界効果トランジスタは、チャネル領域、エクステンション領域およびソース・ドレイン領域の導電型が互いに同一である。ここで、第１エクステンション領域の不純物濃度はチャネル領域の不純物濃度よりも高い。また、ソース・ドレイン領域の不純物濃度はエクステンション領域の不純物濃度よりも高い。【選択図】図２２
2013191760.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された絶縁層からなるＢＯＸ層と、前記ＢＯＸ層上に形成されたシリコン層からなるＳＯＩ層とで構成された半導体基板の主面上に電界効果トランジスタが形成された半導体装置であって、
前記ＳＯＩ層に形成された前記電界効果トランジスタのチャネル領域、第１エクステンション領域、およびソース・ドレイン領域は、導電型が互いに同一であり、
前記第１エクステンション領域の不純物濃度は前記チャネル領域の不純物濃度よりも高く、
前記ソース・ドレイン領域の不純物濃度は前記第１エクステンション領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記チャネル領域の不純物濃度は、２．５ｘ１０１８／ｃｍ３以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域の不純物濃度は、１ｘ１０１８／ｃｍ３以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１エクステンション領域の不純物濃度は、２ｘ１０１９／ｃｍ３以上であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１エクステンション領域の不純物濃度は、１ｘ１０２０／ｃｍ３以上であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１エクステンション領域の下方の前記シリコン基板であって、前記ＢＯＸ層に接する領域の近傍には、前記第１エクステンション領域の導電型と同一の導電型の第２エクステンション領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２エクステンション領域の深さは、前記ＢＯＸ層と前記シリコン基板との界面位置から前記シリコン基板内部に向かって、前記ＢＯＸ層の膜厚の１／４〜４倍の範囲にあることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２エクステンション領域の不純物濃度は、５ｘ１０１６／ｃｍ３〜５ｘ１０１８／ｃｍ３の範囲にあることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記ソース・ドレイン領域の下方の前記シリコン基板であって、前記ＢＯＸ層に接する領域の近傍には、前記ソース・ドレイン領域の導電型と同一の導電型であり、かつ、前記第２エクステンション領域よりも高い不純物濃度を有する不純物領域が形成されていることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記チャネル領域の下方の前記シリコン基板であって、前記ＢＯＸ層に接する領域の近傍には、前記チャネル領域、前記第１エクステンション領域、および前記ソース・ドレイン領域の導電型と異なる導電型のグランドプレーン不純物領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記グランドプレーン不純物領域の不純物濃度は、５ｘ１０１７／ｃｍ３〜５ｘ１０１８／ｃｍ３の範囲にあることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
シリコン基板と、前記シリコン基板上に形成された絶縁層からなるＢＯＸ層と、前記ＢＯＸ層上に形成されたシリコン層からなるＳＯＩ層とで構成された半導体基板の主面上に電界効果トランジスタが形成された半導体装置であって、
前記ＳＯＩ層に形成された前記電界効果トランジスタのチャネル領域の導電型は、前記電界効果トランジスタのエクステンション領域の導電型およびソース・ドレイン領域の導電型と異なっており、
前記エクステンション領域の下部領域は、前記チャネル領域の下部領域に入り込んでいることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、低消費電力の情報通信機器、携帯情報端末、および情報家電などの電子装置に搭載される、ＳＯＩ基板を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路は、絶縁ゲート型電界効果トランジスタに代表される半導体素子の微細化に伴って、動作速度等の性能向上および消費電力の低減を続けてきたが、回路の最小加工寸法が４０ｎｍを下回る世代に至り、動作速度などの性能向上と消費電力低減との両立が困難になっている。
【０００３】
上記の問題が生じる主な原因として、トランジスタを構成するゲート絶縁膜のリーク電流の増大や、キャリアの速度飽和による動作電流の限界がある。そこで、これらを解決するための手段として、高誘電率ゲート絶縁膜や、歪シリコンのような高移動度チャネルなどの導入が進められている。前者は、微細化によって薄膜化したゲート絶縁膜を通じて流れるトンネルリーク電流を抑えることで、主に集積回路の待機状態における消費電力を低減させるものである。また、後者は、同一のトランジスタ寸法における出力電流を増大させることにより、動作速度を向上させる、あるいは動作速度一定の状態において消費電力を低減させるものである。
【０００４】
一方、トランジスタの微細化に伴い、トランジスタ間の特性ばらつきの増大が深刻になってきている。特に、トランジスタがオン状態になる電圧であるしきい電圧のばらつきが問題となっており、全ての回路を構成するトランジスタに正常なオン／オフ動作をさせるためには、十分に大きな電圧マージンを確保する必要がある。それ故、トランジスタ間の特性ばらつきが大きくなると、トランジスタの微細化と共に進めてきた電源電圧の低減が困難となる。
【０００５】
これは回路の消費電力低減を困難とし、トランジスタの微細化と共に集積度の上がった半導体チップの消費電力をも増大させてしまう。さらに、特性ばらつきが大きいと、消費電力が大きいトランジスタが半導体チップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまでトランジスタの微細化により同一面積の半導体チップにおいて可能であった、消費電力を増やさずに回路規模や機能を増大させることが難しくなっている。
【０００６】
そこで、特性ばらつきを抑制して半導体チップの性能を飛躍的に向上することが可能な技術が種々提案されている。例えば特許文献１には、ＳＯＩ（Silicon on Insulator）技術が開示されている。このＳＯＩ技術は、非常に薄いＳＯＩ層と埋め込み絶縁（ＢＯＸ：Buried Oxide）層とを備える半導体基板を用いて、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully Depleted Silicon on Insulator）素子を形成すると共に、ＢＯＸ層の裏面から基板バイアス電圧を印加することによって、完全空乏型ＳＯＩ素子のしきい電圧を変化させることを可能とするものである。
【０００７】
このＳＯＩ技術を用いると、例えば消費電力が大きい方にばらついた場合、半導体チップに集積回路を形成した後に半導体チップに印加する基板バイアス電圧を調整し、消費電力を適正値に戻すということが可能となる。これは、半導体チップの歩留まりを向上させることになる。さらに、半導体チップ内を複数の領域に分割してその各々の領域に対して独立して基板バイアス電圧を自動的に調整するような回路構成にすれば、半導体チップ内の全ての完全空乏型ＳＯＩ素子の特性が良く揃い、半導体チップの消費電力を低減させることが可能となる。
【０００８】
さらに、非特許文献１に記載されているように、基板のＳＯＩ層に添加する不純物の量を、シリコン基板を用いる従来のバルク型トランジスタに比べて少なくしても、微小寸法のトランジスタは正常に動作する。従って、微小寸法のトランジスタで問題となる不純物数の統計揺らぎによる特性ばらつきを小さくすることができる。これは、例えばＳＲＡＭ（Static Random Access Memory）のメモリセルのように、近接するトランジスタ間の特性が揃っていることが重要な回路において、回路動作の安定性を大幅に向上させる効果がある。
【０００９】
また、非特許文献２に示されるように、集積回路の動作速度のばらつき原因としては、トランジスタのオン電流のばらつきも問題となる。また、非特許文献３においては、トランジスタが所望のオン電流を得るために、チャネル領域から、不記載ではあるがエクステンション領域に相当する部分、ソース・ドレイン領域に至るいずれの部分も、不純物濃度は２ｘ１０１９〜５ｘ１０１９／ｃｍ３という高濃度に設定されている。また、チャネル領域からソース・ドレイン領域に至るシリコン層の形状も、本発明のような平面型ＳＯＩ構造でなく、いわゆるナノワイヤ形状となっている。
【００１０】
一方、特許文献２においては、トランジスタ形状は本発明と同様の平面型ＳＯＩ構造となっているが、ＳＯＩ層は多結晶構造となっている。また、所望のオン電流やしきい電圧とするために、ＳＯＩ層のチャネル領域の不純物濃度は２．５ｘ１０１９〜５ｘ１０１９／ｃｍ３という高濃度に設定されている。さらに、エクステンション領域の不純物濃度は、チャネル領域よりも低濃度である１ｘ１０１８／ｃｍ３、またはこれよりもさらに低い濃度に設定されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２５１７７６号公報
【特許文献２】特開２００７−１４９８５３号公報
【非特許文献】
【００１２】
【非特許文献１】N. Sugii et al.、IEEE Trans. Electron Devices, vol. 57 (2010), p.835
【非特許文献２】T. Tsunomura et al., 2010 VLSI Technology Symposium, (2010) p.97
【非特許文献３】Jean-Pierre Colinge et al., Nature Nanotechnology, vol. 5 (2010) p.225
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＳＯＩ技術では、非常に薄いＳＯＩ層に電流を流す構造を用いているために、製造条件のわずかな変動による影響を受けて電流のばらつきが増大しやすいという問題がある。トランジスタのオン電流は、ゲート電極の近傍に形成されるチャネル部の抵抗のみでなく、チャネル部とソース、ドレイン部との接続部分である、いわゆるエクステンション部分の抵抗の影響を多く受けることがよく知られている。ＳＯＩ技術では、このエクステンション部分も非常に薄いＳＯＩ層に形成されるため、この部分の抵抗値のばらつきがオン電流のばらつきに大きな影響を及ぼしているものと推定することができる。
【００１４】
本実施の形態の目的は、半導体装置の低消費電力化を実現することである。特に、ＳＯＩ技術を適用した半導体装置において、ＳＯＩ素子の構造を工夫することによって、トランジスタのオン電流ばらつきを低減する技術を提供することにある。
【００１５】
前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの実施の形態を簡単に説明すれば、次のとおりである。
【００１７】
シリコン基板と、前記シリコン基板上に形成された絶縁層からなるＢＯＸ層と、前記ＢＯＸ層上に形成されたシリコン層からなるＳＯＩ層とで構成された半導体基板の主面上に電界効果トランジスタが形成された半導体装置ある。ここで、前記ＳＯＩ層に形成された前記電界効果トランジスタのチャネル領域、第１エクステンション領域、およびソース・ドレイン領域は、導電型が互いに同一である。また、前記第１エクステンション領域の不純物濃度は前記チャネル領域の不純物濃度よりも高く、前記ソース・ドレイン領域の不純物濃度は前記第１エクステンション領域の不純物濃度よりも高い。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
【００１９】
半導体装置の低消費電力化を実現することができる。特に、ＳＯＩ基板のＳＯＩ層やＢＯＸ層裏面のシリコン基板の不純物位置や不純物濃度を適切に設定することにより、トランジスタのオン電流バラツキを低減できる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）は、従来の電界効果トランジスタの断面構造を示す模式図、（ｂ）は、本発明の一実施形態である電界効果トランジスタの断面構造を示す模式図である。
【図２】本発明の他の実施形態である電界効果トランジスタの断面構造を示す模式図である。
【図３】本発明の他の実施形態である電界効果トランジスタの断面構造を示す模式図である。
【図４】本発明の実施の形態１である電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図５】図４に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図６】図５に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図７】図６に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図８】図７に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図９】図８に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１０】図９に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１１】図１０に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１２】図１１に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１３】図１２に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１４】図１３に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１５】図１４に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１６】図１５に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１７】図１６に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１８】図１７に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図１９】図１８に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２０】図１９に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２１】図２０に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２２】図２１に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態３である電界効果トランジスタの製造工程の一部を示す半導体基板の要部断面図である。
【図２６】図２５に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態４である電界効果トランジスタの製造工程の一部を示す半導体基板の要部断面図である。
【図２９】図２８に続く電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態４である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態５である電界効果トランジスタの製造工程の一部を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態５である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態６である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態７である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態８である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態９である相補型電界効果トランジスタを示す半導体基板の要部断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいてさらに詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２２】
本発明者の検討によれば、本発明で対象とするようなＢＯＸ層の薄いＳＯＩ構造のトランジスタにおいて、所望のオン電流やしきい電圧を得、かつしきい電圧のばらつきを低減させるためには、上記文献に示されたような不純物濃度の設定は不適切であることが判明した。
【００２３】
所望のオン電流を得るためには、２ｘ１０１９／ｃｍ３ないしそれ以上という高いチャネル不純物濃度は全く不要であり、むしろ、しきい電圧ばらつきの著しい増大を招いてしまう。不純物ばらつきの大小を判断するときに良く使われる指標にペルグロム(Pelgrom)係数ＡＶｔというものがあり、この値が小さいほど、しきい電圧のばらつきが小さく、望ましいとされている。
【００２４】
前述の非特許文献１には、本発明で対象とするＢＯＸ層が薄いＳＯＩ構造のトランジスタにおけるＡＶｔの算出式が示されている。このうち、特に影響の大きいＳＯＩ層のチャネル部分のＡＶｔ値は、次の式のように示される。
【００２５】
【数１】
2013191760.tif 000003
【００２６】
ここで、ｑは素電荷、ＣＯＸはゲート絶縁膜容量、ＮＳＯＩはＳＯＩ層のチャネル部分の不純物濃度、ｔＳＯＩはＳＯＩ層の厚さである。
【００２７】
この式に基づいてＡＶｔ値を計算すると、ＮＳＯＩが１ｘ１０１７／ｃｍ３、１ｘ１０１８／ｃｍ３、２ｘ１０１９／ｃｍ３のそれぞれについて、０．２０ｍＶμｍ、０．６４ｍＶμｍ、４．５５ｍＶμｍとなる。但し、ｔＳＯＩは１０ｎｍとした。
【００２８】
本発明で目的とするような、１Ｖ以下の低電圧でＣＭＯＳトランジスタやＬＳＩを動作させるためには、ＡＶｔ値が少なくとも１．０ｍＶμｍ以下（ＮＳＯＩが２．５ｘ１０１８／ｃｍ３以下）、望ましくは０．６５ｍＶμｍ以下（ＮＳＯＩが１ｘ１０１８／ｃｍ３以下）とすべきであり、上記文献に示されたＮＳＯＩから導かれるＡＶｔ値４．５５ｍＶμｍは、甚だ大きく、不適切である。
【００２９】
また、特許文献２に示されたような、ＳＯＩ層のチャネル領域の不純物濃度ＮＳＯＩよりもエクステンション領域の不純物濃度が低いという構成も、所望のオン電流を確保し、かつオン電流のばらつきを低減させる本発明の目的において不適切である。むしろ、上記のように、しきい電圧ばらつき低減のために十分に低いＮＳＯＩに設定し、かつエクステンション領域の不純物濃度はむしろ高く、すなわち少なくとも２ｘ１０１９／ｃｍ３以上、望ましくは１ｘ１０２０／ｃｍ３以上にすべきである。
【００３０】
本発明で解決しようとする課題であるオン電流ばらつきの低減について、上記構成が望ましい理由を図１を用いて簡単に説明する。ここで、（ａ）は従来のｎチャネルトランジスタの断面構造を示す模式図、（ｂ）は本発明のｎチャネルトランジスタの断面構造を示す模式図である。
【００３１】
オン電流ばらつきの主要原因は、ＳＯＩ層のエクステンション領域の抵抗ばらつき、およびエクステンション領域とチャネル領域との接続部分の抵抗ばらつきである。前者については、エクステンション領域の不純物濃度を上記のように高めてやれば、たとえＳＯＩ層が本発明で対象とする素子のように極めて薄くても、十分に低い抵抗値とすることができ、結果的にこの部分の抵抗ばらつきが低減でき、オン電流ばらつきも低減できる。
【００３２】
一方、後者については、チャネル領域のしきい電圧ばらつき、すなわち上記の数式に示されたようなばらつきと同様の機構であることが判明した。図１（ａ）に示す従来のトランジスタ構造においては、ＳＯＩ層のチャネル領域の導電型とエクステンション領域の導電型は逆である。この構造でトランジスタがオフの状態、およびオフからオンに遷移するしきい電圧付近の状態において、チャネル領域とエクステンション領域との界面近傍には空乏層が形成される。この空乏層内には、前記チャネル領域およびエクステンション領域に導入された不純物による空乏電荷が存在する。
【００３３】
本発明で対象とするような微細なトランジスタでは、この空乏層が形成される領域に存在する不純物数が数百個から数十個と非常に少ないために、不純物数やそれらの存在する位置のばらつきにより、上記接続部分の抵抗値が大幅に変化してしまう。つまり、従来のトランジスタ構造においては、不純物数や位置のばらつきという工学的に解決困難な物理現象のために、本質的に電流ばらつきを低減することが難しい。一方、本発明のトランジスタ構造によれば、チャネル領域の導電型とエクステンション領域の導電型は等しいために、両者の界面近傍において導電型の違いに起因する空乏層は原理的に存在しない。このため、上記のような不純物数や位置のばらつきによる電流ばらつきは本質的に発生しない。
【００３４】
ここで、トランジスタがオフ状態の場合について補足説明する。本発明の構造のように、チャネル領域の導電型とエクステンション領域の導電型が等しい場合には、導電型の違いによる空乏層は形成されない。しかしながら、オフ状態においては、ゲート電極のポテンシャル制御によりＳＯＩ層のチャネル領域は空乏化するため、トランジスタの電流をカットオフすることは可能である。このとき、ＳＯＩ層の空乏化はゲート電極のポテンシャルによってなされるわけであって、異なる導電型の不純物によってなされるわけでないことに注意されたい。この機構の違いにより、ＳＯＩ層が空乏化している状態に遷移するとき、すなわちトランジスタがオン状態からオフ状態へ遷移するときにも、前述のような不純物数や位置のばらつきの影響は受けない。
【００３５】
以上述べたような機構により、本実施の形態の構成においては、トランジスタのオン電流のばらつきを効果的に抑制することができる。
【００３６】
図２は、ＳＯＩ層のエクステンション領域の不純物をＳＯＩ層内部のみでなく、ＢＯＸ層裏面のシリコン基板領域のうち、ＢＯＸ層に接する領域の近傍にも導入する構成である。
【００３７】
これまでの本発明者らによる検討の結果、オン抵抗のうち、エクステンション領域の抵抗は、この部分の不純物濃度や厚さのみならず、この部分に印加される縦方向電界、すなわちＢＯＸ裏面のシリコン基板からＢＯＸ層およびＳＯＩ層を貫くＳＯＩ層の主面と垂直な方向の電界の影響を受けることが見い出された。通常の構成において、図２のようなｎチャネルトランジスタでは、ＢＯＸ層裏面のシリコン基板部分の導電型はｐ型であり、チャネル下部のみならず、エクステンション下部においても同じくｐ型の導電型となっている。一方でエクステンション領域は高濃度のｎ型となっているために、縦方向の電界は著しく大きく、結果としてエクステンション領域の抵抗が大きくなり、電流ばらつきに与える影響も同時に大きくなる。
【００３８】
そこで、本発明においては、ＢＯＸ層裏面のＢＯＸ層とシリコン基板との界面付近の導電型をｎ型にする。この部分の不純物濃度は、概ね５ｘ１０１６／ｃｍ３〜５ｘ１０１８／ｃｍ３という範囲にあることが望ましく、ｎ型とする領域の厚さは、ＢＯＸ層とシリコン基板との界面位置からシリコン基板内部に向かって、概ねＢＯＸ層の膜厚の１／４〜４倍程度の範囲にあることが望ましい。
【００３９】
本発明の構造においては、もちろん、チャネル領域の下部で、かつＢＯＸ層裏面のシリコン基板内部の導電型はｐ型とする。この部分の導電型がｐ型となっていることによって、トランジスタを正常にオフ状態にすることができる。また、上記のように、エクステンション下部のＢＯＸ層裏面部分の導電型をｎ型にすることによって、トランジスタのソースないしドレインとシリコン基板との間に形成される寄生容量も低減することができ、トランジスタの高速動作にも効果が期待できる。なお、図２に例示したのはｎチャネルトランジスタであるが、ｐチャネルトランジスタの場合には、全ての導電型を上記と逆にすればよい。
【００４０】
図３は、図１（ｂ）に近い効果を得ることを目的に考え出されたものである。すなわち、ＳＯＩ層のチャネル領域の導電型は従来構造と同様にｐ型になっており、エクステンション領域に不純物が斜め方向から注入され、エクステンション領域がＳＯＩ層のチャネル領域の下部に入り込んでいる。このようにすると、図１で例示された空乏層部分が横方向に広がることになる。空乏層の横方向に広がりが出るために、不純物数と位置のゆらぎによるばらつきが緩和され、オン電流ばらつきが低減される効果がある。
【００４１】
（実施の形態１）
本実施の形態１の半導体装置に搭載される電界効果トランジスタの製造方法につき、図４〜図２２に示す電界効果トランジスタの要部断面図を用いて工程順に説明する。
【００４２】
まず、図４に示すようなシリコン基板１とＢＯＸ層２とＳＯＩ層３とで構成されたＳＯＩ基板を用意する。シリコン基板１は、例えば面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型単結晶シリコンからなる。ＳＯＩ層３は、例えば面方位が（１００）、オリエンテーションフラットまたはノッチと平行な方向の結晶方位が＜１１０＞、厚さが２０ｎｍのｐ型単結晶シリコンからなる。ＢＯＸ層２は、例えば厚さが１０ｎｍの酸化シリコン膜からなる。
【００４３】
次に、図５に示すように、ＳＯＩ基板の主面上に酸化シリコン膜４および窒化シリコン膜５を順次形成する。酸化シリコン膜４は、例えば熱酸化法により形成し、その厚さは１０ｎｍ程度とする。また、窒化シリコン膜５は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成し、その厚さは１２０ｎｍ程度とする。
【００４４】
窒化シリコン膜５は、後に説明するＣＭＰ工程におけるストッパ層として機能する。また、酸化シリコン膜４は窒化シリコン膜５の下地として、ＳＯＩ層３またはシリコン基板１の活性領域の保護膜として機能する。なお、このとき、ＳＯＩ層３のシリコンは酸化シリコン膜４の形成により消費され、その膜厚がおよそ１５ｎｍに減少する。
【００４５】
次に、図６に示すように、フォトリソグラフィ法により素子分離領域を規定するレジスト膜８を形成した後、このレジスト膜８をマスクとしたドライエッチング法で素子分離領域の窒化シリコン膜５および酸化シリコン膜４を除去し、続いて異方性ドライエッチング法でシリコン基板１の一部まで除去することにより、素子分離領域に浅溝６を形成する。ここでは、エッチングガスを切り替えながらＳＯＩ層３、ＢＯＸ層２およびシリコン基板１をこの順にエッチングする。形成された浅溝６の深さは、例えば３００ｎｍである。
【００４６】
次に、高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ法により、ＳＯＩ基板の主面上に酸化シリコン膜６ａを形成する。続いて、図７に示すように、酸化シリコン膜６ａをＣＭＰ法で研磨してＳＯＩ基板の表面を平坦に加工し、酸化シリコン膜６ａを浅溝６の内部に残す。このとき、酸化シリコン膜６ａの研磨量を調整することにより、窒化シリコン膜５の残りの厚さを、例えば５０ｎｍ程度とする。
【００４７】
次に、図８に示すように、リン酸を用いたウェットエッチング法により、窒化シリコン膜５を除去する。ここまでの工程により、ＳＯＩ基板の主面に浅溝素子分離７が形成される。
【００４８】
次に、上記ＳＯＩ基板に本実施の形態の電界効果トランジスタを形成する。以下、図９〜図２２を用いて電界効果トランジスタの製造方法を工程順に説明する。なお、以下に示す各工程は、本発明の主要な内容とは直接関わらず、一般的な電界効果トランジスタの製造方法によるものであるから、製品の仕様や目的に応じて適宜変更することが可能であり、そのことによって本発明の効果が変化するものではない。本実施の形態１では、電界効果トランジスタとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを例示するが、図９〜図２２には、ＣＭＯＳトランジスタのうちの一方（ｎチャネルトランジスタ）の要部断面のみを図示する。
【００４９】
まず、図９に示すように、レジスト膜（図示せず。以下同様）をマスクに用いたｐ型不純物のイオン注入により、ｎチャネルトランジスタ形成領域のシリコン基板１にｐ型のウエル不純物領域９を形成する。また、別のレジスト膜をマスクに用いたｎ型不純物のイオン注入により、図示しないｐチャネルトランジスタ形成領域のシリコン基板１にｎ型のウエル不純物領域を形成する。
【００５０】
本実施の形態で例示するのはＳＯＩ型の電界効果トランジスタであるが、浅溝素子分離７を形成した後のＳＯＩ層３の厚さは１５ｎｍ程度、ＢＯＸ層２の厚さは１０ｎｍ程度と、両者共に極薄である。従って、ＳＯＩ層３の活性領域表面からシリコン基板１に不純物を注入する際、その加速エネルギーを適度に調整することにより、不純物のほとんどをシリコン基板１に導入することができる。なお、不純物の深さ方向分布を調整するために、加速エネルギーおよび注入量の異なる複数回のイオン注入工程を組み合わせてもよい。この不純物の注入量や、その後にＳＯＩ基板に施される熱処理の温度と時間とによって、ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれのしきい電圧を適度に調整することができる。
【００５１】
次に、図１０に示すように、レジスト膜をマスクとした異方性ドライエッチング法でＳＯＩ層３の一部を除去し、続いてウェットエッチング法でＢＯＸ層２を除去することにより、ＳＯＩ層３の一部にバルク開口部１１を形成する。このバルク開口部１１は、シリコン基板１との電気的接触を確保するために形成する。ここで、ＳＯＩ層３の非開口部分のうち、浅溝素子分離７以外の部分は素子形成領域となる。
【００５２】
次に、図１１に示すように、レジスト膜をマスクとしてシリコン基板１のうち、素子形成領域の下部で、かつＢＯＸ層２と接する領域の近傍に不純物を注入し、グランドプレーン不純物領域１２を形成する。この不純物の導電型は、その下部のウエル不純物領域９の導電型と同じである。また、この不純物の濃度は、ウエル不純物領域９の濃度より高くする。不純物の注入量は、概ね５ｘ１０１７／ｃｍ３〜５ｘ１０１８／ｃｍ３という範囲になるようにを調整する。
【００５３】
続いて、図１２に示すように、ＳＯＩ層３にウエル不純物領域９と逆の導電型（ｎチャネルトランジスタの場合はｎ型）を持つ不純物を注入し、チャネル不純物領域１３を形成する。チャネル領域１３の不純物濃度は、２．５ｘ１０１８／ｃｍ３以下であり、より好ましくは１ｘ１０１８／ｃｍ３以下である。
【００５４】
次に、図１３に示すように、ＳＯＩ層３の表面にゲート絶縁膜１４を形成した後、ゲート絶縁膜１４の上部にゲート電極用の導電膜１５ａを形成し、さらに、導電膜１５ａの上部にゲートキャップ膜１６を形成する。
【００５５】
ゲート絶縁膜１４は、例えばＨｆＳｉＯＮ系の高誘電率膜からなる。導電膜１５ａは、例えば膜厚１５ｎｍ程度の窒化チタン膜を形成し、その上に膜厚８５ｎｍ程度の多結晶シリコン膜を順次堆積した積層膜からなる。この多結晶シリコン膜には、ゲート電極の導電率を十分に高くするために、高濃度の不純物を添加する。ゲートキャップ膜１６は、例えば膜厚５０ｎｍの窒化シリコン膜からなる。
【００５６】
次に、図１４に示すように、レジスト膜をマスクとしたドライエッチング法でゲートキャップ膜１６および導電膜１５ａを加工することにより、上面がゲートキャップ膜１６で覆われたゲート電極１５を形成する。ゲート電極１５のゲート幅は、例えば１００ｎｍ以下、ゲート長は、例えば５０ｎｍ以下である。ゲート電極１５のゲート長を３０ｎｍとするために、ここでは、ＡｒＦステッパを用いたフォトリソグラフィ法を使用する。
【００５７】
次に、図１５に示すように、ＳＯＩ基板の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜を形成した後、この酸化シリコン膜を異方性ドライエッチング法で加工することにより、ゲート電極１５およびゲートキャップ膜１６のそれぞれの側壁に第１側壁絶縁膜１８を形成する。
【００５８】
次に、図１６に示すように、素子形成領域を露出するレジスト膜をマスクとしてＳＯＩ層３にｎ型の導電性を示す不純物（例えばリンまたはヒ素）をイオン注入し、ｎ型のエクステンション不純物領域１９を形成する。エクステンション不純物領域１９の不純物濃度は、２ｘ１０１９／ｃｍ３以上であり、好ましくは１ｘ１０２０／ｃｍ３以上である。また、図示しないｐチャネルトランジスタ形成領域のＳＯＩ層３には、ｐ型の導電性を示す不純物（例えばフッ化ボロン）をイオン注入し、ｐ型のエクステンション不純物領域を形成する。
【００５９】
次に、図１７に示すように、ＳＯＩ基板の主面上に、例えば厚さ３０ｎｍ程度の窒化シリコン膜を形成した後、この窒化シリコン膜を異方性ドライエッチングで加工することにより、第１側壁絶縁膜１８の側壁に第２側壁絶縁膜２０を形成する。
【００６０】
次に、図１８に示すように、ＳＯＩ層３のシリコン表面が露出している部分に、例えば厚さ２０ｎｍ程度のエピタキシャルシリコン膜２１を選択的に形成する。このエピタキシャルシリコン膜２１は、ＳＯＩ層３の表面を清浄にし、自然酸化膜を除去した状態で、例えばモノシランガスを原料とする化学気相成長法により形成する。なお、エピタキシャルシリコン膜２１の選択成長は必須ではなく、素子特性の要求によっては省略することもできる。
【００６１】
次に、図１９に示すように、素子形成領域を開口するレジスト膜をマスクにして、エピタキシャルシリコン膜２１に不純物を注入することにより、ソース・ドレイン不純物領域２２を形成する。ｎチャネルトランジスタ形成領域のエピタキシャルシリコン膜２１には、ｎ型の導電性を示す不純物を注入し、ｐチャネルトランジスタ形成領域のエピタキシャルシリコン膜２１には、ｐ型の導電性を示す不純物を注入する。なお、ソース・ドレイン不純物領域２２の不純物濃度は、エクステンション不純物領域１９よりも高く設定されており、５ｘ１０２０／ｃｍ３以上である。また、ソース・ドレイン不純物領域２２は、エピタキシャルシリコン膜２１だけでなく、エクステンション不純物領域１９が形成されているＳＯＩ層３に達するまで形成してもよい。
【００６２】
次に、図２０に示すように、図１９で使用したレジスト膜とは逆パターンのレジスト膜をマスクにして、バルク開口部１１と、その上部に形成されたエピタキシャルシリコン膜２１に不純物を注入し、基板コンタクト不純物領域２３を形成する。この不純物の導電型は、基板コンタクト不純物領域２３の下部に形成されたウエル不純物領域９の導電型と同一とする。なお、この後、ゲートキャップ膜１６をウェットエッチング等により除去し、ゲート電極１５上を露出する。
【００６３】
次に、図２１に示すように、ソース・ドレイン不純物領域２２、基板コンタクト不純物領域２３、ゲート電極１５のそれぞれの表面に自己整合法により金属シリサイド膜２４を形成する。
【００６４】
次に、図２２に示すように、ＳＯＩ基板の主面上に層間絶縁膜２５を形成した後、レジスト膜をマスクにしたドライエッチング法で層間絶縁膜２５に接続孔２６を形成する。この接続孔２６は、ソース・ドレイン不純物領域２２の上部、および基板コンタクト不純物領域２３の上部に形成する。
【００６５】
続いて、接続孔２６の内部に金属プラグ２７を形成した後、層間絶縁膜２５の上部に第一配線層２８を形成し、第１配線層２８と金属プラグ２７とを電気的に接続する。その後、第１配線層２８の上部にさらに上層の配線を形成するが、その図示は省略する。図４〜図２２を用いて説明した製造工程によって、本実施の形態１の電界効果トランジスタが完成する。
【００６６】
図２３には、ｎチャネルトランジスタとｐチャネルトランジスタとが相隣り合うように形成されたＣＭＯＳ構造の要部断面図を示す。ｎチャネルトランジスタとｐチャネルトランジスタとは、各部の導電型が互いに逆になっている。
【００６７】
以上、本実施の形態においては、エクステンション不純物領域１９の不純物濃度がチャネル不純物領域１３の不純物濃度よりも高くなるように形成している。また、ソース・ドレイン不純物領域２２の不純物濃度がエクステンション不純物領域１９の不純物濃度よりも高くなるように形成した。これにより、トランジスタのオン状態における電流のバラツキが低減できる。
【００６８】
（実施の形態２）
本実施の形態２による半導体装置は、前記実施の形態１の変形例である。図１１に示すグランドプレーン不純物領域１２の形成を省略した点を除き、前記実施の形態１と同様である。図２４は、完成した本実施の形態のＣＭＯＳ構造の要部断面図である。
【００６９】
前述の実施の形態１において、トランジスタのオン状態における電流のバラツキが十分に低減できる場合には、本実施の形態のように、グランドプレーン不純物領域１２を省略しても、同様の効果を得ることができる。この場合、製造工程を簡略化することができる。
【００７０】
（実施の形態３）
本実施の形態３による半導体装置は、前記実施の形態１の変形例である。前記実施の形態１との相違点のみを記す。図１５に示した第１側壁絶縁膜１８の形成工程後、図２５に示すように、図１６に示した方法と同様の方法でエクステンション不純物領域１９を形成する。但し、このとき、エクステンション不純物領域１９だけでなく、ＢＯＸ層２の裏面にも同一導電型の第２エクステンション不純物領域２９を形成する。
【００７１】
さらに、図１９に示したソース・ドレイン不純物領域２２の形成工程において、図２６に示すように、ＢＯＸ層２の裏面にも同一導電型の不純物を注入し、寄生容量低減用不純物領域３０を形成する。
【００７２】
なお、第２エクステンション不純物領域２９の不純物濃度は、エクステンション不純物領域１９の不純物濃度よりも低く、５ｘ１０１６／ｃｍ３〜５ｘ１０１８／ｃｍ３という範囲にあることが望ましい。また、寄生容量低減用不純物領域３０の不純物濃度は、ソース・ドレイン不純物領域２２の不純物濃度と同じであり、５ｘ１０２０／ｃｍ３以上である。
【００７３】
完成したＣＭＯＳ構造の要部断面図を図２７に示す。前述の図２で説明したように、第２エクステンション不純物領域２９を形成することで、トランジスタのオン電流のバラツキを効果的に抑制することができる。
【００７４】
なお、ＢＯＸ層２の裏面に寄生容量低減用不純物領域３０を形成すると、ソース・ドレイン不純物領域２２とシリコン基板１との間に形成される寄生容量をより低減できる。
【００７５】
（実施の形態４）
本実施の形態４による半導体装置は、前記実施の形態３の変形例である。本実施の形態では、前記実施の形態２と同様に、グランドプレーン不純物領域１２の形成を省略している。すなわち、実施の形態３と同様に、図２８および図２９に示すように、第２エクステンション不純物領域２９および寄生容量低減用不純物領域３０を形成する。
【００７６】
完成したＣＭＯＳ構造の要部断面図を図３０に示す。このように、本実施の形態４では、トランジスタのオン状態における電流のバラツキが十分に低減できる場合には、グランドプレーン不純物領域１２を省略しても、実施の形態３と同様の効果を得ることができる。また、この場合、製造工程を簡略化することができる。
【００７７】
（実施の形態５）
本実施の形態５による半導体装置は、前記実施の形態１の変形例である。前記実施の形態１との相違点のみを記す。図３１に示すように、チャネル不純物領域１３の導電型をウエル不純物領域９と同一（ｎチャネルトランジスタの場合はｐ型）にする。さらに、図１５に示した第１側壁絶縁膜１８の形成工程後、図１６に示した方法と同様の方法でエクステンション不純物領域１９を形成するが、その際にイオンの注入角度を調整し、斜め注入エクステンション不純物領域３２を形成する。完成したＣＭＯＳ構造の要部断面図を図３２に示す。なお、斜め注入エクステンション不純物領域３２の不純物濃度は、エクステンション不純物領域１９の不純物濃度と同様である。
【００７８】
前述の図３で説明したように、斜め注入エクステンション不純物領域３２が斜めに注入されてチャネル不純物領域１３の下部に形成されている。すなわち、斜め注入エクステンション不純物領域３２は、ゲート電極１５からＢＯＸ層２に近づくに従って、ゲート電極１５の内部に近づく方向に伸びて形成されている。このようにすると、空乏層の横方向に広がりが出るために、不純物数のバラツキが緩和されてオン電流バラツキを低減することができる。
【００７９】
（実施の形態６）
本実施の形態６による半導体装置は、前記実施の形態５の変形例である。本実施の形態６と前記実施の形態５との相違点は、図３１に示されるグランドプレーン不純物領域１２の形成を省略した点にあり、その他の構成は実施の形態５と同様である。完成したＣＭＯＳ構造の要部断面図を図３３に示す。
【００８０】
なお、トランジスタのオン状態における電流のバラツキが十分に低減できる場合には、グランドプレーン不純物領域１２を省略しても、実施の形態５と同様の効果を得ることができる。また、この場合は、製造工程を簡略化することができる。
【００８１】
（実施の形態７）
本実施の形態７による半導体装置は、前記実施の形態５の変形例である。前述の実施の形態３と同様に、ＢＯＸ層２の裏面に第２エクステンション不純物領域２９および寄生容量低減用不純物領域３０を形成する。完成したＣＭＯＳ構造の要部断面図を図３４に示す。
【００８２】
第２エクステンション不純物領域２９および寄生容量低減用不純物領域３０の効果については、前述の実施の形態３と同様である。なお、寄生容量低減用不純物領域３０は、素子特性の要求により省略することもできる。
【００８３】
（実施の形態８）
本実施の形態８による半導体装置は、前記実施の形態７の変形例である。本実施の形態８と前記実施の形態７との相違点は、グランドプレーン不純物領域１２の形成を省略した点にあり、その他の構成は実施の形態７と同様である。完成したＣＭＯＳ構造の要部断面図を図３５に示す。
【００８４】
トランジスタのオン状態における電流のバラツキが十分に低減できる場合には、グランドプレーン不純物領域１２を省略しても、実施の形態７と同様の効果を得ることができる。また、この場合、製造工程を簡略化することができる。
【００８５】
（実施の形態９）
本実施の形態９による半導体装置は、前記実施の形態５の変形例である。前述した実施の形態１では、図１０に示す工程でＳＯＩ層３の一部にバルク開口部１１を形成した。このバルク開口部１１は、シリコン基板１との電気的接触を確保する領域として用いられる。この領域１１に従来型のバルク電界効果トランジスタを通常の工程で形成することもできる。ここで言う通常の工程とは、実施の形態１におけるチャネル不純物領域１３の導電型をウエル不純物領域９と同一としたり、ＢＯＸ層２の裏面に第２エクステンション不純物領域２９や寄生容量低減用不純物領域３０を形成しない通常の工程である。
【００８６】
完成したＣＭＯＳ構造の要部断面図を図３６に示す。ここでは、ｎチャネルトランジスタをＳＯＩ層３に形成し、ｐチャネルトランジスタを従来型のバルク電界効果トランジスタとした例を示している。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
前記実施の形態で述べた電界効果トランジスタの製造工程は、これらトランジスタ群が使用される回路、例えば低電圧ロジック回路、あるいはＩ／Ｏ回路またはアナログ回路などの高電圧を扱う回路に合わせて、適宜、ＳＯＩトランジスタを選択するかバルクトランジスタを選択するか、また、ゲート絶縁膜の厚さ、ゲート電極を構成する導電材料、しきい値電圧、ソース・ドレインの構成など、多くの設計的事項を最適化させる。これらの設計的事項は、従来の複数の電圧に対応した半導体装置の製造工程と全く同じ考え方により最適化され、これによって、本発明の効果が影響されることはない。
【産業上の利用可能性】
【００８９】
本発明は、ＳＯＩ基板の主面に電界効果トランジスタを形成する半導体装置に適用することができる。
【符号の説明】
【００９０】
１  シリコン基板
２  ＢＯＸ層
３  ＳＯＩ層
４  酸化シリコン膜
５  窒化シリコン膜
６ａ  酸化シリコン膜
６  浅溝
７  浅溝素子分離
８  レジスト膜
９  ウエル不純物領域
１１  バルク開口部
１２  グランドプレーン不純物領域
１３  チャネル不純物領域
１４  ゲート絶縁膜
１５ａ  導電膜
１５  ゲート電極
１６  ゲートキャップ膜
１８  第１側壁絶縁膜
１９  エクステンション不純物領域
２０  第２側壁絶縁膜
２１  エピタキシャルシリコン膜
２２  ソース・ドレイン不純物領域
２３  基板コンタクト不純物領域
２４  金属シリサイド膜
２５  層間絶縁膜
２６  接続孔
２７  金属プラグ
２８  第１配線層
２９  第２エクステンション不純物領域
３０  寄生容量低減用不純物領域
３２  斜め注入エクステンション不純物領域
【図１】
2013191760.tif 000004
【図２】
2013191760.tif 000005
【図３】
2013191760.tif 000006
【図４】
2013191760.tif 000007
【図５】
2013191760.tif 000008
【図６】
2013191760.tif 000009
【図７】
2013191760.tif 000010
【図８】
2013191760.tif 000011
【図９】
2013191760.tif 000012
【図１０】
2013191760.tif 000013
【図１１】
2013191760.tif 000014
【図１２】
2013191760.tif 000015
【図１３】
2013191760.tif 000016
【図１４】
2013191760.tif 000017
【図１５】
2013191760.tif 000018
【図１６】
2013191760.tif 000019
【図１７】
2013191760.tif 000020
【図１８】
2013191760.tif 000021
【図１９】
2013191760.tif 000022
【図２０】
2013191760.tif 000023
【図２１】
2013191760.tif 000024
【図２２】
2013191760.tif 000025
【図２３】
2013191760.tif 000026
【図２４】
2013191760.tif 000027
【図２５】
2013191760.tif 000028
【図２６】
2013191760.tif 000029
【図２７】
2013191760.tif 000030
【図２８】
2013191760.tif 000031
【図２９】
2013191760.tif 000032
【図３０】
2013191760.tif 000033
【図３１】
2013191760.tif 000034
【図３２】
2013191760.tif 000035
【図３３】
2013191760.tif 000036
【図３４】
2013191760.tif 000037
【図３５】
2013191760.tif 000038
【図３６】
2013191760.tif 000039