(57)【要約】【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。【選択図】図７
2013021404.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して前記第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、
前記第１のクロック信号のフォールエッジ及び前記第２のクロック信号のフォールエッジを合成して前記第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、
前記第３のクロック信号の前記ライズエッジを受けてライズ／フォールエッジの内の一方の位相を、前記第４のクロック信号の前記フォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える半導体装置。
【請求項２】
前記第１の位相合成回路は、
前記第３のクロック信号を受ける第１のノードと、
前記第１のノード及び接地ノードとの間に互いに直列に接続された、前記第１のクロック信号を制御端子に受ける第１のＮ型トランジスタ及び第１のバイアスレベルを制御端子に受ける第２のＮ型トランジスタと、
前記第１のノード及び電源ノードとの間に互いに直列に接続された、前記第１のクロック信号を制御端子に受ける第１のＰ型トランジスタ及び第２のバイアスレベルを制御端子に受ける第２のＰ型トランジスタと、
前記第１のノード及び前記接地ノードとの間に互いに直列に接続された、前記第２のクロック信号を制御端子に受ける第３のＮ型トランジスタ及び第３のバイアスレベルを制御端子に受ける第４のＮ型トランジスタと、
前記第１のノード及び前記電源ノードとの間に互いに直列に接続された、前記第２のクロック信号を制御端子に受ける第３のＰ型トランジスタ及び第４のバイアスレベルを制御端子に受ける第４のＰ型トランジスタと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の位相合成回路は、
前記第４のクロック信号を受ける第２のノードと、
前記第２のノード及び前記接地ノードとの間に互いに直列に接続された、前記第１のクロック信号の反転信号を制御端子に受ける第５のＮ型トランジスタ及び前記第１のバイアスレベルを制御端子に受ける第６のＮ型トランジスタと、
前記第２のノード及び前記電源ノードとの間に互いに直列に接続された、前記第１のクロック信号の反転信号を制御端子に受ける第５のＰ型トランジスタ及び前記第２のバイアスレベルを制御端子に受ける第６のＰ型トランジスタと、
前記第２のノード及び前記接地ノードとの間に互いに直列に接続された、前記第２のクロック信号の反転信号を制御端子に受ける第７のＮ型トランジスタ及び前記第３のバイアスレベルを制御端子に受ける第８のＮ型トランジスタと、
前記第２のノード及び前記接地ノードとの間に互いに直列に接続された、前記第２のクロック信号の反転信号を制御端子に受ける第７のＰ型トランジスタ及び前記第４のバイアスレベルを制御端子に受ける第８のＰ型トランジスタと、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の位相合成回路の前記第１乃至第４のＮ型トランジスタ及び前記第１乃至第４のＰ型トランジスタと、其々に対応する前記第２の位相合成回路の前記第５乃至第８のＮ型トランジスタ及び前記第５乃至第８のＰ型トランジスタとは、互いに等しいトランジスタサイズであることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
最近の電子システムは処理速度の高速化が望まれており、高速に動作するＣＰＵなどに対応して半導体記憶装置にも高速な動作が求められている。このような要求を満たす半導体記憶装置として、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）や、ＤＤＲ（Double Data Rate）方式などのＳＤＲＡＭが開発されている。
このような半導体記憶装置では、外部から供給される高速な外部クロック信号に同期させて内部の回路を動作させるために、ＤＬＬ（Delay-Locked Loop）回路を用いて内部クロック信号と外部クロック信号との位相を同期させている。
【０００３】
例えば、引用文献１に記載された技術では、粗調整遅延回路と、第１微調整遅延回路と、第２微調整遅延回路とを用いて、ＤＬＬ回路が基準クロック信号としての外部クロック信号と位相をそろえた出力クロック信号を生成している。
具体的には、粗調整遅延回路は、基準クロック信号を遅延させた２つの遅延クロック信号を出力する。第１微調整遅延回路は、２つの遅延クロック信号の位相差を調整する。第２微調整遅延回路は、位相差が調整された２つの遅延クロック信号を合成して出力クロック信号を生成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
出力クロック信号を更に高速化（高周波数化）するには、第２微調整遅延回路において、２つの遅延クロック信号が入力されてから出力クロック信号を生成して出力するまでに要する時間を短縮させる必要がある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して前記第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、前記第１のクロック信号のフォールエッジ及び前記第２のクロック信号のフォールエッジを合成して前記第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、前記第３のクロック信号の前記ライズエッジを受けてライズ／フォールエッジの内の一方の位相を、前記第４のクロック信号の前記フォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。
【発明の効果】
【０００７】
この発明は、第１のクロック信号及び第２のクロック信号それぞれのライズエッジに対応する第１の位相合成回路と、第１のクロック信号及び第２のクロック信号それぞれのフォールエッジに対応する第２の位相合成回路とを備えている。このように、ライズエッジに対する応答特性を決定する第１の位相合成回路と、フォールエッジに対する応答特性を決定する第２の位相合成回路とを独立に備えることにより、第１のクロック信号及び第２のクロック信号のライズエッジ及びフォールエッジに対する応答特性の調整が容易になり、第１のクロック信号及び第２のクロック信号が入力されてから出力クロック信号を生成して出力するまでに要する時間を短縮することができ、出力クロック信号の高速化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態における半導体装置１０の構成を示す概略ブロック図である。
【図２】同実施形態のＤＬＬ回路１００の構成を示す概略ブロック図である。
【図３】同実施形態の粗調整遅延部１１０の構成例を示す概略ブロック図である。
【図４】同実施形態の遅延素子１１２の構成例を示す回路図である。
【図５】同実施形態の第１微調整遅延回路１２１の構成例を示す回路図である。
【図６】同実施形態の第１微調整遅延回路１２１の動作例を示す波形図である。
【図７】同実施形態の第２微調整遅延回路１２５の構成例を示す回路図である。
【図８】同実施形態の第１の位相合成回路５１０におけるノードＭＩＸ０の電位と、出力クロック信号との一例を示す波形図である。
【図９】Ｎ型ＭＯＳトランジスタのＶＤＳ−ＩＤＳ特性を示すグラフである。
【図１０】同実施形態における第１微調整遅延回路１２１の動作を示す表である。
【図１１】第２実施形態における第２微調整遅延回路１２５Ａの構成例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態における半導体装置を説明する。
【００１０】
（第１実施形態）
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭに適用した場合の半導体装置１０の構成を示す概略ブロック図である。同図に示されている各回路ブロックはすべて単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、Ｐ型チャネルＭＯＳトランジスタ（以下、Ｐ型トランジスタという）、及びＮ型チャネルＭＯＳトランジスタ（以下、Ｎ型トランジスタという）等の複数のトランジスタを用いて構成される。また、図１において、「○」印を用いて示されているのは、半導体チップに設けられる外部端子としてのパッドである。
【００１１】
半導体装置１０は、クロック入力回路２１、ＤＬＬ回路１００、コマンド入力回路３１、コマンドデコーダ３２、アドレス入力回路４１、アドレスラッチ回路４２、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３、ロウデコーダ６１、カラムデコーダ６２、センス回路６３、データアンプ６４、メモリセルアレイ７０、及びデータ入出力回路８０を具備している。
半導体装置１０は、外部端子（半導体チップ上のパッド）として、クロック端子１１ａ、１１ｂと、コマンド端子１２ａ〜１２ｅと、アドレス端子１３と、データ入出力端子ＤＱとを備えている。その他、データストローブ端子や、リセット端子なども備えられているが、これらについては図示を省略してある。
【００１２】
クロック端子１１ａ、１１ｂは、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ、／ＣＫは、クロック入力信号２１に供給される。本明細書において、信号名の先頭に「／（スラッシュ）」が付されている信号は、信号名が対応する信号の反転信号、又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ、／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ、／ＣＫに基づいて、単相の内部クロック信号を生成し、生成した基準クロック信号をＤＬＬ回路１００に供給する。ＤＬＬ回路１００は、基準クロック信号に基づいて、位相制御された出力クロック信号を生成し、生成した出力クロック信号をデータ入出力回路８０に供給する。
【００１３】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンド入力回路３１に入力される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
【００１４】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に入力される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に入力される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に入力され、カラムアドレスについてはカラム系制御回路５２に入力される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に入力され、これによってモードレジスタ５３の内容が更新される。
【００１５】
ロウ系制御回路５１の出力は、ロウデコーダ６１に入力される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬとが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを例示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１６】
カラム系制御回路５２の出力は、カラムデコーダ６２に入力される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時において、センスアンプＳＡによって増幅されたリードデータＲＤを更に増幅し、リードライトバスＲＷＢＳを介して、増幅されたリードデータＲＤをデータ入出力回路８０に供給する。また、データアンプ６４は、ライト動作時において、リードライトバスＲＷＢＳを介してデータ入出力回路８０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００１７】
データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路８０に接続されている。データ入出力回路８０は、リード動作時において、出力クロック信号に同期して、データアンプ６４から供給されたリードデータＲＤをデータ入出力端子ＤＱに出力する。また、データ入出力回路８０は、ライト動作時において、出力クロック信号に同期して、データ入出力端子ＤＱから入力されるライトデータをデータアンプ６４に供給する。
なお、図１にはデータ入出力端子ＤＱを１つだけ示しているが、データ入出力端子ＤＱの数が１つである必要はなく、複数個設けても構わない。
【００１８】
図２は、本実施形態におけるＤＬＬ回路１００の構成を示す概略ブロック図である。同図に示すように、ＤＬＬ回路１００は、粗調整遅延部１１０、微調整遅延部１２０、レプリカ回路１３０、位相検知回路１４０、及び遅延制御回路１５０を備えている。
【００１９】
粗調整遅延部１１０は、粗調整遅延回路（Coarse Delay Line；ＣＤＬ）１１１と、マルチプレクサ（ＯＤＤ）１１５と、マルチプレクサ（ＥＶＥＮ）１１７とを有している。以下、マルチプレクサ（ＯＤＤ）１１５をマルチプレクサ１１５といい、マルチプレクサ（ＥＶＥＮ）１１７をマルチプレクサ１１７という。
粗調整遅延回路１１１は、複数の遅延素子１１２を有している。複数の遅延素子１１２は、縦続接続されており、遅延回路を構成する。粗調整遅延回路１１１は、基準クロックが入力され、基準クロック信号を遅延させた信号であって互いに異なる遅延時間を有する遅延クロック信号を、複数のタップから出力する。
【００２０】
マルチプレクサ１１５は、粗調整遅延回路１１１の奇数番目のタップから出力される奇位相信号のうちいずれか１つを選択し、選択した奇位相信号を遅延クロック信号Ｏ０として出力する。マルチプレクサ１１７は、粗調整遅延回路１１１の偶数番目のタップから出力される偶位相信号のうちいずれか１つを選択し、選択した偶位相信号を遅延クロック信号Ｅ０として出力する。
【００２１】
微調整遅延部１２０は、第１微調整遅延回路１２１と、第２微調整遅延回路１２５とを有している。第１微調整遅延回路１２１には、マルチプレクサ１１５が出力する遅延クロック信号Ｏ０と、マルチプレクサ１１７が出力する遅延クロック信号Ｅ０とが入力される。第１微調整遅延回路１２１は、遅延クロック信号Ｏ０と遅延クロック信号Ｅ０とに基づいて生成した遅延クロック信号ＰＨＥＯ及び遅延クロック信号ＰＨＭを第２微調整遅延回路１２５に出力する。第２微調整遅延回路１２５は、入力された遅延クロック信号ＰＨＥＯ及び遅延クロック信号ＰＨＭに基づいて基準クロック信号と位相をそろえた出力クロック信号を生成し、生成した出力クロック信号をデータ入出力回路８０とレプリカ回路１３０とに出力する。
【００２２】
レプリカ回路１３０は、バッファ回路８０のレプリカ（複製）であり、バッファ回路８０と同じプロセス、電圧、温度依存性（ＰＶＴ依存性）を有するバッファ回路である。位相検知回路１４０は、入力される基準クロック信号と、レプリカ回路１３０が出力するレプリカ信号との位相比較を行い、比較結果である位相差を示す位相差信号を遅延制御回路１５０に出力する。
【００２３】
遅延制御回路１５０は、位相検知回路１４０が出力する位相差信号に基づいて、粗調整遅延部１１０における遅延量を決定し、粗調整遅延部１１０が有するマルチプレクサ１１５及びマルチプレクサ１１７における奇位相信号及び偶位相信号を選択する選択信号を生成する。また、遅延制御回路１５０は、位相差信号に基づいて、微調整遅延部１２０が有する第１微調整遅延回路１２１における遅延量を制御する制御信号ＳＥＬＲＥ及びＳＥＬ４ＩＮＶＥを生成して、第１微調整遅延回路１２１に出力する。また、遅延制御回路１５０は、位相差信号に基づいて、第２微調整遅延回路１２５における遅延量を制御する制御電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、及びＶＮＭを生成して、第２微調整遅延回路１２５に出力する。
【００２４】
遅延制御回路２２は、位相検知回路１４０から出力される位相差信号に基づいて、値が増減するカウンタ１５６と、カウンタ１５６の示す値をデジタル−アナログ変換して出力するＤＡＣ（Digital-Analog Converter）１５１とを有している。ＤＡＣ１５１は、位相差信号に基づいて、制御電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、及びＶＮＭを第２微調整遅延回路１２５に出力する。
【００２５】
図３は、本実施形態における粗調整遅延部１１０の構成例を示す概略ブロック図である。同図には、粗調整遅延部１１０における粗調整遅延回路１１１、マルチプレクサ１１５、１１７と、微調整遅延部１２０との接続構成の一例が示されている。
粗調整遅延回路１１１が有する複数の遅延素子１１２（１１２−１、１１２−２、・・・）は、同図に示すように、縦続接続されている。遅延素子１１２−１は、基準クロック信号を入力信号ＣＤＬ０として入力し、第０番目の奇位相信号ＣＯＵＴＯ０、第０番目の偶位相信号ＣＯＵＴＥ０を出力する。遅延素子１１２−２は、遅延素子１１２−１の出力信号ＣＤＬ１を入力し、第１番目の奇位相信号ＣＯＵＴＯ１、第１番目の偶位相信号ＣＯＵＴＥ１を出力する。遅延素子１１２−３は、遅延素子１１２−２の出力信号ＣＤＬ２を入力し、第２番目の奇位相信号ＣＯＵＴＯ２、第２番目の偶位相信号ＣＯＵＴＥ２を出力する。遅延素子１１２−４は、遅延素子１１２−３の出力信号ＣＤＬ３を入力し、第３番目の奇位相信号ＣＯＵＴＯ３、第３番目の偶位相信号ＣＯＵＴＥ３を出力する。
【００２６】
マルチプレクサ１１５が有するマルチプレクサ２０５は、第０番目から第３番目までの奇位相信号ＣＯＵＴＯ０〜ＣＯＵＴＯ３を入力する。また、マルチプレクサ２０５は、遅延制御回路１５０が出力する選択信号に基づいて、奇位相信号ＣＯＵＴＯ０〜ＣＯＵＴＯ３のうちいずれか1つを選択し、選択した奇位相信号を出力する。マルチプレクサ２０７は、１段目のマルチプレクサ２０５等により選択された奇位相信号が入力され、入力された奇位相信号からいずれか１つを選択する。マルチプレクサ２０７は、選択した奇位相信号を遅延クロック信号Ｏ０として微調整遅延部１２０に出力する。
【００２７】
マルチプレクサ１１７が有するマルチプレクサ２０６は、第０番目から第３番目までの偶位相信号ＣＯＵＴＥ０〜ＣＯＵＴＥ３を入力する。また、マルチプレクサ２０６は、遅延制御回路１５０が出力する選択信号に基づいて、偶位相信号ＣＯＵＴＥ０〜ＣＯＵＴＥ３のうちのいずれか1つを選択し、選択した偶位相信号を出力する。マルチプレクサ２０８は、１段目のマルチプレクサ２０６等により選択された偶位相信号が入力され、入力された偶位相信号からいずれか１つを選択する。マルチプレクサ２０８は、選択した偶位相信号を遅延クロック信号Ｅ０として微調整遅延部１２０に出力する。
【００２８】
図４は、本実施形態における遅延素子１１２の構成例を示す回路図である。同図に示す構成例では、ＣＭＯＳゲート回路にインバータを用いて遅延素子１１２を構成している。遅延素子１１２は、入力信号ＣＤＬｊを入力とするインバータ２１１の後段に、２段で一組のインバータ対（２１２と２１３、２１４と２１５、・・・、２２４と２２５）が７対直列に接続され、最後尾にインバータ２２６が接続されている。インバータ２２６は出力端子に接続され、出力信号ＣＤＬｊ＋１を出力する。
【００２９】
インバータ２１１の後段には、スリーステートインバータ（クロックドインバータ）３１１が接続されている。また、遅延段を構成するインバータ対の偶数番目の対（２１４と２１５、２１８と２１９、２２２と２２３）の後段には、スリーステートインバータ３１３、３１５、３１７が接続されている。スリーステートインバータ３１１、３１３、３１５、３１７の出力は、出力バッファ２２７に接続されている。出力バッファ２２７は出力が奇数位相出力端子ＣＯＵＴＯｊ（タップ）に接続されている。
遅延段を構成するインバータ対の奇数番目の対（２１２と２１３、２１６と２１７、２２０と２２１、２２４と２２５）の後段には、スリーステートインバータ３１２、３１４、３１６、３１８が接続されている。スリーステートインバータ３１２、３１４、３１６、３１８の出力は、出力バッファ２２８に接続されている。出力バッファ２２８は出力が偶数位相出力端子ＣＯＵＴＥｊ（タップ）に接続されている。
【００３０】
上記の構成により、遅延素子１１２は、遅延制御回路１５０から入力される選択信号に応じて、入力信号ＣＤＬｊを遅延させた信号であってインバータ２段分の遅延差を有する信号を奇数位相出力端子ＣＯＵＴＯｊと偶数位相出力端子ＣＯＵＴＥｊとに出力する。
【００３１】
図５は、本実施形態における第１微調整遅延回路１２１の構成例を示す回路図である。この第１微調整遅延回路１２１は、粗調整遅延部１１０が出力するインバータの偶数段相当の遅延を有する２つの遅延クロック信号Ｏ０、Ｅ０の遅延差を調整して、インバータ１段分の遅延差を有する遅延クロック信号ＰＨＥＯ、ＰＨＭを生成する回路である。
【００３２】
図５に示す第１微調整遅延回路１２１において、インバータ４００は、遅延クロック信号Ｅ０が入力され、入力された遅延クロック信号Ｅ０を論理反転する。インバータ４００は、直列に接続されたインバータ４０１、４０２、４０３からなる３段インバータを有する遅延部４３０に論理反転した遅延クロック信号Ｅ０を出力する。また、インバータ４００は、直列に接続されたインバータ４１１、クロックドインバータ４１２、及びインバータ４１３からなる４段相当インバータを有する遅延部４３１に論理反転した遅延クロック信号Ｅ０を出力する。ここで、「４段相当インバータ」とは、インバータ４段分の遅延時間を有する３段構成のインバータである。
【００３３】
インバータ４２０は、遅延クロック信号Ｏ０が入力され、入力された遅延クロックＯ０を論理反転する。インバータ４２０は、直列に接続されたインバータ４２１、４２２、４２３からなる３段インバータを有する遅延部４３２に論理反転した遅延クロック信号Ｏ０を出力する。また、インバータ４２０は、直列に接続されたインバータ４１４、クロックドインバータ４１５、及びインバータ４１３からなる４段相当インバータを有する遅延部４３３に論理反転した遅延クロック信号Ｏ０を出力する。
【００３４】
クロックドインバータ４１２及び４１５は、制御信号ＳＥＬ４ＩＮＶＥに基づいて排他的に制御されており、いずれか一方の出力がインバータ４１３に入力される。インバータ４１３には、制御信号ＳＥＬ４ＩＮＶＥによって選択された信号であって遅延クロック信号Ｅ０、Ｏ０のうち位相が早い信号が入力される。インバータ４１３で論理反転された信号は、インバータ４１６及び４１７を介して、遅延クロック信号ＰＨＭとして第２微調整遅延回路１２５に出力される。
【００３５】
また、遅延クロック信号Ｅ０は、インバータ４００と、遅延部４３０とを経て、信号ＣＤＬＥとしてクロックドインバータ４０４に入力される。遅延クロック信号Ｏ０は、インバータ４２０と、遅延部４３２とを経て、信号ＣＤＬＯとしてクロックドインバータ４０６に入力される。
クロックドインバータ４０４及び４０６のコントロール端子には、遅延制御回路１５０が出力する制御信号ＳＥＬＲＥが入力される。インバータ４０５には、クロックドインバータ４０４及び４０６の出力信号のうち、制御信号ＳＥＬＲＥに基づいて選択された一方の信号が入力される。インバータ４０５は、入力された信号を論理反転し、論理反転した信号を遅延クロック信号ＰＨＥＯとして第２微調整遅延回路１２５に出力する。
【００３６】
なお、図５においては、３段構成のインバータ（例えば、インバータ４０１、４０２、４０３）と、４段相当の遅延を有する３段構成のインバータ（例えば、４１１、４１２、４１３）を用いる構成を示したが、これに限ることなく、２段構成のインバータと、３段相当の遅延を有する２段構成のインバータとを用いるようにしてもよい。また、４段構成のインバータと、５段相当の遅延を有する４段構成のインバータを用いるようにしてもよい。すなわち、ｎ（ｎ≧２）段構成のインバータと、（ｎ＋１）段相当の遅延を有するｎ段構成のインバータとを用いるようにしてもよい。また、インバータに替えて他のＣＭＯＳゲート回路を用いてもよく、例えば、ナンド（ＮＡＮＤ）ゲートを用いてもよい。
また、遅延部４３１及び遅延部４３３の遅延時間は、インバータ４１１〜４１５を構成するＰ型又はＮ型のＭＯＳトランジスタのゲート長、ゲート幅を調整することで、４段相当の遅延時間に調整することが可能である。
【００３７】
図６は、本実施形態における第１微調整遅延回路１２１の動作例を示す波形図である。同図において、横軸は時間を示し、縦軸は遅延クロック信号Ｅ０、Ｏ０と、信号ＣＤＬＥ、ＣＤＬＭ、ＣＤＬＯと、遅延クロック信号ＰＨＥＯ、ＰＨＭとの電位を示している。また、同図に示されている波形は、シミュレーションにより得られた波形である。
同図に示すように、粗調整遅延部１１０から出力される遅延クロック信号Ｅ０、Ｏ０は、２段分の遅延差（２×ｔＤ、ｔＤは１段分の遅延）を有する信号である。この遅延クロック信号Ｅ０、Ｏ０が第１微調整遅延回路１２１に入力されると、第１微調整遅延回路１２１内において、信号ＣＤＬＥ、ＣＤＬＭ、ＣＤＬＯが生成される。更に、この信号ＣＤＬＥ、ＣＤＬＭ、ＣＤＬＯから、遅延クロック信号ＰＨＥＯ、ＰＨＭが生成される。遅延クロック信号ＰＨＥＯ、ＰＨＭは、同図に示すように、１段分の遅延差（ｔＤ）を有する信号である。
【００３８】
図７は、本実施形態における第２微調整遅延回路１２５の構成例を示す回路図である。同図に示すように、第２微調整遅延回路１２５は、インバータ５０１〜５０３と、第１の位相合成回路５１０と、第２の位相合成回路５２０と、出力クロック生成回路５３０とを有している。インバータ５０１には遅延クロック信号ＰＨＥＯが入力されている。インバータ５０２には遅延クロック信号ＰＨＭが入力されている。インバータ５０３には第１の位相合成回路５１０の出力信号が入力されている。
【００３９】
第１の位相合成回路５１０は、２つのエッジ補正回路５１１、５１２を有している。第１のエッジ補正回路であるエッジ補正回路５１１は、Ｐ型トランジスタＭＰ１１と、Ｐ型トランジスタＭＰ１２と、Ｎ型トランジスタＭＮ１２と、Ｎ型トランジスタＭＮ１１とが直列に接続されて構成されている。エッジ補正回路５１１において、Ｐ型トランジスタＭＰ１１は、ソースが電源ＶＰＥＲＤに接続され、ドレインがＰ型トランジスタＭＰ１２のソースに接続されている。Ｐ型トランジスタＭＰ１２は、ドレインがノードＭＩＸ０に接続されている。Ｎ型トランジスタＭＮ１２は、ドレインがノードＭＩＸ０に接続され、ソースがＮ型トランジスタＭＮ１１のドレインに接続されている。Ｎ型トランジスタＭＮ１１は、ソースが接地されている。
Ｐ型トランジスタＭＰ１１のゲートと、Ｎ型トランジスタＭＮ１１のゲートとには、遅延クロック信号ＰＨＥＯが入力されている。Ｐ型トランジスタＭＰ１２のゲートには、ゲートに制御電圧信号ＶＰＥＯが入力されている。Ｎ型トランジスタＭＮ１２のゲートには、制御電圧信号ＶＮＥＯが入力されている。
【００４０】
第２のエッジ補正回路であるエッジ補正回路５１２は、エッジ補正回路５１１と同様に、直列に接続された４つのトランジスタＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２により構成されている。エッジ補正回路５１２において、Ｐ型トランジスタＭＰ２１は、ソースが電源ＶＰＥＲＤに接続され、ドレインがＰ型トランジスタＭＰ２２のソースに接続されている。Ｐ型トランジスタＭＰ２２は、ドレインがノードＭＩＸ０に接続されている。Ｎ型トランジスタＭＮ２２は、ドレインがノードＭＩＸ０に接続され、ソースがＮ型トランジスタＭＮ２１のドレインに接続されている。Ｎ型トランジスタＭＮ２１は、ソースが接地されている。
Ｐ型トランジスタＭＰ２１のゲートと、Ｎ型トランジスタＭＮ２１のゲートとには、遅延クロック信号ＰＨＭが入力されている。Ｐ型トランジスタＭＰ２２のゲートには、ゲートに制御電圧信号ＶＰＭが入力されている。Ｎ型トランジスタＭＮ２２のゲートには、制御電圧信号ＶＮＭが入力されている。
【００４１】
エッジ補正回路５１１の出力端（Ｐ型トランジスタＭＰ１２のドレインとＮ型トランジスタＭＮ１２のドレインとの接続点）と、エッジ補正回路５１２の出力端（Ｐ型トランジスタＭＰ２２のドレインとＮ型トランジスタＭＮ２２のドレインとの接続点）とは、ノードＭＩＸ０において共通接続されている。すなわち、ノードＭＩＸ０において、第１のエッジ補正回路５１１の出力と第２のエッジ補正回路５１２の出力とがショートしている。ノードＭＩＸ０において、第３のクロック信号として合成された出力信号は、インバータ５０３に出力される。
【００４２】
第２の位相合成回路５２０は、Ｐ型トランジスタＭＰ１１、ＭＰ２１と、Ｎ型トランジスタＭＮ１１、ＭＮ２１とそれぞれのゲートに入力される信号が異なる点以外、第１の位相合成回路５１０と同じ構成を有している。第２の位相合成回路５２０において、第３のエッジ補正回路であるエッジ補正回路５２１を構成する、Ｐ型トランジスタＭＰ１１のゲートと、Ｎ型トランジスタＭＮ１１のゲートとには、インバータ５０１の出力が入力されている。また、第４のエッジ補正回路であるエッジ補正回路５２２を構成する、Ｐ型トランジスタＭＰ２１のゲートと、Ｎ型トランジスタＭＮ２１のゲートとには、インバータ５０２の出力が入力されている。
【００４３】
また、エッジ補正回路５２１の出力端（Ｐ型トランジスタＭＰ１２のドレインとＮ型トランジスタＭＮ１２のドレインとの接続点）と、エッジ補正回路５２２の出力端（Ｐ型トランジスタＭＰ２２のドレインとＮ型トランジスタＭＮ２２のドレインとの接続点）とは、ノードＭＩＸ１において共通接続されている。すなわち、ノードＭＩＸ１において、エッジ補正回路５２１の出力とエッジ補正回路５２２の出力とがショートしている。ノードＭＩＸ１において第４のクロック信号として合成された信号は、第３の位相合成回路としての出力クロック生成回路５３０に出力される。
【００４４】
出力クロック生成回路５３０は、Ｐ型トランジスタＭＰ３１と、Ｎ型トランジスタＭＮ３１とを有している。Ｐ型トランジスタＭＰ３１は、ソースが電源ＶＰＥＲＤに接続され、ドレインがＮ型トランジスタＭＮ３１のドレインに接続されている。Ｎ型トランジスタＭＮ３１のソースは接地されている。Ｐ型トランジスタＭＰ３１のゲートには、第２の位相合成回路５２０が出力する信号が入力されている。Ｎ型トランジスタＭＮ３１のゲートには、インバータ５０３が出力する信号が入力されている。Ｐ型トランジスタＭＰ３１のドレインと、Ｎ型トランジスタＭＮ３１のドレインとの接続点における電位が出力クロック信号（ＭＩＸＯＵＴ）として出力される。
【００４５】
第１の位相合成回路５１０において、遅延クロック信号ＰＨＥＯと遅延クロック信号ＰＨＭとを合成して得られる出力信号に対する、遅延クロック信号ＰＨＥＯと遅延クロック信号ＰＨＭとそれぞれの補間比率は、制御電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、及びＶＮＭにより制御することができる。ここで、補間比率とは、ノードＭＩＸ０の電位変化に対する、遅延クロック信号ＰＨＥＯと遅延クロック信号ＰＨＭとの寄与の割合である。
【００４６】
例えば、遅延クロック信号ＰＨＥＯの補間比率を、遅延クロック信号ＰＨＭの補間比率より低くしたい場合、制御電圧信号ＶＮ２、ＶＮ１の電位を上げ、制御電圧信号ＶＰ２、ＶＮ１の電位を下げる。これにより、第２のエッジ補正回路５１２の電流供給能力を第１のエッジ補正回路５１１の電流供給能力より高くして、遅延クロック信号ＰＨＥＯの補間比率を下げることができる。換言すると、遅延クロック信号ＰＨＭの補間比率を高くすることができる。
【００４７】
図８は、本実施形態の第１の位相合成回路５１０におけるノードＭＩＸ０の電位と、出力クロック信号との一例を示す波形図である。同図において、縦軸は各信号の電位を示し、横軸は時間を示している。同図に示すように、制御電圧信号によって、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率を変えることにより、ノードＭＩＸ０における電位の立ち下がり波形と、立ち上がり波形とを変化させることができる。
【００４８】
例えば、遅延クロック信号ＰＨＥＯの補間比率を１００％と制御した場合、実線で示されているように、遅延クロック信号ＰＨＥＯの立ち上がりに応じてノードＭＩＸ０の電位を下げ、遅延クロックＰＨＥＯの立ち下がりに応じてノードＭＩＸ０の電位を上げることができる。また、遅延クロック信号ＰＨＭの補間比率を１００％と制御した場合、破線で示されているように、遅延クロック信号ＰＨＭの立ち上がりに応じてノードＭＩＸ０の電位を下げ、遅延クロック信号ＰＨＭの立ち下がりに応じてノードＭＩＸ０の電位を上げることができる。
【００４９】
また、同図に示すように、ノードＭＩＸ０の電位、すなわち第１の位相合成回路５１０の出力信号の電位に応じて、出力クロック信号の立ち上がりタイミングが変化する。したがって、第１の位相合成回路５１０における遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率を変化させることで、出力クロック信号の立ち上がりタイミングを制御することができる。
同様に、第２の位相合成回路５２０において、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率を変化させることで、出力クロック信号の立ち下がりタイミングを制御することができる。
【００５０】
ところで、第１の位相合成回路５１０及び第２の位相合成回路５２０において、補間比率の制御性を向上させるために、制御電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、及びＶＮＭの変化に対する補間比率の変化を線形にすることが望ましい。この場合、制御電圧信号ＶＰＥＯ、ＶＮＥＯ、ＶＰＭ、及びＶＮＭが入力されるＰ型トランジスタＭＰ１２、ＭＰ２２と、Ｎ型トランジスタＭＮ１２、ＭＮ２２とを飽和領域で動作させる必要がある。
【００５１】
図９は、Ｎ型ＭＯＳトランジスタのＶＤＳ−ＩＤＳ特性を示すグラフである。同図において、横軸はドレイン−ソース電圧ＶＤＳを示し、縦軸はドレイン−ソース電流ＩＤＳを示している。また、ＶＴＮは閾値電圧であり、ＶＧＳ１、ＶＧＳ２、ＶＧＳ３はゲート−ソース電圧である。また、同図において、ＶＧＳ３＞ＶＧＳ２＞ＶＧＳ１である。
同図に示すように、Ｎ型トランジスタを飽和領域で動作させる条件は、ＶＧＳ−ＶＤＳ＜ＶＴＮとなる。また、Ｐ型トランジスタの閾値電圧をＶＴＰとした場合、Ｐ型トランジスタを飽和領域で動作させる条件は、ＶＧＳ−ＶＤＳ＞ＶＴＰとなる。
【００５２】
Ｐ型トランジスタＭＰ１２、ＭＰ２２及びＮ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させるためには、ゲート電圧ＶＧを浅くする必要がある。また、エッジ補正回路５１１、５２１と、エッジ補正回路５１２、５２２との遅延時間を短くし、高速に動作させるには、各エッジ補正回路５１１〜５２２の電流供給能力を高くする必要がある。そのために、Ｐ型トランジスタＭＰ１２、ＭＰ２２及びＮ型トランジスタＭＮ１２、ＭＮ２２のチャネル幅Ｗを大きくする必要がある。ここで、ゲート電圧ＶＧを浅くするとは、ゲート電圧ＶＧに印加する電圧の絶対値を小さくすることである。また、ゲート電圧ＶＧを深くするとは、ゲート電圧ＶＧに印加する電圧の絶対値を大きくすることである。
【００５３】
しかし、４つのトランジスタ（Ｐ型トランジスタＭＰ１２、ＭＰ２２及びＮ型トランジスタＭＮ１２、ＭＮ２２）すべてのチャネル幅Ｗを大きくすると、各トランジスタのドレイン容量が増加してしまう。各トランジスタのドレイン容量の増加は、ノードＭＩＸ０、ノードＭＩＸ１における寄生容量の増加につながり、第１のエッジ補正回路５１１、５２１と、第２のエッジ補正回路５１２、５２２との動作速度の低下につながり、第２微調整遅延回路１２５、ＤＬＬ回路１００の高速化の障害になる可能性がある。
【００５４】
これに対して、本実施形態の第２微調整遅延回路１２５は、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち上がりエッジ（ライズエッジ）に応じて出力クロック信号の立ち下がりエッジ（フォールエッジ）を制御する第１の位相合成回路５１０と、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち下がりエッジに応じて出力クロック信号の立ち上がりエッジを制御する第２の位相合成回路５２０とを備えている。
【００５５】
第１の位相合成回路５１０は、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち上がりエッジに対して短い遅延時間で応答し、かつ遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率と、制御電圧信号ＶＮＥＯ、ＶＮＭとの線形性を保つ必要がある。しかし、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち下がりエッジに対応する制御は第２の位相合成回路５２０が行うようにしているので、立ち下がりエッジにおいて、制御電圧信号ＶＰＥＯ、ＶＰＭに対する補間比率の線形性を必要としない。すなわち、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させる必要がないので、ＶＧＳ−ＶＤＳ≦ＶＴＰが成立する領域である３極管領域（非飽和領域ともいう）において動作させている。このとき、ゲート電圧ＶＰＥＯ、ＶＰＭを深く（低く）しているので、チャネル幅Ｗを広くせずとも、十分な電流供給能力を得ることができる。
【００５６】
ところで、第１の位相合成回路５１０におけるノードＭＩＸ０の充電時間は、制御電圧信号ＶＰＥＯ、ＶＰＭの電圧に対して線形にならない。しかし、第１の位相合成回路５１０は、ノードＭＩＸ０における放電時間のタイミングを補間すればよいので不都合はない。遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち上がりエッジは、第１の位相合成回路５１０におけるノードＭＩＸ０の放電となって、出力クロック生成回路５３０から出力される出力クロック信号の立ち下がりを制御している。
このように、第１の位相合成回路５１０において、Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させる。Ｐ型トランジスタＭＰ１２、ＭＰ２２のゲート電圧を深くしているので十分な電流供給能力を得ることができ、チャネル幅Ｗを広げる必要がない。これにより、Ｐ型トランジスタＭＰ１２、ＭＰ２２のドレイン容量を増加させることなく、遅延時間を短くすることができる。
【００５７】
一方、第２の位相合成回路５２０は、遅延クロック信号ＰＨＥＯ、ＰＨＭの逆相の信号が入力されているので、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち下がりエッジに対して短い遅延時間で応答し、かつ遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率と、制御電圧信号ＶＮＥＯ、ＶＮＭとの線形性を保つ必要がある。これに対して、第２の位相合成回路５２０は、第１の位相合成回路５１０と同様に、Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させる。
第２の位相合成回路５２０において、Ｐ型トランジスタＭＰ１２、ＭＰ２２のゲート電圧を深くしているので十分な電流供給能力を得ることができるので、チャネル幅Ｗを広げる必要がない。これにより、Ｐ型トランジスタＭＰ１２、ＭＰ２２のドレイン容量を増加させることなく、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち下がりエッジに対する遅延時間を短くすることができる。
【００５８】
第２微調整遅延回路１２５は、上記のように構成された第１の位相合成回路５１０、及び第２の位相合成回路５２０を有しているので、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率と、制御電圧信号ＶＮＥＯ、ＶＮＭとの線形性を維持して、出力クロック信号における立ち上がりエッジ及び立ち下がりエッジのタイミングの制御を容易にすることができる。
また、第１の位相合成回路５１０において、第１のエッジ補正回路５１１と第２のエッジ補正回路５１２との出力を接続しているノードＭＩＸ０における寄生容量を削減し、遅延時間を短縮している。同様に、第２の位相合成回路５２０において、第１のエッジ補正回路５２１と第２のエッジ補正回路５２２との出力を接続しているノードＭＩＸ１における寄生容量を削減し、遅延時間を短縮している。これにより、第２微調整遅延回路１２５における遅延時間を短くすることができ、ＤＬＬ回路１００及び半導体装置１０におけるクロック信号を高速化（高周波数化）を図ることができる。その結果、半導体装置１０の動作速度を高速化することができる。
【００５９】
以下、ＤＬＬ回路１００の動作について説明する。
図１０は、本実施形態における第１微調整遅延回路１２１の動作を示す表である。ここでは、粗調整遅延部１１０において、最小の遅延時間を有する遅延クロック信号の組みが選択され、遅延クロック信号Ｅ０の位相が遅延クロック信号Ｏ０の位相に先行する場合について説明する。
【００６０】
図１０に示すように、遅延クロック信号Ｅ０の遅延段数を０段目とすると、遅延クロック信号Ｏ０の遅延段数は２段差の２段目となる（図１０の第１列目）。この場合、遅延制御回路１５０から出力される制御信号ＳＥＬＲＥは、「Ｈ（Ｈｉｇｈ）」レベルとなり、遅延部４３０から出力される信号ＣＤＬＥが、第１微調整遅延回路１２１から出力される遅延クロック信号ＰＨＥＯに選択される。このとき、信号ＣＤＬＥの遅延は、インバータ４００、４０１〜４０３を経由した４段分の遅延となる。また、遅延クロック信号ＰＨＥＯの遅延は、インバータ４００、４０１〜４０３、クロックドインバータ４０４、及びインバータ４０５を経由する６段分の遅延となる。
【００６１】
また、遅延制御回路１５０から出力される制御信号ＳＥＬ４ＩＮＶＥは「Ｈ」レベルとなるので、遅延部４３１から出力される信号ＣＤＬＭが、第１微調整遅延回路１２１から出力される遅延クロック信号ＰＨＭとなる。このとき、信号ＣＤＬＭの遅延は、インバータ４００と、４段相当インバータ（インバータ４１１、クロックドインバータ４１２、インバータ４１３）とを経由した５段分の遅延となる。また、遅延クロック信号ＰＨＭの遅延は、インバータ４００と、４段相当インバータ（インバータ４１１、クロックドインバータ４１２、インバータ４１３）と、インバータ４１６、４１７とを経由する７段分の遅延となる。
【００６２】
このように、第１微調整遅延回路１２１は、制御信号ＳＥＬＲＥ、ＳＥＬ４ＩＮＶＥに基づいて、２段分の遅延差を有する遅延クロック信号Ｏ０、Ｅ０から、１段分の遅延差を有する遅延クロック信号ＰＨＥＯ、ＰＨＭを生成して、第２微調整遅延回路１２５に出力する。第２微調整遅延回路１２５は、遅延クロック信号ＰＨＥＯ、ＰＨＭに基づいて、１段分の遅延差より小さい遅延を補間する。
ここで、第２微調整遅延回路１２５において、図８に示したように、遅延クロック信号ＰＨＥＯの補間比率を１００％とした場合、遅延クロックＰＨＥＯに対して１段分の遅延を補間した出力クロック信号が出力される。
【００６３】
また、遅延クロック信号ＰＨＭの補間比率を１００％としても更に遅延が必要な場合、遅延制御回路１５０が制御信号ＳＥＬＲＥを「Ｌ（Ｌｏｗ）」レベルに変化させる。これにより、第１微調整遅延回路１２１において、遅延クロック信号Ｏ０基づいた信号ＣＤＬＯが、遅延クロック信号ＰＨＥＯに選択される。このとき、遅延クロック信号ＰＨＥＯの遅延差は、遅延クロック信号Ｏ０が遅延クロック信号Ｅ０より２段分の遅延差を有しているので、８段分の遅延差となる。一方、遅延クロック信号ＰＨＭの遅延差は、７段分の遅延差のままであるので、遅延クロック信号ＰＨＭと遅延クロック信号ＰＨＥＯの遅延差は、１段分となる（図１０の第２列）。
【００６４】
また、遅延クロック信号ＰＨＥＯの補間比率を１００％としても更に遅延が必要な場合、遅延制御回路１５０が粗調整遅延部１１０において更に遅延を有するインバータ対の出力が選択され、遅延クロック信号Ｅ０の遅延が４段分となり、遅延クロック信号Ｏ０の遅延が２段分となり、遅延クロック信号ＰＨＥＯ、ＰＨＭの遅延がそれぞれ８段分、９段分となる（図１０の３列目）。同様にして、遅延制御回路１５０は、更に遅延が必要な場合、粗調整遅延部１１０、第１微調整遅延回路１２１、及び第２微調整遅延回路１２５を制御して、出力クロック信号の遅延を増加させる。
このように、第１微調整遅延回路１２１は、常に１段分の遅延差を有する遅延クロック信号ＰＨＥＯ、ＰＨＭを第２微調整遅延回路１２５に出力する。第２微調整遅延回路１２５は、１段分の遅延差より小さい遅延を補間する。
【００６５】
（第２実施形態）
図１１は、第２実施形態における第２微調整遅延回路１２５Ａの構成例を示す回路図である。第２微調整遅延回路１２５Ａは、第１実施形態における第２微調整遅延回路１２５の変形例である。
第２微調整遅延回路１２５Ａは、第１の位相合成回路５１０と、第２の位相合成回路５２０Ａと、出力クロック生成回路５５０とを有している。第２微調整遅延回路１２５Ａは、第１の位相合成回路５１０と第２の位相合成回路５２０Ａとに同相の遅延クロック信号ＰＨＥＯ、ＰＨＭを入力している点が、第１実施形態の第２微調整遅延回路１２５（図７）と異なる。以下、第２微調整遅延回路１２５Ａにおいて、第１実施形態の第２微調整遅延回路１２５と同じ部分には同じ符号を付して、その説明を省略する。
【００６６】
第２の位相合成回路５２０Ａは、トポロジ（回路構成）が第１実施形態の第２の位相合成回路５２０と同じであるが、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率を変化させるＰ型トランジスタＭＰ１２、ＭＰ２２、及びＮ型トランジスタＭＮ１２、ＭＮ２２の動作領域が異なる。第２の位相合成回路５２０Ａでは、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させ、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させる。
【００６７】
すなわち、Ｐ型トランジスタＭＰ１２、ＭＰ２２では、制御電圧信号ＶＰＥＯ´、ＶＰＭ´の電圧に対する、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率の線形性を維持し、エッジ補正回路５２１Ａ、５２２Ａを高速に動作させるために、ゲート電圧を浅くするとともに、チャネル幅Ｗを広くしている。なお、第２の位相合成回路５２０Ａでは、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち上がりにおける補間比率の線形性を維持する必要はないので、チャネル幅Ｗを広げずにゲート電圧を深くして電流供給能力を維持させている。
【００６８】
出力クロック生成回路５５０は、Ｎ型トランジスタＭＮ３１、ＭＮ３２を有している。Ｎ型トランジスタＭＮ３１は、ソースが接地され、ドレインがＮ型トランジスタＭＮ３２のソースに接続されている。Ｎ型トランジスタＭＮ３２は、ドレインが電源ＶＰＲＥＤに接続されている。また、Ｎ型トランジスタＭＮ３１のゲートには、第１の位相合成回路５１０が出力する信号が入力されている。Ｎ型トランジスタＭＮ３２のゲートには、第２の位相合成回路５２０Ａが出力する信号が入力されている。Ｎ型トランジスタＭＮ３１のドレインと、Ｎ型トランジスタＭＮ３２のソースとの接続点における電位が出力クロック信号（ＭＩＸＯＵＴ）として出力される。
【００６９】
第２微調整遅延回路１２５Ａでは、第２の位相合成回路５２０ＡにおけるＰ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させ、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させる。このとき、Ｎ型トランジスタＭＮ１２、ＭＮ２２のゲート電圧を深くしているので十分な電流供給能力を得ることができ、チャネル幅Ｗを広げる必要がない。これにより、Ｎ型トランジスタＭＮ１２、ＭＮ２２のドレイン容量を増加させることなく、遅延時間を短くすることができる。従って、ノードＭＩＸ１における寄生容量を増加させることがないので、遅延時間を短くすることができる。
このように、第２微調整遅延回路１２５Ａにおける遅延時間を短くすることができ、ＤＬＬ回路１００及び半導体装置１０におけるクロック信号を高速化（高周波数化）を図ることができる。その結果、半導体装置１０の動作速度を高速化することができる。
【００７０】
上述の第１実施形態では、第１の位相合成回路５１０及び第２の位相合成回路５２０において、Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させる構成を示した。しかし、これに限ることなく、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させるようにしてもよい。この場合、Ｎ型トランジスタＭＮ１２、ＭＮ２２のチャネル幅Ｗを広くせずに、Ｐ型トランジスタＭＰ１２、ＭＰ２２のチャネル幅Ｗを広くするようにしてもよい。
【００７１】
また、上述の第２実施形態では、第１の位相合成回路５１０においてＮ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させるとともに、第２の位相合成回路５２０において、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させる構成を示した。しかし、これに限ることなく、第１の位相合成回路５１０において、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させるとともに、第２の位相合成回路５２０において、Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させるようにしてもよい。この場合、３極管領域で動作させるトランジスタのチャネル幅Ｗを広くせずに、飽和領域で動作させるトランジスタのチャネル幅Ｗを広くするようにしてもよい。
【００７２】
以下、第１実施形態の第１の位相合成回路５１０及び第２の位相合成回路５２０におけるＮ型トランジスタＭＮ１２、ＭＮ２２、及びＰ型トランジスタＭＰ１２、ＭＰ２２におけるゲート電圧（制御電圧信号ＶＰＥＯ、ＶＰＭ、ＶＮＥＯ、及びＶＮＭ）と、チャネル幅Ｗの組合せ例を示す。ここでは、電源電圧ＶＰＥＲＤを１．０［Ｖ］とし、接地電圧ＶＳＳを０［Ｖ］としている。
Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させる場合、Ｎ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＴＮ、制御電圧信号ＶＮＥＯ、ＶＮＭを（Ｗ＝３０［μｍ］、｜ＶＴＮ｜＝０．２［Ｖ］、ＶＮＥＯ，ＶＮＭ＝０．２〜０．４５［Ｖ］）とし、Ｐ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＰＮ、制御電圧信号ＶＰＥＯ、ＶＰＭを（Ｗ＝３０［μｍ］、｜ＶＰＮ｜＝０．２［Ｖ］、ＶＰＥＯ，ＶＰＭ＝０．３〜０．８［Ｖ］）とする。
また、Ｎ型トランジスタＭＮ１２、ＭＮ２２を３極管領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させる場合、Ｎ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＴＮ、制御電圧信号ＶＮＥＯ、ＶＮＭを（Ｗ＝１５［μｍ］、｜ＶＴＮ｜＝０．２［Ｖ］、ＶＮＥＯ，ＶＮＭ＝０．２〜０．７［Ｖ］）とし、Ｐ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＰＮ、制御電圧信号ＶＰＥＯ、ＶＰＭを（Ｗ＝６０［μｍ］、｜ＶＰＮ｜＝０．２［Ｖ］、ＶＰＥＯ，ＶＰＭ＝０．５５〜０．８［Ｖ］）とする。
【００７３】
ここで、比較例として、第１の位相合成回路５１０において、遅延クロック信号ＰＨＥＯ、ＰＨＭの立ち上がり及び立ち下がりに対して高速に応答させるために、Ｎ型トランジスタＭＮ１２、ＭＮ２２、及びＰ型トランジスタＭＰ１２、ＭＰ２２を飽和領域で動作させる場合の、Ｎ型トランジスタＭＮ１２、ＭＮ２２、及びＰ型トランジスタＭＰ１２、ＭＰ２２におけるゲート電圧（制御電圧信号ＶＰＥＯ、ＶＰＭ、ＶＮＥＯ、及びＶＮＭ）と、チャネル幅Ｗの組合せ例を示す。この場合、Ｎ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＴＮ、制御電圧信号ＶＮＥＯ、ＶＮＭを（Ｗ＝３０［μｍ］、｜ＶＴＮ｜＝０．２［Ｖ］、ＶＮＥＯ，ＶＮＭ＝０．２〜０．４５［Ｖ］）とし、Ｐ型トランジスタのチャネル幅Ｗ、閾値電圧ＶＰＮ、制御電圧信号ＶＰＥＯ、ＶＰＭを（Ｗ＝６０［μｍ］、｜ＶＰＮ｜＝０．２［Ｖ］、ＶＰＥＯ，ＶＰＭ＝０．５５〜０．８［Ｖ］）とする。
【００７４】
上記の組合せ例において、Ｎ型トランジスタＭＮ１２、ＭＮ２２、及びＰ型トランジスタＭＰ１２、ＭＰ２２の構成を比較すると、Ｎ型トランジスタＭＮ１２、ＭＮ２２を飽和領域で動作させ、Ｐ型トランジスタＭＰ１２、ＭＰ２２を３極管領域で動作させる場合が、拡散層容量（寄生容量）の点で有利であることがわかる。
【００７５】
また、試行シミュレーションでは、本発明を適用したＤＬＬ回路を半導体記憶装置に適用することにより、データ転送速度を２．５２［Ｇｂｐｓ］から２．８９［Ｇｂｐｓ］に約１５％向上させることができることが確認されている。このとき、制御電圧信号ＶＰＥＯ、ＶＰＭ、ＶＮＥＯ、及びＶＮＭに対する、遅延クロック信号ＰＨＥＯ、ＰＨＭの補間比率の線形性が劣化していないことも確認されている。
【００７６】
なお、本発明に記載の本発明に記載の第１及び第２のクロック信号は、遅延クロック信号ＰＨＥＯ、ＰＨＭに対応する。本発明に記載の第１のノードは、ノードＭＩＸ０に対応する。本発明に記載の第２のノードは、ノードＭＩＸ１に対応する。
本発明に記載の第１及び第３のＮ型トランジスタは、第１の位相合成回路５１０が有するＮ型トランジスタＭＮ１１、ＭＮ２１に対応する。本発明に記載の第２及び第４のＮ型トランジスタは、第１の位相合成回路５１０が有するＮ型トランジスタＭＮ１２、ＭＮ２２に対応する。本発明に記載の第５及び第７のＮ型トランジスタは、第２の位相合成回路５２０が有するＮ型トランジスタＭＮ１１、ＭＮ２１に対応する。本発明に記載の第６及び第８のＮ型トランジスタは、第２の位相合成回路５２０が有するＮ型トランジスタＭＮ１２、ＭＮ２２に対応する。
本発明に記載の第１及び第３のＰ型トランジスタは、第１の位相合成回路５１０が有するＰ型トランジスタＭＰ１１、ＭＰ２１に対応する。本発明に記載の第２及び第４のＰ型トランジスタは、第１の位相合成回路５１０が有するＰ型トランジスタＭＰ１２、ＭＰ２２に対応する。本発明に記載の第５及び第７のＰ型トランジスタは、第２の位相合成回路５２０が有するＰ型トランジスタＭＰ１１、ＭＰ２１に対応する。本発明に記載の第６及び第８のＰ型トランジスタは、第２の位相合成回路５２０が有するＰ型トランジスタＭＰ１２、ＭＰ２２に対応する。
【符号の説明】
【００７７】
１０…半導体装置
１００…ＤＬＬ回路
１１０…粗調整遅延部
１２０…微調整遅延部
１２１…第１微調整遅延回路
１２５，１２５Ａ…第２微調整遅延回路
５０１、５０２、５０３…インバータ
５１０…第１の位相合成回路
５１１，５１２，５２１，５２２，５２１Ａ，５２２Ａ…エッジ補正回路
５２０，５２０Ａ…第２の位相合成回路
５３０，５５０…出力クロック生成回路
ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ３１…Ｐ型トランジスタ
ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２，ＭＮ３１，ＭＮ３２…Ｎ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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