(57)【要約】【課題】デジタル信号の出力に起因するキックバック雑音の不定期な発生による、別回路のＡ／Ｄ変換処理への悪影響を回避し、アナログ信号・デジタル信号兼用の入出力端子を実現する。【解決手段】デジタル信号の出力において、デジタル信号出力ポートの状態遷移を監視する回路を設ける。該回路がデジタル信号の出力においてデジタル信号出力ポートの状態遷移を検出した時、別回路で処理していたＡ／Ｄ変換を中止し、再度該Ａ／Ｄ変換を最初からやり直すようにＡ／Ｄ変換器に命令する。該回路が全てのＡ／Ｄ変換処理の完了までデジタル信号出力ポートの監視を続けることにより、別回路で行われるデジタル信号の出力に依存せず、キックバック雑音の影響を受けないＡ／Ｄ変換が可能となる。この効果により、アナログ信号・デジタル信号兼用の入出力端子を実現可能となる。【選択図】図２
2013042351.tif 000002
【特許請求の範囲】
【請求項１】
信号の入出力に用いる複数の外部端子と、
夫々、前記複数の外部端子と接続され、複数の入出力信号を信号処理する複数の信号処理回路を有する複数の信号入出力部と、
前記複数の信号入出力部に接続され、前記複数の信号入出力部を駆動する電圧を供給する電源回路と、
接続先からの信号を検出する検出回路とを具備し、
前記複数の信号入出力部の中の一つは、アナログ信号に対してＡ／Ｄ変換処理を行うＡ／Ｄ変換器を有するアナログ信号入出力部である、第一アナログ信号入出力部であり、
前記検出回路は、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を接続先から検出し、前記判断基準信号を基に雑音が発生したと判断した時に、前記第一アナログ信号入出力部が行う前記Ａ／Ｄ変換処理の中止を命令し、更に中止した前記Ａ／Ｄ変換処理を最初からやり直す命令をする、
Ａ／Ｄ変換器内蔵半導体集積回路。
【請求項２】
請求項１に記載のＡ／Ｄ変換器内蔵半導体集積回路において、
前記複数の外部端子の一つである第一外部端子は、
前記第一外部端子と接続された前記第一アナログ信号入出力部と、
前記第一外部端子と接続され、前記複数の信号入出力部の中の一つであり、デジタル信号を入出力するための回路を有するデジタル信号入出力部である、第一デジタル信号入出力部とに接続され、
前記第一外部端子に接続された前記複数の入出力部の中から任意に接続先を選択することが可能であり、
前記第一外部端子以外の前記複数の外部端子は、
夫々、前記第一アナログ信号入出力部及び前記第一デジタル信号入出力部以外の前記複数の信号入出力部と接続される、
Ａ／Ｄ変換器内蔵半導体集積回路。
【請求項３】
請求項２に記載のＡ／Ｄ変換器内蔵半導体集積回路において、
前記検出回路は、前記アナログ信号入出力部及び前記デジタル信号入出力部に接続され、前記デジタル信号入出力部の出力ポートの論理レベルの変化を監視し、前記論理レベルの変化を検出したときに、前記アナログ信号入出力部に前記Ａ／Ｄ変換処理の中止を命令し、中止した前記Ａ／Ｄ変換処理を最初からやり直す命令をする、
Ａ／Ｄ変換器内蔵半導体集積回路。
【請求項４】
複数の外部端子の一つと接続されており、入力されたアナログ信号に対してＡ／Ｄ変換処理を行うＡ／Ｄ変換器を有するアナログ信号入出力部にて、Ａ／Ｄ変換処理を行うステップと、
前記アナログ信号入出力部とは別の外部端子と接続されており、デジタル信号を入出力するための回路を有するデジタル信号入出力部にて、デジタル信号の入出力を行うステップと、
接続先の信号を検出する検出回路が、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を検出するステップと、
前記検出回路が、前記判断基準信号を基に雑音が発生したと判断した時に、前記Ａ／Ｄ変換処理の中止を命令するステップと、
前記検出回路が、中止した前記Ａ／Ｄ変換処理を最初からやり直す命令をするステップとを具備する、
Ａ／Ｄ変換器内蔵半導体集積回路のＡ／Ｄ変換方法。
【請求項５】
請求項４に記載のＡ／Ｄ変換器内蔵半導体集積回路のＡ／Ｄ変換方法において、
前記判断基準信号は、
前記デジタル信号入出力部の出力ポートの論理レベルであり、
前記検出回路が、前記判断基準信号を基に雑音が発生したと判断した時に、前記Ａ／Ｄ変換処理の中止を命令するステップは、
前記検出回路が、前記出力ポートの論理レベルの変化を検出した時に雑音が発生したものと判断し、前記Ａ／Ｄ変換処理の中止を命令する、
Ａ／Ｄ変換器内蔵半導体集積回路のＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器を内蔵する、Ａ／Ｄ変換器内蔵半導体集積回路及びそのＡ／Ｄ変換方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、センサなどからの外部情報によるアナログ信号入力の数に応じて、複数の信号処理装置が必要となる。つまり、半導体集積回路が取り扱う外部情報が増加すれば、その外部情報を処理するための増幅器やＡ／Ｄ変換器、Ｄ／Ａ変換器等の装置の数も増加する。また、取り扱うアナログ信号入力が増加すれば、信号を入出力するための外部端子の数も同様に増加する。
【０００３】
近年、半導体集積回路の高集積化並びに多機能をワンチップ化する必要性に伴い、このような半導体集積回路において、論理回路等から構成されるデジタル回路部と上述のＡ／Ｄ変換器等から構成されるアナログ回路部を混載することが通常となっている。このような半導体集積回路において、デジタル回路部からデジタル信号を入出力する必要がある場合、当然ながらデジタル信号を入出力するための外部端子を設ける必要がある。
【０００４】
このようにアナログ信号とデジタル信号双方の外部入出力端子を必要とする半導体集積回路を設計するとき、マイコン等に実装する際の製造コストを考えれば、第一にアナログ回路部とデジタル回路部で共通の電源を使用することが望ましい。第二にアナログ信号の入出力端子とデジタル信号の入出力端子を、切替え式等にすることにより一つの端子にて共用し、外部端子を減らすことが望ましい。一方で、アナログ回路部とデジタル回路部がお互い動作しているときに、一方の回路部の信号処理装置がもう一方の回路部の動作に影響を与えないように配慮して設計することが望まれる。
【０００５】
しかし雑音の影響を考えれば、通常デジタル回路部は、デジタル信号の出力のときデジタル信号出力ポートの論理レベルが切り替わる際に発生する、スイッチング雑音に代表される高周波雑音を伴うことが多い。この高周波雑音は、複数の回路部で共用されている電源回路に伝わり、電源回路からの供給電圧を変動させる。この供給電圧の変動が、アナログ回路部、特にＡ／Ｄ変換器のＡ／Ｄ変換の精度に重大な影響を与える。これは、Ａ／Ｄ変換は入力電圧を基準値として利用するため、供給電圧が変動すると基準値となる電圧が変動してしまうためである。
【０００６】
更に、半導体集積回路が上述のように複数の回路部を有し、これら複数の回路部が共通の電源回路から電源の供給を受ける場合、ある回路部に起因する上述の高周波雑音による供給電圧の変動が、該回路部とは異なる入出力端子を持つ別の回路部の入力信号の処理に影響を与える。つまり、入出力端子を複数持つ半導体集積回路において、ある入出力端子を持つデジタル回路部の動作が、電源回路を介して別の入出力端子を持つアナログ回路部の正確なＡ／Ｄ変換を妨げる要因となる。本明細書では、デジタル信号の出力に伴う上述の高周波雑音をキックバック雑音と呼ぶ。
【０００７】
一般にデジタル回路部には、デジタル信号の出力のためにデジタル信号用バッファが用いられる。上記のキックバック雑音は、このデジタル信号のデジタル信号出力ポートに状態遷移が起きた時に、デジタル信号用バッファの動作に起因して発生することが知られている。ここで、デジタル信号のデジタル信号出力ポートの状態遷移とは、例えばデジタル信号出力ポートの論理レベルがＨｉｇｈからＬｏｗへ、若しくはＨｉｇｈ−ｚからＨｉｇｈへ、等と切り替わることを指す。キックバック雑音は、上述の通り別の外部端子と接続されているアナログ回路部に、共通の電源回路を通じて影響を与える。よって、デジタル信号のデジタル信号出力ポートに状態遷移が生じた時に、デジタル信号用バッファとは別の外部端子に接続されているアナログ回路部がＡ／Ｄ変換の動作を行っていた場合、キックバック雑音を原因とした誤変換が引き起こされる恐れがある。この問題点を解決しない限り、電源回路を複数の回路部で共有する半導体集積回路において、アナログ信号とデジタル信号で兼用する外部端子を複数構成することができない。その結果として、半導体装置自体の外部端子数を増加させる要因となっている。
【０００８】
上記の様なデジタル信号用バッファに起因する高周波雑音の問題に対処するための発明としては、特開２００７−１９４８７７号公報に、Ａ／Ｄ変換回路と、上記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うデジタル処理回路と、上記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子とを有する半導体装置であって、上記検査用出力端子からの変換結果の出力が、後に変換結果が出力される他の変換動作タイミングと異なるタイミングで、かつ、変換動作の周期よりも長い周期のタイミングで行われることを特徴とする半導体装置が開示されている。
【０００９】
該発明では、デジタル信号を出力するタイミングが一定周期毎になるように設定されており、その出力のタイミングでＡ／Ｄ変換がなされた信号は出力しないことで、デジタル信号の出力による雑音の影響を受けたＡ／Ｄ変換の出力を除外している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１９４８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来技術では、デジタル信号のデジタル信号出力ポートに状態遷移がある一定周期で発生する場合には、その状態遷移によるキックバック雑音のＡ／Ｄ変換に対する影響を除外できる。しかし、このキックバック雑音が電源回路等を通じて別の回路に不定期に発生する場合、該雑音のＡ／Ｄ変換器への影響を完全に回避することが出来ない。その結果、Ａ／Ｄ変換器にキックバック雑音による誤変換を生じさせ、Ａ／Ｄ変換の精度を低下させる可能性がある。本発明の主題は、不定期に発生するキックバック雑音が発生するようなときでも、Ａ／Ｄ変換の精度を低下させない半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明に係るＡ／Ｄ変換器内蔵半導体集積回路（１、２）は、複数の外部端子（１１、２１）と、複数の信号入出力部（１８、１９、２８、２９）と、電源回路（５０）と、検出回路（８０、９０）とを具備する。複数の外部端子（１１、２１）は、信号の入出力のために用いられる。夫々、複数の信号入出力部（１８、１９、２８、２９）は、複数の外部端子（１１、２１）と接続され、複数の入出力信号を信号処理する複数の信号処理回路（１３―１７、２３−２７）を有する。電源回路（５０）は、複数の信号入出力部（１８、１９、２８、２９）と接続され、複数の信号入出力部（１８、１９、２８、２９）を駆動する電圧を供給する。検出回路（８０、９０）は、接続先（１９、２９、５０）からの信号を検出する。複数の信号入出力部（１８、１９、２８、２９）の中の一つは、入力されたアナログ信号をＡ／Ｄ変換処理するＡ／Ｄ変換器（１４、２４）を有する第一アナログ信号入出力部（１８、２８）である。検出回路（８０、９０）は、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を接続先（１９、２９、５０）から検出し、判断基準信号を基に雑音が発生したと判断した時に、第一アナログ信号入出力部（１８、２８）が行うＡ／Ｄ変換処理を中止するように命令し、更に中止されたＡ／Ｄ変換処理を最初からやり直すように命令する。
【００１４】
また、本発明に係るＡ／Ｄ変換器内蔵半導体集積回路（１、２）において、複数の外部端子（１１、２１）の一つである第一外部端子（１１）は、第一外部端子（１１）と接続された第一アナログ信号入出力部（１８）と、同じく第一外部端子（１１）と接続され、複数の入出力部（１８、１９、２８、２９）の中の一つであり、デジタル信号を入出力するための回路（１５、１６、２５，２６）を有するデジタル信号入出力部（１８、２８）である第一デジタル信号入出力部（１９）とに接続され、第一外部端子（１１）に接続された複数の信号入出力部（１８、１９、２８、２９）の中から任意に接続先を選択することが可能であり、第一外部端子（１１）以外の複数の外部端子（２１）は、夫々、第一アナログ信号入出力部（１８）及び第一デジタル信号入出力部（１９）以外の複数の信号入出力部（２８、２９）と接続される。
【００１５】
また、本発明に係るＡ／Ｄ変換器内蔵半導体集積回路（１、２）は、複数の外部端子（１１、２１）の一つ（２１）と接続され、入力されたアナログ信号に対してＡ／Ｄ変換処理を行うＡ／Ｄ変換器（１４、２４）を有するアナログ信号入出力部（１８、２８）にて、Ａ／Ｄ変換処理を行うステップと、アナログ信号入出力部（１８、２８）とは別の外部端子（１１）と接続され、デジタル信号を入出力するための回路（１５，１６）を有するデジタル信号入出力部（１９、２９）にて、デジタル信号の入出力を行うステップと、接続先の信号を検出する検出回路（８０、９０）が、雑音の発生の有無を判断するときにその判断の基準となる判断基準信号を検出するステップと、検出回路（８０、９０）が、判断基準信号を基に雑音が発生したと判断した時に、Ａ／Ｄ変換処理の中止を命令するステップと、Ａ／Ｄ変換処理の中止を命令した後に、中止したＡ／Ｄ変換処理を最初からやり直す命令をするステップとを具備する。
【発明の効果】
【００１６】
本発明によれば、ある外部端子と接続されているデジタル回路部からのデジタル信号の出力に伴うキックバック雑音が不定期に発生した場合に、該雑音が電源回路等を介して該デジタル回路部とは別の外部端子と接続されている回路部に与える影響を回避することが出来る。その結果、アナログ回路部とデジタル回路部で一つの端子を共用できる効果がある。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施形態に係るＡ／Ｄ変換器内蔵半導体集積回路１の構成を例示する図である。
【図２】図２は、Ａ／Ｄ変換器内蔵半導体集積回路１がＡ／Ｄ変換を行う行程を示すフローチャートである。
【図３】図３はＡ／Ｄ変換器内蔵半導体集積回路１のＡ／Ｄ変換器２４が二サンプル分のＡ／Ｄ変換を行うまでの動作を示すタイミングチャートである。
【図４】図４は、本発明の実施形態に係るＡ／Ｄ変換器内蔵半導体集積回路２の構成を例示する図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
〔第一実施形態〕
以下に、図面を参照して、本実施形態に係るＡ／Ｄ変換器内蔵半導体集積回路１について説明を行う。
【００２０】
図１はＡ／Ｄ変換器内蔵半導体集積回路１の構成を示す図である。Ａ／Ｄ変換器内蔵半導体集積回路１は、アナログ信号の入出力の処理を行うアナログ信号入出力部とデジタル信号の入出力の処理を行うデジタル信号入出力部をそれぞれ二つ備える半導体集積回路である。
【００２１】
Ａ／Ｄ変換器内蔵半導体集積回路１は、第一アナログ・デジタル兼用外部端子１１及び第二アナログ・デジタル兼用外部端子２１と、第一信号切替えスイッチ１２及び第二信号切替えスイッチ２２と、第一アナログ信号入出力部１８及び第二アナログ信号入出力部２８部と、第一デジタル信号入出力部１９及び第二デジタル信号入出力部２９と、電源回路５０と、状態遷移検出回路８０とを備える。
【００２２】
第一アナログ・デジタル兼用外部端子１１は、第一信号切替えスイッチ１２の主端子である１２ａと接続されている。第一アナログ・デジタル兼用外部端子１１は、Ａ／Ｄ変換器内蔵半導体集積回路１の、外部との入出力の際の端子の一つとして用いられる。第一信号切替えスイッチ１２の他端子の一つである１２ｂは、第一アナログ信号入出力部１８の端子Ａｉｏ１と接続されている。第一信号切替えスイッチ１２の他端子のもう一方である１２ｃは、第一デジタル信号入出力部１９の端子Ｄｉｏ１と接続されている。第一信号切替えスイッチ１２は、主端子の１２ａの接続先を切り替えることにより、第一アナログ・デジタル兼用外部端子１１を介して、Ａ／Ｄ変換器内蔵半導体集積回路１が外部と入出力する際の信号を選択する。
【００２３】
第一アナログ信号入出力部１８は端子Ａｉｏ１を有し、端子Ａｉｏ１は、第一信号切替えスイッチ１２の端子１２ｂと接続されている。第一アナログ信号入出力部１８は、Ａ／Ｄ変換を含むアナログ信号の入出力に関する処理を実行する。第一アナログ信号入出力部１８は、第一アナログアンプ部１３と、第一Ａ／Ｄ変換器１４と、第一クロック生成回路１７とを備える。第一アナログアンプ部１３の一端は、第一アナログ信号入出力部１８の端子Ａｉｏ１と接続されている。第一アナログアンプ部１３は、入力信号のサンプルを一定時間保持できるサンプルホールド回路を有する。第一アナログアンプ部１３は、入力信号におけるあるサンプルに対するＡ／Ｄ変換が完了するまで、そのサンプルを保持する。第一Ａ／Ｄ変換器１４の一端は、第一アナログアンプ部１３の他端と接続されている。第一Ａ／Ｄ変換器１４は、第一アナログアンプ部１３で保持された入力信号のサンプルをＡ／Ｄ変換し、その結果を次段のレジスタ等（図示せず）へ送信する。第一クロック生成回路１７は、第一Ａ／Ｄ変換器１４に接続されている。第一クロック生成回路１７は、第一Ａ／Ｄ変換器１４がＡ／Ｄ変換処理をする工程で必要なクロック信号を供給する。
【００２４】
第一デジタル信号入出力部１９は端子Ｄｉｏ１を有し、端子Ｄｉｏ１は、第一信号切替えスイッチ１２の端子１２ｃと接続されている。第一デジタル信号入出力部１９は、デジタル信号の入出力に関する処理を実行する。第一デジタル信号入出力部１９は、端子Ｄｉｏ１と、第一デジタル信号用バッファ１５と、第一デジタル回路１６を備える。第一デジタル信号用バッファ１５の一端は、第一デジタル信号入出力部１９の端子Ｄｉｏ１と接続されており、他端は第一デジタル回路１６と接続されている。第一デジタル回路１６は論理回路に代表され、処理結果のデジタル信号を次段に出力する。第一デジタル回路１６からのデジタル信号は、第一デジタル信号用バッファ１５及び第一信号切替えスイッチ１２を介して、第一アナログ・デジタル兼用外部端子１１から出力される。
【００２５】
Ａ／Ｄ変換器内蔵半導体集積回路１では、第一アナログ・デジタル兼用外部端子１１に隣接して、第二アナログ・デジタル兼用外部端子２１が設けられており、次段以下には第一アナログ・デジタル兼用外部端子１１の次段以下と同様の回路構成が設けられる。すなわち、第二アナログ・デジタル兼用外部端子２１は、第二信号切替えスイッチ２２の主端子２２ａと接続されている。第二アナログ・デジタル兼用外部端子２１は、Ａ／Ｄ変換器内蔵半導体集積回路１の、外部との入出力の際の端子の一つとして用いられる。第二信号切替えスイッチ２２の他端子の一つである２２ｂは、第二アナログ信号入出力部２８の端子Ａｉｏ２と接続されている。第二信号切替えスイッチ２２の他端子のもう一方である２２ｃは、第二デジタル信号入出力部２９の端子Ｄｉｏ２と接続されている。第二信号切替えスイッチ２２は、主端子２２ａの接続先を切り替えることにより、第二アナログ・デジタル兼用外部端子２１を介して、Ａ／Ｄ変換器内蔵半導体集積回路１が外部と入出力する際の信号を選択する。
【００２６】
第二アナログ信号入出力部２８は端子Ａｉｏ２を有し、端子Ａｉｏ２は第二信号切替えスイッチ２２の端子２２ｂと接続されている。第二アナログ信号入出力部２８は、Ａ／Ｄ変換を含むアナログ信号の入出力に関する処理を実行する。第二アナログ信号入出力部２８は、第二アナログアンプ部２３と、第二Ａ／Ｄ変換器２４と、第二クロック生成回路２７とを備える。第二アナログアンプ部２３の一端は、第二アナログ信号入出力部２８の端子Ａｉｏ２と接続されている。第二アナログアンプ部２３は、入力信号のサンプルを一定時間保持できるサンプルホールド回路を有する。第二アナログアンプ部２３は、入力信号におけるあるサンプルに対するＡ／Ｄ変換が完了するまで、そのサンプルを保持する。第二Ａ／Ｄ変換器２４の一端は、第二アナログアンプ部２３の他端と接続されている。第二Ａ／Ｄ変換器２４は、第二アナログアンプ部２３で保持された入力信号のサンプルをＡ／Ｄ変換し、その結果を次段のレジスタ等（図示せず）へ送信する。第二クロック生成回路２７は、第二Ａ／Ｄ変換器２４に接続されている。第二クロック生成回路２７は、第二Ａ／Ｄ変換器２４がＡ／Ｄ変換処理をする工程で必要なクロック信号を供給する。
【００２７】
第二デジタル信号入出力部２９は端子Ｄｉｏ２を有し、端子Ｄｉｏ２は、第一信号切替えスイッチ２２の端子２２ｃと接続されている。第二デジタル信号入出力部２９は、デジタル信号の入出力に関する処理を実行する。第二デジタル信号入出力部２９は、端子Ｄｉｏ２と、第二デジタル信号用バッファ２５と、第二デジタル回路２６を備える。第二デジタル信号用バッファ２５の一端は、第二デジタル信号入出力部２９の端子Ｄｉｏ２と接続されており、他端は第二デジタル回路２６と接続されている。第二デジタル回路２６は論理回路に代表され、処理結果のデジタル信号を次段に出力する。第二デジタル回路２６からのデジタル信号は、第二デジタル信号用バッファ２５及び第二信号切替えスイッチ２２を介して、第二アナログ・デジタル兼用外部端子２１から出力される。
【００２８】
電源回路５０は、各入出力部の電源端子と接続されている。すなわち電源回路５０は、第一アナログ信号入出力部１８の電源端子ＶＡｉｏ１と、第一デジタル信号入出力部１９の電源端子ＶＤｉｏ１と、第二アナログ信号入出力部２８の電源端子ＶＡｉｏ２と、第二デジタル信号入出力部２９の電源端子ＶＤｉｏ２とに接続されている。電源回路５０は、各入出力部の共通の電源であり、各入出力部を駆動するための電圧を供給する。すなわち電源回路５０は、第一アナログ信号入出力部１８と、第一デジタル信号入出力部１９と、第二アナログ信号入出力部２８と、第二デジタル信号入出力部２９とに各々の入出力部を駆動するための電圧を供給する。
【００２９】
状態遷移検出回路８０は、第一デジタル回路１６及び第二デジタル回路２６の出力と接続されている。状態遷移検出回路８０は、この接続により第一デジタル信号入出力部１９及び第二デジタル信号入出力部２９において、デジタル信号出力ポートの論理レベルの状態遷移が起きるか否かを監視する。また状態遷移検出回路８０は、第一Ａ／Ｄ変換器１４及び第二Ａ／Ｄ変換器２４と接続されている。この接続により状態遷移検出回路８０は、Ａ／Ｄ変換処理中にキックバック雑音の影響を受けたと判断した際に、第一Ａ／Ｄ変換器１４及び第二Ａ／Ｄ変換器２４にＡ／Ｄ変換の中止と再変換を命令することが可能となる。すなわち、状態遷移検出回路８０は、デジタル信号出力ポートの状態遷移が起きるか否かを監視し、該状態遷移を検出したときは、そのとき別の回路で行っていたＡ／Ｄ変換処理を中止させ、該変換処理を最初からやり直させる機能を有している。状態遷移検出回路８０はこの機能により、デジタル信号出力ポートの状態遷移によるキックバック雑音がＡ／Ｄ変換結果に与える影響を回避できる。
【００３０】
以下にＡ／Ｄ変換器内蔵半導体集積回路１の動作についてフローチャートを用いて説明する。図２は、Ａ／Ｄ変換器内蔵半導体集積回路１がデジタル信号用バッファに起因するキックバック雑音に影響されずにＡ／Ｄ変換を行う工程を示すフローチャートである。ここでは、第一デジタル信号入出力部１９の出力ポートにおいて状態遷移が発生し、その時に第二Ａ／Ｄ変換器２４がＡ／Ｄ変換を行っているものとする。
【００３１】
ステップＳ２０５において、第二Ａ／Ｄ変換器２４は、第二クロック生成回路２７からのＡ／Ｄ変換タイミング信号を受けて、入力アナログ信号のＡ／Ｄ変換を開始する。
【００３２】
次に、ステップＳ２１０において、第二Ａ／Ｄ変換器２４は、第二クロック生成回路２７が生成したサンプリング信号を受けて、入力アナログ信号をサンプリングする。
【００３３】
次に、ステップＳ２１５において、状態遷移検出回路８０は、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を開始する。
【００３４】
次に、ステップＳ２２０において、第二Ａ／Ｄ変換器２４は、ステップＳ２１０にてサンプリングしたあるタイミングのサンプルについてＡ／Ｄ変換処理を開始する。
【００３５】
次に、ステップＳ２２５において、状態遷移検出回路８０は、ステップＳ２２０にて開始したＡ／Ｄ変換処理の間に第一デジタル信号入出力部１９におけるデジタル信号出力ポートの状態遷移を検出した場合に、第二Ａ／Ｄ変換器２４にＡ／Ｄ変換の中止を命令する。次いで同じく第二Ａ／Ｄ変換器２４に、実行途中だったサンプルと同じサンプルについて、最初からＡ／Ｄ変換をやり直すように命令する。つまり、ステップＳ２１０に帰還する。状態遷移検出回路８０が、ステップＳ２２０にて開始したＡ／Ｄ変換処理の間に第一デジタル信号入出力部１９におけるデジタル信号出力ポートの状態遷移を検出しなかった場合には、本ステップでは何も処理をせずに次のステップへ進む。
【００３６】
次に、ステップＳ２３０において、第二Ａ／Ｄ変換器２４は、ステップＳ２２０にて開始したＡ／Ｄ変換処理を完了する。本ステップにて完了したＡ／Ｄ変換結果は全て、ステップＳ２１５にて状態遷移検出回路８０が監視を開始した、第一デジタル信号入出力部１９のデジタル信号出力ポートの状態遷移を、該Ａ／Ｄ変換結果までのＡ／Ｄ変換処理中に検出していない。よって該Ａ／Ｄ変換結果は、キックバック雑音の影響を受けていない。このＡ／Ｄ変換の処理結果を必要に応じて出力若しくは格納する。
【００３７】
最後に、ステップＳ２３５において、第二Ａ／Ｄ変換器２４は、第二クロック生成回路２７からのＡ／Ｄ変換タイミング信号を受けて次のサンプルについての入力アナログ信号のＡ／Ｄ変換を開始する。つまり、ステップＳ２０５に帰還する。そして全てのサンプルについてＡ／Ｄ変換が完了したときに、全動作の完了とする。
【００３８】
以上から、Ａ／Ｄ変換器内蔵半導体集積回路１がキックバック雑音のＡ／Ｄ変換への影響を回避しながらＡ／Ｄ変換処理を完了できることがわかる。すなわち状態遷移検出回路８０は、第二Ａ／Ｄ変換器２４がＡ／Ｄ変換処理を開始する直前のステップにて、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を開始する。そして、該Ａ／Ｄ変換処理の開始から完了まで監視を続ける。状態遷移検出回路８０は、該デジタル信号出力ポートの状態遷移を検出したとき、該Ａ／Ｄ変換処理を中止させる。次いで状態遷移検出回路８０は、第二Ａ／Ｄ変換器２４に、ステップＳ２１０における、入力アナログ信号をサンプリングする工程まで戻らせる。この上述のステップＳ２２５の工程を、次のステップであるＳ２３０に進む条件を満たすまで繰り返すことで、キックバック雑音の影響の無いＡ／Ｄ変換が可能となる。
【００３９】
なお、状態遷移検出回路８０は、第二デジタル信号入出力部２９のデジタル信号出力ポートの状態遷移も監視する。更に状態遷移検出回路８０は、第一Ａ／Ｄ変換器１４にも接続され、Ａ／Ｄ変換の中止並びに再変換が命令できるようになっている。よって、第二デジタル信号入出力部２９においてデジタル信号出力ポートの状態遷移が生じ、その時に第一Ａ／Ｄ変換器１４がＡ／Ｄ変換を行っている場合にも上述のフローチャートの手順にて同様の動作及び効果を得ることが可能である。
【００４０】
次にタイミングチャートを基にＡ／Ｄ変換器内蔵半導体集積回路１の動作の一例を説明する。図３はＡ／Ｄ変換器内蔵半導体集積回路１の第二Ａ／Ｄ変換器２４が二サンプル分のＡ／Ｄ変換を行うまでの動作を示すタイミングチャートである。ここで、（ａ）はＡ／Ｄ変換の開始のタイミングを与える、Ａ／Ｄ変換タイミング信号、（ｂ）は入力信号をサンプリングするための、Ａ／Ｄ変換サンプリング信号、（ｃ）は入力信号をＡ／Ｄ変換処理するための、Ａ／Ｄ変換処理信号、（ｄ）はＡ／Ｄ変換処理の結果を示す、出力バス内Ａ／Ｄ変換結果、（ｅ）は、状態遷移検出回路８０の動作を示す、状態遷移検出フラグ、（ｆ）は、第一デジタル信号入出力部１９のデジタル信号出力ポートの論理レベルを示す、デジタル信号出力ポート論理レベルである。
【００４１】
時間軸ｔ０において、第二Ａ／Ｄ変換器２４は、第二クロック生成回路２７からの第一の（ａ）Ａ／Ｄ変換タイミング信号を受信すると、入力アナログ信号のＡ／Ｄ変換を開始する。これは図２においてステップＳ２０５に対応する。まず第二Ａ／Ｄ変換器２４は、（ａ）Ａ／Ｄ変換タイミング信号と略同時に、第一の（ｂ）Ａ／Ｄ変換サンプリング信号を第二クロック生成回路２７から受信し、入力であるアナログ信号をサンプリングする。これは図２においてステップＳ２１０に対応する。
【００４２】
次いで時間軸ｔ１において、状態遷移検出回路８０は、（ｅ）状態遷移検出フラグを立てて、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図２においてステップＳ２１５に対応する。
【００４３】
次いで時間軸ｔ２において、第二クロック生成回路２７は、（ｃ）Ａ／Ｄ変換処理信号を生成する。第二Ａ／Ｄ変換器２４は、生成された（ｃ）Ａ／Ｄ変換処理信号を基に、第一の（ｂ）Ａ／Ｄ変換サンプリング信号によって指定されたタイミングにて、Ａ／Ｄ変換処理を開始する。これは図２においてステップＳ２２０に対応する。
【００４４】
次いで時間軸ｔ３において、（ｆ）デジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがＬｏｗからＨｉｇｈに変化する。このタイミングｔ３での状態遷移は周期的でなく、第二Ａ／Ｄ変換器２４にとって予期できないタイミングで起きたものとする。
【００４５】
次いで時間軸ｔ４において、状態遷移検出回路８０は、第一デジタル信号入出力部１９のデジタル信号出力ポートにおける状態遷移を検出する。次いで状態遷移検出回路８０は、第二Ａ／Ｄ変換器２４に実行中のＡ／Ｄ変換の中止を直ちに命令する。この命令と略同時に、状態遷移検出回路８０は、（ｅ）状態遷移検出フラグを停止する。これは、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を停止することを意味する。これは図２においてステップＳ２２５に対応する。
【００４６】
次いで時間軸ｔ５において、（ｆ）デジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがＨｉｇｈからＬｏｗに変化する。このタイミングｔ５での状態遷移は周期的でなく、第二Ａ／Ｄ変換器２４にとって予期できないタイミングで起きたものとする。しかし、第二Ａ／Ｄ変換器２４及び状態遷移検出回路８０による、（ｃ）Ａ／Ｄ変換処理信号及び（ｅ）状態遷移検出フラグは停止しているため、第二Ａ／Ｄ変換器２４及び状態遷移検出回路８０はこれに反応しない。
【００４７】
次いで時間軸ｔ６において、状態遷移検出回路８０は、デジタル信号出力ポートにおける状態遷移の検出により中止したＡ／Ｄ変換を最初からやり直すように命令する。第二Ａ／Ｄ変換器２４は、状態遷移検出回路８０からの該命令により、第一の（ｂ）Ａ／Ｄ変換サンプリング信号を第二クロック生成回路２７から受信し、入力であるアナログ信号をサンプリングする。このとき、Ａ／Ｄ変換処理の対象となるサンプルは、タイミングｔ０でサンプリングしたサンプルと同一である。これは第二Ａ／Ｄ変換器２４が、状態遷移検出回路８０からの命令によりＡ／Ｄ変換を中止されたあるサンプルについて、Ａ／Ｄ変換処理を最初からやり直すことを意味する。これは図２においてステップＳ２１０に対応する。
【００４８】
次いで時間軸ｔ７において、状態遷移検出回路８０は、再度（ｅ）状態遷移検出フラグを立てて、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図２においてステップＳ２１５に対応する。
【００４９】
次いで時間軸ｔ８において、第二クロック生成回路２７は、再度（ｃ）Ａ／Ｄ変換処理信号を生成する。第二Ａ／Ｄ変換器２４は、生成された（ｃ）Ａ／Ｄ変換処理信号を基に、第一の（ｂ）Ａ／Ｄ変換サンプリング信号によって指定されたタイミングにて、再度Ａ／Ｄ変換処理を開始する。これは図２においてステップＳ２２０に対応する。
【００５０】
次いで時間軸ｔ９において、第二Ａ／Ｄ変換器２４は、第一の（ｂ）Ａ／Ｄ変換サンプリング信号にて指定されたサンプルのＡ／Ｄ変換を完了する。これは、タイミングｔ７からタイミングｔ９までの間に（ｆ）デジタル信号出力ポート論理レベルが変化せず、（ｅ）状態遷移検出フラグが第一デジタル信号入出力部１９のデジタル信号出力ポートの状態遷移を検出しなかったことを意味する。これと略同時に、状態遷移検出回路８０は、（ｅ）状態遷移検出フラグを停止し、デジタル信号入出力部１９のデジタル信号出力ポートの監視を終了する。（ｄ）出力バス内Ａ／Ｄ変換結果は、このＡ／Ｄ変換結果であるサンプル１を伝送する。このサンプル１は、Ａ／Ｄ変換処理中に（ｅ）状態遷移検出フラグが第一デジタル信号入出力部１９のデジタル信号出力ポートの状態遷移を検出しなかったことから、キックバック雑音の影響を受けずにＡ／Ｄ変換処理が完了したサンプルである。これは図２においてステップＳ２３０に対応する。
【００５１】
次いで時間軸ｔ１０において、（ｆ）デジタル信号出力ポート論理レベルに状態遷移が生じ、論理レベルがＬｏｗからＨｉｇｈに変化する。このタイミングｔ１０での状態遷移は周期的でなく、第二Ａ／Ｄ変換器２４にとって予期できないタイミングで起きたものとする。しかし、第二Ａ／Ｄ変換器２４及び状態遷移検出回路８０による、（ｃ）Ａ／Ｄ変換処理信号及び（ｅ）状態遷移検出フラグは停止しているため、第二Ａ／Ｄ変換器２４及び状態遷移検出回路８０はこれに反応しない。
【００５２】
次いで時間軸ｔ１１において、第二Ａ／Ｄ変換器２４は、第二クロック生成回路２７からの第二の（ａ）Ａ／Ｄ変換タイミング信号を受信すると、入力アナログ信号のＡ／Ｄ変換を開始する。これは図２においてステップＳ２０５に対応する。まず第二Ａ／Ｄ変換器２４は、（ａ）Ａ／Ｄ変換タイミング信号と略同時に、第二の（ｂ）Ａ／Ｄ変換サンプリング信号を第二クロック生成回路２７から受信し、入力であるアナログ信号をサンプリングする。これは図２においてステップＳ２１０に対応する。
【００５３】
次いで時間軸ｔ１２において、状態遷移検出回路８０は、（ｅ）状態遷移検出フラグを立てて、第一デジタル信号入出力部１９のデジタル信号出力ポートの監視を開始する。この監視は、該出力ポートに状態遷移が生じたときにこれを検出するために行う。これは図２においてステップＳ２１５に対応する。
【００５４】
次いで時間軸ｔ１３において、第二クロック生成回路２７は、（ｃ）Ａ／Ｄ変換処理信号を生成する。第二Ａ／Ｄ変換器２４は、生成された（ｃ）Ａ／Ｄ変換処理信号を基に、第二の（ｂ）Ａ／Ｄ変換サンプリング信号によって指定されたタイミングにて、Ａ／Ｄ変換処理を開始する。これは図２においてステップＳ２２０に対応する。
【００５５】
次いで時間軸ｔ１４において、第二Ａ／Ｄ変換器２４は、第二の（ｂ）Ａ／Ｄ変換サンプリング信号にて指定されたサンプルのＡ／Ｄ変換を完了する。これは、タイミングｔ１２からタイミングｔ１４までの間に（ｆ）デジタル信号出力ポート論理レベルが変化せず、（ｅ）状態遷移検出フラグが第一デジタル信号入出力部１９のデジタル信号出力ポートの状態遷移を検出しなかったことを意味する。これと略同時に、状態遷移検出回路８０は、（ｅ）状態遷移検出フラグを停止し、デジタル信号入出力部１９のデジタル信号出力ポートの監視を終了する。（ｄ）出力バス内Ａ／Ｄ変換結果は、このＡ／Ｄ変換結果であるサンプル２を伝送する。このサンプル２は、Ａ／Ｄ変換処理中に（ｅ）状態遷移検出フラグが第一デジタル信号入出力部１９のデジタル信号出力ポートの状態遷移を検出しなかったことから、キックバック雑音の影響を受けずにＡ／Ｄ変換処理が完了したサンプルである。これは図２においてステップＳ２３０に対応する。
【００５６】
なお、本実施の形態において、状態遷移検出回路８０は第二デジタル信号入出力部２９におけるデジタル信号出力ポートの状態遷移も監視する。更に状態遷移検出回路８０は、第一Ａ／Ｄ変換器１４にも接続され、Ａ／Ｄ変換の中止並びに再変換が命令できるようになっている。よって、第二デジタル信号入出力部２９において状態遷移が発生し、その時に第一Ａ／Ｄ変換器１４がＡ／Ｄ変換を行っている場合にも、上述のタイミングチャートと同様に動作する。この場合、Ａ／Ｄ変換が第一アナログ信号入出力部１８にて実行され、デジタル信号出力ポートの状態遷移が第二デジタル信号入出力部２９にて生じたものと置き換えればよい。
【００５７】
以上の説明から明らかなように、状態遷移検出回路８０は、（ｃ）Ａ／Ｄ変換処理信号によりＡ／Ｄ変換処理を行う直前に、（ｅ）状態遷移検出フラグを立て（ｆ）デジタル信号出力ポート論理レベルの変化の監視を開始し、該変化を検出したときは、直ちに該Ａ／Ｄ変換処理を中止し、最初から該Ａ／Ｄ変換処理をやり直させる。本発明の特徴として、第一に、状態遷移検出回路８０は、（ｆ）デジタル信号出力ポート論理レベルの変化を監視することで、キックバック雑音の発生を検出する点が挙げられる。これにより、キックバック雑音の発生源となった回路部と電源を共有するが、異なる外部端子と接続されているアナログ回路部への影響を一つの回路を用いて、つまり状態遷移検出回路８０のみにて、回避することができる。第二の特徴として、第一の特徴の結果キックバック雑音の問題が解消されるため、半導体集積回路内にアナログ回路部とデジタル回路部を混載したときに、両回路部で同一の外部端子を共有することを可能にする点である。第三の特徴として、状態遷移検出回路８０は、キックバック雑音の発生を検出すると直ぐにＡ／Ｄ変換の中止並びに該Ａ／Ｄ変換の再変換処理を命じる点である。これにより、キックバック雑音の影響を受けたＡ／Ｄ変換処理において、該雑音を検出した後の不要な残りのＡ／Ｄ変換処理を省略でき、処理時間を短縮できる。
【００５８】
〔第二実施形態〕
以下に、図面を参照して、本実施形態に係るＡ／Ｄ変換器内蔵半導体集積回路２について説明を行う。
【００５９】
図４はＡ／Ｄ変換器内蔵半導体集積回路２の構成を示す図である。Ａ／Ｄ変換器内蔵半導体集積回路２は、Ａ／Ｄ変換器内蔵半導体集積回路１における状態遷移回路８０を、雑音検出回路９０に置き換えたＡ／Ｄ変換器内蔵半導体集積回路である。その他の構成はＡ／Ｄ変換器内蔵半導体集積回路１と同様であるので、ここでは説明を省略する。
【００６０】
雑音検出回路９０は、電源回路５０と第一アナログ信号入出力部１８の間に接続され、電源回路５０から第一アナログ信号入出力部１８への供給電圧にキックバック雑音が重畳されていないか監視する。同様に、雑音検出回路９０は、電源回路５０と第二アナログ信号入出力部２８の間に接続され、電源回路５０から第二アナログ信号入出力部２８への供給電圧にキックバック雑音が重畳されていないか監視する。雑音の判定は、例えば所定の閾値を設け、供給電圧にその所定の閾値を超える変動が有った場合、雑音を検出したものとすれば良い。雑音検出回路９０は、雑音を検出した場合、状態遷移回路８０と同様に、第一アナログ信号入出力部１８及び第二アナログ信号入出力部２８にＡ／Ｄ変換の中止並びに再変換を命じる。
【００６１】
Ａ／Ｄ変換器内蔵半導体集積回路２においては、デジタル信号用バッファにおける状態遷移の有無に依存せず、直接電源回路５０からの供給電源を監視する。そのため、複数の信号処理回路を共通の電源回路により駆動する半導体集積回路において、本発明をより広く適応することが可能となる効果がある。
【００６２】
本発明の効果として、半導体集積回路の外部端子をアナログ・デジタル兼用とすることができる点が挙げられる。これは、図１及び図４に例示されるような、複数のアナログ信号入出力部と複数のデジタル信号入出力部で一つの電源回路を共有した場合でも、状態遷移回路８０又は雑音検出回路９０を設けることにより、上述の説明による工程でキックバック雑音の影響を回避できるからである。これにより、製品の外部端子の数を減らすことが可能となり、その結果として、製品の生産コストを下げることが可能となる。
【００６３】
なお、本発明に係る実施の形態にて用いられるＡ／Ｄ変換器は、そのＡ／Ｄ変換方法に依存せず、比較型、ΔΣ型、積分型などのＡ／Ｄ変換器に適用することが可能であるが、例えば温度センサなどのサンプリングタイミングの変動（以下「ジッタ」という。）に制約が少ない用途に用いられることが望ましい。ただし、例えば入力のアナログ信号が高周波成分を含み、ジッタに制約が有る場合、Ａ／Ｄ変換を再試行する際にその時間や回数の制限を設けてもよい。また、それらの制限を設けるために必要なデータ処理においては、そのＡ／Ｄ変換が再試行のためのデータであることを示すフラグや、再試行の回数等を示すレジスタを設けてもよい。また、上記のＡ／Ｄ変換の再試行の回数や時間の制限を設けた際、その制限まで再試行を繰り返してもＡ／Ｄ変換の処理に成功しなかった場合は、キックバック雑音の影響を受けずに最も下位ｂｉｔまで変換できた結果を出力してもよい。
【００６４】
該データ処理を含む本発明の実施は、プログラムなどに例示されるソフトウェアに拠っても、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などに例示されるハードウェアに拠っても、ソフトウェアとハードウェアの組み合わせに拠っても良い。これらの処理を実現するための上述のフラグのデータやレジスタ、ＤＳＰなどの処理装置の構築は、状態遷移回路８０内及び雑音検出回路９０内でも、又第一アナログ信号入出力部１８内及び第二アナログ信号入出力部２８内でも、若しくはこれらの処理のための独立した処理部を設けても良い。
【００６５】
また、本明細書で記載した実施の形態では、説明を簡便にするためにアナログ・デジタル兼用外部端子が二つである場合について説明をしたが、アナログ・デジタル兼用外部端子が三つ以上でも実施が可能である。その場合は、雑音の影響を受けたと判断された一部又は全ての、アナログ・デジタル兼用外部端子の次段以下に接続されている信号入出力部の信号処理を中止及び再試行すればよい。
【００６６】
また、本明細書で記載した実施の形態では、一つのアナログ・デジタル兼用外部端子に接続されている信号入出力部は、アナログ信号入出力部とデジタル信号入出力部を各１部ずつとしたが、これら各信号入出力部が複数あってもよい。その場合は、雑音の影響を受けたと判断された一部又は全ての信号入出力部の信号処理を中止及び再試行すればよい。
【００６７】
同様に、Ａ／Ｄ変換器等回路の構成要素の数には原則として制約は無い。状態遷移検出回路８０及び雑音検出回路９０が、本発明によるキックバック雑音の回避のための工程を処理可能な限り、実施が可能である。また、回路の構成要素が大きくなり、一つの状態遷移検出回路８０では処理できなくなった場合は、二つ以上の状態遷移検出回路８０を設け、雑音回避のための処理の負担を分散させることも可能である。また、上述の雑音回避のための処理の負担を分散させるため、状態遷移検出回路８０と雑音検出回路９０を併用することも可能である。
【符号の説明】
【００６８】
１    Ａ／Ｄ変換器内蔵半導体集積回路
２    Ａ／Ｄ変換器内蔵半導体集積回路
１１    第一アナログ・デジタル兼用外部端子
１２    第一信号切替えスイッチ
１２ａ    第一信号切替えスイッチの主端子
１２ｂ    第一信号切替えスイッチの他端子
１２ｃ    第一信号切替えスイッチの他端子
１３    第一アナログアンプ部
１４    第一Ａ／Ｄ変換器
１５    第一デジタル信号用バッファ
１６    第一デジタル回路
１７    第一クロック生成回路
１８    第一アナログ信号入出力部
１９    第一デジタル信号入出力部
２１    第二アナログ・デジタル兼用外部端子
２２    第二信号切替えスイッチ
２２ａ    第二信号切替えスイッチの主端子
２２ｂ    第二信号切替えスイッチの他端子
２２ｃ    第二信号切替えスイッチの他端子
２３    第二アナログアンプ部
２４    第二Ａ／Ｄ変換器
２５    第二デジタル信号用バッファ
２６    第二デジタル回路
２７    第二クロック生成回路
２８    第二アナログ信号入出力部
２９    第二デジタル信号入出力部
５０    電源回路
８０    状態遷移検出回路
９０    雑音検出回路
【図１】
2013042351.tif 000003
【図２】
2013042351.tif 000004
【図３】
2013042351.tif 000005
【図４】
2013042351.tif 000006