(57)【要約】【課題】寄生素子の影響を受け難く、回路シミュレーションにより特性を予測し易い静電気保護回路を備えた半導体装置を提供すること。【解決手段】半導体装置は、第１の電位が供給される第１の配線および第２の電位が供給される第２の配線の間に設けられた内部回路と、第１の配線に一端が接続された抵抗素子と第２の配線に一端が接続された容量素子とを直列に接続して成る遅延回路と、内部回路と並列に第１の配線と第２の配線との間に接続されたダミー回路とを備え、ダミー回路の入力端子は抵抗素子の他端と容量素子の他端とが接続された中間ノードに接続され、ダミー回路の出力端子は開放されている。【選択図】図１
2013191603.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が供給される第１の配線および第２の電位が供給される第２の配線の間に設けられた内部回路と、
前記第１の配線に一端が接続された抵抗素子と前記第２の配線に一端が接続された容量素子とを直列に接続して成る遅延回路と、
前記内部回路と並列に前記第１の配線と前記第２の配線との間に接続されたダミー回路とを備え、
前記ダミー回路の入力端子は、前記抵抗素子の他端と前記容量素子の他端とが接続された中間ノードに接続され、
前記ダミー回路の出力端子は、開放されていることを特徴とする半導体装置。
【請求項２】
前記ダミー回路は、直列に接続された複数のインバータから成るインバータ列を含み、
前記インバータ列の初段のインバータの入力端子は、前記中間ノードに接続され、
前記インバータ列の最終段のインバータの出力端子は、開放されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の配線と前記第２の配線との間に前記内部回路に対する保護素子をさらに備え、
前記遅延回路は、前記保護素子を駆動することを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記保護素子は、ＭＯＳトランジスタであり、
前記ＭＯＳトランジスタのゲート端子と前記中間ノードとは、複数のインバータを経由して接続されていることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記ダミー回路は、半導体装置の論理に寄与しない回路であることを特徴とする、請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、静電気保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
先端ＣＭＯＳプロセスを適用した半導体集積回路において、デバイス帯電型の（ＣＤＭ：Charged Device Model）静電気放電（ＥＳＤ：Electrostatic Discharge）が発生した際に、内部回路の破壊を防止するための技術が必要とされている。
【０００３】
例えば、非特許文献１には、ＣＤＭ静電気放電時における内部回路破壊を防止するために、インバータをリング状に結線したダミー回路を設ける技術が記載されている。図３は、非特許文献１に記載されたダミー回路１０３の構成を示す回路図である。図３を参照すると、ダミー回路１０３は、複数のインバータＩＮ＿１〜ＩＮ＿２Ｌをリング状に接続した構成を有する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】K. Watanabe et al., "New Protection Techniques and Test Chip Design for Achieving High CDM Robustness," EOS/ESD Symposium Proceeding, 4A.9, 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
非特許文献１に記載されたダミー回路１０３においては、初段のインバータＩＮ＿１の入力端子と最終段のインバータＩＮ＿２Ｌの出力端子とが結線されており、その電位が固定されていない。したがって、ダミー回路１０３の挙動は、寄生素子の影響を受け易く、静電気放電時におけるダミー回路１０３の挙動を回路シミュレーション等で予測することが困難となる。特に、ＣＤＭ静電気放電は、時定数が短い高速イベントであり、ＬＣＲパラメータの感度が高いため、静電気保護回路を設計するには、回路シミュレーションで予測しやすく、安定に動作するダミー回路が求められている。
【０００７】
ところが、非特許文献１に記載されたダミー回路１０３は、図３に示すようにリング状であり、電位が固定されておらず、寄生素子の影響を受けやすく、動作が不安定であるとともに、回路シミュレーションによって特性を評価することが困難であるという問題がある。
【０００８】
そこで、寄生素子の影響を受け難く、回路シミュレーションによって特性を予測し易い静電気保護回路を備えた半導体装置を提供することが課題となる。
【課題を解決するための手段】
【０００９】
本発明の一視点に係る半導体装置は、
第１の電位が供給される第１の配線および第２の電位が供給される第２の配線の間に設けられた内部回路と、
前記第１の配線に一端が接続された抵抗素子と前記第２の配線に一端が接続された容量素子とを直列に接続して成る遅延回路と、
前記内部回路と並列に前記第１の配線と前記第２の配線との間に接続されたダミー回路とを備え、
前記ダミー回路の入力端子は、前記抵抗素子の他端と前記容量素子の他端とが接続された中間ノードに接続され、
前記ダミー回路の出力端子は、開放されている。
【発明の効果】
【００１０】
本発明に係る半導体装置によると、寄生素子の影響を受け難く、回路シミュレーションによって特性を予測し易い静電気保護回路を備えた半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を一例として示す回路図である。
【図２】第２の実施形態に係る半導体装置の構成を一例として示す回路図である
【図３】非特許文献１に記載されたダミー回路の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１３】
図１を参照すると、半導体装置において、電源電位−接地電位（ＶＤＤ−ＧＮＤ）間に設けられた内部回路（１１）と並列に、ダミー回路（１３）を配置し、ダミー回路（１３）は複数のインバータ等を直列接続して構成し（非図示）、ダミー回路（１３）の初段のインバータの入力端子は、抵抗素子（Ｒ１）と容量素子（Ｃ１）を含む遅延回路（１２）の中間ノードと接続してノード電位を固定し、ダミー回路（１３）の出力端子、すなわち、最終段のインバータの出力端子は開放されている。
【００１４】
すなわち、本発明の半導体装置は、第１の電位（例えば電源電位ＶＤＤ）が供給される第１の配線および第２の電位（例えば接地電位ＧＮＤ）が供給される第２の配線の間に設けられた内部回路（１１）と、第１の配線に一端が接続された抵抗素子（Ｒ１）と第２の配線に一端が接続された容量素子（Ｃ１）とを直列に接続して成る遅延回路（１２）と、内部回路（１１）と並列に第１の配線と第２の配線との間に接続され、半導体装置の論理に寄与しないダミー回路（１３）とを備え、ダミー回路（１３）の入力端子は抵抗素子（Ｒ１）の他端と容量素子（Ｃ１）の他端とが接続された中間ノードに接続され、ダミー回路（１３）の出力端子は開放されている。
【００１５】
また、ダミー回路（１３）は直列に接続された複数のインバータから成るインバータ列（非図示）を含み、インバータ列の初段のインバータの入力端子は前記中間ノードに接続され、インバータ列の最終段のインバータの出力端子は開放されていることが好ましい。
【００１６】
図２を参照すると、半導体素子は、第１の配線と第２の配線との間に内部回路（２１）に対する保護素子（例えばＮＭＯＳ保護素子Ｍ１）をさらに備え、遅延回路（２２）は保護素子（Ｍ１）を駆動するようにしてもよい。また、保護素子はＭＯＳトランジスタであり、ＭＯＳトランジスタ（Ｍ１）のゲート端子と前記中間ノード（図２においては、抵抗素子Ｒ２と容量素子Ｃ２とが接続されたノード）とは複数のインバータ（ＩＮ＿２１〜ＩＮ＿２Ｎ）を経由して接続されていてもよい。
【００１７】
本発明に係る半導体装置においては、ダミー回路の入力端子は遅延回路の中間ノードに接続されることで、電位が固定される。したがって、本発明に係る半導体装置によると、寄生素子の影響を受け難く、回路シミュレーションによって容易に特性を予測することのできる静電気保護回路を備えた半導体装置が提供される。
【００１８】
（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置の構成を一例として示す回路図である。図１を参照すると、半導体装置は、内部回路１１、遅延回路１２、および、ダミー回路１３を備えている。また、遅延回路１２は、直列に接続された抵抗素子Ｒ１と容量素子Ｃ１を含む。
【００１９】
集積回路の論理に寄与しないダミー回路１３は、半導体集積回路の電源ラインと接地ライン間に構成される内部回路１１と並列に配置されている。また、遅延回路１２は、電源ラインと接地ライン間において、抵抗素子Ｒ１と容量素子Ｃ１を含んで構成される。さらに、ダミー回路１３の入力端子は、抵抗素子Ｒ１と容量素子Ｃ１とが接続されたノードに接続されている。
【００２０】
ダミー回路１３は、例えば、複数のインバータ等を直列に接続して構成され、入力端子と出力端子を有する。また、遅延回路１２は、ＶＤＤ−ＧＮＤ間に抵抗素子Ｒ１と容量素子Ｃ１を用いて構成される。ダミー回路１３の入力端子は、遅延回路１２内の中間ノードに接続されている。一方、ダミー回路１３の出力端子は、開放されている。
【００２１】
このように、ダミー回路１３の入力端子と遅延回路１２とを接続することにより、非特許文献１のダミー回路１０３（図３）において存在する不定ノードが排除される。このとき、ダミー回路１３の挙動をＳＰＩＣＥ等の回路シミュレーションで容易に予測することが可能となり、静電気保護回路の設計が容易となる。これまで、ＣＤＭ静電気放電においては、ＳＰＩＣＥ等の回路シミュレーションで静電気耐圧を予測することは不可能であったが、本実施形態の半導体装置によると、ダミー回路１３および遅延回路１２の設計パラメータをＳＰＩＣＥシミュレーションで最適化することが可能になる。
【００２２】
（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態では、保護素子（例えばＮＭＯＳ保護素子）を駆動するための遅延回路と、ダミー回路用の遅延回路を兼用とする。
【００２３】
図２は、本実施形態の半導体装置の構成を一例として示す回路図である。図２を参照すると、半導体装置は、内部回路２１、ＮＭＯＳ保護素子Ｍ１、保護素子用の遅延回路２２、および、ダミー回路２３を備えている。また、遅延回路２２は、直列に接続された抵抗素子Ｒ２、容量素子Ｃ２と、インバータＩＮ＿２１〜ＩＮ＿２Ｎから成るインバータ列とを有する。さらに、ダミー回路２３は、インバータＩＮ＿１１〜ＩＮ＿１Ｍから成るインバータ列を有する。
【００２４】
本実施形態における遅延回路２２は、ダミー回路２３と接続される遅延回路であるとともに、ＭＯＳ保護素子Ｍ１を駆動するための遅延回路でもある。ＭＯＳ保護素子Ｍ１用の遅延回路２２は、抵抗素子Ｒ２、容量素子Ｃ２およびインバータ列を含んで構成されている。また、ダミー回路２３の入力端子は、抵抗素子Ｒ２と容量素子Ｃ２の中間ノードに接続されている。
【００２５】
本実施形態の半導体装置によると、ダミー回路２３と接続する遅延回路を、保護素子Ｍ１を駆動するための遅延回路と兼用とすることで、静電気放電時における保護素子Ｍ１とダミー回路２３の同時動作が可能となり、静電気保護機能が向上する。また、本実施形態の半導体装置によると、遅延回路を兼用としたことで、集積回路チップ内における遅延回路の占有面積を小さくすることができる。さらに、本実施形態の半導体装置によれば、保護素子、ダミー回路、遅延回路の設計パラメータをＳＰＩＣＥシミュレーションで最適化することが可能になる。
【００２６】
なお、上記の非特許文献等の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００２７】
１１、２１    内部回路
１２、２２    遅延回路
１３、２３、１０３    ダミー回路
Ｃ１、Ｃ２    容量素子
ＩＮ＿１〜ＩＮ＿２Ｌ、ＩＮ＿１１〜ＩＮ＿１Ｍ、ＩＮ＿２１〜ＩＮ＿２Ｎ    インバータ
Ｍ１    ＮＭＯＳ保護素子
Ｒ１、Ｒ２    抵抗素子
【図１】
2013191603.tif 000003
【図２】
2013191603.tif 000004
【図３】
2013191603.tif 000005