(57)【要約】【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体突出部と、
前記半導体突出部の上下方向に設けられたソース／ドレイン層と、
前記半導体突出部の側面にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体突出部の側面に設けられ、前記ドレイン層側と前記ソース層側とでポテンシャルの高さが異なるチャネル領域とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体突出部は、前記ドレイン層側と前記ソース層側とでバンドギャップが互いに異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、前記ドレイン層側と前記ソース層側とで実効膜厚が互いに異なることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ドレイン層側と前記ソース層側とで仕事関数が互いに異なることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記半導体突出部の上下方向に複数積層されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタでは、その微細化に伴ってゲート電極によるチャネル領域のポテンシャル制御性が低下し、短チャネル効果が顕著になり、短チャネル効果低減と電流駆動力増大の両立が困難になっている。
【０００３】
一方、フィン型トランジスタでは、チャネル領域の両側にゲート電極が設けられているため、チャネル領域のポテンシャル制御性が向上し、短チャネル効果低減と電流駆動力増大の両立を図るのに有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＵＳ２００７／０６３２２４
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置によれば、半導体突出部と、ソース／ドレイン層と、ゲート電極と、チャネル領域とが設けられている。半導体突出部は、半導体基板上に形成されている。ソース／ドレイン層は、前記半導体突出部の上下方向に設けられている。ゲート電極は、前記半導体突出部の側面にゲート絶縁膜を介して設けられている。チャネル領域は、前記半導体突出部の側面に設けられ、前記ソース／ドレイン層と前記半導体突出部との間に形成される空乏層以外の領域において、前記ドレイン層側と前記ソース層側とでポテンシャルの高さが異なっている。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｃ）は、第１実施形態に係る半導体装置の概略構成のその他の例を示す断面図、図１（ｄ）は、第１実施形態に係る半導体装置の半導体突出部２の上下方向に沿ったチャネル領域のポテンシャルを示す図である。
【図２】図２（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図１４（ｂ）は、第４実施形態に係る半導体装置の概略構成を示す断面図、図１４（ｃ）は、第４実施形態に係る半導体装置の概略構成のその他の例を示す断面図である。
【図１５】図１５（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１５（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１６（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１７（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１８（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１９（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０】図２０（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図２０（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１】図２１（ａ）は、第６実施形態に係る半導体装置の概略構成を示す平面図、図２１（ｂ）は、第６実施形態に係る半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る半導体装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｃ）は、第１実施形態に係る半導体装置の概略構成のその他の例を示す断面図、図１（ｄ）は、第１実施形態に係る半導体装置の半導体突出部２の上下方向に沿ったチャネル領域のポテンシャルを示す図である。なお、図１（ｂ）および図１（ｃ）は、図１（ａ）のＡ−Ａ線で切断した。
図１（ａ）〜図１（ｃ）において、半導体基板１上には半導体突出部２が形成されている。なお、半導体基板１および半導体突出部２の材料は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮおよびＺｎＳｅなどから選択することができる。また、半導体基板１と半導体突出部２は材料が互いに同一であってもよいし、互いに異なっていてもよい。半導体突出部２の形状は、円柱状であってもよいし、角柱状であってもよい。あるいはフィン状であってもよい。
【００１０】
なお、半導体突出部２の形状を円柱とした場合、半導体突出部２に角が形成されないようにでき、電界集中を防止することが可能となることから、トランジスタのオフ電流を低減することができる。
【００１１】
また、半導体突出部２の上下方向にはソース層５およびドレイン層６が形成されている。この時、ソース層５を半導体基板１側に形成し、ドレイン層６を半導体突出部２の頂上面側に形成するようにしてもよいし、ドレイン層６を半導体基板１側に形成し、ソース層５を半導体突出部２の頂上面側に形成するようにしてもよい。
【００１２】
また、図１（ｂ）に示すように、例えば、ソース層５を半導体基板１側に形成した場合、半導体突出部２の底面側の一部にソース層５がかかるようにしてもよいし、図１（ｃ）に示すように、半導体突出部２の底面側の全体にソース層５´がかかるようにしてもよい。なお、半導体突出部２の底面側の一部にソース層５がかかるようにした場合、半導体突出部２がソース層５にて半導体基板１と電気的に分離されないようにすることができ、基板バイアス効果を及ぼすことができる。
【００１３】
また、半導体突出部２の側面にはゲート絶縁膜４を介してゲート電極７、８が形成されている。ここで、ゲート電極７はソース層５側に配置し、ゲート電極８はドレイン層６側に配置されている。なお、半導体突出部２の形状が円柱状または角柱状の場合、半導体突出部２の周囲を取り囲むようにゲート電極７、８を形成するようにしてもよい。また、半導体突出部２の形状がフィン状の場合、半導体突出部２を両側から挟み込むようにゲート電極７、８を形成するようにしてもよい。また、ゲート電極７、８の材料は、ゲート電極７、８の仕事関数が互いに異なるように選択することができる。
【００１４】
そして、ソース層５とドレイン層６の間において、半導体突出部２の側面にはチャネル領域３が設けられている。ここで、図１（ｄ）に示すように、チャネル領域３は、ソース層５およびドレイン層６と半導体突出部２との間に形成される空乏層以外の領域において、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。この時、ソース層５ではドレイン層６側に比べてポテンシャルの高さが高くなるようにすることができる。なお、ソース層５ではドレイン層６側に比べてポテンシャルの高さが高くなるようにするために、ゲート電極７は、ゲート電極８に比べて仕事関数を高くすることができる。
【００１５】
例えば、ゲート電極７の材料は、例えば、Ｗ、ゲート電極８の材料は、例えば、Ａｌを用いることができる。あるいは、ゲート電極７の材料は、例えば、ＴａＮ、ＲｕおよびＴｉＡｌＮなどから選択するようにしてもよいし、ゲート電極８の材料は、例えば、ＨｆＮ、ＮｉＳｉ、Ｍｏ、ＴｉＮなどから選択するようにしてもよい。また、ゲート電極７、８の材料として、ｎ型多結晶シリコンとｐ型多結晶シリコンとを組み合わせて用いるようにしてもよいし、ｎ型多結晶シリコンまたはｐ型多結晶シリコンの不純物濃度を変化させた構成を用いるようにしてもよい。また、ゲート絶縁膜４の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。
【００１６】
また、チャネル領域３の不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域３の不純物濃度を低減し、チャネル領域３を完全空乏化することが好ましい。
【００１７】
ここで、半導体突出部２の上下方向にソース層５およびドレイン層６を形成し、半導体突出部２を取り囲むようにゲート電極７、８を配置することにより、半導体基板１側でパンチスルーが起きるのを防止しつつ、チャネル領域３のポテンシャル制御性を向上させることができ、短チャネル効果低減と電流駆動力増大の両立を図ることができる。
【００１８】
また、ソース層５ではドレイン層６側に比べてポテンシャルの高さを高くすることにより、短チャネル効果を抑制しつつ、実効的なゲート長を短くすることが可能となり、オフリーク電流の増大を抑制しつつ、電流駆動力増大を図ることが可能となる。
【００１９】
なお、上述した実施形態では、ドレイン層６側とソース層５側とでチャネル領域３のポテンシャルの高さを異ならせるために、ゲート電極７、８の仕事関数を互いに異ならせる方法について説明したが、ドレイン層６側とソース層５側とでゲート絶縁膜４の実効膜厚を互いに異ならせるようにしてもよい。この場合、ゲート電極７、８の仕事関数は互いに異なっていてもよいし、互いに同一であってもよい。また、ドレイン層６側とソース層５側とでゲート絶縁膜４の実効膜厚を異ならせる方法としては、ゲート絶縁膜４の膜厚を互いに異ならせるようにしてもよいし、ゲート絶縁膜４の材料を互いに異ならせるようにしてもよい。
【００２０】
（第２実施形態）
図２（ａ）〜図８（ａ）は、第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、図２（ｂ）〜図８（ｂ）は、図２（ａ）〜図８（ａ）のＡ−Ａ線でそれぞれ切断した。
【００２１】
図２（ａ）および図２（ｂ）において、ＣＶＤなどの方法にて半導体基板１上の全面にキャップ絶縁膜Ｍ１を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、半導体基板１上のキャップ絶縁膜Ｍ１を円盤状にパターニングする。なお、キャップ絶縁膜Ｍ１の材料は、例えば、ＳｉＯ２またはＳｉＮを用いることができる。そして、キャップ絶縁膜Ｍ１をマスクとして半導体基板１の表面をエッチングすることにより、半導体基板１上に半導体突出部２を形成する。
【００２２】
次に、図３（ａ）および図３（ｂ）に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、半導体突出部２の側面にゲート絶縁膜４を形成する。
【００２３】
次に、図４（ａ）および図４（ｂ）に示すように、半導体基板１および半導体突出部２にイオン注入Ｐ１を行うことにより、半導体基板１側の半導体突出部２の周囲にソース層５を形成するとともに、半導体突出部２の頂上面側にドレイン層６を形成する。なお、イオン注入Ｐ１の注入エネルギーは、半導体突出部２を貫通しないように設定することができる。また、イオン注入Ｐ１後に半導体突出部２の熱処理を行うことにより、半導体突出部２の周囲に形成されたソース層５を半導体突出部２の中心方向に張り出させるようにしてもよい。
【００２４】
次に、図５（ａ）および図５（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、半導体突出部２が埋め込まれるようにゲート電極７を半導体基板１上に形成する。そして、ＣＭＰなどの方法にてキャップ絶縁膜Ｍ１が露出するまでゲート電極７を平坦化する。この時、キャップ絶縁膜Ｍ１はＣＭＰのストッパ膜として用いることができる。
【００２５】
次に、図６（ａ）および図６（ｂ）に示すように、ゲート電極７のエッチバックを行うことにより、ゲート電極７の上部を除去し、半導体突出部２の上部のゲート絶縁膜４を露出させる。
【００２６】
次に、図７（ａ）および図７（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、半導体突出部２の上部が埋め込まれるようにゲート電極８をゲート電極７上に形成する。そして、ＣＭＰなどの方法にてキャップ絶縁膜Ｍ１が露出するまでゲート電極８を平坦化する。この時、キャップ絶縁膜Ｍ１はＣＭＰのストッパ膜として用いることができる。
【００２７】
次に、図８（ａ）および図８（ｂ）に示すように、ゲート電極８のエッチバックを行うことにより、ゲート電極８の上部を除去し、ドレイン層６の側面のゲート絶縁膜４を露出させる。
【００２８】
ここで、半導体突出部２の上下方向にソース層５およびドレイン層６を形成することにより、ゲート電極７上にゲート電極８を積層することでドレイン層６側とソース層５側とでチャネル領域３のポテンシャルの高さを異ならせることができる。このため、ゲート電極７、８のマスク加工工程の増大を抑制しつつ、ＤＷＦ（Ｄｏｕｂｌｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）型トランジスタを製造することができる。
【００２９】
（第３実施形態）
図９（ａ）〜図１３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）〜図１３（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。なお、図９（ｂ）〜図１３（ｂ）は、図９（ａ）〜図１３（ａ）のＡ−Ａ線でそれぞれ切断した。
【００３０】
図９（ａ）および図９（ｂ）において、図３の工程後、ＣＶＤなどの方法を用いることにより、半導体突出部２が埋め込まれるようにゲート電極７を半導体基板１上に形成する。
【００３１】
次に、図１０（ａ）および図１０（ｂ）に示すように、ゲート電極７のエッチバックを行うことにより、半導体突出部２の下部の側面にゲート電極７を残したまま、それ以外のゲート電極７を除去し、半導体突出部２の上部のゲート絶縁膜４を露出させる。
【００３２】
次に、図１１（ａ）および図１１（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、半導体突出部２の上部およびゲート電極７が埋め込まれるようにゲート電極８を半導体基板１上に形成する。
【００３３】
次に、図１２（ａ）および図１２（ｂ）に示すように、ゲート電極８のエッチバックを行うことにより、半導体突出部２の上部の側面にゲート電極８を残したまま、それ以外のゲート電極８を除去し、半導体突出部２の上部のゲート絶縁膜４を露出させる。
【００３４】
次に、図１３（ａ）および図１３（ｂ）に示すように、半導体基板１および半導体突出部２にイオン注入Ｐ２を行うことにより、半導体基板１側の半導体突出部２の周囲にソース層５を形成するとともに、半導体突出部２の頂上面側にドレイン層６を形成する。
【００３５】
（第４実施形態）
図１４（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図１４（ｂ）は、第４実施形態に係る半導体装置の概略構成を示す断面図、図１４（ｃ）は、第４実施形態に係る半導体装置の概略構成のその他の例を示す断面図である。なお、図１４（ｂ）および図１４（ｃ）は、図１４（ａ）のＡ−Ａ線で切断した。
【００３６】
図１４（ａ）〜図１４（ｃ）において、この半導体装置では、図１（ｂ）および図１（ｃ）の半導体突出部２の代わりに半導体突出部２ａ、２ｂが設けられている。そして、半導体突出部２ａは半導体基板１上に形成され、半導体突出部２ｂは半導体突出部２ａ上に形成されている。ここで、半導体突出部２ａ、２ｂは、バンドギャップが互いに異なるように構成することができる。半導体突出部２ａ、２ｂの材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓＰ、ＧａＰ、ＧａＮおよびＺｎＳｅなどから選択することができる。この時、半導体突出部２ａ、２ｂのバンドギャップが互いに異なるように構成するために、半導体突出部２ａ、２ｂの材料を互いに異ならせるようにしてもよいし、半導体突出部２ａ、２ｂの構造を互いに異ならせるようにしてもよい。半導体突出部２ａ、２ｂの構造としては、例えば、単結晶、多結晶およびアモルファルを挙げることができる。
【００３７】
そして、半導体突出部２ａ、２ｂの側面にはチャネル領域３ａ、３ｂがそれぞれ設けられている。この時、チャネル領域３ａではチャネル領域３ｂに比べてポテンシャルの高さが高くなるようにすることができる。なお、チャネル領域３ａではチャネル領域３ｂに比べてポテンシャルの高さが高くなるようにするために、半導体突出部２ａは、半導体突出部２ｂに比べてバンドギャップを広くすることができる。
【００３８】
ここで、半導体突出部２ａ、２ｂは、バンドギャップが互いに異なるように構成することにより、短チャネル効果を抑制しつつ、実効的なゲート長を短くすることが可能となり、オフリーク電流の増大を抑制しつつ、電流駆動力増大を図ることが可能となる。
【００３９】
（第５実施形態）
図１５（ａ）〜図２０（ａ）は、第５実施形態に係る半導体装置の製造方法を示す平面図、図１５（ｂ）〜図２０（ｂ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１５（ｂ）〜図２０（ｂ）は、図１５（ａ）〜図２０（ａ）のＡ−Ａ線でそれぞれ切断した。
【００４０】
図１５（ａ）および図１５（ｂ）において、ＣＶＤまたは熱酸化などの方法を用いることにより、半導体基板１上に絶縁膜９を形成する。そして、ＣＶＤなどの方法を用いることにより、半導体基板１上にゲート電極７を形成する。
【００４１】
次に、図１６（ａ）および図１６（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、ゲート電極７上にゲート電極８を形成する。
【００４２】
次に、図１７（ａ）および図１７（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、ゲート電極８上に絶縁膜１０を形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、絶縁膜９、１０およびゲート電極７、８に開口部Ｋ１を形成し、開口部Ｋ１を通して半導体基板１の表面を露出させる。
【００４３】
次に、図１８（ａ）および図１８（ｂ）に示すように、ＣＶＤまたは熱酸化などの方法を用いることにより、ゲート電極７、８の側面にゲート絶縁膜４を形成する。
【００４４】
次に、図１９（ａ）および図１９（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、開口部Ｋ１内に半導体突出部１１を埋め込み、半導体基板１上に半導体突出部１１を形成する。なお、半導体突出部１１は、例えば、アモルファス半導体を用いることができる。
【００４５】
次に、図２０（ａ）および図２０（ｂ）に示すように、半導体突出部１１の熱処理を行うことにより、半導体突出部１１の構造を変化させ、半導体突出部２ａ、２ｂを半導体基板１上に形成する。なお、半導体突出部２ａは単結晶半導体、半導体突出部２ｂは多結晶半導体を用いることができる。
【００４６】
ここで、半導体突出部２ａ、２ｂの上下方向にソース層５およびドレイン層６を形成することにより、半導体突出部２ａ上に半導体突出部２ｂを積層することでチャネル領域３ａ、３ｂのポテンシャルの高さを互いに異ならせることができる。このため、半導体突出部２ａ、２ｂのマスク加工工程の増大を抑制しつつ、ＤＷＦ（Ｄｏｕｂｌｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）型トランジスタを製造することができる。
【００４７】
（第６実施形態）
図２１（ａ）は、第６実施形態に係る半導体装置の概略構成を示す平面図、図２１（ｂ）は、第４実施形態に係る半導体装置の概略構成を示す断面図である。なお、図２１（ｂ）は、図２１（ａ）のＡ−Ａ線で切断した。
図２１（ａ）および図２１（ｂ）において、半導体突出部２の側壁にはゲート絶縁膜４を介してゲート電極Ｇ１〜Ｇ４が形成されている。ここで、ゲート電極Ｇ１〜Ｇ４は、層間絶縁膜Ｈ１〜Ｈ４を介して順次積層されている。この時、各ゲート電極Ｇ１〜Ｇ４は、図１（ｂ）のゲート電極７、８にて構成することができる。
【００４８】
なお、半導体突出部２には、各層間絶縁膜Ｈ１〜Ｈ３の高さ方向に位置に対応して拡散層Ｆ１〜Ｆ３が形成されている。なお、拡散層Ｆ１〜Ｆ３を半導体突出部２に形成しないようにしてもよい。
【００４９】
ここで、半導体突出部２の上下方向にソース層５およびドレイン層６を形成することにより、ゲート電極Ｇ１〜Ｇ４を積層することで複数のトランジスタを１個分の半導体突出部２に形成することが可能となる。このため、レイアウト面積の増大を抑制しつつ、複数のトランジスタを集積化することが可能となるとともに、短チャネル効果低減と電流駆動力増大の両立を図ることができる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  半導体基板、２、２ａ、２ｂ、１１  半導体突出部、３、３ａ、３ｂ  チャネル領域、４  ゲート絶縁膜、５、５´  ソース層、６  ドレイン層、７、８、Ｇ１〜Ｇ４  ゲート電極、Ｍ１  キャップ絶縁膜、９、１０  絶縁膜、Ｋ１  開口部、Ｈ１〜Ｈ４  層間絶縁膜、Ｆ１〜Ｆ３  拡散層
【図１】
2013021274.tif 000003
【図２】
2013021274.tif 000004
【図３】
2013021274.tif 000005
【図４】
2013021274.tif 000006
【図５】
2013021274.tif 000007
【図６】
2013021274.tif 000008
【図７】
2013021274.tif 000009
【図８】
2013021274.tif 000010
【図９】
2013021274.tif 000011
【図１０】
2013021274.tif 000012
【図１１】
2013021274.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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