(57)【要約】【課題】複数個のＳＤＲＡＭを有するメモリを備えた電子回路基板において、設計の難易度を低減させると共に信号品質を向上させる。【解決手段】電子回路基板１０は、Ｎ個（Ｎは３以上の整数）のＳＤＲＡＭ（例えばＭ０〜Ｍ７）を片面に有するメモリ１２と、メモリ１２を制御するメモリコントローラ１１とを備え、Ｎ個のＳＤＲＡＭに対してＬ（ＬはＮより小さい２以上の整数）系統の差動クロック信号（例えば２つのＣＬＫ１，ＣＬＫ２）を入力するように、Ｎ個のＳＤＲＡＭをＦｌｙ−ｂｙ構造で配線する。メモリコントローラ１１は、ライトレベリング手法により決定したＮ個のＳＤＲＡＭのそれぞれの遅延量に基づき、Ｌ系統の差動クロック信号を使用してＮ個のＳＤＲＡＭを制御する。【選択図】図５
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【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは３以上の整数）のＳＤＲＡＭを片面に有するメモリと、該メモリを制御するメモリコントローラとを備えた電子回路基板であって、
前記Ｎ個のＳＤＲＡＭに対してＬ（ＬはＮより小さい２以上の整数）系統の差動クロック信号を入力するように、前記Ｎ個のＳＤＲＡＭをＦｌｙ−ｂｙ構造で配線し、
前記メモリコントローラは、ライトレベリング手法により決定した前記Ｎ個のＳＤＲＡＭのそれぞれの遅延量に基づき、前記Ｌ系統の差動クロック信号を使用して前記Ｎ個のＳＤＲＡＭを制御することを特徴とする電子回路基板。
【請求項２】
ＫをＬより小さい１以上の整数の集合として、第（Ｌ−Ｋ）番目の差動クロック入力端子から第（Ｌ−Ｋ）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ）番目のＳＤＲＡＭ群と、第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から第（Ｌ−Ｋ＋１）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群とについて、
前記第（Ｌ−Ｋ）番目のＳＤＲＡＭ群における前記第（Ｌ−Ｋ）番目の差動クロック入力端子から最も長い配線長をもつＳＤＲＡＭを経由して、前記第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群の前記第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から最も短い配線長をもつＳＤＲＡＭに至るまで、仮想的に配線した場合の仮想配線長と、前記第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から前記最も短い配線長をもつＳＤＲＡＭへの配線長と、を同じ長さにしたことを特徴とする請求項１に記載の電子回路基板。
【請求項３】
ＬはＮの約数であり、
前記Ｌ系統の差動クロック信号のそれぞれは、Ｎ／Ｌ個のＳＤＲＡＭ群毎に入力するように配線されていることを特徴とする請求項１又は２に記載の電子回路基板。
【請求項４】
前記Ｎ個のＳＤＲＡＭは、前記電子回路基板の片面に直接搭載されていることを特徴とする請求項１〜３のいずれか１項に記載の電子回路基板。
【請求項５】
前記Ｎ個のＳＤＲＡＭは、前記電子回路基板にソケットを介して搭載された基板の片面に搭載されていることを特徴とする請求項１〜３のいずれか１項に記載の電子回路基板。
【請求項６】
前記ＳＤＲＡＭは、ＤＤＲ３  ＳＤＲＡＭであることを特徴とする請求項１〜５のいずれか１項に記載の電子回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のＳＤＲＡＭを有するメモリを備えた電子回路基板に関する。
【背景技術】
【０００２】
ＤＤＲ３  ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）は、半導体集積回路で構成されるＤＲＡＭの規格の一種であり、パーソナルコンピュータ（ＰＣ）や複合機等の画像形成装置など、各種電子機器の主記憶装置などとして用いられる。
【０００３】
また、特許文献１には、読出しデータと読出しクロックの位相差を一定に保つようにした、標準ＳＤＲＡＭのメモリ制御回路が記載されている。このメモリ制御回路では、データバスのドライバとレシーバが分離して配置され、データバスは、データバスのドライバからレシーバまで接続され、データバスにＳＤＲＡＭのメモリモジュールが接続され、クロック信号線は、データバスと信号伝搬遅延時間が等しくなるように各ＳＤＲＡＭに接続され、メモリ制御回路のレシーバの読み出しデータ取り込み用の同期信号として動作するように構成されている。
【０００４】
特許文献２には、異なる周波数でも外部の変更を最小限で最適位置に調整することが可能なメモリ制御集積回路が記載されている。このメモリ制御集積回路は、上位装置からの信号と入力クロックを入力しＳＤＲＡＭを制御するメモリ制御集積回路であって、メモリ制御部とＰＬＬ（Phase-locked loop）とクロック分配部を有し、メモリ制御部はＳＤＲＡＭを制御する信号を出力し、ＰＬＬは入力クロックとフィードバッククロックを入力し、入力クロックとフィードバッククロックに同期したクロックをクロック分配部へ供給し、クロック分配部がＳＤＲＡＭに供給するＳＤＲＡＭクロックとＰＬＬの入力となるフィードバッククロックとＳＤＲＡＭからのデータをラッチするためのリードクロックを出力するように構成した回路が記載されている。
【０００５】
特許文献３には、他機器に対して妨害電波を発生する可能性がなく、メモリ制御信号やクロック信号の波形を減衰させない安定したメモリ制御回路が記載されている。このメモリ制御回路は、メモリを制御するメモリコントローラと、メモリアドレスバス及びメモリ制御信号を駆動する駆動電流可変ドライバと、メモリをモジュール化したＤＩＭＭと、ＤＩＭＭの搭載容量を検出するＤＩＭＭ検出回路と、ドライバーの駆動能力を設定する駆動電流設定回路とＣＰＵから構成し、搭載されるメモリの容量に対応して、ドライバーの駆動能力を自動調整することにより、クロックやアドレスバス、メモリ制御等の信号波形を好適にし、安定した回路動作を実現している。
【０００６】
特許文献４には、クロック信号に同期して動作するメモリにおけるクロック信号と制御信号との位相差を精度よく算出することが可能な半導体装置が記載されている。この半導体装置は、クロック信号に同期して動作し、制御信号の立ち上がりでクロック信号をサンプリングするサンプリング回路を有するメモリを制御する半導体装置であって、制御信号を所定の範囲内で遅延して出力する遅延手段と、遅延手段に制御信号の遅延量を変更させながら得られたサンプリング回路からのサンプリング結果に基づいて、サンプリング回路のセットアップ時間又はホールド時間を満足しないことによって生じるサンプリング結果の不定の範囲を抽出する抽出手段と、抽出手段によって抽出された不定の範囲に基づいてクロック信号と制御信号との位相差を求め、制御信号の遅延量を調整する調整手段とを備えている。
【０００７】
また、ＤＤＲ３  ＳＤＲＡＭのモジュール規格として、非特許文献１には、ＪＥＤＥＣ半導体技術協会により定められたUnbuffered Double Data Rate Synchronous DRAM Dual In-Line Small Outline Memory Modules（ＤＤＲ３  ＳＤＲＡＭ  ＳＯ−ＤＩＭＭｓ）の設計仕様が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１９４５９４号公報
【特許文献２】特開２００１−１６００００号公報
【特許文献３】特開２００４−４６５０２号公報
【特許文献４】特開２０１１−２５３５０１号公報
【非特許文献】
【０００９】
【非特許文献１】“PC3-6400/PC3-8500/PC3-10600/PC3-12800/PC3-14900/PC3-17000 DDR3 Unbuffered SO-DIMM Reference Design Specification”，Revision 2.0，JEDEC Standard No. 21C，Page 4.20.18-1，December 2010
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ＰＣ用マザーボードを始めとする電子回路基板には、メインメモリが搭載されている。その中でもノートＰＣのように実装面積の制限が厳しいものや、組み込み機器用にメモリ容量が固定であるものについては、貫通基板上でＳＤＲＡＭを直接実装すること、つまりオンボードにてＳＤＲＡＭを複数有するメインメモリを実装することがある。
【００１１】
しかしながら、使用するプラットフォームによっては、ＤＩＭＭのサポートのみで、オンボードの設計仕様を公開していない場合もある。その際、ＪＥＤＥＣ半導体技術協会の仕様に準拠してオンボード設計を行うことが一般的であるが、当該仕様はＤＩＭＭそのものの設計仕様（配線長やパターンの引き方等）を定めたものであり、実装対象である貫通基板の制約から、そのＪＥＤＥＣの仕様を直接採用することが困難になり、設計が困難となる場合が多い。
【００１２】
また、オンボードにてメインメモリが実装される場合に限らず、複数個のＳＤＲＡＭが片面に搭載されたＤＩＭＭの基板がソケットを介して搭載された電子回路基板であっても、ＳＤＲＡＭへのスタブ長を短く且つＳＤＲＡＭの設置密度を高く設計することは難しく、そのため信号品質も決して良いとは言えない。
【００１３】
また、複数のＳＤＲＡＭを搭載した片面基板に対するこのような問題は、非特許文献１に記載の技術に限らず、特許文献１〜４に記載の技術でも同様に生じ得る。実際、これらの技術では、片面基板として構成したモジュールでは、単一のＤＩＭＭに対して１系統のクロック信号が入力されている。よって、クロック信号がＤＩＭＭ内の全てのＳＤＲＡＭに使用されるため負荷が大きくなって信号品質が悪くなると共に、全てのＳＤＲＡＭに繋ぐ際にクロック信号線の配線ができるだけ最短距離に近づくように調整する必要があるが、そのような調整は難しく、また最短距離となったとしてもスタブの距離が長くなってしまうことが多い。また、スタブの距離が長くなってしまった場合にはそれによっても信号品質が悪くなってしまう。
【００１４】
本発明は、上述のような実情に鑑みてなされたものであり、その目的は、複数個のＳＤＲＡＭを有するメモリを備えた電子回路基板において、設計の難易度を低減させると共に信号品質を向上させることにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の技術手段は、Ｎ個（Ｎは３以上の整数）のＳＤＲＡＭを片面に有するメモリと、該メモリを制御するメモリコントローラとを備えた電子回路基板であって、前記Ｎ個のＳＤＲＡＭに対してＬ（ＬはＮより小さい２以上の整数）系統の差動クロック信号を入力するように、前記Ｎ個のＳＤＲＡＭをＦｌｙ−ｂｙ構造で配線し、前記メモリコントローラは、ライトレベリング手法により決定した前記Ｎ個のＳＤＲＡＭのそれぞれの遅延量に基づき、前記Ｌ系統の差動クロック信号を使用して前記Ｎ個のＳＤＲＡＭを制御することを特徴としたものである。
【００１６】
本発明の第２の技術手段は、第１の技術手段において、ＫをＬより小さい１以上の整数の集合として、第（Ｌ−Ｋ）番目の差動クロック入力端子から第（Ｌ−Ｋ）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ）番目のＳＤＲＡＭ群と、第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から第（Ｌ−Ｋ＋１）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群とについて、前記第（Ｌ−Ｋ）番目のＳＤＲＡＭ群における前記第（Ｌ−Ｋ）番目の差動クロック入力端子から最も長い配線長をもつＳＤＲＡＭを経由して、前記第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群の前記第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から最も短い配線長をもつＳＤＲＡＭに至るまで、仮想的に配線した場合の仮想配線長と、前記第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から前記最も短い配線長をもつＳＤＲＡＭへの配線長と、を同じ長さにしたことを特徴としたものである。
【００１７】
本発明の第３の技術手段は、第１又は第２の技術手段において、ＬはＮの約数であり、前記Ｌ系統の差動クロック信号のそれぞれは、Ｎ／Ｌ個のＳＤＲＡＭ群毎に入力するように配線されていることを特徴としたものである。
【００１８】
本発明の第４の技術手段は、第１〜第３のいずれか１の技術手段において、前記Ｎ個のＳＤＲＡＭは、前記電子回路基板の片面に直接搭載されていることを特徴としたものである。
【００１９】
本発明の第５の技術手段は、第１〜第３のいずれか１の技術手段において、前記Ｎ個のＳＤＲＡＭは、前記電子回路基板にソケットを介して搭載された基板の片面に搭載されていることを特徴としたものである。
【００２０】
本発明の第６の技術手段は、第１〜第５のいずれか１の技術手段において、前記ＳＤＲＡＭは、ＤＤＲ３  ＳＤＲＡＭであることを特徴としたものである。
【発明の効果】
【００２１】
本発明によれば、複数個のＳＤＲＡＭを有するメモリを備えた電子回路基板において、クロックを複数系統使用することにより、設計の難易度を低減させると共に信号品質を向上させることが可能になる。
【図面の簡単な説明】
【００２２】
【図１】非特許文献１に記載のＴｙｐｅ  ＢのＤＩＭＭを、８つのＳＤＲＡＭを全て片面にオンボードで搭載するように変更した電子回路基板を示す概略図である。
【図２】非特許文献１に記載のＴｙｐｅ  ＤのＤＩＭＭを、８つのＳＤＲＡＭを全て片面にオンボードで搭載するように変更した電子回路基板を示す概略図である。
【図３】８つのＳＤＲＡＭを全て片側にオンボードで搭載した電子回路基板の例を示す図である。
【図４】図３におけるメモリの詳細な配線例を示す図である。
【図５】本発明に係る電子回路基板の一例であって、８つのＳＤＲＡＭを全て片側にオンボードで搭載した電子回路基板の一例を示す図である。
【図６】図５におけるメモリの詳細な配線例を示す図である。
【図７】図５の電子回路基板におけるＣＰＵ、メモリ、及びメモリコントローラの配置例を示す図である。
【発明を実施するための形態】
【００２３】
本発明に係る電子回路基板は、ＰＣや画像形成装置等の各種電子機器に搭載することが可能な基板である。本発明に係る電子回路基板について、片面に８つのＳＤＲＡＭを搭載した構成を説明する。
【００２４】
まず、このような８つのＳＤＲＡＭが片面に搭載された電子回路基板は、非特許文献１には記載されていないため、非特許文献１に記載の８つのＳＤＲＡＭのチップが両面に搭載されたＴｙｐｅ  ＢとＴｙｐｅＤを片面実装にするように設計変更することで、上記の電子回路基板を構成した場合について、図１及び図２を参照しながら説明する。
【００２５】
図１は、非特許文献１に記載のＴｙｐｅ  ＢのＤＩＭＭを、８つのＳＤＲＡＭを全て片面にオンボードで搭載するように変更した電子回路基板を示す概略図で、図２は、非特許文献１に記載のＴｙｐｅ  ＤのＤＩＭＭを、８つのＳＤＲＡＭを全て片面にオンボードで搭載するように変更した電子回路基板を示す概略図である。
【００２６】
図１に示すように、１ランクで両面実装のＴｙｐｅ  ＢのＤＩＭＭを電子回路基板１００にオンボードで実装する場合には、８つのＳＤＲＡＭ（Ｍ０〜Ｍ７）でなるメモリ１０２を片面に実装し、同面にそのメモリ１０２を制御するメモリコントローラ１０１を実装することになる。この電子回路基板１００では、Ｆｌｙ−ｂｙ構造とするために元の両面にあったＳＤＲＡＭの間を配線を展開するようにして片面に実装することになるが、Ｔｙｐｅ  Ｂと同じく差動クロック信号ＣＬＫ０の信号線を１系統にして、その信号線を８つのＳＤＲＡＭ（Ｍ０〜Ｍ７）の中央に通している。
【００２７】
しかし、例えば符号１０３で示す箇所のように、主信号線の分岐点から各ＳＤＲＡＭのピンまでの分岐部分（スタブ）の距離が長くなり過ぎ、メモリコントローラ１０１側で規定される配線長の仕様を満たさない上に、信号品質が劣化してしまう。なお、Ｔｙｐｅ  Ｂ自体は、両面実装であるため、分岐点からのスタブの距離が基板の厚みと同程度で済むため、スタブの長さが問題になることはない。
【００２８】
また、図２に示すように、２ランクで両面実装のＴｙｐｅ  ＤのＤＩＭＭを電子回路基板１１０にオンボードで実装する場合も図１と同様に、８つのＳＤＲＡＭ（Ｍ０〜Ｍ７）でなるメモリ１１２を片面に実装し、同面にそのメモリ１１２を制御するメモリコントローラ１１１を実装することになる。この電子回路基板１１０では、Ｆｌｙ−ｂｙ構造とするために元の両面にあったＳＤＲＡＭの間を配線を展開するようにして片面に実装することになるが、Ｔｙｐｅ  Ｄと同じく差動クロック信号の信号線を単純に２系統（ＣＬＫ０とＣＬＫ１）にして、その信号線を４つのＳＤＲＡＭ（Ｍ０〜Ｍ３）と４つのＳＤＲＡＭ（Ｍ４〜Ｍ７）のそれぞれに近接させた位置に設けている（但し、図２ではＳＤＲＡＭの中心を信号線が通るように図示している）。
【００２９】
しかし、ＣＬＫ０，ＣＬＫ１と等長で配線する必要があるコマンド／制御系の信号（ＣＭＤ／ＣＴＬ系の信号）は、４つのＳＤＲＡＭ（Ｍ０〜Ｍ３）と４つのＳＤＲＡＭ（Ｍ４〜Ｍ７）との間の中間を通す必要が生じる。よって、例えば符号１１３で示す箇所のように、コマンド／制御系の信号ＣＭＤ／ＣＴＬの主信号線の分岐点から各ＳＤＲＡＭのピンまでのスタブの距離が長くなり過ぎ、メモリコントローラ１１１側で規定される配線長の仕様を満たさない上に、信号品質が劣化してしまう。なお、Ｔｙｐｅ  Ｄ自体は、両面実装であるため、分岐点からのスタブの距離が基板の厚みと同程度で済むため、スタブの長さが問題になることはない。
【００３０】
次に、図３及び図４を参照しながら、他の配線例を説明する。図３は、８つのＳＤＲＡＭを全て片側にオンボードで搭載した電子回路基板の例を示す図で、図４は、図３におけるメモリの詳細な配線例を示す図である。
【００３１】
図３で示す電子回路基板１２０は、２ランク、両面実装、合計１６チップのＴｙｐｅ  Ｆの配線を参照して、メモリ１２２を、１ランク且つ片面実装で８つのＳＤＲＡＭ（チップ）を順に結ぶ構成としている。メモリ１２２は、電子回路基板１２０にオンボードで実装されており、仮想のＳＯ−ＤＩＭＭと言える。
【００３２】
メモリコントローラ１２１は、メモリ１２２を制御するコントローラであり、メモリ１２２と同面に実装されている。また、メモリコントローラ１２１からは、クロック信号ＣＬＫ０の信号線とコマンド／制御系の信号ＣＭＤ／ＣＴＬの信号線とが、８つのチップがチップＭ３，Ｍ０，Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ５の順番に繋がれるようにＦｌｙ−ｂｙ構造で配線されている。その他、図示しないが、メモリコントローラ１１からは、メモリ１２２における８つのチップＭ０〜Ｍ７のそれぞれに対してデータ線も接続されている。なお、このような配線（Ｆｌｙ−ｂｙ配線）は、波形品質向上手法として用いられる配線であって、ＤＤＲ３の配線の特徴でもあり、非特許文献１に記載の仕様上、ＣＳ（チップセレクト）が１系統に対してクロック信号も１系統にて配線／制御を行っている。
【００３３】
メモリ１２２におけるクロック信号の信号線について、図４を参照しながら細部を説明する。メモリ１２２は、クロック信号として差動クロック信号ＣＫ３，ＣＫ３＃を入力するための入力端子１２３ａ，１２３ｂを有する。そして、それらの入力端子１２３ａ，１２３ｂに繋がった信号線は、８つのチップがＭ３，Ｍ０，Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ５の順番にＦｌｙ−ｂｙ構造で配線されている。
【００３４】
また、入力端子１２３ａ，１２３ｂの近くの信号線の間にコンデンサ１２６を設けると共に、信号線の末端には抵抗１２７ａ，１２７ｂとコンデンサ１２８を設け、クロック信号ＣＫ３とクロック信号ＣＫ３＃との電位差を保っている。なお、抵抗１２７ａ，１２７ｂは、信号線を電子回路基板１２０の基板層の中層に配し、その中層からコンデンサ１２８に信号線を接続するために表層に出した場合に生じる抵抗である。そして、図４では、２つの信号線から各ＳＤＲＡＭのチップへのスタブに相当する部分を強調して図示しているが、このような配線方法ではスタブが極端に短くなるように配線することは可能である。
【００３５】
次に、図５及び図６を参照しながら、本発明に係る電子回路基板の配線例を説明する。図５は、本発明に係る電子回路基板の一例であって、８つのＳＤＲＡＭを全て片側にオンボードで搭載した電子回路基板の一例を示す図である。また、図６は、図５におけるメモリの詳細な配線例を示す図である。
【００３６】
本発明に係る電子回路基板１０は、Ｎ個のＳＤＲＡＭを有するメモリ１２とメモリコントローラ１１とを備える。ここで、Ｎは３以上の整数であり、４以上であることが一般的である。図５や図６の例では、メモリ１２は８つのＳＤＲＡＭ（ＳＤＲＡＭのチップＭ０〜Ｍ７）を備える。
【００３７】
さらに、本発明に係る電子回路基板１０は、Ｎ個のＳＤＲＡＭに対してＬ系統の差動クロック信号を入力するように、Ｎ個のＳＤＲＡＭをＦｌｙ−ｂｙ構造で配線する。つまり、ディジーチェーンでＮ個のＳＤＲＡＭを数珠繋ぎにつないで配線する。ここで、ＬはＮより小さい２以上の整数とし、図６の例では差動クロック信号ＣＫ３，ＣＫ３＃と差動クロック信号ＣＫ４，ＣＫ４＃との２系統の差動クロック信号を入力するように配線される。
【００３８】
また、メモリコントローラ１１は、メモリ１２を制御するコントローラであり、ライトレベリング手法により決定したＮ個のＳＤＲＡＭのそれぞれの遅延量に基づき、Ｌ系統の差動クロック信号を使用してＮ個のＳＤＲＡＭを制御する。差動クロック信号ＣＫ，ＣＫ＃は、ＤＤＲ３  ＳＤＲＡＭが動作する基準となるタイミング決定を行うための信号であり、各ＳＤＲＡＭは、ＣＫの上がりエッジとＣＫ＃の下がりエッジの交点を基準にコマンドやアドレス（読み出し／書き込み）を受け取り、ＣＫとＣＫ＃の交点を基準にデータの入出力を行う。このとき、決定した遅延量に基づきコマンド／制御系の信号をずらしておけばよい。また、遅延量の決定は、電源が供給された段階で毎回行うなどすればよい。
【００３９】
なお、ＳＤＲＡＭがＤＤＲ３  ＳＤＲＡＭであることを前提として説明するが、これに限らず、Ｎ個のＳＤＲＡＭをＦｌｙ−ｂｙ構造で配線されており、且つライトレベリング手法により決定したＮ個のＳＤＲＡＭのそれぞれの遅延量に基づき、Ｌ系統の差動クロック信号を使用してＮ個のＳＤＲＡＭを制御できるものであればよい。例えば、現在規格を策定中のＤＤＲ４  ＳＤＲＡＭもこのような制御が可能なように規格化されるのであれば、適用することができる。
【００４０】
図５をさらに参照しながら、電子回路基板１０の構成について説明する。図５の電子回路基板１０は、図３の電子回路基板１２０の配線と同様に、メモリ１２を、１ランク且つ片面実装で８つのＳＤＲＡＭ（ＳＤＲＡＭのチップ）を順に結ぶ構成としている。メモリ１２は、電子回路基板１０にオンボードで実装されており、仮想のＳＯ−ＤＩＭＭと言える。このように、ＳＤＲＡＭは、電子回路基板１０の片面に直接搭載されることが好ましい。なお、ＳＤＲＡＭの記憶容量としては、２Ｇｂｉｔや４Ｇｂｉｔなどが挙げられるがこれに限ったものではない。
【００４１】
メモリコントローラ１１は、メモリ１２と同面に実装されている。また、メモリコントローラ１１からは、コマンド／制御系の信号ＣＭＤ／ＣＴＬの信号線が、８つのチップがチップＭ３，Ｍ０，Ｍ１，Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ５の順番に繋がれるようにＦｌｙ−ｂｙ構造で配線されている。また、図示しないが、メモリコントローラ１１からは、メモリ１２における８つのチップＭ０〜Ｍ７のそれぞれに対してデータ線も接続されている。ここまでの構成については、電子回路基板１０と電子回路基板１２０とは同じである。
【００４２】
しかし、電子回路基板１０は、電子回路基板１２０とクロック信号の信号線の配線方法について異なっている。具体的に説明すると、メモリコントローラ１１からは、クロック信号ＣＬＫ０の信号線が、４つのチップがチップＭ３，Ｍ０，Ｍ１，Ｍ２の順番に繋がれるようにＦｌｙ−ｂｙ構造で配線されている。さらに、メモリコントローラ１１からは、クロック信号ＣＬＫ１の信号線が、残りの４つのチップがチップＭ４，Ｍ６，Ｍ７，Ｍ５の順番に繋がれるようにＦｌｙ−ｂｙ構造で配線されている。
【００４３】
本発明においても、クロック信号の信号線やコマンド／制御系の信号の信号線で採用するＦｌｙ−ｂｙ構造は、具体的には、各チップをデイジーチェーンでつなぐことで最短距離配線を実現し、品質向上を図るものである。
【００４４】
但し、このままでは信号のタイミングにズレが発生してしまうため「ライトレベリング」と呼ばれる手法により、クロック信号に対するコマンド／制御系の信号等の遅延量を決定し、出力タイミングを調整することでこの問題を解決している。このように、電子回路基板１０では、電子回路基板１２０と同様にＤＤＲ３の配線の特徴であるＦｌｙ−ｂｙ配線を採用するものの、ＣＳが１系統に対してクロック信号を２系統で配線し、そのＣＳ１系統の制御を行っている。
【００４５】
この制御に関し、メモリ１２のＢＩＯＳ（Basic Input/Output System）内に、各ＳＤＲＡＭの動作タイミング等の各種情報を示すＳＰＤ（Serial Presence Detect）データを埋め込み、メモリコントローラ１１が、起動時にＢＩＯＳからそれを展開するように構成しておけば、各ＳＤＲＡＭの動作を制御できる。なお、メモリコントローラ１１内のＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）にＳＰＤデータを格納しておき、そこから読み込むことも可能に構成してもよい。その場合、ユーザ操作によるコンフィグレーション設定にて動作タイミング等を選択することが可能になる。
【００４６】
メモリ１２におけるクロック信号の信号線について、図６を参照しながら細部を説明する。メモリ１２は、クロック信号として差動クロック信号ＣＫ３，ＣＫ３＃を入力するための入力端子１３ａ，１３ｂを有する。そして、それらの入力端子１３ａ，１３ｂに繋がった信号線は、４つのチップがチップＭ３，Ｍ０，Ｍ１，Ｍ２の順番にＦｌｙ−ｂｙ構造で配線されている。また、入力端子１３ａ，１３ｂの近くの信号線の間にコンデンサ１５を設けると共に、信号線の末端には抵抗１７ａ，１７ｂとコンデンサ１８を設け、クロック信号ＣＫ３とクロック信号ＣＫ３＃との電位差を保っている。
【００４７】
さらに、メモリ１２は、クロック信号として差動クロック信号ＣＫ４，ＣＫ４＃を入力するための入力端子１４ａ，１４ｂを有する。そして、それらの入力端子１４ａ，１４ｂに繋がった信号線は、４つのチップがチップＭ４，Ｍ６，Ｍ７，Ｍ５の順番にＦｌｙ−ｂｙ構造で配線されている。また、入力端子１４ａ，１４ｂの近くの信号線の間にコンデンサ１６を設けると共に、信号線の末端には抵抗１９ａ，１９ｂとコンデンサ２０を設け、クロック信号ＣＫ４とクロック信号ＣＫ４＃との電位差を保っている。
【００４８】
なお、抵抗１７ａ，１７ｂは、信号線を電子回路基板１０の基板層の中層に配し、その中層からコンデンサ１８に信号線を接続するために表層に出した場合に生じる抵抗であり、抵抗１９ａ，１９ｂも中層からコンデンサ２０に信号線を接続するために表層に出した場合に生じる抵抗である。但し、本発明では、クロック信号や他の信号の信号線は中層（つまり基板の層内）に配する必要はなく、表層に配してもよい。
【００４９】
また、図６でも図４と同様、４つの信号線から各ＳＤＲＡＭのチップへのスタブに相当する部分を強調して図示しているが、このような配線方法ではスタブが極端に短くなるように配線し、信号品質を向上させることは可能である。
【００５０】
以上のように、図５で示す電子回路基板１０は、図３の電子回路基板１２０に対して、クロック信号を分断して２系統で配線している。これにより、クロック信号の負荷が８チップから４チップに減少して信号品質が向上し、またクロック信号の信号線の配線長の調整が容易になる（難易度が下がる）。このように、電子回路基板１０によれば、クロックを複数系統使用することにより、オンボード設計の難易度を低減させると共に信号品質を向上させることが可能になる。
【００５１】
ここで、メモリコントローラ１１が、図３の電子回路基板１２０におけるメモリコントローラ１２１と同等のコマンド／制御信号やデータ信号で、チップＭ０〜Ｍ７に対して同じデータの読み書きができるように構成することが好ましい。
【００５２】
そのためには、クロック信号ＣＬＫ１（差動クロック信号ＣＫ４，ＣＫ４＃）の１チップ目（他の信号系統であるコマンド／制御の信号系統から見ると５チップ目）までのクロック信号の信号線の配線長は、仮にクロック信号ＣＬＫ０（差動クロック信号ＣＫ３，ＣＫ３＃）で５チップ目まで配線した場合の配線長と等長にする必要がある。
【００５３】
図６で説明すると、第１番目の差動クロック入力端子１３ａ，１３ｂから第１系統の差動クロック信号ＣＫ３，ＣＫ３＃を入力するように配線した第１番目のＳＤＲＡＭ群（チップＭ０〜Ｍ３）と、第２番目の差動クロック入力端子１４ａ，１４ｂから第２系統の差動クロック信号ＣＫ４，ＣＫ４＃を入力するように配線した第２番目のＳＤＲＡＭ群（チップＭ４〜Ｍ７）とについて、配線長の制限を設ける。
【００５４】
この制限とは、第１番目のＳＤＲＡＭ群（チップＭ０〜Ｍ３）における第１番目の差動クロック入力端子１３ａ，１３ｂから最も長い配線長をもつＳＤＲＡＭ（チップＭ２）を経由して、第２番目のＳＤＲＡＭ群（チップＭ４〜Ｍ７）の第２番目の差動クロック入力端子１４ａ，１４ｂから最も短い配線長をもつＳＤＲＡＭ（チップＭ４）に至るまで、仮想的に配線した場合の仮想配線長（つまりTL0A＋TL0B＋TL1＋TL3＋TL4＋TL5＋TL6＋「TL6の後端とTL9の先端との間を直線で結ぶ配線部分」＋TL9＋TL2-9の長さ）と、第２番目の差動クロック入力端子１４ａ，１４ｂから上記チップＭ４への配線長（つまりTL8A＋TL8B＋TL9＋TL2-9の長さ）と、を同じ長さにする、といったものである。なお、図６では簡略化のため同じ長さになっていないように見えるが、例えば配線部分TL8Bをジグザグにするなどして同じ長さにすればよい。また、上記仮想配線長は、差動クロック信号について仮想的に配線した場合の配線長であり、コマンド／制御信号やデータ信号についての実際の配線で説明すると、入力端子から第１番目のＳＤＲＡＭ群（チップＭ０〜Ｍ３）を経由してＳＤＲＡＭ（チップＭ４）まで配線した長さに相当する。
【００５５】
以上、本発明に係る電子回路基板として、８つのＳＤＲＡＭ（ＳＤＲＡＭのチップ）をオンボードで実装すると共に、４つのチップのそれぞれに対して別々の系統の差動クロック信号（合計２系統の差動クロック信号）を入力するように、８つのチップをＦｌｙ−ｂｙ構造で配線した例を挙げた。
【００５６】
しかしながら、本発明はこの例に限ったものではなく、この例と同様の考え方を適用して次のように構成することができる。すなわち、電子回路基板は、ＫをＬより小さい１以上の整数の集合として、第（Ｌ−Ｋ）番目の差動クロック入力端子から第（Ｌ−Ｋ）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ）番目のＳＤＲＡＭ群と、第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から第（Ｌ−Ｋ＋１）系統の差動クロック信号を入力するように配線した第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群とについて、配線長の制限を設ける。
【００５７】
この制限とは、第（Ｌ−Ｋ）番目のＳＤＲＡＭ群における第（Ｌ−Ｋ）番目の差動クロック入力端子から最も長い配線長をもつＳＤＲＡＭ（最長の配線長をもつＳＤＲＡＭ、以下、末端のＳＤＲＡＭ）を経由して、第（Ｌ−Ｋ＋１）番目のＳＤＲＡＭ群の第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から最も短い配線長をもつＳＤＲＡＭ（最短の配線長をもつＳＤＲＡＭ、以下、先端のＳＤＲＡＭ）に至るまで、仮想的に配線した場合の仮想配線長と、第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から上記先端のＳＤＲＡＭへの配線長と、を同じ長さにする、といったものである。
【００５８】
なお、ここでＮは８に限らず、３以上であればよい。また、図６の例は、Ｌ＝２、Ｋ＝｛１｝である場合の例となる。また、図示しないが、Ｌ＝４（つまり４系統のクロック）、Ｋ＝｛１，２，３｝である場合の制限についても同様であり、この場合には隣り合う３組のＳＤＲＡＭ群同士について、仮想配線長と同じ配線長となるように配線を行えばよい。
【００５９】
つまり、第（Ｌ−Ｋ＋１）番目の差動クロック入力端子から第（Ｌ−Ｋ＋１）系統の差動クロック信号を上記先端のＳＤＲＡＭに入力するように配線しているが、この配線長が、上記の仮想配線長と同じになるように配線し、差動クロック信号の遅延が、従来のＤＩＭＭでのデータの遅延（例えば図３の電子回路基板１２０でのデータの遅延も同様）と合うようにして、メモリコントローラ側の制御を行い易くしている。
【００６０】
また、図６で例示したように、Ｌ系統の差動クロック信号のそれぞれは、Ｎ／Ｌ個のＳＤＲＡＭ群毎に入力するように配線されていることが好ましい。但し、ＬはＮの約数とする。なお、このように、ＳＤＲＡＭ群は同じ数であることが好ましいが、同じ数でなくても同様の考え方で配線長を決めることができる。例えば、Ｎ＝１２で、第１のＳＤＲＡＭ群が４チップからなり、第２のＳＤＲＡＭ群は６チップからなり、第３のＳＤＲＡＭ群も６チップからなるようにメモリを構成してもよい。
【００６１】
次に、図７を参照しながら、電子回路基板における各構成の配置例を挙げる。図７は、図５の電子回路基板におけるＣＰＵ（Central Processing Unit）、メモリ、及びメモリコントローラの配置例を示す図である。
【００６２】
図７に示すように、電子回路基板１０において、メモリ１２とメモリコントローラ１１は、ＣＰＵ２１等のプロセッサと共に実装されるが、この配置としては、ＣＰＵ２１によってメモリコントローラ１１が制御され、メモリコントローラ１１によってメモリ１２が制御されるため、その順番で配置しておくことが、配線長を短くする上で好ましい。このような配置で従来の電子回路基板を構成している場合には、メモリが配置されていた位置に本発明で用いるメモリ１２を搭載するだけでよい。
【００６３】
以上、Ｎ個のＳＤＲＡＭが電子回路基板の片面に直接搭載されていること、つまりＮ個のＳＤＲＡＭが電子回路基板にオンボード実装（無論、片面への実装）することを前提に説明したが、Ｎ個のＳＤＲＡＭは、電子回路基板にソケットを介して搭載された基板の片面に搭載されていてもよい。この基板は片面実装のＤＩＭＭに相当し、この電子回路基板上には、そのＤＩＭＭとそれを制御するメモリコントローラとが設けられていることになる。このような搭載方法を採用した場合でも、クロックを複数系統使用することにより、設計の難易度を低減させると共に信号品質を向上させることは可能である。
【符号の説明】
【００６４】
１０…電子回路基板、１１…メモリコントローラ、１２…メモリ、１３ａ，１３ｂ，１４ａ，１４ｂ…差動クロック入力端子（入力端子）、１５，１６，１８，２０…コンデンサ、１７ａ，１７ｂ，１９ａ，１９ｂ…抵抗、２１…ＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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