(57)【要約】【課題】強誘電体キャパシタの強誘電体膜の還元による劣化を防止することができる半導体装置を提供する。【解決手段】キャパシタ領域とコンタクト領域11bを有するキャパシタ下部電極11aと、キャパシタ下部電極11aの上に形成され、コンタクト領域11bとキャパシタ領域を覆う強誘電体膜12と、キャパシタ領域で前記強誘電体膜12の上に形成されるキャパシタ上部電極13aと、キャパシタ下部電極11a、強誘電体膜12及び前記キャパシタ上部電極13aの上に形成される絶縁膜19と、絶縁膜19及び強誘電体膜12に形成され、キャパシタ下部電極11aのコンタクト領域11bに達し、内周面から前記強誘電体膜12を露出させるホール19aと、ホール19aの中に形成され、キャパシタ下部電極11aに接続される導電性プラグ25aと、を有する。【選択図】図３
2013191664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成される第１絶縁膜と、
前記第１絶縁膜の上に形成され、キャパシタ領域とコンタクト領域を有するキャパシタ下部電極と、
前記キャパシタ下部電極の前記コンタクト領域と前記キャパシタ領域の上に形成される強誘電体膜と、
前記キャパシタ領域で前記強誘電体膜の上に形成されるキャパシタ上部電極と、
前記キャパシタ下部電極、前記強誘電体膜及び前記キャパシタ上部電極の上に形成される第２絶縁膜と、
前記第２絶縁膜及び前記強誘電体膜に形成され、前記キャパシタ下部電極の前記コンタクト領域に達し、内周面から前記強誘電体膜を露出させるホールと、
前記ホールの中に形成され、前記キャパシタ下部電極に接続される導電性プラグと、
を有する半導体装置。
【請求項２】
前記ホールの前記内周面と前記導電性プラグの間には、前記ホールの内周面に露出する前記強誘電体膜を覆う側壁保護絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングすることによりキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングすることにより、前記キャパシタ上部電極の下と前記キャパシタ上部電極の側方に残される形状のキャパシタ誘電体膜を形成する工程と、
前記第１導電膜をパターニングすることにより、前記キャパシタ上部電極の下と前記キャパシタ上部電極の側方に残され、前記キャパシタ誘電体膜に覆われるキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極、前記キャパシタ誘電体膜及び前記キャパシタ上部電極の上に第２絶縁膜を形成する工程と、
前記キャパシタ下部電極のうち前記キャパシタ上部電極から側方にはみ出したコンタクト領域の上方に開口部を有するマスクを前記第２絶縁膜の上に形成する工程と、
前記開口部を通して前記第２絶縁膜及び前記キャパシタ誘電体膜をエッチングすることにより、前記キャパシタ下部電極の前記コンタクト領域に達するホールを前記第２絶縁膜及び前記キャパシタ誘電体膜内に形成する工程と、
前記マスクを除去する工程と、
前記ホール内に、前記キャパシタ下部電極の前記コンタクト領に域達する導電性プラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項４】
前記導電性プラグを形成する前に、前記キャパシタ誘電体膜のエッチング時に前記ホール内に生成されたエッチング残渣を薬液処理により除去する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記導電性プラグを前記ホール内に形成する工程の前に、
前記ホールの内周面及び底面と前記第２絶縁膜の上面に側壁保護絶縁膜を形成する工程と、
前記側壁保護絶縁膜をエッチバックすることにより、前記ホールの底面と前記第２絶縁膜の上面上から前記側壁保護絶縁膜を除去するとともに、前記ホールの内周面に残す工程
と、
を有することを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み、読み出しする素子であり、１つの強誘電体キャパシタに１つのＭＯＳトランジスタが接続される構造を有している。強誘電体キャパシタには、配線接続構造の違いからプレーナ型とスタック型がある。
【０００３】
それらのうちのプレーナ型の強誘電体キャパシタは、絶縁膜の上に下部電極、強誘電体膜、上部電極が順に積層された構造を有し、下部電極は上部電極からはみ出るコンタクト領域を有している。また、強誘電体キャパシタは層間絶縁膜に覆われ、層間絶縁膜内には下部電極のコンタクト領域に達するホールが形成され、そのホールの中には下部電極に接続される導電性プラグが形成される。
【０００４】
また、プレーナ型の強誘電体キャパシタでは、強誘電体膜が下部電極のコンタクト領域の一部を覆う形状にパターニングされる構造も知られている。例えば、下部電極のコンタクト領域上の強誘電体膜には開口部が形成され、その開口部の内周縁から間隔をおいて開口部の中にコンタクトホールが形成される構造が知られている。この構造では、コンタクト領域の強誘電体膜に開口部を形成した後に層間絶縁膜を形成し、その後に層間絶縁膜内にコンタクトホールを形成する工程が採用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９４９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようなプレーナ型強誘電体キャパシタによれば、層間絶縁膜を形成する前に下部電極のコンタクト領域が強誘電体膜から露出する構造となっている。また、下部電極は、例えばプラチナ、イリジウムのような触媒作用を持つ金属材料から形成されることが多い。さらに、強誘電体材料として、ＰＺＴのような酸化物強誘電体が多く用いられている。
【０００７】
このため、強誘電体キャパシタ上に層間絶縁膜を形成する際に使用するガスに含まれる水素が下部電極表面に達し、さらには層間絶縁膜を形成した後の熱処理時に層間絶縁膜中の水が下部電極表面に達し、酸化物からなる強誘電体膜が還元され易くなる。
【０００８】
特に、下部電極のコンタクト領域の周囲から強誘電体膜内に侵入する水素や水は横方向に滲んで上部電極の下に到達し、強誘電体膜を劣化させ、メモリ特性を劣化する原因になる。この還元による強誘電体膜の劣化は下部電極の露出面積が大きいほど進みやすい。
【０００９】
本発明の目的は、強誘電体キャパシタの強誘電体膜の還元による劣化を防止することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本実施形態の１つの観点によれば、半導体基板の上に形成される第１絶縁膜と、前記第１絶縁膜の上に形成され、キャパシタ領域とコンタクト領域を有するキャパシタ下部電極
と、前記キャパシタ下部電極の前記コンタクト領域と前記キャパシタ領域の上に形成される強誘電体膜と、前記キャパシタ領域で前記強誘電体膜の上に形成されるキャパシタ上部電極と、前記キャパシタ下部電極、前記強誘電体膜及び前記キャパシタ上部電極の上に形成される第２絶縁膜と、前記第２絶縁膜及び前記強誘電体膜に形成され、前記キャパシタ下部電極の前記コンタクト領域に達し、内周面から前記強誘電体膜を露出させるホールと、前記ホールの中に形成され、前記キャパシタ下部電極に接続される導電性プラグと、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１１】
本実施形態によれば、キャパシタ下部電極のコンタクト領域を覆う強誘電体膜内とその上の絶縁膜内に連続したホールが形成され、そのホール内に導電性プラグが形成される構造を有している。これにより、キャパシタ下部電極のコンタクト領域においてホールが形成される部分以外の領域が強誘電体膜で覆われるので、キャパシタ下部電極の露出面積を減らし、キャパシタ下部電極による触媒作用を低減することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａ、図１Ｂは、実施形態に係る半導体装置及びその製造工程の一例を示す平面図である。
【図１Ｃ】図１Ｃ、図１Ｄは、実施形態に係る半導体装置及びその製造工程の一例を示す平面図である。
【図２Ａ】図２Ａ〜図２Ｃは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図２Ｄ】図２Ｄ〜図２Ｆは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図２Ｇ】図２Ｇ〜図２Ｉは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図２Ｊ】図２Ｊ、図２Ｋは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図２Ｌ】図２Ｌ、図２Ｍは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図２Ｎ】図２Ｎ、図２Ｏは、実施形態に係る半導体装置及びその製造工程のうちキャパシタ形成領域の一例を示す断面図である。
【図３】図３は、実施形態に係る半導体装置のうちキャパシタ形成領域の一例を示す断面図である。
【図４】図４は、実施形態に係る半導体装置のうち配線を介してキャパシタとトランジスタを接続する状態の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１４】
図１Ａ〜図１Ｄは、実施形態に係る半導体装置及びその製造方法の一例を示す平面図、図２Ａ〜図２Ｏは、実施形態に係る半導体装置及びその製造方法の一例を示す断面図である。
【００１５】
次に、図１Ａに示す構造を形成するまでの工程を説明する。
まず、半導体基板であるシリコン基板１の上面に、素子活性領域を区画する素子分離絶縁膜２を形成する。素子分離絶縁膜２は、例えばＬＯＣＯＳ法によりされたシリコン酸化膜であってもよいし、或いは半導体基板１に形成した凹部に絶縁膜を埋め込んだトレンチアイソレーション（ＳＴＩ）であってもよい。なお、シリコン基板１のうち素子活性領域内には例えばＰウエル３が形成される。
【００１６】
次に、素子分離絶縁膜２により区画された素子活性領域の上にはゲート絶縁膜４が形成され、その上には間隔をおいて第１、第２のゲート電極５ａ、５ｂが形成される。ゲート絶縁膜４として、例えば、シリコン基板１表面の熱酸化によりシリコン酸化膜が形成される。また、第１、第２のゲート電極５ａ、５ｂは、ゲート絶縁膜４の上に形成した例えばポリシリ膜をパターニングすることにより形成される。また、第１、第２のゲート電極５ａ、５ｂから素子分離絶縁膜２上に伸びるストライプ状のポリシリコン膜のパターンはワード線ＷＬ１、ＷＬ２として使用される。第１、第２のゲート電極５ａ、５ｂ、ワード線ＷＬ１、ＷＬ２の上部にはシリサイド層が形成されてもよい。
【００１７】
第１、第２のゲート電極５ａ、５ｂの側面には絶縁性サイドウォール６ａ、６ｂが形成されている。サイドウォール６ａ、６ｂは、第１、第２のゲート電極５ａ、５ｂ、素子分離絶縁膜２及びＰウエル３の上に絶縁膜を形成した後にその絶縁膜をエッチバックして第１、第２のゲート電極５ａ、５ｂの側面に残すことにより形成される。その絶縁膜として、例えばＣＶＤ法によりシリコン酸化膜が形成される。
【００１８】
また、Ｐウエル３のうちゲート電極５ａ、５ｂの両側方には、例えばｎ型不純物をイオン注入することにより、第１、第２及び第３のソース／ドレイン領域７ａ、７ｂ、７ｃが形成されている。なお、第１、第２及び第３のソース／ドレイン領域７ａ、７ｂ、７ｃのうち第１、第２のゲート電極５ａ、５ｂ寄りの部分には、サイドウォール５ａ、５ｂを形成する前に例えばｎ型不純物をイオン注入することにより低不純物濃度のエクステンション領域（不図示）が形成される。なお、ｎ型不純物として砒素又は燐が使用される。
【００１９】
これにより、１つのＰウエル３には第１、第２のＭＯＳトランジスタＴ１、Ｔ２が形成される。第１、第２のＭＯＳトランジスタＴ１は、第１のゲート電極５ａとその両側の第１、第２のソース／ドレイン領域７ａ、７ｂ等を有している。第２のＭＯＳトランジスタＴ２は、第２のゲート電極５ｂとその両側の第１、第３のソース／ドレイン領域７ａ、７ｃ等を有している。なお、第１、第２のＭＯＳトランジスタＴ１、Ｔ２は、第１、第２のゲート電極５ａ、５ｂの間に形成される第１のソース／ドレイン領域７ａを共有している。
【００２０】
次に、図２Ａに示すように、第１、第２のＭＯＳトランジスタＴ１、Ｔ２を覆うトランジスタ被覆絶縁膜８、第１層間絶縁膜９をシリコン基板１の上方に順に形成する。被覆絶縁膜８として例えばＣＶＤ法によりシリコン酸化窒化膜が形成され、第１層間絶縁膜９として、例えばテトラエトキシシラン（ＴＥＯＳ）ガスを使用するＣＶＤ法によりシリコン酸化膜が形成される。第１層間絶縁膜９の上面は、化学機械研磨（ＣＭＰ）により平坦化される。さらに、第１層間絶縁膜９の上には、密着絶縁膜として第１のアルミナ（酸化アルミニウム）膜１０が例えばスパッタ法により１０ｎｍ〜３０ｎｍの厚さに形成される。なお、図２Ａと後述の図２Ｂ〜図２Ｏは、図１ＡのＩ−Ｉ線に沿った断面から見た工程図である。
【００２１】
次に、図２Ｂに示す構造を形成するまでの工程を説明する。
まず、第１のアルミナ膜１０の上に下部導電膜１１として、例えば、プラチナ（Ｐｔ）膜をスパッタ法により５０ｎｍ〜３００ｎｍの厚さに形成する。なお、下部導電膜１１としてイリジウム等の金属膜を形成してもよい。続いて、下部導電膜１１上に強誘電体膜１
２を形成する。強誘電体膜１２として、例えばＲＦスパッタ法によって、ＰＺＴ膜を例えば１００ｎｍ〜２００ｎｍの厚さに形成する。なお、強誘電体膜１２として、ＰＺＴの他に、ＰＬＺＴ膜、或いはバリウム・ストロンチウム・チタン酸素（ＢＳＴ）膜、ストロンチウム・ビスマス・タンタル酸素（ＳＢＴ）膜のようなＢｉ層状化合物膜等の酸化物強誘電体膜を形成してもよい。また、ＰＺＴ等の形成は、有機金属気相成長（ＭＯＣＶＤ）法、ゾル・ゲル法、有機金属堆積（ＭＯＤ）法等により形成されてもよい。
【００２２】
続いて、アルゴン（Ａｒ）、酸素（Ｏ２）を含有する雰囲気中で、例えば約６５０℃以下の温度の高速熱処理（ＲＴＡ）を強誘電体膜１２及び下部導電膜１１に施す。続いて、酸素含有雰囲気中で、例えば約７５０℃の温度で強誘電体膜１２及び下部導電膜１１に２回目のＲＴＡを施す。これにより、強誘電体膜１２が結晶化するとともに、下部導電膜１１であるＰｔ膜が緻密化され、下部導電膜１１と強誘電体膜１２の界面近傍におけるＰｔと酸素との相互拡散が抑制される。
【００２３】
その後に、強誘電体膜１２の上に上部導電膜１３を形成する。上部導電膜１３として、例えば酸化イリジウム（ＩｒＯｘ）膜を例えば４０ｎｍ〜２５０ｎｍの厚さに形成する。なお、酸化イリジウム膜は、形成条件を変えて二層構造としてもよく、例えば一層目は結晶、二層目は微結晶となる条件で形成してもよい。また、上部導電膜１３として、イリジウム等の貴金属膜を酸化イリジウム膜の上にさらに形成してもよい。
【００２４】
その後に、上部導電膜１３の上に、ハード膜１４として、例えば窒化チタン（ＴｉＮ）膜、窒化チタンアルミニウム（ＴｉＡｌＮ）膜のようなＴｉ、Ａｌを含む無機膜を形成する。
【００２５】
次に、ハード膜１４の上にフォトレジストを塗布し、これを露光、現像等をする。これにより、第１、第２のＭＯＳトランジスタＴ１、Ｔ２に近い素子分離絶縁膜２の上方に、キャパシタ形状を有する複数の島状の第１のレジストパターン１５を形成する。島状の第１のレジストパターン１５は、メモリセルアレイ領域において、例えばＭＯＳトランジスタＴ１、Ｔ２の数に応じた個数で形成される。
【００２６】
次に、図２Ｃに示すように、第１のレジストパターン１５をマスクに使用し、ハード膜１４を例えば誘導結合型（ＩＰＣ）プラズマエッチング法によりエッチングし、これより残されたハード膜１４をハードマスク１４ａとして使用する。
【００２７】
次に、図２Ｄに示すように、ハードマスク１４ａに覆われない領域の上部導電膜１３を例えばＩＰＣプラズマエッチング法によりエッチングし、残された上部導電膜１３をキャパシタ上部電極１３ａとして使用する。キャパシタ上部電極１３ａが形成された領域はキャパシタ領域となる。この場合の反応ガスとして例えば塩素（Ｃｌ２）、Ａｒ、Ｏ２の混合ガスを使用する。
【００２８】
その後に、ハードマスク１４ａをウエットエッチングにより除去する。ハードマスク１４ａが窒化チタンから形成されている場合にはエッチング溶液として例えば過酸化水素水とアンモニアの混合液が用いられる。なお、ハードマスク１４ａを残してもよい。また、第１のレジストパターン１５は、ハード膜１４のパターニング後、又はパターニングの最中に、又はハードマスク１４ａとともに除去される。
【００２９】
次に、キャパシタ上部電極１３ａ及び強誘電体膜１２の上にフォトレジストを塗布し、これを露光、現像することにより、図２Ｅに示すように、プレート線形状の第２のレジストパターン１７ａを形成する。第２のレジストパターン１７ａは、複数のキャパシタ上部電極１３ａを覆う長さ及び幅を有し、さらにキャパシタ上部電極１３ａからはみ出す領域
を有している。
【００３０】
続いて、図２Ｆに示すように、第２のレジストパターン１７ａをマスクに使用して強誘電体膜１２をエッチングする。強誘電体膜１２のエッチング条件の一例を次に挙げる。エッチング装置としてＩＣＰプラズマエッチング装置を使用し、反応室内でシリコン基板１を載置するステージ温度を例えば約２５℃に設定する。さらに、反応ガスとしてＣｌ２ガスを１０ミリリットル（ｍｌ）／秒〜５０ｍｌ／秒、Ａｒガスを１０ｍｌ／秒〜５０ｍｌ／秒で反応室に導入する。さらに、誘導コイルに１３．５６ＭＨｚのソース高周波電力を１０００Ｗ〜２５００Ｗで供給し、基板側電極に４６０ｋＨｚのバイアス高周波電力を５００Ｗ〜２０００Ｗで供給する。なお、反応室の真空度を０．３〜０．７ｍＴｏｒｒ（０．０４Ｐａ〜０．０９Ｐａ）に設定する。
【００３１】
これにより、第２レジストパターン１７ａの下に残された強誘電体膜１２のうちキャパシタ上部電極１３ａの下のキャパシタ領域はキャパシタ誘電体膜１２ａとして使用される。さらに、強誘電体膜１２は、上部電極１３ａから側方のコンタクト領域に広くはみ出している。その後、第２のレジストパターン１７ａを除去する。
【００３２】
次に、図２Ｇに示すように、キャパシタ上部電極１３ａ及び強誘電体膜１２を覆う第１のキャパシタ保護絶縁膜として例えば第２のアルミナ膜１８ａを例えばスパッタ法により１０ｎｍ〜６０ｎｍの厚さに形成する。その後に、第２のアルミナ膜１８ａの上に、第２のレジストパターン１７ａと同じ平面形状の第３のレジストパターン１７ｂを形成する。
【００３３】
続いて、第３のレジストパターン１７ｂをマスクに使用して第２のアルミナ膜１８ａと下部導電膜１１と第１のアルミナ膜１０をエッチングし、その後に第３のレジストパターン１７ｂを除去する。これにより、図２Ｈに示すように、第２のアルミナ膜１８ａ、強誘電体膜１２及び下部導電膜１１はほぼ同じ平面形状となり、それらの側壁はほぼ連続した１つの面を有し、それらの側壁の内側の角度は約６０度となる。
【００３４】
第２レジストパターン１７ｂから露出した領域の第１、第２のアルミナ膜１０、１８ａと下部導電膜１１のエッチングは、例えばＩＰＣプラズマエッチング装置を用いて行われる。
【００３５】
下部導電膜１１及び第１、第２のアルミナ膜１０、１８ａのエッチング条件の一例を挙げる。例えば、シリコン基板１を載置するステージ温度を約２５℃に設定し、反応ガスとしてＣｌ２ガスを３０ｍｌ／秒〜８０ｍｌ／秒、Ａｒガスを３０ｍｌ／秒〜７０ｍｌ／秒で反応室に導入する。さらに、誘導コイルに１３．５６ＭＨｚのソース高周波電力を１０００Ｗ〜２５００Ｗで供給し、基板側電極に４６０ｋＨｚのバイアス高周波電力を５００Ｗ〜２０００Ｗで供給する。なお、反応室の真空度を０．３〜１．５ｍＴｏｒｒ（０．０４Ｐａ〜０．２０Ｐａ）に設定する。
【００３６】
これにより、パターニングされた下部導電膜１１は、複数箇所でキャパシタ上部電極１３ａに重なる大きさを有し、キャパシタ下部電極１１ａとして使用される。キャパシタ下部電極１１ａは、プレート線ＰＬを兼ね、また、キャパシタ下部電極１１ａはその側方にコンタクト領域１１ｂを有し、コンタクト領域１１ｂの上面は強誘電体膜１２に覆われる。
【００３７】
キャパシタ下部電極１１ａ、キャパシタ誘電体膜１２ａ及び１つのキャパシタ上部電極１３ａは、図１Ｂの平面図に示すように、１つの強誘電体キャパシタＱとなる。従って、１つのキャパシタ下部電極１１ａの上方に複数のキャパシタ上部電極１３ａが形成されている場合には、１つのプレート線ＰＬに複数の強誘電体キャパシタＱが接続された構造と
なる。
【００３８】
次に、図２Ｉに示すように、強誘電体キャパシタＱ、キャパシタ下部電極１１ａ及び第１層間絶縁膜９の上にキャパシタ保護絶縁膜として第３のアルミナ膜１８ｂを例えばスパッタ法により形成する。この後に、酸素雰囲気中でキャパシタＱのアニールを行う。続いて、第３のアルミナ膜１８ｂの上に、ＴＥＯＳガスを使用するＣＶＤ法によりシリコン酸化膜を第２層間絶縁膜１９として例えば約１．５μｍの厚さに形成する。続いて、ＣＭＰ法により第２層間絶縁膜１９の上面を平坦化する。さらに、二酸化窒素ガスを用いたプラズマ処理を第２層間絶縁膜１９の表面に施し、その表面に窒素含有層１９ｎを形成する。
【００３９】
次に、図２Ｊに示す構造を形成するまでの工程について説明する。
第２層間絶縁膜１９上にフォトレジスト２０を塗布し、これを露光、現像等する。これにより、キャパシタ下部電極１１ａのコンタクト領域１１ｂの上方に第１開口部２０ａを形成し、同時にキャパシタ上部電極１３ａの上方に第２開口部２０ｂを形成する。
【００４０】
続いて、第１、第２開口部２０ａ、２０ｂを通して第２層間絶縁膜１９を例えば平行平板型プラズマエッチング装置を用いてエッチングし、第１、第２のホール１９ａ、１９ｂを形成する。これにより第１、第２のホール１９ａ、１９ｂを通して第３のアルミナ膜１８ｂが露出する。なお、別の上部電極１３ａの上にも図１Ｃの平面図に示すように第２のホール１９ｃが形成される。
【００４１】
そのエッチング条件を次のように設定する。例えば、ウエーハステージ温度を０℃に設定し、また、反応室内にＣＦ４ガスを５０ｍｌ／秒〜７０ｍｌ／秒の流量で、Ａｒガスを３００ｍｌ／秒〜７００ｍｌ／秒の流量で、Ｃ４Ｆ８ガスを１０ｍｌ／秒〜３０ｍｌ／秒の流量で導入する。また、エッチング装置上部の対向電極に印加する２７，１２ＭＨｚの高周波電力のパワーを１８００Ｗ〜２５００Ｗに設定し、基板側電極に印加する８００ｋＨｚの高周波電力のパワーを１０００Ｗ〜１７００Ｗに設定する。また、反応室内の真空度を約５０ｍＴｏｒｒ（６．７Ｐａ）に設定する。このようなエッチング条件によれば、ＰＺＴの強誘電体膜１２に対する第２層間絶縁膜１９のエッチング選択比は約７程度となる。また、第２、第３のアルミナ膜１８ａ、１８ｂに対する第２層間絶縁膜１９のエッチング選択比は２〜５程度となる。
【００４２】
さらに、図２Ｋに示すように、第１、第２の開口部２０ａ、２０ｂを通して第２、第３のアルミナ膜１８ａ、１８ｂ及びキャパシタ誘電体膜１２ａをエッチングする。そのエッチング装置として平行平板型プラズマエッチング装置を使用する。また、エッチング条件は、反応ガスとして塩素系ガス、例えばＣｌ２、Ａｒの含有ガスを使用する。この場合、第２のレジストパターン１７ａをマスクに使用して第２のアルミナ膜１８ａをエッチングしたと同様な条件のＩＰＣプラズマエッチング法を使用してもよい。
【００４３】
これにより、第１、第２のホール１９ａ、１９ｂは、第２、第３のアルミナ膜１８ａ、１８ｂ及びキャパシタ誘電体膜１２ａ内にも連続して形成され、第１のホール１９ａからキャパシタ下部電極１１ａのコンタクト領域１１ｂが露出し、さらに第２のホール１９ｂからキャパシタ上部電極１３ａの一部が露出する。この結果、第１のホール１９ａの底部の内周面では、第２、第３のアルミナ膜１８ａ、１８ｂ及びキャパシタ誘電体膜１２ａが露出する。この後に、フォトレジスト２０を除去する。
【００４４】
第１のホール１９ａを形成する工程では、第２層間絶縁膜１９のエッチング後に、第２、第３のアルミナ膜１８ａ、１８ｂが現れ、さらにキャパシタ誘電体膜１２ａが現れる。この場合、第２層間絶縁膜１９は、強誘電体膜１２と第２、第３のアルミナ膜１８ａ、１８ｂに対して上記のエッチング条件により、十分なエッチング選択性を確保することがで
きる。
【００４５】
このようなエッチング選択比によれば、第２層間絶縁膜１９の厚さがキャパシタ上部電極１３ａの上とキャパシタ下部電極１１ａの上で異なる場合に、キャパシタ上部電極１３ａの過剰エッチングが防止される。
【００４６】
第１のホール１９ａの形状、大きさは、後の工程で形成される導電性プラグとキャパシタ下部電極１１ａとのコンタクト抵抗に応じて調整される。第１のホール１９ａの平面形状は、図１Ｃに示すように平面四角形のキャパシタ下部電極１１ａの１辺のみに沿って長方形に形成されてもよい。或いは、１辺のみの長さでは十分な接続が得られない等の理由によってさらに長いキャパシタ下部電極１１ａ側部との接続が必要な場合には、複数の辺に渡って第１のホール１９ａが複数形成されてもよい。
【００４７】
なお、第１のホール１９ａの一部がキャパシタ下部電極１１ａからはみ出した場合には、キャパシタ下部電極１１ａのコンタクト部１１ｂ上の強誘電体膜１２をエッチングしている最中に第１層間絶縁膜９の一部がエッチングされる。
【００４８】
ところで、第１のホール１９ａを通してキャパシタ下部電極１１ａ上の強誘電体膜１２をエッチングすると、第１のホール１９ａの内面、特に内周面には図２Ｋに示すように残渣Ｘが付着する。残渣Ｘの多くは鉛、酸化鉛であり、それらの物質は触媒として作用する。
【００４９】
従って、第２層間絶縁膜１９に含まれる水分、さらには第１のホール１９ａ内に導電材を形成する際に使用される水素は、第１のホール１９ａを通った後にキャパシタ下部電極１１ａであるプラチナ膜等に到達する。そして、残渣Ｘ、プラチナ等の触媒作用により水素、水等の還元成分がキャパシタ誘電体膜１２ａを還元する。さらに、水素、水等の還元成分が第１のホール１９ａの内周の強誘電体膜１２を浸透して上部電極１３ａの下の領域まで到達すると、キャパシタ強誘電体膜１２ａが劣化する。これにより、強誘電体キャパシタＱの特性が劣化する。
【００５０】
そこで、第１のホール１９ａを通してキャパシタ誘電体膜１２をエッチングし、フォトレジスト２０を除去した後に、図２Ｌに示すように、第１のホール１９ａの内壁に付着したエッチング残渣Ｘを除去する。例えば、エッチング残渣Ｘの除去には強誘電体膜１２を劣化させない薬品、例えば硝酸、燐酸、アンモニア水、塩酸、又はこれらを混合させた薬品、或いはこれを薄めた薬品により除去する。なお、薬品中の硝酸の濃度は、例えば６０重量％〜６１重量％とする。
【００５１】
次に、図２Ｍに示すように、第１、第２のホール１９ａ、１９ｂの内面と第２層間絶縁膜１９の上に、ホール側壁保護絶縁膜として第４のアルミナ膜２２を例えば２０ｎｍ〜５０ｎｍの厚さに形成する。その後に、図２Ｎに示すように、エッチバックによって第２層間絶縁膜１９の上面上から第４のアルミナ膜２２を除去するとともに、第１、第２のホール１９ａ、１９ｂの底部の第４のアルミナ膜２２を除去してキャパシタ下部電極１１ａを露出させる。これにより、第３のアルミナ膜２２は、第１、第２のホール１９ａ、１９ｂの内側壁上に選択的に残される。
【００５２】
側壁保護絶縁膜は、第２絶縁層間膜１９内から第１のホール１９ａ内への還元成分の漏れを防止する材料から形成されればよく、第４のアルミナ膜２２に限られるものではない。側壁保護絶縁膜として、その他に、アルミニウム窒化膜、チタン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、シリコン酸化膜などが使用される。
【００５３】
次に、図１Ｃ、図２Ｏに示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィーとエッチングを使用することにより、ソース／ドレイン領域７ａ、７ｂ、７ｃの上に図１Ｃの平面図に示すような第１、第２及び第３のコンタクトホール１９ｄ、１９ｅ、１９ｆを第２層間絶縁膜１９、第１層間絶縁膜８、トランジスタ被覆絶縁膜８に形成する。
【００５４】
続いて、第１、第２のホール１９ａ、１９ｂ及び第１〜第３のコンタクトホール１９ｄ、１９ｅ、１９ｆの内面と第２層間絶縁膜１９の上面上に、バリアメタル膜２３としてチタン膜と窒化チタン膜を薄く形成する。チタン膜、窒化チタン膜はスパッタ法により形成するが、ＣＶＤ法により形成してもよい。ＣＶＤ法によりチタン膜を形成する場合には、例えば四塩化チタン（ＴｉＣｌ４）ガスと水素（Ｈ２）ガスを含むガスを使用する。また、ＣＶＤ法により窒化チタン膜を形成する場合には、例えば四塩化チタンガスと窒化ガス、例えば窒素、アンモニア等を含むガスを使用する。この場合、第１のホール１９ａの内周面は第３のアルミナ膜２２により覆われているので、強誘電体膜１２は露出しない状態となり、キャパシタ誘電体膜１２ａの還元が防止される。
【００５５】
続いて、バリアメタル膜２３の上に導電膜、例えばタングステン（Ｗ）膜２４を形成する。タングステン膜は、六フッ化タングステン（ＷＦ６）とＨ２を含むガスを使用する。この場合も、第１のホール１９ａの内周面は第３のアルミナ膜２２により覆われているので、強誘電体膜１２は露出していない状態となり、キャパシタ誘電体膜１２ａの還元が防止される。
【００５６】
続いて、第２層間絶縁膜１９の上面上のバリアメタル膜２３とタングステン膜２４をＣＭＰ法により除去する。これにより、キャパシタ下部電極１１ａ、キャパシタ上部電極１３ａの上の第１、第２のホール１９ａ、１９ｂ内にそれぞれ残されたバリアメタル膜２３及びタングステン膜２４は、それぞれ第１、第２の導電性プラグ２５ａ、２５ｂとして使用される。また、第１〜第３のコンタクトホール１９ｄ〜１９ｆ内に残されたバリアメタル膜２３及びタングステン膜２４は、それぞれ第１〜第３のコンタクトプラグ２５ｄ〜２５ｆとして使用される。
【００５７】
その後に、第１、第２の導電性プラグ２５ａ、２５ｂ、第１〜第３のコンタクトプラグ２５ｄ〜２５ｆ及び第２層間絶縁膜１９の上に金属膜を形成する。金属膜として例えば、第１バリアメタル層、主導体金属層、第２バリアメタル層を形成する。第１、第２バリアメタル層としてチタン膜、窒化チタン膜の積層構造を形成する。また、主導体金属層としてアルミニウム銅膜を形成する。
【００５８】
この後に、金属膜をフォトリソグラフィーとエッチングを使用してパターニングする。これにより、図１Ｄの平面図と図３の断面図に示すようなプレート線引出配線２６ａ、上部電極引出配線２６ｂ、ビット線用電極パッド２６ｄを形成する。
【００５９】
これにより、プレート線ＰＬに兼用されるキャパシタ下部電極１１ａのコンタクト領域１１ｂに接続される第１の導電性プラグ２５は、プレート引出配線２６ａに接続される。
【００６０】
また、キャパシタ上部電極１３ａ上の第２の導電性プラグ２５ｂと第２のソース／ドレイン領域７ｂ上の第２のコンタクトプラグ２５ｅは、図４に例示するように、上部電極引出配線２６ｂを介して電気的に接続される。図４は、図１ＤのII−II線から見た断面を示している。
【００６１】
さらに、第１又は第２のＭＯＳトランジスタＴ１、Ｔ２の間の第１のソース／ドレイン領域７ａ上の第４の導電性プラグ２５ｄの上にはビット線接続用金属パッド２６ｄが形成
される。その後に、三層目以降の層間絶縁膜、二層目以降の配線、導電性パッド等が形成されるがその詳細は省略する。
【００６２】
上記の実施形態によれば、キャパシタ下部電極１１ａのコンタクト領域１１ｂの上面を強誘電体膜１２で覆った状態で第２層間絶縁膜１９を形成している。さらに、第２層間絶縁膜１９、強誘電体膜１２のうちコンタクト領域１１ｂの上に第１のホール１９ａを形成し、その中に第１の導電性プラグ２５ａを形成している。従って、第１のホール１９ａを形成する際に、強誘電体膜１２がエッチングされる前までは、キャパシタ下部電極１１ａのコンタクト領域１１ｂの露出が防止でき、触媒作用を防止することができる。
【００６３】
また、第１のホール１９ａを形成した後に第１のホール１９ａの内周面に付着し、触媒となるエッチング残渣Ｘを除去し、さらにその内周面から露出する強誘電体膜１２をアルミナ膜２２で覆うようにしている。これにより、第２層間絶縁膜１９から第１のホール１９ａ内に水や水素が漏れることが防止される。しかも、第１のホール１９ａ内に第１の導電性プラグ２５ａを形成する際に使用する反応ガスに含まれる水素等によるキャパシタ誘電体膜１２ａの還元を防止することができる。これらにより、強誘電体キャパシタＱの特性の劣化が防止される。
【００６４】
なお、上記の実施形態では、第２、第３のアルミナ膜１８ａ、１８ｂによりキャパシタＱを覆うようにしているが、いずれか一方を省略してもよい。また、下部導電膜１１、アルミナ膜１８ａ、１８ｂ、強誘電体膜１２を１つのレジストパターンによりエッチングしてもよい。
【００６５】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００６６】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板の上に形成される第１絶縁膜と、前記第１絶縁膜の上に形成され、キャパシタ領域とコンタクト領域を有するキャパシタ下部電極と、前記キャパシタ下部電極の前記コンタクト領域と前記キャパシタ領域の上に形成される強誘電体膜と、前記キャパシタ領域で前記強誘電体膜の上に形成されるキャパシタ上部電極と、前記キャパシタ下部電極、前記強誘電体膜及び前記キャパシタ上部電極の上に形成される第２絶縁膜と、前記第２絶縁膜及び前記強誘電体膜に形成され、前記キャパシタ下部電極の前記コンタクト領域に達し、内周面から前記強誘電体膜を露出させるホールと、前記ホールの中に形成され、前記キャパシタ下部電極に接続される導電性プラグと、を有する半導体装置。
（付記２）前記ホールの前記内周面と前記導電性プラグの間には、前記ホールの内周面に露出する前記強誘電体膜を覆う側壁保護絶縁膜が形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記側壁保護絶縁膜は、前記第２絶縁膜内から前記ホール内への還元成分の漏れを防止する材料から形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）前記強誘電体膜は、酸化物強誘電体膜であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）前記キャパシタ下部電極、前記強誘電体膜及び前記キャパシタ上部電極と前記第２絶縁膜の間に前記第２絶縁膜と異なる材料から形成され、前記ホールが形成される保護絶縁膜を有することを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜をパターニングすることによりキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングすることにより、前記キャパシタ上部電極の下と前記キャパシタ上部電極の側方に残される形状のキャパシタ誘電体膜を形成する工程と、前記第１導電膜をパターニングすることにより、前記キャパシタ上部電極の下と前記キャパシタ上部電極の側方に残され、前記キャパシタ誘電体膜に覆われるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極、前記キャパシタ誘電体膜及び前記キャパシタ上部電極の上に第２絶縁膜を形成する工程と、前記キャパシタ下部電極のうち前記キャパシタ上部電極から側方にはみ出したコンタクト領域の上方に開口部を有するマスクを前記第２絶縁膜の上に形成する工程と、前記開口部を通して前記第２絶縁膜及び前記キャパシタ誘電体膜をエッチングすることにより、前記キャパシタ下部電極の前記コンタクト領域に達するホールを前記第２絶縁膜及び前記キャパシタ誘電体膜内に形成する工程と、前記マスクを除去する工程と、前記ホール内に、前記キャパシタ下部電極の前記コンタクト領域に達する導電性プラグを形成する工程と、を有する半導体装置の製造方法。
（付記７）前記導電性プラグを形成する前に、前記キャパシタ誘電体膜のエッチング時に前記ホール内に生成されたエッチング残渣を薬液処理により除去する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記薬液処理は、酸を含む薬品を用いる処理であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）前記導電性プラグを前記ホール内に形成する工程の前に、前記ホールの内周面及び底面と前記第２絶縁膜の上面に側壁保護絶縁膜を形成する工程と、前記側壁保護絶縁膜をエッチバックすることにより、前記ホールの底面と前記第２絶縁膜の上面上から前記側壁保護絶縁膜を除去するとともに、前記ホールの内周面に残す工程と、を有することを特徴とする付記６乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記第２絶縁膜を形成する前に、前記キャパシタ上部電極、前記キャパシタ誘電体膜及び前記キャパシタ下部電極の上に、キャパシタ保護絶縁膜を形成する工程と、前記第２絶縁膜と前記強誘電膜に形成される前記ホールを前記キャパシタ保護絶縁膜に連続して形成する工程と、を有することを特徴とする付記６乃至付記９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００６７】
１  シリコン基板
２  素子分離絶縁膜
９  第１層間絶縁膜
１０  第１のアルミナ膜
１１  下部導電膜
１１ａ  キャパシタ下部電極
１１ｂ  コンタクト領域
１２  強誘電体膜
１２ａ  キャパシタ誘電体膜
１３  上部導電膜
１３ａ  キャパシタ上部電極
１７ａ、１７ｂ  レジストパターン
１８ａ、１８ｂ  アルミナ膜
１９  第２層間絶縁膜
１９ａ〜１９ｃ  ホール
１９ｄ〜１９ｆ  コンタクトホール
２０  フォトレジスト
２０ａ、２０ｂ  開口部
２２  アルミナ膜
２５ａ〜２５ｃ  導電性プラグ
２５ｄ〜２５ｆ  コンタクトプラグ  
【図１Ａ】
2013191664.tif 000003
【図１Ｃ】
2013191664.tif 000004
【図２Ａ】
2013191664.tif 000005
【図２Ｄ】
2013191664.tif 000006
【図２Ｇ】
2013191664.tif 000007
【図２Ｊ】
2013191664.tif 000008
【図２Ｌ】
2013191664.tif 000009
【図２Ｎ】
2013191664.tif 000010
【図３】
2013191664.tif 000011
【図４】
2013191664.tif 000012