(57)【要約】【課題】比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してＤＡ変換を行う。【解決手段】夫々に校正データを与えた複数個のＤＡ変換回路（ＤＡＣ１，ＤＡＣ２）の出力を所定の重みをつけて前記加算回路（２）で加算し、前記加算回路の出力を前記ＡＤ変換回路でデジタル値に変換し、変換されたデジタル値に基づいて所定の重みに許容外の誤差があることを判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する校正処理を制御する。変換対象のデジタル信号を高精度にアナログ信号に変換するときは、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のＤＡ変換回路に与え、これによるＤＡ変換出力を前記加算回路で加算する。【選択図】図１
2013021599.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をそれぞれ別々にアナログ信号に変換する複数個のＤＡ変換回路と、
上位側とされる信号に対する前記ＤＡ変換回路の出力に、下位側とされる信号に対する前記ＤＡ変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路と、
入力信号を前記ＤＡ変換回路の変換ビット数よりもビット数の多いデジタル信号に変換するＡＤ変換回路と、
命令を実行してデータ処理を行うプログラム制御回路と、を有するデータ処理システムであって、
前記プログラム制御回路は前記データ処理として校正処理及び高精度ＤＡ変換処理を制御し、
前記校正処理は、夫々に校正データを与えた前記複数個のＤＡ変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記ＡＤ変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容範囲を超える誤差があるか否かを判別し、許容範囲を超える誤差があると判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する、処理であり、
前記高精度ＤＡ変換処理は、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のＤＡ変換回路に与え、これによるＤＡ変換出力を前記加算回路で加算して、前記変換対象のデジタル信号に対するアナログ信号を生成する処理である、データ処理システム。
【請求項２】
前記複数個のＤＡ変換回路として第１のＤＡ変換回路及び第２のＤＡ変換回路を有し、
第１のＤＡ変換回路はｎビットの上位側信号を入力とし、第２のＤＡ変換回路は下位側信号を入力とし、
前記加算回路は、増幅回路と、ｎビットの上位側信号に下位側信号を１／２ｎの重みで加算するための公称抵抗値を有し前記増幅回路に接続された複数の抵抗素子と、を備える、請求項１記載のデータ処理システム。
【請求項３】
前記加算回路は差動増幅回路を用いた反転加算回路であって、
前記差動増幅回路の反転入力端子には、前記第１のＤＡ変換回路の出力が第１の公称抵抗値を持つ抵抗素子を介して結合され且つ前記第２のＤＡ変換回路の出力が第２の公称抵抗値をもつ抵抗素子を介して結合され、
前記差動増幅回路の出力端子は第１の公称抵抗値を持つ抵抗素子を介して反転入力端子に帰還接続され、
前記第２の公称抵抗値は第１の公称抵抗値の２ｎ倍とされる、請求項２記載のデータ処理システム。
【請求項４】
前記プログラム制御回路は、前記校正処理において、前記第１のＤＡ変換回路に校正値を与え、前記第２のＤＡ変換回路に値「０」を与え、これによって前記加算回路から得られる信号を前記ＡＤ変換回路で変換して第１の加算値を取得する第１の処理と、
前記第１のＤＡ変換回路に値「０」を与え、前記第２のＤＡ変換回路に前記校正値を与え、これによって前記加算回路から得られる信号を前記ＡＤ変換回路で変換して第２の加算値を取得する第２の処理と、
前記第１の加算値に対する第２の加算値の比と１／２ｎとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別すると共に、必要な補正係数を取得する第３の処理とを行う。請求項３記載のデータ処理システム。
【請求項５】
前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差がないとき前記補正係数の値を「１」とする、請求項１記載のデータ処理システム。
【請求項６】
前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持し、
前記高精度ＤＡ変換処理において、前記抵抗比に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数による補正を省略して変換対象のデジタル信号を複数のＤＡ変換回路に供給する、請求項１記載のデータ処理システム。
【請求項７】
前記プログラム制御回路の制御に基づいて前記補正係数を電気的に書き換え可能な不揮発性記憶装置を有する、請求項１記載のデータ処理システム。
【請求項８】
前記ＤＡ変換回路、前記ＡＤ変換回路及びプログラム制御回路は１チップのマイクロコンピュータに含まれる、請求項１記載のデータ処理システム。
【請求項９】
前記加算回路は、前記プログラム制御回路の制御に基づいて与えられる制御データによってアナログ回路機能が再構成可能にされるリコンフィギャラブルアナログ回路と、前記抵抗比を形成するための複数個の外付け抵抗素子と、によって構成される、請求項８記載のデータ処理システム。
【請求項１０】
前記リコンフィギャラブルアナログ回路は１チップの半導体集積回路で構成され、当該リコンフィギャラブルアナログ回路と前記マイクロコンピュータは１個のパッケージに封止された、システムインパッケージ形態とされる、請求項９記載のデータ処理システム。
【請求項１１】
前記リコンフィギャラブルアナログ回路及び前記マイクロコンピュータは同一チップに形成された、請求項９記載のデータ処理システム。
【請求項１２】
前記プログラム制御回路は中央処理装置及び前記中央処理装置が実行するプログラムを保有するプログラムメモリを有する、請求項１記載のデータ処理システム。
【請求項１３】
前記変換対象のデジタルデータはＰＣＭデータである、請求項１２記載のデータ処理システム。
【請求項１４】
前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記補正係数を、前記下位側信号に乗算される、０より大きく１より小さな値とする、請求項２記載のデータ処理システム。
【請求項１５】
前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて小さい場合に、前記補正係数を、前記上位側信号に乗算される、０より大きく１より小さな値とする、請求項２記載のデータ処理システム。
【請求項１６】
前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に１ビットシフトし、前記補正係数を、前記シフトした信号に乗算される１より大きな値とする、請求項２記載のデータ処理システム。
【請求項１７】
前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を１ビット増やし下位側信号のビット数を１ビット減らし、前記補正係数を、前記下位側信号に乗算される１より大きな値とする、請求項２記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個のＤＡ（Digital to Analog）変換回路を用いてＤＡ変換精度を向上するＤＡ変換技術に関し、例えばＰＣＭデータをＤＡ変換する音声再生機能を有するマイクロコンピュータシステムなどに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータに内蔵された８ビット程度の分解能の低い複数個のＤＡ変換回路を利用してそれよりも高い分解能のＤＡ変換を可能にする技術が従来から提供されている。
【０００３】
特許文献１では、デジタル信号を上位の複数ビットと下位の複数ビットに分割し、低分解能のＤＡ変換回路によってそれぞれを別々にＤＡ変換し、それらのアナログ信号を重畳することによって高分解能のＤＡ変換を行う場合に、上位の複数ビットと下位の複数ビットの一部が重なるようにアナログ信号を重畳することで、上位の複数ビットと下位の複数ビットとの間の桁上がり時にＤＡ変換したアナログ信号が減少することを抑制する技術について記載がある。
【０００４】
特許文献２には、Ｎビットのデジタルデータを、ＭＳＢ側から（Ｎａ＋Ｎｃ）ビットの第１チャンネルと、同じくＬＳＢ側から（Ｎｃ＋Ｎｂ）ビットの第２チャンネルに分割し、前記第１チャンネルに接続される第１Ｄ／Ａ変換器と、前記第２チャンネルに接続される第２Ｄ／Ａ変換器と、第１Ｄ／Ａ変換器出力を増幅する増幅器と、この増幅器出力と前記第２Ｄ／Ａ変換器出力とを加算する加算器と、増幅器出力から第２Ｄ／Ａ変換器出力を減算する差分器と、前記差分器の出力に対応して前記第２Ｄ／Ａ変換器のフルスケール出力値を変化するＤ／Ａ変換補正手段とを備えることにより、高速で且つ安価な少ビットのＤＡ変換器を複数組み合わせて、高速作動する高分解能、高精度の多ビットＤＡ変換を可能にするものである。
【０００５】
特許文献３には、ｎビットのデジタルデータの上位ｉビットを第1のＤＡ変換回路でＤＡ変換し、このＤＡ変換の入力に対する出力の誤差データを記憶し、そのＤＡ変換の入力データに対応して誤差データを第２のＤＡ変換回路でＤＡ変換し、更に、ｎビットのデジタルデータの下位ｊ（＝ｎ−ｉ）ビットを第３のＤＡ変換回路でＤＡ変換し、夫々のＤＡ変換回路の出力を合成し、合成値を前記誤差データと比較し、比較結果を用いてＤＡ変換結果の補正を行うことにより、低分解能のＤＡ変換回路による変換結果を補正する補正データを内部で自動的に生成可能にすることが記載される。
【０００６】
特許文献４には、デジタル入力信号の上位ビットをアナログ信号に変換する変換部と、デジタル入力信号の下位ビットをアナログ信号に変換する変換部と、２つの任意のデジタル値を交互に発生させ、その２つのデジタル値の２つのアナログ値の差分を検出する回路と、検出された差分により補正データを算出する回路と、算出した補正データを入力デジタル信号に対応させて記憶する記憶回路とを有し、記憶した補正データをもとに、入力デジタル信号を誤差補正して変換対象として、リニアリティーの高いＤＡ変換を可能にする技術が記載される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２７８１３４号公報
【特許文献２】特開２００８−１５３９２８号公報
【特許文献３】特開昭５８−９７９１８号公報
【特許文献４】特開昭５８−１８１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は低分解能の複数個のＤＡ変換回路の出力を加算回路で加算して高分解能のＤＡ変換を可能にする技術において、上位ビットのＤＡ変換値に対する下位ビットのＤＡ変換値の重みを加算回路の抵抗比によって決定しようとするとき、抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を補正することについて検討した。この検討趣旨に照らしたとき、何れの特許文献もそれが補正しようとする誤差の意味が違い、更に、誤差検出のための手法や補正方法が複雑である。
【０００９】
本発明の目的は、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してＤＡ変換を行うことができるデータ処理システムを提供することにある。更に詳しくは、変換対象のデジタル信号を分割してそれぞれＤＡ変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を簡単且つ容易に縮減することを可能にするＤＡ変換技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規の特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、複数個のＤＡ変換回路と、上位側とされる信号に対する前記ＤＡ変換回路の出力に、下位側とされる信号に対する前記ＤＡ変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路と、ＡＤ変換回路と、を用いるプログラム制御回路は、校正データを与えた前記ＤＡ変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記ＡＤ変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容外の誤差があることを判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する校正処理を制御する。変換対象のデジタル信号を高精度にアナログ信号に変換するときは、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のＤＡ変換回路に与え、これによるＤＡ変換出力を前記加算回路で加算する。
【００１３】
上位側に対する下位側の関係を維持するための抵抗比による重みに許容範囲を超える誤差があるか否かを、校正値のＤＡ変換結果を加算回路で加算するという処理によって判別することができる。その加算結果に基づいて変換対象のデジタルデータに対する補正係数を容易に求めることができる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してＤＡ変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれＤＡ変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差などの影響を簡単且つ容易に縮減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の実施の形態に係るデータ処理システムによって実現されるＤＡ変換機能として、抵抗値Ｒ２が許容範囲から外れて小さい場合に乗算部で０よりも大きく１よりも小さな補正係数を下位ｍビットデータＤ２ｍに乗算して補正するようにした構成を示すブロック図である。
【図２】図２は本発明の実施の形態に係るデータ処理システムによって実現されるＤＡ変換機能として、抵抗値Ｒ２が許容範囲から外れて大きい場合に、下位ｍビットデータＤ２ｍに１よりも大きな補正係数を乗算すると、桁あふれを生じて変換精度が低下するので、乗算部で０よりも大きく１よりも小さな補正係数を上位ｎビットデータＤ１ｎに乗算して補正するようにした構成を示すブロック図である。
【図３】図３は本発明の実施の形態に係るデータ処理システムによって実現されるＤＡ変換機能として、１よりも大きな補正係数を乗算できるように、下位ｍビットデータＤ２ｍに代えて、これを下位側に１ビットシフトした下位側データＤ２ｍ−１を用意し、下位側データＤ２ｍ−１に乗算部で１より大きな補正係数を乗算するようにした構成を示すブロック図である。
【図４】図４は本発明の実施の形態に係るデータ処理システムによって実現されるＤＡ変換機能として、上位データを１ビット増やしてｎ＋１ビットのデータＤ１ｎ＋１とし、下位データをｍ−１ビットのデータＤ２ｍ−１として１よりも大きな補正係数を乗算部で乗算するようにした構成を示すブロック図である。
【図５】図５はＤＡＣに供給する校正値とＡＤＣの測定値を例示する波形図である。
【図６】図６は本発明の実施の形態に係るデータ処理システムを全体的に示すブロック図である。
【図７】図７は校正処理と高精度ＤＡ変換処理に着目したときのマイクロコンピュータによる音声処理の一例を示すフローチャートである。
【図８】図８は校正処理の一例を示すフローチャートである。
【図９】図９はリコンフィギャラブルアナログ回路を採用したデータ処理システムをシステムインパッケージ形態で構成した実施の形態を例示するブロック図である。
【図１０】図１０はリコンフィギャラブルアナログ回路の一例を示すブロック図である。
【図１１】図１１はリコンフィギャラブルアナログ回路を採用したデータ処理システムを１チップで構成した実施の形態を例示するブロック図である。
【図１２】図１２は本発明の実施の形態を適用した電気ポットを示す説明図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜高精度ＤＡ変換の変換対象信号に対する補正計数を求める校正処理＞
本発明の代表的な実施の形態に係るデータ処理システムは、入力信号をそれぞれ別々にアナログ信号に変換する複数個のＤＡ変換回路（ＤＡＣ１，ＤＡＣ２）と、上位側とされる信号に対する前記ＤＡ変換回路の出力に、下位側とされる信号に対する前記ＤＡ変換回路の出力を、上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けて加算する加算回路（２）と、入力信号を前記ＤＡ変換回路の変換ビット数よりもビット数の多いデジタル信号に変換するＡＤ変換回路（１０）と、命令を実行してデータ処理を行うプログラム制御回路（１２）と、を有する。前記プログラム制御回路は前記データ処理として校正処理及び高精度ＤＡ変換処理を制御する。前記校正処理は、夫々に校正データを与えた前記複数個のＤＡ変換回路の出力を前記加算回路で加算し、前記加算回路の出力を前記ＡＤ変換回路でデジタル値に変換し、変換されたデジタル値に基づいて前記所定の重みに許容範囲を超える誤差があるか否かを判別し、許容範囲を超える誤差があると判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する、処理である。前記高精度ＤＡ変換処理は、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のＤＡ変換回路に与え、これによるＤＡ変換出力を前記加算回路で加算して、前記変換対象のデジタル信号に対するアナログ信号を生成する処理である。
【００１９】
これによれば、上位側に対する下位側の関係を維持するための抵抗比による重みに許容範囲を超える誤差があるか否かを校正値のＤＡ変換結果を加算回路で加算するという処理によって判別することができ、それに従って変換対象のデジタルデータに対する補正係数を容易に求めることができる。したがって、比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してＤＡ変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれＤＡ変換した変換結果に抵抗比で重みをつけて加算する加算回路の当該抵抗比を決める外付け抵抗素子の公称抵抗値に対する誤差の影響を簡単且つ容易に縮減することができる。
【００２０】
〔２〕＜上位側ｎビットの信号に下位側信号を１／２ｎの重みで加算＞
項１のデータ処理システムにおいて、前記複数個のＤＡ変換回路として第１のＤＡ変換回路及び第２のＤＡ変換回路を有する。第１のＤＡ変換回路はｎビットの上位側信号を入力とし、第２のＤＡ変換回路は下位側信号を入力とする。前記加算回路は、増幅回路（２０）と、ｎビットの上位側信号に下位側信号を１／２ｎの重みで加算するための公称抵抗値を有し前記増幅回路に接続された複数の抵抗素子（２１，２２，２３）と、を備える。
【００２１】
これにより、加算回路の出力には、ｎビットの上位側信号に対する下位側信号の関係を容易に反映させることができる。
【００２２】
〔３〕＜反転加算回路＞
項２のデータ処理システムにおいて、前記加算回路は差動増幅回路を用いた反転加算回路であって、前記差動増幅回路の反転入力端子には、前記第１のＤＡ変換回路の出力が第１の公称抵抗値（Ｒ１）を持つ抵抗素子（２１）を介して結合され且つ前記第２のＤＡ変換回路の出力が第２の公称抵抗値（Ｒ２）をもつ抵抗素子（２２）を介して結合される。前記差動増幅回路の出力端子は第１の公称抵抗値（Ｒ１）を持つ抵抗素子（２３）を介して反転入力端子に帰還接続される。前記第２の公称抵抗値は第１の公称抵抗値の２ｎ倍とされる。
【００２３】
これにより、反転加算回路の回路形式によって前記加算回路を容易に実現することができる。
【００２４】
〔４〕＜抵抗比に対する誤差の判別＞
項３のデータ処理システムにおいて、前記プログラム制御回路は前記校正処理において第１乃至第３の処理を行う。第１の処理（Ｓ１１，Ｓ１２）は、前記第１のＤＡ変換回路に校正値を与え、前記第２のＤＡ変換回路に値「０」を与え、これによって前記加算回路から得られる信号を前記ＡＤ変換回路で変換して第１の加算値を取得する処理である。第２の処理（Ｓ１３，Ｓ１４）は、前記第１のＤＡ変換回路に値「０」を与え、前記第２のＤＡ変換回路に前記校正値を与え、これによって前記加算回路から得られる信号を前記ＡＤ変換回路で変換して第２の加算値を取得する処理である。第３の処理（Ｓ１５）は、前記第１の加算値に対する第２の加算値の比と１／２ｎとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別すると共に、必要な補正係数を取得する処理である。
【００２５】
これにより、加算回路の抵抗比に許容範囲を超える誤差があるか否かを簡単な処理ステップによって判別することができる。
【００２６】
〔５〕＜値１の補正係数＞
項１乃至４の何れかのデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差がないとき前記補正係数の値を「１」とする。
【００２７】
これにより、誤差がない場合にも補正係数の値は「１」であるから変換対象のデジタルデータに補正係数を乗算しても影響はない。前記抵抗比が許容範囲を超える誤差をもっているか否かに拘わらず、高精度ＡＤ変換処理では補正係数を用いた補正の処理ステップを共通化することができる。
【００２８】
〔６〕＜補正フラグ＞
項１乃至５の何れかのデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記抵抗比に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持する。前記高精度ＤＡ変換処理において、前記抵抗比に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数による補正を省略して変換対象のデジタル信号を複数のＤＡ変換回路に供給する。
【００２９】
これによれば、前記抵抗比に許容範囲を超える誤差がない場合に高精度ＡＤ変換処理において実質的に無駄な補正処理を省くことができる。
【００３０】
〔７〕＜不揮発性メモリ＞
項１乃至６の何れかのデータ処理システムは、前記プログラム制御回路の制御に基づいて前記補正係数を電気的に書き換え可能な不揮発性記憶装置（４５）を有する。
【００３１】
これによれば、一度取得した補正係数を電源遮断時にも維持することができる。
【００３２】
〔８〕＜マイクロコンピュータ＞
項１乃至７の何れかのデータ処理システムにおいて、前記ＤＡ変換回路、前記ＡＤ変換回路及びプログラム制御回路は１チップのマイクロコンピュータ（１）に含まれる。
【００３３】
これにより、マイクロコンピュータが備える分解能の低いＤＡ変換回路に対して、高い分解能の高精度ＤＡ変換が可能になる。
【００３４】
〔９〕＜リコンフィギャラブルアナログ回路＞
項８のデータ処理システムにおいて、前記加算回路は、前記プログラム制御回路の制御に基づいて与えられる制御データによってアナログ回路機能が再構成可能にされるリコンフィギャラブルアナログ回路（８）と、前記抵抗比を形成するための複数個の外付け抵抗素子（８０，８１，８２）と、によって構成される。
【００３５】
これによれば、マイクロコンピュータが備える分解能の低いＤＡ変換回路を用いた高い分解能の高精度ＤＡ変換に必用な加算回路をリコンフィギャラブルアナログ回路によって実現することが容易である。このとき、リコンフィギャラブルアナログ回路は制御データに基づいてアナログ回路機能を再構成可能にするために多くの選択回路や選択スイッチが配置され、その信号経路には比較的大きな抵抗成分が寄生することになる。このような寄生抵抗成分は、複数個の抵抗素子によって設定した加算回路の重みに誤差となって影響を与える。このような誤差成分による影響に対しても校正処理によって補正係数を取得することによって縮減することが容易である。
【００３６】
〔１０〕＜ＳＩＰ＞
項９のデータ処理システムにおいて、前記リコンフィギャラブルアナログ回路は１チップの半導体集積回路で構成され、当該リコンフィギャラブルアナログ回路と前記マイクロコンピュータは１個のパッケージに封止された、システムインパッケージ形態とされる（１０１）。
【００３７】
これによれば、リコンフィギャラブルアナログ回路とマイクロコンピュータがマルチチップで提供されても、システムインパッケージ形態とされることにより、データ処理システムの取り扱いが容易になる。
【００３８】
〔１１〕＜１チップ＞
項９のデータ処理システムにおいて、前記リコンフィギャラブルアナログ回路と前記マイクロコンピュータは同一チップに形成される。
【００３９】
これによれば、データ処理システムがシステムオンチップで実現され、動作の高速化及び低消費電力に資することができる。
【００４０】
〔１２〕＜ＣＰＵ＞
項１乃至１１の何れかのデータ処理システムにおいて、前記プログラム制御回路は中央処理装置（４１）及び前記中央処理装置が実行するプログラムを保有するプログラムメモリ（４２）を有する。
【００４１】
これによれば、プログラム制御回路を容易に実現することができる。
【００４２】
〔１３〕＜ＰＣＭデータ＞
項１２のデータ処理システムにおいて、前記変換対象のデジタルデータはＰＣＭデータである。
【００４３】
これによれば、電子機器のＰＣＭデータを用いた再生音質の向上を抵コストで実現可能になる。
【００４４】
〔１４〕＜システム１：重みが１／２ｎよりも大きい場合に下位側信号に乗算される０〜１の値を持つ補正係数＞
項２のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記補正係数を、第２のＤＡ変換回路に入力される前記下位側信号に乗算される、０より大きく１より小さな値とする（図１）。
【００４５】
これによれば、第２のＤＡ変換回路の出力を受ける抵抗素子が目標よりも小さくなって、抵抗素子による重みが前記１／２ｎよりも大きくなる場合は加算回路の出力が大きくなりすぎるので、第２のＤＡ変換回路に入力される前記下位側信号に１より小さな補正係数を乗算して補正することにより、重みについての誤差の影響を低減することができる。
【００４６】
〔１５〕＜システム２：重みが１／２ｎよりも小さい場合に上位側信号に乗算される０〜１の値を持つ補正係数＞
項２のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて小さい場合に、前記補正係数を、前記上位側信号に乗算される０より大きく１より小さな値とする（図２）。
【００４７】
これによれば、第２のＤＡ変換回路の出力を受ける抵抗素子が目標よりも大きくなって、抵抗素子による重みが前記１／２ｎよりも小さくなる場合は加算回路の出力が小さくなりすぎる。このとき、第２のＤＡ変換回路に入力される下位側信号に１より大きな補正係数を乗じて補正を行うと第２のＤＡ変換回路に桁溢れを生ずるため、第１のＤＡ変換回路に入力される上位側信号に１より小さな補正係数を乗算して補正することにより、ＤＡ変換回路に桁溢れを生ずることなく重みについての誤差の影響を低減することができる。
【００４８】
〔１６〕＜システム３：重みが１／２ｎよりも小さい場合に下位側信号を下位方向に１ビットシフトして１以上の補正係数を乗算＞
項２のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に１ビットシフトし、前記補正係数を、前記シフトした信号に乗算される１より大きな値とする、請求項２記載のデータ処理システム（図３）。
【００４９】
これによれば、第２のＤＡ変換回路の出力を受ける抵抗素子が目標よりも大きくなって、抵抗素子による重みが前記１／２ｎよりも小さくなる場合は、加算回路の出力が小さくなりすぎる。このとき、第２のＤＡ変換回路に入力される下位側信号を下位方向に１ビットシフトすることにより、第２のＤＡ変換回路に入力される下位側信号に１より大きな補正係数を乗じて補正を行っても桁あふれを生じないようにすることができる。ただし、加算回路から得られるＤＡ変換結果は項１４,１５に比べて１ビット少なくなる。
【００５０】
〔１７〕＜システム４：重みが１／２ｎよりも小さい場合に上位信号のビット数を１ビット増やして分割した下位信号を下位方向に１ビットシフトして１以上の補正係数を乗算（Ｒ２が大きい）＞
項２のデータ処理システムにおいて、前記プログラム制御回路は、前記校正処理において、前記複数の抵抗素子による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を１ビット増やし下位側信号のビット数を１ビット減らし、前記補正係数を、前記下位側信号に乗算される１より大きな値とする（図４）。
【００５１】
これによれば、第１のＤＡ変換空き路に入力される上位側信号のビット数を１ビット増やし、第２のＤＡ変換空き路に入力される下位側信号のビット数を１ビット減らすことにより、当該下位側信号に１より大きな補正係数を乗じて補正を行っても、桁落ち及び桁あふれのないＡＤ変換結果を得ることができる。
【００５２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５３】
《実施の形態１》
図１には本発明の一実施の形態に係るデータ処理システムによって実現されるＤＡ変換機能が例示される。同図に示されるＤＡ変換機能は、マイクロコンピュータ（ＭＣＵ）１にオンチップされたＤＡ変換回路ＤＡＣ１，ＤＡＣ２の夫々の分解能よりもビット数の多いデジタル信号を当該複数個のＤＡ変換回路ＤＡＣ１、ＤＡＣ２を用いて変換するものである。例えば、マイクロコンピュータ（ＭＣＵ）１の内部でデジタル処理されるｎ＋ｍビットのＰＣＭデータＤｎ＋ｍを上位ｎビットデータＤ１ｎ、下位ｍビットＤ２ｍに分割してそれぞれＤＡ変換回路ＤＡＣ１、ＤＡＣ２を用いてアナログ信号Ａ１ｎ、Ａ２ｍに変換し、アナログ信号Ａ１ｎ，Ａ２ｍを加算回路（ＡＤＤ）２で加算し、ローパスフィルタ３を介して音声信号Ａｄを生成する構成を基本とする。
【００５４】
加算回路２は上位側に対する下位側の関係を維持するための抵抗比による所定の重みを付けてアナログ信号Ａ１ｎにアナログ信号をＡ２ｍ加算する。要するに、下位ｍビットデータＤ２ｍに対してＤＡ変換回路ＤＡＣ２で変換されたアナログ信号Ａ２mが、上位ｎビットデータＤ１ｎに対するＤＡ変換回路ＤＡＣ１による分解能の単位刻み内における信号値となるように重み付けが行われ、アナログ信号Ａ１ｎに対してアナログ信号Ａ２ｍは１／２ｎの重み付けがなされなければならない。特に制限されないが、加算回路２を図示の如く、オペアンプ２０を用いて反転加算回路で構成するとき、反転入力端子（−）の入力抵抗素子２１の抵抗値をＲ１、非反転入力端子（＋）の入力抵抗素子２２の抵抗値をＲ２、帰還抵抗素子２３の抵抗値をＲ１とするとき、加算回路２の出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ａ１ｎ／Ｒ１＋Ａ２ｍ／Ｒ２）Ｒ１
Ｖｏｕｔ＝Ａ１ｎ＋Ｒ１／Ｒ２×Ａ２ｍ
となる。従って、抵抗比Ｒ１／Ｒ２は、
Ｒ１／Ｒ２＝１／２ｎ
でなければならない。例えばｎ＝４、ｍ＝８のときＲ１＝１ｋΩ、Ｒ２＝１６ｋΩとすればよい。
【００５５】
抵抗値Ｒ１、Ｒ２には誤差があり、更に加算回路２の信号ノードには負所望な寄生抵抗成分などがあり、目的とする抵抗比Ｒ１／Ｒ２に許容範囲外の誤差を持つ場合が想定される。この誤差による影響を抑制するために、ＡＤ変換回路ＡＤＣと補正係数取得演算部３を用いて補正係数を演算し、例えば、抵抗値Ｒ２が許容範囲から外れて小さい場合、加算回路２の出力は期待値よりも大きくなり過ぎるので、図１に例示されるように乗算部４で０よりも大きく１よりも小さな補正係数を下位ｍビットデータＤ２ｍに乗算して補正すればよい。
【００５６】
抵抗値Ｒ２が許容範囲から外れて大きい場合、加算回路２の出力は期待値よりも小さくなり過ぎる。このとき下位ｍビットデータＤ２ｍに１よりも大きな補正係数を乗算すると、桁あふれを生じて変換精度が低下する。そこで、この場合には、図２に例示されるように、乗算部５で０よりも大きく１よりも小さな補正係数を上位ｎビットデータＤ１ｎに乗算して補正すればよい。
【００５７】
また、その場合に、図２に代えて、下位ｍビット側の乗算で対処するには、図３の如く、１よりも大きな補正係数を乗算できるように、下位ｍビットデータＤ２ｍに代えて、これを下位側に１ビットシフトした下位側データＤ２ｍ−１を用意し、下位側データＤ２ｍ−１に乗算部６で１より大きな補正係数を乗算すればよい。
【００５８】
図３の場合にはＤＡ変換されるＰＣＭデータは実質的に１１ビットになってしまう。ＤＡ変換の変換精度を１２ビットに戻すには、図４に例示されるように、上位データを１ビット増やしてｎ＋１ビットのデータＤ１ｎ＋１とし、下位データをｍ−１ビットのデータＤ２ｍ−１として１よりも大きな補正係数を乗算部７で乗算する。
【００５９】
上述の図１乃至図４による補正係数を乗算してＤＡ変換を行う処理は、夫々のＤＡ変換回路ＤＡＣ１，ＤＡＣ２の分解能よりもビット数の多いデジタル信号を複数個のＤＡ変換回路ＤＡＣ１，ＤＡＣ２を用いてＤＡ変換する、という意味で高精度ＤＡ変換処理とされる。
【００６０】
次に前記補正係数を取得する校正処理について説明する。校正処理を行うために、マイクロコンピュータ１は図１乃至図４に例示されるようにＡＤ変換回路１０及び補正係数取得演算部１１を有する。ＡＤ変換回路１０はＤＡ変換回路ＤＡＣ１，ＤＳＡＣ２の分解能よりも高い分解能を有する。前記乗算部４，５，６，７及び補正係数取得演算部１１はマイクロコンピュータ１に搭載されたプログラム制御回路１２によって実現される。プログラム制御回路１２は例えば中央処理装置、前記中央処理装置が実行するプログラムを保有するプログラムメモリ、及び中央処理装置の演算処理負担を軽減するためのアクセラレータなどによって構成される。前記乗算部４，５，６，７及び補正係数取得演算部１１による演算内容は中央処理装置が実行するプログラムの内容に従って規定されることになる。
【００６１】
プログラム制御回路１２は、校正処理において乗算部４，５，６，７による乗算を行わず、必用なデータをＤＡ変換回路ＤＡＣ１，ＤＡＣ２に与える。校正処理において、プログラム制御回路１２は、ＤＡ変換回路ＤＡＣ１に校正値Ｄｃｂを与えると共に、ＤＡ変換回路ＤＡＣ２に値０を与えて加算回路２で加算し、加算回路２の出力信号をローパスフィルタ３を介してＡＤ変換回路１０に取り込む。ＡＤ変換回路ＡＤＣは加算回路２の出力信号の振幅をＡＤ変換して第１の計測値Ｄｍｓ１を取得する。次いで、プログラム制御回路１２は、ＤＡ変換回路ＤＡＣ２に前記校正値Ｄｃｂを与えると共に、ＤＡ変換回路ＤＡＣ１に値０を与えて加算回路２で加算し、加算回路２の出力信号をローパスフィルタ３を介してＡＤ変換回路１０に取り込む。ＡＤ変換回路ＡＤＣは加算回路２の出力信号の振幅をＡＤ変換して第２の計測値Ｄｍｓ２を取得する。例えばＤＡ変換回路ＤＡＣ１、ＤＡＣ２に与えられる校正値Ｄｃｂを図５の（Ａ）とするとき、校正値がＤＡ変換回路ＤＡＣ１に与えられたときのＡＤ変換回路１０の出力は図５の（Ｂ）になり、校正値がＤＡ変換回路ＤＡＣ２に与えられたときのＡＤ変換回路１０の出力は図５の（Ｃ）を呈する。
【００６２】
加算回路２の構成より、第１の計測値Ｄｍｓ１は校正値Ｄｃｂに対応され、第２の計測値Ｄｍｓ２は校正値ＤｃｂのＲ１／Ｒ２倍の信号とされる。すなわち、
Ｄｍｓ２／Ｄｍｓ１＝Ｒ１／Ｒ２
になる。図１乃至図４の例の場合に抵抗値Ｒ１，Ｒ２に誤差がなければ
Ｄｍｓ２／Ｄｍｓ１＝Ｒ１／Ｒ２＝１／２ｎ
になる。補正係数取得演算部１１は第１の計測値Ｄｍｓ１と第２の計測値Ｄｍｓ２との比に基づいて抵抗比Ｒ１／Ｒ２に許容範囲外の誤差があるかを判別し、誤差の値に応じてその誤差を低減する方向の補正係数を取得する。誤差の値に応ずる補正係数は予め用意されたルックアップテーブルの中から対応するものを選択するようにしてよい。或いは、補正係数をその都度演算しながら、漸次誤差が出小さくなるまで、校正処理を複数回繰り返して、最終的な補正係数を取得するようにしてもよい。取得された補正係数Ｎｃｅは高精度ＤＡ変換処理において乗算部４，５，６，又は７に供給されて乗算に供される。一旦取得された補正係数は例えば不揮発性メモリに格納され、電源遮断があっても再利用できるようにしておくことが望ましい。ルックアップテーブルを用いる場合にはその選択データを不揮発性メモリに保管しておけばよい。
【００６３】
実施の形態１によれば以下の作用効果を得る。
【００６４】
（１）上位側に対する下位側の関係を維持するための抵抗比Ｒ１／Ｒ２による重みに許容範囲を超える誤差があるか否かを校正値ＤｃｂのＤＡ変換結果を加算回路２で加算するという処理によって判別することができ、それに従って変換対象のデジタルデータＤｎ＋ｍに対する補正係数Ｎｃｅを容易に求めることができる。したがって、比較的簡単な構成により分解能を向上させ加算回路２の回路特性の誤差の影響を縮減してＤＡ変換を行うことができる。更に詳しくは、変換対象のデジタル信号を分割してそれぞれＤＡ変換した変換結果に抵抗比Ｒ１／Ｒ２で重みをつけて加算する加算回路２の当該抵抗比Ｒ１／Ｒ２を決める外付け抵抗素子２１，２２，２３の公称抵抗値Ｒ１，Ｒ２、Ｒ１に対する誤差の影響を簡単且つ容易に縮減することができる。
【００６５】
（２）図１に例示されるように、校正処理において、前記複数の抵抗素子２１，２２，２３による重みが１／２ｎよりも許容範囲を超えて大きい場合に、前記補正係数Ｎｃｅを、ＤＡ変換回路ＤＡＣ２に入力される下位側信号Ｄ２ｍに乗算される、０より大きく１より小さな値とすることにより、下位側信号Ｄ２ｍに１より小さな補正係数Ｎｃｅを乗算して補正することにより、重みについての誤差の影響を低減することができる。
【００６６】
（３）図２に例示されるように、前記校正処理において、前記複数の抵抗素子２１，２２，２３による重みが前記１／２ｎよりも許容範囲を超えて小さい場合に、前記補正係数Ｎｃｅを、前記上位側信号Ｄ１ｎに乗算される０より大きく１より小さな値とすることにより、ＤＡ変換回路ＤＡＣ２に桁溢れを生ずることなく重みについての誤差の影響を低減することができる。
【００６７】
（４）図３に例示されるように、前記校正処理において、前記複数の抵抗素子２１，２２，２３による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記下位側信号を下位方向に１ビットシフトし、前記補正係数Ｎｃｅを、前記シフトした信号Ｄ２ｍ−１に乗算される１より大きな値とすることにより、ＤＡ変換回路ＤＡＣ２に入力される下位側信号Ｄ２ｍ−１に１より大きな補正係数を乗じて補正を行っても桁あふれを生じないようにすることができる。
【００６８】
（５）図４に例示されるように、前記校正処理において、前記複数の抵抗素子２１，２２，２３による重みが前記１／２ｎよりも許容範囲を超えて大きい場合に、前記上位側信号のビット数を１ビット増やし（Ｄ１ｎ＋１）、下位側信号のビット数を１ビット減らし（Ｄ２ｍ−１）、前記補正係数Ｎｃｅを、前記下位側信号Ｄ２ｍ−１に乗算される１より大きな値とすることにより、当該下位側信号に１より大きな補正係数を乗じて補正を行っても、桁落ち及び桁あふれのないＡＤ変換結果を得ることができる。
【００６９】
《実施の形態２》
図６には本発明の実施の形態に係るデータ処理システム１００が例示される。同図に示されるデータ処理システム１００は、特に制限されないが、温度センサ３０のよる温度測定結果に応じた温度制御を行うと共に、その測定結果に基づく音声案内の制御を行う。
【００７０】
マイクロコンピュータ１には前記加算回路２とローパスフィルタ３の他に、代表的に示されたローパスフィルタ３の出力信号Ａｄを増幅するパワーアンプ３１及びその出力を受けるスピーカ３２が接続される。
【００７１】
マイクロコンピュータ１は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などによって単結晶シリコンのような１個の半導体基板に形成される。マイクロコンピュータ１は、プログラム制御回路としてそれぞれ内部バス４０に接続された中央処理装置（ＣＰＵ）４１、及びＣＰＵ４１の動作プログラムを保有するプログラムメモリ４２を有する。マイクロコンピュータ１は、ＳＲＡＭなどで構成されたＣＰＵ４１のワークメモリ（ＷＲＡＭ）４４のほかに、種々の音声案内に対応するＰＣＭデータを保有する音声でーたメモリ４３、及び電気的に書き換え可能な不揮発性メモリ例えばフラッシュメモリ（ＦＬＳＨ）４５を有する。それらメモリ４３、４４，４５は内部バス４０を介してＣＰＵ４１によるアクセスが可能にされる。外部インタフェース回路として入出力ポート（ＩＯＰ）４６を有し、これに接続された図示を省略する機器がマイクロコンピュータ１によって制御される。前記ＤＡ変換回路ＤＡＣ１，ＤＡＣ２は内部バス４０からデジタルデータを受けてアナログ信号に変換し、変換したアナログ信号は前記加算回路２に与える。ＡＤ変換回路１０は温度センサ３０からの計測信号を入力回路４７Ａから入力し、また、ローパスフィルタ３から出力されるアナログ信号Ａｄを入力回路４７Ｂから入力する。
【００７２】
前記校正処理及び高精度ＤＡ変換処理はＣＰＵ４１がプログラムメモリ４２のプログラムを実行することによって制御する。前記校正処理においてルックアップテーブルを用いて補正係数Ｎｃｆを取得する場合、ルックアップテーブルはフラッシュメモリ４５に格納され、校正処理で取得した補正係数Ｎｃｅをルックアップテーブルからリードするためのメモリアドレスは、フラッシュメモリ４５の所定のパラメータ領域に格納される。パワーオンリセット又はシステムリセットが解除されたとき、ＣＰＵ４１は校正処理が指示されていない場合には当該パラメータ領域からメモリアドレスをリードし、リードしたメモリアドレスを用いてルックアップテーブルから補正係数Ｎｃｅを取得してＷＲＡＭ４４にセットする。高精度ＤＡ変換処理ではＷＲＡＭ４４にセットされている補正係数を用いて乗算が行われる。
【００７３】
前記校正処理においてルックアップテーブルを用いずに補正係数Ｎｃｆを取得する場合には取得した補正係数をフラッシュメモリ４５のパラメータ領域に格納すればよい。パワーオンリセット又はシステムリセットが解除されると、ＣＰＵ４１は校正処理が指示されていない場合には当該パラメータ領域から補正係数Ｎｃｅを取得してＷＲＡＭ４４にセットする。高精度ＤＡ変換処理ではＷＲＡＭ４４にセットされている補正係数を用いて乗算が行われる。
【００７４】
図７には校正処理と高精度ＤＡ変換処理に着目したときのマイクロコンピュータ１による音声処理フローが示される。図８には校正処理のフローチャートが例示される。
【００７５】
パワーオンリセット又はシステムリセットが解除されると（Ｓ１）、ＣＰＵ４１は校正処理が指示されたか（校正処理モードが設定されたか）を判別し（Ｓ２）、校正処理モードが設定されている場合には校正処理を行う（Ｓ３）。校正処理の指示、即ち校正処理モードは、モード端子の特定の状態、或いは特定のレジスタが保有するモードデータの値、などによって指定される。
【００７６】
校正処理モードが設定されているときは、図８に例示されるように、乗算部４，５，６，７による乗算を行わず（Ｓ１０）、ＤＡ変換回路ＤＡＣ１に校正値Ｄｃｂを与えると共に、ＤＡ変換回路ＤＡＣ２に値０を与えて（Ｓ１１）加算回路２で加算し、加算回路２の出力信号を受けるＡＤ変換回路１０を用いて第１の計測値Ｄｍｓ１を取得し、ＷＲＡＭ４４に格納する（Ｓ１２）。次いで、プログラム制御回路１２は、ＤＡ変換回路ＤＡＣ２に前記校正値Ｄｃｂを与えると共に、ＤＡ変換回路ＤＡＣ１に値０を与えて（Ｓ１３）加算回路２で加算し、加算回路２の出力信号を受けるＡＤ変換回路１０を用いて第２の計測値Ｄｍｓ２を取得し、ＷＲＡＭ４４に格納する（Ｓ１４）。ＣＰＵは第１の計測値Ｄｍｓ１と第２の計測値Ｄｍｓ２との比に基づいて抵抗比Ｒ１／Ｒ２に許容範囲外の誤差があるかを判別し、例えば、許容範囲外の誤差の値に応じてその誤差を低減する方向の補正係数を取得してＦＬＳＨ４５のパラメータ領域に格納する。許容範囲外の誤差がないときは例えば、補正係数の値を１としてＦＬＳＨ４５のパラメータ領域に格納する（Ｓ１５）。これによって校正処理を終了する（Ｓ１６）。尚、前述の如くルックアップテーブルを用いて補正計数を取得するようにしてもよい。その場合には、取得した補正計数をルックアップテーブルからアクセスするアドレス情報をＦＬＳＨ４５のパラメータ領域に格納すればよい。
【００７７】
図７において、校正処理モードが設定されていないときは音声出力動作が指示されているかを判別し（Ｓ４）、音声出力動作が指示されていれば、ＤＡ変換対象データに補正計数が乗算され（Ｓ５）、乗算されたデータがＤＡ変換されて加算回路２に供給され、加算回路２の出力に基づいてスピーカから音声が出力される（Ｓ６）。上記校正処理モードにおいてＦＬＳＨ４５のパラメータ領域に格納された補正係数はパワーオンリセット又はシステムリセットにおいてＷＲＡＭ４４の所定の領域に予め内部転送されるようになっている。また、ＦＬＳＨ４５のパラメータ領域に格納されたルックアップテーブルのアクセスアドレス情報はパワーオンリセット又はシステムリセットで参照され、それによってルックアップテーブルからリードされた補正計数はＷＲＡＭ４４の所定の領域に予め内部転送されるようになっている。したがって、パワーオンリセット又はシステムリセットが解除されたとき、ステップＳ５の乗算ではＷＲＡＭ４４の所定領域から補正計数をリードして用いればよい。
【００７８】
上記実施の形態のデータ処理システム１００において、前記ＤＡ変換回路ＤＡＣ１，ＤＡＣ２、ＡＤ変換回路１０及びプログラム制御回路（ＣＰＵ１０，プログラムメモリ４２）を１チップのマイクロコンピュータ１にオンチップされた回路モジュールによって実現するから、マイクロコンピュータ１が備える分解能の低い複数個のＤＡ変換回路ＤＡＣ１，ＤＡＣ２を用いて高い分解能の高精度ＤＡ変換を容易に行うことができる。
【００７９】
上記実施の形態のデータ処理システム１００において、校正処理において、加算回路２の抵抗比Ｒ１／Ｒ２に許容範囲を超える誤差がないとき前記補正係数Ｎｃｅの値を「１」とするから、許容範囲を超える誤差の有無に拘わらず変換対象のデジタルデータに補正係数を乗算すればよく、抵抗比Ｒ１／Ｒ２が許容範囲を超える誤差をもっているか否かに拘わらず、高精度ＡＤ変換処理では補正係数を用いた補正の処理ステップ（Ｓ５，Ｓ６）を共通化することができる。
【００８０】
特にフローチャートは示さないが、校正処理において、前記抵抗比Ｒ１／Ｒ２に許容範囲を超える誤差があるか否かの判別結果が反映される補正フラグを前記補正係数と共に保持するようにする。この場合には、前記高精度ＤＡ変換処理において、前記抵抗比Ｒ１／Ｒ２に許容範囲を超える誤差がないことを前記補正フラグが示しているときは前記補正係数Ｎｃｅによる補正を省略して変換対象のデジタル信号を複数のＤＡ変換回路に供給すればよい。したがって、前記抵抗比に許容範囲を超える誤差がない場合に高精度ＡＤ変換処理において実質的に無駄な補正処理を省くことができる。
【００８１】
《実施の形態３》
図９にはリコンフィギャラブルアナログ回路を用いたデータ処理システム１０１が例示される。図６のデータ処理システムとの相違点は、加算回路２とローパスフィルタ３をリコンフィギャラブルアナログ回路８を用いて構成したことである。リコンフィギャラブルアナログ回路８は、ＣＰＵ４１の制御によって内部バス４０を介して制御レジスタ５０に与えられる制御データによって所望のアナログ回路機能が再構成可能にされる回路である。特に制限されないが、図９においてリコンフィギャラブルアナログ回路８は１チップの半導体集積回路として構成される。図では制御レジスタ５０に設定された制御データによって加算回路２とローパスフィルタ３が直列接続形態で機能設定された状態が図示されている。加算回路２を構成するアンプ２０に接続されるにおける抵抗素子２１，２２，２３は外付け素子とされる。実施の形態３では１チップのリコンフィギャラブルアナログ回路８と前記マイクロコンピュータ１は１個のパッケージに封止され、システムインパッケージ形態のデータ処理システム１０１とされる。制御データは例えば不揮発性記憶装置４５が保有し、リセット解除後にＣＰＵ４４が入出力回路４６を介して不揮発性記憶装置４５から制御レジスタ５０にイニシャルロードされる。
【００８２】
図１０にはリコンフィギャラブルアナログ回路８の概略的な構成が例示される。図１０では代表的に示されたセレクタ６０〜６２、アンプ７０〜７３、外付け抵抗素子８０〜８７、バッファ９０、ＤＡ変換回路（ＤＡＣ）９１が代表的に示される。制御レジスタ５０に設定された制御データによってセレクタ６０〜６２の選択状態、ＤＡＣ９１の入力、アンプ７２，７３などの入力が決定されて所用のアナログ回路機能が設定される。加算回路２は、例えば、抵抗素子８０、８１に抵抗値Ｒ１を、抵抗素子８２に抵抗値Ｒ２を設定し、ＤＡＣ９１にグランド電圧を出力させて構成される。
【００８３】
実施の形態３によれば、マイクロコンピュータ１が備える分解能の低いＤＡ変換回路ＤＡＣ１，ＤＡＣ２を用いた高い分解能の高精度ＤＡ変換に必用な加算回路２をリコンフィギャラブルアナログ回路８によって実現することが容易である。このとき、リコンフィギャラブルアナログ回路８は制御データに基づいてアナログ回路機能を再構成可能にするためにセレクタ６０〜６２のような多くの選択回路や選択スイッチが配置され、その信号経路には比較的大きな抵抗成分が寄生することになる。このような寄生抵抗成分は、複数個の抵抗素子８０，８１，８２（２１，２２，２３）によって設定した加算回路２における抵抗比Ｒ１／Ｒ２に誤差となって影響を与える。このような誤差成分による影響に対しても校正処理によって補正係数を取得することで縮減することが容易である。
【００８４】
更に、リコンフィギャラブルアナログ回路８とマイクロコンピュータ１がマルチチップで提供されても、システムインパッケージ形態とされることにより、データ処理システムの取り扱いが容易になる。
【００８５】
《実施の形態４》
図１１にはリコンフィギャラブルアナログ回路を用いた別のデータ処理システム１０２が例示される。図９のデータ処理システム１０１との相違点は、データ処理システム１０２を１チップで構成して、システムオンチップとしたことである。同図に示されるデータ処理システム１０２は特に制限されないがＣＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。マイクロコンピュータ１及びリコンフィギャラブルアナログ回路８は内部回路モジュールとして構成される。加算回路２を構成する抵抗素子は単一の半導体集積回路としてのデータ処理システム１０２が実装される回路基板に搭載されてリコンフィギャラブルアナログ回路８に接続される。制御レジスタ５０にはＣＰＵ４１が内部バス４０を介して制御データを設定する。制御データは例えば不揮発性記憶装置４５が保有し、リセット処理の一環として不揮発性記憶装置４５から制御レジスタ５０にイニシャルロードされる。
【００８６】
実施の形態４によれば、データ処理システム１０２がシステムオンチップで実現され、動作の高速化及び低消費電力に資することができる。
【００８７】
《実施の形態５》
図１２には上記実施の形態に係るデータ処理システムを適用した電子機器として電気ポットの概略的な構成が例示される。電気ポット２００は本体２０１に湯沸し槽２０２を有し、その底面にヒータ２０３を備え、ヒータ２０３による過熱制御と音声案内を行うために上記データ処理システム１００、１０１、又は１０２が採用される。電気ポットの動作電源は商用電源を電源回路２０４が受け生成する。音声案内として、例えばお湯が沸いたとき「お湯が沸きました」、お湯が少なくなったとき「お湯が少なくなりなした」などの音声案内を行う。
【００８８】
上記実施の形態に係るデータ処理システム１００、１０１、又は１０２を採用することにより、マイクロコンピュータ１が内蔵するＤＡ変換回路（ＤＡＣ１，ＤＡＣ２）の夫々の分解能よりもビット数の多いＰＣＭデータをＤＡ変換して音声信号を生成することができる。即ち、内蔵するＤＡ変換回路の分解能が８ビットとされるような比較的安価なマイクロコンピュータを用いても、１２ビットのようなＰＣＭデータを用いた音質の良い音声案内を行うことができる。したがって、高音質の音声案内を低価格のデータ処理システムによって容易に実現することができる。
【００８９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、ＤＡＣの数は２個に限定されず、加算回路を階層的に接続することによってそれよりも多い数のＤＡＣを用いることも可能である。
【００９１】
ＤＡＣの分解能は８ビットに限定されず、ＡＤＣの分解能は１２ビットに限定されず、適宜変更可能である。オペアンプを用いた加算回路は反転加算回路に限定されず、オペアンプを用いた非反転加算回路、さらにはその他の回路構成を採用することも可能である。ただし、使用する抵抗素子の数を少なくするには反転加算回路が望ましい。
【００９２】
プログラム制御回路は、前記校正処理において、前記第１のＤＡ変換回路に値「０」を与え、前記第２のＤＡ変換回路に校正値を与え、これによって前記加算回路から得られる信号を前記ＡＤ変換回路で変換して加算値を取得し、前記校正値に対する加算値の値と１／２ｎとの差に基づいて、前記抵抗比に許容範囲を超える誤差があるか否かを判別することも可能である。
【００９３】
抵抗比の判別や補正計数の演算にアクセラレータを用いてもよい。
【符号の説明】
【００９４】
１  マイクロコンピュータ（ＭＣＵ）
ＤＡＣ１  第１のＤＡ変換回路
ＤＡＣ２  第２のＤＡ変換回路
Ｄｎ＋ｍ  ｎ＋ｍビットのＰＣＭデータ
Ｄ１ｎ  上位ｎビットデータ
Ｄ２ｍ  下位ｍビットデータ
Ａ１ｎ  上位ｎビットデータに対応するアナログ信号
Ａ２ｍ  下位ｍビットデータに対応するアナログ信号
２  加算回路（ＡＤＤ）
３  ローパスフィルタ（ＬＰＦ）
１００  データ処理システム
３０  温度センサ
４０  内部バス
４１  中央処理装置（ＣＰＵ）
４２  プログラムメモリ
４４  ワークメモリ（ＷＲＡＭ）
４５  不揮発性メモリ（ＦＬＳＨ）
４６  外部インタフェース回路（ＩＯＰ）
１０１  データ処理システム
８  リコンフィギャラブルアナログ回路
５０  制御レジスタ
１０２  データ処理システム
２００  電気ポット
【図１】
2013021599.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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