(57)【要約】【課題】速い動作速度を具現できる半導体装置及びその製造方法を提供する。【解決手段】本発明による半導体装置は、基板と、前記基板上に配置される第１ポリシリコンパターンと、前記第１ポリシリコンパターン上に配置される金属パターンと、前記第１ポリシリコンパターンと前記金属パターンとの間に介在される境界膜とを有し、前記境界膜は、金属シリコン酸化窒化膜、金属シリコン酸化膜、及び金属シリコン窒化膜の中の少なくとも１つを含む。【選択図】      図２Ａ
2013222970.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置される第１ポリシリコンパターンと、
前記第１ポリシリコンパターン上に配置される金属パターンと、
前記第１ポリシリコンパターンと前記金属パターンとの間に介在される境界膜とを有し、
前記境界膜は、金属シリコン酸化窒化膜、金属シリコン酸化膜、及び金属シリコン窒化膜の中の少なくとも１つを含むことを特徴とする半導体装置。
【請求項２】
前記境界膜に含まれた金属は、前記金属パターンを構成する金属と同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属パターンの結晶グレインの大きさは２００ｎｍ以上であり、
前記金属パターンは、体心立方構造を有し、（１１０）平面での面密度に対する（２００）平面での面密度の比（ｒａｔｉｏ）［（１１０）／（２００）］は２００以上であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１ポリシリコンパターンの下に配置される第２ポリシリコンパターンと、
前記第２ポリシリコンパターンと前記第１ポリシリコンパターンとの間に介在されるブロッキング絶縁膜と、
前記第２ポリシリコンパターンと前記基板との間に介在されるトンネル絶縁膜とをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記金属パターンは、少なくとも前記第１ポリシリコンパターンと前記ブロッキング絶縁膜を貫通して前記第２ポリシリコンパターンに隣接し、
前記境界膜は、前記第１ポリシリコンパターンの上部面と前記金属パターンとの間と、
前記第２ポリシリコンパターンの上部面と前記金属パターンとの間とに介在されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１ポリシリコンパターンの側面と前記金属パターンとの間に介在される非晶質膜をさらに有し、
前記非晶質膜は、前記境界膜の金属がドーピングされないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記非晶質膜の幅は、前記境界膜の厚さより大きいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記非晶質膜は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含むことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記境界膜の下の前記第１ポリシリコンパターンの上部面と前記第２ポリシリコンパターンの上部面に隣接して、不連続的に存在する金属シリサイド粒をさらに有することを特徴とする請求項４に記載の半導体装置。
【請求項１０】
基板上に第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜上に非晶質膜を形成する段階と、
前記非晶質膜に金属を供給して境界膜を形成する段階と、
前記境界膜上に前記金属によって構成される金属膜を形成する段階と、
前記金属膜、前記境界膜、前記第１ポリシリコン膜をパターニングする段階とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記金属膜を形成する段階の後に、熱処理工程を実行して前記境界膜に含まれた前記金属と前記非晶質膜を結合させる段階をさらに有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記非晶質膜に金属を供給する段階は、金属元素をプラズマ状態に変化させ、バイアスを印加して前記非晶質膜内部に前記金属元素を浸透させる段階を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記非晶質膜を形成する段階は、シリコン酸化膜とシリコン窒化膜の二重膜を形成する段階を含み、
前記境界膜は、金属シリコン酸化窒化膜から形成され、
前記非晶質膜内部に前記金属元素を浸透させる段階によって、前記二重膜が前記金属シリコン酸化窒化膜の単一膜に変化させることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリコン酸化膜と前記シリコン窒化膜各々の厚さは、１〜３０Åであることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１ポリシリコン膜を形成する段階の前に、前記基板上にトンネル絶縁膜、第２ポリシリコン膜、及びブロッキング絶縁膜を順次に形成する段階と、
前記非晶質膜を形成する段階の前に、少なくとも前記第１ポリシリコン膜及び前記ブロッキング絶縁膜の一部をパターニングして前記第２ポリシリコン膜を露出させる段階と、をさらに有し、
前記非晶質膜は、延長されて前記パターニングされた第１ポリシリコン膜及びブロッキング絶縁膜の側壁も覆い、前記側壁を覆う前記非晶質膜は前記金属が含まれないことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
第１領域及び第２領域を含む基板と、
前記基板の前記第１領域上の第１下部ポリシリコンパターンと、
前記第１下部ポリシリコンパターン上の第１ブロッキング絶縁膜と、
前記第１ブロッキング絶縁膜上の第１上部ポリシリコンパターンと、
前記第１上部ポリシリコンパターン上に形成される、金属シリコン酸化窒化膜、金属シリコン酸化膜、及び金属シリコン窒化膜の中の少なくとも１つを含む第１境界膜と、
前記基板の前記第２領域上の第２下部ポリシリコンパターンと、
前記第２下部ポリシリコンパターン上の第２ブロッキング絶縁膜と、
前記第２ブロッキング絶縁膜上の第２上部ポリシリコンパターンと、
前記第２下部ポリシリコンパターン及び前記第２上部ポリシリコンパターン上に形成される、金属シリコン酸化窒化膜、金属シリコン酸化膜及び金属シリコン窒化膜の中の少なくとも１つを含む第２境界膜とを有し、
前記第１上部ポリシリコンパターンは、前記第１境界膜の全部分と前記第１下部ポリシリコンパターンの間に提供され、
前記第２境界膜は、第１部分及び第２部分を含み、前記第２境界膜の第１部分は前記第２上部ポリシリコンパターン上に提供され、前記第２境界膜の第２部分は前記第２下部ポリシリコンパターン直上に提供されることを特徴とする半導体装置。
【請求項１７】
前記第１領域上の、前記第１下部ポリシリコンパターン、前記第１ブロッキング絶縁膜、前記第１上部ポリシリコンパターン、及び前記第１境界膜はメモリセルの一部であり、
前記第２領域上の、前記第２下部ポリシリコンパターン、前記第２ブロッキング絶縁膜、前記第２上部ポリシリコンパターン、及び前記第２境界膜は非メモリセルの一部であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２領域内に非晶質層をさらに有し、
前記非晶質層は、前記第２境界膜の第１部分と前記第２境界膜の第２部分との間へ提供され、
前記非晶質層は、金属シリコン酸化窒化膜、金属シリコン酸化膜、又は金属シリコン窒化膜を含まないことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記非晶質層は、前記第２上部ポリシリコンパターンの側壁と前記第２ブロッキング絶縁膜を覆い、
前記第２境界膜の第２部分の下面は、前記第２下部ポリシリコンパターンの上面より低いことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１境界層を覆う第１金属層と、
第２金属層とをさらに有し、
前記第２金属層は、前記第２境界層の前記第１部分、前記第２境界層の第２部分、及び前記非晶質層を覆うことを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、速い動作速度を具現できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置のセルアレイ領域にはメモリ機能を有する情報格納パターンとその情報格納状態を制御するためのワードラインが配置される。
また、不揮発性メモリ装置はワードラインを制御するための周辺回路を必要とする。
周辺回路はＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）構造のトランジスタを含む。
不揮発性メモリ装置の高集積化によって、ワードラインの線幅も急激に減少された。これによって、情報格納パターンのデータをプログラムするか、或いは読み出す速度を向上させるためにワードラインの線（又は面）抵抗を減らすことが重要な因子として浮かび上がった。
【０００３】
しかしながら、周辺回路領域のゲート電極はワードラインより相対的に広い線幅を有し、長さも相対的に短いので、ゲート電極の線（又は面）抵抗が周辺回路トランジスタの動作速度向上の主要因子ではない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国登録特許第１０−８７６８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、速い動作速度を具現できる半導体装置を提供することにある。
また、本発明の他の目的は速い動作速度を具現できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に配置される第１ポリシリコンパターンと、前記第１ポリシリコンパターン上に配置される金属パターンと、前記第１ポリシリコンパターンと前記金属パターンとの間に介在される境界膜とを有し、前記境界膜は、金属シリコン酸化窒化膜、金属シリコン酸化膜、及び金属シリコン窒化膜の中の少なくとも１つを含むことを特徴とする。
【０００７】
前記境界膜に含まれた金属は、前記金属パターンを構成する金属と同じであることが好ましい。
前記金属パターンの結晶グレインの大きさは２００ｎｍ以上であり、前記金属パターンは、体心立方構造を有し、（１１０）平面での面密度に対する（２００）平面での面密度の比（ｒａｔｉｏ）［（１１０）／（２００）］は２００以上であることが好ましい。
前記第１ポリシリコンパターンの下に配置される第２ポリシリコンパターンと、前記第２ポリシリコンパターンと前記第１ポリシリコンパターンとの間に介在されるブロッキング絶縁膜と、前記第２ポリシリコンパターンと前記基板との間に介在されるトンネル絶縁膜とをさらに有することが好ましい。
前記金属パターンは、少なくとも前記第１ポリシリコンパターンと前記ブロッキング絶縁膜を貫通して前記第２ポリシリコンパターンに隣接し、前記境界膜は、前記第１ポリシリコンパターンの上部面と前記金属パターンとの間と、前記第２ポリシリコンパターンの上部面と前記金属パターンとの間とに介在されることが好ましい。
前記第１ポリシリコンパターンの側面と前記金属パターンとの間に介在される非晶質膜をさらに有し、前記非晶質膜は、前記境界膜の金属がドーピングされないことが好ましい。
前前記非晶質膜の幅は、前記境界膜の厚さより大きいことが好ましい。
前記非晶質膜は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含むことが好ましい。
前記境界膜の下の前記第１ポリシリコンパターンの上部面と前記第２ポリシリコンパターンの上部面に隣接して、不連続的に存在する金属シリサイド粒をさらに有することが好ましい。
【０００８】
上記目的を達成するためになされた本発明による半導体装置の製造方法は、基板上に第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜上に非晶質膜を形成する段階と、前記非晶質膜に金属を供給して境界膜を形成する段階と、前記境界膜上に前記金属によって構成される金属膜を形成する段階と、前記金属膜、前記境界膜、前記第１ポリシリコン膜をパターニングする段階とを有することを特徴とする。
【０００９】
前記金属膜を形成する段階の後に、熱処理工程を実行して前記境界膜に含まれた前記金属と前記非晶質膜を結合させる段階をさらに有することが好ましい。
前記非晶質膜に金属を供給する段階は、金属元素をプラズマ状態に変化させ、バイアスを印加して前記非晶質膜内部に前記金属元素を浸透させる段階を含むことが好ましい。
前記非晶質膜を形成する段階は、シリコン酸化膜とシリコン窒化膜の二重膜を形成する段階を含み、前記境界膜は、金属シリコン酸化窒化膜から形成され、前記非晶質膜内部に前記金属元素を浸透させる段階によって、前記二重膜が前記金属シリコン酸化窒化膜の単一膜に変化させることが好ましい。
前記シリコン酸化膜と前記シリコン窒化膜各々の厚さは、１〜３０Åであることが好ましい。
前記第１ポリシリコン膜を形成する段階の前に、前記基板上にトンネル絶縁膜、第２ポリシリコン膜、及びブロッキング絶縁膜を順次に形成する段階と、前記非晶質膜を形成する段階の前に、少なくとも前記第１ポリシリコン膜及び前記ブロッキング絶縁膜の一部をパターニングして前記第２ポリシリコン膜を露出させる段階と、をさらに有し、前記非晶質膜は、延長されて前記パターニングされた第１ポリシリコン膜及びブロッキング絶縁膜の側壁も覆い、前記側壁を覆う前記非晶質膜は前記金属が含まれないことが好ましい。
【００１０】
また、上記目的を達成するためになされた本発明による半導体装置は、第１領域及び第２領域を含む基板と、前記基板の前記第１領域上の第１下部ポリシリコンパターンと、前記第１下部ポリシリコンパターン上の第１ブロッキング絶縁膜と、前記第１ブロッキング絶縁膜上の第１上部ポリシリコンパターンと、前記第１上部ポリシリコンパターン上に形成される、金属シリコン酸化窒化膜、金属シリコン酸化膜、及び金属シリコン窒化膜の中の少なくとも１つを含む第１境界膜と、前記基板の前記第２領域上の第２下部ポリシリコンパターンと、前記第２下部ポリシリコンパターン上の第２ブロッキング絶縁膜と、前記第２ブロッキング絶縁膜上の第２上部ポリシリコンパターンと、前記第２下部ポリシリコンパターン及び前記第２上部ポリシリコンパターン上に形成される、金属シリコン酸化窒化膜、金属シリコン酸化膜及び金属シリコン窒化膜の中の少なくとも１つを含む第２境界膜とを有し、前記第１上部ポリシリコンパターンは、前記第１境界膜の全部分と前記第１下部ポリシリコンパターンの間に提供され、前記第２境界膜は、第１部分及び第２部分を含み、前記第２境界膜の第１部分は前記第２上部ポリシリコンパターン上に提供され、前記第２境界膜の第２部分は前記第２下部ポリシリコンパターン直上に提供されることを特徴とする。
【００１１】
前記第１領域上の、前記第１下部ポリシリコンパターン、前記第１ブロッキング絶縁膜、前記第１上部ポリシリコンパターン、及び前記第１境界膜はメモリセルの一部であり、前記第２領域上の、前記第２下部ポリシリコンパターン、前記第２ブロッキング絶縁膜、前記第２上部ポリシリコンパターン、及び前記第２境界膜は非メモリセルの一部であることが好ましい。
第２領域内に非晶質層をさらに有し、前記非晶質層は、前記第２境界膜の第１部分と前記第２境界膜の第２部分との間へ提供され、前記非晶質層は、金属シリコン酸化窒化膜、金属シリコン酸化膜、又は金属シリコン窒化膜を含まないことが好ましい。
前記非晶質層は、前記第２上部ポリシリコンパターンの側壁と前記第２ブロッキング絶縁膜を覆い、前記第２境界膜の第２部分の下面は、前記第２下部ポリシリコンパターンの上面より低いことが好ましい。
前記第１境界層を覆う第１金属層と、第２金属層とをさらに有し、前記第２金属層は、前記第２境界層の前記第１部分、前記第２境界層の第２部分、及び前記非晶質層を覆うことが好ましい。
【発明の効果】
【００１２】
本発明に係る半導体装置及びその製造方法によれば、半導体装置のゲート電極はポリシリコンパターンと金属パターンとの間に介在される境界膜を含む。境界膜は非晶質膜に金属を包含させて形成され得る。金属パターンが非晶質膜の境界膜上に位置するので、金属パターンの結晶グレインの大きさが大きくなって低い非抵抗を有する。
したがって、ゲート電極の線／面抵抗が小さくなって信号伝送速度を増加させ得るという効果がある。
【００１３】
また、境界膜は、金属パターンとポリシリコンパターンとの間の反応を防ぐ拡散防止膜の役割を果たし得る。また、境界膜は金属を含んでポリシリコンパターンと金属パターンとの間でオーミック層の役割を果たし得る。したがって、金属パターンとポリシリコンパターンとの間の界面抵抗を低くすることができるという効果がある。
【００１４】
本発明による境界膜を含むゲート電極は、セルアレイ領域等に配置できるメモリセルの制御ゲート（又はワードライン）にも適用可能であり、また周辺回路領域等に配置できる非メモリセルのゲート電極にも適用可能である。本発明によるゲート電極によって、半導体装置の信号伝達速度を向上させることができるという効果がある。
【００１５】
本発明による半導体装置の製造方法は、境界膜を非晶質膜に金属元素をプラズマ状態に変化させてバイアスを印加して浸透させることによって、形成され得る。したがって、金属プラズマの量を調節することによって、境界膜に含まれる金属の組成を調節することができる。また、境界膜の厚さを調節することができる。したがって、境界膜の電気的特性を調節することができるという効果がある。
本発明による半導体装置の製造方法において、金属膜が非晶質膜である境界膜上に形成されるので、結晶グレインの大きさが大きくなって低い非抵抗を有することができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態による半導体装置の断面図を示す。
【図２Ａ】本発明の具体的な一実施形態による半導体装置の断面図を示す。
【図２Ｂ】図２Ａの‘Ｐ１’部分を拡大した断面図である。
【図２Ｃ】図２Ａの‘Ｐ２’部分を拡大した断面図である。
【図３】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図４】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図５】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図６】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図７】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図８】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図９】本発明の実施形態にしたがって図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
【図１０】本発明の実施形態による不揮発性メモリ装置の断面図である。
【図１１】本発明の実施形態による垂直形半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【図１２】本発明の実施形態による垂直形半導体装置を具備するメモリカードの一例を示す概略ブロック図である。
【図１３】本発明の実施形態による垂直形半導体装置を装着する情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００１７】
次に、本発明に係る半導体装置及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１８】
本発明の長所及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後術されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、互に異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供することであり、本発明は請求項の範疇によって定義されるだけである。明細書全文に掛けて同一参照符号は同一構成要素を称する。
【００１９】
本明細書で使用する用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で単数形は文句で特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階と、動作及び／又は素子は１つ以上の他の構成要素、段階と、動作及び／又は素子の存在又は追加を排除しない。また、本明細書で、ある膜が他の膜又は基板上に在ると言及される場合に、それは他の膜又は基板上に直接形成され得るか、又はこれらの間に第３の膜が介在されることもあり得ることを意味する。
【００２０】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものがある。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示した特定形態に制限されることではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示された蝕刻領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示した領域は概略的な属性を有し、図面で例示した領域の模様は素子の領域の特定形態を例示するためのことであり、発明の範疇を制限するためのことではない。
【００２１】
本実施形態では、情報格納膜に対して説明したが情報格納膜はゲート絶縁膜に対応され得る。
又は、情報格納膜に含まれるトンネル絶縁膜がゲート絶縁膜に対応され得る。
【００２２】
本発明の実施形態による半導体メモリ装置は３次元構造を有する。
図１は本発明の実施形態による半導体装置の断面図を示す。
図１を参照すると、本発明による半導体装置では、基板１上にゲート絶縁膜３、ポリシリコンパターン５、境界膜７、及び金属パターン９が順に積層されてゲート電極１０を構成する。ポリシリコンパターン３にはＮタイプ又はＰタイプの不純物がドーピングされ得る。
【００２３】
境界膜７は、望ましくは金属シリコン酸化膜、金属シリコン窒化膜、及び金属シリコン酸化窒化膜の中の少なくとも１つで形成され得る。
境界膜７はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のような非晶質膜に金属を含ませることによって、形成され得る。境界膜７に含まれる金属は金属パターン９を構成する金属と同一であり得る。境界膜７の厚さは望ましくは１〜１００Åであり、さらに望ましくは５〜４０Åである。
【００２４】
金属パターン９は、タングステン、アルミニウム、チタニウム、ニッケル、コバルト、銅のような金属に形成され得る。
金属パターン９は、非晶質膜である境界膜７上に配置されるので、結晶グレインの大きさが相対的に大きい。具体的には、金属パターン９の結晶グレインの大きさは望ましくは２００ｎｍ以上であり、さらに望ましくは３５０ｎｍ以上である。
金属パターン９は、体心立方構造を有する。金属パターン９の体心立方構造で（１１０）平面での面密度に対する（２００）平面での面密度の比（ｒａｔｉｏ）［（１１０）／（２００）］は望ましくは２００以上であり、さらに望ましくは２４０以上であり得る。
【００２５】
このように、金属パターン９の結晶グレインの大きさが大きいので、非抵抗が小さくなる。したがって、図１に開示したゲート電極１０を含む半導体装置の信号伝達速度は向上され得る。
具体的な一例として、金属パターン９は純粋なタングステン膜からなされ、境界膜７はタングステンシリコン酸化膜、タングステンシリコン窒化膜、及びタングステンシリコン酸化窒化膜の中の少なくとも１つであり得る。
【００２６】
境界膜７は、金属パターン９とポリシリコンパターン５との間の反応を防ぐ拡散防止膜の役割を果たし得る。
また、境界膜７は金属を含んでポリシリコンパターン５と金属パターン９との間でオーミック層の役割を果たし得る。
したがって、金属パターン９とポリシリコンパターン５との間の界面抵抗を低くすることができる。したがって、半導体装置の信号伝達速度をさらに向上させることができる。
【００２７】
境界膜７の下にポリシリコンパターン５の上部面に隣接して不連続的な金属シリサイド粒６が配置され得る。
金属シリサイド粒６は、複数個の互いに連結されなく、孤立された島形態に配置され得る。
【００２８】
ゲート電極１０の上部面にはキャッピング膜パターン１１が配置され、ゲート電極１０の側面はスペーサー１３で覆われる。
基板１内には低濃度不純物注入領域１５と高濃度不純物注入領域１７が配置され得る。
【００２９】
境界膜７を含むゲート電極１０はセルアレイ領域等に配置できるメモリセルの制御ゲート（又はワードライン）にも適用可能である。この場合、図に示していないが、ゲート絶縁膜３は順次に積層されたトンネル絶縁膜、電荷トラップ膜、及びブロッキング絶縁膜を含むことができる。又はポリシリコンパターン５とゲート絶縁膜３との間にブロッキング絶縁膜と浮遊ゲートパターンが介在され得る。
【００３０】
また、境界膜７を含むゲート電極１０は、周辺回路領域等に配置できる非メモリセルのゲート電極にも適用可能である。
本発明のゲート電極１０では境界膜７によって拡散防止膜特性と界面接触抵抗特性（オーミック層の特性）の低下が発生されながら、金属パターン９が大きい結晶グレインの大きさを有する。
したがって、金属パターン９の厚さが４０ｎｍ以上である時、約９μΩ／ｃｍの低い抵抗を有することができる。
【００３１】
図２Ａは、本発明の具体的な一実施形態による半導体装置の断面図を示す。
図２Ｂ及び図２Ｃは、図２Ａの‘Ｐ１’と‘Ｐ２’の部分を拡大した断面図である。
図２Ａ〜図２Ｃを参照すると、本例にしたがう半導体装置では第１領域Ａと第２領域Ｂを含む基板１上に各々第１ゲートパターンＭＧと第２ゲートパターンＮＧが配置される。
【００３２】
第１領域Ａは、セルアレイ領域であり得る。
第２領域Ｂは、周辺回路領域や又はセルアレイ領域でもメモリ機能が必要としない領域であり得る。
第１ゲートパターンＭＧはメモリ機能が必要であるゲートパターンであり得る。第２ゲートパターンＮＧはメモリ機能が必要としない非メモリゲートパターンであり得る。
第１ゲートパターンＭＧは順に積層されたトンネル絶縁膜２３ａ、第１下部ポリシリコンパターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１上部ポリシリコンパターン２９ａ、第１境界膜パターン３５ａ、第１金属パターン４３ａ、及び第１キャッピング膜パターン４５ａを含む。
トンネル絶縁膜２３ａ、第１下部ポリシリコンパターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１上部ポリシリコンパターン２９ａ、第１境界膜パターン３５ａ、及び第１金属パターン４３ａは互いに同一／近似する幅を有し、これらの側壁は整列され得る。
【００３３】
第２ゲートパターンＮＧは、順次に積層されたゲート絶縁膜２３ｂ、第２下部ポリシリコンパターン２５ｂ、第２ブロッキング絶縁膜２７ｂ、第２上部ポリシリコンパターン２９ｂ、第２境界膜パターン３５ｂ、第２金属パターン４３ｂ、及び第２キャッピング膜パターン４５ｂを含む。
第２金属パターン４３ｂは第２境界膜パターン３５ｂ、第２上部ポリシリコンパターン２９ｂ及び第２ブロッキング絶縁膜２７ｂを貫通して第２下部ポリシリコンパターン２５ｂの上部面に隣接する。
第２境界膜パターン３５ｂは、第２下部ポリシリコンパターン２５ｂの上部面と第２金属パターン４３ｂとの間にも介在される。
第２上部ポリシリコンパターン２９ｂの側面と第２金属パターン４３ｂとの間には非晶質膜３５が介在される。非晶質膜３５は延長されて第２ブロッキング絶縁膜２７ｂの側面と第２金属パターン４３ｂとの間にも介在され得る。
【００３４】
第１境界膜パターン３５ａの下の第１上部ポリシリコンパターン２９ａの上部面に隣接して互いに不連続的な金属シリサイド粒３７が配置され得る。
金属シリサイド粒３７は、また第２境界膜パターン３５ｂの下の第２上部ポリシリコンパターン２９ｂの上部面及び第２下部ポリシリコンパターン２５ｂの下の上部面に隣接するように配置され得る。
しかし、金属シリサイド粒３７は非晶質膜３５に隣接する第２上部ポリシリコンパターン２９ｂの側面に隣接するようには配置されない。
第１境界膜パターン３５ａの厚さＴ２は、第２境界膜パターン３５ｂの厚さＴ２と同一である。
第１及び第２境界膜パターン（３５ａ、３５ｂ）の厚さＴ２は、非晶質膜３５の幅（又は水平方向にの厚さ、Ｔ１）より小さい。
【００３５】
第１下部ポリシリコンパターン２５ａは、浮遊ゲートとして機能する。
ポリシリコンパターン（２５ａ、２５ｂ、２９ａ、２９ｂ）にはＮタイプ又はＰタイプの不純物がドーピングされる。
【００３６】
境界膜パターン（３５ａ、３５ｂ）は、望ましくは金属シリコン酸化膜、金属シリコン窒化膜、及び金属シリコン酸化窒化膜の中の少なくとも１つに形成され得る。
境界膜パターン（３５ａ、３５ｂ）はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のような非晶質膜に金属を含ませることによって、形成され得る。境界膜パターン（３５ａ、３５ｂ）に含まれる金属は金属パターン（４３ａ、４３ｂ）を構成する金属と同一である。境界膜パターン３５ａ、３５ｂの厚さは望ましくは１〜１００Åであり、さらに望ましくは５〜４０Åである。
【００３７】
金属パターン（４３ａ、４３ｂ）は、タングステン、アルミニウム、チタニウム、ニッケル、コバルト、銅のような金属で形成され得る。
金属パターン（４３ａ、４３ｂ）は、各々非晶質状態の境界膜パターン（３５ａ、３５ｂ）上に配置されるので、結晶グレインの大きさが相対的に大きい。具体的には、金属パターン（４３ａ、４３ｂ）の結晶グレインの大きさは望ましくは２００ｎｍ以上であり、さらに望ましくは３５０ｎｍ以上である。
【００３８】
金属パターン（４３ａ、４３ｂ）は、体心立方構造を有することができる。金属パターン（４３ａ、４３ｂ）の体心立方構造で（１１０）平面での面密度に対する（２００）平面での面密度の比（ｒａｔｉｏ）［（１１０）／（２００）］は望ましくは２００以上であり、さらに望ましくは２４０以上であり得る。
このように、境界膜パターン（３５ａ、３５ｂ）の結晶グレインの大きさが大きいので、非抵抗が小さくなる。したがって、第１ゲートパターンＭＧと第２ゲートパターンＮＧを含む半導体装置の信号伝達速度は第１領域と第２領域で全て向上され得る。
【００３９】
境界膜パターン（３５ａ、３５ｂ）は、金属パターン（４３ａ、４３ｂ）と上部ポリシリコンパターン（２９ａ、２９ｂ）との間の反応を防ぐ拡散防止膜の役割を果たし得る。
また、境界膜パターン（３５ａ、３５ｂ）は金属を含んで上部ポリシリコンパターン（２９ａ、２９ｂ）と金属パターン（４３ａ、４３ｂ）との間でオーミック層の役割を果たし得る。
したがって、金属パターン（４３ａ、４３ｂ）と上部ポリシリコンパターン（２９ａ、２９ｂ）との間の界面抵抗を低くすることができる。したがって、半導体装置の信号伝達速度をさらに向上させることができる。
【００４０】
第２ゲートパターンＮＧの幅は、第１ゲートパターンＭＧの幅より広い。第２ゲートパターンＮＧと第１ゲートパターンＭＧの側壁は、スペーサー膜５３で被覆される。第１ゲートパターンＭＧと第２ゲートパターンＮＧに隣接する基板には、各々第１不純物注入領域１５ａと第２不純物注入領域１５ｂ、１７が配置される。
【００４１】
図３〜９は、本発明の具体的な実施形態にしたがって、図２Ａの半導体装置を製造する工程を順次に説明するための断面図である。
図３を参照すると、第１領域Ａと第２領域Ｂを含む基板１の全面上に熱酸化膜２３、下部ポリシリコン膜２５、ブロッキング絶縁膜２７、及び上部ポリシリコン膜２９を順次に積層する。
下部ポリシリコン膜２５と上部ポリシリコン膜２９には各々不純物がドーピングされる。ブロッキング絶縁膜２７はシリコン酸化膜、ＯＮＯ膜、及び／又は高誘電膜で形成され得る。
【００４２】
図４を参照すると、第２領域Ｂで、上部ポリシリコン膜２９とブロッキング絶縁膜２７をパターニングして下部ポリシリコン膜２５を露出させるバッティング（ｂｕｔｔｉｎｇ）領域３３を形成する。
バッティング領域３３の下部面はブロッキング絶縁膜２７の下部面より第１深さＤ１ぐらい深くする。第１深さＤ１は、望ましくは約１５ｎｍである。
【００４３】
図５を参照すると、基板１の全面上に非晶質膜３５をコンフォーマルに形成する。
非晶質膜３５は、望ましくはＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）のような蒸着工程で形成される。
又は非晶質膜３５は下部ポリシリコン膜２５と上部ポリシリコン膜２９の露出された表面を酸化及び／又は窒化させることによって、形成され得る。
下部ポリシリコン膜２５と上部ポリシリコン膜２９の露出された表面を酸化及び／又は窒化させるために湿式洗浄工程等が実行されることもあり得る。
又は非晶質膜３５は下部ポリシリコン膜２５と上部ポリシリコン膜２９の露出された表面に酸素及び／又は窒素イオンを注入することによって、形成され得る。
【００４４】
又は、非晶質膜３５は下部ポリシリコン膜２５と上部ポリシリコン膜２９の露出された表面に対して窒素、水素及び／又は酸素を含むガス雰囲気下でアニーリング（ａｎｎｅａｌｉｎｇ）工程を実行することによって、形成され得る。この時、窒素を含むガスとしてはアンモニアＮＨ３であり得る。
非晶質膜３５は、下部ポリシリコン膜２５と上部ポリシリコン膜２９とに接するように形成される。非晶質膜３５は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つの単一膜又は二重膜以上の多重膜に形成され得る。
非晶質膜３５は、第１厚さＴ１に形成される。第１厚さは望ましくは１〜１００Åであり、さらに望ましくは５〜４０Åである。
【００４５】
図６を参照すると、非晶質膜３５に対して金属元素をプラズマ３６状態に変化させ、バイアスを印加して金属元素のイオンを非晶質膜３５の内部へ浸透させる。
したがって、金属元素イオンが浸透された非晶質膜３５は、境界膜（３５ａ、３５ｂ）に変わるようになる。
金属元素のイオンは直進性を有するので、ポリシリコン膜（２５、２９）の露出された上部面に隣接する非晶質膜３５内部のみに浸透される。したがって、ポリシリコン膜（２５、２９）の露出された側壁に隣接する非晶質膜３５の内部には金属元素のイオンが浸透されない。
したがって、ポリシリコン膜（２５、２９）の露出された側壁に隣接する非晶質膜３５は境界膜（３５ａ、３５ｂ）に変わらなく残るようになる。
【００４６】
金属プラズマ３６の量、バイアス電圧等を調節することによって、境界膜（３５ａ、３５ｂ）に含まれる金属の組成を調節することができる。また、金属プラズマ３６が浸透される非晶質膜３５の表面は金属プラズマ３６によって、損傷され得る。
したがって、境界膜（３５ａ、３５ｂ）の第２厚さＴ２は、第１厚さＴ１より小さくなる。
境界膜（３５ａ、３５ｂ）の第２厚さＴ２は、非晶質膜３５の第１厚さＴ１、金属プラズマ３６の量、バイアス電圧等を調節することによって、調節される。
【００４７】
境界膜（３５ａ、３５ｂ）の金属含有量と厚さを調節することができるので、これらの電気的特性を調節することができる。
金属元素は、例えばタングステン、アルミニウム、チタニウム、ニッケル、コバルト、銅等であり得る。
さらに望ましくは金属元素はタングステンであり得る。
具体的な例として、非晶質膜３５はシリコン酸化膜とシリコン窒化膜の二重膜であり得る。
金属プラズマ３６によって、二重膜構造が壞れ、境界膜（３５ａ、３５ｂ）の一種である金属シリコン酸化窒化膜の単一膜が形成され得る。
【００４８】
図７を参照すると、境界膜（３５ａ、３５ｂ）上に金属膜４３を形成する。
金属膜４３はバイアスを印加した状態で金属プラズマ３６処理を連続実行して金属膜を蒸着することによって、形成される。
そして、熱処理工程を実行して、境界膜（３５ａ、３５ｂ）に含まれた（めり込まれている）金属をその内部の非晶質膜に結合させ、内部の損傷を治療することができる。
【００４９】
また、熱処理工程によって、金属膜４３を結晶化させることができる。この時、金属膜４３が非晶質状態の境界膜（３５ａ、３５ｂ）上に形成されるので、金属膜４３の結晶グレインの大きさが大きくなって低い非抵抗を有することができる。この時、形成される金属パターン４３の結晶グレインの大きさは望ましくは２００ｎｍ以上であり、さらに望ましくは３５０ｎｍ以上である。
【００５０】
金属パターン４３は、体心立方構造を有することができる。金属パターン４３の体心立方構造で（１１０）平面での面密度に対する（２００）平面での面密度の比（ｒａｔｉｏ）［（１１０）／（２００）］は望ましくは２００以上であり、さらに望ましくは２４０以上であり得る。
熱処理工程によって、境界膜（３５ａ、３５ｂ）に含まれた金属元素の少量が拡散して、境界膜（３５ａ、３５ｂ）の下の上部及び下部ポリシリコン膜（２９、２５）の上部面に隣接して不連続的に配置される金属シリサイド粒３７が形成される。
金属シリサイド粒３７は、不連続的に互いに孤立された島形態に配置されるので、連続的な膜を構成することができる。
【００５１】
図８を参照すると、第１領域Ａと前記第２領域Ｂの金属膜４３上に各々第１キャッピング膜パターン４５ａと第２キャッピング膜パターン４５ｂを形成する。
【００５２】
図９を参照すると、第１及び第２キャッピング膜パターン（４５ａ、４５ｂ）をエッチングマスクとして利用してその下部膜を順次にパターニングして第１領域Ａに順次に積層されたトンネル絶縁膜２３ａ、第１下部ポリシリコンパターン２５ａ、第１ブロッキング絶縁膜２７ａ、第１上部ポリシリコンパターン２９ａ、第１境界膜パターン３５ａ、第１金属パターン４３ａ、及び第１キャッピング膜パターン４５ａを含む第１ゲートパターンＭＧを形成し、第２領域Ｂにゲート絶縁膜２３ｂ、第２下部ポリシリコンパターン２５ｂ、第２ブロッキング絶縁膜２７ｂ、第２上部ポリシリコンパターン２９ｂ、第２境界膜パターン３５ｂ、第２金属パターン４３ｂ、第２キャッピング膜パターン４５ｂを含む第２ゲートパターンＮＧを形成する。
パターニング工程で境界膜（３５ａ、３５ｂ）はエッチング阻止膜の機能を果たすこともある。
【００５３】
後続的に図２Ａを参照して、第１ゲートパターンＭＧと第２ゲートパターンＮＧの側壁を覆うスペーサー５３とその下部の基板１に不純物注入領域（１５ａ、１５ｂ、１７）を形成する。
【００５４】
図１０は、本発明の実施形態による不揮発性メモリ装置の断面図である。
図１０を参照すると、本実施形態による不揮発性メモリ装置は、ＮＡＮＤ形フラッシュメモリ装置である。
不揮発性メモリ装置は、セルアレイ領域ＣＡＲと周辺回路領域ＰＣＲを含む基板１を含む。
セルアレイ領域ＣＡＲには接地選択ラインＧＳＬ、接地選択ラインＧＳＬと平行なストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に介在される複数個の互いに平行なワードラインＷＬが配置される。
【００５５】
ライン（ＧＳＬ、ＳＳＬ、ＷＬ）は、一方向に延長され、互いに平行になるように分離される。接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ、及びワードラインＷＬは１つのセルストリングを構成する。
セルストリングは対称的に繰り返してセルアレイ領域ＣＡＲに配置される。ワードラインＷＬは図２Ａを参照して説明した第１ゲートパターンＭＧと同一の構造を有する。この時、接地選択ラインＧＳＬとストリング選択ラインＳＳＬは、例えば図２Ａを参照して説明した第２ゲートパターンＮＧと同一の構造を有する。
【００５６】
周辺回路領域ＰＣＲには第２ゲートパターンＮＧが配置される。ゲートパターン（ＮＧ、ＭＧ）に隣接する基板１には不純物注入領域（１５ａ、１５ｂ、１７）が配置される。
ゲートパターン（ＮＧ、ＭＧ）の間は、第１層間絶縁膜ＤＬ１で満たされる。
接地選択ラインＧＳＬに隣接する不純物注入領域（１５ｂ、１７）の上には共通ソースラインＳＣが配置される。
ストリング選択ラインＳＳＬに隣接する不純物注入領域（１５ｂ、１７）の上にはビットラインコンタクトＢＬＣが配置される。
第１層間絶縁膜ＤＬ１の上には第２層間絶縁膜ＤＬ２が配置され、その上にはビットラインコンタクトＢＬＣに電気的に接続されるビットラインＢＬが配置される。ビットラインＢＬはワードラインＷＬと交差する方向に延長される。
【００５７】
図１０の不揮発性メモリ装置の製造方法は、図３〜９で説明した方法と同一か、又は近似する方法で行うことができる。
【００５８】
図１１は、本発明の実施形態による垂直形半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
図１１を参照すると、メモリシステム１１００は、ＰＤＡ、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての素子に適用され得る。
【００５９】
メモリシステム１１００は、コントローラ１１１０、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイのような入出力装置（Ｉ／Ｏ）１１２０、メモリ１１３０、インターフェイス１１４０、及びバス１１５０を含む。メモリ１１３０とインターフェイス１１４０はバス１１５０を通じて相互接続される。
【００６０】
コントローラ１１１０は、少なくとも１つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラ、又はそれと類似の他のプロセス装置を含む。
メモリ１１３０は、コントローラによって遂行された命令を格納するのに使用され得る。
入出力装置１１２０は、システム１１００外部からデータ又は信号を受信するか、又はシステム１１００外部へデータ又は信号を出力することができる。例えば、入出力装置１１２０はキーボード、キーパッド、又はディスプレイ装置を包含することができる。
メモリ１１３０は、本発明の実施形態による不揮発性メモリ素子を含む。メモリ１１３０は、また他の種類のメモリ、任意のランダムアクセスが可能である揮発性メモリ、その他の多様な種類のメモリをさらに包含できる。
インターフェイス１１４０は、データを通信ネットワークに送出するか、或いはネットワークからデータを受信する役割を果たす。
【００６１】
図１２は、本発明の実施形態による垂直形半導体装置を具備するメモリカードの一例を示す概略ブロック図である。
図１２を参照すれば、高容量のデータ格納能力を支援するためのメモリカード１２００は本発明によるフラッシュメモリ装置１２１０を装着する。
本発明によるメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。
【００６２】
ＳＲＡＭ１２２１は、プロセシングユニット１２２３の動作メモリとして使用される。
ホストインターフェイス１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。
エラー訂正ブロック（ＥＣＣ）１２２４は、マルチビットフラッシュメモリ装置１２１０から読出されたデータに含まれるエラーを検出及び訂正する。
メモリインターフェイス１２２５は、本発明のフラッシュメモリ装置１２１０とインターフェイシングする。
プロセシングユニット（ＣＰＵ）１２２２は、メモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行する。
たとえば、図に示していないが、本発明によるメモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ（図示せず）等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【００６３】
以上の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリ装置１２１０を通じて信頼性高いメモリシステムを提供することができる。
特に、最近活発に開発されている半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：以下、ＳＳＤ）装置のようなメモリシステムに本発明のフラッシュメモリ装置が提供され得る。この場合、ダミーセルから生じる読出しエラーを遮断することによって、信頼性高いメモリシステムを具現することができる。
【００６４】
図１３は、本発明の実施形態による垂直形半導体装置を装着する情報処理システムの一例を示す概略ブロック図である。
図１３を参照すれば、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。
【００６５】
本発明による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置（ＣＰＵ）１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。
フラッシュメモリシステム１３１０は、先に言及したメモリシステム又はフラッシュメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）で構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納できる。
【００６６】
そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００へ提供する。
図に示していないが、本発明による情報処理システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【００６７】
また、本発明によるフラッシュメモリ装置又はメモリシステムは多様な形態のパッケージに実装され得る。
例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【００６８】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６９】
１    基板
３、２３、２３ａ、２３ｂ    トンネル絶縁膜
５、２５、２５ａ、２５ｂ、２９、２９ａ、２９ｂ    （第１上下部、第２上下部）ポリシリコン膜（パターン）
６、３７    金属シリサイド粒
７、３５ａ、３５ｂ    （第１、第２）境界膜パターン
９、４３、４３ａ、４３ｂ    （第１、第２）金属パターン
１１、４５ａ、４５ｂ    （第１、第２）キャッピング膜パターン
１３    スペーサー
１５    低濃度不純物注入領域
１７    高濃度不純物注入領域
２７ａ、２７ｂ    （第１、第２）ブロッキング絶縁膜
３５    非晶質膜
ＭＧ    第１ゲートパターン
ＮＧ    第２ゲートパターン
【図１】
2013222970.tif 000003
【図２Ａ】
2013222970.tif 000004
【図２Ｂ】
2013222970.tif 000005
【図２Ｃ】
2013222970.tif 000006
【図３】
2013222970.tif 000007
【図４】
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【図５】
2013222970.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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