(57)【要約】【課題】本発明は、積層セラミック電子部品に関する。【解決手段】本発明は、誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極と、を含み、上記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足する積層セラミック電子部品を提供する。本発明によると、内部電極の印刷面の表面粗度を改善して短絡発生不良を改善する効果がある。【選択図】図４
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【特許請求の範囲】
【請求項１】
誘電体層を含むセラミック本体と、
前記セラミック本体内で前記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極と、を含み、
前記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、前記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足する、積層セラミック電子部品。
【請求項２】
前記誘電体層の平均厚さｔｄは２．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２の内部電極の平均厚さｔｅは２．０μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２の内部電極の積層数は５０層以上である、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記積層セラミック電子部品の長さ及び幅はそれぞれ１．０±０．０９ｍｍ、０．５±０．０９ｍｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２の内部電極は、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金、ニッケル（Ｎｉ）及び銅（Ｃｕ）からなる群から選択された一つ以上の金属を含む、請求項１に記載の積層セラミック電子部品。
【請求項７】
セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、
前記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、
前記セラミックグリーンシートを積層し焼結して、誘電体層及び前記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極を含むセラミック本体を形成する段階と、を含み、
前記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、前記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足する、積層セラミック電子部品の製造方法。
【請求項８】
前記セラミックグリーンシートを積層する段階は、積層時に前記セラミックグリーンシート上の内部電極パターンと接する積層治具の表面をコーティングして行われる、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項９】
前記第１及び第２の内部電極の積層数は５０層以上である、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１０】
前記積層セラミック電子部品の長さ及び幅はそれぞれ１．０±０．０９ｍｍ、０．５±０．０９ｍｍ以下である、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記第１及び第２の内部電極は、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金、ニッケル（Ｎｉ）及び銅（Ｃｕ）からなる群から選択された一つ以上の金属を含む、請求項７に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記第１の内部電極と電気的に連結された第１の外部電極及び前記第２の内部電極と電気的に連結された第２の外部電極を形成する段階をさらに含む、請求項７に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信頼性に優れた積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
一般に、キャパシタ、インダクター、圧電素子、バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック素体、素体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック素体の表面に設置された外部電極を備える。
【０００３】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を挟んで対向配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。
【０００４】
積層セラミックキャパシタは、小型であり且つ高容量が保障され実装が容易であるという長所によってコンピュータ、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。
【０００５】
最近、電気・電子機器産業の高性能化及び軽薄短小化に伴い、電子部品においても小型化、高性能化及び低価格化が求められている。
【０００６】
これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試みられており、近来では、誘電体層の厚さは薄くなり且つ積層数は増加する積層セラミック電子部品が製造されている。
【０００７】
また、内部電極の薄膜化に伴い、内部電極の印刷面の表面粗度の差による短絡不良発生可能性が増加している。
【０００８】
これにより、積層セラミック電子部品の製造において信頼性が低下するという問題があり、これを改善するために、上記内部電極の表面粗度を改善しようとする試みがあった。
【０００９】
特許文献１は、内部電極の表面粗度の改善を試みているが、短絡不良発生減少による信頼性改善の効果は得られないという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】日本特許公開２００３−１７８９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、信頼性に優れた積層セラミック電子部品及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極と、を含み、上記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足する積層セラミック電子部品を提供する。
【００１３】
上記誘電体層の平均厚さｔｄは２．０μｍ以下であることができる。
【００１４】
上記第１及び第２の内部電極の平均厚さｔｅは２．０μｍ以下であることができる。
【００１５】
上記第１及び第２の内部電極の積層数は５０層以上であることができる。
【００１６】
上記積層セラミック電子部品の長さ及び幅はそれぞれ１．０±０．０９ｍｍ、０．５±０．０９ｍｍ以下であることができる。
【００１７】
上記第１及び第２の内部電極は、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金、ニッケル（Ｎｉ）及び銅（Ｃｕ）からなる群から選択された一つ以上の金属を含むことができる。
【００１８】
本発明の他の実施形態は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、上記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層し焼結して誘電体層及び上記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極を含むセラミック本体を形成する段階と、を含み、上記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足する積層セラミック電子部品の製造方法を提供する。
【００１９】
上記セラミックグリーンシートを積層する段階は、積層時に上記セラミックグリーンシート上の内部電極パターンと接する積層治具の表面をコーティングして行うことができる。
【００２０】
上記第１及び第２の内部電極の積層数は５０層以上であることができる。
【００２１】
上記積層セラミック電子部品の長さ及び幅はそれぞれ１．０±０．０９ｍｍ、０．５±０．０９ｍｍ以下であることができる。
【００２２】
上記第１及び第２の内部電極は、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金、ニッケル（Ｎｉ）及び銅（Ｃｕ）からなる群から選択された一つ以上の金属を含むことができる。
【００２３】
上記第１の内部電極と電気的に連結された第１の外部電極及び上記第２の内部電極と電気的に連結された第２の外部電極を形成する段階をさらに含むことができる。
【発明の効果】
【００２４】
本発明によると、内部電極の薄膜化に伴う内部電極の印刷面の表面粗度の差による短絡不良発生を減少させて信頼性に優れた大容量積層セラミック電子部品の具現が可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１のＢ−Ｂ’線に沿う断面図である。
【図３】図２において内部電極と誘電体層の厚さを示すＳ部分の拡大図である。
【図４】図３において内部電極の中心線平均粗さＲａを示す概略図である。
【図５】本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態は多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどはより明確な説明のために誇張されることがあり、図面上の同一符号で表示される要素は同一の要素である。
【００２７】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００２８】
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１のＢ−Ｂ’線に沿う断面図であり、図３は図２において内部電極と誘電体層の厚さを示すＳ部分の拡大図であり、図４は図３において内部電極の中心線平均粗さＲａを示す概略図である。
【００２９】
図１から図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を挟んで互いに対向するように配置される第１及び第２の内部電極２１、２２と、を含み、上記第１及び第２の内部電極２１、２２の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足することができる。
【００３０】
以下、本発明の一実施形態による積層セラミック電子部品を説明する上で、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００３１】
上記セラミック本体１０は、特に制限されず、例えば、六面体形状を有することができる。
【００３２】
なお、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられる。
【００３３】
本発明の一実施形態によると、上記誘電体層１を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００３４】
上記誘電体層１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであることができる。
【００３５】
上記誘電体層１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的達成のために調節され、例えば、４００ｎｍ以下に調節されることができる。
【００３６】
上記第１及び第２の内部電極２１、２２を形成する材料は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００３７】
静電容量形成のために第１及び第２の外部電極３１、３２は上記セラミック本体１０の外側に形成されることができ、上記複数の内部電極２１、２２と電気的に連結されることができる。
【００３８】
上記第１及び第２の外部電極３１、３２は、内部電極と同一の材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。
【００３９】
上記第１及び第２の外部電極３１、３２は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
【００４０】
本発明の一実施形態による積層セラミックキャパシタは、上記第１及び第２の内部電極２１、２２の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足することができる。
【００４１】
内部電極の中心線平均粗さＲａは、表面に粗度が形成された内部電極の粗さを算出した値で、上記粗度の仮想の中心線を基準に平均値を求めて算出された内部電極の粗さを意味することができる。
【００４２】
具体的には、図４を参照すると、上記内部電極の中心線平均粗さＲａを算出する方法では、まず、上記内部電極の一表面に形成されている粗度に対して仮想の中心線を引くことができる。
【００４３】
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３・・・ｒ１３）を測定した後、下記の式のように各距離の平均値を求めて算出された値で内部電極の中心線平均粗さＲａを算出することができる。
【００４４】
【数１】
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【００４５】
この際、上記内部電極の粗度は、上記内部電極の中心線平均粗さＲａを基準に上下凹凸形状を有する。
【００４６】
上記内部電極の中心線平均粗さＲａの仮想線から下部方向に形成された凹凸形状をピット（ｐｉｔ）と定義することができる。
【００４７】
即ち、図４を参照すると、ｒ１、ｒ３、ｒ５、ｒ７、ｒ９、ｒ１１、ｒ１３が上記内部電極の中心線平均粗さＲａの仮想線から下部方向に形成された凹凸形状に該当し、したがって、ピットと定義されることができる。
【００４８】
本発明の一実施形態によると、上記Ｒａの仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足するように調節することにより、内部電極の薄膜化に伴う内部電極の印刷面の表面粗度の差による短絡不良を防止することができる。
【００４９】
具体的には、上記Ｒａの仮想線からその下部に形成されたピットｄまでの最大距離を調節することにより、内部電極の薄膜化に伴う内部電極の印刷面の表面粗度の差による短絡不良発生を減少させて信頼性に優れた大容量積層セラミック電子部品の具現が可能となる。
【００５０】
上記Ｒａの仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍ未満の場合は、短絡不良発生可能性は減少するが、誘電体層との接合力が低下して剥離不良の問題が生じる可能性がある。
【００５１】
また、上記Ｒａの仮想線からその下部に形成されたピットｄまでの最大距離が１３μｍを超える場合は、短絡不良発生可能性が増加する可能性がある。
【００５２】
上記Ｒａの仮想線からその下部に形成されたピットｄまでの最大距離を調節するために、積層セラミックキャパシタの製造段階で、内部電極パターンが印刷されたセラミックグリーンシートの積層時に内部電極パターンと接する積層治具の表面をコーティングして行うことができる。
【００５３】
上記積層治具としては、一般にセラミックグリーンシートの積層に用いられるものであれば特に制限されず、例えば、多孔性シートを用いることができる。これに関する詳細な説明は後述する。
【００５４】
図２及び図３を参照すると、本発明の一実施形態による積層セラミックキャパシタは、上記第１及び第２の内部電極２１、２２の平均厚さｔｅが２．０μｍ以下であることができる。
【００５５】
本発明の一実施形態において、上記第１及び第２の内部電極２１、２２の平均厚さは、図２のようにセラミック本体１０の長さ方向断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
【００５６】
例えば、図２のようにセラミック本体１０の幅（Ｗ）方向の中央部に沿う長さ及び厚さ方向（Ｌ−Ｔ）断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の内部電極に対し、長さ方向に等間隔の３０個の地点の厚さを測定して平均値を測定することができる。
【００５７】
上記等間隔の３０個の地点は、第１及び第２の内部電極２１、２２が互いに重なる領域を意味する容量形成部で測定されることができる。
【００５８】
また、このような平均値の測定を１０個以上の内部電極に拡張して行うと、内部電極の平均厚さをより一般化することができる。
【００５９】
また、上記誘電体層１の平均厚さｔｄは２．０μｍ以下であることができる。
【００６０】
本発明の一実施形態において、上記誘電体層１の平均厚さは、内部電極層２１、２２の間に配置される誘電体層１の平均厚さを意味することができる。
【００６１】
上記誘電体層１の平均厚さは、図２のようにセラミック本体１０の長さ方向断面のイメージを走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
【００６２】
例えば、図２のようにセラミック本体１０の幅（Ｗ）方向の中央部に沿う長さ及び厚さ方向（Ｌ−Ｔ）断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対し、長さ方向に等間隔の３０個の地点の厚さを測定して平均値を測定することができる。
【００６３】
上記等間隔の３０個の地点は、第１及び第２の内部電極２１、２２が互いに重なる領域を意味する容量形成部で測定されることができる。
【００６４】
本発明の一実施形態による積層セラミックキャパシタは超小型及び大容量機種に適用されることができ、したがって、特に制限されず、例えば、上記第１及び第２の内部電極の積層数は５０層以上であることができる。
【００６５】
また、上記積層セラミックキャパシタの長さ及び幅はそれぞれ１．０±０．０９ｍｍ、０．５±０．０９ｍｍ以下であることができる。
【００６６】
図５は、本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【００６７】
図５を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、上記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層し焼結して誘電体層及び上記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極を含むセラミック本体を形成する段階と、を含み、上記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍを満足することができる。
【００６８】
本発明の一実施形態による積層セラミック電子部品の製造方法では、まず、誘電体を含むセラミックグリーンシートを製造することができる。
【００６９】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し上記スラリーを用いてドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【００７０】
次に、上記セラミックグリーンシート上に金属粉末を含む導電性ペーストを用いて内部電極パターンを形成することができる。
【００７１】
次に、上記セラミックグリーンシートを積層し焼結して、誘電体層及び上記誘電体層を挟んで互いに対向するように配置される第１及び第２の内部電極を含むセラミック本体を形成することができる。
【００７２】
上記第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離は０．１μｍから１３μｍを満足することができる。
【００７３】
上記セラミックグリーンシートを積層する段階で、上記セラミックグリーンシートの積層時に上記セラミックグリーンシート上の内部電極パターンと接する積層治具の表面をコーティングして行うことにより、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離を０．１μｍから１３μｍの範囲内に調節することができる。
【００７４】
具体的には、セラミックグリーンシートを積層する過程は、各セラミックグリーンシートを積層治具によって吸着した後、下部の離型フィルムを除去して順次積層される方法で行われることができる。
【００７５】
この過程で、一般に用いられる積層治具の表面にはピンホール等が存在しているため、セラミックグリーンシート上に印刷された内部電極パターンに表面粗度の差を発生させる可能性がある。
【００７６】
このような内部電極パターン上の表面粗度の差は、以後に製造される積層セラミックキャパシタの内部電極間の短絡発生の原因として作用することがある。
【００７７】
本発明の一実施形態によると、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離を０．１μｍから１３μｍの範囲内に調節するために、上記積層治具の表面を有機物又は無機物でコーティングすることにより、上記内部電極パターン上の表面粗度の差を減らすことができる。
【００７８】
上記積層治具としては、一般にセラミックグリーンシートの積層に用いられるものであれば特に制限されず、例えば、多孔性シートを用いることができる。
【００７９】
他に上述した本発明の一実施形態による積層セラミック電子部品の特徴と同一の部分に関する説明は省略する。
【００８０】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明がこれによって制限されるものではない。
【００８１】
本実施例は、第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離による信頼性向上の有無を試験するために行われた。
【００８２】
本実施例による積層セラミックキャパシタは、下記のような段階で製作された。
【００８３】
まず、平均粒径が０．５μｍ以下のチタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して製造された複数のセラミックグリーンシートを設け、これにより、誘電体層１を形成するようになる。
【００８４】
次に、粒子平均サイズが０．５μｍ以下のニッケル粉末を含む内部電極用導電性ペーストを製造した。
【００８５】
上記内部電極用導電性ペーストはニッケル粉末とは別個にチタン酸バリウム（ＢａＴｉＯ３）粉末をさらに添加して製作した。
【００８６】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、１００から３００層積層して積層体を製造した。
【００８７】
次に、圧着し切断して０６０３規格のＳｉｚｅのチップを製造し、上記チップをＨ２０．２％以下の還元雰囲気で温度１０５０〜１２００℃で焼成した。
【００８８】
次に、外部電極形成、メッキ等の工程を経て積層セラミックキャパシタを製作した。
【００８９】
下記の表１は、第１及び第２の内部電極の中心線平均粗さをＲａとするとき、上記Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離による短絡（ｓｈｏｒｔ）不良率を比較した表である。
【００９０】
上記短絡（ｓｈｏｒｔ）不良率を、製作されたチップに対して測定し、基準に適したチップの比率により下記の基準で評価し、下記表１に示した。
【００９１】
◎：非常に良好（短絡不良チップの比率０．１％未満）
○：良好（短絡不良チップの比率０．１％〜１．０％）
×：不良（短絡不良チップの比率１．０％以上）
【００９２】
【表１】
2013222958.tif 000004
【００９３】
上記表１を参照すると、Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が１３μｍを超える場合は、短絡（ｓｈｏｒｔ）不良率が増加して信頼性試験において問題が生じる可能性があることが分かる。
【００９４】
これに対し、Ｒａに対応する仮想線からその下部に形成されたピットｄまでの最大距離が０．１μｍから１３μｍの範囲内の場合は、短絡（ｓｈｏｒｔ）不良率が低くて信頼性に優れることが分かる。
【００９５】
本発明は、上述した実施形態及び添付の図面によって限定されず添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で当該技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
【符号の説明】
【００９６】
１  誘電体層
２１、２２  第１及び第２の内部電極
３１、３２  第１及び第２の外部電極
１０  セラミック本体
ｔｄ  誘電体層の平均厚さ
ｔｅ  内部電極層の平均厚さ
Ｒａ  内部電極の中心線平均粗さ
ｄ  Ｒａに対応する仮想線から内部電極の内部に形成されたピットまでの最大距離
【図１】
2013222958.tif 000005
【図２】
2013222958.tif 000006
【図３】
2013222958.tif 000007
【図４】
2013222958.tif 000008
【図５】
2013222958.tif 000009