(57)【要約】【課題】  本発明が解決しようとする課題は、ブレークダウン時のアバランシェ耐量を向上させるこのできる半導体装置を提供することである。【解決手段】  上記課題を解決するために、実施形態の半導体装置は、第１導電型の半導体基板と、エミッタ電極とを有して構成されるＩＧＢＴ素子形成領域と、前記ＩＧＢＴ素子形成領域の周囲であって、前記半導体基板の一方の側の表面に設けられた第２導電型の第４半導体領域と、前記第４半導体領域よりも深くまで設けられ、前記ＩＧＢＴ素子形成領域と前記第４半導体領域の間に設けられた第５半導体領域とを有して構成され、前記エミッタ電極に接続されるガードリング形成領域と、を有する。【選択図】図２
2013191706.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の側に選択的に設けられた第２導電型の第１半導体領域と、底部が前記半導体基板に位置するように前記第１半導体領域に複数設けられたゲートトレンチと、前記ゲートトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の一方の側に、前記ゲートトレンチの側面に接するように設けられた第２半導体領域と、前記第２半導体領域に接続されたエミッタ電極と、前記半導体基板の他方の側に設けられた第２導電型の第３半導体領域と、前記第３半導体領域に接続されたコレクタ電極とを有して構成されるＩＧＢＴ素子形成領域と、
前記ＩＧＢＴ素子形成領域の周囲であって、前記半導体基板の一方の側の表面に設けられた第２導電型の第４半導体領域と、前記第４半導体領域よりも深くまで設けられ、前記ＩＧＢＴ素子形成領域と前記第４半導体領域の間に設けられた第５半導体領域とを有して構成され、前記エミッタ電極に接続されるガードリング形成領域と、
を有する半導体装置。
【請求項２】
前記第５半導体領域の幅が前記第４半導体領域よりも広い請求項１に記載の半導体装置。
【請求項３】
前記第５半導体領域の濃度と略同等の濃度であり、前記第５半導体領域の底部と接する第１導電型の第６半導体領域を有する請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばトレンチを有する絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴという。）では、ターンオフ時にアバランシェ現象が発生しやすく、ブレークダウン電流によりＩＧＢＴが破壊されるという問題がある。特にトレンチを有するＩＧＢＴの場合、トレンチ底面での電界集中が大きくなり、局所的な破壊が生じる可能性がある。このような問題に対して、ＩＧＢＴの終端領域にガードリング領域を設けて空乏層をＩＧＢＴの外周に広げ、電界集中を防いでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５０６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ブレークダウン時のアバランシェ耐量を向上させるこのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、実施形態の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の側に選択的に設けられた第２導電型の第１半導体領域と、底部が前記半導体基板に位置するように前記第１半導体領域に複数設けられたゲートトレンチと、前記ゲートトレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の一方の側に、前記ゲートトレンチの側面に接するように設けられた第２半導体領域と、前記第２半導体領域に接続されたエミッタ電極と、前記半導体基板の他方の側に設けられた第２導電型の第３半導体領域と、前記第３半導体領域に接続されたコレクタ電極とを有して構成されるＩＧＢＴ素子形成領域と、前記ＩＧＢＴ素子形成領域の周囲であって、前記半導体基板の一方の側の表面に設けられた第２導電型の第４半導体領域と、前記第４半導体領域よりも深くまで設けられ、前記ＩＧＢＴ素子形成領域と前記第４半導体領域の間に設けられた第５半導体領域とを有して構成され、前記エミッタ電極に接続されるガードリング形成領域と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１ａの構造を示す平面図。
【図２】図１に示すＡ−Ａ’線における断面を示す断面図。
【図３】比較例に係る半導体装置１ｂの構造を示す平面図。
【図４】図３に示すＢ−Ｂ’線における断面を示す断面図。
【図５】第２の実施形態に係る半導体装置１ｃの構造を示す平面図。
【図６】図５に示すＣ−Ｃ’線における断面を示す断面図。
【図７】第３の実施形態に係る半導体装置１ｄの構造を示す平面図。
【図８】図７に示すＤ−Ｄ’線における断面を示す断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
[第１の実施形態]
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説明する。図１は第１の実施形態に係る半導体装置１ａの構造を示す平面図、図２はＡ−Ａ’線における断面を示す断面図を示している。なお、本実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能である。また、以下の説明において、Ｎ+、Ｎ、Ｎ-の表記は、不純物濃度の相対的な高低を表す。すなわち、Ｎ+はＮよりもＮ型の不純物濃度が相対的に高く、ＮはＮ-よりもＮ型の不純物濃度が相対的に高いことを示す。
【０００９】
図１、２に示すように半導体装置１ａはＮ-型ベース領域３を含む半導体基板２に設けられた、ＩＧＢＴ素子形成領域３１とガードリング形成領域３０を有する。ＩＧＢＴ素子形成領域３１はＰ型ベース領域１０（第１半導体領域）、ゲートトレンチ１１、ゲート絶縁膜１２、ゲート電極１３、Ｎ型エミッタ領域１４（第２半導体領域）、エミッタ電極１５、Ｐ型コレクタ電極１６（第３半導体領域）、及びコレクタ電極１７からなる。また、ガードリング形成領域３０はＰ型ガードリング領域１８（第４半導体領域）と最内周Ｐ型ガードリング領域１９（第５半導体層）からなる。
【００１０】
ＩＧＢＴ素子形成領域３１の構造について説明する。Ｎ-型ベース領域３を有する半導体基板２の一方の表面にＰ型ベース領域１０が設けられる。Ｐ型ベース領域１０の表面からＮ-型ベース領域３に達するゲートトレンチ１１が複数設けられる。そのゲートトレンチ１１内にはゲート絶縁膜１２を介してゲート電極１３が埋め込まれている。また、Ｐ型ベース領域１０の表面であって、トレンチゲート１１の側面に接するように複数のＮ型エミッタ領域１４が設けられる。そして、そのエミッタ領域１５にはエミッタ電極１５が接続される。
【００１１】
また、半導体基板２の他方の表面にはＮ+バッファ領域４を介してＰ型コレクタ領域１６が設けられる。そのＰ型コレクタ領域１６にはコレクタ電極１７が接続される。
【００１２】
さらに、上記ＩＧＢＴ素子形成領域３１の周囲を一巡するように、Ｐ型ガードリング領域１８が半導体基板２の一方の表面に複数設けられる。Ｐ型ガードリング層１８は、高い耐圧を維持できるようにそれぞれ最適な間隔で配置され、Ｐ型ベース層１８から離間して設けられる。
【００１３】
そのＰ型ガードリング領域１８よりも内側、すなわちＩＧＢＴ素子形成領域３１に近い半導体基板２の一方の表面には、最内周Ｐ型ガードリング領域１９がＩＧＢＴ素子形成領域３１を一巡するように設けられる。この最内周Ｐ型ガードリング領域１９はＰ型ガードリング領域１８と比較した際、Ｎ-型ベース領域３の方向に深く設けられる。また、最内周Ｐ型ガードリング領域１９はエミッタ電極１５と接続される。
【００１４】
このＰ型ガードリング領域１８及び最内周Ｐ型ガードリング領域１９を含む領域をガードリング形成領域３０と呼ぶ。ガードリング形成領域３０は、半導体装置１ａに逆電圧が印加された時に、Ｐ型ベース領域１０の端部近傍に高電界が印加されることを抑制する領域である。耐圧構造は、ガードリング構造に限定されず、例えば、リサーフ構造等が挙げられる。また、図１、２では、Ｐ型ガードリング領域１８は２つしか設けられていないが、これは一例であり、Ｐ型ガードリング層１８の数は一般に半導体装置１ａに求められる耐圧によって決まるため特に限定されない。
【００１５】
（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。
【００１６】
上述したように構成されたＩＧＢＴ構造を有する半導体装置１ａは、図２に示すように、ゲートトレンチ１１に沿って設けられたＮ型エミッタ領域１４、Ｐ型ベース領域１０、及びＮ-型ベース領域３が、Ｎチャネル型のＭＯＳ型トランジスタを構成している。
【００１７】
また、Ｐ型ベース領域１０、Ｎ-型ベース領域３及びＰ型コレクタ領域１６が、ＰＮＰ型のバイポーラトランジスタを構成している。半導体装置１ａは、これらのＭＯＳ型トランジスタとＰＮＰ型トランジスタの複合動作により動作する。
【００１８】
例えば、エミッタ電極１５に対して、コレクタ電極１７に正電位を印加した状態で、ゲート電極１３に閾値電圧よりも大きな正の電圧を印加する。この場合、Ｐ型ベース領域１０のゲート絶縁膜１２（ゲートトレンチ１１）に接する面に反転層が形成される。これにより、ＭＯＳ型トランジスタがオン状態になり、ＭＯＳ型トランジスタに電子電流が流れる。
【００１９】
この電子電流は、Ｎ型エミッタ領域１４、Ｐ型ベース領域１０のゲート絶縁膜１２（ゲートトレンチ１１）に接する面に形成されるＮ型の反転層（すなわちＭＯＳ型トランジスタのチャネル）、Ｎ-型ベース領域３、及びＮ+型バッファ領域４を経て、エミッタ電極１５からコレクタ電極１７へ流れる。
【００２０】
この電子電流は、上述したＰＮＰ型トランジスタのベース電流として機能する。すなわち、電子電流が流れると、ＰＮＰ型トランジスタがオン状態となり、ＰＮＰ型トランジスタに正孔電流が流れる。この正孔電流は、Ｐ型コレクタ領域１６、Ｎ+型バッファ領域４、Ｎ−型ベース領域３、及びＰ型ベース領域１０を経て、コレクタ電極１７からエミッタ電極１５へ流れる。
【００２１】
以上のように、半導体装置１ａは、ゲート電極１３に閾値以上の正の電圧を印加することにより、ＭＯＳ型トランジスタの電子電流が流れ、ＰＮＰ型トランジスタにベース電流が供給され、ＰＮＰ型トランジスタがオン状態になる。逆にゲート電極１３の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、エミッタ電極１５からの電子電流が遮断される。よって、コレクタ電極１７からの正孔電流も無くなり、半導体装置１ａはオフ状態となる。
【００２２】
従って、半導体装置１ａは、ゲート電極１３の電圧を制御してＭＯＳ型トランジスタのオン状態とオフ状態とを切り替えることにより、ＰＮＰ型トランジスタのオン状態とオフ状態とが切り替わる。
【００２３】
ここで、一般に、ＩＧＢＴは、高電流密度のターンオフ時にアバランシェ現象が発生しやすいということが周知であり、ブレークダウン電流すなわちアバランシェ電流によりＩＧＢＴ素子が破壊されるという問題がある。特に、本実施形態のようなゲートトレンチ構造を有するＩＧＢＴにおいては、構造上、ゲートトレンチ１１の底面での電界集中が大きくなるため、例えばゲートトレンチ１１の底面に局所的にアバランシェ電流が集中し、ＩＧＢＴを構成するゲート絶縁膜１２が破壊されやすいことが確認されている。
【００２４】
そのような問題点に対して、本実施形態の半導体装置１ａのように、ＩＧＢＴ素子形成領域３１の周辺領域にＰ型ガードリング１８からなるガードリング形成領域３０を設けることによって、オフ状態において、Ｎ-型ベース領域３とＰ型ベース領域１０との間のＰＮ接合への逆バイアス印加により形成される空乏層が、ＩＧＢＴ素子形成領域３１の周辺へ広がるため、ＩＧＢＴ素子形成領域３１の端部における電界集中を抑制することができる。
【００２５】
（半導体装置１ａの効果）
第１の実施形態の効果について比較例を用いて説明する。図３は比較例に係る半導体装置１ｂの構造を示す平面図、図４はＢ−Ｂ’線における断面を示す断面図を示している。
【００２６】
図３、４に示すように、比較例に係る半導体装置１ｂが、第１の実施形態の半導体装置１ａと異なる点は、ガードリング形成領域３０に、Ｐ型ガードリング領域１８よりも深く設けられ、かつエミッタ電極１５と接続された最内周Ｐ型ガードリング領域１９を有していない点である。
【００２７】
このような構造を有する半導体装置１ｂでは、前述したオフ状態におけるアバランシェ電流が発生した際、図３、４に示す半導体装置１ｂの四隅では、円弧による曲率のため電界集中しやすくなることがある。その結果、局所的にアバランシェ電流集中ポイント４０がガードリング形成領域３０の外周四隅に発生し、半導体装置１ｂの破壊が生じる可能性がある。
【００２８】
一方、第１の実施形態の半導体装置１ａの場合、ガードリング形成領域３０において、ＩＧＢＴ素子形成領域３１とＰ型ガードリング領域１８の間に、Ｐ型ガードリング領域１８よりも深く、かつエミッタ電極１５に接続された最内周Ｐ型ガードリング領域１９を設けることにより、アバランシェ電流集中ポイント４０を最内周Ｐ型ガードリング領域１９の底部に集中させている。この最内周Ｐ型ガードリング領域１９はエミッタ電極１５に接続されているため、アバランシェ電流の一部に関して、エミッタ電極１５を通じて外部に排出させることが可能である。
【００２９】
よって、前述したように、オフ状態において、Ｎ-型ベース領域３とＰ型ベース領域１０との間のＰＮ接合への逆バイアス印加により形成される空乏層がＩＧＢＴ素子形成領域３１の周辺へ広がり、ＩＧＢＴ素子形成領域３１の端部における電界集中を抑制することができることに加え、最内周Ｐ型ガードリング領域１９の底部にアバランシェ電流集中ポイント４０を設けることにより、ガードリング形成領域３０の外周四隅へのアバランシェ電流集中を抑制することが可能となる。従って、結果として半導体装置１ａの耐圧を向上させることが可能となる。
【００３０】
［第２の実施形態］
以下、第２の実施形態に係る半導体装置１ｃについて説明する。なお、半導体装置１ｃの動作については、半導体装置１ａと同様であるため、ここでは省略する。
【００３１】
（半導体装置１ｃの構造）
第２の実施形態に係る半導体装置１ｃの構造について、図５及び図６を参照しながら説明する。図５は第２の実施形態に係る半導体装置１ｃの構造を示す平面図、図６はＣ−Ｃ’線における断面を示す断面図を示している。第１の実施形態の半導体装置１ａと同様の構造については説明を省略する。
【００３２】
第２の実施形態の半導体装置１ｃが、第１の実施形態の半導体装置１ａと異なる点は、最内周Ｐ型ガードリング領域１９がＰ型ガードリング領域１８よりも深く設けられていることに加えて、広く設けられている点である。
【００３３】
第１の実施形態の半導体装置１ａの最内周Ｐ型ガードリング領域１９の広さ、すなわち図２のように断面から見た際の幅については、Ｐ型ガードリング領域１８と略同様であったが、第２の実施形態ではＰ型ガードリング領域１８の幅よりも大きく最内周Ｐ型ガードリング領域１９は設けられている。
【００３４】
（半導体装置１ｃの効果）
半導体装置１ｃの効果について説明する。
【００３５】
前述したように、半導体装置１ｃにおける最内周Ｐ型ガードリング領域１９は、半導体装置１ａの最内周Ｐ型ガードリング領域１９よりも広く設けられていることにより、アバランシェの起きる面積を広くできる、すなわち、アバランシェ電流の集中を半導体装置１ａの場合よりも緩和することが可能となる。
【００３６】
従って、アバランシェ電流集中ポイント４０を更に緩和できるため、結果として半導体装置１ｃの耐圧を更に向上させることが可能となる。
【００３７】
[第３の実施形態]
以下、第３の実施形態に係る半導体装置１ｄについて説明する。なお、半導体装置１ｄの動作については、半導体装置１ａと同様であるため、ここでは省略する。
【００３８】
（半導体装置１ｄの構造）
第３の実施形態に係る半導体装置１ｄの構造について、図７及び図８を参照しながら説明する。図７は第３の実施形態に係る半導体装置１ｄの構造を示す平面図、図８はＤ−Ｄ’線における断面を示す断面図を示している。第１の実施形態の半導体装置１ａと同様の構造については説明を省略する。
【００３９】
第３の実施形態の半導体装置１ｄが、第１の実施形態の半導体装置１ａと異なる点は、最内周Ｐ型ガードリング領域１９がＰ型ガードリング領域１８よりも深く設けられていることに加えて、最内周Ｐ型ガードリング領域１９の底部に、最内周Ｐ型ガードリング領域１９と略同濃度の最内周Ｎ型ガードリング領域２０が設けられている点である。
【００４０】
最内周Ｎ型ガードリング領域２０の形成領域は、最内周Ｐ型ガードリング領域１９の底部の一部でも構わないが、前記底部全面に設けられることが望ましい。
【００４１】
（半導体装置１ｄの効果）
半導体装置１ｄの効果について説明する。
【００４２】
前述したように、半導体装置１ｄにおける最内周Ｐ型ガードリング領域１９は、その底部に最内周Ｎ型ガードリング領域２０を設けることにより、アバランシェ電流をより流れやすくすることが可能である。すなわち、最内周Ｐ型ガードリング領域１９を経由したアバランシェ電流の排出がスムーズに進行するため、ガードリング形成領域３０の外周四隅へのアバランシェ電流集中を一層抑制することが可能となる。
【００４３】
従って、半導体装置１ｄの耐圧を更に向上させることが可能となる。
【００４４】
本発明の実施形態で用いる半導体基板２には、代表例としてシリコン（Ｓｉ）が挙げられるが、その他の材料、例えばシリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）でも実施は可能である。
【００４５】
また、ゲート電極１３には一般にポリシリコンが用いられるが、特に限定はされず、その他の材料でも実施は可能である。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１ａ，１ｂ，１ｃ，１ｄ…半導体装置、２…半導体基板、３…Ｎ-型ベース領域、４…Ｎ+バッファ領域、１０…Ｐ型ベース領域（第１半導体領域）、１１…ゲートトレンチ、１２…ゲート絶縁膜、１３…ゲート電極、１４…Ｎ型エミッタ領域（第２半導体領域）、１５…エミッタ電極、１６…Ｐ型コレクタ領域（第３半導体領域）、１７…コレクタ電極、１８…Ｐ型ガードリング領域（第４半導体領域）、１９…最内周Ｐ型ガードリング領域（第５半導体領域）、２０…最内周Ｎ型ガードリング領域（第６半導体領域）、３０…ガードリング形成領域、３１…ＩＧＢＴ素子形成領域、４０…アバランシェ電流集中ポイント
【図１】
2013191706.tif 000003
【図２】
2013191706.tif 000004
【図３】
2013191706.tif 000005
【図４】
2013191706.tif 000006
【図５】
2013191706.tif 000007
【図６】
2013191706.tif 000008
【図７】
2013191706.tif 000009
【図８】
2013191706.tif 000010