(57)【要約】【課題】寄生バイポーラトランジスタの動作を抑制し、かつ、ソース領域とバックゲート領域との間に電位差を与えることが可能な半導体装置を提供する。【解決手段】半導体基板ＳＵＢに形成される高耐圧トランジスタＮＴＲは、第１導電型のウェル領域ＬＰＷと、ソース領域としての第１の不純物領域ＳＲと、ドレイン領域としての第２の不純物領域ＤＲとを備えている。上記半導体装置はさらに、第３の不純物領域ＰＲ３と、分離用ゲート電極ＳＧとを備えている。第３の不純物領域ＰＲ３は、平面視における１対の第１の不純物領域ＳＲの間に形成されており、ウェル領域ＬＰＷの電位を取り出すための領域である。分離用ゲート電極ＳＧは、第１の不純物領域ＳＲと第３の不純物領域ＰＲ３との間の主表面上に形成されている。【選択図】図３
2013222871.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧トランジスタを備える半導体装置であり、
前記高耐圧トランジスタは、
主表面を有する半導体基板と、
前記主表面に形成された第１導電型のウェル領域と、
前記ウェル領域内の前記主表面に形成された、ソース電極を取り出すための複数の第２導電型の第１の不純物領域と、
前記主表面に、前記第１の不純物領域と隣り合うように形成された、ドレイン電極を取り出すための第２導電型の第２の不純物領域とを含み、
前記半導体装置は、
平面視における１対の前記第１の不純物領域の間であり、かつ前記ウェル領域内の前記主表面に形成された、前記ウェル領域の電位を取り出すための第１導電型の第３の不純物領域と、
前記第１の不純物領域と前記第３の不純物領域との間の前記主表面上に形成された分離用ゲート電極とを有する、半導体装置。
【請求項２】
前記第１の不純物領域と前記第２の不純物領域とを跨ぐように前記主表面上に形成されるゲート電極をさらに有し、
前記分離用ゲート電極は前記ゲート電極と一体となるように形成される、請求項１に記載の半導体装置。
【請求項３】
前記第３の不純物領域は、前記分離用ゲート電極および前記ゲート電極に囲まれる、請求項２に記載の半導体装置。
【請求項４】
高耐圧トランジスタを備える半導体装置であり、
前記高耐圧トランジスタは、
主表面を有する半導体基板と、
前記主表面に形成された第１導電型のウェル領域と、
前記ウェル領域内の前記主表面に形成された、ソース電極を取り出すための複数の第２導電型の第１の不純物領域と、
前記主表面に、前記第１の不純物領域と隣り合うように形成された、ドレイン電極を取り出すための第２導電型の第２の不純物領域とを含み、
前記半導体装置は、
平面視における１対の前記第１の不純物領域の間であり、かつ前記ウェル領域内の前記主表面に形成された、前記ウェル領域の電位を取り出すための第１導電型の第３の不純物領域と、
前記第１の不純物領域と前記第３の不純物領域との間の前記主表面に形成された分離用絶縁膜とを有し、
前記分離用絶縁膜は、平面視において前記第１の不純物領域と前記第２の不純物領域とを結ぶ方向に交差する方向に、間隔をあけて複数配置される、半導体装置。
【請求項５】
前記第１の不純物領域と前記第２の不純物領域とを跨ぐように前記主表面上に形成されるゲート電極をさらに有し、
前記第３の不純物領域は、前記分離用絶縁膜および前記ゲート電極に囲まれる、請求項４に記載の半導体装置。
【請求項６】
前記第１および第２の不純物領域はｎ型不純物領域である、請求項１または４に記載の半導体装置。
【請求項７】
平面視における１対の前記第１の不純物領域の間における前記ウェル領域は、前記第１の不純物領域と接している、請求項１または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば高耐圧トランジスタを内蔵した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置において、半導体基板またはウェル領域の電位を取り出すいわゆるバックゲート領域が形成されることがある。バックゲート領域が形成された半導体装置は、たとえば特開２００２−４３５７１号公報（特許文献１）および特開２０１１−２０４９２４号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−４３５７１号公報
【特許文献２】特開２０１１−２０４９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１，２に開示される半導体装置は、バックゲート領域とトランジスタ本体との距離が小さいため、寄生バイポーラトランジスタの動作を抑制し、トランジスタのオン耐圧の低下を抑制することができると考えられる。しかしこの場合トランジスタのソース領域とバックゲート領域との短絡が起こりやすくなる。特に特許文献２に開示されるバックゲート領域を形成するバックコンタクト構造は、ソース領域とバックゲート領域（バックコンタクト構造）との間の電位差を与えることができない。このため半導体装置の正常な動作を妨げる可能性がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
実施の形態によれば、高耐圧トランジスタを備える半導体装置は、以下の構成を有している。高耐圧トランジスタは、第１導電型のウェル領域と、ソース領域としての第１の不純物領域と、ドレイン領域としての第２の不純物領域とを備えている。上記半導体装置はさらに、第３の不純物領域と、分離用ゲート電極とを備えている。第３の不純物領域は、平面視における１対の第１の不純物領域の間に形成されており、ウェル領域の電位を取り出すための領域である。分離用ゲート電極は、第１の不純物領域と第３の不純物領域との間の主表面上に形成されている。
【０００７】
他の実施の形態によれば、高耐圧トランジスタを備える半導体装置は、以下の構成を有している。高耐圧トランジスタは、第１導電型のウェル領域と、ソース領域としての第１の不純物領域と、ドレイン領域としての第２の不純物領域とを備えている。上記半導体装置はさらに、第３の不純物領域と、分離用絶縁膜とを備えている。第３の不純物領域は、平面視における１対の第１の不純物領域の間に形成されており、ウェル領域の電位を取り出すための領域である。分離用絶縁膜は、第１の不純物領域と第３の不純物領域との間の主表面に形成されている。分離用絶縁膜は、平面視において第１の不純物領域と第２の不純物領域とを結ぶ方向に交差する方向に、間隔をあけて複数配置されている。
【発明の効果】
【０００８】
実施の形態によれば、高耐圧トランジスタへの影響を最小限に抑えながら、寄生バイポーラトランジスタの動作を抑制し、かつ、第１の不純物領域と第３の不純物領域との間に電位差を与えることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る半導体装置の概略平面図である。
【図２】実施の形態１に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略平面図である。
【図３】実施の形態１に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略断面図である。
【図４】実施の形態１に係るバックゲート領域および分離用ゲート領域の構成の第１例を示す概略拡大平面図である。
【図５】実施の形態１に係るバックゲート領域および分離用ゲート領域の構成の第２例を示す概略拡大平面図である。
【図６】実施の形態１の製造方法の第１工程における、図３が示す領域を示す概略断面図である。
【図７】実施の形態１の製造方法の第２工程における、図３が示す領域を示す概略断面図である。
【図８】実施の形態１の製造方法の第３工程における、図３が示す領域を示す概略断面図である。
【図９】実施の形態１の製造方法の第４工程における、図３が示す領域を示す概略断面図である。
【図１０】実施の形態１の製造方法の第５工程における、図３が示す領域を示す概略断面図である。
【図１１】実施の形態１の製造方法の第６工程における、図３が示す領域を示す概略断面図である。
【図１２】実施の形態１の製造方法の第７工程における、図３が示す領域を示す概略断面図である。
【図１３】実施の形態１の製造方法の第８工程における、図３が示す領域を示す概略断面図である。
【図１４】実施の形態１の製造方法の第９工程における、図３が示す領域を示す概略断面図である。
【図１５】実施の形態１に対する関連技術としての、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略平面図である。
【図１６】実施の形態１に対する関連技術としての、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略断面図である。
【図１７】実施の形態１に対する関連技術としての、バックコンタクト構造の構成の第１例を示す概略断面図である。
【図１８】実施の形態１に対する関連技術としての、バックコンタクト構造の構成の第２例を示す概略断面図である。
【図１９】実施の形態２に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略平面図である。
【図２０】実施の形態２に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴおよび高耐圧ｐＭＯＳＦＥＴの構成を示す概略断面図である。
【図２１】実施の形態２に係るバックゲート領域および分離用ゲート領域の構成の第１例を示す概略拡大平面図である。
【図２２】実施の形態３に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴの構成を示す概略平面図である。
【図２３】実施の形態４に係る半導体装置に形成される、高耐圧ｎＭＯＳＦＥＴの構成を示す概略平面図である。
【図２４】一実施の形態に係る半導体装置の要点を抽出した概略平面図である。
【図２５】一実施の形態に係る半導体装置の要点を抽出した概略断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず実施の形態の半導体基板ＳＵＢの主表面における各素子形成領域の配置について図１を用いて説明する。
【００１１】
図１を参照して、実施の形態の半導体装置ＤＥＶは、半導体基板ＳＵＢの主表面に、たとえば高耐圧アナログＩ／Ｏ回路の形成領域と、低電圧ロジック回路の形成領域と、低電圧アナログ回路の形成領域と、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の形成領域とを有している。
【００１２】
上記の高耐圧アナログＩ／Ｏ回路は、通常よりも高い駆動電圧を印加して使用することが可能な、電源回路と低電圧ロジック回路などとの間で電気信号を入出力する回路である。低電圧ロジック回路とは、たとえば複数のＭＩＳトランジスタなどにより構成された論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。低電圧アナログ回路とは、低電圧ロジック回路と同様の低電圧にて駆動するが、アナログ信号を用いて演算する回路である。ＳＲＡＭにはＭＩＳトランジスタが複数個含まれており、当該半導体装置内でのデータの記憶素子として用いられる。この他に図示されないが、当該半導体装置には、たとえば電源回路の形成領域なども有している。当該電源回路は、上記の各回路を起動するための電源電圧を供給するためのものである。
【００１３】
図２は、図１の点線で囲んだ領域「ＩＩ」における高耐圧アナログＩ／Ｏ回路の構成を示す概略平面図である。図２を参照して、半導体基板ＳＵＢに形成された半導体装置ＤＥＶのうち図１の高耐圧アナログＩ／Ｏ回路には、たとえば高耐圧ｐＭＯＳＦＥＴが形成された領域（高耐圧ｐＭＯＳＦＥＴ領域）と高耐圧ｎＭＯＳＦＥＴが形成された領域（高耐圧ｎＭＯＳＦＥＴ領域）とが交互に隣り合うように配置されている。ここで高耐圧ｐ（またはｎ）ＭＯＳＦＥＴとは、たとえば１０Ｖ以上の高いドレイン電圧の耐圧を有する、ｐ（またはｎ）チャネル型のＭＯＳトランジスタを意味する。
【００１４】
高耐圧ｎＭＯＳＦＥＴ領域には、高耐圧ｎＭＯＳＦＥＴとしてのｎ型トランジスタＮＴＲが形成されている。ｎ型トランジスタＮＴＲは、ソース領域ＳＲと、ドレイン領域ＤＲと、ゲート電極ＧＴとを有している。（ｎ型不純物領域からなる）ソース領域ＳＲ、（ｎ型不純物領域ＮＲからなる）ドレイン領域ＤＲおよびゲート電極ＧＴはいずれも半導体基板ＳＵＢの主表面に沿う一方向（図２の上下方向）に延在する長尺の矩形状を有している。ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＴは、これらの延在する方向に交差する方向（図２の左右方向）において互いに間隔をあけて複数配置されている。
【００１５】
ソース領域ＳＲは、ゲート電極ＧＴおよびドレイン領域ＤＲとほぼ平行に延在する。言い換えればソース領域ＳＲは、ドレイン領域ＤＲが延在する方向に交差する方向について互いに対向するように配置される。しかしソース領域ＳＲは延在する長さがドレイン領域ＤＲに比べて短く、ドレイン領域ＤＲと対向する領域の一部分において分断しており、ドレイン領域の延在する方向に関して複数（２つ以上）のソース領域ＳＲが互いに間隔をあけてドレイン領域ＤＲの延在する方向にほぼ平行になるように並べられている。このようにドレイン領域ＤＲの延在する方向にほぼ平行となるように複数並べられたソース領域ＳＲのそれぞれは、同一のゲート電極ＧＴ、ドレイン領域ＤＲを共有することにより、ソース領域ＳＲの並ぶ数に等しい数のｎ型トランジスタＮＴＲを形成している。
【００１６】
当該複数のソース領域ＳＲのうち、平面視において互いに隣り合う１対のソース領域ＳＲの間には、バックゲート領域ＢＧが形成されており、ここのバックゲート領域ＢＧは、ｐ型拡散領域ＰＲ３と、（特にｐ型拡散領域ＰＲ３の近傍の）ｐ型ウェルコンタクト領域ＰＷＲと、により形成されている。
【００１７】
そしてソース領域ＳＲと、ｐ型拡散領域ＰＲ３との間に、分離用ゲート電極ＳＧが配置されている。この分離用ゲート電極ＳＧは、ソース領域ＳＲと、（平面視において互いに隣り合う１対のソース領域ＳＲの間に配置されるバックゲート領域ＢＧの）ｐ型拡散領域ＰＲ３との間に配置されることにより、ソース領域ＳＲとｐ型拡散領域ＰＲ３（バックゲート領域ＢＧ）とを電気的に絶縁（分離）する役割を有している。
【００１８】
分離用ゲート電極ＳＧは、１対の隣り合うゲート電極ＧＴ同士を接続する（橋渡しする）ように形成されている。より具体的には、分離用ゲート電極ＳＧは、１対の隣り合うゲート電極ＧＴのそれぞれが延在する方向（図２の上下方向）に交差する方向（図２の左右方向）に延在し、１対の隣り合うゲート電極ＧＴのそれぞれと接続するように形成されている。
【００１９】
分離用ゲート電極ＳＧは、ドレイン領域の延在する方向に関して複数（２つ以上）並ぶソース領域ＳＲの間に配置される。このため分離用ゲート電極ＳＧは、ドレイン領域ＤＲの延在する方向（すなわちソース領域ＳＲとドレイン領域ＤＲとを結ぶ方向に交差する、図２の上下方向）に、間隔をあけて複数配置されている。
【００２０】
複数のｎ型トランジスタＮＴＲが配置された領域を平面視においてたとえば矩形状に取り囲むように、ｐ型拡散領域ＰＲ３が形成されている。このｐ型拡散領域ＰＲ３は、上記の（隣り合う１対のソース領域ＳＲの間に配置されるバックゲート領域ＢＧのｐ型拡散領域ＰＲ３と同様に、ｐ型ウェル領域ＬＰＷ内の主表面上に形成されている。この意味で、このｐ型拡散領域ＰＲ３（およびその近傍のｐ型ウェル領域ＬＰＷ）をバックゲート領域ＢＧと考えてもよい。
【００２１】
高耐圧ｐＭＯＳＦＥＴ領域には、高耐圧ｐＭＯＳＦＥＴとしてのｐ型トランジスタＰＴＲが形成されている。ｐ型トランジスタＰＴＲは、（ｐ型不純物領域からなる）ソース領域ＳＲ、（ｐ型不純物領域からなる）ドレイン領域ＤＲおよびゲート電極ＧＴからなり、これがｎ型トランジスタＮＴＲと同様に配置されている。また複数のｐ型トランジスタＰＴＲが配置された領域を平面視においてたとえば矩形状に取り囲むように、ｎ型拡散領域ＮＲ３が形成されている。高耐圧ｐＭＯＳＦＥＴ領域の上記のｎ型拡散領域ＮＲ３はｎ型ウェル領域ＬＮＷ内の主表面上に形成されており、これを（その近傍のｎ型ウェル領域ＬＮＷも含めて）バックゲート領域ＢＧと考えてもよい。
【００２２】
図３（Ａ）は図２のＩＩＩＡ−ＩＩＩＡ線に沿う部分における概略断面図であり、図３（Ｂ）は図２のＩＩＩＢ−ＩＩＩＢ線に沿う部分における概略断面図である。また図４は図２の矩形点線で囲んだ領域ＩＶの概略拡大平面図であり、構造の説明を容易にするために簡略化された図２の領域ＩＶにおける構造をより正確に、拡大して図示したものである。
【００２３】
図３（Ａ）を参照して、高耐圧ｎＭＯＳＦＥＴ領域に形成されるｎ型トランジスタＮＴＲは、たとえばシリコンの単結晶からなりｐ型不純物を含むｐ型領域ＰＳＲを有する半導体基板ＳＵＢに形成されている。ｎ型トランジスタＮＴＲは、ｐ型ウェル領域ＬＰＷ（第１導電型のウェル領域）と、ソース領域ＳＲ（第１の不純物領域）と、ドレイン領域ＤＲ（第２の不純物領域）と、ゲート電極ＧＴと、素子分離絶縁膜ＬＳとを主に有している。
【００２４】
ｐ型ウェル領域ＬＰＷは、半導体基板ＳＵＢのｐ型領域ＰＳＲの主表面ＭＳに形成されている、ｐ型不純物を含む領域である。
【００２５】
ソース領域ＳＲは、ソース電極Ｓを取り出すために形成された不純物領域である。ソース領域ＳＲは、ｐ型ウェル領域ＬＰＷ内の半導体基板ＳＵＢの主表面ＭＳに形成されており、ｎ型不純物領域ＮＲと低濃度ｎ型領域ＮＮＲとから構成される。すなわちｎ型不純物領域ＮＲ、低濃度ｎ型領域ＮＮＲはいずれもｎ型不純物を含む領域であり半導体基板ＳＵＢ（ｐ型ウェル領域ＬＰＷ）の主表面ＭＳに形成されており、ｎ型不純物領域ＮＲは低濃度ｎ型領域ＮＮＲの内部に形成されることが好ましい。なお低濃度ｎ型領域ＮＮＲはｎ型不純物領域ＮＲよりもｎ型不純物の濃度が低いことが好ましい。
【００２６】
ドレイン領域ＤＲは、ドレイン電極Ｄを取り出すために形成された不純物領域である。ドレイン領域ＤＲは、ソース領域ＳＲと隣り合うように、半導体基板ＳＵＢの主表面ＭＳに形成されており、ソース領域ＳＲと同様に、ｎ型不純物領域ＮＲと低濃度ｎ型領域ＮＮＲとから構成される。
【００２７】
ドレイン領域ＤＲは、ｎ型ウェル領域ＬＮＷ内の半導体基板ＳＵＢの主表面ＭＳに形成されている。ｎ型ウェル領域ＬＮＷは、図３（Ａ）の断面図においてｐ型ウェル領域ＬＰＷと隣接するように、半導体基板ＳＵＢの主表面ＭＳに形成されている。なおここでは隣接するとは、接するように並んで配置されることを意味する。
【００２８】
ｎ型ウェル領域ＬＮＷにより、高耐圧用のｎ型トランジスタＮＴＲのドレイン領域ＤＲの近傍における電界が異常に高くなることに伴う不具合の発生を抑制することができる。ここではドレイン領域ＤＲを、ｎ型領域ＮＲ，ＮＮＲおよびｎ型ウェル領域ＬＮＷを含めた領域であると考えてもよいし、ｎ型ウェル領域ＬＮＷを除外したｎ型領域ＮＲ，ＮＮＲであると考えてもよいこととする。たとえば図２の概略平面図においては、ドレイン領域ＤＲとしてｎ型ウェル領域ＬＮＷを除外した領域を図示している。
【００２９】
ｎ型ウェル領域ＬＮＷよりも低濃度ｎ型領域ＮＮＲの方が不純物濃度が高く、低濃度ｎ型領域ＮＮＲよりもｎ型不純物領域ＮＲの方が不純物濃度が高くなっていることが好ましい。
【００３０】
ソース領域ＳＲとドレイン領域ＤＲとを跨ぐように、半導体基板ＳＵＢの主表面ＭＳ上にゲート電極ＧＴが形成されており、ゲート電極ＧＴは、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩ１と、電圧を印加するゲート電圧印加部ＧＥ１と、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷ１とにより構成される。
【００３１】
図３（Ｂ）および図４を参照して、平面視においてドレイン領域ＤＲの延在する方向に複数並ぶソース領域ＳＲのうち１対のソース領域ＳＲの間にはバックゲート領域ＢＧが形成されている。１対のソース領域ＳＲの間のバックゲート領域ＢＧは、ｐ型拡散領域ＰＲ３（第３の不純物領域）と、ｐ型ウェルコンタクト領域ＰＷＲとを有している。
【００３２】
またｐ型拡散領域ＰＲ３はｐ型ウェル領域ＬＰＷの電位を取り出すための領域であり、ｐ型ウェル領域ＬＰＷ内の半導体基板ＳＵＢの主表面ＭＳに形成されている。ｐ型拡散領域ＰＲ３はｐ型ウェル領域ＬＰＷよりも高濃度のｐ型不純物により形成されることが好ましい。
【００３３】
高耐圧ｎＭＯＳＦＥＴの外周部を平面的に囲む（バックゲート領域ＢＧとしての）ｐ型拡散領域ＰＲ３も（図２および図３（Ａ）参照）、１対のソース領域ＳＲの間のｐ型拡散領域ＰＲ３と同様に、ｐ型ウェル領域ＬＰＷの電位を取り出すための領域である。
【００３４】
図３（Ｂ）に示すように、実施の形態においては、ｐ型ウェルコンタクト領域ＰＷＲはｐ型ウェル領域ＬＰＷの一部である。１対のソース領域ＳＲに挟まれた構成のバックゲート領域ＢＧは、１対のソース領域ＳＲのそれぞれに接するように、１対のソース領域ＳＲの間に挟まれた構成を有している。このように、特に１対のソース領域ＳＲの間に形成されたバックゲート領域ＢＧは、バックゲート領域ＢＧ自身の不純物の極性（ｐ型）とは反対の極性（ｎ型）の不純物を有する不純物領域（ソース領域ＳＲ）と接するように形成されるバックゲート領域であり、いわゆるバックコンタクト構造を有する。
【００３５】
隣り合う１対のソース領域ＳＲのそれぞれと、それらの間のｐ型拡散領域ＰＲ３との間の、半導体基板ＳＵＢの主表面ＭＳ上に、分離用ゲート電極ＳＧが形成されている。分離用ゲート電極ＳＧは、たとえばシリコン酸化膜からなるゲート絶縁膜ＧＩ２と、電圧を印加するゲート電圧印加部ＧＥ２と、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷ２とにより構成されている。したがって分離用ゲート電極ＳＧは、ゲート電極ＧＴとほぼ同様の構成を有している。
【００３６】
引き続き図３（Ｂ）および図４を参照して、分離用ゲート電極ＳＧは、ソース領域ＳＲの一部と、バックゲート領域ＢＧの一部とを平面視において跨ぐように形成されることが好ましい。このようにすればソース領域ＳＲ（ｎ型不純物領域ＮＲ）からソース電極を、バックゲート領域ＢＧ（ｐ型ウェルコンタクト領域ＰＷＲ）からｐ型ウェル領域ＬＰＷの電極を、効率的に取り出すことができる。一例として図４の平面図においては、低濃度ｎ型領域ＮＮＲは、側壁絶縁膜ＳＷ１，ＳＷ２とほぼ重なっている。
【００３７】
なお図３（Ｂ）においては、図４に比べてｐ型拡散領域ＰＲ３の主表面ＭＳに沿う方向の幅が広くなっている。これは図４においてはｐ型拡散領域ＰＲ３の最上部のみを示しているのに対して、図３（Ｂ）においては熱処理により最上部よりも上記幅が広くなったｐ型拡散領域ＰＲ３の下方の領域の幅に従って描写しているためである。
【００３８】
図４においては分離用ゲート電極ＳＧは、ｐ型拡散領域ＰＲ３の最上面（主表面ＭＳ）においてソース領域ＳＲとｐ型ウェルコンタクト領域ＰＷＲとを跨ぐように形成されている。しかし分離用ゲート電極ＳＧは、ソース領域ＳＲとｐ型拡散領域ＰＲ３の一部とを跨ぐように形成されてもよい。
【００３９】
分離用ゲート電極ＳＧは、ソース領域ＳＲの延在する方向に交差する方向（図４の左右方向）に延在し、ソース領域ＳＲの左右両側に配置される１対のゲート電極ＧＴと接続するように形成されることが好ましい。したがって分離用ゲート電極ＳＧは、これの真下に配置されるソース領域ＳＲの左右両側に配置される１対のゲート電極ＧＴと電気的に接続されることが好ましい。
【００４０】
図４の構成は、分離用ゲート電極ＳＧ（ゲート電圧印加部ＧＥ２）が、その延在する方向（図４の左右方向）の両端部においてゲート電極ＧＴ（ゲート電圧印加部ＧＥ１）と平面的に重なるように配置されている。しかし図５を参照して、分離用ゲート電極ＳＧ（ゲート電圧印加部ＧＥ２）がゲート電極ＧＴ（ゲート電圧印加部ＧＥ１）と平面的に重ならず、たとえば分離用ゲート電極ＳＧ（ゲート電圧印加部ＧＥ２）とゲート電極ＧＴ（ゲート電圧印加部ＧＥ１）とが一体となるように（同一の層として）形成された構成を有してもよい。図４、図５のいずれの場合においても、ゲート電圧印加部ＧＥ２とゲート電圧印加部ＧＥ１とが電気的に接続される構成となる。
【００４１】
また図４、図５のいずれの場合においても、ｐ型拡散領域ＰＲ３は、平面視において分離用ゲート電極ＳＧ（ゲート電圧印加部ＧＥ２）とゲート電極ＧＴ（ゲート電圧印加部ＧＥ１）とにより囲まれている。
【００４２】
なお図４、図５における「無効領域」とは、ソース領域ＳＲなどが延在する方向（各図の上下方向）において隣り合う１対のソース領域ＳＲに挟まれた、ｎ型トランジスタＮＴＲを構成しない（図の上下方向に関してｎ型トランジスタＮＴＲとして無効な）領域を意味する。
【００４３】
次に、実施の形態の半導体装置の製造方法について、図６〜図１４を用いて説明する。なお図６（Ａ）〜図１４（Ａ）のそれぞれは、図３（Ａ）に示す高耐圧ｎＭＯＳＦＥＴ（ｎ型トランジスタＮＴＲ）の製造方法を示し、すなわち高耐圧ｎＭＯＳＦＥＴの形成される領域の製造プロセスを示す。また図６（Ｂ）〜図１４（Ｂ）のそれぞれは、図３（Ｂ）に示す領域の製造方法を示す。
【００４４】
図６（Ａ）、（Ｂ）を参照して、まず内部にたとえばｐ型の不純物を含むｐ型領域ＰＳＲを有する、シリコンの単結晶からなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢの一方の主表面ＭＳ上に、シリコン酸化膜からなる絶縁膜ＩＩと、シリコン窒化膜からなる絶縁膜ＩＩＩとがこの順に、通常の成膜方法により形成される。次に通常の写真製版技術（露光技術および現像技術）により、平面視において素子分離絶縁膜ＬＳが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００４５】
図７（Ａ）、（Ｂ）を参照して、図６のフォトレジストＰＨＲのパターンを用いた通常のエッチング技術により絶縁膜ＩＩＩの開口部が形成される。フォトレジストＰＨＲのパターンが除去された後、絶縁膜ＩＩＩのパターンをフォトマスクとしてその開口部の真下の絶縁膜ＩＩが通常のいわゆるＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により酸化されることにより、素子分離絶縁膜ＬＳが形成される。
【００４６】
次に図示されないが、上記絶縁膜ＩＩ，ＩＩＩおよび上記フォトレジストＰＨＲが除去された後、主表面ＭＳのほぼ全面に、厚みがたとえば１０ｎｍ以上５０ｎｍ以下のシリコン酸化膜が形成される。再度図７（Ａ）、（Ｂ）を参照して、次に通常の写真製版技術により、平面視においてｎ型ウェル領域ＬＮＷが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００４７】
図８（Ａ）、（Ｂ）を参照して、図７のフォトレジストＰＨＲが形成された状態で、通常のイオン注入法により、たとえばリン（Ｐ）の不純物イオンが５０ｋｅＶ以上３００ｋｅＶ以下のエネルギで主表面ＭＳの上方から複数回注入される。その結果、ｎ型ウェル領域ＬＮＷが形成される。
【００４８】
次に上記フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｐ型ウェル領域ＬＰＷが形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００４９】
図９（Ａ）、（Ｂ）を参照して、図８のフォトレジストＰＨＲが形成された状態で、通常のイオン注入法により、たとえばボロン（Ｂ）の不純物イオンが２０ｋｅＶ以上１０００ｋｅＶ以下のエネルギで主表面ＭＳの上方から複数回注入される。その結果、ｐ型ウェル領域ＬＰＷが形成される。高耐圧ｎＭＯＳＦＥＴの形成領域においては、ｎ型ウェル領域ＬＮＷに隣接するようにｐ型ウェル領域ＬＰＷが形成される。
【００５０】
次に上記フォトレジストＰＨＲが除去された後、先に主表面ＭＳのほぼ全面に形成されたシリコン酸化膜が除去される。次に主表面ＭＳのほぼ全面に、通常の熱酸化法により、ゲート絶縁膜ＧＩ１，ＧＩ２を形成するための絶縁膜ＧＩ（１０ｎｍ以上５０ｎｍ以下のシリコン酸化膜）が形成される。当該絶縁膜ＧＩのほぼ全面を覆うように、通常のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート電圧印加部ＧＥ１，ＧＥ２を形成するための多結晶シリコン膜ＧＥが形成される。
【００５１】
さらに多結晶シリコン膜ＧＥ上に、通常の写真製版技術により、平面視において絶縁膜ＧＩおよび多結晶シリコン膜ＧＥが除去される領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００５２】
図１０（Ａ）、（Ｂ）を参照して、図９のフォトレジストＰＨＲが形成された状態で、当該フォトレジストＰＨＲのパターンをフォトマスクとして上記の絶縁膜ＧＩおよび多結晶シリコン膜ＧＥに対して通常のエッチングがなされ、ゲート絶縁膜ＧＩ１，ＧＩ２およびゲート電圧印加部ＧＥ１，ＧＥ２が形成される。
【００５３】
次に上記の（ゲート絶縁膜ＧＩ１，ＧＩ２などを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてソース領域ＳＲおよびドレイン領域ＤＲの低濃度ｎ型領域ＮＮＲが形成される領域、ならびにゲート電圧印加部ＧＥと平面視において重なる領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００５４】
図１１（Ａ）、（Ｂ）を参照して、図１０のフォトレジストＰＨＲが形成された状態で、イオン注入法により、たとえばリン（Ｐ）の不純物イオンが５０ｋｅＶ以上２００ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、低濃度ｎ型領域ＮＮＲが形成される。
【００５５】
次に上記の（低濃度ｎ型領域ＮＮＲを形成するために用いた）フォトレジストＰＨＲが除去された後、主表面ＭＳのほぼ全面に、ゲート電圧印加部ＧＥ１，ＧＥ２などの上側面を覆うようにシリコン酸化膜がたとえばＣＶＤ法により堆積される。このシリコン酸化膜の厚みは３０ｎｍ以上３００ｎｍ以下とすることが好ましい。
【００５６】
図１２（Ａ）、（Ｂ）を参照して、図１１の工程において形成されたシリコン酸化膜がエッチバックされることにより、ゲート電圧印加部ＧＥ１，ＧＥ２およびゲート絶縁膜ＧＩ１，ＧＩ２の側面を覆うように側壁絶縁膜ＳＷ１，ＳＷ２が形成される。以上によりゲート電極ＧＴおよび分離用ゲート電極ＳＧが形成される。
【００５７】
ここで図１２（Ｂ）に示すように、分離用ゲート電極ＳＧは、ソース領域ＳＲと、これに接するバックゲート領域（ｐ型ウェル領域ＬＰＷの露出した領域）との間に（たとえばソース領域ＳＲとｐ型ウェル領域ＬＰＷとを跨ぐように）形成されることが好ましい。
【００５８】
図１３（Ａ）、（Ｂ）を参照して、通常の写真製版技術により、平面視においてｎ型不純物領域ＮＲが形成される領域およびゲート電極ＧＴ，ＳＧと平面視において重なる領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００５９】
図１４（Ａ）、（Ｂ）を参照して、図１３のフォトレジストＰＨＲが形成された状態で、イオン注入法により、たとえばヒ素（Ａｓ）の不純物イオンが３０ｋｅＶ以上７０ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、ｎ型不純物領域ＮＲが形成される。以上により高耐圧ｎＭＯＳＦＥＴのドレイン領域ＤＲおよびソース領域ＳＲが形成される。
【００６０】
次に上記の（ｎ型不純物領域ＮＲを形成するために用いた）フォトレジストＰＨＲが除去された後、通常の写真製版技術により、平面視においてｐ型拡散領域ＰＲ３が形成される領域が開口されたフォトレジストＰＨＲのパターンが形成される。
【００６１】
図３（Ａ）、（Ｂ）を参照して、図１４のフォトレジストＰＨＲが形成された状態で、イオン注入法により、たとえばフッ化ホウ素（ＢＦ2）の不純物イオンが２０ｋｅＶ以上６０ｋｅＶ以下のエネルギで、主表面ＭＳの上方から注入される。その結果、ｐ型ウェルコンタクト領域ＰＷＲにｐ型拡散領域ＰＲ３が形成され、バックゲート領域ＢＧが形成される。以上によりｎ型トランジスタＮＴＲおよびｐ型トランジスタＰＴＲが形成される。
【００６２】
なお上記の各工程におけるイオン注入法により不純物が注入されて各領域が形成された直後には、通常の熱処理がなされることにより、形成された各領域の不純物分布を調整したり、結晶欠陥の少ない安定な状態とすることができる。
【００６３】
この後、ｎ型不純物領域ＮＲなどの各不純物領域の表面にシリサイドを形成するシリサイド工程、形成されたトランジスタの上層（導通用のコンタクトおよび上層配線など）を形成する上層工程などを経ることにより、半導体装置ＤＥＶが形成される。上記の各図においては、上記のシリサイド、コンタクト、上層配線などは図示が省略されている。たとえばソース領域ＳＲおよびドレイン領域ＤＲの上面に接するコンタクトは、平面視においてソース領域ＳＲおよびドレイン領域ＤＲの延在する方向に関して互いに間隔をあけて複数形成されることが好ましい。
【００６４】
また以上においては高耐圧ｎ（ｐ）ＭＯＳＦＥＴが形成される領域（特にｎ型トランジスタＮＴＲが形成される領域）のみについて説明したが、各工程においてはそれ以外の領域、たとえば低電圧ｎ（ｐ）ＭＯＳＦＥＴが形成される領域（図１の低電圧ロジック回路、低電圧アナログ回路参照）についても同様の加工がなされる。
【００６５】
次に、実施の形態の関連技術としての図１５〜図１８を参照しながら、実施の形態の作用効果について説明する。
【００６６】
図１６は、図１５のＸＶＩ−ＸＶＩ線に沿う部分における概略断面図であり、図３（Ａ）が示す高耐圧ｎＭＯＳＦＥＴ領域の構成に加えて、高耐圧ｐＭＯＳＦＥＴ領域の構成を示している。図１５および図１６を参照して、実施の形態の関連技術としての半導体装置は、基本的に図２および図３の半導体装置ＤＥＶと同様の平面構造を有する。しかし図１５および図１６においては、図１５の上下方向に延在するソース領域ＳＲはその延在方向に関して複数並ぶように分割されてはおらず、単一のソース領域ＳＲが図１５の上下方向に延在している。
【００６７】
なお高耐圧ｐＭＯＳＦＥＴ（ｐ型トランジスタＰＴＲのドレイン領域ＤＲは、ｐ型不純物領域ＰＲおよび高耐圧用ｐ型ドリフト層ＨＰＤＦとにより形成されている。ｐ型ドリフト層ＨＰＤＦは、ｎ型トランジスタＮＴＲのｎ型ウェル領域ＬＮＷと同様に、高耐圧用のｐ型トランジスタＰＴＲのドレイン領域ＤＲの近傍における電界が異常に高くなることに伴う不具合の発生を抑制するために形成される。ｐ型ドリフト層ＨＰＤＦよりもｐ型不純物領域ＰＲの方が不純物濃度が高くなっていることが好ましい。以上の点において、図１５および図１６の構成は図２および図３の構成と異なっている。
【００６８】
図１５および図１６においてはバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３，ｎ型拡散領域ＮＲ３）がトランジスタＮＴＲ，ＰＴＲから離れた領域のみに形成されている。言い換えれば図１５および図１６のバックゲート領域ＢＧは、複数のトランジスタＮＴＲ,ＰＴＲが配置された領域を平面視において矩形状に取り囲むようにのみ形成されている。
【００６９】
高耐圧ｎＭＯＳＦＥＴが形成される領域において、バックゲート領域ＢＧがｎ型トランジスタＮＴＲから離れた領域のみに形成されていれば、ｎ型トランジスタＮＴＲのソース電極と、ｐ型ウェル領域ＬＰＷの電位を取り出す電極との距離が大きくなる。この状態でｎ型トランジスタＮＴＲを動作させれば、ｎ型トランジスタＮＴＲのソース電極と、ｐ型ウェル領域ＬＰＷの電位を取り出す電極との間に電流が流れるため、両者の間に電位差が発生する。この電位差により、図１６中に回路図で示す寄生バイポーラトランジスタのベース−エミッタ間が順バイアスになるため、当該寄生バイポーラトランジスタが動作し始め、トランジスタのオン耐圧が低下する可能性がある。
【００７０】
このような不具合はｎ型トランジスタＮＴＲにおいて、ｐ型トランジスタＰＴＲよりも、発生の可能性が大きくなる。これはｎ型トランジスタＮＴＲが動作するためのキャリアである電子の方が、ｐ型トランジスタＰＴＲが動作するためのキャリアである正孔よりも、高い電界が作用した際にインパクトイオン化に起因するオン耐圧の低下が発生しやすいためである。
【００７１】
上記の不具合の可能性を低減するためには、ｎ型トランジスタＮＴＲからより近い領域にバックゲート領域ＢＧを形成することが好ましい。ただしソース領域ＳＲとバックゲート領域ＢＧとが互いに接しない場合には、ソース領域ＳＲの近傍に形成されるバックゲート領域ＢＧにより、半導体装置ＤＥＶ全体（半導体チップ）の平面視における面積が大きくなる可能性がある。
【００７２】
そこで半導体装置ＤＥＶ全体（半導体チップ）の平面視における面積を小さくする目的で、ソース領域ＳＲとその近傍のバックゲート領域ＢＧとが互いに接する（隣接する）構造としたものが上記のバックコンタクト構造である。
【００７３】
図１７および図１８を参照して、図３（Ｂ）と同様に、ドレイン領域（図示されず）の延在する方向に互いに間隔をあけて複数（たとえば１対）形成されたソース領域ＳＲと、これらに接するように形成されたバックゲート領域ＢＧとにより形成されるバックコンタクト構造を示している。バックコンタクト構造とすることによりソース領域ＳＲからバックゲート領域ＢＧまでの距離がより短くなるため、上記（図１５および図１６）のような寄生バイポーラトランジスタの動作を抑制することができる。またバックゲート領域ＢＧが１対のソース領域ＳＲに挟まれるように（平面視において１対のソース領域ＳＲの一部に割り込むように）形成されるため、平面視における半導体装置ＤＥＶ全体の面積を縮小することができる。
【００７４】
しかしながら図１７を参照して、バックゲート領域ＢＧとしてのｐ型拡散領域ＰＲ３が直接ソース領域ＳＲに接しており、かつｐ型拡散領域ＰＲ３およびソース領域ＳＲの双方を覆うようにたとえばコバルトシリコンからなるシリサイド層ＣＳが形成されれば、ソース領域ＳＲとバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）とが短絡するために同電位になる。このようになれば、ソース領域ＳＲとバックゲート領域ＢＧとを独立して制御することが不可能になり、半導体装置ＤＥＶの正常な動作が妨げられる可能性がある。
【００７５】
図１８を参照して、ここでは図１７におけるソース領域ＳＲとバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）との短絡を抑制するために、ｐ型拡散領域ＰＲ３を縮小させてソース領域ＳＲと接しないように形成され、かつソース領域ＳＲの上面に接するシリサイド層ＣＳとバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）の上面に接するシリサイド層ＣＳとが分断されている。このようにすれば、ソース領域ＳＲとバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）との短絡を抑制することができる。しかし図１８の構造において、オン耐圧を安定させるためには、ソース領域ＳＲのｎ型不純物領域ＮＲとバックゲート領域ＢＧのｐ型拡散領域ＰＲとの間隔を少なくとも０．５μｍ（好ましくは１μｍ）設けることが好ましい。したがって図１８の構造を採用した場合、レイアウトが拡大して半導体装置ＤＥＶ（半導体チップ）全体の平面視における面積が拡張する可能性がある。
【００７６】
実施の形態においては、高耐圧ｎ（ｐ）ＭＯＳＦＥＴにおいて、ｐ型拡散領域ＰＲ３を１対のソース領域ＳＲの間に配置している。その結果、ソース領域ＳＲを構成要素として有するｎ型トランジスタＮＴＲのチャネルとｐ型拡散領域ＰＲ３との距離が短くなる。このような構成とすることにより、半導体装置ＤＥＶ全体の面積を小さくし、かつ寄生バイポーラトランジスタの動作を抑制することができる。その結果、高耐圧ｎ（ｐ）ＭＯＳＦＥＴの誤動作を抑制したり、高耐圧ｎ（ｐ）ＭＯＳＦＥＴのオン耐圧の低下を抑制したりすることができる。
【００７７】
また１対のソース領域ＳＲとｐ型拡散領域ＰＲ３との間に形成される分離用ゲート電極ＳＧが、ソース領域ＳＲとｐ型拡散領域ＰＲ３との短絡を抑制し、ソース領域ＳＲとｐ型拡散領域ＰＲ３とを独立に制御することを可能とする。これは分離用ゲート電極ＳＧは基本的にｎ型トランジスタＮＴＲのゲート電極ＧＴと同様の構成を有し、ゲート電極ＧＴと同様にスイッチングの機能を有することにより、ソース領域ＳＲとｐ型拡散領域ＰＲ３との間での導通を抑制するよう制御することが可能となるためである。
【００７８】
さらに、ｐ型ウェルコンタクト領域ＰＷＲがソース領域ＳＲと接するバックコンタクト構造とすることにより、ソース領域ＳＲとこれに挟まれるバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）との距離を短くし、ソース領域ＳＲを構成要素として有するｎ型トランジスタＮＴＲのチャネルとバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）との距離をより短くしている。このような構成とすることにより、半導体装置ＤＥＶ全体の面積を小さくし、かつ寄生バイポーラトランジスタの動作を抑制することができるとともに、平面視における半導体装置ＤＥＶ全体の面積を縮小することができる。
【００７９】
またたとえば図５に示すように、実施の形態においては、分離用ゲート電極ＳＧがゲート電極ＧＴと一体となるように形成されることにより、両者を同時に（図１０〜図１２の工程参照）形成することができ、両者を合わせた一体のゲート電極としてより単純な構造とすることができる。
【００８０】
また図４および図５に示すように、実施の形態においては、１対のソース領域Ｓの間のｐ型拡散領域ＰＲ３が平面視において分離用ゲート電極ＳＧおよびゲート電極ＧＴに囲まれることにより、半導体装置ＤＥＶ全体の面積を縮小することができる。
【００８１】
なお上記のように、ｎ型トランジスタＮＴＲの方がｐ型トランジスタＰＴＲよりもインパクトイオン化に起因する動作時のチャネル領域のオン耐圧の低下を招きやすい。このため高耐圧ｎＭＯＳＦＥＴの形成領域に対して分離用ゲート電極ＳＧを形成することにより上記の作用効果をより高めることができる。しかし高耐圧ｐＭＯＳＦＥＴの形成領域に対して分離用ゲート電極ＳＧを形成してもよく、この場合も高耐圧ｎＭＯＳＦＥＴの形成領域と同様の効果を奏することができる。
【００８２】
また本実施の形態のように分離用ゲート電極ＳＧを用いれば、後述する分離用絶縁膜ＳＬＳを用いる場合に比べて無効領域(図４、図５参照）の幅を小さくすることができ、半導体基板ＳＵＢの主表面の面積をトランジスタの配置される領域としてより有効に利用することができる。
【００８３】
さらに本実施の形態のように分離用ゲート電極ＳＧを用いれば、イオン注入法により形成されるソース領域ＳＲ（ｎ型不純物領域ＮＲ）とｐ型拡散領域ＰＲ３との位置精度を向上することができる。すなわちソース領域ＳＲ（ｎ型不純物領域ＮＲ）とｐ型拡散領域ＰＲ３との間に分離用ゲート電極ＳＧが形成されることにより、ソース領域ＳＲ（ｎ型不純物領域ＮＲ）とｐ型拡散領域ＰＲ３との形成される位置が重なるなどの不具合を抑制することができる。
【００８４】
（実施の形態２）
図１９は実施の形態１の図２に、図２０は実施の形態１の図３に、図２１は実施の形態１の図４に、それぞれ対応している。図１９、図２０（Ａ）、（Ｂ）および図２１を参照して、本実施の形態においては、実施の形態１の分離用ゲート電極ＳＧの代わりに分離用絶縁膜ＳＬＳが形成されている点において、実施の形態１と異なっている。具体的には、半導体基板ＳＵＢの主表面上の、実施の形態１の分離用ゲート電極ＳＧが形成される領域に、分離用ゲート電極ＳＧと同様に、ソース領域ＳＲとｐ型拡散領域ＰＲ３との間に、半導体基板ＳＵＢの主表面に分離用絶縁膜ＳＬＳが形成されている。
【００８５】
分離用絶縁膜ＳＬＳは、素子分離絶縁膜ＬＳと同様の、たとえばシリコン酸化膜により形成されている。分離用絶縁膜ＳＬＳは素子分離絶縁膜ＬＳと同様の処理により、たとえば図６、図７の工程と同時に、形成されることが好ましい。
【００８６】
この分離用絶縁膜ＳＬＳは、ドレイン領域の延在する方向に関して複数（２つ以上）並ぶソース領域ＳＲの間に配置され、ドレイン領域ＤＲの延在する方向（すなわちソース領域ＳＲとドレイン領域ＤＲとを結ぶ方向に交差する、図２の上下方向）に、間隔をあけて複数配置されている。
【００８７】
特に図２１に示すように、ｐ型拡散領域ＰＲ３は、平面視において分離用絶縁膜ＳＬＳとゲート電極ＧＴとにより囲まれている。これは実施の形態１の分離用ゲート電極ＳＧの代わりに分離用絶縁膜ＳＬＳが配置されているためである。
【００８８】
本実施の形態における「無効領域」は、ソース領域ＳＲなどが延在する方向（各図の上下方向）において隣り合う１対のソース領域ＳＲに挟まれた、ｎ型トランジスタＮＴＲを構成しない（図の上下方向に関してｎ型トランジスタＮＴＲとして無効な）領域に加え、分離用絶縁膜ＳＬＳで覆われた領域も含む。
【００８９】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９０】
本実施の形態においても、分離用絶縁膜ＳＬＳが実施の形態１の分離用ゲート電極ＳＧと同様に、ソース領域ＳＲとｐ型拡散領域ＰＲ３との短絡を抑制し、ソース領域ＳＲとバックゲート領域ＢＧとを独立に制御することを可能とする。このため分離用絶縁膜ＳＬＳは実施の形態１と同様の効果を奏する。
【００９１】
また分離用絶縁膜ＳＬＳとゲート電極ＧＴとによりｐ型拡散領域ＰＲ３が囲まれるため、半導体装置ＤＥＶ全体の面積を縮小することができる。
【００９２】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に準ずる。
【００９３】
（実施の形態３）
図２２は実施の形態１の図２の高耐圧ｎＭＯＳＦＥＴの形成領域に対応する。図２２を参照して、図２２は図２と基本的に同様の構成を有するが、ソース領域ＳＲの延在する上下方向に関するソース領域ＳＲの幅Ｂが、図２におけるソース領域ＳＲの幅Ａよりも広くなっている。すなわち図２２においては互いに隣り合う１対のソース領域ＳＲの間のバックゲート領域ＢＧの間隔が図２に比べて長くなっている。
【００９４】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９５】
本実施の形態においては実施の形態１に比べてソース領域ＳＲの幅が広くなるため、実施の形態１に比べてソース領域ＳＲの面積が大きくなり、ｎ型トランジスタＮＴＲとして機能する領域が広くなり、電流を流すことができる領域が広くなる。その結果としてオン抵抗を低下する効果が大きくなる。
【００９６】
（実施の形態４）
図２３は実施の形態１の図２の高耐圧ｎＭＯＳＦＥＴの形成領域に対応する。図２３を参照して、図２３は図２と基本的に同様の構成を有するが、ソース領域ＳＲの延在する上下方向に関するソース領域ＳＲの幅Ｃが、図２におけるソース領域ＳＲの幅Ａよりも狭くなっている。すなわち図２３においては互いに隣り合う１対のソース領域ＳＲの間のバックゲート領域ＢＧの間隔が図２に比べて短くなっている。
【００９７】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９８】
本実施の形態においては実施の形態１に比べてソース領域ＳＲの幅が狭くなり、バックゲート領域ＢＧの間の距離が短くなる。このため、実施の形態１に比べてバックゲート領域ＢＧ（ｐ型拡散領域ＰＲ３）とソース領域ＳＲ（ｎ型不純物領域ＮＲ）との距離がより小さくなる。したがって、寄生バイポーラトランジスタの動作する可能性をより低減することができる。
【００９９】
また本実施の形態においては実施の形態１に比べてソース領域ＳＲの近傍にバックゲート領域ＢＧを形成する数を増やすことができるという観点からも、寄生バイポーラトランジスタの動作する可能性をより低減することができるといえる。
【０１００】
なお図２２、２３においては分離用ゲート電極ＳＧが形成されているが、分離用ゲート電極ＳＧの代わりに分離用絶縁膜ＳＬＳが形成されても、分離用ゲート電極ＳＧが形成された場合と同様に考えることができる。
【０１０１】
なお実施の形態１〜４で説明した各構成上の特徴とを適宜組み合わせてもよい。
最後に、図２４〜図２５を参照しながら、本実施の形態の要点について説明する。なお図２４〜図２５における各構成要素は、既述の同一の符号で記した構成要素と同様である。また図２５（Ａ）は図２４のＸＸＶＡ−ＸＸＶＡ線に沿う部分における概略断面図であり、図２５（Ｂ）は図２４のＸＸＶＢ−ＸＸＶＢ線に沿う部分における概略断面図である。
【０１０２】
図２４および図２５（Ａ）、（Ｂ）を参照して、実施の形態のトランジスタは、ソース電極を取り出すためのソース領域ＳＲと、ドレイン電極を取り出すためのドレイン領域ＤＲと、ゲート電極ＧＴとを有している。ソース領域ＳＲはドレイン領域ＤＲ、ゲート電極ＧＴの延在する領域に対向するように、間隔をあけて複数配置されている。間隔をあけて複数配置されたソース領域ＳＲの間には、ソース領域ＳＲが形成されるウェル領域の電位を取り出すためのバックゲート領域ＢＧが形成されている。ソース領域ＳＲとバックゲート領域ＢＧのｐ型拡散領域ＰＲ３との間に、分離用ゲート電極ＳＧが形成されている。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０４】
ＢＧ  バックゲート領域、ＣＳ  シリサイド層、ＤＥＶ  半導体装置、ＤＲ  ドレイン領域、ＧＥ  多結晶シリコン膜、ＧＥ１，ＧＥ２  ゲート電圧印加部、ＧＩ  絶縁膜、ＧＩ１，ＧＩ２  ゲート絶縁膜、ＧＴ  ゲート電極、ＨＰＤＦ  高耐圧用ｐ型ドリフト層、ＩＩ，ＩＩＩ  絶縁膜、ＬＰＷ  ｐ型ウェル領域、ＬＳ  素子分離絶縁膜、ＮＮＲ  低濃度ｎ型領域、ＮＲ  ｎ型不純物領域、ＮＲ３  ｎ型拡散領域、ＮＴＲ  ｎ型トランジスタ、ＰＨＲ  フォトレジスト、ＰＲ  ｐ型不純物領域、ＰＲ３  ｐ型拡散領域、ＰＳＲ  ｐ型領域、ＰＷＲ  ｐ型ウェルコンタクト領域、ＳＧ  分離用ゲート電極、ＳＬＳ  分離用絶縁膜、ＳＲ  ソース領域、ＳＵＢ  半導体基板、ＳＷ１，ＳＷ２  側壁絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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