(57)【要約】【課題】最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いＡＤ変換回路を提供する。【解決手段】所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、前記反転入力端子と前記非反転入力端子との間に接続された２つの端子を有し、前記２つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えた。【選択図】図１
2013191988.tif 000002
【特許請求の範囲】
【請求項１】
所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、
前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、
前記反転入力端子と前記非反転入力端子との間に接続された２つの端子を有し、前記２つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えたことを特徴とする積分回路。
【請求項２】
前記蓄電手段は、前記２つの端子の電圧差が大きくなるにつれて容量値が大きくなる特性を有することを特徴とする請求項１記載の積分回路。
【請求項３】
前記蓄電手段は、前記２つの端子の電圧差が大きくなるにつれて所定の急峻度で容量値が急峻に大きくなる特性を有することを特徴とする請求項２記載の積分回路。
【請求項４】
前記蓄電手段は、前記２つの端子の電圧差によって変化する容量値を有するＭＯＳトランジスタを含むことを特徴とする請求項１〜３のうちのいずれか１つに記載の積分回路。
【請求項５】
入力される標準電圧と、入力される測定電圧とを切り替えていずれか１つの電圧を選択的に出力する切り替え手段と、
前記切り替え手段からの電圧を電流に変換する電圧−電流変換手段と、
前記変換された前記標準電圧に対応する電流を所定の基準電圧に基づいて積分して積分した積分電圧を第１の積分期間で出力し、前記変換された前記測定電圧に対応する電流を前記基準電圧に基づいて積分して積分した積分電圧を第２の積分期間で出力する請求項１乃至４のうちのいずれか１つに記載の積分回路と、
前記第１及び第２の積分期間を所定周波数のクロックパルスを用いて計時するカウンタ手段と、
前記積分回路からの積分電圧に基づいて、前記カウンタ手段により計時された第１及び第２の積分期間及び前記基準電圧から、前記測定電圧をＡＤ変換したデジタル値を出力する制御手段とを備えた二重積分型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分回路と、それを用いたＡＤ変換回路に関し、特に、キャパシタを使用した二重積分型ＡＤ変換回路に関する。
【背景技術】
【０００２】
二重積分型ＡＤ変換器は積分回路を用いて構成され、比較的簡単な回路構成で高精度なＡＤ変換器を実現できることが既に知られている（例えば、特許文献１参照）。
【０００３】
例えば、特許文献１では、デジタル値変換誤差を生じさせず正確なＡＤ変換を行うことを可能にした２重積分型アナログデジタルコンバータを提供するために、２種の電流値を生成することが可能な定電流源と、ダイオード接続された第１のＮチャネルトランジスタと、ゲートが第１のＮチャネルトランジスタＭ１のゲートに接続された第２のＮチャネルトランジスタと、並列に接続されたコンデンサを有する積分器と、４個のスイッチと、オシレータ１４と、オシレータ１４によってカウントアップされるカウンタと、上記４個のスイッチ及び定電流源が生成する電圧値を２者択一に選択する制御回路と、コンパレータと、レジスタと、上記４つのスイッチのうちの１つのスイッチの導通後一定時間後に別のスイッチを導通させる手段とを備えたことを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術に係る二重積分方式のＡＤ変換器においては、高分解能や耐ノイズ性、繰り返し精度を確保するためには積分回路のキャパシタに充放電する電圧差を大きくすればよいが、そうすると回路の最低動作電源電圧が大きくなる、逆に最低動作電源電圧を低くしようと積分回路のキャパシタに充放電する電圧差を小さく設計するとビット精度や耐ノイズ性や繰り返し精度が悪化するという相反する問題点があった。
【０００５】
一般に、積分型ＡＤ変換器には、積分器を構成する目的で、両端子間の電圧差に応じて容量値が変化しないキャパシタを積分器に使用している。例えば特許文献１では、積分器出力電圧を示す図１３−Ａではフェーズ１で定電流（Ｖｉｎ／Ｒ）によって積分される積分器出力電圧も、フェーズ２で定電流（ＶＲＥＦ／Ｒ）によってディスチャージされる積分器出力電圧も共に直線で描かれてある。これは積分器のキャパシタＣ１にその容量値に電圧依存性が無いことを示しており、特許文献１の段落００１５において「積分器中のキャパシタＣ１は容量−電圧依存性がないものとする」と記載されている。
【０００６】
分解能や耐ノイズ性、繰り返し精度を確保するためには積分回路のキャパシタに充放電する電圧差を大きくすればよいが、そうすると、回路の最低動作電源電圧が大きくなり、逆に最低動作電源電圧を低くしようと積分回路のキャパシタに充放電する電圧差を小さく設計すると、分解能や耐ノイズ性や繰り返し精度が悪化するという相反する問題は解消できていない。
【０００７】
本発明の目的は以上の問題点を解決し、最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いＡＤ変換回路を提供し、もしくはそのための積分回路を提供することにある。
【課題を解決するための手段】
【０００８】
第１の発明に係る積分回路は、
所定の定電圧を入力する非反転入力端子と、入力電圧を入力する反転入力端子とを有し、前記入力電圧を差動増幅して、差動増幅後の出力電圧を出力する電圧増幅手段と、
前記反転入力端子と前記非反転入力端子との間に接続され、積分回路の動作期間に応じて短絡又開放するスイッチ手段と、
前記反転入力端子と前記非反転入力端子との間に接続された２つの端子を有し、前記２つの端子の電圧差によって容量値が変化する特性を有する蓄電手段とを備えたことを特徴とする。
【０００９】
また、第２の発明に係る二重積分型ＡＤ変換回路は、
入力される標準電圧と、入力される測定電圧とを切り替えていずれか１つの電圧を選択的に出力する切り替え手段と、
前記切り替え手段からの電圧を電流に変換する電圧−電流変換手段と、
前記変換された前記標準電圧に対応する電流を所定の基準電圧に基づいて積分して積分した積分電圧を第１の積分期間で出力し、前記変換された前記測定電圧に対応する電流を前記基準電圧に基づいて積分して積分した積分電圧を第２の積分期間で出力する請求項１乃至４のうちのいずれか１つに記載の積分回路と、
前記第１及び第２の積分期間を所定周波数のクロックパルスを用いて計時するカウンタ手段と、
前記積分回路からの積分電圧に基づいて、前記カウンタ手段により計時された第１及び第２の積分期間及び前記基準電圧から、前記測定電圧をＡＤ変換したデジタル値を出力する制御手段とを備えたことを特徴とする。
【発明の効果】
【００１０】
従って、本発明によれば、両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタを積分回路に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータが判定する部分の積分信号の電圧の変化量を大きくできる。それ故、最低動作電源電圧を高くすることなく分解能や対ノイズ性や繰り返し精度を向上させてより高性能なＡＤ変換回路を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る二重積分型ＡＤ変換回路の回路図であり、積分回路１０のリセット時の動作状態を示す回路図である。
【図２】図１の二重積分型ＡＤ変換回路の回路図であり、測定電圧Ｖｉｎの積分期間の動作状態を示す回路図である。
【図３】図１の二重積分型ＡＤ変換回路の回路図であり、標準電圧Ｖｒｅｆの積分期間の動作状態を示す回路図である。
【図４】図１の二重積分型ＡＤ変換回路の全体の動作を示す図であって、積分回路１０の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。
【図５】キャパシタの両端子の電圧差によって容量値が変化しない理想的なキャパシタの特性を示すグラフである。
【図６】図４の部分Ｆ１を拡大した拡大図であって、理想の積分信号波形及びノイズが重畳した積分信号波形を示すタイミングチャートである。
【図７】図４の拡大図であって、図６の場合よりも積分回路１０の出力電圧Ｖ１が急峻に変化するように考慮したタイミングチャートである。
【図８】所定の電圧依存性を有するキャパシタの容量値特性を示すグラフである。
【図９】図８のキャパシタＣ１を用いたときの図１の二重積分型ＡＤ変換回路の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。
【図１０】所定の電圧依存性を有する２端子デバイスの容量値特性を示すグラフである。
【図１１】図１０の２端子デバイスの構造を示す縦断面図である。
【図１２】図１１の２端子デバイスの別の状態を示す縦断面図である。
【図１３】図１０の容量値特性を有する２端子デバイスを用いた二重積分型ＡＤ変換回路の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。
【図１４】図１３の動作の変形例を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１３】
図１は本発明の一実施形態に係る二重積分型ＡＤ変換回路の回路図であり、積分回路１０のリセット時の動作状態を示す回路図であり、図２は図１の二重積分型ＡＤ変換回路の回路図であり、測定電圧Ｖｉｎの積分期間の動作状態を示す回路図であり、図３は図１の二重積分型ＡＤ変換回路の回路図であり、標準電圧の積分期間の動作状態を示す回路図である。なお、図１〜図３の二重積分型ＡＤ変換回路の回路図は同じであるが、各動作状態でスイッチＳ１〜Ｓ５の切り替え状態が異なる。
【００１４】
本発明の実施形態に係る二重積分型ＡＤ変換回路は、積分回路１０に使用しているキャパシタＣ１に、電圧によって容量値が変化するいわゆる電圧依存性のあるものを使用することにより、最低動作電源電圧を高くすることなく分解能や対ノイズ性を向上させてより信頼性の高いＡＤ変換回路を実現することを特徴としている。すなわち、キャパシタＣ１の両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタＣ１を積分回路１０に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータ１３が判定する部分の積分信号の電圧の変化量を大きくできることを特徴としている。
【００１５】
まず、図１〜図３を参照して、本実施形態に係る二重積分型ＡＤ変換回路の構成及び動作について以下に説明する。なお、ＭＯＳ電界効果トランジスタを、以下ＭＯＳトランジスタという。
【００１６】
図１〜図３において、ＶｉｎはＡＤ変換を行う入力電圧である測定電圧であり、Ｖｒｅｆは標準電圧（又は基準電圧）である。また、ＶＤＤは電源電圧である。オペアンプ１１とＮＭＯＳトランジスタＭ３と抵抗Ｒ１で、電圧−電流変換回路１９が構成される。測定電圧Ｖｉｎ又は標準電圧Ｖｒｅｆのいずれか１つがスイッチＳ５により選択された後、電圧−電流変換回路１９によって電流に変換され、ＰＭＯＳトランジスタＭ４とＭ５で構成されるカレントミラー回路５により積分回路１０に伝達される。
【００１７】
積分回路１０はオペアンプ１２とキャパシタＣ１とスイッチＳ４とを備えて構成され、スイッチＳ１、Ｓ２、Ｓ３の状態によって積分回路１０を充電するか放電するか切り換えられる。ここで、オペアンプ１２は、非反転入力端子及び反転入力端子を有し入力される電圧を差動増幅して差動増幅後の電圧を出力する。また、ＮＭＯＳトランジスタＭ１とＭ２はカレントミラー回路６を構成しており、スイッチＳ１を介して入力された電流を負の極性に反転してＮＭＯＳトランジスタＭ２のドレインから出力する。基準電圧源１８は所定の基準電圧Ｖｒを発生して積分回路１０に対して供給する。Ｖ１は積分回路１０の出力電圧であり、コンパレータ１３へ入力され基準電圧Ｖｒと比較され、出力電圧Ｖ１が基準電圧Ｖｒを下回った瞬間が検出され、そのとき、ローレベルの検出信号が制御回路１５に送られる。制御回路１５は発振器１４からのクロックパルスを使って動作するカウンタ１６と前述のスイッチＳ１〜Ｓ５を制御する。そして、カウンタ１６のカウント値は制御回路１５により検出されており、ＡＤ変換が終了したとき、外部とインターフェースするためにレジスタ１７へ送られる。
【００１８】
図４は図１の二重積分型ＡＤ変換回路の全体の動作を示す図であって、（ａ）積分回路１０の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。以下、図１〜図４を参照してＡＤ変換の手順について説明する。
【００１９】
まず、図１は図４中の積分回路１０リセット期間における二重積分型ＡＤ変換回路の回路状態を示す。図１において、制御回路１５はスイッチＳ４をオンするように制御し、キャパシタＣ１の両端子を短絡してリセットする。このとき、オペアンプ１２の反転入力端子の電圧と積分回路１０の出力電圧Ｖ１はオペアンプ１２の仮想接地の振る舞いによって基準電圧Ｖｒと同電圧となる。また、制御回路１５はスイッチＳ５を、測定電圧Ｖｉｎを選択するように制御し、スイッチＳ１をオンした状態で待機させている。
【００２０】
図２は図４中の測定電圧Ｖｉｎの積分期間における二重積分型ＡＤ変換回路の回路状態を示す。図２において、制御回路１５がスイッチＳ４をオフするように制御し、積分回路１０をリセット状態から解除するとともに、スイッチＳ２をオンするように制御し、測定電圧Ｖｉｎを電圧−電流変換回路１９により電圧−電流変換した電流を、ＮＭＯＳトランジスタＭ１，Ｍ２で構成するカレントミラー回路６を介して積分回路１０に入力して積分動作を開始する。一方、制御回路１５は一定間隔でクロックパルスを発生する発振器１４からのクロックパルスを計数するカウンタ１のカウント動作を開始させる。積分回路１０に入力される電流は負の定電流であるので積分回路１０の出力電圧Ｖ１は時間と共に上昇していく。
【００２１】
図５はキャパシタの両端子の電圧差によって容量値が変化しない理想的なキャパシタの特性を示すグラフである。このとき、図１〜図３の積分回路１０に使用しているキャパシタＣ１において、図５のような端子間電圧によって容量値が変化しない（いわゆる電圧依存性のない）特性のものを使用しておれば、図４のように、出力電圧Ｖ１は直線的に電圧が上昇していく。これは一般によく知られている次式（１）からも容易に理解できる。
【００２２】
［数１］
Ｖ＝Ｑ／Ｃ      （１）
【００２３】
ただし、Ｑは電荷量、Ｖは電圧、Ｃはキャパシタの容量値である。積分回路１０に流れ込む電流は定電流であるので単位時間当たりの電荷量は一定であり、キャパシタＣ１が図５に示すような電圧依存性のないものであれば、電圧変化量も一定で、図４の測定電圧Ｖｉｎの積分期間のように時間に比例し電圧が上昇する。そして、測定電圧Ｖｉｎを積分する期間の長さはあらかじめ規定されており、カウンタ１６が規定されたカウント値Ｎ１になったことを受けて制御回路１５が測定電圧Ｖｉｎの積分期間を終了させ、次に説明する標準電圧の積分期間に移行する。
【００２４】
このとき、図４に示すように、測定電圧Ｖｉｎの積分期間が終了した時点で積分回路１０の出力電圧Ｖ１は電圧Ｖｐｋになっている。この電圧Ｖｐｋは測定電圧Ｖｉｎによって変化し、測定電圧Ｖｉｎが０であれば電圧Ｖｐｋは基準電圧Ｖｒのままであり、測定電圧Ｖｉｎが大きすぎる値であれば積分回路１０の上限電圧（電源電圧ＶＤＤや回路構成によって決まる限界電圧をいう。）に達する。
【００２５】
図３は図４中の標準電圧の積分期間における二重積分型ＡＤ変換回路の回路状態を示す。図３において、制御回路１５はスイッチＳ３をオンするように制御し、スイッチＳ５を標準電圧Ｖｒｅｆ側に切り替えるように制御し、その他のスイッチＳ１〜Ｓ４をオフするように制御する。そして、同時にカウンタ１６はリセットされてカウント動作を開始する。ここで、スイッチＳ５が標準電圧Ｖｒｅｆ側に切り替えられることによって、オペアンプ１１と抵抗Ｒ１とＮＭＯＳトランジスタＭ３で構成される電圧−電流変換回路１９により標準電流に変換された後、ＰＭＯＳトランジスタＭ４とＭ５で構成されるカレントミラー回路５によってスイッチＳ３を介して積分回路１０に流し込まれる。積分回路１０のオペアンプ１２の反転入力端子に電流が流し込まれるので、反転入力端子は電圧が上昇する方向に作用するが、オペアンプ１２の仮想接地動作によって、反転入力端子の電圧を非反転入力端子の基準電圧Ｖｒと同じ電圧に維持しようと、出力電圧Ｖ１が下降していく。そして、図４のように一旦電圧Ｖｐｋまで上昇していた積分回路１０の出力電圧Ｖ１は直線的に下降していき、やがて基準電圧Ｖｒに達する。
【００２６】
コンパレータ１３は出力電圧Ｖ１を常に基準電圧Ｖｒと比較しており、出力電圧Ｖ１が基準電圧Ｖｒに一致すると、制御回路１５に所定の検出信号を送る。これに応答して、制御回路１５はカウンタ１６のカウントを止め、カウンタ１６のカウント値をレジスタ１７に格納させ、ＡＤ変換を終了する。標準電圧Ｖｒｅｆで積分し、出力電圧Ｖ１が基準電圧Ｖｒに戻るまでに要したカウンタ値をＮ２とすると、測定電圧Ｖｉｎは次式（２）で求められる。
【００２７】
［数２］
Ｖｉｎ＝（Ｎ２／Ｎ１）×Ｖｒｅｆ      （２）
【００２８】
ここで、Ｎ１は測定電圧Ｖｉｎの積分期間のカウント値（カウンタ１６により計時された当該積分期間に対応する）であり、Ｎ２は標準電圧の積分期間のカウント値（カウンタ１６により計時された当該積分期間に対応する）である。標準電圧Ｖｒｅｆ及び測定電圧Ｖｉｎの積分期間のカウント値Ｎ１は既知の値であるのでレジスタ１７に格納されたカウント値Ｎ１を上記式に当てはめれば測定電圧Ｖｉｎのデジタル値を求めることができＡＤ変換が実現する。
【００２９】
図６は図４の部分Ｆ１を拡大した拡大図であって、理想の積分信号波形及びノイズが重畳した積分信号波形を示すタイミングチャートである。実際の積分回路１０の出力電圧Ｖ１は図６に示す理想の積分信号波形のようにはならず、上下にある振幅で変化するノイズが重畳した積分信号波形のようになる（図６）。そのために、積分回路１０の出力電圧Ｖ１が基準電圧Ｖｒと一致することを監視しているコンパレータ１３は時刻Ｔ４で検出すべきところを時刻Ｔ３で検出してしまい、誤差Ｅ１を生んでしまうことがある。誤差Ｅ１の量はその時々のノイズのタイミングや周期等によって常に一定ではなく変化し、かつ正にも負にもなることがある。この誤差がＡＤ変換回路としてのくり返し精度を悪化させたり、保証できるビット精度を制約してしまう。
【００３０】
また、図６は積分回路１０の出力電圧Ｖ１のみにノイズが重畳した状態を示したが、実際には基準電圧Ｖｒにもノイズが重畳する可能性があり、ノイズを含んだ両者の電圧のランダムな大小関係によって誤差Ｅ１がばらついて発生する。この課題を解決するには積分回路の出力電圧Ｖ１を急峻に変化するようにすることが一方法として考えられる。
【００３１】
積分回路１０のキャパシタＣ１を小さい値にするか、電圧−電流変換回路１９の定数（例えば抵抗Ｒ１の抵抗値）を変えて電流を増やすなどして実現できる（図７参照）が、そうすると、測定電圧Ｖｉｎで規定の時間積分した電圧Ｖｐｋが高くなりＡＤ変換回路の最低動作電源電圧に制約を与えてしまうことになる。あるいはそれでも無理やり低い動作電源電圧で動作させると、測定電圧Ｖｉｎの測定電圧Ｖｉｎの範囲を制限してしまうことになる。つまり、測定電圧Ｖｉｎの範囲、ビット精度、ノイズによるくり返し精度は最低動作電源電圧と二律背反の関係にあるといえる。
【００３２】
図７は図４の拡大図であって、図６の場合よりも積分回路１０の出力電圧Ｖ１が急峻に変化するように考慮したタイミングチャートである。図７において、ノイズの振幅は図６と同じであるが、出力電圧Ｖ１の傾きが急であるために誤差Ｅ２は図６の誤差Ｅ１よりも少なくなっている。
【００３３】
図８は所定の電圧依存性を有するキャパシタの容量値特性を示すグラフである。もし仮に図８に示すような、端子間が０Ｖより上のＶ１１以下でその容量値が限りなく０で、また、両端子の電圧差がＶ１２以上大きいときはその容量値が極端に大きくなるような電圧依存特性のあるキャパシタがあれば、それを積分回路１０のキャパシタＣ１に使用すると図９のような積分電圧の波形が得られる。
【００３４】
図９は図８のキャパシタＣ１を用いたときの図１の二重積分型ＡＤ変換回路の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。図９において、測定電圧Ｖｉｎの積分期間が開始した直後（時刻Ｔ１１）ではキャパシタＣ１の両端子の電圧差は０であるのでキャパシタＣ１の容量値は０に近く、少しの電流が流れるだけで急峻に電圧が立ち上がる。その後、容量値が増大する電圧Ｖ１２に達するとその大きな容量値ゆえに積分信号波形の電圧Ｖ１の上昇は緩慢になり、電圧Ｖｐｋは低い電圧に抑えることができ、ひいてはＡＤ変換回路の最低動電源電圧を低くすることにもなる。
【００３５】
その後の標準電圧Ｖｒｅｆの積分期間においても電圧Ｖ１２以上の間はキャパシタＣ１の容量値が大きいので標準電流Ｖｒｅｆで積分しても電圧変化は緩慢であるが、電圧Ｖ１２未満になるとキャパシタＣ１の容量値が急に減少するので積分出力電圧Ｖ１は急峻に立下り、基準電圧Ｖｒと一致する（時刻Ｔ１２）。このときの立下りが急峻なゆえに、積分出力電圧Ｖ１にノイズが重畳していても時間軸方向の誤差は極小に押さえられ、前述した測定電圧Ｖｉｎの範囲、ビット精度、ノイズによるくり返し精度は最低動作電源電圧を低く抑えることと二律背反の関係であるという課題を克服できる。
【００３６】
図１０は所定の電圧依存性を有する２端子デバイスの容量値特性を示すグラフであり、図１１は図１０の２端子デバイスの構造を示す縦断面図である。また、図１２は図１１の２端子デバイスの別の状態を示す縦断面図である。
【００３７】
図１１のＰ型半導体基板２０において、ＮＭＯＳトランジスタのソース２１、ドレイ２２、Ｐ＋層２３を全てグランドに接続し、グランドとゲート２５とで２端子デバイスを構成する。ここで、２６は絶縁酸化膜であり、３０はゲート−ソース間電圧（ゲート電圧）ＶＧＳを供給するゲート電圧源である。図１０はその２端子デバイスにおいてゲート−ソース間電圧ＶＧＳを変化させたときの容量値を示した図である。
【００３８】
図１１のゲート−ソース間電圧ＶＧＳを負にすると、図１０に示すように、Ｐ型半導体基板２０中のホールが絶縁酸化膜２６との界面に集まる。この状態をＭＯＳトランジスタが「蓄積状態」にあると呼ぶ。このときの２端子デバイスは酸化膜圧の距離が離れたキャパシタＣ１となってその容量値は単位面積あたりＣｏｘとなる。ゲート−ソース間電圧ＶＧＳが高くなるにつれて界面のホールの密度が減少し、空乏層が酸化膜の下にあらわれて、当該２端子デバイスは弱反転領域に入る。この状態では容量値はＣｏｘとＣｄｅｐの直列接続となって低い値になる。図１０におけるゲート−ソース間電圧ＶＧＳが０Ｖ付近のことを指す。さらに、ゲート−ソース間電圧ＶＧＳを高くしていくとやがて当該電圧ＶＧＳが所定のしきい値電圧Ｖｔｈを越え、図１２のように、絶縁酸化膜−シリコン界面にはチャネルが形成され単位面積あたりの容量値はＣｏｘに戻る。この状態を「強反転状態」と呼ぶ。
【００３９】
図１０を俯瞰してみると、図１１のごとく、ＭＯＳトランジスタを２端子デバイスとしたときの容量値は全体としては単位面積あたりＣｏｘのキャパシタであるが、弱反転領域付近で容量値が一旦低く落ち込む特性と見ることができる。なお、弱反転領域となるゲート−ソース間電圧ＶＧＳはＰ型半導体基板２０への不純物注入量やゲート電極の材料、酸化膜の厚さ等で高くしたり低くしたり制御することが可能である。本発明に係る本実施形態はこのＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳによる容量値の変化を積極的に利用して積分回路１０のキャパシタＣ１とし用いることを特徴としている。
【００４０】
図１３は図１０の容量値特性を有する２端子デバイスを用いた二重積分型ＡＤ変換回路の出力電圧Ｖ１及びカウンタ１６に印加されるクロックパルスのタイミングチャートである。図１３から明らかなように、ＭＯＳＦＥＴの弱反転領域で容量値が最も小さくなる電圧とコンパレータ１３の基準電圧Ｖｒとを一致するようにすると、測定電圧Ｖｉｎの積分期間開始直後は出力電圧Ｖ１の立ち上がり変化が大きく、電圧Ｖｐｋに至るまでに強反転領域に達するようにすると、途中から容量値が増加し電圧変化が小さくなり、電圧Ｖｐｋの上昇を抑えられる。標準電圧Ｖｒｅｆの積分期間は強反転領域である高い電圧の間は出力電圧Ｖ１の変化が小さく、所定のしきい値電圧Ｖｔｈ付近から弱反転に入ると出力電圧Ｖ１の電圧変化が大きくなり急峻にたち下がる。
【００４１】
ここで、図１３の電圧Ｖｐｋが電圧依存のないキャパシタＣ１を用いたとき（図１０）と同じになるように設定している。測定電圧Ｖｉｎは同じ条件で、そのように設定することで電圧Ｖｐｋが同じであるので最低動作電源電圧には影響を与えていない。一方、ＡＤ変換が完了するＦ２部分の出力電圧Ｖ１の変化は図１０よりも急峻となっており分解能や対ノイズ性や繰り返し精度を向上することができる。
【００４２】
以上説明したように、本実施形態によれば、ＭＯＳＦＥＴによるキャパシタＣ１の容量電圧特性をうまく利用することで、分解能や耐ノイズ性、繰り返し精度を向上させながら最低動作電源電圧を低く抑えることが可能となる。これが本発明に係る実施形態の特有の効果である。
【００４３】
なお、ＭＯＳＦＥＴの特性は弱反転領域を基準電圧Ｖｒ付近に、電圧Ｖｐｋは強反転領域になるようにプロセスで設定することが好ましい。また、弱反転領域と強反転領域を利用してもよいが、弱反転領域と蓄積領域を用いてもよい。その場合は２端子の接続を入れ替えればよい。図１１及び図１２はＮＭＯＳトランジスタの例を挙げたが、ＰＭＯＳトランジスタでも同様の効果を実現することが可能である。
【００４４】
図１４は図１３の動作の変形例を示すタイミングチャートである。図１４も積分回路のキャパシタＣ１に図１０の特性をもつＭＯＳＦＥＴを用いてＡＤ変換したときの動作を示す。図１４の特性が図１１の特性と異なるのは、測定電圧Ｖｉｎの積分期間終了時の積分回路１０の出力電圧Ｖ１の電圧変化量（図１４のＦ３）、つまり特性線の傾きを電圧依存のないキャパシタＣ１を用いたとき（図１０）と同じに設定している点である。キャパシタＣ１の容量値が小さい弱反転領域でＶ１の傾きを同じにしてあるということは出力電圧Ｖ１が高くなって容量値が大きくなる強反転領域では電圧の上昇は抑えられるので、電圧Ｖｐｋがより低い電圧にとどまることを意味する。これは、つまりＡＤ変換回路の最低動作電圧電源電圧をより低く下げられる可能性があることを意味する。そしてＦ３部分の傾きが従来と同じということはビット精度や耐ノイズ性や繰り返し精度が従来と変化ないことを意味する。従って、本発明に係る実施形態のもう一つの効果はビット精度や耐ノイズ性や繰り返し精度を犠牲にすることなくＡＤ変換回路の最低動作電源電圧を下げられることにある。
【００４５】
以上の実施形態において、積分回路１０のためにキャパシタＣ１を用いているが、本発明はこれに限らず、２つの端子の電圧差によって容量値が変化する特性を有する蓄電手段であってもよい。ここで、蓄電手段は、前記２つの端子の電圧差が大きくなるにつれて容量値が大きくなる特性を有することが好ましく、より好ましくは、前記２つの端子の電圧差が大きくなるにつれて、所定の急峻度で容量値が急峻に大きくなる特性を有する。
【産業上の利用可能性】
【００４６】
以上詳述したように、本発明によれば、両端子の電圧差が無い、あるいは少ない状態では容量値が小さく、ある電圧以上になると容量値が増加するような特性のキャパシタを積分回路に用いることで、積分信号のピーク電圧が大きくなることを抑えつつ、基準電圧と積分信号の電圧が接近してコンパレータが判定する部分の積分信号の電圧の変化量を大きくできる。それ故、最低動作電源電圧を高くすることなく分解能や対ノイズ性や繰り返し精度を向上させてより高性能なＡＤ変換回路を実現することができる。
【符号の説明】
【００４７】
５，６…カレントミラー回路、
１０…積分回路、
１１，１２…オペアンプ、
１３…コンパレータ、
１４…発振器、
１５…制御回路、
１６…カウンタ、
１７…レジスタ、
１８…基準電圧源、
１９…電圧−電流変換回路、
２０…Ｐ型半導体基板、
２１…ソース、
２２…ドレイン、
２３…Ｐ＋層、
２５…ゲート、
２６…絶縁酸化膜、
３０…ゲート電圧源、
Ｍ１〜Ｍ３…ＮＭＯＳトランジスタ、
Ｍ４，Ｍ５…ＰＭＯＳトランジスタ、
Ｃ１…キャパシタ、
Ｒ１…抵抗、
Ｓ１〜Ｓ５…スイッチ。
【先行技術文献】
【特許文献】
【００４８】
【特許文献１】特開２０１０−２１３０２４号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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