(57)【要約】      （修正有）【課題】製造工程を増すことなく、所望の長さのフィールドプレート電極を形成することができる電界効果トランジスタを提供する。【解決手段】電界効果トランジスタ１０は、層幅Ｗ２を有するソース領域１２およびドレイン領域１３、層幅Ｗ１を有するチャネル領域１４、層幅Ｗ３を有する第１の半導体層１５、第２の半導体層１６、ゲート電極１９、およびフィールドプレート電極２０、を備なえ、Ｗ２＜Ｗ３＜Ｗ１の関係を有する。第２の半導体層１６は、チャネル領域１４とドレイン領域１３との間に形成され、チャネル領域１４から離れるに従って階段状に広くなる層幅Ｗ４を有する。ゲート電極１９は、チャネル領域１４の両側面にそれぞれ形成される。フィールドプレート電極２０は、第２の半導体層１６の両側面に、それぞれのゲート電極１９に接するように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたソース領域およびドレイン領域と、
前記基板上において、前記ソース領域と前記ドレイン領域との間に形成され、これらの領域間を流れる電流の方向に対して垂直な第１の方向における層幅が、前記ソース領域および前記ドレイン領域より狭いチャネル領域と、
前記基板上において、前記チャネル領域と前記ソース領域との間に形成され、前記チャネル領域より広く、かつ前記ソース領域より狭い層幅を有する第１の半導体層と、
前記基板上において、前記チャネル領域と前記ドレイン領域との間に形成され、前記チャネル領域から離れるに従って階段状に層幅が広くなる第２の半導体層と、
前記チャネル領域の両側面にそれぞれ設けられたゲート電極と、
前記第２の半導体層の両側面に、それぞれの前記ゲート電極に接するように形成されたフィールドプレート電極と、
を具備することを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の半導体層の両側面はそれぞれ、前記第１の方向に対して平行な平行面と、前記第１の方向に対して垂直な垂直面と、が交互に配置されることよって構成されており、
前記ゲート電極は、前記チャネル領域の側面、およびこの側面に接する前記第２の半導体層の前記平行面に接するように形成されることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記フィールドプレート電極は、前記チャネル領域の側面に接する前記第２の半導体層の前記平行面に接するように形成されることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記フィールドプレート電極は、前記チャネル領域の側面に接する前記第２の半導体層の前記平行面、およびこの平行面に接する前記第２の半導体層の前記垂直面、に接するように形成されることを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記フィールドプレート電極と、この電極に接する前記ゲート電極とは、一体的に形成されたものであることを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタ。
【請求項６】
前記ソース領域、前記ドレイン領域、前記チャネル領域、前記第１の半導体層、および前記第２の半導体層は、一体的に形成されたものであることを特徴とする請求項１乃至５のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
一般的なプレーナゲート型の電界効果トランジスタにおいて、チャネル領域表面に電子がトラップされることによるＤＣ特性およびＲＦ特性の劣化を抑制するために、脚部および脚部より広い電極幅の庇部からなるＴ字状のゲート電極のドレイン側端部に、ゲート電極と一体的にフィールドプレート電極を設けることが知られている。
【０００３】
しかし、フィールドプレート電極を設けると、この電極とドレイン電極との間隔が狭くなるため、ゲート−ドレインコンダクタンスＣｇｄが増加し、利得が低下する問題がある。また、フィールドプレート電極とドレイン電極との間隔が狭くなるため、これらの電極間の絶縁性が弱くなり、リーク電流が発生する等の問題がある。
【０００４】
また、Ｔ字状のゲート電極およびフィールドプレート電極は、ゲート電極の脚部を形成するための開口部を有する第１のレジスト層上に、ゲート電極の庇部およびフィールドプレート電極を形成するためのオーバーハング状の開口部を有する第２のレジスト層を積層し、これらの積層されたレジスト層上から所望の金属を蒸着することにより形成される。
【０００５】
このように、従来は、Ｔ字状のゲート電極およびフィールドプレート電極を形成するために、少なくとも２層のレジスト層を積層しなければならず、製造工程が増す問題があった。
【０００６】
さらに、蒸着された金属は、オーバーハング状の開口部内において、第１のレジスト層の表面に流れ出すため、フィールドプレート電極を所望の長さに制御することは困難であり、利得およびリーク電流量が装置によってばらついていた。
【０００７】
これらの問題を解決するために、ゲート電極を、庇部の形状がソース電極側のみに張り出した形状である、いわゆるガンマ状とし、このガンマ状のゲート電極とは別途、フィールドプレート電極を設けることが考えられる。
【０００８】
しかし、ゲート電極とフィールドプレート電極とはそれぞれ別工程により形成するため、製造工程が増す問題がある。
【０００９】
このように、従来の電界効果トランジスタにおいて、製造工程を増すことなく、所望の長さのフィールドプレート電極を形成することは困難であった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２７０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
実施形態は、製造工程を増すことなく、所望の長さのフィールドプレート電極を形成することができる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
実施形態に係る電界効果トランジスタは、ソース領域およびドレイン領域、チャネル領域、第１の半導体層、第２の半導体層、ゲート電極、およびフィールドプレート電極、を具備する。前記ソース領域および前記ドレイン領域はそれぞれ、基板上に形成される。前記チャネル領域は、前記基板上において、前記ソース領域と前記ドレイン領域との間に形成され、これらの領域間を流れる電流の方向に対して垂直な第１の方向における層幅が、前記ソース領域および前記ドレイン領域より狭くなっている。前記第１の半導体層は、前記基板上において、前記チャネル領域と前記ソース領域との間に形成され、前記チャネル領域より広く、かつ前記ソース領域より狭い層幅を有する。前記第２の半導体層は、前記基板上において、前記チャネル領域と前記ドレイン領域との間に形成され、前記チャネル領域から離れるに従って階段状に広くなる層幅を有する。前記ゲート電極は、前記チャネル領域の両側面にそれぞれ形成される。前記フィールドプレート電極は、前記第２の半導体層の両側面に、それぞれの前記ゲート電極に接するように形成される。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係る電界効果トランジスタを示す斜視図である。
【図２】実施形態に係る電界効果トランジスタを示す上面図である。
【図３】実施形態に係る電界効果トランジスタの製造方法を説明するための、図２に対応する上面図である。
【図４】実施形態に係る電界効果トランジスタの製造方法を説明するための、図２に対応する上面図である。
【図５】実施形態に係る電界効果トランジスタの製造方法を説明するための、図２に対応する上面図である。
【図６】実施形態に係る電界効果トランジスタの製造方法を説明するための、図２に対応する上面図である。
【図７】実施形態に係る電界効果トランジスタの製造方法を説明するための、図２に対応する上面図である。
【発明を実施するための形態】
【００１４】
以下に、本実施形態に係る電界効果トランジスタについて、図面を参照して説明する。図１は、実施形態に係る電界効果トランジスタを示す斜視図である。また、図２は、実施形態に係る電界効果トランジスタを示す上面図である。
【００１５】
図１に示すように、実施形態に係る電界効果トランジスタ１０において、Ｓｉ、ＧａＡｓなどの基板１１上において、互いに離間した位置には、ソース領域１２およびドレイン領域１３が設けられている。ソース領域１２とドレイン領域１３とは、例えば層厚Ｄおよび層幅Ｗ１が互いに等しい直方体状の領域である。
【００１６】
また、図１および図２に示すように、基板１１上において、ソース領域１２とドレイン領域１３との間には、チャネル領域１４が設けられている。チャネル領域１４の層厚は、ソース領域１２の層厚Ｄ（またはドレイン領域１３の層厚Ｄ）に等しく、また、チャネル領域１４の層幅Ｗ２は、ソース領域１２の層幅Ｗ１（またはドレイン領域１３の層幅Ｗ１）より狭くなっている。
【００１７】
基板１１上において、チャネル領域１４とソース領域１２との間には、これらの領域に接するように、第１の半導体層１５が設けられている。そして、基板１１上において、チャネル領域１４とドレイン領域１３との間には、これらの領域に接するように、第２の半導体層１６が設けられている。
【００１８】
このように設けられた、ソース領域１２、ドレイン領域１３、チャネル領域１４、第１の半導体層１５、および第２の半導体層１６は、例えば、ＧａＡｓ、ＧａＮなどの半導体によって一体的に形成されたものであり、ドレイン領域１３とソース領域１２との間に電位差を発生させた場合、図中の点線で示すようにドレイン−ソース間電流Ｉが流れる。以下、この電流が流れる方向に対して垂直な方向を第１の方向と称する。
【００１９】
従って、ソース領域１２およびドレイン領域の層幅Ｗ１、チャネル領域１４の層幅Ｗ２とは、各領域の第１の方向における幅を意味し、以降に説明する第１の半導体層１５の層幅Ｗ３、第２の半導体層１６の層幅Ｗ４とは、同様に各層の第１の方向における幅を意味する。
【００２０】
ここで、第１の半導体層１５の層厚は、ソース領域１２の層厚Ｄ（またはチャネル領域１４の層厚）に等しく、また、第１の半導体層１５の層幅Ｗ３は、チャネル領域１４より広く、かつソース領域１２より狭くなっている。
【００２１】
そして、第２の半導体層１６の層厚は、ドレイン領域１３の層厚Ｄ（またはチャネル領域１４の層厚）に等しく、また、第２の半導体層１６の層幅Ｗ４は、チャネル領域１４から離れるにしたがって、左右対称に階段状に広がっている。このような第２の半導体層１６の形状により、両側面はそれぞれ、第１の方向に対して平行な平行面１６ａと、第１の方向に対して垂直な垂直面１６ｂと、が交互に配置されることによって構成された面となる（図２）。
【００２２】
第２の半導体層１６を上記の形状にすることによって、ソース領域１２およびドレイン領域１３の表面における電界集中を緩和し、装置の耐圧を向上させることができる。
【００２３】
このような半導体層のうち、ソース領域１２の表面上には、この領域１２とオーミック接触する板状のソース電極１７が形成されている。同様に、ドレイン領域１３の表面上には、この領域１３とオーミック接触する板状のドレイン電極１８が形成されている。ソース電極１７およびドレイン電極１８はそれぞれ、最下層にソース領域１２若しくはドレイン領域１３とオーミック接触するオーミック金属層を有し、この金属層上に低抵抗層を有するものである。なお。オーミック金属層は例えばＡｕＧｅ層であり、低抵抗層は、例えばＡｕ層である。
【００２４】
また、チャネル領域１４の両側面にはそれぞれ、この領域１４とショットキー接合する柱状のゲート電極１９が形成されている。これらのゲート電極１９はそれぞれ、例えばＴｉ層などのような、チャネル領域１４とショットキー接合するショットキー接合層からなる。
【００２５】
このようなゲート電極１９は、図２に示すように、チャネル領域１４の側面、および第２の半導体層１６の側面のうち、チャネル領域１４の側面に接する平行面１６ａ−１に接するように形成されている。
【００２６】
ゲート電極１９をチャネル領域１４の側面に、チャネル領域１４を挟むように設けることにより、従来のプレーナ型の電界効果トランジスタと比較して、ドレイン−ソース間電流Ｉを遮断するためのゲート電圧を１／４程度に低減することができる。
【００２７】
そして、第２の半導体層１６の両側面にはそれぞれ、ゲート電極１９に接するようにフィールドプレート電極２０が形成されている。フィールドプレート電極２０はそれぞれ、例えばゲート電極１９と同一材料からなり、ゲート電極１９と一体的に形成されたものである。
【００２８】
このようなフィールドプレート電極２０は、図２に示すように、第２の半導体層１６の側面のうち、チャネル領域１４の側面に接する平行面１６ａ−１、およびこの平行面１６ａ−１に接する垂直面１６ｂ−１に接するように形成されている。
【００２９】
すなわち、チャネル領域１４の両側面および第２の半導体層１６の両側面には、ゲート電極１９およびフィールドプレート電極２０からなるガンマゲートが形成されている。
【００３０】
このフィールドプレート電極２０は、チャネル領域１４に接するゲート電極１９の端部に高電界がかかることを抑制し、第２の半導体層１６に接するフィールドプレート電極２０の端部に高電界がかかるようにすることができる。この結果、第２の半導体層１６の表面に表面準位が発生する。このように、表面準位が発生する領域をチャネル領域１４から遠ざけることができるため、表面準位による装置のＤＣ特性およびＲＦ特性の低下は抑制される。
【００３１】
これに対して、フィールドプレート電極２０を設けない場合、ゲート電極１９の端部に高電界がかかるため、チャネル領域１４の表面に表面順位が発生する。従って、装置のＤＣ特性およびＲＦ特性の低下は劣化する。
【００３２】
なお、フィールドプレート電極２０は、少なくともチャネル領域１４の側面に接する第２の半導体層１６の平行面１６ａ−１の全面に接するように形成されていればよい。
【００３３】
次に、図１および図２に示される電界効果トランジスタ１０の製造方法について、図３乃至図７を参照して説明する。図３乃至図７はそれぞれ、本実施形態にかかる電界効果トランジスタ１０の製造方法を説明するための、図２に対応する上面図である。
【００３４】
まず図３に示すように、基板上に直方体状の半導体層２１を形成し、この直方体状の半導体層２１上に、図２に示すソース領域１２、ドレイン領域１３、チャネル領域１４、第１の半導体層１５、および第２の半導体層１６を形成するための第１のレジスト膜２２を形成する。第１のレジスト膜２２は、半導体層２１の表面のうち、ソース領域１２、ドレイン領域１３、チャネル領域１４、第１の半導体層１５、および第２の半導体層１６となる領域を覆うように設けられる。
【００３５】
次に、図４に示すように、第１のレジスト膜２２から露出する半導体層２１を、例えばドライエッチングにより除去し、第１のレジスト膜２２を除去する。これにより、基板１１上に、ソース領域１２、ドレイン領域１３、チャネル領域１４、第１の半導体層１５、および第２の半導体層１６（以下、これらを加工された半導体層２３と称する）を一括形成する。
【００３６】
次に、図５に示すように、加工された半導体層２３が形成された基板１１上に、ソース領域１２およびドレイン領域１３が露出する開口部２４を有する第２のレジスト膜２５を形成する。
【００３７】
次に、図６に示すように、第２のレジスト膜２５上から所望の金属を垂直方向から蒸着し、第２のレジスト膜２５を除去する。その後アニール処理することにより、ソース電極１７およびドレイン電極１８を形成する。
【００３８】
次に、図７に示すように、ソース電極１７およびドレイン電極１８を含む加工された半導体層２３が形成された基板１１上に、図２に示すゲート電極１９およびフィールドプレート電極２０を形成するための開口部２６を有する第３のレジスト膜２７を形成する。
【００３９】
最後に、第３のレジスト膜２７上から所望の金属を垂直方向から蒸着し、第３のレジスト膜２７を除去する。その後アニール処理することにより、ゲート電極１９およびフィールドプレート電極２０を一括形成する。
【００４０】
ゲート電極１９およびフィールドプレート電極２０は、第３のレジスト膜２７に設けられた開口部２６の形状に一致した形状となる。従って、ゲート電極１９およびフィールドプレート電極２０、すなわちガンマゲートを、高精度に形成することができる。
【００４１】
さらに、ゲート電極１９およびフィールドプレート電極２０は、レジスト膜を積層することなく、第３のレジスト膜２７のみを用いて一括形成することができる。
【００４２】
このようにガンマゲートを形成することによって、図１および図２に示す電界効果トランジスタ１０を製造することができる。
【００４３】
以上に説明した本実施形態に係る電界効果トランジスタによれば、単一のレジスト層である第３のレジスト膜２７のみを用いて、チャネル領域１４とドレイン領域１３との間の第２の半導体層１６の側面に、ゲート電極１９と一体的にフィールドプレート電極２０が形成される。そして、形成されるフィールドプレート電極２０は、第３のレジスト膜２７に設けられた開口部２６の形状に一致する。従って、製造工程を増すことなく、所望の長さのフィールドプレート電極２０を形成することができる電界効果トランジスタが提供される。
【００４４】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１０・・・電界効果トランジスタ
１１・・・基板
１２・・・ソース領域
１３・・・ドレイン領域
１４・・・チャネル領域
１５・・・第１の半導体層
１６・・・第２の半導体層
１６ａ、１６ａー１・・・平行面
１６ｂ、１６ｂ−１・・・垂直面
１７・・・ソース電極
１８・・・ドレイン電極
１９・・・ゲート電極
２０・・・フィールドプレート電極
２１・・・直方体状の半導体層
２２・・・第１のレジスト膜
２３・・・加工された半導体層
２４・・・開口部
２５・・・第２のレジスト膜
２６・・・開口部
２７・・・第３のレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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