(57)【要約】【課題】小型のマルチゲート半導体デバイスを高いプロセス歩留まりで製造する。【解決手段】３つのゲート電極１６，１８，２０は、オーミック電極１２，１４間の第１のチャネル領域１０および第１のチャネル領域１０とゲート幅方向に連なるように形成された第２のチャネル領域４０の上面に亘って形成される。３つのゲート電極の少なくとも１つは一端が第２のチャネル領域４０内に位置する。第２のチャネル領域４０は、ゲート電極により、ゲート−オーミック間領域２６，３２に隣接するチャネル部５０，５６と、ゲート間領域２８，３０に隣接するチャネル部５２，５４と、チャネル部５０，５６およびチャネル部５２，５４が共通に接続されるチャネル部５８，６０とに区画される。ＦＥＴがオフ状態のとき、ゲート間領域２８およびゲート−オーミック間領域２６はチャネル部５０，５８，５２により電気的に接続される。【選択図】図１
2013258308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、周囲を素子分離領域で囲まれたチャネル層と、
前記チャネル層上に形成された２個のオーミック電極と、
前記２個のオーミック電極の間の前記チャネル層である第１のチャネル領域、および、前記第１のチャネル領域とゲート幅方向に連なるように形成された前記チャネル層である第２のチャネル領域の上面に亘って形成された複数のゲート電極とを備え、
前記複数のゲート電極は、少なくとも１つのゲート電極の一端が前記第２のチャネル領域内に位置するように形成され、
前記第１のチャネル領域は、前記複数のゲート電極によって、互いに隣り合う前記ゲート電極の間に前記ゲート幅方向に延在する第１のチャネル部と、前記ゲート電極および前記オーミック電極の間に前記ゲート幅方向に延在する第２のチャネル部とに区画され、
前記第２のチャネル領域は、前記複数のゲート電極によって、前記第１のチャネル部と前記ゲート幅方向に隣接する第３のチャネル部と、前記第２のチャネル部と前記ゲート幅方向に隣接する第４のチャネル部と、前記第３のチャネル部および前記第４のチャネル部が共通に接続される第５のチャネル部とに区画される、マルチゲート半導体デバイス。
【請求項２】
前記複数のゲート電極にオフ電圧が印加されている状態において、前記第１のチャネル部および前記第２のチャネル部の間には、前記第３のチャネル部、前記第５のチャネル部および前記第４のチャネル部の直列回路が接続される、請求項１に記載のマルチゲート半導体デバイス。
【請求項３】
前記複数のゲート電極にオフ電圧が印加されているとき、前記第１のチャネル領域および前記第２のチャネル領域において、前記複数のゲート電極の下のチャネル層が空乏化される、請求項２に記載のマルチゲート半導体デバイス。
【請求項４】
前記複数のゲート電極は、各々のゲート長が、前記第１のチャネル領域および前記第２のチャネル領域において一定に保たれ、かつ、互いに隣り合うゲート電極の間隔が、前記第１のチャネル領域および前記第２のチャネル領域において一定に保たれる、請求項１から３のいずれか１項に記載のマルチゲート半導体デバイス。
【請求項５】
前記複数のゲート電極は、
その一端が前記第２のチャネル領域内に位置するように形成された、少なくとも１つの第１のゲート電極と、
その一端が前記第２のチャネル領域を囲う前記素子分離領域内に位置するように形成された、少なくとも１つの第２のゲート電極とを含む、請求項１に記載のマルチゲート半導体デバイス。
【請求項６】
前記第２のゲート電極の前記一端に接続された給電端子をさらに備える、請求項５に記載のマルチゲート半導体デバイス。
【請求項７】
前記複数のゲート電極は、前記第１のチャネル領域、前記第２のチャネル領域、および、前記第１のチャネル領域に対して前記第２のチャネル領域と反対側に連なるように形成された前記チャネル層である第３のチャネル領域の上面に亘って形成され、
前記複数のゲート電極は、
その一端が前記第２のチャネル領域内に位置するとともに、その他端が前記第３のチャネル領域を囲う前記素子分離領域内に位置するように形成された、少なくとも１つの第１のゲート電極と、
その一端が前記第３のチャネル領域内に位置するとともに、その他端が前記第２のチャネル領域を囲う前記素子分離領域内に位置するように形成された、少なくとも１つの第２のゲート電極とを含み、
前記第３のチャネル領域は、前記複数のゲート電極によって、前記第３のチャネル部と、前記第４のチャネル部と、前記第５のチャネル部とに区画される、請求項１に記載のマルチゲート半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マルチゲート半導体デバイスに関し、より特定的には、マルチゲートのゲート間領域の電位を安定化させるための抵抗を備えたマルチゲート半導体デバイスに関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ（Local  Area  Network）等の無線通信機器においては、送信と受信とで１個のアンテナを共用し、アンテナスイッチによってアンテナへの接続を送受信で切替える構成が広く採用されている。このようなアンテナスイッチとしてトランジスタによるスイッチング素子を用いる場合、スイッチング素子には、送信時の大電力に耐え得るための耐電力性、および、送信信号の高品質化のための高い線形性を備えることが求められる。
【０００３】
上記のスイッチング素子に電界効果型トランジスタ（ＦＥＴ：Field  Effect  Transistor）を用いる構成においては、耐電力性の向上、および素子面積の低減のために、２個のオーミック電極（ドレイン電極およびソース電極）の間に複数のゲート電極を配置させた、マルチゲートＦＥＴを使用することが一般的に行なわれている。
【０００４】
このようなマルチゲートＦＥＴにおいては、２個のオーミック電極がチャネル層にオーミック接触で接続されるとともに、２個のオーミック電極に挟まれたチャネル層に複数のゲート電極が接続される。そのため、マルチゲートＦＥＴでは、互いに隣り合うゲート電極の間に導電領域が存在する。以下では、このゲート電極間の導電領域を、単に「ゲート間領域」とも称する。
【０００５】
マルチゲートＦＥＴがオン状態のときには、ソース電極およびドレイン電極の間が導通状態となっているため、ゲート間領域は、ソース電極およびドレイン電極と同電位となり、電位が安定した状態に保たれる。その一方で、マルチゲートＦＥＴがオフ状態となると、ソース電極およびドレイン電極の間が遮断状態となるため、ゲート間領域は電気的に浮動した状態となる。そのため、ゲート間領域は、電位が定まらず不安定な状態となってしまう。このようなゲート間領域の電位の不安定性は、オフ状態のマルチゲートＦＥＴの耐電力性および線形性の低下を引き起こす要因となる。
【０００６】
上述したマルチゲートＦＥＴのオフ時におけるゲート間領域の電位の不安定性を解消するための構成として、例えば特許第４２７２１４２号公報（特許文献１）には、ゲート間領域の一端と、２個のオーミック電極の各々とを抵抗により直列に接続する構成が開示される。
【０００７】
図１１に、特許文献１に記載されるデュアルゲートＦＥＴのレイアウトを模式的に示す。図１１を参照して、２個のオーミック電極１５０，１６０の間には、ゲート電極１８０，１９０が形成されている。オーミック電極１５０，１６０に挟まれている領域のゲート電極１８０，１９０の間には、ｎ＋層によるｎ＋電極２００が幅広に形成されている。この幅広部分に電位安定用抵抗２１０，２２０の一端が接続され、電位安定用抵抗２１０の他端がオーミック電極１５０に接続され、電位安定用抵抗２２０の他端がオーミック電極１６０に接続されている。電位安定用抵抗２１０，２２０がｎ＋電極２００に接続されることによってｎ＋電極２００への給電が行なわれる。このようなレイアウトとすることにより、特許文献１では、電位安定用抵抗２１０，２２０の配置に影響されずに、ゲート間距離を最小にしつつｎ＋電極２００とオーミック電極１５０，１６０とを抵抗接続することができる。
【０００８】
ゲート間領域に電位安定用抵抗を接続したマルチゲートＦＥＴの他の構成例として、図１２に、特開２０１２−１５４８２号公報（特許文献２）に記載されるデュアルゲートＦＥＴのレイアウトを模式的に示す。図１２を参照して、デュアルゲートＦＥＴは、ソース電極３００とドレイン電極３１０とを構成する複数の電極フィンガによって形成された２つの隣接するオーミック電極と、ソース電極３００およびドレイン電極３１０の間に配置されている２つのゲート電極３２０，３２２とにより構成されており、ソース／ドレイン電極フィンガを回り込んでメアンダ状に構成されている。２つの隣接したゲート電極３２０，３２２の間には、ゲート間領域３５０が存在する。この特許文献２において、抵抗素子３３０とゲート間領域３５０との間の電気的接続は、メアンダ状ゲートの中間点近傍の屈曲領域３４０に形成される。特許文献２では、この屈曲領域３４０を、ゲート間領域３５０と抵抗素子３３０との電気的接続のない屈曲領域３４２と比較して、２つのゲート電極３２０，３３３がより広いゲート間隔を持つように形成する。これにより、デバイスのレイアウトの変更を最小に抑えながら、オフ状態における線形性を達成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４２７２１４２号公報
【特許文献２】特開２０１２−１５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の特許文献１に記載されるマルチゲートＦＥＴにおいては、ｎ＋電極２００を幅広に形成するために、ゲート電極１８０，１９０の端部におけるゲート間隔を広げる必要がある。そのため、特許文献１では、ゲート電極１８０，１９０の各々の端部を略直角に折り曲げている。通常、ＦＥＴにおいては、ゲート長およびゲート間隔を製造プロセスにおける最小寸法に設定しているため、ゲート長およびゲート間隔が変化する部分やゲート電極が折れ曲がる部分において、ゲート電極の断線、または隣り合ったゲート電極間でのショートなどが生じ易くなる。その結果、プロセス歩留りを低下させてしまう虞がある。
【００１１】
また、特許文献２に記載されるマルチゲートＦＥＴにおいては、抵抗素子３３０とゲート間領域３５０との間の電気的接続を確保するために、ゲート電極３２０，３２２の屈曲領域の一部においてゲート間隔を広げている。これにより、ゲート間隔が不均一となってしまい、高周波的な損失が増大する虞がある。また、メアンダ状ゲートの屈曲領域のみのゲート間隔を広げたことによって、この屈曲領域における露光量が他の領域における露光量と異なってしまう。そのため、製造プロセスにおいて露光量を均一にするための制御が必要となり、製造プロセスの複雑化および製造コストの増大に繋がる可能性がある。
【００１２】
さらには、特許文献１および２のいずれにおいても、ゲート間領域と抵抗素子との電気的接続を確保するためにゲート幅を広げる必要が生じるため、マルチゲートＦＥＴの占有面積が大きくなるという問題がある。
【００１３】
それゆえ、この発明はかかる課題を解決するためになされたものであり、その目的は、小型のマルチゲート半導体デバイスを高いプロセス歩留まりで製造することである。
【課題を解決するための手段】
【００１４】
この発明のある局面では、マルチゲート半導体デバイスは、半導体基板と、半導体基板上に形成され、周囲を素子分離領域で囲まれたチャネル層と、チャネル層上に形成された２個のオーミック電極と、２個のオーミック電極の間のチャネル層である第１のチャネル領域、および、第１のチャネル領域とゲート幅方向に連なるように形成されたチャネル層である第２のチャネル領域の上面に亘って形成された複数のゲート電極とを備える。複数のゲート電極は、少なくとも１つのゲート電極の一端が第２のチャネル領域内に位置するように形成される。第１のチャネル領域は、複数のゲート電極によって、互いに隣り合うゲート電極の間にゲート幅方向に延在する第１のチャネル部と、ゲート電極およびオーミック電極の間にゲート幅方向に延在する第２のチャネル部とに区画される。第２のチャネル領域は、複数のゲート電極によって、第１のチャネル部とゲート幅方向に隣接する第３のチャネル部と、第２のチャネル部とゲート幅方向に隣接する第４のチャネル部と、第３のチャネル部および第４のチャネル部が共通に接続される第５のチャネル部とに区画される。
【００１５】
好ましくは、複数のゲート電極にオフ電圧が印加されている状態において、第１のチャネル部および第２のチャネル部の間には、第３のチャネル部、第５のチャネル部および第４のチャネル部の直列回路が接続される。
【００１６】
好ましくは、複数のゲート電極にオフ電圧が印加されているとき、第１のチャネル領域および第２のチャネル領域において、複数のゲート電極の下のチャネル層が空乏化される。
【００１７】
好ましくは、複数のゲート電極は、各々のゲート長が、第１のチャネル領域および第２のチャネル領域において一定に保たれ、かつ、互いに隣り合うゲート電極の間隔が、第１のチャネル領域および第２のチャネル領域において一定に保たれる。
【００１８】
好ましくは、複数のゲート電極は、その一端が第２のチャネル領域内に位置するように形成された、少なくとも１つの第１のゲート電極と、その一端が第２のチャネル領域を囲う素子分離領域内に位置するように形成された、少なくとも１つの第２のゲート電極とを含む。
【００１９】
好ましくは、マルチゲート半導体デバイスは、第２のゲート電極の一端に接続された給電端子をさらに備える。
【００２０】
好ましくは、複数のゲート電極は、第１のチャネル領域、第２のチャネル領域、および、第１のチャネル領域に対して第２のチャネル領域と反対側に連なるように形成されたチャネル層である第３のチャネル領域の上面に亘って形成される。複数のゲート電極は、その一端が第２のチャネル領域内に位置するとともに、その他端が第３のチャネル領域を囲う素子分離領域内に位置するように形成された、少なくとも１つの第１のゲート電極と、その一端が第３のチャネル領域内に位置するとともに、その他端が第２のチャネル領域を囲う素子分離領域内に位置するように形成された、少なくとも１つの第２のゲート電極とを含む。第３のチャネル領域は、複数のゲート電極によって、第３のチャネル部と、第４のチャネル部と、第５のチャネル部とに区画される。
【発明の効果】
【００２１】
この発明によれば、小型で、かつプロセス歩留まりの高いマルチゲート半導体デバイスを実現することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の実施の形態１によるマルチゲート電界効果トランジスタの構成を示すレイアウト図である。
【図２】図１に示されるマルチゲートＦＥＴの構成を概略的に示す断面図である。
【図３】トリプルゲートＦＥＴの３つのゲート電極にオン電圧が印加されているときの構成を概略的に示す断面図である。
【図４】トリプルゲートＦＥＴの３つのゲート電極にオフ電圧が印加されているときの構成を概略的に示す断面図である。
【図５】図１のトリプルゲートＦＥＴがオフ状態のときの回路構成を示す図である。
【図６】この発明の実施の形態２によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【図７】この発明の実施の形態３によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【図８】図７のトリプルゲートＦＥＴがオフ状態のときの回路構成を示す図である。
【図９】この発明の実施の形態４によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【図１０】この発明の実施の形態５によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【図１１】特許文献１に記載されるデュアルゲートＦＥＴのレイアウトを模式的に示す図である。
【図１２】特許文献２に記載されるデュアルゲートＦＥＴのレイアウトを模式的に示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００２４】
［実施の形態１］
図１は、この発明の実施の形態１によるマルチゲート半導体デバイスの代表例として示されるマルチゲート電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）の構成を示すレイアウト図である。
【００２５】
図１を参照して、マルチゲートＦＥＴは、２個のオーミック電極の間に３個のゲート電極を配置してなるトリプルゲートＦＥＴ１００である。トリプルゲートＦＥＴ１００は、第１のチャネル領域１０と、第１のチャネル領域１０の上面に形成された２つのオーミック電極１２，１４と、２つのオーミック電極１２，１４の間に配置された３つのゲート電極１６，１８，２０と、ゲート給電端子２２，２４，４８とを備える。
【００２６】
図２は、図１に示されるマルチゲートＦＥＴ１００の構成を概略的に示す断面図である。図２（ａ）は線Ａ−Ａに沿った部分断面図であり、図２（ｂ）は線Ｂ−Ｂに沿った部分断面図であり、図２（ｃ）は線Ｃ−Ｃに沿った部分断面図である。
【００２７】
図２（ａ）を参照して、２つのオーミック電極１２，１４は、半導体基板９０上に形成されたチャネル層９４にオーム接触で接続されており、ＦＥＴのソース電極およびドレイン電極として動作する。２つのオーミック電極１２，１４の間に存在するチャネル層９４が、図１における第１のチャネル領域１０となる。第１のチャネル領域１０は、素子分離領域９２に囲まれている。
【００２８】
３つのゲート電極１６，１８，２０は、第１のチャネル領域１０に接触しており、ＦＥＴのマルチゲート電極として動作する。３つのゲート電極１６，１８，２０のうち、ゲート電極１６，２０の一端にはゲート給電端子２２，２４がそれぞれ接続される。
【００２９】
図１を参照して、第１のチャネル領域１０は、この３つのゲート電極１６，１８，２０によって、４つのチャネル部２６，２８，３０，３２に区画される。より具体的には、第１のチャネル領域１０は、オーミック電極（ソース電極）１２およびゲート電極１６の間にゲート幅方向に延在するチャネル部２６と、ゲート電極１６およびゲート電極１８の間にゲート幅方向に延在するチャネル部２８と、ゲート電極１８およびゲート電極２０の間にゲート幅方向に延在するチャネル部３０と、ゲート電極２０およびオーミック電極１４（ドレイン電極）の間にゲート幅方向に延在するチャネル部３２とに区画される。なお、上記の４つのチャネル部２６，３０，３２，３４のうち、２つの隣接したゲート電極間に存在するチャネル部３０，３２が「ゲート間領域」に対応する。すなわち、第１のチャネル領域１０は、「ゲート間領域」と、ゲート電極およびオーミック電極の間に存在する領域（以下、「ゲート−オーミック間領域」とも称する。）とに区画される。ゲート間領域は「第１のチャネル部」に対応し、ゲート−オーミック間領域は「第２のチャネル部」に対応する。
【００３０】
トリプルゲートＦＥＴ１００は、第１のチャネル領域１０とゲート幅方向に連なるように形成されたチャネル層である第２のチャネル領域４０と、第２のチャネル領域４０の上面に形成された３つのゲート電極４２，４４，４６とをさらに備える。第２のチャネル領域４０は、素子分離領域９２に囲まれている。３つのゲート電極４２，４４，４６は、第１のチャネル領域１０に形成される３つのゲート電極１６，１８，２０にそれぞれ連結されている。
【００３１】
以下では、第１のチャネル領域１０上に形成され、ドレイン−ソース間のコンダクタンスを制御するためのゲート電極１６，１８，２０を「内部ゲート電極」とも表記し、第２のチャネル領域４０上に、内部ゲート電極に連なるように形成されたゲート電極４２，４４，４６を「外部ゲート電極」とも表記する。また、内部ゲート電極および外部ゲート電極は、チャネル層９４上に一体的に形成されることから、内部ゲート電極および外部ゲート電極をまとめて「ゲート電極」とも表記する。
【００３２】
すなわち、本実施の形態１において、トリプルゲートＦＥＴ１００の３つのゲート電極は、第１のチャネル領域１０および第２のチャネル領域４０の上面に亘って形成されている。ゲート給電端子２２，２４，４８に供給されたゲート電圧は、内部ゲート電極および外部ゲート電極に一体的に印加される。
【００３３】
図１に示すように、３つの外部ゲート電極４２，４４，４６のうち、真ん中の外部ゲート電極４４はその一端が素子分離領域９２に位置するように形成される一方で、両端の２つの外部ゲート電極４２，４６は、その一端が第２のチャネル領域４０内に位置するように形成される。なお、外部ゲート電極４４の一端にはゲート給電端子４８が接続される。したがって、図１の線Ｂ−Ｂに沿った部分断面図（図２（ｂ）参照）では、第２のチャネル領域４０に３つのゲート電極４２，４４，４６が接触している一方で、図１の線Ｃ−Ｃに沿った部分断面図（図２（ｃ）参照）では、第２のチャネル領域４０にゲート電極４４のみが接触している。
【００３４】
このような構成とすることにより、第２のチャネル領域４０は、外部ゲート電極４２，４４，４６によって、６つのチャネル部５０，５２，５４，５６，５８，６０に区画される。より具体的には、第２のチャネル領域４０は、チャネル部２６とゲート幅方向に隣接するチャネル部５０と、チャネル部２８とゲート幅方向に隣接するチャネル部５２と、チャネル部３０とゲート幅方向に隣接するチャネル部５４と、チャネル部３２とゲート幅方向に隣接するチャネル部５６と、チャネル部５０および５２が共通に接続されるチャネル部５８と、チャネル部５４および５６が共通に接続されるチャネル部６０とに区画される。なお、上記の６つのチャネル部５０，５２，５４，５６，５８，６０のうち、チャネル部５２，５４が「ゲート間領域（チャネル部２８，３０）に隣接するチャネル部」に対応し、チャネル部５０，５６が「ゲート−オーミック間領域（チャネル部２６，３２）に隣接するチャネル部」に対応する。また、チャネル部５８，６０が「ゲート間領域に隣接するチャネル部およびゲート−オーミック間領域に隣接するチャネル部が共通に接続されるチャネル部」に対応する。また、ゲート間領域（＝第１のチャネル部）に隣接するチャネル部５２，５４は「第３のチャネル部」に対応し、ゲート−オーミック間領域（＝第２のチャネル部）に隣接するチャネル部５０，５６は「第４のチャネル部」に対応し、上記の第３および第４のチャネル部が共通に接続されるチャネル部５８，６０は「第５のチャネル部」に対応する。
【００３５】
次に、本発明の実施の形態１によるトリプルゲートＦＥＴ１００の動作について説明する。
【００３６】
図３は、トリプルゲートＦＥＴ１００の３つのゲート電極にオン電圧が印加されているときの構成を概略的に示す断面図である。図３（ａ）は図１の線Ａ−Ａに沿った部分断面図であり、図３（ｂ）は線Ｂ−Ｂに沿った部分断面図であり、図３（ｃ）は線Ｃ−Ｃに沿った部分断面図である。
【００３７】
図３（ａ）を参照して、ゲート電極にオン電圧が印加されているとき、第１のチャネル領域１０では、内部ゲート電極１６，１８，２０下のチャネル層９４に形成される空乏層８０が半導体基板９０にまで達していない。したがって、この状態においては、ソース電極１２およびドレイン電極１４はチャネル層９４によって電気的に接続された状態となる。よって、チャネル部２６，２８，３０，３２も互いに電気的に接続された状態となる。
【００３８】
図３（ｂ）および（ｃ）を参照して、第２のチャネル領域４０においても、第１のチャネル領域１０と同様に、外部ゲート電極４２，４４，４６下のチャネル層９４に形成される空乏層８０が半導体基板８０にまで達していない。したがって、チャネル部５０，５２，５４，５６は互いに電気的に接続された状態となる。また、チャネル部５８，６０間も電気的に接続された状態となる。
【００３９】
図４は、トリプルゲートＦＥＴ１００の３つのゲート電極にオフ電圧が印加されているときの構成を概略的に示す断面図である。図４（ａ）は図１の線Ａ−Ａに沿った部分断面図であり、図４（ｂ）は線Ｂ−Ｂに沿った部分断面図であり、図４（ｃ）は線Ｃ−Ｃに沿った部分断面図である。
【００４０】
図４（ａ）を参照して、ゲート電極にオフ電圧が印加されると、第１のチャネル領域１０では、内部ゲート電極１６，１８，２０下のチャネル層９４に形成される空乏層８０が広がり、半導体基板９０にまで達する。したがって、この状態においては、ソース電極１２およびドレイン電極１４は電気的に遮断された状態となる。よって、チャネル部２６，２８，３０，３２も互いに電気的に遮断された状態となる。
【００４１】
図４（ｂ）および（ｃ）を参照して、第２のチャネル領域４０においても、第１のチャネル領域１０と同様に、外部ゲート電極４２，４４，４６下のチャネル層９４が広がり、半導体基板９０にまで達することにより、チャネル部５０，５２，５４は互いに電気的に遮断された状態となる。また、チャネル部５８，６０間も電気的に遮断された状態となる。
【００４２】
このように、ゲート電極下のチャネル層９４が完全に空乏化された状態においても、各チャネル部を形成するチャネル層９４は空乏化されず、導電性を保っている。本実施の形態１によるトリプルゲートＦＥＴ１００においては、第２のチャネル領域４０におけるチャネル部５０，５２，５４，５６が抵抗素子として動作する。
【００４３】
詳細には、図１を参照して、トリプルゲートＦＥＴ１００がオフ状態のときには、第１のチャネル領域１０内のチャネル部２６，２８，３０，３２は互いに電気的に遮断された状態となっている。すなわち、「ゲート間領域」と「ゲート−オーミック間領域」とは電気的に遮断されている。
【００４４】
このとき、第２のチャネル領域４０においては、図４（ｂ）に示したように、チャネル部５０，５２，５４，５６が互いに電気的に遮断された状態となっている。すなわち、「ゲート間領域に隣接するチャネル部」と「ゲート−オーミック間領域に隣接するチャネル部」とは電気的に遮断されている。
【００４５】
その一方で、図４（ｃ）に示したように、チャネル部５８，６０の各々は空乏化されず、導電性を保っている。したがって、チャネル部５０とチャネル部５２とは、チャネル部５８によって電気的に接続される。同様に、チャネル部５４とチャネル部５６とは、チャネル部６０によって電気的に接続される。すなわち、「ゲート間領域に隣接するチャネル部」と「ゲート−オーミック間領域に隣接するチャネル部」とは、「ゲート間領域に隣接するチャネル部およびゲート−オーミック間領域に隣接するチャネル部が共通に接続されるチャネル部」によって電気的に接続された状態となる。
【００４６】
これにより、チャネル部２６とチャネル部２８との間には、チャネル部５０、チャネル部５８およびチャネル部６０の直列回路が接続される。すなわち、チャネル部２６とチャネル部２８との間に導電経路が形成される。そして、この導電経路において、チャネル部５０および５２は抵抗素子として動作する。
【００４７】
同様に、チャネル部３０とチャネル部３２との間には、チャネル部５４、チャネル部６０およびチャネル部５６の直列回路が接続される。これにより、チャネル部３０とチャネル部３２との間に導電経路が形成される。チャネル部５４および５６は、当該導電経路における抵抗素子として動作する。
【００４８】
図５には、図１のトリプルゲートＦＥＴ１００がオフ状態のときの回路構成が示される。
【００４９】
図５に示す回路構成において、チャネル部２６およびチャネル部２８の間、および、チャネル部３０およびチャネル部３２の間には、それぞれ抵抗素子が接続される。これらの抵抗素子は、上述したように、チャネル部５０，５２，５４，５６により実現される。
【００５０】
なお、トリプルゲートＦＥＴ１００がオン状態のときには、チャネル部５０，５２，５４，５６は、互いに電気的に接続されるため、ショートとして動作する。
【００５１】
以上説明したように、本実施の形態１によるトリプルゲートＦＥＴ１００は、２つのオーミック電極間のチャネル領域、および当該チャネル領域上に配置される３つのゲート電極のゲート幅方向の一方端を、ゲート幅方向に沿ってＦＥＴの外部に引き出すとともに、少なくとも１つのゲート電極の一方端をチャネル領域内に位置させる構成とする。上記の構成において、トリプルゲートＦＥＴ１００がオフ状態のときには、引き出されたゲート電極（外部ゲート電極に相当）の両側に配置されるチャネル層が、ＦＥＴのゲート間領域とゲート−オーミック間領域との間を電気的に接続する抵抗素子として動作する。これにより、ゲート間領域の電位がソースまたはドレインの電圧と近い電圧に固定されるため、オフ状態におけるゲート間領域の電位を安定化することができる。すなわち、当該チャネル層は、トリプルゲートＦＥＴのオフ状態におけるゲート間領域の電位を安定化するための電位安定用抵抗（バランス抵抗）として機能する。
【００５２】
なお、上述した実施の形態１において、第１のチャネル領域１０と第２のチャネル領域４０とは、共通のチャネル層９４を用いて形成されるため、同一のピンチオフ電圧を有する。一般的に、ＦＥＴにおいては、ピンチオフ電圧を高い精度で、すなわち非常に小さい許容差で制御する。したがって、第１のチャネル領域１０および第２のチャネル領域４０でチャネル層９４を共用することによって、第２のチャネル領域４０の導電率が安定化する。その結果、抵抗素子の抵抗値を均一化させることができる。
【００５３】
また、上述の実施の形態１では、第１のチャネル領域１０および第２のチャネル領域４０の間でチャネル層９４を同じ厚さとする構成について説明したが、第２のチャネル領域４０を構成するチャネル層９４の表面をエッチングすることによって、第２のチャネル領域４０のシート抵抗を高めることも可能である。これによれば、第２のチャネル領域４０の占有面積を小さくすることができる。
【００５４】
このように、本発明の実施の形態１によれば、従来のマルチゲートＦＥＴのように、抵抗素子とゲート間領域との電気的接続のためにゲート幅およびゲート間隔を広げることが不要となる。そのため、マルチゲートＦＥＴのゲート幅およびゲート間隔を製造プロセス上、可能な限り小さくすることができる。これにより、マルチゲートＦＥＴを小型化できる。また、抵抗素子の抵抗値を容易に均一化させることができるため、マルチゲートＦＥＴのプロセス歩留まりを向上できる。その結果、小型のマルチゲートＦＥＴを高いプロセス歩留まりで製造することが可能となる。
【００５５】
［実施の形態２］
図６は、この発明の実施の形態２によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【００５６】
図６を参照して、本発明の実施の形態２によるトリプルゲートＦＥＴ１１０は、図１に示すトリプルゲートＦＥＴ１００において、外部ゲート電極４４の一方端に接続されていたゲート給電端子４８を、内部ゲート電極１８の一方端に接続したものである。トリプルゲートＦＥＴ１１０の概略構成は、ゲート給電端子の配置を除いて、図１と同様であるので詳細な説明は繰り返さない。
【００５７】
図６のように、３つのゲート給電端子２２，４８，２４を内部ゲート電極１６，１８，２０の一方端にまとめて配置することにより、各ゲート給電端子にゲート電圧を伝達するための配線が簡素化される。
【００５８】
その一方で、高周波スイッチの動作を考えると、図１のように、外部ゲート電極４４の一方端にゲート給電端子４８を配置する構成がより好ましい。通常、高周波スイッチにＦＥＴを用いる構成においては、高周波歪みを抑制するために、ゲート給電端子にハイインピーダンス素子が接続される。図１に示すトリプルゲートＦＥＴ１００では、ゲート給電端子４８に供給されたゲート電圧は、外部ゲート電極４４を通じて内部ゲート電極２０に印加されることから、外部ゲート電極４４が高周波的にハイインピーダンス素子として機能する。その結果、高周波歪みを低く抑えることができるため、線形性が向上する。
【００５９】
なお、図１では、３つのゲート電極のうちの真ん中のゲート電極を、外部ゲート電極側からゲート電圧を印加する構成について例示したが、この構成に限られることはない。たとえば、外部ゲート電極４２または４６の一方端にゲート給電端子を接続してもよい。
【００６０】
［実施の形態３］
図７は、この発明の実施の形態３によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【００６１】
図７を参照して、本発明の実施の形態３によるトリプルゲートＦＥＴ１２０は、図１に示すトリプルゲートＦＥＴ１００において、外部ゲート電極４４の一方端に接続されていたゲート給電端子４８を、内部ゲート電極１８の一方端に接続するとともに、外部ゲート電極４４の一方端を第２のチャネル領域４０内に位置させたものである。
【００６２】
図７のように、３つの外部ゲート電極４２，４４，４６の一方端を第２のチャネル領域４０内に位置させることにより、チャネル部５０，５２，５４，５６は、チャネル部５９に共通に接続される。そして、このような状態で、トリプルゲートＦＥＴ１２０のゲート電極にオフ電圧を印加すると、チャネル部５０，５２，５４，５６は、チャネル部５９によって、互いに電気的に接続されることとなる。
【００６３】
図８には、図７のトリプルゲートＦＥＴ１２０がオフ状態のときの回路構成が示される。
【００６４】
図８に示す回路構成において、チャネル部２６，２８，３０，３２は、抵抗素子により互いに電気的に接続される。これらの抵抗素子は、チャネル部５０，５２，５４，５６により実現される。
【００６５】
なお、図７のトリプルゲートＦＥＴ１２０においては、チャネル部５０およびチャネル部５９をチャネル部５６に共通に接続したことによって、オーミック電極（ソース電極）１２とオーミック電極（ドレイン電極）１４とが電気的に接続される。そのため、２つのオーミック電極間の抵抗値の制御が必要となる。これに対して、図１および図６に示したトリプルゲートＦＥＴ１００，１１０では、２つのオーミック電極間が電気的に遮断されるため、上述した抵抗値の制御が不要となり、レイアウト面積が小さくて済む。
【００６６】
［実施の形態４］
図９は、この発明の実施の形態４によるマルチゲートＦＥＴの構成を示すレイアウト図である。
【００６７】
図９を参照して、本発明の実施の形態４によるトリプルゲートＦＥＴ１３０は、図１に示すトリプルゲートＦＥＴ１００と比較して、第１のチャネル領域１０とゲート幅方向に連なるように形成されたチャネル層である第３のチャネル領域４１と、第３のチャネル領域４１の上面に形成された３つの外部ゲート電極４３，４５，４７とをさらに備える。
【００６８】
第３のチャネル領域４１は、素子分離領域９２に囲まれている。３つの外部ゲート電極４３，４５，４７は、第１のチャネル領域１０に形成される３つの内部ゲート電極１６，１８，２０にそれぞれ連結されている。外部ゲート電極４３，４５，４７は、内部ゲート電極１６，１８，２０および外部ゲート電極４２，４４，４６と一体的に形成される。
【００６９】
すなわち、本実施の形態４においては、第１のチャネル領域１０のゲート幅方向の両端にチャネル領域４０，４１が形成される。そして、トリプルゲートＦＥＴ１３０のゲート電極は、第１のチャネル領域１０、第２のチャネル領域４０および第３のチャネル領域４１の上面に亘って形成されている。ゲート給電端子２２，２４，４８に供給されたゲート電圧は、内部ゲート電極と、内部ゲート電極の両端に接続された外部ゲート電極に一体的に印加される。
【００７０】
第２のチャネル領域４０においては、３つの外部ゲート電極４２，４４，４６のうち、外部ゲート電極４２はその一端が第２のチャネル領域４０内に位置するように形成され、外部ゲート電極４４，４６はその一端が素子分離領域９２に位置するように形成される。なお、外部ゲート電極４４，４６の一端にはゲート給電端子４８，２４がそれぞれ接続される。このような構成としたことにより、第２のチャネル領域４０は、外部ゲート電極４２，４４，４６によって、５つのチャネル部５０，５２，５４，５６，５８に区画される。この５つのチャネル部のうち、チャネル部５２，５４が「ゲート間領域（チャネル部２８，３０）に隣接するチャネル部」に対応し、チャネル部５０，５６が「ゲート−オーミック間領域（チャネル部２６，３２）に隣接するチャネル部」に対応する。また、チャネル部５８が「ゲート間領域に隣接するチャネル部およびゲート−オーミック間領域に隣接するチャネル部が共通に接続されるチャネル部」に対応する。
【００７１】
第３のチャネル領域４１においては、３つの外部ゲート電極４３，４５，４７のうち、外部ゲート電極４３はその一端が素子分離領域９２に位置するように形成され、外部ゲート電極４５，４７はその一端が第３のチャネル領域４１内に位置するように形成される。なお、外部ゲート電極４３の一端にはゲート給電端子２２が接続される。このような構成としたことにより、第３のチャネル領域４１は、外部ゲート電極４３，４５，４７によって、５つのチャネル部５１，５３，５５，５７，６１に区画される。この５つのチャネル部のうち、チャネル部５３，５５が「ゲート間領域（チャネル部２８，３０）に隣接するチャネル部」に対応し、チャネル部５１，５７が「ゲート−オーミック間領域（チャネル部２６，３２）に隣接するチャネル部」に対応する。また、チャネル部６１が「ゲート間領域に隣接するチャネル部およびゲート−オーミック間領域に隣接するチャネル部が共通に接続されるチャネル部」に対応する。
【００７２】
トリプルゲートＦＥＴ１３０の３つのゲート電極にオフ電圧が印加されると、第２のチャネル領域４０では、チャネル部５０とチャネル部５２とは、チャネル部５８によって電気的に接続される。一方、チャネル部５４とチャネル部５６とは、外部ゲート電極４６下のチャネル層の空乏化によって電気的に遮断される。また、第３のチャネル領域４１では、チャネル部５３，５５，５７がチャネル部６１によって互いに電気的に接続される一方で、チャネル部５１がチャネル部５３，５５，５７，６１と電気的に遮断される。
【００７３】
これにより、チャネル部２６とチャネル部２８との間には、チャネル部５０、チャネル部５８およびチャネル部５２の直列回路が接続される。また、チャネル部２８、チャネル部３０およびチャネル部３２の間は、チャネル部５３，５５，５７，６１によって互いに電気的に接続される。したがって、チャネル部２６，２８，３０，３２は、互いに電気的に接続されることになる。
【００７４】
本実施の形態４によるトリプルゲートＦＥＴ１３０は、２つのオーミック電極間のチャネル領域、および当該チャネル領域上に配置される３つのゲート電極のゲート幅方向の両端を、ＦＥＴの外部に引き出す構成とする。そして、上記の構成において、引き出されたゲート電極（外部ゲート電極に相当）の両側に配置されるチャネル層が電気的に接続されるように、ゲート電極の一方端をチャネル領域内または素子分離領域内に位置させる。これにより、トリプルゲートＦＥＴ１３０がオフ状態のときには、引き出されたゲート電極の両側に配置されるチャネル層が、ＦＥＴのゲート間領域とゲート−オーミック間領域との間を電気的に接続する抵抗素子として動作する。
【００７５】
なお、上述の実施の形態４では、チャネル部２６，２８，３０，３２が互いに電気的に接続するための外部ゲート電極の構成について例示したが、「ゲート間領域」であるチャネル部２８，３０をチャネル部２６，３２のいずれか一方に接続させるように外部電極を構成しても、実施の形態４と同様の効果を得ることができる。例えば、図９において、外部ゲート電極４７が素子分離領域内に位置するように形成する構成とすれば、、チャネル部５０，５８，５２およびチャネル部５３，６１，５５によって、チャネル部２６，２８，３０が互いに電気的に接続される。これによれば、「ゲート間領域」であるチャネル部２８，３０はオーミック電極１２にメアンダ状に接続される。
【００７６】
［実施の形態５］
図１０は、この発明の実施の形態５によるマルチゲートＦＥＴの構成を示すレイアウト図である。なお、上述した実施の形態１〜４において、図１，６，７，９は、本発明によるマルチゲートＦＥＴの構成を機能的に説明するために、実際のレイアウトを簡略化して図示したものである。これに対して、図１０は、より実際のレイアウトに沿ったものとなっている。
【００７７】
図１０を参照して、本発明の実施の形態５によるトリプルゲートＦＥＴ１４０は、図７に示すトリプルゲートＦＥＴ１００において、２つのオーミック電極（ソース電極１２およびドレイン電極１４）を櫛歯状に噛み合うように配置するとともに、その櫛歯を這うように３つのゲート電極１６，１８，２０をメアンダ状に配置したものである。本発明の実施の形態５によるトリプルゲートＦＥＴ１４０の概略構成は、オーミック電極およびゲート電極の形状を除いて、図７と同様であるので、詳細な説明は繰り返さない。
【００７８】
図１０を参照して、第２のチャネル領域４０および３つの外部ゲート電極４２，４４，４６は、外部ゲート電極４２，４４，４６の直線部分が内部ゲート電極１６，１８，２０の直線部分と略平行となるように屈曲されて、第１のチャネル領域１０および３つの内部ゲート電極１６，１８，２０にそれぞれ連結されている。なお、第２のチャネル領域４０および外部ゲート電極４２，４４，４６のコーナー部分には丸みを持たせている。
【００７９】
このように、第２のチャネル領域４０および外部ゲート電極４２，４４，４６を屈曲させて配置することにより、これらを直線的に配置する構成と比較して、トリプルゲートＦＥＴの占有面積を小さくすることができる。
【００８０】
また、外部ゲート電極４２，４４，４６のコーナー部分を、丸みを持たせた形状とすることにより、プロセス歩留まりの低下を起こりにくくなる。
【００８１】
なお、上述の本実施の形態１〜５では、マルチゲートＦＥＴの一例として、トリプルゲートＦＥＴを例示して説明したが、オーミック電極間に２つ以上のゲート電極が配されたＦＥＴについて本発明は適用可能である点について確認的に記載する。
【００８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８３】
１０  第１のチャネル領域、１２，１４  オーミック電極、１６，１８，２０  ゲート電極（内部ゲート電極）、２２，２４，４８  ゲート給電端子、２６，２８，３０，３２，５０，５２，５４，５６，５８，６０  チャネル部、４０  第２のチャネル領域、４１  第３のチャネル領域、４２，４３，４４，４５，４６，４７  ゲート電極（外部ゲート電極）、９４  チャネル層、９６  素子分離領域、１００，１１０，１２０，１３０，１４０  マルチゲートＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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