(57)【要約】【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減する。【解決手段】給電領域において、メモリゲートシャント部が形成される領域の素子分離部に溝２５が形成されており、選択ゲートシャント部に備わる選択ゲートシャント電極ＶＣは、メモリセル形成領域に形成された選択ゲート電極ＣＧに繋がる第１導電膜からなり、メモリゲートシャント部に備わるメモリゲートシャント電極ＶＭは、給電領域に形成された選択ゲート電極ＣＧの延長部の片側面の一部および素子分離部に形成された溝２５の側面の一部に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール状に形成され、メモリセル形成領域に形成されたメモリゲート電極ＭＧに繋がる第２導電膜からなる。【選択図】図２
2013021171.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置であって、
前記メモリセル形成領域に形成された前記メモリセルは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、第１方向に沿って形成された第１導電膜からなる選択ゲート電極と、
前記選択ゲート電極の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、
前記選択ゲート電極と前記メモリゲート電極との間に形成され、かつ、前記メモリゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
を有し、
前記給電領域には、前記選択ゲート電極の第１シャント部および前記メモリゲート電極の第２シャント部が互いに異なる領域に形成され、前記メモリゲート電極の前記第２シャント部が形成される領域の前記素子分離部に溝が形成されており、
前記選択ゲート電極の第１シャント部は、
第１電極と、前記第１電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第１方向に沿って延在する第１延長部とから構成され、
前記第１電極および前記第１延長部は前記第１導電膜からなり、
前記メモリゲート電極の第２シャント部は、
第２電極と、前記第２電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第１方向に沿って延在する第２延長部とから構成され、
前記第２電極および前記第２延長部は前記第２導電膜からなり、
前記第２電極は、前記第１延長部の片側面の一部および前記溝の側面の一部に前記第２ゲート絶縁膜を介してサイドウォール状に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記給電領域では、
前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の１倍以上２倍以下の範囲であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記給電領域では、
前記メモリゲート電極の前記第２シャント部に備わる前記第２電極は、前記選択ゲート電極の前記第１延長部には乗り上げていないことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記給電領域では、
前記選択ゲート電極の前記第１シャント部に備わる前記第１電極の上面および前記メモリゲート電極の前記第２シャント部に備わる前記第２電極の上面には、シリサイド層が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記メモリセル形成領域では、
前記選択ゲート電極を構成する前記第１導電膜の上面には、前記シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記給電領域では、
前記メモリゲート電極の前記第２シャント部に備わる前記第２電極は、前記第１方向に沿って形成された溝の側面と前記第２方向に沿って形成された溝の側面とに繋がって、形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記メモリセル形成領域に形成された前記メモリゲート電極は前記給電領域で終端していることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記給電領域の前記選択ゲート電極の前記第１シャント部上および前記メモリゲート電極の前記第２シャント部上に第３絶縁膜からなる層間絶縁膜が形成され、
前記メモリゲート電極に電圧を供給する第１プラグは、前記層間絶縁膜に形成され、前記第１シャント部に備わる前記第１電極に電気的に接続する第１コンタクトホールに第３導電膜を埋め込んで形成され、
前記選択ゲート電極に電圧を供給する第２プラグは、前記層間絶縁膜に形成され、前記第２シャント部に備わる前記第２電極に電気的に接続する第２コンタクトホールに前記第３導電膜を埋め込んで形成されることを特徴とする半導体装置。
【請求項９】
半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜および絶縁膜を順次形成する工程と、
（ｃ）前記絶縁膜および前記第１導電膜を順次加工することによって、
前記メモリセル形成領域に、第１方向に沿って延在する前記第１導電膜からなる選択ゲート電極を形成し、
前記給電領域に、前記選択ゲート電極の第１シャント部を構成する前記第１導電膜からなる第１電極と、前記第１電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第１方向に沿って延在する第１延長部とを形成する工程と、
（ｄ）前記給電領域において、前記第１シャント部の前記第１電極の上面および前記第１延長部の上面に形成された前記絶縁膜を除去し、さらに、前記第１シャント部が形成されていない前記給電領域の前記素子分離部に、所定の深さの溝を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｆ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記第２導電膜に対して異方性エッチングを施すことにより、
前記メモリセル形成領域において、前記選択ゲート電極の両側面にサイドウォール状に前記第２導電膜を加工し、
同時に、前記給電領域において、前記第１電極の両側面、前記第１延長部の両側面、および前記溝の側面にサイドウォール状に前記第２導電膜を加工する工程と、
（ｈ）前記メモリセル形成領域において、前記第２導電膜の一部を除去して前記選択ゲート電極の一方の側面に、前記第２導電膜からなるメモリゲート電極を形成し、
同時に、前記給電領域において、前記第２導電膜の一部を除去して前記メモリゲート電極の第２シャント部を構成する前記第２導電膜からなる第２電極と、前記第２電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第１方向に沿って延在する第２延長部とを形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記メモリセル形成領域において、前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記メモリセル形成領域において、前記メモリゲート電極の上面、前記ソース領域の上面、およびドレイン領域の上面にシリサイド層を形成し、
同時に、前記給電領域において、前記第１シャント部の前記第１電極の上面および前記第２シャント部の前記第２電極の上面に前記シリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記給電領域では、
前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の１倍以上２倍以下の範囲であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記給電領域では、
前記メモリゲート電極の前記第２シャント部に備わる前記第２電極は、前記第１延長部には乗り上げていないことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、さらに、前記（ｊ）工程の後に、
（ｋ）前記半導体基板上に第３絶縁膜からなる層間絶縁膜を形成する工程と、
（ｌ）前記層間絶縁膜に、前記給電領域の前記第１シャント部の前記第１電極および前記第２シャント部の前記第２電極にそれぞれ接続する第２コンタクトホールおよび第１コンタクトホールを形成する工程と、
（ｍ）前記第１コンタクトホールの内部および前記第２コンタクトホールの内部にそれぞれ第３導電膜を埋め込み、第１プラグおよび第２プラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜を加工することによって、
前記メモリセル形成領域に、第１方向に沿って延在する前記第１導電膜からなる選択ゲート電極を形成し、
前記給電領域に、前記選択ゲート電極の第１シャント部を構成する前記第１導電膜からなる第１電極と、前記第１電極と前記メモリセル形成領域に形成された前記選択ゲート電極とを繋ぐ前記第１方向に沿って延在する第１延長部とを形成する工程と、
（ｄ）前記給電領域において、前記第１シャント部が形成されていない前記給電領域の前記素子分離部に、所定の深さの溝を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｆ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記第２導電膜に対して異方性エッチングを施すことにより、
前記メモリセル形成領域において、前記選択ゲート電極の両側面にサイドウォール状に前記第２導電膜を加工し、
同時に、前記給電領域において、前記第１電極の両側面、前記第１延長部の両側面、および前記溝の側面にサイドウォール状に前記第２導電膜を加工する工程と、
（ｈ）前記メモリセル形成領域において、前記第２導電膜の一部を除去して前記選択ゲート電極の一方の側面に、前記第２導電膜からなるメモリゲート電極を形成し、
同時に、前記給電領域において、前記第２導電膜の一部を除去して前記メモリゲート電極の第２シャント部を構成する前記第２導電膜からなる第２電極と、前記第２電極と前記メモリセル形成領域に形成された前記メモリゲート電極とを繋ぐ前記第１方向に沿って延在する第２延長部とを形成する工程と、
（ｉ）前記（ｈ）工程の後に、前記メモリセル形成領域において、前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
（ｊ）前記（ｉ）工程の後に、前記メモリセル形成領域において、前記選択ゲート電極の上面、前記メモリゲート電極の上面、前記ソース領域の上面、およびドレイン領域の上面にシリサイド層を形成し、
同時に、前記給電領域において、前記第１シャント部の前記第１電極の上面および前記第２シャント部の前記第２電極の上面に前記シリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記給電領域では、
前記素子分離部に形成された溝の深さは、前記メモリゲート電極の幅の１倍以上２倍以下の範囲であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記給電領域では、
前記メモリゲート電極の前記第２シャント部に備わる前記第２電極は、前記第１延長部には乗り上げていないことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、さらに、前記（ｊ）工程の後に、
（ｋ）前記半導体基板上に第３絶縁膜からなる層間絶縁膜を形成する工程と、
（ｌ）前記層間絶縁膜に、前記給電領域の前記第１シャント部の前記第１電極および前記第２シャント部の前記第２電極にそれぞれ接続する第２コンタクトホールおよび第１コンタクトホールを形成する工程と、
（ｍ）前記第１コンタクトホールの内部および前記第２コンタクトホールの内部にそれぞれ第３導電膜を埋め込み、第１プラグおよび第２プラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート構造の不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００６−４９７３７号公報（特許文献１）には、メモリゲート線は、選択ゲート線の側面上に絶縁膜を介して形成され、選択ゲート線の第２の部分上から素子分離領域上にかけてＸ方向に延在するコンタクト部を有し、コンタクト部上に形成されたコンタクトホールを埋めるプラグを介して配線に接続されたメモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４９７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、近年は、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００６】
ＭＯＮＯＳ型不揮発性メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。この構造のメモリセルの場合は、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、さらに、選択ゲート電極を設けた２トランジスタ構成のスプリットゲート構造のメモリセルが提案されている。
【０００７】
しかしながら、スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。
【０００８】
スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルには、選択ゲート電極の側面に絶縁膜を介して、サイドウォール状のメモリゲート電極が自己整合により設けられたメモリセルがある。この場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するメモリゲート電極のゲート長をフォトリソグラフィの最小解像寸法以下にできることから、フォトレジストパターンを用いてメモリゲート電極を形成するメモリセルに比べて、より微細なメモリセルを実現することができる。
【０００９】
サイドウォール状のメモリゲート電極を採用した場合は、その外部への電気的な取り出しは、例えば図２８に示すように、メモリゲート電極ＭＧと同一層の導電膜からなるパッド電極５１を用いる。すなわち、メモリセル形成領域に第１方向（図２８中に示すｘ方向）に沿って形成された選択ゲート電極ＣＧの側面に自己整合によりサイドウォール状のメモリゲート電極ＭＧを形成すると同時に、給電領域にフォトレジストパターンを用いてパッド電極５１を形成する。
【００１０】
この場合、第１方向に直交する第２方向（図２８中に示すｙ方向）のピッチを短縮するため、第１方向に延在する選択ゲート電極ＣＧを分離し、分離した選択ゲート電極ＣＧの間にパッド電極５１を形成している。また、パッド電極５１は、メモリゲート電極ＭＧとパッド電極５１との位置合わせマージンや寸法ばらつきマージンなどを考慮して、選択ゲート電極ＣＧの一部領域に乗り上げた形状となっている。
【００１１】
しかし、フォトレジストパターンを用いてパッド電極５１を形成するため、給電領域におけるパッド電極５１のフォトリソグラフィにおける制約（例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなど）が、メモリセルの微細化またはメモリアレイのレイアウト面積の低減の阻害要因となっている。
【００１２】
本発明の目的は、スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、半導体基板に複数のメモリセルがアレイ状に形成されたメモリセル形成領域、および素子分離部上に設けられた給電領域を備える半導体装置であって、メモリセル形成領域に形成されたメモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成され、第１方向に沿って形成された第１導電膜からなる選択ゲート電極と、選択ゲート電極の片側面にサイドウォール状に形成された第２導電膜からなるメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成され、かつ、メモリゲート電極と半導体基板との間に形成された第２ゲート絶縁膜とを有し、給電領域には、選択ゲート電極の第１シャント部およびメモリゲート電極の第２シャント部が互いに異なる領域に形成され、メモリゲート電極の第２シャント部が形成される領域の素子分離部に溝が形成されており、第１シャント部は、第１電極と、第１電極とメモリセル形成領域に形成された選択ゲート電極とを繋ぎ第１方向に沿って延在する第１延長部とから構成され、第１電極および第１延長部とは第１導電膜からなり、第２シャント部は、第２電極と、第２電極とメモリセル形成領域に形成されたメモリゲート電極とを繋ぎ第１方向に沿って延在する第２延長部とから構成され、第２電極および第２延長部とは第２導電膜からなり、第２電極は、第１延長部の片側面の一部および溝の側面の一部に第２ゲート絶縁膜を介してサイドウォール状に形成されている。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、メモリアレイのレイアウト面積を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態による不揮発性メモリセルのチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図である。
【図２】本発明の実施の形態による不揮発性メモリセルの給電領域の要部平面図である。
【図３】（ａ）は図２のＡ−Ａ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）、（ｂ）は図２のＢ−Ｂ′線に沿った要部断面図（選択ゲート電極のシャント部の要部断面図）、（ｃ）は図２のＣ−Ｃ′線に沿った要部断面図（メモリゲート電極のシャント部の要部断面図）、（ｄ）は同図（ｃ）の変形例である。
【図４】本発明の実施の形態による不揮発性メモリセルの給電領域の要部斜視図（メモリゲート電極のシャント部の要部斜視図）である。（ａ）は選択ゲート電極の延長部の要部斜視図を示し、（ｂ）は選択ゲート電極の延長部およびメモリゲートシャント電極の要部斜視図を示す。
【図５】本発明の実施の形態による不揮発性メモリセルを有する半導体装置の製造工程を示す要部断面図である。
【図６】図５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９（ａ）】図８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９（ｂ）】図８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図であり、同図（ａ）の変形例である。
【図１０】図９（ａ）に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の要部平面図である。
【図１３】図１１および図１２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１１および図１２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図１２と同じ箇所の要部平面図である。
【図１５】図１３および図１４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１７】図１６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１８】図１７に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１９】図１８に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２０】図１９に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２１】図２０に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２２】図２１に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２３】図２２に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２４】図２３に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２５】図２４に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２６】図２５に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２７（ａ）】図２６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２７（ｂ）】図２６に続く、不揮発性メモリセルを有する半導体装置の製造工程中の図５と同じ箇所の要部断面図であり、同図（ａ）の変形例である。
【図２８】本発明者によって検討された、本発明が適用される前の不揮発性メモリセルの給電領域の要部平面図である。
【図２９】本発明の実施の形態による他の例の不揮発性メモリセルを有する半導体装置の示す要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素、またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態）
本発明の実施の形態による不揮発性メモリセルの構造の一例を図１によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図２〜図４によって説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図２はメモリゲート電極および選択ゲート電極の給電領域の要部平面図、図３（ａ）は図２のＡ−Ａ′線に沿った要部断面図、図３（ｂ）は図２のＢ−Ｂ′線に沿った要部断面図、図３（ｃ）は図２のＣ−Ｃ′線に沿った要部断面図、図３（ｄ）は同図（ｃ）の変形例である。また、図４はメモリゲート電極のシャント部の要部斜視図であり、図４（ａ）は選択ゲート電極の延長部の要部斜視図、図４（ｂ）は選択ゲート電極の延長部およびメモリゲートシャント電極の要部斜視図を示す。ここでは、サイドウォール状のメモリゲート電極を採用したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示している。
【００２４】
まず、複数のメモリセルが形成される領域（メモリセル形成領域、メモリ領域）に形成された不揮発性メモリセルの構造について図１を用いて説明する。
【００２５】
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣの選択用ｎＭＩＳ（Ｑｎｃ）とメモリ用ｎＭＩＳ（Ｑｎｍ）とが配置されている。このメモリセルＭＣのドレイン領域Ｄｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｄと、そのｎ−型の半導体領域２ａｄよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。また、このメモリセルＭＣのソース領域Ｓｒｍは、例えば相対的に低濃度のｎ−型の半導体領域２ａｓと、そのｎ−型の半導体領域２ａｓよりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域２ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣのチャネル領域側からｎ−型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。
【００２６】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在している。その延在方向において複数のメモリセルＭＣは半導体基板１に形成された素子分離部を介して隣接している。また、メモリゲート電極ＭＧは、選択ゲート電極ＣＧの片側面にサイドウォール状に形成されている。選択ゲート電極ＣＧは第１導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧのゲート長は、例えば８０〜１２０ｎｍ程度である。また、メモリゲート電極ＭＧは第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧのゲート長は、例えば５０〜１００ｎｍ程度である。また、選択ゲート電極ＣＧの半導体基板１の主面からの高さは、例えば１５０〜２５０ｎｍ程度である。
【００２７】
さらに、選択ゲート電極ＣＧの上面には絶縁膜２４が形成されている。絶縁膜２４は、半導体基板１の主面上に形成した第１導電膜を加工して選択ゲート電極ＣＧを形成する際のハードマスクとして機能する。
【００２８】
また、メモリゲート電極ＭＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層３が形成されている。シリサイド層３の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層３を形成することによりメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。上記シリサイド層３は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを構成するｎ＋型の半導体領域２ｂの上面にも形成されている。
【００２９】
なお、本実施の形態では、選択ゲート電極ＣＧの上面に絶縁膜２４を形成したが、絶縁膜２４を形成しない態様であってもよい。この場合は、選択ゲート電極ＣＧの上面にもシリサイド層３が形成されて、選択ゲート電極ＣＧの低抵抗化を図ることができる。
【００３０】
選択ゲート電極ＣＧと半導体基板１の主面との間には、ゲート絶縁膜（第１ゲート絶縁膜）４が設けられている。ゲート絶縁膜４は第１絶縁膜、例えば酸化シリコンまたは酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜からなり、その厚さは、例えば１〜５ｎｍ程度である。
【００３１】
このゲート絶縁膜４下の半導体基板１（ｐウェルＨＰＷ）の主面には、例えばボロンが導入されてｐ型の半導体領域５が形成されている。この半導体領域５は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域５により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。
【００３２】
メモリゲート電極ＭＧは、ゲート絶縁膜（第２ゲート絶縁膜）を介して選択ゲート電極ＣＧの側面に設けられている。選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁するこのゲート絶縁膜は、絶縁膜（第３絶縁膜）６ｂ、電荷蓄積層ＣＳＬ、および絶縁膜（第４絶縁膜）６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）により構成される。また、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介した半導体基板１の主面上にメモリゲート電極ＭＧが配置されている。なお、図１では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００３３】
電荷蓄積層ＣＳＬは、トラップ準位を有する絶縁膜として例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。トラップ準位を有する絶縁膜は、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜、または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＣＳＬとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲されることにより、絶縁膜中に電荷が蓄積される。絶縁膜６ｂ，６ｔは、例えば酸化シリコンからなり、絶縁膜６ｂの厚さは、例えば１〜１０ｎｍ程度、絶縁膜６ｔの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成することもできる。
【００３４】
選択ゲート電極ＣＧの片側面（メモリゲート電極ＭＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＭＧの片側面（選択ゲート電極ＣＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、絶縁膜として例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍ、および酸化シリコン膜７ｔからなる積層膜により構成される。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度、酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００３５】
上記絶縁膜６ｂ下、ｐ型の半導体領域５とソース領域Ｓｒｍとの間の半導体基板１（ｐウェルＨＰＷ）には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。
【００３６】
メモリセルＭＣは層間絶縁膜９により覆われており、層間絶縁膜９にはドレイン領域Ｄｒｍに達するコンタクトホール（第３コンタクトホール）ＣＮＴが形成されている。層間絶縁膜９は第２絶縁膜からなり、例えば窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる積層膜によって構成される。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴ内に埋め込まれたプラグ（第３プラグ）ＰＬＧを介してメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。プラグＰＬＧは第３導電膜からなり、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。
【００３７】
次に、給電領域に形成されたメモリゲート電極ＭＧのシャント部および選択ゲート電極ＣＧのシャント部の構造について図２〜図４を用いて説明する。
【００３８】
図２〜図４に示すように、メモリセル形成領域に隣接して給電領域が配置されており、給電領域は素子分離部ＳＴＩ上に形成されている。メモリセル形成領域は、メモリセルがアレイ状に形成されている領域であり、給電領域は、メモリセル形成領域の選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに電圧を供給する領域である。メモリセル形成領域に形成されたメモリゲート電極ＭＧは給電領域で終端している。
【００３９】
選択ゲート電極ＣＧは、メモリセル形成領域および給電領域において、第１方向（図２に示すｘ方向）に沿って形成されている。選択ゲート電極ＣＧの第１方向に直交する第２方向（図２に示すｙ方向）のピッチは、前述の図２８に示した従来の選択ゲート電極ＣＧの第２方向のピッチと同じであってもよい。
【００４０】
給電領域の選択ゲート電極ＣＧのシャント部（以下、選択ゲートシャント部と記す：第１シャント部）には、選択ゲート電極ＣＧと同一層の第１導電膜からなる選択ゲートシャント電極（第１電極）ＶＣ（図２ではハッチングで示した領域）が形成されている。さらに、この選択ゲートシャント電極ＶＣとメモリセル形成領域の選択ゲート電極ＣＧとは繋がっており、給電領域の選択ゲートシャント部には、選択ゲートシャント電極ＶＣと選択ゲート電極ＣＧの延長部（第１延長部）とが形成されている。しかし、メモリセル領域の選択ゲート電極ＣＧの上面に形成され、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる絶縁膜２４は、選択ゲートシャント電極ＶＣの上面には形成されていない。選択ゲートシャント電極ＶＣの上面にはシリサイド層３が形成されている。
【００４１】
半導体基板１の主面上に形成された層間絶縁膜９には、選択ゲートシャント電極ＶＣの上面に形成されたシリサイド層３に達するコンタクトホール（第２コンタクトホール）ＣＣが形成されており、このコンタクトホールＣＣ内に埋め込まれた第３導電膜からなるプラグ（第２プラグ）ＰＣを介して、選択ゲートシャント電極ＶＣは第１層配線と電気的に接続している。
【００４２】
また、給電領域の選択ゲートシャント部（選択ゲートシャント電極ＶＣおよび選択ゲート電極ＣＧの延長部）の両側の素子分離部ＳＴＩには溝２５が形成されている。この溝２５は、図２に示す給電領域内の掘り込み領域に形成される。給電領域のメモリゲート電極ＭＧのシャント部（以下、メモリゲートシャント部と記す：第２シャント部）は、この素子分離部ＳＴＩの溝２５の側面に沿って形成されている。従って、給電領域では、選択ゲートシャント部が形成される領域の素子分離部ＳＴＩの上面よりも、メモリゲートシャント部が形成される領域の素子分離部ＳＴＩの上面が低くなっている。選択ゲートシャント部が形成される領域の素子分離部ＳＴＩの上面と、メモリゲートシャント部が形成される領域の素子分離部ＳＴＩの上面との高さの違い（溝２５の深さ：ｈ）は、メモリセル形成領域のメモリゲート電極ＭＧの幅と同じか、またはそれよりも大きく、かつ２倍以下の範囲（１倍以上２倍以下の範囲）が好ましい。より好ましくは、１．５倍程度である。
【００４３】
さらに、メモリゲートシャント部では、メモリセル形成領域と給電領域との境界またはその境界から給電領域側へ所定の距離（本実施の形態では、メモリセル形成領域と給電領域との境界から給電領域側へ０．０７μｍ）のところに在り、第２方向（ｙ方向）に沿って素子分離部ＳＴＩに形成された溝２５の一部側面に、メモリセル形成領域のメモリゲート電極ＭＧと同一層の第２導電膜からなる第１引き出し電極Ｐ１が形成されている。また、第１方向（ｘ方向）に沿って延在する選択ゲート電極ＣＧの延長部の片側面の一部と、この片側面の一部に続く溝２５の側面とに、メモリセル形成領域のメモリゲート電極ＭＧと同一層の第２導電膜からなる第２引き出し電極Ｐ２が形成されている。第１引き出し電極Ｐ１と第２引き出し電極Ｐ２とは繋がっており、これらによりメモリゲートシャント電極（第２電極）ＶＭ（図２ではハッチングで示した領域）が形成されている。メモリゲートシャント電極ＶＭが、メモリセル形成領域に形成されたメモリゲート電極ＭＧの給電領域における終端部分である。
【００４４】
また、第１引き出し電極Ｐ１は、第２方向（ｙ方向）に沿って形成されるが、第１引き出し電極Ｐ１の端面は、第２方向（ｙ方向）に隣接するメモリセルの選択ゲート電極ＣＧおよびメモリゲート電極ＭＧとは所定の間隔を置いている。また、第２引き出し電極Ｐ２は、第１方向（ｘ方向）に沿って形成されるが、第２引き出し電極Ｐ２の第１方向（ｘ方向）に沿った長さは、第１引き出し電極Ｐ１の幅（またはメモリセル形成領域のメモリセルゲート電極ＭＧの幅）よりも大きく、例えば第１引き出し電極Ｐ１の幅の２倍程度である。
【００４５】
また、第１引き出し電極Ｐ１および第２引き出し電極Ｐ２からなるメモリゲートシャント電極ＶＭは、例えば前述の図２８に示したような、選択ゲート電極ＭＧの延長部に乗り上がった形状ではない。このメモリゲートシャント電極ＶＭは、メモリセル形成領域の選択ゲート電極ＣＧの側面に自己整合によりメモリゲート電極ＭＧを形成する工程と同じ工程で形成されている。さらに、このメモリゲートシャント電極ＶＭと、メモリセル形成領域のメモリゲート電極ＭＧとは繋がっており、給電領域のメモリゲートシャント部には、メモリゲートシャント電極ＶＭとメモリゲート電極ＭＧの延長部（第２延長部）とが形成されている。メモリゲートシャント電極ＶＭの上面には、メモリセル形成領域のメモリゲート電極ＭＧと同様にシリサイド層３が形成されている。
【００４６】
半導体基板１の主面上に形成された層間絶縁膜９には、メモリゲートシャント電極ＶＭの上面に形成されたシリサイド層３に達するコンタクトホール（第１コンタクトホール）ＣＭが形成されており、このコンタクトホールＣＭ内に埋め込まれた第３導電膜からなるプラグ（第１プラグ）ＰＭを介して、メモリゲートシャント電極ＶＭは第１層配線と電気的に接続している。コンタクトホールＣＭは、図３（ｃ）に示すように、メモリゲートシャント電極ＶＭの第１引き出し電極Ｐ１のみに形成してもよく、または図３（ｄ）に示すように、メモリゲートシャント電極ＶＭの第１引き出し電極Ｐ１および第２引き出し電極Ｐ２の両方に架かるように形成してもよい。
【００４７】
給電領域は、素子分離部ＳＴＩ上に形成されている。これは、メモリゲートシャント電極ＶＭ上にコンタクトホールＣＭを形成する際、メモリゲートシャント電極ＶＭならびに絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを突き抜けて、半導体基板１の主面に達する程のオーバーエッチングが起こったとしても、その後に形成されるプラグＰＭが半導体基板１と電気的に接続しないようにするためである。
【００４８】
このように、給電領域のメモリゲートシャント部では、第２方向（ｙ方向）に沿って素子分離部ＳＴＩに形成された溝２５の一部側面に、メモリセル形成領域のメモリゲート電極ＭＧと同一層の第２導電膜からなる第１引き出し電極Ｐ１が形成されている。また、第１方向（ｘ方向）に沿って延在する選択ゲート電極ＣＧの延長部の片側面の一部と、この片側面の一部に続く溝２５の側面に、メモリセル形成領域のメモリゲート電極ＭＧと同一層の第２導電膜からなる第２引き出し電極Ｐ２が形成されている。第１引き出し電極Ｐ１と第２引き出し電極Ｐ２とが繋がって、選択ゲート電極ＣＧの延長部に乗り上がらないメモリゲートシャント電極ＶＭを形成する。
【００４９】
このメモリゲートシャント電極ＶＭは、例えば前述の図２８に示した給電領域のパッド電極５１のように、フォトレジストパターンを用いた第２導電膜のパターニングにより所定領域に形成されるものではないので、メモリゲートシャント電極ＶＭを形成するためのパターンをフォトマスク上に配置する必要がない。また、このメモリゲートシャント電極ＶＭは、選択ゲート電極ＣＧの延長部の片側面に自己整合により形成されるので、フォトリソグラフィにおける制約（例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなど）を受けることなく形成することができる。これらにより、給電領域のレイアウト面積を低減することが可能となる。
【００５０】
例えば前述の図２８に示した従来の給電領域と本実施の形態による給電領域とを比較すると、同じ最小加工寸法を用いた場合、前述の図２８に示した従来の給電領域の選択ゲート電極ＣＧが延在する第１方向（ｘ方向）の寸法は１．０μｍ以上となるが、本実施の形態による給電領域の選択ゲート電極ＣＧが延在する第１方向（ｘ方向）の寸法は０．６μｍ程度とすることができる。
【００５１】
次に、本実施の形態による不揮発性メモリセルを有する半導体装置の製造方法の一例を図５〜図２７を用いて工程順に説明する。図５〜図２７は半導体装置の製造工程中におけるメモリ領域、給電領域（メモリゲートシャント部および選択ゲートシャント部）、容量素子領域、および周辺回路領域（低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域）の要部断面図である。メモリ領域および周辺回路領域においてはゲート長方向の断面図を示している。周辺回路領域に形成されるＭＩＳＦＥＴは、ＣＰＵ等のプロセッサ、論理回路、入出力回路、デコーダ、およびセンスアンプ等のメモリの周辺回路、昇圧回路等を構成する。
【００５２】
まず、図５に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等の絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。この素子分離部ＳＴＩは、給電領域および容量素子領域の半導体基板１にも形成される。
【００５３】
次に、図６に示すように、周辺回路領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、埋め込みｎウェルＮＩＳＯを形成する。続いてメモリ領域および高圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＨＰＷを形成し、高圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐウェルＰＷを形成し、低圧系ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎウェルＮＷを形成する。
【００５４】
次に、メモリ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入する。これによりメモリ領域の半導体基板１に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域５を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域、低圧系ｐＭＩＳ領域、高圧系ｎＭＩＳ領域、および高圧系ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄｃを形成する。
【００５５】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度のゲート絶縁膜４Ａを形成する。続いてメモリ領域、低圧系ｎＭＩＳ領域、および低圧系ｐＭＩＳ領域のゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、メモリ領域、低圧系ｎＭＩＳ領域、および低圧系ｐＭＩＳ領域の半導体基板１の主面に、絶縁膜として例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜（第１ゲート絶縁膜）４を形成する。ゲート絶縁膜４は、酸化シリコンに限らず、酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜で形成してもよい。
【００５６】
次に、図７に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導電膜１０の厚さは、例えば１４０ｎｍ程度である。その後、メモリ領域、給電領域、および容量素子領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜（第１導電膜）１０ｎを形成する。次に、導電膜１０，１０ｎの上面に酸化シリコン膜および窒化シリコン膜を順次形成して絶縁膜２４を形成する。
【００５７】
次に、図８に示すように、メモリ領域、給電領域、および容量素子領域の絶縁膜２４およびｎ型の導電膜１０ｎをフォトリソグラフィおよびドライエッチングを用いてパターニングする。これにより、メモリ領域にｎ型の導電膜１０ｎからなる選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧを形成し、給電領域にｎ型の導電膜１０ｎからなる選択ゲートシャント部の選択ゲート電極ＣＧの延長部（メモリ領域から延長して選択ゲートシャント電極ＶＣと繋がる部分）および選択ゲートシャント電極ＶＣを形成し、さらに、容量素子領域にｎ型の導電膜１０ｎからなる下部電極１０Ｅを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。
【００５８】
次に、図９（ａ）に示すように、フォトレジストパターンＲＰ１によりメモリ領域を覆い、ドライエッチングを用いて給電領域の選択ゲートシャント部の選択ゲートシャント電極ＶＣ上、容量素子領域、および周辺回路領域にある絶縁膜２４を除去する。さらに、この絶縁膜２４を除去するドライエッチング工程において、選択ゲート電極ＣＧを構成する導電膜１０ｎに対して選択比が高く、素子分離部ＳＴＩを構成する絶縁膜（例えば酸化シリコン膜）に対して選択比の低い条件を用いることにより、給電領域の選択ゲートシャント部の選択ゲート電極ＣＧおよび選択ゲートシャント電極ＶＣが形成されていない領域、および容量素子領域の下部電極１０Ｅが形成されていない領域の素子分離部ＳＴＩも同時にドライエッチングして、溝２５を形成する。溝２５の深さは、例えば後に形成されるメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの幅と同じか、またはそれよりも大きく、かつ２倍以下の範囲（１倍以上２倍以下の範囲）となるようにする。より好ましくは、１．５倍程度である。
【００５９】
容量素子領域にも溝２５が形成されるが、容量素子領域に形成される電極の幅は、他の領域に形成される電極の幅よりも一般的に広いことから、下部電極１０Ｅと後述する上部電極とが短絡しない限りは問題とはならないと考えられる。ただし、容量素子領域に溝２５を形成すると、上部電極に達するコンタクトホールの深さが、溝２５を形成しない場合と比べて溝２５の深さ分ほど深くなり、上部電極とコンタクトホールとの接続不良が生じる恐れがある。この場合には、図９（ｂ）に示すように、例えばコンタクトホールを形成する領域の素子分離部ＳＴＩをフォトレジストパターンＲＰ１により覆い、溝２５を形成しない製造方法を採用することもできる。
【００６０】
次に、上記フォトレジストパターンＲＰ１を除去した後、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧ、ならびにフォトレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用のｎ型の半導体領域８を形成する。
【００６１】
次に、図１０に示すように、半導体基板１の主面上に、絶縁膜（第２ゲート絶縁膜）として例えば酸化シリコンからなる絶縁膜６ｂ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層ＣＳＬ、および絶縁膜として例えば酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成され、電荷蓄積層ＣＳＬは、例えばＣＶＤ法により形成され、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成される。絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの合計の厚さは、例えば２０ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。
【００６２】
次に、図１１および図１２に示すように、半導体基板１の主面上に低抵抗多結晶シリコンからなる第２導電膜を堆積する。この第２導電膜はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度である。
【００６３】
次に、フォトリソグラフィおよび異方性のドライエッチングを用いて、この第２導電膜を加工する。これにより、メモリ領域では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。同時に、給電領域では、選択ゲートシャント部の選択ゲート電極ＣＧの延長部および選択ゲートシャント電極ＶＣのそれぞれの両側面、ならびに溝２５の底面および側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。さらに、容量素子領域では、下部電極１０ＥをフォトレジストパターンＲＰ２で覆うことにより、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介して上部電極１１Ｅを形成する。
【００６４】
次に、図１３および図１４に示すように、上記フォトレジストパターンＲＰ２を除去した後、フォトレジストパターンＲＰ３をマスクとして、ドライエッチングを用いて、そこから露出するサイドウォール１１を除去する。これにより、メモリ領域では、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧを形成し、給電領域では、メモリゲートシャント部のメモリゲートシャント電極ＶＭを形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。
【００６５】
給電領域において、選択ゲート電極ＣＧの延長部の両側面、選択ゲートシャント電極ＶＣの両側面、および溝２５の側面に、このメモリゲートシャント電極ＶＭを構成するサイドウォール形状の第２導電膜を形成するときは、フォトレジストパターンを用いずに、自己整合により形成する（前述の図１１参照）。従って、メモリゲートシャント電極ＶＭを形成する際のフォトリソグラフィにおける制約（例えば最小解像寸法、位置合わせマージン、または寸法ばらつきマージンなど）がないので、給電領域の面積を縮小することが可能となる。
【００６６】
次に、図１５に示すように、メモリ領域では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間、給電領域では、選択ゲート電極ＣＧの延長部とメモリゲートシャント電極ＶＭとの間および素子分離部ＳＴＩとメモリゲートシャント電極ＶＭとの間、容量素子領域では、下部電極１０Ｅと上部電極１１Ｅとの間のそれぞれの絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００６７】
容量素子領域では、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを容量絶縁膜（誘電体膜）として、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと同一層の第１導電膜からなる下部電極１０Ｅと、メモリ用ｎＭＩＳ（Ｑｍｃ）のメモリゲート電極ＭＧと同一層の第２導電膜からなる上部電極１１Ｅとからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。また、容量素子は、半導体基板１に形成された素子分離部ＳＴＩ上に形成されており、基板部分と下部電極１０Ｅとからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極１１Ｅに達するコンタクトホールの位置および下部電極１０Ｅに達するコンタクトホールの位置が、フォトレジストパターンのずれ等によりずれたとしても、素子分離部ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板１とが短絡することもない。
【００６８】
次に、図１６に示すように、周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
【００６９】
次に、図１７に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをフォトリソグラフィおよびドライエッチングを用いてパターニングすることにより、導電膜１０ｎａからなる低圧系ｎＭＩＳのゲート電極ＧＬｎ、導電膜１０ｐからなる低圧系ｐＭＩＳのゲート電極ＧＬｐ、導電膜１０ｎａからなる高圧系ｎＭＩＳのゲート電極ＧＨｎ、および導電膜１０ｐからなる高圧系ｐＭＩＳのゲート電極ＧＨｐを形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＬｎおよび低圧系ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＨｎおよび高圧系ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば４００ｎｍ程度である。
【００７０】
次に、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
【００７１】
次に、図１８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極ＶＭの側面およびメモリゲート電極ＭＧの延長部の側面ならびに選択ゲートシャント部の選択ゲートシャント電極ＶＣの両側面および選択ゲート電極ＣＧの延長部のメモリゲートシャント電極ＶＭと反対側の側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば６ｎｍ程度である。
【００７２】
これにより、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面をサイドウォール１５によって覆うことができる。このサイドウォール１５が形成されることによって、後述の周辺回路領域の低圧系ｎＭＩＳ領域にｎ−型の半導体領域を形成する工程および低圧系ｐＭＩＳ領域にｐ−型の半導体領域を形成する工程において、ｎ−型の半導体領域およびｐ−型の半導体領域の実効チャネル長が大きくなり、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。
【００７３】
次に、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うフォトレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびフォトレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
【００７４】
次に、図１９に示すように、フォトレジストパターン１６を除去した後、その端部がメモリ領域の選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧの上面に位置してメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うフォトレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびフォトレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【００７５】
ここでは、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成したが、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【００７６】
次に、図２０に示すように、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
【００７７】
次に、図２１に示すように、半導体基板１の主面上に、例えば酸化シリコン膜７ｂ、窒化シリコン膜７ｍ、および酸化シリコン膜７ｔをＣＶＤ法により順次堆積し、これらを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面ならびにメモリゲート電極ＭＧの側面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極ＶＭの側面およびメモリゲート電極ＭＧの延長部の側面ならびに選択ゲートシャント部の選択ゲートシャント電極ＶＣの両側面および選択ゲート電極ＣＧの延長部のメモリゲートシャント電極ＶＭと反対側の側面に、容量素子領域では、上部電極１１Ｅの側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐの両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜７ｂの厚さは、例えば２０ｎｍ程度、窒化シリコン膜７ｍの厚さは、例えば２５ｎｍ程度、および酸化シリコン膜７ｔの厚さは、例えば５０ｎｍ程度である。
【００７８】
次に、図２２に示すように、周辺回路領域の低圧系ｐＭＩＳ領域および高圧系ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＬｐおよび高圧系ｐＭＩＳのゲート電極ＧＨｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。これにより、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００７９】
次に、図２３に示すように、メモリ領域、ならびに周辺回路領域の低圧系ｎＭＩＳ領域および高圧系ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２ｂを選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎおよび高圧系ｎＭＩＳのゲート電極ＧＨｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。これにより、メモリ領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００８０】
次に、図２４に示すように、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの上面、およびｎ＋型の半導体領域２ｂの上面に、給電領域では、メモリゲートシャント部のメモリゲートシャント電極ＶＭの上面およびメモリゲート電極ＭＧの延長部の上面ならびに選択ゲートシャント部の選択ゲートシャント電極ＶＣの上面および選択ゲート電極ＣＧの延長部の上面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎの上面およびｎ＋型の半導体領域２３の上面、低圧系ｐＭＩＳのゲート電極ＧＬｐの上面およびｐ＋型の半導体領域２１の上面、高圧系ｎＭＩＳのゲート電極ＧＨｎの上面およびｎ＋型の半導体領域２３の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＨｐの上面およびｐ＋型の半導体領域２１の上面に、容量素子領域では、上部電極１１Ｅの選択ゲート電極ＣＧおよびサイドウォールＳＷとは平面的に重ならない部分の上面にシリサイド層３がサリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【００８１】
シリサイド層３を形成することにより、シリサイド層３と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＬｎ、低圧系ｐＭＩＳのゲート電極ＧＬｐ、高圧系ｎＭＩＳのゲート電極ＧＨｎ、および高圧系ｐＭＩＳのゲート電極ＧＨｐ自身の抵抗やソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００８２】
ここまでの工程により、本実施の形態１によるメモリセル、容量素子、ならびに周辺回路領域に形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳ、および高圧系ｎＭＩＳが略完成する。
【００８３】
次に、図２５に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。
【００８４】
次に、図２６に示すように、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、酸化シリコン膜９ｂをＣＭＰ法により研磨することによって、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。
【００８５】
次に、図２７（ａ）に示すように、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホールＣＮＴを層間絶縁膜９に形成する。同時に、給電領域では、選択ゲートシャント部の選択ゲートシャント電極ＶＣ上のシリサイド層３に達するコンタクトホールＣＣを形成し、メモリゲートシャント部のメモリゲートシャント電極ＶＭ上のシリサイド層３に達するコンタクトホールＣＭを層間絶縁膜９に形成する。
【００８６】
さらに、周辺回路領域では、高圧系ｎＭＩＳ、高圧系ｐＭＩＳ、低圧系ｎＭＩＳ、および低圧系ｐＭＩＳにおいて、それぞれのゲート電極（ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐ）上およびソース・ドレイン領域ＳＤ上のシリサイド層３に達するコンタクトホールＣＡを形成する。図２７（ａ）では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡを例示している。
【００８７】
また、容量素子領域では、上部電極１１Ｅと下部電極１０Ｅとが平面的に重ならない部分において、上部電極１１Ｅおよび下部電極１０Ｅのそれぞれの上面のシリサイド層３に達するコンタクトホールＣＢを形成する。図２７（ａ）では、説明簡略化のため、上部電極１１Ｅに達するコンタクトホールＣＢを例示している。
【００８８】
前述の図９（ａ）および（ｂ）において説明したように、容量素子領域に溝２５を形成すると、上部電極１１Ｅに達するコンタクトホールＣＢの深さが、溝２５を形成しない場合と比べて溝２５の深さ分ほど深くなり、上部電極１１ＥとコンタクトホールＣＢとの接続不良が生じる恐れがある。このような場合には、例えばコンタクトホールＣＢを形成する領域の素子分離部ＳＴＩに溝２５を形成しない製造方法を採用する。図２７（ｂ）に、素子分離部ＳＴＩに溝２５を形成しない製造方法を採用した場合の容量素子領域の構造を示す。
【００８９】
次に、コンタクトホールＣＮＴ内にプラグＰＬＧ、コンタクトホールＣＣ内にプラグＰＣ、コンタクトホールＣＭ内にプラグＰＭ、コンタクトホールＣＡ内にプラグＰＡ、コンタクトホールＣＢ内にプラグＰＢを形成する。プラグＰＬＧ，ＰＣ，ＰＭ，ＰＡ，ＰＢは、例えばチタンと窒化チタンとの積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。このとき、コンタクトホールの底付近の開口径が確保されているので、例えばプラグＰＬＧとドレイン領域Ｄｒｍ上のシリサイド層３との接続部分が高抵抗になる、または非導通になることを防止することができる。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層配線（図示は省略）を形成する。
【００９０】
これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００９１】
なお、本実施の形態では、導電膜１０，１０ｎの上面に絶縁膜２４を形成したが、形成しない場合もある。例えば図２９に示すように、選択ゲート電極ＣＧの上面に絶縁膜２４を形成せずに、シリサイド層３を形成してもよい。この場合は、例えば前述の図７を用いて説明した絶縁膜２４の形成工程および前述の図９（ａ）を用いて説明した絶縁膜２４の除去工程はなくなる。ただし、絶縁膜２４を形成する場合と同様に、前述の図９（ａ）を用いて説明した工程において、素子分離部ＳＴＩに溝２５は形成される。従って、素子分離部ＳＴＩを構成する絶縁膜をエッチングする条件において、導電膜１０，１０ｎに対して選択比が高い条件を設定する必要がある。
【００９２】
このように、本実施の形態によれば、選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧおよびメモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧの給電領域において、メモリゲートシャント部が形成される領域の素子分離部ＳＴＩに溝２５を形成し、給電領域の選択ゲート電極ＣＧの片側面の一部とこれに続く溝２５の側面の一部とに、選択ゲートシャント部の選択ゲート電極ＣＧの延長部に乗り上がらない、メモリゲート電極ＭＧと同一層の第２導電膜からなるメモリゲートシャント電極ＶＭを形成する。このメモリゲートシャント電極ＶＭは、フォトレジストパターンを用いた第２導電膜のパターニングにより形成されるものではないので、メモリゲートシャント電極ＶＭを形成するためのパターンをマスク上に配置する必要がない。また、このメモリゲートシャント電極ＶＭは、選択ゲート電極ＣＧの延長部の片側面に自己整合により形成されるので、フォトリソグラフィにおける制約を受けることなく形成することができる。これらにより、給電領域のレイアウト面積を低減することが可能となる。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９４】
本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子を有し、第１ゲート電極に電圧を供給し、第２ゲート電極に電圧を供給する給電領域を有する半導体装置に利用することができる。特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。
【符号の説明】
【００９５】
１  半導体領域
２ａｄ  ｎ−型の半導体領域
２ａｓ  ｎ−型の半導体領域
２ｂ  ｎ＋型の半導体領域
３  シリサイド層
４  ゲート絶縁膜（第１ゲート絶縁膜：第１絶縁膜）
４Ａ  ゲート絶縁膜
５  ｐ型の半導体領域
６ｂ  絶縁膜（第３絶縁膜）
６ｔ  絶縁膜（第４絶縁膜）
６ｂ／ＣＳＬ／６ｔ  絶縁膜／電荷蓄積層／絶縁膜（第２ゲート絶縁膜）
７ｂ、７ｔ  酸化シリコン膜
７ｍ  窒化シリコン膜
８  ｎ型の半導体領域
９  層間絶縁膜（第２絶縁膜）
９ａ  窒化シリコン膜
９ｂ  酸化シリコン膜
１０  導電膜
１０ｎ  ｎ型の導電膜（第１導電膜）
１０ｎａ  ｎ型の導電膜
１０ｐ  ｐ型の導電膜
１０Ｅ  下部電極
１１  サイドウォール
１１Ｅ  上部電極
１３  ｎ−型の半導体領域
１４  ｐ−型の半導体領域
１５  サイドウォール
１６，１７  フォトレジストパターン
１８  ｎ−型の半導体領域
１９  ｐ−型の半導体領域
２０  フォトレジストパターン
２１  ｐ＋型の半導体領域
２２  フォトレジストパターン
２３  ｎ＋型の半導体領域
２４  絶縁膜
２５  溝
５１  パッド電極
ＡＣＴ  活性領域
ＣＡ  コンタクトホール
ＣＢ  コンタクトホール
ＣＣ  コンタクトホール（第２コンタクトホール）
ＣＭ  コンタクトホール（第１コンタクトホール）
ＣＮＴ  コンタクトホール（第３コンタクトホール）
ＣＧ  選択ゲート電極
ＣＳＬ  電荷蓄積層
Ｄｃ  半導体領域
Ｄｒｍ  ドレイン領域
ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐ  ゲート電極
ＨＮＷ  ｎウェル
ＨＰＷ  ｐウェル
Ｍ１  第１層配線
ＭＣ  メモリセル
ＭＧ  メモリゲート電極
ＮＩＳＯ  埋め込みｎウェル
ＮＷ  ｎウェル
Ｐ１  第１引き出し電極
Ｐ２  第２引き出し電極
ＰＡ  プラグ
ＰＢ  プラグ
ＰＣ  プラグ（第２プラグ）
ＰＬＧ  プラグ（第３プラグ）
ＰＭ  プラグ（第１プラグ）
ＰＷ  ｐウェル
Ｑｎｃ  選択用ｎＭＩＳ
Ｑｎｍ  メモリ用ｎＭＩＳ
ＲＰ１  フォトレジストパターン
ＲＰ２  フォトレジストパターン
ＲＰ３  フォトレジストパターン
ＳＤ  ソース・ドレイン領域
ＳＴＩ  素子分離部
Ｓｒｍ  ソース領域
ＳＷ  サイドウォール
ＶＣ  選択ゲートシャント電極（第１電極）
ＶＭ  メモリゲートシャント電極（第２電極）
【図１】
2013021171.tif 000003
【図２】
2013021171.tif 000004
【図３】
2013021171.tif 000005
【図４】
2013021171.tif 000006
【図５】
2013021171.tif 000007
【図６】
2013021171.tif 000008
【図７】
2013021171.tif 000009
【図８】
2013021171.tif 000010
【図９（ａ）】
2013021171.tif 000011
【図９（ｂ）】
2013021171.tif 000012
【図１０】
2013021171.tif 000013
【図１１】
2013021171.tif 000014
【図１２】
2013021171.tif 000015
【図１３】
2013021171.tif 000016
【図１４】
2013021171.tif 000017
【図１５】
2013021171.tif 000018
【図１６】
2013021171.tif 000019
【図１７】
2013021171.tif 000020
【図１８】
2013021171.tif 000021
【図１９】
2013021171.tif 000022
【図２０】
2013021171.tif 000023
【図２１】
2013021171.tif 000024
【図２２】
2013021171.tif 000025
【図２３】
2013021171.tif 000026
【図２４】
2013021171.tif 000027
【図２５】
2013021171.tif 000028
【図２６】
2013021171.tif 000029
【図２７（ａ）】
2013021171.tif 000030
【図２７（ｂ）】
2013021171.tif 000031
【図２８】
2013021171.tif 000032
【図２９】
2013021171.tif 000033