(57)【要約】【課題】耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法を提供する。【解決手段】ＭＯＳＦＥＴ１は、主表面１０Ａ側に開口する第１トレンチ１７が形成され、炭化珪素からなる基板１０と、ゲート絶縁膜２０と、ゲート電極３０とを備えている。基板１０は、基板１０の主表面１０Ａおよび第１トレンチ１７の壁面１７Ａを含むｎ型のソース領域１５と、ソース領域１５に接触し、第１トレンチ１７の壁面１７Ａを含むｐ型のボディ領域１４と、ボディ領域１４に接触し、第１トレンチ１７の壁面１７Ａを含むｎ型のドリフト領域１３と、ボディ領域１４に接触し、第１トレンチ１７よりも深い領域にまで延在するｐ型のディープ領域１６とを含んでいる。第１トレンチ１７は、基板１０の主表面１０Ａから離れるに従い、壁面１７Ａとディープ領域１６との距離が大きくなるように形成されている。【選択図】図１
2013145770.tif 000002
【特許請求の範囲】
【請求項１】
一方の主表面側に開口する第１トレンチが形成され、炭化珪素からなる基板と、
前記第１トレンチの壁面上に接触して配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に接触して配置されたゲート電極とを備え、
前記基板は、
前記基板の前記主表面および前記第１トレンチの前記壁面を含む第１導電型のソース領域と、
前記ソース領域に接触し、前記第１トレンチの前記壁面を含む第２導電型のボディ領域と、
前記ボディ領域に接触し、前記第１トレンチの前記壁面を含む第１導電型のドリフト領域と、
前記ボディ領域に接触し、前記第１トレンチよりも深い領域にまで延在する第２導電型のディープ領域とを含み、
前記第１トレンチは、前記基板の前記主表面から離れるに従い、前記壁面と前記ディープ領域との距離が大きくなるように形成されている、半導体装置。
【請求項２】
前記第１トレンチの前記壁面と前記基板の前記主表面とのなす角は、鈍角である、請求項１に記載の半導体装置。
【請求項３】
前記基板には、前記ソース領域を貫通しつつ前記ボディ領域に達し、前記主表面側に開口し、前記第１トレンチよりも浅い第２トレンチが形成されており、
前記第２トレンチの壁面上に接触して配置されたコンタクト電極をさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
前記基板には、前記ボディ領域と前記ドリフト領域との接触面よりも浅い前記第２トレンチが形成されている、請求項３に記載の半導体装置。
【請求項５】
前記コンタクト電極は、前記基板の前記主表面上に接触することなく配置されている、請求項３または４に記載の半導体装置。
【請求項６】
前記第２トレンチの前記壁面を構成する面は、｛０００１｝面に交差する面である、請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１および第２トレンチを含む前記基板の厚み方向に沿った断面において、前記第２トレンチの最底部の前記壁面から｛０００１｝面に平行に延在する仮想の直線は、前記第２トレンチに対向する前記第１トレンチの前記壁面に交差する、請求項３〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１および第２トレンチを含む前記基板の厚み方向に沿った断面において、前記仮想の直線は、前記ドリフト領域に交差することなく、前記第２トレンチに対向する前記第１トレンチの前記壁面に交差する、請求項７に記載の半導体装置。
【請求項９】
前記基板の前記主表面を構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面である、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１トレンチの前記壁面を構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面である、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
炭化珪素からなり、主表面を有する基板を準備する工程と、
前記基板に活性領域を形成する工程と、
前記基板の前記主表面側に開口する第１トレンチを形成する工程と、
前記第１トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、
前記ゲート絶縁膜上に接触するようにゲート電極を配置する工程とを備え、
前記活性領域を形成する工程では、前記基板の前記主表面を含む第１導電型のソース領域と、前記ソース領域に接触する第２導電型のボディ領域と、前記ボディ領域に接触する第１導電型のドリフト領域と、前記ボディ領域に接触する第２導電型のディープ領域とが形成され、
前記第１トレンチを形成する工程では、前記ソース領域、前記ボディ領域および前記ドリフト領域が露出する壁面を有する前記第１トレンチが形成され、
前記ディープ領域と前記第１トレンチとは、前記第１トレンチよりも前記ディープ領域が深く、かつ前記基板の前記主表面から離れるに従い前記第１トレンチの前記壁面と前記ディープ領域との距離が大きくなるように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。
【０００３】
炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置であり、たとえばトレンチ壁面に沿ったチャネル領域の形成を特徴とするトレンチゲート型のＭＯＳＦＥＴなどについて検討されている。
【０００４】
トレンチゲート型のＭＯＳＦＥＴにおいては、オン抵抗の低減が可能になる一方で、トレンチ底部に形成されたゲート絶縁膜への電界集中に起因する耐圧特性の低下が問題となる。これに対しては、たとえばトレンチと同等または深い領域にまで延在するｐ型ディープ領域を基板に形成し、ｐ型ディープ領域とｎ型ドリフト領域との間のｐｎ接合から空乏層を伸張させることにより、トレンチ底部への電界集中を緩和することが提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１において提案されているＭＯＳＦＥＴでは、トレンチとディープ領域とは、基板の厚み方向に平行に延在するように互いに形成されている。そのため、ＭＯＳＦＥＴの微細化の際には、トレンチとディープ領域との間の領域が狭くなることによりキャリアの通過経路が狭窄され、その結果ＭＯＳＦＥＴのオン抵抗が上昇するという問題がある。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法に関するものである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置は、一方の主表面側に開口する第１トレンチが形成され、炭化珪素からなる基板と、第１トレンチの壁面上に接触して配置されたゲート絶縁膜と、ゲート絶縁膜上に接触して配置されたゲート電極とを備えている。基板は、基板の上記主表面および第１トレンチの上記壁面を含む第１導電型のソース領域と、ソース領域に接触し、第１トレンチの上記壁面を含む第２導電型のボディ領域と、ボディ領域に接触し、第１トレンチの上記壁面を含む第１導電型のドリフト領域と、ボディ領域に接触し、第１トレンチよりも深い領域にまで延在する第２導電型のディープ領域とを含んでいる。第１トレンチは、基板の上記主表面から離れるに従い、上記壁面とディープ領域との距離が大きくなるように形成されている。
【０００９】
本発明に従った半導体装置では、第１トレンチよりも深い領域にまで延在する第２導電型のディープ領域が基板に形成されている。そのため、ディープ領域と、第１導電型のドリフト領域との間のｐｎ接合から伸張する空乏層により、ゲート絶縁膜への電界集中を抑制することができる。また、本発明に従った半導体装置では、第１トレンチは、基板の上記主表面から離れるに従いディープ領域との距離が大きくなるように形成されている。そのため、基板内におけるキャリアの通過領域をより広く確保することが可能となり、結果として半導体装置のオン抵抗をより低減することができる。このように、本発明に従った半導体装置によれば、耐圧特性が向上し、かつオン抵抗が低減された半導体装置を提供することができる。
【００１０】
上記半導体装置において、第１トレンチの上記壁面と基板の上記主表面とのなす角は、鈍角であってもよい。これにより、基板内におけるキャリアの通過領域を広く確保することがより容易となる。
【００１１】
上記半導体装置において、基板には、ソース領域を貫通しつつボディ領域に達し、上記主表面側に開口し、第１トレンチよりも浅い第２トレンチが形成されていてもよい。そして、上記半導体装置は、第２トレンチの壁面上に接触して配置されたコンタクト電極をさらに備えていてもよい。これにより、コンタクト電極からボディ領域へのキャリアの注入が容易となり、その結果半導体装置の応答速度を向上させることができる。
【００１２】
上記半導体装置において、基板には、ボディ領域とドリフト領域との接触面よりも浅い第２トレンチが形成されていてもよい。これにより、ボディ領域におけるパンチスルーの発生を回避することがより容易になる。
【００１３】
上記半導体装置において、コンタクト電極は、基板の上記主表面上に接触することなく配置されていてもよい。これにより、コンタクト電極とゲート電極との短絡を回避することが容易となる。
【００１４】
上記半導体装置において、第２トレンチの上記壁面を構成する面は、｛０００１｝面に交差する面であってもよい。これにより、コンタクト電極を構成する金属の基板への拡散が容易となり、その結果コンタクト電極と基板との接触抵抗をより低減することができる。
【００１５】
上記半導体装置では、第１および第２トレンチを含む基板の厚み方向に沿った断面において、第２トレンチの最底部の上記壁面から｛０００１｝面に平行に延在する仮想の直線は、第２トレンチに対向する第１トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下を抑制することができる。
【００１６】
上記半導体装置において、第１および第２トレンチを含む基板の厚み方向に沿った断面において、上記仮想の直線は、ドリフト領域に交差することなく、第２トレンチに対向する第１トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をより効果的に抑制することができる。
【００１７】
上記半導体装置において、基板の上記主表面を構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面であってもよい。これにより、炭化珪素からなる基板をより容易に準備することができる。
【００１８】
上記半導体装置において、第１トレンチの上記壁面を構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面であってもよい。これにより、半導体装置のチャネル移動度をより向上させることができる。
【００１９】
本発明に従った半導体装置の製造方法は、炭化珪素からなり、主表面を有する基板を準備する工程と、基板に活性領域を形成する工程と、基板の上記主表面側に開口する第１トレンチを形成する工程と、第１トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、ゲート絶縁膜上に接触するようにゲート電極を配置する工程とを備えている。活性領域を形成する工程では、基板の上記主表面を含む第１導電型のソース領域と、ソース領域に接触する第２導電型のボディ領域と、ボディ領域に接触する第１導電型のドリフト領域と、ボディ領域に接触する第２導電型のディープ領域とが形成される。第１トレンチを形成する工程では、ソース領域、ボディ領域およびドリフト領域が露出する壁面を有する第１トレンチが形成される。また、ディープ領域と第１トレンチとは、第１トレンチよりもディープ領域が深く、かつ基板の上記主表面から離れるに従い第１トレンチの上記壁面とディープ領域との距離が大きくなるように形成される。
【００２０】
本発明に従った半導体装置の製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された上記本発明に従った半導体装置を製造することができる。
【発明の効果】
【００２１】
以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態２に係るＭＯＳＦＥＴの構造を示す概略断面図である。
【図１１】実施の形態２に係るＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。
【図１２】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１３】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１４】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１５】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１８】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図１９】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２０】実施の形態２に係るＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００２３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２４】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。はじめに、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素からなり、主表面１０Ａを有する基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極５０と、ソースパッド電極６０と、ドレイン電極７０と、ドレインパッド電極８０とを備えている。基板１０は、ベース基板１１と、半導体層１２とを含み、半導体層１２にはドリフト領域１３と、ボディ領域１４と、ソース領域１５と、ディープ領域１６とが形成されている。また、基板１０には、主表面１０Ａ側に開口し、壁面１７Ａおよび底面１７Ｂを有する第１トレンチ１７が形成されている。
【００２５】
ベース基板１１は、炭化珪素からなり、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の主表面１１Ａ上に形成されている。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）などのｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。
【００２６】
ボディ領域１４は、ドリフト領域１３上（ベース基板１１側とは反対側）に形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより導電型がｐ型（第２導電型）となっている。
【００２７】
ソース領域１５は、ボディ領域１４上（ドリフト領域１３側とは反対側）に形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３よりも高くなっている。
【００２８】
ディープ領域１６は、ソース領域１５、ボディ領域１４およびドリフト領域１３に接触しつつ、半導体層１２内において第１トレンチ１７よりも深い領域にまで延在するように形成されている。具体的には、ディープ領域１６は、ソース電極５０に接触し、ソース領域１５およびボディ領域１４を貫通しつつ、ドリフト領域１３との接触面１６Ｂが第１トレンチ１７の底面１７Ｂよりもドレイン電極７０側に位置するように形成されている。また、ディープ領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）などのｐ型不純物を含むことにより導電型がｐ型となっており、その濃度はボディ領域１４よりも高くなっている。
【００２９】
第１トレンチ１７は、ソース領域１５およびボディ領域１４を貫通しつつ、ドリフト領域１３に達するように形成されている。具体的には、第１トレンチ１７は、底面１７Ｂがディープ領域１６とドリフト領域１３との接触面１６Ｂよりもソース電極５０側に位置するように形成されている。また、第１トレンチ１７は、基板１０の主表面１０Ａから離れるに従い、壁面１７Ａとディープ領域１６との距離が大きくなるように形成されている。たとえば、第１トレンチ１７は、図１に示すように壁面１７Ａと基板１０の主表面１０Ａとのなす角が鈍角となるように形成されている。
【００３０】
このように、基板１０には、基板１０の主表面１０Ａおよび第１トレンチ１７の壁面１７Ａを含むｎ型のソース領域１５と、ソース領域１５に接触し、第１トレンチ１７の壁面１７Ａを含むｐ型のボディ領域１４と、ボディ領域１４に接触し、第１トレンチ１７の壁面１７Ａおよび底面１７Ｂを含むｎ型のドリフト領域１３と、ボディ領域１４に接触し、第１トレンチ１７よりも深い領域にまで延在するｐ型のディープ領域１６とが形成されている。
【００３１】
ゲート絶縁膜２０は、たとえばＳｉＯ２（二酸化珪素）からなり、第１トレンチ１７の壁面１７Ａおよび底面１７Ｂ、ならびに基板１０の主表面１０Ａ上に接触して配置されている。
【００３２】
ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第１トレンチ１７内を充填するようにゲート絶縁膜２０上に接触して配置されている。
【００３３】
層間絶縁膜４０は、たとえばＳｉＯ２（二酸化珪素）からなっており、ゲート絶縁膜２０およびゲート電極３０上に接触して配置されている。具体的には、層間絶縁膜４０は、ゲート絶縁膜２０とともにゲート電極３０を取り囲むように配置されており、ゲート電極３０をソース電極５０に対して電気的に絶縁している。
【００３４】
ソース電極５０は、基板１０の主表面１０Ａ上において、ソース領域１５およびディープ領域１６に接触して形成されている。具体的には、ソース電極５０は、ソース領域１５に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなり、ソース領域１５に対して電気的に接続されている。
【００３５】
ドレイン電極７０は、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に接触して形成されている。ドレイン電極７０は、たとえばソース電極５０と同様の材料からなっており、ベース基板１１に対して電気的に接続されている。
【００３６】
ソースパッド電極６０は、層間絶縁膜４０およびソース電極５０上に接触して配置されている。具体的には、ソースパッド電極６０は、たとえばＡｌ（アルミニウム）などの導電体からなり、ソース電極５０を介してソース領域１５と電気的に接続されている。
【００３７】
ドレインパッド電極８０は、ドレイン電極７０上に接触して配置されている。具体的には、ドレインパッド電極８０は、ソースパッド電極６０と同様にたとえばＡｌ（アルミニウム）などの導電体からなり、ドレイン電極７０を介してベース基板１１に電気的に接続されている。
【００３８】
次に、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４において第１トレンチ１７の壁面１７Ａに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、ソース電極５０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
【００３９】
以上のように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１では、第１トレンチ１７よりも深い領域にまで延在するｐ型のディープ領域１６が基板１０の半導体層１２内に形成されている。そのため、ディープ領域１６と、ｎ型のドリフト領域１３との間のｐｎ接合から伸張する空乏層により、ゲート絶縁膜２０への電界集中を抑制することができる。また、ＭＯＳＦＥＴ１では、第１トレンチ１７は、基板１０の主表面１０Ａから離れるに従いディープ領域１６との距離が大きくなるように形成されている。すなわち、ＭＯＳＦＥＴ１では、ソース電極５０側からドレイン電極７０側に向かうに従い、第１トレンチ１７の壁面１７Ａとディープ領域１６とに挟まれる領域Ａがより広くなるように第１トレンチ１７が形成されている。そのため、ＭＯＳＦＥＴ１では、基板１０内におけるキャリアの通過領域となる領域Ａをより広く確保することにより、ＭＯＳＦＥＴ１のオン抵抗をより低減することができる。このように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、耐圧特性が向上し、かつオン抵抗が低減された半導体装置となっている。
【００４０】
また、ＭＯＳＦＥＴ１において、基板１０の主表面１０Ａを構成する面は、｛０００１｝面に対して８°以下のオフ角を有する面であってもよい。
【００４１】
炭化珪素は、＜０００１＞方向において容易に成長させることができる。そのため、基板１０の主表面１０Ａを構成する面を｛０００１｝面に対して上記範囲のオフ角を有する面とすることにより、炭化珪素からなる基板１０をより容易に準備することができる。
【００４２】
また、ＭＯＳＦＥＴ１において、第１トレンチ１７の壁面１７Ａを構成する面は、｛０００１｝面に対して５０°以上６５°以下のオフ角を有する面であってもよい。これにより、ＭＯＳＦＥＴ１のチャネル移動度をより向上させることができる。
【００４３】
次に、本実施の形態に係る半導体装置の製造方法について、図１〜図９を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。図２を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）および工程（Ｓ１２）が実施されることにより、炭化珪素からなる基板１０が準備される。
【００４４】
まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、図３に示すように炭化珪素からなるベース基板１１が準備される。
【００４５】
次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図３を参照して、エピタキシャル成長により、ベース基板１１の主表面１１Ａ上に半導体層１２が形成される。このようにして、ベース基板１１と半導体層１２とを含み、主表面１０Ａを有する基板１０が準備される。
【００４６】
次に、工程（Ｓ２０）として、活性領域形成工程が実施される。この工程（Ｓ２０）では、以下に説明する工程（Ｓ２１）および（Ｓ２２）が実施されることにより、基板１０内に活性領域が形成される。
【００４７】
まず、工程（Ｓ２１）として、イオン注入工程が実施される。この工程（Ｓ２１）では、図４を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内に注入されることにより、ｐ型のボディ領域１４が形成される。次に、たとえばＰ（リン）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも浅く注入されることにより、導電型がｎ型のソース領域１５が形成される。そして、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも深く注入されることにより、導電型がｐ型のディープ領域１６が形成される。また、半導体層１２において、ボディ領域１４、ソース領域１５およびディープ領域１６のいずれも形成されない領域は、ドリフト領域１３となる。このようにして、図４に示すように、基板１０の主表面１０Ａを含むｎ型のソース領域１５と、ソース領域１５に接触するｐ型のボディ領域１４と、ボディ領域１４に接触するｎ型のドリフト領域１３と、ソース領域１５、ボディ領域１４およびドリフト領域１３に接触するｐ型のディープ領域１６とが形成される。
【００４８】
次に、工程（Ｓ２２）として活性化アニール工程が実施される。この工程（Ｓ２２）では、基板１０を加熱することにより、上記工程（Ｓ２１）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成し、基板１０に活性領域が形成される。
【００４９】
次に、工程（Ｓ３０）として、第１トレンチ形成工程が実施される。この工程（Ｓ３０）では、図５および図６を参照して、主表面１０Ａ側に開口する第１トレンチ１７が基板１０に形成される。具体的には、図５を参照して、まず、たとえばＰ−ＣＶＤ（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、基板１０の主表面１０Ａのうち第１トレンチ１７を形成すべき領域に開口を有し、ＳｉＯ２（二酸化珪素）からなるマスク９０が形成される。次に、たとえばＳＦ６（六フッ化硫黄）ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などにより、基板１０のエッチングを進行させる。次に、図６を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク９０が除去される。このようにして、ソース領域１５、ボディ領域１４およびドリフト領域１３が露出する壁面１７Ａ、および底面１７Ｂを有する第１トレンチ１７が基板１０に形成される。
【００５０】
また、図６に示すように、ディープ領域１６と第１トレンチ１７とは、第１トレンチ１７よりもディープ領域１６が深くなるように、具体的にはディープ領域１６とドレイン領域１３との接触面１６Ｂが第１トレンチ１７の底面１７Ｂよりもドレイン電極７０側（図１参照）に位置するように形成される。また、ディープ領域１６と第１トレンチ１７とは、第１トレンチ１７の壁面１７Ａとディープ領域１６との距離が、基板１０の主表面１０Ａから離れるに従い大きくなるように形成される。具体的には、図６に示すように、第１トレンチ１７は、壁面１７Ａと基板１０の主表面１０Ａとのなす角が鈍角になるように形成される。
【００５１】
次に、工程（Ｓ４０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図７を参照して、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ、ならびに第１トレンチ１７の壁面１７Ａおよび底面１７Ｂ上に接触するように、ＳｉＯ２（二酸化珪素）からなるゲート絶縁膜２０が配置される。
【００５２】
次に、工程（Ｓ５０）として、ゲート電極形成工程が実施される。この工程（Ｓ５０）では、図８を参照して、たとえばＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）ＣＶＤ法により、第１トレンチ１７内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜２０上に接触するゲート電極３０が配置される。
【００５３】
次に、工程（Ｓ６０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図９を参照して、たとえばＣＶＤ法により、ＳｉＯ２（二酸化珪素）からなる層間絶縁膜４０が、ゲート絶縁膜２０とともにゲート電極３０を取り囲むように形成される。
【００５４】
次に、工程（Ｓ７０）として、オーミック電極形成工程が実施される。この工程（Ｓ７０）では、図９を参照して、まず、ソース電極５０を形成すべき領域において、層間絶縁膜４０およびゲート絶縁膜２０が除去され、ソース領域１５およびディープ領域１６が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に、同様にＮｉからなる金属膜が形成される。そして、上記金属膜を加熱することにより、上記金属膜の少なくとも一部がシリサイド化され、基板１０に対して電気的に接続されたソース電極５０およびドレイン電極７０が形成される。
【００５５】
次に、工程（Ｓ８０）として、パッド電極形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、たとえば蒸着法により、Ａｌ（アルミニウム）などの導電体からなるソースパッド電極６０が、ソース電極５０および層間絶縁膜４０を覆うように形成される。また、ドレイン電極７０上において、ソースパッド電極６０と同様に、たとえば蒸着法によりＡｌ（アルミニウム）などの導電体からなるドレインパッド電極８０が形成される。以上の工程（Ｓ１０）〜（Ｓ８０）が実施されることによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置の製造方法によれば、耐圧特性が向上し、かつオン抵抗が低減された上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。
【００５６】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。まず、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２の構造について説明する。図１０を参照して、ＭＯＳＦＥＴ２は、基本的には、実施の形態１のＭＯＳＦＥＴ１と同様の構造を有し、同様に動作し、かつ同様の効果を奏する。しかし、ＭＯＳＦＥＴ２は、図１０に示すように、第１トレンチ１７とは別の第２トレンチ１８が基板１０に形成されており、コンタクト電極としてのソース電極５０が、第２トレンチ１８の壁面１８Ａおよび底面１８Ｂ上に接触するように配置されているという点において、ＭＯＳＦＥＴ１とは異なっている。
【００５７】
図１０を参照して、第２トレンチ１８は、主表面１０Ａ側に開口し、壁面１８Ａと底面１８Ｂとを有している。具体的には、第２トレンチ１８は、ソース領域１５を貫通しつつボディ領域１４に達するように、すなわち第１トレンチ１７よりも浅く形成されている。
【００５８】
ソース電極５０は、第２トレンチ１８の壁面１８Ａおよび底面１８Ｂ上に接触して配置されている。具体的には、ソース電極５０は、実施の形態１と同様に、ソース領域１５に対してオーミック接触することができる材料からなっており、ソース領域１５、ボディ領域１４およびディープ領域１６に接触して配置されている。
【００５９】
以上のように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２では、ソース電極５０は、ソース領域１５を貫通しつつボディ領域１４に達する第２トレンチ１８の壁面１８Ａおよび底面１８Ｂ上に接触して配置されるため、ＭＯＳＦＥＴ１とは異なり、ディープ領域１６を介することなく直接ボディ領域１４に接触している。そのため、ＭＯＳＦＥＴ２では、ソース領域１５とディープ領域１６との間のｐｎ接合より伸張する空乏層の影響を受けることなく、ソース電極５０からボディ領域１４へキャリアを注入することが可能となり、その結果ＭＯＳＦＥＴ１の動作状態の切替が容易となる。このように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２は、応答速度が向上した半導体装置となっている。
【００６０】
また、図１０に示すように、ＭＯＳＦＥＴ２において、基板１０にはボディ領域１４とドリフト領域１３との接触面１４Ａよりも浅い第２トレンチ１８が形成されていてもよい。具体的には、基板１０にはボディ領域１４を貫通することなく、より具体的には、底面１８Ｂが接触面１４Ａよりもソース電極５０側に位置する第２トレンチ１８が形成されていてもよい。第２トレンチ１８が、ボディ領域１４を貫通して形成される場合には、壁面１８Ａおよび底面１８Ｂの近傍の領域においてボディ領域１４が薄くなり、結果として当該領域においてパンチスルーが発生し易くなる。これに対して、上述のように第２トレンチ１８をボディ領域１４を貫通することなく形成することにより、ボディ領域１４におけるパンチスルーの発生を回避することがより容易になる。
【００６１】
また、ＭＯＳＦＥＴ２において、ソース電極５０は、図１０に示すように第２トレンチ１８の壁面１８Ａおよび底面１８Ｂ上に接触し、かつ基板１０の主表面１０Ａ上に接触することなく配置されていてもよい。
【００６２】
これにより、ソース電極５０が基板１０の主表面１０Ａ上に接触して配置される場合に比べて、ソース電極５０とゲート電極３０との距離がより大きくなる。その結果、ＭＯＳＦＥＴ２を微細化した場合などにおいて、ソース電極５０とゲート電極３０との短絡を回避することが容易となる。
【００６３】
また、ＭＯＳＦＥＴ２において、第２トレンチ１８の壁面１８Ａを構成する面は、｛０００１｝面に交差する面であってもよい。
【００６４】
炭化珪素からなる基板１０は、｛０００１｝面に平行な方向において金属が拡散し易いという特性を有している。そのため、ソース電極５０に接触する第２トレンチ１８の壁面１８Ａを｛０００１｝面に交差する面とすることにより、ソース電極５０を構成する金属の基板１０内への拡散が容易となり、その結果ソース電極５０と基板１０との接触抵抗をより低減することができる。
【００６５】
また、ＭＯＳＦＥＴ２において、第１および第２トレンチ１７，１８を含む基板１０の厚み方向に沿った断面において、第２トレンチ１８の最底部の壁面１８Ａから｛０００１｝面に平行に延在する仮想の直線Ａ−Ａは、第２トレンチ１８に対向する第１トレンチ１７の壁面１７Ａに交差してもよい。具体的には、図１０に示すように、直線Ａ−Ａは、ドリフト領域１３に交差することなく第２トレンチ１８に対向する第１トレンチ１７の壁面１７Ａに交差してもよい。
【００６６】
これにより、ソース電極５０を構成する金属のドリフト領域１３への拡散、特に第１トレンチ１７の底面１７Ｂ下のドリフト領域１３への拡散をより効果的に抑制することができる。その結果、ＭＯＳＦＥＴ２の耐圧特性の低下を抑制することができる。
【００６７】
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ２が製造される。図１１を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、図１２を参照して、実施の形態１と同様に、ベース基板準備工程（Ｓ１１）およびエピタキシャル成長層形成工程（Ｓ１２）が実施されることにより、炭化珪素からなり、ベース基板１１と半導体層１２とを含む基板１０が準備される。
【００６８】
次に、工程（Ｓ２０）として、活性領域形成工程が実施される。この工程（Ｓ２０）では、以下に説明する工程（Ｓ２１）〜（Ｓ２３）が実施されることにより、基板１０に活性領域が形成される。なお、図１１に示すように、工程（Ｓ２２）および（Ｓ２３）は、工程（Ｓ３０）および（Ｓ４０）が完了した後に実施される。
【００６９】
まず、工程（Ｓ２１）として、ソース／ボディ領域形成工程が実施される。この工程（Ｓ２１）では、図１３を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内に注入されることにより、ｐ型のボディ領域１４が形成される。次に、たとえばＰ（リン）イオンが、半導体層１２内において、上記Ａｌイオンの注入深さよりも浅く注入されることにより、ｎ型のソース領域１５が形成される。
【００７０】
次に、工程（Ｓ３０）として、第１トレンチ形成工程が実施される。この工程（Ｓ３０）では、図１４および図１５を参照して、実施の形態１と同様に、主表面１０Ａ側に開口し、壁面１７Ａと底面１７Ｂとを有する第１トレンチ１７が基板１０に形成される。
【００７１】
次に、工程（Ｓ４０）として、第２トレンチ形成工程が実施される。この工程（Ｓ４０）では、図１６を参照して、たとえばＩＣＰ−ＲＩＥなどにより、基板１０のエッチングを進行させることにより、主表面１０Ａ側に開口し、壁面１８Ａと底面１８Ｂとを有する第２トレンチ１８が形成される。
【００７２】
次に、工程（Ｓ２２）として、ディープ領域形成工程が実施される。この工程（Ｓ２２）では、図１６を参照して、たとえばＡｌ（アルミニウム）イオンが、半導体層１２内の第２トレンチ１８の底面１８Ｂを含む領域に注入されることにより、第１トレンチ１７よりも深い領域にまで延在するｐ型のディープ領域１６が形成される。
【００７３】
次に、工程（Ｓ２３）として、活性化アニール工程が実施される。この工程（Ｓ２３）では、実施の形態１と同様に基板１０を加熱することにより、上記工程（Ｓ２１）および（Ｓ２２）において導入された不純物が活性化され、不純物が導入された領域において所望のキャリアが生成する。
【００７４】
次に、工程（Ｓ５０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図１７を参照して、実施の形態１と同様に、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ、、第１トレンチ１７の壁面１７Ａおよび底面１７Ｂ、ならびに第２トレンチ１８の壁面１８Ａおよび底面１８Ｂ上に接触するように、ＳｉＯ２（二酸化珪素）からなるゲート絶縁膜２０が形成される。
【００７５】
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ７０）では、図１８を参照して、実施の形態１と同様に、ゲート絶縁膜２０上に接触するゲート電極３０が形成される。
【００７６】
次に、工程（Ｓ７０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図１９を参照して、実施の形態１と同様に、ゲート絶縁膜２０とともにゲート電極３０を取り囲むように層間絶縁膜４０が形成される。
【００７７】
次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。この工程（Ｓ８０）では、図２０を参照して、まず、ソース電極５０を形成すべき領域において、層間絶縁膜４０およびゲート絶縁膜２０が除去され、ソース領域１５、ボディ領域１４およびディープ領域１６が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜が形成される。一方、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に、同様にＮｉからなる金属膜が形成される。そして、上記金属膜が加熱されることにより、上記金属膜の少なくとも一部がシリサイド化され、基板１０に対して電気的に接続されたソース電極５０およびドレイン電極７０が形成される。
【００７８】
次に、工程（Ｓ９０）として、パッド電極形成工程が実施される。この工程（Ｓ９０）では、図１０を参照して、実施の形態１と同様に、ソース電極５０および層間絶縁膜４０を覆うソースパッド電極６０と、ドレイン電極７０を覆うドレインパッド電極８０とが形成される。上記工程（Ｓ１０）〜（Ｓ９０）が実施されることによりＭＯＳＦＥＴ２が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
【００７９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８０】
本発明の半導体装置およびその製造方法は、耐圧特性の向上およびオン抵抗の低減が要求される半導体装置およびその製造方法において、特に有利に適用され得る。
【符号の説明】
【００８１】
１，２  ＭＯＳＦＥＴ、１０  基板、１１  ベース基板、１０Ａ，１１Ａ，１１Ｂ  主表面、１２  半導体層、１３  ドリフト領域、１４  ボディ領域、１５  ソース領域、１６  ディープ領域、１４Ａ，１６Ｂ  接触面、１７  第１トレンチ、１８  第２トレンチ、１７Ａ，１８Ａ  壁面、１７Ｂ，１８Ｂ  底面、２０  ゲート絶縁膜、３０  ゲート電極、４０  層間絶縁膜、５０  ソース電極、６０  ソースパッド電極、７０  ドレイン電極、８０  ドレインパッド電極、９０  マスク。
【図１】
2013145770.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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