(57)【要約】【課題】浮遊ゲートの端部における第２ゲート絶縁膜の膜質の劣化を防止できる、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法を提供すること。【解決手段】不揮発性半導体記憶装置は、半導体層と、前記半導体層の主面上に設けられた第１ゲート絶縁膜と、前記ゲート絶縁膜上に設けられた、浮遊ゲート電極と、前記浮遊ゲート電極上に第２ゲート絶縁膜を介して設けられた、制御ゲート電極とを具備する。前記浮遊ゲート電極の上面は、中央部に設けられ、凹凸を有する凹凸形成領域と、端部に設けられ、前記凹凸形成領域よりも平坦である、平坦領域とを備える。【選択図】図４Ｃ
2013191798.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の主面上に設けられた第１ゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた、浮遊ゲート電極と、
前記浮遊ゲート電極上に第２ゲート絶縁膜を介して設けられた、制御ゲート電極と、
を具備し、
前記浮遊ゲート電極の上面は、
中央部に設けられ、凹凸を有する凹凸形成領域と、
端部に設けられ、前記凹凸形成領域よりも平坦である、平坦領域とを備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載された不揮発性半導体記憶装置であって、
前記半導体層の主面には、上方から見た場合に第１方向に沿って並ぶように、ソース領域及びドレイン領域が設けられており、
前記浮遊ゲート電極は、上方から見た場合に前記ソース領域と前記ドレイン領域との間に位置しており、前記第１方向に直交する第２方向に沿って伸びており、
前記平坦領域は、前記浮遊ゲート電極の上面における前記第２方向に沿う端部に設けられている
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載された不揮発性半導体記憶装置であって、
平坦領域の幅は、前記第２ゲート絶縁膜の厚み以上である
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載された不揮発性半導体記憶装置であって、
前記平坦領域の幅は、１５ｎｍ以上である
不揮発性半導体記憶装置。
【請求項５】
半導体層の主面上に、第１ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、複数の浮遊ゲート電極を形成する工程と、
前記複数の浮遊ゲート電極上に、第２ゲート絶縁膜を介して、制御ゲート電極を形成する工程と、
を具備し、
前記複数の浮遊ゲート電極を形成する工程は、前記各浮遊ゲート電極の上面の中央部に凹凸形成領域が形成され、前記上面の端部に平坦領域が形成されるように、前記上面を加工する工程を備え、
前記凹凸形成領域は、凹凸を有しており、
前記平坦領域は、前記凹凸形成領域よりも平坦である
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項５に記載された不揮発性半導体記憶装置の製造方法であって、
前記複数の浮遊ゲート電極を形成する工程は、更に、
前記第１ゲート絶縁膜上に、浮遊ゲート電極用材料を堆積させる工程と、
前記複数の浮遊ゲート電極間を分離する分離溝が形成されるように、前記浮遊ゲート電極用材料を加工する工程とを備え、
前記上面を加工する工程は、
前記分離溝に、第１絶縁膜を埋め込む工程と、
前記第１絶縁膜を突出させる工程と、
前記突出した第１絶縁膜の周囲に、サイドウォールを形成する工程と、
前記第１絶縁膜及び前記サイドウォールをマスクとして、凹凸が形成されるように、前記各浮遊ゲート電極用材料の上面を加工する工程と、
前記各浮遊ゲート電極の上面を加工する工程の後に、前記第１絶縁膜及び前記サイドウォールを除去する工程とを備える
不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項５又は６に記載された不揮発性半導体記憶装置の製造方法であって、
更に、
前記半導体層に、上方から見た場合に第１方向に沿って並ぶように、ソース領域及びドレイン領域を形成する工程、
を具備し、
前記複数の浮遊ゲート電極を形成する工程は、更に、前記各浮遊ゲート電極が、上方から見た場合に前記ソース領域と前記ドレイン領域との間に位置し、前記第１方向に直交する第２方向に沿って伸びるように、前記各浮遊ゲート電極を形成する工程を備え、
前記上面を加工する工程は、更に、前記浮遊ゲート電極の上面における前記第２方向に沿う端部に、前記平坦領域を形成する工程を備えている
不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項５乃至７のいずれかに記載された不揮発性半導体記憶装置の製造方法であって、
前記上面を加工する工程は、更に、前記平坦領域の幅が、前記第２ゲート絶縁膜の厚み以上になるように、前記平坦領域を形成する工程を備えている
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項５乃至８のいずれかに記載された不揮発性半導体記憶装置の製造方法であって、
前記上面を加工する工程は、更に、前記平坦領域の幅が、１５ｎｍ以上になるように、前記平坦領域を形成する工程を含んでいる
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性半導体記憶装置が知られている。例えば、ローエンド向けのフラッシュメモリ搭載マイクロコンピュータなどでは、低コスト化及び高集積化が非常に重要である。低コスト化及び高集積化の手段として、フラッシュメモリの容量比の向上がある。容量比の向上により、高電圧の印加を抑制でき、周辺回路の面積を小さくできる。その結果、高集積化及び低コスト化が実現される。
【０００３】
上記に関連する技術して、特許文献１（特開平９−３２１２５４号公報）には、不揮発性半導体記憶装置が開示されている。図１は、特許文献１に開示された不揮発性半導体記憶装置を示す断面図である。この不揮発性半導体記憶装置は、ゲート酸化膜１０３を介して半導体基板１０１の表面上に設けられた浮遊ゲート電極１０５と、ゲート絶縁膜１０７を介して浮遊ゲート電極１０５の表面上に設けられたた制御ゲート電極１０８と、半導体基板１０１の表面に設けられたドレイン領域１１０及びソース領域１０９を有する。浮遊ゲート電極１０５は、上面に凹凸を有する。
【０００４】
他の関連技術として、特許文献２（特開平１０−１７３０７４号公報）には、不揮発性半導体装置が開示されている。図２は、特許文献２に開示された不揮発性半導体装置を示す断面図である。この不揮発性半導体装置は、半導体基板１２０の上に絶縁膜１２３を介して設けられた、上面に凹凸を有する浮遊ゲート１２４と、この浮遊ゲート１２４の凹凸に沿って設けられた層間絶縁膜１２５と、この層間絶縁膜１２５の上に設けられた、浮遊ゲート１２４の凹凸と噛合うように形成された凹凸を有する制御ゲート１２６と、を具備することを特徴とする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２１２５４号公報
【特許文献２】特開平１０−１７３０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２に記載されるように、浮遊ゲートに凹凸を設ければ、浮遊ゲートの表面積が増大し、容量比が向上する。しかしながら、浮遊ゲートの上面に凹凸を設けた場合、浮遊ゲートの端部に凹部又は凸部が生じる場合がある。図３は、凹凸が設けられた浮遊ゲート電極を有する半導体記憶装置の一例を示す断面図である。図３に示される半導体記憶装置は、半導体基板１３０、浮遊ゲート電極１３３、及び制御ゲート電極１３４を有している。半導体基板１３０の主面には、所定の間隔で、フィールド酸化膜１３１が設けられている。隣接するフィールド酸化膜１３１の間においては、半導体基板１３０の主面上に、第１ゲート絶縁膜１３２を介して、浮遊ゲート電極１３３が設けられている。制御ゲート電極１３４は、第２ゲート絶縁膜１３５を介して、浮遊ゲート電極１３５を覆うように設けられている。浮遊ゲート電極１３３の上面には、凹凸が形成されている。図３に示される例では、浮遊ゲート電極１３３の上面の端部領域において、凸部分が形成されている。このように、浮遊ゲート電極１３３の端部に凸部が生じると、電界集中により、浮遊ゲート電極１３３の端部上で、第2ゲート絶縁膜１３５の膜質が劣化してしまう場合がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本態様に係る不揮発性半導体記憶装置は、半導体層と、前記半導体層の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた、浮遊ゲート電極と、前記浮遊ゲート電極上に第２ゲート絶縁膜を介して設けられた、制御ゲート電極とを有する。前記浮遊ゲート電極の上面は、中央部に設けられ、凹凸を有する凹凸形成領域と、端部に設けられ、前記凹凸形成領域よりも平坦である、平坦領域とを備える。
【０００９】
本態様に係る不揮発性半導体記憶装置の製造方法は、半導体層の主面上に、第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に、複数の浮遊ゲート電極を形成する工程と、前記複数の浮遊ゲート電極上に、第２ゲート絶縁膜を介して、制御ゲート電極を形成する工程とを有する。前記複数の浮遊ゲート電極を形成する工程は、前記各浮遊ゲート電極の上面の中央部に凹凸形成領域が形成され、前記上面の端部に平坦領域が形成されるように、前記上面を加工する工程を備える。前記凹凸形成領域は、凹凸を有している。前記平坦領域は、前記凹凸形成領域よりも平坦である。
【発明の効果】
【００１０】
本態様によれば、浮遊ゲートの端部における第２ゲート絶縁膜の膜質の劣化を防止できる、不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】特許文献１に開示された不揮発性半導体記憶装置を示す断面図である。
【図２】特許文献２に開示された不揮発性半導体装置を示す断面図である。
【図３】凹凸が設けられた浮遊ゲート電極を有する半導体記憶装置の一例を示す断面図である。
【図４Ａ】本実施形態に係る不揮発性半導体記憶装置を上方から見たときの図である。
【図４Ｂ】図４Ａに示されるＹＹ’断面を示す断面図である。
【図４Ｃ】図４Ａに示されるＸＸ’断面を示す断面図である。
【図５Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図５Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図６Ｃ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図７Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図８Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図８Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図９Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図９Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１０Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１０Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１１Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１１Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１２】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１３】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１４Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１４Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１５Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１５Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１６Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１６Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１７Ａ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１７Ｂ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【図１７Ｃ】実施形態に係る不揮発性半導体記憶装置の製造方法を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、実施形態について説明する。図４Ａは、本実施形態に係る不揮発性半導体記憶装置１を上方から見たときの図である。図４Ｂは、図４Ａに示されるＹＹ’断面を示す断面図である。図４Ｃは、図４Ａに示されるＸＸ’断面を示す断面図である。本実施形態では、不揮発性半導体記憶装置１として、フラッシュメモリが用いられる場合の例について説明する。
【００１３】
図４Ａに示されるように、不揮発性半導体記憶装置１は、複数のメモリセル３０を有している。図４Ｂに示されるように、複数のメモリセル３０の各々は、半導体層５、拡散層（ソース領域３及びドレイン領域２）、浮遊ゲート電極４、及び制御ゲート電極７を備えている。半導体層５は、例えば、Ｐ型単結晶シリコン基板により実現される。ソース領域３及びドレイン領域２は、半導体層５の主面に設けられている。ソース領域３及びドレイン領域２は、第１方向に沿って並んでいる。浮遊ゲート電極４は、第１ゲート絶縁膜６を介して、半導体層５の主面上に設けられている。浮遊ゲート電極４は、ソース領域３とドレイン領域２の間に配置されている。制御ゲート電極７は、第２ゲート絶縁膜８を介して、浮遊ゲート電極４上に設けられている。また、半導体層５上には、複数の浮遊ゲート電極４及び制御ゲート電極７を埋め込むように、層間絶縁膜９が設けられている。層間絶縁膜９上には、第１配線層１２が設けられている。層間絶縁膜９には、ドレインコンタクト１０が埋め込まれている。ドレイン領域２は、ドレインコンタクト１０を介して、第１配線層１２に設けられた配線に接続されている。
【００１４】
尚、図４Ａに示されるように、ソース領域３は、複数のメモリセル３０に共通に設けられており、第１方向に直交する第２方向に沿って伸びている。ソース領域３は、ソースコンタクト１１を介して、配線（図示せず）に接続されている。一方、ドレイン領域２は、各メモリセル３０に対応して設けられている。
【００１５】
また、図４Ｃに示されるように、半導体層５には、第２方向に沿って所定の間隔で、フィールド酸化膜１３が設けられている。フィールド酸化膜１３上には、分離溝２０が設けられている。隣接するメモリセル３０間では、分離溝２０により、浮遊ゲート電極４同士が分離されている。一方、制御ゲート電極７は、複数のメモリセル３０に共通に設けられている。制御ゲート電極７は、第２方向に沿って伸びており、第２方向において各メモリセル３０の浮遊ゲート電極４を覆っている。
【００１６】
続いて、上述の不揮発性半導体記憶装置１の概略動作を説明する。書込み時には、書込み対象のメモリセル３０において、電圧の印加（制御ゲート電極７の印加、若しくはソース領域３およびドレイン領域２間電圧の印加）等により、半導体層５から浮遊ゲート電極４に電荷が注入される。読み出し時には、制御ゲート電極７に読み出し電圧が印加され、ソース領域３とドレイン領域２との間に電圧が印加される。浮遊ゲート電極４に電荷が注入されているか否かにより、ソース領域３とドレイン領域２との間の電流の有無が決まる。そのため、電流が流れるか否かにより、各メモリセル３０に書き込まれた値が読み出される。消去時には、制御ゲート電極７に電圧を印加することなどにより、浮遊ゲート電極４に注入された電荷を制御ゲート電極7に引き抜く。
【００１７】
ここで、本実施形態では、浮遊ゲート電極４の構造が工夫されている。図４Ｃに示されるように、浮遊ゲート電極４は、凹凸形成領域１５、及び平坦領域１４を有している。凹凸形成領域１５は、第２方向における浮遊ゲート電極４の中央部に設けられている。凹凸形成領域１５においては、浮遊ゲート電極４の上面に凹凸が設けられている。一方、平坦領域１４は、第２方向における浮遊ゲート電極４の両端部に設けられている。平坦領域１４は、凹凸形成領域１５よりも平坦な領域である。
【００１８】
上述のように、凹凸形成領域１５が設けられていることにより、浮遊ゲート電極４の表面積が増大し、容量比を向上することができる。一方で、浮遊ゲート電極４の端部には、平坦領域１４が設けられている。そのため、浮遊ゲート電極４の端部における電界集中が緩和され、第２ゲート絶縁膜８の劣化が防止される。
【００１９】
尚、本実施形態では、図４Ｂに示されるように、第１方向における浮遊ゲート電極４の端部には、平坦領域１４は設けられていない。但し、第１方向においても、浮遊ゲート電極４の端部に平坦領域１４が設けられていてもよい。
【００２０】
また、平坦領域１４の幅（第２方向に沿う長さ）は、第２ゲート絶縁膜８の厚み以上であることが好ましい。平坦領域１４の幅が第２ゲート絶縁膜８の厚み以上であれば、電界集中が十分に緩和され、第２ゲート絶縁膜８の劣化を確実に防止できる。尚、容量比の向上の観点からは、凹凸形成領域１５の面積を大きくすることが望ましい。すなわち、平坦領域１４の幅を小さくすることが望ましい。従って、平坦領域１４の幅は、第２ゲート絶縁膜８の厚みと実質的に同じであることが、より望ましい。
【００２１】
第２ゲート絶縁膜８の厚みは、消去時に加わる高電圧に耐えられる程度の厚みに設計される。そのような厚みは、例えば、１５ｎｍである。よって、この場合、平坦領域１４の幅は、１５ｎｍ以上であることが好ましく、１５ｎｍであることがより好ましい。
【００２２】
続いて、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。図５Ａ乃至図１７Ｃは、本実施形態に係る不揮発性半導体記憶装置１の製造方法を示す図である。図５Ａ、図６Ｂ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１４Ａ、図１５Ａ、図１６Ａ、及び図１７Ｂは、図４Ａに示したＹＹ’断面となる領域（ＹＹ’断面予定領域）を示す断面図である。図５Ｂ、図６Ｃ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、及び図１７Ｃは、図４Ａに示したＸＸ’断面となる領域（ＸＸ’断面予定領域）を示す断面図である。図６Ａ及び図１７Ａは、製造過程における不揮発性半導体記憶装置１を示す上面図である。図１２及び図１３は、製造過程における不揮発性半導体記憶装置１を示す断面図である。
【００２３】
まず、図５Ａ及び図５Ｂに示されるように、半導体層５として、Ｐ型単結晶シリコン基板が用意される。そして、半導体層５に、フィールド酸化膜１３が形成される。更に、半導体層５上に、第１ゲート絶縁膜６として、酸化膜が形成される。更に、第１ゲート絶縁膜６上に、浮遊ゲート電極用材料１６として、ポリシリコン層が形成される。
【００２４】
続いて、図６Ａ乃至図６Ｃに示されるように、レジスト１８が堆積される。そして、レジスト１８をマスクとして、浮遊ゲート電極用材料１６の一部が異方性エッチングにより除去され、分離溝２０が形成される。
【００２５】
続いて、図７Ａ及び図７Ｂに示されるように、分離溝２０が埋め込まれるように、浮遊ゲート電極用材料１６上に第１絶縁膜１９が堆積される。第１絶縁膜１９としては、例えば、シリコン酸化膜及びシリコン窒化膜が用いられる。
【００２６】
続いて、図８Ａ及び図８Ｂに示されるように、第１絶縁膜１９が、分離溝２０にのみ残存するように、除去される。例えば、第１絶縁膜１９は、浮遊ゲート電極用材料１６をストッパー膜として用い、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いることにより、除去される。
【００２７】
続いて、図９Ａ及び図９Ｂに示されるように、第１絶縁膜１９が突出するように、浮遊ゲート電極用材料１６が、除去される。すなわち、浮遊ゲート電極用材料１６が、エッチバックされる。
【００２８】
続いて、図１０Ａ及び図１０Ｂに示されるように、浮遊ゲート電極用材料１６上に、突出した第１絶縁膜１９を覆うように、第２絶縁膜２１が堆積される。第１絶縁膜１９が突出しているので、第１絶縁膜１９上では第２絶縁膜２１も突出する。第２絶縁膜２１としては、例えば、シリコン酸化膜及びシリコン窒化膜が用いられる。
【００２９】
続いて、図１１Ａ及び図１１Ｂに示されるように、第２絶縁膜２１がエッチバックされる。これにより、第１絶縁膜１９の周囲にのみ第２絶縁膜２１が残存し、サイドウォール２２が形成される。
【００３０】
続いて、浮遊ゲート電極用材料１６が、凹凸が形成されるように、エッチバックされる。例えば、浮遊ゲート電極用材料１６は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、エッチバックされる。このとき、図１２に示されるように、浮遊ゲート電極用材料１６は、反応生成物２３が堆積し易い条件で、エッチバックされる。このような条件でエッチバックを行なうことにより、反応生成物２３がマスクとなり、図１３に示されるように、浮遊ゲート電極用材料１６の上面に凹凸が形成される。これにより、図１４Ａ及び図１４Ｂに示されるように、浮遊ゲート電極用材料１６の上面の一部に、凹凸が形成される。ここで、図１４Ｂに示されるように、浮遊ゲート電極用材料１６の端部は、サイドウォール２２により保護されているため、凹凸が形成されず、平坦領域１４になる（図１４Ｂ参照）。一方、浮遊ゲート電極用材料１６の中央部は、エッチバックにより、凹凸が形成され、凹凸形成領域１５となる。
【００３１】
続いて、図１５Ａ及び図１５Ｂに示されるように、サイドウォール２２、及び第１絶縁膜１９が、除去される。サイドウォール２２及び第１絶縁膜１９は、例えば、ＷＥＴエッチングにより、除去される。
【００３２】
続いて、図１６Ａ及び図１６Ｂに示されるように、浮遊ゲート電極用材料１６を被覆するように、第２ゲート絶縁膜８が形成される。第２ゲート絶縁膜８としては、例えば、単層構造のシリコン酸化膜、及びＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層構造を有する膜）等により、実現される。更に、第２ゲート絶縁膜８を介して浮遊ゲート電極用材料１６を覆うように、制御ゲート電極用材料２５が堆積される。制御ゲート電極用材料２５としては、例えば、ポリシリコン層が用いられる。
【００３３】
次いで、図１７Ａ乃至図１７Ｃに示されるように、レジスト膜２４が制御ゲート電極用材料２５上に堆積される。そして、レジスト膜２４をマスクとして、浮遊ゲート電極用材料１６及び制御ゲート電極用材料２５が第２方向に沿って伸びるように、エッチングされる。浮遊ゲート電極用材料１６及び制御ゲート電極用材料２５は、異方性エッチングにより、除去される。その結果、浮遊ゲート電極４及び制御ゲート電極７が形成される。その後、半導体層５にイオン注入が行われ、ソース領域３及びドレイン領域２が形成される。
【００３４】
その後、図４Ａ乃至図４Ｃに示したように、レジスト膜２４が除去され、層間絶縁膜９が堆積され、コンタクト（１０、１１）が形成され、第１配線層１２が形成される。これにより、本実施形態に係る不揮発性半導体記憶装置１が得られる。
【００３５】
上述の製造方法によれば、第１絶縁膜１９の側部に設けられたサイドウォール２２をマスクとして、平坦領域１４が形成される。すなわち、平坦領域１４の幅は、サイドウォール２２の幅により決定される。既述のように、平坦領域１４の幅は、第２ゲート絶縁膜８の厚みに一致していることがより好ましい。第２ゲート絶縁膜８の厚みは、通常、１５ｎｍ程度である。すなわち、平坦領域１４の幅は、１５ｎｍ程度であることが好ましい。しかしながら、リソグラフィ工程などを用いた通常の製造方法では、そのような寸法の平坦領域１４を形成することは困難である。これに対し、本実施形態によれば、サイドウォール２２の幅により、平坦領域１４の幅が決定される。サイドウォール２２の幅は、第２絶縁膜２１の成長膜厚により決定でき、１５ｎｍ程度のような微細な寸法にすることが可能である。そのため、サイドウォール２２を用いて平坦領域１４を形成することは、微細化の観点から好ましい。但し、平坦領域１４は、他の方法により形成されてもよい。
【００３６】
以上、実施形態を説明した。但し、本発明は、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、浮遊ゲート電極及び制御ゲート電極を有する不揮発性半導体記憶装置であれば、本発明を適用することが可能である。
【符号の説明】
【００３７】
１  半導体記憶装置
２  ドレイン領域（拡散層）
３  ソース領域（拡散層）
４  浮遊ゲート電極
５  半導体層（半導体基板）
６  第１ゲート絶縁膜
７  制御ゲート
８  第２ゲート絶縁膜
９  層間絶縁膜
１０  ドレインコンタクト
１１  ソースコンタクト
１２  第１配線層
１３  フィールド酸化膜
１４  平坦領域
１５  中央領域
１６  浮遊ゲート用材料
１８  レジスト
１９  第１絶縁膜
２０  分離溝
２１  第２絶縁膜
２２  サイドウォール
２３  反応生成物
２４  レジスト
２５  制御ゲート電極用材料
３０  メモリセル
１０１  半導体基板
１０３  ゲート酸化膜
１０５  浮遊ゲート電極
１０７  ゲート絶縁膜
１０９  ソース領域
１１０  ドレイン領域
１２０  Ｐ型シリコン基板
１２３  ゲート酸化膜
１２４  浮遊ゲート
１２５  層間絶縁膜
１２６  制御ゲート
１３０  半導体基板
１３１  フィールド酸化膜
１３２  ゲート酸化膜
１３３  浮遊ゲート電極
１３４  制御ゲート電極
１３５  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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