(57)【要約】【課題】特性の良好な半導体装置を形成する半導体装置の製造方法を提供する。特に、歪成分（ノイズ）の影響を低減できる半導体装置の製造方法を提供する。【解決手段】第１基板Ｓ１の第１面において、高周波用のＭＩＳＦＥＴ形成領域１Ａの外周の領域１Ｂに不純物イオンを注入することにより拡散層ｓ１ｃを形成し、第１基板Ｓ１の第１面側を酸化することにより拡散層ｓ１ｃ上に酸化シリコン膜ｓ１ｄを形成する。その後、第１面側にＢＯＸ膜３を有する第２基板Ｓ２の第１面側と第１基板Ｓ１の第１面側とを貼り合わせる。このように、拡散層ｓ１ｃを設けることで、高周波用のＭＩＳＦＥＴ形成領域１Ａに対するノイズの影響を低減することができる。また、ＳＯＩ基板の形成方法として貼り合わせ法を用い、貼り合わせ工程の前に拡散層ｓ１ｃを形成することにより、精度良く拡散層ｓ１ｃを形成することができる。【選択図】図６
2013191752.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１面と前記第１面と逆側の第２面とを有し、前記第１面側に第１半導体領域を有する第１半導体基板を準備する工程と、
（ｂ）第１面と前記第１面と逆側の第２面とを有し、前記第１面側に絶縁層を有し、前記第２面側に半導体層を有する第２半導体基板を準備する工程と、
（ｃ）前記第１半導体基板の前記第１面側と前記第２半導体基板の前記第１面側とを貼り合わせる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１面と前記第１面と逆側の第２面とを有する第１半導体基板の前記第１面において、第１領域の外周に不純物イオンを注入することにより第１半導体領域を形成する工程と、
（ｂ）第１面と前記第１面と逆側の第２面とを有し、前記第１面側に絶縁層を有し、前記第２面側に半導体層を有する第２半導体基板を準備する工程と、
（ｃ）前記第１半導体基板の前記第１面側と前記第２半導体基板の前記第１面側とを貼り合わせることにより、
前記第１半導体基板、前記第１半導体基板上に配置された絶縁層および前記絶縁層上に配置された半導体層を有する基板を形成する工程と、
（ｄ）前記第１領域と対応する前記半導体層に第１ＭＩＳＦＥＴを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１領域の外側には前記第１半導体領域を介して第２領域が配置され、
前記（ｄ）工程において、前記第２領域と対応する前記半導体層に第２ＭＩＳＦＥＴを形成する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
（ａ）第１面と前記第１面と逆側の第２面とを有する第１半導体基板の前記第１面において、第１領域の外周に不純物イオンを注入することにより第１半導体領域を形成する工程と、
（ｂ）前記（ａ）工程の後、前記第１半導体基板の前記第１面側を酸化することにより前記第１半導体領域上に酸化膜を形成する工程と、
（ｃ）第１面と前記第１面と逆側の第２面とを有し、前記第１面側に絶縁層を有し、前記第２面側に半導体層を有する第２半導体基板を準備する工程と、
（ｄ）前記第１半導体基板の前記第１面側と前記第２半導体基板の前記第１面側とを貼り合わせることにより、
前記第１半導体基板、前記第１半導体基板上に配置された絶縁層および前記絶縁層上に配置された半導体層を有する基板を形成する工程と、
（ｅ）前記第１領域と対応する前記半導体層に第１ＭＩＳＦＥＴを形成する工程と、を有し、
前記基板において、前記第１半導体領域の端部において前記酸化膜による段差が生じている
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記（ｂ）工程は、
前記第１半導体領域上に開口を有する第１絶縁膜をマスクとしたウェット酸化により前記第１半導体領域上に前記酸化膜を形成する工程である
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記（ｂ）工程の後、前記（ｄ）工程の前に、
（ｆ）前記第１絶縁膜および前記酸化膜の上部を研磨する工程を有する
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記段差は、前記（ｆ）工程後における前記第１絶縁膜と前記酸化膜との膜厚差によるものである
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程の後に、
（ｇ）前記半導体層中または前記半導体層上に所定の形状のパターンを形成する工程を有し、
前記（ｇ）工程において、前記段差を基準に位置合わせを行う工程を有する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項９】
前記（ｇ）工程は、
前記半導体層上のフォトレジスト膜に、前記所定の形状のパターンを露光転写する工程を有し、
前記露光転写の際に、前記段差を基準に位置合わせを行う
ことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記（ｇ）工程は、
（ｇ１）前記所定の形状のパターンに基づき、前記半導体膜中に溝を形成する工程と、
（ｇ２）前記溝の内部に第２絶縁膜を埋め込む工程と、
を有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記（ａ）工程において、前記第１半導体基板のスクライブ領域に前記不純物イオンを注入することにより第２半導体領域を形成し、
前記（ｂ）工程において、前記第１半導体基板の前記第１面側を酸化することにより前記第１半導体領域および前記第２半導体領域上に前記酸化膜を形成し、
前記基板において、前記第２半導体領域の端部において前記酸化膜による段差が生じている
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１２】
前記（ｄ）工程の後に、
（ｇ）前記半導体層中または前記半導体膜上に所定の形状のパターンを形成する工程を有し、
前記（ｇ）工程において、前記スクライブ領域の前記段差を基準に位置合わせを行う工程を有する
ことを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法に関し、特に、高周波信号が流れる半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、Ｓｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板である。このようなＳＯＩ基板上にＭＩＳＦＥＴを形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。ここで、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳ（Metal Oxide Semiconductor）やＭＯＳＦＥＴと呼ばれることもある。
【０００３】
特許文献１（特開２００４−１１１５２１号公報）には、ＳＯＩ基板の製造方法が開示されている。具体的には、シリコン単結晶からなる第一基板（７）の第一主表面（Ｋ）に対して、その外縁端に至る形で複数の溝（３）を形成し、シリコン単結晶からなる第二基板（１）の第一主表面（Ｊ）にはシリコン酸化膜（２）を絶縁膜として形成する。その後、第一基板（７）と第二基板（１）とを、それぞれの第一主表面（Ｊ、Ｋ）同士がシリコン酸化膜（２）を介した形で貼り合わせる。その後、ＳＯＩ層（１０）となるべきシリコン層領域を含む残留層領域（５）を残す形で、第二基板（１）を減厚する。そして、形成した溝（３）を、熱処理を施すことにより、自身の周囲部からの粒子流動にて埋め込む。
【０００４】
特許文献２（特開２００２−３３２５０号公報）には、バルクシリコン層（２３）上にシリコン酸化膜（２２）を形成し、そのシリコン酸化膜（２２）上に回路パターンを形成すべき活性シリコン層（２１）を形成して構成されたＳＯＩ基板（Ｗ２）が開示されている。このＳＯＩ基板（Ｗ２）において、バルクシリコン層（２３）のシリコン酸化膜（２２）との界面には、識別コードパターン（３０）が形成されている。なお、上記括弧内の記号は当該特許文献内に記載の符号である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１１５２１号公報
【特許文献２】特開２００２−３３２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
携帯電話用のアンテナスイッチに用いられる高周波用の電界効果トランジスタであるＭＩＳＦＥＴは、入力された信号がノイズの影響を受けずにそのまま出力されず、歪成分（ノイズ）の混ざった信号が出力されやすい特性（歪特性）を有する。この歪成分は、入力された信号の波長の２倍または３倍の波長を有する高調波として発生しやすい。歪成分は本来の入力信号と関係ない周波数成分であり、このような余分な周波数成分が入力信号に混ざることで、正確に信号を出力することができなくなるといった問題がある。
【０００７】
このような問題に対し、絶縁層であるサファイア層上にシリコン層を形成したＳＯＳ基板の採用が検討されている。このＳＯＳ基板は、ウエルおよび基板間の寄生容量に起因する“入力信号の２倍の周波数を有する歪成分”の発生を抑えることができるが、ウエルおよびソース・ドレイン間の寄生容量に起因する“入力信号の３倍の周波数を有する歪成分”の発生を抑えることは難しい。
【０００８】
これに対し、ゲート電極と半導体基板との間における寄生容量の発生を抑えることができる低コストの半導体基板としてＳＯＩ基板を使用する方法が考えられるが、ＳＯＩ基板であっても、寄生容量に起因するノイズ（歪成分）が発生する歪特性を有している。例えばスイッチングなどを行うＭＩＳＦＥＴに、外部で発生した高周波信号が伝わった場合、ＭＩＳＦＥＴ内に歪成分（ノイズ）が発生し、半導体装置の特性が劣化するといった問題がある。
【０００９】
そこで、以下に示す実施の形態では、特性の良好な半導体装置を形成する半導体装置の製造方法を提供することを目的とする。特に、歪成分（ノイズ）の影響を低減できる半導体装置の製造方法を提供することを目的とする。
【００１０】
上記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、第１面側に第１半導体領域を有する第１半導体基板を準備し、第１面側に絶縁層を有し、第２面側に半導体層を有する第２半導体基板を準備し、上記第１半導体基板の上記第１面側と上記第２半導体基板の上記第１面側とを貼り合わせる。
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、第１半導体基板の第１面において、第１領域の外周に不純物イオンを注入することにより第１半導体領域を形成し、第１面側に絶縁層を有し、第２面側に半導体層を有する第２半導体基板を準備し、上記第１半導体基板の上記第１面側と上記第２半導体基板の上記第１面側とを貼り合わせる。これにより、上記第１半導体基板、上記第１半導体基板上に配置された絶縁層および上記絶縁層上に配置された半導体層を有する基板を形成し、第１領域と対応する上記半導体層に第１ＭＩＳＦＥＴを形成する。
【００１４】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、第１半導体基板の第１面において、第１領域の外周に不純物イオンを注入することにより第１半導体領域を形成した後、第１半導体基板の上記第１面側を酸化することにより上記第１半導体領域上に酸化膜を形成する。この後、第１面側に絶縁層を有し、第２面側に半導体層を有する第２半導体基板を準備し、上記第１半導体基板の上記第１面側と上記第２半導体基板の上記第１面側とを貼り合わせる。これにより、上記第１半導体基板、上記第１半導体基板上に配置された絶縁層および上記絶縁層上に配置された半導体層を有する基板を形成し、上記第１領域と対応する上記半導体層に第１ＭＩＳＦＥＴを形成する。また、上記基板においては、第１半導体領域の端部において上記酸化膜による段差が生じている。
【発明の効果】
【００１５】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を形成することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態の半導体装置の製造工程を示す断面図である。
【図２】本実施の形態の半導体装置の製造工程を示す断面図であって、図１に続く製造工程を示す断面図である。
【図３】本実施の形態の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】本実施の形態の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】本実施の形態の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】本実施の形態の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】本実施の形態の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】本実施の形態の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】本実施の形態の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】本実施の形態の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】本実施の形態の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】本実施の形態の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】本実施の形態の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】本実施の形態の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。
【図１５】本実施の形態の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】本実施の形態の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１７】本実施の形態の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】本実施の形態の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】本実施の形態の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】本実施の形態の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】本実施の形態の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】高周波用のＭＩＳＦＥＴ形成領域のレイアウトの一例を示す平面図である。
【図２３】本実施の形態の比較例の半導体装置を模式的に示す断面図である。
【図２４】高周波用のＭＩＳＦＥＴの動作特性を示すグラフである。
【図２５】本実施の形態の半導体装置の適用例を示す回路図である。
【図２６】基板（ウエハ）の平面図である。
【図２７】本実施の形態の半導体装置の他の製造工程を示す断面図である。
【図２８】本実施の形態の半導体装置の他の製造工程を示す平面図である。
【図２９】本実施の形態の半導体装置の他の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２２】
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製法について詳細に説明する。図１〜図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。図２２は、高周波用のＭＩＳＦＥＴ形成領域のレイアウトの一例を示す平面図である。図２３は、本実施の形態の比較例の半導体装置を模式的に示す断面図である。図２４は、高周波用のＭＩＳＦＥＴの動作特性を示すグラフである。図２５は、本実施の形態の半導体装置の適用例を示す回路図である。
【００２３】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す断面図の一図である図２１を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００２４】
本実施の形態の半導体装置は、ＳＯＩ基板上に配置された高周波用のＭＩＳＦＥＴ（スイッチング用ＭＩＳＦＥＴ）Ｔ１および制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ、Ｔ２ｐ）を有する。
【００２５】
ＳＯＩ基板は、第１基板（支持基板、半導体基板）Ｓ１、この第１基板Ｓ１上に配置されたＢＯＸ膜３およびこのＢＯＸ膜３上に配置されたシリコン層４を有する。第１基板Ｓ１は、例えば、Ｓｉ（シリコン）からなる半導体基板であり、その抵抗が例えば７５０Ωｃｍ以上の高抵抗の半導体基板である。ＢＯＸ膜３は、酸化シリコン膜などの絶縁膜よりなる。また、シリコン層４は、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶Ｓｉなどからなる。
【００２６】
ＳＯＩ基板は、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａを有する。
【００２７】
高周波用のＭＩＳＦＥＴ形成領域１Ａには、高周波用のＭＩＳＦＥＴ（Ｔ１）が配置されている。この高周波用のＭＩＳＦＥＴ（Ｔ１）は、高周波信号が印加されるＭＩＳＦＥＴである。
【００２８】
この高周波用のＭＩＳＦＥＴ（Ｔ１）は、例えば、ｎチャネル型のＭＩＳＦＥＴであり、図２１に示すように、シリコン層４（ｐ型ウエル６ｐ）上にゲート絶縁膜７を介して配置されたゲート電極８と、ゲート電極８の両側のシリコン層４（ｐ型ウエル６ｐ）中に配置されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ−型の半導体領域であるエクステンション領域９およびｎ型の高濃度半導体領域１１よりなる。上記ゲート電極８および高濃度半導体領域１１の上部には、シリサイド層１２が配置されている。また、ゲート電極８の側部には、サイドウォール１０が配置されている。
【００２９】
制御回路用のＭＩＳＦＥＴ形成領域２Ａには、ｎチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ）およびｐチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｐ）が配置されている。制御回路用のＭＩＳＦＥＴは、例えば、後述する制御回路部１１０を構成するＭＩＳＦＥＴである（図２５参照）。
【００３０】
ｎチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ）は、図２１に示すように、シリコン層４（ｐ型ウエル６ｐ）上にゲート絶縁膜７を介して配置されたゲート電極８と、ゲート電極８の両側のシリコン層４（ｐ型ウエル６ｐ）中に配置されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造を有し、ｎ−型の半導体領域であるエクステンション領域９およびｎ型の高濃度半導体領域１１よりなる。上記ゲート電極８および高濃度半導体領域１１の上部には、シリサイド層１２が配置されている。また、ゲート電極８の側部には、サイドウォール１０が配置されている。
【００３１】
ｐチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｐ）は、図２１に示すように、シリコン層４（ｎ型ウエル６ｎ）上にゲート絶縁膜７を介して配置されたゲート電極８と、ゲート電極８の両側のシリコン層４（ｎ型ウエル６ｎ）中に配置されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造を有し、ｐ−型の半導体領域であるエクステンション領域９およびｐ型の高濃度半導体領域１１よりなる。上記ゲート電極８および高濃度半導体領域１１の上部には、シリサイド層１２が配置されている。また、ゲート電極８の側部には、サイドウォール１０が配置されている。
【００３２】
高周波用のＭＩＳＦＥＴ（Ｔ１）および制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ、Ｔ２ｐ）の上部には絶縁膜１４および層間絶縁膜１５が配置されている。また、これらのＭＩＳＦＥＴ（Ｔ１、Ｔ２ｎ、Ｔ２ｐ）のソース、ドレイン領域（高濃度半導体領域１１）上には、第１プラグＰ１が配置されている。この第１プラグＰ１は、コンタクトホールＣ１ｂの内部に配置されている。さらに、この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。なお、この第１層配線上に、絶縁膜、プラグおよび配線を配置し、多層配線構造としてもよい。
【００３３】
高周波用のＭＩＳＦＥＴ形成領域１Ａと制御回路用のＭＩＳＦＥＴ形成領域２Ａとの間には素子分離絶縁膜５が配置されている。また、制御回路用のＭＩＳＦＥＴ形成領域２Ａにおいて、ｎチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ）とｐチャネル型の制御回路用のＭＩＳＦＥＴ（Ｔ２ｐ）との間には素子分離絶縁膜５が配置されている。
【００３４】
ここで、本実施の形態の半導体装置においては、図２１に示すように、高周波用のＭＩＳＦＥＴ形成領域１Ａ（２つの高周波用のＭＩＳＦＥＴ（Ｔ１））の外周（領域１Ｂ）において、第１基板Ｓ１とＢＯＸ膜３との境界部に、拡散層（半導体領域、インプラ層）ｓ１ｃが配置されている。さらに、この拡散層ｓ１ｃの上部には、コンタクトホールＣ１ａ内に配置された第１プラグＰ１が配置されている。この第１プラグＰ１上には、第１層配線Ｍ１が配置されている。第１プラグＰ１および拡散層ｓ１ｃのレイアウトに制限はないが、例えば、図２２に示すように高周波用のＭＩＳＦＥＴ形成領域１Ａの外周に沿って第１プラグＰ１および拡散層ｓ１ｃを配置してもよい。
【００３５】
図２２に示すように、高周波用のＭＩＳＦＥＴ形成領域１Ａを略矩形に配置する。その内部には、複数の高周波用のＭＩＳＦＥＴ（Ｔ１）が配置されている。高周波用のＭＩＳＦＥＴ形成領域１Ａには、Ｙ方向に長辺を有する略矩形状のゲート電極８が、Ｘ方向に所定の間隔を置いて複数配置されている。ゲート電極８間は、ソース、ドレイン領域（高濃度半導体領域１１）である。また、各ゲート電極８は、Ｘ方向に長辺を有するゲート線８ａと接続され、このゲート線８ａ上には、第１プラグＰ１が配置されている。また、ソース、ドレイン領域（高濃度半導体領域１１）にも、第１プラグＰ１が配置されている。
【００３６】
ここでは、略矩形の高周波用のＭＩＳＦＥＴ形成領域１Ａの各辺に沿って、４つのコンタクトホールＣ１ａが配置され、その内部に第１プラグＰ１が配置されている。さらに、このコンタクトホールＣ１ａの底部において、略矩形の高周波用のＭＩＳＦＥＴ形成領域１Ａの各辺に沿うように、４つの拡散層ｓ１ｃが配置されている。なお、４つの拡散層ｓ１ｃまたは４つの第１プラグＰ１を繋げ、これらを高周波用のＭＩＳＦＥＴ（Ｔ１）を囲むように配置してもよい。また、Ｘ方向に延在する２つの拡散層ｓ１ｃまたはＸ方向に延在する２つの第１プラグＰ１のみとしてもよい。また、Ｙ方向に延在する２つの拡散層ｓ１ｃまたはＹ方向に延在する２つの第１プラグＰ１のみとしてもよい。
【００３７】
このように、本実施の形態では高周波用のＭＩＳＦＥＴ形成領域１Ａの外周に位置する拡散層ｓ１ｃを設けたので、外部からの高周波信号の影響により高周波用のＭＩＳＦＥＴ（Ｔ１）にノイズが発生することを防ぐことができる。さらに、拡散層ｓ１ｃの上部に第１プラグＰ１を形成することで、ガードリングの効果をさらに高めることができる。ここで言うガードリングとは、基板上に形成された素子などに外部からの電流が流れることを防ぎ、また、基板の電位を固定することなどを目的として、例えば素子の周囲に形成される低抵抗な領域を意味する。
【００３８】
図２３は、本実施の形態の比較例の半導体装置を模式的に示す断面図である。図中の１６は、層間絶縁膜１５等を含む絶縁膜を示し、Ｐ２は第２プラグを、Ｍ２は第２層配線を示す。図２３においては、ＳＯＩ基板を構成するＢＯＸ膜３上に、高周波用のＭＩＳＦＥＴ形成領域１Ａのシリコン層４と制御回路用のＭＩＳＦＥＴ形成領域２Ａのシリコン層４とが配置されている。このような場合には、これらのシリコン層４の間に素子分離絶縁膜５等の絶縁膜が配置されていても、ＢＯＸ膜３の下部においては導電性の第１基板Ｓ１を介して互いに繋がっているため、これらのシリコン層４が相互干渉し得る。具体的には、シリコン層４に印加される電圧変化に基づいて、ＢＯＸ膜３と第１基板Ｓ１との界面から広がる空乏層２が変化することによって、シリコン層４と第１基板Ｓ１との間の容量（基板容量）が変化する。このような電圧変化に依存した基板容量の変化はノイズとして、高周波用のＭＩＳＦＥＴ（Ｔ１）の入力信号に、＋または−側の振幅に不均衡を発生させ、正確な信号を出力できなくさせる恐れがある。
【００３９】
これに対し、本実施の形態においては、高周波用のＭＩＳＦＥＴ形成領域１Ａの外周において、ＢＯＸ膜３の下部に拡散層ｓ１ｃを設けることで、上記電圧変化に依存した基板容量の変化を低減することができる。これにより、高周波用のＭＩＳＦＥＴ形成領域１Ａに対するノイズの影響を低減することができ、高周波用のＭＩＳＦＥＴ（Ｔ１）の動作特性を向上させることができる。
【００４０】
図２４は、高周波用のＭＩＳＦＥＴの動作特性を示すグラフである。横軸は入力電力［ｄＢｍ］を示し、縦軸は特性改善率［％］を示す。四角印は、拡散層ｓ１ｃを設けていない高周波用のＭＩＳＦＥＴの場合を示し、丸印は、拡散層ｓ１ｃを設けた高周波用のＭＩＳＦＥＴの場合を示す。特性改善率は、二次高調波歪み（２ＨＤ［ｄＢｃ］）により算出した。即ち、拡散層ｓ１ｃを設けていない高周波用のＭＩＳＦＥＴの場合の２ＨＤａを基準とし、拡散層ｓ１ｃを設けた高周波用のＭＩＳＦＥＴの場合の２ＨＤｂの改善率（（（２ＨＤｂ−２ＨＤａ）／２ＨＤａ）×１００）を特性改善率［％］とした。
【００４１】
図２４のグラフに示すように、いずれの入力電力に対しても拡散層ｓ１ｃを設けた高周波用のＭＩＳＦＥＴの二次高調波歪みに改善が見られ、ある特定の入力電力まで改善率が上昇する傾向が見られた。このグラフからも、ＢＯＸ膜３の下部に拡散層ｓ１ｃを設けることで、高周波用のＭＩＳＦＥＴ（Ｔ１）の動作特性が向上することが分かる。
【００４２】
図２５は、本実施の形態の半導体装置の適用例を示す回路図である。アンテナと端子ＴＸとの間には、高周波用のＭＩＳＦＥＴ（Ｔ１ａ）が接続され、アンテナと端子ＲＸとの間には、高周波用のＭＩＳＦＥＴ（Ｔ１ｂ）が接続されている。さらに、端子ＴＸとグランドとの間には、高周波用のＭＩＳＦＥＴ（Ｔ１ｃ）が接続され、端子ＲＸとグランドとの間には、高周波用のＭＩＳＦＥＴ（Ｔ１ｄ）が接続されている。これら４つの高周波用のＭＩＳＦＥＴ（Ｔ１ａ〜Ｔ１ｄ）を含んでスイッチ回路部１００が構成されている。端子ＴＸは、送信用の端子であり、端子ＲＸは、受信用の端子である。
【００４３】
これらの高周波用のＭＩＳＦＥＴ（Ｔ１ａ〜Ｔ１ｄ）のゲート電極は、制御回路部１１０に接続されている。制御回路部１１０は、負バイアス回路１１１、発振回路１１３およびＤＡ変換やＡＤ変換を行うデコーダ回路１１５などを有する。負バイアス回路１１１は、高周波用のＭＩＳＦＥＴ（Ｔ１ａ〜Ｔ１ｄ）に印加される電位をバイアス制御することにより、ＭＩＳＦＥＴを安定的に動作させるものである。
【００４４】
図２５に示すスイッチ回路部１００の高周波用のＭＩＳＦＥＴ（Ｔ１ａ）として、例えば、図２２に示すレイアウトのＭＩＳＦＥＴを適用することができる。また、図２５に示すスイッチ回路部１００の高周波用のＭＩＳＦＥＴ（Ｔ１ｂ〜Ｔ１ｄ）についても、同様に、それぞれ図２２に示すレイアウトのＭＩＳＦＥＴを適用することができる。
【００４５】
また、図２５に示す制御回路部１１０の負バイアス回路１１１を構成するＭＩＳＦＥＴとして、図２１に示す制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ、Ｔ２ｐ）を適用することができる。
【００４６】
このように、図２５に示す回路に本実施の形態のＭＩＳＦＥＴ（高周波用のＭＩＳＦＥＴ（Ｔ１）および制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ、Ｔ２ｐ））を適用することで、高周波用のＭＩＳＦＥＴ（Ｔ１）に対するノイズの影響を低減することができ、回路の動作特性を向上させることができる。
【００４７】
さらに、本実施の形態においては、ＳＯＩ基板の形成方法として貼り合わせ法を用い、貼り合わせ工程の前に上記拡散層ｓ１ｃを形成することにより、精度良く拡散層ｓ１ｃを形成することができる。また、後述する拡散層ｓ１ｃの端部における酸化シリコン膜の段差を位置合わせ用のマークとして用いることで、正確な位置認識が可能となり、高精度のパターン形成を行うことができる。これらについては、以下の「製法説明」の欄において詳細に説明する。
【００４８】
［製法説明］
次いで、図１〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００４９】
＜ＳＯＩ基板形成工程＞
第１基板（支持基板）Ｓ１として、Ｓｉからなる半導体基板を準備する。この第１基板Ｓ１は、高抵抗の半導体基板であり、その抵抗は例えば７５０Ωｃｍ以上である。次いで、図１に示すように、第１基板Ｓ１上に下地酸化膜として酸化シリコン膜ｓ１ａを熱酸化法などを用いて形成する。次いで、酸化シリコン膜ｓ１ａ上にマスク膜として窒化シリコン膜ｓ１ｂをＣＶＤ（Chemical Vapor Deposition）法などにより形成する。
【００５０】
次いで、図２に示すように、窒化シリコン膜ｓ１ｂおよび酸化シリコン膜ｓ１ａをパターニングすることにより、領域１Ｂに開口部を形成する。具体的には、窒化シリコン膜ｓ１ｂ上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、領域１Ｂのフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして窒化シリコン膜ｓ１ｂおよび酸化シリコン膜ｓ１ａをエッチングすることにより、上記開口部を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。
【００５１】
次いで、図３に示すように、窒化シリコン膜ｓ１ｂをマスクとして、ｎ型またはｐ型の不純物イオンをイオン注入する。これにより、領域１Ｂに拡散層ｓ１ｃを形成する（図４参照）。ここでは、ｐ型の不純物イオンであるＢ（ホウ素）イオンを注入する。
【００５２】
次いで、図４に示すように、領域１Ｂから露出している第１基板（拡散層ｓ１ｃ）Ｓ１を酸化する。具体的には、窒化シリコン膜ｓ１ｂをマスクとしたウェット酸化により、領域１Ｂに酸化シリコン膜ｓ１ｄを形成する。ウェット酸化としては、例えば、水素および酸素雰囲気下で７００〜１２００℃の熱処理を施す。ここで、酸化シリコン膜ｓ１ｄの膜厚は、酸化シリコン膜ｓ１ａの膜厚より大きく、その底部は、酸化シリコン膜ｓ１ａの底部より深い位置に位置する。よって、酸化シリコン膜ｓ１ｄと酸化シリコン膜ｓ１ａとの膜厚差により、領域１Ｂの端部において酸化シリコン膜（ｓ１ａ、ｓ１ｄ）の段差Ｓｔが生じる。言い換えれば、拡散層ｓ１ｃの端部において酸化シリコン膜ｓ１ｄによる段差Ｓｔが生じる。
【００５３】
次いで、図５に示すように、窒化シリコン膜ｓ１ｂを酸化シリコン膜ｓ１ａが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。これにより、第１基板（酸化シリコン膜ｓ１ｄおよび酸化シリコン膜ｓ１ａ）Ｓ１の表面が平坦化される。この際、酸化シリコン膜ｓ１ａの上部をＣＭＰにより除去してもよいが、第１基板Ｓ１が露出せず、第１基板Ｓ１の表面が酸化シリコン膜ｓ１ｄまたは酸化シリコン膜ｓ１ａで覆われるように研磨量を調整する。
【００５４】
次いで、図６に示すように、第１基板Ｓ１の第１面（表面、酸化シリコン膜ｓ１ｄ形成側の面）上に第２基板（半導体基板）Ｓ２の第１面（表面、ＢＯＸ膜３形成側の面）を貼り合わせる。第２基板Ｓ２は、１〜１０Ωｃｍ程度の抵抗を有するＳｉ（シリコン）からなる半導体基板であり、その第１面（表面）に絶縁膜よりなるＢＯＸ膜３を有する。ＢＯＸ膜３は、例えば、酸化シリコン膜であり、第２基板Ｓ２の第１面にＣＶＤ法などを用いて形成する。ＢＯＸ膜３の膜厚は、例えば、４００ｎｍ程度である。このような第２基板Ｓ２の第１面側を第１基板Ｓ１の第１面上に搭載し、例えば、高温下で圧力を加えることにより接着する（貼り合わせる）。この第２基板Ｓ２の一部が後述のシリコン層（４）となる。具体的には、第２基板Ｓ２のＢＯＸ膜３から所定の厚さ（例えば、６０ｎｍ）の領域がシリコン層（４）となる。
【００５５】
次いで、図７に示すように、第２基板Ｓ２の第２面（裏面、第１面と逆側の面）をＣＭＰ法により研磨して薄膜化する。これにより、ＢＯＸ膜３上に、シリコン層（ＳＯＩ層）４が形成される。シリコン層４の厚さは、例えば６０ｎｍ程度である。図７以降の図においては、酸化シリコン膜（ｓ１ａ、ｓ１ｄ）とＢＯＸ膜３とを一体とし、符号３を付けて示してある。
【００５６】
以上の工程により、第１基板Ｓ１上にＢＯＸ膜３およびシリコン層４が配置されたＳＯＩ基板が形成される。ここで、このＳＯＩ基板の領域１Ｂにおいて、第１基板Ｓ１とＢＯＸ膜３との境界部に拡散層ｓ１ｃが形成されている。また、この拡散層ｓ１ｃの端部において酸化シリコン膜（ｓ１ａ、ｓ１ｄ）の段差Ｓｔが生じている。この段差Ｓｔの高さ、即ち、酸化シリコン膜ｓ１ａの底部の位置と酸化シリコン膜ｓ１ｄの底部の位置との差（図４参照）は、例えば、５０ｎｍ〜２００ｎｍ程度である。
【００５７】
このように、本実施の形態においては、ＳＯＩ基板の形成方法として貼り合わせ法を用い、貼り合わせ工程の前に上記拡散層ｓ１ｃを形成することにより、精度良く拡散層ｓ１ｃを形成することができる。例えば、第１基板Ｓ１上にＢＯＸ膜３およびシリコン層４が配置されたＳＯＩ基板において、シリコン層４およびＢＯＸ膜３を介してイオン注入することにより、第１基板Ｓ１とＢＯＸ膜３との境界部に拡散層ｓ１ｃを形成することも可能である。
【００５８】
しかしながら、このような比較的深い位置へのイオン注入は、高エネルギーでの不純物イオンの打ち込みが必要となり、シリコン層４に結晶欠陥が生じやすくなる。このシリコン層４は、ＭＩＳＦＥＴの形成領域であるため、ＭＩＳＦＥＴの特性劣化の要因ともなり得る。
【００５９】
また、比較的深い位置へのイオン注入は制御が困難であり、高エネルギーでの打ち込みを行っても、所望の位置に所望のプロファイルで不純物イオンを注入することは困難である。
【００６０】
これに対し、本実施の形態によれば、貼り合わせ工程の前に上記拡散層ｓ１ｃを形成するため、シリコン層４を介してイオン注入する必要がなく、シリコン層４の結晶欠陥を低減することができる。
【００６１】
また、第１基板Ｓ１の表面付近に不純物イオンを注入するため（図３参照）、その制御が容易となり、低エネルギーで、所望の位置に所望のプロファイルで不純物イオンを注入することができる。具体的には、比較的浅い深さに高濃度の不純物イオンを注入することが可能となる。また、Ｂ（ホウ素）より原子量が大きい元素を用いる場合であっても制御性良く打ち込むことができる。
【００６２】
さらに、この拡散層ｓ１ｃの端部の酸化シリコン膜（ｓ１ａ、ｓ１ｄ）の段差Ｓｔを位置合わせ用のマークとして用いることで、正確な位置認識が可能となる。これについては、以下の「ＭＩＳＦＥＴ等形成工程」の欄において詳細に説明する。
【００６３】
＜ＭＩＳＦＥＴ等形成工程＞
次いで、上記ＳＯＩ基板のシリコン層４の主表面に、高周波用のＭＩＳＦＥＴ（Ｔ１）および制御回路用のＭＩＳＦＥＴ（Ｔ２ｎ、Ｔ２ｐ）を形成する。以下にその工程を詳細に説明する。
【００６４】
図８に示すように、シリコン層４の表面に絶縁膜５ａおよび絶縁膜５ｂの積層膜を形成する。これらの積層膜は、後述する溝（素子分離用の溝）５ｃを形成する際のマスク膜となる。
【００６５】
例えば、シリコン層４の表面の熱酸化などにより絶縁膜５ａを形成し、絶縁膜５ａ上にＣＶＤ法などを用いて絶縁膜５ｂを形成する。絶縁膜５ａは酸化シリコンなどからなり、絶縁膜５ｂは窒化シリコン膜などからなる。
【００６６】
次いで、絶縁膜５ｂ上にフォトレジスト膜Ｒ１を形成し、露光・現像することにより、素子分離絶縁膜５の形成予定領域のフォトレジスト膜Ｒ１を除去する。この際、フォトレジスト膜Ｒ１を除去すべき領域または残存させるべき領域（パターン）が描かれたレチクル（マスク原版）とＳＯＩ基板とを位置合わせし、所定の領域にレチクルのパターンを露光転写する。ここで、本実施の形態においては、拡散層ｓ１ｃの端部において酸化シリコン膜の段差Ｓｔが形成されているため、この段差Ｓｔを位置合わせ用のマーク（アライメントマーク）として用いることができる。
【００６７】
このように、本実施の形態においては、拡散層ｓ１ｃの端部における酸化シリコン膜の段差Ｓｔを位置合わせ用のマークとして用いることで、正確な位置認識が可能となる。なお、本実施の形態では素子分離絶縁膜５の形成時に段差Ｓｔをアライメントマークとして使用した例を示すが、ゲート電極８など他の工程においてもアライメントマークとして使用することもできる。しかしながら、最初のパターンの形成時（ここでは、溝（素子分離用の溝）５ｃの形成時）においては、下層にパターンが形成されていない。したがって、溝５ｃの形成時に、段差Ｓｔを基準に位置合わせを行うことができるため、正確な位置認識が可能となる。
【００６８】
次いで、図９に示すように、フォトレジスト膜Ｒ１をマスクとして、上記積層膜（絶縁膜５ａ、５ｂ）をパターニングすることにより、素子分離絶縁膜の形成予定領域の上記積層膜を除去する。次いで、アッシングなどによりフォトレジスト膜Ｒ１を除去した後、上記積層膜をマスクとしてシリコン層４をエッチングすることにより、溝（素子分離用の溝）５ｃを形成する。本実施の形態においては、領域１Ｂにも素子分離絶縁膜５を形成するため、領域１Ｂにおいても溝５ｃを形成する。このように、本実施の形態によれば、拡散層ｓ１ｃの端部の酸化シリコン膜の段差Ｓｔを位置合わせ用のマークとして用い、溝５ｃを形成したので、溝５ｃを所望の領域に精度良く形成することができる。
【００６９】
次いで、図１０に示すように、溝５ｃの内部に絶縁膜を埋め込むことにより、素子分離絶縁膜５を形成する。例えば、熱リン酸などを用いたウェットエッチングにより絶縁膜５ｂを除去した後、溝５ｃの内部（側壁および底部）を酸化するなどして、薄い絶縁膜（図示せず）を形成する。次いで、ＳＯＩ基板上に、溝５ｃ内を埋め込む程度の膜厚の酸化シリコン膜をＣＶＤ法などを用いて形成する。酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。なお、溝５ｃの内壁に位置する上記薄い絶縁膜は、溝５ｃ内に配置された素子分離絶縁膜５の体積膨張などによる応力を緩和する機能を有する。また、溝５ｃ内に埋め込まれる酸化シリコン膜としては、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜を用いることができる。また、Ｏ３−ＴＥＯＳ酸化膜を用いてもよい。このＯ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として熱ＣＶＤ法などにより形成した酸化シリコン膜である。
【００７０】
次いで、素子分離絶縁膜５をＣＭＰ法により研磨して、溝５ｃの外部の素子分離絶縁膜５を除去することにより、溝５ｃの内部にのみ素子分離絶縁膜５を残存させる。次いで、ＳＯＩ基板を例えば１１５０℃程度で熱処理することにより、溝５ｃに埋め込んだ素子分離絶縁膜５を焼き締める。このように、本実施の形態によれば、拡散層ｓ１ｃの端部の酸化シリコン膜の段差Ｓｔを位置合わせ用のマークとして用いて形成した溝５ｃの内部に酸化シリコン膜を埋め込むことにより素子分離絶縁膜５を形成したので、素子分離絶縁膜５を所望の領域に精度良く形成することができる。なお、以降のパターニングにおいて、拡散層ｓ１ｃの端部の酸化シリコン膜の段差Ｓｔを位置合わせ用のマークとして用いてもよいが、この後は、直前にパターニングした層（例えば、次の工程であれば、素子分離絶縁膜５など）を用いて位置合わせを行ってもよい。
【００７１】
上記のように、溝５ｃ内に絶縁膜を埋め込むことにより素子分離を行う方法をＳＴＩ（Shallow Trench Isolation）法という。ＳＴＩ法に代えてＬＯＣＯＳ（Local Oxidization of Silicon）法を用いて素子分離を行ってもよい。例えば、図９に示す絶縁膜５ｂをマスクとして熱酸化を行うことにより、素子分離絶縁膜５を形成してもよい。この場合も拡散層ｓ１ｃの端部の酸化シリコン膜の段差Ｓｔを位置合わせ用のマークとして絶縁膜５ｂがパターニングされているため、素子分離絶縁膜５を所望の領域に精度良く形成することができる。
【００７２】
上記素子分離絶縁膜５は、高周波用のＭＩＳＦＥＴ形成領域１Ａの外周（制御回路用のＭＩＳＦＥＴ形成領域２Ａとの境界を含む）に設けられる。また、素子分離絶縁膜５は、制御回路用のＭＩＳＦＥＴ形成領域２Ａにおいて、ｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）とｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）との間に設けられる。
【００７３】
次いで、図１１に示すように、シリコン層４中にｐ型ウエル６ｐおよびｎ型ウエル６ｎを形成する。例えば、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域を開口したフォトレジスト膜（図示せず）をマスクに、シリコン層４中にｐ型の不純物イオン（例えば、Ｂ（ホウ素））をイオン注入する。次いで、フォトレジスト膜（図示せず）を除去した後、制御回路用のＭＩＳＦＥＴ形成領域２Ａのｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）の形成領域を開口したフォトレジスト膜（図示せず）をマスクに、シリコン層４中にｎ型の不純物イオン（例えば、Ｐ（リン）またはＡｓ（ヒ素）など）をイオン注入する。次いで、フォトレジスト膜（図示せず）を除去する。
【００７４】
次いで、図１２に示すように、ＳＯＩ基板（ｐ型ウエル６ｐおよびｎ型ウエル６ｎの表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、熱酸化法などによって形成する。酸化シリコン膜に代えて窒化シリコン膜などを用いてもよい。
【００７５】
次いで、ＳＯＩ基板（ゲート絶縁膜７）上に、ゲート電極形成用の導電性膜として、シリコン膜を形成する。例えば、ゲート絶縁膜７上にＣＶＤ法などを用いて多結晶シリコン膜を形成する。また、上記多結晶シリコン膜に代えて、アモルファスシリコン膜を形成し、その後の熱処理により多結晶化してもよい。次いで、多結晶シリコン膜にｎ型またはｐ型の不純物イオンをイオン注入し、低抵抗のドープトポリシリコン膜とする。この際、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域の多結晶シリコン膜には、ｎ型の不純物イオンをイオン注入し、ｎ型のドープトポリシリコン膜とする。制御回路用のＭＩＳＦＥＴ形成領域２Ａのｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）の形成領域の多結晶シリコン膜には、ｐ型の不純物イオンをイオン注入し、ｐ型のドープトポリシリコン膜とする。次いで、ドープトポリシリコン膜をパターニングすることによりゲート電極８を形成する。なお、上記イオン注入は所定の領域を開口したフォトレジスト膜（図示せず）をマスクに行う。ｎ型またはｐ型の不純物イオンのイオン注入については、どちらを先に行ってもよく、イオン注入に用いたフォトレジスト膜（図示せず）は、イオン注入の後にアッシングなどにより除去される。
【００７６】
次いで、図１３に示すように、ゲート電極８の両側のシリコン層４（ｐ型ウエル６ｐまたはｎ型ウエル６ｎ）中に、エクステンション領域９を形成する。例えば、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域を開口したフォトレジスト膜（図示せず）およびゲート電極８をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極８の両側のｐ型ウエル６ｐ中にｎ−型の半導体領域であるエクステンション領域９を形成する。また、制御回路用のＭＩＳＦＥＴ形成領域２Ａのｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）の形成領域を開口したフォトレジスト膜（図示せず）およびゲート電極８をマスクとして、ｐ型の不純物イオンをイオン注入する。これにより、ゲート電極８の両側のｎ型ウエル６ｎ中にｐ−型の半導体領域であるエクステンション領域９を形成する。なお、ｎ型またはｐ型の不純物イオンのイオン注入については、どちらを先に行ってもよく、イオン注入に用いたフォトレジスト膜（図示せず）は、イオン注入の後にアッシングなどにより除去される。また、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域に対するイオン注入を別工程（異なる条件）で行ってもよい。
【００７７】
次いで、図１４に示すように、ゲート電極８の側壁に絶縁膜よりなるサイドウォール（側壁絶縁膜、側壁スペーサ）１０を形成する。例えば、ＳＯＩ基板上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極８の側壁に絶縁膜よりなるサイドウォール１０を残存させることができる。
【００７８】
次いで、図１５に示すように、ゲート電極８およびサイドウォール１０の合成体の両側のシリコン層４（ｐ型ウエル６ｐまたはｎ型ウエル６ｎ）中に、高濃度半導体領域１１を形成する。例えば、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域を開口したフォトレジスト膜（図示せず）、ゲート電極８およびサイドウォール１０をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極８およびサイドウォール１０の合成体の両側のｐ型ウエル６ｐ中にｎ型の高濃度半導体領域１１を形成する。次いで、制御回路用のＭＩＳＦＥＴ形成領域２Ａのｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）の形成領域を開口したフォトレジスト膜（図示せず）、ゲート電極８およびサイドウォール１０をマスクとして、ｐ型の不純物イオンをイオン注入する。これにより、ゲート電極８およびサイドウォール１０の合成体の両側のｎ型ウエル６ｎ中にｐ型の高濃度半導体領域１１を形成する。なお、ｎ型またはｐ型の不純物イオンのイオン注入については、どちらを先に行ってもよく、イオン注入に用いたフォトレジスト膜（図示せず）は、イオン注入の後にアッシングなどにより除去される。また、高周波用のＭＩＳＦＥＴ形成領域１Ａおよび制御回路用のＭＩＳＦＥＴ形成領域２Ａのｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）の形成領域に対するイオン注入を別工程（異なる条件）で行ってもよい。
【００７９】
上記エクステンション領域９は、ゲート電極８に対して自己整合的に形成され、高濃度半導体領域１１は、ゲート電極８の側壁のサイドウォール１０に対して自己整合的に形成される。高濃度半導体領域１１およびこれと接するエクステンション領域９によりＬＤＤ構造のソース・ドレイン領域が構成される。高濃度半導体領域１１は、これと接するエクステンション領域９より不純物イオンの濃度が高い。
【００８０】
次いで、上記イオン注入工程で導入した不純物イオンの活性化のために熱処理を行う。例えば１０５０℃程度のスパイクアニール処理を行う。
【００８１】
以上の工程により、高周波用のＭＩＳＦＥＴ形成領域１Ａに、ｎチャネル型の高周波用のＭＩＳＦＥＴ（Ｔ１）が形成される。また、制御回路用のＭＩＳＦＥＴ形成領域２Ａに、ｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）が形成される。
【００８２】
次いで、図１６に示すように、ゲート電極８上および高濃度半導体領域１１上にシリサイド層１２を形成する。シリサイド層１２は、いわゆるサリサイド（Salicide：Self Aligned Silicide）技術を用いて形成する。例えば、ゲート電極８上および高濃度半導体領域１１上を含むＳＯＩ基板の表面上に金属膜として例えばＣｏ（コバルト）を含む金属膜をスパッタリング法により形成する。次いで、熱処理を施し、金属膜とゲート電極８または高濃度半導体領域１１を構成するＳｉ（シリコン）との接触部においてシリサイド化反応を生じさせる。２回の熱処理を施すことが好ましい。第１の熱処理（１ｓｔアニール処理）として、２５０℃〜５００℃程度の熱処理を施した後に、未反応の金属膜を除去し、第２の熱処理として、５００℃〜７００℃程度の熱処理を行う。未反応の金属膜は、硫酸を用いたウェット洗浄またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより除去する。これにより、ゲート電極８上および高濃度半導体領域１１上にＣｏＳｉ２（コバルトシリサイド）からなるシリサイド層１２が形成される。なお、金属膜としてチタン、ニッケルまたはプラチナなどを含む金属膜を用い、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイド等を形成してもよい。
【００８３】
次いで、図１７に示すように、ｎチャネル型の高周波用のＭＩＳＦＥＴ（Ｔ１）、ｎチャネル型ＭＩＳＦＥＴ（Ｔ２ｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｔ２ｐ）上に絶縁膜１４を形成する。絶縁膜１４は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成する。絶縁膜１４はコンタクトホールＣ１ｂを形成する際のエッチングストッパ膜として機能する。
【００８４】
次いで、絶縁膜１４をパターニングすることにより、領域１Ｂの絶縁膜１４を除去し、開口部ＯＡを形成しておく。この開口部ＯＡは、領域１Ｂ内に位置し、少なくともコンタクトホールＣ１ａの形成領域を含み、コンタクトホールＣ１ａの形成領域より大きい領域である。
【００８５】
次いで、図１８に示すように、開口部ＯＡ内を含む絶縁膜１４上に絶縁膜１４よりも厚い層間絶縁膜１５を形成する。層間絶縁膜１５は例えば酸化シリコン膜などからなり、ＴＥＯＳを原料ガスとして成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成する。次いで、層間絶縁膜１５の表面をＣＭＰ法により研磨するなどして、層間絶縁膜１５の上面を平坦化する。
【００８６】
次いで、図１９に示すように、層間絶縁膜１５、素子分離絶縁膜５およびＢＯＸ膜３をエッチング（パターニング）することにより、拡散層ｓ１ｃ上にコンタクトホールＣ１ａを形成する。このコンタクトホールＣ１ａは、開口部ＯＡ内を通るように形成される。ここで、開口部ＯＡにおいて絶縁膜１４が除去されているため、層間絶縁膜１５、素子分離絶縁膜５およびＢＯＸ膜３を構成する酸化シリコン膜をエッチングすればよい。即ち、途中でエッチング条件を切り替えて窒化シリコン膜である絶縁膜１４をエッチングし、さらに、エッチング条件を切り替えて素子分離絶縁膜５およびＢＯＸ膜３をエッチングする必要がなくなる。つまり、酸化シリコン膜と拡散層ｓ１ｃを構成するシリコンとのエッチングの選択比を利用して一度のエッチングで精度良くコンタクトホールＣ１ａを形成することができる。
【００８７】
次いで、図２０に示すように、層間絶縁膜１５および絶縁膜１４をエッチング（パターニング）することにより、高濃度半導体領域１１上にコンタクトホールＣ１ｂを形成する。このエッチングに際しては、絶縁膜１４をエッチングストッパ膜として用いることで、精度良くコンタクトホールＣ１ｂを形成することができる。なお、このコンタクトホールＣ１ｂの形成の際に、ゲート電極８またはゲート電極８と接続される同層の配線（例えば、図２２に示すゲート線８ａなど）の上部にコンタクトホールを形成してもよい。
【００８８】
なお、コンタクトホールＣ１ａとコンタクトホールＣ１ｂとの形成順序に制限はなく、どちらを先に形成してもよい。
【００８９】
次いで、図２１に示すように、コンタクトホールＣ１ａおよびコンタクトホールＣ１ｂの内部に導電性膜を埋め込むことにより第１プラグ（接続部、コンタクトプラグ）Ｐ１を形成する。例えば、コンタクトホールＣ１ａおよびコンタクトホールＣ１ｂの内部を含む層間絶縁膜１５上に、薄いバリア導体膜として例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。これらの膜は、例えば、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法により形成する。次いで、主導体膜として例えばタングステン膜をＣＶＤ法などによってコンタクトホール（Ｃ１ａ、Ｃ１ｂ）を埋め込む程度の膜厚で堆積する。この後、層間絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、主導体膜およびバリア導体膜よりなる第１プラグＰ１を形成する。
【００９０】
次いで、第１プラグＰ１上に第１層配線Ｍ１を形成する。例えば、第１プラグＰ１および層間絶縁膜１５の上部に導電性膜として、Ａｌ（アルミニウム）膜をスパッタリング法などを用いて形成する。次いで、Ａｌ膜をパターニングすることにより第１プラグＰ１の上部に第１層配線Ｍ１を形成する。
【００９１】
この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより多層配線を形成してもよい。
【００９２】
上記工程により、図２１に示す半導体装置の各構成部位を形成することができる。このようにして形成された本実施の形態の半導体装置によれば、高周波用のＭＩＳＦＥＴ形成領域１Ａの外周において、ＢＯＸ膜３の下部に拡散層ｓ１ｃが設けられているため、前述したように、高周波用のＭＩＳＦＥＴ形成領域１Ａに対するノイズの影響を低減することができる。これにより、高周波用のＭＩＳＦＥＴ（Ｔ１）のノイズによる誤動作を防止でき、その動作特性を向上させることができる。さらに、半導体装置の信頼性を向上させることができる。
【００９３】
上記実施の形態においては、高周波用のＭＩＳＦＥＴ形成領域１Ａに設けられた酸化シリコン膜の段差Ｓｔを位置合わせ用のマーク（アライメントマーク）として用いたが、予めスクライブラインに位置合わせ用のマーク（アライメントマーク）を設けてもよい。
【００９４】
まず、スクライブラインについて説明する。図２６は、基板（ウエハ）の平面図である。上記実施の形態において説明した第１基板Ｓ１、第２基板Ｓ２およびＳＯＩ基板は、例えば、図２６に示すような略円形の薄い板状である。このような基板には、略矩形のチップ領域ＣＨが複数設けられており、チップ領域ＣＨ間にはスクライブラインＳＣが設けられる。チップ領域ＣＨに所望の半導体装置が完成した後は、このスクライブラインＳＣに沿って基板（ウエハ）が切断され、複数のチップ（チップ領域ＣＨ）が切り出される。
【００９５】
図２７〜図２９は、本実施の形態の半導体装置の他の製造工程を示す断面図または平面図である。
【００９６】
図２７に示すように、第１基板Ｓ１のスクライブラインＳＣに拡散層（半導体領域、インプラ層）Ｍｓ１ｃを拡散層ｓ１ｃと同様に形成しておく。拡散層Ｍｓ１ｃの平面形状に制限はないが、位置認識し易い形状（十字状、矩形状など）とする。
【００９７】
次いで、拡散層ｓ１ｃと同様に拡散層Ｍｓ１ｃをウェット酸化する。これにより拡散層Ｍｓ１ｃの端部に段差Ｓｔが生じる。
【００９８】
次いで、第１基板Ｓ１の第１面（表面、酸化シリコン膜ｓ１ｄ形成側の面）を研磨した後、その上に第２基板Ｓ２の第１面（表面、ＢＯＸ膜３形成側の面）を貼り合わせ、第２基板Ｓ２の第２面をＣＭＰ法により研磨して薄膜化する。これによりＳＯＩ基板を形成する。図２８は、拡散層Ｍｓ１ｃを矩形状とした場合の平面図である。拡散層Ｍｓ１ｃの端部に沿って段差Ｓｔが形成され、これを位置合わせ用のマーク（アライメントマーク）として用いることができる。
【００９９】
即ち、図８を参照しながら説明した絶縁膜５ｂ上のフォトレジスト膜Ｒ１の露光・現像の際に、図２９に示すスクライブラインＳＣに設けられた拡散層Ｍｓ１ｃの端部の段差Ｓｔを位置合わせ用のマーク（アライメントマーク）として用いる。
【０１００】
このように、予めスクライブラインに位置合わせ用のマーク（アライメントマーク）を設けておくことで、正確な位置認識が可能となる。なお、本実施の形態では素子分離絶縁膜５の形成時に段差Ｓｔをアライメントマークとして使用した例を示したが、ゲート電極８など他の工程においてもアライメントマークとして使用することもできる。しかしながら、素子分離絶縁膜５の形成時のように、最初のパターンの形成時においては、下層にパターンが形成されていない。したがって、素子分離絶縁膜５の形成時に、段差Ｓｔを位置合わせ用のマークとして用いることで正確な位置認識が可能となる。また、スクライブラインＳＣに形成することで、位置認識し易い形状（十字状、矩形状など）とすることができ、より高精度な位置認識が可能となる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
例えば、上記実施の形態においては、高周波用のＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを例示したが、これをｐチャネル型のＭＩＳＦＥＴとしてもよい。また、高周波用のＭＩＳＦＥＴ形成領域１Ａに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴを混在させて用いてもよい。
【符号の説明】
【０１０３】
１Ａ    高周波用のＭＩＳＦＥＴ形成領域
１Ｂ    領域
２    空乏層
２Ａ    制御回路用のＭＩＳＦＥＴ形成領域
３    ＢＯＸ膜
４    シリコン層
５    素子分離絶縁膜
５ａ    絶縁膜
５ｂ    絶縁膜
５ｃ    溝
６ｎ    ｎ型ウエル
６ｐ    ｐ型ウエル
７    ゲート絶縁膜
８    ゲート電極
８ａ    ゲート線
９    エクステンション領域
１０    サイドウォール
１１    高濃度半導体領域
１２    シリサイド層
１４    絶縁膜
１５    層間絶縁膜
１６    絶縁膜
１００    スイッチ回路部
１１０    制御回路部
１１１    負バイアス回路
１１３    発振回路
１１５    デコーダ回路
Ｃ１ａ    コンタクトホール
Ｃ１ｂ    コンタクトホール
ＣＨ    チップ領域
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍｓ１ｃ    拡散層
ＯＡ    開口部
Ｐ１    第１プラグ
Ｐ２    第２プラグ
Ｒ１    フォトレジスト膜
ＲＸ    端子
Ｓ１    第１基板
Ｓ２    第２基板
ＳＣ    スクライブライン
Ｓｔ    段差
Ｔ１    高周波用のＭＩＳＦＥＴ
Ｔ２    制御回路用のＭＩＳＦＥＴ
Ｔ２ｎ    ｎチャネル型の制御回路用のＭＩＳＦＥＴ
Ｔ２ｐ    ｐチャネル型の制御回路用のＭＩＳＦＥＴ
ＴＸ    端子
ｓ１ａ    酸化シリコン膜
ｓ１ｂ    窒化シリコン膜
ｓ１ｃ    拡散層
ｓ１ｄ    酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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