(57)【要約】【課題】半導体集積回路装置の信頼性向上を図る。【解決手段】半導体集積回路装置は、異常電圧に対して内部回路を保護するための複数の単位保護回路を有し、各単位保護回路は個別にオン／オフの制御が出来る様にされ、外部端子と半導体チップとの接続を確認するための試験の際に、単位保護回路のオン・オフ制御される。【選択図】図１
2013222815.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と、
第１の電圧が供給されるべき第２端子と、
第２の電圧が供給されるべき第３端子と、
上記第１端子に結合された第１内部回路と、
上記第１端子と上記第２端子との間に接続され、上記第１端子に第１の電圧が供給されたとき順方向特性を示す第１ダイオード素子と含む第２内部回路と、
上記第１端子と上記第３端子との結合され、上記第１端子に上記第１の電圧とは異なる極性の第２の電圧が供給されたとき順方向特性を示す第２ダイオード素子及び第３ダイオード素子と、上記第１端子と上記第３端子との間で上記第２ダイオード素子と直列に接続された第１スイッチ素子と、上記第１端子と上記第３端子との間で上記第３ダイオード素子と直列に接続された第２スイッチ素子と
を有する半導体チップと、
上記半導体チップの第１端子に結合されるべき外部端子を有し、上記半導体チップを封じするパッケージと
を具備する半導体集積回路装置。
【請求項２】
上記第１，第２及び第３ダイオード素子は、上記外部端子に供給される電圧から上記第１内部回路を保護する保護素子である請求項１の半導体集積回路装置。
【請求項３】
上記第１，第２及び第３ダイオード素子のそれぞれは、電界効果型トランジスタである請求項２の半導体集積回路装置。
【請求項４】
上記半導体チップは第４及び第５の端子を有し、上記第１スイッチ素子はそのゲートが上記第４端子に結合された第１電界効果型トランジスタであり、上記第２スイッチ素子はそのゲートが上記第５端子に結合された第２電界効果型トランジスタである請求項１の半導体集積回路装置。
【請求項５】
上記第２ダイオード素子は、それがオン状態にされた上記第１電界効果型トランジスタであり、上記第３ダイオード素子は、それがオン状態にされた上記第３電界効果型トランジスタである請求項４の半導体集積回路装置。
【請求項６】
第１端子と、第１の電圧が供給されるべき第２端子と、第２の電圧が供給されるべき第３端子と、上記第１端子に結合された第１内部回路と、上記第１端子と上記第２端子との間に接続され、上記第１端子に第１の電圧が供給されたとき順方向特性を示す第１ダイオード素子と含む第２内部回路と、上記第１端子と上記第３端子との結合され、上記第１端子に上記第１の電圧とは異なる極性の第２の電圧が供給されたとき順方向特性を示す第２ダイオード素子及び第３ダイオード素子と、上記第１端子と上記第３端子との間で上記第２ダイオード素子と直列に接続された第１スイッチ素子と、上記第１端子と上記第３端子との間で上記第３ダイオード素子と直列に接続された第２スイッチ素子とを有する半導体チップと、
上記半導体チップの第１端子に結合されるべき外部端子を有し、上記半導体チップを封じするパッケージとを具備し、
上記第２端子及び第３端子に電圧を供給し、
上記外部端子に電流を供給し、上記第１スイッチ素子及び第２スイッチ素子を順次オン、オフ制御し、上記外部端子の電圧を測定する半導体集積回路装置の製造方法。
【請求項７】
上記第１スイッチ素子及び第２スイッチ素子のそれぞれが重なってオン状態にされた期間を有する請求項６の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にその内部回路を保護する保護回路を具備する半導体集積回路装置及びその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、短絡スイッチを備えた電子回路デバイスおよびそのデバイスを試験する方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００３−５３２０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、短絡スイッチを備えた電子回路デバイスを試験する方法が示されている。しかしながら、内部回路を保護する保護回路を有する半導体集積回路装置は示しておらず、保護回路を有する半導体集積回路装置を試験する方法も開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、外部端子に接続される保護回路は、互いに並列に接続された２つの単位保護回路を有し、それぞれの単位保護回路が個別に外部端子から電気的に分離できる。
【発明の効果】
【０００６】
前記一実施の形態によれば、保護回路を有する半導体集積回路装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態１による半導体集積回路装置の構成を示す回路図である。
【図２】実施の形態２による半導体集積回路装置の構成を示す回路図である。
【図３】実施の形態３による半導体集積回路装置の構成を示す回路図である。
【図４】実施の形態１，２及び３による半導体集積回路装置のレイアウト図である。
【図５】実施の形態１，２及び３による半導体集積回路装置のパッケージを示す斜視図ある。
【図６】実施の形態１，２及び３による半導体集積回路装置の動作を説明するための図である。
【図７】実施の形態２による半導体集積回路装置の動作を説明するための図である。
【発明を実施するための形態】
【０００８】
以下に述べる複数の実施の形態で、同様な機能を果たす部分については、各図面で同じ記号を用いて、説明を省略することがある。
【０００９】
≪実施の形態１≫
図１は、実施の形態１の半導体集積回路装置の回路図である。同図において、Pは後で述べるパッケージを示しており、太い波線から左側に記載されている部分がパッケージPに封止されている。同図において、Tｖ、TgはパッケージPに設けられた外部端子であり、この半導体集積回路装置を通常に動作させて際には、電源電圧が外部端子Tvに印加され、接地電位が外部端子Tgに印加される。同図において、IO1は信号の入出力を行うための外部端子であり、パッケージPに設けられている。
【００１０】
図１において、Ｉｎｔは、パッケージＰに封止された半導体チップに形成された内部回路を示しており、上記外部端子ＩＯ１に結合される。同図において、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のそれぞれは電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）であり、Ｑ１及びＱ２は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと称することもある）であり、Ｑ３〜Ｑ６は、Ｎチャンネル型ＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴと称することもある）である。
【００１１】
Ｐ−ＭＯＳＦＥＴＱ１，Ｑ２のそれぞれは、外部端子Ｔｖと外部端子ＩＯ１との間に接続され、そのゲート（バックゲートも含む）がソースに接続され、外部端子ＩＯ１に外部端子Ｔｖよりも高い電位の電圧（異常電圧）が印加された際に、順方向のダイオード素子として機能する。
【００１２】
一方、Ｎ−ＭＯＳＦＥＴＱ３，Ｑ５のそれぞれは、そのゲート（バックゲートも含む）がソースに接続され、それぞれのソースはＮ−ＭＯＳＦＥＴＱ４，Ｑ６を介して外部端子Ｔｇに接続されている。言い換えるならば、外部端子ＩＯ１と外部端子Ｔｇとの間で、Ｎ−ＭＯＳＦＥＴＱ３（Ｑ５）とＮ−ＭＯＳＥＴＱ４（Ｑ６）は直列に接続されている。Ｎ−ＭＯＳＦＥＴＱ４及びＱ６は、半導体集積回路装置を通常に動作させている時、オン状態にされる。この時、外部端子ＩＯ１に外部端子Ｔｇの電位よりも低い電位の電圧（異常電圧）が印加されたときに、上記Ｎ−ＭＯＳＦＥＴＱ３（Ｑ５）は、順方向のダイオード素子として機能する。
【００１３】
半導体集積回路装置が通常に動作している際に、外部端子ＩＯ１に異常電圧が印加された時、上記ＭＯＳＦＥＴＱ１〜Ｑ６は異常電圧が内部回路Ｉｎｔに印加されるのを防ぐ保護回路となる。
【００１４】
半導体集積回路装置を製造する工程には、パッケージＰの外部端子ＩＯ１が、半導体チップに設けられている端子（後で述べる）に接続されているか否かの試験を行う試験工程がある。後で述べるが、半導体チップに設けられている上記端子は内部回路Ｉｎｔ及び保護回路（ＭＯＳＦＥＴＱ１〜Ｑ６）に接続される。
【００１５】
上記ＭＯＳＦＥＴＱ４（Ｑ６）は、そのゲートに選択信号Ｓ１（Ｓ２）を受け、スイッチ素子として機能する。半導体集積回路装置を通常に動作させる際には、選択信号Ｓ１及びＳ２のそれぞれをハイレベルにして、それぞれをオン状態にして、ＭＯＦＳＥＴＱ１〜Ｑ６を保護回路として動作させる。
【００１６】
一方、試験工程においては、同図に示されている様に、外部端子Ｔｖ及びＴｇに接地電位を印加し、定電流源Ｉ１と電圧計Ｖ１を上記外部端子ＩＯ１に接続する。特に制限されないが、定電流源Ｉ１としては、１００マイクロアンペア程度の電流値の電流源を用いる。この定電流源は、外部端子ＩＯ１から定電流（１００マイクロアンペア）を引く方向に、外部端子ＩＯ１に接続される。試験工程では、選択信号Ｓ１とＳ２を用いて、３回の試験を行う。特に試験の順番は制限されないが、例えば選択信号Ｓ１でＭＯＳＦＥＴＱ４をオン状態にし、選択信号Ｓ２でＭＯＳＦＥＴＱ６をオフ状態にして、その時の外部端子ＩＯ１の電圧を電圧計Ｖ１で測定する。この時の電流値ｉと電圧計Ｖ１で測定した電圧値とから抵抗値を計算で求め、第１回目の試験（試験１）での抵抗値Ｒ１とする。次に、選択信号Ｓ１でＭＯＳＦＥＴＱ４をオフ状態にし、選択信号Ｓ２でＭＯＳＦＥＴＱ６をオン状態にして、その時の外部端子ＩＯ１の電圧を電圧計Ｖ１で測定する。この時の電流値ｉと電圧値とから抵抗値を計算で求め、第２回目の試験（試験２）での抵抗値Ｒ２とする。更に、選択信号Ｓ１でＭＯＳＦＥＴＱ４をオン状態にし、選択信号Ｓ２でＭＯＳＦＥＴＱ６をオン状態にして、その時の外部端子ＩＯ１の電圧を電圧計Ｖ１で測定する。この時の電流値ｉと電圧値とから抵抗値を計算で求め、第３回目の試験（試験３）での抵抗値Ｒ０とする。
【００１７】
外部端子ＩＯ１と半導体チップに設けられた端子との間の抵抗をＲｅとし、ＭＯＳＦＥＴＱ４をオン状態としたときのＭＯＳＦＥＴＱ３とＱ４の合成抵抗をＲｉ１とし、ＭＯＳＦＥＴＱ６をオン状態としたときのＭＯＳＦＥＴＱ５とＱ６の合成抵抗をＲｉ２とする。上記計算で求めた抵抗Ｒ０，Ｒ１，Ｒ２は、上記抵抗Ｒｅ，Ｒｉ１，Ｒｉ２との間で、図６に示した計算式の関係を有する。この図６の計算式に、抵抗Ｒ０，Ｒ１，Ｒ２を代入することにより、抵抗Ｒｅ，Ｒｉ１，Ｒｉ２の値を求めることが出来る。
【００１８】
この抵抗Ｒｅの値により、外部端子ＩＯ１と半導体チップ上の端子との間が電気的に接続されているのか否を含む接続の状態を判断することができる。この値が高ければ、電気的に接続されていない、あるいは電気的な接触が不十分で抵抗値が高くなっていると判断することが出来、信頼性の低い半導体集積回路装置が出荷されるのを防ぐことが可能となる。
【００１９】
Ｎ−ＭＯＳＦＥＴＱ３〜Ｑ６で構成されている保護回路は、選択信号Ｓ１，Ｓ２で選択的にオン・オフ制御が出来る。言い換えるならば、上記保護回路は、互いに並列接続された２つの単位保護回路を含んでいると見なすこともできる。この場合、単位保護回路は、Ｎ−ＭＯＳＦＥＴＱ３及びＱ４（Ｑ５，Ｑ６）で構成されており、選択信号Ｓ１，Ｓ２によって、外部端子ＩＯ１から電気的に分離することが出来る。単位保護回路が、並列接続されているため、個々の単位保護回路を小型化しても、異常電圧に対する電流容量を担保することが可能となる。
【００２０】
≪実施の形態２≫
図２は、実施の形態２の半導体集積回路装置の回路図である。同図において、Ｑ２１〜Ｑ２４のそれぞれは、図１に示したＰ−ＭＯＳＦＥＴＱ１（Ｑ２）と同じであり、その説明を省略する。また、図１と図２とで同じ記号が付されているものは、同じ機能を表しているので、これらについても説明を省略し、実施の形態１と異なるところを主に説明をする。
【００２１】
図２において、ＳＣは、半導体チップを示している。すなわち、一点波線で囲まれている部分は、半導体チップに形成されていると理解して頂きたい。同図において、Ｔｃｖ、Ｔｃｐ、Ｔｃ１、Ｔｃ２は半導体チップに形成された端子（例えば、パッド或いは図５で説明するバンプ）である。端子Ｔｃｖは、外部端子Ｔｖに接続され、通常動作時（通常時）には電源が供給され、端子Ｔｃｇは、外部端子Ｔｇに接続され、通常動作時（通常時）には接地電位が供給される。端子Ｔｃｐは外部端子ＩＯ１に接続され、内部回路Ｉｎｔからの信号を半導体集積回路装置の外部へ出力、或いは外部からの信号を内部回路Ｉｎｔへ伝えるための端子である。Ｔｃ１及びＴｃ２は、パッケージＰに設けられた外部端子Ｔ１及びＴ２に接続される。
【００２２】
この実施の形態では、２個のＮ−ＭＯＳＦＥＴＱ２５及びＱ２６（Ｑ２７及びＱ２８）により１個の単位保護回路Ｇ２（Ｇ１）が構成されている。また、単位保護回路を構成するＮ−ＭＯＳＦＥＴＱ２５，Ｑ２６（Ｑ２７，Ｑ２８）のそれぞれのゲートは、それぞれのソースに接続されるのではなく、端子Ｔｃ２（Ｔｃ１）を介して外部端子Ｔ２（Ｔ１）に接続されている。
【００２３】
この実施の形態においては、半導体集積回路装置を通常動作させる場合、外部端子Ｔ１及びＴ２を接地電位点へ接続する。これにより、上記ＭＯＳＦＥＴＱ２５〜Ｑ２８のそれぞれは、そのゲートがそのソースに接続された構成となり、通常動作の際にはダイオード素子として機能する。
【００２４】
この実施の形態では、異常電圧の際に電流を接地電位へ流すダイオード素子と選択信号により制御されるスイッチ素子とを１個のＭＯＳＦＥＴで実現している。そのため、この実施の形態では半導体チップの面積増加を防ぐことが可能である。
【００２５】
一方、半導体集積回路装置を試験する際には、端子Ｔ１，Ｔ２に図７に示す様な電圧を印加する。試験の工程では、前記した様に３回の試験を実施するために、３つの異なる状態をつくることになる。ＭＯＳＦＥＴＱ２５及びＱ２６からなる単位保護回路Ｇ２又は／及びＭＯＳＦＥＴＱ２７及びＱ２８からなる単位保護回路Ｇ１をオフ状態（単位保護回路内のＭＯＳＦＴをオフ状態）にするために、オフ状態にしようとする単位保護回路には、回路の接地電位よりも低い電位（例えば、負電圧）の制御信号が外部端子Ｔ１（Ｔ２）を介して印加される様にする。
【００２６】
図２において、Ｒｅは、図１で述べたＲｅと同じで抵抗を示している。この形態では、半導体チップに形成された端子とパッケージに設けられた外部端子との間を結ぶ配線の抵抗である。この抵抗Ｒｅは、上記半導体チップの端子が、例えばパッドであれば、パッドと外部端子との間を結ぶワイヤの抵抗成分、ワイヤとパッドとの接触抵抗成分及びワイヤとパッケージの外部端子との接触抵抗成分を含む。図１で述べた抵抗Ｒｉ１及びＲｉ２は、図２には示されていないが、例えば、ＭＯＳＦＥＴＱ２５とＱ２６の合成抵抗（並列接続での合成抵抗）がＲｉ１に相当し、ＭＯＳＦＥＴＱ２７とＱ２８の合成抵抗（並列接続での合成抵抗）がＲｉ２に相当する。
【００２７】
試験工程で、図７に示されている３回の試験（試験１から試験３）を実施する。３回の試験を順次実施することにより、実施の形態１と同様に、抵抗Ｒ０，Ｒ１，Ｒ２の値を計算で求め、これらの抵抗の値から、実施の形態１と同様に、抵抗Ｒｅ，Ｒｉ１，Ｒｉ２の値を求める。求めた抵抗Ｒｅの値により、端子Ｔｃｐと外部端子ＩＯ１との間が電気的に接続されているか否かを含めた接続状態を判断する。例えば、抵抗Ｒｅの値が大きければ、接続状態が良くないものと判断し、信頼性の低い製品の出荷を制限することに結び付ける。
【００２８】
また、上記端子Ｔｃ１及びＴｃ２は、パッケージの外部端子Ｔ１及びＴ２に接続する例を示したが、接続しない様にしても良い。この場合には、試験の時に、半導体チップに設けられた端子Ｔｃ１及びＴｃ２に制御信号を供給する様にし、例えば試験を終えた後、端子Ｔｃ１及びＴｃ２には接地電位が供給される様に、端子Ｔｃｇに接続すれば良い。
【００２９】
≪実施の形態３≫
図３は、実施の形態３の半導体集積回路装置の回路図である。この実施の形態においても、上述した実施の形態１及び２と異なる点のみを主に説明する。
【００３０】
同図において、Ｑ３３及びＱ３４はＰ−ＭＯＳＦＥＴで、図２のＭＯＳＦＥＴＱ２３及びＱ２４に相当する。また、Ｎ−ＭＯＳＦＥＴＱ３７及びＱ３８は、図２のＭＯＳＦＥＴＱ２７及びＱ２８に相当する。
【００３１】
この実施の形態では、Ｐ−ＭＯＳＦＥＴＱ３１、Ｑ３２及びＮ−ＭＯＳＦＥＴＱ３５、Ｑ３６は、同図には示されていない内部回路からの信号を外部へ出力するためのドライバー回路としても働く。そのため、Ｐ−ＭＯＳＦＥＴＱ３１，Ｑ３２のそれぞれのゲートには図示されていない内部回路からの信号Ｓ３１，Ｓ３２が供給され、そのオン／オフが制御される。一方、Ｎ−ＭＯＳＦＥＴＱ３５、Ｑ３６は、単位保護回路としても機能する様に、ノアゲートＧ１及びＧ２を介して内部回路（図示しない）からの信号Ｓ３３，Ｓ３４と端子Ｔｃ２からの信号が供給される。
【００３２】
この実施の形態では、端子Ｔｃ１及びＴｃ２は、パッケージの外部端子に接続されていない。試験の時には、半導体チップに設けられた端子Ｔｃ１及びＴｃ２に制御信号を供給する様にし、例えば試験を終えた後、端子Ｔｃ１及びＴｃ２には接地電位が供給される様に、端子Ｔｃｇに接続する。
【００３３】
≪半導体集積回路装置≫
図５は、上記実施の形態１〜３が適用される半導体集積回路装置のパッケージに関する斜視図である。
【００３４】
半導体集積回路装置は、パッケージＰとそれに封止された半導体チップを有する。同図において、ＨＰはヒートスプレッダ、ＵＦはアンダーフィルであり、ＣＰは半導体チップ（チップ）である。
【００３５】
半導体チップの一例を図４に示す。図４には、半導体チップのレイアウトが示されている。同図において、Ｔｃｐ１、Ｔｃｐ２は、半導体チップに設けられたパッド（端子）であり、例えば、Ｔｃｐ１が、各形態の端子Ｔｃｐに対応する。Ｃｋは、半導体チップの周辺部分に配置された回路であり、各形態で説明した保護回路及び内部回路が含まれている。ＩｎＬは各回路を結ぶ配線である。
【００３６】
半導体チップに設けられた端子（図４のＴｃｐ１、Ｔｃｐ２）は、図５においては、例えば半田でバンプＢＰに接続され、更にバンプＢＰがビルドアップ基板ＢＳ内の配線を介してボールＢＢに接続される。半田での接続不良等により、半導体チップに設けられた端子とボールとの間の接続が断線或いは接触抵抗が大きくなっても、前記それぞれの実施の形態によれば、検出をすることが可能であり、信頼性の高い製品の提供が可能となる。
【００３７】
各実施の形態では、電圧計Ｖ１と定電流源Ｉ１を別々に明示したが、試験装置（テスタ）に内蔵されている同様に機能を使うことが出来るのは言うまでもない。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００３８】
Ｑ１〜Ｑ６  ＭＯＳＦＥＴ
Ｑ２１〜Ｑ２８  ＭＯＳＥＴ
Ｑ３１〜Ｑ３８  ＭＯＳＦＥＴ
Ｉｎｔ  内部回路
Ｉ１  定電流源
Ｖ１  電圧計
【図１】
2013222815.tif 000003
【図２】
2013222815.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2013222815.tif 000008
【図７】
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