(57)【要約】      （修正有）【課題】チャネル長が1μm以下で、10年以上ノーマリーオフで動作し、チャネル領域の占有面積1cm2あたりのオン電流が100A以上である、酸化物半導体をチャネル層に用いたパワー半導体として活用できる電界効果トランジスタを提供する。【解決手段】厚さが15nm以上の絶縁膜７、９に囲まれた浮遊ゲート８に適切な密度の負電荷を帯電させることで、チャネル層４に負の電圧が印加される。これによりゲート電極１の電位が0Vのときにチャネル層４に空乏層領域が形成され、ノーマリーオフで動作させることができる。浮遊ゲート８からの負の電圧は移動度などのトランジスタ特性をほとんど劣化させないから、高いオン電流と低いオフ電流を10年以上有する電界効果トランジスタが得られる。【選択図】図１
2013222792.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と浮遊ゲートの間に、ゲート電極と浮遊ゲートに重畳した酸化物半導体のチャネル層を有することを特徴としたデュアルゲート型電界効果トランジスタ。
【請求項２】
チャネル長が0.1μm以上、1μm以下であることを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項３】
チャネル層の膜厚が5nm以上、100nm以下であることを特徴とする請求項2に記載の電界効果トランジスタ。
【請求項４】
浮遊ゲートのチャネル層に向いている面において、負電荷の面密度が0 C/cm2以上、5E−7
C/cm2以下である、負の電荷を帯電している浮遊ゲートを有することを特徴とする請求項3に記載の電界効果トランジスタ。
【請求項５】
浮遊ゲートを覆っている絶縁膜の膜厚が15nm以上、100nm以下であることを特徴とする請求項4に記載の電界効果トランジスタ。
【請求項６】
ゲート電極とチャネル層が重畳している領域において、ゲート長方向において少なくとも一部と重畳し、かつゲート幅方向においてほぼ完全にチャネル層と重畳した浮遊ゲートを有することを特徴とする請求項5に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、亜鉛（Zn）を含む酸化物系半導体をチャネル層に用いた電界効果トランジスタ(Field Effect Transistor, 以下FET)において、ゲート電圧が0Vのときにドレイン電圧が流れないノーマリーオフ型にする方法に関する。
【背景技術】
【０００２】
ZnO、In−Ga−Zn−O、In−Tin−Zn−OなどのZnを含む酸化物系半導体は、キャリアの移動度が10cm2/V・s以上と大きく、これらをチャネル層に用いたFETは高いオン電流、低いオフ電流、速いスイッチング応答速度などの優れた特性を持ち、近年その開発が広く行われている。
【０００３】
さらにこれらの酸化物系半導体約は3eVもの広いバンドギャップを有するため、約3MV/cmもの高い絶縁破壊耐性を持つ（非特許文献1）。それゆえ大電流を制御するパワーFET（パワー半導体）としての利用が考えられる。近年、炭化シリコン（SiC）や窒化ガリウム(GaN)を用いたパワーFETの開発が広く進められているが、SiCは単結晶ウェハーの作成コストが高く、かつ微細化が難しいなど、その他いろいろな問題があり（非特許文献2）、GaNはAlGaNとの界面に生じる2次元電子ガスによってノーマリーオンとなり消費電力が大きいという問題がある（非特許文献3）。よってZnを含む酸化物系半導体を用いることでこれらの問題が無く、低コストで作成でき、消費電力が小さく、微細化が容易なパワーFETを得ることができる。
【０００４】
またIn−Ga−Zn−O、In−Tin−Zn−Oなどの酸化物系半導体の一部は、結晶粒界を含まないアモルファス状態においても優れた特性を有するので、FET素子間のトランジスタ特性のばらつきが少ない。よって大面積でも均一な特性のFETが作製可能であり、大面積平面ディスプレイ用の駆動スイッチングFETへの開発が広く進められている。
【０００５】
そしてZnOはインジウム（In）などのレアメタルを用いないため、低コストでFETを作成することができる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Takashishinohe, 東芝レビュー, Vol.59, No.2, (2004)
【非特許文献２】パワーエレクトロニクスハンドブック編集委員会, パワーエレクトロニクスハンドブック, オーム社
【非特許文献３】佐藤淳一, よくわかる最新パワー半導体の基本と仕組み, 秀和システム, p.144-145
【非特許文献４】HideoHosono, Journal of Non-Crystalline Solids, 352, (2006) 851-858
【非特許文献５】A.Ohtomo, K. Tamura, K. Saikusa, K. Takahashi, T. Makino, Y. Segawa, H. Koinuma,and M. Kawasaki, Appl. Phys. Lett. 75, 2635 (1999)
【非特許文献６】D.L. Rode, Semicond. Semimetals 10, 1 (1975)
【非特許文献７】K.B. Sundaram and A. Khan, J. Vac, Sci. Technol. A 15, 428 (1997)
【非特許文献８】ChengyuanDong, Junfeg Li, Bo Jin, Dongsheng Bu and Yikai Su, Stability Study of ZnO TFTusing a Simple and Effective Model
【非特許文献９】E.Fortunato, P. Barquinha, A. Pimentel, A. Goncalves, A. Marques, L. Pereira, R.Martins, Thin Solid Films 487, (2005) 205-211
【非特許文献１０】L.Zhang, J. Li, X. W. Zhang, X. Y. Jiang, and Z. L. Zhang, APPLIED PHYSICSLETTERS 95, 072112 (2009)
【非特許文献１１】JungyolJo, Ogweon Seo, Hyoshik Choi, and Byeonggon Lee, Applied Physics Express, 1 (2008)041202
【非特許文献１２】Tze-ChingFung, Chiao-Shun Chuang,Charlene Chen, Katsumi Abe, Robert Cottle, Mark Townsend, Hideya Kumomi, andJerzy Kanicki, J. Appl. Phys. 106, 084511 (2009)
【非特許文献１３】FaruqueM. Hossain, J. Nishii, S. Takagi, A. Ohtomo, and T. Fukumura, J. Appl. Phys. 94,12 (2003) 7768-7777
【非特許文献１４】DavidH. Redinger, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.57, No.12, December2010
【非特許文献１５】半導体デバイスの物理, 岸野正剛, 丸善,p.35−36
【非特許文献１６】NonvolatileSemiconductor Memory Technology, IEEE PRESS, William D. Brown, Joe E. Brewer,p.10−24
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の酸化物系半導体はシリコンなどの半導体と異なり、不純物のドーピングによってしきい値電圧Vthが正の値となるように制御することができない。そのため酸化物系半導体中の酸素欠損などの原因による極性のN型化や短チャネル効果によって、しきい値電圧Vthが負の値になりやすい。ゆえにゲート電圧が0 Vでも大きなドレイン電流が流れるノーマリーオン型のFETとなり、消費電力が大きくなるという問題がある。
【０００８】
またIn−Ga−Zn−O、In−Tin−Zn−Oなどの酸化物系半導体の一部は、組成比においてInの割合が大きいほど移動度はより大きくなるが、しきい値はよりマイナス側にシフトする（非特許文献4）というトレードオフの関係にある。
【０００９】
ゆえにゲート電圧が0 Vのときにドレイン電流が極めて小さく、消費電力が小さいノーマリーオフ型のFETを作成することが困難である。
【課題を解決するための手段】
【００１０】
そこで本発明では上記問題を解決し、１０年以上ノーマリーオフ型で駆動し、十分大きい移動度、高いオン電流、低いオフ電流、速いスイッチング応答速度などの優れた特性を有する、酸化物系半導体を用いたFETを作製する方法を考案した。
【００１１】
図１に示す例のように、ゲート電極(1)と、ゲート電極(1)とチャネル長方向に少なくとも一部が重畳し、チャネル幅方向にほぼ完全に重畳し、負の電荷を帯電した浮遊ゲート(8)の間に、チャネル層(4)として酸化物系半導体を設ける。適切な密度の負の電荷を帯電した浮遊ゲート(8)と重畳しているチャネル層(4)の領域は、浮遊ゲート(8)から印加される負の電圧によってゲート電極(1)の電位が0
Vでも空乏層を形成する。これによりノーマリーオフ型が達成される。
【００１２】
浮遊ゲート(8)から印加される負の電圧はチャネル層(4)の酸化物系半導体の特性と独立であるから、高いオン電流、低いオフ電流、速いスイッチング応答速度を維持し、かつノーマリーオフ型のFETを得ることができる。
【００１３】
ただし浮遊ゲート(8)とチャネル層(4)が重畳している領域のチャネル長方向において、浮遊ゲート(8)に対しゲート電極(1)が重畳しない領域を形成してはならない。そのような領域は浮遊ゲート(8)によって形成される空乏層が、ゲート電極(1)による電圧によって反転層となりにくくなるためである。
【００１４】
不揮発性メモリで用いられる浮遊ゲートと異なり、本発明では浮遊ゲートへの電荷の注入、排出を繰り返し行う必要がない。よってFET形成時に帯電させた浮遊ゲートを15nm以上の厚さの絶縁膜で完全に囲むことによって、浮遊ゲートから負の電荷のリークを極めて小さくすることができ、10年以上FETをノーマリーオフ型に保つことができる。
【００１５】
浮遊ゲートのチャネル層に向いている面において、負電荷の面密度（以下、ρ−と表す）は0C/cm2以上、5E−7C/cm2以下とする。
【００１６】
そして浮遊ゲートとソース、ドレインなどの他の電極間に生じる電界によって、浮遊ゲートを囲んでいる絶縁膜が絶縁破壊を起こさないように、FETのサイズや諸条件を設定する必要がある。
【発明の効果】
【００１７】
本発明によれば、10年以上安定してノーマリーオフ型を維持し、かつ十分大きいドレイン電流と、十分小さいオフ電流と、速いスイッチング速度を有する、酸化物半導体をチャネル層に用いた電界効果トランジスタを提供することが可能である。
【発明を実施するための形態】
【００１８】
本発明の効果はシルバコ社のデバイスシミュレーター「ATLAS」によって検証した。シミュレーションを行ったFETの簡略化したモデルを図２に示す。
【００１９】
ゲート電極(1)の仕事関数はタングステン（W）を想定し4.6eVとした。そしてソース電極(5)とドレイン電極(6)はチャネル層とオーミック接触とした。
【００２０】
絶縁膜(3)と絶縁膜(7)の比誘電率は、共に酸化シリコン(SiO2)を想定して4.1とした。
【００２１】
チャネル層(4)がZnOの場合は、非特許文献5からバンドギャップ3.4eV、非特許文献6から比誘電率を8とホールの最大移動度を0.1cm2/(Vs)、非特許文献7から電子親和力4.3eV、非特許文献8から伝導帯実効状態密度(Nc)を1.5E+18cm−3と価電子帯実効状態密度(Nv)を5E+17cm−3とした。また電子の移動度はZnOの結晶品質、ならびにFETの構造、サイズ、作成方法などによって15cm2/(Vs) から70cm2/(Vs)までの間の様々な値となるが(非特許文献9、非特許文献10、非特許文献11)、本シミュレーションでは電子の最大移動度は15cm2/(Vs)に設定した。そしてドナー濃度はほぼ真性の場合は1E16cm−3、N型の場合は2E17cm−3とした。
【００２２】
本発明のシミュレーション結果ではZnOのオフ電流の値は実験値よりはるかに小さく正確ではない。しかし、実験においてZnOを用いたFETのオンオフ比は非特許文献9、非特許文献10、非特許文献11などからおよそ105〜108であり、浮遊ゲートとチャネル層の性質は独立であることから、本発明のZnOをチャネル層に用いたFETのオンオフ比も実際には105〜108の範囲内であるといえる。
【００２３】
チャネル層(4)がIGZOの場合は、非特許文献12から比誘電率15、電子親和力4.3eV、バンドギャップ3.15eV、伝導帯実効状態密度(Nc)を5E+18cm−3、価電子帯実効状態密度(Nv)を5E+18cm−3、電子の最大移動度を15cm2/(Vs)、ホールの最大移動度を0.1cm2/(Vs)とした。ドナー濃度はほぼ真性の場合は1E16cm−3、N型の場合は2E17cm−3とした。
【００２４】
チャネル幅（W長）は全て1μmとした。
【００２５】
ゲート電極(1)のチャネル長方向長さはソース電極(5)の端からドレイン電極(6)の端までで、チャネル長に等しい。そしてチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。
【００２６】
チャネル長方向において、浮遊ゲート(8)はソース電極(5)の端からドレイン電極(6)の端までの間に存在し、ゲート電極の少なくとも一部と重畳している。そして浮遊ゲート(8)のチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。シミュレーションでは浮遊ゲート(4)を囲む絶縁膜は省略してあるが、計算上は十分厚い絶縁膜で囲まれていると設定した。
【００２７】
ソース電極(5)、ドレイン電極(6)のチャネル長方向長さは0.1μmである。そしてチャネル幅方向長さは1μmで、チャネル層(4)と完全に重畳している。
【００２８】
ゲート電極(1)側の絶縁膜(3)の膜厚は100nm、浮遊ゲート(8)側の絶縁膜(7)の膜厚は30nmとした。
【００２９】
チャネル層(4)の膜厚は5nm以上、100nm以下とした。
【００３０】
浮遊ゲート(8)に帯電させる負電荷の面密度ρ−は0C/cm2以上、5E−7C/cm2以下とした。
【００３１】
そして温度300K、ソース電極(5)の電位0V、ドレイン電極(6)の電位が1V、3Vまたは5Vのもとで、ゲート電極(1)の電位を−5〜5V、または0〜5Vの間でスイープさせた。
【００３２】
図3はチャネル長が1μm、浮遊ゲートのチャネル方向長さが0.5μm、チャネル層がZnOで膜厚が100nm、ドナー濃度が1E16cm−3の場合において、ソース電圧、ドレイン電圧、ゲート電圧が全て0Vで、浮遊ゲート(8)の負電荷の面密度ρ−が1E−7C/cm2のときのFETの電位分布図である。この図の通り、帯電している負電荷によって浮遊ゲート(8)から負の電圧が印加されることがわかる。これによりチャネル層に空乏層が形成され、ノーマリーオフのFETを得ることができる。
【００３３】
しかし浮遊ゲート(8)に負電荷を帯電させる場合において、他の電極との間に生じる電界の大きさに注意しなければならない。各膜の耐圧電界以上の電界が絶縁膜やチャネル層に印加されると、膜が破壊され絶縁特性を失ってしまうためである。SiO2の耐圧電界はおよそ5MV/cmであることが知られている。そしてZnOとIGZOの耐圧電界はおよそ3MV/cmである。これは耐圧電界がバンドギャップの大きさに依っており、ZnOとIGZOとほぼ同じバンドギャップ約3eVを有する炭化シリコン（SiC）の耐圧電界がおよそ3MV/cmであるからである（非特許文献1）。
【００３４】
図4はチャネル長が1μm、浮遊ゲートのチャネル方向長さが0.5μm、チャネル層がZnOで膜厚が50nm、ドナー濃度が2E17cm−3の場合において、ソース電圧0V、ドレイン電圧5V、ゲート電圧5Vで、浮遊ゲート(8)の負電荷の面密度ρ−が2.5E−7C/cm2のときのFETの電界強度分布図である。この条件においてρ−が0 C/cmではノーマリーオンとなるが、ρ−を2.5E−7C/cm2とすることでノーマリーオフにすることができる。しかしこの図からわかるように、浮遊ゲート(8)のドレイン電極側の端に接する絶縁膜(7)おいて電界強度が5MV/cm近くまで高くなっている。すなわちこの領域の絶縁膜が絶縁破壊を起こす可能性が高い。
【００３５】
ゆえに絶縁破壊によってFETがノーマリーオフで動作しなくなるのを防ぐために、浮遊ゲートに帯電させる負電荷の密度、FETのサイズ、チャネル層のドナー濃度などを適切な値にする必要がある。本発明の請求項の範囲において、本シミュレーションを行った図4の構造では浮遊ゲート(8)のドレイン側の端に接する絶縁膜(7)のみ、電界強度が5MV/cm以上となり絶縁破壊を起こす可能性があった。一方その他の領域における電界強度は、チャネル層は常に1MV/cm未満であり、ゲート電極側の絶縁膜は常に3MV/cm未満だったため絶縁破壊を起こす可能性はない。
【００３６】
浮遊ゲート(8)のドレイン電極側の端に接する絶縁膜(7)の電界強度が大きくなるのは、浮遊ゲート(8)の負の電圧とドレイン電極の正の電圧の差によるためである。ゆえにこの領域に生じる電界強度の最大値が5MV/cmより十分小さいか調べた。
【００３７】
図5は浮遊ゲート(8)から印加される電圧とFETのサイズなどの条件に対する、FETのノーマリーオフ化と絶縁破壊の防止を説明する概略図である。ノーマリーオンのFETをノーマリーオフ化するためには、チャネル層(4)のドナー濃度や膜厚が大きいほど浮遊ゲート(8)に帯電させる負電荷の面密度ρ−は大きくしなければならない。しかしρ−が大きいほど浮遊ゲート(8)から印加される負の電圧が大きくなるため、浮遊ゲート(8)とソース電極(5)およびドレイン電極(6)との間の電位差が大きくなり、絶縁破壊を起こす大きな電界が生じる可能性が高くなる。そのため、浮遊ゲート(8)とソース電極(5)およびドレイン電極(6)との間の距離をより大きくすることで電界を小さくし、絶縁破壊が起きないようにする必要がある。あるいは浮遊ゲート(8)とドレイン電極(6)間の電界のみ小さくすればよい場合は、ドレイン電圧を小さくしてもよい。
【００３８】
まず短チャネル効果によるしきい値のマイナスシフトとノーマリーオンについて示す。図6は浮遊ゲートが無いFETにおいてチャネル長を2μmから0.2μmまで変えた場合において、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Idカーブである。チャネル長(L長)に対するしきい値はそれぞれ、2μm
のとき−0.1V、1μmのとき−0.2V 、0.5μmのとき−0.9V 、0.2μmのとき−5.9Vである。この図から短チャネル効果によって、チャネル長が小さくなるほどしきい値がマイナスシフトすることがわかる。
【００３９】
次に短チャネル効果でしきい値が負であっても、浮遊ゲートに負の電荷を帯電させることでしきい値をプラスにすることが可能であることを示す。図7はチャネル長が0.5μm、浮遊ゲート(8)のL長方向長さが0.3μm、浮遊ゲート(8)の負電荷の面密度ρ−が1.5E−7C/cm2、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Idカーブである。しきい値は1.8Vである。
【００４０】
図6から同様の条件におけるしきい値は−0.9Vであったのが、浮遊ゲート(8)に適切な密度の負電荷を帯電させることでしきい値を正の値にプラスシフトさせ、ノーマリーオフにすることが可能であることがわかる。
【００４１】
さらに図8は同じ条件において、ρ−が1.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大したものである。この図のとおり電界強度は最大でもおよそ3.2MV/cmなので絶縁破壊は起きないことがわかる。
【００４２】
以下、ドレイン電流Id[A]を、チャネル長とチャネル幅の積で形成される面積で割った単位面積当たりの電流密度をJd[A/cm2]とした。
【００４３】
次にチャネル層(4)のドナー濃度が大きい場合について示す。図9はチャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または2.5E−7C/cm2、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が2E17cm−3、ドレイン電圧1VのときのVg-Jdカーブである。ρ−が0C/cm2のときはしきい値は負のためゲート電圧が0Vでも大きいドレイン電流が流れるが、ρ−が2.5E−7C/cm2のときはしきい値はプラスシフトし1.7Vとなった。ゲート電圧が5Vの時のドレイン電流は100A/cm2以上と十分大きい。
【００４４】
そして図10は同じ条件において、ρ−が2.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大したものである。この図のとおり電界強度は最大でもおよそ3.2MV/cmなので絶縁破壊は起きないことがわかる。今回の条件では浮遊ゲートから印加される負の電圧が大きいため、浮遊ゲートとドレイン電極の間の電位差が大きくなるのを防ぐため、ドレイン電圧を1Vにした。
【００４５】
図11は図10と同じ条件からドレイン電圧を1Vから5Vに変更した場合のゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大したものである。電界強度は最大でおよそ4.8MV/cmであり絶縁破壊が生じる可能性が高い。ゆえに帯電負電荷密度ρ−が高い場合、絶縁破壊が生じないようにドレイン電圧を小さくすることで電界強度を小さくする必要がある。あるいは浮遊ゲートと他の電極の距離を大きくとることで電界強度を小さくしてもよい。
【００４６】
次にチャネル層(4)の膜厚が大きい場合について示す。図12はチャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または1E−7C/cm2、チャネル層(4)がZnOで膜厚が100nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Jdカーブである。この場合もρ−を1E−7C/cm2とすることでしきい値は1.4Vとなり、ノーマリーオフにすることができた。そしてこの条件において、ゲート電圧が5Vの場合の浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域の電界強度は最大でおよそ2.5MV/cmであり、絶縁破壊は起きないといえる。
【００４７】
次にチャネル長が小さい場合について示す。チャネル長が小さい場合、短チャネル効果によりしきい値が大幅にマイナスシフトする。よってノーマリーオフにするために負電荷の面密度ρ−を大きくしなければならないが、浮遊ゲート(8)と各電極の距離も小さいために電界が大きくなりやすい。ゆえにノーマリーオフでかつ絶縁破壊を起こさないために、ドレイン電圧やチャネル層(4)の膜厚は小さくしなければならない。
【００４８】
チャネル層(4)の膜厚が小さい場合、チャネル層はアモルファス（非結晶）状態でも、移動度などのFET特性が良いIGZOやITZOの方が ZnOより望ましい。ZnOは移動度などのFET特性が結晶品質の良さに依存し、CVDやスパッタなどで成膜した膜は下部より上部の方が結晶品質が良い（非特許文献13、非特許文献14）。ゆえにZnOでは膜厚が小さいと結晶品質が悪い膜しか得られず、FET特性も悪くなるからである。
【００４９】
図13はチャネル長が0.1μm、浮遊ゲート(8)のL長方向長さが0.05μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または3E−7C/cm2、チャネル層(4)がIGZOで膜厚が10nmでドナー濃度が1E16cm−3、ドレイン電圧1VのときのVg-Jdカーブである。ρ−が0C/cm2のときはしきい値は負のためゲート電圧が0Vでも大きいドレイン電流が流れるが、ρ−が3E−7C/cm2のときはしきい値はプラスシフトし1.7Vとなった。ゲート電圧が5Vの時のドレイン電流はおよそ1000A/cm2であり、ゲート電圧が0Vの時のドレイン電流とのオンオフ比はおよそ106である。
【００５０】
そして図14は同じ条件において、ρ−が3E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大したものである。この図のとおり電界強度は最大でもおよそ2.5MV/cmなので絶縁破壊は起きないことがわかる。
【００５１】
次にチャネル層(4)がIGZOで、ドナー濃度が大きい場合について示す。IGZOやITZOのドナー濃度はそれぞれの元素の組成比に依っている。例として酸素（O）が少ない場合はしきい値が負になりやすいことが知られている。さらにインジウム（In）が多いほどより移動度が大きくなるが、しきい値はよりマイナスシフトする（非特許文献4）。
【００５２】
図15はチャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または1.5E−7C/cm2、チャネル層(4)がIGZOで膜厚が20nmでドナー濃度が2E17cm−3、ドレイン電圧3VのときのVg-Jdカーブである。この場合もρ−が0C/cm2のときのしきい値は−2.2Vであるが、ρ−を1.5E−7C/cm2とすることでしきい値は1.7Vとなり、ノーマリーオフにすることができた。
【００５３】
そして図16は同じ条件において、ρ−が1.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大したものである。この図のとおり電界強度は最大でもおよそ3.0MV/cmなので絶縁破壊は起きないことがわかる。
【００５４】
以上、チャネル層がZnを含む酸化物半導体において、短チャネル効果や組成比の違いによってしきい値がマイナスであるノーマリーオンのFETを、浮遊ゲートに適切な密度の負電荷を帯電させることでしきい値を正にし、ノーマリーオフにできることを示した。さらにドレイン電圧、ゲート電圧ともに数ボルト程度であるからFETを小さい消費電力で駆動させることができる。
【００５５】
浮遊ゲートによってFETのしきい値を制御するため移動度などのFETの特性をほとんど低下させず、電流密度100A/cm2以上からなる大きいオン電流と、105以上の大きいオンオフ比と、速いスイッチング速度を有する。チャネル幅を制御したい電流量に合わせて増減させることにより、チャネル長とチャネル幅の積からなる占有面積を調節できる。例としてチャネル長が1μm(=1E−4cm)の場合に100A以上のオン電流を得るためには、チャネル幅を1E+8μm(=1E4cm)以上とすればよい。
【００５６】
本発明のFETの構造がチャネル幅方向に対してほぼ対称の場合、ソースとドレインの電圧を入れ替えることが可能である。これによりインバーター、コンバーターとして利用できる。様々な電気機器に対してパワー半導体として利用でき、特に携帯電話やノートパソコン、タブレット機器、携帯型ゲーム機などのモバイル端末において省電力化による電池寿命の増大などの効果が期待できる。
【００５７】
次にチャネル層(4)に設定したZnOとIGZOの、ドナー濃度に対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係を示す。半導体の真性キャリア密度は（数１）のように表される(非特許文献15)。
【数１】
2013222792.tif 000003
ただし、Nc、Nvはそれぞれ伝導帯下端と価電子帯上端における実効状態密度、Egはバンドギャップ、kはボルツマン係数（＝8.62E−5
eV/K）、Tは温度である。
【００５８】
ここで非特許文献15から、ドナー濃度Nd cm−3が全て活性化しているとすると、フェルミ準位Efと真性フェルミ準位Eiとの差は（数２）のように書ける。
【数２】
2013222792.tif 000004
【００５９】
（数２）に（数１）を代入して、（数３）が得られる。
【数３】
2013222792.tif 000005
（数３）に（数４）の関係式を代入することで、（数５）が得られる。
【数４】
2013222792.tif 000006
【数５】
2013222792.tif 000007
【００６０】
ゆえに（数５）からドナー濃度NDに対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係がわかる。酸化物半導体はドーピングによるドナー濃度の制御が困難であるが、実測値で得られたVg-Idカーブと、シミュレーションで設定したドナー濃度ND で得られたVg-Idカーブがほぼ同じであれば、実測における酸化物半導体の固有特性であるドナー濃度NDと伝導帯下端とフェルミ準位の差(Ec−Ef)がわかる。
【００６１】
図17は（数５）に今回のシミュレーションで用いたZnOの各パラメーター（k＝8.62E−5 eV/K、T=300 K、Nc=1.5E+18
cm−3、Nv=5E+17
cm−3）を代入した場合の、ドナー濃度NDに対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係である。
【００６２】
図18は（数５）に今回のシミュレーションで用いたIGZOの各パラメーター（k＝8.62E−5 eV/K、T=300 K、Nc=5E+18
cm−3、Nv=5E+18
cm−3）を代入した場合の、ドナー濃度NDに対する伝導帯下端とフェルミ準位の差(Ec−Ef)の関係である。
【００６３】
（数５）の関係から酸化物半導体のおよそのドナー濃度がわかるが、FETのしきい値電圧Vthは複数の条件によって決まるため、浮遊ゲートの負電荷の面密度としきい値電圧Vthの関係を一義的に定めることはできない。複数の条件の例として、ソース−ドレイン間電圧Vds、チャネル長、酸化物系半導体膜の種類や組成比や膜厚や膜質、ゲート絶縁膜の種類や膜質や膜厚、ゲート絶縁膜中の欠陥準位、ゲート絶縁膜と酸化物系半導体の界面準位、絶縁膜膜中の欠陥準位にトラップされている正電荷、FETの構造などがある。
【００６４】
しかし浮遊ゲート側の絶縁膜とチャネル層の界面に、浮遊ゲートによって印加される電圧は一義的に求めることができる。この電圧をVs (V)とすると、Vsをプラスシフトさせたいしきい値電圧Vthの大きさに対する目安とすることができる。
【００６５】
ここで浮遊ゲート側の絶縁膜の単位面積あたりの静電容量をCGI F/cm2とすると、CGIは（数６）のように表せる。ただし、εは浮遊ゲートのゲート絶縁膜の比誘電率 、ε0は真空の誘電率（= 8.85E−14
F/cm）、d (cm)は浮遊ゲートとチャネル層の間の絶縁膜の膜厚である。
【数６】
2013222792.tif 000008
【００６６】
次に浮遊ゲートのチャネル層に向いている面における負電荷の面密度をρ− C/cm2とすると、平行平板コンデンサーと同様の関係からVS  (V)は（数７）のように表される。
【数７】
2013222792.tif 000009
この負の電圧Vsによってチャネル層の酸化物系半導体のキャリアである電子が排斥され、その結果FETのしきい値電圧Vthがプラスシフトする。
【００６７】
本発明のシミュレーション結果から、浮遊ゲートに適切な密度の負電荷を帯電させることでしきい値電圧Vthをプラスシフトさせ、酸化物半導体をチャネル層に用いたN型のFETをノーマリーオフ化させることが可能であることがわかった。
【００６８】
本発明の浮遊ゲートの役割は長期間安定してFETをノーマリーオフ化することである。そのため負電荷を帯電させた後に浮遊ゲートを囲む絶縁膜の膜厚は十分厚く、長期間経ってもリーク電流によるρ−の減少がほとんどないことが必要である。リーク電流が大きくρ−の減少が大きいと、しきい値電圧Vthは時間の経過とともに大きくマイナスシフトし、FET特性の不安定化やノーマリーオン化という問題が生じる。
【００６９】
ρ−が5E−7
C/cm2の場合に浮遊ゲート側の絶縁膜とチャネル層との界面に印加される電圧は、（数６）と（数７）からVs=4.2Vとなる。ただし、浮遊ゲート側の絶縁膜はSiO2でε=4.1、ε0=8.85E−14
F/cm、d=3E−6
cmとした。よって浮遊ゲート側の絶縁膜とチャネル層との界面に10年間安定して約4.2Vの電圧が印加されていればよい。
【００７０】
浮遊ゲート側の絶縁膜の膜厚が10nm以上の場合に流れる主なリーク電流は、（数８）で表されるFowler−Nordheimトンネル電流JF−N(A/m2)である（非特許文献16）。
【数８】
2013222792.tif 000010
ただし、qは素電荷、mは電子の質量、m*はSiO2中の電子の有効質量、EGIはρ−による浮遊ゲート側の絶縁膜中の電界強度 V/m、hはプランク定数、φbはZnO又はIGZOとSiO2との電位障壁高さである。
【００７１】
（数８）にq=1.60E−19
C、m=9.11E−31kg、m*=3.83E−31kg、h=6.63E−34
J・s、φb=3.4 eV(=5.44E−19 J)を代入すると（数９）が得られる。φbはZnOとIGZOの電子親和力4.3eVと、SiO2の電子親和力0.9eVとの差から求めた。
【数９】
2013222792.tif 000011
【００７２】
ここで浮遊ゲート側の絶縁膜の膜厚をtoxとすると、EGIは（数１０）のように書ける。
【数１０】
2013222792.tif 000012
（数９）、（数１０）から、toxが15nmの場合のVsに対するJF−Nの関係は図19のようになる。ただし図19においてJF−Nの単位はA/cm2にした。
【００７３】
ここで1 A=1 C/sであるから、1 A/cm2 = 1(C/cm2)/s と書くことができる。これは1秒ごとのρ−の変化量を表している。ゆえに１０年後のρ−の変化量をΔρ−とすると、JF−Nに10年を秒で表した3.15E+8 sをかけることによってΔρ−が得られる。
【００７４】
以上をふまえると、図19からVs=4.2Vの場合におけるJF−Nは6.43E−37 A/cm2なので、10年後のρ−の変化量はΔρ−=2.03E−28C/cm2となる。最初の負電荷の面密度ρ−が5E−7
C/cm2であるから、10年経過してもρ−はほとんど変化しないと言える。すなわち浮遊ゲートを囲む絶縁膜の膜厚が15nm以上であれば、しきい値電圧VthはほとんどマイナスシフトせずFETはノーマリーオフの状態を10年以上保つことができると言える。
【００７５】
ゆえに浮遊ゲートを覆う絶縁膜の膜厚は15nm以上とする必要がある。しかしあまり絶縁膜が厚いとチャネル層へ印加される電圧が小さくなるため、膜厚の上限は100nmが良いと考えられる。また、絶縁膜の成膜条件によっては膜質が悪く、15nmではリーク電流が大きくなりノーマリーオフの状態を10年以上保つことができない場合も考えられる。よって望ましくは30〜50nmの厚さが良い。
【００７６】
本発明の電界効果トランジスタを上から見た場合の概略図を図20(a)に示す。この図に示すようにゲート電極(1)、チャネル層(4)、浮遊ゲート(8)は重畳する。そしてチャネル幅方向において、浮遊ゲート(8)の長さはほぼ完全にチャネル層(4)と重畳していなければならない。これは図20(b)に示すように浮遊ゲート(8)の長さがチャネル層(4)より小さい場合、浮遊ゲート(8)によって制御されない領域のリーク電流によってノーマリーオフ化ができない場合があるためである。
【００７７】
またチャネル長方向長さにおいて、チャネル層(4)と重畳する浮遊ゲート(8)の長さはチャネル層(4)の長さより小さくても良い。よって図21のように浮遊ゲート(8)はソース側に片寄って形成してもよい。これは浮遊ゲート(8)によってチャネル層(4)の一部の領域において反転層が形成されなければソース−ドレイン間に大きな電流が流れないため、FETはノーマリーオフとなるからである。
【００７８】
チャネル層(4)はゲート電極(1)と浮遊ゲート(8)の間に存在し重畳していればよいので、図22のように浮遊ゲート(8)が下、ゲート電極(1)が上に位置する構造でもよい。
【００７９】
浮遊ゲートに負電荷を帯電させるためには、図23のように15nm以上の膜厚の絶縁膜上に浮遊ゲートを形成した後、数nmから数十nmの絶縁膜を成膜して浮遊ゲートを完全に覆う。その後、電子ビームを適切なエネルギーと時間で照射することにより、絶縁膜を通して適切な密度の負電荷を浮遊ゲートに帯電させる。
【００８０】
浮遊ゲートを覆っている絶縁膜の膜厚が15nm未満である場合、帯電後に15nm以上になるように絶縁膜を成膜する。15nm以上の絶縁膜で浮遊ゲートを覆うことでリーク電流を小さくし、10年以上ノーマリーオフ化に必要な負電荷の面密度を保持することができる。
【００８１】
上記の例に限らず、他の方法によって浮遊ゲートに適切な負電荷の面密度を帯電させ、十分厚い絶縁膜を成膜し浮遊ゲートを囲んでも良い。
【００８２】
本発明の効果はチャネル層と独立した浮遊ゲートによる、FETのノーマリーオフ化を特徴としている。ゆえに当然チャネル層はZnO、In−Ga−Zn−O、In−Tin−Zn−OなどのZnを含む酸化物系半導体や、その他どのような種類の酸化物系半導体でもよい。
【００８３】
また、本発明の効果は当然チャネル層の結晶品質と関係がないので、チャネル層の酸化物系半導体が単結晶、多結晶、非結晶（アモルファス）のいずれの状態でもよい。同様に本発明の効果が得られる場合において、酸化物系半導体の組成はどのようなものでもよい。
【００８４】
浮遊ゲートの材料は一般的に浮遊ゲートとして用いられている導体でよい。タングステン（W）やその他の金属、またはポリシリコンをリン（P）やボロン（B）のドーピングによって縮退させたものでもよい。すなわち浮遊ゲートとして活用できる導体であればよい。
【００８５】
浮遊ゲートを覆う絶縁膜の一例として、SiO2(SiOx)、SiON、SiN、Al2O3、HfO2などがあるが、他の一般的なFETに用いられている絶縁膜でも良い。
【００８６】
その他の材料は一般的なFETに用いられているものでよい。
【００８７】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその趣旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全体構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタの概略を示す断面図
【図２】本発明の効果を実証するために行ったシミュレーションにおける、実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタの概略を示す断面図
【図３】本発明のシミュレーションで得られた、チャネル長が1μm、浮遊ゲートのチャネル方向長さが0.5μm、チャネル層がZnOで膜厚が100nm、ドナー濃度が1E16cm−3の場合において、ソース電圧、ドレイン電圧、ゲート電圧が全て0Vで、浮遊ゲート(8)の負電荷の面密度ρ−が1E−7C/cm2のときのFETの電位分布図
【図４】本発明のシミュレーションで得られた、チャネル長が1μm、浮遊ゲートのチャネル方向長さが0.5μm、チャネル層がZnOで膜厚が50nm、ドナー濃度が2E17cm−3の場合において、ソース電圧0V、ドレイン電圧5V、ゲート電圧5Vで、浮遊ゲート(8)の負電荷の面密度ρ−が2.5E−7C/cm2のときのFETの電界強度分布図
【図５】本発明における浮遊ゲート(8)から印加される電圧とFETのサイズなどの条件に対する、FETのノーマリーオフ化と絶縁破壊の防止を説明する概略図
【図６】本発明のシミュレーションで得られた、浮遊ゲートが無いFETにおいてチャネル長を2μmから0.2μmまで変えた場合に、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Idカーブ
【図７】本発明のシミュレーションで得られた、チャネル長が0.5μm、浮遊ゲート(8)のL長方向長さが0.3μm、浮遊ゲート(8)の負電荷の面密度ρ−が1.5E−7C/cm2、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Idカーブ
【図８】本発明のシミュレーションで得られた、図7と同じ条件において、ρ−が1.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大した図
【図９】本発明のシミュレーションで得られた、チャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または2.5E−7C/cm2、チャネル層(4)がZnOで膜厚が50nmでドナー濃度が2E17cm−3、ドレイン電圧1VのときのVg-Jdカーブ
【図１０】本発明のシミュレーションで得られた、図9と同じ条件において、ρ−が2.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大した図
【図１１】本発明のシミュレーションで得られた、図10と同じ条件からドレイン電圧を1Vから5Vに変更した場合のゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大した図
【図１２】本発明のシミュレーションで得られた、チャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または1E−7C/cm2、チャネル層(4)がZnOで膜厚が100nmでドナー濃度が1E16cm−3、ドレイン電圧5VのときのVg-Jdカーブ
【図１３】本発明のシミュレーションで得られた、チャネル長が0.1μm、浮遊ゲート(8)のL長方向長さが0.05μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または3E−7C/cm2、チャネル層(4)がIGZOで膜厚が10nmでドナー濃度が1E16cm−3、ドレイン電圧1VのときのVg-Jdカーブ
【図１４】本発明のシミュレーションで得られた、図13と同じ条件において、ρ−が3E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大した図
【図１５】本発明のシミュレーションで得られた、チャネル長が1μm、浮遊ゲート(8)のL長方向長さが0.5μm、浮遊ゲート(8)の負電荷の面密度ρ−が0C/cm2または1.5E−7C/cm2、チャネル層(4)がIGZOで膜厚が20nmでドナー濃度が2E17cm−3、ドレイン電圧3VのときのVg-Jdカーブ
【図１６】本発明のシミュレーションで得られた、図15と同じ条件において、ρ−が1.5E−7C/cm2でゲート電圧が5Vの場合の電界強度分布図で、浮遊ゲート(8)のドレイン電極側の端とそれに接する絶縁膜(7)の領域を拡大した図
【図１７】本発明のシミュレーションで用いたZnOの物性パラメーターにおける、ドナー濃度に対する伝導帯下端とフェルミエネルギーとの差(=Ec−Ef)の関係
【図１８】本発明のシミュレーションで用いたIGZOの物性パラメーターにおける、ドナー濃度に対する伝導帯下端とフェルミエネルギーとの差(=Ec−Ef)の関係
【図１９】浮遊ゲートとチャネル層の間の絶縁膜の膜厚が15nmで、その絶縁膜とチャネル層の界面において浮遊ゲートによって印加される電圧Vsに対する、浮遊ゲートとチャネル層の間の絶縁膜中のFowler−Nordheimトンネル電流JF−Nの関係
【図２０】本発明の実施形態に関わる酸化物半導体をチャネル層に用いた電界効果トランジスタを上から見た場合において、チャネル幅方向に対し浮遊ゲートが、(a)チャネル層とほぼ完全に重畳している場合と、(b)完全に重畳していない場合の概略図
【図２１】チャネル長方向において、浮遊ゲートがゲート電極の一部の領域と重畳している場合の概略図
【図２２】浮遊ゲートが下、ゲート電極が上に形成された場合の概略図
【図２３】絶縁膜に覆われた浮遊ゲートに対し、電子ビームの照射を行って負の電荷を帯電させる方法を表した概略図
【符号の説明】
【００８９】
1…ゲート電極
2…FET基板
3…ゲート絶縁膜
4…酸化物半導体のチャネル層
5…ソース電極
6…ドレイン電極
7…浮遊ゲート絶縁膜
8…浮遊ゲート
9…層間膜
10…浮遊ゲートによって空乏化する領域
【産業上の利用可能性】
【００９０】
本発明を用いることで、ディスプレイの駆動回路などに用いられる、IGZO、ITZOをチャネル層に用いたFETをノーマリーオフ化させ、従来のものより低消費電力での動作が可能である。
【００９１】
本発明を用いることで、従来のSiCやGaN/AlGaNをチャネル層に用いたパワーFETより、ZnO、IGZO、ITZOをチャネル層に用いることでパワーFETを低コストで作成することができる。そして10年以上ノーマリーオフで動作し、かつ数ボルト程度の低電圧で駆動するため消費電力が小さい。さらに浮遊ゲートによってFETのしきい値を制御するため移動度などのFETの特性をほとんど低下させず、電流密度100A/cm2以上からなる大きいオン電流と、105以上の大きいオンオフ比と、速いスイッチング速度を有する。チャネル幅を制御したい電流量に合わせて増減させることにより、チャネル長とチャネル幅の積からなる占有面積を調節できる。また、ソースとドレインの電圧を入れ替えることが可能なので、インバーター、コンバーターとして利用できる。これにより様々な電気機器に対してパワー半導体として利用でき、特に携帯電話やノートパソコン、タブレット端末、携帯型ゲーム機などのモバイル機器において省電力化による電池寿命の増大が期待できる。
【図１】
2013222792.tif 000013
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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