(57)【要約】【課題】ラッチアップの原因究明やその対策を行うために有効な情報を得る。【解決手段】コアロジック（１２）、ラッチアップ復帰制御回路（１５−１）、ノイズ検知回路（１５−２）を設ける。コアロジックには内部電圧が供給される。ラッチアップ復帰制御回路は、内部電圧に重畳されたノイズに起因してコアロジックで発生したラッチアップを検出し、その検出結果に基づいてコアロジックへの内部電圧供給を遮断し、所定時間経過後に、コアロジックへの内部電圧供給を再開する。ノイズ検知回路は、上記内部電圧に重畳されたノイズを検出し、その検出結果を保持する。コアロジックがラッチアップ状態から復帰した後においても、ノイズ検知回路での検知結果を参照することで、内部電圧ＶＣＬに重畳されたノイズのレベルを把握することができる。ノイズ検知回路の出力情報は、コアロジックにおけるラッチアップの原因究明やその対策を行う上で有効とされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部電圧が供給されることで動作可能なコアロジックと、
上記内部電圧に重畳されたノイズに起因して上記コアロジックで発生したラッチアップを検出し、その検出結果に基づいて上記コアロジックへの内部電圧供給を遮断し、所定時間経過後に、上記コアロジックへの内部電圧供給を再開するラッチアップ復帰制御回路と、
上記内部電圧に重畳されたノイズを検出し、その検出結果を保持するノイズ検知回路と、を含む半導体集積回路。
【請求項２】
上記ノイズ検知回路は、それぞれ上記内部電圧に重畳されたノイズを検出し、その検出結果を保持するための複数のノイズ検知器を含み、
上記複数のノイズ検知器は、互いにノイズ検出レベルが異なる請求項１記載の半導体集積回路。
【請求項３】
上記ノイズ検知器は、上記内部電圧に重畳されたノイズを検出するノイズ検出部と、
上記ノイズ検出部で検出されたノイズを所定の閾値と比較することでノイズ判定を行うノイズ判定部と、
上記ノイズ判定部の判定結果をラッチするラッチ部と、を含む請求項２記載の半導体集積回路。
【請求項４】
上記コアロジックは、ＣＰＵを含み、
上記ラッチ部は、上記ＣＰＵによって管理されるアドレス空間に配置された請求項３記載の半導体集積回路。
【請求項５】
上記半導体集積回路は、それぞれ信号の入出力が可能な複数のＩ／Ｏ端子と、
上記Ｉ／Ｏ端子に対応して配置された複数のＩ／Ｏノイズ検知回路と、を更に含み、
上記Ｉ／Ｏノイズ検知回路は、対応する上記Ｉ／Ｏ端子に印加されたノイズを検出し、その検出結果を保持する請求項４記載の半導体集積回路。
【請求項６】
上記Ｉ／Ｏノイズ検知回路は、対応する上記Ｉ／Ｏ端子に印加されたノイズを検出し、その検出結果を保持するための複数のノイズ検知器を含み、
上記複数のノイズ検知器は、互いにノイズ検出レベルが異なる請求項５記載の半導体集積回路。
【請求項７】
上記ノイズ検知器は、上記内部電圧に重畳されたノイズを検出するノイズ検出部と、
上記ノイズ検出部で検出されたノイズを所定の閾値と比較することでノイズ判定を行うノイズ判定部と、
上記ノイズ判定部の判定結果をラッチするラッチ部と、を含む請求項６記載の半導体集積回路。
【請求項８】
上記半導体集積回路は、上記Ｉ／Ｏ端子に伝達されたデータを取り込み可能な入力制御部を更に含み、
上記ＣＰＵは、上記入力制御部を介して、上記ラッチ部にラッチされた情報を取り込む請求項７記載の半導体集積回路。
【請求項９】
上記半導体集積回路は、上記ＣＰＵによってノイズ検知リセット信号を設定可能な第１レジスタと、
上記ＣＰＵによってリセットイネーブル信号を設定可能な第２レジスタと、
上記第１レジスタの出力と上記第２レジスタの出力との論理積を得る論理積回路と、を更に含み、
上記ラッチ部は、上記論理積回路の出力によって初期化される請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるラッチアップの原因究明やその対策に有効な情報を得るための技術に関し、特にマイクロコンピュータに好適に利用できるものである。
【背景技術】
【０００２】
半導体集積回路において、ＣＭＯＳ集積回路が通常の動作を行っているときに、ノイズ等の何らかの要因をトリガとしてＣＭＯＳ構造に付随して形成される寄生サイリスタが導通して過大な電流が流れる現象（「ラッチアップ」という）を生じる可能性がある。ラッチアップが起こった半導体集積回路を通常の動作に戻すためには、当該半導体集積回路に供給されている電流を遮断する必要がある。
【０００３】
特許文献１には、過剰電流によりラッチアップを検出し、ＣＭＯＳ集積回路への電流供給を制限し、予め定められた時間が経過すると再度電源供給することが記載されている。
【０００４】
特許文献２には、ＳＲＡＭのビット列毎にラッチアップ発生を検出し、ビット列毎に電源電圧を所定値まで低下させ、所定時間経過後に、再度電源復帰させることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１０８３６８号公報
【特許文献２】特開２００６−１９０４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１，２に記載されているように、ラッチアップ状態に陥った半導体集積回路を通常の動作状態に戻すには、当該半導体集積回路に供給されている電流を遮断すればよい。つまり、ラッチアップを検出し、予め定められた時間が経過した時点で再度電源供給することにより、ラッチアップ状態から復帰させることができる。
【０００７】
しかし、従来技術によれば、ラッチアップ状態から復帰することができても、当該ラッチアップに関する情報不足のため、当該ラッチアップの原因究明やその対策が困難とされる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、コアロジック、ラッチアップ復帰制御回路、ノイズ検知回路を含んで半導体集積回路を構成する。上記コアロジックは、内部電圧が供給されることで動作可能とされる。上記ラッチアップ復帰制御回路は、上記内部電圧に重畳されたノイズに起因して上記コアロジックで発生したラッチアップを検出し、その検出結果に基づいて上記コアロジックへの内部電圧供給を遮断し、所定時間経過後に、上記コアロジックへの内部電圧供給を再開する。上記ノイズ検知回路は、上記内部電圧に重畳されたノイズを検出し、その検出結果を保持する。
【発明の効果】
【００１１】
課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、半導体集積回路におけるラッチアップの原因究明やその対策を行うために有効な情報を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】マイクロコンピュータにおける主要部の構成例回路図である。
【図２】図１に示されるマイクロコンピュータの全体的な構成例ブロック図である。
【図３】ラッチアップ復帰制御回路及びその周辺部における主要ノードの動作波形図である。
【図４】ノイズ検知器の構成例回路図である。
【図５】ノイズ検知器の構成例回路図である。
【図６】ノイズ検知回路の動作説明のための波形図である。
【図７】ノイズ検知回路の動作説明のための波形図である。
【図８】マイクロコンピュータにおける複数のＩ／Ｏポートとその周辺部の構成例回路図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕代表的な実施の形態に係る半導体集積回路は、コアロジック（１２）、ラッチアップ復帰制御回路（１５−１）、ノイズ検知回路（１５−２）を含む。上記コアロジック（１２）は、内部電圧が供給されることで動作可能とされる。上記ラッチアップ復帰制御回路（１５−１）は、上記内部電圧に重畳されたノイズに起因して上記コアロジックで発生したラッチアップを検出し、その検出結果に基づいて上記コアロジックへの内部電圧供給を遮断し、所定時間経過後に、上記コアロジックへの内部電圧供給を再開する。上記ノイズ検知回路（１５−２）は、上記内部電圧に重畳されたノイズを検出し、その検出結果を保持する。
【００１６】
上記の構成によれば、ノイズ検知回路（１５−２）は、上記内部電圧に重畳されたノイズを検出し、その検出結果を保持するため、ラッチアップ復帰制御回路の制御によって、コアロジックがラッチアップ状態から復帰した後においても、ノイズ検知回路での検知結果を参照することで、内部電圧ＶＣＬに重畳されたノイズのレベルを把握することができる。コアロジックにおけるラッチアップは、外来ノイズの混入が主たる要因と考えられるため、ノイズ検知回路の出力情報は、コアロジックにおけるラッチアップの原因究明やその対策を行う上で有効とされる。
【００１７】
〔２〕上記〔１〕において、上記ノイズ検知回路は、それぞれ上記内部電圧に重畳されたノイズを検出し、その検出結果を保持するための複数のノイズ検知器（２３，２４）を設けることができる。上記複数のノイズ検知器は、互いにノイズ検出レベルが異なる。これにより、ノイズ検出レベルが高いほうのノイズ検知器の出力がアサートされていれば、内部電圧にノイズが重畳されたことを把握でき、さらにノイズ検出レベルの低いほうのノイズ検知器の出力がアサートされていれば、より大きなノイズが内部電圧に重畳されたことを把握できる。
【００１８】
〔３〕上記〔２〕において、上記ノイズ検知器は、ノイズ検出部（４１，５１）、ノイズ判定部（４２，５２）、ラッチ部（４３，５３）を含んで構成することができる。上記ノイズ検出部（４１，５１）は、上記内部電圧に重畳されたノイズを検出する。上記ノイズ判定部（４２，５２）は、上記ノイズ検出部で検出されたノイズを所定の閾値と比較することでノイズ判定を行う。上記ラッチ部（４３，５３）は、上記ノイズ判定部の判定結果をラッチする。
【００１９】
〔４〕上記〔３〕において、上記コアロジックは、ＣＰＵ（１３）を含んで構成することができる。このとき、上記ＣＰＵによって上記ラッチ部の保持情報の読み出しや、上記ラッチ部の初期化を可能にするため、上記ラッチ部を、上記ＣＰＵによって管理されるアドレス空間に配置すると良い。
【００２０】
〔５〕上記〔４〕において、上記半導体集積回路には、それぞれ信号の入出力が可能な複数のＩ／Ｏ端子（Ｉ／Ｏ−１，Ｉ／Ｏ−２，Ｉ／Ｏ−ｎ）と、上記Ｉ／Ｏ端子に対応して配置された複数のノイズ検知回路（８６−１，８６−２，８６−ｎ）とを更に含めることができる。このとき、上記Ｉ／Ｏノイズ検知回路は、対応する上記Ｉ／Ｏ端子に印加されたノイズを検出し、その検出結果を保持する。
【００２１】
上記のように、各Ｉ／Ｏポート内に、Ｉ／Ｏ端子に印加された外来ノイズを検知するためのノイズ検知回路が設けられることにより、Ｉ／Ｏ端子に印加された外来ノイズを把握することができる。このため、Ｉ／Ｏポートを介して外来ノイズが入力され、それに起因して、コアロジックがラッチアップした場合において、上記ノイズ検知回路の出力情報は、当該ラッチアップの原因究明やその対策を行う上で有効とされる。
【００２２】
〔６〕上記〔５〕において、上記Ｉ／Ｏノイズ検知回路は、対応する上記Ｉ／Ｏ端子に印加されたノイズを検出し、その検出結果を保持するための複数のノイズ検知器（２３，２４）を含んで構成することができる。このとき、上記複数のノイズ検知器は、互いにノイズ検出レベルが異なる。これにより、ノイズ検出レベルが高いほうのノイズ検知器の出力がアサートされていれば、内部電圧にノイズが重畳されたことを把握でき、さらにノイズ検出レベルの低いほうのノイズ検知器の出力がアサートされていれば、より大きなノイズが内部電圧に重畳されたことを把握できる。
【００２３】
〔７〕上記〔６〕において、上記ノイズ検知器は、上記〔３〕の場合と同様に、ノイズ検出部（４１，５１）、ノイズ判定部（４２，５２）、ラッチ部（４３，５３）を含んで構成することができる。ここで、上記ノイズ検出部（４１，５１）は、上記内部電圧に重畳されたノイズを検出する。上記ノイズ判定部（４２，５２）は、上記ノイズ検出部で検出されたノイズを所定の閾値と比較することでノイズ判定を行う。上記ラッチ部（４３，５３）は、上記ノイズ判定部の判定結果をラッチする。
【００２４】
〔８〕上記〔７〕において、上記半導体集積回路には、上記Ｉ／Ｏ端子に伝達されたデータを取り込み可能な入力制御部を更に設けることができる。この場合において、上記ＣＰＵは、上記入力制御部を介して、上記ラッチ部にラッチされた情報を取り込むことができる。
【００２５】
〔９〕上記〔８〕において、上記半導体集積回路には、第１レジスタ（８８−１，８８−２，８８−ｎ）、第２レジスタ（８９）、論理積回路（８７−１，８７−２，８７−ｎ）とを更に設けることができる。上記第１レジスタ（８８−１，８８−２，８８−ｎ）は、上記ＣＰＵによってノイズ検知リセット信号を設定可能とされる。上記第２レジスタ（８９）は、上記ＣＰＵによってリセットイネーブル信号を設定可能とされる。上記論理積回路（８７−１，８７−２，８７−ｎ）は、上記第１レジスタの出力と上記第２レジスタの出力との論理積を得る。このとき、上記ラッチ部は、上記論理積回路の出力によって初期化されるように構成される。このように、２種類の信号の論理積によってのみラッチ部の初期化が可能とされることにより、ラッチ部の不用意な初期化によって、大切な保持情報を失うことを回避することができる。
【００２６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２７】
《実施の形態１》
図２には、半導体集積回路の一例とされるマイクロコンピュータが示される。
【００２８】
図２に示されるマイクロコンピュータ１０は、特に制限されないが、ＲＡＭ（Random Access Memory）１１、コアロジック１２、ＲＯＭ（Read Only Memory）１４、高電圧ロジック１５、電源回路１８を含む。
【００２９】
コアロジック１２は、ＣＰＵ（Central Processing Unit）１３やその周辺回路を含む。このマイクロコンピュータ１０は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＣＰＵ１３は、予め設定されたプログラムを実行する。ＲＯＭ１４には、上記ＣＰＵ１３で実行されるプログラムなどが格納される。ＲＡＭ１１は、上記ＣＰＵ１３における演算処理の作業領域などに利用される。電源回路１８は、外部から供給される高電位側電源電圧ＶＣＣを降圧して内部電圧ＶＣＬを形成する。この電源回路１８によって形成された内部電圧ＶＣＬは、ＲＡＭ１１、コアロジック１２、ＲＯＭ１４に供給される。高電圧ロジック１５には、外部から供給される高電位側電源電圧ＶＣＣが供給される。この高電圧ロジック１５は、上記コアロジック１２においてラッチアップを生じた場合に、当該ラッチアップからの自動復帰を制御するための機能を有する。また、マイクロコンピュータ１０の縁辺部には、ＲＡＭ１１、コアロジック１２、ＲＯＭ１４、高電圧ロジック１５、及び電源回路１８を包囲するように複数の外部端子１７が設けられている。
【００３０】
図１には、図２に示されるマイクロコンピュータにおける主要部の構成例が示される。
【００３１】
マイクロコンピュータ１０における複数の外部端子１７には、マイクロコンピュータ１０の内部状態をモニタするためのＭＯＮ端子７１、スタンバイ状態を指示するためのＳＴＢＹ端子７２、高電位側電源電圧ＶＣＣが印加されるＶＣＣ端子７３、内部電圧ＶＣＬを外部に出力するためのＶＣＬ端子７４、低電位側電源電圧ＶＳＳが印加されるＶＳＳ端子７５などが含まれる。
【００３２】
図２における電源回路１８は、レギュレータ１６と、このレギュレータ１６の出力によって動作制御されるｐチャネル型ＭＯＳトランジスタとを含む。レギュレータ１６やｐチャネル型ＭＯＳトランジスタ２５には、ＶＣＣ端子７３を介して外部から供給された高電位側電源電圧ＶＣＣが伝達される。レギュレータ１６は、参照電圧発生回路１６１及び比較器１６２とを含む。参照電圧発生回路１６１は、参照電圧Ｖｒｅｆを生成する。比較器１６２は、内部電圧ＶＣＬと参照電圧Ｖｒｅｆとを比較し、その差分電圧Ｖ１を生成する。この差分電圧Ｖ１は、ｐチャネル型ＭＯＳトランジスタ２５のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ２５のソース電極には高電位側電源電圧ＶＣＣが伝達され、ｐチャネル型ＭＯＳトランジスタ２５のドレイン電極から内部電圧ＶＣＬが出力される。この内部電圧ＶＣＬは、差分電圧Ｖ１に応じて高電位側電源電圧ＶＣＣが降圧されたものとなる。内部電圧ＶＣＬは、コアロジック１２の動作用電源電圧とされる。また、この内部電圧ＶＣＬは、ＶＣＬ端子７４を介して外部出力可能になっている。例えば高電位側電源電圧ＶＣＣが５Ｖとされるとき、内部電圧ＶＣＬは３Ｖなどとされる。
【００３３】
高電圧ロジック１５は、ラッチアップの復帰制御を行うためのラッチアップ復帰制御回路１５−１と、その拡張部として、ノイズの検知を行うためのノイズ検知回路１５−２とを含む。
【００３４】
ラッチアップ復帰制御回路１５−１は、コアロジック１２で発生したラッチアップを検出するためのインバータ２１と、そのラッチアップ検出結果に基づいてコアロジック１２への内部電圧ＶＣＬの供給を遮断し、所定時間経過後にコアロジック１２への内部電圧ＶＣＬの供給を再開させるための制御回路（ＣＮＴ）２２とを含む。制御回路２２は、インバータ２１の出力に基づいて、レギュレータ１６の動作を制御するためのレギュレータ制御信号Ｖｒｅｇを出力する。このレギュレータ制御信号Ｖｒｅｇは、レギュレータ１６に伝達される。また、レギュレータ制御信号Ｖｒｅｇは、バッファ２０及びＭＯＮ端子７１を介して外部出力されることにより、レギュレータ制御信号Ｖｒｅｇの外部モニタが可能になっている。
【００３５】
ここで、ラッチアップ復帰制御回路１５−１によるラッチアップ復帰制御について説明する。
【００３６】
図３には、ラッチアップ復帰制御回路１５−１及びその周辺部における主要ノードの動作波形が示される。尚、動作波形の横軸は時間である。
【００３７】
ＳＴＢＹ端子７２の電圧レベル（ＶＳＴＢＹ）がハイレベルのとき、スタンバイモードとされる。このスタンバイモードにおいては、ラッチアップ復帰制御回路１５−１により、レギュレータ制御信号Ｖｒｅｇがハイレベルとされ、レギュレータ１６がオフ状態（Ｒｅｇ．ｏｆｆ）にされる。このとき、レギュレータ１６の出力である差分電圧Ｖ１は、高電位側電源電圧ＶＣＣのレベルに等しくなり、内部電圧ＶＣＬは、低電位側電源電圧ＶＳＳのレベルに等しくなるため、コアロジック１２は動作しない。
【００３８】
ＳＴＢＹ端子７２の電圧レベル（ＶＳＴＢＹ）がローレベルのとき、ユーザモードとされる。このユーザモードにおいては、ラッチアップ復帰制御回路１５−１により、レギュレータ制御信号Ｖｒｅｇがローレベルとされ、レギュレータ１６がオン状態（Ｒｅｇ．ｏｎ）にされる。このとき、レギュレータ１６の出力は、そのときの内部電圧ＶＣＬと参照電圧Ｖｒｅｆとの差分となり、この差分が小さくなるように、内部電圧ＶＣＬが生成される。この内部電圧ＶＣＬはコアロジック１２に印加される。コアロジック１２の動作に応じてコアロジック１２での消費電流Ｉｃｃが変動する（Ｉｃｃ・ｍａｘ〜Ｉｃｃ・ｍｉｎ）。しかし、内部電圧ＶＣＬと参照電圧Ｖｒｅｆとの差分に応じて内部電圧ＶＣＬが制御されることにより、内部電圧ＶＣＬのレベルが安定化される。
【００３９】
上記ユーザモードにおいて、例えばＶＣＬ端子７４に外来ノイズが印加され、内部電圧ＶＣＬにノイズが重畳されると、それに起因してコアロジック１２でラッチアップが生じることがある。ラッチアップ状態に陥った場合、コアロジック１２には、動作時の最大電流Ｉｃｃ・ｍａｘよりも大きな電流が流れる。すると、内部電圧ＶＣＬの低下により、レギュレータ１６の出力である差分電圧Ｖ１が大幅に低下される（ｎ１）。そして、この差分電圧Ｖ１のレベルが、ラッチアップ復帰制御回路１５−１内のインバータＩＮＶ１の論理スレッショルド電圧（ＶＬＴ  ｏｆ  ＩＮＶ１）よりも低下された場合に、インバータＩＮＶ１の出力が、それまでのローレベルからハイレベルに遷移される（ｎ２）。ラッチアップ復帰制御回路１５−１内の制御回路２２は、上記インバータＩＮＶ１の出力がハイレベルに遷移されると、ＳＴＢＹ端子７２の電圧レベルにかかわらずに、レギュレータ制御信号Ｖｒｅｇをハイレベルとし、レギュレータ１６の動作を停止させる。これにより、差分電圧Ｖ１が高電位側電源電圧ＶＣＣのレベルに等しくなり（ｎ３）、内部電圧ＶＣＬが低電位側電源電圧ＶＳＳのレベルに等しくされることで、ラッチアップに起因する電流が遮断される（ｎ４）。レギュレータ１６の動作停止期間（ｎ５）は、上記インバータＩＮＶ１の出力がハイレベルに遷移されてから所定時間（ｔＣＯＮＴ）とされ、その時間（ｔＣＯＮＴ）は、制御回路２２内のカウンタによって計測される。上記インバータＩＮＶ１の出力がハイレベルに遷移されてから所定時間（ｔＣＯＮＴ）が経過すると、制御回路２２は、レギュレータ制御信号Ｖｒｅｇをローレベルにする。これにより、レギュレータ１６がオン状態（Ｒｅｇ．ｏｎ）にされ、内部電圧ＶＣＬが生成され、それが再びコアロジック１２に印加され、コアロジック１２に動作電流が流れる（ｎ６）。このようにラッチアップ状態に陥ったコアロジック１２に対して、内部電圧ＶＣＬの再投入が行われることにより、コアロジック１２をラッチアップ状態から復帰させることができる。
【００４０】
次に、ノイズ検知回路１５−２について説明する。
【００４１】
ノイズ検知回路１５−２は、二つのノイズ検知器２３,２４を含む。ノイズ検知器２３,２４は、それぞれ内部電圧ＶＣＬに重畳されたノイズを検出し、その検出結果を保持する機能を有する。ここで、ノイズ検知回路２３,２４のノイズ検出レベルは、互いに異なる。特に制限されないが、ノイズ検出レベルは、ノイズ検知回路２３よりもノイズ検知回路２４のほうが高いものとする。
【００４２】
図４には、ノイズ検知回路２３の構成例が示される。
【００４３】
ノイズ検知器２３は、ノイズ検出部４１、外来ノイズ判定部４２、ラッチ部４３を含む。
【００４４】
ノイズ検出部４１は、内部電圧ＶＣＬに重畳されたノイズを検出する。このノイズ検出部４１は、所定のバイアス電圧ＶＢを生成するためのバイアス回路（Ｂｉａｓ）４１１、ノイズを検知するためのキャパシタＣ１ａ,Ｃ１ｂを含む。キャパシタＣ１ａは、低電位側電源電圧ＶＳＳのラインに接続され、キャパシタＣ１ｂは、内部電圧ＶＣＬのラインに接続される。キャパシタＣ１ａ，Ｃ１ｂの接続ノードにバイアス電圧ＶＢが印加される。内部電圧ＶＣＬに重畳されたノイズは、キャパシタＣ１ｂを介して検出され、バイアス電圧ＶＢに重畳されて、外来ノイズ判定部４２に伝達される。
【００４５】
外来ノイズ判定部４２は、所定の正極側バイアス電圧ＶＢ＋を生成するための正極側バイアス回路（Ｂｉａｓ＋）４２１、所定の負極側バイアス電圧ＶＢ−を生成するための負極側バイアス回路（Ｂｉａｓ−）４２２、比較器４２３,４２４を含む。比較器４２３は、ノイズ検出部４１でのノイズ検出結果と、正極側バイアス電圧ＶＢ＋との比較を行う。比較器４２４は、ノイズ検出部４１でのノイズ検出結果と、負極側バイアス電圧ＶＢ−との比較を行う。ここで、正極側バイアス電圧ＶＢ＋は、比較器４２３での比較動作における閾値とされ、負極側バイアス電圧ＶＢ−は、比較器４２４における比較動作における閾値とされる。
【００４６】
ラッチ部４３は、比較器４２３の出力をラッチするラッチ（Ｌａｔｃｈ）回路４３１と、比較器４２４の出力をラッチするラッチ（Ｌａｔｃｈ）回路４３２とを含む。ラッチ回路４３１の出力はＶｏ１＋とされ、ラッチ回路４３２の出力はＶｏ１−とされる。ラッチ回路４３１,４３２は、ＣＰＵ１３によって管理されるアドレス空間に配置される。これによりＣＰＵ１３は、ラッチ回路４３１,４３２のラッチ情報を読み出すことができる。
【００４７】
図５には、ノイズ検知器２４の構成例が示される。
【００４８】
ノイズ検知器２４は、ノイズ検出部５１、外来ノイズ判定部５２、ラッチ部５３を含む。
【００４９】
ノイズ検出部５１は、内部電圧ＶＣＬに重畳されたノイズを検出する。このノイズ検出部５１は、所定のバイアス電圧ＶＢを生成するためのバイアス回路（Ｂｉａｓ）５１１、ノイズを検知するためのキャパシタＣ２ａ,Ｃ２ｂを含む。キャパシタＣ２ａは、低電位側電源電圧ＶＳＳのラインに接続され、キャパシタＣ２ｂは、内部電圧ＶＣＬのラインに接続される。キャパシタＣ２ａ，Ｃ２ｂの接続ノードにバイアス電圧ＶＢが印加される。内部電圧ＶＣＬに重畳されたノイズは、キャパシタＣ２ｂを介して検出され、バイアス電圧ＶＢに重畳されて、外来ノイズ判定部５２に伝達される。
【００５０】
外来ノイズ判定部５２は、所定の正極側バイアス電圧ＶＢ＋を生成するための正極側バイアス回路（Ｂｉａｓ＋）５２１、所定の負極側バイアス電圧ＶＢ−を生成するための負極側バイアス回路（Ｂｉａｓ−）５２２、比較器５２３,５２４を含む。比較器５２３は、ノイズ検出部５１でのノイズ検出結果と、正極側バイアス電圧ＶＢ＋との比較を行う。比較器５２４は、ノイズ検出部５１でのノイズ検出結果と、負極側バイアス電圧ＶＢ−との比較を行う。ここで、正極側バイアス電圧ＶＢ＋は、比較器５２３での比較動作における閾値とされ、負極側バイアス電圧ＶＢ−は、比較器５２４における比較動作における閾値とされる。
【００５１】
ラッチ部５３は、比較器５２３の出力をラッチするラッチ（Ｌａｔｃｈ）回路５３１と、比較器５２４の出力をラッチするラッチ（Ｌａｔｃｈ）回路５３２とを含む。ラッチ回路５３１の出力はＶｏ２＋とされ、ラッチ回路５３２の出力はＶｏ２−とされる。ラッチ回路５３１,５３２は、ＣＰＵ１３によって管理されるアドレス空間に配置される。これによりＣＰＵ１３は、ラッチ回路５３１，５３２のラッチ情報を読み出すことができる。
【００５２】
上記の構成において、図４におけるキャパシタＣ１ｂの値と、図５におけるキャパシタＣ２ｂの値とは、互いに等しくされる。また、図４におけるキャパシタＣ１ａの値は、図５におけるキャパシタＣ２ａの値よりも大きくなっている。これにより、ノイズ検出レベルは、ノイズ検知回路２３に比べてノイズ検知回路２４のほうが高くなる。この結果、ノイズ検知回路２３とノイズ検知回路２４とで、検出可能なノイズのレベルが相違する。例えばノイズ検知回路２３では、図６に示されるように、ラッチ回路４３の出力Ｖｏ１＋,Ｖｏ１−は、ローレベルのままで、ノイズが検知されないが、ノイズ検知回路２４では、図７に示されるように、ラッチ回路５３の出力Ｖｏ２＋,Ｖｏ２−は、ローレベルからハイレベルに遷移することで、ノイズが検知される。従って、ノイズ検知回路２３，２４での検知結果によれば、ラッチアップ復帰制御回路１５−１の制御によって、コアロジック１２がラッチアップ状態から復帰した後においても、内部電圧ＶＣＬに重畳されたノイズのレベルを把握することができる。つまり、ラッチ回路５３の出力Ｖｏ２＋,Ｖｏ２−がハイレベルになっていれば、内部電圧ＶＣＬにノイズが重畳されたことを把握でき、さらにラッチ回路４３の出力Ｖｏ１＋,Ｖｏ１−がハイレベルになっていれば、より大きなノイズが内部電圧ＶＣＬに重畳されたことを把握できる。コアロジック１２におけるラッチアップは、外来ノイズの混入が主たる要因と考えられるため、ラッチ回路４３，５３の出力情報は、コアロジック１２におけるラッチアップの原因究明やその対策を行う上で有効とされる。
【００５３】
《実施の形態２》
実施の形態１では、内部電圧ＶＣＬに重畳されたノイズの検知を行うためのノイズ検知回路１５−２が設けられたが、Ｉ／Ｏ（入出力）端子毎に、当該Ｉ／Ｏ端子に印加されたノイズを検出し、その検出結果を保持するためのＩ／Ｏノイズ検知回路を設けることができる。図８には、その場合の構成例が示される。
【００５４】
図２に示されるマイクロコンピュータ１０には、図８に示されるように、それぞれデータの入出力を可能とする複数のＩ／Ｏポート８１−１，８１−２，８１−ｎが設けられているものとする。
【００５５】
Ｉ／Ｏポート８１−１は、Ｉ／Ｏ−１端子を介してデータを出力するための出力バッファ８２−１と、このデータ出力を制御するための出力制御部８４−１と、Ｉ／Ｏ−１端子を介してデータを入力するための入力バッファ８３−１と、このデータ入力を制御するための入力制御部８５−１とを含む。
【００５６】
Ｉ／Ｏポート８１−２は、Ｉ／Ｏ−２端子を介してデータを出力するための出力バッファ８２−２と、このデータ出力を制御するための出力制御部８４−２と、Ｉ／Ｏ−２端子を介してデータを入力するための入力バッファ８３−２と、このデータ入力を制御するための入力制御部８５−２とを含む。
【００５７】
Ｉ／Ｏポート８１−ｎは、Ｉ／Ｏ−ｎ端子を介してデータを出力するための出力バッファ８２−ｎと、このデータ出力を制御するための出力制御部８４−ｎと、Ｉ／Ｏ−ｎ端子を介してデータを入力するための入力バッファ８３−ｎと、このデータ入力を制御するための入力制御部８５−ｎとを含む。
【００５８】
上記Ｉ／Ｏポート８１−１，８１−２，８１−ｎを介して外来ノイズが入力され、それに起因して、コアロジック１２がラッチアップを生じる可能性がある。そこで、上記Ｉ／Ｏポート８１−１，８１−２，８１−ｎ内に、Ｉ／Ｏ端子に印加された外来ノイズを検知するためのノイズ検知回路８６−１，８６−２，８６−ｎが設けられる。各ノイズ検知回路８６−１，８６−２，８６−ｎの構成は、図１に示されるノイズ検知回路１５−２と同様に、二つのノイズ検知器２３，２４を含んで構成することができる。このノイズ検知器２３，２４としては、図４及び図５に示されるのと同様の構成を採用することができる。ただし、図４及び図５におけるキャパシタＣ１ｂ，Ｃ２ｂは、内部電圧ＶＣＬのラインではなく、対応するＩ／Ｏポート８１−１，８１−２，８１−ｎにおけるＩ／Ｏ端子に接続される。これにより、各Ｉ／Ｏ端子に印加された外来ノイズを検知することができる。また、外来ノイズの検知結果は、各ノイズ検知回路８６−１，８６−２，８６−ｎ内のラッチ回路にラッチされる。このラッチ回路の保持情報は、対応する入力制御部８５−１，８５−２，８５−ｎ及びデータバスＤ−ＢＵＳを介してＣＰＵ１３によって読み込むことができる。コアロジック１２におけるラッチアップは、外来ノイズの混入が主たる要因と考えられるため、各ノイズ検知回路８６−１，８６−２，８６−ｎ内のラッチ回路の出力情報は、コアロジック１２におけるラッチアップの原因究明やその対策を行う上で有効とされる。
【００５９】
また、ノイズ検知回路８６−１，８６−２，８６−ｎ内のラッチ回路（図４のラッチ回路４３１，４３２や図５のラッチ回路５３１，５３２に相当）は、それぞれ対応する論理積回路８７−１，８７−２，８７−ｎの出力によって初期化されるようになっている。論理積回路８７−１は、ノイズ検知リセット信号レジスタ８８−１の出力と、リセットイネーブル信号レジスタ８９との論理積を得る。論理積回路８７−２は、ノイズ検知リセット信号レジスタ８８−２の出力と、リセットイネーブル信号レジスタ８９との論理積を得る。論理積回路８７−ｎは、ノイズ検知リセット信号レジスタ８８−ｎの出力と、リセットイネーブル信号レジスタ８９との論理積を得る。リセットイネーブル信号レジスタ８８−１は、Ｉ／Ｏポート８１−１内のラッチ回路に対応し、リセットイネーブル信号レジスタ８８−２は、Ｉ／Ｏポート８１−２内のラッチ回路に対応し、リセットイネーブル信号レジスタ８８−ｎは、Ｉ／Ｏポート８１−ｎ内のラッチ回路に対応する。リセットイネーブル信号レジスタ８９内のリセットイネーブル信号や、ノイズ検知リセット信号レジスタ８８−１，８８−２，８８−ｎ内のノイズ検知リセット信号は、ＣＰＵ１３によって書き換え可能とされる。リセットイネーブル信号レジスタ８９内のリセットイネーブル信号がハイレベルにされ、且つ、ノイズ検知リセット信号レジスタ８８−１，８８−２，８８−ｎ内のノイズ検知リセット信号がハイレベルにされることにより、対応するノイズ検知回路８６−１，８６−２，８６−ｎ内のラッチ回路が初期化される。このように、２種類の信号の論理積によってのみラッチ回路の初期化が可能とされることにより、ラッチ回路の不用意な初期化によって、大切な保持情報を失うことを回避することができる。尚、図４のラッチ回路４３１，４３２や、図５のラッチ回路５３１，５３２の初期化についても同様の回路構成を採用することができる。
【００６０】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６１】
図１において、バッファ２０の前段に、レギュレータ制御信号Ｖｒｅｇをラッチするためのラッチ回路を設けることができる。
【００６２】
ノイズ検知回路１５−２は、互いにノイズ検出レベルが異なる３個以上のノイズ検知器を含んで構成することができる。
【符号の説明】
【００６３】
１０  マイクロコンピュータ
１１  ＲＡＭ
１２  コアロジック
１３  ＣＰＵ
１４  ＲＯＭ
１５  高電圧ロジック
１５−１  ラッチアップ復帰制御回路
１５−２，８６−１，８６−２，８６−ｎ  ノイズ検知回路
１６  レギュレータ
１８  電源回路
２１  インバータ
２２  制御回路
２３，２４  ノイズ検知器
４１，５１  ノイズ検出部
４２，５２  外来ノイズ判定部
４３，５３  ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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