(57)【要約】【課題】  異なる複数の基準周波数に同期したクロックを生成でき、また、自走動作時に、ノイズの発生と消費電力を低減することができるクロック生成装置を提供する【解決手段】  複数の外部基準クロックを入力可能とし、信号レベル検出回路２４，２５部が入力された外部基準信号の帯域毎にレベル検出し、マイクロコントローラ４が、検出された信号レベルに応じて、一つの外部基準信号のみが適正レベルであった場合に、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をイネーブルとし、選択制御信号により適正レベルであった外部基準クロックを選択させ、それ以外の場合には、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をディセーブルとすると共に、ＰＬＬ−ＩＣ５をパワーダウンさせて、電圧制御発振器９に自走制御用直流電圧生成回路６からの電圧に基づいて自走発振を行わせるクロック生成装置としている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、
前記電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、前記位相差に基づく電圧を前記制御電圧として出力するＰＬＬ−ＩＣと、
特定の電圧を生成して前記制御電圧として出力する電圧生成部と、
前記ＰＬＬ−ＩＣからの電圧又は前記電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、
前記外部基準クロックの入力状態に応じて前記スイッチを切り替える制御部とを備えたクロック生成装置であって、
複数の異なる周波数の外部基準クロックを入力可能とし、前記各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、
前記各フィルタからの出力の信号レベルを検出して、前記各外部基準クロックの信号レベルを出力する信号レベル検出部と、
前記制御部からの指示に基づいて、前記各フィルタからの出力のいずれかを選択し、前記ＰＬＬ−ＩＣに前記外部基準クロックを出力するクロック選択回路とを備え、
前記制御部が、検出された各外部基準クロックの信号レベルに基づいて、前記クロック選択回路に対して、前記ＰＬＬ−ＩＣへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、前記ＰＬＬ−ＩＣへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、前記自走制御信号で前記ＰＬＬ−ＩＣへの前記外部基準クロックの出力を非許可とした場合には、前記ＰＬＬ−ＩＣをパワーダウンさせ、
前記クロック選択回路が、前記自走制御信号によって外部基準クロックの出力が許可された場合は、前記選択制御信号に基づいて前記複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力することを特徴とするクロック生成装置。
【請求項２】
自走制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合は、ＰＬＬ−ＩＣへの外部基準クロックの出力を許可し、それ以外の場合には、前記外部基準クロックの出力を非許可とする信号であり、
選択制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合に、前記適正な信号レベルの外部基準クロックを選択させる信号であることを特徴とする請求項１記載のクロック生成装置。
【請求項３】
外部基準クロック入力部が、複数の外部基準クロックを入力し、
選択制御信号が、複数の信号から成り、前記複数の信号の組み合わせにより、前記複数の外部基準クロックの中からいずれかを選択する信号であり、
前記制御部が、前記複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、
前記複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう前記選択制御信号を出力することを特徴とする請求項２記載のクロック生成装置。
【請求項４】
外部基準クロック入力部が、第１と第２の外部基準クロックを入力し、
選択制御信号が、前記第１の外部基準クロックの選択又は非選択を指示する信号であり、
前記制御部が、前記第１の外部基準クロック又は前記第２の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、
前記第１の外部基準クロックが適正な信号レベルであれば、前記選択制御信号で前記第１の外部基準クロックの選択を指示し、前記第２の外部基準クロックが適正な信号レベルであれば、前記選択制御信号で前記第１の外部基準クロックの非選択を指示することを特徴とする請求項２記載のクロック生成装置。
【請求項５】
外部基準クロック入力部が、第１〜第８の外部基準クロックを入力し、
選択制御信号が、第１、第２、第３の信号から成り、各信号の組み合わせにより、前記第１〜第８の外部基準クロックのいずれかを選択する信号であり、
前記制御部が、前記第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、
前記第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう前記第１、第２、第３の信号を出力することを特徴とする請求項２記載のクロック生成装置。
【請求項６】
外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えたことを特徴とする請求項１乃至５のいずれか記載のクロック生成装置。
【請求項７】
スイッチが、メークビフォアブレークタイプのスイッチであることを特徴とする請求項１乃至６のいずれか記載のクロック生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器にクロックを供給するクロック生成装置に係り、特に複数の周波数の外部基準信号に同期したクロックを生成でき、更に、自走動作を行った場合にノイズの発生と消費電力を低減することができるクロック生成装置に関する。
【背景技術】
【０００２】
［先行技術の説明］
機器にクロックを供給するクロック生成装置は、外部から基準クロックが入力されると、電圧制御発振器が当該基準クロックに同期発振し、基準クロックが入力されない場合には、自走発振して常にクロックを供給するものである。
【０００３】
従来のクロック生成装置としては、特開平１０−０６５５３６号公報「クロック切替回路」（埼玉日本電気株式会社、特許文献１）、特開平１１−３０８１０２号公報「位相同期回路」（日本電気株式会社、特許文献２）がある。
【０００４】
特許文献１には、クロック切替回路において、現用と予備の２系統の基準クロックを入力して入力状態を検出し、入力状態に応じて基準クロックを選択してＰＬＬ回路に出力し、また、基準クロック切り替え時には、自走クロックをＰＬＬ回路に出力することが記載されている。
【０００５】
また、特許文献２には、位相同期回路において、基準クロックの有無及び精度を監視して、同期発振動作と自走発振動作の切り替え制御を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０６５５３６号公報
【特許文献２】特開平１１−３０８１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のクロック生成装置では、異なる複数の基準周波数に同期したクロックを生成することはできず不便であり、また、一旦自走動作を行った場合に、消費電力やノイズを低減することができないという問題点があった。
【０００８】
尚、特許文献１は、同一周波数の基準クロックを２系統にして切り替え可能としたもので、複数の異なる周波数の外部基準クロックを入力可能としてそれに基づくクロックを生成するものではない。
また、特許文献２も、複数の異なる周波数の外部基準クロックを入力可能とすることの記載はなく、それらの中から適切な外部基準クロックを選択して同期発振動作を行うものではない。
【０００９】
本発明は、上記実状に鑑みて為されたもので、異なる複数の基準周波数に同期したクロックを生成することができ、更に、自走動作時に、ノイズの発生と消費電力を低減することができるクロック生成装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記従来例の問題点を解決するための本発明は、制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、当該位相差に基づく電圧を制御電圧として出力するＰＬＬ−ＩＣと、特定の電圧を生成して制御電圧として出力する電圧生成部と、ＰＬＬ−ＩＣからの電圧又は電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、外部基準クロックの入力状態に応じてスイッチを切り替える制御部とを備えたクロック生成装置であって、複数の異なる周波数の外部基準クロックを入力可能とし、各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、各フィルタからの出力の信号レベルを検出して、各外部基準クロックの信号レベルを出力する信号レベル検出部と、制御部からの指示に基づいて、各フィルタからの出力のいずれかを選択し、ＰＬＬ−ＩＣに外部基準クロックを出力するクロック選択回路とを備え、制御部が、検出された各外部基準クロックの信号レベルに基づいて、クロック選択回路に対して、ＰＬＬ−ＩＣへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、ＰＬＬ−ＩＣへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、自走制御信号でＰＬＬ−ＩＣへの外部基準クロックの出力を非許可とした場合には、ＰＬＬ−ＩＣをパワーダウンさせ、クロック選択回路が、自走制御信号によって外部基準クロックの出力が許可された場合は、選択制御信号に基づいて複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力することを特徴としている。
【００１１】
また、本発明は、上記クロック生成装置において、自走制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合は、ＰＬＬ−ＩＣへの外部基準クロックの出力を許可し、それ以外の場合には、外部基準クロックの出力を非許可とする信号であり、選択制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを選択させる信号であることを特徴としている。
【００１２】
また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、複数の外部基準クロックを入力し、選択制御信号が、複数の信号から成り、当該複数の信号の組み合わせにより、複数の外部基準クロックの中からいずれかを選択する信号であり、制御部が、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう選択制御信号を出力することを特徴としている。
【００１３】
また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、第１と第２の外部基準クロックを入力し、選択制御信号が、第１の外部基準クロックの選択又は非選択を指示する信号であり、制御部が、第１の外部基準クロック又は第２の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第１の外部基準クロックが適正な信号レベルであれば、選択制御信号で第１の外部基準クロックの選択を指示し、第２の外部基準クロックが適正な信号レベルであれば、選択制御信号で第１の外部基準クロックの非選択を指示することを特徴としている。
【００１４】
また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、第１〜第８の外部基準クロックを入力し、選択制御信号が、第１、第２、第３の信号から成り、各信号の組み合わせにより、第１〜第８の外部基準クロックいずれかを選択する信号であり、制御部が、第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう第１、第２、第３の信号を出力することを特徴としている。
【００１５】
また、本発明は、上記クロック生成装置において、外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えたことを特徴としている。
【００１６】
また、本発明は、上記クロック生成装置において、スイッチが、メークビフォアブレークタイプのスイッチであることを特徴としている。
【発明の効果】
【００１７】
本発明によれば、制御電圧に応じた周波数を発振し、出力する電圧制御発振器と、電圧制御発振器の出力と、入力された外部基準クロックとの位相差を検出し、当該位相差に基づく電圧を制御電圧として出力するＰＬＬ−ＩＣと、特定の電圧を生成して制御電圧として出力する電圧生成部と、ＰＬＬ−ＩＣからの電圧又は電圧生成部からの特定の電圧を切り替えて電圧制御発振器に供給するスイッチと、外部基準クロックの入力状態に応じてスイッチを切り替える制御部とを備えたクロック生成装置であって、複数の異なる周波数の外部基準クロックを入力可能とし、各外部基準クロックの周波数を通過させる複数のフィルタを有する外部基準クロック入力部と、各フィルタからの出力の信号レベルを検出して、各外部基準クロックの信号レベルを出力する信号レベル検出部と、制御部からの指示に基づいて、各フィルタからの出力のいずれかを選択し、ＰＬＬ−ＩＣに外部基準クロックを出力するクロック選択回路とを備え、制御部が、検出された各外部基準クロックの信号レベルに基づいて、クロック選択回路に対して、ＰＬＬ−ＩＣへの外部基準クロックの出力を許可又は非許可とする自走制御信号と、ＰＬＬ−ＩＣへ出力する外部基準クロックを選択する選択制御信号とを出力すると共に、自走制御信号でＰＬＬ−ＩＣへの外部基準クロックの出力を非許可とした場合には、ＰＬＬ−ＩＣをパワーダウンさせ、クロック選択回路が、自走制御信号によって外部基準クロックの出力が許可された場合は、選択制御信号に基づいて複数の外部基準クロックの内いずれかの外部基準クロックを選択して出力するクロック生成装置としているので、複数の異なる周波数の外部基準信号を入力可能とし、それらの中から適切なものを選択して当該外部基準クロックに同期したクロックを生成することができ、また、適切な外部基準信号の入力がない場合には、自走発振とすると共にＰＬＬ−ＩＣをパワーダウンさせて、消費電力及びノイズを低減することができる効果がある。
【００１８】
また、本発明によれば、自走制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合は、ＰＬＬ−ＩＣへの外部基準クロックの出力を許可し、それ以外の場合には、外部基準クロックの出力を非許可とする信号であり、選択制御信号は、いずれか１つの外部基準クロックのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを選択させる信号である上記クロック生成装置としているので、複数の外部基準信号の内、いずれか１つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。
【００１９】
また、本発明によれば、外部基準クロック入力部が、複数の外部基準クロックを入力し、選択制御信号が、複数の信号から成り、当該複数の信号の組み合わせにより、複数の外部基準クロックの中からいずれかを選択する信号であり、制御部が、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、複数の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう選択制御信号を出力する上記クロック生成装置としているので、複数の外部基準信号の内、いずれか１つのみが適正な信号レベルである場合に、選択制御信号の組み合わせによって当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。
【００２０】
また、本発明によれば、外部基準クロック入力部が、第１と第２の外部基準クロックを入力し、選択制御信号が、第１の外部基準クロックの選択又は非選択を指示する信号であり、制御部が、第１の外部基準クロック又は第２の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第１の外部基準クロックが適正な信号レベルであれば、選択制御信号で第１の外部基準クロックの選択を指示し、第２の外部基準クロックが適正な信号レベルであれば、選択制御信号で第１の外部基準クロックの非選択を指示する上記クロック生成装置としているので、２つの外部基準信号の内、いずれか１つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。
【００２１】
また、本発明によれば、外部基準クロック入力部が、第１〜第８の外部基準クロックを入力し、選択制御信号が、第１、第２、第３の信号から成り、各信号の組み合わせにより、第１〜第８の外部基準クロックいずれかを選択する信号であり、制御部が、第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、自走制御信号で外部基準クロックの出力を許可し、それ以外の場合には非許可とし、第１〜第８の外部基準クロックのいずれかの信号レベルのみが適正な信号レベルである場合に、当該適正な信号レベルである外部基準クロックを選択するよう第１、第２、第３の信号を出力する上記クロック生成装置としているので、８つの外部基準信号の内、いずれか１つのみが適正な信号レベルである場合に、当該適正な信号レベルの外部基準クロックを用いた同期発振動作を行うことができ、適切な外部基準クロックを選択してクロックを生成することができる効果がある。
【００２２】
また、本発明によれば、外部基準クロック入力部が、複数のフィルタの代わりに、各々異なる特定の帯域を通過させる複数のデュプレクサを備えた上記クロック生成装置としているので、デュプレクサの設計を最適化することにより、信号レベルの減衰量を低減して効率を向上させることができる効果がある。
【００２３】
また、本発明によれば、スイッチが、メークビフォアブレークタイプのスイッチである上記クロック生成装置としているので、同期発振動作と自走発振動作との切り替え時の瞬断が発生せず、出力クロックの周波数を安定させると共に切り替えをスムーズに行うことができる効果がある。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係るクロック生成装置の構成ブロック図である。
【図２】クロック選択回路３４の回路図である。
【図３】発振ドライバの入出力を示す機能表である。
【図４】クロック選択回路の入出力を示す機能表である。
【図５】マイクロコントローラ４におけるＳＥＬＦＭＯＤＥとＳＥＬ＿Ａの制御例を示す説明図である。
【図６】ＰＬＬ−ＩＣ５の設定制御例を示す説明図である。
【図７】本発明の第２の実施の形態に係るクロック生成装置の部分構成ブロック図である。
【図８】第２の装置のクロック選択回路３４０の構成例を示す構成ブロック図である。
【図９】第２の装置のクロック選択回路の制御例を示す模式説明図である。
【図１０】本発明の第３の実施の形態に係るクロック生成装置の部分構成ブロック図である。
【図１１】本発明の第４の実施の形態に係るクロック生成装置の部分構成ブロック図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るクロック生成装置は、複数種類の周波数の外部基準信号を入力可能とし、レベル検出部が各外部基準信号の信号レベルを検出して、制御部が、検出された信号レベルに応じて、位相同期回路で外部基準信号に同期したクロックを生成する同期発振を行うか、又は自走発振動作を行うかを判断して、同期発振を行う場合には、クロック選択回路に、信号レベルが適正レベルである唯一の外部基準信号を選択してＰＬＬ（Phase Locked Loop）回路に出力させ、自走発振動作を行う場合には、ＰＬＬ−ＩＣ（Integrated Circuit）の動作を停止して、電圧制御発振器に自走制御用の制御電圧を供給するものであり、複数種類の外部基準信号に同期したクロックの生成を可能とし、また、自走発振時の消費電力やノイズを低減することができるものである。
【００２６】
［第１のクロック生成装置の構成：図１］
本発明の第１の実施の形態に係るクロック生成装置について図１を用いて説明する。図１は、本発明の第１の実施の形態に係るクロック生成装置の構成ブロック図である。
本発明の実施の形態に係るクロック生成装置は、入力される外部基準クロックに同期した出力クロックを生成して出力するものであり、図１に示す第１の実施の形態では、２種類の異なる周波数の外部基準クロックが入力可能となっている。
外部基準クロックは、例えば、１MHzと１０MHzの信号を切り替えて入力する。
また、外部基準クロックが入力されない場合には、予め設定された自走周波数を出力するよう動作する。
【００２７】
図１に示すように、本発明の第１の実施の形態に係るクロック生成装置（第１のクロック生成装置）は、２分配回路１と、分配部２，３と、信号レベル検出回路２４,２５と、クロック選択回路３４と、マイクロコントローラ４と、ＰＬＬ−ＩＣ５と、自走制御用直流電圧生成回路６と、ＳＰＤＴ（Single Pole Double Throw）アナログスイッチ７と、ループフィルタ８と、電圧制御発振器９とを備えている。
尚、２分配回路１と分配部３，４は請求項に記載した外部基準クロック入力部に相当し、マイクロコントローラ４は、請求項に記載した制御部に相当し、自走制御用直流電圧生成回路６は電圧生成部に相当する。
【００２８】
更に、分配部２は、２分配回路２１と、フィルタＡ２２と、フィルタＢ２３とを備え、同様に、分配部３は、２分配回路３１と、フィルタＡ３２と、フィルタＢ３３とを備えている。分配部２及び３の構成及び動作は同じである。
【００２９】
［第１のクロック生成装置の各部］
第１のクロック生成装置の各構成部分について具体的に説明する。
２分配回路１，２１，３１は、周波数特性を持たない分配回路であり、入力信号を２系統に分配する。ここでは、外部から入力される１MHz又は１０MHzの外部基準クロックを２分配する。
【００３０】
フィルタＡ２２，３２は、第１の装置の例では、１MHzの基準クロックを通過させ、１０MHzの基準クロックを阻止する（通過させない）ローパスフィルタもしくはバンドパスフィルタである。
フィルタＢ２３，３３は、１０MHzの基準クロックを通過させ、１MHzの基準クロックを阻止するハイパスフィルタもしくはバンドパスフィルタである。
【００３１】
信号レベル検出回路２４は、フィルタＡ２２を通過した１MHz基準クロックの信号のレベルを検出し、検出結果を１MHz基準クロックレベル信号（ＤＥＴ＿Ａ信号）としてマイクロコントローラ４に出力する。
信号レベル検出回路２５は、フィルタＢ２３を通過した１０MHz基準クロックの信号レベルを検出し、検出結果を１０MHz基準クロックレベル信号（ＤＥＴ＿Ｂ信号）としてマイクロコントローラ４に出力する。
【００３２】
ＤＥＴ＿Ａ信号及びＤＥＴ＿Ｂ信号がアナログ電圧信号の場合、Ａ／Ｄ変換器を介して適切なデジタル信号インタフェースでマイクロコントローラ４に入力する。マイクロコントローラ４がＡ／Ｄ変換器を内蔵している場合には直接接続してよい。また、ＤＥＴ＿Ａ信号及びＤＥＴ＿Ｂ信号がデジタル信号の場合には、適切なデジタル信号インタフェース経由でマイクロコントローラ４に取り込むことが可能である。
【００３３】
分配部２と分配部３とは、どちらか一方のみを備えるようにして共用としてもよく、この場合２分配回路１も不要となる。
例えば、分配部３を設けず、外部基準クロック（ＲＥＦＣＬＫ＿ＩＮ）を直接分配部２に入力し、フィルタＡ２２の出力及びフィルタＢ２３の出力をそれぞれ２分配して、一方を信号レベル検出回路２４，２５に入力し、他方をクロック選択回路３４に入力すればよい。
【００３４】
マイクロコントローラ４は、外部基準クロックの信号レベルに応じて、ＳＥＬＦＭＯＤＥとＳＥＬ＿Ａの２種類の制御信号（クロック選択信号）を出力する。
ＳＥＬＦＭＯＤＥ信号は、外部基準クロックに同期した発振（同期発振）を行うか、自走による発振（自走発振）を行うかを指示する制御信号（同期発振／自走発振制御信号）であり、本装置は、ＳＥＬＦＭＯＤＥ信号がＨＩＧＨレベル（Ｈレベル）の時は自走し、ＬＯＷレベル（Ｌレベル）の場合には外部基準クロックに基づいて同期発振する。つまり、ＳＥＬＦＭＯＤＥ信号は、Ｈレベルのときは自走制御信号となり、Ｌレベルのときは同期発振制御信号となる。
【００３５】
また、ＳＥＬＦＭＯＤＥ信号は、クロック選択回路３４に対して、Ｌレベルの時に外部基準クロックの出力を許可（イネーブル）し、Ｈレベルの時に非許可（ディセーブル）とする。つまり、ＳＥＬＦＭＯＤＥ信号は、クロック選択回路３４に対する外部基準クロック出力の許可／非許可信号となる。
ＳＥＬＦＭＯＤＥ信号は、請求項に記載した自走制御信号に相当する。
【００３６】
ＳＥＬ＿Ａ信号は、選択する外部基準信号を指示する信号であり、第１の装置では、外部基準クロックＡを選択するか、外部基準クロックＢを選択するかを指示する外部基準信号選択信号である。ここでは、ＳＥＬ＿Ａ信号がＨレベルの場合に外部基準クロックＡを選択し、Ｌレベルの場合には外部基準クロックＢの選択を指示する。
ＳＥＬ＿Ａ信号は、請求項に記載した選択制御信号に相当する。
【００３７】
また、マイクロコントローラ４はＰＬＬ−ＩＣ５に対して、動作内容を指示する制御信号としてＰＬＬレジスタ設定信号を出力する。ＰＬＬレジスタ設定信号には、各分周器に対する分周値が含まれる。
更に、本装置の特徴として、マイクロコントローラ４は、自走時には、ＰＬＬ−ＩＣ５をパワーダウンさせる。これにより、自走時の消費電力とノイズを低減できるものである。
【００３８】
更に、マイクロコントローラ４は、自走制御用直流電圧生成回路６を制御して、一定の直流電圧を生成させる。当該直流電圧は、電圧制御発振器９に予め設定された自走周波数を発振させる電圧である。
各制御信号の状態と各部の動作については後で詳細に説明する。
【００３９】
自走制御用直流電圧生成回路６は、マイクロコントローラ４からの指示に従って、直流電圧を生成し、ＳＰＤＴアナログスイッチ７に出力する。
自走制御用直流電圧生成回路６は、ここでは、Ｄ／ＡコンバータもしくはＰＷＭ（Pulse Width Modulation；パルス幅変調）回路を備えた構成として、マイクロコントローラ４からの制御に従って動作するようにしているが、可変抵抗器等を備えて手動で調整可能な構成としてもよい。
【００４０】
クロック選択回路３４は、ＳＥＬ＿Ａ信号とＳＥＬＦＭＯＤＥ信号に従って、外部基準クロックを選択し、ＰＬＬ−ＩＣ５に出力する。外部基準クロックの選択は、いずれか一方を選択して出力するか、両方をマスクする（いずれの外部基準クロックも出力しない）。
【００４１】
ＰＬＬ−ＩＣ５は、外部基準クロックと電圧制御発振器９の出力との位相差に基づく電圧を出力するものであり、制御レジスタ５１と、分周器５２，５３と、位相比較器５４とを備えている。
制御レジスタ５１は、マイクロコントローラ４から設定された動作内容を記憶する。
分周器５２は、クロック選択回路３４で選択された外部基準クロックを、制御レジスタ５１の設定内容に基づく分周値で分周する。
分周器５３は、電圧制御発振器９からの出力クロック信号を制御レジスタ５１の設定内容に基づいた分周値で分周する。
位相比較器５４は、分周器５２からの分周された外部基準クロックと、分周器５３からの分周された出力クロックの位相を比較し、検出された位相差をチャージポンプで積分してチャージポンプ出力電圧をＳＰＤＴアナログスイッチ７に出力する。
【００４２】
また、本装置では、ＰＬＬ−ＩＣ５は、パワーダウン制御が可能なデバイスとしており、自走時にはマイクロコントローラ４からの指示に基づいて、パワーダウンする。その場合、チャージポンプ出力をスリーステート出力とし、出力を停止する。
【００４３】
ＳＰＤＴアナログスイッチ７は、自走制御用直流電圧生成回路６からの直流電圧とＰＬＬ−ＩＣ５からの電圧とを入力し、マイクロコントローラ４からの指示に基づいて、いずれか一方をループフィルタ８に出力する。具体的には、ＳＥＬＦＭＯＤＥ信号がＨレベルの場合（自走制御）には自走制御用直流電圧生成回路６の出力を選択し、Ｌレベルの場合（同期発振制御）にはＰＬＬ−ＩＣ５のループフィルタ出力を選択する。
【００４４】
ループフィルタ８は、入力された電圧を平滑化して、制御電圧として電圧制御発振器９に印加する。
電圧制御発振器９は、制御電圧に応じた周波数信号を発振し、出力クロック（ＯＳＣＯＵＴ）を出力する。電圧制御発振器９としては、直流電圧により周波数制御が可能な発振器であればよく、水晶発振回路や原子発振回路であってもよい。また、電圧制御発振器９からの出力は、分周器５３に入力されて、ＰＬＬループを形成する。
【００４５】
［第１のクロック生成装置の概略動作：図１］
次に、第１の装置の概略動作について図１を用いて説明する。
２分配回路１に入力された１MHz又は１０MHzの外部基準クロックは、分配され、その一方は分配部２に入力されてフィルタＡ２２，Ｂ２３でフィルタリングされ、信号レベル検出回路２４，２５で信号レベルが検出されて、マイクロコントローラ４に入力される。
また、２分配回路１で分配された他方の外部基準クロックは、分配部３でフィルタ２２，２３によりフィルタリングされ、クロック選択回路３４に入力される。
【００４６】
マイクロコントローラ４では、入力された外部基準クロックの信号レベルに応じて、ＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号を生成し、クロック選択回路３４、ＳＰＤＴアナログスイッチ７に出力する。
第１のクロック生成装置は、ＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号の組み合わせに基づいて動作を決定するものであり、具体的には、いずれかの外部基準クロックが適正レベルであれば当該外部基準クロックを基準クロックとして同期発振動作を行い、外部基準クロックのレベルが不適正である場合には自走発振動作を行う。
【００４７】
そして、同期発振動作時には、クロック選択回路３４がＳＥＬ＿Ａ信号に基づいて、１MHz又は１０MHzのいずれかの外部基準クロックを選択してＰＬＬ−ＩＣ５に出力し、ＳＰＤＴアナログスイッチ７がＰＬＬ−ＩＣ５のチャージポンプ出力をループフィルタ８に出力し、電圧制御発振器９からチャージポンプ出力に応じたクロックが出力される。
【００４８】
自走発振制御時には、マイクロコントローラ４は、ＰＬＬ−ＩＣ５に対してパワーダウンするよう設定し、ＳＰＤＴアナログスイッチ７を自走制御用電圧生成回路６側に切り替え、自走制御用の直流電圧がループフィルタ８を介して電圧制御発振器９に印加され、電圧制御発振器９から当該直流電圧に応じたクロックが出力される。
このようにして、第１のクロック生成装置の動作が行われる。
【００４９】
［クロック選択回路３４の構成：図２］
次に、図１に示したクロック選択回路３４の構成について図２を用いて説明する。図２は、クロック選択回路３４の回路図である。
図２に示すように、クロック選択回路３４は、ＳＥＬＦＭＯＤＥ信号入力端子と、ＲＥＦＣＬＫ＿Ａ（外部基準クロックＡ）入力端子と、ＳＥＬ＿Ａ信号入力端子と、ＲＥＦＣＬＫ＿Ｂ（外部基準クロックＢ）入力端子とを備え、インバータ回路３４１，３４４と、ＡＮＤ回路３４２，３４５と、発振ドライバ３４３，３４６と、ＡＮＤ回路３４８とＲＥＦＣＬＫ（基準クロック）出力端子とを備えている。
【００５０】
インバータ回路３４１はＳＥＬＦＭＯＤＥ信号を反転出力し、インバータ回路３４４はＳＥＬ＿Ａ信号を反転出力する。
ＡＮＤ回路３４２は、ＳＥＬＦＭＯＤＥ信号の反転出力とＳＥＬ＿Ａ信号とを入力し、両方ともＨＩＧＨ（Ｈ）レベルであった場合（同期発振制御で、外部基準クロックＡを選択する場合）にはＨレベルを出力し、それ以外はＬＯＷ（Ｌ）レベルを出力する。ＡＮＤ回路３４２からの出力は、外部基準クロックＲＥＦＣＬＫ＿Ａの出力又は非出力を制御する制御信号（ＣＴＲＬ信号）である。
【００５１】
ＡＮＤ回路３４５は、ＳＥＬＦＭＯＤＥ信号の反転出力とＳＥＬ＿Ａ信号の反転出力とを入力し、両方ともＨレベルであった場合（同期発振制御で、外部基準クロックＢを選択する場合）にはＨレベルを出力し、それ以外はＬレベルを出力する。ＡＮＤ回路３４５からの出力は、外部基準クロックＲＥＦＣＬＫ＿Ｂの出力又は非出力を制御する制御信号（ＣＴＲＬ信号）である。
【００５２】
発振ドライバ３４３は、ＡＮＤ回路３４２からのＣＴＲＬ信号と、ＲＥＦＣＬＫ＿Ａとを入力して、ＲＥＦＣＬＫ＿Ａの出力又は非出力を切り替えるものである。
また、発振ドライバ３４６は、ＡＮＤ回路３４５からのＣＴＲＬ信号と、ＲＥＦＣＬＫ＿Ｂとを入力して、ＲＥＦＣＬＫ＿Ｂの出力又は非出力を切り替えるものである。
【００５３】
また、Ｃ１，Ｃ２は、それぞれ、ＲＥＦＣＬＫ＿Ａ、ＲＥＦＣＬＫ＿Ｂの直流成分カット用のコンデンサである。
Ｒｆ１，Ｒｆ２は、それぞれ、発振ドライバ３４３，３４６内のＣＭＯＳインバータをリニア増幅回路として使用するためのフィードバック抵抗であり、ＸＩＮ端子を電源端子とＧＮＤ端子の中点電圧にバイアスするものである。
【００５４】
［発振ドライバの入出力：図２，図３］
発振ドライバ３４３，３４６の入出力について図２及び図３を用いて説明する。図３は、発振ドライバの入出力を示す機能表である。
図２，３に示すように、入力側のＣＴＲＬ信号がＨレベルで、ＸＩＮ端子に入力されるＲＥＦＣＬＫ＿Ａ又はＲＥＦＣＬＫ＿ＢがＬレベルの場合、フィードバック抵抗Ｒｆ１又はＲｆ２に出力されるＸＯＵＴ端子の出力はＸＩＮ端子の反転出力でＨレベル、発振ドライバ出力（ＯＳＣＯＵＴ）はＬレベルとなる。
【００５５】
また、入力側のＣＴＲＬ信号がＨレベルで、ＸＩＮ端子の出力がＨレベルの場合、ＸＯＵＴ端子の出力はＬレベル、ＯＳＣＯＵＴはＨレベルとなる。
つまり、ＣＴＲＬ信号がＨレベルの場合には、ＯＳＣＯＵＴには、ＸＩＮ端子に応じたレベル（Ｈレベル又はＬレベル）が出力される。
【００５６】
入力側のＣＴＲＬ信号がＬレベルの場合、ＸＩＮ端子からの信号が入力されるインバータ回路からの出力はＬレベルとなるため、ＸＩＮ端子のレベルにかかわらずＸＯＵＴはＬレベル、ＯＳＣＯＵＴは常時Ｈレベルとなる。
【００５７】
図２のＡＮＤ回路３４８は、発振ドライバ３４３からのＯＳＣＯＵＴと発振ドライバ３４６からのＯＳＣＯＵＴが共にＨレベルの場合には、クロック選択回路３４のＲＥＦＣＬＫ出力としてＨレベルを出力し、それ以外の場合にはＬレベルを出力する。
正常に動作している場合、発振ドライバ３４３と発振ドライバ３４６のいずれか一方から外部基準クロックが出力され、他方はＨレベル固定となって、一方の外部基準クロックがＲＥＦＣＬＫとして出力される。
【００５８】
［クロック選択回路３４の入出力：図２，図４］
クロック選択回路３４の入出力について図２及び図４を用いて説明する。図４は、クロック選択回路の入出力を示す機能表である。
図２，４に示すように、ＳＥＬＦＭＯＤＥ信号がＨレベルの場合には、発振ドライバ３４３，３４６のＣＴＲＬ信号はいずれもＬレベルとなって、発振ドライバ３４３，３４６からのＯＳＣＯＵＴは両方ともＨレベルとなり、ＳＥＬ＿Ａ信号のレベルにかかわらずクロック選択回路３４のＲＥＦＣＬＫ出力はＨレベル固定となる。つまり、外部基準クロックがＰＬＬ−ＩＣ５に入力されない状態となる。
【００５９】
これにより、ＳＥＬＦＭＯＤＥ信号がＨレベルの場合、つまり自走発振動作の際には、クロック選択回路３４はＨレベル固定でスタティックな状態となって動作を停止するため、不要なデジタルノイズの発生を抑えることができ、また消費電力を低減できるものである。
【００６０】
また、ＳＥＬＦＭＯＤＥ信号がＬレベルの場合、ＳＥＬ＿Ａ信号がＨレベルであれば、発振ドライバ３４３の出力（ＯＳＣＯＵＴ）はＲＥＦＣＬＫ＿Ａとなり、発振ドライバ３４６の出力は常時Ｈレベルとなる。これにより、図４に示すように、ＳＥＬＦＭＯＤＥ信号がＬレベルでＳＥＬ＿Ａ信号がＨレベルの場合には、クロック選択回路３４のＲＥＦＣＬＫ出力はＲＥＦＣＬＫ＿Ａとなり、１MHzの矩形クロックが出力される。
【００６１】
同様に、ＳＥＬＦＭＯＤＥ信号、ＳＥＬ＿Ａ信号が共にＬレベルであれば、発振ドライバ３４３の出力は常時Ｈレベルとなり、発振ドライバ３４６の出力はＲＥＦＣＬＫ＿Ｂとなる。したがって、クロック選択回路３４のＲＥＦＣＬＫ出力はＲＥＦＣＬＫ＿Ｂとなり、１０MHzの矩形クロックが出力される。
【００６２】
［ＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号の制御例：図５］
次に、マイクロコントローラ４におけるＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号の２種類の制御信号の制御例について図５を用いて説明する。図５は、マイクロコントローラ４におけるＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号の制御例を示す説明図である。
図５では、外部基準信号Ａと外部基準信号Ｂの信号レベルの組み合わせと、それに対応するＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号の組み合わせを示している。カッコ内の「Ｈ」はＨレベル、「Ｌ」はＬレベル、「Ｘ」はＨレベルでもＬレベルでもどちらでもよい "Don't Care" 状態を表し、（ＳＥＬＦＭＯＤＥ信号の信号レベル，ＳＥＬ＿Ａ信号の信号レベル）として記載している。
【００６３】
マイクロコントローラ４では、外部基準信号レベルの適正範囲を規定するしきい値（下限値と上限値）を記憶しており、信号レベル検出回路２４から出力された信号レベルとしきい値とを比較して、当該外部基準信号のレベルが、過小レベル（適正レベル未満）、適正レベル、過大レベル（適正レベル超過）、のいずれであるかを判定する。
そして、外部基準クロックＡの信号レベル（ＤＥＴ＿Ａ）と外部基準クロックＢの信号レベル（ＤＥＴ＿Ｂ）がどのレベルであったかに基づいてＳＥＬＦＭＯＤＥ信号とＳＥＬ＿Ａ信号のレベルを決定する。
【００６４】
図５に示すように、ＤＥＴ＿Ａ、ＤＥＴ＿Ｂが共に過小レベルであった場合には、マイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＨレベルとし、自走を指示する。ＳＥＬ＿Ａ信号は任意のレベルでよい。
【００６５】
また、ＤＥＴ＿ＡとＤＥＴ＿Ｂが共に適正レベル以上であった場合、異常発生としてマイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＨレベルとし、自走を指示する。上記の場合とは、具体的には、ＤＥＴ＿ＡとＤＥＴ＿Ｂが共に適正レベルであった場合、共に過大レベルであった場合、また、一方が適正レベルで他方が過大レベルであった場合である。
【００６６】
ＤＥＴ＿Ａが適正レベルでＤＥＴ＿Ｂが過小レベルであった場合、マイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＬレベル、ＳＥＬ＿Ａ信号をＨレベルとして、外部基準信号Ａの選択を指示する。
【００６７】
また、ＤＥＴ＿Ｂが適正レベルでＤＥＴ＿Ａが過小レベルであった場合、マイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＬレベル、ＳＥＬ＿Ａ信号をＬレベルとして、外部基準信号Ｂの選択を指示する。
【００６８】
ＤＥＴ＿Ａが過大レベルで、ＤＥＴ＿Ｂが過小レベルの場合には、マイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＬレベル、ＳＥＬ＿Ａ信号をＨレベルとして外部基準信号Ａを選択するか、異常発生としてＳＥＬＦＭＯＤＥ信号をＨレベルとして自走制御とする。いずれにするかは、用途や要求される仕様に応じて予め設定される。
【００６９】
同様に、ＤＥＴ＿Ｂが過大レベルで、ＤＥＴ＿Ａが過小レベルの場合には、マイクロコントローラ４は、ＳＥＬＦＭＯＤＥ信号をＬレベル、ＳＥＬ＿Ａ信号もＬレベルとして外部基準信号Ｂを選択するか、異常発生としてＳＥＬＦＭＯＤＥ信号をＨレベルとして自走制御とする。
【００７０】
［ＰＬＬ−ＩＣ５の設定制御例：図６］
次に、ＰＬＬ−ＩＣ５に対する設定制御例について図６を用いて説明する。図６は、ＰＬＬ−ＩＣ５の設定制御例を示す説明図である。
マイクロコントローラ４は、ＤＥＴ＿Ａ、ＤＥＴ＿Ｂの判定レベルに応じて、ＰＬＬ−ＩＣ５にＰＬＬレジスタ設定信号を出力し、ＰＬＬ−ＩＣ５の動作を制御する。
【００７１】
図６に示すように、ＤＥＴ＿ＡとＤＥＴ＿Ｂが共に過小レベルであった場合、また、ＤＥＴ＿ＡとＤＥＴ＿Ｂが共に適正レベル以上であった場合には、マイクロコントローラ４はＰＬＬ−ＩＣ５に自走制御を設定し、ＰＬＬ−ＩＣを初期設定状態（デフォルト状態）又はパワーダウン状態とする。チャージポンプ出力はスリーステート出力とする。
【００７２】
また、ＤＥＴ＿Ａが適正レベルで、ＤＥＴ＿Ｂが過小レベルであった場合には、マイクロコントローラ４は、ＰＬＬ−ＩＣ５に外部基準クロックＡに基づくＰＬＬ動作を行うよう設定する。
【００７３】
同様に、ＤＥＴ＿Ｂが適正レベルで、ＤＥＴ＿Ａが過小レベルであった場合には、マイクロコントローラ４は、ＰＬＬ−ＩＣ５に外部基準クロックＢに基づくＰＬＬ動作を行うよう設定する。
【００７４】
また、ＤＥＴ＿ＡとＤＥＴ＿Ｂの一方が過大レベルで、他方が過小レベルであった場合、マイクロコントローラ４は、過大レベルであった外部基準信号に基づくＰＬＬ動作を行うように設定するか、若しくは、自走制御を設定する。
いずれにするかは、用途や要求される仕様に応じて予め設定される。
【００７５】
［第１のクロック生成装置の効果］
本発明の第１の実施の形態に係るクロック生成装置によれば、外部基準クロックＡ（例えば１MHz）と外部基準クロックＢ（例えば１０MHz）を入力可能とし、入力された外部基準信号の帯域毎にレベル検出して、マイクロコントローラ４が、検出されたＤＥＴ＿ＡとＤＥＴ＿Ｂに応じて、一方のみが適正レベルであった場合に、ＳＥＬＦＭＯＤＥ信号をＬレベルとしてクロック選択回路３４からの外部基準クロックの出力を許可して、適正レベルであった外部基準クロックを選択させ、ＰＬＬ−ＩＣに当該外部基準クロックに同期したＰＬＬ動作を行うよう指示を出力し、それ以外の場合には、ＳＥＬＦＭＯＤＥ信号をＨレベルとしてクロック選択回路３４からの外部基準クロックの出力を非許可とすると共に、ＰＬＬ−ＩＣ５をパワーダウンさせて、電圧制御発振器９に自走制御用直流電圧生成回路６からの制御電圧に基づいて自走発振動作を行わせるようにしているので、２種類の外部基準クロックに同期したクロックの生成を可能とし、また、自走発振時にＰＬＬ−ＩＣ５をパワーダウンさせて、消費電力やノイズを低減することができる効果がある。
【００７６】
また、第１のクロック生成装置によれば、自走発振時にはクロック選択回路３４がスタティックな状態となって動作を停止するため、ノイズの発生を防ぎ、消費電力を低減できる効果がある。
【００７７】
また、第１の装置によれば、自走発振時にＰＬＬ−ＩＣ５をパワーダウンさせているので、その間不安定な動作を行うことがなく、自走発振から同期発振に容易に復帰することができる効果がある。
【００７８】
［第２のクロック生成装置：図７］
次に、本発明の第２の実施の形態に係るクロック生成装置について図７を用いて説明する。図７は、本発明の第２の実施の形態に係るクロック生成装置の部分構成ブロック図である。
本発明の第２の実施の形態に係るクロック生成装置（第２のクロック生成装置）は、８種類の異なる外部基準クロックを入力可能としており、外部基準クロックを入力する構成及び外部基準クロックを選択する構成が第１のクロック生成装置とは異なっている。
【００７９】
図７では、第２のクロック生成装置において第１のクロック生成装置とは異なっている部分のみを記載している。
マイクロコントローラ４及びクロック選択回路３４０より後段の、自走制御用直流電圧生成回路６、ＳＰＤＴアナログスイッチ７、ループフィルタ８、電圧制御発振器９は図示を省略するが、第１のクロック生成装置と同じ構成及び動作である。
【００８０】
図７に示すように、第２のクロック生成装置の特徴部分は外部基準クロック入力部２００と、信号レベル検出回路２１０〜２１７と、マイクロコントローラ４０と、クロック選択回路３４０とを備えている。
更に、外部基準クロック入力部２００は、８分配回路２０１と、フィルタ２０２〜２０９の８個のフィルタとを備えている。
【００８１】
８分配回路２００は、周波数特性を持たない信号分配回路であり、入力された外部基準クロックを８分配する。ここでは、外部基準クロックとして、ＲＥＦＣＬＫ＿０〜ＲＥＦＣＬＫ＿７の８種類の異なる周波数のいずれかが入力される。
８個のフィルタ２０２〜２０９は、それぞれ、ＲＥＦＣＬＫ＿０の周波数（周波数０）〜ＲＥＦＣＬＫ＿７の周波数（周波数７）の帯域を通過させるフィルタ回路である。各フィルタの出力は、それぞれ、信号レベル検出回路２１０〜２１７と、クロック選択回路３４０に入力される。
【００８２】
信号レベル検出回路２１０〜２１７は、各フィルタを通過した外部基準クロックの信号レベルを検出して、結果をＤＥＴ＿０〜ＤＥＴ＿７としてマイクロコントローラ４０に出力する。
【００８３】
マイクロコントローラ４０は、各外部基準クロックの信号レベルに応じて、自走制御を指定するＳＥＬＦＭＯＤＥ信号に加えて、ＳＥＬ＿Ａ信号，ＳＥＬ＿Ｂ信号，ＳＥＬ＿Ｃ信号の計４種類の制御信号（クロック選択信号）を出力する。ＳＥＬ＿Ａ，ＳＥＬ＿Ｂ，ＳＥＬ＿Ｃは、請求項に記載した選択制御信号に相当する。
【００８４】
クロック選択信号は、８種類の外部基準クロックの中からいずれの外部基準クロックを選択するかを指定する制御信号であり、ＳＥＬＦＭＯＤＥ信号に基づいて外部基準クロックを出力するか否かを決定し、出力する場合には、３種類の選択制御信号のレベルの組み合わせで８種類の中から１つの外部基準クロックを選択するものである。
【００８５】
また、マイクロコントローラ４０は、ＰＬＬ−ＩＣ（図示せず）に対して動作内容を設定する。第１のクロック生成装置と同様に、マイクロコントローラ４０は、自走時には、ＰＬＬ−ＩＣをパワーダウンさせる。
ＰＬＬ−ＩＣは、第１のクロック生成装置と同様に、設定された動作内容に基づいて分周値を設定し、ＰＬＬ動作を行って外部基準クロックと電圧制御発振器との位相差をチャージポンプ出力として出力する。
【００８６】
［第２のクロック生成装置のクロック選択回路の構成例：図８］
次に、第２のクロック生成装置のクロック選択回路（第２のクロック選択回路）３４０の構成例について図８を用いて説明する。図８は、第２のクロック生成装置のクロック選択回路３４０の構成例を示す構成ブロック図である。
図８に示すように、第２の装置のクロック選択回路３４０は、デコーダ回路３５１と、８つの発振ドライバ３５２〜３５９と、ＡＮＤ回路３６０とを備えている。
【００８７】
デコーダ回路３５１は、ＳＥＬ＿Ａ信号と、ＳＥＬ＿Ｂ信号と、ＳＥＬ＿Ｃ信号とＳＥＬＦＭＯＤＥ信号の制御信号を入力し、それらのレベルに応じて、ＲＥＦＣＬＫ＿０〜ＲＥＦＣＬＫ＿７の出力／非出力を制御する発振ドライバ３５２〜３５３に制御信号Ｙ０〜Ｙ７を供給する。
図８の例では、発振ドライバ３５２には制御信号Ｙ０を出力し、発振ドライバ３５３には制御信号Ｙ１を出力し、発振ドライバ３５４には制御信号Ｙ１を出力し、以下同様にして、発振ドライバ３５９には制御信号Ｙ７を出力する。
【００８８】
発振ドライバ３５２〜３５９の構成及び動作は、図２に示した発振ドライバと同様であり、ＣＴＲＬ信号がＨレベルの場合に、ＸＩＮ端子から入力される外部基準クロック（ＲＥＦＣＬＫ＿〜ＲＥＦＣＬＫ＿７）をＯＳＣＯＵＴとして出力し、ＣＴＲＬ信号がＬレベルの場合には、ＯＳＣＯＵＴ出力はＨレベル固定とする。
【００８９】
ＡＮＤ回路３６０は、発振ドライバ３５２〜３５９の出力が全てＨレベルの場合にＨレベルを出力し、それ以外はＬレベルを出力する。すなわち、ＣＴＲＬ信号がＨレベルとなった発振ドライバからの外部基準クロックをＲＥＦＣＬＫとして出力するものである。
【００９０】
［第２のクロック生成装置のクロック選択回路の制御例：図９］
次に、第２の装置のクロック選択回路の制御例について図９を用いて説明する。図９は、第２のクロック生成装置のクロック選択回路の制御例を示す模式説明図である。
図９では、信号レベル検出回路２１０〜２１７で検出された各外部基準信号の信号レベルＤＥＴ＿〜ＤＥＴ＿７に基づいて、ＰＬＬ＿ＩＣへの外部基準クロックの接続状態と、クロック選択信号の出力と、選択される外部基準クロックとを規定している。
そして、第２のクロック生成装置のマイクロコントローラ４０は、図９のテーブルに従って制御信号を出力すると共に、ＰＬＬ−ＩＣに動作内容を設定するようになっている。
【００９１】
図９に示すように、信号レベルが適正レベル以上となった外部基準信号がない場合には、有効な外部基準クロックが接続されていない状態であり、マイクロコントローラ４０は、ＳＥＬＦＭＯＤＥ信号をＨレベルとして自走発振に切り替える。ＳＥＬ＿Ｃ信号，ＳＥＬ＿Ｂ信号，ＳＥＬ＿Ａ信号のレベルは任意である（図９においては、 "Don't Care"＝Ｘと記載している）。そして、マイクロコントローラ４０は、ＰＬＬ−ＩＣ及びクロック選択回路にパワーダウンを指示する。
【００９２】
また、ＤＥＴ＿０のみが適正レベル以上となった場合には、マイクロコントローラ４０は、ＰＬＬ−ＩＣに周波数０でＰＬＬ動作を行うよう指示し、ＲＥＦＣＬＫ＿０を選択するための制御信号を出力する。
ＲＥＦＣＬＫ＿０を選択するための制御信号は、ＳＥＬＦＭＯＤＥ信号はＬレベル、ＳＥＬ＿Ｃ信号，ＳＥＬ＿Ｂ信号，ＳＥＬ＿Ａ信号はいずれもＬレベルであり、発振ドライバ３５２のＣＴＲＬ信号のみがＨレベルとなる。このとき、他の発振ドライバ３５３〜３５９のＣＴＲＬ信号はＬレベルである。
【００９３】
以下同様にして、いずれか１つの外部基準クロックの信号レベルが適正レベル以上であった場合には、マイクロコントローラ４０は、当該適正レベル以上の外部基準クロックを選択するよう制御信号を生成し、ＰＬＬ−ＩＣに当該外部基準クロックの周波数でＰＬＬ動作を行うよう設定する。
【００９４】
また、複数の外部基準クロックの信号レベルが適正レベル以上であった場合には、マイクロコントローラ４０は、異常状態であると判断して、ＰＬＬ−ＩＣをパワーダウンさせ、ＳＥＬＦＭＯＤＥ信号をＨレベルとして自走発振動作を行うよう制御する。
このようにして、第２の装置のクロック選択回路及びＰＬＬ−ＩＣの制御が行われる。
【００９５】
第２の装置では、例えば、周波数０〜周波数７に、１MHz、２MHz、５MHz、１０MHz、２０MHz、４０MHz、５０MHz、１００MHzといった８種類の外部基準クロックを入力可能とし、マイクロコントローラ４０が各周波数に対応する適切な分周値をＰＬＬ−ＩＣに設定することで、８種類の周波数のいずれが接続された場合でも電圧制御発振器を外部基準クロックに同期させることが可能となるものである。
【００９６】
［第２のクロック生成装置の効果］
本発明の第２の実施の形態に係るクロック生成装置によれば、８種類の外部基準クロックを入力可能とし、各外部基準クロックの周波数毎に信号レベルを検出し、いずれか１つの外部基準クロックが適正レベル以上であった場合には、マイクロコントローラ４０が、ＳＥＬＦＭＯＤＥ信号をＬレベルとして、クロック選択回路３４０からの外部基準クロックの出力を許可し、ＳＥＬ＿Ａ信号，ＳＥＬ＿Ｂ信号，ＳＥＬ＿Ｃ信号の組み合わせで当該適正レベル以上となった外部基準クロックを選択させると共に、ＰＬＬ−ＩＣに当該外部基準クロックに同期したＰＬＬ動作を行うよう指示を出力し、信号レベルが適正レベル以上になった外部基準クロックがない場合と、複数の外部基準クロックの信号レベルが適正レベル以上になった場合には、ＳＥＬＦＭＯＤＥ信号をＨレベルとして、クロック選択回路３４０からの外部基準クロックの出力を非許可とすると共に、ＰＬＬ−ＩＣをパワーダウンさせ、電圧制御発振器に自走制御用直流電圧生成回路６からの電圧に基づいて自走発振を行わせるようにしているので、８種類の外部基準クロックに同期したクロックの生成を可能とし、また、自走発振時に消費電力やノイズを低減することができる効果がある。
【００９７】
尚、第１の実施の形態（第１のクロック生成装置）では、外部基準クロックが２種類の例を説明し、第２の実施の形態（第２のクロック生成装置）では外部基準クロックが８種類の例を説明したが、外部基準クロックが３〜７種類の場合には、第２のクロック生成装置の構成で対応可能である。
また、外部基準クロックが９種類以上の場合でも、図８の構成を基に、選択制御信号の数を増やし、選択制御信号の組み合わせによっていずれか１つの外部基準クロックを選択可能とするよう拡張することで、容易に対応可能となっている。
【００９８】
［第３の実施の形態に係るクロック生成装置：図１０］
次に、本発明の第３の実施の形態に係るクロック生成装置について図１０を用いて説明する。図１０は、本発明の第３の実施の形態に係るクロック生成装置の部分構成ブロック図である。
図１０に示すように、本発明の第３の実施の形態に係るクロック生成装置（第３のクロック生成装置）の基本的な構成は、第２のクロック生成装置と同様であるが、外部基準クロックを入力する入力部の構成が第２のクロック生成装置とは異なっている。
他の部分の構成及び動作は、第２のクロック生成装置と同様であるため、説明は省略する。
【００９９】
第３の装置の特徴部分について説明する。
図１０に示すように、第３のクロック生成装置は、第２のクロック生成装置と同様に８種類の外部基準クロックを入力可能とするものであり、入力部３００は、フィルタの代わりに８個のデュプレクサ３０１〜３０８を備えている。
【０１００】
デュプレクサ３０１〜３０８は、特定の周波数帯域を通過させる周波数選択性を備えており、第３の装置では、デュプレクサ３０１はＲＥＦＣＬＫ＿０に対応する周波数０を通過させ、デュプレクサ３０２はＲＥＦＣＬＫ＿１に対応する周波数１を通過させ、以下同様に、デュプレクサ３０８はＲＥＦＣＬＫ＿７に対応する周波数７を通過させるものである。
デュプレクサ３０１〜３０８を、それぞれ周波数に応じて最適な設計とすることにより、第２の装置の入力部２００に比べて、信号レベルの減衰量の低減を図ることができるものである。
【０１０１】
［第３のクロック生成装置の効果］
本発明の第３の実施の形態に係るクロック生成装置によれば、外部基準クロックを入力する入力部３００に、各外部基準クロックの周波数を選択的に通過させるデュプレクサ３０１〜３０８を備えているので、各デュプレクサを最適な設計とすることにより、信号レベルの減衰量を低減できる効果がある。
【０１０２】
［第４のクロック生成装置：図１１］
次に、本発明の第４の実施の形態に係るクロック生成装置について図１１を用いて説明する。図１１は、本発明の第４の実施の形態に係るクロック生成装置の部分構成ブロック図である。図１１では、入力部やクロック選択回路は省略しており、マイクロコントローラ４より後段部分のみを記載している。
図１１に示すように、本発明の第４の実施の形態に係るクロック生成装置（第４のクロック生成装置）の基本的な構成は、第１のクロック生成装置と同様であるが、第１の装置のＳＴＤＴアナログスイッチ７の代わりに、ＭＢＢ（Make Before Break；メークビフォアブレーク）タイプのＳＰＤＴアナログスイッチ７１を備えている。
【０１０３】
ＭＢＢタイプのアナログスイッチは、スイッチ切替時に切り替え対象信号同士が双方向に導通するものであり、第４のクロック生成装置では、ＰＬＬ−ＩＣ５からのチャージポンプ出力と自走制御用直流電圧生成回路６からの直流電圧とを切り替える際に、前の接続がオープンになる前に、新しい接続経路を確立させるものである。
【０１０４】
ＭＢＢタイプのアナログスイッチを用いることにより、自走制御と同期制御の切り替え時の瞬断が発生せず、ループフィルタ８や電圧制御発振器９の負荷を経由した放電による電圧低下を抑え、出力クロック（ＯＳＣＯＵＴ）の周波数の乱れを小さくすることができるものである。
【０１０５】
尚、ＬＰＦ（Low Pass Filter）６１は、ＭＢＢタイプのＳＰＤＴアナログスイッチ７１の切り替え時に、ＰＬＬ−ＩＣ５のチャージポンプ出力電圧と、自走制御用直流電圧生成回路６の出力電圧との差分間を穏やかに遷移させるものであり、自走制御と同期制御の切り替えをスムーズに行うことができるものである。
【０１０６】
［第４のクロック生成装置の効果］
本発明の第４の実施の形態に係るクロック生成装置によれば、ＰＬＬ−ＩＣ５からのチャージポンプ出力と自走制御用直流電圧生成回路６からの直流電圧とを切り替えるスイッチとしてＭＢＢタイプのＳＰＤＴアナログスイッチ７１を備えているので、切り替え時の瞬断が発生せず、出力クロックの周波数を安定させることができる効果があり、切り替えをスムーズに行うことができる効果がある。
【産業上の利用可能性】
【０１０７】
本発明は、複数の周波数の外部基準信号に同期したクロックを生成でき、更に、自走動作を行った場合にノイズの発生と消費電力を低減することができるクロック生成装置に適している。
【符号の説明】
【０１０８】
１，２，３...２分配器、  ４，４０...マイクロコントローラ、  ５...ＰＬＬ−ＩＣ、  ６...自走制御用直流電圧生成回路、  ７...ＳＰＤＴアナログスイッチ、  ８...ループフィルタ、  ９...電圧制御発振器、  ２２，２３，３２，３３，２０２〜２０９...フィルタ、  ２４，２５，２１０〜２１７...信号レベル検出回路、  ３４，３４０...クロック選択回路、  ３４２，３４４...インバータ回路、  ３４２，３４５，３４８...ＡＮＤ回路、  ３４３，３４６，３５２〜３５９...発振ドライバ、  ５１...制御レジスタ、  ５２，５３...分周器、  ５４...位相比較器、  ７１...ＳＰＤＴアナログスイッチ（ＭＢＢタイプ）、  ２００，３００...外部基準クロック入力部、  ２０１...８分配回路、  ３０１〜３０８...デュプレクサ、  ３５１...デコーダ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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