(57)【要約】【課題】短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供すること。【解決手段】本発明は、記憶部２から半導体装置ＳＤ１の特性データＤＡＴ１を読み込む。次いで、ストローブ演算式２１２にＮＭＯＳトランジスタの閾値Ｖｔ１を代入することにより、半導体装置ＳＤ１に対するストローブ値ＳＴＢ１する。次いで、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。そして、ストローブ値ＳＴＢ１で指定されるタイミングで、半導体装置ＳＤ１から出力されるテスト出力信号Ｄｏｕｔのパターンが期待値パターンＥＰと一致するかを判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
記憶部から検査対象の半導体装置の特性データを読み込み、
第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出し、
前記半導体装置にテスト入力信号を出力し、
前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する、
半導体装置の検査方法。
【請求項２】
前記第１の演算式は、
前記特性データに含まれる第１の値に対応する第１の検査条件と、前記特性データに含まれる前記第１の値とは異なる第２の値に対応する第２の検査条件と、を用いて内挿することにより得られる、前記特性データを変数とする関数であることを特徴とする、
請求項１に記載の半導体装置の検査方法。
【請求項３】
前記第１の演算式は、単調増加関数であることを特徴とする、
請求項２に記載の半導体装置の検査方法。
【請求項４】
前記第１の値は前記特性データ中の最大値であり、前記第２の値は前記特性データ中の最小値であることを特徴とする、
請求項３に記載の半導体装置の検査方法。
【請求項５】
前記第１の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、
前記検査条件は、検査時のストローブ値であり、
前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、
請求項２乃至４のいずれか一項に記載の半導体装置の検査方法。
【請求項６】
前記第１の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項５のいずれか一項に記載の半導体装置の検査方法。
【請求項７】
前記半導体装置から信号線を介して前記テスト出力信号を受け取り、
第２の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、
前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、
請求項２乃至６のいずれか一項に記載の半導体装置の検査方法。
【請求項８】
前記第２の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、
前記特性データに含まれる前記第１の値に対応する第１の入力開始タイミングと、前記特性データに含まれる前記第２の値に対応する第２の入力開始タイミングと、を用いて内挿することにより得られる、前記特性データの関数であることを特徴とする、
請求項７に記載の半導体装置の検査方法。
【請求項９】
前記第２の演算式は、単調増加関数であることを特徴とする、
請求項８に記載の半導体装置の検査方法。
【請求項１０】
前記第２の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、
請求項９に記載の半導体装置の検査方法。
【請求項１１】
前記第２の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項１０に記載の半導体装置の検査方法。
【請求項１２】
前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、
請求項１乃至１１のいずれか一項に記載の半導体装置の検査方法。
【請求項１３】
記憶部から検査対象の半導体装置の特性データを読み込む処理と、
第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する処理と、
前記半導体装置にテスト入力信号を出力する処理と、
前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する処理と、をコンピュータに実行させる、
半導体装置の検査プログラム。
【請求項１４】
前記第１の演算式は、
前記特性データに含まれる第１の値に対応する第１の検査条件と、前記特性データに含まれる前記第１の値とは異なる第２の値に対応する第２の検査条件と、を用いて内挿することにより得られる、前記特性データを変数とする関数であることを特徴とする、
請求項１３に記載の半導体装置の検査プログラム。
【請求項１５】
前記第１の演算式は、単調増加関数であることを特徴とする、
請求項１４に記載の半導体装置の検査プログラム。
【請求項１６】
前記第１の値は前記特性データ中の最大値であり、前記第２の値は前記特性データ中の最小値であることを特徴とする、
請求項１５に記載の半導体装置の検査プログラム。
【請求項１７】
前記第１の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、
前記検査条件は、検査時のストローブ値であり、
前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、
請求項１４乃至１６のいずれか一項に記載の半導体装置の検査プログラム。
【請求項１８】
前記第１の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項１７に記載の半導体装置の検査プログラム。
【請求項１９】
前記半導体装置から信号線を介して前記テスト出力信号を受け取り、
第２の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、
前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、
請求項１４乃至１８のいずれか一項に記載の半導体装置の検査プログラム。
【請求項２０】
前記第２の演算式は、
前記特性データに含まれる前記第１の値に対応する第１の入力開始タイミングと、前記特性データに含まれる前記第２の値に対応する第２の入力開始タイミングと、を用いて内挿することにより得られる、特性データの関数であることを特徴とする、
請求項１７に記載の半導体装置の検査プログラム。
【請求項２１】
前記第２の演算式は、単調増加関数であることを特徴とする、
請求項２０に記載の半導体装置の検査プログラム。
【請求項２２】
前記第２の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、
請求項２１に記載の半導体装置の検査プログラム。
【請求項２３】
前記第２の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項２２に記載の半導体装置の検査プログラム。
【請求項２４】
前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、
請求項１３乃至２３のいずれか一項に記載の半導体装置の検査プログラム。
【請求項２５】
検査対象の半導体装置の特性データと、第１の演算式と、が格納された記憶部と、
前記記憶部を参照して前記第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する演算部と、
前記半導体装置にテスト入力信号を出力するテスト信号生成部と、
前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する判定部と、を備える、
半導体装置の検査装置。
【請求項２６】
前記第１の演算式は、
前記特性データに含まれる第１の値に対応する第１の検査条件と、前記特性データに含まれる前記第１の値とは異なる第２の値に対応する第２の検査条件と、を用いて内挿することにより得られる、特性データを変数とする関数であることを特徴とする、
請求項２５に記載の半導体装置の検査装置。
【請求項２７】
前記第１の演算式は、単調増加関数であることを特徴とする、
請求項２６に記載の半導体装置の検査装置。
【請求項２８】
前記第１の値は前記特性データ中の最大値であり、前記第２の値は前記特性データ中の最小値であることを特徴とする、
請求項２７に記載の半導体装置の検査装置。
【請求項２９】
前記第１の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であり、
前記検査条件は、検査時のストローブ値であり、
前記ストローブ値で指定されたタイミングで前記テスト出力信号のパターンと前記期待値パターンとを比較することを特徴とする、
請求項２６乃至２８のいずれか一項に記載の半導体装置の検査装置。
【請求項３０】
前記第１の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項２９に記載の半導体装置の検査装置。
【請求項３１】
前記判定部は、前記半導体装置から信号線を介して前記テスト出力信号を受け取り、
前記演算部は、第２の演算式に前記特性データを代入することにより、前記テスト出力信号と衝突することなく前記半導体装置へ前記テスト入力信号が入力する入力開始タイミングを算出し、
前記テスト信号生成部は、前記入力開始タイミングにて、前記半導体装置へ前記テスト入力信号を出力することを特徴とする、
請求項２６乃至３０のいずれか一項に記載の半導体装置の検査装置。
【請求項３２】
前記第２の演算式は、
前記特性データに含まれる前記第１の値に対応する第１の入力開始タイミングと、前記特性データに含まれる前記第２の値に対応する第２の入力開始タイミングと、を用いて内挿することにより得られる、特性データの関数であることを特徴とする、
請求項３１に記載の半導体装置の検査装置。
【請求項３３】
前記第２の演算式は、単調増加関数であることを特徴とする、
請求項３２に記載の半導体装置の検査装置。
【請求項３４】
前記第２の演算式に代入される前記特性データは、前記半導体装置に形成されたトランジスタの閾値であることを特徴とする、
請求項３３に記載の半導体装置の検査装置。
【請求項３５】
前記第２の演算式は、
前記半導体装置に形成されたＮＭＯＳトランジスタの閾値及びＰＭＯＳトランジスタの閾値の絶対値のいずれか一方又は両方を変数とする１次関数であることを特徴とする、
請求項３４に記載の半導体装置の検査装置。
【請求項３６】
前記特性データは、前記半導体装置の製造工程において取得した特性データであることを特徴とする、
請求項２５乃至３５のいずれか一項に記載の半導体装置の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の検査方法、検査プログラム及び半導体装置の検査装置に関し、特に短時間の検査が実施可能な半導体装置の検査方法、検査プログラム及び半導体装置の検査装置に関する。
【背景技術】
【０００２】
一般に、ＬＳＩなどの半導体装置では、所望の動作が確実に行えるか否かを確認するため、出荷前に検査が行われる。例えば特許文献１では、通常の半導体装置の検査装置であるファンクションテスト装置が提案されている。以下、特許文献１にかかる通常の検査装置とその動作について説明する。
【０００３】
図１５は、通常の検査装置３００の構成を示すブロック図である。検査装置３００は、テストパターン入力部３０１、判定部３０２、ストローブタイミング設定部３０３及び期待値パターン出力部３０４を有する。テストパターン入力部３０１は、所望のテストパターンを被検査半導体装置（以下、ＤＵＴと称する）３２０に入力する。テストパターン入力部３０１は、実行すべきｎ（は、１以上の整数）種類のテスト毎に異なるテストパターンＰｎを順に入力することができる。ここではテストの種類をテスト１〜３の３種類（ｎ＝３）とする。テスト１〜３において入力するテストパターンは、それぞれＰ１〜Ｐ３とする。
【０００４】
期待値パターン出力部３０４は、ＤＵＴ３２０が正常に動作したときに、入力されたテストパターンＰｎに対応して出力されるべきパターンである期待値パターンＥｎを、判定部３０２に出力する。
【０００５】
判定部３０２は、図１５に示すように、テストパターンＰｎの入力に応じてＤＵＴ３２０から出力されるパターンである出力パターンＯｎと期待値パターンＥｎとを、ストローブタイミング設定部３０３が設定する所定のタイミングであるストローブタイミングで比較し、両者が一致するか否かを判定する。ストローブタイミング設定部３０３は、後述のテスト処理によりストローブタイミングを設定する。
【０００６】
続いて、検査装置３００のテスト動作について説明する。図１６は、検査装置３００の動作を示すフローチャートである。ここでは、ある１つのＤＵＴ３２０について、複数のテストｎを行う場合を想定している。検査装置３００は、既に行われたテストの判定内容に基づいて、これから実行するテストｎ＋１のストローブタイミングを決定する。
【０００７】
ステップＳ３０では、テストの種類を表す引数ｎをｎ＝１に設定する。ステップＳ３１では、ストローブタイミング設定部３０３は、判定部３０２でのストローブタイミングＳＴＢを、ＳＴＢ＝ＳＴＢｉ（ＳＴＢｉは、任意の値に設定可能）に設定する。
【０００８】
ステップＳ３２では、テストパターン入力部３０１は、テストパターンＰｎをＤＵＴ３２０に入力する。ステップＳ３３では、判定部３０２は、期待値パターンＥｎと出力パターンＯｎとを設定されたストローブタイミングＳＴＢで比較し、両者が一致するか否かを判定する。一致する場合はステップＳ４３に移行し、一致しない場合はステップＳ３４に移行する。
【０００９】
ステップＳ３４では、ストローブタイミング設定部３０３は、判定部３０２でのストローブタイミングＳＴＢを、ＳＴＢ＝ＳＴＢｍｉｎ（ＳＴＢｍｉｎは、任意の値に設定可能）に設定する。
【００１０】
ステップＳ３５では、テストパターン入力部３０１は、テストパターンＰｎをＤＵＴ３２０に入力する。ステップＳ３６では、判定部３０２は、入力されたテストパターンＰｎに対応する期待値パターンＥｎと出力パターンＯｎとを設定されたストローブタイミングＳＴＢで比較し、両者が一致するか否かを判定する。一致する場合はステップＳ３７に移行し、一致しない場合はステップＳ３８に移行する。ステップＳ３７では、ストローブタイミング設定部３０３は、現在設定しているストローブタイミングＳＴＢを記憶部３３０に記憶する。
【００１１】
ステップＳ３８では、ストローブタイミング設定部３０３は、ストローブタイミングＳＴＢが、ＳＴＢ＜ＳＴＢｍａｘであるか否かを判断する。ＳＴＢ＜ＳＴＢｍａｘであればステップＳ３９に移行し、ＳＴＢ≧ＳＴＢｍａｘであればステップＳ４０に移行する。ステップＳ３９では、ストローブタイミング設定部３０３は、現在のストローブタイミングＳＴＢに所定の増分ΔＳＴＢを加えた値ＳＴＢ＋ΔＳＴＢを新たなストローブタイミングＳＴＢとして設定する。その後、ステップＳ３５に戻る。
【００１２】
ステップＳ４０では、ストローブタイミング設定部３０３は、記憶部３３０に少なくとも１つのストローブタイミングの値が記憶されているか否かを判断する。記憶されている場合はステップＳ４１に移行し、記憶されていない場合はステップＳ４４に移行する。ステップＳ４１では、ストローブタイミング設定部３０３は、記憶部３３０に記憶されたストローブタイミングＳＴＢの中から最大値ＳＴＢｐｍａｘ及び最小値ＳＴＢｐｍｉｎを決定する。そして、ストローブタイミング設定部３０３は、ＳＴＢｐｍａｘ及びＳＴＢｐｍｉｎをそれぞれ記憶部３３０に記憶する。ステップＳ４２では、ストローブタイミング設定部３０３は、ＳＴＢｐｍａｘ及びＳＴＢｐｍｉｎの平均値を、新たなストローブタイミングＳＴＢに設定する。
【００１３】
ステップＳ４３では、判定部３０２はＤＵＴ３２０のテスト合格を表す信号（パス信号）を所望の機器（プリンタ、ディスプレイ等）に出力する。ステップＳ４４では、判定部３０２はＤＵＴ３２０のテスト不合格を表す信号（フェイル信号）を所望の機器に出力する。
【００１４】
ステップＳ４５では、ストローブタイミング設定部３０３は、全ての種類のテストについてステップＳ３２〜Ｓ４４が実行されたか、即ちｎ＝３となったか否かを判断する。ｎ＝３の場合はこの処理を終了し、ｎ＜３の場合はステップＳ４６に移行する。ステップＳ４６ではｎを１だけ増分してステップＳ３２に戻る。
【００１５】
以上より、検査装置３００は、ステップＳ３４〜Ｓ３９のループ処理を繰り返すことで、適切なストローブタイミングＳＴＢを決定することができる。これにより、検査装置３００は、ストローブタイミングＳＴＢを、手動入力によらず、自動的に決定することができる。
【００１６】
また、特許文献２には、半導体層時の製造時においてスタンバイ電流を測定することにより、製造ばらつきによらず正確に不良品を除去できる半導体試験方法が提案されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−１１４５９８号公報
【特許文献２】特開２００３−４３０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ところが、発明者は、上述の技術には以下に示す問題点があることを見出した。特許文献１においては、最適なストローブタイミングＳＴＢを決定するために、ステップＳ３４〜Ｓ３９のループ処理を繰り返さなければならない。そのため、ループ処理に要する時間により、検査時間が延伸してしまうという問題が生じる。
【課題を解決するための手段】
【００１９】
本発明の一形態である半導体装置の検査方法は、  記憶部から検査対象の半導体装置の特性データを読み込み、第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出し、前記半導体装置にテスト入力信号を出力し、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定するものである。この半導体装置の検査方法では、製造データを用いた演算を行うことにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。
【００２０】
本発明の一形態である半導体装置の検査プログラムは、記憶部から検査対象の半導体装置の特性データを読み込む処理と、第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する処理と、前記半導体装置にテスト入力信号を出力する処理と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する処理と、をコンピュータに実行させるものである。この半導体装置の検査プログラムでは、製造データを用いた演算をコンピュータに行わせることにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。
【００２１】
本発明の一形態である半導体装置の検査方法は、検査対象の半導体装置の特性データと、第１の演算式と、が格納された記憶部と、前記記憶部を参照して前記第１の演算式に前記特性データを代入することにより、前記半導体装置の検査条件を算出する演算部と、前記半導体装置にテスト入力信号を出力するテスト信号生成部と、前記算出した検査条件を用いて、前記テスト入力信号を受けることにより前記半導体装置から出力されるテスト出力信号のパターンが、前記テスト入力信号に対応する期待値パターンと一致するかを判定する判定部と、を備えるものである。この半導体装置の検査装置は、製造データを用いた演算を行うことにより、検査対象となる半導体装置の検査に最適なストローブ値を算出できる。そのため、ストローブ値を決定するための繰り返し処理を行う必要がなく、検査時間を短縮することができる。
【発明の効果】
【００２２】
本発明によれば、短時間で半導体装置の検査を行うことができる半導体装置の検査方法、検査プログラム及び半導体装置の検査装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１にかかる検査装置１００の構成を示すブロック図である。
【図２】実施の形態１にかかる検査装置１００の動作を示すフローチャートである。
【図３Ａ】ＣＭＯＳトランジスタのＰＭＯＳトランジスタがオンである場合のゲート電圧とソース−ドレイン間に流れる電流方向を示す回路図である。
【図３Ｂ】ＣＭＯＳトランジスタのＮＭＯＳトランジスタがオンである場合のゲート電圧とソース−ドレイン間に流れる電流方向を示す回路図である。
【図４】実施の形態１にかかる検査装置１００における信号のタイミングチャートである。
【図５】実施の形態１にかかるストローブ演算式２１２を示すグラフである。
【図６Ａ】半導体装置における多層配線層の製造工程を模式的に示す断面図である。
【図６Ｂ】半導体装置における多層配線層の製造工程を模式的に示す断面図である。
【図６Ｃ】半導体装置における多層配線層の製造工程を模式的に示す断面図である。
【図６Ｄ】半導体装置における多層配線層の製造工程を模式的に示す断面図である。
【図６Ｅ】半導体装置における多層配線層の製造工程を模式的に示す断面図である。
【図７】半導体装置における配線オープン故障の影響を模式的に示す回路図である。
【図８】配線オープン故障の有無によるゲート電圧の波形の差異を示す波形図である。
【図９】配線オープン故障が生じている場合のテスト出力信号の波形を示す波形図である。
【図１０】実施の形態２にかかるストローブ演算式２１２を示すグラフである。
【図１１】実施の形態５にかかる検査装置２００の構成を示すブロック図である。
【図１２】実施の形態５にかかる検査装置２００における信号のタイミングチャートである。
【図１３】信号線６上での信号の衝突を防止するための検査装置２００の動作を示すフローチャートである。
【図１４】半導体ウエハＷａｆ上に形成された半導体装置ＳＤ１〜ＳＤ４を行う場合の構成を示す模式図である。
【図１５】通常の検査装置３００の構成を示すブロック図である。
【図１６】検査装置３００の動作を示すフローチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２５】
実施の形態１
まず、実施の形態１にかかる検査装置１００について説明する。検査装置１００は、半導体装置の検査を行う装置である。図１は、実施の形態１にかかる検査装置１００の構成を示すブロック図である。検査装置１００は、プログラムサーバ２０から入力するプログラム２１に応じて半導体装置の検査を実行する装置である。よって、検査装置１００は、プログラムを実行するためのコンピュータなどのハードウェアとして構成される。図１に示すように、検査装置１００は、演算部１、記憶部２、クロック信号生成部３、テスト信号生成部４及び判定部５を有する。
【００２６】
演算部１は、プログラム２１に基づいて演算処理を行う。演算部１は、記憶部２、クロック信号生成部３、テスト信号生成部４及び判定部５と接続される。また、演算部１は、プログラムサーバ２０と接続される。
【００２７】
記憶部２は、演算部１を介して、プログラムサーバ２０から出力されるプログラム２１と、特性データＤＡＴ１〜ＤＡＴｎ（ｎは、１以上の整数）のいずれかと、を格納する。プログラム２１は、検査装置１００の検査動作を制御するプログラムである。プログラム２１には、テストパターン２１１、ストローブ演算式２１２及び期待値パターンＥＰが含まれる。テストパターン２１１、ストローブ演算式２１２及び期待値パターンＥＰの詳細については、後述する。特性データＤＡＴ１〜ＤＡＴｎは、検査対象であるｎ（ｎは、以上の整数）個の半導体装置ＳＤ１〜ＳＤｎのそれぞれの製造プロセスにおいて取得した特性データである。特性データＤＡＴ１〜ＤＡＴｎは、例えば、半導体装置ＳＤ１〜ＳＤｎに作製されたトランジスタの閾値Ｖｔが含まれる。なお、図１では、図面の簡略化のため、半導体装置ＳＤ１を検査する場合の例として、特性データＤＡＴ１及び半導体装置ＳＤ１を表示している。以下では、特に断らない限り、代表例として、半導体装置ＳＤ１の検査を行う場合について説明する。
【００２８】
クロック信号生成部３は、演算部１に制御され、外部の半導体装置ＳＤ１に対して、クロック信号ＣＬＫを出力する。テスト信号生成部４は、演算部１に制御され、半導体装置ＳＤ１にテスト入力信号Ｄｉｎを出力する。
【００２９】
判定部５は、半導体装置ＳＤ１が出力するテスト出力信号Ｄｏｕｔを受け取る。また、判定部５は、演算部１を介して、記憶部２から期待値パターンＥＰを受け取る。そして、判定部５は、テスト出力信号Ｄｏｕｔの信号パターンと期待値パターンＥＰとが一致するかを判定する。
【００３０】
以下、検査装置１００の動作について、半導体装置ＳＤ１を検査する場合を例として、具体的に説明する。図２は、実施の形態１にかかる検査装置１００の動作を示すフローチャートである。まず、外部からの制御信号ＣＯＮにより、演算部１に対して、使用するプログラムとしてプログラム２１を、検査対象として半導体装置ＳＤ１を指定する（ステップＳ１１）。制御信号ＣＯＮは、例えば外部サーバやプログラムサーバ２０などから検査装置１００に入力することが可能である。
【００３１】
演算部１は、制御信号ＣＯＮによる指定に基づき、プログラム２１と、半導体装置ＳＤ１に対応する特性データＤＡＴ１を読み込み、記憶部２に書き込む（ステップＳ１２）。演算部１は、検査動作の間、記憶部２のプログラム２１及び特性データＤＡＴ１を参照する。これにより、検査装置１００の動作は、プログラム２１により制御される。
【００３２】
演算部１は、クロック信号生成部３に制御信号ＣＯＮ１を出力する。クロック信号生成部３は、制御信号ＣＯＮ１に基づいて、クロック信号ＣＬＫを半導体装置ＳＤ１に出力する。また、演算部１は、記憶部２からプログラム２１に含まれるテストパターン２１１を読み込み、テストパターン２１１に基づき制御信号ＣＯＮ２を生成する。そして、演算部１は、テスト信号生成部４に制御信号ＣＯＮ２を出力する。テスト信号生成部４は、制御信号ＣＯＮ２に基づいて、テストパターン２１１で指定されたパターンを有するテスト入力信号Ｄｉｎを、半導体装置ＳＤ１に出力する（ステップＳ１３）。
【００３３】
半導体装置ＳＤ１は、クロック信号ＣＬＫ及びテスト入力信号Ｄｉｎを受ける。そして、半導体装置ＳＤ１は、テスト入力信号Ｄｉｎに対応するテスト出力信号Ｄｏｕｔを、検査装置１００へ出力する。検査装置１００の判定部５は、テスト出力信号Ｄｏｕｔを受け取る（ステップＳ１４）。
【００３４】
半導体装置ＳＤ１は、テスト入力信号Ｄｉｎを受けてからテスト出力信号Ｄｏｕｔを出力するまでに、遅延時間が存在する。製造ばらつきによって半導体装置の特性はばらつくので、検査する半導体装置ごとに最適なストローブ値を設定する必要がある。検査装置１００は、検査対象となる半導体装置に応じて、ストローブ値を適宜算出することができる。なお、ストローブ値は、半導体装置の検査条件の一つに対応する値である。
【００３５】
演算部１は、記憶部２からプログラム２１に含まれる期待値パターンＥＰ及びストローブ演算式２１２、特性データＤＡＴ１を読み込む。演算部１は、ストローブ演算式２１２に特性データＤＡＴ１を代入して、ストローブ値ＳＴＢ１を算出する（ステップＳ１５）。
【００３６】
以下、ストローブ値ＳＴＢ１の算出について、具体的に説明する。ここでは、検査対象となる特性として、トランジスタの閾値を例として説明する。図３Ａは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがオンである場合のゲート電圧とソース−ドレイン間に流れる電流方向を示す回路図である。図３Ｂは、ＣＭＯＳトランジスタのＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがオンである場合のゲート電圧とソース−ドレイン間に流れる電流方向を示す回路図である。図３Ａに示すように、入力ＩＮに印加される電圧Ｖ１がＰＭＯＳトランジスタＱ１の閾値Ｖｐｎ以下であれば、ＰＭＯＳトランジスタＱ１はオンとなり、ＮＭＯＳトランジスタＱ２はオフとなる。よって、電源ＶＤＤと出力ＯＵＴとの間に、電流Ｉが流れる。また、図３Ｂに示すように、入力ＩＮに印加される電圧Ｖ２がＮＭＯＳトランジスタＱ２の閾値Ｖｔｎ以上であれば、ＰＭＯＳトランジスタＱ１はオフとなり、ＮＭＯＳトランジスタＱ２はオンとなる。よって、出力ＯＵＴとグランドとの間に、電流Ｉが流れる。
【００３７】
半導体装置における遅延時間は、ＮＭＯＳトランジスタの閾値Ｖｔｎ及びＰＭＯＳトランジスタの閾値Ｖｔｐの大きさに対して正の相関を有することが知られている。遅延時間は、例えばＮＭＯＳトランジスタの閾値Ｖｔｎを変数とする単調増加関数として定義される。以下では、ＮＭＯＳトランジスタの閾値Ｖｔｎに着目して説明する。図４は、実施の形態１にかかる検査装置１００における信号のタイミングチャートである。図４では、閾値Ｖｔｎが小さい場合のテスト出力信号ＤｏｕｔＡ及び閾値Ｖｔｎが大きい場合のテスト出力信号ＤｏｕｔＢを表示している。半導体装置ＳＤ１からは、例えばクロック信号ＣＬＫに対して遅延したテスト出力信号ＤｏｕｔＡが出力される。クロック信号ＣＬＫに同期している期待値パターンＥＰとテスト出力信号ＤｏｕｔＡのパターンとを比較するには、適切なストローブ値ＳＴＢＡを設定して、テスト出力信号ＤｏｕｔＡの値を取得する必要がある。同様に、テスト出力信号ＤｏｕｔＢに対しては、適切なストローブ値ＳＴＢＢを設定する必要がある。ストローブ値ＳＴＢＡ及びＳＴＢＢは、検査パス範囲ＰＡＳＳ内に設定される。ここで、検査パス範囲ＰＡＳＳとは、テスト出力信号の値を正確に取得することができる時間的範囲のことを指す。
【００３８】
遅延時間は、ＮＭＯＳトランジスタの閾値Ｖｔｎと比例関係にあると近似することができる。この場合、ストローブ値ＳＴＢは以下の式（１）で表される。但し、式（１）の傾きａ及び切片ｂは、任意の実数である。
【数１】
2013032964.tif 000003
【００３９】
半導体装置ＳＤ１〜ＳＤｎを検査する場合、製造ばらつきにより、半導体装置ＳＤ１〜ＳＤｎのＮＭＯＳトランジスタの閾値Ｖｔｎはばらつく。半導体装置ＳＤ１〜ＳＤｎのＮＭＯＳトランジスタの閾値Ｖｔｎ１〜Ｖｔｎｎは、半導体装置の製造プロセスにおいて予め測定され、特性データＤＴＡ１〜ＤＡＴｎとしてプログラムサーバ２０に保存されている。また、式（１）はプログラム２１に含まれるストローブ演算式２１２として、プログラムサーバ２０に保存されている。検査装置１００でプログラム２１を用いて検査を行う段階では、傾きａ及び切片ｂの値は既に確定している。
【００４０】
図５は、実施の形態１にかかるストローブ演算式２１２を示すグラフである。ＮＭＯＳトランジスタの閾値Ｖｔｎ及びストローブ値ＳＴＢは、２次元平面における線Ｌ１０で示される関係を有する。尚、線Ｌ１１は検査パス範囲の下限であり、線Ｌ１２は検査パス範囲の上限である。演算部１は、半導体装置ＳＤ１のＮＭＯＳトランジスタの閾値Ｖｔｎ１を式（１）に代入することにより、ストローブ値ＳＴＢ１を算出することができる。
【００４１】
図２に戻り、検査装置１００の動作について引き続き説明する。演算部１は、期待値パターンＥＰ及びストローブ値ＳＴＢ１を、判定部５に出力する。判定部５は、ストローブ値ＳＴＢ１で指定されたタイミングで、テスト出力信号Ｄｏｕｔの値を読み取る。そして、読み取った値が期待値パターンＥＰと一致するかを判定する（ステップＳ１６）。テスト出力信号Ｄｏｕｔと期待値パターンＥＰとが一致する場合はパス判定（ステップＳ１７）となり、一致しない場合はフェイル判定（ステップＳ１８）となる。判定部５は判定結果を演算部１に出力する。演算部１は、例えば外部からの要求に応じ、外部の表示装置（不図示）に、判定結果を出力する。
【００４２】
次いで、ストローブ演算式２１２である式（１）の傾きａ及び切片ｂの決定方法について説明する。上述の通り、式（１）の傾きａ及び切片ｂは、検査装置１００で半導体装置の検査を開始する前に確定している。まず、特性データＤＡＴ１〜ＤＡＴｎを参照し、閾値の最大値ＶｔｎＭＡＸ及び閾値の最小値ＶｔｎＭＩＮを検出する。
【００４３】
次いで、閾値の最大値ＶｔｎＭＡＸに対応する半導体装置ＳＤｍａｘを特定する。そして、半導体装置ＳＤｍａｘを用いてストローブ最大値ＳＴＢｍａｘを決定する。ストローブ最大値ＳＴＢｍａｘを決定するには、例えば、ストローブ値を変化させながら、半導体装置ＳＤｍａｘにテストパターンを供給する。そして、テスト出力信号と期待値パターンとが一致したストローブ値を、ストローブ最大値ＳＴＢｍａｘとすればよい。また、閾値の最小値ＶｔｎＭＩＮに対応する半導体装置ＳＤｍｉｎを特定する。そして、半導体装置ＳＤｍｉｎを用いてストローブ最小値ＳＴＢｍｉｎを決定する。ストローブ最小値ＳＴＢｍｉｎを決定するには、例えば、ストローブ値を変化させながら、半導体装置ＳＤｍｉｎテストパターンを供給する。そして、テスト出力信号と期待値パターンとが一致したストローブ値を、ストローブ最小値ＳＴＢｍｉｎとすればよい。
【００４４】
ストローブ最大値ＳＴＢｍａｘ及びストローブ最小値ＳＴＢｍｉｎは、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。
【００４５】
そして、上述の式（１）に閾値の最大値ＶｔｎＭＡＸ、閾値の最小値ＶｔｎＭＩＮ、ストローブ最大値ＳＴＢｍａｘ及びストローブ最小値ＳＴＢｍｉｎを代入し、以下の式（２）及び（３）が得られる。
【数２】
2013032964.tif 000004
【数３】
2013032964.tif 000005
【００４６】
式（２）及び（３）より、傾きａの値は以下の式（４）で表される。
【数４】
2013032964.tif 000006
【００４７】
式（２）及び（４）より、切片ｂの値は以下の式（５）で表される。
【数５】
2013032964.tif 000007
【００４８】
すなわち、条件が既知である２点を特定し、その２点を用いた内挿で１次関数を求めることにより、ストローブ演算式２１２を確定することが可能である。本実施の形態では、変数としてＶｔｎを用いているので、ストローブ演算式２１２は、１変数の１次関数となる。
【００４９】
以上のように、検査装置１００では、検査対象である半導体装置に対するストローブ値を、演算により予め決定する。従って、ストローブ値を変化させながら繰り返し検査を行う一般的な検査装置と比べて、検査時間を短縮することが可能である。換言すれば、検査装置１００を用いることにより、短時間で半導体装置の検査を行うことができる検査方法を提供することが可能である。
【００５０】
また、検査装置１００は、検査対象となる半導体装置内での配線オープン故障による誤判定を防止することが可能である。以下、配線オープン故障による誤判定の防止について、まず、半導体装置内での配線オープン故障発生のメカニズムの例を説明する。半導体装置においては、一般に、層間絶縁膜で絶縁された多層配線が形成される。図６Ａ〜図６Ｅは、半導体装置における多層配線の製造工程を模式的に示す断面図である。
【００５１】
半導体基板４０上には、第１の配線４１ａ及び４１ｂが形成されている。第１の配線４１ａ及び４１ｂは、層間絶縁膜４２で埋め込まれている。層間絶縁膜４２の上には、第２の配線の基となる導電膜５１が形成されている。第１の配線４１ａ及び４１ｂの上面と導電膜５１の下面との間には、層間絶縁膜４２を貫くビア４４ａ及び４４ｂが形成されている（図６Ａ）。なお、図６Ａ〜図６Ｅでは、第１の配線４１ａ及び４１ｂ、第２の配線４３ａ及び４３ｂ、導電膜５１を多層膜として表示している。
【００５２】
多層配線の形成にあたっては、導電膜５１上に、フォトレジスト５２を塗布する。この際、フォトレジスト塗布の不具合により、フォトレジスト５２中には、気泡５３が生じる場合が有る。この気泡５３が、配線オープン故障発生の原因となる（図６Ｂ）。
【００５３】
次いで、フォトレジスト５２を露光、現像し、第２の配線を形成するためのパターンを形成する。この際、気泡５３が第１の配線４１ａ上のパターンの端部に位置すると、パターンの肩部が崩れてしまい、正常なパターン形状（図６Ｃに点線で表示）が得られない。その結果、本来フォトレジスト５２で保護されるべき第１の配線４１ａ上の導電膜５１が部分的に露出してしまう（図６Ｃ）。
【００５４】
次いで、フォトレジスト５２をエッチングマスクとして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によるエッチングを行い、パターン開口部の導電膜５１を除去する。これにより、第２の配線４３ａ及び４３ｂを形成する。ところが、前述のように、第１の配線４１ａ上の導電膜５１が露出しているので、ビア４４ａが部分的に露出してしまう。その結果、第２の配線４３ａとビア４４ａとの接触面積が小さくなってしまう（図６Ｄ）。その後、例えばアッシングにより、フォトレジスト５２を除去し、多層配線が作製される（図６Ｅ）。
【００５５】
上述のように、気泡５３の存在のため、第２の配線４３ａとビア４４ａとの接触面積が、本来の接触面積よりも小さくなってしまう。例えばトランジスタのゲートに接続する配線に、このような配線オープン故障が生じると、ゲート抵抗が増大してしまう。その結果、検査時における半導体装置の動作に不具合が生じ、誤った検査結果に帰結するおそれがある。
【００５６】
図７は、半導体装置における配線オープン故障の影響を模式的に示す回路図である。以下では、２つのインバータが接続された回路を例に説明する。図７に示すように、ＰｃｈトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが、インバータを構成する。ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとが、相互に接続されている。ＰＭＯＳトランジスタＭＰ１のソースは、電源ＶＤＤと接続される。ＮＭＯＳトランジスタＭＮ１のソースは、グランドＶＳＳと接続される。また、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とが、インバータを構成する。ＰＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のドレインとが、相互に接続されている。ＰＭＯＳトランジスタＭＰ２のソースは、電源ＶＤＤと接続される。ＮＭＯＳトランジスタＭＮ２のソースは、グランドＶＳＳと接続される。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートは、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の接続点と接続されている。
【００５７】
図７は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートに接続するノードに、配線オープン故障が発生している例を示している。よって、配線オープン故障により生じる高抵抗を、抵抗Ｒｏで表示している。
【００５８】
図８は、配線オープン故障の有無によるゲート電圧の波形の差異を示す波形図である。図８の波形ＷＳ１は、配線オープン故障が無い場合のゲート電圧の波形を示す。波形ＷＳ２は、配線オープン故障が有る場合のゲート電圧の波形を示す。配線オープン故障が生じている半導体装置にテストパターンを入力すると、配線オープン故障による抵抗Ｒｏのため、トランジスタのゲートでの電圧変化が緩やかになる。その結果、トランジスタの動作が遅くなってしまう。
【００５９】
図９は、配線オープン故障が生じている場合のテスト出力信号の波形を示す波形図である。例えば、配線オープン故障が無い場合には、半導体装置のトランジスタは速やかに動作し、テスト出力信号も速やかに出力される（図９の波形ＷＳａ）。
【００６０】
これに対し、配線オープン故障が有る場合には、半導体装置のトランジスタの動作が遅くなる。そのため、テストパターンが高周波信号である場合には、トランジスタの動作がテストパターンに追従できず、テスト出力信号の波形は変化してしまう。
【００６１】
以下では、半導体装置内のＮＭＯＳトランジスタを例に説明する。テストパターンの供給を開始され、テストパターンがローレベルからハイレベルに遷移すると、ＮＭＯＳトランジスタのゲート電圧が上昇を始める。しかし、テストパターンが高周波信号である場合には、ゲート電圧が閾値Ｖｔｎに到達する前に、テストパターンがハイレベルからローレベルに遷移してしまう。よって、ゲート電圧は下降してしまう。つまり、ＮＭＯＳトランジスタは本来オン状態とならなければならないのに、配線オープン故障のため、ＮＭＯＳトランジスタはオフ状態のままとなってしまう。よって、テスト出力信号のレベルは変化しない（図９の波形ＷＳｂ）。この場合、テスト出力信号と期待値パターンとは不一致となるので、配線オープン故障を検出することができる。
【００６２】
一方、ストローブ値を変化させながら繰り返し検査を行う一般的な検査装置では、上述のように、テストパターンを繰り返し半導体装置に供給してテストを行う。このため、ＮＭＯＳトランジスタのゲート電圧がローレベルに落ちきらない状態で、テストパターンのレベル遷移が続くこととなる。このような状況が継続すると、テストパターンがローレベルからハイレベルに遷移するタイミングで、ＮＭＯＳトランジスタのゲート電圧が閾値Ｖｔｎを超える現象が生じることがある。すると、トランジスタの動作は遅いため、配線オープン故障が無い場合の波形ＷＳａよりは遅延するものの、テスト出力信号が立ちあがってしまう（図９の波形ＷＳｃ）。その結果、一般的な検査装置では、波形ＷＳｃの立ち上がりが検査パス範囲ＰＡＳＳ内である場合には、半導体装置に配線オープン故障が有るにもかかわらず、配線オープン故障が見逃されてしまう。
【００６３】
ところが、検査装置１００は、予めストローブ値を演算により求めるので、ストローブ値を変化させながら繰り返し検査を行う必要が無い。そのため、上述のような配線オープン故障を見逃してしまうという誤判定を防止することが可能となる。こうした配線オープン故障は、これまでのようなノード幅が大きい回路では問題とならないが、今後微細化が進展した場合には顕在化すると考えられる。従って、将来、微細化が進んだ半導体装置の検査を行う場合において、本実施の形態にかかる検査装置１００を適用することは、特に有効である。
【００６４】
また、上述のように、検査装置１００の動作は、プログラム２１により統制することが可能である。つまり、プログラム２１によりコンピュータなどのハードウェアを制御することにより、短時間で半導体装置の検査を行うことができる半導体装置の検査装置及び検査方法を実現することができる。
【００６５】
また、検査装置１００は、特許文献１にかかる検査装置３００に比べて、以下に示す利点を更に有する。検査装置３００では、ステップＳ３４〜Ｓ３９のループ処理中に１度でも合格と判定されれば、検査自体に合格したものとして判定される。よって、所定のストローブタイミングで複数回のテストを行い、全ての回数又は一定回数以上の合格をもって検査に合格したものと判定する検査には、検査装置３００は原理的に適用できないという欠点がある。
【００６６】
これに対し、検査装置１００は、予め演算により最適なストローブ値を決定してから検査を行うので、同じストローブ値を用いて複数回の検査を行うことは容易に可能である。よって、検査装置１００は上記の検査装置３００特有の欠点を解決することも可能である。
【００６７】
実施の形態２
次に、実施の形態２について説明する。本実施の形態は、実施の形態１と比較して、ストローブ演算式２１２が異なる。以下では、実施の形態１と同様に、検査装置１００が、プログラムサーバ２０に格納されているプログラム２１及び特性データＤＡＴ１〜ＤＡＴｎを用いてストローブ演算式２１２の傾きａ及び切片ｂを算出する場合について説明する。
【００６８】
ストローブ値ＳＴＢは、ＰＭＯＳトランジスタの閾値の絶対値｜Ｖｔｐ｜とも比例関係を有するものとして近似できる。本実施の形態では、ＰＭＯＳトランジスタの閾値の絶対値｜Ｖｔｐ｜とＮＭＯＳトランジスタの閾値Ｖｔｎを用いて、ストローブ値ＳＴＢを算出する。この場合、ストローブ値ＳＴＢは、以下の式（６）で表される。
【数６】
2013032964.tif 000008
【００６９】
まず、特性データＤＡＴ１〜ＤＡＴｎを参照し、ＰＭＯＳトランジスタの閾値の絶対値の最大値｜ＶｔｐＭＡＸ｜、ＰＭＯＳトランジスタの閾値の絶対値の最小値｜ＶｔｐＭＩＮ｜、ＮＭＯＳトランジスタの閾値の最大値ＶｔｎＭＡＸ及びＮＭＯＳトランジスタの閾値の最小値ＶｔｎＭＩＮを検出する。
【００７０】
次いで、ＶｔｎＭＡＸ及び｜ＶｔｐＭＡＸ｜に対応する半導体装置ＳＤｍａｘを特定する。そして、半導体装置ＳＤｍａｘを用いてストローブ最大値ＳＴＢｍａｘを決定する。また、ＶｔｎＭＩＮ及び｜ＶｔｐＭＩＮ｜に対応する半導体装置ＳＤｍｉｎを特定する。そして、半導体装置ＳＤｍｉｎを用いてストローブ最大値ＳＴＢｍｉｎを決定する。なお、ストローブ最大値ＳＴＢｍａｘ及びストローブ最大値ＳＴＢｍｉｎの決定については、実施の形態１と同様の方法を用いることが可能である。
既知の方法としては、例えば特許文献１に示す方法を適用することができる。
【００７１】
ストローブ最大値ＳＴＢｍａｘ及びストローブ最小値ＳＴＢｍｉｎは、実施の形態１と同様に、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。
【００７２】
そして、上述の式（６）に、ＶｔｎＭＡＸ、｜ＶｔｐＭＡＸ｜、ストローブ最大値ＳＴＢｍａｘを代入し、以下の式（７）が得られる。
【数７】
2013032964.tif 000009
【００７３】
また、上述の式（６）に、ＶｔｎＭＩＮ、｜ＶｔｐＭＩＮ｜、ストローブ最小値ＳＴＢｍｉｎを代入し、以下の式（８）が得られる。
【数８】
2013032964.tif 000010
【００７４】
式（７）及び（８）より、傾きａの値は以下の式（９）で表される。
【数９】
2013032964.tif 000011
【００７５】
式（７）及び（９）より、切片ｂの値は以下の式（１０）で表される。
【数１０】
2013032964.tif 000012
【００７６】
図１０は、実施の形態２にかかるストローブ演算式２１２を示すグラフである。図１０に示すように、ＮＭＯＳトランジスタの閾値Ｖｔｎ、ＰＭＯＳトランジスタの閾値Ｖｔｐ及びストローブ値ＳＴＢは、３次元空間における線Ｌ２０で示される関係を有する。尚、線Ｌ２１は検査パス範囲の下限であり、線Ｌ２２は検査パス範囲の上限である。
【００７７】
本実施の形態では、検査装置１００は、検査対象となる半導体装置に対するストローブ値を演算により予め決定する。従って、ストローブ値を変化させながら検査を行う一般的な検査装置と比べて、実施の形態１と同様に、検査時間を短縮することが可能である。さらに、本実施の形態では、ＮＭＯＳトランジスタの閾値Ｖｔｎのみならず、ＰＭＯＳトランジスタの閾値Ｖｔｐも用いて、ストローブ演算式２１２を決定する。よって、実施の形態１よりも精密にストローブ値を決定することができる。
【００７８】
実施の形態３
次に、実施の形態３について説明する。本実施の形態は、実施の形態１及び２の変形例であり、ストローブ演算式２１２に別のパラメータが追加されている。ストローブ値ＳＴＢは、トランジスタのゲート長Ｌにも比例する。この場合、実施の形態１にかかる式（１）は、以下の式（１１）に書き換えることができる。
【数１１】
2013032964.tif 000013
【００７９】
同様に、実施の形態２にかかる式（６）は、以下の式（１２）に書き換えることができる。
【数１２】
2013032964.tif 000014
【００８０】
式（１１）及び式（１２）を用いて傾きａ及び切片の係数ｂを算出する方法は、切片部分のＬを考慮する他は、それぞれ実施の形態１及び２と同様であるので、説明を省略する。本実施の形態によれば、更にトランジスタのゲート長を考慮したストローブ値の設定が可能である。従って、実施の形態１及び２に比べて、より精密なストローブ値の算出が可能である。
【００８１】
実施の形態４
次に、実施の形態４について説明する。本実施の形態は、実施の形態３の変形例であり、ストローブ演算式２１２に更に別のパラメータが追加されている。ストローブ値ＳＴＢは、半導体装置の検査温度Ｔに比例し、動作電圧Ｖ及び動作周波数Ｆに反比例する。この場合、実施の形態３にかかる式（１１）は、以下の式（１３）に書き換えることができる。
【数１３】
2013032964.tif 000015
【００８２】
同様に、実施の形態３にかかる式（１２）は、以下の式（１４）に書き換えることができる。
【数１４】
2013032964.tif 000016
【００８３】
式（１３）及び式（１４）を用いて傾きａ及び切片の係数ｂを算出する方法は、切片部分のＬ、Ｔ、Ｆ及びＶを考慮する他は、それぞれ実施の形態１及び２と同様であるので、説明を省略する。本実施の形態によれば、更に検査温度、動作電圧及び動作周波数を考慮したストローブ値の設定が可能である。従って、実施の形態１〜３に比べて、より精密なストローブ値の算出が可能である。
【００８４】
実施の形態５
次に、実施の形態５にかかる検査装置２００について説明する。検査装置２００は、実施の形態１にかかる検査装置１００の変形例である。図１１は、実施の形態５にかかる検査装置２００の構成を示すブロック図である。検査装置２００では、プログラム２１に代えてプログラム２２を用いる点が検査装置１００と異なる。プログラム２２は、テストパターン２１１、期待値パターンＥＰ、ストローブ演算式２１２及び入力開始タイミング演算式２１３を有する。テストパターン２１１、期待値パターンＥＰ、ストローブ演算式２１２については、プログラム２１と同様であるので説明を省略する。
【００８５】
また、検査装置２００は入出力端子Ｔ１を有し、半導体装置ＳＤ１は入出力端子Ｔ２を有する。入出力端子Ｔ１と入出力端子Ｔ２との間は、信号線６で接続される。クロック信号生成部３及びテスト信号生成部４の出力は、入出力端子Ｔ１と接続される。すなわち、信号線６は、半導体装置ＳＤ１へのテスト入力信号Ｄｉｎの入力動作と、半導体装置ＳＤ１からのテスト出力信号Ｄｏｕｔの出力動作とで、共用される。
【００８６】
半導体装置ＳＤ１に対して、連続して異なる検査を行う場合には、ある検査におけるテスト出力信号と、次の検査でのテスト入力信号とが、信号線６上で衝突しないようにしなければならない。つまり、信号線６上に、テスト入力信号Ｄｉｎとテスト出力信号Ｄｏｕｔが混在してはならない。ところが、実施の形態１において説明したように、テスト出力信号Ｄｏｕｔは、期待値パターンＥＰに対して遅延する。
【００８７】
図１２は、実施の形態５にかかる検査装置２００における信号のタイミングチャートである。テスト出力信号Ｄｏｕｔは、遅延が無い場合の出力信号パターンである期待値パターンの立下りタイミング（図１２のタイミングＴｍ１）よりも、遅延Ｄ３だけ遅れて立ち下がる（図１２のタイミングＴｍ２）。よって、遅延Ｄ３を考慮しない状態でテスト入力信号Ｄｉｎ０を入力すると、遅延Ｄ３が生じている期間、信号線６上でテスト入力信号Ｄｉｎ０とテスト出力信号Ｄｏｕｔが衝突することとなる。
【００８８】
信号線６上におけるテスト入力信号とテスト出力信号との衝突を防ぐには、遅延Ｄ３を考慮して、テスト入力信号の入力開始を遅らせればよい。図１２においては、遅延Ｄ３を考慮した入力開始タイミングＴｓを付加したテスト入力信号ＤｉｎをタイミングＴｍ３で入力している。これにより、信号線６上での信号の衝突を防止することができる。信号線６上での信号の衝突防止を実現するには、入力開始タイミングＴｓが、少なくともテスト出力信号Ｄｏｕｔの遅延Ｄ３よりも大きいことが必要である。なお、入力開始タイミングは、半導体装置の検査条件の一つに対応する値である。
【００８９】
ここで、遅延Ｄ３の大きさについて検討する。遅延Ｄ３は、実施の形態１における遅延Ｄ１及びＤ２と同様に、半導体装置のトランジスタの閾値Ｖｔｎに比例する。従って、入力開始タイミングＴｓも、半導体装置のトランジスタの閾値Ｖｔｎに比例する。この場合、入力開始タイミングＴｓは、以下の式（１５）で表される。
【数１５】
2013032964.tif 000017
【００９０】
以下、検査装置２００の動作について、半導体装置ＳＤ１を検査する場合を例として、具体的に説明する。検査装置２００におけるストローブ値の設定などの動作については、検査装置１００と同様である。よって、以下では、信号線６上での信号の衝突を防止するための検査装置２００の動作について説明する。図１３は、信号線６上での信号の衝突を防止するための検査装置２００の動作を示すフローチャートである。
【００９１】
初期状態において、半導体装置ＳＤ１からは、信号線６を介して、判定部５にテスト出力信号Ｄｏｕｔが出力されている。この際、半導体装置ＳＤ１の検査は開始しているので、記憶部２には既に特性データＤＡＴ１〜ＤＡＴｎ及びプログラム２２が格納されている。
【００９２】
演算部１は、記憶部２から半導体装置ＳＤ１に対応する特性データＤＡＴ１と、プログラム２２のテストパターン２１１及び入力開始タイミング演算式２１３と、を読み込む（ステップＳ２１）。演算部１は、特性データＤＡＴ１中のトランジスタの閾値Ｖｔｎを、上述の式（１５）に代入することにより、入力開始タイミングＴｓ１を算出する（ステップＳ２２）。
【００９３】
演算部１は、制御信号ＣＯＮ１により、クロック信号生成部３にテストパターン２１１で指定された波形を通知する。また、演算部１は、制御信号ＣＯＮ３により、クロック信号生成部３に入力開始タイミングＴｓ１の値を通知する（ステップＳ２３）。
【００９４】
クロック信号生成部３は、クロック信号ＣＬＫが生成するタイミングに入力開始タイミングＴｓ１を加えたタイミングで、テスト入力信号Ｄｉｎを半導体装置ＳＤ１に出力する（ステップＳ２４）。
【００９５】
以上の動作により、検査装置２００は、入力開始タイミングＴｓ１を考慮して、テスト入力信号Ｄｉｎを出力することが可能である。これにより、信号線における信号の衝突を防止し、半導体装置の検査を正確に行うことができる。
【００９６】
続いて、入力開始タイミング演算式２１３の傾きｃ及び切片ｄの決定方法について説明する。以下では、検査装置２００が、プログラムサーバ２０に格納されているプログラム２２及び特性データＤＡＴ１〜ＤＡＴｎを用いて入力開始タイミング演算式２１３の傾きｃ及び切片ｄを算出する場合について説明する。
【００９７】
式（１５）は、実施の形態１にかかる式（１）と同形式の式であるので、式（１）の傾きａ及び切片ｂを求めるのと同様の手順で、式（１５）の傾きｃ及び切片ｄを求めることが可能である。以下、式（１５）の傾きｃ及び切片ｄの算出方法について、具体的に説明する。
【００９８】
まず、特性データＤＡＴ１〜ＤＡＴｎを参照し、ＮＭＯＳトランジスタの閾値の最大値ＶｔｎＭＡＸ及びＮＭＯＳトランジスタの閾値の最小値ＶｔｎＭＩＮを検出する。次いで、ＶｔｎＭＡＸ及び｜ＶｔｐＭＡＸ｜に対応する半導体装置ＳＤｍａｘを特定する。そして、半導体装置ＳＤｍａｘを用いて入力開始タイミング最大値ＴｓＭＡＸを決定する。また、ＶｔｎＭＩＮ及び｜ＶｔｐＭＩＮ｜に対応する半導体装置ＳＤｍｉｎを特定する。そして、半導体装置ＳＤｍｉｎを用いて入力開始タイミング最小値ＴｓＭＩＮを決定する。なお、入力開始タイミング最大値ＴｓＭＡＸ及び入力開始タイミング最小値ＴｓＭＩＮの決定については、実施の形態１及び２と同様の方法を用いることが可能である。
【００９９】
入力開始タイミング最大値ＴｓＭＡＸ及び入力開始タイミング最小値ＴｓＭＩＮは、ストローブ値と同様に、例えば検査対象となる半導体装置と同型の半導体装置が形成された試作品を用いて決定してもよいし、実際の製品を利用して決定してもよい。
【０１００】
そして、上述の式（１５）に閾値の最大値ＶｔｎＭＡＸ、閾値の最小値ＶｔｎＭＩＮ、入力開始タイミング最大値ＴｓＭＡＸ及び入力開始タイミング最小値ＴｓＭＩＮを代入し、以下の式（１６）及び（１７）が得られる。
【数１６】
2013032964.tif 000018
【数１７】
2013032964.tif 000019
【０１０１】
式（１６）及び（１７）より、傾きｃの値は以下の式（１８）で表される。
【数１８】
2013032964.tif 000020
【０１０２】
式（１６）及び（１８）より、切片ｄの値は以下の式（１９）で表される。
【数１９】
2013032964.tif 000021
【０１０３】
すなわち、ストローブ値ＳＴＢの算出と同様に、条件が既知である２点を特定し、その２点を用いた内挿により、入力開始タイミング演算式２１３の傾きｃ及び切片ｄを決定することが可能である。
【０１０４】
以上のように、検査装置３００では、ある半導体装置に対するテスト入力信号の入力開始タイミングを演算により予め決定する。これにより、信号の入出力を単一の信号線で行う場合でも、信号線上での信号の衝突を防止でき、正確な検査を確実に行うことができる。よって、本構成によれば、信号の入出力を単一の信号線で行う場合でも、正確な半導体装置の検査を行うことができる検査方法を提供することが可能である。
【０１０５】
また、上述のように、検査装置３００の動作は、プログラム２２により統制することが可能である。つまり、プログラム２２により検査装置などを統制することにより、信号の入出力を単一の信号線で行う場合でも、半導体装置の検査を行うことができる検査装置及び検査方法を実現することができる。
【０１０６】
実施の形態６
次に、実施の形態６について説明する。本実施の形態は、上述の実施の形態の変形例である。半導体装置の検査を行うには、半導体ウエハ上にマトリックス状に形成された半導体装置を検査する場合が有る。この場合、同時に複数個の半導体装置の検査を行う場合が有る。例えば、４個の半導体装置ＳＤ１〜ＳＤ４の検査を同時に行う場合について説明する。図１４は、半導体ウエハＷａｆ上に形成された半導体装置ＳＤ１〜ＳＤ４を行う場合の構成を示す模式図である。
【０１０７】
半導体装置ＳＤ１〜ＳＤ４のそれぞれと検査装置１００との間は、配線Ｗ１〜Ｗ４で接続される。図１４に示すように、配線Ｗ１〜Ｗ４は、それぞれ長さが異なっている。そのため、クロック信号ＣＬＫ、テスト入力信号Ｄｉｎ及びテスト出力信号Ｄｏｕｔに生じる遅延は、配線Ｗ１〜Ｗ４のそれぞれで異なる。この場合、トランジスタの閾値などの特性データだけを参照してストローブ値を決定すると、配線長の違いによる誤差を反映できないこととなる。従って、本実施の形態では、検査装置１００は、配線長の影響を考慮した演算式を用いる。
【０１０８】
本実施の形態では、検査装置１００のストローブ演算式２１２は、式（１）に変更を加えた式（２０）で表すことができる。なお、式（２０）の係数ｅは任意の係数であり、ＷＬは配線長である。
【数２０】
2013032964.tif 000022
【０１０９】
これにより、半導体装置の位置、すなわち半導体装置までの配線長の影響を考慮した検査が可能となる。すなわち、本実施の形態によれば、半導体装置までの配線長の影響を考慮した半導体装置の検査装置、検査方法及び検査プログラムを提供することができる。
【０１１０】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、演算式が１次関数である例について説明したが、演算式は他の関数とすることができる。例えば、演算式は、２次関数や３次関数などの高次関数とすることも可能である。
【０１１１】
上述の実施の形態では、演算式は１変数又は２変数の関数としたが、これは例示に過ぎない。演算式は、３変数以上の関数とすることも可能である。
【０１１２】
上述の実施の形態では、演算式は単調増加関数としたが、演算式には単調減少関数を適用することも可能である。
【０１１３】
実施の形態４では、トランジスタのゲート長Ｌ、検査温度Ｔ、動作電圧Ｖ及び動作周波数Ｆの影響を反映するために項「ｂＬＴ／ＦＶ」を用いた。しかし、トランジスタのゲート長Ｌ、検査温度Ｔ、動作電圧Ｖ及び動作周波数Ｆの影響の影響をそれぞれ独立に、あるいは別の組み合わせで反映させることも可能である。
【０１１４】
例えば、検査温度Ｔのみを考慮する場合は、項「ｂＴ」を用いることができる。動作電圧Ｖのみを考慮する場合は、項「ｂ／Ｖ」を用いることができる。動作周波数Ｆのみを考慮する場合は、項「ｂ／Ｆ」を用いることができる。
【０１１５】
例えば、トランジスタのゲート長Ｌと、検査温度Ｔ、動作電圧Ｖ及び動作周波数Ｆのいずれかと、を考慮する場合には、項「ｂＬＴ」、「ｂＬ／Ｖ」及び「ｂＬ／Ｆ」のいずれかを用いることができる。検査温度Ｔと、動作電圧Ｖ及び動作周波数Ｆのいずれかと、を考慮する場合には、項「ｂＴ／Ｖ」及び「ｂＴ／Ｆ」のいずれかを用いることができる。動作電圧Ｖ及び動作周波数Ｆを考慮する場合には、項「ｂ／ＦＶ」を用いることができる。
【０１１６】
例えば、トランジスタのゲート長Ｌと、検査温度Ｔ、動作電圧Ｖ及び動作周波数Ｆの４つのパラメータのうち、いずれか３つを考慮する場合には、項「ｂＬＴ／Ｖ」、「ｂＬＴ／Ｆ」、「ｂＬ／ＶＦ」及び「ｂＴ／ＶＦ」のいずれかを用いることができる。
【０１１７】
実施の形態５では、入力開始タイミングＴｓはＮＭＯＳトランジスタの閾値Ｖｔｎに比例するとして説明したが、実施の形態２と同様に、ＰＭＯＳトランジスタの閾値Ｖｔｐを考慮した演算式を用いることも可能である。すなわち、入力開始タイミングＴｓは、（Ｖｔｎ＋｜Ｖｔｐ｜）に比例するものとしてよい。
【０１１８】
実施の形態６では、検査装置１００を用いたが、検査装置２００を用いることが勿論可能である。この場合、式（１１）に配線長の影響を示す項「ｅＷＬ」を加えればよい。同様に、実施の形態３の式（１３）及び実施の形態４の式（１４）についても、配線長の影響を示す項「ｅＷＬ」を加えることが可能である。また、実施の形態５の式（１５）で示したように、入力開始タイミングＴｓは、トランジスタの閾値に対して、ストローブ値ＳＴＢと同様の依存関係がある。よって、式（１５）に配線長の影響を示す項「ｅＷＬ」を加えた演算式を用いて、入力開始タイミングＴｓを算出することができる。
【０１１９】
実施の形態５及び６についても、実施の形態３及び４で説明したように、トランジスタのゲート長Ｌ、検査温度Ｔ、動作電圧Ｖ及び動作周波数Ｆを考慮した項を用いることも可能であることは勿論である。
【０１２０】
上述の実施の形態では、演算式の傾き及び切片の値を決定するのに、トランジスタの閾値の最大値及び最小値を用いた、あくまで例示に過ぎない。演算式の傾き及び切片を求めることができるならば、最大値及び最小値以外の値を用いてもよい。
【０１２１】
上述の実施の形態では、特性データとしてトランジスタの閾値を用いたが、あくまで例示に過ぎない。例えば、検査対象となる半導体製造装置に形成された素子のサイズ、容量やトランジスタのゲート幅など、他の特性データを変数とする演算式を用いることも可能である。
【符号の説明】
【０１２２】
１  演算部
２  記憶部
３  クロック信号生成部
４  テスト信号生成部
５  判定部
６  信号線
２０  プログラムサーバ
２１、２２  プログラム
３０  半導体装置
４０  半導体基板
４１ａ、４１ｂ  第１の配線
４２  層間絶縁膜
４３ａ、４３ｂ  第２の配線
４４ａ、４４ｂ  ビア
５１  導電膜
５２  フォトレジスト
５３  気泡
１００、２００、３００  検査装置
２１１  テストパターン
２１２  ストローブ演算式
２１３  入力開始タイミング演算式
３０１  テストパターン入力部
３０２  判定部
３０３  ストローブタイミング設定部
３０４  期待値パターン出力部
３２０  被検査半導体装置（ＤＵＴ）
３３０  記憶部
ＣＬＫ    クロック信号
ＣＯＮ、ＣＯＮ１〜ＣＯＮ３制御信号
Ｄ１〜Ｄ３  遅延
ＤＡＴ１〜ＤＡＴｎ    特性データ
Ｄｉｎ、Ｄｉｎ０  テスト入力信号
Ｄｏｕｔ、ＤｏｕｔＡ、ＤｏｕｔＢ  テスト出力信号
ＥＰ、Ｅｎ  期待値パターン
ＩＮ  入力
Ｌ２０、Ｌ２１、Ｌ２２  線
ＭＮ１、ＭＮ２、Ｑ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、Ｑ１  ＰＭＯＳトランジスタ
ＯＵＴ  出力
ＰＡＳＳ  検査パス範囲
Ｐｇｍ  プログラム
ＳＤ１〜ＳＤｎ  半導体装置
ＳＴＢ、ＳＴＢ１、ＳＴＢＡ、ＳＴＢＢ  ストローブ値
ＳＴＢｍａｘ  ストローブ最大値
ＳＴＢｍｉｎ  ストローブ最小値
Ｔ１、Ｔ２  入出力端子
Ｔｍ１〜Ｔｍ３  タイミング
Ｔｓ  入力開始タイミング
ＴｓＭＡＸ  入力開始タイミング最大値
ＴｓＭＩＮ  入力開始タイミング最小値
Ｖ１、Ｖ２  電圧
ＶＤＤ  電源
Ｗ１〜Ｗ４  配線
Ｗａｆ  半導体ウエハ
【図１】
2013032964.tif 000023
【図２】
2013032964.tif 000024
【図３Ａ】
2013032964.tif 000025
【図３Ｂ】
2013032964.tif 000026
【図４】
2013032964.tif 000027
【図５】
2013032964.tif 000028
【図６Ａ】
2013032964.tif 000029
【図６Ｂ】
2013032964.tif 000030
【図６Ｃ】
2013032964.tif 000031
【図６Ｄ】
2013032964.tif 000032
【図６Ｅ】
2013032964.tif 000033
【図７】
2013032964.tif 000034
【図８】
2013032964.tif 000035
【図９】
2013032964.tif 000036
【図１０】
2013032964.tif 000037
【図１１】
2013032964.tif 000038
【図１２】
2013032964.tif 000039
【図１３】
2013032964.tif 000040
【図１４】
2013032964.tif 000041
【図１５】
2013032964.tif 000042
【図１６】
2013032964.tif 000043