(57)【要約】【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。【選択図】図１Ｃ
2013042056.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に複数本並べて配置された活性領域を含む半導体装置であって、前記複数本の活性領域の各々は、前記第１の方向と直交する第２の方向に離間して配置された２つの縦型トランジスタと、該２つの縦型トランジスタの間に位置するピラーと、から成る半導体装置において、
前記複数本の活性領域の中央の位置で、前記２つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜上に形成され、前記第１の方向へ延在して配置された吊りワード線と、
前記２つの縦型トランジスタ間を接続するために、前記第２の方向に延在し、かつ前記吊りワード配線を迂回するように構成されたトランジスタ間接続配線と、
を備えた半導体装置。
【請求項２】
前記トランジスタ間接続配線は、
前記層間絶縁膜上に形成されて、前記２つの縦型トランジスタからそれぞれ前記第２の方向へ延在する２つのトランジスタ延在配線と、
前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線と、
前記２つのトランジスタ延在配線と前記迂回配線との間を接続する一対のコンタクトプラグと、
から成る、請求項１に記載の半導体装置。
【請求項３】
前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項２に記載の半導体装置。
【請求項４】
前記トランジスタ間接続配線は、
前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線から成る、請求項１に記載の半導体装置。
【請求項５】
前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項４に記載の半導体装置。
【請求項６】
半導体基板の第１の方向に並べて配置された複数本の活性領域の各々に、前記第１の方向と直交する第２の方向で離間して配置された２つの縦型トランジスタと、該２つの縦型トランジスタの間の位置するピラーとを形成する工程と、
前記複数本の活性領域の中央の位置で、前記２つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜上に、前記第１の方向へ延在して配置された吊りワード線を形成する工程と、
前記２つの縦型トランジスタ間を接続するために、前記第２の方向に延在し、かつ前記吊りワード線を迂回するように構成されたトランジスタ間接続配線を形成する工程と、
を具備する半導体装置の製造方法。
【請求項７】
前記トランジスタ間接続配線を形成する工程は、
前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線を形成する工程と、
前記迂回配線と接続するように、前記層間絶縁膜に一対のコンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記一対のコンタクトプラグと接続するように、前記２つの縦型トランジスタからそれぞれ延在する２つのトランジスタ延在配線を形成する工程と、
を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の第１の方向に並べて配置された複数本の活性領域の各々に、前記第１の方向と直交する第２の方向で離間して配置された２つの縦型トランジスタと、該２つの縦型トランジスタの間の位置するピラーとを形成する工程と、
前記２つの縦型トランジスタ間を接続するために、前記２つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜の下に形成され、前記第２の方向に延在する迂回配線から成るトランジスタ間接続配線を形成する工程と、
前記複数本の活性領域の中央の位置で、前記層間絶縁膜上で、前記第１の方向へ延在して配置された吊りワード線を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１０】
前記迂回配線は、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、縦型トランジスタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
トランジスタの微細化の対策として、縦型ＳＧＴ（Surround Gate transistor）構造を有する３次元トランジスタが知られている。３次元トランジスタは、半導体基板の主面（Ｘ方向とＹ方向とによって規定されるＸＹ平面）に対して垂直方向（Ｚ方向）に延びるシリコンピラー（半導体の基柱）をチャネルとして用いるトランジスタである。以下では、このような３次元トランジスタを、単に、縦型トランジスタとも呼ぶことにする。
【０００３】
このような縦型トランジスタ（縦型ＳＧＴ構造）を有する半導体装置は、従来から種々提案されている。
【０００４】
例えば、特開２００９−０８１３８９号公報（特許文献１）は、完全空乏化が可能な太さに形成された複数の半導体の基柱と、複数の基柱の各々の外周面に設けられたゲート絶縁膜と、複数の基柱の隙間を埋めて複数の基柱の各々の外周面を覆うゲート電極と、を備えた半導体装置を開示している。すなわち、特許文献１は、複数の縦型トランジスタを並列に配置した半導体装置を開示している。
【０００５】
一方、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続した半導体装置も知られている。例えば、特開２００９−０８８１３４号公報（特許文献２）は、低耐圧トランジスタを構成する単位トランジスタの基柱の高さと同じ高さの半導体の基柱を有する複数の単位トランジスタのソース拡散層とドレイン拡散層を直列に接続し、且つ複数の単位トランジスタのゲート電極同士を電気的に接続することによって形成された高耐圧トランジスタを開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０８１３８９号公報
【特許文献２】特開２００９−０８８１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。このとき、占有エリアを縮小するため、夫々のゲート電極に接続されている吊りワード線を縦型トランジスタよりも上層部に設けて、さらに１本の吊りワード線を取り囲むように、縦型トランジスタを２列にして配置している。
【０００８】
しかしながら、直列接続とするために、一方の縦型トランジスタにおけるソース拡散層と他方の縦型トランジスタにおけるドレイン拡散層とをトランジスタ間接続配線によって接続すると、そのトランジスタ間接続配線が吊りワード線と短絡してしまうという問題がある。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、第１の方向に複数本並べて配置された活性領域を含む半導体装置であって、複数本の活性領域の各々は、第１の方向と直交する第２の方向に離間して配置された２つの縦型トランジスタと、２つの縦型トランジスタの間に位置するピラーと、から成る半導体装置において、複数本の活性領域の中央の位置で、２つの縦型トランジスタとピラーとを覆う層間絶縁膜上に形成され、第１の方向へ延在して配置された吊りワード線と、２つの縦型トランジスタ間を接続するために、第２の方向に延在し、かつ吊りワード線を迂回するように構成されたトランジスタ間接続配線と、を備える。
【００１０】
また、本発明による半導体装置の製造方法は、半導体基板の第１の方向に並べて配置された複数本の活性領域の各々に、第１の方向と直交する第２の方向で離間して配置された２つの縦型トランジスタと、２つの縦型トランジスタの間の位置するピラーとを形成する工程と、複数本の活性領域の中央の位置で、２つの縦型トランジスタとピラーとを覆う層間絶縁膜上に、第１の方向へ延在して配置された吊りワード線を形成する工程と、２つの縦型トランジスタ間を接続するために、第２の方向に延在し、かつ吊りワード線を迂回するように構成されたトランジスタ間接続配線を形成する工程と、を具備する。
【発明の効果】
【００１１】
本発明によると、吊りワード線を迂回するようにトランジスタ間接続配線を形成しているので、それらの配線が短絡するのを回避することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の第１の実施例による半導体装置の平面図である。
【図１Ｂ】図１ＡのＡＡ’線における断面図である。
【図１Ｃ】図１ＡのＢＢ’線における断面図である。
【図１Ｄ】図１ＡのＣＣ’線における断面図である。
【図２Ａ】シリコン基板に素子分離領域を形成することにより、活性領域を形成する工程を示す平面図である。
【図２Ｂ】図２ＡのＡＡ’線における断面図である。
【図３Ｂ】シリコン基板の全面に第１の絶縁膜および第１のマスク膜（ハードマスク）を形成する工程を示す断面図である。
【図４Ａ】ハードマスクをパターニングする工程を示す平面図である。
【図４Ｂ】図４ＡのＡＡ’線における断面図である。
【図５Ｂ】ハードマスクをエッチングマスクに用いて、第１および第２のピラーを同時に形成する工程を示す断面図である。
【図６Ｂ】第１および第２のピラーの内壁面に第１のサイドウォール絶縁膜を形成する工程を示す断面図である。
【図７Ｂ】シリコン基板に、第２の絶縁膜と第１の不純物拡散層とを形成する工程を示す断面図である。
【図８Ｂ】ゲート絶縁膜とゲート電極とを形成する工程を示す断面図である。
【図９Ｂ】第１層間絶縁膜を形成する工程を示す断面図である。
【図１０Ａ】シリコン基板の全面に第２のマスク膜を形成する工程を示す平面図である。
【図１０Ｂ】図１０ＡのＡＡ’における断面図である。
【図１１Ｂ】第１のマスク膜を除去して第１のスルーホールを形成し、この第１のスルーホールの側面に第２のサイドウォール絶縁膜を形成する工程を示す断面図である。
【図１２Ｂ】第２のピラーの上部にＬＤＤ領域を形成する工程を示す断面図である。
【図１３Ｂ】第１のスルーホールの底部にある第１の絶縁膜に開口部を設けて、第２のピラーを露出させ、第２のピラーの上面から第１のスルーホールの内壁に沿ってシリコンエピタキシャル層を形成する工程を示す断面図である。
【図１４Ｂ】シリコンエピタキシャル層に不純物をイオン注入して、第２の不純物拡散層を形成する工程を示す断面図である。
【図１５Ａ】シリコン基板の全面に第２層間絶縁膜を形成し、第２乃至第５のスルーホールを形成する工程を示す平面図である。
【図１５Ｂ】図１５ＡのＡＡ’線における断面図である。
【図１５Ｃ】図１５ＡのＢＢ’線における断面図である。
【図１５Ｄ】図１５ＡのＣＣ’線における断面図である。
【図１６Ｂ】第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＡＡ’線における断面図である。
【図１６Ｃ】第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＢＢ’線における断面図である。
【図１６Ｄ】第２乃至第５のスルーホールに、それぞれ、コンタクトプラグ、ゲートコンタクトプラグ、ピラーコンタクトプラグ、およびＳＤコンタクトプラグを形成する工程を示す、ＣＣ’線における断面図である。
【図１７Ａ】本発明の第２の実施例による半導体装置の平面図である。
【図１７Ｂ】図１７ＡのＡＡ’線における断面図である。
【図１７Ｃ】図１７ＡのＢＢ’線における断面図である。
【図１７Ｄ】図１７ＡのＣＣ’線における断面図である。
【図１７Ｅ】図１７ＡのＤＤ’線における断面図である。
【図１８Ａ】シリコン基板の全面に第２のマスク膜を形成して、第１および第２の開口部を形成する工程を示す平面図である。
【図１８Ｂ】図１８ＡのＡＡ’線における断面図である。
【図１８Ｃ】図１８ＡのＢＢ’線における断面図である。
【図１９Ａ】第１および第２のスルーホールを形成し、第１および第２のスルーホールの側面に第１のサイドウォール絶縁膜を形成する工程を示す平面図である。
【図１９Ｂ】図１９ＡのＡＡ’線における断面図である。
【図１９Ｃ】図１９ＡのＢＢ’線における断面図である。
【図２０Ｂ】第２のピラーの上部にＬＤＤ領域を形成する工程を示す、ＡＡ’線における断面図である。
【図２０Ｃ】第２のピラーの上部にＬＤＤ領域を形成する工程を示す、ＢＢ’線における断面図である。
【図２１Ｂ】第１のスルーホールの底部ある第１の絶縁部に開口部を設けて第２のピラーの上面を露出させ、第２のピラーの上面から第１のスルーホールの内壁に沿ってシリコンエピタキシャル層を形成する工程を示す、ＡＡ’線における断面図である。
【図２１Ｃ】第１のスルーホールの底部ある第１の絶縁部に開口部を設けて第２のピラーの上面を露出させ、第２のピラーの上面から第１のスルーホールの内壁に沿ってシリコンエピタキシャル層を形成する工程を示す、ＢＢ’線における断面図である。
【図２２Ｂ】シリコンエピタキシャル層に不純物をイオン注入して、第２の不純物拡散層を形成する工程を示す、ＡＡ’線における断面図である。
【図２２Ｃ】シリコンエピタキシャル層に不純物をイオン注入して、第２の不純物拡散層を形成する工程を示す、ＢＢ’線における断面図である。
【図２３Ｂ】シリコン基板上の全面に導電膜を成膜して、第１および第２のスルーホールを完全に埋め込む工程を示す、ＡＡ’線における断面図である。
【図２３Ｃ】シリコン基板上の全面に導電膜を成膜して、第１および第２のスルーホールを完全に埋め込む工程を示す、ＢＢ’線における断面図である。
【図２４Ａ】導電膜と第２のマスク膜を研磨して平坦化し、シリコン基板の全面に第２層間絶縁膜を形成した後、第２および第１層間絶縁膜に対してパターニングを行って、第３乃至第５のスルーホールを形成する工程を示す平面図である。
【図２４Ｂ】図２４ＡのＡＡ’線における断面図である。
【図２４Ｃ】図２４ＡのＢＢ’線における断面図である。
【図２４Ｄ】図２４ＡのＣＣ’線における断面図である。
【図２４Ｅ】図２４ＡのＤＤ’線における断面図である。
【図２５Ｂ】第３乃至第５のスルーホールに、それぞれ、ＳＤコンタクトプラグ、ピラーコンタクトプラグ、およびゲートコンタクトプラグを形成する工程を示す、ＡＡ’線における断面図である。
【図２５Ｃ】第３乃至第５のスルーホールに、それぞれ、ＳＤコンタクトプラグ、ピラーコンタクトプラグ、およびゲートコンタクトプラグを形成する工程を示す、ＢＢ’線における断面図である。
【図２５Ｄ】第３乃至第５のスルーホールに、それぞれ、ＳＤコンタクトプラグ、ピラーコンタクトプラグ、およびゲートコンタクトプラグを形成する工程を示す、ＣＣ’線における断面図である。
【図２５Ｅ】第３乃至第５のスルーホールに、それぞれ、ＳＤコンタクトプラグ、ピラーコンタクトプラグ、およびゲートコンタクトプラグを形成する工程を示す、ＤＤ’線における断面図である。
【発明を実施するための形態】
【００１３】
本発明の要旨について説明する。
【００１４】
本発明の実施の形態に係る半導体装置では、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。
【００１５】
このとき、占有エリアを縮小するため、夫々のゲート電極に接続されている吊りワード線を縦型トランジスタよりも上層部に設けて、さらに１本の吊りワード線を取り囲むように、縦型トランジスタを２列にして配置している。
【００１６】
しかしながら、直列接続とするために、一方の縦型トランジスタにおけるソース拡散層と他方の縦型トランジスタにおけるドレイン拡散層とをトランジスタ間接続配線で接続すると、そのトランジスタ間接続配線が吊りワード線と短絡してしまうという問題がある。
【００１７】
そこで、本発明の実施形態による半導体装置では、吊りワード線との短絡を回避するために、素子分離領域の側面部に設けられた導電膜を迂回配線として用いることを特徴としている。
【実施例１】
【００１８】
以下、添付図面を参照しながら、本発明の第１の実施例について詳細に説明する。
【００１９】
以下の図面において、各構成を分かり易くするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向とＹ方向はＺ方向と直交する方向であって互いに直交する方向である。尚、Ｘ方向は第１の方向とも呼ばれ、Ｙ方向は第２の方向とも呼ばれる。
【００２０】
図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄは、本発明の第２の実施例に係る半導体装置１００の構成を示す図面である。図１Ａは、本第２の実施例による半導体装置１００の平面図である。図１Ｂは、図１ＡのＡＡ’線における断面図である。同様に、図１Ｃは、図１ＡのＢＢ’線における断面図であり、図１Ｄは、図１ＡのＣＣ’線における断面図である。但し、図１Ａでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線並びに層間絶縁膜は、透過状態として輪郭だけを記載している。
【００２１】
図１Ａ〜図１Ｄにおいて、領域５０はトランジスタが配置されている活性領域であり、これ以降は活性領域５０と称する。Ｐ型のシリコン（Ｓｉ）からなる半導体基板１上には、素子分離領域２として、絶縁膜で埋め込まれたＳＴＩ（Shallow Trench Isolation）が設けられており、素子分離領域２によって、活性領域５０が区画されている。
【００２２】
活性領域５０には、縦型ＭＯＳトランジスタの構造を有する半導体素子５１が配置されている。半導体素子５１は、縦型トランジスタとも呼ばれる。
【００２３】
図１Ａでは、半導体素子（縦型トランジスタ）５１を第１乃至第６の半導体素子５１ａ、５１ｂ、５１ｃ、５１ｄ、５１e、および５１ｆとして６個記載している。しかしながら、半導体装置１００を構成する半導体素子５１は６個に限定されるのではなく、半導体装置１００の設計仕様によって、半導体素子５１の個数は異なっている。これ以降、第１乃至第６の半導体素子５１ａ〜５１ｆをまとめて半導体素子５１と称することがある。
【００２４】
半導体素子５１は、半導体基板１のシリコン表面を凹形状として設けた第２のピラー（半導体の立体柱）１ｂをチャネル領域としている。第２のピラー１ｂの下端周辺部には、Ｎ型の第１の不純物拡散層８が設けられている。この第１の不純物拡散層８は、第２のピラー１ｂのチャネル領域に対して、ソース／ドレイン領域（Ｓ／Ｄ）の一方となっている。第２のピラー１ｂの上方には、Ｎ型の第２の不純物拡散層１９が設けられている。この第２の不純物拡散層１９は、第２のピラー１ｂに対して、Ｓ／Ｄの他方となっている。第２のピラー１ｂの側面には、ゲート絶縁膜９を介して、ゲート電極１０が第２のピラー１ｂの外周を取り囲むように設けられている。このように、第２のピラー１ｂに設けられた縦型ＭＯＳトランジスタとなる半導体素子５１は、第２のピラー１ｂの側面を覆っているゲート絶縁膜９と、ゲート絶縁膜９を覆っているゲート電極１０と、第２のピラー１ｂの下端部に位置した第１の不純物拡散層８と、第２のピラー１ｂの上方に位置した第２の不純物拡散層１９と、で構成されている。
【００２５】
第２のピラー１ｂ下端の周囲における半導体基板１の表面には、第２の絶縁膜７が設けられている。この第２の絶縁膜７によって、第１の不純物拡散層８とゲート電極１０の底部が電気的に絶縁されている。素子分離領域２は、第１の不純物拡散層８よりも深く設けられており、素子分離領域２を挟んで隣接する活性領域５０の第１の不純物拡散層８が互いに導通しないようになっている。
【００２６】
第２のピラー１ｂの上方に位置している第２の不純物拡散層１９は、ピラーコンタクトプラグ２０を介して、第２の配線２１と電気的に接続されている。さらに、第２の不純物拡散層１９はＬＤＤ（Lightly Doped Drain）領域１７を介して、第２のピラー１ｂと電気的に接続されている。第２の不純物拡散層１９とゲート電極１０とは、第２のサイドウォール絶縁膜１８と第１の絶縁膜３によって絶縁されている。
【００２７】
さらにゲート電極１０と第２の配線２１は、第１層間絶縁膜１１と第２層間絶縁膜１２とで絶縁されている。なお、第２のサイドウォール絶縁膜１８の底部と第２のピラー１ｂの上面との間には、第１の絶縁膜３が設けられている。第２のピラー１ｂの下部周辺に位置している第１の不純物拡散層８は、ＳＤコンタクトプラグ１３を介して、第１の配線１５と電気的に接続されている。
【００２８】
活性領域５０内のＹ方向で隣接している第２のピラー１ｂの間には、第１のピラー１ａが設けられている。第１のピラー１ａは、ゲート給電用ダミーピラーとも呼ばれる。第１のピラー（ゲート給電用ダミーピラー）１ａも、半導体基板１のシリコン表面を凹形状として設けられている。なお第１のピラー（ゲート給電用ダミーピラー）１ａは、所定の方向（Ｙ方向）（図１Ａでは上下方向、図１Ｂ、図１Ｃ、および図１Ｄでは左右方向）に延在する島状のパターンとなっている。
【００２９】
第１のピラー（ゲート給電用ダミーピラー）１ａの上面は、第１の絶縁膜３を介して、第１のマスク膜４で覆われている。第１のマスク膜４上は、第１層間絶縁膜１１と第２層間絶縁膜１２で覆われている。第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの側面を囲むように、ゲート電極１０が設けられている。第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの間隔を調整することにより、図１Ｂに示したように、第１のピラー（ゲート給電用ダミーピラー）１ａと第２のピラー１ｂの隣接スペース部をゲート電極１０で充填するように設けることができる。
【００３０】
ゲート電極１０は、第１のピラー（ゲート給電用ダミーピラー）１ａの側面を囲むようにサイドウォール状に設けられているので、第２のピラー１ｂと対向しない位置でゲートコンタクトプラグ２４を接続して、第３の配線２３に導通させることができる。
【００３１】
したがって、第３の配線２３はゲート供給配線とも呼ばれる。また、第３の配線２３は、Ｘ方向に延在して設けられているので、Ｘ方向配線とも呼ばれる。さらに、第３の配線２３は、吊りワード線とも呼ばれる。
【００３２】
また、素子分離領域２の側面を囲むように、配線１０Ａがサイドウォール状に設けられている。この配線１０Ａは、ゲート供給配線（吊りワード線）２３との短絡を避けるために、ゲート供給配線（吊りワード線）２３の下を潜るように迂回しているので、迂回配線とも呼ばれる。このような迂回配線１０Ａは、素子分離層２の側面部に設けられた導電膜から成る。
【００３３】
迂回配線１０Ａは、ゲート電極１０と対峙するように設けられているが、第１層間絶縁膜１１によって絶縁されている。また迂回配線１０Ａは、コンタクトプラグ１６を介して、第２の配線２１と電気的に接続されている。
【００３４】
活性領域５０内のＹ方向で隣接している第２の不純物拡散層１９は、夫々ピラーコンタクトプラグ２０を介して第２の配線２１の一方の端部に接続されているが、さらに双方の第２の配線２１の他の端部に接続されたコンタクトプラグ１６と、コンタクトプラグ１６の底部に接続された迂回配線１０Ａを介して、電気的に接続されている。このように半導体装置１００では、活性領域５０内で隣接している半導体素子５１が、電気的に直列となるように接続されている。
【００３５】
さらに、Ｘ方向で隣接している第２の半導体素子５１ｂと第３の半導体素子５１ｃ並びに第４の半導体素子５１ｄと第５の半導体素子５１ｅは、第１の配線１５で接続されているので、６個の半導体素子５１ａ〜５１ｆは、電気的に直列となるように接続されている。Ｙ方向に延在している第２の配線２１と迂回配線１０Ａは、迂回配線１０Ａを覆っている第１層間絶縁膜１１と第２層間絶縁膜１２によって、電気的に絶縁されており、Ｘ方向に延在している第３の配線２３と迂回配線１０Ａ並びにＸ方向に延在している第１の配線１５と迂回配線１０Ａも同様である。
【００３６】
ここでは、Ｙ方向に延在している第２の配線２１をＹ方向配線とも呼び、Ｘ方向に延在している第３の配線２３をＸ方向配線とも呼ぶ。また、第１乃至第６の半導体素子５１ａ〜５１ｆから延在しているＹ方向配線２１を、それぞれ、第１乃至第６のＹ方向配線２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および２１ｆと呼ぶことにする。第２の配線（Ｙ方向配線）２１は、半導体素子（縦型トランジスタ）５１から延在しているので、トランジスタ延在配線とも呼ばれる。
【００３７】
また、Ｙ方向配線２１とＸ方向配線２３は、第２層間絶縁膜１２上に設けられている。しかしながら、同一線上に配置された第１のＹ方向配線２１ａと第２のＹ方向配線２１ｂとは、一対のコンタクトプラグ１６と迂回配線１０Ａとによって、対向している夫々の端部から第２層間絶縁膜１２の下方へ一旦迂回してから接続されているので、Ｘ方向配線（吊りワード線）２３と交わって短絡することはない。
【００３８】
換言すれば、第１の半導体素子５１ａと第２の半導体素子５１ｂとの間を接続するためのトランジスタ間接続配線は、第１のＹ方向配線（トランジスタ延在配線）２１ａ、第２のＹ方向配線（トランジスタ延在配線）２１ｂ、一対のコンタクトプラグ１６、および迂回配線（導電膜）１０Ａから構成される。
【００３９】
なお、同一線上に配置された第３のＹ方向配線２１ｃと第４のＹ方向配線２１ｄ並びに第５のＹ方向配線２１ｅと第６のＹ方向配線２１ｆも同様である。
【００４０】
次に、本第１の実施例による半導体装置１００の製造方法について詳細に説明する。
【００４１】
図２〜図１６は、本第１の実施例による半導体装置１００の製造方法を説明するための工程図である。図２〜図１６の各々（図○）において、図○Ａは、各工程における半導体装置１００の平面図であり、図○Ｂは、図○ＡのＡＡ’部における断面図である。同様に、図○Ｃは、図○ＡのＢＢ’部における断面図であり、図○Ｄは、図○ＡのＣＣ’部における断面図である。各工程の説明は、主として図○Ｂの断面図を用いて行い、適宜、図○Ａ、図○Ｃ、図○Ｄの図面を追加して図○Ｂの補足をする。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
【００４２】
図２Ａおよび図２Ｂを参照して、半導体装置１００の製造では、まず半導体基板１（以降、シリコン基板１と称する）を用意し、このシリコン基板1にＳＴＩである素子分離領域２を形成することにより、素子分離領域２に囲まれた活性領域５０を形成する。実際のシリコン基板１には多数の活性領域が形成されるが、図２Ｂには１つの活性領域のみを示している。特に限定されるものではないが、本第１の実施例の活性領域５０は矩形状を有している。
【００４３】
素子分離領域２の形成では、まずシリコン基板１の主面に２７０ｎｍの深さを有する溝をドライエッチング法により形成する。次に、溝の内壁を含むシリコン基板１の全面に薄いシリコン酸化膜（図示せず）を熱酸化法により形成した後、溝の内部を含むシリコン基板１の全面に４００〜５００ｎｍの厚みを有するシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上の不要なシリコン窒化膜をＣＭＰ（Chemical Mechanical Polishing）により除去して、シリコン窒化膜を溝の内部だけに残すことにより、ＳＴＩとなる素子分離領域２が形成される。
【００４４】
次に、図３Ｂに示されるように、シリコン基板1の全面にシリコン酸化膜である第１の絶縁膜３及びシリコン窒化膜である第１のマスク膜４を形成する。特に限定されるものではないが、第１の絶縁膜３及び第１のマスク膜４はＣＶＤ法で形成することができ、第１の絶縁膜３の膜厚は１０ｎｍ、第１のマスク膜４の膜厚は１２０ｎｍであることが好ましい。本説明においては、第１の絶縁膜３及び第１のマスク膜４の積層膜を単にハードマスク４Ａと呼ぶことがある。ハードマスク４Ａは、エッチング時のマスク膜として機能するものである。
【００４５】
次に、図４Ａおよび図４Ｂに示されるように、フォトリソグラフィとドライエッチング法によって、ハードマスク４Ａをパターニングすることにより、第１および第２のピラー１ａ、１ｂを形成する領域のハードマスク４Ａと、活性領域５０よりも外側の領域にあるハードマスク４Ａを残して、それ以外のハードマスク４Ａを除去する。
【００４６】
次に、図５Ｂに示されるように、パターニングで残留したハードマスク４Ａをエッチングマスクに用いて、ドライエッチング法により、シリコン基板１の露出面を２５０ｎｍまで掘り下げる。このドライエッチングにより、活性領域５０におけるシリコン基板１の露出面に凹部５が形成され、掘り下げられなかった部分は、シリコン基板１の主面に対してほぼ垂直で高さＨ1が２５０ｎｍとなった第１および第２のピラー１ａ、１ｂとなる。このように、第１および第２のピラー１ａ、１ｂは同時に形成されており、第１および第２のピラー１ａ、１ｂの上方にハードマスク４Ａが残存する。
【００４７】
次に、図６Ｂに示されるように、第１および第２のピラー１ａ、１ｂの内壁面に第１のサイドウォール絶縁膜２２を形成する。第１のサイドウォール絶縁膜２２は、凹部５によって露出したシリコン基板1の全面に、シリコン酸化膜である保護絶縁膜２２ａ及びシリコン窒化膜であるキャップ絶縁膜２２ｂを形成した後、エッチバックすることによって形成することができる。このように、第１および第２のピラー１ａ、１ｂの側面部を覆っている保護絶縁膜２２ａ及びキャップ絶縁膜２２ｂの積層膜を第１のサイドウォール絶縁膜２２と称することがある。
【００４８】
なお、活性領域５０の内周面となる素子分離領域２の側面部は、シリコン基板ではないので保護絶縁膜２２ａは形成されないものの、キャップ絶縁膜２２ｂが形成されて、これも第１のサイドウォール絶縁膜２２として機能する。保護絶縁膜２２ａは熱酸化法によって形成し、キャップ絶縁膜２２ｂはＣＶＤ法で形成することができる。特に限定されるものではないが、保護絶縁膜２２ａの膜厚は１０ｎｍ、キャップ絶縁膜２２ｂの膜厚は１５ｎｍであることが好ましい。従って、第１および第２のピラー１ａ、１ｂは２５ｎｍ厚となった第１のサイドウォール絶縁膜２２で覆われているが、活性領域５０における凹部５の底面は、半導体基板１の表面（シリコン面）が露出している。また活性領域５０の内周面も１５ｎｍ厚となった第１のサイドウォール絶縁膜２２で覆われている。
【００４９】
次に、図７Ｂに示されるように、活性領域５０の凹部５の底面で露出しているシリコン基板１に、シリコン酸化膜である第２の絶縁膜７を熱酸化により形成する。このとき、第１および第２のピラー１ａ、１ｂの上面及び側面は、それぞれハードマスク４Ａ及び第１のサイドウォール絶縁膜２２によって覆われているので、新たに熱酸化されることはない。また特に限定されるものではないが、第２の絶縁膜７の膜厚は３０ｎｍであることが好ましい。
【００５０】
次に、第１および第２のピラー１ａ、１ｂで構成された凹部５の下方に位置したシリコン基板１に、第１の不純物拡散層８を形成する。第１の不純物拡散層８は、凹部５の底面に形成された第２の絶縁膜７を介して、シリコン基板1中の不純物とは反対の導電型であるＮ型不純物の砒素（Ａｓ）を１×１０１５〜５×１０１５atoms/cm２のドーズ量でイオン注入することにより形成することができる。
【００５１】
次に、熱燐酸（Ｈ３ＰＯ４）を用いたウェットエッチングより、第１のサイドウォール絶縁膜２２を構成しているキャップ絶縁膜２２ｂを除去する。ここで、第１のマスク膜４が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第１のマスク膜４が残存するように設定する。第１および第２のピラー１ａ、１ｂの上部は、ハードマスク４Ａで覆われたままである。引き続き、希フッ酸（ＨＦ）を用いたウェットエッチングによって、第１および第２のピラー１ａ、１ｂの側面に形成された保護絶縁膜２２ａを除去する。ここでも第２の絶縁膜７が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第２の絶縁膜７が残存するように設定する。これにより、活性領域５０に形成された第１および第２のピラー１ａ、１ｂの側面が露出した状態となる。
【００５２】
次に、図８Ｂに示されるように、熱酸化法によって、第１および第２のピラー１ａ、１ｂの側面に５ｎｍ厚のシリコン酸化膜であるゲート絶縁膜９を形成する。次に、ＣＶＤ法によって、シリコン基板１上の全面にゲート電極となる不純物を含有した３０ｎｍ厚のポリシリコンを成膜し、全面エッチバックを行うことによって、第１および第２のピラー１ａ、１ｂの側面および活性領域５０の内側面にゲート電極１０を形成する。
【００５３】
ここで、第１および第２のピラー１ａと１ｂの間に形成された凹部５ａの幅をゲート電極１０の膜厚の２倍以下にしておくことで、凹部５ａをゲート電極１０で完全に埋め込むことができる。また第２のピラー１ｂと素子分離領域２の間に形成された凹部５ｂの幅をゲート電極１０の膜厚の２倍以上にしておくと、凹部５ｂはゲート電極１０で完全に埋め込まれずに残留する。この状態で引き続きエッチバックを行うと、凹部５ｂの底部におけるポリシリコンが除去されて、ゲート電極１０は第２のピラー１ｂと素子分離領域２の側面部に分離される。なお、活性領域５０の内側面となる素子分離領域２の側面部に形成されたゲート電極１０は、ゲート電極としては機能しないので、今後、配線１０Ａと称する。この配線１０Ａは、迂回配線とも呼ばれる。ゲート電極１０としては、タングステン（Ｗ）等の金属膜や、ポリシリコンと金属膜の積層体を用いてもよい。
【００５４】
次に、図９Ｂに示されるように、シリコン基板１の全面にＣＶＤ法によりシリコン酸化膜からなる第１層間絶縁膜１１を形成した後、第１層間絶縁膜１１の表面をＣＭＰ法により研磨して平坦化する。このとき、第１のマスク膜４がＣＭＰストッパーとしての役割を果すので、第１層間絶縁膜１１の膜厚を確実に制御することができる。このようにして、活性領域５０内は、第１層間絶縁膜１１で埋められた状態となる。
【００５５】
次に、図１０Ａおよび図１０Ｂに示されるように、シリコン基板１の全面にシリコン酸化膜からなる第２のマスク膜６を形成する。第２のマスク膜６は、ＣＶＤ法によって形成することができ、その膜厚は２０ｎｍであることが好ましい。次に、第２のピラー１ｂの上方に形成された第１のマスク膜４が露出して、第１のピラー１ａと素子分離領域２の上方の第１のマスク膜４が露出しないように、フォトリソグラフィとドライエッチング法によって第２のマスク膜６をパターニングする。
【００５６】
次に、図１１Ｂに示されるように、露出した第１のマスク膜４をドライエッチング又はウェットエッチング法により除去することにより、第１の絶縁膜３を底面とした第１のスルーホール２５を形成する。第１のスルーホール２５は、第２のピラー１ｂを形成する際にマスクとして用いた第１のマスク膜４を除去することで形成されることから、第２のピラー１ｂに対して自己整合的に形成されている。従って、ゲート電極１０で囲まれた第１のスルーホール２５の内径は、第２のピラー１ｂの直径に等しくなる。
【００５７】
次に、半導体基板１上の全面にＣＶＤ法によってサイドウォール絶縁膜となるシリコン窒化膜を１０ｎｍの膜厚で成膜してから、全面エッチバックを行い、代１のスルーホール２５の側面に第２のサイドウォール絶縁膜１８を形成する。
【００５８】
次に、図１２Ｂに示されるように、第２のピラー１ｂの上部にＬＤＤ領域１７を形成する。ＬＤＤ領域１７は、第２のピラー１ｂの上面に形成された第１の絶縁膜３を介して、シリコン基板１中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００５９】
次に、図１３Ｂに示されるように、第１のスルーホール２５をドライエッチングにより掘り下げ、第１のスルーホール２５の底部にある第１の絶縁膜３に開口部を設けて、第２のピラー１ｂの上面を露出させる。そして、第２のピラー１ｂの上面から第１のスルーホール２５の内壁に沿って、シリコンエピタキシャル層１９ａを選択的エピタキシャル成長法により形成する。
【００６０】
次に、図１４Ｂに示されるように、シリコンエピタキシャル層１９ａへシリコン基板１中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の不純物拡散層１９を形成する。これで、第２の不純物拡散層１９が第２のピラー１ｂに対して自己整合的に形成される。なおここでは、大１のスルーホール２５の側面に第２のサイドウォール絶縁膜１８を形成しているので、ゲート電極１０が第２の不純物拡散層１９と短絡することは無い。ここで、第２のサイドウォール絶縁膜１８で囲われた第２の不純物拡散層１９の直径は、第２のピラー１ｂの直径に等しい。
【００６１】
次に、図１５Ａ、図１５Ｂ、図１５Ｃ、および図１５Ｄに示されるように、ＣＶＤ法によって、シリコン基板１の全面にシリコン酸化膜を形成した後、ＣＭＰ法によって、シリコン酸化膜と第２のマスク膜６を研磨して平坦化する。このとき、第１のマスク膜４がＣＭＰストッパーとしての役割を果すので、第２の不純物拡散層１９は、シリコン酸化膜で埋め込まれた状態となる。
【００６２】
次に、ＣＶＤ法によって、シリコン基板１の全面にシリコン酸化膜である第２層間絶縁膜１２を形成した後、フォトリソグラフィとドライエッチング法によって、第２層間絶縁膜１２と第１層間絶縁膜１１とに対してパターニングを行い、第２乃至第５のスルーホール２７、２８、２９、および３０を形成する。
【００６３】
第２のスルーホール２７は、活性領域５０の端部を形成している素子分離領域２の側面部上方において、迂回配線１０Ａをその途中まで分断している。さらに第２のスルーホール２７は、途中まで分断した迂回配線１０Ａと接していた第１のマスク膜４と、第１層間絶縁膜１１の一部も除去している。従って、第２のスルーホール２７の側面には、第１のマスク膜４と迂回配線１０Ａと第１層間絶縁膜１１の一部が露出しており、第２のスルーホール２７の底面も同様である。
【００６４】
第３のスルーホール２８は、第１のピラー１ａの側面部上方において、ゲート電極１０をその途中まで分断している。さらに第３のスルーホール２８は、途中まで分断したゲート電極１０と接していた第１のマスク膜４と、第１層間絶縁膜１１の一部も除去している。従って、第３のスルーホール２８の側面には、第１のマスク膜４とゲート電極１０と第１層間絶縁膜１１の一部が露出しており、第３のスルーホール２８の底面も同様である。
【００６５】
第４のスルーホール２９は、第２層間絶縁膜１２を貫通して、第２の不純物拡散層１９まで達しており、第５のスルーホール３０は、第２層間絶縁膜１２と第１層間絶縁膜１１と第２の絶縁膜７を貫通して、第１の不純物拡散層８まで達している。ここでは、第２乃至第５のスルーホール２７〜３０を同時に形成したが、別々に形成することもできる。
【００６６】
次に、図１６Ｂ、図１６Ｃ、および図１６Ｄに示されるように、ＣＶＤ法によって、第２乃至第５のスルーホール２７〜３０の内部を埋め込むようにポリシリコンを成膜して、さらにＣＭＰによって、第２層間絶縁膜１２上の余剰なポリシリコンを除去して、それぞれ、コンタクトプラグ１６、ゲートコンタクトプラグ２４、ピラーコンタクトプラグ２０、およびＳＤコンタクトプラグ１３を形成する。ここで、コンタクトプラグ１６は、迂回配線１０Ａに接続され、ゲートコンタクトプラグ２４は、ゲート電極１０に接続される。また、ピラーコンタクトプラグ２０は、第２の不純物拡散層１９に接続され、ＳＤコンタクトプラグ１３は、第１の不純物拡散層８に接続される。
【００６７】
次に、図１Ａ〜図１Ｄに示されるように、シリコン基板１の全面にＣＶＤ法、スパッタ法、メッキ法などによって、金属膜を形成し、さらにフォトリソグラフィとドライエッチング法によって、金属膜をパターニングして、第１乃至第３の配線１５、２１、２３を形成する。ここで、金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。
【００６８】
第１の配線１５は、ＳＤコンタクトプラグ１３に接続され、第３の配線２３はゲートコンタクトプラグ２４に接続される。さらに第２の配線２１は、コンタクトプラグ１６とピラーコンタクトプラグ２０とに接続される。これらの工程によって、図１Ａから図１Ｄに示した半導体装置１００となる。
【００６９】
次に、第１の実施例の効果について説明する。
【００７０】
以上の構成による半導体装置１００によれば、素子分離領域２の側面部に設けられた配線１０Ａは、電気的に分離することなく、迂回配線として利用することができる。すなわち、第２層間絶縁膜１２上に設けられた第２の配線（Ｙ方向配線）２１は、迂回配線１０Ａと一対のコンタクトプラグ１６を用いて、第２層間絶縁膜１２の下方へ迂回させることで、第２層間絶縁膜１２上に設けられた第３の配線（Ｘ方向配線）２３と短絡するのを回避させることができる。
【実施例２】
【００７１】
以下、添付図面を参照しながら、本発明の第２の実施例について詳細に説明する。
【００７２】
以下の図面において、各構成を分かり易くするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向とＹ方向はＺ方向と直交する方向であって互いに直交する方向である。尚、Ｘ方向は第１の方向とも呼ばれ、Ｙ方向は第２の方向とも呼ばれる。
【００７３】
図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄ、および図１７Ｅは、本発明の第２実施例に係る半導体装置２００の構成を示す図面である。図１７Ａは、第２実施例による半導体装置２００の平面図である。図１７Ｂは、図１７ＡのＡＡ’線における断面図である。同様に、図１７Ｃは、図１７ＡのＢＢ’線における断面図であり、図１７Ｄは、図１７ＡのＣＣ’線における断面図であり、図１７Ｅは、図１７ＡのＤＤ’線における断面図である。但し、図１７Ａでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線は、透過状態として輪郭だけを記載している。なおここでは、本第１の実施例の半導体装置１００と共通する内容の記載は割愛して、相違点だけを記載する。
【００７４】
半導体装置２００では、図１７Ｅに示されるように、ピラーコンタクトプラグ２０Ａの底面を第１のコンタクトプラグ１４ａと第２のコンタクトプラグ１４ｂとに接続させている。第１のコンタクトプラグ１４ａの底面は、第２の不純物拡散層１９に接続されており、第２のコンタクトプラグ１４ｂの底面は、迂回配線１０Ａに接続させている。このように、活性領域５０内のＹ方向で隣接している第２の不純物拡散層１９は、夫々のピラーコンタクトプラグ２０Ａと第１のコンタクトプラグ１４ａと第２のコンタクトプラグ１４ｂに接続されており、さらに双方の第２のコンタクトプラグ１４ｂに接続された迂回配線１０Ａを介して、電気的に接続されている。
【００７５】
Ｘ方向に延在している第３の配線（Ｘ方向配線）２３と迂回配線１０Ａは、迂回配線１０Ａを覆っている第１層間絶縁膜１１と第２層間絶縁膜１２とによって、電気的に絶縁されている。Ｘ方向に延在している第１の配線１５と迂回配線１０Ａも同様である。
【００７６】
また、ゲート電極１０と第１のコンタクトプラグ１４ａは、第１のコンタクトプラグ１４ａの側面を覆っている第２のサイドウォール絶縁膜１８によって、電気的に絶縁されている。ゲート電極１０と第２のコンタクトプラグ１４ｂも同様である。
【００７７】
また、ゲート電極１０とピラーコンタクトプラグ２０Ａは、第１層間絶縁膜１１によって、電気的に絶縁されている。従って、活性領域５０内のＹ方向で隣接している第２の不純物拡散層１９は、第１層間絶縁膜１１内に設けられた迂回配線１０Ａによって、第２層間絶縁膜１２上に設けられている第３の配線（Ｘ方向配線；吊りワード線）２３と接触して短絡することなく、接続することができる。
【００７８】
換言すれば、第１の半導体素子５１ａと第２の半導体素子５１ｂとの間を接続するためのトランジスタ間接続配線は、迂回配線（導電膜）１０Ａから構成される。
【００７９】
なお、第３の半導体素子５１ｃと第４の半導体素子５１ｄとの間を接続するためのトランジスタ間接続配線並びに第５の半導体素子５１ｅと第６の半導体素子５１ｆとの間を接続するためのトランジスタ間接続配線も同様である。
【００８０】
次に、本第２の実施例による半導体装置２００の製造方法について詳細に説明する。
【００８１】
図１８〜図２５は、本第２の実施例による半導体装置２００の製造方法を説明するための工程図である。図１８〜図２５の各々（図○）において、図○Ａは、各工程における半導体装置２００の平面図であり、図○Ｂは、図○ＡのＡＡ’線における断面図である。同様に、図○Ｃは、図○ＡのＢＢ’線における断面図であり、図○Ｄは、図○ＡのＣＣ’線における断面図であり、図○Ｅは、図○ＡのＤＤ’線における断面図である。各工程の説明は、主として図○Ｂ、図○Ｃの断面図を用いて行い、適宜、図○Ａ、図○Ｄ、図○Ｅの図面を追加して、図○Ｂ、図○Ｃの補足をする。また図○Ａでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。
【００８２】
ここでは、本第１の実施例の半導体装置１００と共通する内容の記載は割愛して、相違点だけを記載する。なお、図１８までの製造方法は、半導体装置１００の製造方法における図２から図９までの製造方法を参照されたい。
【００８３】
次に、図１８Ａ、図１８Ｂ、および図１８Ｃに示されるように、シリコン基板１の全面にシリコン酸化膜からなる第２のマスク膜６を形成する。第２のマスク膜６は、ＣＶＤ法によって形成することができ、その膜厚は２０ｎｍであることが好ましい。
【００８４】
次に、フォトリソグラフィとドライエッチング法によって第２のマスク膜６をパターニングすることで、第２のピラー１ｂの上方に形成された第１のマスク膜４を露出させる第１の開口部６Ａと、第２のピラー１ｂに隣接した一方の素子分離領域２の上方に形成された第１のマスク膜４と第１層間絶縁膜１１とを露出させる第２の開口部６Ｂを形成する。
【００８５】
次に、図１９Ａ、図１９Ｂ、および図１９Ｃに示されるように、露出した第１のマスク膜４と第１層間絶縁膜１１とをドライエッチング法により除去することにより、第１の絶縁膜３を底面とした第１のスルーホール２５と、第１の絶縁膜３と迂回配線１０Ａと第１層間絶縁膜１１とを底面とした第２のスルーホール２６とを形成する。
【００８６】
次に、半導体基板１上の全面にＣＶＤ法によってサイドウォール絶縁膜となるシリコン窒化膜を１０ｎｍの膜厚で成膜してから、全面エッチバックを行い、第１および第２のスルーホール２５、２６の側面に第２のサイドウォール絶縁膜１８を形成する。
【００８７】
次に、図２０Ｂおよび図２０Ｃに示されるように、第２のピラー１ｂの上部にＬＤＤ領域１７を形成する。ＬＤＤ領域１７は、第１のスルーホール２５によって露出した第１の絶縁膜３を介して、シリコン基板１中の不純物と逆の導電型を有する低濃度の不純物を第２のピラー１ｂの上部へ浅くイオン注入することにより形成することができる。
【００８８】
なお、第１のスルーホール２５からと同時に、第２のスルーホール２６からもイオン注入されるが、第２のスルーホール２６の下方にはピラーが設けられていないので、ＬＤＤ領域１７は形成されない。また、第２のスルーホール２６からイオン注入された低濃度の不純物は、第１の絶縁膜３と迂回配線１０Ａと第１層間絶縁膜１１とに留まっており、問題が生じることはない。
【００８９】
次に、図２１Ｂおよび図２１Ｃに示されるように、第１のスルーホール２５をドライエッチングにより掘り下げ、第１のスルーホール２５の底部にある第１の絶縁膜３に開口部を設けて、第２のピラー１ｂの上面を露出させる。そして、第２のピラー１ｂの上面から第１のスルーホール２５の内壁に沿って、シリコンエピタキシャル層１９ａを選択的エピタキシャル成長法により形成する。
【００９０】
ここで、第２のスルーホール２６の底部もドライエッチングにより掘り下げられるが、ピラーが露出することはないので、シリコンエピタキシャル層は形成されない。
【００９１】
次に、図２２Ｂおよび図２２Ｃに示されるように、シリコンエピタキシャル層１９ａへシリコン基板１中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の不純物拡散層１９を形成する。なおここでは、第１のスルーホール２５の側面に第２のサイドウォール絶縁膜１８を形成しているので、ゲート電極１０が第２の不純物拡散層１９と短絡することは無い。同様に、第２のスルーホール２６の側面にも第２のサイドウォール絶縁膜１８を形成しているが、シリコンエピタキシャル層１９が形成されていないので、第２の不純物拡散層１９は形成されない。また、第２のスルーホール２６からイオン注入された高濃度の不純物も、絶縁膜３と迂回配線１０Ａと第１層間絶縁膜１１とに留まっており、問題が生じることはない。
【００９２】
次に、図２３Ｂおよび図２３Ｃに示されるように、ＣＶＤ法によって、シリコン基板１上の全面にコンタクトプラグとなる不純物を含有したポリシリコンである導電膜１４を成膜し、第１および第２のスルーホール２５、２６を完全に埋め込む。
【００９３】
次に、図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄ、および図２４Ｅに示されるように、ＣＭＰ法によって、導電膜１４と第２のマスク膜６を研磨して平坦化する。このとき、第１のマスク膜４がＣＭＰストッパーとしての役割を果すので、第２の不純物拡散層１９は第１のコンタクトプラグ１４ａで埋め込まれた状態となり、迂回配線１０Ａの一部も、第２のコンタクトプラグ１４ｂで埋め込まれた状態となる。
【００９４】
次に、ＣＶＤ法によって、シリコン基板１の全面にシリコン酸化膜である第２層間絶縁膜１２を形成した後、フォトリソグラフィとドライエッチング法によって、第２層間絶縁膜１２と第１層間絶縁膜１１とに対してパターニングを行い、第３乃至第５のスルーホール２８、２９Ａ、３０を形成する。
【００９５】
第３のスルーホール２８は、第１のピラー１ａの側面部上方において、ゲート電極１０をその途中まで分断している。さらに第３のスルーホール２８は、途中まで分断したゲート電極１０と接していた第１のマスク膜４と、第１層間絶縁膜１１の一部も除去している。従って、第３のスルーホール２８の側面には、第１のマスク膜４とゲート電極１０と第１層間絶縁膜１１の一部が露出しており、第３のスルーホール２８の底面も同様である。
【００９６】
第４のスルーホール２９Ａは、第１および第２のコンタクトプラグ１４ａ、１４ｂの上方において、第２層間絶縁膜１２を貫通している。従って、第４のスルーホール２９Ａの側面には、第２層間絶縁膜１２が露出しており、底部には、第１および第２のコンタクトプラグ１４ａ、１４ｂとともに、第１層間絶縁膜１１の一部が露出している。
【００９７】
第５のスルーホール３０は、第２層間絶縁膜１２と第１層間絶縁膜１１と第２の絶縁膜７とを貫通して、第１の不純物拡散層８まで達している。
【００９８】
ここでは、第３乃至第５のスルーホール２８、２９Ａ、３０を同時に形成したが、別々に形成することもできる。
【００９９】
上述した第１の実施例の半導体装置１００では、４種類のスルーホール（スルーホール２７〜３０）を形成していたが、本第２の実施例の半導体装置２００では、３種類のスルーホール（２８、２９Ａ、３０）に留めているので、ドライエッチングによる加工が容易になる利点がある。
【０１００】
さらに第４のスルーホール２９Ａの形成時に、第１のコンタクトプラグ１４ａを除去してもよい。第１のコンタクトプラグ１４ａを除去することによって、接続界面が、第２の不純物拡散層１９と第１のコンタクトプラグ１４ａ、並びに第１のコンタクトプラグ１４ａとピラーコンタクトプラグ２０Ａの２箇所から、第２の不純物拡散層１９とピラーコンタクトプラグ２０Ａの１個所に低減するので、界面抵抗による迂回配線１０Ａの電流バラツキを低減させることができる。
【０１０１】
次に、図２５Ｂ、図２５Ｃ、図２５Ｄ、および図２５Ｅに示されるように、ＣＶＤ法によって、第３乃至第５のスルーホール２８、２９Ａ、３０の内部を埋め込むように、不純物を含有したポリシリコンを成膜する。次にＣＭＰによって、第２層間絶縁膜１２上の余剰なポリシリコンを除去して、ＳＤコンタクトプラグ１３、ピラーコンタクトプラグ２０Ａ、およびゲートコンタクトプラグ２４を形成する。ここで、ＳＤコンタクトプラグ１３は、第１の不純物拡散層８に接続されており、ゲートコンタクトプラグ２４は、ゲート電極１０に接続されている。また、ピラーコンタクトプラグ２０Ａは、第１および第２のコンタクトプラグ１４ａ、１４ｂを介して、第２の不純物拡散層１９と迂回配線１０Ａに接続されている。
【０１０２】
次に、図１７Ａ〜図１７Ｅに示されるように、シリコン基板１の全面にＣＶＤ法、スパッタ法、メッキ法などによって、金属膜を形成し、さらにフォトリソグラフィとドライエッチング法によって、金属膜をパターニングして、第１の配線１５と第３の配線２３とを形成する。ここで、金属膜の材料としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。第１の配線１５は、ＳＤコンタクトプラグ１３に接続され、第３の配線２３はゲートコンタクトプラグ２４に接続される。これらの工程によって、図１７Ａから図１７Ｅに示した半導体装置２００となる。
【０１０３】
次に、第２の実施例の効果について説明する。
【０１０４】
以上の構成による半導体装置２００によれば、素子分離領域２の側面部に設けられた配線１０Ａを迂回配線に利用することによって、第２層間絶縁膜１２上に設けられた配線同士の短絡を回避させることができる。また、第１および第２のコンタクトプラグ１４ａ、１４ｂを用いることで、第１の実施例による半導体装置１００におけるコンタクトプラグ１６が不要になるので、スルーホール２８、２９Ａ、３０の形成が容易になる。さらに、第１の実施例による半導体装置１００における第２の配線２１が不要となるので、半導体装置２００の高密度化に伴う占有面積の縮小が容易になる。
【０１０５】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１０６】
１    半導体基板（シリコン基板）
１ａ    第１のピラー（ゲート給電用ダミーピラー）
１ｂ    第２のピラー
２    素子分離領域（ＳＴＩ）
３    第１の絶縁膜（シリコン酸化膜）
４    第１のマスク膜（シリコン窒化膜）
４Ａ    ハードマスク
５    凹部
５ａ    凹部
５ｂ    凹部
６    第２のマスク膜（シリコン酸化膜）
６Ａ    第１の開口部
６Ｂ    第２の開口部
７    第２の絶縁膜（シリコン酸化膜）
８    第１の不純物拡散層
９    ゲート絶縁膜（シリコン酸化膜）
１０    ゲート電極
１０Ａ    配線（迂回配線；導電膜）
１１    第１層間絶縁膜（シリコン酸化膜）
１２    第２層間絶縁膜（シリコン酸化膜）
１３    ＳＤコンタクトプラグ
１４    導電膜
１４ａ    第１のコンタクトプラグ
１４ｂ    第２のコンタクトプラグ
１５    第１の配線
１６    コンタクトプラグ
１７    ＬＬＤ領域
１８    第２のサイドウォール絶縁膜
１９    第２の不純物拡散層
１９ａ    シリコンエピタキシャル層
２０、２０Ａ    ピラーコンタクトプラグ
２１    第２の配線（Ｙ方向配線；トランジスタ延在配線）
２１ａ    第１のＹ方向配線
２１ｂ    第２のＹ方向配線
２１ｃ    第３のＹ方向配線
２１ｄ    第４のＹ方向配線
２１ｅ    第５のＹ方向配線
２１ｆ    第６のＹ方向配線
２２    第１のサイドウォール絶縁膜
２２ａ    保護絶縁膜（シリコン酸化膜）
２２ｂ    キャップ絶縁膜（シリコン窒化膜）
２３    第３の配線（Ｘ方向配線；ゲート給電配線；吊りワード線）
２４    ゲートコンタクトプラグ
２５    第１のスルーホール
２６    第２のスルーホール
２７    第２のスルーホール
２８    第３のスルーホール
２９、２９Ａ    第４のスルーホール
３０    第５のスルーホール
５０    活性領域
５１    半導体素子（縦型トランジスタ）
５１ａ    第１の半導体素子
５１ｂ    第２の半導体素子
５１ｃ    第３の半導体素子
５１ｄ    第４の半導体素子
５１ｅ    第５の半導体素子
５１ｆ    第６の半導体素子
１００    半導体装置
２００    半導体装置
Ｘ    Ｘ方向（第１の方向）
Ｙ    Ｙ方向（第２の方向）
Ｚ    Ｚ方向
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ｂ】
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【図６Ｂ】
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【図７Ｂ】
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【図８Ｂ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ｂ】
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【図１２Ｂ】
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【図１３Ｂ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２４Ｅ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２５Ｅ】
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