(57)【要約】【課題】外部からの応力に対し、抵抗素子の抵抗値変動を効果的に抑制することが可能な半導体装置を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、平面形状が略矩形状である半導体基板１１と、半導体基板１１面上に配置された抵抗素子Ｒ１と、を備え、抵抗素子Ｒ１は、半導体基板１１面上における抵抗素子Ｒ１の配置位置と、抵抗素子Ｒ１の配置位置に最も近い半導体基板１１の角部と、を結ぶ線分の垂直方向に沿って配置される。【選択図】図４
2013222903.tif 000002
【特許請求の範囲】
【請求項１】
平面形状が略矩形状である半導体基板と、
前記半導体基板面上に配置された第１抵抗素子と、を備え、
前記第１抵抗素子は、前記半導体基板面上における当該第１抵抗素子の配置位置と、当該配置位置に最も近い前記半導体基板の角部と、を結ぶ線分の垂直方向に沿って配置される、半導体装置。
【請求項２】
前記半導体基板の中心を原点、前記半導体基板の短手方向をｘ軸、前記半導体基板の長手方向をｙ軸とした直交座標系においてｘ，ｙ座標をそれぞれｘ，ｙとし、かつ、前記半導体基板の短手方向の長さをＳ、前記半導体基板の長手方向の長さをＬとし、かつ、Ｋ＝−０．８５２５Ｓ＋０．８５２５Ｌとすると、
前記第１抵抗素子は、ｙ＜−｜Ｋ｜、又は、｜Ｋ｜＜ｙの範囲の周辺領域に配置される、請求項１に記載の半導体装置。
【請求項３】
ｌｓ＝２｜ｘ｜／Ｓ、ｌｔ＝２（｜ｙ｜−Ｋ）／（Ｌ−２Ｋ）とすると、
前記第１抵抗素子は、０．４≦ｌｓ≦１、かつ、０．４≦ｌｔ≦１の範囲の第１コーナー領域内に配置される、請求項２に記載の半導体装置。
【請求項４】
前記第１抵抗素子は、０．６≦ｌｓ≦０．９、かつ、０．６≦ｌｔ≦０．９の範囲の第２コーナー領域内に配置される、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の対向する２対の辺の中点同士を結んだ線分で区分される当該半導体基板の４つの領域のうち前記第１抵抗素子が配置される領域の前記周辺領域に、前記第１抵抗素子と略平行に配置された第２抵抗素子をさらに備えた請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体基板面上の前記周辺領域に配置された第２抵抗素子をさらに備え、
前記第２抵抗素子は、前記半導体基板面上における当該第２抵抗素子の配置位置と、当該配置位置に最も近い前記半導体基板の角部と、を結ぶ線分の垂直方向に沿って配置される、請求項２に記載の半導体装置。
【請求項７】
前記第１及び前記第２抵抗素子は、それぞれ、前記半導体基板の中心からの距離が略同一である、請求項６に記載の半導体装置。
【請求項８】
前記半導体基板面上の前記周辺領域に配置されたＭＯＳトランジスタをさらに備え、
前記ＭＯＳトランジスタは、前記半導体基板面上における当該ＭＯＳトランジスタの配置位置と、当該配置位置に最も近い前記半導体基板の角部と、を結ぶ線分の垂直方向にチャネル方向を向けて配置される、請求項２に記載の半導体装置。
【請求項９】
前記半導体基板面上の領域のうち−｜Ｋ｜≦ｙ≦｜Ｋ｜の範囲の中央領域に、当該半導体基板の短手方向に沿って配置された第２抵抗素子をさらに備えた請求項２に記載の半導体装置。
【請求項１０】
前記半導体基板面上の領域のうち−｜Ｋ｜≦ｙ≦｜Ｋ｜の範囲の中央領域に、当該半導体基板の短手方向にチャネル方向を向けて配置されたＭＯＳトランジスタをさらに備えた請求項２に記載の半導体装置。
【請求項１１】
前記第１抵抗素子は、発振回路の電圧電流変換回路に設けられる、請求項１に記載の半導体装置。
【請求項１２】
前記第１抵抗素子は、リング状に形成され発振回路を構成する複数の遅延回路の一つに設けられ、
前記第２抵抗素子は、前記複数の遅延回路の他の一つに設けられる、請求項６に記載の半導体装置。
【請求項１３】
平面形状が略長方形状である半導体基板と、
前記半導体基板面上に配置された第１抵抗素子と、を備え、
前記半導体基板の中心を原点、前記半導体基板の短手方向をｘ軸、前記半導体基板の長手方向をｙ軸とした直交座標系においてｘ，ｙ座標をそれぞれｘ，ｙとし、かつ、前記半導体基板の短手方向の長さをＳ、前記半導体基板の長手方向の長さをＬとし、かつ、Ｋ＝−０．８５２５Ｓ＋０．８５２５Ｌとすると、
前記第１抵抗素子は、−｜Ｋ｜≦ｙ≦｜Ｋ｜の範囲の中央領域に、前記半導体基板の短手方向に沿って配置される、半導体装置。
【請求項１４】
前記第１抵抗素子の長手方向の応力感度をＰ１、前記第１抵抗素子の短手方向の応力感度をＰ２とすると、
前記第１抵抗素子と前記半導体基板との間には、Ｌ／Ｓ＝Ｐ１／Ｐ２の関係が成り立つ、請求項１３に記載の半導体装置。
【請求項１５】
平面形状が略矩形状である半導体基板と、
前記半導体基板の深さ方向に沿って配置された第１抵抗素子と、を備えた半導体装置。
【請求項１６】
前記半導体基板の中心を原点、前記半導体基板の短手方向をｘ軸、前記半導体基板の長手方向をｙ軸とした直交座標系においてｘ，ｙ座標をそれぞれｘ，ｙとし、かつ、前記半導体基板の短手方向の長さをＳ、前記半導体基板の長手方向の長さをＬとし、かつ、Ｋ＝−０．８５２５Ｓ＋０．８５２５Ｌとし、かつ、ｌｓ＝２｜ｘ｜／Ｓ、ｌｔ＝２（｜ｙ｜−Ｋ）／（Ｌ−２Ｋ）とすると、
前記第１抵抗素子は、０．５５≦ｌｓ≦１、かつ、０．５５≦ｌｔ≦１の範囲の第１コーナー領域内に配置される、請求項１５に記載の半導体装置。
【請求項１７】
前記第１抵抗素子は、０．７≦ｌｓ≦０．８２、かつ、０．７≦ｌｔ≦０．８２の範囲の第２コーナー領域内に配置される、請求項１６に記載の半導体装置。
【請求項１８】
前記半導体基板の深さ方向に沿って配置された第２抵抗素子をさらに備えた請求項１５に記載の半導体装置。
【請求項１９】
前記半導体基板面上に配置され、前記第１抵抗素子と直列接続された第２抵抗素子をさらに備え、
前記第２抵抗素子は、前記半導体基板面上における当該第２抵抗素子の配置位置と、当該配置位置に最も近い前記半導体基板の角部と、を結ぶ線分の垂直方向に沿って配置される、請求項１５に記載の半導体装置。
【請求項２０】
前記第１及び前記第２抵抗素子は、それぞれ異なる材料により形成される、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば半導体基板上に配置された抵抗素子の抵抗値変動を抑制するのに適した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、シリコンチップ（半導体基板）をリードフレーム上にマウントし、樹脂で封入するタイプのパッケージ構造が広く一般に採用されている。この半導体装置では、シリコンチップと、リードフレーム及び封入樹脂と、の間の線膨張係数の違いにより、シリコンチップに応力が加わることが知られている。シリコンチップに応力が加わると、シリコンチップ表面に設けられた集積回路を構成する複数の素子の特性がばらついたり、これら複数の素子のそれぞれの特性値が変動したり、素子間を接続する配線が断線したりする可能性がある。
【０００３】
特に、シリコンに不純物を導入して形成される抵抗やトランジスタ等の半導体素子では、外部からの応力によってエネルギーバンド構造が影響を受け、特性値（抵抗の場合には抵抗値）が変動することが知られている。この現象は、一般的にピエゾ抵抗効果と呼ばれている。また、半導体の抵抗素子に限らず、金属製の抵抗素子の場合でも、外部からの応力によって体積が変化し、抵抗値（特性値）が変動することが知られている。
【０００４】
そのため、従来の半導体装置では、例えば、パッケージの組み立て前後で抵抗素子の抵抗値が変動してしまい、集積回路を精度良く動作させることができないという問題があった。
【０００５】
関連する技術が特許文献１〜特許文献５に開示されている。
【０００６】
特許文献１に開示された半導体集積回路装置は、機能回路と、抵抗素子群と、をチップ本体に有する。機能回路は、チップ本体の中央部位に機能回路の部品を集積して設置されている。抵抗素子群は、機能回路に接続される抵抗であって、機能回路領域の外周側に集積して設置され、かつ、アレイ状に配列されている。それにより、この半導体集積回路装置は、組立工程前後での抵抗値の変動及びばらつきを低減している。
【０００７】
特許文献２に開示された半導体装置は、半導体基板表面において生ずる歪みの等歪線の法線に対して線対称になるように近接して配置させた半導体素子を含む。それにより、この半導体装置は、複数の半導体素子の特性バランスを保っている（即ち、特性ばらつきを抑制している）。
【０００８】
特許文献３に開示された半導体装置は、半導体チップの一辺に対し垂直方向のチャネルを形成するＭＯＳトランジスタと水平方向のチャネルを形成するＭＯＳトランジスタとを組み合わせることで、応力に起因する特性値変動を相殺し、特性値のシフトを少なくしている。
【０００９】
特許文献４に開示された集積回路装置は、基板と、基板の縁部に沿って設けられたＩ／Ｏセル領域に配置された複数のＩ／Ｏセルと、Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックと、を含み、発振回路ブロックは、Ｉ／Ｏセル領域内において基板のコーナー領域を含む配置領域に配置されている。
【００１０】
特許文献５に開示された半導体抵抗素子は、一導電型の半導体基板上に角度１８０度の円弧状となる逆導電型の半導体層を形成し、半導体層の両端にコンタクト窓を形成し、コンタクト窓から電気配線を引き出している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−１８９８７５号公報
【特許文献２】特開昭５３−３６４８８号公報
【特許文献３】特開２００９−１８８２２３号公報
【特許文献４】特開２０１０−１０１６８号公報
【特許文献５】特開平１１−２６１００５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、上記した関連技術では、依然として、外部からの応力に対し、抵抗素子の抵抗値変動（特性値変動）を効果的に抑制することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、半導体装置は、半導体基板面上に配置された第１抵抗素子を備え、前記第１抵抗素子は、前記半導体基板面上における当該第１抵抗素子の配置位置と、当該配置位置に最も近い前記半導体基板の角部と、を結ぶ線分の垂直方向に沿って配置される。
【００１４】
また、一実施の形態によれば、半導体装置は、半導体基板面上の中央領域に配置された第１抵抗素子を備え、前記第１抵抗素子は、前記半導体基板の短手方向に沿って配置される。
【００１５】
また、一実施の形態によれば、半導体装置は、半導体基板の深さ方向に沿って配置された第１抵抗素子を備える。
【発明の効果】
【００１６】
前記一実施の形態によれば、外部からの応力に対し、抵抗素子の抵抗値変動を効果的に抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体装置の構成例を示す断面図である。
【図２】実施の形態１にかかる発振回路の構成例を示すブロック図である。
【図３】実施の形態１にかかる発振回路に設けられた可変遅延回路の構成例を示す回路図である。
【図４】実施の形態１にかかる半導体基板及び抵抗素子を示す平面図である。
【図５】実施の形態１にかかる半導体基板に加わる応力の主応力方向を示す図である。
【図６】実施の形態１にかかる半導体基板及び抵抗素子を示す平面図である。
【図７】実施の形態１にかかる半導体基板及び抵抗素子を示す平面図である。
【図８】実施の形態１にかかる抵抗素子の配置及び抵抗変動率の関係を示す図である。
【図９】実施の形態２にかかる半導体基板のコーナー領域を示す平面図である。
【図１０】実施の形態２にかかる抵抗素子の配置及び抵抗変動率の関係を示す図である。
【図１１】実施の形態２にかかる抵抗素子の配置領域を示す平面図である。
【図１２】実施の形態２にかかる抵抗素子の配置の一例を示す平面図である。
【図１３】実施の形態３にかかる半導体基板及び抵抗素子を示す平面図である。
【図１４】半導体基板のサイズと中央領域との関係を示す図である。
【図１５】実施の形態３にかかる半導体基板及び抵抗素子を示す平面図である。
【図１６】半導体基板のアスペクト比と応力比との関係を示す図である。
【図１７】実施の形態３にかかる半導体基板のアスペクト比と抵抗素子の抵抗変動率との関係を示す図である。
【図１８】実施の形態４にかかる半導体基板及び抵抗素子を示す平面図である。
【図１９】実施の形態４にかかる半導体基板のコーナー領域を示す平面図である。
【図２０】実施の形態４にかかる抵抗素子の配置及び抵抗変動率の関係を示す図である。
【図２１】実施の形態４にかかる抵抗素子の配置領域を示す平面図である。
【図２２Ａ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｂ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｃ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｄ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｅ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｆ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｇ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｈ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｉ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｊ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｋ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２２Ｌ】実施の形態５にかかる抵抗素子の形成工程の一例を示す断面図である。
【図２３】実施の形態５にかかる抵抗素子の抵抗変動率を示す図である。
【図２４】実施の形態５にかかる半導体基板のコーナー領域を示す平面図である。
【図２５】実施の形態５にかかる抵抗素子の配置及び抵抗変動率の関係を示す図である。
【図２６】実施の形態５にかかる半導体基板のコーナー領域を示す平面図である。
【図２７】特許文献１に開示された半導体集積回路装置の課題を説明するための図である。
【図２８】特許文献２に開示された半導体装置の課題を説明するための図である。
【図２９】特許文献２に開示された半導体装置の課題を説明するための図である。
【図３０】特許文献３に開示された半導体装置の課題を説明するための図である。
【発明を実施するための形態】
【００１８】
＜実施の形態に至る前の発明者らによる検討＞
実施の形態の説明をする前に、本発明者らが従来の半導体装置について検討した内容について詳細に説明する。
【００１９】
まず、特許文献１によれば、チップ（半導体基板）にかかる応力は、チップの中心部で最も大きくなり、周辺部に近づくに従って小さくなる、としている。特許文献１に開示された半導体集積回路装置は、機能回路領域の外周側（即ち、チップの周辺部）に抵抗素子群を集積して配置することにより、抵抗素子群の抵抗値の変動及びばらつきを低減している。しかしながら、抵抗素子がチップの周辺部に配置された場合でも、必ずしも当該抵抗素子の抵抗変動率が低減されるとは限らない。以下、図２７を参照して説明する。
【００２０】
図２７は、抵抗素子のチップ上の配置位置と、モールド前後における抵抗素子の抵抗変動率と、の関係を示す図である。図２７の例では、チップの中心部に配置された抵抗素子、及び、チップの端部（周辺部）に配置された抵抗素子のそれぞれの抵抗変動率を示している。なお、２つの抵抗素子は、何れも、平面形状が略矩形状である半導体チップの長手方向に沿って配置されている。また、図２７の例では、抵抗変動率とは、モールド後の抵抗素子の抵抗値からモールド前の抵抗素子の抵抗値を引いた値を、モールド前の抵抗素子の抵抗値で除した値である。
【００２１】
図２７を見ても明らかなように、チップの端部に配置された抵抗素子の抵抗変動率は、チップの中心部に配置された抵抗素子の抵抗変動率よりも大きくなっている。つまり、抵抗素子がチップの端部に配置された場合でも、当該抵抗素子の抵抗変動率は低減されない。
【００２２】
このように、特許文献１に開示された半導体集積回路装置は、外部からの応力に対し、抵抗素子の抵抗値変動（特性値変動）を効果的に抑制することができない。
【００２３】
また、特許文献２に開示された半導体装置は、一組の半導体素子（トランジスタ等）を、等歪線の法線に対して線対称になるように配置することにより、当該一組の半導体素子の特性バランスを保っている（即ち、特性ばらつきを抑制している）。しかしながら、一組の半導体素子が等歪線の法線に対して線対称になるように配置された場合でも、これら半導体素子の配置位置によっては、必ずしも当該一組の半導体素子の特性バランスが保たれるとは限らない。以下、同じく半導体素子であるＰ型多結晶シリコン抵抗（以下、単に抵抗素子と称す）Ｒ５０１〜Ｒ５０３を用いて、詳細に説明する。
【００２４】
図２８は、抵抗素子Ｒ５０１〜Ｒ５０３が配置された平面形状が略正方形状の半導体チップ（半導体基板）を示す図である。図２８の例では、抵抗素子Ｒ５０１〜Ｒ５０３は、半導体チップの中心を中心とした同一円上に放射状に配置されている。抵抗素子Ｒ５０１は、半導体チップの一辺（上辺）の中点付近（位置Ａ）に配置されている。抵抗素子Ｒ５０３は、半導体チップの一辺（上辺）と直交する他の辺（右辺）の中点付近（位置Ｃ）に配置されている。抵抗素子Ｒ５０２は、抵抗素子Ｒ５０１と抵抗素子Ｒ５０３との間の、チップの対角線上（位置Ｂ）に配置されている。
【００２５】
図２９は、モールド前後における抵抗素子Ｒ５０１〜Ｒ５０３の抵抗変動率を示す図である。図２９を見ても明らかなように、半導体チップの対角線上に配置された抵抗素子Ｒ５０２の抵抗変動率は、他の抵抗素子Ｒ５０１，Ｒ５０３の抵抗変動率よりも大きい。換言すると、半導体チップの対角線近傍に配置された抵抗素子（Ｒ５０２）の抵抗変動率と、それ以外の領域に配置された抵抗素子（Ｒ５０１，Ｒ５０３）の抵抗変動率と、が異なる。そのため、一組の半導体素子（Ｒ５０１及びＲ５０２、又は、Ｒ５０２及びＲ５０３）の特性バランスは保たれない。
【００２６】
このように、特許文献２に開示された半導体装置は、外部からの応力に対し、一組の半導体素子の特性バランスを保つ（特性ばらつきを抑制する）ことができない可能性がある。また、特許文献２に開示された半導体装置は、そもそも、半導体素子自体の特性値変動を抑制するものではない。つまり、特許文献２に開示された半導体装置は、半導体素子の特性値変動を効果的に抑制することができない。これらのことは、半導体の抵抗素子や、金属の抵抗素子の場合にも同様のことが言える。
【００２７】
また、特許文献３に開示された半導体装置は、半導体チップの一辺に対し垂直方向のチャネルを形成するＭＯＳトランジスタ（半導体素子）と水平方向のチャネルを形成するＭＯＳトランジスタ（半導体素子）とを組み合わせることで、応力に起因する特性値変動を相殺し、特性値のシフトを少なくしている。しかしながら、一般的に、半導体チップ表面は２軸応力場である。そのため、応力軸毎に応力感度が異なる場合には、ＭＯＳトランジスタ（半導体素子）の特性値変動は相殺されない。この場合、ＭＯＳトランジスタ（半導体素子）の特性値のシフトは抑制されない（即ち、特性値変動は抑制されない）。以下、ＭＯＳトランジスタと同じ半導体であるＰ型多結晶シリコン抵抗（以下、単に抵抗素子と称す）Ｒ５０４を用いて、詳細に説明する。
【００２８】
まず、抵抗素子Ｒ５０４の長さをＬ、断面積をＡ、抵抗率をρ、抵抗値をＲとした場合、抵抗素子Ｒ５０４の抵抗値Ｒは、以下の式（１）のように表される。
【００２９】
【数１】
2013222903.tif 000003
【００３０】
式（１）より、抵抗変動率ΔＲ／Ｒは、以下の式（２）のように表される。
【００３１】
【数２】
2013222903.tif 000004
【００３２】
ここで、２軸応力の場合、ｘ，ｙ，ｚ軸方向のそれぞれのヤング率をＥｘ，Ｅｙ，Ｅｚとし、ポアソン比をνｙｘ，νｚｘ，νｘｙ，νｚｙとし、ｘ軸方向の応力をσｘ、ｙ軸方向の応力をσｙとし、ｘ軸方向のピエゾ係数（横ピエゾ係数）をπｘ、ｙ軸方向のピエゾ係数（縦ピエゾ係数）をπｙとすると、抵抗変動率ΔＲ／Ｒは、以下の式（３）のように表される。
【００３３】
【数３】
2013222903.tif 000005
【００３４】
このとき、抵抗率変化Δρ／ρは、以下の式（４）のように表される。
【００３５】
【数４】
2013222903.tif 000006
【００３６】
なお、本例のように抵抗素子Ｒ５０４が拡散抵抗（半導体素子）の場合、抵抗率変化Δρ／ρは、ピエゾ抵抗効果の影響で無視できないほど大きくなくなっている。一方、仮に抵抗素子Ｒ５０４が金属材料の場合には、抵抗率変化Δρ／ρは、無視できるほどに小さい。ただし、上記したように、仮に抵抗素子Ｒ５０４が金属材料の場合でも、外部からの応力によって体積が変化し、抵抗値（特性値）は変動する。
【００３７】
したがって、特に、拡散抵抗やＭＯＳトランジスタ等の半導体素子により構成された半導体装置では、パッケージの組み立て前後等で当該半導体素子の特性値が変動してしまい、精度の高い動作を実現することができなくなる。
【００３８】
続いて、簡略化のため、式（３）のうち、ｘ軸方向の応力成分σｘの係数の絶対値（例えば、抵抗素子の長手方向の応力感度）をＰ１、ｙ軸方向の応力成分σ ｙの係数の絶対値（例えば、抵抗素子の短手方向の応力感度）をＰ２とすると、式（３）は、以下の式（５）のように表される。
【００３９】
【数５】
2013222903.tif 000007
【００４０】
ここで、特許文献３における一組のＭＯＳトランジスタのように、抵抗素子Ｒ５０４を半導体チップの一辺に対し垂直方向に配置し、抵抗素子Ｒ５０４と同一構成の抵抗素子Ｒ５０５を水平方向に配置した場合、抵抗素子Ｒ５０４，Ｒ５０５の抵抗変動率の和ΔＲ／Ｒは、以下の式（６）のように表される。
【００４１】
【数６】
2013222903.tif 000008
【００４２】
式（６）より、抵抗素子Ｒ５０４，Ｒ５０５の抵抗変動率を相殺するためには（即ち、ΔＲ／Ｒをゼロにするためには）、応力感度Ｐ１及び応力感度Ｐ２が等しくなる必要がある。しかしながら、一般的には、応力感度Ｐ１及び応力感度Ｐ２は異なる場合がほとんどである。つまり、２軸応力場では、通常、応力感度Ｐ１，Ｐ２が異なるため、抵抗素子Ｒ５０４，Ｒ５０５の抵抗変動率を相殺することは困難である。
【００４３】
図３０は、４点曲げにより抵抗素子Ｒ５０４の長手方向及び短手方向に個別に応力を加えた場合における、当該抵抗素子Ｒ５０４の抵抗変動率（ΔＲ／Ｒ）を示す図である。
【００４４】
図３０を見ると明らかなように、抵抗素子Ｒ５０４の長手方向に応力が加えられた場合の抵抗変動率（絶対値）は、抵抗素子Ｒ５０４の短手方向に応力が加えられた場合の抵抗変動率（絶対値）よりも５倍程度大きい。
【００４５】
ここで、図３０に示す２本の線分のうちの下方の線分の傾き（絶対値）は、抵抗素子Ｒ５０４の長手方向の応力感度Ｐ１に相当する。また、図３０に示す２本の線分のうちの上方の線分の傾き（絶対値）は、抵抗素子Ｒ５０４の短手方向の応力感度Ｐ２に相当する。したがって、この応力感度Ｐ１と応力感度Ｐ２との間には、およそＰ１：Ｐ２＝５：１の関係が成り立つ。つまり、抵抗素子Ｒ５０４の長手方向の応力感度Ｐ１は、抵抗素子Ｒ５０４の短手方向の応力感度Ｐ２よりも５倍程度高い。このことからも、抵抗素子Ｒ５０４，Ｒ５０５の抵抗変動率を相殺することが困難であることがわかる。
【００４６】
このように、特許文献３に開示された半導体装置は、外部からの応力に対し、ＭＯＳトランジスタ等の半導体素子の特性値変動を相殺し、特性値のシフトを少なくすることができない。さらに、特許文献３に開示された半導体装置は、半導体素子単体で特性値変動を効果的に抑制することもできない。これらのことは、半導体の抵抗素子や金属製の抵抗素子の場合にも同様のことが言える。
【００４７】
また、特許文献４に開示された半導体装置は、基板のコーナー領域を含む配置領域に発振回路ブロックを配置することにより、基板のコーナー領域を有効活用して、基板のサイズを縮小して、低コスト化を図っている。しかしながら、発振回路ブロックが単に基板のコーナー領域に配置されただけでは、外部からの応力により、発振回路ブロックに含まれる半導体素子（抵抗素子、ＭＯＳトランジスタ等）の特性値が変動してしまう。特に、コーナー領域は半導体チップの対角線上であるため、図２９で説明したように、半導体素子の特性値は他の領域よりも大きく変動してしまう。それにより、発振回路ブロックの周波数精度が悪化してしまう可能性がある。
【００４８】
また、特許文献５に開示された半導体抵抗素子は、一導電型の半導体基板上に角度１８０度の円弧状となる逆導電型の半導体層を形成し、半導体層の両端にコンタクト窓を形成し、コンタクト窓から電気配線を引き出している。それにより、この半導体抵抗素子は、ピエゾ抵抗効果による抵抗値変動を抑制している。しかしながら、特許文献５では、この半導体抵抗素子が半導体チップ上のどこに配置されるのかが明確に説明されていない。したがって、この半導体抵抗素子の配置位置によっては、当該半導体抵抗素子全体の抵抗値変動が大きくなってしまう可能性がある。具体的には、例えば、この半導体抵抗素子の一部が半導体チップの対角線上に配置された場合には、当該半導体抵抗素子全体の抵抗値変動が大きくなってしまう可能性がある。
【００４９】
このように、特許文献５に開示された半導体抵抗素子は、外部からの応力に対し、抵抗値変動（特性値変動）を効果的に抑制することができない。
【００５０】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００５１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００５２】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００５３】
＜実施の形態１＞
本実施の形態にかかる半導体装置１は、平面形状が略矩形状である半導体基板と、当該半導体基板面上に設けられた抵抗素子（第１抵抗素子）Ｒ１と、を備え、半導体基板面上における当該抵抗素子Ｒ１の配置位置と、当該抵抗素子Ｒ１の配置位置に最も近い角部と、を結ぶ線分の垂直方向に沿って、当該抵抗素子Ｒ１を配置することを特徴の一つとする。それにより、本実施の形態にかかる半導体装置１は、外部からの応力に対し、抵抗素子の抵抗値変動（特性値変動）を効果的に抑制することができる。以下、具体的に説明する。
【００５４】
図１は、半導体装置１の構成例を示す断面図である。図１に示すように、半導体装置１は、半導体基板１１と、半導体パッケージ１２と、により構成される。半導体パッケージ１２は、ダイパッド（アイランド、タブ、チップ搭載部とも称する）１３と、複数のリード１４と、吊りリード１５（不図示）と、複数のボンディングワイヤ１６と、モールド樹脂１７と、を備える。本実施の形態では、半導体パッケージ１２がＱＦＰ(Quad Flat Package)である場合を例に説明する。
【００５５】
ダイパッド１３、複数のリード１４及び吊りリード１５は、いずれもリードフレームを用いて形成されている。リードフレームは、銅版、鉄板、又は、ニッケル及び鉄からなる合金版等の金属板、を打ち抜いたりエッチングしたりすることで、所定の形状に形成される。
【００５６】
図１に示す半導体装置１では、直径３ｍｍ、厚さ１２５μｍのダイパッド１３上に、一辺が２ｍｍ程度、厚さが３００μｍ程度の平面形状が略正方形状の半導体基板１１が搭載される。なお、図示していないが、半導体基板１１は、厚さ数μｍ〜数十μｍの銀ペースト、ＤＡＦ(Die Attach Film)、アンダーフィル等のダイボンド材によりダイパッド１３に接着されている。また、図示していないが、ダイパッド１３は、吊りリード１５で支持され固定されている。また、半導体基板１１上に形成された電極パッド（不図示）は、ボンディングワイヤ１６を介して、リード１４に接続されている。そして、半導体基板１１、ダイパッド１３、各リード１４の一部分、吊りリード１５及びボンディングワイヤ１６は、一辺が１２ｍｍ程度、厚さが１．４ｍｍ程度の平面形状が略正方形状のモールド樹脂１７により封止されている。なお、上記した各要素の寸法値及び材料は、一例に過ぎず、これに限定されるものではない。
【００５７】
半導体パッケージ１２の４辺には、それぞれ複数のリード１４が外部に向けて張り出すように形成されている。各リード１４のうち、モールド樹脂１７から露出した部分は、例えば、実装基板上の配線に接続したり、実装基板上に固定したりするために、半田付けがなされる部分である。
【００５８】
なお、半導体基板１１の各角部は面取り加工されている場合がある。その場合、半導体基板１１の平面形状は完全な正方形状ではない。しかしながら、面取り加工された部分は、半導体基板１１の４辺（４つの主辺）の長さと比較して十分に小さいため、以下では、特に断りがない限り、面取り加工された部分を半導体基板１１の角とみなして説明する。これは、他の実施形態においても同様である。
【００５９】
また、半導体基板１１に加わる応力σｘ，σｙは、粘弾性応力解析により導出される。なお、温度条件は、抵抗素子（後述）の抵抗変動率が実測でゼロとなる１２５度を初期温度とし、１２５度から２５度まで冷却するものとする。そして、抵抗素子の抵抗変動率は、図３０に示す直線の傾きから求められた応力感度Ｐ１，Ｐ２と、上記した粘弾性応力解析により導出された応力σｘ，σｙと、を式（５）に代入することにより算出される。これは、他の実施の形態においても同様である。
【００６０】
続いて、半導体基板１１面上には、例えば、発振回路、ＣＰＵ、メモリ（フラッシュメモリ、ＳＲＡＭ）、電源回路、クロック発生回路、インターフェース回路等の一部又は全部が配置されている。本実施の形態では、半導体基板１１面上に少なくとも発振回路ＯＳＣ１が配置されている場合を例に説明する。
【００６１】
図２は、発振回路ＯＳＣ１の構成例を示す図である。図２に示す発振回路ＯＳＣ１は、いわゆるリングオシレータであって、リング状に縦続接続された奇数個（ここでは５個）の可変遅延回路ＤＬＹ１〜ＤＬＹ５と、インバータ回路ＩＮＶ１と、を有する。各可変遅延回路ＤＬＹ１〜ＤＬＹ５は、入力信号に対して電圧Ｖｃｎｔに応じた遅延を付加し反転させて出力する。インバータ回路ＩＮＶ１は、可変遅延回路ＤＬＹ５の出力信号（発振信号）を波形整形して出力信号Ｖｏｕｔとして出力する。
【００６２】
図３は、可変遅延回路ＤＬＹ１の具体的構成の一例を示す図である。図３に示す可変遅延回路ＤＬＹ１は、前段の可変遅延回路（ＤＬＹ５）の出力信号を入力信号ＩＮとして受け取り、当該入力信号ＩＮに対して電圧Ｖｃｎｔに応じた遅延を付加し反転させた後、出力信号ＯＵＴとして後段の可変遅延回路（ＤＬＹ２）に出力する。
【００６３】
可変遅延回路ＤＬＹ１は、電圧電流変換回路１１１と、カレントミラー回路１１２と、インバータ回路１１３と、を有する。電圧電流変換回路１１１は、増幅器ＡＭＰ１と、ＭＯＳトランジスタＴｒ１と、抵抗素子Ｒ１と、を有する。カレントミラー回路１１２は、カレントミラー接続されたＭＯＳトランジスタＴｒ２，Ｔｒ３を有する。インバータ回路１１３は、ＭＯＳトランジスタＴｒ４，Ｔｒ５と、コンデンサＣ１と、を有する。本実施の形態では、抵抗素子Ｒ１が、上記した抵抗素子Ｒ５０１〜Ｒ５０４と同一構成のＰ型多結晶シリコン抵抗である場合を例に説明する。
【００６４】
電圧電流変換回路１１１は、外部から供給された電圧Ｖｃｎｔに応じた電流Ｉ１をＭＯＳトランジスタＴｒ１のソース−ドレイン間に流す。カレントミラー回路１１２は、電流Ｉ１に比例した電流Ｉ２をインバータ回路１１３に供給する。インバータ回路１１３は、入力信号ＩＮを反転させて出力信号ＯＵＴとして出力する。
【００６５】
例えば、入力信号ＩＮがＨレベルの場合、トランジスタＴｒ４がオフし、トランジスタＴｒ５がオンするため、コンデンサＣ１に蓄積された電荷はトランジスタＴｒ５を介して接地電圧端子Ｖｓｓに放電される。それにより、出力信号ＯＵＴはＨレベルからＬレベルに変化する。一方、入力信号ＩＮがＬレベルの場合、トランジスタＴｒ４がオンし、トランジスタＴｒ５がオフするため、電流Ｉ２の電荷がトランジスタＴｒ４を介してコンデンサＣ１に蓄積される。したがって、出力信号ＯＵＴは、入力信号ＩＮがＬレベルに変化してから、電流Ｉ２に反比例した時間経過後、ＬレベルからＨレベルに変化する。なお、トランジスタＴｒ１，Ｔｒ４，Ｔｒ５は、ＮチャネルＭＯＳトランジスタであって、トランジスタＴｒ２，Ｔｒ３，Ｔｒ４は、ＰチャネルＭＯＳトランジスタである。
【００６６】
このように、可変遅延回路ＤＬＹ１は、入力信号ＩＮに対して電圧Ｖｃｎｔに応じた遅延を付加し反転させた後、出力信号ＯＵＴとして出力する。その他の可変遅延回路ＤＬＹ２〜ＤＬＹ５については、可変遅延回路ＤＬＹ１と同様の回路構成であるため、その説明を省略する。各々の可変遅延回路の遅延量により、発振回路ＯＳＣの発振周波数が定まる。抵抗素子Ｒ１の抵抗値が外部からの応力等により変動すると、電流Ｉ１，Ｉ２が変動し、それに伴って、発振回路ＯＳＣの発振周波数が変動する。
【００６７】
図４は、半導体基板１１と、発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ１に設けられた抵抗素子Ｒ１と、を示す平面図である。なお、以下では、半導体基板１１の４辺のうち、上辺を第１辺、下辺を第２辺、右辺を第３辺、左辺を第４辺とも称する。
【００６８】
図４に示すように、抵抗素子Ｒ１は、半導体基板１１内の一点鎖線ＤＬ１１，ＤＬ１２で区分される４つの領域Ｓ１〜Ｓ４のうちの領域Ｓ１内に配置されている。なお、紙面の縦方向（ｙ軸方向）に伸びる一点鎖線ＤＬ１１は、半導体基板１１の上下の２辺（第１辺及び第２辺）のそれぞれの中点を結ぶ線分であり、半導体基板１１内の領域を左右に略２等分している。また、紙面の横方向（ｘ軸方向）に伸びる一点鎖線ＤＬ１２は、半導体基板１１の左右の２辺（第３辺及び第４辺）のそれぞれの中点を結ぶ線分であり、半導体基板１１内の領域を上下に略２等分している。
【００６９】
つまり、抵抗素子Ｒ１は、半導体基板１１の対向する２対の辺の中点同士を結んだ線分で区分される４つの領域Ｓ１〜Ｓ４のうちの領域Ｓ１内に配置されている。
【００７０】
さらに、抵抗素子Ｒ１は、当該抵抗素子Ｒ１の配置位置（抵抗素子Ｒ１の中心）と、その配置位置に最も近い角部ＣＮ１と、を結ぶ線分の垂直方向に沿って（垂直方向に長手方向を向けて）配置されている。換言すると、抵抗素子Ｒ１は、当該抵抗素子Ｒ１の配置位置に最も近い角部ＣＮ１を中心とし、かつ、角部ＣＮ１から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図４の破線）の接線方向に沿って（接線方向に長手方向を向けて）配置されている。
【００７１】
なお、抵抗素子Ｒ１の配置方向とは、配置された抵抗素子Ｒ１の一端及び他端を結ぶ線分の方向のことであり、そのほとんどが、配置された抵抗素子Ｒ１の長手方向となる。したがって、本実施の形態では、特に断りが無い限り、配置された抵抗素子Ｒ１の長手方向が、当該抵抗素子Ｒ１の配置方向であるものとして説明する。これは、他の実施の形態においても同様である。
【００７２】
ここで、図５に示すように、半導体基板１１では、半導体基板１１の各角部から放射状に伸びる線方向（図５の破線の方向）に比較的大きな応力が加わる。換言すると、半導体基板１１では、半導体基板１１の各角部を中心とした径方向（図５の破線の方向）に比較的大きな応力が加わる。この比較的大きな応力が加わる方向を、主応力方向とも称する。
【００７３】
裏を返せば、半導体基板１１の領域Ｓ１〜Ｓ４では、それぞれ角部ＣＮ１〜ＣＮ４から放射状に伸びる線方向に垂直な方向に加わる応力は比較的小さい。換言すると、半導体基板１１の領域Ｓ１〜Ｓ４では、それぞれ角部ＣＮ１〜ＣＮ４を中心とした径方向に垂直な方向に加わる応力は比較的小さい。
【００７４】
ところで、既に図３０でも説明したように、外部から応力が加えられた場合、抵抗素子Ｒ１の長手方向の抵抗変動率は、抵抗素子Ｒ１の短手方向の抵抗変動率よりも大きい。図３０を参照すると、抵抗素子Ｒ１の長手方向の抵抗変動率は、抵抗素子Ｒ１の短手方向の抵抗変動率よりも５倍程度大きい。したがって、抵抗素子Ｒ１の抵抗値変動を抑制するためには、抵抗変動率の大きな長手方向に加わる応力をできるだけ小さくする必要がある。
【００７５】
そこで、本実施の形態では、抵抗素子Ｒ１は、上記したように、当該抵抗素子Ｒ１の配置位置と、当該配置位置に最も近い角部ＣＮ１と、を結ぶ線分の垂直方向に沿って配置される。換言すると、本実施の形態では、抵抗素子Ｒ１は、上記したように、当該抵抗素子Ｒ１の配置位置に最も近い角部ＣＮ１を中心とし、かつ、角部ＣＮ１から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図４の破線）の接線方向に沿って配置される。それにより、抵抗素子Ｒ１は、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加わる応力を比較的小さくすることができる。それにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）は効果的に抑制される。それにより、集積回路の動作精度、ここでは発振回路ＯＳの発振周波数精度を向上させることができる。
【００７６】
なお、抵抗素子Ｒ１の配置位置及び配置方向は、図４に示す配置位置及び配置方向に限られず、例えば、図６に示す配置位置及び配置方向であっても良い。
【００７７】
具体的には、領域Ｓ１では、抵抗素子Ｒ１は、角部ＣＮ１を中心とし、かつ、角部ＣＮ１から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図６の領域Ｓ１の破線）の接線方向に沿って配置される。また、領域Ｓ２では、抵抗素子Ｒ１は、角部ＣＮ２を中心とし、かつ、角部ＣＮ２から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図６の領域Ｓ２の破線）の接線方向に沿って配置される。領域Ｓ３では、抵抗素子Ｒ１は、角部ＣＮ３を中心とし、かつ、角部ＣＮ３から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図６の領域Ｓ３の破線）の接線方向に沿って配置される。領域Ｓ４では、抵抗素子Ｒ１は、角部ＣＮ４を中心とし、かつ、角部ＣＮ４から抵抗素子Ｒ１の配置位置までの長さを半径とした円（図６の領域Ｓ４の破線）の接線方向に沿って配置される。
【００７８】
このように、本実施の形態にかかる半導体装置１は、抵抗素子Ｒ１の配置位置と、当該抵抗素子Ｒ１の配置位置に最も近い角部と、を結ぶ線分の垂直方向に沿って、当該抵抗素子Ｒ１を配置する。換言すると、本実施の形態にかかる半導体装置１は、抵抗素子Ｒ１の配置位置に最も近い角部を中心とし、かつ、当該角部から抵抗素子Ｒ１の配置位置までの長さを半径とした円の接線方向に沿って、当該抵抗素子Ｒ１を配置する。それにより、本実施の形態にかかる半導体装置１は、抵抗素子Ｒ１に加わる応力のうち、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加わる応力を比較的小さくすることができるため、抵抗素子Ｒ１の抵抗値変動（特性値変動）を効果的に抑制することができる。
【００７９】
本実施の形態では、抵抗素子Ｒ１の配置位置及び配置方向について説明したが、これに限られない。抵抗素子Ｒ１以外の抵抗素子（第２抵抗素子）も、抵抗素子Ｒ１と同様の条件に従って配置されることで、抵抗素子Ｒ１とともに抵抗値変動（特性値変動）を抑制することができる。抵抗素子Ｒ１以外の抵抗素子とは、例えば、発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ２〜ＤＬＹ５に設けられた抵抗素子等がある。
【００８０】
さらに、これら複数の抵抗素子は、半導体基板１１の中心からの距離が等しくなるように配置されることが好ましい。それにより、これら複数の抵抗素子の抵抗変動率は等しくなる。つまり、これら複数の抵抗素子の抵抗変動率のばらつきは抑制される。以下、図７及び図８を参照して、より具体的に説明する。
【００８１】
図７は、半導体基板１１と、当該半導体基板１１上に設けられた抵抗素子Ｒ１〜Ｒ３と、を示す平面図である。なお、抵抗素子Ｒ２，Ｒ３は、例えば、それぞれ発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ２，ＤＬＹ３に設けられた抵抗素子である。
【００８２】
図７に示すように、抵抗素子Ｒ１〜Ｒ３は、半導体基板１１の中心からの距離が等しくなるように配置されている。また、抵抗素子Ｒ１〜Ｒ３は、それぞれ、角部ＣＮ１と、抵抗素子Ｒ１〜Ｒ３の配置位置と、を結ぶ線分の垂直方向に沿って配置されている。なお、抵抗素子Ｒ１は、半導体基板１１の一辺（上辺）の中点付近（位置Ａ）に配置されている。抵抗素子Ｒ３は、半導体基板１１の一辺（上方）と直交する他の辺（右辺）の中点付近（位置Ｃ）に配置されている。抵抗素子Ｒ２は、抵抗素子Ｒ１と抵抗素子Ｒ３との間の、半導体基板１１の対角線上（位置Ｂ）に配置されている。
【００８３】
図８は、モールド前後における抵抗素子Ｒ１〜Ｒ３の抵抗変動率を、粘弾性応力解析及び実験式に基づいて算出した結果を示す図である。なお、図８には、比較のため、図２８に示す抵抗素子Ｒ５０１〜Ｒ５０３の抵抗変動率も示している。
【００８４】
図８を見ても明らかなように、図２８に示す抵抗素子Ｒ５０１〜Ｒ５０３の配置では、半導体基板の対角線上に配置された抵抗素子Ｒ５０２の抵抗変動率が、他の抵抗素子Ｒ５０１，Ｒ５０３の抵抗変動率よりも大きくなる。つまり、抵抗素子Ｒ５０１〜Ｒ５０３の抵抗変動率はばらついてしまう。一方、図７に示す抵抗素子Ｒ１〜Ｒ３の配置では、抵抗素子Ｒ１〜Ｒ３の抵抗変動率は略同一となる。つまり、抵抗素子Ｒ１〜Ｒ３の抵抗値のばらつきは抑制される。このように、図７に示す抵抗素子Ｒ１〜Ｒ３の配置の場合、抵抗素子Ｒ１〜Ｒ３の抵抗値変動が抑制されるとともに、抵抗素子Ｒ１〜Ｒ３の抵抗変動率のばらつきも抑制される。
【００８５】
また、本実施の形態では、抵抗素子Ｒ１の配置位置及び配置方向について説明したが、これに限られない。例えば、ＭＯＳトランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従って配置されることで、抵抗素子Ｒ１とともに特性値変動（例えば、電流値変動）を抑制することができる。なお、ＭＯＳトランジスタの配置方向とは、配置されたＭＯＳトランジスタのチャネル方向のことである。また、ＭＯＳトランジスタ等の半導体素子には、例えば、発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ１に設けられたＭＯＳトランジスタＴｒ１〜Ｔｒ５等がある。
【００８６】
なお、構造が複雑なＣＭＯＳ型トランジスタやバイポーラ型トランジスタ等の配置方向については、チャネル方向に応力を加えた場合の特性変動率、及び、その垂直方向に応力を加えた場合の特性変動率を、４点曲げ等により測定して決定すればよい。
【００８７】
例えば、チャネル方向に応力を加えた場合の特性変動率がその垂直方向に応力を加えた場合の特性変動率よりも大きい場合（即ち、チャネル方向の応力感度がその垂直方向の応力感度よりも大きい場合）、当該トランジスタは、そのチャネル方向を配置方向とみなして配置すればよい。一方、チャネル方向に応力を加えた場合の特性変動率がその垂直方向に応力を加えた場合の特性変動率よりも小さい場合（即ち、チャネル方向の応力感度がその垂直方向の応力感度よりも小さい場合）、当該トランジスタは、そのチャネル方向の垂直方向を配置方向とみなして配置すればよい。
【００８８】
さらに、ＭＯＳトランジスタ、ＣＭＯＳ型トランジスタ、バイポーラ型トランジスタ等も、半導体基板１１の中心からの距離が等しくなるように配置されることで、上記した抵抗素子Ｒ１〜Ｒ３の場合と同様に、特性変動率のばらつきを抑制することができる。
【００８９】
＜実施の形態２＞
本実施の形態では、抵抗素子Ｒ１が、特に半導体基板１１のコーナー領域に配置される場合について説明する。
【００９０】
図９は、半導体基板１１のコーナー領域を示す平面図である。コーナー領域は、半導体基板１１の領域の中でも特に抵抗素子Ｒ１の抵抗変動率を効果的に抑制可能な領域のことである。
【００９１】
なお、図９には、半導体基板１１の中心を原点、横方向をｘ軸、縦方向をｙ軸とした直交座標系が示されている。また、図９の例では、半導体基板１１の上辺及び下辺の長さをＳとし、半導体基板１１の右辺及び左辺の長さをＬとしている（Ｓ＝Ｌ）。
【００９２】
ここで、コーナー領域は、半導体基板１１面上のｘ，ｙ座標をそれぞれｘ，ｙとし、ｌｘ＝２｜ｘ｜／Ｓ，ｌｙ＝２｜ｙ｜／Ｌとすると、０．４≦ｌｘ≦１、かつ、０．４≦ｌｙ≦１の範囲の領域Ｓ１ａ〜Ｓ４ａである。より好ましくは、コーナー領域は、０．６≦ｌｘ≦０．９、かつ、０．６≦ｌｙ≦０．９の範囲の領域Ｓ１ｂ〜Ｓ４ｂである。以下、図１０及び図１１を参照して、コーナー領域の範囲がどのようにして決定されたかについて説明する。
【００９３】
図１０は、半導体基板１１面の線分Ｎ１−Ｎ２（図１１参照）上に抵抗素子Ｒ１が配置された場合における、当該抵抗素子Ｒ１の抵抗変動率の計算結果を示す図である。なお、図１１に示す点Ｎ１は（ｘ，ｙ）＝（０，（１１／１２）・Ｌ／２）に位置する。図１１に示す点Ｎ２は（ｘ，ｙ）＝（２／Ｓ，（１１／１２）・Ｌ／２）に位置する。
【００９４】
図１０の実線は、抵抗素子Ｒ１が線分Ｎ１−Ｎ２上の配置位置と角部ＣＮ１とを結ぶ線分の垂直方向に沿って配置された場合における、当該抵抗素子Ｒ１の抵抗変動率を示す。一方、図１０の破線は、抵抗素子Ｒ１が線分Ｎ１−Ｎ２上の配置位置にてｙ軸方向に沿って配置された場合における、当該抵抗素子Ｒ１の抵抗変動率を示す。即ち、図１０の実線は、本実施の形態にかかる抵抗素子Ｒ１の配置を示し、図１０の破線は、従来の抵抗素子Ｒ１の配置を示している。
【００９５】
図１０に示すように、本実施の形態にかかる抵抗素子Ｒ１の配置では、従来と比較して、抵抗変動率が０．４≦ｌｘ≦１の範囲で小さくなっており、０．６≦ｌｘ≦０．９の範囲でさらに小さくなっている。特に、ｌｘ＝０．８付近では抵抗変動率が極小値を示している。この図１０の結果に基づいて、上記したコーナー領域の範囲が決定されている。
【００９６】
図１２は、コーナー領域Ｓ１ｂに配置された抵抗素子Ｒ１の一例を示す平面図である。図１２の例では、抵抗素子Ｒ１は、コーナー領域Ｓ１ｂにおいて、角部ＣＮ１の２等分線（図１２の破線）上に、当該２等分線の垂直方向に沿って配置されている。ここで、角部ＣＮ１の２等分線は、図５にも示したように応力の主応力方向である。したがって、図１２に示す抵抗素子Ｒ１は、実施の形態１でも説明したように、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加えられる応力を比較的小さくすることができる。それにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）は効果的に抑制される。さらに、抵抗素子Ｒ１がコーナー領域Ｓ１ｂに配置されることで、当該抵抗素子Ｒ１の抵抗値変動はより効果的に抑制される。
【００９７】
このように、本実施の形態にかかる半導体装置１は、抵抗素子Ｒ１をコーナー領域に配置することにより、抵抗素子Ｒ１の抵抗値変動をより効果的に抑制することができる。それにより、従来応力が大きいという理由で未使用となっていた半導体基板のコーナー領域にも、抵抗値変動の小さい抵抗素子を配置することが可能となる。その結果、半導体装置の回路規模の増大が抑制される。
【００９８】
本実施の形態では、抵抗素子Ｒ１が角部ＣＮ１の二等分線上に配置される場合を例に説明したが、これに限られない。抵抗素子Ｒ１は、半導体基板１１の主応力方向（図５参照）の垂直方向に沿って配置されるのであれば、上記したコーナー領域内の何れにも配置されることができる。それにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）はより効果的に抑制される。
【００９９】
また、本実施の形態では、抵抗素子Ｒ１の配置位置及び配置方向について説明したが、これに限られない。抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従ってコーナー領域に配置されることで、抵抗素子Ｒ１とともに特性値変動をより効果的に抑制することができる。さらに、これら複数の抵抗素子等は、半導体基板１１の中心からの距離が等しくなるように配置されることで、実施の形態１で説明したように、特性変動率のばらつきを抑制することができる。
【０１００】
あるいは、抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子は、コーナー領域に配置された抵抗素子Ｒ１と略平行に配置されても良い。これら複数の抵抗素子等の配置方向を揃えることで、設計容易化を実現することができる。なお、この場合、抵抗素子等は、半導体基板１１の対向する２対の辺の中点同士を結んだ線分で区分される半導体基板１１の４つの領域のうち抵抗素子Ｒ１が配置される領域に配置される。
【０１０１】
＜実施の形態３＞
実施の形態１，２では、半導体基板の平面形状が略正方形状である場合について説明した。一方、本実施の形態では、半導体基板の平面形状が略長方形状である場合について説明する。本実施の形態では、特に、半導体基板の中央領域への抵抗素子の配置、について説明する。
【０１０２】
本実施の形態にかかる半導体装置２は、特に図示しないが、半導体基板２１と、半導体パッケージ２２と、により構成される。半導体基板２１及び半導体パッケージ２２は、それぞれ、平面形状が略長方形状に変更される以外、半導体基板１１及び半導体パッケージ１２と同様の構成であるため、その具体的説明を省略する。
【０１０３】
図１３は、半導体基板２１と、発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ１に設けられた抵抗素子Ｒ１と、を示す平面図である。
【０１０４】
なお、図１３には、半導体基板２１の中心を原点、横方向をｘ軸、縦方向をｙ軸とした直交座標系が示されている。また、図１３の例では、半導体基板２１の上辺及び下辺の長さ（即ち半導体基板２１の短手方向の長さ）をＳとし、半導体基板２１の左辺及び右辺の長さ（即ち半導体基板２１の長手方向の長さ）をＬとしている（Ｓ＜Ｌ）。
【０１０５】
中央領域ＳＣは、半導体基板２１の領域のうち、原点からｙ軸方向に±｜Ｋ｜以内の領域のことである（図１３の斜線部分）。値Ｋは、例えば、以下の式（７）のように表される。
【０１０６】
Ｋ＝−０．８５２５Ｓ＋０．８５２５Ｌ  ・・・（７）
【０１０７】
なお、式（７）は、半導体基板２１のアスペクト比Ｌ／Ｓと、値Ｋと、に基づくシミュレーション結果（図１４）により導出されたものである。
【０１０８】
ここで、半導体基板２１の中央領域ＳＣでは、半導体基板２１の短手方向よりも長手方向に変形しやすい。そこで、中央領域ＳＣでは、抵抗素子Ｒ１は、半導体基板２１の短手方向に沿って配置される。それにより、抵抗素子Ｒ１は、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加えられる応力を比較的小さくすることができる。それにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）は効果的に抑制される。
【０１０９】
なお、半導体基板２１の中央領域ＳＣにおける抵抗素子Ｒ１の配置位置は、図１３に示す配置位置及び配置方向に限られず、例えば、図１５に示す配置位置であっても良い。
【０１１０】
さらに、半導体基板２１のアスペクト比（Ｌ／Ｓ）と、抵抗素子Ｒ１の応力感度比（Ｐ１／Ｐ２）と、をできるだけ近い値に調整することにより、抵抗素子Ｒ１の抵抗値変動はさらに抑制される。以下、図１６及び図１７を参照して、具体的に説明する。
【０１１１】
なお、抵抗素子Ｒ１の応力感度Ｐ１，Ｐ２は、４点曲げ等により測定可能である。あるいは、まず、測定用半導体基板面上の任意点（複数）に抵抗素子を配置して、当該抵抗素子の抵抗変動率の温度依存性を実測する。次に、その実測結果に基づいて、実測位置の応力値を熱応力シミュレーションにより予測する。そして、その予測結果により導出された連立方程式から抵抗素子Ｒ１の応力感度Ｐ１，Ｐ２を求めることも可能である。以下では、抵抗素子Ｒ１の応力感度比Ｐ１／Ｐ２が"５"である場合を例に説明する。
【０１１２】
図１６は、半導体基板２１のアスペクト比Ｌ／Ｓと、応力比σｙ／σｘと、の関係を示す図である。なお、σｘはｘ軸方向の応力であり、σｙはｙ軸方向の応力である。図１６に示すように、半導体基板２１のアスペクト比Ｌ／Ｓと、応力比σｙ／σｘと、の間には、Ｌ／Ｓ＝σｙ／σｘの関係が成り立つ。したがって、式（５）より、Ｐ１／Ｐ２＝Ｌ／Ｓとなる場合に抵抗変動率（ΔＲ／Ｒ）がゼロ（最小）になることが分かる。
【０１１３】
図１７は、抵抗素子Ｒ１が、半導体基板２１の中心に配置され、かつ、半導体基板２１の短手方向に沿って配置された場合における、半導体基板２１のアスペクト比Ｌ／Ｓと抵抗素子Ｒ１の抵抗変動率との関係を示す図である。図１７に示すように、抵抗素子Ｒ１の抵抗変動率は、アスペクト比Ｌ／Ｓが応力感度比Ｐ１／Ｐ２である"５"に近づくにつれて小さくなっていることが分かる。つまり、抵抗素子Ｒ１の抵抗変動率は、半導体基板２１のアスペクト比（Ｌ／Ｓ）と、抵抗素子Ｒ１の応力感度比（Ｐ１／Ｐ２）と、が近い値になるほど小さくなっていることが分かる。
【０１１４】
このように、本実施の形態にかかる半導体装置２は、抵抗素子Ｒ１を半導体基板２１の中央領域ＳＣに配置する場合、当該抵抗素子Ｒ１を半導体基板２１の短手方向に沿って配置する。それにより、本実施の形態にかかる半導体装置２は、抵抗素子Ｒ１の抵抗変動率を効果的に抑制することができる。
【０１１５】
さらに、本実施の形態にかかる半導体装置２は、半導体基板２１のアスペクト比（Ｌ／Ｓ）と、抵抗素子Ｒ１の応力感度比（Ｐ１／Ｐ２）と、をできるだけ近い値に調整することにより、中央領域ＳＣに配置された抵抗素子Ｒ１の抵抗値変動（特性値変動）をさらに抑制することができる。
【０１１６】
それにより、例えば、安価なポリシリコン抵抗が抵抗素子Ｒ１として用いられた場合でも、当該抵抗素子Ｒ１の抵抗値を一定に保つことができる。あるいは、応力が経時的に変動する場合でも、抵抗素子Ｒ１の抵抗値を一定に保つことができる。それにより、例えば、抵抗素子Ｒ１を備えた発振回路は、高精度の発振信号を安定的に生成することが可能となる。
【０１１７】
なお、特許文献３に開示された半導体装置は、２軸応力場で応力感度Ｐ１，Ｐ２が異なる場合、抵抗素子の抵抗値変動を相殺することができなかった。一方、本実施の形態にかかる半導体装置２は、２軸応力場で応力感度Ｐ１，Ｐ２が異なる場合でも、半導体基板２１のアスペクト比（Ｌ／Ｓ）と、抵抗素子Ｒ１の応力感度比（Ｐ１／Ｐ２）と、をできるだけ近い値に調整することで、中央領域ＳＣに配置された抵抗素子Ｒ１の抵抗値変動を相殺することができる。
【０１１８】
本実施の形態では、抵抗素子Ｒ１の配置位置及び配置方向について説明したが、これに限られない。抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従って配置されることで、抵抗素子Ｒ１とともに特性値変動を効果的に抑制することができる。
【０１１９】
なお、式（７）によれば、アスペクト比Ｌ／Ｓが約２．４以上の場合に、Ｋ＝Ｌ／２となる。即ち、式（７）によれば、アスペクト比Ｌ／Ｓが約２．４以上の場合に、半導体基板２１の全面が中央領域ＳＣとなる。このとき、抵抗素子Ｒ１（及びその他の抵抗素子等）は、半導体基板２１上のどこに配置される場合でも、当該半導体基板２１の短手方向に沿って配置されることで、抵抗値変動を効果的に抑制することができる。
【０１２０】
＜実施の形態４＞
実施の形態３では、半導体基板の中央領域ＳＣへの抵抗素子の配置について説明した。一方、本実施の形態では、半導体基板の中央領域ＳＣ以外への抵抗素子の配置、について説明する。本実施の形態にかかる半導体装置の基本構成は、実施の形態３と同様であるため、同一の要素には同一の記号を付してその説明を省略する。
【０１２１】
式（７）によれば、アスペクト比Ｌ／Ｓが約２．４未満の場合に、半導体基板２１に中央領域ＳＣ以外の領域（以下、周辺領域ＳＡと称す）が存在することとなる。半導体基板２１の周辺領域ＳＡでは、抵抗素子Ｒ１は、実施の形態１と同様にして配置される。つまり、半導体基板２１の周辺領域ＳＡでは、抵抗素子Ｒ１は、当該抵抗素子Ｒ１の配置位置と、当該抵抗素子Ｒ１の配置位置に最も近い角部と、を結ぶ線分の垂直方向に沿って配置される。
【０１２２】
図１８は、半導体基板２１と、発振回路ＯＳＣ１内の可変遅延回路ＤＬＹ１に設けられた抵抗素子Ｒ１と、を示す平面図である。図１８に示すように、中央領域ＳＣでは、抵抗素子Ｒ１は、半導体基板２１の短手方向に沿って配置される。一方、周辺領域ＳＡでは、抵抗素子Ｒ１は、実施の形態１の場合と同様に、抵抗素子Ｒ１の配置位置とそれに最も近い角部とを結ぶ線分の垂直方向に沿って配置される。
【０１２３】
さらに、周辺領域ＳＡでは、抵抗素子Ｒ１は、実施の形態２の場合と同様に、コーナー領域に配置されても良い。コーナー領域では、抵抗素子Ｒ１は、例えば、近接する角部の二等分線上に配置され、かつ、当該二等分線の垂直方向に沿って配置される。
【０１２４】
図１９は、平面形状が略長方形状である半導体基板２１のコーナー領域を示す平面図である。コーナー領域は、半導体基板２１の周辺領域ＳＡの中でも特に抵抗素子Ｒ１の抵抗変動率を効果的に抑制可能な領域のことである。
【０１２５】
なお、図１９には、半導体基板２１の中心を原点、横方向をｘ軸、縦方向をｙ軸とした直交座標系が示されている。また、図１９の例では、半導体基板２１の上辺及び下辺の長さ（即ち半導体基板２１の短手方向の長さ）をＳとし、半導体基板２１の左辺及び右辺の長さ（即ち半導体基板２１の長手方向の長さ）をＬとしている（Ｓ＜Ｌ）。
【０１２６】
ここで、コーナー領域は、平面形状が略長方形状である半導体基板２１上のｘ，ｙ座標をそれぞれｘ，ｙ（ただし、ｙ≧Ｋ）とし、ｌｓ＝２｜ｘ｜／Ｓ，ｌｔ＝２（｜ｙ｜−Ｋ）／（Ｌ−２Ｋ）とすると、０．４≦ｌｓ≦１、かつ、０．４≦ｌｔ≦１の領域Ｓ１ｃ〜Ｓ４ｃである。より好ましくは、コーナー領域は、０．６≦ｌｓ≦０．９、かつ、０．６≦ｌｔ≦０．９の領域Ｓ１ｄ〜Ｓ４ｄである。以下、図２０及び図２１を参照して、コーナー領域の範囲がどのようにして決定されたかについて説明する。
【０１２７】
図２０は、半導体基板２１面の線分Ｎ３−Ｎ４（図２１参照）上に抵抗素子Ｒ１が配置された場合における、当該抵抗素子Ｒ１の抵抗変動率の計算結果を示す図である。なお、図２１に示す点Ｎ３は（ｘ，ｙ）＝（（１１／１２）・Ｓ／２，Ｋ）に位置する。点Ｎ４は（ｘ，ｙ）＝（（１１／１２）・Ｓ／２，Ｌ／２）に位置する。以下では、半導体基板２１のアスペクト比Ｌ／Ｓが１．１７である場合を例に説明する。
【０１２８】
図２０の実線は、抵抗素子Ｒ１が線分Ｎ３−Ｎ４上の配置位置と角部ＣＮ１とを結ぶ線分の垂直方向に沿って配置された場合における、当該抵抗素子Ｒ１の抵抗変動率を示す。一方、図２０の破線は、抵抗素子Ｒ１が線分Ｎ３−Ｎ４上にてｙ軸方向に沿って配置された場合における、当該抵抗素子Ｒ１の抵抗変動率を示す。即ち、図２０の実線は、本実施の形態にかかる抵抗素子Ｒ１の配置を示し、図２０の破線は、従来の抵抗素子Ｒ１の配置を示している。
【０１２９】
図２０に示すように、本実施の形態にかかる抵抗素子Ｒ１の配置では、従来と比較して、抵抗変動率が０．４≦ｌｔ≦１の範囲で小さくなっており、０．６≦ｌｔ≦０．９の範囲でさらに小さくなっている。特に、ｌｔ＝０．８付近では抵抗変動率が極小値を示している。この図２０の結果に基づいて、上記したコーナー領域の範囲が決定されている。
【０１３０】
このように、本実施の形態にかかる半導体装置２は、周辺領域ＳＡにおいて、抵抗素子Ｒ１の配置位置とそれに最も近い角部とを結ぶ線分の垂直方向に沿って当該抵抗素子Ｒ１を配置する。それにより、本実施の形態にかかる半導体装置２は、実施の形態１と同様の効果を奏することができる。さらに、本実施の形態にかかる半導体装置２は、周辺領域ＳＡにおいて、抵抗素子Ｒ１をコーナー領域に配置することにより、実施の形態２と同様の効果を奏することができる。
【０１３１】
本実施の形態では、抵抗素子Ｒ１の配置位置及び配置方向について説明したが、これに限られない。抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従って配置されることで、抵抗素子Ｒ１とともに特性値変動を効果的に抑制することができる。さらに、これら複数の抵抗素子等は、半導体基板１１の中心からの距離が等しくなるように配置されることで、実施の形態１で説明したように、特性変動率のばらつきを抑制することができる。
【０１３２】
あるいは、抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子は、コーナー領域に配置された抵抗素子Ｒ１と略平行に配置されても良い。これら複数の抵抗素子等の配置方向を同じにすることで、設計容易化を実現することができる。なお、この場合、抵抗素子等は、半導体基板２１の対向する２対の辺の中点同士を結んだ線分で区分される半導体基板２１の４つの領域のうち抵抗素子Ｒ１が配置される領域の周辺領域ＳＡに配置される。
【０１３３】
＜実施の形態５＞
本実施の形態では、抵抗素子Ｒ１が半導体基板の深さ方向に沿って（深さ方向を長手方向にして）配置される場合について説明する。
【０１３４】
本実施の形態にかかる半導体装置３は、特に図示しないが、半導体基板３１と、半導体パッケージ３２と、により構成される。半導体パッケージ３２については、半導体パッケージ１２と同様の構成であるため、その具体的な説明は省略する。
【０１３５】
以下、図２２Ａ〜図２２Ｌを参照して、半導体基板３１の深さ方向への抵抗素子Ｒ１の形成方法について説明する。図２２Ａ〜図２２Ｌは、抵抗素子Ｒ１及びその他の抵抗素子の形成工程の一例を示す断面図である。
【０１３６】
まず、厚さが数百μｍの半導体基板３１上に、層間絶縁層３１１を形成した後、当該層間絶縁層３１１上に第１のマスキングパターン３１２を形成する（図２２Ａ）。次に、第１のマスキングパターン３１２の隙間に、金属配線層３１３を形成する（図２２Ｂ）。金属配線層３１３を形成した後、第１のマスキングパターン３１２を除去する（図２２Ｃ）。
【０１３７】
次に、層間絶縁層３１１及び金属配線層３１３上に、層間絶縁層３１４を形成した後（図２２Ｄ）、当該層間絶縁層３１４上に第２のマスキングパターン３１５を形成する（図２２Ｅ）。その後、エッチング等により、金属配線層３１３まで延在する溝３１６を形成する（図２２Ｆ）。
【０１３８】
次に、溝３１６の内部に抵抗素子（Ｒ１等）をＣＶＤ法やエピタキシャル法等により堆積する（図２２Ｇ）。次に、エッチバック又は化学機械研磨により平坦化を施す（図２２Ｈ）。その後、第３のマスキングパターン３１７を形成する（図２２Ｉ）。
【０１３９】
次に、第３のマスキングパターン３１７の隙間に、金属配線層３１８を形成する（図２２Ｊ）。金属配線層３１８を形成した後、第３のマスキングパターン３１７を除去する（図２２Ｋ）。次に、第３のマスキングパターン３１７除去後の金属配線層３１８間の隙間を層間絶縁層３１９で埋める。その後、エッチバック又は化学機械研磨により平坦化を施す（図２２Ｌ）。
【０１４０】
これらの工程を経て、半導体基板３１の深さ方向に沿って配置される抵抗素子（Ｒ１等）が形成される。なお、図２２Ａ〜図２２Ｌの工程を繰り返すことにより、抵抗素子（Ｒ１等）を複数層に形成することも可能である。
【０１４１】
ここで、半導体基板３１の深さ方向には熱応力が発生しない。したがって、半導体基板３１の深さ方向に沿って配置された抵抗素子Ｒ１は、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加わる応力を比較的小さくすることができる。それにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）は効果的に抑制される。
【０１４２】
図２３は、半導体基板３１の深さ方向に沿って配置された抵抗素子Ｒ１の抵抗変動率を、粘弾性応力解析及び実験式に基づいて算出した結果を示す図である。なお、図２３には、比較のため、半導体基板３１上のｙ軸方向に沿って配置された抵抗素子Ｒ５０６の抵抗変動率も示している。なお、抵抗素子Ｒ１，Ｒ５０６は同じ抵抗値を示すものとする。また、抵抗素子Ｒ１，Ｒ５０６は、何れも半導体基板３１の中心位置に配置されたものとする。
【０１４３】
図２３を見ても明らかなように、半導体基板３１の深さ方向に沿って配置された抵抗素子Ｒ１の抵抗変動率は、半導体基板３１上のｙ軸方向に沿って配置された抵抗素子Ｒ５０６の抵抗変動率よりも、約１／６程度に小さくなっていることが分かる。
【０１４４】
さらに、半導体基板３１の深さ方向に沿って配置される抵抗素子Ｒ１は、コーナー領域に配置されても良い。以下、具体的に説明する。
【０１４５】
図２４は、平面形状が略正方形状である半導体基板３１のコーナー領域を示す平面図である。コーナー領域は、半導体基板３１の深さ方向に沿って配置される抵抗素子Ｒ１の抵抗変動率をさらに効果的に抑制可能な領域のことである。
【０１４６】
なお、図２４には、半導体基板３１の中心を原点、横方向をｘ軸、縦方向をｙ軸とした直交座標系が示されている。また、図２４の例では、半導体基板３１の上辺及び下辺の長さ（即ち半導体基板３１の短手方向の長さ）をＳとし、半導体基板３１の左辺及び右辺の長さ（即ち半導体基板３１の長手方向の長さ）をＬとしている（Ｓ＜Ｌ）。
【０１４７】
ここで、コーナー領域は、平面形状が略正方形状である半導体基板３１上のｘ，ｙ座標をそれぞれｘ，ｙとし、ｌｘ＝２｜ｘ｜／Ｓ，ｌｙ＝２｜ｙ｜／Ｌとすると、０．５５≦ｌｘ≦１、かつ、０．５５≦ｌｙ≦１の領域Ｓ１ｅ〜Ｓ４ｅである。より好ましくは、コーナー領域は、０．７≦ｌｘ≦０．８２、かつ、０．７≦ｌｙ≦０．８２の領域Ｓ１ｆ〜Ｓ４ｆである。以下、図２５を参照して、コーナー領域の範囲がどのようにして決定されたかについて説明する。
【０１４８】
図２５は、半導体基板３１面の線分Ｎ１−Ｎ２（図１１参照）上に抵抗素子Ｒ１が配置された場合における、当該抵抗素子Ｒ１の抵抗変動率の計算結果を示す図である。なお、点Ｎ１は（ｘ，ｙ）＝（０，（１１／１２）・Ｌ／２）に位置する。点Ｎ２は（ｘ，ｙ）＝（Ｌ／２，（１１／１２）・Ｌ／２）に位置する。
【０１４９】
図２５に示すように、本実施の形態にかかる抵抗素子Ｒ１の配置では、抵抗変動率が０．５５≦ｌｘ≦１の範囲で小さくなっており、０．７≦ｌｘ≦０．８２の範囲でさらに小さくなっている。特に、ｌｘ＝０．７７付近では抵抗変動率が極小値を示している。この図２５の結果に基づいて、上記したコーナー領域の範囲が決定されている。
【０１５０】
このように、本実施の形態にかかる半導体装置３は、抵抗素子Ｒ１を半導体基板３１の深さ方向に沿って配置する。それにより、本実施の形態にかかる半導体装置３は、抵抗素子Ｒ１に加わる応力のうち、抵抗変動率の大きな長手方向に加わる応力を比較的小さくすることができるため、抵抗素子Ｒ１の抵抗値変動（特性値変動）を効果的に抑制することができる。さらに、本実施の形態にかかる半導体装置３は、抵抗素子Ｒ１をコーナー領域に配置することにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）をより効果的に抑制することができる。
【０１５１】
その結果、例えば、安価なポリシリコン抵抗が抵抗素子Ｒ１として用いられた場合でも、当該抵抗素子Ｒ１の抵抗値を一定に保つことができる。また、応力による断線等も防止することができる。
【０１５２】
本実施の形態では、半導体基板３１の平面形状が略正方形状である場合を例に説明したが、これに限られない。半導体基板３１の平面形状は略長方形状であってもよい。この場合、コーナー領域は、実施の形態２と同様の手順を経て決定される。以下、図２６を参照して説明する。
【０１５３】
図２６は、平面形状が略長方形状である半導体基板３１ａのコーナー領域を示す図である。コーナー領域は、半導体基板３１ａの周辺領域ＳＡの中でも特に抵抗素子Ｒ１の抵抗変動率を効果的に抑制可能な領域のことである。
【０１５４】
なお、図２６には、半導体基板３１ａの中心を原点、横方向をｘ軸、縦方向をｙ軸とした直交座標系が示されている。また、図２６の例では、半導体基板３１ａの上辺及び下辺の長さ（即ち半導体基板３１ａの短手方向の長さ）をＳとし、半導体基板３１ａの左辺及び右辺の長さ（即ち半導体基板３１ａの長手方向の長さ）をＬとしている（Ｓ＜Ｌ）。
【０１５５】
ここで、コーナー領域は、平面形状が略長方形状である半導体基板３１ａ上のｘ，ｙ座標をそれぞれｘ，ｙ（但し、ｙ≧Ｋ）とし、ｌｓ＝２｜ｘ｜／Ｓ，ｌｔ＝２（｜ｙ｜−Ｋ）／（Ｌ−２Ｋ）とすると、０．５５≦ｌｓ≦１、かつ、０．５５≦ｌｔ≦１の領域Ｓ１ｇ〜Ｓ４ｇである。より好ましくは、コーナー領域は、０．７≦ｌｓ≦０．８２、かつ、０．７≦ｌｔ≦０．８２の領域Ｓ１ｈ〜Ｓ４ｈである。なお、コーナー領域の範囲は、図２５の結果に基づいて決定されている。
【０１５６】
また、本実施の形態では、主として抵抗素子Ｒ１の配置について説明したが、これに限られない。抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従って配置されることで、抵抗素子Ｒ１とともに特性値変動を効果的に抑制することができる。
【０１５７】
なお、半導体基板３１（３１ａ）の深さ方向の長さが短い場合でも、当該半導体基板３１（３１ａ）の深さ方向に沿って複数の抵抗素子を配置し、それらを直列に接続することにより、十分な大きさの抵抗値を確保することができる。
【０１５８】
＜実施の形態６＞
本実施の形態では、半導体基板の深さ方向に沿って配置された抵抗素子と、半導体基板の面内方向に沿って配置された抵抗素子と、が組み合わせて用いられた場合について説明する。
【０１５９】
本実施の形態にかかる半導体装置４は、特に図示しないが、半導体基板４１と、半導体パッケージ４２と、により構成される。半導体基板４１では、半導体基板１１と比較して、抵抗素子（Ｒ１等）の配置が異なる。半導体パッケージ４２は、半導体パッケージ１２と同様の構成であるため、その具体的説明を省略する。
【０１６０】
半導体基板４１の深さ方向に沿って配置された抵抗素子（以下、抵抗素子Ｒ４１と称す）の抵抗変動率は、式（５）の右辺第１項をほぼゼロとみなすことができるため、−Ｐ２・σｙとなる。一方、半導体基板４１の面内方向（例えばｙ軸方向）に沿って配置された抵抗素子（以下、抵抗素子Ｒ４２と称す）の抵抗変動率は、式（５）の右辺第１項が、第２項に比べて大きくなるため、正の値となる。したがって、図２３にも示すように、半導体基板４１の面内方向に沿って配置された抵抗素子Ｒ４２の抵抗変動率と、半導体基板４１の深さ方向に沿って配置された抵抗素子Ｒ４１の抵抗変動率とでは、符号が正負逆となる。そのため、抵抗素子Ｒ４１，Ｒ４２の抵抗比を調整し組み合わせて用いることにより、抵抗素子Ｒ４１，Ｒ４２全体としての抵抗値変動を相殺することができる。
【０１６１】
例えば、図２３を参照すると、抵抗素子Ｒ４１，Ｒ４２の応力感度比Ｐ１／Ｐ２がいずれも"５"である場合、深さ方向に沿って配置された抵抗素子Ｒ４１の抵抗変動率は、面内方向（ここでｙ軸方向）に沿って配置された抵抗素子Ｒ４２の抵抗変動率の１／６程度となる。したがって、抵抗素子Ｒ４１の長さをｌｄ、断面積をＡｄ、抵抗素子Ｒ４２の長さをｌｓ、断面積をＡｓとし、抵抗素子Ｒ４１の本数をＮｄ（Ｎｄは任意の自然数）、抵抗素子Ｒ４２の本数をＮｓ（Ｎｓは任意の自然数）とすると、（Ｎｓ・ｌｓ・Ａｄ）／（Ｎｄ・ｌｄ・Ａｓ）＝６を満たすように抵抗比を調整すればよい。それにより、抵抗素子Ｒ４１，Ｒ４２全体としての抵抗値変動を相殺することができる。
【０１６２】
なお、（Ｎｓ・ｌｓ・Ａｄ）／（Ｎｄ・ｌｄ・Ａｓ）の値は、抵抗素子の応力感度Ｐ１，Ｐ２を４点曲げ等により測定し、応力値σｘ，σｙ，σｚを粘弾性応力解析により求めることで、導き出すことが可能である。仮に粘弾性応力解析ができない場合でも、（Ｎｓ・ｌｓ・Ａｄ）／（Ｎｄ・ｌｄ・Ａｓ）＝Ｐ１／Ｐ２、又は、（Ｎｓ・ｌｓ・Ａｄ）／（Ｎｄ・ｌｄ・Ａｓ）＞Ｐ１／Ｐ２を満たすように抵抗比を調整することで、抵抗値変動が相殺される可能性が高い。このとき、抵抗素子Ｒ４１，Ｒ４２は、半導体基板４１の中心位置付近に配置されることが好ましい。
【０１６３】
このように、本実施の形態にかかる半導体装置４は、半導体基板４１の深さ方向に沿って配置された抵抗素子Ｒ４１と、半導体基板４１の面内方向に沿って配置された抵抗素子Ｒ４２と、を組み合わせて用いることにより、抵抗素子Ｒ４２，Ｒ４２全体としての抵抗値変動を抑制（相殺）することができる。
【０１６４】
本実施の形態では、半導体基板４１の平面形状が略正方形状である場合を例に説明したが、これに限られない。半導体基板４１の平面形状は略長方形状であっても良い。
【０１６５】
また、本実施の形態では、主として抵抗素子Ｒ４１，Ｒ４２の配置について説明したが、これに限られない。それ以外の複数の抵抗素子も、抵抗素子Ｒ４１，Ｒ４２の場合と同様に配置されることで、特性値変動を抑制（相殺）することができる。
【０１６６】
また、本実施の形態では、抵抗素子Ｒ４１，Ｒ４２が何れもＰ型多結晶シリコンである場合を例に説明しているが、これに限られない。例えば、深さ方向に沿って配置された抵抗素子Ｒ４１をＰ型多結晶シリコン（半導体材料）とし、面内方向に沿って配置された抵抗素子Ｒ４２をＴｉＮ等の金属薄膜抵抗（金属材料）とすることにより、相殺に必要な抵抗の本数を抑制することが可能となる。なお、この場合、（Ｎｓ・ｌｓ・Ａｄ）／（Ｎｄ・ｌｄ・Ａｓ）＝１／２となる。
【０１６７】
以上のように、上記実施の形態１〜６にかかる半導体装置は、抵抗素子Ｒ１の配置位置と、当該抵抗素子Ｒ１の配置位置に最も近い角部と、を結ぶ線分の垂直方向に沿って、当該抵抗素子Ｒ１を配置する。換言すると、本実施の形態にかかる半導体装置１は、抵抗素子Ｒ１の配置位置に最も近い角部を中心とし、かつ、当該角部から抵抗素子Ｒ１の配置位置までの長さを半径とした円の接線方向に沿って、当該抵抗素子Ｒ１を配置する。
【０１６８】
それにより、上記実施の形態１〜６にかかる半導体装置は、抵抗素子Ｒ１に加わる応力のうち、抵抗変動率の大きな（即ち、応力感度の高い）長手方向に加わる応力を比較的小さくすることができるため、抵抗素子Ｒ１の抵抗値変動（特性値変動）を抑制することができる。
【０１６９】
さらに、上記実施の形態にかかる半導体装置１〜６は、抵抗素子Ｒ１を半導体基板のコーナー領域に配置することにより、抵抗素子Ｒ１の抵抗値変動をより効果的に抑制することができる。
【０１７０】
また、上記実施の形態にかかる半導体装置１〜６は、平面形状が略長方形状の半導体基板の中央領域ＳＣに抵抗素子Ｒ１を配置する場合、抵抗素子Ｒ１を半導体基板の短手方向に沿って配置する。それにより、上記実施の形態にかかる半導体装置１〜６は、抵抗素子Ｒ１の抵抗値変動（特性値変動）を効果的に抑制することができる。
【０１７１】
また、上記実施の形態にかかる半導体装置１〜６は、半導体基板の深さ方向に沿って抵抗素子Ｒ１を配置することにより、抵抗素子Ｒ１の抵抗値変動（特性値変動）を効果的に抑制することができる。
【０１７２】
なお、上記実施の形態にかかる半導体装置１〜６は、抵抗素子Ｒ１以外の抵抗素子や、トランジスタ等の半導体素子も、抵抗素子Ｒ１と同様の条件に従って配置することにより、これらの特性値変動も効果的に抑制することができる。
【０１７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７４】
上記実施の形態１〜６では、半導体パッケージがＱＦＰである場合を例に説明したが、これに限られない。半導体パッケージはＱＦＮ(Quad Flat Non-lead)、ＬＧＡ(Land Grid Array)、ＬＱＦＰ(Low profile Quad Flat Package)等であっても良い。
【０１７５】
また、上記実施の形態１〜６では、発振回路ＯＳＣ１が図２及び図３に示す構成である場合を例に説明したが、これに限られない。発振回路ＯＳＣ１は、抵抗素子を備える任意の構成に適宜変更可能である。さらにいうと、上記実施の形態１〜６では、発振回路ＯＳＣ１に設けられた抵抗素子（Ｒ１等）の配置位置及び配置方向について説明したが、これに限られない。発振回路ＯＳＣ１以外の回路に設けられた抵抗素子や、単体で存在する抵抗素子の配置位置及び配置方向についても同様のことが言える。
【０１７６】
また、上記実施の形態１〜６では、抵抗素子（Ｒ１等）がＰ型多結晶シリコンである場合を例に説明したが、これに限られない。抵抗素子（Ｒ１等）は、Ｎ型多結晶シリコン、Ｐ型単結晶シリコン、Ｎ型単結晶シリコン等の半導体材料の抵抗に適宜変更可能である。また、抵抗素子（Ｒ１等）は、ＴｉＮ、ＴａＮ、Ｗ、Ｔａ等の金属抵抗にも適宜変更可能である。さらに、抵抗素子（Ｒ１等）は、ＷＳｉ２、ＭｏＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ等のシリサイド抵抗にも適宜変更可能である。
【符号の説明】
【０１７７】
１〜３  半導体装置
１１，２１，３１，３１ａ  半導体基板
１２，２２，３２  半導体パッケージ
１３  ダイパッド
１４  リード
１５  吊りリード
１６  ボンディングワイヤ
１７  モールド樹脂
１１１  電圧電流変換回路
１１２  カレントミラー回路
１１３  インバータ回路
３１１，３１４，３１９  層間絶縁層
３１２  第１のマスキングパターン
３１３，３１８  金属配線層
３１５  第２のマスキングパターン
３１６  溝
３１７  第３のマスキングパターン
ＡＭＰ１  増幅器
Ｃ１  容量素子
ＣＮ１〜ＣＮ４  角部
ＤＬＹ１〜ＤＬＹ５  可変遅延回路
ＩＮＶ１  インバータ回路
ＯＳＣ１  発振回路
Ｒ１〜Ｒ３  抵抗素子
Ｒ４１，Ｒ４２  抵抗素子
Ｓ１〜Ｓ４  領域
Ｓ１ａ〜Ｓ４ａ，Ｓ１ｂ〜Ｓ４ｂ  コーナー領域
Ｓ１ｃ〜Ｓ４ｃ，Ｓ１ｄ〜Ｓ４ｄ  コーナー領域
Ｓ１ｅ〜Ｓ４ｅ，Ｓ１ｆ〜Ｓ４ｆ  コーナー領域
Ｓ１ｇ〜Ｓ４ｇ，Ｓ１ｈ〜Ｓ４ｈ  コーナー領域
ＳＣ  中央領域
ＳＡ  周辺領域
Ｔｒ１〜Ｔｒ５  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２２Ｆ】
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【図２２Ｇ】
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【図２２Ｈ】
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【図２２Ｉ】
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【図２２Ｊ】
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【図２２Ｋ】
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【図２２Ｌ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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