(57)【要約】【課題】ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに別々のチャネル材料を採用したデュアルチャネルＣＭＯＳ構造を実現することができ、一層の低消費電力化をはかる。【解決手段】相補型半導体装置であって、第１の絶縁体層１１上の一部に形成された第１の半導体層１２と、第１の半導体層１２に形成された第１導電型ＭＯＳＦＥＴと、第１の絶縁体層１１の下の第１導電型ＭＯＳＦＥＴに対応する位置に形成された第１のバックゲート電極１３と、第１の絶縁体層１１上の別の一部に形成された第２のバックゲート電極１６と、第２のバックゲート電極１６上に形成された第２の絶縁体層１７と第２の絶縁体層１７上に形成された、第１の半導体層１２とは材料の異なる第２の半導体層１８と、第２の半導体層１８に形成された第２導電型ＭＯＳＦＥＴと、を備えた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の絶縁体層上の一部に形成された第１の半導体層と、
前記第１の半導体層に形成された第１導電型ＭＯＳＦＥＴと、
前記第１の絶縁体層の下の前記第１導電型ＭＯＳＦＥＴに対応する位置に形成された第１のバックゲート電極と、
第１の絶縁体層上の別の一部に形成された第２のバックゲート電極と、
前記第２のバックゲート電極上に形成された第２の絶縁体層と
前記第２の絶縁体層上に形成された、前記第１の半導体層とは材料の異なる第２の半導体層と、
前記第２の半導体層に形成された第２導電型ＭＯＳＦＥＴと、
を具備したことを特徴とする相補型半導体装置。
【請求項２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、
前記第１の半導体層がＧｅで形成され、前記第２の半導体層がＩｎxＧａ1-xＡｓ（０＜ｘ＜１）で形成されていることを特徴とする請求項１記載の相補型半導体装置。
【請求項３】
前記第２のバックゲート電極は、Ｇｅを含む合金で形成されていることを特徴とする請求項２記載の相補型半導体装置。
【請求項４】
前記第１の絶縁体層の下地はｐ型Ｓｉ基板であり、前記第１のバックゲート電極は、前記Ｓｉ基板の表面部にｎ型不純物をドープして形成されていることを特徴とする請求項２記載の相補型半導体装置。
【請求項５】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であり、
前記第１の半導体層がＩｎxＧａ1-xＡｓ（０＜ｘ＜１）で形成され、前記第２の半導体層がＧｅで形成されていることを特徴とする請求項１記載の相補型半導体装置。
【請求項６】
前記第２のバックゲート電極は、ＩｎxＧａ1-xＡｓ（０＜ｘ＜１）を含む合金で形成されていることを特徴とする請求項５記載の相補型半導体装置。
【請求項７】
前記第１の絶縁体層の下地はｎ型Ｓｉ基板であり、前記第１のバックゲート電極は、前記Ｓｉ基板の表面部にｐ型不純物をドープして形成されていることを特徴とする請求項５記載の相補型半導体装置。
【請求項８】
第１の絶縁体層上に形成された第１の半導体層に対し、ｐＭＯＳＦＥＴを形成すべき第１の領域をマスク材で被覆すると共に、ｎＭＯＳＦＥＴを形成すべき第２の領域で前記第１の半導体層と金属を反応させた合金からなるｎＭＯＳ用バックゲート電極を形成する工程と、
前記第１の半導体層及び前記ｎＭＯＳ用バックゲート電極上に第２の絶縁体層を形成する工程と、
前記第２の絶縁体層上に、基板貼り合わせ技術を用いて、前記第１の半導体層とは材料の異なる第２の半導体層を形成する工程と、
前記第１の領域内の前記第２の半導体層及び前記第２の絶縁体層を除去する工程と、
前記第１の絶縁体層の前記第１の領域下にｐＭＯＳ用バックゲート電極を形成する工程と、
前記第２の半導体層及び前記第２の絶縁体層の除去により露出した前記第１の半導体層にｐＭＯＳＦＥＴを形成し、前記第２の半導体層にｎＭＯＳＦＥＴを形成する工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【請求項９】
前記第１の半導体層としてＧｅを用い、前記第２の半導体層としてＩｎＧａＡｓを用いることを特徴とする請求項８記載の相補型半導体装置の製造方法。
【請求項１０】
第１の絶縁体層上に形成された第１の半導体層に対し、ｎＭＯＳＦＥＴを形成すべき第１の領域をマスク材で被覆すると共に、ｐＭＯＳＦＥＴを形成すべき第２の領域で前記第１の半導体層と金属を反応させた合金からなるｐＭＯＳ用バックゲート電極を形成する工程と、
前記第１の半導体層及び前記ｐＭＯＳ用バックゲート電極上に第２の絶縁体層を形成する工程と、
前記第２の絶縁体層上に、基板貼り合わせ技術を用いて、前記第１の半導体層とは材料の異なる第２の半導体層を形成する工程と、
前記第１の領域内の前記第２の半導体層及び前記第２の絶縁体層を除去する工程と、
前記第１の絶縁体層の前記第１の領域下にｎＭＯＳ用バックゲート電極を形成する工程と、
前記第２の半導体層及び前記第２の絶縁体層の除去により露出した前記第１の半導体層にｎＭＯＳＦＥＴを形成し、前記第２の半導体層にｐＭＯＳＦＥＴを形成する工程と、
を含むことを特徴とする相補型半導体装置の製造方法。
【請求項１１】
前記第１の半導体層としてＩｎＧａＡｓを用い、前記第２の半導体層としてＧｅを用いることを特徴とする請求項１０記載の相補型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、相補型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
低消費電力ＬＳＩを実現するＣＭＯＳ構造として、薄膜ノンドープボディと薄膜埋め込み絶縁膜を介したバックゲート電極を有するＳＯＩ−ＣＭＯＳ構造が有望視されている。このような構造では、チャネルノンドープ化により閾値バラつきを低減することで、低電源電圧化を実現することに加え、バックゲート電圧印加により適切に閾値を調整することで回路全体の省電力化をはかることができる。
【０００３】
バックゲートによる閾値調整では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを独立に制御することで最もエネルギー効率の良い回路動作が可能となる。このため、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのバックゲート電極を電気的に独立に設ける構造が望ましい（例えば、非特許文献１参照）。
【０００４】
一方、チャネル材料に従来のＳｉよりも移動度の大きな材料を採用することも、ＣＭＯＳの低消費電力化に有効である。これは、移動度の大きなチャネル材料を用いることにより、同一の駆動電流を小さな電源電圧で得ることができるためである（例えば、非特許文献２参照）。
【０００５】
しかし、従来提案されているｎＭＯＳＦＥＴとｐＭＯＳＥＴに独立にバックゲート電極を設けるＣＭＯＳ構造では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに別々のチャネル材料を採用するいわゆるデュアルチャネルＣＭＯＳ構造を実現することができなかった。即ち、別々のチャネル材料を絶縁膜上の所望領域に形成するには、高精度な位置制御が可能な基板貼り合わせ技術、又はＳｉ基板上の所望の位置に格子定数の異なる材料を選択的にエピタキシャル成長させる技術が必要となる。ところが、ＣＭＯＳ−ＬＳＩで要求される０．１μｍ以下の位置合わせ精度を有する基板貼り合わせ技術や欠陥密度を１０4ｃｍ-2以下に抑えるエピタキシャル技術は未だ開発されていない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】2010 Symposium on VLSI Technology Digest of Technical Papers, pp.43
【非特許文献２】IEEE Transaction on Electron Devices, vol 55, pp.21
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明が解決しようとする課題は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに別々のチャネル材料を採用したデュアルチャネルＣＭＯＳ構造を実現することができ、一層の低消費電力化をはかり得る相補型半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、相補型半導体装置であって、第１の絶縁体層上の一部に形成された第１の半導体層と、前記第１の半導体層に形成された第１導電型ＭＯＳＦＥＴと、前記第１の絶縁体層の下の前記第１導電型ＭＯＳＦＥＴに対応する位置に形成された第１のバックゲート電極と、第１の絶縁体層上の別の一部に形成された第２のバックゲート電極と、前記第２のバックゲート電極上に形成された第２の絶縁体層と前記第２の絶縁体層上に形成された、前記第１の半導体層とは材料の異なる第２の半導体層と、前記第２の半導体層に形成された第２導電型ＭＯＳＦＥＴと、を具備したことを特徴とする。
【発明の効果】
【０００９】
本発明の実施形態によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを異なるレイヤーの半導体層に形成し、一方の半導体層又はその合金で他方のＭＯＳＦＥＴのバックゲート電極を形成することにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに別々のチャネル材料を採用し、且つ、それぞれに電気的に独立なバックゲートを有するたデュアルチャネルＣＭＯＳ構造を実現することができ、これにより一層の低消費電力化をはかることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係わるＧｅ／ＩｎＧａＡｓ−ＣＭＯＳ型半導体装置の素子構造を示す断面図。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図。
【図４】第２の実施形態に係わるＧｅ／ＩｎＧａＡｓ−ＣＭＯＳ型半導体装置の素子構造を示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。
【００１３】
本実施形態は、独立バックゲートを有するＧｅ／ＩｎＧａＡｓ−ＣＭＯＳ構造であり、ｎＭＯＳＦＥＴ領域が上段となっている。
【００１４】
ｐ型Ｓｉ基板１０上に、ＳｉＯ2 ，ＳｉＮ，Ａｌ２Ｏ3 ，ＨｆＯ2 等の埋め込み絶縁膜（第１の絶縁体層）１１が形成されている。ｐＭＯＳ領域１００では、絶縁膜１１上にＧｅ層１２が形成され、絶縁膜１１下にｎ+ 型Ｓｉ領域からなる第１のバックゲート電極１３が形成されている。ｎＭＯＳ領域２００では、絶縁膜１１上にＧｅ合金からなる第２のバックゲート電極１６、ＳｉＯ2 ，ＳｉＮ，Ａｌ2Ｏ3，ＨｆＯ2 等の埋め込み絶縁膜（第２の絶縁体層）１７、及びＩｎxＧａ1-xＡｓ（０＜ｘ＜１）層（第２の半導体層）１８が形成されている。
【００１５】
そして、Ｇｅ層１２上にゲート絶縁膜２１を介してゲート電極２２が形成され、更にメタルＳ／Ｄ領域２３を形成することによりｐＭＯＳＦＥＴが構成されている。なお、ゲート部の側面には側壁絶縁膜２４が形成されている。ＩｎＧａＡｓ層１８上にゲート絶縁膜３１を介してゲート電極３２が形成され、更にメタルＳ／Ｄ領域３３を形成することによりｎＭＯＳＦＥＴが構成されている。なお、ゲート部の側面には側壁絶縁膜３４が形成されている。
【００１６】
このように、ｎＭＯＳＦＥＴのチャネルがＩｎＧａＡｓ、ｐＭＯＳＦＥＴのチャネルがＧｅで構成されるＣＭＯＳであり、それぞれのチャネル下に絶縁膜を介してバックゲート電極１３，１６が設けられている。ｎＭＯＳＦＥＴのバックゲート電極１６はｐ型或いはｎ型にドーピングされたＧｅ、又はＮｉ，Ｃｏ，Ｐｔ，Ｔａ等の金属とＧｅの合金で構成され、ｐＭＯＳＦＥＴのバックゲート電極１３はＳｉ基板がｎ型或いはｐ型にドーピングされた領域で構成される。
【００１７】
ここで、ｎＭＯＳＦＥＴのバックゲート電極１６下にも埋め込み絶縁膜１７が存在しており、Ｓｉ基板１０とは電気的に絶縁されている。即ち、ｎＭＯＳ領域２００には二重の絶縁体層１１，１７が存在する構造となっている。そして、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのバックゲート電極１３，１６は電気的に遮断されているため、独立にバックゲート電圧を印加することが可能な構造となっている。
【００１８】
次に、本実施形態の半導体装置の製造方法を、図２及び図３を参照して説明する。
【００１９】
まず、図２（ａ）に示すように、ｐ型Ｓｉ基板（支持基板）１０上に埋め込み絶縁膜１１を介してＧｅ層１２が形成された、いわゆるＧＯＩ（Ge on Insulator）基板を元基板として使用する。ＧＯＩ基板の作製方法に制限は無く、ＳＯＩ上にエピタキシャル成長させたＳｉＧｅを酸化する際にＧｅが濃縮される現象を利用する酸化濃縮法や、Ｇｅ層を絶縁層を介してＳｉ基板に貼り合わせる貼り合わせ法を用いて作製することができる。
【００２０】
Ｇｅ層１２の膜厚は、完全空乏型素子とするために１００ｎｍ程度以下とすることが望ましい。さらに望ましくは、短チャネル効果を抑制するという観点から５０ｎｍ以下とすることが望ましい。Ｇｅ層１２下の絶縁膜１１には、ＳｉＯ2 ，ＳｉＮ，Ａｌ2Ｏ3 ，ＨｆＯ2 等や、それらの混合物を用いることができる。絶縁膜１１の膜厚は、一定の電源電圧で大きな閾値変調が得られるよう、リーク電流が問題とならない範囲で薄膜化することが望ましい。典型的には５０ｎｍ程度以下とすることが望ましい。
【００２１】
次いで、図２（ｂ）に示すように、ｐＭＯＳ領域１００及びｎＭＯＳ領域２００の両方に気相堆積法等でＳｉＯ2 ，ＳｉＮ等のマスク材１４を堆積させた後、フォトリソグラフィーとエッチングを行ってｎＭＯＳ領域２００のマスク材１４を除去する。その後、全面に金属膜１５をスパッタ法や真空蒸着法で堆積させる。金属材料としては、例えば、Ｎｉ，Ｃｏ，Ｐｔ，Ｔａ等を用いることができる。
【００２２】
次いで、２００℃以上で熱処理を行うことで、図２（ｃ）に示すように、Ｇｅと金属を反応させ、Ｇｅを含んだ合金（ジャーマナイド）１６を形成する。この合金１６は、ｎＭＯＳＦＥＴの第２のバックゲート電極として用いられる。
【００２３】
次いで、図２（ｄ）に示すように、例えば塩酸を用いて、ジャーマナイド１６上に残存した未反応金属やマスク材１４上に堆積された金属膜１５をエッチングにより除去する。さらに、マスク材１４も除去する。この際、金属とジャーマナイドとの間で選択比の高いエッチング溶液を選択することが望ましい。なお、図ではマスク材１４で覆われていないＧＯＩの全てがジャーマナイドになるように示されているが、未反応のＧｅが残存しても構わない。また、バックゲート電極形成に合金化は行わず、ｐ型かｎ型にドーピングするのみでも構わない。
【００２４】
上記の工程により、ＧＯＩ基板に対してｎＭＯＳ領域２００でのみ金属とＧｅの合金層が形成され、これによりｎＭＯＳ用のバックゲート電極１６が形成される。
【００２５】
次いで、図３（ｅ）に示すように、ｎＭＯＳ領域２００にジャーマナイドが形成されたＧＯＩ基板上に、ＩｎＧａＡｓ層１８を貼り合わせる。貼り合わせ前に、適宜、化学機械研磨（ＣＭＰ）等を用いて、ＧＯＩ基板の表面平坦化処理を施しても良い。ＩｎＧａＡｓ層１８としては、ＩｎＰ等の支持基板１９上にエピタキシャル成長されたものを用いる。ここで、ＩｎＧａＡｓ層１８は必ずしも単一組成である必要は無く、膜厚方向に組成が変調されていても構わない。
【００２６】
貼り合わせに際しては、ＩｎＧａＡｓ層１８上かＧｅ層１２及びジャーマナイド１６上、若しくはその両方に絶縁膜１７を堆積した後、貼り合わせ処理を行う。絶縁膜種はＧＯＩ基板と同様にＳｉＯ2 ，ＳｉＮ，Ａｌ2Ｏ3，ＨｆＯ2 等の絶縁膜や、それらの混合物を用いることができ、それらの膜厚は５０ｎｍ程度以下とすることが望ましい。
【００２７】
次いで、図３（ｆ）に示すように、ＩｎＰ等のＩｎＧａＡｓ層１８の支持基板１９を機械研磨、ＣＭＰ、その他各種エッチング技術を用いて除去することで、ＩｎＧａＡｓ層１８を表面に露出させる。この際、ＩｎＧａＡｓ層１８の膜厚調整を行っても良い。ＩｎＧａＡｓ層１８の膜厚は、ＧＯＩ層の膜厚と同様に、１００ｎｍ程度以下、さらに望ましくは５０ｎｍ以下とすることが望ましい。
【００２８】
次いで、図３（ｇ）に示すように、フォトリソグラフィーでｐＭＯＳ領域１００のみ露出させた状態で、ＩｎＧａＡｓ層１８及びその下の絶縁膜１７を除去してｐＭＯＳ領域１００の表面にＧｅ層１２を露出させる。ＩｎＧａＡｓ層１８のエッチングには、例えばリン酸と過酸化水素水の混合液が使用でき、絶縁膜１７のエッチングには、例えばフッ化水素が利用できる。無論、ウェットエッチングではなくてドライエッチングを利用することも可能である。
【００２９】
次いで、図３（ｈ）に示すように、ｐＭＯＳ領域１００とｎＭＯＳ領域２００との素子分離を行う。即ち、ｐＭＯＳ領域１００とｎＭＯＳ領域２００との境界部において、Ｇｅ層１２，合金１６，絶縁膜１７，及びＩｎＧａＡｓ層１８を、エッチングにより除去する。さらに、Ｇｅ層１２及び絶縁膜１１を通してＳｉ基板１０の表面にｎ型不純物をイオン注入することにより、ｐＭＯＳ用のｎ+ 型Ｓｉ領域（第１のバックゲート電極）１３を形成する。
【００３０】
これ以降は、従来提案されているバックゲート付きＳＯＩ−ＣＭＯＳプロセスを実施することで、ｎＭＯＳＦＥＴのチャネルがＩｎＧａＡｓ、ｐＭＯＳＦＥＴのチャネルがＧｅで、それぞれが独立のバックゲートを有する、前記図１に示すようなＣＭＯＳを実現することが可能となる。
【００３１】
具体的には、Ｇｅ層１２及びＩｎＧａＡｓ層１８上に、Ａｌ2 Ｏ3 やＨｆＯ2 等のゲート絶縁膜２１，３１を介してＴａＮ等のゲート電極２２，３２をそれぞれ形成し、ゲート部の側面に側壁絶縁膜２４，３４を形成する。そして、メタルＳ／Ｄ領域２３，３３を形成することにより、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを形成する。ここで、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで同じ要素である、ゲート絶縁膜２１，３１、ゲート電極２２，３２、側壁絶縁膜２４，３４は、ｐ，ｎ共に同じ材料で同時に形成することができる。
【００３２】
このように本実施形態によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに独立にバックゲート電極を設けたＣＭＯＳ構造において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにそれぞれに適したチャネル材料を用いたデュアルチャネルＣＭＯＳ構造を実現することができる。このため、ＣＭＯＳ−ＬＳＩの更なる低消費電力化をはかることが可能となる。
【００３３】
また、同一面にｐＭＯＳ用とｎＭＯＳ用の半導体層を設けるのではなく、ｐＭＯＳ用とｎＭＯＳ用の半導体層１１，１８を別のレイヤーとしているので、基板張り合わせ時に高精度な位置合わせを行う必要はない。さらに、ｐＭＯＳ用とｎＭＯＳ用の各バックゲート電極１３，１６にも段差を有するため、バックゲート電極１３，１６間の絶縁が容易になる利点もある。
【００３４】
（第２の実施形態）
図４は、第２の実施形態に係わる相補型半導体装置の素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態は、独立バックゲートを有するＧｅ／ＩｎＧａＡｓ−ＣＭＯＳ構造であり、ｐＭＯＳＦＥＴ領域が上段となっている。
【００３６】
第１の実施形態では、ＧＯＩ基板を元基板とすることを前提としていたが、本実施形態では、ＩｎＧａＡｓ−ＯＩ基板を元基板として用いている。
【００３７】
ｎ型Ｓｉ基板４０上に埋め込み絶縁膜１１が形成され、ｎＭＯＳ領域２００では、絶縁膜１１上にＩｎＧａＡｓ層（第１の半導体層）４２が形成され、絶縁膜１１下にｐ+ 型Ｓｉ領域からなる第１のバックゲート電極４３が形成されている。ｐＭＯＳ領域１００では、絶縁膜１１上にＩｎＧａＡｓ合金からなる第２のバックゲート電極４６、埋め込み絶縁膜１７、及びＧｅ層（第２の半導体層）４８が形成されている。
【００３８】
そして、Ｇｅ層４８上にゲート絶縁膜２１を介してゲート電極２２が形成され、更にメタルＳ／Ｄ領域２３を形成することにより、ｐＭＯＳＦＥＴが構成されている。ＩｎＧａＡｓ層４２上にゲート絶縁膜３１を介してゲート電極３２が形成され、更にメタルＳ／Ｄ領域３３を形成することにより、ｎＭＯＳＦＥＴが構成されている。
【００３９】
本実施形態では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの上下関係が第１の実施形態とは逆になるが、作製工程は第１の実施形態と実質的に同様である。
【００４０】
このように本実施形態によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに独立にバックゲート電極を設けたＣＭＯＳ構造において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにそれぞれに適したチャネル材料を用いたデュアルチャネルＣＭＯＳ構造を実現することができる。従って、先の第１の実施形態と同様の効果が得られる。
【００４１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４２】
実施形態では、チャネル材料としてＩｎＧａＡｓとＧｅを用いたが、これらに限るものではなく、ＩｎＳｂ，ＧａＳｂ，ＳｉＧｅ，ＧｅＳｎやそれらの化合物を採用することも可能である。例えば、ｎＭＯＳＦＥＴ領域には、電子移動度の高いＧａＡｓ，ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＳｂ等を用いるのが望ましく、ｐＭＯＳＦＥＴ領域には、正孔移動度の高いＧｅ，ＳｉＧｅ，ＧｅＳｎ等を用いるのが望ましい。さらに、チャネル以外の各部の材料、組成、膜厚等の条件は、仕様に応じて適宜変更可能である。
【００４３】
また、ｐＭＯＳ及びｎＭＯＳの各バックゲート電極は、不純物のドープによるもの、又は金属との合金によるものの何れを選択しても良い。さらに、Ｓ／Ｄ領域は必ずしもメタルにする必要はなく、不純物ドープで形成することも可能である。
【００４４】
また、第１のバックゲート電極は、ｐＭＯＳ領域とｎＭＯＳ領域の素子形成後ではなく、予めＧＯＩ基板の時点で形成しても良い。さらに、Ｇｅへの不純物イオン中によるダメージを防止するために、Ｇｅ層を形成する前に支持基板の表面部に選択的に形成しても良い。
【００４５】
また、製造方法は、必ずしも前記図２及び図３に説明した工程に限定されるものではなく、第１の半導体層と第２の半導体層を別々のレイヤーに形成し、第１の半導体層又はその合金で第２の半導体層のバックゲートを形成できる方法であればよい。
【００４６】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１０…ｐ型Ｓｉ基板
１１…埋め込み絶縁膜（第１の絶縁体層）
１２…Ｇｅ層（第１の半導体層）
１３…ｎ+ 型Ｓｉ領域（第１のバックゲート電極）
１４…マスク材
１５…金属膜
１６…Ｇｅ合金（第２のバックゲート電極）
１７…埋め込み絶縁膜（第２の絶縁体層）
１８…ＩｎＧａＡｓ層（第２の半導体層）
１９…ＩｎＰ基板
２１，３１…ゲート絶縁膜
２２，３２…ゲート電極
２３，３３…Ｓ／Ｄ領域
２４，３４…側壁絶縁膜
４０…ｎ型Ｓｉ基板
４２…ＩｎＧａＡｓ層（第１の半導体層）
４３…ｐ+ 型Ｓｉ領域（第１のバックゲート電極）
４６…ＩｎＧａＡｓ合金層（第２のバックゲート電極）
４８…Ｇｅ層（第２の半導体層）
１００…ｐＭＯＳ領域
２００…ｎＭＯＳ領域
【図１】
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【図２】
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【図３】
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【図４】
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