(57)【要約】【課題】低いオン抵抗の半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、第１〜第４半導体層、ゲート電極、フィールドプレート（ＦＰ）電極、絶縁膜、第１及び第２主電極、及び、絶縁部を備えた半導体装置が提供される。第２半導体層は、第１半導体層の上に設けられる。第３半導体層は、第２半導体層の上に設けられ、第１部分と、第１部分を取り囲む第２部分と、を有する。第３半導体層に含まれる第１導電形の不純物の濃度は、第２半導体層に含まれる第１導電形の不純物の濃度よりも低い。第４半導体層は、第１部分の上に設けられる。ゲート電極は、第４半導体層から第２半導体層に向けて延び下端が第２半導体層にある。ＦＰ電極は、ゲート電極の下側に設けられる。絶縁部は、第１部分と第２部分とを絶縁する。【選択図】図１
2013258327.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた前記第１導電形の第２半導体層であって、前記第２半導層に含まれる前記第１導電形の不純物の濃度は、前記第１半導体層に含まれる前記第１導電形の不純物の濃度よりも低い第２半導体層と、
前記第２半導体層の上に設けられた第２導電形の第３半導体層であって、第１部分と、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な面内で前記第１部分を取り囲む第２部分と、前記第１部分から前記第１半導体層に向かって延びるピラー部と、を有し、前記第３半導体層に含まれる前記第１導電形の不純物の濃度は、前記第２半導体層に含まれる前記第１導電形の不純物の前記濃度よりも低い第３半導体層と、
前記第１部分の上に設けられた第１導電形の第４半導体層と、
前記第４半導体層から前記第２半導体層にむけて延び下端が前記第２半導体層にあるゲート電極と、
前記ゲート電極の下側に設けられ下端が前記第２半導体層にあるフィールドプレート電極と、
前記ゲート電極と前記第４半導体層との間、前記ゲート電極と前記第１部分との間、前記ゲート電極と前記第２半導体層との間、前記ゲート電極と前記フィールドプレート電極との間、及び、前記フィールドプレート電極と前記第２半導体層との間に設けられた絶縁膜と、
前記第１半導体層及び前記第２部分と電気的に接続された第１主電極と、
前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
少なくとも前記第１部分と前記第２部分との間に設けられ前記第１部分と前記第２部分とを電気的に絶縁する絶縁部と、
を備え、
前記ピラー部の前記面と平行な平面における単位面積あたりの第２導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）がＮ１であり、前記第２半導体層のうちの前記面と平行な方向において前記ピラー部と対向する対向領域の前記面と平行な平面における単位面積あたりの第１導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）がＮ２であるとき、前記Ｎ１及び前記Ｎ２は、１≦（２×Ｎ２）／Ｎ１≦１．５の関係を満たす半導体装置。
【請求項２】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた前記第１導電形の第２半導体層であって、前記第２半導層に含まれる前記第１導電形の不純物の濃度は、前記第１半導体層に含まれる前記第１導電形の不純物の濃度よりも低い第２半導体層と、
前記第２半導体層の上に設けられた第２導電形の第３半導体層であって、第１部分と、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な面内で前記第１部分を取り囲む第２部分と、を有し、前記第３半導体層に含まれる前記第１導電形の不純物の濃度は、前記第２半導体層に含まれる前記第１導電形の不純物の前記濃度よりも低い第３半導体層と、
前記第１部分の上に設けられた第１導電形の第４半導体層と、
前記第４半導体層から前記第２半導体層にむけて延び下端が前記第２半導体層にあるゲート電極と、
前記ゲート電極の下側に設けられ下端が前記第２半導体層にあるフィールドプレート電極と、
前記ゲート電極と前記第４半導体層との間、前記ゲート電極と前記第１部分との間、前記ゲート電極と前記第２半導体層との間、前記ゲート電極と前記フィールドプレート電極との間、及び、前記フィールドプレート電極と前記第２半導体層との間に設けられた絶縁膜と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第３半導体層及び前記第４半導体層に電気的に接続された第２主電極と、
少なくとも前記第１部分と前記第２部分との間に設けられ前記第１部分と前記第２部分とを電気的に絶縁する絶縁部と、
を備えた半導体装置。
【請求項３】
前記第２部分は、前記第１主電極と電気的に接続される請求項２記載の半導体装置。
【請求項４】
前記第３半導体層は、前記第１部分から前記第１半導体層に向かって延びるピラー部を有する請求項２または３に記載の半導体装置。
【請求項５】
前記ピラー部の前記面と平行な平面における単位面積あたりの第２導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）がＮ１であり、前記第２半導体層のうちの前記面と平行な方向において前記ピラー部と対向する対向領域の前記面と平行な平面における単位面積あたりの第１導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）がＮ２であるとき、前記Ｎ１及び前記Ｎ２は、１≦（２×Ｎ２）／Ｎ１≦１．５の関係を満たす請求項４記載の半導体装置。
【請求項６】
第１導電形の第１半導体基板の主面上に前記第１半導体基板の不純物の濃度よりも低い不純物濃度を有する第２半導体膜を形成し、前記第２半導体膜の上に第２導電形の第３半導体膜をエピタキシャル成長により形成することにより、前記第１半導体基板と前記第２半導体膜と前記第３半導体膜とを含み素子領域と前記素子領域を前記主面に対して平行な面内で取り囲む終端領域とを有する加工体を形成する工程と、
前記素子領域内において前記第３半導体膜を貫通して前記第２半導体膜の一部に到達するゲート用トレンチと、前記素子領域と前記終端領域との境界において前記第３半導体膜を貫通して前記第２半導体膜の一部に到達する終端用トレンチと、を形成する工程と、
前記ゲート用トレンチ及び前記終端用トレンチの内壁面上に第１絶縁層を形成する工程と、
前記ゲート用トレンチ内の残余の空間に導電材料を埋め込むことによって、前記ゲート用トレンチのうちの前記第３半導体膜よりも下の部分にフィールドプレート電極を形成する工程と、
前記第１絶縁層の前記フィールドプレート電極よりも上側の部分を除去する工程と、
前記ゲート用トレンチ内の前記フィールドプレート電極の上、及び、前記フィールドプレート電極よりも上側の前記ゲート用トレンチの前記内壁面上に、第２絶縁層を形成し、前記ゲート用トレンチの残余の空間に導電部材を埋め込むことによってゲート電極を形成する工程と、
前記第３半導体膜の前記素子領域の上側部分に選択的に第１導電形の不純物を導入する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記第２半導体膜の形成は、前記素子領域内の前記第２半導体膜に前記主面と平行な第１方向に沿って延びるピラー用トレンチを形成することを含み、
前記第３半導体膜の形成は、前記ピラー用トレンチの内部に前記第３半導体膜を埋め込み、前記第３半導体膜に前記第１半導体基板に向かって延びるピラー部を形成することを含み、
前記ゲート用トレンチの形成は、前記第１方向に沿って延び前記主面と平行で前記第１方向に対して垂直な第２方向において前記ピラー部と離間する第１及び第２ゲート用トレンチであって、前記第１ゲート用トレンチと前記第２ゲート用トレンチとの間に前記ピラー部が配置される第１及び第２ゲート用トレンチを形成することを含む請求項６記載の半導体装置の製造方法。
【請求項８】
前記加工体を形成する工程は、前記第２半導体膜を形成した後、前記第２半導体膜の前記素子領域の部分に、第２導電形の不純物を選択的に導入することにより、前記第１半導体基板に向かって延びるピラー部を形成することを含み、
前記ゲート用トレンチの形成は、前記第１方向に沿って延び前記主面と平行で前記第１方向に対して垂直な第２方向において前記ピラー部と離間する第１及び第２ゲート用トレンチであって前記第１ゲート用トレンチと前記第２ゲート用トレンチとの間に前記ピラー部が配置される第１及び第２ゲート用トレンチを形成することを含む請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクスの分野に用いられる半導体装置として、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。こうした半導体装置において、オン抵抗の低減が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５２２８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低いオン抵抗の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１半導体層と、第２半導体層と、第３半導体層と、第４半導体層と、ゲート電極と、フィールドプレート電極と、絶縁膜と、第１主電極と、第２主電極と、絶縁部と、を備えた半導体装置が提供される。前記第１半導体層は、第１導電形である。前記第２半導体層は、第１導電形である。前記第２半導体層は、前記第１半導体層の上に設けられる。前記第２半導体層に含まれる第１導電形の不純物の濃度は、前記第１半導体層に含まれる第１導電形の不純物の濃度よりも低い。前記第３半導体層は、前記第２半導体層の上に設けられ、第２導電形である。前記第３半導体層は、第１部分と、前記第１半導体層と前記第２半導体層との積層方向に対して垂直な面内で前記第１部分を取り囲む第２部分と、を有する。前記第３半導体層に含まれる第１導電形の不純物の濃度は、前記第２半導体層に含まれる第１導電形の不純物の濃度よりも低い。前記第４半導体層は、前記第１部分の上に設けられ、第１導電形である。前記ゲート電極は、前記第４半導体層から前記第２半導体層にむけて延びる。前記ゲート電極の下端は、前記第２半導体層にある。前記フィールドプレート電極は、前記ゲート電極の下側に設けられる。前記フィールドプレート電極の下端は、前記第２半導体層にある。前記絶縁膜は、前記ゲート電極と前記第４半導体層との間、前記ゲート電極と前記第１部分との間、前記ゲート電極と前記第２半導体層との間、前記ゲート電極と前記フィールドプレート電極との間、及び、前記フィールドプレート電極と前記第２半導体層との間に設けられる。前記第１主電極は、前記第１半導体層に電気的に接続される。前記第２主電極は、前記第３半導体層及び前記第４半導体層に電気的に接続される。前記絶縁部は、少なくとも前記第１部分と前記第２部分との間に設けられ前記第１部分と前記第２部分とを電気的に絶縁する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図２】第１の実施形態に係る半導体装置の不純物濃度プロファイルを例示するグラフ図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。
【図５】図５（ａ）〜図５（ｄ）は、第１の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
【図８】第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図９】第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｄ）は、第２の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る半導体装置の別の製造方法の工程順を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。  
図１（ａ）は、半導体装置１１０の模式的断面図である。図１（ｂ）は、半導体装置１１０の模式的平面図である。図１（ａ）は、例えば、図１（ｂ）のＡ１−Ａ２線断面を模式的に表す。  
図１（ａ）及び図１（ｂ）に表したように、半導体装置１１０は、第１半導体層１１と、第２半導体層１２と、第３半導体層１３と、第４半導体層１４と、第１主電極２１と、第２主電極２２と、ゲート電極３０と、フィールドプレート電極３５と、絶縁膜３０ｉと、絶縁部４０と、を備える。半導体装置１１０は、例えば、トレンチゲート型構造のＭＯＳＦＥＴである。
【０００９】
第１半導体層１１は、例えば、第１導電形である。第１半導体層１１は主面１１ａを有する。第１導電形はｎ形でもよいし、ｐ形でもよい。以下、この例では第１導電形をｎ形として説明する。第１半導体層１１は、例えば、ｎ＋ドレイン層である。ここで、主面１１ａに対して垂直な方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１０】
第２半導体層１２は、主面１１ａ上に設けられる。第２半導体層１２は、例えば、第１導電形である。第２半導体層１２の不純物の濃度は第１半導体層１１の不純物の濃度よりも低い。第２半導体層１２は、例えば、ｎ−ドリフト層である。
【００１１】
第３半導体層１３は第２半導体層１２の上に設けられる。第３半導体層１３は、例えば、第２導電形である。第２導電形は、第１導電形と反対の導電形である。この例において、第２導電形はｐ形である。第３半導体層１３は、例えば、ｐベース層である。第３半導体層１３は、第１部分１３ｐと、第１部分１３ｐを取り囲む第２部分１３ｑと、を有する。第２部分１３ｑは、第１半導体層１１と第２半導体層１２との積層方向に対して垂直な面内（Ｘ−Ｙ平面）で第１部分１３ｐを取り囲む。換言すれば、第２部分１３ｑは、Ｚ軸方向を軸として第１部分１３ｐを取り囲む。第３半導体層１３に含まれる第１導電形の不純物の濃度は、第２半導体層１２に含まれる不純物の濃度よりも低い。
【００１２】
第４半導体層１４は、第１部分１３ｐの上に設けられる。第４半導体層１４は、例えば、第１導電形である。第４半導体層１４は、例えば、ｎ＋ソース層である。第４半導体層１４の上面１４ａのＺ軸方向の位置は、第３半導体層１３の第２部分１３ｑの上面１３ａのＺ軸方向の位置と実質的に同じである。第４半導体層１４は、例えば、第３半導体層１３となる半導体層の第１部分１３ｐにイオン注入を行うことで設けられる。すなわち、上面１４ａの高さ（位置）は、上面１３ａの高さ（位置）と実質的に同じである。
【００１３】
第１半導体層１１〜第４半導体層１４には、例えば、シリコンが用いられる。第３半導体層１３は、例えば、第２半導体層１２の上に、ボロンなどのｐ形の不純物を添加させたシリコン膜をエピタキシャル成長させることによって形成される。
【００１４】
半導体装置１１０はゲート用トレンチ３１をさらに含む。ゲート用トレンチ３１は、例えば、第４半導体層１４の上面１４ａから第２半導体層１２に向かって延びる。ゲート用トレンチ３１の下端３１ａは、第２半導体層１２にある。この例において、ゲート用トレンチ３１の下端３１ａの位置は、主面１１ａよりも上である。ゲート用トレンチ３１は、例えば、第２半導体層１２を貫通し、主面１１ａに到達してもよい。ゲート電極３０は、第４半導体層１４から第２半導体層１２に向かって延びる。ゲート電極３０の下端３０ａは、第２半導体層１２にある。
【００１５】
絶縁膜３０ｉは、ゲート絶縁膜３２と、フィールドプレート絶縁膜３６と、を含む。  
ゲート絶縁膜３２は、例えば、第２半導体層１２とゲート電極３０との間、第３半導体層１３（第１部分１３ｐ）とゲート電極３０との間、及び、第４半導体層１４とゲート電極３０との間に設けられる。ゲート電極３０は、例えば、ゲート絶縁膜３２により、第２半導体層１２、第３半導体層１３及び第４半導体層１４と、電気的に絶縁される。ゲート電極３０には、例えば、ポリシリコンなどが用いられる。ゲート絶縁膜３２には、例えば、酸化シリコン（例えばＳｉＯ２）が用いられる。
【００１６】
ゲート電極３０、ゲート用トレンチ３１及びゲート絶縁膜３２は、例えば、主面１１ａと平行な第１方向に沿って延びる。この例において、第１方向は、Ｙ軸方向である。第１方向は、主面１１ａと平行な任意の方向でよい。
【００１７】
ゲート電極３０、ゲート用トレンチ３１及びゲート絶縁膜３２は、複数設けることができる。複数のゲート用トレンチ３１は、例えば、主面１１ａと平行で第１方向に対して垂直な第２方向に並べられる。複数のゲート用トレンチ３１の第２方向における間隔は、例えば、一定である。この例において、第２方向は、Ｘ軸方向である。複数のゲート電極３０及び複数のゲート絶縁膜３２のそれぞれは、複数のゲート用トレンチ３１のそれぞれに設けられる。ゲート電極３０、ゲート用トレンチ３１及びゲート絶縁膜３２は、それぞれ１つでもよい。
【００１８】
第１主電極２１は、第１半導体層１１の下に設けられる。第１主電極２１は、第１半導体層１１に接触している。これにより、第１主電極２１は、第１半導体層１１に電気的に接続される。第１主電極２１は、例えば、ドレイン電極である。第１主電極２１には、例えば、Ｖａ、Ｎｉ、Ａｕ、ＡｇまたはＳｎなどの金属材料が用いられる。第１主電極２１には、例えば、積層された複数の金属層を含む積層膜を用いてもよい。
【００１９】
第２主電極２２は、例えば、第４半導体層１４及び複数のゲート電極３０の上に設けられる。第２主電極２２は、第４半導体層１４に接触している。これにより、第２主電極２２は、第４半導体層１４と電気的に接続される。第２主電極２２と複数のゲート電極３０のそれぞれとの間には、層間絶縁膜３３が設けられる。層間絶縁膜３３は、第２主電極２２とゲート電極３０とを電気的に絶縁する。第２主電極２２は、例えば、ソース電極である。第２主電極２２には、例えば、アルミニウムが用いられる。
【００２０】
最近接の２つのゲート電極３０の間のそれぞれには、第１オーミックコンタクト層３４が設けられる。第１オーミックコンタクト層３４は、例えば、最近接の２つのゲート電極３０のＸ軸方向の間の中央に設けられる。この例において、第１オーミックコンタクト層３４は、ゲート電極３０と絶縁部４０との間にも設けられる。第１オーミックコンタクト層３４は、第４半導体層１４の上面１４ａから第４半導体層１４を貫通して第３半導体層１３に到達する。この例では、第１オーミックコンタクト層３４は、Ｙ軸方向に沿って延びる。第１オーミックコンタクト層３４は、例えば、ゲート電極３０と平行に設けられる。第１オーミックコンタクト層３４は、第２導電形である。第１オーミックコンタクト層３４の不純物の濃度は、第３半導体層１３の不純物の濃度よりも高い。第１オーミックコンタクト層３４は、例えば、ｐ＋層である。第１オーミックコンタクト層３４の不純物の濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上である。
【００２１】
層間絶縁膜３３には、複数の開口３３ａが設けられている。複数の開口３３ａのそれぞれは、複数の第１オーミックコンタクト層３４のそれぞれを露呈させる。第２主電極２２において、開口３３ａに入り込んだ部分がコンタクト部３７となる。第２主電極２２は、複数のコンタクト部３７を介して、複数の第１オーミックコンタクト層３４のそれぞれとオーミック接触する。第２主電極２２は、部分的に第１オーミックコンタクト層３４を通して第４半導体層１４の上面１４ａに露出した第３半導体層１３に電気的に接続される。第１オーミックコンタクト層３４は、第２主電極２２と第３半導体層１３とを電気的に接続する。これにより、第１オーミックコンタクト層３４は、第３半導体層１３の電位を第２主電極２２の電位に固定させる。これにより、半導体装置１１０の閾値電圧が安定する。また、第１オーミックコンタクト層３４は、ゲート電圧をオンからオフに切り替えた場合に、第３半導体層１３から第２主電極２２に小数キャリア（例えばホール）を流すバイパスとなる。これにより、例えば、アバランシェ降伏に起因する破壊耐量を向上させることができる。
【００２２】
フィールドプレート電極３５は、ゲート用トレンチ３１内において、ゲート電極３０の下側に設けられる。フィールドプレート電極３５の下端３５ａは、第２半導体層１２にある。フィールドプレート絶縁膜３６は、第２半導体層１２とフィールドプレート電極３５との間に設けられる。フィールドプレート絶縁膜３６は、第２半導体層１２とフィールドプレート電極３５とを電気的に絶縁する。フィールドプレート電極３５とゲート電極３０との間には、ゲート絶縁膜３２が設けられる。フィールドプレート電極３５は、ゲート絶縁膜３２によって、ゲート電極３０と電気的に絶縁される。絶縁膜３０ｉに含まれるゲート絶縁膜３２及びフィールドプレート絶縁膜３６において、ゲート絶縁膜３２とフィールドプレート絶縁膜３６との間に境界が観察される場合と、観察されない場合がある。
【００２３】
フィールドプレート電極３５は、第２主電極２２に電気的に接続される。フィールドプレート電極３５は、例えば、ソース電位に設定される。フィールドプレート電極３５及びフィールドプレート絶縁膜３６は、それぞれ複数設けることができる。複数のフィールドプレート電極３５及び複数のフィールドプレート絶縁膜３６は、複数のゲート用トレンチ３１のそれぞれに設けられる。
【００２４】
フィールドプレート電極３５及びフィールドプレート絶縁膜３６は、例えば、Ｙ軸方向に沿って延びる。フィールドプレート電極３５のＹ軸方向の長さ、及び、フィールドプレート絶縁膜３６のＹ軸方向の長さは、例えば、ゲート電極３０のＹ軸方向の長さと実質的に同じである。フィールドプレート電極３５及びフィールドプレート絶縁膜３６は、ゲート電極３０の下に設けられ、ゲート電極３０に沿ってＹ軸方向に延びる。フィールドプレート絶縁膜３６の厚さ（Ｘ軸方向に沿う厚さ）は、ゲート絶縁膜３２の厚さ（Ｘ軸方向に沿う厚さ）よりも厚い。例えば、フィールドプレート電極３５のＸ軸方向に沿う幅は、ゲート電極３０のＸ軸方向に沿う幅よりも広い。
【００２５】
フィールドプレート電極３５は、ゲート−ドレイン間の容量を低減させる。フィールドプレート電極３５は、第２主電極２２（ソース電極）またはゲート電極３０と電気的に接続されている。フィールドプレート電極３５は、ソース電位またはゲート電位をゲート用トレンチ３１の下端３１ａにまで押し下げる効果があり、結果的に第２半導体層１２内に形成される空乏層を広がり易くする。これにより、フィールドプレート電極３５は、例えば、半導体装置１１０の耐圧を高める。フィールドプレート電極３５には、例えば、ポリシリコンが用いられる。フィールドプレート絶縁膜３６には、例えば、ＳｉＯ２が用いられる。
【００２６】
半導体装置１１０においては、例えば、ゲート電極３０にプラスの電圧を印加し、第１主電極２１にプラスの電圧を印加し、第２主電極２２を接地する。これにより、第１主電極２１と第２主電極２２との間に電流が流れる。ゲート電極３０、第１主電極２１及び第２主電極２２に電圧を印加すると、第３半導体層１３のうちのゲート絶縁膜３２の近傍の領域に、反転チャネルが形成される。電流は、例えば、第１主電極２１から、第１半導体層１１、第２半導体層１２、反転チャネル、及び、第４半導体層１４を経由して、第２主電極２２に流れる。
【００２７】
半導体装置１１０は、複数のゲート電極３０が設けられた素子領域５０と、素子領域５０の外周を囲む終端領域５２と、を有する。素子領域５０は、第３半導体層１３のうちの第１部分１３ｐに対応する。終端領域５２は、第３半導体層１３のうちの第２部分１３ｑに対応する。素子領域５０において、第２主電極２２と複数のゲート電極３０とが対向する。素子領域５０において、第１主電極２１と第２主電極２２とが対向する。素子領域５０は、ゲート電極３０、第１主電極２１及び第２主電極２２への電圧の印加に応じて、第１主電極２１と第２主電極２２との間に電流を流す領域である。
【００２８】
この例において、第３半導体層１３は終端領域５２の外周端５２ｓまで延在している。第３半導体層１３の外縁の側面１３ｓは、第２半導体層１２の外縁の側面１２ｓが含まれる平面内にある。側面１３ｓは、例えば、側面１２ｓと同じ面内にある。外周端５２ｓは、例えば、ダイシングラインである。この例において、第４半導体層１４は終端領域５２の外周端５２ｓまで延在していない。ただし、第４半導体層１４は終端領域５２の外周端５２ｓまで延在してもよい。すなわち、第４半導体層１４は第３半導体層１３の上（第１部分１３ｐ及び第２部分１３ｑの上）にさらに設けてもよい。
【００２９】
絶縁部４０は、素子領域５０と終端領域５２との間に設けられる。絶縁部４０は、例えば、素子領域５０を囲む環状である。絶縁部４０は、例えば、第１終端用電極４１と、第２終端用電極４２と、終端用絶縁膜４３と、終端用トレンチ４４と、を含む。終端用トレンチ４４は、例えば、第４半導体層１４の上面１４ａ側から第４半導体層１４及び第３半導体層１３を貫通して第２半導体層１２に一部を入り込ませる。この例において、終端用トレンチ４４の下端４４ａの位置は、主面１１ａよりも僅かに上である。終端用トレンチ４４の下端４４ａのＺ軸方向の位置は、ゲート用トレンチ３１の下端３１ａのＺ軸方向の位置と実質的に同じである。終端用トレンチ４４は、第２半導体層１２を貫通し、主面１１ａに到達してもよい。終端用トレンチ４４の下端４４ａのＺ軸方向の位置は、ゲート用トレンチ３１の下端３１ａのＺ軸方向の位置と異なっていてもよい。
【００３０】
第１終端用電極４１は、終端用トレンチ４４の内部に終端用絶縁膜４３を介して設けられる。終端用絶縁膜４３は、第２半導体層１２と第１終端用電極４１、第３半導体層１３と第１終端用電極４１、及び、第４半導体層１４と第１終端用電極４１との間に設けられる。第１終端用電極４１は、終端用絶縁膜４３により、第２半導体層１２、第３半導体層１３及び第４半導体層１４と、電気的に絶縁される。
【００３１】
第２終端用電極４２は、終端用トレンチ４４の内部において、第１終端用電極４１の下側に設けられる。終端用絶縁膜４３は、第２終端用電極４２と第２半導体層１２との間にも設けられる。第２終端用電極４２は、終端用絶縁膜４３により、第２半導体層１２と電気的に絶縁される。第１終端用電極４１と第２終端用電極４２との間には、終端用絶縁膜４３が設けられる。第２終端用電極４２は、終端用絶縁膜４３によって第１終端用電極４１と分断される。
【００３２】
第１終端用電極４１及び第２終端用電極４２には、例えば、ポリシリコンなどが用いられる。終端用絶縁膜４３には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。第１終端用電極４１及び第２終端用電極４２は、例えば、第２主電極２２に電気的に接続される。第１終端用電極４１及び第２終端用電極４２は、例えば、ソース電位に設定される。第１終端用電極４１は、ゲート電極３０と電気的に接続してもよい。これにより、絶縁部４０に隣接する第２半導体層１２及び第３半導体層１３を空乏化させ易くすることができる。
【００３３】
第１部分１３ｐは、第３半導体層１３のうちの、素子領域５０に設けられた部分である。第２部分１３ｑは、第３半導体層１３のうちの、終端領域５２に設けられた部分である。絶縁部４０は、第１部分１３ｐと第２部分１３ｑとの間に設けられる。絶縁部４０は、少なくとも第１部分１３ｐと第２部分１３ｑとを電気的に絶縁する。
【００３４】
第２半導体層１２のうちの素子領域５０に設けられた部分を第３部分１２ｐとする。第２半導体層１２のうちの終端領域５２に設けられた部分を第４部分１２ｑとする。終端領域５２ではチップの外周端５２ｓの破砕層を伝わって流れる電流により第４部分１２ｑと第２部分１３ｑとは実質的に同電位となる。絶縁部４０は、第１部分１３ｐと第３部分１２ｐとの間の電位差を適切に保つ。また、絶縁部４０は、例えば、電圧印加時に形成される空乏層の外周端５２ｓへの到達を抑制する。これにより、第１部分１３ｐ及び第３部分１２ｐに適切に空乏層が形成される。なお、絶縁部４０は、第１終端用電極４１及び第２終端用電極４２を設けることなく、終端用絶縁膜４３のみで形成してもよい。絶縁部４０は、第１部分１３ｐと第２部分１３ｑとを電気的に絶縁する機能を少なくとも有していればよい。
【００３５】
第２部分１３ｑの上には、外周電極５３が設けられる。外周電極５３は、例えば、素子領域５０を囲む環状である。外周電極５３は、第１主電極２１に電気的に接続される。外周電極５３は、例えば、ドレイン電位に設定される。外周電極５３は、例えば、第２部分１３ｑに接触する。外周電極５３は、第２部分１３ｑに電気的に接続される。
【００３６】
第２部分１３ｑには、第２オーミックコンタクト層５４が設けられる。第２オーミックコンタクト層５４は、第３半導体層１３の第２部分１３ｑの上面１３ａに設けられる。第２オーミックコンタクト層５４は、例えば、絶縁部４０に沿う環状である。第２オーミックコンタクト層５４は、例えば、第３半導体層１３と同じ第２導電形で第３半導体層１３よりも高濃度に設計されるｐ＋層である。第２オーミックコンタクト層５４は、外周電極５３とオーミック接触する。これにより、第２部分１３ｑが、外周電極５３及び第２オーミックコンタクト層５４を介して第１主電極２１に電気的に接続される。例えば、第２部分１３ｑが、ドレイン電位に設定される。外周端５２ｓに流れるリーク電流を介して第２部分１３ｑと第４部分１２ｑとが実質的に同電位になる。第４部分１２ｑが、ドレイン電位に設定される。これにより、半導体装置１１０の耐圧を高めることができる。
【００３７】
第１終端用電極４１の上には、例えば、層間絶縁膜５５が設けられる。層間絶縁膜５５は、第１終端用電極４１と第２主電極２２との間、及び、第１終端用電極４１と外周電極５３との間に設けられる。層間絶縁膜５５は、第１終端用電極４１と第２主電極２２とを電気的に絶縁する。層間絶縁膜５５は、第１終端用電極４１と外周電極５３とを電気的に絶縁する。
【００３８】
図２は、第１の実施形態に係る半導体装置の不純物濃度プロファイルを例示するグラフ図である。  
図２は、半導体装置１１０の第１半導体層１１〜第４半導体層１４の不純物の濃度を例示するグラフ図である。  
図２の横軸は、Ｚ軸方向（深さ方向）の位置Ｚである。縦軸は、不純物の濃度Ｎである。横軸において、原点０は、第４半導体層１４の上面１４ａの位置である。  
図２において、実線は、ｎ形の不純物の濃度を表す。破線は、ｐ形の不純物の濃度を表す。
【００３９】
図２に表したように、第３半導体層１３に含まれるｎ形の不純物の濃度は、第２半導体層１２に含まれるｎ形の不純物の濃度よりも低い。第３半導体層１３に含まれるｎ形の不純物の濃度は、第４半導体層１４に含まれるｎ形の不純物の濃度よりも低い。Ｚ軸方向に対するｐ形の不純物の濃度の変化率の低い領域である低変化率領域ＬＡが、第３半導体層１３中に設けられる。この例において、低変化率領域ＬＡは、第４半導体層１４まで延在している。低変化率領域ＬＡにおけるｐ形の不純物の濃度は、実質的に一定である。すなわち、半導体装置１１０におけるｐ形の不純物の濃度は、第４半導体層１４の上面１４ａから第３半導体層１３に向かう深さ方向において、実質的に一定である。
【００４０】
図２に表した半導体装置１１０の不純物濃度のプロファイルは、例えば、第３半導体層１３をエピタキシャル成長で第２半導体層１２の上に形成し、イオン注入と熱拡散とによって第３半導体層１３の上に第４半導体層１４を形成することによって形成できる。第１半導体層１１及び第２半導体層１２側のｎ形の不純物の濃度を表す第１プロファイルＣＰ１と、第３半導体層１３のｐ形の不純物の濃度を表す第２プロファイルＣＰ２と、の交点を交点ＰＩ１とする。第４半導体層１４側のｎ形の不純物の濃度を表す第３プロファイルＣＰ３と、第２プロファイルＣＰ２と、の交点を交点ＰＩ２とする。この例において、第２半導体層１２と第３半導体層１３との界面ＢＦ１は、例えば、交点ＰＩ１のＺ軸方向の位置におけるＸ−Ｙ平面である。また、第３半導体層１３と第４半導体層１４との界面ＢＦ２は、例えば、交点ＰＩ２のＺ軸方向の位置におけるＸ−Ｙ平面である。
【００４１】
第１半導体層１１のｎ形の不純物には、例えば、リン（Ｐ）、砒素（Ａｓ）及びアンチモン（Ｓｂ）の少なくともいずれかが用いられる。第２半導体層１２のｎ形の不純物には、例えば、リンなどが用いられる。第３半導体層１３のｐ形の不純物には、例えば、ボロン（Ｂ）などが用いられる。第４半導体層１４のｎ形の不純物には、例えば、リン及び砒素の少なくともいずれかが用いられる。
【００４２】
第１半導体層１１に含まれるｎ形の不純物の濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上である。不純物濃度の最適値は、耐圧系によって変化するが、ここでは、３０Ｖ耐圧系仕様の場合の例として第２半導体層１２に含まれるｎ形の不純物の濃度は、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。第３半導体層１３に含まれるｐ形の不純物の濃度は、例えば、５×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３未満である。第４半導体層１４に含まれるｎ形の不純物の濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以上である。第１半導体層１１及び第４半導体層１４に含まれるｎ形の不純物の濃度は、例えば、１×１０１８ａｔｏｍｓ／ｃｍ３以下である。但し、第１半導体層１１及び第４半導体層１４に含まれるｎ形の不純物の濃度の上限値は、任意の値でよい。また、第３半導体層１３に含まれるｎ形の不純物の濃度は、例えば、５×１０１５ａｔｏｍｓ／ｃｍ３以下である。ここで、第１半導体層１１〜第４半導体層１４の不純物の濃度は、例えば、Ｚ軸方向の各位置における濃度の平均の濃度である。
【００４３】
低変化率領域ＬＡ内における最も高い濃度をＰｍａｘとする。低変化率領域ＬＡ内における最も低い濃度をＰｍｉｎとする。このとき、ＰｍａｘとＰｍｉｎとの比率Ｐｍａｘ／Ｐｍｉｎは、５以下である。低変化率領域ＬＡにおいて、不純物の濃度が実質的に一定とは、比率Ｐｍａｘ／Ｐｍｉｎが５以下の状態をいう。例えば、比率Ｐｍａｘ／Ｐｍｉｎを３以下とする。これにより、例えば、オン抵抗を低減できる。第３半導体層１３の形成直後において、比率Ｐｍａｘ／Ｐｍｉｎは、実質的に１である。例えば、第３半導体層１３の形成後に行われる熱処理などにより、第３半導体層１３に含まれるｎ形の不純物が、第２半導体層１２に拡散する。このため、比率Ｐｍａｘ／Ｐｍｉｎは、第３半導体層１３の形成後、熱処理などにともなって次第に大きくなる。第２プロファイルＣＰ２において、拡散などにともなう濃度の変化は、界面ＢＦ１に近づくほど大きくなる。従って、界面ＢＦ１からＺ軸方向において±５０ｎｍの範囲は、低変化率領域ＬＡに含めない。これにより、低変化率領域ＬＡを適切に設定することができる。
【００４４】
第３半導体層１３をイオン注入と熱拡散とによって形成する半導体装置（以下、参考例と称す）がある。参考例の構成では、第４半導体層１４の上面１４ａから第３半導体層１３に向かう深さ方向において、ｐ形の不純物の濃度が、徐々に低くなる。このため、参考例の構成において第３半導体層１３の厚さ（Ｚ軸方向に沿う長さ）を薄くし、短チャネル化しようとすると、複数のゲート電極３０毎の閾値電圧のばらつきが大きくなってしまう。また、参考例の構成において短チャネル化しようとすると、第２半導体層１２と第３半導体層１３との接合界面から第２主電極２２側に延びる空乏層が、第２主電極２２に到達し易い。すなわち、パンチスルーを起こしてしまうため、所望の耐圧が得られない。このように、参考例の構成においては、短チャネル化が困難である。
【００４５】
また、参考例の構成では、第３半導体層１３にも、第２半導体層１２と実質的に同じ濃度のｎ形の不純物が含まれる。このため、参考例の構成において第３半導体層１３を形成する場合には、ｎ形の不純物よりも多くのｐ形の不純物を注入しなければならない。近年、オン抵抗の低抵抗化やゲート電極３０の微細化の要請から、第２半導体層１２のｎ形の不純物を高濃度にするニーズが高まっている。しかしながら、参考例の構成において、第２半導体層１２のｎ形の不純物の濃度を高くすると、それに応じて第３半導体層１３のｐ形の不純物の濃度も高くしなければならない。第３半導体層１３のｐ形の不純物の濃度を高くすると、第３半導体層１３における電子や正孔の移動度が低下し、結果としてオン抵抗が高くなってしまう。このように、参考例の構成においては、オン抵抗の低減が困難である。
【００４６】
実施形態に係る半導体装置１１０においては、Ｚ軸方向に対するｐ形の不純物の濃度の変化率の低い低変化率領域ＬＡが第３半導体層１３中に設けられる。これにより、例えば、第３半導体層１３の厚さを薄くして短チャネル化したときにも、複数のゲート電極３０毎の閾値電圧のばらつきや、第２主電極２２への空乏層の到達を、抑制することができる。半導体装置１１０によれば、例えば、参考例の構成よりも短チャネル化が容易になる。
【００４７】
実施形態においては、第３半導体層１３に含まれるｎ形の不純物の濃度は、第２半導体層１２に含まれるｎ形の不純物の濃度よりも低い。実施形態においては、参考例の構成よりも第３半導体層１３に含まれるｐ形の不純物の濃度を抑えることができる。これにより、例えば、移動度の低下が抑制でき、参考例の構成よりも低いオン抵抗を得ることができる。
【００４８】
図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｄ）及び図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。  
図３（ａ）に表したように、第１半導体層１１となる第１半導体基板１１ｆの主面１１ｕ上に、第２半導体層１２となる第２半導体膜１２ｆを形成する。第２半導体膜１２ｆは、例えば、エピタキシャル成長によって形成される。第２半導体膜１２ｆは、例えば、イオン注入と熱拡散とによって形成してもよい。
【００４９】
図３（ｂ）に表したように、第２半導体膜１２ｆの上に、第３半導体層１３となる第３半導体膜１３ｆを形成する。第３半導体膜１３ｆは、例えば、エピタキシャル成長によって形成される。これにより、第１半導体基板１１ｆと第２半導体膜１２ｆと第３半導体膜１３ｆとを含み、素子領域５０と、素子領域５０を主面１１ｕに対して平行な面内で取り囲む終端領域５２と、を有する加工体１１０ｗが形成される。
【００５０】
図３（ｃ）に表したように、第３半導体膜１３ｆの上に、マスク５６を形成する。マスク５６には、複数のゲート用トレンチ３１及び終端用トレンチ４４に対応したパターン５６ａが設けられている。加工体１１０ｗに対して異方性のエッチングを行い、加工体１１０ｗにマスク５６のパターン５６ａを転写させる。これにより、素子領域５０内において、複数のゲート用トレンチ３１を加工体１１０ｗに形成する。また、素子領域５０と終端領域５２との境界において、終端用トレンチ４４を加工体１１０ｗに形成する。終端用トレンチ４４は、複数のゲート用トレンチ３１と同時に形成される。終端用トレンチ４４は、複数のゲート用トレンチ３１と別に形成してもよい。
【００５１】
図４（ａ）に表したように、加工体１１０ｗの上に、フィールドプレート絶縁膜３６及び終端用絶縁膜４３となる第１絶縁層５７ｐを形成する。第１絶縁層５７ｐは、少なくともゲート用トレンチ３１の内壁面３１ｂ上及び終端用トレンチ４４の内壁面４４ｂ上に形成される。
【００５２】
図４（ｂ）に表したように、ゲート用トレンチ３１内の残余の空間に導電材料ＥＭ１を埋め込むことによって、ゲート用トレンチ３１のうちの第３半導体膜１３ｆよりも下の部分にフィールドプレート電極３５を形成する。終端用トレンチ４４内の残余の空間に導電材料ＥＭ１を埋め込むことによって、終端用トレンチ４４のうちの第３半導体膜１３ｆよりも下の部分に第２終端用電極４２を形成する。フィールドプレート電極３５及び第２終端用電極４２の形成において、導電材料ＥＭ１の埋め込みの後、導電材料ＥＭ１のエッチングを行ってもよい。第２終端用電極４２は、フィールドプレート電極３５と別に形成してもよい。
【００５３】
図４（ｃ）に表したように、第１絶縁層５７ｐの上にマスク５８を形成し、例えばエッチングによってマスク５８のパターン５８ａを転写させることにより、第１絶縁層５７ｐのうちのフィールドプレート電極３５よりも上の部分を除去する。これにより、第１絶縁層５７ｐからフィールドプレート絶縁膜３６を形成する。
【００５４】
図５（ａ）に表したように、ゲート用トレンチ３１内のフィールドプレート電極３５の上、及び、フィールドプレート電極３５よりも上側のゲート用トレンチ３１の内壁面３１ｂ上に、第２絶縁層５７ｑを形成する。  
図５（ｂ）に表したように、ゲート用トレンチ３１内の残余の空間に導電材料ＥＭ２を埋め込む。これにより、ゲート用トレンチ３１内のフィールドプレート電極３５の上に、ゲート絶縁膜３２を介してゲート電極３０を形成する。終端用トレンチ４４内の残余の空間に導電材料ＥＭ２を埋め込むことによって、第２終端用電極４２の上に第１終端用電極４１を形成する。
【００５５】
図５（ｃ）に表したように、加工体１１０ｗの上に、第３半導体膜１３ｆのうちの素子領域５０の部分を露呈させるパターン５９ａが設けられたマスク５９を形成する。第３半導体膜１３ｆの素子領域５０の上側部分に選択的に第１導電形の不純物を導入する。これにより、第３半導体膜１３ｆの上側部分に第４半導体膜１４ｆを形成する。  
図５（ｄ）に表したように、マスク５９を除去した後、加工体１１０ｗの上に、層間絶縁層６０を形成する。層間絶縁層６０の形成には、例えば、ＣＶＤ処理を用いる。
【００５６】
図６（ａ）に表したように、層間絶縁層６０の上に、マスク６２を形成し、例えばエッチングによってマスク６２のパターン６２ａを転写させることにより、第１絶縁層５７ｐの一部、第２絶縁層５７ｑの一部、及び、層間絶縁層６０の一部を除去する。これにより、第１絶縁層５７ｐから終端用絶縁膜４３を形成し、第２絶縁層５７ｑからゲート絶縁膜３２を形成し、層間絶縁層６０から層間絶縁膜３３及び層間絶縁膜５５を形成する。これにより、絶縁部４０が形成される。
【００５７】
図６（ｂ）に表したように、第４半導体膜１４ｆの素子領域５０の部分に複数の第１オーミックコンタクト層３４を形成する。第４半導体膜１４の終端領域５２の部分に第２オーミックコンタクト層５４を形成する。第２オーミックコンタクト層５４は、複数の第１オーミックコンタクト層３４と同時に形成される。第２オーミックコンタクト層５４は、複数の第１オーミックコンタクト層３４と別に形成してもよい。複数の第１オーミックコンタクト層３４及び第２オーミックコンタクト層５４は、例えば、フォトリソグラフィ処理とイオン注入とによって形成される。これにより、第１半導体基板１１ｆから第１半導体層１１が形成され、第２半導体膜１２ｆから第２半導体層１２が形成され、第３半導体膜１３ｆから第３半導体層１３が形成され、第４半導体膜１４ｆから第１半導体層１４が形成される。
【００５８】
図６（ｃ）に表したように、第１半導体層１１の下に、第１主電極２１を形成する。第４半導体層１４の上に、第２主電極２２を形成する。第３半導体層１３の第２部分１３ｑの上に、外周電極５３を形成する。外周電極５３は、第２主電極２２と同時に形成してもよいし、第２主電極２２と別に形成してもよい。第１主電極２１、第２主電極２２及び外周電極５３は、例えば、スパッタリングや蒸着などによって形成される。  
以上により、半導体装置１１０が完成する。
【００５９】
図７は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。  
図７に表したように、実施形態に係る半導体装置１１０の製造方法は、加工体１１０ｗを形成するステップＳ１１０と、ゲート用トレンチ３１及び終端用トレンチ４４を形成するステップＳ１２０と、第１絶縁層５７ｐを形成するステップＳ１３０と、フィールドプレート電極３５を形成するステップＳ１４０と、第１絶縁層５７ｐの一部を除去するステップＳ１５０と、第２絶縁層５７ｑ及びゲート電極３０を形成するステップＳ１６０と、第３半導体膜１３ｆに不純物を導入するステップＳ１７０と、を含む。
【００６０】
ステップＳ１１０では、例えば、図３（ａ）及び図３（ｂ）に関して説明した処理を実施する。ステップＳ１２０では、例えば、図３（ｃ）に関して説明した処理を実施する。ステップＳ１３０では、例えば、図４（ａ）に関して説明した処理を実施する。ステップＳ１４０では、例えば、図４（ｂ）に関して説明した処理を実施する。ステップＳ１５０では、例えば、図４（ｃ）に関して説明した処理を実施する。ステップＳ１６０では、例えば、図５（ａ）及び図５（ｂ）に関して説明した処理を実施する。ステップＳ１７０では、例えば、例えば、図５（ｃ）に関して説明した処理を実施する。  
これにより、低いオン抵抗の半導体装置１１０が製造される。
【００６１】
図８は、第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  図８に表したように、半導体装置１１１では、外周電極５３を省略している。半導体装置１１１においては、例えば、第３半導体層１３の第２部分１３ｑをフローティング電位に設定する。このように、第２部分１３ｑの電位は、フローティング電位でもよい。
【００６２】
半導体装置１１１は、例えば、半導体装置１１１となるウェーハをダイシングすることによって形成される。半導体装置１１１の外周端５２ｓ（側面）は、ダイシングによって形成された破砕層ＣＬとなる。この場合、例えば、第２部分１３ｑと第４部分１２ｑとの間にリーク電流が流れ易くなる。これにより、例えば、第２部分１３ｑの電位が、第４部分１２ｑの電位と同じ電位になり易く、動作が安定する。
【００６３】
（第２の実施形態）  
図９は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
図９に表したように、半導体装置１２０の第３半導体層１３は、第１部分１３ｐから第１半導体層１１に向かって延びるピラー部８０を有する。ピラー部８０は、第３半導体層１３に複数設けられる。複数のピラー部８０は、最近接の２つのゲート用トレンチ３１のそれぞれの間に設けられる。複数のゲート用トレンチ３１は、Ｙ軸方向に沿って延びＸ軸方向においてピラー部８０と離間して配置された第１ゲート用トレンチ３１ｐと、Ｙ軸方向に沿って延びＸ軸方向において第１ゲート用トレンチ３１ｐと反対側にピラー部８０と離間して配置された第２ゲート用トレンチ３１ｑと、を含む。ピラー部８０は、第１ゲート用トレンチ３１ｐと第２ゲート用トレンチ３１ｑとの間に配置される。ピラー部８０は、例えば、第１ゲート用トレンチ３１ｐと第２ゲート用トレンチ３１ｑとの間の中央に設けられる。この例において、ピラー部８０は、ゲート用トレンチ３１と絶縁部４０との間にも設けられる。ピラー部８０は、Ｙ軸方向に沿って延びる。ピラー部８０は、ゲート電極３０及びフィールドプレート電極３５と平行に設けられる。
【００６４】
ピラー部８０に含まれるｐ形の不純物の濃度は、第２半導体層１２に含まれるｎ形の不純物の濃度以下である。Ｘ−Ｙ平面におけるピラー部８０の単位面積あたりの第２導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）をＮ１とする。第２半導体層１２のうちのＸ軸方向においてピラー部８０と対向する領域を対向領域１２ｔとする。Ｘ−Ｙ平面における対向領域１２ｔの単位面積あたりの第１導電形の不純物の実効的なドーズ量（単位：ａｔｏｍｓ／ｃｍ２）をＮ２とする。ピラー部８０と対向領域１２ｔとのＹ軸方向の不純物の濃度は、実質的に一定である。第１ゲート用トレンチ３１ｐと第２ゲート用トレンチ３１ｑとの間の２つの対向領域１２ｔと、ピラー部８０とを１つのユニットセルと考える。１つのピラー部８０内に含まれるｐ形の不純物のＮｅｔドーズ量はＮ１、２つの対向領域１２ｔ内に含まれるｎ形の不純物のＮｅｔドーズ量は（２×Ｎ２）である。このとき、Ｎ１とＮ２との比率は、例えば、１≦（２×Ｎ２）／Ｎ１≦１．５の関係を満たす。このように、第２半導体層１２のｎ形の不純物の濃度を高くすることによって、オン抵抗を低減させることができる。例えば、比率を１．１５≦（２×Ｎ２）／Ｎ１≦１．５とする。これにより、より適切にオン抵抗を低減させることができる。ここで、「実効的なドーズ量」とは、注入されたドーズ量からアクセプタとドナーとの相殺分を除いた実質的に伝導に寄与する不純物のドーズ量をいう。ピラー部８０の不純物の濃度は、例えば、不純物のドーズ量やピラー部８０の幅（Ｘ軸方向に沿う長さ）を変更することによって調整できる。
【００６５】
このように、ピラー部８０を設けることによって、ｎ形のピラー部である対向領域１２ｔと、ｐ形のピラー部８０と、が深さ方向に接合を持つことでｐｎ接合の空乏層は基板の横方向（Ｘ−Ｙ平面に沿う方向）に向かって延びやすくなり、スーパージャンクション効果が得られる。また一般的なスーパージャンクション構造の場合、単位体積におけるｐ形ピラーとｎ形ピラーとに含まれる実効的な不純物ドーズ量は、±１５％以内程度でバランスを取る必要があるが、本実施形態に係る構造では１５％以上対向領域１２ｔのドーズ量を上げたときでもフィールドプレート構造の働きにより対向領域１２ｔも全空乏化させることが可能となる。このスーパージャンクション構造とフィールドプレート構造との相乗効果によってスイッチングスピードの向上とｎ形ピラー部の高濃度化によるオン抵抗の低減とが可能となる。
【００６６】
図１０（ａ）〜図１０（ｄ）は、第２の実施形態に係る半導体装置の製造方法の工程順を例示する模式的断面図である。  
図１０（ａ）に表したように、第１半導体基板１１ｆの上に、第２半導体膜１２ｆを形成した後、第２半導体膜１２ｆの上に、所定のパターンが設けられたマスク８２を形成する。  
図１０（ｂ）に表したように、エッチング処理を行ってマスク８２のパターンを第２半導体膜１２ｆに転写させることにより、第２半導体膜１２ｆにピラー用トレンチ８０ａを形成する。
【００６７】
図１０（ｃ）に表したように、マスク８２を除去する。エピタキシャル成長によって第２半導体膜１２ｆの上に第３半導体膜１３ｆを形成し、ピラー用トレンチ８０ａの内部に第３半導体膜１３ｆの一部を埋め込む。これにより、第１半導体基板１１ｆに向かって延びるピラー部８０が形成される。このようにピラー部８０を形成した場合、ピラー部８０に含まれるｐ形の不純物の濃度は、第３半導体膜１３ｆ（第３半導体層１３）に含まれるｐ形の不純物の濃度と実質的に同じである。
【００６８】
図１０（ｄ）に表したように、加工体１１０ｗに複数のゲート用トレンチ３１と終端用トレンチ４４とを形成する。この際、最近接の２つのゲート用トレンチ３１の間にピラー部８０がくるように、複数のゲート用トレンチ３１及び終端用トレンチ４４を形成する。複数のゲート用トレンチ３１の形成は、第１ゲート用トレンチ３１ｐと、第２ゲート用トレンチ３１ｑと、を形成することを含む。
【００６９】
以下、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｄ）、及び、図６（ａ）〜図６（ｃ）に関して説明した処理を行うことにより、半導体装置１２０が形成される。
【００７０】
図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る半導体装置の別の製造方法の工程順を例示する模式的断面図である。  
図１１（ａ）に表したように、第１半導体基板１１ｆの上に、第２半導体膜１２ｆを形成し、第２半導体膜１２ｆの上に、所定のパターンが設けられたマスク８２を形成する。
【００７１】
図１１（ｂ）に表したように、イオン注入を行い、マスク８２のパターンに応じてｐ形の不純物を第２半導体膜１２ｆに選択的に導入することにより、第２半導体膜１２ｆにピラー部８０を形成する。ピラー部８０が形成された第２半導体膜１２ｆの上に、エピタキシャル成長によって第３半導体膜１３ｆを形成する。以下、図１０（ｄ）に関する説明と同様にゲート用トレンチ３１の形成を行う。そして、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、及び、図６（ａ）〜図６（ｃ）に関して説明した処理を行うことにより、半導体装置１２０が形成される。このように、イオン注入によってピラー部８０を形成してもよい。このようにピラー部８０を形成した場合、ピラー部８０に含まれるｐ形の不純物の濃度は、第３半導体膜１３ｆ（第３半導体層１３）とは関係なく、任意の値に設定できる。
【００７２】
実施形態によれば、低いオン抵抗の半導体装置及びその製造方法が提供される。
【００７３】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００７４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、第１半導体層、第２半導体層、第３半導体層、第４半導体層、第１主電極、第３主電極、ゲート用トレンチ、ゲート絶縁膜、ゲート電極、素子領域、終端領域、絶縁部、フィールドプレート絶縁膜、フィールドプレート電極、及び、ピラー部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００７５】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００７６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１１…第１半導体層、  １１ａ…主面、  １１ｆ…第１半導体基板、  １１ｕ…主面、  １２…第２半導体層、  １２ｆ…第２半導体膜、  １２ｐ…第３部分、  １２ｑ…第４部分、  １２ｔ…対向領域、  １３…第３半導体層、  １３ｆ…第３半導体膜、  １３ｐ…第１部分、  １３ｑ…第２部分、  １４…第４半導体層、  １４ｆ…第４半導体膜、  １４ａ…上面、  ２１…第１主電極、  ２２…第２主電極、  ３０…ゲート電極、  ３０ａ…下端、  ３０ｉ…絶縁膜、  ３１…ゲート用トレンチ、  ３１ａ…下端、  ３１ｂ…内壁面、  ３１ｐ…第１ゲート用トレンチ、  ３１ｑ…第２ゲート用トレンチ、  ３２…ゲート絶縁膜、  ３３…層間絶縁膜、  ３４…第１オーミックコンタクト層、  ３５…フィールドプレート電極、  ３６…フィールドプレート絶縁膜、  ３７…コンタクト部、  ４０…絶縁部、  ４１…第１終端用電極、  ４２…第２終端用電極、  ４３…終端用絶縁膜、  ４４…終端用トレンチ、  ４４ａ…下端、  ４４ｂ…内壁面、  ５０…素子領域、  ５２…終端領域、  ５２ｓ…外周端、  ５３…外周電極、  ５４…第２オーミックコンタクト層、  ５５…層間絶縁膜、  ５６、５８、５９、６２、８２…マスク、  ５７ｐ…第１絶縁層、  ５７ｑ…第２絶縁層、  ６０…層間絶縁層、  ８０…ピラー部、  ８０ａ…ピラー用トレンチ、  １１０、１１１、１２０…半導体装置、  １１０ｗ…加工体、  ＣＬ…破砕層、  ＬＡ…低変化率領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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