(57)【要約】【課題】書き込み特性を向上することが可能な不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】複数のゲート電極構造１３は、半導体基板１１上に形成されたゲート絶縁膜１２、電荷蓄積層１４、ゲート間絶縁膜１５、第１制御ゲート１６、及び前記第１制御ゲートより幅が広い第２制御ゲート電極１７を有する。絶縁膜１９は、制御ゲート電極１７間及び制御ゲート電極より上方に形成された空隙１９を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、第１制御ゲート及び前記第１制御ゲートより幅が広い第２制御ゲートを有する制御ゲート電極と、を有する複数のゲート電極構造と、
前記制御ゲート電極間及び前記制御ゲート電極より上方に形成された空隙を有する絶縁膜と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のゲート電極構造は、前記電荷蓄積層より前記第１制御ゲートの幅が狭いテーパー形状の側壁を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記空隙の幅は、前記第１制御ゲートに対応する部分が最も広いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、制御ゲートが積層された複数のゲート電極構造を形成し、
前記複数のゲート電極構造の各制御ゲート上に金属層を形成し、
熱処理により前記金属層をシリサイド化し、前記制御ゲートの上部の幅を広くし、
縦方向の成長速度が横方向の成長速度よりも大きい成膜条件により、少なくとも前記制御ゲート間及び前記制御ゲート電極より上方に空隙を有する絶縁膜を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記複数のゲート電極構造は、前記電荷蓄積層より前記制御ゲートの下部の幅が狭いテーパー形状の側壁を有することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば不揮発性半導体記憶装置に係り、ＮＡＮＤ型フラッシュメモリとその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、シリコン基板上に形成されたゲート絶縁膜上に、浮遊ゲート、ゲート間絶縁膜、及びワード線を構成する制御ゲートが積層されたゲート電極構成を有している。
【０００３】
近時、メモリ素子の微細化に伴い、制御ゲートの配線抵抗値が増加するとともに、メモリ素子間の結合容量が増大し、ワード線におけるプログラム電圧の伝播遅延、及び電圧低下が生じ、信頼性が低下している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３１３００号公報
【特許文献２】特開２００９−２６８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、信頼性を向上することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性半導体記憶装置によれば、複数のゲート電極構造は、半導体基板上に形成されたゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、第１制御ゲート、及び前記第１制御ゲートより幅が広い第２制御ゲートを有する制御ゲート電極を有する。絶縁膜は、前記制御ゲート電極間及び前記制御ゲート電極より上方に形成された空隙を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の断面図。
【図２】図２（ａ）乃至図２（ｅ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】図３（ａ）（ｂ）（ｃ）は、図２（ｅ）に続く、製造工程を示す断面図。
【図４】第１の実施形態の変形例を示す断面図。
【図５】第２の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図６】図６（ａ）（ｂ）は、第２の実施形態の製造工程の一部を示す断面図。
【発明を実施するための形態】
【０００８】
ＮＡＮＤ型フラッシュメモリは、メモリ素子の微細化に伴い、ゲート電極構造の幅が減少されている。このため、制御ゲートの体積が減少され、制御ゲートの配線抵抗値が増加している。しかも、メモリ素子の微細化により、メモリ素子間の結合容量も増加している。このため、ＣＲ係数が増加し、プログラム電圧の伝播遅延、及び電圧低下が生じ、書き込み特性や読み出し特性が劣化している。
【０００９】
そこで、本実施形態は、制御ゲート電極の幅を広げて堆積を増加することにより、制御ゲート電極の配線抵抗を低減し、さらに、制御ゲート、及び制御ゲート電極間に空隙（エアーギャップ）を設けることにより、制御ゲート間の結合容量を低減する。これにより、配線抵抗値及び結合容量を共に低減できるため、ＣＲ係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して書き込み特性や読み出し特性を改善する。
【００１０】
また、制御ゲート電極の配線抵抗を減らすため制御ゲート電極の幅を広げた場合、制御ゲート電極間の距離が短くなり、電界が増加する。その結果、制御ゲート電極間の絶縁耐圧が劣化する。制御ゲート電極には、プログラム時に選択された制御ゲート電極に高電圧が、非選択の制御ゲート電極に比較的低い電圧が印加されるため、絶縁耐圧が劣化した場合、制御ゲート電極間がショートする虞がある。しかし、本実施形態は、制御ゲート電極の上方まで、エアーギャップを設けることにより、絶縁耐圧を向上している。
【００１１】
以下、実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの素子構造を示している。ここで、本実施形態の素子構造は、後述するゲート電極構造１３によりメモリセルトランジスタを構成する。尚、図１において、ソース、ドレイン拡散層等は図示を省略している。
【００１３】
図１において、例えばシリコン基板１１上には、例えばシリコン酸化膜により構成されたゲート酸化膜（トンネル酸化膜）１２が形成され、このゲート酸化膜１２の上にゲート電極構造１３が形成されている。すなわち、ゲート酸化膜１２の上に浮遊ゲート（ＦＧ）１４、ゲート間絶縁膜（ポリシリコン間絶縁膜：ＩＰＤ）１５、制御ゲート（ＣＧ）１６が順次積層されている。浮遊ゲート１４、及び制御ゲート１６は、例えばポリシリコン、又は、ポリシリコンとシリサイド層のポリサイド構造、またはシリサイド層により構成され、ゲート間絶縁膜１５は、例えばＯＮＯ膜により構成されている。制御ゲート１６がポリサイド構造である場合は、図１にＡで示すようになる。
【００１４】
制御ゲート１６の上には、シリサイド層により構成された制御ゲート電極１７が形成されている。この制御ゲート電極１７の幅Ｗ１は制御ゲート１６の上部の幅Ｗ２より広く設定され、従来のシリサイド層より大きな体積を有している。このシリサイド層としての制御ゲート電極１７は、例えばコバルト、ニッケルなどの金属元素を含んでいる。尚、以下において、制御ゲート１６と制御ゲート電極１７を含めて、制御ゲートＣＧと呼ぶこともある。すなわち、制御ゲートＣＧは、制御ゲート１６、及び制御ゲート１６より幅が広い制御ゲート電極１７を有するといえる。
【００１５】
ゲート電極構造１３は、素子の微細化により例えば高いアスペクト比を有しており、浮遊ゲート１４、ゲート間絶縁膜１５、制御ゲート１６の側壁は、浮遊ゲート１４から制御ゲート１６の上部に向かって幅が狭くされたテーパー形状を有している。このテーパー形状とすることにより、隣接する制御ゲート１６間の距離を広げることができ、結合容量を低減することが可能であるとともに、絶縁耐圧を高くすることができる。また、浮遊ゲート１４の底面を大きくすることができるため、メモリセルトランジスタのチャネル長を大きくすることが出来る。その結果、メモリセルトランジスタのショートチャネル特性を改善することができる。
【００１６】
制御ゲート電極１７を含むゲート電極構造１３は、絶縁膜１８により覆われ、隣接する制御ゲート電極１７を含むゲート電極構造１３の間の絶縁膜１８内には、エアーギャップ１９が形成されている。このエアーギャップ１９の高さＨ２は、制御ゲート電極１７を含むゲート電極構造１３の高さＨ１より高さＨ３分だけ高く設定されている。すなわち、エアーギャップ１９は、隣接するゲート電極構造１３の間、及び制御ゲート電極１７の間より高い位置まで形成されている。高さＨ３は、例えば１０ｎｍ以上であり、好ましくは、５ｎｍ以上である。このような高さに設定することにより、隣接する制御ゲートＣＧ間の電界を緩和することが可能であり、制御ゲート電極１７間のショートを防止することが可能である。
【００１７】
また、エアーギャップ１９は、浮遊ゲート１４の下部に対応する部分の幅、制御ゲート１６に対応する部分の幅、頂点近傍の幅が、共にほぼＷ３に設定されている。
【００１８】
次に、図２（ａ）〜（ｅ）、図３（ａ）〜（ｃ）を参照して、上記素子構造の製造方法について説明する。
【００１９】
図２（ａ）に示すように、例えばシリコン基板１１上にシリコン酸化膜により構成されたゲート酸化膜１２が形成される。このゲート酸化膜１２上に例えば第１のポリシリコン層Ｐ１、例えばＯＮＯ膜により構成されたゲート間絶縁膜ＩＰＤ、例えば第２のポリシリコン層Ｐ２が順次形成される。第２のポリシリコン層Ｐ２の上にパターニングされたレジスト膜ＲＳＴが形成され、このレジスト膜ＲＳＴをマスクとして第２のポリシリコン層Ｐ２、ゲート間絶縁膜ＩＰＤ、第１のポリシリコン層Ｐ１が順次エッチングされる。
【００２０】
これにより、図２（ｂ）に示す浮遊ゲート１４、ゲート間絶縁膜１５、制御ゲート１６が積層されたゲート電極構造１３が形成される。このゲート電極構造１３は、テーパー形状の側壁を有している。
【００２１】
次いで、図２（ｃ）に示すように、全面に例えばシリコン酸化膜２１が形成され、ゲート電極構造１３の上面及び側壁がシリコン酸化膜２１により覆われる。
【００２２】
この後、図２（ｄ）に示すように、シリコン酸化膜２１が異方性エッチングにより、少なくともゲート電極構造１３の上面と、側壁上部のシリコン酸化膜２１が除去される。その結果、ゲート電極構造１３の上部、すなわち、制御ゲート１６の上部が露出する。
【００２３】
次に、図２（ｅ）に示すように、露出された制御ゲート１６の上部に、例えばスパッタリング、あるいはＣＶＤ（化学気相成長法）を用いて、例えばニッケルや、コバルトなどのシリコンと反応する金属膜１７ａが堆積される。このため、この金属膜１７ａは、露出された制御ゲート１６の上部に形成される。
【００２４】
次いで、熱処理が行われ、金属膜１７ａがシリサイド化される。このシリサイド化において、図３（ａ）に示すように、制御ゲート１６の上部の体積が膨張され、制御ゲート１６の上部より幅が広い制御ゲート電極１７が形成される。
【００２５】
この後、図３（ｂ）に示すように、制御ゲート電極１７を含むゲート電極構造１３が絶縁膜１８により覆われる。この絶縁膜１８は、例えばシランを原料ガスとして、プラズマＣＶＤにより形成された、例えばシリコン酸化膜である。
【００２６】
この絶縁膜１８は、膜の縦方向（浮遊ゲート１４、制御ゲート電極１７が積層される方向）の成長速度が横方向（制御ゲート電極１７が隣接する方向）の成長速度より大きい条件で形成される。このため、隣接する制御ゲート電極１７を含むゲート電極構造１３の間は、絶縁膜１８により完全に埋め込まれず、エアーギャップ１９が形成される。しかも、絶縁膜１８は、膜の縦方向の成長速度が横方向の成長速度より大きく設定されていることにより、エアーギャップ１９の頂点が制御ゲート電極１７より高い位置に形成される。制御ゲート電極１７から頂点の位置までの高さＨ３は、上述した通りである。上記膜の縦方向の成長速度が横方向の成長速度より大きい条件は、例えば原料ガスの流量、及び処理温度により設定される。また、絶縁膜１８とシリコン酸化膜２１が同じ材料（例えばシリコン酸化膜）であれば、その境界は明確ではなく、図３（ｃ）のような形状になる。  この後、例えば熱処理が行われ、図１に示すような素子構造が完成される。
【００２７】
尚、製造方法は、上記例に限定されるものではなく次のような変形も可能である。すなわち、例えば図２（ｃ）に続き、例えばシリコン窒化膜により構成された犠牲膜が堆積される。このシリコン窒化膜の上面をエッチングによりゲート電極構造１３の上部より低くする。その結果、シリコン酸化膜２１により覆われたゲート電極構造１３の上部が、犠牲膜から露出される。この犠牲膜をエッチングストッパーとしてシリコン酸化膜２１がエッチングされ、制御ゲート１６の上部が露出される。この後、露出された制御ゲート１６にシリコンと反応する金属膜１７ａが形成される。この後、熱処理が行われ、シリサイド膜としての制御ゲート電極１７が形成される。ここで、シリサイド化は制御ゲート１６の上方向、横方向だけでなく下方向においても行われる。しかし、制御ゲート１６の下部にはシリコン酸化膜２１が形成されており、制御ゲート１６は上方向に膨張するようにシリサイド化が行われる。その結果、制御ゲート１６のシリコン酸化膜２１が覆われていない部分に金属膜１７ａが形成される。また次いで、犠牲膜が除去され、図３（ａ）に示すような構造が形成される。以下、上記と同様の製造工程が実行され、図３（ｃ）に示すような構造が形成される。このような、製造方法を適用することも可能である。
【００２８】
上記第１の実施形態によれば、制御ゲート１６の上部に制御ゲート１６より幅が広いシリサイド層としての制御ゲート電極１７を設けている。このため、従来に比べて制御ゲートＣＧの配線抵抗を低減することが可能である。さらに、制御ゲート電極１７を含むゲート電極構造１３の間にエアーギャップ１９を設けている。このため、隣接する制御ゲート電極１７間の誘電率を、シリコン酸化膜の誘電率（ほぼ３．９）より小さい真空の誘電率＝１とすることができる。その結果、制御ゲート１６だけではなく、制御ゲート電極１７間の結合容量を低減することができる。したがって、制御ゲートＣＧの配線抵抗値及び容量を共に低減することができるため、ＣＲ係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して高速動作及び、書き込み特性などを向上することができる。
【００２９】
また、エアーギャップ１９の頂点の位置を制御ゲート電極１７の上面より高く設定している。このため、素子の微細化により、隣接する制御ゲート電極１７間の距離が狭くなっても、電界を緩和でき、制御ゲート電極１７間のショートを防止することが可能である。また、制御ゲート電極１７の上面よりも高い位置を回り込む電界も緩和することでき、さらに書き込み特性などを向上させることができる。
【００３０】
（変形例）
図４は、第１の実施形態の変形例を示すものであり、隣接するゲート電極構造１３間の距離が第１の実施形態に比べて広い世代のＮＡＮＤ型フラッシュメモリに適用した場合を示している。
【００３１】
ゲート電極構造１３間の距離が第１の実施形態に比べて広い場合、制御ゲートＣＧ間の容量結合は、第１の実施形態に比べて小さい。このため、制御ゲート１６の上部を細くするようなテーパー形状でなくてもよい。すなわち、ゲート電極構造１３の側壁は、テーパー形状である必要がなく、図４に示すように、垂直な側壁形状であってもよい。
【００３２】
また、制御ゲート電極１７を含むゲート電極構造１３に隣接して、エアーギャップ１９を設け、エアーギャップ１９の頂点の位置を制御ゲート電極１７の上面より高く設定することにより、隣接する制御ゲート電極１７間の耐圧を向上でき、第１の実施形態と同様の効果を得ることができる。また、制御ゲート１６の断面積を大きくすることができるため、制御ゲートＣＧの配線抵抗値を小さくすることができる。
【００３３】
（第２の実施形態）
図５は、第２の実施形態に係る素子構造を示している。第２の実施形態は、第１の実施形態に比べてエアーギャップ１９の形状が異なっている。素子が微細化された場合に第２の実施形態の素子構造が適している。第２の実施形態において、第１の実施形態と同一部分には同一符号を付している。
【００３４】
第１の実施形態に比べてさらにゲート電極構造１３が微細化された場合、第１の実施形態に比べて、隣接する制御ゲート１６間の結合容量が一層増加する。また、ゲート電極構造１３のアスペクト比がさらに大きくなるため、ゲート電極構造１３の加工が一層困難となる。
【００３５】
このため、第２の実施形態において、ゲート電極構造１３は、第１の実施形態と同様に、テーパー形状とされた側壁を有し、隣接する浮遊ゲート１４間の距離より、制御ゲート１６間の距離の方が長くされて、隣接する制御ゲート１６間の結合容量の低減が図られる。また、ゲート電極構造１３の側壁がテーパー形状であれば、第１の実施形態に比べてさらに高アスペクト比であっても加工が容易となる。
【００３６】
また、第２の実施形態において、制御ゲート１６の上部には、第１の実施形態と同様に、制御ゲート電極１７が形成されている。この制御ゲート電極１７の幅Ｗ１は、制御ゲート１６上部の幅Ｗ２よりも広く設定され、体積が増大されることにより、従来よりも制御ゲートＣＧの配線抵抗値が低減されている。
【００３７】
また、隣接する制御ゲート電極１７を含むゲート電極構造１３の間に設けられたエアーギャップ１９の頂点は、制御ゲート電極１７の上面より高い位置に設定されている。すなわち、第１の実施形態と同様に、エアーギャップ１９の高さＨ２は、制御ゲート電極１７を含むゲート電極構造１３の高さＨ１より、Ｈ３だけ長く設定されている。高さＨ３は、例えば１０ｎｍ以上、好ましくは５ｎｍ以上である。
【００３８】
また、エアーギャップ１９の下部（浮遊ゲート１４の下部）に対応する部分の幅Ｗ３は、制御ゲート１６のほぼ中間部に対応する部分の幅Ｗ４より狭く、エアーギャップ１９の制御ゲート電極１７の上面より位置に対応する部分の幅Ｗ５は、下部Ｗ３の幅よりも狭く設定されている。すなわち、これら幅の関係は、Ｗ５＜Ｗ３＜Ｗ４となる。制御ゲート１６の中間部に対応する部分の幅Ｗ４をその他の部分より広くすることにより、結合容量を一層低減することが可能である。
【００３９】
図６（ａ）（ｂ）は、第２の実施形態の製造方法の一部の工程を示しており、第１の実施形態と同一部分には同一符号を付している。第２の実施形態において、図６（ａ）以前の製造工程は、図２（ａ）〜（ｅ）、図３（ａ）に示された第１の実施形態の製造工程と同様である。
【００４０】
図６（ａ）は、図３（ａ）に続く製造工程を示すものであり、絶縁膜１８の成膜工程を示している。絶縁膜１８は、例えばシランを原料ガスとし、プラズマＣＶＤにより形成される。絶縁膜１８は、縦方向の成長速度が横方向の成長速度より大きい成膜条件で形成される。この成膜条件は、例えば原料ガスの流量、成膜温度により制御される。
【００４１】
第２の実施形態は、第１の実施形態よりさらに微細化されている。このため、絶縁膜１８の成膜開始時、絶縁膜１８は、ゲート電極構造１３の形状に依存し、ゲート電極構造１３のテーパー状側壁に沿って成長する。この絶縁膜１８の成長は、制御ゲート１６の高さ方向のほぼ中央部まで同様に成長する。なお、ゲート電極構造１３間のゲート絶縁膜上における絶縁膜１８の縦方向の成長は、原料ガスが届きにくいため成長が遅い。すなわち、絶縁膜１８の横方向の成長が主であり、絶縁膜１８はゲート電極構造１３のテーパー状側壁に沿って成長することになる。次に、制御ゲート電極１７の張り出しの影響を受け、エアーギャップ１９の幅が狭くなる。しかし、絶縁膜１８の横方向の成長が遅いため、エアーギャップ１９は、制御ゲート電極１７が隣接する部分において、終端することはない。さらに、制御ゲート電極１７の中央部分（制御ゲート電極１７間が最も狭くなる部分）より上では、絶縁膜１８の横方向の成長が遅く、かつ、縦方向の成長速度が速い。そのため、エアーギャップ１９の頂点はゲート電極１７より高い位置で終端する。ここで、エアーギャップ１９の頂点が形成された時点で、エアーギャップ１９が形成される。この時点で、エアーギャップ１９内の縦方向、横方向の絶縁膜の成長は止まる。エアーギャップ１９の頂点より高い位置では、絶縁膜１８が縦方向に成長するように堆積される。また、絶縁膜１８とシリコン酸化膜２１が同じ材料（例えばシリコン酸化膜）であれば、その境界は明確ではなく、図６（ｂ）のような形状になる。
【００４２】
この後、例えば熱処理が行われ、図５に示すような素子構造が完成される。
【００４３】
上記第２の実施形態によれば、テーパー形状の側壁を有するゲート電極構造１３の上部に制御ゲート１６より幅が広い制御ゲート電極１７を形成し、体積を増加している。このため、制御ゲートＣＧの配線抵抗を、従来に比べて低減することが可能である。
【００４４】
しかも、隣接する制御ゲート電極１７を含むゲート電極構造１３の間に、エアーギャップ１９を形成している。このため、隣接する制御ゲート電極１７間の誘電率を真空の誘電率＝１とすることができ、さらに、エアーギャップ１９の幅は、制御ゲート１６に対応する部分がその他の部分より広くされている。このため、制御ゲート１６間の結合容量を大きく低減することができる。したがって、制御ゲートＣＧの配線抵抗値及び容量を共に低減することができるため、素子が微細化された場合においても、ＣＲ係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して、高速動作が可能で、書き込み特性を向上することが可能である。
【００４５】
また、エアーギャップ１９の頂点の位置を制御ゲート電極１７の上面より高く設定している。このため、素子の微細化により、隣接する制御ゲート電極１７間の距離が狭くなっても、電界を緩和でき、制御ゲート電極１７間のショートを防止することが可能である。
【００４６】
尚、上記第１、第２の実施形態は、浮遊ゲート１４を有する電荷蓄積型のセル構造について説明した。しかし、本実施形態は、電荷をトラップするセル構造、例えばＭＯＮＯＳ構造のセルに適用することも可能である。すなわち、メモリ素子は電荷を蓄積する機能を有する「電荷蓄積層」を有していればよく、浮遊ゲート１４に限定されない。
【００４７】
また、エアーギャップ１９は、浮遊ゲート１４に対応する部分から形成したが、これに限定されるものではなく、少なくとも制御ゲート１６及び制御ゲート電極１７に対応する部分及び、制御ゲート電極１７より上方に形成すればよい。
【００４８】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４９】
１１…シリコン基板、１２…ゲート酸化膜、１３…ゲート電極構造、１４…浮遊ゲート、１５…ゲート間絶縁膜、１６…制御ゲート、１７…制御ゲート電極、１８…絶縁膜、１８…エアーギャップ（空隙）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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