(57)【要約】【課題】信号の平均化値のずれを抑制した信号平均化回路を提供する。【解決手段】キャパシタＣａ１の正端子に接続され、キャパシタＣａ１への信号の入力を制御するスイッチング素子Ｓ９と、キャパシタＣａ２の正端子に接続され、キャパシタＣａ２への信号の入力を制御するスイッチング素子Ｓ１０と、キャパシタＣａ１とキャパシタＣａ２の正端子同士とを接続する平均化スイッチ素子Ｓ１３と、を備え、パワーオフ期間後にキャパシタＣａ１に信号を入力することにより充電を行うプリチャージ期間と、プリチャージ期間後に、キャパシタＣａ２に信号を入力することにより充電を行う第１サンプリング期間と、第１サンプリング期間後にキャパシタＣａ１に信号を入力することにより再充電を行う第２サンプリング期間と、前記第２サンプリング期間後にキャパシタＣａ１，Ｃａ２の正端子同士を接続した状態とする平均化期間と、を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のキャパシタと、
前記第１のキャパシタの正端子に接続され、前記第１のキャパシタへの信号の入力を制御する第１のスイッチング素子と、
前記第２のキャパシタの正端子に接続され、前記第２のキャパシタへの信号の入力を制御する第２のスイッチング素子と、
前記第１のキャパシタと前記第２のキャパシタの正端子同士とを接続する平均化スイッチ素子と、
を備え、
パワーオフ期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第１のスイッチング素子を閉状態として前記第１のキャパシタに信号を入力することにより充電を行うプリチャージ期間と、
前記プリチャージ期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第２のスイッチング素子を閉状態として前記第２のキャパシタに信号を入力することにより充電を行う第１サンプリング期間と、
前記第１サンプリング期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第１のスイッチング素子を閉状態として前記第１のキャパシタに信号を入力することにより再充電を行う第２サンプリング期間と、
前記第２サンプリング期間後に、前記平均化スイッチ素子を導通させて前記第１のキャパシタと前記第２のキャパシタとの正端子同士を接続した状態とする平均化期間と、
を設けることを特徴とする平均化回路。
【請求項２】
請求項１に記載の平均化回路であって、
前記プリチャージ期間は、前記第２サンプリング期間よりも短いことを特徴とする平均化回路。
【請求項３】
請求項１又は２に記載の平均化回路であって、
前記パワーオフ期間は、前記平均化期間と前記プリチャージ期間との間に設けられることを特徴とする平均化回路。
【請求項４】
請求項１〜３のいずれか１項に記載の平均化回路であって、
前記第１のキャパシタの正端子及び前記第２のキャパシタの正端子の電圧が差動アンプ回路へ入力されることを特徴とする平均化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号平均化回路に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラ等の手振れ補正回路やボイスコイルモータの駆動回路にホール素子が広く使用されている。
【０００３】
図７は、従来のホール素子の出力信号等の平均化を行う信号平均回路で、バッファの入力容量による電荷再分配の影響を減らした回路の構成を示す。また、図８に、平均化処理のタイミングチャートを示す。入力信号ＳＩＧａをサンプリングするときには、第１サンプリング期間において、スイッチＳａを閉、スイッチＳｂ，Ｓｃを開とし、入力信号ＳＩＧａによりキャパシタＣａを充電する。入力信号ＳＩＧａのサンプリング後、第２サンプリング期間において、入力信号ＳＩＧｂをサンプリングする。入力信号ＳＩＧｂをサンプリングするときには、スイッチＳｂを閉、スイッチＳａ，Ｓｃを開とし、入力信号ＳＩＧｂによりキャパシタＣｂを充電する。このように信号ＳＩＧａ，ＳＩＧｂによってキャパシタＣａ，Ｃｂをそれぞれ充電した後、スイッチＳａ，Ｓｂを開、スイッチＳｃを閉として平均化処理を行う。平均化処理では、キャパシタＣａ，Ｃｂに蓄積された電荷が再分配され、入力信号ＳＩＧａ，ＳＩＧｂが平均化される。平均化された信号値がトランジスタＭｉａ，Ｍｉｂ，Ｍｏａ，Ｍｏｂで構成されるバッファを介して出力信号Ｓｏｕｔとして出力される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、信号平均化回路では、キャパシタＣａ，Ｃｂに加えてバッファを構成するトランジスタＭｉａ，Ｍｉｂの入力容量との間で電荷の再分配が生じ、平均化後の出力Ｓｏｕｔが実際の入力信号ＳＩＧａ，ＳＩＧｂの平均値からずれることがある。
【０００５】
例えば、入力信号ＳＩＧａ，ＳＩＧｂを同時にサンプリングできる場合はよいが、前段の増幅器を共有化していたり、入力信号ＳＩＧａ，ＳＩＧｂが同時に入力されなかったりする場合に次のような問題を生ずる。入力信号ＳＩＧａをサンプリングしている間に容量Ｃｂに保持されている電圧値Ｖｂと、最終的に入力信号ＳＩＧｂをサンプリングしたときの電圧Ｖｂとが異なる場合がある。このような場合、入力電圧の違いの影響によりバッファの動作点がずれてしまうことでＭｉａの入力容量が変化して、既にサンプリングされている入力信号ＳＩＧａによる電圧Ｖａの値が変動してしまう。これにより、平均化後の出力Ｓｏｕｔが実際の入力信号ＳＩＧａ，ＳＩＧｂの平均値からずれる。特に、ゲインを大きくしている場合に、このずれの影響が問題となる。
【課題を解決するための手段】
【０００６】
本発明の１つの態様は、第１及び第２のキャパシタと、前記第１のキャパシタの正端子に接続され、前記第１のキャパシタへの信号の入力を制御する第１のスイッチング素子と、前記第２のキャパシタの正端子に接続され、前記第２のキャパシタへの信号の入力を制御する第２のスイッチング素子と、前記第１のキャパシタと前記第２のキャパシタの正端子同士とを接続する平均化スイッチ素子と、を備え、パワーオフ期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第１のスイッチング素子を閉状態として前記第１のキャパシタに信号を入力することにより充電を行うプリチャージ期間と、前記プリチャージ期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第２のスイッチング素子を閉状態として前記第２のキャパシタに信号を入力することにより充電を行う第１サンプリング期間と、前記第１サンプリング期間後に、前記平均化スイッチ素子を遮断させて前記第１のキャパシタと前記第２のキャパシタとを非接続した状態において、前記第１のスイッチング素子を閉状態として前記第１のキャパシタに信号を入力することにより再充電を行う第２サンプリング期間と、前記第２サンプリング期間後に、前記平均化スイッチ素子を導通させて前記第１のキャパシタと前記第２のキャパシタとの正端子同士を接続した状態とする平均化期間と、を設けることを特徴とする平均化回路である。
【０００７】
ここで、前記プリチャージ期間は、前記第２サンプリング期間よりも短いことが好適である。
【０００８】
また、前記パワーオフ期間は、前記平均化期間と前記プリチャージ期間との間に設けられることが好適である。
【０００９】
また、前記第１のキャパシタの正端子及び前記第２のキャパシタの正端子の電圧が差動アンプ回路へ入力されることが好適である。
【発明の効果】
【００１０】
本発明によれば、信号の平均化値のずれを抑制した信号平均化回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における駆動回路の構成を示す図である。
【図２】本発明の実施の形態における第２差動アンプ回路の構成を示す図である。
【図３】本発明の実施の形態における駆動回路の第１の状態を示す図である。
【図４】本発明の実施の形態における駆動回路の第２の状態を示す図である。
【図５】本発明の実施の形態における駆動回路の出力状態を示す図である。
【図６】本発明の実施の形態における制御のタイミングチャートを示す図である。
【図７】従来の平均化回路の構成を示す図である。
【図８】従来の制御のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１２】
図１は、ホール素子の駆動回路１００の基本構成を示す。駆動回路１００は、ホール素子１０、電流源１２、第１差動アンプ回路１４、平均化回路１６、第２差動アンプ回路１８、出力バッファ回路２０及び制御回路２２を含んで構成される。駆動回路１００に含まれるスイッチング素子Ｓ１〜Ｓ１４は、制御回路２２によって開閉制御される（制御用のラインは図示しない）。なお、本実施の形態では、電流源１２は２つ設ける構成としたが、共通に使用する構成としてもよい。
【００１３】
ホール素子１０は、抵抗Ｒ１〜Ｒ４のブリッジ回路として表すことができる。抵抗Ｒ１〜Ｒ４には、抵抗Ｒ１〜Ｒ４の接続点Ａ〜Ｄを電流源１２，接地電位又は出力へ切り替えるスイッチング素子Ｓ１〜Ｓ８が接続される。
【００１４】
第１差動アンプ回路１４は、オペアンプ１４ａ，１４ｂを含んで構成される。オペアンプ１４ａと１４ｂは、それぞれの非反転入力端子（＋）間の差電圧Ｖｉ２−Ｖｉ１を増幅して出力する。
【００１５】
平均化回路１６は、スイッチング素子Ｓ９〜Ｓ１４、キャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２を含んで構成される。スイッチング素子Ｓ９〜Ｓ１４は、図１に示すように、オペアンプ１４ａ，１４ｂの出力端子をキャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２の端子に接続すると共に、キャパシタＣａ１，Ｃａ２間及びＣｂ１，Ｃｂ２間を接続する。
【００１６】
第２差動アンプ回路１８は、オペアンプ１８ａ，１８ｂを含んで構成される。オペアンプ１８ａと１８ｂは、それぞれの非反転入力端子（＋）間の差電圧（Ｖｂ１とＶｂ２の平均値）−（Ｖａ１とＶａ２の平均値）を増幅して出力する。図２に、第２差動アンプ回路１８の具体的な構成を示す。
【００１７】
以下、駆動回路１００の動作について説明する。駆動回路１００は、以下に示す第１状態及び第２状態を切り替えることによって、ホール素子１０を互いに９０°ずれた位置で使用した状態における出力電圧を足し合わせてオフセット値をキャンセルして出力する。
【００１８】
まず、図３に示すように、スイッチング素子Ｓ１〜Ｓ１４をオン／オフ制御することによって、駆動回路１００を第１の状態とする。スイッチング素子Ｓ１をオン及びスイッチング素子Ｓ２をオフすることによって抵抗Ｒ１，Ｒ３の接続点Ａに電流源１２を接続し、スイッチング素子Ｓ３をオン及びスイッチング素子Ｓ４をオフすることによって抵抗Ｒ２，Ｒ４の接続点Ｂを接地し、スイッチング素子Ｓ６をオン及びスイッチング素子Ｓ５をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ｃをオペアンプ１４ａの非反転入力端子（＋）に接続し、スイッチング素子Ｓ８をオン及びスイッチング素子Ｓ７をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｄをオペアンプ１４ｂの非反転入力端子（＋）に接続する。また、スイッチング素子Ｓ９〜Ｓ１４のうちスイッチング素子Ｓ９，Ｓ１２をオンし、その他をオフすることによって、オペアンプ１４ａの出力をキャパシタＣａ１の正端子，オペアンプ１４ｂの出力をキャパシタＣｂ２の正端子に接続し、オペアンプ１４ａ，１４ｂの出力電圧によってキャパシタＣａ１，Ｃｂ２をそれぞれ充電する状態とする。この状態を第１の状態とする。
【００１９】
次に、図４に示すように、スイッチング素子Ｓ１〜Ｓ１４をオン／オフ制御することによって、駆動回路１００を第２の状態とする。スイッチング素子Ｓ２をオン及びスイッチング素子Ｓ１をオフすることによって抵抗Ｒ１，Ｒ３の接続点Ａをオペアンプ１４ａの非反転入力端子（＋）に接続し、スイッチング素子Ｓ４をオン及びスイッチング素子Ｓ３をオフすることによって抵抗Ｒ２，Ｒ４の接続点Ｂをオペアンプ１４ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ５をオン及びスイッチング素子Ｓ６をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ｃに電流源１２を接続し、スイッチング素子Ｓ７をオン及びスイッチング素子Ｓ８をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｄを接地する。また、スイッチング素子Ｓ９〜Ｓ１４のうちスイッチング素子Ｓ１０，Ｓ１１をオンし、その他をオフすることによって、オペアンプ１４ａの出力をキャパシタＣｂ１の正端子，オペアンプ１４ｂの出力をキャパシタＣａ２の正端子に接続し、オペアンプ１４ａ，１４ｂの出力電圧によってキャパシタＣｂ１，Ｃａ２を充電する状態とする。この状態を第２の状態とする。
【００２０】
出力状態では、図５に示すように、スイッチング素子Ｓ１〜Ｓ１２はオフして、オペアンプ１４ａ，１４ｂとキャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２とは遮断する。また、スイッチング素子Ｓ１３，Ｓ１４をオンすることによって、キャパシタＣａ１，Ｃａ２の正端子同士及びキャパシタＣｂ１，Ｃｂ２の正端子同士をそれぞれ接続する。これによって、キャパシタＣａ１，Ｃａ２の充電電圧Ｖａ１，Ｖａ２が平均化されてオペアンプ１８ａの非反転入力端子（＋）に入力され、キャパシタＣｂ１，Ｃｂ２の充電電圧Ｖｂ１，Ｖｂ２が平均化されてオペアンプ１８ｂの非反転入力端子（＋）に入力される。
【００２１】
このようにホール素子１０について第１及び第２の状態を切り替えて、ホール素子１０の９０°ずれた２方向のホール電圧でキャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２をそれぞれ充電する。そして、駆動回路１００を出力状態とすることによって、キャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２の充電電圧を平均化してホール素子１０の出力電圧のオフセット値をキャンセルして出力する。
【００２２】
本実施の形態では、制御回路２２によって駆動回路１００を図６に示すタイミングチャートのように制御する。すなわち、ホール素子１０の駆動を停止させたパワーオフ期間Ａの後、一旦第２の状態においてプリチャージ期間Ｂを設け、続いて第１の状態において第１サンプリング期間Ｃ及び第２の状態において第２サンプリング期間Ｄとする。そして、第２サンプリング期間Ｄの後、出力状態である平均化期間Ｅとする。なお、パワーオフ期間Ａ又はパワーオフ期間Ａからプリチャージ期間Ｂへの移行前にキャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２に蓄積されている電荷を図示しない放電回路等を介して放電することが好ましい。
【００２３】
平均化期間Ｅでは、キャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２に加えて第２差動アンプ回路１８を構成するトランジスタＭａｉ１，Ｍａｉ２，Ｍｂｉ１，Ｍｂｉ２の入力容量との間で電荷の再分配が生じ、平均化後の出力Ｖｏｕｔが実際の入力信号Ｖａ１，Ｖａ２，Ｖｂ１，Ｖｂ２の平均値からずれる。
【００２４】
ここで、プリチャージ期間Ｂを設けない場合、第１サンプリング期間ＣにおけるキャパシタＣａ２，Ｃｂ１の充電状態と、第２サンプリング期間Ｄ後のキャパシタＣａ２，Ｃｂ１の充電状態と、が大きく異なる場合、第１サンプリング期間Ｃにおける第２差動アンプ回路１８の動作点と第２サンプリング期間Ｄ後における第２差動アンプ回路１８の動作点とがずれ差動アンプ回路１８の入力容量が変化する。これにより、第１サンプリング期間Ｃに充電されたキャパシタＣａ１，Ｃｂ２の正端子の電圧Ｖａ１，Ｖｂ２は第２サンプリング期間Ｄ後に変動してしまうおそれがあった。
【００２５】
これに対して、本実施の形態のようにプリチャージ期間Ｂを設けることによって、第１サンプリング期間Ｃと第２サンプリング期間ＤとにおけるキャパシタＣａ２，Ｃｂ１の充電状態の変動を小さくすることができる。これにより、第１サンプリング期間Ｃ及び第２サンプリング期間Ｄにおける第２差動アンプ回路１８の動作点のずれが抑制され、第１サンプリング期間Ｃ後と第２サンプリング期間Ｄ後とにおいてキャパシタＣａ１，Ｃｂ２の正端子の電圧Ｖａ１，Ｖｂ２の変動も抑制することができる。
【００２６】
なお、プリチャージ期間Ｂは、第１サンプリング期間Ｃ前と第２サンプリング期間Ｄ後のキャパシタＣａ２，Ｃｂ１の充電状態をある程度近づけることが目的であるので、本来の第２サンプリング期間Ｄより短い期間としてもよい。これにより、パワーオフ期間Ａの終了時点から出力が開始される迄の時間を短縮しつつ、平均化処理を適切に行うことができる。
【００２７】
このように、第１サンプリング期間Ｃ及び第２サンプリング期間Ｄの前に、第２サンプリング期間Ｄで充電されるキャパシタＣａ２，Ｃｂ１を予備充電するプリチャージ期間Ｂを設けることによって、平均化処理におけるずれを低減することができる。
【００２８】
なお、本実施の形態では、キャパシタＣａ１，Ｃａ２，Ｃｂ１，Ｃｂ２を用いる構成としたが、２つ以上のキャパシタを用いて入力電圧の平均化処理を行う場合においては同様の処理を適用することができる。
【符号の説明】
【００２９】
１０  ホール素子、１２  電流源、１４  第１差動アンプ回路、１４ａ，１４ｂ  オペアンプ、１６  平均化回路、１８  第２差動アンプ回路、１８ａ，１８ｂ  オペアンプ、２０  出力バッファ回路、２２  制御回路、１００  駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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