(57)【要約】【課題】製造プロセスによる閾値電圧の変動に起因する歩留まりの悪化を抑制可能な半導体装置を提供する。【解決手段】半導体装置は、複数のトランジスタが並列に接続された所定並列回路と、複数のトランジスタのオンオフ状態を制御しつつ所定並列回路のインピーダンスが所定値になったかを検出し、該インピーダンスが所定値になったときの複数のトランジスタのオンオフ状態に応じた制御値を生成する制御値生成部と、電源電圧を生成する電圧発生部と、電源電圧で動作する動作トランジスタと、制御値に基づいて電源電圧を制御する制御部と、を含む。【選択図】図１
2013038635.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタが並列に接続された所定並列回路と、
前記複数のトランジスタのオンオフ状態を制御しつつ前記所定並列回路のインピーダンスが所定値になったかを検出し、当該インピーダンスが前記所定値になったときの前記複数のトランジスタのオンオフ状態に応じた制御値を生成する制御値生成部と、
電源電圧を生成する電圧発生部と、
前記電源電圧で動作する動作トランジスタと、
前記制御値に基づいて前記電源電圧を制御する制御部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
複数のインピーダンス調整用トランジスタが並列に接続された調整用並列回路を有する出力バッファをさらに含み、
前記所定並列回路は、前記調整用並列回路のレプリカであり、
前記制御値生成部は、前記制御値に基づいて前記複数のインピーダンス調整用トランジスタのオンオフ状態を制御して前記調整用並列回路のインピーダンスを前記所定値に設定するキャリブレーション動作を実行する、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記制御値生成部は、前記複数のトランジスタのうちオン状態のトランジスタの数が少なくなるほど前記制御値を大きくし、
前記制御部は、前記制御値が大きくなるほど前記電源電圧を高くする、半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記制御値生成部は、前記複数のトランジスタのうちオン状態のトランジスタの数が少なくなるほど前記制御値を小さくし、
前記制御部は、前記制御値が小さくなるほど前記電源電圧を高くする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置内で生成した電源電圧で動作するトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、DRAM（Dynamic Random Access Memory）等の半導体装置に求められる動作周波数はますます高速化している。
【０００３】
動作周波数が高速化すると、半導体装置内の出力バッファのインピーダンスに対する要求は厳しくなり、また、半導体装置内の回路（例えば、DRAM内のメモリアレイの周辺に位置する周辺回路）のタイミングマージンを確保することが厳しくなる。
【０００４】
半導体装置内の出力バッファのインピーダンスは、例えば製造時のプロセスの影響により変動する。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンス調整は、例えば、キャリブレーション回路（ＺＱキャリブレーション回路）を用いて行われる（特許文献１および２参照）。キャリブレーション回路は、ＰＶＴ（Process、Voltage、Temperature）条件によって変化するＺＱコード（制御値）を生成し、ＺＱコードに従って出力バッファのインピーダンスを調整する。
【０００５】
一方、半導体装置内の回路のタイミングマージンは、従来、シミュレーション結果に基づいて決定されていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３４０５号公報
【特許文献２】特開２００８−１３５９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来の半導体装置では、シミュレーション時点で半導体装置内の回路のタイミングマージンが十分確保できていても、実物の半導体装置では回路のタイミングマージンを十分に確保できず、ロットによっては歩留まりが悪化することがあるという問題を本願発明者は明らかにした。以下、この問題について説明する。
【０００８】
半導体装置では、例えば製造時のプロセスの影響によりトランジスタの閾値電圧が変動する。トランジスタの閾値電圧の変動が大きいと、実物の半導体装置の回路内のトランジスタがシミュレーション通りに動作しなくなる。このため、シミュレーション時点で半導体装置内の回路のタイミングマージンが十分確保できていても、実物の半導体装置では回路のタイミングマージンを十分に確保できなくなり、ロットによっては歩留まりが悪化することになる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、複数のトランジスタが並列に接続された所定並列回路と、前記複数のトランジスタのオンオフ状態を制御しつつ前記所定並列回路のインピーダンスが所定値になったかを検出し、当該インピーダンスが前記所定値になったときの前記複数のトランジスタのオンオフ状態に応じた制御値を出力する制御値出力部と、電源電圧を生成する電圧生成部と、前記電源電圧で動作する動作トランジスタと、前記制御値に基づいて前記電源電圧を制御する制御部と、を含む。
【００１０】
所定並列回路内のトランジスタと、電源電圧で動作する動作トランジスタとは、製造時のプロセスの影響により閾値電圧が共に変動し、各トランジスタは、閾値電圧の変動に応じて、オン状態時のインピーダンスが変化する。このため、所定並列回路のインピーダンスが所定値になったときの制御値は、所定並列回路内のトランジスタの閾値電圧および動作トランジスタの閾値電圧に応じたものとなる。そして、動作トランジスタは、閾値電圧に応じて動作スピードが変動し、また、電源電圧に応じても動作スピードが変動する。
【００１１】
本発明では、動作トランジスタの閾値電圧に応じて変動する制御値に基づいて、動作トランジスタの電源電圧を制御することによって、閾値電圧の変動に起因する動作トランジスタの動作スピードの変動を小さくすることが可能になる。
【発明の効果】
【００１２】
本発明によれば、閾値電圧の変動に起因する動作トランジスタの動作スピードの変動を小さくすることができ、よって、動作トランジスタのタイミングマージンを確保することが可能になる。したがって、動作トランジスタの閾値電圧の変動に起因する歩留まりの悪化を抑制することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の半導体装置１００を示したブロック図である。
【図２】出力バッファ１を示した回路図である。
【図３】ＺＱキャリブレーション回路２を示した回路図である。
【図４】ＤＱレプリカ回路２１ａを示した回路図である。
【図５】ＤＱレプリカ回路２１ｃを示した回路図である。
【図６】VPERI発生部３と周辺回路４と電圧制御部５とを示した回路図である。
【図７】５ビットのプルアップ用ＺＱコードの各ビットの値と、プルアップ用ＺＱコード表す値と、の関係を表した図である。
【図８】ＺＱキャリブレーション動作を説明するためのフローチャートである。
【図９】キャリブレーション用ピンＺＱの電位の変化を示した図である。
【図１０】接続点Ａの電位の変化を示した図である。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態について図面を参照して説明する。
【００１５】
図１は、本発明の一実施形態の半導体装置１００を示したブロック図である。本実施形態では、半導体装置１００としてDRAMが用いられる。
【００１６】
半導体装置１００は、出力バッファ１と、ＺＱキャリブレーション回路２と、VPERI発生部３と、周辺回路４と、電圧制御部５と、を含む。
【００１７】
出力バッファ１は、インピーダンス調整機能を有し、本実施形態では２４０オーム（調整後の値）のインピーダンスを有している。出力バッファ１の動作は、ＺＱキャリブレーション回路２より供給されるＺＱコードによって制御される。
【００１８】
ＺＱコードは、後述するように５ビットのプルアップ用ＺＱコードおよび５ビットのプルダウン用ＺＱコードからなる。５ビットのプルアップ用ＺＱコードと、５ビットのプルダウン用ＺＱコードは、それぞれ、制御値の一例である。
【００１９】
図２は、出力バッファ１を示した回路図である。
【００２０】
図２に示すように、出力バッファ１は、複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ１１１〜１１５が並列に接続された並列回路１１と、複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ１２１〜１２５が並列に接続された並列回路１２と、トランジスタ１１１〜１１５とトランジスタ１２１〜１２５との間に直列に接続された抵抗１３１および１３２とを含み、抵抗１３１と抵抗１３２の接続点がデータピンＤＱに接続されている。出力バッファ１のうち、トランジスタ１１１〜１１５および抵抗１３１からなる部分はプルアップ回路ＰＵを構成しており、トランジスタ１２１〜１２５および抵抗１３２からなる部分はプルダウン回路ＰＤを構成している。
【００２１】
並列回路１１および１２は、それぞれ、調整用並列回路の一例である。また、トランジスタ１１１〜１１５および１２１〜１２５は、それぞれ、インピーダンス調整用トランジスタの一例である。
【００２２】
トランジスタ１１１〜１１５のゲートには、動作信号４１Ｐを構成する５つの動作信号４１Ｐ１〜４１Ｐ５が供給されており、トランジスタ１２１〜１２５のゲートには、動作信号４１Ｎを構成する５つの動作信号４１Ｎ１〜４１Ｎ５が供給されている。本実施形態では、５つの動作信号４１Ｐ１〜４１Ｐ５として、ＺＱキャリブレーション回路２から出力される５ビットのプルアップ用ＺＱコードの各ビットの信号が用いられ、５つの動作信号４１Ｎ１〜４１Ｎ５として、ＺＱキャリブレーション回路２から出力される５ビットのプルダウン用ＺＱコードの各ビットの信号が用いられる。これにより、出力バッファ１に含まれる１０個のトランジスタは、１０個の動作信号４１Ｐ１〜４１Ｐ５および４１Ｎ１〜４１Ｎ５によって、個別にオン／オフ制御を行うことができる。
【００２３】
並列回路１１および１２は、いずれも導通時に１２０オームとなるように設計されている。しかしながら、トランジスタのオン抵抗およびオン抵抗に影響を及ぼす閾値電圧は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０オームとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、出力バッファ１は、複数のトランジスタからなる並列回路１１および１２を有している。インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定し、トランジスタ１２１のＷ／Ｌ比を「１」とした場合、トランジスタ１２２〜１２５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。）。これにより、動作信号４１Ｐ１〜４１Ｐ５および動作信号４１Ｎ１〜４１Ｎ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路１１および１２のオン抵抗を１２０オームまたはほぼ１２０オームに固定させることができる。
【００２４】
抵抗１３１および１３２の抵抗値は、いずれも１２０オームに設計されている。これにより、並列回路１１および１２の少なくとも一方がオン状態となれば、データピンＤＱからみた出力バッファ１のインピーダンスは２４０オームとなる。抵抗１３１および１３２としては、例えばタングステン（Ｗ）抵抗を用いることができる。
【００２５】
図１に示したＺＱキャリブレーション回路２は、ＤＱレプリカ回路（プルアップ）２１ａおよび２１ｂと、ＤＱレプリカ回路（プルダウン）２１ｃと、制御値生成部２２と、を含む。
【００２６】
ＤＱレプリカ回路２１ａおよび２１ｂは、それぞれ、図２に示したプルアップ回路ＰＵのレプリカであり、ＤＱレプリカ回路２１ｃは、図２に示したプルダウン回路ＰＤのレプリカである。ＤＱレプリカ回路２１ａの出力端子２１０は、抵抗値が２４０オームの抵抗Ｒと接続され、ＤＱレプリカ回路２１ａと抵抗Ｒの直列回路は、電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続されている。ＤＱレプリカ回路２１ｂはＤＱレプリカ回路２１ｃと直列に接続され、ＤＱレプリカ回路２１ｂとＤＱレプリカ回路２１ｃの直列回路は、電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続されている。
【００２７】
制御値生成部２２は、ＤＱレプリカ回路２１ａ内のトランジスタのオンオフ状態とＤＱレプリカ回路２１ｂ内のトランジスタのオンオフ状態とを同様に制御し、ＤＱレプリカ回路２１ａの出力端子２１０の電位に基づいて、出力端子２１０の電位が所定電位（ＶＤＤ／２）になったときのＤＱレプリカ回路２１ａおよび２１ｂ内のトランジスタのオンオフ状態に応じたプルアップ用ＺＱコードを生成する。
【００２８】
なお、出力端子２１０の電位が所定電位（ＶＤＤ／２）になったとき、ＤＱレプリカ回路２１ａ内の並列回路のインピーダンスが所定値（１２０オーム）になるので、制御値生成部２２は、ＤＱレプリカ回路２１ａ内の並列回路のインピーダンスが所定値（１２０オーム）になったときのＤＱレプリカ回路２１ａ内のトランジスタのオンオフ状態に応じたプルアップ用ＺＱコードを生成することになる。
【００２９】
また、制御値生成部２２は、ＤＱレプリカ回路２１ｂ内の並列回路のインピーダンスを１２０オームに設定した状態で、ＤＱレプリカ回路２１ｃ内のトランジスタのオンオフ状態を制御し、ＤＱレプリカ回路２１ｂとＤＱレプリカ回路２１ｃとの出力端子の接続点Ａの電位に基づいて、接続点Ａの電位が所定電位（ＶＤＤ／２）になったときのＤＱレプリカ回路２１ｃ内のトランジスタのオンオフ状態に応じたプルダウン用ＺＱコードを生成する。
【００３０】
なお、ＤＱレプリカ回路２１ｂ内の並列回路のインピーダンスが１２０オームに設定された状態で、接続点Ａの電位が所定電位（ＶＤＤ／２）になったとき、ＤＱレプリカ回路２１ｃ内の並列回路のインピーダンスが所定値（１２０オーム）になるので、制御値生成部２２は、ＤＱレプリカ回路２１ｃ内の並列回路のインピーダンスが所定値（１２０オーム）になったときのＤＱレプリカ回路２１ｃ内のトランジスタのオンオフ状態に応じたプルダウン用ＺＱコードを生成することになる。
【００３１】
制御値生成部２２は、プルアップ用ＺＱコードとプルダウン用ＺＱコードとから構成されるＺＱコードを出力バッファ１に供給し、プルアップ用ＺＱコードを電圧制御部５に供給する。
【００３２】
図３は、ＺＱキャリブレーション回路２を示した回路図である。
【００３３】
図３に示すように、ＺＱキャリブレーション回路２は、ＶＤＤ／２発生部２３ａおよび２３ｂと、ＤＱレプリカ回路２１ａ〜２１ｃと、比較部２２ａ１および２２ａ２と、カウンタ２２ｂ１および２２ｂ２と、レプリカ制御回路２２ｃ１〜２２ｃ３と、ラッチ２２ｄ１および２２ｄ２と、を含む。
【００３４】
なお、ＶＤＤ／２発生部２３ａおよび２３ｂと比較部２２ａ１および２２ａ２とカウンタ２２ｂ１および２２ｂ２とレプリカ制御回路２２ｃ１〜２２ｃ３とラッチ２２ｄ１および２２ｄ２は、図１に示した制御値生成部２２を構成する。
【００３５】
ＶＤＤ／２発生部２３ａおよび２３ｂは、電位ＶＤＤ／２を生成する。
【００３６】
比較部２２ａ１は、ＤＱレプリカ回路２１ａの出力端子２１０の電位と電位ＶＤＤ／２を比較する。なお、ＤＱレプリカ回路２１ａの出力端子２１０は、キャリブレーション用ピンＺＱを介して抵抗Ｒと接続される。抵抗Ｒの抵抗値は、上述したように２４０オームに設定されている。比較部２２ａ２は、接続点Ａの電位と電位ＶＤＤ／２を比較する。
【００３７】
カウンタ２２ｂ１は、比較部２２ａ１の比較結果に応じてカウント動作を実行する。カウンタ２２ｂ２は、比較部２２ａ２の比較結果に応じてカウント動作を実行する。カウンタ２２ｂ１のカウント値とカウンタ２２ｂ２のカウント値は、５ビットで表される。
【００３８】
レプリカ制御回路２２ｃ１は、カウンタ２２ｂ１のカウント値に基づいてＤＱレプリカ回路２１ａ内のトランジスタのオンオフを制御する。レプリカ制御回路２２ｃ２は、カウンタ２２ｂ１のカウント値に基づいてＤＱレプリカ回路２１ｂ内のトランジスタのオンオフを制御する。レプリカ制御回路２２ｃ３は、カウンタ２２ｂ２のカウント値に基づいてＤＱレプリカ回路２１ｃ内のトランジスタのオンオフを制御する。
【００３９】
ラッチ２２ｄ１は、ＤＱレプリカ回路２１ａおよび２１ｂのインピーダンスが２４０オームに設定されたときのカウンタ２２ｂ１のカウント値をプルアップ用ＺＱコードとして保持する。ラッチ２２ｄ１は、ＤＱレプリカ回路２１ｃのインピーダンスが２４０オームに設定されたときのカウンタ２２ｂ２のカウント値をプルダウン用ＺＱコードとして保持する。
【００４０】
図４は、ＤＱレプリカ回路２１ａを示した回路図である。
【００４１】
図４に示すように、ＤＱレプリカ回路２１ａは、出力バッファ１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、ＤＱレプリカ回路２１ａは、５つのＰチャンネルＭＯＳトランジスタ２１１〜２１５が並列に接続された並列回路２１−１と、一端がＭＯＳトランジスタ２１１〜２１５のドレインに接続された抵抗２３１とを備え、抵抗２３１の他端がキャリブレーション用ピンＺＱに接続されている。並列回路２１−１は、所定並列回路の一例である。ＤＱレプリカ回路２１ａに含まれるトランジスタ２１１〜２１５は、図２に示すトランジスタ１１１〜１１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ１１１〜１１５のＷ／Ｌ比と同様、トランジスタ２１１〜２１５のＷ／Ｌ比もそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されている。ただし、インピーダンスが実質的に同じである限り、ＤＱレプリカ回路２１ａに含まれるトランジスタ２１１〜２１５と、図２に示すトランジスタ１１１〜１１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００４２】
抵抗２３１も、図２に示す抵抗１３１に対応しており、したがって、その抵抗値は１２０オームに設定されている。
【００４３】
トランジスタ２１１〜２１５のゲートには、レプリカ制御回路２２ｃ１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されており、これによってＤＱレプリカ回路２１ａの動作が制御される。インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５は、動作信号４１Ｐ１〜４１Ｐ５に対応する信号である。
【００４４】
ＤＱレプリカ回路２１ｂも、図４に示すＤＱレプリカ回路２１ａと同一の回路構成を有しており、ＤＱレプリカ回路２１ｂに含まれる５つのトランジスタのゲートには、レプリカ制御回路２２ｃ２よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
【００４５】
図５は、ＤＱレプリカ回路２１ｃを示した回路図である。
【００４６】
図５に示すように、ＤＱレプリカ回路２１ｃは、出力バッファ１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、ＤＱレプリカ回路２１ｃは、５つのＮチャンネルＭＯＳトランジスタ２２１〜２２５が並列に接続された並列回路２１−２と、一端がこれらＮチャンネルＭＯＳトランジスタ２２１〜２２５のドレインに接続された抵抗２３２とを備えている。ＤＱレプリカ回路２１ｃに含まれるトランジスタ２２１〜２２５は、図２に示すトランジスタ１２１〜１２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、ＤＱレプリカ回路２１ａと同様である。抵抗２３２も、図２に示す抵抗１３２に対応しており、したがって、その抵抗値は１２０オームに設定されている。
【００４７】
トランジスタ２２１〜２２５のゲートには、レプリカ制御回路２２ｃ３よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されており、これによってＤＱレプリカ回路２１ｃの動作が制御される。インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、動作信号４１Ｎ１〜４１Ｎ５に対応する信号である。
【００４８】
このように、ＤＱレプリカ回路２１ａおよび２１ｂは、いずれも出力バッファ１に含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、ＤＱレプリカ回路２１ｃは、出力バッファ１に含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。したがって、ＤＱレプリカ回路２１ａ、２１ｂおよび２１ｃのインピーダンスは、いずれも２４０オーム（調整後の値）である。このうち、ＤＱレプリカ回路２１ｂとＤＱレプリカ回路２１ｃとで、出力バッファ１のレプリカである「レプリカバッファ」を構成する。したがって、レプリカバッファは出力バッファ１と実質的に同じ回路構成を有していることになる。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。
【００４９】
図３に示した比較部２２ａ１の２つの入力端子の一方（非反転入力端子）はキャリブレーション用ピンＺＱおよびＤＱレプリカ回路２１ａの出力端子２１０に接続されており、他方（反転入力端子）はＶＤＤ／２発生部２３ａに接続されている。かかる構成により、比較部２２ａ１は、キャリブレーション用ピンＺＱの電位（ＤＱレプリカ回路２１ａの出力端子２１０の電位）と電位ＶＤＤ／２とを比較し、キャリブレーション用ピンＺＱの電位が電位ＶＤＤ／２よりも高ければ、出力である比較信号ＣＯＭＰ１をハイレベルとし、電位ＶＤＤ／２がキャリブレーション用ピンＺＱの電位よりも高ければ、比較信号ＣＯＭＰ１をローレベルとする。
【００５０】
カウンタ２２ｂ１は、制御信号ＡＣＴ１が活性化するとカウントアップまたはカウントダウンするカウンタであり、比較部２２ａ１の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。
【００５１】
レプリカ制御回路２２ｃ１および２２ｃ２は、カウンタ２２ｂ１のカウント値に基づいてインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を生成する。本実施形態では、カウンタ２２ｂ１が５ビットでカウント値を出力するので、レプリカ制御回路２２ｃ１および２２ｃ２は、カウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号ＤＲＺＱＰ１、ＤＲＺＱＰ２、ＤＲＺＱＰ３、ＤＲＺＱＰ４およびＤＲＺＱＰ５として使用する。
【００５２】
レプリカ制御回路２２ｃ１は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５をＤＱレプリカ回路２１ａに供給して、ＤＱレプリカ回路２１ａのインピーダンスを調整する。レプリカ制御回路２２ｃ２は、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５をＤＱレプリカ回路２１ｂに供給して、ＤＱレプリカ回路２１ｂのインピーダンスを調整する。
【００５３】
レプリカ制御回路２２ｃ１および２２ｃ２が、カウンタ２２ｂ１のカウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号ＤＲＺＱＰ１、ＤＲＺＱＰ２、ＤＲＺＱＰ３、ＤＲＺＱＰ４およびＤＲＺＱＰ５として使用するため、ＤＱレプリカ回路２１ａおよび２１ｂでは、カウンタ２２ｂ１のカウント値が大きくなるほど、オン状態となるトランジスタの数が減っていく。
【００５４】
また、各トランジスタでは、製造時のプロセスの影響により閾値電圧が変動する。各トランジスタは、閾値電圧が高くなるほど、オン状態時のインピーダンスが高くなる。このため、閾値電圧が高くなるほど、ＤＱレプリカ回路２１ａおよび２１ｂのインピーダンスが２４０オームになるために必要となるオン状態のトランジスタの数は少なくなる。このため、閾値電圧が高くなるほど、ＤＱレプリカ回路２１ａおよび２１ｂのインピーダンスが２４０オームになるときのカウンタ２２ｂ１のカウント値は大きくなる。
【００５５】
比較部２２ａ２の２つの入力端子の一方（非反転入力端子）はレプリカバッファの出力端である接続点Ａに接続され、他方（反転入力端子）はＶＤＤ／２発生部２３ｂに接続されている。かかる構成により、比較部２２ａ２は、レプリカバッファの出力電位と電位ＶＤＤ／２とを比較し、レプリカバッファの出力電位が電位ＶＤＤ／２よりも高ければ、出力である比較信号ＣＯＭＰ２をハイレベルとし、電位ＶＤＤ／２がレプリカバッファの出力電位よりも高ければ、比較信号ＣＯＭＰ２をローレベルとする。
【００５６】
カウンタ２２ｂ２は、制御信号ＡＣＴ２が活性化するとカウントアップまたはカウントダウンするカウンタであり、比較部２２ａ２の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。
【００５７】
レプリカ制御回路２２ｃ３は、カウンタ２２ｂ２のカウント値に基づいてインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を生成する。本実施形態では、カウンタ２２ｂ２が５ビットでカウント値を出力するので、レプリカ制御回路２２ｃ３は、カウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号ＤＲＺＱＮ１、ＤＲＺＱＮ２、ＤＲＺＱＮ３、ＤＲＺＱＮ４およびＤＲＺＱＮ５として使用する。
【００５８】
レプリカ制御回路２２ｃ３は、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５をＤＱレプリカ回路２１ｃに供給して、ＤＱレプリカ回路２１ｃのインピーダンスを調整する。
【００５９】
レプリカ制御回路２２ｃ３が、カウンタ２２ｂ２のカウント値を表す各ビットの信号を、それぞれ、インピーダンス制御信号ＤＲＺＱＮ１、ＤＲＺＱＮ２、ＤＲＺＱＮ３、ＤＲＺＱＮ４およびＤＲＺＱＮ５として使用するため、ＤＱレプリカ回路２１ｃでは、カウンタ２２ｂ２のカウント値が大きくなるほど、オン状態となるトランジスタの数が増えていく。
【００６０】
各トランジスタは、閾値電圧が高くなるほど、オン状態時のインピーダンスが高くなるため、閾値電圧が高くなるほど、ＤＱレプリカ回路２１ｃのインピーダンスが２４０オームになるために必要となるオン状態のトランジスタの数は少なくなる。このため、閾値電圧が高くなるほど、ＤＱレプリカ回路２１ｃのインピーダンスが２４０オームになるときのカウンタ２２ｂ２のカウント値は小さくなる。
【００６１】
カウンタ２２ｂ１は、制御信号ＡＣＴ１が非活性化するとカウント動作を停止し、カウンタ２２ｂ２は、制御信号ＡＣＴ２が非活性化するとカウント動作を停止する。
【００６２】
ラッチ２２ｄ１は、カウンタ２２ｂ１のカウント動作停止時のカウント値をプルアップ用ＺＱコードとしてラッチし、プルアップ用ＺＱコードを出力バッファ１と電圧制御部５に供給する。ラッチ２２ｄ２は、カウンタ２２ｂ２のカウント動作停止時のカウント値をプルダウン用ＺＱコードとしてラッチし、プルダウン用ＺＱコードを出力バッファ１に供給する。
【００６３】
図６は、VPERI発生部３と周辺回路４と電圧制御部５とを示した回路図である。
【００６４】
図６に示すように、VPERI発生部３は、定電圧源の電位とグランド電位（ＧＮＤ）間に直列に接続された抵抗Ｒ１〜Ｒ４と、セレクタ３１と、アンプ３２と、ＮチャンネルＭＯＳトランジスタ３３と、を含む。
【００６５】
セレクタ３１は、抵抗Ｒ１と抵抗Ｒ２との接続点Ｂ１の電位と、抵抗Ｒ２と抵抗Ｒ３との接続点Ｂ２の電位と、抵抗Ｒ３と抵抗Ｒ４との接続点Ｂ３の電位と、を受け付け、電圧制御部５から供給される３ビットのセレクタ信号に従って、接続点Ｂ１の電位と接続点Ｂ２の電位と接続点Ｂ３の電位のいずれかを出力する。アンプ３２は、セレクタ３１の出力を増幅してトランジスタ３３のゲートに出力し、トランジスタ３３の出力である内部電源電圧VREPIを制御する。
【００６６】
周辺回路４は、例えば、メモリアレイ以外の回路であり、内部電源電圧VPERIで動作するトランジスタ４１および４２を有する。トランジスタ４１および４２は、動作トランジスタの一例である。なお、周辺回路４内のトランジスタの数は、２つに限らず適宜変更可能である。
【００６７】
電圧制御部５は、制御部の一例である。電圧制御部５は、VPERI発生部３からの内部電源電圧VPERIを、ＺＱキャリブレーション回路２からのプルアップ用ＺＱコードに基づいて制御する。なお、プルアップ用ＺＱコードの値は、ＤＱレプリカ回路２１ａおよび２１ｂ内のトランジスタの閾値電圧が高いほど大きい値となる。
【００６８】
図７は、５ビットのプルアップ用ＺＱコードの各ビットの値と、プルアップ用ＺＱコードが表す値（０〜３１）と、の関係を表した図である。
【００６９】
電圧制御部５は、ＮＯＲ回路５１とＡＮＤ回路５２とＮＯＲ回路５３とを含む。
【００７０】
ＮＯＲ回路５１は、５ビットのプルアップ用ＺＱコードのうち、最上位ビットであるＺＱ＿ＣＯＤＥ４と最上位の１つ下の位のビットであるＺＱ＿ＣＯＤＥ３とのＮＯＲ演算を行う。このため、ＮＯＲ回路５１は、プルアップ用ＺＱコードが表す値が８よりも小さい場合（閾値電圧が下限基準値よりも低い場合）に、Ｈを出力する。
【００７１】
ＡＮＤ回路５２は、ＺＱ＿ＣＯＤＥ４とＺＱ＿ＣＯＤＥ３とのＡＮＤ演算を行う。このため、ＡＮＤ回路５２は、プルアップ用ＺＱコードが表す値が２４よりも大きい場合（閾値電圧が上限基準値よりも低い場合）に、Ｈを出力する。
【００７２】
ＮＯＲ回路５３は、ＮＯＲ回路５１の出力とＡＮＤ回路５２の出力とのＮＯＲ演算を行う。このため、ＮＯＲ回路５３は、プルアップ用ＺＱコードが表す値が８以上２４以下の場合（閾値電圧が下限基準値以上で上限基準値以下の場合）に、Ｈを出力する。
【００７３】
電圧制御部５は、ＮＯＲ回路５１とＡＮＤ回路５２とＮＯＲ回路５３の出力を３ビットのセレクタ信号として、セレクタ３１に出力する。なお、セレクタ３１は、３ビットのセレクタ信号のうちＮＯＲ回路５１の出力がＨの場合（閾値電圧が下限基準値よりも低い場合）に接続点Ｂ３の電位を出力し、３ビットのセレクタ信号のうちＮＯＲ回路５３の出力がＨの場合（閾値電圧が下限基準値以上で上限基準値以下の場合）に接続点Ｂ２の電位を出力し、ビットのセレクタ信号のうちＡＮＤ回路５２の出力がＨの場合（閾値電圧が上限基準値よりも高い場合）に接続点Ｂ１の電位を出力する。
【００７４】
このように、本実施形態による半導体装置１００は、複数のトランジスタ２１１〜２１５が並列に接続された所定並列回路２１−１と、複数のトランジスタ２１１〜２１５のオンオフ状態を制御しつつ所定並列回路２１−１のインピーダンスが所定値（１２０オーム）になったかを検出し、所定並列回路２１−１のインピーダンスが所定値（１２０オーム）になったときの複数のトランジスタ２１１〜２１５のオンオフ状態に応じた制御値であるプルアップ用ＺＱコードを生成する制御値生成部２２と、電源電圧VPERIを生成する電圧発生部３と、電源電圧VPERIで動作する動作トランジスタ４１および４２と、制御値であるプルアップ用ＺＱコードに基づいて電源電圧VPERIを制御する制御部５と、を含む。
【００７５】
また、本実施形態による半導体装置１００は、複数のインピーダンス調整用トランジスタ１１１〜１１５が並列に接続された調整用並列回路１１を有する出力バッファ１をさらに含み、所定並列回路２１−１は、調整用並列回路１１のレプリカであり、制御値生成部２２は、制御値であるプルアップ用ＺＱコードに基づいて複数のインピーダンス調整用トランジスタ１１１〜１１５のオンオフ状態を制御して調整用並列回路１１のインピーダンスを所定値（１２０オーム）に設定するキャリブレーション動作を実行する。
【００７６】
また、本実施形態による半導体装置１００では、制御値生成部２２は、複数のトランジスタ２１１〜２１５のうちオン状態のトランジスタの数が少なくなるほど制御値であるプルアップ用ＺＱコードの値を大きくし、制御部５は、制御値であるプルアップ用ＺＱコードの値が大きくなるほど電源電圧VPERIを高くする。
【００７７】
次に、動作を説明する。
【００７８】
まず、ＺＱキャリブレーション動作について説明する。
【００７９】
ＺＱキャリブレーション動作は、上述のとおり、出力バッファ１のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけＺＱキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。以下、具体的に説明する。
【００８０】
ＺＱキャリブレーション動作を行う場合には、あらかじめ、キャリブレーション用ピンＺＱに抵抗（外部抵抗）Ｒ（図１、図３参照）接続しておく必要がある。抵抗Ｒとしては、出力バッファ１の目的とするインピーダンス（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる必要がある。したがって、本実施形態では、２４０オームの抵抗Ｒが用いられる。
【００８１】
図８は、ＺＱキャリブレーション動作を説明するためのフローチャートである。
【００８２】
まず、不図示の出力制御回路などは、外部コマンドなどによってキャリブレーション動作が指示されると（ステップＳ１）、制御信号ＡＣＴ１を活性化し、カウンタ２ｂ１のカウント動作を開始させてプルアップ側のキャリブレーションを開始する（ステップＳ２）。電源投入後などの初期状態においては、カウンタ２２ｂ１のカウント値は、一例としてオール１（本実施形態では、「１１１１１」）にリセットされており、そのため、レプリカ制御回路２２ｃ１および２２ｃ２から出力される５ビットのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５としては、いずれもハイレベルである。したがって、ＤＱレプリカ回路２１ａに含まれるトランジスタ２１１〜２１５は全てオフ状態となり、その結果、比較部２２ａ１の出力である比較信号ＣＯＭＰ１はローレベルとなる。
【００８３】
このため、カウンタ２２ｂ１はカウントダウンを進め、これに連動してトランジスタ２１１〜２１５のオン／オフ状態が切り替わる。具体的には、トランジスタ２１１〜２１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、カウンタ２２ｂ１の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＰ１に割り当てられ、カウンタ２２ｂ２の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ５に割り当てられる。これにより、ＤＱレプリカ回路２１ａのインピーダンスを最小ピッチで変化させることができる。
【００８４】
このようなカウントダウンが進むに連れて、ＤＱレプリカ回路２１ａのインピーダンスは徐々に低下し、図９に示すように、キャリブレーション用ピンＺＱの電位は徐々に上昇する。そして、ＤＱレプリカ回路２１ａのインピーダンスが目的とするインピーダンス（２４０オーム）未満まで低下すると、キャリブレーション用ピンＺＱの電位が電位ＶＤＤ／２を超えることから、比較部２２ａ１の出力である比較信号ＣＯＭＰ１はハイレベルに反転する。これに応答してカウンタ２２ｂ１はカウントアップを進め、今度はＤＱレプリカ回路２１ａのインピーダンスを上昇させる。
【００８５】
このような動作を繰り返すことにより、キャリブレーション用ピンＺＱの電位は電圧ＶＤＤ／２近傍（電圧ＶＤＤ／２を含む）で安定する。その後、出力制御回路（不図示）は、制御信号ＡＣＴ１を非活性化し、カウンタ２２ｂ１のカウント動作を停止させる。続いて、出力制御回路は、カウンタ２２ｂ１のカウント値とデフォルトのカウンタ２２ｂ１用基準値とを比較し、その差が許容値よりも大きいと（ステップＳ３）、ステップＳ２をやり直し、一方、その差が許容値以内であると（ステップＳ３）、ラッチ２２ｄ１にカウンタ２２ｂ１のカウント値をラッチさせる。これにより、プルアップ用ＺＱコードおよびインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルが確定する。そして、ラッチ２２ｄ１は、プルアップ用ＺＱコードを、出力バッファ１および電圧制御部５に出力する（ステップＳ４）。
【００８６】
以上の動作により、ＤＱレプリカ回路２１ａおよび２１ｂのインピーダンスが２４０オームに調整される。なお、カウンタ２２ｂ１の初期値をオール１ではなく、設計値で２４０オームとなるような値とし、比較信号ＣＯＭＰ１のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。
【００８７】
次に、出力制御回路（不図示）は、制御信号ＡＣＴ２を活性化し、カウンタ２２ｂ２のカウント動作を開始させてプルダウン側のキャリブレーションを開始する（ステップＳ５）。初期状態においては、カウンタ２２ｂ２のカウント値は、一例としてオール０（本実施形態では、「０００００」）にリセットされており、そのため、レプリカ制御回路２２ｃ３から出力される５ビットのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもローレベルである。したがって、ＤＱレプリカ回路２１ｃに含まれるトランジスタ２２１〜２２５は全てオフ状態となり、その結果、比較部２２ａ２の出力である比較信号ＣＯＭＰ２はハイレベルとなる。
【００８８】
これに応答してカウンタ２２ｂ２はカウントアップを進め、これに連動して、トランジスタ２２１〜２２５のオン／オフ状態が切り替わる。この場合も、トランジスタ２２１〜２２５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、カウンタ２２ｂ２の最下位ビット（ＭＬＢ）がインピーダンス制御信号ＤＲＺＱＮ１に割り当てられ、カウンタ２２ｂ２の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＮ５に割り当てられる。これにより、ＤＱレプリカ回路２１ｃのインピーダンスを最小ピッチで変化させることができる。
【００８９】
このようなカウントアップが進むに連れて、ＤＱレプリカ回路２１ｃのインピーダンスは徐々に低下し、図１０に示すように、接続点Ａの電位は徐々に低下する。そして、ＤＱレプリカ回路２１ｃのインピーダンスが目的とするインピーダンス（２４０オーム）未満まで低下すると、接続点Ａの電位は電位ＶＤＤ／２を下回るため、比較部２２ａ２の出力である比較信号ＣＯＭＰ２はローレベルに反転する。これに応答してカウンタ２２ｂ２はカウントダウンを進め、今度はＤＱレプリカ回路２１ｃのインピーダンスを上昇させる。
【００９０】
このような動作を繰り返すことにより、接続点Ａの電位は電位ＶＤＤ／２近傍で安定する。その後、出力制御回路（不図示）は、制御信号ＡＣＴ２を非活性化し、カウンタ２２ｂ２のカウント動作を停止させる。続いて、出力制御回路は、カウンタ２２ｂ２のカウント値とデフォルトのカウンタ２２ｂ２用基準値とを比較し、その差が許容値よりも大きいと（ステップＳ６）、ステップＳ５をやり直し、一方、その差が許容値以内であると（ステップＳ６）、ラッチ２２ｄ２にカウンタ２２ｂ２のカウント値をラッチさせる。これにより、プルダウン用ＺＱコードおよびインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルが確定する。そして、ラッチ２２ｄ２は、プルダウン用ＺＱコードを、出力バッファ１に出力する（ステップＳ７）。
【００９１】
以上の動作により、ＤＱレプリカ回路２１ｃのインピーダンスも２４０オームに調整される。この場合も、カウンタ２２ｂ２の初期値をオール０ではなく、設計値で２４０オームとなるような値とし、比較信号ＣＯＭＰ２のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。
【００９２】
以上がＺＱキャリブレーション動作である。
【００９３】
このようなＺＱキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱは、図１に示す出力バッファ１に供給されることから、出力バッファ１も、正確に２４０オームのインピーダンスで動作することが可能となる。
【００９４】
次に、電圧制御部５とVPERI発生部３と周辺回路４との動作を説明する。
【００９５】
周辺回路４内のトランジスタ４１および４２の閾値電圧は、製造時のプロセスの影響により、出力バッファ１およびＤＱレプリカ回路２１ａ〜２１ｃ内のトランジスタの閾値電圧と同様に変動する。
【００９６】
また、周辺回路４内のトランジスタ４１および４２は、閾値電圧が高くなるにつれて動作スピードが遅くなる。また、周辺回路４内のトランジスタ４１および４２は、電源電圧である内部電源電圧VPERIが高くなると動作スピードが速くなる。
【００９７】
本実施形態では、閾値電圧の変動によって生じる周辺回路４内のトランジスタ４１および４２の動作スピードの変動を、閾値電圧に応じて変動するプルアップ用ＺＱコードに従って内部電源電圧VPERIを調整することで吸収する。具体的には、閾値電圧が高くなるほど、内部電源電圧VPERIを高くする。なお、プルアップ用ＺＱコードの値は、閾値電圧が高くなるほど大きくなる。
【００９８】
本実施形態では、電圧制御部５が５ビットのプルアップ用ＺＱコードを受け付けると、ＮＯＲ回路５１は、プルアップ用ＺＱコードが表す値が８よりも小さい場合（トランジスタ４１および４２の閾値電圧が下限基準値よりも低い場合）Ｈを出力し、ＡＮＤ回路５２は、プルアップ用ＺＱコードが表す値が２４よりも大きい場合（トランジスタ４１および４２の閾値電圧が上限基準値よりも低い場合）Ｈを出力し、ＮＯＲ回路５３は、プルアップ用ＺＱコードが表す値が８以上２４以下の場合（トランジスタ４１および４２の閾値電圧が下限基準値以上で上限基準値以下の場合）Ｈを出力する。
【００９９】
電圧制御部５は、ＮＯＲ回路５１とＡＮＤ回路５２とＮＯＲ回路５３の出力を３ビットのセレクタ信号として、セレクタ３１に出力する。
【０１００】
セレクタ３１は、３ビットのセレクタ信号のうちＮＯＲ回路５１の出力がＨの場合（閾値電圧が下限基準値よりも低い場合）接続点Ｂ３の電位をアンプ３２に出力し、３ビットのセレクタ信号のうちＮＯＲ回路５３の出力がＨの場合（閾値電圧が下限基準値以上で上限基準値以下の場合）接続点Ｂ２の電位をアンプ３２に出力し、ビットのセレクタ信号のうちＡＮＤ回路５２の出力がＨの場合（閾値電圧が上限基準値よりも高い場合）接続点Ｂ１の電位をアンプ３２に出力する。
【０１０１】
アンプ３２は、セレクタ３１の出力を増幅してトランジスタ３３のゲートに出力し、トランジスタ３３の出力である内部電源電圧VREPIを制御する。
【０１０２】
次に、本実施形態の効果を説明する。
【０１０３】
並列回路２１−１内のトランジスタ２１１〜２１５と、内部電源電圧VPERIで動作するトランジスタ４１および４２とは、製造時のプロセスの影響により閾値電圧が共に変動し、各トランジスタ２１１〜２１５、４１および４２は、閾値電圧の変動に応じてオン状態時のインピーダンスが変化する。このため、並列回路２１−１のインピーダンスが所定値（１２０オーム）になったときのプルアップ用ＺＱコードは、並列回路２１−１内のトランジスタ２１１〜２１５の閾値電圧およびトランジスタ４１および４２の閾値電圧に応じたものとなる。そして、トランジスタ４１および４２は、閾値電圧に応じて動作スピードが変動し、また、内部電源電圧VPERIに応じても動作スピードが変動する。
【０１０４】
本実施形態によれば、制御値生成部２２は、並列回路２１−１内のトランジスタ２１１〜２１５のオンオフ状態を制御しつつ並列回路２１−１のインピーダンスが所定値（１２０オーム）になったかを検出し、並列回路２１−１のインピーダンスが所定値（１２０オーム）になったときのトランジスタ２１１〜２１５のオンオフ状態に応じたプルアップ用ＺＱコードを生成する。電圧制御部５は、周辺回路４内のトランジスタ４１および４２の電源電圧となる内部電源電圧VPERIを、プルアップ用ＺＱコード基づいて制御する。
【０１０５】
このため、並列回路２１−１内のトランジスタ２１１〜２１５の閾値電圧に応じて変動するプルアップ用ＺＱコードに基づいて、換言すると、トランジスタ４１および４２の閾値電圧に応じて変動するプルアップ用ＺＱコードに基づいて、トランジスタ４１および４２の電源電圧となる内部電源電圧VPERIを制御することによって、閾値電圧の変動に起因するトランジスタ４１および４２の動作スピードの変動を小さくすることが可能になる。よって、トランジスタ４１および４２のタイミングマージンを確保することが可能になる。したがって、トランジスタ４１および４２の閾値電圧の変動に起因する歩留まりの悪化を抑制することが可能になる。
【０１０６】
また、本実施形態による半導体装置１００は、複数のトランジスタ１１１〜１１５が並列に接続された並列回路１１を有する出力バッファ１を含み、並列回路２１−１は、並列回路１１のレプリカであり、制御値生成部２２は、プルアップ用ＺＱコードに基づいてトランジスタ１１１〜１１５のオンオフ状態を制御して並列回路１１のインピーダンスを所定値（１２０オーム）に設定するキャリブレーション動作を実行する。
【０１０７】
このため、ＺＱキャリブレーション回路２が生成したプルアップ用ＺＱコードを、内部電源電圧VPERIを調整するための制御値として使用できる。よって、内部電源電圧VPERIを調整するための制御値を生成する回路を新たに作りこむことなく、ＺＱキャリブレーション回路２をそのまま、制御値を生成する回路として用いることにより回路規模を小さくすることが可能になる。
【０１０８】
また、本実施形態では、プルアップ用ＺＱコードが表す値は、トランジスタ１１１〜１１５のうちオン状態のトランジスタの数が少なくなるほど大きくなり、つまり、トランジスタ１１１〜１１５の閾値電圧が高くなるほど大きくなり、電圧制御部５は、プルアップ用ＺＱコードが表す値が大きくなるほど内部電源電圧VPERIを高くする。このため、閾値電圧の変動に起因するトランジスタ４１および４２の動作スピードの変動を小さくすることが可能になる。
【０１０９】
なお、上記実施形態において、ＺＱキャリブレーション回路２が電源投入時やリセット時などの初期設定時に動作する場合には、初期設定時に自動的にトランジスタの閾値電圧の変動に伴う動作スピードの変動を電源投入時や初期設定時にキャンセルすることが可能になり、よって、ウェハテスト等でヒューズを切って動作スピードの変動を補償するような手間を不要にすることが可能になる。
【０１１０】
また、上記実施形態において、ＺＱキャリブレーション回路２が定期的に動作する場合には、トランジスタの閾値電圧の変動に伴う動作スピードの変動だけでなく、ＺＱキャリブレーション回路２の動作時における温度や外部電源電圧の変動分をキャンセルすることが可能になる。
【０１１１】
また、上記実施形態では、内部電源電圧VPERIを調整するための制御値として、プルアップ用ＺＱコードが用いられたが、プルアップ用ＺＱコードの代わりにプルダウン用ＺＱコードが用いられてもよい。なお、プルダウン用ＺＱコードが表す値は、トランジスタ１１１〜１１５のうちオン状態のトランジスタの数が少なくなるほど小さくなる。つまり、プルダウン用ＺＱコードが表す値は、トランジスタ１１１〜１１５の閾値電圧が高くなるほど小さくなる。このため、電圧制御部５は、プルダウン用ＺＱコードが表す値が小さくなるほど内部電源電圧VPERIを高くする。例えば、図６に示したセレクタ３１は、セレクタ信号中のＮＯＲ回路５１の出力がＨになったときに接続点Ｂ１の電位を出力し、セレクタ信号中のＮＯＲ回路５３の出力がＨになったときに接続点Ｂ２の電位を出力し、セレクタ信号中のＡＮＤ回路５２の出力がＨになったときに接続点Ｂ３の電位を出力する。この場合、プルダウン用ＺＱコードを用いることによって、閾値電圧の変動に起因するトランジスタ４１および４２の動作スピードの変動を小さくすることが可能になる。
【０１１２】
また、上記実施形態において、半導体装置１００は、DRAMに限らず適宜変更可能である。
【０１１３】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１１４】
１００      半導体装置
１      出力バッファ
１１〜１２  並列回路
１１１〜１１５、１２１〜１２５  トランジスタ
１３１〜１３２  抵抗
ＰＵ    プルアップ回路
ＰＤ    プルダウン回路
２      ＺＱキャリブレーション回路
２１ａ〜２１ｃ  ＤＱレプリカ回路
２１１〜２１５、２２１〜２２５  トランジスタ
２１０  出力端子
２２    制御値生成部
２２ａ１〜２２ａ２  比較部
２２ｂ１〜２２ｂ２  カウンタ
２２ｃ１〜２２ｃ３  レプリカ制御回路
２２ｄ１〜２２ｄ２  ラッチ
２３ａ〜２３ｂ  ＶＤＤ／２発生部
２３１〜２３２  抵抗
３      VPERI発生部
Ｒ１〜Ｒ４  抵抗
３１    セレクタ
３２    アンプ
３３    トランジスタ
４      周辺回路
４１、４２  トランジスタ
５      電圧制御部
５１、５３  ＮＯＲ回路
５２    ＡＮＤ回路
Ａ      接続点
Ｒ      抵抗
ＺＱ    キャリブレーション用ピン
【図１】
2013038635.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013038635.tif 000011
【図１０】
2013038635.tif 000012