(57)【要約】【課題】抵抗を構成するシリコン膜のエッチングの制御性を向上させることにより、半導体装置の特性の向上を図る。【解決手段】半導体基板１の低耐圧ＭＯＳ領域ＬＭＡに形成された低耐圧ＭＯＳトランジスタとポリＳｉ抵抗領域ＲＡに形成されたポリＳｉ抵抗Ｒとを有する半導体装置の製造方法であり、（ａ）低耐圧ＭＯＳ領域ＬＭＡにシリコン膜１７と金属シリサイド膜１８との積層膜よりなるゲート電極ＧＬを形成する工程と、（ｂ）上記（ａ）工程の後、少なくともポリＳｉ抵抗領域ＲＡに、窒素とシリコンを含有する下地絶縁膜２０を形成する工程と、（ｃ）上記（ｂ）工程の後、下地絶縁膜２０上に多結晶シリコン膜２１を形成し、下地絶縁膜２０をエッチングストッパ膜としてエッチングすることにより、多結晶シリコン膜２１よりなるポリＳｉ抵抗Ｒを形成する工程を有する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、
（ａ）前記第１領域に導電性膜よりなる前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、少なくとも前記第２領域に、窒素とシリコンを含有する第１絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１絶縁膜上に第１シリコン膜を形成し、前記第１シリコン膜を前記第１絶縁膜をエッチングストッパ膜としてエッチングすることにより、前記第１シリコン膜よりなる抵抗を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記導電性膜は、第２シリコン膜を有して形成され、
前記第１シリコン膜は、前記第２シリコン膜のエッチング後に形成される請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｂ）工程において、前記第１絶縁膜は、前記ゲート電極の上方に形成される請求項１記載の半導体装置の製造方法。
【請求項４】
（ｄ）前記（ｃ）工程の後、前記第１シリコン膜上に第２絶縁膜を形成する工程を有する請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｄ）工程において、前記第２絶縁膜は、前記ゲート電極の上方に形成される請求項４記載の半導体装置の製造方法。
【請求項６】
（ｅ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｆ）前記ＭＩＳＦＥＴのソース・ドレイン領域上の第１接続孔および前記抵抗上の第２接続孔を形成する工程であり、
（ｆ１）前記第１接続孔は、前記第３絶縁膜を前記第１絶縁膜および前記第２絶縁膜をエッチングストッパ膜としてエッチングすることにより形成され、
（ｆ２）前記第２接続孔は、前記第３絶縁膜を前記第２絶縁膜をエッチングストッパ膜としてエッチングすることにより形成される請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を構成する前記導電性膜は、第２シリコン膜を有して形成され、
（ｇ）前記（ｃ）工程の後、前記ゲート電極の上方の前記第１絶縁膜を除去することにより、前記第２シリコン膜を露出する工程、
を有する請求項１記載の半導体装置の製造方法。
【請求項８】
（ｈ）前記（ｇ）工程の後、前記第２シリコン膜の上部に金属シリサイド膜を形成する工程、
を有する請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、
（ａ）前記第１領域に、第１絶縁膜に埋め込まれた第１膜を形成する工程と、
（ｂ）前記第１膜を除去することにより、前記第１絶縁膜中に溝を形成する工程と、
（ｃ）前記溝中に導電性膜を埋め込むことによりゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１絶縁膜の上方の前記第２領域に、窒素とシリコンを含有する第２絶縁膜を形成した後、前記第２絶縁膜上に第１シリコン膜を形成し、前記第１シリコン膜を前記第２絶縁膜をエッチングストッパ膜としてエッチングすることにより、前記第１シリコン膜よりなる抵抗を形成する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記（ａ）工程は、
（ａ１）前記第１領域の前記第１膜上に前記第１絶縁膜を形成する工程と、
（ａ２）前記第１絶縁膜を前記第１膜が露出するまで除去する工程と、
を有する請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ａ）工程の前に、
前記第１膜の両側の前記半導体基板中に前記ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程、
を有する請求項９記載の半導体装置の製造方法。
【請求項１２】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、
（ａ）前記第１領域に、第１膜を形成する工程と、
（ｂ）前記第２領域に、窒素とシリコンを含有する第１絶縁膜を形成した後、前記第１絶縁膜上に第１シリコン膜を形成し、前記第１シリコン膜を前記第１絶縁膜をエッチングストッパ膜としてエッチングすることにより、前記第１シリコン膜よりなる抵抗を形成する工程と、
（ｃ）前記第１領域の第１膜上および前記抵抗上に前記第２絶縁膜を形成し、前記第２絶縁膜を前記第１膜が露出するまで除去する工程と、
（ｄ）前記第１膜を除去することにより、前記第２絶縁膜中に溝を形成する工程と、
（ｅ）前記溝中に導電性膜を埋め込むことによりゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１３】
前記第１シリコン膜の厚さは、前記第１膜の厚さより小さい請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ａ）工程の後で、前記（ｃ）工程の前に、
前記第１膜の両側の前記半導体基板中に前記ＭＩＳＦＥＴのソース・ドレイン領域を形成する工程、
を有する請求項１２記載の半導体装置の製造方法。
【請求項１５】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置であり、
（ａ）前記ＭＩＳＦＥＴは、前記第１領域上にゲート絶縁膜を介して配置されたゲート電極を有し、
（ｂ）前記抵抗は、前記第２領域に窒素とシリコンを含有する第１絶縁膜を介して配置された第１シリコン膜を有し、
（ｃ）第１絶縁膜は、前記ゲート電極の上部まで延在している半導体装置。
【請求項１６】
前記第１領域の前記第１絶縁膜上および前記第１シリコン膜上に配置された第２絶縁膜を有する請求項１５記載の半導体装置。
【請求項１７】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置であり、
（ａ）前記ＭＩＳＦＥＴは、前記第１領域上にゲート絶縁膜を介して配置され、第１絶縁膜中に埋め込まれたゲート電極を有し、
（ｂ）前記抵抗は、前記第１絶縁膜の上方の前記第２領域に、窒素とシリコンを含有する第２絶縁膜を介して配置された第１シリコン膜を有し、
（ｃ）第２絶縁膜は、前記ゲート電極の上部まで延在している半導体装置。
【請求項１８】
前記第１領域の前記第２絶縁膜上および前記第１シリコン膜上に配置された第３絶縁膜を有する請求項１７記載の半導体装置。
【請求項１９】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと前記半導体基板の第２領域に形成された抵抗とを有する半導体装置であり、
（ａ）前記ＭＩＳＦＥＴは、前記第１領域上にゲート絶縁膜を介して配置され、第１絶縁膜中に埋め込まれたゲート電極を有し、
（ｂ）前記抵抗は、前記第２領域に、窒素とシリコンを含有する第２絶縁膜を介して配置され、前記第１絶縁膜中に埋め込まれた第１シリコン膜を有し、
前記第１シリコン膜の厚さは、前記ゲート電極の厚さより小さい半導体装置。
【請求項２０】
前記第１領域の前記第１絶縁膜上および前記第１シリコン膜の上方に配置された第３絶縁膜を有する請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＭＩＳＦＥＴと抵抗とを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成する半導体基板上には、ＭＩＳＦＥＴや抵抗などの各種素子が形成され、各種回路などを構成している。
【０００３】
例えば、下記特許文献１（特開２００４−３６３２３４号公報）には、抵抗素子の抵抗値を高精度に設定することが可能な、半導体装置の製造方法が開示されている。具体的には、フォトレジスト（６）は、抵抗素子として機能するポリシリコン膜（４Ｒ）の上面及び側面を覆って、素子分離絶縁膜（２）上に形成されている。このフォトレジスト（６）を注入マスクとして用いて、シリコン基板１の上面に対してほぼ垂直な方向から、リン等のｎ型の不純物（７）をイオン注入する。ドーズ量は、１０１３／ｃｍ２のオーダーである。これにより、トランジスタ形成領域内におけるシリコン基板１の上面内に、ＭＯＳＦＥＴのＬＤＤ領域（８）が形成される。不純物（７）は、ポリシリコン膜（４Ｇ）内にも注入される。一方、ポリシリコン膜（４Ｒ）はフォトレジスト（６）によって覆われているため、不純物（７）はポリシリコン膜（４Ｒ）内には注入されない。また、当該文献においては、ＭＯＳトランジスタのゲート電極とポリシリコン抵抗とを同一のポリシリコン膜で同時に形成している（[００２４]、[００２５]、[００３１]、図１２、図１３および図１８等参照）。
【０００４】
また、下記特許文献２（特開２００９−７１０３５号公報）には、同一の半導体基板に、温度係数が低くて抵抗値の制御が容易な抵抗素子と、単位面積当たりの容量値が大きくて占有面積を縮小でき、かつ電圧依存性の小さい容量素子と、ＭＯＳ型半導体素子とを製造する技術が開示されている。具体的には、ゲート電極を含むｎウエルと抵抗素子とに第二ｐ型不純物を導入してｐチャネル型ＭＯＳＦＥＴの形成と抵抗素子の抵抗値の調整とをそれぞれ行う工程と、第一ｐ型不純物を含有する容量素子の上層電極に第三ｎ型不純物を導入してｎ型に変換する工程を有する半導体装置の製造方法が開示されている。また、当該文献においては、第１層目のポリシリコン膜でゲート電極を形成し、第２層目のポリシリコン膜で抵抗素子を形成している（[００１５]−[００１８]、図１−１および図１−２等参照）。
【０００５】
また、下記特許文献３（特開２００６−１９３５１号公報）には、金属膜をゲート溝（１９）の内部に埋め込むことにより、金属ゲート（２４）を形成する半導体装置の製造方法が開示されている。
【０００６】
また、下記特許文献４（特開２０１０−６２４９９号公報）には、高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタが開示されている。このトランジスタのゲート電極は、金属膜（１３）とその上部のポリシリコン膜（１４）との積層膜で構成されている。
【０００７】
なお、本欄において、（括弧）内は、各特許文献に記載の符号を示し、図面番号や段落番号は、各特許文献に記載の番号を示す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３６３２３４号公報
【特許文献２】特開２００９−７１０３５号公報
【特許文献３】特開２００６−１９３５１号公報
【特許文献４】特開２０１０−６２４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者は、半導体装置の研究開発に従事し、半導体基板上に形成される、ＭＩＳＦＥＴや抵抗などの各種素子の特性の向上を図る技術について検討している。
【００１０】
しかしながら、追って詳細に説明するように、同一の半導体基板上にＭＩＳＦＥＴと抵抗を形成した際、抵抗を構成するシリコン膜のエッチング時に、下地酸化膜の膜減りや膜残渣の問題が生じ、ＭＩＳＦＥＴの特性劣化など半導体装置の特性を劣化させることが判明した。
【００１１】
そこで、本実施の形態では、特性の良好な半導体装置を形成する半導体装置の製造方法を提供することを目的とする。特に、抵抗を構成する膜のエッチングの制御性を向上させることができる半導体装置の製造方法を提供することを目的とする。また、半導体装置の特性の向上を図ることを目的とする。
【００１２】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、次の（ａ）〜（ｃ）の工程を有する。（ａ）は、上記第１領域に導電性膜よりなる上記ＭＩＳＦＥＴのゲート電極を形成する工程である。（ｂ）は、上記（ａ）工程の後、少なくとも上記第２領域に、窒素とシリコンを含有する第１絶縁膜を形成する工程である。（ｃ）は、上記（ｂ）工程の後、上記第１絶縁膜上に第１シリコン膜を形成し、上記第１シリコン膜を上記第１絶縁膜をエッチングストッパ膜としてエッチングすることにより、上記第１シリコン膜よりなる抵抗を形成する工程である。
【００１５】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、次の（ａ）〜（ｄ）の工程を有する。（ａ）は、上記第１領域に、第１絶縁膜に埋め込まれた第１膜を形成する工程である。（ｂ）は、上記第１膜を除去することにより、上記第１絶縁膜中に溝を形成する工程である。（ｃ）は、上記溝中に導電性膜を埋め込むことによりゲート電極を形成する工程である。（ｄ）は、上記（ｃ）工程の後、上記第１絶縁膜の上方の上記第２領域に、窒素とシリコンを含有する第２絶縁膜を形成した後、上記第２絶縁膜上に第１シリコン膜を形成し、上記第１シリコン膜を上記第２絶縁膜をエッチングストッパ膜としてエッチングすることにより、上記第１シリコン膜よりなる抵抗を形成する工程である。
【００１６】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置の製造方法であり、次の（ａ）〜（ｅ）の工程を有する。（ａ）は、上記第１領域に、第１膜を形成する工程である。（ｂ）は、上記第２領域に、窒素とシリコンを含有する第１絶縁膜を形成した後、上記第１絶縁膜上に第１シリコン膜を形成し、上記第１シリコン膜を上記第１絶縁膜をエッチングストッパ膜としてエッチングすることにより、上記第１シリコン膜よりなる抵抗を形成する工程である。（ｃ）は、上記第１領域の第１膜上および上記抵抗上に上記第２絶縁膜を形成し、上記第２絶縁膜を上記第１膜が露出するまで除去する工程である。（ｄ）は、上記第１膜を除去することにより、上記第２絶縁膜中に溝を形成する工程である。（ｅ）は、上記溝中に導電性膜を埋め込むことによりゲート電極を形成する工程である。
【００１７】
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置である。（ａ）上記ＭＩＳＦＥＴは、上記第１領域上にゲート絶縁膜を介して配置されたゲート電極を有する。（ｂ）上記抵抗は、上記第２領域に窒素とシリコンを含有する第１絶縁膜を介して配置された第１シリコン膜を有する。（ｃ）第１絶縁膜は、上記ゲート電極の上部まで延在している。
【００１８】
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置である。（ａ）上記ＭＩＳＦＥＴは、上記第１領域上にゲート絶縁膜を介して配置され、第１絶縁膜中に埋め込まれたゲート電極を有する。（ｂ）上記抵抗は、上記第１絶縁膜の上方の上記第２領域に、窒素とシリコンを含有する第２絶縁膜を介して配置された第１シリコン膜を有する。（ｃ）第２絶縁膜は、上記ゲート電極の上部まで延在している。
【００１９】
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと上記半導体基板の第２領域に形成された抵抗とを有する半導体装置である。（ａ）上記ＭＩＳＦＥＴは、上記第１領域上にゲート絶縁膜を介して配置され、第１絶縁膜中に埋め込まれたゲート電極を有する。（ｂ）上記抵抗は、上記第２領域に、窒素とシリコンを含有する第２絶縁膜を介して配置され、前記第１絶縁膜中に埋め込まれた第１シリコン膜を有する。また、上記第１シリコン膜の厚さは、上記ゲート電極の厚さより小さい。
【発明の効果】
【００２０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を形成することができる。
【００２１】
また、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程を示す要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程を示す要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程を示す要部断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】比較例の半導体装置の製造工程を示す要部断面図である。
【図１２】比較例の半導体装置の製造工程を示す要部断面図である。
【図１３】比較例の半導体装置の製造工程を示す要部断面図である。
【図１４】比較例の半導体装置の製造工程を示す要部断面図である。
【図１５】比較例の半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程を示す要部断面図である。
【図２０】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程を示す要部断面図である。
【図２２】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２１に続く半導体装置の製造工程を示す要部断面図である。
【図２３】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。
【図２５】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程を示す要部断面図である。
【図２６】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程を示す要部断面図である。
【図２７】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程を示す要部断面図である。
【図２８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程を示す要部断面図である。
【図２９】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図３０】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程を示す要部断面図である。
【図３１】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程を示す要部断面図である。
【図３２】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３１に続く半導体装置の製造工程を示す要部断面図である。
【図３３】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３２に続く半導体装置の製造工程を示す要部断面図である。
【図３４】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３３に続く半導体装置の製造工程を示す要部断面図である。
【図３５】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３４に続く半導体装置の製造工程を示す要部断面図である。
【図３６】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３５に続く半導体装置の製造工程を示す要部断面図である。
【図３７】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。
【図３８】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３７に続く半導体装置の製造工程を示す要部断面図である。
【図３９】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３８に続く半導体装置の製造工程を示す要部断面図である。
【図４０】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図３９に続く半導体装置の製造工程を示す要部断面図である。
【図４１】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図４０に続く半導体装置の製造工程を示す要部断面図である。
【図４２】実施の形態４の半導体装置の製造工程を示す要部断面図であって、図４１に続く半導体装置の製造工程を示す要部断面図である。
【図４３】実施の形態５の半導体装置の製造工程を示す要部断面図である。
【図４４】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４３に続く半導体装置の製造工程を示す要部断面図である。
【図４５】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４４に続く半導体装置の製造工程を示す要部断面図である。
【図４６】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４５に続く半導体装置の製造工程を示す要部断面図である。
【図４７】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４６に続く半導体装置の製造工程を示す要部断面図である。
【図４８】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４７に続く半導体装置の製造工程を示す要部断面図である。
【図４９】実施の形態５の半導体装置の製造工程を示す要部断面図であって、図４８に続く半導体装置の製造工程を示す要部断面図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２７】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図１〜図１０は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００２８】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図１０を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００２９】
本実施の形態の半導体装置は、低耐圧ＭＯＳ領域ＬＭＡ、分離領域ＩＳＡ、高耐圧ＭＯＳ領域ＨＭＡおよびポリＳｉ抵抗領域ＲＡを有する。これらの領域は、素子分離絶縁膜（素子分離領域）３により区画されている。言い換えれば、素子分離絶縁膜３により囲まれている。なお、高耐圧ＭＯＳ領域ＨＭＡのように、領域内部にも素子分離絶縁膜３が配置され、各半導体領域が分離されることがある。
【００３０】
低耐圧ＭＯＳ領域ＬＭＡの半導体基板１中には、ｎ型半導体領域ＮＷが配置されている。また、このｎ型半導体領域ＮＷの底部には、ｎ型半導体領域ＮＩＳＯが配置されている。
【００３１】
高耐圧ＭＯＳ領域ＨＭＡの半導体基板１中には、各種半導体領域（ＮＷ、ＨＰＷ）が配置されている。また、これらの半導体領域の底部には、ｎ型半導体領域ＮＩＳＯが配置されている。
【００３２】
分離領域ＩＳＡは、低耐圧ＭＯＳ領域ＬＭＡと高耐圧ＭＯＳ領域ＨＭＡとの間に配置されている。分離領域ＩＳＡの半導体基板１中には、ｐ型半導体領域ＨＰＷが配置されている。このｐ型半導体領域ＨＰＷの底部には、ｐ型半導体領域ＰＩＳＯが配置されている。
【００３３】
ポリＳｉ抵抗領域ＲＡは、素子分離絶縁膜３で覆われている。この素子分離絶縁膜３の底部には、ｐ型半導体領域ＨＰＷが配置されている。さらに、その底部にはｐ型半導体領域ＰＩＳＯが配置されている。
【００３４】
低耐圧ＭＯＳ領域ＬＭＡには、低耐圧ＭＯＳトランジスタＬＴｐが配置され、高耐圧ＭＯＳ領域ＨＭＡには、高耐圧ＭＯＳトランジスタＨＴｐが配置されている。これらのＭＯＳトランジスタは、いずれもｐチャネル型のＭＯＳトランジスタである。もちろん、ｐチャネル型のＭＯＳトランジスタに限らず、ｎチャネル型のＭＯＳトランジスタを配置し、また、ｐチャネル型およびｎチャネル型の双方のＭＯＳトランジスタを配置してもよい。
【００３５】
ＭＯＳは、Metal Oxide Semiconductorの略であり、ｐチャネル型およびｎチャネル型のＭＯＳトランジスタは、ＣＭＯＳ（相補型（Complementary）ＭＯＳ）と呼ばれる。また、ＭＯＳトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；電界効果トランジスタ）と呼ばれることもある。
【００３６】
ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが配置されている。このポリＳｉ抵抗Ｒは、多結晶シリコン膜２１よりなり、下地絶縁膜２０である窒化系シリコン膜（窒素とシリコンを含有する絶縁膜）上に配置されている。窒化系シリコン膜とは、例えば、窒化シリコン膜（ＳｉＮ）や、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などである。
【００３７】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を配置することで、後述するように、多結晶シリコン膜２１のエッチングを精度良く行うことができる。
【００３８】
また、上記窒化系シリコン膜は、ポリＳｉ抵抗Ｒの下部から低耐圧ＭＯＳトランジスタＬＴｐや高耐圧ＭＯＳトランジスタＨＴｐの上方まで延在している。
【００３９】
低耐圧ＭＯＳ領域ＬＭＡの低耐圧ＭＯＳトランジスタＬＴｐは、半導体基板１（ｎ型半導体領域ＮＷ）上にゲート絶縁膜１５を介して配置されたゲート電極ＧＬと、ゲート電極ＧＬの両側の半導体基板１（ｎ型半導体領域ＮＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ型の低濃度半導体領域ＥＸとｐ型の高濃度半導体領域ＳＤとで構成される。ｐ型の高濃度半導体領域ＳＤは、ｐ型の低濃度半導体領域ＥＸよりｐ型不純物の濃度が高い領域である。また、ｐ型の高濃度半導体領域ＳＤの底部は、ｐ型の低濃度半導体領域ＥＸの底部より深い位置に配置される。ＳＷは、サイドウォール膜である。
【００４０】
高耐圧ＭＯＳ領域ＨＭＡの高耐圧ＭＯＳトランジスタＨＴｐは、ｐ型半導体領域ＨＰＷとｐ型の高濃度半導体領域であるｐ＋型ドレイン領域２３ｄとからなるドレイン領域、ｐ型の低濃度半導体領域１９とｐ型の高濃度半導体領域であるｐ＋型ソース領域２３ｓとからなるソース領域、およびこのソース・ドレイン領域間（チャネル形成領域）上にゲート絶縁膜１５を介して形成されたゲート電極ＧＨとを有する。また、ここでは、ソース領域（１９、２３ｓ）とチャネル形成領域とを覆うように、パンチスルーストッパ用のｎ型半導体領域ＮＷが形成されている。このように、高耐圧ＭＯＳトランジスタＨＴｐ（ＬＤＭＯＳ）は、ソース領域（１９、２３ｓ）とドレイン領域（ＨＰＷ、２３ｄ）とが、ゲート電極ＧＨに対して非対称な構造を有している。また、ゲート電極ＧＨのドレイン領域（ＨＰＷ、２３ｄ）側の端部には、素子分離絶縁膜３が配置され、耐圧の向上を図っている。ＳＷは、サイドウォール膜である。
【００４１】
低耐圧ＭＯＳトランジスタＬＴｐ、高耐圧ＭＯＳトランジスタＨＴｐおよびポリＳｉ抵抗Ｒの上部には、層間絶縁膜ＩＬ１が配置されている。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜で構成される。窒化シリコン膜ＩＬ１ａは酸化シリコン膜ＩＬ１ｂのエッチングの際のエッチングストッパの役割を果たすものであり、酸化シリコン膜ＩＬ１ｂより薄く形成される。この窒化シリコン膜ＩＬ１ａを、酸窒化シリコン膜や炭窒化シリコン膜で構成してもよい。言い換えれば、層間絶縁膜ＩＬ１を構成する下層の膜（エッチングストッパ膜）を、窒化系シリコン膜で構成してもよい。
【００４２】
低耐圧ＭＯＳトランジスタＬＴｐおよび高耐圧ＭＯＳトランジスタＨＴｐのソース・ドレイン領域（ＳＤ、２３ｓ、２３ｄ）上には、第１プラグＰ１が配置されている。また、ポリＳｉ抵抗Ｒ上にも第１プラグＰ１が配置されている。この第１プラグＰ１は、分離領域ＩＳＡにも配置され、また、高耐圧ＭＯＳ領域ＨＭＡのｎ型半導体領域ＮＷ上にも配置されている。分離領域ＩＳＡおよび高耐圧ＭＯＳ領域ＨＭＡのｎ型半導体領域ＮＷ上の第１プラグＰ１の底部には、コンタクト抵抗の低減を図るために、それぞれｐ型の高濃度半導体領域２３およびｎ型の高濃度半導体領域２２が配置されている。
【００４３】
この第１プラグＰ１の上部には、第１層配線（図示せず）が配置され、さらに、その上部には層間絶縁膜を介して多層配線が配置される。
【００４４】
［製法説明］
次いで、図１〜図１０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００４５】
図１に示すように、半導体基板１中に素子分離絶縁膜３を形成する。半導体基板１は、例えば、ｐ型の単結晶シリコンよりなる。この半導体基板１の各領域（ＬＭＡ、ＩＳＡ、ＨＭＡ、ＲＡ）間に素子分離絶縁膜３を形成する。高耐圧ＭＯＳ領域ＨＭＡにおいては、高耐圧ＭＯＳトランジスタＨＴｐのソース領域およびドレイン領域間などにも、適宜、素子分離絶縁膜３が形成される。また、ポリＳｉ抵抗領域ＲＡには、素子分離絶縁膜３が形成され、この上部にポリＳｉ抵抗Ｒが形成される。この素子分離絶縁膜３は、例えばＬＯＣＯＳ（local Oxidation of silicon）法を用いて形成することができる。
【００４６】
例えば、フォトリソグラフィ技術およびエッチング技術を使用して、素子分離絶縁膜３の形成予定領域に開口を有する窒化シリコン膜（図示せず）を形成する。次いで、当該膜をマスクとして半導体基板１を熱酸化することにより、酸化シリコン膜（熱酸化膜）よりなる素子分離絶縁膜３を形成する。なお、素子分離絶縁膜３をＳＴＩ（shallow trench isolation）法を用いて形成してもよい。この場合は、半導体基板１に、素子分離溝を形成した後、この素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離絶縁膜３を形成する。
【００４７】
次いで、半導体基板１の中に各種半導体領域（ＮＩＳＯ、ＰＩＳＯ、ＮＷ、ＨＰＷ）を形成する。まず、半導体基板１の中にｎ型半導体領域ＮＩＳＯおよびｐ型半導体領域ＰＩＳＯを形成する。これらの半導体領域は、その底部が半導体基板１の比較的に深い位置に配置されるように形成される。例えば、上記窒化シリコン膜を除去した後、半導体基板１上に、低耐圧ＭＯＳ領域ＬＭＡおよび高耐圧ＭＯＳ領域ＨＭＡ上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物（例えば、リン（Ｐ））を注入する。これにより、半導体基板１中にｎ型半導体領域ＮＩＳＯを形成する。
【００４８】
次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、分離領域ＩＳＡおよびポリＳｉ抵抗領域ＲＡ上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、半導体基板１中にｐ型半導体領域ＰＩＳＯを形成する。
【００４９】
次いで、半導体基板１の中にｎ型半導体領域ＮＷおよびｐ型半導体領域ＨＰＷを形成する。これらの半導体領域は、その底部が、ｎ型半導体領域ＮＩＳＯおよびｐ型半導体領域ＰＩＳＯの底部よりも浅い位置に配置されるように形成される。例えば、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、低耐圧ＭＯＳ領域ＬＭＡおよび高耐圧ＭＯＳ領域ＨＭＡの第１の領域上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物（例えば、リン（Ｐ））を注入する。これにより、半導体基板１中にｎ型半導体領域（ｎ型ウエル）ＮＷを形成する。
【００５０】
次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、分離領域ＩＳＡ、ポリＳｉ抵抗領域ＲＡおよび高耐圧ＭＯＳ領域ＨＭＡの第２の領域上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、半導体基板１中にｐ型半導体領域（ｐ型ウエル領域）ＨＰＷを形成する。上記第２の領域は、高耐圧ＭＯＳ領域ＨＭＡのドレイン領域およびその近傍の領域である。また、上記第１の領域とは、上記第２の領域以外の領域である。なお、上記各半導体領域（ＮＩＳＯ、ＰＩＳＯ、ＮＷ、ＨＰＷ）の形成順序に制限はなく、上記工程に限らず、形成順序を入れ替えてもよい。この後、注入した不純物を活性化するための熱処理（アニール）を行う。
【００５１】
次いで、図２に示すように、半導体基板１上にゲート絶縁膜１５を形成し、さらに、ゲート絶縁膜１５の上部に、ゲート電極ＧＨ、ＧＬを形成する。ゲート絶縁膜１５の形成方法に制限はないが、例えば、半導体基板１の表面を熱酸化することにより形成する。この場合、ゲート絶縁膜１５は、酸化シリコン膜により構成される。ゲート絶縁膜１５としては、酸化シリコン膜の他、酸窒化シリコン膜を用いてもよい。また、熱酸化法の他、ＣＶＤ法などの他の成膜方法を用いてゲート絶縁膜１５を形成してもよい。また、高誘電率膜（いわゆる、high-k膜）をゲート絶縁膜１５として用いてもよい。
【００５２】
このゲート絶縁膜１５は、低耐圧ＭＯＳ領域ＬＭＡにおいて、低耐圧ＭＯＳトランジスタＬＴｐを構成するゲート絶縁膜となる。また、高耐圧ＭＯＳ領域ＨＭＡにおいて、高耐圧ＭＯＳトランジスタＨＴｐを構成するゲート絶縁膜となる。よって、ＭＯＳの特性に応じてゲート絶縁膜１５の膜厚や膜種を変えてもよい。即ち、低耐圧ＭＯＳトランジスタＬＴｐ用のゲート絶縁膜１５と高耐圧ＭＯＳトランジスタＨＴｐ用のゲート絶縁膜１５とを異なる膜厚や異なる膜種で構成してもよい。
【００５３】
次いで、素子分離絶縁膜３およびゲート絶縁膜１５上に導電性膜としては、例えば、シリコン膜１７と金属シリサイド膜１８との積層膜を用いる。例えば、素子分離絶縁膜３およびゲート絶縁膜１５上に不純物をドープした多結晶シリコン膜をＣＶＤ法などにより堆積し、さらに、その上部に、タングステンシリサイド（ＷＳｉｘ）膜をＣＶＤ法などにより堆積する。この後、上記積層膜よりなる導電性膜上に、絶縁膜（キャップ絶縁膜）ＣＰとして、例えば、酸化シリコン膜をＣＶＤ法などにより堆積する。この後、シリコン膜１７、金属シリサイド膜１８および絶縁膜ＣＰの積層膜を、パターニングする。即ち、これらの積層膜上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、ゲート電極ＧＬ、ＧＨの形成領域に残存させる。このフォトレジスト膜（図示せず）をマスクにエッチングを行うことにより、積層膜を所望の形状にパターニングする。この後、残存するフォトレジスト膜（図示せず）をアッシングなどにより除去する。このようなフォトレジスト膜の形成からエッチングおよびフォトレジスト膜の除去までの工程を“パターニング”と言うことがある。
【００５４】
上記パターニング工程により、シリコン膜１７と金属シリサイド膜１８との積層膜よりなるゲート電極ＧＬ、ＧＨが形成される。このゲート電極ＧＬ、ＧＨ上には、絶縁膜ＣＰが配置されている。ゲート電極ＧＨは、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ型半導体領域ＮＷとｐ型半導体領域ＨＰＷとの境界上に延在するように形成される。さらに、ゲート電極ＧＨの一端（ドレイン側）は、素子分離絶縁膜３上に配置されるように形成される。
【００５５】
次いで、ゲート電極ＧＬ、ＧＨの端部に、ｐ型の低濃度半導体領域（ＥＸ、１９）を形成する。例えば、ゲート電極ＧＨ、ＧＬおよびこれらの両側に開口部を有するフォトレジスト膜（図示せず）を形成する。このフォトレジスト膜とゲート電極ＧＬ、ＧＨをマスクに半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、低耐圧ＭＯＳトランジスタＬＴｐのゲート電極ＧＬの両側の半導体基板１（ＮＷ）中にｐ型の低濃度半導体領域ＥＸを形成する。また、高耐圧ＭＯＳトランジスタＨＴｐのゲート電極ＧＨの他端（ソース側）の半導体基板１（ＮＷ）中にｐ型の低濃度半導体領域であるｎ−型ソース領域１９を形成する。次いで、上記フォトレジスト膜を除去する。
【００５６】
次いで、ゲート電極ＧＨ、ＧＬの側壁にサイドウォール膜ＳＷを形成する。ゲート電極ＧＨ、ＧＬ上を含む半導体基板１の上部に、例えば、酸化シリコン膜をＣＶＤ法で形成した後、この酸化シリコン膜を異方性エッチングする。これにより、サイドウォール膜ＳＷがゲート電極ＧＨ、ＧＬのそれぞれの側壁に形成される。よって、ゲート電極ＧＨ、ＧＬの上部は、絶縁膜ＣＰで覆われ、側部はサイドウォール膜ＳＷで覆われることとなる。なお、ここでは、サイドウォール膜ＳＷを酸化シリコン膜の単層膜で構成したが、これに限らず、例えば、窒化シリコン膜とその上部の酸化シリコン膜の積層膜によりサイドウォール膜ＳＷを構成してもよい。
【００５７】
次いで、図３に示すように、半導体基板１の上部に、下地絶縁膜２０を形成した後、その上部に、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１を形成する。
【００５８】
例えば、ポリＳｉ抵抗領域ＲＡを含む半導体基板１の上部に、下地絶縁膜（下層絶縁膜、エッチングストッパ膜）２０として、例えば、窒化シリコン膜をＣＶＤ法で形成する。この下地絶縁膜２０は、後述する多結晶シリコン膜２１のエッチング時において、下層膜（素子分離絶縁膜３）の保護膜としての機能を有するため、少なくとも、ポリＳｉ抵抗領域ＲＡに形成する必要がある。ここでは、低耐圧ＭＯＳ領域ＬＭＡおよび高耐圧ＭＯＳ領域ＨＭＡを含む半導体基板１の全面上に形成している。よって、低耐圧ＭＯＳトランジスタＬＴｐや高耐圧ＭＯＳトランジスタＨＴｐの上部も下地絶縁膜２０で覆われる。また、ここでは、下地絶縁膜２０として、窒化シリコン膜を用いたが、後述する多結晶シリコン膜２１のエッチング条件において、下層膜（素子分離絶縁膜３）と比較しエッチング速度が小さい膜であれば他の膜を用いてもよい。例えば、窒化シリコン膜（ＳｉＮ）の他、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などを用いてもよい。また、その膜厚は、例えば、５０ｎｍ〜１００ｎｍ程度が好ましい。
【００５９】
次いで、下地絶縁膜２０上に多結晶シリコン膜をＣＶＤ法などにより堆積し、さらに、この上部にスルー絶縁膜Ｔｈとして酸化シリコン膜をＣＶＤ法などにより堆積する。この後、スルー絶縁膜Ｔｈを介して不純物（例えば、フッ化ホウ素（ＢＦ）など）を注入する。この不純物の注入量により、多結晶シリコン膜の抵抗を調整することができる。この後、注入した不純物を活性化するための熱処理（アニール）を行う。
【００６０】
このように、ゲート電極ＧＨ、ＧＬ用の導電性膜（シリコン膜１７と金属シリサイド膜１８との積層膜）と、ポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）とを異なる工程で形成することにより、それぞれに要求される特性に応じた導電性膜を形成することができる。例えば、ゲート電極ＧＨ、ＧＬの低抵抗化を図りつつ、ポリＳｉ抵抗Ｒを所望の抵抗値に設定することができる。
【００６１】
次いで、図４に示すように、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１をパターニングすることにより、ポリＳｉ抵抗領域ＲＡにポリＳｉ抵抗Ｒを形成する。例えば、多結晶シリコン膜２１上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、ポリＳｉ抵抗領域ＲＡに残存させる。このフォトレジスト膜（図示せず）をマスクとして、下地絶縁膜２０が露出するまでエッチングを行う。エッチング条件としては、多結晶シリコン膜（導電性膜）２１がエッチングできる条件であれば制限はないが、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングにより、多結晶シリコン膜（導電性膜）２１をエッチングすることができる。この後、残存するフォトレジスト膜（図示せず）をアッシングなどにより除去する。
【００６２】
上記Ｃｌ２ガスの他、Ｃｌ２／Ｏ２ガスやＨＢｒ／Ｃｌ２／Ｏ２ガスを用いたドライエッチングを行ってもよい。上記Ｃｌ２ガス、Ｃｌ２／Ｏ２ガスやＨＢｒ／Ｃｌ２／Ｏ２ガスを用いたドライエッチングにおいては、多結晶シリコンのエッチングレートＡ、酸化シリコンのエッチングレートＢおよび窒化シリコン（窒化系シリコン）のエッチングレートＣとの間に、Ａ＞Ｂ＞Ｃの関係が成立する。
【００６３】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。この効果については、追って詳細に説明する。
【００６４】
次いで、高耐圧ＭＯＳ領域ＨＭＡの半導体基板１中にｎ型の高濃度半導体領域２２を形成する。例えば、図５に示すように、高耐圧ＭＯＳ領域ＨＭＡのｎ型半導体領域ＮＷ上に開口部を有するフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクに半導体基板１中にｎ型不純物（例えば、リン（Ｐ））を注入する。これにより、図６に示すように、高耐圧ＭＯＳ領域ＨＭＡのｎ型半導体領域ＮＷ中にｎ型の高濃度半導体領域２２が形成される。
【００６５】
次いで、半導体基板１中にｐ型の高濃度半導体領域（ＳＤ、２３）を形成する。例えば、図７に示すように、ゲート電極ＧＨ、ＧＬおよびこれらの両側と分離領域ＩＳＡとの上部に開口部を有するフォトレジスト膜ＰＲ２を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクに下地絶縁膜（窒化シリコン膜）２０を介して半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、図８に示すように、ゲート電極ＧＨ、ＧＬのそれぞれの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域（ＳＤ、２３、２３ｓ、２３ｄ）が形成される。言い換えれば、ゲート電極ＧＬの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域ＳＤが形成される。また、ゲート電極ＧＬの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域であるｐ＋型ソース領域２３ｓおよびｐ＋型ドレイン領域２３ｄが形成される。また、この際、分離領域ＩＳＡのｐ型半導体領域ＨＰＷ中にｐ型の高濃度半導体領域２３が形成される。
【００６６】
以上の工程により、低耐圧ＭＯＳ領域ＬＭＡに、低耐圧ＭＯＳトランジスタＬＴｐが、高耐圧ＭＯＳ領域ＨＭＡに、高耐圧ＭＯＳトランジスタＨＴｐが形成される。なお、ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが形成される。
【００６７】
次いで、図９に示すように、半導体基板１の上部に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１として、例えば、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜を形成する。例えば、下地絶縁膜２０およびポリＳｉ抵抗Ｒ上に、窒化シリコン膜ＩＬ１ａをＣＶＤ法などで堆積した後、その上部に、酸化シリコン膜ＩＬ１ｂをＣＶＤ法などで堆積する。この窒化シリコン膜ＩＬ１ａは酸化シリコン膜ＩＬ１ｂのエッチングの際のエッチングストッパの役割を果たすものであり、酸化シリコン膜ＩＬ１ｂより薄く形成される。
【００６８】
次いで、図１０に示すように、層間絶縁膜ＩＬ１中にプラグ（コンタクトプラグ、接続部）Ｐ１を形成する。まず、層間絶縁膜ＩＬ１および下地絶縁膜２０をエッチングすることにより、低耐圧ＭＯＳトランジスタＬＴｐのソース・ドレイン領域（ＳＤ）上および高耐圧ＭＯＳトランジスタＨＴｐのｐ＋型ソース領域２３ｓおよびｐ＋型ドレイン領域２３ｄ上にコンタクトホール（接続孔）Ｃ１を形成する。この際、窒化シリコン膜ＩＬ１ａおよび下地絶縁膜２０がエッチングストッパ膜として機能する。また、層間絶縁膜ＩＬ１をエッチングすることにより、ポリＳｉ抵抗Ｒの両端部にもコンタクトホール（接続孔）Ｃ１を形成する。この際、窒化シリコン膜ＩＬ１ａがエッチングストッパ膜として機能する。さらに、この際、高耐圧ＭＯＳ領域ＨＭＡのｎ型の高濃度半導体領域２２上および分離領域ＩＳＡのｐ型の高濃度半導体領域２３上にもコンタクトホールＣ１を形成する。なお、ソース・ドレイン領域（ＳＤ）上、ｐ＋型ソース領域２３ｓおよびｐ＋型ドレイン領域２３ｄ上の他、ゲート電極ＧＨ、ＧＬ上など、他の位置にコンタクトホールを形成してもよい。
【００６９】
次いで、コンタクトホールＣ１の内部に導電性膜を埋め込むことにより、第１プラグＰ１を形成する。まず、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜との積層膜を形成する。例えば、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、ＴｉＮ（窒化チタン）膜を堆積した後、金属膜として、例えば、Ｗ（タングステン）膜を堆積する。なお、バリア膜として、Ｔｉ膜の他、ＴｉＮ（窒化チタン）膜、もしくはＴｉ膜とＴｉＮ膜の積層膜を用いてもよい。次いで、堆積した導電性膜のうち、コンタクトホールＣ１以外の導電性膜をＣＭＰ（chemical mechanical polishing、化学的機械的研磨）法などを用いて除去することにより、コンタクトホールＣ１内に導電性膜を埋め込む。これにより、第１プラグＰ１を形成する。
【００７０】
この後、第１プラグＰ１上に、第１層配線（図示せず）を形成する。この第１層配線は、層間絶縁膜ＩＬ１上に形成されたＡｌ（アルミニウム）などの導電性膜をパターニングすることにより形成することができる。また、第１層配線を、Ｃｕ（銅）などよりなるダマシン配線としてもよい。さらに、この後、第１層配線の上部において、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、多層配線を形成することができるが、本実施の形態においては、その詳細な説明を省略する。
【００７１】
[効果の説明]
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【００７２】
図１１〜図１５は、比較例の半導体装置の製造工程を示す要部断面図である。本発明者の検討によれば、下地絶縁膜を酸化シリコン膜３０で構成した場合には、多結晶シリコン膜２１のエッチングの際の酸化シリコン膜３０の膜減りが確認された。即ち、図１１に示すように、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜２１の下層の下地絶縁膜を酸化シリコン膜３０で構成した場合には、その膜厚を比較的厚く（例えば、６０ｎｍ程度の膜厚で）形成した場合でも、図１２に示すように酸化シリコン膜３０の膜減りが生じる場合がある。特に、多結晶シリコン膜２１は、ゲート電極ＧＨ、ＧＬに起因する凹凸上に形成されるため、堆積膜厚がＴ１であっても、ゲート電極ＧＨ、ＧＬの端部においては、その膜厚Ｔ２が大きくなる（図１１参照）。よって、ゲート電極ＧＨ、ＧＬの端部において、エッチング残渣を残さず、精度良くエッチングするためには、オーバーエッチングを行うことが好ましい。このオーバーエッチングにより、酸化シリコン膜３０の膜減りが生じ易くなる。さらに、膜減りが大きい場合には、図１３に示すように、酸化シリコン膜３０の下層の素子分離絶縁膜３まで侵食され得る。このように、素子分離絶縁膜３の膜厚が小さくなると、半導体装置の耐圧が劣化する。具体的には、トランジスタ（ＬＴｐ、ＨＴｐ）などの素子の耐圧が劣化し、不良となり得る。特に、高耐圧ＭＯＳトランジスタＨＴｐには、高電位が印加されるため、少しの膜減りによっても耐圧不良が生じ得る。
【００７３】
また、オーバーエッチングの際の酸化シリコン膜３０の膜減りを考慮し、オーバーエッチング量を小さくした場合（図１４参照）は、酸化シリコン膜３０の残膜が厚くなり、素子分離絶縁膜３の侵食は抑制される。しかしながら、酸化シリコン膜３０の残膜が厚くなると、ｐ型の高濃度半導体領域（ＳＤ、２３、２３ｓ、２３ｄ）の不純物注入前の酸化シリコン膜３０の除去工程（洗浄工程）において、残存する酸化シリコン膜３０が除去しきれなくなる（図１５参照）。これにより、ｐ型の高濃度半導体領域（ＳＤ、２３、２３ｓ、２３ｄ）の形成時の不純物注入が精度良く行えなくなる。例えば、ｐ型の高濃度半導体領域（ＳＤ、２３）において、所定の不純物濃度が確保できず、トランジスタ（ＬＴｐ、ＨＴｐ）特性が劣化する。
【００７４】
特に、上記不具合において、酸化シリコン膜３０や素子分離絶縁膜３の膜減りや、酸化シリコン膜３０の残膜の問題において、膜減り量や残膜の厚さは、均一ではないため、部分的に、耐圧が劣化し、また、不純物濃度が小さくなってしまう。このように、比較例の半導体装置においては、オーバーエッチングが制御し難く、装置特性を劣化させてしまう。
【００７５】
これに対し、本実施の形態においては、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化系シリコン膜）２０を形成したので、多結晶シリコン膜２１のエッチングの際、オーバーエッチングを行っても、下地絶縁膜（窒化シリコン膜）２０の膜減りを低減することができる。よって、下地絶縁膜２０の下層の素子分離絶縁膜３の膜減りも低減でき、半導体装置の耐圧の向上を図ることができる。また、下地絶縁膜（窒化シリコン膜）２０の残膜量の制御が容易となり、ｐ型の高濃度半導体領域（ＳＤ、２３、２３ｓ、２３ｄ）の形成時の不純物注入を精度よく行うことができる。即ち、当該膜をスルー絶縁膜として不純物注入を行う場合、または、当該膜を除去した後に、新たにスルー絶縁膜を形成し、それを介して不純物注入を行う場合であっても、ｐ型の高濃度半導体領域（ＳＤ、２３、２３ｓ、２３ｄ）において、所望の不純物プロファイルを得ることができる。これにより、トランジスタ（ＬＴｐ、ＨＴｐ）特性を向上させることができる。
【００７６】
このように、本実施の形態によれば、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができ、半導体装置の特性を向上させることができる。
【００７７】
（実施の形態２）
本実施の形態においては、ポリＳｉ抵抗Ｒの両端部の第１プラグＰ１の下部に、ｐ型の高濃度半導体領域２３を配置し、コンタクト抵抗の低減を図る。
【００７８】
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図１６〜図１９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００７９】
［構造説明］
図１９に示すように、本実施の形態半導体装置においては、ポリＳｉ抵抗Ｒの両端部の第１プラグＰ１の下部に高濃度半導体領域２３を配置している以外は、実施の形態１と同様の構造を有する。よって、その詳細な説明を省略する。
【００８０】
［製法説明］
本実施の形態の半導体装置の製造工程においては、フォトレジスト膜ＰＲ２の形成工程の前までは、図１〜図７を参照しながら説明した実施の形態１の製造工程と同様である。即ち、図１６にも示すように、実施の形態１と同様に、素子分離絶縁膜３を形成した後、各種半導体領域（ＮＩＳＯ、ＰＩＳＯ、ＮＷ、ＨＰＷ）を形成する。この後、実施の形態１と同様に、ゲート絶縁膜１５およびゲート電極ＧＨ、ＧＬを形成する。このゲート電極ＧＨ、ＧＬ上には、絶縁膜（キャップ絶縁膜）ＣＰが配置される。次いで、実施の形態１と同様に、ｐ型の低濃度半導体領域（ＥＸ、１９）を形成した後、ゲート電極ＧＨ、ＧＬの側壁にサイドウォール膜ＳＷを形成する。この後、下地絶縁膜２０を形成した後、その上部に、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１を形成し、不純物を注入した後、下地絶縁膜２０をエッチングストッパとして利用し、多結晶シリコン膜２１のパターニングを行う。次いで、実施の形態１と同様に、ｎ型の高濃度半導体領域２２を形成する。
【００８１】
次いで、図１６に示すように、半導体基板１の上部にスルー絶縁膜Ｔｈとして酸化シリコン膜を形成した後、この酸化シリコン膜上にフォトレジスト膜ＰＲ２を形成する。この後、フォトレジスト膜ＰＲ２に開口部を形成するのであるが、ゲート電極ＧＨ、ＧＬおよびこれらの両側と分離領域ＩＳＡとの上部の開口部に加え、ポリＳｉ抵抗Ｒの両端部上にも開口部を形成する。
【００８２】
次いで、このフォトレジスト膜ＰＲ２をマスクに半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。この際、低耐圧ＭＯＳ領域ＬＭＡおよび高耐圧ＭＯＳ領域ＨＭＡにおいては、下地絶縁膜２０および酸化シリコン膜Ｔｈの積層膜を介して不純物が注入され、ポリＳｉ抵抗領域ＲＡにおいては、スルー絶縁膜Ｔｈを介して不純物が注入される。
【００８３】
これにより、図１７に示すように、ゲート電極ＧＬの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域ＳＤが形成される。また、ゲート電極ＧＨの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域であるｐ＋型ソース領域２３ｓおよびｐ＋型ドレイン領域２３ｄが形成される。また、この際、分離領域ＩＳＡのｐ型半導体領域ＨＰＷ中およびポリＳｉ抵抗Ｒの両端部にｐ型の高濃度半導体領域２３が形成される。
【００８４】
この後、図１８に示すように、半導体基板１の上部に層間絶縁膜ＩＬ１を形成し、さらに、図１９に示すように、層間絶縁膜ＩＬ１中に第１プラグＰ１を形成する。この層間絶縁膜ＩＬ１および第１プラグＰ１は、実施の形態１と同様に形成することができる。
【００８５】
ここで、本実施の形態においては、ポリＳｉ抵抗Ｒの両端部の第１プラグＰ１の下部に高濃度半導体領域２３を配置することにより、コンタクト抵抗の低減を図ることができる。もちろん、実施の形態１で詳細に説明した効果も奏することができる。
【００８６】
（実施の形態３）
本実施の形態においては、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成し、ポリＳｉ抵抗領域ＲＡの素子分離絶縁膜３上にポリＳｉ抵抗Ｒを形成する。
【００８７】
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図２０〜図２８は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００８８】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図２８を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【００８９】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ形成領域ＭＡおよびポリＳｉ抵抗領域ＲＡを有する。ＭＩＳＦＥＴ形成領域ＭＡは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡおよびｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡを有する。各領域（ＮＭＡ、ＰＭＡ、ＰＡ）は、素子分離絶縁膜（素子分離領域）３により区画されている。
【００９０】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡの半導体基板１中には、ｐ型半導体領域（ｐ型ウエル）ＰＷが配置されている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡの半導体基板１中には、ｎ型半導体領域（ｎ型ウエル）ＮＷが配置されている。また、ポリＳｉ抵抗領域ＲＡは、素子分離絶縁膜３で覆われている。この素子分離絶縁膜３の底部には、ｐ型半導体領域ＰＷが配置されている。この素子分離絶縁膜３は、半導体基板１中に設けられた溝に埋め込まれた絶縁膜よりなる。
【００９１】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡには、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が配置され、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡにはｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が配置される。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、半導体基板１（ｐ型半導体領域ＰＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｐ型半導体領域ＰＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ型の低濃度半導体領域ＥＸとｎ型の高濃度半導体領域ＳＤとで構成される。ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、半導体基板１（ｎ型半導体領域ＮＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｎ型半導体領域ＮＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ型の低濃度半導体領域ＥＸとｐ型の高濃度半導体領域ＳＤとで構成される。上記高濃度半導体領域ＳＤは、低濃度半導体領域ＥＸより不純物の濃度が高い領域である。また、高濃度半導体領域ＳＤの底部は、低濃度半導体領域ＥＸの底部より深い位置に配置される。ＳＷは、サイドウォール膜である。
【００９２】
ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが配置されている。このポリＳｉ抵抗Ｒは、多結晶シリコン膜２１よりなり、下地絶縁膜２０である窒化系シリコン膜（窒素とシリコンを含有する絶縁膜）上に配置されている。窒化系シリコン膜とは、例えば、窒化シリコン膜（ＳｉＮ）や、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などである。また、ポリＳｉ抵抗Ｒの両端部には、ｐ型の高濃度半導体領域２３が形成されている。
【００９３】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を配置することで、後述するように、多結晶シリコン膜２１のエッチングを精度良く行うことができる。
【００９４】
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびポリＳｉ抵抗Ｒの上部には、層間絶縁膜ＩＬ１が配置されている。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜で構成される。窒化シリコン膜ＩＬ１ａは酸化シリコン膜ＩＬ１ｂのエッチングの際のエッチングストッパの役割を果たすものであり、酸化シリコン膜ＩＬ１ｂより薄く形成される。この窒化シリコン膜ＩＬ１ａを、酸窒化シリコン膜や炭窒化シリコン膜で構成してもよい。言い換えれば、層間絶縁膜ＩＬ１を構成する下層の膜（エッチングストッパ膜）を、窒化系シリコン膜で構成してもよい。
【００９５】
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のソース・ドレイン領域（ＳＤ）上には、第１プラグＰ１が配置されている。また、ポリＳｉ抵抗Ｒの両端部上にも第１プラグＰ１が配置されている。
【００９６】
この第１プラグＰ１の上部には、第１層配線（図示せず）が配置され、さらに、その上部には層間絶縁膜を介して多層配線が配置される。
【００９７】
［製法説明］
次いで、図２０〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００９８】
図２０に示すように、半導体基板１中に素子分離絶縁膜３を形成する。半導体基板１は、例えば、ｐ型の単結晶シリコンよりなる。この半導体基板１の各領域（ＮＭＡ、ＰＭＡ、ＲＡ）間に素子分離絶縁膜３を形成する。この素子分離絶縁膜３は、例えばＳＴＩ法を用いて形成することができる。例えば、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。次いで、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、ＣＶＤ法等を用いて形成する。その後、ＣＭＰ法などを用いて半導体基板１上の不要な酸化シリコン膜を除去する。これにより、素子分離溝内に酸化シリコン膜を埋め込んだ素子分離絶縁膜３を形成することができる。
【００９９】
次いで、半導体基板１中に、ｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＷを形成する。例えば、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡおよびポリＳｉ抵抗領域ＲＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物を注入する。これにより、半導体基板１中にｐ型半導体領域ＰＷを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、半導体基板１中にｎ型半導体領域ＮＷを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、注入した不純物を活性化するための熱処理（アニール）を行う。
【０１００】
次いで、半導体基板１上にゲート絶縁膜１５を形成し、さらに、ゲート絶縁膜１５の上部に、ゲート電極Ｇを形成する。ゲート絶縁膜１５の構成に制限はないが、ゲート絶縁膜１５として、例えば、酸化シリコン膜などの絶縁膜と、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いる。
【０１０１】
例えば、半導体基板１上に熱酸化法を用いて酸化シリコン膜（熱酸化膜）を形成する。次いで、ｈｉｇｈ−ｋ膜として、例えば、ＨｆＯ２膜（酸化ハフニウム膜）をＣＶＤ法などで形成する。これにより、酸化シリコン膜とｈｉｇｈ−ｋ膜との積層膜よりなるゲート絶縁膜１５が形成される。上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。
【０１０２】
次いで、ゲート絶縁膜１５上を含む半導体基板１の上部に、メタルゲート用の金属膜Ｇａとして、例えば、ＴｉＮ膜をスパッタリング法などにより形成する。メタルゲート用の金属膜（金属層）とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含む。
【０１０３】
次いで、金属膜Ｇａ上に多結晶のシリコン膜Ｇｂを形成する。金属膜Ｇａを厚くすることでシリコン膜Ｇｂの形成工程を省略することも可能であるが、シリコン膜Ｇｂを積層することで、金属膜Ｇａの膜厚を薄くでき、金属膜Ｇａをパターニングする際のエッチングダメージを小さくすることができる。
【０１０４】
次いで、金属膜Ｇａおよび多結晶のシリコン膜Ｇｂの積層膜をパターニングすることによりゲート電極Ｇを形成する。
【０１０５】
次いで、低濃度半導体領域ＥＸを形成する。例えば、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、半導体基板１中にｎ型の低濃度半導体領域ＥＸを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物を注入する。これにより、半導体基板１中にｐ型の低濃度半導体領域ＥＸを形成する。
【０１０６】
次いで、ゲート電極Ｇの側壁にサイドウォール膜ＳＷを形成する。ゲート電極Ｇ上を含む半導体基板１の上部に、例えば、酸化シリコン膜をＣＶＤ法で形成した後、この酸化シリコン膜を異方性エッチングする。これにより、サイドウォール膜ＳＷがゲート電極Ｇの側壁に形成される。なお、ここでは、サイドウォール膜ＳＷを酸化シリコン膜の単層膜で構成したが、これに限らず、例えば、窒化シリコン膜とその上部の酸化シリコン膜の積層膜によりサイドウォール膜ＳＷを構成してもよい。
【０１０７】
次いで、図２１に示すように、半導体基板１の上部に、下地絶縁膜２０を形成した後、その上部に、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１を形成する。
【０１０８】
例えば、ポリＳｉ抵抗領域ＲＡを含む半導体基板１の上部に、下地絶縁膜（下層絶縁膜、エッチングストッパ膜）２０として、例えば、窒化シリコン膜をＣＶＤ法で形成する。この下地絶縁膜２０は、後述する多結晶シリコン膜２１のエッチング時において、下層膜（素子分離絶縁膜３）の保護膜としての機能を有するため、少なくとも、ポリＳｉ抵抗領域ＲＡに形成する必要がある。ここでは、ＭＩＳＦＥＴ形成領域ＭＡを含む半導体基板１の全面上に形成している。よって、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の上部も下地絶縁膜２０で覆われる。また、ここでは、下地絶縁膜２０として、窒化シリコン膜を用いたが、後述する多結晶シリコン膜２１のエッチング条件において、下層膜（素子分離絶縁膜３）と比較しエッチング速度が小さい膜であれば他の膜を用いてもよい。例えば、窒化シリコン膜（ＳｉＮ）の他、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などを用いてもよい。
【０１０９】
次いで、下地絶縁膜２０上に多結晶シリコン膜をＣＶＤ法などにより堆積し、さらに、この上部にスルー絶縁膜Ｔｈとして酸化シリコン膜をＣＶＤ法などにより堆積する。この後、スルー絶縁膜Ｔｈを介して不純物（例えば、フッ化ホウ素（ＢＦ）など）を注入する。この不純物の注入量により、多結晶シリコン膜の抵抗を調整することができる。この後、注入した不純物を活性化するための熱処理（アニール）を行う。
【０１１０】
このように、ゲート電極Ｇ用の導電性膜（金属膜Ｇａとシリコン膜Ｇｂとの積層膜）と、ポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）とを異なる工程で形成することにより、それぞれに要求される特性に応じた導電性膜を形成することができる。例えば、ゲート電極Ｇの低抵抗化を図りつつ、ポリＳｉ抵抗Ｒを所望の抵抗値に設定することができる。
【０１１１】
次いで、図２２に示すように、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１をパターニングすることにより、ポリＳｉ抵抗領域ＲＡにポリＳｉ抵抗Ｒを形成する。例えば、多結晶シリコン膜２１上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、ポリＳｉ抵抗領域ＲＡに残存させる。このフォトレジスト膜（図示せず）をマスクとして、下地絶縁膜２０が露出するまでエッチングを行う。エッチング条件としては、多結晶シリコン膜（導電性膜）２１がエッチングできる条件であれば制限はないが、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングにより、多結晶シリコン膜（導電性膜）２１をエッチングすることができる。この後、残存するフォトレジスト膜（図示せず）をアッシングなどにより除去する。
【０１１２】
実施の形態１と同様に、上記Ｃｌ２ガスの他、Ｃｌ２／Ｏ２ガスやＨＢｒ／Ｃｌ２／Ｏ２ガスを用いたドライエッチングを行ってもよい。
【０１１３】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、実施の形態１で詳細に説明したように、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【０１１４】
次いで、上記フォトレジスト膜およびスルー絶縁膜Ｔｈを除去した後、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡの半導体基板１中にｎ型の高濃度半導体領域（２２、２３ｎ）を形成する。例えば、図２３に示すように、半導体基板１上に、スルー絶縁膜Ｔｈ２として酸化シリコン膜をＣＶＤ法などにより堆積する。次いで、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡのｐ型半導体領域ＰＷ上に開口部を有するフォトレジスト膜ＰＲ１を形成する。この際、ポリＳｉ抵抗Ｒの両端部上にも開口部を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクに半導体基板１中にｎ型不純物（例えば、リン（Ｐ））を注入する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡのｐ型半導体領域ＰＷ中にｎ型の高濃度半導体領域ＳＤが形成され、ポリＳｉ抵抗Ｒの両端部にｎ型の高濃度半導体領域２３が形成される。この際、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡにおいては、下地絶縁膜２０およびスルー絶縁膜Ｔｈ２の積層膜を介して不純物が注入され、ポリＳｉ抵抗領域ＲＡにおいては、スルー絶縁膜Ｔｈ２を介して不純物が注入される。
【０１１５】
次いで、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡの半導体基板１中にｐ型の高濃度半導体領域ＳＤを形成する。例えば、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡのｎ型半導体領域ＮＷ上に開口部を有するフォトレジスト膜を形成する。次いで、このフォトレジスト膜（図示せず）をマスクに下地絶縁膜２０およびスルー絶縁膜Ｔｈ２の積層膜を介して半導体基板１中にｐ型不純物（例えば、ホウ素（Ｂ））を注入する。これにより、図２４に示すように、ゲート電極Ｇの両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域ＳＤが形成される。
【０１１６】
以上の工程により、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成される。なお、ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが形成される。
【０１１７】
次いで、図２５に示すように、半導体基板１の上部に絶縁膜（ブロック膜）４０を形成する。絶縁膜４０として、例えば、酸化シリコン膜をＣＶＤ法などで堆積する。この酸化シリコン膜は、ポリＳｉ抵抗領域ＲＡにおいて、後述のシリサイド化反応のブロック膜として機能する。
【０１１８】
次いで、図２６に示すように、絶縁膜４０上にフォトレジスト膜ＰＲ３を形成し、フォトリソグラフィにより、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびポリＳｉ抵抗Ｒの両端部（２３）上に開口を形成する。次いで、このフォトレジスト膜ＰＲ３をマスクに、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）上の絶縁膜４０および下地絶縁膜２０をエッチングにより除去することにより、ポリＳｉ抵抗Ｒ（その両端部を除く）上に絶縁膜４０を残存させる。
【０１１９】
次いで、フォトレジスト膜ＰＲ３をアッシングなどにより除去した後、図２７に示すように、金属シリサイド膜２７を形成する。例えば、半導体基板１上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）をスパッタリング法などを用いて形成し、熱処理を施すことによって、高濃度半導体領域ＳＤおよびゲート電極Ｇを構成するシリコンとＣｏ膜とを反応させる。これにより、高濃度半導体領域ＳＤおよびゲート電極Ｇの上部に、それぞれ金属シリサイド膜２７が形成される。また、ポリＳｉ抵抗Ｒの両端部（２３）上に金属シリサイド膜２７が形成される。次いで、未反応のＣｏ膜を除去する。
【０１２０】
この後、図２８に示すように、半導体基板１の上部に層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１中に第１プラグＰ１を形成する。この層間絶縁膜ＩＬ１および第１プラグＰ１は、実施の形態１と同様に形成することができる。
【０１２１】
このように、本実施の形態においても、実施の形態１で詳細に説明したように、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。また、ポリＳｉ抵抗Ｒの両端部の第１プラグＰ１の下部に高濃度半導体領域２３を配置し、さらに、その上部に金属シリサイド膜２７を配置することにより、コンタクト抵抗の低減を図ることができる。
【０１２２】
（実施の形態４）
本実施の形態においては、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成し、ポリＳｉ抵抗領域ＲＡの素子分離絶縁膜３上にポリＳｉ抵抗Ｒを形成する。さらに、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）のゲート電極Ｇを、いわゆる“ゲートラストプロセス”で形成する。ゲートラストプロセスとは、ソース・ドレイン領域を形成した後、ゲート絶縁膜やゲート電極の形成を行うプロセスを言い、ソース・ドレイン領域の形成の際の熱負荷がゲート絶縁膜やゲート電極に加わることを回避することができる。特に、ゲート絶縁膜としてｈｉｇｈ−ｋ膜を用いる場合や、ゲート電極としてメタルゲートを用いる場合に有用である。
【０１２３】
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図２９〜図４２は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【０１２４】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図４２を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１２５】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ形成領域ＭＡおよびポリＳｉ抵抗領域ＲＡを有する。ＭＩＳＦＥＴ形成領域ＭＡは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡおよびｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡを有する。各領域（ＮＭＡ、ＰＭＡ、ＰＡ）は、素子分離絶縁膜（素子分離領域）３により区画されている。
【０１２６】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡの半導体基板１中には、ｐ型半導体領域（ｐ型ウエル）ＰＷが配置されている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡの半導体基板１中には、ｎ型半導体領域（ｎ型ウエル）ＮＷが配置されている。また、ポリＳｉ抵抗領域ＲＡは、素子分離絶縁膜３で覆われている。この素子分離絶縁膜３の底部には、ｐ型半導体領域ＰＷが配置されている。この素子分離絶縁膜３は、半導体基板１中に設けられた溝に埋め込まれた絶縁膜よりなる。
【０１２７】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡには、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が配置され、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡにはｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が配置される。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、半導体基板１（ｐ型半導体領域ＰＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｐ型半導体領域ＰＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ型の低濃度半導体領域ＥＸとｎ型の高濃度半導体領域ＳＤとで構成される。ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、半導体基板１（ｎ型半導体領域ＮＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｎ型半導体領域ＮＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ型の低濃度半導体領域ＥＸとｐ型の高濃度半導体領域ＳＤとで構成される。上記高濃度半導体領域ＳＤは、低濃度半導体領域ＥＸより不純物の濃度が高い領域である。また、高濃度半導体領域ＳＤの底部は、低濃度半導体領域ＥＸの底部より深い位置に配置される。ＳＷは、サイドウォール膜である。
【０１２８】
ここで、本実施の形態のｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のゲート電極Ｇは、絶縁膜５３中に埋め込まれている。この際、絶縁膜５３の厚さとゲート電極Ｇの厚さは同じ（同程度）である。
【０１２９】
ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが配置されている。このポリＳｉ抵抗Ｒは、多結晶シリコン膜２１よりなり、ゲート電極Ｇが埋め込まれた絶縁膜５３の上方に配置されている。別の言い方をすれば、ゲート電極Ｇより高い位置に配置されている。また、多結晶シリコン膜２１は、下地絶縁膜２０である窒化系シリコン膜（窒素とシリコンを含有する絶縁膜）上に配置されている。窒化系シリコン膜とは、例えば、窒化シリコン膜（ＳｉＮ）や、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などである。また、ポリＳｉ抵抗Ｒの両端部には、ｎ型の高濃度半導体領域７０ｎおよび金属シリサイド膜８０が形成されている。
【０１３０】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を配置することで、後述するように、多結晶シリコン膜２１のエッチングを精度良く行うことができる。
【０１３１】
また、上記窒化系シリコン膜は、ポリＳｉ抵抗Ｒの下部からｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のゲート電極Ｇ上まで延在している。
【０１３２】
また、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびポリＳｉ抵抗Ｒの上部には、絶縁膜４０が配置されている。但し、ポリＳｉ抵抗Ｒの両端部においては、絶縁膜４０は除去されている。
【０１３３】
さらに、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびポリＳｉ抵抗Ｒの上部には、層間絶縁膜ＩＬ１が配置されている。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜で構成される。窒化シリコン膜ＩＬ１ａは酸化シリコン膜ＩＬ１ｂのエッチングの際のエッチングストッパの役割を果たすものであり、酸化シリコン膜ＩＬ１ｂより薄く形成される。この窒化シリコン膜ＩＬ１ａを、酸窒化シリコン膜や炭窒化シリコン膜で構成してもよい。言い換えれば、層間絶縁膜ＩＬ１を構成する下層の膜（エッチングストッパ膜）を、窒化系シリコン膜で構成してもよい。
【０１３４】
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のソース・ドレイン領域（ＳＤ）上には、第１プラグＰ１が配置されている。また、ポリＳｉ抵抗Ｒの両端部上にも第１プラグＰ１が配置されている。
【０１３５】
この第１プラグＰ１の上部には、第１層配線（図示せず）が配置され、さらに、その上部には層間絶縁膜を介して多層配線が配置される。
【０１３６】
［製法説明］
次いで、図２９〜図４２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【０１３７】
図２９に示すように、半導体基板１中に素子分離絶縁膜３を形成する。半導体基板１は、例えば、ｐ型の単結晶シリコンよりなる。この半導体基板１の各領域（ＮＭＡ、ＰＭＡ、ＲＡ）間に素子分離絶縁膜３を形成する。
【０１３８】
次いで、半導体基板１中に、ｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＷを形成する。例えば、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡおよびポリＳｉ抵抗領域ＲＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物を注入する。これにより、半導体基板１中にｐ型半導体領域ＰＷを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、半導体基板１中にｎ型半導体領域ＮＷを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、注入した不純物を活性化するための熱処理（アニール）を行う。
【０１３９】
次いで、半導体基板１上にゲート絶縁膜１５を形成し、さらに、ゲート絶縁膜１５の上部に、ゲート電極Ｇを形成する。ゲート絶縁膜１５の構成に制限はないが、ゲート絶縁膜１５として、例えば、酸化シリコン膜などの絶縁膜と、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いる。
【０１４０】
例えば、半導体基板１上に熱酸化法を用いて酸化シリコン膜（熱酸化膜）を形成する。次いで、ｈｉｇｈ−ｋ膜として、例えば、ＨｆＯ２膜（酸化ハフニウム膜）をＣＶＤ法などで形成する。これにより、酸化シリコン膜とｈｉｇｈ−ｋ膜との積層膜よりなるゲート絶縁膜１５が形成される。上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。
【０１４１】
次いで、ゲート絶縁膜１５上を含む半導体基板１の上部に、ダミーゲートＤＧ用の膜として、例えば、多結晶シリコン膜５０をＣＶＤ法などにより堆積する。次いで、この多結晶シリコン膜５０上に、保護絶縁膜５１として例えば窒化シリコン膜をＣＶＤ法などにより堆積する。
【０１４２】
次いで、多結晶シリコン膜５０および保護絶縁膜５１をパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のゲート電極（Ｇ）の形成予定領域にダミーゲートＤＧを形成する。このダミーゲートＤＧの上部には、保護絶縁膜５１が配置される。
【０１４３】
次いで、低濃度半導体領域ＥＸを形成する。例えば、半導体基板１上に、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、半導体基板１中にｎ型の低濃度半導体領域ＥＸを形成する。次いで、上記フォトレジスト膜（図示せず）を除去した後、半導体基板１上に、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物を注入する。これにより、半導体基板１中にｐ型の低濃度半導体領域ＥＸを形成する。
【０１４４】
次いで、上記フォトレジスト膜（図示せず）を除去した後、図３０に示すように、ダミーゲートＤＧの側壁にサイドウォール膜ＳＷを形成する。ダミーゲートＤＧ上を含む半導体基板１の上部に、例えば、窒化シリコン膜と酸化シリコン膜との積層膜をＣＶＤ法などを用いて形成した後、この積層膜を異方性エッチングする。これにより、サイドウォール膜ＳＷがダミーゲートＤＧの側壁に形成される。なお、サイドウォール膜ＳＷを酸化シリコン膜や窒化シリコン膜の単層膜で構成してもよい。
【０１４５】
次いで、高濃度半導体領域ＳＤを形成する。ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡの半導体基板１中にｎ型の高濃度半導体領域ＳＤを形成する。例えば、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡのダミーゲートＤＧとサイドウォール膜ＳＷとの合成体の両側のｐ型半導体領域ＰＷ中にｎ型の高濃度半導体領域ＳＤが形成される。
【０１４６】
次いで、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡの半導体基板１中にｐ型の高濃度半導体領域ＳＤを形成する。例えば、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡに開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクに半導体基板１中にｐ型不純物を注入する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡのダミーゲートＤＧとサイドウォール膜ＳＷとの合成体の両側のｎ型半導体領域ＮＷ中にｐ型の高濃度半導体領域ＳＤが形成される。
【０１４７】
次いで、上記フォトレジスト膜をアッシングなどにより除去した後、図３１に示すように、金属シリサイド膜２７を形成する。例えば、半導体基板１上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）をスパッタリング法などを用いて形成し、熱処理を施すことによって、高濃度半導体領域ＳＤを構成するシリコンとＣｏ膜とを反応させる。これにより、高濃度半導体領域ＳＤの上部に、金属シリサイド膜２７が形成される。次いで、未反応のＣｏ膜を除去する。
【０１４８】
この後、図３２に示すように、半導体基板１の上部に絶縁膜５３を形成する。絶縁膜５３として、例えば、窒化シリコン膜５３ａと酸化シリコン膜５３ｂとの積層膜をＣＶＤ法などを用いて形成する。
【０１４９】
次いで、図３３に示すように、ＣＭＰ法などを用いて絶縁膜（ゲート電極埋込み用絶縁膜）５３の上部をダミーゲートＤＧが露出するまで除去する。この際、ダミーゲートＤＧの上部の保護絶縁膜５１も除去される。次いで、露出したダミーゲートＤＧをエッチングすることにより、ゲート溝ＧＧを形成する（図３４参照）。この際、ゲート溝ＧＧの底部には、ゲート絶縁膜１５が露出している。
【０１５０】
次いで、図３４に示すように、ゲート溝ＧＧ内を含む絶縁膜５３上に、ゲート溝ＧＧを埋込む程度の膜厚の金属膜Ｍをスパッタリング法などで堆積する。この金属膜Ｍとして、例えば、ＴｉＮ膜を用いることができる。
【０１５１】
次いで、図３５に示すように、ＣＭＰ法などを用いてゲート溝ＧＧの外部の不要な金属膜Ｍを除去する。これにより、ゲート溝ＧＧの内部に金属膜Ｍよりなるゲート電極Ｇを形成することができる。なお、ここでは、ゲート電極Ｇを金属膜Ｍで構成したが、例えば、実施の形態３で説明したように、金属膜とシリコン膜の積層膜でゲート電極Ｇを構成してもよい。また、上記ゲート絶縁膜１５の形成工程を省略し、ゲート溝ＧＧの形成後に、ゲート絶縁膜（１５）およびゲート電極Ｇを形成してもよい。例えば、上記ゲート絶縁膜１５の形成工程を省略し、上記ゲート溝ＧＧを形成する。この場合、ゲート溝ＧＧの底部には、半導体領域（ＮＷ、ＰＷ）が露出している。このゲート溝ＧＧ内を含む絶縁膜５３上に、ゲート絶縁膜（１５）として、例えば、ｈｉｇｈ−ｋ膜であるＨｆＯ２膜（酸化ハフニウム膜）をＣＶＤ法などで形成する。次いで、このｈｉｇｈ−ｋ膜上に金属膜Ｍをスパッタリング法などで堆積し、ＣＭＰ法などを用いてゲート溝ＧＧの外部の不要なゲート絶縁膜（１５）および金属膜Ｍを除去する。このようにして、ゲート絶縁膜（１５）およびゲート電極Ｇを形成してもよい。
【０１５２】
以上の工程により、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成される。このように、ゲートラストプロセス、即ち、ソース・ドレイン領域（ＳＤ）を形成した後、ゲート絶縁膜やゲート電極を形成することで、ソース・ドレイン領域を構成する不純物の活性化のアニールによるゲート電極等の特性劣化を低減することができる。特に、ゲート電極としてメタルゲートを用いる場合には、熱負荷により、その特性が変動し易いので、このゲートラストプロセスを用いて好適である。
【０１５３】
次いで、図３６および図３７に示すように、ポリＳｉ抵抗領域ＲＡの素子分離絶縁膜３上にポリＳｉ抵抗Ｒを形成する。まず、図３６に示すように、半導体基板１の上部に、下地絶縁膜２０を形成した後、その上部に、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１を形成する。
【０１５４】
例えば、ポリＳｉ抵抗領域ＲＡを含む半導体基板１の上部に、下地絶縁膜（下層絶縁膜、エッチングストッパ膜）２０として、例えば、窒化シリコン膜をＣＶＤ法で形成する。この下地絶縁膜２０は、後述する多結晶シリコン膜２１のエッチング時において、下層膜（素子分離絶縁膜３）の保護膜としての機能を有するため、少なくとも、ポリＳｉ抵抗領域ＲＡに形成する必要がある。ここでは、ＭＩＳＦＥＴ形成領域ＭＡを含む半導体基板１の全面上に形成している。よって、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の上部も下地絶縁膜２０で覆われる。また、ここでは、下地絶縁膜２０として、窒化シリコン膜を用いたが、後述する多結晶シリコン膜２１のエッチング条件において、下層膜（素子分離絶縁膜３）と比較しエッチング速度が小さい膜であれば他の膜を用いてもよい。例えば、窒化シリコン膜（ＳｉＮ）の他、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などを用いてもよい。
【０１５５】
次いで、下地絶縁膜２０上に多結晶シリコン膜をＣＶＤ法などにより堆積し、さらに、この上部にスルー絶縁膜Ｔｈとして酸化シリコン膜をＣＶＤ法などにより堆積する。この後、スルー絶縁膜Ｔｈを介して不純物（例えば、フッ化ホウ素（ＢＦ）など）を注入する。この不純物の注入量により、多結晶シリコン膜２１の抵抗を調整することができる。この後、注入した不純物を活性化するための熱処理（アニール）を行う。
【０１５６】
このように、ゲート電極Ｇ用の導電性膜（金属膜Ｍ）と、ポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）とを異なる工程で形成することにより、それぞれに要求される特性に応じた導電性膜を形成することができる。例えば、ゲート電極Ｇの低抵抗化を図りつつ、ポリＳｉ抵抗Ｒを所望の抵抗値に設定することができる。
【０１５７】
次いで、図３７に示すように、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１をパターニングすることにより、ポリＳｉ抵抗領域ＲＡにポリＳｉ抵抗Ｒを形成する。例えば、多結晶シリコン膜２１上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、ポリＳｉ抵抗領域ＲＡに残存させる。このフォトレジスト膜（図示せず）をマスクとして、下地絶縁膜２０が露出するまでエッチングを行う。エッチング条件としては、多結晶シリコン膜（導電性膜）２１がエッチングできる条件であれば制限はないが、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングにより、多結晶シリコン膜（導電性膜）２１をエッチングすることができる。この後、残存するフォトレジスト膜（図示せず）をアッシングなどにより除去する。
【０１５８】
実施の形態１と同様に、上記Ｃｌ２ガスの他、Ｃｌ２／Ｏ２ガスやＨＢｒ／Ｃｌ２／Ｏ２ガスを用いたドライエッチングを行ってもよい。
【０１５９】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、実施の形態１で詳細に説明したように、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【０１６０】
次いで、半導体基板１の上部にスルー絶縁膜（スルー膜）Ｔｈ２として、例えば、酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、図３８に示すように、半導体基板１上にフォトレジスト膜ＰＲ１を形成し、ポリＳｉ抵抗Ｒの両端部上に開口部を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクに半導体基板１中にスルー絶縁膜Ｔｈ２を介してｎ型不純物を注入する。これにより、図３９に示すように、ポリＳｉ抵抗Ｒの両端部にｎ型の高濃度半導体領域７０ｎが形成される。この際、ポリＳｉ抵抗領域ＲＡにおいて、スルー絶縁膜Ｔｈ２を介して不純物が注入される。
【０１６１】
次いで、フォトレジスト膜ＰＲ１およびスルー絶縁膜Ｔｈ２を除去した後、図４０に示すように、絶縁膜（ブロック膜）４０上にフォトレジスト膜ＰＲ２を形成し、ポリＳｉ抵抗Ｒの両端部上に開口部を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクとして絶縁膜（ブロック膜）４０をエッチングすることにより、ポリＳｉ抵抗Ｒの両端部（７０ｎ）を露出させる。次いで、フォトレジスト膜ＰＲ２をアッシングなどにより除去した後、図４１に示すように、ポリＳｉ抵抗Ｒの両端部（７０ｎ）上に、金属シリサイド膜８０を形成する。例えば、半導体基板１上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）をスパッタリング法などを用いて形成し、熱処理を施すことによって、ポリＳｉ抵抗Ｒの両端部（７０ｎ）を構成するシリコンとＣｏ膜とを反応させる。これにより、ポリＳｉ抵抗Ｒの両端部（７０ｎ）に金属シリサイド膜８０が形成される。次いで、未反応のＣｏ膜を除去する。このように、絶縁膜４０は、シリサイド化反応のブロック膜として機能する。なお、上記スルー絶縁膜Ｔｈ２を残存させて、シリサイド化反応のブロック膜として利用してもよい。
【０１６２】
この後、図４２に示すように、半導体基板１の上部に層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１中に第１プラグＰ１を形成する。この層間絶縁膜ＩＬ１および第１プラグＰ１は、実施の形態１と同様に形成することができる。
【０１６３】
このように、本実施の形態においても、実施の形態１で詳細に説明したように、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【０１６４】
（実施の形態５）
実施の形態４においては、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成した後、ポリＳｉ抵抗領域ＲＡにポリＳｉ抵抗Ｒを形成している。即ち、ゲート電極Ｇの形成（ゲート電極Ｇの埋込み工程）の後に、ポリＳｉ抵抗Ｒを形成しているが、本実施の形態においては、ゲート電極Ｇの形成（ゲート電極Ｇの埋込み工程）の前に、ポリＳｉ抵抗Ｒを形成する。
【０１６５】
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。図４３〜図４９は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【０１６６】
［構造説明］
まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一図である図４９を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。
【０１６７】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ形成領域ＭＡおよびポリＳｉ抵抗領域ＲＡを有する。ＭＩＳＦＥＴ形成領域ＭＡは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡおよびｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡを有する。各領域（ＮＭＡ、ＰＭＡ、ＰＡ）は、素子分離絶縁膜（素子分離領域）３により区画されている。
【０１６８】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡの半導体基板１中には、ｐ型半導体領域（ｐ型ウエル）ＰＷが配置されている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡの半導体基板１中には、ｎ型半導体領域（ｎ型ウエル）ＮＷが配置されている。また、ポリＳｉ抵抗領域ＲＡは、素子分離絶縁膜３で覆われている。この素子分離絶縁膜３の底部には、ｐ型半導体領域ＰＷが配置されている。この素子分離絶縁膜３は、半導体基板１中に設けられた溝に埋め込まれた絶縁膜よりなる。
【０１６９】
ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＭＡには、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が配置され、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＭＡにはｐチャネル型ＭＩＳＦＥＴ（ＰＴ）が配置される。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、半導体基板１（ｐ型半導体領域ＰＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｐ型半導体領域ＰＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ型の低濃度半導体領域ＥＸとｎ型の高濃度半導体領域ＳＤとで構成される。ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、半導体基板１（ｎ型半導体領域ＮＷ）上にゲート絶縁膜１５を介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板１（ｎ型半導体領域ＮＷ）中に配置されたＬＤＤ構造のソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ型の低濃度半導体領域ＥＸとｐ型の高濃度半導体領域ＳＤとで構成される。上記高濃度半導体領域ＳＤは、低濃度半導体領域ＥＸより不純物の濃度が高い領域である。また、高濃度半導体領域ＳＤの底部は、低濃度半導体領域ＥＸの底部より深い位置に配置される。ＳＷは、サイドウォール膜である。
【０１７０】
ここで、本実施の形態のｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）のゲート電極Ｇは、絶縁膜５５中に埋め込まれている。この際、絶縁膜５５の厚さとゲート電極Ｇの厚さは同じ（同程度）である。
【０１７１】
ポリＳｉ抵抗領域ＲＡには、ポリＳｉ抵抗Ｒが配置されている。このポリＳｉ抵抗Ｒは、多結晶シリコン膜２１よりなり、絶縁膜５５中に埋め込まれている。この際、絶縁膜５５の厚さは、多結晶シリコン膜２１の厚さより大きく、多結晶シリコン膜２１上は、絶縁膜５５で覆われている。よって、多結晶シリコン膜２１の厚さは、ゲート電極Ｇの厚さより小さい。また、多結晶シリコン膜２１は、下地絶縁膜２０である窒化系シリコン膜（窒素とシリコンを含有する絶縁膜）上に配置されている。窒化系シリコン膜とは、例えば、窒化シリコン膜（ＳｉＮ）や、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などである。また、ポリＳｉ抵抗Ｒの両端部には、ｎ型の高濃度半導体領域７０ｎおよび金属シリサイド膜８０が形成されている。
【０１７２】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を配置したので、多結晶シリコン膜２１のエッチングを精度良く行うことができる。
【０１７３】
また、サイドウォール膜ＳＷおよび高濃度半導体領域ＳＤの上部には、下地絶縁膜（窒化シリコン膜）２０が配置されている。また、ポリＳｉ抵抗Ｒの両端部以外の領域においては、絶縁膜４０が配置されている。
【０１７４】
なお、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびポリＳｉ抵抗Ｒの上部には、実施の形態４と同様に、層間絶縁膜ＩＬ１や第１プラグＰ１が配置される（図４９においては、図示せず）。
【０１７５】
［製法説明］
次いで、図４３〜図４９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【０１７６】
図４３に示すように、実施の形態４と同様に、素子分離絶縁膜３、ｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＷを形成する。
【０１７７】
次いで、実施の形態４と同様に、半導体基板１上にゲート絶縁膜１５を形成し、さらに、ダミーゲートＤＧを形成する。このダミーゲートＤＧの上部には、保護絶縁膜５１が配置される。
【０１７８】
次いで、実施の形態４と同様に、低濃度半導体領域ＥＸを形成した後、ダミーゲートＤＧの側壁にサイドウォール膜ＳＷを形成する。さらに、高濃度半導体領域ＳＤおよび金属シリサイド膜２７を形成する。
【０１７９】
次いで、半導体基板１の上部に、下地絶縁膜２０を形成した後、その上部に、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１を形成する。
【０１８０】
例えば、ポリＳｉ抵抗領域ＲＡを含む半導体基板１の上部に、下地絶縁膜（下層絶縁膜、エッチングストッパ膜）２０として、例えば、窒化シリコン膜をＣＶＤ法で形成する。この下地絶縁膜２０は、後述する多結晶シリコン膜２１のエッチング時において、下層膜（素子分離絶縁膜３）の保護膜としての機能を有するため、少なくとも、ポリＳｉ抵抗領域ＲＡに形成する必要がある。ここでは、ＭＩＳＦＥＴ形成領域ＭＡを含む半導体基板１の全面上に形成している。よって、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の高濃度半導体領域ＳＤやダミーゲートＤＧの上部も下地絶縁膜２０で覆われる。また、ここでは、下地絶縁膜２０として、窒化シリコン膜を用いたが、後述する多結晶シリコン膜２１のエッチング条件において、下層膜（素子分離絶縁膜３）と比較しエッチング速度が小さい膜であれば他の膜を用いてもよい。例えば、窒化シリコン膜（ＳｉＮ）の他、酸窒化シリコン膜（ＳｉＯＮ）や炭窒化シリコン膜（ＳｉＣＮ）などを用いてもよい。
【０１８１】
次いで、下地絶縁膜２０上に多結晶シリコン膜２１をＣＶＤ法などにより堆積する。ここで、この多結晶シリコン膜２１の膜厚ＴＡと下地絶縁膜２０の膜厚ＴＢとの和（ＴＣ）は、ダミーゲートＤＧの膜厚ＴＤより小さく設定する（ＴＣ＜ＴＤ、図４７参照）。次いで、多結晶シリコン膜２１の上部にスルー絶縁膜Ｔｈとして酸化シリコン膜をＣＶＤ法などにより堆積する。この後、スルー絶縁膜Ｔｈを介して不純物（例えば、フッ化ホウ素（ＢＦ）など）を注入する。この不純物の注入量により、多結晶シリコン膜の抵抗を調整することができる。この後、注入した不純物を活性化するための熱処理（アニール）を行う。
【０１８２】
次いで、図４４に示すように、ポリＳｉ抵抗Ｒ用の多結晶シリコン膜（導電性膜）２１をパターニングすることにより、ポリＳｉ抵抗領域ＲＡにポリＳｉ抵抗Ｒを形成する。例えば、多結晶シリコン膜２１上にフォトレジスト膜（図示せず）を形成し、露光・現像することにより、ポリＳｉ抵抗領域ＲＡに残存させる。このフォトレジスト膜（図示せず）をマスクとして、下地絶縁膜２０が露出するまでエッチングを行う。エッチング条件としては、多結晶シリコン膜（導電性膜）２１がエッチングできる条件であれば制限はないが、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングにより、多結晶シリコン膜（導電性膜）２１をエッチングすることができる。この後、残存するフォトレジスト膜（図示せず）をアッシングなどにより除去する。
【０１８３】
実施の形態１と同様に、上記Ｃｌ２ガスの他、Ｃｌ２／Ｏ２ガスやＨＢｒ／Ｃｌ２／Ｏ２ガスを用いたドライエッチングを行ってもよい。
【０１８４】
このように、本実施の形態によれば、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、実施の形態１で詳細に説明したように、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【０１８５】
次いで、ポリＳｉ抵抗Ｒの両端部にｎ型の高濃度半導体領域７０ｎを形成する。例えば、ポリＳｉ抵抗Ｒの両端部に開口部を有するフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに半導体基板１中にｎ型不純物を注入する。これにより、ポリＳｉ抵抗Ｒの両端部にｎ型の高濃度半導体領域７０ｎが形成される。
【０１８６】
次いで、上記フォトレジスト膜をアッシングなどにより除去した後、図４５に示すように、金属シリサイド膜８０を形成する。まず、半導体基板１の上部にシリサイド化反応のブロック膜として、絶縁膜４０を形成する。ポリＳｉ抵抗Ｒの両端部の絶縁膜４０をエッチングにより除去する。これにより、ポリＳｉ抵抗Ｒの両端部（７０ｎ）を露出させる。次いで、半導体基板１上に、金属膜としてコバルト（Ｃｏ）膜（図示せず）をスパッタリング法などを用いて形成し、熱処理を施すことによって、ポリＳｉ抵抗Ｒの両端部（７０ｎ）を構成するシリコンとＣｏ膜とを反応させる。これによりポリＳｉ抵抗Ｒの両端部（７０ｎ）に金属シリサイド膜８０が形成される。次いで、未反応のＣｏ膜を除去する。
【０１８７】
この後、図４６に示すように、半導体基板１の上部に絶縁膜５５を形成する。絶縁膜５５として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。
【０１８８】
次いで、図４７に示すように、ＣＭＰ法などを用いて絶縁膜（ゲート電極埋込み用絶縁膜）５５の上部をダミーゲートＤＧが露出するまで除去する。この際、ダミーゲートＤＧの上部の保護絶縁膜５１も除去される。
【０１８９】
ここで、この多結晶シリコン膜２１の膜厚ＴＡと下地絶縁膜２０の膜厚ＴＢとの和（ＴＣ）は、ダミーゲートＤＧの膜厚ＴＤより小さく設定（ＴＣ＜ＴＤ）されている。即ち、ＴＤ＞ＴＡの関係となる。このため、ダミーゲートＤＧが露出した状態において、多結晶シリコン膜２１は、絶縁膜５５または絶縁膜４０により覆われている。
【０１９０】
次いで、図４８に示すように、露出したダミーゲートＤＧをエッチングすることにより、ゲート溝ＧＧを形成する。この際、ゲート溝ＧＧの底部には、ゲート絶縁膜１５が露出している。また、多結晶シリコン膜２１は、絶縁膜５５（ここでは、絶縁膜４０も含む）により覆われているため、エッチングされない。
【０１９１】
次いで、実施の形態４と同様に、ゲート溝ＧＧ内に金属膜Ｍを埋め込むことによりゲート電極Ｇを形成する。ここで、ゲート溝ＧＧを構成する絶縁膜５５、即ち、ＣＭＰ工程後にゲート溝ＧＧの近傍において残存している絶縁膜５５の膜厚を“ＴＥ”とすると、ＴＣ＜ＴＥの関係が成り立つ。また、ＴＡ＜ＴＥの関係が成り立つ。また、ゲート電極Ｇの膜厚を“ＴＧ”とした場合、ＴＧ＞ＴＡの関係が成り立つ（図４９参照）。
【０１９２】
なお、ここでは、ゲート電極Ｇを金属膜Ｍで構成したが、例えば、実施の形態４で説明したように、金属膜とシリコン膜の積層膜でゲート電極Ｇを構成してもよい。また、上記ゲート絶縁膜１５の形成工程を省略し、ゲート溝ＧＧの形成後に、ゲート絶縁膜１５およびゲート電極Ｇを形成してもよい。
【０１９３】
このように、ゲート電極Ｇ用の導電性膜と、ポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）とを異なる工程で形成することにより、それぞれに要求される特性に応じた導電性膜を形成することができる。例えば、ゲート電極Ｇの低抵抗化を図りつつ、ポリＳｉ抵抗Ｒを所望の抵抗値に設定することができる。
【０１９４】
以上の工程により、ＭＩＳＦＥＴ形成領域ＭＡにｐチャネル型ＭＩＳＦＥＴ（ＰＴ）およびｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成され、ポリＳｉ抵抗領域ＲＡの素子分離絶縁膜３上にポリＳｉ抵抗Ｒが形成される。
【０１９５】
この後、実施の形態４と同様に、半導体基板１の上部に層間絶縁膜ＩＬ１を形成し、さらに、層間絶縁膜ＩＬ１中に第１プラグＰ１を形成する。なお、図４９においては、窒化絶縁膜ＩＬ１ａのみ表示してある。
【０１９６】
このように、本実施の形態においても、実施の形態１で詳細に説明したように、あらかじめポリＳｉ抵抗Ｒ用の導電性膜（多結晶シリコン膜２１）の下層に下地絶縁膜（窒化シリコン膜）２０を形成したので、導電性膜（多結晶シリコン膜２１）のエッチングを精度良く行うことができる。
【０１９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９８】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１９９】
１    半導体基板
３    素子分離絶縁膜
１５    ゲート絶縁膜
１７    シリコン膜
１８    金属シリサイド膜
１９    ｎ−型ソース領域
１９    低濃度半導体領域
２０    下地絶縁膜
２１    多結晶シリコン膜
２２    高濃度半導体領域
２３    高濃度半導体領域
２３ｄ  ｐ＋型ドレイン領域
２３ｓ  ｐ＋型ソース領域
２７    金属シリサイド膜
３０    酸化シリコン膜
４０    絶縁膜
５０    多結晶シリコン膜
５１    保護絶縁膜
５３    絶縁膜
５３ａ    窒化シリコン膜
５３ｂ    酸化シリコン膜
５５    絶縁膜
７０ｎ    高濃度半導体領域
８０    金属シリサイド膜
Ｃ１    コンタクトホール
ＣＰ    絶縁膜
ＤＧ    ダミーゲート
ＥＸ    低濃度半導体領域
Ｇ    ゲート電極
ＧＧ    ゲート溝
ＧＨ    ゲート電極
ＧＬ    ゲート電極
Ｇａ    金属膜
Ｇｂ    シリコン膜
ＧＨ    ゲート電極
ＧＬ    ゲート電極
ＨＭＡ    高耐圧ＭＯＳ領域
ＨＰＷ    ｐ型半導体領域
ＨＴｐ    高耐圧ＭＯＳトランジスタ
ＩＬ１    層間絶縁膜
ＩＬ１ａ    窒化シリコン膜
ＩＬ１ｂ    酸化シリコン膜
ＩＳＡ    分離領域
ＬＭＡ    低耐圧ＭＯＳ領域
ＬＴｐ    低耐圧ＭＯＳトランジスタ
Ｍ    金属膜
ＭＡ    ＭＩＳＦＥＴ形成領域
ＮＩＳＯ    ｎ型半導体領域
ＮＭＡ    ｎチャネル型ＭＩＳＦＥＴ形成領域
ＮＷ    ｎ型半導体領域
Ｐ１    第１プラグ
ＰＩＳＯ    ｐ型半導体領域
ＰＭＡ    ｐチャネル型ＭＩＳＦＥＴ形成領域
ＰＲ１    フォトレジスト膜
ＰＲ２    フォトレジスト膜
ＰＲ３    フォトレジスト膜
ＰＷ    ｐ型半導体領域
Ｒ    ポリＳｉ抵抗
ＲＡ    ポリＳｉ抵抗領域
ＳＤ    高濃度半導体領域
ＳＷ    サイドウォール膜
Ｔｈ    スルー絶縁膜
Ｔｈ２    スルー絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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