(57)【要約】【課題】回路要素へのレジスタ初期化に要する時間を短縮することが可能な光トランシーバを提供する。【解決手段】光トランシーバ１は、ＣＰＵ３と、ＬＤＤ＋ＡＰＣ１３と、第１ＣＤＲ１７と、第２ＣＤＲ１９とを備える。ＣＰＵ３と、ＬＤＤ＋ＡＰＣ１３、第１ＣＤＲ１７及び第２ＣＤＲ１９とは、ＳＰＩインタフェースにより接続されている。ＣＰＵ３は、ＬＤＤ＋ＡＰＣ１３、第１ＣＤＲ１７、及び第２ＣＤＲ１９に対して、同一のデータの書き込みを同時に行う。【選択図】図１
2013021446.tif 000002
【特許請求の範囲】
【請求項１】
光信号と電気信号とを相互に変換する光トランシーバであって、
前記電気信号を処理する複数の回路要素と、
前記複数の回路要素の動作を制御するコントローラとを備え、
前記コントローラは、前記複数の回路要素のそれぞれとＳＰＩインタフェースにより接続されており、
前記コントローラは、前記複数の回路要素のそれぞれに対してスレーブセレクト信号を送信し、
前記コントローラは、前記複数の回路要素に対するスレーブセレクト信号を同時にＬｏｗにして、前記複数の回路要素のそれぞれにデータ書き込みを行うことを特徴とする光トランシーバ。
【請求項２】
前記複数の回路要素は、ＣＤＲ回路、ＬＤＤ回路及びＡＰＣ回路の少なくともいずれかであることを特徴とする請求項１に記載の光トランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光トランシーバに関する。
【背景技術】
【０００２】
特許文献１には、光信号を送受信する光送受信モジュールが開示されている。特許文献１の光送受信モジュールは、複数のチャンネルを用いて光信号を送受信する。光送受信モジュールは、複数の異なるタイミングを順次生成するタイミング生成手段と、回路要素への電源供給を制御する電源供給制御手段とを備える。電源供給制御手段は、タイミング生成手段が作成したタイミングに従って、複数の回路要素のうちから選択した一の回路要素への電源供給を順次開始する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７１３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、複数のチャンネルを用いる光送受信モジュールにおいて、電源供給を順次行う場合、チャンネルの数に応じて電源供給に要する時間が倍増する。このように、光送受信モジュールでは、電源供給に時間を要するため、レジスタの初期化に要する時間が増大するという問題がある。
【０００５】
そこで、本発明の目的は、上記の問題に鑑みてなされたものであり、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することである。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る光トランシーバは、光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する複数の回路要素と、前記複数の回路要素の動作を制御するコントローラとを備え、前記コントローラは、前記複数の回路要素のそれぞれとＳＰＩインタフェースにより接続されており、前記コントローラは、前記複数の回路要素のそれぞれに対してスレーブセレクト信号を送信し、前記コントローラは、前記複数の回路要素に対するスレーブセレクト信号を同時にＬｏｗにして、前記複数の回路要素のそれぞれにデータ書き込みを行う。
【０００７】
本発明に係る光トランシーバによれば、コントローラが複数の回路要素に対して同一のデータ書き込みを同時に行う。従って、チャンネルの数が増えても初期化に要する時間が倍増しなくなる。よって、回路要素のレジスタの初期化に要する時間を短縮させることができる。
【０００８】
また、本発明に係る光トランシーバでは、前記複数の回路要素は、ＣＤＲ回路、ＬＤＤ回路及びＡＰＣ回路の少なくともいずれかである。従って、ＣＤＲ回路、ＬＤＤ回路及びＡＰＣ回路の少なくともいずれかにおいて、レジスタの初期化に要する時間を短縮させることができる。
【発明の効果】
【０００９】
本発明によれば、回路要素のレジスタの初期化に要する時間を短縮することが可能な光トランシーバを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る光トランシーバの構成を示す図である。
【図２】本実施形態のＳＰＩ通信と従来のＳＰＩ通信の概要を示すタイミングチャートである。
【図３】本実施形態のＳＰＩ通信の詳細を示すタイミングチャートと、レジスタマップである。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明に係る実施形態について詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
図１は、本実施形態に係る光トランシーバ１の概略構成図である。光トランシーバ１は、例えば１０Ｇｂｐｓ信号を４波長合成した４０Ｇ−ＬＲ４型ＣＦＰトランシーバである。光トランシーバ１は、光信号と電気信号とを相互に変換する。光トランシーバ１は、電気信号を処理する複数の回路要素を備える。具体的には、光トランシーバ１は、図１に示すように、ＣＰＵ３と、ＴＯＳＡ１１と、ＬＤＤ＋ＡＰＣ１３と、ＲＯＳＡ１５と、第１ＣＤＲ１７と、第２ＣＤＲ１９とを備える。ＴＯＳＡ１１、ＬＤＤ＋ＡＰＣ１３、ＲＯＳＡ１５、第１ＣＤＲ１７、及び第２ＣＤＲ１９は、４多重構成となっている。なお、例えば、ＣＤＲ回路１７ａ及びＣＤＲ回路１９ａが一体化、又はＣＤＲ回路１７ｂ及びＣＤＲ回路１９ｂが一体化、等というように、第１ＣＤＲ１７及び第２ＣＤＲ１９が一体化されていてもよい。
【００１３】
ＣＰＵ３は、外部装置と例えばＩ２Ｃインタフェースにより接続されている。Ｉ２Ｃインタフェースは、シリアルインタフェースの一種である。また、ＣＰＵ３は、送信線ＬA〜ＬDを介してＬＤＤ＋ＡＰＣ１３に接続されている。なお、ＣＰＵ３と外部装置との接続インタフェースは、Ｉ２Ｃインタフェースでなく、ＭＤＩＯ等、他のシリアルインタフェースであってもよい。
【００１４】
ＣＰＵ３は、外部装置に対してアラーム信号を送信する。アラーム信号とは、例えば光トランシーバ１が異常状態となったときに送出される信号である。また、ＣＰＵ３は、外部装置から制御信号を受信する。制御信号とは、光出力信号のＯＮ／ＯＦＦ切替、パワーダウン、リセット等の各種制御を行うための信号である。
【００１５】
また、ＣＰＵ３は、外部装置から受信した制御信号に基づいて光トランシーバ１の各部を制御する。ＣＰＵ３は、複数の回路要素の動作を制御するコントローラとして機能する。また、ＣＰＵ３は、光トランシーバ１の各部を監視する機能を有する。
【００１６】
ＴＯＳＡ１１は、ＬＤ１１ａ〜１１ｄと、光合波器１１ｅとを備える。ＬＤ１１ａ〜１１ｄは、それぞれＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに接続されている。ＬＤ１１ａ〜１１ｄは、レーザ光信号を出力する。ＬＤ１１ａ〜１１ｄが出力する光信号の波長は、互いに異なっている。ＬＤ１１ａ〜１１ｄから出力されたレーザ光信号は、光合波器１１ｅにより合波光信号に変換される。光合波器１１ｅにより変換された合波光信号は、光トランシーバ１の外部に出力される。また、ＴＯＳＡ１１が出力する光信号は、バイアス電流及び変動電流により、直接変調された信号である。バイアス電流及び変動電流は、ＬＤＤ＋ＡＰＣ１３から供給される。
【００１７】
ＬＤＤ＋ＡＰＣ１３は、ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄからなる。ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄは、それぞれＬＤ１１ａ〜１１ｄに対応して設けられる。また、ＬＤＤ＋ＡＰＣ１３は、送信線ＬA〜ＬDを介してＣＰＵ３に接続されている。ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄとＣＰＵ３とはＳＰＩインタフェースにより接続されている。また、ＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄは、それぞれＣＤＲ回路１７ａ〜１７ｄに接続されている。
【００１８】
ＬＤＤ＋ＡＰＣ１３は、ＣＰＵ３からの制御信号に応じて動作する。ＬＤＤ＋ＡＰＣ１３は、ＣＰＵ３からの制御信号をＳＰＩインタフェースを介して受信する。また、ＣＰＵ３は、送信線ＬA〜ＬDを介してＬＤＤ１３ａ〜１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥを出力する。更に、ＬＤＤ＋ＡＰＣ１３は、整形された電気信号を第１ＣＤＲ１７から受信する。電気信号の整形は、第１ＣＤＲ１７により行われる。
【００１９】
また、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１から出力される光信号を変調する機能を有する。ＬＤＤ＋ＡＰＣ１３は、駆動電流をＴＯＳＡ１１に供給する。そして、ＬＤＤ＋ＡＰＣ１３は、第１ＣＤＲ１７から受信した電気信号に応じて駆動電流の制御を行う。すなわち、ＬＤＤ＋ＡＰＣ１３は、ＬＤ１１ａ〜１１ｄへの駆動電流を制御するＬＤＤ機能を有する。また、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１へのバイアス電流の制御も行う。よって、ＴＯＳＡ１１からの光出力は一定となる。このように、ＬＤＤ＋ＡＰＣ１３は、ＴＯＳＡ１１からの光出力を一定にするＡＰＣ機能も有する。
【００２０】
また、ＬＤＤ＋ＡＰＣ１３は、各ＬＤ１１ａ〜１１ｄの送信パワーをモニタする。そして、モニタの結果、異常を検出したときに、ＬＤＤ＋ＡＰＣ１３は、ＴＤＦａｕｌｔ信号を生成する。ＬＤＤ＋ＡＰＣ１３は、生成したＴＤＦａｕｌｔ信号をＣＰＵ３に出力する。ＣＰＵ３は、ＴＤＦａｕｌｔ信号を受信したとき、アラーム信号を外部装置に出力する。
【００２１】
ＲＯＳＡ１５は、ＰＤ１５ａ〜１５ｄと、光分波器１５ｅとを備える。ＰＤ１５ａ〜１５ｄは、それぞれＣＤＲ回路１９ａ〜１９ｅに接続されている。ＲＯＳＡ１５は、光信号の受信と、光電変換と、電気信号の第２ＣＤＲ１９への出力とを行う。光分波器１５ｅは、受信した光信号を４つの波長帯域に分波する。ＰＤ１５ａ〜１５ｄは、分波されたそれぞれの光信号を光電変換する。ＲＯＳＡ１５は、光電変換により得た電子信号を、第２ＣＤＲ１９に送信する。
【００２２】
第１ＣＤＲ１７は、ＣＤＲ回路１７ａ〜１７ｄからなる。ＣＤＲ回路１７ａ〜１７ｄは、それぞれＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに対応して設けられる。また、ＣＤＲ回路１７ａ〜１７ｄのそれぞれは、外部装置（不図示）に、送信線Ｌ１〜Ｌ４を介して接続されている。ＣＤＲ回路１７ａ〜１７ｄは、外部装置から送信線Ｌ１〜Ｌ４を介して相補的な電気信号ＴＸ＋，ＴＸ−を受信する。ＣＤＲ回路１７ａ〜１７ｄは、電気信号ＴＸ＋，ＴＸ−からクロック情報を再生する。ＣＤＲ回路１７ａ〜１７ｄは、再生したクロック情報に基づいて電気信号の波形を整形する。ＣＤＲ回路１７ａ〜１７ｄは、整形した電気信号を、対応するＬＤＤ＋ＡＰＣ回路１３ａ〜１３ｄに送信する。
【００２３】
第２ＣＤＲ１９は、ＣＤＲ回路１９ａ〜１９ｄからなる。ＣＤＲ回路１９ａ〜１９ｄは、それぞれＰＤ１５ａ〜１５ｄに接続されている。また、ＣＤＲ回路１９ａ〜１９ｄのそれぞれは、外部装置（不図示）に、送信線Ｌ５〜Ｌ８を介して接続されている。ＣＤＲ回路１９ａ〜１９ｄは、ＰＤ１５ａ〜１５ｄから受信した電気信号の波形を整形する。ＣＤＲ回路１９ａ〜１９ｄは、整形した電気信号を、外部装置に送信線Ｌ５〜Ｌ８を介して相補的な電気信号ＲＸ＋，ＲＸ−として送信する。
【００２４】
ところで、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとはＳＰＩインタフェースにより接続されている。そして、ＣＰＵ３とＣＤＲ回路１９ａともＳＰＩインタフェースにより接続されている。ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄ及びＣＤＲ回路１９ａ〜１９ｄの動作を制御する。
【００２５】
更に、第１ＣＤＲ１７及び第２ＣＤＲ１９は、例えばＬＯＳ（Loss of Signal）監視機能と、ＬＯＬ（Lost Of Lock）監視機能と、スライスレベル調整機能と、エラー・ビットカウント機能と、ループバック切替機能（以下、単に、各種機能と称する）とを有する。第１ＣＤＲ１７及び第２ＣＤＲ１９に各種機能を実行させるには、ＣＤＲ回路１７ａ〜１７ｄ及びＣＤＲ回路１９ａ〜１９ｄの各々のレジスタが初期化される必要がある。また、ＬＤＤ＋ＡＰＣ１３にＬＤＤ機能やＡＰＣ機能を実行させる場合も、ＬＤＤ＋ＡＰＣ回路１３ａの各々のレジスタが初期化される必要がある。なお、レジスタの初期化は、各回路への電源供給時、又は各レジスタの起動時、に行われる。
【００２６】
以下では、例えばＣＤＲ回路１７ａ〜１７ｄの各々に設けられるレジスタの初期化を行う方法について、図２及び図３を参照しながら説明する。なお、図２及び図３のタイミングチャートにおいて、ＳＣＫはクロック信号、ＭＯＳＩはマスター出力／スレーブ入力信号、ＭＩＳＯはマスター入力／スレーブ出力信号、ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４はスレーブセレクト信号、を示す。なお、図２及び図３において、マスターはＣＰＵ３に相当し、スレーブはＣＤＲ回路１７ａ〜１７ｄに相当する。また、スレーブセレクト信号とは、マスターが通信対象とするスレーブ（回路要素）を選択するときに使用される信号である。
【００２７】
ところで、ＣＤＲ回路１７ａ〜１７ｄの４ｃｈ分のレジスタ間において、レジスタの値は、個別で異なる値になる場合もあるが、大半は同じ値である。そこで、図２の（Ａ）部に示すように、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄのそれぞれにスレーブセレクト信号（ＳＳ１，ＳＳ３，ＳＳ３，ＳＳ４）を送信する。そして、ＣＰＵ３は、各スレーブセレクト信号を同時にＬｏｗにして、ＣＤＲ回路１７ａ〜１７ｄ間で共通するデータのレジスタへの同時書き込みを行う。すなわち、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄに対して、同一のデータの書き込みを同時に行う。そして、ＣＤＲ回路１７ａ〜１７ｄ間で異なるデータについては、同一のデータの書き込み後、個別に書き込みを行う。
【００２８】
また、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとの間のＳＰＩ通信のタイミングチャート、及びレジスタマップとして、例えば図３に示すものがある。図３において、Instructionは命令コマンドである。例えば値が「８０ｈ」のときはリード命令であり、値が「００ｈ」のときはライト命令である。Addressは内部アドレスである。なお、ｎは０以上２５５以下の整数である。例えば「Address 2」は、レジスタマップとの関係から、スライスレベル調整機能に対応したアドレスを示す。また、「Data n」は、「Address nに対するデータ」である。例えば、図３の場合、ＣＰＵ３によるデータ書き込み時には、先頭ビットがライト動作を示すＬｏ（００ｈ）信号となり、その後、アドレス、データがＣＰＵ３からＣＤＲ回路１７ａ〜１７ｄに対して出力される。
【００２９】
以上のように、本実施形態では、例えば図２の（Ａ）部に示すように、ＣＰＵ３は、ＣＤＲ回路１７ａ〜１７ｄに対して、同一のデータの書き込みを同時に行う。従って、例えば図２の（Ｂ）部に示すような順次データを書き込む場合と比較して、初期化の時間を短縮することができる。仮に、ＣＤＲ回路１７ａ〜１７ｄ間で異なるデータが存在しない場合は、順次データを書き込む場合に対して、初期化の時間を１／４にすることができる。なお、ＣＰＵ３とＬＤＤ＋ＡＰＣ回路１３ａとの間のＳＰＩ通信、ＣＰＵ３とＣＤＲ回路１９ａとの間のＳＰＩ通信、においても、ＣＰＵ３とＣＤＲ回路１７ａ〜１７ｄとの間のＳＰＩ通信の場合と同様に、初期化の時間を短縮させることができる。
【００３０】
なお、本実施形態では、光トランシーバ１がＬＤＤ＋ＡＰＣ１３を備える例について説明した。しかし、ＬＤＤ回路とＡＰＣ回路とは別々の回路要素であってもよい。
【００３１】
また、本実施形態では、第１ＣＤＲ１７と第２ＣＤＲ１９とを備える例について説明した。しかし、ＣＤＲはなくてもよい。また、本実施形態では、第１ＣＤＲ１７及び第２ＣＤＲ１９が各種機能を有する例について説明した。しかし、第１ＣＤＲ１７又は第２ＣＤＲ１９は、各種機能のうち一部の機能を有していなくてもよい。また、別の機能が付加されていてもよい。
【００３２】
さらに、本実施形態では、光トランシーバ１が１０Ｇｂｐｓ信号を４波長合成した４０Ｇ−ＬＲ４型ＣＦＰトランシーバである例について説明した。しかし、信号は、１０Ｇｂｐｓでなくてもよい。そして、チャンネルの数についても、４つでなくてもよい。
【符号の説明】
【００３３】
１…光トランシーバ、３…ＣＰＵ（コントローラ）、１１…ＴＯＳＡ、１３…ＬＤＤ＋ＡＰＣ（複数の回路要素）、１５…ＲＯＳＡ（複数の回路要素）、１７…第１ＣＤＲ（複数の回路要素）、１９…第２ＣＤＲ（複数の回路要素）。
【図１】
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【図２】
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【図３】
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