(57)【要約】【課題】小型化が可能な電磁波干渉フィルタを提供すること。【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。【選択図】図１
2013038328.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された、抵抗またはインダクタを構成する導体、およびこの導体の両端にそれぞれ電気的に接続された一対のキャパシタ、をそれぞれ具備する複数の電磁波干渉フィルタ回路と、
これらの電磁波干渉フィルタ回路間の前記半導体基板に埋め込み形成された素子分離層と、
を具備することを特徴とする電磁化干渉フィルタ。
【請求項２】
前記素子分離層は、それぞれの前記電磁波干渉フィルタ回路を囲うように形成されたことを特徴とする請求項１に記載の電磁化干渉フィルタ。
【請求項３】
前記素子分離層は、前記電磁波干渉フィルタ回路間の前記半導体基板に複数形成されたことを特徴とする請求項１または２に記載の電磁波干渉フィルタ。
【請求項４】
前記素子分離層は、前記半導体基板に形成されたトレンチと、このトレンチ内に形成された絶縁体と、からなることを特徴とする請求項１乃至３のいずれかに記載の電磁波干渉フィルタ。
【請求項５】
前記半導体基板は、第１導電型の半導体基板であり、
前記キャパシタは、前記第１導電型の半導体基板と、
この半導体基板の表面に形成された第２導電型の不純物層と、
によって構成されたダイオードからなることを特徴とする請求項１乃至４のいずれかに記載の電磁波干渉フィルタ。
【請求項６】
前記半導体基板は、第１導電型の半導体基板であり、
前記キャパシタは、前記第１導電型の半導体基板と、
この半導体基板の表面に形成された酸化膜と、
によって構成されたＭＯＳコンデンサからなることを特徴とする請求項１乃至４のいずれかに記載の電磁波干渉フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電磁波干渉フィルタに関する。
【背景技術】
【０００２】
携帯電話等の電子機器は、他の機器と通信するためのアンテナおよび外部接続端子、信号の電力を増幅する電力増幅器等を有する。アンテナ、または外部接続端子から受信した信号、および電力増幅器にて電力が増幅された信号はノイズ成分を含んでいる。従って、一般に電子機器には、信号のノイズ成分を除去するための複数の電磁波干渉フィルタ（ＥＭＩフィルタ）回路を１チップ化したＥＭＩフィルタが用いられる。
【０００３】
ところで、携帯電話をはじめとする近年の電子機器には、小型化、軽量化が強く望まれている。従って、電子機器に用いられるＥＭＩフィルタも小型化することが望まれる。しかし、ＥＭＩフィルタを小型化すると、ＥＭＩフィルタ回路間の距離が短くなる。ＥＭＩフィルタ回路間の距離を短くすると、ＥＭＩフィルタ回路間でクロストークが発生し、ＥＭＩフィルタ回路から出力される信号の波形を劣化させる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５１０６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、小型化が可能な電磁波干渉フィルタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施形態に係る電磁波干渉フィルタは、半導体基板の表面上に形成された、抵抗またはインダクタを構成する導体、およびこの導体の両端にそれぞれ電気的に接続された一対のキャパシタ、をそれぞれ具備する複数の電磁波干渉フィルタ回路と、これらの電磁波干渉フィルタ回路間の前記半導体基板に埋め込み形成された素子分離層と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る電磁波干渉フィルタを模式的に示す上面図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿ったフィルタの断面図である。
【図３】第１の実施形態の変形例に係る電磁波干渉フィルタを模式的に示す上面図である。
【図４】図３の一点鎖線Ｘ−Ｘ´に沿ったフィルタの断面図である。
【図５】第２の実施形態に係る電磁波干渉フィルタを模式的に示す上面図である。
【図６】図５の一点鎖線Ｘ−Ｘ´に沿ったフィルタの断面図である。
【図７】他の形態のＥＭＩフィルタ回路が適用された電磁波干渉フィルタを示す、図２に相当する断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態に係る電磁波干渉フィルタ（以下、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタと称する）について、図面を参照して説明する。なお、下記の各ＥＭＩフィルタは、複数のＥＭＩフィルタ回路を１チップ化したものであり、例えば携帯電話のディスプレイ、カメラ等に接続される配線、若しくは携帯電話の外部出力端子等に適用されるものである。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係るＥＭＩフィルタを模式的に示す上面図である。図２は、図１の一点鎖線Ｘ−Ｘ´に沿って示すフィルタの断面図である。図１に示すように、第１の実施形態に係るＥＭＩフィルタ１０は、例えばシリコンからなるＰ型の半導体基板１１（図２）に、複数のＥＭＩフィルタ回路１２が形成されたものである。
【００１０】
それぞれのＥＭＩフィルタ回路１２は、キャパシタＣ、および抵抗Ｒからなる、いわゆるローパスフィルタである。複数のＥＭＩフィルタ回路１２は、半導体基板１１（図２）に、格子状に配列形成されている。
【００１１】
複数のＥＭＩフィルタ回路１２間における半導体基板１１（図２）には、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造、すなわちトレンチ構造の素子分離層１３が形成されている。素子分離層１３は、複数のＥＭＩフィルタ回路１２を個々に分割するように、十字状に形成されている。
【００１２】
図２に示すように、各ＥＭＩフィルタ回路１２は、互いに離間した一対のＮ＋型の不純物層１４ａ、１４ｂ、抵抗体１５、およびこれらを接続する配線パターン１６ａ、１６ｂを有する。
【００１３】
一対のＮ＋型の不純物層１４ａ、１４ｂは、それぞれ半導体基板１１の表面に埋め込み形成されている。各Ｎ＋型の不純物層１４ａ、１４ｂと半導体基板１１とは、ＰＮ接合しており、ダイオードＤを構成する。半導体基板１１と各Ｎ＋型の不純物層１４ａ、１４ｂとの境界部分には空乏層が形成され、この空乏層がＥＭＩフィルタ回路１２のキャパシタＣとして機能する。
【００１４】
抵抗体１５は、一対のＮ＋型の不純物層１４ａ、１４ｂ間における半導体基板１１の表面上に、酸化膜１７を介して形成されている。抵抗体１５は、例えば帯状のポリシリコン膜からなる。抵抗体１５は、ＥＭＩフィルタ回路１２の抵抗Ｒとして機能する。
【００１５】
なお、酸化膜１７は、Ｎ＋型の不純物層１４ａ、１４ｂ上を除く半導体基板１１の全面に形成されている。また、抵抗体１５を含む酸化膜１７上には、抵抗体１５の両端部上を除いて、絶縁体からなる層間膜１８が形成されている。
【００１６】
配線パターン１６ａ、１６ｂは、Ｎ＋型の不純物層１４ａ、１４ｂ上および抵抗体１５の両端部上を含むこれらの間の半導体基板１１上に形成されている。各配線パターン１６ａ、１６ｂの一端はＮ＋型の不純物層１４ａ、１４ｂに接するとともに、各配線パターン１６ａ、１６ｂの他端は層間膜１８から露出した抵抗体１５の端部に接し、各配線パターン１６ａ、１６ｂの中央部は半導体基板１１上に酸化膜１７および層間膜１８を介して形成されている。これにより、配線パターン１６ａ、１６ｂは、一方のＮ＋型の不純物層１４ａと抵抗体１５の一端とを電気的に接続し、他方のＮ＋型の不純物層１４ｂと抵抗体１５の他端とを電気的に接続する。配線パターン１６ａ、１６ｂは、例えばアルミニウム配線である。
【００１７】
ＥＭＩフィルタ回路１２間の半導体基板１１には、絶縁領域である素子分離層１３が形成されている。素子分離層１３は、半導体基板１１に埋め込まれるように形成されている。この素子分離層１３は、ＥＭＩフィルタ回路１２間の半導体基板１１に十字状に溝を形成し、この溝の内部に絶縁体を設けることにより、形成することができる。
【００１８】
素子分離層１３は、一方のＥＭＩフィルタ回路１２とこれに隣接する他方のＥＭＩフィルタ回路１２とを電気的に絶縁する。従って、素子分離層１３は、ＥＭＩフィルタ回路１２間のクロストークを抑制する。なお、クロストークとは、一方のＥＭＩフィルタ回路１２を流れる信号が、他方のＥＭＩフィルタ回路１２を流れる信号にノイズとして影響を与えることを意味する。
【００１９】
以上に説明したＥＭＩフィルタ１０は、各配線パターン１６ａ、１６ｂ上の一部を除くフィルタ１０の全面が、保護膜であるポリイミド層１９で覆われている。ポリイミド層１９から露出した配線パターン１６ａ、１６ｂには、ボンディングワイヤ（図示せず）が形成される。配線パターン１６ａ、１６ｂは、実装基板上の配線（図示せず）と、ボンディングワイヤ（図示せず）によって電気的に接続される。
【００２０】
図２に示すように、各ＥＭＩフィルタ回路１２には、ボンディングワイヤ（図示せず）を介してそれぞれ異なる信号（ｓｉｇ１、ｓｉｇ２）が入力される。入力された各信号（ｓｉｇ１、ｓｉｇ２）のノイズは、ＥＭＩフィルタ回路１２によって除去される。ノイズが除去された各信号（ｓｉｇ１、ｓｉｇ２）は、各ＥＭＩフィルタ回路１２から、ボンディングワイヤ（図示せず）を介してそれぞれ出力される。
【００２１】
以上に説明した第１の実施形態に係るＥＭＩフィルタ１０によれば、各ＥＭＩフィルタ回路１２間に素子分離層１３が形成されている。素子分離層１３は、各ＥＭＩフィルタ回路１２間のクロストークを抑制する。従って、ＥＭＩフィルタ回路１２間の距離Ｌｔ、Ｌｌを従来より短くすることができるため、ＥＭＩフィルタを、従来より小型化することができる。
【００２２】
（第１の実施形態の変形例）
図３は、第１の実施形態の変形例に係るＥＭＩフィルタ２０を模式的に示す上面図である。図４は、図３の一点鎖線Ｘ−Ｘ´に沿って示すフィルタ２０の断面図である。図３、図４に示すように、ＥＭＩフィルタ２０が、４個より多い複数のＥＭＩフィルタ回路１２を有する場合、素子分離層２１を、各ＥＭＩフィルタ回路１２を囲うように形成してもよい。
【００２３】
この変形例に係るＥＭＩフィルタ２０であっても、素子分離層２１は、各ＥＭＩフィルタ回路１２間のクロストークを抑制するため、ＥＭＩフィルタ２０を、従来より小型化することができる。
【００２４】
（第２の実施形態）
図５は、第２の実施形態に係るＥＭＩフィルタ３０を模式的に示す上面図である。図６は、図５の一点鎖線Ｘ−Ｘ´に沿って示すフィルタ３０の断面図である。図５、図６に示すように、第２の実施形態に係るＥＭＩフィルタ３０は、第１の実施形態に係るＥＭＩフィルタ１０と比較して、各ＥＭＩフィルタ回路１２間に、複数の素子分離層３１が形成されている点が異なる。第２の実施形態に係るＥＭＩフィルタ３０の例では、例えば各ＥＭＩフィルタ回路１２間に、２本の素子分離層３１が形成されている。
【００２５】
２本の素子分離層３１は、それぞれ、第１の実施形態に係るＥＭＩフィルタに形成された素子分離層１３と比較して、浅く形成される。
【００２６】
この第２の実施形態に係るＥＭＩフィルタ３０であっても、２本の素子分離層３１は、各ＥＭＩフィルタ回路１２間のクロストークを抑制するため、ＥＭＩフィルタ３０を、従来より小型化することができる。
【００２７】
なお、ＥＭＩフィルタ回路１２間に２本の素子分離層３１を形成するため、ＥＭＩフィルタ回路１２間の距離Ｌｔ´、Ｌｌ´は、第１の実施形態に係るＥＭＩフィルタ１０におけるＥＭＩフィルタ回路１２間の距離Ｌｔ、Ｌｌと比較して、長くなる。従って、第２の実施形態に係るＥＭＩフィルタ３０は、第１の実施形態に係るＥＭＩフィルタ１０と比較して、大型化する。しかし、第２の実施形態に係るＥＭＩフィルタ３０におけるＥＭＩフィルタ回路１２間の距離は長くなるため、素子分離層３１は、第１の実施形態に係るＥＭＩフィルタ１０の素子分離層３１と比較して浅く形成することができる。従って、第２の実施形態に係るＥＭＩフィルタ３０は、素子分離層３１を深く形成することが不能な場合（例えば、半導体基板１１自体が薄型化されている場合等）には有効である。
【００２８】
なお、以上に説明した第２の実施形態に係るＥＭＩフィルタ３０も、第１の実施形態に係るＥＭＩフィルタ１０の変形例と同様に変形可能である。
【００２９】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００３０】
例えば、上述の各実施形態において、複数のＥＭＩフィルタ回路１２は、半導体基板１１に、格子状に配列形成されていたが、複数のＥＭＩフィルタ回路１２の配列は、限定されない。従って、例えば、複数のＥＭＩフィルタ回路１２は、半導体基板１１に、列状に配列されてもよい。この場合であっても、複数のＥＭＩフィルタ回路１２の間に素子分離層１３、３１を形成することにより、ＥＭＩフィルタを小型化することができる。
【００３１】
また、ＥＭＩフィルタ回路１２の構成は、上述の各実施形態に限定されない。従って、ＥＭＩフィルタ回路は、キャパシタＣとインダクタＬと、によって構成されてもよい。なお、インダクタＬは、例えば所望の配線幅、および所望の長さの導体線からなる。
【００３２】
また、上述のＥＭＩフィルタ回路はローパスフィルタであったが、ＥＭＩフィルタは、ハイパスフィルタ、またはバンドパスフィルタであってもよい。
【００３３】
また、図７に示すように、ＥＭＩフィルタ回路４１は、キャパシタＣとしてＭＯＳコンデンサを適用した回路であってもよい。ＭＯＳコンデンサは、Ｐ型の半導体基板１１の表面に形成されたＰ＋型の不純物層４２と、Ｐ＋型の不純物層４２上を含む半導体基板１１の表面に一様に形成された酸化膜４３と、を有する。ＥＭＩフィルタ回路４１は、Ｐ＋型の不純物層４２上の酸化膜４３と抵抗体１５とが、図１等と同様に配線パターン１６ａ、１６ｂで接続されることにより構成される。なお、ＭＯＳコンデンサにおいて、Ｐ＋型の不純物層４２は、必ずしも形成する必要はない。また、配線パターン１６ａ、１６ｂとＰ＋型の不純物層４２上の酸化膜４３とは、ポリシリコンを介して接していてもよい。
【００３４】
さらに、ＥＭＩフィルタを構成するキャパシタは、図２等に示されるダイオードと、図７に示されるＭＯＳキャパシタと、を、抵抗体１５またはインダクタＬの両端に、それぞれ並列に接続されるように構成してもよい。
【符号の説明】
【００３５】
１０、２０、３０・・・電磁波干渉（ＥＭＩ）フィルタ
１１・・・半導体基板
１２、４１・・・ＥＭＩフィルタ回路
１３、２１、３１・・・素子分離層
１４ａ、１４ｂ・・・Ｎ＋型の不純物層
１５・・・抵抗体
１６ａ、１６ｂ・・・配線パターン
１７、４３・・・酸化膜
１８・・・層間膜
１９・・・ポリイミド層
４１・・・Ｐ＋型の不純物層
【図１】
2013038328.tif 000003
【図２】
2013038328.tif 000004
【図３】
2013038328.tif 000005
【図４】
2013038328.tif 000006
【図５】
2013038328.tif 000007
【図６】
2013038328.tif 000008
【図７】
2013038328.tif 000009