(57)【要約】      （修正有）【課題】フィードバック経路において連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを有するように構成可能なシグマデルタＡＤＣを提供する。【解決手段】アナログ−デジタル変換器（ＡＤＣ）１０は、入力端子と出力端子とを有する連続時間フィルタ１４と、連続時間フィルタ１４の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器１８と、量子化器１８の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）２０と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣ２４と、連続時間ＤＡＣ２０の出力端子に結合された第１の入力端子と、離散時間型ＤＡＣ２４の出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ２６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログ−デジタル変換器（ＡＤＣ）において、
入力端子と出力端子とを有する連続時間フィルタと、
連続時間フィルタの出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、
連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチと、
を備えるアナログ−デジタル変換器。
【請求項２】
連続時間フィルタは複数の積分段を含み、
連続時間フィルタは複数のフィードフォワード経路を含み、
各フィードフォワード経路は前記複数の積分段のうちの１つの積分段に結合された入力と、出力とを有する、
請求項１に記載のアナログ−デジタル変換器。
【請求項３】
複数の入力端子を有する加算要素をさらに備え、
前記複数の入力端子のうちの１つの入力端子は、前記複数のフィードフォワード経路のうちの１つのフィードフォワード経路に結合されている、
請求項２に記載のアナログ−デジタル変換器。
【請求項４】
連続時間フィルタは、ＲＣ（抵抗−容量）フィルタ、ＬＣ（インダクタンス−キャパシタンス）フィルタ、ｇｍＣ（コンダクタンス−容量）フィルタのうちの１つである、
請求項１に記載のアナログ−デジタル変換器。
【請求項５】
前記量子化器の複数の出力端子と前記離散時間型ＤＡＣの複数の入力端子との間に結合されている遅延要素をさらに備える、
請求項１に記載のアナログ−デジタル変換器。
【請求項６】
連続時間ＤＡＣは連続時間ＤＡＣパルスを提供する、
請求項１に記載のアナログ−デジタル変換器。
【請求項７】
離散時間型ＤＡＣはスイッチキャパシタＤＡＣである、
請求項１に記載のアナログ−デジタル変換器。
【請求項８】
前記量子化器の複数の出力端子に結合された複数の入力端子と、デジタル出力を提供するための複数の出力端子とを有するデシメーションフィルタをさらに備える、
請求項１に記載のアナログ−デジタル変換器。
【請求項９】
連続時間フィルタはＮ次の積分器であり、Ｎは１以上の整数である、
請求項１に記載のアナログ−デジタル変換器。
【請求項１０】
アナログ−デジタル変換器（ＡＤＣ）において、
入力端子と複数の出力端子とを有するフィルタと、
フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、
加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、
連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子と、制御信号を受信するための制御端子とを有するスイッチと、
を備えるアナログ−デジタル変換器。
【請求項１１】
フィルタはＮ次の積分器であり、Ｎは整数である、
請求項１０に記載のアナログ−デジタル変換器。
【請求項１２】
フィルタは、ＲＣ（抵抗−容量）フィルタ、ＬＣ（インダクタンス−キャパシタンス）フィルタ、ｇｍＣ（コンダクタンス−容量）フィルタのうちの１つである連続時間フィルタである、
請求項１０に記載のアナログ−デジタル変換器。
【請求項１３】
前記量子化器の複数の出力端子と前記離散時間型ＤＡＣの複数の入力端子との間に結合されている遅延要素をさらに備える、
請求項１０に記載のアナログ−デジタル変換器。
【請求項１４】
連続時間ＤＡＣは連続時間ＲＺ−ＤＡＣである、
請求項１０に記載のアナログ−デジタル変換器。
【請求項１５】
離散時間型ＤＡＣはスイッチキャパシタＤＡＣである、
請求項１０に記載のアナログ−デジタル変換器。
【請求項１６】
アナログ−デジタル変換器（ＡＤＣ）において、
入力端子と複数の出力端子とを有する連続時間フィルタと、
連続時間フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、
加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、
量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、
連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有し、制御信号に応答するスイッチと、
を備えるアナログ−デジタル変換器。
【請求項１７】
加算回路は複数の利得要素と、増幅器とを備え、
前記複数の利得要素の各々は前記加算回路の複数の入力端子のうちの１つの入力に対応する第１の入力端子を有し、
前記複数の利得要素は各々第２の端子を有し、該第２の端子同士は一体に結合されており、
前記増幅器は、前記複数の利得要素の第２の端子に結合された入力端子と、量子化器の入力端子に結合された出力端子とを有する、
請求項１６に記載のアナログ−デジタル変換器。
【請求項１８】
連続時間フィルタはＮ次の積分器であり、Ｎは整数である、
請求項１６に記載のアナログ−デジタル変換器。
【請求項１９】
連続時間ＤＡＣは連続時間ＲＺ−ＤＡＣである、
請求項１６に記載のアナログ−デジタル変換器。
【請求項２０】
離散時間型ＤＡＣはスイッチキャパシタＤＡＣである、
請求項１６に記載のアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にアナログ−デジタル変換器に関し、より詳細には、構成変更可能な連続時間シグマデルタ（またはデルタシグマ）アナログ−デジタル変換器に関する。
【背景技術】
【０００２】
シグマデルタアナログ−デジタル（ＡＤＣ）変換器の２つの種類は、連続時間シグマデルタＡＤＣおよび離散時間型シグマデルタＡＤＣである。２種類の変換器の間の１つの差は、用いられるフィードバックデジタル−アナログ（ＤＡＣ）信号の種類である。連続時間シグマデルタＡＤＣは、ＲＣ、ＬＣ、ｇｍＣまたは他の連続時間フィルタを用いることが可能であるのに対し、離散時間型シグマデルタＡＤＣは、スイッチキャパシタフィルタを用いることが可能である。連続時間シグマデルタＡＤＣでは、離散時間型シグマデルタＡＤＣの場合と比べ、正確なクロックがより重要である。連続時間シグマデルタＡＤＣの方が、クロックジッタの影響をより受けやすい。また、連続時間シグマデルタＡＤＣは、離散時間型シグマデルタＡＤＣと比べ、より良い精度、固有のアンチエイリアシング、およびより高い動作周波数を提供する。システムが連続時間シグマデルタＡＤＣの性能や出力に関する利点を必要とする場合もあり、そうでない場合もある。特許文献１には、連続時間シグマデルタＡＤＣにおけるクロックジッタの最小化について記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，３９７，２９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、フィードバック経路において連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを有するように構成可能なシグマデルタＡＤＣが提供される。このＡＤＣフィードバック経路は、利用可能なクロック信号の品質に応じて連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを用いるように、スイッチを用いて再構成可能である。２つのフィードバックＤＡＣのうちの１つを選択することによって、変換器の帯域幅、出力、および精度の間におけるトレードオフを得ることが可能である。
【課題を解決するための手段】
【０００５】
一態様では、アナログ−デジタル変換器（ＡＤＣ）が提供される。このアナログ−デジタル変換器（ＡＤＣ）は、入力端子と出力端子とを有する連続時間フィルタと、連続時間フィルタの出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチと、を備える。連続時間フィルタは複数の積分段を含んでよく、連続時間フィルタは複数のフィードフォワード経路を含み、各フィードフォワード経路は前記複数の積分段のうちの１つの積分段に結合された入力と、出力とを有する。ＡＤＣは複数の入力端子を有する加算要素をさらに備えてよく、前記複数の入力端子のうちの１つの入力端子は、前記複数のフィードフォワード経路のうちの１つのフィードフォワード経路に結合されている。連続時間フィルタは、ＲＣ（抵抗−容量）フィルタ、ＬＣ（インダクタンス−キャパシタンス）フィルタ、ｇｍＣ（コンダクタンス−容量）フィルタのうちの１つであってよい。ＡＤＣは、前記量子化器の複数の出力端子と前記離散時間型ＤＡＣの複数の入力端子との間に結合されている遅延要素をさらに備えてよい。連続時間ＤＡＣは連続時間ＤＡＣパルスを提供してよい。離散時間型ＤＡＣはスイッチキャパシタＤＡＣであってよい。ＡＤＣは、前記量子化器の複数の出力端子に結合された複数の入力端子と、デジタル出力を提供するための複数の出力端子とを有するデシメーションフィルタをさらに備えてよい。連続時間フィルタはＮ次の積分器であり、Ｎは１以上の整数であってよい。
【０００６】
別の態様では、アナログ−デジタル変換器（ＡＤＣ）が提供される。このアナログ−デジタル変換器（ＡＤＣ）は、入力端子と複数の出力端子とを有するフィルタと、フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子と、制御信号を受信するための制御端子とを有するスイッチと、を備える。フィルタはＮ次の積分器であり、Ｎは整数であってよい。フィルタは、ＲＣ（抵抗−容量）フィルタ、ＬＣ（インダクタンス−キャパシタンス）フィルタ、ｇｍＣ（コンダクタンス−容量）フィルタのうちの１つである連続時間フィルタであってよい。ＡＤＣは、前記量子化器の複数の出力端子と前記離散時間型ＤＡＣの複数の入力端子との間に結合されている遅延要素をさらに備えてよい。連続時間ＤＡＣは連続時間ＲＺ−ＤＡＣであってよい。離散時間型ＤＡＣはスイッチキャパシタＤＡＣであってよい。
【０００７】
さらに別の態様では、アナログ−デジタル変換器（ＡＤＣ）が提供される。このアナログ−デジタル変換器（ＡＤＣ）は、入力端子と複数の出力端子とを有する連続時間フィルタと、連続時間フィルタの前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する加算回路と、加算回路の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣと、連続時間ＤＡＣの出力端子に結合された第１の入力端子と、離散時間型ＤＡＣの出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有し、制御信号に応答するスイッチと、を備える。加算回路は複数の利得要素を備えてよく、前記複数の利得要素の各々は前記加算回路の複数の入力端子のうちの１つの入力に対応する第１の入力端子を有し、前記複数の利得要素は各々第２の端子を有し、該第２の端子同士は一体に結合されており、前記増幅器は、前記複数の利得要素の第２の端子に結合された入力端子と、量子化器の入力端子に結合された出力端子とを有する。連続時間フィルタはＮ次の積分器であり、Ｎは整数であってよい。連続時間ＤＡＣは連続時間ＲＺ−ＤＡＣであってよい。離散時間型ＤＡＣはスイッチキャパシタＤＡＣであってよい。
【図面の簡単な説明】
【０００８】
【図１】構成変更可能な連続時間シグマデルタＡＤＣの部分ブロック図。
【発明を実施するための形態】
【０００９】
添付の図面によって本発明を例として示すが、限定されるものではない。同様の参照符号は同様の要素を示す。図における要素は簡潔明瞭に示されており、必ずしも縮尺に応じてはいない。
【００１０】
図面では、部分ブロック図の形態および部分概略図の形態により、構成変更可能な連続時間シグマデルタＡＤＣを示す。
用語「アサート」または「設定」および「ネゲート」（または「デアサート」もしくは「クリア」」）は、本明細書では、信号、状態ビット、またはそれぞれその論理的に真もしくは論理的に偽の状態への同様の装置のレンダリングを指すときに用いられる。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。また、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。
【００１１】
本明細書に記載の各信号は正の論理または負の論理として設計されており、信号名の上の横棒または信号名に続くアスタリスク（＊）によって負の論理を示すことが可能である。負の論理信号の場合、信号はアクティブなロー（ｌｏｗ）であり、論理的に真の状態が論理レベル０に相当する。正の論理信号の場合、信号はアクティブなハイ（ｈｉｇｈ）であり、論理的に真の状態が論理レベル１に相当する。なお、本明細書に記載のいずれの信号も、負の論理信号または正の論理信号として表すことができる。したがって、代替の実施形態では、正の論理信号として記載した信号が負の論理信号として実装されてもよく、負の論理信号として記載した信号が正の論理信号として実装されてもよい。
【００１２】
図１には、部分ブロック図の形態および部分概略図の形態により、構成変更可能な連続時間シグマデルタＡＤＣ１０を示す。構成変更可能なＡＤＣ１０は、約１．４ボルトの電源電圧を用いる従来の相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセス技術を用いて、集積回路の一部として製造される。別の実施形態では、ＡＤＣ１０は異なるように製造され、異なる電源電圧を用いることが可能である。構成変更可能なＡＤＣ１０は、抵抗器１２、連続時間フィルタ１４、加算回路１６、量子化器１８、連続時間ＤＡＣ２０、遅延要素２２、離散時間型ＤＡＣ２４、およびスイッチ２６を備える。示した実施形態では、連続時間フィルタ１４はＮ次の積分器であり、Ｎは整数である。連続時間フィルタ１４は、増幅器３０，３２，３４、抵抗器３６，３８，４０、およびキャパシタ４２，４４および４６を備える。加算回路１６は、増幅器５０、および抵抗器５２，５４，５６，５８，６０を備える。
【００１３】
抵抗器１２は、「アナログ入力」と示されているアナログ入力信号を受信するための第１の端子と、第２の端子とを有する。フィルタ１４は、抵抗器１２の第２の端子に接続された入力と、第１、第２、第３、および第４の出力とを有する。加算回路１６は、フィルタ１４の第１の出力に接続された第１の入力と、フィルタ１４の第２の出力に接続された第２の入力と、フィルタ１４の第３の出力に接続された第３の入力と、フィルタ１４の第４の出力に接続された第４の入力をと有する。量子化器１８は、加算回路１６の出力に接続された入力と、複数の出力端子とを有する。遅延要素２２は、量子化器１８の複数の出力端子に接続された複数の入力端子と、複数の出力端子とを有する。離散時間型ＤＡＣ２４は、遅延要素２２の複数の出力端子に接続された複数の入力端子と、出力端子とを有する。連続時間ＤＡＣ２０は、量子化器１８の複数の出力端子に接続された複数の入力端子と、連続時間ＤＡＣパルスを提供するための出力端子とを有する。スイッチ２６は、連続時間ＤＡＣ２０の出力端子に接続された第１の入力端子と、離散時間型ＤＡＣ２４の出力端子に接続された第２の入力端子と、連続時間フィルタ１４の入力端子に接続された出力端子とを有する。デシメーション（間引き）フィルタ２８は、量子化器１８の複数の出力端子に接続された複数の入力端子と、複数の出力ビット（「デジタル出力」と示されている）を提供するための複数の出力端子とを有する。なお、ＡＤＣ１０がシングルエンドの入力および出力端子を有するように示されているが、ＡＤＣ１０が差動入力および／または出力を有するように実装可能であることが当業者には知られている。
【００１４】
連続時間フィルタ１４は複数の積分段を備える。フィードフォワード経路は、複数の積分段の各々同士の間から提供される。第１のフィードフォワード経路は、抵抗器１２の第１の入力端子から抵抗器５８の第１の端子までに存在する。第２のフィードフォワード経路は、抵抗器３６の第１の入力端子から抵抗器５６の第１の入力端子までに存在する。第３のフィードフォワード経路は、抵抗器３８の第１の入力端子から抵抗器５４の第１の入力端子までに存在する。フィードフォワード経路の数は、積分の次数に依存する。別の実施形態では、フィードフォワード経路の数と積分の次数とが異なってもよい。別の実施形態では、連続時間フィルタ１４はフィードフォワード経路に代えてフィードバック経路を備えてよい。
【００１５】
連続時間フィルタ１４では、増幅器３０は、抵抗器１２の第２の端子に接続された入力端子と、出力端子とを有する。キャパシタ４２は、増幅器３０の入力端子に接続された第１の板電極と、キャパシタ４２の出力端子に接続された第２の板電極とを有する。抵抗器３６は、増幅器３０の出力端子に接続された第１の端子と、第２の端子とを有する。増幅器３２は、抵抗器３６の第２の端子に接続された入力端子と、出力端子とを有する。キャパシタ４４は、増幅器３２の入力端子に接続された第１の板電極と、増幅器３２の出力端子に接続された第２の板電極とを有する。抵抗器３８は、増幅器３２の出力端子に接続された第１の端子と、第２の端子とを有する。増幅器３４は、抵抗器３８の第２の端子に接続された入力端子と、出力端子とを有する。キャパシタ４６は、増幅器３４の入力端子に接続された第１の板電極と、増幅器３４の出力端子に接続された第２の板電極とを有する。抵抗器４０は、増幅器３２の入力端子に接続された第１の端子と、増幅器３４の出力端子に接続された第２の端子とを有する。
【００１６】
動作中、シグマデルタＡＤＣ１０は、アナログ入力信号（アナログ入力）を受信し、これに応答して、アナログ入力信号（アナログ入力）を表す複数のデジタル出力ビットを提供する。出力ビットの数は、所望の分解能に少なくとも部分的には依存する、任意の数であってよい。一実施形態では、出力ビットの数は８に等しい。一般に、ビット数の増大によって、より大きな分解能が得られる。ＤＡＣ１０内では、連続時間フィルタ１４は、アナログ入力信号と、スイッチ２６からのフィードバック信号とを受信する。連続時間フィルタ１４はＮ次の積分器として実装されており、Ｎは１以上の整数である、示すように、連続時間フィルタ１４は、３次の積分を含む。別の実施形態では、連続時間フィルタ１４は、任意の次数の積分を有することが可能である。連続時間フィルタ１４は、積分器出力に加えて複数のフィードフォワード経路出力を、加算回路１６の複数の入力に提供する。加算回路１６の複数の入力の各々は、利得要素を含む。例示の実施形態では、利得要素は抵抗器５２，５４，５６，５８である。別の実施形態では、利得要素は異なってよい。なお、クロック信号（図示せず）は図面に示すブロックの各々によって受信され、アナログ−デジタル変換処理を制御するために用いられる。量子化器１８はマルチビットＡＤＣとして実装される。量子化器１８は、加算回路１６から受信された入力に基づき、量子化された離散マルチビット出力を発生させる。
【００１７】
２つのフィードバック経路のうちの１つが、「制御」と示されている制御信号をスイッチ２６にアサートすることによって選択される。制御信号（「制御」）はユーザによって生成されてもよい。一実施形態では、制御信号は、マイクロプロセッサ（図示せず）に関連したランダムアクセスメモリ（ＲＡＭ）から提供され、単一の制御ビットを含む。別の実施形態では、制御信号は異なって生成されてよい。
【００１８】
一方のフィードバック経路は、離散時間型ＤＡＣ２４および遅延要素２２を含む。他方のフィードバック経路は、連続時間ＤＡＣ２０を含む。離散時間型ＤＡＣ２４は、スイッチキャパシタＭビットアレイを用いて実装される。スイッチキャパシタＭビットアレイでは、クロック信号の立ち上がりエッジのみが電荷貯蔵に用いられ、クロック信号の立ち下がりエッジは電荷移動に用いられるので、クロックジッタ耐性が比較的良好である。クロック信号エッジは、電荷移動を停止するためには用いられない。離散時間型ＤＡＣ２４は、クロック信号が比較的大きなジッタを有するときに用いられ得る。連続時間ＤＡＣ２０は、示した実施形態では、連続時間ＲＺ（ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）ＤＡＣ−Ｍビットアレイを用いて実装される。連続時間ＤＡＣ２０は、離散時間型ＤＡＣ２４と共に用いられることの可能な比較的ジッタの少ない高品質なクロック信号を必要とする。遅延要素２２は、正確なタイミングを保証するべく、一部の実施形態に含まれる。２つのフィードバックＤＡＣの各々によって提供されるこの種類の出力信号は、図面において関連するブロックにより図示される。
【００１９】
デシメーションフィルタ２８は従来のローパスフィルタであり、量子化器１８のマルチビット出力に結合され、サンプリングレートを低下させ、追加のノイズを除去し、かつ出力の分解能を増大させるために用いられる。
【００２０】
上述において記載した動作の機能間の境界が単なる例示であることが当業者には認められる。複数の動作からなる機能が単一の動作へと結合されてもよく、単一の動作からなる機能が追加の動作に分散されてもよく、その両方であってもよい。さらに、代替の実施形態には特定の動作の複数のインスタンスが含まれてよく、様々な他の実施形態において動作の順序が変更されてもよい。
【００２１】
本発明について特定の実施形態に関連して本明細書に記載したが、添付の特許請求の範囲に述べるような本発明の範囲から逸脱することなく、様々な修正および変更が可能である。したがって、明細書および図面は限定的な意味ではなく例示として捉えられるものであり、そのような修正は全て、本発明の範囲の内に含まれることが意図される。特定の実施形態に関して本明細書に記載した、いかなる利益、利点、または課題の解決手段も、請求項の一部又は全部に必須の、必要な、又は不可欠な事項または要素であると解釈されることを意図したものではない。
【図１】
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