(57)【要約】【課題】予め定められた機能を実行する制御装置を備える情報処理装置等にて、制御装置のレジスタの初期設定に要する時間を抑制する。【解決手段】情報処理装置１は、ＣＰＵ１０、制御装置２０、ＲＯＭ３０、不揮発性メモリ４０、電源部６０、電源制御部７０を備え、制御装置２０は、制御装置２０に設定された機能を具体的に実行する論理部２１と、論理部２１に設けられたレジスタ２１２にレジスタ値を設定するレジスタ設定部２２とを備えている。制御装置２０の電源がオンになると、レジスタ設定部２２は、不揮発性メモリ４０からレジスタ設定情報を取得し、レジスタ２１２にレジスタ値を設定し、制御装置２０を実行可能にする。【選択図】図３
2013191086.tif 000002
【特許請求の範囲】
【請求項１】
省エネルギモードにおいて電源の供給がされない、画像を記録部材に形成する画像形成部と、
前記画像形成部を制御する制御部と、を備え、
前記制御部は、
論理演算または算術演算をする演算手段と、
レジスタ値を保持するレジスタを備え、前記演算手段の演算結果に基づいて前記画像形成部の制御を実行する実行手段と、
前記実行手段の前記レジスタに前記レジスタ値を設定するためのレジスタ設定情報を、読み書き可能であって、電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、
通常モードでの立ち上げまたは前記省エネルギモードからの復帰における電源の供給によって起動され、前記不揮発性メモリに記憶された前記レジスタ設定情報からレジスタ値を取得して前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段と
を備えることを特徴とする画像形成装置。
【請求項２】
論理演算または算術演算をする演算手段と、
レジスタ値を保持するレジスタを備え、前記演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、
前記実行手段の前記レジスタに前記レジスタ値を設定するためのレジスタ設定情報を、読み書き可能であって、電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、
電源がオンになることによって起動され、前記不揮発性メモリに記憶された前記レジスタ設定情報から前記レジスタ値を取得して前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段と
を備える情報処理装置。
【請求項３】
前記レジスタ設定情報は、前記実行手段の前記レジスタの番地を指定する番地情報、当該レジスタに設定されるレジスタ値の数を指定する設定数、および前記レジスタ値として設定される設定値を含むことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記レジスタ設定情報は、前記レジスタ設定情報の読出しを可または不可とする許可情報をさらに含み、
前記レジスタ設定手段は、前記許可情報が可である場合に、前記不揮発性メモリに記憶された前記レジスタ設定情報を読み出し、前記実行手段の前記レジスタに前記番地情報で指定された番地から前記設定数に対応する設定値を前記レジスタ値として順に設定することを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記レジスタ設定情報は、前記番地で指定された前記実行手段のレジスタから既に書き込まれたレジスタ値を読み出し、指定されたビットの値を前記設定値の対応するビットの値に置き換え、当該レジスタに設定することを指示する読出情報と、置き換えるビットを指定するビット指定情報とをさらに備えることを特徴とする請求項３または４に記載の情報処理装置。
【請求項６】
前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項２ないし５のいずれか１項に記載の情報処理装置。
【請求項７】
レジスタ値を保持するレジスタを備え、予め定められた機能を実行する実行手段と、
電源がオンになることによって起動され、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶されたレジスタ設定情報から前記レジスタ値を取得し前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段と
を備える制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、情報処理装置および制御装置に関する。
【背景技術】
【０００２】
情報処理装置は、論理演算または算術演算を実行する中央演算処理装置（ＣＰＵ）と、ＡＳＩＣ（特定用途向け集積回路、Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などで構成され、ＣＰＵの制御により予め定められた機能を実行する制御装置とを含んで構成されている。
【０００３】
特許文献１には、中央演算装置やデバイス等のレジスタと、メモリ等の揮発性記憶装置と、不揮発メモリや外部記憶装置等の不揮発性記憶装置を持つプログラム実行型のコンピュータ装置において、該揮発性記憶装置をプログラム領域、データ領域、画像領域等の一時記憶領域、未使用領域に分割し、通常状態からスリープ状態又はシステム停止状態へ遷移する前に該データ領域及び該レジスタを該不揮発性記憶装置に格納し、スリープ状態又はシステム停止状態から通常状態へ遷移する際に格納した該データ領域と該レジスタ、及び該不揮発記憶装置にあらかじめ格納している実行形式のプログラムを展開し、該展開した情報を用いて復帰することを特徴とする、コンピュータ装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３８５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、予め定められた機能を実行する制御装置を備える情報処理装置等にて、制御装置のレジスタの初期設定に要する時間を抑制する。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、省エネルギモードにおいて電源の供給がされない、画像を記録部材に形成する画像形成部と、前記画像形成部を制御する制御部と、を備え、前記制御部は、論理演算または算術演算をする演算手段と、レジスタ値を保持するレジスタを備え、前記演算手段の演算結果に基づいて前記画像形成部の制御を実行する実行手段と、前記実行手段の前記レジスタに前記レジスタ値を設定するためのレジスタ設定情報を、読み書き可能であって、電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、通常モードでの立ち上げまたは前記省エネルギモードからの復帰における電源の供給によって起動され、前記不揮発性メモリに記憶された前記レジスタ設定情報からレジスタ値を取得して前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段とを備えることを特徴とする画像形成装置である。
請求項２に記載の発明は、論理演算または算術演算をする演算手段と、レジスタ値を保持するレジスタを備え、前記演算手段の演算結果に基づいて予め定められた機能を実行する実行手段と、前記実行手段の前記レジスタに前記レジスタ値を設定するためのレジスタ設定情報を、読み書き可能であって、電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶する記憶手段と、電源がオンになることによって起動され、前記不揮発性メモリに記憶された前記レジスタ設定情報から前記レジスタ値を取得して前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段とを備える情報処理装置である。
請求項３に記載の発明は、前記レジスタ設定情報は、前記実行手段の前記レジスタの番地を指定する番地情報、当該レジスタに設定されるレジスタ値の数を指定する設定数、および前記レジスタ値として設定される設定値を含むことを特徴とする請求項２に記載の情報処理装置である。
請求項４に記載の発明は、前記レジスタ設定情報は、前記レジスタ設定情報の読出しを可または不可とする許可情報をさらに含み、前記レジスタ設定手段は、前記許可情報が可である場合に、前記不揮発性メモリに記憶された前記レジスタ設定情報を読み出し、前記実行手段の前記レジスタに前記番地情報で指定された番地から前記設定数に対応する設定値を前記レジスタ値として順に設定することを特徴とする請求項３に記載の情報処理装置である。
請求項５に記載の発明は、前記レジスタ設定情報は、前記番地で指定された前記実行手段のレジスタから既に書き込まれたレジスタ値を読み出し、指定されたビットの値を前記設定値の対応するビットの値に置き換え、当該レジスタに設定することを指示する読出情報と、置き換えるビットを指定するビット指定情報とをさらに備えることを特徴とする請求項３または４に記載の情報処理装置である。
請求項６に記載の発明は、前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項２ないし５のいずれか１項に記載の情報処理装置である。
請求項７に記載の発明は、レジスタ値を保持するレジスタを備え、予め定められた機能を実行する実行手段と、電源がオンになることによって起動され、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに記憶されたレジスタ設定情報から前記レジスタ値を取得し前記実行手段の前記レジスタに設定して、当該実行手段を実行可能な状態にするレジスタ設定手段とを備える制御装置である。
【発明の効果】
【０００７】
請求項１の発明によれば、本構成を備えない場合に比べ、画像形成装置の通常モードにおける立ち上げおよび省エネルギモードからの復帰に要する時間を短くできる。
請求項２の発明によれば、不揮発性メモリにレジスタ設定情報を記憶しない場合に比べ、制御装置のレジスタの初期設定に要する時間を抑制できる。
請求項３の発明によれば、本構成を備えない場合に比べ、レジスタ値の設定を統一された手順で行える。
請求項４の発明によれば、レジスタ設定情報が許可情報を備えない場合に比べ、レジスタ値の誤設定の発生を抑制できる。
請求項５の発明によれば、本構成を備えない場合に比べ、レジスタ値の設定の自由度が高まる。
請求項６の発明によれば、例えば不揮発性メモリとしてＥＥＰＲＯＭあるいはフラッシュメモリを用いた場合と比較して、不揮発性メモリからのレジスタ設定情報の読み取りをより高速に行うことができる。
請求項７の発明によれば、本構成を備えない場合に比べ、複数の制御装置にてそれぞれのレジスタの初期設定が並行して行える。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態が適用される画像形成システムの構成の一例を示す図である。
【図２】画像形成装置の構成の一例を示す図である。
【図３】情報処理装置の一例を示す図である。
【図４】制御装置の論理部が備えるレジスタの構成およびレジスタ設定情報の一例を示した図である。
【図５】初回の起動処理を説明するフローチャートである。
【図６】二回目以降の起動処理を説明するフローチャートである。
【図７】装置構成が異なる場合に、読出可能フラグＰｆをオフ（“０”）に設定する場合を説明するフローチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
（画像形成システム）
図１は、本実施の形態が適用される画像形成システムの構成の一例を示す図である。
この画像形成システムは、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を備えた所謂複合機として動作する画像形成装置１００と、画像形成装置１００に接続される通信回線２００と、通信回線２００に接続される端末装置３００と、通信回線２００に接続されるファクシミリ装置４００と、通信回線２００に接続されるサーバ装置５００とを有している。
【００１０】
ここで、通信回線２００は、インターネット回線や電話回線等によって構成されている。また、端末装置３００は、通信回線２００を介して、画像形成装置１００に画像の形成等を指示するものであり、例えばＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）で構成される。さらに、ファクシミリ装置４００は、通信回線２００を介して、画像形成装置１００との間でファクシミリを送受信する。さらにまた、サーバ装置５００は、通信回線２００を介して、画像形成装置１００との間でデータ（プログラムを含む）を送受信する。
【００１１】
また、画像形成装置１００は、紙等の記録媒体に記録された画像を読み取る画像読取部１４０と、紙等の記録媒体に画像を形成する画像形成部１３０と、ユーザから電源のオン／オフ、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を用いた動作に関連する指示を受け付けるとともに、ユーザに対してメッセージを表示するユーザインタフェース（ＵＩ）部１２０と、通信回線２００を介して端末装置３００、ファクシミリ装置４００およびサーバ装置５００との間でデータの送受信を行う送受信部１５０と、これら画像読取部１４０、画像形成部１３０、ＵＩ部１２０および送受信部１５０の動作を制御する制御部である情報処理装置１とを備えている。そして、この画像形成装置１００では、画像読取部１４０によってスキャン機能が実現され、画像形成部１３０によってプリント機能が実現され、画像読取部１４０および画像形成部１３０によってコピー機能が実現され、画像読取部１４０、画像形成部１３０および送受信部１５０によってファクシミリ機能が実現される。なお、送受信部１５０は、例えばインターネット回線用のものと電話回線用のものとを、別々に設けるようにしてもかまわない。
【００１２】
画像形成装置１００は、画像読取部１４０から読み取った画像を、画像形成部１３０により紙等の記録部材に印刷する。
また、画像形成装置１００は、通信回線２００を介して、画像形成装置１００の外部に置かれた端末装置３００、ファクシミリ装置４００またはサーバ装置５００から送信された画像などのデータを画像形成部１３０により記録部材に印刷する。
一方、画像形成装置１００は、画像読取部１４０が読み取った画像などのデータを、送受信部１５０から通信回線２００を介して画像形成装置１００の外部に置かれた端末装置３００および／またはファクシミリ装置４００に送信する。
【００１３】
（画像形成装置）
図２は、画像形成装置１００の構成の一例を示す図である。
画像形成装置１００は、前述したように、制御部としての情報処理装置１と、ＵＩ部１２０、画像形成部１３０、画像読取部１４０、送受信部１５０を備えている。
【００１４】
そして、制御部としての情報処理装置１は、論理演算および算術演算を実行するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃａｌ  Ｕｎｉｔ：論理算術演算ユニット）などを備えた演算手段の一例としての中央演算処理装置（以下ではＣＰＵと表記する。）１０と、
と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３０と、読み書き可能な不揮発性メモリ４０とを備えている。
【００１５】
また、情報処理装置１は、ＣＰＵ１０の演算結果に基づいて予め定められた機能を実行する４つの制御装置２０−１〜２０−４を備えている。制御装置２０−１はＵＩ部１２０を制御する機能を有するＵＩ制御装置、制御装置２０−２は画像形成部１３０を制御する機能を有する画像形成制御装置、制御装置２０−３は画像読取部１４０を制御する機能を有する画像読取制御装置、制御装置２０−４は送受信部１５０を制御する機能を有する送受信制御装置である。ここでは、制御装置２０−１〜２０−４のそれぞれを区別しないときは、制御装置２０と表記する。また、制御装置２０−１をＵＩ制御装置２０−１、制御装置２０−２を画像形成制御装置２０−２、制御装置２０−３を画像読取制御装置２０−３、制御装置２０−４を送受信制御装置２０−４と表記することがある。
【００１６】
そして、情報処理装置１は、ＣＰＵ１０、制御装置２０（ＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４）、ＲＯＭ３０、不揮発性メモリ４０の間で、データ、メモリの番地（アドレス）、命令（コマンド）などを相互に送受信可能にするバス５０を備えている。なお、以下では、データ、番地、命令（コマンド）などをまとめてデータと表記する。
さらに、情報処理装置１は、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、これらに電源を供給する電源部６０と、電源部６０に接続され電源部６０を介して制御装置２０に電源を供給する電源制御部７０とを備えている。制御装置２０−１〜２０−４は、それぞれが個別に電源の供給がオン／オフされるようになっている。
【００１７】
ＲＯＭ３０は、所謂マスクＲＯＭ、各種ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：例えばＯＴＰ  ＲＯＭ  （Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＵＶ−ＥＰＲＯＭ（Ｕｌｔｒａ−Ｖｉｏｌｅｔ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ））、フラッシュメモリなどで構成されている。なお、この例では、ＲＯＭ３０として、フラッシュメモリが用いられている。
【００１８】
また、記憶手段の一例としての不揮発性メモリ４０は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）など、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリによって構成されている。なお、この例では、不揮発性メモリ４０として、ＲＯＭ３０として用いられるフラッシュメモリよりも高速にデータの読み書きが可能なＭＲＡＭが用いられている。
よって、本実施の形態では、不揮発性メモリ４０を、所謂メインメモリとして使用し、オペレーションシステム（ＯＳ）、アプリケーションプログラム、定数、変数、テキストを記憶するとともに、作業領域（ワークエリア）としても使用する。
【００１９】
ＲＯＭ３０および不揮発性メモリ４０は不揮発性であって、電源部６０がオフであっても、電源部６０がオフになる直前に記憶させた情報を保持している。
【００２０】
なお、情報処理装置１は、バス５０を介して、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）を備えていてもよい。ＤＲＡＭは、揮発性メモリであって、電源が供給されていると記憶している情報を保持することが可能であるが、電源が供給されていないと情報を保持することができない。情報処理装置１は、動作している間の作業領域（ワークエリア）としてＤＲＡＭを使用することができる。
【００２１】
図１および図２を参照して、画像形成装置１００の基本的な動作を説明する。
ＵＩ部１２０は、例えばボタンやタッチパネルなどで構成された入力機器であって、ユーザからの指示が入力される。そして、ＵＩ制御装置２０−１は、ＵＩ部１２０に入力されたユーザの指示をＣＰＵ１０に送信し、ＣＰＵ１０からの命令を受信し、ＵＩ部１２０がユーザの指示に対応した応答（入力画面などの切り替え）をするように制御する。
画像形成部１３０は、レーザビーム、ＬＥＤなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して紙などの記録部材に転写する方式のプリンタでもよく、インクジェットなどで記録部材に像を形成する方式のプリンタであってもよい。そして、画像形成制御装置２０−２は、不揮発性メモリ４０内の画像データを画像形成部１３０に送信したり、画像形成部１３０から動作状態に関するデータを受信してＣＰＵ１０に送信したりする。
画像読取部１４０は、画像が記録された記録部材に対向させた受光素子アレイをスキャンさせる方式の画像読取機器であってもよく、ＣＣＤなどの撮像素子で画像を読み取る方式の撮像機器であってもよい。そして、画像読取制御装置２０−３は、ＣＰＵ１０と画像読取部１４０との間にあって、ＣＰＵ１０から画像読取部１４０の読み取り条件などを設定するデータを受信して画像読取部１４０に送信したり、画像読取部１４０が読み取った画像データを受信して不揮発性メモリ４０に送信したりする。
送受信部１５０は、通信回線２００を介して端末装置３００またはファクシミリ装置４００から送信された画像などのデータを受信する。送受信制御装置２０−４は、送受信部１５０が受信したデータをＣＰＵ１０や不揮発性メモリ４０に送信する。また、送受信部１５０は、通信回線２００に接続された端末装置３００またはファクシミリ装置４００に、画像読取部１４０が読み取った画像などのデータを、送受信制御装置２０−４を介して送信する。
【００２２】
（情報処理装置１）
次に、情報処理装置１を詳細に説明する。
前述したＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４は、それぞれ同様な構成を有している。よって、１個の制御装置２０を説明すれば足りる。以下では、情報処理装置１は１個の制御装置２０を備えているとして説明する。
【００２３】
図３は、情報処理装置１の一例を示した図である。
前述したように、情報処理装置１は、ＣＰＵ１０、制御装置２０、ＲＯＭ３０、不揮発性メモリ４０、電源部６０、電源制御部７０を備えている。
そして、制御装置２０は、制御装置２０に設定された機能を具体的に実行する実行手段の一例としての論理部２１と、論理部２１に設けられたレジスタ２１２にレジスタ値を設定するレジスタ設定手段の一例としてのレジスタ設定部２２とを備えている。なお、レジスタ値はレジスタ２１２に設定されたデータであるので、レジスタ値をデータと表記することがある。
さらに、論理部２１は、レジスタ２１２に加え、機能を実行するための論理演算等を行う論理回路２１１を備えている。
【００２４】
本実施の形態における情報処理装置１は、前述したように電源部６０と電源制御部７０とを備えている。
ここで、電源部６０がオンになると、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、電源制御部７０に電源が供給される状態になり、電源部６０がオフになると、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、電源制御部７０に電源が供給されない状態になる。
一方、電源部６０がオンのときに、電源制御部７０がオンになると、制御装置２０に電源が供給される状態になり、電源制御部７０がオフになると、制御装置２０に電源が供給されない状態となる。電源部６０がオフであると、電源制御部７０がオンまたはオフのいずれであっても、制御装置２０には電源が供給されない。
なお、複数の制御装置２０を備える場合、電源制御部７０は、それぞれの制御装置２０を個別にオン／オフしてもよい。
【００２５】
なお、制御装置２０は、揮発性の回路で構成されている。すなわち、制御装置２０が備える論理部２１（論理回路２１１、レジスタ２１２）およびレジスタ設定部２２は、電源部６０がオンで且つ電源制御部７０がオンの場合には、読み込まれたデータや演算によって得られたデータを保持している。しかし、情報処理装置１の電源部６０がオフの場合、または、電源部６０がオンであっても電源制御部７０がオフの場合には、制御装置２０（論理部２１（論理回路２１１、レジスタ２１２）およびレジスタ設定部２２）のデータは失われる。
【００２６】
ここでは、論理部２１とレジスタ設定部２２を備える制御装置２０は、ＡＳＩＣなどにより、１つの半導体チップとして構成されているとする。なお、論理部２１、レジスタ設定部２２がそれぞれ１つの半導体チップとして構成されていてもよい。
【００２７】
本実施の形態の情報処理装置１は、電源部６０および電源制御部７０を備えているので、通常モードと、通常モードに比べて消費電力が少ない省エネルギモードとを有する。
通常モードでは、電源部６０がオン且つ電源制御部７０がオンの場合であって、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、電源制御部７０、制御装置２０に電源が供給されて、情報処理装置１は動作可能な状態である。
一方、省エネルギモードでは、電源部６０がオン且つ電源制御部７０がオフの場合であって、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、電源制御部７０には電源が供給されるが、制御装置２０には電源が供給されない。すなわち、この省エネルギモードでは、制御装置２０に電源が供給されないため、情報処理装置１の消費電力（エネルギ）は、制御装置２０に電源が供給される通常モードに比べて少ない。そして、電源制御部７０をオンにして、制御装置２０に電源を供給すれば、通常モードに移行して、情報処理装置１は動作状態になる。
すなわち、省エネルギモードにある情報処理装置１を動作可能にするためには、電源制御部７０をオンにして、通常モードに移行させることが必要となる。
【００２８】
以上説明したように、情報処理装置１を動作可能な状態（通常モード）に立ち上げるには、電源部６０および電源制御部７０をともにオフからオンにする場合（通常起動）と、既に電源部６０がオンであって、電源制御部７０をオフからオンにする場合（復帰起動）とがある。
そして、前述したように、制御装置２０は揮発性の回路で構成されているので、通常起動および復帰起動のいずれであっても、制御装置２０はオフになる前のデータを保持していない。
【００２９】
図４は、制御装置２０の論理部２１が備えるレジスタ２１２の構成およびレジスタ設定情報の一例を示す図である。図４（ａ）はレジスタ２１２の構成の一例、図４（ｂ）はレジスタ設定情報の一例である。レジスタ２１２は、例えばそれぞれが１６ビットのデータを保持することができるレジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…を備えている。なお、レジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…をそれぞれ区別しないときはレジスタＲｅｇと表記する。
そして、レジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…はレジスタ番地で区別される。ここでは、レジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…のレジスタ番地をレジスタ番地Ｒ（１）、Ｒ（２）、Ｒ（３）、…と表記する。なお、レジスタ番地をそれぞれ区別しないときはレジスタ番地Ｒと表記する。
レジスタ番地Ｒを指定することにより、レジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…に保持されたレジスタ値Ｖｒ（１）、Ｖｒ（２）、Ｖｒ（３）、…を読み出したり、レジスタＲｅｇ（１）、Ｒｅｇ（２）、Ｒｅｇ（３）、…にレジスタ値Ｖｒ（１）、Ｖｒ（２）、Ｖｒ（３）、…を書き込んだりする。ここでも、それぞれのレジスタ値Ｖｒ（１）、Ｖｒ（２）、Ｖｒ（３）、…を区別しないときはレジスタ値Ｖｒと表記する。
【００３０】
なお、レジスタ２１２における各レジスタＲｅｇの数および各レジスタＲｅｇのビット数はそれぞれ予め定められた数とすればよい。
【００３１】
論理回路２１１は、レジスタ２１２のレジスタ番地Ｒを指定して、指定されたレジスタＲｅｇからレジスタ値Ｖｒを読み出して演算を行う。また、レジスタ番地Ｒを指定して、演算の結果を指定されたレジスタＲｅｇにレジスタ値Ｖｒとして書き込む。このようにして、論理回路２１１は、制御装置２０に設定された機能を実行する。
よって、論理回路２１１が動作を開始するには、予めレジスタ２１２のレジスタＲｅｇにレジスタ値Ｖｒが設定されていることが必要となる。
【００３２】
図４（ｂ）に示すレジスタ設定情報は、後述するように、情報処理装置１の初回の起動処理において、不揮発性メモリ４０の予め定められた領域に書き込まれる。この領域は、レジスタ２１２と同様に、番地（メモリ番地）を指定することで、予め定められたビット数のデータを読み出すことができるようになっている。
例えば、メモリ番地を指定することで１度に読み出すことができるデータのビット数を、レジスタ２１２におけるレジスタＲｅｇのビット数と同じ、１６ビットとする。そして、この領域の先頭をメモリ番地Ｍ（１）とし、以下メモリ番地Ｍ（２）、Ｍ（３）、…と、番号が増えていくとする。なお、レジスタ設定情報が書き込まれたメモリ番地Ｍ（１）、Ｍ（２）、Ｍ（３）、…をそれぞれ区別しないときはメモリ番地Ｍと表記する。
【００３３】
不揮発性メモリ４０のレジスタ設定情報を詳細に説明する。レジスタ設定情報は、図４（ｂ）に示す例において、メモリ番地Ｍ（１）からメモリ番地Ｍ（５４）までに格納された一連のデータである。
メモリ番地Ｍ（１）には、許可情報の一例としての読出可能フラグＰｆが格納されている。読出可能フラグＰｆは、オフ（“０”）またはオン（“１”）であって、オフ（“０”）は読出しができないこと（読出不可）、オン（“１”）は読出しができること（読出可）を表す。
すなわち、読出可能フラグＰｆのオン（“１”）は、メモリ番地Ｍ（２）以降の領域からレジスタ設定情報を読み出してよいことを示す。一方、読出可能フラグＰｆのオフ（“０”）は、メモリ番地Ｍ（２）以降の領域からレジスタ設定情報を読み出してはいけないことを示す。読出可能フラグＰｆがオフ（“０”）の場合とは、例えば不揮発性メモリ４０にレジスタ設定情報が書き込まれていない場合、不揮発性メモリ４０のレジスタ設定情報を書き替える場合などが対応する。
【００３４】
後述するように、読出可能フラグＰｆがオン（“１”）のときは、読出可能フラグＰｆが書き込まれた不揮発性メモリ４０のメモリ番地Ｍ（１）に引き続くメモリ番地Ｍ（２）以降に、論理部２１のレジスタ２１２にレジスタＲｅｇにレジスタ値Ｖｒを設定するための情報（データ）が書き込まれている。
これらのデータは、複数のデータがまとめられて群（設定データ群Ｇ１、Ｇ２、Ｇ３、…）を構成している。設定データ群Ｇ１、Ｇ２、Ｇ３、…をそれぞれ区別しないときは、設定データ群Ｇと表記する。図４（ｂ）に示す例においては、設定データ群Ｇは、設定データ群Ｇ１から設定データ群Ｇ１０までである。
【００３５】
各設定データ群Ｇは、メモリ番地Ｍの番号が昇順する順に番地情報の一例としてのレジスタ番地Ｒ、データサイズ情報Ｄｊ、ビットフィールド情報Ｆｄ、設定値Ｖで構成されている。なお、設定値Ｖは、後述するように、データサイズＤｓによって指定される数だけ設けられている。すなわち、設定値Ｖは、１個の場合ばかりでなく、複数の場合がある。
【００３６】
レジスタ番地Ｒは、論理部２１のレジスタ２１２の番地である。
【００３７】
データサイズ情報Ｄｊは、設定数の一例としてのデータサイズＤｓ、読出情報の一例としてのリードフラグＲｆ、エンドフラグＥｆを複合して構成されている。
データサイズＤｓは、設定値Ｖの数を示し、設定値Ｖのビット数（ここでは１６ビット）の倍数で表される。例えば、データサイズＤｓが“１”であれば、レジスタＲｅｇに書き込む設定値Ｖは１個である。一方、データサイズＤｓが“２”であれば、設定値Ｖは２個であって、設定値Ｖが２個続けて設けられている。そして、レジスタ番地Ｒ（レジスタ番地Ｒ（ｍ））（ｍは１以上の整数）で指定されたレジスタＲｅｇ（レジスタＲｅｇ（ｍ））と次のレジスタ番地Ｒ（レジスタ番地Ｒ（ｍ＋１））のレジスタＲｅｇ（レジスタＲｅｇ（ｍ＋１））に、２個の設定値Ｖをそれぞれ続けて書き込むことを指定する。ここでは、１６ビットで表されるデータサイズ情報Ｄｊの内、データサイズＤｓは下位１４ビットで表す。これは、複数のレジスタＲｅｇに連続して複数の設定値Ｖを設定する場合であっても、連続する数は１４ビットで十分表されるためである。
【００３８】
リードフラグＲｆはオフ（“０”）またはオン（“１”）である。リードフラグＲｆのオン（“１”）は、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇのレジスタ番地Ｒで指定されるレジスタＲｅｇから既に書き込まれているレジスタ値Ｖｒを読み出して、次に説明するビット指定情報としてのビットフィールド情報Ｆｄが指定するビットのみを設定値Ｖの対応するビットの値で書き替えることを指示する。すなわち、既に書き込まれているレジスタＲｅｇのレジスタ値Ｖｒの一部を書き換える。
一方、リードフラグＲｆのオフ（“０”）は、上記の操作をすることなく、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇのレジスタ番地ＲのレジスタＲｅｇに設定値Ｖを書き込むことを指示する。このとき、ビットフィールド情報Ｆｄが設定されていても、無効となる。
そして、リードフラグＲｆは、１６ビットのデータサイズ情報Ｄｊの上位第２ビットに設定されている。
【００３９】
エンドフラグＥｆは“オフ（“０”）またはオン（“１”）である。エンドフラグＥｆのオン（“１”）は、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇが最後の設定データ群Ｇであることを指示する。
一方、エンドフラグＥｆのオフ（“０”）は、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇに引き続いて設定データ群Ｇがあることを指示する。
そして、エンドフラグＥｆは、１６ビットのデータサイズ情報Ｄｊの最上位ビットに設定されている。
【００４０】
以上説明したように、データサイズＤｓ、リードフラグＲｆ、エンドフラグＥｆは、データサイズ情報Ｄｊの予め定められたビットに書き込まれているので、容易に読み出すことができる。
【００４１】
ビットフィールド情報Ｆｄは、１６ビットのデータであって、ビット単位で、設定値Ｖを書き込むか否かを指定する。すなわち、ビットが“０”の場合はそのビットには設定値Ｖの対応するビットの値を書き込まず、“１”の場合はそのビットに設定値Ｖの対応するビットの値を書き込むことにする。
前述したように、リードフラグＲｆが“１”の場合は、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇのレジスタ番地Ｒで指定されるレジスタＲｅｇから既に設定されたレジスタ値Ｖｒを読み出し、ビットフィールド情報Ｆｄが指定するビットを設定値Ｖで書き替えた新たな設定値Ｖｗ（後述する図６参照）を生成し、レジスタ番地Ｒで指定されるレジスタＲｅｇに設定する。
すなわち、ビットフィールド情報Ｆｄは設定値Ｖを書き込むビットを示すマスクとして機能する。
【００４２】
設定値Ｖは、１６ビットのデータであって、このデータサイズ情報Ｄｊが含まれる設定データ群Ｇで指定されたレジスタ番地ＲのレジスタＲｅｇに書き込まれる値である。
【００４３】
以上説明したように、レジスタ設定情報は、レジスタＲｅｇにレジスタ値を設定するための手順を記載したものであって、メモリ番地Ｍの順に読み込むことで、論理部２１におけるレジスタ２１２の指定されたレジスタ番地ＲのレジスタＲｅｇまたはその指定されたビットに、指定された設定値Ｖを書き込むように指示する。
【００４４】
図４（ｂ）において、レジスタ設定情報をさらに説明する。
メモリ番地Ｍ（１）の読出可能フラグＰｆは“１”である。
メモリ番地Ｍ（２）〜Ｍ（５）に格納された設定データ群Ｇ１は、メモリ番地Ｍ（２）のレジスタ番地Ｒが“１”、メモリ番地Ｍ（３）のデータサイズ情報Ｄｊが“０ｘ１”、メモリ番地Ｍ（４）のビットフィールド情報Ｆｄが“０ｘＦＦＦＦ”、メモリ番地Ｍ（５）の設定値Ｖが“０ｘ１１１１”である。“０ｘ１”であるデータサイズ情報Ｄｊから読み出されるリードフラグＲｆはオフ（“０”）、エンドフラグＥｆはオフ（“０”）、データサイズＤｓは“１”である。
よって、レジスタＲｅｇ（１）に“０ｘ１１１１”が設定される。なお、“０ｘ”は１６進数であることを示す。
【００４５】
メモリ番地Ｍ（６）〜Ｍ（１３）に格納された設定データ群Ｇ２は、メモリ番地Ｍ（６）のレジスタ番地Ｒが“３”、メモリ番地Ｍ（７）のデータサイズ情報Ｄｊが“０ｘ５”、メモリ番地Ｍ（８）のビットフィールド情報Ｆｄが“０ｘＦＦＦＦ”、メモリ番地Ｍ（９）〜Ｍ（１３）のそれぞれの設定値Ｖが“０ｘ２４２４”、“０ｘ５３６４”、“０ｘ４５ＡＥ”、“０ｘＦＤ２５”、“０ｘＧ５７Ｄ”である。“０ｘ５”であるデータサイズ情報Ｄｊから読み出されるリードフラグＲｆはオフ（“０”）、エンドフラグＥｆはオフ（“０”）、データサイズＤｓは“５”である。
これにより、レジスタ番地Ｒ（３）から始まる連続する５個のレジスタＲｅｇ（３）〜レジスタＲｅｇ（７）に、順に“０ｘ２４２４”、“０ｘ５３６４”、“０ｘ４５ＡＥ”、“０ｘＦＤ２５”、“０ｘＧ５７Ｄ”が設定される。
【００４６】
メモリ番地Ｍ（１４）〜Ｍ（１７）に格納された設定データ群Ｇ３は、メモリ番地Ｍ（１４）のレジスタ番地Ｒが“１”、メモリ番地Ｍ（１５）のデータサイズ情報Ｄｊが“０ｘ４００１”、メモリ番地Ｍ（１６）のビットフィールド情報Ｆｄが“０ｘ００ＦＦ”、メモリ番地Ｍ（１７）の設定値Ｖが“０ｘ１１３３”である。データサイズ情報Ｄｊが“０ｘ４００１”であって、データサイズ情報Ｄｊの上位第２位ビットが“１”であるので、リードフラグＲｆがオン（“１”）である。なお、エンドフラグＥｆはオフ（“０”）であって、データサイズＤｓは“１”である。
よって、論理部２１のレジスタ２１２のレジスタＲｅｇ（１）に設定されているレジスタ値Ｖｒ（１）を読み込んで、ビットフィールド情報Ｆｄが“１”であるビットに対して、設定値Ｖの対応するビットの値を書き込むことになる。この例では、設定データ群Ｇ１によりレジスタＲｅｇ（１）のレジスタ値Ｖｒ（１）は“０ｘ１１１１”になっている。ビットフィールド情報Ｆｄが“０ｘ００ＦＦ”であるので、読み出したレジスタ値Ｖｒ（１）である“０ｘ１１１１”の下位８ビットに対して“０ｘ３３”を設定した“０ｘ１１３３”を新たな設定値Ｖｗとする。よって、レジスタＲｅｇ（１）に“０ｘ１１３３”が設定される。
【００４７】
メモリ番地Ｍ（１８）〜Ｍ（２１）に格納された設定データ群Ｇ４は、レジスタ番地Ｒが“８”、データサイズ情報Ｄｊが“０ｘ１”、ビットフィールド情報Ｆｄが“０ｘＦＦＦＦ”、設定値“０ｘＡＢＣＤ”である。“０ｘ１”であるデータサイズ情報Ｄｊから読み出されるリードフラグＲｆはオフ（“０”）、エンドフラグＥｆはオフ（“０”）、データサイズＤｓは“１”である。
これにより、レジスタ番地Ｒ（８）のレジスタＲｅｇ（８）に、“０ｘＡＢＣＤ”が設定される。
【００４８】
メモリ番地Ｍ（５１）〜Ｍ（５４）に格納された設定データ群Ｇ１０は、メモリ番地Ｍ（５１）のレジスタ番地Ｒが“２５”、メモリ番地Ｍ（５２）のデータサイズ情報Ｄｊが“０ｘ８００１”、メモリ番地Ｍ（５３）のビットフィールド情報Ｆｄが“０ｘＦＦＦＦ”、メモリ番地Ｍ（５４）の設定値Ｖが“０ｘ９０ＥＡ”である。データサイズ情報Ｄｊが“０ｘ８００１”であるので最上位ビットが“１”である。よって、エンドフラグＥｆがオン（“１”）である。なお、リードフラグＲｆがオフ（“０”）、データサイズＤｓは“１”である。
よって、この設定データ群Ｇ１０がレジスタ設定情報の最終である。そして、レジスタ番地Ｒ（２５）のレジスタＲｅｇ（２５）に“０ｘ９０ＥＡ”が設定される。
【００４９】
以上説明したように、レジスタ設定情報は、読出可能フラグＰｆが格納されたメモリ番地Ｍ（１）から、データサイズ情報ＤｊがエンドフラグＥｆを含む設定データ群Ｇまでである。
そして、このレジスタ設定情報が順に読み出されて、レジスタ２１２の各レジスタＲｅｇにレジスタ値Ｖｒを設定することで、制御装置２０の論理部２１のレジスタ２１２が設定（初期設定）され、制御装置２０が動作可能になる。
【００５０】
なお、本実施の形態では、レジスタ設定情報がレジスタ番地Ｒを備えているので、レジスタ２１２の予め定められたレジスタ番地ＲのレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。そして、レジスタ番地Ｒの順でなくとも、レジスタＲｅｇにレジスタ値Ｖｒを設定することができる。
【００５１】
また、レジスタ設定情報がビットフィールド情報Ｆｄを備えているので、リードフラグＲｆと組み合わせて用いることにより、レジスタ番地ＲのレジスタＲｅｇに既に書き込んだレジスタ値Ｖｒを読み出し、ビットフィールド情報Ｆｄで指定されたビットに、ビット単位で設定値Ｖ（設定値Ｖにおける指定したビットの値）を設定することができる。
よって、タイミングをずらして複数回アクセスすることにより、１個のレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。
例えば、レジスタＲｅｇが動作開始を指示するビットを有し、このビットが“１”に設定されると、直ちに論理回路２１１（制御装置２０）が動作を始める場合に、この動作開始を指示するビットを除く他のビットを先に書き込み、動作開始を指示するビットを後に書き込むことができる。すなわち、他のレジスタＲｅｇのレジスタ値Ｖｒの設定が終了してから、動作開始を指示するビットに“１”を書き込むことができる。
このように、本実施の形態では、複数回に分けて、１個のレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。
【００５２】
上記では、レジスタＲｅｇには、一括してレジスタ値Ｖｒを設定するとしたため、リードフラグＲｆを設けて、既に設定されたレジスタ値Ｖｒを読み出し、レジスタ値Ｖｒと設定値Ｖとで新たな設定値Ｖｗを生成した。
これに対して、レジスタＲｅｇをビット単位で書き込むことができる場合には、リードフラグＲｆを設けることなく、ビットフィールド情報Ｆｄで指定されるビットに設定値Ｖおける対応するビットの値を書き込んでもよい。
また、上記では、ビットフィールド情報Ｆｄが“１”であるビットに対して、レジスタ値Ｖｒの対応するビットの値を置き換えて新たな設定値Ｖｗを生成したが、論理和（ＯＲ）、論理積（ＡＮＤ）などの論理演算を行って新たな設定値Ｖｗを生成してもよい。
【００５３】
レジスタ設定情報は、レジスタ番地Ｒ、データサイズ情報Ｄｊ、ビットフィールド情報Ｆｄ、設定値Ｖを順に含む設定データ群Ｇから構成されている。このように、レジスタ設定情報は規則性を有しているので、上述したように順に読み込んで解読（デコード）することで、レジスタ２１２のレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。
よって、レジスタ設定部２２をワイヤードロジックなどハードウェアで構成することができる。
レジスタ設定部２２をハードウェアで構成してレジスタ２１２の各レジスタＲｅｇにレジスタ値Ｖｒを設定すると、ソフトウェアでレジスタ２１２の各レジスタＲｅｇにレジスタ値Ｖｒを設定する場合に比べて、制御装置２０および情報処理装置１の起動処理（立ち上げ）に要する所要時間を短くできる。
以下では、レジスタ設定部２２は、ハードウェアで構成されているとする。
【００５４】
なお、本実施の形態では、上記のレジスタ設定情報は、ＲＯＭ３０の予め定められた領域にも、格納されているとする。そして、その領域の番地を指定することで、予め定められたビット数のデータを読み出すことができるようになっている。先頭番地をメモリ番地Ｏ（１）とし、以下メモリ番地Ｏ（２）、Ｏ（３）、…と、番号が増えていくとして説明する。なお、ＲＯＭ３０において、レジスタ設定情報が書き込まれたメモリ番地Ｏ（１）、Ｏ（２）、Ｏ（３）、…をそれぞれ区別しないときはメモリ番地Ｏと表記する。
そして、メモリ番地Ｏ（１）には、レジスタ設定情報の合計データ数Ｄｔが書き込まれているとする。
例えば、メモリ番地Ｏを指定することで１度に読み出すことができるデータのビット数を、レジスタ２１２のレジスタＲｅｇおよび不揮発性メモリ４０のレジスタ設定情報のデータ長と同じ１６ビットとする。図４（ｂ）に示した例では、レジスタ設定情報の１６ビット単位での合計データ数Ｄｔは“５４”である。すなわち、メモリ番地Ｏ（１）には“５４”が格納されている。
よって、ＲＯＭ３０に格納されたレジスタ設定情報は、図４（ｂ）と同様であって、メモリ番地Ｍをメモリ番地Ｏと置き換え、メモリ番地Ｏ（１）を合計データ数Ｄｔである“５４”と置き換えたものである。よって、ＲＯＭ３０におけるレジスタ設定情報の図示を省略する。
【００５５】
次に、情報処理装置１の起動処理（立ち上げ）を説明する。
（初回の起動）
情報処理装置１を初回に起動する場合を説明する。情報処理装置１を初回に起動する場合には、不揮発性メモリ４０にレジスタ設定情報が書き込まれていない状態である。このとき、メモリ番地Ｍ（１）が“０”、すなわち読出可能フラグＰｆがオフ（“０”）である。
また、不揮発性メモリ４０のメモリ番地Ｍ（１）に強制的に“０”を書き込んだ場合も同様である。
【００５６】
図５は、初回の起動処理を説明するフローチャートである。
情報処理装置１の電源部６０且つ電源制御部７０をオンにして、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、制御装置２０に電源を供給する（ステップ１）。すると、制御装置２０に電源が供給されたことをトリガとして、ハードウェアで構成されたレジスタ設定部２２が起動する（ステップ２）。そして、レジスタ設定部２２は、メモリ番地Ｍを“１”として、不揮発性メモリ４０のメモリ番地Ｍ（１）から読出可能フラグＰｆを読み出す（ステップ３）。
次に、読出可能フラグＰｆがオン（“１”）か否かを判断する（ステップ４）。ここでは、読出可能フラグＰｆがオフ（“０”）であるので、ステップ４において否定の判断（Ｎｏ）を行った場合になる。なお、ステップ４において肯定の判断（Ｙｅｓ）を行った場合とは、後述する二回目以降の起動となる。
【００５７】
レジスタ設定部２２は、読出可能フラグＰｆがオフ（“０”）と判断すると、バス５０を介して、ＣＰＵ１０に通知する。
ＣＰＵ１０は、レジスタ設定部２２とは個別に起動されている。すなわち、電源部６０がオンになると、ＣＰＵ１０は、ＲＯＭ３０に格納されるイニシャル・プログラム・ローダ（ＩＰＬ）を読み出すとともに、読み出したＩＰＬを起動し、さらにＲＯＭ３０に内蔵されたＯＳを起動して、動作可能な状態になる（不図示）。
ＣＰＵ１０は、レジスタ設定部２２から、不揮発性メモリ４０の読出可能フラグＰｆがオフ（“０”）であることの通知を受けると、ＣＰＵ１０は、ＲＯＭ３０からレジスタ設定情報を読み出して不揮発性メモリ４０へ書き込む書込処理を開始する（ステップ５）。ＣＰＵ１０は、ソフトウェアによって、この書込処理を実行する。
【００５８】
まず、ＣＰＵ１０は、ＲＯＭ３０のメモリ番地Ｏ（１）から、レジスタ設定情報の合計データ数Ｄｔを読み出す（ステップ６）。前述した例では、合計データ数Ｄｔは“５４”である。そして、不揮発性メモリ４０の番地をメモリ番地Ｍ（１）に設定する。
そして、メモリ番地Ｏを“１”繰り上げて、ＲＯＭ３０からレジスタ設定情報を読み出し（ステップ７）、メモリ番地Ｍを“１”繰り上げて、不揮発性メモリ４０に書き込む（ステップ８）。
次に、合計データ数Ｄｔについて、レジスタ設定情報をＲＯＭ３０から読み出して不揮発性メモリ４０への書き込みが終了したか否かについて判断する（ステップ９）。そして、ステップ９において否定（Ｎｏ）の判断を行った場合、すなわち合計データ数Ｄｔについて終了していない場合には、ステップ７に戻って、レジスタ設定情報のＲＯＭ３０から読み出しと不揮発性メモリ４０への書き込みを継続して行う。
一方、ステップ９において肯定（Ｙｅｓ）の判断を行った場合、すなわち合計データ数Ｄｔについて終了した場合には、不揮発性メモリ４０のメモリ番地Ｍ（１）に、読出可能フラグとしてオン（“１”）を書き込む（ステップ１０）。
これ以降は、後述する二回目以降の起動処理の場合（後述する図６のステップ１１以降）と同様であるので、二回目以降の起動処理で説明する。
【００５９】
初回の起動処理における、ステップ７〜９のループは、図３のαで示す経路にしたがって、ＣＰＵ１０が、レジスタ設定情報をＲＯＭ３０から読み出し、不揮発性メモリ４０に書き込む操作である。この操作は、レジスタ設定情報のＲＯＭ３０から不揮発性メモリ４０への転送であって、データの解読（デコード）などは行わない。
【００６０】
（二回目以降の起動）
図６は、二回目以降の起動処理を説明するフローチャートである。
前述したように、初回の起動において、不揮発性メモリ４０には、レジスタ設定情報が記憶され、メモリ番地Ｍ（１）の読出可能フラグＰｆがオン（“１”）である。
【００６１】
情報処理装置１の電源部６０且つ電源制御部７０をオンにして、ＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０、制御装置２０に電源を供給する（ステップ１）。すると、制御装置２０に電源が供給されたことをトリガとして、ハードウェアで構成されたレジスタ設定部２２が起動する（ステップ２）。そして、レジスタ設定部２２は、メモリ番地Ｍを“１”として、不揮発性メモリ４０のメモリ番地Ｍ（１）から読出可能フラグＰｆを読み出す（ステップ３）。
次に、読出可能フラグＰｆがオン（“１”）か否かを判断する（ステップ４）。ここでは、読出可能フラグＰｆがオン（“１”）であるので、ステップ４において肯定の判断（Ｙｅｓ）を行った場合になる。
【００６２】
すると、レジスタ設定部２２は、メモリ番地Ｍを“１”繰り上げて、不揮発性メモリ４０のメモリ番地Ｍからレジスタ番地Ｒを読み出す（ステップ１１）。次に、メモリ番地Ｍを“１”繰り上げて、データサイズ情報Ｄｊを読み出す（ステップ１２）。そして、データサイズ情報Ｄｊの下位１４ビットからデータサイズＤｓを算出する（ステップ１３）。そして、変数ｘにデータサイズＤｓを設定する（ステップ１４）。また、データサイズ情報Ｄｊの上位第２ビットからリードフラグＲｆを算出し（ステップ１５）、最上位ビットからエンドフラグＥｆを算出する（ステップ１６）。
【００６３】
次に、リードフラグＲｆがオン（“１”）か否かを判断する（ステップ１７）。そして、ステップ１７で否定の判断（Ｎｏ）をした場合、すなわち、リードフラグＲｆがオフ“０”の場合、メモリ番地Ｍを“２”繰り上げて、ビットフィールド情報Ｆｄを読み飛ばして（ステップ１８）、設定値Ｖを読み出す（ステップ１９）。
なお、ステップ１７で肯定の判断（Ｙｅｓ）を行った場合、すなわち、リードフラグＲｆがオン“１”の場合は、後述する。
【００６４】
そして、設定値Ｖをレジスタ番地ＲのレジスタＲｅｇに書き込む（ステップ２０）。そして、変数ｘを“１”減算する（ステップ２１）。
次に、変数ｘが“０”か否かを判断する（ステップ２２）。そして、ステップ２２で否定の判断（Ｎｏ）を行った場合、メモリ番地Ｍを“１”繰り上げて、ステップ１９に戻る。
【００６５】
ステップ２２で肯定の判断（Ｙｅｓ）を行った場合、すなわち変数ｘが“０”である場合は、エンドフラグＥｆがオン（“１”）か否かを判断する（ステップ２３）。そして、ステップ２３で否定の判断（Ｎｏ）を行った場合、すなわち、エンドフラグＥｆがオフ“０”の場合、メモリ番地Ｍを“１”繰り上げて、ステップ１１に戻る。そして、次の設定データ群Ｇについて継続して読み出す。
一方、ステップ２３で肯定の判断（Ｙｅｓ）を行った場合、すなわち、エンドフラグＥｆがオン（“１”）の場合、レジスタ設定部２２は、ＣＰＵ１０に対して、レジスタ２１２のレジスタＲｅｇへのレジスタ値Ｖｒの設定が終了したことを通知して、起動処理を終了する。これにより、制御装置２０は動作可能な状態（スタンバイ状態）になる。
この後は、ＣＰＵ１０が制御装置２０を制御しつつ、予め定められた機能を実行する。
【００６６】
さて、ステップ１７で肯定の判断（Ｙｅｓ）を行った場合、すなわち、リードフラグＲｆがオン（“１”）の場合、レジスタＲｅｇのレジスタ値Ｖｒを読み出す（ステップ３１）。そして、メモリ番地Ｍを“１”繰り上げて、ビットフィールド情報Ｆｄを読み出す（ステップ３２）。さらに、メモリ番地Ｍを“１”繰り上げて、設定値Ｖを読み出す（ステップ３３）。そして、前述した例では、ビットフィールド情報Ｆｄの“１”のビットに対応するレジスタ値Ｖｒのビットの値を、設定値Ｖの対応するビットの値に置き換えて新たな設定値Ｖｗを生成する（ステップ３４）。このとき、ビットフィールド情報Ｆｄの“０”のビットに対応するレジスタ値Ｖｒのビットの値は置き換えない。
【００６７】
そして、設定値ＶｗをレジスタＲｅｇに書き込む（ステップ３５）。そして、ステップ２１と同様に、変数ｘを“１”減算する（ステップ３６）。
次に、変数ｘが“０”か否かを判断する（ステップ３７）。そして、ステップ３７で否定の判断（Ｎｏ）を行った場合、メモリ番地Ｍを“１”繰り上げて、ステップ３３に戻る。
【００６８】
ステップ３７で肯定の判断（Ｙｅｓ）を行った場合、すなわち変数ｘが“０”である場合は、エンドフラグＥｆがオン（“１”）か否かを判断するステップ２３に移る。
【００６９】
ここで、ステップ１９〜ステップ２２の繰り返しループおよびステップ３３〜ステップ３７の繰り返しループは、図４（ｂ）の設定データ群Ｇ２で示したように、レジスタ番地Ｒが連続する複数のレジスタＲｅｇに順に複数の設定値Ｖを書き込む場合に対応する。
また、ステップ１１〜ステップ２３の繰り返しループは、図４（ｂ）に示したように設定データ群Ｇが複数ある場合に対応する。
そして、ステップ３１〜ステップ３５はリードフラグＲｆがオン（“１”）である場合に対応する。
以上説明した起動処理は、ハードウェアで構成されたレジスタ設定部２２がソフトウェアの助けを借りることなく行う。すなわち、図３のβで示す経路にしたがって、レジスタ設定部２２が不揮発性メモリ４０からデータを読み出し、解読（デコード）して、論理部２１のレジスタ２１２に書き込む。
なお、ステップ１１のレジスタ番地Ｒの読み出しからステップ１９の設定値Ｖの読み出しまでを、レジスタ設定情報の取得と表記することがある。同様に、ステップ１１のレジスタ番地Ｒの読み出しからステップ３４のビットフィールド情報Ｆｄに基づきレジスタ値Ｖｒと設定値Ｖとから新たな設定値Ｖｗを生成するまでも、レジスタ設定情報の取得と表記することがある。
【００７０】
さて、ステップ４において否定の判断（Ｎｏ）を行った場合（矢印Ｂ）、すなわち読出可能フラグＰｆがオフ（“０”）の場合は、図５に示した初回の起動処理におけるステップ５へ行く。そして、初回の起動処理が終了すると、矢印Ａで示すステップ１１に戻る。
【００７１】
ＲＯＭ３０からレジスタ設定情報を読み出して、レジスタ２１２の各レジスタＲｅｇのレジスタ値Ｖｒを設定してもよいが、ＲＯＭ３０はシリアルバスにて接続されるなど、不揮発性メモリ４０より、アクセス速度が遅いため、制御装置２０の起動処理（立ち上げ）の所要時間が長くなってしまう。
【００７２】
情報処理装置１が動作（オン）になった後、電源部６０（電源制御部７０を含む）をオフにして、再びオンにした場合（二回目以降の通常起動の場合）、または電源制御部７０をオフにして、再びオンにした場合（復帰起動の場合）について説明する。
【００７３】
二回目以降の通常起動の場合、情報処理装置１のＣＰＵ１０、制御装置２０に保持されていた情報は全て失われている。しかし、情報処理装置１のＲＯＭ３０、不揮発性メモリ４０は記憶した情報を保持している。よって、不揮発性メモリ４０は、レジスタ設定情報を保持している。そして、読出可能フラグＰｆはオン（“１”）になっている。これにより、図６のステップ４における読出可能フラグＰｆがオン（“１”）であるか否かの判断において、肯定の判断（Ｙｅｓ）を行った場合になる。
よって、二回目以降の通常起動の場合、レジスタ設定情報のＲＯＭ３０から不揮発性メモリ４０への書き込みを要しない。また、レジスタ設定部２２は、ハードウェアによって構成されているので、ソフトウェア制御による場合に比べて、高速にレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。さらに、不揮発性メモリ４０は、高速にアクセスできるＭＲＡＭ等であるので、アクセス時間を短くできる。これらのことから、制御装置２０における起動処理の所要時間を抑制できる。
【００７４】
復帰処理の場合、情報処理装置１の制御装置２０に保持されていた情報は全て失われている。しかし、情報処理装置１のＣＰＵ１０、ＲＯＭ３０、不揮発性メモリ４０は記憶した情報を保持している。よって、不揮発性メモリ４０は、レジスタ設定情報を保持している。そして、読出可能フラグＰｆはオン（“１”）になっている。これにより、図６のステップ４において読出可能フラグＰｆがオン（“１”）であるか否かの判断において、肯定の判断（Ｙｅｓ）を行った場合になる。
よって、復帰起動の場合においても、レジスタ設定情報のＲＯＭ３０から不揮発性メモリ４０への書き込みを要しない。また、レジスタ設定部２２は、ハードウェアによって構成されているので、ソフトウェア制御による場合に比べて、高速にレジスタＲｅｇにレジスタ値Ｖｒを設定することができる。さらに、不揮発性メモリ４０は、高速にアクセスできるＭＲＡＭ等であるので、アクセス時間を短くできる。これらのことから、制御装置２０における起動処理の所要時間を抑制できる。
【００７５】
本実施の形態では、電源制御部７０をオフにして、制御装置２０への電源の供給をオフにする（省エネルギモードに移行する）場合に、レジスタ２１２のレジスタＲｅｇに保持されているレジスタ値Ｖｒを、不揮発性メモリ４０に退避することを要しない。よって、本実施の形態の場合は、レジスタ値Ｖｒを退避する場合に比べて、速やかに省エネルギモードに移行できる。
本実施の形態におけるレジスタ設定情報は、レジスタ番地Ｒ、リードフラグＲｆを含むデータサイズ情報Ｄｊ、ビットフィールド情報Ｆｄ、設定値Ｖを含むので、レジスタＲｅｇのレジスタ値Ｖｒを複数回アクセスして設定する場合に対応できる。これに対し、不揮発性メモリ４０にレジスタ２１２のレジスタＲｅｇのレジスタ値Ｖｒをそのまま退避し、復帰させる場合には、レジスタ値Ｖｒを複数回アクセスして設定することができない。
【００７６】
なお、情報処理装置１が、図２で示した画像形成装置１００のように、複数の制御装置２０を備えている場合、不揮発性メモリ４０を１個備えていてもよく、複数備えていてもよい。なお、不揮発性メモリ４０を複数の制御装置２０で共用すれば、不揮発性メモリ４０の使用効率が向上する。
不揮発性メモリ４０が例えば１個の場合であっても、複数の制御装置２０のそれぞれのレジスタ設定部２２は、それぞれの制御装置２０に対応して設けられたメモリ番地Ｍから、レジスタ設定情報を読み出せばよい。読み出すタイミングは、図示しないバス制御部により制御されるようにすればよい。
【００７７】
以上説明したように、本実施の形態における制御装置２０では、高速な読出しが可能な不揮発性メモリ４０から、レジスタ設定情報を読み出して、制御装置２０のレジスタ２１２のレジスタＲｅｇにレジスタ値Ｖｒを設定するので、起動処理の所要時間を抑制できる。
【００７８】
（読出可能フラグＰｆのオフ（“０”）への設定）
これまでの説明では、オン（“１”）に設定された読出可能フラグＰｆは、そのままオン（“１”）を維持するとした。しかし、オン（“１”）の読出可能フラグＰｆを、オフ（“０”）に設定してもよい。
図２に示す画像形成装置１００では、制御部である情報処理装置１が複数の制御装置２０（ＵＩ制御装置２０−１、画像形成制御装置２０−２、画像読取制御装置２０−３、送受信制御装置２０−４）を備え、それぞれの制御装置２０に、ＵＩ部１２０、画像形成部１３０、画像読取部１４０、送受信部１５０が接続されている。ここで、情報処理装置１に接続されたＵＩ部１２０、画像形成部１３０、画像読取部１４０、送受信部１５０などの全体を装置構成と表記し、ＵＩ部１２０、画像形成部１３０、画像読取部１４０、送受信部１５０などのそれぞれを構成と表記する。
そして、前回の起動のときの装置構成（前回の装置構成）と、今回の起動のときの装置構成（今回の装置構成）とが異なる場合に、不揮発性メモリ４０に書き込まれた読出可能フラグＰｆをオフ（“０”）に設定して、再度ＲＯＭ３０からレジスタ設定情報を読み出して、不揮発性メモリ４０に書き込むことにしてもよい。これは、今回の装置構成における構成のレジスタ設定情報が不揮発性メモリ４０に書き込まれていない場合があるためである。
なお、前回の装置構成（構成ステータス）は、不揮発性メモリ４０の予め定められた領域（不図示）に記憶されているとする。
【００７９】
図７は、装置構成が異なる場合に、読出可能フラグＰｆをオフ（“０”）に設定する場合を説明するフローチャートである。
電源部６０および電源制御部７０をオンにする（ステップ５１）。次に、ＣＰＵ１０は、ＲＯＭ３０または不揮発性メモリ４０に記憶されたＩＰＬを起動する（ステップ５２）。そして、ＣＰＵ１０は、バス５０を介して接続されている制御装置２０を介して、装置構成を検出する（ステップ５３）。例えば各制御装置２０にコネクタ等が物理的に接続されているか否かを検出するハードウェア的な手法を用いてもよいし、また、例えば各制御装置２０を介して接続された構成と通信が行えるか否かを検出するソフトウェア的な手法を用いてもよい。
【００８０】
そして、ＣＰＵ１０は、不揮発性メモリ４０から構成ステータスを読み出す（ステップ５４）。そして、ＣＰＵ１０は、今回の装置構成が前回の装置構成に対して変更があるか否かを判断する（ステップ５５）。そして、ステップ５５において肯定（Ｙｅｓ）の判断を行った場合は、不揮発性メモリ４０のメモリ番地Ｍ（１）の読出可能フラグＰｆをオフ（“０”）に設定する。そして、図６のステップ２（矢印Ｃ）に移る。
また、ステップ５５において否定（Ｎｏ）の判断を行った場合も、図６のステップ２（矢印Ｃ）に移る。
【００８１】
本実施の形態では、ＭＲＡＭなどの高速にアクセス可能な不揮発性メモリ４０を、レジスタ設定情報を記憶する領域に使用するとともに、メインメモリとして使用した。
この場合、不揮発性メモリ４０がオペレーションシステム（ＯＳ）、アプリケーションプログラム、テキスト、定数、変数などを記憶するので、情報処理装置１の電源部６０をオフにしたのち再びオンにする際、ＯＳ、プログラムなどを再度ロードする必要がない。よって、情報処理装置１を、短い時間で実行可能な状態にできる。
【００８２】
なお、本実施の形態では、レジスタ設定情報をＲＯＭ３０が格納するとしたが、これに限られるものではない。すなわち、レジスタ設定情報を、例えば画像形成装置１００に通信回線２００を介して接続されるサーバ装置５００（図１参照）や、画像形成装置１００にカードリーダを設けて、カードリーダに配置されるメモリカードに格納するようにしてもよい。なお、このような場合には、ＩＰＬの実行時において、レジスタ設定情報の読み出し対象を、サーバ装置５００あるいはカードリーダに装着されたメモリカードに設定すればよい。
【符号の説明】
【００８３】
１…情報処理装置、１０…ＣＰＵ、２０、２０−１、２０−２、２０−３、２０−４…制御装置、２１…論理部、２１１…論理回路、２１２…レジスタ、２２…レジスタ設定部、３０…ＲＯＭ、４０…不揮発性メモリ、５０…バス、６０…電源部、７０…電源制御部、１００…画像形成装置、１２０…ＵＩ部、１３０…画像形成部、１４０…画像読取部、１５０…送受信部、２００…通信回線、３００…端末装置、４００…ファクシミリ装置、５００…サーバ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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