(57)【要約】【課題】層間絶縁膜の下の導電膜パターンと、導電膜パターンを露出させるために層間絶縁膜に形成されるホールとの位置ずれが生じない方法を提供する。【解決手段】半導体装置の製造方法は、第１の導電膜の上に所定のパターンを有するエッチングマスクを形成し、エッチングマスクを用いて第１の導電膜をエッチングして第１の導電膜に所定のパターンを転写し、エッチングマスクを埋め込むように第１の絶縁膜を形成し、エッチングマスクの表面を露出させるように第１の絶縁膜の表面を平坦化し、エッチングマスクを除去して所定のパターンが転写された第１の導電膜を露出させ、エッチングマスクを除去した後に形成された空間に第２の導電膜を埋め込み形成して第１の導電膜と第２の導電膜とを接触させる。【選択図】図８
2013222720.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電膜の上に所定のパターンを有するエッチングマスクを形成し、
前記エッチングマスクを用いて前記第１の導電膜をエッチングして前記第１の導電膜に前記所定のパターンを転写し、
前記エッチングマスクを埋め込むように第１の絶縁膜を形成し、
前記エッチングマスクの表面を露出させるように前記第１の絶縁膜の表面を平坦化し、
前記エッチングマスクを除去して前記所定のパターンが転写された前記第１の導電膜を露出させ、
前記エッチングマスクを除去した後に形成された空間に第２の導電膜を埋め込み形成して前記第１の導電膜と前記第２の導電膜とを接触させる、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングマスクは、アモルファスカーボン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングマスクの除去は、プラズマアッシングにより行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電膜は、半導体基板上に形成された相変化材料膜を含むことを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
【請求項５】
前記所定のパターンは、セル形成領域がマトリクス状に配列されたパターンであることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
層間絶縁膜に覆われたコンタクト等との電気的接続を実現するには、層間絶縁膜にホールを形成する必要がある。関連する半導体装置の製造方法では、このホールの形成を、リソグラフィーとドライエッチングを用いて行っている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
リソグラフィーを用いる方法は、合わせずれを完全になくすことはきわめて困難である。そして、パターンの微細化に伴い、この合わせずれの影響は、ますます大きくなっている。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体装置の製造方法は、第１の導電膜の上に所定のパターンを有するエッチングマスクを形成し、前記エッチングマスクを用いて前記第１の導電膜をエッチングして前記第１の導電膜に前記所定のパターンを転写し、前記エッチングマスクを埋め込むように第１の絶縁膜を形成し、前記エッチングマスクの表面を露出させるように前記第１の絶縁膜の表面を平坦化し、前記エッチングマスクを除去して前記所定のパターンが転写された前記第１の導電膜を露出させ、前記エッチングマスクを除去した後に形成された空間に第２の導電膜を埋め込み形成して前記第１の導電膜と前記第２の導電膜とを接触させる、ことを特徴とする。
【発明の効果】
【０００６】
第１の導電膜のエッチングに用いたエッチングマスクを第１の絶縁膜で埋め込み、その後エッチングマスクを除去するようにしたことで、第１の導電膜を露出させるホールを、合わせずれを生じることなく第１の絶縁膜に形成することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明の第１の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。
【図１Ｂ】図１ＡのＡ−Ａ’線断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体装置の製造方法の概略を説明するための斜視図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造方法の概略を説明するための斜視図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体装置の製造方法の概略を説明するための斜視図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を詳細に説明するための斜視図である。
【図４】図３に示す状態に続く工程を説明するための斜視図である。
【図５】図４に示す状態に続く工程を説明するための斜視図である。
【図６】図５に示す状態に続く工程を説明するための斜視図である。
【図７】図６に示す状態に続く工程を説明するための斜視図である。
【図８】図７に示す状態に続く工程を説明するための斜視図である。
【図９】図８に示す状態に続く工程を説明するための斜視図である。
【図１０】図９に示す状態に続く工程を説明するための斜視図である。
【図１１】図１０に示す状態に続く工程を説明するための斜視図である。
【図１２】図１１に示す状態に続く工程を説明するための斜視図である。
【図１３Ａ】関連する技術による半導体装置の製造方法の概略を説明するための斜視図である。
【図１３Ｂ】関連する技術による半導体装置の製造方法の概略を説明するための斜視図である。
【図１３Ｃ】関連する技術が有する問題点を説明するための図である。
【図１３Ｄ】関連する技術が有する問題点を説明するための図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【０００９】
図１Ａは、本発明の第１の実施の形態に係る半導体装置の主要部分の水平方向の配置を示す図である。
【００１０】
図示の半導体装置は、具体的には複数のメモリセルがＸ−Ｙ方向にマトリクス上に配列形成された相変化メモリである。図１Ａには、４個のメモリセル（うち３個は、その一部）が示されている。
【００１１】
詳述すると、半導体基板の一面側は、Ｙ方向に延在し所定の間隔でＸ方向に繰り返し配置された複数の素子分離領域（ＳＴＩ：Shallow Trench Isolation）２によって分割され、これにより、複数の活性領域１ａが形成されている。即ち、素子分離領域２と活性領域１ａとが、Ｘ方向に交互に繰り返し配置されている。
【００１２】
また、複数の活性領域１ａは、Ｘ方向に延在し所定の間隔でＹ方向に繰り返し配置された複数のゲートトレンチ３ｃによって分割され、これにより、各活性領域１ａには、複数のピラー３ｄが形成されている。
【００１３】
ピラー３ｄは、トランジスタ（ピラートランジスタ３と呼ぶ）の一部を構成する。そのため、ピラー３ｄの底部側には、ピラートランジスタ３のソース／ドレインとなる不純物拡散層が形成されている。不純物拡散層の形成は、例えば注入によりＡｓ，Ｐ等の不純物を高濃度で導入することにより行われる。また、これらの不純物拡散層の形成は、Ｙ方向に隣接するピラー３ｄの底部側に形成された不純物拡散層同士が互いに接続されて底部拡散層ビットライン３ｇを構成するように行われる。なお、素子分離領域２は、底部拡散層ビットライン３ｇよりも深くまで到達しているため、Ｘ方向に隣り合う底部拡散層ビットラン３ｇは相互に電気的に分離される。
【００１４】
また、ゲートトレンチ３ｃの側面には、埋め込みワード線３ｋ１，３ｋ２が形成されている。これらの埋め込みワード線３ｋ１，３ｋ２は、ピラー３ｄのＹ方向側面に形成されたゲート酸化膜（図１Ｂの３ｉ）を介して、ピラー３ｄに接している。そして、ピラー３ｄのＹ方向側面が、ピラートランジスタ３のチャネルとなる。
【００１５】
さらに、ピラー３ｄの上部には、ピラー３ｄに接する上部拡散層３ｐが形成されている。上部拡散層３ｐの直上には、上部拡散層３ｐに接続されるように相変化メモリであるＧＳＴ（ＧｅＳｂＴｅ）メモリ６が形成されている。
【００１６】
ＧＳＴメモリ６よりも上（図の手前）側に位置する部分の構造は、図１Ａでは省略されている。
【００１７】
図１Ｂ及び図１Ｃを参照して、さらに説明する。図１Ｂは、図１ＡのＡ−Ａ’線断面図、図１Ｃは、図１ＡのＢ−Ｂ’線断面図である。
【００１８】
前述のように、半導体基板１の一面側は、Ｙ方向に延在する素子分離領域２と、Ｘ方向に延在するゲートトレンチ３ｃ（図１Ａ参照）とによって分割され、ピラー３ｄが形成されている。ゲートトレンチに３ｃには、埋め込みワード線３ｋ１，３ｋ２が形成されるとともに、それらの間の空間には第一層間絶縁膜４が充填されている。
【００１９】
また、ゲートトレンチ３ｃの底を介して半導体基板１に注入されたＡＳ，Ｐ等の高濃度不純物は、各ゲートトレンチ３ｃのＹ方向両側のピラー３ｄの下部にまで広がり、底部拡散層ビットライン３ｇを形成している。素子分離領域２は、底部拡散層ビットライン３ｇより深く形成されており、隣り合う底部拡散層ビットライン３ｇは相互に電気的に分離される。
【００２０】
ゲートトレンチ３ｃの側面には埋め込みワード線３ｋ１，３ｋ２が形成されている。埋め込みワード線３ｋ１，３ｋ２は、ゲート酸化膜３ｉを介して、ピラー３ｄのＹ方向の側面と接する。ピラー３ｄのＹ方向側面が、ピラートランジスタ３のチャネルとなる。
【００２１】
ピラー３ｄの上部には、ＳＤ（ソース・ドレイン）拡散層３ｍが形成されている。ＳＤ（ソース・ドレイン）拡散層３ｍは、ＡＳ，Ｐ等の不純物を注入により中濃度で導入することに形成される。
【００２２】
ＳＤ拡散層３ｍの上には、上部拡散層３ｐが形成されている。上部拡散層３ｐは、ＳＤ拡散層３ｍの上に単結晶シリコン層を選択エピタキシャル成長させ、ＡＳ，Ｐ等の不純物を注入して高濃度で導入することにより形成される。上部拡散層３ｐの表面はＣｏ−Ｓｉ層３ｑで覆われている。
【００２３】
ピラートランジスタ３は、最下層の底部拡散層ビットライン３ｇから最上層のＣｏ−Ｓｉ層３ｑまでで形成される。
【００２４】
上部拡散層３ｐ同士の間の空間は、第二層間絶縁膜５で充填されている。
【００２５】
上部拡散層３ｐの直上に接続するようにＧＳＴメモリ６（ＧＳＴ膜＋ＴｉＮバリア膜）が形成されている。ＧＳＴメモリ６の上に、配線コンタクトプラグ８（ＴｉＮバリア＋Ｗ膜）が形成されている。配線コンタクトプラグ８は、後述するように、ＧＳＴメモリ６形成時に使用されるα−Ｃ膜（図２Ａの６ｃ）に置き換えられるようにして形成され、ＧＳＴメモリ６に接続される。
【００２６】
隣り合う配線コンタクトプラグ８の間の空間は、第三層間絶縁膜７で埋設されている。そして、配線コンタクトプラグ８の上面は、第三層間絶縁膜７上に形成された配線９に接続されている。配線９及び第三層間絶縁膜７表面を覆うように保護絶縁膜１０が形成されている。
【００２７】
なお、本実施形態では、ＧＳＴメモリを記憶素子とする記憶装置を例示するが、本発明は、これに限らず、異なる記憶素子を使用する記憶装置にも適用できる。また、本実施形態では、ピラートランジスタを使用しているが、他のタイプのトランジスタでもかまわない。
【００２８】
ここで、関連する半導体装置の製造方法を用いて、上述した半導体装置を製造する場合に生じる問題点について、図１３Ａ〜１３Ｄを参照して説明する。
【００２９】
図１３Ａは、ピラートランジスタ３が形成された半導体基板１の全面にＧＳＴ膜６ａ及びＴｉＮバリア膜６ｂを形成し、関連する技術を用いて、ＧＳＴ膜６ａ及びＴｉＮバリア膜６ｂ（ＧＳＴメモリ６）をパターニングした後の状態を示している。即ち、レジストＲをリソグラフィーによりパターニングし、ドライエッチングによりレジストパターンをＧＳＴメモリ６に転写した状態を示している。
【００３０】
この後、レジストＲは除去され、半導体基板１の上全面に第三層間絶縁膜７が厚く成膜される。そして、その第三層間絶縁膜７に、再びリソグラフィー及びエッチングを用いて、ＧＳＴメモリ６に電気的に接続される配線コンタクトプラグを形成するための配線コンタクトホール８ａが形成される。図１３Ｂは、第三層間絶縁膜７に配線コンタクトホール８ａが形成された状態を示している。
【００３１】
これらの工程において、ＧＳＴメモリ６が形成される位置と配線コンタクトホール８ａが形成される位置は、精度よく互いに一致していることが望ましい。しかしながら、図１３Ａの状態でのリソグラフィのずれと、図１３Ｂの状態でのリソグラフィーのずれとが合わさって、配線コンタクトホール８ａの位置がＧＳＴメモリ６の直上よりずれる場合がある（図１３Ｂ中のＤ）。
【００３２】
今後の半導体装置の微細化の進展により、上記のようなずれの影響はより大きくなる。例えば、隣接するＧＳＴメモリ６の間隔が狭い場合には、図１３Ｃに示すように、隣接するＧＳＴメモリ６間に短絡が生じたり、隣接するＧＳＴメモリ６の間隔が広い場合には、図１３Ｄに示すように、配線コンタクトホール８ａがＧＳＴメモリ６も未接続になるといった問題が発生する。
【００３３】
そこで、本発明は、以下のような方法を採用することにより、上述した問題の発生を防止する。
【００３４】
即ち、本実施の形態では、ＴｉＮバリア膜６ｂ（第１の導電膜）の上に直接レジストＲを形成せずに、ＴｉＮバリア膜６ｂの上にα-Ｃ（アモルファスカーボン）膜６ｃ（エッチングマスク）を成膜する。そして、図２Ａに示すように、このα-Ｃ膜６ｃと、ＧＳＴ膜６ａ及びＴｉＮバリア膜６ｂに対して、リソグラフィとドライエッチングによりパターニングを行う。
【００３５】
次に、パターニングされたα-Ｃ膜６ｃが残る半導体基板１の全面に、α−Ｃ膜６ｃを覆うように、第三層間絶縁膜７（第１の絶縁膜）を厚く成膜し、その後、α−Ｃ膜６ｃの表面が露出するまで第三層間絶縁膜７の表面をＣＭＰ（Chemical Vapor Developer）で平坦化する。この後、α−Ｃ膜６ｃを酸素プラズマを用いたアッシングで取り除くことで、図２Ｂに示す状態を得る。このとき、α−Ｃ膜６ｃが除去された後には、ＴｉＮバリア膜６ｂが露出する。
【００３６】
この後、α−Ｃ膜６ｃが除去された空間を埋めるように、配線コンタクトプラグ８となるＴｉＮバリア膜８ｂ及びＷ膜８ｃ（第２の導電膜）を順次成膜する。これにより、ＴｉＮバリア膜６ｂとＴｉＮバリア膜８ｂとが接触する。続いて、Ｗ膜８ｃの表面をα−Ｃ膜６ｃの表面が露出するまでＣＭＰで平坦化して、図２Ｃに示す状態を得る。
【００３７】
このように、本実施の形態では、ＧＳＴメモリ上に残るパターニングされたα−Ｃ膜６ｃを配線コンタクトプラグ８に置き換える。これにより、ＧＳＴメモリ６の直上にＧＳＴメモリ６と平面形状が一致する配線コンタクトプラグ８を自己整合的に形成することができる。ＧＳＴメモリ６が形成される位置と配線コンタクトプラグ８が形成される位置にはずれがないので、微細化が進んでも、位置ずれによる短絡や未接続は生じない。
【００３８】
以下、本実施の形態に係る半導体装置の製造工程について、図３〜図１２を参照してより詳細に説明する。
【００３９】
先ず、図３に示すように、半導体基板１の一面側に素子分離領域２（以降ＳＴＩ２）を形成する。ここでは、半導体基板１としてシリコン基板を用いる。
【００４０】
ＳＴＩ２の形成は、以下のように行う。
【００４１】
まず、半導体基板１の表面にマット酸化膜及びマスク窒化膜を順に成膜し、さらにその上面に全面にレジストを塗布する。そして、リソグラフィにより、Ｙ方向に延在し、Ｘ方向に繰り返すラインパターンとなるように、レジストをパターニングする。なお、配線ルールが小さい場合は、ダブルパターニング法を用いてもよい。
【００４２】
次に、ドライエッチングにより、マスク窒化膜、マット酸化膜及び半導体基板１を順次エッチングし、シャロートレンチを形成する。
【００４３】
次に、露出している半導体基板１の表面を熱酸化により酸化し保護酸化膜（図示せず）を形成する。そして、シャロートレンチ内部に素子分離絶縁膜２ｄが充填されるよう、全面に素子分離絶縁膜２ｄを形成する。素子分離絶縁膜２ｄとしては、シリコン酸化膜又はシリコン窒化膜、あるいはそれらの積層膜を用いることができる。
【００４４】
次に、半導体基板１のシリコンが表面に露出するまで、素子分離絶縁膜２ｄの表面をＣＭＰ及びエッチングによって削り、ＳＴＩ２を形成する。
【００４５】
こうして、図３に示すような、半導体基板１の表面に、Ｙ方向に延在し、Ｘ方向に繰り返す活性領域１ａとＳＴＩ２の繰り返しパターンが形成される。
【００４６】
次に、図４に示すように、半導体基板１表面にマット酸化膜３ａ及びマスク窒化膜３ｂをこの順に成膜する。そして、マスク窒化膜３ｂの表面全面にレジストＲ（図示せず）を塗布し、リソグラフィを用いて、Ｘ方向に延在しかつＹ方向に繰り返すラインパターンでパターニングする。なお、配線ルールが小さい場合は、ダブルパターニング法を用いてもよい。
【００４７】
次に、パターニングされたレジストＲをマスクとして、ドライエッチングにより、マスク窒化膜３ｂ、マット酸化膜３ａ、活性領域１ａ及びＳＴＩ２をこの順にエッチングし、ゲートトレンチ３ｃを形成する。これにより、活性領域１ａはＳＴＩ２とゲートトレンチ３ｃにより区切られて、ピラー３ｄを形成する。また、ゲートトレンチ３ｃの底面と側面には、活性領域１ａとＳＴＩ２がストライプ状に現れる。なお、ゲートトレンチ３ｃの深さは、ＳＴＩ２の深さの約半分とする。また、ゲートトレンチ３ｃの幅は、１３０ｎｍ程度が望ましい。
【００４８】
次に、熱酸化により、ゲートトレンチ３ｃの底面と側面に露出している活性領域１ａ表面を酸化し犠牲酸化膜（図示せず）を形成する。犠牲酸化膜の膜厚は、２．５ｎｍ程度が望ましい。
【００４９】
次に、ゲートトレンチ３ｃの底面と側面を含む半導体基板１全面にサイドウォール窒化膜（図示せず）を薄く成膜する。ここでサイドウォール窒化膜の厚さは、１５ｎｍ程度が望ましい。続いて、エッチバックにより、ゲートトレンチ３ｃの側面にサイドウォール窒化膜を残す。
【００５０】
次に、注入により不純物例えばＡｓ，Ｐを高濃度で半導体基板１に導入する。互いに隣接するゲートトレンチ３ｃの底に形成された拡散層が互いに接続されるように不純物を導入し、Ｙ方向に延在する底部拡散層ビットライン３ｇを形成する。なお、底部拡散層ビットライン３ｇは、ＳＴＩ２より深くならないように注入エネルギー量を調整する。
【００５１】
底部拡散層ビットライン３ｇを形成する際、サイドウォール窒化膜と犠牲酸化膜を通して、ピラー３ｄの側面にも不純物が注入され、ピラー側面拡散層が形成されてしまう。
【００５２】
次に、底部保護酸化膜３ｈを成膜し、ピラー３ｄの側面を含むゲートトレンチ３ｃの側面の犠牲酸化膜とサイドウォール窒化膜及びピラー側面拡散層をエッチングにより取り除く。
【００５３】
次に、熱酸化により、ゲートトレンチ３ｃの側面に露出している活性領域１ａの表面（ピラー３ｄのＹ方向側面）を酸化し、ゲート酸化膜３ｉを形成する。ゲート酸化膜３ｉの厚みは、５ｎｍ程度が望ましい。また、ゲート酸化膜３ｉに代えてＨｉ−Ｋ膜をゲート絶縁膜として成膜してもよい。
【００５４】
次に、ゲートトレンチ３ｃの底と側面を含む半導体基板１全面にゲート導電膜を成膜する。ここで、導電膜としては、Ｐ−ドープポリシリコンまたは、ＴｉＮ膜をバリア膜としたＷ等の金属膜が望ましい。
【００５５】
次に、エッチバックにより、ゲートトレンチ３ｃの側面にゲート導電膜を残し、さらに、マスク窒化膜３ｂ上面に形成された底部絶縁酸化膜３ｈを取り除く。これにより、ゲートトレンチ３ｃの側面にＸ方向に延在し、Ｙ方向に２つに分離した埋め込みワード線３ｋ１，３ｋ２が形成される。なお、埋め込みワード線３ｋ１，３ｋ２の上端は、マスク窒化膜３ｂの上面より低い位置となるように、エッチバック条件を調整する。
【００５６】
次に、ゲートトレンチ３ｃを充填するように絶縁膜、例えばシリコン酸化膜を成膜し、マスク窒化膜３ｂをストップ膜とするＣＭＰでその表面を平坦化し、第一層間絶縁膜４を形成する。第１層間絶縁膜としてシリコン酸化膜に代えてＳＯＤ（Spin-On Dielectric）を用いることもできる。第一層間絶縁膜４にＳＯＤを使う場合は、ゲートトレンチ３ｃにＳＯＤ材料を充填した後、熱処理により改質して、ＳＯＤ膜を形成する。
【００５７】
次に、マスク窒化膜３ｂを窒化膜ウエットエッチングして除去する。そして、ピラー３ｄの上部に、注入により不純物例えばＰ，Ａｓ等を中濃度導入し、図５に示すように薄いＳＤ拡散層３ｍを形成する。
【００５８】
次に、酸化膜エッチバックにより、マット酸化膜３ａに相当する厚みをエッチバックし、ピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２上面を露出させる。このとき、第一層間絶縁膜４も同じ厚みだけエッチバックされる。
【００５９】
次に、ピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２の上面等を含む半導体基板１全面にサイドウォール絶縁（窒化）膜３ｎを成膜する。続いて、エッチバックによりピラー３ｄの上面（ＳＤ拡散層３ｍ）とＳＴＩ２の上面等及び第一層間絶縁膜４の上面のサイドウォール絶縁膜３ｎを取り除き、第一層間絶縁膜４の側面と埋め込みワード線３ｋ１，３ｋ２の上部側面にサイドウォール絶縁膜３ｎを残す。
【００６０】
次に、選択エピタキシャル成長により、ピラー３ｄの上面（ＳＤ拡散層３ｍ）に単結晶シリコンからなるエピタキシャル成長層（後に上部拡散層３ｐとなる層）を形成する。このエピタキシャル成長層は、Ｙ方向に関してサイドウォール絶縁膜３ｎに規整された垂直の面を持ち、サイドウォール絶縁膜３ｎに接している。また、エピタキシャル成長層は、Ｘ方向に関して自由な成長面（図５中では傾斜面として表現）を持つが、隣接するエピタキシャル成長層との間には隙間が開いている。
【００６１】
次に、エピタキシャル成長層全体に不純物例えばＡｓ，Ｐを（ＳＤ拡散層３ｍより）高濃度で注入し、上部拡散層３ｐを形成する。
【００６２】
次に、上部拡散層３ｐの表面を含む半導体基板１全面にＣｏ膜を成膜する。続いて、熱処理を加えると、形成されたＣｏ膜のうち上部拡散層３ｐの表面上に形成された部分がシリサイド化してＣｏＳｉ層３ｑが形成される。この後、Ｓｉと反応せずＣｏ膜のままの部分を、ウエットエッチングにより除去する。
【００６３】
次に、隣り合う上部拡散層３ｐの間を含む半導体基板１全面に厚く第二層間絶縁膜５例えばシリコン酸化膜を成膜し、その表面をＣｏＳｉ層３ｑが現れるまでＣＭＰで平坦化する。
【００６４】
次に、図６に示すように、ＧＳＴ膜６ａ、ＴｉＮバリア膜６ｂ及びα−Ｃ膜６ｃを順に成膜する。
【００６５】
次に、図７に示すように、リソグラフィとドライエッチングにより、α−Ｃ膜６ｃ、ＴｉＮバリア膜６ｂ及びＧＳＴ膜６ａの順にエッチングして、ＧＳＴメモリ６とＧＳＴメモリ６直上にＧＳＴメモリ６と平面形状が同一のα−Ｃ膜６ｃを形成する。
【００６６】
次に、図８に示すように、α−Ｃ膜６ｃが埋設されるように第三層間絶縁膜７を厚く積層し、その表面をα−Ｃ膜６ｃの表面が現れるまでＣＭＰで研磨して平坦化する。
【００６７】
次に、図９に示すように、α−Ｃ膜６ｃをアッシング等により除去し、配線コンタクトホール８ａを形成する。ここで、配線コンタクトホール８ａの底には、ＴｉＮバリア膜６ｂ（ＧＳＴメモリ６）が現れる。
【００６８】
次に、図１０に示すように、配線コンタクトホール８ａの底及び側面を含む半導体基板１全面に、ＴｉＮバリア膜８ｂを成膜し、続いて、配線コンタクトホール８ａが埋設されるようにＷ膜８ｃを成膜する。
【００６９】
次に、図１１に示すように、個々の配線コンタクトプラグ８が分離し、第三層間絶縁膜７の上面が現れるまで、ＣＭＰでＷ膜８ｃ及びＴｉＮバリア膜８ｂの表面を平坦化する。
【００７０】
次に、図１２に示すように、配線コンタクトプラグ８上面を含む半導体基板１全面に、導電材料例えばアルミニウムを成膜し、リソグラフィとドライエッチングにより、配線コンタクトプラグ８に接続する配線９を形成する。最後に、全体を覆う保護絶縁膜１０を形成し、本実施形態にかかる半導体装置が形成される。
【００７１】
なお、上記説明には、周辺回路領域の形成について触れていないが、必要に応じて、各工程の間に工程を挟みこみ、または、同じ工程で周辺回路が作り込まれるものとする。
【００７２】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変形・変更が可能である。特に、使用される膜材料や、成膜方法は上記例に限らず、種々のものがその目的の応じて適宜選択される。
【符号の説明】
【００７３】
１    半導体基板
１ａ    活性領域
２    素子分離領域
２ｄ    素子分離絶縁膜
３    ピラートランジスタ
３ａ    マット酸化膜
３ｂ    マスク窒化膜
３ｃ    ゲートトレンチ
３ｄ    ピラー
３ｇ    底部拡散層ビットライン
３ｈ    底部保護酸化膜
３ｉ    ゲート酸化膜
３ｋ１，３ｋ２    埋め込みワード線
３ｍ    ＳＤ拡散層
３ｎ    サイドウォール絶縁膜
３ｐ    上部拡散層
３ｑ    Ｃｏ−Ｓｉ層
４    第一層間絶縁膜
５    第二層間絶縁膜
６    ＧＳＴメモリ
６ａ    ＧＳＴ膜
６ｂ    ＴｉＮバリア膜
６ｃ    α−Ｃ膜
７    第三層間絶縁膜
８    配線コンタクトプラグ
８ａ    配線コンタクトホール
８ｂ    ＴｉＮバリア膜
８ｃ    Ｗ膜
９    配線
１０    保護絶縁膜
【図１Ａ】
2013222720.tif 000003
【図１Ｂ】
2013222720.tif 000004
【図１Ｃ】
2013222720.tif 000005
【図２Ａ】
2013222720.tif 000006
【図２Ｂ】
2013222720.tif 000007
【図２Ｃ】
2013222720.tif 000008
【図３】
2013222720.tif 000009
【図４】
2013222720.tif 000010
【図５】
2013222720.tif 000011
【図６】
2013222720.tif 000012
【図７】
2013222720.tif 000013
【図８】
2013222720.tif 000014
【図９】
2013222720.tif 000015
【図１０】
2013222720.tif 000016
【図１１】
2013222720.tif 000017
【図１２】
2013222720.tif 000018
【図１３Ａ】
2013222720.tif 000019
【図１３Ｂ】
2013222720.tif 000020
【図１３Ｃ】
2013222720.tif 000021
【図１３Ｄ】
2013222720.tif 000022