(57)【要約】【課題】メモリセルの微細化及び製造コストの低下を図る。【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向に第１のスペースＳＰ１をあけて配置され、第２の方向に第２のスペースＳＰ２をあけて配置される複数の抵抗変化素子Ｒを備える。第１のビット線を構成する第２の導電層１４は、第１の絶縁層１３の側壁上及び第１の導電層１２の側壁上に設置され、第１の方向の幅が第１のスペースＳＰ１の半分以上であり、第２の方向の幅が第２のスペースＳＰ２の半分未満である。第２の絶縁層１５は、第２の導電層１４の側壁上に配置され、第２のスペースＳＰ２を満たさない。第２のビット線を構成する第３の導電層１６は、第２のスペースＳＰ２を満たす。【選択図】図１
2013258385.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に第１のスペースをあけて配置され、前記第１の方向に直交する第２の方向に前記第１のスペースよりも広い第２のスペースをあけて配置され、それぞれが、可変抵抗層、前記可変抵抗層上の第１の導電層及び少なくとも前記可変抵抗層の側壁を覆う第１の絶縁層を備えるアレイ状の複数の抵抗変化素子と、
前記第１の絶縁層の側壁上及び前記第１の導電層の側壁上に設置され、前記第１の方向の幅が前記第１のスペースの半分以上であり、前記第２の方向の幅が前記第２のスペースの半分未満であり、前記第１の方向に並ぶ前記複数の抵抗変化素子を互いに接続して、前記第１の方向に延びる第１のビット線を構成する第２の導電層と、
前記第２の導電層の側壁上に配置され、前記第２のスペースを満たさない第２の絶縁層と、
第２のスペースを満たし、前記第１の方向に延びる第２のビット線を構成する第３の導電層と
を具備する抵抗変化メモリ。
【請求項２】
前記第２のスペース内に、前記第１の方向に一定ピッチで配置される複数のコンタクトプラグをさらに具備し、
前記第２の導電層の前記第２の方向の幅は、前記第２の導電層が前記複数のコンタクトプラグに接触しない値に設定され、前記第３の導電層は、前記複数のコンタクトプラグを互いに接続する
請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１及び第２の方向に対して斜め方向に延びるアレイ状の複数のアクティブエリアと、前記複数のアクティブエリア内にそれぞれ配置される複数のＦＥＴとをさらに具備し、
前記複数のＦＥＴの各々は、前記第２の方向に延びるワード線としてのゲート電極と、前記複数の抵抗変化素子のうち一つに接続される第１のソース／ドレイン層と、前記複数のコンタクトプラグのうち一つに接続される第２のソース／ドレイン層とを備える
請求項２に記載の抵抗変化メモリ。
【請求項４】
前記複数の抵抗変化素子のサイズを基準値Ｆとしたとき、前記複数の抵抗変化素子の前記第１の方向のピッチは、２Ｆであり、前記複数の抵抗変化素子の前記第２の方向のピッチは、３Ｆを越え、かつ、４Ｆ以下の範囲内にある請求項１に記載の抵抗変化メモリ。
【請求項５】
請求項１に記載の抵抗変化メモリの製造方法において、
前記第１の導電層をマスクにして前記可変抵抗層をパターニングする工程と、
前記第１の絶縁層をサイドウォール絶縁層として少なくとも前記可変抵抗層の側壁上に形成する工程と、
前記第２の導電層をサイドウォール導電層として前記第１の絶縁層の側壁上及び前記第１の導電層の側壁上に形成することにより、前記第１のビット線を前記複数の抵抗変化素子に対してセルフアラインで形成する工程と、
前記第２の絶縁層をサイドウォール絶縁層として前記第２の導電層の側壁上に形成する工程と、
前記第３の導電層を前記第２のスペース内に満たすことにより、前記第２のビット線を前記第１のビット線に対してセルフアラインで形成する工程と
を具備する抵抗変化メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電流、電圧、熱、磁場などにより抵抗値が変化する抵抗変化素子を備える抵抗変化メモリにおいて、メモリセルの微細化及び製造コストの低下は、必須の課題である。しかし、抵抗変化メモリは、例えば、データの読み出し／書き込みのために、１つのメモリセルが１つの抵抗変化素子と１つの選択トランジスタとを備え、かつ、２本のビット線が１つのメモリセルに接続される。この場合、メモリセル１つ当たりのサイズを一定値よりも小さくすることが困難であると共に、ビット線及びビアの加工のためにリソグラフィプロセスが必要になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2007-273963号公報
【特許文献２】WO2005-117118
【特許文献３】特開2005-340300号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、抵抗変化メモリのメモリセルの微細化及び製造コストの低下を図る技術について提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、抵抗変化メモリは、第１の方向に第１のスペースをあけて配置され、前記第１の方向に直交する第２の方向に前記第１のスペースよりも広い第２のスペースをあけて配置され、それぞれが、可変抵抗層、前記可変抵抗層上の第１の導電層及び少なくとも前記可変抵抗層の側壁を覆う第１の絶縁層を備えるアレイ状の複数の抵抗変化素子と、前記第１の絶縁層の側壁上及び前記第１の導電層の側壁上に設置され、前記第１の方向の幅が前記第１のスペースの半分以上であり、前記第２の方向の幅が前記第２のスペースの半分未満であり、前記第１の方向に並ぶ前記複数の抵抗変化素子を互いに接続して、前記第１の方向に延びる第１のビット線を構成する第２の導電層と、前記第２の導電層の側壁上に配置され、前記第２のスペースを満たさない第２の絶縁層と、第２のスペースを満たし、前記第１の方向に延びる第２のビット線を構成する第３の導電層とを備える。
【０００６】
実施形態によれば、前記抵抗変化メモリの製造方法は、前記第１の導電層をマスクにして前記可変抵抗層をパターニングする工程と、前記第１の絶縁層をサイドウォール絶縁層として少なくとも前記可変抵抗層の側壁上に形成する工程と、前記第２の導電層をサイドウォール導電層として前記第１の絶縁層の側壁上及び前記第１の導電層の側壁上に形成することにより、前記第１のビット線を前記複数の抵抗変化素子に対してセルフアラインで形成する工程と、前記第２の絶縁層をサイドウォール絶縁層として前記第２の導電層の側壁上に形成する工程と、前記第３の導電層を前記第２のスペース内に満たすことにより、前記第２のビット線を前記第１のビット線に対してセルフアラインで形成する工程とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の構造例を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】第２の構造例を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】ビット線間隔の縮小に係わる効果を示す断面図。
【図８】製造方法を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】図８のＸ−Ｘ線に沿う断面図。
【図１１】製造方法を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】製造方法を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】製造方法を示す平面図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】適用例としてのメモリセルアレイを示す回路図。
【図２１】図２０のメモリセルアレイの構造例を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】アクティブエリアのレイアウト示す平面図。
【図２４】メモリセルの微細化に係わる効果を示す平面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態を説明する。
【０００９】
抵抗変化メモリの製造プロセスにおいて、抵抗変化素子と同一層内に配置されるビアや、それらの上層に配置されるビット線は、リソグラフィプロセスにより加工されるのが一般的である。しかし、既に述べたように、この場合、メモリセル１つ当たりのサイズを一定値よりも小さくすることが難しく、かつ、リソグラフィプロセスの増加による製造コストの増加も発生する。
【００１０】
そこで、以下の実施形態では、ビット線の加工をリソグラフィプロセスによらずに、ビット線を抵抗変化素子に対してセルフアラインで形成することにより、メモリセルの微細化及び製造コストの低下を図る技術について提案する。
【００１１】
具体的には、側壁プロセス技術を利用し、例えば、第１の方向に第１のピッチで配置されるアレイ状の複数の抵抗変化素子の側壁上にビット線としてのサイドウォール導電層を形成する。この場合、サイドウォール導電層をビット線として機能させるために、サイドウォール導電層の第１の方向の幅を一定値以上に制御する。
【００１２】
また、例えば、１つのメモリセルが１つの抵抗変化素子と１つの選択トランジスタとを備える１Ｔ１Ｒ型セル構造の場合、１つのメモリセルには第１及び第２のビット線が接続される。そこで、第１のビット線は、上述の側壁プロセス技術により、抵抗変化素子に対してセルフアラインで形成する。
【００１３】
また、第２のビット線は、アレイ状の複数の抵抗変化素子の第１の方向に直交する第２の方向のピッチを第１の方向のピッチよりも広くすることにより、複数の第１のビット線間にセルフアラインで形成されるスペース内に形成する。即ち、第２のビット線は、例えば、ダマシン技術などの埋め込み技術を利用することにより、第１のビット線に対してセルフアラインで形成する。
【００１４】
ここで、以下の実施形態の説明において、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化する素子のことをいうものとする。また、抵抗可変メモリとは、抵抗変化素子をメモリセルとする半導体メモリのことであり、例えば、磁気抵抗効果素子をメモリセルとするＭＲＡＭ(Magnetic Random Access Memory)、金属酸化物をメモリセルとするＲｅＲＡＭ(Resistive Random Access Memory)などを含む。
【００１５】
［第１の構造例］  
図１は、抵抗変化メモリの第１の構造例を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図であり、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１６】
本例は、アレイ状の複数の抵抗変化素子Ｒを、第１の方向にピッチＰ１で配置し、第１の方向に直交する第２の方向にピッチＰ１よりも広いピッチＰ２で配置する場合に、従来よりもメモリセル１つ当たりのサイズを縮小することが可能なビット線ＢＬ１，ビット線ＢＬ２の構造に関する。
【００１７】
尚、本例において、複数の抵抗変化素子Ｒの下地構造、例えば、複数の抵抗変化素子Ｒの各々に接続されるスイッチ素子（ＦＥＴ： Field Effect Transistor）及びワード線を含むメモリセルアレイのレイアウトについては、様々な変形が可能であるため、本例では、抵抗変化素子Ｒ及びビット線ＢＬ１，ＢＬ２についてのみ説明する。
【００１８】
スイッチ素子及びワード線を含めた抵抗変化メモリのメモリセルアレイのレイアウトについては、適用例にて説明する。
【００１９】
下地層１０は、例えば、絶縁層、半導体層などである。下地層１０が絶縁層のとき、抵抗変化素子Ｒの直下の下地層１０内にコンタクトプラグ（導電層）を設けてもよい。
【００２０】
複数の抵抗変化素子Ｒは、下地層１０上にアレイ状に配置される。
【００２１】
複数の抵抗変化素子Ｒは、可変抵抗層１１、可変抵抗層１１上の第１の導電層１２及び少なくとも可変抵抗層１１の側壁を覆う第１の絶縁層１３を備える。第１の導電層１２は、例えば、可変抵抗層１１をパターニングするときのハードマスク層として機能する。また、第１の絶縁層１３は、例えば、可変抵抗層１１を保護する保護層として機能する。
【００２２】
第１の絶縁層１３が保護層として機能するとき、第１の絶縁層１３は、少なくとも可変抵抗層１１の側壁上を覆っていることが必要である。これにより、例えば、可変抵抗層１１の側壁の酸化を抑えることができるからである。
【００２３】
本例では、第１の絶縁層１３の第１及び第２の方向に直交する第３の方向（下地層１０の上面に対して垂直方向）にある端部は、第１の導電層１２の下面と上面との間に存在する。ここで、第１の導電層１２の側壁は、できるだけ第１の絶縁層１３により覆われないようにすることが望ましい。なぜなら、第１の導電層１２と第２の導電層１４との接触面積が大きいほど、両者の接触抵抗を下げることができるからである。
【００２４】
複数の抵抗変化素子Ｒは、第１の方向に第１のスペースＳＰ１をあけて配置され、第２の方向に第１のスペースＳＰ１よりも広い第２のスペースＳＰ２をあけて配置される。
【００２５】
例えば、Ｆを基準値とすると、複数の抵抗変化素子Ｒは、第１の方向にピッチ２Ｆで配置され、第２の方向にピッチ４Ｆで配置される。また、複数の抵抗変化素子Ｒは、例えば、直径（サイズ）がＦ（基準値）の円柱形を有するものとする。
【００２６】
Ｆは、設計時にＬＳＩのレイアウトを決定するための基準値であり、特に決まった値ではないが、例えば、フォトリソグラフィにより加工可能な最小の寸法（フューチャーサイズ又はライン＆スペースのハーフピッチ）を意味する。
【００２７】
この場合、例えば、第１のスペースＳＰ１は、Ｆに等しくなり、第２のスペースＳＰ２は、３Ｆに等しくなる。
【００２８】
第２の導電層１４は、サイドウォール導電層であり、第１の絶縁層１３の側壁上及び第１の導電層１２の側壁上に配置される。
【００２９】
第２の導電層１４の第１の方向の幅Ｔは、第１のスペースＳＰ１の半分以上（例えば、Ｆ／２以上）であるため、第２の導電層１４は、第１の方向に並ぶ複数の抵抗変化素子Ｒを互いに接続して、第１の方向に延びる第１のビット線ＢＬ１を構成する。
【００３０】
第１のビット線ＢＬ１は、サイドウォール導電層により構成するため、図１から明らかなように、第１のビット線ＢＬ１の側面は、複数の凸曲面を接続したレイアウトを有することになる。
【００３１】
一方、第２の導電層１４の第２の方向の幅Ｔは、第２のスペースＳＰ２の半分未満（例えば、３Ｆ／２未満）であるため、第２の導電層１４は、第２の方向に並ぶ複数の抵抗変化素子Ｒを互いに接続することはない。
【００３２】
即ち、第２の導電層１４が、抵抗変化素子Ｒの周囲に均等の厚さＴで形成されるものとすると、第２の導電層１４の第２の方向の幅Ｔの範囲は、例えば、Ｆ／２≦Ｔ＜３Ｆ／２に設定される。
【００３３】
第２の絶縁層１５は、サイドウォール絶縁層であり、第２の導電層１４の側壁上に配置される。第２の絶縁層１５は、第１のビット線ＢＬ１と第２のビット線ＢＬ２とを絶縁することを目的に設けられるため、両者を絶縁するために十分な厚さを有していることが必要である。
【００３４】
また、第２の絶縁層１５は、複数の第１のビット線ＢＬ１間に第２のビット線ＢＬ２を配置するために、第２のスペースＳＰ２を満たさないことが必要である。  第３の導電層１６は、第２のスペースＳＰ２を満たし、第１の方向に延びる第２のビット線ＢＬ２を構成する。即ち、第３の導電層１６は、ダマシン構造を有する。
【００３５】
第２のビット線ＢＬ２は、複数の第１のビット線ＢＬ１間の第２のスペースＳＰ２内に満たされるため、図１から明らかなように、第２のビット線ＢＬ２の側面は、複数の凹曲面を接続したレイアウトを有することになる。
【００３６】
ここで、第１及び第２のビット線ＢＬ１，ＢＬ２の第２の方向の幅は、図１及び図２から明らかなように、場所に応じて変化する。両者の配線抵抗を等しくするために、第２のビット線ＢＬ２の第２の方向の平均の幅は、第１のビット線ＢＬを構成する第２の導電層（サイドウォール導電層）の第２の方向の幅Ｔの２倍（２Ｔ）に概ね等しくするのが望ましい。
【００３７】
本例によれば、第１のビット線ＢＬ１を第２の導電層（サイドウォール導電層）１４により構成し、第２のビット線ＢＬ２を第３の導電層（ダマシン構造）１６により構成するため、これらをリソグラフィプロセスにより加工する必要がない。さらに、ビアも省略できるため、製造コストの削減を図ることができる。これについては、製造方法にて説明する。
【００３８】
また、本例によれば、第１及び第２のビット線ＢＬの幅及び間隔は、基準値Ｆ（例えば、フォトリソグラフィにより加工可能な最小の寸法）に係わらず、それよりも小さい値に設定することが可能である。
【００３９】
［第２の構造例］  
図４は、抵抗変化メモリの第２の構造例を示している。図５は、図４のＶ−Ｖ線に沿う断面図であり、図６は、図４のＶＩ−ＶＩ線に沿う断面図である。
【００４０】
第２の構造例は、第１の構造例の変形例である。
【００４１】
第２の構造例は、第１の構造例と比べると、第２のスペースＳＰ２内に、第１の方向に一定ピッチで配置される複数のコンタクトプラグ１７ａ，１７ｂを新たに設けた点に特徴を有する。その他の点については、第１の構造例と同じであるため、その詳細な説明については省略する。
【００４２】
本例においては、下地層１０は、絶縁層である。
【００４３】
下地層１０内には、複数のコンタクトプラグ１７ａ，１７ｂが配置される。コンタクトプラグ１７ａは、抵抗変化素子Ｒの可変抵抗層１１の直下に配置され、可変抵抗層１１に電気的に接続される。また、コンタクトプラグ１７ｂは、第２のビット線ＢＬ２の直下に配置され、第２のビット線ＢＬ２に電気的に接続される。
【００４４】
コンタクトプラグ１７ａは、抵抗変化素子Ｒと同様に、例えば、第１の方向にピッチ２Ｆで配置され、第２の方向にピッチ４Ｆで配置される。
【００４５】
コンタクトプラグ１７ｂも、例えば、第１の方向にピッチ２Ｆで配置され、第２の方向にピッチ４Ｆで配置される。但し、コンタクトプラグ１７ｂは、第２のスペースＳＰ２内に配置される。
【００４６】
本例においては、第２の導電層１４の第２の方向の幅Ｔは、第２の導電層１４がコンタクトプラグ１７ｂに接触しないことを条件に決定される。
【００４７】
例えば、上述の第１の構造例においては、幅Ｔは、Ｆ／２≦Ｔ＜３Ｆ／２の範囲内に設定される。しかし、第２の構造例においては、幅Ｔの上限がコンタクトプラグ１７ｂのサイズに制限される。即ち、例えば、コンタクトプラグ１７ｂのサイズをＦとすると、第２の導電層１４の幅Ｔは、Ｆ／２≦Ｔ＜Ｆの範囲内に設定される。
【００４８】
本例においても、上述の第１の構造例と同様に、メモリセルの微細化及び製造コストの低下という効果を得ることができる。
【００４９】
例えば、理論的には、第２の導電層（サイドウォール導電層）１４の幅Ｔを最小値（例えば、Ｆ／２）に設定するとき、複数の抵抗変化素子Ｒの第２の方向のピッチは、４Ｆよりも小さくすることができる。
【００５０】
例えば、図７に示すように、第２の導電層（サイドウォール導電層）１４の幅Ｔを最小値（例えば、Ｆ／２）に設定するとき、複数の抵抗変化素子Ｒの第２の方向のピッチは、最大３Ｆに限りなく近い値まで縮小することができる。これは、メモリセルの微細化（メモリセル１つ当たりのサイズの縮小）に貢献できることを意味する。
【００５１】
但し、本例では、第１のビット線ＢＬ１をコンタクトプラグ１７ｂから絶縁し、かつ、第２のビット線ＢＬ２をコンタクトプラグ１７ｂに接触させる必要があるため、複数の抵抗変化素子Ｒの第２の方向のピッチは、３Ｆを越え、かつ、４Ｆ以下の範囲内に設定される。
【００５２】
［変形例］  
第１及び第２の構造例において、第１の絶縁層１３及び第２の絶縁層１５は、単層であってもよいし、複数層を備えていてもよい。
【００５３】
また、第１の導電層１２、第２の導電層１４及び第３の導電層１６についても、単層であってもよいし、複数層を備えていてもよい。
【００５４】
さらに、抵抗変化素子Ｒの平面形状は、円形であるが、これに限らない。抵抗変化素子Ｒの平面形状は、四角形や楕円形などであってもよい。抵抗変化素子Ｒの平面形状が四角形のとき、基準値（サイズ）Ｆは、例えば、短辺の長さであり、抵抗変化素子Ｒの平面形状が楕円形のとき、基準値（サイズ）Ｆは、例えば、短軸の長さである。
【００５５】
［材料例］  
第１の絶縁層１３及び第２の絶縁層１５は、例えば、窒化シリコン、窒化ボロン、窒化アルミニウム、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ランタン、酸化ジルコニウム、酸化イットリウムのうちの１つを備える。
【００５６】
第１の絶縁層１３及び第２の絶縁層１５は、同じ材料であってもよいし、異なる材料であってもよい。
【００５７】
第１の絶縁層１３は、抵抗変化素子Ｒを保護する機能に優れた材料、例えば、抵抗変化素子Ｒの酸化を防止する機能に優れた材料を備えるのが望ましい。
【００５８】
第１の導電層１２は、例えば、タンタル、タングステンなどの金属、又は、窒化チタン、窒化タンタルなどの導電性化合物を備える。第２の導電層１４及び第３の導電層１６は、例えば、銅、アルミニウムなどの金属を備える。第２の導電層１４及び第３の導電層１６は、同じ材料であってもよいし、異なる材料であってもよい。
【００５９】
コンタクトプラグ１７ａ，１７ｂは、例えば、タングステン、チタン、窒化チタン、銅、タンタル、窒化タンタルのうちの１つを備える。
【００６０】
［製造方法］  
第１及び第２の構造例に係わる抵抗変化メモリの製造方法を説明する。
【００６１】
第１及び第２の構造例の違いは、下地層内にコンタクトプラグを有するか否かのみであるため、以下では、下地層内にコンタクトプラグを有する第２の構造例の製造方法を説明する。第１の構造例の製造方法は、以下の製造方法から、コンタクトプラグを形成するステップを省略すれば、容易に得ることができる。
【００６２】
図８乃至図１９は、第２の構造例の製造方法を示している。
【００６３】
まず、図８乃至図１０に示すように、下地層１０内に複数のコンタクトプラグ１７ａ，１７ｂを形成する。コンタクトプラグ１７ａ，１７ｂは、例えば、ダマシンプロセスにより形成できる。即ち、下地層１０内に複数のホールを形成した後に、例えば、ＣＶＤ法及びＣＭＰ法を用いて、これら複数のホール内に導電層を満たすことにより、コンタクトプラグ１７ａ，１７ｂが形成される。
【００６４】
コンタクトプラグ１７ａ，１７ｂは、両者まとめて、例えば、第１の方向にピッチ２Ｆで、かつ、第２の方向にピッチ２Ｆで、それぞれ配置される。
【００６５】
この後、複数のコンタクトプラグ１７ａ上に、それぞれ、複数の抵抗変化素子Ｒを形成する。
【００６６】
本例では、複数の抵抗変化素子Ｒは、それぞれ、可変抵抗層１１、可変抵抗層１１上の第１の導電層１２及び少なくとも抵抗変化素子Ｒの側壁を覆う第１の絶縁層１３を備える。従って、まず、ＣＶＤ法、ＰＶＤ法やＡＬＤ法などの方法により、下地層１０上に、可変抵抗層１１及び第１の導電層１２を形成する。
【００６７】
また、リソグラフィプロセスにより、第１の導電層１２上にレジストパターンを形成した後、このレジストパターンをマスクにして、ＲＩＥにより、第１の導電層１２をパターニングする。そして、レジストパターンを除去し、さらに、第１の導電層１２をハードマスクとして、ＩＢＥや、ＲＩＥなどの方法により、可変抵抗層１１をパターニングする。
【００６８】
以上により、複数の抵抗変化素子Ｒを形成することができる。
【００６９】
本例では、複数の抵抗変化素子Ｒのサイズは、基準値Ｆである。また、複数の抵抗変化素子Ｒは、第１の方向にピッチ２Ｆで、かつ、第２の方向にピッチ４Ｆで、アレイ状に配置される。即ち、複数の抵抗変化素子Ｒは、第１の方向に第１のスペースＳＰ１をあけて配置され、第２の方向に第２のスペースＳＰ２をあけて配置される。
【００７０】
第１のスペースＳＰ１は、例えば、基準値Ｆに等しく、第２のスペースＳＰ２は、例えば、基準値Ｆの３倍（３Ｆ）に等しい。
【００７１】
この後、第１の絶縁層１３を、サイドウォール絶縁層として少なくとも可変抵抗層１１の側壁上に形成する。例えば、ＣＶＤ法、ＰＶＤ法やＡＬＤ法などの方法により、可変抵抗層１１及び第１の導電層１２を覆う第１の絶縁層１３を形成する。また、ＲＩＥにより、第１の絶縁層１３をエッチングし、第１の絶縁層１３を可変抵抗層１１の側壁上のみに残存させる。
【００７２】
ここで、第１の絶縁層１３のエッチングは、エッチング後の第１の絶縁層１３の第３の方向（下地層１０の上面に対して垂直方向）にある端部が、第１の導電層１２の下面と上面との間に存在するように制御される。
【００７３】
次に、図１１乃至図１３に示すように、第２の導電層１４を、サイドウォール導電層として第１の絶縁層１３の側壁上及び第１の導電層１２の側壁上に形成することにより、第１のビット線ＢＬ１を複数の抵抗変化素子Ｒに対してセルフアラインで形成する。
【００７４】
例えば、ＣＶＤ法、ＰＶＤ法やＡＬＤ法などの方法により、複数の抵抗変化素子Ｒを覆う第２の導電層１４を形成する。また、ＲＩＥにより、第２の導電層１４をエッチングし、第２の導電層１４を抵抗変化素子Ｒの側壁上のみに残存させる。
【００７５】
ここで、抵抗変化素子Ｒの側壁に垂直な方向（第１及び第２の方向）における第２の導電層１４の厚さＴを、例えば、第１のスペースＳＰ１の半分以上、第２のスペースＳＰ２の半分未満と設定することにより、第２の導電層１４は、第１のスペースＳＰ１を満たし、第１の方向に並ぶ複数の抵抗変化素子Ｒを互いに接続して、第１の方向に延びる第１のビット線ＢＬ１を構成する。
【００７６】
また、第２の導電層１４は、第２のスペースＳＰ２を満たすことはないため、複数の第１のビット線ＢＬ１間には、第２のスペースＳＰ２が依然として確保される。但し、例えば、第１及び第２の方向における第２の導電層１４の厚さＴをＦ／２とすると、第２の導電層１４を形成した後の第２のスペースＳＰ１の第２の方向の幅ＳＰ２’は、２Ｆ（＝３Ｆ−Ｆ）に縮小する。
【００７７】
尚、本例では、例えば、図１２に示すように、第１のスペースＳＰ１上において、第２の導電層１４の上面に窪みが形成されるが、第２の導電層１４の厚さＴを制御することにより、第１のスペースＳＰ１上において、第２の導電層１４の上面をほぼ平坦にすることも可能である。
【００７８】
次に、図１４乃至図１６に示すように、第２の絶縁層１５を、サイドウォール絶縁層として第２の導電層１４の側壁上に形成する。例えば、ＣＶＤ法、ＰＶＤ法やＡＬＤ法などの方法により、抵抗変化素子Ｒ及び第２の導電層１４を覆う第２の絶縁層１５を形成する。また、ＲＩＥにより、第２の絶縁層１５をエッチングし、第２の絶縁層１５を、第１のビット線ＢＬとしての第２の導電層１４の側壁上のみに残存させる。
【００７９】
ここで、第２の絶縁層１５は、第２のスペースＳＰ２を満たさないように形成することが必要である。例えば、第２の導電層１４を形成した後の第２のスペースＳＰ２’が２Ｆであるとき、第２の方向における第２の絶縁層１５の厚さｔは、Ｆ未満に設定される。これにより、複数の第１のビット線ＢＬ１間には、第２のスペースＳＰ２（ＳＰ２’）が依然として確保される。
【００８０】
次に、図１７乃至図１９に示すように、第３の導電層１６を、第２のスペースＳＰ２内に満たすことにより、第１の方向に延びる第２のビット線ＢＬ２を第１のビット線ＢＬ１及び複数のコンタクトプラグ１７ｂに対してセルフアラインで形成する。
【００８１】
第３の導電層１６は、例えば、ダマシンプロセスにより形成できる。例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法などの方法により、第２のスペースＳＰ２を完全に満たす第３の導電層１６を堆積させた後、ＣＭＰ又はエッチバックにより、第３の導電層１６を第２のスペースＳＰ２内のみに残存させる。
【００８２】
この時、第１の導電層１２及び第２の絶縁層１５の上面を露出させることにより、第１のビット線ＢＬ１としての第２の導電層１４と、第２のビット線ＢＬ２としての第３の導電層１６とが、第２の絶縁層１５により互いに絶縁させる。例えば、第３の導電層１６の上面は、第１の導電層１２の上面及び第２の絶縁層１５の上面よりも低い位置に設定される。
【００８３】
尚、第２のビット線ＢＬを形成するためのＣＭＰプロセス又はエッチバックプロセスにおいて、例えば、図１９に示す第２の導電層１４の上面に存在する窪み内に、第３の導電層１６を構成する材料の一部が残存しても何ら問題はない。
【００８４】
以上のステップにより、第２の構造例に係わる抵抗変化メモリが完成する。
【００８５】
［適用例］  
上述の第１及び第２の構造例及び製造方法は、抵抗変化素子を利用したメモリ全般に適用できる。以下では、１つのメモリセルが１つの抵抗変化素子と１つの選択トランジスタを備える１Ｔ１Ｒ型メモリセルアレイを有する抵抗変化メモリへの適用例を説明する。
【００８６】
図２０は、１Ｔ１Ｒ型メモリセルアレイの等価回路を示している。  メモリセルアレイ１８は、複数の抵抗変化素子Ｒ（１）〜Ｒ（３）、複数の選択トランジスタ（ＦＥＴ）ＳＷ（１）〜ＳＷ（３）、複数の第１のビット線ＢＬ１、複数の第２のビット線ＢＬ２及び複数のワード線ＷＬ１〜ＷＬ３を備える。
【００８７】
１つのメモリセルＭＣは、直列接続される１つの抵抗変化素子Ｒ（ｉ）と１つの選択トランジスタＳＷ（ｉ）とを備える。但し、ｉは、１〜３のうちの１つである。
【００８８】
メモリセルＭＣの一端（抵抗変化素子Ｒ（ｉ）側）は、第１のビット線ＢＬ１に接続され、メモリセルＭＣの他端（選択トランジスタＳＷ（ｉ）側）は、第２のビット線ＢＬ２に接続される。
【００８９】
第１のビット線ＢＬ１は、第１の方向に延び、その一端は、読み出し／書き込みのためのビット線ドライバ／シンカー１９に接続される。第２のビット線ＢＬ２は、第１の方向に延び、その一端は、ビット線ドライバ／シンカー＆読み出し回路２０に接続される。
【００９０】
但し、第１のビット線ＢＬ１がビット線ドライバ／シンカー＆読み出し回路２０に接続され、第２のビット線ＢＬ２がビット線ドライバ／シンカー１９に接続されるように、変形することも可能である。
【００９１】
また、ビット線ドライバ／シンカー１９及びビット線ドライバ／シンカー＆読み出し回路２０の位置は、逆でもよいし、両者が同じ位置に配置されていてもよい。
【００９２】
選択トランジスタＳＷ（ｉ）のゲート電極は、例えば、ワード線ＷＬ（ｉ）として第２の方向に延び、その一端は、読み出し／書き込み時にワード線ＷＬ（ｉ）を駆動するためのワード線ドライバ２１に接続される。
【００９３】
図２１は、図２０のメモリセルアレイの構造例を示している。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。図２３は、図２１の平面図のうちアクティブエリアＡＡを含む選択トランジスタのレイアウトについて示している。
【００９４】
半導体基板３１は、例えば、シリコン基板である。素子分離絶縁層３２は、例えば、ＳＴＩ（Shallow trench isolation）構造を有する酸化シリコン層である。アクティブエリアＡＡは、素子分離絶縁層３２に取り囲まれた領域である。アクティブエリアＡＡは、第１及び第２の方向に対して斜め方向（例えば、４５°の方向）に延びる。
【００９５】
本例では、アクティブエリアＡＡは、アレイ状に配置され、１つのアクティブエリアＡＡ内に１つの選択トランジスタＳＷとしてのＦＥＴが配置される。
【００９６】
選択トランジスタＳＷは、第１のソース／ドレイン層３３ａ、第２のソース／ドレイン層３３ｂ及びこれらの間のチャネル上のゲート電極３４を備える。ゲート電極３４は、第２の方向に延びるワード線ＷＬとして機能する。
【００９７】
本例では、選択トランジスタＳＷは、平面的に形成されるが、それに限定されることはない。例えば、選択トランジスタＳＷは、ゲート電極がフィン型アクティブエリアＡＡの上面及び側面を覆ういわゆるフィンＦＥＴであってもよい。
【００９８】
絶縁層１０は、半導体基板３１上に、選択トランジスタＳＷを覆うように形成される。絶縁層１０は、上述の第１及び第２の構造例における下地層１０に相当する。コンタクトプラグ１７ａ，１７ｂは、絶縁層１０内に形成される。
【００９９】
コンタクトプラグ１７ａは、選択トランジスタＳＷの第１のソース／ドレイン層３３ａに接続され、コンタクトプラグ１７ｂは、選択トランジスタＳＷの第２のソース／ドレイン層３３ｂに接続される。
【０１００】
抵抗変化素子Ｒは、コンタクトプラグ１７ａの直上に配置される。抵抗変化素子Ｒは、可変抵抗層１１、第１の導電層１２及び第１の絶縁層１３を備える。抵抗変化素子Ｒの側壁上には、第１のビット線ＢＬ１としての第２の導電層１４、及び、第２の絶縁層１５が配置される。
【０１０１】
第２のビット線ＢＬ２は、コンタクトプラグ１７ｂの直上に配置される。
【０１０２】
尚、抵抗変化素子Ｒ、第２の導電層１４（第１のビット線ＢＬ１）、第３の導電層１６（第２のビット線ＢＬ２）及び第２の絶縁層１５の構成については、上述の第１及び第２の構造例と同じであるため、ここでの詳細な説明を省略する。
【０１０３】
このような１Ｔ１Ｒ型メモリセルの場合、図２４に示すように、メモリセル１つ当たりのサイズは、一般的には、８Ｆ２（＝２Ｆ×４Ｆ）となる。
【０１０４】
即ち、複数の抵抗変化素子Ｒは、第１の方向にピッチ２Ｆで配置され、第２の方向にピッチ４Ｆで配置される。
【０１０５】
しかし、本例の１Ｔ１Ｒ型メモリセルによれば、第１及び第２のビット線ＢＬ１，ＢＬ２を、それぞれ、セルフアラインで形成することに起因し、複数の抵抗変化素子Ｒの第２の方向のピッチを、４Ｆよりも小さくすることが可能である。
【０１０６】
理論的には、複数の抵抗変化素子Ｒの第２の方向のピッチは、３Ｆを越え、４Ｆ以下の範囲内に設定することができる。但し、抵抗変化素子ＲのサイズをＦとし、第２の導電層１４の厚さ（第１及び第２の方向の幅）ＴをＦ／２とし、コンタクトプラグ１７ｂのサイズをＦとする。
【０１０７】
この場合、複数の抵抗変化素子Ｒの第２の方向のピッチは、（抵抗変化素子のサイズ＝Ｆ）＋（コンタクトプラグ１７ｂのサイズ＝Ｆ）＋（第２の導電層１４の厚さＴの２倍＝Ｆ）＋（第２の絶縁層１５の厚さ）となる。
【０１０８】
即ち、複数の抵抗変化素子Ｒの第２の方向のピッチは、３Ｆに限りなく近い値まで縮小することができる。従って、メモリセル１つ当たりのサイズは、６Ｆ２（＝２Ｆ×３Ｆ）に限りなく近付けることができる。
【０１０９】
以上、説明したように、適用例に係わる１Ｔ１Ｒ型メモリセルアレイによれば、第１及び第２のビット線ＢＬ１，ＢＬ２をセルフアラインで形成することにより、製造コストの低下及びメモリセルの微細化を同時に図ることができる。
【０１１０】
尚、このような１Ｔ１Ｒ型メモリセルアレイは、抵抗変化素子ＲがＭＴＪ（Magnetic Tunnel Junction）素子であるＭＲＡＭ(Magnetic Random Access Memory)や、抵抗変化素子Ｒの物性により抵抗値が変化するＲｅＲＡＭ（Resistive Random Access Memory）及びイオンメモリ（Ion memory）などにおいて採用される。
【０１１１】
［むすび］
実施形態によれば、抵抗変化メモリのメモリセルの微細化及び製造コストの低下を図ることができる。
【０１１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１３】
１０：  下地層、  １１：  可変抵抗層、  １２：  第１の導電層、  １３：  第１の絶縁層、  １４:  第２の導電層、  １５：  第２の絶縁層、  １６：  第２の導電層、  １７ａ，１７ｂ：  コンタクトプラグ、  １８：  メモリセルアレイ、  １９：  ビット線ドライバ／シンカー、  ２０：  ビット線ドライバ／シンカー＆読み出し回路、  ２１：  ワード線ドライバ、  ３１：  半導体基板、  ３２：  素子分離絶縁層、  ３３ａ：  第１のソース／ドレイン層、  ３３ｂ：  第２のソース／ドレイン層、  ３４：  ワード線（ゲート電極）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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