(57)【要約】【課題】  半導体記憶装置のコンタクト部付近に起こるＤＣ不良を原因とした製造歩留りの低下を低減する。【解決手段】  半導体基板に設けられた複数のメモリセルと、記録または読み出しを行うメモリセルを選択するための複数の選択トランジスタと、隣接するメモリセル間および隣接する選択トランジスタ間に設けられた絶縁膜とを有する。半導体基板のメモリセルが設けられる面側を上として、隣接するメモリセル間における絶縁膜の上面とメモリセルのゲート電極の上面との段差より、選択トランジスタ間における絶縁膜の上面と選択トランジスタのゲート電極の上面との段差は小さい。【選択図】  図３
2013222788.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた複数のメモリセルと、
記録または読み出しを行う前記メモリセルを選択するための複数の選択トランジスタと、
隣接する前記メモリセル間および隣接する前記選択トランジスタ間に設けられた絶縁膜と、
ビット線と、
前記ビット線と前記選択トランジスタとを電気的に接続するためのコンタクトを有する半導体記憶装置であって、
前記半導体基板の前記メモリセルが設けられる面側を上として、隣接する前記メモリセル間における前記絶縁膜の上面と前記メモリセルのゲート電極の上面との段差より、前記選択トランジスタ間における前記絶縁膜の上面と前記選択トランジスタのゲート電極の上面との段差は小さく、
隣接する前記メモリセルの少なくとも一部は電気的に直列に接続され、
前記ビット線は前記直列方向に延び、
前記コンタクトは隣接する前記選択トランジスタ間における前記絶縁膜を貫通し、
前記選択トランジスタ間に設けられた前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜と前記選択トランジスタとの間に設けられた前記第２の絶縁膜とを有し、
前記メモリセルおよび前記選択トランジスタのゲート電極はシリサイド層を有し、
前記シリサイド層の上面、前記第１の絶縁膜の上面および前記第２の絶縁膜の上面の前記半導体基板からの高さが同一である事を特徴とする半導体記憶装置。
【請求項２】
半導体基板に設けられた複数のメモリセルと、
記録または読み出しを行う前記メモリセルを選択するための複数の選択トランジスタと、
隣接する前記メモリセル間および隣接する前記選択トランジスタ間に設けられた絶縁膜と、を有する半導体記憶装置であって、
前記半導体基板の前記メモリセルが設けられる面側を上として、隣接する前記メモリセル間における前記絶縁膜の上面と前記メモリセルのゲート電極の上面との段差より、前記選択トランジスタ間における前記絶縁膜の上面と前記選択トランジスタのゲート電極の上面との段差は小さいことを特徴とする半導体記憶装置。
【請求項３】
ビット線および前記ビット線と前記選択トランジスタとを電気的に接続するためのコンタクトをさらに有し、
隣接する前記メモリセルの少なくとも一部は電気的に直列に接続され、
前記ビット線は前記直列方向に延び、
前記コンタクトは隣接する前記選択トランジスタ間における前記絶縁膜を貫通することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記選択トランジスタ間に設けられた前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜と前記選択トランジスタとの間に設けられた前記第２の絶縁膜とを有し、
前記第１の絶縁膜の上面と前記第２の絶縁膜の上面の前記半導体基板からの高さが同一である事を特徴とする請求項２または３記載の半導体記憶装置。
【請求項５】
隣接する前記メモリセル間における前記絶縁膜の上面と前記メモリセルのゲート電極の上面との段差より、周辺回路領域における前記絶縁膜の上面と前記周辺回路領域におけるトランジスタのゲート電極の上面との段差は小さいことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
半導体基板上に複数のメモリセルと記録または読み出しを行う前記メモリセルを選択するための複数の選択トランジスタとを形成し、
隣接する前記メモリセル間および隣接する前記選択トランジスタ間に絶縁膜を形成し、
前記選択トランジスタの上面の少なくとも一部と前記選択トランジスタ間における前記絶縁膜の上面にマスクを形成し、
前記メモリセル間における前記絶縁膜の上面位置を前記メモリセルのゲート電極上面より下方となるように後退させ、
前記マスクを除去し、
前記選択トランジスタ間における前記絶縁膜を貫通するコンタクトを形成し、
前記選択トランジスタと前記コンタクトを通じて電気的に接続される配線を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置と半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような半導体記憶装置は、近年ますます微細化が要求されている。メモリセル幅の縮小化に伴い、メモリセルのアスペクト比もますます増大する。
【０００３】
高いアスペクト比のメモリセル等のトランジスタと、隣接するトランジスタ間の半導体基板との間等、製造工程中の半導体ウェーハ表面の段差を吸収するため、絶縁膜の平坦化工程にＣＭＰが用いられる。ＣＭＰは、平坦性に劣る表面を削ることで、製造工程中の半導体ウェーハ表面の平坦性を向上させることができる。一方でＣＭＰを行うことで、機械的研磨によるダメージ、例えば膜の亀裂や半導体層の結晶欠陥等、が発生し、製造歩留りが低下する場合がある。
【０００４】
ＣＭＰの機械的研磨によるダメージは、ＣＭＰ前における表面の平坦性が劣るほど発生し易い傾向がある。また、ＣＭＰの機械的研磨によるダメージが、半導体記憶装置のメモリセル部に起こった場合には、その程度によってはリダンダンシ領域を用いることで製品スペックを満足させることができる。しかし、ＣＭＰの機械的研磨によるダメージが、半導体記憶装置のコンタクト部付近に起こった場合には、半導体記憶装置はＤＣ不良やコンタクトオープン不良、ビット線ショート不良など、となる場合が多く、リダンダンシ領域を用いることができない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４４５３１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置のコンタクト部付近に起こるダメージを原因とした製造歩留りの低下を低減することができる、半導体記憶装置および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体記憶装置は、半導体基板に設けられた複数のメモリセルと、記録または読み出しを行うメモリセルを選択するための複数の選択トランジスタと、隣接するメモリセル間および隣接する選択トランジスタ間に設けられた絶縁膜とを有する。半導体基板のメモリセルが設けられる面側を上として、隣接するメモリセル間における絶縁膜の上面とメモリセルのゲート電極の上面との段差より、選択トランジスタ間における絶縁膜の上面と選択トランジスタのゲート電極の上面との段差は小さい。
【０００８】
一実施形態に係る半導体記憶装置の製造方法は、半導体基板上に複数のメモリセルと記録または読み出しを行うメモリセルを選択するための複数の選択トランジスタとを形成する。隣接するメモリセル間および隣接する選択トランジスタ間に絶縁膜を形成する。選択トランジスタの上面の少なくとも一部と選択トランジスタ間における絶縁膜の上面にマスクを形成する。メモリセル間における絶縁膜の上面位置をメモリセルのゲート電極上面より下方となるように後退させ、マスクを除去する。選択トランジスタ間における絶縁膜を貫通するコンタクトを形成し、選択トランジスタとコンタクトを通じて電気的に接続される配線を形成する。
【図面の簡単な説明】
【０００９】
【図１】一実施形態について半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】製造工程の一段階における模式的な縦断面図
【図５】製造工程の一段階における模式的な縦断面図
【図６】製造工程の一段階における模式的な縦断面図
【図７】製造工程の一段階における模式的な縦断面図
【図８】製造工程の一段階における模式的な縦断面図
【図９】製造工程の一段階における模式的な縦断面図
【図１０】製造工程の一段階における模式的な縦断面図
【図１１】製造工程の一段階における模式的な縦断面図
【図１２】半導体記憶装置のブロック図
【発明を実施するための形態】
【００１０】
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の一実施形態について図１ないし図１１を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、説明中の上下等の方向を示す用語は、後述する半導体基板の素子形成面側を上とした場合の相対的な方向を指し示し、重力加速度方向を基準とした現実の方向と異なる場合がある。
【００１１】
まず、本実施形態の半導体記憶装置の構造について説明する。図１は、半導体記憶装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１２】
半導体記憶装置１は、そのメモリセルアレイ内に、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍと、必要に応じてダミーメモリセル（図示せず）とを有するＮＡＮＤセルユニットＳＵが行列状に形成される。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続される。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続される。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢ（図２のＣＢａ、ＣＢｂに対応）が接続される。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続される。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続される。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板２には、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、複数の素子領域ＳａがＸ方向に電気的に分離して形成される。
【００１５】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成される。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧ（図３参照）が形成される。
【００１６】
図１に示すように、Ｙ方向に隣接して直列に接続された複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の端部メモリセルのＹ方向両外側に隣接してそれぞれ設けられる。
【００１７】
選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤ（図２および図３参照）は選択ゲート線ＳＧＬ１により電気的に接続される。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧＤが構成される。
【００１８】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続される。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にも選択ゲート電極（図示せず）が構成される。
【００１９】
図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクト領域Ｃ（図１〜図３参照）が設けられる。このビット線コンタクト領域Ｃにはビット線コンタクトＣＢａ、ＣＢｂが複数形成される。
【００２０】
複数のビット線コンタクトＣＢａ、ＣＢｂは複数の素子領域Ｓａ上にそれぞれ形成されている。ビット線コンタクトＣＢは隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の素子領域Ｓａ上に１つずつ形成されている。
【００２１】
図２に示すように、Ｘ方向の奇数本目の第１素子領域Ｓａ１（Ｓａ）上に形成されたビット線コンタクトＣＢａは、そのＹ方向位置がブロックＢｋの選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置される。また、Ｘ方向の偶数本目の第２素子領域Ｓａ２（Ｓａ）上の形成されたビット線コンタクトＣＢｂは、そのＹ方向位置がブロックＢｋ＋１の選択ゲート線ＳＧＬ１（選択ゲート電極ＳＧＤ）側に近接して配置される。
【００２２】
したがって、ビット線コンタクトＣＢａ、ＣＢｂは、隣接する２本の素子領域Ｓａ上においてＹ方向に位置がずれた千鳥状に配置される。これにより、ビット線コンタクトＣＢａ−ＣＢｂ間の間隔の長距離化が図られる。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の素子領域Ｓａ上にはソース線コンタクトが形成される。
【００２３】
図３は、図２のＡ−Ａ線に沿う断面構造を模式的に示している。図３には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１、当該選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢｂのＹ方向周辺断面構造を模式的に示している。なお、ビット線コンタクトＣＢａのＹ方向周辺断面構造もほぼ同様の構造となる。
【００２４】
この図３に示すように、半導体基板（例えばｐ型のシリコン基板）２上にはゲート絶縁膜３が形成される。ゲート絶縁膜３は例えばシリコン酸化膜を用いて形成され、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１の形成領域における半導体基板２の上面上に形成される。なお、このゲート絶縁膜３はビット線コンタクトＣＢａ，ＣＢｂの脇周辺の中央領域Ｃ１では半導体基板２上に形成されない。
【００２５】
メモリセルトランジスタＴｒｍは、当該ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧとソース／ドレイン領域２ａとを含む。
【００２６】
メモリセルゲート電極ＭＧは、ゲート絶縁膜３上に、不純物がドープされたポリシリコン層４を用いた浮遊ゲート電極（電荷蓄積層）ＦＧ、ゲート間絶縁膜５、制御ゲート電極ＣＧが順に積層される。
【００２７】
ソース／ドレイン領域２ａはメモリセルゲート電極ＭＧの脇のシリコン基板２の表層に形成される。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置した絶縁膜であり、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜と考慮しても良い。
【００２８】
このゲート間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造膜（ＯＮＯ膜）を用いることができるが、当該膜の成膜前後に窒化膜を成膜したＮＯＮＯＮ膜を用いても良い。
【００２９】
制御ゲート電極ＣＧは、不純物がドープされたポリシリコン層６と、このポリシリコン層６上に形成されたシリサイド層７とを含む。シリサイド層７はポリシリコン層６の上部を低抵抗化金属によりシリサイド化して形成できる。ここで低抵抗化金属は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などの遷移金属を適用できる。
【００３０】
図３に示すように、メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成される。メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成される。
【００３１】
この選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤは、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造である。例えば、ポリシリコン層４、ゲート間絶縁膜５、ポリシリコン層６、シリサイド層７が積層されているが、ゲート間絶縁膜５のほぼ中央の位置に貫通孔が形成される。ポリシリコン層４および６間を構造的に接触させることでゲート間絶縁膜５としての機能を無効化している。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２の選択ゲート電極も選択ゲート電極ＳＧＤと同様の構造となる。
【００３２】
さて、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧＤとはＹ方向に並設される。
【００３３】
メモリセルゲート電極ＭＧ−ＭＧ間には、当該メモリセルゲート電極ＭＧの側壁に沿って酸化膜８が形成される。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成される。
【００３４】
ゲート電極ＭＧ−選択ゲート電極ＳＧＤ間にもまた、酸化膜８が当該ゲート電極ＭＧおよびＳＧＤの側壁に沿って形成される。この酸化膜８は、その上端が例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向にポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４の側壁に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上に沿って形成される。
【００３５】
選択ゲート電極ＳＧＤ−ＳＧＤ間のビット線コンタクト領域Ｃ内においては、酸化膜８は、その上端が例えばシリサイド層７の縦方向上端付近に位置し、当該部分から選択ゲート電極ＳＧＤの側壁に沿って形成される。また酸化膜８は、ビット線コンタクト領域ＣのＹ方向中央領域Ｃ１側に向けて形成される。すなわち、この酸化膜８は、ビット線コンタクト領域ＣのＹ方向中央領域Ｃ１（図３参照）を除いてゲート絶縁膜３（または半導体基板２）の上面上に沿って形成される。これらの酸化膜８は、選択ゲート電極ＳＧＤ、メモリセルゲート電極ＭＧの側壁を保護する保護膜として形成される。
【００３６】
ビット線コンタクト領域Ｃの中央領域Ｃ１には、半導体基板２の上面上に沿って酸化膜１０が形成されている。なお図３において、この中央領域Ｃ１の酸化膜１０は、そのＹ方向端部付近において半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成される。また、酸化膜１０は、電極ＳＧＤ側に向けて傾斜した縦方向上端の高さが、酸化膜８の上端およびシリサイド層７の縦方向上端付近に位置する。
【００３７】
この酸化膜１０の上面上にはコンタクトストッパ膜として窒化膜１１が形成される。この窒化膜１１は半導体基板２の上面に沿って酸化膜１０の上面上に形成される。なお図３において、この中央領域Ｃ１の窒化膜１１も同様に半導体基板２の上面より上方に向かうと共に、ビット線コンタクト領域ＣのＹ方向両脇の選択ゲート電極ＳＧＤ側に向けて傾斜（または湾曲）して形成される。また、窒化膜１１は、電極ＳＧＤ側に向けて傾斜した縦方向上端の高さが、酸化膜８の上端、シリサイド層７の縦方向上端および酸化膜１０の縦方向上端付近に位置する。
【００３８】
この窒化膜１１の上面上にはＮＳＧ膜１２（第１の絶縁膜）が層間絶縁膜として形成される。このＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１２は、ビット線コンタクト領域Ｃ内の中央領域Ｃ１のＹ方向ほぼ全領域に渡り形成される。ＮＳＧ膜１２は、その上面の高さが、酸化膜８の上端、シリサイド層７の縦方向上端、酸化膜１０および窒化膜１１の縦方向上端付近に位置する。なお図３において、酸化膜１０および窒化膜１１は共に、Ｙ方向両端に位置して上側方に延伸する延設部を備えるため、ＮＳＧ膜１１は当該延設部のビット線コンタクト領域Ｃの内側に埋込まれた図を示している。
【００３９】
このＮＳＧ膜１２は、半導体基板２の上面から上方に向けて横断面積が拡大するように形成される。ＮＳＧ膜１２は、そのＹ方向両側面が半導体基板２の上面から上方に向けてビット線コンタクト領域Ｃの両脇の選択ゲート電極ＳＧＤ、ＳＧＤ側にそれぞれ向かう傾斜面（または中央領域Ｃ１側の上側方に凸湾曲面）を備えた逆テーパ面に形成される。
【００４０】
酸化膜１３が、選択ゲート電極ＳＧＤおよびメモリセルゲート電極ＭＧ上に渡って形成される。この酸化膜１３は、ゲート電極ＭＧおよび選択ゲート電極ＳＧＤの各シリサイド層７の上面に沿って形成されると共に、ゲート電極ＭＧのシリサイド層７の上側壁面（上側面）にも形成される。また、選択ゲート電極ＳＧＤのシリサイド層７の上側壁面（上側面）のうち、ビット線コンタクト領域Ｃ側とは反対側の上側面にも形成される。したがって、この酸化膜１３は、各ゲート電極ＭＧおよびＳＧＤの酸化膜８の上端（シリサイド層７の中央より下方位置）より上方のシリサイド層７の露出領域を被覆する。
【００４１】
メモリセルゲート電極ＭＧ−ＭＧ間、およびゲート電極ＭＧ−選択ゲート電極ＳＧＤ間の酸化膜８間には、絶縁膜９が形成される。絶縁膜９は、その上面の高さが、例えばシリサイド層７の縦方向中央付近に位置し、当該部分から下方向に酸化膜８に沿って形成されると共に、メモリセルゲート電極ＭＧ−ＭＧ間のゲート絶縁膜３（または半導体基板２）の上面上の酸化膜８上に沿って形成される。
【００４２】
また、選択ゲート電極ＳＧＤ−ＮＳＧ膜１２間の酸化膜８−酸化膜１０間にもまた、絶縁膜９（第２の絶縁膜）が形成される。絶縁膜９は、その上面の高さが、酸化膜８の上端、シリサイド層７の縦方向上端、酸化膜１０、窒化膜１１およびＮＳＧ膜１２の縦方向上端付近に位置する。言い換えると、選択ゲート電極ＳＧＤ−ＳＧＤ間においては、酸化膜８の上端、絶縁膜９の上面、シリサイド層７の縦方向上端、酸化膜１０、窒化膜１１の縦方向上端付近およびＮＳＧ膜１２の上面それぞれの半導体基板２からの高さは、略同一となる。
【００４３】
窒化膜１４が酸化膜１３上に形成されている。この窒化膜１４はビット線コンタクトＣＢ（ＣＢａ、ＣＢｂ）を形成する際に行われる異方性エッチング（ＲＩＥ法）のストッパ膜、および、後工程の膜製膜時の不要物（例えば炭素、水素）をバリアするバリア絶縁膜として機能する。酸化膜１５が窒化膜１４上に形成されている。この酸化膜１５は、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を用いたシリコン酸化膜によって形成される。
【００４４】
ビット線コンタクト領域Ｃの中央領域Ｃ１には半導体基板２の表層に高濃度の不純物拡散領域２ｂが形成されている。ビット線コンタクトＣＢａ、ＣＢｂが、この不純物拡散領域２ｂ上に接触するように、酸化膜１５、窒化膜１４、酸化膜１３、ＮＳＧ膜１２、窒化膜１１、酸化膜１０を貫通して形成されている。これらのビット線コンタクトＣＢａ、ＣＢｂは、例えばタングステン（Ｗ）をバリアメタルによって被覆したコンタクトとして形成される。
【００４５】
図３に示す断面では、ビット線コンタクトＣＢｂを示しているが、このビット線コンタクトＣＢｂは、図３の左側の選択ゲート電極ＳＧＤ側に近接して形成される。図３には図示せず図２に示しているが、ビット線コンタクトＣＢａは、図３の右側の選択ゲート電極ＳＧＤ側に近接して形成される。
【００４６】
上記構成の製造方法の一例について図４以降の図面を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００４７】
なお、図３に示したように、Ｙ方向断面構造はビット線コンタクト領域Ｃを中心としてほぼ線対称構造となっているため、図４以降の図面（図４〜図１３）ではＹ方向一方のセルユニットＳＵ側の一部断面構造を示し、他方のセルユニットＳＵ側の断面構造について省略している。
【００４８】
図４に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２にｐ型のシリコン基板を用いているため、シリコン基板の上面を熱酸化処理することでシリコン酸化膜を形成する。次に、浮遊ゲート電極ＦＧ用の材料となるポリシリコン層４（第１ゲート電極膜）について減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）が用いられる。
【００４９】
その後、図示しないが、ポリシリコン層４および半導体基板２の上部をフォトリソグラフィ技術およびエッチング技術により図４の掲載面に対して垂直方向（Ｘ方向）に分断し、当該分断領域内に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａを複数に分断し素子分離領域Ｓｂを形成する。
【００５０】
次に、ポリシリコン層４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを用いたゲート間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）を含む膜を中間の窒化膜の代わりに形成しても良い。次に、ゲート間絶縁膜５上にＣＶＤ法によりポリシリコン層６を用いて第２ゲート電極膜を形成する。次に、ポリシリコン層６上にＣＶＤ法により窒化膜１６を用いてキャップ膜を形成する。
【００５１】
次に、この窒化膜１６上にドライエッチング加工のハードマスクとなる酸化膜（図示せず）を成膜した後、フォトレジスト（図示せず）を塗布し、当該フォトレジストをフォトリソグラフィ技術によりパターニングする。そして、これらのパターンをマスクとしてハードマスクをパターニングした後、当該ハードマスクをマスクとして窒化膜１６を異方性エッチング（例えばＲＩＥ）する。
【００５２】
次いで、ポリシリコン層６、ゲート間絶縁膜５、ポリシリコン層４を異方性エッチングすることで、ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）を分断処理する。なお、この製造段階においてゲート絶縁膜３を同時に除去処理しても良い。
【００５３】
次に、ＡＬＤ（Atomic Layer Deposition）法により酸化膜８を形成する。この酸化膜８は、ゲート絶縁膜３（または半導体基板２）の上面上、ポリシリコン層４の側面上、ゲート間絶縁膜５の側面上、ポリシリコン層６の側面上、窒化膜１６の上面上および側面上に沿って形成される。
【００５４】
次に、各ゲート電極ＭＧ、ＳＧＤの基層部分（積層ゲート電極）をマスクとして半導体基板２の表層に既存のイオン注入法により不純物（ｎ型の場合例えばリン）を自己整合的にイオン注入する。その後には、不純物の活性化に必要な熱処理を施すことにより拡散層をソース／ドレイン領域２ａとして形成する。これにより、図４に示すような構造が得られる。
【００５５】
なお、このときメモリセル領域における拡散層のみ示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、当該周辺回路の動作に必要なトランジスタの拡散層を形成する工程も本工程と同時に行われる。
【００５６】
次に、図５に示すように、ゲート電極ＭＧ−ＳＧＤの積層ゲート電極間、ゲート電極ＭＧ−ＭＧの積層ゲート電極間内にＡＬＤ法により絶縁膜９を形成する。絶縁膜９には、例えば酸化膜を用いることができる。前述の酸化膜８および絶縁膜９はＡＬＤ法により形成することが好適であるが、ＬＰ−ＣＶＤ法またはプラズマＣＶＤ法によって形成しても良い。
【００５７】
次に、図６に示すように、絶縁膜９を酸化膜８の上面（もしくは窒化膜１６の上面）が露出するまでＲＩＥ法により異方性エッチングし、ビット線コンタクト領域Ｃの中央領域Ｃ１に凹部を形成し半導体基板２の表面を露出させる。
【００５８】
このとき、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の間隔が、ゲート電極ＳＧＤ−ＭＧの積層ゲート電極間の間隔や、ゲート電極ＭＧ−ＭＧの積層ゲート電極間の間隔よりも広く形成されているため、絶縁膜９および酸化膜８は、その積層構造が各ゲート電極ＳＧＤ，ＳＧＤの積層ゲート電極の中央領域Ｃ１側の側壁に沿って残留する。絶縁膜９の側面は、中央領域Ｃ１から両脇のゲート電極ＳＧＤ、ＳＧＤの積層ゲート電極側に傾斜した傾斜面（または中央領域Ｃ１側の上側方に湾曲した凸湾曲面）に形成されることになる。
【００５９】
次に、選択ゲート電極ＳＧＤ−ＳＧＤの積層ゲート電極間の絶縁膜９の内側に不純物（ｎ型の場合、例えばリン）を高濃度イオン注入する。その後には、不純物の活性化に必要な熱処理を施すことによりコンタクト用の高濃度不純物導入領域となる不純物拡散領域２ｂを形成する。
【００６０】
次に、図７に示すように、絶縁膜９の側面上（湾曲面上）および上面上、酸化膜８の上面上（前記工程で窒化膜１６の上面が露出する場合は窒化膜１６の上面上）、半導体基板２の上面上に沿ってＣＶＤ法により酸化膜１０をライナー膜として形成する。
【００６１】
次に、酸化膜１０上にＣＶＤ法により窒化膜１１をコンタクトストッパ膜として形成する。その後、窒化膜１１の上にＮＳＧ膜１２を層間絶縁膜として成膜する。次に、ＣＭＰ処理を行いＮＳＧ膜１２の上面を平坦化する。このとき、窒化膜１１がＣＭＰ処理のストッパとしての役割を果たすことになる。
【００６２】
次に、図８に示すように、ＲＩＥ法により窒化膜１６をエッチバックし、窒化膜１６をポリシリコン層６上から除去しポリシリコン層６の上面上を露出させる。このとき同時に窒化膜１１、酸化膜１０の上部も除去される。
【００６３】
窒化膜１６を除去した後、フォトリソグラフィ技術を用いて、マスク１７を形成する。マスク１７は例えばフォトレジストを用いることができる。マスク１７は、少なくとも選択ゲート電極ＳＧＤ−ＳＧＤ間を覆うように形成する。図８の例では、マスク１７は選択ゲート電極ＳＧＤの上面中央付近まで覆っている。
【００６４】
次に、図９に示すように、ＲＩＥ法により絶縁膜９をエッチバックすることで絶縁膜９および酸化膜８の上面位置をポリシリコン層６の上面より下方で且つゲート間絶縁膜５の上方位置まで後退させる。マスク１７が、少なくとも選択ゲート電極ＳＧＤ−ＳＧＤ間を覆っているので、選択ゲート電極ＳＧＤ−ＳＧＤ間の絶縁膜９、酸化膜８、酸化膜１０およびＮＳＧ膜１２はエッチバックされない。一方、メモリセルゲート電極ＭＧ−ＭＧ間、およびゲート電極ＭＧ−選択ゲート電極ＳＧＤ間の酸化膜８や絶縁膜９はエッチバックされる。
【００６５】
次に、図１０に示すように、前記した遷移金属をスパッタによりポリシリコン層６の上面および上側面に沿って形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）の熱処理を行うことでポリシリコン層６の上部または全てをシリサイド化しシリサイド層７を形成する。この後、未反応のまま残留した金属を硫酸過水（硫酸＋過酸化水素水）処理によって除去する。その後、更にＲＴＡ技術を用いて熱処理を行うことでシリサイド層７の安定化を行う。
【００６６】
次に、図１１に示すように、ＬＰ−ＣＶＤ法を用いて酸化膜１３を形成する。次に、酸化膜１３の上にＬＰ−ＣＶＤ法を用いて窒化膜１４を形成する。次に、窒化膜１４の上にＬＰ−ＣＶＤ法を用いて酸化膜１５を上層絶縁膜として形成する。
【００６７】
次に、図３に示すように、レジスト（図示せず）を塗布し、通常のリソグラフィ技術により、ビット線コンタクト領域Ｃにコンタクトホールを形成するためのレジストパターンを形成し、当該パターンをマスクとして異方性エッチング（ＲＩＥ）により半導体基板２の上面まで貫通するコンタクトホールを形成する。このとき、図２に示すように、ビット線コンタクト領域Ｃ内のビット線コンタクトＣＢａ，ＣＢｂ用の全てのコンタクトホールを複数の素子領域Ｓａに達するように同時に形成する。
【００６８】
そして次に、図３に示すように、コンタクトホール内にバリアメタル（図示せず）を形成し、その内側にビット線コンタクトＣＢａ、ＣＢｂのコンタクト材（タングステン）をＣＶＤ法により埋込む。このとき、図２に示すように、ビット線コンタクトＣＢａ、ＣＢｂの全てのコンタクトを同時に埋込む。
【００６９】
その後、ビット線コンタクトＣＢａ、ＣＢｂ上に多層配線構造を構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、半導体記憶装置１を形成できる。
【００７０】
本実施形態によれば、絶縁膜９をエッチバックして、絶縁膜９および酸化膜８の上面位置をポリシリコン層６の上面より下方で且つゲート間絶縁膜５の上方位置まで後退させる。この絶縁膜９をエッチバックする際、選択ゲート電極ＳＧＤ−ＳＧＤ間の絶縁膜９、酸化膜８、酸化膜１０およびＮＳＧ膜１２はエッチバックされない。
【００７１】
広いビット線コンタクト領域Ｃの上面は選択ゲート電極ＳＧＤの上面との段差が小さく、その後に形成する酸化膜１５は平坦性に優れる。具体的には、メモリセルゲート電極ＭＧ−ＭＧ間における絶縁膜９および酸化膜８の上面とメモリセルゲート電極ＭＧの上面との段差に比べ、ビット線コンタクト領域Ｃにおける絶縁膜９および酸化膜８の上面と選択ゲート電極ＳＧＤの上面との段差は小さい。
【００７２】
一方、広いビット線コンタクト領域Ｃはメモリセルゲート電極ＭＧ−ＭＧ間に比べて間隔が広いため、マスク１７を用いて覆わない場合には、広い面積にわたって絶縁膜９、酸化膜８、酸化膜１０およびＮＳＧ膜１２がエッチバックされる。エッチバックされたビット線コンタクト領域Ｃは、その後の酸化膜１５の形成において、そのエッチバックされた形状に形成される傾向があり、平坦性に劣る。
【００７３】
従って、選択ゲート電極ＳＧＤ−ＳＧＤ間の絶縁膜９、酸化膜８、酸化膜１０およびＮＳＧ膜１２がエッチバックされない場合には、酸化膜１５を形成する際にＣＭＰを行う必要がない。また、酸化膜１５を形成する際にＣＭＰを行う場合であっても、その段差は小さく、ＣＭＰを行う際に生じる亀裂や結晶欠陥等による製造歩留りを向上できる。さらに、選択ゲート電極ＳＧＤ−ＳＧＤ間における亀裂は、半導体記憶装置のＤＣ不良となる場合が多いので、半導体記憶装置の製造歩留りの向上効果が高い。
【００７４】
さらに、酸化膜１５を形成する際にＣＭＰを行わない場合には、窒化膜１４をＣＭＰにおけるストッパ膜として用いる必要がない。従って、窒化膜１４を形成する際のプロセス温度を低くすることが可能で、シリサイド層７への熱ストレスが小さくなり、シリサイド層７のアグロメーション等による不良率を軽減できる。
【００７５】
また、ＣＭＰを行う場合であっても、ＣＭＰによって除去する酸化膜１５の量は少なくて済む。従って、このＣＭＰ工程に起因とした不良、例えばワード線ＷＬ部分でのスクラッチや、周辺回路領域でのスクラッチといった不良、を軽減することができる。
【００７６】
また、本実施形態においては、マスク１７を用いて選択ゲート電極ＳＧＤ−ＳＧＤ間を覆うように形成しているが、周辺回路領域、例えば図１２に示すメモリセルアレイ１００以外のカラム制御回路２００、ロウ制御回路３００、高電生成回路４００、アドレスレジスタ５００、データ入出力バッファ６００、コマンドＩ／Ｆ７００が形成される領域、をマスク１７を用いて覆うこともできる。周辺回路領域をレジストで覆った場合であっても、周辺回路の特性、例えばシリサイドの進み具合の変化に伴う抵抗値の特性、に半導体記憶装置の動作上影響ある程度の影響はない。
【００７７】
（その他の実施形態）
ビット線コンタクトＣＢａ、ＣＢｂが何れかの選択ゲート電極ＳＧＤ，ＳＧＤに近接配置されると共に、ビット線コンタクト領域Ｃに千鳥配置された形態を示したが、選択ゲート電極ＳＧＤ−ＳＧＤ間の中央に位置して各素子領域Ｓａに一箇所ずつ構成された態様に適用しても良い。
【００７８】
コンタクトはビット線コンタクトＣＢａ、ＣＢｂに限られずソース線コンタクトに適用しても良い。
【００７９】
各絶縁膜（８〜１３）、各絶縁膜（１４〜１６）の構成材料は、エッチング選択性（高選択、低選択）の関係を保持できれば特に前述実施形態に示した材質に限られない。前述の説明では、酸化膜（８、９、、１０、１２、１３、１５）、窒化膜（１１、１４、１６）として説明したが、これらはそれぞれ、シリコン酸化膜系の酸化膜、シリコン窒化膜系の窒化膜を示していることに留意する。
【００８０】
また、ＮＳＧ膜１２に代えてＢＰＳＧ膜、ＰＳＧ膜などを適用しても良い。また、絶縁膜９に代えて、空隙または内部に空隙を有する絶縁膜を用いたエアギャップ構造を適用しても良い。
【００８１】
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが必要に応じて設けられた形態に適用しても良い。
【００８２】
ＮＡＮＤ型のフラッシュメモリ装置に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の半導体記憶装置にも適用できる。
【００８３】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
Ｔｒｓ１／Ｔｒｓ２…選択ゲートトランジスタ、Ｔｒｍ…メモリセルトランジスタ、ＳＵ…ＮＡＮＤセルユニット、ＷＬ…ワード線、ＳＧＬ１／ＳＧＬ２…選択ゲート線、ＣＢ…ビット線コンタクト、ＢＬ…ビット線、ＳＬ…ソース線、Ｓａ…素子領域、Ｓｂ…素子分離領域、ＭＧ…メモリセルゲート電極、ＳＧＤ…選択ゲート電極、ＳＧＬ１／ＳＧＬ２…選択ゲート線、Ｃ…ビット線コンタクト領域、１…半導体記憶装置、２…半導体基板、２ａ…ソース／ドレイン領域、３…ゲート絶縁膜、４／６…ポリシリコン層、５…ゲート間絶縁膜、７…シリサイド層、８／１０／１３／１５…酸化膜、９…絶縁膜、１１／１４／１６…窒化膜、１２…ＮＳＧ膜、１７…マスク
【図１】
2013222788.tif 000003
【図２】
2013222788.tif 000004
【図３】
2013222788.tif 000005
【図４】
2013222788.tif 000006
【図５】
2013222788.tif 000007
【図６】
2013222788.tif 000008
【図７】
2013222788.tif 000009
【図８】
2013222788.tif 000010
【図９】
2013222788.tif 000011
【図１０】
2013222788.tif 000012
【図１１】
2013222788.tif 000013
【図１２】
2013222788.tif 000014