(57)【要約】【課題】Ａ／Ｄ変換器におけるサンプリング時間を調整する負担を軽減する。【解決手段】半導体装置（１００）は、信号経路（ＳＩＮ）に供給された信号を所定のサンプリング時間でサンプリングしてＡ／Ｄ変換を行うＡ／Ｄ変換部（３）と、抵抗値が調整可能にされる抵抗（Ｒｘ）を介して第１電圧（ＶＲＥＦ）を信号経路に出力可能にされる電圧生成部（４）と、Ａ／Ｄ変換部及び電圧生成部を制御する制御部（２）を有する。制御部は、第１電圧の出力が停止された状態でＡ／Ｄ変換を行わせる第１制御モードと、第１電圧が出力された状態でＡ／Ｄ変換を行わせる第２制御モードを有する。制御部は、第２制御モードにおいて、第１電圧のＡ／Ｄ変換結果がその期待値と一致するまで所定のサンプリング時間を更新してＡ／Ｄ変換を繰り返し実行させ、一致したら、そのときのサンプリング時間を第１制御モードでのサンプリング時間として使用可能にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部信号を入力する第１端子と、
入力した信号を、所定のサンプリング時間でサンプリングして保持し、保持した信号についてＡ／Ｄ変換を行うＡ／Ｄ変換部と、
前記第１端子と前記Ａ／Ｄ変換部の入力端子とを電気的に接続する信号経路と、
抵抗値が調整可能にされる抵抗を介して前記信号経路に第１電圧を出力可能にされる電圧生成部と、
前記Ａ／Ｄ変換部と前記電圧生成部とを制御する制御部と、を有し、
前記制御部は、前記電圧生成部による前記第１電圧の出力が停止された状態で、前記Ａ／Ｄ変換部によりＡ／Ｄ変換を行わせる第１制御モードと、前記電圧生成部によって前記第１電圧が出力された状態で、前記Ａ／Ｄ変換部によりＡ／Ｄ変換を行わせる第２制御モードとを有し、
前記制御部は、前記第２制御モードにおいて、前記Ａ／Ｄ変換部に対し、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致するまで前記所定のサンプリング時間を更新してＡ／Ｄ変換を繰り返し実行させ、一致したら、そのときのサンプリング時間を前記第１制御モードでの前記所定のサンプリング時間として使用可能にする半導体装置。
【請求項２】
第１記憶部を更に有し、
前記制御部は、前記第１記憶部に前記第２制御モードを指示する値が設定されたら、前記第２制御モードによる制御を開始する請求項１に記載の半導体装置。
【請求項３】
前記第１記憶部は、パワーオンリセット解除後に、前記第２制御モードを指示する値が設定される請求項２に記載の半導体装置。
【請求項４】
前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果とその期待値とが不一致の場合には、前記所定のサンプリング時間が長くなるように更新する請求項３に記載の半導体装置。
【請求項５】
第２記憶部を更に有し、
前記電圧生成部は、前記第２記憶部に設定された値に基づいて前記抵抗の抵抗値が決定される請求項４に記載の半導体装置。
【請求項６】
第３記憶部を更に有し、
前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致したときのサンプリング時間を示す情報を前記第３記憶部に格納する請求項５に記載の半導体装置。
【請求項７】
第４記憶部を更に有し、
前記Ａ／Ｄ変換部は、前記第４記憶部に設定された値に基づいて前記サンプリング時間が決定され、
前記制御部は、前記第２制御モードにおいて前記第４記憶部の値を更新する請求項５に記載の半導体装置。
【請求項８】
前記電圧生成部は、
一端に前記第１電圧が供給され、抵抗値が調整可能にされる抵抗ラダー回路と、
前記抵抗ラダー回路の他端と前記信号経路との間に設けられた第１トランジスタと、
前記信号経路とグラウンドノードとの間に設けられた第２トランジスタと、を有し、
前記制御部は、前記第２制御モードにおいて、前記第１トランジスタ及び前記第２トラジスタのオン・オフを制御することにより前記信号経路への前記第１電圧の出力と初期化を制御し、前記第１制御モードにおいて、前記第１トランジスタ及び前記第２トランジスタをオフさせる請求項５に記載の半導体装置。
【請求項９】
前記第１端子は、外部からの信号の入力と外部への信号の出力が可能な入出力端子であって、
前記第１トランジスタ及び前記第２トランジスタは、前記第１端子から信号を出力するための出力バッファ回路の出力トランジスタを構成し、
前記出力バッファ回路が動作する場合には、前記抵抗ラダー回路の抵抗値が最も小さくなるように調整される請求項８に記載の半導体装置。
【請求項１０】
前記抵抗ラダー回路は、ディジタル信号をアナログ信号に変換する抵抗ラダー方式のＤ／Ａ変換部に含まれ、
前記Ｄ／Ａ変換部が動作する場合には、前記第１トランジスタはオフ状態にされる請求項８に記載の半導体装置。
【請求項１１】
第２端子を更に有し、
前記制御部は、前記第２制御モードにおいて、前記Ａ／Ｄ変換部が前記第２制御モードで制御されていることを示す信号を前記第２端子に出力する請求項５に記載の半導体装置。
【請求項１２】
前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致したときのサンプリング時間を最適サンプリング時間とし、その前の前記第２制御モードで算出された最適サンプリング時間との差分を算出する請求項５に記載の半導体装置。
【請求項１３】
第３端子を更に有し、
前記制御部は、算出した差分の大きさが所定の閾値よりも大きい場合には、エラーを示す信号を前記第３端子に出力する請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／ディジタル変換器を備える半導体装置に関し、特に入力信号をサンプル／ホールドしてアナログ／ディジタル変換を行うアナログ／ディジタル変換器を備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
家電製品、携帯電話、自動車、及び産業機械等の機器に組み込まれるマイクロコントローラ（以下単に「マイコン」とも称する。）は、例えばマイコンの外部に設けられたセンサ等から入力された信号に基づいて各種演算処理を行うために、入力したアナログ信号をディジタル信号に変換するためのアナログ・ディジタル変換器（以下、「Ａ／Ｄ変換器」とも称する。）を備える。マイコンに搭載されるＡ／Ｄ変換器の多くは、入力段にサンプル／ホールド回路を有しており、センサ等から入力されたアナログ信号をサンプル／ホールド回路によってサンプリングして保持し、保持した信号についてアナログ／ディジタル変換（以下、単に「Ａ／Ｄ変換」とも称する。）を行う。Ａ／Ｄ変換を精度良く行うためには、サンプル／ホールド回路内のサンプリング容量への充電が、入力信号をサンプリングする時間（以下、「サンプリング時間」と称する。）内に終了する必要がある。しかしながら、サンプリング容量の充電時間は、主にセンサ等の出力インピーダンスの大きさによって変化するため、マイコンのアナログ第１端子（入力チャネル）毎に、接続されるセンサ等の出力インピーダンスを考慮して、サンプル／ホールド回路のサンプリング時間を予め決定しておく必要がある。
【０００３】
入力チャネル毎にサンプリング時間を変更するための従来技術として、特許文献１に開示がある。特許文献１には、複数の入力チャネルに対応したサンプリング時間を作成し、これらのサンプリング時間の中から、アナログ信号が入力された入力チャネルに対応したサンプリング時間を選択して、サンプル／ホールド回路へ送出するＡ／Ｄ変換器が開示されている。
【０００４】
その他に、Ａ／Ｄ変換に関連する従来技術として、Ａ／Ｄ変換の精度を向上させるために、サンプル／ホールドを開始するタイミングをずらず技術が特許文献２に開示されている。具体的には、サンプル／ホールド回路に対するノイズ対策のため、サンプル／ホールド回路が動作するサンプルホールドタイミングと、ディジタル回路のクロックタイミングとの間の位相差が最適になるように、実際の動作環境に合わせてサンプルホールドを開始するタイミングをずらす技術が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３４０２５６号公報
【特許文献２】特開２０１０−１９３０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、内部に備えたレジスタの値をプログラムによって書き換えることより、Ａ／Ｄ変換におけるサンプリング時間を調整することが可能なマイコンが増えつつある。このようなマイコンでは、マイコンを実装するボードメーカーやセットメーカーが、予めマイコンに接続されるセンサ等の出力インピーダンスを考慮して最適なサンプリング時間を算出し、レジスタに設定しておく必要があり、システム開発効率の低下の一因となっている。例えば、出力インピーダンスが変化するセンサがマイコンに接続される場合、出力インピーダンスが最大になるような状態にしてサンプリング時間の調整を行う必要がある。例えば、加速度センサの場合、出力インピーダンスが最大になるような加速状態を作り出してサンプリング時間の調整を行う必要があり、そのような実験環境を作るための実験装置等を別途用意しなければならない。また、Ａ／Ｄ変換器の入力チャネルが複数あると、入力チャネル毎に最適なサンプリング時間を算出しなければならならず、作業コストの増大を招く。仮にマイコンのプログラム処理によって入力チャネル毎に最適なサンプリング時間を算出させるとしても、そのためのプログラムをボードメーカー等が作成する必要があり、コストの増大を招く。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、本半導体装置は、外部信号を入力する第１端子に電気的に接続される信号経路に供給された信号を所定のサンプリング時間でサンプリングして保持した信号についてＡ／Ｄ変換を行うＡ／Ｄ変換部と、抵抗値が調整可能にされる抵抗を介して第１電圧を前記信号経路に出力可能にされる電圧生成部と、前記Ａ／Ｄ変換部及び前記電圧生成部を制御する制御部とを有する。前記制御部は、前記電圧生成部による前記第１電圧の出力が停止された状態でＡ／Ｄ変換を行わせる第１制御モードと、前記電圧生成部によって前記第１電圧が出力された状態でＡ／Ｄ変換を行わせる第２制御モードとを有する。前記制御部は、前記第２制御モードにおいて、前記Ａ／Ｄ変換部に対し、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致するまで前記所定のサンプリング時間を更新してＡ／Ｄ変換を繰り返し実行させ、一致したら、そのときのサンプリング時間を前記第１制御モードでの前記所定のサンプリング時間として使用可能にする。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本半導体装置によれば、システム開発におけるサンプリング時間の調整の負担を軽減することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本願の代表的な実施の形態に係る半導体装置を例示する説明図である。
【図２】図２は、実施の形態１に係る半導体装置を例示するブロック図である。
【図３】図３は、Ａ／Ｄ変換部３の入力段の詳細な回路構成を例示するブロック図である。
【図４】図４は、サンプリング時間調整モードによる制御の流れを例示するフロー図である。
【図５】図５は、通常動作モードによる制御の流れを例示するフロー図である。
【図６】図６は、実施の形態２に係る半導体装置を例示するブロック図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕（Ａ／Ｄ変換におけるアナログ入力のサンプリング時間の最適化が可能な半導体装置）
本願の代表的な実施の形態に係る半導体装置（１００、１０１）は、例えば図１に示されるように、外部信号を入力する第１端子（ＣＨ１〜ＣＨｎ）と、入力した信号を所定のサンプリング時間でサンプリングして保持し、保持した信号についてＡ／Ｄ変換を行うＡ／Ｄ変換部（３）と、前記第１端子と前記Ａ／Ｄ変換部の入力端子とを電気的に接続する信号経路（ＳＩＮ）とを有する。半導体装置は更に、抵抗値が調整可能にされる抵抗（Ｒｘ）を介して前記信号経路に第１電圧（ＶＲＥＦ）を出力可能にされる電圧生成部（４）と、前記Ａ／Ｄ変換部と前記電圧生成部とを制御する制御部（２）と、を有する。前記制御部は、前記電圧生成部による前記第１電圧の出力が停止された状態で、前記Ａ／Ｄ変換部によりＡ／Ｄ変換を行わせる第１制御モード（通常動作モード）と、前記電圧生成部によって前記第１電圧が出力された状態で、前記Ａ／Ｄ変換部によりＡ／Ｄ変換を行わせる第２制御モード（サンプリング時間調整モード）とを有する。前記制御部は、前記第２制御モードにおいて、前記Ａ／Ｄ変換部に対し、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致するまで前記所定のサンプリング時間を更新してＡ／Ｄ変換を繰り返し実行させ、一致したら、そのときのサンプリング時間を前記第１制御モードでの前記所定のサンプリング時間として使用可能にする。
【００１５】
これによれば、前記第１端子にセンサ等を接続した状態で前記センサ等の出力インピーダンスが最大になるような状態を実際に作り出さなくても、前記Ａ／Ｄ変換部の入力を、例えば前記第１端子にセンサ等が接続されている状態と同じようなインピーダンス状態にすることができ、且つ、そのインピーダンス状態において最適なサンプリング時間を容易に得ることができる。これにより、システム開発におけるボードメーカー等の負担を軽減することができ、システム開発効率の向上に資する。
【００１６】
〔２〕（モードレジスタ）
項１の半導体装置は、第１記憶部（２０６）を更に有する。前記半導体装置において、前記制御部は、前記第１記憶部に前記第２制御モードを指示する値が設定されたら、前記第２制御モードによる制御を開始する。
【００１７】
従来はボードメーカー等が半導体装置を含むシステムを開発する段階で最適なサンプリング時間を算出しておき、その値を設定しておかなければならなかったが、本半導体装置によれば、システム開発後においても最適なサンプリング時間を算出することが可能となる。例えば、外部に設けられたセンサと前記半導体装置とを繋ぐ配線の経時劣化に起因する抵抗成分の変化等によりサンプリング容量の充電時間が変化してサンプリング時間が不足するような状態になったとしても、本半導体装置によれば、所望のタイミングで前記第１記憶部に値を設定すれば最適なサンプリング時間を再度算出することが可能なので、Ａ／Ｄ変換精度の低下を防止することができる。
【００１８】
〔３〕（パワーオンリセット解除後に最適サンプリング時間の算出処理を実行）
項１又は２の半導体装置において、前記第１記憶部は、パワーオンリセット解除後に、前記第２制御モードを指示する値が設定される。
【００１９】
これによれば、半導体装置の起動毎に、最適なサンプリング時間でＡ／Ｄ変換を行うことができる。
【００２０】
〔４〕（サンプリング時間が長くなるように更新）
項１乃至３のいずれかの半導体装置における前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果とその期待値とが不一致の場合には、前記所定のサンプリング時間が長くなるように更新する。
【００２１】
これによれば、最適なサンプリング時間を効率良く算出することができる。
【００２２】
〔５〕（抵抗値設定レジスタ）
項１乃至４の何れかの半導体装置は、第２記憶部（２０５）を更に有する。前記半導体装置において、前記電圧生成部は、前記第２記憶部に設定された値に基づいて前記抵抗の抵抗値が決定される。
【００２３】
これによれば、前記抵抗の抵抗値を容易に変更することができる。
【００２４】
〔６〕（最適サンプリング値保持レジスタ）
項１乃至５の何れかの半導体装置は、第３記憶部（２０２）を更に有する。当該半導体装置における前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致したときのサンプリング時間を示す情報を前記第３記憶部に格納する。
【００２５】
これによれば、一度算出した最適なサンプリング時間を保持しておくことができるから、再度前記第２制御モードに移行させてサンプリング時間を算出しなくても、必要に応じて読み出すことができる。
【００２６】
〔７〕（サンプリング時間設定レジスタ）
項１乃至６の何れかの半導体装置は、第４記憶部（２０３）を更に有する。当該半導体装置において、前記Ａ／Ｄ変換部は、前記第４記憶部に設定された値に基づいて前記サンプリング時間が決定される。また、前記制御部は、前記第２制御モードにおいて前記第４記憶部の値を更新する。
【００２７】
これによれば、前記第２制御モードにおけるサンプリング時間の更新が容易となる。
【００２８】
〔８〕（電圧生成部：抵抗ラダー＋トランジスタ）
項１乃至７の何れかの半導体装置において、前記電圧生成部は、一端に前記第１電圧が供給され、抵抗値が調整可能にされる抵抗ラダー回路（４０、７０３）と、前記抵抗ラダー回路の他端と前記信号経路との間に設けられた第１トランジスタ（ＭＰ）と、前記信号経路とグラウンドノードとの間に設けられた第２トランジスタ（ＭＮ）と、を有する。前記制御部は、前記第２制御モードにおいて、前記第１トランジスタ及び前記第２トラジスタのオン・オフを制御することにより前記信号経路への前記第１電圧の出力と初期化を制御し、前記第１制御モードにおいて、前記第１トランジスタ及び前記第２トランジスタをオフさせる。
【００２９】
これによれば、前記第１制御モードと前記第２制御モードとで前記信号経路の接続状態を容易に切り替えることができる。
【００３０】
〔９〕（出力バッファ回路と兼用）
項８の半導体装置において、前記第１端子は外部からの信号の入力と外部への信号の出力が可能な入出力端子である。また、前記第１トランジスタ及び前記第２トランジスタは、前記第１端子から信号を出力するための出力バッファ回路（４１０）の出力トランジスタを構成する。前記出力バッファ回路が動作する場合には、前記抵抗ラダー回路の抵抗値が最も小さくなるように調整される。
【００３１】
これによれば、前記第１トランジスタ及び前記第２トランジスタが前記電圧生成部と前記出力バッファ回路とで共用されるので、チップ面積の増大を抑えることができる。
【００３２】
〔１０〕（Ｄ／Ａ変換回路の抵抗ラダー回路と兼用）
項８又は９の半導体装置（１０１）において、前記抵抗ラダー回路（７０３（４０））は、ディジタル信号をアナログ信号に変換する抵抗ラダー方式のＤ／Ａ変換部（７）に含まれる。また前記Ｄ／Ａ変換部が動作する場合には、前記第１トランジスタはオフ状態にされる。
【００３３】
これによれば、前記抵抗ラダー回路が前記電圧生成部と前記出力バッファ回路とで共用されるので、チップ面積の増大を抑えることができる。
【００３４】
〔１１〕（外部への通知）
項１乃至１０の半導体装置は第２端子（ＯＵＴ）を更に有する。当該半導体装置において、前記制御部は、前記第２制御モードにおいて、前記Ａ／Ｄ変換部が前記第２制御モードで制御されていることを示す信号（ＥＮ＿Ｓ）を前記第２端子に出力する。
【００３５】
これによれば、前記Ａ／Ｄ変換部が前記第２制御モードで制御されていることを外部に通知することができるので、例えば、前記第１端子に接続された外部のセンサ等の動作を停止させたり、センサの出力をハイインピーダンス状態に遷移させたりすることが容易となる。
【００３６】
〔１２〕（過去の最適サンプリング時間と算出した最適サンプリング時間を比較）
項１乃至１１の半導体装置において、前記制御部は、前記第２制御モードにおいて、前記第１電圧のＡ／Ｄ変換結果がその期待値と一致したときのサンプリング時間を最適サンプリング時間とし、その前の前記第２制御モードで算出された最適サンプリング時間との差分を算出する。
【００３７】
これによれば、前記最適サンプリング時間の差分から、前記信号経路の状態が変化したこと等を把握することができる。
【００３８】
〔１３〕（過去の最適サンプリング時間との差が大きい場合にエラー信号を出力）
項１２の半導体装置は、第３端子（エラー通知用の出力端子）を更に有する。当該半導体装置における前記制御部は、算出した差分の大きさが所定の閾値よりも大きい場合には、エラーを示す信号を前記第３端子に出力する。
【００３９】
これによれば、前記最適サンプリング時間の差分が大きくなるような異常な状態に陥ったことを外部に通知することができるから、半導体装置の信頼性の向上と、異常状態に陥った場合のシステム全体としての制御の容易化が期待できる。
【００４０】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４１】
≪実施の形態１≫
図２は、本願の一実施の形態に係る半導体装置を例示するブロック図である。
【００４２】
同図に示される半導体装置１００は、例えば車載用のマイクロコントローラであり、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  ｃｏｎｔｒｏｌ  ｕｎｉｔ）を構成する半導体集積回路である。複数のセンサ２００＿１〜２００＿ｎは、例えば、温度センサや加速度センサ等である。半導体装置１及びセンサ２００＿１〜２００＿ｎは、例えば自動車のエンジン制御システムにおける一部のデータ処理システムＵ１を構成する。同図には、半導体装置１００として、外部に設けられたセンサ２００＿１〜２００＿ｎ（ｎは２以上の整数）から出力されたアナログ形式の検出信号を入力してディジタル信号に変換し、変換結果に基づいて各種演算処理を行う構成が主に図示される。詳細は後述するが、半導体装置１００は更に、Ａ／Ｄ変換処理において入力したアナログ信号をサンプリングするための最適なサンプリング時間を算出する機能を備える。
【００４３】
半導体装置１００は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成される。半導体装置１００は、例えば、入出力端子ＣＨ１〜ＣＨｎ、出力端子ＯＵＴ、データ処理部１、アナログ・ディジタル変換制御部（Ａ／Ｄ制御部）２、入力選択部（ＭＵＸ）３２、アナログ・ディジタル変換部（Ａ／Ｄ変換部）３、電圧生成部４、内部メインバス５、内部周辺バス６、及びその他の図示されない複数の入力端子及び出力端子や周辺回路等から構成される。
【００４４】
入出力端子ＣＨ１〜ＣＨｎは、センサ等からのアナログ信号を入力するためのアナログ入力端子と汎用の信号入出力ポートとを兼ねた外部端子である。なお、以下の説明では、入出力端子ＣＨ１〜ＣＨｎを入力チャネルＣＨ１〜ＣＨｎとも称する。
【００４５】
入出力端子ＣＨ１〜ＣＨｎとＡ／Ｄ変換部３とは信号経路ＳＩＮによって電気的に接続される。信号経路ＳＩＮは、例えば、信号線Ｌ１〜Ｌｎ、ＬＩＮ及び入力選択部３２から構成される。具体的には、入出力端子ＣＨ１は信号線Ｌ１と接続され、入力端子ＣＨ２は信号線Ｌ２と接続され、入力端子ＣＨｎは信号Ｌｎと接続される。また、信号線Ｌ１はＩ／Ｏ回路４１＿１と入力選択部３２に接続され、信号線Ｌ２はＩ／Ｏ回路４１＿２と入力選択部３２に接続され、信号線ＬｎはＩ／Ｏ回路４１＿ｎと入力選択部３２に接続される。入力選択部３２は、例えば、複数のスイッチ素子ＳＷ１〜ＳＷｎを含んで構成される。後述する入力チャネル選択レジスタ２０１の設定値に応じてスイッチ素子ＳＷ１〜ＳＷｎのオン／オフが制御されることにより、入出力端子ＣＨ１〜ＣＨｎのうち選択された１つの入出力端子に係るアナログ信号が信号線ＬＩＮに出力される。信号線ＬＩＮは、Ａ／Ｄ変換部３におけるサンプル／ホールド部３２の入力に接続される。
【００４６】
データ処理部１は、例えば、ＣＰＵ１０、メモリ部（ＭＲＹ）１１、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ（ＤＭＡＣ）１２等から構成される。ＣＰＵ１０は、メモリ部１１に格納されたプログラムに係る命令を実行し、演算やデータ転送などの処理を行うプロセッサであり、半導体装置１００全体の統括的な制御を行う。メモリ部１１は、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）や内蔵ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、ＣＰＵ１０が実行するプログラム、及び当該プログラム処理によって算出されたデータを記憶するための記憶領域を備える。ＤＭＡコントローラ１２は、ＣＰＵ１０のアクセスによって設定された転送制御情報に従ってデータ転送制御を行う。
【００４７】
データ処理部１は、半導体装置１００全体の統括的な制御を行う。例えば、データ処理部１は、内部周辺バス６や内部メインバス５を介してＡ／Ｄ変換制御部２と接続され、Ａ／Ｄ変換制御部２におけるレジスタ群２０の所定のレジスタを設定することにより、Ａ／Ｄ変換処理に係る制御を実現する。また、データ処理部１は、Ａ／Ｄ変換部３によるＡ／Ｄ変換結果のデータを、内部周辺バス６や内部メインバス５を介して変換結果保持レジスタ２０７から取得し、そのデータに基づいて各種のデータ処理を実行する。
【００４８】
Ａ／Ｄ変換制御部２は、データ処理部１からの指示に応じて、Ａ／Ｄ変換部３及び電圧生成部４等を制御する。具体的には、Ａ／Ｄ変換制御部２は、コントロール回路２１とレジスタ群２０とから構成される。レジスタ群２０は、コントロール回路２１及びＡ／Ｄ変換部３等を制御するためのデータやその他Ａ／Ｄ変換処理に関するデータを格納するための複数のレジスタから構成される。具体的には、レジスタ群２０は、入力チャネル選択レジスタ（ＣＨ＿ＲＥＧ）２０１、最適サンプリング時間保持レジスタ（ＯＰＴ＿ＲＥＧ）２０２、サンプリング時間設定レジスタ（Ｓ／Ｈ＿ＲＥＧ）２０３、基準値設定レジスタ（ＲＥＦ＿ＲＥＧ）２０４を含む。更に、レジスタ群２０は、インピーダンス設定レジスタ（ＩＮＰ＿ＲＥＧ）２０５、モード設定レジスタ（ＭＯＤ＿ＲＥＧ）２０６、及び変換結果保持レジスタ（ＤＡＴＡ＿ＲＥＧ）２０７等を含む。
【００４９】
入力チャネル選択レジスタ２０１には、アナログ／ディジタル変換対象の入力チャネル（入出力端子）ＣＨ１〜ＣＨｎを指示する値が格納される。最適サンプリング時間保持レジスタ２０２には、Ａ／Ｄ変換処理における最適なサンプリング時間を示す値が格納される。例えば、後述するサンプリング時間調整モードにおいて算出された最適サンプリング時間のデータが、入力チャネル毎に対応されて格納される。サンプリング時間設定レジスタ２０３には、Ａ／Ｄ変換処理におけるサンプリング時間を指示する値が入力チャネル毎に格納される。基準値設定レジスタ２０４には、サンプリング時間調整モードにおいて実行されるＡ／Ｄ変換の変換結果の期待値を示すデータが格納される。具体的には、電圧生成部４に供給される参照電圧ＶＲＥＦを示すアナログ信号をディジタル信号に変換したときの理想的な変換結果を示す値が格納される。インピーダンス設定レジスタ２０５は、電圧生成部４におけるインピーダンス生成部４０の抵抗値を指示する値が格納される。モード設定レジスタ２０６には、Ａ／Ｄ変換部２における動作モードを指示する値が格納される。変換結果保持レジスタ２０７には、Ａ／Ｄ変換処理部３０によるＡ／Ｄ変換結果が格納される。
【００５０】
コントロール回路２１は、データ処理部１によって設定されたレジスタ群２０の各種レジスタの値に従って、Ａ／Ｄ変換部２や電圧生成部４等を制御する。コントロール回路２１は、外部接続端子から供給されたアナログ信号についてＡ／Ｄ変換処理を行わせる通常動作モードと、サンプル／ホールド部３２における最適なサンプリング時間を算出するために参照電圧ＶＲＥＦについてＡ／Ｄ変換処理を行わせるサンプリング時間調整モードの２つの制御モードで、Ａ／Ｄ変換部２及び電圧生成部４等を制御する。コントロール回路２１による制御の詳細については後述する。
【００５１】
Ａ／Ｄ変換部３は、サンプル／ホールド部３１及びＡ／Ｄ変換処理部３０から構成される。サンプル／ホールド部３１は、コントロール回路２１からの指示に応じて、信号経路ＬＩＮの電圧をサンプリングし、その電圧値を保持する。信号経路ＬＩＮの電圧をサンプリングするサンプリング時間は、サンプリング時間設定レジスタ２０３の設定値によって決定される。Ａ／Ｄ変換処理部３０は、コントロール回路２１からの制御信号に応じて、サンプル／ホールド部３１によって保持された電圧を示すアナログ信号に対してＡ／Ｄ変換処理を行い、変換結果を変換結果保持レジスタ２０６に格納する。なお、サンプル／ホールド部３１及びＡ／Ｄ変換処理部３０の詳細な構成については後述する。
【００５２】
電圧生成部４は、サンプリング時間調整モードにおいて、参照電圧ＶＲＥＦをサンプル／ホールド部３１（信号ラインＬＩＮ）に供給すること可能にする。具体的には、電圧生成部４は、インピーダンス生成部４０と、複数のＩ／Ｏ回路４１＿１〜４１＿ｎとから構成される。インピーダンス生成部４０の一端は、参照電圧ＶＲＥＦが供給される信号線に接続され、他端はＩ／Ｏ回路４１＿１〜４１＿ｎの夫々に接続される。特に制限されないが、参照電圧ＶＲＥＦは電源電圧ＶＣＣである。Ｉ／Ｏ回路４１＿１〜４１＿ｎは、サンプリング時間調整モードにおいて信号線ＬＩＮ（Ｌ１〜Ｌｎ）に対する参照電圧ＶＲＥＦの供給とサンプリング容量ＣＳの放電（初期化）を制御するスイッチとして機能するとともに、入出力端子ＣＨ１〜ＣＨｎを汎用の信号入出力ポートとして用いる場合には、入出力バッファとして機能する。以下、電圧生成部４におけるＩ／Ｏ回路４１＿１〜４１＿ｎとインピーダンス生成部４０について詳細に説明する。
【００５３】
図３は、Ａ／Ｄ変換部３の入力段の詳細な回路構成を例示するブロック図である。同図には、Ａ／Ｄ変換に係る説明に必要な機能部のみ例示される。また、図示されないが、データ処理部１から各レジスタへの設定は、内部メインバス５及び内部周辺バス６を介して行われるものとする。
【００５４】
同図に示されるように、入出力端子ＣＨ１〜ＣＨｎの夫々にはＩ／Ｏ回路４１＿１〜４１＿ｎと入力選択部３２が接続される。なお、Ｉ／Ｏ回路４１＿１〜４１＿ｎは同一の回路構成であるため、代表的にＩ／Ｏ回路４１＿１について詳細に説明する。Ｉ／Ｏ回路４１＿１は、入力バッファ回路４１１と出力バッファ回路４１０とから構成される。入力バッファ回路４１１は、入出力端子ＣＨ１からディジタル信号が入力された場合に、その信号を半導体装置１００の内部回路に供給する。出力バッファ回路４１０は、出力段を構成するＰチャネル型のＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタと称する。）ＭＰ及びＮチャネル型のＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと称する。）ＭＮと、ゲート駆動回路４１２とから構成される。ＰＭＯＳトランジスタＭＰのソース端子はインピーダンス生成部４０に接続され、ドレイン端子は信号線Ｌ１に接続される。ＮＭＯＳトランジスタＭＮのソース端子はグラウンドノードに接続され、ドレイン端子は信号線Ｌ１に接続される。ゲート駆動回路４１２は、コントロール回路２１やデータ処理部１からの制御信号に応じて、ＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮのゲートを駆動することにより、ＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮのオン・オフを制御する。例えば、ゲート駆動回路４１２は、データ処理部１からの指示によりＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮを出力バッファとして機能させる場合には、出力すべきデータＤＩＮの信号レベルに応じてＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮのオン・オフを制御することにより、入出力端子ＣＨ１から信号を出力する。また、サンプリング時間調整モードにおいては、コントロール回路２１からの制御信号に応じてＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮのオン・オフさせることにより、信号線Ｌ１（ＬＩＮ）に対する参照電圧ＶＲＥＦの供給とサンプリング容量ＣＳの放電を制御する。例えば、信号線Ｌ１（ＬＩＮ）に参照電圧ＶＲＥＦを供給する場合には、ＮＭＯＳトランジスタＭＮをオフさせるとともに、ＰＭＯＳトランジスタＭＰをオンさせる。サンプリング容量ＣＳを放電させる場合には、ＰＭＯＳトランジスタＭＰをオフさせるとともに、ＮＭＯＳトランジスタＭＮをオンさせる。更に、通常動作モードにおいて、ゲート駆動回路４１２は、コントロール回路２１からの制御信号に応じてＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮをオフさせることにより、インピーダンス生成部４０から信号経路Ｌ１（ＬＩＮ）への参照電圧ＶＲＥＦの印加を抑止する。これにより、入出力信号ＣＨ１に入力された外部信号についてのＡ／Ｄ変換処理が可能となる。
【００５５】
次に、インピーダンス生成部４０について具体的に説明する。図３に示されるように、インピーダンス生成部４０は、直列に接続された複数の抵抗素子Ｒ１〜Ｒｍ（ｍは２以上の整数）と、複数のスイッチ素子ＳＷＲ１〜ＳＷＲｍ＋１とから構成される。具体的には、抵抗Ｒ１の一端は参照電圧ＶＲＥＦが供給される信号線に接続されるとともにスイッチ素子ＳＷＲ１が接続され、他端は抵抗Ｒ２の一端が接続されるとともにスイッチ素子ＳＷＲ２が接続される。抵抗Ｒ２の他端には抵抗Ｒ２が接続されるとともにスイッチ素子ＳＷＲ３が接続される。抵抗Ｒ３〜Ｒｍ−１も同様にスイッチ素子ＳＷＲ４〜ＳＷＲｍが接続される。更に、抵抗Ｒｍの一端には抵抗Ｒｍ−１の他端が接続されるとともにスイッチ素子ＳＷＲｍが接続され、抵抗Ｒｍの他端にはスイッチ素子ＳＷＲｍ＋１が接続される。各スイッチ素子ＳＷＲ１〜ＳＷＲｍ＋１の抵抗Ｒ１〜Ｒｍに接続される端子とは反対側の端子は、ＰＭＯＳトランジスタＭＰのドレイン端子に夫々共通に接続される。インピーダンス生成部４０の両端子間のインピーダンス（抵抗値）Ｒｘは、インピーダンス設定レジスタ２０５の値に応じてスイッチ素子ＳＷＲ１〜ＳＷＲｍがオン・オフが選択されることにより決定される。例えば、インピーダンス設定レジスタ２０５の設定値により、インピーダンス生成部４０の抵抗値Ｒｘは、０、Ｒ１、Ｒ１＋Ｒ２、Ｒ１＋Ｒ２＋Ｒ３、・・・、Ｒ１＋Ｒ２＋Ｒ３＋・・・Ｒｍのうち何れかの値が選択される。例えば、Ｉ／Ｏ回路４１が出力バッファとして機能する場合には、スイッチＳＷＲ１をオンとし、スイッチ素子ＳＷＲ２〜ＳＷＲｍをオフとすることで、抵抗値Ｒｘが最小（Ｒｘ＝０）となるように制御される。サンプリング時間調整モードにおいては、スイッチＳＷＲ１をオフとし、その他のスイッチ素子ＳＷＲ２〜ＳＷＲｍ＋１を選択的にオン・オフすることで、所望の抵抗値に設定可能とされる。例えば、抵抗値Ｒｘをセンサ２００の出力インピーダンスＲＯＵＴと等しくなるように設定することで、入出力端子ＣＨ１〜ＣＨｎにセンサ２００が接続された場合と同様のインピーダンス状態を作り出すことが可能となる。例えば、抵抗素子Ｒ１〜Ｒｍの夫々の抵抗値を１ｋΩとしたとき、センサ２００＿１の出力インピーダンスＲＯＵＴの最大値が２ｋΩであれば、スイッチ素子ＳＷＲ３のみをオンとし、それ以外のスイッチ素子をオフとすることで、インピーダンス生成部４０の抵抗値Ｒｘを２ｋΩにする。この状態で、参照電圧ＶＲＥＦをインピーダンス生成部４０、ＰＭＯＳトランジスタＭＰ、及び入力選択回路３２を介してサンプル／ホールド部３１（信号ラインＬＩＮ）に供給する。これにより、センサ２００＿１の出力インピーダンスが最大のときにセンサ２００＿１から出力された検出信号を、入出力端子ＣＨ１を介してサンプル／ホールド部３１（信号ラインＬＩＮ）に供給する場合と同じような入力状態を作り出すことが可能となる。
【００５６】
次に、Ａ／Ｄ変換部３について更に詳細に説明する。
【００５７】
サンプル／ホールド部３１は、例えば、スイッチ素子ＳＷ＿ＳＨと、サンプリング容量ＣＳとから構成される。スイッチ素子ＳＷ＿ＳＨは、例えばＭＯＳトランジスタから構成される。スイッチ素子ＳＷ＿ＳＨは、例えばコントロール回路２１から出力される制御信号（サンプリングクロック信号）によって駆動される。スイッチ素子ＳＷ＿ＳＨがオンすることにより、信号線ＬＩＮに供給された電圧がサンプリング容量ＣＳに取りこまれる。スイッチ素子ＳＷ＿ＳＨがオンする期間はサンプリング時間設定レジスタ２０３の設定値によって調整可能とされる。
【００５８】
Ａ／Ｄ変換処理部３０は、例えば逐次比較型のＡ／Ｄ変換回路であり、サンプル／ホールド部３１によってサンプリング容量ＣＳに保持された電圧Ｖ１を示すアナログ信号をディジタル信号に変換し、変換結果を変換結果保持レジスタ２０７に格納する。具体的には、Ａ／Ｄ変換処理部３０は、比較部３０１、逐次比較レジスタ（ＳＡＲ）３０２、デコーダ部（ＤＥＣ）３０３、及びＤ／Ａ変換部３０４から構成される。比較部３０１における容量ＣＳは、サンプル／ホールド部３１のサンプリング容量と共用される。Ａ／Ｄ変換処理部３０における各機能部の動作は、例えばコントロール回路２１からの制御信号によって制御される。
【００５９】
Ａ／Ｄ変換制御部２におけるコントロール回路２１について更に詳細に説明する。
【００６０】
コントロール回路２１は、前述したように、データ処理部１からの指示に応じて通常動作モードとサンプリング時間調整モードとを切り替えて、Ａ／Ｄ変換部３及び電圧生成部４等を制御する。２つの制御モードの切り替えは、例えばデータ処理部１によるモードレジスタ２０６の設定によって行われる。例えば、データ処理部１によってモードレジスタ２０６にサンプリング時間調整モードを指示する値が設定されると、コントロール回路２１は、サンプリング時間調整モードでＡ／Ｄ変換部２及び電圧生成部４等を制御する。一方、モードレジスタ２０６に通常動作モードを指示する値が設定されると、コントロール回路２１は、通常動作モードでＡ／Ｄ変換部２及び電圧生成部４等を制御する。また、コントロール回路２１は、Ａ／Ｄ変換部３をサンプリング時間調整モードで制御しているとき、そのことを示す信号ＥＮ＿Ｓを活性化し、出力端子ＯＵＴから出力する。これにより、Ａ／Ｄ変換部３がサンプリング時間調整モードで制御されていることを外部に通知することができる。出力端子ＯＵＴから出力された信号ＥＮ＿Ｓは、例えばセンサ２００＿１〜２００＿ｎに入力され、センサ２００＿１〜２００＿ｎの出力状態が制御される。例えば、センサ２００＿１〜２００＿ｎは、信号ＥＮ＿Ｓが非活性化されている場合には検出信号の出力が可能にされ、信号ＥＮ＿Ｓが活性化されている場合には出力端子がハイインピーダンス状態にされ、検出信号の出力が停止される。
【００６１】
コントロール回路２１は、例えば、制御信号生成部２１０と、カウンタ２１１と、比較器２１２とから構成される。特に制限されないが、制御信号生成部２１０、カウンタ２１１、及び比較器２１２は、専用ハードウェアロジック回路によって実現され、サンプリング時間調整モードにおいて、最適なサンプリング時間を算出するためのシーケンサとして機能する。
【００６２】
比較器２１２は、サンプリング時間調整モードにおいて、基準値設定レジスタ（ＲＥＦ＿ＲＥＧ）２０４に設定されたＡ／Ｄ変換結果の期待値と、変換結果保持レジスタ２０７に格納された変換結果とを比較し、比較結果を出力する。カウンタ２１１は、比較器２１２による比較結果が不一致の場合にカウント値をインクリメントする。制御信号生成部２１０は、レジスタ群２０における各レジスタの設定値やカウンタ２１１のカウント値にしたがって、各種制御信号を生成して出力することにより、Ａ／Ｄ変換部３及び電圧生成部４を制御する。例えば、通常動作モードにおいては、電圧生成部４による参照電圧の供給を停止させるとともに、Ａ／Ｄ変換部３に対して所望のタイミングでＡ／Ｄ変換処理を行わせる。サンプリング時間調整モードにおいては、電圧生成部４により参照電圧ＶＲＥＦをサンプル／ホールド回路に供給させるとともに、Ａ／Ｄ変換部３に対し、参照電圧ＶＲＥＦについてＡ／Ｄ変換を行わせる。そして、比較器２１２による比較結果が一致するまで、カウンタ２１１のカウント値にしたがってサンプリング時間設定レジスタ２０３の値を更新してＡ／Ｄ変換を繰り返し実行させ、比較結果が一致したら、そのときのサンプリング時間を表すデータを、最適なサンプリング時間のデータとして最適サンプリング時間保持レジスタ２０２に格納する。
【００６３】
ここで、通常動作モードとサンプリング時間調整モードについて具体的に説明する。先ず、サンプリング時間調整モードにおける具体的な制御フローについて図４を用いて説明する。
【００６４】
図４は、サンプリング時間調整モードによる制御の流れを例示するフロー図である。同図に示されるように、データ処理システムＵ１に電源が投入され、パワーオンリセットが解除されると、サンプリング時間調整モードに移行するための処理が開始される（Ｓ１００）。先ず、データ処理部１は、最適サンプリング時間を算出したい所望の入出力端子（入力チャネル）ＣＨ１〜ＣＨｎを選択する（Ｓ１０１）。具体的には、データ処理部１が所望の入力チャネルを示す値を入力チャネル選択レジスタ２０１に設定する。ここでは、入力チャネルＣＨ１を選択する場合を例に説明する。次に、データ処理部１は、インピーダンス設定レジスタ２０５に所望のインピーダンス（抵抗値）を示す値を設定する（Ｓ１０２）。例えば、データ処理部１は、ステップＳ１０１で設定した入力チャネルＣＨ１に接続される外部のセンサ２００＿１の出力インピーダンスＲＯＵＴの最大値に対応する抵抗値となるような値をインピーダンス設定レジスタ２０５に設定する。具体的には、入力チャネルＣＨ１に接続される外部のセンサ２００＿１の最大出力インピーダンスを示すデータを、半導体装置１００の製造段階で、半導体装置１００内の図示されない不揮発性メモリ（例えば、フラッシュメモリ等）に予め格納しておく。そして、データ処理部１が、前記不揮発性メモリからその値を読み出してインピーダンス設定レジスタ２０５に設定する。
【００６５】
次に、データ処理部１は、モードレジスタ２０６にサンプリング時間調整モードを指示する値を設定する（Ｓ１０３）。これにより、コントロール回路２１は、サンプリング時間調整モードに移行し、最適サンプリング時間を算出するための処理を開始する。先ず、コントロール回路２１は、最適サンプリング時間を算出するための処理が実行中であることを示すステータス信号ＳＴを活性化する（Ｓ１０４）。これにより、データ処理部１は、ステータス信号ＳＴが活性化されている期間は、通常のＡ／Ｄ変換処理を行うことができないことを認識することができる。
【００６６】
次に、コントロール回路２１は、サンプリング時間設定レジスタ２０３にサンプリング時間を設定する（Ｓ１０５）。例えば、半導体装置１００におけるＡ／Ｄ変換処理において設定可能な最小のサンプリング時間（例えば１０μｓ）が設定される。また、コントロール回路２１は、信号ＥＮ＿Ｓを活性化させることで、入力チャネルＣＨ１に接続されたセンサ２００＿１からの検出信号の出力を停止させる（Ｓ１０６）。
【００６７】
コントロール回路２１は、Ａ／Ｄ変換処理を開始させる（Ｓ１０７）。先ず、コントロール回路２１は、サンプル／ホールド部３１におけるサンプリング容量ＣＳを初期化する（Ｓ１０８）。具体的には、Ｉ／Ｏ回路４１＿１におけるＰＭＯＳトランジスタＭＰをオフさせた状態で、ＮＭＯＳトランジスタＭＮをオンさせ、サンプリング容量ＣＳに蓄えられた電荷をスイッチ素子ＳＷ＿ＳＨ及びスイッチ素子ＳＷ１を介して放電させる。次に、コントロール回路２１は、サンプル／ホールド部３１に対し、サンプリングを実行させる（Ｓ１０９）。具体的には、コントロール回路２１は、Ｉ／Ｏ回路４１＿１におけるＮＭＯＳトランジスタＭＮをオフさせると共にＰＭＯＳトランジスタＭＮをオンさせ、インピーダンス生成部４０を介して電圧ＶＲＥＦ（≒ＶＣＣ）を信号線ＬＩＮに供給した状態で、サンプリング時間設定レジスタ２０３に設定されたサンプリング時間だけスイッチＳＷ＿ＳＨをオンさせる。これにより、サンプル／ホールド部３１は、信号線ＬＩＮの電圧をサンプリングする。次にコントロール回路２１は、Ａ／Ｄ変換処理部３０に対し、サンプリングした電圧についてのＡ／Ｄ変換を指示する（Ｓ１１０）。Ａ／Ｄ変換が完了し、変換結果保持レジスタ２０７に変換結果が格納されると、コントロール回路２１は、当該変換結果と期待値とを比較する（Ｓ１１１）。具体的には、コントロール回路２１における比較器２１２が基準値設定レジスタ（ＲＥＦ＿ＲＥＧ）２０４に設定されたＡ／Ｄ変換結果の期待値と、変換結果保持レジスタ２０７に格納された変換結果とを比較する。例えば、サンプリング時間が短ければ、サンプリング容量ＣＳに十分に電荷が充電されないため、変換結果は期待値（ＶＲＥＦ）よりも小さい値となり、十分なサンプリング時間であれば、サンプリング容量ＣＳに電荷が十分に充電され、変換結果は期待値（ＶＲＥＦ）と一致する。ステップＳ１１１において、期待値と変換結果が不一致の場合（例えば、変換結果が期待値よりも小さい場合）には、コントロール回路２１はサンプリング時間設定レジスタ２０３の値を更新する（Ｓ１１２）。具体的には、コントロール回路２１におけるカウンタ２１１が比較器２１２から不一致を示す比較結果を受け取ると、カウンタ値をインクリメントする。そして、制御信号生成部２１０が、カウント値のインクリメントに応じて、サンプリング時間が大きくなるように、サンプリング時間設定レジスタ２０３の値を更新する。例えば、サンプリング時間を１０μｓから４０μｓに変更する。その後、ステップ１０７に戻り、４０μｓのサンプリング時間でサンプリングした電圧についてＡ／Ｄ変換を行う。その後は、Ａ／Ｄ変換結果が期待値に一致するまで、ステップＳ１０７〜Ｓ１１２が繰り返し実行される。
【００６８】
ステップＳ１１１において、Ａ／Ｄ変換結果と期待値とが一致した場合には、コントロール回路２１はそのときのサンプリング時間を最適サンプリング時間として保持する（Ｓ１１３）。具体的には、制御信号生成部２１０が、そのときにサンプリング時間設定レジスタ２０３に設定されているサンプリング時間を示す値を、入力チャネルの情報と対応付けて最適サンプリング時間保持レジスタ２０２に格納する。これにより、入力チャネルＣＨ１における最適サンプリング時間が算出される。その後、更に別の入力チャネルＣＨ２〜ＣＨｎにおける最適サンプリング時間を算出する場合には、再度ステップＳ１０１に戻り、上記と同様の処理を繰り返し実行する。例えば、データ処理部１が入力チャネルＣＨ２を選択するとともに、入力チャネルＣＨ２に接続されるセンサ２００＿２〜２００＿ｎの最大出力インピーダンスに対応する抵抗値を設定する。その後の処理は上記と同様である。目的とする全ての入力チャネルにおける最適サンプリング時間の算出が完了した場合には、コントローラ回路２１は、ステータス信号ＳＴを非活性化させるとともに、イネーブル信号ＥＮ＿Ｓを非活性化させる（Ｓ１１４）。これにより、センサ２００からの検出信号の出力が可能となり、通常動作モードでのＡ／Ｄ変換処理が可能となる。
【００６９】
以上サンプリング時間調整モードによれば、実際にセンサ２００から出力された検出信号についてサンプリングしてＡ／Ｄ変換を行わなくても、そのセンサ２００の出力インピーダンスＲＯＵＴに応じた最適なサンプリング時間を算出することができる。
【００７０】
図５は、通常動作モードによる制御の流れを例示するフロー図である。
【００７１】
例えばパワーオンリセットが解除され、サンプリング時間調整モードにおける最適サンプリング時間の算出が完了すると、データ処理部１は、ステータス信号ＳＴが非活性化されたことを確認した上で、Ａ／Ｄ変換処理を実行したい入力チャネルを選択する（Ｓ２０１）。具体的には、データ処理部１が所望の入力チャネルを示す値を入力チャネル選択レジスタ２０１に設定する。ここでは、入力チャネルＣＨ１を選択する場合を例に説明する。
【００７２】
次に、データ処理部１は、最適サンプリング時間保持レジスタ２０２に格納された最適サンプリング時間のデータを読み出して、サンプリング時間設定レジスタ２０３に設定する（Ｓ２０２）。例えば、最適サンプリング時間保持レジスタ２０２から入力チャネルＣＨ１に係る最適サンプリング時間のデータを読み出して、入力チャネルＣＨ１のサンプリング時間としてサンプリング時間設定レジスタ２０３に設定する。その後、データ処理部１は、モードレジスタ２０６に通常動作モードを指示する値を設定する（Ｓ２０３）。これにより、コントロール回路２１は、通常動作モードによるＡ／Ｄ変換部３及び電圧生成部４の制御を開始する。先ず、コントロール回路２１は、Ｉ／Ｏ回路４１におけるＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮを共にオフさせる（Ｓ２０４）。その後、コントロール回路２１は、サンプル／ホールド部３１及びＡ／Ｄ変換処理部３０を制御することにより、所望のタイミングで、入力チャネルＣＨ１から信号線ＬＩＮに供給された電圧をサンプリング時間設定レジスタ２０３に設定されたサンプリング時間によってサンプリングさせ、Ａ／Ｄ変換を実行させる（Ｓ２０５）。
【００７３】
以上通常動作モードによれば、サンプリング時間調整モードにおいて算出した最適サンプリング時間で入力信号をサンプリングするから、Ａ／Ｄ変換の高精度化が図れる。
【００７４】
以上実施の形態１に係る半導体装置によれば、センサ２００の出力インピーダンスが最大になるような状態を実際に作り出さなくても、インピーダンス生成部４０の抵抗値を調整することにより、Ａ／Ｄ変換部３の入力においてセンサ２００が接続されている状態と同じようなインピーダンス状態を擬似的に作り出すことができる。また、このような擬似的なインピーダンス状態でサンプル／ホールド部３１に電圧を印加することができるから、実際にセンサ２００を動作させてセンサ２００の検出信号を入力しなくても、センサ２００毎の出力インピーダンスに適したサンプリング時間を容易に算出することできる。特に、コントロール回路２１のようなシーケンサを用いて最適サンプリング時間の算出を半自動で行うことができるから、従来に比べて、最適サンプリング時間を算出するためのプログラムを簡素化することができる。すなわち、実施の形態１に係る半導体装置によれば、システム開発におけるボードメーカー等の負担を軽減することができ、システム開発効率を向上させることができる。
【００７５】
また、半導体装置１００によれば、モードレジスタ２０６の設定により通常動作モードとサンプリング時間調整モードとを切り替えることができるから、システム開発後においても、任意のタイミングで最適なサンプリング時間を算出することが可能となる。これにより、従来のようにシステム開発の段階で算出したサンプリング時間をエンドユーザの使用時に更新できない場合に比べて、以下のようなメリットがある。例えば、センサ２００と半導体装置１００とを繋ぐ配線の経時劣化に起因する抵抗成分の変化等によりサンプリング容量ＣＳの充電時間が変化してサンプリング時間が不足するような状態に陥ったとしても、本半導体装置によれば、エンドユーザの使用時においても最適なサンプリング時間を再度算出することが可能なので、経時によるＡ／Ｄ変換精度の低下を防止することができる。特に、上記のように、半導体装置１００のパワーオンリセット解除後にサンプリング時間調整モードに移行させることで、半導体装置１００の起動毎に最適なサンプリング時間でＡ／Ｄ変換を行うことができる。
【００７６】
≪実施の形態２≫
図６は、本願の実施の形態２に係る半導体装置を例示するブロック図である。図６において、半導体装置１００と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００７７】
同図に示される半導体装置１０１は、電圧生成部４における抵抗ラダー回路をＤ／Ａ変換器の抵抗ラダー回路と共用する構成とされる。その他の構成は、実施の形態１に係る半導体装置１００と同様である。具体的には、半導体装置１０１は、ディジタル信号をアナログ信号に変換するＤ／Ａ変換部７と、Ｄ／Ａ変換部７による変換結果を出力するための出力端子ＯＵＴ＿ＤＡを更に備える。
【００７８】
Ｄ／Ａ変換部７は、Ｄ／Ａ変換の目的とされるディジタル形式のデータを格納するためのＤ／Ａデータレジスタ７０１と、スイッチ制御部７０２と、抵抗ラダー回路７０３と、スイッチ素子ＳＷＤＡ０、ＳＷＤＡ１とから構成される。抵抗ラダー回路７０３は、電圧生成部４におけるインピーダンス生成部４０と共用される。スイッチ制御部７０２は、Ｄ／Ａデータレジスタ７０１に設定されたデータとインピーダンス設定レジスタ２０５に設定されたデータを入力し、データ処理部１からの選択信号ＳＥＬ＿ＤＡに応じて、何れか一方の入力データに応じた抵抗値になるように、抵抗ラダー回路７０３のスイッチＳＷＲ１〜ＳＷＲｍ＋１のオン・オフを制御する。例えば、選択信号ＳＥＬ＿ＤＡが活性化されている場合、スイッチ制御部７０２は、Ｄ／Ａデータレジスタ７０１の設定値に応じた抵抗値になるようにスイッチＳＷＲ１〜ＳＷＲｍ＋１のオン・オフを制御する。他方、選択信号ＳＥＬ＿ＤＡが非活性化されている場合、スイッチ制御部７０２は、インピーダンス設定レジスタ２０５の設定値に応じた抵抗値になるようにスイッチＳＷＲ１〜ＳＷＲｍ＋１のオン・オフを制御する。スイッチＳＷＤＡ０、ＳＷＤＡ１は、選択信号ＳＥＬ＿ＤＡによって制御される。例えば、選択信号ＳＥＬ＿ＤＡが活性化されている場合、スイッチＳＷＤＡ０、ＳＷＤＡ１はオン状態に制御される。これにより、抵抗ラダー回路７０２がＤ／Ａ変換部７の一部として機能し、Ｄ／Ａ変換された変換結果が出力端子ＯＵＴ＿ＤＡから出力可能にされる。また、選択信号ＳＥＬ＿ＤＡが非活性化されている場合、スイッチＳＷＤＡ０、ＳＷＤＡ１はオフ状態に制御される。これにより、抵抗ラダー回路７０２が電圧生成部４におけるインピーダンス生成部４０として機能し、抵抗ラダー回路７０２から出力端子ＯＵＴ＿ＤＡへの信号経路と、抵抗ラダー回路７０２からグラウンドノードへの信号経路とが切断され、サンプリング容量ＣＳに対する抵抗ラダー回路７０３を介した参照電圧ＶＲＥＦの供給が可能にされる。
【００７９】
以上実施の形態２に係る半導体装置１０１によれば、Ｄ／Ａ変換部７と電圧生成部４により抵抗ラダー回路が共用されるので、Ｄ／Ａ変換器を備えるマイクロコントローラに上記のようなサンプリング時間調整機能を追加したとしても、チップ面積の増大を抑えることができる。
【００８０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８１】
例えば、参照電圧ＶＲＥＦとして電源電圧ＶＣＣを用いる場合を例示したが、これに限られず、センサ２００＿１〜２００＿ｎの出力電圧レベルに応じて変更可能である。この場合、センサ２００＿１〜２００＿ｎの出力電圧レベルに応じた基準電圧を別途生成してインピーダンス生成部４０に供給するとともに、基準値設定レジスタ２０４に、その基準電圧のＡ／Ｄ変換結果の期待値を示すデータを格納しておく。
【００８２】
半導体装置１００、１０１におけるコントロール回路２１が、専用ハードウェアロジック回路によって実現される場合を例示したが、これに限られず、コントロール回路２１の機能をプログラム処理によって実現してもよい。例えば、ＣＰＵ１０がメモリ部１１に格納されたプログラムを実行することによって、コントロール回路２１の機能を実現することも可能である。
【００８３】
実施の形態１、２において、Ａ／Ｄ変換処理部３０が逐次比較型のＡ／Ｄ変換回路である場合を例示したが、サンプル／ホールドした電圧をＡ／Ｄ変換する回路であれば、Ａ／Ｄ変換方式は特に制限されない。
【００８４】
実施の形態１、２において、パワーオンリセット解除後にサンプリング時間調整モードに移行する場合を例示したが、これに限られず、例えば半導体装置１００、１０１の自己診断のために所望のタイミングで行うことも可能である。この場合、データ処理部１が、所望のタイミングでモードレジスタ２０６にサンプリング時間調整モードを指示する値を設定すればよい。
【００８５】
更に、サンプリング時間調整モードにおいて、コントロール回路２１が、算出した最適サンプリング時間とその前のサンプリング時間調整モードにおいて算出した最適サンプリング時間との差分の時間を算出し、算出した差分の時間の大きさが所定の閾値よりも大きい場合には、エラー信号を出力するようにしてもよい。この場合、半導体装置１００、１０１の外部端子としてエラー通知用の出力端子を設けておき、エラー信号を当該出力端子から外部に出力するようにしておく。これによれば、Ａ／Ｄ変換部３やその入力信号経路に何らかの異常が発生したことを外部機器等に通知することができ、半導体装置１００、１０１の信頼性の向上と、異常状態に陥った場合のシステム全体としての制御の容易化が期待できる。例えば、システム開発の段階でサンプリング時間調整モードにより算出した最適サンプリング時間を不揮発性のメモリ等に格納しておく。そして、エンドユーザの使用時において、サンプリング時間調整モードで動作する毎に、そのときに算出した最適サンプリング時間と、不揮発性のメモリ等に格納されたシステム開発時の最適サンプリング時間との差分を算出し、その差分の大きさが閾値を超えている場合にはエラーを通知する。これによれば、センサ２００と半導体装置１００、１０１とを繋ぐ配線の経時劣化等が発生したことを通知することができる。
【符号の説明】
【００８６】
Ｕ１  データ処理システム
１００  半導体装置
２００、２００＿１〜２００＿ｎ  センサ
ＣＨ１〜ＣＨｎ  入力端子（入力チャネル）
ＯＵＴ  出力端子
ＥＮ＿Ｓ  信号
Ｌ１〜Ｌｎ、ＬＩＮ  信号線
ＳＩＮ  信号経路
３２  入力選択部（ＭＵＸ）
３  Ａ／Ｄ変換部
３０  Ａ／Ｄ変換処理部
３１  サンプル／ホールド部（Ｓ／Ｈ）
２  Ａ／Ｄ変換制御部
２０  レジスタ群
２０１  入力チャネル選択レジスタ（ＣＨ＿ＲＥＧ）
２０２  最適サンプリング時間保持レジスタ（ＯＰＴ＿ＲＥＧ）
２０３  サンプリング時間設定レジスタ（Ｓ／Ｈ＿ＲＥＧ）
２０４  基準値設定レジスタ（ＲＥＦ＿ＲＥＧ）
２０５  インピーダンス設定レジスタ（ＩＮＰ＿ＲＥＧ）
２０６  モード設定レジスタ（ＭＯＤ＿ＲＥＧ）
２０７  変換結果保持レジスタ（ＤＡＴＡ＿ＲＥＧ）
２０８  ステータスレジスタ（ＳＴ＿ＲＥＧ）
２１  コントロール回路２１
４  電圧生成部
ＶＲＥＦ  参照電圧
４１＿１〜４１＿ｎ  Ｉ／Ｏ回路
４０  インピーダンス生成部
１  データ処理部
１０  ＣＰＵ
１１  メモリ部（ＭＲＹ）
１２  ＤＭＡコントローラ（ＤＭＡＣ）
５  内部メインバス
６  内部周辺バス
ＳＴ  ステータス信号
３０１  比較部
３０２  逐次比較レジスタ（ＳＡＲ）
３０３  デコーダ部（ＤＥＣ）
３０４  Ｄ／Ａ変換部
ＣＳ  サンプリング容量
Ｖ１  サンプリング容量の電圧
ＳＷ＿ＳＨ、ＳＷ１〜ＳＷｎ  スイッチ素子
Ｒ１〜Ｒｍ、Ｒｘ  抵抗
ＳＷＲ１〜ＳＷＲｍ＋１  スイッチ素子
４１０  出力バッファ回路
４１１  入力バッファ回路
４１２  ゲート駆動回路
ＭＰ  Ｐチャネル型のＭＯＳトランジスタ
ＭＮ  Ｎチャネル型のＭＯＳトランジスタ
１０１  半導体装置
７  Ｄ／Ａ変換部
７０１  Ｄ／Ａデータレジスタ
７０２  スイッチ制御部
７０３  抵抗ラダー回路
ＳＷＤＡ０、ＳＷＤＡ１  スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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