(57)【要約】【課題】シリコンウェハー面積に対するエッチングの抜き面積の比率であるデータ率が小さい場合は、オーバーエッチングが発生し、ワードゲートのボトムにサイドエッチが入ってしまう。その結果、メモリセルの閾値電圧の値が小さくなってしまう。【解決手段】ＭＯＮＯＳ型トランジスタと同様の構造を有するダミーゲートを、半導体装置の中心領域にも配置する。ダミーゲートの、不揮発性メモリセルに対する位置関係を適宜に調整することによって、半導体装置全体における抜きデータ率のバランスを取ることを可能としている。その結果、半導体装置の歩留まりが改善する。【選択図】図２Ｂ
2013222805.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの周辺部分に配置されたチップ周辺回路領域と、
前記チップ周辺回路領域の内側に配置されたチップ中心回路領域と、
前記チップ中心回路領域に形成されて、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属・酸化膜・窒化膜・酸化膜・半導体）構造を有する不揮発性メモリセルと、
前記チップ中心回路領域に形成されて、前記ＭＯＮＯＳ構造を有するメモリセル構造ダミーゲートと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チップ中心回路領域に形成されて、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）構造を有するロジック回路と、
前記チップ中心回路領域の、前記メモリセル構造ダミーゲートと、前記ロジック回路との間に形成されて、前記ＭＯＮＯＳ構造を有する境界部と
をさらに具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記境界部は、
５つ以上のコーナーを有する凹多角形の形状
を具備する
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記メモリセル構造ダミーゲートは、電気的にフローティング状態である
半導体装置。
【請求項５】
請求項１〜３のいずれかに記載の半導体装置において、
前記メモリセル構造ダミーゲートは、前記ＭＯＮＯＳ構造に含まれるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ：酸化膜・窒化膜・酸化膜）絶縁膜部分を誘電体として機能する容量
を具備する
半導体装置。
【請求項６】
請求項１〜３のいずれかに記載の半導体装置において、
前記メモリセル構造ダミーゲートは、
前記ＭＯＮＯＳ構造に含まれる金属部分および半導体部分を両電極として機能する容量
を具備する
半導体装置。
【請求項７】
請求項１〜３のいずれかに記載の半導体装置において、
前記メモリセル構造ダミーゲートは、
前記不揮発性メモリセルのワードゲート線幅以上のワードゲート線幅
を具備する
半導体装置。
【請求項８】
請求項１〜３のいずれかに記載の半導体装置において、
前記メモリセル構造ダミーゲートは、
前記半導体装置の全体としての配線密度が所望範囲に含まれるように調整された配線密度
を具備する
半導体装置。
【請求項９】
半導体チップのチップ中心回路領域に、ＭＯＮＯＳ構造を有する不揮発性メモリセルを形成することと、
前記チップ中心回路領域に、前記ＭＯＮＯＳ構造を有するメモリセル構造ダミーゲートを形成することと
を具備し、
前記チップ中心回路領域は、前記半導体チップの周辺部分に配置されたチップ周辺回路領域の内側に配置されている
半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記チップ中心回路領域に、ＭＯＳ構造を有するロジック回路を形成することと、
前記チップ中心回路領域の、前記メモリセル構造ダミーゲートと、前記ロジック回路との間に、前記ＭＯＮＯＳ構造を有する境界部を形成することと
をさらに具備する
半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記境界部を形成することは、
前記境界部を、５つ以上のコーナーを有する凹多角形の形状に形成すること
を具備する
半導体装置の製造方法。
【請求項１２】
半導体基板上に配置された第１ゲート電極と、
断面視で見て、前記第１ゲート電極の両側面に配置された第１サイドウォール絶縁膜と、
前記半導体基板上に配置されたワードゲート電極と、
断面視で見て、前記ワードゲート電極の両側面にメモリとして機能する膜を介して配置されたメモリゲート電極と、
断面視で見て、前記メモリゲート電極の両側面に配置された第２サイドウォール絶縁膜と、
前記半導体基板上に配置されたダミーゲートと、
断面視で見て、前記第１ダミーゲートの一方の側面に、前記メモリとして機能する膜と同一材料の膜を介して配置された第２ダミーゲートと、
断面視で見て、前記第１ダミーゲートの他方の側面に接触するように配置された第３サイドウォール絶縁膜と
を有する半導体装置。
【請求項１３】
平面視で見て、前記ダミーゲートの面積は、前記ワードゲート電極の面積よりも大きい請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置およびその製造方法に好適に利用出来るものである。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属・酸化膜・窒化膜・酸化膜・半導体）構造の不揮発性メモリセルを有する半導体装置を製造する際、ワードゲートのドライエッチングを行う工程がある。このドライエッチングにおいて、配線密度に基づく抜き面積が小さい場合は、エンドポイントが効かないので、エッチング条件をエッチング時間で指定する方法が知られている。
【０００３】
しかし、シリコンウェハー面積に対するエッチングの抜き面積の比率であるデータ率が小さい場合は、オーバーエッチングが発生し、ワードゲートのボトムにサイドエッチが入ってしまう。その結果、メモリセルの閾値電圧の値が小さくなってしまう。
【０００４】
上記に関連して、特許文献１（２００３−２４３６１７号公報）には、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法に関わる記載が開示されている。この半導体装置の製造方法は、第１〜第４の工程を備える。第１の工程では、形成される半導体素子間を絶縁するために半導体層の表面に形成された素子分離領域と、半導体層の上方に形成され、不揮発性記憶装置のワードゲートを形成するためにパターニングされた第１導電層と、該第１導電層の上方に形成されたストッパ層と、メモリ領域内の該第１導電層の両側面にＯＮＯ膜を介して形成されたサイドウォール状のコントロールゲートと、を有する半導体基板を準備する。第２の工程では、ロジック回路領域内の第１導電層をパターニングして、該ロジック回路領域内に周辺回路を構成する絶縁ゲート電界効果トランジスタのゲート電極を形成するとともに、ロジック回路領域内の素子分離領域の上方にダミーゲート電極を形成する。第３の工程では、半導体基板のメモリ領域とロジック回路領域との全面に絶縁層を形成する。第４の工程では、メモリ領域内のストッパ層が露出するように、絶縁層を研磨する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一実施の形態による半導体装置の製造方法では、ダミー領域の抜きデータ率を調節することで、半導体装置全体における抜きデータ率のバランスを取る。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、ＭＯＮＯＳ型トランジスタと同様の構造を有するダミーゲートを、半導体装置の中心領域にも配置する。
【発明の効果】
【０００８】
前記一実施の形態によれば、ダミーゲートの、不揮発性メモリセルに対する位置関係を適宜に調整することによって、半導体装置全体における抜きデータ率のバランスを取ることを可能としている。その結果、半導体装置の歩留まりが改善する。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来技術による半導体装置の構成を示す断面図である。
【図２Ａ】図２Ａは、第１の実施形態による半導体装置の全体的な構成例を概略的に示す平面図である。
【図２Ｂ】図２Ｂは、第１の実施形態による半導体装置の構成例を示す、図２Ａに示した断面線Ａ−Ａ’による断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態によるチップ中心回路領域ＣＣＡの構成例を概略的に示す平面図である。
【図２Ｄ】図２Ｄは、第１の実施形態によるメモリセル構造ダミーブロックＭＤＢの構成例を示す平面図である。
【図２Ｅ】図２Ｅは、第１の実施形態によるＭＯＮＯＳ型トランジスタの構成例を示す断面図である。
【図２Ｆ】図２Ｆは、第１の実施形態によるＭＯＳ型トランジスタの構成例を示す断面図である。
【図３Ａ】図３Ａは、第１の実施形態による半導体装置の製造方法における第１の状態を示す断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態による半導体装置の製造方法における第２の状態を示す断面図である。
【図３Ｃ】図３Ｃは、第１の実施形態による半導体装置の製造方法における第３の状態を示す断面図である。
【図３Ｄ】図３Ｄは、第１の実施形態による半導体装置の製造方法における第４の状態を示す断面図である。
【図３Ｅ】図３Ｅは、第１の実施形態による半導体装置の製造方法における第５の状態を示す断面図である。
【図３Ｆ】図３Ｆは、第１の実施形態による半導体装置の製造方法における第６の状態を示す断面図である。
【図３Ｇ】図３Ｇは、第１の実施形態による半導体装置の製造方法における第７の状態を示す断面図である。
【図３Ｈ】図３Ｈは、第１の実施形態による半導体装置の製造方法における第８の状態を示す断面図である。
【図３Ｉ】図３Ｉは、従来技術による半導体装置の製造方法における第１の状態を示す断面図である。
【図３Ｊ】図３Ｊは、従来技術による半導体装置の製造方法における第２の状態を示す断面図である。
【図３Ｋ】図３Ｋは、従来技術による半導体装置の製造方法における第３の状態を示す断面図である。
【図４】図４は、第２の実施形態によるチップ中心回路領域ＣＣＡの構成例を概略的に示す平面図である。
【図５Ａ】図５Ａは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す平面図である。
【図５Ｂ】図５Ｂは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す断面図である。
【図５Ｃ】図５Ｃは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの別の構成例を示す断面図である。
【図６Ａ】図６Ａは、第４の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す平面図である。
【図６Ｂ】図６Ｂは、第４の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの別の構成例を示す平面図である。
【発明を実施するための形態】
【００１０】
添付図面を参照して、本発明による半導体装置およびその製造方法を実施するための形態を以下に説明する。
【００１１】
（従来技術）
図１は、従来技術による半導体装置の構成を示す断面図である。図１に示した半導体装置は、大きく分けて、不揮発性メモリセル領域ＭＣＡと、ロジック回路領域ＬＣＡと、チップ周辺回路領域ＣＳＡとを有する。半導体装置の周辺部分には、チップ周辺回路領域ＣＳＡが配置されている。チップ周辺回路領域ＣＳＡの内側には、ロジック回路領域ＬＣＡが配置されている。ロジック回路領域ＬＣＡのさらに内側には、不揮発性メモリセル領域ＭＣＡが配置されている。
【００１２】
図１に示した半導体装置は、さらに、シリコン基板ＳＵＢと、分離領域ＳＴＩと、ＭＯＮＯＳ型トランジスタと、ＭＯＳ型トランジスタと、層間絶縁膜ＩＬＩとを有している。分離領域ＳＴＩは、シリコン基板ＳＵＢの表面部分に形成されている。ＭＯＮＯＳ型トランジスタは、不揮発性メモリセル領域ＭＣＡおよびチップ周辺回路領域ＣＳＡにおいて、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に形成されている。ＭＯＳ型トランジスタは、ロジック回路領域ＬＣＡにおいて、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に形成されている。層間絶縁膜ＩＬＩは、シリコン基板ＳＵＢと、分離領域ＳＴＩと、ＭＯＮＯＳ型トランジスタと、ＭＯＳ型トランジスタとの上に積層されている。
【００１３】
図１に示したＭＯＮＯＳ型トランジスタの構成について説明する。このＭＯＮＯＳ型トランジスタは、ワードゲート電極ＷＧＥと、ワードゲート絶縁膜ＷＧＩと、ゲート上絶縁膜ＧＯＩと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、メモリゲート電極ＭＧＥと、サイドウォール絶縁膜ＳＷＩとを有している。
【００１４】
図１に示したＭＯＮＯＳ型トランジスタの構成要素の位置関係について説明する。ワードゲート絶縁膜ＷＧＩは、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に積層されている。ワードゲート電極ＷＧＥは、ワードゲート絶縁膜ＷＧＩの上に積層されている。ゲート上絶縁膜ＧＯＩは、ワードゲート電極ＷＧＥの上に積層されている。
【００１５】
ゲート上絶縁膜ＧＯＩと、ワードゲート電極ＷＧＥと、ワードゲート絶縁膜ＷＧＩとの集合体における側面と、この集合体に隣接するシリコン基板ＳＵＢまたは分離領域ＳＴＩの表面とにわたって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとが、この順番に積層されている。このように積層された第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとの集合体を、酸化膜・窒化膜・酸化膜絶縁膜ＯＮＯと呼ぶ。
【００１６】
メモリゲート電極ＭＧＥは、第２のシリコン酸化膜ＳＯの上に形成されている。サイドウォール絶縁膜ＳＷＩは、メモリゲート電極ＭＧＥと、酸化膜・窒化膜・酸化膜絶縁膜ＯＮＯとの集合体における側面に隣接して、かつ、シリコン基板ＳＵＢまたは分離領域ＳＴＩの表面の上に、形成されている。
【００１７】
図１に示したＭＯＳ型トランジスタの構成について説明する。このＭＯＳ型トランジスタは、ゲート電極ＧＥと、ゲート絶縁膜ＧＩと、サイドウォール絶縁膜ＳＷＩとを有している。
【００１８】
図１に示したＭＯＳ型トランジスタの構成要素の位置関係について説明する。ゲート絶縁膜ＧＩは、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に積層されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩの上に積層されている。サイドウォール絶縁膜ＳＷＩは、ゲート電極ＧＥと、ゲート絶縁膜ＧＩとの集合体における側面に隣接して、かつ、シリコン基板ＳＵＢまたは分離領域ＳＴＩの表面の上に、形成されている。
【００１９】
図１に示した従来技術によるＭＯＮＯＳ型トランジスタは、ワードゲート電極ＷＧＥの上に形成されたゲート上絶縁膜ＧＯＩの分だけ、ＭＯＳ型トランジスタよりも高い。そのため、分離領域ＳＴＩの表面の高さは均一ではなく、ＭＯＮＯＳ型トランジスタの上方に形成された表面がより高い位置にあり、ＭＯＳ型トランジスタの上方に形成された表面がより低い位置にある。
【００２０】
図１に示した従来技術による半導体装置において、チップ周辺回路領域ＣＳＡに形成されたＭＯＮＯＳ型トランジスタは、ダミーとして使用されるが、不揮発性メモリセル領域ＭＣＡに形成されたＭＯＮＯＳ型トランジスタと同様に構成されている。
【００２１】
図１に示した従来技術による半導体装置では、ＣＭＰの平坦性に関わる効果が得られるとされている。しかし、チップサイズの差や、チップごとに搭載される不揮発性メモリ容量の差などによって、不揮発性メモリセルのワードゲート加工時の抜きデータ率が異なり、ゲートの形状が不安定になり、不揮発性メモリとしての特性がばらつき、歩留まりの低下が発生してしまう。
【００２２】
（第１の実施形態）
図２Ａは、第１の実施形態による半導体装置の全体的な構成例を概略的に示す平面図である。図２Ａに示した半導体装置は、大きく分けて、チップ周辺回路領域ＣＳＡと、例えばシールリングで画定されるチップ中心回路領域ＣＣＡとを有している。半導体装置の周辺部分には、チップ周辺回路領域ＣＳＡが配置されている。チップ周辺回路領域ＣＳＡの内側には、チップ中心回路領域ＣＣＡが配置されている。
【００２３】
チップ中心回路領域ＣＣＡには、不揮発性メモリマクロ領域ＭＭＡと、チップ内メモリセル構造ダミー領域ＣＩＤとが配置されている。チップ中心回路領域ＣＣＡは、さらに、図示しないロジック回路領域などを有している。
【００２４】
チップ周辺回路領域ＣＳＡには、チップ端メモリセル構造ダミー領域ＣＳＤが配置されている。
【００２５】
図２Ｂは、第１の実施形態による半導体装置の構成例を示す、図２Ａに示した断面線Ａ−Ａ’による断面図である。図２Ｂに示した半導体装置は、大きく分けて、チップ端メモリセル構造ダミー領域ＣＳＤと、ロジック回路領域ＬＣＡと、不揮発性メモリセル領域ＭＣＡと、チップ内メモリセル構造ダミー領域ＣＩＤとを有している。ここで、図２Ｂに示したロジック回路領域ＬＣＡと、不揮発性メモリセル領域ＭＣＡと、チップ内メモリセル構造ダミー領域ＣＩＤとは、図２Ａに示したチップ中心回路領域ＣＣＡに含まれている。
【００２６】
図２Ｂに示した半導体装置は、さらに、シリコン基板ＳＵＢと、分離領域ＳＴＩと、ＭＯＮＯＳ構造回路部ＭＯＮＯＳと、ＭＯＳ構造回路部ＭＯＳとを有している。分離領域ＳＴＩは、シリコン基板ＳＵＢの表面部分に形成されている。ＭＯＮＯＳ構造回路部ＭＯＮＯＳは、不揮発性メモリセル領域ＭＣＡと、チップ内メモリセル構造ダミー領域ＣＩＤと、チップ周辺回路領域ＣＳＡとにおいて、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に形成されている。ＭＯＳ構造回路部ＭＯＳは、ロジック回路領域ＬＣＡにおいて、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に形成されている。
【００２７】
なお、図２Ａおよび図２Ｂに示した半導体装置は、シリコン基板ＳＵＢと、分離領域ＳＴＩと、ＭＯＮＯＳ構造回路部ＭＯＮＯＳと、ＭＯＳ構造回路部ＭＯＳとの上に形成された層間絶縁膜や、その上に積層された各種配線や、シリコン基板ＳＵＢに形成された各種拡散層などをさらに有するが、図示を省略する。
【００２８】
図２Ｃは、第１の実施形態によるチップ中心回路領域ＣＣＡの構成例を概略的に示す平面図である。ただし、図２Ｃは、図２Ａに示したチップ中心回路領域ＣＣＡのうち、不揮発性メモリマクロ領域ＭＭＡ以外の一部分を示している。
【００２９】
図２Ｃに示したチップ中心回路領域ＣＣＡは、第１および第２のロジック回路領域ＬＣＡと、メモリセル構造ダミーゲート領域ＭＤＡと、ロジック回路構造ダミーゲート領域ＬＤＡとを有している。第１および第２のロジック回路領域ＬＣＡのそれぞれは、ロジック回路ブロックＬＣＢを含んでいる。メモリセル構造ダミーゲート領域ＭＤＡは、メモリセル構造ダミーゲートブロックＭＤＢと、境界部ＢＮＤとを含んでいる。ロジック回路構造ダミーゲート領域ＬＤＡは、ダミーロジック回路ブロックＬＤＢを含んでいる。
【００３０】
図２Ｃに示した構成例では、メモリセル構造ダミーゲート領域ＭＤＡが複数のメモリセル構造ダミーゲートブロックＭＤＢと、同数の境界部ＢＮＤとを含んでいる。ここで、１つのメモリセル構造ダミーゲートブロックＭＤＢは、１つの境界部ＢＮＤによって囲まれている。
【００３１】
図２Ｄは、第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す平面図である。図２Ｄに示したメモリセル構造ダミーゲートブロックＭＤＢは、シリコン基板ＳＵＢと、分離領域ＳＴＩと、複数のメモリセル構造ダミーゲートＭＤＧとを有している。
【００３２】
分離領域ＳＴＩは、図２Ａを参照して上記に説明したとおり、シリコン基板ＳＵＢの表面部分に形成されている。図２Ｄに示した平面図では、シリコン基板ＳＵＢの表面と、分離領域ＳＴＩの表面とが、図２Ｄの上下方向に交互に配置されている。
【００３３】
それぞれのメモリセル構造ダミーゲートＭＤＧは、シリコン基板ＳＵＢおよび分離領域ＳＴＩの各表面を跨いで形成されている。また、複数のメモリセル構造ダミーゲートＭＤＧは、図２Ｄの左右方向に並んで配置されている。
【００３４】
図２Ｂに示したＭＯＮＯＳ構造回路部ＭＯＮＯＳのうち、不揮発性メモリセル領域ＭＣＡに形成されたものは、ＭＯＮＯＳ型トランジスタを含む不揮発性メモリセルとして機能する。
【００３５】
図２Ｅは、第１の実施形態によるＭＯＮＯＳ型トランジスタの構成例を示す断面図である。図２Ｅに示したＭＯＮＯＳ型トランジスタの構成について説明する。このＭＯＮＯＳ型トランジスタは、ワードゲート電極ＷＧＥと、ワードゲート絶縁膜ＷＧＩと、シリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、メモリゲート電極ＭＧＥと、サイドウォール絶縁膜ＳＷＩとを有している。
【００３６】
図２Ｅに示したＭＯＮＯＳ型トランジスタの構成要素の位置関係について説明する。ワードゲート絶縁膜ＷＧＩは、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に積層されている。ワードゲート電極ＷＧＥは、ワードゲート絶縁膜ＷＧＩの上に積層されている。
【００３７】
ワードゲート電極ＷＧＥと、ワードゲート絶縁膜ＷＧＩとの集合体における側面と、この集合体に隣接するシリコン基板ＳＵＢまたは分離領域ＳＴＩの表面とにわたって、酸化膜・窒化膜・酸化膜絶縁膜ＯＮＯが積層されている。言い換えれば、ワードゲート電極ＷＧＥと、ワードゲート絶縁膜ＷＧＩとの集合体における側面と、この集合体に隣接するシリコン基板ＳＵＢまたは分離領域ＳＴＩの表面とにわたって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとが、この順番に積層されている。
【００３８】
メモリゲート電極ＭＧＥは、第２のシリコン酸化膜ＳＯの上に形成されている。サイドウォール絶縁膜ＳＷＩは、メモリゲート電極ＭＧＥと、酸化膜・窒化膜・酸化膜絶縁膜ＯＮＯとの集合体における側面に隣接して、かつ、シリコン基板ＳＵＢまたは分離領域ＳＴＩの表面の上に、形成されている。
【００３９】
なお、ＭＯＮＯＳ構造回路部ＭＯＮＯＳには、不揮発性メモリセル領域ＭＣＡ以外の領域に形成されたメモリセル構造ダミーゲートＭＤＧが含まれる。このメモリセル構造ダミーゲートＭＤＧは、不揮発性メモリセル領域ＭＣＡに形成されたＭＯＮＯＳ型トランジスタと同様の構造を有していることが好ましい。
【００４０】
図２Ｂに示したＭＯＳ構造回路部ＭＯＳのうち、ロジック回路領域ＬＣＡに形成されたものは、ＭＯＳ型トランジスタを含むロジック回路として機能する。
【００４１】
図２Ｆは、第１の実施形態によるＭＯＳ型トランジスタの構成例を示す断面図である。図２Ｆに示したＭＯＳ型トランジスタの構成について説明する。このＭＯＳ型トランジスタは、ゲート電極ＧＥと、ゲート絶縁膜ＧＩと、サイドウォール絶縁膜ＳＷＩとを有している。
【００４２】
図２Ｆに示したＭＯＳ型トランジスタの構成要素の位置関係について説明する。ゲート絶縁膜ＧＩは、シリコン基板ＳＵＢまたは分離領域ＳＴＩの上に積層されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩの上に積層されている。サイドウォール絶縁膜ＳＷＩは、ゲート電極ＧＥと、ゲート絶縁膜ＧＩとの集合体における側面に隣接して、かつ、シリコン基板ＳＵＢまたは分離領域ＳＴＩの表面の上に、形成されている。
【００４３】
なお、ＭＯＳ構造回路部ＭＯＳには、ロジック回路領域ＬＣＡ以外の領域に形成されたロジック回路構造ダミーゲートが含まれても良い。このロジック回路構造ダミーゲートは、ロジック回路領域ＬＣＡに形成されたＭＯＳ型トランジスタと同様の構造を有することが好ましい。
【００４４】
本実施形態では、不揮発性メモリセルと同じＭＯＮＯＳ型トランジスタの構造を有するメモリセル構造ダミーゲートＭＤＧを、チップ周辺回路領域ＣＳＡのみならず、チップ中心回路領域ＣＣＡにも配置する。このとき、ダミーゲートの、不揮発性メモリセルに対する位置関係を適宜に調整することによって、半導体装置全体における抜きデータ率のバランスを取ることが可能となる。
【００４５】
ただし、エッチングを行う段階では、半導体チップがシリコンウェハーからダイシングされる前であって、同一シリコンウェハー上の全ての半導体チップに配置されるダミーゲートがそれぞれの不揮発性メモリセルに影響し得ることを考慮した上で、位置関係の調整を行うことが望ましい。
【００４６】
第１の実施形態による半導体装置の製造方法について、一連の工程の一例を説明する。図３Ａ〜図３Ｈは、第１の実施形態による半導体装置の製造方法における第１〜第８の状態を示す断面図である。
【００４７】
まず、シリコン基板ＳＵＢ上にワードゲート電極ＷＧＥと、ゲート電極ＧＥとを形成し、さらに不純物の注入を行うと、図３Ａに示した第１の状態が得られる。図３Ａに示した断面図は、シリコン基板ＳＵＢと、ワードゲート絶縁膜ＷＧＩと、ワードゲート電極ＷＧＥと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを示している。
【００４８】
図３Ａに示した断面図において、シリコン基板ＳＵＢの上には、ワードゲート絶縁膜ＷＧＩと、ゲート絶縁膜ＧＩとが積層されている。ワードゲート絶縁膜ＷＧＩの上には、ワードゲート電極ＷＧＥが積層されている。ゲート絶縁膜ＧＩの上には、ゲート電極ＧＥが積層されている。
【００４９】
ここで、図３Ａの左側に示したワードゲート絶縁膜ＷＧＩと、ワードゲート電極ＷＧＥとが含まれる部分を、部分Ｂ１と記す。部分Ｂ１は、図３Ａに示した半導体装置のうち、不揮発性メモリセルとして動作するＭＯＮＯＳ型トランジスタに加工される部分である。
【００５０】
同様に、図３Ａの右側に示したワードゲート絶縁膜ＷＧＩと、ワードゲート電極ＷＧＥとが含まれる部分を、部分Ｂ３と記す。部分Ｂ３は、図３Ａに示した半導体装置のうち、不揮発性メモリセルとして動作するＭＯＮＯＳ型トランジスタと同じ構成を有するダミーゲートに加工される部分である。
【００５１】
また、図３Ａの中央に示したゲート絶縁膜ＧＩと、ゲート電極ＧＥとの集合を、部分Ｂ２と記す。部分Ｂ２は、図３Ａに示した半導体装置のうち、ダミーワードゲートＤＷＧと、ロジック回路とに加工される部分である。
【００５２】
第１の状態の次に、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンとを、この順番に積層する。その結果、図３Ｂに示した第２の状態が得られる。図３Ｂに示した断面図は、図３Ａに示した構成要素に加えて、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンとを示している。
【００５３】
図３Ｂに示した断面図において、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンとは、図３Ａに示した断面図におけるシリコン基板ＳＵＢと、ワードゲート絶縁膜ＷＧＩと、ワードゲート電極ＷＧＥと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとの表面を覆っている。
【００５４】
図３Ｂに示した断面図における部分Ｂ１は、図３Ａに示した断面図における部分Ｂ１の構成要素に加えて、これらの構成要素の表面および近辺に積層された第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンと含む。
【００５５】
図３Ｂに示した断面図における部分Ｂ２は、図３Ａに示した断面図における部分Ｂ２の構成要素に加えて、これらの構成要素の表面および近辺に積層された第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンと含む。
【００５６】
図３Ｂに示した断面図における部分Ｂ３は、図３Ａに示した断面図における部分Ｂ３の構成要素に加えて、これらの構成要素の表面および近辺に積層された第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥに加工されるポリシリコンと含む。
【００５７】
第２の状態の次に、メモリゲート電極ＭＧＥに加工されるポリシリコンの一部を、ドライエッチングによって除去する。その結果、図３Ｃに示した第３の状態が得られる。図３Ｃに示した断面図は、図３Ｂに示した断面図における構成要素のうち、メモリゲート電極ＭＧＥに加工されるポリシリコン以外の全てを示している。さらに、図３Ｃに示した断面図は、図３Ｂに示したメモリゲート電極ＭＧＥに加工されるポリシリコンのうち、部分Ｂ１〜Ｂ３のそれぞれにおける側面に残った部分を示している。
【００５８】
図３Ｃに示した断面図において、部分Ｂ１〜Ｂ３のそれぞれにおける上面からは、メモリゲート電極ＭＧＥに加工されるポリシリコンが除去されており、第２のシリコン酸化膜ＳＯが露出している。同様に、部分Ｂ１〜Ｂ３の両側におけるシリコン基板ＳＵＢにおいても、メモリゲート電極ＭＧＥに加工されるポリシリコンが除去されており、第２のシリコン酸化膜ＳＯが露出している。
【００５９】
第３の状態の次に、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとの一部を除去する。その結果、図３Ｄに示した第４の状態が得られる。さらに、図３Ｄに示した断面図は、図３Ｃに示した第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとのうち、メモリゲート電極ＭＧＥに加工されるポリシリコンと、ゲート電極ＧＥ、ワードゲート電極ＷＧＥまたはシリコン基板ＳＵＢとに挟まれた領域に残った部分を示している。
【００６０】
図３Ｄに示した断面図において、部分Ｂ１〜Ｂ３のそれぞれにおける上面からは、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとが除去されており、ワードゲート電極ＷＧＥまたはゲート電極ＧＥが露出している。同様に、部分Ｂ１〜Ｂ３の両側におけるシリコン基板ＳＵＢにおいても、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとが除去されており、シリコン基板ＳＵＢが露出している。
【００６１】
第４の状態の次に、シリコン基板ＳＵＢと、部分Ｂ１およびＢ３と、部分Ｂ２の一部とにおける表面に、フォトレジストＲを塗布する。その結果、図３Ｅに示した第５の状態が得られる。図３Ｅに示した断面図の場合は、フォトレジストＲは、適宜なマスクを用いることで、左右方向に４つの部分に分かれている。図３Ｅに示した断面図は、図３Ｄに示した断面図における構成要素の全てに加えて、これら４つのフォトレジストＲを示している。これら４つのフォトレジストＲを、図３Ｅにおける左から右に向かって、第１〜第４のフォトレジストＲと記す。
【００６２】
図３Ｅに示した断面図において、第１のフォトレジストＲは、部分Ｂ１を覆い、かつ、部分Ｂ２の左端までまたがっている。第２および第３のフォトレジストＲは、部分Ｂ２の上面に乗っている。第４のフォトレジストＲは、部分Ｂ３を覆い、かつ、部分Ｂ２の右端までまたがっている。言い換えれば、部分Ｂ２に含まれるゲート電極ＧＥの上面には、フォトレジストＲに覆われていない３ヶ所の露出部分がある。
【００６３】
第５の状態の次に、フォトレジストＲを用いるドライエッチングを行い、その後フォトレジストＲを除去する。その結果、図３Ｆに示した第６の状態が得られる。図３Ｆに示した断面図は、図３Ｄに示した断面図におけるシリコン基板ＳＵＢと、部分Ｂ１と、部分Ｂ３と、部分Ｂ２の露出部分が除去されて残った４つの部分Ｂ２ａ〜Ｂ２ｄとを示している。
【００６４】
図３Ｆに示した断面図において、部分Ｂ２ａ〜Ｂ２ｄの断面は、この順番に、図３Ｆの左から右に向かって並んでいる。部分Ｂ２ａは、図３Ｃ〜図３Ｅに示した断面図における部分Ｂ２の左端部分であって、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥとを含んでいる。部分Ｂ２ａは、ダミーワードゲートＤＷＧに加工される部分である。部分Ｂ２ｂと、部分Ｂ２ｃとはそれぞれ、図３Ｅに示した断面図における部分Ｂ２の中央部分であって、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを含んでいる。部分Ｂ２ｂと、部分Ｂ２ｃとは、ロジック回路に加工される部分である。部分Ｂ２ｄは、図３Ｃ〜図３Ｅに示した断面図における部分Ｂ２の右端部分であって、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥとを含んでいる。部分Ｂ２ａは、ダミーワードゲートＤＷＧに加工される部分である。
【００６５】
第６の状態の次に、シリコン基板ＳＵＢと、部分Ｂ１と、部分Ｂ２ａと、部分Ｂ２ｄと、部分Ｂ３とにおける表面に、フォトレジストＲを塗布する。その結果、図３Ｇに示した第７の状態が得られる。図３Ｇに示した断面図の場合は、フォトレジストＲは、適宜なマスクを用いることで、左右方向に２つの部分に分かれている。これら２つのフォトレジストＲを、図３Ｇの左から右に向かって、第１および第２のフォトレジストＲと記す。図３Ｇに示した断面図は、図３Ｆに示した断面図における構成要素の全てに加えて、第１のフォトレジストＲと、第２のフォトレジストＲとを示している。
【００６６】
図３Ｇに示した断面図において、第１のフォトレジストＲは、部分Ｂ１と、部分Ｂ２ａとをまたがって覆っている。第２のフォトレジストＲは、部分Ｂ２ｄと、部分Ｂ３とをまたがって覆っている。言い換えれば、シリコン基板ＳＵＢのうち、部分Ｂ２ａと、部分Ｂ２ｄとの間に位置する部分は、フォトレジストＲを塗布しない。
【００６７】
第７の状態の次に、フォトレジストＲによってマスクされていない部分に対して、不純物の注入を行い、フォトレジストＲを除去し、サイドウォール絶縁膜ＳＷＩを形成する。その結果、図３Ｈに示した第８の状態が得られる。図３Ｈの場合は、サイドウォール絶縁膜ＳＷＩは、部分Ｂ１と、部分Ｂ２ａと、部分Ｂ２ｂと、部分Ｂ２ｃと、部分Ｂ２ｄと、部分Ｂ３とのそれぞれにおける両側面に形成されている。図３Ｈに示した断面図は、図３Ｆに示した断面図における全ての構成要素に加えて、これらのサイドウォール絶縁膜ＳＷＩを示している。
【００６８】
ここで、図３Ｈに示した不揮発性メモリセルに加工される部分Ｂ１は、図２Ｂに示した不揮発性メモリセル領域ＭＣＡに対応する。同様に、図３Ｈに示した境界部に加工される部分Ｂ２ａおよびＢ２ｄは、図２Ｃに示した境界部ＢＮＤに対応する。図３Ｈに示したロジック回路に加工される部分Ｂ２ｂは、図２Ｃに示したロジック回路ブロックＬＣＢに対応する。図３Ｈに示したロジック回路に加工される部分Ｂ２ｃは、図２Ｃに示したダミーロジック回路ブロックＬＤＢに対応する。図３Ｈに示したメモリセル構造ダミーゲートに加工される部分Ｂ３は、図２Ｃに示したメモリセル構造ダミーゲートブロックＭＤＢに対応する。
【００６９】
図３Ｈに示した不揮発性メモリセルに加工される部分Ｂ１と、メモリセル構造ダミーゲートに加工される部分Ｂ３とは、同様のＭＯＮＯＳ型トランジスタの構造を有している。同様に、図３Ｈに示したロジック回路に加工される部分Ｂ２ｂおよびＢ２ｃは、ＭＯＳ型トランジスタの構造を有している。これらの要素の構成については、図２Ｂおよび図２Ｃを参照して上記に説明したとおりであるので、さらなる詳細な説明を省略する。
【００７０】
図３Ｈに示した境界部に加工される部分Ｂ２ａの構成について説明する。なお、境界部に加工される部分Ｂ２ｄの構成は、境界部に加工される部分Ｂ２ａを図３Ｈの左右方向に反転したものに等しいので、更なる詳細な説明を省略する。
【００７１】
図３Ｈに示した境界部に加工される部分Ｂ２ａの構成要素について説明する。
図３Ｈに示した境界部に加工される部分Ｂ２ａは、第１および第２のゲート電極ＧＥと、ゲート絶縁膜ＧＩと、第１〜第３のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第１および第２のサイドウォール絶縁膜ＳＷＩとを有している。
【００７２】
図３Ｈに示した境界部に加工される部分Ｂ２ａの構成要素の位置関係について説明する。ゲート絶縁膜ＧＩは、シリコン基板ＳＵＢの上に積層されている。第１のゲート電極ＧＥは、ゲート絶縁膜ＧＩの上に積層されている。第１のゲート電極ＧＥおよびゲート絶縁膜ＧＩの集合体の、ＭＯＮＯＳ型トランジスタに面する側面と、この側面に隣接するシリコン基板ＳＵＢの表面とにわたって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとが、この順番に積層されている。
【００７３】
第２のゲート電極ＧＥは、第２のシリコン酸化膜ＳＯの上に形成されている。第１のサイドウォール絶縁膜ＳＷＩは、メモリゲート電極ＭＧＥと、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとの集合体における側面に隣接して、かつ、シリコン基板ＳＵＢの表面の上に、形成されている。
【００７４】
第１のゲート電極ＧＥおよびゲート絶縁膜ＧＩの集合体の、ＭＯＳ型トランジスタに面する側面と、この側面に隣接するシリコン基板ＳＵＢの表面とにわたって、第３のシリコン酸化膜ＳＯが積層されている。第２のサイドウォール絶縁膜ＳＷＩは、第３のシリコン酸化膜ＳＯの上に形成されている。
【００７５】
このように、第１の実施形態による境界部に加工される部分Ｂ２ａおよびＢ２ｄ、すなわち第１の実施形態による境界部ＢＮＤは、ＭＯＮＯＳ型トランジスタおよびＭＯＳ型トランジスタの中間的な幅を有している。
【００７６】
第１の実施形態による半導体装置の製造方法と比較して、従来技術による半導体装置の製造方法について説明する。図３Ｉ〜図３Ｋは、従来技術による半導体装置の製造方法における第１〜第３の状態を示す断面図である。
【００７７】
ここでは、図３Ｄに示した第１の実施形態による第４の状態の次に、図３Ｅに示した断面図の場合とは異なる部位にフォトレジストＲを塗布する。その結果、図３Ｉに示した従来技術による第１の状態が得られる。図３Ｉに示した断面図の場合は、フォトレジストＲは、適宜なマスクを用いることで、左右方向に４つの部分に分かれている。図３Ｉに示した断面図は、図３Ｄに示した断面図における構成要素の全てに加えて、これら４つのフォトレジストＲを示している。これら４つのフォトレジストを、図３Ｉにおける左から右に向かって、第１〜第４のフォトレジストＲと記す。
【００７８】
図３Ｉに示した断面図において、第１のフォトレジストＲは、部分Ｂ１を覆っている。第２および第３のフォトレジストＲは、部分Ｂ２の上面に乗っている。第４のフォトレジストＲは、部分Ｂ３を覆っている。言い換えれば、フォトレジストＲには３つの露出部分があり、部分Ｂ２における左端部分と、中央部分と、右端部分とは、フォトレジストＲに覆われていない。
【００７９】
従来技術による第１の状態の次に、フォトレジストＲを用いるドライエッチングを行い、その後フォトレジストＲを除去する。その結果、図３Ｊに示した従来技術による第２の状態や、図３Ｋに示した従来技術による第３の状態などが得られる。
【００８０】
図３Ｊに示した断面図は、図３Ｄに示した部分Ｂ１と、部分Ｂ３と、部分Ｂ２の露出部分が除去されて残った４つの部分Ｂ２ａ〜Ｂ２ｄとを示している。図３Ｊに示した断面図において、部分Ｂ２ａ〜Ｂ２ｄの断面は、この順番に、図３Ｊの左から右に向かって並んでいる。部分Ｂ２ａは、図３Ｄに示した断面図における部分Ｂ２の左端部分であって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとを含んでいる。部分Ｂ２ａは、ダミーワードゲートＤＷＧに加工される部分である。部分Ｂ２ｂと、部分Ｂ２ｃとはそれぞれ、図３Ｄに示した断面図における部分Ｂ２の中央部分であって、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを含んでいる。部分Ｂ２ｂと、部分Ｂ２ｃとは、ロジック回路に加工される部分である。部分Ｂ２ｄは、図３Ｄに示した断面図における部分Ｂ２の右端部分であって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯとを含んでいる。部分Ｂ２ｄは、ダミーワードゲートＤＷＧに加工される部分である。
【００８１】
図３Ｋに示した断面図は、図３Ｄに示した部分Ｂ１と、部分Ｂ３と、部分Ｂ２の露出部分が除去されて残った４つの部分Ｂ２ａ〜Ｂ２ｄとを示している。図３Ｋに示した断面図において、部分Ｂ２ａ〜Ｂ２ｄの断面は、この順番に、図３Ｋの左から右に向かって並んでいる。部分Ｂ２ａは、図３Ｄに示した断面図における部分Ｂ２の左端部分であって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを含んでいる。部分Ｂ２ａは、ダミーワードゲートＤＷＧに加工される部分である。部分Ｂ２ｂと、部分Ｂ２ｃとはそれぞれ、図３Ｄに示した断面図における部分Ｂ２の中央部分であって、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを含んでいる。部分Ｂ２ｂと、部分Ｂ２ｃとは、ロジック回路に加工される部分である。部分Ｂ２ｄは、図３Ｄに示した断面図における部分Ｂ２の右端部分であって、第１のシリコン酸化膜ＳＯと、シリコン窒化膜ＳＮと、第２のシリコン酸化膜ＳＯと、メモリゲート電極ＭＧＥと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを含んでいる。部分Ｂ２ｄは、ダミーワードゲートＤＷＧに加工される部分である。
【００８２】
図３Ｊまたは図３Ｋに示した断面図は、図３Ｈに示した断面図と、以下の点で異なる。すなわち、図３Ｊまたは図３Ｋに示した構成例において境界部として形成された部分Ｂ２ａおよびＢ２ｄには、サイドウォール絶縁膜ＳＷＩおよびこれに隣接するシリコン酸化膜ＳＯが無い。また、図３Ｊまたは図３Ｋに示した構成例において境界部として形成された部分Ｂ２ａおよびＢ２ｄには、ゲート電極ＧＥおよびゲート絶縁膜ＧＩが全く形成されていないか、形成されていてもその幅が狭い。
【００８３】
図３Ｊまたは図３Ｋに示した従来技術の構成例では、境界部として形成された部分Ｂ２ａおよびＢ２ｄと、シリコン基板ＳＵＢとが接触する面積が小さすぎる。そのため、境界部として形成された部分Ｂ２ａおよびＢ２ｄがシリコン基板ＳＵＢから剥がれ落ちる場合がある。これに対して、図３Ｈに示した本実施形態の場合は、ダミーワードゲートＤＷＧとして形成された部分Ｂ２ａおよびＢ２ｄの幅をより広く確保し、したがってシリコン基板ＳＵＢとの接触面積が十分に大きいので、剥がれ落ちの危険性が無く、この理由からも半導体装置の歩留まりが改善する。
【００８４】
（第２の実施形態）
図４は、第２の実施形態によるチップ中心回路領域ＣＣＡの構成例を概略的に示す平面図である。図４に示した構成例によるチップ中心回路領域ＣＣＡは、図２Ｃに示した第１の実施形態によるチップ中心回路領域ＣＣＡと、以下の点で異なる。すなわち、メモリセル構造ダミーゲート領域ＭＤＡにおいて、複数のメモリセル構造ダミーゲートブロックＭＤＢを、図２Ｃの構成例では複数の境界部ＢＮＤで１つずつ囲んでいる。しかし、図４の構成例では１つの境界部ＢＮＤが全てのメモリセル構造ダミーゲートブロックＭＤＢを囲んでいる。
【００８５】
本実施形態では、同一の境界部ＢＮＤで囲むことで、複数のメモリセル構造ダミーゲートブロックＭＤＢの配置に関わる自由度が、第１の実施形態の場合よりも向上する。その一因として、例えば、隣接するメモリセル構造ダミーゲートブロックＭＤＢの間に、境界部ＢＮＤを配置しなくて済む分だけ、チップ面積に余裕が出来ることなどが挙げられる。
【００８６】
ここで、複数のメモリセル構造ダミーゲートブロックＭＤＢは、必ずしも縦横に矩形状に配置する必要は無い。複数のメモリセル構造ダミーゲートブロックＭＤＢが、図４に示したように、単なる矩形よりも複雑な形状に配置される場合も当然ある。このような場合において、境界部ＢＮＤの全体的な形状は、単なる矩形以外の、例えば凹多角形であっても良い。また、このような場合において、境界部ＢＮＤの全体的な形状は、５つ以上のコーナーを有しても良い。
【００８７】
本実施形態によれば、メモリセル構造ダミーゲートブロックＭＤＢの配置にさらなる自由度が得られるので、半導体装置全体における抜きデータのバランス取りをさらに高精度に行うことが可能となる。したがって、半導体装置のさらなる歩留まり改善が期待出来る。
【００８８】
（第３の実施形態）
第１および第２の実施形態では、メモリセル構造ダミーゲートブロックＭＤＢは電気的にフローティング状態である。第３の実施形態では、メモリセル構造ダミーゲートブロックＭＤＢの、抜きデータ率調整以外に、容量としても有効利用する方法について説明する。
【００８９】
図５Ａは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す平面図である。図５Ａに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、図２Ｄに示した第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢと比べて、各ダミーゲートを端部同士互い違いに繋げて１本のダミーゲートとした点で異なる。
【００９０】
また、図５Ａに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢでは、１本に繋がれたダミーゲートの一方の端部にワードゲート電極上コンタクトＷＧＣを設け、かつ、他方の端部にメモリゲート電極上コンタクトＭＧＣを設けている。ここで、ワードゲート電極上コンタクトＷＧＣはワードゲート電極ＷＧＥに接続されており、メモリゲート電極上コンタクトＭＧＣはメモリゲート電極ＭＧＥに接続されている。
【００９１】
本実施形態では、さらに、図示しない電極などをシリコン基板ＳＵＢ上に設けることが好ましい。
【００９２】
図５Ｂは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す断面図である。図５Ｂに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、第１の容量Ｃ１および第２の容量Ｃ２として利用可能である。ここで、シリコン基板ＳＵＢと、メモリゲート電極ＭＧＥとが、第１の容量Ｃ１における両電極にそれぞれ対応する。また、メモリゲート電極ＭＧＥと、ワードゲート電極ＷＧＥとが、第２の容量Ｃ２における両電極にそれぞれ対応する。
【００９３】
図５Ｃは、第３の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの別の構成例を示す断面図である。図５Ｃに示した別の構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、第３の容量Ｃ３および第４の容量Ｃ３として利用可能である。ここで、シリコン基板ＳＵＢと、ワードゲート電極ＷＧＥとが、第３の容量Ｃ３における両電極にそれぞれ対応する。また、メモリゲート電極ＭＧＥと、ワードゲート電極ＷＧＥとが、第４の容量Ｃ４における両電極にそれぞれ対応する。
【００９４】
このように、第３の実施形態によれば、メモリセル構造ダミーゲートブロックＭＤＢを容量として有効利用することが可能である。
【００９５】
（第４の実施形態）
図６Ａは、第４の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの構成例を示す平面図である。図６Ｂに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、図２Ａおよび図２Ｄに示した第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢのゲート電極及び不揮発性メモリマクロ領域ＭＭＡのワードゲート電極のゲート幅若しくはゲート電極に比べて、ダミーゲートのゲート幅若しくはダミーゲート長をそれぞれ拡大し、１つのブロックにまとめた点で異なる。また、このダミーゲートは、平面視で見た場合の面積がメモリセル構造ダミーゲートブロックのワードゲート電極等及び不揮発性メモリマクロ領域よりも大きい。言い換えれば、図６Ｂに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、図２Ｄに示した第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢと比べて、抜きデータ率が高い。
【００９６】
図６Ａに示したメモリセル構造ダミーゲートブロックＭＤＢを用いることで、半導体装置全体の抜きデータ率を増大する方向に調整することが可能となる。
【００９７】
図６Ｂは、第４の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢの別の構成例を示す平面図である。図６Ｂに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、図２Ｄに示した第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢと比べて、ダミーゲートの幅はそのままに、本数を減らした点で異なる。言い換えれば、図６Ｂに示した構成例によるメモリセル構造ダミーゲートブロックＭＤＢは、図２Ｄに示した第１の実施形態によるメモリセル構造ダミーゲートブロックＭＤＢと比べて、抜きデータ率が低い。
【００９８】
図６Ｂに示したメモリセル構造ダミーゲートブロックＭＤＢを用いることで、半導体装置全体の抜きデータ率を減少する方向に調整することが可能となる。
【００９９】
このように、第４の実施形態では、メモリセル構造ダミーゲートブロックＭＤＢの配線密度を調整することによって、半導体装置全体の配線密度を、増大または減少する方向に調整することが可能となる。なお、これは、シリコンウェハー全体としての配線密度をも調整することが可能であることを意味する。そこで、本来の配線密度が異なる複数のシリコンウェハーの間で一致するように、シリコンウェハーごとの配線密度を調整することで、エッチング装置の調整回数を減らすことも可能となり、その結果、歩留まりのさらなる向上が期待される。
【０１００】
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
【符号の説明】
【０１０１】
Ｂ１：不揮発性メモリセル
Ｂ３：メモリセル構造ダミーゲート
Ｂ２ａ、Ｂ２ｄ：ロジック回路
Ｂ２ｂ、Ｂ２ｃ：境界部
ＢＮＤ：境界部
Ｃ：チップ
Ｃ１〜Ｃ４：容量
ＣＣＡ：チップ中心回路領域
ＣＩＤ：チップ内メモリセル構造ダミー領域
ＣＳＡ：チップ周辺回路領域
ＣＳＤ：チップ端メモリセル構造ダミー領域
ＤＧＡ：ダミーゲート領域
ＧＯＩ：ゲート上絶縁膜
ＩＬＩ：層間絶縁膜
ＬＣＡ：ロジック回路領域
ＬＣＢ：ロジック回路ブロック
ＬＤＡ：ロジックゲート加工時のダミーゲート領域
ＬＤＢ：ダミーロジック回路ブロック
ＭＣ：不揮発性メモリセル
ＭＣＡ：不揮発性メモリセル領域
ＭＤＡ：メモリセル構造ダミー領域
ＭＤＢ：メモリセル構造ダミーゲートブロック
ＭＤＧ：メモリセル構造ダミーゲート
ＭＧＣ：メモリゲート電極上コンタクト
ＭＧＥ：メモリゲート電極
ＭＭＡ：不揮発性メモリマクロ領域
ＭＯＮＯＳ：ＭＯＮＯＳ構造部
ＭＯＳ：ＭＯＳ構造部
ＯＮＯ：酸化膜・窒化膜・酸化膜絶縁膜
ＳＮ：シリコン窒化膜
ＳＯ：シリコン酸化膜
ＳＵＢ：シリコン基板
ＳＴＩ：分離領域
ＳＷＩ：サイドウォール絶縁膜
ＷＧＣ：ワードゲート電極上コンタクト
ＷＧＥ：ワードゲート電極
ＷＧＩ：ワードゲート絶縁膜
【図１】
2013222805.tif 000003
【図２Ａ】
2013222805.tif 000004
【図２Ｂ】
2013222805.tif 000005
【図２Ｃ】
2013222805.tif 000006
【図２Ｄ】
2013222805.tif 000007
【図２Ｅ】
2013222805.tif 000008
【図２Ｆ】
2013222805.tif 000009
【図３Ａ】
2013222805.tif 000010
【図３Ｂ】
2013222805.tif 000011
【図３Ｃ】
2013222805.tif 000012
【図３Ｄ】
2013222805.tif 000013
【図３Ｅ】
2013222805.tif 000014
【図３Ｆ】
2013222805.tif 000015
【図３Ｇ】
2013222805.tif 000016
【図３Ｈ】
2013222805.tif 000017
【図３Ｉ】
2013222805.tif 000018
【図３Ｊ】
2013222805.tif 000019
【図３Ｋ】
2013222805.tif 000020
【図４】
2013222805.tif 000021
【図５Ａ】
2013222805.tif 000022
【図５Ｂ】
2013222805.tif 000023
【図５Ｃ】
2013222805.tif 000024
【図６Ａ】
2013222805.tif 000025
【図６Ｂ】
2013222805.tif 000026