(57)【要約】【課題】サージ電圧に強く、チップ面積が小さな半導体装置を提供する。【解決手段】この半導体装置は、インバータを構成するＰチャネルＭＯＳトランジスタ１およびＮチャネルＭＯＳトランジスタ２のドレイン−ゲート間にコンデンサ３を接続する。トランジスタ１，２の各々のソースとバックゲートの間の空き領域にコンデンサ３を配置する。トランジスタ２用のポリシリコン配線層ＰＬと第１メタル配線層ＭＬ１を用いてコンデンサ３を形成する。正極性のサージ電圧が出力端子４に発生すると、コンデンサ３を介してトランジスタ２のゲート電圧が上昇し、トランジスタ２が導通する。したがって、トランジスタ１，２がサージ電圧によって破壊されるのを防止できる。【選択図】図１
2013222872.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された半導体装置であって、
ドレイン電極が出力端子に接続され、ソース電極およびバックゲート電極が予め定められた電圧を受け、ゲート電極が内部信号を受けるトランジスタと、
第１の電極が前記ドレイン電極に接続され、第２の電極が前記ゲート電極に接続されたコンデンサとを備え、
前記コンデンサは、前記ドレイン電極または前記ソース電極と前記バックゲート電極との間の領域に配置され、
前記出力端子に第１のサージ電圧が印加されると、前記第１のサージ電圧が前記コンデンサを介して前記ゲート電極に伝達されて前記トランジスタが導通する、半導体装置。
【請求項２】
さらに、前記半導体基板の表面の上方に形成されたポリシリコン配線層と、
前記ポリシリコン配線層の上方に形成された金属配線層とを備え、
前記ゲート電極および前記第２の電極は前記ポリシリコン配線層を用いて形成され、
前記ドレイン電極、前記ソース電極、前記バックゲート電極、および前記第１の電極はともに前記金属配線層を用いて形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は前記ドレイン電極および前記ソース電極の間に設けられ、
前記バックゲート電極は前記ドレイン電極または前記ソース電極から予め定められた距離以上離間して設けられている、請求項１に記載の半導体装置。
【請求項４】
前記予め定められた距離は、前記第１のサージ電圧と逆極性の第２のサージ電圧が前記出力端子に印加された場合に、前記バックゲート電極をベースとし、前記ソース電極をコレクタとし、前記ドレイン電極をエミッタとする寄生トランジスタが破壊されるのを防止するために必要な距離に設定されている、請求項３に記載の半導体装置。
【請求項５】
前記トランジスタはＮチャネルＭＯＳトランジスタであり、
前記予め定められた電圧は接地電圧であり、
前記第１のサージ電圧は正極性のサージ電圧である、請求項１に記載の半導体装置。
【請求項６】
前記トランジスタはＰチャネルＭＯＳトランジスタであり、
前記予め定められた電圧は電源電圧であり、
前記第１のサージ電圧は負極性のサージ電圧である、請求項１に記載の半導体装置。
【請求項７】
半導体基板の表面に形成された半導体装置であって、
ドレイン電極が出力端子に接続され、ソース電極が予め定められた電圧を受け、ゲート電極が内部信号を受けるトランジスタと、
第１の電極が前記ドレイン電極に接続され、第２の電極が前記ゲート電極に接続されたコンデンサとを備え、
前記コンデンサは前記ゲート電極の上に配置され、
前記ゲート電極は前記第２の電極を兼ね、
前記ドレイン電極は前記ゲート電極の上方まで延在して前記第１の電極を兼ね、
前記出力端子に第１のサージ電圧が印加されると、前記第１のサージ電圧が前記コンデンサを介して前記ゲート電極に伝達されて前記トランジスタが導通する、半導体装置。
【請求項８】
さらに、前記半導体基板の表面の上方に形成されたポリシリコン配線層と、
前記ポリシリコン配線層の上方に形成された金属配線層とを備え、
前記ゲート電極および前記第２の電極は前記ポリシリコン配線層を用いて形成され、
前記ドレイン電極、前記ソース電極、および前記第１の電極はともに前記金属配線層を用いて形成されている、請求項７に記載の半導体装置。
【請求項９】
前記トランジスタはＮチャネルＭＯＳトランジスタであり、
前記予め定められた電圧は接地電圧であり、
前記第１のサージ電圧は正極性のサージ電圧である、請求項７に記載の半導体装置。
【請求項１０】
前記トランジスタはＰチャネルＭＯＳトランジスタであり、
前記予め定められた電圧は電源電圧であり、
前記第１のサージ電圧は負極性のサージ電圧である、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば、半導体基板の表面に形成された出力トランジスタを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
従来より、半導体装置には、内部信号を反転させて出力端子に出力するインバータが設けられている。インバータは、ドレインが出力端子に接続され、ソースおよびバックゲートが接地電圧を受け、ゲートが内部信号を受けるＮチャネルＭＯＳトランジスタを含む。このような半導体装置において、ＮチャネルＭＯＳトランジスタが非導通状態であるときに出力端子にサージ電圧（たとえば、静電気）が印加されると、ＮチャネルＭＯＳトランジスタが破壊される。
【０００３】
ＮチャネルＭＯＳトランジスタがサージ電圧によって破壊されるのを防止する方法としては、トランジスタのサイズを大きくしてトランジスタの耐圧を大きくする方法がある。また、出力端子から接地電圧のラインにサージ電圧を流出させる保護回路を設ける方法もある（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、トランジスタのサイズを大きくしたり、保護回路を設けると、チップ面積が大きくなるという問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、本願の半導体装置では、トランジスタのドレイン電極とゲート電極の間にコンデンサが接続される。また、コンデンサは、ドレイン電極またはソース電極とバックゲート電極との間の領域に配置される。
【発明の効果】
【０００８】
一実施の形態によれば、サージ電圧に応答してトランジスタが導通し、サージ電圧によってトランジスタが破壊されるのを防止することができる。また、トランジスタの空き領域にコンデンサを配置するので、チップ面積が小さくて済む。
【図面の簡単な説明】
【０００９】
【図１】本願の実施の形態１による半導体装置の要部を示す回路図である。
【図２】図１に示したＮチャネルＭＯＳトランジスタおよびコンデンサのレイアウトを示す平面図である。
【図３】図２のＡ部拡大図である。
【図４】図３に示したＮチャネルＭＯＳトランジスタおよびコンデンサの要部を示す平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】図５に示したＮチャネルＭＯＳトランジスタおよびコンデンサの構成を示す斜視図である。
【図７】本願の実施の形態２による半導体装置に含まれるＮチャネルＭＯＳトランジスタおよびコンデンサのレイアウトを示す平面図である。
【図８】図７のＢ部拡大図である。
【発明を実施するための形態】
【００１０】
[実施の形態１]
図１は、本願の実施の形態１による半導体装置の要部を示す回路図である。図１において、この半導体装置は、ＰチャネルＭＯＳトランジスタ１、ＮチャネルＭＯＳトランジスタ２、コンデンサ３、および出力端子４を備える。
【００１１】
ＰチャネルＭＯＳトランジスタ１のソースおよびバックゲートは電源電圧ＶＣＣを受け、そのドレインは出力端子４に接続され、そのゲートは内部信号φ１を受ける。ＮチャネルＭＯＳトランジスタ２のドレインは出力端子４に接続され、そのソースおよびバックゲートは接地電圧ＶＳＳを受け、そのゲートは内部信号φ１を受ける。トランジスタ１，２は、インバータを構成する。コンデンサ３の第１の電極Ｅ１は出力端子４に接続され、その第２の電極Ｅ２はトランジスタ１，２のゲートに接続される。
【００１２】
内部信号φ１が「Ｌ」レベル（接地電圧ＶＳＳ)である場合は、ＰチャネルＭＯＳトランジスタ１が導通するとともにＮチャネルＭＯＳトランジスタ２が非導通になり、出力端子４が「Ｈ」レベル（電源電圧ＶＣＣ)になる。内部信号φ１が「Ｈ」レベルである場合は、ＰチャネルＭＯＳトランジスタ１が非導通になるとともにＮチャネルＭＯＳトランジスタ２が導通し、出力端子４が「Ｌ」レベルになる。したがって、出力端子４には、内部信号φ１の相補信号（反転信号）が出力される。
【００１３】
今、トランジスタ１，２のゲートがフローティング状態にされてトランジスタ１，２がともに非導通状態にされているものとする。この場合に、出力端子４に正極性のサージ電圧（たとえば、静電気）が印加されると、コンデンサ３の第１の電極Ｅ１の電圧がサージ電圧分だけ上昇し、容量結合によってコンデンサ３の第２の電極Ｅ２の電圧がサージ電圧分だけ上昇する。これにより、トランジスタ１，２のゲートの電圧がサージ電圧分だけ上昇してトランジスタ２が導通し、出力端子４に印加された正極性のサージ電圧はトランジスタ２を介して接地電圧ＶＳＳのラインに流出する。したがって、サージ電圧によってトランジスタ１，２が破壊されるのを防止することができる。
【００１４】
同様に、出力端子４に負極性のサージ電圧（たとえば、静電気）が印加されると、コンデンサ３の第１の電極Ｅ１の電圧がサージ電圧分だけ低下し、容量結合によってコンデンサ３の第２の電極Ｅ２の電圧がサージ電圧分だけ低下する。これにより、トランジスタ１，２のゲートの電圧がサージ電圧分だけ低下してトランジスタ１が導通し、電源電圧ＶＣＣのラインからトランジスタ１を介して出力端子４に電流が流れ、出力端子４に印加された負極性のサージ電圧は消去される。したがって、負極性のサージ電圧によってトランジスタ１，２が破壊されるのを防止することができる。
【００１５】
図２は、ＮチャネルＭＯＳトランジスタ２およびコンデンサ３のレイアウトを示す平面図である。図２において、ＮチャネルＭＯＳトランジスタ２は、シリコン基板１０の表面に形成され、並列接続された複数（図では８個）のＮチャネルＭＯＳトランジスタ１１を含む。シリコン基板１０の表面の略正方形の領域が８個の長方形の領域に分割され、各領域にＮチャネルＭＯＳトランジスタ１１が形成されている。各領域は、図２中のＸ方向に延びる長辺と、Ｙ方向に延びる短辺とを有する。コンデンサ３の半分は、８個の領域に分散配置されている。なお、コンデンサ３の残りの半分は、ＰチャネルＭＯＳトランジスタ１の領域内に分散配置されている。
【００１６】
図３（ａ）は、図２のＡ部拡大図であり、１つのＮチャネルＭＯＳトランジスタ１１の要部を示す図である。図３（ｂ）は、図３（ａ）のＩＩＩＢ−ＩＩＩＢ線断面図である。図３（ａ）（ｂ）において、シリコン基板１０の表面にＰ型ウェルＰＷが形成され、Ｐ型ウェルＰＷの表面には、複数（図では６本）のゲート電極Ｇが互いに平行に形成される。各ゲート電極Ｇは、Ｘ方向に延在しており、ポリシリコン配線層ＰＬを用いて形成されている。各ゲート電極ＧとＰ型ウェルＰＷの表面との間には、ゲート絶縁膜（図示せず）が形成されている。
【００１７】
６本のゲート電極Ｇの一方端部にＹ方向に延在する電極ＧＥが形成されており、各ゲート電極Ｇの一方端部は電極ＧＥに接続されている。電極ＧＥは、ポリシリコン配線層ＰＬを用いて形成されている。複数のゲート電極Ｇおよび電極ＧＥは、ＮチャネルＭＯＳトランジスタ１１のゲートとなる。電極ＧＥは、複数のスルーホールを介して、さらに上方のゲート配線ＧＬに接続され、そのゲート配線ＧＬを介して他のＮチャネルＭＯＳトランジスタ１１のゲートに接続されている。図３（ａ）では、スルーホールは四角印（□）で示されている。
【００１８】
６本のゲート電極Ｇの間および両側において、Ｐ型ウェルＰＷの表面に合計７個のＮ型不純物拡散層が形成される。各ゲート電極Ｇのいずれか一方側の不純物拡散領域がソース領域Ｓとして使用され、他方側の不純物拡散領域がドレイン領域Ｄとして使用され、最両端のゲート電極Ｇの外側に当たる不純物拡散領域はソース領域Ｓとなる。図３（ａ）（ｂ）では、７個の不純物拡散層のうちの奇数番の不純物拡散層がソース領域Ｓとして使用され、偶数番の不純物拡散領域がドレイン領域Ｄとして使用されている。なお、逆に、奇数番の不純物拡散層をドレイン領域Ｄとして使用し、偶数番の不純物拡散領域をソース領域Ｓとして使用してもよい。
【００１９】
ポリシリコン配線層ＰＬの上に絶縁層ＩＬが形成され、その絶縁層ＩＬの上に第１メタル配線層ＭＬ１が形成されている。また、第１メタル配線層ＭＬ１を用いて４本のソース電極ＳＥと３本のドレイン電極ＤＥとが形成されている。４本のソース電極ＳＥは、それぞれ４つのソース領域Ｓの上方に配置されている。各ソース電極ＳＥは、複数のコンタクトホールを介して対応のソース領域Ｓに接続されている。図３（ａ）では、コンタクトホールは四角印（□）で示されている。４本のソース電極ＳＥは、さらに上方のソース配線（図示せず）に接続されてＮチャネルＭＯＳトランジスタ１１のソースとなる。各ＮチャネルＭＯＳトランジスタ１１のソースは、ソース配線を介して他のＮチャネルＭＯＳトランジスタ１１のソースに接続されている。
【００２０】
３本のドレイン電極ＤＥは、それぞれ３つのドレイン領域Ｄの上方に配置されている。各ドレイン電極ＤＥは、複数のコンタクトホールを介して対応のドレイン領域Ｄに接続されている。３本のドレイン電極ＤＥは、さらに上方のドレイン配線（図示せず）に接続されてＮチャネルＭＯＳトランジスタ１１のドレインとなる。各ＮチャネルＭＯＳトランジスタ１１のドレインは、ドレイン配線を介して他のＮチャネルＭＯＳトランジスタ１１のドレインに接続されている。
【００２１】
また、図３（ａ）（ｂ）中の上端のソース領域ＳからＹ方向に所定の距離だけ離れた位置において、Ｐ型ウェルＰＷの表面にＰ型拡散層が形成され、このＰ型拡散層はバックゲート領域ＢＧとして使用される。また、図３（ａ）（ｂ）中の下端のソース領域ＳからＹ方向に所定の距離だけ離れた位置において、Ｐ型ウェルの表面にＰ型拡散層が形成され、このＰ型拡散層はバックゲート領域ＢＧとして使用される。また、図３（ａ）中の左端に電極ＧＥからＸ方向に所定の距離だけ離れた位置において、Ｐ型ウェルの表面にＰ型拡散層が形成され、このＰ型拡散層もバックゲート領域ＢＧとして使用される。バックゲート領域ＢＧは、全体としては環状に形成されている。
【００２２】
隣接するソース領域Ｓおよびバックゲート領域ＢＧ間の距離は、出力端子４に負極性のサージ電圧が印加された場合に、バックゲート領域ＢＧをベースとし、ソース領域Ｓをコレクタとし、ドレイン領域Ｄをエミッタとする寄生トランジスタが極部動作し、ＮチャネルＭＯＳトランジスタ１１が破壊されるのを防止するために必要な距離に設定されている。この場合、バックゲート領域ＢＧとソース領域Ｓの間のＰ型ウェルＰＷの抵抗値が所定値以上に設定されることになり、寄生トランジスタに流れる電流が抑制される。
【００２３】
バックゲート領域ＢＧの上方にバックゲート電極ＢＧＥが設けられている。バックゲート電極ＢＧＥは、第１メタル配線層ＭＬ１を用いて形成されており、複数のコンタクトホールを介してバックゲート領域ＢＧに接続されている。バックゲート電極ＢＧＥは、さらに上方のバックゲート配線（図示せず）に接続されてＮチャネルＭＯＳトランジスタ１１のバックゲートとなる。各ＮチャネルＭＯＳトランジスタ１１のバックゲートは、バックゲート配線を介して他のＮチャネルＭＯＳトランジスタ１１のバックゲートに接続されている。
【００２４】
また、図３（ａ）（ｂ）中の上端のソース領域Ｓとバックゲート領域ＢＧ間の領域Ａ１において、ポリシリコン配線層ＰＬを用いて電極Ｅ２ａが形成されるとともに、第１メタル配線層ＭＬ１を用いて電極Ｅ１ａが形成される。電極Ｅ１ａと電極Ｅ２ａは、絶縁層ＩＬを介して互いに対向して設けられる。電極Ｅ１ａ，Ｅ２ａとそれらの間の絶縁層ＩＬは、コンデンサＣａを構成する。電極Ｅ２ａの端部は、電極ＧＥの一方端部に接続される。電極Ｅ１ａは、複数のスルーホールを介してドレイン配線に接続される。
【００２５】
また、図３（ａ）（ｂ）中の下端のソース領域Ｓとバックゲート領域ＢＧ間の領域Ａ２において、ポリシリコン配線層ＰＬを用いて電極Ｅ２ｂが形成されるとともに、第１メタル配線層ＭＬ１を用いて電極Ｅ１ｂが形成される。電極Ｅ１ｂと電極Ｅ２ｂは、絶縁層ＩＬを介して互いに対向して設けられる。電極Ｅ１ｂ，Ｅ２ｂとそれらの間の絶縁層ＩＬは、コンデンサＣｂを構成する。電極Ｅ２ｂの端部は、電極ＧＥの他方端部に接続される。電極Ｅ１ｂは、複数のスルーホールを介してドレイン配線に接続される。
【００２６】
したがって、コンデンサＣａ，Ｃｂは、ＮチャネルＭＯＳトランジスタ１１のドレイン−ゲート間に並列接続される。８組のコンデンサＣａ，Ｃｂは、並列接続されてコンデンサ３の容量の一部を構成する。８組の電極Ｅ１ａ，Ｅ１ｂは、並列接続されてコンデンサ３の第１の電極Ｅ１の半分を構成する。８組の電極Ｅ２ａ，Ｅ２ｂは、並列接続されてコンデンサ３の第２の電極Ｅ２の半分を構成する。
【００２７】
図４は、ＮチャネルＭＯＳトランジスタ１１の要部のレイアウトを示す平面図である。図５は、図４のＶ−Ｖ線断面図である。図６は、ＮチャネルＭＯＳトランジスタ１１の要部を模式的に示す斜視図である。
【００２８】
図４〜図６において、シリコン基板１０のＰ型ウェルＰＷの表面に長方形の環状のバックゲート領域ＢＧが配置される。環状のバックゲート領域ＢＫは、Ｘ方向に延在する部分とＹ方向に延在する部分とを有する。バックゲート領域ＢＧ内にソース領域Ｓとドレイン領域ＤがＹ方向に交互に配置される。図４〜図６では、２つのソース領域Ｓと１つのドレイン領域Ｄが示されている。図４〜図６中の右端のソース領域Ｓと、バックゲート領域ＧＫのうちのＸ方向に延在する部分とは、所定の距離だけ離して配置されている。
【００２９】
隣接するソース領域Ｓおよびドレイン領域Ｄの間の領域の上方にゲート電極Ｇが配置される。右端のソース領域Ｓおよびバックゲート領域ＢＫ間の領域の上方に電極Ｅ２ａが配置される。ゲート電極Ｇおよび電極Ｅ２ａの各々は、Ｘ方向に延在している。バックゲート領域ＢＧのうちのＹ方向に延在する部分に隣接して、電極ＧＥが配置される。電極ＧＥは、Ｙ方向に延在している。ゲート電極Ｇ、電極Ｅ１ａ、および電極ＧＥは、ともにポリシリコン配線層ＰＬを用いて形成される。ゲート電極Ｇおよび電極Ｅ２ａの各々は、２つの電極ＧＥ間に接続されている。
【００３０】
ソース領域Ｓの上方にソース電極ＳＥが配置され、ソース電極ＳＥは複数のコンタクトホールＣＨを介して対応のソース領域ＳＥに接続される。ドレイン領域ＤＥの上方にドレイン電極ＤＥが配置され、ドレイン電極ＤＥは複数のコンタクトホールＣＨを介して対応のドレイン領域Ｄに接続される。電極Ｅ２ａの上方に電極Ｅ１ａが配置される。電極Ｅ１ａ，Ｅ２ａおよびそれらの間の絶縁層は、コンデンサＣａを構成する。バックゲート領域ＢＫの上方にバックゲート電極ＢＧＥが配置され、バックゲート電極ＢＧＥは複数のコンタクトホールＣＨを介してバックゲート領域ＢＫに接続される。電極ＳＥ，ＤＥ，Ｅ１ａ，ＢＧＥは、ともに第１メタル配線層ＭＬ１を用いて形成される。
【００３１】
第１メタル配線層ＭＬ１の上方の第２メタル配線層ＭＬ２を用いてドレイン配線ＤＬが形成される。ドレイン配線ＤＬは、ドレイン電極ＤＬと電極Ｅ１ａの上方に形成され、複数のスルーホールＴＨを介してドレイン電極ＤＬおよび電極Ｅ１ａの各々に接続される。
【００３２】
また、ＰチャネルＭＯＳトランジスタ１の構成は、ＮチャネルＭＯＳトランジスタ２の構成と同様である。ただし、Ｐ型ウェルＰＷの代わりにＮ型ウェルが設けられ、Ｎ型不純物拡散領域の代わりにＰ型不純物拡散領域が設けられる。コンデンサ３の残りの半分は、ＰチャネルＭＯＳトランジスタ１のソースおよびバックゲート間の空き領域に配置される。また、コンデンサの残りの半分は、ＰチャネルＭＯＳトランジスタ１用のポリシリコン配線層と第１メタル配線層を用いて形成される。
【００３３】
以上のように、この実施の形態１では、トランジスタ１，２のドレイン−ゲート間にコンデンサ３が接続される。出力端子４に正極性のサージ電圧が印加されると、コンデンサ３を介してＮチャネルＭＯＳトランジスタ２のゲート電圧が上昇し、ＮチャネルＭＯＳトランジスタ２が導通する。これにより、正極性のサージ電圧がＮチャネルＭＯＳトランジスタ２を介して接地電圧ＶＳＳのラインに流出し、サージ電圧によってトランジスタ１，２が破壊されるのを防止することができる。
【００３４】
同様に、出力端子４に負極性のサージ電圧が印加されると、コンデンサ３を介してＰチャネルＭＯＳトランジスタ１のゲート電圧が低下し、ＰチャネルＭＯＳトランジスタ１が導通する。これにより、電源電圧ＶＣＣのラインから出力端子４に電流が流れ、ＰチャネルＭＯＳトランジスタを介して、サージ電圧を接地電圧ＶＳＳに接続することでサージ電圧が消去され、サージ電圧によってトランジスタ１，２が破壊されるのを防止することができる。
【００３５】
また、トランジスタ１１のソース領域Ｓおよびバックゲート領域ＢＧ間の空き領域Ａ１，Ａ２にコンデンサ３を配置する。また、トランジスタ１１のドレイン電極ＤＥを形成するための第１メタル配線層ＭＬ１と、トランジスタ１１のゲート電極Ｇを形成するためのポリシリコン配線層ＰＬとを用いてコンデンサ３を形成する。したがって、チップ面積が大きくなることを防止することができる。
【００３６】
［実施の形態２］
図７は、本願の実施の形態２による半導体装置に含まれるＮチャネルＭＯＳトランジスタ２およびコンデンサ３のレイアウトを示す平面図であって、図２と対比される図である。図７において、ＮチャネルＭＯＳトランジスタ２は、シリコン基板１０の表面に形成され、並列接続された複数（図では８個）のＮチャネルＭＯＳトランジスタ１２を含む。シリコン基板１０の表面の略正方形の領域が８個の長方形の領域に分割され、各領域にＮチャネルＭＯＳトランジスタ１２が形成されている。各領域は、図２中のＸ方向に延びる長辺と、Ｙ方向に延びる短辺とを有する。コンデンサ３の半分は、８個の領域に分散配置されている。なお、コンデンサ３の残りの半分は、ＰチャネルＭＯＳトランジスタ１の領域内に分散配置されている。
【００３７】
図８（ａ）は、図７のＢ部拡大図であり、１つのＮチャネルＭＯＳトランジスタ１２の要部を示す図である。図８（ｂ）は、図８（ａ）のＶＩＩＩＢ−ＶＩＩＩＢ線断面図である。図８（ａ）（ｂ）において、本実施の形態２が実施の形態１と異なる点は、コンデンサ３がゲート電極Ｇとドレイン電極ＤＥと電極Ｇ，ＤＥ間の絶縁層ＩＬで形成されている点である。
【００３８】
すなわち、実施の形態１と同様に、シリコン基板１０の表面にＰ型ウェルＰＷが形成され、Ｐ型ウェルＰＷの表面には、複数のゲート電極Ｇが互いに平行に形成される。図８（ａ）（ｂ）では、４本のゲート電極Ｇの端部のみが示されている。各ゲート電極ＧとＰ型ウェルＰＷの表面との間には、ゲート絶縁膜（図示せず）が形成されている。ゲート電極Ｇの端部に電極ＧＥが形成されており、各ゲート電極Ｇは電極ＧＥに接続されている。複数のゲート電極Ｇと電極ＧＥは、ポリシリコン配線層ＰＬを用いて形成されている。複数のゲート電極Ｇおよび電極ＧＥは、ＮチャネルＭＯＳトランジスタ１２のゲートとなる。電極ＧＥは、複数のスルーホールを介して上方のゲート配線ＧＬに接続されている。各ＮチャネルＭＯＳトランジスタ１２のゲートは、ゲート配線ＧＬを介して他のＮチャネルＭＯＳトランジスタ１２のゲートに接続されている。
【００３９】
複数のゲート電極Ｇの間および両側において、Ｐ型ウェルＰＷの表面にＮ型不純物拡散層が形成される。各ゲート電極Ｇのいずれか一方側の不純物拡散領域がソース領域Ｓとして使用され、他方側の不純物拡散領域がドレイン領域Ｄとして使用される。図２では、５個の不純物拡散層のうちの奇数番の不純物拡散層がソース領域Ｓとして使用され、偶数番の不純物拡散領域がドレイン領域Ｄとして使用されている。
【００４０】
ポリシリコン配線層ＰＬの上に絶縁層ＩＬが形成され、その絶縁層ＩＬの上に第１メタル配線層ＭＬ１が形成されている。また、第１メタル配線層ＭＬ１を用いて複数のソース電極ＳＥと複数のドレイン電極ＤＥとが形成されている。複数のソース電極ＳＥは、それぞれ複数のソース領域Ｓの上方に配置されている。各ソース電極ＳＥは、複数のコンタクトホールを介して対応のソース領域Ｓに接続されている。図８（ａ）では、コンタクトホールは四角印（□）で示されている。複数のソース電極ＳＥは、さらに上方のソース配線（図示せず）に接続されてＮチャネルＭＯＳトランジスタ１２のソースとなる。各ＮチャネルＭＯＳトランジスタ１２のソースは、ソース配線を介して他のＮチャネルＭＯＳトランジスタ１２のソースに接続されている。
【００４１】
複数のドレイン電極ＤＥは、それぞれ対応のドレイン領域Ｄの上方に配置されている。各ドレイン電極ＤＥは、対応のドレイン領域Ｄの上方だけでなく、両側のゲート電極Ｇの上方にも設けられている。各ドレイン電極ＤＥは、複数のコンタクトホールを介して対応のドレイン領域Ｄに接続されている。複数のドレイン電極ＤＥは、さらに上方のドレイン配線（図示せず）に接続されてＮチャネルＭＯＳトランジスタ１２のドレインとなる。各ＮチャネルＭＯＳトランジスタ１２のドレインは、ドレイン配線を介して他のＮチャネルＭＯＳトランジスタ１２のドレインに接続されている。
【００４２】
各ゲート電極Ｇと、それに対向するドレイン電極ＤＥの端部と、それらの間の絶縁層ＩＬとにより、コンデンサＣが構成されている。すなわち、ゲート電極Ｇはコンデンサ３の第２の電極Ｅ２の一部を兼ね、ドレイン電極ＤＥはゲート電極Ｇの上方まで延在してコンデンサ３の第１の電極Ｅ１の一部を兼ねている。複数のゲート電極Ｇは互いに接続され、複数のドレイン電極ＤＥも互いに接続されているので、複数のコンデンサＣはＮチャネルＭＯＳトランジスタ１２のドレインーゲート間に並列接続されている。８組の複数のコンデンサＣは、コンデンサ３の半分を構成する。
【００４３】
また、ＰチャネルＭＯＳトランジスタ１の構成は、ＮチャネルＭＯＳトランジスタ２の構成と同様である。ただし、Ｐ型ウェルＰＷの代わりにＮ型ウェルが設けられ、Ｎ型不純物拡散領域の代わりにＰ型不純物拡散領域が設けられる。コンデンサ３の残りの半分は、ＰチャネルＭＯＳトランジスタ１のゲート電極Ｇの上に配置される。また、コンデンサ３の残りの半分は、ＰチャネルＭＯＳトランジスタ１用のポリシリコン配線層と第１メタル配線層を用いて形成される。他の構成は、実施の形態１と同じであるので、その説明は繰り返さない。
【００４４】
この実施の形態２では、実施の形態１と同様に、サージ電圧によってトランジスタ１，２が破壊されるのを防止することができる。また、トランジスタ１２のゲート電極Ｇの上にコンデンサ３の一部を配置する。また、トランジスタ１２のゲート電極Ｇはコンデンサ３の第２の電極Ｅ２の一部を兼ね、ドレイン電極ＤＥはゲート電極Ｇの上方まで延在してコンデンサ３の第１の電極Ｅ１の一部を兼ねている。したがって、チップ面積が小さくて済む。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４６】
１  ＰチャネルＭＯＳトランジスタ、２，１１，１２  ＮチャネルＭＯＳトランジスタ、３  コンデンサ、４  出力端子、１０  シリコン基板、ＰＷ  Ｐ型ウェル、Ｓ  ソース領域、ＳＥ  ソース電極、Ｄ  ドレイン領域、ＤＥ  ドレイン電極、ＤＬ  ドレイン配線、ＢＧ  バックゲート領域、ＢＧＥ  バックゲート電極、Ｇ  ゲート電極、ＧＬ  ゲート配線、ＧＥ，Ｅ１，Ｅ１ａ，Ｅ１ｂ，Ｅ２，Ｅ２ａ，Ｅ２ｂ  電極、ＣＨ  コンタクトホール、ＴＨ  スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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