(57)【要約】【課題】マスクサーチ時に、ヒットすべきエントリがミスと誤判定されることがないような半導体装置を提供する。【解決手段】各ダミーサーチ線ＤＳＬは、対応のサーチ線対ＳＬ，ＳＬ＿Ｎに対して設けられ、メモリアレイ２の列方向に延在する。マッチアンプ１２は、対応のエントリのマッチ線ＭＬの電圧と参照電圧とを比較し、比較結果に応じた信号を出力する。サーチ線／ダミーサーチ線駆動回路１０は、サーチ時に、サーチ線対とダミーサーチ線のうち、いずれか１つの線を駆動する。【選択図】図５
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【特許請求の範囲】
【請求項１】
各々が行方向に配列される複数の連想メモリセルを含む複数のエントリを有するメモリアレイと、
各々が、前記メモリアレイの列方向に延在し、対応の列の連想メモリセルに結合される複数のサーチ線対と、
各々が、対応のサーチ線対に対して設けられ、前記メモリアレイの列方向に延在する複数のダミーサーチ線と、
各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるとともに所定のプリチャージ電圧にプリチャージされる複数のマッチ線と、
各々が、対応の前記サーチ線対およびダミーサーチ線を駆動する複数の駆動回路と、
各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧と参照電圧とを比較し、比較結果に応じた信号を出力する複数のマッチアンプとを備え、
前記駆動回路は、サーチ時に、サーチ線対とダミーサーチ線のうち、いずれか１つの線を駆動する、半導体装置。
【請求項２】
前記駆動回路は、サーチ時に、検索データおよびマスクの有無に応じて、前記サーチ線対の電圧を設定し、
前記マッチ線は、対応のエントリ内の連想メモリセルの格納データ、および前記連想メモリセルに結合するサーチ線対の電圧に応じた電圧を伝達する、請求項１記載の半導体装置。
【請求項３】
前記駆動回路は、サーチ線を駆動するレベルと同じレベルに、マスクサーチ時にダミーサーチ線を駆動する、請求項２記載の半導体装置。
【請求項４】
前記駆動回路は、サーチ時以外には、サーチ線対の両方、およびダミーサーチ線をＬレベルに設定し、
前記駆動回路は、ノーマルサーチ時には、検索データに応じて、前記サーチ線対のいずれか一方をＨレベルに設定し、かつダミーサーチ線をＬレベルのまま維持し、
前記駆動回路は、マスクサーチ時には、サーチ線対の両方をＬレベル設定し、ダミーサーチ線をＨレベルに立ち上げる、請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記マッチ線のヒット時の電圧から所定のセンスマージン分だけ低い電圧を前記参照電圧として生成する参照電圧生成回路を備える、請求項２記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記マッチ線の１ビットミス時の電圧が前記参照電圧から前記所定のセンスマージン分だけ低い電圧になるタイミングで前記マッチアンプを活性化させる制御回路を備える、請求項５記載の半導体装置。
【請求項７】
各々が行方向に配列される複数の連想メモリセルを含む複数のエントリを有するメモリアレイと、
各々が、前記メモリアレイの列方向に延在し、対応の列の連想メモリセルに結合される複数のサーチ線対と、
各々が、対応のサーチ線対に対して設けられ、前記メモリアレイの列方向に延在する複数のダミーサーチ線と、
各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるとともに所定のプリチャージ電圧にプリチャージされる複数のマッチ線と、
各々が、対応の前記サーチ線対およびダミーサーチ線を駆動する複数の駆動回路と、
各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧と参照電圧とを比較し、比較結果に応じた信号を出力する複数のマッチアンプとを備え、
前記駆動回路は、サーチ時に、サーチ線対のいずれか一方を駆動するときには、同時に前記サーチ線を駆動するレベルと逆のレベルにダミーサーチ線を駆動する、半導体装置。
【請求項８】
前記駆動回路は、サーチ時に、検索データおよびマスクの有無に応じて、前記サーチ線対の電圧を設定し、
前記マッチ線は、対応のエントリ内の連想メモリセルの格納データ、および前記連想メモリセルに結合するサーチ線対の電圧に応じた電圧を伝達する、請求項７記載の半導体装置。
【請求項９】
前記駆動回路は、サーチ時以外には、サーチ線対の両方をＬレベルに設定し、ダミーサーチ線をＨレベルに設定し、
前記駆動回路は、ノーマルサーチ時には、検索データに応じて、サーチ線対のいずれか一方をＨレベルに設定し、かつダミーサーチ線をＬレベルに立ち下げ、
前記駆動回路は、マスクサーチ時には、サーチ線対の両方をＬレベル設定し、ダミーサーチ線をＨレベルに維持する、請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば連想メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
従来から、高速動作が可能な連想メモリセルを有する半導体装置が知られている。たとえば、特許文献１では、半導体装置に電流モニタ回路を設け、この電流モニタ回路の出力信号に従って内部回路の動作電流または内部発生する電圧のレベルを調整することが記載されている。この電流モニタ回路は、装置内のトランジスタと同一工程で作成されたモニタ用トランジスタを流れる電流量に応じた信号を生成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７７６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１を含む従来の半導体装置では、マスクサーチ時に、ヒットすべきエントリがミスと誤判定される問題がある。これは、マスクサーチ時は、サーチ線が非活性になることによって、マッチ線のヒット側に受けるカップリングノイズ量が減少するため、参照電圧に対してヒット時のセンスマージンがミス時に比べて少なくなることに起因する。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００６】
一実施形態の半導体装置は、各々が、対応のサーチ線対に対して設けられ、メモリアレイの列方向に延在する複数のダミーサーチ線と、サーチ時に、サーチ線対とダミーサーチ線のうち、いずれか１つの線を駆動する駆動回路を備える。
【発明の効果】
【０００７】
一実施形態の半導体装置によれば、マスクサーチ時に、ヒットすべきエントリがミスと誤判定されることがない。
【図面の簡単な説明】
【０００８】
【図１】従来におけるＡサーチの動作タイミングを表わす図である。
【図２】従来におけるＢサーチの動作タイミングを表わす図である。
【図３】マスクされるビット数と、カップリングノイズとの関係を表わす図である。
【図４】参照電圧の設定方法を説明するための図である。
【図５】第１の実施形態の半導体装置の構成を概略的に示す図である。
【図６】図５に示すメモリアレイの一部分ＲＡ（４エントリ×２列）を拡大した図である。
【図７】図５に示すメモリアレイに含まれるＣＡＭセルの構成の一例を示す図である。
【図８】第１の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
【図９】第１の実施形態におけるマッチ線ＭＬへのカップリングノイズを説明するための図である。
【図１０】第１の実施形態におけるＡサーチの動作タイミングを表わす図である。
【図１１】第１の実施形態におけるＢサーチの動作タイミングを表わす図である。
【図１２】マッチアンプ１２＿０の構成の一例を示す図である。
【図１３】図１２のマッチアンプの動作を示すタイミング図である。
【図１４】第１の実施形態のサーチ線／ダミーサーチ線駆動回路１０＿０の構成の一例を示す図である。
【図１５】図１４のサーチ線／ダミーサーチ線駆動回路１０＿０の入力と出力の論理を表わす図である。
【図１６】インバータ型マッチアンプ１１２＿０を用いた例を説明するための図である。
【図１７】、インバータ型マッチアンプを用いた、従来方式のサーチ動作のタイミング図である。
【図１８】インバータ型マッチアンプ１１２＿０を用いた、第１の実施形態の方式のサーチ動作のタイミング図である。
【図１９】第２の実施形態におけるＡサーチ（全ビットをノーマルサーチ）の場合の動作タイミング図である。
【図２０】第２の実施形態におけるＢサーチ（１ビット以外をマスクサーチ）の場合の動作タイミング図である。
【図２１】第２の実施形態のサーチ線／ダミーサーチ線駆動回路１１０＿０の構成の一例を示す図である。
【図２２】図２１のサーチ線／ダミーサーチ線駆動回路１１０＿０の入力と出力の論理を表わす図である。
【図２３】第３の実施形態におけるＡサーチの場合の動作タイミング図である。
【図２４】第３の実施形態におけるＢサーチの場合の動作タイミング図である。
【図２５】第３の実施形態のサーチ線／ビット線駆動回路２１０＿０の構成の一例を示す図である。
【図２６】図２５のサーチ線／ビット線駆動回路２１０＿０の入力と出力の論理を表わす図である。
【図２７】第３の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
【図２８】第４の実施形態におけるマッチ線ＭＬへのカップリングノイズを説明するための図である。
【図２９】第４の実施形態におけるＡサーチの場合の動作タイミング図である。
【図３０】第４の実施形態におけるＢサーチの場合の動作タイミング図である。
【図３１】第４の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
【図３２】第４の実施形態の変形例のメモリアレイのレイアウトの一例を表わす図である。
【図３３】図３２に示されるＭＬ＿ＲＥＦ調整回路の一例を示す図である。
【図３４】第４の実施形態の変形例のサーチ動作を示すタイミング図である。
【図３５】マスクする本数に応じた参照電圧ＲＥＦの大きさを説明するための図である。
【図３６】第５の実施形態のＭＬ＿ＲＥＦ調整回路を説明するための図である。
【図３７】Ｎ＝３の場合のマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルのマスクビット数依存性を説明するための図である。
【図３８】Ｎ＝３の場合の基準電圧発生回路の一例を示す図である。
【図３９】第５の実施形態のサーチ動作を示すタイミング図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（参考）
まず、参考のため、従来のサーチについて説明する。本実施の形態では、メモリアレイは、８０列からなり、８０個のサーチ線対ＳＬ，ＳＬ＿Ｎを有するものとする。サーチ時には、列（ビット）ごとにノーマルサーチまたはマスクサーチが行なわれる。
【００１０】
以下では、全ビットをノーマルサーチする場合をＡサーチと略し、１ビットのみをノーマルサーチし、他のビットをマスクサーチする場合をＢサーチと略する。
【００１１】
図１は、従来におけるＡサーチ（全ビットをノーマルサーチ）の動作タイミングを表わす図である。
【００１２】
図１に示すように、ノーマルサーチでは、検索データに応じて、サーチ線対ＳＬ，ＳＬ＿Ｎの一方が「Ｈ」レベルに立ち上る。したがって、全ビットをノーマルサーチする場合には、１６０本のサーチ線ＳＬ＜７９，０＞，ＳＬ＿Ｎ＜７９，０＞のうち８０本のサーチ線が「Ｈ」レベルに立ち上る。８０本のサーチ線が「Ｈ」レベルに立ち上ることによって、カップリングノイズが発生し、マッチ線ＭＬの電圧レベルが約８０ｍＶだけ上昇する。
【００１３】
図２は、従来におけるＢサーチ（１ビット以外をマスクサーチ）の動作タイミングを表わす図である。
【００１４】
図２に示すように、マスクサーチでは、検索データに係わらず、サーチ線対ＳＬ，ＳＬ＿Ｎの両方が「Ｌ」レベルを維持する。したがって、１ビットをノーマルサーチし、他のビットをマスクサーチする場合には、１６０本のサーチ線ＳＬ＜７９，０＞，ＳＬ＿Ｎ＜７９，０＞のうち１本のサーチ線が「Ｈ」レベルに立ち上る。１本のサーチ線が「Ｈ」レベルに立ち上ることによってもカップリングノイズは発生するが微小であり、マッチ線ＭＬの電圧レベルは約１ｍＶだけ上昇するが、ほぼ無視できる。
【００１５】
図１および図２のいずれの場合も、マスクされないビットのサーチ結果がＨＩＴのときには、マッチ線ＭＬの電圧を維持する。マスクされないビットのサーチ結果がＭＩＳＳのときには、マッチ線ＭＬの電圧は降下する。
【００１６】
図１および図２では、１ビットがＭＩＳＳの場合のマッチ線ＭＬの電圧降下が示されている。
【００１７】
図３は、マスクされるビット数と、カップリングノイズとの関係を表わす図である。
マスクされるビット数（サーチ線対ＳＬ，ＳＬ＿Ｎの本数）が増加するにつれて、カップリングノイズ量が減少する。つまり、マスクされないビット数と、カップリングノイズ量は正比例の関係を有する。
【００１８】
マスクされるビット数が０で、マスクされないビット数が８０の場合には、サーチ時に８０ｍＶのカップリングノイズが発生する。マスクされるビット数が８０で、マスクされないビット数が０の場合には、サーチ時にカップリングノイズは発生しない。
【００１９】
図１および図２において、マッチ線の電圧を判定するための参照電圧ＲＥＦが電源電圧ＶＤＤから１００ｍＶだけ小さい値に設定されている。図４を用いて、この理由について説明する。
【００２０】
図４を参照して、センスマージンとして１００ｍＶが必要であることを考慮し、ＡサーチとＢサーチの両方において、ＨＩＴとＭＩＳＳが判定できるように参照電圧ＲＥＦが設定される。
【００２１】
すなわち、Ｂサーチ時にＨＩＴの電圧を判定できるように、参照電圧ＲＥＦが電源電圧ＶＤＤから１００ｍＶ小さい値に設定される。参照電圧をこのように設定することによって、Ａサーチ時のＨＩＴのセンスマージンは１００ｍＶ以上となり、Ａサーチ時にもＨＩＴの電圧を判定できる。
【００２２】
また、Ａサーチ時に１ビットＭＩＳＳの電圧を判定できるタイミングまで、判定タイミングを遅らせる。すなわち、Ａサーチ時に１ビットＭＩＳＳの場合に、マッチ線ＭＬが参照電圧ＲＥＦよりも１００ｍＶだけ小さくなるタイミングにマッチアンプ活性化信号ＭＡＥを活性化させる。このタイミングでマッチアンプ活性化信号ＭＡＥを活性化させると、Ｂサーチ時の１ビットＭＩＳＳのセンスマージンは１００ｍＶ以上となり、Ｂサーチ時もＭＩＳＳの電圧を判定できる。このタイミングでマッチアンプ活性化信号ＭＡＥを活性化させると、２ビット以上のＭＩＳＳの場合も、センスマージンとして１００ｍＶ以上を確保することができる。
【００２３】
再び、図１および図２を参照して、参照電圧ＲＥＦが電源電圧ＶＤＤから１００ｍＶ小さい値に設定されるため、ＨＩＴ時とＭＩＳＳ時のセンスマージンが不均等になる。すなわち、Ａサーチ時には、ＨＩＴ時のセンスマージンが１８０ｍＶであるのに対して、１ビットＭＩＳＳ時のセンスマージンが１００ｍＶとなる。また、Ｂサーチ時には、ＨＩＴ時のセンスマージンが１００ｍＶであるのに対して、１ビットＭＩＳＳ時のセンスマージンが１８０ｍＶとなる。
【００２４】
（半導体装置の構成）
図５は、第１の実施形態の半導体装置の構成を概略的に示す図である。
【００２５】
図５を参照して、この半導体装置は、メモリアレイ２と、サーチマスクレジスタ１１と、サーチ線／ダミーサーチ線駆動回路群１０と、マッチアンプ群１２と、複数のサーチ線対ＳＬ，ＳＬ＿Ｎと、ダミーサーチ線ＤＳＬと、複数のマッチ線ＭＬと、参照電圧生成回路１４３と、制御回路１４４とを備える。
【００２６】
メモリアレイ２は、列方向に第０エントリ〜第２５６Ｋ−１エントリを含む。各エントリは、行方向に配列される複数のＣＡＭ（Content Addressable Memory：連想メモリ）セルを含む。ＣＡＭセルは、データを格納する。１エントリは、たとえば８０個のＣＡＭセルを含む。各エントリには、マッチ線ＭＬが配置される。各マッチ線ＭＬは、対応のエントリのＣＡＭセルに結合されるともに所定のプリチャージ電圧（以降の記述は、一例として電源電圧ＶＤＤ）にプリチャージされる。各マッチ線ＭＬは、サーチ動作時には、対応のエントリ内のＣＡＭセルの格納データと、与えられた検索データに従って設定されるＣＡＭセルと結合するサーチ線対ＳＬ，ＳＬ＿Ｎの電圧に応じた電圧を伝達する。
【００２７】
８０個のサーチ線対ＳＬ，ＳＬ＿Ｎが、メモリアレイ２の列方向に延在して配置され、対応の列のＣＡＭセルに結合する。
【００２８】
８０個のダミーサーチ線ＤＳＬが、８０個の列（すなわち、８０個のサーチ線対ＳＬ，ＳＬ＿Ｎ）にそれぞれ対応して、メモリアレイ２の列方向に延在して配置される。
【００２９】
サーチマスクレジスタ１１は、列ごとにマスクするか否かを表わすマスクデータＭＤを保持する。マスクデータＭＤが「０」のときには、サーチ時に、その列をマスクする（すなわちサーチをスキップする）ことを表わす。サーチをスキップした場合に、マッチ線ＭＬの電圧はプリチャージ電圧から変化しない。マスクデータＭＤが「１」のときには、サーチ時に、通常通り、その列のサーチを実行する。
【００３０】
サーチ線／ダミーサーチ線駆動回路群１０は、第０列〜第７９列に対応して、サーチ線／ダミーサーチ線駆動回路１０＿０〜１０＿７９を有する。
【００３１】
各サーチ線／ダミーサーチ線駆動回路１０＿ｉ（ｉ＝０〜７９）は、複数のエントリに共通に設けられ、外部から入力される検索データと、サーチマスクレジスタ１１内のマスクデータに従って、対応の列のサーチ線ＳＬ，ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬの活性化（「Ｈ」レベルへの立ち上げ）を制御する。各サーチ線／ダミーサーチ線駆動回路１０＿ｉは、サーチ時に、サーチ線対ＳＬ，ＳＬ＿ＮとダミーサーチＤＳＬ線のうち、いずれか１つの線を駆動する。
【００３２】
マッチアンプ群１２は、第０エントリ〜第２５６Ｋ−１エントリに対応して、マッチアンプ１２＿０〜１２＿２５６Ｋ−１を含む。各マッチアップｊ（ｊ＝０〜２５６Ｋ−１）は、対応するエントリのマッチ線ＭＬの電圧と参照電圧ＲＥＦとを比較し、比較結果に応じた信号を出力する。
【００３３】
参照電圧生成回路１４３は、マッチ線ＭＬのヒット時の電圧から所定のセンスマージン（１００ｍＶ）だけ低い電圧を参照電圧ＲＥＦとして生成する。
【００３４】
制御回路１４４は、半導体装置の全体を制御する。一例として、制御回路１４４は、マッチ線ＭＬの１ビットミス時の電圧が参照電圧ＲＥＦから所定のセンスマージン（１００ｍＶ）だけ低い電圧になるタイミングでマッチアンプ活性化信号ＭＡＥを「Ｈ」レベルに活性化させる。
【００３５】
図６は、図５に示すメモリアレイの一部分ＲＡ（４エントリ×２列）を拡大した図である。
【００３６】
図６に示すごとに、各列には、１対のサーチ線ＳＬ，ＳＬ＿Ｎと、ダミーサーチ線ＤＳＬが配置されている。
【００３７】
サーチ線ＳＬ，ＳＬ＿Ｎのビアやスタックドピアなどのインターコネクト配線は、マッチ線ＭＬに対してカップリングノイズを与える。ダミーサーチ線ＤＳＬがマッチ線ＭＬに伝えるカップリングノイズ量と、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線ＭＬに伝えるカップリングノイズ量とが同じになるように、ダミーサーチ線ＤＳＬの配線層／配線幅が定められる。
【００３８】
図７は、図５に示すメモリアレイに含まれるＣＡＭセルの構成の一例を示す図である。
図７を参照して、ＣＡＭセル４は、インバータＩＶ１〜ＩＶ４と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４，ＮＴ２１〜ＮＴ２４を含む。
【００３９】
サーチ線ＳＬ，ＳＬ＿Ｎが接続されるＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のゲートノードとドレインノード間の容量によってサーチ線ＳＬ，ＳＬ＿Ｎからマッチ線ＭＬへカップリングノイズが伝わる。このカップリングノイズをできるだけ回避するために、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２を接地ノード（ＧＮＤ）側に配置している。
【００４０】
図８は、第１の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
図８を参照して、サーチ線対ＳＬ，ＳＬ＿Ｎは２層に配置され、マッチ線ＭＬは５層に配置され、ビット線対ＢＬ，ＢＬ＿Ｎは２層に配置され（図示せず）、ワード線ＷＬＸ，ＷＬＹは３層に配置され（図示せず）、電源電圧線および接地電圧線は４層に配置される（図示せず）。
【００４１】
図７および図８を参照して、マッチ線ＭＬは、インターコネクト配線により、５層からＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のドレインノードに接続されている。よって、サーチ線ＳＬ，ＳＬ＿Ｎ（２層）からマッチ線ＭＬ（５層）への直接的なカップリングノイズは少ないが、インターコネクト配線のザブトン（１−３層）、Ｃｏｎｔａｃｔ、Ｖｉａ１，Ｖｉａ２へのカップリングノイズが支配的と考えられる。そこで、４層の電源電圧／接地電圧線の一部をダミーサーチ線ＤＳＬに置き換えて、配線幅を適宜に調整すれば、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線ＭＬに伝えるカップリングノイズＡと、ダミーサーチ線ＤＳＬがマッチ線ＭＬ（３〜５層、Ｖｉａ３，Ｖｉａ４）へ伝えるカップリングノイズＢを同量にすることができる。
【００４２】
図９は、第１の実施形態におけるマッチ線ＭＬへのカップリングノイズを説明するための図である。図９では、第０エントリの例を示すが、他のエントリでも同様である。
【００４３】
ＰチャネルＭＯＳトランジスタＰＴ２１は、電源電圧ＶＤＤとマッチ線ＭＬとの間に設けられる。ＰチャネルＭＯＳトランジスタＰＴ２１のゲートは、反転マッチ線プリチャージ活性化信号ＭＬＰＲＥ＿Ｎを受ける。マッチ線ＭＬは、サーチ動作前にプリチャージ用のＰチャネルＭＯＳトランジスタＰＴ２１によって、電源電圧ＶＤＤにプリチャージされる。
【００４４】
図９に示すように、サーチ動作時は、マスクの有無および検索データの値に関係なく、各列において、サーチ線ＳＬ、サーチ線ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬのうちのいずれか１本が「Ｈ」レベルに立ち上げる。したがって、マッチ線ＭＬへのカップリングノイズ量は、マスクの有無および検索データの値に関係なく、常に一定となる。マッチアンプ１２＿０は、マッチアンプ活性化信号ＭＡＥによって活性化される。マッチアンプ１２＿０は、サーチ結果（一致／不一致）を表わすマッチ線ＭＬの電圧と参照電圧ＲＥＦとを比較することによって、サーチ結果を表わす結果判定信号ＭＬＯＵＴを出力する。サーチ結果が一致（ＨＩＴ）、すなわちすべての列で一致のときには、結果判定信号ＭＬＯＵＴは「Ｈ」レベルとなる。サーチ結果が不一致（ＭＩＳＳ）、すなわち少なくとも１つの列で不一致のときには、結果判定信号ＭＬＯＵＴは「Ｌ」レベルとなる。
【００４５】
図１０は、第１の実施形態におけるＡサーチの動作タイミングを表わす図である。
図１０を参照して、検索データが全て”１”の場合、８０本のサーチ線ＳＬ＜７９:０＞が「Ｈ」レベルに立ち上がることで、マッチ線ＭＬに一定量（約８０ｍＶ）のカップリングノイズが与えられる。また、図示しないが、検索データが全て「０」、または、「０」か「１」の如何なる組み合わせの場合でも、「Ｈ」レベルに立ち上がるサーチ線ＳＬ，ＳＬ＿Ｎの総本数は８０本であるので、カップリングノイズ量は検索データに依存せず、常に一定（約８０ｍＶ）となる。参照電圧ＲＥＦは、ＨＩＴ時のマッチ線の電圧（ＶＤＤ＋８０ｍＶ）から１００ｍＶだけ低い電圧に設定される。１ビットＭＩＳＳ時のマッチ線ＭＬの電圧が参照電圧ＲＥＦから１００ｍＶだけ低い電圧になるタイミングでマッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化される。２ビット以上のＭＩＳＳの場合には、マッチ線ＭＬはさらに低い電圧に降下するため、マッチアンプ活性化信号ＭＡＥが活性化されるときには、１００ｍＶを超えるセンスマージンが確保できる。
【００４６】
図１１は、第１の実施形態におけるＢサーチの動作タイミングを表わす図である。
図１１を参照して、マスクサーチでは、検索データに係わらず、サーチ線対ＳＬ，ＳＬ＿Ｎの両方が「Ｌ」レベルを維持する。したがって、１ビットをノーマルサーチし、他の７９ビットをマスクサーチする場合には、１６０本のサーチ線ＳＬ＜７９，０＞，ＳＬ＿Ｎ＜７９，０＞のうち１本のサーチ線が「Ｈ」レベルに立ち上る。また、８０本のダミーサーチ線ＤＳＬ＜７９：０＞のうち、７９本のダミーサーチ線が「Ｈ」レベルに立ち上がる。その結果、マスクを使用しないサーチと同様に、マッチ線ＭＬに同じ一定量（約８０ｍＶ）のカップリングノイズが与えられる。また、図示しないが、マスクの使用本数に関係なく、「Ｈ」レベルに立ち上がるサーチ線ＳＬ，ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬの総本数は８０本なので、カップリングノイズ量は常に一定（約８０ｍＶ）となる。
【００４７】
マスクサーチの場合も、ノーマルサーチの場合と同様に、マスクする本数に係わりなく、参照電圧ＲＥＦは、ＨＩＴ時のマッチ線の電圧（ＶＤＤ＋８０ｍＶ）から１００ｍＶだけ低い電圧に設定される。また、１ビットＭＩＳＳ時のマッチ線ＭＬの電圧が参照電圧ＲＥＦから１００ｍＶだけ低い電圧になるタイミングでマッチアンプ活性化信号ＭＡＥが「Ｈ」レベルに活性化される。
【００４８】
図１２は、マッチアンプ１２＿０の構成の一例を示す図である。他のマッチアップ１２＿１〜１２＿２５６Ｋ−１の構成も同様である。
【００４９】
図１２に示すマッチアンプ１２＿０は、クロスカップル型マッチアンプ回路である。
図１２のマッチアンプ１２＿０は、分離回路２２と、クロスカップル型一致判定回路２４と、ラッチ回路２３とを含む。
【００５０】
分離回路２２は、分離指示信号ＭＬＩに従ってマッチ線ＭＬを内部ノードＮＤ１１に結合するＮチャネルＭＯＳトランジスタＮＴ１１と、分離指示信号ＭＬＩに従って参照電圧ＲＥＦを伝達する配線を内部ノードＮＤ１２に結合するＮチャネルＭＯＳトランジスタＮＴ１２とを含む。内部ノードＮＤ１１には、マッチ線ＭＬ上の電圧に応じたマッチ線電圧ＭＬＭＡが閉じ込められ、内部ノードＮＤ１２には、参照電圧ＲＥＦに応じた参照電圧ＭＬＲＦが閉じ込められる。
【００５１】
クロスカップル型一致判定回路２４は、マッチ線電圧ＭＬＭＡおよび参照電圧ＭＬＲＦを差動増幅する。クロスカップル型一致判定回路２４は、交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、交差結合されるＮチャネルＭＯＳトランジスタＮＴ１３およびＮＴ１４とを含む。クロスカップル型一致判定回路２４は、さらに、ＰチャネルＭＯＳトランジスタＰＴ３と、ＮチャネルＭＯＳトランジスタＮＴ１５とを含む。ＰチャネルＭＯＳトランジスタＰＴ３は、マッチアンプ活性化信号ＭＡＥの活性化時（「Ｈ」レベルのとき）にオン状態となり、ＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２のソースノードを電源電圧ＶＤＤへ結合する。ＮチャネルＭＯＳトランジスタＮＴ１５は、マッチアンプ活性化信号ＭＡＥの活性化時（「Ｈ」レベルのとき）にオン状態となり、ＮチャネルＭＯＳトランジスタＮＴ１３およびＮＴ１４のソースノードを接地ノードに結合する。
【００５２】
クロスカップル型一致判定回路２４は、ＰチャネルＭＯＳトランジスタＰＴ１およびＮチャネルＭＯＳトランジスタＮＴ１３により形成されるインバータと、ＰチャネルＭＯＳトランジスタＰＴ２およびＮチャネルＭＯＳトランジスタＮＴ１４により形成されるインバータとを含み、ラッチ型センスアンプを構成する。マッチアンプ活性化信号ＭＡＥが活性化されて、ＰチャネルＭＯＳトランジスタＰＴ３およびＮチャネルＭＯＳトランジスタＮＴ１５がオン状態となったとき、クロスカップル型一致判定回路２４が活性化され、内部ノードＮＤ１１およびＮＤ１２上のマッチ線電圧ＭＬＭＡおよび参照電圧ＭＬＲＦが差動増幅される。
【００５３】
ラッチ回路２３は、内部ノードＮＤ１１上のマッチ線電圧ＭＬＭＡと、内部ノードＮＤ１２上の参照電圧ＭＬＲＦをラッチして、検索結果判定信号ＭＬＯＵＴを出力する。
【００５４】
図１３は、図１２のマッチアンプの動作を示すタイミング図である。
図１３に示すように、まず、Ａサーチの場合、時刻Ｔ１において、サーチ線対ＳＬ，ＳＬ＿Ｎが、検索データに応じてその電圧レベルが「Ｈ」レベルおよび「Ｌ」レベルに駆動され、検索動作が実行される。この検索結果に従って、不一致（ＭＩＳＳ）のとき、マッチ線ＭＬの電圧レベルが低下する。通常、内部電圧ＭＬＲＦは、約１００ｍＶ程度、プリチャージ電圧ＶＤＤよりも低下した電圧レベルに設定される。検索結果がミス（ＭＩＳＳ）の場合には、内部電圧ＭＬＭＡがプリチャージ電圧から低下する。
【００５５】
内部電圧ＭＬＭＡの電圧および内部電圧ＭＬＲＦの電圧差が十分確保されると、時刻Ｔ２において、分離指示信号ＭＬＩが「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタＮＴ１１およびＮＴ１２がオフ状態となり、内部電圧ＭＬＭＡおよび内部電圧ＭＬＲＦが内部ノードＮＤ１１およびＮＤ１２に保持される。
【００５６】
次いで、内部ノードＮＤ１１およびＮＤ１２の電圧レベルが安定化すると、マッチアンプ活性化信号ＭＡＥが活性化され、クロスカップル型一致判定回路２４が活性化され、内部ノードＮＤ１１およびＮＤ１２の電圧を差動的に増幅する。不一致状態（ＭＩＳＳ）の場合には、内部電圧ＭＬＭＡは内部電圧ＭＬＲＦよりも低いため、内部ノードＮＤ１２上の内部電圧ＭＬＲＦが電源電圧ＶＤＤレベルに駆動され、内部電圧ＭＬＭＡは接地電圧レベルに駆動される。クロスカップル型一致判定回路２４の出力信号の振幅が十分に拡大されると、マッチ線ラッチ指示信号ＭＡＬＡＴが活性化され、ラッチ回路２３が、クロスカップル型一致判定回路２４の出力信号を出力ノードへ伝達するとともにラッチする。検索結果が不一致の場合、検索結果判定信号ＭＬＯＵＴが、「Ｌ」レベルに駆動される。
【００５７】
時刻Ｔ３において、マッチ線ラッチ指示信号ＭＡＬＡＴの非活性化後、マッチアンプ活性化信号ＭＡＥが非活性化され、ラッチ回路２３によって、検索結果判定信号ＭＬＯＵＴは「Ｌ」レベルに維持される。この後、分離指示信号ＭＬＩが「Ｌ」レベルとなり、分離用ＭＯＳトランジスタＮＴ１およびＮＴ２がオン状態となり、マッチアンプにより増幅された電圧をマッチ線ＭＬ、および参照電圧ＲＥＦを伝達するマッチ線用参照電圧線ＭＬ＿ＲＥＦへ伝達する。
【００５８】
次に、Ｂサーチでは、時刻Ｔ４において、ダミーサーチ線ＤＳＬが「Ｈ」レベルに駆動され、検索動作が実行される。以降の動作は、Ａサーチと同様なので、説明を繰り返さない。
【００５９】
図１４は、第１の実施形態のサーチ線／ダミーサーチ線駆動回路１０＿０の構成の一例を示す図である。他のサーチ線／ダミーサーチ線駆動回路１０＿１〜１０＿７９についても同様である。
【００６０】
図１４を参照して、このサーチ線／ダミーサーチ線駆動回路１０＿０は、論理積回路ＡＮＤ１〜ＡＮＤ５と、インバータＩＶ２，ＩＶ３とを含む。
【００６１】
インバータＩＶ２は、検索データＤＢを受けて反転して出力する。論理積回路ＡＮＤ１は、マスクデータＭＤと検索データＤＢとの論理積を出力する。論理積回路ＡＮＤ２は、マスクデータＭＤとインバータＩＶ２の出力との論理積を出力する。インバータＩＶ３は、マスクデータＭＤを受けて反転して出力する。論理積回路ＡＮＤ３は、サーチ信号ＬＳＥと論理積回路ＡＮＤ１の出力との論理積をサーチ線ＳＬへ出力する。論理積回路ＡＮＤ４は、サーチ信号ＬＳＥと論理積回路ＡＮＤ２の出力との論理積をサーチ線ＳＬ＿Ｎへ出力する。論理積回路ＡＮＤ５は、サーチ信号ＬＳＥとインバータＩＶ３の出力との論理積をダミーサーチ線ＤＳＬへ出力する。
【００６２】
図１５は、図１４のサーチ線／ダミーサーチ線駆動回路１０＿０の入力と出力の論理を表わす図である。他のサーチ線／ダミーサーチ線駆動回路１０＿１〜１０＿７９についても同様である。
【００６３】
サーチ動作時以外には、サーチ信号ＬＳＥは「０」で非活性化されている。このときには、マスクデータＭＤおよび検索データＤＢのレベルに係わらず、サーチ線ＳＬ，ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬのレベルは「０」である。
【００６４】
サーチ動作時には、サーチ信号は、ＬＳＥは「１」に活性化される。このときに、マスクデータＭＤがマスクなしを表わす「１」で検索データＤＢが「０」の場合には、サーチ線ＳＬ＿Ｎのレベルが「１」となり、サーチ線ＳＬおよびダミーサーチ線ＤＳＬのレベルは「０」となる。また、マスクデータＭＤが「１」で検索データＤＢが「１」の場合には、サーチ線ＳＬのレベルが「１」となり、サーチ線ＳＬ＿Ｎおよびダミーサーチ線ＤＳＬのレベルは「０」となる。また、マスクデータＭＤがマスクありを表わす「０」の場合には、検索データＤＢのレベルに係わらず、ダミーサーチ線ＤＳＬが「１」となり、サーチ線ＳＬ，ＳＬ＿Ｎのレベルは「０」となる。
【００６５】
つまり、サーチ動作時（ＬＳＥ＝「１」）は、検索データおよびマスクの有無に関係なくサーチ線ＳＬ、サーチ線ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬの３つのうちいずれか一つが「１」で、残りの２つが「０」となる。
【００６６】
以上のように、本実施の形態によって、サーチ動作の高速化を図ることができる。すなわち、マスクサーチ時にダミーサーチ線ＤＳＬを「Ｈ」レベルに立ち上げて、マッチ線ＭＬにカップリングノイズを伝えることによって、マスクされるサーチ線対ＳＬ，ＳＬ＿Ｎの本数に関係なく、カップリングノイズが常に一定となる。これによって、１ビットＭＩＳＳまたはＨＩＴ時のセンスマージンが共に１００ｍＶに均等になるように、参照電圧ＲＥＦの調整が可能となる。その結果、従来と比べて、マッチアンプ活性化信号ＭＡＥの活性タイミングを早めることができる。
【００６７】
また、サーチ動作時のサーチ線ＳＬ，ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬの充放電電流量を一定にすることができ、ｄＩ／ｄｔの変動を抑えることができる。つまり、従来のマスクサーチ時は、サーチ線ＳＬ，ＳＬ＿Ｎの充放電電流が発生しないために、サーチ電流は、マスクを使用しないサーチに比べて減少する。よって、マスクを使用するサーチと、マスクを使用しないサーチを交互に繰り返すと、ｄＩ／ｄＴの変動によって、クロックジッタが生じ、高速サーチに悪影響を及ぼす可能性がある。具体的には、サーチ線ＳＬ，ＳＬ＿Ｎで消費する電流は、サーチ時の消費電流全体の３〜４割を占め、マッチ線ＭＬで消費する電流、アレイ周辺回路で消費する電流は、それぞれサーチ時の消費電流全体の４〜５割、１〜２割を占める。よって、マスク使用率が高いと、サーチ時の動作電流が３〜４割減少する。
【００６８】
［第１の実施形態の変形例］
第１の実施形態では、マッチアンプがクロスカップル型マッチアンプの場合について、説明してきたが、これに限定するものではない。
【００６９】
図１６に示すようなインバータ型マッチアンプ１１２＿０の場合でも、同様の効果があることを以下に説明する。
【００７０】
図１７は、インバータ型マッチアンプを用いた、従来方式のサーチ動作のタイミング図である。
【００７１】
インバータ型マッチアンプ１１２＿０の論理しきい値をＨＩＴ時のマッチ線ＭＬの電圧レベルから１００ｍＶ下がった電圧レベルになるように、インバータ型マッチアンプ１１２＿０を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのチャネル幅（Ｗ）を決めるとする。マスクサーチの有無によって、マッチ線ＭＬの電圧レベルが異なるため、インバータ型マッチアンプ１１２＿０の検索結果判定信号ＭＬＯＵＴ＿Ｎの出力タイミングがばらつく。つまり、ＨＩＴ時のマッチ線ＭＬの電圧レベルが最小となるＢサーチ（１ビット以外をマスク）で出力が最速となり、ＨＩＴ時のマッチ線ＭＬの電圧レベルが最大となるＡサーチ（全ビットマスクなし）で出力が最遅となる。
【００７２】
図１８は、インバータ型マッチアンプ１１２＿０を用いた、第１の実施形態の方式のサーチ動作のタイミング図である。
【００７３】
図１８を参照して、ダミーサーチ線ＤＳＬの追加により、マスクの有無に関係なくカップリングノイズが一定となる。その結果、反転検索結果判定信号ＭＬＯＵＴ＿Ｎの出力タイミングのばらつきが無くなり、かつ、出力タイミングを早めることができるので、サーチの高速化が可能となる。
【００７４】
［第２の実施形態］
第２の実施形態が、第１の実施形態と相違する点は、各サーチ線対ＳＬ，ＳＬ＿Ｎ上の信号の論理和（ＯＲ）の反転信号を対応するダミーサーチ線ＤＳＬ上の信号としている点である。すなわち、サーチ線／ダミーサーチ線駆動回路は、サーチ時に、サーチ線対ＳＬ，ＳＬ＿Ｎのいずれか一方を駆動するときには、同時にサーチ線を駆動するレベルと逆のレベルにダミーサーチ線ＤＳＬを駆動する。
【００７５】
図１９は、第２の実施形態におけるＡサーチ（全ビットをノーマルサーチ）の場合の動作タイミング図である。
【００７６】
図１９を参照して、ノーマルサーチでは、各サーチ線対ＳＬ，ＳＬ＿Ｎにおいて、いずれか一方が「Ｈ」レベルに立ち上がる。この時に、ダミーサーチ線ＤＳＬを反対に 「Ｌ」レベルに立ち下げることによって、カップリングノイズを打ち消す。これによって、マッチ線ＭＬの電圧レベルを一定にすることができる。
【００７７】
図２０は、第２の実施形態におけるＢサーチ（１ビット以外をマスクサーチ）の場合の動作タイミング図である。
【００７８】
図２０を参照して、マスクサーチでは、各サーチ線対ＳＬ，ＳＬ＿Ｎにおいて、両方が「Ｌ」レベルのままである。このときに、ダミーサーチ線ＤＳＬを「Ｈ」レベルのまま維持させることによって、カップリングノイズは発生しない。
【００７９】
図１９および図２０で示したように、マスクサーチの有無に関係なく、マッチ線ＭＬの電圧レベルを一定にすることができる。
【００８０】
図２１は、第２の実施形態のサーチ線／ダミーサーチ線駆動回路１１０＿０の構成の一例を示す図である。
【００８１】
図２１を参照して、このサーチ線／ダミーサーチ線駆動回路１１０＿０は、論理積回路ＡＮＤ１〜ＡＮＤ４と、インバータＩＶ２と、否定論理積回路ＮＡＮＤ１とを含む。
【００８２】
インバータＩＶ２は、検索データＤＢを受けて反転して出力する。論理積回路ＡＮＤ１は、マスクデータＭＤと検索データＤＢとの論理積を出力する。論理積回路ＡＮＤ２は、マスクデータＭＤとインバータＩＶ２の出力との論理積を出力する。論理積回路ＡＮＤ３は、サーチ信号ＬＳＥと、論理積回路ＡＮＤ１の出力との論理積をサーチ線ＳＬへ出力する。論理積回路ＡＮＤ４は、サーチ信号ＬＳＥと、論理積回路ＡＮＤ２の出力との論理積をサーチ線ＳＬ＿Ｎへ出力する。否定論理積回路ＮＡＮＤ１は、サーチ信号ＬＳＥと、マスクデータＭＤとの否定論理積をダミーサーチ線ＤＳＬへ出力する。
【００８３】
図２２は、図２１のサーチ線／ダミーサーチ線駆動回路１１０＿０の入力と出力の論理を表わす図である。
【００８４】
サーチ動作時以外には、サーチ信号ＬＳＥは「０」で非活性化されている。このときには、マスクデータＭＤおよび検索データＤＢのレベルに係わらず、サーチ線ＳＬ，ＳＬ＿Ｎは「０」レベルであり、ダミーサーチ線ＤＳＬのレベルは「１」である。
【００８５】
サーチ動作時には、サーチ信号は、ＬＳＥは「１」に活性化される。このときに、マスクデータＭＤがマスクなしを表わす「１」で検索データＤＢが「０」の場合には、サーチ線ＳＬ＿Ｎのレベルが「１」となり、サーチ線ＳＬおよびダミーサーチ線ＤＳＬのレベルは「０」となる。また、マスクデータＭＤが「１」で検索データＤＢが「１」の場合には、サーチ線ＳＬのレベルが「１」となり、サーチ線ＳＬ＿Ｎおよびダミーサーチ線ＤＳＬのレベルは「０」となる。また、マスクデータＭＤがマスクありを表わす「０」の場合には、検索データＤＢのレベルに係わらず、ダミーサーチ線ＤＳＬが「１」となり、サーチ線ＳＬ，ＳＬ＿Ｎのレベルは「０」となる。
【００８６】
つまり、サーチ動作時（ＬＳＥ＝「１」）は、検索データおよびマスクの有無に関係なくサーチ線ＳＬ、サーチ線ＳＬ＿Ｎ、ダミーサーチ線ＤＳＬの３つのうちいずれか一つが「１」で、残りの２つが「０」となる。
【００８７】
以上のように、第２の実施形態では、ダミーサーチ線ＤＳＬ上の信号は、サーチ線対ＳＬ，ＳＬ＿Ｎ上の信号の論理和（ＯＲ）を反転させているので、第１の実施形態に比べて、同時スイッチング出力ノイズを抑制することができる。
【００８８】
［第３の実施形態］
第３の実施形態が第２の実施形態と相違する点は、第２の実施形態のダミーサーチ線ＤＳＬを既存のビット線ＢＬまたはビット線ＢＬ＿Ｎに置き換えた点である。第３の実施形態では、ビット線ＢＬまたはビット線ＢＬ＿Ｎとマッチ線ＭＬ間のカップリングノイズを利用することによって、マッチ線ＭＬがサーチ線ＳＬまたはＳＬ＿Ｎから受けるカップリングノイズを打ち消す。
【００８９】
ビット線ＢＬ，ＢＬ＿Ｎは、ＣＡＭセル４にデータを書込むとき、およびＣＡＭセル４からデータを読み出すときに、データ伝送のために用いられる。
【００９０】
図２３は、第３の実施形態におけるＡサーチの場合の動作タイミング図である。
図２３を参照して、Ａサーチ（全ビットをノーマルサーチ）では、サーチ線対ＳＬ，ＳＬ＿Ｎにおいて、いずれか一方が「Ｈ」レベルに立ち上がる。この時に、サーチ線対ＳＬ，ＳＬ＿Ｎと同じ列のビット線ＢＬを反対に「Ｌ」レベルに立ち下げることによって、カップリングノイズを打ち消す。これによって、マッチ線ＭＬの電圧レベルを一定にすることができる。
【００９１】
図２４は、第３の実施形態におけるＢサーチの場合の動作タイミング図である。
図２４を参照して、マスクサーチでは、サーチ線対ＳＬ，ＳＬ＿Ｎにおいて、両方が「Ｌ」レベルのままである。このときに、サーチ線対ＳＬ，ＳＬ＿Ｎと同じ列のビット線ＢＬを「Ｈ」レベルのまま維持させることによって、カップリングノイズは発生しない。
【００９２】
図２３および図２４で示したように、マスクサーチの有無に関係なく、マッチ線ＭＬの電圧レベルを一定にすることができる。なお、図２３では、ビット線ＢＬを「Ｌ」レベルに立ち下げることにしたが、これに代えてビット線ＢＬ＿Ｎを「Ｌ」レベルに立ち下げることとしてもよい。
【００９３】
第３の実施形態では、サーチ線／ダミーサーチ線駆動回路に代えて、サーチ線／ビット線駆動回路を有する。
【００９４】
図２５は、第３の実施形態のサーチ線／ビット線駆動回路２１０＿０の構成の一例を示す図である。
【００９５】
図２５を参照して、このサーチ線／ビット線駆動回路２１０＿０は、論理積回路ＡＮＤ１〜ＡＮＤ４と、インバータＩＶ２と、否定論理積回路ＮＡＮＤ１とを含む。
【００９６】
インバータＩＶ２は、検索データＤＢを受けて反転して出力する。論理積回路ＡＮＤ１は、マスクデータＭＤと検索データＤＢとの論理積を出力する。論理積回路ＡＮＤ２は、マスクデータＭＤとインバータＩＶ２の出力との論理積を出力する。論理積回路ＡＮＤ３は、サーチ信号ＬＳＥと論理積回路ＡＮＤ１の出力との論理積をサーチ線ＳＬへ出力する。論理積回路ＡＮＤ４は、サーチ信号ＬＳＥと論理積回路ＡＮＤ２の出力との論理積をサーチ線ＳＬ＿Ｎへ出力する。否定論理積回路ＮＡＮＤ１は、サーチ信号ＬＳＥとマスクデータＭＤとの否定論理積をビット線ＢＬへ出力する。
【００９７】
図２６は、図２５のサーチ線／ビット線駆動回路２１０＿０の入力と出力の論理を表わす図である。
【００９８】
サーチ動作時以外には、サーチ信号ＬＳＥは「０」で非活性化されている。このときには、マスクデータＭＤおよび検索データＤＢのレベルに係わらず、サーチ線ＳＬ，ＳＬ＿Ｎは「０」レベルであり、ビット線ＢＬのレベルは「１」である。
【００９９】
サーチ動作時には、サーチ信号は、ＬＳＥは「１」に活性化される。このときに、マスクデータＭＤがマスクなしを表わす「１」で検索データＤＢが「０」の場合には、サーチ線ＳＬ＿Ｎのレベルが「１」となり、サーチ線ＳＬおよびビット線ＢＬのレベルは「０」となる。また、マスクデータＭＤが「１」で検索データＤＢが「１」の場合には、サーチ線ＳＬのレベルが「１」となり、サーチ線ＳＬ＿Ｎおよびビット線ＢＬのレベルは「０」となる。また、マスクデータＭＤがマスクありを表わす「０」の場合には、検索データＤＢのレベルに係わらず、ビット線ＢＬが「１」となり、サーチ線ＳＬ，ＳＬ＿Ｎのレベルは「０」となる。
【０１００】
つまり、サーチ動作時（ＬＳＥ＝「１」）は、検索データおよびマスクの有無に関係なくサーチ線ＳＬ、サーチ線ＳＬ＿Ｎ、ビット線ＢＬの３つのうちいずれか一つが「１」で、残りの２つが「０」となる。
【０１０１】
図２７は、第３の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
図２７を参照して、サーチ線対ＳＬ，ＳＬ＿Ｎは２層に配置され、マッチ線ＭＬは５層に配置され、ビット線対ＢＬ，ＢＬ＿Ｎは２層に配置され、ワード線ＷＬＸ，ＷＬＹは３層に配置され（図示せず）、電源電圧線および接地電圧線は４層に配置される（図示せず）。
【０１０２】
図７および図２７を参照して、マッチ線ＭＬは、インターコネクト配線により、５層からＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のドレインノードに接続されている。よって、サーチ線ＳＬ，ＳＬ＿Ｎ（２層）からマッチ線ＭＬ（５層）への直接的なカップリングノイズは少ないが、インターコネクト配線のザブトン（１−３層）、Ｃｏｎｔａｃｔ、Ｖｉａ１，Ｖｉａ２へのカップリングノイズが支配的と考えられる。そこで、４層のビット線ＢＬの配線幅を適宜に調整すれば、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線ＭＬに伝えるカップリングノイズＡと、ビット線ＢＬがマッチ線ＭＬ（３〜５層、Ｖｉａ３，Ｖｉａ４）へ伝えるカップリングノイズＢを同量にすることができる。
【０１０３】
以上のように、第３の実施形態では、既存のビット線ＢＬを活用することによって、メモリアレイ上に新たな配線を追加する必要をなくすことができる。
【０１０４】
［第４の実施形態］
第４の実施形態では、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線ＭＬに伝えるカップリングノイズを、参照電圧ＲＥＦを伝達するマッチ線用参照電圧線ＭＬ＿ＲＥＦにも同様に伝えることによって、カップリングノイズを打ち消す。
【０１０５】
図２８は、第４の実施形態におけるマッチ線ＭＬへのカップリングノイズを説明するための図である。
【０１０６】
ＰチャネルＭＯＳトランジスタＰＴ２１は、電源電圧ＶＤＤとマッチ線ＭＬとの間に設けられる。ＰチャネルＭＯＳトランジスタＰＴ２１のゲートは、反転マッチ線プリチャージ活性化信号ＭＬＰＲＥ＿Ｎを受ける。マッチ線ＭＬは、サーチ動作前にプリチャージ用のＰチャネルＭＯＳトランジスタＰＴ２１によって、電圧ＶＤＤにプリチャージされる。
【０１０７】
メモリアレイ２内に、マッチ線ＭＬに対して、マッチ線用参照電圧線ＭＬ＿ＲＥＦが１対１の割合で設けられている。Ｂサーチ（１ビット以外はマスク）時には、マッチ線用参照電圧線ＭＬ＿ＲＥＦは、マッチ線ＭＬと同様にカップリングノイズをほとんど受けない。Ａサーチ（全ビットをノーマルサーチ）時には、マッチ線用参照電圧線ＭＬ＿ＲＥＦは、マッチ線ＭＬと同様にカップリングノイズを受ける。メモリアレイ２内のマッチ線用参照電圧線ＭＬ＿ＲＥＦの配線幅は、マッチ線ＭＬと同量のカップリングノイズを受けるように調整される。
【０１０８】
図２９は、第４の実施形態におけるＡサーチの場合の動作タイミング図である。
Ａサーチでは、検索データが全て”１”の場合、８０本のサーチ線ＳＬ＜７９:０＞が「Ｈ」レベルに立ち上がり、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦは共にカップリングノイズを受ける。その結果、一致（ＨＩＴ）のときに、カップリングノイズを受ける前後で、マッチ線ＭＬとＭＬ＿ＲＥＦの電圧差は１００ｍＶで変わらない。
【０１０９】
図３０は、第４の実施形態におけるＢサーチの場合の動作タイミング図である。
Ｂサーチでは、７９個のサーチ線対ＳＬ，ＳＬ＿Ｎは「Ｌ」レベルのままで変化せず、１個のサーチ線対ＳＬ，ＳＬ＿Ｎのうちのいずれか一方のみが「Ｈ」レベルに変化する。したがって、この場合、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦは共にカップリングノイズをほとんど受けない。その結果、一致（ＨＩＴ）のとき、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧差は１００ｍＶである。
【０１１０】
図３１は、第４の実施形態の半導体装置を実装する基板に垂直な方向の断面図である。
図３１を参照して、サーチ線対ＳＬ，ＳＬ＿Ｎは２層に配置され、マッチ線ＭＬは５層に配置され、ビット線対ＢＬ，ＢＬ＿Ｎは２層に配置され（図示せず）、ワード線ＷＬＸ，ＷＬＹは３層に配置され（図示せず）、マッチ線用参照電圧線ＭＬ＿ＲＥＦは３層に配置され、電源電圧線および接地電圧線は４層に配置される（図示せず）。
【０１１１】
図７および図３１を参照して、マッチ線ＭＬは、インターコネクト配線により、５層からＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のドレインノードに接続されている。よって、サーチ線ＳＬ，ＳＬ＿Ｎ（２層）からマッチ線ＭＬ（５層）への直接的なカップリングノイズは少ないが、インターコネクト配線のザブトン（１−３層）、Ｃｏｎｔａｃｔ、Ｖｉａ１，Ｖｉａ２へのカップリングノイズが支配的と考えられる。また、サーチ線ＳＬ，ＳＬ＿Ｎ（２層）からマッチ線用参照電圧線ＭＬ＿ＲＥＦ（３層）へ直接的なカップリングノイズが発生する。
【０１１２】
マッチ線ＭＬおよびマッチ線用参照電圧線ＭＬ＿ＲＥＦの配線幅を調整することによって、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線ＭＬに伝えるカップリングノイズＡと、サーチ線ＳＬ，ＳＬ＿Ｎがマッチ線用参照電圧線ＭＬ＿ＲＥＦに伝えるカップリングノイズＢとを同量にすることができる。
【０１１３】
第４の実施形態では、メモリアレイ内に、マッチ線用参照電圧線ＭＬ＿ＲＥＦをマッチ線ＭＬに対して１対１の割合で設けることによって、新たに回路（下地）を追加する必要がないので、高集積化に有利である。
【０１１４】
［第４の実施形態の変形例］
第４の実施形態では、１本のマッチ線ＭＬに対して、１本のマッチ線用参照電圧線ＭＬ＿ＲＥＦを設けたが、本変形例では、Ｎ本（Ｎは２以上の自然数）のマッチ線ＭＬに対して、１本のマッチ線用参照電圧線ＭＬ＿ＲＥＦを設ける。
【０１１５】
図３２は、第４の実施形態の変形例のメモリアレイのレイアウトの一例を表わす図である。
【０１１６】
図３２は、８本（Ｎ＝８）のマッチ線ＭＬごとに、１本のマッチ線用参照電圧線ＭＬ＿ＲＥＦが設けられる例を示す。
【０１１７】
図３２を参照して、マッチ線用参照電圧線ＭＬ＿ＲＥＦは、８エントリ単位で共有されている。メモリアレイのウェルタップ領域Ｗ１，Ｗ２に、マッチ線用参照電圧線ＭＬ＿ＲＥＦ、およびＭＬ＿ＲＥＦ調整回路５１が配置される。
【０１１８】
図３２の構成の場合、ウェルタップ領域Ｗ１，Ｗ２に、マッチ線用参照電圧線ＭＬ＿ＲＥＦを１本だけ設ければよいので、レイアウトインパクトが小さい。サーチ線ＳＬ，ＳＬ＿Ｎからマッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦに伝えるカップリングノイズによる電圧変動量を同じにするためには、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦの容量値を等しくする必要がある。この容量値は、配線容量とゲート容量と拡散容量の合計である。マッチ線用参照電圧線ＭＬ＿ＲＥＦの配線幅を調整し、必要に応じてＭＯＳトランジスタによるゲート容量を付加することによって、この合計値が等しくなるように調整する。配線容量については、行方向（横方向）成分は、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦの配線長がほぼ同じなので、容量値は同等である。列方向（縦方向）成分は、マッチ線用参照電圧線ＭＬ＿ＲＥＦに対して、８個分のマッチアンプ分の配線長が余分に付加される。しかし、横方向×縦方向のレイアウトサイズは、６５ｍｎ世代プロセスで、約１４５μｍ×約９μｍなので、マッチ線用参照電圧線ＭＬ＿ＲＥＦの縦方向の増加分はほとんど無視できる。よって、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦの配線容量値はほぼ等しくなる。
【０１１９】
図３３は、図３２に示されるＭＬ＿ＲＥＦ調整回路の一例を示す図である。
図３３を参照して、このＭＬ＿ＲＥＦ調整回路５１は、インバータＩＶ５１と、ＰチャネルＭＯＳトランジスタＰＴ５１と、ＰチャネルＭＯＳトランジスタＰＴ１１と、ＮチャネルＭＯＳトランジスタＮＴ５１と、ＮチャネルＭＯＳトランジスタＮＴ５２とを備える。
【０１２０】
ＰチャネルＭＯＳトランジスタＰＴ５１は、電源ＶＤＤとノードＮＤＤ１との間に設けられる。インバータＩＶ５１は、マッチ線プリチャージ活性化信号ＭＬＰＲＥを受けて、出力がＰチャネルＭＯＳトランジスタＰＴ５１のゲートと接続される。ＰチャネルＭＯＳトランジスタＰＴ１１は、ノードＮＤＤ１とノードＤＩＳ＿Ｎとの間に設けられる。ＰチャネルＭＯＳトランジスタＰＴ１１のゲートは、参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎを受ける。ＮチャネルＭＯＳトランジスタＮＴ５１は、ノードＤＩＳ＿Ｎとグランドとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＴ５１のゲートは、マッチ線プリチャージ活性化信号ＭＬＰＲＥを受ける。ノードＮＤＤ１の電圧が参照電圧ＲＥＦであり、参照電圧ＲＥＦは、ウェルタップ領域に送られる。
【０１２１】
マッチ線用参照電圧線ＭＬ＿ＲＥＦの容量素子Ｃ１および内部ノードＤＩＳ＿Ｎの容量素子Ｃ２によって、マッチ線のプリチャージ電圧ＶＤＤを容量分割し、マッチ線のプリチャージ電圧ＶＤＤよりも低い参照電圧ＲＥＦが生成される。一例として、この参照電圧ＲＥＦが設計値（典型値）としてプリチャージ電圧ＶＤＤよりも１００ｍＶだけ低い電圧レベルに設定される場合には、容量素子Ｃ１とＣ２の容量比を９：１に設定すればよい。
【０１２２】
図３４は、第４の実施形態の変形例のサーチ動作を示すタイミング図である。
図３４を参照して、まず、Ａサーチ（全ビットをノーマルサーチ）の場合の動作について説明する。
【０１２３】
時刻Ｔ１において、マッチ線プリチャージ活性化信号ＭＬＰＲＥが「Ｌ」レベルに立ち下がることによって、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦのＶＤＤプリチャージ動作が停止する。
【０１２４】
時刻Ｔ２において、サーチ線対ＳＬ，ＳＬ＿Ｎが、検索データに応じてその電圧レベルが「Ｈ」レベルおよび「Ｌ」レベルに駆動され、検索動作が実行される。マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦは、サーチ線対ＳＬ，ＳＬ＿Ｎからカップリングノイズを受けて、約８０ｍＶ程度浮き上がる。検索結果が一致（ＨＩＴ）のとき、マッチ線ＭＬの電圧レベルは維持され、検索結果が不一致（ＭＩＳＳ）のとき、マッチ線ＭＬの電圧レベルが低下する。
【０１２５】
時刻Ｔ３において、参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎを「Ｌ」レベルに駆動すると、図３３に示すＰチャネルＭＯＳトランジスタＰＴ１１がオン状態となり、カップリングノイズにより、約８０ｍＶ程度浮き上がったマッチ線用参照電圧線ＭＬ＿ＲＥＦが、容量素子Ｃ１およびＣ２の容量分割により低下する。このマッチ線用参照電圧線ＭＬ＿ＲＥＦは、カップリングノイズを受けた直後のマッチ線ＭＬの電圧レベル（ＶＤＤ＋約８０ｍＶ）よりも約１００ｍＶ程度低下した電圧レベルに設定されるので、ＨＩＴ時のセンスマージンは、１００ｍＶを確保できる。
【０１２６】
時刻Ｔ４において、不一致（１ビットＭＩＳＳ）の場合に、マッチ線ＭＬの電圧レベルがマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルより１００ｍＶだけ低下する。この時刻Ｔ４において、制御回路１４４が、マッチアンプ活性化信号ＭＡＥを「Ｈ」レベルに立ち上げることによって、１ビットＭＩＳＳ時のセンスマージンも１００ｍＶを確保することができる。
【０１２７】
次に、Ｂサーチ（１ビットをノーマルサーチ、他のビットをマスクサーチ）の場合の動作について説明する。
【０１２８】
時刻Ｔ６において、検索動作が実行されても、７９本のサーチ線対ＳＬ，ＳＬ＿Ｎは「Ｌ」レベルのまま（１本のサーチ線のみ「Ｈ」レベルとなる）なので、カップリングノイズは発生せず、マッチ線ＭＬの電圧レベルおよびマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルはプリチャージ電圧ＶＤＤをほほ維持する。
【０１２９】
時刻Ｔ７において、参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎを「Ｌ」レベルに駆動すると、ＰチャネルＭＯＳトランジスタＰＴ１１がオン状態となり、カップリングノイズをほとんど受けないために、プリチャージ電圧ＶＤＤをほぼ維持したマッチ線用参照電圧線ＭＬ＿ＲＥＦが、容量素子Ｃ１およびＣ２の容量分割により低下する。その結果、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルは、マッチ線ＭＬ電圧よりも約１００ｍＶ程度低下した電圧レベルに設定される。これによって、ノーマルサーチ時と同様に、ＨＩＴ時のセンスマージンは、１００ｍＶを確保できる。
【０１３０】
時刻Ｔ８において、マッチ線ＭＬの電圧レベルがマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルより１００ｍＶ低下する。この時刻Ｔ８において、制御回路１４４が、マッチアンプ活性化信号ＭＡＥを「Ｈ」レベルに立ち上げることによって、１ビットＭＩＳＳ時のセンスマージンも、１００ｍＶを確保することができる。
【０１３１】
なお、第４の実施形態の変形例の半導体装置を実装する基板に垂直な方向の断面図は、図３１に示す第４の実施形態のものと基本的に同様である。ただし、紙面に垂直な方向に複数のエントリが形成され、マッチ線ＭＬは１エントリごとに設けられるが、マッチ線用参照電圧線ＭＬ＿ＲＥＦは８エントリごとに設けられる。
【０１３２】
本変形例では、マッチ線用参照電圧線ＭＬ＿ＲＥＦの配線領域をメモリアレイのウェルタップ領域のみに確保することによって、新たに回路（下地）を追加する必要がないので、第４の実施形態に比べて、さらに高集積化に有利である。
【０１３３】
［第５の実施形態］
第５の実施形態では、マスクする本数に応じて参照電圧ＲＥＦの大きさを変化させる。サーチをマスク本数から、カップリングノイズにより、マッチ線ＭＬが浮き上がる電圧値を概算できる。すなわち、電圧値は、８０ｍＶ−サーチマスク本数×１ｍＶで計算できる。本変形例では、この浮き上がる電圧値を考慮したマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルを発生させる。
【０１３４】
図３５は、マスクする本数に応じた参照電圧ＲＥＦの大きさを説明するための図である。サーチマスク本数が０本の場合には、マッチ線ＭＬのプリチャージ電圧からの増加電圧が８０ｍＶである。この場合に、参照電圧ＲＥＦの大きさをプリチャージ電圧から２０ｍＶ小さい値に設定する。サーチマスク本数が７９本の場合には、マッチ線ＭＬのプリチャージ電圧からの増加電圧が１ｍＶである。この場合に、参照電圧ＲＥＦの大きさをプリチャージ電圧から９９ｍＶ小さい値に設定する。
【０１３５】
図３６は、第５の実施形態のＭＬ＿ＲＥＦ調整回路を説明するための図である。
ＭＬ＿ＲＥＦ調整回路１５１は、コード生成回路６１と、基準電圧発生回路６２とを備える。
【０１３６】
コード生成回路６１は、サーチ動作時に、複数の中から選択されたサーチマスクレジスタ（８０ビット）から、マスクされるビットの合計数（０〜８０本）を演算し、その合計数に応じたＮビットのコードＣＯＤＥ＜Ｎ−１：０＞を生成する。コードＣＯＤＥ＜Ｎ−１：０＞は、サーチマスクレジスタのビット数が８０ビットの場合、Ｎ＝１〜７までの整数が取り得るが、Ｎを大きくすると、階調（精度）は上がるが、回路規模が大きくなるので、現実的には、Ｎ＝３〜４程度が望ましいといえる。
【０１３７】
基準電圧発生回路６２は、コードＣＯＤＥ＜Ｎ−１：０＞に基づいて、カップリングノイズを考慮したマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧ＲＥＦのレベル（２N階調）を発生する。
【０１３８】
図３７は、Ｎ＝３の場合のマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルのマスクビット数依存性を説明するための図である。
【０１３９】
図３７を参照して、マスクされるビット数が少ないと、カップリングノイズによるマッチ線ＭＬの電圧レベルの浮き上がりが大きくなるので、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルを高く設定する。逆に、マスクされるビット数が多くなると、カップリングノイズによるマッチ線ＭＬの電圧レベルの浮き上がりが小さくなるので、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルを低く設定する。
【０１４０】
図３８は、Ｎ＝３の場合の基準電圧発生回路の一例を示す図である。
図３１に示すＭＬ＿ＲＥＦ調整回路との相違点は、内部ノードＤＩＳ＿Ｎの容量素子Ｃ２−５をＣＯＤＥ＜２:０＞によって、マスクビット数に応じて選択できることである。
【０１４１】
図３９は、第５の実施形態のサーチ動作を示すタイミング図である。
図３９を参照して、まず、Ａサーチについて説明する。
【０１４２】
時刻Ｔ１において、マッチ線プリチャージ活性化信号ＭＬＰＲＥが「Ｌ」レベルに立ち下がることで、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦのＶＤＤプリチャージ動作が停止する。Ａサーチの場合、マスク本数は０なので、マスクビット数から算出されるＣＯＤＥ＜２:０＞は、「０００」となり、図３８のＰチャネルＭＯＳトランジスタＰＴ２１〜ＰＴ２３および、ＮチャネルＭＯＳトランジスタＮＴ２１〜ＮＴ２３がオフ状態になる。つまり、内部ノードＤＩＳ＿Ｎの容量素子はＣ２のみが選択されることになる。
【０１４３】
時刻Ｔ２において、サーチ線対ＳＬ，ＳＬ＿Ｎが、検索データに応じてその電圧レベルが「Ｈ」レベルおよび「Ｌ」レベルに駆動され、検索動作が実行される。マッチ線ＭＬはサーチ線対ＳＬ，ＳＬ＿Ｎからカップリングノイズを受けて、約８０ｍＶ程度浮き上がる。その後、検索結果が不一致（ＭＩＳＳ）のとき、マッチ線ＭＬの電圧レベルが低下する。
【０１４４】
時刻Ｔ３において、参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎを「Ｌ」レベルに駆動すると、図３８に示すＰチャネルＭＯＳトランジスタＰＴ１２がオン状態となり、マッチ線用参照電圧線ＭＬ＿ＲＥＦが、容量素子Ｃ１およびＣ２の容量分割によって、プリチャージレベルから約２０ｍＶ程度低下する。つまり、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルは、カップリングノイズを受けた直後のマッチ線ＭＬの電圧（ＶＤＤ＋約８０ｍＶ）よりも約１００ｍＶ程度低下した電圧レベルに設定されるので、ＨＩＴ時のセンスマージンは１００ｍＶを確保できる。
【０１４５】
時刻Ｔ４において、マッチ線ＭＬの電圧レベルがマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルより１００ｍＶ低下する。この時刻Ｔ４において、制御回路１４４が、マッチアンプ活性化信号ＭＡＥを「Ｈ」レベルに立ち上げることによって、１ビットＭＩＳＳ時のセンスマージンも１００ｍＶを確保することができる。
【０１４６】
時刻Ｔ５において、マッチ線プリチャージ活性化信号ＭＬＰＲＥおよび参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎが「Ｈ」レベルに立ち上がり、ＣＯＤＥ＜２:０＞が”１１１”にリセットされることで、容量素子Ｃ３〜Ｃ５が接地ノードにディスチャージされる。
【０１４７】
次に、Ｂサーチについて説明する。
時刻Ｔ６において、マッチ線プリチャージ活性化信号ＭＬＰＲＥが「Ｌ」レベルに立ち下がることで、マッチ線ＭＬとマッチ線用参照電圧線ＭＬ＿ＲＥＦのプリチャージ動作が停止する。Ｂサーチの場合、マスク本数は７９本なので、マスクビット数から算出されるＣＯＤＥ＜２:０＞は、「１１１」となり、ＰチャネルＭＯＳトランジスタＰＴ２１〜ＰＴ２３および、ＮチャネルＭＯＳトランジスタＮＴ２１〜ＮＴ２３がオン状態になる。つまり、内部ノードＤＩＳ＿Ｎの容量素子はＣ２〜Ｃ５の全てが選択されることになる。
【０１４８】
時刻Ｔ７において、検索動作が実行されるが、７９個のサーチ線対ＳＬ，ＳＬ＿Ｎは「Ｌ」レベルのままなので、カップリングノイズはほとんど発生せず、一致（ＨＩＴ）のとき、マッチ線ＭＬの電圧レベルはほぼＶＤＤ電圧のままである。
【０１４９】
時刻Ｔ８において、参照電圧降下指示信号ＲＥＦＤＯＷＮ＿Ｎを「Ｌ」レベルに駆動すると、図３８に示すＰチャネルＭＯＳトランジスタＰＴ１２がオン状態となり、マッチ線用参照電圧線ＭＬ＿ＲＥＦが容量素子Ｃ１−Ｃ５の容量分割によって、ＶＤＤプリチャージレベルから約１００ｍＶ程度低下する。つまり、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルは、マッチ線ＭＬ電圧よりも約１００ｍＶ程度低下した電圧レベルに設定されるので、ＨＩＴ時のセンスマージンは、ノーマルサーチの時と同様に、１００ｍＶ程度確保できる。
【０１５０】
マッチ線ＭＬの電圧レベルがマッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルより１００ｍＶ低下した時間Ｔ９において、制御回路１４４が、マッチアンプ活性化信号ＭＡＥを「Ｈ」レベルに立ち上げることによって、１ビットＭＩＳＳ時のセンスマージンも１００ｍＶを確保することができる。
【０１５１】
第５の実施形態では、マッチ線用参照電圧線ＭＬ＿ＲＥＦの電圧レベルを、カップリングノイズではなく、ＭＬ＿ＲＥＦ調整回路によりデジタル的に調整している。したがって、トランジスタの製造ばらつき等により、カップリングノイズ量とマッチ線用参照電圧線ＭＬ＿ＲＥＦの調整量にズレが生じた場合でも、調整機構（フューズ）を備えておけば、マスクを改定することなく、調整することができる。
【０１５２】
（その他の発明）
１．各々が行方向に配列される複数の連想メモリセルを含む複数のエントリを有するメモリアレイと、各々が、前記メモリアレイの列方向に延在し、対応の列の連想メモリセルに結合される複数のサーチ線対と、各々が、対応のサーチ線対に対して設けられ、前記メモリアレイの列方向に延在する複数のビット線対と、各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるとともに所定のプリチャージ電圧にプリチャージされる複数のマッチ線と、各々が、対応の前記サーチ線対およびビット線対を駆動する複数の駆動回路と、各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧と参照電圧とを比較し、比較結果に応じた信号を出力する複数のマッチアンプとを備え、前記駆動回路は、サーチ時に、検索データおよびマスクの有無に応じて、前記サーチ線対の電圧を設定し、前記マッチ線は、対応のエントリ内の連想メモリセルの格納データ、および前記連想メモリセルに結合するサーチ線対の電圧に応じた電圧を伝達し、前記駆動回路は、サーチ時に、サーチ線対のいずれか一方を駆動するときには、同時に前記サーチ線を駆動するレベルと逆のレベルにビット線対のいずれか一方を駆動する、半導体装置。
【０１５３】
２．好ましくは、前記駆動回路は、サーチ時以外には、サーチ線対の両方を「Ｌ」レベルに設定し、ビット線対の両方を「Ｈ」レベルに設定し、前記駆動回路は、ノーマルサーチ時には、検索データに応じて、サーチ線対のいずれか一方を「Ｈ」レベルに設定し、かつビット線対のいずれか一方を「Ｌ」レベルに立ち下げ、前記駆動回路は、マスクサーチ時には、サーチ線対の両方を「Ｌ」レベル設定し、ビット線対を「Ｈ」レベルに維持する。
【０１５４】
３．各々が行方向に配列される複数の連想メモリセルを含む複数のエントリを有するメモリアレイと、各々が、前記メモリアレイの列方向に延在し、対応の列の連想メモリセルに結合される複数のサーチ線対と、各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるとともに所定のプリチャージ電圧にプリチャージされる複数のマッチ線と、各々が、前記メモリアレイの行方向に延在し、参照電圧を伝達する複数のマッチ線用参照電圧線と、各々が、対応の前記サーチ線対を駆動する複数の駆動回路と、各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧と、対応のマッチ線電圧線上の前記参照電圧とを比較し、比較結果に応じた信号を出力する複数のマッチアンプとを備え、前記駆動回路は、サーチ時に、検索データおよびマスクの有無に応じて、前記サーチ線対の電圧を設定し、前記マッチ線は、対応のエントリ内の連想メモリセルの格納データ、および前記連想メモリセルに結合するサーチ線対の電圧に応じた電圧を伝達する、半導体装置。
【０１５５】
４．好ましくは、前記マッチ線用参照電圧線は、対応の１本のマッチ線ごとに設けられる。
【０１５６】
５．好ましくは、前記マッチ線用参照電圧線は、対応のＮ本のマッチ線ごとに設けられる。
【０１５７】
６．各々が行方向に配列される複数の連想メモリセルを含む複数のエントリを有するメモリアレイと、各々が、前記メモリアレイの列方向に延在し、対応の列の連想メモリセルに結合される複数のサーチ線対と、各エントリに対応して配置され、各々が対応のエントリの連想メモリセルに結合されるとともに所定のプリチャージ電圧にプリチャージされる複数のマッチ線と、各々が、対応の前記サーチ線対を駆動する複数の駆動回路と、各エントリに対応して配置され、各々が対応のエントリのマッチ線の電圧と参照電圧とを比較し、比較結果に応じた信号を出力する複数のマッチアンプとを備え、前記駆動回路は、サーチ時に、検索データおよびマスクの有無に応じて、前記サーチ線対の電圧を設定し、前記マッチ線は、対応のエントリ内の連想メモリセルの格納データ、および前記連想メモリセルに結合するサーチ線対の電圧に応じた電圧を伝達し、マスクする本数に応じた前記参照電圧を生成する参照電圧生成回路とを備えた、半導体装置。
【０１５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１５９】
２  メモリアレイ、４  ＣＡＭセル、１０  サーチ線／ダミーサーチ線駆動回路群、１０＿０，１１０＿０，２１０＿０  サーチ線／ダミーサーチ線駆動回路、１１  サーチマスクレジスタ、１２  マッチアンプ群、１２＿０，１１２＿０  マッチアンプ、２２  分離回路、２３  ラッチ回路、２４  クロスカップル型一致判定回路、５１  ＭＬ＿ＲＥＦ調整回路、６１  コード生成回路、６２  基準電圧発生回路、１１２＿０  インバータ型マッチアンプ、１４３  参照信号生成回路、１４４  制御回路、ＩＶ２，ＩＶ３，ＩＶ１１〜ＩＶ１４，ＩＶ５１  インバータ、ＮＴ１〜ＮＴ４，ＮＴ１１〜ＮＴ１５，ＮＴ２１〜ＮＴ２４，ＮＴ５１〜ＮＴ５５  ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴ３，ＰＴ１１，ＰＴ２１，ＰＴ５１  ＰチャネルＭＯＳトランジスタ、ＡＮＤ１〜ＡＮＤ４  論理積回路、ＮＡＮＤ１  否定論理積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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