(57)【要約】【課題】外部の安定化容量を用いずに電源電圧を安定化する。【解決手段】一実施形態によれば、半導体集積回路装置は、電源回路と、電源補助回路と、を備える。電源回路は、第１の電源線に供給された第１の電源電圧を降圧して、負荷回路が接続された第２の電源線に第２の電源電圧を供給する。電源補助回路は、第２の電源電圧を安定させる。電源補助回路は、第２の電源線に一端が接続され、負荷回路が有する負荷容量より容量値が小さい容量素子と、第２の電源電圧の変化を減少させるように容量素子の他端を駆動する容量駆動回路と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源線に供給された第１の電源電圧を降圧して、負荷回路が接続された第２の電源線に第２の電源電圧を供給する電源回路と、
前記第２の電源電圧を安定させる電源補助回路と、を備え、
前記電源回路は、前記第２の電源電圧を、供給された基準電圧に近づくように制御し、
前記電源補助回路は、
前記第２の電源線に一端が接続され、前記負荷回路が有する負荷容量より容量値が小さい容量素子と、
前記第２の電源電圧の変化を減少させるように前記容量素子の他端を駆動する容量駆動回路と、を有し、
前記容量駆動回路は、
前記第２の電源電圧の上昇または下降を検知して検知結果を出力する検知回路と、
前記検知結果に基づいて、前記第２の電源電圧が、前記基準電圧未満の下限電圧より高く、且つ、前記基準電圧より高い上限電圧未満の時、前記容量素子の他端に前記第１の電源電圧と接地電圧との間の初期電圧を供給し、前記第２の電源電圧が前記下限電圧以下である時、前記容量素子の他端の電圧を前記初期電圧から前記第１の電源電圧に変化させ、前記第２の電源電圧が前記上限電圧以上である時、前記容量素子の他端の電圧を前記初期電圧から前記接地電圧に変化させる電圧供給回路と、を含む
ことを特徴とする半導体集積回路装置。
【請求項２】
第１の電源線に供給された第１の電源電圧を降圧して、負荷回路が接続された第２の電源線に第２の電源電圧を供給する電源回路と、
前記第２の電源電圧を安定させる電源補助回路と、を備え、
前記電源補助回路は、
前記第２の電源線に一端が接続され、前記負荷回路が有する負荷容量より容量値が小さい容量素子と、
前記第２の電源電圧の変化を減少させるように前記容量素子の他端を駆動する容量駆動回路と、を有する
ことを特徴とする半導体集積回路装置。
【請求項３】
前記電源回路は、前記第２の電源電圧を、供給された基準電圧に近づくように制御し、
前記容量駆動回路は、
前記第２の電源電圧の上昇または下降を検知して検知結果を出力する検知回路と、
前記検知結果に基づいて、前記第２の電源電圧が、前記基準電圧未満の下限電圧より高く、且つ、前記基準電圧より高い上限電圧未満の時、前記容量素子の他端に前記第１の電源電圧と接地電圧との間の初期電圧を供給し、前記第２の電源電圧が前記下限電圧以下である時、前記容量素子の他端の電圧を前記初期電圧から前記第１の電源電圧に変化させ、前記第２の電源電圧が前記上限電圧以上である時、前記容量素子の他端の電圧を前記初期電圧から前記接地電圧に変化させる電圧供給回路と、を含む
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記負荷回路は、供給されたクロック信号に基づいて動作する論理回路で構成され、
前記容量駆動回路は、前記クロック信号の立ち上がりと立ち下りの少なくとも何れかのタイミングで、前記容量素子の他端を前記第１の電源電圧で駆動する
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記第２の電源線に複数の前記負荷回路が接続され、
前記各負荷回路は、対応するイネーブル信号が入力された時、供給されたクロック信号に基づいて動作する論理回路で構成され、
前記電源補助回路は、複数の前記容量素子を有し、
前記各容量素子は、対応する負荷回路が接続された位置に応じて前記第２の電源線に一端が接続され、前記複数の負荷回路が有する全体の負荷容量より容量値が小さく、
前記容量駆動回路は、前記クロック信号の立ち上がりと立ち下りの少なくとも何れかのタイミングで、前記イネーブル信号に基づいて、動作している負荷回路に対応する容量素子の他端を前記第１の電源電圧で駆動する
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項６】
第１の電源線に供給された第１の電源電圧を降圧して、負荷回路が接続された第２の電源線に第２の電源電圧を供給する電源回路と、
前記第２の電源電圧を安定させる電源補助回路と、を備え、
前記負荷回路は、供給されたクロック信号に基づいて動作する論理回路で構成され、
前記電源補助回路は、前記クロック信号の立ち上がりと立ち下りの少なくとも何れかのタイミングで、前記第２の電源線に電流を供給する
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
論理回路等の負荷回路に電源電圧を供給するオンチップ・レギュレータを備える半導体集積回路装置が知られている。負荷回路に流れる負荷電流の急激な変動によって電源電圧も変動するので、この電源電圧の変動を抑えるために、安定化容量が必要である。負荷電流の変動が大きい場合には大容量の安定化容量が必要になる。このような大容量の安定化容量が半導体集積回路装置内に収まらない場合には、半導体集積回路装置の外部に設ける必要がある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Masafumi Onouchi et al., ”A 1.39-V Input Fast-Transient-Response Digital LDO Composed of Low-Voltage MOS Transistors in 40-nm CMOS Process”, ASSCC 2011, pp. 37-40
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、外部の安定化容量を用いずに電源電圧を安定化できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態によれば、半導体集積回路装置は、電源回路と、電源補助回路と、を備える。電源回路は、第１の電源線に供給された第１の電源電圧を降圧して、負荷回路が接続された第２の電源線に第２の電源電圧を供給する。電源補助回路は、第２の電源電圧を安定させる。電源補助回路は、第２の電源線に一端が接続され、負荷回路が有する負荷容量より容量値が小さい容量素子と、第２の電源電圧の変化を減少させるように容量素子の他端を駆動する容量駆動回路と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体集積回路装置の回路図である。
【図２】第１の実施形態に係る電源補助回路の回路図である。
【図３】第２の実施形態に係る半導体集積回路装置の回路図である。
【図４】第２の実施形態に係る半導体集積回路装置の波形図である。
【図５】第３の実施形態に係る半導体集積回路装置の回路図である。
【図６】第３の実施形態に係る半導体集積回路装置の波形図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路装置の回路図である。図１に示すように、半導体集積回路装置は、基準電圧回路１０と、電源回路２０と、負荷回路３０と、電源補助回路（アクティブ安定化容量）４０と、を備える。半導体集積回路装置は、例えば、ＳｏＣ（System On Chip）を構成している。
【０００９】
基準電圧回路１０は、バンドギャップ回路から構成されており、温度依存性が小さい基準電圧ＶＢＧＲを生成する。基準電圧ＶＢＧＲは、例えば、約１．２Ｖである。
【００１０】
電源回路２０は、例えば、ＬＤＯ（Low Drop Out）レギュレータである。電源回路２０は、外部の電源（図示せず）から第１の電源線Ｌ３３に供給された第１の電源電圧ＶＤＤ３３を降圧して、第２の電源線Ｌ１２に第２の電源電圧ＶＤＤ１２を供給する。電源回路２０は、第２の電源電圧ＶＤＤ１２を、基準電圧回路１０から供給された基準電圧ＶＢＧＲに近づくように制御する。
【００１１】
例えば、第１の電源電圧ＶＤＤ３３は３．３Ｖであり、第２の電源電圧ＶＤＤ１２は１．２Ｖである。また、例えば、負荷回路３０に供給されるべき第２の電源電圧ＶＤＤ１２の最大値は１．３Ｖであり、負荷回路３０に供給されるべき第２の電源電圧ＶＤＤ１２の最小値は１．１Ｖである。そして、第２の電源電圧ＶＤＤ１２が１．１Ｖから１．３Ｖの範囲内にあれば、電源回路２０は、予め定められた時間内に第２の電源電圧ＶＤＤ１２を１．２Ｖに制御可能に構成されている。
【００１２】
具体的には、電源回路２０は、増幅器２１と、２つのＰ型ＭＯＳトランジスタ２２，２３と、を有する。
【００１３】
増幅器２１は、基準電圧ＶＢＧＲが供給される非反転入力端子と、第２の電源線Ｌ１２に接続された反転入力端子と、出力端子と、を有する。
【００１４】
Ｐ型ＭＯＳトランジスタ２３は、Ｐ型ＭＯＳトランジスタ２２よりサイズが大きく且つ電流供給能力が高い。各Ｐ型ＭＯＳトランジスタ２２，２３は、第１の電源線Ｌ３３に接続されたソースと、増幅器２１の出力端子に接続されたゲートと、第２の電源線Ｌ１２に接続されたドレインと、を有する。
【００１５】
負荷回路３０は、第２の電源線Ｌ１２に電源端子が接続され、接地電圧ＶＳＳが接地端子に供給されている。負荷回路３０は、例えば、供給されたクロック信号に基づいて動作する論理回路で構成されている。
【００１６】
電源補助回路４０は、電源回路２０による第２の電源電圧ＶＤＤ１２の供給を補助して、第２の電源電圧ＶＤＤ１２を安定させるように構成されている。具体的には、電源補助回路４０は、容量素子Ｃ＿ｄｅｃａｐと、容量駆動回路４１と、を有する。
【００１７】
容量素子Ｃ＿ｄｅｃａｐは、第２の電源線Ｌ１２に一端が接続され、負荷回路３０が有する負荷容量Ｃ＿ｌｏａｄより容量値が小さい。例えば、容量素子Ｃ＿ｄｅｃａｐの容量値は、負荷容量Ｃ＿ｌｏａｄの容量値（例えば、約１ｎＦ）の約１／１０であり、後述するように本実施形態では１００ｐＦである。
【００１８】
容量駆動回路４１は、第１の電源電圧ＶＤＤ３３が電源として供給され、第２の電源電圧ＶＤＤ１２の変化を検知して、第２の電源電圧ＶＤＤ１２の変化を減少させるように容量素子Ｃ＿ｄｅｃａｐの他端を電圧Ｖｏｕｔで駆動する。
【００１９】
このように、本実施形態では、半導体集積回路装置の外部には、第２の電源線Ｌ１２に接続された安定化容量が設けられていない。
【００２０】
この電源補助回路４０について、図２を参照してより詳細に説明する。
【００２１】
図２は、第１の実施形態に係る電源補助回路４０の回路図である。前述のように、電源補助回路４０は、容量素子Ｃ＿ｄｅｃａｐと、容量駆動回路４１と、を有する。また、図２に示すように、容量駆動回路４１は、検知回路４２と、電圧供給回路４３と、を有する。
【００２２】
検知回路４２は、第２の電源電圧ＶＤＤ１２の上昇または下降を検知して、検知結果を出力する。
【００２３】
電圧供給回路４３は、検知回路４２の検知結果に基づいて、第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍより高く且つ上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍ未満の時、容量素子Ｃ＿ｄｅｃａｐの他端に第１の電源電圧ＶＤＤ３３と接地電圧ＶＳＳとの間の初期電圧を供給する。例えば、初期電圧は、第１の電源電圧ＶＤＤ３３と接地電圧ＶＳＳとの中間電圧（ＶＤＤ３３／２）である。
【００２４】
また、電圧供給回路４３は、検知結果に基づいて、第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍ以下である時、容量素子Ｃ＿ｄｅｃａｐの他端の電圧を初期電圧から第１の電源電圧ＶＤＤ３３に変化させ、第２の電源電圧ＶＤＤ１２が上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍ以上である時、容量素子Ｃ＿ｄｅｃａｐの他端の電圧Ｖｏｕｔを初期電圧から接地電圧ＶＳＳに変化させる。
【００２５】
上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍは、基準電圧ＶＢＧＲより高く、且つ、負荷回路３０に供給されるべき第２の電源電圧ＶＤＤ１２の最大値より低い。例えば、上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍは１．２５Ｖである。
【００２６】
下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍは、基準電圧ＶＢＧＲより低く、且つ、負荷回路３０に供給されるべき第２の電源電圧ＶＤＤ１２の最小値より高い。例えば、下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍは１．１５Ｖである。
【００２７】
上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍと下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍは、基準電圧ＶＢＧＲから生成される。なお、例えば、基準電圧ＶＢＧＲから分圧して得た基準電圧ＶＲＥＦ（図示せず）を１．０Ｖとし、下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍを基準電圧ＶＲＥＦから生成した０．９５Ｖとし、上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍを基準電圧ＶＲＥＦから生成した１．０５Ｖとする様に、設定電圧を変更して実施可能であることは言うまでもない。
【００２８】
次に、検知回路４２と電圧供給回路４３の回路構成の一例を説明する。
【００２９】
検知回路４２は、第１の比較回路と、第２の比較回路とを含む。第１の比較回路は、第１のＰ型ＭＯＳトランジスタＰＭ１と、第２のＰ型ＭＯＳトランジスタＰＭ２と、第１のＮ型ＭＯＳトランジスタＮＭ１と、第２のＮ型ＭＯＳトランジスタＮＭ２と、第１の電流源Ｉ１と、を含む。
【００３０】
第１のＰ型ＭＯＳトランジスタＰＭ１は、第１の電源線Ｌ３３にソースが接続されている。
【００３１】
第２のＰ型ＭＯＳトランジスタＰＭ２は、第１の電源線Ｌ３３にソースが接続され、第１のＰ型ＭＯＳトランジスタＰＭ１のゲートにゲート及びドレインが接続されている。
【００３２】
第１のＮ型ＭＯＳトランジスタＮＭ１は、下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍがゲートに供給され、第１のＰ型ＭＯＳトランジスタＰＭ１のドレインにドレインが接続されている。第１のＮ型ＭＯＳトランジスタＮＭ１のドレインからは、信号Ａが出力される。
【００３３】
第２のＮ型ＭＯＳトランジスタＮＭ２は、第２の電源線Ｌ１２にゲートが接続されて第２の電源電圧ＶＤＤ１２がゲートに供給され、第２のＰ型ＭＯＳトランジスタＰＭ２のドレインにドレインが接続されている。第２のＮ型ＭＯＳトランジスタＮＭ２のドレインからは、信号Ｂが出力される。
【００３４】
第１の電流源Ｉ１は、第１のＮ型ＭＯＳトランジスタＮＭ１のソースと、第２のＮ型ＭＯＳトランジスタＮＭ２のソースとに一端が接続され、接地電圧ＶＳＳが他端に供給されている。第１の電流源Ｉ１は、例えば、１０μＡの定電流を流す。
【００３５】
第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍ以下である時、信号Ａはローレベルであり、信号Ｂは第１の電圧である。また、第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍより高い時、信号Ａはハイレベルであり、信号Ｂは第１の電圧より低い第２の電圧である。第１の電圧及び第２の電圧については後述する。
【００３６】
第２の比較回路は、第３のＰ型ＭＯＳトランジスタＰＭ３と、第４のＰ型ＭＯＳトランジスタＰＭ４と、第３のＮ型ＭＯＳトランジスタＮＭ３と、第４のＮ型ＭＯＳトランジスタＮＭ４と、第２の電流源Ｉ２と、を含む。
【００３７】
第２の電流源Ｉ２は、第１の電源線Ｌ３３に一端が接続されて、例えば、１０μＡの定電流を流す。
【００３８】
第３のＰ型ＭＯＳトランジスタＰＭ３は、第２の電流源Ｉ２の他端にソースが接続され、上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍがゲートに供給されている。
【００３９】
第４のＰ型ＭＯＳトランジスタＰＭ４は、第２の電流源Ｉ２の他端にソースが接続され、第２の電源線Ｌ１２にゲートが接続されて第２の電源電圧ＶＤＤ１２がゲートに供給されている。
【００４０】
第３のＮ型ＭＯＳトランジスタＮＭ３は、第３のＰ型ＭＯＳトランジスタＰＭ３のドレインにドレインが接続され、接地電圧ＶＳＳがソースに供給されている。第３のＮ型ＭＯＳトランジスタＮＭ３のドレインからは、信号Ｃが出力される。
【００４１】
第４のＮ型ＭＯＳトランジスタＮＭ４は、第４のＰ型ＭＯＳトランジスタＰＭ４のドレイン及び第３のＮ型ＭＯＳトランジスタＮＭ３のゲートにドレイン及びゲートが接続され、接地電圧ＶＳＳがソースに供給されている。第４のＮ型ＭＯＳトランジスタＮＭ４のドレインからは、信号Ｄが出力される。
【００４２】
第２の電源電圧ＶＤＤ１２が上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍ以上である時、信号Ｃはハイレベルであり、信号Ｄは第３の電圧である。また、第２の電源電圧ＶＤＤ１２が上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍより低い時、信号Ｃはローレベルであり、信号Ｄは第３の電圧より高い第４の電圧である。第３の電圧及び第４の電圧については後述する。
【００４３】
電圧供給回路４３は、第５から第８のＰ型ＭＯＳトランジスタＰＭ５〜ＰＭ８と、第５から第８のＮ型ＭＯＳトランジスタＮＭ５〜ＮＭ８と、第１の抵抗Ｒ＿ｕｐと、第２の抵抗Ｒ＿ｄｏｗｎと、を有する。
【００４４】
第５のＰ型ＭＯＳトランジスタＰＭ５は、第１の電源線Ｌ３３にソースが接続され、容量素子Ｃ＿ｄｅｃａｐの他端にドレインが接続され、第１のＮ型ＭＯＳトランジスタＮＭ１のドレインにゲートが接続されている。つまり、第５のＰ型ＭＯＳトランジスタＰＭ５は、信号Ａがローレベルの時にオンする。
【００４５】
第５のＮ型ＭＯＳトランジスタＮＭ５は、接地電圧ＶＳＳがソースに供給され、容量素子Ｃ＿ｄｅｃａｐの他端にドレインが接続され、第３のＮ型ＭＯＳトランジスタＮＭ３のドレインにゲートが接続されている。つまり、第５のＮ型ＭＯＳトランジスタＮＭ５は、信号Ｃがハイレベルの時にオンする。
【００４６】
第６のＮ型ＭＯＳトランジスタＮＭ６は、接地電圧ＶＳＳがソースに供給され、第４のＮ型ＭＯＳトランジスタＮＭ４のドレインにゲートが接続されて信号Ｄがゲートに供給される。
【００４７】
第６のＰ型ＭＯＳトランジスタＰＭ６は、第１の電源線Ｌ３３にソースが接続され、第６のＮ型ＭＯＳトランジスタＮＭ６のドレインにドレイン及びゲートが接続されている。
【００４８】
第７のＰ型ＭＯＳトランジスタＰＭ７は、第１の電源線Ｌ３３にソースが接続され、第６のＰ型ＭＯＳトランジスタＰＭ６のゲートにゲートが接続されている。
【００４９】
第１の抵抗Ｒ＿ｕｐは、第７のＰ型ＭＯＳトランジスタＰＭ７のドレインに一端が接続され、容量素子Ｃ＿ｄｅｃａｐの他端に他端が接続されている。
【００５０】
第８のＰ型ＭＯＳトランジスタＰＭ８は、第１の電源線Ｌ３３にソースが接続され、第２のＮ型ＭＯＳトランジスタＮＭ２のドレインにゲートが接続されて信号Ｂがゲートに供給されている。
【００５１】
第７のＮ型ＭＯＳトランジスタＮＭ７は、第８のＰ型ＭＯＳトランジスタＰＭ８のドレインにドレイン及びゲートが接続され、接地電圧ＶＳＳがソースに供給されている。
【００５２】
第８のＮ型ＭＯＳトランジスタＮＭ８は、接地電圧ＶＳＳがソースに供給され、第７のＮ型ＭＯＳトランジスタＮＭ７のゲートにゲートが接続されている。
【００５３】
第２の抵抗Ｒ＿ｄｏｗｎは、容量素子Ｃ＿ｄｅｃａｐの他端に一端が接続され、第８のＮ型ＭＯＳトランジスタＮＭ８のドレインに他端が接続されている。
【００５４】
第１の抵抗Ｒ＿ｕｐおよび第２の抵抗Ｒ＿ｄｏｗｎは、例えば、約３３ｋΩである。
【００５５】
次に、半導体集積回路装置の動作を説明する。
【００５６】
第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍ（＝１．１５Ｖ）より高く、上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍ（＝１．２５Ｖ）より低い初期状態では、信号Ａはハイレベルであり、信号Ｂは第２の電圧であり、信号Ｃはローレベルであり、信号Ｄは第４の電圧である。第２の電圧は、第２及び第８のＰ型ＭＯＳトランジスタＰＭ２，ＰＭ８と第７及び第８のＮ型ＭＯＳトランジスタＮＭ７，ＮＭ８とから構成される第１のカレントミラーのバイアス源の定常状態の電圧である。第４の電圧は、第４及び第６のＮ型ＭＯＳトランジスタＮＭ４，ＮＭ６と第６及び第７のＰ型ＭＯＳトランジスタＰＭ６，ＰＭ７とから構成される第２のカレントミラーのバイアス源の定常状態の電圧である。よって、第５のＰ型ＭＯＳトランジスタＰＭ５と第５のＮ型ＭＯＳトランジスタＮＭ５はオフであり、第７のＰ型ＭＯＳトランジスタＰＭ７と第８のＮ型ＭＯＳトランジスタＮＭ８はオンである。よって、第７のＰ型ＭＯＳトランジスタＰＭ７、第１の抵抗Ｒ＿ｕｐ、第２の抵抗Ｒ＿ｄｏｗｎ、及び、第８のＮ型ＭＯＳトランジスタＮＭ８に約１０μＡの電流が流れて、電圧ＶｏｕｔはＶＤＤ３３／２＝１．６５Ｖになる。つまり、電圧供給回路４３は、容量素子Ｃ＿ｄｅｃａｐの他端に初期電圧（１．６５Ｖ）を供給する。
【００５７】
この初期状態の範囲内で第２の電源電圧ＶＤＤ１２が変動した時、電源回路２０が第２の電源電圧ＶＤＤ１２を１．２Ｖに近づくように制御して、電源補助回路４０は電源回路２０の動作を補助しない。
【００５８】
この初期状態から、負荷回路３０がより多くの電流を流し、第２の電源電圧ＶＤＤ１２が下限電圧Ｖ＿ｌｏｗｅｒ＿ｌｉｍ（＝１．１５Ｖ）以下になると、信号Ａがローレベルになり、信号Ｂが第１の電圧になる。第１の電圧は、第１のカレントミラーのバイアス源の定常状態の電圧（第２の電圧）から一時的に上昇した電圧である。信号Ｃはローレベルを保ち、信号Ｄは第４の電圧を保つ。よって、第５のＰ型ＭＯＳトランジスタＰＭ５はオンになり、第８のＮ型ＭＯＳトランジスタＮＭ８はオフになる。第５のＮ型ＭＯＳトランジスタＮＭ５はオフを保ち、第７のＰ型ＭＯＳトランジスタＰＭ７はオンを保つ。
【００５９】
これにより、第５のＰ型ＭＯＳトランジスタＰＭ５は、最大値約１０ｍＡの電流Ｉ＿ｄｅｃａｐを容量素子Ｃ＿ｄｅｃａｐの他端に供給する。そして、容量素子Ｃ＿ｄｅｃａｐの容量値（１００ｐＦ）と第５のＰ型ＭＯＳトランジスタＰＭ５のオン抵抗（約３３０Ω）の時定数（約３３ｎｓ）に応じた時間を経て、容量素子Ｃ＿ｄｅｃａｐの他端の電圧Ｖｏｕｔは第１の電源電圧ＶＤＤ３３（＝３．３Ｖ）に到達する。これにより、第２の電源電圧ＶＤＤ１２は、容量素子Ｃ＿ｄｅｃａｐと負荷容量Ｃ＿ｌｏａｄとの比に応じた値だけ上昇する。
【００６０】
このような電源補助回路４０による動作と併せて、電源回路２０は、第２の電源電圧ＶＤＤ１２を１．２Ｖに近づくように制御する。即ち、電源補助回路４０は、第２の電源電圧ＶＤＤ１２の急激な変化（電圧降下）が減少するように、電源回路２０による第２の電源電圧ＶＤＤ１２の供給を補助する。
【００６１】
なお、電流Ｉ＿ｄｅｃａｐの最大値は、Ｉ＿ｄｅｃａｐ＝Ｃ＿ｄｅｃａｐ×ｄＶ／ｄｔ＝１００ｐＦ×３．３Ｖ／３３ｎｓ＝１０ｍＡとして計算できる。
【００６２】
一方、前述の初期状態から、ノイズ等の影響で第２の電源電圧ＶＤＤ１２が上限電圧Ｖ＿ｕｐｐｅｒ＿ｌｉｍ（＝１．２５Ｖ）以上になると、信号Ｃはハイレベルになり、信号Ｄは第３の電圧になる。第３の電圧は、第２のカレントミラーのバイアス源の定常状態の電圧（第４の電圧）から一時的に低下した電圧である。信号Ａはハイレベルを保ち、信号Ｂは第２の電圧を保つ。よって、第５のＮ型ＭＯＳトランジスタＮＭ５はオンになり、第７のＰ型ＭＯＳトランジスタＰＭ７はオフになる。第５のＰ型ＭＯＳトランジスタＰＭ５はオフを保ち、第８のＮ型ＭＯＳトランジスタＮＭ８はオンを保つ。
【００６３】
これにより、第５のＮ型ＭＯＳトランジスタＮＭ５は、最大値約１０ｍＡの電流Ｉ＿ｄｅｃａｐを容量素子Ｃ＿ｄｅｃａｐの他端から引き込む。そして、容量素子Ｃ＿ｄｅｃａｐの容量値（１００ｐＦ）と第５のＮ型ＭＯＳトランジスタＮＭ５のオン抵抗（約３３０Ω）の時定数（約３３ｎｓ）に応じた時間を経て、容量素子Ｃ＿ｄｅｃａｐの他端の電圧Ｖｏｕｔは接地電圧ＶＳＳ（＝０Ｖ）に到達する。これにより、第２の電源電圧ＶＤＤ１２は、容量素子Ｃ＿ｄｅｃａｐと負荷容量Ｃ＿ｌｏａｄとの比に応じた値だけ下降する。
【００６４】
このような電源補助回路４０による動作と併せて、電源回路２０は、第２の電源電圧ＶＤＤ１２を１．２Ｖに近づくように制御する。即ち、電源補助回路４０は、第２の電源電圧ＶＤＤ１２の急激な変化（電圧上昇）が減少するように、電源回路２０による第２の電源電圧ＶＤＤ１２の供給を補助する。
【００６５】
以上で説明したように、本実施形態によれば、第２の電源電圧ＶＤＤ１２の変化を検知して、第２の電源電圧ＶＤＤ１２の変化を減少させるように、第２の電源線Ｌ１２に一端が接続された容量素子Ｃ＿ｄｅｃａｐの他端の電圧Ｖｏｕｔを、第１の電源電圧ＶＤＤ３３又は接地電圧ＶＳＳに変化させるようにしている。容量素子Ｃ＿ｄｅｃａｐは、負荷回路３０が有する負荷容量Ｃ＿ｌｏａｄより容量値が小さいので、第２の電源電圧ＶＤＤ１２を容量素子Ｃ＿ｄｅｃａｐと負荷容量Ｃ＿ｌｏａｄとの比に応じて変化させることができる。これにより、第２の電源電圧ＶＤＤ１２の変化を減少させることができる。
【００６６】
また、電圧Ｖｏｕｔを、第２の電源電圧ＶＤＤ１２より高い第１の電源電圧ＶＤＤ３３又は接地電圧ＶＳＳに大きく変化させるようにしているので、容量素子Ｃ＿ｄｅｃａｐの電荷の充放電量を増加させることができる。そのため、容量素子Ｃ＿ｄｅｃａｐの容量値を小さくしても、第２の電源電圧ＶＤＤ１２を変化させるために必要な電荷を充放電できる。よって、容量素子Ｃ＿ｄｅｃａｐを小面積で構成して半導体集積回路装置内に搭載できる。
【００６７】
以上から、外部の安定化容量を用いずに第２の電源電圧ＶＤＤ１２を安定化することができる。
【００６８】
なお、負荷回路３０は、半導体集積回路装置の外部に設けられていてもよい。
【００６９】
（第２の実施形態）
第２の実施形態では、電源補助回路４０ａの構成が第１の実施形態と異なる。
【００７０】
図３は、第２の実施形態に係る半導体集積回路装置の回路図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。なお、説明を明確化するため、基準電圧回路１０の記載を省略している。
【００７１】
電源回路２０は、第２の電源線Ｌ１２の位置Ｐ１に第２の電源電圧ＶＤＤ１２を供給する。
【００７２】
第２の電源線Ｌ１２には、ｎ個の負荷回路３０−１〜３０−ｎが接続されている。ｎは２以上の整数である。図３では、４つの負荷回路３０−１〜３０−３，３０−ｎを図示し、他の負荷回路は図示を省略している。負荷回路３０−１と負荷回路３０−２の電源端子は、第２の電源線Ｌ１２の位置Ｐ１に共通に接続されている。負荷回路３０−３の電源端子は、第２の電源線Ｌ１２の位置Ｐ２に接続されている。負荷回路３０−ｎの電源端子は、第２の電源線Ｌ１２の位置Ｐｍに接続されている。位置Ｐ１、位置Ｐ２、・・・、位置Ｐｍは、電源回路２０に近い側から、この順番に位置している。このように、第２の電源線Ｌ１２のある位置には、複数の負荷回路が接続されていてもよい。なお、ｍはｎより小さい整数であるとする。
【００７３】
第２の電源線Ｌ１２は、位置Ｐ１と位置Ｐ２との間に配線抵抗Ｌ１２ｒ１を有し、位置Ｐ２と位置Ｐ３（図示せず）との間に配線抵抗Ｌ１２ｒ２を有している。
【００７４】
各負荷回路３０−１〜３０−ｎは、対応するイネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎが入力された時、供給されたクロック信号ＣＬＫに基づいて動作する論理回路で構成されている。つまり、負荷回路３０−１は、対応するイネーブル信号ＣＬＫＥＮ１が入力された時、クロック信号ＣＬＫに基づいて動作する。負荷回路３０−２は、対応するイネーブル信号ＣＬＫＥＮ２が入力された時、クロック信号ＣＬＫに基づいて動作する。負荷回路３０−ｎは、対応するイネーブル信号ＣＬＫＥＮｎが入力された時、クロック信号ＣＬＫに基づいて動作する。
【００７５】
電源補助回路４０ａは、ｍ個の容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍと、容量駆動回路４１ａと、を有する。
【００７６】
各容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍは、対応する負荷回路３０−１〜３０−ｎが接続された位置Ｐ１〜Ｐｍに応じて第２の電源線Ｌ１２に一端が接続されている。
【００７７】
本実施形態では、容量素子Ｃ＿ｄｅｃａｐ１は、負荷回路３０−１と負荷回路３０−２に対応する。つまり、容量素子Ｃ＿ｄｅｃａｐ１は、負荷回路３０−１と負荷回路３０−２が接続された位置Ｐ１で第２の電源線Ｌ１２に一端が接続されている。
【００７８】
容量素子Ｃ＿ｄｅｃａｐ２は、負荷回路３０−３に対応する。つまり、容量素子Ｃ＿ｄｅｃａｐ２は、負荷回路３０−３が接続された位置Ｐ２で第２の電源線Ｌ１２に一端が接続されている。
【００７９】
容量素子Ｃ＿ｄｅｃａｐｍは、負荷回路３０−ｎに対応する。つまり、容量素子Ｃ＿ｄｅｃａｐｍは、負荷回路３０−ｎが接続された位置Ｐｍで第２の電源線Ｌ１２に一端が接続されている。
【００８０】
各容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍの容量値は、ｎ個の負荷回路３０−１〜３０−ｎが有する全体の負荷容量より小さい。
【００８１】
容量駆動回路４１ａは、供給されたクロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、供給されたイネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎに基づいて、動作している負荷回路３０−１〜３０−ｎに対応する容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍの他端を第１の電源電圧ＶＤＤ３３で駆動する。
【００８２】
容量駆動回路４１ａは、パルス生成部（ライズ／フォールエッジ・パルスジェネレータ）４５と、制御部４６と、ｍ個のインバーターＩＮＶ１〜ＩＮＶｍと、を有する。
【００８３】
パルス生成部４５は、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、予め定められたパルス幅のハイレベルのパルスＣＬＫＰＬＳを生成する。
【００８４】
制御部４６は、パルス生成部４５からのパルスＣＬＫＰＬＳを反転させて、イネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎに基づいて、動作している負荷回路３０−１〜３０−ｎに対応する容量素子用の駆動パルスＰＬＳ１〜ＰＬＳｍとして出力する。
【００８５】
本実施形態では、制御部４６は、ゲーティングコントローラー４７と、ｍ個のＮＡＮＤ回路ＮＡ１〜ＮＡｍと、を含む。
【００８６】
ゲーティングコントローラー４７は、イネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎに基づいて、イネーブル信号ＥＮ１〜ＥＮｍを出力する。本実施形態では、ゲーティングコントローラー４７は、イネーブル信号ＣＬＫＥＮ１とＣＬＫＥＮ２の論理和を演算して、演算結果をイネーブル信号ＥＮ１として出力する。また、ゲーティングコントローラー４７は、イネーブル信号ＣＬＫＥＮ３をイネーブル信号ＥＮ２として出力し、イネーブル信号ＣＬＫＥＮｎをイネーブル信号ＥＮｍとして出力する。
【００８７】
ＮＡＮＤ回路ＮＡ１は、パルスＣＬＫＰＬＳが第１入力端子に供給され、イネーブル信号ＥＮ１が第２入力端子に供給され、駆動パルスＰＬＳ１を出力する。
【００８８】
ＮＡＮＤ回路ＮＡ２は、パルスＣＬＫＰＬＳが第１入力端子に供給され、イネーブル信号ＥＮ２が第２入力端子に供給され、駆動パルスＰＬＳ２を出力する。
【００８９】
ＮＡＮＤ回路ＮＡｍは、パルスＣＬＫＰＬＳが第１入力端子に供給され、イネーブル信号ＥＮｍが第２入力端子に供給され、駆動パルスＰＬＳｍを出力する。
【００９０】
各インバーターＩＮＶ１〜ＩＮＶｍは、対応する駆動パルスＰＬＳ１〜ＰＬＳｍが入力端子に供給され、対応する容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍの他端に出力端子が接続され、第１の電源電圧ＶＤＤ３３が電源として供給される。各インバーターＩＮＶ１〜ＩＮＶｍは、対応する駆動信号ＶＯＵＴ１〜ＶＯＵＴｍを出力端子から出力する。
【００９１】
本実施形態では、インバーターＩＮＶ１は、対応する駆動パルスＰＬＳ１が入力端子に供給され、対応する容量素子Ｃ＿ｄｅｃａｐ１の他端に出力端子が接続されている。
【００９２】
インバーターＩＮＶ２は、対応する駆動パルスＰＬＳ２が入力端子に供給され、対応する容量素子Ｃ＿ｄｅｃａｐ２の他端に出力端子が接続されている。
【００９３】
インバーターＩＮＶｍは、対応する駆動パルスＰＬＳｍが入力端子に供給され、対応する容量素子Ｃ＿ｄｅｃａｐｍの他端に出力端子が接続されている。
【００９４】
各インバーターＩＮＶ１〜ＩＮＶｍは、ローレベルからハイレベルへの変化が、ハイレベルからローレベルへの変化より速い。
【００９５】
次に、図４を参照して、半導体集積回路装置の動作を説明する。一例として、イネーブル信号ＣＬＫＥＮ３が入力されて負荷回路３０−３が動作する場合について説明する。
【００９６】
図４は、第２の実施形態に係る半導体集積回路装置の波形図である。図４は、クロック信号ＣＬＫと、パルスＣＬＫＰＬＳと、イネーブル信号ＣＬＫＥＮ３と、駆動信号ＶＯＵＴ２と、第２の電源電圧ＶＤＤ１２の時間変化を示している。
【００９７】
時刻ｔ１において、イネーブル信号ＣＬＫＥＮ３が入力される（ローレベルからハイレベルになる）と、負荷回路３０−３が動作すると共に、イネーブル信号ＥＮ２（図示せず）もローレベルからハイレベルになる。
【００９８】
時刻ｔ２において、クロック信号ＣＬＫがローレベルからハイレベルになると、パルス生成部４５は、ハイレベルのパルスＣＬＫＰＬＳを生成する。これにより、駆動信号ＶＯＵＴ２は、ローレベル（０Ｖ）からハイレベル（３．３Ｖ）になる。
【００９９】
また、この時刻ｔ２において、負荷回路３０−３は、クロック信号ＣＬＫの立ち上がりで電流を流す。従って、第２の電源電圧ＶＤＤ１２は１．２Ｖから低下する。しかし、容量素子Ｃ＿ｄｅｃａｐ２の他端の駆動信号ＶＯＵＴ２が０Ｖから上昇するので、第２の電源電圧ＶＤＤ１２の低下量は、本実施形態の電源補助回路４０ａを用いない場合（図４中の破線の波形）より減少する。
【０１００】
なお、この時、第２の電源線Ｌ１２の位置Ｐ２における電圧（図示せず）は、位置Ｐ１における第２の電源電圧ＶＤＤ１２より低下する。というのも、位置Ｐ１と位置Ｐ２との間の配線抵抗Ｌ１２ｒ１に電流が流れるためである。しかし、容量素子Ｃ＿ｄｅｃａｐ２は位置Ｐ２に接続されているため、位置Ｐ２における電圧を直接上昇させることができる。そのため、第２の電源電圧ＶＤＤ１２の低下量を減少させた上で、位置Ｐ２における電圧を第２の電源電圧ＶＤＤ１２に近づけることができる。
【０１０１】
時刻ｔ３において、パルスＣＬＫＰＬＳが無くなると、駆動信号ＶＯＵＴ２は、３．３Ｖから低下する。インバーターＩＮＶ２の特性により、駆動信号ＶＯＵＴ２のローレベルからハイレベルへの変化は、ハイレベルからローレベルへの変化より速い。
【０１０２】
時刻ｔ４において、クロック信号ＣＬＫがハイレベルからローレベルになると、パルス生成部４５は、ハイレベルのパルスＣＬＫＰＬＳを生成する。また、負荷回路３０−３は、クロック信号ＣＬＫの立ち下がりで電流を流す。従って、時刻ｔ４以降も、イネーブル信号ＣＬＫＥＮ３が入力されている期間では、時刻ｔ２からｔ４までと同様の動作を繰り返す。
【０１０３】
また、図示は省略するが、他のイネーブル信号ＣＬＫＥＮ１等が入力された時も、以上と同様に動作する。例えば、イネーブル信号ＣＬＫＥＮ１が入力され、負荷回路３０−１が動作する時、駆動信号ＶＯＵＴ１を３．３Ｖにできる。また、イネーブル信号ＣＬＫＥＮ２が入力され、負荷回路３０−２が動作する時も、駆動信号ＶＯＵＴ１を３．３Ｖにできる。このように、ゲーティングコントローラー４７を用いて駆動信号ＶＯＵＴ１〜ＶＯＵＴｍを制御しているので、複数の負荷回路３０−１，３０−２が第２の電源線Ｌ１２の同一の位置Ｐ１に接続されている場合、ＮＡＮＤ回路とインバーターと容量素子の数（ｍ）を負荷回路の数（ｎ）より減らすことができる。よって、電源補助回路４０ａの面積を削減できる。
【０１０４】
以上で説明したように、本実施形態によれば、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、動作している負荷回路３０−１〜３０−ｎに対応する容量素子Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍの他端を第１の電源電圧ＶＤＤ３３で駆動するようにしている。これにより、クロック信号ＣＬＫの立ち上がりと立ち下りで第２の電源電圧ＶＤＤ１２が低下しても、その低下量を改善できる。つまり、第１の実施形態と同様に、外部の安定化容量を用いずに第２の電源電圧ＶＤＤ１２を安定化することができる。
【０１０５】
また、任意の負荷回路３０−１〜３０−ｎの動作によって電圧降下（ＩＲドロップ）が発生した第２の電源線Ｌ１２の位置の電圧を上昇させるので、第２の電源線上の位置によらず、各負荷回路３０−１〜３０−ｎに電源として供給される電圧は、第２の電源電圧ＶＤＤ１２に近づくようになる。よって、負荷回路３０−１〜３０−ｎの特性を劣化させないようにして、半導体集積回路装置の性能を向上できる。
【０１０６】
なお、容量駆動回路４１ａの電源として、第１の電源電圧ＶＤＤ３３の代わりに第２の電源電圧ＶＤＤ１２を供給してもよい。但し、第２の電源電圧ＶＤＤ１２の電圧降下を減少させる効果は減少する。
【０１０７】
また、第２の電源線Ｌ１２に複数の負荷回路３０−１〜３０−ｎが接続された一例について説明したが、１つの負荷回路３０−１だけが接続されていてもよい。この場合、電源補助回路４０ａは、容量素子Ｃ＿ｄｅｃａｐ１を有していれば良い。容量駆動回路４１ａは、パルス生成部４５と、パルスＣＬＫＰＬＳが入力端子に供給され、容量素子Ｃ＿ｄｅｃａｐ１の他端に出力端子が接続され、第１の電源電圧ＶＤＤ３３が電源として供給されるインバーターＩＮＶ１と、を有していればよい。
【０１０８】
また、容量駆動回路４１ａは、クロック信号ＣＬＫの立ち上がりと立ち下りの何れか一方のタイミングで、容量素子の他端を駆動してもよい。
【０１０９】
（第３の実施形態）
第３の実施形態では、電源補助回路４０ｂが容量素子を備えていない点が第１及び第２の実施形態と異なる。
【０１１０】
図５は、第３の実施形態に係る半導体集積回路装置の回路図である。この半導体集積回路装置において、電源補助回路４０ｂ以外の構成は、図３と同一である。図５では、図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１１１】
電源補助回路４０ｂは、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、イネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎに基づいて、第２の電源線Ｌ１２における動作している負荷回路３０−１〜３０−ｎが接続された位置Ｐ１〜Ｐｍに電流を供給する。
【０１１２】
具体的には、電源補助回路４０ｂは、ｍ個のＰ型ＭＯＳトランジスタＰＭ１ｂ〜ＰＭｍｂと、ｍ個の抵抗Ｒ１〜Ｒｍと、トランジスタ駆動回路４１ｂと、を有する。
【０１１３】
各Ｐ型ＭＯＳトランジスタＰＭ１ｂ〜ＰＭｍｂは、第１の電源線Ｌ３３にソースが接続され、対応する負荷回路３０−１〜３０−ｎが接続された位置Ｐ１〜Ｐｍに応じて第２の電源線Ｌ１２に各ドレインが接続されている。
【０１１４】
本実施形態では、Ｐ型ＭＯＳトランジスタＰＭ１ｂは、負荷回路３０−１と負荷回路３０−２に対応する。つまり、Ｐ型ＭＯＳトランジスタＰＭ１ｂは、負荷回路３０−１と負荷回路３０−２が接続された位置Ｐ１で第２の電源線Ｌ１２にドレインが接続されている。
【０１１５】
Ｐ型ＭＯＳトランジスタＰＭ２ｂは、負荷回路３０−３に対応する。つまり、Ｐ型ＭＯＳトランジスタＰＭ２ｂは、負荷回路３０−３が接続された位置Ｐ２で第２の電源線Ｌ１２にドレインが接続されている。
【０１１６】
Ｐ型ＭＯＳトランジスタＰＭｍｂは、負荷回路３０−ｎに対応する。つまり、Ｐ型ＭＯＳトランジスタＰＭｍｂは、負荷回路３０−ｎが接続された位置Ｐｍで第２の電源線Ｌ１２にドレインが接続されている。
【０１１７】
また、Ｐ型ＭＯＳトランジスタＰＭ１ｂのドレインと第２の電源線Ｌ１２の位置Ｐ１との間には、電流制限用の抵抗Ｒ１が接続されている。Ｐ型ＭＯＳトランジスタＰＭ２ｂのドレインと第２の電源線Ｌ１２の位置Ｐ２との間には、電流制限用の抵抗Ｒ２が接続されている。Ｐ型ＭＯＳトランジスタＰＭｍｂのドレインと第２の電源線Ｌ１２の位置Ｐｍとの間には、電流制限用の抵抗Ｒｍが接続されている。
【０１１８】
トランジスタ駆動回路４１ｂは、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、予め定められた期間、動作している負荷回路３０−１〜３０−ｎに対応するＰ型ＭＯＳトランジスタＰＭ１ｂ〜ＰＭｍｂをオンにする。
【０１１９】
トランジスタ駆動回路４１ｂは、パルス生成部４５ｂと、制御部４６ｂと、を含む。
【０１２０】
パルス生成部４５ｂは、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、予め定められたパルス幅のローレベルのパルスＣＬＫＰＬＳを生成する。
【０１２１】
制御部４６ｂは、パルスＣＬＫＰＬＳを、イネーブル信号ＣＬＫＥＮ１〜ＣＬＫＥＮｎに基づいて、対応するＰ型ＭＯＳトランジスタＰＭ１ｂ〜ＰＭｍｂのゲートに駆動信号ＶＰ１〜ＶＰｍとして出力する。
【０１２２】
本実施形態では、制御部４６ｂは、イネーブル信号ＣＬＫＥＮ１とＣＬＫＥＮ２の少なくとも何れかが入力された時、パルスＣＬＫＰＬＳを、対応するＰ型ＭＯＳトランジスタＰＭ１ｂのゲートに駆動信号ＶＰ１として出力する。
【０１２３】
制御部４６ｂは、イネーブル信号ＣＬＫＥＮ３が入力された時、パルスＣＬＫＰＬＳを、対応するＰ型ＭＯＳトランジスタＰＭ２ｂのゲートに駆動信号ＶＰ２として出力する。
【０１２４】
制御部４６ｂは、イネーブル信号ＣＬＫＥＮｎが入力された時、パルスＣＬＫＰＬＳを、対応するＰ型ＭＯＳトランジスタＰＭｍｂのゲートに駆動信号ＶＰｍとして出力する。
【０１２５】
制御部４６ｂは、ゲーティングコントローラー４７と、ＮＡＮＤ回路ＮＡ１〜ＮＡｍと、インバーターＩＮＶ１ｂ〜ＩＮＶｍｂと、を含んでおり、これらの接続は、図３の第２の実施形態と同様である。
【０１２６】
次に、図６を参照して、半導体集積回路装置の動作を説明する。一例として、イネーブル信号ＣＬＫＥＮ３が入力されて負荷回路３０−３が動作する場合について説明する。
【０１２７】
図６は、第３の実施形態に係る半導体集積回路装置の波形図である。図６は、クロック信号ＣＬＫと、パルスＣＬＫＰＬＳと、イネーブル信号ＣＬＫＥＮ３と、駆動信号ＶＰ２と、第２の電源電圧ＶＤＤ１２の時間変化を示している。
【０１２８】
時刻ｔ１１において、イネーブル信号ＣＬＫＥＮ３が入力される（ローレベルからハイレベルになる）と、負荷回路３０−３が動作すると共に、イネーブル信号ＥＮ２（図示せず）もローレベルからハイレベルになる。
【０１２９】
時刻ｔ１２において、クロック信号ＣＬＫがローレベルからハイレベルになると、パルス生成部４５ｂは、ローレベルのパルスＣＬＫＰＬＳを生成する。これにより、駆動信号ＶＰ２は、ハイレベル（３．３Ｖ）からローレベル（０Ｖ）になる。
【０１３０】
また、この時刻ｔ１２において、負荷回路３０−３は、クロック信号ＣＬＫの立ち上がりで電流を流す。従って、第２の電源電圧ＶＤＤ１２は１．２Ｖから低下する。しかし、Ｐ型ＭＯＳトランジスタＰＭ２ｂがオンして第２の電源線Ｌ１２に電流を流すので、第２の電源電圧ＶＤＤ１２の低下量は、本実施形態の電源補助回路４０ｂを用いない場合（図６中の破線の波形）より減少する。
【０１３１】
なお、第２の実施形態で説明したように、Ｐ型ＭＯＳトランジスタＰＭ２ｂのドレインは位置Ｐ２に接続されているため、位置Ｐ２における電圧を直接上昇させることができる。そのため、第２の電源電圧ＶＤＤ１２の低下量を減少させた上で、位置Ｐ２における電圧を第２の電源電圧ＶＤＤ１２に近づけることができる。
【０１３２】
時刻ｔ１３において、パルスＣＬＫＰＬＳが無くなると、駆動信号ＶＰ２は、ハイレベルに戻る。これにより、Ｐ型ＭＯＳトランジスタＰＭ２ｂはオフする。
【０１３３】
時刻ｔ１４において、クロック信号ＣＬＫがハイレベルからローレベルになると、パルス生成部４５ｂは、ローレベルのパルスＣＬＫＰＬＳを生成する。また、負荷回路３０−３は、クロック信号ＣＬＫの立ち下がりで電流を流す。従って、時刻ｔ１４以降も、イネーブル信号ＣＬＫＥＮ３が入力されている期間では、時刻ｔ１２からｔ１４までと同様の動作を繰り返す。
【０１３４】
また、第２の実施形態でも説明したように、他のイネーブル信号が入力された時も、以上と同様に動作する。また、第２の実施形態と同様にゲーティングコントローラー４７を用いて駆動信号を制御しているので、ＮＡＮＤ回路とインバーターとＰ型ＭＯＳトランジスタと抵抗の数（ｍ）を負荷回路の数（ｎ）より減らすことができる。よって、電源補助回路４０ｂの面積を削減できる。
【０１３５】
以上で説明したように、本実施形態によれば、クロック信号ＣＬＫの立ち上がりと立ち下りのタイミングで、第２の電源線Ｌ１２における動作している負荷回路３０−１〜３０−ｎが接続された位置に電流を供給するようにしている。これにより、第２の実施形態と同様に、第２の電源電圧ＶＤＤ１２の低下量を減少させることができる。
【０１３６】
また、第２の実施形態の容量素子より面積が小さいＭＯＳトランジスタを用いているので、電源補助回路４０ｂの面積を第２の実施形態より小さくできる。
【０１３７】
なお、第２の電源線Ｌ１２に複数の負荷回路３０−１〜３０−ｎが接続された一例について説明したが、１つの負荷回路３０−１だけが接続されていてもよい。この場合、電源補助回路４０ｂは、パルス生成部４５ｂと、パルスＣＬＫＰＬＳがゲートに供給されるＰ型ＭＯＳトランジスタＰＭ１ｂと、を有していればよい。
【０１３８】
以上で説明した各実施形態によれば、外部の安定化容量を用いずに電源電圧を安定化できる。
【０１３９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４０】
１０  基準電圧回路
２０  電源回路
３０，３０−１〜３０−ｎ  負荷回路
４０，４０ａ，４０ｂ  電源補助回路
４１，４１ａ  容量駆動回路
４１ｂ  トランジスタ駆動回路
４２  検知回路
４３  電圧供給回路
４５，４５ｂ  パルス生成部
４６，４６ｂ  制御部
４７  ゲーティングコントローラー
Ｃ＿ｄｅｃａｐ，Ｃ＿ｄｅｃａｐ１〜Ｃ＿ｄｅｃａｐｍ  容量素子
Ｃ＿ｌｏａｄ  負荷容量
Ｌ３３  第１の電源線
Ｌ１２  第２の電源線
【図１】
2013167931.tif 000003
【図２】
2013167931.tif 000004
【図３】
2013167931.tif 000005
【図４】
2013167931.tif 000006
【図５】
2013167931.tif 000007
【図６】
2013167931.tif 000008