(57)【要約】【課題】ノックオン現象を低減した半導体装置の製造方法を提供すること。【解決手段】半導体装置は、第１伝導型の第１伝導型領域に第１ゲート電極が形成された半導体基板上に、第１ゲート電極の側壁を覆うサイドウォールスペーサを形成するサイドウォール形成工程（Ｓ２）と、サイドウォールスペーサが形成された半導体基板上に、イオン注入によりソース領域およびドレイン領域を形成するソース／ドレイン形成工程（Ｓ４）と、ソース領域およびドレイン領域が形成された半導体基板から、第１ゲート電極の側壁が露出するまでサイドウォールスペーサを除去するサイドウォール除去工程（Ｓ５）と、サイドウォール除去工程後の半導体基板に、イオン注入によりＬＤＤ（Lightly Doped Drain）領域を形成するＬＤＤ形成工程（Ｓ６）により製造される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１伝導型の第１伝導型領域に第１ゲート電極が形成された半導体基板上に、前記第１ゲート電極の側壁を覆うサイドウォールスペーサを形成するサイドウォール形成工程と、
前記サイドウォールスペーサが形成された前記半導体基板上に、イオン注入によりソース領域およびドレイン領域を形成するソース／ドレイン形成工程と、
前記ソース領域および前記ドレイン領域が形成された前記半導体基板から、前記第１ゲート電極の側壁が露出するまで前記サイドウォールスペーサを除去するサイドウォール除去工程と、
前記サイドウォール除去工程後の前記半導体基板に、イオン注入によりＬＤＤ（Lightly Doped Drain）領域を形成するＬＤＤ形成工程と
を有する半導体装置の製造方法。
【請求項２】
前記サイドウォール除去工程において、前記サイドウォールスペーサは、ウエットエッチングにより除去される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウエットエッチングは、希フッ酸を用いて行われる
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板上には、前記サイドウォール形成工程の前に、前記第１伝導型と逆の第２伝導型の第２伝導型領域に第２ゲート電極が形成されており、
前記サイドウォール形成工程において、前記第１ゲート電極の側壁を覆うサイドウォールスペーサおよび前記第２ゲート電極の側壁を覆うサイドウォールスペーサが形成され、
前記ソース／ドレイン形成工程の前に、前記第２伝導型領域をレジストで覆うレジストパターニング工程を有し、
前記ＬＤＤ形成工程の後で、前記レジストを除去するレジスト除去工程を有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ（Lightly Doped Drain）構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＤＤ構造を有する半導体装置を製造する際には、ＬＤＤイオン注入用のマスキング工程、ソース／ドレイン注入用のマスキング工程、２回のリソグラフィー工程が必要であった。これに対し特許文献１は、ＬＤＤイオン注入用のマスキング工程とソース／ドレイン注入用のマスキング工程とを兼用する技術を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７４２６３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術においては、サイドウォールスペーサを一部残した状態でイオン注入を行っていた。この場合、いわゆるノックオン現象により、シリコン基板に注入される酸素原子または窒素原子が、シリコン基板の転位を不動化させる不純物として働いてしまうという問題があった。
これに対し本発明は、ノックオン現象を低減した半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明は、第１伝導型の第１伝導型領域に第１ゲート電極が形成された半導体基板上に、前記第１ゲート電極の側壁を覆うサイドウォールスペーサを形成するサイドウォール形成工程と、前記サイドウォールスペーサが形成された前記半導体基板上に、イオン注入によりソース領域およびドレイン領域を形成するソース／ドレイン形成工程と、前記ソース領域および前記ドレイン領域が形成された前記半導体基板から、前記第１ゲート電極の側壁が露出するまで前記サイドウォールスペーサを除去するサイドウォール除去工程と、前記サイドウォール除去工程後の前記半導体基板に、イオン注入によりＬＤＤ（Lightly Doped Drain）領域を形成するＬＤＤ形成工程とを有する半導体装置の製造方法を提供する。
【０００６】
前記サイドウォール除去工程において、前記サイドウォールスペーサは、ウエットエッチングにより除去されてもよい。
【０００７】
前記ウエットエッチングは、希フッ酸を用いて行われてもよい。
【０００８】
前記半導体基板上には、前記サイドウォール形成工程の前に、前記第１伝導型と逆の第２伝導型の第２伝導型領域に第２ゲート電極が形成されており、前記サイドウォール形成工程において、前記第１ゲート電極の側壁を覆うサイドウォールスペーサおよび前記第２ゲート電極の側壁を覆うサイドウォールスペーサが形成され、前記製造方法は、前記ソース／ドレイン形成工程の前に、前記第２伝導型領域をレジストで覆うレジストパターニング工程を有し、前記ＬＤＤ形成工程の後で、前記レジストを除去するレジスト除去工程を有してもよい。
【発明の効果】
【０００９】
本発明によれば、ノックオン現象の発生を低減しつつ、製造コストを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体基板の構造を示す断面模式図。
【図２】本実施形態に係る半導体装置の製造方法を示すフローチャート。
【図３】ステップＳ１の後の状態を示す図。
【図４】ステップＳ２の後の状態を示す図。
【図５】ステップＳ４の後の状態を示す図。
【図６】ステップＳ５の後の状態を示す図。
【図７】ステップＳ６の後の状態を示す図。
【図８】ステップＳ７の後の状態を示す図。
【図９】ｐ型領域１１およびｎ型領域１２にＬＤＤ構造が形成された状態を示す図。
【発明を実施するための最良の形態】
【００１１】
本実施形態に係る半導体装置の製造方法は、半導体基板上に、ＬＤＤ（Lightly Doped Drain）構造を有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を形成するものである。半導体基板の材料としては、例えばＳｉ（シリコン）が用いられる。
【００１２】
図１は、本実施形態に係る半導体基板の構造を示す断面模式図である。ここでは説明を簡潔にするため、半導体基板上にゲート酸化膜およびゲート電極が形成された状態から説明を始める。半導体基板には、ｐ型領域１１（P-well、第１伝導型領域の一例）およびｎ型領域１２（N-well、第２伝導型領域の一例）が形成されている。ｐ型領域１１およびｎ型領域１２は、例えば、イオン注入により形成される。ｐ型領域１１にはゲート酸化膜２１およびゲート電極３１が、ｎ型領域１２にはゲート酸化膜２２およびゲート電極３２が、それぞれ形成されている。ゲート酸化膜２１およびゲート酸化膜２２としては、例えばＳｉＯ2（酸化シリコン）が用いられる。ゲート電極３１およびゲート電極３２としては、例えばＰｏｌｙ−Ｓｉ（多結晶シリコン）が用いられる。ゲート酸化膜２１、ゲート酸化膜２２、ゲート電極３１、およびゲート電極３２は、熱酸化やＣＶＤ（Chemical Vapor Deposition）、フォトリソグラフィ、エッチングなど、周知の半導体プロセスにより形成される。また、ｐ型領域１１とｎ型領域１２との間には、両者を絶縁するための絶縁体層４０が設けられている。絶縁体層としては、例えば、ＳｉＯ2またはＳｉＮ（窒化シリコン）が用いられる。
【００１３】
図２は、本実施形態に係る半導体装置の製造方法を示すフローチャートである。ステップＳ１において、スペーサ膜が形成される。以下、図２を参照しつつ、製造方法を説明する。
図３は、ステップＳ１の後の状態を示す図である。基板上にスペーサ膜５０が形成されている。スペーサ膜５０としては、例えばＳｉＯ2が用いられる。スペーサ膜５０は、例えばＣＶＤにより形成される。
【００１４】
図４は、ステップＳ２の後の状態を示す図である。ステップＳ２において、サイドウォールスペーサが形成される。具体的には、スペーサ膜５０がエッチングされ、サイドウォールスペーサ５１およびサイドウォールスペーサ５２が形成される。エッチングは、マスキングおよびフォトリソグラフィーによりパターニングされたレジスト（図示略）を介して行われる。エッチングは、例えばドライエッチングである。
【００１５】
図５は、ステップＳ４の後の状態を示す図である。ステップＳ３において、ｐ型領域１１のソース領域およびドレイン領域にイオン注入を行うため、レジスト６０がパターニングされる。このときｎ型領域１２はレジスト６０で覆われている。ステップＳ４において、イオン注入が行われ、ソース領域（およびドレイン領域）１１１が形成される。
【００１６】
図６は、ステップＳ５の後の状態を示す図である。ステップＳ５において、サイドウォールスペーサ５１が除去される。サイドウォールスペーサ５１の除去は、例えば、ウエットエッチングにより行われる。ウエットエッチングは、希フッ酸を用いて行われる。ここでは、サイドウォールスペーサ５１は、完全に除去される。
【００１７】
図７は、ステップＳ６の後の状態を示す図である。ステップＳ６において、ＬＤＤ領域を形成するため、イオン注入が行われる。イオン注入により、ＬＤＤ領域１１２が形成される。
【００１８】
図８は、ステップＳ７の後の状態を示す図である。ステップＳ７において、レジスト６０が除去される。これで、ｐ型領域１１にＬＤＤ構造が形成される。以下、ｐ型領域１１をレジストで覆い、ステップＳ４〜Ｓ６と同様にして、ｎ型領域１２にもソース領域（およびドレイン領域）１１３およびＬＤＤ領域１１４が形成される。ｎ型領域１２におけるレジストのパターニング等の状態は、図示を省略する。
【００１９】
図９は、ｐ型領域１１およびｎ型領域１２の両方にＬＤＤ構造が形成された状態を示している。以下、周知の半導体プロセスにより、ソース電極およびドレイン電極、配線層などが形成される。
【００２０】
本実施形態によれば、ソース領域（ドレイン領域）の形成およびＬＤＤ領域の形成についてそれぞれ別個にパターニング（マスキングおよびフォトリソグラフィー）が行われる場合と比較して、ソース領域およびドレイン領域形成のためのパターニング工程とＬＤＤ領域形成のためのパターニング工程とを兼用させるため、製造コストを低減することができる。
【００２１】
また、例えば、半導体基板としてＳｉ基板を用い、サイドウォールスペーサとしてＳｉＯ2またはＳｉＮを用いて、このサイドウォールスペーサを残したままＬＤＤ領域形成のためのイオン注入を行うと、ノックオン現象によりＳｉ基板に注入される酸素原子または窒素原子が、Ｓｉ基板の転位を不動化させる不純物として働いてしまう。これに対し本実施形態によれば、サイドウォールスペーサが完全に除去された状態でＬＤＤ領域形成のためのイオン注入が行われるので、ノックオン現象が抑制される。
【００２２】
さらに、サイドウォールスペーサを一部残す製造方法では、エッチング工程のばらつきにより、エッチング後も残っているサイドウォールスペーサの膜厚にばらつきが生じ、このサイドウォールスペーサを介してＬＤＤ領域形成のためのイオン注入を行うと、イオン注入量にバラツキが発生してしまう場合がある。これに対し本実施形態によれば、サイドウォールスペーサが完全に除去された状態でＬＤＤ領域形成のためのイオン注入が行われるので、イオン注入量のバラツキが低減される。
【００２３】
さらに、本実施形態においては、スペーサ膜５０は単層で形成されるので、多層（例えばＳｉＯ2層およびＳｉＮ層の２層）のスペーサ膜を用いる場合と比較してプロセスを簡略化でき、製造コストを低減することができる。
【００２４】
なお、本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。
【００２５】
ステップＳ２（サイドウォールスペーサ形成工程）におけるエッチングは、ウエットエッチングに限定されない。ウエットエッチングに代わりドライエッチングが用いられてもよい。ただし、ドライエッチングを用いると、イオン注入されたソース領域（ドレイン領域）がオーバーエッチングされ、ソース領域（ドレイン領域）の抵抗が上昇してしまう場合があるので、ウエットエッチングを用いた方が好ましい。
【００２６】
ステップＳ２においてウエットエッチングを行う場合に用いられるエッチング液は、希フッ酸に限定されない。希フッ酸に代わり、例えばバッファードＨＦ（フッ酸とフッ化アンモニウムとの混合液）が用いられてもよい。ただし、本願発明者らの実験によれば、バッファードＨＦを用いてウエットエッチングをすると、ゲート酸化膜の耐圧が低下するという問題が発生した。詳細なメカニズムは不明であるが、ゲート電極のＰｏｌｙ−Ｓｉのグレイン（結晶粒界）の隙間からバッファードＨＦが染み出し、ゲート電極の下のゲート酸化膜に悪影響を与えている可能性がある。したがって、ウエットエッチングのエッチング液としては、希フッ酸を用いた方が好ましい。
【００２７】
ステップＳ２におけるエッチングは、サイドウォールスペーサ５１を完全に除去するものでなくてもよい。ゲート電極３１の側壁が露出する程度にエッチングが行われれば、サイドウォールスペーサ５１がごく一部エッチングされずに残っていてもよい。
【００２８】
上述の実施形態においては、ＣＭＯＳ回路の製造に本発明が適用される例を説明した。しかし、本発明の適用対象はＣＭＯＳ回路の製造に限定されない。ＮＭＯＳ、ＰＭＯＳ等、ＣＭＯＳ以外の回路の製造に本発明が適用されてもよい。また、半導体基板、ゲート酸化膜、ゲート電極、スペーサ膜の材料は、実施形態で説明したものに限定されない。例えば、半導体基板として、Ｇｅ（ゲルマニウム）等、Ｓｉ以外の単体半導体、ＧａＡｓ（ガリウム砒素）やＩｎＰ（インジウム燐）等の化合物半導体が用いられてもよい。
【符号の説明】
【００２９】
１１…ｐ型領域、１２…ｎ型領域、２１…ゲート酸化膜、２２…ゲート酸化膜、３１…ゲート電極、３２…ゲート電極、４０…絶縁体層、５０…スペーサ膜、５１…サイドウォールスペーサ、５２…サイドウォールスペーサ、６０…レジスト、１１１…ソース領域、１１２…ＬＤＤ領域、１１３…ソース領域、１１４…ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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