(57)【要約】【課題】インナーリードのサイズを大きくすることなく、チップ部品を内蔵させることができる、半導体装置及び半導体装置の製造方法を提供すること。【解決手段】半導体装置は、リードフレームと、前記リードフレーム上に配置された半導体チップと、前記リードフレーム上に配置されたチップ部品とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、金属ワイヤを介して前記半導体チップと結線される、第１インナーリードと、前記チップ部品が電気的に接続されるように載せられる、第２インナーリードとを備える。前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。【選択図】図７
2013021052.tif 000002
【特許請求の範囲】
【請求項１】
実装基板上に実装される半導体装置であって、
リードフレームと、
前記リードフレーム上に配置された半導体チップと、
前記リードフレーム上に配置されたチップ部品と、
を具備し、
前記リードフレームは、
前記半導体チップを搭載するアイランド部と、
インナーリード群とを備え、
前記インナーリード群は、
金属ワイヤを介して前記半導体チップと結線される、第１インナーリードと、
前記チップ部品が電気的に接続されるように載せられる、第２インナーリードとを備え、
前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記半導体チップは、導電性ペーストを介して、前記アイランド部上に載せられ、
前記チップ部品も、導電性ペーストを介して、前記第２インナーリード上に載せられる
半導体装置。
【請求項３】
請求項１または２に記載された半導体装置であって、
前記リードフレームは、更に、製造時に前記アイランド部を支持するように前記アイランド部に連結された吊りピン部を備え、
前記チップ部品は、
第１端子と、
第２端子とを備え、
前記第１端子は、前記第２インナーリードに接続されるように、前記第２インナーリード上に配置されており、
前記第２端子は、前記吊ピン部に接続されるように、前記吊ピン部上に配置されている
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記吊ピン部は、前記チップ部品の第２端子を接地できる
半導体装置。
【請求項５】
請求項１又は２に記載された半導体装置であって、
前記インナーリード群は、更に、前記チップ部品が電気的に接続されるように載せられる、第３インナーリードを備え、
前記チップ部品は、
第１端子と、
第２端子とを備え、
前記第１端子は、前記第２インナーリードに接続されるように、前記第２インナーリード上に配置されており、
前記第２端子は、前記第３インナーリードに接続されるように、前記第３インナーリード上に配置されている
半導体装置。
【請求項６】
実装基板上に実装される半導体装置の製造方法であって、
リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、
前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、
前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程と、
を具備し、
前記リードフレームは、
前記半導体チップを搭載するアイランド部と、
インナーリード群とを備え、
前記インナーリード群は、
第１インナーリードと、
第２インナーリードとを備え、
前記半導体チップ及びチップ部品を搭載する工程は、
前記アイランド部上に前記半導体チップを搭載する工程と、
前記チップ部品と前記第２インナーリードとが電気的に接続されるように、前記第２インナーリード上に前記チップ部品を搭載する工程とを含み、
前記電気的に接続する工程は、前記第１インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでおり、
前記半導体装置が前記実装基板上に実装された場合に、前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される
半導体装置の製造方法。
【請求項７】
請求項６に記載された半導体装置の製造方法であって、
半導体チップ及びチップ部品を搭載する工程は、
導電性ペーストを介して前記半導体チップを前記アイランド部上に載せる工程と、
導電性ペースを介して前記チップ部品をリードフレーム上に載せる工程とを備えている
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップ（半導体ＩＣ）を実装する半導体パッケージ（半導体装置）、または、半導体装置を実装した製品自体に、小型化が求められている。半導体パッケージは、実装基板上に実装される。小型化のために、従来では実装基板上に実装されていた外部部品が、半導体パッケージに内蔵されることにより、半導体パッケージのサイズを維持したまま、製品全体の小型化を図ることができる。
【０００３】
上記に関連して、特許文献１（特開２００３−２９７９９９号公報）には、半導体装置が開示されている。図１は、この公報に開示された半導体装置の内部構造図である。また、図２は、図１のＡＡ断面図である。この公報には、リードフレームのダイパッドにＩＣチップが搭載され、そのＩＣチップがリードフレームのインナーリードに接続されている半導体装置において、更にチップ部品が、インナーリードに形成された金属バンプを介してインナーリードに接続されていることを特徴とする半導体装置が開示されている。
【０００４】
また、他の関連技術が、特許文献２（特開２００３−３２４１７６号公報）に開示されている。図３は、特許文献２に記載されたリードフレームの構成を示す平面図である。特許文献２には、一体して切断可能な直線状の共通切断片１０７と、共通切断片１０７からフレーム内部に略直角方向に延在された同一棒状をなす複数のくし型形状端１０８ａ，１０８ｂと、各くし型形状端１０８ａ，１０８ｂの延長線上に電極パッド１０９が配置できるように形成された部品搭載領域Ａとを有するリードフレーム１０１を用いる点、及び、くし型形状端１０８ａ，１０８ｂの延長線上で、チップ部品１１０と半導体素子１１１とのワイヤボンディングを行い、モールド後にリードフレームの共通切断片１０７を除去することによって、各くし型形状端１０８ａ、１０８ｂを入出力用端子とする点が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７９９９号公報
【特許文献２】特開２００３−３２４１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２に記載される例において、内蔵される部品（以下、チップ部品）は、インナーリード（くし型形状端）上に配置される。インナーリードは、ボンディングワイヤを介して半導体チップと接続される部分である。従って、インナーリードには、ボンディングワイヤが接続される領域と、チップ部品が搭載される領域とが設けられる必要がある。また、問題なく組み立てを行う為には、それらの領域間にクリアランスを設ける必要がある。その結果、インナーリードの長さを長くしなければならず、半導体装置のサイズが大きくなってしまう、という問題点があった。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、実装基板上に実装される半導体装置である。この半導体装置は、リードフレームと、前記リードフレーム上に配置された半導体チップと、前記リードフレーム上に配置されたチップ部品とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、金属ワイヤを介して前記半導体チップと結線される、第１インナーリードと、前記チップ部品が電気的に接続されるように載せられる、第２インナーリードとを備える。前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。
【０００８】
本発明に係る半導体装置の製造方法は、実装基板上に実装される半導体装置の製造方法である。この半導体装置の製造方法は、リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、第１インナーリードと、第２インナーリードとを備える。前記半導体チップ及びチップ部品を搭載する工程は、前記アイランド部上に前記半導体チップを搭載する工程と、前記チップ部品と前記第２インナーリードとが電気的に接続されるように、前記第２インナーリード上に前記チップ部品を搭載する工程とを含む。前記電気的に接続する工程は、前記第１インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでいる。前記半導体装置が前記実装基板上に実装された場合に、前記第１インナーリードと前記第２インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。
【発明の効果】
【０００９】
本発明によれば、インナーリードのサイズを大きくすることなく、チップ部品を内蔵させることができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】特許文献に開示された半導体装置の内部構造図である。
【図２】図１のＡＡ断面図である。
【図３】特許文献２に記載されたリードフレームの構成を示す平面図である。
【図４】第１の実施形態に係る半導体装置を概略的に示す断面図である。
【図５】第１の実施形態に係る半導体装置を概略的に示す透視平面図である。
【図６】実装基板を示す平面図である。
【図７】半導体装置が実装基板上に配置された状態を示す透視平面図である。
【図８】第２の実施形態に係る半導体装置を概略的に示す透視平面図である。
【図９】実装基板のチップ搭載領域を示す平面図である。
【図１０】半導体装置が実装基板上に配置された状態を示す透視平面図である。
【発明を実施するための形態】
【００１１】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００１２】
（第１の実施形態）
図４は、本実施形態に係る半導体装置１を概略的に示す断面図である。
【００１３】
図４に示されるように、この半導体装置１は、実装基板２上に実装される。半導体装置１は、リードフレーム５、半導体チップ４、及びチップ部品６を有している。半導体チップ４及びチップ部品６は、それぞれ、導電性ペーストを介して、リードフレーム５上に載せられている。また、半導体チップ４及びチップ部品６は、外部に露出しないように、絶縁性樹脂８（封止樹脂）によって封止されている。尚、リードフレーム５の下面は、この半導体装置１の下面に露出しており、実装基板２に設けられた配線（実装基板配線３）に接している。すなわち、本実施形態に係る半導体装置１は、いわゆるＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）型の半導体パッケージである。
【００１４】
図５は、本実施形態に係る半導体装置１を概略的に示す透視平面図である。リードフレーム５は、平板状であり、図５に示されるように、アイランド部１０、インナーリード群１１、及び吊ピン部１２を有している。
【００１５】
アイランド部１０は、半導体チップ４を搭載する部分である。本実施形態では、アイランド部１０は、矩形状である。
【００１６】
吊ピン部１２は、製造時にアイランド部１０を支持する部分である。吊ピン部１２は、アイランド部１０の四隅から、アイランド部１０の各辺に対して斜めになるように延びている。製造時において、アイランド部１０は、枠状のフレーム部分（図示せず）に、吊ピン部１２を介して連結される。尚、フレーム部分は製造後に除去される。
【００１７】
インナーリード群１１は、半導体チップと実装基板とを電気的に接続する部分である。インナーリード群１１は、アイランド部１０の周囲に配置されている。製造時には、インナーリード群１１も、フレーム部分に連結されており、フレーム部分によって支持される。
【００１８】
ここで、インナーリード群１１は、複数の第１インナーリード１１−１、及び第２インナーリード１１−２を備えている。複数の第１インナーリード１１−１の各々は、金属ワイヤ９を介して、半導体チップ４と結線されている。一方、第２インナーリード１１−２には、金属ワイヤ９は接続されていない。
【００１９】
続いて、チップ部品６について説明する。チップ部品６は、半導体パッケージに内蔵される部品である。図５に示されるように、チップ部品６は、第１端子１３、及び第２端子１４を有している。第１端子１３は、第２インナーリード１３上に配置されており、図４に示したように、導電性ペースト７を介して第２インナーリード１３に接続されている。一方、第２端子１４は、吊ピン部１２上に載せられており、第１端子１３と同様に、導電性ペースト７を介して吊ピン部１２に接続されている。尚、チップ部品６としては、例えば、ＤＣ端子用のバイパスコンデンサ、及びシャントのコンデンサ等が用いられる。
【００２０】
ここで、内蔵されるチップ部品６は、半導体チップ４から第１インナーリード１１−１へ繋がる部分と電気的に接続されている場合を想定している。半導体チップ４とチップ部品６とを電気的に接続するために、チップ部品６が載せられたインナーリード（第２インナーリード１１−２）と半導体チップ４とを、金属ワイヤ９により接続することが考えられる。しかしながら、この場合、既述のように、インナーリードのサイズが大きくなってしまう。そこで、本実施形態では、実装基板２に設けられた配線を介して、チップ部品６が半導体チップ４と電気的に接続される。以下に、この点について説明する。
【００２１】
図６は、実装基板２を示す平面図であり、半導体装置１が搭載される領域（搭載領域１５）を示している。図６に示されるように、搭載領域１５には、接続用配線３−１、配線３−２、及びアイランド用配線３−３が設けられている。接続用配線３−１は、第２インナーリード１１−２と、複数の第１インナーリード１１−１のうちの一つとを接続するように伸びている。配線３−２は、複数の第１インナーリード１１−１の各々に接続される配線である。アイランド用配線３−３は、アイランド部１０と接する配線である。アイランド用配線３−３は、アイランド部１０と接地される。
【００２２】
図７は、半導体装置１が実装基板２上に配置された状態を示す透視平面図である。図７に示されるように、チップ部品６の第１端子１３は、第２インナーリード１１−２、接続用配線３−１、及び第１インナーリード１１−１を介して、半導体チップ４に接続される。一方、チップ部品６の第２端子１４は、吊ピン部１２に接続され、これによって接地される。
【００２３】
本実施形態によれば、チップ部品６が載せられる第２インナーリード１１−２には、金属ワイヤ９が結線されない。すなわち、金属ワイヤ９が結線されるインナーリードと、チップ部品６が載せられるインナーリードとが、別々に設けられている。従って、チップ部品６が載せられたインナーリードに金属ワイヤ９が結線される場合と比べ、インナーリードに必要な金属ワイヤ結線とチップ部品６の面積、金属ワイヤとチップ部品６とのクリアランスから小さくすることができ、半導体装置１のサイズを小さくすることができる。
【００２４】
続いて、本実施形態に係る半導体装置１の製造方法について説明する。
【００２５】
まず、図示しないフレーム部分を有するリードフレーム５が準備され、リードフレーム５上に、導電性ペースト７が塗布される。導電性ペースト７は、半導体チップ４及びチップ部品６が搭載される領域に塗布される。すなわち、導電性ペーストは、アイランド部１０、第２インナーリード１１−２、及び吊ピン部１２に塗布される。
【００２６】
次いで、半導体チップ４、及びチップ部品６が、リードフレーム５上に搭載される。すなわち、アイランド部１０上に半導体チップ４が載せられ、吊ピン部１２及び第２インナーリード１１−２上にチップ部品６が載せされる。その後、キュアにより、導電性ペーストが硬化させられる。
【００２７】
次いで、半導体チップ４からリードフレームへワイヤボンディングを行い、リードフレーム５上に絶縁性樹脂８が供給され、半導体チップ４及びチップ部品６が封止される。その後、リードフレーム５からフレーム部分が切断され、半導体装置１が得られる。製造された半導体装置１は、実装基板２上に実装されて用いられる。
【００２８】
ここで、本実施形態によれば、チップ部品６を実装するために導電性ペースト７を用いることができる。その結果、半導体チップ４とチップ部品６が同じ導電性ペースト７を介して実装される場合には、半導体装置１の製造工程を短縮することが可能である。この点について、以下に説明する。
【００２９】
金属ワイヤ９が結線されるインナーリードにチップ部品６が載せられる場合、インナーリードに導電性ペースト７を塗布すると、導電性ペースト７が、金属ワイヤ９が接触する領域に向かって流れてしまう場合がある。その結果、金属ワイヤ９をボンディングする際に、導電性ペースト７によって金属ワイヤ９が切断される場合がある。従って、チップ部品６が搭載されるインナーリードに金属ワイヤ９が結線される場合には、導電性ペースト７を用いてチップ部品６を実装することができない。例えば、既述の特許文献１（特開２００３−２９７９９９）においては、インナーリード上にＡｕバンプが形成され、チップ部品は、そのＡｕバンプ上に実装される。半導体装置１を製造する際、まず、アイランド部１０上に導電性ペースト７が塗布され、半導体チップ４が実装される。次いで、ワイヤボンディングにより、インナーリード群１１と半導体チップ４とが接続される。次いで、Ａｕバンプがインナーリード上に形成される。次いで、チップ部品６がＡｕバンプを介してインナーリード上に実装される。その後、封入が行われる。すなわち、インナーリード上にＡｕバンプを形成する工程が必要になる。
【００３０】
これに対して、本実施形態によれば、チップ部品６が搭載されるインナーリードが、金属ワイヤ９が接続されるインナーリードとは別に設けられているため、導電性ペースト７によって金属ワイヤ９が切断されることはない。チップ部品６を実装するために導電性ペースト７を用いることができる。すなわち、半導体チップ４を実装するために導電性ペースト７を塗布する工程と同一の工程で、チップ部品６を実装する為の導電性ペースト７を塗布することができる。Ａｕバンプ等を形成する工程は必要がなく、組立工程を少なくすることができる。
【００３１】
尚、本実施形態では、半導体装置１がＱＦＮ型の半導体パッケージである場合について説明した。但し、半導体装置１は、ＱＦＮ型の半導体パッケージに限定されない。例えば、インナーリードが半導体装置１の側面から外部に突き出ているタイプの半導体パッケージに対しても、本発明を適用することが可能である。
【００３２】
（第２の実施形態）
続いて、第２の実施形態について説明する。図８は、本実施形態に係る半導体装置１を概略的に示す透視平面図である。本実施形態においては、チップ部品６の第１端子１３及び第２端子１４の双方が、インナーリード群１１上に載せられている。その他の点については、第１の実施形態の構成を採用することができるので、詳細な説明は省略する。
【００３３】
すなわち、図８に示されるように、本実施形態においては、インナーリード群１１に、第３インナーリード１１−３が追加されている。第３インナーリード１１−３には、第２インナーリード１１−２と同様、金属ワイヤ９は結線されていない。そして、チップ部品６は、第１端子１３が第２インナーリード１１−2と接続され、第２端子１４が第３インナーリード１１−３に接続されるように、配置されている。
【００３４】
図９は、実装基板２のチップ搭載領域１５を示す平面図である。図９に示されるように、第１の実施形態と同様、チップ搭載領域１５には、接続用配線３−１、配線３−２、及びアイランド用配線３−３が設けられている。
【００３５】
図１０は、半導体装置１が実装基板２上に配置された状態を示す透視平面図である。図１０に示されるように、接続用配線３−1は、第２インナーリード１１−２と第１インナーリード１１−１とを接続するように伸びている。これにより、チップ部品６の第１端子１３は、第２インナーリード１１−２、接続用配線３−１、及び第１インナーリード１１−１を介して、半導体チップ４に接続される。尚、第３インナーリード１１−３に接続された配線３−２の接続先は、チップ部品６の用途に応じて適切に設定される。例えば、第３インナーリード１１−３に接続された配線３−２は、複数の第１インナーリード１１−１のうちのひとつを介して半導体チップ４に接続されていても良いし、実装基板２に設けられた装置（図示しない）に接続されていてもよい。
【００３６】
尚、本実施形態の半導体装置１は、第１の実施形態と同様の方法により製造することができる。
【００３７】
本実施形態によれば、第１の実施形態と同様に、インナーリードに必要な面積を小さくすることができ、半導体装置１のサイズを小さくすることができる。
【００３８】
尚、本実施形態では、チップ部品６を実装するために、２つのインナーリード（第２インナーリード１１−２及び第３インナーリード１１−３）が必要である。従って、ワイヤボンディングされる必要があるインナーリードの数が少ない場合に、有効である。
【００３９】
本実施形態によれば、チップ部品６の２つの端子（第１端子１３、第２端子１４）が、それぞれインナーリードに接続される。従って、各端子の接続先を所望に設定することができる。その結果、色々な部品をチップ部品６として内蔵させることが可能である。例えば、ＤＣカット用のコンデンサ、及びチョークインダクタなどを、チップ部品６として内蔵させることができる。
【００４０】
以上、本発明について、第１及び第２の実施形態を用いて説明した。尚、これらの実施形態は、互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。
【符号の説明】
【００４１】
１  半導体装置
２  実装基板
３  実装基板配線
３−１  接続用配線
３−２  配線
３−３  アイランド用配線
４  半導体チップ
５  リードフレーム
６  チップ部品
７  導電性ペースト
８  絶縁性樹脂
９  金属ワイヤ
１０  アイランド部
１１  インナーリード群
１１−１  第１インナーリード
１１−２  第２インナーリード
１１−３  第３インナーリード
１２  吊ピン部
１３  第１端子
１４  第２端子
１５  搭載領域
【図１】
2013021052.tif 000003
【図２】
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【図３】
2013021052.tif 000005
【図４】
2013021052.tif 000006
【図５】
2013021052.tif 000007
【図６】
2013021052.tif 000008
【図７】
2013021052.tif 000009
【図８】
2013021052.tif 000010
【図９】
2013021052.tif 000011
【図１０】
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