(57)【要約】      （修正有）【課題】貫通電極を使用して、電源供給を行う半導体装置であって、貫通電極のインダクタに起因するノイズを低減する半導体装置を提供する。【解決手段】半導体装置１００は、第１の電源の供給に使用され、基板を貫通する第１の貫通電極１０１と、第１の電源とは異なる第２の電源の供給に使用され、基板を貫通する第２の貫通電極１０２と、をそれぞれ複数備える。さらに、半導体装置は、第１の貫通電極１０１及び第２の貫通電極１０２が互いに隣接し、基板中に第１の方向で配置されている貫通電極列を備える。【選択図】図１
2013258271.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源の供給に使用され、基板を貫通する第１の貫通電極と、
前記第１の電源とは異なる第２の電源の供給に使用され、前記基板を貫通する第２の貫通電極と、をそれぞれ複数備える半導体装置であって、
前記第１及び第２の貫通電極が互いに隣接し、前記基板中に第１の方向で配置されている貫通電極列を備える半導体装置。
【請求項２】
前記貫通電極列を複数備え、前記複数の貫通電極列に含まれる第１の貫通電極列と第２の貫通電極列と、が千鳥状に配置されている請求項１の半導体装置。
【請求項３】
前記複数の第１の貫通電極同士を電気的に接続すると共に、前記複数の第２の貫通電極同士を電気的に接続する請求項１又は２の半導体装置。
【請求項４】
前記半導体装置は、多層配線構造を備え、
前記第１及び第２の貫通電極列に含まれる前記第１の貫通電極同士を、第１の配線層で互いに接続する請求項２又は３の半導体装置。
【請求項５】
前記第１及び第２の貫通電極列に含まれる前記第２の貫通電極同士を、前記第１の配線層とは異なる第２の配線層で互いに接続する請求項４の半導体装置。
【請求項６】
前記第１又は第２の貫通電極同士の接続には、斜め配線又は鍵型配線を用いる請求項４又は５の半導体装置。
【請求項７】
前記第１及び第２の貫通電極列に含まれる前記第１の貫通電極同士を、複数の配線層の前記第１及び第２の貫通電極列を含む所定領域に相当する領域内を延伸する配線を用いて接続する請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記基板を基準として、配線層を積層する第２の方向の最下配線層において、前記複数の第１の貫通電極同士を接続する配線形状と、
前記第２の方向の最上配線層において、前記複数の第１の貫通電極同士を接続する配線形状と、が同一である請求項７の半導体装置。
【請求項９】
前記最下配線層と前記最上配線層との中間配線層において、前記第１及び第２の貫通電極の配置間隔よりも太い配線を使用する請求項８の半導体装置。
【請求項１０】
前記複数の第１及び第２の貫通電極に対応する複数のバンプ電極と接続される第１のコンタクトを前記最上配線層に複数備え、前記複数の第１のコンタクトの総数と前記複数の第１及び第２の貫通電極の総数は等しく、
前記最下配線層のコンタクトであって、前記第１及び第２の貫通電極と前記第２の方向の配線層とを接続する第２のコンタクトの総数は、前記複数の第１及び第２の貫通電極の総数よりも少ない請求項８又は９の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、貫通電極を備える半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話やスマートフォン等の電子機器の小型化、高機能化が著しい。そのため、これらの電子機器に使用される半導体装置において、複数の半導体チップを積層し、１つのパッケージに搭載する技術の開発が進められている。
【０００３】
図４６は、積層された複数の半導体チップ１２〜１５を備える半導体装置の断面図の一例を示す図である。図４６に示すように、複数の半導体チップがインターフェイスチップ１１に積層されている。このような半導体装置では、半導体チップの基板を貫通する貫通電極ＴＳＶ（Ｔｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）１０を用いて電源を各半導体チップに供給することが多い。
【０００４】
なお、特許文献１において、チップ外信号線を構成する貫通電極を、電源線を構成する貫通電極及びグランド線を構成する貫通電極のそれぞれに隣接させることで、電源ノイズを低減する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２１０１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００７】
上述のように、積層された複数の半導体チップを備える半導体装置では、貫通電極ＴＳＶが用いられることが多い。一方、半導体チップの内部のバス本数や高速にバスを駆動する必要性から、各半導体チップに含まれる電源メッシュの負担が増大している。貫通電極ＴＳＶによる電源供給では、貫通電極ＴＳＶ間の距離が短いこと、及び、複数配線から集約された電流が貫通電極ＴＳＶに流れることで、負荷が変動した際のインダクタの影響が無視できない。即ち、急激に負荷が変動すると、ＡＣノイズとして観測される。図４７は、半導体チップの負荷が変動した際の供給電圧及び入力電流の一例を示す図である。図４７（ａ）から、負荷が急激に変動するほど、ＡＣノイズの発生が大きいことが分かる。また、図４７（ｂ）から、入力電流と立ち上がり時間ｔＲには相関関係があることが分かる。
【０００８】
電源ノイズに対しては、電源線に接続された平滑化容量素子の容量値を大きくすることで対処可能ではあるが、近年の小型化が強く要望される半導体装置では、大容量の容量素子を備えることは困難である。このような対応を行えば、チップ面積及びコストが増大するためである。なお、積層する半導体チップが、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であれば、内部のセル容量を有効活用できるが、その場合であっても、平滑化容量素子のためにチップ面積が増大することに変わりない。そのため、貫通電極ＴＳＶのインダクタに起因するノイズを低減する半導体装置が、望まれる。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、第１の電源の供給に使用され、基板を貫通する第１の貫通電極と、前記第１の電源とは異なる第２の電源の供給に使用され、前記基板を貫通する第２の貫通電極と、をそれぞれ複数備える半導体装置であって、前記第１及び第２の貫通電極が互いに隣接し、前記基板中に第１の方向で配置されている貫通電極列を備える半導体装置が提供される。
【発明の効果】
【００１０】
本発明の一視点によれば、貫通電極ＴＳＶのインダクタに起因するノイズを低減する半導体装置が、提供される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態の概要を説明するための図である。
【図２】第１の実施形態に係る半導体装置に含まれる半導体チップのレイアウトの一例を示す図である。
【図３】第１の実施形態に係る半導体装置に含まれる半導体チップのレイアウトの一例を示す図である。
【図４】半導体チップのレイアウトの一例を示す図である。
【図５】ＴＳＶ領域２１における貫通電極ＴＳＶの配置の一例を示す図である。
【図６】ＴＳＶ領域２１における貫通電極ＴＳＶの配置の一例を示す図である。
【図７】ＴＳＶ領域２１における貫通電極ＴＳＶの配置の一例を示す図である。
【図８】各パターンの繰り返し単位４０に関する情報を纏めた図である。
【図９】パターン１における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。
【図１０】パターン２における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。
【図１１】パターン３における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。
【図１２】パターン４における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。
【図１３】パターン５における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。
【図１４】図９〜図１３の（ｂ）図を纏めた図である。
【図１５】ＴＳＶ領域２１に配置する貫通電極ＴＳＶの列数を変えた場合のインダクタンスの一例を示す図である。
【図１６】半導体チップの電源配線の一例を示す図である。
【図１７】半導体チップの電源配線の一例を示す図である。
【図１８】半導体チップの電源配線の一例を示す図である。
【図１９】半導体チップの電源配線の一例を示す図である。
【図２０】半導体チップの電源配線の一例を示す図である。
【図２１】半導体チップの電源配線の一例を示す図である。
【図２２】半導体チップの電源配線の一例を示す図である。
【図２３】半導体チップの電源配線の一例を示す図である。
【図２４】半導体チップの電源配線の一例を示す図である。
【図２５】半導体チップの電源配線の一例を示す図である。
【図２６】半導体チップの電源配線の一例を示す図である。
【図２７】半導体チップの電源配線の一例を示す図である。
【図２８】半導体チップの電源配線の一例を示す図である。
【図２９】半導体チップの電源配線の一例を示す図である。
【図３０】半導体チップの電源配線の一例を示す図である。
【図３１】半導体チップの電源配線の一例を示す図である。
【図３２】半導体チップの電源配線の一例を示す図である。
【図３３】半導体チップの電源配線の一例を示す図である。
【図３４】半導体チップの電源配線の一例を示す図である。
【図３５】多層配線構造を持つ半導体チップの断面図である。
【図３６】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図３７】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図３８】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図３９】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４０】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４１】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４２】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４３】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４４】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４５】半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。
【図４６】積層された複数の半導体チップを備える半導体装置の断面図の一例を示す図である。
【図４７】半導体チップの負荷が変動した際の供給電圧及び入力電流の一例を示す図である。
【発明を実施するための形態】
【００１２】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１３】
上述のように、貫通電極ＴＳＶのインダクタに起因するノイズを低減する半導体装置が、望まれている。そこで、一例として図１に示す半導体装置１００を提供する。半導体装置１００は、第１の電源の供給に使用され、基板を貫通する第１の貫通電極１０１と、第１の電源とは異なる第２の電源の供給に使用され、前記基板を貫通する第２の貫通電極１０２と、をそれぞれ複数備える。さらに、半導体装置１００は、第１の貫通電極１０１及び第２の貫通電極１０２が互いに隣接し、前記基板中に第１の方向で配置されている貫通電極列を備える。
【００１４】
このように、同種の電源の供給に使用される貫通電極を極力、隣接しないように配置（異種の電源の供給に使用される貫通電極同士を隣接して配置）することで、貫通電極ＴＳＶのインダクタを低減し、貫通電極ＴＳＶのインダクタに起因するノイズを低減する。なお、同種の電源の供給に使用される貫通電極を極力、隣接しないように配置することで、インダクタが低減する理由については後述する。
【００１５】
さらに、下記の形態が可能である。
【００１６】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００１７】
［形態２］前記半導体装置は、前記貫通電極列を複数備え、前記複数の貫通電極列に含まれる第１の貫通電極列と第２の貫通電極列と、が千鳥状に配置されていることが好ましい。
【００１８】
［形態３］前記半導体装置は、前記複数の第１の貫通電極同士を電気的に接続すると共に、前記複数の第２の貫通電極同士を電気的に接続することが好ましい。
【００１９】
［形態４］前記半導体装置は、多層配線構造を備え、前記第１及び第２の貫通電極列に含まれる前記第１の貫通電極同士を、第１の配線層で互いに接続することが好ましい。
【００２０】
［形態５］前記半導体装置は、前記第１及び第２の貫通電極列に含まれる前記第２の貫通電極同士を、前記第１の配線層とは異なる第２の配線層で互いに接続することが好ましい。
【００２１】
［形態６］前記第１又は第２の貫通電極同士の接続には、斜め配線又は鍵型配線を用いることが好ましい。
【００２２】
［形態７］前記半導体装置は、前記第１及び第２の貫通電極列に含まれる前記第１の貫通電極同士を、複数の配線層の前記第１及び第２の貫通電極列を含む所定領域に相当する領域内を延伸する配線を用いて接続することが好ましい。
【００２３】
［形態８］前記半導体装置は、前記基板を基準として、配線層を積層する第２の方向の最下配線層において、前記複数の第１の貫通電極同士を接続する配線形状と、前記第２の方向の最上配線層において、前記複数の第１の貫通電極同士を接続する配線形状と、が同一であることが好ましい。
【００２４】
［形態９］前記半導体装置は、前記最下配線層と前記最上配線層との中間配線層において、前記第１及び第２の貫通電極の配置間隔よりも太い配線を使用することが好ましい。
【００２５】
［形態１０］前記半導体装置は、前記複数の第１及び第２の貫通電極に対応する複数のバンプ電極と接続される第１のコンタクトを前記最上配線層に複数備え、前記複数の第１のコンタクトの総数と前記複数の第１及び第２の貫通電極の総数は等しく、前記最下配線層のコンタクトであって、前記第１及び第２の貫通電極と前記第２の方向の配線層とを接続する第２のコンタクトの総数は、前記複数の第１及び第２の貫通電極の総数よりも少ないことが好ましい。
【００２６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２７】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００２８】
本実施形態に係る半導体装置は、複数の半導体チップを積層し、構成されている。図２及び図３は、本実施形態に係る半導体装置に含まれる半導体チップのレイアウトの一例を示す図である。積層された各半導体チップは、それぞれ、回路領域２０とＴＳＶ領域２１とを含んでいる。回路領域２０には、半導体チップの機能を実現する各モジュールが配置されている。ＴＳＶ２１領域には、貫通電極ＴＳＶが配置されている。
【００２９】
回路領域２０とＴＳＶ領域２１の配置には種々の形態が想定できる。例えば、図２に示すように、ＴＳＶ領域２１を半導体チップの外周に配置することが考えられる。あるいは、図３に示すように、半導体チップの内部にＴＳＶ領域２１が存在してもよい。
【００３０】
なお、図２及び図３のレイアウトは回路領域２０とＴＳＶ領域２１の概略を示すものであって、両領域は分離領域２２によって区画されることになる。図４は、半導体チップのレイアウトの一例を示す図である。図４に示すように、回路領域２０とＴＳＶ領域２１の間には分離領域２２が配置される。即ち、ＴＳＶ領域２１は回路領域２０から一定の距離、離れて配置されると共に、ＴＳＶ領域２１の形状（レイアウト）は自由に変更可能である。
【００３１】
次に、ＴＳＶ領域２１に配置される貫通電極ＴＳＶについて説明する。
【００３２】
図５は、ＴＳＶ領域２１における貫通電極ＴＳＶの配置の一例を示す図である。図５では、電源ＶＳＳ及び電源ＶＰＥＲＩの供給に使用される貫通電極ＴＳＶを示している。なお、以降の図面において、特段の釈明がない限りは、白丸を電源ＶＳＳの供給に対応した貫通電極ＴＳＶ、灰色の丸を電源ＶＰＥＲＩの供給に対応した貫通電極ＴＳＶとする。また、電源ＶＳＳは接地電圧に相当し、電源ＶＰＥＲＩは半導体チップに含まれるモジュールに供給する電源に相当する。
【００３３】
図５に示すように、ＴＳＶ領域２１には、同種電源の貫通電極ＴＳＶ及び異種電源の貫通電極ＴＳＶの双方が混在する。例えば、図５（ｂ）の貫通電極ＴＳＶ３０と貫通電極ＴＳＶ３２は同種電源の貫通電極ＴＳＶであるが、貫通電極ＴＳＶ３０と貫通電極ＴＳＶ３１は異種電源の貫通電極ＴＳＶである。ここで、同種電源とは、ＴＳＶ領域２１に配置される貫通電極ＴＳＶを介して供給される電源であって、その供給源が共通する電源をいう。また、異種電源とは、ＴＳＶ領域２１に配置される貫通電極ＴＳＶを介して供給される電源であって、その供給源が異なる電源をいう。
【００３４】
ＴＳＶ領域２１における貫通電極ＴＳＶの配置は、図５（ａ）に示すように、１列であってもよいし、図５（ｂ）に示すように２列であってもよい。
【００３５】
次に、ＴＳＶ領域２１における貫通電極ＴＳＶの配置の決定について説明する。
【００３６】
貫通電極ＴＳＶの配置は、ＴＳＶ領域２１の単位面積あたりに存在する貫通電極ＴＳＶに流れる電流量が一定となるように行う。その際の配置には、貫通電極ＴＳＶの直径を一定とし、繰り返し単位の数を変化させる方法が考えられる。繰り返し単位についての詳細は後述する。
【００３７】
図６及び図７は、ＴＳＶ領域２１における貫通電極ＴＳＶの配置の一例を示す図である。図６（ａ）に示すように、貫通電極ＴＳＶを一列に配置する場合には、電源ＶＳＳと電源ＶＰＥＲＩに対応した貫通電極ＴＳＶの対（ペア）を繰り返し単位４０とすることができる。即ち、異種電源に対応した貫通電極ＴＳＶを互いに隣接させ、図６のＸ方向に貫通電極ＴＳＶを配置することができる。また、図６（ｂ）及び（ｃ）に示すように、貫通電極ＴＳＶを２列に配置する場合には、２対の貫通電極ＴＳＶペアを繰り返し単位４０とすることができる。なお、図６（ｂ）及び（ｃ）は、相対する列に異種電源の貫通電極ＴＳＶが配置されるか（図６（ｂ））、同種電源の貫通電極ＴＳＶが配置されるか（図６（ｃ））、の相違点が存在する。
【００３８】
さらに、貫通電極ＴＳＶを２列に配置する場合には、図７（ａ）及び（ｂ）に示すように、相対する列が千鳥状に配置（互いに半周期ずれて配置）されていてもよい。ここで、図６及び図７から明らかなとおり、各貫通電極ＴＳＶ間のピッチが、横方向（図６のＸ方向）で一定、縦方向（図６のＹ方向）で一定又は斜め方向で一定となるように、貫通電極ＴＳＶは配置される。なお、図６（ａ）〜（ｃ）に開示する配列をパターン１〜３とし、図７（ａ）及び（ｂ）に開示する配列をパターン４及び５として、以降の説明を行う。
【００３９】
次に、各パターンにおける繰り返し単位に流れる電流値について説明する。
【００４０】
ここで、貫通電極ＴＳＶ間のピッチをａ１μｍ、貫通電極ＴＳＶの直径をｂ１μｍとすれば、図６（ａ）の繰り返し単位４０の面積はｂ１×２×ａ１μｍ２となる。ａ１を５０μｍ、ｂ１を２５μｍとすれば、繰り返し単位４０の面積は２５００μｍ２となる。また、パターン１の繰り返し単位４０には、１対の貫通電極ＴＳＶペアが含まれるため、繰り返し単位４０に含まれる貫通電極ＴＳＶペアの密度は１である。さらに、ＴＳＶ領域２１を、繰り返し単位４０を２７回繰り返すことで形成するとすれば、ＴＳＶ領域２１に流れる電流の総和は、繰り返し単位４０に流れる電流の２７倍となる。ここでは、繰り返し単位４０に流れる電流値を１ｍＡとする。
【００４１】
同様に、ａ１を５０μｍ、ｂ１を２５μｍとすれば、パターン２及び３の繰り返し単位４０の面積は、７５×１００μｍ２である。また、２対の貫通電極ＴＳＶペアが繰り返し単位４０に含まれる。さらに、パターン２及び３の繰り返し単位４０の面積はパターン１の繰り返し単位の面積の３倍となっているので、繰り返し単位４０における貫通電極ＴＳＶペアの密度は２÷３＝０．６７となる。一方、面積が３倍になっているので、繰り返し回数は１／３（９回）となる。
【００４２】
パターン４及び５の繰り返し単位４０の面積は、２５（１＋√３）×１００μｍ２となり、繰り返し単位４０には、２対の貫通電極ＴＳＶペアが含まれる。さらに、パターン１の繰り返し単位４０の面積と比較して、２．７倍となっているので、繰り返し単位４０における密度は０．７３となる。面積は、２．７倍となるので、繰り返し回数は１０回となる。
【００４３】
図８は、各パターンの繰り返し単位４０に関する情報を纏めた図である。上述の計算結果を基に、各パターンにおける合計電流を計算すれば、パターン１〜３における合計電流値は２７ｍＡとなる。一方、パターン４及び５における合計電流は、２７．３ｍＡとなる。言い換えると、図８は、ＴＳＶ領域２１の面積を一定とし、その領域に同じ電流（ここでは約２７ｍＡ）を流した場合に、パターン１〜５について貫通電極ＴＳＶ１本当りに流れる電流値を比較した図となっている。
【００４４】
次に、各パターンにおける、各貫通電極ＴＳＶのインダクタンスについて説明する。その際、以下の点を前提とする。電流は導体の中心を流れ、電源ＶＳＳと電源ＶＰＥＲＩに流れる電流の合計は等しい。複数の半導体チップに含まれる全ての貫通電極ＴＳＶの遠距離相互作用を考慮するが、磁気シールド効果及び表皮効果は考慮しない。貫通電極ＴＳＶの長さは１５０μｍ、材質は銅（Ｃｕ）、真空の透磁率を使用する。電源ＶＳＳと電源ＶＰＥＲＩの本数は等しい。上記の各条件を前提として、自己インダクタンス及び相互インダクタンスを計算することで、各貫通電極ＴＳＶそれぞれのインダクタンスを計算する。
【００４５】
初めに、自己インダクタンスを計算する。自己インダクタンスとは、導体に流れる電流が作る磁場により、導体自身に誘起されるインダクタ成分であり、導体自身に流れる電流に比例する。自己インダクタンスＬは、以下の式（１）により計算できる。
2013258271.tif 000003
なお、ｌは貫通電極長、ρは貫通電極の半径、μは真空の透磁率である。
【００４６】
次に、相互インダクタンスを計算する。相互インダクタンスとは、他の導体に流れる電流が作る磁場により誘起されるインダクタ成分であり、他の導体に流れる電流量に比例する。相互インダクタンスＭは、以下の式（２）により計算できる。
2013258271.tif 000004
なお、ｄは貫通電極ピッチである。
【００４７】
図９〜図１３は、それぞれパターン１〜５における各貫通電極ＴＳＶそれぞれのインダクタンスの計算結果である。図９〜図１３では、横軸にインダクタンスの算出対象となる貫通電極ＴＳＶの位置を記載している。また、各図の（ａ）図は、縦軸において、各貫通電極ＴＳＶに流れる電流の方向に応じて、インダクタンスの符号を代えたインダクタンスを示している。つまり、異種電源の貫通電極ＴＳＶが交互に配置されているので、それぞれに対応する貫通電極ＴＳＶのインダクタンスの符号も互いに反転した関係になる。なお、各図の（ｂ）は、インダクタンスの絶対値を示している。また、図１４は、図９〜図１３の（ｂ）図を纏めた図である。
【００４８】
図１４から、パターン１の貫通電極ＴＳＶの配置を行えば、各貫通電極ＴＳＶのインダクタンスを最も低くすることができることが分かる。即ち、ＴＳＶ領域２１を横長の配置とするパターン１が、最もインダクタンスの低減効果が大きい。また、貫通電極ＴＳＶを２列とする場合には、パターン２及び４の配置が、インダクタンスの低減効果が大きいことが分かる。
【００４９】
次に、ＴＳＶ領域２１に配置する貫通電極ＴＳＶの列数と、インダクタンスの低減効果の関係について説明する。
【００５０】
図１５は、ＴＳＶ領域２１に配置する貫通電極ＴＳＶの列数を変えた場合のインダクタンスの一例を示す図である。図１５では、パターン２の配置を用いて貫通電極ＴＳＶの列数を２、４、６としている。図１５から分かるとおり、ＴＳＶ領域２１に含まれる貫通電極ＴＳＶの列数を増減してもインダクタンスの平均値に与える影響は限定的であることが分かる。
【００５１】
以上のように、同種電源の供給に使用される貫通電極ＴＳＶ同士を極力隣接しないように配置することによって、貫通電極ＴＳＶのインダクタに起因するノイズを低減することができる。
【００５２】
次に、それぞれの貫通電極ＴＳＶにおける電流量を均一化するための電源メッシュ（電源配線）について説明する。その際、以下の内容が前提となる。半導体チップは、５層配線構造とし、配線層Ｍ５が最上位メタルである。考慮する貫通電極ＴＳＶは、電源ＶＰＥＲＩ及び電源ＶＳＳに対応する貫通電極ＴＳＶの２種類とする。電源幹線は配線層Ｍ４及びＭ５において電源メッシュを形成する。貫通電極ＴＳＶは、配線層Ｍ１において配線層と接続される。回路領域２０に生じる電流は、電源配線及び貫通電極ＴＳＶに均一に流れる。
【００５３】
初めに、各貫通電極ＴＳＶに流れる電流量の均一化を実現できない場合の配線について説明する。図１６〜図２０は、半導体チップの電源配線の一例を示す図である。なお、以降の図面において、灰色の丸は電源ＶＰＥＲＩに対応した貫通電極ＴＳＶ、白丸は電源ＶＳＳに対応した貫通電極ＴＳＶ、灰色の配線は電源ＶＰＥＲＩの配線、白色の配線は電源ＶＳＳの配線、四角はコンタクト、をそれぞれ示す。
【００５４】
図１６は、図２（ａ）のレイアウト構成において、貫通電極ＴＳＶの列数を２列とした場合の配線例である。図１７は、図２（ｂ）のレイアウト構成において、貫通電極ＴＳＶの列数を２列とした場合の配線例である。図１８は、図２（ｃ）のレイアウト構成において、貫通電極ＴＳＶの列数を２列とした場合の配線例である。図１９は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶの列数を２列とした場合の配線例である。図２０は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶの列数を２列とした場合の配線例である。さらに、図１６〜図２０の（ａ）図は、配線層Ｍ５の配線例であって、（ｂ）図は、配線層Ｍ４の配線例である。
【００５５】
図１６〜図２０において、点線で囲まれた領域の貫通電極ＴＳＶは互いに接続される。しかし、隣接する貫通電極ＴＳＶ同士は接続することができないため（一点鎖線で結ばれる貫通電極ＴＳＶは接続されない）、電流を均一に配分できない。このように、単に貫通電極ＴＳＶを２列配置しただけでは、全ての貫通電極ＴＳＶが接続されることがないので、各貫通電極ＴＳＶにおける電流量を均一とすることができない。なお、貫通電極ＴＳＶを１列に並べた上で、配線層Ｍ４及びＭ５で電源メッシュを構成する場合には、全ての貫通電極ＴＳＶを容易に接続することができる。この場合には、電流の均一な配分がなされる。
【００５６】
次に、各貫通電極ＴＳＶにおける電流量を均一化するための配線について説明する。その際、複数の同種電源に対応した貫通電極同士を電気的に接続する。
【００５７】
なお、この場合の貫通電極ＴＳＶの配置は、既に説明したとおり、各貫通電極ＴＳＶのインダクタを低減する配置とする。図２１は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２２は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２１及び図２２の配線例では、同種電源の貫通電極ＴＳＶを全て接続することで、それぞれの貫通電極ＴＳＶに流れる電流量を均一化している。図２１及び図２２の配線例では、配線層Ｍ５において斜め配線を使用し、電源ＶＰＥＲＩに対応した貫通電極ＴＳＶを全て接続している。
【００５８】
一方、電源ＶＳＳに対応した貫通電極ＴＳＶは、斜め配線を用いて配線層Ｍ４で接続している。さらに、配線層Ｍ４の配線５０を介して、貫通電極ＴＳＶ３３と貫通電極ＴＳＶ３４が接続され、全ての電源ＶＳＳに対応した貫通電極ＴＳＶが接続される。その結果、電源ＶＰＥＲＩ及び電源ＶＳＳを供給する配線のインピーダンスを低下することができる。即ち、多層配線構造を備える半導体チップにおいて、電源ＶＰＥＲＩに対応した貫通電極ＴＳＶを配線層Ｍ５にて接続し、異種電源である電源ＶＳＳに対応した貫通電極ＴＳＶを配線層Ｍ４において互いに接続している。
【００５９】
図２３は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の別の配線例である。図２２では、配線層Ｍ５において、２つのＴＳＶ領域２１に含まれる電源ＶＰＥＲＩに対応した貫通電極ＴＳＶを相互に接続している。一方、図２３では、ＴＳＶ領域２１において、異種電源の貫通電極ＴＳＶを接続している。より具体的には、図２３の上段のＴＳＶ領域２１において、電源ＶＰＥＲＩに対応した貫通電極ＴＳＶを接続し、下段のＴＳＶ領域２１において、電源ＶＳＳに対応した貫通電極ＴＳＶを接続している。このような配線であっても、それぞれの貫通電極ＴＳＶに流れる電流量を均一化できる。
【００６０】
斜め配線を使用しなくとも全ての貫通電極ＴＳＶを接続することが可能である。図２４は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２５は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２４及び図２５に示すように、鍵型配線を用いて、同種電源の貫通電極ＴＳＶを全て接続し、それぞれの貫通電極ＴＳＶに流れる電流量を均一化することもできる。例えば、図２４においては、配線層Ｍ５において電源ＶＰＥＲＩに対応する貫通電極ＴＳＶを全て接続し、電源ＶＳＳに対応する貫通電極ＴＳＶは、配線層Ｍ４において接続している。
【００６１】
また、全ての貫通電極ＴＳＶを接続しなくとも、多数の貫通電極ＴＳＶを接続することで、貫通電極ＴＳＶに流れる電流を均一化することもできる。図２６は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２６に示すように、ＴＳＶ領域２１に存在する貫通電極ＴＳＶを２段に分離し、上段及び下段のそれぞれに存在する電源ＶＰＥＲＩ及び電源ＶＳＳに対応した貫通電極ＴＳＶを接続することができる。より具体的には、配線層Ｍ４及びＭ５において、半分の貫通電極ＴＳＶをＴＳＶ領域２１で接続する。
【００６２】
さらに、同種電源の貫通電極ＴＳＶ同士を、所定の単位で接続することで、貫通電極ＴＳＶに流れる電流を均一化することもできる。図２７は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図２８は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。例えば、図２７に示すように、配線層Ｍ５において、貫通電極ＴＳＶ３５〜３７のように３個の貫通電極ＴＳＶを１つの単位で接続する。配線層Ｍ５において、特定の単位で接続された電源ＶＰＥＲＩに対応した貫通電極ＴＳＶは、配線層Ｍ４において配線５１を介して、互いに接続される。電源ＶＳＳに対応する貫通電極ＴＳＶについても同様である。さらに、複数のＴＳＶ領域２１を備える場合において、それぞれのＴＳＶ領域２１では、異種電源の貫通電極ＴＳＶを接続してもよい（図２９を参照）。
【００６３】
また、同種電源に対応した貫通電極ＴＳＶ同士を接続する個数は、３個に限るものではない。図３０は、図３（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図３１は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。例えば、図３０において、配線層Ｍ５において、電源ＶＰＥＲＩに対応する貫通電極ＴＳＶ３８及び貫通電極ＴＳＶ３９を接続する。配線層Ｍ５において、それぞれ接続された電源ＶＰＥＲＩに対応する貫通電極ＴＳＶは、配線層Ｍ４において配線５２を介して互いに接続することができる。電源ＶＳＳに対応する貫通電極ＴＳＶについても同様である。
【００６４】
相対するＴＳＶ領域２１に配置する貫通電極ＴＳＶ列の位相も、配線をする上で考慮する必要がある。図２２等では、相対するＴＳＶ領域２１に配置された貫通電極ＴＳＶ列の位相は異なっている。しかし、相対するＴＳＶ領域２１に配置された貫通電極ＴＳＶ列の位相を揃えることもできる。図３２は、図３（ｃ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。しかし、図３２から明らかなように、配線が複雑化するので、相対するＴＳＶ領域２１に配置された貫通電極ＴＳＶ列の位相は異なっていることが望ましい。
【００６５】
次に、図２（ａ）や図２（ｂ）に示すレイアウトにおける電源配線について説明する。図３３は、図２（ａ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。図３４は、図２（ｂ）のレイアウト構成において、貫通電極ＴＳＶをパターン２により配置した場合の配線例である。このような場合であっても、既に説明した斜め配線や、鍵型配線等を用いて、同種電源に対応した貫通電極ＴＳＶを共通接続し、それぞれの貫通電極ＴＳＶに流れる電流量を均一化することができる。
【００６６】
以上のように、同種電源の貫通電極ＴＳＶを接続することによって、それぞれの貫通電極ＴＳＶに流れる電流量を均一化することができる。
【００６７】
なお、図２１以下を参照しつつ、同種電源の貫通電極ＴＳＶを接続するレイアウトは、配線層Ｍ４及び配線層Ｍ５の回路領域２０とＴＳＶ領域２１の双方を使用するものである。そのため、これらの配線層において電源配線以外の信号配線に対する制約が大きい。そこで、限られた領域で同種電源の貫通電極ＴＳＶを接続するコンタクトの設置及び配線を検討する。より具体的には、ＴＳＶ領域２１内で同種電源の貫通電極ＴＳＶを接続することを検討する。
【００６８】
図３５は、多層配線構造を持つ半導体チップの断面図である。図３５に示す半導体チップは、５層配線構造を備えており、貫通電極ＴＳＶは配線層Ｍ１で接続される。半導体チップ同士は、バンプ電極を介して互いに接続される。
【００６９】
図３６〜図４５は、半導体チップの配線層ごとのコンタクトの配置の一例を示す図である。図３６〜図４５においても、白丸を電源ＶＳＳの供給に対応した貫通電極ＴＳＶ、灰色の丸を電源ＶＰＥＲＩの供給に対応した貫通電極ＴＳＶとする。また、各配線層Ｍ１〜Ｍ５において、白丸又は灰色の丸の上に四角のコンタクトを図示する際には、当該配線層にコンタクトを配置することを意味し、四角のコンタクトを図示していない場合には、当該配線層にはコンタクトを配置しないことを意味する。
【００７０】
図３６に示すように、全ての貫通電極ＴＳＶを配線層の積層方向でのみ接続したのでは、それぞれの貫通電極ＴＳＶに流れる電流を均一とすることができない。つまり、図３６に示すように、貫通電極ＴＳＶごとにコンタクトを別々に設けたとしても、貫通電極ＴＳＶに流れる電流を均一化できない。そこで、各配線層において、電源ＶＰＥＲＩと電源ＶＳＳに対応したコンタクトを配置し、コンタクト間を配線することで、同種電源の貫通電極ＴＳＶをそれぞれ接続し、貫通電極ＴＳＶに流れる電流を均一化する。さらに、各配線層におけるコンタクトの配置及び配線を最適化することで、貫通電極ＴＳＶを接続する配線をＴＳＶ領域２１に相当する領域内のみで完結する。即ち、各配線層の配線は、各配線層のＴＳＶ領域の上方に存在する領域内を延伸することになる。その結果、同種電源に対応した貫通電極ＴＳＶが、相互に接続され、それぞれの貫通電極ＴＳＶに流れる電流が均一化される。
【００７１】
図３７では、全ての配線層において、貫通電極ＴＳＶの上方にコンタクトを配置し、配線層ごとに所定の単位でコンタクト間を接続している。そのため、同種電源の貫通電極ＴＳＶは、全て接続される。例えば、配線層Ｍ１における電源ＶＰＥＲＩに対応した貫通電極ＴＳＶ６０及び貫通電極ＴＳＶ６１は、配線層Ｍ２の配線５３を介して、それぞれ接続される。あるいは、図３８に示すような配線であっても、同種電源の貫通電極ＴＳＶを全て接続することができる。
【００７２】
また、図３９に示すように、ある配線層では、同種電源に対応したコンタクトのみを接続することもできる。なお、この場合には、配線層Ｍ５では、全ての貫通電極ＴＳＶに対応したコンタクトが必要になる。配線層Ｍ５に配置したコンタクトにより、貫通電極ＴＳＶとバンプ電極が接続されるためである。図３９では、配線層Ｍ１及びＭ４において、電源ＶＰＥＲＩに対応したコンタクト間を相互に接続し、配線層Ｍ２及びＭ５において、電源ＶＳＳに対応したコンタクト間を相互に接続している。
【００７３】
あるいは、図４０のようなレイアウトとすることもできる。図４０では、配線層Ｍ２の領域７０では、電源ＶＰＥＲＩに対応したコンタクトのみを配置し、領域７１では電源ＶＳＳに対応したコンタクトのみを配置している。図３９及び図４０に示すように、特定の配線層で同種電源に対応したコンタクト同士を接続することで、配線層Ｍ３の配線自由度が増大する。
【００７４】
また、図４１及び図４２に示すように、配線層Ｍ５において、同種電源に対応するコンタクトをそれぞれ接続することで、中間の配線層Ｍ２〜Ｍ４の配線の自由度を高めることができる。この場合には、貫通電極ＴＳＶと接続される配線層Ｍ１の配線形状と、バンプ電極と接続される配線層Ｍ５の配線形状は同一となる。貫通電極ＴＳＶと接続される配線層が配線層Ｍ１であり、バンプ電極と接続される配線層が配線層Ｍ５であるためである。また、半導体チップ内のＴＳＶ領域２１の位置に適合して、配線を自由にレイアウトすることが可能になる。さらに、貫通電極ＴＳＶ間のピッチよりも太い配線を使用も可能になる。
【００７５】
図４３及び図４４に示すコンタクトの配置であっても、配線層Ｍ２〜Ｍ４の配線自由度を高めることができる。例えば、図４３に示す配線層Ｍ２では、貫通電極ＴＳＶピッチの等倍の太さの配線を接続しつつ、配線層Ｍ３では、貫通電極ＴＳＶピッチの５倍の太さの配線を使用することができる。あるいは、図４４に示すように、配線層Ｍ２及びＭ３において、貫通電極ＴＳＶピッチの４倍の太さの配線を使用することができる。即ち、中間配線層において、貫通電極ＴＳＶの配置間隔よりも太い配線を使用することができる。特に、図４４（ｄ）に示す配線層Ｍ３のレイアウトは、半導体チップの外周にＴＳＶ領域２１が配置された場合に適する。あるいは、図４４（ｅ）に示す配線層Ｍ２のレイアウトは、半導体チップの内部にＴＳＶ領域２１が配置された場合に適する。ＴＳＶ領域２１に隣接する回路領域２０に対して容易に電源供給が行えるためである。
【００７６】
図４５では、配線層Ｍ１のコンタクトは、必ずしも貫通電極ＴＳＶの上方に配線する必要のないことを示している。なお、バンプ電極と接続される配線層Ｍ５のコンタクトは半導体チップに含まれる貫通電極ＴＳＶの数と等しいことが必要である。しかし、配線層Ｍ１に必要なコンタクトの数は、半導体チップに含まれる貫通電極ＴＳＶの数よりも少なくてよい。配線層Ｍ１から上の配線層において、同種電源のＴＳＶがそれぞれ接続されていればよいためである。また、図４７に示すように電源配線上にコンタクトを配置することによって、電源配線のインピーダンスを揃えることが可能になる。
【００７７】
以上のように、複数の配線層を用いて、同種電源の貫通電極ＴＳＶを接続し、各貫通電極ＴＳＶに流れる電流量を均一とすることができる。その際、各配線層及びＴＳＶ領域２１における配線を適宜選択することで、配線自由度を向上させることができる。
【００７８】
以上、各実施形態において説明したとおり、貫通電極ＴＳＶのインダクタンス成分の影響を低減することができる。そのため、電流値の変化が激しい回路（電源電流のｄｉ／ｄｔが大きい回路）において、その効果が大きくなる。そのような場所としては、例えばアクティブとスリープを短時間に繰り返すパワースイッチ付のロジックＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）や、クロックゲーティング付のロジックＬＳＩ、また、ＤＲＡＭならばセンスアンプに供給する電源等に適用すると大きな効果を得ることができる。
【００７９】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８０】
１０、３０〜３９、６０、６１  貫通電極ＴＳＶ
１１  インターフェイスチップ
１２〜１５  半導体チップ
２０  回路領域
２１  ＴＳＶ領域
２２  分離領域
４０  繰り返し単位
５０〜５３  配線
７０、７１  領域
１００  半導体装置
１０１  第１の貫通電極
１０２  第２の貫通電極
【図１】
2013258271.tif 000005
【図２】
2013258271.tif 000006
【図３】
2013258271.tif 000007
【図４】
2013258271.tif 000008
【図５】
2013258271.tif 000009
【図６】
2013258271.tif 000010
【図７】
2013258271.tif 000011
【図８】
2013258271.tif 000012
【図９】
2013258271.tif 000013
【図１０】
2013258271.tif 000014
【図１１】
2013258271.tif 000015
【図１２】
2013258271.tif 000016
【図１３】
2013258271.tif 000017
【図１４】
2013258271.tif 000018
【図１５】
2013258271.tif 000019
【図１６】
2013258271.tif 000020
【図１７】
2013258271.tif 000021
【図１８】
2013258271.tif 000022
【図１９】
2013258271.tif 000023
【図２０】
2013258271.tif 000024
【図２１】
2013258271.tif 000025
【図２２】
2013258271.tif 000026
【図２３】
2013258271.tif 000027
【図２４】
2013258271.tif 000028
【図２５】
2013258271.tif 000029
【図２６】
2013258271.tif 000030
【図２７】
2013258271.tif 000031
【図２８】
2013258271.tif 000032
【図２９】
2013258271.tif 000033
【図３０】
2013258271.tif 000034
【図３１】
2013258271.tif 000035
【図３２】
2013258271.tif 000036
【図３３】
2013258271.tif 000037
【図３４】
2013258271.tif 000038
【図３５】
2013258271.tif 000039
【図３６】
2013258271.tif 000040
【図３７】
2013258271.tif 000041
【図３８】
2013258271.tif 000042
【図３９】
2013258271.tif 000043
【図４０】
2013258271.tif 000044
【図４１】
2013258271.tif 000045
【図４２】
2013258271.tif 000046
【図４３】
2013258271.tif 000047
【図４４】
2013258271.tif 000048
【図４５】
2013258271.tif 000049
【図４６】
2013258271.tif 000050
【図４７】
2013258271.tif 000051