(57)【要約】【課題】埋め込みゲート型トランジスタを用いた半導体装置において、ビット線のサイドウォール膜の誘電率を下げて、対キャパシタコンタクトプラグのビット線容量を低減するとともに、活性領域とキャパシタコンタクトプラグとの未接続を防止する。【解決手段】第１の方向に沿って前駆活性領域を形成する工程と、第１の方向に沿って、配線膜と配線サイドウォールと配線カバー絶縁膜からなる配線層を、活性領域と交差を繰り返すように直線状に複数形成する工程と、配線層間にコンタクトプラグ材料を充填する工程と、第１の方向と直交する第２の方向に沿って、配線サイドウォール及び配線カバー絶縁膜と同じ材質の絶縁マスク層を複数形成する工程と、絶縁マスク層をマスクにして、コンタクトプラグ材料を分割してコンタクトプラグを形成し、続いてコンタクトプラグ間に露出した活性領域を分断する工程と、を有する半導体装置の製造方法。【選択図】図２
2013191809.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って蛇行するように形成された平面視帯状の前駆活性領域と、前記活性領域を区画するＳＴＩ絶縁膜を形成する工程と、
前記第１の方向に沿って、配線膜と配線サイドウォールと配線カバー絶縁膜からなる配線層を、蛇行する前記前駆活性領域と交差を繰り返すように直線状に複数形成する工程と、
前記第１の方向に沿って伸びる前記配線層の間の溝に、第１コンタクトプラグ材料を充填する工程と、
前記第１の方向と直交する第２の方向に沿って、前記配線サイドウォール及び前記配線カバー絶縁膜と同じ材質からなる絶縁マスク層を複数形成する工程と、
前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ材料をエッチングすることにより前記第１コンタクトプラグ材料を分割して第１コンタクトプラグを形成し、更に、前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ同士の間に露出した前記活性領域をエッチングして、前記前駆活性領域を分断して前記活性領域を島状に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１の方向に沿って延在する活性領域と、前記活性領域を区画するＳＴＩ絶縁膜を形成する工程と、
前記第１の方向に沿って、配線膜と配線サイドウォールと配線カバー絶縁膜からなる配線層を複数形成し、更に、前記活性領域と前記配線層とが長手方向に沿って交互に交差するように形成する工程と、
前記第１の方向に沿って伸びる前記配線層の間の溝に、第１コンタクトプラグ材料を充填する工程と、
前記第１の方向と直交する第２の方向に沿って、前記配線サイドウォール及び前記配線カバー絶縁膜と同じ材質からなる絶縁マスク層を複数形成する工程と、
前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ材料をエッチングすることにより前記第１コンタクトプラグ材料を分割して第１コンタクトプラグを形成し、更に、前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ同士の間に露出した前記活性領域をエッチングして、前記活性領域を分断して前記活性領域を島状に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
島状の活性領域となる複数のセグメントが第１の方向に沿って連続して配列されてなる前駆活性領域と、前記前駆活性領域を区画するＳＴＩ絶縁膜を形成する工程と、
前記第１の方向に沿って、配線膜と配線サイドウォールと配線カバー絶縁膜からなる配線層を、前記複数のセグメントと繰り返し交差するように形成する工程と、
前記第１の方向に沿って伸びる前記配線層の間の溝に、第１コンタクトプラグ材料を充填する工程と、
前記第１の方向と直交する第２の方向に沿って、前記配線サイドウォール及び前記配線カバー絶縁膜と同じ材質からなる絶縁マスク層を複数形成する工程と、
前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ材料をエッチングすることにより前記第１コンタクトプラグ材料を分離して第１コンタクトプラグを形成し、更に、前記絶縁マスク層をマスクにして、前記第１コンタクトプラグ同士の間に露出した前記複数のセグメントの境界をエッチングして、前記セグメント同士を分割して島状の前記活性領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記ＳＴＩ絶縁膜の形成工程と前記配線層の形成工程との間に、
前記半導体基板上に第１ハード膜を形成する工程と、
前記第２の方向に延在し、対向する第１側面と第２側面と底面とを有する第１の溝を形成する工程と、
前記第１の溝にゲート絶縁膜とゲート電極とを順次形成する工程と、
を有することを特徴とする請求項１〜請求項３のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜及びゲート電極の形成工程と前記配線層の形成工程との間に、
前記第１ハード膜と前記第１の溝と前記ゲート電極を覆う第１絶縁膜を形成する工程と、
前記第２側面側の前記半導体基板上の前記第１絶縁膜に前記第１の方向に延在する第２の溝を形成する工程と、
前記第２の溝に第２コンタクトプラグ材料を形成する工程と、を有し、
前記配線層の形成工程において、
前記配線層を前記第２コンタクトプラグに当接するように形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の溝の形成工程において、
前記第２側面を対向させるように、２つの前記第１の溝を隣接して形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜及びゲート電極の形成工程と前記配線層の形成工程との間に、
前記活性領域の前記半導体基板上に不純物ドーパントを注入することにより、不純物活性領域を形成する工程を有することを特徴とする請求項４〜請求項６のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項８】
前記第１コンタクトプラグの形成工程後に、
前記第１コンタクトプラグ材料のみを分断して形成された溝に第３絶縁膜を形成するとともに、前記第１コンタクトプラグ材料と前記活性領域を分断して前記活性領域を島状にした際に形成された溝に第４絶縁膜を形成する工程を有することを特徴とする請求項１〜請求項７のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項９】
前記第１コンタクトプラグの形成工程後または前記第３及び第４絶縁膜の形成工程後に、
前記第１コンタクトプラグに接続するようにキャパシタを形成する工程を有することを特徴とする請求項１〜請求項８のうちのいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化が進み、半導体基板表面をチャネルとして用いる平面型トランジスタでは、短チャネル効果の抑制が困難となり、所望のトランジスタ特性が得られなくなってきた。この問題を回避するために、ゲート電極が溝内に完全に埋め込まれた埋め込みゲート型トランジスタが用いられるようになってきた。
【０００３】
埋め込みゲート型トランジスタを用いて構成されるメモリセルを備えたＤＲＡＭとして、６Ｆ２セル配置のＤＲＡＭが知られている。
特許文献１には、６Ｆ２セル配置を採用して、半導体基板のゲート電極用溝内に設けられるゲート電極を上部電極と下部電極により構成し、ソースドレイン拡散層側に配置される上部電極を、下部電極を成すゲート材料よりも仕事関数が低いゲート材料から構成することにより、接合リーク電流が低減されるとともに、高い電流駆動能力を備えた半導体装置が開示されている。
【０００４】
このような６Ｆ２セル配置のＤＲＡＭにおいては、半導体基板が絶縁膜により複数の活性領域に区画されている。また、ワード線が一方向（Ｙ方向とする）に沿って形成される。これに対して、ビット線がＹ方向に略直交する方向（Ｘ方向とする）に沿って形成される。そして、活性領域はＸ方向およびＹ方向に対して一定の角度傾斜した方向（Ｑ方向とする）に沿って設けられる。
各活性領域には、２つの埋め込みゲート型トランジスタが隣接し、かつ間隔をあけて配置される。各埋め込みゲート型トランジスタは、ゲート電極用の溝と、ゲート絶縁膜と、ゲート電極と、カバー絶縁膜と、を有する。ゲート電極はＹ方向に延在し、ＤＲＡＭのワード線として機能する。
また、埋め込みゲート型トランジスタ上には、ビット線コンタクトプラグと、Ｘ方向に延在するビット線と、キャパシタコンタクトプラグと、キャパシタコンタクトパッドと、キャパシタが設けられる。
【０００５】
このような６Ｆ２セル配置のＤＲＡＭの製造において、先ず、図１５（Ａ）〜（Ｃ）に示す工程では、ｐ型シリコンからなる半導体基板１１３に、Ｑ方向に延在する活性領域１１６と、活性領域１１６を区画するＳＴＩ１５４を形成する。本工程において、隣接するキャパシタコンタクト形成位置の活性領域１１６ｃは、Ｙ方向においてＳＴＩ１５４Ｘにより分割される。
その後、図１６（Ａ）〜（Ｃ）に示す工程では、ＳＴＩ１５４をシリコン酸化膜またはシリコン窒化膜からなる絶縁膜１５５で埋設し、ＳＴＩ絶縁膜１５５を形成する。
【０００６】
次に、図１７（Ａ）〜（Ｃ）に示す工程では、半導体基板１１３とＳＴＩ絶縁膜１５５の上に形成した第１ハード膜１２６を用いて、Ｘ方向に延在する第１の溝１１８を形成する。この後、第１の溝１１８の下部にゲート絶縁膜１２１とゲート電極１２２を形成する。
続いて、図１８（Ａ）〜（Ｃ）に示す工程では、ゲート電極１２２と第１の溝１１８と第１ハード膜１２６を第１絶縁膜１２４で覆い、第１絶縁膜１２４の上面を平坦化する。
【０００７】
次に、図１９（Ａ）〜（Ｃ）に示す工程では、隣接するゲート電極１２２間の第１絶縁膜１２４をエッチングして、Ｙ方向に沿って第２の溝１３２を形成する。これにより、ビット線コンタクト形成位置の活性領域１１６ｂを露出させる。本工程において、第２の溝１３２の幅は、ゲート電極１２２と平面視で一部重なるように調整する。
【０００８】
次に、第２の溝１３２を単結晶シリコン等のビットコンタクト形成材料１３３´で埋めるとともに、ビットコンタクト形成材料１３３´をタングステン等のビット線形成材料１３４´で覆う。更に、ビット線形成材料１３４´上にシリコン窒化膜からなる第２絶縁膜１３６´を形成する。
続いて、図２０（Ａ）〜（Ｃ）に示す工程では、Ｘ方向に沿って、第１ハード膜１２６、第１絶縁膜１２４、ビット線コンタクト形成材料１３３´、ビット線形成材料１３４´、第２絶縁膜１３６´を活性領域１１６の表面までパターニングする。Ｘ方向に延在する第３の溝１３０を形成することで、第３の溝１３０によって分離されたビット線１３４を形成するとともに、ビット線コンタクトプラグ１３３を分離する。本工程により、キャパシタコンタクト形成予定位置の活性領域１１６ｃが露出するとともに、ゲート電極１２２上の第１絶縁膜１２４も露出する。ビット線コンタクトプラグ１３３は、ビット線１３４とビット線コンタクト形成位置の活性領域１１６ｂとに挟まれた位置のみにある。
【０００９】
次に、図２１（Ａ）〜（Ｃ）に示す工程では、第１ハード膜１２６、第１絶縁膜１２４、ビット線コンタクトプラグ１３３、ビット線１３４、第２絶縁膜１３６からなる積層膜の幅方向両側に、シリコン窒化膜からなるサイドウォール膜１３８を形成する。これにより、ビット線１３４とサイドウォール膜１３８と第２絶縁膜１３６からなる配線層１４０が設けられる。
その後、図２２（Ａ）〜（Ｃ）に示す工程では、ビット線１３４同士の間のＸ方向に沿って延びる第３の溝１３０内の、キャパシタコンタクト形成予定位置の活性領域１１６ｃ上、及びゲート電極１２２上の第１絶縁膜１２４上、並びにＳＴＩ絶縁膜１５５上にシリコン酸化膜からなる第３絶縁膜１３９´を形成する。最上面には、第３絶縁膜１３９´と配線層１４０の第２絶縁膜１３６が露出している。
【００１０】
次に、図２３（Ａ）〜（Ｃ）に示す工程では、Ｙ方向に沿って、レジスト等からなる第２ハード膜１４３を形成する。そして、図２４（Ａ）〜（Ｃ）に示す工程では、キャパシタコンタクトホール１４１を形成するために、第２ハード膜１４３をマスクにして、第３絶縁膜１３９´を活性領域１１６が露出するまでエッチングする。本工程においては、配線層１４０が材質をシリコン窒化膜とする第２絶縁膜１３６及びサイドウォール膜１３８に覆われており、エッチング選択比の関係でエッチングされない。即ち、Ｙ方向においては自己整合的に位置合わせされて、キャパシタコンタクトホール１４１が形成される。これにより、キャパシタコンタクト形成位置の活性領域１１６ｃを露出させる。
【００１１】
次に、図２５（Ａ）〜（Ｃ）に示す工程では、キャパシタコンタクトホール１４１にドープドポリシリコン膜、あるいはタングステンとチタンとの積層膜等からなるキャパシタコンタクト形成材料を埋設し、キャパシタコンタクトプラグ１４２を形成する。
この後、キャパシタコンタクトプラグ１４２に接続するように、キャパシタコンタクトパッド、シリンダ型またはクラウン型等の図示しないキャパシタを形成することにより、６Ｆ２セル配置のＤＲＡＭのメモリセルが完成する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１９２８００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記６Ｆ２セル配置のＤＲＡＭにおけるセンスアンプの性能は、キャパシタ容量とビット線容量の比（以降、単に容量比と記載する）によって決定される。ところが、半導体装置の微細化に伴い、６Ｆ２セル配置のＤＲＡＭにおけるキャパシタの高さが低下し、キャパシタの低容量化が進んでいるため、容量比を保持することが難しくなっている。キャパシタの低容量化を実現しつつ、容量比を高め、センスアンプの性能を保持するためには、ビット線容量を低減することが有効である。
【００１４】
ビット線容量は、（１）対ビット線、（２）対キャパシタコンタクトプラグ、（３）対ワード線、（４）対ビット線コンタクトプラグ、（５）対半導体基板、の５つの成分によって決まる。その中でも支配的な成分は、（２）対キャパシタコンタクトプラグである。
対キャパシタコンタクトプラグのビット線容量の低減は、ビット線とキャパシタコンタクトプラグ間のサイドウォール膜１３８の材質を、より低い誘電率の材質に変更することで可能となる。従来のＤＲＡＭでは、前述のようにサイドウォール膜１３８の材質としてシリコン窒化膜を用いており、これをシリコン酸化膜に変更することにより、サイドウォール膜１３８の誘電率を低くすることができる。
しかしながら、サイドウォール膜１３８の材質としてシリコン酸化膜を用いると、キャパシタコンタクトホール１４１の形成時に、サイドウォール膜１３８に対して、ビット線１３４同士の間の第３絶縁膜１３９´を選択的にエッチングすることができなくなる問題があった。
【００１５】
また、従来の６Ｆ２セル配置のＤＲＡＭの製造方法においては、前述のように第２絶縁膜１３６及びサイドウォール膜１３８に対して、第３絶縁膜１３９´を選択的にエッチングすることにより、Ｙ方向におけるキャパシタコンタクト形成位置の活性領域１１６ｃとキャパシタコンタクトホール１４１との位置合わせが自己整合的になされる。一方、Ｘ方向においては、このような自己整合的な位置合わせがなされないため、キャパシタコンタクトホール１４１のパターニング時に、第２ハード膜１４３の目ずれが発生した場合、キャパシタコンタクト形成位置の活性領域１１６ｃとキャパシタコンタクトプラグ１４２が未接続になってしまう問題があった。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、第１の方向に沿って蛇行するように形成された平面視帯状の前駆活性領域と、活性領域を区画するＳＴＩ絶縁膜を形成する工程と、第１の方向に沿って、配線膜と配線サイドウォールと配線カバー絶縁膜からなる配線層を、蛇行する前駆活性領域と交差を繰り返すように直線状に複数形成する工程と、第１の方向に沿って伸びる配線層の間の溝に、第１コンタクトプラグ材料を充填する工程と、第１の方向と直交する第２の方向に沿って、配線サイドウォール及び配線カバー絶縁膜と同じ材質からなる絶縁マスク層を複数形成する工程と、絶縁マスク層をマスクにして、第１コンタクトプラグ材料をエッチングすることにより第１コンタクトプラグ材料を分割して第１コンタクトプラグを形成し、更に、絶縁マスク層をマスクにして、第１コンタクトプラグ同士の間に露出した前駆活性領域をエッチングして、前駆活性領域を分断して活性領域を島状に形成する工程と、を有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、第１の方向に沿って延びる配線膜が同じ材質からなる配線サイドウォールと配線カバー絶縁膜に覆われる。また、第１コンタクトプラグ形成工程においては、配線サイドウォールと配線カバー絶縁膜と絶縁マスク層を構成する同一材質と、第１コンタクトプラグ材料とのエッチング選択比の関係で、配線層がエッチングされない。これにより、配線サイドウォールの材質にシリコン酸化膜を用いた場合であっても、Ｙ方向において自己整合的にエッチングの位置合わせがなされ、配線層を保護しつつ第１コンタクトプラグを形成できる。
また、本発明の半導体装置の製造方法では、予め第１コンタクトプラグ形成位置の活性領域上に接合させて第１コンタクトプラグ材料を充填した後に、第１コンタクトプラグ材料の分離と、第１コンタクトプラグ形成位置の前駆活性領域のエッチングを同一工程で行い、第１の方向において前駆活性領域を分断する。これにより、第１の方向において、活性領域の形成位置に対する第１コンタクトプラグの形成位置の目ずれが発生することはなく、第１コンタクトプラグ形成位置の活性領域と第１コンタクトプラグを確実に接続することができる。
結果として、半導体装置における対キャパシタコンタクトプラグ（第１コンタクトプラグ）のビット線容量を低減することができる。また、キャパシタの高さを低くして低容量化を実現しつつ、容量比を高め、半導体装置におけるセンスアンプの性能を保持できる。更に、第２の方向におけるキャパシタコンタクトプラグ形成位置の活性領域とキャパシタコンタクトプラグの未接続を防止し、活性領域とキャパシタコンタクトプラグを確実に接続できる。
【図面の簡単な説明】
【００１８】
【図１】本発明を適用した第１実施形態の半導体装置を示す平面図である。
【図２】本発明を適用した第１実施形態の半導体装置を示す断面図である。
【図３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１０】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１１】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１５】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１６】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１７】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１８】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図１９】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２０】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２１】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２２】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２３】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２４】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【図２５】従来の半導体装置の一製造工程を示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＡ−Ａ´線に沿った断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ´線に沿った断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明を適用した半導体装置及び半導体装置の製造方法について、図１〜図１４を参照し、詳細に説明する。また、図１〜図１４においては、同一の構成要素には同一の符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
【００２０】
（第１実施形態）
本発明を適用した、第１実施形態の半導体装置の一例として、ＤＲＡＭ（半導体装置）１０を挙げて説明する。
先ず、ＤＲＡＭ１０の構成について、図１及び図２を参照しながら説明する。ＤＲＡＭ１０は、図１および図２に示すメモリセルアレイ１１が形成されるセル領域と、セル領域の周囲に配置された図示しない周辺回路領域と、を有する。
【００２１】
図１にＤＲＡＭ１０のメモリセルアレイ１１の平面図を示す。図１において、Ｙ方向（第２の方向）はゲート電極２２の延在方向を示しており、Ｘ方向（第１の方向）はビット線（配線膜）３４を含む配線層４０の延在方向を示している。また、半導体基板１３はＳＴＩ絶縁膜５５により複数の活性領域１６に区分されている。活性領域１６はＸ方向に沿って蛇行するように形成されている。
なお、活性領域１６は必ずしも図１に示すような蛇行形状である必要はなく、Ｘ，Ｙ方向にそれぞれ異なる角度をなすＱ方向に沿って延在する平行四辺形状、あるいは島状の活性領域となる複数のセグメントが連続して配列されてなる複合領域であっても良い。
【００２２】
また、説明の便宜上、図１ではメモリセルアレイ１１の構成要素のうち、半導体基板１３、ＳＴＩ絶縁膜５５、活性領域１６、ゲート電極２２、ビット線３４、キャパシタコンタクトプラグ（第１コンタクトプラグ）４２、キャパシタコンタクトパッド４４のみを図示し、これら以外のメモリセルアレイ１１の構成要素の図示を省略する。
【００２３】
図２に示すように、メモリセルアレイ１１の各活性領域１６には、埋め込みゲート型トランジスタである第１及び第２トランジスタ１９Ｃ，１９Ｄが配置されている。第１及び第２トランジスタ１９Ｃ，１９Ｄは、それぞれ第１の溝１８Ｃ，１８Ｄと、ゲート絶縁膜２１と、ゲート電極２２と、第１絶縁膜２４と、を有し、ビット線コンタクト形成位置の活性領域１１６ｂを共有して隣接する構成となっている。
【００２４】
半導体基板１３には、ｐ型シリコン基板が用いられる。また、半導体基板１３には、シリコン酸化膜からなる第１ハード膜２６が形成されている。
ＳＴＩ絶縁膜５５は、半導体基板１３を複数の活性領域１６に区分するように、平面視でＱ方向及びＱ´方向と、Ｙ方向に延在して形成されている。本実施形態においては、ＳＴＩ絶縁膜５５としてシリコン酸化膜を用いる。
【００２５】
第１の溝１８Ｃ，１８Ｄは、Ｙ方向に延在するとともに、それぞれ第１側面１８ａ及び第２側面１８ｂと底面１８ｃとを有する。また、２つの第１の溝１８Ｃ，１８Ｄは、互いに第２側面１８ｂが対向するように、第１ハード膜２６を分断して半導体基板１３の表面１３ａ側に設置されている。
【００２６】
ゲート絶縁膜２１は、第１の溝１８Ｃ，１８Ｄの第１及び第２側面１８ａ，１８ｂと底面１８ｃを覆うように形成されている。ゲート絶縁膜２１としては、例えばシリコン酸化膜が用いられる。
ゲート電極２２は、ゲート絶縁膜２１で囲まれた第１の溝１８Ｃ，１８Ｄ内のそれぞれの空間の下部を埋め込むように形成されている。ゲート電極２２としては、例えば、窒化チタン単層膜や、窒化チタン膜とタングステン膜を順次積層した積層膜が用いられる。
【００２７】
第１絶縁膜２４は、第１の溝１８Ｃ，１８Ｄのゲート絶縁膜２１の上部とゲート電極２２を覆うように形成されている。本実施形態においては、第１絶縁膜２４としてシリコン酸化膜を用いる。
【００２８】
第１の溝１８Ｃ，１８Ｄの第２側面１８ｂ側の活性領域１６は、第１及び第２トランジスタ１９Ｃ，１９Ｄの共有ソース領域として機能するとともに、その上面がビット線コンタクト形成位置となる。ビット線コンタクト形成位置の活性領域１６ｂは、後述するビット線コンタクトプラグ（第２コンタクトプラグ）３３を介して、ビット線３４に電気的に接続されている。なお、ビット線コンタクト形成位置の活性領域１６ｂは、ビット線コンタクトプラグ３３を介さずに直接ビット線３４と接合される場合もある。
【００２９】
第１の溝１８Ｃ，１８Ｄの第１側面１８ａ側の活性領域１６はそれぞれ、第１及び第２トランジスタ１９Ｃ，１９Ｄのドレイン領域として機能するとともに、その上面がキャパシタコンタクト形成位置となる。キャパシタコンタクト形成位置の活性領域１６ｃは、後述するキャパシタコンタクトプラグ４２を介して、キャパシタコンタクトパッド４４及びキャパシタ４８に接続されている。
【００３０】
なお、ビット線コンタクト形成位置及びキャパシタコンタクト形成位置の活性領域１６ｂ，１６ｃに、ｎ型不純物ドーパントが注入されてなる図示しない不純物拡散領域が形成される場合がある。
【００３１】
ビット線コンタクトプラグ３３は、ビット線コンタクト形成位置の活性領域１６ｂに接するように形成されている。ビット線コンタクトプラグ３３としては、例えば単結晶シリコン膜が用いられる。
【００３２】
配線層４０は、Ｘ方向に沿って設けられており、ビット線３４とサイドウォール膜（配線サイドウォール）３７と第２絶縁膜（配線カバー絶縁膜）３６から構成されている。
【００３３】
ビット線３４は、ゲート電極２２の延在するＹ方向と交差するＸ方向に延在して、ビット線コンタクトプラグ３３に当接するように形成されている。これにより、ビット線３４は、ビット線コンタクトプラグ３３を介して、活性領域１６と電気的に接続される。ビット線３４としては、例えばタングステン等の金属膜、あるいは単結晶シリコン膜とタングステン等の金属膜が順次形成されてなる積層膜が用いられる。
【００３４】
サイドウォール膜３７は、第１絶縁膜２４及び第１ハード膜２６と、ビット線コンタクトプラグ３３と、ビット線３４と、第２絶縁膜３６とからなる積層膜の両側に形成されている。サイドウォール膜３７としては、第１絶縁膜２４、第１ハード膜２６と同じ材質であり、かつ、従来使用されているシリコン窒化膜より誘電率が低いシリコン酸化膜を用いる。
【００３５】
第２絶縁膜３６は、ビット線３４上に形成されている。第２絶縁膜３６としては、第１絶縁膜２４、第１ハード膜２６、サイドウォール膜３７と同じ材質であるシリコン酸化膜を用いる。第２絶縁膜３６は、ビット線３４の保護絶縁膜として機能する。
【００３６】
なお、本実施形態において、第１絶縁膜２４、第１ハード膜２６、ビット線コンタクトプラグ３３、ビット線３４、第２絶縁膜３６、サイドウォール膜３７、ＳＴＩ絶縁膜５５にはシリコン酸化膜が用いられている。これらの絶縁膜を構成する同一の材質はシリコン酸化膜に限定されず、シリコン窒化膜より誘電率が低く、かつ、後に説明するキャパシタコンタクト形成材料（第１コンタクトプラグ材料）４２´の分割工程におけるエッチング条件において、キャパシタコンタクト形成材料４２´よりもエッチングされにくい絶縁膜であればよい。
【００３７】
キャパシタコンタクトプラグ４２は、キャパシタコンタクト形成位置の活性領域１６ｃに接するように形成されている。キャパシタコンタクトプラグ４２としては、単結晶シリコン膜が用いられる。
なお、本実施形態において、キャパシタコンタクトプラグ４２の材質は、単結晶シリコン膜に限定されず、後に説明するキャパシタコンタクトプラグ４２の形成工程におけるエッチングの条件において、前述のように第１絶縁膜２４、第１ハード膜２６、ビット線コンタクトプラグ３３、ビット線３４、第２絶縁膜３６、サイドウォール膜３７、ＳＴＩ絶縁膜５５を構成する材質に対してエッチング選択比が高い導電性の材質であればよい。
【００３８】
第３絶縁膜３８は、キャパシタコンタクトプラグ４２間側方に設けられている。第３絶縁膜３８は、配線層４０の形成後に、配線層４０同士の間に埋設されたキャパシタコンタクト形成材料４２´を各キャパシタコンタクトプラグ４２に分割する溝に埋め込み形成される。第３絶縁膜３８としては、シリコン酸化膜が用いられる。
【００３９】
第４絶縁膜５６は、第３絶縁膜３８とともにキャパシタコンタクトプラグ４２間側方に設けられるとともに、半導体基板１３の底面方向に突出して半導体基板１３内に埋め込まれている。図２に示すように、第４絶縁膜５６の底面は、第１の溝１８Ｃ，１８Ｄの底面１８ｃよりも半導体基板１３の底面側に位置している。第４絶縁膜は、キャパシタコンタクト形成材料４２´の一部をＸ方向において分割するとともに、活性領域１６をＸ方向において分割する。
【００４０】
キャパシタコンタクトプラグ４２、第３絶縁膜３８、第４絶縁膜５６上には、キャパシタコンタクトパッド４４と、ストッパ膜４６と、キャパシタ４８が設けられている。第１及び第２トランジスタ１９Ｃ，１９Ｄのドレイン領域であるキャパシタコンタクト形成位置の活性領域１６ｃと、キャパシタ４８は、キャパシタコンタクトプラグ４２及びキャパシタコンタクトパッド４４を介して、電気的に接続される。
【００４１】
キャパシタ４８は、例えば、図２に示すように下部電極５７とキャパシタ絶縁膜５８と上部電極５９から構成されている。なお、キャパシタ４８は、このようなシリンダ型のものに限らず、ＤＲＡＭに対して一般に適用可能な構成を有していればよい。
【００４２】
本実施形態のＤＲＡＭ１０においては、前述のように配線層４０のビット線３４の上面が第２絶縁膜３６により覆われるとともに、側面がサイドウォール膜３７で覆われている。また、第２絶縁膜３６とサイドウォール膜３７とＳＴＩ絶縁膜５５が、シリコン窒化膜より誘電率の低いシリコン酸化膜で形成される。更に、キャパシタコンタクトプラグ形成材料として、シリコン酸化膜に対してエッチング選択比の高い単結晶シリコン膜が用いられる。これにより、対キャパシタコンタクトプラグのビット線容量の低減と、キャパシタコンタクトプラグ形成時のビット線の保護の２つの効果が同時に得られる。
【００４３】
また、後述するＤＲＡＭ１０のメモリセルアレイ１１の製造方法において、第３絶縁膜３８及び第４絶縁膜５６は、配線層４０同士の間に予めキャパシタコンタクト形成材料４２´が充填された後に、キャパシタコンタクト形成材料及び活性領域１６を分断するように形成されている。これにより、キャパシタコンタクト形成位置の活性領域１６ｃとキャパシタコンタクトプラグ４２が確実に接続されている。
【００４４】
次いで、ＤＲＡＭ１０のメモリセルアレイ１１の製造方法について、図３〜図１４を参照しながら説明する。
【００４５】
先ず、図３（Ａ）〜（Ｃ）に示す工程では、ｐ型シリコン基板からなる半導体基板１３に、複数のセグメント１５が連続して配列されてなるとともに、Ｘ方向に沿って蛇行する前駆活性領域１６´を区画するＳＴＩ５４を形成する。
セグメント１５は、後に説明する工程において、セグメント１５同士の境目を分断した後に、第１及び第２トランジスタ１９Ｃ，１９Ｄを有する活性領域１６（図１参照）を成す領域である。また、図３（Ａ）に示すように、セグメント１５は平面視で、Ｘ方向において一定間隔で、Ｑ方向あるいは、Ｙ方向に対してＱ方向と反対方向（図示略）に交互に繰り返し伸びるように配置されている。
【００４６】
次に、図４（Ａ）〜（Ｃ）に示す工程では、ＳＴＩ５４にシリコン酸化膜を埋設し、ＳＴＩ絶縁膜５５を形成する。
本工程時には、後に分断されるキャパシタコンタクト形成部の活性領域１１６ｃは未だ連結した状態になっている。
【００４７】
次に、図５（Ａ）〜（Ｃ）に示す工程では、シリコン酸化膜からなる第１ハード膜２６を用いて、Ｘ方向と直交するＹ方向に延在するとともに、対向する第１及び第２側面１８ａ，１８ｂと底面１８ｃを有する第１の溝１８Ｃ，１８Ｄを形成する。２つの第１の溝１８Ｃ，１８Ｄは、半導体基板１３を挟んで第２側面１８ｂが対向するように形成する。
続いて、第１の溝１８Ｃ，１８Ｄの下部に、シリコン酸化膜からなるゲート絶縁膜２１と、タングステン等からなるゲート電極２２とを埋め込む。
【００４８】
次に、図６（Ａ）〜（Ｃ）に示す工程では、ゲート電極２２と第１の溝１８Ｃ，１８Ｄの上部と第１ハード膜２６を、シリコン窒化膜またはシリコン酸化膜からなる第１絶縁膜２４で覆って、その上面をＣＭＰにより平坦化する。本工程においては、ＣＭＰ後の第１絶縁膜２４の上面は、第１ハード膜２６の上面よりも高くなるようにする。
【００４９】
次に、図７（Ａ）〜（Ｃ）に示す工程では、ゲート電極２２の間の第１絶縁膜２４をエッチングして、Ｙ方向に沿って延びる第２の溝３２を形成する。これにより、ビット線コンタクト形成位置の活性領域１６ｂを露出させる。また、図７（Ａ），（Ｂ）に示すように、第２の溝３２の幅は、ゲート電極２２と平面視で一部重なるように調整する。
【００５０】
次に、図８（Ａ）〜（Ｃ）に示す工程では、第２の溝３２を単結晶シリコン等のビット線コンタクト形成材料（第２コンタクトプラグ材料）３３´で埋める。また、ビット線コンタクト形成材料３３´及び第１絶縁膜２４をビット線形成材料３４´で覆う。更に、ビット線形成材料３４´にシリコン酸化膜からなる第２絶縁膜３６を積層する。
その後、Ｘ方向に沿って、第１絶縁膜２４、第１ハード膜２６、ビット線形成材料３４´、ビット線コンタクト形成材料３３´、第２絶縁膜３６を、前駆活性領域１６´の表面までエッチングして第３の溝５１を形成する。本工程により、第３の溝５１によって分離されたビット線３４を形成するとともに、ビット線コンタクトプラグ３３を分離、形成する。これにより、キャパシタコンタクト形成位置の活性領域１６ｃが露出する。また、ゲート電極２２上の第１絶縁膜２４が露出する。ビット線コンタクトプラグ３３は、ビット線３４とビット線コンタクト形成位置の活性領域１６ｃとに挟まれた位置のみに残される。
【００５１】
次に、図９（Ａ）〜（Ｃ）に示す工程では、第１ハード膜２６、第１絶縁膜２４、ビット線３４、第２絶縁膜３６からなる積層膜に、シリコン酸化膜からなるサイドウォール膜３７を形成する。これにより、ビット線３４とサイドウォール膜３７と第２絶縁膜３６からなる配線層４０が形成される。ビット線コンタクトプラグ３３及びビット線３４は、シリコン酸化膜からなる第１絶縁膜２４と、第２絶縁膜３６と、サイドウォール膜３７により覆われる。即ち、露出面全体がシリコン酸化膜からなる配線層４０が形成される。
【００５２】
次に、図１０（Ａ）〜（Ｃ）に示す工程では、ビット線３４同士の間のＸ方向に沿って伸びる第３の溝５１内の、キャパシタコンタクト形成位置の活性領域１６ｃ上、及びゲート電極２２上の第１絶縁膜２４上、並びにＳＴＩ絶縁膜５５上に、キャパシタコンタクト形成材料４２´を積層して、第３の溝５１を埋める。本工程完了時の半導体装置の最上面には、キャパシタコンタクト形成材料４２´と配線層４０が露出している。
また、本工程において、図１０（Ｃ）に示すように、キャパシタコンタクト形成材料４２´とキャパシタコンタクト形成位置の活性領域１６ｃが接合される。
【００５３】
次に、図１１（Ａ）〜（Ｃ）に示す工程では、Ｙ方向に沿って、第２ハード膜（絶縁マスク層）４５を形成する。
続いて、図１２（Ａ）〜（Ｃ）に示す工程では、キャパシタコンタクト形成材料４２´を分割するために、第２ハード膜４５をマスクにして、キャパシタコンタクト形成材料４２´を前駆活性領域１６´が露出するまでエッチングする。
前述のように、配線層４０の外周は、シリコン酸化膜からなる第２絶縁膜３６と、サイドウォール膜３７で構成されている。そのため、本工程においては、シリコン酸化膜とキャパシタコンタクト形成材料４２´とのエッチング選択比の関係で、配線層４０はエッチングされない。従って、キャパシタコンタクト形成材料４２´を分割する溝４１は、Ｙ方向において自己整合的に形成される。
本工程により、キャパシタコンタクトプラグ４２が形成される。また、キャパシタコンタクトプラグ４２同士の間の活性領域１６ｄを露出させる。
【００５４】
キャパシタコンタクト形成材料４２´を前駆活性領域１６´が露出するまでエッチングした後に、図１３（Ａ）〜（Ｃ）に示すように、引き続き同一工程で、第２ハード膜４５をマスクにして、溝４１の活性領域１６ｄの中央部をエッチングし、溝５０を形成する。これにより、前駆活性領域１６´のセグメント１５同士の間に露出した複数のセグメント１５の境目１５ｓがエッチングされ、前駆活性領域１６´が複数のセグメント１５に分割され、島状の活性領域１６が形成される。各活性領域１６には、第１及び第２トランジスタ１９Ｃ，１９Ｄが配置された状態となる。
【００５５】
セグメント１５の境目１５ｓにおける溝５０のエッチングの深さは、ＳＴＩ絶縁膜５５と略同じ深さまでとする。このとき、溝４１においては、ＳＴＩ絶縁膜５５及び第１絶縁膜２４がシリコン酸化膜から構成されているため、これらの絶縁膜がストッパとなり、エッチングはされない。
【００５６】
次に、図１４（Ａ）〜（Ｃ）に示す工程では、溝４１，５０内をそれぞれシリコン酸化膜等で埋めて、第３絶縁膜３８及び第４絶縁膜５６を形成する。
【００５７】
続いて、第３絶縁膜３８、第４絶縁膜５６及びキャパシタコンタクトプラグ４２の上面に接するキャパシタコンタクトパッド４４を形成する。更に、キャパシタコンタクトパッド４４上に、下部電極５７とキャパシタ絶縁膜５８と上部電極５９から構成されるキャパシタ４８を形成する。なお、上部電極５９の上面に、図示しない層間絶縁膜および上部配線等を形成してもよい。
【００５８】
以上の工程により、図１及び図２に示すＤＲＡＭ１０のメモリセルアレイ１１が完成する。
【００５９】
本実施形態の半導体装置の製造方法では、Ｘ方向に沿って延びるビット線３４を、同じ材質からなる第２絶縁膜３６とサイドウォール膜３７により覆う。また、コンタクトプラグ形成工程においては、キャパシタコンタクト形成材料４２´として、サイドウォール膜３７と第２絶縁膜３６と第１ハード膜２６、第１絶縁膜２４、ＳＴＩ絶縁膜５５を構成する同一の材質に対して、エッチングされやすい材質を用いる。更に、このような材質のキャパシタコンタクト形成材料４２´を配線層４０間の前駆活性領域１６´上に埋め込み形成し、予めキャパシタコンタクト形成材料４２´とキャパシタコンタクト形成位置の活性領域１６ｃとを接合する。その後、キャパシタコンタクト形成材料４２´を分割する溝４１と、キャパシタコンタクト形成材料４２´とともに前駆活性領域１６´をＸ方向において分割する溝５０と、を同一エッチング工程で形成する。
【００６０】
上記方法により、キャパシタコンタクト形成材料４２´の分割時に、サイドウォール膜３７と第２絶縁膜３６と第１ハード膜２６、第１絶縁膜２４、ＳＴＩ絶縁膜５５を構成する同じ材質と、キャパシタコンタクト形成材料４２´とのエッチング選択比の関係により、平面視でＸ方向において、エッチング位置を自己整合的に位置合わせできる。また、配線層４０を保護してエッチングされるのを防止できる。従って、サイドウォール膜３７の材質にシリコン酸化膜を用いた場合であっても、溝４１，５０の自己整合的な位置合わせがなされ、配線層４０を保護しつつキャパシタコンタクトプラグ４２を形成できる。同時に、従来のようにシリコン窒化膜を用いる場合と比較して、サイドウォール膜３７の誘電率を低減できる。
【００６１】
また、予めキャパシタコンタクトプラグ材料４２´とコンタクトプラグ形成位置の活性領域１６ｃとを接合した後に、コンタクトプラグ材料の分離と、Ｘ方向において連結していたコンタクトプラグ形成位置の活性領域１６ｃを分断する。これにより、従来のように、活性領域１６ｃの位置が決定した後にキャパシタコンタクトホールを形成する際に、Ｘ方向における活性領域１６ｃの位置に対するキャパシタコンタクトホールの位置のずれが発生することはない。そのため、キャパシタコンタクト形成位置の活性領域１６ｃとキャパシタコンタクトプラグ４２を確実に接続することができる。
【００６２】
結果として、本実施形態の半導体装置の製造方法によれば、半導体装置における対キャパシタコンタクトのビット線容量を低減することができる。また、キャパシタ４８の高さを低くして低容量化を実現しつつ、容量比を高め、半導体装置におけるセンスアンプの性能を保持できる。更に、Ｘ方向におけるキャパシタコンタクトプラグ形成部の活性領域とキャパシタコンタクトプラグの未接続を防止し、活性領域１６とキャパシタコンタクトプラグ４２を確実に接続できる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６４】
１０…ＤＲＡＭ（半導体装置）、１１…メモリセルアレイ、１３，１１３…半導体基板、１５…セグメント、１６，１６ｄ，１１６…活性領域、１６ｂ，１１６ｂ…ビット線コンタクト形成位置の活性領域、１６ｃ，１１６ｃ…キャパシタコンタクト形成位置の活性領域、１６´…前駆活性領域、１８Ｃ，１８Ｄ…第１の溝、１８ａ…第１側面、１８ｂ…第２側面、１８ｃ…底面、１９Ｃ…第１トランジスタ、１９Ｄ…第２トランジスタ、２１，１２１…ゲート絶縁膜、２２，１２２…ゲート電極、２４…第１絶縁膜、２６，１２６…第１ハード膜、３０，１３０…第３の溝、３２…第２の溝、３３´…ビット線コンタクト形成材料、３３…ビット線コンタクトプラグ、３４…ビット線（配線）、３６，１３６…第２絶縁膜（配線カバー絶縁膜）、３７，１３８…サイドウォール膜（配線サイドウォール）、３８，１３９´…第３絶縁膜、４０…配線層、４１，５０…溝、４２，１４２…キャパシタコンタクトプラグ、４４…キャパシタコンタクトパッド、４５…第２ハード膜（絶縁マスク層）、４６…ストッパ膜、４８…キャパシタ、５１…第３の溝、５４，１５４…ＳＴＩ、５５，１５５…ＳＴＩ絶縁膜、５６…第４絶縁膜、５７…下部電極、５８…キャパシタ絶縁膜、５９…上部電極、１２４…カバー絶縁膜、１４３…第２ハード膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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