(57)【要約】【課題】信号処理装置が高コスト化を招いており、複数の器材の間で基板単位の流用をすることができない。【解決手段】一実施形態によれば、それぞれ宛先情報を有し基本周期毎に発生する複数系統のシリアルデータ信号を伝送させる複数並列のシリアル伝送路１４と、それぞれこれらのシリアル伝送路１４からのシリアルデータ信号の宛先情報によりこのシリアルデータ信号の受信又は廃棄を選択実行する複数のシリアル受信装置１６と、シリアル受信装置１６にバス接続されたバスブリッジ１７、このバスブリッジ１７からの受信データの記憶装置１８および受信データによって信号処理を行うＤＳＰ１９、２０をそれぞれが有する複数枚のＤＳＰカード１５と、を備え、これらのＤＳＰカード１５はＤＳＰカード枚数に基本周期を乗じて得た時間毎に信号処理の結果を出力する信号処理装置が提供される。【選択図】図１
2013246637.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ宛先情報を有し基本周期毎に発生する複数系統のシリアルデータ信号を伝送させる複数並列のシリアル伝送路と、
それぞれこれらのシリアル伝送路からの前記シリアルデータ信号の前記宛先情報によりこのシリアルデータ信号の受信又は廃棄を選択実行する複数のシリアル受信装置と、
前記シリアル受信装置にバス接続されたバスブリッジ、このバスブリッジからの受信データの記憶装置および前記受信データによって信号処理を行うＤＳＰをそれぞれが有する複数枚のＤＳＰカードと、を備え、
これらのＤＳＰカードはＤＳＰカード枚数に前記基本周期を乗じて得た時間毎に前記信号処理の結果を出力する信号処理装置。
【請求項２】
前記複数のシリアル受信装置はそれぞれ前記シリアルデータ信号の前記宛先情報および自アドレス情報を用いて受信可否の制御を行う請求項１記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態は信号処理装置に関する。
【背景技術】
【０００２】
移動目標の距離や方向を演算するレーダ装置には信号処理装置が設けられており、この信号処理装置にはＤＳＰカードを用いたＤＳＰソフトウェアが実装されている。レーダ装置はレーダ受信波を検波して大量のデータを出力し、シリアル通信路を介して送信する。信号処理装置の受信制御器又はそれを備えた受信制御装置は高い転送レートのシリアルデータ信号を受信するものであり、高速レートのシリアルデータ信号を処理する装置が知られている（例えば特許文献１参照）。レーダ装置や、レーダ情報を用いて対象の位置を可視化する画像処理装置へはシリアルデータ信号が入力される。シリアルデータ信号の基本周期は、数十〜数ｍｓｅｃの範囲の値を持つ。
【０００３】
レーダ装置や画像処理装置は、処理周期が数十μｓｅｃ〜数ｍｓｅｃと短く、さらに処理すべきシリアルデータの量が巨大であり、５０〜２００ＭＢｙｔｅｓ／ｓｅｃと高速である。このため、従来、信号処理装置では受信制御を含む通信機能と信号処理機能とが分離されている。
【０００４】
従来、信号処理を汎用オペレーティングシステム（ＯＳ）を実装したパソコンによって実行する技術が知られている。例えばパソコンが持つ信号処理機能により、複数のマイクロホンが取得した音声信号に対して信号処理を施す装置（特許文献２参照）や、処理速度を向上させるレーダ信号処理装置が知られている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２５７８４０号公報
【特許文献２】特開２００１−２５０８２号公報
【特許文献３】特開２０１０−２８６４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の信号処理装置は受信制御を含む通信機能と、信号処理機能とを分離して実装しているため、信号処理装置の高コスト化を招いている。各機能がそれぞれ専用機能として開発されている。個別に専用機能を持つため、異なる器材の間で基板単位の流用ができなかった。器材間の流用単位が、回路単位や、ＦＦＴ（離散フーリエ変換）などの演算ライブラリ単位に留まり、その結果、信号処理装置の開発費用が高コストとなっている。
【課題を解決するための手段】
【０００７】
このような課題を解決するため、一実施形態によれば、それぞれ宛先情報を有し基本周期毎に発生する複数系統のシリアルデータ信号を伝送させる複数並列のシリアル伝送路と、それぞれこれらのシリアル伝送路からの前記シリアルデータ信号の前記宛先情報によりこのシリアルデータ信号の受信又は廃棄を選択実行する複数のシリアル受信装置と、前記シリアル受信装置にバス接続されたバスブリッジ、このバスブリッジからの受信データの記憶装置および前記受信データによって信号処理を行うＤＳＰをそれぞれが有する複数枚のＤＳＰカードと、を備え、これらのＤＳＰカードはＤＳＰカード枚数に前記基本周期を乗じて得た時間毎に前記信号処理の結果を出力する信号処理装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る信号処理装置の処理構成例を示す図である。
【図２】実施の形態に係る信号処理装置の正面構造例を示す図である。
【図３】実施の形態に係る信号処理装置に用いられる複数枚のＤＳＰカード及びデータ出力装置の処理タイミングを示すタイミングチャートである。
【図４】実施の形態に係る信号処理装置による受信制御処理のフローチャートである。
【図５】実施の形態に係る信号処理装置に用いられるホストプロセッサによるカードアドレス設定例を示す線図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態に係る信号処理装置について、図１乃至図５を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１０】
図１は一実施形態に係る信号処理装置の処理構成例を示す図である。本実施形態に係る信号処理装置は複数枚のＤＳＰカードによる高速シリアルデータ信号の受信制御装置であり、ケーブル１０からの複数系統のアナログ信号をＡ／Ｄ（アナログ to ディジタル）変換してディジタルのシリアルデータ信号を出力するデータ出力装置１１と、このデータ出力装置１１がデータバス１２に出力したシリアルデータ信号をマルチキャストする回線データ複製装置１３とを備える。マルチキャストとは複数例えばＮ（Ｎは２以上の自然数を表す）個の宛先アドレスを指定し、同じデータを送信することを言う。この信号処理装置は、それぞれ宛先アドレス（宛先情報）を有し基本周期毎に発生するＮ本のシリアルデータ信号を伝送させるＮ本並列に設けられたシリアル伝送路１４と、それぞれこれらのシリアル伝送路１４からのシリアルデータ信号に対して信号処理演算を実行しデータサイズの小さい演算結果を出力するＮ枚のＤＳＰカード１５とを備えている。
【００１１】
これらのＤＳＰカード１５は、各シリアルデータ信号の宛先アドレスによりシリアルデータ信号の受信又は廃棄を選択実行する複数のシリアル通信装置１６（シリアル受信装置）と、シリアル通信装置１６にバス接続されたバスプロトコル変換機能部１７（バスブリッジ）と、このバスプロトコル変換機能部１７からの受信データを記憶する外部記憶装置１８（記憶装置）とを備えている。各ＤＳＰカード１５は、データ入出力を制御するＤＳＰ１９（ＤＳＰ＿１）と、それぞれ外部記憶装置１８に蓄えられた受信データによって信号処理を行うＫ個の別のＤＳＰ２０（ＤＳＰ＿Ｋ）と、不揮発性記憶素子であるフラッシュＲＯＭ２１とを備えている。これらのＤＳＰカード１５はＤＳＰカード枚数Ｎに基本周期を乗じて得た時間毎に信号処理結果を出力するようになっている。
【００１２】
本実施形態に係る信号処理装置は回線データ複製装置１３のマルチキャストによって、例えば４枚並べられたＤＳＰカード１５（ＤＳＰカード＿１〜ＤＳＰカード＿４）に同じ時刻の受信シリアルデータ信号を入力していき、ＤＳＰカード＿４へシリアルデータ信号を送った後、再度先頭に戻って次の時刻の受信シリアルデータ信号をＤＳＰカード＿１〜ＤＳＰカード＿４に送るようにしている。一枚のＤＳＰカード１５は、元の基本周期を例えば５０μ秒としたときに、５０μ秒×カード枚数４による２００μ秒の時間に一回シリアルデータ信号を受信する。５０μ秒間隔で発生する連続４回分の一纏まりのシリアルデータ信号が４枚に振り分けられることによって、全てのシリアルデータ信号を取りこぼすことなく４枚のＤＳＰカード１５が約２００μ秒の時間に一回演算結果を出力するようになっている。
【００１３】
データ出力装置１１は、それぞれアナログ信号出力装置からの受信アナログ信号が入力されるＮ個のＡ／Ｄ変換部２２と、データ出力装置１１全体を制御するＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）２３とを備える。アナログ信号出力装置は例えばレーダ装置のアンテナ部である。ＦＰＧＡ２３はデータバス２４を介してこれらのＡ／Ｄ変換部２２からのディジタルデータを入力され各ディジタルデータからノイズを除去する。更にデータ出力装置１１はこのＦＰＧＡ２３によるノイズの処理に必要なフィルタ定数を記憶する揮発性の外部記憶装置２５と、それぞれデータバス２６を介してＦＰＧＡ２３から出力されたパラレルデータをシリアル変換しＮ本のシリアルデータを出力するＮ個のシリアル通信装置２７とを備えている。データバス１２、データバス２４、データバス２６は発明者の内製による独自のバスである。
【００１４】
回線データ複製装置１３は例えばＳｅｒｉａｌ Ｒａｐｉｄ ＩＯのマルチキャスト機能を実行し、データバス１２からのシリアルデータをマルチキャストする。Ｓｅｒｉａｌ Ｒａｐｉｄ ＩＯとは、ＤＳＰＩＣ間、基板間及びチップ間等における大容量高速データの伝送インターフェースプロトコル又は規格を言う。
【００１５】
シリアル伝送路１４は各シリアル通信装置１６と回線データ複製装置１３との間を接続するデータバスである。このシリアル伝送路１４には基本周期毎にそれぞれビット列からなるＮ本のシリアルデータ信号が流れる。基本周期とはデータ出力装置１１が送信する複数本のシリアルデータ信号の受信周期である。一基本周期は固定値であり、例えば５０〜数ｍ秒の範囲の値である。代表的な基本周期は５０μ秒であり、マイクロ秒のオーダである。この基本周期の値は汎用パソコンの入出力機器の処理速度であるミリ秒のオーダに比べて極めて短く、汎用パソコン及びその入出力機器では到底処理することができないオーダである。高速レートである基本周期を持つシリアルデータ信号がシリアル伝送路１４から各ＤＳＰカード１５へ伝送するようにされている。基本周期の値は信号処理装置の起動時にこの信号処理装置へ設定される。
【００１６】
複数枚のＤＳＰカード１５はフラッシュＲＯＭ２１から信号処理演算用のプログラムを読込み、ディジタルフィルタ処理やＦＦＴ処理などの信号処理演算を行って演算結果を出力する。一枚目のＤＳＰカード１５上に設けられたシリアル通信装置１６はシリアルデータ信号に含まれる宛先アドレスおよび自アドレス情報を用いて受信可否の制御を行う。自アドレス情報とは、各シリアル通信装置１６に固有の情報である。シリアル通信装置１６はデータ出力装置１１側へシリアルデータの受信確認の応答信号を送信する送信機能も有する。バスプロトコル変換機能部１７は内部のデータバス２８を介してシリアル通信装置１６に接続されている。バスプロトコル変換機能部１７はバス幅やデータ転送単位が異なるデータバス２８、ＶＭＥバス２９、データバス３０及びデータバス３１の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。これらのシリアル通信装置１６及びバスプロトコル変換機能部１７はＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡを使って１チップ化されてもよい。シリアル通信装置１６及びバスプロトコル変換機能部１７が一パッケージ化されることによってＤＳＰカード１５上での集積度を上げるようにされてもよい。外部記憶装置１８は揮発性の記憶装置であり、ページメモリのような大容量のメモリが用いられている。
【００１７】
また、ＤＳＰ１９（ＤＳＰ＿１）及びＫ個のＤＳＰ２０（ＤＳＰ＿Ｋ）は何れも内部メモリ３３及びＤＭＡコントローラ（ＤＭＡＣ）３４を有する。各ＤＳＰ１９、２０の内部メモリ３３は小容量の記憶領域を有する。ＤＭＡコントローラ３４はこの内部メモリ３３に記憶されるデータをＤＭＡ転送する。フラッシュＲＯＭ２１はＤＳＰ１９のＩ／Ｏ制御処理用のプログラム、及び各ＤＳＰ２０の信号処理用のプログラムを保持する。ＤＳＰカード１５が起動された後、各ＤＭＡコントローラ３４が各プログラムをそれぞれの内部メモリ３３へ転送する。起動後、各ＤＳＰ２０は、内部メモリ３３に記憶されたプログラムの計算命令にしたがって割当てられたＤＳＰソフトウェアの演算処理を行う。
【００１８】
この一枚目のＤＳＰカード１５によるＤＳＰ構成はラウンドロビン方式又は巡回的並列処理を取るものである。各ＤＳＰ２０が互いに外部記憶装置１８へアクセスする時間をずらして演算を実行し、データバス３１におけるデータの衝突が回避されるようになっている。２枚目からＮ枚目のＤＳＰカード１５の構成は一枚目のＤＳＰカード１５の構成と同じである。
【００１９】
また、本実施形態に係る信号処理装置は、これらのＮ枚のＤＳＰカード１５の各バスプロトコル変換機能部１７に接続されたＶＭＥバス２９と、これらのＶＭＥバス２９を介して各ＤＳＰカード１５に接続されたホストＣＰＵ３５（ホストプロセッサ）と、各ＤＳＰカード１５がＤＳＰ演算して出力したデータをまとめる機能を持った統合処理装置３６とを備えている。ホストＣＰＵ３５はＣＰＵカード３７上に設けられている。このＣＰＵカード３７は各ＤＳＰカード１５とともにＶＭＥバス２９に電気的に接続されている。
【００２０】
図２は本実施形態に係る信号処理装置の正面構造例を示す図である。既述の符号はそれらと同じ要素を表す。この信号処理装置の装置構造は、箱状のシャーシ４０と、このシャーシ４０の背面板に位置しＶＭＥバス２９を布線されたバックプレーン４２と、それぞれバックプレーン４２上において面上で等間隔に列設され各カード挿入空間を形成する複数のスロット開口４１とを有する。最左のスロット開口４１にはＣＰＵカード３７が差込まれており、このＣＰＵカード３７はホストＣＰＵ３５と、メモリ３２とを備える。メモリ３２は、ＯＳやこのホストＣＰＵ３５用の計算アプリケーション及び通信アプリケーションの実行プログラムを記憶するＲＯＭ領域と、作業データを記憶するＲＡＭ領域とを備える。ホストＣＰＵ３５はコネクタ３９及びＬＡＮ３８を介して統合処理装置３６に接続されている。ＶＭＥバス２９上のアドレス空間はホストＣＰＵ３５によって割当てられる。ＶＭＥバス２９はホストＣＰＵ３５及びＤＳＰカード１５によってアクセスされる。ホストＣＰＵ３５は各ＤＳＰカード１５がシャーシ４０内に収容される物理的な位置の情報によりこれらのＤＳＰカード１５を示すアドレス情報を作成するようになっている。統合処理装置３６は例えばパソコンである。統合処理装置３６はホストＣＰＵ３５から渡されるデータサイズの小さいデータを収集し、演算や制御を行う。演算や制御とは例えばサーボ制御される対象の機械部品に与える変位量の演算及び機械部品の駆動機構の制御を言う。
【００２１】
上述の構成を有する本実施形態に係る信号処理装置がＤＳＰカード１５に対して、シリアルデータ信号を送信するときのこの信号処理装置の動作について詳述する。全体タイミングチャートを図３に、受信制御機能を図４に、アドレス情報設定機能を図５に示す。
【００２２】
（１）全体処理タイミング
図３は４枚のＤＳＰカード１５及びデータ出力装置１１の処理タイミングを示すタイミングチャートである。図３（ａ）はデータ出力装置１１によるシリアルデータ信号の出力タイミングチャートである。一基本周期内に、データ出力装置１１はアナログデータをＡＤ変換する。この基本周期内にデータ出力装置１１は、パラレルのディジタルデータをパラレルシリアル変換し、シリアルデータ信号の先頭部分に宛先アドレスを付与して出力する。宛先アドレスはＤＳＰカード１５のＩＤ番号であり、複数ビットにより表される。データ出力装置１１は一種類の宛先アドレスを送信すべきデータに付与する。回線データ複製装置１３は受信したシリアルデータ信号を４つに複製する。回線データ複製装置１３は互いに同じ宛先アドレスを持つ４つのシリアルデータ信号を同時にシリアル伝送路１４に出力する。データ「１１〜Ｎ１」はある時刻の受信データであり、データ「１２〜Ｎ２」は別の時刻の受信データである。「１１〜Ｎ１」、データ「１２〜Ｎ２」及びこれらの後続のデータ「１３〜Ｎ３」…は全て異なる時刻の別データである。一纏まりのデータ「１１〜Ｎ１」は、先頭に宛先データを有し、ビット列からなるチャネル１のシリアルデータ信号、ビット列からなるチャネル２のシリアルデータ信号ビット…ビット列からなるチャネルＮのシリアルデータ信号を含む。
【００２３】
図３（ｂ）は４枚のＤＳＰカード１５の各シリアル通信装置１６の受信タイミングを示すタイムチャートである。Ｎ枚全てのシリアル通信装置１６は最初にシリアルデータ信号「１１〜Ｎ１」を受信する。全てのシリアル通信装置１６は同時に、次の時刻においてシリアルデータ信号「１２〜Ｎ２」を受信し、順にシリアルデータ信号「１Ｍ〜ＮＭ」までを受信する。Ｍは数百から数千の値の自然数を表す。
【００２４】
図３（ｃ）は一枚目のＤＳＰカード１５のタイムチャートである。図３（ｄ）、図３（ｅ）及び図３（ｆ）はそれぞれ２枚目、３枚目及び４枚目の各ＤＳＰカード１５のタイムチャートである。図３（ｃ）に示すように、一枚目のＤＳＰカード１５は一旦シリアルデータ信号を受信すると、次のシリアルデータ信号を受信するまでの間に、信号処理演算（処理１と付された部分参照）と、出力処理（出１と付された部分参照）とを実行する。出力処理とは、演算結果をホストＣＰＵへ出力する処理や、あるいは次のデータを受信するためにハードウェアの準備処理を言う。これらの信号処理演算に要する時間及び出力処理に要する時間を足し合わせた時間が一枚のＤＳＰカード１５が担当する処理の時間である。この処理周期は演算内容や演算量に応じて長くされ、又は短くされることがある。一枚目のＤＳＰカード１５は一回目の信号処理演算及び一回目の出力処理演算の実行後、次の担当する処理のタイミングで信号処理演算（処理５と付された部分参照）と、出力処理（出５と付された部分参照）とを実行する。図３（ｄ）から図３（ｆ）に示す２枚目から４枚目の各ＤＳＰカード１５による処理は一枚目のＤＳＰカード１５による処理と実質同じである。
【００２５】
結局、４枚のＤＳＰカード１５の何れかが一つの宛先アドレスのシリアルデータ信号を選択的に受信する。４枚のＤＳＰカード１５のうち処理担当の何れかがシリアルデータ信号を取込み、そうでない他の残りの３枚のＤＳＰカード１５はシリアルデータ信号を捨てる。シリアルデータ信号の先頭の宛先アドレスは基本周期毎に変えて出力される。４枚のＤＳＰカード１５のうちの何れか一つだけが自アドレス宛データの受信完了割込みを一回出す。各ＤＳＰカード１５は四回に一回だけデータを取込む。
【００２６】
図３（ｇ）はホストＣＰＵ３５による処理のタイムチャートである。ＣＰＵカード３７上のメモリ３２には各ＤＳＰカード１５からの演算結果データが５０μ秒の間隔で溜められる。１０個から２０個の演算結果データがメモリ３２に溜まると、割込みをホストＣＰＵ３５へ出力し、必要な処理を行い、処理結果を統合処理装置３６へ出力する。
【００２７】
図３（ｈ）は統合処理装置３６による処理のタイムチャートである。ホストＣＰＵ３５は演算結果データを纏めて統合処理装置３６へ送る。統合処理装置３６は必要な処理を行い、計算結果を順次出力する。
【００２８】
以上を総括すると、データ出力装置１１及びＤＳＰカード１５内のシリアル通信装置１６による受信までは、全て基本周期に同期した処理である。各ＤＳＰカード１５は、ラウンドロビン構成によって、基本周期×４段の信号処理可能時間を持つ。ＤＳＰカード１５単位のパイプライン処理を行うことで、Ｎ系統全ての受信データに対する信号処理を洩れなく行うことが可能となる。これにより、基本周期＝数十μｓｅｃのような「信号処理可能時間＞データ受信間隔」の場合でも、信号処理を漏れなく完了できる。
【００２９】
このことから、従来例であれば受信制御機能と信号処理機能とを独立した基板として構成する必要があるところを、本実施形態に係る信号処理装置は図１の回線データ複製装置１３とＮ枚のＤＳＰカード１５のみとでラウンドロビン構成を取ることができ、信号処理可能時間を基本周期×Ｎに増やすことができる。回線データ複製装置１３は、自身がもつ回線数以内で、Ｎは大きくすることができるため、広範囲な基本周期に対応できる信号処理装置が構築できる。
【００３０】
（２）受信制御機能
図４は本実施形態に係る信号処理装置による受信制御処理のフローチャートである。
【００３１】
ステップＡ１において信号処理装置は受信設定を行う。データ出力装置１１は基本周期毎に、送信データ内に設けた受信対象アドレス領域（例えばデータの先頭アドレスから４番目）に、受信すべきＤＳＰカード１５を示す番号を付加する。番号は１からＮである。ここではデータ出力装置１１が番号に１を設定したとする。ステップＡ１においてＤＳＰカードは、受信設定、及び自ＩＤ設定を行う。
【００３２】
ステップＡ２において４枚のＤＳＰカード１５は受信を開始する。この受信処理の開始に先立ち、予めこれらのＤＳＰカード１５はシリアル通信装置１６に対して受信可データパターン（受信可能なデータパターン）として自アドレス情報を設定しておく。自アドレス情報、基板ＩＤあるいは基板アドレスの設定方法としてＤＳＰカード１５はホストＣＰＵ３５がソフトウェア的に設定する方法を行う。例えばＶＭＥバス２９のＶＭＥ規格はＣＲ／ＣＳＲ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ ＲＯＭ ａｎｄ Ｃｏｎｔｒｏｌ Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）レジスタを使う複数のスロットの番号を割当てる方法を規定しており、予めホストＣＰＵ３５が同一のＶＭＥバックプレーン４２に属する全てのカードのＣＲ／ＣＳＲレジスタからカード種別を収集しＣＰＵカード３７及びＮ枚のＤＳＰカード１５にそれぞれアドレス情報を割付けてしておく。設定後、データ出力装置１１において受信アナログ信号からシリアルデータ信号が生成され、回線データ複製装置１３から複製されたシリアルデータ信号が出力される。シリアル通信装置１６は、設定された情報に基づき、選択的受信処理を行う。情報とは抽出対象アドレス（ここでは４）と、自アドレス情報、即ち受信可データパターンとを言う。
【００３３】
ステップＡ３においてシリアル通信装置１６は受信が完了したかどうかを判定する。受信完了でない間、Ｎｏルートを通り、ステップＡ２の処理をシリアル通信装置１６は行い、受信が完了したと判定すると、Ｙｅｓルートを通り、シリアル通信装置１６はステップＡ４において受信シリアルデータ信号の宛先情報と受信可パターンとが一致したかどうかを判定する。
【００３４】
ステップＡ４において、シリアル通信装置１６は受信シリアルデータ信号の宛先情報が受信可パターンと一致した場合、Ｙｅｓルートを通り、ステップＡ５においてシリアル通信装置１６は受信データを保存する。ここでは受信対象アドレスと受信可データパターンとが一致した場合のみ受信可となるという例である。図１（２）に示すとおり、シリアル通信装置１６は受信データを外部記憶装置１８へ保存する。ステップＡ６においてシリアル通信装置１６は受信割込みを発生させる。ステップＡ７において、割込みの発生を信号処理の開始のトリガとして受けて、各ＤＳＰ２０は信号処理を開始する。
【００３５】
一方、ステップＡ４において、シリアル通信装置１６は受信シリアルデータ信号の宛先情報が受信可パターンと一致しない場合、Ｎｏルートを通り、ステップＡ８においてシリアル通信装置１６は受信データを廃棄する。受信否の場合、シリアル通信装置１６は受信データを破棄し、受信完了割込みも出力しない。この例では、受信対象アドレスデータは「１」であることから、一枚目のＤＳＰカード１５が受信対象となり、２枚目からＮ枚目の各ＤＳＰカード１５は受信データを破棄する。シリアル通信装置１６による受信データの選択受信機能が実現する。ステップＡ２に戻ってデータ出力装置１１は次の時刻の受信アナログ信号からシリアルデータ信号を生成する。
【００３６】
このように信号処理装置はシリアル通信装置１６により選択的な受信を行うため受信制御機能を持つ。図４のフローチャートは、信号処理装置において「信号処理可能時間＞データ受信間隔」となった場合の回避策の例である。シリアル通信装置１６は、受信データの先頭から４番目のデータを抽出し、シリアル通信装置１６内に設定されている受信可データパターンを用いて、受信可否を判断することができるようになる。
【００３７】
（３）アドレス情報設定機能
図５は本実施形態に係る信号処理装置に用いられるホストプロセッサによるカードアドレス設定例を示す線図である。
【００３８】
ホストＣＰＵ３５による各ＤＳＰカード１５へのアドレス情報の設定機能について述べる。図５（ａ）はホストＣＰＵ３５によるＤＳＰカード１５の探索処理の結果を示しており、メモリ３２のＲＡＭ領域の内容を示している。ホストＣＰＵ３５は、図１の（１）と付された経路に示すとおり、同一のＶＭＥバックプレーンに属する全カードに対して、ＡＮＳＩ／ＶＩＴＡ １−１９９４ ＶＭＥ６４で定義されたＣＲ／ＣＳＲレジスタの値を読込んでカード種別を収集し、図５（ａ）のカード探索結果を作成する。図２及び図５（ａ）に示すように、スロット開口４１のうちスロット番号５、１１の２つにＤＳＰカード１５が差込まれている。
【００３９】
次に、ホストＣＰＵ３５は、カード探索結果に対して、カード番号を１から順番に割付け、図５（ｂ）に示すカード番号割当て結果を作成する。カード番号は１から２１までとし、「０」は、カード無しを示す。最後に、ホストＣＰＵ３５は、図１の（１）に示すとおり、スロット番号に対応したカード番号を、対象とするＤＳＰカードへ設定する。スロット番号５のＤＳＰカード１５がＤＳＰカード＿１とされる。スロット番号１１のＤＳＰカード１５がＤＳＰカード＿２とされる。
【００４０】
基本周期×カード枚数で決まる時間内に、一枚のＤＳＰカード１５が演算結果を出力し、後段のホストＣＰＵ３５に処理が引き継がれる。
【００４１】
従来例による信号処理装置では受信制御を含む通信機能と、信号処理機能とが分離して実装されているため、信号処理装置の高コスト化を招いている。各機能がそれぞれ専用機能として開発されている。個別に専用機能を持つため、複数の器材の間で基板単位の流用ができない。器材間の流用単位が、回路単位や、ＦＦＴ（離散フーリエ変換）などの演算ライブラリ単位に留まり、その結果、信号処理装置の開発費用が高コストとなっている。
【００４２】
シリアルデータ信号の処理周期が数ｍｓｅｃ以上であれば、パソコンを用いて信号処理を行うことも可能であり、パソコンは大容量のメモリ領域を使ってＯＳ及びアプリケーションプログラムを動作させて信号処理を実行する。しかし処理周期が数十μｓｅｃである場合、パソコンでは受信制御、通信機能及び信号処理機能を実行することができない。パソコンＯＳを用いてｍ秒オーダで動作すれば良い機能と、信号処理装置がＤＳＰカードを用いてμ秒オーダで動作しなければならない機能とは本質的に異なり、設計上の難易度が全く異なる。パソコンに汎用の拡張カードやケーブルを取付けてｍ秒オーダのレートのデータ信号を受信する機能と、信号処理装置が実行する上記受信制御を含む通信機能や信号処理機能とは技術内容が全く異なる。ＰＣは高速処理には全く対応出来ない。
【００４３】
これに対して本実施形態に係る信号処理装置は、通信機能と信号処理機能とを統合でき、高速シリアル通信の受信データを洩れなく外部記憶装置１８へ保存し、必要な信号処理を実現する。また、器材間の流用単位を基板とし、信号処理装置を安価に構築することが可能となる。
【００４４】
尚、上記の実施形態は実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、シリアル通信装置１６はＤＳＰカード１のカード上に設けられていたが、各シリアル通信装置１６はＤＳＰカード１と別個に設けてこれらを配線によって接続しても良い。ＤＳＰカード１５の枚数は４枚であったが、ホストＣＰＵ３５側の処理速度の範囲内で８枚並列にするなど適宜枚数変更可能であることは言うまでもない。
【００４５】
ＤＳＰカード１５へのアドレス情報の割当てはＣＲ／ＣＳＲレジスタを受信開始前に割当てる方法のほかにも、ＤＳＰカード基板上に予めＤＩＰスイッチを載せておき、ホストＣＰＵ３５が各ＤＩＰスイッチの各行の接点位置が上か下かを読込むようにしてもよい。
【００４６】
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４７】
１０…ケーブル、１１…データ出力装置、１２，２４，２６，３０，３１…データバス、１３…回線データ複製装置、１４…シリアル伝送路、１５…ＤＳＰカード、１６…シリアル通信装置、１７…バスプロトコル変換機能部（バスブリッジ）、１８…外部記憶装置（記憶装置）、１９，２０…ＤＳＰ、２１…フラッシュＲＯＭ、２２…Ａ／Ｄ変換部、２３…ＦＰＧＡ、２５…外部記憶装置、２７…シリアル通信装置、２８…内部のデータバス、２９…ＶＭＥバス、３２…メモリ、３３…内部メモリ、３４…ＤＭＡコントローラ、３５…ホストＣＰＵ（ホストプロセッサ）、３６…統合処理装置、３７…ＣＰＵカード、３８…ＬＡＮ、３９…コネクタ、４０…シャーシ、４１…スロット開口、４２…バックプレーン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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