(57)【要約】【課題】テストモード設定用のアナログ入力信号に誤差があっても、所望のテストモードに正しく設定することができる半導体集積回路装置を提供する。【解決手段】実施形態の半導体集積回路装置である、マイクロコンピュータ１０は、テストモード設定用のアナログ信号ＴＡＩＮが入力される端子Ｔ２を備え、アナログ信号ＴＡＩＮの立ち上り時間の違いに応じて複数のテストモードが設定される。【選択図】  図１
2013195120.tif 000002
【特許請求の範囲】
【請求項１】
テストモード設定用のアナログ信号が入力される端子を備え、
前記アナログ信号の立ち上り時間の違いに応じて複数のテストモードが設定される
ことを特徴とする半導体集積回路装置。
【請求項２】
繰り返しＡ／Ｄ変換を行うリピート変換モードで動作するＡ／Ｄコンバータを備え、
前記アナログ信号の立ち上り時間が、
前記アナログ信号が所定の低レベル値に達するまでの前記Ａ／Ｄコンバータのリピート変換回数と、前記アナログ信号が所定の高レベル値に達するまでの前記Ａ／Ｄコンバータのリピート変換回数との差分により測定される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記Ａ／Ｄコンバータの変換速度の切り替えに応じて、前記テストモードの切り替えが行われる
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記アナログ信号が第１の閾値に達したことを検出する第１のコンパレータと、
前記アナログ信号が前記第１の閾値よりも高い第２の閾値に達したことを検出する第２のコンパレータと、
前記第１のコンパレータの前記検出から前記第２のコンパレータの前記検出までの時間をカウントするカウンタと
を備え、
前記アナログ信号の立ち上り時間が、
前記カウンタのカウンタ値により測定される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記カウンタのクロック信号の周波数の切り替えに応じて、前記テストモードの切り替えが行われる
ことを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置のテストを行う場合、テスト容易化のために複数のテストモードを設定することが一般的に行われる。例えば、マイクロコンピュータの場合、ＣＰＵ周辺に複数配置される周辺回路をそれぞれ単体でテストするために、複数のテストモードが設けられる。このようなテストモードを外部から設定するためには、テスト専用のピンが必要になる。
【０００３】
ただし、半導体集積回路装置ではピン数の制約があるため、テスト専用のピンはできるだけ少ないことが望まれる。そのため、従来から、少ないテストピンで多くのテストモードを設定することのできる手法が提案されている。
【０００４】
その１つに、テストピンからアナログ信号を入力し、その入力電圧の大きさに応じてテストモードを切り替えるという手法がある。この場合、半導体集積回路装置の内部にＡ／Ｄコンバータを設け、その出力のデジタル信号をデコードすることにより、複数のテストモードが設定される。
【０００５】
しかし、このようなアナログ入力電圧の大きさの違いでテストモードを設定する場合、例えばＡ／Ｄコンバータのオフセット誤差などの誤差により、所望のテストモードに正しく設定できない、という問題が発生するおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、テストモード設定用のアナログ入力信号に誤差があっても、所望のテストモードに正しく設定することができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体集積回路装置は、テストモード設定用のアナログ信号が入力される端子を備え、前記アナログ信号の立ち上り時間の違いに応じて複数のテストモードが設定される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体集積回路装置の構成の例を示すブロック図。
【図２】第１の実施の形態の半導体集積回路装置の動作説明図。
【図３】第１の実施の形態の半導体集積回路装置におけるテストモード信号生成動作の流れの例を示すフロー図。
【図４】第２の実施の形態の半導体集積回路装置の構成の例を示すブロック図。
【図５】第２の実施の形態の半導体集積回路装置の動作説明図。
【図６】第３の実施の形態の半導体集積回路装置の構成の例を示すブロック図。
【図７】第３の実施の形態の半導体集積回路装置の動作説明図。
【図８】第４の実施の形態の半導体集積回路装置の構成の例を示すブロック図。
【図９】第４の実施の形態の半導体集積回路装置の動作説明図。
【図１０】第５の実施の形態の半導体集積回路装置の構成の例を示すブロック図。
【図１１】第５の実施の形態の半導体集積回路装置の動作説明図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、第１の実施の形態の半導体集積回路装置である、マイクロコンピュータ１０の構成の例を示すブロック図である。
【００１２】
マイクロコンピュータ１０は、ＣＰＵ１１と、Ａ／Ｄコンバータ１２と、変換回数カウントレジスタ１３と、レジスタ１４と、レジスタ１５と、を備える。
【００１３】
ここで、Ａ／Ｄコンバータ１２は、変換モードの１つとしてリピート変換モードを有しているものとする。ＣＰＵ１１によりリピート変換モードが設定されると、Ａ／Ｄコンバータ１２は、Ａ／Ｄ変換開始後、繰り返しＡ／Ｄ変換（リピート変換）を実行する。
【００１４】
変換回数カウントレジスタ１３は、リピート変換時のＡ／Ｄ変換回数をカウントするカウンタである。
【００１５】
本実施形態のマイクロコンピュータ１０は、ＣＰＵ１１の周辺に、複数の周辺回路（非図示）を有している。
【００１６】
そこで、本実施形態のマイクロコンピュータ１０は、単体テストモード制御回路１を備え、この複数の周辺回路をそれぞれ単体でテストするための複数のテストモードの設定を行う。
【００１７】
また、マイクロコンピュータ１０は、単体テスト用のテスト信号が入力される端子Ｔ１、Ｔ２を備える。
【００１８】
端子Ｔ１には、単体テストモード設定用のテストインモード信号が入力される。
【００１９】
端子Ｔ２には、複数のテストモードを設定するためのテストモード設定用アナログ信号ＴＡＩＮが入力される。なお、この端子Ｔ２は、テスト専用端子とする必要はなく、通常のＡ／Ｄコンバータの１２のアナログ入力端子を用いることができる。
【００２０】
本実施形態では、アナログ信号ＴＡＩＮの立ち上がりの傾き（立ち上り時間）を変化させることにより、単体テスト時のテストモードの設定が行われる。すなわち、アナログ信号ＴＡＩＮの立ち上り時間の違いに応じて、複数のテストモードが設定される。
【００２１】
本実施形態では、アナログ信号ＴＡＩＮの立ち上り時間の測定が、アナログ信号ＴＡＩＮが所定の低レベル値に達するまでのＡ／Ｄコンバータの１２のリピート変換回数と、アナログ信号ＴＡＩＮが所定の高レベル値に達するまでのＡ／Ｄコンバータ１２のリピート変換回数との差分を算出することにより行われる。
【００２２】
図２に、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間の違いと、設定されるテストモードとの関係を示す。
【００２３】
図２（ａ）には、立ち上がり時間の異なる２種類のアナログ信号ＴＡＩＮ１、ＴＡＩＮ２と、それぞれに対するＡ／Ｄコンバータ１２のリピート変換回数の差分Ｓ１、Ｓ２の関係を示す。
【００２４】
いま、所定の低レベル値を電圧レベルＶ１、所定の高レベル値を電圧レベルＶ２とし、アナログ信号ＴＡＩＮ１が電圧レベルＶ１に達するまでのＡ／Ｄコンバータの１２のリピート変換回数をＫ１１、電圧レベルＶ２に達するまでのリピート変換回数をＫ１２とすると、その差分Ｓ１は、Ｓ１＝Ｋ１２−Ｋ１１として算出される。同様に、アナログ信号ＴＡＩＮ２が電圧レベルＶ１に達するまでのＡ／Ｄコンバータの１２のリピート変換回数をＫ２１、電圧レベルＶ２に達するまでのリピート変換回数をＫ２２とすると、その差分Ｓ２は、Ｓ２＝Ｋ２２−Ｋ２１として算出される。
【００２５】
ここで、図２（ａ）に示すように、アナログ信号ＴＡＩＮ２の立ち上がり時間がアナログ信号ＴＡＩＮ１の立ち上がり時間よりも長いとすると、上記のリピート変換回数の差分は、Ｓ２＞Ｓ１となる。すなわち、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間が長いほど、Ａ／Ｄコンバータの１２のリピート変換回数の差分値も大きくなるという関係が成り立つ。
【００２６】
この関係にもとづき、本実施形態では、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間をｎ通りに変化させ、ｎ通りのテストモードを設定する。
【００２７】
図２（ｂ）に、ｎ通りのアナログ信号ＴＡＩＮ１〜ＴＡＩＮｎと、ｎ通りのテストモードＭＯＤＥ１〜ＭＯＤＥｎとの関係を示す。
【００２８】
アナログ信号ＴＡＩＮ１〜ＴＡＩＮｎにより、Ａ／Ｄコンバータの１２のリピート変換回数の差分値がＳ１〜Ｓｎとｎ段階に変化すると、この変化に応じて、ｎ通りのテストモードＭＯＤＥ１〜ＭＯＤＥｎが設定される。
【００２９】
次に、本実施形態におけるテストモード信号生成の動作について、図３に示すフロー図を用いて説明する。
【００３０】
図３は、本実施形態におけるテストモード信号生成動作の流れの例を示すフロー図である。
【００３１】
端子Ｔ１からテストインモード信号が入力されると、ＣＰＵ１１は、単体テストモード設定用の動作を開始し、まず、変換回数カウントレジスタ１３を初期化する（ステップＳ０１）。
【００３２】
続いて、ＣＰＵ１１は、Ａ／Ｄコンバータ１２へリピート変換モードでのＡ／Ｄ変換開始を指示する。これにより、Ａ／Ｄコンバータ１２は、端子Ｔ２から入力されるテストモード設定用アナログ信号ＴＡＩＮのＡ／Ｄ変換を開始する（ステップＳ０２）。
【００３３】
１回のＡ／Ｄ変換が終了すると、変換回数カウントレジスタ１３の値がインクリメントされる（ステップＳ０３）。
【００３４】
ここで、ＣＰＵ１１は、Ａ／Ｄコンバータ１２のＡ／Ｄ変換結果が所定の低レベル電圧値Ｖ１のＡ／Ｄ変換値に相当する値であるかどうかを検証する（ステップＳ０４）。
【００３５】
その結果、Ａ／Ｄ変換結果がＶ１相当であれば（ＹＥＳ）、ＣＰＵ１１は、そのときの変換回数カウントレジスタ１３の値Ｋ１をレジスタ１４に格納し（ステップＳ０５）、ステップＳ０２へ戻って次のＡ／Ｄ変換を開始する。
【００３６】
一方、ステップＳ０４で、Ａ／Ｄ変換結果がＶ１相当でなければ（ＮＯ）、続いて、Ａ／Ｄコンバータ１２のＡ／Ｄ変換結果が所定の高レベル電圧値Ｖ２のＡ／Ｄ変換値に相当する値であるかどうかを検証する（ステップＳ０６）。
【００３７】
その結果、Ａ／Ｄ変換結果がＶ２相当でなければ（ＮＯ）、ステップＳ０２へ戻って次のＡ／Ｄ変換を開始する。
【００３８】
一方、ステップＳ０４で、Ａ／Ｄ変換結果がＶ２相当であれば（ＹＥＳ）、ＣＰＵ１１は、そのときの変換回数カウントレジスタ１３の値Ｋ２をレジスタ１５に格納し（ステップＳ０７）、Ａ／Ｄコンバータ１２のＡ／Ｄ変換を終了させる（ステップＳ０８）。
【００３９】
Ａ／Ｄ変換が終了すると、単体テストモード制御回路１は、レジスタ１４およびレジスタ１５を読み出し、Ａ／Ｄ変換回数の差分Ｓを、Ｓ＝Ｋ２−Ｋ１として算出する（ステップＳ０９）。
【００４０】
最後に、単体テストモード制御回路１は、単体テストモード信号を出力してＣＰＵ１１の動作を停止させるとともに、Ａ／Ｄ変換回数の差分Ｓの値に応じたテストモード信号を出力する（ステップＳ１０）。
【００４１】
このテストモード信号の出力により、本実施形態のマイクロコンピュータ１０では、そのテストモードに応じた単体テストが実行される。
【００４２】
このような本実施形態によれば、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間の違いに応じて複数のテストモードを設定することができる。その際、アナログ信号ＴＡＩＮの立ち上がり時間が、アナログ信号ＴＡＩＮが所定の低レベル値に達するまでのＡ／Ｄコンバータ１２のリピート変換回数と、所定の高レベル値に達するまでのＡ／Ｄコンバータ１２のリピート変換回数との差分により測定される。すなわち、アナログ信号ＴＡＩＮの相対的電圧差により複数のテストモードが設定される。これにより、アナログ信号ＴＡＩＮの絶対値に誤差があっても、その影響を受けることなく、所望のテストモードに正しく設定することができる。
【００４３】
（第２の実施形態）
図４は、第２の実施の形態の半導体集積回路装置である、マイクロコンピュータ１０Ａの構成の例を示すブロック図である。
【００４４】
本実施形態のマイクロコンピュータ１０Ａは、第１の実施の形態のマイクロコンピュータ１０と基本的な構成は同じである。マイクロコンピュータ１０と異なる点は、Ａ／Ｄコンバータ１２Ａの変換速度の切り替えが可能であり、ＣＰＵ１１Ａが、Ａ／Ｄコンバータ１２Ａへ変換速度の切り替えを指示する点である。
【００４５】
そこで、本実施形態では、端子Ｔ３から入力されるＡ／Ｄ変換速度選択信号により、テストインモード時のＡ／Ｄコンバータ１２Ａの変換速度が選択できるようにされている。
【００４６】
Ａ／Ｄコンバータ１２Ａの変換速度を異ならせることにより、端子Ｔ２から入力されるテストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間が同じであっても、Ａ／Ｄコンバータ１２Ａのアナログ信号ＴＡＩＮが所定の低レベル値に達するまでのＡ／Ｄコンバータ１２のリピート変換回数と、所定の高レベル値に達するまでのＡ／Ｄコンバータ１２のリピート変換回数が異なってくる。したがって、そのリピート変換回数の差分も異なってくる。
【００４７】
これにより、Ａ／Ｄコンバータ１２Ａの変換速度を高／低の２段階に切り替えると、立ち上がり時間が同じテストモード設定用アナログ信号ＴＡＩＮに対して、２通りのテストモードを設定することができる。
【００４８】
図５に、Ａ／Ｄコンバータ１２Ａへ変換速度の違いと、設定されるテストモードとの関係を示す。
【００４９】
図５（ａ）には、Ａ／Ｄコンバータ１２Ａの変換速度Ｒ１、Ｒ２と、Ａ／Ｄコンバータ１２Ａのリピート変換回数の差分Ｓｒ１、Ｓｒ２の関係を示す。
【００５０】
図５（ａ）に示すように、変換速度Ｒ２が変換速度Ｒ１よりも高いときは、上記の差分は、Ｓｒ２＞Ｓｒ１となる。
【００５１】
図５（ｂ）に、アナログ信号ＴＡＩＮと、Ａ／Ｄコンバータ１２Ａの変換速度の組み合わせによるテストモード設定の例を示す。
【００５２】
Ａ／Ｄコンバータ１２Ａの変換速度をＲ１、Ｒ２と切り替えることにより、例えば、アナログ信号ＴＡＩＮ１に対して、テストモードＭＯＤＥ１Ａ、ＭＯＤＥ１Ｂが設定され、アナログ信号ＴＡＩＮ２に対して、テストモードＭＯＤＥ２Ａ、ＭＯＤＥ２Ｂが設定される。
【００５３】
このような本実施形態によれば、Ａ／Ｄコンバータ１２Ａの変換速度を切り替えることにより、立ち上がり時間が同じテストモード設定用アナログ信号ＴＡＩＮに対して、２通りのテストモードを設定することができる。これにより、より多くの単体テストを実行することができる。
【００５４】
（第３の実施形態）
上述の第１の実施形態および第２の実施形態では、Ａ／Ｄコンバータを備えるマイクロコンピュータの例を示したが、本実施の形態では、Ａ／Ｄコンバータを備えていないマイクロコンピュータの例を示す。
【００５５】
図６は、第３の実施の形態の半導体集積回路装置である、マイクロコンピュータ２０の構成の例を示すブロック図である。
【００５６】
本実施形態のマイクロコンピュータ２０は、ＣＰＵ２１と、カウンタ２２と、を備える。
【００５７】
また、本実施形態のマイクロコンピュータ２０は、単体テストモード制御回路２と、コンパレータ３と、コンパレータ４とを備える。
【００５８】
コンパレータ３は、端子Ｔ２から入力されるテストモード設定用アナログ信号ＴＡＩＮが第１の閾値Ｖ１に達したことを検出する。
【００５９】
コンパレータ４は、上述のアナログ信号ＴＡＩＮが第１の閾値Ｖ１よりも高い第２の閾値Ｖ２に達したことを検出する。
【００６０】
ＣＰＵ２１は、コンパレータ３から上述の検出を示す信号が出力されたときに、カウンタ２２のカウントを開始させ、コンパレータ４から上述の検出を示す信号が出力されたときに、カウンタ２２のカウントを終了させる。
【００６１】
単体テストモード制御回路２は、カウンタ２２のカウント値に応じて、複数の周辺回路それぞれを単体でテストするための複数のテストモードの設定を行う。
【００６２】
図７に、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間の違いと、設定されるテストモードとの関係を示す。
【００６３】
図７（ａ）には、立ち上がり時間の異なる２種類のアナログ信号ＴＡＩＮ１、ＴＡＩＮ２と、それぞれに対するカウンタ２２のカウント値Ｃ１、Ｃ２の関係を示す。
【００６４】
図７（ａ）に示すように、アナログ信号ＴＡＩＮ２の立ち上がり時間がアナログ信号ＴＡＩＮ１の立ち上がり時間よりも長いとすると、カウンタ２２のカウント期間は、アナログ信号ＴＡＩＮ１が入力されたときよりも、アナログ信号ＴＡＩＮ２が入力されたときの方が長くなる。
【００６５】
したがって、カウンタ２２のカウント値は、Ｃ２＞Ｃ１となる。すなわち、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間が長いほど、カウンタ２２のカウント値も大きくなるという関係が成り立つ。
【００６６】
図７（ｂ）に、立ち上がり時間をｎ通りに変化させたアナログ信号ＴＡＩＮ１〜ＴＡＩＮｎと、ｎ通りのテストモードＭＯＤＥ１〜ＭＯＤＥｎとの関係を示す。
【００６７】
アナログ信号ＴＡＩＮ１〜ＴＡＩＮｎにより、カウンタ２２のカウント値がＣ１〜Ｃｎとｎ段階に変化すると、この変化に応じて、ｎ通りのテストモードＭＯＤＥ１〜ＭＯＤＥｎが設定される。
【００６８】
このような本実施形態によれば、Ａ／Ｄコンバータを有さないマイクロコンピュータであっても、閾値の異なる２個のコンパレータを備えることにより、テストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間の違いに応じて複数のテストモードを設定することができる。このとき、本実施形態においても、アナログ信号ＴＡＩＮの相対的電圧差により複数のテストモードが設定されるので、アナログ信号ＴＡＩＮの絶対値に誤差があっても、その影響を受けることなく、所望のテストモードに正しく設定することができる。
【００６９】
（第４の実施形態）
図８は、第４の実施の形態の半導体集積回路装置である、マイクロコンピュータ２０Ａの構成の例を示すブロック図である。
【００７０】
本実施形態のマイクロコンピュータ２０Ａは、第３の実施の形態のマイクロコンピュータ２０と基本的な構成は同じである。マイクロコンピュータ２０と異なる点は、カウンタ２２のクロック信号の周波数の切り替えが可能であり、ＣＰＵ２１Ａが、カウンタ２２のクロック信号の周波数の切り替えを指示する点である。
【００７１】
そこで、本実施形態では、端子Ｔ３から入力されるクロック周波数選択信号により、テストインモード時のカウンタ２２のクロック信号の周波数が選択できるようにされている。
【００７２】
カウンタ２２のクロック信号の周波数を異ならせることにより、端子Ｔ２から入力されるテストモード設定用アナログ信号ＴＡＩＮの立ち上がり時間が同じでカウンタ２２のカウント期間が同じであっても、カウンタ２２のカウント値が異なってくる。
【００７３】
これにより、カウンタ２２のクロック信号の周波数を２段階に切り替えると、立ち上がり時間が同じテストモード設定用アナログ信号ＴＡＩＮに対して、２通りのテストモードを設定することができる。
【００７４】
図９に、カウンタ２２のクロック信号の周波数の違いと、設定されるテストモードとの関係を示す。
【００７５】
図９（ａ）には、カウンタ２２のクロック信号の周波数ｆ１、ｆ２と、カウンタ２２のカウント値Ｃｆ１、Ｃｆ２の関係を示す。
【００７６】
図９（ａ）に示すように、クロック信号の周波数ｆ２が周波数ｆ１よりも高いときは、カウンタ２２のカウント値は、Ｃｆ２＞Ｃｆ１となる。
【００７７】
図９（ｂ）に、アナログ信号ＴＡＩＮと、カウンタ２２のクロック信号の周波数の組み合わせによるテストモード設定の例を示す。
【００７８】
カウンタ２２のクロック信号の周波数をｆ１、ｆ２と切り替えることにより、例えば、アナログ信号ＴＡＩＮ１に対して、テストモードＭＯＤＥ１Ａ、ＭＯＤＥ１Ｂが設定され、アナログ信号ＴＡＩＮ２に対して、テストモードＭＯＤＥ２Ａ、ＭＯＤＥ２Ｂが設定される。
【００７９】
このような本実施形態によれば、カウンタ２２のクロック信号の周波数を切り替えることにより、テストモード設定用アナログ信号ＴＡＩＮの１つの立ち上がり時間に対して、２通りのテストモードを設定することができる。これにより、より多くの単体テストを実行することができる
（第５の実施形態）
上述の各実施形態では、テストインモードの設定と単体テストモードの設定に、２つの端子Ｔ１、Ｔ２を用いる例を示したが、本実施形態では、１端子のみで、テストインモードの設定と単体テストモードの設定を行うことのできる例を示す。ここでは、第１の実施形態に対する変更例を示すが、他の実施形態に対しても同様の変更を施すことができる。
【００８０】
図１０は、第５の実施の形態の半導体集積回路装置である、マイクロコンピュータ１０Ｂの構成の例を示すブロック図である。
【００８１】
本実施形態では、端子Ｔ１に入力されるテスト信号ＴＥＳＴにより、テストインモードの設定と単体テストモードの設定が行われる。なお、テストインモードの設定には、ＣＰＵ１１Ｂに入力されるリセット信号ＲＥＳＥＴも使用される。
【００８２】
図１１に、テスト信号ＴＥＳＴの波形の例を示す。
【００８３】
本実施形態では、テスト信号ＴＥＳＴが“Ｈ”レベルの状態で、リセット解除（リセット信号ＲＥＳＥＴが“Ｌ”から“Ｈ”へ変化）されると、テストインモードが起動する。
【００８４】
その後、テスト信号ＴＥＳＴを“Ｌ”レベルに変化させると、ＣＰＵ１１Ｂがこの変化を検知し、Ａ／Ｄコンバータ１２へリピート変換モードによるＡ／Ｄ変換の開始を指示する。
【００８５】
Ａ／Ｄコンバータ１２へはテスト信号ＴＥＳＴが入力されており、Ａ／Ｄコンバータ１２は、テスト信号ＴＥＳＴの電圧レベルを繰り返しＡ／Ｄ変換する。
【００８６】
そこで、以降、テスト信号ＴＥＳＴを、第１の実施形態におけるテストモード設定用アナログ信号ＴＡＩＮとみなし、その電圧レベルを予め設定された立ち上がり時間で立ち上げる。
【００８７】
これにより、第１の実施形態と同様、単体テストモード制御回路１が、その設定された立ち上がり時間に応じたＡ／Ｄコンバータ１２のリピート変換回数の差分を算出し、単体テストのテストモードを決定する。
【００８８】
単体テストのテストモードが決定すると、単体テストモード制御回路１は、単体テストモード信号を出力してＣＰＵ１１の動作を停止させるとともに、決定したテストモードのテストモード信号を出力する。
【００８９】
このような本実施形態によれば、１端子のみで、テストインモードの設定と単体テストモードの設定を行うことができ、単体テストに使用するテストピンの数を少なくすることができる。これにより、半導体集積回路装置を格納するパッケージのピン数の制約を緩和することができる。
【００９０】
以上説明した少なくとも１つの実施形態の半導体集積回路装置によれば、テストモード設定用のアナログ入力信号に誤差があっても、所望のテストモードに正しく設定することができる
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９１】
１、２  単体テストモード制御回路
３、４  コンパレータ
１０、１０Ａ、１０Ｂ、２０、２０Ａ  マイクロコンピュータ
１１、１１Ａ、１１Ｂ、２１、２１Ａ  ＣＰＵ
１２  Ａ／Ｄコンバータ
１３  変換回数カウントレジスタ
１４、１５  レジスタ
２２  カウンタ
Ｔ１〜Ｔ３  端子
【図１】
2013195120.tif 000003
【図２】
2013195120.tif 000004
【図３】
2013195120.tif 000005
【図４】
2013195120.tif 000006
【図５】
2013195120.tif 000007
【図６】
2013195120.tif 000008
【図７】
2013195120.tif 000009
【図８】
2013195120.tif 000010
【図９】
2013195120.tif 000011
【図１０】
2013195120.tif 000012
【図１１】
2013195120.tif 000013