(57)【要約】【課題】ノイズの影響を受け難い半導体装置を提供する。【解決手段】この半導体装置２では、パッケージ１０の１つの角に接地端子Ｔ２を設け、接地端子Ｔ２の一方側および他方側に入力端子Ｔ２および出力端子Ｔ３を設ける。また、端子Ｔ１〜Ｔ３のアウター部を互いに平行に配置し、端子Ｔ１〜Ｔ３の延在する方向と直交する直線Ａに沿って端子Ｔ１〜Ｔ３の先端を配列した。したがって、複数のリード１２のピッチが変更された場合でも、インバータ３と発振体６の間における３つの経路のインピーダンスを等しく、かつ小さく維持できる。【選択図】図２
2013207066.tif 000002
【特許請求の範囲】
【請求項１】
四角形状のパッケージと、
前記パッケージの中央部に設けられた四角形状の半導体チップと、
前記パッケージの１つの角に設けられ、外部から前記半導体チップに接地電圧を与えるための第１の端子と、
それぞれ前記第１の端子の一方側および他方側に設けられ、前記第１の端子とともに外付け部品を前記半導体チップに接続するための第２および第３の端子とを備える、半導体装置。
【請求項２】
前記第１〜第３の端子のうちの前記パッケージの外に露出したアウター部は互いに平行に設けられ、
前記第１〜第３の端子の前記アウター部の先端は、前記アウター部が延在する方向と直交する直線に沿って配置されている、請求項１に記載の半導体装置。
【請求項３】
前記パッケージの前記１つの角に対応する前記半導体チップの１つの隅に内部回路が設けられ、
前記第１の端子は、外部から前記内部回路に前記接地電圧を与えるために使用され、
前記第１〜第３の端子は、前記外付け部品を前記内部回路に接続するために使用される、請求項１に記載の半導体装置。
【請求項４】
さらに、前記半導体チップと前記第１〜第３の端子との間にそれぞれ接続された第１〜第３のボンディングワイヤを備え、
前記第１の端子および前記第１のボンディングワイヤのインピーダンスと、前記第２の端子および前記第２のボンディングワイヤのインピーダンスと、前記第３の端子および前記第３のボンディングワイヤのインピーダンスとは互いに等しい、請求項１に記載の半導体装置。
【請求項５】
さらに、前記半導体チップに接合された四角形状の電極と、
前記パッケージの前記１つの角以外の３つの角に対応する前記電極の３つの角にそれぞれ接続された３つの吊りリードとを備える、請求項１に記載の半導体装置。
【請求項６】
前記半導体チップは、外部から前記第１の端子を介して前記接地電圧を受け、外部から前記第２の端子を介して与えられた信号の反転信号を前記第３の端子に出力するインバータを含み、
前記外付け部品は、
前記第２および第３の端子間に並列接続される発振子および抵抗素子と、
前記第１および第２の端子間に接続される第１のコンデンサと、
前記第１および第３の端子間に接続される第２のコンデンサとを含み、
前記インバータおよび前記外付け部品は、クロック信号を生成する発振回路を構成する、請求項１に記載の半導体装置。
【請求項７】
前記半導体チップは、
外部から前記第２の端子を介して与えられる制御電圧に応じた周波数で発振して内部クロック信号を生成する電圧制御型発振器と、
前記内部クロック信号と参照クロック信号との位相を比較し、比較結果を示す信号を前記第３の端子に出力する位相比較器とを含み、
前記外付け部品は、前記位相比較器の出力信号に基づいて前記制御電圧を生成するループフィルタであって、
前記第２および第３の端子間に接続される第１の抵抗素子と、
前記第２および第１の端子間に直列接続される第２の抵抗素子およびコンデンサとを含み、
前記電圧制御型発振器、前記位相比較器、および前記外付け部品は、前記内部クロック信号を生成する位相同期ループ回路を構成する、請求項１に記載の半導体装置。
【請求項８】
前記半導体チップはＡ／Ｄコンバータを含み、
前記外付け部品は、
前記第１および第２の端子間に接続される第１のコンデンサと、
前記第１および第３の端子間に接続される第２のコンデンサとを含み、
外部から前記第１の端子を介して前記ＡＤコンバータに前記接地電圧が与えられ、
外部から前記第２の端子を介して前記ＡＤコンバータに電源電圧が与えられ、
外部から前記第３の端子を介して前記ＡＤコンバータに参照電圧が与えられ、
前記Ａ／Ｄコンバータは、前記電源電圧および前記接地電圧によって駆動され、入力されたアナログ電圧と前記参照電圧とを比較し、比較結果に基づいてデジタル信号を生成する、請求項１に記載の半導体装置。
【請求項９】
四角形状のパッケージと、
前記パッケージの中央部に設けられた四角形状の半導体チップと、
前記パッケージの１つの角に設けられ、外部から前記半導体チップに接地電圧を与えるための第１の端子と、
前記第１の端子の一方側に設けられ、前記第１の端子とともに外付け部品を前記半導体チップに接続するための第２の端子とを備える、半導体装置。
【請求項１０】
前記第１および第２の端子のうちの前記パッケージの外に露出したアウター部は互いに平行に設けられ、
前記第１および第２の端子の前記アウター部の先端は、前記アウター部が延在する方向と直交する直線に沿って配置されている、請求項９に記載の半導体装置。
【請求項１１】
前記パッケージの前記１つの角に対応する前記半導体チップの１つの隅に内部回路が設けられ、
前記第１の端子は、外部から前記内部回路に前記接地電圧を与えるために使用され、
前記第１および第２の端子は、前記外付け部品を前記内部回路に接続するために使用される、請求項９に記載の半導体装置。
【請求項１２】
さらに、前記半導体チップと前記第１および第２の端子との間にそれぞれ接続された第１および第２のボンディングワイヤを備え、
前記第１の端子および前記第１のボンディングワイヤのインピーダンスと、前記第２の端子および前記第２のボンディングワイヤのインピーダンスとは互いに等しい、請求項９に記載の半導体装置。
【請求項１３】
さらに、前記半導体チップに接合された四角形状の電極と、
前記パッケージの前記１つの隅以外の３つの隅に対応する前記電極の３つの角にそれぞれ接続された３つの吊りリードとを備える、請求項９に記載の半導体装置。
【請求項１４】
前記半導体チップは内部電圧発生回路を含み、
前記外付け部品は、前記第１および第２の端子間に接続されるコンデンサを含み、
外部から前記第１の端子を介して前記内部電圧発生回路に前記接地電圧が与えられ、
外部から前記第２の端子を介して前記内部電圧発生回路に電源電圧が与えられ、
前記内部電圧発生回路は、前記電源電圧および前記接地電圧に基づいて内部電圧を生成する、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば半導体チップをパッケージに封入したＩＣ(Integrated Circuit)、ＬＳＩ(Large Scale Integration)などの半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
特許文献１には、半導体装置に内蔵されたインバータと、発振体および抵抗素子を含む外付け部品とで構成される発振回路が開示されている。半導体装置の１辺に沿ってインバータ用の３つのリードが所定のピッチで配列されている。外付け部品には３つの端子が所定のピッチで配列されている。３つのリードと３つの端子は、それぞれ互いに対向して設けられ、３本の配線を介して互いに接続される。この発振回路では、３本の配線の長さを互いに等しくし、かつ短くすることができるので、ノイズが半導体装置に及ぼす影響を小さく抑制することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２７６０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の発振回路では、半導体装置のリードのピッチが変更されると、半導体装置と外付け部品の間の３本の配線の長さを等しくし、かつ短くすることができなくなり、半導体装置がノイズの影響を受け易くなるという問題があった。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、この半導体装置では、パッケージの１つの角に第１の端子を設け、第１の端子の一方側および他方側にそれぞれ第２および第３の端子を設け、第１の端子に接地電圧を与え、第１〜第３の端子に外付け部品を接続する。
【発明の効果】
【０００７】
一実施の形態によれば、パッケージの角に第１〜第３の端子を設けたので、リードのピッチが変更されても、第１〜第３の端子のピッチを変更する必要がない。したがって、半導体装置と外付け部品の間の３本の配線の長さを等しくし、かつ短くすることができ、ノイズが半導体装置に及ぼす影響を小さく抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本願の実施の形態１による発振回路の構成を示す回路ブロック図である。
【図２】図１に示した半導体装置の構成を模式的に示す平面図である。
【図３】図２に示した半導体装置のうちの１つの隅を破断した斜視図である。
【図４】図２に示した半導体装置のうちの他の１つの隅を破断した斜視図である。
【図５】本願の実施の形態２によるＰＬＬ回路の構成を示す回路ブロック図である。
【図６】図５に示した半導体装置の構成を模式的に示す平面図である。
【図７】本願の実施の形態３による半導体装置の構成を模式的に示す平面図である。
【図８】本願の実施の形態４による半導体装置の構成を模式的に示す平面図である。
【発明を実施するための形態】
【０００９】
[実施の形態１]
本願の実施の形態１による発振回路は、図１に示すように、プリント配線基板１と、その表面に搭載された半導体装置２、抵抗体４、および発振体６とを備える。抵抗体４および発振体６は、半導体装置２の外付け部品である。
【００１０】
半導体装置２は、インバータ３、入力端子Ｔ１、接地端子Ｔ２、および出力端子Ｔ３を含む。インバータ３は、外部から与えられる電源電圧ＶＣＣと外部から接地端子Ｔ２を介して与えられる接地電圧ＶＳＳとによって駆動され、外部から入力端子Ｔ１を介して与えられた信号の反転信号を出力端子Ｔ３に出力する。端子Ｔ１〜Ｔ３は、実質的に等間隔となるように配置されている。接地端子Ｔ２は、入力端子Ｔ１および出力端子Ｔ３の中間に設けられている。
【００１１】
プリント配線基板１の表面には、３本の配線Ｌ１〜Ｌ３が形成されている。配線Ｌ１〜Ｌ３は、実質的に等間隔となるように互いに平行に形成されている。配線Ｌ１〜Ｌ３の間隔は、端子Ｔ１〜Ｔ３の間隔と等しい。端子Ｔ１〜Ｔ３は、それぞれ配線Ｌ１〜Ｌ３の一方端部の上に配置され、それぞれ配線Ｌ１〜Ｌ３の一方端部に半田付けされている。
【００１２】
抵抗体４は、２つの端子４ａ，４ｂと、それらの間に接続された抵抗素子５とを含む。端子４ａ，４ｂの間隔は、配線Ｌ１，Ｌ３の間隔と等しい。端子４ａ，４ｂは、それぞれ配線Ｌ１，Ｌ３の上に配置され、それぞれ配線Ｌ１，Ｌ３に半田付けされている。
【００１３】
発振体６は、発振子７、コンデンサ８，９、および端子６ａ〜６ｃを含む。発振子７は、端子６ａ，６ｃ間に接続される。コンデンサ８は、端子６ａ，６ｂ間に接続される。コンデンサ９は、端子６ｂ，６ｃ間に接続される。端子６ａ〜６ｃの間隔は、配線Ｌ１〜Ｌ３の間隔と等しい。端子６ａ〜６ｃは、それぞれ配線Ｌ１〜Ｌ３の上に配置され、それぞれ配線Ｌ１〜Ｌ３に半田付けされる。
【００１４】
インバータ３に電源電圧ＶＣＣおよび接地電圧ＶＳＳを印加すると、発振回路が所定周波数で発振し、インバータ３から所定周波数のクロック信号ＣＬＫが出力される。クロック信号ＣＬＫは、たとえば、半導体装置２内の回路の動作タイミングを規定する基準クロック信号として使用される。
【００１５】
図２は、半導体装置２の構成を模式的に示す平面図である。図２において、半導体装置２は、四角形状のパッケージ１０と、パッケージ１０の中央部に設けられた四角形状の半導体チップ１１とを備える。半導体チップ１１の４辺は、それぞれパッケージ１０の４辺と平行に配置されている。
【００１６】
半導体チップ１１の表面には、その外周に沿って複数のパッドＰが配列されている。また、半導体チップ１１の四隅のうちの１つの隅（図２では左上の隅）にインバータ３が設けられている。インバータ３には、それぞれ３つの端子Ｔ１〜Ｔ３に対応する３つのパッドＰが設けられている。
【００１７】
インバータ３の３つのパッドＰのうちの半導体チップ１１の角に設けられたパッドＰは、インバータ３に接地電圧ＶＳＳを与えるための接地ノードを構成する。接地ノードを構成するパッドＰの図２中の右側のパッドＰは、インバータ３の入力ノードを構成する。接地ノードを構成するパッドＰの図２中の下側のパッドＰは、インバータ３の出力ノードを構成する。
【００１８】
パッケージ１０の４つの角のうちのインバータ３に対応する１つの角（図２では左上の角）に接地端子Ｔ２が設けられ、その一方側（図２では右斜め上側）に入力端子Ｔ１が設けられ、その他方側（図２では左斜め下側）に出力端子Ｔ３が設けられている。端子Ｔ１〜Ｔ３のうちのインナー部はパッケージ１０内に設けられ、端子Ｔ１〜Ｔ３のうちのアウター部はパッケージ１０外に露出している。
【００１９】
上方から見ると、接地端子Ｔ２は、半導体チップ１１の左上の角と右下の角を通る直線、すなわちパッケージ１０の左上の角と右下の角を通る直線に沿って配置されている。端子Ｔ１〜Ｔ３のアウター部は、所定の間隔で互いに平行に配置されている。端子Ｔ１〜Ｔ３のアウター部の先端は、アウター部が延在する方向と直交する直線Ａに沿って配置されている。端子Ｔ１〜Ｔ３のインナー部は、それぞれインバータ３の３つのパッドＰに対向して配置されている。端子Ｔ１〜Ｔ３のインナー部の各々は、ボンディングワイヤＷを介して対応のパッドＰに接続されている。
【００２０】
入力端子Ｔ１の先端からボンディングワイヤＷを介して入力ノードであるパッドＰに至るまでのインピーダンスと、接地端子Ｔ２の先端からボンディングワイヤＷを介して接地ノードであるパッドＰに至るまでのインピーダンスとは、互いに等しい。同様に、出力端子Ｔ３の先端からボンディングワイヤＷを介して出力ノードであるパッドＰに至るまでのインピーダンスと、接地端子Ｔ２の先端からボンディングワイヤＷを介して接地ノードであるパッドＰに至るまでのインピーダンスとは、互いに等しい。
【００２１】
また、プリント配線基板１の表面には、３本の配線Ｌ１〜Ｌ３が形成されている。配線Ｌ１〜Ｌ３は、端子Ｔ１〜Ｔ３のアウター部と同じ間隔で同じ方向に延在している。端子Ｔ１〜Ｔ３は、それぞれ配線Ｌ１〜Ｌ３の一方端部の上に配置され、それぞれ配線Ｌ１〜Ｌ３の一方端部に半田付けされている。
【００２２】
抵抗体４は、端子Ｔ１〜Ｔ３の先端に隣接して、配線Ｌ１〜Ｌ３と直交する方向（直線Ａと平行な方向）に配置されている。抵抗体４の端子４ａ，４ｂは、それぞれ配線Ｌ１，Ｌ３の上に配置され、それぞれ配線Ｌ１，Ｌ３に半田付けされている。
【００２３】
発振体６は、抵抗体４に隣接して、配線Ｌ１〜Ｌ３と直交する方向（直線Ａと平行な方向）に配置されている。発振体６の端子６ａ〜６ｃは、それぞれ配線Ｌ１〜Ｌ３の上に配置され、それぞれ配線Ｌ１〜Ｌ３に半田付けされる。
【００２４】
また、パッケージ１０の４辺の各々に沿って、複数のリード１２が所定のピッチで配列されている。各リード１２のうちのインナー部はパッケージ１０内に設けられ、各リード１２のうちのアウター部はパッケージ１０外に露出している。上方から見ると、各リード１２のアウター部は、パッケージ１０の対応の１辺に直角に設けられている。各リード１２のインナー部は、半導体チップ１１の対応のパッドＰに対向して設けられ、ボンディングワイヤＷによって対応のパッドＰに接続されている。
【００２５】
端子Ｔ１，Ｔ３に隣接する２本のリード１２（斜線が施されたリード）の各々は、半導体装置２用の固定電圧（電源電圧ＶＣＣまたは接地電圧ＶＳＳ)を受ける。これにより、端子Ｔ１〜Ｔ３をシールドすることができ、ノイズが半導体装置２に及ぼす影響を抑制することができる。
【００２６】
なお、半導体装置２の小型化に伴って複数のリード１２のピッチが狭小化される場合がある。そのような場合でも、この半導体装置２では、パッケージ１０の１つの隅に端子Ｔ１〜Ｔ３を設けたので、端子Ｔ１〜Ｔ３のピッチおよび寸法を変更する必要がない。
【００２７】
また、半導体チップ１１の裏面には、四角形状の電極１３が接合されている。この電極１３は、アイランドと呼ばれる。電極１３の４つの角のうちのインバータ３に対応する角以外の３つの角の各々に、いわゆる吊りリード１４が接続されている。半導体装置２の製造工程の初期段階では、複数のリード１２、３つの端子Ｔ１〜Ｔ３の先端は、環状フレームの内側に接続されている。また、電極１３は、３本の吊りリード１４を介して環状フレーム内側に接続されている。環状フレームは、半導体チップ１１を樹脂封止した後の所定の製造段階で半導体装置２から切り離される。
【００２８】
電極１３は、半導体チップ１１の裏面の接地電極に接合される。電極１３および各吊りリード１４には、接地電圧ＶＳＳが与えられる。なお、電極１３および各吊りリード１４と半導体チップ１１の裏面の接地電極とが電気的に絶縁されていてもよい。また、電極１３および各吊りリード１４がフローティング状態にされていても構わない。
【００２９】
図３は、パッケージ１０として樹脂封止した半導体装置２の一部破断した斜視図である。図３では、パッケージ１０のうちの端子Ｔ１〜Ｔ３が設けられた隅と反対側の隅が破断され、パッケージ１０の内部構造が示されている。図３において、四角形状の電極１３の表面上にダイボンド材１５を用いて四角形状の半導体チップ１１が接合されている。半導体チップ１１および電極１３は、直方体状のパッケージ１０の中央部に封入されている。電極１３の角には、吊りリード１４が接続されている。吊りリード１４は、パッケージ１０の隅に封入されている。
【００３０】
パッケージ１０の各側面に複数のリード１２が所定のピッチで配列されている。各リード１２のインナー部は、半導体チップ１１の対応のパッドＰに対向して設けられ、ボンディングワイヤＷによって対応のパッドＰに接続され、パッケージ１０内に封入されている。各リード１２のアウター部は、パッケージ１０外に露出している。各リード１２のインナー部の高さを半導体チップ１１の表面の高さに近づけるとともに、各リード１２のアウター部の先端部をプリント配線基板１の表面上に配置する必要があるので、各リード１２のアウター部は複数回（図３では）２回曲げられている。
【００３１】
図４は、半導体装置２の一部破断した斜視図であって、図３と対比される図である。図４では、パッケージ１０のうちの端子Ｔ１〜Ｔ３が設けられた隅が破断され、パッケージ１０の内部構造が示されている。図３で示した吊りリード１４の代わりに接地端子Ｔ２が設けられ、吊りリード１４の図３中の右側のリード１２の代わりに出力端子Ｔ３が設けられ、吊りリード１４の図３中の左側のリード１２の代わりに入力端子Ｔ２が設けられている。
【００３２】
端子Ｔ１〜Ｔ３の各々のインナー部は、半導体チップ１１の対応のパッドＰに対向して設けられ、ボンディングワイヤＷによって対応のパッドＰに接続され、パッケージ１０内に封入されている。端子Ｔ１〜Ｔ３の各々のアウター部は、パッケージ１０外に露出している。端子Ｔ１〜Ｔ３のインナー部の高さを半導体チップ１１の表面の高さに近づけるとともに、端子Ｔ１〜Ｔ３のアウター部の先端部をプリント配線基板１の表面上に配置する必要があるので、端子Ｔ１〜Ｔ３の各々のアウター部は複数回（図３では）２回曲げられている。
【００３３】
この実施の形態１では、パッケージ１０の１つの隅に端子Ｔ１〜Ｔ３が設けられ、複数のリード１２のピッチが変更された場合でも、端子Ｔ１〜Ｔ３のピッチおよび寸法は変更されない。また、端子Ｔ１〜Ｔ３の先端は、端子Ｔ１〜Ｔ３の延在する方向と直交する直線Ａに沿って配列されている。また、端子Ｔ１〜Ｔ３の先端と３つのパッドＰの間の３つのインピーダンスは互いに等しい。
【００３４】
したがって、複数のリード１２のピッチが変更された場合でも、端子Ｔ１〜Ｔ３の先端と発振体６の端子６ａ〜６ｃとの間における配線Ｌ１〜Ｌ３の長さを等しく、かつ短く維持することができる。また、インバータ３の３つのパッドＰと発振体６の端子６ａ〜６ｃとの間の３つのインピーダンスを互いに等しく、かつ小さく維持することができる。よって、複数のリード１２のピッチが変更された場合でも、ノイズが半導体装置２に及ぼす影響を小さく抑制することができ、また、発振体６の特性が変化するのを防止することができる。
【００３５】
また、パッケージ１０の１つの隅に端子Ｔ１〜Ｔ３を設けたので、抵抗体４および発振体６を配置し易い。また、半導体チップ１１の１つの隅にインバータ３を設けたので、発振回路用の電源とその他の回路用の電源とを分離し易く、また、ノイズ対策が取り易い。また、端子Ｔ１〜Ｔ３とリード１２の形状が異なるので、プリント配線基板１の表面に半導体装置２が向きを間違えて搭載されて半導体装置２が破壊されるのを防止することができる。
【００３６】
[実施の形態２]
本願の実施の形態２によるＰＬＬ(Phase Locked Loop：位相同期ループ)回路は、図５に示すように、プリント配線基板２１と、その表面に搭載された半導体装置２２およびループフィルタ２６とを備える。ループフィルタ２６は、半導体装置２２の外付け部品である。
【００３７】
半導体装置２２は、ＶＣＯ(Voltage Controlled Oscillator：電圧制御発振器)２３、分周器２４、位相比較器２５、クロック入力端子Ｔ１０、出力端子Ｔ１１、接地端子Ｔ１２、および入力端子Ｔ１３を含む。ＶＣＯ２３は、ループフィルタ２６から入力端子Ｔ１３を介して与えられる制御電圧ＶＣに応じた周波数で発振して内部クロック信号ＣＬＫ１を生成する。
【００３８】
分周器２４は、内部クロック信号ＣＬＫ１を分周して、内部クロック信号ＣＬＫ１の複数倍の周期を有するクロック信号ＣＬＫ２を生成する。分周器２４は、たとえば、内部クロック信号ＣＬＫ１のパルス数をカウントし、所定数のパルスをカウントする毎にクロック信号ＣＬＫ２の論理レベルを反転させるカウンタを含む。
【００３９】
位相比較器２５は、クロック信号ＣＬＫ２と参照クロック信号ＣＬＫＲとの位相を比較し、比較結果に応じた値の電流を出力端子Ｔ１１に出力する。クロック信号ＣＬＫ２の位相が参照クロック信号ＣＬＫＲの位相よりも遅れている場合は、位相比較器２５は正極性の電流を出力する。クロック信号ＣＬＫ２の位相が参照クロック信号ＣＬＫＲの位相よりも進んでいる場合は、位相比較器２５は負極性の電流を出力する。
【００４０】
接地端子Ｔ１２には、接地電圧ＶＳＳが与えられる。端子Ｔ１１〜Ｔ１３は、実質的に等間隔となるように配置されている。接地端子Ｔ１２は、出力端子Ｔ１１および入力端子Ｔ１３の中間に設けられている。
【００４１】
プリント配線基板２１の表面には、４本の配線Ｌ１０〜Ｌ１３が形成されている。配線Ｌ１１〜Ｌ１３は、実質的に等間隔となるように互いに平行に形成されている。配線Ｌ１１〜Ｌ１３の間隔は、端子Ｔ１１〜Ｔ１３の間隔と等しい。端子Ｔ１１〜Ｔ１３は、それぞれ配線Ｌ１１〜Ｌ１３の一方端部の上に配置され、それぞれ配線Ｌ１１〜Ｌ１３の一方端部に半田付けされている。
【００４２】
ループフィルタ２６は、コンデンサ２７、抵抗素子２８，２９、および端子２６ａ〜２６ｃを含む。抵抗素子２８は、端子２６ａ，２６ｃ間に接続される。コンデンサ２７および抵抗素子２９は、端子２６ｂ，２６ｃ間に接続される。端子２６ａ〜２６ｃの間隔は、配線Ｌ１１〜Ｌ１３の間隔と等しい。端子２６ａ〜２６ｃは、それぞれ配線Ｌ１１〜Ｌ１３の上に配置され、それぞれ配線Ｌ１１〜Ｌ１３に半田付けされる。
【００４３】
ループフィルタ２６は、位相比較器２５から端子Ｔ１１、配線Ｌ１１、および端子２６ａを介して与えられる電流を積分して制御電圧ＶＣを生成し、制御電圧ＶＣを端子２６ｃ、配線Ｌ１３、および端子Ｔ１３を介してＶＣＯ２３に与える。
【００４４】
半導体装置２２に参照クロック信号ＣＬＫＲ、電源電圧ＶＣＣ、および接地電圧ＶＳＳを与えると、参照クロック信号ＣＬＫＲと位相が同じで、複数倍の周波数を有する内部クロック信号ＣＬＫ１が生成される。内部クロック信号ＣＬＫ１は、たとえば、半導体装置２内の回路の動作タイミングを規定する基準クロック信号として使用される。
【００４５】
図６は、半導体装置２２の構成を模式的に示す平面図であって、図２と対比される図である。図６を参照して、半導体装置２２では、端子Ｔ１〜Ｔ３がそれぞれ端子Ｔ１１〜Ｔ１３で置換され、インバータ３がＰＬＬ部２０で置換される。ＰＬＬ部２０は、ＶＣＯ２３、分周器２４、および位相比較器２５を含む。ＰＬＬ部２０には、それぞれ３つの端子Ｔ１１〜Ｔ１３に対応する３つのパッドＰが設けられている。
【００４６】
ＰＬＬ部２３の３つのパッドＰのうちの半導体チップ１１の角に設けられたパッドＰは、ＰＬＬ部２３に接地電圧ＶＳＳを与えるための接地ノードを構成する。接地ノードを構成するパッドＰの図６中の右側のパッドＰは、ＰＬＬ部２０の出力ノード（位相比較器２５の出力ノード）を構成する。接地ノードを構成するパッドＰの図６中の下側のパッドＰは、ＰＬＬ部の入力ノード（ＶＣＯ２３の入力ノード）を構成する。
【００４７】
パッケージ１０の４つの角のうちのインバータ３に対応する１つの角（図６では左上の角）に接地端子Ｔ１２が設けられ、その一方側（図６では右斜め上側）に出力端子Ｔ１１が設けられ、その他方側（図６では左斜め下側）に入力端子Ｔ１３が設けられている。端子Ｔ１１〜Ｔ１３のうちのインナー部はパッケージ１０内に設けられ、端子Ｔ１１〜Ｔ１３のうちのアウター部はパッケージ１０外に露出している。
【００４８】
上方から見ると、接地端子Ｔ１２は、半導体チップ１１の左上の角と右下の角を通る直線、すなわちパッケージ１０の左上の角と右下の角を通る直線に沿って配置されている。端子Ｔ１１〜Ｔ１３のアウター部は、所定の間隔で互いに平行に配置されている。端子Ｔ１１〜Ｔ１３のアウター部の先端は、アウター部が延在する方向と直交する直線Ａに沿って配置されている。端子Ｔ１１〜Ｔ１３のインナー部は、それぞれＰＬＬ部２０の３つのパッドＰに対向して配置されている。端子Ｔ１１〜Ｔ１３のインナー部の各々は、ボンディングワイヤＷを介して対応のパッドＰに接続されている。
【００４９】
出力端子Ｔ１１の先端からボンディングワイヤＷを介して出力ノードであるパッドＰに至るまでのインピーダンスと、接地端子Ｔ１２の先端からボンディングワイヤＷを介して接地ノードであるパッドＰに至るまでのインピーダンスとは、互いに等しい。同様に、入力端子Ｔ１３の先端からボンディングワイヤＷを介して入力ノードであるパッドＰに至るまでのインピーダンスと、接地端子Ｔ１２の先端からボンディングワイヤＷを介して接地ノードであるパッドＰに至るまでのインピーダンスとは、互いに等しい。
【００５０】
また、プリント配線基板２１の表面には、３本の配線Ｌ１１〜Ｌ１３が形成されている。配線Ｌ１１〜Ｌ１３は、端子Ｔ１１〜Ｔ１３のアウター部と同じ間隔で同じ方向に延在している。端子Ｔ１１〜Ｔ１３は、それぞれ配線Ｌ１１〜Ｌ１３の一方端部の上に配置され、それぞれ配線Ｌ１１〜Ｌ１３の一方端部に半田付けされている。
【００５１】
ループフィルタ２６は、端子Ｔ１１〜Ｔ１３の先端に隣接して、配線Ｌ１１〜Ｌ１３と直交する方向（直線Ａと平行な方向）に配置されている。ループフィルタ２６の端子２６ａ〜２６ｃは、それぞれ配線Ｌ１１〜Ｌ１３の上に配置され、それぞれ配線Ｌ１１〜Ｌ１３に半田付けされる。
【００５２】
また、パッケージ１０の４辺の各々に沿って、複数のリード１２が所定のピッチで配列されている。各リード１２のうちのインナー部はパッケージ１０内に設けられ、各リード１２のうちのアウター部はパッケージ１０外に露出している。上方から見ると、各リード１２のアウター部は、パッケージ１０の対応の１辺に直角に設けられている。各リード１２のインナー部は、半導体チップ１１の対応のパッドＰに対向して設けられ、ボンディングワイヤＷによって対応のパッドＰに接続されている。
【００５３】
端子Ｔ１１に隣接するリード１２はクロック入力端子Ｔ１０として使用される。端子Ｔ１０，Ｔ３に隣接する２本のリード１２（斜線が施されたリード）の各々は、半導体装置２２用の固定電圧（電源電圧ＶＣＣまたは接地電圧ＶＳＳ)を受ける。これにより、端子Ｔ１０〜１３をシールドすることができ、ノイズが半導体装置２２に及ぼす影響を抑制することができる。
【００５４】
なお、半導体装置２２の小型化に伴って複数のリード１２のピッチが狭小化される場合がある。そのような場合でも、この半導体装置２２では、パッケージ１０の１つの隅に端子Ｔ１１〜Ｔ１３を設けたので、端子Ｔ１１〜Ｔ１３のピッチおよび寸法を変更する必要がない。他の構成は実施の形態１と同様であるので、その説明は繰り返さない。
【００５５】
この実施の形態２では、パッケージ１０の１つの隅に端子Ｔ１１〜Ｔ１３が設けられ、複数のリード１２のピッチが変更された場合でも、端子Ｔ１１〜Ｔ１３のピッチおよび寸法は変更されない。また、端子Ｔ１１〜Ｔ１３の先端は、端子Ｔ１１〜Ｔ１３の延在する方向と直交する直線Ａに沿って配列されている。また、端子Ｔ１１〜Ｔ１３の先端と３つのパッドＰの間の３つのインピーダンスは互いに等しい。
【００５６】
したがって、複数のリード１２のピッチが変更された場合でも、端子Ｔ１１〜Ｔ１３の先端とループフィルタ２６の端子２６ａ〜２６ｃとの間における配線Ｌ１１〜Ｌ１３の長さを等しく、かつ短く維持することができる。また、ＰＬＬ部２０の３つのパッドＰとループフィルタ２６の端子２６ａ〜２６ｃとの間の３つのインピーダンスを互いに等しく、かつ小さく維持することができる。よって、複数のリード１２のピッチが変更された場合でも、ノイズが半導体装置２２に及ぼす影響を小さく抑制することができ、また、ループフィルタ２６の特性が変化するのを防止することができる。
【００５７】
また、パッケージ１０の１つの隅に端子Ｔ１１〜Ｔ１３を設けたので、ループフィルタ２６を配置し易い。また、半導体チップ１１の１つの隅にＰＬＬ部２０を設けたので、ＰＬＬ回路用の電源とその他の回路用の電源とを分離し易く、また、ノイズ対策が取り易い。また、端子Ｔ１１〜Ｔ１３とリード１２の形状が異なるので、プリント配線基板２１の表面に半導体装置２２が向きを間違えて搭載されて半導体装置２２が破壊されるのを防止することができる。
【００５８】
[実施の形態３]
図７は、本願の実施の形態３による半導体装置３０の構成を模式的に示す平面図であって、図２と対比される図である。図７において、この半導体装置３０が半導体装置２と異なる点は、インバータ３がＡＤ（Analog Digital）コンバータ３１で置換され、端子Ｔ１〜Ｔ３がそれぞれ端子Ｔ２１〜Ｔ２３で置換されている点である。また、配線Ｌ１〜Ｌ３がそれぞれ配線Ｌ２１〜Ｌ２３で置換され、抵抗体４および発振体６がコンデンサ３２，３３で置換されている。
【００５９】
ＡＤコンバータ３１は、外部から電源端子Ｔ２３を介して与えられる電源電圧ＶＣＣと、外部から接地端子Ｔ２２を介して与えられる接地電圧ＶＳＳとによって駆動される。また、ＡＤコンバータ３１は、入力されたアナログ電圧と、外部から参照電圧入力端子Ｔ２１を介して与えられる参照電圧ＶＲとを比較し、比較結果に基づいてアナログ電圧をデジタル信号に変換する。
【００６０】
たとえば、ＡＤコンバータ３１は、分圧回路、複数の比較回路、および信号発生回路を含む。分圧回路は、端子Ｔ２１，Ｔ２２間の参照電圧ＶＲを分圧して複数段階の参照電圧を生成する。複数の比較回路は、それぞれ複数の参照電圧に対応して設けられる。各比較回路は、入力されたアナログ電圧と対応の参照電圧との高低を比較し、比較結果を示す信号を出力する。信号発生回路は、複数の比較回路の出力信号に基づいてデジタル信号を生成する。
【００６１】
端子Ｔ２１〜Ｔ２３は、それぞれ配線Ｌ２１〜Ｌ２３に半田付けされている。コンデンサ３２の２つの端子は、それぞれ端子Ｔ２１,Ｔ２２に隣接して配置され、それぞれ配線Ｌ２１,Ｌ２２に半田付けされる。コンデンサ３２は、端子Ｔ２１,Ｔ２２間の電圧を安定化させるために設けられている。コンデンサ３３の２つの端子は、それぞれ端子Ｔ２２,Ｔ２３に隣接して配置され、それぞれ配線Ｌ３２,Ｌ３３に半田付けされる。コンデンサ３３は、端子Ｔ２３,Ｔ２２間の電圧を安定化させるために設けられている。他の構成は実施の形態１と同様であるので、その説明は繰り返さない。
【００６２】
この実施の形態３では、パッケージ１０の１つの隅に端子Ｔ２１〜Ｔ２３が設けられ、複数のリード１２のピッチが変更された場合でも、端子Ｔ２１〜Ｔ２３のピッチおよび寸法は変更されない。また、端子Ｔ２１〜Ｔ２３の先端は、端子Ｔ２１〜Ｔ２３の延在する方向と直交する直線Ａに沿って配列されている。また、端子Ｔ２１〜Ｔ２３の先端と３つのパッドＰの間の３つのインピーダンスは互いに等しい。
【００６３】
したがって、複数のリード１２のピッチが変更された場合でも、端子Ｔ２１〜Ｔ２３の先端とコンデンサ３２，３３との間における配線Ｌ２１〜Ｌ２３の長さを等しく、かつ短く維持することができる。また、ＡＤコンバータ３１の３つのパッドＰとコンデンサ３２，３３の端子との間の３つのインピーダンスを互いに等しく、かつ小さく維持することができる。よって、複数のリード１２のピッチが変更された場合でも、ノイズが半導体装置３０に及ぼす影響を小さく抑制することができ、また、コンデンサ３２，３３の特性が変化するのを防止することができる。
【００６４】
また、パッケージ１０の１つの隅に端子Ｔ２１〜Ｔ２３を設けたので、コンデンサ３２，３３を配置し易い。また、半導体チップ１１の１つの隅にＡＤコンバータ３１を設けたので、ＡＤコンバータ３１用の電源とその他の回路用の電源とを分離し易く、また、ノイズ対策が取り易い。また、端子Ｔ２１〜Ｔ２３とリード１２の形状が異なるので、プリント配線基板の表面に半導体装置３０が向きを間違えて搭載されて半導体装置３０が破壊されるのを防止することができる。
【００６５】
[実施の形態４]
図８は、本願の実施の形態４による半導体装置４０の構成を模式的に示す平面図であって、図２と対比される図である。図８において、この半導体装置４０が半導体装置２と異なる点は、インバータ３が内部電圧発生回路４１で置換され、端子Ｔ１がリードフレーム１２で置換され、端子Ｔ２，Ｔ３がそれぞれ端子Ｔ３１，Ｔ３２で置換されている点である。また、配線Ｌ１が除去され、配線Ｌ２，Ｌ３がそれぞれ配線Ｌ３１，Ｌ３２で置換され、抵抗体４および発振体６がコンデンサ４２で置換されている。
【００６６】
内部電圧発生回路４１は、外部から電源端子Ｔ３２を介して与えられる電源電圧ＶＣＣと、外部から接地端子Ｔ３１を介して与えられる接地電圧ＶＳＳとによって駆動され、内部電圧を生成する。この内部電圧は、半導体チップ１１内の他の回路で使用される。
【００６７】
端子Ｔ３１，Ｔ３２は、それぞれ配線Ｌ３１，Ｌ３２に半田付けされている。コンデンサ４２の２つの端子は、それぞれ端子Ｔ３１,Ｔ３２に隣接して配置され、それぞれ配線Ｌ３１,Ｌ３２に半田付けされる。コンデンサ４２は、端子Ｔ３１,Ｔ３２間の電圧を安定化させるために設けられている。他の構成は実施の形態１と同様であるので、その説明は繰り返さない。
【００６８】
この実施の形態４では、パッケージ１０の１つの隅に端子Ｔ３１，Ｔ３２が設けられ、複数のリード１２のピッチが変更された場合でも、端子Ｔ３１，Ｔ３２のピッチおよび寸法は変更されない。また、端子Ｔ３１，Ｔ３２の先端は、端子Ｔ３１，Ｔ３２の延在する方向と直交する直線Ａに沿って配列されている。また、端子Ｔ３１，Ｔ３２の先端と２つのパッドＰの間の２つのインピーダンスは互いに等しい。
【００６９】
したがって、複数のリード１２のピッチが変更された場合でも、端子ＴＴ３１，Ｔ３２の先端とコンデンサ４２との間における配線Ｌ３１，Ｌ３２の長さを等しく、かつ短く維持することができる。また、内部電圧発生回路４１の２つのパッドＰとコンデンサ４２の端子との間の２つのインピーダンスを互いに等しく、かつ小さく維持することができる。よって、複数のリード１２のピッチが変更された場合でも、ノイズが半導体装置４０に及ぼす影響を小さく抑制することができ、また、コンデンサ４２の特性が変化するのを防止することができる。
【００７０】
また、パッケージ１０の１つの隅に端子Ｔ３１，Ｔ３２を設けたので、コンデンサ４２を配置し易い。また、半導体チップ１１の１つの隅に内部電圧発生回路４１を設けたので、内部電圧発生回路４１用の電源とその他の回路用の電源とを分離し易く、また、ノイズ対策が取り易い。また、端子Ｔ３１，Ｔ３２とリード１２の形状が異なるので、プリント配線基板の表面に半導体装置４０が向きを間違えて搭載されて半導体装置４０が破壊されるのを防止することができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
１，２１  プリント配線基板、２，２２，３０，４０  半導体装置、３  インバータ、４  抵抗体、５，２８，２９  抵抗素子、６  発振体、７  発振子、８，９，２７，３２，３３，４２  コンデンサ、１０  パッケージ、１１  半導体チップ、１２  リード、１３  電極、１４  吊りリード、１５  ダイボンド材、２０  ＰＬＬ部、２３  ＶＣＯ、２４  分周器、２５  位相比較器、２６  ループフィルタ、３１  ＡＤコンバータ、４１  内部電圧発生回路、Ｔ  端子、Ｌ  配線、Ｐ  パッド、Ｗ  ボンディングワイヤ、Ａ  直線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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