(57)【要約】【課題】同一の半導体基板上にそれぞれ駆動電圧の異なるＭＯＳＦＥＴ及びＭＯＮＯＳ型メモリ素子を搭載する半導体装置及びその製造方法に関して、従来の方法では、膜厚の異なるゲート絶縁膜やメモリ絶縁膜に対して、それぞれ別個に成膜し、マスキングし、エッチングすることによって形成していた。【解決手段】高耐圧ＭＯＳＦＥＴに関しては、下地絶縁膜として高耐圧用ゲート絶縁膜又は低耐圧用ゲート絶縁膜を有し、その上部に不揮発性半導体記憶素子のメモリ絶縁膜を備える４層構造のゲート絶縁膜とした。これにより、高耐圧ＭＯＳＦＥＴの耐圧の確保及び低耐圧ＭＯＳＦＥＴの絶縁耐圧の維持と、製造プロセスの短縮と、を両立できる。【選択図】図１
2013201335.tif 000002
【特許請求の範囲】
【請求項１】
トンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を積層してなる３層構造のメモリ絶縁膜を有するＭＯＳＦＥＴ型の不揮発性半導体記憶素子と、
前記不揮発性半導体記憶素子の所定の動作を制御するために、低耐圧用ゲート絶縁膜を有する低耐圧ＭＯＳＦＥＴ及び高耐圧用ゲート絶縁膜を有する高耐圧ＭＯＳＦＥＴと、
を、半導体基板に設けるメモリ素子領域、低耐圧素子領域、高耐圧素子領域にそれぞれ設ける半導体装置の製造方法において、
前記メモリ素子領域と前記低耐圧素子領域と前記高耐圧素子領域とに、同時に下地絶縁膜を形成する第１の絶縁膜形成工程と、
前記メモリ素子領域の前記下地絶縁膜を除去する下地絶縁膜除去工程と、
前記下地絶縁膜除去工程の後に、前記高耐圧素子領域と前記低耐圧素子領域と前記メモリ素子領域とに、同時に前記半導体基板側から前記トンネル絶縁膜、前記電荷蓄積用絶縁膜、前記トップ絶縁膜を順次積層してメモリ絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜形成工程の後に、前記低耐圧素子領域に、前記低耐圧用ゲート絶縁膜を形成する第３の絶縁膜形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記下地絶縁膜は前記低耐圧用ゲート絶縁膜であり、
前記第３の絶縁膜形成工程は、前記低耐圧素子領域の前記メモリ絶縁膜を除去することで前記低耐圧用ゲート絶縁膜を形成するものであること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地絶縁膜は前記高耐圧用ゲート絶縁膜であり、
前記第３の絶縁膜形成工程は、前記低耐圧素子領域の前記メモリ絶縁膜及び前記下地絶縁膜を除去して前記半導体基板の表面を露出させた後に、前記低耐圧用ゲート絶縁膜を形成するものであること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記下地絶縁膜は前記高耐圧用ゲート絶縁膜であり、
前記第３の絶縁膜形成工程は、前記低耐圧素子領域の前記メモリ絶縁膜を除去し、前記下地絶縁膜の一部を除去することで、前記低耐圧用ゲート絶縁膜を形成するものであること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
トンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を積層してなる３層構造のメモリ絶縁膜を有するＭＯＳＦＥＴ型の不揮発性半導体記憶素子と、
前記不揮発性半導体記憶素子の所定の動作を制御するために、低耐圧用ゲート絶縁膜を有する低耐圧ＭＯＳＦＥＴ及び高耐圧用ゲート絶縁膜を有する高耐圧ＭＯＳＦＥＴと、
を同一の半導体基板に混載した半導体装置において、
前記高耐圧ＭＯＳＦＥＴは、下地絶縁膜として前記高耐圧用ゲート絶縁膜又は前記低耐圧用ゲート絶縁膜を有し、その上部に前記メモリ絶縁膜を備える４層構造のゲート絶縁膜を有することを特徴とする半導体装置。
【請求項６】
前記低耐圧用ゲート絶縁膜と前記高耐圧用ゲート絶縁膜とは、材質が同じであり、
前記低耐圧用ゲート絶縁膜は、前記高耐圧用ゲート絶縁膜よりも膜厚が薄く、前記トンネル絶縁膜よりも膜厚が厚いことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の半導体基板上の異なる素子領域に耐電圧が異なるＭＯＳＦＥＴと半導体メモリ素子とが設けられた半導体装置と、その製造方法とに関する。
【背景技術】
【０００２】
電子時計や携帯電話機などの電子機器を制御するマイクロコンピュータを始め、液晶表示装置を駆動するＩＣなどには、多数の半導体メモリ素子や半導体スイッチング素子を集積した半導体装置が使用されている。
【０００３】
そのような半導体メモリ素子は、電気的にデータの書き換えができ、電源をオフにしても記憶したデータを保持することができる不揮発性メモリ素子が多用されている。このような不揮発性メモリ素子は、従来はフローティングゲート型メモリ素子が殆どであったが、近年はＭＯＮＯＳ型メモリ素子が使用されるようになってきている。
【０００４】
ＭＯＮＯＳ型メモリ素子は、金属（ｍｅｔａｌ）、酸化膜（Ｏｘｉｄｅ）、窒化膜（Ｎｉｔｒｉｄｅ）、酸化膜（Ｏｘｉｄｅ）、半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）という構成の不揮発性メモリ素子である。
【０００５】
ＭＯＮＯＳ型メモリ素子は、半導体基板であるシリコン基板上に、シリコン酸化膜からなるトンネル酸化膜と、電荷を蓄積するシリコン窒化膜からなるメモリ窒化膜と、シリコン酸化膜からなるトップ酸化膜を順次積層してＯＮＯ膜を形成し、そのトップ酸化膜上にポリシリコン等によるメモリゲート電極を形成する構造を有している。
【０００６】
ＭＯＮＯＳ型メモリ素子は、従来のフローティングゲート型メモリ素子に比して、比較的低電圧で、データの書き込みや消去を行うことができるという特徴があり、近年多くの半導体装置に採用され始めた。
【０００７】
このような構成を有するＭＯＮＯＳ型メモリ素子へのデータの書き込み及び消去は、メモリゲート電極とシリコン基板間とへの印加電圧を変化させることにより行う。
例えば、書き込み時には、メモリゲート電極に書き込み電圧を印加し、シリコン基板を接地電位とすることにより、シリコン基板の表面近傍の電荷がトンネル酸化膜を通過してメモリ窒化膜へ蓄積される。消去時には、メモリゲート電極を接地電位とし、シリコン基板に消去電圧を印加することにより、メモリ窒化膜に蓄積されている電荷がトンネル酸化膜を通過してシリコン基板へ引き抜かれる。
【０００８】
半導体装置に複数のＭＯＮＯＳ型メモリ素子を搭載している場合、各個のメモリ素子に対してデータの書き換えや読み出しを正しく行うためには、メモリ素子を選択するアドレストランジスタが、メモリ素子ごとに必要である。そのようなアドレストランジスタは、ＭＯＳＦＥＴが使用される。
【０００９】
すでに説明したように、ＭＯＮＯＳ型メモリ素子は、従来に比べて書き込み電圧を低電圧（例えば、１０Ｖ以下）にすることが可能になるため、アドレストランジスタであるＭＯＳＦＥＴも特殊な高耐圧構造とする必要性がない。
そのため、通常の低耐圧ＭＯＳＦＥＴをアドレストランジスタとして用い、各ＭＯＮＯＳ型メモリ素子に隣接して設けることができる。このような構成は、多くの提案をみるものである。
【００１０】
しかし、より高集積化あるいは多機能化した半導体装置を構成するためには、同一の半導体基板上に他の装置との信号のやり取りを行う入出力回路や昇圧回路などを搭載する必要がある。このような回路は、より駆動電圧の高い高耐圧のＭＯＳＦＥＴで構成される場合が多い。
【００１１】
ＭＯＳＦＥＴは、知っての通り、金属（Ｍｅｔａｌ）、酸化膜（Ｏｘｉｄｅ）、半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）という構成であり、シリコン基板上にシリコン酸化膜によるゲート絶縁膜を形成し、その上にポリシリコン等によるゲート電極を設けている。そして、耐電圧が異なるＭＯＳＦＥＴは、そのゲート絶縁膜の膜厚が異なる。つまり、通常の低耐圧ＭＯＳＦＥＴよりも高耐圧ＭＯＳＦＥＴの方が、ゲート絶縁膜の膜厚が厚い。
【００１２】
このように、同一の半導体基板上にＭＯＮＯＳ型メモリ素子と、低耐圧ＭＯＳＦＥＴと、高耐圧ＭＯＳＦＥＴとを混載した半導体装置が知られている（例えば、特許文献１参照。）。
【００１３】
特許文献１に示した従来技術に関る製造方法について、図７を用いて説明する。
なお、説明あっては、ＭＯＳＦＥＴ、ＭＯＮＯＳ型メモリ素子におけるゲート絶縁膜、及びＯＮＯ膜を形成する製造方法について説明し、それ以外の製造方法については説明を省略する。
【００１４】
図７において、９１は半導体基板、９２は素子分離絶縁膜、９４はトップ酸化膜、９５は電荷蓄積用絶縁膜、９６はトンネル絶縁膜、９８は高耐圧素子領域、９９は低耐圧素子領域、１００はＭＯＮＯＳ型メモリ素子領域、１０３は低耐圧ゲート絶縁膜、１０４は高耐圧ゲート絶縁膜である。トップ絶縁膜９４と電荷蓄積用絶縁膜９５とトンネル絶縁膜９６とでメモリ絶縁膜９７を構成する。
【００１５】
図７（ａ）は、素子分離後、メモリ絶縁膜９７を形成する様子を示している。図７（ｂ）は、低耐圧ゲート絶縁膜１０３を形成する様子を示している。図７（ｃ）は、高耐圧ゲート絶縁膜１０４を形成する様子を示している。
【００１６】
特許文献１に示した従来技術にかかる製造方法は、図７（ａ）から図７（ｃ）を順番に見て理解できるように、ＭＯＮＯＳ型メモリ素子領域１００のメモリ絶縁膜９７と、高耐圧素子領域９８の高耐圧ゲート絶縁膜１０４と、低耐圧素子領域９９の低耐圧ゲート絶縁膜１０３を、それぞれ別個に成膜し、その後に所定形状に加工してなる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００２−３２４８６０号公報（第５頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１に示した従来技術にかかる製造方法は、搭載する素子の構造ごとに個別にメモリ絶縁膜９７、低耐圧ゲート絶縁膜１０３、高耐圧ゲート絶縁膜１０４を形成していたため、これにより製造プロセスが長くなるという問題があった。
【００１９】
また、搭載する素子のうち他の素子の膜を形成しているときに受けるダメージや、搭載する素子の製造ばらつきにより電気特性が劣化してしまうという問題もある。
【００２０】
例えば、低耐圧素子領域９９及び高耐圧素子領域９８は、メモリ絶縁膜９７のエッチング加工及び高耐圧ゲート絶縁膜１０４のエッチング加工によって、半導体基板９１表面が
２度エッチングに晒されてダメージを受ける。特に低耐圧素子領域９９に設ける低耐圧ゲート絶縁膜１０３膜は、高耐圧素子領域９８に設ける高耐圧ゲート絶縁膜１０４に比べてその膜質が薄いため、低耐圧ＭＯＳＦＥＴはその影響を受けやすく、絶縁耐圧不良を引き起こす危険性が高くなるのである。この絶縁耐圧不良が発生するとＭＯＳＦＥＴとしての機能を損なうため、問題である。
【００２１】
また例えば、高耐圧素子領域９８に形成するＭＯＳＦＥＴの高耐圧ゲート絶縁膜１０４は、製造工程のばらつきなどで、設計値通りの膜厚で形成できないことがある。仮に膜厚が薄くなってしまうと、耐電圧が低くなり、高耐圧素子としての電気特性が低下してしまうのである。
高耐圧素子領域９８に形成するＭＯＳＦＥＴは、入出力回路や昇圧回路、ＭＯＮＯＳ型メモリ素子へのデータの書き込み電圧や消去電圧を発生する回路などを構成するため、半導体装置として正常に機能しなくなり、問題である。
【００２２】
本発明は、このような問題を解決するためになされたものであって、半導体基板上にメモリ素子と低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴとを混載した半導体装置において、高耐圧ＭＯＳＦＥＴの耐圧の確保及び低耐圧ＭＯＳＦＥＴの絶縁耐圧の維持と、製造プロセスの短縮と、を両立させる技術の提供を目的とするものである。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の半導体装置の製造方法は、以下の方法を採用するものである。
【００２４】
トンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を積層してなる３層構造のメモリ絶縁膜を有するＭＯＳＦＥＴ型の不揮発性半導体記憶素子と、不揮発性半導体記憶素子の所定の動作を制御するために、低耐圧用ゲート絶縁膜を有する低耐圧ＭＯＳＦＥＴ及び高耐圧用ゲート絶縁膜を有する高耐圧ＭＯＳＦＥＴとを、半導体基板に設けるメモリ素子領域、低耐圧素子領域、高耐圧素子領域にそれぞれ設ける半導体装置の製造方法であって、
メモリ素子領域と低耐圧素子領域と高耐圧素子領域とに、同時に下地絶縁膜を形成する第１の絶縁膜形成工程と、メモリ素子領域の下地絶縁膜を除去する下地絶縁膜除去工程と、下地絶縁膜除去工程の後に、高耐圧素子領域と低耐圧素子領域とメモリ素子領域とに、同時に半導体基板側からトンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を順次積層してメモリ絶縁膜を形成する第２の絶縁膜形成工程と、第２の絶縁膜形成工程の後に、低耐圧素子領域に、低耐圧用ゲート絶縁膜を形成する第３の絶縁膜形成工程と、を有することを特徴とする。
【００２５】
このようにすれば、高耐圧ＭＯＳＦＥＴのゲート絶縁膜を、下地絶縁膜とメモリ絶縁膜とで構成するから、高耐圧ＭＯＳＦＥＴの耐圧確保ができ、これを少ない製造工程で形成できるため、製造工程を短縮することができる。半導体基板表面がエッチング晒される機会が少ないため、低耐圧ＭＯＳＦＥＴの絶縁耐圧維持もできる。
【００２６】
下地絶縁膜は低耐圧用ゲート絶縁膜であり、第３の絶縁膜形成工程は、低耐圧素子領域のメモリ絶縁膜を除去することで低耐圧用ゲート絶縁膜を形成するようにしてもよい。
【００２７】
このようにすれば、高耐圧ＭＯＳＦＥＴのゲート絶縁膜を、低耐圧ＭＯＳＦＥＴのゲート絶縁膜とメモリ絶縁膜とで構成できるから、製造工程を増加せず、高耐圧ＭＯＳＦＥＴの耐圧確保ができる。
【００２８】
下地絶縁膜は高耐圧用ゲート絶縁膜であり、第３の絶縁膜形成工程は、低耐圧素子領域のメモリ絶縁膜及び下地絶縁膜を除去して半導体基板の表面を露出させた後に、低耐圧用
ゲート絶縁膜を形成するようにしてもよい。
【００２９】
このようにすれば、高耐圧ＭＯＳＦＥＴのゲート絶縁膜を、高耐圧ＭＯＳＦＥＴのゲート絶縁膜とメモリ絶縁膜とで構成できるから、製造工程を増加せず、高耐圧ＭＯＳＦＥＴはより高い耐圧を確保できる。
【００３０】
下地絶縁膜は高耐圧用ゲート絶縁膜であり、第３の絶縁膜形成工程は、低耐圧素子領域のメモリ絶縁膜を除去し、下地絶縁膜の一部を除去することで、低耐圧用ゲート絶縁膜を形成するようにしてもよい。
【００３１】
このようにすれば、低耐圧ＭＯＳＦＥＴのゲート絶縁膜を、高耐圧ＭＯＳＦＥＴのゲート絶縁膜を薄く加工することで構成できるから、製造工程が増加しない。
【００３２】
上記目的を達成するために、本発明の半導体装置は、以下の構造を採用するものである。
【００３３】
トンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を積層してなる３層構造のメモリ絶縁膜を有するＭＯＳＦＥＴ型の不揮発性半導体記憶素子と、不揮発性半導体記憶素子の所定の動作を制御するために、低耐圧用ゲート絶縁膜を有する低耐圧ＭＯＳＦＥＴ及び高耐圧用ゲート絶縁膜を有する高耐圧ＭＯＳＦＥＴと、を同一の半導体基板に混載した半導体装置であって、高耐圧ＭＯＳＦＥＴは、下地絶縁膜として高耐圧用ゲート絶縁膜又は低耐圧用ゲート絶縁膜を有し、その上部にメモリ絶縁膜を備える４層構造のゲート絶縁膜を有することを特徴とする。
【００３４】
このような構成とすることにより、高耐圧ＭＯＳＦＥＴは、４層構造のゲート絶縁膜となるため、絶縁耐圧特性が向上する。
【００３５】
低耐圧用ゲート絶縁膜と高耐圧用ゲート絶縁膜とは、材質が同じであり、低耐圧用ゲート絶縁膜は、高耐圧用ゲート絶縁膜よりも膜厚が薄く、トンネル絶縁膜よりも膜厚が厚くなるようにしてもよい。
【００３６】
このような構成とすることにより、製造工程を増加させずに、低耐圧ＭＯＳＦＥＴを、トンネル効果の発生を防止し、閾値電圧も低くすることができる。
【発明の効果】
【００３７】
本発明によれば、高耐圧ＭＯＳＦＥＴの耐圧確保と低耐圧ＭＯＳＦＥＴの絶縁耐圧維持とを、少ない製造工程で形成できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の半導体装置の第１の実施形態の構造を説明するために模式的に示す断面図である。
【図２】本発明の半導体装置の第１の実施形態の製造方法を説明するための断面図である。
【図３】本発明の半導体装置の第２の実施形態の構造を説明するために模式的に示す断面図である。
【図４】本発明の半導体装置の第２の実施形態の製造方法を説明するための断面図である。
【図５】本発明の半導体装置の第３の実施形態の構造を説明するために模式的に示す断面図である。
【図６】本発明の半導体装置の第３の実施形態の製造方法を説明するための断面図である。
【図７】知られている半導体装置を説明するための断面図である。
【発明を実施するための形態】
【００３９】
本発明の半導体装置は、ＭＯＳＦＥＴ型の不揮発性半導体記憶素子のメモリ絶縁膜と、高耐圧素子のゲート絶縁膜と、低耐圧素子のゲート絶縁膜とをそれぞれ別個に形成するのではなく、高耐圧ＭＯＳＦＥＴのゲート絶縁膜を下地絶縁膜とメモリ絶縁膜とで構成する。
【００４０】
この下地絶縁膜は、高耐圧ＭＯＳＦＥＴのゲート絶縁膜として十分な耐電圧が確保できる、いわゆる高耐圧用ゲート絶縁膜そのものか、低耐圧ＭＯＳＦＥＴのゲート絶縁膜として十分な耐電圧が確保できる、いわゆる低耐圧用ゲート絶縁膜のどちらかを用いることができる。
【００４１】
つまり、下地絶縁膜を高耐圧用ゲート絶縁膜そのものとする場合、高耐圧ＭＯＳＦＥＴのゲート絶縁膜は、高耐圧用ゲート絶縁膜とメモリ絶縁膜との２つの膜で構成することになる。一方、下地絶縁膜を低耐圧用ゲート絶縁膜とする場合、高耐圧ＭＯＳＦＥＴのゲート絶縁膜は、低耐圧用ゲート絶縁膜とメモリ絶縁膜との２つの膜で構成することになる。
【００４２】
上述のどちらの場合も、メモリ絶縁膜は、半導体基板側からトンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜の３つの絶縁膜を順次積層してなるから、高耐圧ＭＯＳＦＥＴのゲート絶縁膜は、下地絶縁膜であるそれら３つの絶縁膜と高耐圧用ゲート絶縁膜との４層の絶縁膜となるか、それら３つの絶縁膜と低耐圧用ゲート絶縁膜との４層の絶縁膜のどちらかとなる。
【００４３】
高耐圧ＭＯＳＦＥＴのゲート絶縁膜は、従来知られているような構成を有するときに必要な膜厚に比してこの４層構造の膜厚はより厚くなる。このため、高耐圧ＭＯＳＦＥＴは、より高い耐電圧を有することができる。
【００４４】
以下、本発明の半導体装置の実施形態を説明するが、実施例１として、下地絶縁膜を低耐圧ＭＯＳＦＥＴのゲート絶縁膜である低耐圧用ゲート絶縁膜を用いる例を説明する。
実施例２として、下地絶縁膜を高耐圧ＭＯＳＦＥＴのゲート絶縁膜である高耐圧用ゲート絶縁膜を用いる例を説明する。
実施例３として、実施例２と同様に下地絶縁膜に高耐圧ＭＯＳＦＥＴのゲート絶縁膜である高耐圧用ゲート絶縁膜を用い、この絶縁膜の一部を除去することで低耐圧ＭＯＳＦＥＴのゲート絶縁膜を形成する例を説明する。
【００４５】
なお、実施例の説明にあっては、トンネル絶縁膜、電荷蓄積用絶縁膜、トップ絶縁膜を積層してなる３層構造のメモリ絶縁膜を有するＭＯＳＦＥＴ型の不揮発性半導体記憶素子として、ＭＯＮＯＳ型メモリ素子を用いる例で説明する。
【００４６】
また、説明は図面を使用して行うが、その図面は、発明を説明するために必要な部分のみを示す模式図としている。例えば、一部の図面を除きゲート電極やソース領域やドレイン領域などについての記載を省略している。また、発明に直接関係のない構成、例えば、半導体装置を構成する金属配線や最終保護膜などについても記載を省略している。
なお、説明にあっては、同一の構成には同一の番号を付与しており、説明を省略する。
【実施例１】
【００４７】
以下、半導体装置の第１の実施形態を図１及び図２を用いて説明する。
第１の実施形態は、すでに説明したように、下地絶縁膜を低耐圧ＭＯＳＦＥＴのゲート
絶縁膜である低耐圧用ゲート絶縁膜を用いる例である。
【００４８】
［第１の実施形態の構造：図１］
まず、図１を用いて構造を説明する。
図１は、半導体装置の構造を模式的に示す断面図である。図１（ａ）は、後述する製造方法によって、高耐圧素子領域と、低耐圧素子領域と、ＭＯＮＯＳ型メモリ素子領域とに、それぞれゲート絶縁膜及びメモリ絶縁膜を形成したところを模式的に示す断面図であり、
図１（ｂ）は、その後にゲート電極、ソース領域やドレイン領域を設けたところを模式的に示す断面図である。
【００４９】
図１において、１は半導体基板、２は素子分離絶縁膜である。３は下地絶縁膜であり、低耐圧ＭＯＳＦＥＴのゲート絶縁膜である低耐圧用ゲート絶縁膜である。４はトップ絶縁膜、５は電荷蓄積用絶縁膜、６はトンネル絶縁膜、８は高耐圧素子領域、９は低耐圧素子領域、１０はＭＯＮＯＳ型メモリ素子領域である。トップ絶縁膜４と電荷蓄積用絶縁膜５とトンネル絶縁膜６とでメモリ絶縁膜７を構成する。
【００５０】
同じく図１において、１ａはＭＯＮＯＳ型メモリ素子領域１０の半導体基板１の表面近傍の領域であり、ＭＯＮＯＳ型メモリ素子を構成するソース領域やドレイン領域を形成する部分である。
【００５１】
また、１２ａは、高耐圧ＭＯＳＦＥＴのゲート電極、１２ｂは低耐圧ＭＯＳＦＥＴのゲート電極、１２ｃはＭＯＮＯＳ型メモリ素子のメモリゲート電極である。１１ａ、１１ｂ、１１ｃは、それぞれ高耐圧ＭＯＳＦＥＴ、高耐圧ＭＯＳＦＥＴ、ＭＯＮＯＳ型メモリ素子のソース領域やドレイン領域である。
【００５２】
半導体基板１は、例えば、シリコン基板を用いることができる。また、下地絶縁膜３、トンネル絶縁膜６及びトップ絶縁膜４は、シリコン酸化膜で構成することができる。そして、電荷蓄積用絶縁膜５は、シリコン窒化膜によって構成することができる。
【００５３】
高耐圧素子領域８の半導体基板１の表面には、下地絶縁膜３が形成されている。この下地絶縁膜３は低耐圧用ゲート絶縁膜であるから、低耐圧素子領域９の半導体基板１の表面にも設けている。
その膜厚は、低耐圧ＭＯＳＦＥＴの動作電圧に則して決められるものであるが、一例を示すと、低耐圧ＭＯＳＦＥＴの動作電圧を１．５Ｖ（絶対値）とすると、１００Å程度である。
【００５４】
高耐圧素子領域８の半導体基板１の表面に設けている下地絶縁膜３の上部には、トンネル絶縁膜６と電荷蓄積用絶縁膜５とトップ絶縁膜４とが順次積層されたメモリ絶縁膜７が形成されている。このメモリ絶縁膜７は、ＭＯＮＯＳ型メモリ素子領域１０の半導体基板１の表面にも設けており、データを書き込むと電荷蓄積用絶縁膜５に電荷がトラップされる。
【００５５】
つまり、メモリ絶縁膜７は、高耐圧素子領域８においては高耐圧用ゲート絶縁膜の一部となり、ＭＯＮＯＳ型メモリ素子領域１０においてはメモリ絶縁膜となっている。
【００５６】
トンネル絶縁膜６と電荷蓄積用絶縁膜５とトップ絶縁膜４とのそれぞれの膜厚は、ＭＯＮＯＳ型メモリ素子の電気特性により決められている。
一例を示すと、書き込み電圧及び消去電圧を９．０Ｖ（絶対値）とすると、トンネル絶縁膜６は２０Å程度、電荷蓄積用絶縁膜５は９０Å程度、トップ絶縁膜４は４０Å程度で
ある。
【００５７】
高耐圧素子領域８に設ける高耐圧ＭＯＳＦＥＴは、そのゲート絶縁膜は、下地絶縁膜３とメモリ絶縁膜７とで合計すると４層構造となっている。半導体基板１と電荷蓄積用絶縁膜５との間には、トンネル絶縁膜６と下地絶縁膜３とがあるためその膜厚は厚く、半導体装置の製造中又は製造後にもトンネル効果が発生せず、電荷蓄積用絶縁膜５へのチャージが成されない。
【００５８】
図１（ｂ）に示すように、高耐圧素子領域８に形成する高耐圧ＭＯＳＦＥＴのゲート電極１２ａは、下地絶縁膜３とメモリ絶縁膜７との上部に所定の形状で設ける。低耐圧素子領域９に形成する低耐圧ＭＯＳＦＥＴのゲート電極１２ｂは、下地絶縁膜３の上部に所定の形状で設ける。ＭＯＮＯＳ型メモリ素子領域１０に形成するＭＯＮＯＳ型メモリ素子のメモリゲート電極１２ｃは、半導体基板１の上部に所定の形状で設ける。
【００５９】
なお、ゲート電極１２ａ、１２ｂ及びメモリゲート電極１２ｃは、例えば、ポリシリコンで形成することができる。
【００６０】
図１に示す例では、ＭＯＮＯＳ型メモリ素子領域１０の領域１ａの上部には下地絶縁膜３を設けないものであるが、この部分に下地絶縁膜３を設けてもよく、その理由については、後述の第２の実施形態で詳述する。
【００６１】
図１に示す例では、高耐圧素子領域８及び低耐圧素子領域９にソース領域やドレイン領域（１１ａや１１ｂ）を形成する場合、イオン注入技術を用いて不純物イオンを半導体基板１に導入するときは、この下地絶縁膜３を貫通するようにしてイオン注入すればよい。
同様に、ＭＯＮＯＳ型メモリ素子領域１０にソース領域やドレイン領域（１１ｃ）を形成する場合、領域１ａにイオン注入すればよい。イオン注入後、所定の熱拡散処理を行うことで、半導体基板１内にソース領域やドレイン領域が形成される。
【００６２】
［第１の実施形態の製造方法の説明：図１、図２］
次に、主に図２を用いて製造方法を説明する。
図２は、図１に示す構造の製造方法を順に説明するために模式的に表した断面図である。図２（ａ）は、素子分離工程後、下地絶縁膜３を形成する様子を示している。図２（ｂ）は、メモリ絶縁膜７を順に成膜する様子を示している。図２（ｃ）は、メモリ絶縁膜７を所定の形状にマスキングしてエッチングする様子を示している。
【００６３】
第１の実施形態の製造方法の特徴は、半導体基板に設ける素子分離膜にて高耐圧素子領域８、低耐圧素子領域９、ＭＯＮＯＳ型メモリ素子領域１０を形成した後、これら３つの領域に、一度に下地絶縁膜として低耐圧用ゲート絶縁膜（低耐圧ＭＯＳＦＥＴのゲート絶縁膜）を形成する点にある。
【００６４】
［第１の絶縁膜形成工程：図２（ａ）］
図２（ａ）に示すように、半導体基板１を選択的に酸化し、素子分離絶縁膜２を形成する。この製造工程は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法と呼ばれる公知の選択酸化法で形成する。素子分離絶縁膜２の膜厚は、例えば、５０００Å程度である。
【００６５】
素子分離絶縁膜２を形成した後は、半導体基板１の表面が露出しており、この部分が素子形成領域となっている。この素子形成領域がそれぞれ高耐圧素子領域８、低耐圧素子領域９、ＭＯＮＯＳ型メモリ素子領域１０となり、ゲート絶縁膜をはじめとする構成物を形成する領域となる。また素子分離絶縁膜２によって、隣接する素子形成領域との電気的絶
縁性が確保される。
【００６６】
次に、下地絶縁膜３を形成する。下地絶縁膜３は一般的な熱酸化法によって形成する。熱酸化法では半導体基板１の表面のシリコンを酸化させることによって酸化膜を成長させるので、シリコンが露出している半導体基板１の表面の全領域に、下地絶縁膜３は形成される。
【００６７】
なお、この下地絶縁膜３の形成は、上述の製造方法では半導体基板１を酸化処理して行う例を示したが、これに限定はしない。
例えば、半導体基板１の上部に、シリコン酸化膜を公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法などにより堆積させて形成してもよいのである。
【００６８】
この下地絶縁膜３は、低耐圧ＭＯＳＦＥＴの動作電圧に則して決められるものである。
一例を示すと、動作電圧を１．５Ｖ（絶対値）とすると、１００Å程である。
【００６９】
［下地絶縁膜除去工程］
次に、高耐圧素子領域８及び低耐圧素子領域９の半導体基板１の表面をマスキングし、ＭＯＮＯＳ型メモリ素子領域１０の下地絶縁膜３のみをエッチングして除去する。これにより、ＭＯＮＯＳ型メモリ素子領域１０は半導体基板１の表面が露出した状態となる。
【００７０】
マスキングによる被服膜は、例えば、ポジレジストを用いることができる。この膜を用いたとき、エッチングは、フッ酸溶液を用いて２０秒程度のウェット処理を行う。
【００７１】
［第２の絶縁膜形成工程：図２（ｂ）］
図２（ｂ）に示すように、半導体基板１の表面にメモリ絶縁膜７を形成するべく、まずは半導体基板１の表面を酸化してトンネル絶縁膜６を形成する。ＭＯＮＯＳ型メモリ素子領域１０にあっては、半導体基板１の表面にトンネル絶縁膜６が形成され、高耐圧素子領域８及び低耐圧素子領域９にあっては、下地絶縁膜３の上部にトンネル絶縁膜６が形成される。
【００７２】
そして、トンネル絶縁膜６の上面に電荷蓄積用絶縁膜５を知られているＣＶＤ法などで形成し、電荷蓄積用絶縁膜５の表面を再び酸化してトップ絶縁膜４を形成する。
【００７３】
一例をあげると、トンネル絶縁膜６の酸化条件は、その膜厚を２０Åとすると、９００℃で２５分である。トップ絶縁膜４の酸化条件は、その膜厚を４０Åとすると、９５０℃で２９分である。また、ＣＶＤ法による電荷蓄積用絶縁膜５の形成条件は、その膜厚を９０Åとすると、７００℃で６分である。
【００７４】
［第３の絶縁膜形成工程：図２（ｃ）］
図２（ｃ）に示すように、高耐圧素子領域８及びＭＯＮＯＳ型メモリ素子領域１０のうち、後にゲート電極を形成する部分を覆うように図示しないレジストによりマスキングする。このとき、低耐圧素子領域９にはマスキング用のレジストは設けない。
【００７５】
そしてエッチング処理によってトップ絶縁膜４、電荷蓄積用絶縁膜５、トンネル絶縁膜６をエッチングする。このエッチングはエッチング条件を変えて複数回に分けて実施してもよく、これにより、高耐圧素子領域８及びＭＯＮＯＳ型メモリ素子領域１０のメモリ絶縁膜７は、所定形状に加工されて残り、低耐圧素子領域９のメモリ絶縁膜７は全て除去されて下地絶縁膜３のみ残るようにエッチングされる。
【００７６】
このときのエッチング処理にかかるエッチング条件は、エッチング条件を変えて複数回に分けて実施するときは、各絶縁膜ごとに、例えば、トップ絶縁膜４はフッ酸溶液による１５秒のウェットエッチングを、電荷蓄積用絶縁膜５はフロン系ガスによる１分のドライエッチングを、トンネル絶縁膜６はフッ酸溶液による３５秒のウェットエッチングを、それぞれ行う。
【００７７】
このエッチング処理により、低耐圧素子領域９にはメモリ絶縁膜７がなくなり下地絶縁膜３が露出することで、低耐圧用ゲート絶縁膜（低耐圧ＭＯＳＦＥＴのゲート絶縁膜）が形成されることになる。
【００７８】
以上の製造工程により、高耐圧素子領域８の表面には下地絶縁膜３及びメモリ絶縁膜７から成る４層のゲート絶縁膜が、低耐圧素子領域９の表面には下地絶縁膜３から成る単層の低耐圧用ゲート絶縁膜が、ＭＯＮＯＳ型メモリ素子領域１０の表面にはメモリ絶縁膜７から成る３層のメモリゲート絶縁膜が、それぞれ形成されたこととなる。
【００７９】
後に、半導体基板１の上部に所定の膜厚でポリシリコンを形成し、マスキング及びエッチングの製造工程によって、高耐圧素子領域８、低耐圧素子領域９、ＭＯＮＯＳ型メモリ素子領域１０には、図１（ｂ）に示すように、ゲート電極１２ａ、１２ｂ、メモリゲート電極１２ｃを所定の形状に形成する。
【００８０】
また、これ以降の製造工程、例えば、ソース領域やドレイン領域（１１ａ〜１１ｃ）の形成工程や金属配線形成工程などについては、公知の技術を用いるものであるから、説明は省略する。
【実施例２】
【００８１】
以下、半導体装置の第２の実施形態を図３及び図４を用いて説明する。
第２の実施形態は、すでに説明したように、下地絶縁膜を高耐圧ＭＯＳＦＥＴのゲート絶縁膜である高耐圧用ゲート絶縁膜を用いる例である。
【００８２】
［第２の実施形態の構造：図３］
まず、図３を用いて構造を説明する。
図３は、半導体装置の構造を模式的に示す断面図であって、後述する製造方法によって、高耐圧素子領域と、低耐圧素子領域と、ＭＯＮＯＳ型メモリ素子領域とに、それぞれゲート絶縁膜及びメモリ絶縁膜を形成したところを模式的に示す断面図である。
【００８３】
図３において、１３は下地絶縁膜であり、この実施形態では高耐圧用ゲート絶縁膜である。３ａは低耐圧ＭＯＳＦＥＴのゲート絶縁膜であり、第１の実施形態では下地絶縁膜３に相当する絶縁膜である。
【００８４】
高耐圧素子領域８の半導体基板１の表面には、下地絶縁膜１３が形成されている。その膜厚は、高耐圧ＭＯＳＦＥＴの動作電圧を鑑みて決められるものであるが、この下地絶縁膜１３の上部にはメモリ絶縁膜７も設けているので、この４層構造にて高耐圧ＭＯＳＦＥＴの耐圧を確保するように設計すればよい。
一例を示すと、動作電圧を９．０Ｖ（絶対値）とすると、１５０Å程度である。
【００８５】
もちろん、この下地絶縁膜１３のみで高耐圧ＭＯＳＦＥＴのゲート耐圧を確保できる程度の膜厚を有するようにしてもよい。そうすると、その上部のメモリ絶縁膜７の膜厚も加わるので、さらに高い耐圧を有することができる。
【００８６】
いずれにしても、高耐圧素子領域８にあっては、半導体基板１と電荷蓄積用絶縁膜５と
の間には、トンネル絶縁膜６と下地絶縁膜１３とがあるから、半導体装置の製造中又は製造後にもトンネル効果が発生せず、電荷蓄積用絶縁膜５へのチャージが成されない。
【００８７】
高耐圧素子領域８の半導体基板１の表面のうち、下地絶縁膜１３を設けていない表面には、低耐圧ＭＯＳＦＥＴのゲート絶縁膜である低耐圧用ゲート絶縁膜３ａが設けてある。
同様に、この低耐圧用ゲート絶縁膜３ａは、低耐圧素子領域９の半導体基板１の表面と、ＭＯＮＯＳ型メモリ素子領域１０の半導体基板１の表面のうち、メモリ絶縁膜７を設けていない表面とにも設けている。
【００８８】
すでに説明した第１の実施形態では、ＭＯＮＯＳ型メモリ素子領域１０は、領域１ａが露出しており、ソース領域やドレイン領域（１１ｃ）を形成する場合、この部分にイオン注入していた。イオン注入は、注入条件によっては領域１ａの半導体基板１の表面にイオンの衝突によるダメージが生じてしまうことがある。
【００８９】
しかしながら、図３に示す第２の実施形態では、各素子を形成する領域の半導体基板１の表面には、低耐圧用ゲート絶縁膜３ａが設けてある。不純物イオンを半導体基板１に導入するときは、この低耐圧用ゲート絶縁膜３ａを貫通させてなる。このようにすれば、イオン注入条件によらず、半導体基板１の表面にイオン衝突によるダメージが生じてしまうことはない。
【００９０】
［第２の実施形態の製造方法の説明：図３、図４］
次に、主に図４を用いて製造方法を説明する。
図４は、図３に示す構造の製造方法を順に説明するために模式的に表した断面図である。図４（ａ）は、素子分離工程後、下地絶縁膜１３を形成し、その上部にメモリ絶縁膜７を形成する様子を示している。下地絶縁膜１３はＭＯＮＯＳ型メモリ素子領域１０には設けていない。図４（ｂ）は、メモリ絶縁膜７を所定の形状にマスキングしてエッチングすると共に、低耐圧素子領域９にあっては、下地絶縁膜１３をすべて除去する様子を示している。図４（ｃ）は、各素子領域の半導体基板１の表面に低耐圧ＭＯＳＦＥＴのゲート絶縁膜である低耐圧用ゲート絶縁膜３ａを形成する様子を示している。
【００９１】
第２の実施形態の製造方法の特徴は、半導体基板１に設ける素子分離絶縁膜２にて高耐圧素子領域８、低耐圧素子領域９、ＭＯＮＯＳ型メモリ素子領域１０を形成した後、これら３つの領域に、一度に下地絶縁膜１３として高耐圧用ゲート絶縁膜（高耐圧ＭＯＳＦＥＴのゲート絶縁膜）を形成し、高耐圧素子領域８以外の各素子領域の下地絶縁膜１３を除去し、その上で新たに低耐圧用ゲート絶縁膜３ａ（低耐圧ＭＯＳＦＥＴのゲート絶縁膜）を形成する点にある。
【００９２】
［第１の絶縁膜形成工程：図４（ａ）］
図４（ａ）に示すように、半導体基板１に素子分離絶縁膜２を形成する。
次に、下地絶縁膜１３を形成する。下地絶縁膜１３は一般的な熱酸化法によって形成する。熱酸化法では半導体基板１の表面のシリコンを酸化させることによって酸化膜を成長させるので、シリコンが露出している半導体基板１の表面の全領域に、下地絶縁膜１３は形成される。
【００９３】
なお、この下地絶縁膜１３の形成は、すでに説明しているように、公知のＣＶＤ法などにより堆積させて形成してもよい。
【００９４】
［下地絶縁膜除去工程：図４（ａ）］
同じく図４（ａ）に示すように、
高耐圧素子領域８及び低耐圧素子領域９を覆うようにし、ＭＯＮＯＳ型メモリ素子領域
１０が露出するようにマスキング及びエッチング技術を用いてＭＯＮＯＳ型メモリ素子領域１０の半導体基板１の表面に形成されている下地絶縁膜１３をエッチング除去する。このときの条件は、例えば、フッ酸溶液による２０秒程度のウェットエッチングである。
【００９５】
［第２の絶縁膜形成工程：図４（ａ）、図４（ｂ）］
同じく図４（ａ）に示すように、半導体基板１の表面にメモリ絶縁膜７を形成するべく、まずは半導体基板１の表面を酸化してトンネル絶縁膜６を形成する。そして、形成されたトンネル絶縁膜６の上面に電荷蓄積用絶縁膜５を知られているＣＶＤ法などで形成し、電荷蓄積用絶縁膜５の表面を再び酸化してトップ絶縁膜４を形成する。
【００９６】
［第３の絶縁膜形成工程：図４（ｂ）］
次に、メモリ絶縁膜７を所定の形状に加工する。高耐圧素子領域８とＭＯＮＯＳ型メモリ素子領域１０とにおいては、素子の形状に合わせてメモリ絶縁膜７の形状をマスキング及びエッチング技術を用いて形成し、低耐圧素子領域９に関しては、メモリ絶縁膜７は全て除去する。
【００９７】
次に、低耐圧素子領域９の半導体基板１の表面が露出するようにマスキングし、低耐圧素子領域９の下地絶縁膜３をエッチングして除去する。このときの条件は、例えば、フッ酸溶液による２０秒程度のウェットエッチングである。
【００９８】
次に、図４（ｃ）に示すように、半導体基板１の上部に低耐圧用ゲート絶縁膜３ａを形成する。
低耐圧素子領域９には、それよりも前の製造工程により半導体基板１が露出しているから、形成される低耐圧用ゲート絶縁膜３ａは、低耐圧ＭＯＳＦＥＴの電気特性に合わせてその膜厚を決めるとよい。一例をあげると、低耐圧ＭＯＳＦＥＴの動作電圧を１．５Ｖ（絶対値）とすると、１００Å程度である。
【００９９】
以上の製造工程により、高耐圧素子領域８の表面には下地絶縁膜１３及びメモリ絶縁膜７から成る４層のゲート絶縁膜が、低耐圧素子領域９の表面には単層の低耐圧用ゲート絶縁膜３ａが、ＭＯＮＯＳ型メモリ素子領域１０の表面にはメモリ絶縁膜７から成る３層のメモリゲート絶縁膜が、それぞれ形成されたこととなる。
【０１００】
なお、これ以降の製造工程（例えば、ソース領域やドレイン領域の形成工程や金属配線形成工程など）については、説明は省略する。
【実施例３】
【０１０１】
以下、半導体装置の第３の実施形態を図５及び図６を用いて説明する。
第３の実施形態は、第２の実施形態と同様に、下地絶縁膜に高耐圧ＭＯＳＦＥＴのゲート絶縁膜である高耐圧用ゲート絶縁膜を用いる。そして、低耐圧素子領域９は、ここに設けるこの高耐圧用ゲート絶縁膜の一部を除去することで低耐圧ＭＯＳＦＥＴのゲート絶縁膜を形成する例である。
【０１０２】
［第３の実施形態の構造：図５］
まず、図５を用いて構造を説明する。
図５は、半導体装置の構造を模式的に示す断面図であって、後述する製造方法によって、高耐圧素子領域と、低耐圧素子領域と、ＭＯＮＯＳ型メモリ素子領域とに、それぞれゲート絶縁膜及びメモリ絶縁膜を形成したところを模式的に示す断面図である。
【０１０３】
図５において、１３ａは、高耐圧ＭＯＳＦＥＴのゲート絶縁膜でもある下地絶縁膜１３を加工して形成する低耐圧ＭＯＳＦＥＴのゲート絶縁膜である。
【０１０４】
高耐圧素子領域８の半導体基板１の表面には、下地絶縁膜１３が形成されている。その膜厚は、すでに例示したように動作電圧を９．０Ｖ（絶対値）とすると、１５０Å程度である。
【０１０５】
低耐圧素子領域９の半導体基板１の表面には、その下地絶縁膜１３を加工して膜厚を薄くした低耐圧用ゲート絶縁膜１３ａが形成されている。この低耐圧用ゲート絶縁膜１３ａの膜厚は、例えば、動作電圧を１．５Ｖ（絶対値）とすると、１００Å程度である。
【０１０６】
［第３の実施形態の製造方法の説明：図５、図６］
次に、主に図６を用いて製造方法を説明する。
図６は、図５に示す構造の製造方法を順に説明するために模式的に表した断面図である。図６（ａ）は、素子分離工程後、下地絶縁膜１３を形成し、その上部にメモリ絶縁膜７を形成する様子を示している。下地絶縁膜１３はＭＯＮＯＳ型メモリ素子領域１０には設けていない。図６（ｂ）は、低耐圧素子領域９の下地絶縁膜１３を加工して低耐圧ＭＯＳＦＥＴのゲート絶縁膜を形成する様子を示している。
【０１０７】
第３の実施形態の製造方法の特徴は、半導体基板１に設ける素子分離絶縁膜２にて高耐圧素子領域８、低耐圧素子領域９、ＭＯＮＯＳ型メモリ素子領域１０を形成した後、これら３つの領域に、一度に下地絶縁膜１３として高耐圧用ゲート絶縁膜（高耐圧ＭＯＳＦＥＴのゲート絶縁膜）を形成し、低耐圧素子領域９に形成している下地絶縁膜１３を薄く加工して、低耐圧用ゲート絶縁膜１３ａとする点にある。
【０１０８】
以下製造方法を説明するが、すでに説明した工程は省略し、特徴部分だけを説明する。
【０１０９】
図６（ａ）に示すように、半導体基板１に素子分離絶縁膜２と下地絶縁膜１３を形成する。そして、図示はしないが、高耐圧素子領域８及び低耐圧素子領域９を覆うようにし、ＭＯＮＯＳ型メモリ素子領域１０が露出するようにマスキング及びエッチング技術を用いてＭＯＮＯＳ型メモリ素子領域１０の半導体基板１の表面に形成されている下地絶縁膜１３をエッチング除去する。その後、半導体基板１の表面にメモリ絶縁膜７を形成する。
【０１１０】
［第３の絶縁膜形成工程：図６（ｂ）］
次に、高耐圧素子領域８及びＭＯＮＯＳ型メモリ素子領域１０を覆うようにし、低耐圧素子領域９が露出するようにマスキング技術を用いて、マスク４０を形成する。その後、露出した低耐圧素子領域９のメモリ絶縁膜７をエッチング技術で全て除去する。
【０１１１】
そして、低耐圧素子領域９にて露出した下地絶縁膜１３をエッチング技術を用いて一部を除去する。具体的には、膜厚が薄くなるようにその表面をエッチング除去する。一例をあげると、下地絶縁膜１３の膜圧が１５０Å程度であるとき、低耐圧用ゲート絶縁膜１３ａを１００Å程度とする。このときの条件は、例えば、フロン系ガスによる３０秒程度のドライエッチングである。
【産業上の利用可能性】
【０１１２】
本発明の半導体装置によれば、高耐圧ＭＯＳＦＥＴの耐圧確保と低耐圧ＭＯＳＦＥＴの絶縁耐圧維持とを、少ない製造工程で形成できるから、性能とコストが厳しい電子機器用の半導体装置に好適である。
【符号の説明】
【０１１３】
１  半導体基板
２  素子分離絶縁膜
３、１３  下地絶縁膜
３ａ、１３ａ  低耐圧用ゲート絶縁膜
４  トップ絶縁膜
５  電荷蓄積用絶縁膜
６  トンネル絶縁膜
７  メモリ絶縁膜
８  高耐圧素子領域
９  低耐圧素子領域
１０  ＭＯＮＯＳ型メモリ素子領域
【図１】
2013201335.tif 000003
【図２】
2013201335.tif 000004
【図３】
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【図４】
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【図５】
2013201335.tif 000007
【図６】
2013201335.tif 000008
【図７】
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