(57)【要約】【課題】回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することである。【解決手段】本発明にかかる増幅回路は、差動増幅回路１１、１２とバイアス制御回路１３とを備える。差動増幅回路１１は、エンハンスメント型ＭＯＳトランジスタで構成される差動対（ＭＮ１、ＭＮ２）と、差動対（ＭＮ１、ＭＮ２）に流れる電流を制御する電流源（ＭＮ６）と、を備える。差動増幅回路１２は、差動対（ＭＮ１、ＭＮ２）と同一の導電型のディプリーション型ＭＯＳトランジスタで構成される差動対（ＭＮｄ１、ＭＮｄ２）と、差動対（ＭＮｄ１、ＭＮｄ２）に流れる電流を制御する電流源（ＭＮ４）と、を備える。バイアス制御回路１３は、差動対（ＭＮｄ１、ＭＮｄ２）と電流源（ＭＮ４）とが接続されるノードｎ_ｂｉａｓの電位に応じて電流源（ＭＮ４）に流れる電流を制御する。【選択図】図１
2013207453.tif 000002
【特許請求の範囲】
【請求項１】
入力される差動信号に応じた出力信号を出力する増幅回路であって、
前記差動信号がそれぞれのゲートに供給されるエンハンスメント型ＭＯＳトランジスタで構成される第１の差動対と、前記第１の差動対に流れる電流を制御する第１の電流源と、を備える第１の差動増幅回路と、
前記差動信号がそれぞれのゲートに供給され、前記第１の差動対と同一の導電型のディプリーション型ＭＯＳトランジスタで構成される第２の差動対と、前記第２の差動対に流れる電流を制御する第２の電流源と、を備え、前記第１の差動増幅回路と並列に接続された第２の差動増幅回路と、
前記第２の電流源に流れる電流を制御する制御回路と、を備え、
前記制御回路は、前記第２の差動対と前記第２の電流源とが接続される第１のノードの電位に応じて前記第２の電流源に流れる電流を制御する、
増幅回路。
【請求項２】
前記第１の差動対はＮ型のエンハンスメント型ＭＯＳトランジスタで構成され、
前記第２の差動対はＮ型のディプリーション型ＭＯＳトランジスタで構成され、
前記制御回路は、前記第１のノードの電位が高くなるにつれて前記第２の電流源に流れる電流量が減少するように前記第２の電流源を制御する、
請求項１に記載の増幅回路。
【請求項３】
前記制御回路は、
第１のカレントミラー回路と、
前記第１のカレントミラー回路から供給された電流を、前記第１のノードの電位に応じて調整する第１の調整用トランジスタと、
前記第１の調整用トランジスタで調整された電流が供給されると共に、前記第２の電流源を含む第２のカレントミラー回路と、を備え、
前記第１の調整用トランジスタで調整された電流に応じて前記第２の電流源に電流が流れる、
請求項２に記載の増幅回路。
【請求項４】
前記第１のカレントミラー回路は、ソースが第１の電源と接続され、ゲートおよびドレインが互いに接続された第１のＰ型ＭＯＳトランジスタと、ソースが前記第１の電源と接続され、ゲートが前記第１のＰ型ＭＯＳトランジスタのゲートおよびドレインと接続され、ドレインが前記第１の調整用トランジスタのソースと接続された第２のＰ型ＭＯＳトランジスタと、を備え、
前記第２のカレントミラー回路は、ゲートおよびドレインが前記第１の調整用トランジスタのドレインと接続され、ソースが第２の電源と接続された第１のＮ型ＭＯＳトランジスタと、ドレインが前記第１のノードと接続され、ゲートが前記第１のＮ型ＭＯＳトランジスタのゲートおよびドレインと接続され、ソースが前記第２の電源と接続された、前記第２の電流源を構成する第２のＮ型ＭＯＳトランジスタと、を備える、
請求項３に記載の増幅回路。
【請求項５】
前記制御回路は、更に、前記第１のＰ型ＭＯＳトランジスタと前記第２の電源との間に第１のトランジスタを備え、
前記第１のカレントミラー回路に流れる電流は、前記第１のトランジスタのゲートに供給されるバイアス電圧に応じて調整される、
請求項４に記載の増幅回路。
【請求項６】
前記制御回路は、更に、前記第１のカレントミラー回路とカスコード接続された第３のカレントミラー回路を備える、請求項３乃至５のいずれか一項に記載の増幅回路。
【請求項７】
前記第１の差動対はＰ型のエンハンスメント型ＭＯＳトランジスタで構成され、
前記第２の差動対はＰ型のディプリーション型ＭＯＳトランジスタで構成され、
前記制御回路は、前記第１のノードの電位が高くなるにつれて前記第２の電流源に流れる電流量が増加するように前記第２の電流源を制御する、
請求項１に記載の増幅回路。
【請求項８】
前記制御回路は、
第４のカレントミラー回路と、
前記第４のカレントミラー回路に流れる電流を、前記第１のノードの電位に応じて調整する第２の調整用トランジスタと、
前記第２の調整用トランジスタで調整された電流が流れると共に、前記第２の電流源を含む第５のカレントミラー回路と、を備え、
前記第２の調整用トランジスタで調整された電流に応じて前記第２の電流源に電流が流れる、
請求項７に記載の増幅回路。
【請求項９】
前記第４のカレントミラー回路は、ソースが第３の電源と接続され、ゲートおよびドレインが互いに接続された第４のＮ型ＭＯＳトランジスタと、ソースが前記第３の電源と接続され、ゲートが前記第４のＮ型ＭＯＳトランジスタのゲートおよびドレインと接続され、ドレインが前記第２の調整用トランジスタのソースと接続された第５のＮ型ＭＯＳトランジスタと、を備え、
前記第５のカレントミラー回路は、ゲートおよびドレインが前記第２の調整用トランジスタのドレインと接続され、ソースが第４の電源と接続された第３のＰ型ＭＯＳトランジスタと、ドレインが前記第１のノードと接続され、ゲートが前記第２のＰ型ＭＯＳトランジスタのゲートおよびドレインと接続され、ソースが前記第４の電源と接続された、前記第２の電流源を構成する第４のＰ型ＭＯＳトランジスタと、を備える、
請求項８に記載の増幅回路。
【請求項１０】
前記制御回路は、更に、前記第４のＮ型ＭＯＳトランジスタと前記第４の電源との間に第２のトランジスタを備え、
前記第４のカレントミラー回路に流れる電流は、前記第２のトランジスタのゲートに供給されるバイアス電圧に応じて調整される、
請求項９に記載の増幅回路。
【請求項１１】
前記制御回路は、更に、前記第４のカレントミラー回路とカスコード接続された第６のカレントミラー回路を備える、請求項８乃至１０のいずれか一項に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に関し、特に安定的に動作可能な増幅回路に関する。
【背景技術】
【０００２】
近年、増幅回路は様々な電子機器で用いられている。図６は、特許文献１に開示されている差動増幅器を示す回路図である。図６に示す差動増幅器は２つの差動対を備える。一方の差動対は、共にＮ型の２つのディプリーション型ＭＯＳトランジスタＭ１、Ｍ２を有する。他方の差動対は、共にＮ型の２つのエンハンスメント型ＭＯＳトランジスタＭ３、Ｍ４を有する。
【０００３】
エンハンスメント型ＭＯＳトランジスタＭＳ１、ＭＳ２は、バイアス電位ＶＢに応じて上記２つの差動対に給電する電流源として機能する。２つの差動対は入力側で並列に接続されている。トランジスタＭ１およびＭ３のゲート端子は入力端子ＩＮに接続され、トランジスタＭ２およびＭ４のゲート端子は入力端子ＩＰに接続されている。ここで、入力端子ＩＮ、ＩＰには相補性の信号が供給される。トランジスタＭ５、Ｍ６は上記２つの差動対の共通の電流負荷回路として機能する。図６に示す差動増幅器では、入力端子ＩＮ、ＩＰに供給される信号に応じて増幅された信号が出力端子Ｑから出力される。
【０００４】
また、特許文献２には、広い同相入力電圧範囲において、相互コンダクタンスの平坦性を改善することが可能な増幅回路（演算増幅器）に関する技術が開示されている。図７は、特許文献２に開示されている増幅回路を示すブロック図である。図７に示すように、増幅回路は、電源電圧Ｖｄｄと、電源電圧Ｖｓｓ（但し、Ｖｄｄ＞Ｖｓｓ）と、の２つの給電線間に、制御回路１１０、差動入力回路１１２、及びカスコード回路１１４が接続されている。
【０００５】
差動入力回路１１２は、第１の差動対１１２ａ、第２の差動対１１２ｂ、第１の入力端子ＩＮａ、及び第２の入力端子ＩＮｂ、を有する。第１及び第２の差動対１１２ａ、１１２ｂには、入力端子ＩＮａ、ＩＮｂからの同相入力電圧ＶＩＣがそれぞれ供給される。例えば、第１の差動対１１２ａは一対のエンハンスメント型ＭＯＳトランジスタで構成され、第２の差動対１１２ｂは一対のディプリーション型ＭＯＳトランジスタで構成されている。
【０００６】
制御回路１１０は、第１の差動対１１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓ（検出信号Ｓ１）を検出する。また、制御回路１１０は、第１の差動対１１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓと、第２の差動対１１２ｂを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓとの和が所定電圧と等しくなるように、差動入力回路１１２を制御する。このとき、差動入力回路１１２は制御回路１１０から出力された調整信号Ｓ２に応じて制御される。
【０００７】
また、カスコード回路１１４は、差動入力回路１１２の出力が入力され、合成出力Ｖｏを出力端子ＯＵＴから出力する。
【０００８】
入力コモン電圧をＶＣＭとすると、例えば入力端子ＩＮａには（ＶＣＭ＋ΔＶ）が入力され、入力端子ＩＮｂには（ＶＣＭ−ΔＶ）が入力される。すなわち、入力端子ＩＮａとＩＮｂとの間には、中心値がＶＣＭ、振幅が２ΔＶである同相入力電圧ＶＩＣが印加され、電源電圧Ｖｄｄと電源電圧Ｖｓｓとの間の範囲において、入力フルレンジ動作が可能である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２５６０２６号公報
【特許文献２】特開２０１０−４１６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されている差動増幅器では、ディプリーション型ＭＯＳトランジスタＭ１、Ｍ２で構成される差動対と、エンハンスメント型ＭＯＳトランジスタＭ３、Ｍ４で構成される差動対が常に動作している。入力電圧が所定の値よりも大きい場合は、２つの差動対のうちの一方だけで十分なゲインを得ることができる。しかしながら、特許文献１に開示されている差動増幅器では、２つの差動対のゲインの和で動作するため、入力信号の電圧によってはゲインが大きくなり過ぎ、発振を起こしてしまう可能性があるという問題がある。
【００１１】
一方、特許文献２に開示されている増幅回路では、制御回路１１０は、差動入力回路１１２から出力された検出信号Ｓ１に基づき、第１の差動対１１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓと、第２の差動対１１２ｂを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓとの和が所定電圧と等しくなるように、差動入力回路１１２を制御している。よって、広い同相入力電圧範囲において、相互コンダクタンスの平坦性を改善することができるため、特許文献１にかかる差動増幅器が有する、入力信号の電圧によってゲインが大きくなりすぎるという問題を解決することができる。
【００１２】
しかしながら、特許文献２に開示されている増幅回路が備える制御回路１１０は、回路規模が比較的大きいため、増幅回路のレイアウト面積が大きくなるという問題がある。
【課題を解決するための手段】
【００１３】
本発明にかかる増幅回路は、入力される差動信号に応じた出力信号を出力する増幅回路であって、前記差動信号がそれぞれのゲートに供給されるエンハンスメント型ＭＯＳトランジスタで構成される第１の差動対と、前記第１の差動対に流れる電流を制御する第１の電流源と、を備える第１の差動増幅回路と、前記差動信号がそれぞれのゲートに供給され、前記第１の差動対と同一の導電型のディプリーション型ＭＯＳトランジスタで構成される第２の差動対と、前記第２の差動対に流れる電流を制御する第２の電流源と、を備え、前記第１の差動増幅回路と並列に接続された第２の差動増幅回路と、前記第２の電流源に流れる電流を制御する制御回路と、を備え、前記制御回路は、前記第２の差動対と前記第２の電流源とが接続される第１のノードの電位に応じて前記第２の電流源に流れる電流を制御する。
【００１４】
本発明にかかる増幅回路では、第２の差動対と第２の電流源とが接続される第１のノードの電位に応じて第２の電流源に流れる電流を制御している。これにより、入力される差動信号に応じて、第１の差動増幅回路が動作する場合、第１の差動増幅回路および第２の差動増幅回路がそれぞれ動作する場合、第２の差動増幅回路が動作する場合を、切り替えることができる。このとき、制御回路は第２の電流源を制御できる能力があればよいので、制御回路を構成するトランジスタのトランジスタサイズを小さくすることができる。また、制御回路は、簡単な回路構成で実現することができる。よって、本発明により、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【発明の効果】
【００１５】
本発明により、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる増幅回路を説明するための回路図である。
【図２】実施の形態１にかかる増幅回路に供給される入力信号を説明するための図である。
【図３】実施の形態２にかかる増幅回路を説明するための回路図である。
【図４】実施の形態３にかかる増幅回路を説明するための回路図である。
【図５】実施の形態４にかかる増幅回路を説明するための回路図である。
【図６】特許文献１に開示されている技術を説明するための図である。
【図７】特許文献２に開示されている技術を説明するための図である。
【発明を実施するための形態】
【００１７】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。
図１は、実施の形態１にかかる増幅回路を説明するための回路図である。図１に示す増幅回路は、差動増幅回路（第１の差動増幅回路）１１、差動増幅回路（第２の差動増幅回路）１２、およびバイアス制御回路（制御回路）１３を有する。図１に示す増幅回路は、レール・ツー・レール動作をする増幅回路である。
【００１８】
図１に示すように、差動増幅回路１１、１２、バイアス制御回路（制御回路）１３は、電源電圧Ｖｄｄを供給する電源線（第１の電源）と電源電圧Ｖｓｓ（但し、Ｖｄｄ＞Ｖｓｓ）を供給する電源線（第２の電源）との間に設けられている。ここで、Ｖｄｄをプラス且つＶｓｓをマイナスとする両電源方式としてもよく、ＶｄｄとＶｓｓとのいずれかを略ゼロとする単一電源方式としてもよい。入力信号ＩＮ_Ｐと入力信号ＩＮ_Ｎは差動入力信号である。また、出力信号ＯＵＴ_Ｐと出力信号ＯＵＴ_Ｎは差動出力信号である。なお、以下では、入力信号ＩＮ_Ｐおよび入力信号ＩＮ_Ｎが供給される端子をそれぞれ、入力端子ＩＮ_Ｐおよび入力端子ＩＮ_Ｎと記載し、出力信号ＯＵＴ_Ｐおよび出力信号ＯＵＴ_Ｎが出力される端子をそれぞれ、出力端子ＯＵＴ_Ｐおよび出力端子ＯＵＴ_Ｎとも記載する。
【００１９】
差動増幅回路１１は、Ｎ型ＭＯＳトランジスタＭＮ１、Ｎ型ＭＯＳトランジスタＭＮ２、およびＮ型ＭＯＳトランジスタＭＮ６を備える。Ｎ型ＭＯＳトランジスタＭＮ１およびＮ型ＭＯＳトランジスタＭＮ２は差動対（第１の差動対）を構成する。Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ６はそれぞれ、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００２０】
Ｎ型ＭＯＳトランジスタＭＮ１のドレインは、抵抗Ｒ１を介して電源Ｖｄｄに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のゲートには、入力信号ＩＮ_Ｐが供給される。Ｎ型ＭＯＳトランジスタＭＮ２のドレインは、抵抗Ｒ２を介して電源Ｖｄｄに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のゲートには、入力信号ＩＮ_Ｎが供給される。Ｎ型ＭＯＳトランジスタＭＮ１のソースおよびＮ型ＭＯＳトランジスタＭＮ２のソースは互いに接続されている。
【００２１】
Ｎ型ＭＯＳトランジスタＭＮ６は、Ｎ型ＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動対に流れる電流を制御する電流源（第１の電流源）として機能する。Ｎ型ＭＯＳトランジスタＭＮ６のドレインは、Ｎ型ＭＯＳトランジスタＭＮ１のソースおよびＮ型ＭＯＳトランジスタＭＮ２のソースと接続されている。Ｎ型ＭＯＳトランジスタＭＮ６のソースは電源Ｖｓｓと接続され、ゲートには制御信号ＢＩＡＳ_１が供給される。制御信号ＢＩＡＳ_１は、バイアス生成回路（不図示）から供給される。
【００２２】
差動増幅回路１２は、Ｎ型ＭＯＳトランジスタＭＮｄ１、Ｎ型ＭＯＳトランジスタＭＮｄ２、およびＮ型ＭＯＳトランジスタＭＮ４を備える。Ｎ型ＭＯＳトランジスタＭＮｄ１およびＮ型ＭＯＳトランジスタＭＮｄ２は差動対（第２の差動対）を構成する。Ｎ型ＭＯＳトランジスタＭＮｄ１、ＭＮｄ２はそれぞれ、ディプリーション型ＭＯＳトランジスタで構成されている。また、Ｎ型ＭＯＳトランジスタＭＮ４は、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００２３】
Ｎ型ＭＯＳトランジスタＭＮｄ１のドレインは、抵抗Ｒ１を介して電源Ｖｄｄに接続されている。Ｎ型ＭＯＳトランジスタＭＮｄ１のゲートには、入力信号ＩＮ_Ｐが供給される。Ｎ型ＭＯＳトランジスタＭＮｄ２のドレインは、抵抗Ｒ２を介して電源Ｖｄｄに接続されている。Ｎ型ＭＯＳトランジスタＭＮｄ２のゲートには、入力信号ＩＮ_Ｎが供給される。Ｎ型ＭＯＳトランジスタＭＮｄ１のソースおよびＮ型ＭＯＳトランジスタＭＮｄ２のソースは互いに接続されている。
【００２４】
Ｎ型ＭＯＳトランジスタＭＮ４は、Ｎ型ＭＯＳトランジスタＭＮｄ１、ＭＮｄ２で構成される差動対に流れる電流を制御する電流源（第２の電流源）として機能する。Ｎ型ＭＯＳトランジスタＭＮ４のドレインは、Ｎ型ＭＯＳトランジスタＭＮｄ１のソースおよびＮ型ＭＯＳトランジスタＭＮｄ２のソースと接続されている。Ｎ型ＭＯＳトランジスタＭＮ４のソースは電源Ｖｓｓと接続され、ゲートには制御信号ｂｉａｓ_ｃｏｎｔが供給される。
【００２５】
抵抗Ｒ１は、一端が電源Ｖｄｄと接続され、他端がＮ型ＭＯＳトランジスタＭＮ１のドレインおよびＮ型ＭＯＳトランジスタＭＮｄ１のドレインと接続されている。抵抗Ｒ１の他端（つまり、出力端子ＯＵＴ_Ｎ）からは、出力信号ＯＵＴ_Ｎが出力される。抵抗Ｒ２は、一端が電源Ｖｄｄと接続され、他端がＮ型ＭＯＳトランジスタＭＮ２のドレインおよびＮ型ＭＯＳトランジスタＭＮｄ２のドレインと接続されている。抵抗Ｒ２の他端（つまり、出力端子ＯＵＴ_Ｐ）からは、出力信号ＯＵＴ_Ｐが出力される。例えば、抵抗Ｒ１と抵抗Ｒ２は、同じ抵抗値を持つ抵抗で構成することができる。
【００２６】
すなわち、差動増幅回路１１と差動増幅回路１２は、抵抗Ｒ１の他端と電源Ｖｓｓとの間、および抵抗Ｒ２の他端と電源Ｖｓｓとの間で並列に接続されている。このとき、差動増幅回路１１は抵抗Ｒ１、Ｒ２を負荷とする差動増幅回路を構成し、差動増幅回路１２は抵抗Ｒ１、Ｒ２を負荷とする差動増幅回路を構成する。
【００２７】
抵抗Ｒ１には、入力信号ＩＮ_Ｐに応じて差動増幅回路１１のＮ型ＭＯＳトランジスタＭＮ１に流れる電流と、入力信号ＩＮ_Ｐに応じて差動増幅回路１２のＮ型ＭＯＳトランジスタＭＮｄ１に流れる電流との合計電流が流れる。抵抗Ｒ１の他端からは、抵抗Ｒ１に流れる電流による電圧降下に応じた出力信号ＯＵＴ_Ｎが出力される。同様に、抵抗Ｒ２には、入力信号ＩＮ_Ｎに応じて差動増幅回路１１のＮ型ＭＯＳトランジスタＭＮ２に流れる電流と、入力信号ＩＮ_Ｎに応じて差動増幅回路１２のＮ型ＭＯＳトランジスタＭＮｄ２に流れる電流との合計電流が流れる。抵抗Ｒ２の他端からは、抵抗Ｒ２に流れる電流による電圧降下に応じた出力信号ＯＵＴ_Ｐが出力される。
【００２８】
このとき、抵抗Ｒ１と抵抗Ｒ２に流れる電流は、Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流およびＮ型ＭＯＳトランジスタＭＮ６に流れる電流を調整することで、制御することができる。Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流は、バイアス制御回路１３から出力される制御信号ｂｉａｓ_ｃｏｎｔに応じて調整される。また、Ｎ型ＭＯＳトランジスタＭＮ６に流れる電流は、バイアス生成回路（不図示）から出力される制御信号ＢＩＡＳ_１に応じて調整される。
【００２９】
バイアス制御回路１３は、差動増幅回路１２が備えるＮ型ＭＯＳトランジスタＭＮ４に流れる電流を制御する。すなわち、バイアス制御回路１３は、Ｎ型ＭＯＳトランジスタＭＮｄ１、ＭＮｄ２で構成される差動対とＮ型ＭＯＳトランジスタＭＮ４とが接続されるノードｎ_ｂｉａｓ（第１のノード）の電位に応じて、Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流を制御する。具体的には、バイアス制御回路１３は、ノードｎ_ｂｉａｓの電位が高くなるにつれてＮ型ＭＯＳトランジスタＭＮ４に流れる電流量が減少するように、また、ノードｎ_ｂｉａｓの電位が低くなるにつれてＮ型ＭＯＳトランジスタＭＮ４に流れる電流量が増加するように、Ｎ型ＭＯＳトランジスタＭＮ４を制御する。なお、図１に示したバイアス制御回路１３は一例であり、上記動作をする回路であれば任意の回路をバイアス制御回路１３として用いることができる。以下で図１に示したバイアス制御回路１３について詳細に説明する。
【００３０】
バイアス制御回路１３は、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、およびＮ型ＭＯＳトランジスタＭＮ３、ＭＮ５を備える。Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、およびＮ型ＭＯＳトランジスタＭＮ３、ＭＮ５は、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００３１】
Ｐ型ＭＯＳトランジスタＭＰ１（第１のＰ型ＭＯＳトランジスタ）のソースは電源Ｖｄｄに接続され、ゲートおよびドレインはＰ型ＭＯＳトランジスタＭＰ２のゲートに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２（第２のＰ型ＭＯＳトランジスタ）のソースは電源Ｖｄｄに接続され、ゲートはＰ型ＭＯＳトランジスタＭＰ１のゲートおよびドレインに接続され、ドレインはＰ型ＭＯＳトランジスタＭＰ３のソースに接続されている。つまり、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２はカレントミラー回路（第１のカレントミラー回路）を構成する。
【００３２】
Ｎ型ＭＯＳトランジスタＭＮ５（第１のトランジスタ）のドレインはＰ型ＭＯＳトランジスタＭＰ１のゲートおよびドレインと接続され、ソースは電源Ｖｓｓに接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ５のゲートには制御信号ＢＩＡＳ_２が供給される。制御信号ＢＩＡＳ_２は、バイアス生成回路（不図示）から供給される。つまり、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラー回路に流れる電流Ｉ１は、バイアス生成回路（不図示）から出力される制御信号ＢＩＡＳ_２に応じて調整される。
【００３３】
Ｐ型ＭＯＳトランジスタＭＰ３（第１の調整用トランジスタ）のソースはＰ型ＭＯＳトランジスタＭＰ２のドレインに接続され、Ｐ型ＭＯＳトランジスタＭＰ３のドレインはＮ型ＭＯＳトランジスタＭＮ３のドレインおよびゲートに接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ３のゲートには、差増増幅回路１２のノードｎ_ｂｉａｓの電位Ｖｎ_ｂｉａｓが供給される。
【００３４】
Ｐ型ＭＯＳトランジスタＭＰ１とＭＰ２が同一特性のトランジスタで構成されている場合、Ｐ型ＭＯＳトランジスタＭＰ１およびＭＰ２はカレントミラー回路を構成するので、Ｐ型ＭＯＳトランジスタＭＰ２に電流が流れる。Ｐ型ＭＯＳトランジスタＭＰ３は、Ｐ型ＭＯＳトランジスタＭＰ２に流れる電流をノードｎ_ｂｉａｓの電位に応じて調整して電流Ｉ１'とする。つまり、ノードｎ_ｂｉａｓの電位が高い場合は、電流Ｉ１'の電流量は減少し、ノードｎ_ｂｉａｓの電位が低い場合は、電流Ｉ１'の電流量は増加する。
【００３５】
Ｎ型ＭＯＳトランジスタＭＮ３のドレインおよびゲートはＰ型ＭＯＳトランジスタＭＰ３のドレインに接続され、ソースは電源Ｖｓｓに接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のドレインおよびゲートが接続されるノード１５からは、制御信号ｂｉａｓ_ｃｏｎｔが出力される。Ｎ型ＭＯＳトランジスタＭＮ３には、Ｐ型ＭＯＳトランジスタＭＰ３から電流Ｉ１'が供給される。そして、Ｎ型ＭＯＳトランジスタＭＮ３に電流が流れると、ノード１５の電位も上昇し、制御信号ｂｉａｓ_ｃｏｎｔの電位も上昇する。これにより、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位も上昇するため、Ｎ型ＭＯＳトランジスタＭＮ４に電流が流れる。
【００３６】
換言すると、Ｎ型ＭＯＳトランジスタＭＮ３（第１のＮ型ＭＯＳトランジスタ）とＮ型ＭＯＳトランジスタＭＮ４（第２のＮ型ＭＯＳトランジスタ）は、カレントミラー回路（第２のカレントミラー回路）を構成している。よって、Ｐ型ＭＯＳトランジスタＭＰ３を用いて、Ｎ型ＭＯＳトランジスタＭＮ３に流れる電流Ｉ１'をノードｎ_ｂｉａｓの電位に応じて調整することで、Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流を調整することができる。具体的には、ノードｎ_ｂｉａｓの電位が低下すると、Ｎ型ＭＯＳトランジスタＭＮ３に流れる電流Ｉ１'は増加し、ノード１５の電位も上昇する。よって、Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流も増加する。一方、ノードｎ_ｂｉａｓの電位が増加すると、Ｎ型ＭＯＳトランジスタＭＮ３に流れる電流Ｉ１'は減少するので、ノード１５の電位も低下する。よって、Ｎ型ＭＯＳトランジスタＭＮ４に流れる電流も減少する。
【００３７】
Ｐ型ＭＯＳトランジスタＭＰ１およびＰ型ＭＯＳトランジスタＭＰ２が同一のディメンジョン（同一特性）のトランジスタであり、また、Ｎ型ＭＯＳトランジスタＭＮ３およびＮ型ＭＯＳトランジスタＭＮ４が同一のディメンジョン（同一特性）のトランジスタである場合、Ｐ型ＭＯＳトランジスタＭＰ３がオン状態の時には、Ｎ型ＭＯＳトランジスタＭＮ４のドレイン電圧は、制御信号ＢＩＡＳ_２の電圧と同じ値となる。
【００３８】
次に、本実施の形態にかかる増幅回路の動作について説明する。図２は、本実施の形態にかかる増幅回路に供給される入力信号ＩＮ_Ｐ、ＩＮ_Ｎの信号波形を示す図である。図２に示すように、入力信号ＩＮ_Ｐ、ＩＮ_Ｎは差動入力信号である。振幅Ｖｄｉｆｆは入力信号ＩＮ_Ｐと入力信号ＩＮ_Ｎの振幅幅である。コモン電圧Ｖｃｍは、入力信号ＩＮ_Ｐと入力信号ＩＮ_Ｎの振幅の中間の電圧を、低電位の電源Ｖｓｓ（例えば、ＧＮＤ）を基準とした値である。入力信号ＩＮ_Ｐ、ＩＮ_Ｎのコモン電圧Ｖｃｍが大きいほど、それを入力する差動増幅回路に流れる総電流量は大きくなる。そのため、コモン電圧Ｖｃｍが大きいほど差動増幅回路のゲインは大きくなる。
【００３９】
また、本実施の形態にかかる増幅回路では、制御信号ＢＩＡＳ_１は差動増幅回路１１のテール電流源であるＮ型ＭＯＳトランジスタＭＮ６のゲートに供給されており、制御信号ＢＩＡＳ_２はバイアス制御回路１３のＮ型ＭＯＳトランジスタＭＮ５のゲートに供給されている。ここで、制御信号ＢＩＡＳ_１と制御信号ＢＩＡＳ_２は、典型的には同一の値である。
【００４０】
Ｎ型のエンハンスメント型ＭＯＳトランジスタＭＮ１、ＭＮ２を含む差動増幅回路１１は、コモン電圧ＶｃｍがＮ型のエンハンスメント型ＭＯＳトランジスタの閾値電圧Ｖｔｎｅよりも十分に大きい場合、十分なゲインをもつ。Ｎ型のディプリーション型ＭＯＳトランジスタＭＮｄ１、ＭＮｄ２を含む差動増幅回路１２は、コモン電圧ＶｃｍがＮ型のディプリーション型ＭＯＳトランジスタの閾値電圧Ｖｔｎｄよりも十分に大きい場合、十分なゲインをもつ。
【００４１】
Ｎ型のディプリーション型ＭＯＳトランジスタは、閾値電圧をマイナスの値にすることができるため、コモン電圧ＶｃｍがＶｓｓと同程度の値であっても十分なゲインをもつように差動増幅回路を設計することができる。よって、差動増幅回路１１、１２を用いることで、コモン電圧Ｖｃｍが電源Ｖｓｓの値から電源Ｖｄｄの値までにおいて動作可能な増幅回路を構成することができる。どちらの差動増幅回路１１、１２も、コモン電圧Ｖｃｍが大きくなるにしたがい大きなゲインをもつようになる。
【００４２】
入力信号ＩＮ_Ｐ、ＩＮ_Ｎの振幅Ｖｄｉｆｆが小さく、コモン電圧ＶｃｍがＮ型のエンハンスメント型ＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧ＶｔｎｅにＮ型ＭＯＳトランジスタＭＮ６のドレイン・ソース間電圧Ｖｄｓ（ＭＮ６）を足した値以下の範囲では、差動増幅回路１１はほとんど動作せず、差動増幅回路１２が動作をする。具体的には、コモン電圧Ｖｃｍが、Ｖｓｓ≦Ｖｃｍ≦Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅの範囲では、差動増幅回路１２のみが動作をする。
【００４３】
入力信号ＩＮ_Ｐ、ＩＮ_Ｎの振幅Ｖｄｉｆｆが小さいとき、ノードｎ_ｂｉａｓの電位Ｖｎ_ｂｉａｓは、入力信号ＩＮ_Ｐ、ＩＮ_Ｎのコモン電圧Ｖｃｍから閾値電圧Ｖｔｎｄだけ下がった値になる。Ｎ型のディプリーション型ＭＯＳトランジスタの閾値電圧Ｖｔｎｄはマイナスの値をとるため、実際にはＶｎ_ｂｉａｓの値はほぼコモン電圧Ｖｃｍと同じ値になる。よって、Ｖｓｓ≦Ｖｃｍ≦Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅの範囲では、コモン電圧Ｖｃｍが十分小さいため、Ｖｎ_ｂｉａｓの値も小さくなる。このため、Ｐ型ＭＯＳトランジスタＭＰ３はオン状態となるため、Ｎ型ＭＯＳトランジスタＭＮ３に電流Ｉ１'が供給される。これにより、ノード１５の電位が上昇し、Ｎ型ＭＯＳトランジスタＭＮ４がオン状態となる。
【００４４】
Ｎ型ＭＯＳトランジスタＭＮ４がオン状態であるので、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路１２のＮ型ＭＯＳトランジスタＭＮｄ１およびＮ型ＭＯＳトランジスタＭＮｄ２に電流が流れる。このとき、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから、抵抗Ｒ１、Ｒ２による電圧降下に応じた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【００４５】
コモン電圧Ｖｃｍが、閾値電圧Ｖｔｎｅに電圧Ｖｄｓ（ＭＮ６）を足した値を超えた場合は、差動増幅回路１１および差動増幅回路１２がそれぞれ動作をする。具体的には、Ｐ型ＭＯＳトランジスタＭＰ２のドレイン・ソース間電圧をＶｄｓ（ＭＰ２）、Ｐ型ＭＯＳトランジスタＭＰ３のゲート・ソース間電圧をＶｇｓ（ＭＰ３）とすると、コモン電圧Ｖｃｍが、Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅ＜Ｖｃｍ＜Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄの範囲では、差動増幅回路１１および差動増幅回路１２がそれぞれ動作をする。このとき、コモン電圧Ｖｃｍは、Ｐ型ＭＯＳトランジスタＭＰ３をオフ状態にする程度までは大きくないので、Ｎ型ＭＯＳトランジスタＭＮ４はオン状態となる。
【００４６】
Ｎ型ＭＯＳトランジスタＭＮ６のゲートには制御信号ＢＩＡＳ_１が印加されているので、Ｎ型ＭＯＳトランジスタＭＮ６はオン状態となっている。よって、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路１１のＮ型ＭＯＳトランジスタＭＮ１およびＮ型ＭＯＳトランジスタＭＮ２に電流が流れる。また、Ｎ型ＭＯＳトランジスタＭＮ４がオン状態であるので、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路１２のＮ型ＭＯＳトランジスタＭＮｄ１およびＮ型ＭＯＳトランジスタＭＮｄ２に電流が流れる。差動増幅回路１１および差動増幅回路１２の電流負荷は共通の抵抗Ｒ１、Ｒ２のため、それぞれの差動増幅回路の出力が加算されて、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから抵抗Ｒ１、Ｒ２による電圧降下に応じた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【００４７】
コモン電圧Ｖｃｍが大きい場合、具体的には、コモン電圧Ｖｃｍが、Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路１１のみが動作をする。コモン電圧Ｖｃｍが、Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄ以上になると、ノードｎ_ｂｉａｓの電圧Ｖｎ_ｂｉａｓが、Ｐ型ＭＯＳトランジスタＭＰ３の閾値電圧（負の値）よりも大きくなるため、Ｐ型ＭＯＳトランジスタＭＰ３はオフ状態になる。Ｐ型ＭＯＳトランジスタＭＰ３がオフ状態となると、Ｎ型ＭＯＳトランジスタＭＮ３に電流Ｉ１'が供給されない。これにより、ノード１５の電位が低下し、Ｎ型ＭＯＳトランジスタＭＮ４がオフ状態となる。
【００４８】
すなわち、この場合、Ｐ型ＭＯＳトランジスタＭＰ３のバックバイアスはＶｄｄのため、Ｐ型ＭＯＳトランジスタＭＰ３の閾値電圧Ｖｔｐｅ（負の値）はバックバイアス効果によって、さらに小さく（絶対値が大きく）なっている。これにより、Ｐ型ＭＯＳトランジスタＭＰ３のドレイン電圧が下がるため、Ｎ型ＭＯＳトランジスタＭＮ３のドレイン電圧もＶｓｓに近い値にまで低下する。Ｎ型ＭＯＳトランジスタＭＮ３のドレインは差動増幅回路１２のテール電流源であるＮ型ＭＯＳトランジスタＭＮ４のゲートに接続されているため、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電圧もＶｓｓに近い値にまで低下する。よって、Ｎ型ＭＯＳトランジスタＭＮ４はオフ状態となる。このため、差動増幅回路１２は動作しなくなり、差動増幅回路１１のみが動作する。
【００４９】
Ｎ型ＭＯＳトランジスタＭＮ６のゲートには制御信号ＢＩＡＳ_１が印加されているので、Ｎ型ＭＯＳトランジスタＭＮ６はオン状態となっている。よって、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路１１のＮ型ＭＯＳトランジスタＭＮ１およびＮ型ＭＯＳトランジスタＭＮ２に電流が流れる。そして、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから、抵抗Ｒ１、Ｒ２による電圧降下に応じた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【００５０】
以上で説明したように、本実施の形態にかかる増幅回路では、コモン電圧Ｖｃｍが、Ｖｓｓ≦Ｖｃｍ≦Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅの範囲では、差動増幅回路１２のみが動作をする。また、コモン電圧Ｖｃｍが、Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅ＜Ｖｃｍ＜Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄの範囲では、差動増幅回路１１および差動増幅回路１２がそれぞれ動作をする。また、コモン電圧Ｖｃｍが、Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路１１のみが動作をする。
【００５１】
アナログアンプ（特にボルテージフォロアを構成するアナログアンプ）は、差動増幅回路の非反転入力端子に入力電圧を印加し、反転入力端子に自らの出力電圧をフィードバックする構成をとる。この時、１対のＰ型ＭＯＳトランジスタで構成される差動増幅回路と、１対のＮ型ＭＯＳトランジスタで構成される差動増幅回路とで増幅回路を構成することで、増幅回路にレール・ツー・レール特性をもたせることができる。この場合は、低い電源に近い差動入力信号に対しては、Ｐ型ＭＯＳトランジスタを備える差動増幅回路のみが動作し、高い電源に近い差動入力信号に対しては、Ｎ型ＭＯＳトランジスタを備える差動増幅回路のみが動作する。差動入力信号の電圧が中間の電圧の場合は、Ｐ型ＭＯＳトランジスタを備える差動増幅回路の出力とＮ型ＭＯＳトランジスタを備える差動増幅回路の出力とを加算した信号が出力される。
【００５２】
Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタは、独立した製造プロセスで作製するため、それぞれの特性は製品ロットごとに異なる場合がある。つまり、この場合は、３種類の異なる差動増幅回路の特性が入力電圧に応じて現れることになる。差動増幅回路の特性は、電源Ｖｓｓから電源Ｖｄｄのすべての電圧において均一であることが求められる。よって、これらの３種類の特性を可能な限り均一にするために、それぞれのチャネルの負荷電流を調整する必要がある。このような問題を解決する技術として、片方の極性の差動増幅回路を用いてレール・ツー・レール特性を持たせた増幅回路が提案されていた（特許文献１参照）。
【００５３】
特許文献１に開示されている差動増幅器では、図６に示すように、ディプリーション型ＭＯＳトランジスタＭ１、Ｍ２で構成される差動対と、エンハンスメント型ＭＯＳトランジスタＭ３、Ｍ４で構成される差動対が常に動作していた。入力電圧が所定の値よりも大きい場合は、２つの差動対のうちの一方だけで十分なゲインを得ることができる。しかしながら、特許文献１に開示されている差動増幅器では、２つの差動対のゲインの和で動作するため、入力信号の電圧によってはゲインが大きくなりすぎ、発振を起こしてしまう可能性があるという問題があった。
【００５４】
一方、特許文献２に開示されている増幅回路では、図７に示すように、制御回路１１０は、差動入力回路１１２から出力された検出信号Ｓ１に基づき、第１の差動対１１２ａを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓと、第２の差動対１１２ｂを構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓとの和が所定電圧と等しくなるように、差動入力回路１１２を制御していた。よって、広い同相入力電圧範囲において、相互コンダクタンスの平坦性を改善することができるため、特許文献１にかかる差動増幅器が有する、入力信号の電圧によってはゲインが大きくなりすぎるという問題を解決することができた。
【００５５】
しかしながら、特許文献２に開示されている増幅回路が備える制御回路１１０は、回路規模が比較的大きいため、増幅回路のレイアウト面積が大きくなるという問題があった。特に、特許文献２に開示されている増幅回路を、出力数が多いＬＳＩに使用した場合は、制御回路１１０における消費電力の増加に起因する発熱のために、１つのＬＳＩに搭載できる増幅回路の数が制限される。また、制御回路１１０のレイアウト面積が大きいため、増幅回路のレイアウト面積が支配的なＬＳＩでは、チップ面積が大きくなりコストが上昇するという問題がある。例えば、表示装置の駆動回路では、出力数が数百から千数百でありこのような問題が顕著となる。また、特許文献２の制御回路１１０を動作させるためには、出力アンプ毎にバイアス電流が必要になる。
【００５６】
これに対して本実施の形態にかかる増幅回路では、入力信号ＩＮ_Ｐ、ＩＮ_Ｎのコモン電圧Ｖｃｍに応じて、（１）差動増幅回路１１のみが動作する場合、（２）差動増幅回路１１および差動増幅回路１２がそれぞれ動作する場合、（３）差動増幅回路１２のみが動作する場合を、バイアス制御回路１３を用いて切り替えている。
【００５７】
このとき、バイアス制御回路１３はＮ型ＭＯＳトランジスタＭＮ４のゲート電圧を制御するのみであるため、バイアス制御回路１３を構成するトランジスタのトランジスタサイズを小さくすることができる。また、バイアス制御回路１３は、簡単な回路構成で実現することができる。よって、本実施の形態にかかる増幅回路では、バイアス制御回路１３の回路規模を小さくすることができるため、増幅回路のレイアウト面積を小さくすることができる。また、増幅回路のレイアウト面積を小さくすることができるので、製造コストを低減させることができる。バイアス制御回路１３は増幅回路毎に設けられるため、出力数が多いＬＳＩに使用した場合は、この効果が顕著になる。また、Ｎ型ＭＯＳトランジスタは、エンハンスメント型、ディプリーション型に応じて製造プロセスにおけるチャネルドープ工程が異なる。しかし、これ以外のプロセスはすべて同一であるため、製品毎のばらつきを最小限に抑えることができる。
【００５８】
以上で説明したように、本実施の形態にかかる発明により、最小限の回路（バイアス制御回路１３）を追加するのみで、動作範囲内においてゲイン特性が一定である、レール・ツー・レール特性を備えた増幅回路を提供することができる。このとき、増幅回路における電力消費の増加も最小限に抑えることができる。
【００５９】
よって、本実施の形態にかかる発明により、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【００６０】
＜実施の形態２＞
次に、実施の形態２にかかる増幅回路について説明する。図３は、本実施の形態にかかる増幅回路を説明するための回路図である。本実施の形態にかかる増幅回路では、バイアス制御回路１３'にＰ型ＭＯＳトランジスタＭＰ４、ＭＰ５が追加されている点が、実施の形態１にかかるバイアス制御回路１３と異なる。これ以外は実施の形態１にかかる増幅回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
【００６１】
図３に示すように、本実施の形態にかかる増幅回路では、バイアス制御回路１３'に、Ｐ型ＭＯＳトランジスタＭＰ４、ＭＰ５で構成されるカレントミラー回路（第３のカレントミラー回路）が設けられている。このとき、Ｐ型ＭＯＳトランジスタＭＰ４、ＭＰ５で構成されるカレントミラー回路は、Ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるカレントミラー回路とカスコード接続されている。
【００６２】
すなわち、Ｐ型ＭＯＳトランジスタＭＰ４のソースはＰ型ＭＯＳトランジスタＭＰ１のゲートおよびドレインと接続されており、ゲートおよびドレインはＰ型ＭＯＳトランジスタＭＰ５のゲートおよびＮ型ＭＯＳトランジスタＭＮ５のドレインに接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ５のソースはＰ型ＭＯＳトランジスタＭＰ２のドレインと接続されており、ゲートはＰ型ＭＯＳトランジスタＭＰ４のゲートおよびドレイン、並びにＮ型ＭＯＳトランジスタＭＮ５のドレインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ５のドレインは、Ｎ型ＭＯＳトランジスタＭＰ３のソースに接続されている。
【００６３】
本実施の形態にかかる増幅回路では、Ｐ型ＭＯＳトランジスタＭＰ４、ＭＰ５で構成されるカレントミラー回路を設けることで、ノードｎ_ｂｉａｓの電位Ｖｎ_ｂｉａｓと制御信号ｂｉａｓ_ｃｏｎｔとの関係を調整することができる。
【００６４】
具体的には、コモン電圧ＶｃｍがＶｓｓ≦Ｖｃｍ≦Ｖｄｓ（ＭＮ６）＋Ｖｔｎｅの範囲では、差動増幅回路１２のみが動作をする。
【００６５】
また、コモン電圧ＶｃｍがＶｄｓ（ＭＮ６）＋Ｖｔｎｅ＜Ｖｃｍ＜Ｖｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｄｓ（ＭＰ５）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄの範囲では、差動増幅回路１１および差動増幅回路１２がそれぞれ動作をする。ここで、Ｖｄｓ（ＭＰ５）は、Ｐ型ＭＯＳトランジスタＭＰ５のドレイン・ソース間電圧である。
【００６６】
また、コモン電圧ＶｃｍがＶｄｄ−Ｖｄｓ（ＭＰ２）−Ｖｄｓ（ＭＰ５）−Ｖｇｓ（ＭＰ３）＋Ｖｔｎｄ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路１１のみが動作をする。
【００６７】
このように、本実施の形態にかかる増幅回路では、バイアス制御回路１３'に、Ｐ型ＭＯＳトランジスタＭＰ４、ＭＰ５で構成されるカレントミラー回路を設けることで、差動増幅回路１２が動作する範囲を狭くすることができる。
【００６８】
なお、上記以外の構成および動作は実施の形態１で説明した増幅回路の構成および動作と同様であるので、重複した説明は省略する。本実施の形態にかかる増幅回路においても、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【００６９】
＜実施の形態３＞
次に、実施の形態３にかかる増幅回路について説明する。図４は、本実施の形態にかかる増幅回路を説明するための回路図である。本実施の形態にかかる増幅回路では、差動増幅回路２１および差動増幅回路２２を構成するトランジスタの極性を、実施の形態１にかかる増幅回路が備える差動増幅回路１１および差動増幅回路１２を構成するトランジスタの極性と逆にしている。
【００７０】
図４に示すように、差動増幅回路２１、２２、バイアス制御回路（制御回路）２３は、電源電圧Ｖｄｄを供給する電源線（第４の電源）と電源電圧Ｖｓｓ（但し、Ｖｄｄ＞Ｖｓｓ）を供給する電源線（第３の電源）との間に設けられている。ここで、Ｖｄｄをプラス且つＶｓｓをマイナスとする両電源方式としてもよく、ＶｄｄとＶｓｓとのいずれかを略ゼロとする単一電源方式としてもよい。入力信号ＩＮ_Ｐと入力信号ＩＮ_Ｎは差動入力信号である。また、出力信号ＯＵＴ_Ｐと出力信号ＯＵＴ_Ｎは差動出力信号である。
【００７１】
差動増幅回路２１は、Ｐ型ＭＯＳトランジスタＭＰ１１、Ｐ型ＭＯＳトランジスタＭＰ１２、およびＰ型ＭＯＳトランジスタＭＰ１６を備える。Ｐ型ＭＯＳトランジスタＭＰ１１およびＰ型ＭＯＳトランジスタＭＰ１２は差動対（第１の差動対）を構成する。Ｐ型ＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１６はそれぞれ、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００７２】
Ｐ型ＭＯＳトランジスタＭＰ１１のドレインは、抵抗Ｒ１１を介して電源Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１１のゲートには、入力信号ＩＮ_Ｐが供給される。Ｐ型ＭＯＳトランジスタＭＰ１２のドレインは、抵抗Ｒ１２を介して電源Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１２のゲートには、入力信号ＩＮ_Ｎが供給される。Ｐ型ＭＯＳトランジスタＭＰ１１のソースおよびＰ型ＭＯＳトランジスタＭＰ１２のソースは互いに接続されている。
【００７３】
Ｐ型ＭＯＳトランジスタＭＰ１６は、Ｐ型ＭＯＳトランジスタＭＰ１１、ＭＰ１２で構成される差動対に流れる電流を制御する電流源（第１の電流源）として機能する。Ｐ型ＭＯＳトランジスタＭＰ１６のソースは電源Ｖｄｄと接続され、ゲートには制御信号ＢＩＡＳ_１１が供給される。制御信号ＢＩＡＳ_１１は、バイアス生成回路（不図示）から供給される。Ｐ型ＭＯＳトランジスタＭＰ１６のドレインは、Ｐ型ＭＯＳトランジスタＭＰ１１のソースおよびＰ型ＭＯＳトランジスタＭＰ１２のソースと接続されている。
【００７４】
差動増幅回路２２は、Ｐ型ＭＯＳトランジスタＭＰｄ１１、Ｐ型ＭＯＳトランジスタＭＰｄ１２、およびＰ型ＭＯＳトランジスタＭＰ１４を備える。Ｐ型ＭＯＳトランジスタＭＰｄ１１およびＰ型ＭＯＳトランジスタＭＰｄ１２は差動対（第２の差動対）を構成する。Ｐ型ＭＯＳトランジスタＭＰｄ１１、ＭＰｄ１２はそれぞれ、ディプリーション型ＭＯＳトランジスタで構成されている。また、Ｐ型ＭＯＳトランジスタＭＰ１４は、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００７５】
Ｐ型ＭＯＳトランジスタＭＰｄ１１のドレインは、抵抗Ｒ１１を介して電源Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＭＰｄ１１のゲートには、入力信号ＩＮ_Ｐが供給される。Ｐ型ＭＯＳトランジスタＭＰｄ１２のドレインは、抵抗Ｒ１２を介して電源Ｖｓｓに接続されている。Ｐ型ＭＯＳトランジスタＭＰｄ１２のゲートには、入力信号ＩＮ_Ｎが供給される。Ｐ型ＭＯＳトランジスタＭＰｄ１１のソースおよびＰ型ＭＯＳトランジスタＭＰｄ１２のソースは互いに接続されている。
【００７６】
Ｐ型ＭＯＳトランジスタＭＰ１４は、Ｐ型ＭＯＳトランジスタＭＰｄ１１、ＭＰｄ１２で構成される差動対に流れる電流を制御する電流源（第２の電流源）として機能する。Ｐ型ＭＯＳトランジスタＭＰ１４のソースは電源Ｖｄｄと接続され、ゲートには制御信号ｂｉａｓ_ｃｏｎｔ'が供給される。Ｐ型ＭＯＳトランジスタＭＰ１４のドレインは、Ｐ型ＭＯＳトランジスタＭＰｄ１１のソースおよびＰ型ＭＯＳトランジスタＭＰｄ１２のソースと接続されている。
【００７７】
抵抗Ｒ１１は、一端が電源Ｖｓｓと接続され、他端がＰ型ＭＯＳトランジスタＭＰ１１のドレインおよびＰ型ＭＯＳトランジスタＭＰｄ１１のドレインと接続されている。抵抗Ｒ１１の他端（つまり、出力端子ＯＵＴ_Ｎ）からは、出力信号ＯＵＴ_Ｎが出力される。抵抗Ｒ１２は、一端が電源Ｖｓｓと接続され、他端がＰ型ＭＯＳトランジスタＭＰ１２のドレインおよびＰ型ＭＯＳトランジスタＭＰｄ１２のドレインと接続されている。抵抗Ｒ１２の他端（つまり、出力端子ＯＵＴ_Ｐ）からは、出力信号ＯＵＴ_Ｐが出力される。例えば、抵抗Ｒ１１と抵抗Ｒ１２は、同じ抵抗値を持つ抵抗で構成することができる。
【００７８】
すなわち、差動増幅回路２１と差動増幅回路２２は、抵抗Ｒ１１の他端と電源Ｖｄｄとの間、および抵抗Ｒ１２の他端と電源Ｖｄｄとの間で並列に接続されている。このとき、差動増幅回路２１は抵抗Ｒ１１、Ｒ１２を負荷とする差動増幅回路を構成し、差動増幅回路２２は抵抗Ｒ１１、Ｒ１２を負荷とする差動増幅回路を構成する。
【００７９】
抵抗Ｒ１１には、入力信号ＩＮ_Ｐに応じて差動増幅回路２１のＰ型ＭＯＳトランジスタＭＰ１１に流れる電流と、入力信号ＩＮ_Ｐに応じて差動増幅回路２２のＰ型ＭＯＳトランジスタＭＰｄ１１に流れる電流との合計電流が流れる。抵抗Ｒ１１の他端からは、抵抗Ｒ１１に流れる電流に応じてプルアップされた出力信号ＯＵＴ_Ｎが出力される。同様に、抵抗Ｒ１２には、入力信号ＩＮ_Ｎに応じて差動増幅回路２１のＰ型ＭＯＳトランジスタＭＰ１２に流れる電流と、入力信号ＩＮ_Ｎに応じて差動増幅回路１２のＰ型ＭＯＳトランジスタＭＰｄ１２に流れる電流との合計電流が流れる。抵抗Ｒ１２の他端からは、抵抗Ｒ１２に流れる電流に応じてプルアップされた出力信号ＯＵＴ_Ｐが出力される。
【００８０】
このとき、抵抗Ｒ１１と抵抗Ｒ１２に流れる電流は、Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流およびＰ型ＭＯＳトランジスタＭＰ１６に流れる電流を調整することで、制御することができる。Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流は、バイアス制御回路２３から出力される制御信号ｂｉａｓ_ｃｏｎｔ'に応じて調整される。また、Ｐ型ＭＯＳトランジスタＭＰ１６に流れる電流は、バイアス生成回路（不図示）から出力される制御信号ＢＩＡＳ_１１に応じて調整される。
【００８１】
バイアス制御回路２３は、差動増幅回路２２が備えるＰ型ＭＯＳトランジスタＭＰ１４に流れる電流を制御する。すなわち、バイアス制御回路２３は、Ｐ型ＭＯＳトランジスタＭＰｄ１１、ＭＰｄ１２で構成される差動対とＰ型ＭＯＳトランジスタＭＰ１４とが接続されるノードｎ_ｂｉａｓ'（第１のノード）の電位に応じて、Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流を制御する。具体的には、バイアス制御回路２３は、ノードｎ_ｂｉａｓ'の電位が高くなるにつれてＰ型ＭＯＳトランジスタＭＰ１４に流れる電流量が増加するように、また、ノードｎ_ｂｉａｓ'の電位が低くなるにつれてＰ型ＭＯＳトランジスタＭＰ１４に流れる電流量が減少するように、Ｐ型ＭＯＳトランジスタＭＰ１４を制御する。なお、図４に示したバイアス制御回路２３は一例であり、上記動作をする回路であれば任意の回路をバイアス制御回路２３として用いることができる。以下で図４に示したバイアス制御回路２３について詳細に説明する。
【００８２】
バイアス制御回路２３は、Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、およびＰ型ＭＯＳトランジスタＭＰ１３、ＭＰ１５を備える。Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、およびＰ型ＭＯＳトランジスタＭＰ１３、ＭＰ１５は、エンハンスメント型ＭＯＳトランジスタで構成されている。
【００８３】
Ｎ型ＭＯＳトランジスタＭＮ１１（第４のＮ型ＭＯＳトランジスタ）のソースは電源Ｖｓｓに接続され、ゲートおよびドレインはＮ型ＭＯＳトランジスタＭＮ１２のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１２（第５のＮ型ＭＯＳトランジスタ）のソースは電源Ｖｓｓに接続され、ゲートはＮ型ＭＯＳトランジスタＭＮ１１のゲートおよびドレインに接続され、ドレインはＮ型ＭＯＳトランジスタＭＮ１３のソースに接続されている。つまり、Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２はカレントミラー回路（第４のカレントミラー回路）を構成する。
【００８４】
Ｐ型ＭＯＳトランジスタＭＰ１５（第２のトランジスタ）のドレインはＮ型ＭＯＳトランジスタＭＮ１１のゲートおよびドレインと接続され、ソースは電源Ｖｄｄに接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１５のゲートには制御信号ＢＩＡＳ_１２が供給される。制御信号ＢＩＡＳ_１２は、バイアス生成回路（不図示）から供給される。つまり、Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２で構成されるカレントミラー回路に流れる電流Ｉ２は、バイアス生成回路（不図示）から出力される制御信号ＢＩＡＳ_１２に応じて調整される。
【００８５】
Ｎ型ＭＯＳトランジスタＭＮ１３（第２の調整用トランジスタ）のソースはＮ型ＭＯＳトランジスタＭＮ１２のドレインに接続され、Ｎ型ＭＯＳトランジスタＭＮ１３のドレインはＰ型ＭＯＳトランジスタＭＰ１３のドレインおよびゲートに接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ１３のゲートには、差増増幅回路２２のノードｎ_ｂｉａｓ'の電位Ｖｎ_ｂｉａｓ'が供給される。
【００８６】
Ｎ型ＭＯＳトランジスタＭＮ１１とＭＮ１２が同一特性のトランジスタで構成されている場合、Ｎ型ＭＯＳトランジスタＭＮ１１およびＭＮ１２はカレントミラー回路を構成するので、Ｎ型ＭＯＳトランジスタＭＮ１３がオン状態の場合にはＮ型ＭＯＳトランジスタＭＮ１２に電流Ｉ２が流れる。このとき、Ｎ型ＭＯＳトランジスタＭＮ１３は、Ｎ型ＭＯＳトランジスタＭＮ１２に流れる電流をノードｎ_ｂｉａｓ'の電位に応じて調整して電流Ｉ２'とする。つまり、ノードｎ_ｂｉａｓ'の電位が高い場合は、電流Ｉ２'の電流量は増加し、ノードｎ_ｂｉａｓ'の電位が低い場合は、電流Ｉ２'の電流量は減少する。
【００８７】
Ｐ型ＭＯＳトランジスタＭＰ１３のドレインおよびゲートはＮ型ＭＯＳトランジスタＭＮ１３のドレインに接続され、ソースは電源Ｖｄｄに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１３のドレインおよびゲートが接続されるノード２５からは、制御信号ｂｉａｓ_ｃｏｎｔ'が出力される。Ｎ型ＭＯＳトランジスタＭＮ１３に電流Ｉ２'が流れると、Ｐ型ＭＯＳトランジスタＭＰ１３にも電流Ｉ２'が流れる。このとき、ノード２５の電位が低下し、制御信号ｂｉａｓ_ｃｏｎｔ'の電位も低下する。これにより、Ｐ型ＭＯＳトランジスタＭＰ１４のゲート電位も低下するため、Ｐ型ＭＯＳトランジスタＭＰ１４に電流が流れる。
【００８８】
換言すると、Ｐ型ＭＯＳトランジスタＭＰ１３（第３のＰ型ＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＭＰ１４（第４のＰ型ＭＯＳトランジスタ）は、カレントミラー回路（第５のカレントミラー回路）を構成している。よって、Ｎ型ＭＯＳトランジスタＭＮ１３を用いてＰ型ＭＯＳトランジスタＭＰ１３に流れる電流Ｉ２'をノードｎ_ｂｉａｓ'の電位に応じて調整することで、Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流を調整することができる。具体的には、ノードｎ_ｂｉａｓ'の電位が低下すると、Ｐ型ＭＯＳトランジスタＭＰ１３に流れる電流Ｉ２'は減少し、ノード２５の電位は上昇する。よって、Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流は減少する。一方、ノードｎ_ｂｉａｓ'の電位が増加すると、Ｐ型ＭＯＳトランジスタＭＰ１３に流れる電流Ｉ２'は増加するので、ノード２５の電位は低下する。よって、Ｐ型ＭＯＳトランジスタＭＰ１４に流れる電流は増加する。
【００８９】
Ｎ型ＭＯＳトランジスタＭＮ１１およびＮ型ＭＯＳトランジスタＭＮ１２が同一のディメンジョン（同一特性）のトランジスタであり、また、Ｐ型ＭＯＳトランジスタＭＰ１３およびＰ型ＭＯＳトランジスタＭＰ１４が同一のディメンジョン（同一特性）のトランジスタである場合、Ｎ型ＭＯＳトランジスタＭＮ１３がオン状態の時には、Ｐ型ＭＯＳトランジスタＭＰ１４のドレイン電圧は、制御信号ＢＩＡＳ_１２の電圧と同じ値となる。
【００９０】
次に、本実施の形態にかかる増幅回路の動作について説明する。本実施の形態にかかる増幅回路では、制御信号ＢＩＡＳ_１１は差動増幅回路２１のテール電流源であるＰ型ＭＯＳトランジスタＭＰ１６のゲートに供給されており、制御信号ＢＩＡＳ_１２はバイアス制御回路２３のＰ型ＭＯＳトランジスタＭＰ１５のゲートに供給されている。ここで、制御信号ＢＩＡＳ_１１と制御信号ＢＩＡＳ_１２は、典型的には同一の値である。
【００９１】
Ｐ型のエンハンスメント型ＭＯＳトランジスタＭＰ１１、ＭＰ１２を含む差動増幅回路２１は、コモン電圧ＶｃｍがＰ型のエンハンスメント型ＭＯＳトランジスタの閾値電圧Ｖｔｐｅよりも十分に小さい場合、十分なゲインをもつ。Ｐ型のディプリーション型ＭＯＳトランジスタＭＰｄ１１、ＭＰｄ１２を含む差動増幅回路２２は、コモン電圧ＶｃｍがＰ型のディプリーション型ＭＯＳトランジスタの閾値電圧Ｖｔｐｄよりも十分に小さい場合、十分なゲインをもつ。
【００９２】
Ｐ型のディプリーション型ＭＯＳトランジスタは、閾値電圧をプラスの値にすることができるため、コモン電圧ＶｃｍがＶｄｄと同程度の値であっても十分なゲインをもつように差動増幅回路を設計することができる。よって、差動増幅回路２１、２２を用いることで、コモン電圧Ｖｃｍが電源Ｖｓｓの値から電源Ｖｄｄの値までにおいて動作可能な増幅回路を構成することができる。どちらの差動増幅回路２１、２２も、コモン電圧Ｖｃｍが小さくなるにしたがい大きなゲインをもつようになる。
【００９３】
入力信号ＩＮ_Ｐ、ＩＮ_Ｎのコモン電圧ＶｃｍがＰ型のエンハンスメント型ＭＯＳトランジスタＭＰ１１、ＭＰ１２の閾値電圧ＶｔｐｅにＰ型ＭＯＳトランジスタＭＰ１６のドレイン・ソース間電圧Ｖｄｓ（ＭＰ１６）を足した値以上の範囲では、差動増幅回路２１はほとんど動作せず、差動増幅回路２２が動作をする。具体的には、コモン電圧Ｖｃｍが、Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路２２のみが動作をする。
【００９４】
入力信号ＩＮ_Ｐ、ＩＮ_Ｎの振幅Ｖｄｉｆｆが小さいとき、ノードｎ_ｂｉａｓ'の電位Ｖｎ_ｂｉａｓ'は、入力信号ＩＮ_Ｐ、ＩＮ_Ｎのコモン電圧Ｖｃｍから閾値電圧Ｖｔｐｄだけ高い値になる。Ｐ型のディプリーション型ＭＯＳトランジスタの閾値電圧Ｖｔｐｄはプラスの値をとるため、実際にはＶｎ_ｂｉａｓ'の値はほぼコモン電圧Ｖｃｍと同じ値になる。よって、Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅ≦Ｖｃｍ≦Ｖｄｄの範囲では、コモン電圧Ｖｃｍが十分大きいため、Ｖｎ_ｂｉａｓ'の値も大きくなる。このため、Ｎ型ＭＯＳトランジスタＭＮ１３はオン状態となるため、Ｐ型ＭＯＳトランジスタＭＰ１３に電流Ｉ２'が流れる。これにより、ノード２５の電位が低下し、Ｐ型ＭＯＳトランジスタＭＰ１４がオン状態となる。
【００９５】
Ｐ型ＭＯＳトランジスタＭＰ１４がオン状態であるので、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路２２のＰ型ＭＯＳトランジスタＭＰｄ１１およびＰ型ＭＯＳトランジスタＭＰｄ１２に電流が流れる。このとき、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから、抵抗Ｒ１１、Ｒ１２によってプルアップされた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【００９６】
コモン電圧Ｖｃｍが、閾値電圧Ｖｔｐｅに電圧Ｖｄｓ（ＭＰ１６）を足した値よりも小さい場合は、差動増幅回路２１および差動増幅回路２２がそれぞれ動作をする。具体的には、Ｎ型ＭＯＳトランジスタＭＮ１２のドレイン・ソース間電圧をＶｄｓ（ＭＮ１２）、Ｎ型ＭＯＳトランジスタＭＮ１３のゲート・ソース間電圧をＶｇｓ（ＭＮ１３）とすると、コモン電圧Ｖｃｍが、Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄ＜Ｖｃｍ＜Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅの範囲では、差動増幅回路２１および差動増幅回路２２がそれぞれ動作をする。このとき、コモン電圧Ｖｃｍは、Ｎ型ＭＯＳトランジスタＭＮ１３をオフ状態にする程度までは小さくないので、Ｐ型ＭＯＳトランジスタＭＰ１４はオン状態となる。
【００９７】
Ｐ型ＭＯＳトランジスタＭＰ１６のゲートには制御信号ＢＩＡＳ_１１が印加されているので、Ｐ型ＭＯＳトランジスタＭＰ１６はオン状態となっている。よって、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路２１のＰ型ＭＯＳトランジスタＭＰ１１およびＰ型ＭＯＳトランジスタＭＰ１２に電流が流れる。また、Ｐ型ＭＯＳトランジスタＭＰ１４がオン状態であるので、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路２２のＰ型ＭＯＳトランジスタＭＰｄ１１およびＰ型ＭＯＳトランジスタＭＰｄ１２に電流が流れる。差動増幅回路２１および差動増幅回路２２の電流負荷は共通の抵抗Ｒ１１、Ｒ１２のため、それぞれの差動増幅回路の出力が加算されて、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから抵抗Ｒ１１、Ｒ１２によってプルアップされた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【００９８】
コモン電圧Ｖｃｍが小さい場合、具体的には、コモン電圧Ｖｃｍが、Ｖｓｓ≦Ｖｃｍ≦Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄの範囲では、差動増幅回路２１のみが動作をする。コモン電圧Ｖｃｍが、Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄ以下になると、ノードｎ_ｂｉａｓ'の電圧Ｖｎ_ｂｉａｓ'が、Ｎ型ＭＯＳトランジスタＭＮ１３の閾値電圧（正の値）よりも小さくなるため、Ｎ型ＭＯＳトランジスタＭＮ１３はオフ状態になる。Ｎ型ＭＯＳトランジスタＭＮ１３がオフ状態となると、Ｐ型ＭＯＳトランジスタＭＰ１３に電流Ｉ２'が流れない。よって、ノード２５の電位が上昇し、Ｐ型ＭＯＳトランジスタＭＰ１４がオフ状態となる。このため、差動増幅回路２２は動作しなくなり、差動増幅回路２１のみが動作する。
【００９９】
Ｐ型ＭＯＳトランジスタＭＰ１６のゲートには制御信号ＢＩＡＳ_１１が印加されているので、Ｐ型ＭＯＳトランジスタＭＰ１６はオン状態となっている。よって、入力信号ＩＮ_Ｐ、ＩＮ_Ｎが供給されると、入力信号ＩＮ_Ｐ、ＩＮ_Ｎに応じて、差動増幅回路２１のＰ型ＭＯＳトランジスタＭＰ１１およびＰ型ＭＯＳトランジスタＭＰ１２に電流が流れる。そして、出力端子ＯＵＴ_Ｐ、ＯＵＴ_Ｎから、抵抗Ｒ１１、Ｒ１２によってプルアップされた出力信号ＯＵＴ_Ｐ、ＯＵＴ_Ｎが出力される。
【０１００】
以上で説明したように、本実施の形態にかかる増幅回路では、コモン電圧Ｖｃｍが、Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路２２のみが動作をする。また、コモン電圧Ｖｃｍが、Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄ＜Ｖｃｍ＜Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅの範囲では、差動増幅回路２１および差動増幅回路２２がそれぞれ動作をする。また、コモン電圧Ｖｃｍが、Ｖｓｓ≦Ｖｃｍ≦Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄの範囲では、差動増幅回路２１のみが動作をする。
【０１０１】
本実施の形態にかかる増幅回路においても、実施の形態１にかかる増幅回路と同様の効果を奏する。すなわち、本実施の形態にかかる発明により、最小限の回路（バイアス制御回路２３）を追加するのみで、動作範囲内においてゲイン特性が一定である、レール・ツー・レール特性を備えた増幅回路を提供することができる。このとき、増幅回路における電力消費の増加も最小限に抑えることができる。
【０１０２】
よって、本実施の形態にかかる発明により、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【０１０３】
＜実施の形態４＞
次に、実施の形態４にかかる増幅回路について説明する。図５は、本実施の形態にかかる増幅回路を説明するための回路図である。本実施の形態にかかる増幅回路では、バイアス制御回路２３'にＮ型ＭＯＳトランジスタＭＮ１４、ＭＮ１５が追加されている点が、実施の形態３にかかるバイアス制御回路２３と異なる。これ以外は実施の形態３にかかる増幅回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
【０１０４】
図５に示すように、本実施の形態にかかる増幅回路では、バイアス制御回路２３'に、Ｎ型ＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるカレントミラー回路（第６のカレントミラー回路）が設けられている。このとき、Ｎ型ＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるカレントミラー回路は、Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２で構成されるカレントミラー回路とカスコード接続されている。
【０１０５】
すなわち、Ｎ型ＭＯＳトランジスタＭＮ１４のソースはＮ型ＭＯＳトランジスタＭＮ１１のゲートおよびドレインと接続されており、ゲートおよびドレインはＮ型ＭＯＳトランジスタＭＮ１５のゲートおよびＰ型ＭＯＳトランジスタＭＰ１５のドレインに接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ１５のソースはＮ型ＭＯＳトランジスタＭＮ１２のドレインと接続されており、ゲートはＮ型ＭＯＳトランジスタＭＮ１４のゲートおよびドレイン、並びにＰ型ＭＯＳトランジスタＭＰ１５のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１５のドレインは、Ｎ型ＭＯＳトランジスタＭＮ１３のソースに接続されている。
【０１０６】
本実施の形態にかかる増幅回路では、Ｎ型ＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるカレントミラー回路を設けることで、ノードｎ_ｂｉａｓ'の電位Ｖｎ_ｂｉａｓ'と制御信号ｂｉａｓ_ｃｏｎｔ'との関係を調整することができる。
【０１０７】
具体的には、コモン電圧ＶｃｍがＶｄｓ（ＭＰ１６）＋Ｖｔｐｅ≦Ｖｃｍ≦Ｖｄｄの範囲では、差動増幅回路２２のみが動作をする。
【０１０８】
また、コモン電圧ＶｃｍがＶｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｄｓ（ＭＮ１５）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄ＜Ｖｃｍ＜Ｖｄｓ（ＭＰ１６）＋Ｖｔｐｅの範囲では、差動増幅回路２１および差動増幅回路２２がそれぞれ動作をする。ここで、Ｖｄｓ（ＭＮ１５）は、Ｎ型ＭＯＳトランジスタＭＮ１５のドレイン・ソース間電圧である。
【０１０９】
また、コモン電圧ＶｃｍがＶｓｓ≦Ｖｃｍ≦Ｖｓｓ＋Ｖｄｓ（ＭＮ１２）＋Ｖｄｓ（ＭＮ１５）＋Ｖｇｓ（ＭＮ１３）−Ｖｔｐｄの範囲では、差動増幅回路２１のみが動作をする。
【０１１０】
このように、本実施の形態にかかる増幅回路では、バイアス制御回路２３'に、Ｎ型ＭＯＳトランジスタＭＮ１４、ＭＮ１５で構成されるカレントミラー回路を設けることで、差動増幅回路２２が動作する範囲を狭くすることができる。
【０１１１】
なお、上記以外の構成および動作は実施の形態３で説明した増幅回路の構成および動作と同様であるので、重複した説明は省略する。本実施の形態にかかる増幅回路においても、回路規模を大きくすることなく安定的に動作可能な増幅回路を提供することができる。
【０１１２】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１１３】
１１、２１  差動増幅回路（第１の差動増幅回路）
１２、２２  差動増幅回路（第２の差動増幅回路）
１３、１３'、２３、２３'  バイアス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2013207453.tif 000007
【図６】
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【図７】
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