(57)【要約】      （修正有）【課題】信頼性が高く効率の良いメモリーアクセスができる記憶装置、印刷材収容体及び印刷装置等を提供する。【解決手段】アドレス生成回路１４０は、第１のモードでは、クロック信号ＣＬＫに基づいて、シーケンシャルに変化するアドレスを生成し、第２のモードでは、第１のアドレスを生成した後に、第１のアドレスに対して非シーケンシャルである第２のアドレスを生成する。読み出し回路１３０は、第１のモードでは、シーケンシャルに変化するアドレスから、クロック信号ＣＬＫの１周期ごとにデータを順次読み出し、第２のモードでは、クロック信号ＣＬＫの１周期の前半期間において第１のアドレスからデータを読み出し、クロック信号ＣＬＫの１周期の前半期間に続く後半期間において第２のアドレスからデータを読み出す。【選択図】図１
2013186931.tif 000002
【特許請求の範囲】
【請求項１】
メモリーセルアレイと、
ワード線選択回路と、
ビット線選択回路と、
読み出し回路と、
クロック信号に基づいて、アドレスを生成するアドレス生成回路とを含み、
前記アドレス生成回路は、
第１のモードでは、前記クロック信号に基づいて、シーケンシャルに変化するアドレスを生成し、
第２のモードでは、第１のアドレスを生成した後に、前記第１のアドレスに対して非シーケンシャルである第２のアドレスを生成し、
前記読み出し回路は、
前記第１のモードでは、
前記シーケンシャルに変化するアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期ごとに順次読み出し、
前記第２のモードでは、
前記第１のアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期の前半期間において読み出し、
前記第２のアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期の前記前半期間に続く後半期間において読み出すことを特徴とする記憶装置。
【請求項２】
請求項１において、
前記読み出し回路は、
ビット線からの信号を増幅するセンスアンプと、
前記センスアンプからの信号を受ける第１のラッチ回路及び第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号が第１の電圧レベルから第２の電圧レベルに変化するタイミングで、前記センスアンプからの信号をラッチし、
前記第２のラッチ回路は、前記クロック信号が前記第２の電圧レベルから前記第１の電圧レベルに変化するタイミングで、前記センスアンプからの信号をラッチすることを特徴とする記憶装置。
【請求項３】
請求項１又は２において、
前記メモリーセルアレイは、
第１の記憶領域と、
前記第１の記憶領域に対してアドレスが非シーケンシャルである第２の記憶領域とを有し、
前記第１のアドレスにより指定されるメモリーセルは、前記第１の記憶領域に設けられ、
前記第２のアドレスにより指定されるメモリーセルは、前記第２の記憶領域に設けられることを特徴とする記憶装置。
【請求項４】
請求項３において、
前記第１のモードは、読み出しコマンドにより実行されるモードであり、
前記第２のモードは、書き込みコマンドにより実行されるモードであることを特徴とする記憶装置。
【請求項５】
請求項４において、
書き込み処理及び読み出し処理の制御を行う制御回路を含み、
前記制御回路は、
前記第２のモードでは、
前記第１の記憶領域に設けられ、先頭から連続する所定のアドレスにより指定されるメモリーセルと、前記第２の記憶領域に設けられ、前記第２のアドレスにより指定されるメモリーセルとから情報を読み出し、読み出された情報に基づいて書き込み条件を設定することを特徴とする記憶装置。
【請求項６】
請求項４又は５において、
前記メモリーセルアレイは、
前記第１の記憶領域に対してアドレスがシーケンシャルであり、前記書き込みコマンドによりデータが書き込まれる第３の記憶領域を有することを特徴とする記憶装置。
【請求項７】
請求項６において、
前記第３の記憶領域は、
既格納値よりも大きな値の書き込みが許容されるとともに、前記既格納値よりも小さな値の書き込みが禁止されるデクリメント禁止領域を有することを特徴とする記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の記憶装置を含むことを特徴とする印刷材収容体。
【請求項９】
請求項８に記載の印刷材収容体と、
前記記憶装置に対して前記クロック信号を供給し、前記記憶装置との間でデータ信号の通信処理を行う制御部とを含むことを特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、印刷材収容体及び印刷装置等に関する。
【背景技術】
【０００２】
印刷装置において、印刷材の残量又は消費量などの情報を記憶するためにシーケンシャルアクセス型の半導体記憶装置（例えばＥＥＰＲＯＭなど）が用いられている。例えば、特許文献１には、印刷装置のインク残量等のデータをシーケンシャルアクセス型の半導体記憶装置に記憶する手法が開示されている。
【０００３】
しかしながらシーケンシャルアクセスメモリーは、常に先頭アドレスから順番にデータを読み書きするため、アクセスするアドレスによっては通信時間が長くなるなどの問題がある。また、メモリーセルエラーや、印刷装置と記憶装置との間の通信エラーなどによって、記憶装置に記憶されたインク消費量の値が変化してしまい、正常な印刷ができない場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１９３４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、信頼性が高く効率の良いメモリーアクセスができる記憶装置、印刷材収容体及び印刷装置等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、メモリーセルアレイと、ワード線選択回路と、ビット線選択回路と、読み出し回路と、クロック信号に基づいて、アドレスを生成するアドレス生成回路とを含み、前記アドレス生成回路は、第１のモードでは、前記クロック信号に基づいて、シーケンシャルに変化するアドレスを生成し、第２のモードでは、第１のアドレスを生成した後に、前記第１のアドレスに対して非シーケンシャルである第２のアドレスを生成し、前記読み出し回路は、前記第１のモードでは、前記シーケンシャルに変化するアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期ごとに順次読み出し、前記第２のモードでは、前記第１のアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期の前半期間において読み出し、前記第２のアドレスにより指定されるメモリーセルに記憶されたデータを、前記クロック信号の１周期の前記前半期間に続く後半期間において読み出す記憶装置に関係する。
【０００７】
本発明の一態様によれば、第２のモードでは、クロックサイクルの前半期間において、第１のアドレスにより指定されるメモリーセルからデータを読み出し、後半期間において、第１のアドレスに対して非シーケンシャルである第２のアドレスにより指定されるメモリーセルからデータを読み出すことができる。こうすることで、第１のアドレスと第２のアドレスに効率良くアクセスすることができる。
【０００８】
また本発明の一態様では、前記読み出し回路は、ビット線からの信号を増幅するセンスアンプと、前記センスアンプからの信号を受ける第１のラッチ回路及び第２のラッチ回路とを有し、前記第１のラッチ回路は、前記クロック信号が第１の電圧レベルから第２の電圧レベルに変化するタイミングで、前記センスアンプからの信号をラッチし、前記第２のラッチ回路は、前記クロック信号が前記第２の電圧レベルから前記第１の電圧レベルに変化するタイミングで、前記センスアンプからの信号をラッチしてもよい。
【０００９】
このようにすれば、第１のラッチ回路は第１のアドレスから読み出されたデータをラッチし、第２のラッチ回路は第２のアドレスから読み出されたデータをラッチすることができる。
【００１０】
また本発明の一態様では、前記メモリーセルアレイは、第１の記憶領域と、前記第１の記憶領域に対してアドレスが非シーケンシャルである第２の記憶領域とを有し、前記第１のアドレスにより指定されるメモリーセルは、前記第１の記憶領域に設けられ、前記第２のアドレスにより指定されるメモリーセルは、前記第２の記憶領域に設けられてもよい。
【００１１】
このようにすれば、第１のアドレスを指定することで、第１の記憶領域に設けられるメモリーセルにアクセスし、第２のアドレスを指定することで、第１の記憶領域に対してアドレスが非シーケンシャルである第２の記憶領域に設けられるメモリーセルにアクセスすることができる。
【００１２】
また本発明の一態様では、前記第１のモードは、読み出しコマンドにより実行されるモードであり、前記第２のモードは、書き込みコマンドにより実行されるモードであってもよい。
【００１３】
このようにすれば、読み出しコマンドにより、先頭アドレスからシーケンシャルにデータを読み出すことができる。また、書き込みコマンドにより、第１のアドレス及び第１のアドレスに対して非シーケンシャルである第２のアドレスからデータを読み出し、その後に書き込み処理を行うことができる。
【００１４】
また本発明の一態様では、書き込み処理及び読み出し処理の制御を行う制御回路を含み、前記制御回路は、前記第２のモードでは、前記第１の記憶領域に設けられ、先頭から連続する所定のアドレスにより指定されるメモリーセルと、前記第２の記憶領域に設けられ、前記第２のアドレスにより指定されるメモリーセルとから情報を読み出し、読み出された情報に基づいて書き込み条件を設定してもよい。
【００１５】
このようにすれば、書き込み条件を設定することで、誤ったデータが書き込まれることを低減できるから、データの信頼性を高めることなどが可能になる。さらに書き込み条件を設定するための情報の少なくとも一部が第２のアドレスに記憶されている場合などに、先頭アドレスから第２のアドレスまでシーケンシャルにアクセスする必要がないから、書き込み処理の時間を短縮することができる。
【００１６】
また本発明の一態様では、前記メモリーセルアレイは、前記第１の記憶領域に対してアドレスがシーケンシャルであり、前記書き込みコマンドによりデータが書き込まれる第３の記憶領域を有してもよい。
【００１７】
このようにすれば、第１の記憶領域に対してシーケンシャルなアドレスを指定してデータを書き込むことができる。
【００１８】
また本発明の一態様では、前記第３の記憶領域は、既格納値よりも大きな値の書き込みが許容されるとともに、前記既格納値よりも小さな値の書き込みが禁止されるデクリメント禁止領域を有してもよい。
【００１９】
このようにすれば、第３の記憶領域にインク消費量が記憶される場合などに、誤って既格納値よりも小さな値が書き込まれることを防止することができる。
【００２０】
本発明の他の態様は、上記いずれかに記載の記憶装置を含む印刷材収容体に関係する。
【００２１】
本発明の他の態様は、上記に記載の印刷材収容体と、前記記憶装置に対して前記クロック信号を供給し、前記記憶装置との間でデータ信号の通信処理を行う制御部とを含む印刷装置に関係する。
【図面の簡単な説明】
【００２２】
【図１】記憶装置の基本的な構成例。
【図２】メモリーセルアレイの構成例。
【図３】図３（Ａ）、図３（Ｂ）は、第１及び第２のモードによるメモリーアクセスを説明する図。
【図４】図４（Ａ）は、書き込み条件を設定する処理のフローチャートの一例。図４（Ｂ）は、書き込み条件の設定の一例。
【図５】アドレス生成回路の構成例。
【図６】第１のモードにおけるビット線選択信号及びワード線選択信号を説明する図。
【図７】第２のモードにおけるビット線選択信号及びワード線選択信号を説明する図。
【図８】記憶装置における第２のモードのタイミングチャートの一例。
【図９】印刷装置の基本的な構成例。
【図１０】印刷材収容体の詳細な構成例。
【図１１】図１１（Ａ）、図１１（Ｂ）は、回路基板の詳細な構成例。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２４】
１．記憶装置
図１に本実施形態の記憶装置１００の基本的な構成例を示す。本実施形態の記憶装置１００は、メモリーセルアレイＭＣＡ、ワード線選択回路１１０、ビット線選択回路１２０、読み出し回路１３０、アドレス生成回路１４０を含む。また、記憶装置１００は、書き込み回路１５０及び制御回路１６０をさらに含んでもよい。なお、本実施形態の記憶装置１００は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２５】
メモリーセルアレイＭＣＡは、複数のメモリーセル（例えばＥＥＰＲＯＭ等の不揮発性メモリーセル）、複数のワード線、複数のビット線を含む。図１に示す構成例では、メモリーセルがｎ（ｎは３以上の整数）行８列に配置され、ｎ本のワード線、８本のビット線を有するが、これ以外の構成であってもよい。
【００２６】
メモリーセルアレイＭＣＡは、第１の記憶領域ＭＡ１、第２の記憶領域ＭＡ２及び第３の記憶領域ＭＡ３を含む。第１の記憶領域ＭＡ１は、アドレス空間において、先頭アドレスからシーケンシャル（連続的）なアドレスにより指定される。第２の記憶領域ＭＡ２は、第１の記憶領域に対して非シーケンシャル（非連続的）なアドレスにより指定される。第３の記憶領域ＭＡ３は、第１の記憶領域ＭＡ１に対してアドレスがシーケンシャルであり、書き込みコマンドによりデータが書き込まれる領域である。メモリーセルアレイＭＣＡの具体的な構成については、後述する。
【００２７】
ワード線選択回路１１０は、アドレス生成回路１４０からのワード線選択信号Ｙ１〜Ｙｎに基づいて、ｎ本のワード線のうちのいずれか１つを選択する。
【００２８】
ビット線選択回路１２０は、アドレス生成回路１４０からのビット線選択信号Ｘ１〜Ｘ８に基づいて、８本のビット線のうちのいずれか１つを選択する。
【００２９】
読み出し回路１３０は、ワード線選択回路１１０及びビット線選択回路１２０により選択されたメモリーセルから記憶されている情報を読み出す。読み出し回路１３０は、第１のモードでは、シーケンシャルに変化するアドレス（シーケンシャルアドレス）により指定されるメモリーセルに記憶されたデータを、クロック信号ＣＬＫの１周期期間ごとに順次読み出す。また、第２のモードでは、第１のアドレスにより指定されるメモリーセルに記憶されたデータを、クロック信号ＣＬＫの１周期の前半期間において読み出す。そして第２のアドレスにより指定されるメモリーセルに記憶されたデータを、クロック信号ＣＬＫの１周期の前半期間に続く後半期間において読み出す。第１のモードは、読み出しコマンドにより実行されるモードであり、第２のモードは、書き込みコマンドにより実行されるモードである。なお、第１、第２のモードの詳細については、後述する。
【００３０】
読み出し回路１３０は、ビット線からの信号を増幅するセンスアンプＳＡと、センスアンプＳＡからの信号を受ける第１のラッチ回路ＬＡ１及び第２のラッチ回路ＬＡ２とを含む。第１のラッチ回路ＬＡ１は、クロック信号ＣＬＫが第１の電圧レベル（例えば高電位レベル、Ｈレベル）から第２の電圧レベル（例えば低電位レベル、Ｌレベル）に変化するタイミングで、センスアンプＳＡからの信号ＶＳＡをラッチする。第２のラッチ回路ＬＡ２は、クロック信号ＣＬＫが第２の電圧レベルから第１の電圧レベルに変化するタイミングで、センスアンプＳＡからの信号ＶＳＡをラッチする。具体的には、例えば図１に示すように、第１、第２のラッチ回路ＬＡ１、ＬＡ２として同一の構成のラッチ回路を用い、ＬＡ２にはクロック信号ＣＬＫの反転信号ＸＣＬＫを入力してもよい。第１、第２のラッチ回路ＬＡ１、ＬＡ２はそれぞれ出力信号ＶＱ１、ＶＱ２を制御回路１６０に出力する。
【００３１】
アドレス生成回路１４０は、クロック信号ＣＬＫに基づいて、アドレスを生成し、ワード線選択信号Ｙ１〜Ｙｎ及びビット線選択信号Ｘ１〜Ｘ８を出力する。アドレス生成回路１４０は、第１のモードでは、クロック信号ＣＬＫに基づいて、シーケンシャルに変化するアドレス（シーケンシャルアドレス）を生成する。また、第２のモードでは、第１のアドレスを生成した後に、第１のアドレスに対して非シーケンシャルである第２のアドレスを生成する。制御回路１６０からのモード選択信号ＭＳＥＬにより、第１、第２のモードのいずれか一方のモードに設定される。第１、第２のモードの詳細については、後述する。
【００３２】
書き込み回路１５０は、制御回路１６０からの制御に基づいて、選択されたメモリーセルにデータを書き込む。
【００３３】
制御回路１６０は、記憶装置１００における書き込み処理及び読み出し処理の制御を行う。例えば後述する印刷装置の制御部からデータ信号ＳＤＡ、リセット信号ＲＳＴ、クロック信号ＳＣＫを受け取り、これらの信号に基づいて書き込み・読み出し処理の制御を行う。データ信号ＳＤＡは、識別情報、読み出しコマンド、書き込みコマンド、読み出しデータ、書き込みデータなどを含む。制御回路１６０は、読み出しコマンドを受け取った場合に、記憶装置１００の動作モードを第１のモードに設定し、書き込みコマンドを受け取った場合に、記憶装置１００の動作モードを第２のモードに設定する。制御回路１６０は、第２のモード、即ち書き込み処理では、第１のアドレスと第２のアドレスとから読み出された情報に基づいて書き込み条件を設定し、設定された書き込み条件に従って書き込みを実行する。なお、制御回路１６０が行う制御の詳細については、後述する。
【００３４】
図２に、本実施形態のメモリーセルアレイＭＣＡの構成例を示す。メモリーセルアレイＭＣＡは、複数のメモリーセル（例えばＥＥＰＲＯＭ等の不揮発性メモリーセル）ＭＣ、複数のワード線ＷＬ、複数のビット線ＢＬを含む。なお、本実施形態のメモリーセルアレイＭＣＡは図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３５】
図２に示す構成例では、メモリーセルＭＣがｎ（ｎは３以上の整数）行８列に配置され、ｎ本のワード線ＷＬ１〜ＷＬｎ、８本のビット線ＢＬ１〜ＢＬ８を有するが、これ以外の構成であってもよい。なお、以下の説明において、メモリーセルＭＣを特定する必要があるときは、例えば第１行第２列のメモリーセルをＭＣ１２、第ｎ行第６列のメモリーセルをＭＣｎ６と表記する。
【００３６】
アドレス生成回路１４０からのワード線選択信号Ｙ１〜Ｙｎ及びビット線選択信号Ｘ１〜Ｘ８に基づいて、１つのメモリーセルＭＣが選択され、選択されたＭＣから記憶されている１ビットのデータが読み出され、或いは選択されたＭＣに１ビットのデータが書き込まれる。
【００３７】
図２に示す構成例では、アドレス（論理上のアドレス）と各メモリーセルとの対応を以下のようにする。第１行〜第ｎ行の行アドレスをＡ１〜Ａｎとし、第１列〜第８列の列アドレスをＤ０〜Ｄ７とする。例えば第１行第２列のメモリーセルＭＣ１２はアドレスＡ１Ｄ１、第ｎ行第６列のメモリーセルＭＣｎ６はアドレスＡｎＤ５にそれぞれ対応する。なお、アドレスと各メモリーセルとの対応（メモリーマッピング）は、図２に示すものに限定されない。
【００３８】
メモリーセルアレイＭＣＡは、第１の記憶領域ＭＡ１、第２の記憶領域ＭＡ２及び第３の記憶領域ＭＡ３を含む。第１の記憶領域ＭＡ１は、アドレス空間において、先頭アドレスからシーケンシャル（連続的）なアドレスにより指定される。第２の記憶領域ＭＡ２は、第１の記憶領域ＭＡ１に対して非シーケンシャル（非連続的）なアドレスにより指定される。第３の記憶領域ＭＡ３は、第１の記憶領域ＭＡ１に対してアドレスがシーケンシャルであり、書き込みコマンドによりデータが書き込まれる領域である。
【００３９】
具体的には、例えば図２に示す構成例では、第１の記憶領域ＭＡ１は、第１行のメモリーセルから構成され、アドレスＡ１Ｄ０〜Ａ１Ｄ７に対応する。即ち、先頭アドレスＡ１Ｄ０からシーケンシャルなアドレスにより指定される。第２の記憶領域ＭＡ２は、第ｍ（ｍは４≦ｍ≦ｎである整数）行のメモリーセルから構成され、アドレスＡｍＤ０〜ＡｍＤ７に対応する。即ち、第１の記憶領域ＭＡ１に対して非シーケンシャルなアドレスにより指定される。第３の記憶領域ＭＡ３は、第２行及び第３行のメモリーセルから構成され、アドレスＡ２Ｄ０〜Ａ２Ｄ７、Ａ３Ｄ０〜Ａ３Ｄ７に対応する。即ち、第１の記憶領域ＭＡ１に対してシーケンシャルなアドレスにより指定される。
【００４０】
なお、第１、第２、第３の記憶領域ＭＡ１、ＭＡ２、ＭＡ３とメモリーセル（又はアドレス）との対応は、図２に示すものに限定されない。例えば、第３の記憶領域ＭＡ３を第２行〜第４行のメモリーセル（Ａ２Ｄ０〜Ａ２Ｄ７、Ａ３Ｄ０〜Ａ３Ｄ７、Ａ４Ｄ０〜Ａ４Ｄ７）としてもよい。
【００４１】
図３（Ａ）は、第１のモードによるメモリーアクセスを説明する図である。第１のモードでは、先頭アドレスＡ１Ｄ０からシーケンシャルに、各メモリーセルにアクセスする。具体的には、Ａ１Ｄ０からＡ１Ｄ７まで順番にアクセスし、次にＡ２Ｄ０からＡ２Ｄ７まで順番にアクセスし、以降Ａ３からＡｎまで行毎にアクセスする。
【００４２】
図３（Ｂ）は、第２のモードによるメモリーアクセスを説明する図である。第２のモードでは、第１のアドレスにアクセスした後に、第１のアドレスに対して非シーケンシャルである第２のアドレスにアクセスする。第１のアドレスにより指定されるメモリーセルは、第１の記憶領域ＭＡ１に設けられ、第２のアドレスにより指定されるメモリーセルは、第２の記憶領域ＭＡ２に設けられる。
【００４３】
具体的には、図３（Ｂ）に示すように、Ａ１Ｄ０からＡ１Ｄ４（第１のアドレス）までアクセスした後、ＡｍＤ４（第２のアドレス）にアクセスする。そしてＡ１Ｄ５にアクセスした後、ＡｍＤ５、Ａ１Ｄ６、ＡｍＤ６、Ａ１Ｄ７の順にアクセスする。
【００４４】
第２のモードでは、第１の記憶領域ＭＡ１に設けられ、先頭から連続する所定のアドレス（第１のアドレスを含む、例えばＡ１Ｄ０〜Ａ１Ｄ７）により指定されるメモリーセルと、第２の記憶領域ＭＡ２に設けられ、第２のアドレス（例えばＡｍＤ４、ＡｍＤ５、ＡｍＤ６）により指定されるメモリーセルとから情報を読み出し、読み出された情報に基づいて書き込み条件を設定する。この書き込み条件は、例えば後述するインクリメント書き込み制限に関するものである。制御回路１６０は、第１、第２のアドレスから読み出された情報に基づいて書き込み条件を設定し、設定された書き込み条件に従って書き込み処理を行う。
【００４５】
インクジェットプリンターなどの印刷装置には、通常、取り外し可能な（交換可能な）インクカートリッジ（印刷材収容体）が用いられる。このインクカートリッジには、ＥＥＰＲＯＭ等の不揮発性メモリーを含む記憶装置を設けることができる。この記憶装置にはインク色情報、インク消費量、インクカートリッジのＩＤ情報（識別情報）などが記憶される。印刷装置本体の制御部は、印刷処理の度に使用したインク量をカウントし、そのカウント値に基づいて制御部が記憶装置にインク消費量を書き込む。
【００４６】
インクカートリッジのインク消費量は、インクの消費に応じて増加するが、減少することは無い。しかし、実際には、メモリーセルエラーや、印刷装置とカートリッジとの間の通信エラーなどの何らかの原因によって、記憶装置に記憶されたインク消費量の値が減少してしまう可能性がある。仮に、インクカートリッジの記憶装置に記憶されたインク消費量が減少してしまうと、実際にはインクカートリッジ内にインクが残っていないにも拘わらず、インクがかなり残っているものと印刷装置本体の制御部が誤認識してしまい、正常な印刷ができない場合がある。
【００４７】
このような問題に対処するために、本実施形態の記憶装置１００では、インク消費量の値を、前回の書き込み時に書き込まれた値（既格納値）よりも小さな値に書き換えることを禁止するインクリメント書き込み制限を設けている。具体的には、メモリーセルアレイＭＣＡの第３の記憶領域ＭＡ３は、既格納値よりも大きな値の書き込みが許容されるとともに、既格納値よりも小さな値の書き込みが禁止されるデクリメント禁止領域を有し、このデクリメント禁止領域にインク消費量が書き込まれる。
【００４８】
本実施形態の記憶装置１００によれば、第１、第２のアドレスから読み出された情報に基づいて、インクリメント書き込み制限に関する書き込み条件を設定することができる。書き込み条件は、例えば差分比較の有無、書き込み先のアドレス（デクリメント禁止領域のアドレス）、インクリメント基準値などを含む。
【００４９】
図４（Ａ）は、本実施形態の記憶装置１００による、書き込み条件を設定する処理のフローチャートの一例である。
【００５０】
制御回路１６０は、印刷装置本体から書き込みコマンドを受信し（ステップＳ１）、動作モードを第２のモードに設定する。アドレス生成回路１４０からのワード線選択信号及びビット線選択信号に基づいて、読み出し回路１３０がＡ１Ｄ０〜Ａ１Ｄ７（第１の記憶領域ＭＡ１）及びＡｍＤ４〜ＡｍＤ６（第２の記憶領域ＭＡ２）のデータを読み出す（ステップＳ２）。制御回路１６０は、ＡｍＤ４から読み出された値が１であるか否かを判断する（ステップＳ３）。値が１である場合には、ＡｍＤ５とＡｍＤ６から読み出された値に基づいて、書き込み条件を設定する（ステップＳ４）。そして、設定された書き込み条件に従って、書き込み処理を実行する（ステップＳ５）。一方、ステップＳ３でＡｍＤ４から読み出された値が１でない場合（即ち０である場合）には、制御回路１６０は、書き込み条件無しで書き込み処理を実行する。
【００５１】
図４（Ｂ）に、書き込み条件の設定の一例を示す。図４（Ｂ）に示す書き込み条件の設定では、書き込み先のアドレス及びインクリメント基準値の設定が行われる。
【００５２】
ＡｍＤ５から読み出された値が０である場合には、制御回路１６０は、書き込み先のアドレスをＡｉ（ｉは２≦ｉ＜ｍである整数）に設定する。また、ＡｍＤ５から読み出された値が１である場合には、書き込み先のアドレスをＡｊ（ｊは２≦ｉ＜ｍである整数）に設定する。ここでＡｉ、Ａｊは共に第３の記憶領域ＭＡ３のデクリメント禁止領域の行アドレス（例えば、Ａ２、Ａ３）である。なお、Ａｉ又はＡｊとして、複数の行アドレスを設定してもよい。
【００５３】
ＡｍＤ６から読み出された値が０である場合には、制御回路１６０は、インクリメント基準値を基準値Ａ（例えば５０％）に設定する。また、ＡｍＤ６から読み出された値が１である場合には、制御回路１６０は、インクリメント基準値を基準値Ｂ（例えば８０％）に設定する。インクリメント基準値が設定された場合には、制御回路１６０は、書き込み値と既格納値との差分が基準値以下である場合に書き込みを許可する。例えば、インクリメント基準値が５０％に設定された場合には、書き込み値をＷＸ、既格納値をＭＸとすると、（ＷＸ−ＭＸ）／ＭＸ≦０．５を満たすときに書き込みが許可される。
【００５４】
このようにすることで、例えば印刷装置と記憶装置との間の通信エラーなどが生じた場合に、インク消費量として過大な値が書き込まれることを低減することができる。もしも通信エラー等によりインク消費量として過大な値が書き込まれてしまうと、インクリメント書き込み制限のために、次に正しいインク消費量を書き込むことができなくなるおそれがある。本実施形態の記憶装置１００によれば、インク消費量として過大な値が書き込まれることを低減できるから、信頼性の高い印刷装置を実現することなどが可能になる。
【００５５】
図５に、本実施形態のアドレス生成回路１４０の構成例を示す。アドレス生成回路１４０は、カウンターＣＯＵＮＴ及び第１、第２のデコーダーＤＥＣ１、ＤＥＣ２を含む。なお、本実施形態のアドレス生成回路１４０は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５６】
カウンターＣＯＵＮＴは、クロック信号ＣＬＫをカウントして、カウント値ＣＮを第１、第２のデコーダーＤＥＣ１、ＤＥＣ２に対して出力する。具体的には、カウント値ＣＮの第１ビット（最下位ビット）ＣＮ［１］〜第３ビットＣＮ［３］を第１のデコーダーＤＥＣ１に出力し、カウント値ＣＮの第４ビットＣＮ［４］〜第ｋビット（最上位ビット）ＣＮ［ｋ］を第２のデコーダーＤＥＣ２に出力する。ここで、ｋは２ｋ−３＝ｎを満たす整数である。例えば、行アドレスがＡ１〜Ａ１６である場合には、ｋは２ｋ−３＝１６を満たす整数７である。
【００５７】
第１のデコーダーＤＥＣ１は、ＣＮ［１］〜ＣＮ［３］に基づいて、ビット線選択信号Ｘ１〜Ｘ８を生成し、ビット線選択回路１２０に対して出力する。
【００５８】
第２のデコーダーＤＥＣ２は、Ｃｎ［４］〜ＣＮ［ｋ］及びモード選択信号ＭＳＥＬに基づいて、ワード線選択信号Ｙ１〜Ｙｎを生成し、ワード線選択回路１１０に対して出力する。第２のデコーダーＤＥＣ２は、第１のモードと第２のモードとで異なるワード線選択信号Ｙ１〜Ｙｎを出力する。
【００５９】
カウンターＣＯＵＮＴ及び第１、第２のデコーダーＤＥＣ１、ＤＥＣ２は、例えばＣＭＯＳロジック回路等により実現することができる。
【００６０】
図６は、第１のモードにおけるビット線選択信号Ｘ１〜Ｘ８及びワード線選択信号Ｙ１〜Ｙｎを説明する図である。図６において、「１」はビット線選択信号又はワード線選択信号がアクティブであることを示し、「０」はビット線選択信号又はワード線選択信号が非アクティブであることを示す。
【００６１】
第１のモードでは、カウント値ＣＮが０から７まで増加するに従って、ビット線選択信号はＸ１からＸ８まで順番にアクティブレベル（例えばＨレベル）に設定される。一方、ワード線選択信号は、Ｙ１がアクティブレベルに設定され、他のワード選択信号は非アクティブレベル（例えばＬレベル）に設定される。こうすることで、アドレスＡ１Ｄ０〜Ａ１Ｄ７がシーケンシャルに選択される。
【００６２】
次に、カウント値ＣＮが８から１５まで増加するに従って、ビット線選択信号はＸ１からＸ８まで順番にアクティブレベルに設定される。一方、ワード線選択信号は、Ｙ２がアクティブレベルに設定され、他のワード選択信号は非アクティブに設定される。こうすることで、アドレスＡ２Ｄ０〜Ａ２Ｄ７がシーケンシャルに選択される。同様にして、最後のアドレスＡｎＤ７までシーケンシャルに選択される。
【００６３】
図７は、第２のモードにおけるビット線選択信号Ｘ１〜Ｘ８及びワード線選択信号Ｙ１〜Ｙｎを説明する図である。
【００６４】
ビット線選択信号は、第１のモードと同一の信号が出力される。即ち、カウント値ＣＮが０から７まで増加するに従って、ビット線選択信号はＸ１からＸ８まで順番にアクティブレベル（例えばＨレベル）に設定される。そして、カウント値ＣＮ８以降も同様である。
【００６５】
一方、ワード線選択信号は、カウント値ＣＮが４、５、６の場合には、第１のモードと異なる選択信号が出力される。具体的には、カウント値ＣＮが４、５、６の場合には、各クロックサイクルの前半期間（図７ではＬレベルである期間）ではＹ１がアクティブレベルに設定され、後半期間では（図７ではＨレベルである期間）ではＹｍがアクティブレベルに設定される。このようにすることで、図３（Ｂ）に示したように、Ａ１Ｄ４、ＡｍＤ４、Ａ１Ｄ５、ＡｍＤ５、Ａ１Ｄ６、ＡｍＤ６の順に選択される。
【００６６】
図８は、本実施形態の記憶装置１００における第２のモードのタイミングチャートの一例である。図８には、ビット線選択信号Ｘ１〜Ｘ８、ワード線選択信号Ｙ１、Ｙｍ、センスアンプＳＡの出力信号ＶＳＡ、第１、第２のラッチ回路ＬＡ１、ＬＡ２の出力信号ＶＱ１、ＶＱ２及びクロック信号ＣＬＫを示す。
【００６７】
先頭アドレスＡ１Ｄ０からＡ１Ｄ３までは、クロック信号ＣＬＫの１周期ごとにシーケンシャルに選択され、読み出された信号はセンスアンプＳＡで増幅されて、第１のラッチ回路ＬＡ１によりクロック信号ＣＬＫの立ち下がりエッジのタイミングでラッチされ、出力信号ＶＱ１として出力される。例えば図８では、Ａ１Ｄ０〜Ａ１Ｄ３の各アドレスからＨレベルの信号が読み出され、クロック信号ＣＬＫの１周期ごとに第１のラッチ回路ＬＡ１から出力される。
【００６８】
クロック信号ＣＬＫの次の１周期（第１の期間）ＴＡ１では、前半期間においてＡ１Ｄ４が選択され、後半期間においてＡｍＤ４が選択される。前半期間においてＡ１Ｄ４（第１のアドレス）から読み出された信号は、センスアンプＳＡで増幅され、第１のラッチ回路ＬＡ１によりクロック信号ＣＬＫの立ち下がりエッジのタイミングでラッチされ、出力信号ＶＱ１として出力される。この出力信号ＶＱ１は、第１のラッチ回路ＬＡ１により、クロック信号ＣＬＫの次の立ち下がりエッジのタイミングまで保持される。即ち、Ａ１Ｄ４（第１のアドレス）から読み出された信号は、クロック信号ＣＬＫの１周期期間である第１の期間ＴＡ１において出力される。
【００６９】
また、後半期間においてＡｍＤ４（第２のアドレス）から読み出された信号は、センスアンプＳＡで増幅され、第２のラッチ回路ＬＡ２によりクロック信号ＣＬＫの立ち上がりエッジのタイミングでラッチされ、出力信号ＶＱ２として出力される。この出力信号ＶＱ２は、第２のラッチ回路ＬＡ２により、クロック信号ＣＬＫの次の立ち上がりエッジのタイミングまで保持される。即ち、ＡｍＤ４（第２のアドレス）から読み出された信号は、第１の期間ＴＡ１よりクロック信号ＣＬＫの半周期分遅れた１周期期間である第２の期間ＴＡ２において出力される。
【００７０】
同様にして、次の前半期間においてＡ１Ｄ５から読み出された信号は、期間ＴＢ１において出力され、後半期間においてＡｍＤ５から読み出された信号は、期間ＴＢ２において出力される。さらに次の前半期間においてＡ１Ｄ６から読み出された信号は、期間ＴＣ１において出力され、後半期間においてＡｍＤ６から読み出された信号は、期間ＴＣ２において出力される。
【００７１】
そしてＡｍＤ６が選択された後は、Ａ１Ｄ７、Ａ２Ｄ０、Ａ２Ｄ１、・・・とシーケンシャルにアドレスが選択される。
【００７２】
以上説明したように、本実施形態の記憶装置１００によれば、クロックサイクルの前半期間において、第１のアドレスにより指定されるメモリーセルからデータを読み出し、後半期間において、第１のアドレスに対して非シーケンシャルである第２のアドレスにより指定されるメモリーセルからデータを読み出すことができる。こうすることで、例えば書き込み処理における書き込み条件を設定するための情報の少なくとも一部が第２のアドレスに記憶されている場合に、先頭アドレスから第２のアドレスまでシーケンシャルにアクセスする必要がないから、書き込み処理の時間を短縮することができる。
【００７３】
２．印刷装置及び印刷材収容体
図９に本実施形態の印刷装置５００の基本的な構成例を示す。本実施形態の印刷装置５００は、第１の記憶装置１００−１〜第ｎ（ｎは２以上の整数）の記憶装置１００−ｎ、ｎ個の基板（回路基板）２００−１〜２００−ｎ、ｎ個の印刷材収容体３００−１〜３００−ｎ及び制御部４００を含む。なお、本実施形態の印刷装置５００は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７４】
第１の記憶装置１００−１〜第ｎの記憶装置１００−ｎは、それぞれリセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡ、第１の電源端子ＴＶＤＤ及び第２の電源端子ＴＶＳＳを含む。
【００７５】
リセット端子ＴＲＳＴは、制御部４００からのリセット信号ＲＳＴが入力される。クロック端子ＴＣＫは、制御部４００からのクロック信号ＣＬＫが入力される。データ端子ＴＤＡは、制御部４００との間でやり取りされるデータ信号ＳＤＡが入出力される。データ信号ＳＤＡは、制御部４００からの読み出しコマンド及び書き込みコマンドを含む。第１の電源端子ＴＶＤＤには制御部４００から第１の電源電圧ＶＤＤが供給され、第２の電源端子ＴＶＳＳには制御部４００から第２の電源電圧ＶＳＳが供給される。
【００７６】
上述したように、これらｎ個の記憶装置１００−１〜１００−ｎの各々は、メモリーセルアレイＭＣＡ等を含み、印刷材収容体（例えばインクカートリッジ等）３００−１〜３００−ｎを識別するためのＩＤ（Identification)情報（例えばＩＤ＝１、ＩＤ＝２、ＩＤ＝３など）、インク消費量、インク色情報などが記憶されている。
【００７７】
制御部４００は、記憶装置１００−１〜１００−ｎに対してクロック信号ＣＬＫを供給し、記憶装置１００−１〜１００−ｎとの間でデータ信号ＳＤＡの通信処理を行う。また制御部４００は、印刷装置５００が実行する印刷処理を制御する。制御部４００は、ホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１のホスト側電源端子ＨＶＤＤ及び第２のホスト側電源端子ＨＶＳＳを含む。制御部４００は、印刷処理の度に使用したインク量をカウントし、そのカウント値に基づいて制御部が記憶装置にインク消費量を書き込む。
【００７８】
上述したように、本実施形態の記憶装置１００では、インク消費量の値を、既に書き込まれた値（既格納値）よりも小さな値に書き換えることを禁止するインクリメント書き込み制限を設けている。さらに第１、第２のアドレスから読み出された情報に基づいて、インクリメント書き込み制限に関する書き込み条件を設定することができる。このようにすることで、印刷装置とカートリッジとの間の通信エラーなどによって、誤ったデータがインク消費量として書き込まれることを低減することができるから、信頼性の高い印刷装置を実現することなどが可能になる。
【００７９】
また、本実施形態の記憶装置１００によれば、クロックサイクルの前半期間において、第１のアドレスからデータを読み出し、後半期間において、第１のアドレスに対して非シーケンシャルである第２のアドレスからデータを読み出すことができる。こうすることで、例えば書き込み処理における書き込み条件を設定するための情報の少なくとも一部が第２のアドレスに記憶されている場合に、第２のアドレスまでシーケンシャルにアクセスする必要がないから、書き込み処理の時間を短縮することができる。
【００８０】
図１０に、本実施形態の印刷材収容体（インクカートリッジ、液体容器）３００の詳細な構成例を示す。印刷材収容体３００の内部には、インクを収容するための図示しないインク室が形成される。また、印刷材収容体３００には、インク室に連通するインク供給口３４０が設けられる。このインク供給口３４０は、印刷材収容体３００がプリンターに装着された時に、印刷ヘッドユニットにインクを供給するためのものである。
【００８１】
印刷収容体３００は、回路基板２００を含む。回路基板２００には、本実施形態の記憶装置１００が設けられ、インク消費量などのデータの記憶や制御部４００とのデータ送受信を行う。回路基板２００は、例えばプリント基板により実現され、印刷材収容体３００の表面に設けられる。回路基板２００には、第１の電源端子ＴＶＤＤ等の端子が設けられる。そして、印刷材収容体３００がプリンターに装着された時に、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやり取りが行われる。
【００８２】
図１１（Ａ）、図１１（Ｂ）に、本実施形態の記憶装置１００が設けられた回路基板２００の詳細な構成例を示す。図１１（Ａ）に示すように、回路基板２００の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、第１の電源端子ＴＶＤＤ、第２の電源端子ＴＶＳＳ、リセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２００に設けられた図示しない配線パターン層やスルーホールを介して、記憶装置１００に接続される。
【００８３】
図１１（Ｂ）に示すように、回路基板２００の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置１００が設けられる。上述したように、記憶装置１００には、インク消費量（インク量情報）、ＩＤ情報、使用履歴情報、製造情報などが記憶される。
【００８４】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、印刷材収容体及び印刷装置の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００８５】
１００  記憶装置、１１０  ワード線選択回路、１２０  ビット線選択回路、
１３０  読み出し回路、１４０  アドレス生成回路、１５０  書き込み回路、
１６０  制御回路、２００  回路基板、
３００  印刷材収容体（インクカートリッジ）、３４０  インク供給口、
４００  制御部、５００  印刷装置、
ＭＣＡ  メモリーセルアレイ、ＭＡ１  第１の記憶領域、ＭＡ２  第２の記憶領域、
ＭＡ３  第３の記憶領域、Ｘ１〜Ｘ８  ビット線選択信号、
Ｙ１〜Ｙｎ  ワード線選択信号、ＣＬＫ  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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