(57)【要約】【課題】装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができるようにする。【解決手段】センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックが、データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成し、データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、エラー訂正情報生成部の稼働を制御する。【選択図】図５
2013126057.tif 000002
【特許請求の範囲】
【請求項１】
センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、
前記インタフェースブロックは、
前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備える
センサ。
【請求項２】
前記稼働制御部は、
前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御する
請求項１に記載のセンサ。
【請求項３】
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、
前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、
前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、
前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させる
請求項１に記載のセンサ。
【請求項４】
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、
前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、
前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、
前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させる
請求項１に記載のセンサ。
【請求項５】
前記データ生成判定部は、
前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定する
請求項１に記載のセンサ。
【請求項６】
センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、
前記インタフェースブロックは、
前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、
データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、
稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップ
を含むセンシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、センサおよびセンシング方法に関し、特に、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができるようにするセンサおよびセンシング方法に関する。
【背景技術】
【０００２】
イメージセンサの高画質化、高フレームレート化に伴い、イメージセンサと、イメージセンサにより撮像された画像を処理するＤＳＰ(Digital Signal Processor)との間のインタフェースに求められるデータの伝送容量が高まってきている。
【０００３】
このような要求に応えるため、例えば、インタフェースのクロック周波数の向上、信号の低電圧化などの手法が採用されているが、この手法によれば、ＤＳＰ側でのサンプリングタイミングの生成の難易度が高くなり、データを正しく伝送することが難しくなる。
【０００４】
チップ間の伝送容量を高めるための規格としては、ＰＣＩ-ＥｘｐｒｅｓｓやＳｅｒｉａｌ ＡＴＡ等の規格がある。ＰＣＩ-ＥｘｐｒｅｓｓやＳｅｒｉａｌ ＡＴＡにおいては、ＣＤＲ(Clock Data Recovery)回路やイコライザの高性能化によって高い伝送容量が実現されている。また、携帯電話機向けのチップ間インタフェースとしてＭＩＰＩ (Mobile Industry Processor Interface)規格がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Serial ATA:  High Speed Serialized AT Attachment  Revision 1.0a  7-January-2003
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の規格は、ＣＰＵ(Central Processing Unit)間のインタフェースなど、より汎用的なインタフェース規格として作られていることもあって、イメージセンサ−ＤＳＰ間のインタフェースとしては冗長な機能が多い。仮に、イメージセンサ−ＤＳＰ間のインタフェースにこれらの規格を採用するとした場合、イメージセンサ−ＤＳＰ間のインタフェースとしては不要な機能をも実装する必要があり、回路面積、消費電力、実装コストが増加してしまう。
【０００７】
特に、伝送エラー対策用の回路を実装することの影響が大きい。例えば、伝送エラー対策用の回路の回路として、伝送エラーの訂正のための符号としてＥＣＣ（Error Correcting Code）／ＣＲＣ（Cyclic Redundancy Check）の生成を行う回路が設けられる場合、当該回路での消費電力が負担となる。
【０００８】
本技術はこのような状況に鑑みて開示するものであり、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の一側面は、センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサである。
【００１０】
前記稼働制御部は、前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御するようにすることができる。
【００１１】
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させるようにすることができる。
【００１２】
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させるようにすることができる。
【００１３】
前記データ生成判定部は、前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定するようにすることができる。
【００１４】
本技術の一側面は、センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、前記インタフェースブロックは、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップを含むセンシング方法である。
【００１５】
本技術の一側面においては、前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報が生成され、前記データフォーマットに挿入される所定のデータを生成中であるか否かが判定され、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働が制御される。
【発明の効果】
【００１６】
本技術によれば、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用したＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】図１に示されるＣＭＯＳイメージセンサ１０の一部の従来例をより詳細に説明する図である。
【図３】センサデジタルブロック２２により生成されるフレームの構成例を示す図である。
【図４】図３に示されるパケットの構成例を示す図である。
【図５】本技術の一実施の形態に係る構成例を示す図であって、図１に示されるＣＭＯＳイメージセンサの一部をより詳細に説明する図である。
【図６】クロック供給制御処理の例を説明するフローチャートである。
【図７】クロック供給制御処理の別の例を説明するフローチャートである。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００１９】
図１は、本技術を適用したＣＭＯＳイメージセンサの構成例を示すブロック図である。このＣＭＯＳイメージセンサ１０は、例えば、デジタルカメラなどに設けられ、画像を撮像するものとされる。
【００２０】
同図の例では、ＣＭＯＳイメージセンサ１０が、ＰＬＬ/ＰＨＹブロック２１、センサデジタルブロック２２、およびピクセルブロック２３により構成されている。
【００２１】
ＰＬＬ/ＰＨＹブロック２１は、主に位相同期回路（ＰＬＬ（Phase-locked loop））と分周器によって構成され、センサデジタルブロック２２の内部のクロック生成ユニットに供給される所定の周波数の信号を生成する。
【００２２】
センサデジタルブロック２２は、例えば、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成し、図示せぬＤＳＰ(Digital Signal Processor)などに供給するようになされている。センサデジタルブロック２２により生成されるフレームは、例えば、ＣＭＯＳイメージセンサにより撮像された画像を処理するＤＳＰに供給される。
【００２３】
ピクセルブロック２３は、光電変換素子などを有して構成され、撮像した光に対応する信号をセンサデジタルブロック２２に出力するようになされている。
【００２４】
図２は、図１に示されるＣＭＯＳイメージセンサ１０の一部をより詳細に説明する図である。すなわち、図２には、図１におけるＰＬＬ/ＰＨＹブロック２１、および、センサデジタルブロック２２の詳細な構成が示されている。
【００２５】
なお、図２に示される構成例は従来のものとされ、本技術に係る構成例については後述する。
【００２６】
図２に示されるように、ＰＬＬ/ＰＨＹブロック２１は、ＰＬＬユニット３１、および、ＰＨＹアナログユニット３２により構成されている。また、センサデジタルブロック２２は、ＰＨＹロジックユニット３４、および、センサコントロールユニット３５により構成されている。
【００２７】
この例では、ＰＬＬユニット３１の発信器４１（「ｘ１６」）から出力される信号が、分周器４２（「Ｄｉｖ １/２/４」）と、ＰＨＹアナログユニット３２の分周器５１（「Ｄｉｖ １/４」）に供給されている。また、分周器４２から出力される信号は、イネーブル４３（「Ｅｎａｂｌｅ」）を介して、ＰＨＹアナログユニット３２の分周器５２−１乃至分周器５２−８（Ｄｉｖ １/５）に供給されている。
【００２８】
また、ＰＨＹアナログユニット３２の分周器５１から出力される信号は、クロック生成ユニット３３の分周器６１−１（「Ｄｉｖ １/２」）に供給される。ＰＨＹアナログユニット３２の分周器５２−１乃至分周器５２−８から出力される信号は、それぞれＰＨＹロジックユニット３４の端子７４−１乃至端子７４−８に供給される。さらに、ＰＨＹアナログユニット３２の分周器５２−１から出力される信号は、ＰＨＹロジックユニット３４の端子７３−３にも供給される。端子７３−３に供給される信号は、ＰＨＹロジッククロックと称される。
【００２９】
クロック生成ユニット３３の分周器６１−１から出力される信号は、分周器６１−２に供給されるとともにイネーブル６２−１を介してＰＨＹロジックユニット３４の端子７３−１に供給される。端子７３−１に供給される信号は、リンクロジッククロックと称される。クロック生成ユニット３３の分周器６１−２から出力される信号は、イネーブル６２−２を介してＰＨＹロジックユニット３４の端子７３−２に供給される。端子７３−２に供給される信号は、ゲーテッドクロックと称される。
【００３０】
ＰＨＹロジックユニット３４のＣＲＣ回路７１は、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成する際に、当該フレームに格納されるパケットのヘッダ情報に含まれるＣＲＣ（Cyclic Redundancy Check）の生成を行う回路とされる。
【００３１】
ＰＨＹロジックユニット３４のＥＣＣ回路７２は、ピクセルブロックから出力される信号に基づいて、予め定められた形式のフレームのデータを生成する際に、当該フレームに格納されるパケットのヘッダ情報に含まれるＥＣＣ（Error Correcting Code）の生成を行う回路とされる。
【００３２】
図３は、センサデジタルブロック２２により生成されるフレームの構成例を示す図である。このフレームは、例えば、ＣＭＯＳイメージセンサ１０とＤＳＰとの間で１フレームの画像データを伝送するのに用いられる。
【００３３】
図３の左端に示される「Start Code」から、同図の右端に示される「Idle Code」までのそれぞれのデータが当該フレームに格納される。そしてこのフレームには、パケット１０１が格納される。パケット１０１は、「Packet Header」、「Data Payload」、および「Footer」により構成されている。
【００３４】
「Packet Header」は、パケット１０１のヘッダ情報とされる。
【００３５】
「Data Payload」は、パケット１０１のペイロードとされる。パケット１０１のペイロードには、例えば、ＣＭＯＳイメージセンサ１０により撮像された画像のデータの１ラインを構成する画素のデータが格納される。例えば、１フレームの画像のデータ全体の伝送は、複数のパケットを用いて行われることになる。
【００３６】
「Footer」は、パケット１０１のフッタ情報とされ、オプションで付加される（「Footer」が付加されない場合もある）。
【００３７】
図４は、図３に示されるパケット１０１の構成例を示す図である。同図に示されるように、パケット１０１の「Packet Header」は、６バイトの「Header」と２バイトのＣＲＣの組み合わせが３回繰り返して挿入された２４バイトのデータとして構成されている。そして、「Packet Header」の先頭の６バイトを除く１８バイトのデータがＥＣＣとして用いられる。
【００３８】
ここで、ＣＲＣは、例えば、「Data Payload」として挿入されたデータの誤り検出符号として演算された値とされる。また、「Header」には、例えば、「Data Payload」として挿入されたデータに対応する画像のデータのラインの位置を識別するための情報などが含まれる。
【００３９】
また、図４の例では、オプションである「Footer」がパケット１０１に付加されており、２バイトのＣＲＣが「Footer」として挿入されている。
【００４０】
図４に示されるＣＲＣは、図２のＣＲＣ回路７１により生成され、図４に示されるＥＣＣは、図２のＥＣＣ回路７２により生成される。
【００４１】
図２のＰＨＹロジックユニット３４のＣＲＣ回路７１およびＥＣＣ回路７２は、いずれも伝送エラー対策用の回路とされ、ＰＨＹロジッククロックによって動作する。すなわち、ＰＨＹロジックユニット３４の端子７３−３にＰＨＹロジッククロックが供給されると、ＣＲＣ回路７１およびＥＣＣ回路７２がそれぞれ稼働するようになされている。
【００４２】
また、図２において、端子７４−１乃至端子７４−８に対応して設けられた８つのイネーブルが示されている。そして、これら８つのイネーブルの出力とともに、端子７４−１乃至端子７４−８に供給されたクロックを出力する端子７５−１乃至端子７５−８が設けられている。例えば、ＰＨＹロジックユニット３４の端子７５−１乃至端子７５−８に接続される信号線によって、ＣＭＯＳイメージセンサ１０とＤＳＰとの間の伝送路が構成されることになる。この伝送路は、レーン（Ｌａｎｅ）とも称される。
【００４３】
図２のセンサコントロールユニット３５は、例えば、図示せぬユーザインタフェースとの間での制御信号の送受信を制御するユニットとされる。３線シリアル通信回路８１は、ユーザインタフェースから供給されるパラメータに対応する制御信号を出力してＰＨＹロジックユニット３４に供給するようになされている。
【００４４】
上述したように、ＰＨＹロジックユニット３４のＣＲＣ回路７１およびＥＣＣ回路７２は、端子７３−３にＰＨＹロジッククロックが供給されると稼働する。
【００４５】
しかしながら、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされない場合もある。図２に示される構成の場合、このような場合であっても、常に端子７３−３にＰＨＹロジッククロックが供給されることになる。ＣＲＣ回路７１およびＥＣＣ回路７２が稼働すると、スイッチング電流、リーク電流などが発生するため消費電力が増加することになる。このような消費電力を効果的に抑制する技術が期待されていた。
【００４６】
そこで本技術では、ＣＲＣとＥＣＣが必要とされない場合、消費電力を効果的に抑制することができるようにする。図５は、本技術の一実施の形態に係る構成例を示す図であって、図１に示されるＣＭＯＳイメージセンサ１０の一部をより詳細に説明する図である。
【００４７】
図５において、図２と対応する部分には同一の符号が付されており、これらは図２の場合と同様の機能を有するものなので詳細な説明は省略する。
【００４８】
図５の例では、図２の場合と異なり、ＰＨＹロジックユニット３４にパワーセーブ制御回路７６が設けられている。また、図５の例では、図２の場合と異なり、センサコントロールユニット３５にクロック制御回路８２が設けられている。
【００４９】
さらに、図５の例では、図２の場合と異なり、クロック生成ユニット３３にイネーブル６２−３およびイネーブル６２−４が設けられている。
【００５０】
図５の構成の場合、ＣＲＣ回路７１は、イネーブル６２−３を介して供給される制御クロックに基づいて稼働するようになされている。すなわち、イネーブル６２−３によって制御クロックが供給されると、ＣＲＣ回路７１が稼働し、イネーブル６２−３によって制御クロックの供給が停止されると、ＣＲＣ回路７１も停止する。
【００５１】
また、図５の構成の場合、ＥＣＣ回路７２は、イネーブル６２−４を介して供給される制御クロックに基づいて稼働するようになされている。すなわち、イネーブル６２−４から制御クロックが供給されると、ＥＣＣ回路７２が稼働し、イネーブル６２−４によって制御クロックの供給が停止されると、ＥＣＣ回路７２も停止する。
【００５２】
パワーセーブ制御回路７６は、３線シリアル通信回路８１から供給される制御信号に基づいて、後述するように、ＰＨＹロジックユニット３４での処理プロセスに対応する制御信号をクロック制御回路８２に出力する。
【００５３】
パワーセーブ制御回路７６は、例えば、３線シリアル通信回路８１から供給される制御信号に基づいて、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされるか否かを判定する。ＣＲＣとＥＣＣが必要ではないと判定された場合、パワーセーブ制御回路７６は、次のように動作する。
【００５４】
パワーセーブ制御回路７６は、例えば、ＰＨＹロジックユニット３４での処理プロセスを監視するようになされている。すなわち、パワーセーブ制御回路７６は、ＰＨＹロジックユニット３４において、例えば、図４に示されるパケット１０１の生成が完了したか否かを検出するようになされている。
【００５５】
すなわち、図４に示されるＣＲＣとＥＣＣの生成が完了し、パケット１０１の生成が完了したか否かが検出される。上述したように、図４に示されるＣＲＣは、例えば、「Data Payload」として挿入されたデータの誤り検出符号として演算された値とされ、ＥＣＣは、３つのＣＲＣと２つの「Header」を組み合わせて構成される。
【００５６】
従って、ＣＲＣ回路７１およびＥＣＣ回路７２によって、図４に示されるＣＲＣとＥＣＣが生成された場合、１つのパケット１０１に挿入すべきデータの生成はすべて完了したことになり、１つのパケットの生成が完了する。その後、次のパケットの「Data Payload」として挿入されるデータなどが全て取得されると、ＣＲＣ回路７１およびＥＣＣ回路７２は、次のパケットのＣＲＣとＥＣＣの生成を開始することになる。
【００５７】
パワーセーブ制御回路７６は、例えば、パケット１０１を生成中であるか否かを検出し、パケット１０１を生成中である場合、その旨を表す制御信号（制御信号Ａ）をクロック制御回路８２に出力するようになされている。また、パケット１０１を生成中ではない場合（例えば、次のパケットに挿入すべきデータに対応する信号の供給を待っている状態）、パワーセーブ制御回路７６は、その旨を表す制御信号（制御信号Ｂ）をクロック制御回路８２に出力するようになされている。
【００５８】
一方、例えば、３線シリアル通信回路８１から供給される制御信号に基づいて、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要と判定された場合、パワーセーブ制御回路７６は、次のように動作する。
【００５９】
すなわち、ＣＲＣとＥＣＣが必要と判定された場合、パワーセーブ制御回路７６は、ＣＲＣとＥＣＣが必要であることを表す制御信号（制御信号Ｃ）をクロック制御回路８２に出力するようになされている。
【００６０】
クロック制御回路８２は、パワーセーブ制御回路７６から出力される制御信号に基づいて、イネーブル６２−３およびイネーブル６２−４を制御する。
【００６１】
クロック制御回路８２は、パワーセーブ制御回路７６からパケット１０１を生成中であることを表す制御信号（制御信号Ａ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させる。また、クロック制御回路８２は、パワーセーブ制御回路７６からパケット１０１を生成中ではないことを表す制御信号（制御信号Ｂ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２への制御クロックの供給を停止させる。
【００６２】
さらに、クロック制御回路８２は、パワーセーブ制御回路７６からＣＲＣとＥＣＣが必要であることを表す制御信号（制御信号Ｃ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させる。
【００６３】
このようにすることで、例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が稼働している場合、３線シリアル通信回路８１からＣＲＣとＥＣＣが必要ではない旨の制御信号が供給されたとき、パケット１０１が生成されたことを待って、制御クロックの供給が停止されるようにすることができる。
【００６４】
例えば、パケット１０１を生成中に制御クロックの供給を停止して、ＣＲＣ回路７１およびＥＣＣ回路７２を停止させると、パケット１０１に挿入されるデータに不整合が生じる。このような不整合が生じた場合、ＤＳＰにおける処理が正常に終了しないことになる。このため、パケット１０１が生成されたことを待って、制御クロックの供給が停止されるようにする必要がある。
【００６５】
上述した例では、ＣＲＣ回路７１およびＥＣＣ回路７２が稼働している状態から、ＣＲＣ回路７１およびＥＣＣ回路７２を停止させることを前提としたものである。しかし、ＣＲＣ回路７１およびＥＣＣ回路７２が停止している状態から、ＣＲＣ回路７１およびＥＣＣ回路７２を稼働させる場合もある。
【００６６】
例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が停止している状態からＣＲＣ回路７１およびＥＣＣ回路７２を稼働させる場合も、やはりパケット１０１が生成されたことを待って、制御クロックの供給が開始されるようにする必要がある。パケット１０１を生成中に制御クロックの供給を開始して、ＣＲＣ回路７１およびＥＣＣ回路７２を稼働させると、パケット１０１に挿入されるデータに不整合が生じ、ＤＳＰにおける処理が正常に終了しないことになるからである。
【００６７】
例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が既に停止している場合、パワーセーブ制御回路７６は、例えば、３線シリアル通信回路８１から供給される制御信号に基づいて、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされるか否かを判定する。ＣＲＣとＥＣＣが必要と判定された場合、パワーセーブ制御回路７６は、次のように動作する。
【００６８】
パワーセーブ制御回路７６は、例えば、パケット１０１を生成中であるか否かを検出し、パケット１０１を生成中である場合、その旨を表す制御信号（制御信号Ｄ）をクロック制御回路８２に出力するようになされている。また、パケット１０１を生成中ではない場合、パワーセーブ制御回路７６は、その旨を表す制御信号（制御信号Ｅ）をクロック制御回路８２に出力するようになされている。
【００６９】
一方、例えば、３線シリアル通信回路８１から供給される制御信号に基づいて、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要ではないと判定された場合、パワーセーブ制御回路７６は、次のように動作する。
【００７０】
すなわち、ＣＲＣとＥＣＣが必要と判定された場合、パワーセーブ制御回路７６は、ＣＲＣとＥＣＣが必要ではないことを表す制御信号（制御信号Ｆ）をクロック制御回路８２に出力するようになされている。
【００７１】
クロック制御回路８２は、パワーセーブ制御回路７６からパケット１０１を生成中であることを表す制御信号（制御信号Ｄ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させないようにする。また、クロック制御回路８２は、パワーセーブ制御回路７６からパケット１０１を生成中ではないことを表す制御信号（制御信号Ｅ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２への制御クロックの供給を開始させる。
【００７２】
さらに、クロック制御回路８２は、パワーセーブ制御回路７６からＣＲＣとＥＣＣが必要でないことを表す制御信号（制御信号Ｆ）が出力されている場合、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させないようにする。
【００７３】
このようにすることで、例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が既に停止している場合に、３線シリアル通信回路８１からＣＲＣとＥＣＣが必要である旨の制御信号が供給されたとき、パケット１０１が生成されたことを待って、制御クロックの供給を開始させるようにすることができる。
【００７４】
本技術によれば、上述のように適切なタイミングで制御クロックの供給を停止させることができ、例えば、ＤＳＰなどの動作に影響を与えることなく、ＣＲＣ回路７１およびＥＣＣ回路７２を停止させることができる。従って、本技術によれば、装置の動作に影響を与えることなく、伝送エラー対策用の回路を実装することによる消費電力の増加を抑制することができる。
【００７５】
次に、図６のフローチャートを参照して、本技術を適用したＣＭＯＳイメージセンサにおけるクロック供給制御処理の例について説明する。この処理は、例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が稼働しているとき実行される。
【００７６】
ステップＳ２１において、パワーセーブ制御回路７６は、例えば、３線シリアル通信回路８１から供給される制御信号をチェックする。
【００７７】
ステップＳ２２において、パワーセーブ制御回路７６は、ステップＳ２１の処理の結果、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされるか否かを判定する。
【００７８】
ステップＳ２２において、ＣＲＣとＥＣＣが必要ではないと判定された場合、処理は、ステップＳ２３に進む。
【００７９】
ステップＳ２３において、パワーセーブ制御回路７６は、パケット１０１を生成中であるか否かを判定する。
【００８０】
ステップＳ２３において、パケット１０１を生成中であると判定された場合、ステップＳ２３の処理が繰り返される。なお、このとき、上述したように、パワーセーブ制御回路７６は、パケット１０１を生成中であることを表す制御信号をクロック制御回路８２に出力する。そして、パワーセーブ制御回路７６からパケット１０１を生成中であることを表す制御信号が出力されている場合、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させる。
【００８１】
ステップＳ２３において、パケット１０１を生成中ではないと判定された場合、処理は、ステップＳ２４に進む。なお、このとき上述したように、パワーセーブ制御回路７６は、パケット１０１を生成中ではないことを表す制御信号をクロック制御回路８２に出力する。
【００８２】
ステップＳ２４において、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２への制御クロックの供給を停止させる。
【００８３】
これにより、ステップＳ２５において、ＣＲＣ回路７１およびＥＣＣ回路７２が停止される。
【００８４】
一方、ステップＳ２２において、ステップＳ２１の処理の結果、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされた場合、ステップＳ２３乃至ステップＳ２５の処理は、スキップされる。なお、このとき、上述したように、パワーセーブ制御回路７６は、ＣＲＣとＥＣＣが必要であることを表す制御信号をクロック制御回路８２に出力する。また、パワーセーブ制御回路７６からＣＲＣとＥＣＣが必要であることを表す制御信号が出力されている場合、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させる。
【００８５】
このようにして、ＣＲＣ回路７１およびＥＣＣ回路７２が稼働しているときのクロック供給制御処理が実行される。
【００８６】
次に、図７のフローチャートを参照して、本技術を適用したＣＭＯＳイメージセンサにおけるクロック供給制御処理の別の例について説明する。この処理は、例えば、ＣＲＣ回路７１およびＥＣＣ回路７２が既に停止しているとき実行される。
【００８７】
ステップＳ４１において、パワーセーブ制御回路７６は、例えば、３線シリアル通信回路８１から供給される制御信号をチェックする。
【００８８】
ステップＳ４２において、パワーセーブ制御回路７６は、ステップＳ４１の処理の結果、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要とされるか否かを判定する。
【００８９】
ステップＳ４２において、ＣＲＣとＥＣＣが必要であると判定された場合、処理は、ステップＳ４３に進む。
【００９０】
ステップＳ４３において、パワーセーブ制御回路７６は、パケット１０１を生成中であるか否かを判定する。
【００９１】
ステップＳ４３において、パケット１０１を生成中であると判定された場合、ステップＳ４３の処理が繰り返される。なお、このとき、上述したように、パワーセーブ制御回路７６は、パケット１０１を生成中であることを表す制御信号をクロック制御回路８２に出力する。そして、パワーセーブ制御回路７６からパケット１０１を生成中であることを表す制御信号が出力されている場合、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させないようにする。
【００９２】
ステップＳ４３において、パケット１０１を生成中ではないと判定された場合、処理は、ステップＳ４４に進む。なお、このとき上述したように、パワーセーブ制御回路７６は、パケット１０１を生成中ではないことを表す制御信号をクロック制御回路８２に出力する。
【００９３】
ステップＳ４４において、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２への制御クロックの供給を開始させる。
【００９４】
これにより、ステップＳ４５において、ＣＲＣ回路７１およびＥＣＣ回路７２が稼働される。
【００９５】
一方、ステップＳ４２において、ステップＳ４１の処理の結果、センサデジタルブロック２２が出力するデータにおいて、ＣＲＣとＥＣＣが必要ないと判定された場合、ステップＳ４３乃至ステップＳ４５の処理は、スキップされる。なお、このとき、上述したように、パワーセーブ制御回路７６は、ＣＲＣとＥＣＣが必要ではないことを表す制御信号をクロック制御回路８２に出力する。また、パワーセーブ制御回路７６からＣＲＣとＥＣＣが必要ではないことを表す制御信号が出力されている場合、クロック制御回路８２は、イネーブル６２−３およびイネーブル６２−４を制御して、ＣＲＣ回路７１およびＥＣＣ回路７２に制御クロックを供給させないようにする。
【００９６】
このようにして、ＣＲＣ回路７１およびＥＣＣ回路７２が既に停止しているときのクロック供給制御処理が実行される。
【００９７】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００９８】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００９９】
なお、本技術は以下のような構成も取ることができる。
【０１００】
（１）
センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、
前記インタフェースブロックは、
前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備える
センサ。
（２）
前記稼働制御部は、
前記エラー訂正情報生成部へのクロックの供給を制御することにより、前記エラー訂正情報生成部の稼働を制御する
（１）に記載のセンサ。
（３）
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、
前記エラー訂正情報生成部の稼働中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、
前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、
前記稼働制御部が、前記エラー訂正情報生成部の稼働を停止させる
（１）または（２）に記載のセンサ。
（４）
前記データフォーマットにおいて、前記エラー訂正情報が必要であるか否かを判定するエラー訂正情報要否判定部をさらに備え、
前記エラー訂正情報生成部の停止中に、前記エラー訂正情報要否判定部により前記エラー訂正情報が必要であると判定された場合、
前記データ生成判定部により前記データフォーマットに挿入される所定のデータを生成中ではないと判定されたとき、
前記稼働制御部が、前記エラー訂正情報生成部の稼働を開始させる
（１）乃至（３）のいずれかに記載のセンサ。
（５）
前記データ生成判定部は、
前記データフォーマットに従って伝送される所定の単位量のセンシング信号に対応するデータを格納するパケットの生成中であるか否かを判定する
（１）乃至（４）のいずれかに記載のセンサ。
（６）
センシングブロックから出力されるセンシング信号を、予め定められた所定のデータフォーマットに変換して他の装置に出力するインタフェースブロックを備え、
前記インタフェースブロックは、
前記データフォーマットにおいてエラーの訂正に用いられるエラー訂正情報を生成するエラー訂正情報生成部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定するデータ生成判定部と、
前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御する稼働制御部とを備えるセンサのセンシング方法であって、
データ生成判定部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かを判定し、
稼働制御部が、前記データフォーマットに挿入される所定のデータを生成中であるか否かの判定結果に基づいて、前記エラー訂正情報生成部の稼働を制御するステップ
を含むセンシング方法。
【符号の説明】
【０１０１】
１０  ＣＭＯＳイメージセンサ，  ２１  ＰＬＬ／ＰＨＹブロック，  ２２  センサデジタルブロック，  ２３  ピクセルブロック，  ３１  ＰＬＬユニット，  ３２  ＰＨＹアナログユニット，  ３４  ＰＨＹロジックユニット，  ３５  センサコントロールユニット，  ６２−１乃至６２−４  イネーブル，  ７１  ＣＲＣ回路，  ７２  ＥＣＣ回路，  ７３  パワーセーブ制御回路，  ８１  ３線シリアル通信回路，  ８２  クロック制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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