(57)【要約】【課題】データの誤読み出しを低減する半導体装置を提供すること。【解決手段】本実施形態の電圧発生回路は、第１ノードを第１信号に応答して昇圧する第１キャパシタ素子、第１トランジスタ、第２トランジスタ、前記第２ノードを第２信号に応答して昇圧する第２キャパシタ素子、第３トランジスタを有する第１昇圧回路と、前記第１信号に対して相補的な第３信号に応答して第３ノードを昇圧する第３キャパシタ素子、第４トランジスタ、第５トランジスタ、前記第２信号に対して相補的な第４信号に応答して前記第４ノードを昇圧する第４キャパシタ素子、第６トランジスタを有する第２昇圧回路と、を備え、前記第２出力ノードの電圧を昇圧した電圧が前記第３トランジスタのゲートに供給され、前記第１出力ノードの電圧を昇圧した電圧が前記第６トランジスタのゲートに供給される。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１ノードを第１信号に応答して昇圧する第１キャパシタ素子、第１入力ノードと前記第１ノードの間に接続される第１トランジスタ、前記第１ノードと第１出力ノードの間に接続されゲートが第２ノードに接続される第２トランジスタ、前記第２ノードを第２信号に応答して昇圧する第２キャパシタ素子、前記第１ノードと前記第２ノードの間に接続される第３トランジスタを有する第１昇圧回路と、
前記第１信号に対して相補的な第３信号に応答して第３ノードを昇圧する第３キャパシタ素子、第２入力ノードと前記第３ノードの間に接続される第４トランジスタ、前記第３ノードと第２出力ノードの間に接続されゲートが第４ノードに接続される第５トランジスタ、前記第２信号に対して相補的な第４信号に応答して前記第４ノードを昇圧する第４キャパシタ素子、前記第３ノードと前記第４ノードの間に接続される第６トランジスタを有する第２昇圧回路と、
を備え、
前記第２出力ノードの電圧を昇圧した電圧が前記第３トランジスタのゲートに供給され、前記第１出力ノードの電圧を昇圧した電圧が前記第６トランジスタのゲートに供給されることを特徴とする電圧発生回路。
【請求項２】
前記第１昇圧回路は、
前記第３トランジスタのゲートに接続される第５ノードと前記第２出力ノードの間に接続される第７トランジスタと、
前記第５ノードを第５信号に応答して昇圧する第５キャパシタ素子と、
をさらに備え、
前記第２昇圧回路は、
前記第６トランジスタのゲートに接続される第６ノードと前記第１出力ノードの間に接続される第８トランジスタと、
前記第５信号に対して相補的な第６信号に応答して昇圧する第６キャパシタ素子と、
をさらに備える
ことを特徴とする請求項１記載の電圧発生回路。
【請求項３】
前記第１昇圧回路は、
第１出力ノードを第７信号に応答して昇圧する第７キャパシタ素子、前記第１出力ノードと第３出力ノードの間に接続されゲートが第７ノードに接続される第９トランジスタ、前記第７ノードを第８信号に応答して昇圧する第８キャパシタ素子、前記第１出力ノードと前記第７ノードの間に接続される第１０トランジスタ
をさらに備え、
前記第２昇圧回路は、
前記第７信号に対して相補的な第９信号に応答して第２出力ノードを昇圧する第９キャパシタ素子、前記第２出力ノードと第４出力ノードの間に接続されゲートが第８ノードに接続される第１１トランジスタ、前記第８信号に対して相補的な第１０信号に応答して前記第８ノードを昇圧する第１０キャパシタ素子、前記第２出力ノードと前記第８ノードの間に接続される第１２トランジスタ
をさらに備えることを特徴とする請求項２記載の電圧発生回路。
【請求項４】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに電圧を供給する電圧発生回路と、
を備え、
前記電圧発生回路は、
第１ノードを第１信号に応答して昇圧する第１キャパシタ素子、第１入力ノードと前記第１ノードの間に接続される第１トランジスタ、前記第１ノードと第１出力ノードの間に接続されゲートが第２ノードに接続される第２トランジスタ、前記第２ノードを第２信号に応答して昇圧する第２キャパシタ素子、前記第１ノードと前記第２ノードの間に接続される第３トランジスタ、前記第１信号に対して相補的な第３信号に応答して第３ノードを昇圧する第３キャパシタ素子、第２入力ノードと前記第３ノードの間に接続される第４トランジスタ、前記第３ノードと第２出力ノードの間に接続されゲートが第４ノードに接続される第５トランジスタ、前記第２信号に対して相補的な第４信号に応答して前記第４ノードを昇圧する第４キャパシタ素子、前記第３ノードと前記第４ノードの間に接続される第６トランジスタを備え、前記第２出力ノードの電圧を昇圧した電圧が前記第３トランジスタのゲートに供給され、前記第１出力ノードの電圧を昇圧した電圧が前記第６トランジスタのゲートに供給される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電圧発生回路、及びこの電圧発生回路を含む半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。近年、ＮＡＮＤ型フラッシュメモリにおいては、単一電源電圧や低電源電圧によってデータの読出し／書換えを行うことが要求されており、各動作を実施するために昇圧電圧または負昇圧電圧を供給する昇圧回路が必要とされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２８３９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、回路面積を低減しつつ、電圧の転送効率を向上可能な電圧発生回路、及びこの電圧発生回路を含む半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る電圧発生回路によれば、第１ノードを第１信号に応答して昇圧する第１キャパシタ素子、第１入力ノードと前記第１ノードの間に接続される第１トランジスタ、前記第１ノードと第１出力ノードの間に接続されゲートが第２ノードに接続される第２トランジスタ、前記第２ノードを第２信号に応答して昇圧する第２キャパシタ素子、前記第１ノードと前記第２ノードの間に接続される第３トランジスタを有する第１昇圧回路と、前記第１信号に対して相補的な第３信号に応答して第３ノードを昇圧する第３キャパシタ素子、第２入力ノードと前記第３ノードの間に接続される第４トランジスタ、前記第４ノードと第２出力ノードの間に接続されゲートが第４ノードに接続される第５トランジスタ、前記第２信号に対して相補的な第４信号に応答して前記第４ノードを昇圧する第４キャパシタ素子、前記第３ノードと前記第４ノードの間に接続される第６トランジスタを有する第２昇圧回路と、を備え、前記第２出力ノードの電圧を昇圧した電圧が前記第３トランジスタのゲートに供給され、前記第１出力ノードの電圧を昇圧した電圧が前記第６トランジスタのゲートに供給される。
【０００６】
また、本実施形態の半導体装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに電圧を供給する電圧発生回路と、を備え、前記電圧発生回路は、第１ノードを第１信号に応答して昇圧する第１キャパシタ素子、第１入力ノードと前記第１ノードの間に接続される第１トランジスタ、前記第１ノードと第１出力ノードの間に接続されゲートが第２ノードに接続される第２トランジスタ、前記第２ノードを第２信号に応答して昇圧する第２キャパシタ素子、前記第１ノードと前記第２ノードの間に接続される第３トランジスタ、前記第１信号に対して相補的な第３信号に応答して第３ノードを昇圧する第３キャパシタ素子、第２入力ノードと前記第３ノードの間に接続される第４トランジスタ、前記第３ノードと第２出力ノードの間に接続されゲートが第４ノードに接続される第５トランジスタ、前記第２信号に対して相補的な第４信号に応答して前記第４ノードを昇圧する第４キャパシタ素子、前記第３ノードと前記第４ノードの間に接続される第６トランジスタを備え、前記第２出力ノードの電圧を昇圧した電圧が前記第３トランジスタのゲートに供給され、前記第１出力ノードの電圧を昇圧した電圧が前記第６トランジスタのゲートに供給される。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例。
【図２】第１実施形態に係るメモリセルの閾値分布。
【図３】第１実施形態に係る電圧発生回路の詳細な構成例。
【図４】第１実施形態に係るレギュレータ、ポンプの詳細は構成例。
【図５】第１実施形態に係る昇圧回路６１の詳細な構成例。
【図６】第１実施形態に係る昇圧回路６２，６３の詳細な構成例。
【図７】第１実施形態に係る降圧レギュレータの詳細な構成例。
【図８】第１実施形態に係るポンプの動作を示すタイミングチャート図。
【発明を実施するための形態】
【０００８】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
[第１の実施形態]  
本実施形態では、電圧発生回路のポンプＰｕｍｐは、少なくとも１対の昇圧回路(第１昇圧回路、第２昇圧回路)を有する。電圧発生回路のクロックドライバＣＬＫｄｒｉｖｅｒから相補的なクロック信号が第１昇圧回路と第２昇圧回路に入力されて、第１昇圧回路と第２昇圧回路が相補的に電圧を昇圧する。第１昇圧回路の出力ノードが第２昇圧回路に供給され、第２昇圧回路の出力ノードが第１昇圧回路に供給されることで、ポンプの電圧転送能力を向上させることができる。
【００１０】
図１を用いて本実施形態に係る電圧発生回路を含む半導体装置の全体構成例について説明する。
【００１１】
１．＜全体構成例＞  
図１に示すように本実施形態に係る半導体装置は、メモリセルアレイ１、ロウデコーダ２、データ入出力回路３、制御部４、センスアンプ５、及び電圧発生回路６を備える。
【００１２】
１−１．＜メモリセルアレイ１＞  
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１３】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１４】
メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１５】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１６】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１７】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１８】
１−２．＜メモリセルＭＣの閾値分布＞  
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００１９】
図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００２０】
１−３．＜周辺回路＞  
図１に戻って、周辺回路について説明する。  
１−３−１．＜ロウデコーダ２＞  
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し書き込み電圧、読み出し電圧、及び消去電圧いずれかの電圧を転送する。具体的には、ロウデコーダ２は書き込み電圧として、書き込み対象のメモリセルＭＣに選択書き込み電圧（以下、電圧Ｖｐｇｍ）を転送し、それ以外のメモリセルＭＣに非選択書き込み電圧（以下、電圧Ｖｐａｓｓ）を転送する。
【００２１】
また、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルＭＣに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のメモリセルＭＣに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。
【００２２】
また、消去時には、選択ブロックＢＬＫの全ワード線ＷＬにゼロ電位を転送する。なお、この際、メモリセルＭＣが配置される半導体基板（ウェル領域）には、正の高電圧が印加される。
【００２３】
１−３−２．＜データ入出力回路３＞  
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ５へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ５が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００２４】
１−３−３．＜制御部４＞  
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号／ページ選択信号を生成する。制御部４は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。
【００２５】
また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。
【００２６】
また、制御部４は、センスアンプ５を構成する各トランジスタへの信号供給タイミングを制御する。
【００２７】
また、制御部４は、動作シーケンスを実行する際に、電圧発生回路６を構成するクロックドライバ６０に所望のクロック信号を生成するよう指示信号を供給する。制御部４は、クロックトライバ６０だけでなく、複数の昇圧部６１，６２，６３も制御する。すなわち、制御部４は、動作シーケンスに応じて必要な電圧（電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ、電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、及び電圧Ｖｅｒａ）を生成するようクロックドライバ６０、昇圧部６１，６２，６３を制御する。
【００２８】
１−３−４．＜センスアンプ５＞  
データの読み出し時において、センスアンプ５はビット線ＢＬに定電流を流し、ビット線ＢＬの電位が安定した後のメモリセルＭＣが流す電流を直接センスする。このため、センスアンプ５は、全ビット線ＢＬに対して一括読み出しが出来る。またメモリセルＭＣの有するデータによりビット線ＢＬに流れる電流値が決まる。つまり、ビット線ＢＬに接続されたセンスアンプ５による“１”、または“０”の判定はこのメモリセルＭＣが流す電流の値の相違により決定される。なお、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。
【００２９】
１−３−５．＜電圧発生回路６＞  
電圧発生回路６は、外部電圧（以下、電圧Ｖｃｃ）を受け、制御部４に応じて電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ、電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、及び電圧Ｖｅｒａを発生し、これら電圧をロウデコーダ２に転送する。また、電圧発生回路６は、外部電圧Ｖｃｃを受け、電圧ＶＤＤ、電圧ＶＨＳＡ（＝電圧ＶＤＤ）、電圧ＶＸ２、電圧ＶＸ４、電圧ＶＸ２ＳＡ、及び電圧ＸＸＬ等を発生させる。
【００３０】
以下、図３を用いて電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、電圧ＶＸ４、電圧ＶＸ２ＳＡ、及び電圧ＸＸＬを発生させる構成について説明する。
【００３１】
＜電圧発生回路６の構成＞  
図３に示すように電圧発生回路６は、電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、電圧ＶＸ４、電圧ＶＸ２ＳＡ、及び電圧ＸＸＬを発生させる。すなわち、電圧発生回路６は、ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１、ＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２、Ｒｅｇｕｌａｔｏｒ６−３、Ｐｕｍｐ６−４、及び降圧レギュレータ６−５，６−６を備える。
【００３２】
ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１は外部電圧Ｖｃｃを受け、これに基づき内部電圧ＶＤＤを発生させる。更にＶＨＳＡ ｇｅｎｅｒａｔｏｒ６−２は外部電圧Ｖｃｃを受け、これに基づき電圧ＶＨＳＡ（上記の通り、電圧ＶＤＤと同値）を発生させる。
【００３３】
Ｒｅｇｕｌａｔｏｒ６−３は、電圧Ｖｃｃを受け、これを所望の規則に従って昇圧または降圧した電圧をＰｕｍｐ６−４に出力する。Ｐｕｍｐ６−４は、Ｒｅｇｕｌａｔｏｒ６−３が出力した電圧を電圧ＶＸ２（＞ＶＤＤ）、電圧ＶＸ４（＞ＶＸ２）に昇圧する。Ｐｕｍｐ６−４の詳細な構成については、後述する。
【００３４】
降圧レギュレータ６−５は、Ｐｕｍｐ６−４からの電圧ＶＸ２を受け、電圧ＶＸ２ＳＡ（電圧ＶＤＤ＜電圧ＶＸ２ＳＡ＜電圧ＶＸ２）を発生させる。同様に、降圧レギュレータ６−６は、Ｐｕｍｐ６−４からの電圧ＶＸ４を受け、電圧ＸＸＬ（電圧ＶＸ２＜電圧ＸＸＬ＜電圧ＶＸ４）を発生させる。降圧レギュレータ６−５，６−６の詳細な構成については、後述する。
【００３５】
なお、Ｐｕｍｐ６−４は、ＶＤＤ ｇｅｎｅｒａｔｏｒ６−１が生成した電圧ＶＤＤに基づき、電圧ＶＸ２、電圧ＶＸ４を生成しても良い。
【００３６】
＜Ｐｕｍｐ６−４の構成例＞
次に、本実施形態のポンプＰｕｍｐ６−４の構成例について図４のブロック図と、図５及び図６の回路図を用いて説明する。
【００３７】
ポンプＰｕｍｐ６−４は、クロックドライバ６０と、複数の昇圧部６１〜６３を有する。クロックドライバ６０、複数の昇圧部６１〜６３について説明する。
【００３８】
クロックドライバ６０は、制御部４から供給された指示信号に基づいて、基準クロック信号ＰＭＰＣＬＫから指示信号に応じた所望のクロック信号を生成する機能を有する。
【００３９】
ここで、基準クロック信号ＰＭＰＣＬＫは、半導体装置内部で生成されたクロック信号である。
【００４０】
クロックドライバ６０は、基準クロック信号ＰＭＰＣＬＫの供給を受けて、クロック信号ＧＧＣＬＫ１、ＧＧＣＬＫ２、クロック信号ＧＣＬＫ１，ＧＣＬＫ２、クロック信号ＶＣＬＫ１，ＶＣＬＫ２を生成する。ここで、クロック信号ＧＧＣＬＫ２，ＧＣＬＫ２，ＶＣＬＫ２それぞれは、クロック信号ＧＧＣＬＫ１，ＧＣＬＫ１，ＶＣＬＫ１それぞれを半周期（１８０度）ずらした信号である。クロックドライバ６０の出力ノードは、昇圧部６１と、昇圧部６２，６３に接続される。
【００４１】
クロックドライバ６０は、遅延回路６０−１，演算部６０−２，レジスタ６０−３を有する。
【００４２】
遅延回路６０−１は、例えば複数のインバータを介して構成される。遅延回路６０−１に基準クロックＰＭＰＣＬＫが供給されて、遅延回路６０−１は、基準クロック信号ＰＭＰＣＬＫを遅延させ、位相をずらす機能を有する。遅延回路６０−１は、基準クロック信号ＰＭＰＣＬＫを例えば半周期ずらした信号やクロック同士のエッジをずらすなど複数の信号を生成する。
【００４３】
演算部６０−２は、基準クロック信号ＰＭＰＣＬＫや遅延回路６０−１で生成された複数の信号を所望の演算を行うことにより、クロック信号ＧＧＣＬＫ１、ＧＧＣＬＫ２、クロック信号ＧＣＬＫ１，ＧＣＬＫ２、クロック信号ＶＣＬＫ１，ＶＣＬＫ２を生成する。
【００４４】
レジスタ６０−３は、制御部４から供給される指示信号と演算部６０−２の動作シーケンスを対応させたテーブルを有する。クロックドライバ６０は、レジスタ６０−３のテーブルに基づいて制御部から供給された指示信号に応じた演算をするよう演算部６０−２を制御する。
【００４５】
次に、本実施形態の昇圧部６１について図４のブロック図と図５の回路図を用いて説明する。
【００４６】
図４に示すように、昇圧部６１は、６個の昇圧回路６１−１〜６１−６を有する。昇圧回路の個数は６個に限られず、例えば８個、１０個等いくつであってもよい。図示の関係上、図４及び図５では昇圧回路が６個の場合を示した。
【００４７】
昇圧回路６１−１には、クロックドライバ６０からクロック信号ＶＣＬＫ１、ＶＣＬＫ２、ＧＣＬＫ１，ＧＧＣＬＫ１が供給される。同様に、昇圧回路６１−２には、クロックドライバ６０からクロック信号ＶＣＬＫ１、ＶＣＬＫ２、ＧＣＬＫ２，ＧＧＣＬＫ２が供給される。
【００４８】
昇圧回路６１−１の出力ノードは昇圧回路６１−２に供給される。そして、昇圧回路６１−２の出力ノードは昇圧回路６１−１に供給される。接続関係については、図５で詳細に説明する。
【００４９】
昇圧回路６１−３には、クロックドライバ６０からクロック信号ＶＣＬＫ２、ＧＣＬＫ２，ＧＧＣＬＫ２が供給される。昇圧回路６１−４には、クロックドライバ６０からクロック信号ＶＣＬＫ１、ＧＣＬＫ１，ＧＧＣＬＫ１が供給される。
【００５０】
昇圧回路６１−３の出力ノードは昇圧回路６１−４に供給される。そして、昇圧回路６１−４の出力ノードは昇圧回路６１−３に供給される。接続関係については、図５で詳細に説明する。
【００５１】
昇圧回路６１−５には、クロックドライバ６０からクロック信号ＶＣＬＫ１、ＧＣＬＫ３，ＧＧＣＬＫ３が供給される。昇圧回路６１−６には、クロックドライバ６０からクロック信号ＶＣＬＫ２、ＧＣＬＫ４，ＧＧＣＬＫ４が供給される。
【００５２】
昇圧回路６１−６の出力ノードは昇圧回路６１−５に供給される。そして、昇圧回路６１−５の出力ノードは昇圧回路６１−６に供給される。接続関係については、図５で詳細に説明する。
【００５３】
昇圧回路６１−３〜６１−４の出力ノードは、複数のＭＯＳトランジスタＴｒ１０〜Ｔｒ４０を介して降圧レギュレータ６−５，６−５に接続される。より具体的には、昇圧回路６１−３の出力ノード（Ｖｏｕｔ１−３）はＭＯＳトランジスタＴｒ１０の電流経路の一端に接続される。昇圧回路６１−４の出力ノード（Ｖｏｕｔ１−４）はＭＯＳトランジスタＴｒ２０の電流経路の一端に接続される。降圧レギュレータ６−５は、トランジスタＴｒ１０の電流経路の他端とトランジスタＴｒ２０の電流経路の他端に共通接続される。トランジスタＴｒ１０，Ｔｒ２０のゲートに“Ｈ”レベルの電圧を印加することで電圧ＶＸ２を降圧レギュレータ６−５に転送できる。
【００５４】
また、昇圧回路６１−５の出力ノード（Ｖｏｕｔ１−５）はＭＯＳトランジスタＴｒ３０の電流経路の一端に接続される。昇圧回路６１−６の出力ノード（Ｖｏｕｔ１−６）はＭＯＳトランジスタＴｒ４０の電流経路の一端に接続される。降圧レギュレータ６−６は、トランジスタＴｒ３０の電流経路の他端とトランジスタＴｒ４０の電流経路の他端に共通接続される。トランジスタＴｒ３０，Ｔｒ４０のゲートに“Ｈ”レベルの電圧を印加することで電圧ＶＸ４を降圧レギュレータ６−６に転送できる。
【００５５】
なお、ＭＯＳトランジスタＴｒ１０〜Ｔｒ４０は、Ｎチャネル型ＭＯＳトランジスタである。
【００５６】
昇圧回路６１−１〜６１−６の詳細な構成例については、図５を用いて説明する。昇圧回路６１−１，６１−２は同一の構成を有する。昇圧回路６１−３〜６１−４は同一の構成を有する。なお、図５では図示の便宜上、ＭＯＳトランジスタＴｒ１０〜Ｔｒ４０を省略した。
【００５７】
昇圧回路６１−１は、４個のＭＯＳトランジスタＴｒ１−１〜Ｔｒ１−４と、キャパシタ素子Ｃａｐ１−１〜Ｃａｐ１−３を有する。このトランジスタＴｒ１−１〜Ｔｒ１−４はＮチャネル型ＭＯＳトランジスタである。
【００５８】
トランジスタＴｒ１−４の電流経路の一端は、レギュレータ６−３（VSUP）に接続され、他端はノードＮ１に接続され、ゲートにクロック信号ＶＣＬＫ２が供給される。キャパシタ素子Ｃａｐ１−１の一端はノードＮ１に接続され、他端にはクロック信号ＶＣＬＫ１が供給される。トランジスタＴｒ１−１の電流経路の一端はノードＮ１に接続され、他端は昇圧回路６１−１の出力ノード（Ｖｏｕｔ１−１）に接続され、ゲートはノードＮ２に接続される。トランジスタＴｒ１−２の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートはノードＮ３に接続される。キャパシタ素子Ｃａｐ１−２の一端はノードＮ２に接続され、他端にはクロック信号ＧＣＬＫ１が供給される。
【００５９】
キャパシタ素子Ｃａｐ１−３の一端はノードＮ３に接続され、他端にクロック信号ＧＧＣＬＫ１が供給される。トランジスタＴｒ１−３の電流経路の一端はノードＮ３に接続され、他端は昇圧回路６１−２の出力ノードに接続され、ゲートは昇圧回路６１−２のノードＮ６に接続される。
【００６０】
同様に、昇圧回路６１−２は、４個のＭＯＳトランジスタＴｒ２−１〜Ｔｒ２−４と、キャパシタ素子Ｃａｐ２−１〜Ｃａｐ２−３を有する。このトランジスタＴｒ２−１〜Ｔｒ２−４はＮチャネル型ＭＯＳトランジスタである。
【００６１】
トランジスタＴｒ２−４の電流経路の一端は、レギュレータ６−３（VSUP）に接続され、他端はノードＮ４に接続され、ゲートにクロック信号ＶＣＬＫ１が供給される。キャパシタ素子Ｃａｐ２−１の一端はノードＮ４に接続され、他端にはクロック信号ＶＣＬＫ２が供給される。トランジスタＴｒ２−１の電流経路の一端はノードＮ４に接続され、他端は昇圧回路６１−２の出力ノード（Ｖｏｕｔ１−２）に接続され、ゲートはノードＮ５に接続される。トランジスタＴｒ２−２の電流経路の一端はノードＮ４に接続され、他端はノードＮ５に接続され、ゲートはノードＮ６に接続される。キャパシタ素子Ｃａｐ２−２の一端はノードＮ５に接続され、他端にはクロック信号ＧＣＬＫ２が供給される。
【００６２】
キャパシタ素子Ｃａｐ２−３の一端はノードＮ６に接続され、他端にクロック信号ＧＧＣＬＫ２が供給される。トランジスタＴｒ２−３の電流経路の一端はノードＮ６に接続され、他端は昇圧回路６１−１の第１出力ノードに接続され、ゲートは昇圧回路６１−１のノードＮ３に接続される。
【００６３】
次に昇圧回路６１−３〜６１−４の構成について説明する。図５に示すように、昇圧回路６１−３，６１−５は、昇圧回路６１−１からトランジスタＴｒ１−４を除いた構成と同一の構成である。昇圧回路６１−４，６１−６は、昇圧回路６１−２からトランジスタＴｒ２−４を除いた構成と同一の構成である。昇圧回路６１−１では、キャパシタ素子Ｃａｐ１−１の他端にクロック信号ＶＣＬＫ１、キャパシタ素子Ｃａｐ１−２の他端にクロック信号ＧＣＬＫ１、キャパシタ素子Ｃａｐ１−３の他端にクロック信号ＧＧＣＬＫ１が供給されているが、昇圧回路６１−３では、キャパシタ素子Ｃａｐ３−１の他端にクロック信号ＶＣＬＫ２、キャパシタ素子Ｃａｐ３−２の他端にクロック信号ＧＣＬＫ２、キャパシタ素子Ｃａｐ３−３の他端にクロック信号ＧＧＣＬＫ２が供給されている。
【００６４】
そして、昇圧回路６１−５では、キャパシタ素子Ｃａｐ５−１の他端にクロック信号ＶＣＬＫ１、キャパシタ素子Ｃａｐ５−２の他端にクロック信号ＧＣＬＫ３、キャパシタ素子Ｃａｐ５−３の他端にクロック信号ＧＧＣＬＫ３が供給されている。
【００６５】
同様に、昇圧回路６１−２では、キャパシタ素子Ｃａｐ２−１の他端にクロック信号ＶＣＬＫ２、キャパシタ素子Ｃａｐ２−２の他端にクロック信号ＧＣＬＫ２、キャパシタ素子Ｃａｐ２−３の他端にクロック信号ＧＧＣＬＫ２が供給されているが、昇圧回路６１−４では、キャパシタ素子Ｃａｐ４−１の他端にクロック信号ＶＣＬＫ１、キャパシタ素子Ｃａｐ４−２の他端にクロック信号ＧＣＬＫ１、キャパシタ素子Ｃａｐ４−３の他端にクロック信号ＧＧＣＬＫ１が供給されている。
【００６６】
そして、昇圧回路６１−６では、キャパシタ素子Ｃａｐ６−１の他端にクロック信号ＶＣＬＫ２、キャパシタ素子Ｃａｐ６−２の他端にクロック信号ＧＣＬＫ４、キャパシタ素子Ｃａｐ６−３の他端にクロック信号ＧＧＣＬＫ４が供給されている。
【００６７】
ここで、クロック信号ＧＧＣＬＫ３、ＧＧＣＬＫ４、ＧＣＬＫ３，ＧＣＬＫ４は、昇圧部６２、６３により生成されるクロック信号である。
【００６８】
クロック信号ＧＧＣＬＫ３はクロック信号ＧＧＣＬＫ１に対して振幅が大きいパルスである点で相違し、同位相のパルスである。クロック信号ＧＧＣＬＫ４はクロック信号ＧＧＣＬＫ１２に対して振幅が大きいパルスである点で相違し、同位相のパルスである。
【００６９】
クロック信号ＧＣＬＫ３はクロック信号ＧＣＬＫ１に対して振幅が大きいパルスである点で相違し、同位相のパルスである。クロック信号ＧＣＬＫ４はクロック信号ＧＣＬＫ２に対して振幅が大きいパルスである点で相違し、同位相のパルスである。
【００７０】
昇圧部６１の昇圧回路６１−１〜６１−６それぞれは、キャパシタ素子Ｃａｐ１−１〜Ｃａｐ６−１の他端から入力されるクロック信号ＶＣＬＫ１又はＶＣＬＫ２に基づいて、入力ノードから供給された電圧を昇圧する。
【００７１】
次に、本実施形態の昇圧部６２，６３についえ、図４〜図６の回路図を用いて説明する。
【００７２】
昇圧部６２は、クロックドライバ６０からクロック信号ＧＧＣＬＫ１，ＧＧＣＬＫ２を受け取る。昇圧部６２は、クロック信号ＧＧＣＬＫ１，ＧＧＣＬＫ２の振幅を増大させてクロック信号ＧＧＣＬＫ３，ＧＧＣＬＫ４を昇圧回路６１−５〜６１−６に供給する。クロック信号ＧＧＣＬＫ３はクロック信号ＧＧＣＬＫ１を増幅したパルスであり、クロック信号ＧＧＣＬＫ４はクロック信号ＧＧＣＬＫ２を増幅したパルスである。
【００７３】
同様に、昇圧部６３は、クロックドライバ６０からクロック信号ＧＣＬＫ１，ＧＣＬＫ２を受け取る。昇圧部６２は、クロック信号ＧＣＬＫ１，ＧＣＬＫ２の振幅を増大させてクロック信号ＧＣＬＫ３，ＧＣＬＫ４を昇圧回路６１−５〜６１−６に供給する。クロック信号ＧＣＬＫ３はクロック信号ＧＣＬＫ１を増幅したパルスであり、クロック信号ＧＣＬＫ４はクロック信号ＧＣＬＫ２を増幅したパルスである。
【００７４】
昇圧部６２，６３の具体的な回路構成例について、図６を用いて説明する。昇圧部６２，６３は同一の構成を有する。図示の便宜上、昇圧部６２，６３に供給されるクロック信号をＳＣＬＫと総称で示し、入力される電源をＶＳＵＰと総称で示し、出力するクロックをクロック信号Ｘ２ＣＬＫと総称で示した。昇圧部６２のとき図示された信号ＳＣＬＫはクロック信号ＧＧＣＬＫ１，ＧＧＣＬＫ２に対応し、図示されたクロック信号Ｘ２ＣＬＫはクロック信号ＧＣＬＫ３，ＧＧＣＬＫ４に対応する。
【００７５】
昇圧部６２，６３それぞれは、例えば５個のＭＯＳトランジスタＴｒ７−１〜Ｔｒ７−５と、キャパシタ素子Ｃａｐ７−１を有する。ここで、トランジスタＴｒ７−１、Ｔｒ７−３はＮチャネル型ＭＯＳトランジスタであり、トランジスタＴｒ７−２，Ｔｒ７−５，Ｔｒ７−６はＰチャネル型ＭＯＳトランジスタである。
【００７６】
トランジスタＴｒ７−１の電流経路の一端は接地電位ＶＳＳに接続され、他端はノードＮ１９に接続される。トランジスタＴｒ７−２の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ１９に接続される。トランジスタＴｒ７−１，Ｔｒ７−２のゲートはクロックドライバ６０に接続され、クロック信号ＳＣＬＫが供給される。
【００７７】
キャパシタＣａｐ７−１の一端はノードＮ２０に接続され、他端はノードＮ１９に接続される。トランジスタＴｒ７−３の電流経路の一端は接地電位ＶＳＳに接続され、他端は昇圧回路６１−５，６１−６に接続され、クロック信号Ｘ２ＣＬＫを供給する。
【００７８】
トランジスタＴｒ７−４の電流経路の一端はノードＮ２０に接続され、他端は昇圧回路６１−５，６１−６に接続される。トランジスタＴｒ７−５の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ２０に接続される。
【００７９】
トランジスタＴｒ７−３〜Ｔｒ７−５のゲートは共通にクロックドライバ６０に接続され、クロック信号ＳＣＬＫが供給される。
【００８０】
昇圧部６２，６３は供給されるクロック信号ＳＣＬＫが“Ｈ”レベルのとき、ノードＮ２０に電圧ＶＳＵＰが転送され、キャパシタＣａｐ７−１に電荷が蓄積される。そして、クロック信号ＳＣＬＫが次に“Ｌ”レベルとなるとき、トランジスタＴｒ７−２がオンしトランジスタＴｒ７−１をオフすることで、キャパシタ素子Ｃａｐ７−１に蓄積された電荷が増大し昇圧される。このとき、トランジスタＴｒ７−４はオンし、昇圧された電圧がクロック信号Ｘ２ＣＬＫとして昇圧回路６１−５，６１−６に供給される。
【００８１】
＜降圧レギュレータ６−５の構成例＞  
図７を用いて、降圧レギュレータ６−５の構成例について説明する。図４に示すように、降圧レギュレータ６−５は、比較器１１、抵抗素子１２及び１３を備える。比較器１１は、Ｐｕｍｐ回路６−４が出力した電圧ＶＸ２を受け、電圧ＶＲＥＦとＮｍｏｎの電位とが一致するよう出力電圧を制御する。このとき比較器１１は、電圧ＶＸ２ＳＡをノードＮｏｕｔに出力する。また、抵抗素子１２の一端は、ノードＮｏｕｔに接続され、他端はノードＮｍｏｎに接続される。抵抗素子１３の一端は、ノードＮｍｏｎに接続され、他端は接地される。
【００８２】
２．＜昇圧動作＞
次に、本実施形態のポンプＰｕｍｐ６−４の昇圧動作について、図８のタイミングチャートを用いて説明する。図示の便宜上、ポンプＰｕｍｐ６−４のうち昇圧回路６１−１，６１−２のクロック信号，出力信号を例示した。また、図８はポンプＰｕｍｐ６−４の昇圧動作が安定した場合のタイミングチャートを示す。すなわち、昇圧回路６１−１、６１−２それぞれの第１、第２入力ノードに、電圧ＶＳＵＰが供給されており、昇圧回路６１−１、６１−２それぞれの第１、第２出力ノードから電圧２ＶＳＵＰ（＝ＶＳＵＰ＊２）が出力されているものと仮定し説明する。
【００８３】
２．１＜時刻ｔ１＞
まず、時刻ｔ１で、クロック信号ＶＣＬＫ１が“Ｈ”レベル、クロック信号ＧＣＬＫ１が“Ｌ”レベル、クロック信号ＧＧＣＬＫ１が“Ｈ”レベル、クロック信号ＶＣＬＫ２が“Ｌ”レベル、クロック信号ＧＣＬＫ２が“Ｌ”レベル、クロック信号ＧＧＣＬＫ２が“Ｌ”レベルとなる。
【００８４】
昇圧回路６１−１では、トランジスタＴｒ１−４がオフされ、昇圧回路６１−１に供給された電圧は転送されず、カットオフされる。時刻ｔ１以前に既にノードＮ１に電圧（ＶＳＵＰ−Ｖｔｈ１−４）は転送されており、時刻ｔ１でクロック信号ＶＣＬＫ１に伴い、ノードＮ１の電圧が電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋ＶＣＬＫ１まで昇圧される。
【００８５】
なお、以下、説明の便宜上、トランジスタＴｒｘの閾値電圧をＶｔｈｘと表記する。また、説明の便宜上、クロック信号ＶＣＬＫ１の電圧値をＶＣＬＫ１とする。他のクロック信号においてもクロック信号の名称を用いて電圧値を表記する。
【００８６】
時刻ｔ１以前に既にノードＮ３に電圧（２ＶＳＵＰ−Ｖｔｈ１−３）が転送されており、時刻ｔ１でクロック信号ＧＧＣＬＫ１が“Ｈ”レベルとなることに伴い、昇圧回路６１−１のノードＮ３の電圧が電圧（２ＶＳＵＰ−Ｖｔｈ１−３）＋ＧＧＣＬＫ１まで昇圧される。
【００８７】
時刻ｔ１以前に既にノードＮ１に電圧（ＶＳＵＰ−Ｖｔｈ１−４）が転送されており、時刻ｔ１でノードＮ３の電圧が昇圧されることで、トランジスタＴｒ１−２が徐々にオンして、電圧（ＶＳＵＰ−Ｖｔｈ１−４）がノードＮ２に転送される。
【００８８】
電圧（２ＶＳＵＰ−Ｖｔｈ１−３）＋ＧＧＣＬＫ１は、電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋Ｖｔｈ１−２よりも大きく、トランジスタＴｒ１−２の閾値電圧分の電圧降下を低下して電圧を転送できる。
【００８９】
昇圧回路６１−２では、トランジスタＴｒ２−４がオンされ、電圧（ＶＳＵＰ−Ｖｔｈ２−４）がノードＮ４に転送される。昇圧回路６１−１のノードＮ３が昇圧されており、トランジスタＴｒ２−３がオンするため、ノードＮ６に電圧（２ＶＳＵＰ−Ｖｔｈ２−３）が転送される。
【００９０】
２．２＜時刻ｔ２＞
次に、時刻ｔ２で、クロック信号ＶＣＬＫ１が“Ｈ”レベルを維持しつつ、クロック信号ＧＣＬＫ１が“Ｈ”レベル、クロック信号ＧＧＣＬＫ１が“Ｌ”レベルとなる。依然としてクロック信号ＶＣＬＫ２は“Ｌ”レベル、クロック信号ＧＣＬＫ２は“Ｌ”レベル、クロック信号ＧＧＣＬＫ２は“Ｌ”レベルである。
【００９１】
昇圧回路６１−１では、時刻ｔ１でノードＮ２に転送された電圧（ＶＳＵＰ−Ｖｔｈ１−４）がクロック信号ＧＣＬＫ１に伴い、ノードＮ２の電圧は（ＶＳＵＰ−Ｖｔｈ１−４）＋ＧＣＬＫ１に昇圧される。
【００９２】
その結果、電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋ＧＣＬＫ１がトランジスタＴｒ１−１のゲートに印加されることで、トランジスタＴｒ１−１がオンして、第１出力ノードに電圧電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋ＶＣＬＫ１が転送される。
【００９３】
電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋ＧＣＬＫ１は、電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋Ｖｔｈ１−１よりも大きく、トランジスタＴｒ１−１の閾値電圧分の電圧降下を低下して電圧を転送できる。
【００９４】
昇圧回路１６−２では、ノードＮ３の電圧が“Ｌ”レベルとなることで、トランジスタＴｒ２−３がカットオフされ、ノードＮ６の充電が停止される。
【００９５】
昇圧回路１６−１のノードＮ３の電圧は、クロック信号ＧＧＣＬＫ１が“Ｌ”レベルとなることで、電圧（２ＶＳＵＰ−Ｖｔｈ１−３）に低下する。
【００９６】
２．３＜時刻ｔ３＞
そして、時刻ｔ３でクロック信号ＶＣＬＫ１が“Ｈ”レベル、クロック信号ＧＣＬＫ１が“Ｈ”レベルを維持しつつ、クロック信号ＧＧＣＬＫ１が“Ｈ”レベルとなる。依然としてクロック信号ＶＣＬＫ２は“Ｌ”レベル、クロック信号ＧＣＬＫ２は“Ｌ”レベル、クロック信号ＧＧＣＬＫ２は“Ｌ”レベルである。
【００９７】
クロック信号ＧＧＣＬＫ１が“Ｈ”レベルとなることで、時刻ｔ２で転送されたノードＮ３の電圧（２ＶＳＵＰ−Ｖｔｈ１−３）が、電圧（２ＶＳＵＰ−Ｖｔｈ１−３）＋ＧＧＣＬＫ１まで昇圧される。
【００９８】
ノードＮ３の電圧が昇圧されることで、トランジスタＴｒ２−３がオンし、第１出力ノードから電圧（２ＶＳＵＰ−Ｖｔｈ２−３）が転送される。
【００９９】
２．４＜時刻ｔ４＞
そして、時刻ｔ４でクロック信号ＶＣＬＫ１が“Ｌ”レベル、クロック信号ＧＣＬＫ１が“Ｌ”レベル、クロック信号ＧＧＣＬＫ１が“Ｌ”レベルとなる。依然としてクロック信号ＶＣＬＫ２は“Ｌ”レベル、クロック信号ＧＣＬＫ２は“Ｌ”レベル、クロック信号ＧＧＣＬＫ２は“Ｌ”レベルである。
【０１００】
クロック信号ＧＧＣＬＫ１が“Ｌ”レベルとなることで、ノードＮ３の電圧は、電圧（２ＶＳＵＰ−Ｖｔｈ１−３）まで低下する。
【０１０１】
ノードＮ２の電圧も、電圧（ＶＳＵＰ−Ｖｔｈ１−４）まで低下する。
【０１０２】
これにより、昇圧回路６１−１から第１出力ノードから電圧（ＶＳＵＰ−Ｖｔｈ１−４）＋ＶＣＬＫ１が転送されて、昇圧回路６１−３にこの電圧が供給される。
【０１０３】
一方で、昇圧回路６１−２は、ノードＮ４及びノードＮ６に所望の電圧が充電される。
【０１０４】
２．５＜時刻ｔ５以降＞
時刻ｔ１〜ｔ４において昇圧回路６１−１で生じた動作が、時刻ｔ４〜時刻ｔ７において昇圧回路６１−２で生じ、時刻ｔ１〜ｔ４において昇圧回路６１−２で生じた動作が、時刻ｔ４〜時刻ｔ７において昇圧回路６１−１で生じる。交互に繰り返すことで電荷が転送され、出力は昇圧する。
【０１０５】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であると、以下（１）〜（２）の効果を得ることが出来る。  
（１）ポンプＰｕｍｐ６−４における電圧転送効率を向上させることができる。
【０１０６】
比較例１として昇圧回路６１−１のトランジスタＴｒ１−３の電流経路の他端に電圧ＶＳＵＰが供給されている昇圧回路を検討する。この場合には、ノードＮ３に転送できる電圧は、電圧（ＶＳＵＰ−Ｖｔｈ１−３）となる。
【０１０７】
本実施形態では、トランジスタＴｒ１−３の電流経路の一端はノードＮ３に接続され、他端は昇圧回路６１−２の出力ノードに接続され、ゲートは昇圧回路６１−２のノードＮ６に接続される。この場合には、ノードＮ３に転送できる電圧は、電圧（２ＶＳＵＰ−Ｖｔｈ１−３）となる。
【０１０８】
近年の低電圧系のＮＡＮＤ型フラッシュメモリにおいて、比較例１のように昇圧回路を設計すると、ノードＮ１の電圧を転送する際にトランジスタＴｒ１−２の閾値電圧分の電圧降下が生じ、転送効率が低下する。
【０１０９】
キャパシタ素子Ｃａｐ１−２によりノードＮ２の電圧を上昇させるものの、トランジスタＴｒ１−２の閾値電圧分の電圧降下の影響が大きく、結果としてトランジスタＴｒ２−１の閾値電圧分の電圧降下が生じ、ノードＮ１の電圧を効率よく転送できない場合があった。
【０１１０】
しかし、本実施形態であれば、ノードＮ３に転送する電圧を比較例の倍にすることで、ノードＮ１の電圧を転送する際にトランジスタＴｒ１−２の閾値電圧分の電圧降下、ひいてはトランジスタＴｒ２−１の閾値電圧分の電圧降下を比較例１と比べて低減できる。したがって、本実施形態の半導体装置は、比較例１と比べて電荷転送効率を向上させることができる。
【０１１１】
（２）ポンプＰｕｍｐ６−４における回路面積を縮小することができる。
【０１１２】
本実施形態では、昇圧回路６１−１の第１出力ノードは昇圧回路６１−３の第３入力ノードに電気的に接続し、昇圧回路６１−３の第３出力ノードは昇圧回路６１−５の第５入力ノードに電気的に接続する。同様に、昇圧回路６１−２の第２出力ノードは昇圧回路６１−４の第４入力ノードに電気的に接続し、昇圧回路６１−４の第４出力ノードは昇圧回路６１−６の第６入力ノードに電気的に接続する。
【０１１３】
したがって、昇圧回路６１−３、６１−５に昇圧回路６１−１のトランジスタＴｒ１−４を個別に設ける必要がなく、昇圧回路６１−４、６１−６に昇圧回路６１−２のトランジスタＴｒ２−４を個別に設ける必要がない。個別にトランジスタＴｒを設ける場合と日比較して、ポイプＰｕｍｐ６−４の回路面積を縮小することができる。
【０１１４】
また、本実施形態の昇圧回路６１−１のうち、キャパシタ素子Ｃａｐ１−３、トランジスタＴｒ１−３を省いた構成の昇圧回路（比較例２）を用いることも検討できる。この場合には、トランジスタＴｒ１−２のゲートに供給する電圧を生成するために、個々の昇圧回路に別途昇圧回路を設ける必要がある。
【０１１５】
しかし、本実施形態では、昇圧回路６１−５，６１−６に対して別途昇圧部６２、６３を設けているものの、昇圧回路６１−１〜６１−４に対して、別途昇圧部を設けていない。したがって、本実施形態にポンプＰｕｍｐ６−４は、比較例２と比べて回路面積を縮小することができる。
【０１１６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１１７】
１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…センスアンプ、６…電圧発生回路、６−１…ＶＤＤ ｇｅｎｅｒａｔｏｒ、６−２…ＶＨＳＡ ｇｅｎｅｒａｔｏｒ、６−３…ｒｅｇｕｌａｔｏｒ、６−４…Ｐｕｍｐ回路 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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