(57)【要約】【課題】バルク基板を用いて構成するＢ−ＤＴＭＯＳは、ＳＯＩ基板を用いて構成するＤＴＭＯＳと異なり半導体基板内に絶縁膜を内包せず、このため、ＳＯＩ基板を用いたＤＴＭＯＳに比べてリーク電流が流れやすい。【解決手段】半導体基板表面から所定の距離だけ深い場所に、半導体基板と反対導電型の第１ウェル領域を設け、この第１ウェル領域と半導体基板表面との間に、第１ウェル領域と同一導電型でその不純物濃度が低い第２ウェル領域を設けている。この第２ウェル領域にソース領域、ドレイン領域、チャネル領域を備え、このチャネル領域の上部のゲート電極と第２ウェル領域とを電気的に接続している。この第１ウェル領域がポテンシャル障壁となることで、リーク電流を低減し、より消費電力の小さい半導体装置を構成できる。【選択図】図１
2013201337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
前記第１の不純物を前記半導体基板の表面から深さ方向に熱拡散させ仮ウェル領域を形成する仮ウェル熱拡散工程と、
前記仮ウェル領域内の前記半導体基板の表面の所定の領域に、第１導電型の第２の不純物を、熱拡散により前記仮ウェル領域が反転しない不純物濃度で導入する第２の不純物導入工程と、
前記第２の不純物を熱拡散させて、前記半導体基板の表面から所定の深さ方向の前記仮ウェル領域を中和して第２導電型の第２ウェル領域を形成すると共に、前記仮ウェル領域を前記半導体基板の表面から深さ方向に所定の距離だけ離間すると共に前記半導体基板の深さ方向に所定の厚みを有する第１ウェル領域を形成する第２の熱拡散工程と、
前記第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
前記第２ウェル領域とその直上の前記ゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の熱拡散工程の前に、
前記仮ウェル領域内の前記半導体基板の表面の前記所定の領域とは別の領域に、第１導電型の第３の不純物を、熱拡散により前記仮ウェル領域が反転する不純物濃度で導入する第３の不純物導入工程を有し、前記第２の熱拡散工程により、前記第１ウェル領域と前記半導体基板の表面とを埋めるように第３ウェル領域を形成し、
前記第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
前記第３ウェル領域とその直上の前記ゲート電極とを電気的に接続する第２の接続工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面から深さ方向に所定の距離だけ離間する位置に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
前記第１の不純物を導入した場所と平面的に重なる前記半導体基板の表面の所定の領域に、第２導電型の第２の不純物を所定の不純物濃度で導入する第２の不純物導入工程と、
前記第１の不純物と前記第２の不純物とを熱拡散させて、前記半導体基板の表面から所定の深さ位置に所定の厚みを有する第２導電型の第１ウェル領域を形成すると共に、前記第１ウェル領域と前記半導体基板の表面とを埋めるように第２ウェル領域を形成する同時熱拡散工程と、
前記第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
前記第２ウェル領域とその直上の前記ゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記同時熱拡散工程の前に、
前記第１の不純物を導入した場所と平面的に重なる前記半導体基板の表面の前記所定の領域とは別の領域に、第１導電型の第３の不純物を所定の不純物濃度で導入する第３の不純物導入工程を有し、前記同時熱拡散工程により、前記第１ウェル領域と前記半導体基板の表面とを埋めるように第３ウェル領域を形成し、
前記第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
前記第３ウェル領域とその直上の前記ゲート電極とを電気的に接続する第２の接続工程と、
を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面から深さ方向に所定の距離だけ離間する位置に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
前記第１の不純物を熱拡散させて、前記半導体基板の表面から所定の深さ位置に所定の厚みを有する第２導電型の第１ウェル領域を形成する第１の熱拡散工程と、
前記第１の不純物を導入した場所と平面的に重なる前記半導体基板の表面の所定の領域に、第２導電型の第２の不純物を所定の不純物濃度で導入する第２の不純物導入工程と、
前記第２の不純物を熱拡散させて、前記第１ウェル領域と前記半導体基板の表面とを埋めるように第２ウェル領域を形成する第２の熱拡散工程と、
前記第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
前記第２ウェル領域とその直上の前記ゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の熱拡散工程の前に、
前記第１の不純物を導入した場所と平面的に重なる前記半導体基板の表面の前記所定の領域とは別の領域に、第１導電型の第３の不純物を所定の不純物濃度で導入する第３の不純物導入工程を有し、前記第２の熱拡散工程により、前記第１ウェル領域と前記半導体基板の表面とを埋めるように第３ウェル領域を形成し、
前記第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
前記チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
前記第３ウェル領域とその直上の前記ゲート電極とを電気的に接続する第２の接続工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置において、
第１導電型の半導体基板の表面から所定の深さ方向に所定の距離だけ離間すると共に前記半導体基板の深さ方向に所定の厚みを有する第２導電型の第１ウェル領域と、
前記第１ウェル領域と前記半導体基板の表面とを埋めるようにすると共に、前記第１ウェル領域よりも不純物濃度が低い第２導電型の第２ウェル領域と、を有し、
前記第２ウェル領域に、ソース領域及びドレイン領域と、これら領域の間にチャネル領域と、前記チャネル領域の上部にゲート電極とを有し、
前記第２ウェル領域とその直上の前記ゲート電極とを電気的に接続してなることを特徴とする半導体装置。
【請求項８】
前記第１ウェル領域に所定の電位を印加するための電極を備えることを特徴とする請求
項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＤＴＭＯＳＦＥＴ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳＦＥＴ）を用いた半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴを用いてＣＭＯＳ回路などを構成する半導体装置は、その低消費電力化の要求に対して、半導体素子であるＭＯＳＦＥＴ自体の微小化により対応してきた。
【０００３】
近年、その半導体素子の微小化の限界が叫ばれる中、低消費電力化の要求に対する解決策として、新たな構造の半導体素子であるＤＴＭＯＳＦＥＴ（以下、単にＤＴＭＯＳと記載する）が提案されている。
【０００４】
ＤＴＭＯＳとは、動的閾値電界効果トランジスタと呼ばれる半導体素子である。ゲート電極と半導体基板とを電気的に短絡する構成であり、ＭＯＳＦＥＴのオン時に、実効的な閾値を下げることができるため、消費電力の低減に対応できる半導体素子として注目されている。
【０００５】
ＤＴＭＯＳは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて構成するものが一般的である。また、高価なＳＯＩ基板を用いずに、通常知られているバルク基板（単結晶の半導体基板）を用いて構成するＢｕｌｋ  ＤＴＭＯＳ（以下、Ｂ−ＤＴＭＯＳと記載する）も提案されている。
【０００６】
近年は、Ｂ−ＤＴＭＯＳの中でも、より低消費電力化を目指した構成も提案されている（例えば、特許文献１参照。）。
【０００７】
特許文献１に示す従来技術は、知られているＢ−ＤＴＭＯＳと違い、その半導体基板に設けたウェル領域の構成に特徴がある。
すなわち、半導体素子を構成するソース領域やドレイン領域の下部の半導体基板に設けるウェル領域を、不純物濃度の高いウェル領域を不純物濃度の低いウェル領域で挟み込んだ構成を有している。
【０００８】
ここで、一般的なＢ−ＤＴＭＯＳ及び特許文献１に示した従来技術を、図２０の模式図を用いて説明する。
まず、一般的なＢ−ＤＴＭＯＳを図２０（ａ）で説明する。Ｂ−ＤＴＭＯＳは、バルクの半導体基板１１１に設けたウェル領域１１３に、ソース領域１１４とドレイン領域１１５とチャネル領域１１６とを備えている。そのチャネル領域１１６の上部にゲート絶縁膜１１７とゲート電極１１８とを備えており、このゲート電極とウェル領域１１３とを電気的に配線１１９で接続している。
【０００９】
特許文献１に示した従来技術は、図２０（ｂ）に示した構成を有している。半導体基板１１１に不純物濃度の高いウェル領域１２０と、不純物濃度の低いウェル領域１２１とを備えている。ウェル領域１１３は、ウェル領域１２０よりも不純物濃度が低い。このため、半導体基板１１１は、不純物濃度の高いウェル領域を不純物濃度の低いウェル領域で挟み込んだ構成となっている。その他の構成は、図２０（ａ）と同様である。
【００１０】
ＳＯＩ基板を用いるＤＴＭＯＳは、ＳＯＩ基板のボディ領域（図２０で言えば、ウェル領域１１３に相当）の不純物濃度がそのＦＥＴとしての閾値に直接作用するため、そのボ
ディ領域の不純物濃度を容易に変更することができない。寄生容量やウェル領域の抵抗値も同時に変ってしまい、それらにより不測の不具合が生じてしまう可能性があるからである。
【００１１】
しかし、図２０（ｂ）に示した特許文献１に示した従来技術の構成であれば、ウェル領域１１３、１２０、１２１の不純物濃度をそれぞれ自由に変更することができる。これにより、閾値を低くしたままソース領域１１４及びドレイン領域１１５の寄生容量を下げたり、特に不純物濃度の高いウェル領域１２０により、ウェル領域の抵抗を下げることもできる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１０−１６３３４２号公報（第５頁、図３）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
Ｂ−ＤＴＭＯＳは、ＳＯＩ基板と異なり半導体基板内に絶縁膜を内包しない。このため、ＳＯＩ基板を用いたＤＴＭＯＳに比べてリーク電流が流れやすいという問題がある。リーク電流が発生すると、低消費電力化の妨げになるのは、言うまでもない。そして、この問題は、特許文献１に示した従来技術にも同じく起こり得るものである。
【００１４】
本発明の目的は、バルク基板であってもリーク電流を低減することができる半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明の半導体装置は、以下の製造方法を採用する。
【００１６】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
第１の不純物を半導体基板の表面から深さ方向に熱拡散させ仮ウェル領域を形成する仮ウェル熱拡散工程と、
仮ウェル領域内の半導体基板の表面の所定の領域に、第１導電型の第２の不純物を、熱拡散により仮ウェル領域が反転しない不純物濃度で導入する第２の不純物導入工程と、
第２の不純物を熱拡散させて、半導体基板の表面から所定の深さ方向の仮ウェル領域を中和して第２導電型の第２ウェル領域を形成すると共に、仮ウェル領域を半導体基板の表面から深さ方向に所定の距離だけ離間すると共に半導体基板の深さ方向に所定の厚みを有する第１ウェル領域を形成する第２の熱拡散工程と、
第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
第２ウェル領域とその直上のゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする。
【００１７】
このような製造方法によれば、リーク電流が生じない、低消費電力な半導体装置を製造できると共に、第１ウェル領域と第２ウェル領域との不純物濃度の差を大きくすることが容易である。
【００１８】
第２の熱拡散工程の前に、
仮ウェル領域内の半導体基板の表面の所定の領域とは別の領域に、第１導電型の第３の
不純物を、熱拡散により仮ウェル領域が反転する不純物濃度で導入する第３の不純物導入工程を有し、第２の熱拡散工程により、第１ウェル領域と半導体基板の表面とを埋めるように第３ウェル領域を形成し、
第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
第３ウェル領域とその直上の前記ゲート電極とを電気的に接続する第２の接続工程と、
を有するようにしてもよい。
【００１９】
このような製造方法により、ＣＭＯＳ回路を構成できる。
【００２０】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面から深さ方向に所定の距離だけ離間する位置に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
第１の不純物を導入した場所と平面的に重なる半導体基板の表面の所定の領域に、第２導電型の第２の不純物を所定の不純物濃度で導入する第２の不純物導入工程と、
第１の不純物と第２の不純物とを熱拡散させて、半導体基板の表面から所定の深さ位置に所定の厚みを有する第２導電型の第１ウェル領域を形成すると共に、第１ウェル領域と半導体基板の表面とを埋めるように第２ウェル領域を形成する同時熱拡散工程と、
第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
第２ウェル領域とその直上のゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする。
【００２１】
このような製造方法によれば、リーク電流が生じない、低消費電力な半導体装置を製造できると共に、より少ない工程で、第１ウェル領域と第２ウェル領域を形成することができる。
【００２２】
同時熱拡散工程の前に、
第１の不純物を導入した場所と平面的に重なる半導体基板の表面の所定の領域とは別の領域に、第１導電型の第３の不純物を所定の不純物濃度で導入する第３の不純物導入工程を有し、同時熱拡散工程により、第１ウェル領域と半導体基板の表面とを埋めるように第３ウェル領域を形成し、
第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
第３ウェル領域とその直上のゲート電極とを電気的に接続する第２の接続工程と、
を有するようにしてもよい。
【００２３】
このような製造方法により、ＣＭＯＳ回路を構成できる。
【００２４】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置の製造方法において、
第１導電型の半導体基板の表面から深さ方向に所定の距離だけ離間する位置に第２導電型の第１の不純物を所定の不純物濃度で導入する第１の不純物導入工程と、
第１の不純物を熱拡散させて、半導体基板の表面から所定の深さ位置に所定の厚みを有する第２導電型の第１ウェル領域を形成する第１の熱拡散工程と、
第１の不純物を導入した場所と平面的に重なる半導体基板の表面の所定の領域に、第２導電型の第２の不純物を所定の不純物濃度で導入する第２の不純物導入工程と、
第２の不純物を熱拡散させて、第１ウェル領域と半導体基板の表面とを埋めるように第
２ウェル領域を形成する第２の熱拡散工程と、
第２ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第１の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第１のゲート電極形成工程と、
第２ウェル領域とその直上のゲート電極とを電気的に接続する第１の接続工程と、
を有することを特徴とする。
【００２５】
このような製造方法によれば、リーク電流が生じない、低消費電力な半導体装置を製造できると共に、第１の熱拡散工程の拡散温度と、第２の熱拡散工程の拡散温度とを、個々に設定することができる。このため、第１の熱拡散工程の拡散速度と、第２の熱拡散工程の拡散速度とを、それぞれ調整することができる。
【００２６】
第２の熱拡散工程の前に、
第１の不純物を導入した場所と平面的に重なる前記半導体基板の表面の所定の領域とは別の領域に、第１導電型の第３の不純物を所定の不純物濃度で導入する第３の不純物導入工程を有し、第２の熱拡散工程により、第１ウェル領域と半導体基板の表面とを埋めるように第３ウェル領域を形成し、
第３ウェル領域に、ソース領域、ドレイン領域、これら領域の間にチャネル領域を形成する第２の領域形成工程と、
チャネル領域の上部にゲート電極を形成する第２のゲート電極形成工程と、
第３ウェル領域とその直上のゲート電極とを電気的に接続する第２の接続工程と、
を有するようにしてもよい。
【００２７】
このような製造方法により、ＣＭＯＳ回路を構成できる。
【００２８】
上記の目的を達成するために、本発明の半導体装置は、以下の構造を採用する。
【００２９】
半導体基板の深さ方向に複数のウェル領域を有する半導体装置において、
第１導電型の半導体基板の表面から所定の深さ方向に所定の距離だけ離間すると共に半導体基板の深さ方向に所定の厚みを有する第２導電型の第１ウェル領域と、
第１ウェル領域と半導体基板の表面とを埋めるようにすると共に、第１ウェル領域よりも不純物濃度が低い第２導電型の第２ウェル領域と、を有し、
第２ウェル領域に、ソース領域及びドレイン領域と、これら領域の間にチャネル領域と、前記チャネル領域の上部にゲート電極とを有し、
第２ウェル領域とその直上の前記ゲート電極とを電気的に接続していることを特徴とする。
【００３０】
このような構成により、リーク電流が生じない、低消費電力な半導体装置を構成できる。
【００３１】
第１ウェル領域に所定の電位を印加するための電極を備えるようにしてもよい。
【００３２】
このような構成により、第１ウェル領域に任意の電位を印加でき、このため第１ウェル領域と第２ウェル領域とに異なる電位を印加することができ、第２ウェル領域の電位に関わらず、第１ウェル領域の電位を設定することができる。
【発明の効果】
【００３３】
本発明によれば、第１ウェル領域がポテンシャル障壁となることで、第２ウェル領域と半導体基板との間のリーク電流を低減し、より消費電力の小さい半導体装置を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体装置を説明するＢ−ＤＴＭＯＳの平面図及び断面図である。
【図２】本発明の半導体装置を説明するＢ−ＤＴＭＯＳによるＣＭＯＳ回路の平面図及び断面図である。
【図３】本発明の半導体装置を説明するＢ−ＤＴＭＯＳによるＣＭＯＳ回路別の例の平面図及び断面図である。
【図４】本発明の半導体装置の製造方法を説明するフローチャートである。
【図５】本発明の半導体装置の第１の製造方法における、第１ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図６】本発明の半導体装置の第１の製造方法における、仮ウェル領域を形成する熱拡散工程を説明する断面図である。
【図７】本発明の半導体装置の第１の製造方法における、第２ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図８】本発明の半導体装置の第１の製造方法における、第３ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図９】本発明の半導体装置の製造方法における、第１ウェル領域と第２ウェル領域と第３ウェル領域とを形成する熱拡散工程を説明する断面図である。
【図１０】本発明の半導体装置の第２の製造方法における、第１ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１１】本発明の半導体装置の第２の製造方法における、第２ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１２】本発明の半導体装置の第２の製造方法における、第３ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１３】本発明の半導体装置の第３の製造方法における、第１ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１４】本発明の半導体装置の第３の製造方法における、第１ウェル領域を形成する熱拡散工程を説明する断面図である。
【図１５】本発明の半導体装置の第３の製造方法における、第２ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１６】本発明の半導体装置の第３の製造方法における、第３ウェル領域を形成する不純物を導入する工程を説明する断面図である。
【図１７】本発明の半導体装置の製造方法における、素子分離領域を形成する工程を説明する断面図である。
【図１８】本発明の半導体装置の製造方法における、ゲート絶縁膜及びゲート電極を形成する工程を説明する断面図である。
【図１９】本発明の半導体装置の製造方法における、ソース領域及びドレイン領域を形成する工程を説明する断面図である。
【図２０】一般的なＢ−ＤＴＭＯＳ及び特許文献１に示した従来技術を説明する断面図である。
【発明を実施するための形態】
【００３５】
本発明の半導体装置は、半導体基板表面から所定の距離だけ深い場所に、半導体基板と反対導電型の第１ウェル領域を設けている。そして、この第１ウェル領域と半導体基板表面との間に、第１ウェル領域と同一導電型でその不純物濃度が低い第２ウェル領域を設けている。この第２ウェル領域にソース領域、ドレイン領域、チャネル領域を備えており、このチャネル領域の上部にゲート電極を備え、これと第２ウェル領域とを電気的に接続することで、Ｂ−ＤＴＭＯＳを構成している。
【００３６】
つまり、ＭＯＳＦＥＴの主要構成の下部の半導体基板に、同一導電型で不純物濃度が異
なるウェル領域が２つ設けてある点が特徴である。
【００３７】
ソース領域、ドレイン領域、チャネル領域といった拡散領域は、第２ウェル領域に設けてあり、この第２ウェル領域と半導体基板との間に第１ウェル領域が、半導体基板の深さ方向に所定の厚さで設けてある。
【００３８】
このような構成とすることで、第２ウェル領域はＭＯＳＦＥＴの電気特性に合わせた不純物濃度とすることができると共に、第１ウェル領域がポテンシャル障壁となるため、第２ウェル領域と半導体基板との間のリーク電流を低減することができ、より消費電力の小さい半導体装置とすることができる。
【００３９】
以下、実施形態を、図面を用いて説明する。説明にあっては、例えば、第１導電型をｎ型、第２導電型をｐ型として説明する。従って、第１導電型である半導体基板はｎ型、第２導電型である第１ウェル領域及び第２ウェル領域はｐ型となる。また、このＢ−ＤＴＭＯＳをＣＭＯＳ回路とするときに用いる第３ウェル領域は、第１ウェル領域及び第２ウェル領域とは反対導電型になるのでｎ型である。
【００４０】
実施形態の説明では、まず、実施例１として、半導体装置の構造を説明する。その説明は、最初に図１を用いてｎチャネルＢ−ＤＴＭＯＳ単体の構造を説明し、その後に図２を用いてｐチャネルＢ−ＤＴＭＯＳも用いるＣＭＯＳ回路とした構造を説明する。そして、図３を用いて第１ウェル領域に任意の電圧を印加できる構成として、電圧印加用の電極を有する構成を、ＣＭＯＳ回路を例にして説明する。
【００４１】
次に、実施例２として、ＣＭＯＳ回路を例にして、半導体装置の製造方法を図４から図２１を用いて説明する。製造方法は、ウェル領域を形成するための特徴的な３つの製造方法を説明する。
【００４２】
なお、説明にあっては、同一の構成には同一の番号を付与するものとし、その説明を省略する。また、各図面は、発明を説明するのに必要な構成のみを模式的に示す模式図である。例えば、半導体装置としての最終保護膜などは省略していることに注意されたい。
【実施例１】
【００４３】
［単体のＭＯＳＦＥＴを用いてなる構造説明：図１］
図１は、単体のＢ−ＤＴＭＯＳで構成する半導体装置を説明する平面図及び断面図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）における切断線Ａ−Ａ´に沿う断面図である。
【００４４】
図１において、１１はバルク基板を用いたｎ型の半導体基板、１２はｐ型の第１ウェル領域、１３は第１ウェル領域１２よりも不純物濃度が低いｐ型の第２ウェル領域である。同じく、１４はｎ型のソース領域、１５はｎ型のドレイン領域、１６はチャネル領域、１７はゲート絶縁膜、１８はゲート電極、１９は層間絶縁膜である。２０ａ、２０ｂ、２５は金属電極、２１は素子分離領域である。また、２２ａ、２２ｂ、２３、２４は層間絶縁膜１９に設けるコンタクト孔である。１００はこれらで構成するｎチャネルＢ−ＤＴＭＯＳである。
【００４５】
図１（ｂ）に示すように、ｎ型の半導体基板１１は、Ｂ−ＤＴＭＯＳなどを構成する素子領域を素子分離絶縁膜２１で規定している。
そして、半導体基板１１には、半導体基板１１の表面からその深さ方向に所定の距離だけ離間してｐ型の第１ウェル領域１２を設けている。この第１ウェル領域１２と半導体基板１１の表面との間を埋めるように、第１ウェル領域１２よりも不純物濃度が低いｐ型の
第２ウェル領域１３を有している。
【００４６】
半導体基板１１は、例えば、シリコン半導体基板を用いることができる。素子分離絶縁膜２１は、例えば、多結晶シリコン酸化膜を用いることができる。なお、本実施形態の説明では、素子分離絶縁膜２１は、半導体基板１１表面から上方に突出しないように平坦に形成される例で説明している。このようにする素子分離絶縁膜２１は、例えば、知られているＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法で形成することができる。もちろん、一般的なＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で形成してもよい。
【００４７】
すでに説明しているように、半導体基板に、同一導電型でありながら不純物濃度が異なる２つのウェル領域が設けてある点が特徴であるが、特に限定しないが、その不純物濃度の一例を示しておく。
第１ウェル領域１２の不純物濃度は、１×１０１８〜１×１０１９（ａｔｏｍｓ／ｃｍ３）程度であり、第２ウェル領域１３の不純物濃度は、１×１０１６〜１×１０１７（ａｔｏｍｓ／ｃｍ３）程度である。
なお、これらのウェル領域の形成についての詳しい製造方法は、後述する。
【００４８】
図１（ｂ）に示すように、第２ウェル領域１３の半導体基板１１の表面近傍に、ｎ型のソース領域１４及びドレイン領域１５と、これらの２つの領域間にチャネル領域１６が形成されている。
そして、このチャネル領域１６の上部の半導体基板１１の表面にゲート絶縁膜１７を介してゲート電極１８が形成されている。ゲート絶縁膜１７は、例えば、シリコン酸化膜を用いることができ、ゲート電極１８はポリシリコンを用いることができる。
【００４９】
Ｂ−ＤＴＭＯＳを構成する要素の上部の半導体基板１１上には、層間絶縁膜１９を設けている。この層間絶縁膜１９は、金属配線や金属電極と半導体とをコンタクト孔を介して接続するために用いる絶縁膜であり、例えば、シリコン酸化膜を用いることができる。
【００５０】
その層間絶縁膜１９の上部に、金属電極２０ａ、２０ｂ、２５が設けてある。
金属電極２０ａは、コンタクト孔２２ａを介してソース領域１４と接続している。金属電極２０ｂは、コンタクト孔２２ｂを介してドレイン領域１５と接続している。
【００５１】
金属電極２５は、コンタクト孔２３を介して第２のウェル領域１３と、コンタクト孔２４を介してゲート電極１８と、それぞれ接続している。
これにより、ゲート電極１８と第２のウェル領域１３とが電気的に接続される（同電位にすることができる）ことになり、ｎチャネルのＢ−ＤＴＭＯＳ１００の構造を構成することができる。
【００５２】
［ＣＭＯＳ回路を用いてなる構造説明：図２］
図２は、ｐチャネルとｎチャネルとの２つのＢ−ＤＴＭＯＳでＣＭＯＳ回路を構成する半導体装置を説明する平面図及び断面図である。図２（ａ）は平面図、図２（ｂ）は図２（ａ）における切断線Ｂ−Ｂ´に沿う断面図である。
【００５３】
図２において、３３はｐ型の第１ウェル領域１２及び第２ウェル領域１３と反対導電型のｎ型の第３ウェル領域である。同じく、３４はｐ型のソース領域、３５はｐ型のドレイン領域、３６はチャネル領域、３７はゲート絶縁膜、３８はゲート電極である。２０ｃ、２０ｄ、２８は金属電極である。また、２２ｃ、２２ｄ、２６、２７はコンタクト孔である。２００はこれらで構成するＢ−ＤＴＭＯＳ、３００は２つのＢ−ＤＴＭＯＳで構成するＣＭＯＳ回路である。
【００５４】
特に限定しないが、第３ウェル領域３３の不純物濃度は、１×１０１６〜１×１０１７（ａｔｏｍｓ／ｃｍ３）程度である。
なお、このウェル領域の形成についての詳しい製造方法は、後述する。
【００５５】
図２（ｂ）に示すように、第３ウェル領域３３の半導体基板１１の表面近傍に、ｐ型のソース領域３４及びドレイン領域３５と、これらの２つの領域間にチャネル領域３６が形成されている。
そして、このチャネル領域３６の上部の半導体基板１１の表面にゲート絶縁膜３７を介してゲート電極３８が形成されている。ゲート絶縁膜３７は、例えば、シリコン酸化膜を用いることができ、ゲート電極３８はポリシリコンを用いることができる。
【００５６】
層間絶縁膜１９の上部に、金属電極２０ｃ、２０ｄ、２８が設けてある。
金属電極２０ｃは、コンタクト孔２２ｃを介してソース領域３４と接続している。金属電極２０ｄは、コンタクト孔２２ｄを介してドレイン領域３５と接続している。
【００５７】
金属電極２８は、コンタクト孔２６を介して第３ウェル領域３３と、コンタクト孔２７を介してゲート電極３８と、それぞれ接続している。
これにより、ゲート電極３８と第３ウェル領域３３とが電気的に接続される（同電位にすることができる）ことになり、ｐチャネルＢ−ＤＴＭＯＳ２００を構成することができる。
【００５８】
すでに説明したｎチャネルＢ−ＤＴＭＯＳ１００とｐチャネルＢ−ＤＴＭＯＳ２００とでＣＭＯＳ回路３００を構成することができる。
例えば、図示はしないが、ｎチャネルＢ−ＤＴＭＯＳ１００のゲート電極１８及びドレイン領域１５と、ｐチャネルＢ−ＤＴＭＯＳ２００のゲート電極３８及びドレイン領域３５とを、それぞれ電気的に接続し、ｎチャネルＢ−ＤＴＭＯＳ１００のソース領域１４及びｐチャネルＢ−ＤＴＭＯＳ２００のソース領域３４をそれぞれ所定の電源線に接続することにより、インバータ回路を構成することができる。
【００５９】
［第１ウェル領域に電位を印加する構造の説明：図３］
次に、図２で説明したＣＭＯＳ回路３００を例にして、第１ウェル領域に電位を印加する構造を、図３を用いて説明する。図３は、ＣＭＯＳ回路を構成する半導体装置を説明する平面図及び断面図である。図３（ａ）は平面図、図３（ｂ）は図３（ａ）における切断線Ｃ−Ｃ´に沿う断面図である。
【００６０】
図３において、４０はｐ型の第１ウェル領域１２に所定の電位を印加するための金属電極である。２２ｅはコンタクト孔である。４００はこれらで構成するＢ−ＤＴＭＯＳのＣＭＯＳ回路である。
【００６１】
図３（ｂ）に示すように、層間絶縁膜１９の上部に、金属電極４０が設けてある。金属電極４０は、コンタクト孔２２ｅを介して第１ウェル領域１２と接続している。
これにより、金属電極４０を介して第１ウェル領域１２に所定の電位を印加することができる。所定の電位は、例えば、−０．２Ｖである。このような構成にすることで、第１ウェル領域１２のポテンシャルが高くなり、リーク電流をより低減することができる。
【００６２】
ところで、図示はしないが、第１ウェル領域１２をより大きく形成し、複数のＢ−ＤＴＭＯＳを構成してもよい。その場合、上記の構成にすれば、１つの金属電極４０で複数のＢ−ＤＴＭＯＳのリーク電流を低減し、回路全体を低消費電力化することができる。
【００６３】
なお、図３（ｂ）に示す構成は、金属電極４０を第１ウェル領域１２に直接接続する構成の例であるが、第１ウェル領域１２にこれと同一導電型であり不純物濃度が高い拡散領域を新たに設けて、その拡散領域と金属電極４０とを接続するようにしてもよい。このようにすることで、金属電極４０と第１ウェル領域１２とをより低抵抗で接続でき、金属電極４０に印加する所定の電位が電圧降下しないまま第１ウェル領域１２に印加できる。
【実施例２】
【００６４】
次に、半導体装置の製造方法を、図４〜図１９を用いて説明する。説明にあっては、ＣＭＯＳ回路を例にするので、図２も適宜参照されたい。
【００６５】
図４は半導体装置の製造方法のフローチャートである。このフローチャートは、製造方法のうち主要部分を記載したものである。ウェル領域形成工程には３つの製造方法があり、第１〜第３の製造方法として順次説明する。説明は、この３つのウェル領域形成工程を説明した後、その後の製造工程を説明する。
【００６６】
なお、図４には、第３の不純物導入工程をカッコ書きにしているが、これは製造方法の説明をＣＭＯＳ回路で行っており、単体のＢ−ＤＴＭＯＳを用いる場合は省略できることを示しているためである。
【００６７】
［第１の製造方法の説明：図４、図５から図９］
まず、第１の製造方法を説明する。
この製造方法は、第１ウェル領域の基になる仮ウェル領域を形成し、その仮ウェル領域の一部に、仮ウェル領域が反転しないように、仮ウェル領域の導電型と反対導電型の不純物を導入して中和し、第２ウェル領域を形成する。そして、仮ウェル領域の他の一部に、仮ウェル領域が反転するように反対導電型の不純物を導入して第３ウェル領域を形成するものである。
【００６８】
［第１の不純物導入工程：図５］
図５に示すように、第１導電型の半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第２導電型の第１の不純物５１を導入する。半導体基板は、ｎ型の基板を例にあげる。
導入する不純物５１は、例えば、Ｂ（ホウ素）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、６０ＫｅＶ、注入量は、１．０×１０１４（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では黒丸「●」で示している。
【００６９】
図５に示す例は、第１の不純物５１が、半導体基板１１の表面から距離Ｌ１だけ半導体基板側に入り込んだ位置に導入するように模式的に表現しているものである。半導体基板１１の表面から基板内に打ち込む距離Ｌ１は、第１ウェル領域の不純物濃度や形状などにより任意に選択できる。
【００７０】
［仮ウェル熱拡散工程：図６］
次に、図６に示すように、熱拡散を行うことで半導体基板１１から基板内部方向に所定の距離だけ不純物５１が拡散され、仮ウェル領域５２が形成される。このときの熱拡散条件は、例えば、１１４０℃で１５０分である。
【００７１】
［第２の不純物導入工程：図７］
次に、図７に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を開口し、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を覆うようにレジストマスク５４を公知の技術で形成する。レジストマスク５４は、知られているフォトレジストを用いることができる。
【００７２】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第１導電型の第２の不純物５３を導入する。このとき、導入する不純物５３は、後の熱拡散により仮ウェル領域５２が反転しない不純物濃度で導入する。
【００７３】
導入する不純物５３は、例えばＰ（リン）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、４０ＫｅＶ、注入量は、１．０×１０１３（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では白丸「○」で示している。
【００７４】
なお、レジストマスク５４にも不純物５３は導入されるが、図面では省略している。レジストマスク５４は、その後に公知のエッチング及び洗浄技術を用いて除去する。
【００７５】
［第３の不純物導入工程：図８］
次に、図８に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を覆い、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を開口するようにレジストマスク５６を公知の技術で形成する。レジストマスク５６は、知られているフォトレジストを用いることができる。
【００７６】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第１導電型の第３の不純物５５を導入する。このとき、導入する不純物５５は、後の熱拡散により仮ウェル領域５２が反転する不純物濃度で導入する。
【００７７】
導入する不純物５５は、例えばＰ（リン）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、１４０ＫｅＶ、注入量は、８．０×１０１３（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では白丸「○」で示している。
【００７８】
なお、レジストマスク５６にも不純物５５は導入されるが、図面では省略している。レジストマスク５６は、その後に公知のエッチング及び洗浄技術を用いて除去する。
【００７９】
図８に示すように、半導体基板１１には、すでに導入されている不純物５３と新たに導入された不純物５５とが同じ白丸「○」で示している。しかし上述のように双方の導入条件には違いがあり、不純物濃度は、不純物５３よりも不純物５５の方が高い。これを図中では白丸「○」の粗密で表現している。
【００８０】
［第２の熱拡散工程：図９］
次に、図９に示すように、熱拡散を行う。これにより、不純物５３及び不純物５５は、第１ウェル領域１２に拡散する。拡散条件は、例えば、１１４０℃で２５分である。
【００８１】
不純物５３は、第１ウェル領域１２に拡散しても導電型を反転せず、中和する。つまり、第１ウェル領域１２の第２導電型の不純物濃度を低下させる。そして、上述の例では、ｐ型の第１ウェル領域１２よりも不純物濃度が薄いｐ型の第２ウェル領域１３が形成される。
不純物５５は、第１ウェル領域１２に拡散して導電型を反転させる。つまり、上述の例では、ｐ型の第１ウェル領域１２にｎ型の第３ウェル領域３３が形成される。
【００８２】
ところで、以上の説明では、第２ウェル領域１３及び第３ウェル領域３３を形成する際の不純物導入及び拡散には、イオン注入法及び熱拡散を用いる例を示したが、もちろん、これに限定するものではない。
【００８３】
イオン注入法の代わりに気相拡散法を用いてもよい。第１ウェル領域１２を形成するた
めの不純物導入に際しては、反応ガスとしては、例えば、ＢＢｒ３（三臭化ホウ素）を用いることができる。拡散温度は、例えば、１１００℃である。
第２ウェル領域１３を形成するための不純物導入に際しては、反応ガスとしては、例えば、ＰＨ３（ホスフィン）を用いることができる。拡散温度は、例えば、９００℃である。
また、第３ウェル領域３３を形成するための不純物導入に際しては、反応ガスとしては、例えば、ＰＨ３（ホスフィン）を用いることができる。拡散温度は、例えば、９５０℃である。
【００８４】
これらウェル領域形成に際しては、その他にも、液相拡散法や固相拡散法を用いることができる。どのような不純物導入方法を選ぶかは、半導体装置を使用する電子機器の仕様やコストなどを鑑みて自由に選択できる。
【００８５】
［第２の製造方法の説明：図４、図９、図１０から図１２］
次に、第２の製造方法を説明する。
この製造方法は、半導体基板に第１ウェル領域を形成するための不純物、第２ウェル領域を形成するための不純物、第３ウェル領域を形成するための不純物を順次導入し、その後に半導体基板に不純物を拡散させて、それぞれのウェル領域を形成するものである。つまり、１回の拡散処理で３つのウェル領域を形成する。
【００８６】
［第１の不純物導入工程：図１０］
図１０に示すように、第１導電型の半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第２導電型の第１の不純物６１を導入する。半導体基板は、ｎ型の基板を例にあげる。
導入する不純物６１は、例えば、Ｂ（ホウ素）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、２５０ＫｅＶ、注入量は、１．０×１０１４（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では黒丸「●」で示している。
【００８７】
図１０に示す例は、第１の不純物６１が、半導体基板１１の表面から距離Ｌ２だけ半導体基板側に入り込んだ位置に導入するように模式的に表現しているものである。この距離Ｌ２は、すでに説明した距離Ｌ１と同様に、第１ウェル領域の不純物濃度や形状などにより任意に選択できる。
【００８８】
［第２の不純物導入工程：図１１］
次に、図１１に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を開口し、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を覆うようにレジストマスク６４を公知の技術で形成する。レジストマスク６４は、知られているフォトレジストを用いることができる。
【００８９】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第１導電型の第２の不純物６３を導入する。このとき、導入する不純物６３は、後の熱拡散により第２ウェル領域１３を形成する不純物濃度で導入する。
【００９０】
導入する不純物５３は、例えばＰ（リン）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、４０ＫｅＶ、注入量は、２．２×１０１３（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では白丸「○」で示している。
【００９１】
なお、レジストマスク６４にも不純物６３は導入されるが、図面では省略している。レジストマスク６４は、その後に公知のエッチング及び洗浄技術を用いて除去する。
【００９２】
［第３の不純物導入工程：図１２］
次に、図１２に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を覆い、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を開口するようにレジストマスク６６を公知の技術で形成する。レジストマスク６６は、知られているフォトレジストを用いることができる。
【００９３】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第１導電型の第３の不純物６５を導入する。このとき、導入する不純物６５は、後の熱拡散により第３ウェル領域３３を形成する不純物濃度で導入する。
【００９４】
導入する不純物５５は、例えばＰ（リン）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、７０ＫｅＶ、注入量は、１．２×１０１３（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では白丸「○」で示している。
【００９５】
なお、レジストマスク６６にも不純物６５は導入されるが、図面では省略している。レジストマスク６６は、その後に公知のエッチング及び洗浄技術を用いて除去する。
【００９６】
図１２に示すように、半導体基板１１には、すでに導入されている不純物６３と新たに導入された不純物６５とが同じ白丸「○」で示しており、双方の導入条件の違いを表現するために、図中では白丸「○」の粗密で表現している。
【００９７】
［熱拡散工程：図９］
次に、熱拡散を行う。これにより、不純物６１は第１ウェル領域１２に、不純物６３は第２ウェル領域１３に、不純物６５は第３ウェル領域３３に、それぞれ拡散する。このときの拡散条件は、例えば、１１４０℃で７５分である。なお、このときの様子は、図９を参照されたい。
【００９８】
以上の説明では、第１ウェル領域１２、第２ウェル領域１３、第３ウェル領域３３を形成する際の不純物導入及び拡散には、イオン注入法及び熱拡散を用いる例を示したが、第１の製造方法と同様に、これに限定するものではない。イオン注入法の代わりに気相拡散法や液相拡散法、固相拡散法を用いることができる。
【００９９】
［第３の製造方法の説明：図４、図９、図１３から図１６］
次に、第３の製造方法を説明する。
この製造方法は、半導体基板の表面から深さ方向に所定の距離だけ離間する位置に所定の厚みで第１ウェル領域を形成し、この第１ウェル領域と半導体基板の表面との間に、第２ウェル領域と第３ウェル領域とを形成するものである。
【０１００】
［第１の不純物導入工程：図１３］
図１３に示すように、第１導電型の半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第２導電型の第１の不純物７１を導入する。半導体基板は、ｎ型の基板を例にあげる。
導入する不純物７１は、例えば、Ｂ（ホウ素）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、２５０ＫｅＶ、注入量は、１．０×１０１４（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では黒丸「●」で示している。
【０１０１】
図１３に示す例は、第１の不純物５１が、半導体基板１１の表面から距離Ｌ３だけ半導体基板側に入り込んだ位置に導入するように模式的に表現しているものである。半導体基
板１１の表面から基板内に打ち込む距離Ｌ３は、後の工程により第１ウェル領域を半導体基板１１の深さ方向に所定の厚みを有するように形成するために必要なものである。もちろん、この距離Ｌ３は、導入する不純物濃度などにより任意に選択できる。
【０１０２】
［第１の熱拡散工程：図１４］
次に、図１４に示すように、熱拡散を行うことで不純物５１が拡散され、半導体基板１１の表面から深さ方向に所定の距離だけ離間すると共に、深さ方向に所定の厚みＬ４を有する第１ウェル領域１２が形成される。このときの熱拡散条件は、例えば、１１４０℃で２０分である。
【０１０３】
［第２の不純物導入工程：図１５］
次に、図１５に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を開口し、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を覆うようにレジストマスク７４を公知の技術で形成する。レジストマスク７４は、知られているフォトレジストを用いることができる。
【０１０４】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第２導電型の第２の不純物７３を導入する。このとき、導入する不純物７３は、後の熱拡散により第２ウェル領域１３を形成する不純物濃度で導入する。
【０１０５】
導入する不純物７３は、例えばＢ（ホウ素）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、２０ＫｅＶ、注入量は、１．０×１０１２（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では黒丸「●」で示している。
【０１０６】
なお、レジストマスク７４にも不純物６５は導入されるが、図面では省略している。レジストマスク７４は、その後に公知のエッチング及び洗浄技術を用いて除去する。
【０１０７】
［第３の不純物導入工程：図１６］
次に、図１６に示すように、半導体基板１１の上部に、ｎチャネルＢ−ＤＴＭＯＳ１００を形成する部分を覆い、ｐチャネルＢ−ＤＴＭＯＳ２００を形成する部分を開口するようにレジストマスク７６を公知の技術で形成する。レジストマスク７６は、知られているフォトレジストを用いることができる。
【０１０８】
次に、半導体基板１１に、その上方から、例えば、イオン注入法を用いて、第１導電型の第３の不純物７５を導入する。このとき、導入する不純物７５は、後の熱拡散により第３ウェル領域３３を形成する不純物濃度で導入する。
【０１０９】
導入する不純物７５は、例えばＰ（リン）である。イオン注入法を用いる場合の条件は、例えば、注入エネルギーは、４０ＫｅＶ、注入量は、６．０×１０１３（ａｔｏｍｓ／ｃｍ２）である。導入される不純物は、模式的に図中では白丸「○」で示している。
【０１１０】
図１６に示すように、半導体基板１１に導入された不純物７３及び不純物７５は、第１ウェル領域１２には到達していない。
【０１１１】
［第２の熱拡散工程：図９］
次に、熱拡散を行う。これにより、不純物７３及び不純物７５は、半導体基板１１の表面と第１ウェル領域１２との間の半導体基板１１に拡散する。拡散条件は、例えば、１０５０℃で１５分である。
【０１１２】
この熱拡散の工程により、上述の例では、ｐ型の第１ウェル領域１２よりも不純物濃度
が薄いｐ型の第２ウェル領域１３が形成され、ｎ型の第３ウェル領域３３が形成され、図９に示すような構成となるのである。
【０１１３】
以上の説明では、第１ウェル領域１２、第２ウェル領域１３、第３ウェル領域３３を形成する際の不純物導入及び拡散には、イオン注入法及び熱拡散を用いる例を示したが、第１及び第２の製造方法と同様に、これに限定するものではない。イオン注入法の代わりに気相拡散法や液相拡散法、固相拡散法を用いることができる。
【０１１４】
［ウェル領域形成の後の製造方法の説明：図２、図４、図１７から図１９］
次に、第１ウェル領域１２、第２ウェル領域１３、第３ウェル領域３３を形成した後の製造方法を説明する。
【０１１５】
［素子分離領域形成工程：図１７］
まず、ＳＴＩ法による素子分離絶縁膜２１の形成方法を説明する。
図９に示すように３つのウェル領域が形成された半導体基板１１の表面を酸化し、所定の膜厚で酸化膜を形成する。酸化膜は、熱酸化で形成することができる。これは半導体基板１１の汚染防止のためである。
次に、その酸化膜の上部をチッ化処理し、チッ化膜を（例えば、ＳｉＮ膜）を形成する。このチッ化膜は、ＣＶＤ法で形成することができる。このチッ化膜は、後のＣＭＰ法による研磨に耐える研磨ストッパの役割を有するものである。
【０１１６】
次に、素子分離絶縁膜２１を形成したいところが開口するように、半導体基板１１の上部にレジストパターンを形成し、このレジストパターンをマスクにして、チッ化膜、酸化膜、半導体基板１１の順にエッチング処理して、トレンチを形成する。
【０１１７】
次に、トレンチが形成された半導体基板１１の表面に、例えばＣＶＤ法を用いて絶縁膜（例えば、ＴＥＯＳ膜）を形成する。この絶縁膜は、トレンチの底部まで入り込むように形成する。
【０１１８】
次に、ＣＭＰ法を用いて半導体基板１１の表面上の絶縁膜を削り取る。この際に、チッ化膜が研磨ストッパとして機能するのである。
その後、半導体基板１１の表面のチッ化膜と酸化膜を除去して、図１７に示す素子分離絶縁膜２１を形成することができる。
【０１１９】
素子分離絶縁膜２１の形成は、ＳＴＩ法によるものに限定されない。知られているＬＯＣＯＳ法を用いることができる。
【０１２０】
［ゲート絶縁膜、ゲート電極形成工程：図１８］
次に、図１８に示すように、ゲート絶縁膜１７、３７とゲート電極１８、３８とをそれぞれ形成する。形成する方法は、知られている熱酸化法、ＣＶＤ法、ホトリソグラフィ技術、エッチング技術を用いて行うことができるため、説明は省略する。
【０１２１】
［ソース領域、ドレイン領域形成工程：図１９］
次に、図１９に示すように、ソース領域１４、３４とドレイン領域１５、３５とをそれぞれ形成する。形成する方法は、例えば、知られているイオン注入法、固相拡散法、気相拡散法を用いて行うことができるため、説明は省略する。
このソース領域とドレイン領域の形成により、ゲート電極１８、３８直下の半導体基板１１の表面は、チャネル領域１６、３６となる。
【０１２２】
［層間絶縁膜、コンタクト孔、金属配線、金属電極形成工程］
次に、半導体基板１１の上部に、例えば、ＣＶＤ法を用いて層間絶縁膜１９を形成し、この層間絶縁膜１９の所定の場所に、ホトリソグラフィ技術やエッチング技術を用いてコンタクト孔２２ａ〜２２ｄ、２３、２４、２６、２７を形成する。
【０１２３】
最後に、コンタクト孔を埋めるように、例えば、スパッタ法を用いてアルミニウムなどからなる金属膜を形成し、この金属膜を所定の形状にエッチング加工して金属電極２０ａ〜２０ｄ、２５、２８を形成する。
【０１２４】
［第１ウェル領域に所定の電位を印加するための電極を備える工程の説明］
ここで、図３に示す第１ウェル領域１２に任意の電圧を印加できる構成の製造方法も説明しておく。
まず、半導体基板１１の所定の位置をエッチング除去して第１ウェル領域１２に到達する開口部を形成する。次に、半導体基板１１の上部に形成した層間絶縁膜１９の、この開口部と一致する位置にコンタクト孔２２ｅを開口する。
この開口部の形成やコンタクト孔形成も、知られているホトリソグラフィ技術やエッチング技術を用いることができる。
【０１２５】
その後に、スパッタ法を用いてアルミニウムなどからなる金属膜を形成し、この金属膜を所定の形状にエッチング加工して電圧印加用の金属電極４０を形成する。
【０１２６】
これらの製造工程は、半導体基板１１に設ける開口部の形成を除き、コンタクト孔２２ａ〜２２ｄ、２３、２４、２６、２７の形成や、金属電極２０ａ〜２０ｄ、２５、２８の形成と、それぞれ同時に行うことができる。
【産業上の利用可能性】
【０１２７】
この発明によれば、リーク電流を低減した、より消費電力の小さい半導体装置を構成できる。したがって、小型電子機器、携帯用電子機器用の半導体装置に好適である。
【符号の説明】
【０１２８】
１１  半導体基板
１２  第１ウェル領域
１３  第２ウェル領域
１４、３４  ソース領域
１５、３５  ドレイン領域
１６、３６  チャネル領域
１７、３７  ゲート絶縁膜
１８、３８  ゲート電極
１９  層間絶縁膜
２０ａ〜２０ｄ、２５、２８、４０  金属電極
２１  素子分離絶縁膜
２２ａ〜２２ｅ、２３、２４、２６、２７  コンタクト孔
３３  第３ウェル領域
５１  第２導電型の第１の不純物
５２  仮ウェル領域
５３  第１導電型の第２の不純物
５４、５６、６４、６６、７４、７６  レジストマスク
５５  第１導電型の第３の不純物
６１  第２導電型の第１の不純物
６３  第１導電型の第２の不純物
６５  第１導電型の第３の不純物
７１  第２導電型の第１の不純物
７３  第２導電型の第２の不純物
７５  第１導電型の第３の不純物
１００、２００  Ｂ−ＤＴＭＯＳ
３００、４００  ＣＭＯＳ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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