(57)【要約】【課題】出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。【解決手段】出力ドライバ回路は、１の駆動信号および第２の駆動信号を出力し、出力データが“Ｌｏｗ”レベルの時に、出力データに基づいた信号の遷移に対して、第２の駆動信号の遷移が第１の駆動信号の遷移よりも速く、出力データが“Ｈｉｇｈ”レベルの時に、出力データに基づいた信号の遷移に対して、第２の駆動信号の遷移が第１の駆動信号の遷移よりも遅いオン／オフタイミング制御回路を備える。出力ドライバ回路は、第１、第２の駆動信号に応じて、プルダウン信号、プルアップ信号を出力するプルダウンプリドライバ、プルアッププリドライバを備える。出力ドライバ回路は、プルダウン信号、プルアップ信号に応じて、出力端子の電圧をプルダウン、プルアップするプルダウンメインドライバ、プルアップメインドライバを備える。【選択図】図８
2013201667.tif 000002
【特許請求の範囲】
【請求項１】
メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、
前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第１の駆動信号および第２の駆動信号を出力し、出力データが“Ｌｏｗ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも速く、出力データが“Ｈｉｇｈ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも遅いオン／オフタイミング制御回路と、
前記第１の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバと、
前記第２の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバと、
前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバと、
前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバと、を備え、
前記オン／オフタイミング制御回路は、
電源にソースが接続され、第１の制御信号がゲートに供給される第１の駆動ｐＭＯＳトランジスタと、
前記第１の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記第１の駆動信号が出力される第１の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第１の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、第２の制御信号がゲートに供給される第１の駆動ｎＭＯＳトランジスタと、
前記第１の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第１の端子にドレインが接続され、前記第１の出力ｐＭＯＳトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第１の出力ｎＭＯＳトランジスタと、
電源にソースが接続され、前記第１の制御信号がゲートに供給される第２の駆動ｐＭＯＳトランジスタと、
前記第２の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記第２の駆動信号が出力される第２の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第２の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第２の制御信号がゲートに供給される第２の駆動ｎＭＯＳトランジスタと、
前記第２の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第２の端子にドレインが接続され、前記第２の出力ｐＭＯＳトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第２の出力ｎＭＯＳトランジスタと、を有し、
前記プルダウンプリドライバは、
電源にソースが接続され、前記第１の制御信号がゲートに供給される第３の駆動ｐＭＯＳトランジスタと、
前記第３の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記プルダウン信号が出力される第３の端子にドレインが接続され、前記第１の駆動信号に基づいた信号がゲートに供給される第３の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第２の制御信号がゲートに供給される第３の駆動ｎＭＯＳトランジスタと、
前記第３の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第３の端子にドレインが接続され、前記第３の出力ｐＭＯＳトランジスタと同じく前記第１の駆動信号に基づいた信号にゲートが接続された第３の出力ｎＭＯＳトランジスタと、を有し、
前記プルアッププリドライバは、
電源にソースが接続され、前記第１の制御信号がゲートに供給される第４の駆動ｐＭＯＳトランジスタと、
前記第４の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記プルアップ信号が出力される第４の端子にドレインが接続され、前記第２の駆動信号に基づいた信号がゲートに供給される第４の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第２の制御信号がゲートに供給される第４の駆動ｎＭＯＳトランジスタと、
前記第４の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第４の端子にドレインが接続され、前記第４の出力ｐＭＯＳトランジスタと同じく前記第２の駆動信号に基づいた信号にゲートが接続された第４の出力ｎＭＯＳトランジスタと、を有し、
前記第３の駆動ｐＭＯＳトランジスタは、電源と前記第３の出力ｐＭＯＳトランジスタのソースとの間に接続され、前記第１の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｐＭＯＳトランジスタに並列分割して構成され、
前記第３の駆動ｎＭＯＳトランジスタは、接地と前記第３の出力ｎＭＯＳトランジスタのソースとの間に接続され、前記第２の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｎＭＯＳトランジスタに並列分割して構成され、
前記第４の駆動ｐＭＯＳトランジスタは、電源と前記第４の出力ｐＭＯＳトランジスタのソースとの間に接続され、前記第１の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｐＭＯＳトランジスタに並列分割して構成され、
前記第４の駆動ｎＭＯＳトランジスタは、接地と前記第４の出力ｎＭＯＳトランジスタのソースとの間に接続され、前記第２の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｎＭＯＳトランジスタに並列分割して構成され、
前記プルダウンプリドライバは、
前記第１の駆動信号および第１のイネーブル信号が入力され、前記第３の出力ｐＭＯＳトランジスタのゲートに出力が接続された第１の演算回路をさらに有し、  
前記プルアッププリドライバは、
前記第２の駆動信号および第２のイネーブル信号が入力され、前記第３の出力ｐＭＯＳトランジスタのゲートに出力が接続された第２の演算回路をさらに有し、
前記プルダウンメインドライバは、
接地にソースが接続され、前記出力端子にドレインが接続され、前記プルダウン信号がゲートに供給されるメインｎＭＯＳトランジスタを有し、
前記プルアップメインドライバは、
電源にソースが接続され、前記出力端子にドレインが接続され、前記プルアップ信号がゲートに供給されるメインｐＭＯＳトランジスタを有する
ことを特徴とする出力ドライバ回路。
【請求項２】
メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路であって、
前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第１の駆動信号および第２の駆動信号を出力し、出力データが“Ｌｏｗ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも速く、出力データが“Ｈｉｇｈ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも遅いオン／オフタイミング制御回路と、
前記第１の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバと、
前記第２の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバと、
前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバと、
前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバと、を備え、
前記第１の駆動信号および前記第２の駆動信号の遷移のタイミングが、第１の制御信号および第２の制御信号により制御され、
前記プルダウン信号およびプルアップ信号の立ち上がり速度が、前記第１の制御信号により制御され、
前記プルアップ信号およびプルダウン信号の立ち下がり速度が、前記第２の制御信号により制御されることを特徴とする出力ドライバ回路。
【請求項３】
前記オン／オフタイミング制御回路は、
電源にソースが接続され、前記第１の制御信号がゲートに供給される第１の駆動ｐＭＯＳトランジスタと、
前記第１の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記第１の駆動信号が出力される第１の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第１の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第２の制御信号がゲートに供給される第１の駆動ｎＭＯＳトランジスタと、
前記第１の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第１の端子にドレインが接続され、前記第１の出力ｐＭＯＳトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第１の出力ｎＭＯＳトランジスタと、
電源にソースが接続され、前記第１の制御信号がゲートに供給される第２の駆動ｐＭＯＳトランジスタと、
前記第２の駆動ｐＭＯＳトランジスタのドレインにソースが接続され、前記第２の駆動信号が出力される第２の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される第２の出力ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第２の制御信号がゲートに供給される第２の駆動ｎＭＯＳトランジスタと、
前記第２の駆動ｎＭＯＳトランジスタのドレインにソースが接続され、前記第２の端子にドレインが接続され、前記第２の出力ｐＭＯＳトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された第２の出力ｎＭＯＳトランジスタと、を有する
ことを特徴とする請求項２に記載の出力ドライバ回路。
【請求項４】
前記第１の駆動ｐＭＯＳトランジスタは、電源と前記第１の出力ｐＭＯＳトランジスタのソースとの間に接続され、前記第１の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｐＭＯＳトランジスタに並列分割して構成され、
前記第１の駆動ｎＭＯＳトランジスタは、電源と前記第１の出力ｎＭＯＳトランジスタのソースとの間に接続され、前記第２の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｎＭＯＳトランジスタに並列分割して構成され、
前記第２の駆動ｐＭＯＳトランジスタは、接地と前記第２の出力ｐＭＯＳトランジスタのソースとの間に接続され、前記第１の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｐＭＯＳトランジスタに並列分割して構成され、
前記第２の駆動ｎＭＯＳトランジスタは、接地と前記第２の出力ｎＭＯＳトランジスタのソースとの間に接続され、前記第２の制御信号に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｎＭＯＳトランジスタに並列分割して構成されている
ことを特徴とする請求項３に記載の出力ドライバ回路。
【請求項５】
前記オン／オフタイミング制御回路は、
電源にソースが接続され、前記第２の駆動信号が出力される第２の端子にドレインが接続され、前記出力データに基づいた前記信号がゲートに供給される出力ｐＭＯＳトランジスタと、
前記第２の端子にソースが接続され、前記第１の駆動信号が出力される第１の端子にドレインが接続され、第１の制御信号がゲートに供給される駆動ｐＭＯＳトランジスタと、
接地にソースが接続され、前記第１の端子にドレインが接続され、前記出力ｐＭＯＳトランジスタと同じく前記出力データに基づいた前記信号がゲートに接続された出力ｎＭＯＳトランジスタと、
前記第１の端子にソースが接続され、前記第２の端子にドレインが接続され、第２の制御信号がゲートに供給される駆動ｎＭＯＳトランジスタと、を有する
ことを特徴とする請求項２に記載の出力ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
出力ドライバ回路、および、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置では、アクセス効率を上げるために、インターフェイス回路がクロックの立ち上がりと立ち下がりでデータの入出力を行うダブルデータレート（ＤＤＲ）を採用している。
【０００３】
これにより、半導体記憶装置の高速動作を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２０１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スルーレートを安定させつつ、出力波形の品質の向上を図ることが可能な出力ドライバ回路を提供する。
【課題を解決するための手段】
【０００６】
実施例に従った出力ドライバ回路は、メモリコアから読み出された出力データに応じたデータ信号を出力端子から出力する出力ドライバ回路である。出力ドライバ回路は、前記出力データに基づいた信号が入力され、前記出力データに基づいた信号に応じて、第１の駆動信号および第２の駆動信号を出力し、出力データが“Ｌｏｗ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも速く、出力データが“Ｈｉｇｈ”レベルの時に、前記出力データに基づいた信号の遷移に対して、前記第２の駆動信号の遷移が前記第１の駆動信号の遷移よりも遅いオン／オフタイミング制御回路を備える。出力ドライバ回路は、前記第１の駆動信号に応じて、プルダウン信号を出力するプルダウンプリドライバを備える。出力ドライバ回路は、前記第２の駆動信号に応じて、プルアップ信号を出力するプルアッププリドライバを備える。出力ドライバ回路は、前記プルダウン信号に応じて、前記出力端子の電圧をプルダウンするプルダウンメインドライバを備える。出力ドライバ回路は、前記プルアップ信号に応じて、前記出力端子の電圧をプルアップするプルアップメインドライバを備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、半導体記憶装置１０００の構成の一例を示すブロック図である。
【図２】図２は、図１に示す出力ドライバ回路１００の構成の一例を示すブロック図である。
【図３】図３は、理想的な状態における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図４】図４は、オフタイミングが遅い場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図５】図５は、オフタイミングが速すぎる場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図６】図６は、オンタイミングがアンバランスな場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図７】図７は、メインドライバのオン速度がアンバランスな場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図８】図８は、図２に示す出力ドライバ回路１００の回路構成の一例を示す回路図である。
【図９】図９は、図８に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【図１０】図１０は、出力ドライバ回路２００の回路構成の一例を示す回路図である。
【図１１】図１１は、出力ドライバ回路３００の回路構成の一例を示す回路図である。
【図１２】図１２は、出力ドライバ回路４００の回路構成の一例を示す回路図である。
【図１３】図１３は、出力ドライバ回路５００の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【０００９】
図１は、半導体記憶装置１０００の構成の一例を示すブロック図である。また、図２は、図１に示す出力ドライバ回路１００の構成の一例を示すブロック図である。
【００１０】
図１に示すように、半導体記憶装置１０００は、メモリコア１０００ａと、インターフェイス回路１０００ｂと、を備える。
【００１１】
メモリコア１０００ａは、データを記憶するようになっている。
【００１２】
インターフェイス回路１０００ｂにおいて、外部コントローラ１００１から入力データ等の信号が入力レシーバ回路１０１に入力され、入力レシーバ回路１０１からこの信号に応じた信号をメモリコア１０００ａに転送するようになっている。
【００１３】
さらに、インターフェイス回路１０００ｂにおいて、メモリコア１０００ａから読み出された（出力された）出力データが出力ドライバ回路１００に転送され、出力ドライバ回路１００は、この出力データに基づいた信号ＤＡＴＡに応じたデータ信号を出力端子ＤＱから外部の外部コントローラ１００１に出力するようになっている。
【００１４】
なお、この半導体記憶装置１０００は、例えば、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭ等である。
【００１５】
ここで、図２に示すように、出力ドライバ回路１００は、オン／オフタイミング制御回路１００ａと、複数のプルダウンプリドライバ１００ｂ１と、複数のプルアッププリドライバ１００ｂ２と、複数のプルダウンメインドライバ１００ｃ１と、複数のプルアップメインドライバ１００ｃ２と、を備える。
【００１６】
オン／オフタイミング制御回路１００ａは、第１、第２の制御信号ＩＲＥＦＰ、ＩＲＥＦＮが入力され、出力データに基づいた信号ＤＡＴＡが入力され、後段のプルアッププリドライバ１００ｂ２とプルダウンプリドライバ１００ｂ１に対して第１、第２の駆動信号ＤＮ、ＤＰをそれぞれ出力する。
【００１７】
プルダウンプリドライバ１００ｂ１とプルアッププリドライバ１００ｂ２は、第１、第２のイネーブル信号ＥＮ１、ｂＥＮ２、第１、第２の制御信号ＩＲＥＦＰ、ＩＲＥＦＮが入力され、第１、第２の駆動信号ＤＮ、ＤＰを受けて、さらに後段のプルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２に対してプルダウン信号ＮＧ、プルアップ信号ＰＧをそれぞれ出力する。ここで、複数のプルダウンプリドライバ１００ｂ１、プルアッププリドライバ１００ｂ２は、それぞれ独立した第１、第２のイネーブル信号ＥＮ１、ｂＥＮ２により選択される。また、選択されたプルダウンプリドライバ１００ｂ１、プルアッププリドライバ１００ｂ２は、対応するプルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２に対して、独立したプルダウン信号ＮＧ、プルアップ信号ＰＧを出力する。
【００１８】
プルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２は、プルダウン信号ＮＧ、プルアップ信号ＰＧに従い、出力端子DQを駆動する。
【００１９】
ここで、データ出力時にはプルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２は、出力データに基づいた信号ＤＡＴＡに従ってどちらか片方が出力端子DQを駆動する。
【００２０】
また、信号DATAが遷移する際には、オン／オフタイミング制御回路１００ａの第１、第２の駆動信号ＤＮ、ＤＰの時間差に従って、プルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２の切り替え時間が決定される。
【００２１】
ここで、図３は、理想的な状態における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【００２２】
図３に示す信号波形は、プルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２の切り替えタイミングが一定であり、プルダウンメインドライバ１００ｃ１のゲートノードＮＧ、プルアップメインドライバ１００ｃ２のゲートノードＰＧの充放電速度が一定であり、さらに、出力データ遷移時には、オン状態にあるドライバをオフすると同時もしくは後に、もう一方のオフ状態にあるドライバをオンする（貫通電流防止）場合に得られる。
【００２３】
上記の動作状態がPVT（プロセス、電圧、温度）条件によらず満たされる場合、出力データ波形の品質が高くなる。
【００２４】
しかし、上記の状態が満たされない場合、以下のように、出力データ波形の品質が劣化することとなる。
【００２５】
また、図４は、オンタイミングよりもオフタイミングが遅い場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。  
図４に示すように、オフタイミングが遅い場合、プルダウンメインドライバ１００ｃ１、プルアップメインドライバ１００ｃ２において、同時オン期間が発生して、電源と接地との間に貫通電流が発生する。
【００２６】
また、図５は、オンタイミングよりもオフタイミングが速すぎる場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【００２７】
図５に示すように、オフタイミングが速すぎる場合、長いハイインピーダンス期間が発生し、di/dtが増大する。特に、終端I/Fの場合（破線部分）、出力端子ＤＱの出力信号の波形が劣化する。
【００２８】
また、図６は、オンタイミングがアンバランスな場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【００２９】
図６に示すように、オンタイミングがアンバランスな場合、出力端子ＤＱの出力信号の波形にデータ依存性が発生する。
【００３０】
また、図７は、メインドライバのオン速度がアンバランスな場合における、図２に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【００３１】
図７に示すように、メインドライバのオン速度がアンバランスな場合、出力端子ＤＱの出力信号の波形にデータ依存性が発生する。
【００３２】
そこで、本実施例では、PVT条件によらず、出力信号の波形の品質を向上することが可能な出力ドライバ回路１００の構成の一例について説明する。
【００３３】
図８は、図２に示す出力ドライバ回路１００の回路構成の一例を示す回路図である。なお、図８では、簡単のため、各ドライバを１個ずつ記載している。
【００３４】
図８に示すように、出力ドライバ回路１００は、オン／オフタイミング制御回路１００ａと、プルダウンプリドライバ１００ｂ１と、プルアッププリドライバ１００ｂ２と、プルダウンメインドライバ１００ｃ１と、プルアップメインドライバ１００ｃ２と、を備える。
【００３５】
オン／オフタイミング制御回路１００ａは、出力データに基づいた信号ＤＡＴＡが入力され、出力データに基づいた信号ＤＡＴＡに応じた第１の駆動信号ＤＮおよび第２の駆動信号ＤＰを出力するようになっている。
【００３６】
なお、この例では第１の駆動信号ＤＮおよび第２の駆動信号ＤＰは、出力データに基づいた信号ＤＡＴＡに対して論理が反転している。
【００３７】
また、出力データが“Ｌｏｗ”の時は、第２の駆動信号ＤＰの立ち上がり速度が第１の駆動信号ＤＮの立ち上がり速度よりも速くなるように設定され、出力データが“Ｈｉｇｈ”の時は、第２の駆動信号ＤＰの立ち下がり速度が第１の駆動信号ＤＮの立ち下がり速度よりも遅くなるように設定されている。
【００３８】
プルダウンプリドライバ１００ｂ１は、第１の駆動信号ＤＮに応じて、プルダウン信号ＮＧを出力するようになっている。
【００３９】
プルアッププリドライバ１００ｂ２は、第２の駆動信号ＤＰに応じて、プルアップ信号ＰＧを出力するようになっている。
【００４０】
プルダウンメインドライバ１００ｃ１は、プルダウン信号ＮＧに応じて、出力端子ＤＱの電圧をプルダウンするようになっている。
【００４１】
プルアップメインドライバ１００ｃ２は、プルアップ信号ＰＧに応じて、出力端子ＤＱの電圧をプルアップするようになっている。
【００４２】
なお、例えば、プルアップ信号ＰＧの立ち上がり速度とプルダウン信号ＮＧの立ち上がり速度が等しくなるように設定されている。また、プルアップ信号ＰＧの立ち下がり速度とプルダウン信号ＮＧの立ち下がり速度が等しくなるように設定されている。
【００４３】
オン／オフタイミング制御回路１００ａは、第１の駆動ｐＭＯＳトランジスタＴＰ１と、第１の出力ｐＭＯＳトランジスタＯＰ１と、第１の駆動ｎＭＯＳトランジスタＴＮ１と、第１の出力ｎＭＯＳトランジスタＯＮ１と、第２の駆動ｐＭＯＳトランジスタＴＰ２と、第２の出力ｐＭＯＳトランジスタＯＰ２と、第２の駆動ｎＭＯＳトランジスタＴＮ２と、第２の出力ｎＭＯＳトランジスタＯＮ２と、を有する。
【００４４】
第１の駆動ｐＭＯＳトランジスタＴＰ１は、電源にソースが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【００４５】
第１の出力ｐＭＯＳトランジスタＯＰ１は、第１の駆動ｐＭＯＳトランジスタＴＰ１のドレインにソースが接続され、第１の駆動信号ＤＮが出力される第１の端子Ｘ１にドレインが接続され、出力データに基づいた信号ＤＡＴＡがゲートに供給されるようになっている。
【００４６】
第１の駆動ｎＭＯＳトランジスタＴＮ１は、接地にソースが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【００４７】
第１の出力ｎＭＯＳトランジスタＯＮ１は、第１の駆動ｎＭＯＳトランジスタＴＮ１のドレインにソースが接続され、第１の端子Ｘ１にドレインが接続され、第１の出力ｐＭＯＳトランジスタＯＰ１と同じく出力データに基づいた信号ＤＡＴＡがゲートに接続されている。
【００４８】
第２の駆動ｐＭＯＳトランジスタＴＰ２は、電源にソースが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【００４９】
第２の出力ｐＭＯＳトランジスタＯＰ２は、第２の駆動ｐＭＯＳトランジスタＴＰ２のドレインにソースが接続され、第２の駆動信号ＤＰが出力される第２の端子Ｘ２にドレインが接続され、出力データに基づいた信号ＤＡＴＡがゲートに供給されるようになっている。
【００５０】
第２の駆動ｎＭＯＳトランジスタＴＮ２は、接地にソースが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【００５１】
第２の出力ｎＭＯＳトランジスタＯＮ２は、第２の駆動ｎＭＯＳトランジスタＴＮ２のドレインにソースが接続され、第２の端子Ｘ２にドレインが接続され、第２の出力ｐＭＯＳトランジスタＯＰ２と同じく出力データに基づいた信号ＤＡＴＡがゲートに接続されている。
【００５２】
ここで、第１の制御信号ＩＲＥＦＰは、PVT条件によってその電圧レベルは変化するが、ゲートに接続されたｐＭＯＳトランジスタは常に一定の単位ゲート幅当たりの電流を流すアナログ信号である。また、第２の制御信号ＩＲＥＦＮは、PVT条件によってその電圧レベルは変化するが、ゲートに接続されたｎＭＯＳトランジスタは常に一定の単位ゲート幅当たりの電流を流すアナログ信号である。
【００５３】
また、プルダウンプリドライバ１００ｂ１は、第３の駆動ｐＭＯＳトランジスタＴＰ３と、第３の出力ｐＭＯＳトランジスタＯＰ３と、第３の駆動ｎＭＯＳトランジスタＴＮ３と、第３の出力ｎＭＯＳトランジスタＯＮ３と、ＮＡＮＤ回路（第１の演算回路）Ｙａと、を有する。
【００５４】
ＮＡＮＤ回路Ｙａは、第１の駆動信号ＤＮおよび第１のイネーブル信号ＥＮ１が入力され、第３の出力ｐＭＯＳトランジスタＯＰ３のゲートに出力が接続されている。なお、イネーブル信号ＥＮ１が“Ｈｉｇｈ”レベル、すなわち、論理“１”のとき、プルダウンプリドライバ１００ｂ１が選択される。
【００５５】
第３の駆動ｐＭＯＳトランジスタＴＰ３は、電源にソースが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【００５６】
第３の出力ｐＭＯＳトランジスタＯＰ３は、第３の駆動ｐＭＯＳトランジスタＴＰ３のドレインにソースが接続され、プルダウン信号ＮＧが出力される第３の端子Ｘ３にドレインが接続され、第１の駆動信号ＤＮに基づいた信号（ＮＡＮＤ回路Ｙａの出力信号）がゲートに供給されるようになっている。
【００５７】
第３の駆動ｎＭＯＳトランジスタＴＮ３は、接地にソースが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【００５８】
第３の出力ｎＭＯＳトランジスタＯＮ３は、第３の駆動ｎＭＯＳトランジスタＴＮ３のドレインにソースが接続され、第３の端子Ｘ３にドレインが接続され、第３の出力ｐＭＯＳトランジスタＯＰ３と同じく第１の駆動信号ＤＮに基づいた信号（ＮＡＮＤ回路Ｙａの出力信号）がゲートに接続されている。
【００５９】
また、プルアッププリドライバ１００ｂ２は、第４の駆動ｐＭＯＳトランジスタＴＰ４と、第４の出力ｐＭＯＳトランジスタＯＰ４と、第４の駆動ｎＭＯＳトランジスタＴＮ４と、第４の出力ｎＭＯＳトランジスタＯＮ４と、ＮＯＲ回路（第２の演算回路）Ｙｂと、を有する。
【００６０】
ＮＯＲ回路Ｙｂは、第２の駆動信号ＤＰおよび第２のイネーブル信号ｂＥＮ２が入力され、第３の出力ｐＭＯＳトランジスタＯＰ３のゲートに出力が接続されている。なお、信号ｂＥＮ２が“Ｌｏｗ”レベル、すなわち、論理“０”のとき、プルアッププリドライバ１００ｂ２が選択される。
【００６１】
第４の駆動ｐＭＯＳトランジスタＴＰ４は、電源にソースが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【００６２】
第４の出力ｐＭＯＳトランジスタＯＰ４は、第４の駆動ｐＭＯＳトランジスタＴＰ４のドレインにソースが接続され、プルアップ信号ＰＧが出力される第４の端子Ｘ４にドレインが接続され、第２の駆動信号ＤＰに基づいた信号（ＮＯＲ回路Ｙｂの出力信号）がゲートに供給されるようになっている。
【００６３】
第４の駆動ｎＭＯＳトランジスタＴＮ４は、接地にソースが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【００６４】
第４の出力ｎＭＯＳトランジスタＯＮ４は、第４の駆動ｎＭＯＳトランジスタＴＮ４のドレインにソースが接続され、第４の端子Ｘ４にドレインが接続され、第４の出力ｐＭＯＳトランジスタＯＰ４のゲートと同じく第２の駆動信号ＤＰに基づいた信号（ＮＯＲ回路Ｙｂの出力信号）がゲートに接続されている。
【００６５】
また、プルダウンメインドライバ１００ｃ１は、メインｎＭＯＳトランジスタＭＮと、第１の抵抗素子Ｒ１と、を有する。
【００６６】
メインｎＭＯＳトランジスタＭＮは、接地にソースが接続され、プルダウン信号ＮＧがゲートに供給されるようになっている。
【００６７】
第１の抵抗素子Ｒ１は、メインｎＭＯＳトランジスタＭＮのドレインと出力端子ＤＱとの間に接続されている。
【００６８】
また、プルアップメインドライバ１００ｃ２は、メインｐＭＯＳトランジスタＭＰと、第２の抵抗素子Ｒ２と、を有する。
【００６９】
メインｐＭＯＳトランジスタＭＰは、電源にソースが接続され、プルアップ信号ＰＧがゲートに供給されるようになっている。
【００７０】
第２の出力抵抗は、メインｐＭＯＳトランジスタＭＰのドレインと出力端子ＤＱとの間に接続されている。なお、メインＭＯＳトランジスタＭＮ、メインｐＭＯＳトランジスタＭＰのドレインは、それぞれ抵抗素子を介さずに直接出力端子ＤＱへ接続されても良い。
【００７１】
ここで、図９は、図８に示す出力ドライバ回路１００の各信号波形の一例を示す波形図である。
【００７２】
オン／オフタイミング制御回路１００ａは信号DATAに応じて、第１、第２の端子Ｘ１、Ｘ２を駆動するが、負荷容量が一定とすると、その駆動速度は第１、第２の制御信号ＩＲＥＦＰ、ＩＲＥＦＮによって決定される。
【００７３】
例えば、出力データに基づいた信号ＤＡＴＡが“Ｈｉｇｈ”レベル（出力データが”１”）の時は、第１、第２の端子Ｘ１、Ｘ２の放電速度は第２の制御信号ＩＲＥＦＮがゲートに接続されるＭＯＳトランジスタのサイズにより設定される。
【００７４】
すなわち、第１の駆動信号ＤＮの立ち下がりの傾き（１）は、第１の駆動ｎＭＯＳトランジスタＴＮ１の駆動電流で制御され、第２の駆動信号ＤＰの立ち下がりの傾き（２）は、第２の駆動ｎＭＯＳトランジスタＴＮ２の駆動電流で制御される（図９）。
【００７５】
一方、出力データに基づいた信号ＤＡＴＡが“Ｌｏｗ”レベル（出力データが”０”）の時は、第１、第２の端子Ｘ１、Ｘ２の充電速度は第１の制御信号ＩＲＥＦＰがゲートに接続されるＭＯＳトランジスタのサイズにより設定される。
【００７６】
すなわち、第２の駆動信号ＤＰの立ち上がりの傾き（３）は、第２の駆動ｐＭＯＳトランジスタＴＰ２の駆動電流で制御され、第１の駆動信号ＤＮの立ち上がりの傾き（４）は、第１の駆動ｐＭＯＳトランジスタＴＰ１の駆動電流で制御される（図９）。
【００７７】
従って、充放電される第１、第２の端子Ｘ１、Ｘ２の容量に対して、第２の制御信号ＩＲＥＦＮ、第１の制御信号ＩＲＥＦＰが入力される２つのＭＯＳトランジスタのサイズに相対的な差を持たせることで、第１、第２の駆動信号ＤＮ、ＤＰのタイミングに差を付けることが可能となる。
【００７８】
また、プルアッププリドライバ１００ｂ２は、第２の駆動信号ＤＰを受けて、プルアップメインドライバ１００ｃ２の出力ｐＭＯＳトランジスタＭＰを駆動する。
【００７９】
プルダウンプリドライバ１００ｂ１は、第１の駆動信号ＤＮを受けて、プルダウンメインドライバ１００ｃ１の出力ｎＭＯＳトランジスタＭＮを駆動する。
【００８０】
また、第３、第４の端子Ｘ３、Ｘ４の放電速度は、第２の制御信号ＩＲＥＦＮがゲートに入力されるｎＭＯＳトランジスタのサイズにより決定される。一方、第３、第４の端子Ｘ３、Ｘ４の充電速度は、第１の制御信号ＩＲＥＦＰがゲートに接続されるｐＭＯＳトランジスタのサイズにより決定される。
【００８１】
例えば、出力データに基づいた信号ＤＡＴＡが“Ｈｉｇｈ”レベルの時は、オン／オフタイミング制御回路１００ａにおいて、第２の制御信号ＩＲＥＦＮがゲートに入力されるｎＭＯＳトランジスタによって、第１、第２の駆動信号ＤＮ、ＤＰの立ち下がりタイミングが決定される。さらに、プルアッププリドライバ１００ｂ２、プルダウンプリドライバ１００ｂ１において、第２の制御信号ＩＲＥＦＮがゲートに入力されるＭＯＳトランジスタによってプルアップ信号ＰＧ、プルダウン信号ＮＧの立ち下がり速度が決定される。
【００８２】
すなわち、プルダウン信号ＮＧの立ち下がりの傾き（５）は、第３の駆動ｎＭＯＳトランジスタＴＮ3の駆動電流で制御され、プルアップ信号ＰＧの立ち下がりの傾き（６）は、第４の駆動ｎＭＯＳトランジスタＴＮ4の駆動電流で制御される（図９）。
【００８３】
この時、プルダウンメインドライバ１００ｃ１がオフ、プルアップメインドライバ１００ｃ２がオンし、出力端子ＤＱの電圧は“Ｈｉｇｈ”レベルに駆動される。
【００８４】
一方、出力データに基づいた信号ＤＡＴＡが“Ｌｏｗ”レベルの時は、オン／オフタイミング制御回路１００ａにおいて、第１の制御信号ＩＲＥＦＰにゲートに入力されるｐＭＯＳトランジスタによって、第１、第２の駆動信号ＤＮ、ＤＰの立ち上がりタイミングが決定される。さらに、プルアッププリドライバ１００ｂ２、プルダウンプリドライバ１００ｂ１において、第１の制御信号ＩＲＥＦＰがゲートに入力されるｐＭＯＳトランジスタによってプルアップ信号ＰＧ、プルダウン信号ＮＧの立ち上がり速度が決定される。
【００８５】
すなわち、プルアップ信号ＰＧの立ち上りの傾き（７）は、第４の駆動ｐＭＯＳトランジスタＴＰ4の駆動電流で制御され、プルダウン信号ＮＧの立ち上りの傾き（８）は、第３の駆動ｐＭＯＳトランジスタＴＰ3の駆動電流で制御される。
【００８６】
この時、プルアップメインドライバ１００ｃ２がオフ、プルダウンメインドライバ１００ｃ１がオンし、出力端子ＤＱの電圧は“Ｌｏｗ”レベルに駆動される。
【００８７】
以上のように、オン／オフタイミング制御回路１００ａとプリドライバ１００ｂ１、１００ｂ２の各ＭＯＳトランジスタの駆動電流を共通の制御信号ＩＲＥＦＰ、ＩＲＥＦＮで制御する。これにより、メインドライバ１００ｃ１、１００ｃ２の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
【００８８】
すなわち、出力ドライバ回路１００は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路１００の出力波形品質の劣化を低減することができる。
【００８９】
以上のように、本実施例１に係る出力ドライバ回路によれば、出力波形の品質の向上を図ることができる。
【実施例２】
【００９０】
本実施例２においては、出力ドライバ回路の他の構成例について説明する。なお、本実施例２に係る出力ドライバ回路２００も、図８に示す出力ドライバ回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。
【００９１】
なお、実施例１では、アナログ信号である第１、第２の制御信号を“ＩＲＥＦＰ”、“ＩＲＥＦＮ”と表記していたが、この実施例２では、便宜上、デジタル信号である第１、第２の制御信号を“ｂＥＮＵＰ＜ｎ：０＞”、“ＥＮＤＮ＜ｎ：０＞”と表記する。
【００９２】
ここで、図１０は、出力ドライバ回路２００の回路構成の一例を示す回路図である。なお、図１０において、図８の符号と同じ符号は、実施例１と同様の構成を示す。
【００９３】
図１０に示すように、出力ドライバ回路２００は、オン／オフタイミング制御回路２００ａと、プルダウンプリドライバ２００ｂ１と、プルアッププリドライバ２００ｂ２と、プルダウンメインドライバ１００ｃ１と、プルアップメインドライバ１００ｃ２と、を有する。
【００９４】
オン／オフタイミング制御回路２００ａにおいて、第１の駆動ｐＭＯＳトランジスタＴＰ１は、電源と第１の出力ｐＭＯＳトランジスタＯＰ１のソースとの間に接続され、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｐＭＯＳトランジスタＴＰ１−０〜ＴＰ１−ｎに並列分割して構成されている。
【００９５】
第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、オンするｐＭＯＳトランジスタＴＰ１−０〜ＴＰ１−ｎが選択される。すなわち、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、第１の駆動ｐＭＯＳトランジスタＴＰ１の駆動能力が調整されるようになっている。
【００９６】
また、第１の駆動ｎＭＯＳトランジスタＴＮ１は、電源と第１の出力ｎＭＯＳトランジスタＯＮ１のソースとの間に接続され、第２の制御信号ＥＮＤＮ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｎＭＯＳトランジスタＴＮ１−０〜ＴＮ１−ｎに並列分割して構成されている。
【００９７】
第２の制御信号ＥＮＤＮ＜ｎ：０＞により、オンするｎＭＯＳトランジスタＴＮ１−０〜ＴＮ１−ｎが選択される。すなわち、第２の制御信号ＥＮＤＮ＜ｎ：０＞により、第１の駆動ｎＭＯＳトランジスタＴＮ１の駆動能力が調整されるようになっている。
【００９８】
なお、ここで、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞は、選択されたｐＭＯＳトランジスタの単位ゲート幅当たりの合計電流が一定となるように設定される。また、第２の制御信号ＥＮＤＮ＜ｎ：０＞は、選択されたｎＭＯＳトランジスタの単位ゲート幅当たりの合計電流が一定となるように設定される。例えば、較正回路を備えて、定電流源とトランジスタに流れる電流とを比較して釣り合うような制御信号を選択するキャリブレーション動作を適切なタイミングで行うことで、PVT条件によらずにほぼ一定の電流を流すことができる制御信号を決定することができる。
【００９９】
また、第２の駆動ｐＭＯＳトランジスタＴＰ２は、接地と第２の出力ｐＭＯＳトランジスタＯＰ２のソースとの間に接続され、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｐＭＯＳトランジスタＴＰ２−０〜ＴＰ２−ｎに並列分割して構成されている。
【０１００】
第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、オンするｐＭＯＳトランジスタＴＰ２−０〜ＴＰ２−ｎが選択される。すなわち、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、第２の駆動ｐＭＯＳトランジスタＴＰ２の駆動能力が調整されるようになっている。
【０１０１】
また、第２の駆動ｎＭＯＳトランジスタＴＮ２は、接地と第２の出力ｎＭＯＳトランジスタＯＮ２のソースとの間に接続され、第２の制御信号ＥＮＤＮ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｎＭＯＳトランジスタＴＮ２−０〜ＴＮ２−ｎに並列分割して構成されている。
【０１０２】
第２の制御信号ＥＮＤＮ＜ｎ：０＞により、オンするｎＭＯＳトランジスタＴＮ２−０〜ＴＮ２−ｎが選択される。すなわち、第２の制御信号ＥＮＤＮ＜ｎ：０＞により、第２の駆動ｎＭＯＳトランジスタＴＮ２の駆動能力が調整されるようになっている。
【０１０３】
また、プルダウンプリドライバ２００ｂ１において、第３の駆動ｐＭＯＳトランジスタＴＰ３は、電源と第３の出力ｐＭＯＳトランジスタＯＰ３のソースとの間に接続され、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｐＭＯＳトランジスタＴＰ３−０〜ＴＰ３−ｎに並列分割して構成されている。
【０１０４】
第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、オンするｐＭＯＳトランジスタＴＰ３−０〜ＴＰ３−ｎが選択される。すなわち、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、第３の駆動ｐＭＯＳトランジスタＴＰ３の駆動能力が調整されるようになっている。
【０１０５】
また、第３の駆動ｎＭＯＳトランジスタＴＮ３は、電源と第３の出力ｎＭＯＳトランジスタＯＮ３のソースとの間に接続され、第２の制御信号ＥＮＤＮ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｎＭＯＳトランジスタＴＮ３−０〜ＴＮ３−ｎに並列分割して構成されている。
【０１０６】
第２の制御信号ＥＮＤＮ＜ｎ：０＞により、オンするｎＭＯＳトランジスタＴＮ３−０〜ＴＮ３−ｎが選択される。すなわち、第２の制御信号ＥＮＤＮ＜ｎ：０＞により、第３の駆動ｎＭＯＳトランジスタＴＮ３の駆動能力が調整されるようになっている。
【０１０７】
また、プルアッププリドライバ２００ｂ２において、第４の駆動ｐＭＯＳトランジスタＴＰ４は、接地と第４の出力ｐＭＯＳトランジスタＯＰ４のソースとの間に接続され、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｐＭＯＳトランジスタＴＰ４−０〜ＴＰ４−ｎに並列分割して構成されている。
【０１０８】
第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、オンするｐＭＯＳトランジスタＴＰ４−０〜ＴＰ４−ｎが選択される。すなわち、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、第４の駆動ｐＭＯＳトランジスタＴＰ４の駆動能力が調整されるようになっている。
【０１０９】
また、第４の駆動ｎＭＯＳトランジスタＴＮ４は、接地と第４の出力ｎＭＯＳトランジスタＯＮ４のソースとの間に接続され、第２の制御信号ＥＮＤＮ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数（ｎ＋１個）のｎＭＯＳトランジスタＴＮ４−０〜ＴＮ４−ｎに並列分割して構成されている。
【０１１０】
第２の制御信号ＥＮＤＮ＜ｎ：０＞により、オンするｎＭＯＳトランジスタＴＮ４−０〜ＴＮ４−ｎが選択される。すなわち、第２の制御信号ＥＮＤＮ＜ｎ：０＞により、第４の駆動ｎＭＯＳトランジスタＴＮ４の駆動能力が調整されるようになっている。
【０１１１】
出力ドライバ回路２００のその他の構成は、実施例１の出力ドライバ回路１００と同様である。
【０１１２】
以上のように、オン／オフタイミング制御回路２００ａとプリドライバ２００ｂ１、２００ｂ２の各ＭＯＳトランジスタの駆動電流を共通の制御信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞で制御する。これにより、メインドライバ１００ｃ１、１００ｃ２の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
【０１１３】
したがって、以上のような構成を有する出力ドライバ回路２００の動作は、実施例１と同様であり、出力ドライバ回路２００の各信号波形は、図９に示す信号波形と同様になる。
【０１１４】
すなわち、出力ドライバ回路２００は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路２００の出力波形品質の劣化を低減することができる。
【０１１５】
以上のように、本実施例２に係る出力ドライバ回路によれば、実施例１と同様に、出力波形の品質の向上を図ることができる。
【実施例３】
【０１１６】
本実施例３においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例３に係る出力ドライバ回路３００は、図８に示す出力ドライバ回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。
【０１１７】
図１１は、出力ドライバ回路３００の回路構成の一例を示す回路図である。なお、図１０において、図８の符号と同じ符号は、実施例１と同様の構成を示す。
【０１１８】
図１１に示すように、出力ドライバ回路３００は、オン／オフタイミング制御回路３００ａと、プルダウンプリドライバ１００ｂ１と、プルアッププリドライバ１００ｂ２と、プルダウンメインドライバ１００ｃ１と、プルアップメインドライバ１００ｃ２と、を有する。
【０１１９】
オン／オフタイミング制御回路３００ａは、出力ｐＭＯＳトランジスタＯＰと、出力ｎＭＯＳトランジスタＯＮと、駆動ｐＭＯＳトランジスタＴＰと、駆動ｎＭＯＳトランジスタＴＮと、を有する。
【０１２０】
出力ｐＭＯＳトランジスタＯＰは、電源にソースが接続され、第２の駆動信号ＤＰが出力される第２の端子Ｘ２にドレインが接続され、出力データに基づいた信号ＤＡＴＡがゲートに供給されるようになっている。
【０１２１】
駆動ｐＭＯＳトランジスタＴＰは、第２の端子Ｘ２にソースが接続され、第１の駆動信号ＤＮが出力される第１の端子Ｘ１にドレインが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【０１２２】
出力ｎＭＯＳトランジスタＯＮは、接地にソースが接続され、第１の端子Ｘ１にドレインが接続され、出力ｐＭＯＳトランジスタＯＰのゲートにゲートが接続されている。
【０１２３】
駆動ｎＭＯＳトランジスタＴＮは、第１の端子Ｘ１にソースが接続され、第２の端子Ｘ２にドレインが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【０１２４】
出力ドライバ回路３００のその他の構成は、実施例１の出力ドライバ回路１００と同様である。
【０１２５】
以上のように、オン／オフタイミング制御回路３００ａとプリドライバ１００ｂ１、１００ｂ２の各ＭＯＳトランジスタの駆動電流を共通の制御信号ＩＲＥＦＰ、ＩＲＥＦＮで制御する。これにより、メインドライバ１００ｃ１、１００ｃ２の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
【０１２６】
以上のような構成を有する出力ドライバ回路３００の動作は、実施例１と同様であり、出力ドライバ回路３００の各信号波形は、図９に示す信号波形と同様になる。
【０１２７】
すなわち、出力ドライバ回路３００は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路３００の出力波形品質の劣化を低減することができる。
【０１２８】
以上のように、本実施例３に係る出力ドライバ回路によれば、実施例１と同様に、出力波形の品質の向上を図ることができる。
【実施例４】
【０１２９】
本実施例４においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例４に係る出力ドライバ回路４００も、図８に示す出力ドライバ回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。
【０１３０】
ここで、図１２は、出力ドライバ回路４００の回路構成の一例を示す回路図である。なお、図１２において、図８の符号と同じ符号は、実施例１と同様の構成を示す。また、簡単のため、図１２では、プルダウンプリドライバ１００ｂ１と、プルアッププリドライバ１００ｂ２と、プルダウンメインドライバ１００ｃ１と、プルアップメインドライバ１００ｃ２とが省略されているが、これらの省略された構成は、図８に示す出力ドライバ回路１００と同様である。
【０１３１】
図１２に示すように、出力ドライバ回路４００のオン／オフタイミング制御回路４００ａは、第１のインバータ回路ＩＮＶ１と、第２のインバータＩＮＶ２と、第１の駆動ｐＭＯＳトランジスタＴＰ１と第１の出力ｐＭＯＳトランジスタＯＰ１と第１の駆動ｎＭＯＳトランジスタＴＮ１と第１の出力ｎＭＯＳトランジスタＯＮ１から成るインバータ回路と、第２の出力ｐＭＯＳトランジスタＰ２と第２の出力ｎＭＯＳトランジスタＮ２から成るインバータ回路と、第３のｐＭＯＳトランジスタＰ３と第４のｐＭＯＳトランジスタＰ４と第３のｎＭＯＳトランジスタＮ３と第４のｎＭＯＳトランジスタＮ４から成るＮＯＲ回路と、第５のｐＭＯＳトランジスタＰ５と第６のｐＭＯＳトランジスタＰ６と第５のｎＭＯＳトランジスタＮ５と第６のｎＭＯＳトランジスタＮ６から成るＮＡＮＤ回路と、を有する。
【０１３２】
第１のインバータＩＮＶ１は、出力データに基づいた信号ＤＡＴＡが入力されるようになっている。
【０１３３】
第２のインバータＩＮＶ２は、出力データに基づいた信号ＤＡＴＡが入力されるようになっている。
【０１３４】
第１の駆動ｐＭＯＳトランジスタＴＰ１は、電源にソースが接続され、第１の制御信号ＩＲＥＦＰがゲートに供給されるようになっている。
【０１３５】
第１の出力ｐＭＯＳトランジスタＯＰ１は、第１の駆動ｐＭＯＳトランジスタＴＰ１のドレインにソースが接続され、第１のインバータＩＮＶ１の出力にゲートが接続されている。
【０１３６】
第１の駆動ｎＭＯＳトランジスタＴＮ１は、接地にソースが接続され、第２の制御信号ＩＲＥＦＮがゲートに供給されるようになっている。
【０１３７】
第１の出力ｎＭＯＳトランジスタＯＮ１は、第１の駆動ｎＭＯＳトランジスタＴＮ１のドレインにソースが接続され、第１の出力ｐＭＯＳトランジスタＯＰ１のドレインにドレインが接続され、第１のインバータＩＮＶ１の出力にゲートが接続されている。
【０１３８】
第２のｐＭＯＳトランジスタＰ２は、電源にソースが接続され、第２のインバータＩＮＶ２の出力にゲートが接続されている。
【０１３９】
第２のｎＭＯＳトランジスタＮ２は、接地にソースが接続され、第２のｐＭＯＳトランジスタＰ２のドレインにドレインが接続され、第２のインバータＩＮＶ２の出力にゲートが接続されている。
【０１４０】
第３のｐＭＯＳトランジスタＰ３は、電源にソースが接続され、第１の出力ｐＭＯＳトランジスタＯＰ１のドレインにゲートが接続されている。
【０１４１】
第４のｐＭＯＳトランジスタＰ４は、第３のｐＭＯＳトランジスタＰ３のドレインにソースが接続され、第１の端子Ｘ１にドレインが接続され、第２のｐＭＯＳトランジスタＰ２のドレインにゲートが接続されている。
【０１４２】
第３のｎＭＯＳトランジスタＮ３は、接地にソースが接続され、第１の端子Ｘ１にドレインが接続され、第３のｐＭＯＳトランジスタＰ３と同じく第１の出力ｐＭＯＳトランジスタＯＰ１のドレインにゲートが接続されている。
【０１４３】
第４のｎＭＯＳトランジスタＮ４は、接地にソースが接続され、第１の端子Ｘ１にドレインが接続され、第４のｐＭＯＳトランジスタＰ４と同じく第２のｐＭＯＳトランジスタＰ２のドレインにゲートが接続されている。
【０１４４】
第５のｎＭＯＳトランジスタＮ５は、接地にソースが接続され、第１の出力ｎＭＯＳトランジスタＯＮ１のドレインにゲートが接続されている。
【０１４５】
第６のｎＭＯＳトランジスタＮ６は、第５のｎＭＯＳトランジスタＮ５のドレインにソースが接続され、第２の端子Ｘ２にドレインが接続され、第２のｎＭＯＳトランジスタＮ２のドレインにゲートが接続されている。
【０１４６】
第５のｐＭＯＳトランジスタＰ５は、電源にソースが接続され、第２の端子Ｘ２にドレインが接続され、第５のｎＭＯＳトランジスタＮ５と同じく第１の出力ｎＭＯＳトランジスタＯＮ１のドレインにゲートが接続されている。
【０１４７】
第６のｐＭＯＳトランジスタＰ６は、電源にソースが接続され、前記第２の端子Ｘ２にドレインが接続され、第６のｎＭＯＳトランジスタＮ６と同じく第２のｎＭＯＳトランジスタＮ２のドレインにゲートが接続されている。
【０１４８】
第１のインバータＩＮＶ１と、第１の駆動ｐＭＯＳトランジスタＴＰ１、第１の出力ｐＭＯＳトランジスタＯＰ１、第１の駆動ｎＭＯＳトランジスタＴＮ１、および第１の出力ｎＭＯＳトランジスタＯＮ１で構成されるインバータを介して、信号ＤＡＴＡから信号ＤＡＴＡｓが生成される。
【０１４９】
第２のインバータＩＮＶ２と、第２のｐＭＯＳトランジスタＰ２および第２のｎＭＯＳトランジスタＮ２で構成されるインバータを介して、信号ＤＡＴＡから信号ＤＡＴＡｆが生成される。
【０１５０】
ここで、信号ＤＡＴＡの遷移に対応して、信号ＤＡＴＡｆは、信号ＤＡＴＡｓよりも速く論理が遷移するように設定される。信号ＤＡＴＡｓを出力するノードは、電源までに２段のｐＭＯＳトランジスタを介しており、その充電速度は制御信号ＩＲＥＦＰをゲート入力とする第１の駆動ｐＭＯＳトランジスタＴＰ１の電流駆動能力で決定される。また、信号ＤＡＴＡｓを出力するノードは、接地までに２段のｎＭＯＳトランジスタを介しており、その放電速度は制御信号ＩＲＥＦＮをゲート入力とする第１の駆動ｎＭＯＳトランジスタＴＮ１の電流駆動能力で決定される。このため、信号ＤＡＴＡｆと信号ＤＡＴＡｓの出力時間の差はほぼ一定である。
【０１５１】
そして、第１の駆動信号DNの立ち下がり（出力データが”１”）は、信号DATAfで決まり、第２の駆動信号DNの立ち上がり（出力データが”０”）は、信号DATAsで決まる。
【０１５２】
また、第２の駆動信号DPの立ち下がり（出力データが”１”）は、信号DATAsで決まり、第２の駆動信号DPの立ち上がり（出力データが”０”）は、信号DATAfで決まる。
【０１５３】
したがって、出力ドライバ回路４００の各信号波形は、図９に示す信号波形と同様になる。
【０１５４】
この出力ドライバ回路４００のその他の構成は、実施例１の出力ドライバ回路１００と同様である。
【０１５５】
以上のように、オン／オフタイミング制御回路４００ａとプリドライバ１００ｂ１、１００ｂ２の各ＭＯＳトランジスタの駆動電流を共通の制御信号ＩＲＥＦＰ、ＩＲＥＦＮで制御する。これにより、メインドライバ１００ｃ１、１００ｃ２の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
【０１５６】
以上のような構成を有する出力ドライバ回路４００の動作は、実施例１と同様であり、既述のように、出力ドライバ回路４００の各信号波形は、図９に示す信号波形と同様になる。
【０１５７】
すなわち、出力ドライバ回路４００は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路４００の出力波形品質の劣化を低減することができる。
【０１５８】
以上のように、本実施例４に係る出力ドライバ回路によれば、実施例１と同様に、出力波形の品質の向上を図ることができる。
【実施例５】
【０１５９】
本実施例５においては、出力ドライバ回路のさらに他の構成例について説明する。なお、本実施例５に係る出力ドライバ回路５００も、図８に示す出力ドライバ回路１００と同様に、図１に示す半導体記憶装置１０００に適用される。
【０１６０】
ここで、図１３は、出力ドライバ回路５００の回路構成の一例を示す回路図である。なお、図１３において、図１２の符号と同じ符号は、実施例４と同様の構成を示す。また、簡単のため、図１３では、プルダウンプリドライバ２００ｂ１と、プルアッププリドライバ１００ｂ２と、プルダウンメインドライバ２００ｃ１と、プルアップメインドライバ１００ｃ２とが省略されているが、これらの省略された構成は、図１０に示す出力ドライバ回路２００と同様である。
【０１６１】
図１３に示すように、オン／オフタイミング制御回路５００ａにおいて、第１の駆動ｐＭＯＳトランジスタＴＰ１は、電源と第１の出力ｐＭＯＳトランジスタＯＰ１のソースとの間に接続され、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｐＭＯＳトランジスタＴＰ１−０〜ＴＰ１−ｎに並列分割して構成されている。
【０１６２】
第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、オンする駆動ｐＭＯＳトランジスタＴＰ１−０〜ＴＰ１−ｎが選択される。すなわち、第１の制御信号ｂＥＮＵＰ＜ｎ：０＞により、第１の駆動ｐＭＯＳトランジスタＴＰ１の駆動能力が調整されるようになっている。
【０１６３】
また、第１の駆動ｎＭＯＳトランジスタＴＮ１は、接地と第１の出力ｎＭＯＳトランジスタＯＮ１のソースとの間に接続され、第２の制御信号ＥＮＤＮ＜ｎ：０＞に含まれ且つそれぞれに割り当てられた信号がゲートに供給される複数のｎＭＯＳトランジスタＴＮ１−０〜ＴＮ１−ｎに並列分割して構成されている。
【０１６４】
第２の制御信号ＥＮＤＮ＜ｎ：０＞により、オンするｎＭＯＳトランジスタＴＮ１−０〜ＴＮ１−ｎが選択される。すなわち、第２の制御信号ＥＮＤＮ＜ｎ：０＞により、第１の駆動ｎＭＯＳトランジスタＴＮ１の駆動能力が調整されるようになっている。
【０１６５】
ここで、実施例４と同様に、信号ＤＡＴＡの遷移に対応して、信号ＤＡＴＡｆは、信号ＤＡＴＡｓよりも速く論理が遷移するように設定される。信号ＤＡＴＡｓを出力するノードは、電源までに２段のｐＭＯＳトランジスタを介しており、その充電速度は制御信号ｂＥＮＵＰ＜ｎ：０＞をゲート入力とする第１の駆動ｐＭＯＳトランジスタＴＰ１の電流駆動能力で決定される。また、信号ＤＡＴＡｓを出力するノードは、接地までに２段のｎＭＯＳトランジスタを介しており、その放電速度は制御信号ＥＮＤＮ＜ｎ：０＞をゲート入力とする第１の駆動ｎＭＯＳトランジスタＴＮ１の電流駆動能力で決定される。このため、信号ＤＡＴＡｆと信号ＤＡＴＡｓの出力時間の差はほぼ一定である。
【０１６６】
そして、第１の駆動信号DNの立ち下がり（出力データが”１”）は、信号DATAfで決まり、第２の駆動信号DNの立ち上がり（出力データが”０”）は、信号DATAsで決まる。
【０１６７】
また、第２の駆動信号DPの立ち下がり（出力データが”１”）は、信号DATAsで決まり、第２の駆動信号DPの立ち上がり（出力データが”０”）は、信号DATAfで決まる。
【０１６８】
したがって、出力ドライバ回路５００の各信号波形は、図９に示す信号波形と同様になる。
【０１６９】
この出力ドライバ回路５００のその他の構成は、実施例２の出力ドライバ回路２００と同様である。
【０１７０】
以上のような構成を有する出力ドライバ回路５００の動作は、実施例１と同様であり、既述のように、出力ドライバ回路５００の各信号波形は、図９に示す信号波形と同様になる。
【０１７１】
以上のように、オン／オフタイミング制御回路５００ａとプリドライバ２００ｂ１、２００ｂ２の各ＭＯＳトランジスタの駆動電流を共通の制御信号ｂＥＮＵＰ＜ｎ：０＞、ＥＮＤＮ＜ｎ：０＞で制御する。これにより、メインドライバ１００ｃ１、１００ｃ２の切り替えタイミングを制御し、安定したメインドライバのオンタイミングを実現することができる。
【０１７２】
すなわち、出力ドライバ回路５００は、PVT条件によらず、出力データの波形の品質を向上することができる。したがって、出力ドライバ回路５００の出力波形品質の劣化を低減することができる。
【０１７３】
以上のように、本実施例５に係る出力ドライバ回路によれば、実施例１と同様に、スルーレートを安定させつつ、出力波形の品質の向上を図ることができる。
【符号の説明】
【０１７４】
１０００  半導体記憶装置
１０００ａ  メモリコア
１０００ｂ  インターフェイス回路
１００１  外部コントローラ
１００  出力ドライバ回路
１００ａ  オン／オフタイミング制御回路
１００ｂ１  プルダウンプリドライバ
１００ｂ２  プルアッププリドライバ
１００ｃ１  プルダウンメインドライバ
１００ｃ２  プルアップメインドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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