(57)【要約】【課題】メモリセルのしきい値分布の拡大を抑制しつつ、書き込みの高速化を図る。【解決手段】書き込み制御部７ａは、メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定する。【選択図】      図１
2013077362.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルの書き込み動作、しきい値分布の目標ベリファイレベルに基づいて書き込みベリファイ動作を制御する制御部と、
を備え、
前記書き込み制御部は、前記メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、前記条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御は、選択された前記メモリセルがベリファイを合格するまで、前記書き込み動作時における前記低レベル領域と前記高レベル領域の各ビット線電圧を固定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記高レベル領域のビット線電圧は前記低レベル領域のビット線電圧よりも高く、かつ、書き込み禁止電圧よりも低いことを特徴とする請求項１または２のいずれかに記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは２値セルであることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込み動作は、前記メモリセルが４値化以上の場合における２値の中間しきい値分を生成する動作であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリでは、メモリセルへの書き込みを行う時にメモリセルのしきい値が目標値に達したかどうかを判別するためベリファイ動作が行われる。そして、メモリセルのしきい値が目標値に達するまでプログラム電圧をステップアップしながら、メモリセルへの書き込みが実行される。プログラム電圧の初期値が大きいと書き込みの高速化を図ることができる。しかしながら、プロセスバラツキなどの影響により、書き込みの早いメモリセルと書き込みの遅いメモリセルが存在する場合がある。そのため、プログラム電圧の初期値が大きいと書き込みが早いメモリセルのしきい値は高いレベルに大きく移動するため。その結果、メモリセルのしきい値分布が広くなる。そのため、プログラム電圧の初期値は書き込が早いセルがしきい値分布を広くしない程度に設定する必要があるため、書き込みに時間がかかるようになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのしきい値分布の拡大を抑制しつつ、書き込みの高速化を図ることが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、書き込み制御部は、メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の書き込み時のしきい値分布の遷移状態を示す図である。
【図５】図５は、図１の不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。
【図６】図６は、図１の不揮発性半導体記憶装置の書き込み時のビット線電圧の印加方法を示すタイミングチャートである。
【図７】図７は、図１の不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
【０００９】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。
【００１１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎ、ｉ及びｎは正の整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、モリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌ、ｋは正の整数）にて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることでＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍ、ｊ及びｍは正の整数）が構成されている。
【００１４】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｊにおいて、セルトランジスタＭＴ１〜ＭＴｌからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１５】
また、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにてページＰＥを構成することができる。
【００１６】
図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。
図３において、ウェル１１上には電荷蓄積層１５およびセレクトゲート電極１９、２０が配置され、電荷蓄積層１５上には制御ゲート電極１６が配置されている。なお、ウェル１１と電荷蓄積層１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。
【００１７】
そして、ウェル１１には、電荷蓄積層１５間または電荷蓄積層１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。なお、例えば、ウェル１１はＰ型、不純物拡散層１２、１３、１４はＮ型に形成することができる。
【００１８】
そして、不純物拡散層１３は接続導体１８を介してビット線ＢＬｊに接続され、不純物拡散層１４は接続導体１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｌに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００１９】
また、図１において、ロウ選択回路２は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。
【００２０】
制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、書き込み制御部７ａ、ベリファイ制御部７ｂ、および再書き込み制御部７ｃが設けられている。
【００２１】
書き込み制御部７ａは、メモリセルの書き込み動作を制御することができる。ベリファイ制御部７ｂは、目標ベリファイレベルよりも低いしきい値電圧、または、高いしきい値電圧を有するメモリセルを探索することができる。再書き込み制御部７ｃは、ベリファイ制御部７ｄにて目標ベリファイよりも低いしきい値を有するメモリセル、または、目標ベリファイよりも高いしきい値を有するメモリセルの書き込み電圧を変更することができる。
【００２２】
本実施形態では、書き込み動作の最初に、選択セルの書き込み速度を判定する「書き込み条件設定動作」を有している。書き込み条件設定動作は「条件書き込み動作」と、「条件ベリファイ動作」を有する。
条件書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋに書き込み電圧ＶＷが印加され、ブロックＢｉの選択ビット線ＢＬｊに書き込むデータ及びメモリセルの書き込み速度に応じて０Ｖ（後述する「書き込み電圧」）、または、例えば２．５Ｖ（後述する「書き込み禁止電圧」）が印加される。例えば、データ“０”を書き込みたい場合は選択ビット線ＢＬｊを０Ｖに、データ“１”を書き込みたい場合は選択ビット線ＢＬｊを書き込み禁止電圧にする。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌにはセルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加される。なお、選択ワード線ＷＬｋよりもビット線ＢＬｊ側の非選択ワード線ＷＬ１〜ＷＬｋ−１には、セルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加され、選択ワード線ＷＬｋよりもソース線ＳＣＥ側の非選択ワード線ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴｋ＋１〜ＭＴｌをオフさせるのに十分な低電圧（例えば、０Ｖ）が印加される場合もある。
【００２３】
また、セレクトゲート線ＳＧＤには、ビット線ＢＬとの電圧の関係で、セルトランジスタＭＴの閾値を上昇させたい場合にセレクトトランジスタＭＳ１がオンし、セルトランジスタＭＴの閾値を上昇させたくない場合にセレクトトランジスタＭＳ１がオフする電圧、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフさせるのに十分な低電圧が印加される。
【００２４】
すると、電荷蓄積層１５に電荷を注入したい場合、ビット線ＢＬｊに印加された０Ｖ、または、ＶＢＶの電圧は、セレクトトランジスタＭＳ１がオンしているためＮＡＮＤセルユニットＮＵｊに０Ｖが転送される。ビット線ＢＬｊに印加された０Ｖ、または、ＶＢＶの電圧は、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極１６に高電圧がかかり、選択セルの電荷蓄積層１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの条件書き込み動作が実行される。
【００２５】
一方、電荷蓄積層１５に電荷を注入したくない場合、ビット線ＢＬｊに印加された２．５Ｖの電圧により、セレクトトランジスタＭＳ１がオフする。その結果、いわゆるセルフブーストにより、選択ワード線ＷＬｋに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層１５に注入されない。そのため、セルトランジスタＭＴｋのしきい値電圧は上昇しない。ここで、セルトランジスタＭＴｋのしきい値電圧を上昇させない場合にビット線ＢＬに印加する電圧（本例では２．５Ｖ）を「書き込み禁止電圧」と称する場合がある。
【００２６】
条件ベリファイ動作では、条件書き込み動作が行われたメモリセルが条件ベリファイレベルＶｆＬに達しているかどうかをチェックする。ここで、しきい値分布は検索ベリファイレベルＶｆＬを挟んで低レベル領域ＨＳと高レベル領域ＨＦに分類される。低レベル領域に属すると判断されたメモリセルについては、書き込みベリファイ後の書き込み動作のビット線電位ＶＢＳが０Ｖに設定され、高レベル領域に属すると判断されたメモリセルについては、再書き込み制御部７ｃにより、条件ベリファイ後の書き込み動作のビット線電位ＶＢＦが０Ｖにオフセット電圧ΔＶＢ（０＜ΔＶＢ＜書き込み禁止電圧）だけ加算される。すなわち、ビット線電位ＶＢにはＶＢＶが印加される。
【００２７】
なお、条件ベリファイ動作で、高レベル領域に属すると判断されたメモリセルのうち書き込み後のしきい値が目標しきい値レベルＶｆＮに達しているメモリセルが存在する場合がある。目標しきい値レベルＶｆＮに達しったメモリセルの書き込みが行われないようにするために、書き込み後のしきい値が目標しきい値レベルに達しているメモリセルのビット線は、再書き込み制御部７ｃにより書き込み禁止電圧に設定することができる。
【００２８】
書き込み条件設定動作に続いて、通常の書き込み動作が行われる。通常の書き込み動作は、ブロックＢｉの選択ワード線ＷＬｋに書き込み電圧ＶＷが印加される。この時の書き込み電圧ＶＷは、選択セルの書き込み動作の開始時の書き込み電圧ＶＷにオフセット電圧ΔＶＰ２を加算することができる。なお、オフセット電圧ΔＶＰ２は、ステップアップ電圧ΔＶＰ１より大きな値に設定することができる。
【００２９】
ブロックＢｉの選択ビット線ＢＬｊに、例えばデータ“０”を書き込むメモリセルにはメモリセルの書き込み速度に応じて０Ｖ、または、ＶＢＶが印加される。一方、データ“１”を書き込みたい場合は選択ビット線ＢＬｊを書き込み禁止電圧にする。その他の電圧関係は、条件書き込み動作と同じである。
【００３０】
すると、電荷蓄積層１５に電荷を注入したい場合、ビット線ＢＬｊに印加された０Ｖ、または、ＶＢＶの電圧は、セレクトトランジスタＭＳ１がオンしているためＮＡＮＤセルユニットＮＵｊに０Ｖが転送される。ビット線ＢＬｊに印加された０Ｖ、または、ＶＢＶの電圧は、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極１６に高電圧がかかり、選択セルの電荷蓄積層１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの条件書き込み動作が実行される。
【００３１】
一方、電荷蓄積層１５に電荷を注入したくない場合、ビット線ＢＬｊに印加された書き込み禁止電圧により、セレクトトランジスタＭＳ１がオフする。その結果、いわゆるセルフブーストにより、選択ワード線ＷＬｋに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層１５に注入されない。そのため、セルトランジスタＭＴｋのしきい値電圧は上昇しない。
【００３２】
ブロックＢｉの選択セルの書き込み動作が実行された後、選択セルのしきい値が目標しきい値レベルに達したかどうかが確認される。この時、ブロックＢｉの選択ワード線ＷＬｋに書き込みベリファイ電圧ＶＦＮが印加され、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｌをオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、ビット線ＢＬｊにプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。
【００３３】
この時、選択セルのしきい値が目標しきい値レベルに達していない場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電され、ビット線ＢＬｊの電位がロウレベルになる。一方、選択セルのしきい値が目標しきい値レベルに達している場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されないので、ビット線ＢＬｊの電位がハイレベルになる。
【００３４】
そして、ビット線ＢＬｊの電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が探索しきい値レベルに達しているかどうかが判定される。そして、選択セルのしきい値が目標しきい値レベルに達しているなら、選択セルの書き込み処理が終了する。一方、選択セルのしきい値が探索しきい値レベルに達していないなら、その選択セルの書き込み動作が再度実行される。
【００３５】
再度の書き込み動作では、再書き込み制御部に７ｃより、ブロックＢｉの選択ワード線ＷＬｋに再書き込み電圧ＶＲＷが設定される。なお、再書き込み電圧ＶＲＷは、再書き込み制御部７ｃにより、選択セルの通常の書き込み動作の開始時の書き込み電圧ＶＷ（ＶＰ＋ΔＶ２）よりもステップアップ電圧ΔＶＰ１だけ高くすることができる。なお、高レベル領域と低レベル領域に対するビット線電位に関しては変更しない。すなわち、高レベル領域に属すると判断されたメモリセルについては電位ＶＢＳが０Ｖに設定され、高レベル領域に属すると判断されたメモリセルについてはＶＢＶに設定される。
この書き込み動作とベリファイ動作は選択されたメモリセルがベリファイレベルをパスするまで繰り返し行われる。
【００３６】
ここで、条件書き込み動作後の書き込み動作の書き込み電圧ＶＷにオフセット電圧ΔＶＰ２を加算することにより、書き込み後のしきい値が目標しきい値レベルに達していないメモリセルにかかる電圧を高くすることができ、書き込み動作を高速化することが可能となる。
【００３７】
また、高レベル領域のメモリセルのビット線電圧を低レベル領域のメモリセルのビット線電圧よりも高くすることにより、低レベル領域のメモリセルにかかる電圧よりも高レベル領域のメモリセルにかかる電圧を低くすることができる。このため、書き込み電圧ＶＷを高くした場合においても、高レベル領域のメモリセルのしきい値分布の広がりを抑制することができ、書き込みベリファイ回数を増大させることなく、書き込み後のしきい値分布を狭くすることができる。
【００３８】
また、高レベル領域と低レベル領域の選択メモリセルのビット線電位を異ならせることにより、高レベル領域と低レベル領域の選択メモリセルの書き込み電圧ＶＷは同じにできる。一方、高レベル領域と低レベル領域の選択メモリセルの書き込み電圧ＶＷを異ならせて書き込みを行うと、２回の書き込み動作を行うことになる。その結果、書き込み速度が遅くなってしまう。本実施形態では、高レベル領域と低レベル領域の選択メモリセルのビット線電位を異ならせることにより、１回の書き込み動作で、低レベル領域の選択メモリセルの書き込み速度を向上させることができる。また、高レベル領域の選択メモリセルは書き込み電圧ＶＷを上げる（本実施形態ではＶＰにステップアップ電圧ΔＶＰ１より大きいΔＶＰ２を加える）ことにより、書き込み速度の低下を防止することができる。  また、条件ベリファイ動作により、高レベル領域と低レベル領域の選択メモリセルを設定した後は、高レベル領域と低レベル領域の選択メモリセルに対するビット線電位を固定する。その結果、ビット線電位の変更は１回のみである。その結果、書き込み動作を簡略化することにより、高速に書き込み動作を行うことができる。
特に、各メモリセルが２値化の場合（各メモリセルが４値化されている場合の中間しきい値分布も含む）に効果が大きい。いわゆるクイックパスライトのように、目標ベリファイレベル付近に近くなった選択メモリセルのみ順次ビット線電位を変化させてしきい値分布を狭くするまでの要請は少ないからである。すなわち、最初に条件ベリファイ動作で、高レベル領域と低レベル領域の選択メモリセルを設定し、ビット線電位の変更を１回のみにしても所望のしきい値分布幅を得ることができる。
【００３９】
図４は、図１の不揮発性半導体記憶装置の書き込み時のしきい値分布の遷移状態を示す図である。なお、図４では、各メモリセルが２値化されている場合を例にとった。また、２値が記憶される時のレベルの低いしきい値分布をＥ、レベルの高いしきい値分布をＬＭとした。これらのしきい値分布Ｅ、ＬＭは、１ビット分のデータ‘１’、‘０’にそれぞれ対応させることができる。また、しきい値分布ＬＭの目標ベリファイレベルをＶｆＮとした。また、本実施形態は、各メモリセルが４値化、または４値化以上にされている場合において、２値の中間しきい値分布にも適用することが可能である。
図４（ａ）において、消去動作では、例えば、各ブロックの全てのメモリセルのしきい値分布Ｅが負になるように設定することができる。そして、メモリセルの書き込みでは、条件書き込みが行われることにより、図４（ｂ）に示すように、書き込み対象のメモリセルについてしきい値分布ＨＥが生成される。
【００４０】
そして、しきい値分布ＨＥが生成されると、図４（ｃ）に示すように、条件ベリファイレベルＶｆＬに基づいて、しきい値分布ＨＥについてのベリファイ動作が行われる。なお、条件ベリファイレベルＶｆＬは、目標ベリファイレベルＶｆＮよりも小さな値に設定することができる。
【００４１】
この条件ベリファイ動作では、しきい値分布ＨＥに対応した書き込み動作が行われたメモリセルが条件ベリファイレベルＶｆＬに達しているかどうかをチェックすることで、しきい値分布ＨＥから低レベル領域ＨＳと高レベル領域ＨＦが探索される。
【００４２】
そして、図４（ｄ）に示すように、低レベル領域ＨＳに属するメモリセルおよび高レベル領域ＨＦに属するメモリセルのしきい値が目標ベリファイレベルＶｆＮに達するまで書き込み動作、および、ベリファイ動作が繰り返されることで、低レベル領域ＨＳおよび高レベル領域ＨＦが高レベル側にシフトされ、しきい値分布ＬＭが生成される。
【００４３】
この時、ビット線電位を調整することにより低レベル領域ＨＳのメモリセルにかかる電圧よりも高レベル領域ＨＦのメモリセルにかかる電圧を低く制御することができる。その結果、高レベル領域ＨＦのメモリセルよりも低レベル領域HSのほうが書き込まれやすくなる。その結果、高レベル領域ＨＦのメモリセルのしきい値分布の広がりを抑制しながら低レベル領域HSの書き込み速度を上げることで、書き込み後のしきい値分布ＬＭを太くさせることなく、少ない書き込みベリファイ回数で書き込みをすることができる。
【００４４】
図５は、図１の不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。
図５において、図４（ａ）のしきい値分布Ｅが生成されると、書き込み制御部７ａは、選択セルに書き込み電圧ＶＷを印加し、その選択セルの条件書き込み動作を実行することでしきい値分布ＨＥを生成する（Ｔ１）。この時、書き込み電圧ＶＷはプログラム電圧ＶＰに設定することができる。
【００４５】
次に、選択セルにベリファイ電圧ＶＦＷを印加することで、しきい値分布ＨＥについての書き込みベリファイを行う（Ｔ２）。その後、ベリファイ制御部７ｂは、選択セルに探索ベリファイ電圧ＶＦＳを印加することで、しきい値分布ＨＥについての条件ベリファイ動作を行い、しきい値分布ＨＥの低レベル領域ＨＳと高レベル領域ＨＦを探索する。この時、探索ベリファイ電圧ＶＦＳは条件ベリファイレベルＶｆＬに設定することができる。
【００４６】
次に、ベリファイ制御部７ｂは、選択セルに目標ベリファイレベルＶＦＮを印加することで、しきい値分布ＨＥについての書き込みベリファイ動作を行う（Ｔ３）。書き込みベリファイに不合格のメモリセルにおいて、再書き込み制御部７ｃは、高レベル領域ＨＦのビット線電圧を０ＶにΔＶＢを加算した値に設定する。また、書き込みベリファイに合格のメモリセルにおいて、再書き込み制御部７ｃは、ビット線電位を書き込み禁止電圧に設定する。その後、書き込み制御部７ａは、通常の書き込み動作を実行する（Ｔ４）。なお、この時の書き込み電圧ＶＷは、オフセット電圧ΔＶＰ２をプログラム電圧ＶＰに加算することができる。
【００４７】
次に、ベリファイ制御部７ｂは、選択セルに書き込みベリファイ電圧ＶＦＮを印加することで書き込みベリファイを行う（Ｔ５）。この時、書き込みベリファイ電圧ＶＦＮは目標ベリファイレベルＶｆＮに設定することができる。
【００４８】
そして、選択セルのしきい値が目標ベリファイレベルＶｆＮに達していないなら、選択セルのしきい値が目標ベリファイレベルＶｆＮに達するまで、再書き込み制御部７ｃが書き込み電圧ＶＷをステップアップ電圧ΔＶＰ１だけ加算しながらその選択セルの書き込み動作を繰り返す（Ｔ６、Ｔ７）。
図６は、図１の不揮発性半導体記憶装置の書き込み時のビット線電圧の印加方法を示すタイミングチャートである。
図６において、書き込み動作において、書き込み後のしきい値が目標しきい値レベルＶｆＮに達しているメモリセルのビット線電位ＶＢＥは書き込み禁止電圧に設定され、選択セルのチャネルはフローティング状態となる（Ｔ１、Ｔ４）。なお、図６のＴ１、Ｔ４では、ビット線電位ＶＢＥは、便宜上、選択セルのチャネルの電位を示している。
【００４９】
また、書き込み後のしきい値が目標しきい値レベルＶｆＮに達していないメモリセルにおいて、低レベル領域ＨＳのメモリセルのビット線電位ＶＢＳは０Ｖに設定される（Ｔ４）。
【００５０】
また、書き込み後のしきい値が目標しきい値レベルＶｆＮに達していないメモリセルにおいて、高レベル領域ＨＦのメモリセルのビット線電位ＶＢＦは０Ｖにオフセット電圧ΔＶＢを加えた値に設定される（Ｔ４）。
【００５１】
ここで、低レベル領域ＨＳのメモリセルと高レベル領域ＨＦのメモリセルとの間でビット線電位を互いに異ならせることにより、低レベル領域ＨＳのメモリセルと高レベル領域ＨＦのメモリセルとの書き込み電圧ＶＷを共通化した場合においても、低レベル領域ＨＳのメモリセルにかかる電圧よりも高レベル領域ＨＦのメモリセルにかかる電圧を低くすることができる。このため、書き込み動作を高速化しつつ、書き込み後のしきい値分布ＬＭを狭くすることができ、パフォーマンスを向上させつつ、読み出しマージンを増大させることができる。
【００５２】
図７は、図１の不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
図７において、書き込み電圧ＶＷをプログラム電圧ＶＰ、ビット線電圧ＶＢを０Ｖに設定し（Ｓ１）、選択セルの条件書き込み動作を実行する（Ｓ２）。
【００５３】
次に、条件ベリファイ動作を行う（Ｓ３）。この条件ベリファイ動作の結果で、選択セルが目標ベリファイレベルVｆＮ以上、選択セルのしきい値分布の低レベル領域と高レベル領域を探索する（Ｓ４）。
【００５４】
そして、選択セルが目標ベリファイレベルVｆＮ以上と判断された場合、書き込みが終了した選択セルと判断され、ビット線電圧ＶＢが書き込み禁止電圧に設定される（Ｓ５）。選択セルが高レベル領域に属すると判断された場合、書き込み速度が速いと判断され、ビット線電圧ＶＢが０Ｖにオフセット電圧ΔＶＢを加えた値に設定される（Ｓ７）。一方、選択セルが低レベル領域に属すると判断された場合、書き込み速度が遅いと判断され、ビット線電圧ＶＢが０Ｖに設定される（Ｓ８）。 
【００５５】
次に、書き込み電圧ＶＷをＶＰ＋ΔＶＰ２に設定し（Ｓ９）、低レベル領域のメモリセルと高レベル領域のメモリセルの書き込み動作を実行する（Ｓ１０）。
【００５６】
そして、選択セルの書き込みベリファイを行い（Ｓ１１）、ベリファイチェックに不合格なら（Ｓ１２）、ベリファイチェックに合格するまで、書き込み電圧ＶＷをステップアップ電圧ΔＶＰ１だけ加算しながらその選択セルの書き込み動作を繰り返す（Ｔ１３）。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  ロウ選択回路、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７  制御回路、７ａ  書き込み制御部、７ｂ  ベリファイ制御部、７ｃ  再書き込み制御部、８  センスアンプ回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｌ  セルトランジスタ、ＷＬ１〜ＷＬｌ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、ＰＥ  ページ、１１  ウェル、１２〜１４  不純物拡散層、１５  電荷蓄積層、１６  制御ゲート電極、１７、１８  接続導体、１９、２０  セレクトゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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