(57)【要約】【課題】メモリ動作を可能にするために、低いまたはより低い電圧入力をより高い電圧に変換することは、変換器効率を低下させ、チャージポンプ回路のサイズおよび複雑さを増加させる。【解決手段】メモリデバイスはデータを記憶するためのフラッシュメモリなどのコアメモリを含む。メモリデバイスは、フラッシュメモリに電力を供給するのに使用される第1の電圧を受け取るために第1の電力入力部を含む。さらに、メモリデバイスは、第2の電圧を受け取るために第2の電力入力部を含む。第2の電圧を受け取り、1つまたは複数の内部電圧を引き出すように構成された電力管理回路をメモリデバイスは含む。電力管理回路は内部電圧をフラッシュメモリに供給または伝達する。電力管理回路(例えば電圧変換器回路)によって発生され、コアメモリに供給される様々な内部電圧は、コアメモリ中のセルに関する読出し/プログラム/消去などの動作を可能にする。【選択図】図１７
2013077375.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリと、
前記メモリ内の前記データへのアクセスを可能とする入力出力ロジックと、
前記入力出力ロジックへ電力を供給する第1の電圧を受け取るための第1の入力ピンと、
第2の電圧を受け取る第2の入力ピンであって、前記第2の電圧の大きさは前記第1の電圧の大きさよりも大きい、第2の入力ピンと、
前記第2の電圧を受け取り、前記第2の電圧を複数の内部電圧に変換するための電力管理回路とを含み、
前記電力管理回路によって提供される複数の内部電圧によって、前記メモリ内のデータの変更が可能となる、メモリデバイス。
【請求項２】
前記複数の内部電圧は第1の内部電圧と第2の内部電圧とを含み、前記第1の内部電圧が前記第2の電圧よりも大きく、前記第2の内部電圧が前記第１の内部電圧よりも大きい、請求項1に記載のメモリデバイス。
【請求項３】
前記メモリがフラッシュメモリである、請求項1または2のいずれか1項に記載のメモリデバイス。
【請求項４】
前記フラッシュメモリがNANDフラッシュメモリである、請求項3に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関するものである。
【背景技術】
【０００２】
今日、多くの電子デバイスは情報を記憶するためにメモリシステムを含む。例えば、いくつかのメモリシステムは、それぞれのメディアプレイヤーによる再生のためにデジタル化されたオーディオまたはビデオ情報を記憶する。他のメモリシステムは、様々なタイプの処理機能を実行するためにソフトウェアおよび関連情報を記憶する。
【０００３】
電子デバイスの多くでは、メモリシステムは、多くの場合、コントローラと1つまたは複数の対応するフラッシュメモリデバイスとを含む。コントローラは、一般に、フラッシュメモリデバイスからのデータを記憶および検索するためにメモリデバイスへの信号を発生するように構成された回路を含む。
【０００４】
従来のフラッシュメモリデバイスは、一般に、外部電力源から電力を受け取るための単一の電力入力ピンを含む。電力は、通常、3.3ボルトなどの選択された電圧レベルで受け取られる。フラッシュメモリに関連するアクセス動作およびプログラミング動作は様々な電圧を必要とするので、フラッシュメモリデバイスは、一般に、フラッシュメモリデバイスを作動させるのに必要なあらゆる内部電圧を生成するために1つまたは複数の電力電圧変換器を含むように構成される。例えば、従来のフラッシュメモリデバイスは、一般に、3.3ボルト入力を5ボルト、7ボルト、12ボルトなどのような内部で使用される他の電圧に変換するために電力変換器回路を含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国仮特許出願第60/902,003号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のメモリデバイスにおける内部電力信号の生成に関連するいくつかの欠点がある。例えば、上記のように、従来のメモリデバイスは、現在、メモリデバイス中のフラッシュメモリに電力を供給するために3.3ボルトなどの単一の一次入力電圧を使用する。内部において、3.3ボルト入力は多数のより高い電圧レベルに変換され、それらはフラッシュメモリからのデータの読出し、フラッシュメモリのプログラミング、フラッシュメモリの消去などのような動作に使用される。
【０００７】
一次入力電圧をより高い電圧に変換するために、従来のメモリデバイスは、一般に、1つまたは複数のいわゆるチャージポンプ回路を含む。動作中、1つまたは複数のチャージポンプの各々は、様々なメモリ動作を実行するために、フラッシュメモリによる使用のための指定のより高い電圧レベルに一次入力電圧(すなわち3.3ボルト)を変換する。
【０００８】
一般に、チャージポンプの変換効率は、入力電圧と発生された出力電圧との間の差が大きくなると指数関数的に悪くなる。例えば、変換効率は、3.3ボルト入力を7ボルト出力に変換するチャージポンプよりも3.3ボルト入力を20ボルト出力に変換するチャージポンプでは低い。
【０００９】
現在、さらにますます低い電圧で作動する回路デバイスを生成する傾向がある。例えば、より古い技術は、対応するメモリデバイスのコアメモリを作動させるのに5ボルト供給源を必要とした。上述のように、従来のフラッシュメモリデバイス技術は、現在、対応するコアメモリに電力を供給するのに3.3ボルト電力源を必要とする。将来のメモリデバイスは、1.8ボルト入力またはさらに低い入力などの電力源で作動することになることが予想される。現在、コアメモリに対してメモリ動作を行うのに必要とされる高い電圧は、コアメモリに電力を供給するのに必要とされる電圧に比例して低下していない。言い換えれば、たとえコアメモリが1.8ボルトなどのより低い電圧で作動するとしても、コアメモリは依然としてメモリ動作を行うために5ボルトと20ボルトとの間の電圧範囲を必要とする場合がある。
【００１０】
1.8ボルト(またはさらに低い)などの低い電圧で作動するようにコアフラッシュメモリを構成すると、コアメモリデバイスに電力を供給するのに消費される電力量が低下する。しかし、メモリ動作を可能にするために5ボルトと20ボルトとの間のような同じ範囲のより高い電圧にこの低いまたはより低い電圧入力(例えば1.8ボルト)を変換することは、変換器効率を低下させ、1.8ボルトをより高い電圧の範囲に変換するのに必要とされるそれぞれのチャージポンプ回路のサイズおよび複雑さを増加させるという悪い影響があり、および/またはメモリデバイスの読出し/プログラム/消去性能を低下させることになる。
【００１１】
次に、例として、添付図面が参照される。
【図面の簡単な説明】
【００１２】
【図１】本明細書の実施形態による多数の電力入力部を含むメモリデバイスの例示図である。
【図２】本明細書の実施形態による多数の電力入力部および電圧の相互共有を含むメモリデバイスの例示図である。
【図３】本明細書の実施形態による、内部電圧を生成するために入力電力源を選択するための検出器回路を含むメモリデバイスの例示図である。
【図４】本明細書の実施形態によるメモリデバイスおよび対応する例示のパッケージを示す例示図である。
【図５】本明細書の実施形態による1つまたは複数のメモリデバイスを含むメモリシステムの例示図である。
【図６】電圧変換器回路を示す例示図である。
【図７】本明細書の実施形態による電力管理回路を示す例示図である。
【図８】メモリセルに関する消去動作を示す例示図である。
【図９】セルプログラム動作を示す例示図である。
【図１０】消去されたセルの読出しを示す例示図である。
【図１１】プログラムされたセルの読出しを示す例示図である。
【図１２】読出しページ動作中のバイアス条件を示す例示図である。
【図１３】ブロック消去動作を示す例示図である。
【図１４】ページプログラム動作を示す例示図である。
【図１５】ページプログラムバイアス条件を示す例示図である。
【図１６】ブロックデコーダを示す例示図である。
【図１７】本明細書の実施形態による1つまたは複数のメモリデバイスおよび/またはメモリシステムに関連する例示の方法を示す図である。
【図１８】本明細書の実施形態による1つまたは複数のメモリデバイスおよび/またはメモリシステムに関連する例示の方法を示す図である。
【図１９】本明細書の実施形態による1つまたは複数のメモリデバイスおよび/またはメモリシステムに関連する例示の方法を示す図である。
【発明を実施するための形態】
【００１３】
全体として、本明細書の実施形態は、上記のような欠陥および/または当技術分野で周知の他の欠陥を克服するメモリデバイスおよび/またはメモリシステムを含む。例えば、本明細書の実施形態によれば、メモリデバイスは、データを記憶するためのフラッシュメモリなどのコアメモリを含む。メモリデバイスは、コアメモリ(例えばフラッシュメモリ)に少なくとも電力を供給するのに使用される第1の電圧を受け取るために第1の電力入力部を含む。さらに、メモリデバイスは、第2の電圧を受け取るために第2の電力入力部を含む。メモリデバイス中の電力管理回路(例えば1つまたは複数の電圧変換器回路)は、第2の電圧を受け取り、フラッシュメモリに伝達される1つまたは複数の内部電圧を引き出す。
【００１４】
したがって、本明細書の実施形態は、メモリデバイスに電力を供給し、作動させるために単一の電圧だけでなく多数の異なる電圧(例えば、第1の電圧、第2の電圧、第3の電圧など)を受け取るように適切な入力部(例えば、電力入力ピン、パッド、導電経路など)で構成されるメモリデバイスを含む。
【００１５】
一実施形態によれば、第1の電圧はメモリデバイス中のフラッシュメモリ(例えばコアメモリ)に電力を供給し、一方、第2の電圧の電力は1つまたは複数の入力電圧に「アップ」または「ダウン」変換され、それらは、i)フラッシュメモリ中のセルのプログラミング、ii)フラッシュメモリ中のセルの消去、iii)フラッシュメモリ中のセルからのデータの読出し、およびiv)フラッシュメモリ中のセルへのデータのプログラミングなどの動作をサポートするためにフラッシュメモリに伝達される(例えば、供給される)。すなわち、受け取った第2の電圧は、コアメモリに関する動作を実行するのに使用される1組の1つまたは複数のより低い電圧に「ダウン」変換することができる。追加としてまたは代替として、第2の電圧は、コアメモリに関する動作を実行するのに使用される1組の1つまたは複数のより高い電圧に「アップ」変換することができる。
【００１６】
第2の電圧をより高い電圧に変換するために、電力管理回路(例えば電力変換器回路)は、第2の電圧よりも高い1つまたは複数の電圧に第2の電圧を変換する1つまたは複数のチャージポンプ回路を含むことができる。例えば、第1の電圧は1.8ボルトまたは3.3ボルトとすることができ、第2の電圧は約5ボルト以上とすることができるが、これらの電圧は用途に応じて変わることになる。電力管理回路は第2の電圧(例えば5ボルト)を受け取り、それを7ボルト、10ボルト、18ボルト、および/または20ボルトなどの様々な異なる電圧レベルに変換する。これらの内部発生電圧をフラッシュメモリに供給して、メモリデバイス中のフラッシュメモリに関する様々なタイプのデータアクセス動作をサポートすることができることに再度留意されたい。
【００１７】
さらなる例示の実施形態では、メモリデバイス中の電力管理回路は1つまたは複数のチャージポンプ回路を含む。例えば、電力管理回路は、第2の電圧(例えば5ボルト)よりも高い第1の内部電圧(例えば7ボルト)に第2の電圧を変換するための第1のチャージポンプ回路ならびに第1の内部電圧(例えば7ボルト)よりも高い第2の内部電圧(例えば10ボルト)に第2の電圧(例えば5ボルト)を変換するための第2のチャージポンプ回路を含むことができる。
【００１８】
上述のように、第1の内部電圧および第2の内部電圧を使用して、フラッシュメモリに関する様々なデータアクセス動作をサポートすることができる。例えば、第1の内部電圧は、フラッシュメモリの記憶セルに記憶されたデータに関する読出し動作をサポートするために使用される7ボルト信号とすることができる、第2の内部電圧は、フラッシュメモリ中の記憶セルに関する消去動作をサポートする20ボルト信号とすることができる、等々である。様々な発生電圧の多くの特有の使用法が本明細書において後で説明される。
【００１９】
さらなる例示の実施形態では、メモリデバイスは、電力管理回路(例えば電圧変換器回路)およびフラッシュメモリの一方または両方が存在する基板(例えば、半導体基板、回路基板など)を含むことができる。
【００２０】
メモリデバイスおよび/または基板は、メモリデバイスの外部にある第1の電力源から第1の電圧を受け取るためのそれぞれの第1の導電性パッドまたは電力入力ピンを含むことができる。メモリデバイスおよび/または基板は、メモリデバイスの外部にある第2の電力源から第2の電圧を受け取るための第2の導電性パッドまたは電力入力ピンを含むことができる。したがって、従来の用途におけるように単一の電圧だけを受け取る代わりに、本明細書の実施形態は、多数の外部電力供給部から受け取る電力の受取りおよび使用をサポートする。
【００２１】
本明細書で説明される適切な実施形態に向けて第1および第2の電圧の伝達をサポートするために、基板(例えば半導体基板)は、i)第1の電圧をフラッシュメモリに伝達するための第1の導電経路と、ii)第2の電圧を電力管理回路に伝達するための第2の導電経路とを含むことができる。さらに、基板は、電力管理回路によって発生された電圧をフラッシュメモリに伝達するためにいくつかの導電経路を含むことができる。
【００２２】
本明細書で説明されるようなメモリデバイスは、1つまたは複数の入力電圧の存在または大きさを感知し、フラッシュメモリを作動させるのに使用される1つまたは複数の内部電圧を発生させるために適切な入力電圧を自動的に選択するように構成することができることにさらに留意されたい。例えば、メモリデバイスは、第2の電圧をモニタするために検出器回路を含むことができる。第2の電圧が閾値よりも低い時間の間、検出器回路は、第2の電圧ではなく第1の電圧に基づいて1つまたは複数の内部発生電圧(例えば、電力管理回路によって発生されたメモリデバイスの内部電圧)を引き出すように電力管理回路に通知するか、またはそれを制御する信号を発生することができる。第2の電圧が閾値を超えている時間の間、検出器回路は、第1の電圧ではなく第2の電圧に基づいて少なくとも1つの内部電圧(例えば、電力管理回路によって発生されたメモリデバイスの内部電圧)を引き出すように電力管理回路に通知する信号を発生することができる。したがって、電力管理回路は、本明細書の実施形態に従って多数の入力電圧のうちの選択された1つに基づいて内部電圧を発生する。
【００２３】
追加の実施形態は、内部電圧を生成するために使用されるべき特定の外部電圧を制御レジスタまたは論理入力により電気的に選択するのをサポートする。
【００２４】
これらの実施形態および他の実施形態は本明細書において後でより詳細に説明される。
【００２５】
上記のように、本明細書の技法は、フラッシュ技術、電気的消去可能半導体メモリ、不揮発性メモリなどの使用をサポートするもののようなメモリデバイスおよびシステムでの使用に十分に適する。しかし、本明細書の実施形態はそのような用途での使用に限定されず、本明細書で説明される技法は他の用途にも十分に適することに留意するべきである。
【００２６】
さらに、本明細書の様々な特徴、技法、構成などの各々は本開示の様々な場所で説明されるが、全般的に、概念の各々は、互いに独立に、または実現可能な場合に互いの組合せで実行できるものである。したがって、本発明の少なくともいくつかの例示の実施形態は多くの異なる方法で具現および考察することができる。
【００２７】
次に、より詳細には、図1は、本明細書の実施形態によるメモリデバイス110を示す例示図である。
【００２８】
本例との関連では、メモリデバイス110は入力部112(例えば、入力部112-1、入力部112-2、および入力部112-3)、電力管理回路120、およびメモリ管理回路130を含む。電力管理回路120は、入力電圧Vpp(例えば第2の電圧)を内部電圧V1、V2、…、Vkに変換するために1組の1つまたは複数の電圧変換器回路122(例えば、電圧変換器回路122-1、電圧変換器回路122-2、…、電圧変換器回路122-Kなどの電圧変換器回路)を含む。メモリ管理回路130は、データを記憶するためのメモリ135(例えば、フラッシュメモリなどの不揮発性半導体メモリ)を含む。
【００２９】
メモリ管理回路130は、メモリ135にアクセスするためのI/O論理138および関連回路をさらに含む。
【００３０】
動作中、メモリデバイス110の入力部112-1(例えば、1つまたは複数の電力入力ピン、パッド、導電経路など)は、フラッシュメモリ135に少なくとも電力を供給するために使用される第1の電圧(例えばVcc)を受け取る。Vccは、メモリ135へのアクセスをサポートするI/O論理138および関連回路などの他の回路に電力を供給するために使用することができる。
【００３１】
代替の実施形態では、メモリデバイス110は、I/O論理138の一部に電力を供給するためにさらに別の電圧入力部を含むことができることに留意されたい。したがって、メモリデバイス110は2つの異なる入力電力供給電圧だけの受取りに限定されない。
【００３２】
本例との関連では、電圧Vssは、第1の電圧Vccおよび/または第2の電圧Vppに1つまたは複数の対応する戻り経路を与える1つまたは複数の信号用接地を表す。戻り経路は電力入力部であると見なされない。さらに、メモリデバイス110の入力部112-2(例えば、1つまたは複数の電力入力ピン、パッド、導電経路など)は、電力管理回路120に供給または伝達される第2の電圧(例えばVpp)を受け取る。一実施形態では、VppはVccよりも大きい。
【００３３】
メモリデバイス110の入力部112-3は、接地(例えば、1つまたは複数の戻り経路)または電圧Vssを受け取る。
【００３４】
したがって、図1に示されるように、メモリデバイス110は、多数の外部電力源から電圧を受け取るために様々な入力部112を含む。例えば、第1の電力源はメモリデバイス110に電圧Vccを供給し、第2の電力源はメモリデバイス110にVppを供給する。他の実施形態は、上述のようにさらに追加の電力入力部を含むことができることに留意されたい。
【００３５】
図示のように、メモリデバイス110およびメモリデバイス110中の対応する基板は、i)メモリ管理回路130中のフラッシュメモリ135および関連回路に第1の電圧Vccを伝達するための導電経路105-1と、ii)電力管理回路120に第2の電圧Vppを伝達するための導電経路105-2とを含むことができる。
【００３６】
さらに、メモリデバイス110および対応する基板(その基板上に電力管理回路120およびメモリ管理回路130が存在する)は、電力管理回路120によって発生された内部電圧V1、V2、…、Vkをフラッシュメモリ135に伝達するためにいくつかの導電経路(例えば、導電経路126-1、導電経路126-2、…、導電経路126K)を含むことができることに留意されたい。
【００３７】
したがって、導電経路105-2を介して、メモリデバイス110の電力管理回路120は電圧Vpp(例えば、第1の外部電力供給)を受け取る。Vppに基づいて、電力管理回路120は、メモリ動作をサポートするためにメモリ135に伝達される(メモリデバイス110中の導電経路126を介して)1つまたは複数の内部電圧V1、V2、…、Vkを引き出す。
【００３８】
例示の一実施形態では、電力管理回路120は、第2の電圧Vpp(例えば5ボルト)を受け取り、それをV1=7ボルト(例えば、読出し動作をサポートする)、V2=10ボルト(例えば、パス動作をサポートする)、…、Vk-1=18ボルト(例えば、プログラミング動作をサポートする)、およびVk=20ボルト(例えば、消去動作をサポートする)などの様々な電圧レベルに変換する。上述のように、1つまたは複数の内部発生電圧V1、V2、…、Vkは、i)フラッシュメモリ中のセルのプログラミング、ii)メモリ135中のセルの消去、iii)メモリ135中のセルからのデータの読出しなどの動作をサポートするためにメモリ135に伝達される(例えば、供給される)。
【００３９】
上述の電圧は単に例であり、電力管理回路120によって生成される実際の電圧は用途に応じて変わることがあることに再度留意されたい。
【００４０】
Vppを内部電圧V1、V2、…、Vkに変換するために、電力管理回路120は、例えば1つまたは複数のチャージポンプ回路などの電圧変換器回路122を含む。
【００４１】
一般に、1つのタイプのチャージポンプは、より高い電圧かまたはより低い電圧のいずれかを生成するために多段のキャパシタをエネルギー蓄積要素として使用する電子回路である。チャージポンプはある形態のスイッチングデバイスを使用して、キャパシタへの電圧の接続を制御する。一実施形態では、電圧変換器回路122は図6に関して図示および説明されるようなディクソン型チャージポンプを含む。
【００４２】
実際の動作周波数は用途に応じて変わるが、チャージポンプ作用は一般にキロヘルツからメガヘルツの範囲で作動することに留意されたい。さらに、より高い電圧またはより低い電圧を生成することに加えて、電力管理回路120中のコントローラおよび回路トポロジーに応じて、電圧を反転させ、ならびに断片的な電圧出力を生成するようにチャージポンプを構成することができることに留意されるべきである。
【００４３】
さらに図1を参照すると、チャージポンプは、内部電圧V1、V2、…、Vkを生成するために使用される場合、一般に、より高い電圧を生成するとき入力電圧と出力電圧との間の差が小さいほどより効率的である。言い換えれば、上記のように、変換効率は、5ボルト入力を20ボルト出力に変換するチャージポンプよりも3.3ボルト入力を20ボルト出力に変換するチャージポンプでは低い。したがって、本明細書で説明されるように、より高い入力電圧Vpp(Vccではなく)に基づいて内部電圧V1、V2、…、Vkを発生させると、電力管理回路120の電力変換効率は向上する。
【００４４】
したがって、本明細書で説明されるように別の電圧入力(例えばVpp)をメモリデバイス110に付加することを犠牲にして、電力管理回路120のサイズおよび複雑さを低減することができるが、その上さらに様々なメモリ動作を行うために適切な電圧を供給することができる。より詳細には、電力管理回路120に電力を供給し、内部電圧V1、V2、…、Vkを生成するのにVppを(Vccの代わりに)使用すると、同じ出力電圧を生成するのに必要とされるチャージポンプのいくつかの段を減らすことができる。例えば、3.3ボルト入力を20ボルトに変換するには24段チャージポンプを必要とすることがあるが、一方、5ボルト入力を20ボルトに変換するには10段チャージポンプしか必要としないことがある。したがって、本明細書の実施形態は、内部電圧V1、V2、…、Vkを生成するのに使用される対応する電圧変換器回路のサイズおよび複雑さを低減する。
【００４５】
本明細書で説明されるような実施形態を実行するために、メモリデバイス110は、電力管理回路120およびフラッシュメモリ135の一方または両方が存在する基板(例えば、半導体基板、プリント回路基板、可撓性回路基板など)を含むことができる。メモリデバイス110および/または基板は、メモリデバイスの外部にある第1の電力源から第1の電圧を受け取るためのそれぞれの導電性パッドまたは電力入力ピンならびにメモリデバイスの外部にある第2の電力源から第2の電圧を受け取るための第2の導電性パッドまたは電力入力ピンを含むことができる。
【００４６】
例示の電圧範囲として、入力部112-1は、メモリ135に関連する電力要件に応じて1.5ボルトと3.5ボルトとの間の電圧などの電圧Vccの受取りをサポートすることができる。入力部112-2は、より高い入力電圧Vpp(例えば、前記のようにVppはVccよりも大きくすることができる)の受取りをサポートするように構成することができる。
【００４７】
例示の電圧値および範囲に関する上記の説明は単に例示の目的のものであり、入力電圧(例えば、VppおよびVcc)の実際の値は用途に応じて変わり得ることに再度留意されたい。
【００４８】
上記の説明に基づいて、本明細書の実施形態は、上記のような欠陥および/または当技術分野で周知の他の欠陥を克服するように構成されたメモリデバイス110を含む。例えば、本明細書の実施形態によれば、メモリデバイス110はデータを記憶するためのメモリ135を含む。入力部112-1で受け取られた同じ入力電圧(例えばVcc)を用いてメモリ135および電圧変換器回路122の両方に電力を供給する代わりに、メモリデバイス110は電圧Vppを受け取るための追加の入力部112-2を含む。
【００４９】
要約すると、メモリ機能(例えば、読出し、プログラミング、消去など)を働かせるための内部電圧V1、V2、…、Vkを発生させるのに別個のおよび/またはより高い入力電圧Vppを使用すると、上述のような従来のメモリデバイスと比べて利点が与えられる。例えば、電力管理回路120および対応する電圧変換器回路122は、メモリ135に電力を供給するために使用されるよりも高い入力電圧に基づいて内部電圧V1、V2、…、Vkを発生させるときより効率的である。言い換えれば、メモリ135および/またはI/O論理138は比較的低い電圧Vccで作動することができ、電力管理回路120および対応する電圧変換器回路122はより高い電圧で作動することができる。より高い入力電圧Vppを使用すると、変換器効率が向上し(例えば、電力消費が低減し)、したがって、内部電圧V1、V2、…、Vkを生成するのに必要とされるそれぞれの変換器回路(例えばチャージポンプ回路)のサイズおよび複雑さが低減される。
【００５０】
より高い電圧Vppを使用すると(Vccを使用するのとは対照的に)、メモリデバイス110のメモリ135に関する読出し/プログラム/消去性能も向上させることができるが、それは、メモリ135に関するメモリ動作をより迅速に実行するのに必要であるより高い内部電圧V1、V2、…、Vkを発生させることがより容易であるからである。すなわち、より高い内部電圧V1、V2、…、Vkの発生はより速い読出し/プログラム/消去動作をサポートする。電力管理回路120が入力電圧Vcc(Vppではなく)に基づいて内部電圧V1、V2、…、Vkを発生させる場合、内部電圧V1、V2、…、Vkは比例して低減し、それによりメモリ動作を実行する総合性能が低下する。言い換えれば、Vppなどの特別の電圧入力が対応するメモリシステムにおいて利用可能でない状況では、メモリデバイス110は、入力部112-2で電圧Vccを受け取り、より低い内部電圧V1、V2、…、Vkを生成し、さらに依然として作動することができるが、より遅い読出し/プログラム/消去速度で作動する。しかし、ほとんどの用途は、電力管理回路120に電力を供給するためのVppなどの別の電圧から利益を得るであろう。
【００５１】
図2は、本明細書の実施形態による多数の電力入力部を含むメモリデバイス110の例示図である。全般的に、図2のメモリデバイス110は図1に関する上記の説明と同じ動作をサポートする。しかし、図2のメモリデバイス110は、Vppが電力管理回路120用の第1の電力源として使用できること、およびVccがメモリコア(例えば、メモリ135)ならびに対応する制御およびI/O論理138用の第1の電力源であることを示す。しかし、さらに、図2に示されるように、Vccは、基準発生器、主発振器、クロックドライバなどのような機能をサポートするために内部電力管理回路120のいくつかの部分で使用することができる。列デコーダおよび列前置デコーダにおける局所チャージポンプなどの機能を行うためにメモリ135のいくつかの部分でVppを使用できることも留意されたい。
【００５２】
図3は、本明細書の実施形態に従って入力電力を選択し、内部電圧を生成するための検出器回路を含むメモリデバイスの例示図である。そのような実施形態では、本明細書で説明されるようなメモリデバイス110は、1つまたは複数の入力電圧の存在または大きさを感知し、メモリ135を作動させるのに使用される1つまたは複数の内部電圧を発生させるための適切な入力電圧を自動的に選択するように構成することができる。言い換えれば、使用者または製造業者はメモリデバイス110を対応するメモリシステム中に含め、動作中、VccおよびVppの両方をデバイスに印加することができる。この例では、上記のように、電力管理回路120は入力電圧Vppに基づいて内部電圧V1、V2、…、Vkを生成する。別の例によれば、電圧Vppが故障しているかあるいは使用者または製造業者がVppを接地に接続する(またはVppを開回路として放置する)場合、検出器回路310は(スイッチ305を介して)そのような状態を検出し、それぞれの内部電圧V1、V2、…、Vkを生成するために電圧Vccを(電圧Vppの代わりに)電圧変換器回路122の入力部に伝達することができる。したがって、Vppが利用可能でない場合、電圧Vccは内部電圧V1、V2、…、Vkを発生させるためのバックアップとして使用することができる。
【００５３】
一実施形態では、図示のような例示のポンプはより低い電圧に基づいて作動するように設計することができる。しかし、より高い電圧が電圧変換器回路122(例えばチャージポンプ回路)を作動させるために使用される場合、ポンプはより速くなり、かつより速く遮断する。
【００５４】
検出器回路310が、入力電圧Vccまたは入力電圧Vppを自動的に選択するかどうかを判断することができる1つの方法は、入力部112-2の電圧を閾基準値と比較することである。入力部112-2の電圧が閾値よりも大きい場合、検出器回路310はスイッチ305を制御して、入力部112-2の電圧を電圧変換器回路122に伝達する。入力部112-2の電圧が閾値よりも小さい場合、検出器回路310はスイッチ305を制御して、入力部112-1の電圧を電圧変換器回路122に伝達する。
【００５５】
検出器回路310が、電圧Vccまたは電圧Vppを自動的に選択するかどうかを判断することができる別の方法は、入力部112-2の電圧を入力部112-1の電圧と比較することである。入力部112-2の電圧が入力部112-1の電圧よりも大きい場合、検出器回路310はスイッチ305を制御して、電圧Vppを電圧変換器回路122に伝達する。入力部112-2の電圧が入力部112-1の電圧よりも小さい場合、検出器回路310はスイッチ305を制御して、内部電圧V1、V2、…、Vkを生成するために電圧Vccを電圧変換器回路122に伝達する。したがって、電力管理回路120の検出器回路310は、多数の入力電圧の状態に基づいて内部電圧V1、V2、…、Vkを発生させることができる。
【００５６】
一実施形態では、入力電圧が等しい場合、メモリデバイス110は上記のようにおよび図2に示したように作動することができる。
【００５７】
上記のような様々な動作モードに基づいて、単一電力供給モード(例えば、Vccが電力管理回路120およびメモリ管理回路に電力を供給するために使用される)と複式電力供給モード(例えば、図1におけるようにVccおよびVppを使用する)との間のモードの切替えが、例えば、VppピンのレベルをVcc供給電圧と比較する比較器を使用してVppの電圧レベルまたは健全性を検出することによって、自動的に行われ得る。したがって、使用者がVppピンを接地(0V)に接続した場合、メモリはVcc供給を使用して内部高電圧ポンプに供給することになる。使用者がVppを適切な電圧(5〜12V)に接続した場合、メモリはVpp供給を使用してより高い効率の動作でポンプに電力を供給することができる。
【００５８】
さらなる実施形態では、メモリデバイス110のメモリ管理回路130は、電力管理回路120がVccに基づいて内部電圧V1、V2、…、Vkを発生するいわゆる単一電力供給モード、または電力管理回路がVppに基づいて内部電圧V1、V2、…、Vkを発生するが、メモリ135はVccによって電力を供給されるいわゆる二重モードを手動でまたは電子的に選択する(例えば、構成コマンドを介して)ための制御レジスタを含むことができる。
【００５９】
より詳細には、異なる電力供給モード間を切り替えるために検出器回路310およびスイッチ305の使用を加えることの代替として、メモリ管理回路130は、ソフトウェアコマンドに基づいて単一電力供給モードと複式電力供給モードとの間を選択的に切り替えるために構成レジスタ(例えばデバイス制御構成レジスタ)を含むことができる。以下で説明されるようなレジスタへのいくつかの付加物は、多数の外部電力源の柔軟な使用を可能にする。デジタルコントローラデバイス(メモリデバイスの内部または外部にある)は、以下の表1におけるように、メモリデバイス110を作動させるためにどのモードを使用するべきかを制御レジスタに書き込み、それを選択するように構成することができる。内部電圧V1、V2、…、Vkを生成するための供給源としてVccを選択するために、メモリデバイス110に関連するコントローラは、以下の表1においてデバイス制御レジスタのビット0に論理0を書き込む。内部電圧V1、V2、…、Vkを生成するための供給源としてVppを選択するために、コントローラは、以下の表1においてデバイス制御レジスタのビット0に論理1を書き込む。
【００６０】
【表１】
2013077375.tif 000003
【００６１】
いくつかの例示の実施形態によれば、フラッシュメモリデバイス135中の読出しデバイス情報レジスタ(以下の表2におけるような)は、ビット6およびビット7に基づいたメモリデバイス110の可能な構成に関する情報を提供することができる。例えば、ビット6および7が論理「0」である場合、これは、内部電圧を発生させるために所与のメモリデバイス110が入力電圧Vccを使用することを示す。ビット6が「0」であり、ビット7が「1」である場合、これは、内部電圧を発生させるために所与のメモリデバイス110が入力電圧Vppを使用することを示す。最後に、ビット6が「1」であり、ビット7が「0」である場合、これは、内部電圧を発生させるために入力電圧Vppまたは入力電圧Vccを使用するように、所与のメモリデバイス110がコントローラによって構成され得ることを示す。したがって、デバイス構成レジスタを使用して、どの電力供給オプションがメモリデバイス110によってサポートされるかを示すことができる。
【００６２】
【表２】
2013077375.tif 000004
【００６３】
図4は、本明細書の実施形態によるメモリデバイス110に関連するサンプルパッケージフォームファクタを示す例示図である。見やすくするために、垂直な一連のドットは、ピンからメモリデバイス410への接続を表す。
【００６４】
図示のように、パッケージ410は、例えば48ピンTSOP1型パッケージ(12ミリメートル×20ミリメートル)として具現することができる。パッケージ410のピン1は、メモリデバイス110の入力部112-2に伝達される入力電圧Vppを受け取るための専用のものである。パッケージ410のピン12は、メモリデバイス110の入力部112-1に伝達される電圧Vccを受け取るための専用のものである。ピン13は、対応する接地電圧(例えば、入力部112-3)に取り付けられることになる。
【００６５】
ピン28およびピン44は、前記のようなI/O論理138の部分に別々に電力を供給するための追加の入力部の例である。ピン30およびピン43は電圧Vccqに関連する接地に接続されることになる。
【００６６】
図4のパッケージ410に関連するさらなる詳細は、米国仮特許出願第60/902,003号に見いだすことができる。
【００６７】
図5は、本明細書の実施形態による1つまたは複数のメモリデバイス110を含むメモリシステム500の例示図である。図示のように、メモリシステム500は、例えば、コンピュータシステムのマザーボード、120ボルト壁付コンセント、USBコネクタに関連する電力などの供給源から供給される電圧VINPUTを受け取るために電力変換器回路550を含む。電力変換器550に電力を供給するために入力されるVINPUTおよび恐らく1つまたは複数の他の電圧に基づいて、電力変換器550は1つまたは複数の異なる電圧(例えばVccおよびVpp)を発生する。発生された電圧VccおよびVppは1つまたは複数のメモリデバイス110(例えばメモリデバイス110-1、メモリデバイス110-2、…、メモリデバイス110-X)に電力を供給するために適用される。
【００６８】
前述の実施形態の代替として、基板505に存在する電力供給デバイスによって変換されることを必要とせずに、外部供給源から電圧Vppおよび電圧Vccを受け取ることができることに留意されたい。したがって、電力変換器550は、異なる電力供給電圧VccおよびVppの利用可能性に応じて随意である。
【００６９】
前記のように、メモリシステム500中の1つまたは複数のメモリデバイスの各々は、電圧Vccによって電力が供給されるそれぞれのフラッシュメモリ135と、電圧Vppを受け取り、それを、対応するメモリデバイスに記憶されたデータの管理のためのメモリ動作を実行するためにそれぞれのフラッシュメモリによって使用される少なくとも1つの電圧に変換するためのそれぞれの電力管理回路120とを含むことができる。
【００７０】
メモリシステム500は、メモリデバイスの組が存在する基板505(例えば、回路基板、プリント回路基板、フレックステープ、単一パッケージ中の多数のチップ)を含むことができる。電力変換器550およびアクセスコントローラ560などのオプションの回路は、基板505上に同様に存在するか、または基板505に対して1つまたは複数の遠く離れた場所に(例えばマザーボード、コントローラなどの上に)存在することができる。
【００７１】
電圧VccおよびVppをメモリデバイスに伝達するために、基板は導電経路510を含むことができる。図示のように、導電経路510-1は電圧Vccを基板505上のメモリデバイスに伝達する。導電経路510-2は電圧Vppを基板505上のメモリデバイスに伝達する。
【００７２】
前記のような実施形態によれば、基板505上の各メモリデバイスは電圧Vccをそれぞれのメモリデバイスのフラッシュメモリに送り出すために対応する第1の電力入力ピンを含むことができる。さらに、基板505上の各メモリデバイスは電圧Vppをそれぞれのメモリデバイスの電力管理回路に送り出すために対応する第2の電力入力ピンを含むことができる。
【００７３】
前記のように、それぞれの電力管理回路によって発生された1つまたは複数の内部電圧は、i)それぞれのフラッシュメモリ中のセルのプログラミング、ii)それぞれのフラッシュメモリ中のセルの消去、iii)それぞれのフラッシュメモリ中のセルからのデータの読出しなどの機能を可能にする。
【００７４】
メモリシステム500は、多くの異なるタイプの民生用および商用の用途で使用することができる。例えば、一実施形態では、メモリシステム500は、コンピュータのUSBポートに接続するメモリスティックなどのＵＳＢメモリ(thumb drive)デバイスである。そのような例では、USBポートは、局所的にVccにダウン変換されるVppなどの電圧を供給することができる。VppおよびＵＳＢメモリデバイス中で局所的に発生されたVccは共にＵＳＢメモリデバイス(例えば、いわゆるメモリスティック)中の対応する1つまたは複数のメモリデバイスに供給され、本明細書で説明されるような機能を実行する。
【００７５】
別の実施形態によれば、メモリシステム500は、マザーボードに着脱可能に接続する単一またはデュアルインラインメモリボードとすることができる。
【００７６】
別の実施形態によれば、メモリシステム500は、コンピュータシステムに関連する固体内部メモリドライブである。
【００７７】
別の実施形態によれば、メモリシステム500はコンピュータシステムによりアクセス可能な外付けドライブである。したがって、メモリシステム500は、用途に応じて多くの異なるフォームファクタで構成することができる。
【００７８】
図6は、本明細書の実施形態に従ってVppまたはVccなどの入力電圧を内部電圧V1、V2、…、Vkのうちの1つに変換するための電圧変換器回路122を示す例示図である。電力管理回路120は信号CLKおよびCLK#を発生し、それらを各チャージポンプ段(例えば、段1、段2、…、段N)の入力部に加える。CLKおよびCLK#は、図示のようなVccレベル信号とするか、または代替としてより高い効率のためにVppレベル信号とすることができる。図示のようなクロック信号および入力電圧の印加に基づいて、電圧変換器回路122は内部電圧V1を生成する。前記のように、電力管理回路120は、他の内部電圧V2、…、Vkを生成するために多数の他の電圧変換器回路122(図6に示されたものと同様の)を含むことができる。
【００７９】
より詳細には、図6は、例示のN段倍率器(例えば、多数の電圧変換器のうちの1つ)の典型的な電圧波形および多数の電圧変換器のうちの1つに関連する対応する動作の図を含む。本明細書の実施形態に従って電圧変換器回路122を電力管理回路120で使用することができることに再度留意されたい。
【００８０】
図6に示されるように、2つのクロック(すなわち、CLKおよびCLK#)は振幅Vccを伴う逆位相であり、一連のスイッチの対応するゲートに容量的に結合される。本例との関連では、電圧変換器回路122(例えば、倍率器)は、バケットブリゲード遅延線と同様の方法で作動するが、一連のスイッチ内のスイッチ間のノードの電圧は各ポンピングサイクルの後にリセットされず、その結果、平均ノード電圧ポテンシャル(例えば、一連のスイッチ内のあるスイッチと次のスイッチとの間のノードの電圧)はスイッチチェーンの入力部から出力部まで次第に増加し、電圧V1が生成される。この動作は、電圧を増倍させるためにMOS(金属酸化物半導体)集積回路でしばしば使用されるよく知られた「ブートストラップ」技法に原理上類似している。
【００８１】
図6に示されるような電圧変換器回路122は例としてのみ示されており、入力電圧を出力電圧に変換するために他の変換器回路または回路類を電力管理回路120で使用することができることに再度留意されたい。
【００８２】
図7は、本明細書の実施形態による電力管理回路120および関連回路を示す例示図である。図示のように、電力管理回路120は、様々な電圧変換器回路の動作を起動するために電力供給コントローラ702を含む。電力供給コントローラ702からの入力に基づいて、基準発生器710は変換器122ごとに異なる基準電圧を生成する。主発振器はクロック信号を生成する。
【００８３】
調整器715(例えば、調整器715-1、調整器715-2、調整器715-3、調整器715-4、および調整器715-5)の各々は、所与の電圧変換器によって生成されることになる対応する電圧に応じて対応する基準電圧を受け取る。例えば、調整器715-1は電圧基準Verase_refを受け取る、調整器715-2は電圧基準Vprogram_refを受け取る、等々である。電圧調整器715は、対応する生成される電圧が電圧変動範囲内にあるかどうかを対応するドライバ720に指し示す。
【００８４】
ドライバ720(例えば、ドライバ720-1、ドライバ720-2、ドライバ720-3、ドライバ720-4およびドライバ720-5)の各々は、1つまたは複数の制御信号を、発振器705からの主クロック信号および対応する調整器715から受け取るそれぞれの入力制御に応じて対応するチャージポンプユニット730に出力する。次に、チャージポンプユニット730(例えばチャージポンプ730-1、チャージポンプ730-2、チャージポンプ730-3、チャージポンプ730-4、およびチャージポンプ730-5)は、様々なメモリ動作をサポートするために使用されるそれぞれの内部電圧V1、V2、…、V5を生成する。
【００８５】
典型的には、メモリデバイス110のメモリ135中のフラッシュメモリセル(NANDフラッシュまたはNORフラッシュ)は、ファウラー-ノルドハイム(F-N)トンネリングまたはホットエレクトロン注入のいずれかによって消去またはプログラムされる。消去、プログラム、および読出し動作、ならびにセルレベルでそのような動作を実行するための内部電圧V1、V2、…、Vkの使用が、以下の図8〜図11の例示のNANDフラッシュメモリの実施形態で示される。
【００８６】
本明細書において後でより詳細に説明されるように、メモリ135に関連する読出し動作を実行するために、電力管理回路120はVread電圧およびVread7電圧、すなわち
・Vread(いくつかの例では4.5V〜5.5V):選択されたNANDストリング中の非選択セルゲートへのワード線電圧
・Vread7(いくつかの例では6〜7V):選択されたブロックデコーダ中のVreadパス電圧を発生することができる。
【００８７】
プログラミング動作を実行するために、電力管理回路はVpgmおよびVpass、すなわち
・Vpgm(いくつかの例では14V〜20V):選択されたNANDストリング中の選択されたセルゲートへのワード線電圧
・Vpass(いくつかの例では8V〜14V):選択されたNANDストリング中の非選択セルゲートへのワード線電圧を発生することができる。
【００８８】
消去動作を実行するために、電力管理回路はVerase、すなわち
・Verase(いくつかの例では約20V):セル基板への消去電圧を発生することができる。
【００８９】
当業者なら理解できるように、上述の高い電圧のレベルは、セル技術、デバイス技術、およびプロセス技術によって変わることがある。
【００９０】
図8は、本明細書の実施形態によるメモリセルに関する消去動作を示す例示図である。
【００９１】
NANDフラッシュメモリの実施形態では、メモリ135中のセルの消去およびプログラミングは共にF-Nトンネリングによって管理される。消去動作中、メモリ135の対応するセル810の上部ポリ815(すなわち上部ゲート)はVss(接地)にバイアスされ、一方、セル810の基板830は電力管理回路120によって生成された消去電圧Vers(例えば20ボルト)にバイアスされる。セル810のソースおよびドレインは浮遊される(ソースおよびドレインは、P基板830からn+ソース/ドレインへの接合順バイアスのためにVers(例えばVerase)に自動的にバイアスされる)。この消去バイアス状態によって、浮遊ポリ820(すなわち浮遊ゲート)中の捕獲された電子(電荷)は、図示のようなトンネル酸化物825を通して基板830に一様に放出される。
【００９２】
消去されたセルのセルVth(例えば電圧閾値)は、図8のグラフ850に示されるように負になる。言い換えれば、消去されたセルはオン状態のトランジスタである(通常、0VのゲートバイアスVgでターンオンされる)。
【００９３】
図9は、本明細書の実施形態によるセルプログラム動作を示す例示図である。
【００９４】
図示のように、プログラム動作中、メモリ135の例示のセル910の上部ポリ915(すなわち上部ゲート)はプログラム電圧Vpgmにバイアスされ、一方、セル910の基板930、ソース、およびドレインはVss(接地)にバイアスされる。このプログラムバイアス条件によって、基板930中の電子(電荷)は、トンネル酸化物925を通して浮遊ポリ920(すなわち浮遊ゲート)に一様に注入される。プログラムされたセルの電圧閾値は、図9のグラフ950に示されるように正になる。言い換えれば、プログラムされたセルはオフ状態のトランジスタである(通常、0VのゲートバイアスVgでターンオフされる)。
【００９５】
図10は、本明細書の実施形態による消去されたセルの読出しを示す例示図である。
【００９６】
メモリ135中のセルのセルデータを読み出すために、選択されたセル(例えばセル1010)の対応するゲートおよびソースは0Vにバイアスされる。
【００９７】
図10に示されるように消去されたセルなどのセル1010において、消去されたセル1010は負の閾値電圧を有し(グラフ1050に示されるように)、したがって、ドレインからソースへのセル電流(Icell)が所与のバイアス条件下で存在する。
【００９８】
図11は、本明細書の実施形態によるプログラムされたセルの読出しを示す例示図である。
【００９９】
上記のようにメモリ135中のセルのセルデータを読み出すために、選択されたセル(例えばセル1110)の対応するゲートおよびソースは0Vにバイアスされる。
【０１００】
セル1110が図11に示されるようにプログラムされている場合、プログラムされたセル1110は正の閾値電圧を有し(グラフ1150に示されるように)、ドレインからソースへのセル電流は所与のバイアス条件下で存在しない。各ビット線に接続された感知増幅器はセルデータを感知およびラッチし、図10のセル1010などの消去されたセル(オン-セル)は論理「1」として感知され、図11におけるようなセル1110などのプログラムされたセル(オフ-セル)は論理「0」として感知される。
【０１０１】
図12は、本明細書の実施形態によるメモリデバイス110に関連する読出しページ動作中のバイアス条件と、電力管理回路120によって発生された内部電圧(例えばVread)の使用とを示すNANDセルストリングの例示図である。
【０１０２】
メモリ135中の選択されたワード線(例えばワード線27)は0Vにセットされ、一方、非選択のワード線(例えばワード線0〜26および28〜31)、SSL、およびGSLは電圧Vread(例えば7ボルト)にバイアスされる。Vreadは電力管理回路120によって発生され、非選択のセルトランジスタ(例えばワード線0〜26および28〜31上のもの)をそれらのプログラムされた状態(すなわちセルVth)にかかわらず導電性にするのに十分な高さである。共通ソース線CSLは接地にセットされる。読出しバイアス条件が適用される場合、選択されたセルの電圧閾値(例えば、Vth)がセル電流Icellを決定する。このセル電流Icellは、ページバッファ中のビット線感知増幅器によって感知される。したがって、ビット線感知増幅器はセル1210の状態を検出することができる。
【０１０３】
図13は、本明細書の実施形態によるブロック消去動作を示す例示図である。
【０１０４】
メモリ135のフラッシュメモリセルはプログラムする前に消去されなければならない。一実施形態によれば、消去動作はセル別単位ではなくブロック単位で行われる。
【０１０５】
図13に示されるようにメモリ135のセルに対してブロック消去動作を実行するために、ポケットpウェル(PPウェル)基板1325は、電力管理回路120によって生成された消去電圧Versにバイアスされ、一方、選択されたブロックのビット線(B/L)および共通ソース線(CSL)は浮遊状態にセットされる。同時に、前述の状態にある間に、選択されたブロック中のワード線はすべて0Vにバイアスされ、一方、ストリング選択線(SSL)および接地選択線(GSL)は浮遊され、それら(例えば、SSLおよびGSL)と基板1325との間に生じる容量性減結合によって消去電圧Versまでブーストされる。この技法により、選択されたブロック中のすべての組のセルをF-Nトンネリングによって消去することができる。
【０１０６】
図14は、本明細書の実施形態によるページプログラム動作を示す例示図である。選択されたブロック中の選択されたページは、ページプログラムする前に消去されなければならず、消去されたセルは論理「1」として読み出されることに留意されたい。
【０１０７】
電力管理回路120によって発生された以下の電圧、すなわちVpgm、Vpass、およびVpiを使用して、以下で説明するようなページプログラム動作を実行する。
・プログラミング用のVpgm(例えば、本例との関連では約18V)は、選択されたセルに0Vのドレイン電圧でF-Nトンネリングを引き起こさせるように十分に高いプログラム電圧にセットされる。
・Vpiを「パスさせる」ためのVpass(例えば、本例との関連では約10V)は、選択されたストリング中の非選択のセルトランジスタをそれらのプログラムされた状態(すなわち、セルVth)にかかわらず導電性にするように十分に高いパス電圧にセットされる。同時に、Vpassは非選択のセルでF-Nトンネリングを引き起こさないように十分に低くあるべきである。
・プログラミングを禁止するVpi(例えば、本例との関連では約8V)は、選択されたセルにF-Nトンネリングを起こさせないために十分に高いプログラム禁止電圧にセットしなければならない。一般に、Vpiは供給電圧Vccよりも高く、Vpassよりも低い。
【０１０８】
論理「0」プログラムの場合には、選択されたビット線は0Vにセットされ、選択されたセルのチャネルは接地される。選択されたセルのゲートは第1の電圧Vpgmにバイアスされる。したがって、選択されたセルは、ドレインから浮遊ゲートへの電子注入(F-Nトンネリング)によってプログラムされる。
【０１０９】
論理「1」プログラムの場合には、プログラムする前の消去されたセルはセル状態(すなわち、消去されたセルの閾値電圧、Vth)を保持しなければならない。言い換えれば、セルプログラミングは妨げられる。セルプログラミングを妨げるために、選択されたセルビット線はVpiにセットされ、Vpiレベルは非選択のセルを通して選択されたセルのドレインに移送される。選択されたセルの電圧差(Vpgm - Vpi)はドレインから浮遊ゲートへのF-Nトンネリングを妨げる。
【０１１０】
前の例では、高いプログラム禁止電圧Vpiが、ビット線を通して直接にNANDストリングチャネルに供給された。最悪の場合、選択されたページ全体に対応するビット線がすべてVpiにセットされ(すなわち、選択されたページのセルがすべて論理「1」にプログラムされる場合)、それは以下の問題を引き起こす。
・Vpiは、プログラム動作中、内部高電圧発生器によって供給され、大容量チャージポンプが、高度に容量性のビット線にVpiを供給するのに必要とされる。これは、電力消費およびチップサイズの激烈な増大をもたらす。
・ビット線に接続されたページバッファは、Vpiを供給するために高電圧トランジスタを備えなければならない。高電圧トランジスタは、通常電圧(すなわちVcc)のトランジスタよりも大きく、それはページバッファサイズ(したがって、チップサイズ)を増大する。
・メモリのさらなる小型化では、高電圧ビット線の分離要求が課せられる。
・限定された電流供給を有する内蔵電圧発生器が高度に容量性のビット線をVpiまで充電することに起因して、プログラム速度がより遅くなる。
【０１１１】
図15は、本明細書の実施形態によるページプログラムバイアス条件を示す例示図である。
【０１１２】
図14で説明した問題を解決するために、図15に示されるセルフブースティングプログラム禁止方式を使用することができる。
【０１１３】
SSLトランジスタがターンオンであり、GSLトランジスタがターンオフである場合、プログラムされるべきセルのビット線電圧は0Vにセットされ、一方、プログラムが禁止されるべきセルのビット線電圧はVccにセットされる。0Vのビット線は、関連するユニットNANDストリングのチャネルを接地に結合する。プログラム電圧Vpgmが選択されたセルのゲートに印加されると、ゲートとチャネルとの間の大きい電位差が浮遊ゲート上への電子のF-Nトンネリングをもたらし、セルをプログラムする。
【０１１４】
プログラムが禁止されたセル(例えば、Vccがそれぞれのビット線に印加されているセル)では、ビット線は関連するチャネルを最初に事前充電する。ユニットNANDストリングのワード線電圧が、選択されたワード線ではプログラム電圧Vpgmまで、非選択のワード線ではパス電圧Vpassまで上昇すると、制御ゲート、浮遊ゲート、チャネル、およびバルクによる直列キャパシタンスは結合され、チャネルポテンシャルは自動的にブーストされる。
【０１１５】
プログラムが禁止されたストリングでは、結合されたチャネル電圧が[Vcc - Vth](Vth:SSLトランジスタの閾値電圧)まで上昇するので、SSLトランジスタは遮断され、チャネルは浮遊ノードになる。浮遊チャネル電圧はゲート電圧の約80%まで上昇することができる。したがって、プログラム電圧Vpgm(例えば、本例との関連では15.5〜20ボルト)およびパス電圧(本例との関連では10VなどのVpass)が制御ゲートに印加されると、プログラムが禁止されたセルのチャネル電圧は本例との関連では約8Vまでブーストされる。この高いチャネル電圧は、プログラムが禁止されたセルでF-Nトンネリングが生じないようにする。この技法を使用すると、ビット線により高い電圧Vpi(本例との関連では約8V)を印加するという要件に起因する欠点をすべて除くことができる。
【０１１６】
図16は、本明細書の実施形態によるブロックデコーダを示す例示図である。ブロックデコーダ用の回路の実現には多くの変形があることに留意されたい。
【０１１７】
ストリング選択線SSL、ワード線WL0からWL31、接地選択線GSL、および共通ソース線CSLは、ブロックデコーダの出力信号BD_outによって共通に制御されるパストランジスタTSS、TS0からTS31、TGS、およびTCSによるSS、S0からS31、GS、およびCSの共通信号によって駆動される。
【０１１８】
局所チャージポンプは、パストランジスタTSS、TS0からTS31、TGS、およびTCSを制御するための高電圧スイッチング回路である。それは、一般に、エンハンスメント型NMOSトランジスタ、空乏型NMOSトランジスタ(DEP)、ネイティブNMOSトランジスタ(NAT)、および2入力NANDゲートからなる。ブロックデコーダラッチ出力BDLCH_outがVddであり、HVenbが0Vであり、入力OSCが発振している場合、ブロックデコーダの出力信号BD_outはVhvまで上昇される(注:局所チャージポンプは周知の回路技法である)。
【０１１９】
入力RST_BDが高位にパルス化される(短パルス)場合、ラッチ出力BDLCH_outは0Vにリセットされ、入力LCHBDがXp、Xq、Xr、およびXtの有効列プリデコード化アドレス信号で高位にパルス化される(短パルス)場合、デコードされたアドレスはラッチされる。
【０１２０】
図17は、本明細書の実施形態によるメモリデバイス110に関連する方法を示す例示の流れ図1700である。全般に、流れ図1700は上記のような概念のうちのいくつかを取り込んでいる。流れ図のすべてにおいてステップの順序は単に例であって、ステップは全般的に任意の順序で行うことができる。例えば、下記のステップ1710がステップ1715に先行しなければならない等々の理由はない。
【０１２１】
ステップ1710において、メモリデバイス110は電圧Vccを受け取る。
【０１２２】
ステップ1715において、メモリデバイス110は、電圧Vccを利用して、メモリデバイス110中のフラッシュメモリ135に電力を供給する。
【０１２３】
ステップ1720において、メモリデバイス110は電圧Vppを受け取る。
【０１２４】
ステップ1725において、メモリデバイス110は、フラッシュメモリ135に関連するメモリ制御動作を可能にする1つまたは複数の内部電圧V1、V2、…、Vkに電圧Vppを変換する。
【０１２５】
図18は、本明細書の実施形態によるメモリデバイス110に関連する方法を示す例示の流れ図1800である。全般に、流れ図1800は上記のような概念のうちのいくつかを取り込んでいる。
【０１２６】
ステップ1810において、メモリデバイス110は電圧Vccを受け取る。
【０１２７】
ステップ1815において、メモリデバイス110は電圧Vccを利用してメモリ135に電力を供給する。
【０１２８】
ステップ1820において、メモリデバイス110は電圧Vppを受け取る。
【０１２９】
ステップ1825において、メモリデバイス110は1組の内部電圧V1、V2、…、Vkを生成し、それの各々は電圧Vpp以上である。前記のように、内部電圧は、様々なデータアクセス動作を実行するためにメモリ135によって利用される。内部電圧V1、V2、…、Vkを生成するために、メモリデバイス110の電力管理回路は以下のサブステップを行う。
【０１３０】
サブステップ1830において、メモリデバイス110の電力管理回路120は、Vppよりも大きい第1の内部電圧(例えばVerase)を生成するために、フラッシュメモリ135と同じ基板上にある電力供給回路(例えば電圧変換器回路122)を作動させる。
【０１３１】
サブステップ1835において、メモリデバイス110の電力管理回路120は第1の内部電圧をメモリ135に供給または伝達する。
【０１３２】
サブステップ1840において、メモリデバイス110の電力管理回路120は、Vppよりも大きい第2の内部電圧を生成するために、フラッシュメモリと同じ基板上にある電圧変換器回路122を作動させる。
【０１３３】
サブステップ1845において、メモリデバイス110は第2の内部電圧(例えばVprogram)をメモリ135に供給する。
【０１３４】
図19は、本明細書の実施形態によるメモリシステム500に関連する例示の流れ図1900である。
【０１３５】
ステップ1910において、メモリデバイス110の使用者、製造業者、オペレータ、所有者は、メモリデバイス110中のフラッシュメモリに電力を供給するために電圧Vccをメモリデバイス110に供給する。一実施形態では、これは、フラッシュメモリおよび/または関連回路に電力を供給するためにVccをメモリデバイスの第1のピンに印加することを含む。
【０１３６】
ステップ1915において、メモリデバイス110の使用者、製造業者、オペレータ、所有者は、メモリデバイス110中の電力変換器回路に電力を供給するために電圧Vppをメモリデバイス110に供給する。一実施形態では、電圧Vppを印加することは、Vppをメモリデバイス110の第2のピンに印加することを含む。説明したように、電力管理回路(例えば電力変換器回路)はVppを受け取り、Vppを1つまたは複数の内部電圧V1、V2、…、Vkに変換し、それらはデータ管理動作をサポートするためにそれぞれのフラッシュメモリ135によって使用される。例えば、電圧Vppを印加すると、以下の選択されたデータ管理動作、すなわちi)フラッシュメモリ中のセルのプログラミング、ii)フラッシュメモリ中のセルの消去、iii)フラッシュメモリ中のセルからのデータの読出しのうちの1つまたは複数が可能になる。
【０１３７】
説明した実施形態についていくつかの適応および変更を行うことができる。したがって上記の実施形態は例示であり、限定的なものではないと見なされる。
【符号の説明】
【０１３８】
105-1、105-2  導電経路
110  メモリデバイス
112  入力部
120  電力管理回路
122  電圧変換器回路
126  導電経路
130  メモリ管理回路
135  メモリ、フラッシュメモリ、フラッシュメモリデバイス
138  I/O論理
305  スイッチ
310  検出器回路
410  パッケージ、メモリデバイス
500  メモリシステム
505  基板
510  導電経路
550  電力変換器回路
560  アクセスコントローラ
702  電力供給コントローラ
705  発振器
710  基準発生器
715  調整器、電圧調整器
720  ドライバ
730  チャージポンプユニット
810  セル
815  上部ポリ
820  浮遊ポリ
825  トンネル酸化物
830  基板、P基板
910  セル
915  上部ポリ
920  浮遊ポリ
925  トンネル酸化物
930  基板
1010  セル
1110  セル
1210  セル
1325  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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