(57)【要約】【課題】配線抵抗の低い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するセルアレイ層を備えた半導体記憶装置であって、第１の配線には、前記メモリセルアレイが形成されたメモリセルアレイ領域から前記メモリセルアレイ領域の周囲の周辺領域にかけてその上面の高さが低くなる段差が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた半導体記憶装置であって、
前記第１の配線には、前記メモリセルアレイが形成されたメモリセルアレイ領域から前記メモリセルアレイ領域の周囲の周辺領域にかけてその上面の高さが低くなる段差が形成されており、
前記第１の配線は、前記メモリセルアレイ領域及び前記周辺領域にわたって形成された主配線層と、前記周辺領域における前記主配線層の下側に形成された下部配線層とを備え、
前記第１の配線上の、前記下部配線層の前記メモリセルアレイ領域側端部の直上に位置する部分にダミーセルを有し、
前記段差は、前記ダミーセル端部から前記周辺領域側にかけて前記主配線層の上面の高さが前記メモリセル領域よりも低くなることにより形成され、
前記第１の配線は、前記メモリセルアレイ領域を挟んだ両側の周辺領域に所定数ずつ交互に引き出され、この引き出された部分に前記下部配線層が形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた半導体記憶装置であって、
前記第１の配線には、前記メモリセルアレイが形成されたメモリセルアレイ領域から前記メモリセルアレイ領域の周囲の周辺領域にかけてその上面の高さが低くなる段差が形成されている
ことを特徴とする半導体記憶装置。
【請求項３】
前記第１の配線は、前記メモリセルアレイ領域及び前記周辺領域にわたって形成された主配線層と、
前記周辺領域における前記主配線層の下側に形成された下部配線層とを備え、
前記主配線層の上面の高さが、前記周辺領域において前記メモリセル領域よりも低く形成されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１の配線上の、前記下部配線層の前記メモリセルアレイ領域側の端部の直上に位置する部分にダミーセルを有し、
前記第１の配線の上面には、前記ダミーセル端部から前記周辺領域側にかけてその高さが低くなる段差が形成されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１の配線は、前記メモリセルアレイ領域を挟んだ両側の周辺領域に所定数ずつ交互に引き出され、この引き出された部分に前記下部配線層が形成されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に前記第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイを備えた半導体記憶装置の製造方法であって、
基板又は絶縁層の前記メモリセルアレイが形成されるメモリセルアレイ領域の周囲の周辺領域に凹部を形成し、
前記基板又は絶縁層上に前記凹部を埋めて上面が平坦になるように第１の配線を形成する第１の配線形成層を形成し、
前記第１の配線形成層の上に半導体層及び抵抗変化層を堆積し、
前記抵抗変化層、前記半導体層及び前記第１の配線形成層を前記第１の配線の配列方向に分断し、
前記抵抗変化層の上に第２の配線を形成する第２配線形成層を形成し、
前記第２の配線形成層、前記抵抗変化層及び前記半導体層を、前記メモリセルアレイ領域のみに残しつつ前記第２の配線の配列方向に分断するように選択的に除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記第１の配線形成層の形成は、
前記基板又は絶縁層上に前記凹部を形成した後、前記凹部に下部配線層を形成する下部配線形成層を埋め込み、
前記下部配線形成層の上部を平坦化し、
前記平坦化された下部配線形成層の上に主配線層を形成する主配線形成層を形成することを含む
ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
この種の半導体記憶装置では、微細化に伴う配線抵抗の上昇を極力抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−５４２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、配線抵抗の低い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、第１の配線と、この第１の配線の上に積層されたメモリセルと、このメモリセルの上に第１の配線と直交するように形成された第２の配線とを有するメモリセルアレイ層を備えた半導体記憶装置であって、第１の配線には、メモリセルアレイが形成されたメモリセルアレイ領域から前記メモリセルアレイ領域の周囲の周辺領域にかけてその上面の高さが低くなる段差が形成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図２】同メモリセルアレイの構造を示す側断面図である。
【図３】同メモリセルアレイの製造方法を説明するための側断面図である。
【図４】同メモリセルアレイの製造方法を説明するための側断面図である。
【図５】同メモリセルアレイの製造方法を説明するための側断面図である。
【図６】同メモリセルアレイの製造方法を説明するための側断面図である。
【図７】同メモリセルアレイの製造方法を説明するための側断面図である。
【図８】同メモリセルアレイの製造方法を説明するための側断面図である。
【図９】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１０】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１１】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１２】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１３】第２の実施形態に係る半導体記憶装置のメモリセルアレイ構造を示す側断面図である。
【図１４】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１５】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１６】第３の実施形態に係る半導体記憶装置のメモリセルアレイ構造を示す平面図である。
【図１７】第４の実施形態に係る半導体記憶装置のメモリセルアレイ構造を示す側断面図である。
【図１８】同メモリセルアレイの製造方法を説明するための側断面図である。
【図１９】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２０】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２１】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２２】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２３】第５の実施形態に係る半導体記憶装置のメモリセルアレイ構造を示す側断面図である。
【図２４】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２５】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２６】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２７】同メモリセルアレイの製造方法を説明するための側断面図である。
【図２８】同メモリセルアレイの製造方法を説明するための側断面図である。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照して実施の形態について説明する。
【００１０】
［第１の実施形態］
［メモリセルアレイ］
図１は、メモリセルアレイ１の一部の斜視図である。図１に示す様に、メモリセルアレイ１は、クロスポイント型のメモリセルアレイで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部に両配線に挟まれるように後述のメモリセルＭＣが配置されている。ここで、メモリセルＭＣがマトリクス状に配置された平面的領域を「メモリセルアレイ領域」と呼び、メモリセルアレイ領域の周囲の領域を「周辺領域」と呼ぶことにする。
【００１１】
［メモリセルＭＣ］
図２は、メモリセルアレイ１の断面図で、同図（ａ）はビット線ＢＬの延びる方向から見た断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た断面図である。メモリセルＭＣは、図２に示すように、ワード線ＷＬとビット線ＢＬの間に直列接続された可変抵抗素子１０９と電流整流素子ＤＩとを備えており、それぞれ電極１１１，１１０，１０８及び１０４を介して直列に接続されている。又、これらの側面を更にバリア層１１４及び１３４が覆っている。メモリセルＭＣ間には、バリア層１１４を介して層間絶縁層ＩＬが埋め込まれている。
【００１２】
［ワード線ＷＬ及びビット線ＢＬ］
図２（ｂ）に示す様に、メモリセルアレイ１のメモリセルアレイ領域と周辺領域との境界部分には、ビット線ＢＬにメモリセルアレイ領域から周辺領域にかけて高さが低くなるような段差が形成されている。即ち、ビット線ＢＬの上面の高さは周辺領域においてメモリセルアレイ領域よりも低く形成されており、周辺領域におけるビット線ＢＬの下面は、メモリセルアレイ領域におけるビット線ＢＬの下面よりも低く形成されている。
【００１３】
ビット線ＢＬ上面のメモリセルアレイ領域と周辺領域との高低差（段差）は製造工程中、エッチングによってワード線パターンを形成する際に、ローディング効果によって生じてしまうものである。この様な現象が生じると、周辺領域のビット線やワード線の膜厚が薄くなってしまい、配線抵抗の増大を招いてしまうという問題がある。
【００１４】
そこで、本実施形態においては、周辺領域のビット線ＢＬが延びる部分の下側にビット線下部配線層ＢＬｌを設け、その上にビット線主配線層ＢＬｍを形成することで、ローディング効果による周辺領域でのビット線ＢＬの膜厚の減少分をビット線下部配線層ＢＬｌで補い、配線抵抗の増大を抑制している。
【００１５】
なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることが可能である。
【００１６】
［製造方法］
次に、図３〜図１２を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図３〜図１２において、（ａ）は図１のｙ方向（ビット線ＢＬの延びる方向）から見た断面図、（ｂ）は図１のｘ方向（ワード線ＷＬの延びる方向）から見た断面図である。
【００１７】
まず、図３に示す通り、メモリセルアレイ１に対するデータの書込及び読み出しを制御する周辺回路が形成された半導体基板又はその上層に形成された絶縁層を基板１０１Ａとすると、この基板１０１Ａにメモリセルアレイ領域全てを覆うマスク１０２を堆積し、図４に示す様にエッチングを行い、基板１０１の周辺領域の一部に凹部５００を形成する。次に、図５に示す通り、凹部５００を埋めるようにビット線下部配線層ＢＬｌとなるビット線下部配線形成層ＢＬＡを基板１０１上に形成し、図６に示す通りＣＭＰ等の方法によってビット線下部配線形成層ＢＬＡの上面を平坦化してビット線下部配線形成層ＢＬＢを形成する。尚、図６においては、メモリセルアレイ領域におけるビット線下部配線形成層ＢＬＡを完全に除去しているがその必要はなく、上面が平坦化されていれば良い。
【００１８】
次に、図７に示す通り、基板１０１及びビット線下部配線形成層ＢＬＢの上に、ビット線主配線形成層ＢＬＣ、電極１０４となる導電層１０４Ａ、電流整流素子ＤＩとなる半導体層ＤＩＡ、電極１０８となる導電層１０８Ａ、可変抵抗素子１０９となる可変抵抗層１０９Ａ、電極１１０となる導電層１１０Ａ、トップ電極１１１となる導電層１１１Ａ及びＨＭ（ハードマスク）層１１２を順次堆積し、その上にラインアンドスペースのレジストパターン１１３を形成する。導電層１０４Ａ及び１１０ＡとしてはＴｉＮ等の導電体が、導電層１０８ＡとしてはＴｉＮやＴｉ等の導電体が適用可能である。又、可変抵抗層１０９Ａとしては、ＴｉＯ２，ＮｉＯ，ＭｅＯｘ，ＨｆＯ，Ｃａｒｂｏｎ等が適用可能である。導電層１１１ＡとしてはＷ等の導電体が、ＨＭ層１１２としてはＳｉＯ２，ＳｉＮ，Ｃ等が適用可能である。レジストパターン１１３のパターニングには側壁転写方式、液侵ＡｒＦパターニング手法等が適用可能である。又、本実施形態においてはビット線下部配線形成層ＢＬＢの上にビット線主配線形成層ＢＬＣを堆積しているが、ビット線下部配線形成層ＢＬＡを基板１０１上に厚めに堆積し、ＣＭＰ等による平坦化の際に基板１０１上のメモリセルアレイ領域にあたる部分に充分な膜厚を確保しておけば、ビット線下部配線形成層ＢＬＢと、ビット線主配線形成層ＢＬＣとを同時に形成することが可能である。尚、必要に応じてビット線下部配線層ＢＬＡやビット線主配線形成層ＢＬＣ等の下に、予めバリアメタル（Ｔｉ，ＴｉＮ，ＷＮ等又はその積層膜）を成膜しておくことによって、配線抵抗を更に低減することも可能である。
【００１９】
次に、図８に示す通り、レジストパターン１１３をマスクとして、エッチングによりＨＭ層１１２及び導電層１１１Ａを加工する。その後、加工されたＨＭ層１１２をマスクとして導電層１０４Ａから導電層１１０Ａまでの範囲にエッチングを行い、ビット線主配線層ＢＬｍ、ビット線下部配線層ＢＬｌ、導電層１０４Ｂ、半導体層ＤＩＢ、導電層１０８Ｂ、可変抵抗層１０９Ｂ、導電層１１０Ｂ、及び導電層１１１Ｂが積層された構造を形成する。尚、ビット線下部配線形成層ＢＬＢとビット線主配線形成層ＢＬＣとをビット線ＢＬの配列方向に分断してビット線下部配線層ＢＬｌ及びビット線主配線層ＢＬを形成する必要があるため、メモリセルアレイ領域においては上記の積層体がビット線主配線層ＢＬｍよりも深くまでエッチングされることとなる。
【００２０】
次に、図９に示す通り、基板１０１表面及びビット線ＢＬ、導電層１０４Ｂ、半導体層ＤＩＢ、導電層１０８Ｂ、抵抗変化層１０９Ｂ、導電層１１０Ｂ及び１１１Ｂの側壁を覆うようにバリア層１１４となる絶縁層１１４Ａを形成する。絶縁層１１４Ａとしては、ＡＬＤ−ＳｉＮ，ＰｅＣＶＤ−ＳｉＮ等が適用可能である。
【００２１】
次に、層間絶縁層ＩＬを堆積し、水蒸気酸化を行う。ただし、層間絶縁層ＩＬが塗布性の層でなければ水蒸気酸化処理は必要ない。その後、図１０に示す通り層間絶縁層ＩＬ及び絶間層１１４Ａを、ＣＭＰによって、導電層１１１Ｂが露出するまで除去する。上面が削れた絶縁層１１４Ａは、絶縁層１１４Ｂと表記している。
【００２２】
次に、図１１に示す通り、層間絶縁層ＩＬ、絶縁層１１４Ｂ及び導電層１１１Ｂの上面にワード線形成層ＷＬＡ、ＨＭ層１３２、レジストパターン１３３を堆積し、図１２に示す通り、ビット線ＢＬの上面までエッチングを行い、ビット線ＢＬ、電極１０４、電流整流素子ＤＩ、電極１０８、可変抵抗層１０９、電極１１０、トップ電極１１１及びワード線ＷＬを形成する。このエッチング工程では、パターンの形成されているメモリセルアレイ領域よりもパターンの形成されていない周辺回路領域においてエッチングが速く進行する、いわゆるローディング効果が生じる。その結果、周辺領域におけるビット線ＢＬの膜厚が、メモリセル領域と比較して薄くなってしまう。しかしながら、本実施形態においては周辺回路領域において、ビット線ＢＬ下部にビット線下部配線層ＢＬｌを設けているので、ビット線ＢＬの薄膜化を防止する事が可能である。
【００２３】
その後、バリア層１３４を形成し、層間絶縁層ＩＬを埋め込むことによって、図２に示す様な構造を製造することが可能である。
【００２４】
［第２の実施形態］
［メモリセルアレイ］
次に、第２の実施形態に係る半導体記憶装置の構成について説明する。図１３は、第２の実施形態に係る半導体記憶装置の構成を説明するための断面図で、同図（ａ）はビット線ＢＬの延びる方向から見た断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た断面図である。本実施形態に係る半導体記憶装置は基本的には第１の実施形態と同様であるが、ビット線ＢＬ上の、ビット線下部配線層ＢＬｌのメモリセルアレイ領域側の端部の直上に位置する部分にダミーセルＤＣが形成されており、ビット線ＢＬの上面には、ダミーセルＤＣ端部から周辺領域側にメモリセルアレイ領域との高低差が設けられている点において第１の実施形態と異なっている。
【００２５】
第１の実施形態では、メモリセルアレイ領域と周辺回路領域との境界においてビット線ＢＬの膜厚が薄くなる部分が形成される可能性があるが、本実施形態においては、メモリセルアレイ領域と周辺回路領域との境界にダミーセルＤＣを設けることによってビット線ＢＬのダミーセルＤＣ直下の部分の膜厚を確保しており、これによって配線抵抗の増大を更に低減することが可能となる。
【００２６】
［製造方法］
次に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。第２の実施形態に係る半導体記憶装置の製造方法は、図１０に示す工程までは第１の実施形態と同様である。
【００２７】
次に、図１４に示す通り、層間絶縁層ＩＬ、絶縁層１１４Ｂ、導電層１１１Ｂ上面にワード線形成層ＷＬＡ、ＨＭ層１３２、レジストパターン１３３を堆積するが、第２の実施形態においてはレジストパターン１３３形成の際に、ダミーセルＤＣのパターンも形成する。次に、図１５に示す通りにエッチングを行い、ビット線ＢＬ、電極１０４、電流整流素子ＤＩ、電極１０８、可変抵抗層１０９、電極１１０、トップ電極１１１及びワード線ＷＬを形成する。このエッチング工程では、第１の実施形態と同様にローディング効果が生じるが、メモリセルアレイ領域と周辺回路領域との境界にダミーセルＤＣが形成されている為、ローディング効果によるビット線ＢＬの薄膜化は、周辺回路領域中のダミーセル側壁部分を境界として生じる。又、ビット線下部配線層ＢＬｌの端部はダミーセル直下に位置している。従って、周辺回路領域とメモリセルアレイ領域との境界において生じるビット線ＢＬの薄膜化に起因する配線抵抗の増大を低減することが可能となる。
【００２８】
その後、バリア層１３４を形成し、層間絶縁層ＩＬを埋め込むことによって、図１３に示す様な構造を製造することが可能である。
【００２９】
［第３の実施形態］
次に、図１６を参照して第３の実施形態に係る半導体記憶装置について説明する。基板１０１にエッチングを行って凹部５００を設ける際に、周辺領域の全てについてエッチングを行うと、ビット線下部配線形成層ＢＬＡ堆積後のＣＭＰ等による平坦化プロセスにおいてディッシングが生じ、ビット線下部配線形成層ＢＬＡの膜厚を保つことが出来なくなる可能性がある。そこで、本実施形態においては図１６に示す通り、メモリセルアレイ領域を挟んで交互に凹部５００を形成する。凹部５００には複数本（例えば８本）のビット線ＢＬが対応しており、一つの凹部５００には、凹部に対応するビット線ＢＬ数分（例えば８本分）のビット線下部配線層ＢＬｌが形成される。本実施形態においては、凹部５００一つ分の面積を削減することにより、ディッシングによるビット線下部導電層ＢＬｌの薄膜化を抑制することが可能である。
【００３０】
［第４の実施形態］
次に、第４の実施形態に係る半導体記憶装置について説明する。第１〜第３の実施形態においては、メモリセルＭＣの下層に形成されるビット線ＢＬの下面にビット線下部配線層ＢＬｌを設けたが、更に上層のビット線ＢＬの下面にビット線下部導電層ＢＬｌを形成することも可能であるし、ワード線ＷＬの下面にワード線下部配線層ＷＬｌを形成することも可能である。図１７は本実施形態に係るメモリセルアレイの構成を説明するための断面図で、同図（ａ）はビット線ＢＬの延びる方向から見た断面図、同図（ｂ）はワード線ＷＬの延びる方向から見た断面図である。本実施形態においては、２層のメモリセルアレイ層が積層されており、ワード線ＷＬは上下の層で共有している。下層のビット線ＢＬ及びワード線ＷＬの下面に、それぞれビット線下部配線層ＢＬｌ及びワード線下部導電層ＷＬｌが形成されている。
【００３１】
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の製造方法は、図１３に示す工程までは第１の実施形態と同様である。図１３に示す構造の上に、図１８に示す様にメモリセルアレイ領域全体を覆うマスク１２２を堆積する。
【００３２】
次に、図１９に示す通り、マスク１２２をマスクとして層間絶縁層ＩＬの周辺領域にあたる部分にエッチングを行って凹部を形成し、ワード線下部配線層ＷＬｌとなるワード線下部配線形成層ＷＬＡを凹部に埋め込み、ＣＭＰ等の方法によって平坦化してワード線下部配線形成層ＷＬＢを形成する。この際、第１の実施形態と同様に、メモリセルアレイ領域におけるワード線下部配線形成層ＷＬＡを完全に除去しても良いし、残っていても良い。更に、その上にワード線主配線層ＷＬｍを形成するワード線主配線形成層ＷＬＣ、電極１２４となる導電層１２４Ａ、電流整流素子ＤＩを形成する半導体層ＤＩＡ、電極１２８となる導電層１２８Ａ、可変抵抗素子１２９を形成する可変抵抗層１２９Ａ、電極１３０を形成する導電層１３０Ａ、トップ電極１３１を形成する１３１Ａ及びＨＭ層１３２を堆積し、その上にレジストパターン１３３を形成する。
【００３３】
次に、図２０に示す様にレジストパターン１３３をマスクとしてＨＭ層１３２及び導電層１３１Ａにエッチングを行い、更にＨＭ層１３２及び導電層１３１Ａをマスクとしてエッチングを行い、ビット線ＢＬ、電極１０４、電流整流素子ＤＩ、電極１０８、可変抵抗素子１０９、電極１１０、トップ電極１１１、ワード線下部配線層ＷＬｌ、ワード線主配線層ＷＬｍ、導電層１２４Ｂ、半導体層ＤＩＢ、導電層１２８Ｂ、可変抵抗層１２９Ｂ、導電層１３０Ｂ及び１３１Ｂの積層された構造を形成する。この際、ビット線ＢＬにおいてローディング効果が生じる。
【００３４】
次に、図２１に示す様にパターン側壁にバリア層を形成し、パターン間に層間絶縁層ＩＬを埋め込み、ＣＭＰ等によって層間絶縁層ＩＬ及びバリア層の上面を平坦化してバリア層１３４Ｂを形成し、かつ導電層１３１Ｂを露出させ、その上にビット線形成層ＢＬＡ及びＨＭ層１５２を堆積し、その上にマスクパターン１５３を形成する。
【００３５】
次に、図２２に示す様に、マスクパターン１５３をマスクとしてＨＭ層１５２にエッチングを行い、次にＨＭ層１５２をマスクとしてエッチングを行い、ワード線ＷＬ、電極１２４、電流整流素子ＤＩ、電極１２８、可変抵抗素子１２９、電極１３０、トップ電極１３１及びビット線ＢＬの積層された構造を形成する。
【００３６】
その後、パターン側壁にバリア層１５４を形成し、パターン間に層間絶縁層ＩＬを埋め込むことによって図１７に示す様な構造を作成することが可能である。
【００３７】
尚、本実施形態では２層のメモリセルアレイを製造する例について説明したが、当然３層以上積層することも可能である。この場合、適宜ビット線ＢＬ及びワード線ＷＬの下面に、下部配線層を設けることが可能である。
【００３８】
［第５の実施形態］
次に、第５の実施形態に係る半導体記憶装置について説明する。実施形態１〜４においては、エッチングによって凹部５００を形成していた。しかしながら、凹部５００は、意図的にディッシングを生じさせることによって形成することも可能である。この場合、図２３に示す通り、ワード線下部配線層ＷＬｌの端部は、実施形態１〜４よりもなだらかな形状となる。
【００３９】
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態に係る半導体記憶装置の製造方法は、図９に示す工程までは第１の実施形態と同様である。図２４に示す通り、図９に示す構造に対してＣＭＰを行い、導電層１１１Ｂを露出させ、バリア層１１４Ｂを形成する。この際、周辺領域において意図的にディッシングを生じさせることによって凹部５００が形成される。その後、図２５〜２８に示す通り、図１９〜２２を用いて説明した工程と同様の工程を経て図２３に示す様な構造を製造することが可能である。
【００４０】
尚、本実施形態でも第４の実施形態と同様に２層のメモリセルアレイを製造する例について説明したが、当然３層以上積層することも可能である。この場合、適宜ビット線ＢＬ及びワード線ＷＬの下面に、下部導電層を設けることが可能である。
【００４１】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１０９…可変抵抗素子、ＤＩ…電流整流素子、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＢＬｌ…ビット線下部配線層、ＢＬｍ…ビット線主配線層、ＷＬｌ…ワード線下部配線層、ＷＬｍ…ワード線主配線層。
【図１】
2013201247.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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