(57)【要約】【課題】電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現する。【解決手段】電源回路の出力電圧が過電圧であるとき、ハイレベルの過電圧検出信号Ｂが第１ラッチ回路２５に入力され、第１ラッチ回路２５は、その入力状態を保持して電源イネーブル信号Ｃをローレベルとし、電源回路を停止させる。一方、エッジ検出回路２６は、電源イネーブル信号Ｃのハイレベルからローレベルへの切り替わりエッジを検出し、エッジ検出信号Ｄを出力する。ゲート回路２９は、そのエッジ検出信号Ｄの入力に応答してリセット信号（ローレベルの信号Ｇ）を第１ラッチ回路２５に供給し、これによって電源イネーブル信号Ｃがハイレベルに戻って電源回路が再起動する。エッジ検出信号Ｄは第２ラッチ回路２８にて保持され、次回、過電圧が検出されたときには、第２ラッチ回路２８の出力Ｆに応答してリセット信号は第１ラッチ回路２５に供給されない。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路に接続された過電圧保護回路であって、
前記電源回路の出力電圧と所定電圧との比較に基づき前記電源回路の出力電圧が過電圧であるか否かを表す過電圧検出信号を出力する過電圧検出回路と、
前記電源回路の出力電圧が過電圧であるときの前記過電圧検出信号を保持可能であり、保持状態に応じた信号を前記電源動作のオン又はオフを制御するイネーブル信号として前記電源回路に出力する第１ラッチ回路と、
前記第１ラッチ回路の出力信号のエッジを検出することでエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出回路からのエッジ検出信号を遅延させるエッジ検出信号遅延回路と、
前記エッジ検出信号遅延回路によって遅延されたエッジ検出信号を保持可能な第２ラッチ回路と、
前記エッジ検出信号と前記第２ラッチ回路の保持信号に基づき、前記第１ラッチ回路における信号の保持をリセットするリセット回路と、を備えた
ことを特徴とする過電圧保護回路。
【請求項２】
前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から出力されたとき、前記第１ラッチ回路は、自身の出力信号を、前記電源動作をオンにするオン信号から前記電源動作をオフにするオフ信号へと切り替え、且つ、前記エッジ検出回路は、該切り替えを示すパルス信号を前記エッジ検出信号に含めて出力し、前記リセット回路は、前記パルス信号の幅に対応する時間だけ前記リセットを行い、且つ、前記第２ラッチ回路は、そのリセットの後、前記エッジ検出信号遅延回路を通じて供給された前記パルス信号に基づき特定信号を保持及び出力し、
そのリセットによって前記第１ラッチ回路の出力信号が前記オフ信号から前記オン信号に戻って前記電源動作が再開された後、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から再度出力されたとき、前記第１ラッチ回路は、自身の出力信号を再び前記オン信号から前記オフ信号へと切り替えて保持し、この際、前記リセット回路は、前記第２ラッチ回路が保持した前記特定信号に基づき前記リセットを行わない
ことを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記第１ラッチ回路が起動するときにおいて、前記電源動作をオンさせる信号が前記イネーブル信号として前記第１ラッチ回路から前記電源回路に供給され、
前記第１ラッチ回路は、前記過電圧検出信号を受けるセット端子と前記リセット回路の出力信号を受けるリセット端子を有し、前記リセット回路の出力信号による前記リセットを前記過電圧検出信号の保持よりも優先する
ことを特徴とする請求項１又は請求項２に記載の過電圧保護回路。
【請求項４】
前記第１ラッチ回路は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、第１抵抗及び第２抵抗を有し、
前記ＮＰＮトランジスタのコレクタと前記ＰＮＰトランジスタのベースは前記第１抵抗を介して接続されるとともに、前記ＰＮＰトランジスタのコレクタと前記ＮＰＮトランジスタのベースは前記第２抵抗を介して接続される
ことを特徴とする請求項３に記載の過電圧保護回路。
【請求項５】
前記第１ラッチ回路は、Ｎ型ＦＥＴ、Ｐ型ＦＥＴ、第１抵抗及び第２抵抗を有し、
前記Ｎ型ＦＥＴのドレインと前記Ｐ型ＦＥＴのゲートは前記第１抵抗を介して接続されるとともに、前記Ｐ型ＦＥＴのドレインと前記Ｎ型ＦＥＴのゲートは前記第２抵抗を介して接続される
ことを特徴とする請求項３に記載の過電圧保護回路。
【請求項６】
前記パルス信号の幅は、前記電源回路の出力電圧が前記所定電圧を超えてから、前記第１ラッチ回路の出力信号が前記オフ信号になったことで前記電源動作が停止して前記電源回路の出力電圧が前記所定電圧以下になるまでの期間の長さよりも長い
ことを特徴とする請求項２に記載の過電圧保護回路。
【請求項７】
前記リセット回路からの前記リセットの信号の前記第１ラッチ回路への伝達を遅延させるリセット遅延回路を、前記リセット回路及び前記第１ラッチ回路間に挿入した
ことを特徴とする請求項１〜請求項６の何れかに記載の過電圧保護回路。
【請求項８】
入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路と、
前記電源回路に接続された、請求項１〜請求項７の何れかに記載の過電圧保護回路と、を備えた
ことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路等を過電圧状態から保護するための過電圧保護回路、及び、それを利用した電源装置に関する。
【背景技術】
【０００２】
電子機器に組み込まれる電源回路が故障し、通常よりも高い電源電圧である過電圧が出力された場合、耐圧の低い部品が破損することがある。故に、このような過電圧の発生を検出し、電源回路の動作を停止させる過電圧保護回路を電源回路に付随して設けておくことが多い。
【０００３】
図５に、一般的な過電圧保護回路を含む電源装置のブロック図を示す。図示されないＡＣ−ＤＣコンバータ回路にて交流１００Ｖ（ボルト）から生成された直流電圧が電源入力端子１１を介して電源回路１２に入力され、電源回路１２は、入力直流電圧を所望の直流電圧に変換して電源出力端子１３に出力する。電源回路１２から出力される直流電圧は、電源電圧として後段の各種回路に供給される。電源回路１２にスイッチング電源集積回路が用いられることが多い。電源回路１２には、電源動作（電源電圧の生成動作）の実行／不実行を指定するためのイネーブル端子が設けられており、一般的には、一定値以上の電圧がイネーブル端子に入力されている場合には電源動作を実行し、それより低い電圧がイネーブル端子に入力されている場合には電源動作を停止する。
【０００４】
過電圧検出回路１４は、電源回路１２の出力電圧を監視する。そして、その電圧値が閾値以上であるとき過電圧と判断して、過電圧を示す過電圧検出信号をラッチ回路１５に保持させる。ラッチ回路１５は、過電圧検出前には電源回路１２のイネーブル端子に一定電圧を与えて電源回路１２を動作させるが、過電圧検出後は過電圧検出信号に従い、イネーブル端子に０Ｖを与えて電源回路１２を停止させる。これにより、電源回路１２の出力電圧は低下するため、過電圧検出回路１４の出力信号は電源回路１２が過電圧状態にないことを指し示す。しかし、ラッチ回路１５は、先ほど入力された、過電圧を示す過電圧検出信号を保持し続けるため、電源回路１２は停止したままになる。但し、雷サージや静電気放電によるノイズ混入で一時的に過電圧状態になった場合において、電源回路１２の動作を停止させ続けることは好ましくない。そこで、通常は、別途、マイコン１６においても出力電圧の監視を行い、出力電圧値が一定値よりも低い場合には過電圧検出回路による保護動作が働いたと判断して電源回路１２の動作停止の解除信号をラッチ回路１５に与え、これによって電源回路１２を再起動させる。本明細書において、マイコンとはマイクロコンピュータ又はマイクロプロセッサを意味する。このようなマイコン１６を設けておくことで、ノイズ混入による一時的な過電圧状態が発生しても電源回路１２を自動復帰させることができる。逆に考えれば、図５の電源装置では、マイコン１６が無いと、電源回路１２の自動復帰が不能である。
【０００５】
これに対し、過電圧検出回路に相当する検出回路を２つ用意し、一方の検出回路が過電圧を検出したときに電源回路を停止させ、他方の検出回路の検出電圧値が過電圧に相当する閾値を下回ったときに電源回路の動作を復帰させる方法がある（例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１７８４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような２つの過電圧検出回路を用いる場合、電源回路が真に故障していたとしても電源回路の起動及び停止が際限なく繰り返されるので、電源回路内の部品及び電源回路に接続される部品の保護にとって望ましくない。マイコンを用いれば、ラッチの解除だけでなく、過電圧検出以降の処理をマイコンだけで実現することも可能である。しかし、近年、マイコンが安価になったとはいえ、過電圧保護回路のためだけにマイコンを使うことはコストアップに繋がる。
【０００８】
そこで本発明は、電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現可能な過電圧保護回路及び電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る過電圧保護回路は、入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路に接続された過電圧保護回路であって、前記電源回路の出力電圧と所定電圧との比較に基づき前記電源回路の出力電圧が過電圧であるか否かを表す過電圧検出信号を出力する過電圧検出回路と、前記電源回路の出力電圧が過電圧であるときの前記過電圧検出信号を保持可能であり、保持状態に応じた信号を前記電源動作のオン又はオフを制御するイネーブル信号として前記電源回路に出力する第１ラッチ回路と、前記第１ラッチ回路の出力信号のエッジを検出することでエッジ検出信号を生成するエッジ検出回路と、前記エッジ検出回路からのエッジ検出信号を遅延させるエッジ検出信号遅延回路と、前記エッジ検出信号遅延回路によって遅延されたエッジ検出信号を保持可能な第２ラッチ回路と、前記エッジ検出信号と前記第２ラッチ回路の保持信号に基づき、前記第１ラッチ回路における信号の保持をリセットするリセット回路と、を備えたことを特徴とする。
【００１０】
このような構成により、過電圧を検出した際に、第１ラッチ回路を通じて電源動作を停止させる一方で過電圧が検出されたという情報を第２ラッチ回路に記憶させることができる。１回目の過電圧検出時点では、その情報が第２ラッチ回路に記憶されていないため、リセット回路にてリセットを行うことができ、結果、電源動作を再起動させることができる。電源回路に故障が発生していて過電圧が再度検出された場合には、第２ラッチ回路の記憶情報を表す第２ラッチ回路の保持信号に基づき再度のリセットを行わない、といったことが可能である。これにより、電源回路の故障時における電源動作の起動及び停止の繰り返しが回避される。このような動作はマイコンを使わずに実現されるため安価で済む。
【００１１】
また具体的には例えば、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から出力されたとき、前記第１ラッチ回路は、自身の出力信号を、前記電源動作をオンにするオン信号から前記電源動作をオフにするオフ信号へと切り替え、且つ、前記エッジ検出回路は、該切り替えを示すパルス信号を前記エッジ検出信号に含めて出力し、前記リセット回路は、前記パルス信号の幅に対応する時間だけ前記リセットを行い、且つ、前記第２ラッチ回路は、そのリセットの後、前記エッジ検出信号遅延回路を通じて供給された前記パルス信号に基づき特定信号を保持及び出力し、そのリセットによって前記第１ラッチ回路の出力信号が前記オフ信号から前記オン信号に戻って前記電源動作が再開された後、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から再度出力されたとき、前記第１ラッチ回路は、自身の出力信号を再び前記オン信号から前記オフ信号へと切り替えて保持し、この際、前記リセット回路は、前記第２ラッチ回路が保持した前記特定信号に基づき前記リセットを行わずとも良い。
【００１２】
また例えば、前記第１ラッチ回路が起動するときにおいて、前記電源動作をオンさせる信号が前記イネーブル信号として前記第１ラッチ回路から前記電源回路に供給され、前記第１ラッチ回路は、前記過電圧検出信号を受けるセット端子と前記リセット回路の出力信号を受けるリセット端子を有し、前記リセット回路の出力信号による前記リセットを前記過電圧検出信号の保持よりも優先すると良い。
【００１３】
これにより、第１ラッチ回路に対する電源投入によって電源動作が起動する。リセット入力時に外来ノイズが原因で過電圧が繰り返し発生した際、仮に過電圧検出信号の保持がリセットよりも優先されたならば、電源動作のオン、オフが交互に繰り返し発生するが、上記構成により、このようなオン、オフの繰り返し発生が抑制される。
【００１４】
また例えば、前記第１ラッチ回路は、ＮＰＮトランジスタ、ＰＮＰトランジスタ、第１抵抗及び第２抵抗を有し、前記ＮＰＮトランジスタのコレクタと前記ＰＮＰトランジスタのベースは前記第１抵抗を介して接続されるとともに、前記ＰＮＰトランジスタのコレクタと前記ＮＰＮトランジスタのベースは前記第２抵抗を介して接続されていてもよい。
【００１５】
これにより、第１ラッチ回路への電源投入時において、両トランジスタを常にオフ状態にすることができ、結果、第１ラッチ回路の出力信号の論理値を常に一定にすることができる。故に、一般的な論理回路を用いてラッチ回路を形成する場合に必要となりうる初期化回路が不要である。
【００１６】
或いは例えば、前記第１ラッチ回路は、Ｎ型ＦＥＴ、Ｐ型ＦＥＴ、第１抵抗及び第２抵抗を有し、前記Ｎ型ＦＥＴのドレインと前記Ｐ型ＦＥＴのゲートは前記第１抵抗を介して接続されるとともに、前記Ｐ型ＦＥＴのドレインと前記Ｎ型ＦＥＴのゲートは前記第２抵抗を介して接続されていてもよい。
【００１７】
バイポーラトランジスタを用いて第１ラッチ回路を形成するよりも、ＦＥＴを用いて第１ラッチ回路を形成した方が部品コストが低いこともある。ＦＥＴを用いて第１ラッチ回路を形成可能にしておくことで、使用部品の選択幅が広がり、より安価な部品を選ぶ機会を増やすことができる。
【００１８】
また例えば、前記パルス信号の幅は、前記電源回路の出力電圧が前記所定電圧を超えてから、前記第１ラッチ回路の出力信号が前記オフ信号になったことで前記電源動作が停止して前記電源回路の出力電圧が前記所定電圧以下になるまでの期間の長さよりも長いと良い。
【００１９】
初回の過電圧検出時、エッジ検出信号中のパルス信号の幅に対応する時間だけリセットを行うことで電源動作を再開させることができる。一方、過電圧検出回路は、電源回路の出力電圧が所定電圧を超えてから、第１ラッチ回路のオフ信号出力を通じて該出力電圧が所定電圧以下になるまでの期間、過電圧の発生を示す過電圧検出信号を出力する。仮に、この期間の長さがエッジ検出信号中のパルス信号の幅よりも大きいと、リセットによって電源動作を再開させても過電圧検出回路の出力によって電源動作が再び停止する。これを防止すべく、上記のようなパルス信号の幅の設定を行うと良い。
【００２０】
また例えば、前記リセット回路からの前記リセットの信号の前記第１ラッチ回路への伝達を遅延させるリセット遅延回路を、前記リセット回路及び前記第１ラッチ回路間に挿入してもよい。
【００２１】
過電圧の検出時、第１ラッチ回路からのイネーブル信号にて電源動作を停止させることができるが、一方で、この信号は、エッジ検出回路及びリセット回路を通じて、電源動作を再開させるリセットの信号を作り出す。仮に、電源動作をオフするためのイネーブル信号の幅が短すぎると、その信号の入力を電源回路にて認識できず、電源動作がオフにならないこともある。上記のリセット遅延回路の挿入により、電源動作をオフするためのイネーブル信号の幅を拡大することができるので、確実に電源動作をオフにすることができる。
【００２２】
本発明に係る電源装置は、入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路と、前記電源回路に接続された上記の過電圧保護回路と、を備えたことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現可能な過電圧保護回路及び電源装置を提供することが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係る電源装置の概略構成ブロック図である。
【図２】本発明の実施形態に係る電源装置の部分的な回路図の例である。
【図３】図１及び図２に示す回路のタイミングチャートである。
【図４】図２の回路の変形例を示す図である。
【図５】従来の電源装置のブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００２６】
図１に、本発明の実施形態に係る電源装置１００の概略構成ブロック図を示す。電源装置１００は、符号１〜９によって参照される各部位を備える。電源回路２が、過電圧保護の対象となる電源回路である。図示されない他の電源回路、例えば、ＡＣアダプタのような交流１００Ｖ（ボルト）から直流電圧を生成するＡＣ／ＤＣコンバータ回路が電源入力端子１に接続され、そのＡＣ／ＤＣコンバータ回路からの直流電圧が電源入力端子１に印加される。尚、記号Ａ〜Ｇは、電圧又は信号を示す記号であって、後に参照される。
【００２７】
電源回路２は電源動作を実行する。電源動作は、電源入力端子１に加わる直流電圧（入力電圧）を所望の電圧値を有する他の直流電圧に変換して該他の直流電圧を出力電圧ＶOとして出力する動作である。出力電圧（電源電圧）ＶOが出力される電源回路２の出力端子は電源装置１００の電源出力端子３に接続されており、従って出力電圧ＶOは電源出力端子３に印加される。電源回路２の出力端子と電源出力端子３は共通の端子であっても良い。出力電圧ＶOは、電源出力端子３を介し、出力電圧ＶOを必要とする任意の回路（不図示）に供給される。電源回路２は、電源動作を行うか否かを指定するためのイネーブル端子を有しており、イネーブル端子へ入力される電源イネーブル信号に応じて、電源動作を実行する又は不実行とする。以下、電源動作の実行を電源動作のオンとも表現し、電源動作の不実行及び停止を電源動作のオフとも表現する。電源回路２として、公知又は汎用のスイッチング電源集積回路を用いることができる。
【００２８】
過電圧検出回路４は電源回路２に接続され、出力電圧ＶOが過電圧検出回路４に入力される。過電圧検出回路４は、ツェナーダイオード等を用いて得られた所定の一定電圧を内部に判定電圧ＶTHとして持ち、出力電圧ＶOを判定電圧ＶTHと比較することで出力電圧ＶOが過電圧であるか否かを検出して、その検出結果を表す信号を過電圧検出信号として出力する。本実施形態では、出力電圧ＶOがゼロ又は正の値を持つとする。電源装置１００において、出力電圧ＶOに対する正常電圧範囲が定められており、正常電圧範囲の上限値よりも或る程度高い電圧が判定電圧ＶTHに設定される。過電圧検出回路４は、出力電圧ＶOが判定電圧ＶTHよりも高いとき出力電圧ＶOは過電圧であると検出し、出力電圧ＶOが判定電圧ＶTH以下であるとき出力電圧ＶOは過電圧でないと検出する。以下の説明において、特に記述なき限り、過電圧とは、電源回路２の出力電圧ＶOの過電圧を指し、過電圧の検出とは、過電圧検出回路４による過電圧の検出を指す。
【００２９】
第１ラッチ回路５は、過電圧検出信号に応じた電源イネーブル信号を電源回路２のイネーブル端子に出力することにより、電源回路２における電源動作のオン／オフを制御する。通常、第１ラッチ回路５は、電源動作をオンにする電源イネーブル信号を出力する。但し、第１ラッチ回路５は、出力電圧ＶOが過電圧であることを示す過電圧検出信号が入力されたとき、出力電圧ＶOが過電圧であることを示す過電圧検出信号（換言すれば、出力電圧ＶOが過電圧であることを示す情報）を保持し、信号の保持状態に応じた電源イネーブル信号を出力することで電源動作をオフにする。第１ラッチ回路５にて保持された信号及び情報は、ゲート回路９の出力に応じてリセットされうる。
【００３０】
エッジ検出回路６は、電源イネーブル信号の変化を検出し、検出した電源イネーブル信号の変化情報をパルス信号に変換して出力する。本実施形態において、エッジ検出回路６にて検出される変化は、電源動作をオンからオフに変化させる電源イネーブル信号の変化である。エッジ検出回路６は、第１ラッチ回路５から出力される電源イネーブル信号のエッジを検出することで上記パルス信号を含むエッジ検出信号を生成し、該エッジ検出信号を遅延回路７及びゲート回路９に出力する。電源動作をオンからオフに変化させる電源イネーブル信号の変化（即ちエッジ）が検出されることで、過電圧が検出されたという情報が得られる。
【００３１】
遅延回路７は、エッジ検出回路６からのエッジ検出信号、即ちエッジ検出回路６から入力された電源イネーブル信号の変化情報を所定の遅延時間だけ遅延させてから第２ラッチ回路８に出力する。この遅延時間の間であれば、外来ノイズの影響で過電圧の現象が生じても電源動作を復帰可能である（復帰の理由は後述の説明から明らかとなる）。
【００３２】
第２ラッチ回路８には、遅延回路７によって遅延されたエッジ検出信号が入力される。第２ラッチ回路８は、遅延回路７によって遅延されたエッジ検出信号を保持し、その保持した信号を出力可能である。具体的には、第２ラッチ回路８は、エッジ検出信号にて示される電源イネーブル信号の変化情報（電源動作をオンからオフに変化させる電源イネーブル信号の変化の情報）を遅延回路７の出力信号に基づき保持し、保持した情報を出力する。但し、この保持のタイミングは、遅延回路７の機能により、電源イネーブル信号が実際に変化したタイミングから遅延時間分だけ遅れる。この保持により、過電圧検出が１回以上行われたことが第２ラッチ回路８に記憶される。
【００３３】
ゲート回路９は、エッジ検出回路６及び第２ラッチ回路８の出力信号を入力とする論理演算を行い、その論理演算の結果を第１ラッチ回路５に出力する。第１ラッチ回路５に対するゲート回路９の出力信号は、第１ラッチ回路５による信号及び情報の保持をリセットするリセット信号でありうる。エッジ検出回路６から出力されるエッジ検出信号は現過電圧検出情報を表し、第２ラッチ回路８の出力信号は第２ラッチ回路８にて保持されている過去過電圧検出情報を表す。現過電圧検出情報は、現在、過電圧と検出されているか否かを表し、過去過電圧検出情報は、過去に過電圧が１回でも検出されたか否かを表す。ここにおける現在とは、ゲート回路９にて論理演算を行うタイミングを指し、過去とは、そのタイミングよりも前のタイミングを指す。ゲート回路９は、現在において過電圧であると検出されているとき、過去に過電圧が１回も検出されていなければリセット信号を第１ラッチ回路５に出力するが、そうでなければリセット信号を第１ラッチ回路５に出力しない。
【００３４】
図２に、回路５〜９の具体的な回路構成例を示す。図２の回路２５〜２９を夫々回路５〜９として用いることができる。尚、回路４及び回路５〜９（従って回路２５〜２９）の電源は、電源入力端子１から供給されているものとする。電源入力端子１の印加電圧が電源電圧Ｖｃｃとして加わるラインを電源ラインと呼ぶ。レギュレータ回路等を用いて電源入力端子１の印加電圧から生成された直流電圧が電源電圧Ｖｃｃとして電源ラインに加わっていても良い。尚、電源回路２の出力電圧ＶOも電源電圧と呼ばれうるものであるが、電源電圧Ｖｃｃは、電源回路２の出力電圧ＶOと異なるものである。過電圧検出回路４の回路構成は公知であるため、その詳細な回路構成の図示及び説明を割愛する。
【００３５】
過電圧検出回路４は、出力電圧ＶOが過電圧でないとき、論理値０の過電圧検出信号を出力し、出力電圧ＶOが過電圧であるとき、論理値１の過電圧検出信号を出力する。過電圧検出信号に限らず、ここでは、ローレベルの電圧信号が０の論理値を示し、ハイレベルの電圧信号が１の論理値を示すものとする。ローレベルの電圧は、第１電圧範囲内の電圧を指し、ハイレベルの電圧は、第１電圧範囲よりも高い第２電圧範囲内の電圧を指す。電源電圧Ｖｃｃはハイレベルの電圧に属する。ハイレベルの電圧は、バイポーラトランジスタをオンにするためのベース−エミッタ間電圧（約０．６Ｖ）よりも十分に大きいものとする。
【００３６】
第１ラッチ回路２５は、ＰＮＰ型のバイポーラトランジスタであるＰＮＰトランジスタ２５１と、ＮＰＮ型のバイポーラトランジスタであるＮＰＮトランジスタ２５２を有し、更に、抵抗２５３〜２５７とショットキバリアダイオード２５８を有する。また、第１ラッチ回路２５は、過電圧検出回路４からの過電圧検出信号を受けるセット端子２５Sと、ゲート回路２９の出力信号を受けるリセット端子２５Rを有する。
【００３７】
ＰＮＰトランジスタ２５１において、エミッタは電源ラインに接続され、ベースは抵抗２５５を介して電源ラインに接続されていると共に抵抗２５６を介してＮＰＮトランジスタ２５２のコレクタに接続され、コレクタは抵抗２５３を介してＮＰＮトランジスタ２５２のベースに接続されている。ＮＰＮトランジスタ２５２において、エミッタは０Ｖ（ボルト）の基準電位を有するグランドラインに接続され、ベースは抵抗２５４を介してグランドラインに接続されている。ＮＰＮトランジスタ２５２のベース、抵抗２５３及び抵抗２５４の共通接続点は、ショットキバリアダイオード２５８のアノードに接続されていると共に、抵抗２５７を介してセット端子２５Sに接続されている。リセット端子２５Rは、ショットキバリアダイオード２５８のカソードに接続されている。ＮＰＮトランジスタ２５２のコレクタにおける電圧信号が電源イネーブル信号（Ｃ）として、第１ラッチ回路２５から出力される。
【００３８】
ＮＰＮトランジスタ２５２がオフのとき、論理値１の電源イネーブル信号が第１ラッチ回路２５から出力されて電源回路２のイネーブル端子に供給され、ＮＰＮトランジスタ２５２がオンのとき、論理値０の電源イネーブル信号が第１ラッチ回路２５から出力されて電源回路２のイネーブル端子に供給される。任意のバイポーラトランジスタにおいて、トランジスタのオンとは、当該トランジスタのコレクタ−エミッタ間が導通状態になることを指し、トランジスタのオフとは、当該トランジスタのコレクタ−エミッタ間が非導通状態（遮断状態）になることを意味する。電源回路２は、論理値１の電源イネーブル信号（即ち、ハイレベルの電源イネーブル信号）がイネーブル端子に供給されたとき、電源動作を実行し、論理値０の電源イネーブル信号（即ち、ローレベルの電源イネーブル信号）がイネーブル端子に供給されたとき、電源動作を実行しない。
【００３９】
電源電圧Ｖｃｃが０Ｖから定常電圧まで上昇するとき、第１ラッチ回路２５が起動するが、このとき、過電圧検出信号の論理値は０であって（即ち過電圧検出信号はローレベルであって）、トランジスタ２５１及び２５２は自動的にオフ状態（遮断状態）になるため、論理値１の電源イネーブル信号が第１ラッチ回路２５から電源イネーブル端子に供給されて電源動作がオンになる。第１ラッチ回路を、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路などを用いて作成すると、第１ラッチ回路の起動時において第１ラッチ回路の出力状態が不定になるため、その出力状態の論理値を０又は１に設定するための初期化回路が必要になる。図２の第１ラッチ回路２５では、このような初期化回路が不要になる。
【００４０】
出力電圧ＶOが過電圧でないとき、過電圧検出回路４から論理値０の過電圧検出信号がセット端子２５Sに入力されるため、ＮＰＮトランジスタ２５２はオフとなる。一方、出力電圧ＶOが過電圧であると、過電圧検出回路４から論理値１の過電圧検出信号がセット端子２５Sに入力されるため、リセット端子２５Rの電圧がハイレベルであることを前提として、ＮＰＮトランジスタ２５２がオンになり、ＮＰＮトランジスタ２５２のコレクタ電圧がローレベルになる。ＮＰＮトランジスタ２５２がオンになると、ＰＮＰトランジスタ２５１のベース−エミッタ間に電圧が加わってＰＮＰトランジスタ２５１もオンになる。ＰＮＰトランジスタ２５１がオンになると、過電圧検出信号の論理値が０に戻ったとしても、ＮＰＮトランジスタ２５２のベース−エミッタ間に、ＮＰＮトランジスタ２５２をオンさせる電圧が加わり続けるので、ＮＰＮトランジスタ２５２はオンのまま維持され、結果、論理値０の電源イネーブル信号の出力が保持される。
【００４１】
このように、論理値１の過電圧検出信号（即ち、過電圧が検出されたときの過電圧検出信号）は第１ラッチ回路２５に対するセット信号として機能する。論理値１の過電圧検出信号がセット端子２５Sに入力されたとき、第１ラッチ回路２５は、その過電圧検出信号を保持（ラッチ）し、保持信号に応じた電源イネーブル信号（即ち、論理値０の電源イネーブル信号）の出力を保持することで、電源動作のオフを維持する。
【００４２】
但し、第１ラッチ回路２５による上記の保持及びそれによる電源動作のオフの維持は、リセット信号の入力によってリセットされる（解消される）。リセット信号は、ゲート回路２９からリセット端子２５Rに入力されうる論理値０の電圧信号（即ちローレベルの電圧信号）である。リセット端子２５Rに加わる電圧信号の論理値が１であるとき、ダイオード２５８には逆方向電圧が加わるのでダイオード２５８はオフ状態になり、第１ラッチ回路２５における上記の保持に影響は無い。一方、トランジスタ２５１及び２５２がオンのときに論理値０の電圧信号（即ちリセット信号）がリセット端子２５Rに入力されると、ダイオード２５８に順方向電圧が加わってダイオード２５８がオン状態になり、結果、ＮＰＮトランジスタ２５２のベース−エミッタ間の電圧が０Ｖ近辺まで低下するためＮＰＮトランジスタ２５２がオフとなり、これに続いてＰＮＰトランジスタ２５１もオフとなる。
【００４３】
過電圧検出信号の論理値が１であっても、リセット信号の入力時には上記と同様のトランジスタ動作が成される。つまり、過電圧検出信号の論理値が１であっても（即ち、セット端子２５Sにセット信号が入力されていても）、リセット端子２５Rにリセット信号が入力されたならば、ＮＰＮトランジスタ２５２がオフとなる。このように、第１ラッチ回路２５は、リセット信号をセット信号よりも優先する。換言すれば、第１ラッチ回路２５は、ゲート回路２９の出力信号によるリセットを、過電圧が検出されたことを示す過電圧検出信号の保持よりも優先する。
【００４４】
リセット優先の必要性は以下の通りである。過電圧の原因が外来ノイズである場合、過電圧検出信号の論理値は短時間において０及び１間で頻繁に変動する可能性がある。一方、リセット信号は、後述するように或る一定の幅を持つ。従って、仮にセット優先としたならば、第１ラッチ回路におけるセット及びリセット状態が頻繁に切り替わり、電源動作オン／オフが短時間で繰り返し切り替わる。これは、電源回路２に過度のストレスを与え、電源回路２の故障発生の元になりうる。リセット優先にすることで、これを防止することができる。
【００４５】
エッジ検出回路２６には、第１ラッチ回路２５の出力信号（即ち電源イネーブル信号）が入力される。エッジ検出回路２６は、第１ラッチ回路２５の出力信号における論理値の１から０への切り替わり（即ち、第１ラッチ回路２５の出力信号のハイレベルからローレベルへの切り替わり）を、第１ラッチ回路２５の出力信号のエッジとして検出し、検出結果を示すエッジ検出信号を生成及び出力する。図２の回路例において、エッジ検出回路２６は符号２６１〜２６４によって参照される各部位から成る。電源イネーブル信号がインバータ２６１の入力端子及びＮＯＲゲート（否定論理和の論理回路）２６４の第１入力端子に入力され、インバータ２６１の出力端子が抵抗２６２及びコンデンサ２６３の直列回路を介してグランドラインに接続されていると共に抵抗２６２を介してＮＯＲゲート２６４の第２入力端子に入力されている。ＮＯＲゲート２６４の出力端子から、エッジ検出回路２６の出力信号であるエッジ検出信号（Ｄ）が出力される。エッジ検出回路２６は、通常、論理値０の電圧信号（即ちローレベルの信号）を出力しているが、電源イネーブル信号の論理値が１から０に切り替わると、その切り替わりのタイミングを起点として、一定の幅を有する論理値１のパルス信号を出力する（図３も参照）。エッジ検出信号は、このパルス信号を含む。パルス信号の幅は、抵抗２６２及びコンデンサ２６３から成るローパスフィルタの時定数で定まる。
【００４６】
遅延回路２７には、エッジ検出回路２６の出力信号（Ｄ）が入力される。遅延回路２７は、エッジ検出回路２６の出力信号（即ちエッジ検出信号）を所定の遅延時間だけ遅延させてから第２ラッチ回路２８に出力する。図２の回路例において、遅延回路２７は符号２７１〜２７３によって参照される各部位から成る。遅延前のエッジ検出信号であるエッジ検出回路２６の出力信号が抵抗２７１及びコンデンサ２７２から成るローパスフィルタに入力され、そのローパスフィルタの出力信号がバッファ論理回路２７３に入力されることで該バッファ論理回路２７３から遅延の成されたエッジ検出信号（Ｅ）が出力される。遅延回路２７における遅延時間は、抵抗２７１及びコンデンサ２７２から成るローパスフィルタの時定数で定まる。
【００４７】
第２ラッチ回路２８は、遅延回路２７から出力される、遅延の成されたエッジ検出信号（Ｅ）が入力されるセット端子２８Sを有する。セット端子２８Sに入力される論理値１の電圧信号は、第２ラッチ回路２８のセット信号として機能する。第２ラッチ回路２８は、基本的に第１ラッチ回路２５と同様の回路構成を有するが、第２ラッチ回路２８にリセット機能は不要である。従って、電源電圧Ｖｃｃが０Ｖから定常電圧まで上昇することで第２ラッチ回路２８が起動するとき、第２ラッチ回路２８は論理値１の信号を出力し、遅延回路２７を通じて遅延の成されたエッジ検出信号中のパルス信号を受けたとき、第２ラッチ回路２８は、パルス信号における論理値１を保持して、以後、論理値０の信号（Ｆ）をゲート回路２９に出力し続ける。
【００４８】
図２の回路例では、第２ラッチ回路２８は、ＰＮＰ型のバイポーラトランジスタであるＰＮＰトランジスタ２８１と、ＮＰＮ型のバイポーラトランジスタであるＮＰＮトランジスタ２８２と、抵抗２８３〜２８６とを有する。ＰＮＰトランジスタ２８１において、エミッタは電源ラインに接続され、ベースは抵抗２８５を介して電源ラインに接続されていると共に抵抗２８６を介してＮＰＮトランジスタ２８２のコレクタに接続され、コレクタは抵抗２８３を介してＮＰＮトランジスタ２８２のベースに接続されている。ＮＰＮトランジスタ２８２において、エミッタはグランドラインに接続され、ベースは抵抗２８４を介してグランドラインに接続されている。ＮＰＮトランジスタ２８２のベース、抵抗２８３及び抵抗２８４の共通接続点は、セット端子２８Sに接続されている。ＮＰＮトランジスタ２８２のコレクタにおける電圧信号が、第２ラッチ回路２８の出力信号（Ｆ）としてゲート回路２９に与えられる。
【００４９】
ゲート回路２９は、ＮＡＮＤゲート２９１にて形成される。ＮＡＮＤゲート２９１は、エッジ検出回路２６から出力されるエッジ検出信号と、第２ラッチ回路２８の出力信号（ＮＰＮトランジスタ２８２のコレクタにおける電圧信号）とを入力信号とし、その２つの入力信号の否定論理積を出力する。図２の回路例において、ＮＡＮＤゲート２９１の出力信号（Ｇ）がリセット端子２５Rに入力されている。
【００５０】
図３は、図１及び図２に示す回路の動作タイミングチャートである。このタイミングチャートを参照して、図１及び図２に示す回路の動作を説明する。図３において、波形３００Ａは電源入力端子１の印加電圧Ａの波形であり、波形３００Ｂは過電圧検出回路４の出力信号である過電圧検出信号Ｂの波形であり、波形３００Ｃは第１ラッチ回路５、２５の出力信号である電源イネーブル信号Ｃの波形であり、波形３００Ｄはエッジ検出回路６、２６の出力信号であるエッジ検出信号Ｄの波形であり、波形３００Ｅは遅延回路７、２７の出力信号Ｅの波形であり、波形３００Ｆは第２ラッチ回路８、２８の出力信号Ｆの波形であり、波形３００Ｇはゲート回路９、２９の出力信号Ｇの波形であり、波形３００Ｈは、電源回路２の出力電圧Ｈ（即ちＶO）の波形である。時間が進行するにつれ、時刻Ｔ１〜Ｔ９が、この順番で順次訪れるものとする。
【００５１】
時刻Ｔ１以前において、電源入力端子１の印加電圧Ａが０Ｖから上昇し始め、時刻Ｔ１において電源入力端子１の印加電圧Ａが定常電圧に達する（以後、電源入力端子１の印加電圧Ａは定常電圧に維持されるものとする）。従って、時刻Ｔ１において、第１ラッチ回路５、２５の出力信号Ｃ及び第２ラッチ回路８、２８の出力信号Ｆの論理値が１になる。時刻Ｔ１において、エッジ検出回路６、２６の出力信号Ｄ及び遅延回路７、２７の出力信号Ｅの論理値は０であり、故に、ゲート回路９、２９の出力信号Ｇの論理値は１となる。時刻Ｔ１において、信号Ｃの論理値１に応答して電源回路２は電源動作を開始する。過電圧検出信号Ｂの論理値は時刻Ｔ４に至るまで０である。
【００５２】
時刻Ｔ２において、電源回路２の出力電圧ＶOが上昇し終わり、電源回路２は、正常電圧範囲内の所定電圧値を有する出力電圧Ｈ（ＶO）を出力する。
【００５３】
時刻Ｔ３において、外来ノイズや電源回路２の故障に起因して電源回路２の出力電圧Ｈが上昇してゆく。
【００５４】
時刻Ｔ４において、電源回路２の出力電圧Ｈ（ＶO）が判定電圧ＶTHを超えて過電圧になり、この過電圧が過電圧検出回路４にて検出されて過電圧検出信号Ｂの論理値が０から１に切り替わる。これを受け、第１ラッチ回路５、２５が電源イネーブル信号Ｃの論理値を１から０に変化させ、論理値０の電源イネーブル信号Ｃが出力される状態を保持する。電源イネーブル信号Ｃの論理値が０に切り替わることで、電源回路２は電源動作をオフにする動作を始めようとする。一方、電源イネーブル信号Ｃにおける論理値１から論理値０への変化がエッジ検出回路６、２６にて検出され、エッジ検出回路６、２６は出力信号Ｄの論理値を０から１に切り替える。この結果、ＮＡＮＤゲート２９１に論理値１の電圧信号Ｄ及びＦが入力されるため、出力信号Ｇの論理値は１から０に切り替わる、即ちリセット信号が第１ラッチ回路５、２５に入力される。結果、時刻Ｔ４において論理値が１から０に切り替わった電源イネーブル信号Ｃは、時刻Ｔ５において再び論理値１の信号に変化する。これにより、電源回路２は電源動作を再開しようとする。尚、図３では、信号Ｂのアップエッジ、信号Ｃのダウンエッジ、信号Ｄのアップエッジ及び信号Ｇのダウンエッジが全て同一時刻Ｔ４にて生じているように示されているが、それらのエッジの発生時刻は若干量ずつずれている。
【００５５】
電源回路２は時刻Ｔ４にて電源動作を停止するので、電源回路２の出力電圧Ｈは低下する。この低下が過電圧検出回路４にて検出されることで、過電圧検出信号Ｂの論理値が１から０に変化する。つまり、時刻Ｔ４を起点とする論理値１のパルス信号が過電圧検出信号Ｂに含まれることになる。図３の例では、過電圧検出信号Ｂの論理値が１から０に戻る時刻が時刻Ｔ５と一致しているが、実際には、その時刻は、過電圧検出回路４のヒステリシス特性、電源出力端子３に接続されたデカップリングコンデンサ（不図示）及び負荷（不図示）の大きさに依存して、時刻Ｔ５と異なりうる。
【００５６】
時刻Ｔ４において論理値が１から０に切り替わった過電圧検出信号Ｂが再び論理値０に戻る時刻（以下、時刻Ｔ５’と呼ぶ）において、ゲート回路９、１９の出力信号の論理値が０、つまり、エッジ検出回路６、２６の出力信号Ｄの論理値が１になっていなければならない。なぜなら、時刻Ｔ４で過電圧検出信号Ｂの論理値が１になった後、過電圧検出信号Ｂの論理値が０に戻るよりも先にゲート回路９、２９の出力信号Ｇの論理値が１になってしまうと、第１ラッチ回路５、２５が電源イネーブル信号Ｃの論理値を再び０にして、電源動作を恒常的にオフにしてしまうからである。そこで、エッジ検出回路６、２６から出力されるエッジ検出信号Ｄ中の論理値１のパルス幅が、過電圧検出信号Ｂ中の論理値１のパルス幅よりも長くなるように、抵抗２６２及びコンデンサ２６３から成るローパスフィルタの時定数を調整すればよい。換言すれば、電源回路２の出力電圧Ｈが判定電圧ＶTHを超えた時刻Ｔ４から、電源イネーブル信号Ｃの論理値が０になったことに伴う電源動作の停止を介して出力電圧Ｈが判定電圧ＶTH以下になる時刻Ｔ５’までの期間の長さよりも、エッジ検出信号Ｄ中の論理値１のパルス幅を長くすれば良く、その手段として、エッジ検出回路６、２６における上記時定数の調整を利用できる。
【００５７】
時刻Ｔ４でオフになった電源動作が時刻Ｔ５で再開する。電源動作を再開する際、電源回路２の構成によっては一時的に出力を短絡状態にする（出力電圧Ｈを０Ｖにまで落とす）。図３の例では、そのような一時的な短絡状態が実現されることを想定しているため、時刻Ｔ５において出力電圧Ｈが０Ｖにまで低下する。また、図３では、所謂ソフトスタート機能が電源回路２に設けられていることが想定されており、時刻Ｔ５以後において出力電圧Ｈが徐々に上昇するように波形３００Ｈが描かれている。
【００５８】
時刻Ｔ６において、エッジ検出信号Ｄの論理値が１から０に戻る。これにより、ゲート回路９、２９の出力信号Ｇの論理値が０から１に戻り、第１ラッチ回路５、２５がリセットとされる状態が終了する。但し、時刻Ｔ６以前において既に電源イネーブル信号Ｃは１の論理値をとっている。
【００５９】
時刻Ｔ５以後において徐々に上昇してきた出力電圧Ｈが時刻Ｔ７において所定の電圧値に達し、上昇を停止する。
【００６０】
エッジ検出信号Ｄに含まれる論理値１のパルス信号は、所定の遅延時間だけ遅れてから遅延回路７、２７の出力信号Ｅに現れる。この遅延時間は、時刻Ｔ４及びＴ８間の時間差に相当する。従って、時刻Ｔ８において、信号Ｅの論理値は０から１に変化する。その後、エッジ検出信号Ｄ中の論理値１のパルス幅の分だけ時間が経過すると、信号Ｅの論理値は１から０に戻る。時刻Ｔ８において、遅延回路７、２７の出力信号Ｅが論理値１をとることは、第２ラッチ回路８、２８にセット信号が入力されることに相当する。故に、時刻Ｔ８において第２ラッチ回路８、２８は出力信号Ｆの論理値を１から０に切り替え、時刻Ｔ８以後、論理値０の信号Ｆを保持及び出力する。
【００６１】
時刻Ｔ４における過電圧の検出は１回目の過電圧の検出に相当する。図３では、電源回路２に故障が発生しており、結果、時刻Ｔ９において出力電圧Ｈが再び基準電圧ＶTHを超えたことが想定されている。そうすると、時刻Ｔ９において、２回目の過電圧が検出されて過電圧検出信号Ｂの論理値が再び０から１に切り替わる。この結果、第１ラッチ回路５、２５の出力信号Ｃの論理値は再び１から０に切り替わり、第１ラッチ回路５、２５は論理値０の信号Ｃが出力される状態を保持する。故に、電源回路２の電源動作は再びオフとなる。一方、時刻Ｔ９における信号Ｃの論理値変化に応答して、エッジ検出回路６、２６は論理値１のパルス信号を出力する。これによって、ゲート回路９、２９の入力信号の一方（Ｄ）が論理値１を持つが、第２ラッチ回路８、２８の出力信号Ｆは０の論理値を保持しているので、ゲート回路９、２９は論理値１の信号Ｇを出力し続ける。つまり、２回目の過電圧の検出に対して、第１ラッチ回路５、２５にリセットがかからず、時刻Ｔ９以後、電源動作はオフのままで維持されることになる。
【００６２】
時刻Ｔ４以後、時刻Ｔ８までは過電圧が何度検出されても電源回路２は自動復帰することができる。故に、遅延回路７、２７における遅延時間、即ち、時刻Ｔ４及びＴ８間の時間は、外来ノイズが連続して現れる可能性を考慮して定めておけば良い。
【００６３】
上述の構成により、外来ノイズ等により出力電圧Ｈが瞬間的に過電圧になっても電源回路２は自動復帰することができる。この自動復帰のために、マイコン等は不要であるため、コスト増大を抑制することができる。一方、一定時間の経過後に過電圧が再度検出された場合には、電源回路２に故障が発生していると判断して、それ以降は電源回路２を復帰しないようにできる。これにより、故障状態の電源回路２を動作させ続けることによる弊害が抑制される。尚、図２の回路では、相応数の部品が用いられてはいるが、図２の回路で用いられる部品は比較的安価な部品ばかりである（例えば数１０円で図２の回路を全て形成可能である）。故に、上述と同様の自動復帰等をマイコンを使って実現する構成よりも、図２の構成は安価で済む。
【００６４】
また、電源入力端子１の電圧は５Ｖを超える場合がある。従って、図２のＮＯＲゲート２６４、バッファ論理回路２７３及びＮＡＮＤゲート２９１は、汎用ＣＭＯＳ論理回路で形成されると良い。４０００系や４５００系と呼ばれる汎用ＣＭＯＳ論理回路は、動作が比較的低速であるが、１８Ｖまでの電源電圧で動作可能だからであり、また、電源装置１００に内在する過電圧保護回路は高速動作が求められないからである。一方、ＴＴＬ（Transistor-Transistor-Logic）コンパチブルの高速ＣＭＯＳ論理回路は５Ｖ以下の電源電圧でしか動作しない。故に、ＴＴＬコンパチブルの高速ＣＭＯＳ論理回路にてゲート２６４、２７３及び２９１を形成する場合には、高速ＣＭＯＳ論理回路に対する専用の電源回路が必要になる（或いは必要になりうる）。
【００６５】
また、第１及び第２ラッチ回路をバイポーラトランジスタを用いて形成する回路例を図２に示したが、第１及び第２ラッチ回路においてバイポーラトランジスタをＦＥＴ（電界効果トランジスタ）に置き換えても良い。この置き換えを行っても、バイポーラトランジスタを用いた場合と同様のラッチ機能を実現できる。使用する部品の選択幅を広げることで、より安価な部品を選ぶ機会を増やすことができる。具体的には例えば、図４に示す如く、第１ラッチ回路２５において、ＰＮＰトランジスタ２５１及びＮＰＮトランジスタ２５２をそれぞれＰ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)２５１ａ及びＮ型ＭＯＳＦＥＴ２５２ａに置き換えても良く、第２ラッチ回路２８において、ＰＮＰトランジスタ２８１及びＮＰＮトランジスタ２８２をそれぞれＰ型ＭＯＳＦＥＴ２８１ａ及びＮ型ＭＯＳＦＥＴ２８２ａに置き換えても良い。この場合、ＰＮＰトランジスタ２５１、ＮＰＮトランジスタ２５２、ＰＮＰトランジスタ２８１、ＮＰＮトランジスタ２８２のコレクタ、ベース及びエミッタが接続されていた箇所に、夫々、Ｐ型ＭＯＳＦＥＴ２５１ａ、Ｎ型ＭＯＳＦＥＴ２５２ａ、Ｐ型ＭＯＳＦＥＴ２８１ａ、Ｎ型ＭＯＳＦＥＴ２８２ａのドレイン、ゲート及びソースを接続すれば良い。図４において、ＭＯＳＦＥＴ２５１ａ、２５２ａ、２８１ａ及び２８２ａを、接合型ＦＥＴに置き換えてもよい。
【００６６】
また、時刻Ｔ４から時刻Ｔ５までの時間が短すぎると、電源回路２が論理値０の電源イネーブル信号Ｃの入力を認識できず、電源動作がオフにならないこともある。このような事象は電源回路２の回路構成に依存する。従って、このような事象が発生しうる電源回路２が用いられる場合には、ゲート回路９、２９と第１ラッチ回路５、２５との間に、遅延回路７、２７と同じ構成を有する第２遅延回路（不図示）を挿入すればよい。第２遅延回路は、ゲート回路９、２９の出力信号Ｇを所定の遅延時間だけ遅延させてから第１ラッチ回路５、２５に出力する（リセット端子２５Rに出力する）。この場合、電源イネーブル信号Ｃにおける論理値０を電源回路２が認識できるように、第２遅延回路の遅延時間の調整によって、電源イネーブル信号Ｃにおける論理値０のパルス幅（即ち時刻Ｔ４及びＴ５間の時間）を調整すればよい。
【００６７】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１及び注釈２を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
【００６８】
［注釈１］
上述の例では、ハイレベルの電圧信号に論理値１を割り当て、ローレベルの電圧信号に論理値０を割り当てたが、ハイレベルの電圧信号に論理値０を割り当て、ローレベルの電圧信号に論理値１を割り当てても良い。
【００６９】
［注釈２］
電源装置１００の構成及び動作について以下のようなことが言える。電源装置１００は電源回路２に対する過電圧保護回路を内包している。過電圧保護回路は、第１ラッチ回路２５、エッジ検出回路２６、遅延回路２７、第２ラッチ回路２８及びゲート回路２９にて具体化されうる第１ラッチ回路５、エッジ検出回路６、遅延回路７、第２ラッチ回路８及びゲート回路９を備えており、上記第２遅延回路（リセット遅延回路）を更に備えうる。
第１ラッチ回路５、２５は、出力電圧Ｈが過電圧であるときの過電圧検出信号Ｂを保持可能であり、詳細には信号Ｂに含まれうる論理値１の信号（状態）を保持して、保持状態に応じた論理値を有する信号Ｃを出力する。
第２ラッチ回路８、２８は、信号Ｃに基づくエッジ検出信号を保持可能である。図１、図２及び図４の構成において、第２ラッチ回路８、２８は、遅延の成されたエッジ検出信号、即ち信号Ｅを保持可能であり、詳細には信号Ｅに含まれうる論理値１の信号（状態）を保持して、保持状態に応じた論理値を有する信号Ｆを出力する。
リセット回路とも言うべきゲート回路９、２９は、信号Ｄ及びＦに基づき、第１ラッチ回路５、２５における信号の保持をリセットするリセット信号Ｇを出力可能である。
【００７０】
時刻Ｔ４において電源回路２の出力電圧Ｈが過電圧であることを示す信号が過電圧検出信号Ｂとして過電圧検出回路４から出力されたとき、第１ラッチ回路５、２５は、自身の出力信号Ｃを、電源動作をオンにするオン信号から電源動作をオフにするオフ信号へと切り替え、且つ、エッジ検出回路６、２６は、該切り替えを示すパルス信号をエッジ検出信号Ｄに含めて出力し、且つ、リセット回路としてのゲート回路９、２９は、パルス信号の幅に対応する時間だけリセットを行い（リセット信号を出力し）、且つ、第２ラッチ回路８、２８は、そのリセットの後、遅延回路７、２７を通じて供給された上記パルス信号に基づき特定信号（論理値０の信号Ｆ）を保持及び出力する。
そのリセットによって第１ラッチ回路５、２５の出力信号Ｃが時刻Ｔ５においてオフ信号からオン信号に戻って電源動作が再開された後、時刻Ｔ９において、電源回路２の出力電圧Ｈが過電圧であることを示す信号が過電圧検出信号Ｂとして過電圧検出回路４から再度出力されたとき、第１ラッチ回路５、２５は、自身の出力信号Ｃを再びオン信号からオフ信号へと切り替えて保持し、この際、リセット回路としてのゲート回路９、２９は、第２ラッチ回路８、２８が保持した上記特定信号に基づき再度のリセットを行わない。
【符号の説明】
【００７１】
１  電源入力端子
２  電源回路
３  電源出力端子
４  過電圧検出回路
５、２５  第１ラッチ回路
６、２６  エッジ検出回路
７、２７  遅延回路
８、２８  第２ラッチ回路
９、２９  ゲート回路
１００  電源装置
【図１】
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【図２】
2013247821.tif 000004
【図３】
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【図４】
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【図５】
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