(57)【要約】【課題】低消費電力化と低い位相雑音とを両立しながら、広い電圧範囲で動作可能なパルス信号生成回路、発振回路、電子機器、及びパルス信号生成方法等を提供する。【解決手段】パルス信号生成回路２００は、定電圧である第１の電源電圧ＶＤＤ１が供給され、容量を介して入力される交流信号から第１の振幅レベルを有する第１のパルス信号を生成するパルス化部２１０と、第１の電源電圧ＶＤＤ１より高い第２の電源電圧ＶＤＤ２が供給され、第１のパルス信号を第２の振幅レベルを有する第２のパルス信号に変換するレベルシフト部２２０とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
定電圧である第１の電源電圧が供給され、容量を介して入力される交流信号から第１の振幅レベルを有する第１のパルス信号を生成するパルス化部と、
前記第１の電源電圧より高い第２の電源電圧が供給され、前記第１のパルス信号を第２の振幅レベルを有する第２のパルス信号に変換するレベルシフト部とを含むことを特徴とするパルス信号生成回路。
【請求項２】
請求項１において、
前記パルス化部は、
一方の電極が前記交流信号の入力ノードに接続される前記容量と、
入力端子が前記容量の他方の電極に接続され、出力端子から前記第１のパルス信号を出力するインバーター回路と、
前記インバーター回路の前記入力端子と前記出力端子との間に接続される帰還抵抗とを含むことを特徴とするパルス信号生成回路。
【請求項３】
請求項１又は２において、
前記レベルシフト部は、
ソースに第３の電源電圧が供給され、ゲートに前記第１のパルス信号が供給されるＮ型の第１のトランジスターと、
ソースに前記第２の電源電圧が供給され、ドレインに前記第１のトランジスターのドレインが接続されるＰ型の第２のトランジスターと、
ソースに前記第３の電源電圧が供給され、ゲートに前記第１のパルス信号の反転信号が供給され、ドレインに前記第２のトランジスターのゲートが接続されるＮ型の第３のトランジスターと、
ソースに前記第２の電源電圧が供給され、ドレインに前記第３のトランジスターのドレインが接続され、ゲートに前記第２のトランジスターのドレインが接続されるＰ型の第４のトランジスターとを含み、
前記第４のトランジスターのドレインから前記第２のパルス信号を出力することを特徴とするパルス信号生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
ソースに前記パルス化部の電源端子が接続されるＮ型トランジスターを有するソースフォロワー回路を含むことを特徴とするパルス信号生成回路。
【請求項５】
請求項４において、
前記Ｎ型トランジスターのドレインに前記第２の電源電圧が供給され、前記Ｎ型トランジスターのゲートに定電圧が供給されることを特徴とするパルス信号生成回路。
【請求項６】
共振子を駆動して発振信号を出力する共振子駆動回路と、
前記発振信号が入力される請求項１乃至５のいずれか記載のパルス信号生成回路とを含むことを特徴とする発振回路。
【請求項７】
前記定電圧を生成するバンドギャップリファレンス回路と、
共振子を駆動して発振信号を出力する共振子駆動回路と、
前記発振信号が入力される請求項４記載のパルス信号生成回路とを含み、
前記共振子駆動回路は、
前記バンドギャップリファレンス回路から出力されるＰＴＡＴ（Proportional
To Absolute Temperature）電流を用いた電流駆動により前記共振子を駆動することを特徴とする発振回路。
【請求項８】
請求項６又は７記載の発振回路を含むことを特徴とする電子機器。
【請求項９】
共振子を駆動して発振信号を生成する発振信号生成ステップと、
一定の第１の電源電圧の下で、容量を介して入力される前記発振信号から第１の振幅レベルを有する第１のパルス信号を生成するパルス化ステップと、
前記第１の電源電圧より高い第２の電源電圧の下で、前記第１のパルス信号を第２の振幅レベルを有する第２のパルス信号に変換するレベルシフトステップとを含むことを特徴とするパルス信号生成方法。
【請求項１０】
請求項９において、
前記発振信号生成ステップは、
バンドギャップリファレンス回路から出力されるＰＴＡＴ（Proportional To
Absolute Temperature）電流を用いた電流駆動により前記発振信号を生成し、
前記パルス化ステップは、
前記バンドギャップリファレンス回路により生成された定電圧がゲートに供給されるＮ型トランジスターのソース電圧を前記第１の電源電圧として、前記第１のパルス信号を生成することを特徴とするパルス信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号生成回路、発振回路、電子機器、及びパルス信号生成方法等に関する。
【背景技術】
【０００２】
従来、ＳＰＸＯ（Simple Packaged X’tal Oscillator）は、ユーザーにより電源が与えられると、温度補償や温度制御を行うことなく共振子の周波数安定度をそのままに発振信号を出力する発振回路として広く用いられている。このような発振回路には、低消費電力化とともに、ユーザーが要求する振幅レベルを有する発振出力を行うことが要求されている。そのため、発振回路は、発振信号の振幅レベルを変換するレベルシフト回路を備える場合がある。
【０００３】
このようなレベルシフト回路については、種々提案されている。例えば特許文献１には、ゲートとドレインが交差接続された第１導電型の第１トランジスター及び第２トランジスターと、相補的にスイッチ制御される第２導電型の第３トランジスター及び第４トランジスターとを含むレベルシフト回路が開示されている。第１トランジスター及び第２トランジスターの各々には、第３トランジスター及び第４トランジスターのドレインの各々が接続される。そして、第１トランジスター又は第２トランジスターをオン状態にするときに閾値電圧が低くなるような電圧を、抵抗素子を介して基板に供給することで、低電圧で動作マージンの改善と低消費電力化を図る。
【０００４】
ところが、この種のたすきがけ接続したインバーター回路により構成されるレベルシフト回路は、その閾値電圧と、入力信号の中心電圧とが一致しないとき、ディーティー比が５０パーセントの出力信号を出力することができない。従って、発振信号をそのままレベルシフト回路に入力すると、デューティー比が５０パーセントの信号を得ることが困難となる。
【０００５】
これに対して、例えば特許文献２又は特許文献３には、容量を介して入力された発振信号の振幅レベルを変換するようにした発振回路が開示されている。
【０００６】
図１１に、容量を介して入力された発振信号の振幅レベルを変換する従来の発振回路の構成を示す。発振回路１０は、発振部２０と、増幅部４０と、定電圧回路５０とを備えている。
【０００７】
発振部２０は、水晶振動子２２と、インバーター回路２４と、帰還抵抗２６と、容量２８，３０と、ドレイン抵抗３２とを備えている。容量２８，３０の一方の電極には、それぞれ接地電圧ＶＳＳが供給される。容量２８の他方の電極と容量３０の他方の電極との間には、水晶振動子２２が接続される。インバーター回路２４の入力には、容量２８の他方の電極と帰還抵抗２６の一端とが接続される。インバーター回路２４の出力には、ドレイン抵抗３２の一端及び帰還抵抗２６の他端が接続される。ドレイン抵抗３２の他端には、容量３０の他方の電極が接続される。インバーター回路２４の電源端子には、定電圧回路５０が接続され、接地電源端子には接地電圧ＶＳＳが供給される。
【０００８】
増幅部４０は、容量４２と、インバーター回路４４と、帰還抵抗４６とを備えている。容量４２は、インバーター回路２４の出力とインバーター回路４４の入力との間に接続される。インバーター回路４４の入力には、帰還抵抗４６の一端が接続され、出力には、帰還抵抗４６の他端が接続される。このインバーター回路４４の出力が、発振回路１０の出力となる。また、インバーター回路４４の電源端子には、定電圧回路５０が接続され、接地電源端子には接地電圧ＶＳＳが供給される。
【０００９】
定電圧回路５０は、発振部２０のインバーター回路２４、増幅部４０のインバーター回路４４に定電圧の電源電圧を供給する。このとき、定電圧回路５０は、インバーター回路２４に供給する電圧を、インバーター回路４４に供給する電圧よりも低くする。
【００１０】
発振回路１０では、定電圧回路５０により供給される電源電圧により発振部２０を発振させることにより、発振部２０の低消費電流化を図ることができる。また、振幅の小さい発振部２０の出力を増幅部４０に伝達するため、容量４２を介してインバーター回路４４に入力させることで、発振信号の交流成分がインバーター回路４４に伝達される。増幅部４０は、定電圧回路５０により供給される電源電圧ＶＤＤまで振幅レベルを変換して、出力信号を出力する。このとき、増幅部４０では、帰還抵抗４６によってバイアス電圧が動作点のほぼ中間で安定するようにされるため、発振回路１０の出力のデューティー比が５０パーセントになりやすい。
【００１１】
この点、例えば特許文献２には、レベルシフト回路をなくすため、図１１の構成を有する容量結合インバーター回路を採用し、増幅部４０にレベルシフト回路と出力バッファーの機能を兼用させるようにした技術が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−２３７７６０号公報
【特許文献２】特開平１−３００６０５号公報
【特許文献３】特開２０１１−２４４０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、発振回路には、低消費電力で、ユーザーが要求する振幅レベルでデューティー比が５０パーセントの出力信号を出力することに加えて、パルス整形の安定性や低い位相雑音が求められている。
【００１４】
しかしながら、特許文献１に開示されたレベルシフト回路は、上記のように、入力ＤＣレベルが定まらないため、発振出力のような正弦波が入力されると、ディーティー比が５０パーセントの出力を得にくいという問題がある。
【００１５】
これに対して、特許文献２又は特許文献３に開示された技術によれば、ディーティー比が５０パーセントの出力を得やすい。しかしながら、特許文献２又は特許文献３では、次のように、低消費電力化とパルス整形の安定性や低い位相雑音とを両立することができないと問題がある。
【００１６】
図１２に、図１１の増幅部４０に流れる電流の説明図を示す。図１２において、図１１と同様の部分には同一符号を付し、適宜説明を省略する。
【００１７】
インバーター回路４４は、Ｐ型のＭＯＳ（Metal-Oxide Semiconductor）トランジスターＴｒＡと、Ｎ型のＭＯＳトランジスターＴｒＢとにより構成される。ＭＯＳトランジスターＴｒＡのソースには、定電圧回路５０によって生成された電源電圧ＶＤＤが供給され、ゲートには、容量４２を介して発振部２０からの発振信号Ｖｉｎが入力され、ドレインは、増幅部４０の出力となる。ＭＯＳトランジスターＴｒＢのソースには、接地電圧ＶＳＳが供給され、ゲートには、容量４２を介して発振部２０からの発振信号Ｖｉｎが入力され、ドレインは、増幅部４０の出力となる。
【００１８】
帰還抵抗４６は、ＭＯＳトランジスターＴｒＡ（又はＭＯＳトランジスターＴｒＢ）のドレインとＭＯＳトランジスターＴｒＡ（又はＭＯＳトランジスターＴｒＢ）のゲートとの間に接続される。
【００１９】
ここで、ＭＯＳトランジスターＴｒＡのソース・ドレイン間に流れる電流をＩｐ、ＭＯＳトランジスターＴｒＢのソース・ドレイン間に流れる電流をＩｎとする。
【００２０】
図１３（Ａ）、図１３（Ｂ）に、電流Ｉｐ，Ｉｎの説明図を示す。図１３（Ａ）及び図１３（Ｂ）は、横軸に発振信号Ｖｉｎ、縦軸に電流値を表す。図１３（Ａ）は、電源電圧ＶＤＤが１．６Ｖのときの電流Ｉｐ，Ｉｎの変化を模式的に表し、図１３（Ｂ）は、電源電圧ＶＤＤが３．６Ｖのときの電流Ｉｐ，Ｉｎの変化を模式的に表す。
【００２１】
発振信号Ｖｉｎの電圧が０Ｖのとき、ＭＯＳトランジスターＴｒＡがオンとなり電流Ｉｐが流れ、ＭＯＳトランジスターＴｒＢがオフとなり電流Ｉｎが流れない。発振信号Ｖｉｎの電圧が高くなると、電流Ｉｐの電流値が小さくなり、電流Ｉｎの電流値が大きくなる。図１２に示すように、増幅部４０では、帰還抵抗４６によりインバーター回路４４の入力及び出力が接続されているため、自己バイアスがかかり、例えば電源電圧ＶＤＤの中間電圧においてバイアス電圧が安定することになる。図１３（Ａ）では、電源電圧ＶＤＤが１．６Ｖのため、ほぼ０．８Ｖ（Ｖｂ）付近にバイアス電圧が安定し、図１３（Ｂ）では、電源電圧ＶＤＤが３．６Ｖのため、ほぼ１．８Ｖ（Ｖｂ´）付近にバイアス電圧が安定する。
【００２２】
ここで、電源電圧ＶＤＤが１．６ＶのときにＭＯＳトランジスターＴｒＡ，ＴｒＢのサイズを最適化して図１３（Ａ）のように調整すると、電源電圧ＶＤＤを３．６Ｖに上げたときに、図１３（Ｂ）のように大きな貫通電流が流れてしまい、消費電流が大きくなる。一方、電源電圧ＶＤＤが３．６Ｖのときに大きな貫通電流が流れないようにＭＯＳトランジスターＴｒＡ，ＴｒＢのサイズが小さくなるように調整すると、電源電圧ＶＤＤを１．６Ｖに下げたときインバーター回路４４には十分なゲインが得られない。そのため、出力波形が歪み、位相雑音が悪化するという問題がある。
【００２３】
以上のように、電源電圧ＶＤＤとして広い電圧範囲での動作が要求される場合、図１１の構成では、低消費電力化とパルス整形の安定性や低い位相雑音とを両立することができない。
【００２４】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【課題を解決するための手段】
【００２５】
（１）本発明の第１の態様は、パルス信号生成回路が、定電圧である第１の電源電圧が供給され、容量を介して入力される交流信号から第１の振幅レベルを有する第１のパルス信号を生成するパルス化部と、前記第１の電源電圧より高い第２の電源電圧が供給され、前記第１のパルス信号を第２の振幅レベルを有する第２のパルス信号に変換するレベルシフト部とを含む。
【００２６】
本態様においては、交流信号から所望の振幅レベルを有するパルス信号を生成する場合に、パルス化の機能とレベルシフト機能とに分け、パルス化は、一定の電源電圧の下で行い、レベルシフトは、パルス化の際の電源電圧より低い電源電圧の下で行う。従って、本態様によれば、パルス化を定電圧の下で行うため、消費電流を一定にすることができる。そのため、ユーザーが要求する電源電圧が高い場合でも、より低い電源電圧の下で消費電流が小さくなるようにパルス化を実現した後、レベルシフト機能により、ユーザーが要求する電源電圧まで振幅レベルを上げたパルス信号を生成することができる。従って、広い電圧範囲での動作が要求される場合、低消費電力化とパルス整形の安定性や低い位相雑音とを両立することができるようになる。
【００２７】
（２）本発明の第２の態様に係るパルス信号生成回路では、第１の態様において、前記パルス化部は、一方の電極が前記交流信号の入力ノードに接続される前記容量と、入力端子が前記容量の他方の電極に接続され、出力端子から前記第１のパルス信号を出力するインバーター回路と、前記インバーター回路の前記入力端子と前記出力端子との間に接続される帰還抵抗とを含む。
【００２８】
本態様によれば、パルス化部を容量結合インバーター回路により構成するようにしたので、第１の電源電圧の中間電圧にバイアスされた直流レベルに交流信号が重畳するため、ディーティー比が５０パーセントのパルス信号を生成しやすくなる。そのため、低消費電力で、ユーザーが要求する振幅レベルでデューティー比が５０パーセントの出力信号を出力することに加えて、パルス整形の安定性や低い位相雑音を実現することができるようになる。
【００２９】
（３）本発明の第３の態様に係るパルス信号生成回路では、第１の態様又は第２の態様において、前記レベルシフト部は、ソースに第３の電源電圧が供給され、ゲートに前記第１のパルス信号が供給されるＮ型の第１のトランジスターと、ソースに前記第２の電源電圧が供給され、ドレインに前記第１のトランジスターのドレインが接続されるＰ型の第２のトランジスターと、ソースに前記第３の電源電圧が供給され、ゲートに前記第１のパルス信号の反転信号が供給され、ドレインに前記第２のトランジスターのゲートが接続されるＮ型の第３のトランジスターと、ソースに前記第２の電源電圧が供給され、ドレインに前記第３のトランジスターのドレインが接続され、ゲートに前記第２のトランジスターのドレインが接続されるＰ型の第４のトランジスターとを含み、前記第４のトランジスターのドレインから前記第２のパルス信号を出力する。
【００３０】
本態様によれば、レベルシフト部を、たすきがけ接続したインバーター回路により構成したので、電源電圧によらず貫通電流が大きく変化しない。このため、パルス化部におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性を満足することができるようになる。
【００３１】
（４）本発明の第４の態様に係るパルス信号生成回路は、第１の態様乃至第３の態様のいずれかにおいて、ソースに前記パルス化部の電源端子が接続されるＮ型トランジスターを有するソースフォロワー回路を含む。
【００３２】
本態様によれば、ソースフォロワー回路により第１の電源電圧を供給するようにしたので、上記の効果に加えて、複数の電源電圧を供給するための不要な回路を省略することができるようになる。
【００３３】
（５）本発明の第５の態様に係るパルス信号生成回路は、第４の態様において、前記Ｎ型トランジスターのドレインに前記第２の電源電圧が供給され、前記Ｎ型トランジスターのゲートに定電圧が供給される。
【００３４】
本態様によれば、ソースフォロワー回路により、第２の電源電圧に基づいて第１の電源電圧を生成するようにしたので、上記の効果に加えて、複数の電源電圧を供給するための演算増幅器等の不要な回路を省略することができ、構成を簡素化することができる。
【００３５】
（６）本発明の第６の態様は、発振回路が、共振子を駆動して発振信号を出力する共振子駆動回路と、前記発振信号が入力される第１の態様乃至第５の態様のいずれか記載のパルス信号生成回路とを含む。
【００３６】
本態様によれば、パルス化部におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性を満足する発振回路を提供することができるようになる。
【００３７】
（７）本発明の第７の態様は、発振回路が、前記定電圧を生成するバンドギャップリファレンス回路と、共振子を駆動して発振信号を出力する共振子駆動回路と、前記発振信号が入力される第４の態様記載のパルス信号生成回路とを含み、前記共振子駆動回路は、前記バンドギャップリファレンス回路から出力されるＰＴＡＴ（Proportional To Absolute Temperature）電流を用いた電流駆動により前記共振子を駆動する。
【００３８】
本態様によれば、パルス化部におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性を満足する発振回路を提供することができるようになる。更に、本態様によれば、電流駆動を行う素子の温度特性を補償することができるようになる。
【００３９】
（８）本発明の第８の態様は、電子機器が、第６の態様又は第７の態様記載の発振回路を含む。
【００４０】
本態様によれば、パルス化部におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性を満足する発振回路が適用された電子機器を提供することができる。
【００４１】
（９）本発明の第９の態様は、パルス信号生成方法が、共振子を駆動して発振信号を生成する発振信号生成ステップと、一定の第１の電源電圧の下で、容量を介して入力される前記発振信号から第１の振幅レベルを有する第１のパルス信号を生成するパルス化ステップと、前記第１の電源電圧より高い第２の電源電圧の下で、前記第１のパルス信号を第２の振幅レベルを有する第２のパルス信号に変換するレベルシフトステップとを含む。
【００４２】
本態様においては、交流信号から所望の振幅レベルを有するパルス信号を生成する場合に、パルス化の機能とレベルシフト機能とに分け、パルス化は、一定の電源電圧の下で行い、レベルシフトは、パルス化の際の電源電圧より低い電源電圧の下で行う。従って、本態様によれば、パルス化を定電圧の下で行うため、消費電流を一定にすることができる。そのため、ユーザーが要求する電源電圧が高い場合でも、より低い電源電圧の下で消費電流が小さくなるようにパルス化を実現した後、レベルシフト機能により、ユーザーが要求する電源電圧まで振幅レベルを上げたパルス信号を生成することができる。従って、広い電圧範囲での動作が要求される場合、低消費電力化とパルス整形の安定性や低い位相雑音とを両立することができるようになる。
【００４３】
（１０）本発明の第１０の態様に係るパルス信号生成方法では、第９の態様において、前記発振信号生成ステップは、バンドギャップリファレンス回路から出力されるＰＴＡＴ電流を用いた電流駆動により前記発振信号を生成し、前記パルス化ステップは、前記バンドギャップリファレンス回路により生成された定電圧がゲートに供給されるＮ型トランジスターのソース電圧を前記第１の電源電圧として、前記第１のパルス信号を生成する。
【００４４】
本態様によれば、上記の効果に加えて、構成を簡素化し、電流駆動を行う素子の温度特性を補償することができるようになる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態における発振回路の構成例のブロック図。
【図２】第１の実施形態におけるパルス信号生成方法のフローの一例を示す図。
【図３】第１の実施形態における発振回路の具体的な構成例の回路図。
【図４】図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）は、発振回路のシミュレーション結果の一例を示す図。
【図５】第２の実施形態における発振回路の構成例のブロック図。
【図６】第３の実施形態における発振回路の構成例のブロック図。
【図７】第３の実施形態における発振回路の具体的な構成例の回路図。
【図８】図７のバンドギャップリファレンス回路の構成例の回路図。
【図９】第３の実施形態の変形例におけるバンドギャップリファレンス回路の構成例の回路図。
【図１０】本発明に係る実施形態又はその変形例における発振回路が適用された電子機器として携帯型情報端末の構成例のブロック図。
【図１１】従来の発振回路の構成を示す図。
【図１２】図１１の増幅部に流れる電流の説明図。
【図１３】図１３（Ａ）は、電源電圧が１．６Ｖのときの電流の変化を模式的に示す図。図１３（Ｂ）は、電源電圧が３．６Ｖのときの電流の変化を模式的に示す図。
【発明を実施するための形態】
【００４６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４７】
〔第１の実施形態〕
図１に、本発明の第１の実施形態における発振回路の構成例のブロック図を示す。
【００４８】
第１の実施形態における発振回路１００は、発振部１１０と、パルス信号生成回路２００とを備えている。パルス信号生成回路２００は、パルス化部２１０と、レベルシフト部２２０とを備えている。発振部１１０は、共振子と、共振子駆動回路とを備え、共振子駆動回路が共振子を駆動することで発振信号をパルス信号生成回路２００に出力する。
【００４９】
パルス信号生成回路２００において、パルス化部２１０には、定電圧である第１の電源電圧ＶＤＤ１と接地電源からの接地電圧ＶＳＳとが供給される。また、レベルシフト部２２０には、第１の電源電圧ＶＤＤ１より高い可変の第２の電源電圧ＶＤＤ２と接地電源からの接地電圧ＶＳＳとが供給される。以下では、接地電圧ＶＳＳが０Ｖであるものとし、各部は、高電位側の電源電圧を動作電圧として動作するものとする。
【００５０】
パルス化部２１０には、容量を介して発振部１１０からの発振信号が入力される。パルス化部２１０は、第１の電源電圧ＶＤＤ１を動作電圧として動作し、発振信号の交流成分（交流信号）から、第１の電源電圧ＶＤＤ１の電圧レベルに対応する第１の振幅レベルを有する第１のパルス信号を生成する。
【００５１】
レベルシフト部２２０は、第１のパルス信号を、第２の電源電圧ＶＤＤ２の電圧レベルに対応する第２の振幅レベルを有する第２のパルス信号に変換する。発振回路１００は、レベルシフト部２２０によって変換された第２のパルス信号を、出力端子ＯＵＴから出力信号として出力する。
【００５２】
図２に、第１の実施形態におけるパルス信号生成方法のフローの一例を示す。
【００５３】
まず、第１の実施形態では、発振回路１００は、発振部１１０において、共振子を駆動して発振信号を生成する（ステップＳ１、発振信号生成ステップ）。
【００５４】
次に、発振回路１００は、パルス化部２１０において、一定の電源電圧の下で、容量を介して入力される発振信号から第１の振幅レベルのパルス信号（第１のパルス信号）を生成する（ステップＳ２、パルス化ステップ）。
【００５５】
そして、発振回路１００は、レベルシフト部２２０において、ステップＳ２における電源電圧より高い電源電圧の下で、第１のパルス信号を、第２の振幅レベルを有する第２のパルス信号に変換する（ステップＳ３、レベルシフトステップ）。その後、発振回路１００は、一連の処理を終了する（エンド）。
【００５６】
以上のように、第１の実施形態では、図１１の増幅部４０のように１つのインバーター回路で、レベルシフト回路の機能と出力バッファー回路の機能とを兼用させるのではなく、パルス化の機能とレベルシフト機能とを分ける。このとき、パルス化は、一定の電源電圧の下で行い、レベルシフトは、パルス化の際の電源電圧より低い電源電圧の下で行う。また、レベルシフトは、ユーザーが要求する電源電圧の下で行う。
【００５７】
従って、第１の実施形態によれば、パルス化を定電圧の下で行うため、消費電流を一定にすることができる。そのため、ユーザーが要求する電源電圧が高い場合でも、より低い電源電圧の下で消費電流が小さくなるようにパルス化を実現した後、レベルシフト機能により、ユーザーが要求する電源電圧まで振幅レベルを上げたパルス信号を生成することができる。このとき、レベルシフト機能を実現する回路として、低消費電流で動作する回路を採用することによって、発振回路１００のより一層の低消費電力化を図ることができる。
【００５８】
図３に、第１の実施形態における発振回路１００の具体的な構成例の回路図を示す。図３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。以下では、１．２Ｖの定電圧の電源電圧の下でパルス化部２１０を動作させ、１．６Ｖ〜３．６Ｖの可変の電源電圧の下でレベルシフト部２２０を動作させるものとする。
【００５９】
発振部１１０は、共振子（振動子）としての水晶振動子１１２と、共振子駆動回路としてのインバーター回路１１４と、帰還抵抗１１６と、容量１１８，１２０と、ドレイン抵抗１２２とを備えている。容量１１８，１２０の一方の電極には、それぞれ接地電圧ＶＳＳが供給される。容量１１８の他方の電極と容量１２０の他方の電極との間には、水晶振動子１１２が接続される。インバーター回路１１４の入力には、容量１１８の他方の電極と帰還抵抗１１６の一端とが接続される。インバーター回路１１４の出力には、ドレイン抵抗１２２の一端及び帰還抵抗１１６の他端が接続される。ドレイン抵抗１２２の他端には、容量１２０の他方の電極が接続される。インバーター回路１１４の電源端子（図示せず）には、所与の電源電圧が供給され、接地電源端子（図示せず）には接地電圧ＶＳＳが供給される。
【００６０】
パルス化部２１０は、容量２１２と、Ｐ型のＭＯＳトランジスター２１４と、Ｎ型のＭＯＳトランジスター２１６と、帰還抵抗２１８とを備えた容量結合インバーター回路である。ＭＯＳトランジスター２１４，２１６によりインバーター回路が構成される。容量２１２の一方の電極には、パルス化部２１０の入力ノード（例えば、インバーター回路１１４の入力）が接続される。容量２１２の他方の電極には、ＭＯＳトランジスター２１４，２１６のゲート（インバーター回路４４の入力）及び帰還抵抗２１８の一端が接続される。帰還抵抗２１８の他端には、ＭＯＳトランジスター２１４，２１６のドレイン（インバーター回路４４の出力）が接続される。ＭＯＳトランジスター２１４のソースには、第１の電源電圧ＶＤＤ１が供給される。ＭＯＳトランジスター２１６のソースには、接地電圧ＶＳＳが供給される。ＭＯＳトランジスター２１４，２１６のドレイン（インバーター回路４４の出力）から、第１の電源電圧ＶＤＤ１に対応する第１の振幅レベルを有するパルス信号が出力される。
【００６１】
レベルシフト部２２０は、Ｐ型のＭＯＳトランジスター２２２，２２４と、Ｎ型のＭＯＳトランジスター２２６，２２８と、インバーター回路２３０とを備えた、たすきがけ接続したインバーター回路である。ＭＯＳトランジスター２２２，２２４のソースには、第２の電源電圧ＶＤＤ２が供給される。ＭＯＳトランジスター２２２のゲートには、ＭＯＳトランジスター２２４のドレインとＭＯＳトランジスター２２８のドレインとが接続される。ＭＯＳトランジスター２２２のドレインには、ＭＯＳトランジスター２２４のゲートとＭＯＳトランジスター２２６のドレインとが接続される。ＭＯＳトランジスター２２６のソースには、接地電圧ＶＳＳ（第３の電源電圧）が供給され、ゲートには、ＭＯＳトランジスター２１４，２１６のドレインとインバーター回路２３０の入力とが接続される。ＭＯＳトランジスター２２８のソースには、接地電圧ＶＳＳが供給され、ゲートには、インバーター回路２３０の出力が接続される。ＭＯＳトランジスター２２４，２２８のドレインからパルス信号生成回路２００の出力が取り出される。
【００６２】
なお、できるだけ歪みのない波形を有する発振出力を得るために、パルス化部２１０のゲインは、レベルシフト部２２０のゲインより大きいことが望ましい。
【００６３】
なお、ＭＯＳトランジスター２２６は、第１のトランジスターとして機能し、ＭＯＳトランジスター２２２は、第２のトランジスターとして機能する。ＭＯＳトランジスター２２８は、第３のトランジスターとして機能し、ＭＯＳトランジスター２２４は、第４のトランジスターとして機能する。
【００６４】
以上のような構成を有する発振回路１００は、発振部１１０において、インバーター回路１１４に所与の電源電圧が与えられると、インバーター回路１１４が増幅した発振信号により水晶振動子１１２が駆動される。このとき、増幅された発振信号を帰還抵抗１１６によりインバーター回路１１４の入力に帰還させながら、発振ノードに接続される容量１１８，１２０の充電と放電を行って、所望の発振周波数で発振を継続するようになっている。発振部１１０における発振による発振信号は、インバーター回路１１４の入力側（ゲート側）から取り出される。
【００６５】
パルス化部２１０を構成するＭＯＳトランジスター２１４，２１６のゲートには、容量２１２を介して発振部１１０からの発振信号が入力される。そのため、発振信号の交流成分のみが、ＭＯＳトランジスター２１４，２１６により構成されるインバーター回路に伝達される。このとき、ＭＯＳトランジスター２１４，２１６により構成されるインバーター回路では、ＶＤＤ１／２にバイアスされた直流レベルに交流信号が重畳するため、帰還抵抗２１８によってバイアス電圧が動作点のほぼ中間で安定する。そのため、パルス化部２１０のデューティー比が５０パーセントになりやすい。
【００６６】
なお、容量結合インバーター回路は、１．６Ｖ〜３．６Ｖのような広い電源電圧範囲で動作させると、消費電流と、パルス整形の安定性及び位相雑音特性との間でトレードオフがある。そこで、第１の実施形態では、容量結合インバーター回路では低い定電圧の下で動作させ、レベルシフト部２２０により振幅レベルを高くする。こうすることで、容量結合インバーター回路において消費電流を優先にしたときに劣化するパルス整形の安定性及び位相雑音特性の悪化を抑える。
【００６７】
レベルシフト部２２０では、ＭＯＳトランジスター２２６がオンになると、ＭＯＳトランジスター２２４がオンとなり、出力端子ＯＵＴは第２の電源電圧ＶＤＤ２の電圧レベルとなる。このとき、ＭＯＳトランジスター２２２，２２８がオフとなるため、レベルシフト部２２０では、貫通電流がほとんど流れない。
【００６８】
また、ＭＯＳトランジスター２２８がオンになると、出力端子ＯＵＴは接地電圧ＶＳＳの電圧レベルとなる。このとき、ＭＯＳトランジスター２２２がオンとなるが、ＭＯＳトランジスター２２４，２２６がオフとなるため、レベルシフト部２２０では、貫通電流がほとんど流れない。
【００６９】
なお、たすきがけ接続したインバーター回路は、その閾値電圧と、入力信号の中心電圧とが一致しないとき、ディーティー比が５０パーセントの出力信号を出力することができない。この点、第１の実施形態では、パルス化部２１０によって一定の中心電圧を基準としたパルス信号が入力されるため、たすきがけ接続したインバーター回路の閾値電圧をこれに揃えることができる。
【００７０】
図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図４（Ｄ）に、発振回路１００のシミュレーション結果の一例を示す。図４（Ａ）〜図４（Ｄ）は、パルス化部２１０に１．２Ｖの電源電圧（第１の電源電圧ＶＤＤ１）を供給し、レベルシフト部２２０に３．３Ｖの電源電圧（第２の電源電圧ＶＤＤ２）を供給した場合のシミュレーション結果を表す。図４（Ａ）はパルス化部２１０の入力ノードＮＤ１のシミュレーション波形、図４（Ｂ）はＭＯＳトランジスター２１４，２１６のゲートノードＮＤ２のシミュレーション波形を表す。図４（Ｃ）はＭＯＳトランジスター２１４，２１６のドレインノードＮＤ３のシミュレーション波形、図４（Ｄ）は出力端子ＯＵＴから出力される出力信号のシミュレーション波形を表す。図４（Ａ）〜図４（Ｄ）において、横軸は時間軸とし、縦軸は電圧を表している。
【００７１】
図４（Ａ）に示すような約０．８Ｖの振幅レベルを有する発振信号が入力ノードＮＤ１に入力されると、容量２１２を介してこの発振信号が入力されるゲートノードＮＤ２は、図４（Ｂ）に示すように、図４（Ａ）の交流成分のみが伝搬される。このとき、帰還抵抗２１８によって自己バイアスされるため、ゲートノードＮＤ２は、０．６Ｖ（＝ＶＤＤ１／２）を中心レベルとした交流信号となる。この結果、ドレインノードＮＤ３には、図４（Ｃ）に示すように、１．２Ｖの振幅レベルのパルス信号が出力される。
【００７２】
レベルシフト部２２０は、上記のように振幅レベルの変換を行い、図４（Ｄ）に示すように、３．３Ｖ（＝ＶＤＤ２）の振幅レベルを有するパルス信号を、出力端子ＯＵＴから出力信号として出力する。
【００７３】
以上説明したように、第１の実施形態において、パルス化部２１０を容量結合インバーター回路により構成したので、ＶＤＤ１／２にバイアスされた直流レベルに交流信号が重畳するため、ディーティー比が５０パーセントのパルス信号を生成しやすくなる。また、第１の実施形態では、発振部１１０から取り出される発振信号の振幅をそれほど高くする必要がないため、インバーター回路１１４の入力側から発振信号を取り出してパルス信号を生成することができる。これにより、ノイズ成分のより一層少ない発振信号からパルス信号を生成することができ、ディーティー比が５０パーセントのパルス信号をより一層得やすくなる。
【００７４】
更に、レベルシフト部２２０を、たすきがけ接続したインバーター回路により構成したので、電源電圧によらず貫通電流が大きく変化しない。このため、パルス化部２１０におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性のすべてを満足する発振回路を提供することができるようになる。
【００７５】
〔第２の実施形態〕
第１の実施形態では、第１の電源電圧ＶＤＤ１及び第２の電源電圧ＶＤＤ２を図示しない電圧発生回路から供給することができるが、第１の電源電圧ＶＤＤ１を、第２の電源電圧ＶＤＤ２に基づいて生成するようにしてもよい。
【００７６】
図５に、本発明の第２の実施形態における発振回路の構成例のブロック図を示す。図５において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
【００７７】
第２の実施形態における発振回路３００は、発振部１１０と、パルス信号生成回路４００と、定電圧回路３１０とを備えている。パルス信号生成回路４００は、パルス化部２１０と、レベルシフト部２２０と、ソースフォロワー回路４１０とを備えている。
【００７８】
定電圧回路３１０は、第２の電源電圧ＶＤＤ２から一定電圧である基準電圧を生成する。定電圧回路３１０によって生成された基準電圧は、ソースフォロワー回路４１０に出力される。
【００７９】
ソースフォロワー回路４１０は、Ｎ型ＭＯＳトランジスター（Ｎ型トランジスター）を備えている。このＮ型ＭＯＳトランジスターのドレインには、第２の電源電圧ＶＤＤ２が供給され、ゲートには定電圧回路３１０からの基準電圧が供給され、ソースには第１の電源電圧ＶＤＤ１が出力される。このＮ型ＭＯＳトランジスターの閾値電圧をＶｔｈｎとすると、次式が成り立つ。
【数１】
2013207537.tif 000003
【００８０】
Ｎ型ＭＯＳトランジスターのソースには、パルス化部２１０の電源端子が接続され、パルス化部２１０には、定電圧である第１の電源電圧ＶＤＤ１が供給される。
【００８１】
パルス化部２１０には、第１の電源電圧ＶＤＤ１と接地電源からの接地電圧ＶＳＳとが供給され、レベルシフト部２２０には、第１の電源電圧ＶＤＤ１より高い可変の第２の電源電圧ＶＤＤ２と接地電源からの接地電圧ＶＳＳとが供給される。
【００８２】
以上のような構成を有する第２の実施形態においても、図２で説明したように、第１の実施形態と同様に、パルス信号を生成して、ユーザーが要求する電源電圧レベルの発振出力を得ることができる。
【００８３】
即ち、第２の実施形態においても、第１の実施形態と同様に、図１１の増幅部４０のように１つのインバーター回路で、レベルシフト回路の機能と出力バッファー回路の機能とを兼用させるのではなく、パルス化の機能とレベルシフト機能とを分けることができる。このとき、パルス化は、一定の電源電圧の下で行い、レベルシフトは、パルス化の際の電源電圧より低い電源電圧の下で行う。また、レベルシフトは、ユーザーが要求する電源電圧の下で行う。
【００８４】
しかも、第２の実施形態では、第１の電源電圧ＶＤＤ１を第２の電源電圧ＶＤＤ２に基づいて生成するようにしたので、複数の電源電圧を供給するための不要な回路を省略し、簡素な構成で、第１の実施形態と同様の効果を得ることができる。
【００８５】
〔第３の実施形態〕
第１の実施形態又は第２の実施形態では、発振部において電圧駆動によって発振信号を生成する発振回路を例に説明したが、本発明に係る実施形態は、これに限定されるものではない。
【００８６】
図６に、本発明の第３の実施形態における発振回路の構成例のブロック図を示す。図６において、図１又は図５と同様の部分には同一符号を付し、適宜説明を省略する。
【００８７】
第３の実施形態における発振回路５００は、発振部５１０と、パルス信号生成回路４００と、バンドギャップリファレンス回路５３０とを備えている。パルス信号生成回路４００は、パルス化部２１０と、レベルシフト部２２０と、ソースフォロワー回路４１０とを備えている。
【００８８】
発振部５１０は、共振子と、共振子駆動回路とを備え、電流駆動により共振子駆動回路が共振子を駆動することで発振信号をパルス信号生成回路４００に出力する。このような発振部５１０の機能は、ピアース型の発振回路の発振部によって実現される。
【００８９】
バンドギャップリファレンス回路５３０には、第２の電源電圧ＶＤＤ２が供給される。バンドギャップリファレンス回路５３０は、１．２５Ｖの定電圧Ｖｒｅｆを生成してソースフォロワー回路４１０に供給するとともに、ＰＴＡＴ（Proportional To Absolute Temperature）電流を発振部５１０に出力する。発振部５１０は、バンドギャップリファレンス回路５３０からのＰＴＡＴ電流Ｉｐｔａｔを用いて発振信号を生成する。
【００９０】
ソースフォロワー回路４１０が備えるＮ型のＭＯＳトランジスターのドレインには、第２の電源電圧ＶＤＤ２が供給され、ゲートにはバンドギャップリファレンス回路５３０からの定電圧Ｖｒｅｆが供給され、ソースには第１の電源電圧ＶＤＤ１が出力される。このとき、第１の電源電圧ＶＤＤ１は、式（１）のようになる。
【００９１】
以上のような構成を有する第３の実施形態でも、図２で説明したように、第１の実施形態と同様に、パルス信号を生成して、ユーザーが要求する電源電圧レベルの発振出力を得ることができる。
【００９２】
即ち、第３の実施形態においても、第１の実施形態と同様に、図１１の増幅部４０のように１つのインバーター回路で、レベルシフト回路の機能と出力バッファー回路の機能とを兼用させるのではなく、パルス化の機能とレベルシフト機能とを分けることができる。このとき、パルス化は、一定の電源電圧の下で行い、レベルシフトは、パルス化の際の電源電圧より低い電源電圧の下で行う。また、レベルシフトは、ユーザーが要求する電源電圧の下で行う。
【００９３】
しかも、第３の実施形態では、バンドギャップリファレンス回路５３０により発振部５１０にＰＴＡＴ電流Ｉｐｔａｔを供給し、ソースフォロワー回路４１０を介してパルス化部２１０に第１の電源電圧ＶＤＤ１を供給する。そのため、複数の電源電圧を供給するための演算増幅器等の不要な回路を省略することができ、簡素な構成で、第１の実施形態と同様の効果を得ることができる。
【００９４】
図７に、第３の実施形態における発振回路５００の具体的な構成例の回路図を示す。図７において、図３又は図６と同様の部分には同一符号を付し、適宜説明を省略する。
【００９５】
発振部５１０は、共振子としての水晶振動子５１２と、共振子駆動回路としてのＮ型のＭＯＳトランジスター５１４と、帰還抵抗５１６と、容量５１８，５２０と、ドレイン抵抗５２２とを備えている。容量５１８，５２０の一方の電極には、それぞれ接地電圧ＶＳＳが供給される。容量５１８の他方の電極と容量５２０の他方の電極との間には、水晶振動子５１２が接続される。
【００９６】
ＭＯＳトランジスター５１４のソースには、接地電圧ＶＳＳが供給され、ゲートには、容量５１８の他方の電極が接続され、ドレインにはドレイン抵抗５２２の一端が接続される。ドレイン抵抗５２２の他端には、容量５２０の他方の電極が接続される。ＭＯＳトランジスター５１４のゲートとドレインとの間には、帰還抵抗５１６が接続される。また、ＭＯＳトランジスター５１４のドレインには、バンドギャップリファレンス回路５３０が接続され、バンドギャップリファレンス回路５３０からのＰＴＡＴ電流Ｉｐｔａｔが供給される。
【００９７】
パルス化部２１０における容量２１２は、ＭＯＳトランジスター５１４のゲートと、ＭＯＳトランジスター２１４，２１６のゲートとの間に接続される。
【００９８】
ソースフォロワー回路４１０は、Ｎ型のＭＯＳトランジスター（Ｎ型トランジスター）４１２を備えている。ＭＯＳトランジスター４１２のドレインには、第２の電源電圧ＶＤＤ２が供給され、ゲートにはバンドギャップリファレンス回路５３０からの定電圧Ｖｒｅｆが供給され、ソースには第１の電源電圧ＶＤＤ１が出力される。
【００９９】
図８に、図７のバンドギャップリファレンス回路５３０の構成例の回路図を示す。
【０１００】
バンドギャップリファレンス回路５３０は、ＰＮ接合を有するダイオードＤ１，Ｄ２，Ｄ３と、Ｐ型のＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４と、Ｎ型のＭＯＳトランジスターＱＮ１，ＱＮ２と、抵抗Ｒ１，Ｒ２とを備えている。ＭＯＳトランジスターＱＰ１，ＱＰ２のゲート同士が接続され、ソースには、第２の電源電圧ＶＤＤ２が供給される。ＭＯＳトランジスターＱＰ２のゲート及びドレインが接続される。ＭＯＳトランジスターＱＮ１，ＱＮ２のゲート同士が接続され、ＭＯＳトランジスターＱＮ１のゲート及びドレインが接続される。ＭＯＳトランジスターＱＮ１のドレインには、ＭＯＳトランジスターＱＰ１のドレインが接続され、ソースには、ダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードには、接地電圧ＶＳＳを供給する接地電源が接続される。ＭＯＳトランジスターＱＮ２のドレインには、ＭＯＳトランジスターＱＰ２のドレインが接続され、ソースには、抵抗Ｒ１の一端が接続される。抵抗Ｒ１の他端には、ダイオードＤ２のアノードが接続される。ダイオードＤ２のカソードには、接地電圧ＶＳＳを供給する接地電源が接続される。
【０１０１】
ＭＯＳトランジスターＱＰ３のソースには、第２の電源電圧ＶＤＤ２が供給され、ゲートには、ＭＯＳトランジスターＱＰ１，ＱＰ２のゲートが接続される。ＭＯＳトランジスターＱＰ３のドレインには、抵抗Ｒ２の一端が接続される。抵抗Ｒ２の他端には、ダイオードＤ３のアノードが接続される。ダイオードＤ３のカソードには、接地電圧ＶＳＳを供給する接地電源が接続される。ＭＯＳトランジスターＱＰ３のドレインの電圧が定電圧Ｖｒｅｆとして出力される。
【０１０２】
ＭＯＳトランジスターＱＰ４のソースには、第２の電源電圧ＶＤＤ２が供給され、ゲートには、ＭＯＳトランジスターＱＰ１，ＱＰ２のゲートが接続される。ＭＯＳトランジスターＱＰ４のドレインの電流が、ＰＴＡＴ電流Ｉｐｔａｔとして出力される。
【０１０３】
図８の構成において、ＭＯＳトランジスターＱＰ１，ＱＰ２，ＱＰ３，Ｑ４，ＱＮ１，ＱＮ２の各々は、チャネル長及びチャネル幅が同サイズのトランジスター素子として形成される。そのため、ＭＯＳトランジスターＱＰ１〜ＱＰ４はカレントミラー回路を構成し、ＭＯＳトランジスターＱＮ１，ＱＮ２もカレントミラー回路を構成するため、各ＭＯＳトランジスターに流れる電流は、ほぼ等しくなる。また、ＭＯＳトランジスターＱＮ１，ＱＮ２のソースの電圧も、ほぼ等しくなる。
【０１０４】
一方、ダイオードＤ２におけるＰＮ接合の並列接続数（又は面積）は、ダイオードＤ１におけるＰＮ接合の並列接続数（又は面積）のＭ倍となるように形成される。そのため、ダイオードＤ１の飽和電流をＩｓとすると、ダイオードＤ２の飽和電流はＭ×Ｉｓとなる。
【０１０５】
ここで、ＭＯＳトランジスターＱＰ１〜ＱＰ４の各々に流れる電流をＩ、ダイオードＤ１〜Ｄ３の各々の両端電圧をＶｄ１〜Ｖｄ３、抵抗Ｒ１，Ｒ２の各々の抵抗値をＲ１，Ｒ２とすると、以下の式が成立する。なお、以下の式において、ｋはボルツマン定数、Ｔは絶対温度であり、ｑは電子の電荷とする。
【数２】
2013207537.tif 000004
【０１０６】
式（２）〜式（４）より、ＭＯＳトランジスターＱＰ３のドレインの電圧である定電圧Ｖｒｅｆは、次式によって表される。
【数３】
2013207537.tif 000005
【０１０７】
ここで、式（５）を絶対温度Ｔで微分すると、次式のようになる。
【数４】
2013207537.tif 000006
【０１０８】
式（６）において、ｄＶｄ３／ｄＴの項は負の温度特性を有し、これに対応して、（Ｒ２／Ｒ１）（ｋ／ｑ）ｌｎ（Ｍ）の値を正の値に調整することにより、式（６）はゼロとすることができ、定電圧Ｖｒｅｆの温度依存性をキャンセルすることができる。
【０１０９】
また、ＭＯＳトランジスターＱＰ４のドレインの電流Ｉｐｔａｔは、次式のように表すことができる。
【数５】
2013207537.tif 000007
【０１１０】
以上のような構成を有する発振回路５００は、発振部５１０において、バンドギャップリファレンス回路５３０からＰＴＡＴ電流Ｉｐｔａｔが供給されると、ＭＯＳトランジスター５１４が増幅した発振信号により水晶振動子５１２が駆動される。このとき、増幅された発振信号を帰還抵抗５１６によりＭＯＳトランジスター５１４のゲートに帰還させながら、発振ノードに接続される容量５１８，５２０の充電と放電を行って、所望の発振周波数で発振を継続するようになっている。
【０１１１】
一方、バンドギャップリファレンス回路５３０が生成する定電圧Ｖｒｅｆは、ＭＯＳトランジスター４１２のゲートに供給され、一定電圧である第１の電源電圧ＶＤＤ１が第２の電源電圧ＶＤＤ２から生成される。
【０１１２】
パルス化部２１０を構成するＭＯＳトランジスター２１４，２１６のゲートには、容量２１２を介して発振部５１０からの発振信号が入力される。そのため、発振信号の交流成分のみが、ＭＯＳトランジスター２１４，２１６により構成されるインバーター回路に伝達される。このとき、ＭＯＳトランジスター２１４，２１６により構成されるインバーター回路では、上記のように帰還抵抗２１８によってバイアス電圧が動作点のほぼ中間で安定し、パルス化部２１０のデューティー比が５０パーセントになりやすい。
【０１１３】
レベルシフト部２２０は、上記のように、パルス化部２１０からのパルス信号の振幅レベルを、第２の電源電圧ＶＤＤ２の振幅レベルに変換する。
【０１１４】
なお、第３の実施形態では、図２のステップＳ２では、バンドギャップリファレンス回路５３０から出力されるＰＴＡＴ電流Ｉｐｔａｔを用いた電流駆動により発振信号を生成する。また、図２のステップＳ３では、バンドギャップリファレンス回路５３０により生成された定電圧Ｖｒｅｆがゲートに供給されるＭＯＳトランジスター４１２のソース電圧を第１の電源電圧ＶＤＤ１として、第１のパルス信号を生成する。
【０１１５】
以上説明したように、第３の実施形態において、パルス化部２１０を容量結合インバーター回路により構成したので、ＶＤＤ１／２にバイアスされた直流レベルに交流信号が重畳するため、ディーティー比が５０パーセントのパルス信号を生成しやすくなる。また、第３の実施形態では、発振部５１０から取り出される発振信号の振幅をそれほど高くする必要がないため、ＭＯＳトランジスター５１４のゲート側から発振信号を取り出してパルス信号を生成することができる。これにより、ノイズ成分のより一層少ない発振信号からパルス信号を生成することができ、ディーティー比が５０パーセントのパルス信号をより一層得やすくなる。
【０１１６】
更に、レベルシフト部２２０を、たすきがけ接続したインバーター回路により構成したので、電源電圧によらず貫通電流が大きく変化しない。このため、パルス化部２１０におけるデューティー良好性を生かしながら、低消費電流化とパルス整形の安定性と低位相雑音特性のすべてを満足する発振回路を提供することができるようになる。
【０１１７】
更に、第３の実施形態では、バンドギャップリファレンス回路５３０により発振部５１０にＰＴＡＴ電流Ｉｐｔａｔを供給し、ソースフォロワー回路４１０を介してパルス化部２１０に第１の電源電圧ＶＤＤ１を供給する。そのため、複数の電源電圧を供給するための演算増幅器等の不要な回路を省略することができ、簡素な構成で、第１の実施形態と同様の効果を得ることができる。
【０１１８】
また、ＰＴＡＴ電流ＩｐｔａｔによりＭＯＳトランジスター５１４を駆動するようにしたので、低温で抵抗が大きくなる分だけ電流値が小さくなり、高温で抵抗が大きくなる分だけ電流値が大きくなる。このため、ＭＯＳトランジスター５１４の温度特性を補償することができるようになる。
【０１１９】
〔変形例〕
第３の実施形態では、バンドギャップリファレンス回路５３０として図８に示す構成を例に説明したが、本発明に係る実施形態は、これに限定されるものではない。
【０１２０】
図９に、第３の実施形態の変形例におけるバンドギャップリファレンス回路の構成例の回路図を示す。
【０１２１】
本変形例におけるバンドギャップリファレンス回路５３０ａは、ＮＰＮ型のバイポーラトランジスターＢＱ１，ＢＱ２と、Ｐ型のＭＯＳトランジスターＱＰ１ａ，ＱＰ２ａと、抵抗Ｒ１ａ，Ｒ２ａ，Ｒ３ａと、差動増幅器ＡＰ１とを備えている。ＭＯＳトランジスターＱＰ１ａ，ＱＰ２ａのゲート同士が接続され、ソースには、第２の電源電圧ＶＤＤ２が供給される。
【０１２２】
ＭＯＳトランジスターＱＰ１ａのドレインには、抵抗Ｒ１ａ，Ｒ２ａの一端が接続される。ＭＯＳトランジスターＱＰ１ａのドレインの電圧が、定電圧Ｖｒｅｆとして出力される。ＭＯＳトランジスターＱＰ２ａのドレインの電流が、ＰＴＡＴ電流Ｉｐｔａｔとして出力される。抵抗Ｒ１ａの他端には、バイポーラトランジスターＢＱ１のコレクター及びベースが接続される。バイポーラトランジスターＢＱ１のエミッターには、接地電圧ＶＳＳが供給される。抵抗Ｒ２ａの他端には、バイポーラトランジスターＢＱ２のコレクター及びベースが接続される。バイポーラトランジスターＢＱ２のエミッターには、抵抗Ｒ３ａの一端が接続される。抵抗Ｒ３ａの他端には、接地電圧ＶＳＳが供給される。
【０１２３】
差動増幅器ＡＰ１の非反転入力端子には、バイポーラトランジスターＢＱ２のコレクターが接続される。差動増幅器ＡＰ１の反転入力端子には、バイポーラトランジスターＢＱ１のコレクターが接続される。差動増幅器ＡＰ１の出力端子には、ＭＯＳトランジスターＱＰ１ａ，ＱＰ２ａのゲートが接続される。
【０１２４】
このような構成を有するバンドギャップリファレンス回路５３０ａは、バンドギャップリファレンス回路５３０に代えて図７の構成に設けられる。
【０１２５】
図９の構成において、ＭＯＳトランジスターＱＰ１ａ，ＱＰ２ａの各々は、チャネル長及びチャネル幅が同サイズのトランジスター素子として形成される。そのため、ＭＯＳトランジスターＱＰ１ａ，ＱＰ２ａはカレントミラー回路を構成するため、各ＭＯＳトランジスターに流れる電流は、ほぼ等しくなる。バイポーラトランジスターＢＱ２におけるＰＮ接合の並列接続数（又は面積）は、バイポーラトランジスターＢＱ１におけるＰＮ接合の並列接続数（又は面積）のＭ倍となるように形成される。また、抵抗Ｒ１ａ，Ｒ２ａは、同じ抵抗値となるように形成される。
【０１２６】
差動増幅器ＡＰ１は、バイポーラトランジスターＢＱ１のコレクターの電圧と、バイポーラトランジスターＢＱ２のコレクターの電圧とが等しくなるように、ＭＯＳトランジスターＱＰ１，ＱＰ２のゲートを制御する。その結果、ＭやＲ２ａ／Ｒ３ａを調整することによって、定電圧Ｖｒｅｆの温度依存性をキャンセルすることができる。例えば、抵抗Ｒ１ａ，Ｒ２ａの抵抗値を図８の抵抗Ｒ１と同じ抵抗値Ｒ１、抵抗Ｒ３ａの抵抗値を図８の抵抗Ｒ２と同じ抵抗値Ｒ２とすると、定電圧Ｖｒｅｆは式（５）、ＰＴＡＴ電流Ｉｐｔａｔは式（７）のように表すことができる。
【０１２７】
〔電子機器〕
図１０に、上記のいずれかの実施形態又はその変形例における発振回路が適用された電子機器として携帯型情報端末の構成例のブロック図を示す。なお、図１０において、図１と同様の部分には同一符号を付し、適宜説明を省略する。また、図１０では、第１の実施形態における発振回路１００が携帯型情報端末に適用される例を示したが、第２の実施形態、第３の実施形態、又はその変形例における発振回路を適用してもよい。
【０１２８】
携帯型情報端末６００は、制御部６１０と、記憶部６２０と、通信回路６３０と、操作部６４０と、表示部６５０とを備えている。制御部６１０は、中央演算処理装置を備え、記憶部６２０に記憶されたプログラムを読み込んで、携帯型情報端末６００を構成する各部の制御を行う。記憶部６２０は、制御部６１０によって実行されるプログラムやデータなどを記憶し、制御部６１０により各種ワークエリアとして機能する。
【０１２９】
通信回路６３０は、外部機器からの受信信号を受信して復調処理を行ったり、変調処理後のデータを送信信号として外部機器に送信したりする。通信回路６３０は、発振回路１００を備えている。通信回路６３０は、発振回路１００により生成された発振信号に基づいて、例えば送信及び受信用の基準クロックを生成し、上記の送信又は受信を行う。
【０１３０】
操作部６４０は、ユーザーからの操作情報を受け付け、該操作情報を制御部６１０に供給する。例えば制御部６１０は、操作部６４０からの操作情報に基づいて、通信回路６３０及び記憶部６２０とデータをやりとりし、必要なデータ処理を行う。表示部６５０は、制御部６１０により行われた所定の処理後のデータに対応した画像を表示する。
【０１３１】
以上、本発明に係るパルス信号生成回路、発振回路、電子機器、及びパルス信号生成方法等を上記のいずれかの実施形態又はその変形例に基づいて説明したが、本発明は上記のいずれかの実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１３２】
（１）上記のいずれかの実施形態又はその変形例において、発振回路としてＳＰＸＯを例に説明したが、本発明は、これに限定されるものではない。
【０１３３】
（２）上記のいずれかの実施形態又はその変形例において、発振回路の外部に、水晶振動子等の共振子が設けられていてもよい。
【０１３４】
（３）上記のいずれかの実施形態又はその変形例において、パルス化部の後段にレベルシフト部を設けているが、本発明は、これに限定されるものではない。パルス化部とレベルシフト部との間に、インバーター回路やバッファー回路を設けて、パルス化部からのパルス信号の振幅レベルを上げてから、更にレベルシフト部にパルス信号を入力するようにしてもよい。
【０１３５】
（４）上記のいずれかの実施形態又はその変形例において、バンドギャップリファレンス回路として、図８又は図９の構成を例に説明したが、本発明は、これに限定されるものではない。
【０１３６】
（５）本発明に係る発振回路が適用される電子機器として、携帯型情報端末を例に説明したが、本発明はこれに限定されるものではない。例えば、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器などが挙げられる。
【符号の説明】
【０１３７】
１００，３００，５００…発振回路、  １１０，５１０…発振部、
１１２，５１２…水晶振動子（共振子）、  １１４，２３０…インバーター回路、
１１６，２１８，５１６…帰還抵抗、
１１８，１２０，２１２，５１８，５２０…容量、  １２２，５２２…ドレイン抵抗、
２００，４００…パルス信号生成回路、  ２１０…パルス化部、
２１４，２２２，２２４…Ｐ型のＭＯＳトランジスター、
２１６，２２６，２２８，４１２…Ｎ型のＭＯＳトランジスター、
２２０…レベルシフト部、  ３１０…定電圧回路、  ４１０…ソースフォロワー回路、
５３０…バンドギャップリファレンス回路、  ６００…携帯型情報端末（電子機器）、
６１０…制御部、  ６２０…記憶部、  ６３０…通信回路、  ６４０…操作部、
６５０…表示部、  Ｉｐｔａｔ…ＰＴＡＴ電流、  ＯＵＴ…出力端子、
ＶＤＤ１…第１の電源電圧、  ＶＤＤ２…第２の電源電圧、  Ｖｒｅｆ…定電圧、
ＶＳＳ…接地電圧（第３の電源電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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