(57)【要約】【課題】メモリセルの周辺に配置される周辺トランジスタのゲート絶縁膜が破壊されるのを防止しつつ、メモリセルが形成されるウェル内に周辺トランジスタを形成する。【解決手段】メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェル１１Ａに配置され、セルウェル１１Ａには、メモリセルアレイの周辺に配置された周辺トランジスタが形成され、周辺トランジスタのゲートを駆動するデプレッション型トランジスタ４２と、デプレッション型トランジスタ４２に直列に接続されたエンハンスメント型トランジスタと４３を設ける。【選択図】図８
2013246844.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェルに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記セルウェルに配置された周辺トランジスタと、
前記周辺トランジスタのゲートを駆動するデプレッション型トランジスタと、
前記デプレッション型トランジスタに直列に接続されたエンハンスメント型トランジスタと、
前記デプレッション型トランジスタおよび前記エンハンスメント型トランジスタのゲート電位電圧を制御するゲート制御回路とを備え、
前記ゲート制御回路は、前記メモリセルの消去時に前記エンハンスメント型トランジスタをオフするように前記デプレッション型トランジスタおよび前記エンハンスメント型トランジスタのゲート電位電圧を制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェルに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記セルウェルに配置された周辺トランジスタと、
前記周辺トランジスタのゲートを駆動するデプレッション型トランジスタと、
前記デプレッション型トランジスタに直列に接続されたエンハンスメント型トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェルに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記セルウェルに形成され、前記メモリセルアレイの周辺に配置された周辺トランジスタと、
前記周辺トランジスタのゲートを駆動するエンハンスメント型トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記周辺トランジスタは、前記センスアンプ回路による前記ビット線の充電動作または放電動作と協調して前記ビット線の充電または放電を行う充放電トランジスタであることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線の電位に基づいて、前記メモリセルに記憶されている値を判定するセンスアンプとを更に有し、
前記センスアンプは、互いに隣接するビット線にて共有され、
前記周辺トランジスタは、
前記センスアンプを共有する選択ビット線を前記センスアンプ回路に接続する選択トランジスタと、
前記センスアンプを共有する非選択ビット線を所定電位に接続する切替トランジスタとを備えることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、チップ面積の縮小を図るため、メモリセルが形成されるウェル内にビット線を充放電する充放電トランジスタやビット線を選択する選択トランジスタを形成することがある。この場合、メモリセルの消去動作時に、これらの充放電トランジスタおよび選択トランジスタのゲート絶縁膜に高電圧がかかり、ゲート絶縁膜の破壊を引き起こすことがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１１７６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、メモリセルの周辺に配置される周辺トランジスタのゲート絶縁膜が破壊されるのを防止しつつ、メモリセルが形成されるウェル内に周辺トランジスタを形成することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイ、ワード線、ビット線、センスアンプ、メモリセルアレイ内の周辺トランジスタおよびエンハンスメント型トランジスタが設けられている。メモリセルアレイは、メモリセルがロウ方向およびカラム方向にマトリックス状にセルウェルに配置されている。ワード線は、前記メモリセルをロウ方向に選択する。ビット線は、前記メモリセルをカラム方向に選択する。センスアンプは、前記ビット線の電位に基づいて、前記メモリセルに記憶されている値を判定する。メモリセルアレイ内の周辺トランジスタは、前記セルウェルに形成され、前記メモリセルアレイの周辺に配置されている。エンハンスメント型トランジスタは、前記周辺トランジスタのゲートを駆動する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１のメモリセルアレイが配置されるセルウェルにおける充放電トランジスタの配置の一例を示す回路図である。
【図４】図４は、図３のＮＡＮＤストリングおよび充放電トランジスタの概略構成を示す断面図である。
【図５】図５は、図１のメモリセルアレイが配置されるセルウェルにおける充放電トランジスタの配置のその他の例を示す回路図である。
【図６】図６は、図１のメモリセルアレイが配置されるセルウェルにおける切替トランジスタおよび選択トランジスタの配置の一例を示す回路図である。
【図７】図７は、図１のメモリセルアレイが配置されるセルウェルにおける切替トランジスタおよび選択トランジスタの配置のその他の例を示す回路図である。
【図８】図８は、図１のゲート駆動回路７Ａの概略構成を示すブロック図である。
【図９】図９（ａ）、図９（ｂ）および図９（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図である。
【図１０】図１０は、図３のメモリセルの消去時における図３のメモリセルアレイおよび図８のゲート駆動回路７Ａの各部の電圧波形を示すタイミングチャートである。
【図１１】図１１は、図３のメモリセルの消去時における充放電トランジスタの状態を示す断面図である。
【図１２】図１２は、図３のメモリセルの消去時に電源遮断が発生した時の図３のメモリセルアレイおよび図８のゲート駆動回路７Ａの各部の電圧波形を示すタイミングチャートである。
【図１３】図１３は、第２実施形態に係る不揮発性半導体記憶装置に適用されるゲート駆動回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、メモリセルアレイ１は、複数のビット線ＢＬと複数のワード線ＷＬと共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。このメモリセルアレイ１には、ビット線ＢＬを制御するビット制御回路２と、ワード線ＷＬを制御するワード線制御回路６が接続されている。
ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部（ホスト、または、メモリコントローラＨＭ）へ出力される。ホスト、または、メモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンドＣＭＤ及びアドレスＡＤＤは制御回路７に供給される。
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線ＷＬを選択し、選択されたワード線ＷＬに読み出し、書き込みあるいは消去に必要な電圧を印加する。
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続され、この制御回路７によって制御される。制御回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御回路７は書き込み回路、及び読み出し回路を構成している。
【０００９】
ここで、メモリセルアレイ１は、半導体基板に形成されたセルウェル１１に配置される。このセルウェル１１には、メモリセルの消去時に２０Ｖ程度の高電圧を印加することができる。また、このセルウェル１１には、メモリセルアレイ１の周辺に配置された周辺トランジスタ９が形成される。
【００１０】
また、制御回路７にはゲート駆動回路７Ａが設けられている。このゲート駆動回路７Ａは、周辺トランジスタ領域９に配置されたトランジスタのゲートを駆動することができる。このゲート駆動回路７Ａは、メモリセルの消去時に周辺トランジスタ９のゲートをフローティングにし、周辺トランジスタ９のゲート電位がセルウェル１１のウェル電位に追従できるようにして、周辺トランジスタ９のゲート絶縁膜に高電圧が印加されるのを防止することができる。
【００１１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍが構成されている。ここで、セレクトトランジスタＭＳ１、ＭＳ２に隣接するセルトランジスタは、ダミーセルトランジスタであっても良い。また、ダミーセルトランジスタは、２個以上あっても良い。
【００１４】
そして、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１５】
図３は、図１のメモリセルアレイが配置されるセルウェルにおける充放電トランジスタの配置の一例を示す回路図である。なお、図３の例では、互いに隣接する２本分のビット線ＢＬＥ、ＢＬＯについて示した。ここで、ビット線ＢＬＥは、図２のビット線ＢＬ１〜ＢＬｍのうちの偶数番目のビット線、ビット線ＢＬＯは、図２のビット線ＢＬ１〜ＢＬｍのうちの奇数番目のビット線を示す。
【００１６】
図３において、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２は、セルウェル１１Ａ内に形成されている。センスアンプＳＡＥ、ＳＡＯはセルウェル１１Ａ外に形成されている。そして、ビット線ＢＬＥ、ＢＬＯは、センスアンプＳＡＥ、ＳＡＯにそれぞれ接続されている。また、セルウェル１１Ａ内において、メモリセルアレイ１の周辺には充放電トランジスタＢＣＥ、ＢＣＯが形成されている。
【００１７】
ここで、充放電トランジスタＢＣＥのドレインはビット線ＢＬＥに接続され、充放電トランジスタＢＣＥのゲートは制御線ＪＥに接続されている。充放電トランジスタＢＣＯのドレインはビット線ＢＬＯに接続され、充放電トランジスタＢＣＯのゲートは制御線ＪＯに接続されている。充放電トランジスタＢＣＥ、ＢＣＯのソースは制御線ＢＬＣに接続されている。なお、制御線ＢＬＣは接地電圧電位またはセルソース電位、その他任意の電圧にすることができる。またソース線ＳＣＥに接続することもができる。
【００１８】
ここで、メモリセルの書き込み動作、読み出し動作および消去動作の終了後にビット線ＢＬＥ、ＢＬＯの電位をリセットするために、ビット線ＢＬＥ、ＢＬＯの放電動作が行われる。さらに、書き込み動作において、非書き込みＮＡＮＤユニットに接続されている非選択ビット線の充電動作が行われる。
【００１９】
この時、充放電トランジスタＢＣＥ、ＢＣＯは、センスアンプＳＡＥ、ＳＡＯによるビット線ＢＬＥ、ＢＬＯの充放電動作と協調してビット線ＢＬＥ、ＢＬＯの充放電をそれぞれ行うことにより、センスアンプＳＡＥ、ＳＡＯのみでビット線ＢＬＥ、ＢＬＯの充放電を行った場合に比べて、充放電時間を短くすることができ、充放電動作を高速化することができる。
【００２０】
図４は、図３のＮＡＮＤストリングおよび充放電トランジスタの概略構成を示す断面図である。
図４において、半導体基板１０には、例えば、ｎ型のベリードウェル１１Ｂが形成されている。ベリードウェル１１Ｂ中には、例えば、ｐ型のセルウェル１１Ａが形成され、セルウェル１１Ａには、メモリセルアレイ領域Ｒ２および周辺トランジスタ領域Ｒ１が設けられている。なお、半導体基板１０の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。ここで、セルウェル１１Ａには素子分離層２３が形成されている。そして、これらのメモリセルアレイ領域Ｒ２および周辺トランジスタ領域Ｒ１は素子分離層２３にて素子分離されている。なお、素子分離層２３は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。
【００２１】
そして、メモリセルアレイ領域Ｒ２において、セルウェル１１Ａ上にはトンネル絶縁膜２７を介して電荷蓄積層１５が、それぞれゲート絶縁膜３０、３１を介してセレクトゲート電極１９、２０が配置されている。また、電荷蓄積層１５上には中間絶縁膜２８を介して制御ゲート電極１６が配置されているここで、１個の電荷蓄積層１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。セレクトゲート電極１９、２０中には開口ＥＩを有する中間絶縁膜２８−１が配置されている。言い換えれば、セレクトゲート電極１９、２０は中間絶縁膜２８−１で上部電極と下部電極に分けられ、開口ＥＩによって上部電極と下部電極が電気的に接続されていると言える。また、中間絶縁膜２８と中間絶縁膜２８−１は同じ材料で構成することができる。
【００２２】
そして、セルウェル１１Ａには、電荷蓄積層１５間または電荷蓄積層１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２が形成されるとともに、セレクトゲート電極１９、２０の片側に配置された不純物拡散層１３、１４がそれぞれ形成されている。
【００２３】
そして、不純物拡散層１４はコンタクト電極１７を介してビット線ＢＬに接続され、不純物拡散層１３はコンタクト電極１８を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｈに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００２４】
一方、周辺トランジスタ領域Ｒ１において、セルウェル１１Ａ上にはゲート絶縁膜３１を介してゲート電極２６が形成されている。ゲート電極２６中には開口ＥＩを有する中間絶縁膜２８−２が配置されている。言い換えれば、ゲート電極２６は中間絶縁膜２８−２で上部電極と下部電極に分けられ、開口ＥＩによって上部電極と下部電極が電気的に接続されていると言える。また、中間絶縁膜２８、中間絶縁膜２８−１、及び中間絶縁膜２８−２は同じ材料で構成することができる。また、セルウェル１１Ａには、ゲート電極２６下のチャネル領域を挟むように不純物拡散層２４、２５が形成されている。なお、例えば、セルウェル１１ＡはＰ型、不純物拡散層１２、１３、１４、２４、２５はＮ型に形成することができる。そして、不純物拡散層２４はコンタクト電極２１を介してビット線ＢＬに接続され、不純物拡散層２５はコンタクト電極２２を介して制御線ＢＬＣに接続されている。なお、ゲート電極２６および不純物拡散層２４、２５は、例えば、図３の充放電トランジスタＢＣＥを構成することができる。
【００２５】
なお、トンネル絶縁膜２７とゲート絶縁膜２９〜３１は互いに同一の膜厚に設定することができる。ここで、メモリセルアレイ領域Ｒ２が配置されたセルウェル１１Ａに充放電トランジスタＢＣＥを形成することにより、セルウェル１１Ａ外に形成した場合に比べて充放電トランジスタＢＣＥを低耐圧化することができ、充放電トランジスタＢＣＥのレイアウト面積を縮小することができる。
【００２６】
図５は、図１のメモリセルアレイが配置されるセルウェルにおける充放電トランジスタの配置のその他の例を示す回路図である。なお、図５の例では、互いに隣接する２本分のビット線ＢＬＥ、ＢＬＯについて示した。
図５において、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２は、セルウェル１１Ａ内に形成されている。センスアンプＳＡＥ、ＳＡＯはセルウェル１１Ａ外に形成されている。そして、ビット線ＢＬＥ、ＢＬＯは、センスアンプＳＡＥ、ＳＡＯにそれぞれ接続されている。また、セルウェル１１Ａ内において、メモリセルアレイ領域Ｒ２の周辺に配置された周辺トランジスタ領域Ｒ１には充放電トランジスタＢＣＥＴ、ＢＣＯＴ、ＢＣＥＢ、ＢＣＯＢが形成されている。
【００２７】
ここで、充放電トランジスタＢＣＥＴのドレインはビット線ＢＬＥの一端に接続され、充放電トランジスタＢＣＥＴのゲートは制御線ＪＥＴに接続されている。充放電トランジスタＢＣＯＴのドレインはビット線ＢＬＯの一端に接続され、充放電トランジスタＢＣＯＴのゲートは制御線ＪＯＴに接続されている。充放電トランジスタＢＣＥＴ、ＢＣＯＴのソースは制御線ＢＬＣＴに接続されている。充放電トランジスタＢＣＥＢのドレインはビット線ＢＬＥの他端に接続され、充放電トランジスタＢＣＥＢのゲートは制御線ＪＥＢに接続されている。充放電トランジスタＢＣＯＢのドレインはビット線ＢＬＯの他端に接続され、充放電トランジスタＢＣＯＢのゲートは制御線ＪＯＢに接続されている。充放電トランジスタＢＣＥＢ、ＢＣＯＢのソースは制御線ＢＬＣＢに接続されている。なお、制御回路７は、制御線ＢＬＣＴ、ＢＬＣＢに接地電圧電位またはセルソース電位、その他任意の電圧にすることができる。またソース線ＳＣＥに接続することもができる電位またはセルソース電位、その他任意の電圧を与えることができる。
【００２８】
ここで、充放電トランジスタＢＣＥＴ、ＢＣＥＢ、ＢＣＯＴ、ＢＣＯＢは、センスアンプＳＡＥ、ＳＡＯによるビット線ＢＬＥ、ＢＬＯの充放電動作と協調してビット線ＢＬＥ、ＢＬＯの充放電をそれぞれ行うことにより、センスアンプ回路ＳＡＥ、ＳＡＯのみでビット線ＢＬＥ、ＢＬＯの充放電を行った場合に比べて、充放電時間を短くすることができ、充放電動作を高速化することができる。
【００２９】
図６は、図１のメモリセルアレイが配置されるメモリセルアレイ領域Ｒ２における充放電トランジスタ及び切替トランジスタの配置の一例を示す回路図である。なお、図６の例では、互いに隣接する２本分のビット線ＢＬＥ、ＢＬＯについて示した。
図６において、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２は、セルウェル１１Ａ内に形成されている。センスアンプＳＡＰはセルウェル１１Ａ外に形成されている。ここで、センスアンプＳＡＰはビット線ＢＬＥ、ＢＬＯにて共用される。また、セルウェル１１Ａ内の周辺トランジスタ領域Ｒ１において、メモリセルアレイ１の周辺には充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯおよび切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯが形成されている。
【００３０】
ここで、充放電トランジスタ切替トランジスタＵＢＬＥのドレインはビット線ＢＬＥに接続され、充放電トランジスタ切替トランジスタＵＢＬＥのゲートは制御線ＵＥに接続されている。充放電トランジスタ切替トランジスタＵＢＬＯのドレインはビット線ＢＬＯに接続され、充放電トランジスタ切替トランジスタＵＢＬＯのゲートは制御線ＵＯに接続されている。充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯのソースは制御線ＢＬＣに接続されている。なお、制御回路７は制御線ＢＬＣに接地電圧電位またはセルソース電位、その他任意の電圧にすることができる。またソース線ＳＣＥに接続することもができる電位またはセルソース電位、その他任意の電圧を与えることができる。
【００３１】
切替トランジスタ選択トランジスタＳＢＬＥのドレインはビット線ＢＬＥに接続され、切替トランジスタ選択トランジスタＳＢＬＥのゲートは制御線ＳＥに接続されている。切替トランジスタ選択トランジスタＳＢＬＯのドレインはビット線ＢＬＯに接続され、選択トランジスタＳＢＬＯのゲートは制御線ＳＯに接続されている。切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯのソースはセンスアンプＳＡに接続されている。
【００３２】
そして、偶数番目のビット線ＢＬＥと奇数番目のビット線ＢＬＯとで選択および非選択が交互に切り替られる。例えば、偶数番目のビット線ＢＬＥが選択される場合、切替トランジスタ選択トランジスタＳＢＬＥがオン、充放電トランジスタ切替トランジスタＵＢＬＥがオフされることで、ビット線ＢＬＥがセンスアンプＳＡに接続される。この時、切替トランジスタ選択トランジスタＳＢＬＯがオフ、充放電トランジスタ切替トランジスタＵＢＬＥがオンされることで、ビット線ＢＬＯがセンスアンプＳＡと遮断され、制御線ＢＬＣを介してビット線ＢＬＯの電位が所定の電位に固定される。
【００３３】
これにより、メモリセルからの読み出し時に非選択ビット線をノイズシールドとして使用したり、メモリセルへの書き込み時にビット間干渉を低減したりすることが可能となる。
【００３４】
図７は、図１のメモリセルアレイが配置されるセルウェルにおける切替トランジスタの配置のその他の例を示す回路図である。なお、図７の例では、互いに隣接する２本分のビット線ＢＬＥ、ＢＬＯについて示した。
図７において、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２は、セルウェル１１Ａ内に形成されている。センスアンプＳＡはセルウェル１１Ａ外に形成されている。ここで、センスアンプＳＡはビット線ＢＬＥ、ＢＬＯにて共用される。また、セルウェル１１Ａ内において、メモリセルアレイ１の周辺には充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯおよび切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯが形成されている。
【００３５】
ここで、図７の例では、充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯおよび切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯがセンスアンプＳＡＰ側に配置されているのに対し、図７の例では、切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯがセンスアンプＳＡＰ側に配置され、充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯがセンスアンプＳＡＰと反対側に配置されている。これ以外は図６と同様である。
【００３６】
図８は、図１のゲート駆動回路７Ａの概略構成を示すブロック図である。
図８において、ゲート駆動回路７Ａには、ゲート制御回路４１、デプレッション型トランジスタ４２、エンハンスメント型トランジスタ４３およびインバータ回路４４が設けられている。ゲート制御回路４１は、制御信号ＳＡに基づいてデプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３をオン／オフ制御することができる。インバータ回路４４は制御信号ＳＢに基づいて電位電圧Ｖ１（例えば、４Ｖ程度）をエンハンスメント型トランジスタ４３のドレインに供給することができる。ここで、ゲート制御回路４１は、デプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３をオンする場合、電位電圧Ｖ２（例えば、８Ｖ程度）をデプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３のゲートに供給することができる。なお、Ｖ２は、Ｖ１＋Ｖｅｔより大きな値に設定することができる。ただし、Ｖｅｔはエンハンスメント型トランジスタ４３のしきい値電圧である。
【００３７】
ここで、デプレッション型トランジスタ４２のドレインはセルアレイ内の周辺トランジスタ領域Ｒ１に配置された周辺トランジスタ９のゲートに接続されている。例えば、周辺トランジスタ領域Ｒ１の周辺トランジスタ９が図３の充放電トランジスタＢＣＥである場合、図４のゲート電極２６に接続することができる。なお、周辺トランジスタ９は、図３の充放電トランジスタＢＣＥ、ＢＣＯであってもよいし、図５の充放電トランジスタＢＣＥＴ、ＢＣＯＴ、ＢＣＥＢ、ＢＣＯＢであってもよいし、図６の充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯまたは切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯであってもよいし、図６の充放電トランジスタ切替トランジスタＵＢＬＥ、ＵＢＬＯまたは切替トランジスタ選択トランジスタＳＢＬＥ、ＳＢＬＯであってもよい。
【００３８】
デプレッション型トランジスタ４２にはエンハンスメント型トランジスタ４３が直列に接続され、エンハンスメント型トランジスタ４３のドレインにはインバータ回路４４の出力が接続されている。デプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３のゲートにはゲート制御回路４１が接続されている。
【００３９】
図９（ａ）、図９（ｂ）および図９（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示す図である。
図９（ａ）、図９（ｂ）および図９（ｃ）において、消去動作を行なうと、図９（ｃ）に示すように、メモリセルのしきい値分布はしきい値分布“Ｅ”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイレベル“ｚ”を用いて書き込みが行なわれる。このしきい値分布“Ｅ”は、例えば負の閾値電圧分布に設定されている。ただし、消去後に閾値分布の広がりを狭める書き込み動作は、必ず行われるものではない。
図９（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのしきい値分布はしきい値分布“Ｅ”のままであり、書き込みデータが“０”の場合、メモリセルのしきい値分布は上昇し、中間分布“ＬＭ”を形成する。
図９（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じてしきい値分布“Ｅ”、“Ａ”、“Ｂ”、“Ｃ”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのしきい値分布はしきい値分布“Ｅ”のままであり、書き込みデータが“０”の場合、メモリセルのしきい値分布はしきい値分布“Ａ”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのしきい値分布はしきい値分布“Ｂ”となり、書き込みデータが“１”である場合、メモリセルのしきい値分布はしきい値分布“Ｃ”となる。本実施形態において、メモリセルのデータは閾値電圧の低い方から高い方へと定義されている。また、しきい値分布“ＬＭ”、“Ａ”、“Ｂ”、“Ｃ”は、全て正電圧の閾値電圧にしても良いし、負電圧と正電圧の閾値電圧が混在していても良い。
【００４０】
図１０は、図３のメモリセルの消去時における図３のメモリセルアレイおよび図８のゲート駆動回路７Ａの各部の電圧波形を示すタイミングチャートである。
図１０において、メモリセルの消去時に制御信号ＳＡが立ち上がると（ｔ１）、ゲート電圧Ｇ１が電位電圧Ｖ２に設定され、デプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３がオンする。この時、制御信号ＳＢが立ち下がると（ｔ１）、ソース電圧Ｄ１が電圧電位Ｖ１に設定され、デプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３を介して例えば、図３の充放電トランジスタＢＣＥのゲート電極２６に印加されることで、充放電トランジスタＢＣＥのゲートに電圧電位Ｖ１が転送され初期充電が行われる。
【００４１】
次に、制御信号ＳＡが立ち下がると（ｔ２）、ゲート電圧Ｇ１が例えば、０Ｖに設定され、デプレッション型トランジスタ４２およびエンハンスメント型トランジスタ４３がオフし、充放電トランジスタＢＣＥのゲート電極２６がフローティングに設定される。また、ほぼ同時に制御部７はセルウェル１１Ａに電圧を与え始め、セルウェル１１Ａに印加されるウェル電位電圧が上昇し始める。また、セルウェル１１Ａ上に形成される充放電トランジスタＢＣＥなどの電位も上昇し始める。その後、セルウェル１１Ａのウェル電位電圧が、消去電圧ＶＥＲＡ（例えば、２０Ｖ）まで上昇し（ｔ３）一定時間保持される。
【００４２】
この時、制御部７が制御ゲート電極１６に与えられる電圧を、例えば、０Ｖに設定すると、選択ブロックのメモリセルのセルウェル１１Ａと制御ゲート電極１６との間に高電圧がかかる。このため、選択ブロックのメモリセルの電荷蓄積層１５に蓄積されていた電荷がセルウェル１１Ａ側に引き抜かれ、選択ブロックのメモリセルの消去動作が実行される。一方、メモリセルの電荷蓄積層１５から電荷を引き抜きたくない場合は、制御部７は制御ゲート電極１６をフローティング状態にする。
【００４３】
ここで、充放電トランジスタＢＣＥのゲート電極２６がフローティングに設定されているので、そのゲート電極２６のゲート電位がセルウェル１１Ａのウェル電位電圧に追従し、Ｖ１＋ＶＥＲＡ程度になる。
【００４４】
また、選択ブロックのソース線ＳＣＥ、制御線ＢＬＣおよびビット線ＢＬＥ、ＢＬＯがフローティングに設定されることで、それらの電位がセルウェル１１Ａのウェル電位電圧に追従し、ＶＥＲＡ程度になる。
【００４５】
図１１は、図３のメモリセルの消去時における充放電トランジスタの状態を示す断面図である。
図１１において、充放電トランジスタＢＣＥのセルウェル１１Ａと不純物拡散層２４との間には寄生ダイオードＤ１が形成され、セルウェル１１Ａと不純物拡散層２５との間には寄生ダイオードＤ２が形成される。また、ゲート電極２６とセルウェル１１Ａとの間にはゲート絶縁膜容量Ｃ１が形成される。そして、所定電位電圧Ｖ１がゲート電極２６に印加されると、ゲート電極２６の初期充電が行われることで、ゲート電極２６下の不純物拡散層２４、２５間にチャネルＣＡが形成される。
【００４６】
この状態でセルウェル１１Ａのウェル電圧電位が消去電圧ＶＥＲＡに設定されると、ゲート絶縁膜容量Ｃ１を介してゲート電極２６の電位がセルウェル１１Ａのウェル電圧電位に追従し、Ｖ１＋ＶＥＲＡ程度になる。ここで、セルウェル１１Ａのウェル電位電圧が消去電圧ＶＥＲＡに設定される前に、ゲート電極２６下にチャネルＣＡを形成することにより、ゲート絶縁膜容量Ｃ１を介してゲート電極２６とセルウェル１１Ａとを効果的に容量結合させることができ、ゲート電極２６の電位をセルウェル１１Ａのウェル電圧電位に効果的に追従させることができる。
【００４７】
次に、メモリセルが消去されると、セルウェル１１Ａのウェル電圧電位が立ち下がり（ｔ４）、０Ｖに設定される（ｔ５）。ここで、充放電トランジスタＢＣＥのゲート電極２６はフローティングに設定されているので、そのゲート電極２６のゲート電位がセルウェル１１Ａのウェル電圧電位に追従し、０Ｖ程度になる。また、選択ブロックのソース線ＳＣＥ、制御線ＢＬＣおよびビット線ＢＬＥ、ＢＬＯの電位がセルウェル１１Ａのウェル電圧電位に追従し、０Ｖになる。
【００４８】
ここで、セルウェル１１Ａのウェル電圧電位が消去電圧ＶＥＲＡに設定される場合、充放電トランジスタＢＣＥのゲート電極２６をフローティングにすることにより、充放電トランジスタＢＣＥのゲート電位がセルウェル１１Ａのウェル電位電圧に追従させることができる。このため、充放電トランジスタＢＣＥのゲート絶縁膜３１に高電圧が印加されるのを防止することができ、充放電トランジスタＢＣＥが低耐圧化されている場合においても、充放電トランジスタＢＣＥの破壊を防止することができる。
【００４９】
図１２は、図３のメモリセルの消去時に電源遮断が発生した時の図３のメモリセルアレイおよび図８のゲート駆動回路７Ａの各部の電圧波形を示すタイミングチャートである。
図１２において、セルウェル１１Ａに消去電圧ＶＥＲＡが印加されている時に電源遮断が発生したものとする（ｔ４´）。この場合、インバータ４４の電源が遮断されることから、電位電圧Ｖ１は０Ｖになり、エンハンスメント型トランジスタ４３のソース電圧Ｄ１が立ち下がる。
【００５０】
この時、エンハンスメント型トランジスタ４３とデプレッション型トランジスタ４２のゲート電極は電位電圧Ｖ２（０Ｖ）になっている。この場合、エンハンスメント型トランジスタ４３はオフされているので、電源遮断時にデプレッション型トランジスタ４２がオンしている場合においても、ゲート電極２６からの放電経路がエンハンスメント型トランジスタ４３にて遮断される。このため、電源遮断時にソース電圧Ｄ１が立ち下がった場合においても、デプレッション型トランジスタ４２を介してゲート電極２６から電荷が急激に放電されるのを防止することができる。この結果、セルウェル１１Ａの放電に伴い、ゲート電極２６の電位もカップリング効果で低下する。すなわち、セルウェル１１Ａのウェル電圧電位の立ち下がりに追従させながらゲート電極２６のゲート電位を立ち下げることができ（ｔ４´〜ｔ６´）、充放電トランジスタＢＣＥのゲート絶縁膜３１に高電圧が印加されるのを防止することができる。
【００５１】
また、エンハンスメント型トランジスタ４３とゲート電極２６との間にデプレッション型トランジスタ４２を接続することにより、ゲート電極２６を介してデプレッション型トランジスタ４２のドレイン側が高電圧電位になった場合においても、デプレッション型トランジスタ４２が抵抗素子として働く。エンハンスメント型トランジスタ４３の劣化を低減することが可能となることから、ゲート駆動回路７Ａの信頼性を向上させることができる。特に、エンハンスメント型トランジスタ４３のオフリークによるトランジスタの劣化が大きい場合に有効である。
【００５２】
（第２実施形態）
図１３は、第２実施形態に係る不揮発性半導体記憶装置に適用されるゲート駆動回路の概略構成を示すブロック図である。
図１２の例では、エンハンスメント型トランジスタ４３とゲート電極２６との間にデプレッション型トランジスタ４２を接続する構成について説明したが、図１３に示すように、デプレッション型トランジスタ４２を省略し、エンハンスメント型トランジスタ４３のソースをゲート電極２６に接続するようにしてもよい。その結果、電位電圧Ｖ１をデプレッション型トランジスタ４２を介さずにエンハンスメント型トランジスタ４３のみを介してゲート電極２６に接続することができる。その結果、電位電圧Ｖ１を低くすることができ、半導体記憶装置の消費電力を小さくすることができる。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  ビット線制御回路、３  カラムデコーダ、４  データ入出力バッファ、５  データ入出力端子、６  ワード線制御回路、７  制御回路、７Ａ  ゲート駆動回路、８  制御信号入力端子、ＳＡＰ、ＳＡＥ、ＳＡＯ  センスアンプ、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｈ  セルトランジスタ、ＷＬ１〜ＷＬｈ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、ＢＣＥ、ＢＣＯ、ＢＣＥＴ、ＢＣＯＴ、ＢＣＥＢ、ＢＣＯＢ  充放電トランジスタ、ＵＢＬＥ、ＵＢＬＯ  切替トランジスタ充放電トランジスタ、ＳＢＬＥ、ＳＢＬＯ  切替トランジスタ選択トランジスタ、１０  半導体基板、１１Ａ〜１１Ｄ  セルウェル、１２〜１４、２４、２５  不純物拡散層、１５  電荷蓄積層、１６  制御ゲート電極、１７、１８、２１、２２  コンタクト電極、１９、２０  セレクトゲート電極、２３  素子分離層、２６  ゲート電極、２７  トンネル絶縁膜、２８  電極間絶縁膜、２９〜３１  ゲート絶縁膜、４１  ゲート制御回路、４２  デプレッション型トランジスタ、４３  エンハンスメント型トランジスタ、４４  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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