(57)【要約】【課題】所望の濃度の不純物を所望の領域に制御よく拡散させることができる不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、活性領域となる半導体層１１上にメモリセルが形成されるメモリセルアレイ層ＣＡ１１と、活性領域となる半導体層２１上にメモリセルが形成されるメモリセルアレイ層ＣＡ１２と、が積層される不揮発性半導体記憶装置が提供される。半導体層１１は、半導体層１１に対して導電性を与える不純物原子を含む拡散源層１０１上に、絶縁膜１０２を介して配置される。半導体層２１は、不純物原子を含む拡散源層１１２の一方の主面上に、絶縁膜１１１を介して配置される。【選択図】図５
2013201215.tif 000002
【特許請求の範囲】
【請求項１】
活性領域となる第１半導体層上にメモリセルが形成される第１メモリ層と、活性領域となる第２半導体層上にメモリセルが形成される第２メモリ層と、が積層され、
前記第１メモリ層は、シート状の前記第１半導体層の前記第２メモリ層配置側の主面上に、第１トンネル絶縁膜を介して前記第１半導体層の長手方向に所定の間隔で設けられる第１電荷蓄積層を有し、
前記第２メモリ層は、シート状の前記第２半導体層の前記第１メモリ層配置側の主面上に、第２トンネル絶縁膜を介して前記第１電荷蓄積層の形成位置に対応して設けられる第２電荷蓄積層を有し、
前記第１電荷蓄積層と前記第２電荷蓄積層とは、層間絶縁膜を介して設けられ、
前記第１電荷蓄積層、前記層間絶縁膜および前記第２電荷蓄積層の積層体の前記長手方向の両側にゲート間絶縁膜を介して制御ゲートが設けられる不揮発性半導体記憶装置であって、
前記第１半導体層の前記第２メモリ層配置側の主面とは反対の面は、不純物原子を含む第１拡散源層に、第１絶縁膜を介して配置され、
前記第２半導体層の前記第１メモリ層配置側の主面とは反対の面は、前記不純物原子を含む第２拡散源層に、第２絶縁膜を介して配置され、
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さに比して薄く、
前記第２拡散源層の前記不純物濃度は、前記第１拡散源層の前記不純物濃度に比して高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
活性領域となる第１半導体層上にメモリセルが形成される第１メモリ層と、活性領域となる第２半導体層上にメモリセルが形成される第２メモリ層と、が積層される不揮発性半導体記憶装置において、
前記第１半導体層の前記第２メモリ層配置側の主面は、不純物原子を含む第１拡散源層に、第１絶縁膜を介して配置され、
前記第２半導体層の前記第１メモリ層配置側の主面は、前記不純物原子を含む第２拡散源層に、第２絶縁膜を介して配置されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２絶縁膜の厚さは、前記第１絶縁膜の厚さに比して薄いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２拡散源層の前記不純物濃度は、前記第１拡散源層の前記不純物濃度に比して高いことを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１メモリ層は、シート状の前記第１半導体層の前記第２メモリ層配置側の主面上に、第１トンネル絶縁膜を介して前記第１半導体層の長手方向に所定の間隔で設けられる第１電荷蓄積層を有し、
前記第２メモリ層は、シート状の前記第２半導体層の前記第１メモリ層配置側の主面上に、第２トンネル絶縁膜を介して前記第１電荷蓄積層の形成位置に対応して設けられる第２電荷蓄積層を有し、
前記第１電荷蓄積層と前記第２電荷蓄積層とは、層間絶縁膜を介して設けられ、
前記第１電荷蓄積層、前記層間絶縁膜および前記第２電荷蓄積層の積層体の前記長手方向の両側にゲート間絶縁膜を介して制御ゲートが設けられることを特徴とする請求項２から４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
不純物原子を含む第１拡散源層と、第１絶縁膜と、を基板上に順に形成する工程と、
前記第１絶縁膜上に活性領域となる第１半導体層を形成する工程と、
前記第１半導体層上に第１トンネル絶縁膜と第１電荷蓄積層を順に形成する工程と、
前記第１電荷蓄積層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第２電荷蓄積層を形成する工程と、
前記第２電荷蓄積層から前記第１トンネル絶縁膜に至る溝を所定の方向に所定の間隔で形成する工程と、
前記溝の内面をコンフォーマルに被覆するようにゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜で被覆された前記溝内に制御ゲートを埋め込む工程と、
前記第２電荷蓄積層と制御ゲートの上面に第２トンネル絶縁膜を形成する工程と、
前記第２トンネル絶縁膜上に活性領域となる第２半導体層を形成する工程と、
前記第２半導体層上に第２絶縁膜と、前記不純物原子を含む第２拡散源層を順に形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタは、活性領域上にトンネル絶縁膜を介して電荷蓄積層とゲート間絶縁膜と制御ゲート電極とが積層されたスタックゲート構造を有している。近年では、ビット密度向上によるコストダウンのために急激な素子サイズの微細化が進んだ結果、セルサイズは物理限界に達しかけている。そのため、さらに高いビット密度を達成する手段としてメモリセルを３次元的に積層した積層型のＮＡＮＤ型フラッシュメモリ装置が注目されている。
【０００３】
積層型のＮＡＮＤ型フラッシュメモリ装置において、所定の導電型の不純物を含む絶縁膜を、半導体膜と層間絶縁膜との積層体がフィン状に加工された積層体間に埋め込み、熱処理を行って、不純物をフィン状の積層体の半導体膜に固相拡散させる方法が提案されている。
【０００４】
しかしながら、積層型のＮＡＮＤ型フラッシュメモリ装置の製造方法では、不純物の拡散はそれ以降に行われる熱工程でも進行してしまい、所望の濃度の不純物を所望の領域に拡散させるように制御する技術は提案されていなかった。また、積層型のＮＡＮＤ型フラッシュメモリ装置には、ある単位の構造（たとえばメモリセルアレイ層）を高さ方向に繰り返し積層させた構造のものがある。このような場合には、１層目の半導体膜に上記の方法で固相拡散させた後に、２層目以降の半導体膜にも上記の方法で固相拡散させるが、このように異なるタイミングで不純物を含む絶縁膜の形成が行われる場合に、それ以降の熱工程で各半導体膜へ拡散される不純物の濃度の制御方法についても、従来では提案されていなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１１４２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態は、所望の濃度の不純物を所望の領域に制御よく拡散させることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、活性領域となる第１半導体層上にメモリセルが形成される第１メモリ層と、活性領域となる第２半導体層上にメモリセルが形成される第２メモリ層と、が積層される不揮発性半導体記憶装置が提供される。前記第１半導体層の前記第２メモリ層配置側の主面は、不純物原子を含む第１拡散源層に、第１絶縁膜を介して設けられる。また、前記第２半導体層の前記第１メモリ層配置側の主面は、前記不純物原子を含む第２拡散源層に、第２絶縁膜を介して配置される。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態で使用される不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、図１の活性領域の延在方向に沿った断面図である。
【図３】図３は、活性領域の延在方向に垂直な方向の断面図である。
【図４】図４は、不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図５】図５は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図６−１】図６−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】図６−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】図６−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】図６−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】図６−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】図６−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】図６−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図６−９】図６−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図６−１０】図６−１０は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図６−１１】図６−１１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図６−１２】図６−１２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１２）。
【図６−１３】図６−１３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１３）。
【図７】図７は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図８】図８は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下では、実施形態に使用される不揮発性半導体記憶装置の構造について説明した後、各実施形態について説明する。
【００１０】
図１は、実施形態で使用される不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図であり、図２は、図１の活性領域の延在方向に沿った断面図である。また、図３は、活性領域の延在方向に垂直な方向の断面図であり、（ａ）は図２のＡ−Ａ断面図であり、（ｂ）は図２のＢ−Ｂ断面図であり、（ｃ）は図２のＣ−Ｃ断面図である。なお、以下では、活性領域の延在方向をＸ方向とし、高さ方向をＺ方向とし、Ｘ方向とＺ方向に垂直な方向をＹ方向とする。
【００１１】
不揮発性半導体記憶装置は、ベースとなる絶縁膜３０上に、Ｘ方向に延在し、チャネルを形成し、ボディとなるシート状の半導体層１１，２１が上下に配置され、その間にトンネル絶縁膜１２を介して半導体層１１の上面に配置される電荷蓄積層１３と、トンネル絶縁膜２２を介して半導体層２１の下面に配置される電荷蓄積層２３とが層間絶縁膜３１を介して上下に積層されている。これら半導体層１１，２１、トンネル絶縁膜１２，２２および電荷蓄積層１３，２３は、図３（ａ）に示されるように、Ｘ方向に延在する埋込絶縁膜１５，２５を介してＹ方向に互いに絶縁分離されている。
【００１２】
電荷蓄積層１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１のＸ方向に所定の間隔で複数形成されている。各電荷蓄積層１３，２３の積層構造体のＸ方向の両側には、ゲート間絶縁膜３２を介してＹ方向に延在する制御ゲート３３が形成されている。制御ゲート３３は、上下の電荷蓄積層１３，２３に側面からカップリングするように、これら電荷蓄積層１３，２３に共通に設けられている。制御ゲート３３とトンネル絶縁膜２２との間には、マスク膜３３ｍが設けられている。そして、下側の半導体層１１、トンネル絶縁膜１２、電荷蓄積層１３、ゲート間絶縁膜３２および電荷蓄積層１３のＸ方向両側に設けられる一対の制御ゲート３３が、下側のメモリセルＭＣ１の構成に含まれる。また、上側の半導体層２１、トンネル絶縁膜２２、電荷蓄積層２３、ゲート間絶縁膜３２および電荷蓄積層２３のＸ方向両側に設けられる一対の制御ゲート３３が、上側のメモリセルＭＣ２の構成に含まれる。
【００１３】
Ｘ方向に配列される電荷蓄積層１３，２３の積層構造体の列の両端の制御ゲート３３に隣接する位置には、ダミーのメモリセルＤＭ１，ＤＭ２を介して選択ゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２を形成する選択ゲート１６，２６が配置されている。選択ゲート１６は、半導体層１１の上面上にトンネル絶縁膜１２を介して配置され、選択ゲート２６は、半導体層２１の下面上にトンネル絶縁膜２２を介して配置される。そして、選択ゲート１６，２６は、層間絶縁膜３１を介して上下に積層されている。選択ゲート１６にはＹ方向に隣接する選択ゲート１６間に配置される埋込絶縁膜１５を貫通するようにＹ方向に延在する選択ゲート線１７が埋め込まれ、選択ゲート２６にはＹ方向に隣接する選択ゲート線１７間に配置される埋込絶縁膜２５を貫通するようにＹ方向に延在する選択ゲート線２７とマスク膜２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁膜３４を介して互いに絶縁分離されている。
【００１４】
以上のように、Ｘ方向に延在するシート状の半導体層１１の上面上に、直列に接続された所定の数のメモリセルＭＣ１を含むＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳのＸ方向の両端にダミーのメモリセルＤＭ１を介して配置される一対の選択ゲートトランジスタＳＴ１１，ＳＴ１２と、を有するＮＡＮＤセルユニットＮＵ１１，ＮＵ１２，・・・が形成される。そして、これらのＮＡＮＤセルユニットＮＵ１１，ＮＵ１２，・・・がＹ方向に埋込絶縁膜１５を介して所定の間隔で複数配置されることによって、下側のメモリセルアレイ層ＣＡ１１が形成される。
【００１５】
同様に、Ｘ方向に延在するシート状の半導体層２１の下面上に、直列に接続された所定の数のメモリセルＭＣ２を含むＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳのＸ方向の両端にダミーのメモリセルＤＭ２を介して配置される一対の選択ゲートトランジスタＳＴ２１，ＳＴ２２と、を有するＮＡＮＤセルユニットＮＵ２１，ＮＵ２２，・・・が形成される。そして、このＮＡＮＤセルユニットＮＵ２１，ＮＵ２２，・・・がＹ方向に埋込絶縁膜２５を介して所定の間隔で複数配置されることによって、上側のメモリセルアレイ層ＣＡ２１が形成される。
【００１６】
そして、上下に層間絶縁膜３１を介して配置されるメモリセルＭＣ間で制御ゲート３３は共有され、また、Ｙ方向に埋込絶縁膜１５，２５を介して隣接して配置されるメモリセルＭＣ間でも制御ゲート３３は共有される。
【００１７】
層間絶縁膜３１，３４を介して上下に積層されるＮＡＮＤセルユニットＮＵ１１，ＮＵ２１の半導体層１１，２１のＸ方向の一方の端部には、これらに共通の上下に延在し、図示しないビット線に接続されるビット線コンタクト３５が形成されている。また、同じくＮＡＮＤセルユニットＮＵ１１，ＮＵ２１の半導体層１１，２１のＸ方向の他方の端部には、これらに共通の上下に延在し、図示しないソース線に接続されるソース線コンタクト３６が形成されている。なお、ビット線コンタクト３５とソース線コンタクト３６とは、層間絶縁膜３１，３４を介して上下に配置される他のＮＡＮＤセルユニットの組にも同じように設けられている。さらに、制御ゲート３３と選択ゲート線１７，２７は、メモリセルアレイ層ＣＡ１１，ＣＡ１２が形成される領域からＹ方向に延在して形成され、その一方の端部には、それぞれワード線コンタクト３７と選択ゲート線コンタクト３８とが接続されている。ここでは、上側の選択ゲート線２７と下側の選択ゲート線１７とは層間絶縁膜３４を介して上下に積層された構造を有しているので、下側の選択ゲート線１７が露出するように階段状の構造となっている。
【００１８】
そして、このような層間絶縁膜３１を介して積層される上下のメモリセルアレイ層ＣＡ１１，ＣＡ１２の組み合わせを、以下では、メモリセルアレイ群ＣＡＧと呼ぶことにする。
【００１９】
ここで、半導体層１１，２１の材料は、たとえばＳｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、半導体膜１１，２１は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２０】
トンネル絶縁膜１２，２２として、シリコン酸化膜などを用いることができ、電荷蓄積層１３，２３として、ＰまたはＢ等の不純物をドープしたアモルファスシリコン膜や多結晶シリコン膜、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜（ＯＮＯ膜）、Ａｌ2Ｏ3やＨｆＯなどのＨｉｇｈ−ｋ膜、シリコン窒化膜などを用いることができる。また、ゲート間絶縁膜３２として、シリコン酸化膜などを用いることができ、制御ゲート３３と選択ゲート１６，２６と選択ゲート線１７，２７として、Ｗ，ＴａＮ，ＷＮ，ＴｉＡｌＮ，ＴｉＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕなどの金属膜やＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜、またはこれらの積層膜などを用いることができる。
【００２１】
このような構成の不揮発性半導体記憶装置では、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の電荷蓄積層１３，２３は、両側の制御ゲート３３（ワード線）とのカップリングによって同時に駆動され、共通のビット線と接続される。これに対し、選択ゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、上下のビット線に対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００２２】
図４は、不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図では、図２に示される活性領域の延在方向に沿った位置での断面を示している。この不揮発性半導体記憶装置は、図１〜図３で説明したメモリセルアレイ群ＣＡＧをＺ方向に、層間絶縁膜５１，５２を介して３層積層させた構造を有する。すなわち、メモリセルアレイ層ＣＡ１１，ＣＡ１２を含むメモリセルアレイ群ＣＡＧ１上に、層間絶縁膜５１を介してメモリセルアレイ層ＣＡ２１，ＣＡ２２を含むメモリセルアレイ群ＣＡＧ２が形成され、メモリセルアレイ群ＣＡＧ２上に、層間絶縁膜５２を介してメモリセルアレイ層ＣＡ３１，ＣＡ３２を含むメモリセルアレイ群ＣＡＧ３が形成されている。ただし、この例では、上のメモリセルアレイ群ほどビット線コンタクトとソース線コンタクトの形成位置が内側に位置するように配置される。なお、この例では、メモリセルアレイ群ＣＡＧを３層積層させている場合を例示しているが、積層数はこれに限定されるものではない。
【００２３】
このように、メモリセルアレイ群ＣＡＧ１〜ＣＡＧ３を複数積層させることで、不揮発性半導体記憶装置の記憶密度を高めることが可能になる。なお、図４では、最下層のメモリセルアレイ層ＣＡ１１のチャネル（ボディ）にポリシリコンを含む半導体層を用いてＳＯＩ構造とすることによって、シリコン基板などの半導体基板にＳＴＩ（Shallow  Trench  Isolation）を形成する必要が無く、より積層化に向いたセル構造としているが、最下層のメモリセルアレイ層ＣＡ１１のチャネルとなる半導体層を、半導体基板とすることも可能である。
【００２４】
（第１の実施形態）
図５は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この不揮発性半導体記憶装置は、図４の不揮発性半導体記憶装置において、絶縁膜３０と、メモリセルアレイ群ＣＡＧ１〜ＣＡＧ３間に設けられる層間絶縁膜５１，５２と、が積層構造となっている。具体的には、各メモリセルアレイ群ＣＡＧ１〜ＣＡＧ３を構成する活性領域となる半導体層に接する層間絶縁膜は、半導体層に拡散させる所定の導電型の不純物を含む絶縁膜を用いた拡散源層（不純物含有絶縁層）と、拡散源層と半導体層との間に設けられる絶縁膜と、の積層膜によって構成される。絶縁膜は、不純物を含まないことが望ましいが、拡散源層に比して不純物濃度が低ければよい。
【００２５】
たとえば、メモリセルアレイ群ＣＡＧ１のメモリセルアレイ層ＣＡ１１の半導体層１１の下部に設けられる層間絶縁膜は、不純物を含む拡散源層１０１と、拡散源層１０１と半導体層１１の間に設けられる絶縁膜１０２と、の積層膜によって構成される。また、メモリセルアレイ群ＣＡＧ１，ＣＡＧ２の間では、メモリセルアレイ層ＣＡ１２の半導体層２１上に、絶縁膜１１１、拡散源層１１２および絶縁膜１１３が順に積層された構造の層間絶縁膜が設けられ、絶縁膜１１３上にメモリセルアレイ層ＣＡ２１の半導体層２０１が形成される。さらに、メモリセルアレイ群ＣＡＧ２，ＣＡＧ３の間では、メモリセルアレイ層ＣＡ２２の半導体層２０２上に、絶縁膜１２１、拡散源層１２２および絶縁膜１２３が順に積層された構造の層間絶縁膜が設けられ、絶縁膜１２３上にメモリセルアレイ層ＣＡ３１の半導体層２０３が形成される。
【００２６】
拡散源層１０１，１１２，１２２に含まれる所定の導電型の不純物の濃度と、各絶縁膜１０２，１１１，１１３，１２１，１２３の厚さは、後述するように不揮発性半導体記憶装置の製造工程で加えられる熱によって、各絶縁膜１０２，１１１，１１３，１２１，１２３を介して接する各半導体層１１，２１，２０１，２０２，２０３に所望の濃度の不純物が拡散されるように、適宜調整される。一般的に、下層のメモリセルアレイ層ＣＡに比して、上層のメモリセルアレイ層ＣＡほど、熱を受ける時間が少ないので、拡散源層から不純物が拡散する距離が短くなる。逆に、下層のメモリセルアレイ層ＣＡほど、熱を受ける時間が多くなるので、拡散源層から不純物が拡散する距離が長くなる。そのため、上層に行くほど、絶縁膜の厚さを薄くしたり、拡散源層に含まれる不純物濃度を高くしたりすることによって、下層の拡散源層から不純物の半導体層への拡散を抑え、上層の拡散源層から不純物の半導体層への拡散を促進するようにすることが望ましい。また、絶縁膜１０２，１１１，１１３，１２１，１２３は、拡散源層１０１，１１２，１２２から半導体層１１，２１，２０１，２０２，２０３への不純物原子の拡散を制御する機能を有する。
【００２７】
ここで、拡散源層１０１，１１２，１２２としてＢＳＧ（Boron  doped  Silicate  Glass）やＢＰＳＧ（Boron  Phosphorus  doped  Silicate  Glass）、ＰＳＧ（Phosphorus  doped  Silicate  Glass）などの絶縁材料を用いることができる。また、絶縁膜１０２，１１１，１１３，１２１，１２３として、シリコン酸化膜などの酸化膜やシリコン窒化膜などの窒化膜などを用いることができる。酸化膜の場合には、１ｎｍオーダで厚さを制御することで、不純物を拡散させる深さと、深さ方向の不純物の濃度と、を制御することができる。また、窒化膜の場合には、絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを薄くして拡散源層１０１，１１２，１２２中の不純物を半導体層１１，２１，２０１，２０２，２０３に拡散させる場合に使用することができる。
【００２８】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図６−１〜図６−１３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【００２９】
まず、図６−１に示されるように、シリコン基板などの図示しない半導体基板上に不揮発性半導体記憶装置を駆動する図示しない周辺回路を形成する。ついで、周辺回路を形成した半導体基板上に、たとえばＢＳＧやＢＰＳＧ，ＰＳＧなどを用いた拡散源層１０１と、たとえばＳｉＯ2を用いた絶縁膜１０２と、を順に形成し、その上にチャネルとなるポリシリコンを用いた半導体層１１、ＳｉＯ2を用いたトンネル絶縁膜１２、ポリシリコンを用いた電荷蓄積層形成層１３Ａを順次積層する。トンネル絶縁膜１２は、ポリシリコンを用いた半導体層１１上に形成されるため、熱酸化膜ではなく、ＣＶＤ（Chemical  Vapor  Deposition）法やＡＬＤ（Atomic  Layer  Deposition）法を用いて形成することができる。なお、この例では半導体層１１は、成膜によって形成しているが、半導体基板をそのまま利用してもよい。
【００３０】
ついで、リソグラフィ技術とＲＩＥ（Reactive  Ion  Etching）法などのエッチング技術とを用いて、半導体層１１にＡＡ（活性領域）パターンを形成するためのＸ方向に延在する図示しないトレンチをＹ方向に所定の間隔で、拡散源層１０１から電荷蓄積層形成層１３Ａまでの積層体に形成する。これによって、ラインアンドスペース状の電荷蓄積層形成層１３Ａ、トンネル絶縁膜１２、半導体層１１、絶縁膜１０２および拡散源層１０１からなる積層体が形成される。
【００３１】
ついで、ＡＡパターン加工により形成されたトレンチを、ＳｉＯ2を用いた図示しない埋込絶縁膜で埋め、電荷蓄積層形成層１３Ａを形成するポリシリコンをストッパとしてＣＭＰ（Chemical  Mechanical  Polishing）法による平坦化を行い、さらにエッチバックによって埋込絶縁膜の上面を後退させる。
【００３２】
その後、埋込絶縁膜および電荷蓄積層形成層１３Ａの上に上層と下層のメモリセルアレイ層を分離する層間絶縁膜３１を形成し、その上にポリシリコンを用いた電荷蓄積層形成層２３Ａを形成する。続いて、電荷蓄積層形成層２３Ａの上に、材質の異なるマスク膜４３，４４を形成する。マスク膜４３としてたとえばＳｉＮを用いることができ、マスク膜４４としてたとえばＳｉＯ2を用いることができる。
【００３３】
その後、リソグラフィ技術とエッチング技術とを用いて、メモリセルを形成する領域では制御ゲートの形成位置が開口するようにパターン４３ａ，４４ａを形成し、選択ゲートを形成する領域では、選択ゲートの形成位置が覆われるようにパターン４３ｂ，４４ｂを形成する。なお、パターン４３ａ，４３ｂ，４４ａ，４４ｂは、Ｙ方向に延在する形状を有する。
【００３４】
ついで、図６−２に示されるように、マスク膜４３，４４をマスクとして用いたＲＩＥ法によって、電荷蓄積層形成層２３Ａから電荷蓄積層形成層１３Ａまでの積層体をトンネル絶縁膜１２の上まで選択的にエッチングし、制御ゲート形成用溝５５を形成する。これにより、電荷蓄積層形成層１３Ａは、メモリセルの形成領域では電荷蓄積層１３となり、選択ゲートの形成領域では選択ゲート形成層１６Ａとなる。また、電荷蓄積層形成層２３Ａは、メモリセルの形成領域では電荷蓄積層形成層２３Ｂとなり、選択ゲートの形成領域では選択ゲート形成層２６Ａとなる。このエッチングは、下層のトンネル絶縁膜１２と高い選択比を有する条件でエッチングを行い、下層の半導体層１１がエッチングされないようにすることが望ましい。
【００３５】
続いて、図６−３に示されるように、制御ゲート形成用溝５５を形成した積層体上にＳｉＯ2を用いたゲート間絶縁膜３２をコンフォーマルに成膜したのち、制御ゲート形成用溝５５内に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコンまたはメタル（Ｗなど）を用いることができる。また、制御ゲート形成層３３Ａは、残されたマスク膜４３の上面よりも高くなるように形成する。
【００３６】
ついで、図６−４に示されるように、ＲＩＥ法を用いて制御ゲート形成層３３Ａに対しエッチバックを行うことで、制御ゲート３３を形成する。ここでは、制御ゲート３３の上面が電荷蓄積層形成層２３Ｂの上面よりも若干低くなるようにエッチバックを行う。
【００３７】
その後、図６−５に示されるように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク膜３３ｍと絶縁膜３９とをエッチバックした領域に埋め込み、マスク膜４３をストッパとしてＣＭＰ法を用いて上面を平坦化する。さらに、図６−６に示されるように、選択ゲート形成層１６Ａ，２６ＡにＥＩ（Etching  Inter  Poly）溝に相当する選択ゲート形成層２６Ｂ、層間絶縁膜３１および選択ゲート形成層１６Ａに至る選択ゲート線形成用溝１７ＡをＲＩＥ法などのエッチング技術によって加工する。これによって、選択ゲート形成層１６Ａは、選択ゲート１６となる。このとき、図示しないロウデコーダ部のトランジスタを形成する加工を同時に行ってもよい。
【００３８】
ついで、図６−７に示されるように、選択ゲート線形成用溝１７Ａに選択ゲート線１７を埋め込むように形成した後、ＲＩＥ法などの方法によって、選択ゲート線１７の上面が層間絶縁膜３１の上面よりも高くならないようにエッチバックする。続いて、選択ゲート線形成用溝１７Ａに層間絶縁膜３４を埋め込むように形成した後、ＲＩＥ法などの方法によってエッチバックする。たとえば、層間絶縁膜３４の厚さが層間絶縁膜３１の厚さとほぼ同じとなるように、エッチバックすることができる。さらに、選択ゲート線形成用溝１７Ａに選択ゲート線２７を埋め込み、選択ゲート形成層２６Ａ上面とほぼ同じ高さとなるようにＲＩＥ法などの方法でエッチバックする。このとき、選択ゲート線１７，２７としては、制御ゲート３３と同様、ポリシリコンまたはメタル（Ｗなど）を用いることができる。そして、選択ゲート線形成用溝１７Ａ内の選択ゲート線２７の上のエッチバックされた部分には、マスク膜２７ｍおよびキャップ絶縁膜３９Ａが埋め込まれ、その上面はマスク膜４３をストッパとするＣＭＰ法によって平坦化される。
【００３９】
その後、図６−８に示されるように、電荷蓄積層形成層２３Ｂまたは制御ゲート３３をストッパとしてＣＭＰ法による平坦化を実施し、その上にＳｉＯ2を用いたトンネル絶縁膜２２Ａ、チャネルとなるポリシリコンを用いた半導体層２１Ａを順次成膜する。
【００４０】
その後、図６−９に示されるように、半導体層２１Ａ上に、ＳｉＯ2を用いた絶縁膜１１１と、所定の濃度のＢを含むＢＳＧやＢＰＳＧ、または所定の濃度のＰを含むＰＳＧやＢＰＳＧなどを用いた拡散源層１１２と、ＳｉＯ2を用いた絶縁膜１１３と、を順にＣＶＤ法などの成膜法によって積層させる。
【００４１】
なお、ここでは、絶縁膜１１１、不純物を所定の濃度で含む拡散源層１１２および絶縁膜１１３を順に積層させる場合を示しているが、不純物を含まない絶縁膜（たとえば、ＳｉＯ2膜）を、たとえば図６−９の絶縁膜１１１、拡散源層１１２および絶縁膜１１３を積層させた厚さと同じ厚さで形成し、この絶縁膜の厚さ方向の中心付近にイオン注入によって所定の濃度の不純物原子を導入するようにしてもよい。
【００４２】
その後、メモリセル列と、このメモリセル列のＸ方向両端に配置される選択ゲートトランジスタからなるＮＡＮＤセルユニットのＸ方向両端に貫通孔を形成し、コンタクトを形成する。コンタクトの材料としては、一般的なポリシリコンやメタル（Ｗなど）を用いることができる。これによって、２層のメモリセルアレイ層ＣＡ１１，ＣＡ１２を有するメモリセルアレイ群ＣＡＧ１が形成される。
【００４３】
ついで、図６−１０に示されるように、絶縁膜１１３上にメモリセルアレイ層ＣＡ２１，ＣＡ２２を有する２層目のメモリセルアレイ群ＣＡＧ２を形成する。ここでは、チャネルとなるポリシリコンを用いた半導体層２０１、ＳｉＯ2を用いたトンネル絶縁膜２１２、ポリシリコンを用いた電荷蓄積層形成層２１３Ａを順次積層する。その後、リソグラフィ技術とＲＩＥ法などのエッチング技術とを用いて、電荷蓄積層形成層２１３Ａ、トンネル絶縁膜２１２、半導体層２０１、絶縁膜１１３、拡散源層１１２、絶縁膜１１１、半導体層２１Ａ、トンネル絶縁膜２２Ａ、電荷蓄積層形成層２３Ｂおよび選択ゲート形成層２６Ａに対して半導体層２１Ａ，２０１にＡＡパターンを形成するためのＸ方向に延在する図示しないトレンチをＹ方向に所定の間隔で形成する。これによって、電荷蓄積層形成層２３Ｂは電荷蓄積層２３となり、この電荷蓄積層２３に対して第１のトンネル絶縁膜２２および半導体層２１が自己整合的に形成される。また、選択ゲート形成層２６Ａは選択ゲート２６となる。その後、トレンチに図示しない埋込絶縁膜を埋め込む。そして、図６−１１に示されるように、メモリセルアレイ層ＣＡ２１，ＣＡ２２を有する２層目のメモリセルアレイ群ＣＡＧ２が、図６−１〜図６−１０に示した方法と同様の方法で形成される。ただし、メモリセルアレイ層ＣＡ２１の活性領域となる半導体層２０１は、絶縁膜１１３上に形成される。
【００４４】
その後、図６−１２に示されるように、メモリセルアレイ群ＣＡＧ２の上層のメモリセルアレイ層ＣＡ２２の活性領域となる半導体層２０２上に、ＳｉＯ2を用いた絶縁膜１２１、所定の濃度のＢを含むＢＳＧやＢＰＳＧ、または所定の濃度のＰを含むＰＳＧやＢＰＳＧなどを用いた拡散源層１２２、ＳｉＯ2を用いた絶縁膜１２３を順に積層させる。
【００４５】
ついで、メモリセル列と、このメモリセル列のＸ方向両端に配置される選択ゲートトランジスタからなるＮＡＮＤセルユニットのＸ方向両端に貫通孔を形成し、コンタクトを形成する。コンタクト３５〜３８の材料としては、一般的なポリシリコンやメタル（Ｗなど）を用いることができる。
【００４６】
その後、図６−１３に示されるように、絶縁膜１２３上にメモリセルアレイ層ＣＡ３１，ＣＡ３２を有する３層目のメモリセルアレイ群ＣＡＧ３を形成する。メモリセルアレイ群ＣＡＧ３の形成方法は、図６−１〜図６−１０に示した方法と同様であるので省略する。そして、３層目のメモリセルアレイ群ＣＡＧ３の上側のメモリセルアレイ層ＣＡ３２の半導体層２０４上に、図示しないがＳｉＯ2を用いた絶縁膜、所定の濃度のＢを含むＢＳＧやＢＰＳＧ、または所定の濃度のＰを含むＰＳＧやＢＰＳＧなどを用いた拡散源層を形成する。そして、メモリセル列と、このメモリセル列のＸ方向両端に配置される選択ゲートトランジスタからなるＮＡＮＤセルユニットのＸ方向両端に貫通孔を形成し、コンタクトを形成する。以上によって、不揮発性半導体記憶装置が製造される。
【００４７】
以上までの処理工程で加えられる熱によって、図６−１で形成された拡散源層１０１中の不純物原子、図６−９で形成された拡散源層１１２中の不純物原子、そして図６−１２で形成された拡散源層１２２中の不純物原子は、絶縁膜１０２，１１１，１１３，１２１，１２３を通過し半導体層１１，２１，２０１，２０２，２０３へと拡散していくが、熱工程を多く経ている拡散源層（つまり、下層の拡散源層）中の不純物原子ほど拡散する距離が長くなり、熱工程をあまり経ない拡散源層（つまり、上層の拡散源層）中の不純物原子ほど拡散する距離が短くなる。そこで、各拡散源層を形成してから不揮発性半導体記憶装置の製造工程が終了するまでの間に、各拡散源層から各半導体層へと拡散する不純物原子の量を測定によって予め求めておき、最終的な半導体層の不純物濃度が所望の値となるように、拡散源層中の不純物濃度または絶縁膜の厚さを定めることができる。
【００４８】
第１の実施形態では、層間絶縁膜を挟んで電荷蓄積層が対向するようにメモリセルアレイ層が配置された構造のメモリセルアレイ群を層間絶縁膜を介して高さ方向に複数積層させた不揮発性半導体記憶装置において、活性領域となる半導体層に導入する所定の導電型の不純物を含む拡散源層を、上記半導体層に絶縁膜を介して配置するようにした。これによって、不純物濃度が所望の濃度に制御された活性領域となる半導体層を得ることができるという効果を有する。
【００４９】
また、活性領域となる半導体層に絶縁膜を介して不純物を含む拡散源層を配置したので、不揮発性半導体記憶装置の製造工程で受ける熱によって、拡散源層中の不純物を所望の濃度で半導体層中に拡散させることができるという効果も有する。さらに、上層に形成する絶縁膜の厚さと拡散源層中の不純物濃度を制御することで、各半導体層中への不純物の拡散を制御性よく行うことができるという効果も有する。
【００５０】
また、活性領域となる半導体層にイオン注入法で不純物を導入する方法では、たとえば、図４の層間絶縁膜５１の下の半導体層２１に不純物を導入する場合には、半導体層２１内にのみ不純物を導入することは難しく、トンネル絶縁膜２２にダメージを与え、メモリセルの動作に影響を与えてしまう場合があった。しかし、上記した実施形態による方法では、トンネル絶縁膜２２にダメージを与えることなく半導体層２１に不純物を導入することができる。
【００５１】
さらに、不純物を含む半導体層を加工する際に、半導体層に不純物が周囲よりも多く導入されている領域があると、ＲＩＥ法などのエッチング時に加工条件に乱れが生じ、過剰にエッチングされてしまう。しかし、上記した実施形態による方法では、不純物を含まない半導体層を形成し、その後の熱工程で拡散源層から不純物を半導体層に拡散させるようにしたので、上記のような問題を解決することができる。
【００５２】
（第２の実施形態）
図７は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この不揮発性半導体記憶装置は、第１の実施形態の不揮発性半導体記憶装置において、各拡散源層１０１，１１２，１２２の不純物濃度を一定とし、絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを上層に行くほど薄くしている。このような構成によって、活性領域となる各半導体層１１，２１，２０１，２０２，２０３の不純物濃度を均一（一定）としている。
【００５３】
このような不揮発性半導体記憶装置の製造方法は、第１の実施形態で説明したものと同様であるのでその説明を省略する。ただし、上記したように、どの高さの拡散源層１０１，１１２，１２２の不純物濃度も同じとし、絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを下層から上層に行くにしたがって、薄くするようにしている。これは、下層のメモリセルアレイ層ほどより高温またはより長時間の熱処理を受けることになるので、下層の絶縁膜ほど厚くすることで、より高温またはより長時間の熱処理による拡散を行わせても絶縁膜を介して配置される半導体層へ必要以上に不純物が拡散しないようにするものである。つまり、上層側のメモリセルアレイ層の形成時における成膜および熱工程によって、下層ほどより高温またはより長時間の熱処理を受けるため、絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを上層ほど薄くすることで、最終的な半導体層１１，２１，２０１，２０２，２０３への不純物原子の拡散を均一とし、各半導体層１１，２１，２０１，２０２，２０３の不純物濃度を同一にすることができる。
【００５４】
各拡散源層１０１，１１２，１２２の不純物濃度と、各絶縁膜１０２，１１１，１１３，１２１，１２３の厚さは、各半導体層１１，２１，２０１，２０２，２０３の最終的な不純物濃度が所定値となるように予め実験によって求められる。
【００５５】
第２の実施形態によれば、各高さの拡散源層１０１，１１２，１２２に含まれる不純物濃度を一定とし、下層から上層に向かうにつれて絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを薄くするようにしたので、各拡散源層１０１，１１２，１２２の形成後に受ける熱工程によって半導体層１１，２１，２０１，２０２，２０３へと拡散する不純物の量をほぼ同じとすることができ、最終的に均一な濃度を有する不揮発性半導体記憶装置を得ることができるという効果を有する。
【００５６】
（第３の実施形態）
図８は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この不揮発性半導体記憶装置は、第１の実施形態の不揮発性半導体記憶装置において、各絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを一定とし、拡散源層１０１，１１２，１２２の不純物濃度を上層に行くほど高くしている。このような構成によって、活性領域となる各半導体層１１，２１，２０１，２０２，２０３の不純物濃度を均一（一定）としている。
【００５７】
このような不揮発性半導体記憶装置の製造方法は、第１の実施形態で説明したものと同様であるのでその説明を省略する。ただし、上記したように、どの高さの絶縁膜１０２，１１１，１１３，１２１，１２３の厚さも同じとし、拡散源層１０１，１１２，１２２中の不純物濃度を下層から上層に行くにしたがって、高くするようにしている。これは、下層のメモリセルアレイ層ほどより高温またはより長時間の熱処理を受けることになるので、下層の拡散源層ほど不純物濃度を低くすることで、より高温またはより長時間の熱処理による拡散を行わせても絶縁膜を介して配置される半導体層へ必要以上に不純物が拡散しないようにするものである。つまり、上層側のメモリセルアレイ層の形成時における成膜および熱工程によって、下層ほどより高温またはより長時間の熱処理を受けるため、拡散源層１０１，１１２，１２２中の不純物濃度を上層に行くほど高くすることで、最終的な半導体層１１，２１，２０１，２０２，２０３への不純物原子の拡散を均一とし、各半導体層１１，２１，２０１，２０２，２０３の不純物濃度を同一にすることができる。
【００５８】
各拡散源層１０１，１１２，１２２の不純物濃度と、各絶縁膜１０２，１１１，１１３，１２１，１２３の厚さは、各半導体層１１，２１，２０１，２０２，２０３の最終的な不純物濃度が所定値となるように予め実験によって求められる。
【００５９】
第３の実施形態によれば、各高さの絶縁膜１０２，１１１，１１３，１２１，１２３の厚さを一定とし、下層から上層に向かうにつれて拡散源層１０１，１１２，１２２に含まれる不純物濃度を高くするようにしたので、各拡散源層１０１，１１２，１２２で受ける熱工程によって半導体層１１，２１，２０１，２０２，２０３へと拡散する不純物の量をほぼ同じとすることができ、最終的に均一な濃度を有する不揮発性半導体記憶装置を得ることができるという効果を有する。
【００６０】
また、上記した例では、図１〜図３に示されるメモリセルアレイ群ＣＡＧが絶縁膜、拡散源層および絶縁膜が積層された層間絶縁膜を介して複数積層される構造の不揮発性半導体記憶装置について説明した。しかし、たとえば、メモリセルアレイ層ＣＡ１１の上に、電荷蓄積層１３を対向させずにメモリセルアレイ層ＣＡ１２を上記層間絶縁膜を介して配置させるような構造の不揮発性半導体記憶装置に対しても、上記した実施形態を適用することができる。つまり、メモリセルアレイ層ＣＡ１１を絶縁膜、拡散源層および絶縁膜が積層された層間絶縁膜を介して複数積層される構造の不揮発性半導体記憶装置の活性領域となる半導体層に不純物を拡散させる場合にも上記した実施形態を適用することができる。また、上記した例では、半導体層上にトンネル絶縁膜を介して電荷蓄積層が配置され、電荷蓄積層の両側にゲート間絶縁膜を介して制御ゲートが配置される構造のメモリセルを有する不揮発性半導体記憶装置について説明したが、活性領域となる半導体層上にメモリセルが形成された構造を単位とし、この単位を高さ方向に複数積層させて形成される不揮発性半導体記憶装置に対しても、上記した実施形態を適用することができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１１，２１，２１Ａ，２０１，２０２，２０３，２０４…半導体層、１２，２２，２２Ａ…トンネル絶縁膜、１３，２３…電荷蓄積層、１３Ａ…電荷蓄積層形成層、１５，２５…埋込絶縁膜、１６，２６…選択ゲート、１６Ａ，２６Ａ，２６Ｂ…選択ゲート形成層、１７，２７…選択ゲート線、１７Ａ…選択ゲート線形成用溝、２３Ａ，２３Ｂ…電荷蓄積層形成層、３１，３４…層間絶縁膜、３２…ゲート間絶縁膜、３３…制御ゲート、３３Ａ…制御ゲート形成層、５５…制御ゲート形成用溝、１０１，１１２，１２２…拡散源層、１０２，１１１，１１３，１２１，１２３…絶縁膜、ＣＡ，ＣＡ１１，ＣＡ１２，ＣＡ２１，ＣＡ２２，ＣＡ３１，ＣＡ３２…メモリセルアレイ層、ＣＡＧ，ＣＡＧ１〜ＣＡＧ３…メモリセルアレイ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図６−９】
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【図６−１０】
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【図６−１１】
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【図６−１２】
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【図６−１３】
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【図７】
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【図８】
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