(57)【要約】【課題】ドライバ回路の安全性を向上できるプリドライバ回路を提供する。【解決手段】一実施形態によれば、プリドライバ回路は、電源に一端が接続され、制御端子と前記一端との間に第１の抵抗が接続されたパワートランジスタを駆動する。プリドライバ回路は、第１及び第２のＭＯＳトランジスタと、機能回路と、順方向電流検出部と、を備える。前記第１のＭＯＳトランジスタは、前記電源に接続される電源端子に一端が接続され、前記制御端子に他端が接続され、ボディダイオードを有する。前記第２のＭＯＳトランジスタは、グランドに接続されるグランド端子にソースが接続され、前記第１のＭＯＳトランジスタの他端にドレインが接続される。前記機能回路は、前記電源から前記電源端子を介して動作電流を引き込む。前記順方向電流検出部は、前記ボディダイオードに順方向電流が流れたことを検出した時、前記動作電流が減少するように前記機能回路を制御する。【選択図】図１
2013201660.tif 000002
【特許請求の範囲】
【請求項１】
電源に一端が接続され、制御端子と前記一端との間に第１の抵抗が接続され、前記一端から他端に電流を流すパワートランジスタを、供給された入力信号に応じて駆動するプリドライバ回路であって、
前記電源に接続される電源端子と、
グランドに接続されるグランド端子と、
前記電源端子に一端が接続され、前記パワートランジスタの前記制御端子に他端が接続され、前記入力信号に応じてゲートの電圧が制御され、前記一端及び他端間にボディダイオードを有する第１のＭＯＳトランジスタと、
前記グランド端子にソースが接続され、前記第１のＭＯＳトランジスタの他端にドレインが接続され、前記第１のＭＯＳトランジスタに対して相補的にオンするように前記入力信号に応じてゲートの電圧が制御される第２のＭＯＳトランジスタと、
予め定められた機能を有し、前記電源から前記電源端子を介して動作電流を引き込む機能回路と、
前記第１のＭＯＳトランジスタの前記ボディダイオードに順方向電流が流れたことを検出した時、前記動作電流が流れないように前記機能回路を制御する順方向電流検出部と、を備え、
前記第１のＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
前記機能回路は、
前記第１のＭＯＳトランジスタのソースとゲートとの間に接続された第２の抵抗と、
前記第１のＭＯＳトランジスタのゲートと前記グランド端子との間に接続され、前記入力信号に応じて前記動作電流を流すか否か制御される電流源回路と、を有し、
前記順方向電流検出部は、
前記第１のＭＯＳトランジスタの他端にエミッタが接続され、前記第１のＭＯＳトランジスタの一端にベースが接続されたＰＮＰトランジスタと、
前記ＰＮＰトランジスタのコレクタ電流に応じて前記機能回路を制御する制御部と、を有する
ことを特徴とするプリドライバ回路。
【請求項２】
電源に一端が接続され、制御端子と前記一端との間に第１の抵抗が接続され、前記一端から他端に電流を流すパワートランジスタを、供給された入力信号に応じて駆動するプリドライバ回路であって、
前記電源に接続される電源端子と、
グランドに接続されるグランド端子と、
前記電源端子に一端が接続され、前記パワートランジスタの前記制御端子に他端が接続され、前記入力信号に応じてゲートの電圧が制御され、前記一端及び他端間にボディダイオードを有する第１のＭＯＳトランジスタと、
前記グランド端子にソースが接続され、前記第１のＭＯＳトランジスタの他端にドレインが接続され、前記第１のＭＯＳトランジスタに対して相補的にオンするように前記入力信号に応じてゲートの電圧が制御される第２のＭＯＳトランジスタと、
予め定められた機能を有し、前記電源から前記電源端子を介して動作電流を引き込む機能回路と、
前記第１のＭＯＳトランジスタの前記ボディダイオードに順方向電流が流れたことを検出した時、前記動作電流が減少するように前記機能回路を制御する順方向電流検出部と、を備える
ことを特徴とするプリドライバ回路。
【請求項３】
前記第１のＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、
前記機能回路は、
前記第１のＭＯＳトランジスタのソースとゲートとの間に接続された第２の抵抗と、
前記第１のＭＯＳトランジスタのゲートと前記グランド端子との間に接続され、前記入力信号に応じて前記動作電流を流すか否か制御される電流源回路と、を有する
ことを特徴とする請求項２に記載のプリドライバ回路。
【請求項４】
前記順方向電流検出部は、
前記第１のＭＯＳトランジスタの他端にエミッタが接続され、前記第１のＭＯＳトランジスタの一端にベースが接続されたＰＮＰトランジスタと、
前記ＰＮＰトランジスタのコレクタ電流に応じて前記機能回路を制御する制御部と、を有する
ことを特徴とする請求項２または請求項３に記載のプリドライバ回路。
【請求項５】
グランドに一端が接続され、制御端子と前記一端との間に第１の抵抗が接続され、他端から前記一端に電流を流すパワートランジスタを、供給された入力信号に応じて駆動するプリドライバ回路であって、
電源に接続される電源端子と、
前記グランドに接続されるグランド端子と、
前記電源端子に一端が接続され、前記パワートランジスタの前記制御端子に他端が接続され、前記入力信号に応じてゲートの電圧が制御される第１のＭＯＳトランジスタと、
前記グランド端子にソースが接続され、前記第１のＭＯＳトランジスタの他端にドレインが接続され、前記第１のＭＯＳトランジスタに対して相補的にオンするように前記入力信号に応じてゲートの電圧が制御され、前記ソース及びドレイン間にボディダイオードを有する第２のＭＯＳトランジスタと、
予め定められた機能を有し、前記グランド端子を介して前記グランドに動作電流を流す機能回路と、
前記第２のＭＯＳトランジスタの前記ボディダイオードに順方向電流が流れたことを検出した時、前記動作電流が減少するように前記機能回路を制御する順方向電流検出部と、を備える
ことを特徴とするプリドライバ回路。
【請求項６】
前記第２のＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
前記機能回路は、
前記第２のＭＯＳトランジスタのソースとゲートとの間に接続された第２の抵抗と、
前記第２の抵抗に接続され、前記入力信号に応じて前記第２の抵抗に前記動作電流を流すか否か制御される電流源回路と、を有する
ことを特徴とする請求項５に記載のプリドライバ回路。
【請求項７】
前記順方向電流検出部は、
前記第２のＭＯＳトランジスタのドレインにエミッタが接続され、前記第２のＭＯＳトランジスタのソースにベースが接続されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのコレクタ電流に応じて前記機能回路を制御する制御部と、を有する
ことを特徴とする請求項５または請求項６に記載のプリドライバ回路。
【請求項８】
前記順方向電流検出部は、前記順方向電流が流れたことを検出した時、前記動作電流が流れないように前記機能回路を制御する
ことを特徴とする請求項２から請求項７の何れかに記載のプリドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、プリドライバ回路に関する。
【背景技術】
【０００２】
パワートランジスタを用いてモーター等の負荷を駆動するドライバ回路が知られている。このドライバ回路の回路形式として、パワートランジスタをプリドライバ回路で駆動するものがある。このような回路形式では、高耐圧、低オン抵抗且つ低損失のパワートランジスタと、プリドライバ回路とを最適に分離することができるので、プリドライバ回路を容易に集積回路化できる利点がある。このようなドライバ回路の安全性を向上することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１９９３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ドライバ回路の安全性を向上できるプリドライバ回路を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態によれば、プリドライバ回路は、電源に一端が接続され、制御端子と前記一端との間に第１の抵抗が接続され、前記一端から他端に電流を流すパワートランジスタを、供給された入力信号に応じて駆動する。プリドライバ回路は、前記電源に接続される電源端子と、グランドに接続されるグランド端子と、第１のＭＯＳトランジスタと、第２のＭＯＳトランジスタと、機能回路と、順方向電流検出部と、を備える。前記第１のＭＯＳトランジスタは、前記電源端子に一端が接続され、前記パワートランジスタの前記制御端子に他端が接続され、前記入力信号に応じてゲートの電圧が制御され、前記一端及び他端間にボディダイオードを有する。前記第２のＭＯＳトランジスタは、前記グランド端子にソースが接続され、前記第１のＭＯＳトランジスタの他端にドレインが接続され、前記第１のＭＯＳトランジスタに対して相補的にオンするように前記入力信号に応じてゲートの電圧が制御される。前記機能回路は、予め定められた機能を有し、前記電源から前記電源端子を介して動作電流を引き込む。前記順方向電流検出部は、前記第１のＭＯＳトランジスタの前記ボディダイオードに順方向電流が流れたことを検出した時、前記動作電流が減少するように前記機能回路を制御する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るドライバ回路の回路図である。
【図２】第１の実施形態の変形例に係るドライバ回路の回路図である。
【図３】第２の実施形態に係るドライバ回路の回路図である。
【図４】第３の実施形態に係るドライバ回路の回路図である。
【図５】第４の実施形態に係るドライバ回路の回路図である。
【図６】第５の実施形態に係るドライバ回路の回路図である。
【図７】第６の実施形態に係るドライバ回路の回路図である。
【図８】第７の実施形態に係るドライバ回路の回路図である。
【図９】第８の実施形態に係るドライバ回路の回路図である。
【図１０】比較例のドライバ回路の回路図である。
【図１１】図１０のドライバ回路のハイ側に関する構成を詳細に示す回路図である。
【図１２】図１０のドライバ回路のロー側に関する構成を詳細に示す回路図である。
【発明を実施するための形態】
【０００７】
（比較例）
本発明の各実施形態についての説明に先立ち、図１０〜１２を参照して、発明者が知得する比較例のドライバ回路について説明する。
【０００８】
図１０は、比較例のドライバ回路の回路図である。図１０に示すように、ドライバ回路は、プリドライバ回路１０Ｘと、抵抗Ｒｘ１と、抵抗Ｒｘ２と、ハイ側Ｐチャンネル電界効果パワートランジスタ（パワートランジスタ）ＰｃｈＦＥＴと、ロー側Ｎチャンネル電界効果パワートランジスタ（パワートランジスタ）ＮｃｈＦＥＴと、を備える。
【０００９】
プリドライバ回路１０Ｘは、ハイ側プリドライバ回路１１ＨＸとロー側プリドライバ回路１１ＬＸを有する。ハイ側プリドライバ回路１１ＨＸは、外部からプリドライバ回路１０Ｘに供給された入力信号ＩＮに応じて、出力端子ＯＵＴＰを介したハイ側駆動信号でパワートランジスタＰｃｈＦＥＴを駆動する。ロー側プリドライバ回路１１ＬＸは、入力信号ＩＮに応じて、出力端子ＯＵＴＮを介したロー側駆動信号でパワートランジスタＮｃｈＦＥＴを駆動する。パワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴのドレインから出力される負荷駆動信号ＯＵＴにより、負荷（図示せず）が駆動される。
【００１０】
図１１は、図１０のドライバ回路のハイ側に関する構成を詳細に示す回路図である。図１１では、ロー側に関する構成（ロー側プリドライバ回路１１ＬＸ、パワートランジスタＮｃｈＦＥＴ等）の図示を省略している。
【００１１】
電流源回路Ｉ１〜Ｉ４は、それぞれ、入力信号ＩＮに応じて制御電流を流すか否か制御される。これにより、入力信号ＩＮに応じて、ＰＭＯＳトランジスタＭ１，Ｍ２とＮＭＯＳトランジスタＭ３，Ｍ４がオン又はオフに制御され、その結果、ハイ側駆動信号が制御される。
【００１２】
図１１の回路に於いてバッテリライン＋Ｂからプリドライバ回路１０Ｘの電源端子ＶＢが外れた場合、出力端子ＯＵＴＰに接続されたハイ側プリドライバ回路１１ＨＸのＰＭＯＳトランジスタＭ１のオン／オフに拘らず、電流源回路Ｉ１の制御電流が、バッテリライン＋Ｂから抵抗Ｒｘ１とＰＭＯＳトランジスタＭ１のボディダイオードＤ１と抵抗Ｒ１とを通って流れてしまう。同様に、電流源回路Ｉ２の制御電流もボディダイオードＤ１を通って流れてしまう。即ち、出力端子ＯＵＴＰからハイ側プリドライバ回路１１ＨＸ内にシンク電流が流れてしまう。このため、パワートランジスタＰｃｈＦＥＴのゲート・ソース間に接続された抵抗Ｒｘ１の両端に電圧が発生し、この電圧がスレッショルド電圧を超えるとパワートランジスタＰｃｈＦＥＴはオンしてしまう。
【００１３】
このとき、プリドライバ回路１０Ｘの出力端子ＯＵＴＮから出力されるロー側駆動信号でパワートランジスタＮｃｈＦＥＴをオンさせると、パワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴに貫通電流が流れ、これらのパワートランジスタが焼損してしまうという問題がある。
【００１４】
図１２は、図１０のドライバ回路のロー側に関する構成を詳細に示す回路図である。図１２では、ハイ側に関する構成の図示を省略している。
【００１５】
電流源回路Ｉ５〜Ｉ８は、それぞれ、入力信号ＩＮに応じて制御電流を流すか否か制御される。これにより、入力信号ＩＮに応じて、ＰＭＯＳトランジスタＭ５，Ｍ６とＮＭＯＳトランジスタＭ７，Ｍ８がオン又はオフに制御され、その結果、ロー側駆動信号が制御される。
【００１６】
図１２の回路に於いてグランドラインＧＮＤからプリドライバ回路１０Ｘのグランド端子Ｇが外れた場合、出力端子ＯＵＴＮに接続されたロー側プリドライバ回路１１ＬＸのＮＭＯＳトランジスタＭ７のオン／オフに拘らず、電流源回路Ｉ７からの制御電流が、抵抗Ｒ７とＮＭＯＳトランジスタＭ７のボディダイオードＤ７と抵抗Ｒｘ２とを通って、グランドラインＧＮＤに流れてしまう。同様に、電流源回路Ｉ８からの制御電流も、ボディダイオードＤ７を通って流れてしまう。即ち、出力端子ＯＵＴＮからロー側プリドライバ回路１１ＬＸの外にソース電流が流れてしまう。このため、パワートランジスタＮｃｈＦＥＴのゲート・ソース間に接続された抵抗Ｒｘ２の両端に電圧が発生し、この電圧がスレッショルド電圧を超えるとパワートランジスタＮｃｈＦＥＴはオンしてしまう。
【００１７】
このとき、プリドライバ回路１０Ｘの出力端子ＯＵＴＰから出力されるハイ側駆動信号でパワートランジスタＰｃｈＦＥＴをオンさせると、パワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴに貫通電流が流れ、これらのパワートランジスタが焼損してしまうという問題がある。
【００１８】
発明者は、上述した独自の知得に基づいて本発明をなすに至った。
【００１９】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００２０】
（第１の実施形態）
本実施形態は、プリドライバ回路１０のハイ側プリドライバ回路１１Ｈに関する。
【００２１】
図１は、第１の実施形態に係るドライバ回路の回路図である。図１に示すように、本実施形態では次の構成が図１０〜１２の比較例と異なっている。即ち、ハイ側プリドライバ回路１１Ｈにおいて、ＰＮＰトランジスタＱ１のエミッタがＰＭＯＳトランジスタＭ１のドレインに接続され、ベースがソースに接続され、コレクタが抵抗Ｒｍ１の一端に接続されている。抵抗Ｒｍ１に発生する電圧と、基準電圧Ｖｒｅｆ１とを、コンパレータＣｏｍｐ１が比較する。コンパレータＣｏｍｐ１の比較結果は、電流源回路Ｉ１，Ｉ２のオン／オフ制御を行うようになっている。
【００２２】
本実施形態のドライバ回路についてより詳しく説明する。
【００２３】
ドライバ回路は、プリドライバ回路１０と、抵抗（第１の抵抗）Ｒｘ１と、抵抗Ｒｘ２と、ハイ側Ｐチャンネル電界効果パワートランジスタ（パワートランジスタ）ＰｃｈＦＥＴと、ロー側Ｎチャンネル電界効果パワートランジスタ（パワートランジスタ）ＮｃｈＦＥＴと、を備える。このドライバ回路は、モーター等の負荷を駆動するために用いられる。
【００２４】
プリドライバ回路１０は、半導体集積回路（ＩＣ）として構成されており、バッテリライン＋Ｂを介して電源に接続される電源端子ＶＢと、グランドラインＧＮＤを介してグランドに接続されるグランド端子Ｇと、出力端子ＯＵＴＰ，ＯＵＴＮと、ハイ側プリドライバ回路１１Ｈと、ロー側プリドライバ回路１１ＬＸと、を備える。
【００２５】
ハイ側プリドライバ回路１１Ｈとロー側プリドライバ回路１１ＬＸは、それぞれ、電源端子ＶＢ及びグランド端子Ｇに接続されている。図１においては、ロー側プリドライバ回路１１ＬＸと電源端子ＶＢとの接続は図示を省略している。ハイ側プリドライバ回路１１Ｈは、外部からプリドライバ回路１０に供給された入力信号ＩＮに応じて、出力端子ＯＵＴＰを介したハイ側駆動信号でパワートランジスタＰｃｈＦＥＴを駆動する。ロー側プリドライバ回路１１ＬＸは、入力信号ＩＮに応じて、出力端子ＯＵＴＮを介したロー側駆動信号でパワートランジスタＮｃｈＦＥＴを駆動する。プリドライバ回路１０は、パワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴとが相補的にオンになるように、即ち同時にオンにならないように駆動する。
【００２６】
パワートランジスタＰｃｈＦＥＴは、バッテリライン＋Ｂを介して電源にソース（一端）が接続され、プリドライバ回路１０の出力端子ＯＵＴＰにゲート（制御端子）が接続され、モーター等の負荷（図示せず）にドレイン（他端）が接続される。パワートランジスタＰｃｈＦＥＴは、オンの時にソースからドレインに電流を流す。パワートランジスタＰｃｈＦＥＴのゲートとソースとの間に抵抗Ｒｘ１が接続されている。
【００２７】
パワートランジスタＮｃｈＦＥＴは、グランドラインＧＮＤを介してグランドにソース（一端）が接続され、プリドライバ回路１０の出力端子ＯＵＴＮにゲート（制御端子）が接続され、パワートランジスタＰｃｈＦＥＴのドレイン（即ち、負荷）に他端（ドレイン）が接続されている。パワートランジスタNｃｈＦＥＴは、オンの時にドレインからソースに電流を流す。パワートランジスタNｃｈＦＥＴのゲートとソースとの間に抵抗Ｒｘ２が接続されている。
【００２８】
パワートランジスタＰｃｈＦＥＴとパワートランジスタＮｃｈＦＥＴのドレインから、負荷駆動信号ＯＵＴが出力される。
【００２９】
抵抗Ｒｘ１と抵抗Ｒｘ２は、出力端子ＯＵＴＰと出力端子ＯＵＴＮのインピーダンスがハイインピーダンスになった時、パワートランジスタＰｃｈＦＥＴとパワートランジスタＮｃｈＦＥＴがオンにならないように、それらのゲートに電圧を供給する。
【００３０】
モーターを駆動する場合、プリドライバ回路１０には、モーターの回転位置に基づいた入力信号ＩＮが供給される。
【００３１】
ハイ側プリドライバ回路１１Ｈは、ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｍ１と、ＰＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｍ３と、ＮＭＯＳトランジスタＭ４と、抵抗Ｒ１〜Ｒ４と、電流源回路Ｉ１〜Ｉ４と、順方向電流検出部１２Ｈと、を備える。
【００３２】
ＰＭＯＳトランジスタＭ１は、電源端子ＶＢにソース（一端）が接続され、パワートランジスタＰｃｈＦＥＴのゲート（制御端子）に出力端子ＯＵＴＰを介してドレイン（他端）が接続され、ソース及びドレイン間にボディダイオード（寄生ダイオード）Ｄ１を有する。ボディダイオードＤ１は、ＰＭＯＳトランジスタＭ１のドレインにアノードが接続され、ＰＭＯＳトランジスタＭ１のソースにカソードが接続されている。
【００３３】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭ１のソースとゲートとの間に接続されている。電流源回路Ｉ１は、ＰＭＯＳトランジスタＭ１のゲートとグランド端子Ｇとの間に接続され、入力信号ＩＮに応じて制御電流を流すか否か制御される。
【００３４】
抵抗Ｒ１と電流源回路Ｉ１は、機能回路として動作する。機能回路は、予め定められた機能を有し、電源から電源端子ＶＢを介して動作電流（本実施形態では制御電流）を引き込む回路である。本実施形態の機能回路は、供給された入力信号ＩＮに応じてＰＭＯＳトランジスタＭ１のゲートの電圧を制御する機能を有する。
【００３５】
ＰＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１のソースにソースが接続され、ＰＭＯＳトランジスタＭ１のゲートにドレインが接続され、ソース及びドレイン間にボディダイオードＤ２を有する。
【００３６】
抵抗Ｒ２は、ＰＭＯＳトランジスタＭ２のソースとゲートとの間に接続されている。電流源回路Ｉ２は、ＰＭＯＳトランジスタＭ２のゲートとグランド端子Ｇとの間に接続され、電源から電源端子ＶＢを介して抵抗Ｒ２に制御電流を流す。電流源回路Ｉ２は、入力信号ＩＮに応じて、電流源回路Ｉ１が制御電流を流していない時に制御電流を流し、電流源回路Ｉ１が制御電流を流している時に制御電流を流さないように制御される。
【００３７】
ＮＭＯＳトランジスタＭ３は、グランド端子Ｇにソースが接続され、ＰＭＯＳトランジスタＭ１のドレインにドレインが接続され、ソース及びドレイン間にボディダイオードＤ３を有する。
【００３８】
抵抗Ｒ３は、ＮＭＯＳトランジスタＭ３のゲートに一端が接続され、ＮＭＯＳトランジスタＭ３のソースに他端が接続されている。電流源回路Ｉ３は、予め定められたバイアス電圧Ｖａが一端に供給され、抵抗Ｒ３の一端に他端が接続され、抵抗Ｒ３とグランド端子Ｇとを介してグランドに制御電流を流す。電流源回路Ｉ３は、入力信号ＩＮに応じてオン又はオフに切り替えられる。
【００３９】
このような構成により、ＮＭＯＳトランジスタＭ３は、ＰＭＯＳトランジスタＭ１に対して相補的にオンするように、入力信号ＩＮに応じてゲートの電圧が制御される。
【００４０】
ＮＭＯＳトランジスタＭ４は、ＮＭＯＳトランジスタＭ３のゲートにドレインが接続され、ＮＭＯＳトランジスタＭ３のソースにソースが接続され、ソース及びドレイン間にボディダイオードＤ４を有する。
【００４１】
抵抗Ｒ４は、ＮＭＯＳトランジスタＭ４のゲートに一端が接続され、ＮＭＯＳトランジスタＭ４のソースに他端が接続されている。
【００４２】
電流源回路Ｉ４は、バイアス電圧Ｖａが一端に供給され、抵抗Ｒ４の一端に他端が接続され、抵抗Ｒ４とグランド端子Ｇとを介してグランドに制御電流を流す。電流源回路Ｉ４は、入力信号ＩＮに応じて、電流源回路Ｉ３が制御電流を流していない時に制御電流を流し、電流源回路Ｉ３が制御電流を流している時に制御電流を流さないように制御される。
【００４３】
ＰＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ４と、抵抗Ｒ２，Ｒ４と、電流源回路Ｉ２，Ｉ４は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３を高速にオフさせるために設けられている。高速にオフさせる必要がなければ、これらを設けなくてもよい。
【００４４】
順方向電流検出部１２Ｈは、ＰＭＯＳトランジスタＭ１のボディダイオードＤ１に順方向電流が予め定められた基準電流値以上流れたことを検出した時、入力信号ＩＮに拘らず制御電流が流れないように電流源回路Ｉ１，Ｉ２を制御する。
【００４５】
この基準電流値は、上記順方向電流が基準電流値の時、抵抗Ｒｘ１の両端の電圧がパワートランジスタＰｃｈＦＥＴのスレッショルド電圧より低くなるように、設定されている。
【００４６】
順方向電流検出部１２Ｈは、ＰＮＰトランジスタＱ１と、制御部１３Ｈと、を有する。
【００４７】
ＰＮＰトランジスタＱ１は、ＰＭＯＳトランジスタＭ１のドレインにエミッタが接続され、ＰＭＯＳトランジスタＭ１のソースにベースが接続されている。
【００４８】
制御部１３Ｈは、ＰＮＰトランジスタＱ１のコレクタ電流に応じて機能回路を制御する。具体的には、制御部１３Ｈは、ＰＮＰトランジスタＱ１のコレクタから基準電流値に対応するコレクタ電流が供給された時、電流源回路Ｉ１，Ｉ２をオフに制御する。
【００４９】
制御部１３Ｈは、抵抗Ｒｍ１と、コンパレータＣｏｍｐ１と、を含む。
【００５０】
抵抗Ｒｍ１は、ＰＮＰトランジスタＱ１のコレクタに一端が接続され、予め定められたバイアス電圧Ｖｂが他端に供給される。
【００５１】
コンパレータＣｏｍｐ１は、抵抗Ｒｍ１の一端に第１入力端子が接続され、バイアス電圧Ｖｂから基準電圧Ｖｒｅｆ１だけ上昇した電圧が第２入力端子に供給され、比較結果を電流源回路Ｉ１，Ｉ２に出力する。
【００５２】
ロー側プリドライバ回路１１ＬＸは、図１２の比較例のロー側プリドライバ回路１１ＬＸと同一である。
【００５３】
次に、このドライバ回路の動作について説明する。図１に示す接続状態の通常時では、ＰＮＰトランジスタＱ１のベース・エミッタは逆バイアス状態のため、ＰＮＰトランジスタＱ１はオフしている。つまり、順方向電流検出部１２Ｈは動作せず、プリドライバ回路１０は入力信号ＩＮに応じて図１０〜１２の比較例と同様に動作する。
【００５４】
具体的には、入力信号ＩＮに応じて、電流源回路Ｉ１はオンに、電流源回路Ｉ２はオフに、電流源回路Ｉ３はオフに、電流源回路Ｉ４はオンに制御される。これにより、ＰＭＯＳトランジスタＭ１はオンに、ＰＭＯＳトランジスタＭ２はオフに、ＮＭＯＳトランジスタＭ３はオフに、ＮＭＯＳトランジスタＭ４はオンに制御される。従って、出力端子ＯＵＴＰの電圧は電源電圧になる。この時、出力端子ＯＵＴＮの電圧は電源電圧になる。よって、パワートランジスタＰｃｈＦＥＴはオフになり、パワートランジスタＮｃｈＦＥＴはオンになるため、負荷駆動信号ＯＵＴはグランド電圧になる。
【００５５】
そして、入力信号ＩＮが変化すると、電流源回路Ｉ１はオフに、電流源回路Ｉ２はオンに、電流源回路Ｉ３はオンに、電流源回路Ｉ４はオフに制御される。これにより、ＰＭＯＳトランジスタＭ１はオフに、ＰＭＯＳトランジスタＭ２はオンに、ＮＭＯＳトランジスタＭ３はオンに、ＮＭＯＳトランジスタＭ４はオフに制御される。従って、出力端子ＯＵＴＰの電圧はグランド電圧になる。この時、出力端子ＯＵＴＮの電圧はグランド電圧になる。よって、パワートランジスタＰｃｈＦＥＴはオンになり、パワートランジスタＮｃｈＦＥＴはオフになるため、負荷駆動信号ＯＵＴは電源電圧になる。
【００５６】
ここで、バッテリライン＋Ｂから電源端子ＶＢが外れると、電流源回路Ｉ１，Ｉ２によって、バッテリライン＋Ｂから抵抗Ｒｘ１と出力端子ＯＵＴＰとを介してＰＭＯＳトランジスタＭ１のボディダイオードＤ１に順方向電流が流れて、順方向電圧Ｖｆが発生する。すると、ボディダイオードＤ１とカレントミラー回路接続されたＰＮＰトランジスタＱ１は、オンしてコレクタ電流を流す。コレクタ電流は抵抗Ｒｍ１で電圧へ変換され、変換された電圧はコンパレータＣｏｍｐ１へ入力される。抵抗Ｒｍ１に発生する電圧が基準電圧Ｖｒｅｆ１を超えるとコンパレータＣｏｍｐ１の比較結果は反転し、電流源回路Ｉ１とＩ２をオフさせる。すると、ＰＭＯＳトランジスタＭ１のボディダイオードＤ１の順方向電流が流れなくなるので、出力端子ＯＵＴＰからプリドライバ回路１０内にシンク電流が流れなくなる。従って、パワートランジスタＰｃｈＦＥＴはオフを保持できるので、入力信号ＩＮに応じてパワートランジスタＮｃｈＦＥＴがオンしても貫通電流を生じない。
【００５７】
実際には、この後、ボディダイオードＤ１に流れる順方向電流（つまりシンク電流）が無くなるので、ＰＮＰトランジスタＱ１はオフする。このため、抵抗Ｒｍ１に発生する電圧も無くなり、再びコンパレータＣｏｍｐ１の比較結果は元の状態へ反転し、再び電流源回路Ｉ１とＩ２がオンしてシンク電流が流れる。つまり、シンク電流が流れる状態と流れない状態とが繰り返されるブロッキング発振が起こる。ただし、ブロッキング発振は起こるものの、一定の基準電流値を超えるシンク電流は流れないように制御されるので、パワートランジスタＰｃｈＦＥＴがオンしないようにでき、貫通電流は生じない。このブロッキング発振を防ぐ構成については、変形例として後述する。
【００５８】
以上で説明したように、本実施形態によれば、ＰＭＯＳトランジスタＭ１のボディダイオードＤ１に順方向電流が基準電流値以上流れたことを検出した時、電流源回路Ｉ１，Ｉ２をオフに制御している。これにより、バッテリライン＋Ｂから電源端子ＶＢが外れた時、抵抗Ｒｘ１に基準電流値を超える電流が流れないようにできる。従って、この時、パワートランジスタＰｃｈＦＥＴをオフに保つことができるので、パワートランジスタＮｃｈＦＥＴがオンになっても貫通電流が流れることを防止できる。即ち、貫通電流によるパワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴの焼損を防止できる。
【００５９】
なお、順方向電流検出部１２Ｈは、ボディダイオードＤ１に順方向電流が基準電流値以上流れたことを検出した時、制御電流が減少するように機能回路を制御してもよい。また、基準電圧Ｖｒｅｆ１を０Ｖに設定して、即ち基準電流値をゼロに設定して、順方向電流検出部１２Ｈは、ボディダイオードＤ１に順方向電流が流れたことを検出した時、電流源回路Ｉ１，Ｉ２を制御するようにしてもよい。
【００６０】
（第１の実施形態の変形例）
第１の実施形態で説明したブロッキング発振を防ぐための様々な手段が考えられる。例えば、図２に示すように、コンパレータＣｏｍｐ１の比較結果が所定の回数だけ反転した場合に、電流源回路Ｉ１，Ｉ２をオフ状態に保つラッチ回路１４を設ければよい。
【００６１】
または、ブロッキング発振そのものを止めるために、コンパレータＣｏｍｐ１をアンプに替えてシンク電流制御のフィードバックループ内に時定数回路を設けるなどの手段が考えられる（図示せず）。
【００６２】
（第２の実施形態）
第２の実施形態では、ロー側プリドライバ回路１１Ｌに順方向電流検出部１２Ｌを設けている。
【００６３】
図３は、第２の実施形態に係るドライバ回路の回路図である。図３に示すように、本実施形態では次の構成が図１０〜１２の比較例と異なっている。即ち、ロー側プリドライバ回路１１Ｌにおいて、ＮＰＮトランジスタＱ２のエミッタがＮＭＯＳトランジスタＭ７のドレインに接続され、ベースがソースに接続され、コレクタが抵抗Ｒｍ２に接続されている。抵抗Ｒｍ２に発生する電圧と、基準電圧Ｖｒｅｆ２とを、コンパレータＣｏｍｐ２が比較する。コンパレータＣｏｍｐ２の比較結果は、電流源回路Ｉ７，Ｉ８のオン／オフ制御を行うようになっている。
【００６４】
以下に、本実施形態のドライバ回路についてより詳しく説明する。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６５】
ドライバ回路は、プリドライバ回路１０ｂを備え、プリドライバ回路１０ｂは、ハイ側プリドライバ回路１１ＨＸと、ロー側プリドライバ回路１１Ｌと、を備える。
【００６６】
ロー側プリドライバ回路１１Ｌは、ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｍ５と、ＰＭＯＳトランジスタＭ６と、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｍ７と、ＮＭＯＳトランジスタＭ８と、抵抗Ｒ５〜Ｒ８と、電流源回路Ｉ５〜Ｉ８と、順方向電流検出部１２Ｌと、を備える。
【００６７】
ＰＭＯＳトランジスタＭ５は、電源端子ＶＢにソース（一端）が接続され、パワートランジスタＮｃｈＦＥＴのゲート（制御端子）に出力端子ＯＵＴＮを介してドレイン（他端）が接続され、ソース及びドレイン間にボディダイオードＤ５を有する。
【００６８】
抵抗Ｒ５は、ＰＭＯＳトランジスタＭ５のソースとゲートとの間に接続されている。電流源回路Ｉ５は、ＰＭＯＳトランジスタＭ５のゲートとグランド端子Ｇとの間に接続され、入力信号ＩＮに応じて制御電流を流すか否か制御される。
【００６９】
このような構成により、ＰＭＯＳトランジスタＭ５は、入力信号ＩＮに応じてゲートの電圧が制御される。
【００７０】
ＰＭＯＳトランジスタＭ６は、ＰＭＯＳトランジスタＭ５のソースにソースが接続され、ＰＭＯＳトランジスタＭ５のゲートにドレインが接続され、ソース及びドレイン間にボディダイオードＤ６を有する。
【００７１】
抵抗Ｒ６は、ＰＭＯＳトランジスタＭ６のソースとゲートとの間に接続されている。電流源回路Ｉ６は、ＰＭＯＳトランジスタＭ６のゲートとグランド端子Ｇとの間に接続されている。電流源回路Ｉ６は、入力信号ＩＮに応じて、電流源回路Ｉ５が制御電流を流していない時に制御電流を流し、電流源回路Ｉ５が制御電流を流している時に制御電流を流さないように制御される。
【００７２】
ＮＭＯＳトランジスタＭ７は、グランド端子Ｇにソースが接続され、ＰＭＯＳトランジスタＭ５のドレインにドレインが接続され、ソース及びドレイン間にボディダイオードＤ７を有する。
【００７３】
抵抗Ｒ７は、ＮＭＯＳトランジスタＭ７のゲートに一端が接続され、ＮＭＯＳトランジスタＭ７のソースに他端が接続されている。電流源回路Ｉ７は、予め定められたバイアス電圧Ｖａが一端に供給され、抵抗Ｒ７の一端に他端が接続され、抵抗Ｒ７とグランド端子Ｇとを介してグランドに制御電流を流す。電流源回路Ｉ７は、入力信号ＩＮに応じて制御電流を流すか否か制御される。
【００７４】
抵抗Ｒ７と電流源回路Ｉ７は、機能回路として動作する。機能回路は、予め定められた機能を有し、グランド端子Ｇを介してグランドに動作電流（本実施形態では制御電流）を流す回路である。本実施形態の機能回路は、供給された入力信号ＩＮに応じてＮＭＯＳトランジスタＭ７のゲートの電圧を制御する機能を有する。
【００７５】
このような構成により、ＮＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ５に対して相補的にオンするように、入力信号ＩＮに応じてゲートの電圧が制御される。
【００７６】
ＮＭＯＳトランジスタＭ８は、ＮＭＯＳトランジスタＭ７のゲートにドレインが接続され、ＮＭＯＳトランジスタＭ７のソースにソースが接続され、ソース及びドレイン間にボディダイオードＤ８を有する。
【００７７】
抵抗Ｒ８は、ＮＭＯＳトランジスタＭ８のゲートに一端が接続され、ＮＭＯＳトランジスタＭ８のソースに他端が接続されている。
【００７８】
電流源回路Ｉ８は、バイアス電圧Ｖａが一端に供給され、抵抗Ｒ８の一端に他端が接続され、抵抗Ｒ８とグランド端子Ｇとを介してグランドに制御電流を流す。電流源回路Ｉ８は、入力信号ＩＮに応じて、電流源回路Ｉ７が制御電流を流していない時に制御電流を流し、電流源回路Ｉ７が制御電流を流している時に制御電流を流さないように制御される。
【００７９】
ＰＭＯＳトランジスタＭ６と、ＮＭＯＳトランジスタＭ８と、抵抗Ｒ６，Ｒ８と、電流源回路Ｉ６，Ｉ８は、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７を高速にオフさせるために設けられている。高速にオフさせる必要がなければ、これらを設けなくてもよい。
【００８０】
順方向電流検出部１２Ｌは、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７に順方向電流が予め定められた基準電流値以上流れたことを検出した時、入力信号ＩＮに拘らず制御電流が流れないように電流源回路Ｉ７，Ｉ８を制御する。
【００８１】
この基準電流値は、上記順方向電流が基準電流値の時、抵抗Ｒｘ２の両端の電圧がパワートランジスタＮｃｈＦＥＴのスレッショルド電圧より低くなるように、設定されている。
【００８２】
順方向電流検出部１２Ｌは、ＮＰＮトランジスタＱ２と、制御部１３Ｌと、を有する。
【００８３】
ＮＰＮトランジスタＱ２は、ＮＭＯＳトランジスタＭ７のドレインにエミッタが接続され、ＮＭＯＳトランジスタＭ７のソースにベースが接続されている。
【００８４】
制御部１３Ｌは、ＮＰＮトランジスタＱ２のコレクタ電流に応じて機能回路を制御する。具体的には、制御部１３Ｌは、ＮＰＮトランジスタＱ２に基準電流値に対応するコレクタ電流が流れた時、電流源回路Ｉ７，Ｉ８をオフに制御する。
【００８５】
制御部１３Ｌは、抵抗Ｒｍ２と、コンパレータＣｏｍｐ２と、を含む。
【００８６】
抵抗Ｒｍ２は、ＮＰＮトランジスタＱ２のコレクタに一端が接続され、予め定められたバイアス電圧Ｖｂが他端に供給される。
【００８７】
コンパレータＣｏｍｐ２は、抵抗Ｒｍ２の一端に第１入力端子が接続され、バイアス電圧Ｖｂから基準電圧Ｖｒｅｆ２だけ低下した電圧が第２入力端子に供給され、比較結果を電流源回路Ｉ７，Ｉ８に出力する。
【００８８】
ハイ側プリドライバ回路１１ＨＸは、図１１の比較例のハイ側プリドライバ回路１１ＨＸと同一である。
【００８９】
次に、このドライバ回路の動作について説明する。図３に示す接続状態の通常時では、ＮＰＮトランジスタＱ２のベース・エミッタは逆バイアス状態のため、ＮＰＮトランジスタＱ２はオフしている。つまり、順方向電流検出部１２Ｌは動作せず、プリドライバ回路１０ｂは入力信号ＩＮに応じて図１０〜１２の比較例と同様に動作する。
【００９０】
ここで、グランドラインＧＮＤからグランド端子Ｇが外れると、電流源回路Ｉ７，Ｉ８によって、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７に順方向電流が流れて順方向電圧Ｖｆが発生する。この順方向電流は、出力端子ＯＵＴＮと抵抗Ｒｘ２とを介してグランドラインＧＮＤに流れる。すると、ボディダイオードＤ７とカレントミラー回路接続されたＮＰＮトランジスタＱ２は、オンしてコレクタ電流を流す。コレクタ電流は抵抗Ｒｍ２で電圧へ変換され、変換された電圧はコンパレータＣｏｍｐ２へ入力される。抵抗Ｒｍ２に発生する電圧が基準電圧Ｖｒｅｆ２を超えるとコンパレータＣｏｍｐ２の比較結果は反転し、電流源回路Ｉ７とＩ８をオフさせる。すると、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７の順方向電流が流れなくなるので、出力端子ＯＵＴＮからプリドライバ回路１０ｂの外にソース電流が流れなくなる。従って、パワートランジスタＮｃｈＦＥＴはオフを保持できるので、入力信号ＩＮに応じてパワートランジスタＰｃｈＦＥＴがオンしても貫通電流を生じない。
【００９１】
第１の実施形態と同様に、実際には、この後、ボディダイオードＤ７に流れる順方向電流（つまりソース電流）が無くなるので、ＮＰＮトランジスタＱ２はオフする。このため、抵抗Ｒｍ２に発生する電圧も無くなり、再びコンパレータＣｏｍｐ２の比較結果は元の状態へ反転し、再び電流源回路Ｉ７とＩ８がオンしてソース電流が流れる。つまり、ブロッキング発振が起こる。ただし、ブロッキング発振は起こるものの、一定の基準電流値を超えるソース電流は流れないように制御されるので、パワートランジスタＮｃｈＦＥＴがオンしないようにでき、貫通電流は生じない。
【００９２】
このブロッキング発振を防ぐ構成については、第１の実施形態の変形例で説明したように、例えば、コンパレータＣｏｍｐ２の比較結果が所定の回数だけ反転した場合に、電流源回路Ｉ７，Ｉ８をオフ状態に保つラッチ回路を設ければよい。
【００９３】
または、ブロッキング発振そのものを止めるために、コンパレータＣｏｍｐ２をアンプに替えてソース電流制御のフィードバックループ内に時定数回路を設けるなどの手段が考えられる。
【００９４】
以上で説明したように、本実施形態によれば、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７に順方向電流が基準電流値以上流れたことを検出した時、電流源回路Ｉ７，Ｉ８をオフに制御している。これにより、グランドラインＧＮＤからグランド端子Ｇが外れた時、抵抗Ｒｘ２に基準電流値を超える電流が流れないようにできる。従って、この時、パワートランジスタＮｃｈＦＥＴをオフに保つことができるので、パワートランジスタＰｃｈＦＥＴがオンになっても貫通電流が流れることを防止できる。即ち、貫通電流によるパワートランジスタＰｃｈＦＥＴとＮｃｈＦＥＴの焼損を防止できる。
【００９５】
なお、第１の実施形態と同様に、順方向電流検出部１２Ｌは、ボディダイオードＤ７に順方向電流が基準電流値以上流れたことを検出した時、制御電流が減少するように機能回路を制御してもよい。また、基準電圧Ｖｒｅｆ２を０Ｖに設定して、即ち基準電流値をゼロに設定して、順方向電流検出部１２Ｌは、ボディダイオードＤ７に順方向電流が流れたことを検出した時、電流源回路Ｉ７，Ｉ８を制御するようにしてもよい。
【００９６】
また、ハイ側プリドライバ回路１１ＨＸとして、第１の実施形態のハイ側プリドライバ回路１１Ｈを用いてもよい。この構成では、バッテリライン＋Ｂから電源端子ＶＢが外れた場合と、グランドラインＧＮＤからグランド端子Ｇが外れた場合の何れであっても、貫通電流が流れることを防止できる。
【００９７】
（第３の実施形態）
第３の実施形態は、順方向電流検出部の構成が第１の実施形態と異なる。
【００９８】
図４は、第３の実施形態に係るドライバ回路の回路図である。図４では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図４に示すように、プリドライバ回路１０ｃのハイ側プリドライバ回路１１Ｈｃにおいて、順方向電流検出部１２Ｈｃは抵抗Ｒｍ１と基準電圧Ｖｒｅｆ１を有していない点が、図１と異なる。順方向電流検出部１２ＨｃのコンパレータＣｏｍｐ１は、ＰＭＯＳトランジスタＭ１のドレインの電圧がＰＭＯＳトランジスタＭ１のソースの電圧より高くなった時、電流源回路Ｉ１，Ｉ２をオフに制御する。
【００９９】
このような構成により、バッテリライン＋Ｂから電源端子ＶＢが外れて、ＰＭＯＳトランジスタＭ１のボディダイオードＤ１に順方向電流が流れた時、ＰＭＯＳトランジスタＭ１においてドレインの電圧がソースの電圧より高くなるので、電流源回路Ｉ１，Ｉ２をオフに制御できる。その他の動作は、第１の実施形態と同一である。
【０１００】
このように、本実施形態によれば、部品点数を削減した上で、第１の実施形態と同様の効果が得られる。
【０１０１】
なお、この順方向電流検出部１２Ｈｃを、第２の実施形態のロー側プリドライバ回路１１Ｌに適用してもよい。また、第１の実施形態の変形例のようにラッチ回路１４を設けてもよい。
【０１０２】
（第４の実施形態）
第４の実施形態は、第１の実施形態のＰＭＯＳトランジスタＭ１の代わりにＮＭＯＳトランジスタＭ１ｄを用いている。
【０１０３】
図５は、第４の実施形態に係るドライバ回路の回路図である。図５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。ドライバ回路は、プリドライバ回路１０ｄを備え、プリドライバ回路１０ｄは、ハイ側プリドライバ回路１１Ｈｄと、ロー側プリドライバ回路１１ＬＸと、を備える。
【０１０４】
ハイ側プリドライバ回路１１Ｈｄは、ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｍ１ｄと、ＰＭＯＳトランジスタＭ２ｄと、ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｍ３と、抵抗Ｒ１ｄ，Ｒ２ｄ，Ｒ３と、電流源回路Ｉ１ｄ，Ｉ３と、チャージポンプ（機能回路）ＣＰと、順方向電流検出部１２Ｈと、を備える。
【０１０５】
ＮＭＯＳトランジスタＭ１ｄは、電源端子ＶＢにドレイン（一端）が接続され、パワートランジスタＰｃｈＦＥＴのゲートに出力端子ＯＵＴＰを介してソース（他端）が接続され、ソース及びドレイン間にボディダイオードＤ１ｄを有する。
【０１０６】
抵抗Ｒ１ｄは、ＮＭＯＳトランジスタＭ１ｄのソースとゲートとの間に接続されている。
【０１０７】
チャージポンプＣＰは、電源端子ＶＢに電圧入力端子Ｔ１が接続され、電圧入力端子Ｔ１に入力された電源電圧をクロック信号（図示せず）に応じて昇圧して、昇圧されたチャージポンプ電圧ＶＣＰを電圧出力端子Ｔ２から出力する。チャージポンプＣＰは、昇圧動作中に、電源から電源端子ＶＢ及び電圧入力端子Ｔ１を介して動作電流を引き込む回路である。
【０１０８】
ＰＭＯＳトランジスタＭ２ｄは、チャージポンプＣＰの電圧出力端子Ｔ２にソースが接続され、ＮＭＯＳトランジスタＭ１ｄのゲートにドレインが接続され、ソース及びドレイン間にボディダイオードＤ２ｄを有する。
【０１０９】
抵抗Ｒ２ｄは、チャージポンプＣＰの電圧出力端子Ｔ２と、ＰＭＯＳトランジスタＭ２ｄのゲートとの間に接続されている。電流源回路Ｉ１ｄは、ＰＭＯＳトランジスタＭ２ｄのゲートとグランド端子Ｇとの間に接続され、入力信号ＩＮに応じて制御電流を流すか否か制御される。
【０１１０】
順方向電流検出部１２Ｈは、第１の実施形態と同一の構成を有するが、接続される回路が異なる。つまり、ＰＮＰトランジスタＱ１は、ＮＭＯＳトランジスタＭ１ｄのソースにエミッタが接続され、ＮＭＯＳトランジスタＭ１ｄのドレインにベースが接続されている。そして、順方向電流検出部１２Ｈは、ＮＭＯＳトランジスタＭ１ｄのボディダイオードＤ１ｄに順方向電流が予め定められた基準電流値以上流れたことを検出した時、動作電流が流れないようにチャージポンプＣＰをオフに制御する。
【０１１１】
次に、このドライバ回路の動作について説明する。図５に示す接続状態の通常時では、ＰＮＰトランジスタＱ１のベース・エミッタは逆バイアス状態のため、ＰＮＰトランジスタＱ１はオフしている。つまり、順方向電流検出部１２Ｈは動作しない。
【０１１２】
具体的には、入力信号ＩＮに応じて、電流源回路Ｉ１ｄはオンに、電流源回路Ｉ３はオフに制御される。これにより、ＰＭＯＳトランジスタＭ２ｄはオンに制御され、電源電圧より高いチャージポンプ電圧ＶＣＰがＮＭＯＳトランジスタＭ１ｄのゲートに供給されて、ＮＭＯＳトランジスタＭ１ｄはオンに制御される。また、ＮＭＯＳトランジスタＭ３はオフに制御される。従って、出力端子ＯＵＴＰの電圧は電源電圧になる。
【０１１３】
そして、入力信号ＩＮが変化すると、電流源回路Ｉ１ｄはオフに、電流源回路Ｉ３はオンに制御される。これにより、ＮＭＯＳトランジスタＭ１ｄはオフに制御され、ＮＭＯＳトランジスタＭ３はオンに制御される。従って、出力端子ＯＵＴＰの電圧はグランド電圧になる。
【０１１４】
ここで、バッテリライン＋Ｂから電源端子ＶＢが外れると、チャージポンプＣＰが動作電流を引き込むことにより、ＮＭＯＳトランジスタＭ１ｄのボディダイオードＤ１ｄに順方向電流が流れて順方向電圧Ｖｆが発生する。すると、ボディダイオードＤ１ｄとカレントミラー回路接続されたＰＮＰトランジスタＱ１は、オンしてコレクタ電流を流す。コレクタ電流により抵抗Ｒｍ１に発生する電圧が基準電圧Ｖｒｅｆ１を超えるとコンパレータＣｏｍｐ１の比較結果は反転し、チャージポンプＣＰと電流源回路Ｉ１ｄをオフさせる。すると、ＮＭＯＳトランジスタＭ１ｄのボディダイオードＤ１ｄの順方向電流が流れなくなるので、出力端子ＯＵＴＰからプリドライバ回路１０ｄ内にシンク電流が流れなくなる。従って、パワートランジスタＰｃｈＦＥＴはオフを保持できるので、入力信号ＩＮに応じてパワートランジスタＮｃｈＦＥＴがオンしても貫通電流を生じない。
【０１１５】
なお、電源端子ＶＢが外れた場合、電流源回路Ｉ１ｄもオフさせるようにしているので、チャージポンプＣＰがオフすることにより電流源回路Ｉ１ｄが抵抗Ｒ１ｄとＰＭＯＳトランジスタＭ２ｄのボディダイオードＤ２ｄと抵抗Ｒ２ｄとを介して出力端子ＯＵＴＰからシンク電流を引き込む恐れもない。
【０１１６】
このように、本実施形態によれば、第１の実施形態のＰＭＯＳトランジスタＭ１の代わりにＮＭＯＳトランジスタＭ１ｄを用いても、第１の実施形態と同様の効果が得られる。
【０１１７】
（第５の実施形態）
第５の実施形態では、第１の実施形態のＰＮＰトランジスタＱ１よりベース・エミッタ逆バイアス耐圧が低いＰＮＰトランジスタＱ３を用いる。
【０１１８】
図６は、第５の実施形態に係るドライバ回路の回路図である。図６では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１１９】
プリドライバ回路１０ｅは、ハイ側プリドライバ回路１１Ｈｅと、ロー側プリドライバ回路１１ＬＸと、を備える。ハイ側プリドライバ回路１１Ｈｅは、図１のハイ側プリドライバ回路１１Ｈの構成に加え、ＰＭＯＳトランジスタＭ９と、ＮＭＯＳトランジスタＭ１０と、抵抗Ｒ９，Ｒ１０と、電流源回路Ｉ９，Ｉ１０と、を更に備える。
【０１２０】
ＰＭＯＳトランジスタＭ９は、ＰＭＯＳトランジスタＭ１のソースと電源端子ＶＢとの間に接続されている。具体的には、ＰＭＯＳトランジスタＭ９は、電源端子ＶＢにソースが接続され、ＰＭＯＳトランジスタＭ１のソースにドレインが接続され、ソース及びドレイン間にボディダイオードＤ９を有する。
【０１２１】
抵抗Ｒ９は、ＰＭＯＳトランジスタＭ９のソースとゲートとの間に接続されている。電流源回路Ｉ９は、ＰＭＯＳトランジスタＭ９のゲートとグランド端子Ｇとの間に接続され、プリドライバ回路１０ｅの動作中に制御電流を流し続ける。
【０１２２】
抵抗Ｒ９と電流源回路Ｉ９は、機能回路を構成している。この機能回路は、ＰＭＯＳトランジスタＭ９をオンに制御する機能を有し、電源から電源端子ＶＢを介して動作電流（本実施形態では制御電流）を引き込む回路である。
【０１２３】
ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトランジスタＭ３のソースと、グランド端子Ｇとの間に接続されている。具体的には、ＮＭＯＳトランジスタＭ１０は、グランド端子Ｇにソースが接続され、ＮＭＯＳトランジスタＭ３のソースにドレインが接続され、ソース及びドレイン間にボディダイオードＤ１０を有する。
【０１２４】
抵抗Ｒ１０は、ＮＭＯＳトランジスタＭ１０のゲートに一端が接続され、ＮＭＯＳトランジスタＭ１０のソースに他端が接続されている。電流源回路Ｉ１０は、予め定められたバイアス電圧Ｖａが一端に供給され、抵抗Ｒ１０の一端に他端が接続され、プリドライバ回路１０ｅの動作中に制御電流を流し続ける。
【０１２５】
順方向電流検出部１２Ｈｅは、ＰＭＯＳトランジスタＭ１のボディダイオードＤ１に順方向電流が予め定められた基準電流値以上流れたことを検出した時、入力信号ＩＮに拘らず制御電流が流れないように電流源回路Ｉ１，Ｉ２，Ｉ９を制御する。
【０１２６】
順方向電流検出部１２Ｈｅは、ＰＮＰトランジスタＱ３と、制御部１３Ｈと、を有する。
【０１２７】
ＰＮＰトランジスタＱ３は、ＰＭＯＳトランジスタＭ９のドレインにエミッタが接続され、ＰＭＯＳトランジスタＭ９のソースにベースが接続されている。ＰＮＰトランジスタＱ３は、第１の実施形態のＰＮＰトランジスタＱ１よりベース・エミッタ逆バイアス耐圧が低い。本実施形態では、バッテリライン＋Ｂから電源端子ＶＢが外れると、ボディダイオードＤ１，Ｄ９に順方向電流が流れる。そのため、ＰＮＰトランジスタＱ３がボディダイオードＤ９に順方向電流が流れたことを検出することは、ボディダイオードＤ１に順方向電流が流れたことを検出することと等価である。
【０１２８】
通常時には、ＰＭＯＳトランジスタＭ９とＮＭＯＳトランジスタＭ１０はオンし続けているため、プリドライバ回路１０ｅは第１の実施形態と同様に動作する。この時、オンしているＰＭＯＳトランジスタＭ９のソース・ドレイン間電圧（即ち、ＰＮＰトランジスタＱ３のベース・エミッタ逆バイアス電圧）は、非常に低い。従って、ＰＮＰトランジスタＱ３は、第１の実施形態のＰＮＰトランジスタＱ１よりベース・エミッタ逆バイアス耐圧が低くてよい。
【０１２９】
これに対して、第１の実施形態では、ＰＭＯＳトランジスタＭ１がオフで、ＮＭＯＳトランジスタＭ３がオンの時、ＰＭＯＳトランジスタＭ１のソース・ドレイン間電圧は、ほぼ電源電圧となる。従って、第１の実施形態のＰＮＰトランジスタＱ１のベース・エミッタ逆バイアス耐圧は、電源電圧より高いことが好ましい。
【０１３０】
このように、本実施形態によれば、第１の実施形態より耐圧の低いＰＮＰトランジスタＱ３を用いた上で、第１の実施形態と同様の効果が得られる。
【０１３１】
また、出力端子ＯＵＴＰと電源端子ＶＢとの間、及び、出力端子ＯＵＴＰとグランド端子Ｇとの間に、それぞれ、２つのＭＯＳトランジスタが直列接続されているため、これら端子間のＥＳＤ耐圧を向上することもできる。
【０１３２】
なお、本実施形態では、ＰＮＰトランジスタＱ３に代えて、ＰＭＯＳトランジスタＭ９のソースにゲートが接続され、ＰＭＯＳトランジスタＭ９のドレインにソースが接続されたＰＭＯＳトランジスタを用いてもよい。
【０１３３】
（第６の実施形態）
第６の実施形態では、第２の実施形態のＮＰＮトランジスタＱ２よりベース・エミッタ逆バイアス耐圧が低いＮＰＮトランジスタＱ４を用いる。
【０１３４】
図７は、第６の実施形態に係るドライバ回路の回路図である。図７では、図３と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１３５】
プリドライバ回路１０ｆは、ハイ側プリドライバ回路１１ＨＸと、ロー側プリドライバ回路１１Ｌｆと、を備える。ロー側プリドライバ回路１１Ｌｆは、図３のロー側プリドライバ回路１１Ｌの構成に加え、ＰＭＯＳトランジスタＭ１１と、ＮＭＯＳトランジスタＭ１２と、抵抗Ｒ１１，Ｒ１２と、電流源回路Ｉ１１，Ｉ１２と、を更に備える。
【０１３６】
ＰＭＯＳトランジスタＭ１１は、ＰＭＯＳトランジスタＭ５のソースと電源端子ＶＢとの間に接続されている。具体的には、ＰＭＯＳトランジスタＭ１１は、電源端子ＶＢにソースが接続され、ＰＭＯＳトランジスタＭ５のソースにドレインが接続され、ソース及びドレイン間にボディダイオードＤ１１を有する。
【０１３７】
抵抗Ｒ１１は、ＰＭＯＳトランジスタＭ１１のソースとゲートとの間に接続されている。電流源回路Ｉ１１は、ＰＭＯＳトランジスタＭ１１のゲートとグランド端子Ｇとの間に接続され、プリドライバ回路１０ｆの動作中に制御電流を流し続ける。
【０１３８】
ＮＭＯＳトランジスタＭ１２は、ＮＭＯＳトランジスタＭ７のソースと、グランド端子Ｇとの間に接続されている。具体的には、ＮＭＯＳトランジスタＭ１２は、グランド端子Ｇにソースが接続され、ＮＭＯＳトランジスタＭ７のソースにドレインが接続され、ソース及びドレイン間にボディダイオードＤ１２を有する。
【０１３９】
抵抗Ｒ１２は、ＮＭＯＳトランジスタＭ１２のゲートに一端が接続され、ＮＭＯＳトランジスタＭ１２のソースに他端が接続されている。電流源回路Ｉ１２は、予め定められたバイアス電圧Ｖａが一端に供給され、抵抗Ｒ１２の一端に他端が接続され、プリドライバ回路１０ｆの動作中に制御電流を流し続ける。
【０１４０】
抵抗Ｒ１２と電流源回路Ｉ１２は、機能回路を構成している。機能回路は、ＮＭＯＳトランジスタＭ１２をオンに制御する機能を有し、グランド端子Ｇを介してグランドに動作電流（本実施形態では制御電流）を流す回路である。
【０１４１】
順方向電流検出部１２Ｌｆは、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７に順方向電流が予め定められた基準電流値以上流れたことを検出した時、入力信号ＩＮに拘らず制御電流が流れないように電流源回路Ｉ７，Ｉ８，Ｉ１２を制御する。
【０１４２】
順方向電流検出部１２Ｌｆは、ＮＰＮトランジスタＱ４と、制御部１３Ｌと、を有する。
【０１４３】
ＮＰＮトランジスタＱ４は、ＮＭＯＳトランジスタＭ１２のドレインにエミッタが接続され、ＮＭＯＳトランジスタＭ１２のソースにベースが接続されている。ＮＰＮトランジスタＱ４は、第２の実施形態のＮＰＮトランジスタＱ２よりベース・エミッタ逆バイアス耐圧が低い。本実施形態では、グランドラインＧＮＤからグランド端子Ｇが外れると、ボディダイオードＤ７，Ｄ１２に順方向電流が流れる。そのため、ＮＰＮトランジスタＱ４がボディダイオードＤ１２に順方向電流が流れたことを検出することは、ボディダイオードＤ７に順方向電流が流れたことを検出することと等価である。
【０１４４】
通常時には、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２はオンし続けているため、プリドライバ回路１０ｆは第２の実施形態と同様に動作する。この時、オンしているＮＭＯＳトランジスタＭ１２のソース・ドレイン間電圧（即ち、ＮＰＮトランジスタＱ４のベース・エミッタ逆バイアス電圧）は、非常に低い。従って、ＮＰＮトランジスタＱ４は、第２の実施形態のＰＮＰトランジスタＱ２よりベース・エミッタ逆バイアス耐圧が低くてよい。
【０１４５】
これに対して、第２の実施形態のＮＰＮトランジスタＱ２のベース・エミッタ逆バイアス耐圧は、電源電圧より高いことが好ましい。
【０１４６】
このように、本実施形態によれば、第２の実施形態より耐圧の低いＮＰＮトランジスタＱ４を用いた上で、第２の実施形態と同様の効果が得られる。
【０１４７】
また、出力端子ＯＵＴＮと電源端子ＶＢとの間、及び、出力端子ＯＵＴＮとグランド端子Ｇとの間に、それぞれ、２つのＭＯＳトランジスタが直列接続されているため、これら端子間のＥＳＤ耐圧を向上することもできる。
【０１４８】
なお、本実施形態では、ＮＰＮトランジスタＱ４に代えて、ＮＭＯＳトランジスタＭ１２のソースにゲートが接続され、ＮＭＯＳトランジスタＭ１２のドレインにソースが接続されたＮＭＯＳトランジスタを用いてもよい。
【０１４９】
また、ハイ側プリドライバ回路１１ＨＸとして、第５の実施形態のハイ側プリドライバ回路１１Ｈｅを用いてもよい。
【０１５０】
（第７の実施形態）
第７の実施形態では、ＰチャンネルのパワートランジスタＰｃｈＦＥＴの代わりに、Ｎチャンネルのハイ側パワートランジスタを用いている点が第１の実施形態と異なる。
【０１５１】
図８は、第７の実施形態に係るドライバ回路の回路図である。図８では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１５２】
ドライバ回路は、プリドライバ回路１０ｇと、抵抗Ｒｘ１と、抵抗Ｒｘ２と、ハイ側のＮチャンネル電界効果パワートランジスタＮｃｈＦＥＴ＿Ｈと、ロー側のＮチャンネル電界効果パワートランジスタＮｃｈＦＥＴ＿Ｌと、を備える。
【０１５３】
パワートランジスタＮｃｈＦＥＴ＿Ｈは、バッテリライン＋Ｂを介して電源にドレイン（他端）が接続され、プリドライバ回路１０ｇの出力端子ＯＵＴＰにゲート（制御端子）が接続され、パワートランジスタＮｃｈＦＥＴ＿ＬとグランドラインＧＮＤとを介してグランドにソース（一端）が接続される。パワートランジスタＮｃｈＦＥＴ＿Ｈのソースは、モーター等の負荷（図示せず）にも接続される。パワートランジスタＮｃｈＦＥＴ＿Ｈは、オンの時にドレインからソースに電流を流す。パワートランジスタＮｃｈＦＥＴ＿Ｈのゲートとソースとの間に抵抗（第１の抵抗）Ｒｘ１が接続されている。
【０１５４】
パワートランジスタＮｃｈＦＥＴ＿Ｌは、グランドラインＧＮＤを介してグランドにソース（一端）が接続され、出力端子ＯＵＴＮにゲート（制御端子）が接続され、パワートランジスタＮｃｈＦＥＴ＿Ｈのソース（即ち、負荷）に他端（ドレイン）が接続されている。パワートランジスタNｃｈＦＥＴ＿Ｌのゲートとソースとの間に抵抗Ｒｘ２が接続されている。
【０１５５】
プリドライバ回路１０ｇは、ハイ側プリドライバ回路１１Ｈｇと、ロー側プリドライバ回路１１ＬＸと、を備える。
【０１５６】
ハイ側プリドライバ回路１１Ｈｇは、図１のハイ側プリドライバ回路１１Ｈの構成に加え、チャージポンプＣＰを更に備える。また、図１の順方向電流検出部１２Ｈに代えて、図３の順方向電流検出部１２Ｌを備える。
【０１５７】
チャージポンプＣＰは、電源端子ＶＢと、抵抗Ｒ１及びＰＭＯＳトランジスタＭ１との間に接続されている。チャージポンプＣＰは、電源端子ＶＢに電圧入力端子Ｔ１が接続され、電圧入力端子Ｔ１に入力された電源電圧をクロック信号（図示せず）に応じて昇圧して、昇圧されたチャージポンプ電圧ＶＣＰを電圧出力端子Ｔ２から出力する。
【０１５８】
ＰＭＯＳトランジスタＭ１は、チャージポンプＣＰの電圧出力端子Ｔ２にソースが接続されている。
【０１５９】
順方向電流検出部１２ＬのＮＰＮトランジスタＱ２は、ＮＭＯＳトランジスタＭ３のドレインにエミッタが接続され、ＮＭＯＳトランジスタＭ３のソースにベースが接続されている。
【０１６０】
通常時において、ＰＭＯＳトランジスタＭ１がオンになり、ＮＭＯＳトランジスタＭ３がオフになると、電源電圧より高いチャージポンプ電圧ＶＣＰが出力端子ＯＵＴＰからパワートランジスタＮｃｈＦＥＴ＿Ｈのゲートに供給される。これにより、パワートランジスタＮｃｈＦＥＴ＿Ｈはオンになる。パワートランジスタＮｃｈＦＥＴ＿Ｌの動作は、第１の実施形態のパワートランジスタＮｃｈＦＥＴの動作と同様である。
【０１６１】
ここで、グランドラインＧＮＤからグランド端子Ｇが外れると、電流源回路Ｉ７によって、ＮＭＯＳトランジスタＭ７のボディダイオードＤ７に順方向電流が流れる。この順方向電流は、出力端子ＯＵＴＮと抵抗Ｒｘ２とを介してグランドラインＧＮＤに流れる。これにより、パワートランジスタＮｃｈＦＥＴ＿Ｌがオンする。従って、電流源回路Ｉ３によって、ＮＭＯＳトランジスタＭ３のボディダイオードＤ３に順方向電流が流れる。この順方向電流は、出力端子ＯＵＴＰと抵抗Ｒｘ１とパワートランジスタＮｃｈＦＥＴ＿Ｌとを介してグランドラインＧＮＤに流れる。すると、ボディダイオードＤ３とカレントミラー回路接続されたＮＰＮトランジスタＱ２は、オンしてコレクタ電流を流す。コレクタ電流は抵抗Ｒｍ２で電圧へ変換され、変換された電圧はコンパレータＣｏｍｐ２へ入力される。抵抗Ｒｍ２に発生する電圧が基準電圧Ｖｒｅｆ２を超えるとコンパレータＣｏｍｐ２の比較結果は反転し、電流源回路Ｉ３をオフさせる。すると、ボディダイオードＤ３の順方向電流が流れなくなるので、パワートランジスタＮｃｈＦＥＴ＿Ｈはオフを保持できる。よって、パワートランジスタＮｃｈＦＥＴ＿Ｌがオンしていても貫通電流を生じない。
【０１６２】
このように、本実施形態によれば、２つのＮチャンネルのパワートランジスタＮｃｈＦＥＴ＿Ｈ，ＮｃｈＦＥＴ＿Ｌを用いる回路形式であっても、第１の実施形態と同様の効果が得られる。
【０１６３】
なお、ロー側プリドライバ回路１１ＬＸに代えて、第２の実施形態のロー側プリドライバ回路１１Ｌを用いてもよい。この場合、ハイ側プリドライバ回路１１Ｈｇに順方向電流検出部１２Ｌを設ける必要はない。これにより、グランド端子Ｇが外れた場合にパワートランジスタＮｃｈＦＥＴ＿Ｌをオフに保持できるので、貫通電流は流れない。
【０１６４】
また、本実施形態では、バッテリライン＋Ｂから電源端子ＶＢが外れても、パワートランジスタＮｃｈＦＥＴ＿Ｈ，ＮｃｈＦＥＴ＿Ｌはオンしない。
【０１６５】
（第８の実施形態）
第１から第７の実施形態では２つのパワートランジスタを用いるドライバ回路について説明したが、本実施形態は１つのパワートランジスタを用いるドライバ回路に関する。
【０１６６】
図９は、第８の実施形態に係るドライバ回路の回路図である。図９では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【０１６７】
図９に示すように、ドライバ回路は、プリドライバ回路１０ｈと、抵抗Ｒｘ１と、パワートランジスタＰｃｈＦＥＴと、を備える。プリドライバ回路１０ｈは、図１のハイ側プリドライバ回路１１Ｈを有し、ロー側プリドライバ回路を有していない。パワートランジスタＰｃｈＦＥＴのドレインは、例えば、リレー５０に接続される。
【０１６８】
プリドライバ回路１０ｈは、入力信号ＩＮに応じて、パワートランジスタＰｃｈＦＥＴをオン又はオフに制御する。これにより、リレー５０のコイルに流れる電流が制御され、リレー５０はオン又はオフに制御される。
【０１６９】
本実施形態によれば、バッテリライン＋Ｂからプリドライバ回路１０ｈの電源端子ＶＢが外れた場合、順方向電流検出部１２Ｈが第１の実施形態と同様に動作して、パワートランジスタＰｃｈＦＥＴをオフに保つことができるので、パワートランジスタＰｃｈＦＥＴに電流が流れ続けることを防止できる。即ち、１つのパワートランジスタＰｃｈＦＥＴを用いるドライバ回路においても、パワートランジスタＰｃｈＦＥＴの誤動作を防止できる。
【０１７０】
（変形例）
第１，３〜５，８の実施形態における機能回路は、電源から電源端子ＶＢを介して動作電流を引き込む回路であれば、どのような回路でもよい。また、第２，６，７の実施形態における機能回路は、グランド端子Ｇを介してグランドに動作電流を流す回路であれば、どのような回路でもよい。
【０１７１】
また、以上の説明では、パワートランジスタとして電界効果パワートランジスタを用いる一例について説明したが、ＩＧＢＴなどの他のパワートランジスタを用いてもよい。またMOSトランジスタとしてはDMOS（Double Diffused Metal Oxide Semiconductor）トランジスタを用いても良い。
【０１７２】
また、電流源回路は、電流源と、電流源に直列接続されたスイッチとを含んでもよい。この場合、コンパレータはスイッチをオン又はオフに制御すればよい。
【０１７３】
上記各実施形態によれば、ドライバ回路の安全性を向上できる。
【０１７４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７５】
１０，１０ａ〜１０ｇ  プリドライバ回路
１１Ｈ，１１Ｈａ，１１Ｈｃ〜１１Ｈｅ，１１Ｈｇ，１１ＨＸ  ハイ側プリドライバ回路
１１Ｌ，１１Ｌｆ，１１ＬＸ  ロー側プリドライバ回路
１２Ｈ，１２Ｈａ，１２Ｈｃ，１２Ｈｅ，１２Ｌ，１２Ｌｆ  順方向電流検出部
１３Ｈ，１３Ｈａ，１３Ｌ  制御部
ＰｃｈＦＥＴ  Ｐチャンネル電界効果パワートランジスタ
ＮｃｈＦＥＴ，ＮｃｈＦＥＴ＿Ｈ，ＮｃｈＦＥＴ＿Ｌ  Ｎチャンネル電界効果パワートランジスタ
Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ９，Ｍ１１，Ｍ２ｄ  ＰＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ７，Ｍ８、Ｍ１０，Ｍ１２，Ｍ１ｄ  ＮＭＯＳトランジスタ
Ｄ１〜Ｄ１２，Ｄ１ｄ，Ｄ２ｄ  ボディダイオード
Ｑ１，Ｑ３  ＰＮＰトランジスタ
Ｑ２，Ｑ４  ＮＰＮトランジスタ
Ｒ１〜Ｒ１２，Ｒ１ｄ，Ｒ２ｄ，Ｒｍ１，Ｒｍ２，Ｒｘ１，Ｒｘ２  抵抗
Ｉ１〜Ｉ１２，Ｉ１ｄ  電流源回路
Ｃｏｍｐ１，Ｃｏｍｐ２  コンパレータ
Ｖｒｅｆ１，Ｖｒｅｆ２  基準電圧
ＣＰ  チャージポンプ
ＶＢ  電源端子
Ｇ  グランド端子
【図１】
2013201660.tif 000003
【図２】
2013201660.tif 000004
【図３】
2013201660.tif 000005
【図４】
2013201660.tif 000006
【図５】
2013201660.tif 000007
【図６】
2013201660.tif 000008
【図７】
2013201660.tif 000009
【図８】
2013201660.tif 000010
【図９】
2013201660.tif 000011
【図１０】
2013201660.tif 000012
【図１１】
2013201660.tif 000013
【図１２】
2013201660.tif 000014