(57)【要約】【課題】  カップリング比の低下を抑制しメモリセルの書込み特性の劣化を抑制しつつ隣接メモリセル間の干渉効果を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、素子分離溝が形成された半導体基板と、素子分離溝が形成された半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第１ゲート電極を有するメモリセルが多数形成されたメモリセル領域と、素子分離溝の底部に埋込まれその上面が半導体基板の上面よりも低く形成された絶縁膜と、を備え、第１ゲート電極の電極間絶縁膜および制御電極は素子分離溝上に渡って形成され、電極間絶縁膜は、素子分離溝上に渡る電極間絶縁膜の直上と制御電極との間又は電極間絶縁膜の直下と絶縁膜との間に空隙を介して設けられている。【選択図】図４
2013201185.tif 000002
【特許請求の範囲】
【請求項１】
素子分離溝が形成された半導体基板と、
前記素子分離溝が形成された前記半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第１ゲート電極を有するメモリセルが多数形成されたメモリセル領域と、
前記素子分離溝の底部に埋込まれ上面が前記半導体基板の上面よりも低く形成された絶縁膜と、を備え、
前記第１ゲート電極の前記電極間絶縁膜および前記制御電極は前記素子分離溝上に渡って形成され、
前記電極間絶縁膜は、前記素子分離溝上に渡る前記電極間絶縁膜の直上と前記制御電極との間又は前記電極間絶縁膜の直下と前記絶縁膜との間に空隙を介して設けられ、
前記電極間絶縁膜は、前記電荷蓄積層の上面との間に空洞を介して設けられ、
前記半導体基板上に第２ゲート絶縁膜を介して、第１電極、電極間絶縁膜および第２電極が積層されると共に前記電極間絶縁膜を貫通して前記第１電極および前記第２電極が接触した第２ゲート電極を有し、前記第１電極は前記メモリセル領域の電荷蓄積層と同層に構成されると共に前記第２電極は前記メモリセル領域の制御電極と同層に構成される周辺トランジスタを備えた周辺回路領域を備え、
前記周辺回路領域の前記周辺トランジスタの第２ゲート電極の側脇の素子分離溝内に埋込まれた素子分離絶縁膜の直上に前記電極間絶縁膜、および前記電極間絶縁膜の直上に前記第２電極が設けられ、
前記電極間絶縁膜は、前記空隙に面した部分に酸化膜を用いて形成され、
前記電極間絶縁膜は、プラズマ窒化処理を用いて形成される窒化膜を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
素子分離溝が形成された半導体基板と、
前記素子分離溝が形成された前記半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第１ゲート電極を有するメモリセルが多数形成されたメモリセル領域と、
前記素子分離溝の底部に埋込まれその上面が前記半導体基板の上面よりも低く形成された絶縁膜と、を備え、
前記第１ゲート電極の前記電極間絶縁膜および前記制御電極は前記素子分離溝上に渡って形成され、
前記電極間絶縁膜は、前記素子分離溝上に渡る前記電極間絶縁膜の直上と前記制御電極との間又は前記電極間絶縁膜の直下と前記絶縁膜との間に空隙を介して設けられたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電極間絶縁膜は、前記電荷蓄積層の上面との間に空洞を介して設けられることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体基板上にゲート絶縁膜を介して、第１電極、電極間絶縁膜および第２電極が積層されると共に前記電極間絶縁膜を貫通して前記第１電極および前記第２電極が接触した第２ゲート電極を有し、前記第１電極は前記メモリセル領域の電荷蓄積層と同層に構成されると共に前記第２電極は前記メモリセル領域の制御電極と同層に構成される周辺トランジスタを備えた周辺回路領域を備え、
前記周辺回路領域の前記周辺トランジスタの第２ゲート電極の側脇の素子分離溝内に埋込まれた素子分離絶縁膜の直上に前記電極間絶縁膜、および前記電極間絶縁膜の直上に前記第２電極が設けられていることを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記電極間絶縁膜は、前記空隙に面した部分に酸化膜を用いて形成されることを特徴とする請求項２ないし４の何れかに記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層、前記トンネル絶縁膜、前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に上面が前記半導体基板の上面より下方に位置するように素子分離絶縁膜を埋込む工程と、
前記電荷蓄積層の上面および側面の少なくとも一部、前記素子分離絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御電極を形成する工程と、
前記制御電極、前記電極間絶縁膜、前記電荷蓄積層、および前記トンネル絶縁膜を加工して第１ゲート電極を分断する工程と、を備え、
前記電極間絶縁膜を形成する前又は後に、前記素子分離絶縁膜上で且つ前記トンネル絶縁膜の直下側脇に犠牲膜を形成する工程と、
前記電極間絶縁膜を形成した後、形成された前記犠牲膜を除去する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、ＮＡＮＤフラッシュメモリ装置を構成するメモリセルは、浮遊電極（ＦＧ）および制御電極（ＣＧ）を積層したフローティングゲート型の積層ゲート電極構造を採用したものが知られている。近年、不揮発性半導体記憶素子の微細化、高集積化の進展に伴い、メモリセルのゲート長、ゲート幅が縮小化され、隣接セル間の容量結合の影響が無視できなくなってきている。
【０００３】
隣接メモリセル間の干渉効果が大きくなると、メモリセルの閾値電圧分布が拡大しデータの信頼性に劣る。各メモリセルは、半導体基板上にトンネル絶縁膜を介して浮遊電極、制御電極を備え、これらの電極間に電極間絶縁膜を設けている。そして、隣接メモリセル間に素子分離領域を設け、当該素子分離領域に素子分離絶縁膜を埋込むことで必要な素子特性を得ている。
【０００４】
素子特性の一指標となるカップリング比Ｃｒは、Ｃr＝Ｃipd／（Ｃipd＋Ｃox）と表すことができ、制御電極および浮遊電極間のキャパシタンスＣipdを大きくしたり、半導体基板および浮遊電極間のキャパシタンスＣoxを小さくすることで特性を良好にできる。トンネル絶縁膜の脇には素子分離絶縁膜が形成されているが、素子の微細化の要求に伴い、この素子分離絶縁膜を通じた電界が無視できなくなりキャパシタンスＣoxが増大してしまう。キャパシタンスＣoxが増大すると、カップリング比が低くなり書込み特性が劣ってしまう。
【０００５】
また、メモリセルを書込非選択にするときには、選択ゲートをオフしてメモリセルのチャネルをフローティング状態にする。メモリセルのチャネルがフローティング状態になると制御電極の印加電圧がカップリングしチャネル電位が高くなる。チャネル電位が高くなると原理的には浮遊電極およびチャネル間の電位差不足によって浮遊電極への電子注入が抑制され書込み処理が行われなくなる。
【０００６】
しかしながら、メモリセルの高集積化の傾向に伴い、素子分離領域の幅が縮小化されているため隣接干渉効果が高くなり、隣接チャネル間容量も大きくなる。仮に、書込選択メモリセルが書込非選択メモリセルに隣接したときには、書込選択メモリセルのチャネルが書込非選択メモリセルのチャネルに容量結合し互いのチャネル電位の影響を受けやすくなる。すると、書込選択メモリセルに非書込みしたり、書込非選択メモリセルに誤書込みしたりしてしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許８００８１４９号明細書
【特許文献２】米国特許７９１５１５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
カップリング比の低下を抑制しメモリセルの書込特性の劣化を抑制しつつ隣接メモリセルの素子領域間の干渉効果を抑制できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は次の構成を備える。素子分離溝が形成された半導体基板を備える。素子分離溝が形成された半導体基板上にトンネル絶縁膜を介して、電荷蓄積層、電極間絶縁膜および制御電極を積層した第１ゲート電極を有するメモリセルが多数形成されたメモリセル領域を備える。素子分離溝の底部に埋込まれその上面が半導体基板の上面よりも低く形成された絶縁膜を備える。第１ゲート電極の電極間絶縁膜および制御電極は素子分離溝上に渡って形成されている。電極間絶縁膜は、素子分離溝上に渡る電極間絶縁膜の直上と制御電極との間又は電極間絶縁膜の直下と絶縁膜との間に空隙を介して設けられている。
【００１０】
実施形態に係る不揮発性半導体記憶装置の製造方法は次に示す製造工程を備える。半導体基板上にトンネル絶縁膜を形成する工程を備える。トンネル絶縁膜上に電荷蓄積層を形成する工程を備える。電荷蓄積層、トンネル絶縁膜、半導体基板に素子分離溝を形成する工程を備える。素子分離溝内に上面が半導体基板の上面より下方に位置するように素子分離絶縁膜を埋込む工程を備える。電荷蓄積層の上面および側面の少なくとも一部、素子分離絶縁膜上に電極間絶縁膜を形成する工程を備える。電極間絶縁膜上に制御電極を形成する工程を備える。制御電極、電極間絶縁膜、電荷蓄積層、およびゲート絶縁膜を加工して第１ゲート電極を分断する工程を備える。電極間絶縁膜を形成する前又は後に、素子分離絶縁膜上で且つトンネル絶縁膜の直下側脇に犠牲膜を形成する工程を備える。電極間絶縁膜を形成した後、形成された犠牲膜を除去して当該除去領域にエアギャップを設ける工程を備える。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態についてメモリセル領域の一部を示す電気的構成図
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す平面図
【図３】（ａ）はメモリセルの構造を図２（ａ）中のＡ−Ａ線に沿って示す縦断面図、（ｂ）はメモリセルの構造を図２（ａ）中のＢ−Ｂ線に沿って示す縦断面図
【図４】エアギャップ形成領域を示す要部の斜視図
【図５】（ａ）は周辺回路領域のゲート電極構造を図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図、（ｂ）は周辺回路領域のゲート電極構造を図２（ｂ）中のＤ−Ｄ線に沿って示す模式的な縦断面図
【図６】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１）
【図７】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その１）
【図８】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その２）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その２）
【図９】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その２）
【図１０】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その３）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その３）
【図１１】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その３）
【図１２】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その４）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その４）
【図１３】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その４）
【図１４】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その５）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その５）
【図１５】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その５）
【図１６】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その６）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その６）
【図１７】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その６）
【図１８】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その７）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その７）
【図１９】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その８）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その８）
【図２０】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その７）
【図２１】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その９）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その９）
【図２２】（ａ）は製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その８）、（ｂ）は製造途中における図２（ｂ）中のＤ−Ｄ線に沿って示す模式的な縦断面図
【図２３】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１０）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１０）
【図２４】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その９）
【図２５】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１１）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１１）
【図２６】トンネル絶縁膜周辺に生じる電界分布の説明図
【図２７】メモリセルのチャネルに生じる容量成分の説明図
【図２８】第２実施形態のメモリセル領域における要部の縦断面図（（ａ）は図３（ａ）相当図、（ｂ）は図３（ｂ）相当図）
【図２９】周辺回路領域における要部の縦断面図（図５（ａ）相当図）
【図３０】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１２）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１２）
【図３１】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な縦断面図（その１０）
【図３２】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１３）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１３）
【図３３】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１４）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１４）
【図３４】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１５）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１５）
【図３５】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１６）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１６）
【図３６】第３実施形態のメモリセル領域における要部の縦断面図（（ａ）は図３（ａ）相当図、（ｂ）は図３（ｂ）相当図）
【図３７】周辺回路領域における要部の縦断面図（（ａ）は図５（ａ）相当図、（ｂ）は図５（ｂ）相当図）
【図３８】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１６）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１６）
【図３９】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１７）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１７）
【図４０】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す模式的な縦断面図（その１８）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す模式的な縦断面図（その１８）
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の第１実施形態について図１ないし図２７を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１３】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域Ｍに形成されるメモリセルアレイの一部の等価回路図を示している。
【００１４】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニットＳＵを行列状に備える。このＮＡＮＤセルユニットＳＵは、２つの選択トランジスタＴｒｓ１，Ｔｒｓ２と、これらの選択トランジスタＴｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルＴｒｍとを備える。なお、選択トランジスタＴｒｓ１とメモリセルＴｒｍとの間、選択トランジスタＴｒｓ２とメモリセルＴｒｍとの間、にそれぞれダミートランジスタを設けても良い。
【００１５】
図１中、Ｘ方向（ワード線方向に相当）に配列されたメモリセルＴｒｍはワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択トランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。また、図１中Ｘ方向に配列された選択トランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択トランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。
【００１６】
ビット線コンタクトＣＢは、図１中Ｘ方向に交差するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、１ブロックの選択トランジスタＴｒｓ２のソース領域はソース線ＳＬに共通接続されている。
【００１７】
図２（ａ）はメモリセル領域Ｍの一部のレイアウトパターンを平面図で示しており、図２（ｂ）は周辺回路領域Ｐの一部のレイアウトパターンを平面図で示している。図２（ａ）に示すように、メモリセル領域Ｍには、半導体基板１にＳＴＩ構造の素子分離領域２がＹ方向に沿って延伸している。この素子分離領域２はＸ方向に所定間隔で複数本形成されており、これにより複数の素子領域３をＸ方向に分離している。メモリセルＴｒｍを結合するワード線ＷＬはＸ方向に沿って延伸する。このワード線ＷＬは図２（ａ）中のＹ方向に所定間隔で複数本（例えば６４本）形成される。
【００１８】
また、選択トランジスタＴｒｓ１を結合する選択ゲート線ＳＧＬ１はＸ方向に沿って延伸する。この選択ゲート線ＳＧＬ１は図２中のＹ方向にビット線コンタクトＣＢの構成領域を挟んで形成される。一対の選択ゲート線ＳＧＬ１間の素子領域３上にはビット線コンタクトＣＢがそれぞれ形成されている。なお図２（ａ）には示していないが、図１に示すように選択トランジスタＴｒｓ２を結合する選択ゲート線ＳＧＬ２はＸ方向に沿って延伸する。
【００１９】
図２（ａ）に示すように、ワード線ＷＬと交差する素子領域３にはメモリセルＴｒｍのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域３上には選択トランジスタＴｒｓ１の選択ゲート電極ＳＧが形成されている。図２（ａ）には示さないが、選択ゲート線ＳＧＬ２と交差する素子領域３上には選択トランジスタＴｒｓ２の選択ゲート電極（図示せず）が形成されている。
【００２０】
また、図２（ｂ）に示す周辺回路領域Ｐにおいては、半導体基板１にＳＴＩ構造の素子分離領域２２が形成されており、素子領域２３がこの素子分離領域２２により島状に分離している。ゲート電極ＰＧはこの素子領域２３を横切るように形成されている。周辺回路領域Ｐのトランジスタ（周辺トランジスタ）は、このゲート電極ＰＧと当該ゲート電極ＰＧの脇に位置して半導体基板１の素子領域２３の表層に形成されたドレイン／ソース領域を備える。周辺回路領域Ｐには、高耐圧トランジスタ（周辺トランジスタ）Ｔｐや低耐圧トランジスタなど、メモリセルＴｒｍを駆動するための種々のトランジスタが構成されている。
【００２１】
以下、図３（ａ），図３（ｂ）、図４を参照しながらメモリセル領域Ｍにおけるゲート電極の構造について説明する。図３（ａ）に示すように、半導体基板１の表層には素子分離溝４が形成されている。この素子分離溝４はＸ方向に離間して複数形成される。これらの素子分離溝４は素子領域３を図２中のＸ方向に分離している。素子分離溝４内には素子分離絶縁膜５が形成されている。
【００２２】
素子分離絶縁膜５は、素子分離溝４の内面に沿って形成されたライナー酸化膜５ａと、このライナー酸化膜５ａの内側に形成された塗布型酸化膜５ｂとを備える。素子分離領域２はこの素子分離絶縁膜５を備えると共に当該素子分離絶縁膜５上にエアギャップ（空隙）ＡＧを備える。
【００２３】
この素子分離領域２は各ゲート電極ＭＧを電気的に分離している。ゲート電極ＭＧは、半導体基板１上にトンネル絶縁膜６を介して形成され、電荷蓄積層となる浮遊電極ＦＧ、および、浮遊電極ＦＧ上に電極間絶縁膜７を介して形成された制御電極ＣＧを備える。
【００２４】
トンネル絶縁膜６には例えばシリコン酸化膜が用いられる。また、浮遊電極ＦＧには例えばリン（Ｐ）などの不純物がドープされた多結晶シリコン層８（図６以降参照）が用いられる。電極間絶縁膜７としては例えば酸化膜／窒化膜／酸化膜を含む所謂ＯＮＯ膜などを母体として用いられる。
【００２５】
制御電極ＣＧは、例えばリン（Ｐ）などの不純物がドープされた多結晶シリコン層９ａ、９ｂと、この多結晶シリコン層９ａ、９ｂの上部をタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属でシリサイド化したシリサイド層１０とを備えた導電層を含んでいる。この制御電極ＣＧは、その構成全てにシリサイド層を用いても良い。この制御電極ＣＧは図２（ａ）に示すワード線ＷＬによって結合される。
【００２６】
ライナー酸化膜５ａは、半導体基板１の表面下の素子分離溝４の内面に沿って形成される。このライナー酸化膜５ａは浮遊電極ＦＧの下側面、トンネル絶縁膜６の側面に沿って形成されていても良い。塗布型酸化膜５ｂはライナー酸化膜５ａの内側に埋込まれ、その上面がトンネル絶縁膜６の下面（半導体基板１の上面）よりも下方に位置している。
【００２７】
そして、電極間絶縁膜７は、浮遊電極ＦＧの上面および側面、ライナー酸化膜５ａの内側面、塗布型酸化膜５ｂの上面上に沿って連続して形成される。電極間絶縁膜７は、浮遊電極ＦＧと制御電極ＣＧとの対向部分に窒化膜７ａを備える。この窒化膜７ａは電極間絶縁膜７の最上部に形成され、各浮遊電極ＦＧの上部を覆うように形成されている。窒化膜７ａは各浮遊電極ＦＧの上部間で分断されている。
【００２８】
また、電極間絶縁膜７と浮遊電極ＦＧの上部先端部との間には空洞ＡＧａが設けられている。微細化に伴い浮遊電極ＦＧの上部先端部が尖っていると、この先端部の尖頭部に電界集中が生じる。このため空洞ＡＧａを設けることで浮遊電極ＦＧの尖頭部における電界集中を緩和している。
【００２９】
また、図３（ｂ）に示すように、メモリセルＴｒｍは、半導体基板１上にトンネル絶縁膜６を介して形成されたゲート電極ＭＧと、このゲート電極ＭＧの両脇の半導体基板１の表層に形成されたｎ型の不純物拡散層１２とを含む。メモリセルＴｒｍのゲート電極ＭＧはＹ方向に並設されている。なお、本実施形態の特徴には関係しないため詳細説明を省略するが、ライナー絶縁膜および層間絶縁膜が制御電極ＣＧ上に積層されている。
【００３０】
図４にメモリセル領域Ｍの斜視図を示すように、前述したエアギャップＡＧは、トンネル絶縁膜６の側面脇、当該トンネル絶縁膜６の直下の半導体基板１の表層の側脇、浮遊電極ＦＧの下部の側脇、に設けられており、Ｙ方向に沿って延伸する。電極間絶縁膜７はこのエアギャップＡＧの下側を覆うように形成されている。電極間絶縁膜７はＹ方向に複数形成され、それぞれＹ方向に沿って形成されている。
【００３１】
以下、周辺回路の高耐圧トランジスタＴｐのゲート電極構造について、図５（ａ）、図５（ｂ）を参照して説明する。図５（ａ）は、図２（ｂ）中のＣ−Ｃ線に沿う断面図であり、図５（ｂ）は、図２（ｂ）中のＤ−Ｄ線に沿う断面図を示す。図５（ａ）に示すように、半導体基板１の表層にはＳＴＩ構造の素子分離領域２２が形成されている。
【００３２】
素子分離領域２２は、メモリセル領域Ｍの素子分離溝４の開口幅より大きい開口幅を有する素子分離溝２４により区画されており、当該素子分離溝２４内に素子分離絶縁膜２５を備える。素子分離絶縁膜２５は、素子分離溝２４の内面に沿って形成されたライナー酸化膜２５ａと、このライナー酸化膜２５ａの内側に形成された塗布型酸化膜２５ｂとを備える。
【００３３】
素子領域２３には、メモリセルＴｒｍのトンネル絶縁膜６よりも膜厚の厚い高耐圧トランジスタＴｐ用のゲート絶縁膜２６が形成されている。このゲート絶縁膜２６は、トンネル絶縁膜６と同質の膜であり例えばシリコン酸化膜を用いている。このゲート絶縁膜２６の上にはゲート電極ＰＧが構成されている。
【００３４】
ゲート電極ＰＧは、ゲート絶縁膜２６上に、不純物がドープされた多結晶シリコン層２８、電極間絶縁膜２７、多結晶シリコン層２９、シリサイド層３０を積層して形成される。素子分離絶縁膜２５はこのゲート電極ＰＧの多結晶シリコン層２８、ゲート絶縁膜２６の横脇に埋め込まれている。
【００３５】
図５（ａ）および図５（ｂ）に示すように、電極間絶縁膜２７には開口が形成され、この開口を介して多結晶シリコン層２８および２９が接触する。多結晶シリコン層２８の側端上面上には電極間絶縁膜２７が形成され、多結晶シリコン層２８と電極間絶縁膜２７との間に空洞ＡＧａが形成されている。
【００３６】
更に、ゲート電極ＰＧは、電極分離用の溝３１により互いに電気的に分離されている。ゲート電極ＰＧの側壁には例えばシリコン酸化膜を含むスペーサ膜３２が形成され、このスペーサ膜３２の外側には層間絶縁膜としてＰＭＤ膜３３が形成される。
【００３７】
次に、上記構成の不揮発性半導体記憶装置の製造方法について図６ないし図２５を参照して説明する。なお、図６、図８、図１０、図１２、図１４、図１６、図１８、図１９、図２１、図２３、図２５は、メモリセル領域Ｍの製造方法の一段階を模式的な縦断面図で示す。
【００３８】
図６（ａ）、図８（ａ）、図１０（ａ）、図１２（ａ）、図１４（ａ）、図１６（ａ）、図１８（ａ）、図１９（ａ）、図２１（ａ）、図２３（ａ）、図２５（ａ）は図２（ａ）中のＡ−Ａ線に沿う断面図を示す。また、図６（ｂ）、図８（ｂ）、図１０（ｂ）、図１２（ｂ）、図１４（ｂ）、図１６（ｂ）、図１８（ｂ）、図１９（ｂ）、図２１（ｂ）、図２３（ｂ）、図２５（ｂ）は図２（ａ）中のＢ−Ｂ線に沿う縦断面図を示す。図７、図９、図１１、図１３、図１５、図１７、図２０、図２２（ａ）、図２４は、周辺回路領域Ｐの製造方法を模式的に示す図２（ｂ）中のＣ−Ｃ線に沿う縦断面図である。図２２（ｂ）は、周辺回路領域Ｐの製造方法を図２（ｂ）中のＤ−Ｄ線に沿って示す縦断面図である。
【００３９】
まず、図６（ａ）、図６（ｂ）、図７に示すように、半導体基板１の上面にトンネル絶縁膜６、ゲート絶縁膜２６を熱酸化法により形成する。これらのトンネル絶縁膜６、ゲート絶縁膜２６は、厚さが互いに異なるため、まずゲート絶縁膜２６が形成される部分に、その膜厚がゲート絶縁膜２６の膜厚に対しトンネル絶縁膜６の膜厚分だけ薄い酸化膜を形成する。その後、半導体基板１の全体を熱酸化し、異なる厚さのトンネル絶縁膜６とゲート絶縁膜２６とを形成する。メモリセル領域Ｍのトンネル絶縁膜６の膜厚は例えば６ｎｍ程度とし、周辺回路領域Ｐのゲート絶縁膜２６の膜厚はメモリセル領域Ｍのトンネル絶縁膜６より厚くする。
【００４０】
続いて、トンネル絶縁膜６の上に浮遊電極ＦＧとなる多結晶シリコン層８をＣＶＤ法により例えば１００ｎｍ程度の厚さだけ堆積する。このとき同一プロセスで多結晶シリコン層２８を周辺回路領域Ｐに堆積する。なお、便宜上、メモリセル領域Ｍと周辺回路領域Ｐとで符号８、２８を使い分けているが、これらの多結晶シリコン層８、２８は同層に同時に堆積される。
【００４１】
続いて、多結晶シリコン層８、２８上に空洞ＡＧａを形成するための犠牲膜３６を堆積する。この犠牲膜３６を例えば５ｎｍ以下の膜厚で形成する。この犠牲膜３６としては、酸化膜、シリコン膜に対してエッチングの選択比を大きく取れる材質の膜であれば何れの膜でも良く、例えばシリコン窒化膜を用いても良いし、金属などの膜であっても加工が比較的容易であると共に選択比を大きく取れる膜を用いても良い。
【００４２】
次に、マスクとしてシリコン窒化膜３８をＣＶＤ法により堆積し、次に、ハードマスクとしてシリコン酸化膜３９をＣＶＤ法によって堆積する。この後、シリコン酸化膜３９上にフォトレジスト（図示せず）を塗布し、露光後、現像することによってフォトレジストをパターニングする。
【００４３】
次に、図８（ａ）、図８（ｂ）、図９に示すように、パターニングされたレジストをマスクとしてＲＩＥ(Reactive Ion Etching)法によりシリコン酸化膜３９を異方性エッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜３９をマスクとしてＲＩＥ法によりシリコン窒化膜３８をエッチングし、続いて、犠牲膜３６、多結晶シリコン層８、２８、トンネル絶縁膜６、ゲート絶縁膜２６、および半導体基板１の上部を異方性エッチングする。これにより、素子分離溝４、２４を同時に形成する。
【００４４】
次に、図１０（ａ）、図１０（ｂ）、図１１に示すように、素子分離溝４、２４の内面に沿ってＨＴＯによるライナー酸化膜５ａをＬＰ−ＣＶＤ法により形成する。続いて、ライナー酸化膜５ａの内側に塗布技術を用いて絶縁用の塗布液（例えばポリシラザン）を流し、素子分離溝４、２４内に形成する。
【００４５】
そして、シリコン窒化膜３８をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法により平坦化することでシリコン窒化膜３８上のシリコン酸化膜３９を除去し、素子分離溝４、２４内に塗布型酸化膜５ｂ、２５ｂを残す。そして、マスクとなるシリコン窒化膜３８を例えば化学薬液を用いてウェットエッチングして剥離し、犠牲膜３６の上面を露出させる。
【００４６】
次に、図１２（ａ）、図１２（ｂ）に示すように、メモリセル領域Ｍにおいて素子分離絶縁膜５の上部を例えばフッ酸溶液によってエッチバックする。このとき、トンネル絶縁膜６の下面よりも下方まで素子分離絶縁膜５（特に塗布型酸化膜５ｂ）をエッチバックする。他方、周辺回路領域Ｐにおいては、犠牲膜３６および素子分離絶縁膜２５上にマスクを予め形成しておくことで素子分離絶縁膜２５の上面をエッチングしない（図１３参照）。
【００４７】
続いて、図１４（ａ）、図１４（ｂ）に示すように電極間絶縁膜７を全面に形成する。メモリセル領域Ｍにおける電極間絶縁膜７の形成領域は、素子分離絶縁膜５の上面、半導体基板１の上側面、トンネル絶縁膜６の側面、多結晶シリコン層８の側面、犠牲膜３６の側面および上面となる。このタイミングで形成する電極間絶縁膜７としては、例えばＯ、ＯＮＯ、ＯＮＯＮＯ（但し、Ｏは酸化膜、Ｎは窒化膜）のように酸化膜と窒化膜とを繰返し形成するが最下層、最上層には酸化膜を形成する。
【００４８】
酸化膜を最下層、最上層に形成する理由は、犠牲膜３６を後述工程で剥離することになるが、犠牲膜３６として窒化膜を用いたときに電極間絶縁膜７の最上層、最下層との間でエッチング選択性を高く取得するためである。また、電極間絶縁膜７を形成するとき、特に窒化膜（Ｎ）を形成するときには一般的なＣＶＤ法を使用しないことが望ましく、プラズマ窒化（例えばＳＰＡ（Slot Plane Antenna）窒化）を行って成膜すると良い。なお、ＡＬＤ−ＣＶＤ法を用いて成膜しても良い。
【００４９】
これは、犠牲膜３６（後述の犠牲膜３７も同様）をウェットエッチング処理して除去する際に電極間絶縁膜７もエッチング液に曝されるため、このウェットエッチング耐性を向上するためである。このとき最下層に酸化膜を用いると共に、その上層に窒化膜を形成すると良い。そして、必要に応じて酸化膜および窒化膜の成膜を繰り返し行い、最上層に酸化膜を形成すると良い。すると、Ｏ膜、ＯＮＯ膜、ＯＮＯＮＯ膜などの各種積層膜構造を形成できる。この電極間絶縁膜７は、図１５に示すように周辺回路領域Ｐにも同時に形成される。
【００５０】
また、電極間絶縁膜７が、トンネル絶縁膜６の側面、半導体基板１の素子分離溝４の内面に沿って形成されるため、所望のエアギャップＡＧ幅を得るため、電極間絶縁膜７を薄膜化して構成すると良い。なお、この製造段階で電極間絶縁膜７を薄膜化したとしても後の窒化膜７ａの成膜処理でその膜厚が補償される。
【００５１】
続いて、図１６（ａ）、図１６（ｂ）、図１７に示すように、電極間絶縁膜７の上に犠牲膜３７を形成する。この犠牲膜３７には、塗布型酸化膜５ｂおよびライナー酸化膜５ａに対してエッチング選択比の高い膜を使用すると良く、例えばシリコン窒化膜を用いると良い。また、犠牲膜３７としては犠牲膜３６と同質の膜を用いると良い。
【００５２】
続いて、図１８（ａ）、図１８（ｂ）に示すように、犠牲膜３７をエッチバックし、当該犠牲膜３７の上面が電極間絶縁膜７の頂点よりも下方に位置するように除去する。犠牲膜３７をエッチバックすると膜厚が薄くなる。また、前述したようにエアギャップＡＧ幅を大きくするため、このタイミングでは電極間絶縁膜７が薄膜化されている。このため、当該電極間絶縁膜７の膜厚を補償するため再度トップ部に窒化膜７ａを形成する（図１９（ａ）、図１９（ｂ）参照）。
【００５３】
この窒化膜７ａの成膜方法は、前述と同様の理由からプラズマ窒化を用いると良い。周辺回路領域Ｐにおいても、図２０に示すように、同様に電極間絶縁膜２７上にトップ部の窒化膜２７ａが形成される。なお、説明の便宜上、符号２７、２７ａとしているが、電極間絶縁膜７、２７は同時に成膜され、その後、窒化膜７ａ、２７ａもまた同時に成膜される。
【００５４】
続いて、図２１（ａ）、図２１（ｂ）に示すように、不純物がドープされた多結晶シリコン層９ａ、９ｂをＣＶＤ法で堆積する。周辺回路領域Ｐも同様に多結晶シリコン層２９ａ、２９ｂが形成される（図２２（ａ）、図２２（ｂ）参照）が、この領域では多結晶シリコン層２９ａを堆積し、電極間絶縁膜７を分断加工した後に、さらに多結晶シリコン層２９ｂを堆積する。このように処理することで多結晶シリコン層２９ｂを多結晶シリコン層８と接触させる。
【００５５】
次に、図２３（ａ）、図２３（ｂ）、図２４に示すように、多結晶シリコン層９ｂ、２９ｂの上に例えばＣＶＤ法によりＲＩＥ法のマスクとしてシリコン窒化膜４０、シリコン酸化膜４１を積層する。
【００５６】
次に、図２５（ａ）、図２５（ｂ）に示すようにゲート加工処理を行う。この加工処理では、素子分離溝４を形成するためのマスクパターンと直交するマスクパターンをシリコン酸化膜４１上に形成し、このマスクパターンをマスクとしてＲＩＥ法によりシリコン酸化膜４１をエッチングし、そして、エッチング処理後にマスクパターンを除去し、シリコン酸化膜４１をマスクとしてシリコン窒化膜４０をエッチングし、続いて、エッチングしたシリコン窒化膜４０をマスクとして多結晶シリコン層９、電極間絶縁膜７、多結晶シリコン層８、を順次エッチングすることで電極分離用の溝を形成する。これにより、メモリセル領域Ｍのゲート電極ＭＧを複数に加工する（図２５（ｂ）参照）。なお、周辺回路領域Ｐのゲート電極ＰＧなどもこの工程で分離加工される。
【００５７】
このようなゲート加工処理が施されると、メモリセル領域Ｍの多結晶シリコン層８の上面と電極間絶縁膜７との間の犠牲膜３６の側面が露出する。また、多結晶シリコン層８の脇に形成された犠牲膜３７の側面の少なくとも一部が露出する。
【００５８】
次に、これらの犠牲膜３６、３７をウェットエッチングで除去する。この犠牲膜３６、３７として例えばシリコン窒化膜を用いたときには、高温の燐酸（Ｈ３ＰＯ４）を用いて除去する。すると、多結晶シリコン層８の上面上に空洞ＡＧａを設けることができ、当該多結晶シリコン層８の脇にエアギャップＡＧを設けることができる。ゲート加工後に犠牲膜３６、３７を除去しているため、この除去タイミングでは電極間絶縁膜７の側面が露出する。したがって、電極間絶縁膜７を構成する窒化膜がエッチング液に曝されることにより中空となる懸念を生じるが、この窒化膜が前述したようにプラズマ窒化処理で形成されていると、ウェットエッチング耐性を向上でき当該窒化膜を目的の膜厚だけ容易に残留させることができる。
【００５９】
また、素子分離溝４、２４の底部に例えばポリシラザンを絶縁膜として埋込んでいるときには、犠牲膜３６としてのシリコン窒化膜を除去するときに、十分なエッチング選択比を取ることができ、エッチング処理時間を懸念することなく綺麗に犠牲膜３６を剥離できる。
【００６０】
以下の工程は、公知技術を採用すれば良いため詳細説明を省略するが、各ゲート電極ＭＧ、ＰＧの側壁に沿ってＣＶＤ法により保護膜（図示せず）を形成する。イオン注入法と熱アニール法を用いてソース／ドレイン領域となる不純物拡散層１２（図２５、図３（ｂ）参照）を形成し、多結晶シリコン層９ｂの上部に金属によるシリサイド層を形成した後、ライナー絶縁膜、層間絶縁膜を形成し、その後、コンタクトＣＢなどを形成する。以上のようにして、メモリセルＴｒｍ、周辺回路領域Ｐの高耐圧トランジスタＴｐを形成できる。
【００６１】
このようにして得られたメモリセルＴｒｍの書込制御方法の説明を行う。メモリセルＴｒｍは、浮遊電極ＦＧの電荷蓄積状態に応じてデータを不揮発的に記憶する。例えば、メモリセルＴｒｍは、その浮遊電極ＦＧに電子注入された閾値電圧の高い状態を例えば"０"データ、浮遊電極ＦＧの電子をチャネルに放出させた閾値電圧の低い状態を"１"データとし、これにより２値データ記憶を行う。近年では、メモリセルＴｒｍの閾値電圧分布をより細分化することで４値記憶などの多値記憶も行われているが、説明の簡単化のため２値データ記憶について説明する。
【００６２】
メモリセルＴｒｍに"０"を書込むためには、図示しない周辺回路が半導体基板１のｐウェルとビット線ＢＬとに０Ｖ、書込対象セルの制御電極ＣＧにＶｃｇ１（＞０）、それ以外の書込非対象セルの制御電極ＣＧにＶｃｇ２（＜Ｖｃｇ１）、を印加する。このとき、チャネルにはビット線ＢＬの電位０Ｖが転送される。書込対象セルの浮遊電極ＦＧと半導体基板１の表層のチャネルとの電位差に応じて、トンネル絶縁膜６にトンネル電流が流れる。
【００６３】
これにより浮遊電極ＦＧに電子が注入され、書込対象セルに"０"データが書込まれる。メモリセルＴｒｍの書込特性を改善するためには、制御電極ＣＧの印加電圧を浮遊電極ＦＧに大きく影響させることが望ましい。この影響を表す指標としてカップリング比（Ｃr）と称される指標がある。
【００６４】
制御電極ＣＧと浮遊電極ＦＧとの間で電極間絶縁膜７を挟んだキャパシタンスをＣipdとし、浮遊電極ＦＧと半導体基板１のチャネルとの間でトンネル絶縁膜６を挟んだトンネル容量をＣoxとすれば、カップリング比は、Ｃr＝Ｃipd／（Ｃipd＋Ｃox）と表すことができる。この式を適用すれば、カップリング比Ｃｒを増加させるには、キャパシタンスＣipdを増加させるか、又は、トンネル容量Ｃoxを減少させると良いことがわかる。
【００６５】
特に、メモリセルＴｒｍは、トンネル絶縁膜６脇に絶縁膜が埋込まれていると、トンネル容量Ｃoxにはトンネル絶縁膜６脇に生じる容量成分Ｃ（図２６参照）が加算されることになりカップリング比Ｃrが減少する。したがって、エアギャップＡＧをトンネル絶縁膜６脇の素子分離領域２に設けるとトンネル容量Ｃoxを低減できる。これにより書込特性を改善できる。
【００６６】
他方、ＮＡＮＤセルユニットＳＵを非選択にして書込禁止（"１"書込）にするときには、ビット線ＢＬの電位をＶｄｄ電位とし、ソース線ＳＬ側の選択トランジスタＴｒｓ２をオフし、当該書込非選択セルユニットＳＵのチャネルをフローティング状態とする。チャネルをフローティング状態にすることにより、制御電位Ｖｃｇ１、Ｖｃｇ２が制御電極ＣＧに与えられたとしてもカップリングによってチャネル電位Ｖchが上昇し、浮遊電極ＦＧへの電子注入が抑制される。このとき効率的にチャネル電位Ｖchを上昇させることが望ましい。
【００６７】
メモリセルＴｒｍのチャネル付近に生じる容量成分は、図２７に示すように、主にキャパシタンスＣipd、トンネル容量Ｃox、隣接チャネル間容量Ｃch-ch、半導体基板１中に生じる空乏層容量Ｃp-n、などによって決定される。メモリセルＴｒｍの集積度を向上させるためには、メモリセルＴｒｍのチャネル間の間隔を縮小化すると良いが、このとき隣接チャネル間容量Ｃch-chが増加する。
【００６８】
前述したように、書込時には、書込選択セルユニットＳＵのチャネルはビット線ＢＬの電位（〜０Ｖ）となり、書込非選択セルユニットＳＵのチャネルはビット線ＢＬの電位Ｖｄｄ（＞０）の影響を受けて０Ｖを上回る電位となる。
【００６９】
隣接チャネル間容量Ｖch-chが増加すると、書込非選択セルユニットＳＵのチャネル電位Ｖchは、書込選択セルユニットＳＵのチャネルの電位（Ｖch＝〜０Ｖ）の影響を受けて上昇しにくくなる。したがって、エアギャップＡＧをトンネル絶縁膜６の脇の素子分離領域２に設けると、隣接チャネル間容量Ｃch-chを低減できる。これにより、書込非選択セルユニットＳＵのチャネル電位Ｖchは、書込選択セルユニットＳＵのチャネル電位Ｖchの影響を受けにくくなり、書込非選択セルユニットＳＵのチャネル電位Ｖchを効率的に上昇させることができる。
【００７０】
本実施形態によれば、トンネル絶縁膜６の直下側脇の素子分離領域２（半導体基板１の上部）にエアギャップＡＧを設けたので、隣接チャネル間容量Ｃch-chを低減でき、隣接メモリセル間の干渉効果を低減できる。したがってカップリング比の低下を抑制しメモリセルＴｒｍの書込特性の劣化を抑制できる。
【００７１】
また、電極間絶縁膜７が、半導体基板１の上面より下方に位置して素子分離絶縁膜５の上面に沿って形成されているため、隣接する浮遊電極ＦＧ間の電極間絶縁膜７を通じて電荷移動する距離を稼ぐことができ、隣接する浮遊電極ＦＧ間のリーク電流を抑制できる。
【００７２】
また、浮遊電極ＦＧの上面と電極間絶縁膜７との間に空洞ＡＧａを形成したので、浮遊電極ＦＧと制御電極ＣＧとの間の距離を稼ぐことができ、浮遊電極ＦＧの先端部が尖った形状になったとしても電界集中を緩和できる。これによりリーク電流を低減でき、メモリセルＴｒｍの書込特性を向上できる。
【００７３】
また、犠牲膜３７のエッチバック時に電極間絶縁膜７が減膜されたとしても、電極間絶縁膜７の上面に窒化膜７ａを形成したので、窒化膜７ａにより電極間絶縁膜７としての特性を補償できる。
【００７４】
また、周辺回路領域Ｐには、メモリセル領域ＭのエアギャップＡＧに相当する空隙をゲート絶縁膜２６の直下側脇に設けていない。これは図５（ａ）に示す多結晶シリコン層２９のパターン飛びを防止するためである。すなわち、周辺回路領域Ｐをマスクすることなく空洞ＡＧａ形成用の素子分離絶縁膜５のエッチバック処理を行ってしまうと、素子分離絶縁膜２５の上面もエッチバックされてしまう。すると、素子分離絶縁膜２５の上面高さが低くなった後に多結晶シリコン層２９を堆積してしまうことになるためパターン飛びを起こす懸念を生じる。本実施形態では、周辺回路領域Ｐのゲート絶縁膜２６の直下側脇にエアギャップＡＧを設けていないためパターン飛びを防止できる。
【００７５】
また、素子分離絶縁膜２５の上面高さが低くなった後に、拡散層形成用の不純物（例えばリン（Ｐ）、ヒ素（Ａｓ））のイオンインプランテーションを行うと、周辺回路におけるパンチスルーが悪化し耐圧劣化する懸念を生じる。したがって、周辺回路領域Ｐの素子分離絶縁膜２５の上面をエッチバックしない方が良く、したがって周辺回路領域Ｐに空隙を設けるプロセスを採用しない方が良い。
【００７６】
（第２実施形態）
図２８ないし図３５は第２実施形態を示している。この第１実施形態と同一機能を有する構成には同一符号を付して説明を省略する。この第２実施形態では、図２８（ａ）、図２８（ｂ）、図２９に示すように、メモリセル領域Ｍおよび周辺回路領域Ｐの空洞ＡＧａを設けないように構成しているところにある。この構造以外は第１実施形態の構造と同じ構造となっている。本実施形態の説明では主にメモリセル領域Ｍの構造および製造方法を説明する。
【００７７】
前述実施形態では、多結晶シリコン層８上に犠牲膜３６を残留させていたが、本実施形態では、素子分離絶縁膜５の上面をエッチバックした後、多結晶シリコン層８上から犠牲膜３６を例えばウェットエッチング処理で剥離している（図３０（ａ）、図３０（ｂ）参照）。このとき、図３１に示すように、犠牲膜３６は周辺回路領域Ｐの多結晶シリコン層８上からも剥離されている。
【００７８】
その後、電極間絶縁膜７を形成する。この場合、メモリセル領域Ｍにおいては、電極間絶縁膜７を多結晶シリコン層８の上面上に直接接触させている（図３２（ａ）、図３２（ｂ）参照）。そして、犠牲膜３７を電極間絶縁膜７上に形成し（図３３（ａ）、図３３（ｂ）参照）、その後、犠牲膜３７をエッチバックし（図３４（ａ）、図３４（ｂ）参照）、膜厚補償用の窒化膜７ａを形成する（図３５（ａ）、図３５（ｂ）参照）。この後の製造工程は前述実施形態と同一である。
【００７９】
図２９にこのような製造工程を用いて製造した周辺回路領域Ｐの高耐圧トランジスタＴｐの最終構造を示している。周辺回路領域Ｐのゲート電極ＰＧの構造を利用してキャパシタを形成し、電極間絶縁膜２７の周辺構造をキャパシタ容量として用いることがある。
【００８０】
第１実施形態に示すように多結晶シリコン層２８の上面と電極間絶縁膜２７との間に空洞ＡＧａを形成し、多結晶シリコン層２８と制御電極ＣＧとの間の距離（電極間絶縁膜２７＋空洞ＡＧａ）を大きくすると、Ｃｚ＝ε×（Ｓ／ｄ）（但し、Ｃｚは容量、εは誘電率、Ｓは表面積、ｄは絶縁膜膜厚）で表される実効的な容量Ｃｚが減少する。このため、キャパシタの容量として必要な容量を確保しようとすると、キャパシタの面積ひいてはＮＡＮＤ型フラッシュメモリ装置のチップの面積が増大してしまう虞がある。
【００８１】
これに対し、本実施形態によれば、周辺回路領域Ｐにおいては、図２９に示すように、多結晶シリコン層２８の上面と電極間絶縁膜２７との間に空洞ＡＧａを形成していない。よって、電極間絶縁膜２７の実効的な膜厚が厚くならない。このことから、周辺回路領域Ｐにキャパシタを形成して電極間絶縁膜２７をキャパシタの容量として用いる場合、キャパシタひいてはＮＡＮＤ型フラッシュメモリ装置のチップの面積が増大することを抑制できる。
【００８２】
（第３実施形態）
図３６ないし図４０は第３実施形態を示している。第１または第２実施形態と同一または類似の構成には同一符号を付して説明を省略する。図３６（ａ）、図３６（ｂ）はメモリセル領域Ｍにおける図２（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿う断面図を示し、図３７（ａ）、図３７（ｂ）は周辺回路領域Ｐにおける図２（ｂ）のＣ−Ｃ線、Ｄ−Ｄ線に沿う断面図を示す。この第３実施形態では、図３６（ａ）、図３６（ｂ）に示すように、電極間絶縁膜７がトンネル絶縁膜６の上面より上方に形成されているところを特徴としている。なお、周辺回路領域Ｐでは図３７に示すように第２実施形態と同様の構造となる。
【００８３】
メモリセル領域Ｍでは、図３０（ａ）、図３０（ｂ）に示す製造段階を経た後、犠牲膜３７を堆積してエッチバックし（図３８（ａ）、図３８（ｂ）参照）後に、電極間絶縁膜７を形成し（図３９（ａ）、図３９（ｂ）参照）、多結晶シリコン層９ａ、９ｂの堆積処理を行い（図４０（ａ）、図４０（ｂ）参照）、ゲート加工処理を行った後に、犠牲膜３７を除去している。
【００８４】
この際、犠牲膜３７を形成した後に電極間絶縁膜７を形成しているため、電極間絶縁膜７の最下端をトンネル絶縁膜６の上面より上方に位置させることができる。このため、電極間絶縁膜７を厚く形成したとしてもエアギャップＡＧの幅に影響することがない。電極間絶縁膜７を犠牲膜３７の成膜後に形成することで、前述実施形態に示した膜厚補償用の窒化膜７ａを新たに電極間絶縁膜７上に堆積することなく形成でき、電極間絶縁膜７としての特性を保証できる。
【００８５】
その他の構造および製造工程については第２実施形態と同様となる。従って、第３実施形態の構造においても、隣接した素子領域３（チャネル）間にエアギャップＡＧを設けることができ、第２実施形態とほぼ同様の作用効果を得られる。特に、周辺回路領域Ｐの多結晶シリコン層２８の上部に空洞ＡＧａを構成していないため、前述実施形態と同様に、電極間絶縁膜２７をキャパシタ容量として用いる場合にチップ面積が増大することを抑制できる。
【００８６】
前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。ＮＡＮＤ型フラッシュメモリ装置に適用したが、その他のＥＥＰＲＯＭ、例えばＡＮＤ型等の不揮発性半導体記憶装置に適用できる。
【００８７】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
図面中、１は半導体基板、４は素子分離溝、５、２５は素子分離絶縁膜（絶縁膜）、６はメモリセルのトンネル絶縁膜、２６は周辺回路領域のゲート絶縁膜、７はメモリセルの電極間絶縁膜、７ａ、２７ａは窒化膜、２７は周辺回路領域の電極間絶縁膜、２８は多結晶シリコン層（第１電極）、２９は多結晶シリコン層（第２電極）、ＭＧはメモリセル領域のゲート電極（第１ゲート電極）、ＡＧはエアギャップ（空隙）、ＡＧａは空洞、ＣＧは制御電極、ＦＧは浮遊電極（電荷蓄積層）、Ｔｒｍはメモリセル、Ｍはメモリセル領域、Ｔｐは高耐圧トランジスタ（周辺トランジスタ）、Ｐは周辺回路領域、ＰＧは周辺回路領域のゲート電極（第２ゲート電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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