(57)【要約】【課題】電荷の注入効率を向上させるためにソース領域と電気的に接続する抵抗手段を設けたＭＩＳ型メモリトランジスタでは、書き込み信頼性は向上するものの、初期状態の読出しマージンが低下するという問題があった。【解決手段】ソース領域と電気的に接続する抵抗手段を備えるＭＩＳ型メモリトランジスタの構造にて、抵抗手段は、データ書き込みのときに、データ読み出しのときよりも抵抗値が低くなるようにする可変手段を有する。【選択図】図１
2013201336.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、ソース領域とドレイン領域と、これらに挟まれる部分にチャネル領域を備え、該チャネル領域の上部に電荷を蓄積するメモリ絶縁膜を介してゲート電極を有し、前記ソース領域と電気的に接続する抵抗手段を備え、
前記ゲート電極と前記ドレイン領域とに書込み電圧をそれぞれ印加して前記メモリ絶縁膜に電荷の注入を行うデータ書き込みのとき、前記抵抗手段は、前記ソース領域と前記半導体基板との間に電位差を発生させ、該電位差により前記ソース領域近傍からも前記メモリ絶縁膜に電荷を蓄積する半導体不揮発性記憶装置において、
前記抵抗手段は、前記データ書き込みのときに、データ読み出しのときよりも抵抗値が低くなるようにする可変手段を有することを特徴とする半導体不揮発性記憶装置。
【請求項２】
前記抵抗手段は、複数の抵抗素子よりなり、
前記可変手段は、前記抵抗素子同士を切り離すことで抵抗値を変えることを特徴とする請求項１に記載の半導体不揮発性記憶装置。
【請求項３】
前記抵抗手段は、複数の抵抗素子よりなり、
前記可変手段は、前記抵抗素子同士を接続することで抵抗値を変えることを特徴とする請求項１に記載の半導体不揮発性記憶装置。
【請求項４】
前記データ書き込みのときの抵抗値は、データを一度も書き込んでいないときの抵抗値と同じであることを特徴とする請求項１から３のいずれか１つに記載の半導体不揮発性記憶装置。
【請求項５】
前記データ書き込みのときの抵抗値は、データを一度も書き込んでいないときの抵抗値よりも低いことを特徴とする請求項１から３のいずれか１つに記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体不揮発性記憶装置に関し、特にＭＯＮＯＳ構造に代表される電荷蓄積層に電荷を蓄積することにより閾値電圧を変化させるＭＩＳ型メモリトランジスタを含む半導体不揮発性記憶装置の構造に関するものである。
【背景技術】
【０００２】
ＭＯＮＯＳ構造に代表されるＭＩＳ型メモリトランジスタは、素子分離膜により規定された素子領域に離間して設けるソース領域とドレイン領域とに挟まれたチャネル領域上に、メモリ絶縁膜とメモリゲート電極とを積層して設ける構造であり、メモリ絶縁膜に電荷を蓄積させたときの閾値電圧と、電荷を蓄積していないときの閾値電圧との差を利用して、情報を記憶させている。
【０００３】
代表的なＭＩＳ型メモリトランジスタの構造と書き込み方法とを図を用いて説明する。
まず、ＭＩＳ型メモリトランジスタの構造について説明する。図１１は、ＭＩＳ型メモリトランジスタの構造を示す断面図であり、１０１は半導体基板、１０２は素子分離膜、１０３は素子領域を示す。１０４はチャネル領域、１０５はメモリ絶縁膜、１０６はメモリゲート電極である。１０７はソース領域、１０８はドレイン領域、１０９は層間絶縁膜、１１０はコンタクトホール、１１１は金属配線、１２０は空乏層をそれぞれ示す。なお、空乏層１２０は、図中点線でその広がり状態を模式的に示している。
【０００４】
図１１に示したＭＩＳ型メモリトランジスタは、半導体基板１０１上に設ける素子分離膜１０２により規定される素子領域１０３に、チャネル領域１０４を挟んでソース領域１０７とドレイン領域１０８とを離間して設け、チャネル領域１０４上にメモリ絶縁膜１０５を介しメモリゲートゲート電極１０６を設ける。
【０００５】
メモリ絶縁膜１０５は、例えば、ＭＩＳ型メモリトランジスタがＭＯＮＯＳ構造のメモリトランジスタの場合、トンネル酸化膜である第１の絶縁膜と絶縁膜で構成する電荷蓄積層とトップ酸化膜である第２の絶縁膜とからなる積層膜であり、電荷蓄積層に電荷を蓄積することでメモリトランジスタの閾値を制御するのである。
【０００６】
さらに、層間絶縁膜１０９に設けるコンタクトホール１１０を介し金属配線１１１を、メモリゲート電極１０６、ソース領域１０７、ドレイン領域１０８と接続して設ける。
【０００７】
次に、図１１に示すＭＩＳ型メモリトランジスタのデータの書き込み方法について説明する。
図１１に示すＭＩＳ型メモリトランジスタのデータの書き込みは、メモリゲート電極１０６にゲート書き込み電圧ＶＧ、ドレイン領域１０８にドレイン書き込み電圧ＶＤを、それぞれ金属配線１１１を介して印加し、メモリ絶縁膜１０５に電荷を注入することにより行う。メモリ絶縁膜１０５に電荷が注入されることで閾値電圧を変化させるのである。ソース領域１０７と半導体基板１０１には、電圧は印加されず、ともにグランド電位となっている。
【０００８】
点線で示す空乏層１２０の広がり状態は、ソース領域１０７近傍とドレイン領域１０８近傍とでは異なる。ソース領域１０７近傍では、ソース領域１０７と半導体基板１０１との間には電位差がないため広がりは小さく、ドレイン領域１０８近傍では、ドレイン領域１０８と半導体基板１０１との間には電位差があるため広がりが大きい。
【０００９】
以上説明した従来のデータの書込み方法では、電荷の電荷蓄積層への注入効率を高めるために半導体基板１０１の表面濃度を高くする必要があった。しかしながら、表面濃度を高くすると、ＭＩＳ型メモリトランジスタの閾値電圧が高くなってしまい、読み出し時に書込みを行っていないＭＩＳ型メモリトランジスタを書込まれたと誤認識してしまう問題があった。
【００１０】
特に、読み出しに使用する電源電圧が低い（例えば、電源電圧が１．５Ｖ）の場合、データが書き込まれたと誤認識する問題の発生が顕著であった。また、書き込み後のＭＩＳ型メモリトランジスタの閾値電圧を高くするために、書き込み電圧を高くしなければならないが、ＭＩＳ型メモリトランジスタのドレイン接合耐圧の制約により、書き込み電圧を高くすることは困難であった。
【００１１】
さらに、ソース領域１０７近傍では、ソース領域１０７近傍のチャネル領域１０４に沿った電界が小さいため、ソース領域１０７近傍のチャネル領域１０４からメモリ絶縁膜１０５中への電荷注入が発生しない。したがって、ドレイン領域１０８近傍のチャネル領域１０４からのみ、メモリ絶縁膜１０５に電荷注入がなされることから、電荷の注入効率が悪く、ＭＩＳ型メモリトランジスタの閾値電圧を高くすることは困難であった。
【００１２】
そこで、データの書き込み時に、メモリ絶縁膜１０５に充分な電荷注入を可能とし、ＭＩＳ型メモリトランジスタの閾値電圧を高くする方法として、ＭＩＳ型メモリトランジスタのソース領域と接続し、メモリゲート電極と同一の材料であると共にメモリゲート電極の形成時に同時に形成する抵抗手段を設ける構造が発明者により提案されている。
【００１３】
その技術は、メモリゲート電極とドレイン領域とに書込み電圧をそれぞれ印加してメモリ絶縁膜に電荷の注入を行うとき、ソース領域と接続する抵抗手段が、ソース領域と半導体基板との間に電位差を発生させ、この電位差によりソース領域近傍からもメモリ絶縁膜に電荷の注入を行うものである（例えば、特許文献１参照。）。
【００１４】
特許文献１に示した従来技術を図１２を用いて説明する。
図１２は、特許文献１に記載の技術を図１１との対比をし易くするために書き直した図であって、半導体不揮発性記憶装置であるＭＩＳ型メモリトランジスタの構造を示す断面図である。ＭＩＳ型メモリトラントランジスタのソース領域と接続する抵抗手段１１５を備えている。なお、すでに説明した同一の構成には同一の番号を付与している。
【００１５】
抵抗手段１１５は、メモリゲート電極と同一の材料であると共にメモリゲート電極の形成時に同時に形成するものである。これから行う説明では、ＮチャネルＭＩＳ型メモリトランジスタと導電型がＰ型の抵抗手段１１５よりなる構成の半導体不揮発性記憶装置を例にして説明する。
【００１６】
まず、図１２を用いて構造を説明する。
ＭＩＳ型メモリトランジスタのソース領域１０７と接続する抵抗手段１１５は、導電型がＰ型の多結晶シリコンよりなり、素子分離膜１０２上に設けると共に、一方の端子を層間絶縁膜１０９に設けるコンタクトホール１１０を介し金属配線１１２でソース領域１０７と接続している。図示はしないが他方の端子は書き込み電圧発生源か電源電圧発生源に接続している。
【００１７】
次に、データの書き込み方法について説明する。
図１２に記載の特許文献１に示した従来技術において、データを書込む場合、例えば、導電型がＮ型のメモリゲート電極１０６ に書き込みゲート電圧ＶＧ を９Ｖ印加する。同時に、導電型がＮ型のドレイン領域１０８に書き込みドレイン電圧ＶＤを９Ｖ印加する。
このとき、導電型がＰ型の半導体基板１０１およびソース領域１０７はグランド電位となっている。
【００１８】
ソース領域１０７に電気的に接続した抵抗手段１１５により、ドレイン領域１０８からソース領域１０７に流れ込む電流が制限される。これにより、ソース領域１０７の電位が半導体基板１０１よりも高くなる。つまり、ソース領域１０７と半導体基板１０１とが逆バイアスされた電位関係になる。
【００１９】
したがって、データ書き込み中のソース領域１０７近傍のチャネル領域１０４に沿った方向の電界が強まるため、ソース領域１０７近傍の空乏層１２１の広がりが増加し、ソース領域１０７近傍にてインパクトイオン化が生じ、チャネル領域１０４からメモリ絶縁膜１０５への電荷の注入が発生することとなる（図１１に示した空乏層１２０に比してソース領域１０７近辺の広がりが大きいことに注目されたい。）。
【００２０】
すなわち、特許文献１に示した従来技術では、ドレイン領域１０８近傍のチャネル領域１０４からメモリ絶縁膜１０５への電荷の注入に加え、ソース領域１０７近傍でのインパクトイオン化により、ソース領域１０７近傍のチャネル領域１０４からもメモリ絶縁膜１０５に対する電荷の蓄積が発生する。したがって、ソース領域１０７に接続する抵抗手段１１５を接続しない従来技術よりも、メモリ絶縁膜１０５への電荷の注入効率が増加するのである。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特許３９９３００７号公報（第３頁−４頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００２２】
特許文献１に示した従来技術では、メモリ絶縁膜１０５への電荷の注入効率を増加させるために、ソース領域１０７に電気的に接続した抵抗手段１１５を設けているが、この抵抗手段１１５は常時接続されていることから、データを書き込む前の初期状態や、データの書き込み時や読み出し時といった状況に関らず、常に所定の抵抗値がソース領域１０７に付加されている。
【００２３】
特許文献１に示した従来技術で示す半導体不揮発性記憶装置は、メモリゲート電極に電圧を印加して閾値電圧を制御する所謂ゲートバイアスタイプである。したがって、データを書き込んでいない初期状態は、メモリゲート電極にＭＩＳ型メモリトランジスタの閾値電圧以上の電圧を印加した場合に、ソース領域とドレイン領域との間に電流が流れる。この電流が流れることにより、ＭＩＳ型メモリトランジスタは、初期状態と認識できる。
よって、ソース領域とドレイン領域との間に流れる電流が大きい方が、初期状態の認識が確実に行われる。このような理由から、初期状態でのＭＩＳ型メモリトランジスタのＯＮ抵抗は低い方が好ましい。
【００２４】
しかしながら、書き込み後は、ＭＩＳ型メモリトランジスタの閾値電圧が高くなり、メモリゲート電極に閾値電圧以下の電圧を印加した場合に、ソース領域とドレイン領域との間に電流が流れない。この電流が流れないことにより、ＭＩＳ型メモリトランジスタは、書き込み状態と認識できる。
よって、ソース領域とドレイン領域との間に流れる電流が小さい方が、書き込み状態の認識が確実に行われる。このような理由から、ＭＩＳ型メモリトランジスタのＯＮ抵抗は高い方が有利となる。
【００２５】
ＭＩＳ型メモリトランジスタが初期状態であることは、ソース領域とドレイン領域との間に電流が流れることにより知ることができる。したがって、この電流が大きいほど、つまりＯＮ抵抗が低いほど読み出し動作が安定することとなる。
すなわち、特許文献１に示した従来技術では、データの書き込み信頼性は向上するものの、ＯＮ抵抗が高いため、初期状態の読み出し動作が安定せず、読み出しマージンが低下してしまうのである。
【００２６】
本発明の半導体不揮発性記憶装置は、このような課題を解決するためにある。そしてその目的は、読み出しマージンの向上と書き込み信頼性の向上とを両立させた半導体不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明の半導体不揮発性記憶装置は、以下の構造を採用する。
【００２８】
半導体基板に、ソース領域とドレイン領域と、これらに挟まれる部分にチャネル領域を備え、チャネル領域の上部に電荷を蓄積するメモリ絶縁膜を介してゲート電極を有し、ソース領域と電気的に接続する抵抗手段を備え、
ゲート電極とドレイン領域とに書き込み電圧をそれぞれ印加してメモリ絶縁膜に電荷の注入を行うデータ書き込みのとき、抵抗手段は、ソース領域と半導体基板との間に電位差を発生させ、電位差によりソース領域近傍からもメモリ絶縁膜に電荷を蓄積する半導体不揮発性記憶装置において、
抵抗手段は、データ書き込みのときに、データ読み出しのときよりも抵抗値が低くなるようにする可変手段を有することを特徴とする。
【００２９】
このような構成にすることによって、データの読み出しマージンの向上と書き込み信頼性の向上とを両立することができる。
【００３０】
抵抗手段は、複数の抵抗素子よりなり、
可変手段は、抵抗素子同士を切り離すことで抵抗値を変えることを特徴とする。
【００３１】
このような構成にすることによって、高い抵抗値を有する抵抗手段を実現することができる。
【００３２】
抵抗手段は、複数の抵抗素子よりなり、
可変手段は、抵抗素子同士を接続することで抵抗値を変えることを特徴とする。
【００３３】
このような構成にすることによって、低い抵抗値を有する抵抗手段を実現することができる。
【００３４】
データ書き込みのときの抵抗値は、データを一度も書き込んでいないときの抵抗値と同じであることを特徴とする。
【００３５】
このような構成にすることによって、データの書き込み時の信頼性を向上することができる。
【００３６】
データ書き込みのときの抵抗値は、データを一度も書き込んでいないときの抵抗値よりも低いことを特徴とする。
【００３７】
このような構成にすることによって、データの読み出しマージンを向上することができ
る。
【発明の効果】
【００３８】
本発明によれば、初期状態でのＭＩＳ型メモリトランジスタのＯＮ抵抗を低くすると同時に、書き込み後のＯＮ抵抗を高くすることを実現する。すなわち、読み出しマージンの向上と書き込み信頼性の向上とを両立した半導体不揮発性記憶装置を提供することができる。このため従来技術より信頼性の高い半導体不揮発性記憶装置を実現できるのである。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体不揮発性記憶装置の概要を説明する回路図である。
【図２】実施例１の抵抗手段の状態を説明する平面図である。
【図３】実施例１の半導体不揮発性記憶装置の電気的な接続状態の詳細を説明する回路図である。
【図４】実施例１の第１の実施形態を示す平面図である。
【図５】実施例１の第１の実施形態を示す断面図である。
【図６】実施例１の第２の実施形態を示す平面図である。
【図７】実施例１の第２の実施形態を示す断面図である。
【図８】実施例２の抵抗手段の状態を説明する平面図である。
【図９】実施例２の実施形態を示す平面図である。
【図１０】実施例２の実施形態を示す断面図である。
【図１１】代表的なＭＩＳ型メモリトランジスタの構造を示す断面図である。
【図１２】特許文献１に示した従来技術を説明する断面図である。
【発明を実施するための形態】
【００４０】
本発明の半導体不揮発性記憶装置は、ソース領域と電気的に接続する抵抗手段を備えるＭＩＳ型メモリトランジスタを有しており、この抵抗手段に、抵抗手段の抵抗値を可変する可変手段を有する点が特徴である。
可変手段により、抵抗手段の抵抗値が、データ書き込みのときの方がデータ読み出しのときよりも低くなるようになっている。
【００４１】
まず、図１を用いて半導体不揮発性記憶装置の概要を説明する。次に、図２から図７を用いて実施例１を説明する。次に、図８から図１０を用いて実施例２を説明する。
実施例１には、抵抗手段の可変手段により、抵抗手段の抵抗値を構成する要素を切り離すことで全体の抵抗値を可変する場合を示す。切り離し方の違いにより２つの実施形態があり、それぞれ説明する。
実施例２には、抵抗手段の可変手段により、抵抗手段の抵抗値を構成する要素を接続することで全体の抵抗値を可変する場合を示す。
【００４２】
［概要説明：図１］
まず、図１を用いて本発明の半導体不揮発性記憶装置の概要を説明する。
図１は、半導体不揮発性記憶装置の回路図であり、説明に必要ない構成を省き模式的に表した図である。この回路図は、ＭＩＳ型メモリトランジスタ、制御用トランジスタ、および抵抗手段より構成されたメモリセル構造であり、回路内における代表的な接続状態を示している。
この回路図において、抵抗手段は、メモリ絶縁膜の電荷蓄積状況（書き込み前か、書き込み後か）に応じて抵抗値を変化させる可変手段を有している。
【００４３】
図１において、１３はＭＩＳ型メモリトランジスタであるＭＯＮＯＳメモリトランジスタ、１４は制御用トランジスタである。１５は抵抗手段である。１５０ａ、１５０ｂは抵
抗手段１５の端子である。
【００４４】
ＭＯＮＯＳメモリトランジスタ１３は、導電型がＮ型（所謂、Ｎチャネル型）のメモリトランジスタである。図１では、単にＭＯＮＯＳと表記している。
制御用トランジスタ１４は、導電型がＰ型（所謂、Ｐチャネル型）のＭＩＳトランジスタであり、そのドレイン領域をＭＯＮＯＳメモリトランジスタ１３のドレイン領域と接続する。図１では、Ｐ−ＭＯＳと表記している。
【００４５】
抵抗手段１５は、後に詳述するが、複数の負荷抵抗とそれと接続する金属配線よりなる。抵抗値を調整する可変手段を有しており、抵抗手段１５の一方の端子１５０ｂをＭＯＮＯＳメモリトランジスタ１３のソース領域と接続し、他方の端子１５０ａを書き込み電圧（Ｖｐｐ）発生源に接続している。
て設ける。
【００４６】
抵抗手段１５をＭＯＮＯＳメモリトランジスタ１３のソース領域と接続して設けることにより、ゲート電極とドレイン領域とに書き込み電圧をそれぞれ印加してメモリ絶縁膜に電荷の注入を行うデータ書き込みのとき、ソース領域と半導体基板との間に電位差が発生し、ソース領域近傍の空乏層の広がりが増加する。空乏層の広がりが増加することによって、ソース領域近傍でのインパクトイオン化が顕著となり、ドレイン領域からだけではなく、ソース領域からもＭＯＮＯＳメモリトランジスタ１３の電荷蓄積層に電荷を注入することができるのである。
【００４７】
メモリゲート電極に電圧を印加して閾値電圧を制御する所謂ゲートバイアスタイプのＭＩＳ型メモリトランスタは、初期状態（書き込み前）ではメモリゲート電極に電圧を印加しなくてもソース領域とドレイン領域との間に電流が流れるノーマリーＯＮ状態である。このことから、ＭＯＮＯＳメモリトランジスタ１３のＯＮ抵抗は、低い方が好ましい。
【００４８】
しかしながら、書き込み後は、メモリゲート電極に電圧を印加しない状態ではソース領域とドレイン領域との間に電流が流れないノーマリーＯＦＦ状態となる。このことから、ＭＯＮＯＳメモリトランジスタ１３のＯＮ抵抗は、高い方が有利となる。
【００４９】
抵抗手段１５は、ＭＯＮＯＳメモリトランジスタ１３の電荷蓄積状況（書き込み前か、書き込み後か）に対して、可変手段により、その抵抗値を変化させるのである。データを書き込む前（半導体装置の製造後など）の状態では、抵抗値は所定の値を有している。そして、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込み、その後に可変手段により抵抗手段１５の抵抗値を高くするのである。
【００５０】
これにより、ＭＯＮＯＳメモリトランジスタ１３のソース領域とドレイン領域との間に流れる電流量が変るから、実質的にＭＯＮＯＳメモリトランジスタ１３のＯＮ抵抗が変化したことになり、データ書き込みのときがデータ読み出しのときよりも抵抗値が低くなるようにすることができる。
【実施例１】
【００５１】
［抵抗を切り離すことで抵抗値を可変する構造の説明１：図１、図２から図５］
実施例１の第１実施形態として、抵抗手段を構成する抵抗素子を切り離すことでその抵抗値を可変する可変手段について説明する。
説明にあっては、特に、導電型がＮ型（所謂、Ｎチャネル型）のＭＯＮＯＳメモリであるＭＩＳ型メモリトランジスタと、導電型がＰ型（所謂、Ｐチャネル型）のＭＯＳトランジスタである制御用トランンジスタと、複数個並列に離間して設ける抵抗素子と個別に接続する金属配線を切断することにより抵抗値を可変する抵抗手段、とからなる構成を例と
して説明する。
【００５２】
［実施例１の第１実施形態の概念説明：図１、図２］
まず、図１を参照しつつ主に図２を用いて実施例１の概念を説明する。
図２は、抵抗手段１５を構成する抵抗素子が切り離される様子を模式的に示した平面図である。図２において、１５ａ、１５ｂは抵抗素子である。１１ａ、１１ｂ、１１ｃは金属配線である。この例の場合、金属配線１１ａが可変手段となる。符号Ａは金属配線を切り離す部分である。
【００５３】
図２に示すように、抵抗素子１５ａ、１５ｂは、例えば、多結晶シリコン膜より形成する抵抗素子である。双方が並列に配置されており、一方の端子に金属配線１１ａ、１１ｂが接続され、これらは端子１５０ａと接続するか、金属配線を延長した端部そのものが端子１５０ａとなっている。他方の端子は金属配線１１ｃが接続され、端子１５０ｂと接続するか、同様にこの金属配線を延長した端部そのものが端子１５０ｂとなっている。金属配線１１ａ〜１１ｃは、例えば、アルミニウムを用いることができる。
【００５４】
図２に示す「初期状態」とは、半導体不揮発性記憶装置を製造した直後の状態や、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込む前の状態を言う。
「書き込み開始直後」とは、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込み始めた直後の状態を言う。
「書き込み後」は、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込んだ後の状態を言い、「読み出し時」は、ＭＯＮＯＳメモリトランジスタ１３からデータを読み出すときの状態を言う。
【００５５】
図２に示すように、「初期状態」では、抵抗素子１５ａ、１５ｂは並列接続されており、抵抗手段としての抵抗値は、これら２つの抵抗素子の並列合成抵抗となっている。このときの抵抗値をＲ０とする。
【００５６】
「書き込み開始直後」の状態では、抵抗素子１５ａ、１５ｂの状態は変わらない。書き込み開始直後の抵抗値をＲwとすると、Ｒｗは初期状態の抵抗値Ｒ０と等しい（Ｒｗ＝Ｒ０）。
【００５７】
データを書き込んだ後の「書き込み後」やデータの読み出しを行う「読み出し時」は、金属配線１１ａを切断することで抵抗素子１５ａが部分Ａにて切り離されて抵抗素子１５ｂのみとなる。
「書き込み後」や「読み出し時」の抵抗値をＲｅとすると、抵抗値Ｒｅは初期状態の抵抗値Ｒ０、あるいは初期状態の抵抗値Ｒ０と等しいデータの書き込み開始直後の抵抗値Ｒｗより大きな抵抗値となるのである（Ｒｅ＞Ｒ０、Ｒｅ＞Ｒｗ）。
【００５８】
金属配線１１ａを切断するときは、通電により電気的に切断する場合と、物理的に切断する場合とがある。前者は、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込むときの電圧を利用して、抵抗手段１５の抵抗値を可変する。後者は、例えば、レーザー光線を使った配線切断装置であるレーザーカッターなどを用いることができる。
なお、上述の例では、金属配線１１ａが可変手段となるが、もちろん、金属配線１１ｂを切断してもよく、その場合は金属配線１１ｂが可変手段となる。
【００５９】
［実施例１の第１実施形態の詳細説明：図２、図３から図５］
次に、図２及び図３から図５を参照して実施例１の第１の実施形態の詳細を説明する。
実施例１の第１実施形態の特徴は、ＭＯＮＯＳメモリトランジスタ１３にデータを書き
込むときの電圧を利用して、抵抗手段１５の抵抗値を可変する点である。
【００６０】
図３は、第１実施形態を説明する回路図である（なお、この図３は第２実施形態でも用いる。）。図４は、図３において破線に囲まれた領域について、実際の半導体不揮発性記憶装置の構成を模して示す平面図である。図５は、図４に示す破断線Ａ−Ａ´に位置する断面を示す断面図である。
【００６１】
図３から図５において、その符号は、１は半導体基板、２は素子分離膜を示し、３は素子分離膜により規定される素子領域である。５はメモリ絶縁膜、６はメモリゲート電極、７はソース領域、８はドレイン領域をそれぞれ示す。９は層間絶縁膜であり、１０は層間絶縁膜に設けるコンタクトホールである。１５１、１５２、１５３は抵抗素子である。１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄは金属配線を示し、特に１１１ａ、１１１ｂ、１１１ｃは抵抗手段である抵抗素子と個別に接続する金属配線、１１１ｄは全ての抵抗素子と接続する共通の金属配線を示す。１２ａ、１２ｂ、１２ｃは金属配線１１１ａ、１１１ｂ、１１１ｃにそれぞれ設ける狭幅部を示す。なお、すでに説明した同一の構成には同一の番号を付与している。
【００６２】
図３に示す導電型がＮ型のＭＩＳ型メモリトランジスタであるＭＯＮＯＳメモリトランジスタ１３は、図４及び図５に示すように、導電型がＰ型の半導体基板１表面に素子分離膜２により規定された素子領域３に設ける。素子分離膜２は一般的な素子分離法であるＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−Ｓｉｌｉｃｏｎ）法により形成したシリコン酸化膜であり、膜厚は、例えば、４００ｎｍである。
【００６３】
素子領域３に導電型がＮ型の不純物よりなるソース領域７とドレイン領域８とを離間して設け、この離間した領域にメモリ絶縁膜５とメモリゲート電極６とを積層して設ける。
図示しないがメモリ絶縁膜５は、トンネル酸化膜として機能するシリコン酸化膜である第１の絶縁膜と、シリコン窒化膜である電荷蓄積層と、トップ酸化膜として機能するシリコン酸化膜である第２の絶縁膜、とを積層した構造である。膜厚は、例えば、第１の絶縁膜が２ｎｍ、電荷蓄積層が１０ｎｍ、第２の絶縁膜が３ｎｍ程度である。
【００６４】
メモリゲート電極６は、導電型がＮ型の多結晶シリコン膜であり、既知の化学気相成長法（以後、ＣＶＤ；Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ法と記載する）により形成した多結晶シリコン膜に導電型がＮ型の不純物を選択的に添加して形成する。膜厚は、例えば、３５０ｎｍである。
【００６５】
さらに表面に層間絶縁膜９を設ける。層間絶縁膜９は例えば既知のＣＶＤ法により形成するシリコン酸化膜である。さらにまた、層間絶縁膜９の所定の領域に設けるコンタクトホール１０を介し、電圧を印加する金属配線１１、１１１ａ〜１１１ｄを設ける。特に、金属配線１１１ｄは、一方をＭＯＮＯＳメモリトランジスタ１３のソース領域７と接続する金属配線であり、他方は抵抗手段１５を構成する複数の抵抗素子と共通に接続する。金属配線１１、１１１ａ〜１１１ｄは、例えば既知スパッタリング法により形成するアルミニウム材よりなる。
【００６６】
図３から図５に示すように、抵抗手段１５は、３つの抵抗素子１５１、１５２、１５３を、素子分離膜２上に並列に離間して設ける。抵抗素子１５１、１５２、１５３は、導電型がＰ型の多結晶シリコン膜であり、既知のＣＶＤ法により形成した多結晶シリコン膜に導電型がＰ型の不純物を選択的に添加して形成する。膜厚は、例えば、３５０ｎｍであり、メモリゲート電極６を構成する多結晶シリコン膜の形成と同一の工程で形成できる。
【００６７】
並列に離間して設ける３つの抵抗素子１５１、１５２、１５３はそれぞれ片方の端部を
コンタクトホール１０を介して共通の金属配線１１１ｄで接続し、この共通の金属配線１１１ｄはＭＯＮＯＳメモリトランジスタ１３のソース領域７と接続する。３つの抵抗素子１５１、１５２、１５３を並列に接続する構成とすることにより、抵抗手段１５そのものの抵抗値は３つの抵抗素子の並列合成抵抗となるから小さくなるので、データ書き込み時のＭＯＮＯＳメモリトランジスタ１３のＯＮ抵抗を低くすることができる。
【００６８】
さらに３つの抵抗素子１５１、１５２、１５３の、共通の金属配線１１１ｄと接続するのとは反対側の端部には、コンタクトホール１０を介して金属配線１１１ａ、１１１ｂ、１１１ｃがそれぞれ個別に接続されている。
【００６９】
抵抗素子１５１、１５２、１５３と個別に接続する金属配線１１１ａ、１１１ｂ、１１１ｃは、ＭＯＮＯＳメモリトランジスタ１３へのデータ書き込み時に印加する電圧にて切断が可能となるように任意の金属配線の、任意の箇所を局所的に細くした狭幅部１２ａ、１２ｂ、１２ｃをそれぞれ設けている。
【００７０】
図４に示す例では、狭幅部１２ａ、１２ｂ、１２ｃは、それぞれ金属配線１１１ａ、１１１ｂ、１１１ｃの一部において、その線幅が漸次細くなるような形状とすることで構成している。
【００７１】
狭幅部１２ａ、１２ｂ、１２ｃを有することによって、ＭＯＮＯＳメモリトランジスタ１３へデータの書き込みを行う際に金属配線１１１ａ、１１１ｂ、１１１ｃを介して電圧を印加すると、電流が集中することにより局所的に細くなった狭幅部が溶断される。印加電圧に応じてどの狭幅部を溶断するかを予め決めておき、それに準じて狭幅部の線幅を設定しておけば、任意の狭幅部１２ａ、１２ｂ、１２ｃを溶断することができる。つまり、金属配線１１１ａ、１１１ｂ、１１１ｃのいずれかを切断することができる。
【００７２】
溶断された金属配線と接続する抵抗素子は、データ書き込み後は電圧を印加することができなくなるので、抵抗手段として機能することはない。したがって、抵抗手段１５全体の抵抗が大きくなることから、データ読み出し時のＭＯＮＯＳメモリトランジスタのＯＮ抵抗は、初期状態より高くなるのである。
【００７３】
例えば、データ書きこみ前後の抵抗手段１５の抵抗値の変化を鑑みて、抵抗素子１５１ひとつ分の抵抗値を可変させればよいとする。その場合、データ書き込み時に抵抗手段１５に対し、抵抗素子１５１と接続する金属配線１１１ａの狭幅部１２ａのみが溶断される程度の電圧を印加する。
【００７４】
狭幅部１２ａが完全に溶断されるまでは、抵抗手段１５の抵抗値は、３つの抵抗素子１５１、１５２、１５３を並列に離間して設けた構造での抵抗値となる。しかしながら、狭幅部１２ａの溶断後は、抵抗素子１５１は抵抗として機能しなくなるため、抵抗手段１５の抵抗値は抵抗素子１５２、１５３を２つ並列に離間して設けた構造での抵抗値となり、データ書き込み時の抵抗値より高くなる。
【００７５】
金属配線はアルミニウム材よりなることから、多結晶シリコン膜よりなる抵抗素子に比べて抵抗値が非常に低い。したがって、金属配線１１１ａの狭幅部１２ａが完全に溶断に至るまでには抵抗素子１５１は抵抗として機能することから、抵抗手段の抵抗値は初期状態の値をほぼ維持することができる。
【００７６】
つまり、抵抗手段１５は、データを一度も書き込んでいないとき、すなわち図２に示す「初期状態」の抵抗値をＲ０、データ書き込みが開始された後、すなわち図２に示す「書き込み開始直後」の抵抗値をＲｗ、データ読み出し時、すなわち図２に示す「読み出し時
（書き込み後）」の抵抗値をＲｅを比べると、データ書き込み開始直後から狭幅部１２ａが溶断されるまでの間については、その抵抗値の関係は、Ｒｗ＝Ｒ０であるが、データ書き込みが終了した段階では、狭幅部１２ａは溶断され抵抗素子１５１が抵抗として機能しなくなることから、抵抗手段１５の抵抗値は初期状態、あるいはデータ書き込み直後より大きくなる。すなわち、データ読み出し時を含め、抵抗値の関係は、Ｒｅ＞Ｒ０、Ｒｅ＞Ｒｗとなるのである。
【００７７】
［実施例１の第２実施形態の説明：図２、図３、図６、図７］
次に、図２及び図３、図６、図７を参照して実施例１の第２の実施形態の詳細を説明する。
実施例１の第２実施形態の特徴は、ＭＯＮＯＳメモリトランジスタ１３にデータを書き込んだ後、任意の金属配線を切断手段を用いて切断し、抵抗手段１５の抵抗値を可変する点である。
【００７８】
第１実施形態で説明した図３の回路図は、この第２実施形態でも同じであるので、これを参照して説明する。図６は、その図３において破線に囲まれた領域について、実際の半導体不揮発性記憶装置の構成を模して示す平面図である。図７は、図６に示す破断線Ｂ−Ｂ´に位置する断面を示す図である。
【００７９】
図６において、１２ｄ、１２ｅ、１２ｆは、金属配線１１１ａ、１１１ｂ、１１１ｃにそれぞれ対応して設ける切断部である。また、図６及び図７において、１６はパッシベーション膜、１７はパッシベーション膜１６に設ける開口部を示す。なお、すでに説明した同一の構成には同一の番号を付与している。
【００８０】
第１実施形態と同様に、図６及び図７に示すように、抵抗手段１５を構成する３つの抵抗素子１５１、１５２、１５３は、素子分離膜２上に並列に離間して設けている。抵抗素子１５１、１５２、１５３に接続する金属配線１１１ａ、１１１ｂ、１１１ｃには、それぞれ切断部１２ｄ、１２ｅ、１２ｆを設けている。これら切断部は金属配線の線幅を細くした形状を一例として示している。
【００８１】
金属配線１１１ａ、１１１ｂ、１１１ｃにそれぞれ設ける切断部１２ｄ、１２ｅ、１２ｆに対応する部分のパッシベーション膜１６には開口部１７がそれぞれ設けてある。つまり、保護膜であるパッシベーション膜が開口して切断部が平面的に露出している。パッシベーション膜１６は、既知のＣＶＤ法による形成するシリコン窒化膜である。
【００８２】
第１の実施形態では、金属配線１１１ａ、１１１ｂ、１１１ｃにそれぞれ設ける狭幅部１２ａ、１２ｂ、１２ｃを、データ書きこみの際に印加する電圧により溶断していた。つまり、データ書き込み時に溶断させるのであるが、この第２実施形態では、データ書き込み後に切断部１２ｄ、１２ｅ、１２ｆを任意に切断する。
【００８３】
パッシベーション膜１６には開口部１７が設けられているため、平面的に露出した切断部１２ｄ、１２ｅ、１２ｆに、例えばレーザー光線等を照射して溶断する。これらは、レーザーカッターなどを用いることにより実施することができる。
【００８４】
図６に示す例では、切断部は金属配線よりもその線幅が狭い例を示しているが、第１の実施形態とは異なり、通電により溶断するものではないから、切断する部分の金属配線の線幅は特に制限を設ける必要がない。レーザーカッターを用いるとき、金属配線１１１ａ、１１１ｂ、１１１ｃは容易に切断することができる。このような事情から切断部１２ｄ、１２ｅ、１２ｆのように線幅を細くする必要はないが、この切断部の形状を他の部分とは異なるようにすれば、レーザー光線の照射位置の目印ともなるため、図６の例は望まし
い形状の１つといえる。
【００８５】
この切断部１２ｄ、１２ｅ、１２ｆ溶断は、半導体不揮発性記憶装置を載せた移動可能なステージを組み込んだ自動制御システムで行うことができる。その際、光の反射などを利用して光学的に切断部の場所（座標）を見つけることもできるから、このようなシステムを用いるレーザーカッターを使用する場合は、切断部１２ｄ、１２ｅ、１２ｆの線幅を細くすることは、光学的にその位置を読み取り易くできるので好ましい形状と言えよう。
【００８６】
金属配線１１１ａ、１１１ｂ、１１１ｃは、データ書き込み時の電圧に対し十分に耐性があるので、第１実施形態と異なり、データ書き込み後の抵抗手段１５の抵抗値は、「初期状態」と同じ３つの抵抗素子１５１、１５２、１５３の並列合成抵抗の抵抗値となる。
【００８７】
ＭＯＮＯＳメモリトランジスタ１３へのデータ書き込み後、データ読出し前に、パッシベーション膜１６に形成した任意の開口部１７からレーザー光線を照射することにより、例えば、金属配線１１１ｃの切断部１２ｆを切断する。切断された金属配線１１１ｃと接続する抵抗素子１５３とは抵抗手段１５として機能しなくなるため、抵抗手段１５の抵抗値は２つの抵抗素子１５１、１５２の並列合成抵抗値となり、データ書き込み時の抵抗値より高くなる。
【００８８】
つまり、抵抗手段１５は、データを一度も書き込んでいないとき、すなわち図２に示す「初期状態」の抵抗値をＲ０、データ書き込みが開始された後、すなわち図２に示す「書き込み開始直後」の抵抗値をＲｗ、データ読み出し時、すなわち図２に示す「読み出し時（書き込み後）」の抵抗値をＲｅを比べると、データ書き込み開始後から任意の金属配線を切断するまでの間については、その抵抗値の関係は、Ｒｗ＝Ｒ０であるが、データ書き込みが終了した段階では、切断部１２ｆが切断され抵抗素子１５３が抵抗として機能しなくなることから、抵抗手段１５の抵抗値は初期状態、あるいはデータ書き込み直後より大きくなる。すなわち、データ読み出し時を含め、抵抗値の関係は、Ｒｅ＞Ｒ０、Ｒｅ＞Ｒｗとなるのである。
【００８９】
以上、実施例１の第１実施形態と第２実施形態とを説明した。説明にあっては、狭幅部１２ａ、１２ｂ、１２ｃと切断部１２ｄ、１２ｅ、１２ｆは、金属配線１１１ａ、１１１ｂ、１１１ｃよりもその線幅が狭くなるような例を説明したが、金属配線の膜厚を薄くするようにしてもよい。この場合は、線幅を変えずに膜厚だけを薄くしてもよい。
【００９０】
また、抵抗素子として多結晶シリコン膜より形成した配線抵抗を示したが、もちろんこれに限定するものではない。素子分離膜に囲まれた任意の領域の半導体基板に選択的に不純物を導入し、活性化することで設ける拡散配線を用いてもよいことは無論である。
【実施例２】
【００９１】
［抵抗を接続することで抵抗値を可変する構造の説明：図１、図８から図１０］
実施例２として、抵抗手段の抵抗値を接続することで全体の抵抗値を可変する可変手段について説明する。
【００９２】
実施例２の特徴は、抵抗手段の可変手段は、抵抗素子として拡散抵抗を用い、並列に複数個離間して配置すると共に、必要に応じ隣り合う拡散抵抗同士を電気的に接続する（もちろん、切り離しもできる）ことでその抵抗値を変化させるものである。
【００９３】
まず、図１を参照しつつ主に図８を用いて実施例２の概念を説明する。
図８は、抵抗手段１５を構成する抵抗素子が電気的に接続される様子を模式的に示した平面図である。図８において、１５ｃは抵抗素子である。１５ｄ、１５ｅは電気的にフロ
ーティング状態の抵抗素子である。１１ｄは金属配線である。１１ｅ、１１ｆは抵抗素子１５ｄ、１５ｅを抵抗素子１５ｃに接続するための金属電極である。
【００９４】
抵抗素子１５ｃ、１５ｄ、１５ｅは、半導体基板の任意の場所に設ける拡散抵抗で構成する。それぞれ所定の間隔を空けて離間して並列に配置されている。これら抵抗素子は、半導体基板と逆導電型である。抵抗素子１５ｃの一方の端子に金属配線１１ｄが接続され、これらは端子１５０ａとなっている。他方の端子は金属配線１１ｃが接続され、端子１５０ｂとなっている。金属配線１１ｄ、１１ｃは、例えば、アルミニウムを用いることができる。
【００９５】
拡散抵抗である抵抗素子１５ｃと抵抗素子１５ｄとの間と、抵抗素子１５ｄと抵抗素子１５ｅとの間の上部には、それぞれ金属電極１１ｅ、１１ｆを設けている。これら２つの金属電極は、図８に示す例では、平面的に両側に位置する拡散抵抗の長辺側短部と若干オーバーラップするように設けている。
【００９６】
金属電極１１ｅ、１１ｆは、離間して設ける拡散抵抗である抵抗素子の間に、例えば、素子分離膜を介して設けており、金属電極１１ｅには信号線ｓｓ１が、金属電極１１ｆには信号線ｓｓ２がそれぞれ接続している。
【００９７】
信号線ｓｓ１、ｓｓ２を介して、図示しない制御回路からの信号Ｓ１、Ｓ２が、それぞれ金属電極１１ｅ、１１ｆに印加される。信号Ｓ１、Ｓ２は、半導体基板を反転させるに十分な電位を有する信号レベルである。これにより、必要に応じ金属電極１１ｅ、１１ｆに電圧を印加することで、離間する抵抗素子１５ｃ、１５ｄ、１５ｅ間の半導体基板表面の導電型を反転させ反転層を形成し、隣り合う抵抗素子同士を電気的に接続したり、切り離したりする。このようにすることで、抵抗手段１５の抵抗値を可変するのである。
【００９８】
まず、「初期状態」は、金属電極１１ｅ、１１ｆには電圧を印加していない状態であり、抵抗手段１５の抵抗値は、金属配線１１ｃ、１１ｄと接続する抵抗素子１５ｃのみの抵抗値で決定される。このときの抵抗値をＲ０とする。
【００９９】
ＭＯＮＯＳメモリトランジスタ１３へのデータの「書き込み時」には、信号線ｓｓ１、ｓｓ２により所定の信号レベルの信号Ｓ１、Ｓ２が金属電極１１ｅ、１１ｆに印加される。なお、ここでいう「書き込み時」は、実施例１で説明した「書き込み開始直後」に相当する状態である。ＭＯＮＯＳメモリトランジスタ１３にデータを書き込み始めた直後の状態である。
【０１００】
印加される信号Ｓ１、Ｓ２により金属電極１１ｅ、１１ｆの下部に電界が発生し、抵抗素子１５ｃと抵抗素子１５ｄとの間の領域と、抵抗素子１５ｄと抵抗素子１５ｅとの間の領域と、の半導体基板表面の導電型を反転させ反転層を形成する。この反転層により、隣り合う抵抗素子同士を接続する。
【０１０１】
図８の例（「書き込み時」の例）では、３つの抵抗素子１５ｃ、１５ｄ、１５ｅがすべて電気的に接続する例を示している。こうすると、抵抗長が変らずに抵抗幅が大きくなるので、結果として抵抗手段１５の抵抗値は小さくなる。したがって、「データ書き込み時」の抵抗手段の抵抗値をＲｗとすると、Ｒｗは「初期状態」に比べ小さくなる（Ｒｗ＜Ｒ０）。
【０１０２】
ＭＯＮＯＳメモリトランジスタ１３からのデータの「読み出し時」は、信号線ｓｓ１、ｓｓ２により信号Ｓ１、Ｓ２が金属電極１１ｅ、１１ｆに印加されない場合（状態１）か、信号Ｓ２のみ金属電極１１ｆを介して印加する場合（状態２）かがある。
【０１０３】
金属電極１１ｅ、１１ｆのどちらにも信号Ｓ１、Ｓ２を印加しない場合（状態１）、データの「読み出し時」の抵抗手段１５の抵抗値をＲｅとすると、抵抗手段１５の抵抗値は、抵抗素子１５ｃのみ抵抗値となり、「初期状態」の抵抗値Ｒ０と等しく、データの「書き込み時」の抵抗値Ｒｗより大きくなる（Ｒｅ＝Ｒ０、Ｒｅ＞Ｒｗ）。
【０１０４】
一方、金属電極１１ｆに信号Ｓ２を印加する場合（状態２）、抵抗手段１５の抵抗値は、抵抗素子１５ｃと反転層と抵抗素子１５ｄとを加えた抵抗幅となる。この抵抗値Ｒｅは、データの「書き込み時」の抵抗値Ｒｗに比べると抵抗値としては大きくなるが、「初期状態」の抵抗値Ｒ０よりも小さくなる（Ｒｅ＜Ｒ０、Ｒｅ＞Ｒｗ）。
【０１０５】
［実施例２の構造の説明：図８、図９、図１０］
以下、実施例２における半導体不揮発性記憶装置の構造を、主に図９、図１０を用いて詳述する。
図９は、実際の半導体不揮発性記憶装置の主要部の構成を模して示す平面図である。図１０は、図９に示す破断線Ｃ−Ｃ´に位置する断面を示す図である。
【０１０６】
図９及び図１０において、その符号は、１８はウェル領域である。１５４、１５５，１５６は抵抗手段を構成する抵抗素子を示し、図８に示す抵抗素子１５ｃ、１５ｄ、１５ｅにそれぞれ対応する。
１１１ｅ、１１１ｆ、１１１ｇ、１１１ｈは金属配線である。金属配線１１１ｅ、１１１ｆは、図８に示す端子１５０ｂ、１５０ａにそれぞれ対応する。金属配線１１１ｇ、１１１ｈは、同じく、信号線ｓｓ１、ｓｓ２にそれぞれ対応する。
１１１ｉ、１１１ｊは金属電極であり、図８に示す金属電極１１ｅ、１１ｆにそれぞれ対応する。
１３０ａ、１３０ｂは、抵抗手段間の反転領域である。図８に示す反転層が形成される領域である。
【０１０７】
図９及び図１０に示すように、抵抗手段１５を構成する３つの抵抗素子１５４、１５５、１５６は、ウェル領域１８表面で、素子分離膜２で囲まれた領域に不純物を電気的に活性化して設ける拡散抵抗である。例えば、ウェル領域１８は、導電型がＰ型の半導体基板１に設ける導電型がＮ型のウェルであり、拡散抵抗である抵抗素子１５４、１５５、１５６を構成する不純物の導電型はＰ型である。
【０１０８】
３つの抵抗素子１５４、１５５、１５６はそれぞれ平面的には並列に離間して設け、抵抗素子１５４の端部には、層間絶縁膜９に設けるコンタクトホール１０を介し金属配線１１１ｅ、１１１ｆが接続している。特に、金属配線１１１ｅはＭＯＮＯＳメモリトランジスタ１３のソース領域７とコンタクトホール１０を介して接続する。
【０１０９】
抵抗素子１５４と抵抗素子１５５、抵抗素子１５５と抵抗素子１５６が、それぞれの平面的に離間する領域には金属電極１１１ｉと金属電極１１１ｊとを設けており、それぞれ平面的に隣り合う抵抗素子の長辺側短部と若干オーバーラップするように設け、抵抗素子の離間した領域に上部から電圧（信号Ｓ１、Ｓ２）を印加することができる。この領域の半導体基板内部には、図８に示す反転層が形成されるため、この部分を反転領域１３０ａ、１３０ｂとしている。
【０１１０】
以上説明し例では、信号Ｓ１、Ｓ２は、半導体基板を反転させるに十分な電位を有する信号レベルである例である。しかしながら、信号Ｓ１、Ｓ２はその電圧レベルに限定しない。
信号Ｓ１、Ｓ２は、離間する抵抗素子１５ｃ、１５ｄ、１５ｅ間の半導体基板表面の導
電型を弱反転させるような弱反転層を形成するような電圧レベルであってもよい。
【０１１１】
こうすることで、抵抗素子１５ｃ、１５ｄ、１５ｅ間は弱反転層により、抵抗長方向だけでなく抵抗幅方向にも抵抗値を付加させることができるようになる。
このように、抵抗素子１５ｃ、１５ｄ、１５ｅ間を、反転層や弱反転層のどちらで接続するかの選択は、欲する抵抗値により任意に決めることができる。
【産業上の利用可能性】
【０１１２】
本発明は、データ書き込み時と、データの読み出し時とでのＭＩＳ型メモリトランジスタのＯＮ抵抗を制御することができるため、高い制御性を必要とする半導体不揮発性記憶装置に好適である。
【符号の説明】
【０１１３】
１、１０１  半導体基板
２、１０２  素子分離膜
３、１０３  素子領域
１０４  チャネル領域
５、１０５  メモリ絶縁膜
６、１０６  メモリゲート電極
７、１０７  ソース領域
８、１０８  ドレイン領域
９、１０９  層間絶縁膜
１０、１１０  コンタクトホール
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１ｇ、１１１ｈ  金属配線
１１１ｉ、１１１ｊ  金属電極
１２ａ、１２ｂ、１２ｃ  狭幅部
１２ｄ、１２ｅ、１２ｆ  切断部
１２０、１２１  空乏層
１３０ａ、１３０ｂ  反転領域    
１３  ＭＩＳ型メモリトランジスタ
１４  制御用トランジスタ
１５、１１５  抵抗手段
１５ａ、１５ｂ、１５１、１５２、１５３  抵抗素子
１６  パッシベーション膜
１７  開口部
１８  ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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