(57)【要約】【課題】低消費電力化し、ＥＭＩを抑制する位相調整回路を提供する。【解決手段】多相クロック生成回路（１１０／１１１）は、互いに異なる位相で基準クロック信号（ＣＬＫ）に同期する多相クロック信号（ＤＣＬＫｘ）を生成し、データ識別回路（１５０）は、基準クロック信号（ＣＬＫ）に同期する入力データ信号（ＤＡＴＡ）を多相クロック信号（ＤＣＬＫｘ）のそれぞれに応答して取り込み、多相取り込みデータ（Ｄｘ）として出力する。クロックイネーブル回路（１４０）は、多相クロック生成回路（１１０／１１１）と、データ識別回路（１５０）との間に設けられ、多相クロック信号（ＤＣＬＫｘ）の各々をデータ識別回路（１５０）に供給するか否かを制御し、位相検出回路（１３０）が位相関係を判定し、検出結果信号（ＲＳＬＴ）が有効になると選択制御信号（ＳＥＬｘ）に応答して、多相クロック信号（ＤＣＬＫｘ）のうちの指定される１つを残して他の供給を停止する。【選択図】図３
2013201726.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる位相で基準クロック信号に同期する多相クロック信号を生成する多相クロック生成回路と、
前記基準クロック信号に同期する入力データ信号を前記多相クロック信号のそれぞれに応答して取り込み、多相取り込みデータとして出力するデータ識別回路と、
前記多相クロック生成回路と、前記データ識別回路との間に設けられ、前記多相クロック信号の各々を前記データ識別回路に供給するか否かを制御するクロックイネーブル回路と、
前記多相取り込みデータに基づいて、前記基準クロック信号と前記入力データ信号との位相関係を判定し、判定結果を示す検出結果信号を出力する位相検出回路と、
前記検出結果信号に基づいて選択制御信号を出力する制御回路と、
前記選択制御信号に応答して、前記多相取り込みデータのうちの指定される１つを調整後データ信号として出力するデータ選択回路と、
前記選択制御信号に応答して、前記多相クロック信号のうちの指定される１つを調整後クロック信号として出力するクロック選択回路と
を具備する同期信号受信回路を含む
位相調整回路。
【請求項２】
前記クロックイネーブル回路は、前記位相検出回路が前記位相関係を判定するとき、前記データ識別回路が前記入力データ信号を取り込むように、全ての多相クロック信号を前記データ識別回路に供給し、前記検出結果信号が有効になると前記選択制御信号に応答して、前記多相クロック信号のうちの指定される１つを残して他の前記データ識別回路への供給を停止する
請求項１に記載の位相調整回路。
【請求項３】
前記制御回路は、前記多相クロック生成回路に前記選択制御信号を出力し、
前記多相クロック生成回路は、前記選択制御信号に応答して前記多相クロック信号のうちの指定される１つを生成する回路を動作させ、他を停止する
請求項２に記載の位相調整回路。
【請求項４】
前記多相クロック生成回路は、縦続接続される複数の遅延回路を有し、
入力される基準クロック信号を前記複数の遅延回路を介して異なる位相の前記多相クロック信号を生成し、
前記選択制御信号に応答して、前記多相クロック信号のうちの指定される指定クロック信号を出力する前記複数の遅延回路のうちの指定遅延回路より後段に信号の伝搬を停止する
請求項３に記載の位相調整回路。
【請求項５】
前記位相検出回路は、トレーニング認識信号に応答して前記位相関係の判定を開始し、前記トレーニング認識信号がアクティブを示す間は前記位相関係の判定を続け、
前記クロックイネーブル回路は、前記位相関係の判定の間は前記多相クロック信号の全てを前記データ識別回路に供給する
請求項２から請求項４のいずれかに記載の位相調整回路。
【請求項６】
前記同期信号受信回路の前段に設けられ、外部から入力クロック信号と、原データ信号とを入力し、前記制御回路から出力される制御信号に応答して、前記入力クロック信号または前記原データ信号に遅延を与え、前記基準クロック信号、前記入力データ信号として前記同期信号受信回路に供給する粗調整回路をさらに含む
請求項１から請求項５のいずれかに記載の位相調整回路。
【請求項７】
前記粗調整回路は、
前記入力クロック信号に遅延を与えるクロック遅延粗調整回路と、
前記原データ信号に遅延を与えるデータ遅延粗調整回路と、
前記クロック遅延粗調整回路の遅延量と、前記データ遅延粗調整回路の遅延量とを制御する粗調整制御回路とを備え、
前記クロック遅延粗調整回路および前記データ遅延粗調整回路は、縦続接続される複数の遅延回路を有し、
前記粗調整制御回路は、前記制御回路から出力される前記制御信号に応答して、指定される遅延回路の動作を停止する
請求項６に記載の位相調整回路。
【請求項８】
請求項１から請求項７のいずれかに記載の位相調整回路は、表示装置のデータドライバ部に搭載され、
前記位相関係を判定する期間は、前記表示装置の画面の全てのラインのデータが表示された後の非表示期間の一部に設定される
位相調整回路。
【請求項９】
請求項１から請求項７のいずれかに記載の位相調整回路は、表示装置のデータドライバ部に搭載され、
前記位相関係を判定する期間は、前記表示装置の各ラインの表示データが転送された後の表示データ非転送期間の一部に設定される
位相調整回路。
【請求項１０】
請求項１から請求項９のいずれかに記載の位相調整回路を搭載し、表示装置のデータ線を駆動する半導体集積回路。
【請求項１１】
互いに異なる位相で基準クロック信号に同期する多相クロック信号を生成するステップと、
前記基準クロック信号に同期する入力データ信号を前記多相クロック信号のそれぞれに応答してデータ識別回路に取り込み、多相取り込みデータを生成するステップと、
前記多相取り込みデータに基づいて、前記基準クロック信号と前記入力データ信号との位相関係を判定するステップと、
前記判定の結果を示す検出結果信号を出力するステップと、
前記検出結果信号に基づいて、選択制御信号を出力するステップと、
前記選択制御信号に応答して、前記多相取り込みデータのうちの指定される１つを調整後データ信号として出力するステップと、
前記選択制御信号に応答して、前記多相クロック信号のうちの指定される１つを調整後クロック信号として出力するステップと、
前記位相関係を判定するとき、全ての多相クロック信号を前記データ識別回路に供給するステップと、
前記検出結果信号が有効になると前記選択制御信号に応答して、前記多相クロック信号のうちの指定される１つを残して他の前記データ識別回路への供給を停止するステップと
を具備する
位相調整方法。
【請求項１２】
前記選択制御信号に応答して、前記多相クロック信号のうちの指定される指定クロック信号を残して他の信号の生成を停止するステップをさらに具備する
請求項１１に記載の位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速同期信号を受信する回路に関し、特に表示装置のデータ線駆動回路に供給される映像信号等の同期信号を受信する同期信号受信回路を備える位相調整回路、その位相調整回路を搭載する半導体集積回路に関する。
【背景技術】
【０００２】
クロック信号と、クロック信号に同期するデータ信号とを受信する同期信号受信回路では、変化するデータが安定する最適な位置にクロック信号の取り込み端（アクティブエッジ）が来るように、データ信号とクロック信号との間のタイミングの管理を行う必要がある。特に、クロック信号が高速になるほど、相対的にデータ信号の安定する期間が短くなり、アクティブエッジに対してデータの取り込みに必要なセットアップタイム（ｔｓｅｔｕｐ）とホールドタイム（ｔｈｏｌｄ）とを確保するために、データ信号とクロック信号と間の微妙なタイミング調整が必要になる。
【０００３】
一方で、データ信号及びクロック信号の伝送線路は、コネクタ内の配線の都合等により一般的に長さが異なる。そのため、データ信号とクロック信号との間で伝送特性が異なり、送信側だけでタイミングを調整することは困難である。これは、外部配線で信号を伝送する場合だけに限らず、例えば半導体装置内でも同じである。すなわち、チップレイアウト上の配線長の違いが問題になる場合もある。
【０００４】
データ信号とクロック信号とのタイミング調整を行うには、データ信号の位相を調整してクロック信号に合わせる方法と、クロック信号の位相を調整してデータ信号に合わせる方法とがある。クロック信号は、ほぼ同一のデューティー比でＨレベルとＬレベルとを繰り返す。これに対して、データ信号は、受信する信号の並びによって見かけのデューティー比が異なる。また、複数のパラレルデータ信号を１つのクロック信号に基づいて受信することがある。したがって、伝送速度が高速になるほど、データ信号のタイミングを調整してクロック信号に合わせることは困難になる。そのため、クロック信号のタイミングを調整してデータを受信する回路が多く提案されている。
【０００５】
例えば、特開２００１−２０３６７６号公報には、クロックに同期してデータを受信するチップにおいて、クロックにのみ遅延をかけることにより精度良くデータとクロックとの同期を取る回路が開示されている。この回路は、第１〜第４の回路を具備する。第１の回路は、入力信号（ＤＡＴＡ）とクロック（φｉ）との位相のずれを検出し、第２の回路は、検出された位相のずれを遅延時間の制御電圧に変換する。第３の回路は、制御電圧に応じた遅延を発生させてクロック（φｉ）を遅延させてサンプリング・クロックを作る。第４の回路は、サンプリング・クロックのタイミングで入力信号を取り込む。第２の回路は、離散的に遅延時間を制御する手段を有し、第３の回路は、内部に記憶素子および制御エラーを検出する第５の回路を具備する。これによって、精度良くデータとクロックとの同期を取ることができる。
【０００６】
また、特開２００１−１８６１１１号公報に開示されるビット同期回路は、多相クロック発生手段と、複数のデータ識別手段と、複数の位相比較手段と、多数決位相決定手段と、データ選択手段とを備えている。多相クロック発生手段は、入力された基準クロックに同期した互いに異なる位相の複数クロックを発生する。複数のデータ識別手段は、多相クロック発生手段から出力される互いに異なる複数の位相のクロックをデータ識別クロックとして、入力データをそれぞれ識別する。複数の位相比較手段は、入力データと多相クロック発生手段から出力される互いに異なる複数の位相クロックとの位相比較を行う。多数決位相決定手段は、複数の位相比較手段の位相比較出力毎に、それぞれ連続する所定数の時系列の値の多数決論理を採ることにより、複数の位相比較手段の各出力値を決定する。データ選択手段は、多数決位相決定手段により決定された複数の位相比較手段の出力値に基づいて、複数の位相クロックの中から入力データの互いに隣接するレベル遷移タイミングの中央部にレベル遷移タイミングが発生するクロックをデータ識別クロックとして選択し、選択されたデータ識別クロックにより識別された入力データを出力する。
【０００７】
また、特開２０００−３５８０１９号公報には、シリアル通信の受信回路に用いられるビット同期回路が開示されている。このビット同期回路は、複数の第１の論理回路と、複数のラッチ回路と、第２の論理回路と、クロックセレクタとを備える。複数の第１の論理回路は、ビットレートと同等のスピード又はビットレートより遅いスピードであり位相がほぼ等間隔にずれた複数のクロックとビットデータとを演算する。複数のラッチ回路は、複数の第１の論理回路からの出力を入力データとする。第２の論理回路は、複数のラッチ回路からの出力を演算し、ビットデータに同期した位相のクロックを選択する。クロックセレクタは、第２の論理回路からの出力に基づいて複数のクロックから選択し、選択したクロックを出力する。
【０００８】
このように、クロック信号のタイミングを調整してデータを受信する回路が多く提案され、データ転送の高速化が進展している。一方、高速化に伴って問題となるＥＭＩを抑制し、消費電力を低減する要求も強い。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２０３６７６号公報
【特許文献２】特開２００１−１８６１１１号公報
【特許文献３】特開２０００−３５８０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、低消費電力化し、ＥＭＩ（電磁妨害／Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を抑制する位相調整回路、半導体集積回路を提供する。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の観点では、位相調整回路（３２２）は、同期信号受信回路（１００）を含み、同期信号受信回路（１００）は、多相クロック生成回路（１１０／１１１）と、データ識別回路（１５０）と、クロックイネーブル回路（１４０）と、位相検出回路（１３０）と、制御回路（１２０／１２１）と、データ選択回路（１７０）と、クロック選択回路（１６０）とを具備する。多相クロック生成回路（１１０／１１１）は、互いに異なる位相で基準クロック信号（ＣＬＫ）に同期する多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）を生成する。データ識別回路（１５０）は、基準クロック信号（ＣＬＫ）に同期する入力データ信号（ＤＡＴＡ）を多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のそれぞれに応答して取り込み、多相取り込みデータ（Ｄ１〜Ｄｎ）として出力する。クロックイネーブル回路（１４０）は、多相クロック生成回路（１１０／１１１）と、データ識別回路（１５０）との間に設けられ、多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）の各々をデータ識別回路（１５０）に供給するか否かを制御する。位相検出回路（１３０）は、多相取り込みデータ（Ｄ１〜Ｄｎ）に基づいて、基準クロック信号（ＣＬＫ）と入力データ信号（ＤＡＴＡ）との位相関係を判定し、判定結果を示す検出結果信号（ＲＳＬＴ）を出力する。制御回路（１２０／１２１）は、検出結果信号（ＲＳＬＴ）に基づいて選択制御信号（ＳＥＬ、ＳＥＬ１〜ＳＥＬｎ、ＣＳＥＬ）を出力する。データ選択回路（１７０）は、選択制御信号（ＳＥＬ）に応答して、多相取り込みデータ（Ｄ１〜Ｄｎ）のうちの指定される１つを調整後データ信号（ＳＤＡＴＡ）として出力する。クロック選択回路（１６０）は、選択制御信号（ＳＥＬ）に応答して、多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のうちの指定される１つを調整後クロック信号（ＳＣＬＫ）として出力する。
【００１３】
クロックイネーブル回路（１４０）は、位相検出回路（１３０）が位相関係を判定するとき、データ識別回路（１５０）が入力データ信号（ＤＡＴＡ）を取り込むように、全ての多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）をデータ識別回路（１５０）に供給し、検出結果信号（ＲＳＬＴ）が有効になると選択制御信号（ＳＥＬ１〜ＳＥＬｎ）に応答して、多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のうちの指定される１つを残して他の前記データ識別回路（１５０）への供給を停止する。選択されない多相クロック信号およびそれらの多相クロック信号に基づいて動作する後段の回路が消費する余分な電力を削減することができるため、位相調整回路の低消費電力化ができる。低消費電力化を実現することにより、ＥＭＩを抑制することもできる。
【００１４】
本発明の他の観点では、位相調整方法は、互いに異なる位相で基準クロック信号（ＣＬＫ）に同期する多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）を生成するステップと、基準クロック信号（ＣＬＫ）に同期する入力データ信号（ＤＡＴＡ）を多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のそれぞれに応答してデータ識別回路（１５０）に取り込み、多相取り込みデータ（Ｄ１〜Ｄｎ）を生成するステップと、多相取り込みデータ（Ｄ１〜Ｄｎ）に基づいて、基準クロック信号（ＣＬＫ）と入力データ信号（ＤＡＴＡ）との位相関係を判定するステップと、判定の結果を示す検出結果信号（ＲＳＬＴ）を出力するステップと、検出結果信号（ＲＳＬＴ）に基づいて、選択制御信号（ＳＥＬ、ＳＥＬ１〜ＳＥＬｎ、ＣＳＥＬ）を出力するステップと、選択制御信号（ＳＥＬ）に応答して、多相取り込みデータ（Ｄ１〜Ｄｎ）のうちの指定される１つを調整後データ信号（ＳＤＡＴＡ）として出力するステップと、選択制御信号（ＳＥＬ）に応答して、多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のうちの指定される１つを調整後クロック信号（ＳＣＬＫ）として出力するステップと、位相関係を判定するとき、全ての多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）をデータ識別回路（１５０）に供給するステップと、検出結果信号（ＲＳＬＴ）が有効になると選択制御信号（ＳＥＬ１〜ＳＥＬｎ）に応答して、多相クロック信号（ＤＣＬＫ１〜ＤＣＬＫｎ）のうちの指定される１つを残して他のデータ識別回路（１５０）への供給を停止するステップとを具備する。
【発明の効果】
【００１５】
本発明によれば、低消費電力化し、ＥＭＩを抑制する位相調整回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施の形態に係る表示装置の構成を示す図である。
【図２】図２は、本発明の実施の形態に係る位相調整回路の構成を示す図である。
【図３】図３は、本発明の第１の実施の形態に係る同期信号受信回路の構成を示す図である。
【図４】図４は、本発明の第１の実施の形態に係る同期信号受信回路の動作を説明するためのタイミングチャートである。
【図５】図５は、本発明の第１の実施の形態に係る同期信号受信回路の他の動作を説明するためのタイミングチャートである。
【図６】図６は、表示装置におけるトレーニング期間のタイミングを説明するための図である。
【図７】図７は、表示装置におけるトレーニング期間の他のタイミングを説明するための図である。
【図８】図８は、本発明の第２の実施の形態に係る同期信号受信回路の構成を示す図である。
【図９】図９は、本発明の第２の実施の形態に係る多相クロック生成回路の構成を示す図である。
【図１０】図１０は、本発明の第２の実施の形態に係る同期信号受信回路の動作を説明するためのタイミングチャートである。
【図１１】図１１は、本発明の第３の実施の形態に係る粗調整回路の構成を示す図である。
【図１２】図１２は、本発明の第３の実施の形態に係る粗調整回路の動作を説明するフローチャートである。
【発明を実施するための形態】
【００１７】
図面を参照して本発明の実施の形態を説明する。
【００１８】
図１は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。表示装置３００は、タイミングコントローラ３１０、データドライバ部３２０、ゲートドライバ部３３０、表示パネル３４０を具備する。データドライバ部３２０は、位相調整回路３２２、シリアルパラレル（ＳＰ）変換回路３２４、ラッチ回路３２６、データドライバ回路３２８を備える。
【００１９】
タイミングコントローラ３１０は、外部から供給される信号に基づいて、データドライバ部３２０にクロック信号ＣＬＫ０と、データ信号ＤＡＴＡ０と、トレーニング認識信号ＴＲＡＩＮと、データストローブ信号ＤＳＴＢとを供給し、ゲートドライバ部３３０にクロック信号ＧＣＬＫと、ゲートストローブ信号ＧＳＴＢとを供給する。データドライバ部３２０は、入力される信号に基づいて、表示パネル３４０のデータ線を駆動するデータ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を生成して表示パネル３４０に供給する。ゲートドライバ部３３０は、入力される信号に基づいて、表示パネル３４０のゲート線を駆動するゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞を生成して表示パネル３４０に供給する。
【００２０】
データドライバ部３２０では、位相調整回路３２２は、トレーニング認識信号ＴＲＡＩＮに応答して、クロック信号ＣＬＫ０とデータ信号ＤＡＴＡ０との位相を調整し、クロック信号ＳＣＬＫとデータ信号ＳＤＡＴＡとをシリアルパラレル変換回路３２４に出力する。シリアルパラレル変換回路３２４は、データ信号ＳＤＡＴＡをクロック信号ＳＣＬＫに同期して取り込み、データストローブ信号ＤＳＴＢに同期してシリアルパラレル変換して出力する。ラッチ回路３２６は、シリアルパラレル変換回路３２４から出力されるパラレルデータをラッチし、データドライバ回路３２８は、データ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を出力する。
【００２１】
位相調整回路３２２は、図２に示されるように、粗調整回路２００と同期信号受信回路１００とを備える。粗調整回路２００は、クロック信号ＣＬＫ０と、データ信号ＤＡＴＡ０と、トレーニング認識信号ＴＲＡＩＮと、制御信号ＣＴＲＬとを入力し、位相を粗調整されたクロック信号ＣＬＫと、データ信号ＤＡＴＡとを出力する。同期信号受信回路１００は、クロック信号ＣＬＫと、データ信号ＤＡＴＡとに基づいて位相を微調整し、クロック信号ＳＣＬＫとデータ信号ＳＤＡＴＡを出力する。また、同期信号受信回路１００は、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相のずれ状態を示す制御信号ＣＴＲＬを粗調整回路２００に出力する。クロック信号ＣＬＫ０とデータ信号ＤＡＴＡ０との位相ずれが大きくない場合は、粗調整回路２００を設けなくてもよい。
【００２２】
図３に、本発明の第１の実施の形態に係る同期信号受信回路１００の構成を示すブロック図が示される。
【００２３】
本発明の第１の実施の形態に係る同期信号受信回路１００は、多相クロック生成回路１１０と、クロックイネーブル回路１４０と、データ識別回路１５０と、位相検出回路１３０と、制御回路１２０と、選択回路１６０、１７０とを具備する。
【００２４】
多相クロック生成回路１１０は、基準となるクロック信号ＣＬＫに同期する互いに異なる位相の複数のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを生成する。クロックイネーブル回路１４０は、制御回路１２０から出力される選択制御信号ＳＥＬ１〜ＳＥＬｎに応答して複数のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎに基づいて、クロック信号ＣＬＫ１〜ＣＬＫｎを生成し、データ識別回路１５０および選択回路１６０に供給する。
【００２５】
データ識別回路１５０は、クロックノードにクロック信号ＣＬＫ１〜ＣＬＫｎが接続されるフリップフロップ１５１〜１５ｎを備え、クロック信号ＣＬＫ１〜ＣＬＫｎのタイミングに基づいてデータ信号ＤＡＴＡをラッチし、データを取り込む。取り込まれたデータを示す信号Ｄ１〜Ｄｎは、位相検出回路１３０および選択回路１７０に出力される。位相検出回路１３０は、データ識別回路１５０から出力されるデータ信号Ｄ１〜Ｄｎに基づいて入力クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相関係を検出する。位相検出回路１３０は、データ信号ＤＡＴＡを取り込む最適なタイミングを示すクロック信号をクロック信号ＣＬＫ１〜ＣＬＫｎのうちから一つ選択し、そのクロック信号を示す検出結果信号ＲＳＬＴを制御回路１２０に出力する。制御回路１２０は、検出結果信号ＲＳＬＴに基づいて選択制御信号ＳＥＬ１〜ＳＥＬｎおよびＳＥＬを出力し、クロックイネーブル回路１４０および選択回路１６０、１７０を制御する。
【００２６】
選択回路１６０は、クロック信号ＣＬＫ１〜ＣＬＫｎを入力し、選択制御信号ＳＥＬに応答して指定されるクロック信号を選択し、クロック信号ＳＣＬＫとして出力する。選択回路１７０は、データ信号Ｄ１〜Ｄｎを入力し、選択制御信号ＳＥＬに応答して指定されるデータ信号を選択し、データ信号ＳＤＡＴＡとして出力する。ここでは、選択回路１６０は、クロックイネーブル回路１４０によって制御されたクロック信号ＣＬＫ１〜ＣＬＫｎを入力するが、制御される前のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを入力してもよい。
【００２７】
図４を参照して第１の実施の形態に係る同期信号受信回路１００の動作を説明する。
【００２８】
同期信号受信回路１００には、クロック信号ＣＬＫに同期してデータ信号ＤＡＴＡが入力されるが、同期信号受信回路１００に至る経路の違い等によりタイミングがずれている（図４（ｂ）（ｃ））。図４（ａ）に示されるように、トレーニング認識信号ＴＲＡＩＮがＨレベルを示す期間（時刻ｔ１〜時刻ｔ２：以降トレーニング期間と称する）において、同期信号受信回路１００は、タイミングを調整したクロック信号ＳＣＬＫとデータ信号ＳＤＡＴＡとを生成する。ここでは、説明を簡単にするために、多相クロック信号の相数ｎ＝４として説明するが、この数に限定されない。
【００２９】
多相クロック生成回路１１０は、クロック信号ＣＬＫに基づいて（図４（ｂ））、位相が少しずつ遅れて異なる多相のクロック信号ＤＣＬＫ１〜ＤＣＬＫ４を生成して出力する（図４（ｄ）〜（ｇ））。データ信号ＤＡＴＡは、トレーニング期間（ｔ１〜ｔ２）において、クロック信号ＣＬＫの周期毎にＨレベルとＬレベルとを繰り返す（図４（ｃ））。トレーニング認識信号ＴＲＡＩＮがＨレベルになると（図４（ａ））、制御回路１２０は、クロックイネーブル回路１４０を制御する選択信号ＳＥＬ１〜ＳＥＬ４を全てＨレベルにする（図４（ｈ）〜（ｋ））。クロックイネーブル回路１４０は、選択信号ＳＥＬ１〜ＳＥＬ４に応答してデータ識別回路１５０にクロック信号ＣＬＫ１〜ＣＬＫ４を供給する（図４（ｌ）〜（ｏ））。データ識別回路１５０は、クロック信号ＣＬＫ１〜ＣＬＫ４のそれぞれの立ち上がりエッジに同期してデータ信号ＤＡＴＡを取り込み、信号Ｄ１〜Ｄ４を出力する（図４（ｐ）〜（ｓ））。
【００３０】
位相検出回路１３０は、トレーニング期間において、信号Ｄ１〜Ｄ４に基づいて、データ信号ＤＡＴＡのサンプリングに適するクロック信号を判定する。ここでは、データ信号ＤＡＴＡの立ち上がり又は立ち下がりエッジから３連続の同一レベルデータを検出して、同一レベルデータの２つ目のデータをサンプリングするタイミングを示すクロック信号が、サンプリングに適するクロック信号であるとする。すなわち、図４（ｐ）〜（ｓ）に丸印で示されるように、信号Ｄ１〜Ｄ４が“ＬＨＨＨ”または“ＨＬＬＬ”となり、連続するＨレベルまたはＬレベルの２つ目のデータを取り込むクロック信号ＣＬＫ３のタイミングがサンプリングに適すると判定される。位相検出回路１３０は、判定結果を示す検出結果信号ＲＳＬＴを制御回路１２０に出力する。ここでは、検出結果信号ＲＳＬＴは“３”を示す。
【００３１】
トレーニング期間が終了すると（図４（ａ）時刻ｔ２）、制御回路１２０は、選択信号ＳＥＬ３をＨレベルのまま選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ４をＬレベルにする（図４（ｈ）〜（ｋ））。したがって、クロック信号ＤＣＬＫ１〜ＤＣＬＫ４は、出力されているが（図４（ｄ）〜（ｇ））、データ識別回路１５０に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４は、クロック信号ＣＬＫ３を除いて停止される（図４（ｌ）〜（ｏ））。クロック供給が継続されて値が更新される信号Ｄ３を除き、信号Ｄ１、Ｄ２、Ｄ４は更新されない（図４（ｐ）〜（ｓ））。また、制御回路１２０は、“３”が設定される選択信号ＳＥＬを選択回路１６０、１７０に供給する（図４（ｔ））。したがって、選択回路１６０は、クロック信号ＣＬＫ３を選択してクロック信号ＳＣＬＫとして出力し（図４（ｖ））、選択回路１７０は、クロック信号ＣＬＫ３のタイミングでサンプリングされるデータ信号Ｄ３を選択してデータ信号ＳＤＡＴＡとして出力する（図４（ｕ））。
【００３２】
このように、トレーニング認識信号ＴＲＡＩＮがＨレベルを示すトレーニング期間では、クロックイネーブル回路１４０は、全てのクロック信号ＣＬＫ１〜ＣＬＫ４をアクティブにするが、非トレーニング期間（トレーニング認識信号ＴＲＡＩＮがＬレベルのとき）では、非選択となるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４は停止される。結果としてクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４が供給されるデータ識別回路１５０のフリップフロップも動作を停止することになる。すなわち、制御回路１２０は、クロック信号ＳＣＬＫとして選択されないクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４をデータ識別回路１５０に入力される前に止めるため、非トレーニング期間では動作不要なデータ識別回路１５０のフリップフロップが停止する。そのため、消費電流（電力）が少なくなり、ＥＭＩ（電磁妨害／Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）も低減することができる。
【００３３】
上記では、トレーニング期間全体（時刻ｔ１〜時刻ｔ２）にわたって位相検出を行い、トレーニング期間が終了すると、位相検出結果が反映される。位相検出は、種々の方法があるため、トレーニング期間の途中で検出処理が完了することもある。その場合、図５に示されるように、検出処理が完了するトレーニング期間途中の時刻ｔ３において、制御回路１２０は、選択信号ＳＥＬ１〜ＳＥＬ４を切り替え、クロック信号ＣＬＫ３のみ継続して供給するようにしてもよい（図５（ｈ）〜（ｋ））。クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ４と、データ信号Ｄ１、Ｄ２、Ｄ４とは、時刻ｔ３以降変化しなくなり（図５（ｌ）〜（ｓ））、消費電流減少期間が長くなる。また、電源投入後等からトレーニング期間開始時までの位相未確認の期間も選択信号ＳＥＬ１〜ＳＥＬ４をインアクティブにしてデータ識別回路１５０を停止させてもよい。
【００３４】
このトレーニング期間は、表示装置３００においては、例えば、図６に示されるように、非表示期間の一部に設定される。表示装置３００は、Ｘ列Ｙラインのマトリクス状に画素が配置される表示パネル３４０を備える。ゲートドライバ部３３０は、ゲートストローブ信号ＧＳＴＢ（図６（ｂ））をクロック信号ＧＣＬＫ（図６（ａ））に同期してシフトさせたゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞を生成して出力する（図６（ｃ）〜（ｅ））。すなわち、ゲートドライバ部３３０に供給されるクロック信号ＧＣＬＫによって示されるタイミングで１ライン目からＹライン目までゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞にパルスが順に出力され、ゲート線を駆動する。各ラインの先頭にデータストローブ信号ＤＳＴＢのパルスがあり（図６（ｇ））、各ラインに表示するデータがクロック信号ＣＬＫ（図６（ｈ））に同期して転送される（図６（ｉ））。
【００３５】
フレーム毎に上記動作が繰り返されるが、そのフレーム毎に表示期間と非表示期間とが設けられている。非表示期間に対応する表示データとして、ダミーデータが転送されることになるが、この非表示期間の一部に、トレーニング認識信号ＴＲＡＩＮをＨレベルにしてトレーニング期間を設けることが可能である。ダミーデータが転送される期間内であるため、トレーニング用のデータが転送されても表示装置３００の表示に影響を与えることはない。この非表示期間は、垂直帰線期間に相当する。
【００３６】
また、各ラインのゲート線信号＜ｍ＞がアクティブになっている期間は、図７に示されるように、表示データ転送期間と、表示データ非転送期間とを有する。クロック信号ＧＣＬＫに同期して（図７（ａ））、１ライン前のゲート線信号Ｇ＜ｍ−１＞がインアクティブになり（図７（ｂ））、ゲート線信号Ｇ＜ｍ＞がアクティブになる（図７（ｃ））。同時にデータストローブ信号ＤＳＴＢがアクティブになり（図７（ｆ））、クロック信号ＣＬＫに同期してｍライン目の１列目からデータ転送が始まる（図７（ｇ）（ｈ））。ｍライン目のＸ列目のデータまで転送し終わると、このｍライン目のデータ転送は完了し、次のｍ＋１ライン目のデータ転送まで表示データ非転送期間となる（図７（ｄ））。この表示データ非転送期間では、ダミーデータが転送されることになるため、この期間の一部にトレーニング期間を設けることができる。トレーニング期間は、トレーニング認識信号ＴＲＡＩＮをＨレベルにし（図７（ｅ））、トレーニング用データをダミーデータの代りに転送することにより設定できる。トレーニング期間は、表示データに影響を与えないように表示データ非転送期間の中途に設けられることが好ましい。この表示データ非転送期間は、水平帰線期間に相当する。
【００３７】
このように、表示されないダミーデータが転送される期間にトレーニング期間を設定することにより、表示装置３００の表示動作に影響を与えることなくクロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相を調整することができる。
【００３８】
図８に、本発明の第２の実施の形態に係る同期信号受信回路１０１の構成を示すブロック図が示される。
【００３９】
同期信号受信回路１０１は、多相クロック生成回路１１１と、クロックイネーブル回路１４０と、データ識別回路１５０と、位相検出回路１３０と、制御回路１２１と、選択回路１６０、１７０とを具備する。多相クロック生成回路１１１と制御回路１２１とを除き、第１の実施の形態に係る同期信号受信回路１００と同じである。
【００４０】
多相クロック発生回路１１１は、基準となるクロック信号ＣＬＫに同期する互いに異なる位相の複数のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを生成する。クロックイネーブル回路１４０は、制御回路１２１から出力される選択制御信号ＳＥＬ１〜ＳＥＬｎに応答して複数のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎに基づいて、クロック信号ＣＬＫ１〜ＣＬＫｎを生成し、データ識別回路１５０および選択回路１６０に供給する。
【００４１】
データ識別回路１５０は、クロックノードにクロック信号ＣＬＫ１〜ＣＬＫｎが接続されるフリップフロップ１５１〜１５ｎを備え、クロック信号ＣＬＫ１〜ＣＬＫｎのタイミングに基づいてデータ信号ＤＡＴＡを取り込む。取り込まれたデータを示す信号Ｄ１〜Ｄｎは、位相検出回路１３０および選択回路１７０に出力される。位相検出回路１３０は、データ識別回路１５０から出力されるデータ信号Ｄ１〜Ｄｎに基づいて入力クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相関係を検出する。位相検出回路１３０は、データ信号ＤＡＴＡを取り込む最適なタイミングを示すクロック信号をクロック信号ＣＬＫ１〜ＣＬＫｎのうちから一つ選択し、そのクロック信号を示す検出結果信号ＲＳＬＴを制御回路１２１に出力する。制御回路１２１は、検出結果信号ＲＳＬＴに基づいて選択制御信号ＳＥＬ１〜ＳＥＬｎ、ＳＥＬ、ＣＳＥＬを出力し、クロックイネーブル回路１４０、選択回路１６０、１７０および多相クロック生成回路１１１を制御する。
【００４２】
選択回路１６０は、クロック信号ＣＬＫ１〜ＣＬＫｎを入力し、選択制御信号ＳＥＬに応答して指定されるクロック信号を選択し、クロック信号ＳＣＬＫとして出力する。選択回路１７０は、データ信号Ｄ１〜Ｄｎを入力し、選択制御信号ＳＥＬに応答して指定されるデータ信号を選択し、データ信号ＳＤＡＴＡとして出力する。ここでは、選択回路１６０は、クロックイネーブル回路１４０によって制御されたクロック信号ＣＬＫ１〜ＣＬＫｎを入力するが、制御される前のクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを入力してもよい。
【００４３】
多相クロック生成回路１１１は、図９に示されるように、直列に接続される遅延回路２４１〜２４ｎを備える。遅延回路２４１〜２４ｎの各々は、同じ遅延時間を有する遅延回路２４０により構成される。各遅延回路間の接続ノードから、そのノードまでに経由する遅延回路分の遅延を有するクロック信号が得られる。図９に示される構成の場合、クロック信号ＣＬＫに対して遅延回路２４１を経由してクロック信号ＣＬＫ１が得られ、さらに遅延回路２４２を経由してクロック信号ＣＬＫ２が得られる。そして、ｎ段の遅延回路を経由してクロック信号ＣＬＫｎが得られる。
【００４４】
遅延回路２４０は、所定の遅延時間を有する遅延素子２５２と、制御信号に基づいて出力を制御するバッファ２５４とを含む。遅延回路２４１〜２４ｎに含まれる各バッファ２５４は、それぞれ選択信号ＣＳＥＬ１〜ＣＳＥＬｎにより制御される。制御回路１２１は、選択信号ＣＳＥＬ１〜ＣＳＥＬｎを含む選択信号ＣＳＥＬを出力し、多相クロック信号生成回路１１１を制御する。制御回路１２１は、位相調整をする間、選択信号ＣＳＥＬ１〜ＣＳＥＬｎを全てアクティブにした選択信号ＣＳＥＬを多相クロック生成回路１１１に供給する。位相調整が終了すると、制御回路１２１は、サンプリングに適するクロック信号であるとされるクロック信号より遅延時間の長いクロック信号を制御する選択信号ＣＳＥＬｕ（ｕ＝１、２、…、ｎ）をインアクティブにして多相クロック生成回路１１１に供給する。したがって、多相クロック生成回路１１１は、データ信号ＤＡＴＡをサンプリングするために必要なクロック信号のみ生成する。不要なクロック信号を生成する遅延回路２４０の動作が停止するため、消費電流が少なくなり、ＥＭＩを低減することができる。
【００４５】
図１０は、第２の実施の形態に係る同期信号受信回路１０１の動作を説明するタイミングチャートである。トレーニング認識信号ＴＲＡＩＮがＨレベルである期間（時刻ｔ１〜時刻ｔ２）では、多相クロック生成回路１１１は、全てのクロック信号ＤＣＬＫ１〜ＤＣＬＫｎ（ｎ＝４）を生成している（図１０（ｄ）〜（ｇ））。この期間の動作は、図４に示される第１の実施の形態における動作と同じである。時刻ｔ２においてトレーニング認識信号ＴＲＡＩＮがＬレベルになると、すなわち、クロック信号ＣＬＫ３がサンプリングに適するクロック信号であるとされると、選択信号ＳＥＬは“３”を示し（図１０（ｔ））、選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ４はＬレベルになる（図１０（ｈ）〜（ｋ））。図示されない選択信号ＣＳＥＬ１〜ＣＳＥＬ３はＨレベルを継続し、選択信号ＣＳＥＬ４はＬレベルになる。したがって、多相クロック生成回路１１１は、クロック信号ＤＣＬＫ４の生成を停止する（図１０（ｇ））。
【００４６】
このように、多相クロック生成回路１１１は、位相調整が完了し、トレーニング認識信号ＴＲＡＩＮがＬレベルになると、その後の動作に不要なクロック信号（ＤＣＬＫ４）の生成を停止するため、第１の実施の形態に係る同期信号受信回路に比べてさらに消費電流を少なくすることができる。消費電流が少なくなるため、ＥＭＩも低減することができる。
【００４７】
図１１は、第３の実施の形態に係る粗調整回路の構成を示す図である。
【００４８】
粗調整回路２００は、クロック遅延粗調整回路２１０と、データ遅延粗調整回路２２０と、粗調整制御回路２３０とを具備し、同期信号受信回路１００に接続される。クロック遅延粗調整回路２１０は、カスケード接続される遅延回路２４０−Ｃ１〜Ｃ４と、選択回路２１８とを備える。データ遅延粗調整回路２２０は、カスケード接続される遅延回路２４０−Ｄ１〜Ｄ４と、選択回路２２８とを備える。遅延回路２４０−Ｃ１〜Ｃ４および遅延回路２４−Ｄ１〜Ｄ４の各々は、遅延素子２５２とバッファ２５４とを備える遅延回路２４０である。ここでは、遅延回路の数は、それぞれ４回路としているが、これに限定されない。
【００４９】
クロック遅延粗調整回路２１０は、クロック信号ＣＬＫ０を入力して遅延回路２４０−Ｃ１〜Ｃ４により遅延を与え、遅延回路２４０−Ｃ１〜Ｃ４の出力のうちの１つを選択回路２１８によって選択してクロック信号ＣＬＫとして出力する。遅延回路２４０−Ｃ１〜Ｃ４の遅延値が同一の値ｔｄｃであれば、遅延回路２４０−Ｃ１〜Ｃ４のそれぞれを通過する毎に遅延値ｔｄｃずつ遅延する。すなわち、クロック信号ＣＬＫ０のアクティブエッジを基準（時刻ｔ＝０）として、遅延回路２４０−Ｃ１から出力されるクロック信号のアクティブエッジは、時刻（ｔ＋ｔｄｃ）に出力される。さらに、遅延回路２４０−Ｃ２の出力クロック信号のアクティブエッジは時刻（ｔ＋２×ｔｄｃ）に、遅延回路２４０−Ｃ３の出力クロック信号のアクティブエッジは時刻（ｔ＋３×ｔｄｃ）に、遅延回路２４０−Ｃ４の出力クロック信号のアクティブエッジは時刻（ｔ＋４×ｔｄｃ）に出力される。遅延値ｔｄｃは、同期信号受信回路１００全体のクロック遅延時間であるクロック信号ＤＣＬＫ１からクロック信号ＤＣＬＫｎまでの遅延時間の半分程度に設定されることが好ましい。
【００５０】
遅延回路２４０−Ｃ１〜Ｃ４から出力される遅延クロック信号は、４入力１出力の選択回路２１８に入力され、そのうちの１つが選択されてクロック信号ＣＬＫとして同期信号受信回路１００に供給される。遅延回路２４０−Ｃ１〜Ｃ４は、前述のように、遅延素子２５２と出力制御バッファ２５４とを含み、出力制御バッファ２５４は粗調整制御回路２３０から供給される制御信号に応答して、遅延素子２５２から出力されるクロック遅延信号か、または、固定値（１または０）のいずれかを出力する。出力制御バッファ２５４は、例えば、２入力ＡＮＤ回路または２入力ＯＲ回路等であってよい。ＡＮＤ回路またはＯＲ回路の一方の入力ノードに遅延素子２５２の出力ノードが接続され、他方の入力ノードに粗調整制御回路２３０からの出力制御信号が接続される。ＡＮＤ回路の場合、出力制御信号が“１”のときにクロック遅延信号が出力され、出力制御信号が“０”のときに固定値“０”が出力される。ＯＲ回路の場合、出力制御信号が“０”のときにクロック遅延信号が出力され、出力制御信号が“１”のときに固定値“１”が出力される。
【００５１】
データ遅延粗調整回路２２０は、データ信号ＤＡＴＡ０を入力して遅延回路２４０−Ｄ１〜Ｄ４により遅延を与え、遅延回路２４０−Ｄ１〜Ｄ４の出力のうちの１つを選択回路２２８によって選択してデータ信号ＤＡＴＡとして出力する。各遅延回路２４０−Ｄ１〜Ｄ４の遅延値が同一の値ｔｄｄであれば、遅延回路２４０−Ｄ１〜Ｄ４のそれぞれを通過する毎に遅延値ｔｄｄずつ遅延する。すなわち、データ信号ＤＡＴＡ０の変化可能点を基準（時刻ｔ＝０）として、遅延回路２４０−Ｄ１から出力される信号の変化可能点は、時刻（ｔ＋ｔｄｄ）に出力される。さらに、遅延回路２４０−Ｄ２から出力される信号の変化可能点は時刻（ｔ＋２×ｔｄｄ）に、遅延回路２４０−Ｄ３から出力される信号の変化可能点は時刻（ｔ＋３×ｔｄｄ）に、遅延回路２４０−Ｄ４から出力される信号の変化可能点は時刻（ｔ＋４×ｔｄｄ）に出力される。遅延値ｔｄｄは、同期信号受信回路１００全体のクロック遅延時間であるクロック信号ＤＣＬＫ１からクロック信号ＤＣＬＫｎまでの遅延時間の半分程度に設定されることが好ましい。
【００５２】
遅延回路２４０−Ｄ１〜Ｄ４から出力される信号は、４入力１出力の選択回路２２８に入力され、そのうちの１つが選択されてデータ信号ＤＡＴＡとして同期信号受信回路１００に供給される。遅延回路２４０−Ｄ１〜Ｄ４は、前述のように、遅延素子２５２と出力制御バッファ２５４とを含み、出力制御バッファ２５４は粗調整制御回路２３０から供給される制御信号に応答して、遅延素子２５２から出力されるデータ遅延信号か、または、固定値（１または０）のいずれかを出力する。出力制御バッファ２５４は、例えば、２入力ＡＮＤ回路または２入力ＯＲ回路等であってよい。ＡＮＤ回路またはＯＲ回路の一方の入力ノードに遅延素子２５２の出力ノードが接続され、他方の入力ノードに粗調整制御回路２３０からの出力制御信号が接続される。ＡＮＤ回路の場合、出力制御信号が“１”のときにデータ遅延信号が出力され、出力制御信号が“０”のときに固定値“０”が出力される。ＯＲ回路の場合、出力制御信号が“０”のときにデータ遅延信号が出力され、出力制御信号が“１”のときに固定値“１”が出力される。
【００５３】
粗調整制御回路２３０は、トレーニング認識信号ＴＲＡＩＮと、同期信号受信回路１００から出力される制御信号ＣＴＲＬとに基づいて、選択回路２１８、２２８に選択信号を供給してクロック信号ＣＬＫ、データ信号ＤＡＴＡの遅延時間を制御する。制御信号ＣＴＲＬは、同期信号受信回路１００の制御回路１２０から出力される制御信号であり、複数の値を有する。ここでは、制御回路１２０は、正常に選択クロック信号ＳＣＬＫおよび選択データ信号ＳＤＡＴＡを選択することができた場合、制御信号ＣＴＲＬに“０”を設定する。クロック信号よりデータ信号の遅延が過少であると判定した場合、制御回路１２０は、制御信号ＣＴＲＬに“１”を設定し、クロック信号よりデータ信号の遅延が過大であると判定した場合には“２”を設定する。どちらとも判定できない場合には、制御回路１２０は、制御信号ＣＴＲＬに“３”を設定する。
【００５４】
粗調整制御回路２３０は、選択回路２１８に選択信号を供給してクロック信号ＣＬＫの遅延時間を制御するとともに、選択される信号を出力する遅延回路以降に接続される遅延回路の出力を停止するように制御する。同様に、粗調整制御回路２３０は、選択回路２２８に選択信号を供給してデータ信号ＤＡＴＡの遅延時間を制御するとともに、選択される信号を出力する遅延回路以降に接続される遅延回路の出力を停止するように制御する。
【００５５】
図１２を参照して、第３の実施の形態に係る粗調整回路２００の動作を説明する。以下では、値ＣＴＲＬは制御信号ＣＴＲＬに設定される値を示し、値ＰＣは選択回路２１８が選択する信号を示し、値ＰＤは選択回路２２８が選択する信号を示し、値Ｐｔはトグルパラメータであり、クロック信号の遅延を増加するかデータ信号の遅延を増加するかを示す。
【００５６】
粗調整制御回路２３０は、各値を初期設定（ＣＴＲＬ＝０、ＰＣ＝０、ＰＤ＝０、Ｐｔ＝１）する（ステップＳ１０２）。クロック信号ＣＬＫには遅延回路２４０−Ｃ１の前段すなわちクロック信号ＣＬＫ０が選択され（ＰＣ＝０）、データ信号ＤＡＴＡには遅延回路２４０−Ｄ１の前段すなわちデータ信号ＤＡＴＡ０が選択される（ＰＤ＝０）。両者とも遅延なしの信号が選択される。同期信号受信回路１００が、正常に選択クロック信号ＳＣＬＫおよび選択データ信号ＳＤＡＴＡを選択できている場合（ＣＴＲＬ＝０）は、粗調整回路２００はこのままである。
【００５７】
トレーニング認識信号ＴＲＡＩＮがＨレベル（＝１）を示すまで待機する（ステップＳ１０４：＝０）。トレーニング認識信号ＴＲＡＩＮがＨレベル（＝１）を示すと、粗調整が開始される（ステップＳ１０４：≠０）。粗調整では、同期信号受信回路１００から供給される制御信号ＣＴＲＬに示される値に応じて処理が異なる。粗調整制御回路２３０は、制御信号ＣＴＲＬに示される値を取り出して、値ＣＴＲＬを判定する（ステップＳ１０６）。
【００５８】
値ＣＴＲＬ＝０の場合（ステップＳ１０６：＝０）、同期信号受信回路１００が正常に選択クロック信号ＳＣＬＫおよび選択データ信号ＳＤＡＴＡを選択できているため、処理することなくそのままステップＳ１０４へ戻る。
【００５９】
値ＣＴＲＬ＝１の場合（ステップＳ１０６：＝１）、同期信号受信回路１００は、データ信号ＤＡＴＡに対してクロック信号ＣＬＫが遅すぎる（データ信号ＤＡＴＡの遅延時間が少ない）と判定しているため、粗調整制御回路２３０は、値ＰＤに１を加算して、データ信号ＤＡＴＡとして選択する信号の位置を一段後方に変更する（ステップＳ１１０）。初回の変更であれば、データ信号ＤＡＴＡとして選択する信号をデータ信号ＤＡＴＡ０から遅延回路２４０−Ｄ１の出力信号に変更することになる。遅延回路２４０−Ｄ１が有する遅延値は、好ましくは同期信号受信回路１００全体の遅延値の半分であるため、これでクロック信号の最適点が同期信号受信回路１００の遅延値の中央付近に補正されることになる。
【００６０】
値ＣＴＲＬ＝２の場合（ステップＳ１０６：＝２）、同期信号受信回路１００は、データ信号ＤＡＴＡに対してクロック信号ＣＬＫが早すぎる（クロック信号ＣＬＫの遅延時間が少ない）と判定しているため、粗調整制御回路２３０は、値ＰＣに１を加算して、クロック信号ＣＬＫとして選択する信号の位置を一段後方に変更する（ステップＳ１２０）。初回の変更であれば、クロック信号ＣＬＫとして選択する信号をクロック信号ＣＬＫ０から遅延回路２４０−Ｃ１の出力信号に変更することになる。遅延回路２４０−Ｃ１が有する遅延値は、好ましくは同期信号受信回路１００全体の遅延値の半分であるため、これでクロック信号の最適点が同期信号受信回路１００の遅延値の中央付近に補正されることになる。
【００６１】
値ＣＴＲＬ＝３の場合（ステップＳ１０６：＝３）、同期信号受信回路１００は、クロック信号ＣＬＫとデータ信号ＤＡＴＡとの位相関係の判定ができない状態である。この場合、トグルパラメータＰｔを使ってクロック信号とデータ信号とを交互に遅らせていって最適点を求める。具体的には、粗調整制御回路２３０は、まず、基準とする信号と、遅延させる信号とを決めるため、トグルパラメータＰｔを論理反転させる（ステップＳ１３０）。値Ｐｔ＝０の場合（ステップＳ１３２：＝０）、クロック信号の遅延を０に固定して（ＰＣ＝０）、値ＰＤに１を加算してデータ信号ＤＡＴＡとして選択する信号の位置を一段後方に変更し、遅延を増加する（ステップＳ１３４）。値Ｐｔ＝１の場合（ステップＳ１３２：≠０）、データ信号の遅延を０に固定して（ＰＤ＝０）、値ＰＣに１を加算してクロック信号ＣＬＫとして選択する信号の位置を一段後方に変更し、遅延を増加する（ステップＳ１３６）。
【００６２】
値ＣＴＲＬに基づいて新たなクロック信号ＣＬＫ、データ信号ＤＡＴＡが同期信号受信回路１００に供給されると、粗調整制御回路２３０は、同期信号受信回路１００から応答があるまで待機し（ステップＳ１４０）、ステップＳ１０６に戻る。粗調整制御回路２３０は、値ＣＴＲＬ＝０になるまで上記を繰り返す。
【００６３】
ステップＳ１３０以降の処理をより具体的に説明すると、初期状態ではＰｔ＝１であるから、論理反転によってＰｔ＝０となる（ステップＳ１３０）。ステップＳ１３４において、クロック信号として信号ＣＬＫ０が選択され、データ信号を遅らせるために遅延回路２４０−Ｄ１の出力信号が選択される（ＰＤ＝１）。この設定により同期信号受信回路１００が正常に値を求めることができれば、その状態を保持する。正常に値を求めることができない場合、再度ステップＳ１３０が実行されてトグルパラメータＰｔ＝１となり、データ信号の選択は信号ＤＡＴＡ０に戻し、クロック信号として遅延回路２４０−Ｃ１の出力が選択される（ＰＣ＝１：ステップＳ１３６）。この設定により同期信号受信回路１００が正常に値を求めることができれば、その状態を保持する。正常に値を求めることができない場合、再度トグルパラメータＰｔが論理反転され、Ｐｔ＝０となる（ステップＳ１３０）。クロック信号として信号ＣＬＫ０が選択され、データ選択パラメータＰＤがインクリメントされ（ＰＤ＝ＰＤ＋１）、ＰＤ＝２となる（ステップＳ１３４）。遅延回路２４０−Ｄ２の出力がデータ信号ＤＡＴＡとして出力され、同期信号受信回路１００からの応答を待つ（ステップＳ１４０）。この設定により同期信号受信回路１００が正常に値を求めることができれば、その状態を保持する。正常に値を求めることができない場合、トグルパラメータＰｔを論理反転させ、データ信号として信号ＤＡＴＡ０が選択される。クロック選択パラメータＰＣがインクリメントされ（ＰＣ＝ＰＣ＋１＝２）、クロック信号として信号ＣＬＫ２が選択され、同期信号受信回路１００からの応答（ＣＴＲＬ）を待つ（ステップＳ１４０）。この設定により同期信号受信回路１００が正常に値を求めることができれば、その状態を保持する。以上を同期信号受信回路１００から値ＣＴＲＬ＝０が応答されるまで繰り返す。
【００６４】
このようにして、同期信号受信回路１００から出力される制御信号ＣＴＲＬにより示される値が０になれば、粗調整制御回路２３０は、選択したクロック信号を出力する遅延回路２４０−ＣＸ（Ｘ＝１〜４）より後段の遅延回路を停止し、同様に選択したデータ信号を出力する遅延回路２４０−ＤＹ（Ｙ＝１〜４）より後段の遅延回路を停止する。
【００６５】
上述のように、不要なクロック信号およびデータ信号を停止することにより、消費電流が少なくなり、ＥＭＩも低減することができる。
【００６６】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６７】
１００、１０１  同期信号受信回路
１１０、１１１  多相クロック生成回路
１２０  制御回路
１３０  位相検出回路
１４０  クロックイネーブル回路
１４１、１４２、１４ｎ  ＡＮＤ回路
１５０  データ識別回路
１５１、１５２、１５ｎ  フリップフロップ
１６０、１７０  選択回路
２００  粗調整回路
２１０  クロック遅延粗調整回路
２１８  セレクタ
２２０  データ遅延粗調整回路
２２８  セレクタ
２３０  粗調整制御回路
２４０、２４０−Ｃ１〜２４０−Ｃ４、２４０−Ｄ１〜２４０−Ｄ４  遅延回路
２４１、２４２、２４ｎ  遅延回路
２５２  遅延素子
２５４  バッファ
３１０  タイミングコントローラ
３２０  データドライバ部
３２２  位相調整回路
３２４  シリアルパラレル変換回路
３２６  ラッチ回路
３２８  データドライバ回路
３３０  ゲートドライバ部
３４０  表示パネル
【図１】
2013201726.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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