(57)【要約】【課題】選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することが可能な３次元トランジスタを提供する。【解決手段】３次元トランジスタは、結晶面方位が（１００）である上面を有する半導体基板を備える。３次元トランジスタは、半導体基板に形成され、上面において素子領域を区画する素子分離領域を備える。３次元トランジスタは、半導体基板の素子領域上にゲート絶縁膜を介して形成され、側面にゲート絶縁側壁が設けられたゲート電極を備える。３次元トランジスタは、ゲート電極に対して自己整合的に半導体基板の素子領域に形成されたソース・ドレイン領域を備える。３次元トランジスタは、ソース・ドレイン領域上にエピタキシャル成長により形成された選択エピタキシャルシリコン層を備える。選択エピタキシャルシリコン層の素子分離領域側の第１の側面部は、曲面形状を有する。【選択図】図１
2013201387.tif 000002
【特許請求の範囲】
【請求項１】
結晶面方位が（１００）である上面を有する半導体基板と、
前記半導体基板に形成され、前記上面において素子領域を区画する素子分離領域と、
前記半導体基板の前記素子領域上にゲート絶縁膜を介して形成され、側面にゲート絶縁側壁が設けられたゲート電極と、
前記ゲート電極に対して自己整合的に前記半導体基板の前記素子領域に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上にエピタキシャル成長により形成された選択エピタキシャルシリコン層と、を備え、
前記選択エピタキシャルシリコン層の前記素子分離領域側の第１の側面部は、曲面形状を有することを特徴とする３次元トランジスタ。
【請求項２】
前記第１の側面部は、ファセットを有さないことを特徴とする請求項１に記載の３次元トランジスタ。
【請求項３】
結晶面方位が（１００）である上面を有する半導体基板と、
前記半導体基板に形成され、前記上面において素子領域を区画する素子分離領域と、
前記半導体基板の前記素子領域上にゲート絶縁膜を介して形成され、側面にゲート絶縁側壁が設けられたゲート電極と、
前記ゲート電極に対して自己整合的に前記半導体基板の前記素子領域に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上にエピタキシャル成長により形成された選択エピタキシャルシリコン層と、を備え、
前記選択エピタキシャルシリコン層の前記素子分離領域側の第１の側面部は、前記半導体基板の上面に対して、略垂直の平面である
ことを特徴とする３次元トランジスタ。
【請求項４】
前記第１の側面部は、前記半導体基板の上面に対して、７０度〜９０度で交わる平面である
ことを特徴とする請求項３に記載の３次元トランジスタ。
【請求項５】
結晶面方位が（１００）である上面を有する半導体基板と、
前記半導体基板に形成され、前記上面において素子領域を区画する素子分離領域と、
前記半導体基板の前記素子領域上にゲート絶縁膜を介して形成され、側面にゲート絶縁側壁が設けられたゲート電極と、
前記ゲート電極に対して自己整合的に前記半導体基板の前記素子領域に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上にエピタキシャル成長により形成された選択エピタキシャルシリコン層と、
前記ゲート電極の上部を覆うように設けられ、前記ゲート絶縁側壁から前記素子分離領域側に延在したキャップ絶縁層と、を備え、
前記キャップ絶縁層の前記素子分離領域側に延在した部分の下に、前記選択エピタキシャルシリコン層の前記ゲート電極側の第２の側面部が位置する
ことを特徴とする３次元トランジスタ。
【請求項６】
前記選択エピタキシャルシリコン層の前記ゲート電極側の第２の側面部は、前記ゲート電極にゲート側壁を介して接している  
ことを特徴とする請求項１ないし５のいずれか一項に記載の３次元トランジスタ。
【請求項７】
２つ隣接する前記３次元トランジスタの前記選択エピタキシャルシリコン層の前記第１の側面部は、前記素子分離領域上で離間して対向している
ことを特徴とする請求項１ないし６のいずれか一項に記載の３次元トランジスタ。
【請求項８】
半導体基板と、
前記半導体基板の上面に対して垂直な板状に前記半導体基板上に形成され、前記半導体基板の前記上面に対して垂直な主面の結晶面方位が（１００）または（１１０）である素子領域と、
前記素子領域の上面を覆うハードマスク層と、
前記半導体基板上の前記素子領域が存在しない領域上に、前記素子領域の少なくとも上部が露出するように形成された素子分離絶縁膜と、
前記半導体基板の前記上面に対して垂直な板状に前記素子分離絶縁膜上に形成され、前記半導体基板上で前記素子領域と直交し、前記素子領域にゲート絶縁膜を介して接するゲート電極と、
前記素子領域の前記ハードマスク層で覆われていない前記主面にエピタキシャル成長により形成された選択エピタキシャルシリコン層と、を備え、
前記選択エピタキシャルシリコン層の側面部は、前記半導体基板の上面に対して、略垂直の平面であることを特徴とする３次元トランジスタ。
【請求項９】
半導体基板と、
前記半導体基板の上面に対して垂直な板状に前記半導体基板上に形成され、前記半導体基板の前記上面に対して垂直な主面の結晶面方位が（１００）または（１１０）である素子領域と、
前記素子領域の上面を覆うハードマスク層と、
前記半導体基板上の前記素子領域が存在しない領域上に、前記素子領域の少なくとも上部が露出するように形成された素子分離絶縁膜と、
前記半導体基板の前記上面に対して垂直な板状に前記素子分離絶縁膜上に形成され、前記半導体基板上で前記素子領域と直交し、前記素子領域にゲート絶縁膜を介して接するゲート電極と、
前記ハードマスク層の側面に形成された絶縁側壁と、
前記素子領域の前記ハードマスク層で覆われていない前記主面に、エピタキシャル成長により形成され、前記絶縁側壁の幅と略同一の幅の選択エピタキシャルシリコン層と、を備え、
前記選択エピタキシャルシリコン層の側面部は、前記半導体基板の上面に対して、略垂直の平面であることを特徴とする３次元トランジスタ。
【請求項１０】
前記側面部は、前記半導体基板の上面に対して、７０度〜９０度傾いた平面である
ことを特徴とする請求項８または９に記載の３次元トランジスタ。
【請求項１１】
前記半導体基板は、シリコン基板であることを特徴とする請求項１ないし１０に記載の３次元トランジスタ。
【請求項１２】
結晶面方位が（１００）である上面を有する半導体基板上に素子領域を区画する素子分離領域を形成し、
前記素子領域上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極の側面にゲート絶縁側壁を形成し、
前記ゲート電極に対して自己整合的に前記素子領域上にソース・ドレイン領域を形成し、
エピタキシャル成長により、前記ソース・ドレイン領域上に選択エピタキシャルシリコン層を形成し、
ガス雰囲気中のアニールにより、前記選択エピタキシャルシリコン層の前記素子領域側の第１の側面部を曲面形状にする
ことを特徴とする３次元トランジスタの製造方法。
【請求項１３】
結晶面方位が（１００）である上面を有する半導体基板上に素子領域を区画する素子分離領域を形成し、
前記素子領域上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極の側面に第１のゲート絶縁側壁を形成し、
イオン注入により、ソース・ドレイン領域を形成し、
前記第１のゲート絶縁側壁の外側に、第２のゲート絶縁側壁、第３のゲート絶縁側壁を順次形成し、
斜め入射型ドライエッチングにより、前記第３のゲート絶縁側壁の底部を除去し、
ウェットエッチングにより、前記第２のゲート絶縁側壁のうち、前記第３のゲート絶縁側壁の底部の除去により露出した部分を除去し、
エピタキシャル成長により、前記ソース・ドレイン領域上に選択エピタキシャルシリコン層を形成する
ことを特徴とする３次元トランジスタの製造方法。
【請求項１４】
リソグラフィー技術により、半導体基板上であって素子領域となる領域上に選択的にハードマスク層を形成し、
異方性エッチングにより、前記ハードマスク層をマスクとして半導体基板を垂直にエッチングすることにより、前記半導体基板の上面に対して垂直な板状であり且つ前記半導体基板の前記上面に対して垂直な主面の結晶面方位が（１００）または（１１０）である素子領域を形成し、
前記半導体基板上の前記素子領域が存在しない領域上に、前記素子領域の少なくとも上部が露出するように素子分離絶縁膜を形成し、
前記半導体基板の前記上面に対して垂直な板状であり、前記素子領域と直交し且つ前記素子領域にゲート絶縁膜を介して接するゲート電極を、前記素子分離絶縁膜上に形成し、
前記素子領域の上面を覆う前記ハードマスク層をマスクとして、エピタキシャル成長により、前記ハードマスク層で覆われていない前記素子領域の前記主面に選択エピタキシャルシリコン層を選択的に形成し、
前記ハードマスク層の側面に絶縁側壁を形成し、
異方性エッチングにより、前記ハードマスク層と前記絶縁側壁をマスクとして、前記選択エピタキシャルシリコン層の一部を略垂直に選択的にエッチングする
ことを特徴とする３次元トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、３次元トランジスタトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ロジック回路やメモリといった半導体集積回路に対する微細化の要求から、スイッチング素子やドライバとして用いられるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｔｒａｎｓｉｓｔｏｒ）型電界効果トランジスタへの微細化の実現に向けて様々な技術開発が続けられている。
【０００３】
特に、ゲート長の微細化に伴い、短チャネル効果を抑制しつつ高い電流駆動能力を実現するために様々な工夫がなされている。ハーフピッチ40nmや50nm世代のDRAM（Dynamic Random Access Memory）においては、選択セルトランジスタとしてRCAT（Recess Channel Array Transistor）または選択エピ成長(ＳＥＧ)技術を組み合わせたプレーナトランジスタ（以下、ＳＥＧ型プレーナトランジスタ）を用いるのが主流となっている。
【０００４】
現在、電流書き込み型の不揮発型RAMには、ユニバーサルメモリ実現を目指して開発が進められているMRAM（Magnetic Random Access Memory）やRRAM(Resistance Random Access Memory)などがある。この電流書き込み型の不揮発型RAMにおいては、DRAM同様、高密度なセルアレイを実現できると同時に、電流書き込みに対応した高駆動力のセル選択トランジスタが必要である。
【０００５】
上述のRCATの場合、シリコン基板を掘り込んで実効的なゲート長を増大できるためにオフ電流を抑制するのには効果的である。しかし、RCATは、電流駆動能力を飛躍的に高めるのが難しいという問題を抱えている。この問題が、ユニバーサルメモリに適用する上での障害の一つとなっている。
【０００６】
一方、ＳＥＧ（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）型プレーナトランジスタは、ソース・ドレイン領域を選択エピタキシャル成長で持ち上げたシリコン結晶層状に形成する。このため、ＳＥＧ型プレーナトランジスタは、微細ゲート長であっても短チャネル効果を抑制しつつ高い電流駆動能力を実現できる可能性がある。
【０００７】
したがって、ＳＥＧ型プレーナトランジスタは、ユニバーサルメモリにおけるセル選択トランジスタの一つの選択肢となっている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】J.Y.Kim,“The Breakthrough in data retention time of DRAM using Recess-Channel-Array Transistor(RCAT) for 88nm feature size and beyond”, 2003 Symposium on VLSl Technology Digest at Technical Papers, P.11−12.
【非特許文献２】Y.K. Park, “Fully Integrated 56 nm DRAM Technology for １Gb DRAM”、2007 Symposium on VLSI Technology Digest of Technical Papers、P.190−191.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することが可能な３次元トランジスタおよびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
実施例に従った３次元トランジスタは、結晶面方位が（１００）である上面を有する半導体基板を備える。３次元トランジスタは、前記半導体基板に形成され、前記上面において素子領域を区画する素子分離領域を備える。３次元トランジスタは、前記半導体基板の前記素子領域上にゲート絶縁膜を介して形成され、側面にゲート絶縁側壁が設けられたゲート電極を備える。３次元トランジスタは、前記ゲート電極に対して自己整合的に前記半導体基板の前記素子領域に形成されたソース・ドレイン領域を備える。３次元トランジスタは、前記ソース・ドレイン領域上にエピタキシャル成長により形成された選択エピタキシャルシリコン層を備える。前記選択エピタキシャルシリコン層の前記素子分離領域側の第１の側面部は、曲面形状を有する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施例１に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図２】図２は、図１に続く、実施例１に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図３】図３は、図２に続く、実施例１に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図４】図４は、実施例２に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図５】図５は、実施例３に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図６】図６は、図５に続く、実施例３に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図７】図７は、素子領域の主面の結晶面方位が（１１０）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図８】図８は、図７に続く、素子領域の主面の結晶面方位が（１１０）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図９】図９は、素子領域の主面の結晶面方位が（１００）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図１０】図１０は、図９に続く、素子領域の主面の結晶面方位が（１００）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図１１】図１１は、素子領域の主面の結晶面方位が（１１０）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図１２】図１２は、図１１に続く、素子領域の主面の結晶面方位が（１１０）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図１３】図１３は、素子領域の主面の結晶面方位が（１００）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【図１４】図１４は、図１３に続く、素子領域の主面の結晶面方位が（１００）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【発明を実施するための形態】
【００１２】
例えば、ユニバーサルメモリにおけるセル選択トランジスタとしてＳＥＧ型プレーナトランジスタを用いる。この場合、周辺回路に用いられる周辺トランジスタにも選択エピタキシャル成長(ＳＥＧ)層が同時に形成される。このため、このＳＥＧ層に対応したデバイス設計を行う必要があり、その場合に幾つかの問題点が発生する。
【００１３】
まず、選択エピ成長時にエピタキシャルシリコン層表面にファセットが形成され、縦と同時に横方向にもＳＥＧ層が形成され、周辺トランジスタ間を分離する素子分離酸化膜上にも延びてしまう。
【００１４】
ＳＥＧ層は、ショートチャネル効果抑制の観点およびＳＥＧ層上にコンタクト層を形成した際の基盤への接合リークの影響を抑制する観点から、最低限必要な膜厚がある。ＳＥＧ層は、その膜厚分だけ横方向にも延びてしまう。この延びた部分が、素子分離領域幅抑制においての障害となってしまう。
【００１５】
また、同じくファセットの影響で、ゲート電極端部のＳＥＧ層の膜厚が他の領域よりも薄くなる傾向がある。したがって、ＳＥＧ層越しに深いインプラを行う場合に、一番短チャネル効果抑制に影響が大きいゲート電極のエッジで深いインプラがより深く打ち込まれてしまう。これは、デバイス設計上の問題になる。
【００１６】
そこで、以下の実施例では、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することが可能な３次元トランジスタおよびその製造方法を提案する。
【００１７】
以下、各実施例について、図面に基づいて説明する。
【実施例１】
【００１８】
先ず、実施例１に係る３次元トランジスタの製造方法の一例について説明する。
【００１９】
図１ないし図３は、実施例１に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【００２０】
先ず、図１（Ａ）に示すように、結晶面方位が（１００）である上面１ａを有する半導体基板（シリコン基板、例えば、シリコンウェハ）上に素子領域を区画する素子分離領域２を形成する。そして、ウェルおよびチャネル（図示せず）のためのイオン注入を実施し、アニールによりウェルを活性化する。
【００２１】
次に、図１（Ｂ）に示すように、半導体基板１上全面にゲート絶縁膜１０、ゲート電極材料（ポリシリコン３ａ、タングステン３ｂ）、キャップ絶縁膜（ＳｉＮ）１２を順次形成し、通常のリソグラフィーおよびＲＩＥ手法を用いてゲート電極３を形成する。すなわち、半導体基板１の素子領域上にゲート絶縁膜１０を介してゲート電極３を形成する。
【００２２】
その後、CVD法およびRIE法により、例えば、5nm程度のゲート絶縁側壁（SiNスペーサ）１１をゲート電極３の側面に形成する。
【００２３】
次に、ゲート絶縁側壁１１越しに、短チャネル効果抑制を目的として、例えば、３０度程度の角度でイオン注入し、拡散層を形成する。その後、ゲート電極３と拡散層とがオーバラップした部分の抵抗低減を目的として、イオン注入する。
【００２４】
すなわち、図２に示すように、ゲート電極３に対して自己整合的に素子領域上にソース・ドレイン領域（低濃度の拡散層）４を形成する。
【００２５】
次に、半導体基板１の表面処理を実施した後、エピタキシャル成長を実施し、例えば、５０nm程度の選択エピタキシャルシリコン層６を形成する。
【００２６】
すなわち、図３（Ａ）に示すように、エピタキシャル成長により、ソース・ドレイン領域４上に選択エピタキシャルシリコン層６を形成する。
【００２７】
次に、例えば、ガス雰囲気中（水素雰囲気中）で、９００度、２分のアニールを実施する。これにより、ＳＥＧ層全体にシリコン原子のマイグレーションを発生させることで、選択エピタキシャルシリコン層６表面に現れているファセット部（第１の側面部６ａ）を平滑化する。
【００２８】
すなわち、図３（Ｂ）に示すように、ガス雰囲気中のアニールにより、選択エピタキシャルシリコン層６の素子領域側のファセットを有する第１の側面部６ａを曲面形状の第１の側面部６ｂにする。
【００２９】
その後、必要に応じて、追加のエピタキシャル成長を実施し、選択エピタキシャルシリコン層６の追加部１３を形成する（図３（Ｂ））。これにより、選択エピタキシャルシリコン層６の膜厚を厚く（調整）することができる。
【００３０】
その後、半導体基板１に対して、選択エピタキシャルシリコン層６を介して、イオン注入し、ソース・ドレイン領域を構成する不純濃度が高く深い拡散層５を形成する（図３（Ｂ））。
【００３１】
その後、層間絶縁膜をＴＥＯＳなどの材料で形成した後、コンタクトホールをリソグラフィーおよびＲＩＥ法で開口し、ＴｉＣＶＤでＳｉとＴｉのシリサイド層を穴の底部に形成した後に、全体をＴｉＮ／Ｗで埋めてコンタクトを完成させる。これにより、選択エピタキシャルシリコン層６に接続されるコンタクト（図示せず）が形成される。以降、多層配線の形成とビアの形成を経てＬＳＩ構造が完成する（図示せず）。
【００３２】
以上の工程により、実施例１に係る３次元トランジスタの製造工程が完了する。
【００３３】
すなわち、実施例１に係る３次元トランジスタは、結晶面方位が（１００）である上面１ａを有する半導体基板１と、半導体基板１に形成され、上面１ａにおいて素子領域を区画する素子分離領域２と、半導体基板１の素子領域上にゲート絶縁膜１０を介して形成され、側面にゲート絶縁側壁１１が設けられたゲート電極３と、ゲート電極３に対して自己整合的に半導体基板１の素子領域に形成されたソース・ドレイン領域４と、ソース・ドレイン領域４上にエピタキシャル成長により形成された選択エピタキシャルシリコン層６と、を備える（図３（Ｂ））。
【００３４】
そして、選択エピタキシャルシリコン層６の素子分離領域２側の第１の側面部６ｂは、曲面形状を有する。この第１の側面部６ｂは、ファセットを有さない。
【００３５】
さらに、選択エピタキシャルシリコン層６のゲート電極側の第２の側面部６ｃは、ゲート電極３にゲート絶縁側壁１１を介して接している。
【００３６】
また、２つ隣接する３次元トランジスタの選択エピタキシャルシリコン層６の第１の側面部６ｂは、素子分離領域２上で離間して対向している。
【００３７】
以上の実施例１に係る３次元トランジスタの製造方法は、一度ＳＥＧ層表面に現れたファセット部をアニールで平滑化することで、側面方向へのＳＥＧ成長を抑制することができる。
【００３８】
これにより、デバイス間に必要な素子分離幅を小さくすることができ、チップ面積の縮小、コストダウンが可能となる。
【００３９】
また、横方向へのＳＥＧ成長を抑制できる。これにより、更に必要な選択エピタキシャルシリコン層を積み増すことも可能となる。
【００４０】
したがって、その後のイオン注入やコンタクト形成におけるプロセスウインドウが広がり、デバイスの設計が容易になる。
【００４１】
以上のように、本実施例１に係る３次元トランジスタおよびその製造方法によれば、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することができる。
【実施例２】
【００４２】
次に、実施例２に係る３次元トランジスタの製造方法の一例について説明する。
【００４３】
図４は、実施例２に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。なお、図４において、図１ないし図３の符号と同じ符号は、実施例１と同様の構成を示す。
【００４４】
先ず、既述の実施例１で説明した図１から図２までの工程と同様にして、結晶面方位が（１００）である上面１ａを有する半導体基板１上に素子領域を区画する素子分離領域２を形成し、素子領域上にゲート絶縁膜１０を介してゲート電極３を形成し、ゲート電極３の側面にゲート絶縁側壁１１を形成し、ソース・ドレイン領域４を形成する。
【００４５】
次に、図４（Ａ）に示すように、半導体基板１の表面処理を施した後、エピタキシャル成長を実施し、選択エピタキシャルシリコン層６を形成する。ここでは、選択エピタキシャルシリコン層６を、素子分離領域２を超えて対抗するデバイスにおいて、成長した選択エピタキシャルシリコン層６と接触するまで成長させる。
【００４６】
その後、素子分離に用いたフォトマスクおよびフォトリソグラフィー技術、ハードマスク転写を用いたＲＩＥ技術などを用いて、素子分離領域２上に形成された選択エピタキシャルシリコン層６の第１の側面部６ａを選択的に除去する。
【００４７】
以降は、実施例１と同様の工程が実行され、実施例２に係る３次元トランジスタの製造工程が完了する。
【００４８】
また、ハードマスク転写に用いるマスク剤として、ＳｉＮ膜、アモルファスシリコン膜、ＴＥＯＳ膜、有機絶縁膜およびこれらの積層膜が用いられる。
【００４９】
すなわち、実施例２に係る３次元トランジスタは、結晶面方位が（１００）である上面１ａを有する半導体基板１と、半導体基板１に形成され、上面１ａにおいて素子領域を区画する素子分離領域２と、半導体基板１の素子領域上にゲート絶縁膜１０を介して形成され、側面にゲート絶縁側壁１１が設けられたゲート電極３と、ゲート電極３に対して自己整合的に半導体基板１の素子領域に形成されたソース・ドレイン領域４と、ソース・ドレイン領域４上にエピタキシャル成長により形成された選択エピタキシャルシリコン層６と、を備える（図３（Ｂ））。
【００５０】
そして、２つ隣接する３次元トランジスタの選択エピタキシャルシリコン層６の第１の側面部６ｄは、素子分離領域２上で離間して対向する。
【００５１】
したがって、異なるデバイス間の選択エピタキシャルシリコン層６における電気的ショート状態を解消させることができる。
【００５２】
なお、選択エピタキシャルシリコン層６の素子分離領域２側の第１の側面部６ｄは、半導体基板１の上面に対して、略垂直の平面である。例えば、第１の側面部６ｄは、半導体基板１の上面に対して、７０度〜９０度で交わる平面である。
【００５３】
なお、３次元トランジスタのその他の構成は、実施例１と同様である。
【００５４】
以上のように、本実施例２に係る３次元トランジスタによれば、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することができる。
【００５５】
特に、本実施例２に係る３次元トランジスタによれば、選択エピタキシャルシリコン層の膜厚を、素子分離領域幅に関係なく設定できる。
【実施例３】
【００５６】
次に、実施例３に係る３次元トランジスタの製造方法の一例について説明する。
【００５７】
図５ないし図６は、実施例３に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。なお、図５ないし図６において、図１ないし図３の符号と同じ符号は、実施例１と同様の構成を示す。
【００５８】
先ず、既述の実施例１で説明した図１から図２までの工程と同様にして、結晶面方位が（１００）である上面１ａを有する半導体基板１上に素子領域を区画する素子分離領域２を形成し、素子領域上にゲート絶縁膜１０を介してゲート電極３を形成し、ゲート電極３の側面にゲート絶縁側壁１１を形成し、ソース・ドレイン領域４を形成する。
【００５９】
次に、図５（Ａ）に示すように、ゲート絶縁側壁（TEOS側壁）１３を形成し、半導体基板１上全面をゲート絶縁側壁になるＳｉＮストッパー膜１４ａ、１４ｂ、１４ｃで覆う。
【００６０】
すなわち、ゲート絶縁側壁１１の外側に、ゲート絶縁側壁１３、ゲート絶縁側壁１４ｃを順次形成する。
【００６１】
その後、半導体基板１を上面１ａに垂直な軸を中心に回転させながら、例えば45度の入射角でＲＩＥ（所謂、斜め入射型ドライエッチング）を実施する。これにより、半導体基板１上のＳｉＮストッパー膜１４ａおよびゲート絶縁側壁（ＳｉＮストッパー膜）１４ｃの底部を除去する。
【００６２】
その後、ウェットエッチングにより、ゲート絶縁側壁（TEOS膜）１３のうち、ゲート絶縁側壁１４の底部の除去により露出した部分を、選択的に除去する（図５（Ｂ））。
【００６３】
次に、半導体基板１の表面処理を実施した後、エピタキシャル成長を実施し、例えば、５０nm程度の選択エピタキシャルシリコン層６を形成する。
【００６４】
すなわち、図６（Ａ）に示すように、エピタキシャル成長により、ソース・ドレイン領域４上に選択エピタキシャルシリコン層６を形成する。
【００６５】
その後、半導体基板１に対して、選択エピタキシャルシリコン層６を介して、イオン注入し、ソース・ドレイン領域を構成する不純濃度が高く深い拡散層５を形成する（図６（Ｂ））。
【００６６】
なお、選択エピタキシャルシリコン層６の側面部６ａの膜厚が小さいので、側面部６ａの下方の拡散層５の一部５ａがより深くなる。
【００６７】
以降は、実施例１と同様の工程が実行され、実施例３に係る３次元トランジスタの製造工程が完了する。
【００６８】
すなわち、実施例３に係る３次元トランジスタは、結晶面方位が（１００）である上面１ａを有する半導体基板１と、半導体基板１に形成され、上面１ａにおいて素子領域を区画する素子分離領域２と、半導体基板１の素子領域上にゲート絶縁膜１０を介して形成され、側面にゲート絶縁側壁１１が設けられたゲート電極３と、ゲート電極３に対して自己整合的に半導体基板１の素子領域に形成されたソース・ドレイン領域４と、ソース・ドレイン領域４上にエピタキシャル成長により形成された選択エピタキシャルシリコン層６と、ゲート電極３の上部を覆うように設けられ、ゲート絶縁側壁１１から素子分離領域２側に延在したキャップ絶縁層（ＳｉＮストッパー膜１４ｂ、ゲート絶縁側壁１３、ゲート絶縁側壁（ＳｉＮストッパー膜）１４ｃ）と、を備える（図６（Ｂ））。
【００６９】
そして、キャップ絶縁層（ＳｉＮストッパー膜１４ｂ、ゲート絶縁側壁１３、ゲート絶縁側壁（ＳｉＮストッパー膜）１４ｃ）の前記素子分離領域２側に延在した部分の下に、選択エピタキシャルシリコン層６のゲート電極側の第２の側面部６ｃが位置する（図６（Ｂ））。なお、この第２の側面部６ｃとゲート絶縁側壁１１の底部１１ａとが接している。
【００７０】
なお、３次元トランジスタのその他の構成は、実施例１と同様である。
【００７１】
以上のように、本実施例３に係る３次元トランジスタによれば、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することができる。
【００７２】
特に、本実施例３に係る３次元トランジスタによれば、キャップ絶縁層がゲート電極およびゲート絶縁側壁１１と較べて太く形成されている。
【００７３】
これにより、キャップ絶縁層が半導体基板に対するイオン注入を遮蔽するので、キャップ絶縁層の下部では、深いインプラが導入されにくくなる。
【００７４】
その結果、選択エピタキシャルシリコン層が他の領域より薄く形成されているゲート電極周辺における深いインプラが抑制される。これにより、デバイスの短チャネル効果を効率よく抑制することが可能となる。
【実施例４】
【００７５】
本実施例４では、３次元トランジスタとしてFIN型トランジスタを選択した場合の一例について説明する。
【００７６】
図７ないし図８は、素子領域の主面の結晶面方位が（１１０）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。また、図９ないし図１０は、素子領域の主面の結晶面方位が（１００）である場合における、実施例４に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【００７７】
先ず、リソグラフィー技術により、半導体基板１上であって素子領域となる領域上に選択的にハードマスク層２１を形成する（図７（Ａ）、図９（Ａ））。
【００７８】
そして、図７（Ａ）、図９（Ａ）に示すように、異方性エッチングにより、ハードマスク層２１をマスクとして半導体基板１を垂直にエッチングすることにより、半導体基板１の上面に対して垂直な板状であり且つ半導体基板１の上面に対して垂直な主面２０ａの結晶面方位が（１００）または（１１０）である素子領域２０を形成する。
【００７９】
そして、図７（Ａ）、図９（Ａ）に示すように、半導体基板１上の素子領域２０が存在しない領域上に、素子領域２０の少なくとも上部２０ｂが露出するように素子分離絶縁膜２２を形成する。
【００８０】
そして、図７（Ａ）、図９（Ａ）に示すように、半導体基板１の上面１ａに対して垂直な板状であり、素子領域２０と直交し且つ素子領域２０にゲート絶縁膜３０を介して接するゲート電極２３を、素子分離絶縁膜２２上に形成する。
【００８１】
次に、図７（Ｂ）、図９（Ｂ）に示すように、素子領域２０の上面を覆うハードマスク層２１をマスクとして、エピタキシャル成長により、ハードマスク層２１で覆われていない素子領域２０の主面２０ａに選択エピタキシャルシリコン層２６を選択的に形成する。
【００８２】
この時点で、選択エピタキシャルシリコン層２６は十分厚く、隣接する３次元トランジスタの選択エピタキシャルシリコン層２６同士は接触している。また、この選択エピタキシャルシリコン層２６の形状は、主面２０ａの結晶面方位と３次元トランジスタの向きによって形状が異なる。
【００８３】
そして、図８（Ａ）、図１０（Ａ）に示すように、ハードマスク層２１を覆うマスク層２７を形成する。そして、異方性エッチング（例えば、ＲＩＥ）により、マスク層２７をマスクとして、選択エピタキシャルシリコン層２６の一部を略垂直に選択的にエッチングする。
【００８４】
その後、図８（Ｂ）、図１０（Ｂ）に示すように、マスク層２７を除去した後、インプラ工程、層間膜形成工程、コンタクト形成工程、多層配線工程を経て、FIN型トランジスタである実施例４に係る３次元トランジスタの製造工程が完了する。
【００８５】
すなわち、実施例４に係る３次元トランジスタは、半導体基板１と、半導体基板１の上面１ａに対して垂直な板状に半導体基板１上に形成され、半導体基板１の上面に対して垂直な主面２０ａの結晶面方位が（１１０）または（１１０）である素子領域２０と、素子領域２０の上面を覆うハードマスク層２１と、半導体基板１上の素子領域２０が存在しない領域上に、素子領域２０の少なくとも上部２０ｂが露出するように形成された素子分離絶縁膜２２と、半導体基板１の上面１ａに対して垂直な板状に素子分離絶縁膜２２上に形成され、半導体基板１上で素子領域２０と直交し、素子領域２０にゲート絶縁膜３０およびハードマスク層２１を介して接するゲート電極２３と、素子領域２０のハードマスク層２１で覆われていない（さらに、ゲート絶縁膜３０が形成されていない、すなわち、ゲート電極２３とゲート絶縁膜３０を介して接していない）主面２０ａにエピタキシャル成長により形成された選択エピタキシャルシリコン層２６と、を備える（図８（Ｂ）、図１０（Ｂ））。
【００８６】
そして、選択エピタキシャルシリコン層２６の側面部２６ｄは、半導体基板１の上面に対して、略垂直の平面である。例えば、側面部２６ｄは、半導体基板１の上面に対して、７０度〜９０度傾いた平面である。
【００８７】
以上のように、本実施例４に係る３次元トランジスタによれば、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することができる。
【００８８】
特に、本実施例４に係る３次元トランジスタによれば、選択エピタキシャルシリコン層の膜厚を、素子分離領域幅に関係なく設定できる。これにより、FIN型トランジスタのソース・ドレイン領域の抵抗を所望の値まで下げることが可能となる。
【実施例５】
【００８９】
本実施例５では、３次元トランジスタとしてFIN型トランジスタを選択した場合の他の例について説明する。
【００９０】
図１１ないし図１２は、素子領域の主面の結晶面方位が（１１０）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。また、図１３ないし図１４は、素子領域の主面の結晶面方位が（１００）である場合における、実施例５に係る３次元トランジスタの製造方法の各工程の一例を示す断面図である。
【００９１】
先ず、リソグラフィー技術により、半導体基板１上であって素子領域となる領域上に選択的にハードマスク層２１を形成する（図１１（Ａ）、図１３（Ａ））。
【００９２】
そして、図１１（Ａ）、図１３（Ａ）に示すように、異方性エッチングにより、ハードマスク層２１をマスクとして半導体基板１を垂直にエッチングすることにより、半導体基板１の上面に対して垂直な板状であり且つ半導体基板１の上面に対して垂直な主面２０ａの結晶面方位が（１００）または（１１０）である素子領域２０を形成する。
【００９３】
そして、図１１（Ａ）、図１３（Ａ）に示すように、半導体基板１上の素子領域２０が存在しない領域上に、素子領域２０の少なくとも上部２０ｂが露出するように素子分離絶縁膜２２を形成する。
【００９４】
そして、図１１（Ａ）、図１３（Ａ）に示すように、半導体基板１の上面１ａに対して垂直な板状であり、素子領域２０と直交し且つ素子領域２０にゲート絶縁膜３０を介して接するゲート電極２３を、素子分離絶縁膜２２上に形成する。
【００９５】
次に、図１１（Ｂ）、図１３（Ｂ）に示すように、素子領域２０の上面を覆うハードマスク層２１をマスクとして、エピタキシャル成長により、ハードマスク層２１で覆われていない素子領域２０の主面２０ａに選択エピタキシャルシリコン層２６を選択的に形成する。
【００９６】
この時点で、選択エピタキシャルシリコン層２６は十分厚く、隣接する３次元トランジスタの選択エピタキシャルシリコン層２６同士は接触している。また、この選択エピタキシャルシリコン層２６の形状は、主面２０ａの結晶面方位と３次元トランジスタの向きによって形状が異なる。
【００９７】
そして、図１２（Ａ）、図１４（Ａ）に示すように、ハードマスク層２１の側面に絶縁側壁（SiNサイドウォール層）２８を形成する。
【００９８】
そして、図１２（Ｂ）、図１４（Ｂ）に示すように、異方性エッチング（例えば、ＲＩＥ）により、ハードマスク層２１および絶縁側壁２８をマスクとして、選択エピタキシャルシリコン層２６の一部を略垂直に選択的にエッチングする。
【００９９】
なお、絶縁側壁２８はTEOSなどのSiO２系の材料やアルミナなどの金属酸化物系の絶縁膜でもよい。
【０１００】
その後、インプラ工程、層間膜形成工程、コンタクト形成工程、多層配線工程を経て、FIN型トランジスタである実施例５に係る３次元トランジスタの製造工程が完了する。
【０１０１】
すなわち、実施例５に係る３次元トランジスタは、半導体基板１と、半導体基板１の上面１ａに対して垂直な板状に半導体基板１上に形成され、半導体基板１の上面に対して垂直な主面２０ａの結晶面方位が（１１０）または（１１０）である素子領域２０と、素子領域２０の上面を覆うハードマスク層２１と、半導体基板１上の素子領域２０が存在しない領域上に、素子領域２０の少なくとも上部２０ｂが露出するように形成された素子分離絶縁膜２２と、半導体基板１の上面１ａに対して垂直な板状に素子分離絶縁膜２２上に形成され、半導体基板１上で素子領域２０と直交し、素子領域２０にゲート絶縁膜３０およびハードマスク層２１を介して接するゲート電極２３と、ハードマスク層２１の側面に形成された絶縁側壁２８と、素子領域２０のハードマスク層２１で覆われていない（さらに、ゲート絶縁膜３０が形成されていない、すなわち、ゲート電極２３とゲート絶縁膜３０を介して接していない）主面２０ａにエピタキシャル成長により形成され、絶縁側壁２８の幅と略同一の幅の選択エピタキシャルシリコン層２６と、を備える（図１２（Ｂ）、図１４（Ｂ））。
【０１０２】
そして、選択エピタキシャルシリコン層２６の側面部２６ｄは、半導体基板１の上面に対して、略垂直の平面である。例えば、側面部２６ｄは、半導体基板１の上面に対して、７０度〜９０度傾いた平面である。
【０１０３】
以上のように、本実施例５に係る３次元トランジスタによれば、選択エピタキシャルシリコン成長に伴うファセット形成による横方向成長およびパタンエッジでのエピタキシャル層の膜厚変動の影響を低減することができる。
【０１０４】
特に、本実施例５に係る３次元トランジスタによれば、選択エピタキシャルシリコン層の膜厚を、素子分離領域幅に関係なく設定できる。これにより、FIN型トランジスタのソース・ドレイン領域の抵抗を所望の値まで下げることが可能となる。
【０１０５】
さらに、側壁残し技術で形成されたサイドウォールを用いて選択エピタキシャルシリコン層を加工できる。
【０１０６】
このため、選択エピタキシャルシリコン層の厚さを均一にでき、また、通常のリソグラフィー技術の合わせ余裕の限界を超えたFIN-FIN間距離となる世代でも適用可能であり、超微細型FINトランジスタにＳＥＧを適用した技術となる。
【０１０７】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１０８】
１  半導体基板
２  素子分離領域
３  ゲート電極
４  ソース・ドレイン領域
５  拡散層
６  選択エピタキシャルシリコン層
１０  ゲート絶縁膜
１２  キャップ絶縁膜
１１  ゲート絶縁側壁
【図１】
2013201387.tif 000003
【図２】
2013201387.tif 000004
【図３】
2013201387.tif 000005
【図４】
2013201387.tif 000006
【図５】
2013201387.tif 000007
【図６】
2013201387.tif 000008
【図７】
2013201387.tif 000009
【図８】
2013201387.tif 000010
【図９】
2013201387.tif 000011
【図１０】
2013201387.tif 000012
【図１１】
2013201387.tif 000013
【図１２】
2013201387.tif 000014
【図１３】
2013201387.tif 000015
【図１４】
2013201387.tif 000016