(57)【要約】【課題】簡単な構造で十分な耐圧を得ることができ、製造も容易な半導体素子を提供すること。【解決手段】第１導電型の半導体層と、この半導体層上に形成された第２導電型のドレイン層と、このドリフト層の表面に選択的に形成された第１導電型のベース層と、この第１導電型のベース層表面に形成された半導体素子と、この半導体素子の周囲の前記第２導電型のドレイン層の表面に選択的に形成された複数個のガードリングと、これらのガードリングのうち少なくとも１つのガードリング内に埋設された絶縁物質と、を具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面に選択的に形成された第２導電型のベース層と、
前記第２導電型のベース層の表面および前記ドリフト層内に形成された半導体素子と、
前記半導体素子の周囲の前記第１導電型のドリフト層の表面に選択的に形成された第２導電型の複数個のガードリングと、
前記ガードリングのうち少なくとも１つのガードリング内に埋設された絶縁物質と、
を具備することを特徴とするパワー半導体装置。
【請求項２】
前記絶縁物は、前記ガードリング内に形成されたトレンチ内に充填されていることを特徴とする請求項1に記載のパワー半導体装置。
【請求項３】
前記トレンチの底面と前記ガードリングの底面との距離は少なくとも２μｍ以上であることを特徴とする請求項2に記載のパワー半導体装置。
【請求項４】
前記複数個のガードリングは、前記半導体素子に近接して配置された最内周ガードリング、その外側に配置された少なくとも１個の外周ガードリングと、前記ガードリングのさらに外側に配置された最外周ガードリングと、を備え、前記最内周ガードリング内にはその径方向の断面図の両端近傍に前記トレンチが形成されていることを特徴とする請求項３に記載のパワー半導体装置。
【請求項５】
前記外周ガードリングおよび最外周ガードリング内には、その径方向の断面図の内周側の端部近傍に前記トレンチが形成されていることを特徴とする請求項４に記載のパワー半導体装置。
【請求項６】
前記半導体素子は、前記第１導電型のドリフト層の下側に第２導電型のコレクタ層をさらに備えたＩＧＢＴ素子であることを特徴とする請求項１乃至４のいずれかに記載のパワー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はパワー半導体装置に関する。
【背景技術】
【０００２】
近年、高耐圧、大電流を制御するパワー半導体装置としてIGBT  (Insulated Gate Bipolar Transistor)が広く用いられている。ＩＧＢＴは、一般的にスイッチング素子として利用されるため、用途に応じた耐圧が必要となる。所定耐圧を得るため、終端部をガードリング構造とした場合、終端効率を高めるためには終端長が長くなるという問題点があった。また、より高い耐圧を得るため、終端部において上下の面に設けられた電極間において、互いに対向するように内部に伸びるトレンチゲートを形成して、空乏層の対向電極への伸びを防止する素子が知られている。しかしながら、終端部にトレンチゲート構造を設ける半導体素子は構造が複雑で、製造が容易でないという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、より簡単な構造で十分な耐圧を得ることができ、製造も容易な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、ガードリング構造を持つ終端部において、ガードリング内に絶縁物質を埋設することを特徴とする。これにより、絶縁物質下部のガードリング底部近傍の電界が上昇するために電界集中ポイントが分散され、絶対耐圧の向上が可能となる。
【図面の簡単な説明】
【０００６】
【図１】第1の実施形態に係るIGBTの平面図である。
【図２】図1の一点鎖線Ａ−Ａ´に沿った部分断面図である。
【図３】ＩＧＢＴ素子の終端部のシミュレーション構造を示す部分断面図である。
【図４】図３に示すＩＧＢＴ素子の電流ＩＣＥ（Ａ）を示す電圧−電流特性図である。
【図５】図３に示したＩＧＢＴ素子内部における等電位図である。
【図６】図３に示したＩＧＢＴ素子内部における電流分布図である。
【図７】トレンチ底面とガードリング底面との間隔ｌを変化させたときのＩＧＢＴ素子の耐電圧の変化を示すグラフである。
【図８】第2の実施形態に係るＩＧＢＴ素子の概略構成を示す部分断面図である。
【図９】第３の実施形態に係るＩＧＢＴ素子の概略構成を示す部分断面図である。
【発明を実施するための形態】
【０００７】
（第1の実施形態）
図1は、第1の実施形態に係る電力用スイッチング素子であるIGBT１１のエミッタ電極その他の電極を除去した基板表面のパターンの概略を示す平面図である。IGBT１１はほぼ矩形の半導体基板の中央部に矩形の素子部１２が形成されており、その周囲に終端部１３が形成されている。素子部１２内には、複数本の細長いトレンチゲート１４が平行に設けられており、終端部１３には、複数本のガードリング１５が素子部１２の周囲に形成されている。終端部１３の最外週部には、ＥＱＰＲ層１６がリング状に形成されている。
【０００８】
図２は図1の一点鎖線Ａ−Ａ´に沿った部分断面図である。素子部１２は、図２の一点鎖線Ｂ−Ｂ´の右側にその一部の構造を示すように、半導体基板の下側から、ｐ＋型コレクタ層２１、ｎ+型バッファ層２２、ｎ−型ドリフト層２３が順次積層形成され、ｎ−型ドリフト層２３の表面には選択的にｐ型ベース層２４が形成されている。このｐ型ベース層２４内には、その表面から基板の深さ方向にｐ型ベース層２４を貫通してｎ−型ドリフト層２３内にまで達する複数個のトレンチゲート２５が形成されている。トレンチゲート２５は、ｐ型ベース層２４内に形成されたトレンチ２５−１内に薄いゲート絶縁膜２５−２を介してポリシリコン等からなるゲート電極２５−３を形成したものである。トレンチゲート２５の両側のｐ型ベース層２４の表面には、選択的にｎ型エミッタ層２６が形成されている。ｐ型ベース層２４の表面には表面に露出したｎ型エミッタ層２６に接触するようにエミッタ電極２７が設けられている。なお、トレンチゲート２５の上端部にはそれぞれ絶縁膜２８が配置され、トレンチゲート２５とエミッタ電極２７とを絶縁している。エミッタ電極２７からはエミッタ電極端子Ｅが導出され、基板の最下層のｐ＋型コレクタ層２１からはコレクタ電極端子Ｃが導出されている。なお、各トレンチゲート２５のゲート電極２５−３は図示しないが相互に接続されてゲート電極端子Ｇが導出される。
【０００９】
終端部１３は、図２の一点鎖線Ｂ−Ｂ´の左側に示すように、素子部１２のｐ型ベース層２４を延長して素子部１２の周囲にリング状に形成されたｐ型の最内周ガードリング３１と、その外側に同じくリング状に形成されたｐ型の外周ガードリング３２と、さらにその外側の最外周に同じくリング状に形成された最外周ガードリング３３が設けられている。これらのガードリング３１、３２および３３内にはそれぞれ少なくとも一本以上トレンチ３１−１、３１−２、３２−１および３３−１がＲＩＥを用いてシリコンを除去することによって形成されている。ガードリング３１内に設けられた２個のトレンチ３１−１、３１−２は、図２の断面内では、ガードリング３１の両端部近傍に配置されている。ガードリング３２および３３内に設けられたトレンチ３２−１および３３−１はそれぞれガードリング３２および３３の内周側の端部近傍に配置されている。これらのトレンチ３１−１、３１−２、３２−１および３３−１内には、熱酸化及びＣＶＤにより酸化膜が充填形成されている。なお、ガードリング３１、３２および３３が形成されたｎ−型ベース層２３の表面は絶縁膜３４で覆われている。この絶縁膜３４は、最内周ガードリング３１の近傍においてはエミッタ電極２７との間に介在し、外周ガードリング３２、最外周ガードリング３３およびＥＱＰＲ層１６の上端面においては一部除去されそれぞれの上端面が露出している。この露出部分にはそれぞれフィールドプレート電極３５が設けられている。これらのフィールドプレート電極３５はどこにも接続されないフローティング電極となっている。なお、最内周ガードリング３１は絶縁膜３４が形成されていない部分においてエミッタ電極２７に接続されている。
【００１０】
このようにガードリング３１、３２および３３内にトレンチトレンチ３１−１、３１−２、３２−１および３３−１を形成し、それらの内部に絶縁膜を充填することにより、コレクターエミッタ間への逆バイアス印加時において、トレンチ底部周辺の電界を上昇させ、電界集中ポイントを分散させることによってＩＧＢＴの素子耐圧向上が可能となる。
【００１１】
このような現象は以下に説明するようなシミュレーションにより確認された。
【００１２】
図３はＩＧＢＴ素子の終端部のシミュレーション構造を示す部分断面図であり、同図（Ａ）は従来構造を、同図（Ｂ）は本実施形態の構造を示している。これらの図においては図２に示す素子の終端部の構造に対応する部分には対応する符号を付して詳細な説明は省略する。図３に示すＩＧＢＴ素子の周端部のシミュレーション構造は図の（Ａ）（Ｂ）ともに、半導体基板の下側から、ｐ＋型コレクタ層２１、ｎ+型バッファ層２２、ｎ−型ドリフト層２３が順次積層形成され、ｎ−型ドリフト層２３の表面には素子部１２の周囲にリング状に形成されたｐ型の最内周ガードリング３１と、その外側に同じくリング状に形成された２個のｐ型の外周ガードリング３２、３２と、さらにその外側の最外周に同じくリング状に形成された最外周ガードリング３３が設けられている。但し、図３に示すＩＧＢＴ素子の周端部のシミュレーション構造は図の（Ａ）（Ｂ）ともに、図２に示すＩＧＢＴ素子の構造とは左右が反対になっており、図３（Ａ）（Ｂ）においては右側が終端部に、左側に素子部（図示せず。）になっている。
【００１３】
次に、図３（Ａ）に示すＩＧＢＴ素子の周端部のシミュレーション構造においては、最内周ガードリング３１、２個の外周ガードリング３２、３２および最外周ガードリング３４のいずれにも、図２に示すトレンチ３１−１、３１−２、３２−１、３３−１は設けられていない。
【００１４】
他方、図３（Ｂ）に示すＩＧＢＴ素子の周端部のシミュレーション構造においては、最内周ガードリング３１内にのみ図２に示す最内周ガードリングと同様に内部に絶縁物が充填された２個のトレンチ３１−１および３１−２が形成されているが、その他のガードリング３２、３２および３４にはトレンチは設けられていない。
【００１５】
図４は、図３（Ａ）（Ｂ）に示すＩＧＢＴ素子のエミッタ電極２７およびｐ＋型コレクタ層２１間に逆極性の電圧ＶＣＥ（Ｖ）を印加しその電圧を徐々に増加した場合における電流ＩＣＥ（Ａ）の変化を示す電圧ＶＣＥ（Ｖ）−電流ＩＣＥ（Ａ）特性図である。同図の破線で示す曲線は図３（Ａ）に示す終端部を有するＩＧＢＴ素子のＶＣＥ−ＩＣＥ特性図であり、同図の実線で示す曲線は図３（Ｂ）に示す終端部を有するＩＧＢＴ素子のＶＣＥ−ＩＣＥ特性図である。両者の電圧ＶＣＥ（Ｖ）−電流ＩＣＥ（Ａ）特性においては、ＶＣＥ（Ｖ）の増加とともにＩＣＥ（Ａ）も徐々に増加するが、ＶＣＥ（Ｖ）が素子の耐電圧を越えるとＩＣＥ（Ａ）が急激に増加する、いわゆるアバランシェを生ずる。
【００１６】
同図からわかるように、図３（Ｂ）に示す本実施形態にかかる終端部を有するＩＧＢＴ素子の方が、図３（Ａ）に示す従来の終端部を有するＩＧＢＴ素子よりも耐圧が向上していることが分かる。具体的には、前者の耐電圧は７５８Ｖであるのに対して後者の耐電圧は７４０Ｖであった。
【００１７】
次に、図５（Ａ）（Ｂ）は、それぞれ図３に示した各ＩＧＢＴ素子（Ａ）（Ｂ）のエミッタ電極２７およびｐ＋型コレクタ層２１間に各素子の耐電圧に等しい逆極性のＶＣＥ電圧を印加した状態、すなわち、アバランシェが生ずる寸前の状態における素子内部の電界分布をシミュレーションにより求めこれを図表化した等電界図である。図５（Ａ）（Ｂ）においては、各ＩＧＢＴ素子（Ａ）（Ｂ）の最内周ガードリング３１、２個の外周ガードリング３２、３２および最外周ガードリング３４のみを模式的に示し、その他の構造は説明上省略している。同図の等電界線は図の上方が低電位であり、下方に向かって高電位に変化している。
【００１８】
図５（Ａ）と図５（Ｂ）とを比較すると、図５（Ａ）の最内周ガードリング３１の底面下方における等電界線は、最内周ガードリング３１の両端部においては集中し、これらの部分に電界のピークが形成されているが、中央部分では底面にほぼ平行に形成されている。これに対して、図５（Ｂ）の最内周ガードリング３１の底面下方における等電界線は、最内周ガードリング３１の両端部の他に、２個のトレンチ３１−１および３１−２の直下でも等電界線が集中し、これらの部分に電界のピークが形成されている。
【００１９】
図５（Ｃ）は、このような電界分布を示すグラフであり、同図の縦軸は電界強度（Ｖ／ｃｍ２）を示し、横軸はＩＧＢＴ素子の断面に沿った距離（μｍ）を示している。そして同図の破線の曲線（Ａ）は図３（Ａ）に示す従来のＩＧＢＴ素子の電界分布を示し、同図の実線の曲線（Ｂ）は図３（Ｂ）に示す本実施形態に係るＩＧＢＴ素子の電界分布を示している。これらの曲線（Ａ）（Ｂ）が示すように、図３（Ｂ）に示す本実施形態に係るＩＧＢＴ素子においては、最内周ガードリング３１の底面の両端においては、図３（Ａ）の対応部分の電界に比較してやや低下するとともに、２個のトレンチ３１−１および３１−２の直下でも電界のピークが形成されている。従って、本実施形態に係るＩＧＢＴ素子（Ｂ）は、最内周ガードリング３１内に２個のトレンチ３１−１および３１−２を設けることにより、最内周ガードリング３１下方における電界のピークをガードリング底面の両端部のみならず中央部にも分散させることにより、図４に示したように全体として素子の耐電圧を向上することが分かる。すなわち、図５（Ｃ）に示す電界分布のグラフにおいては、電界分布を表す曲線とグラフの横軸及び縦軸で囲まれる面積が耐電圧を表している。ここで、破線の曲線（Ａ）とグラフの横軸及び縦軸とで囲む面積と、実線の曲線（Ｂ）とグラフの横軸及び縦軸とで囲む面積とを比較すると、後者の面積のほうが大きくなっていることが分かる。
【００２０】
また、図６（Ａ）（Ｂ）は、それぞれ図３に示した各ＩＧＢＴ素子（Ａ）（Ｂ）のエミッタ電極２７およびｐ＋型コレクタ層２１間に各素子の耐電圧に等しい逆極性のＶＣＥ電圧を印加した状態、すなわち、アバランシェが生ずる寸前の状態における素子内部の電流分布をシミュレーションにより求めこれを図表化した電流分布図である。これらの図においては、図５（Ａ）（Ｂ）と同様に、各ＩＧＢＴ素子（Ａ）（Ｂ）の最内周ガードリング３１、２個の外周ガードリング３２、３２および最外周ガードリング３４のみを模式的に示し、その他の構造は説明上省略している。
【００２１】
図６（Ａ）と図６（Ｂ）とを比較すると、図６（Ａ）においてはコレクタ−エミッタ間電流ＩＣＥは、最内周ガードリング３１の外周側端部に集中しているのに対して、図６（Ｂ）においては最内周ガードリング３１の内周側端部から中央部にかけて分散していることがわかる。このように電流が一点に集中することなく分散することにより、素子の破壊が生じにくくなるため、素子の耐電圧が向上することがわかる。
【００２２】
以上のシミュレーション結果から、ガードリング内に内部に絶縁物が充填されたトレンチを設けることにより、トレンチ下部周辺の電位を上昇させ、電解集中ポイントを分散させる結果、耐電圧の向上が可能となる。
【００２３】
図７（Ａ）は、同図（Ｂ）に示すトレンチ７１の底面とガードリング７２の底面との間隔ｌを変化させたときのＩＧＢＴ素子の耐電圧の変化をシミュレーションした結果を示すグラフである。同図の特性曲線Ｃ、Ｄ、Ｆはそれぞれｌが０μｍ、１μｍおよび２μｍの場合を示し、特性曲線Ｅはトレンチを設けないガードリングの場合を示している。
【００２４】
図７（Ａ）からｌが２μｍ以上の場合には素子の耐電圧は向上するが、２μｍ以下の場合には素子の耐電圧は低下することがわかる。
【００２５】
（第2の実施形態）
図８は、第2の実施形態に係るＩＧＢＴ素子の概略構成を示す部分断面図である。なお、同図においては図２に示す第１の実施形態に係るＩＧＢＴ素子の構成部分に対応する構成部分には同一の符号を付して、詳細な説明は使用略する。この第2の実施形態においては、最内周ガードリング３１内には２個のトレンチ３１−１および３１−２6が設けられているが、他のガードリング３２および３３にはトレンチは設けられていない。他の構成は第1の実施形態と同様である。
【００２６】
（第3の実施形態）
図９は、第３の実施形態に係るＩＧＢＴ素子の概略構成を示す部分断面図である。なお、同図においても図２に示す第１の実施形態に係るＩＧＢＴ素子の構成部分に対応する構成部分には同一の符号を付して、詳細な説明は使用略する。この第３の実施形態においては、最内周ガードリング３１内にはトレンチは設けられていないが、他のガードリング３２および３３内にはトレンチ３２−１および３３−１が設けられている。他の構成は第1の実施形態と同様である。
【００２７】
上記実施形態においてガードリング構造を有する半導体装置終端において、ガードリング層の内部に絶縁性のトレンチ形成することで電界集中ポイントを分散し、耐圧を向上することを特徴とするものであり、このような目的のために以上に述べた実施例以外の組み合わせも可能であることは明らかである。
【００２８】
上記実施形態においては、パワー半導体装置としてＩＧＢＴ素子について説明したが、本発明はこれに限られることはなく、通常のパワー半導体装置を含むＭＯＳ型半導体装置にも適用可能である。
【符号の説明】
【００２９】
１１・・・IGBT 
１２、・・・素子部
１３・・・終端部
１４、・・・トレンチゲート
１５・・・ガードリング
１６・・・ＥＱＰＲ層
３１・・・ｐ型の最内周ガードリング
３１−１、３２−１、３３−１・・・トレンチ
３２・・・ｐ型の外周ガードリング
３３・・・最外周ガードリング
３４・・・絶縁膜
３５・・・フィールドプレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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