(57)【要約】【課題】簡易に且つ効果的にトランジスタへの光入射を抑制可能な液晶パネル、液晶パネルの製造方法および液晶表示装置を提供する。【解決手段】本技術に係る液晶パネルは、トランジスタが形成されたＴＦＴ基板と、ＴＦＴ基板に対向する対向基板と、ＴＦＴ基板と対向基板とに挟持される液晶層と、を備え、ＴＦＴ基板は、トランジスタに接続される走査線としての配線パターンと、配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、トランジスタの出力側の長軸線上に形成された接続孔を介してトランジスタに接続される補助容量と、を有する。【選択図】図４
2013246358.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成されたＴＦＴ基板と、
前記ＴＦＴ基板に対向する対向基板と、
前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、
前記ＴＦＴ基板は、
前記トランジスタに接続される走査線としての配線パターンと、
前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、
前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、
前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、
を有する液晶パネル。
【請求項２】
前記補助容量の少なくとも一方の電極には、遮光性の膜が形成される請求項１に記載の液晶パネル。
【請求項３】
前記ゲート電極の少なくとも一部には、遮光性の膜が形成される請求項１に記載の液晶パネル。
【請求項４】
前記補助容量は、前記トランジスタの入力側のＬＤＤ領域の上方を避けて形成される請求項１に記載の液晶パネル。
【請求項５】
前記第１層間絶縁膜は、ＣＭＰ処理により平坦化される請求項１に記載の液晶パネル。
【請求項６】
トランジスタが形成されたＴＦＴ基板と、
前記ＴＦＴ基板に対向する対向基板と、
前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備えた液晶パネルの製造方法であって、
当該ＴＦＴ基板の支持基板上に、走査線としての配線パターンを形成する工程と、
前記配線パターンを覆う第１層間絶縁膜上に半導体層を形成する工程と、
前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態でゲート電極を設ける工程と、
前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量を設ける工程と、
を含むことを特徴とする液晶パネルの製造方法。
【請求項７】
トランジスタが形成されたＴＦＴ基板と、
前記ＴＦＴ基板に対向する対向基板と、
前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、
前記ＴＦＴ基板は、
前記トランジスタに接続される走査線としての配線パターンと、
前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、
前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、
前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、
を有する液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、液晶パネル、液晶パネルの製造方法および液晶表示装置に関し、特に、液晶パネルに形成されるトランジスタへの光入射を遮蔽する技術に関する。
【背景技術】
【０００２】
従来、トランジスタや画素電極が形成されたＴＦＴ基板と、ＴＦＴ基板に対向して配置される対向基板と、これらＴＦＴ基板と対向基板の間に挟持される液晶とを備えた液晶パネルを用いた液晶表示装置が知られている。
【０００３】
このような液晶表示装置では、トランジスタに強い光が入射すると、光リーク電流が発生してフリッカなどの画質不良が発生する。そのため、トランジスタへの光入射を遮蔽することで、光リーク電流を抑制することが重要である（例えば、特許文献１参照）。
【０００４】
特許文献１には、トランジスタを構成する半導体層におけるチャネル領域を、当該チャネル領域を挟んで配置されたゲート電極と配線パターンとによって一体に囲むことにより、当該チャネル領域に対する遮光を実現する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７１１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された技術では、トランジスタの上方からの遮光、すなわち対向基板側からの遮光が不完全であるという問題があった。特に、トランジスタを構成する出力側のＬＤＤ領域で生成されるキャリアが光リーク電流に大きく寄与する。そのため、出力側のＬＤＤ部位の上方からの遮光が必要であるが、このような遮光については十分に検討されていなかった。
【０００７】
また、特許文献１に開示された技術では、トランジスタの上方において、信号配線または画素電極への中継配線を遮光膜として配置している。しかしながら、このような構成により遮光性を確保しようとすると、配線幅を加工最小寸法より大きく形成することが必要であるため、画素ピッチを小さくする上での障壁となっていた。また、トランジスタと補助容量とが同層に形成されている。そのため、画素ピッチを小さくするためには、補助容量の面積を削減することが必要であり、画質不良の発生が懸念された。
【０００８】
本技術は、上記の問題に鑑みてなされたものであり、簡易に且つ効果的にトランジスタへの光入射を抑制可能な液晶パネル、液晶パネルの製造方法および液晶表示装置を提供することである。
【課題を解決するための手段】
【０００９】
本技術に係る液晶パネルは、トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、前記ＴＦＴ基板は、前記トランジスタに接続される走査線としての配線パターンと、前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、を有するものである。
【００１０】
また、本技術に係る液晶パネルにおいては、好ましくは、前記補助容量の少なくとも一方の電極には、遮光性の膜が形成される。
【００１１】
また、本技術に係る液晶パネルにおいては、好ましくは、前記ゲート電極の少なくとも一部には、遮光性の膜が形成される。
【００１２】
また、本技術に係る液晶パネルにおいては、好ましくは、前記補助容量は、前記トランジスタの入力側のＬＤＤ領域の上方を避けて形成される。
【００１３】
また、本技術に係る液晶パネルにおいては、好ましくは、前記第１層間絶縁膜は、ＣＭＰ処理により平坦化される。
【００１４】
本技術に係る液晶パネルの製造方法は、トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備えた液晶パネルの製造方法であって、当該ＴＦＴ基板の支持基板上に、走査線としての配線パターンを形成する工程と、前記配線パターンを覆う第１層間絶縁膜上に半導体層を形成する工程と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態でゲート電極を設ける工程と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量を設ける工程と、を含むものである。
【００１５】
本技術に係る液晶表示装置は、トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、前記ＴＦＴ基板は、前記トランジスタに接続される走査線としての配線パターンと、前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、を有するものである。
【発明の効果】
【００１６】
本技術によれば、簡易に且つ効果的にトランジスタへの光入射を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本技術に係る液晶パネルのＴＦＴ基板の構成例を示す平面図。
【図２】図１の平面図におけるＡ−Ａ’断面図。
【図３】図１の平面図におけるＢ−Ｂ’断面図。
【図４】図１の平面図におけるＣ−Ｃ’断面図。
【図５】図１の平面図におけるＢ−Ｂ’断面の第１変形例を示す図。
【図６】図１の平面図におけるＢ−Ｂ’断面の第２変形例を示す図。
【図７】図１の平面図におけるＢ−Ｂ’断面の第３変形例を示す図。
【図８】図１の平面図におけるＢ−Ｂ’断面の第４変形例を示す図。
【図９】本技術に係るシミュレーション用の液晶パネルの構造を示す図。
【図１０】参考例に係るシミュレーション用の液晶パネルの構造を示す図。
【図１１】本技術に係る液晶パネルのＴＦＴ基板の光強度分布のシミュレーション結果を示す図。
【図１２】参考例に係る液晶パネルのＴＦＴ基板の光強度分布のシミュレーション結果を示す図。
【図１３】本技術に係る液晶パネルにおけるリーク電流の測定結果を示す図。
【図１４】本技術に係る液晶パネルの製造方法の一例を示す図。
【図１５】本技術に係る液晶パネルの製造方法の一例を示す図。
【図１６】本技術に係る液晶パネルの製造方法の一例を示す図。
【図１７】本技術に係る液晶表示装置の構成例を示す図。
【発明を実施するための形態】
【００１８】
本技術は、液晶パネルにおいて、走査線としての配線パターン上に層間絶縁膜を介して設けられた半導体層と、半導体層上に、ゲート絶縁膜を介して走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う層間絶縁膜上に積層して設けられ、トランジスタの出力側の長軸線上に形成された接続孔を介してトランジスタに接続される補助容量と、を備えた構成により、簡易に且つ効果的にトランジスタへの光入射を防止し、光入射による画質劣化を防止するものである。以下、本技術の実施の形態を説明する。
【００１９】
［液晶パネルのＴＦＴ基板の構成］
図１は、本技術に係る液晶パネルのＴＦＴ基板の構成例を示す平面図である。図２は、図１の平面図におけるＡ−Ａ’断面図である。図３は、図１の平面図におけるＢ−Ｂ’断面図である。図４は、図１の平面図におけるＣ−Ｃ’断面図である。なお、図４のみにおいて、ＴＦＴ基板１０１に加え、対向基板１０２および液晶層１０３も図示している。
【００２０】
本技術に係る液晶パネル１００のＴＦＴ基板では、支持基板３１（以下、「基板３１」ともいう。）上に配線パターン１が設けられ、配線パターン１を覆うように層間絶縁膜１１（図２〜図４のみに図示）が設けられている。層間絶縁膜１１上にはチャネルを含む半導体層２、ゲート絶縁膜１２（図２〜図４のみに図示）、ゲート電極７が、この順に積層してなる薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）３２が形成されている。なお、配線パターン１はいわゆる走査線である。ＴＦＴ３２は、この配線パターン１上に層間絶縁膜１１を介して形成され、ＴＦＴ３２の長軸方向は配線パターン１の延在方向と平行である。
【００２１】
基板３１上に設けられた配線パターン１は、ＴＦＴ３２の誤動作を防止するための遮光膜を兼ねており、ＴＦＴ３２を覆う形状にパターン形成されていることとする。この配線パターン１は、タングステンシリサイド（ＷＳｉ）膜などの低反射率材料膜によって構成され、例えば２００ｎｍの膜厚を有するものとする。なお、配線パターン１は、所定幅を有し平面図上の左右方向に延設されていることとする。
【００２２】
また、配線パターン１を覆う層間絶縁膜１１は、例えば酸化シリコン膜からなり、基板３１上の全面に設けられている。なお、層間絶縁膜１１はＣＭＰ（Chemical Mechanical Polishing）処理により平坦化されていることが望ましい。平坦化処理により基板３１表面の凹凸が軽減され、上層のパターン形成の際の加工性が向上し歩留まりを向上させることができる。
【００２３】
そして、この層間絶縁膜１１上に設けられた半導体層２は、非晶質シリコンや多結晶シリコンなどの半導体薄膜からなり、層間絶縁膜１１を介して配線パターン１上にパターン形成されている。この半導体層２のうち、上部にゲート電極７が積層された部分が、ＴＦＴ３２におけるチャネル領域４である。また、半導体層２のうち、チャネル領域４を挟んだ両側部分には、それぞれ入力側・出力側に付与された低濃度領域（Lightly Doped Drain、以下、「ＬＤＤ領域」ともいう。）３、５が形成される。このＬＤＤ領域３、５の外側は、キャリア不純物が高濃度で拡散され低抵抗化されたソース／ドレイン領域（以下、「Ｓ／Ｄ領域」ともいう。）３ａ、５ａである。
【００２４】
半導体層２を覆うゲート絶縁膜１２は、熱酸化膜またはＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜または窒化シリコン膜等からなる。
【００２５】
また、ゲート電極７は、例えばリン（Ｐ）などの不純物を添加したポリシリコン膜とタングステンシリサイド膜の積層膜をパターニングしてなり、ゲート絶縁膜１２を介して配線パターン１の延在方向と垂直な方向に沿って半導体層２の中央部上を横切る状態で設けられている。そして、このゲート電極７が積層された半導体層２の中央部をチャネル領域４としている。このゲート電極７は、半導体層２におけるチャネル領域４および出力側のＬＤＤ領域５を挟んだ両側において、下層の層間絶縁膜１１（ゲート絶縁膜１２も含む）に形成された２箇所の接続孔６を介して配線パターン１に接続されている。また、ゲート電極７を覆う層間絶縁膜１３は、例えば酸化シリコン膜からなり、基板３１上の全面に設けられている。
【００２６】
層間絶縁膜１３上には、半導体層１６、誘電膜層１７、半導体層１８がこの順に積層してなる補助容量（蓄積容量）３３が形成されている。半導体層１６、１８は例えばリン（Ｐ）などの不純物を添加したポリシリコン膜からなり、それぞれ補助容量３３の下部電極、上部電極である。一方、誘電膜層１７は例えば窒化シリコン膜等酸化シリコン膜よりも高い誘電率の絶縁膜からなる。補助容量３３は、補助容量パターン９（図１のみに図示）の形状にパターニングされている。補助容量パターン９の少なくとも一部は、チャネル領域４および出力側のＬＤＤ領域５の上方に層間絶縁膜１３を介して積層されている。
【００２７】
また、補助容量３３の下部電極をなす半導体層１６は、層間絶縁膜１３に形成された接続孔８を介して半導体層２と接続されており、接続孔８はＴＦＴ３２の出力側の長軸線上に少なくともその一部が形成されている。
【００２８】
補助容量３３を覆う層間絶縁膜１４は、例えば酸化シリコン膜からなり、基板３１上の全面に設けられている。
【００２９】
なお、図２に示すように、基板３１上に形成される配線パターン１と、接続孔６に形成されるゲート電極７とにより、図２中の下方および側方からの半導体層２、具体的には光リークに寄与する光励起キャリアが生成されるチャネル領域４および出力側のＬＤＤ領域５への迷光進入を抑制する。また、補助容量パターン９の形状にパターニングされた補助容量３３により、図２中の上方からの半導体層２、具体的には出力側のＬＤＤ領域５への迷光進入も効果的に抑制することができる。
【００３０】
また、図３に示すように、接続孔８に形成される補助容量３３により、図３中の右側方向からの出力側のＬＤＤ領域５への迷光進入を遮断することができる。これにより、光漏れによる光リーク電流の発生を更に効果的に防止することができる。この結果、ＴＦＴ３２におけるスイッチング特性の向上を図ることが可能になる。
【００３１】
以上のように、本技術に係る液晶パネル１００では、配線パターン１上に層間絶縁膜１１を介して形成され、配線パターン１の延在方向と平行な方向に長軸方向を有するＴＦＴ３２と、ＴＦＴ３２の両脇において配線パターン１とゲート電極７とを接続する接続孔６と、ＴＦＴ３２の出力側の長軸線上に少なくともその一部が形成された接続孔８を介してＴＦＴ３２の上方に形成された補助容量３３とを有する。
【００３２】
以上のような構成により、本技術に係る液晶パネル１００では、光リーク発生部位である出力側のＬＤＤ領域５近傍を完全に遮光することができ、リーク性画質不良を改善できる。また、これにより、ＴＦＴ３２と補助容量３３を別層で形成することが可能になり、ＴＦＴ３２と補助容量３３が同層で形成される場合と比べ、同一平面内に配置されるパタンが複数レイヤに分散されることで、画素ピッチを小さくするための自由度を向上させることができる。更に、ＴＦＴ３２と画素電位配線３４を１つの接続孔８で接続する場合と比べ、補助容量３３が中継層として配置されることで接続孔８の縦方向のアスペクトが小さくなり、接続孔８の平面的な寸法を縮小することも可能となり、画素ピッチを小さくするための自由度を向上させることができる。
【００３３】
また、図４に示すように、補助容量３３を構成する半導体層１６は、中継の金属配線層である画素電位配線３４を介して、ＴＦＴ基板１０１の表面の画素電極３５に接続される。これにより、補助容量３３に書き込まれた信号電位（以下、「画素電位」ともいう。）が、ＴＦＴ基板１０１の表面の画素電極３５に供給される。また、補助容量３３を構成する半導体層１８は、中継の金属配線層である固定電位配線３６を介して固定電位を供給する定電圧源に接続される。
【００３４】
また、図４に示すように、ＴＦＴ基板１０１の上方は、一定の間隙を介して対向して配置された基板であって、固定電位を供給された対向基板１０２が配置される。これらＴＦＴ基板１０１および対向基板１０２によって、液晶が封入された液晶層１０３が挟持される。以上のように、スイッチング特性を向上させたＴＦＴ３２を備えるＴＦＴ基板１０１を用いることにより、液晶層１０３に印加される電位を制御可能な液晶パネル１００が構成される。
【００３５】
図５は、図１の平面図におけるＢ−Ｂ’断面の第１変形例を示す図である。以下、Ｂ−Ｂ’断面の第１変形例について説明する。
【００３６】
図５に示すように、第１変形例に係るＢ−Ｂ’断面では、前述のＢ−Ｂ’断面と異なり、ゲート電極７および半導体層１８の上に、それぞれ遮光性膜１９、２０が形成されている。遮光性膜１９、２０は、例えばタングステンシリサイド（ＷＳｉ）膜のようにポリシリコン膜よりも吸収波長域が広い膜である。このような構成にすることにより、より広い波長域の迷光を遮断することが可能となり、より高い光リーク抑制効果を得ることができる。なお、求められる光リーク抑制能力に応じて、遮光性膜１９、２０のいずれかのみを設けた構成としてもよい。
【００３７】
図６は、図１の平面図におけるＢ−Ｂ’断面の第２変形例を示す図である。以下、Ｂ−Ｂ’断面の第２変形例について説明する。
【００３８】
図６に示すように、第２変形例に係るＢ−Ｂ’断面では、前述のＢ−Ｂ’断面と異なり、補助容量３３が入力側のＬＤＤ領域３の上方を避ける態様で配置されている。このような態様の補助容量３３は、補助容量パターン９（図１参照）の形状を入力側のＬＤＤ領域３の上方を避けた形態にすることによって実現可能である。このような構成にすることにより、入力側のＬＤＤ領域３上方に配置された部材からの電位の影響を緩和し、ＬＤＤ領域３に生じた空乏領域での電界集中に起因して発生するリーク電流の増加を効果的に抑制することができる。
【００３９】
図７は、図１の平面図におけるＢ−Ｂ’断面の第３変形例を示す図である。以下、Ｂ−Ｂ’断面の第３変形例について説明する。
【００４０】
図７に示すように、第３変形例に係るＢ−Ｂ’断面では、図３、図５および図６で示したＢ−Ｂ’断面と異なり、入力側のＬＤＤ領域３の上方に信号線パターン３８が配置されている。このような構成にすることにより、入力側ＬＤＤ領域３の上方に配置される電位がＴＦＴ３２への入力電位と等電位になり、入力側のＬＤＤ領域３上方に配置された部材からの電位の影響を緩和し、ＬＤＤ領域３に生じた空乏領域での電界集中に起因して発生するリーク電流の増加を効果的に抑制することができる。
【００４１】
図８は、図１の平面図におけるＢ−Ｂ’断面の第４変形例を示す図である。以下、Ｂ−Ｂ’断面の第４変形例について説明する。
【００４２】
図８に示すように、第４変形例に係るＢ−Ｂ’断面では、図３、図５、図６および図７で示したＢ−Ｂ’断面と異なり、入力側のＬＤＤ領域３の上方に固定電位が配置されている。このような構成にすることにより、入力側ＬＤＤ領域３の上方に配置される部材からの電位の影響が一定となり、ＬＤＤ領域３に生じた空乏領域での電界集中に起因して発生するリーク電流のバラツキを効果的に抑制することが可能となる。
【００４３】
［ＦＤＴＤ法によるシミュレーション結果］
次に、本技術の液晶パネル１００において、ＴＦＴ３２の上方から光を入射させた場合における半導体層２近辺の光強度分布のシミュレーション結果について説明する。なお、ここでのシミュレーションは、ＦＤＴＤ（Finite Difference Time Domain）によって行われるものとする。
【００４４】
まず、シミュレーション結果の説明に先立ち、本シミュレーションにおいて用いられる本技術の液晶パネル１００の構造について説明する。
【００４５】
図９は、本技術に係るシミュレーション用の液晶パネルの構造を示す図である。図１０は、参考例に係るシミュレーション用の液晶パネルの構造を示す図である。
【００４６】
図９に示す液晶パネル１００は、図２等に示した液晶パネル１００の構造をより現実に近い態様で示したものである。なお、図９に示す液晶パネル１００では、補助容量３３が設けられている。
【００４７】
一方、図１０に示す液晶パネル１００ａは、従来の液晶パネルの構造を示したものであり、補助容量３３が設けられていない点が図９に示す液晶パネル１００と異なる。以下、シミュレーション結果について説明する。
【００４８】
図１１は、本技術に係る液晶パネルのＴＦＴ基板の光強度分布のシミュレーション結果を示す図である。図１２は、参考例に係る液晶パネルのＴＦＴ基板の光強度分布のシミュレーション結果を示す図である。
【００４９】
図１１および図１２では、それぞれ図２のＡ−Ａ’断面においてＴＦＴ３２の上方から光を入射させた場合の光強度分布を、光源の光エネルギーを１とした場合に各部に到達する光エネルギーの大きさに応じて示している。
【００５０】
図１１に示すシミュレーション結果、すなわち本技術に係る液晶パネル１００のシミュレーション結果では、半導体層２近辺における光エネルギーは約５．００×１０−４から１．３９×１０−４である。一方、図１２に示すシミュレーション結果、すなわち参考例に係る液晶パネル１００ａのシミュレーション結果では、半導体層２近辺における光エネルギーは約６．４６×１０−３から１．８０×１０−３である。このように、本技術に係る液晶パネル１００の方が、従来の液晶パネル１００ａに比べて、半導体層２近辺における光エネルギーが約１０分の１であることが示される。
【００５１】
以上のことから、本技術に係る液晶パネル１００のように補助容量３３を設けた構造によって、半導体層２近辺、すなわちチャネル領域４およびＬＤＤ領域３、５への迷光の入射を防ぐことが可能である。このような光リーク電流の少ないＴＦＴ３２を画素電極のスイッチング素子として用いることで、表示品質が高く、液晶表示装置のライトバルブとして好適に用いることが可能な液晶パネルを提供することができる。
【００５２】
［リーク電流の測定結果］
続いて、本技術の液晶パネル１００におけるリーク電流の測定結果について説明する。
【００５３】
図１３は、本技術に係る液晶パネルにおけるリーク電流の測定結果を示す図である。ここでは、図１３の右側、左側において、それぞれＬＤＤ領域３の上方に補助容量３３を配置した場合、配置しない場合のリーク電流の測定結果を示している。同図に示す測定結果によれば、前記配線パターンを有し、そのパターンへドレイン電圧よりも低い電圧が印加された条件でリーク電流が高くなることが見て取れる。
【００５４】
これまでの検討によれば、この現象は、配線に印加されている電圧が、オフ状態のＬＤＤ領域に形成された空乏領域へ干渉し、空乏領域での電界集中を助長することにより起こるものと考えられる。
【００５５】
ここで、オフ状態でのドレイン側ＬＤＤ部位は極端な空乏状態にあり、周辺電界の影響でポテンシャルが変動しやすい。従って、配線電位が上がるとＬＤＤ部位のポテンシャルが下がってドレイン端部の電界集中が緩和される一方、配線電位が下がるとＬＤＤ部位のポテンシャルが上昇してドレイン端部の電界集中が上昇することになる。
【００５６】
そこで、このような現象を回避するためには、ＬＤＤ上部には、ドレインに印加されるドレイン電圧より低い電圧となるパターンが存在しないことが望ましい。また、出力側ＬＤＤ部位で生成されたキャリアが光リーク電流へ大きく寄与することがわかっており、光リーク電流の抑制には、出力側ＬＤＤ部位を３次元的に遮光膜で囲い込むことが重要となる。
【００５７】
以上の考察からも、図５に示した実施例のような構成とすることで、図１３に示した測定結果のように、前述の配線パターンに印加された電圧からの影響を軽減し、トランジスタのリーク電流をより効果的に軽減することができることが裏付けられる。
【００５８】
なお、リーク電流の測定は、いわゆる逆方向電流の測定により行われる。すなわち、リーク電流の測定は、画素スイッチングに用いられるｎ型のトランジスタにおいて、ソース・ドレインの間に電圧を印加し、ゲートに負バイアスを印加した状態にて、画素電位保持状態の画素トランジスタにおけるリーク電流を測定することにより行われる。
【００５９】
［液晶パネルの製造方法］
図１４から図１６は、本技術に係る液晶パネルの製造方法の一例を示す図である。ここでは、本技術に係る液晶パネル１００において、基板３１上の各要素を製造する製造方法について説明する。従来と同様である部分については説明を省略する。
【００６０】
まず、図１４（ａ）に示すように、合成石英等の透明絶縁基板である基板３１上に、タングステンシリサイド（ＷＳｉ）等のシリサイド膜又は金属膜等からなる配線パターン１を、例えば２００ｎｍの厚みで形成する。この配線パターン１は走査線としての機能を有する。また、この配線パターン１は遮光膜としての機能も有する。
【００６１】
次に、図１４（ｂ）に示すように、配線パターン１の上に、例えば酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜１１を、基板３１の全面にＣＶＤ法等により成膜する。この層間絶縁膜１１は、成膜後にＣＭＰ処理により平坦化されていることが望ましい。平坦化処理により、以降の処理において各上層を形成時に、下層の段差によるエッチング残り等の不具合を回避することができる。
【００６２】
その後、図１４（ｃ）に示すように、層間絶縁膜１１の上に、画素トランジスタおよび周辺トランジスタの活性層となる多結晶シリコンからなる半導体層２を、ＣＶＤ法により形成する。なお、半導体層２の膜厚は２０ｎｍ〜８０ｎｍの間に調整されることが望ましい。
【００６３】
その後、図１４（ｄ）に示すように、半導体層２をフォトリソグラフィおよびドライエッチング法によって各トランジスタの素子領域の形状にパターニングする。なお、半導体層２には、イオンインプランテーション法により不純物が導入され、チャネル領域４、Ｓ／Ｄ領域３ａ、５ａおよびＬＤＤ領域３、５が適宜形成される。
【００６４】
その後、図１４（ｅ）に示すように、半導体層２の上に、ＳｉＯ２等からなるゲート絶縁膜１２をＣＶＤ法により形成する。なお、ゲート絶縁膜１２の膜厚は８０ｎｍ程度である。
【００６５】
その後、図１５（ｆ）に示すように、層間絶縁膜１１およびゲート絶縁膜１２において、層間接続のための接続孔６をドライエッチング法により形成する。
【００６６】
その後、図１５（ｇ）に示すように、ゲート絶縁膜１２を介してゲート電極７を配置し、ＴＦＴ３２および周辺トランジスタの基本的な構造を形成する。なお、ゲート電極７は、半導体層２におけるチャネル領域４および出力側のＬＤＤ領域５を挟んだ両側において、前述の接続孔６を介して配線パターン１に接続されている。また、ゲート電極７は、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）等のシリサイド化合物等によって構成される。
【００６７】
その後、図１５（ｈ）に示すように、ゲート電極７およびゲート絶縁膜１２の上に、ＳｉＯ２等からなる層間絶縁膜１３をＣＶＤ法により形成する。なお、層間絶縁膜１３の膜厚は例えば３００ｎｍである。なお、遮光性の観点から、層間絶縁膜１３の膜厚は５００ｎｍ以下であることが望ましい。その後、層間絶縁膜１３に対し、層間接続のための接続孔８（図２等参照）をドライエッチング法により形成する。
【００６８】
その後、図１５（ｉ）に示すように、層間絶縁膜１３の上に、半導体層１６、誘電膜１７、半導体層１８の順に、これらの各層をＣＶＤ法により成膜する。半導体層１６、１８は、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）等のシリサイド化合物等からなる。一方、誘電膜層１７は、例えば窒化シリコン膜のように酸化シリコン膜よりも高い誘電率の絶縁膜からなる。
【００６９】
その後、図１６（ｊ）に示すように、半導体層１６、誘電膜１７、半導体層１８、をフォトリソグラフィおよびドライエッチング法によって補助容量３３の素子領域の形状にパターニングする。
【００７０】
その後、図１６（ｋ）に示すように、半導体層１６および誘電膜層１７の一部に、フォトリソグラフィおよびドライエッチングにより接続孔３９を形成する。
【００７１】
その後、図１６（ｌ）に示すように、層間絶縁膜１４をＣＶＤ法により形成する。なお、層間絶縁膜１４の膜厚は例えば３００ｎｍである。その後、層間絶縁膜１４において接続孔４０、４１を形成し、形成された接続孔４０、４１を介してそれぞれ上層の配線である画素電位配線３４、固定電位配線３６（図４参照）と接続する。その後、配線膜成膜・配線膜のパターニング、層間絶縁膜成膜・接続孔形成をこの順に適宜繰り返し、図４に示すようなＴＦＴ基板１０１の最終形状を形成する。
【００７２】
［液晶表示装置の構成］
図１７は、本技術に係る液晶表示装置の構成例を示す図である。図１７を用いて本技術に係る液晶表示装置の一例としての液晶プロジェクタ装置１１０の構成について説明する。
【００７３】
液晶プロジェクタ装置１１０は、光源１１１、マルチレンズアレイ１１２、ＰｂＳアレイ１１３、フォーカスレンズ１１４、ミラー１１５、ダイクロイックミラー１１６、１１７、前述の液晶パネル１００に相当する液晶パネル１１８ａ〜１１８ｃ、ダイクロイックプリズム１１９、および投写レンズ１２０を備える。
【００７４】
光源１１１は、発光部１１１ａによって発光された光を、リフレクタ１１１ｂによってマルチレンズアレイ１１２に対して出射する。マルチレンズアレイ１１２は、複数のレンズ素子がアレイ状に設けられた構造であり、光源１１１から出射された光を集光する。ＰｂＳアレイ１１３は、マルチレンズアレイ１１２によって集光された光を、所定の偏光方向の光、例えばＰ偏光波に偏光する。フォーカスレンズ１１４は、ＰｂＳアレイ１１３によって所定の偏光方向の光に変換された光を集光する。
【００７５】
ダイクロイックミラー１１６は、フォーカスレンズ１１４、ミラー１１５を介して入射してきた光のうちの赤色光Ｒを透過し、緑色光Ｇ、青色光Ｂを反射する。ダイクロックミラー１１６によって透過された赤色光Ｒは、ミラー１１５を介して液晶パネル１１８ａに導かれる。
【００７６】
ダイクロイックミラー１１７は、ダイクロイックミラー１１６によって反射された光のうちの青色光Ｂを透過し、緑色光Ｇを反射する。ダイクロイックミラー１１７によって反射された緑色光Ｇは、液晶パネル１１８ｂに導かれる。一方、ダイクロイックミラー１１７によって透過された青色光Ｂは、ミラー１１５を介して液晶パネル１１８ｃに導かれる。
【００７７】
液晶パネル１１８ａ〜１１８ｃの各々は、入射された各色光を光変調し、光変調された各色光をダイクロイックプリズム１１９に入射する。ダイクロイックプリズム１１９は、光変調されて入射してきた各色光を１つの光軸に合成する。合成された各色光は、投写レンズ１２０を介してスクリーン等に投影される。
【００７８】
以上に示すように、本技術に係る液晶プロジェクタ装置１１０は、色の３原色である赤、緑、青の３色に対応した３枚の液晶パネル１１８ａ〜１１８ｃを組み合わせることによって、あらゆる色を表示する３板式と呼ばれる構造のプロジェクタ装置である。
【００７９】
以上、本実施形態では、液晶表示装置として液晶プロジェクタ装置を例に挙げたが、液晶パネルを備えて構成された液晶表示装置であれば、他の装置（テレビジョン装置、デスクトップ型のパーソナルコンピュータのモニタ装置、ノート型パーソナルコンピュータ、液晶表示装置を有するビデオカメラやデジタルスチルカメラなどの撮像装置、ＰＤＡ、携帯電話機）にも適用することができることは無論のこと、液晶パネルを備えて構成された液晶表示装置を有する種々の電子機器にも広く用いることができる。
【００８０】
なお、本技術は、以下のような構成を取ることができる。
（１）トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、前記ＴＦＴ基板は、前記トランジスタに接続される走査線としての配線パターンと、前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、を有する液晶パネル。
（２）前記補助容量の少なくとも一方の電極には、遮光性の膜が形成される前記（１）に記載の液晶パネル。
（３）前記ゲート電極の少なくとも一部には、遮光性の膜が形成される前記（１）又は前記（２）に記載の液晶パネル。
（４）前記補助容量は、前記トランジスタの入力側のＬＤＤ領域の上方を避けて形成される前記（１）乃至前記（３）のいずれかに記載の液晶パネル。
（５）前記第１層間絶縁膜は、ＣＭＰ処理により平坦化される前記（１）乃至前記（４）のいずれかに記載の液晶パネル。
（６）トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備えた液晶パネルの製造方法であって、当該ＴＦＴ基板の支持基板上に、走査線としての配線パターンを形成する工程と、前記配線パターンを覆う第１層間絶縁膜上に半導体層を形成する工程と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態でゲート電極を設ける工程と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量を設ける工程と、を含むことを特徴とする液晶パネルの製造方法。
（７）トランジスタが形成されたＴＦＴ基板と、前記ＴＦＴ基板に対向する対向基板と、前記ＴＦＴ基板と前記対向基板とに挟持される液晶層と、を備え、前記ＴＦＴ基板は、前記トランジスタに接続される走査線としての配線パターンと、前記配線パターンを覆う第１層間絶縁膜上に設けられた半導体層と、前記半導体層上に、ゲート絶縁膜を介して前記走査線の延在方向と垂直な方向に沿って横切る状態で設けられたゲート電極と、前記トランジスタのチャネル領域および出力側のＬＤＤ領域の上方を覆う第２層間絶縁膜上に積層して設けられ、前記トランジスタの出力側の長軸線上に形成された接続孔を介して前記トランジスタに接続される補助容量と、を有する液晶表示装置。
【符号の説明】
【００８１】
１      配線パターン
２      半導体層
３      入力側ＬＤＤ領域
４      チャネル領域
５      出力側ＬＤＤ領域
７      ゲート電極
８      接続孔
１１    層間絶縁膜（第１層間絶縁膜）
１２    ゲート絶縁膜
１３    層間絶縁膜（第２層間絶縁膜）
１６    半導体層
１７    誘電膜層
１８    半導体層
３１    支持基板
３２    薄膜トランジスタ（ＴＦＴ）
３３    補助容量
１００  液晶パネル
１０１  ＴＦＴ基板
１１０  液晶プロジェクタ装置（液晶表示装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１１】
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【図１２】
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【図１３】
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