(57)【要約】【課題】良好な特性を得ながらノーマリオフ動作できる化合物半導体装置及びその製造方法を提供する。【解決手段】化合物半導体装置の一態様には、基板１１と、基板１１上方に形成された電子走行層１３と、電子走行層１３上方に形成された電子供給層１４と、電子供給層１４上方に形成されたソース電極２０ｓ及びドレイン電極２０ｄと、電子供給層１４上方で、ソース電極２０ｓ及びドレイン電極２０ｄの間に形成されたゲート電極２３と、が設けられている。更に、電子供給層１４とゲート電極２３との間に形成されたｐ型化合物半導体層１６と、電子供給層１４とｐ型化合物半導体層１６との間に形成され、ｎ型不純物を含有する化合物半導体層１８と、が設けられている。【選択図】図１
2013207102.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型化合物半導体層と、
前記電子供給層と前記ｐ型化合物半導体層との間に形成され、ｎ型不純物を含有する化合物半導体層と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記ｎ型不純物を含有する化合物半導体層は、更にｐ型不純物を含有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ｎ型不純物を含有する化合物半導体層は、ＧａＮ層であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記ｎ型不純物を含有する化合物半導体層は、前記ソース電極及び前記ドレイン電極まで広がって形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記ｐ型化合物半導体層は、ＡｌxＧａ1-xＮ層（０≦ｘ＜１）であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記電子供給層と前記ｎ型不純物を含有する化合物半導体層との間に形成されたＡｌＮ層と、
前記電子供給層と前記ＡｌＮ層との間に形成されたｎ型化合物半導体層と、
を有することを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
【請求項７】
前記ｎ型化合物半導体層は、ＧａＮ層であることを特徴とする請求項６に記載の化合物半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項９】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項１０】
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方にｎ型不純物を含有する化合物半導体層を形成する工程と、
前記ｎ型不純物を含有する化合物半導体層上方にｐ型化合物半導体層を形成する工程と、
前記ｐ型化合物半導体層をエッチングしてその一部を残存させる工程と、
前記ｐ型化合物半導体層に対する活性化アニールを行う工程と、
前記ｐ型化合物半導体層の前記エッチング後に残存する部分を間に挟むように、前記電子供給層上方にソース電極及びドレイン電極を形成する工程と、
前記ｐ型化合物半導体層の前記エッチング後に残存する部分上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）では、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合が用いられ、ＧａＮ層が電子走行層として機能する。ＧａＮはワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ。このため、ＧａＮは、大電流動作、高電圧動作、及び低オン抵抗動作を実現させる材料として極めて有望である。そして、基地局等で用いられる次世代の高効率増幅器、及び電力制御のための高効率スイッチング素子等へのＧａＮ系ＨＥＭＴの適用について種々の研究が行われている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の２次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
【０００３】
但し、２次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、電子供給層のゲート電極直下の部分をエッチングして２次元電子ガスを分断する技術、及びゲート電極と電子供給層との間にｐ型ＧａＮ層を形成して２次元電子ガスを打ち消す技術等が提案されている。
【０００４】
しかしながら、電子供給層のゲート電極直下の部分をエッチングすると、電子走行層にダメージが生じるため、シート抵抗の増加、及びリーク電流の増加等の問題が生じる。また、ｐ型ＧａＮ層を形成すると、抵抗の増加及び最大電流の低下が生じやすい。このように、従来の技術では、ノーマリオフ型のトランジスタを実現しようとすると、トランジスタの他の特性が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６８４５号公報
【特許文献２】特開２００７−１９３０９号公報
【特許文献３】特開２００７−２０１２７９号公報
【特許文献４】国際公開第２００７／１０８０５５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、良好な特性を得ながらノーマリオフ動作できる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成されたソース電極及びドレイン電極と、前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、が設けられている。更に、前記電子供給層と前記ゲート電極との間に形成されたｐ型化合物半導体層と、前記電子供給層と前記ｐ型化合物半導体層との間に形成され、ｎ型不純物を含有する化合物半導体層と、が設けられている。
【０００８】
化合物半導体装置の製造方法の一態様では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。前記電子供給層上方にｎ型不純物を含有する化合物半導体層を形成する。前記ｎ型不純物を含有する化合物半導体層上方にｐ型化合物半導体層を形成する。前記ｐ型化合物半導体層をエッチングしてその一部を残存させる。前記ｐ型化合物半導体層に対する活性化アニールを行う。前記ｐ型化合物半導体層の前記エッチング後に残存する部分を間に挟むように、前記電子供給層上方にソース電極及びドレイン電極を形成する。前記ｐ型化合物半導体層の前記エッチング後に残存する部分上方にゲート電極を形成する。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、ｐ型化合物半導体層だけでなく、適切なｎ型不純物を含有する化合物半導体層が形成されるため、良好な特性を得ながらノーマリオフ動作を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態の変形例を示す図である。
【図４】第１の実施形態の他の変形例を示す図である。
【図５】参考例の化合物半導体装置の製造方法を工程順に示す断面図である。
【図６】ドレイン電圧とドレイン電流との関係を示すグラフである。
【図７】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８Ａ】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｃ】図８Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図９】第２の実施形態の変形例を示す図である。
【図１０】第２の実施形態の他の変形例を示す図である。
【図１１】第３の実施形態に係るディスクリートパッケージを示す図である。
【図１２】第４の実施形態に係るＰＦＣ回路を示す結線図である。
【図１３】第５の実施形態に係る電源装置を示す結線図である。
【図１４】第６の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１１】
本願発明者らは、従来の技術においてｐ型ＧａＮ層を形成した場合に抵抗の増加及び最大電流の低下が生じる原因を究明すべく鋭意検討を行った。この結果、所定の位置にｐ型ＧａＮ層を設けるために行うエッチングの制御が極めて困難であることが見出された。すなわち、従来の方法では、ｐ型ＧａＮ層を電子走行層上に形成した後に、これをエッチングしている。そして、このエッチングが過剰（オーバーエッチング）であると、電子走行層が薄くなり過ぎて、２次元電子ガスの発生量が不足し、抵抗の増加及び最大電流の低下が生じ得る。また、このエッチングが不足（アンダーエッチング）していると、ｐ型ＧａＮ層が電子走行層上に過剰に残存して、２次元電子ガスが打ち消され、抵抗の増加及び最大電流の低下が生じ得る。また、過剰なｐ型ＧａＮ層を介したリーク電流が発生することもある。このように、従来の技術では、ｐ型ＧａＮ層のエッチングの制御が困難であり、それに付随して所望の特性を得ることが困難となっている。エッチングの制御のために、ｐ型ＧａＮ層の形成前にＡｌ組成が高いＡｌＧａＮ層を形成することも考えられるが、この場合には、ｐ型ＧａＮ層のエッチング後に残存するＡｌＧａＮ層が酸化しやすく、電流コラプス等の他の問題が生じてしまう。本願発明者らは、これらの知見に基づいてｐ型ＧａＮ層の形成前にｎ型ＧａＮ層を形成しておくことに想到した。
【００１２】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１４】
第１の実施形態では、図１に示すように、基板１１上にバッファ層（核形成層）１２が形成されている。例えば、基板１１はＳｉＣ基板であり、バッファ層１２はＡｌＮ層である。バッファ層１２上に電子走行層１３が形成されている。電子走行層１３は、例えば、厚さが１μｍ〜４μｍ程度（例えば３μｍ）のノンドープのｉ−ＧａＮ層である。電子走行層１３上に電子供給層１４が形成されている。電子供給層１４は、例えば厚さが１ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）のノンドープのｉ−ＡｌＧａＮ層であり、このｉ−ＡｌＧａＮ層のＡｌ組成は０．１〜０．５程度（例えば０．２）である。このように、電子走行層１３及び電子供給層１４は、例えばＧａＮ系材料を含んでいる。電子供給層１４上に、ｎ型不純物を含有するｎ型化合物半導体層１５が形成されている。ｎ型化合物半導体層１５は、例えば厚さが１０ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）のｎ型のｎ−ＧａＮ層である。このｎ−ＧａＮ層には、Ｓｉが１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。Ｓｉのドーピング量が１×１０17ｃｍ-3以上の場合に、後述の電流コラプスを抑制する効果が顕著である。また、Ｓｉのドーピング量が１×１０19ｃｍ-3超であると、リーク電流が大きくなりすぎることがある。
【００１５】
バッファ層１２、電子走行層１３、電子供給層１４及びｎ型化合物半導体層１５を含む化合物半導体積層構造に、素子領域を画定する素子分離領域が形成されており、素子領域内において、ｎ型化合物半導体層１５にリセス１９ｓ及び１９ｄが形成されている。そして、リセス１９ｓ内にソース電極２０ｓが形成され、リセス１９ｄ内にドレイン電極２０ｄが形成されている。ｎ型化合物半導体層１５の平面視でソース電極２０ｓ及びドレイン電極２０ｄの間に位置する部分にｐ型領域１８が設けられている。ｐ型領域１８上にｐ型化合物半導体層１６が形成されている。ｐ型化合物半導体層１６は、例えば厚さが３０ｎｍ〜１００ｎｍ程度（例えば８０ｎｍ）のｎ型のｐ−ＧａＮ層である。このｐ−ＧａＮ層には、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされている。詳細は後述するが、ｐ型領域１８は、例えばｎ型化合物半導体層１５へのｐ型化合物半導体層１６からのｐ型不純物の拡散により形成されている。つまり、ｐ型領域には、ｐ型不純物だけでなくｎ型不純物も含まれている。
【００１６】
ｎ型化合物半導体層１５上に、ソース電極２０ｓ及びドレイン電極２０ｄを覆うパッシベーション膜２１が形成されている。パッシベーション膜２１には、ｐ型化合物半導体層１６を露出する開口部２２が形成されており、開口部２２内にゲート電極２３が形成されている。そして、パッシベーション膜２１上に、ゲート電極２３を覆うパッシベーション膜２４が形成されている。パッシベーション膜２１及び２４の材料は特に限定されないが、例えばＳｉ窒化膜等の絶縁膜が用いられる。
【００１７】
このような第１の実施形態によれば、ｐ型化合物半導体層１６がゲート電極２３と電子供給層１４との間に介在しているため、ノーマリオフ動作が可能である。また、詳細は後述するが、ｐ型化合物半導体層１６を形成する際に十分なエッチングを行っても、電子供給層１４上にｎ型化合物半導体層１５が存在するため、電子供給層１４の薄化を回避することができる。ｎ型化合物半導体層１５の存在により、ｎ型化合物半導体層１５が存在しない場合と比較すれば、電子走行層１３の電子供給層１４との界面近傍の２次元電子ガス（２ＤＥＧ）が少なくなるものの、その程度は小さい。このため、ｎ型化合物半導体層１５が存在していても、抵抗は十分に低く、十分な最大電流を得ることができる。更に、本実施形態では、ｐ型領域１８とｎ型化合物半導体層１５とが接しているため、これらの間にｐｎ接合が存在する。このｐｎ接合は、ｐ型領域１８のソース電極２０ｓ側及びドレイン電極２０ｄ側に存在し、特にドレイン電極２０ｄ側のｐｎ接合が耐圧の向上に寄与する。更に、ｎ型化合物半導体層１５がＡｌを含まない場合には、その酸化が生じにくく、酸化に伴う電流コラプスの増加を抑制することができる。
【００１８】
なお、リセス１９ｓ及び１９ｄが必ずしも形成されている必要はなく、電子供給層１４とソース電極２０ｓ及びドレイン電極２０ｄとの間にｎ型化合物半導体層１５が介在していてもよい。但し、ソース電極２０ｓ及びドレイン電極２０ｄが電子供給層１４と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。
【００１９】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図２Ａ〜図２Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２０】
先ず、図２Ａ（ａ）に示すように、基板１１上にバッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６を形成する。バッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）を使用することができる。窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。ｎ−ＧａＮ層に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。ｐ−ＧａＮ層に不純物として含まれるマグネシウム（Ｍｇ）の原料としては、例えばシクロペンタジエニルマグネシウム（ＣｐＭｇ）を使用することができる。これらＧａＮ系化合物半導体層の形成は、例えば、減圧雰囲気下で基板１１を加熱した状態で行う。
【００２１】
次いで、バッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６を含む化合物半導体積層構造に、素子領域を画定する素子分離領域を形成する。素子分離領域の形成では、例えば、素子分離領域を形成する予定の領域を露出するフォトレジストのパターンをｐ型化合物半導体層１６上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２２】
その後、ｐ型化合物半導体層１６上に、ｐ型化合物半導体層１６を残存させる領域を覆い、他の領域を露出するレジストパターンを形成する。そして、図２Ａ（ｂ）に示すように、このレジストパターンをマスクとして用いてｐ型化合物半導体層１６のドライエッチングを行う。このドライエッチングでは、例えばエッチングガスとして塩素系ガスを用いる。また、このドライエッチングでは、レジストパターンから露出しているｐ型化合物半導体層１６を確実に除去するために、ｎ型化合物半導体層１５中でエッチングが終端するような制御を行う。また、エッチングレートの面内のばらつきを考慮して、エッチング量が最も大きくなる領域においてもｎ型化合物半導体層１５が残存するような制御を行う。このような制御は、ｎ型化合物半導体層１５の厚さが１０ｎｍ〜３０ｎｍ程度（例えば２０ｎｍ）であれば容易に行うことができる。例えば、図３に示すように、ｎ型化合物半導体層１５がその厚さの半分程度除去されてもよい。
【００２３】
続いて、図２Ａ（ｃ）に示すように、ｎ型化合物半導体層１５上にｐ型化合物半導体層１６を覆う保護膜１７を形成する。保護膜１７としては、例えばシリコン酸化膜を形成する。
【００２４】
次いで、活性化アニールを行って、ｐ型化合物半導体層１６中のｐ型不純物、例えばＭｇを活性化させる。また、活性化アニールにより、ｐ型化合物半導体層１６中のｐ型不純物をｎ型化合物半導体層１５まで拡散させ、図２Ｂ（ｄ）に示すように、ｐ型領域１８を形成する。
【００２５】
その後、図２Ｂ（ｅ）に示すように、保護膜１７を除去する。保護膜１７は、例えばフッ酸を用いて除去することができる。
【００２６】
続いて、図２Ｂ（ｆ）に示すように、素子領域内において、ｎ型化合物半導体層１５にリセス１９ｓ及び１９ｄを形成する。リセス１９ｓ及び１９ｄの形成では、例えば、リセス１９ｓ及び１９ｄを形成する予定の領域を露出し、他の領域を覆うレジストパターンをｎ型化合物半導体層１５及びｐ型化合物半導体層１６上に形成し、このレジストパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２７】
次いで、図２Ｃ（ｇ）に示すように、リセス１９ｓ内にソース電極２０ｓを形成し、リセス１９ｄ内にドレイン電極２０ｄを形成する。ソース電極２０ｓ及びドレイン電極２０ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０ｓを形成する予定の領域、及びドレイン電極２０ｄを形成する予定の領域に開口部を有するレジストパターンを形成し、このレジストパターンを成膜マスクとして用いてＴａ及びＡｌの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、ソース電極２０ｓ及びドレイン電極２０ｄのオーミック特性を確立する。
【００２８】
その後、図２Ｃ（ｈ）に示すように、全面にパッシベーション膜２１を形成する。パッシベーション膜２１は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００２９】
続いて、図２Ｃ（ｉ）に示すように、パッシベーション膜２１のｐ型化合物半導体層１６上に位置する部分に、ｐ型化合物半導体層１６を露出する開口部２２を形成する。開口部２２は、例えば四フッ化メタン（ＣＦ4）ガスを使用したドライエッチングにより形成することができる。
【００３０】
次いで、図２Ｄ（ｊ）に示すように、開口部２２内にゲート電極２３を形成する。ゲート電極２３は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２３を形成する予定の領域に開口部を有するレジストパターンを形成し、このレジストパターンを成膜マスクとして用いてＰｔ及びＡｕの蒸着を減圧雰囲気下で行い、その後、レジストパターン上に付着したＰｔ及びＡｕをレジストパターンごと除去する。
【００３１】
その後、図２Ｄ（ｋ）に示すように、パッシベーション膜２１上に、ゲート電極２３を覆うパッシベーション膜２４を形成する。
【００３２】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３３】
この製造方法によれば、電子供給層１４とｐ型化合物半導体層１６との間にｎ型化合物半導体層１５を形成しているため、電子供給層１４の薄化を回避しながらｐ型化合物半導体層１６を十分にエッチングすることができる。従って、ノーマリオフ動作を実現しながら、抵抗の増加及び最大電流の低下を抑制することができる。
【００３４】
なお、活性化アニールの際に、ｐ型不純物はｎ型化合物半導体層１５の厚さ方向だけでなく、横方向にも拡散し、ｐ型領域１８はソース電極２０ｓ、ドレイン電極２０ｄ側にも広がるように形成される。但し、この拡散の程度は、多くてもｎ型化合物半導体層１５の厚さと同等であり、ゲート電極２３とソース電極２０ｓとの間隔（例えば２μｍ程度）及びゲート電極２３とドレイン電極２０ｄとの間隔（例えば１０μｍ〜１５μｍ程度）と比較すると、極僅かである。また、活性化アニールの条件によっては、図４（ａ）に示すように、ｐ型領域１８の下方にｎ型化合物半導体層１５が残存することもあり、図４（ｂ）に示すように、ｐ型領域１８がほとんど形成されない場合もある。活性化アニールの条件は特に限定されないが、ｐ型化合物半導体層１６中のｐ型不純物が電子供給層１４までは拡散しない程度、つまり、ｐ型不純物の拡散がｎ型化合物半導体層１５内で止まる程度とすることが好ましい。
【００３５】
また、ｐ型化合物半導体層１６として、ｐ−ＧａＮ層に代えてｐ−ＡｌＧａＮ層を用いてもよい。ｐ−ＧａＮ層とｐ−ＡｌＧａＮ層とを比較すると、ｐ−ＧａＮ層にはノーマリオフ動作が実現しやすいという利点があり、ｐ−ＡｌＧａＮ層には成長しやすいという利点がある。このように、ｐ型化合物半導体層１６は、例えばＡｌxＧａ1-xＮ層（０≦ｘ＜１）である。
【００３６】
ここで、第１の実施形態の特性について、参考例と比較しながら説明する。図５は、参考例の化合物半導体装置の製造方法を工程順に示す断面図である。この参考例の製造に当たっては、先ず、図５（ａ）に示すように、第１の実施形態と同様に、基板１１上にバッファ層１２、電子走行層１３及び電子供給層１４を形成する。次いで、電子供給層１４上に、ｎ型化合物半導体層１５ではなく、ノンドープのｉ−ＧａＮ層２５を形成し、ｉ−ＧａＮ層２５上にｐ型化合物半導体層１６を形成する。次いで、活性化アニールを行うことにより、ｐ型化合物半導体層１６中のｐ型不純物を活性化させる。この活性化アニールに付随して、ｐ型化合物半導体層１６中のｐ型不純物がｉ−ＧａＮ層２５に拡散し、図５（ｂ）に示すように、ｉ−ＧａＮ層２５は、ｐ型不純物を含むＧａＮ層２５ａに変化する。その後、図５（ｃ）に示すように、ｐ型化合物半導体層１６のエッチング以降の処理を第１の実施形態と行う。
【００３７】
このようにして製造された参考例及び第１の実施形態の耐圧を測定すると、図６に示すような結果が得られる。すなわち、第１の実施形態では、ｐ型領域１８とｎ型化合物半導体層１５とのｐｎ接合の存在により高い耐圧を得ることができるが、参考例では、このようなｐｎ接合が存在しないため、第１の実施形態と比較すると耐圧が劣る。
【００３８】
（第２の実施形態）
次に、第２の実施形態について説明する。図７は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３９】
第２の実施形態では、図７に示すように、電子供給層１４上にｎ型化合物半導体層３１及びＡｌＮ層３２が形成されている。ｎ型化合物半導体層３１は、例えば厚さが２ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）のｎ型のｎ−ＧａＮ層である。ｎ−ＧａＮ層には、Ｓｉが１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度（例えば２×１０18ｃｍ-3）ドーピングされている。ＡｌＮ層３２の厚さは０．５ｎｍ〜３ｎｍ程度（例えば２ｎｍ）である。そして、ＡｌＮ層３２上に、第１の実施形態と同様に、ｎ型化合物半導体層１５、ｐ型領域１８、ソース電極２０ｓ及びドレイン電極２０ｄ等が形成されている。他の構成は第１の実施形態と同様である。なお、ＡｌＮ層をＧａＮ層上に成長させる場合、３ｎｍ程度で臨界膜厚に達する。
【００４０】
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られるだけでなく、所謂３層キャップ構造の採用により、よりシート抵抗を低減することができ、電流コラプスをより抑制することができる。
【００４１】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図８Ａ〜図８Ｃは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４２】
先ず、図８Ａ（ａ）に示すように、基板１１上にバッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層３１、ＡｌＮ層３２、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６を形成する。バッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層３１、ＡｌＮ層３２、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６の形成は、第１の実施形態と同様に、例えばＭＯＶＰＥ法等の結晶成長法により行う。次いで、バッファ層１２、電子走行層１３、電子供給層１４、ｎ型化合物半導体層３１、ＡｌＮ層３２、ｎ型化合物半導体層１５及びｐ型化合物半導体層１６を含む化合物半導体積層構造に、第１の実施形態と同様に、素子領域を画定する素子分離領域を形成する。
【００４３】
その後、第１の実施形態と同様に、ｐ型化合物半導体層１６上に、ｐ型化合物半導体層１６を残存させる領域を覆い、他の領域を露出するレジストパターンを形成する。そして、図８Ａ（ｂ）に示すように、このレジストパターンをマスクとして用いてｐ型化合物半導体層１６のドライエッチングを行う。このドライエッチングでは、例えばエッチングガスとして塩素系ガスを用いる。また、このドライエッチングでは、レジストパターンから露出しているｐ型化合物半導体層１６を確実に除去するために、ｎ型化合物半導体層１５中でエッチングが終端するような制御を行う。また、エッチングレートの面内のばらつきを考慮して、エッチング量が最も大きくなる領域においてもｎ型化合物半導体層１５が残存するような制御を行う。例えば、図９に示すように、ｎ型化合物半導体層１５がその厚さの半分程度除去されてもよい。
【００４４】
続いて、図８Ａ（ｃ）に示すように、ｎ型化合物半導体層１５上にｐ型化合物半導体層１６を覆う保護膜１７を形成する。保護膜１７としては、例えばシリコン酸化膜を形成する。
【００４５】
次いで、活性化アニールを行って、ｐ型化合物半導体層１６中のｐ型不純物、例えばＭｇを活性化させる。また、活性化アニールにより、ｐ型化合物半導体層１６中のｐ型不純物をｎ型化合物半導体層１５まで拡散させ、図８Ｂ（ｄ）に示すように、ｐ型領域１８を形成する。
【００４６】
その後、図８Ｂ（ｅ）に示すように、保護膜１７を除去する。保護膜１７は、例えばフッ酸を用いて除去することができる。
【００４７】
続いて、図８Ｂ（ｆ）に示すように、素子領域内において、ｎ型化合物半導体層１５、ＡｌＮ層３２及びｎ型化合物半導体層３１にリセス１９ｓ及び１９ｄを形成する。リセス１９ｓ及び１９ｄの形成では、例えば、リセス１９ｓ及び１９ｄを形成する予定の領域を露出し、他の領域を覆うレジストパターンをｎ型化合物半導体層１５及びｐ型化合物半導体層１６上に形成し、このレジストパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００４８】
次いで、図８Ｃ（ｇ）に示すように、リセス１９ｓ内にソース電極２０ｓを形成し、リセス１９ｄ内にドレイン電極２０ｄを形成する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、ソース電極２０ｓ及びドレイン電極２０ｄのオーミック特性を確立する。
【００４９】
その後、図８Ｃ（ｈ）に示すように、第１の実施形態と同様にして、パッシベーション膜２１の形成以降の処理を行う。
【００５０】
このようにして、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００５１】
この製造方法によっても、電子供給層１４の薄化を回避しながらｐ型化合物半導体層１６を十分にエッチングすることができる。従って、ノーマリオフ動作を実現しながら、抵抗の増加及び最大電流の低下を抑制することができる。
【００５２】
なお、第１の実施形態と同様に、活性化アニールの条件によっては、図１０（ａ）に示すように、ｐ型領域１８の下方にｎ型化合物半導体層１５が残存することもあり、図１０（ｂ）に示すように、ｐ型領域１８がほとんど形成されない場合もある。活性化アニールの条件は特に限定されないが、ｐ型化合物半導体層１６中のｐ型不純物が電子供給層１４までは拡散しない程度、つまり、ｐ型不純物の拡散がｎ型化合物半導体層１５内で止まる程度とすることが好ましい。この点に関し、本実施形態では、ｎ型化合物半導体層１５の下にＡｌＮ層３２が存在するため、ｐ型化合物半導体層１６までのｐ型不純物の拡散を抑制しやすい。
【００５３】
（第３の実施形態）
第３の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１１は、第３の実施形態に係るディスクリートパッケージを示す図である。
【００５４】
第３の実施形態では、図１１に示すように、第１、第２の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極２０ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極２０ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極２３に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００５５】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５６】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１２は、第４の実施形態に係るＰＦＣ回路を示す結線図である。
【００５７】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１、第２の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００５８】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５９】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１３は、第５の実施形態に係る電源装置を示す結線図である。
【００６０】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００６１】
一次側回路２６１には、第４の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００６２】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００６３】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１、第２の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００６４】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図１４は、第６の実施形態に係る高周波増幅器を示す結線図である。
【００６５】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６６】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１、第２の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６７】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６８】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６９】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００７０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７１】
（付記１）
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたソース電極及びドレイン電極と、
前記電子供給層上方で、前記ソース電極及び前記ドレイン電極の間に形成されたゲート電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型化合物半導体層と、
前記電子供給層と前記ｐ型化合物半導体層との間に形成され、ｎ型不純物を含有する化合物半導体層と、
を有することを特徴とする化合物半導体装置。
【００７２】
（付記２）
前記ｎ型不純物を含有する化合物半導体層は、更にｐ型不純物を含有することを特徴とする付記１に記載の化合物半導体装置。
【００７３】
（付記３）
前記ｎ型不純物を含有する化合物半導体層は、ＧａＮ層であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００７４】
（付記４）
前記ｎ型不純物を含有する化合物半導体層は、前記ソース電極及び前記ドレイン電極まで広がって形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７５】
（付記５）
前記ｐ型化合物半導体層は、ＡｌxＧａ1-xＮ層（０≦ｘ＜１）であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７６】
（付記６）
前記電子供給層と前記ｎ型不純物を含有する化合物半導体層との間に形成されたＡｌＮ層と、
前記電子供給層と前記ＡｌＮ層との間に形成されたｎ型化合物半導体層と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７７】
（付記７）
前記ｎ型化合物半導体層は、ＧａＮ層であることを特徴とする付記６に記載の化合物半導体装置。
【００７８】
（付記８）
前記電子走行層及び前記電子走行層は、ＧａＮ系材料を含むことを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００７９】
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００８０】
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００８１】
（付記１１）
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方にｎ型不純物を含有する化合物半導体層を形成する工程と、
前記ｎ型不純物を含有する化合物半導体層上方にｐ型化合物半導体層を形成する工程と、
前記ｐ型化合物半導体層をエッチングしてその一部を残存させる工程と、
前記ｐ型化合物半導体層に対する活性化アニールを行う工程と、
前記ｐ型化合物半導体層の前記エッチング後に残存する部分を間に挟むように、前記電子供給層上方にソース電極及びドレイン電極を形成する工程と、
前記ｐ型化合物半導体層の前記エッチング後に残存する部分上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００８２】
（付記１２）
前記活性化アニールにより、前記ｐ型化合物半導体層中のｐ型不純物を、前記ｎ型不純物を含有する化合物半導体層まで拡散させることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００８３】
（付記１３）
前記ｎ型不純物を含有する化合物半導体層は、ＧａＮ層であることを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
【００８４】
（付記１４）
前記ｐ型化合物半導体層は、ＡｌxＧａ1-xＮ層（０≦ｘ＜１）であることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００８５】
（付記１５）
前記ｎ型不純物を含有する化合物半導体層を形成する工程の前に、
前記電子供給層上方にｎ型化合物半導体層を形成する工程と、
前記ｎ型化合物半導体層上にＡｌＮ層を形成する工程と、
を有することを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００８６】
（付記１６）
前記ｎ型化合物半導体層は、ＧａＮ層であることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【００８７】
（付記１７）
前記電子走行層及び前記電子走行層は、ＧａＮ系材料を含むことを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００８８】
（付記１８）
前記ｐ型化合物半導体層に対する活性化アニールは、前記ｐ型化合物半導体層のエッチング後に行うことを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８９】
１１：基板
１３：電子走行層
１４：電子供給層
１５：ｎ型化合物半導体装置
１６：ｐ型化合物半導体装置
１８：ｐ型領域
２０ｓ：ソース電極
２０ｄ：ドレイン電極
２３：ゲート電極
３１：ｎ型化合物半導体装置
３２：ＡｌＮ層
【図１】
2013207102.tif 000003
【図２Ａ】
2013207102.tif 000004
【図２Ｂ】
2013207102.tif 000005
【図２Ｃ】
2013207102.tif 000006
【図２Ｄ】
2013207102.tif 000007
【図３】
2013207102.tif 000008
【図４】
2013207102.tif 000009
【図５】
2013207102.tif 000010
【図６】
2013207102.tif 000011
【図７】
2013207102.tif 000012
【図８Ａ】
2013207102.tif 000013
【図８Ｂ】
2013207102.tif 000014
【図８Ｃ】
2013207102.tif 000015
【図９】
2013207102.tif 000016
【図１０】
2013207102.tif 000017
【図１１】
2013207102.tif 000018
【図１２】
2013207102.tif 000019
【図１３】
2013207102.tif 000020
【図１４】
2013207102.tif 000021