(57)【要約】【課題】  フォールデッドカスコード型演算増幅器の出力電圧増幅回路をバイポーラトランジスタで構成する場合にバイポーラトランジスタの入力電流により増幅率低下と雑音増加を生じる。【解決手段】  フォールデッドカスコード型増幅回路100とバイポーラトランジスタで構成した出力電圧増幅回路300の間に2段エミッタフォロワ回路と接地容量から構成される回路200を設ける。2段エミッタフォロワ回路は前段を電流小、後段を電流大として、電流を増幅する構成とする。フォールデッドカスコード型増幅回路100の出力部Aからエミッタフォロワ回路が引き抜く電流を低減することでフォールデッドカスコード型増幅回路100の出力抵抗低下を抑制して増幅率を維持し、また、引き抜く電流の雑音成分を原因とする出力雑音を低減する。電流小のエミッタフォロワが発生させる白色雑音は、エミッタフォロワと接地容量で構成するローパスフィルタで高周波成分を除去する。【選択図】  図1
2013255146.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタで構成された出力回路と、
前記出力回路の前段にエミッタフォロワ回路とソースフォロワ回路のいずれかと、
前記エミッタフォロワ回路とソースフォロワ回路のいずれかの出力とGNDの間に接続される容量とを有する半導体装置。
【請求項２】
前記エミッタフォロワ回路又は前記ソースフォロワ回路のいずれか一方を複数段設けることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数段は２段であることを特徴とする請求項２記載の半導体装置。
【請求項４】
後段のエミッタフォロワ回路の電流を相対的に前段のエミッタフォロワ回路の電流に対して大きくすることを特徴とする請求項２に記載の半導体装置。
【請求項５】
後段のエミッタフォロワ回路の電流を相対的に前段のエミッタフォロワ回路の電流に対して大きくすることを特徴とする請求項３に記載の半導体装置。
【請求項６】
回路の入力部をフォールデッドカスコード型増幅回路の出力部に接続することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記バイポーラトランジスタで構成された出力回路が、
電流を出力するバイポーラトランジスタと、
出力電流を感知する抵抗と、
前記バイポーラトランジスタのベースに出力部が接続されたエミッタフォロワと、
を備え、
前記エミッタフォロワは、
定電流源と、
定電流源を停止する回路と、
コレクタ接地バイポーラトランジスタと、
コレクタ接地バイポーラトランジスタのエミッタ−ベース間を保護するダイオードとを有し、
前記フォールデッドカスコード型増幅回路が、
前記フォールデッドカスコード型増幅回路の出力部に電流を供給するエミッタ接地バイポーラトランジスタと、
前記エミッタ接地バイポーラトランジスタの電流を停止する回路とを有し、
前記出力回路の前段に設けたエミッタフォロワ回路が、
コレクタ接地バイポーラトランジスタと、
前記コレクタ接地バイポーラトランジスタのエミッタ−ベース間を保護するダイオードとを有し、
前記出力電流を感知する抵抗の両端の電位差が大きくなった時に前記定電流源を停止する回路と、前記フォールデッドカスコード型増幅回路の出力部に電流を供給するエミッタ接地バイポーラトランジスタの電流を停止する回路を動作させ、各々、前記定電流源と前記フォールデッドカスコード型増幅回路の出力部に電流を供給するエミッタ接地バイポーラトランジスタの電流を停止し、
前記定電流源から前記バイポーラトランジスタで構成された出力回路の前記電流を出力するバイポーラトランジスタのベースに供給する電流と、前記フォールデッドカスコード型増幅回路の出力部に電流を供給するエミッタ接地バイポーラトランジスタから保護ダイオードを通って前記バイポーラトランジスタで構成された出力回路の前記電流を出力するバイポーラトランジスタのベースに供給する電流とを停止することで、
前記バイポーラトランジスタで構成された出力回路の出力部の電流を制限することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に増幅回路に関する。
【背景技術】
【０００２】
電圧信号を増幅する演算増幅器は公知である。演算増幅器の一つの構成方法として、フォールデッドカスコード型演算増幅器が知られている（非特許文献1）。フォールデッドカスコード型演算増幅器は、広い入出力電圧範囲を持つ演算増幅器を増幅段一段で構成する。
一般的な増幅段を複数段持つ演算増幅器は、負帰還をかけて使用する際に位相の遅れにより正帰還がかかり、不安定になる危険性がある。一般的には、安定させる為に位相補償容量を設ける。一般的に位相補償容量は電源に含まれる高周波雑音を出力に伝えやすいことが知られている。この為、増幅段を複数段もつ演算増幅器は、増幅段が複数段あることにより高い増幅率を得られるという長所を持つ反面、位相補償容量により電源雑音の影響を受けやすいという短所も持つ。
【０００３】
増幅段1段で構成するフォールデッドカスコード型演算増幅器は、位相の遅れが小さいことから負帰還をかけた場合の安定性がよく、位相補償容量を設ける必要が無い場合が多い為、一般的な増幅段を複数段持つ演算増幅器に対して電源雑音の影響を受けにくいという長所がある。
【０００４】
図2は従来のフォールデッドカスコード型演算増幅器の回路図で、ここではバイポーラトランジスタで回路を構成している。回路100はフォールデッドカスコード型増幅回路で入力端子INpとINmの電位差を増幅してA点に出力する回路である。回路300はプッシュプルエミッタフォロワ回路で増幅率1倍の電圧増幅回路である。    
一般に回路100は、A点から外部に電流が流れ出たり、外部からA点へ流れ込んだりした場合に電圧増幅率の低下や増幅後の出力電圧の雑音の増加を伴い、特性が低下する。この為、外部に電流を流したり、外部から電流が流れ込んだりする回路に適用する場合には、出力電流を供給する回路300を設け、A点では電流の流出、流入が起こらないようにする。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】”Analysis and Design of Analog Integrated Circuits”, Paul R.Gray, Paul J. Hurst, et al.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図2に示す従来のフォールデッドカスコード型演算増幅器は、A点から外部に電流が流れ出たり、外部からA点へ流れ込んだりすることによる電圧増幅率の低下や増幅後の電圧出力の雑音の増加を避ける目的で回路300を設ける。
しかし、回路300を図2のように入力抵抗が比較的低いバイポーラトランジスタで構成する必要がある場合には、バイポーラトランジスタの入力電流が増幅率低下や雑音増加の原因となる。
【課題を解決するための手段】
【０００７】
本発明の代表的なものの一例を示せば以下の通りである。即ち、バイポーラ出力回路と、バイポーラ出力回路の前段にエミッタフォロワ回路とソースフォロワ回路のいずれかと、エミッタフォロワ回路とソースフォロワ回路のいずれかの出力とGNDの間に接続される容量と、で半導体装置を構成する。
【発明の効果】
【０００８】
低雑音の半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の代表的な実施形態の回路図である。
【図２】従来の演算増幅回路の回路図である。
【図３】本発明の他の実施形態の回路図である。
【図４】本発明の他の実施形態の回路図である。
【図５】本発明の他の実施形態の回路図である。
【図６】本発明の他の実施形態の回路図である。
【図７】本発明の他の実施形態の回路図である。
【図８】本発明の他の実施形態の回路図である。
【発明を実施するための形態】
【実施例１】
【００１０】
以下、本発明の一実施形態を示す。
【００１１】
図1は、本発明の一実施形態に関わるフォールデッドカスコード型演算増幅器の回路図である。この図に示されるように、フォールデッドカスコード型演算増幅器はフォールデッドカスコード型増幅回路100と2段エミッタフォロワ回路と接地容量からなる回路200とプッシュプルエミッタフォロワ回路300とを備えて構成されている。
フォールデッドカスコード型増幅回路100の動作について説明する。ここで、フォールデッドカスコード型増幅回路100の差動入力部であるトランジスタQ1,Q2のコンダクタンスをgm、Q1のベースであるINpの電圧をVcm-Vdiff*1/2、Q2のベースであるINmの電圧をVcm+Vdiff*1/2とする。VcmはINp,INmの電圧共通成分、Vdiffは差成分である。Vdiffが小さい場合には、Q1,Q2のコレクタ電流Ip、Imはそれぞれ以下のように表される。
Ip=(I1+gm*Vdiff)*1/2・・・数１
Im=(I1-gm*Vdiff)*1/2・・・数2
トランジスタQ4のエミッタには電流源2から流れ込む電流I2が流れる。トランジスタQ11とQ12のベース―エミッタ間電圧は、トランジスタQ4と等しいので、トランジスタQ11とQ12のエミッタ電流はトランジスタQ4と等しいI2となる。尚、トランジスタQ4,Q11,Q12の特性が等しいことを仮定している。また、トランジスタの電流増幅率hFEは十分大きいとし、ベース電流の影響は無視している。
【００１２】
バイポーラトランジスタのコレクタ電流は、アーリー効果により一般にコレクタ電圧に依存する。Q3,Q9,Q10はQ4,Q11,Q12のコレクタ電流を等しくする目的でQ4,Q11,Q12のコレクタ電圧を等しくする為に設けたカスコードトランジスタである。
トランジスタQ11,Q12のコレクタにはトランジスタQ1,Q2からそれぞれ電流Ip, Imが流れ込む。よって、トランジスタQ11,Q12のコレクタ電流は、エミッタ電流I2を引いたIp-I2, Im-I2となる。トランジスタQ10の電流増幅率hFEが十分大きい場合にはトランジスタQ10のコレクタ電流はトランジスタQ12のコレクタ電流と等しく、Im-I2となる。
【００１３】
トランジスタQ11のコレクタ電流の供給元であるトランジスタQ5のエミッタ電流は、トランジスタQ11のコレクタ電流と等しいIp-I2となる。トランジスタQ5とQ6はベース―エミッタ間電圧が等しいので、トランジスタQ6のエミッタ電流はトランジスタQ5と等しいIp-I2となる。トランジスタQ6のエミッタ電流はトランジスタQ8に流れこみ、トランジスタQ8のコレクタ電流はトランジスタQ6のエミッタ電流と等しいIp-I2となる。尚、トランジスタQ5とQ6の特性が等しいことを仮定している。また、トランジスタの電流増幅率hFEは十分大きいとし、ベース電流の影響は無視している。
【００１４】
フォールデッドカスコード型増幅回路の出力部Aにおける電流IA1+IA2はトランジスタQ8とQ10のコレクタ電流の差であるので、下式となる。ここでIA1は出力部Aの電流の回路100のVEE側に流れる成分、IA2は回路200の入力電流となる成分である。
IA1 + IA2 = (Ip-I2)-(Im-I2)
= (I1+gm*Vdiff)*1/2 - (I1-gm*Vdiff)*1/2
= gm*Vdiff                            ・・・数3
出力部Aの電圧VAは出力部Aの電流IA1+IA2と出力部Aの出力抵抗RA(= ΔVA/ΔIA)の積で表され、下式となる。
VA = gm*Vdiff*RA・・・数4
よって、フォールデッドカスコード型増幅回路100の増幅率Aは下式となる。
【００１５】
増幅率A = VA/Vdiff = gm*RA・・・数5
次にプッシュプルエミッタフォロワ回路300の動作について説明する。プッシュプルエミッタフォロワ回路300は増幅率1倍の電圧増幅回路として動作する。入力部Bの電圧VBが2段のエミッタフォロワを介して出力部OUTに出力される。バイポーラトランジスタで構成しているので、入力部Bには入力電流IBが流れる。IBは下式となる。
IB = (I6-Iminus/hFE)/hFE - (I4-Iplus/hFE)/hFE・・・数6
但し、バイポーラトランジスタの電流増幅率は全てのトランジスタで等しいhFEであることを仮定している。出力電流Ioutは下式となる。
Iout = Iplus - Iminus・・・数7
数6〜7から、IBは下式となる。
IB = (I6-I4)/hFE + Iout/(hFE^2)・・・数8
次に2段エミッタフォロワ回路と接地容量からなる回路200の動作について説明する。なお、2段エミッタフォロワ回路は1段もしくは3段以上のエミッタフォロワ回路に置き換えることも可能である。回路200は増幅率1倍の電圧増幅回路として動作する。NPNトランジスタQ13で構成するエミッタフォロワとPNPトランジスタQ14で構成するエミッタフォロワを使用しているので、C点の電圧は入力部Aに対してNPNトランジスタのベース―エミッタ間電圧の分、低下するが、出力部Bの電圧はC点の電圧に対してPNPトランジスタのベース―エミッタ間電圧の分だけ上昇するので、入力部Aの電圧と出力部Bの電圧がほぼ等しい1倍の増幅器として動作する。
プッシュプルエミッタフォロワ回路300を無視し、回路200単体で考えた場合の入力部Aの電流IA2は下式となる。
IA2 = (I5 + (I3 - IB)/hFE)/hFE・・・数9
回路200とプッシュプルエミッタフォロワ回路300を接続した場合の回路200の入力部Aの電流IA2は数8,数9から下式となる。
IA2 = (I5 + (I3 - (I6-I4)/hFE + Iout/(hFE^2))/hFE)/hFE
= I5/hFE + I3/(hFE^2) + (I4-I6)/(hFE^3) + Iout/(hFE^4)・・・数10
I5, I3, I4, I6を数11a,11b,11c,11dの関係とすれば、数10のIA2と数8のIBの関係はオーダーとしては数12のようになる。
I5 〜 Iout/(hFE^3) ・・・数11a
I3 〜 Iout/(hFE^2) ・・・数11b
I4 〜 Iout/hFE     ・・・数11c
I6 〜 Iout/hFE     ・・・数11d
IA2/IB 〜 1/(hFE^2)   ・・・数12
hFEが100程度の一般的なトランジスタを使用した場合には、2段エミッタフォロワ回路200を挿入することにより、フォールデッドカスコード型増幅回路100の出力部Aから引き抜かれる電流を1/10000に低減することができる。
【００１６】
IA2/IB 〜 1/10000  ・・・数13
引き抜かれる電流を低減することで増幅率の低下、雑音電流成分による雑音電圧の増加を低減することができる。
【００１７】
また、一般にバイポーラトランジスタは以下に示すスペクトル密度の白色雑音を伴う。第一項はベース抵抗による熱雑音、第二項はコレクタ電流のショット雑音である。
【００１８】
Vnoise^2 = 4*k*T*(rb + k*T/(2*q*Ic))  ・・・数14
k:ボルツマン定数
T:絶対温度
rb:ベース抵抗
q:素電荷
Ic:トランジスタのコレクタ電流
数11a,11b,11c,11dに示す通り、回路200では、トランジスタQ13のコレクタ電流をIoutの1/(hFE^3)程度、トランジスタQ14のコレクタ電流をIoutの1/(hFE^2)程度に低減する必要がある。この為、回路200の追加により数14の第2項により白色雑音電圧が増加する。
トランジスタQ13とQ14の白色雑音電圧の実効値を低下させる為に接地容量C1を追加してローパスフィルタ回路を形成し、雑音の高周波成分を除去する。カットオフ周波数Fcは以下となる。コレクタ電流I3は小さいので容量C1は比較的小さくてもカットオフ周波数を下げることが可能である。
Fc = 1/(2π*q*k*T*C1/I3)・・・数15
ローパスフィルタ回路を追加したことにより極(ポール)が1つ増加し、位相遅延が増加する。帰還をかけて使用する際の安定性に影響があるが、主要極はフォールデッドカスコード型増幅回路100の出力部と追加したローパスフィルタの2つのみで位相遅延は最大180°であるので、比較的容易に位相を安定させることが可能である。
以上が本実施形態に関わる演算増幅回路の構成である。
【実施例２】
【００１９】
図3に出力電流制限回路を追加した実施例を示す。図1に対して出力電流を制限する為の回路(抵抗R1〜2、トランジスタQ19〜Q22)を追加している。また、バイポーラトランジスタのベース―エミッタ接合の保護を目的としたダイオードD1〜D4を明記している。
出力電流制限回路の動作を説明する。電流Iplusが制限値を超えた場合、抵抗R1と電流IplusによりD点の電位が低下し、トランジスタQ19とQ20をONする。
【００２０】
トランジスタQ20がONすることで電流源4には電流が流れず、電流源4から出力部のトランジスタQ17のベースに供給する電流パスが遮断される。
トランジスタQ17のベースに電流を供給するパスはもう一つあり、図中P1に示すようにトランジスタQ15のベース―エミッタ間を保護するダイオードD2を通って電流を供給するパスである。このパスは、トランジスタQ19をONすることでトランジスタQ6,Q8を通って、トランジスタQ13にベース電流を供給するパスを断つことで電流源3の定電流のみに制限する。以上の動作によりトランジスタQ17のベース電流を制限して出力電流であるトランジスタQ17のエミッタ電流を制限する。
【００２１】
電流Iminusが制限値を超えた場合の動作も同様である。電流Iminusが制限値を超えた場合、抵抗R2と電流IminusによりE点の電位が上昇し、トランジスタQ21とQ22をONする。
【００２２】
トランジスタQ22がONすることで電流源6には電流が流れず、出力部のトランジスタQ18のベースから電流源6への電流パスが遮断される。
【００２３】
トランジスタQ18がベース電流を流すパスはもう一つあり、図中P2に示すようにトランジスタQ16のベース―エミッタ間を保護するダイオードD4を通ってトランジスタQ14に流すパスである。このパスは、トランジスタQ14のベース電流を制限することで制限する。具体的には、トランジスタQ21をONすることでトランジスタQ14のベースからダイオードD3、トランジスタQ10,Q12を通ってVEEに流れるパスを遮断し、トランジスタQ14のベース電流を電流源5の定電流のみに制限する。以上の動作によりトランジスタQ18のベース電流を制限して出力電流であるトランジスタQ18のエミッタ電流を制限する。
【実施例３】
【００２４】
図4に示すようにQ13をPNPトランジスタのエミッタフォロワ回路、Q14をNPNトランジスタのエミッタフォロワ回路とした場合でも同様の効果が得られる。
【実施例４】
【００２５】
図5に示すように回路200をNPNトランジスタのエミッタフォロワ回路2段で構成する回路202に変更し、回路300を回路302に変更した場合でも同様の効果が得られる。
【実施例５】
【００２６】
図6に示すように回路200をPNPトランジスタのエミッタフォロワ回路2段で構成する回路203に変更し、回路300を回路303に変更した場合でも同様の効果が得られる。
【実施例６】
【００２７】
図7に示すように回路200をNMOSトランジスタのソースフォロワ回路とPMOSトランジスタのソースフォロワ回路で構成しても同様の効果が得られる。
【実施例７】
【００２８】
図8に示すように回路200をPMOSトランジスタのソースフォロワ回路とNMOSトランジスタのソースフォロワ回路で構成しても同様の効果が得られる。
【００２９】
なお、図面等で使用する符号の説明は以下の通りである。
1〜6・・・電流源回路
Q1〜Q22・・・バイポーラトランジスタ
M1〜M2・・・MOSトランジスタ
C1・・・容量
R1〜R2・・・抵抗
D1〜D4・・・ダイオード(バイポーラトランジスタのベース―エミッタ保護用)
D10〜D11・・・ダイオード
100・・・フォールデッドカスコード型増幅回路
101・・・フォールデッドカスコード型増幅回路（出力電流制限回路付き）
200〜203・・・2段エミッタフォロワ回路と接地容量
204〜205・・・2段ソースフォロワ回路と接地容量
300,302〜303・・・プッシュプルエミッタフォロワ回路
301・・・プッシュプルエミッタフォロワ回路（出力電流制限回路付き）
A・・・回路100の出力部
B・・・回路300の入力部
C・・・トランジスタQ13のエミッタ端子
D・・・出力電流制限回路のPNPベース電圧
E・・・出力電流制限回路のNPNベース電圧
P1・・・出力電流制限回路Q19で遮断する電流パス
P2・・・出力電流制限回路Q21で遮断する電流パス
INp・・・フォールデッドカスコード型増幅回路の非反転入力端子
INm・・・フォールデッドカスコード型増幅回路の反転入力端子
IN・・・エミッタフォロワ/ソースフォロワ回路の入力端子
OUT・・・プッシュプルエミッタフォロワ回路の出力端子
Ip・・・トランジスタQ1のコレクタ電流
Im・・・トランジスタQ2のコレクタ電流
I1〜I6・・・電流源1〜6の出力電流
IA1・・・A点の電流の内、回路100のVEEに流れる成分
IA2・・・A点の電流の内、回路200の入力電流となる成分
IB・・・B点の電流
Iplus・・・プッシュプルエミッタフォロワ回路出力段のVCC電流
Iminus・・・プッシュプルエミッタフォロワ回路出力段のVEE電流
Iout・・・プッシュプルエミッタフォロワ回路出力段の出力電流
【符号の説明】
【００３０】
1〜6・・・電流源回路
Q1〜Q22・・・バイポーラトランジスタ
M1〜M2・・・MOSトランジスタ
C1・・・容量
R1〜R2・・・抵抗
D1〜D4・・・ダイオード(バイポーラトランジスタのベース―エミッタ保護用)
D10〜D11・・・ダイオード
100・・・フォールデッドカスコード型増幅回路
101・・・フォールデッドカスコード型増幅回路（出力電流制限回路付き）
200〜203・・・2段エミッタフォロワ回路と接地容量
204〜205・・・2段ソースフォロワ回路と接地容量
300,302〜303・・・プッシュプルエミッタフォロワ回路
301・・・プッシュプルエミッタフォロワ回路（出力電流制限回路付き）
A・・・回路100の出力部
B・・・回路300の入力部
C・・・トランジスタQ13のエミッタ端子
D・・・出力電流制限回路のPNPベース電圧
E・・・出力電流制限回路のNPNベース電圧
P1・・・出力電流制限回路Q19で遮断する電流パス
P2・・・出力電流制限回路Q21で遮断する電流パス
INp・・・フォールデッドカスコード型増幅回路の非反転入力端子
INm・・・フォールデッドカスコード型増幅回路の反転入力端子
IN・・・エミッタフォロワ/ソースフォロワ回路の入力端子
OUT・・・プッシュプルエミッタフォロワ回路の出力端子
Ip・・・トランジスタQ1のコレクタ電流
Im・・・トランジスタQ2のコレクタ電流
I1〜I6・・・電流源1〜6の出力電流
IA1・・・A点の電流の内、回路100のVEEに流れる成分
IA2・・・A点の電流の内、回路200の入力電流となる成分
IB・・・B点の電流
Iplus・・・プッシュプルエミッタフォロワ回路出力段のVCC電流
Iminus・・・プッシュプルエミッタフォロワ回路出力段のVEE電流
Iout・・・プッシュプルエミッタフォロワ回路出力段の出力電流
【図１】
2013255146.tif 000003
【図２】
2013255146.tif 000004
【図３】
2013255146.tif 000005
【図４】
2013255146.tif 000006
【図５】
2013255146.tif 000007
【図６】
2013255146.tif 000008
【図７】
2013255146.tif 000009
【図８】
2013255146.tif 000010