(57)【要約】【課題】周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度な測距システムを提供する。【解決手段】制御部２２は、発光部１６の発光タイミング及び受光部２０の受光タイミングを規定するシーケンサ３０と、基準クロックｃｌｋを生成し、シーケンサ３０に基準クロックｃｌｋを出力する基準クロック生成部２８と、発光部１６を駆動する発光駆動部３２と、受光部２０を駆動する受光駆動部３４と、を備える。シーケンサ３０は、発光駆動部３２へ第１タイミング補正部３６Ａを介して基準クロックｃｌｋに基づいた第３発光信号Ｐｅ３を出力し、受光駆動部３４へ第２タイミング補正部３６Ｂを介して基準クロックｃｌｋに基づいた第３受光信号Ｐｒ３を出力する。【選択図】図１
2013195306.tif 000002
【特許請求の範囲】
【請求項１】
測距対象物に向けて放射光を放射する発光部と、
前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
前記発光部及び前記受光部を制御する制御部と、
前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムであって、
前記制御部は、
前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
前記発光部を駆動する発光駆動部と、
前記受光部を駆動する受光駆動部と、を備え、
前記シーケンサは、前記基準クロックの遷移タイミングに基づき、且つ、前記基準クロックの時間分解能よりも高い時間分解能で遅延時間の調整を実施するタイミング補正部を介して発光タイミング及び受光タイミングを規定した制御信号を前記発光駆動部及び前記受光駆動部に出力することを特徴とする測距システム。
【請求項２】
請求項１記載の測距システムにおいて、
前記タイミング補正部は、第１タイミング補正部と第２タイミング補正部とを有し、
前記シーケンサは、前記発光駆動部へ前記第１タイミング補正部を介して第１制御信号を出力し、前記受光駆動部へ前記第２タイミング補正部を介して第２制御信号を出力することを特徴とする測距システム。
【請求項３】
請求項２記載の測距システムにおいて、
前記第１タイミング補正部は、前記シーケンサからの発光信号を遅延させた第１オフセット信号と、前記発光駆動部の出力信号との位相比較結果に基づいて前記第１制御信号を生成して、前記発光駆動部へ出力し、
前記第２タイミング補正部は、前記シーケンサからの受光信号を遅延させた第２オフセット信号と、前記受光駆動部の出力信号との位相比較結果に基づいて前記第２制御信号を生成して、前記受光駆動部へ出力することを特徴とする測距システム。
【請求項４】
請求項３記載の測距システムにおいて、
前記第１タイミング補正部は、第１遅延時間調整回路と、第２遅延時間調整回路と、第１タイミング補正用位相比較器と、第１タイミング補正制御ロジック回路とを有し、
前記シーケンサからの前記発光信号は、前記第１遅延時間調整回路及び前記第２遅延時間調整回路に入力され、
前記第１遅延時間調整回路は、前記発光信号を基準として、遅延させた信号を前記第１制御信号として前記発光駆動部に出力し、
前記第２遅延時間調整回路は、前記発光信号から前記発光駆動部の出力までの遅延時間をオフセットとするように、前記発光信号を基準として、遅延させた信号を第１オフセット信号として出力し、
前記第１タイミング補正用位相比較器は、前記第１オフセット信号と前記発光駆動部の出力信号との位相比較を行って第１位相比較結果として出力し、
前記第１タイミング補正制御ロジック回路は、前記第１位相比較結果に基づいた第１遅延調整信号を出力し、
前記第１遅延時間調整回路は、前記第１遅延調整信号を入力して、前記発光信号のタイミングを調整し、
前記第２タイミング補正部は、第３遅延時間調整回路と、第４遅延時間調整回路と、第２タイミング補正用位相比較器と、第２タイミング補正制御ロジック回路とを有し、
前記シーケンサからの前記受光信号は、前記第３遅延時間調整回路及び前記第４遅延時間調整回路に入力され、
前記第３遅延時間調整回路は、前記受光信号を基準として、遅延させた信号を、前記第２制御信号として前記受光駆動部に出力し、
前記第４遅延時間調整回路は、前記受光信号から前記受光駆動部の出力までの遅延時間をオフセットとするように、前記受光信号を基準として、遅延させた信号を第２オフセット信号として出力し、
前記第２タイミング補正用位相比較器は、前記第２オフセット信号と前記受光駆動部の出力信号との位相比較を行って第２位相比較結果として出力し、
前記第２タイミング補正制御ロジック回路は、前記第２位相比較結果に基づいた第２遅延調整信号を出力し、
前記第３遅延時間調整回路は、前記第２遅延調整信号を入力して、前記受光信号のタイミングを調整することを特徴とする測距システム。
【請求項５】
測距対象物に向けて放射光を放射する発光部と、
前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
前記発光部及び前記受光部を制御する制御部と、
前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムであって、
前記制御部は、
前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
前記発光部を駆動する発光駆動部と、
前記受光部を駆動する受光駆動部と、を備え、
前記シーケンサは、前記基準クロックの遷移タイミングに基づき、且つ、前記基準クロックの時間分解能よりも高い時間分解能で遅延時間の調整を実施するタイミング補正部を介して発光タイミングを規定した制御信号を前記発光駆動部に出力することを特徴とする測距システム。
【請求項６】
請求項５記載の測距システムにおいて、
前記タイミング補正部は、前記シーケンサからの発光信号を遅延させたオフセット信号と、前記発光駆動部の出力信号との位相比較結果に基づいて、前記制御信号を生成して、前記発光駆動部へ出力することを特徴とする測距システム。
【請求項７】
請求項５記載の測距システムにおいて、
さらに、前記受光部の直接光を受光して、発光タイミング観測信号として出力する受光素子を別途有し、
前記タイミング補正部は、前記シーケンサからの発光信号を遅延させたオフセット信号と、前記受光素子からの前記発光タイミング観測信号との位相比較結果に基づいて前記制御信号を生成して、前記発光駆動部へ出力することを特徴とする測距システム。
【請求項８】
請求項６又は７記載の測距システムにおいて、
前記タイミング補正部は、第１遅延時間調整回路と、第２遅延時間調整回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
前記シーケンサからの発光信号は、前記第１遅延時間調整回路及び前記第２遅延時間調整回路に入力され、
前記第１遅延時間調整回路は、前記発光信号を基準として、遅延させた信号を、前記制御信号として前記発光駆動部に出力し、
前記第２遅延時間調整回路は、前記発光信号から前記発光駆動部の出力までの遅延時間をオフセットとするように、前記発光信号を基準として、遅延させた信号をオフセット信号として出力し、
前記タイミング補正用位相比較器は、前記オフセット信号と前記発光駆動部の出力信号との位相比較を行って位相比較結果として出力し、
前記タイミング補正制御ロジック回路は、前記位相比較結果に基づいた遅延調整信号を出力し、
前記第１遅延時間調整回路は、前記遅延調整信号を入力して、前記発光信号のタイミングを調整することを特徴とする測距システム。
【請求項９】
請求項５〜８のいずれか１項に記載の測距システムにおいて、
前記受光駆動部は、少なくとも前記シーケンサと共に１つの装置に実装されていることを特徴とする測距システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光部から放射した放射光が対象物で反射し、戻ってくる反射光を受光し、その受光量に応じた出力を用いてタイム・オブ・フライト（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ：ＴＯＦ）法により、対象物までの距離を求める測距システムに関する。
【背景技術】
【０００２】
従来から、ＴＯＦ法を用いた測距装置は、非接触な測距を実現する外界センシング手法として、一般的に知られている（特許文献１及び２参照）。ＴＯＦ法は、発光部から対象物に向かって光を放射し、対象物で反射して戻ってくるまでの光の往復時間を受光部でセンシングして対象物までの距離を求める。そのため、発光部での光の放射タイミングと受光部での受光タイミングの同期が技術的な前提となる。
【０００３】
しかしながら、発光部を構成する発光素子自体の特性、受光部を構成する受光素子自体の特性、あるいは、発光部及び受光部に関連する各種素子や配線、回路の特性は、温度や湿度といった周辺環境に影響され変動する。そのため、製品出荷時にキャリブレーションを実施しても、刻々と変化する環境変動に対しては測距システムの測距精度を維持することが困難であり、誤差が拡大するおそれがある。そのため、既に、フィードバック制御を用いた発光部及び受光部の同期手法が提案されている（特許文献３参照）。
【０００４】
特許文献３では、発光素子用駆動回路から出力する発光タイミング信号の位相と、受光素子用駆動回路から出力する受光タイミング信号の位相との差（位相差）を位相比較回路にて検出し、発光素子用タイミング発生回路と発光素子用駆動回路の間に介在する遅延時間調整回路により、発光素子用の駆動回路に供給する発光タイミングを上述の位相差に応じて調整するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２８１３３６号公報
【特許文献２】特開平８−３１３２１５号公報
【特許文献３】国際公開第２００８／０４７６４０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、発光と受光のタイミングの同期のため重要となるのが位相比較回路での位相の検知手法である。特許文献３では、環境変動に対する位相比較回路自体の特性変化に対する対策が示されていない。位相比較回路自体の特性変化は、本来発光タイミングや受光タイミングからのフィードバック制御では補正できないため、測距精度が確保できなくなるおそれがある。すなわち、位相比較回路（＝観測器）の出力特性が周辺環境に依存すると、本来の評価対象である発光素子用駆動回路や受光素子用駆動回路の特性変動のみを補正するべきであるにも関わらず、位相比較回路の出力特性変動をも加味して補正してしまい、評価対象に対して本来意図した位相調整を行うことができない。
【０００７】
本発明はこのような課題を考慮してなされたものであり、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度な測距システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
［１］  第１の本発明に係る測距システムは、測距対象物に向けて放射光を放射する発光部と、前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、前記発光部及び前記受光部を制御する制御部と、前記受光部の出力を用いてタイム・オブ・フライト（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ）法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムに関する。
【０００９】
前記制御部は、前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、前記発光部を駆動する発光駆動部と、前記受光部を駆動する受光駆動部と、を備える。
【００１０】
そして、前記シーケンサは、前記基準クロックの遷移タイミングに基づき、且つ、前記基準クロックの時間分解能よりも高い時間分解能で遅延時間の調整を実施するタイミング補正部を介して発光タイミング及び受光タイミングを規定した制御信号を前記発光駆動部及び前記受光駆動部に出力する。
【００１１】
［２］  第１の本発明において、前記タイミング補正部は、第１タイミング補正部と第２タイミング補正部とを有し、前記シーケンサは、前記発光駆動部へ前記第１タイミング補正部を介して第１制御信号（第３発光信号Ｐｅ３）を出力し、前記受光駆動部へ前記第２タイミング補正部を介して第２制御信号（第３受光信号Ｐｒ３）を出力するようにしてもよい。
【００１２】
［３］  この場合、前記第１タイミング補正部は、前記シーケンサからの発光信号（第２発光信号Ｐｅ２）を遅延させた第１オフセット信号Ｐｅ５と、前記発光駆動部の出力信号（第４発光信号Ｐｅ４）との位相比較結果に基づいて、前記第１制御信号（第３発光信号Ｐｅ３）を生成して、前記発光駆動部へ出力し、前記第２タイミング補正部は、前記シーケンサからの受光信号（第２受光信号Ｐｒ２）を遅延させた第２オフセット信号Ｐｒ５と、前記受光駆動部の出力信号（第４受光信号Ｐｒ４）との位相比較結果に基づいて、前記第２制御信号（第３受光信号Ｐｒ３）を生成して、前記受光駆動部へ出力するようにしてもよい。
【００１３】
［４］  さらに、前記第１タイミング補正部は、第１遅延時間調整回路と、第２遅延時間調整回路と、第１タイミング補正用位相比較器と、第１タイミング補正制御ロジック回路とを有するようにしてもよい。この場合、前記第２発光信号Ｐｅ２を前記第１遅延時間調整回路及び前記第２遅延時間調整回路に入力する。前記第１遅延時間調整回路は、第２発光信号Ｐｅ２を基準として、遅延させた信号を前記第３発光信号Ｐｅ３として前記発光駆動部に出力する。前記第２遅延時間調整回路は、前記第２発光信号Ｐｅ２から前記発光駆動部の出力までの遅延時間をオフセットとするように、前記第２発光信号Ｐｅ２を基準として、遅延させた信号を前記第１オフセット信号Ｐｅ５として出力する。前記第１オフセット信号Ｐｅ５と前記発光駆動部の出力信号（第４発光信号Ｐｅ４）を前記第１タイミング補正用位相比較器に入力して、該第１タイミング補正用位相比較器から第１位相比較結果を出力する。前記第１位相比較結果を前記第１タイミング補正制御ロジック回路に入力して、該第１タイミング補正制御ロジック回路から前記第１位相比較結果に基づき第１遅延調整信号Ｓ３を出力する。前記第１遅延調整信号Ｓ３を前記第１遅延時間調整回路に入力して、前記第２発光信号Ｐｅ２のタイミングを調整する。
【００１４】
一方、前記第２タイミング補正部は、第３遅延時間調整回路と、第４遅延時間調整回路と、第２タイミング補正用位相比較器と、第２タイミング補正制御ロジック回路とを有するようにしてもよい。この場合、前記第２受光信号Ｐｒ２を前記第３遅延時間調整回路及び前記第４遅延時間調整回路に入力する。前記第３遅延時間調整回路は、前記第２受光信号Ｐｒ２を基準として、遅延させた信号を前記第３受光信号Ｐｒ３として前記受光駆動部に出力する。前記第４遅延時間調整回路は、前記第２受光信号Ｐｒ２から前記受光駆動部の出力までの遅延時間をオフセットとするように、前記第２受光信号Ｐｒ２を基準として、遅延させた信号を前記第２オフセット信号Ｐｒ５として出力する。前記第２オフセット信号Ｐｒ５と前記受光駆動部の出力信号（第４受光信号Ｐｒ４）とを前記第２タイミング補正用位相比較器に入力して、該第２タイミング補正用位相比較器から第２位相比較結果を出力する。前記第２位相比較結果を前記第２タイミング補正制御ロジック回路に入力して、該第２タイミング補正制御ロジック回路から前記第２位相比較結果に基づいた第２遅延調整信号Ｓ６を出力する。前記第２遅延調整信号Ｓ６を前記第３遅延時間調整回路に入力して、前記第２受光信号Ｐｒ２のタイミングを調整する。
【００１５】
［５］  第２の本発明に係る測距システムは、測距対象物に向けて放射光を放射する発光部と、前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、前記発光部及び前記受光部を制御する制御部と、前記受光部の出力を用いてタイム・オブ・フライト（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ）法により前記対象物までの距離を演算する距離演算部と、を有する測距システムに関する。
【００１６】
前記制御部は、前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、前記発光部を駆動する発光駆動部と、前記受光部を駆動する受光駆動部と、を備える。
【００１７】
そして、前記シーケンサは、前記基準クロックの遷移タイミングに基づき、且つ、前記基準クロックの時間分解能よりも高い時間分解能で遅延時間の調整を実施するタイミング補正部を介して発光タイミングを規定した制御信号を前記発光駆動部に出力する。
【００１８】
［６］  第２の本発明において、前記タイミング補正部は、前記シーケンサからの発光信号（第２発光信号Ｐｅ２）を遅延させた第１オフセット信号Ｐｅ５と、前記発光駆動部の出力信号（第４発光信号Ｐｅ４）との位相比較結果に基づいて、前記制御信号（第３発光信号Ｐｅ３）を生成して、前記発光駆動部へ出力するようにしてもよい。
【００１９】
［７］  あるいは、前記発光部の直接光を受光して、発光タイミング観測信号Ｓｋとして出力する受光素子を別途有し、前記タイミング補正部は、前記シーケンサからの発光信号（第２発光信号Ｐｅ２）を遅延させた第１オフセット信号Ｐｅ５と、前記受光素子からの前記発光タイミング観測信号Ｓｋとの位相比較結果に基づいて前記制御信号（第３発光信号Ｐｅ３）を生成して、前記発光駆動部へ出力するようにしてもよい。
【００２０】
［８］  ［６］又は［７］において、前記タイミング補正部は、第１遅延時間調整回路と、第２遅延時間調整回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有するようにしてもよい。この場合、前記第２発光信号Ｐｅ２を前記第１遅延時間調整回路及び前記第２遅延時間調整回路に入力する。前記第１遅延時間調整回路は、前記第２発光信号Ｐｅ２を基準として、遅延させた信号を前記第３発光信号Ｐｅ３として前記発光駆動部に出力する。第２遅延時間調整回路は、前記第２発光信号Ｐｅ２から前記発光駆動部の出力までの遅延時間をオフセットとするように、前記第２発光信号Ｐｅ２を基準として、遅延させた信号を前記第１オフセット信号Ｐｅ５として出力する。前記第１オフセット信号Ｐｅ５と前記発光駆動部の出力信号（第４発光信号Ｐｅ４）を前記タイミング補正用位相比較器に入力して、該タイミング補正用位相比較器から位相比較結果を出力する。前記位相比較結果を前記タイミング補正制御ロジック回路に入力して、該タイミング補正制御ロジック回路から前記位相比較結果に基づき第１遅延調整信号Ｓ３を出力する。前記第１遅延調整信号Ｓ３を前記第１遅延時間調整回路に入力して、前記第２発光信号Ｐｅ２のタイミングを調整する。
【００２１】
［９］  第２の本発明において、前記受光駆動部は、少なくとも前記シーケンサと共に１つの装置に実装されていてもよい。
【発明の効果】
【００２２】
本発明に係る測距システムによれば、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度に対象物までの距離を測定することができる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態に係る測距システム（第１測距システム）の構成を示すブロック図である。
【図２】第１タイミング補正部の構成を示すブロック図である。
【図３】図３Ａは発光タイミング信号とオフセット信号が同期している状態を示す説明図であり、図３Ｂは周辺環境の影響によって発光タイミング信号がオフセット信号に対して位相遅れとなった状態を示す説明図であり、図３Ｃはタイミング補正部でのフィードバック制御によって位相遅れを吸収した状態を示す説明図である。
【図４】図４Ａは第１遅延同期ループ回路の内部構成を示すブロック図であり、図４Ｂは第２遅延同期ループ回路の内部構成を示すブロック図である。
【図５】第１遅延時間制御回路及び第２遅延時間制御回路の内部構成を示すブロック図である。
【図６】第１タイミング補正用位相比較器の内部構成を示すブロック図である。
【図７】第１タイミング補正用位相比較器の信号処理動作を示すタイミングチャートである。
【図８】第２タイミング補正部の構成を示すブロック図である。
【図９】第２の実施の形態に係る測距システム（第２測距システム）の構成を示すブロック図である。
【図１０】第２測距システムの構成を別の観点で示すブロック図である。
【図１１】第３の実施の形態に係る測距システム（第３測距システム）の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
本発明は、安定、且つ、高精度に時間（タイミング）を検知しデジタル変換するＴＤＣ（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）の原理を、光速を扱う測距システムの安価な同期手法として用いる。ＴＤＣ回路は安定、且つ、高精度な位相比較器としての機能を有する。このＴＤＣ回路の原理を利用し、制御回路（制御手法）や遅延回路（遅延手法）等の他回路とを組み合わせることで、安定、且つ、高精度な時間分解能を有する測距システムの同期を実現できる。
【００２５】
ＴＤＣ回路の原理を用いた位相比較器は、内部で自己フィードバック（遅延同期ループ）制御により、回路自身の特性変化に対応して、自己補正する機能を有しているため、環境変化に対して安定した位相比較結果を得ることができる。
【００２６】
位相比較器自体の特性変化の影響を受けないので、本来補正するべき、発光／受光タイミングのみの特性変化を観測することが可能となり、環境変動に対してロバストで高時間分解能の同期が実現できる。
【００２７】
以下、本発明に係る測距システムの実施の形態例を図１〜図１１を参照しながら説明する。
【００２８】
先ず、第１の実施の形態に係る測距システム（以下、第１測距システム１０Ａと記す）は、図１に示すように、測距対象物１２に向けて放射光１４を放射する発光部１６と、放射光１４の測距対象物１２からの反射光１８を受光し、受光光量に応じた出力を行う受光部２０と、発光部１６及び受光部２０を制御する制御部２２と、受光部２０の出力を用いてタイム・オブ・フライト法により測距対象物までの距離を演算する距離演算部２４と、を有する。なお、受光部２０からの出力（電荷蓄積信号）は、Ａ／Ｄ変換器２６でデジタル信号に変換した後、距離演算部２４に出力する。
【００２９】
制御部２２は、基準クロック生成部２８と、シーケンサ３０と、発光駆動部３２と、受光駆動部３４と、第１タイミング補正部３６Ａと、第２タイミング補正部３６Ｂとを有する。
【００３０】
基準クロック生成部２８は、温度や湿度等の周辺環境にほとんど影響されない水晶振動子を基準クロック周波数信号として用いた例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等によって構成し、基準クロックｃｌｋを生成し、少なくともシーケンサ３０に基準クロックｃｌｋを出力する。
【００３１】
シーケンサ３０は、発光部１６の発光タイミング及び受光部２０の受光タイミングを規定する。具体的には、発光部１６での発光タイミングの基準となる発光基準信号（第２発光信号Ｐｅ２）及び受光部２０での受光タイミングの基準となる受光基準信号（第２受光信号Ｐｒ２）を生成する。例えば図１に示すように、シーケンサ３０は、第１信号生成回路３８ａ、第２信号生成回路３８ｂ、第１クロック同期回路４０ａ及び第２クロック同期回路４０ｂを有する。第１信号生成回路３８ａは、発光タイミングの基となる信号（第１発光信号Ｐｅ１）を生成し、第２信号生成回路３８ｂは、受光タイミングの基となる信号（第１受光信号Ｐｒ１）を生成する。第１クロック同期回路４０ａは、例えばＤ型フリップフロップにより構成し、第１クロック同期回路４０ａのＤ端子には第１発光信号Ｐｅ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第１クロック同期回路４０ａのＱ端子からは基準クロックｃｌｋに同期した第１発光信号Ｐｅ１、すなわち、第２発光信号Ｐｅ２が出力される。同様に、第２クロック同期回路４０ｂのＤ端子には第１受光信号Ｐｒ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第２クロック同期回路４０ｂのＱ端子からは基準クロックｃｌｋに同期した第１受光信号Ｐｒ１、すなわち、第２受光信号Ｐｒ２が出力される。
【００３２】
発光駆動部３２は、後述する第１タイミング補正部３６Ａからのタイミング調整信号（第３発光信号Ｐｅ３）に基づいて発光部１６を駆動制御する。例えば第３発光信号Ｐｅ３により、放射光１４を放射するためのタイミング信号（第４発光信号Ｐｅ４）を生成して出力する。発光部１６は、発光駆動部３２からの第４発光信号Ｐｅ４により、例えばパルス発光した放射光１４を放射する。
【００３３】
受光駆動部３４は、後述する第２タイミング補正部３６Ｂからのタイミング調整信号（第３受光信号Ｐｒ３）に基づいて受光部２０を駆動制御する。例えば第３受光信号Ｐｒ３により、反射光１８を受光する期間を規定するタイミング信号（第４受光信号Ｐｒ４）（＝電子シャッタタイミング信号）を生成し、受光部２０を駆動制御する。受光部２０は、第４受光信号Ｐｒ４により規定された期間（電子シャッター期間）の間の反射光１８の光量を受光し、出力値に反映する。
【００３４】
上述した発光駆動部３２や発光部１６は、温度や湿度といった周辺環境に影響され特性変動するため、安定した発光タイミングを維持することは困難である。また、受光駆動部３４や受光部２０も、温度や湿度といった周辺環境に影響され特性変動するため、安定した受光タイミングを維持することは困難である。
【００３５】
そこで、第１タイミング補正部３６Ａを、シーケンサ３０と発光駆動部３２との間に配置し、シーケンサ３０からの第２発光信号Ｐｅ２と発光駆動部３２からの第４発光信号Ｐｅ４の位相差が常に一定となるように、第２発光信号Ｐｅ２を基準として遅延制御した第３発光信号Ｐｅ３を発光駆動部３２に供給することで、第２発光信号Ｐｅ２に対し、第４発光信号Ｐｅ４との遅延差を周辺環境に影響されずに常に一定になるように制御する。
【００３６】
同様に、第２タイミング補正部３６Ｂを、シーケンサ３０と受光駆動部３４との間に配置し、シーケンサ３０からの第２受光信号Ｐｒ２と受光駆動部３４からの第４受光信号Ｐｒ４の位相差が常に一定となるように、第２受光信号Ｐｒ２を基準として遅延制御した第３受光信号Ｐｒ３を受光駆動部３４に供給することで、第２受光信号Ｐｒ２に対し、第４受光信号Ｐｒ４との遅延差を周辺環境に影響されずに常に一定となるように制御する。その結果、第４発光信号Ｐｅ４と第４受光信号Ｐｒ４とが周辺環境に影響されないよう補償する。
【００３７】
ここで、第１タイミング補正部３６Ａ及び第２タイミング補正部３６Ｂの構成例について図２〜図９を参照しながら説明する。
【００３８】
第１タイミング補正部３６Ａは、図２に示すように、第１遅延線を有する第１遅延同期ループ回路４６ａと、第２遅延線を有する第２遅延同期ループ回路４６ｂと、第１遅延線及び第２遅延線を有する第１遅延時間制御回路４８Ａと、第１遅延線及び第２遅延線を有する第２遅延時間制御回路４８Ｂと、第１遅延線及び第２遅延線を有する第１タイミング補正用位相比較器５２Ａと、第１タイミング補正制御ロジック回路５４Ａとを有する。
【００３９】
第１遅延同期ループ回路４６ａは、時間分解能設定部５１からの第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて、第１遅延時間制御回路４８Ａ、第２遅延時間制御回路４８Ｂ及び第１タイミング補正用位相比較器５２Ａの各第１遅延線の遅延時間を設定する第１遅延調整バイアスＶｂ１（電圧）を生成し出力する。
【００４０】
第２遅延同期ループ回路４６ｂは、時間分解能設定部５１からの第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて、第１遅延時間制御回路４８Ａ、第２遅延時間制御回路４８Ｂ及び第１タイミング補正用位相比較器５２Ａの各第２遅延線の遅延時間を設定する第２遅延調整バイアスＶｂ２（電圧）を生成し出力する。
【００４１】
第１遅延時間制御回路４８Ａにはシーケンサ３０からの第２発光信号Ｐｅ２を入力する。第１遅延時間制御回路４８Ａは、第２発光信号Ｐｅ２のタイミング（位相）を調整して第３発光信号Ｐｅ３として発光駆動部３２へ出力する。
【００４２】
第２遅延時間制御回路４８Ｂにはシーケンサ３０からの第２発光信号Ｐｅ２が入力される。この第２遅延時間制御回路４８Ｂは、例えば第１測距システム１０Ａの出荷時やその後のキャリブレーションの際に、第１タイミング補正制御ロジック回路５４Ａからの第１オフセット調整信号Ｓ２によって、遅延時間（オフセット時間）を設定（あるいは再設定）する。すなわち、図３Ａに示すように、第２発光信号Ｐｅ２の例えば立ち下り時（立ち上がり時でもよい）と、第４発光信号Ｐｅ４の例えば立ち下り時（立ち上がり時でもよい）との間には時間的なずれ、すなわち、オフセット時間Ｔｏｆｆｓｅｔが存在する。このオフセット時間Ｔｏｆｆｓｅｔは、第１測距システム１０Ａの経時変化によって変動する。そこで、第１測距システム１０Ａの出荷時やその後に行われる定期的あるいは不定期のキャリブレーションの際に、オフセット時間Ｔｏｆｆｓｅｔを取得し、取得したオフセット時間Ｔｏｆｆｓｅｔの情報を第１タイミング補正制御ロジック回路５４Ａに与えて、第１タイミング補正制御ロジック回路５４Ａから新たなオフセット時間Ｔｏｆｆｓｅｔに対応した第１オフセット調整信号Ｓ２を出力し、第２遅延時間制御回路４８Ｂに供給することによって、第２遅延時間制御回路４８Ｂにオフセット時間Ｔｏｆｆｓｅｔを設定（あるいは再設定）する。従って、第２遅延時間制御回路４８Ｂに入力された第２発光信号Ｐｅ２は、設定されたオフセット時間Ｔｏｆｆｓｅｔだけ遅延し、第１オフセット信号Ｐｅ５として出力される。
【００４３】
第１タイミング補正用位相比較器５２Ａの第１入力端子φｅ４には発光駆動部３２の出力の第４発光信号Ｐｅ４を入力し、第２入力端子φｅ５には第２遅延時間制御回路４８Ｂの出力の第１オフセット信号Ｐｅ５を入力する。第１タイミング補正用位相比較器５２Ａは、例えば図３Ｂに示すように、第１オフセット信号Ｐｅ５の例えば立ち下り時と第４発光信号Ｐｅ４の例えば立ち下り時との時間差（位相差ΔＴｃｈａｎｇｅ）を検出し、第１位相比較結果Ｓ１として出力する。特に、第１タイミング補正用位相比較器５２Ａは、第１オフセット信号Ｐｅ５と第４発光信号Ｐｅ４との時間差（位相差ΔＴｃｈａｎｇｅ）に応じたデジタル信号に変換し、該デジタル信号を第１位相比較結果Ｓ１として出力し、第１タイミング補正制御ロジック回路５４Ａに入力する。
【００４４】
第１タイミング補正制御ロジック回路５４Ａは、第１位相比較結果Ｓ１に基づいた第１遅延調整信号Ｓ３を生成して出力し、第１遅延時間制御回路４８Ａに入力する。第１遅延時間制御回路４８Ａは、第１遅延調整信号Ｓ３に基づいて第２発光信号Ｐｅ２の遅延時間を調整して、第３発光信号Ｐｅ３として出力する。第１遅延調整信号Ｓ３がアナログ信号であれば、電圧値、電流値等が挙げられる。第１遅延調整信号Ｓ３はデジタル信号であってもよい。なお、第１タイミング補正制御ロジック回路５４Ａの機能は、外部のＣＰＵ及びメモリを備える組み込みコンピュータやＦＰＧＡ等のハードウェアに置き換えて実現させてもよい。
【００４５】
例えば図３Ｂに示すように、周辺環境の影響によって、第４発光信号Ｐｅ４が、オフセット時間Ｔｏｆｆｓｅｔよりもある時間（変動時間と記す）だけ遅延した場合、第１タイミング補正用位相比較器５２Ａにおいて位相差ΔＴｃｈａｎｇｅ（変動時間）を検出して、第１位相比較結果Ｓ１を出力し、第１タイミング補正制御ロジック回路５４Ａは第１位相比較結果Ｓ１に基づいた第１遅延調整信号Ｓ３を出力する。第１遅延時間制御回路４８Ａは、第２発光信号Ｐｅ２を第１遅延調整信号Ｓ３に基づいた時間だけ遅延して、第３発光信号Ｐｅ３として出力する。つまり、図３Ｃに示すように、第１遅延時間制御回路４８Ａは、第２発光信号Ｐｅ２を上述した位相差ΔＴｃｈａｎｇｅ（変動時間）と同じ時間（ΔＴｃｏｎｔｒｏｌ）だけ遅延し、第２発光信号Ｐｅ２のタイミングを調整して、第３発光信号Ｐｅ３として発光駆動部３２に出力することから、第４発光信号Ｐｅ４の例えば立ち下り時と第１オフセット信号Ｐｅ５の立ち下り時とが同期するようになり、周辺環境による変動時間分をフィードバック制御により吸収して、タイミング的に正確な第４発光信号Ｐｅ４として発光部１６に供給することができる。これによって測距対象物１２までの距離を周辺環境に影響されずに測定することが可能となる。
【００４６】
ところで、基準クロックｃｌｋとして、クロック周波数が例えば２５０ＭＨｚのクロック信号を想定した場合、クロックの立ち上がり及び立ち下りを回路のトリガタイミングとして使うとしても、その時間分解能は２ｎｓｅｃ程度である。放射光１４は例えば１ｎｓｅｃで約３００ｍｍ進むが、第１測距システム１０Ａでは、往復の光路を測定するため、測距値に換算すると、１５０ｍｍに相当する。そのため、２ｎｓｅｃの時間分解能でタイミングを調整すると、測距値３００ｍｍ単位での調整となり、この測距分解能未満でのタイミング調整ができない。例えば数ｍｍオーダーでの測距性能を得るためには、数１０ｐｓｅｃのオーダーの時間分解能が必要となる。
【００４７】
そこで、本実施の形態では、第１遅延時間制御回路４８Ａ、第２遅延時間制御回路４８Ｂ、第１タイミング補正用位相比較器５２Ａを、それぞれ第１遅延線と第２遅延線とを有する回路にて構成し、第１遅延同期ループ回路４６ａで生成された第１遅延調整バイアスＶｂ１（電圧）を各第１遅延線に印加し、第２遅延同期ループ回路４６ｂで生成された第２遅延調整バイアスＶｂ２（電圧）を各第２遅延線に印加することで、第１遅延線を構成する複数の遅延素子での各遅延時間τ１と第２遅延線を構成する複数の遅延素子での各遅延時間τ２とを異ならせる。さらに、第１遅延時間制御回路４８Ａ及び第２遅延時間制御回路４８Ｂでは、第１遅延線から第２遅延線への経路を可変にして、｜τ１−τ２｜の時間分解能を得るようにし、第１タイミング補正用位相比較器５２Ａでは、ＴＤＣ回路にノギスの原理（バーニアの原理）を用いて、｜τ１−τ２｜の時間分解能で位相比較を行えるようにしている。これにより、数ｐｓｅｃ〜数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数ｍｍオーダーの測距値精度を補償することが可能となる。
【００４８】
ここで、第１タイミング補正部３６Ａの具体的な回路構成例について図４〜図７を参照しながら説明する。
【００４９】
先ず、第１遅延同期ループ回路４６ａは、図４Ａに示すように、基準クロックｃｌｋを入力とする第１遅延線ＤＬ１と、第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて第１遅延線ＤＬ１の遅延段数を設定する複数の第１セレクタ６６ａと、第１遅延線ＤＬ１からの出力と基準クロックｃｌｋとの位相差を検出する第１クロック位相比較器６８ａと、第１クロック位相比較器６８ａからの出力信号に基づき、加算あるいは減算電荷を生成する第１チャージポンプ７０ａと、第１チャージポンプ７０ａの出力電荷を累算し、第１遅延調整バイアスＶｂ１（電圧）として出力する第１ローパスフィルタ７２ａとを有する。この第１遅延調整バイアスＶｂ１は、第１遅延線ＤＬ１に供給し、第１遅延同期ループ回路４６ａのフィードバックループを形成し、且つ、外部に第１遅延調整バイアスＶｂ１を出力可能になっている。
【００５０】
第１遅延線ＤＬ１は、複数の第１遅延素子７４ａを直列に接続して構成し、各第１遅延素子７４ａの前段には、それぞれ第１セレクタ６６ａが接続されている。各第１遅延素子７４ａは、第１遅延調整バイアスＶｂ１によって遅延時間が制御される例えばインバータ遅延素子により構成する。各第１セレクタ６６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第１セレクタ６６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて基準クロックｃｌｋと接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第１セレクタ６６ａは、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、１つ前の第１遅延素子７４ａからの出力を選択する。すなわち、複数の第１セレクタ６６ａによって、遅延段数を制御している。
【００５１】
従って、例えば１６個の第１遅延素子７４ａがそれぞれ第１セレクタ６６ａを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として、１４個の第１遅延素子７４ａを使用する場合は、第１遅延段数制御信号Ｓｐｒｅｃ１として、
ＭＳＢ                        ＬＳＢ
↓                            ↓
「００１０００００００００００００」
を時間分解能設定部５１から供給する。これにより、出力側から見て１４番目の第１セレクタ６６ａが基準クロックｃｌｋを選択し、出力側から見て１番目〜１３番目の第１セレクタ６６ａがそれぞれ１つ前の第１遅延素子７４ａの出力を選択することになり、１４個の第１遅延素子７４ａによる第１遅延線ＤＬ１が構成されることになる。なお、第１遅延線ＤＬ１としては、実際には、１００個以上の第１遅延素子７４ａを用いてもよい。
【００５２】
この第１遅延同期ループ回路４６ａでは、第１遅延線ＤＬ１は、基準クロックｃｌｋを１周期遅らせるように動作し、第１遅延線ＤＬ１の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第１クロック位相比較器６８ａで比較する。比較結果に基づき、第１チャージポンプ７０ａや第１ローパスフィルタ７２ａが動作することで、第１遅延線ＤＬ１の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第１遅延素子７４ａの遅延値（τ１）を生成するための第１遅延調整バイアスＶｂ１を得る。ここで、回路電源投入時や回路起動時には、第１遅延調整バイアスＶｂ１が定まらないことに起因した、２周期遅れ、３周期遅れ等のロック（擬似ロック）の可能性がある。擬似ロックを回避するため、回路電源投入や回路起動の直前にあらかじめ任意の電圧を印加する等の対策を施し、常に１周期遅れ動作を補償させる。第１遅延素子７４ａの数を増やすほど、各第１遅延素子７４ａでの遅延時間（τ１）は短くなる。なお、第１遅延同期ループ回路４６ａは、集積回路の製造ばらつきや周辺環境の変動等に対して安定した基準クロックｃｌｋを基準にして、自律的な自己フィードバックの機能を有しているため、製造ばらつきや周辺環境変動に対応した第１遅延調整バイアスＶｂ１を生成することができる。
【００５３】
第２遅延同期ループ回路４６ｂは、上述した第１遅延同期ループ回路４６ａと同様の構成を有し、図４Ｂに示すように、基準クロックｃｌｋを入力とする第２遅延線ＤＬ２と、第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて第２遅延線ＤＬ２の遅延段数を設定する複数の第２セレクタ６６ｂと、第２遅延線ＤＬ２からの出力と基準クロックｃｌｋとの位相差を検出する第２クロック位相比較器６８ｂと、第２クロック位相比較器６８ｂからの出力信号に基づき、加算あるいは減算電荷を生成する第２チャージポンプ７０ｂと、第２チャージポンプ７０ｂの出力電荷を累算し、第２遅延調整バイアスＶｂ２（電圧）として出力する第２ローパスフィルタ７２ｂとを有する。この第２遅延調整バイアスＶｂ２は、第２遅延線ＤＬ２に供給し、第２遅延同期ループ回路４６ｂのフィードバックループを形成し、且つ、外部に第２遅延調整バイアスＶｂ２を出力可能になっている。
【００５４】
第２遅延線ＤＬ２は、複数の第２遅延素子７４ｂを直列に接続して構成し、各第２遅延素子７４ｂの前段には、それぞれ第２セレクタ６６ｂが接続されている。各第２遅延素子７４ｂは、第２遅延調整バイアスＶｂ２によって遅延時間が制御される例えばインバータ遅延素子により構成する。これら第２遅延素子７４ｂ、第２セレクタ６６ｂ及び第２遅延段数制御信号Ｓｐｒｅｃ２の構成については、上述した第１遅延素子７４ａ、第１セレクタ６６ａ及び第１遅延段数制御信号Ｓｐｒｅｃ１と同じであるため、その重複説明を省略する。
【００５５】
この第２遅延同期ループ回路４６ｂにおいても、第２遅延線ＤＬ２は、基準クロックｃｌｋを１周期遅らせるように動作し、第２遅延線ＤＬ２の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第２クロック位相比較器６８ｂで比較する。比較結果に基づき、第２チャージポンプ７０ｂや第２ローパスフィルタ７２ｂが動作することで、第２遅延線ＤＬ２の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第２遅延素子７４ｂの遅延値（τ２）を生成するための第２遅延調整バイアスＶｂ２を得る。また、擬似ロックを回避するため、回路電源投入や回路起動の直前にあらかじめ任意の電圧を印加する等の対策を施し、常に１周期遅れ動作を補償させる。第２遅延素子７４ｂの数を増やすほど、各第２遅延素子７４ｂでの遅延時間（τ２）は短くなる。
【００５６】
ところで、第１遅延素子７４ａと第２遅延素子７４ｂの回路構成と回路を構成するトランジスタサイズ等は互いに同じである。従って、第１遅延線ＤＬ１で選択した第１遅延素子７４ａの数と、第２遅延線ＤＬ２で選択した第２遅延素子７４ｂの数が同じであれば、各第１遅延素子７４ａの遅延時間（第１遅延時間τ１）と各第２遅延素子７４ｂの遅延時間（第２遅延時間τ２）は同じになる。
【００５７】
しかし、本実施の形態では、ノギスの原理を利用するため、第１遅延時間τ１と第２遅延時間τ２は差を持たせる。そのため、第１遅延線ＤＬ１で選択する第１遅延素子７４ａの数と、第２遅延線ＤＬ２で選択する第２遅延素子７４ｂの数は差を持つ。例えば第１遅延素子７４ａの数を第２遅延素子７４ｂの数よりも多くして、第１遅延時間τ１を数１００ｐｓｅｃ、第２遅延時間τ２を（数１００＋数１０）ｐｓｅｃとする。このとき、遅延時間の差｜τ１−τ２｜は数１０ｐｓｅｃ程度となる。
【００５８】
第１遅延時間制御回路４８Ａは、図５に示すように、第１遅延同期ループ回路４６ａの第１遅延線ＤＬ１と同様の構成を有し、第２発光信号Ｐｅ２を入力とする第１遅延線ＤＬ１と、第２遅延同期ループ回路４６ｂの第２遅延線ＤＬ２と同様の構成を有し、同じく第２発光信号Ｐｅ２もしくは、第２発光信号Ｐｅ２の第１遅延線ＤＬ１を経由した信号を入力とする第２遅延線ＤＬ２と、第１遅延調整信号Ｓ３に基づいて第１遅延線ＤＬ１から第２遅延線ＤＬ２への経路を切り替える複数の第２セレクタ６６ｂとを有する。
【００５９】
第１遅延線ＤＬ１は、複数の第１遅延素子７４ａを直列に接続して構成し、各第１遅延素子７４ａの前段には、それぞれ第１セレクタ６６ａを接続する。各第１セレクタ６６ａは特性ダミーであって、第２遅延線ＤＬ２と負荷をそろえるために接続する。入力側から見て１番目の第１セレクタ６６ａは第２発光信号Ｐｅ２を固定で選択し、入力側から見て２番目以降の第１セレクタ６６ａは、１つ前の第１遅延素子７４ａからの出力を固定で選択するようになっている。なお、第１遅延線ＤＬ１の出力側端（終端）も遅延線最終段の負荷特性を最終段以前の特性とあわせるための特性ダミーインバータ遅延回路を接続する。
【００６０】
第２遅延線ＤＬ２は、複数の第２遅延素子７４ｂを直列に接続して構成し、各第２遅延素子７４ｂの前段には、それぞれ第２セレクタ６６ｂを接続する。各第２セレクタ６６ｂは、第１遅延調整信号Ｓ３のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第２セレクタ６６ｂは、第１遅延調整信号Ｓ３の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて第２発光信号Ｐｅ２と接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、第２発光信号Ｐｅ２を選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第２セレクタ６６ｂは、バイナリ値が「１」のとき、１つ前の第１遅延素子７４ａからの出力を選択し、バイナリ値が「０」のとき、１つ前の第２遅延素子７４ｂからの出力を選択する。
【００６１】
従って、例えば１６個の第１遅延素子７４ａがそれぞれ第１セレクタ６６ａを介在させて直列に接続され、１６個の第２遅延素子７４ｂがそれぞれ第２セレクタ６６ｂを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として２個の第１遅延素子７４ａを選択し、第２遅延線ＤＬ２として１４個の第２遅延素子７４ｂを選択する場合は、第１遅延調整信号Ｓ３として、
ＭＳＢ                        ＬＳＢ
↓                            ↓
「００１０００００００００００００」
が第１タイミング補正制御ロジック回路５４Ａから供給する。これにより、入力側から見て２番目の第１遅延素子７４ａから入力側から見て３番目の第２遅延素子７４ｂへの経路が選択され、その結果、第２発光信号Ｐｅ２が遅延時間｛（２×τ１）＋（１４×τ２）｝だけ遅延された第３発光信号Ｐｅ３として出力される。同様に、第１遅延線ＤＬ１として３個の第１遅延素子７４ａを選択し、第２遅延線ＤＬ２として１３個の第２遅延素子７４ｂを選択した場合は、入力側から見て３番目の第１遅延素子７４ａから入力側から見て４番目の第２遅延素子７４ｂへの経路が選択され、その結果、第２発光信号Ｐｅ２が遅延時間｛（３×τ１）＋（１３×τ２）｝だけ遅延された第３発光信号Ｐｅ３として出力される。前者と後者の遅延時間の差は、｜｛（２×τ１）＋（１４×τ２）｝−｛（３×τ１）＋（１３×τ２）｝｜＝｜τ２−τ１｜となり、第２セレクタ６６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。なお、上述の例では、１６個の第１遅延素子７４ａ及び１６個の第２遅延素子７４ｂの場合を示したが、実際には、１００個以上の第１遅延素子７４ａ及び１００個以上の第２遅延素子７４ｂを用いてもよい。
【００６２】
第２遅延時間制御回路４８Ｂは、上述した第１遅延時間制御回路４８Ａ（図５参照）と同様の構成を有するため、その重複説明を省略するが、第２セレクタ６６ｂは、第１オフセット調整信号Ｓ２のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。この第２遅延時間制御回路４８Ｂにおいても、第２セレクタ６６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。
【００６３】
第１タイミング補正用位相比較器５２Ａは、図６に示すように、第４発光信号Ｐｅ４を入力とする第１遅延線ＤＬ１と、第１オフセット信号Ｐｅ５を入力とする第２遅延線ＤＬ２と、遅延素子に応じて配列された複数のフリップフロップ回路７６（ここではＤ型フリップフロップ）を有する位相判定回路７８と、デコーダ８０とを有する。
【００６４】
第１遅延線ＤＬ１は、それぞれ第１遅延調整バイアスＶｂ１により遅延時間を制御可能な複数の第１遅延素子７４ａを直列に接続して構成している。第２遅延線ＤＬ２も、それぞれ第２遅延調整バイアスＶｂ２により遅延時間が制御可能な複数の第２遅延素子７４ｂを直列に接続し構成している。なお、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の最終段には、それぞれ最終段の負荷特性が最終段以前の特性と差が出ないように特性ダミー用遅延素子を接続する。
【００６５】
第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２によって、第２遅延素子７４ｂの遅延時間τ２を、第１遅延素子７４ａの遅延時間τ１よりも長く設定すると、第４発光信号Ｐｅ４が周辺環境の影響によって遅延して、第１オフセット信号Ｐｅ５に対して第４発光信号Ｐｅ４が位相遅れとなった場合、上述した遅延時間の違いにより、第１オフセット信号Ｐｅ５に対して第４発光信号Ｐｅ４は位相遅れが徐々に小さくなり、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から、今度は、第１オフセット信号Ｐｅ５に対して第４発光信号Ｐｅ４が位相進みとなり、位相進みは徐々に拡大する。
【００６６】
位相判定回路７８は、例えば第１遅延素子７４ａ（又は第２遅延素子７４ｂ）の個数＋１個分のフリップフロップ回路７６を有する。各フリップフロップ回路７６はそれぞれＤ型フリップフロップにて構成する。そのうち、第１遅延素子７４ａ（又は第２遅延素子７４ｂ）の個数分のフリップフロップ回路７６を、第１遅延素子７４ａ（又は第２遅延素子７４ｂ）に対応して配置し、Ｄ端子には、対応する第１遅延素子７４ａの出力を入力し、ＣＫ端子には、対応する第２遅延素子７４ｂの出力を入力する。入力側から見て１番目のフリップフロップ回路７６は、Ｄ端子に第４発光信号Ｐｅ４を入力し、ＣＫ端子に、第１オフセット信号Ｐｅ５を入力する。本実施の形態では、第１遅延素子７４ａとしてインバータ遅延素子を用いているため、第４発光信号Ｐｅ４を反転し遅延させた信号波形を出力する第１遅延素子７４ａが存在する。例えば入力側から見て奇数番目の第１遅延素子７４ａの出力波形は、第４発光信号Ｐｅ４を反転し遅延させた信号波形となり、入力側から見て偶数番目の第１遅延素子７４ａの出力波形は、第４発光信号Ｐｅ４をそのまま遅延させた信号波形となる。これは、第２遅延線ＤＬ２においても同様であり、入力側から見て奇数番目の第２遅延素子７４ｂの出力波形は、第１オフセット信号Ｐｅ５を反転し遅延させた信号波形となり、入力側から見て偶数番目の第２遅延素子７４ｂの出力波形は、第１オフセット信号Ｐｅ５をそのまま遅延させた信号波形となる。
【００６７】
従って、第４発光信号Ｐｅ４が周辺環境の影響によって遅延した場合、第４発光信号Ｐｅ４が第１オフセット信号Ｐｅ５よりも位相遅れとなっている例えば入力側から２ｊ＋１（奇数）番目のフリップフロップ回路７６では、図７に示すように、ＣＫ端子の入力が２値論理のＨｉｇｈになった時点で、Ｄ端子の入力が２値論理のＬｏｗであることから、Ｑ端子からは論理値「０」を出力し、例えば入力側から２ｊ＋２（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相遅れを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。
【００６８】
同様に、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から第４発光信号Ｐｅ４が第１オフセット信号Ｐｅ５よりも位相進みとなる例えば入力側から２ｊ＋４（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＬｏｗであることから、Ｑ端子からは論理値「０」を出力し、例えば入力側から２ｊ＋５（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＨｉｇｈになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相進みを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。
【００６９】
そこで、例えば偶数番目のフリップフロップ回路７６からの出力を反転（ビット反転）するＮＯＴゲート８２（図６参照）を接続して、第４発光信号Ｐｅ４が第１オフセット信号Ｐｅ５よりも位相遅れを示す論理値が奇数番目と偶数番目とで共に論理値「０」、位相進みを示す論理値が奇数番目と偶数番目とで共に論理値「１」となるようにしている。これにより、第１オフセット信号Ｐｅ５に対して位相遅れで入力した第４発光信号Ｐｅ４が第１遅延線ＤＬ１の途中で第１オフセット信号Ｐｅ５を追い抜いた時点で論理値が「０」から「１」に反転（ビット反転）する形態の位相判定信号Ｄｂを得る。デコーダ８０は、位相判定回路７８からの位相判定信号Ｄｂをデコードし、第１タイミング補正制御ロジック回路５４Ａに受け渡す。
【００７０】
デコーダ８０でのデコード手法としては、以下の２つの手法が挙げられる。
【００７１】
第１デコード手法は、下記表１に示すように、位相判定回路７８からの位相判定信号Ｄｂを最下位ビットから１が並ぶ数で１対１に変換（温度計コード変換）し、位相差値Ｓ１（第１位相比較結果）として出力する。
【００７２】
【表１】
2013195306.tif 000003
【００７３】
第２デコード手法は、下記表２に示すように、位相判定回路７８からの位相判定信号Ｄｂのうち、論理値が「１」のビットの数をデジタル値に変換し、位相差値Ｓ１として出力する。この場合、０と１が仮にノイズ等の揺らぎで連続でない場合でも、デコードすることができるため、上述の第１デコード手法よりも好ましいが、デコーダ８０に１の個数をカウントする回路を必要とする。
【００７４】
【表２】
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【００７５】
第１タイミング補正部３６Ａでは、第１遅延時間制御回路４８Ａ及び第２遅延時間制御回路４８Ｂにおいて、複数の第１遅延素子７４ａ（遅延時間τ１）を直列に配置した第１遅延線ＤＬ１と第１遅延線ＤＬ１に対応して複数の第２遅延素子７４ｂ（遅延時間τ２）を直列に配置した第２遅延線ＤＬ２との間で経路を選択可能にして、｜τ１−τ２｜の時間分解能を得るようにしており、また、第１タイミング補正用位相比較器５２Ａでは、第１遅延線ＤＬ１と、第２遅延線ＤＬ２と、フリップフロップ回路７６及び位相判定回路７８を用いてノギスの原理（バーニアの原理）を適応して、｜τ１−τ２｜の時間分解能で位相比較を行うようにしている。これにより、数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数ｍｍの測距値精度を補償することが可能となる。
【００７６】
一方、第２タイミング補正部３６Ｂは、図８に示すように、上述した第１タイミング補正部３６Ａとほぼ同様の構成を有するため、その重複説明を省略するが、第４遅延時間制御回路４８Ｄにおいて、第２オフセット調整信号Ｓ５に基づきオフセット時間Ｔｏｆｆｓｅｔを設定（あるいは再設定）することで、第２受光信号Ｐｒ２を、設定したオフセット時間Ｔｏｆｆｓｅｔだけ遅延し、第２オフセット信号Ｐｒ５として出力する。そして、周辺環境の影響によって、第４受光信号Ｐｒ４が、オフセット時間Ｔｏｆｆｓｅｔよりも変動時間分だけ遅延が増大した場合、第２タイミング補正用位相比較器５２Ｂにおいて変動時間分の位相差ΔＴｃｈａｎｇｅを検出し、位相比較結果を第２位相比較結果Ｓ４として出力し、第２タイミング補正制御ロジック回路５４Ｂに入力する。第２タイミング補正制御ロジック回路５４Ｂは、第２位相比較結果Ｓ４に基づき演算した第２遅延調整信号Ｓ６を出力し、第３遅延時間制御回路４８Ｃに入力する。第３遅延時間制御回路４８Ｃは、第２遅延調整信号Ｓ６に基づいて第２受光信号Ｐｒ２の遅延時間を調整して、第３受光信号Ｐｒ３として出力する。
【００７７】
すなわち、第３遅延時間制御回路４８Ｃは、第２受光信号Ｐｒ２を上述した位相差ΔＴｃｈａｎｇｅだけ遅延時間が短くなるように、第２受光信号Ｐｒ２のタイミングを調整して、第３受光信号Ｐｒ３として受光駆動部３４に出力することから、第４受光信号Ｐｒ４の例えば立ち下り時と第２オフセット信号Ｐｒ５の立ち下り時とが同じタイミングとなる。これにより、周辺環境による変動時間分をフィードバック制御により吸収して、タイミング的に正確な第４発光信号Ｐｒ４として受光部２０に供給することができる。これによって測距対象物１２までの距離を周辺環境に影響されずに測定することが可能となる。
【００７８】
このように、第１測距システム１０Ａにおいては、フィードバック制御によるタイミング差の補正において、周辺環境に影響されにくく、安定した発光タイミングと受光タイミングを生成することで、周辺環境に影響されない測距を実現することができる。
【００７９】
次に、第２の実施の形態に係る測距システム（以下、第２測距システム１０Ｂと記す）について図９及び図１０を参照しながら説明する。
【００８０】
この第２測距システム１０Ｂは、上述した第１測距システム１０Ａとほぼ同様の構成を有するが、以下の点で異なる。
【００８１】
すなわち、受光駆動部３４は、図９に示すように、受光部２０、Ａ／Ｄ変換器２６、基準クロック生成部２８、シーケンサ３０及び第１タイミング補正部３６Ａと共に１つの固体撮像装置４２に実装している。そのため、図１０に示すように、例えば受光駆動部３４に第２クロック同期回路４０ｂを実装することで、クロック同期した第４受光信号Ｐｒ４を出力する等の対策が可能であり、第２受光信号Ｐｒ２と遅延同期した、第４受光信号Ｐｒ４を受光部２０に供給することも可能である。従って、シーケンサ３０と受光駆動部３４間に第２タイミング補正部３６Ｂを設けず、タイミング補正部としては、シーケンサ３０と発光駆動部３２間に設けた第１タイミング補正部３６Ａのみとしてもよい。この第１タイミング補正部３６Ａの構成は、上述した第１タイミング補正部３６Ａと同じであるため、その重複説明を省略する。
【００８２】
この第２測距システム１０Ｂにおいても、第１タイミング補正部３６Ａによって、周辺環境による時間変動分を吸収したタイミング的に安定した第４発光信号Ｐｅ４を発光部１６に供給するため、周辺環境に影響されない測距を実現可能となる。
【００８３】
この場合、第２タイミング補正部３６Ｂを実装する必要がないため、回路構成が簡単になり、第２測距システム１０Ｂの小型化を図ることができる。
【００８４】
次に、第３の実施の形態に係る測距システム（以下、第３測距システム１０Ｃと記す）について図１１を参照しながら説明する。
【００８５】
この第３測距システム１０Ｃは、上述した第２測距システム１０Ｂとほぼ同様の構成を有するが、発光部１６からの直接光５６を受光する受光素子５８を有し、この受光素子５８からの観測信号Ｓｋを第１タイミング補正部３６Ａにフィードバックしている点で異なる。
【００８６】
この場合、発光部１６からの発光タイミングを直接検知することが可能となるため、発光部１６の周辺環境による影響も加味したタイミング補正を実施することが可能となる。
【００８７】
なお、受光素子５８としては、温度特性に優れた受光素子を用いることが好ましい。例えば温度補償回路が内蔵された受光素子等を用いることができる。
【００８８】
本発明に係る測距システムは、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【００８９】
１０Ａ…第１測距システム                １０Ｂ…第２測距システム
１０Ｃ…第３測距システム                １２…測距対象物
１４…放射光                            １６…発光部
１８…反射光                            ２０…受光部
２２…制御部                            ２４…距離演算部
２８…基準クロック生成部                ３０…シーケンサ
３２…発光駆動部                        ３４…受光駆動部
３６Ａ…第１タイミング補正部            ３６Ｂ…第２タイミング補正部
４２…固体撮像装置                      ４６ａ…第１遅延同期ループ回路
４６ｂ…第２遅延同期ループ回路
４８Ａ〜４８Ｄ…第１遅延時間制御回路〜第４遅延時間制御回路
５２Ａ…第１タイミング補正用位相比較器
５２Ｂ…第２タイミング補正用位相比較器
５４Ａ…第１タイミング補正制御ロジック回路
５４Ｂ…第２タイミング補正制御ロジック回路
５６…直接光                            ５８…受光素子
６６ａ…第１セレクタ                    ６６ｂ…第２セレクタ
７４ａ…第１遅延素子                    ７４ｂ…第２遅延素子
ＤＬ１…第１遅延線                      ＤＬ２…第２遅延線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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