(57)【要約】【課題】欠落するデータの影響を小さくすること。【解決手段】データ点と遷移点とを含む時間列に入力される入力データのうち複数のデータから補間係数を用い補間データを生成する生成回路１２と、データ点において、前記入力データが欠落することを検出する検出回路１６と、所定のデータ間隔毎に前記補間係数を変更し、前記検出回路が前記入力データの欠落を検出した場合前記補間係数の変更箇所を遷移点にスキップさせる係数回路１４と、を具備する補間回路。【選択図】図３
2013201728.tif 000002
【特許請求の範囲】
【請求項１】
データ点と遷移点とを含む時間列に入力される入力データのうち複数のデータから補間係数を用い補間データを生成する生成回路と、
データ点において、前記入力データが欠落することを検出する検出回路と、
所定のデータ間隔毎に前記補間係数を変更し、前記検出回路が前記入力データの欠落を検出した場合前記補間係数の変更箇所を遷移点にスキップさせる係数回路と、
を具備することを特徴とする補間回路。
【請求項２】
前記検出回路は、データ点において前記入力データから前記補間データが２重に生成されることを検出し、前記係数回路は、前記検出回路が前記入力データから前記補間データが２重に生成されることを検出した場合前記補間係数の変更箇所を遷移点にスキップさせることを特徴とする請求項１記載の補間回路。
【請求項３】
前記生成回路は、各々が前記補間データのうち時間列に連続する各々のデータを生成する複数のユニット回路を含むことを特徴とする請求項１または２記載の補間回路。
【請求項４】
前記生成回路は、前記入力データを欠落させる場合、前記複数のユニット回路のうち１つの出力を補間データとしないことを特徴とする請求項３記載の補間回路。
【請求項５】
前記検出回路は、補間係数の位相に基づき、前記入力データの欠落を検出することを特徴とする請求項１から４のいずれか一項記載の補間回路。
【請求項６】
請求項１から５のいずれか一項記載の補間回路と、
前記遷移点の補間データを用いて前記補間係数を算出する算出回路と、
を具備することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補間回路および受信回路に関し、例えば、時間列に入力されるデータのうち複数のデータから補間係数を用い補間データを生成する補間回路および受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置内外における信号の送受信のデータレートが高くなりつつある。このような送受信装置の受信回路においては、入力データの位相に同期してサンプリングする同期型と入力データの位相とは同期させないでサンプリングする非同期型がある。非同期型受信回路においては、サンプリングされたデータから補間により受信データを生成する。
【０００３】
データ信号を一定量づつ位相をずらしサンプリングし、一番好ましい位相のデータを選択する技術が知られている（例えば特許文献１）。特殊な記号を付けて送信されたデータから特殊な記号を受信する周期を測定し、周期に基づいてサンプリングクロックを遅らせる技術が知られている（例えば特許文献２）。サンプリングクロックを遅延させ、位相の異なる多相サンプリングクロックを用いる技術が知られている（例えば特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−６８７２７号公報
【特許文献２】特開２００４−２２９０６８号公報
【特許文献３】特表２００８−５２６０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非同期型受信回路においては、入力データの周波数と、サンプリングの周波数が独立している。このため、入力データの周波数がサンプリング周波数より高い場合、入力データの一部を欠落した状態で受信データとしてしまう。
【０００６】
本補間回路および受信回路は、欠落するデータの影響を小さくすることを目的とする。
【課題を解決するための手段】
【０００７】
データ点と遷移点とを含む時間列に入力される入力データのうち複数のデータから補間係数を用い補間データを生成する生成回路と、データ点において、前記入力データが欠落することを検出する検出回路と、所定のデータ間隔毎に前記補間係数を変更し、前記検出回路が前記入力データの欠落を検出した場合前記補間係数の変更箇所を遷移点にスキップさせる係数回路と、を具備することを特徴とする補間回路を用いる。
【発明の効果】
【０００８】
本補間回路および受信回路によれば、欠落するデータの影響を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、比較例に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。
【図２】図２（ａ）および図２（ｂ）は、それぞれ補間係数がｋ＝０からｋ＝１に変更されるタイミング、およびｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。
【図３】図３は、実施例１に係る受信回路のブロック図である。
【図４】図４（ａ）は、位相検出回路の一例を示すブロック図、図４（ｂ）は、クロックに対しデータが進んでいる場合の時間に対する信号を示す図、図４（ｃ）は、クロックに対しデータが進んでいる場合の時間に対する信号を示す図である。
【図５】図５は、位相検出回路の真偽表である。
【図６】図６（ａ）から図６（ｃ）は、補間係数がｋ＝０からｋ＝１に変更されるタイミングにおける時間に対する信号を示す図である。
【図７】図７（ａ）から図７（ｃ）は、補間係数がｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。
【図８】図８は、実施例２に係る受信回路のブロック図である。
【図９】図９は、スイッチドキャパシタ回路について説明する回路図である。
【図１０】図１０は、スイッチドキャパシタ回路内の各スイッチの動作を示すタイミングチャートである。
【図１１】図１１は、キャパシタ回路が複数設けられた生成回路の回路図である。
【図１２】図１２は、スイッチＳＷ１からＳＷＮのタイミングチャートである。
【図１３】図１３は、生成回路において補間係数が切り換わる場合を説明する図である。
【図１４】図１４は、生成回路において、補間係数がｋｎ＝０からｋｎ＝Ｎｃに変更される場合を説明する図である。
【図１５】図１５は、生成回路において、補間係数がｋｎ＝Ｎｃからｋｎ＝０に変更される場合を説明する図である。
【図１６】図１６は、係数回路の一部を示す図である。
【図１７】図１７は、各補間係数およびクロックのタイミングチャートである。
【図１８】図１８（ａ）および図１８（ｂ）は、補間係数がｋｎ＝０からｋ＝Ｎｃに変更されるタイミングにおける時間に対する信号を示す図である。
【図１９】図１９は、補間係数の位相を示す図である。
【図２０】図２０は、検出回路の一例のロジックを示す図である。
【図２１】図２１は、実施例１および実施例２が用いられる送受信装置の例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１１】
まず、非同期型受信回路について説明する。図１（ａ）は、比較例に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。図１（ａ）に示すように、比較例１に係る受信回路１００ａは、補間回路１０、算出回路２０および比較器２２を備えている。補間回路１０は、入力データＳｉｎから補間係数ｋを用い補間データを生成する。比較器２２は、補間データを参照値と比較することにより、受信データＤｏｕｔを生成する。算出回路２０は、受信データから位相情報を検出し、位相コード（Interpolation Code）を補間係数ｋとして算出する。算出回路２０としては、例えばＣＤＲ（Clock Data Recovery）回路を用いることができる。
【００１２】
図１（ｂ）は、時間に対する信号を示している。比較例および以下の実施例においては、１ユニットインターバルにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。Ｓｎは時系列に入力された入力データに対応する。補間回路１０は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する。補間係数ｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。これにより、入力データの位相と合った補間データを生成することができる。このように、補間係数ｋは、入力データを重み付けする係数である。２ｘ方式においては、データ点と遷移点にデータが位置する。例えば、図１（ｂ）において、データＤ１５、Ｄ１およびＤ３がデータ点であり、Ｄ１６およびＤ２が遷移点である。
【００１３】
次に、非同期型受信回路の問題について説明する。非同期方受信回路においては、入力データの周波数ｆｄａｔａとサンプリング周波数ｆｓａｍｐｌｅとが異なることがある。周波数ｆｄａｔａ＞周波数ｆｓａｍｐｌｅの場合、補間係数がｋ＝０からｋ＝１に変更されるタイミングがある。周波数ｆｄａｔａ＜周波数ｆｓａｍｐｌｅの場合、ｋ＝１からｋ＝０に変更されるタイミングがある。
【００１４】
図２（ａ）および図２（ｂ）は、それぞれ補間係数がｋ＝０からｋ＝１に変更されるタイミング、およびｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。図２（ａ）を参照し、入力データＳ１６を処理する際に補間係数ｋがｋ＝０からｋ＝１に変更されたとする。補間データと入力データとはほぼ重なっている。入力データＳ１６前までは、入力データＳｎ−１が補間データＤｎとしてサンプリングされる。入力データＳ１６のとき補間データは生成されない。入力データＳ１以降は、入力データＳｎが補間データＤｎとしてサンプリングされる。このように、入力データＳｎのうち、Ｓ１６以外は矢印５０のように補間データＤｎとして生成されるが、入力データＳ１６は、点線矢印５２のように、補間データとしてサンプリングされず、欠落してしまう。図２（ｂ）を参照し、入力データＳ１６を処理する際に補間係数がｋ＝１からｋ＝０に変更されたとする。補間データと入力データとはほぼ重なっている。入力データＳ１６前までは、入力データＳｎが補間データＤｎとしてサンプリングされる。入力データＳ１６のとき補間データＤ１６およびＤ１が生成される。入力データＳ１以降は、入力データＳｎが補間データＤｎ−１としてサンプリングされる。このように、入力データＳ１６以外は矢印５０のように補間データとして生成されるが、入力データＳ１６は、矢印５４のようにＤ１６およびＤ１として、重複して補間データとして生成される。
【００１５】
以上のように、比較例に係る受信回路においては、補間データが欠落してしまうサイクルスリップが生じる場合がある。データの欠落を抑制する方法として、サンプリング周波数を高くし、オーバサンプリングする方法が考えられる。例えば、サンプリング周波数を入力データの周波数の１０倍とする。これにより、１ユニットあたりのサンプル数は、求められるサンプル数（例えば２ｘ方式の場合２点）よりは多くなる。よって、データの欠落が生じても、適宜データを選択することにより、欠落したデータの追加が可能となる。しかしながら、オーバサンプリングを１Ｇｂｐｓ以上、さらに１０Ｇｂｐｓ以上の高速のデータ通信に用いようとしても高い周波数のサンプリング行なうことが難しい。また、高い周波数のサンプリングが行えた場合であっても、動作周波数が高くなるため消費電力が増加してしまう。
【００１６】
また、データの欠落を抑制する方法として、サンプリング周波数が入力データの周波数より常に高くなるようにサンプリング周波数を調整する方法が考えられる。しかしながら、この方法では、送信側と受信側にそれぞれ独立した発振器を設けることになる。よって、装置の大型化および消費電力の増大が生じてしまう。
【００１７】
以下に、上記方法を用いず、補間データの欠落を抑制する実施例１について説明する。
【００１８】
図３は、実施例１に係る受信回路のブロック図である。図３に示すように、受信回路１００は、補間回路１０、算出回路２０および比較器２２を備えている。補間回路１０は、生成回路１２、係数回路１４および検出回路１６を備えている。生成回路１２は、時間列に入力される入力データのうち複数のデータから補間係数ｋを用い補間データを生成する。時間列の入力されるデータはデータ点と遷移点を含む。検出回路１６は、データ点において、入力データが欠落することを検出する。検出結果を信号Ｓｋｉｐとして係数回路１４に出力する。係数回路１４は、所定のデータ間隔毎に補間係数ｋを変更し、検出回路１６が入力データの欠落を検出した場合補間係数ｋの変更箇所を遷移点にスキップさせる。
【００１９】
次に遷移点の役割について説明する。図４（ａ）は、位相検出回路の一例を示すブロック図、図４（ｂ）は、クロックに対しデータが進んでいる場合の時間に対する信号を示す図、図４（ｃ）は、クロックに対しデータが進んでいる場合の時間に対する信号を示す図である。図５は、位相検出回路の真偽表である。図４（ａ）に示すように、位相検出回路２０ａは、Ａｌｅｘａｎｄｅｒ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒであり、２つのＸＯＲ回路２１を備えている。ＸＯＲ回路２１の他方にデータ点データＤｎと遷移点データＥｎとが入力する。ＸＯＲ回路２１の一方からは信号Ｅａｒｌｙが、他方からは信号Ｌａｔｅが出力する。
【００２０】
図４（ｂ）に示すように、データＤは、クロックＣＫに対し進んでいる。この場合、データＤｎ、ＥｎおよびＤｎ−１は１、１および０である。図４（ｃ）に示すように、データＤは、クロックＣＫに対し遅れている。この場合、データＤｎ、ＥｎおよびＤｎ−１は１、０および０である。以上のように、遷移点Ｅｎのデータにより、データＤがクロックＣＫに対し進んでいるか遅れているかが検出できる。
【００２１】
図５に示すように、データ点のデータＤｎ−１とＤｎとが同じ１または０のときはデータＤがクロックＣＫに対し進んでいるか、遅れているかは検出できない。データ点のデータＤｎ−１とＤｎとが異なる場合、信号Ｅａｒｌｙが１のときデータＤはクロックＣＫに対し進んでいる。信号Ｌａｔｅが１のときデータＤはクロックＣＫに対し遅れている。Ａｌｅｘａｎｄｅｒ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒは、２ｘ方式の場合有効である。データ点が遷移する場合に位相検出が可能となる。Ａｌｅｘａｎｄｅｒ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒは、一例であり、算出回路２０がデータとクロックとの位相差を検出する場合に遷移点のデータを用いる。このように遷移点をサンプリングする方式において、遷移点のデータは、位相検出に用いられる。このため、遷移点のデータは、全てのデータがサンプリングされなくてもよい。例えば、遷移点のデータが欠落してもよい。
【００２２】
図６（ａ）から図６（ｃ）は、補間係数がｋ＝０からｋ＝１に変更されるタイミングにおける時間に対する信号を示す図である。図６（ａ）に示すように、入力データＳ１６において、補間係数がｋ＝０からｋ＝１に変更する。この場合、後述する実施例２の補間回路においては、データＳ１６は実際にはサンプリングされない。すなわち、データＳ１６が欠落する。図６（ｂ）に示すように、実施例１においては、検出回路１６がデータ点における入力データＳ１６の欠落を検出した場合、係数回路１４は、補間係数ｋの変更箇所を遷移点にスキップさせる。例えば、入力データＳ１５において補間係数がｋ＝０からｋ＝１となるように、補間係数ｋの変更箇所をスキップさせる。これにより、欠落する入力データは遷移点の入力データＳ１５となる。一方、図６（ｃ）に示すように、入力データが欠落するのが遷移点の場合、係数回路１４は、補間係数ｋの変更する位置をスキップさせない。
【００２３】
図７（ａ）から図７（ｃ）は、補間係数がｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。図６（ａ）に示すように、入力データＳ１６において、補間係数がｋ＝１からｋ＝０に変更する。この場合、入力データＳ１６は補間データＤ１６およびＤ１として２重にサンプリングされる。２重にサンプリングされる場合、補間データが正しくない場合がある。例えば、後述する実施例２の補間回路においては、２重にサンプリングされるデータはいずれも正しくない。図７（ａ）に示すように、実施例１においては、検出回路１６が入力データから補間データが２重に生成されることを検出した場合、係数回路１４は、補間係数ｋの変更箇所を遷移点にスキップさせる。例えば、入力データＳ１５において補間係数がｋ＝１からｋ＝０となるように、補間係数ｋの変更箇所をスキップさせる。これにより、２重サンプリングされる入力データは遷移点の入力データとなる。一方、図７（ｃ）に示すように、入力データから補間データが２重サンプリングするのが遷移点の場合、係数回路１４は、補間係数ｋの変更する位置をスキップさせない。
【００２４】
実施例１によれば、図６（ａ）から図６（ｂ）のように、係数回路１４は、検出回路１６が入力データの欠落を検出した場合、補間係数ｋの変更箇所を遷移点にスキップさせる。これにより、欠落する入力データをデータ点のデータではなく遷移点のデータとすることができる。よって、欠落する入力データを受信データとして影響の少ないデータとすることができる。
【００２５】
また、図７（ａ）から図７（ｃ）のように、係数回路１４は、検出回路１６が入力データから補間データが２重に生成されることを検出した場合、補間係数の変更箇所を遷移点にスキップさせる。これにより、正確でない２重にサンプリングされる入力データをデータ点のデータでなく遷移点のデータとすることができる。よって、正確でないデータを受信データとして影響の少ないデータとすることができる。
【実施例２】
【００２６】
図８は、実施例２に係る受信回路のブロック図である。受信回路１００ｂにおいては、生成回路１２がＧｍ回路２４とキャパシタ回路４０とを備えている。生成回路１２には、サンプリングのためのクロック信号ＣＫが入力される。Ｇｍ回路２４は、電圧を電流に変換する回路である。その他の構成は、実施例１の図３と同じであり説明を省略する。
【００２７】
図９は、スイッチドキャパシタ回路について説明する回路図である。図９に示すように、生成回路１２は、Ｇｍ回路２４とキャパシタ回路４０とを備えている。キャパシタ回路４０は、スイッチ３１から３５、可変容量３６から３９を備えている。電圧信号である入力データＳｉｎは、Ｇｍ回路２４に入力する。Ｇｍ回路２４は電圧信号を電流信号に変換する。Ｇｍ回路２４の出力は、スイッチ３１および３２を介し可変容量３６および３８の一端に入力する。可変容量３６および３８の他端は合成ノード３０において合成される。合成ノード３０は補間データＤを出力する。可変容量３６および３８の一端と電源Ｖｃｃとの間にはそれぞれスイッチ３３および３４が接続されている。合成ノード３０とグランドとの間にはスイッチ３５が接続されている。可変容量３６および３８にそれぞれ並列に可変容量３７および３９が接続されている。可変容量３６の容量値が（１−ｋ）Ｃ０のとき、可変容量３７の容量値はｋＣ０である。可変容量３８の容量値がｋＣ０のとき可変容量３９の容量値は（１−ｋ）Ｃ０である。このように、可変容量３６と３７との容量値の和はｋによらず一定である。可変容量３８と３９との容量値の和はｋによらず一定である。
【００２８】
図１０は、スイッチドキャパシタ回路内の各スイッチの動作を示すタイミングチャートである。図１０を参照し、時間ｔ０において、スイッチ３１、３２および３５はオフ、スイッチ３３および３４はオンである。時間ｔ１においてスイッチ３５がオンし、時間ｔ２においてスイッチ３３、３４がオフする。時間ｔ３から一定期間（例えば０．５ユニット）、スイッチ３１がオンする。可変容量３６には、電流値を一定期間積分した電荷が蓄積される。可変容量３６間には、蓄えられた電荷に、容量値（１−ｋ）Ｃ０の逆数を乗じた電圧が発生する。時間ｔ４から一定期間（例えば０．５ユニット）、スイッチ３２がオンする。可変容量３８には、電流値を一定期間積分した電荷が蓄積される。可変容量３８間には、蓄えられた電荷に、容量値ｋＣ０に逆数を乗じた電圧が発生する。なお、スイッチ３１および３２をオンにする期間は適宜設定可能である。時間ｔ５において、スイッチ３５がオフする。時間ｔ６において、スイッチ３３、３４がオンする。スイッチ３３および３４がオン、スイッチ３５がオフすることにより、可変容量３６および３８に蓄積された電荷が、電源Ｖｃｃ基準に切り換わり、合成ノード３０において合成される。スイッチ３１およびスイッチ３２が、それぞれ入力データＳｎ−１およびＳｎをサンプリングすべき時間にオンすると、時間ｔ６以降の期間（時間ｔ０からｔ１と等価な期間）には、合成ノード３０に、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに比例する電圧が生成される。これにより、合成ノードにＤｎに対応する補間データが生成できる。
【００２９】
以上のように、キャパシタ回路４０において、可変容量３６（第１可変容量）と可変容量３８（第２可変容量）とは、補間係数ｋに応じ容量値を変更可能である。スイッチ３１（第１スイッチ）およびスイッチ３２（第２スイッチ）は、それぞれ、第１可変容量３６が第２可変容量３８より早いタイミングで複数のデータＳｎ−１およびＳｎ対応する電流を印加する。合成ノード３０（合成部）は、可変容量３６および可変容量３８の電荷を合成することにより補間データＤｎを生成する。このようにして、補間係数ｋに応じた補間データを生成することができる。
【００３０】
ここで、可変容量３６および可変容量３８が、可変容量３６の容量値と可変容量３８の容量値との和が一定となるように、容量値が変化する。これにより、補間係数ｋに応じ、可変容量３６および３８の容量値を変更できる。
【００３１】
図９に示した回路においては、図１０のように、１つの補間データしか生成できない。そこで、生成回路１２は、複数のキャパシタ回路４０を備える。これにより、各データＳ１からＳＮのサンプリングのタイミングと補間データの生成、可変容量３６および３８の充電を行なう時間が確保できる。
【００３２】
図１１は、キャパシタ回路が複数設けられた生成回路の回路図である。図１１を参照し、生成回路１２は、Ｇｍ回路２４と複数のキャパシタ回路４０とを備えている。生成回路１２は、複数（例えばＮ個）のキャパシタ回路４０を備えている。キャパシタ回路４０は、複数（例えばＮｃ個）のスライス４５を備えている。各スライス４５は、スイッチ３３、４１および４２、キャパシタ４３を備えている。スイッチ４１はスイッチＳＷｎ−１（ｎは１からＮの自然数）とキャパシタ４３の一端との間に接続されている。スイッチ４２はスイッチＳＷｎとキャパシタ４３の一端との間に接続されている。キャパシタ４３の他端は合成ノード３０に接続されている。スイッチ３３は、図９のスイッチ３３と同じであり、キャパシタ４３の一端と電源Ｖｃｃとの間に接続されている。なお、スイッチ３３が各スライス４５に設けられているのは、全てのキャパシタ４３を充電することを可能とするためである。
【００３３】
Ｎｃ個のスライス４５は並列に接続されている。Ｎｃ個のスライス４５のキャパシタ４３の容量値は同じである。スイッチ４１と４２は、互いに相補的にオンオフする。すなわち、スイッチ４１がオンのときスイッチ４２はオフであり、スイッチ４１がオフときスイッチ４２はオンである。これにより、スイッチ４１がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎ−１に接続され、これらのスライス４５のキャパシタ４３は可変容量３６に対応する。スイッチ４２がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎに接続され、これらのスライス４５のキャパシタ４３は可変容量３８に対応する。よって、可変容量３６と可変容量３８との容量値の和は同じとなる。以下、ｋｎを０からＮｃとし、ｋ＝０のときｋｎ＝０、ｋ＝１のときｋｎ＝Ｎｃとする。すなわち、ｋｎ＝ｋ×Ｎｃである。Ｎｃ個のスライス４５のうち、（Ｎｃ−ｋｎ）個のスライス４５のスイッチ４１をオンし、ｋｎ個のスイッチ４２をオンする。これにより、合成ノード３０には、（Ｎｃ−ｋｎ）／Ｎｃ×Ｓｎ−１＋ｋｎ／Ｎｃ×Ｓｎに比例する補間データＤｎが出力される。図１１においては、可変容量３６に含まれるスライス４５を実線で示し、可変容量３８に含まれるスライス４５を破線で示している。以降の図も同じである。
【００３４】
図１２は、スイッチＳＷ１からＳＷＮのタイミングチャートである。図１２のように、スイッチＳＷ１からＳＷｎが時間列のデータＳ１からＳｎに対応するタイミングでオンする。これにより、補間データＤ１からＤＮを時間列に対応し生成することができる。
【００３５】
以上のように、生成回路１２は、所定のデータ間隔内の複数のデータＳ１からＳ１６に対応し複数のキャパシタ回路４０を備えている。ここで、時間列において隣接するデータＳ３およびＳ４に対応する２つのキャパシタ回路４０ａおよび４０ｂについて説明する。２つのキャパシタ回路４０ａおよび４０ｂのうち時間列の早い一方（キャパシタ回路４０ａ）の第２可変容量３８と、２つのキャパシタ回路のうち他方（キャパシタ回路４０ｂ）の第１可変容量３６と、はスイッチＳＷ４を共有している。これにより、キャパシタ回路４０ａの第２可変容量３８と、キャパシタ回路４０ｂの第１可変容量３６と、に同じタイミングで電流が印加される。このように、スイッチＳＷ４が共有されているため、スイッチＳＷ４はデータＳ４をキャパシタ回路４０ａと４０ｂに供給することができる。
【００３６】
また、全てのキャパシタ回路４０のキャパシタ４３の容量値が同じである場合、スイッチＳＷ４から電流が供給されるキャパシタ４３はキャパシタ回路４０ａのｋｎ個と、キャパシタ回路４０ｂのＮｃ−ｋｎ個である。スイッチＳＷ３についても同様である。このように、各スイッチＳＷ１からＳＷＮからみたキャパシタの容量値が同じである。これにより、各キャパシタ回路４０のキャパシタ４３には、同じ電流が流れれば同じ電圧が生じる。仮に、各スイッチＳＷ１からＳＷＮからみたキャパシタの容量値が異なる場合、各キャパシタ回路４０のキャパシタ４３には、同じ電流が流れても異なる電圧が生じる。よって、正しい補間データが生成されない。
【００３７】
次に、生成回路１２において補間係数が変更される場合について説明する。図１３は、生成回路１２において補間係数が切り換わる場合を説明する図である。図１３の構成は図１１と同じである。係数回路１４が補間係数ｋｎを変更するタイミングは所定のデータ間隔（例えば１６データ、１６データ以外でもよい）毎であり、例えば、キャパシタ回路４０ｃと４０ｄとの間において補間係数ｋｎからｋｎ´が変更されるとする。キャパシタ回路４０ｃにおいては、スイッチＳＷ１５に接続されるキャパシタ４３は（Ｎｃ−１）個であり、スイッチＳＷ１６に接続されるキャパシタ４３は１個である。キャパシタ回路４０ｄにおいては、スイッチＳＷ１６に接続されるキャパシタ４３は（Ｎｃ−２）個であり、スイッチＳＷ１に接続されるキャパシタ４３は２個である。これにより、スイッチＳＷ１６からみたキャパシタ４３の数は（Ｎｃ−１）個となってしまう。よって、データＳ１６を用いて生成された補間データＤ１６とＤ１は不正確になってしまう。
【００３８】
次に、生成回路１２において、補間係数がｋｎ＝０からｋｎ＝Ｎｃに変更される場合について説明する。図１４は、生成回路１２において、補間係数がｋｎ＝０からｋｎ＝Ｎｃに変更される場合を説明する図である。図１４の構成は図１１と同じである。例えば、キャパシタ回路４０ｃと４０ｄとの間において補間係数がｋｎ＝０からｋｎ＝Ｎｃに変更されるとする。キャパシタ回路４０ｃにおいては、全てのキャパシタ４３がスイッチＳＷ１５に接続され、スイッチＳＷ１６にはキャパシタ４３は接続されない。キャパシタ回路４０ｄにおいては、スイッチＳＷ１６にはキャパシタ４３は接続されず、スイッチＳＷ１に全てのキャパシタ４３が接続される。これにより、キャパシタ回路４０ｃから出力される補間データＤ１６はデータＳ１５に対応し、キャパシタ回路４０ｄから出力される補間データＤ１はデータＳ１に対応する。よって、データＳ１６に対応する補間データが出力されない。
【００３９】
このように、複数のキャパシタ回路４０を設けた生成回路１２では、データの欠落が生じてしまう。
【００４０】
次に、生成回路１２において、補間係数がｋｎ＝Ｎｃからｋｎ＝０に変更される場合について説明する。図１５は、生成回路１２において、補間係数がｋｎ＝Ｎｃからｋｎ＝０に変更される場合を説明する図である。図１５の構成は図１１と同じである。例えば、キャパシタ回路４０ｃと４０ｄとの間において補間係数がｋｎ＝Ｎｃからｋｎ＝０に変更されるとする。キャパシタ回路４０ｃにおいては、全てのキャパシタ４３がスイッチＳＷ１６に接続され、スイッチＳＷ１５にはキャパシタ４３は接続されない。キャパシタ回路４０ｄにおいては、スイッチＳＷ１６に全てのキャパシタ４３が接続され、スイッチＳＷ１には、キャパシタ４３が接続されない。これにより、キャパシタ回路４０ｃから出力される補間データＤ１６はデータＳ１６に対応し、キャパシタ回路４０ｄから出力される補間データＤ１６もデータＳ１６に対応する。よって、データＳ１６に対応する補間データが２重に生成される。スイッチＳＷ１６には、２つのキャパシタ回路４０ｃおよび４０ｄの全てのキャパシタ４３が接続される。よって、他のキャパシタ回路４０と同じ電流が流れても異なる電圧が生じる。このため、キャパシタ回路４０ｃおよび４０ｄの出力である２つのデータＤ１６およびＤ１は、正確ではなくなる。
【００４１】
このように、複数のキャパシタ回路４０を設けた生成回路１２では、データを２重に生成する際に正確な補間データが生成されない。
【００４２】
図１６は、係数回路１４の一部を示す図である。図１７は、各補間係数およびクロックのタイミングチャートである。係数回路１４は、バッファ５０、ラッチ５２および５４並びに選択回路５６を備えている。ラッチ５２および５４によりＤＦＦ（フリップフロップ）が形成される。入力される補間係数ｋｎは、算出回路２０が係数回路１４に出力する補間係数である。補間係数ｋ１からｋ１６は、係数回路１４が生成回路１２の各キャパシタ回路４０に出力する補間係数である。図１７の補間係数ｋｎ、ｋ１からｋ１６の白塗りとハッチの境界は、補間係数が変更されるタイミングを示している。
【００４３】
係数回路１４に入力された補間係数ｋｎは、バッファ５０、ラッチ５４、５２、５４およびバッファ５０を介し補間係数ｋｉｎｔとして中間ノードＮｉｎｔに出力される。ラッチ５２および５４にはクロックＣＫ２が入力される。図１７に示すように、時間ｔ０において補間係数ｋｎが入力される。時間ｔｉｎｔにおいてクロックＣＫ２の立下りに同期して補間係数ｋｉｎｔが中間ノードＮｉｎｔに出力される。
【００４４】
補間係数ｋｉｎｔは、クロックＣＫ１が入力するラッチ５２および５４を介し補間係数ｋ１として出力される。図１７に示すように、時間ｔ１において補間係数ｋ１はクロックＣＫ１に同期して出力される。補間係数ｋｉｎｔは、クロックＣＫ２が入力するラッチ５２および５４を介し補間係数ｋ２として出力される。補間係数ｋ２はクロックＣＫ２に同期して出力される。補間係数ｋｉｎｔは、クロックＣＫ３が入力するラッチ５４、５２および５４を介し補間係数ｋ３として出力される。補間係数ｋ３はクロックＣＫ３に同期して出力される。補間係数ｋｉｎｔは、クロックＣＫ１５が入力するラッチ５２、５４、５２および５４を介し補間係数ｋ１５として出力される。時間ｔ１５において補間係数ｋ１５はクロックＣＫ１５に同期して出力される。
【００４５】
選択回路５６は、信号Ｓｋｉｐがハイの場合、中間ノードＮｉｎｔから直接補間信号ｋｉｎｔを出力する。信号Ｓｋｉｐがローの場合、中間ノードＮｉｎｔからクロックＣＫ１６が入力するラッチ５２および５４を介し補間信号ｋｉｎｔを出力する。これにより、図１７のように、信号Ｓｋｉｐがローの場合、補間係数ｋｉｎｔは、クロックＣＫ１６が入力するラッチ５２、５４、５２および５４を介し補間係数ｋ１６として出力される。時間ｔ１６において、補間係数ｋ１６はクロックＣＫ１６に同期して出力される。一方、信号Ｓｋｉｐがハイの場合、補間係数ｋｉｎｔは、クロックＣＫ１６が入力するＤＦＦ５２および５４を介し補間係数ｋ１６として出力される。時間ｔ１６ａにおいて、補間係数ｋ１６はクロックＣＫ１６に同期して出力される。このように、信号Ｓｋｉｐがハイの場合、ローの場合に比べ、補間係数ｋ１６を１周期（１位相分）早く出力できる。
【００４６】
図１８（ａ）および図１８（ｂ）は、補間係数がｋｎ＝０からｋｎ＝Ｎｃに変更されるタイミングにおける時間に対する信号を示す図である。図１８（ａ）に示すように、補間データＤｎがデータ１と２との間の時間のｔ１において補間係数ｋ１がｋｎ＝０からｋｎ＝Ｎｃに変更される。同様に、補間データ１６後の時間ｔ１６において補間係数ｋ１６がｋｎ＝０からｋｎ＝Ｎｃに変更される。補間係数更新後、最初のサンプリングにおいて、入力データが欠落する。よって、時間ｔ１６後のデータ点のデータが欠落する。
【００４７】
図１８（ｂ）に示すように、信号Ｓｋｉｐがハイの場合、時間ｔ１６ａにおいて補間係数ｋ１６がｋｎ＝０からｋｎ＝Ｎｃに変更される。補間係数更新後、最初のサンプリングされる入力データが欠落する。よって、補間データＤｎが１５と１６との間においてデータが欠落する。この欠落する入力データは、遷移点のデータとなる。
【００４８】
次に、検出回路の一例として、補間係数として、２ｘ方式のＣＤＲからの位相コードを用いる場合について説明する。図１９は、補間係数の位相を示す図であり、１ユニットを３６０°とし位相空間においてＣＤＲから出力される位相コードを示したものである。矢印６２のように、位相コードφが第Ｉ象限から第ＩＶ象限に移動した場合、データ点において補間係数がｋ＝０からｋ＝１に変化しデータの欠落が生じる。矢印６４のように、位相コードφが第ＩＶ象限から第Ｉ象限に移動した場合、データ点において補間係数がｋ＝１からｋ＝０に変化しデータの２重サンプリングが行なわれる。矢印６６のように、位相コードφが第ＩＩ象限から第ＩＩＩ象限に移動した場合、遷移点において補間係数がｋ＝０からｋ＝１に変化しデータの欠落が生じる。矢印６８のように、位相コードφが第ＩＩＩ象限から第ＩＩ象限に移動した場合、遷移点において補間係数がｋ＝１からｋ＝０に変化しデータの２重サンプリングが行なわれる。表１は以上をまとめた表である。
【表１】
2013201728.tif 000003
【００４９】
図２０は、検出回路の一例のロジックを示す図である。図２０に示すように、位相コードφが入力する。位相コードφは、３６０°で正規化されており、０以上かつ１以下である。位相コードφは２分割される。４倍器７２は２分割された一方を４倍し、論理７４は小数点以下が切り捨てる。これにより経路７７ａの信号は現在の位相コードφの象限となる。ＤＦＦ７０は、２分割された他方を１クロック遅らせる。４倍器７３は２分割された他方を４倍し、論理７５は小数点以下が切り捨てる。これにより経路７７ｂの信号は１クロック前の位相コードφの象限となる。加算器７６は、経路７７ａの信号を正、経路７７ｂの信号を負として加算する。これにより、図１９の矢印６２から６８の場合、加算器７６の出力はそれぞれ３、−３、１および−１となる。よって、論理７８のように、加算器７６の出力が３または−３の場合、Ｓｋｉｐ＝１とする。これにより、データ点において、補間係数が切り換わるためデータの欠損または２重サンプリングが生じる場合、補間係数の切り換わりをデータ点から遷移点に変更できる。また、加算器７６の出力が１または−１の場合、Ｓｋｉｐ＝０とする。これにより、遷移点において、補間係数が切り換わるためデータの欠損または２重サンプリングが生じる場合、そのままとする。
【００５０】
実施例２によれば、図２０のように、係数回路１４は、検出回路１６が入力データの欠落を検出した場合補間係数の変更箇所を遷移点にスキップさせる。これにより、欠落するデータの影響を小さくできる。
【００５１】
また、図２０のように、検出回路１６は、データ点において入力データから補間データが２重に生成されることを検出する。係数回路１４は、検出回路１６が入力データから補間データが２重に生成されることを検出した場合補間係数の変更箇所を遷移点にスキップさせる。図１５において説明したように、補間データが２重に生成される場合、補間データが不正確にあることがある。実施例２によれば、より正確な補間データを生成することができる。
【００５２】
図１１のように、生成回路１２は、各々が補間データのうち時間列に連続する各々のデータを生成する複数のユニット回路（キャパシタ回路）を含む。これにより、連続して補間データを生成できる。
【００５３】
図１４において説明したように、生成回路１２は、入力データを欠落させる場合、複数のユニット回路４０のうち１つの出力を補間データとしない。これにより、生成回路１２は、データを欠落させることができる。
【００５４】
図１６および図１８において説明したように、係数回路１４は、補間係数の変更箇所を遷移点にスキップさせる場合、変更箇所を所定のデータ間隔スキップさせる。これにより、簡単に補間係数の変更箇所をデータ点から遷移点に変更できる。
【００５５】
図１９および図２０において説明したように、検出回路１６は、補間係数の位相に基づき、補間データが欠落を検出する。これにより、検出回路１６は、簡単に補間データの欠落を検出できる。
【００５６】
図２１は、実施例１および実施例２が用いられる送受信装置の例を示すブロック図である。図２１に示すように、送受信装置８０ａおよび８０ｂは、各々クロック回路８２、複数の送信回路８３、複数の受信回路８４、クロック分配回路８５、コアインターフェース８６を備えている。クロック回路８２はクロックを生成する。送信回路８３は、他方の送受信装置の受信回路８４に信号を送信する。受信回路８４は、他の送受信装置の送信回路８３から送信された信号を受信する。クロック分配回路８５は、クロック回路８２が生成したクロックを各送信回路８３および受信回路８４に分配する。コアインターフェース８６は、送受信した信号をコア装置に入出力する。１つの送信回路８３と受信回路８４とはセットになっており、送受信装置８０ａおよび８０ｂ間で同時に送受信を行なう。このような送受信装置の受信回路に、実施例１および２の補間回路を用いた受信回路を用いることができる。
【００５７】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５８】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）データ点と遷移点とを含む時間列に入力される入力データのうち複数のデータから補間係数を用い補間データを生成する生成回路と、データ点において、前記入力データが欠落することを検出する検出回路と、所定のデータ間隔毎に前記補間係数を変更し、前記検出回路が前記入力データの欠落を検出した場合前記補間係数の変更箇所を遷移点にスキップさせる係数回路と、を具備することを特徴とする補間回路。
（付記２）前記検出回路は、データ点において前記入力データから前記補間データが２重に生成されることを検出し、前記係数回路は、前記検出回路が前記入力データから前記補間データが２重に生成されることを検出した場合前記補間係数の変更箇所を遷移点にスキップさせることを特徴とする付記１記載の補間回路。
（付記３）前記生成回路は、各々が前記補間データのうち時間列に連続する各々のデータを生成する複数のユニット回路を含むことを特徴とする付記１または２記載の補間回路。
（付記４）前記生成回路は、前記入力データを欠落させる場合、前記複数のユニット回路のうち１つの出力を補間データとしないことを特徴とする付記３記載の補間回路。
（付記５）前記検出回路は、補間係数の位相に基づき、前記入力データの欠落を検出することを特徴とする付記１から４のいずれか一項記載の補間回路。
（付記６）前記生成回路は、前記補間係数に応じ容量値を変更可能な第１可変容量および第２可変容量に、前記第１可変容量が前記第２可変容量より早いタイミングで前記複数のデータに対応する電流を印加し、前記第１可変容量および第２可変容量の電荷を合成することにより前記補間データをそれぞれ生成するキャパシタ回路を備えることを特徴とする付記１から５のいずれか一項記載の補間回路。
（付記７）前記生成回路は、前記所定のデータ間隔内の前記複数のデータに対応し複数の前記キャパシタ回路を備え、前記時間列において隣接するデータに対応する２つのキャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記２つのキャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流を印加することを特徴とする付記６記載の補間回路。
（付記８）付記１から７のいずれか一項記載の補間回路と、前記遷移点の補間データを用いて前記補間係数を算出する算出回路と、を具備することを特徴とする受信回路。
【符号の説明】
【００５９】
１０      補間回路
１２      生成回路
１４      係数回路
１６      検出回路
２０      算出回路
２２      比較器
３６      第１可変容量
３８      第２可変容量
４０      キャパシタ回路
【図１】
2013201728.tif 000004
【図２】
2013201728.tif 000005
【図３】
2013201728.tif 000006
【図４】
2013201728.tif 000007
【図５】
2013201728.tif 000008
【図６】
2013201728.tif 000009
【図７】
2013201728.tif 000010
【図８】
2013201728.tif 000011
【図９】
2013201728.tif 000012
【図１０】
2013201728.tif 000013
【図１１】
2013201728.tif 000014
【図１２】
2013201728.tif 000015
【図１３】
2013201728.tif 000016
【図１４】
2013201728.tif 000017
【図１５】
2013201728.tif 000018
【図１６】
2013201728.tif 000019
【図１７】
2013201728.tif 000020
【図１８】
2013201728.tif 000021
【図１９】
2013201728.tif 000022
【図２０】
2013201728.tif 000023
【図２１】
2013201728.tif 000024