(57)【要約】【課題】半導体装置の製造方法において、半導体装置の歩留まりを向上させること。【解決手段】半導体基板１の上方に絶縁膜１１を形成する工程と、化学機械研磨法により絶縁膜１１の上面１１ｘを研磨する工程と、絶縁膜１１にホール１１ａを形成する工程と、絶縁膜の上面１１ｘとホール１１ａの内面に第１の導電膜１７を形成する工程と、ホール１１ａの内面に第１の導電膜１７を残しながら、絶縁膜１１の上面１１ｘの第１の導電膜１７を除去する工程と、第１の導電膜１７を除去する工程の後、ホール１１ａ内の第１の導電膜１７の上に第２の導電膜１８を形成する工程とを有する半導体装置の製造方法による。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体基板の上方に第１の絶縁膜を形成する工程と、
化学機械研磨法により前記第１の絶縁膜の上面を研磨する工程と、
前記研磨の後、前記第１の絶縁膜に第１のホールを形成する工程と、
前記第１の絶縁膜の上面と前記第１のホールの内面に第１の導電膜を形成する工程と、
前記第１のホールの内面に前記第１の導電膜を残しながら、前記第１の絶縁膜の前記上面の前記第１の導電膜を除去する工程と、
前記第１の導電膜を除去する工程の後、前記第１のホール内の前記第１の導電膜の上に第２の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記２の導電膜を形成する工程において、前記第１の導電膜の上に選択的に、前記第２の導電膜としてタングステン膜を成長させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電膜を除去する工程は、
前記第１のホールの前記内面の前記第１の導電膜を覆うマスク膜を形成する工程と、
前記第１の絶縁膜の前記上面において、前記マスク膜で覆われていない部分の前記第１の導電膜をエッチングして除去する工程とを有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスク膜を形成する工程は、
前記第１の導電膜の上に前記マスク膜を形成する工程と、
前記マスク膜をエッチバックすることにより、前記第１のホール内に前記マスク膜を残しながら、前記第１の絶縁膜の前記上面の上方の前記マスク膜を除去する工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記マスク膜を形成する工程は、
前記第１の導電膜の上にフォトレジストを塗布する工程と、
前記フォトレジストを露光する工程と、
前記露光の後、前記フォトレジストを現像することにより、前記第１のホール内に前記フォトレジストを前記マスク膜として残しながら、前記第１の絶縁膜の上方から前記フォトレジストを除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置は複数の配線や絶縁膜を積層することにより製造される。その絶縁膜の上面には下地の配線やゲート電極等を反映した凹凸が形成されるが、その凹凸は、絶縁膜のパターニング精度を低下させて半導体装置の微細化を妨げる原因となる。
【０００３】
そこで、絶縁膜を形成した後に、その絶縁膜に対して化学機械研磨法（CMP: Chemical Mechanical Polishing）で研磨を行うことがある。CMPは、絶縁膜の上面にスラリを供給しながら研磨パッドで絶縁膜を研磨するものであり、その研磨によって絶縁膜の上面を平坦化することができる。
【０００４】
しかしながら、スラリに研磨屑やパーティクル等の異物が混入すると、その異物によって絶縁膜の上面にスクラッチと呼ばれる微細な傷が生じることがある。その傷に導電材料が埋め込まれることで隣接するコンタクトプラグ同士が電気的にショートし、半導体装置の歩留まりが低下してしまう。
【０００５】
このようなショートを防止するために、傷に埋め込まれた導電材料を除去する方法が提供されているが、いずれも改善の余地がある。
【０００６】
例えば、タングステンを材料とするコンタクトプラグを絶縁膜に埋め込んだ後に、プラズマエッチングで絶縁膜の全面をエッチバックすることにより、その絶縁膜の傷に埋め込まれたタングステンを除去する方法が提案されている。しかし、この方法では、コンタクトプラグがエッチング雰囲気に曝されてしまうので、コンタクトプラグの表面が変質してコンタクト不良が発生するおそれがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−５６０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の製造方法において、半導体装置の歩留まりを向上させることを目的とする。
【課題を解決するための手段】
【０００９】
以下の開示の一観点によれば、半導体基板の上方に第１の絶縁膜を形成する工程と、化学機械研磨法により前記第１の絶縁膜の上面を研磨する工程と、前記研磨の後、前記第１の絶縁膜に第１のホールを形成する工程と、前記第１の絶縁膜の上面と前記第１のホールの内面に第１の導電膜を形成する工程と、前記第１のホールの内面に前記第１の導電膜を残しながら、前記第１の絶縁膜の前記上面の前記第１の導電膜を除去する工程と、前記第１の導電膜を除去する工程の後、前記第１のホール内の前記第１の導電膜の上に第２の導電膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
以下の開示によれば、第１の絶縁膜の上面の第１の導電膜を除去し、第１のホールの内面に残された第１の導電膜の上に第２の導電膜を形成する。よって、化学機械研磨法による研磨の際に第１の絶縁膜の上面に傷が形成されても、その傷に第１の導電膜や第２の導電膜が埋め込まれなくなる。その結果、傷内の第１の導電膜や第２の導電膜が原因で複数の第１のホール内の第２の導電膜同士が電気的にショートする危険性が低減され、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、調査に使用した半導体装置の製造途中の断面図（その６）である。
【図７】図７は、調査に使用した半導体装置の製造途中の断面図（その７）である。
【図８】図８は、図４（ｂ）の工程を終了した後の第１の層間絶縁膜の上面のSEM(Scanning Electron Microscope)像を基にして描いた平面図である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１２】図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１３】図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１４】図１４は、第１実施形態において傷が形成された第１の層間絶縁膜の上面を模式的に表す平面図である。
【図１５】図１５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１６】図１６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１７】図１７（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１８】図１８は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１９】図１９は、第２実施形態において、ポジ型のフォトレジストを用いた場合の露光光の照射領域を示す断面図である。
【発明を実施するための最良の形態】
【００１２】
本実施形態の説明に先立ち、本願発明者の調査結果について説明する。
【００１３】
図１〜図７は、その調査に使用した半導体装置の製造途中の断面図である。
【００１４】
この半導体装置を製造するには、まず、図１（ａ）に示すように、シリコン基板１に素子分離用の溝を形成し、その溝に活性領域を画定する素子分離絶縁膜２として酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。また、シリコン基板１は半導体基板の一例である。
【００１５】
次いで、シリコン基板１の活性領域にp型不純物をイオン注入してpウェル３を形成する。
【００１６】
更に、活性領域におけるシリコン基板１を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。そして、その熱酸化膜の上にCVD法によりポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極５を形成する。
【００１７】
続いて、ゲート電極５をマスクにし、シリコン基板１にn型不純物をイオン注入してn型ソースドレインエクステンション６を形成する。
【００１８】
次いで、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えば、CVD法により酸化シリコン膜を形成する。
【００１９】
そして、この絶縁性サイドウォール７とゲート電極５とをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、n型ソースドレイン領域８を形成する。
【００２０】
更に、シリコン基板１の上側全面にコバルト膜等の金属膜をスパッタ法で形成した後、その金属膜を加熱してシリコンと反応させることにより、金属シリサイド層９としてコバルトシリサイド層を形成する。
【００２１】
その後、素子分離絶縁膜２の上等で未反応となっている金属膜をウエットエッチングして除去する。
【００２２】
以上により、ゲート電極５やn型ソースドレイン領域８を備えたMOSトランジスタTRがシリコン基板１の上に形成されたことになる。
【００２３】
次に、図１（ｂ）に示すように、シリコン基板１とゲート電極５の上にCVD法で酸化シリコン膜を１nm〜７nm程度の厚さに形成し、その酸化シリコン膜を第１の層間絶縁膜１１とする。
【００２４】
ここで、第１の層間絶縁膜１１の上面ｘには、下地のゲート電極５を反映した凸部１１ｙが形成される。その凸部１１ｙは、第１の層間絶縁膜１１を精度良くパターニングするのを妨げ、後の工程で第１の層間絶縁膜１１に微細なコンタクトホールを形成するのを阻害してしまう。
【００２５】
そこで、次の工程では、図２（ａ）に示すように、第１の層間絶縁膜１１の上面１１ｘに対してCMPを行うことにより凸部１１ｙを除去し、上面１１ｘを平坦化する。
【００２６】
また、このようにCMPを行うと、スラリに研磨屑やパーティクル等の異物が混入し、これらの異物によって上面１１ｘに傷１１ｚが形成されることがある。
【００２７】
続いて、図２（ｂ）に示すように、平坦化された上面１１ｘの上にフォトレジストを塗布し、それを露光、現像することにより、開口１５ａを備えた第１のレジスト膜１５を形成する。
【００２８】
ここで、本例では、第１のレジスト膜１５を形成する前に予め上面１１ｘをCMPで平坦化してあるので、第１のレジスト膜１５の平坦性も良好となり、第１のレジスト膜１５の開口１５ａの加工精度が向上する。
【００２９】
そして、RIE(Reactive Ion Etching)法により開口１５ａを通じて第１の層間絶縁膜１１をドライエッチングし、n型ソースドレイン領域８の上にコンタクトホール１１ａを形成する。このドライエッチングで使用するエッチングガスとしては、例えば、C4F8ガス、Arガス、及びO2ガスの混合ガスがある
上記のように開口１５ａの加工精度が良いため、コンタクトホール１１ａも精度良く形成することができる。
【００３０】
その後に、図３（ａ）に示すように、第１のレジスト膜１５をアッシングして除去する。
【００３１】
次に、図３（ｂ）に示すように、第１の層間絶縁膜１１の上面１１ｘとコンタクトホール１１ａの内面とに、第１の導電膜１７としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。これらの膜の膜厚は特に限定されないが、チタン膜は５nm〜３０nm程度の膜厚に形成し、窒化チタン膜は５nm〜１０nm程度の膜厚に形成する。
【００３２】
また、上記のように上面１１ｘには傷１１ｚが形成されているため、第１の導電膜１７はその傷１１ｚ内にも形成される。
【００３３】
なお、第１の導電膜１７はチタン膜と窒化チタン膜との積層膜に限定されない。第１の導電膜１７としては、チタン膜、タンタル膜、窒化チタン膜、及び窒化タンタル膜のいずれかの単層膜、又はこれらの積層膜を形成し得る。
【００３４】
続いて、図４（ａ）に示すように、第１の導電膜１７の上に熱CVD法により第２の導電膜１８としてタングステン膜を形成し、その第２の導電膜１８によりコンタクトホール１１ａを完全に埋める。
【００３５】
このタングステン膜の成膜条件は、成膜雰囲気の圧力が４０Torr、基板温度が３９０℃である。また、タングステン膜の成膜ガスとしては、流量が５０sccmの六フッ化タングステン（WF6）ガスと、流量が２００sccmの水素ガスと、流量が２００sccmのシラン（SiH4）ガスとの混合ガスを使用する。
【００３６】
このような条件を採用した場合、タングステン膜は、下地の材料の如何によらずにシリコン基板１の上側全面に成長する。但し、本例のように下地として第１の導電膜１７を形成すると、その第１の導電膜１７が核となってタングステン膜の成長が促されると共に、そのタングステン膜と第１の層間絶縁膜１１との密着性も高められる。このように成長の促進や密着性の向上を担う第１の導電膜１７はグルー膜とも呼ばれる。
【００３７】
また、上記のように第１の層間絶縁膜１１の上面１１ｘに傷１１ｚが形成されているため、第２の導電膜１８は傷１１ｚ内にも形成される。
【００３８】
次に、図４（ｂ）に示すように、第１の導電膜１７と第２の導電膜１８に対してCMPを行うことにより、上面１１ｘの上の余分な第１の導電膜１７と第２の導電膜１８とを除去し、これらの膜をコンタクトホール１１ａ内にコンタクトプラグ１８ａとして残す。
【００３９】
なお、このCMPでは、その研磨量を多めにしても、傷１１ｚ内に第１の導電膜１７と第２の導電膜１８とが残ることがある。
【００４０】
続いて、図５（ａ）に示すように、コンタクトプラグ１８ａと第１の層間絶縁膜１１の各々の上に第２の層間絶縁膜１９を１５０nm〜３００nm程度の厚さに形成する。第２の絶縁膜１８としては、デバイスの高速化を図るために酸化シリコン膜よりも誘電率が低い低誘電率絶縁膜を形成するのが好ましく、本例では第２の層間絶縁膜１９としてSiOC膜を形成する。
【００４１】
その後に、第２の層間絶縁膜１９の上にCVD法で炭化シリコン（SiC）膜を３０nm〜７０nm程度の厚さに形成し、その炭化シリコン膜を第１の反射防止絶縁膜２０とする。なお、炭化シリコン膜に代えて窒化シリコン（SiN）膜を第１の反射防止絶縁膜２０として形成してもよい。
【００４２】
続いて、図５（ｂ）に示すように、第１の反射防止絶縁膜２０の上にフォトレジストを塗布し、それを露光、現像することにより開口２１ａを備えた第２のレジスト膜２１を形成する。
【００４３】
更に、その開口２１ａを通じて第２の層間絶縁膜１９と第１の反射防止絶縁膜２０とをドライエッチングし、第１の配線溝１９ａを形成する。
【００４４】
その後に、第２のレジスト膜２１をアッシングして除去する。
【００４５】
次に、図６（ａ）に示すように、第１の配線溝１９ａの内面と第１の反射防止絶縁膜２０の上面にバリアメタル膜２３としてスパッタ法で窒化タンタル膜を５nm〜３０nm程度の厚さに形成する。なお、窒化タンタル膜に代えて、チタン膜、窒化チタン膜、及びタンタル膜のいずれかをバリアメタル膜２３として形成してもよい。
【００４６】
次いで、図６（ｂ）に示すように、バリアメタル膜２３の上に不図示の銅膜をスパッタ法で形成した後、その銅膜を給電層にする電解めっき法により第３の導電膜２４として銅めっき膜を形成し、その第３の導電膜２４で第１の配線溝１９ａを埋め込む。
【００４７】
なお、第３の導電膜２４は銅めっき膜に限定されず、第３の導電膜２４としてスパッタ法でアルミニウム膜を形成してもよい。
【００４８】
そして、図７に示すように、第１の反射防止絶縁膜２０の上の余分なバリアメタル膜２３と第３の導電膜２４とをCMPで研磨して除去し、これらの膜を第１の配線溝１９ａ内にのみ第１の配線２４ａとして残す。なお、このように研磨により溝内に配線を形成する方法はダマシン法と呼ばれる。
【００４９】
以上により、この調査に使用した半導体装置の基本構造が完成した。
【００５０】
上記の例では、図４（ｂ）に示したように、CMPで生じた傷１１ｚに第１の導電膜１７と第２の導電膜１８とが残ってしまうことがある。
【００５１】
図８は、図４（ｂ）の工程を終了した後の第１の層間絶縁膜１１の上面のSEM(Scanning Electron Microscope)像を基にして描いた平面図である。
【００５２】
図８に示すように、傷１１ｚは平面視で線状であり、第１の層間絶縁膜１１の一部においては複数のコンタクトプラグ１８ａにまたがって傷１１ｚが形成されている。こうなると、複数のコンタクトプラグ１８ａ同士が、傷１１ｚ内に残る第１の導電膜１７や第２の導電膜１８によって電気的にショートし、半導体装置が不良となってしまう。
【００５３】
このようなショートを防止するには、傷１１ｚ内の第１の導電膜１７と第２の導電膜１８とを除去すればよいと考えられる。但し、第１の導電膜１７と第２の導電膜１８を除去する際にコンタクトプラグ１８ａにダメージが入ると、コンタクトプラグ１８ａにコンタクト不良が発生するおそれがある。
【００５４】
以下に、そのようなコンタクト不良を抑制しつつ、コンタクトプラグ１８ａ同士のショートを防止することができる実施形態について説明する。
【００５５】
（第１実施形態）
図９〜図１３は、第１実施形態に係る半導体装置の製造途中の断面図である。なお、図９〜図１３において、図１〜図７で説明したのと同じ要素にはこれらの図面におけるのと同じ符号を付し、以下ではその説明を省略する。
【００５６】
本実施形態では、まず、図１（ａ）〜図３（ｂ）に示す工程を行うことにより、図９（ａ）に示すように、第１の層間絶縁膜１１の上面１１ｘとコンタクトホール１１ａの内面に第１の導電膜１７を形成する。
【００５７】
また、この時点では、図２（ａ）の工程で第１の層間絶縁膜１１に対してCMPを行ったことが原因で上面１１ｘに傷１１ｚが形成されており、その傷１１ｚにも上記の第１の導電膜１７が形成されている。
【００５８】
次いで、図９（ｂ）に示すように、第１の導電膜１７の上にマスク膜３０を形成する。マスク膜３０の材料としては樹脂又はフォトレジストがある。このうち、フォトレジストは入手が容易であるためマスク膜３０の材料として特に好適である。フォトレジストを使用する場合、フォトレジストの塗膜を形成した後、その塗膜をベークすることによりマスク膜３０を形成し得る。
【００５９】
続いて、図１０（ａ）に示すように、RIEでマスク膜３０の全面をエッチバックすることにより、コンタクトホール１１ａ内にマスク膜３０を残しながら、第１の層間絶縁膜１１の上面１１ｘの上方のマスク膜３０を除去する。
【００６０】
このRIEの条件は特に限定されない。本実施形態では、エッチングガスとして流量が９５０sccmのO2ガスをエッチングチャンバに供給すると共に、そのエッチングチャンバ内の圧力を約２００mTorrに保持する。そして、基板温度を２５℃に維持し、上記のO2ガスに周波数が１３．５６MHzでパワーが６００Wの高周波電力を印加することにより酸素プラズマを生成し、上記のRIEを行う。
【００６１】
次に、図１０（ｂ）に示すように、マスク膜３０で覆われていない部分の第１の導電膜１７を不図示のICP(Inductively Coupled Plasma)エッチングチャンバ内でエッチングして除去することにより、第１の層間絶縁膜１１の上面１１ｘと傷１１ｚとを露出させる。
【００６２】
本工程におけるエッチングガスとしては、BCl3ガス、Cl2ガス、CHF3ガス、及びArガスの混合ガスを使用し得る。これらのガスの流量は、例えば、BCl3ガスが８０sccm、Cl2ガスが２００sccm、CHF3ガスが１０sccm、Arガスが８０sccmである。
【００６３】
本実施形態では、これらのガスをICPエッチングチャンバに供給しながら、エッチングチャンバ内の圧力を６mTorrに維持する。また、シリコン基板１側に周波数が１３．５６MHz又は８００Hzでパワーが１２５Wのバイアス用の高周波電力を印加すると共に、エッチングガスに周波数が１３．５６MHzでパワーが７００Wのプラズマ化用の高周波電力を印加してこのエッチングを行う。
【００６４】
なお、RIEに代えてウエットエッチングにより本工程を行ってもよい。そのウエットエッチングで使用し得るエッチング液としては、例えば、硝酸系の液がある。
【００６５】
この後に、図１１（ａ）に示すように、アンモニアガスと窒素ガスとの混合ガスをエッチングガスとして使用するRIEによりコンタクトホール１１ａ内のマスク膜３０をドライエッチングして除去する。
【００６６】
そのエッチングガスの流量は特に限定されないが、本実施形態ではアンモニアガスの流量を３００sccm、窒素ガスの流量を５０sccmとし、エッチングチャンバ内の圧力を３００mTorrに維持する。また、そのエッチングチャンバ内に周波数が１３．５６MHzでパワーが１００Wの高周波電力を印加することによりエッチングガスをプラズマ化し、上記のRIEを行う。
【００６７】
続いて、図１１（ｂ）に示すように、コンタクトホール１１ａ内に残された第１の導電膜１７の上に熱CVD法でタングステン膜を形成し、そのタングステン膜をコンタクトプラグ１８ａとする。なお、タングステン膜は第２の導電膜の一例である。
【００６８】
そのタングステン膜の成長方法としては、図４（ａ）のようにシリコン基板１の上側全面にタングステン膜を成長させる方法の他に、導電膜の上にのみタングステン膜を選択的に成長させる選択成長法がある。
【００６９】
本実施形態ではその選択成長法を採用することにより、第１の導電膜１７の上のみにタングステン膜を選択的に成長させ、第１の層間絶縁膜１１の上にはタングステン膜を成長させない。
【００７０】
そのタングステン膜の成膜条件は特に限定されない。但し、図４（ａ）のようにシリコン基板１の上側全面にタングステン膜を形成する場合と比較して、基板温度の低温化、シランガスの低流量化、成膜雰囲気の低圧化等により、第１の絶縁膜１１の上にタングステン膜が形成されるのを防止し易くなる。
【００７１】
そこで、本実施形態では、このタングステン膜を成膜するときの基板温度を３００℃とすると共に、成膜雰囲気の圧力を３００mTorrとする。また、そのタングステン膜の成膜ガスとして、流量が５０sccmの六フッ化タングステンガスと、流量が２００sccmの水素ガスと、流量が１０sccmのシランガスとの混合ガスを使用する。
【００７２】
このような条件を採用することで、第１の導電膜１７が形成されていない傷１１ｚにはタングステン膜が埋め込まれず、複数のコンタクトプラグ１８ａ同士が傷１１ｚ内のタングステン膜で電気的に接続される危険性を低減できる。
【００７３】
次いで、図１２に示すように、図５（ａ）〜図７と同じ工程を行うことにより、第２の層間絶縁膜１９と第１の反射防止絶縁膜２０とをこの順に形成し、これらの絶縁膜にダマシン法で第１の配線２４ａを埋め込む。
【００７４】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００７５】
まず、第１の配線２４ａと第１の反射防止絶縁膜２０の各々の上にCVD法で第３の層間絶縁膜３２としてSiOC膜を１５０nm〜２５０nmの厚さに形成する。
【００７６】
そして、その第３の層間絶縁膜３２をパターニングすることにより第１の配線２４ａの上にホール３２ａを形成し、そのホール３２ａ内に導体プラグ３３を形成する。導体プラグ３３は、コンタクトプラグ１８ａと同様に、ホール３２ａ内にグルー膜とタングステン膜とをこの順に形成した後、第３の層間絶縁膜３２の上の余分なグルー膜とタングステン膜とをCMPで研磨して除去することにより形成される。
【００７７】
更に、導体プラグ３３と第３の層間絶縁膜３２の上に、CVD法で第４の層間絶縁膜３４と第２の反射防止絶縁膜３５をこの順に形成する。このうち、第４の層間絶縁膜３４は膜厚が１５０nm〜３００nm程度のSiOC膜であり、第２の反射防止絶縁膜３５は膜厚が５０nm〜１００nm程度の炭化シリコン膜又は窒化シリコン膜である。
【００７８】
そして、第４の層間絶縁膜３４と第２の反射防止絶縁膜３５をパターニングしてこれら絶縁膜に第２の配線溝３４ａを形成する。その後に、第２の配線溝３４ａに第２の配線４０としてダマシン法で銅めっき膜を埋め込む。なお、第２の配線４０は銅めっき膜に限定されず、第２の配線４０としてスパッタ法でアルミニウム膜を形成してもよい。
【００７９】
以上により、本実施形態に係る半導体装置の基本構造が完成する。
【００８０】
上記した本実施形態によれば、図１０（ｂ）の工程で傷１１ｚ内の第１の導電膜１７を除去するので、図１１（ｂ）の工程において選択成長法でタングステン膜を形成するときに、傷１１ｚ内にタングステン膜が成長しない。
【００８１】
図１４は、本実施形態において傷１１ｚが形成された第１の層間絶縁膜１１の上面を模式的に表す平面図である。
【００８２】
図１４に示すように、複数のコンタクトプラグ１８ａにまたがって傷１１ｚが形成されていても、上記のように傷１１ｚ内にタングステン膜が存在しないので、そのタングステン膜によってコンタクトプラグ１８ａ同士が電気的にショートする危険性が低減できる。
【００８３】
これにより、コンタクトプラグ１８ａ同士のショートが原因で半導体装置が不良となるのを抑制でき、半導体装置の歩留まりを向上させることができる。
【００８４】
しかも、この方法によれば、図１１（ｂ）の工程でコンタクトプラグ１８ａを形成した時点で既に傷１１ｚ内にタングステンが存在しない。そのため、コンタクトプラグ１８ａを形成した後に、傷１１ｚ内のタングステンを除去する目的でプラズマエッチングを行う必要がなく、そのプラズマエッチングによりコンタクトプラグ１８ａがダメージを受けてコンタクト不良が生じるおそれもない。
【００８５】
なお、本実施形態では第１の層間絶縁膜１１の上面１１ｘの傷１１ｚにタングステン膜が埋め込まれるのを防止したが、これを第１の層間絶縁膜１１よりも上の層間絶縁膜に適用してもよい。これについては後述の第２実施形態でも同様である。
【００８６】
（第２実施形態）
第１実施形態では、図１０（ａ）に示したように、マスク膜３０をエッチバックすることにより、コンタクトホール１１ａ内にのみマスク膜３０を残した。
【００８７】
これに対し、本実施形態では、以下のようにしてフォトレジストを露光、現像することにより、コンタクトホール１１ａ内にのみマスク膜を残す。
【００８８】
図１５〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１５〜図１８において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【００８９】
本実施形態に係る半導体装置を製造するには、まず、図１（ａ）〜図３（ｂ）に示した工程を行うことにより、図１５（ａ）に示すように、第１の層間絶縁膜１１の上面１１ｘとコンタクトホール１１ａの内面に第１の導電膜１７を形成する。
【００９０】
次いで、図１５（ｂ）に示すように、第１の導電膜１７の上にネガ型のフォトレジスト４１を塗布し、そのフォトレジスト４１でコンタクトホール１１ａを埋めた後、フォトレジスト４１を加熱してベークする。
【００９１】
次に、図１６（ａ）に示すように、コンタクトホール１１ａ内のフォトレジスト４１に露光光Lを照射することによりフォトレジスト４１を露光する。なお、コンタクトホール１１ａの外側のフォトレジスト４１には露光光Lを照射せず、当該フォトレジスト４１を未露光の状態とする。
【００９２】
フォトレジスト４１の表面での露光光Lの照射領域は不図示のレチクルにより定まるが、そのレチクルとしてコンタクトホール１１ａ用のレチクルを使うことで、本工程に専用のレチクルを作製する必要がなくなり、半導体装置のコストを低廉化することができる。
【００９３】
また、上記のフォトレジスト４１はネガ型であるが、これに代えてポジ型のフォトレジスト４１を用いてもよい。
【００９４】
図１９は、ポジ型のフォトレジスト４１を用いた場合の露光光Lの照射領域を示す断面図である。図１９に示すように、この場合は、コンタクトホール１１ａの外側のフォトレジスト４１を露光光Lで露光し、コンタクトホール１１ａ内のフォトレジスト４１には露光光Lを照射せずに当該フォトレジスト４１を未露光の状態とする。
【００９５】
次に、図１６（ｂ）に示すように、フォトレジスト４１を現像することにより、コンタクトホール１１ａ内にフォトレジスト４１をマスク膜４１ａとして残しながら、第１の層間絶縁膜１１の上面１１ｘの上方のフォトレジスト４１を除去する。
【００９６】
そして、図１７（ａ）に示すように、マスク膜４１ａで覆われていない部分の第１の導電膜１７を不図示のICPエッチングチャンバ内でエッチングして除去することにより、第１の層間絶縁膜１１の上面１１ｘと傷１１ｚとを露出させる。
【００９７】
本工程のエッチング条件は特に限定されない。本実施形態ではこのエッチングのエッチングガスとしてBCl3ガス、Cl2ガス、CHF3ガス、及びArガスの混合ガスを使用する。そして、BCl3ガスの流量を８０sccm、Cl2ガスの流量を２００sccm、CHF3ガスの流量を１０sccm、Arガスの流量を８０sccmとする。
【００９８】
更に、これらのガスをICPエッチングチャンバに供給しながら、エッチングチャンバ内の圧力を６mTorrに維持する。また、シリコン基板１側に周波数が１３．５６MHzでパワーが１２５Wのバイアス用の高周波電力を印加すると共に、エッチングガスに周波数が１３．５６MHzでパワーが７００Wのプラズマ化用の高周波電力を印加してこのエッチングを行う。
【００９９】
なお、第１実施形態と同様に、RIEに代えてウエットエッチングにより本工程を行ってもよい。
【０１００】
次いで、図１７（ｂ）に示すように、アンモニアガスと窒素ガスとの混合ガスをエッチングガスとして使用するRIEによりコンタクトホール１１ａ内のマスク膜４１ａをドライエッチングして除去する。
【０１０１】
なお、そのエッチング条件は第１実施形態の図１１（ａ）におけるのと同じなのでここでは省略する。
【０１０２】
そして、図１８に示すように、第１実施形態の図１１（ｂ）におけるのと同じ条件の選択成長法により、コンタクトホール１１ａ内に残存する第１の導電膜１７の上に熱CVD法でタングステン膜を形成し、そのタングステン膜をコンタクトプラグ１８ａとする。
【０１０３】
第１実施形態で説明したように、選択成長法では第１の導電膜１７の上にのみタングステン膜が成長し、傷１１ｚ内にはタングステン膜が成長しない。
【０１０４】
この後は、第１実施形態で説明した図１２〜図１３と同じ工程を行うことにより、本実施形態に係る半導体装置の基本構造を完成させる。
【０１０５】
以上説明した本実施形態においても、傷１１ｚ内にタングステン膜を成長させないので、傷１１ｚ内のタングステン膜が原因で複数のコンタクトプラグ１８ａ同士が電気的にショートする危険性を低減できる。
【０１０６】
上記した各実施形態に関し、更に以下の付記を開示する。
【０１０７】
（付記１）  半導体基板の上方に第１の絶縁膜を形成する工程と、
化学機械研磨法により前記第１の絶縁膜の上面を研磨する工程と、
前記研磨の後、前記第１の絶縁膜に第１のホールを形成する工程と、
前記第１の絶縁膜の上面と前記第１のホールの内面に第１の導電膜を形成する工程と、
前記第１のホールの内面に前記第１の導電膜を残しながら、前記第１の絶縁膜の前記上面の前記第１の導電膜を除去する工程と、
前記第１の導電膜を除去する工程の後、前記第１のホール内の前記第１の導電膜の上に第２の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０８】
（付記２）  前記２の導電膜を形成する工程において、前記第１の導電膜の上に選択的に、前記第２の導電膜としてタングステン膜を成長させることを特徴とする付記１に記載の半導体装置の製造方法。
【０１０９】
（付記３）  前記第１の導電膜を除去する工程は、
前記第１のホールの前記内面の前記第１の導電膜を覆うマスク膜を形成する工程と、
前記第１の絶縁膜の前記上面において、前記マスク膜で覆われていない部分の前記第１の導電膜をエッチングして除去する工程とを有することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１１０】
（付記４）  前記マスク膜を形成する工程は、
前記第１の導電膜の上に前記マスク膜を形成する工程と、
前記マスク膜をエッチバックすることにより、前記第１のホール内に前記マスク膜を残しながら、前記第１の絶縁膜の前記上面の上方の前記マスク膜を除去する工程とを有することを特徴とする付記３に記載の半導体装置の製造方法。
【０１１１】
（付記５）  前記マスク膜の材料として樹脂又はフォトレジストを使用することを特徴とする付記４に記載の半導体装置の製造方法。
【０１１２】
（付記６）  前記マスク膜を形成する工程は、
前記第１の導電膜の上にフォトレジストを塗布する工程と、
前記フォトレジストを露光する工程と、
前記露光の後、前記フォトレジストを現像することにより、前記第１のホール内に前記フォトレジストを前記マスク膜として残しながら、前記第１の絶縁膜の上方から前記フォトレジストを除去することを特徴とする付記３に記載の半導体装置の製造方法。
【０１１３】
（付記７）  前記フォトレジストはネガ型であり、
前記フォトレジストを露光する工程において、前記第１のホール内の前記フォトレジストを露光し、前記第１のホールの外側の前記フォトレジストは未露光とすることを特徴とする付記６に記載の半導体装置の製造方法。
【０１１４】
（付記８）  前記フォトレジストはポジ型であり、
前記フォトレジストを露光する工程において、前記第１のホールの外側の前記フォトレジストを露光し、前記第１のホール内の前記フォトレジストは未露光とすることを特徴とする半導体装置の製造方法。
【０１１５】
（付記９）  前記第１の導電膜は、チタン膜、タンタル膜、窒化チタン膜、及び窒化タンタル膜のいずれかの単層膜、又はこれらの積層膜であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【０１１６】
（付記１０）  前記第２の導電膜を形成する工程の後、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第２のホールを形成する工程と、
前記第２のホールの内部に第３の導電膜を形成する工程と
を更に有することを特徴とする付記１乃至９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０１１７】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６…n型ソースドレインエクステンション、７…絶縁性サイドウォール、８…n型ソースドレイン領域、９…金属シリサイド層、１１…第１の層間絶縁膜、１１ａ…コンタクトホール、１１ｘ…上面、１１ｙ…凸部、１１ｚ…傷、１５…第１のレジスト膜、１５ａ…開口、１７…第１の導電膜、１８…第２の導電膜、１８ａ…コンタクトプラグ、１９…第２の層間絶縁膜、１９ａ…第１の配線溝、２０…第１の反射防止絶縁膜、２１…第２のレジスト膜、２１ａ…開口、２３…バリアメタル膜、２４…第３の導電膜、２４ａ…第１の配線、３０…マスク膜、３２…第３の層間絶縁膜、３２ａ…ホール、３３…導体プラグ、３４…第４の層間絶縁膜、３５…第２の反射防止絶縁膜、４０…第２の配線、４１…フォトレジスト、４１ａ…マスク膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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