(57)【要約】【課題】専用プロセスを用いずにトランジスタ回路の高耐圧化を実現する。【解決手段】トランジスタ回路３１は、オフ電圧ＶＯＦＦ（負→正）が印加されるノードｎｄ１と、負電圧ＶＳＳが印加されるノードｎｄ２と、接地電圧ＧＮＤが印加されるノードｎｄ３と、ノードｎｄ１とノードｎｄ２との間に直列接続された複数のＣＭＯＳＦＥＴ３１１〜３１３と、ノードｎｄ１とノードｎｄ３との間に印加される電圧を分圧してＣＭＯＳＦＥＴ３１１〜３１３のゲート電圧Ｖｇ１〜Ｖｇ３を生成するゲート電圧生成部３１４と、を有する。【選択図】図３
2013207700.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧が印加される第１ノードと、
前記第１電圧以下の第２電圧が印加される第２ノードと、
接地電圧以上の第３電圧が印加される第３ノードと、
前記第１ノードと前記第２ノードとの間に直列接続された複数のＣＭＯＳＦＥＴと、
前記第１ノードと前記第３ノードとの間に印加される電圧を分圧して各ＣＭＯＳＦＥＴのゲート電圧を生成するゲート電圧生成部と、
を有することを特徴とするトランジスタ回路。
【請求項２】
前記ゲート電圧生成部は、前記第１ノードと前記第３ノードとの間に接続された抵抗ラダーを含むことを特徴とする請求項１に記載のトランジスタ回路。
【請求項３】
前記ゲート電圧生成部は、ゲートが前記抵抗ラダーに接続されてソースが前記ＣＭＯＳＦＥＴのゲートに接続されたトランジスタを含むことを特徴とする請求項２に記載のトランジスタ回路。
【請求項４】
前記第２電圧は負電圧であり、前記第１電圧は前記負電圧から正電圧まで変化する電圧であることを特徴とする請求項３に記載のトランジスタ回路。
【請求項５】
前記複数のＣＭＯＳＦＥＴは、いずれもフローティングＮＭＯＳＦＥＴであることを特徴とする請求項４に記載のトランジスタ回路。
【請求項６】
前記フローティングＮＭＯＳＦＥＴは、
ｐ型半導体基板と、
前記ｐ型半導体基板上に形成されたｎ型ウェルと、
前記ｎ型ウェル内に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されたｎ型ソース領域及びｎ型ドレイン領域と、
前記ｎ型ソース領域と前記ｎ型ドレイン領域との間に挟まれたチャネル領域上に形成されたゲート電極と、
を有することを特徴とする請求項５に記載のトランジスタ回路。
【請求項７】
前記ｐ型ウェルは、前記ｎ型ウェルによって前記ｐ型半導体基板から電気的に絶縁されていることを特徴とする請求項６に記載のトランジスタ回路。
【請求項８】
前記ｐ型半導体基板は、接地端に接続されていることを特徴とする請求項７に記載のトランジスタ回路。
【請求項９】
前記ｎ型ウェルは、
前記ｐ型半導体基板内に埋込形成されたｎ型埋込絶縁層と、
前記ｎ型埋込絶縁層を取り囲むように前記ｐ型半導体基板の表層まで積層形成されたｎ型エピタキシャル絶縁層と、
を含むことを特徴とする請求項８に記載のトランジスタ回路。
【請求項１０】
前記フローティングＮＭＯＳＦＥＴは、前記ｐ型ウェルと前記ｎ型埋込絶縁層との間に形成されたｐ型低絶縁層を有することを特徴とする請求項９に記載のトランジスタ回路。
【請求項１１】
正電圧を生成する正電圧生成回路と、
負電圧を生成する負電圧生成回路と、
前記正電圧が印加される第１外部端子と、
前記負電圧が印加される第２外部端子と、
前記負電圧または前記正電圧が印加される第３外部端子と、
通常動作時には前記第３外部端子に前記負電圧を印加してオフシーケンス時には前記第３外部端子に前記正電圧を印加する放電制御回路と、
を有し、
前記放電制御回路は、前記第２外部端子と前記第３外部端子との間に接続された請求項１０に記載のトランジスタ回路を含むことを特徴とする電源装置。
【請求項１２】
前記放電制御回路は、
前記第１外部端子と前記第３外部端子との間に接続されたＰＭＯＳＦＥＴと、
前記ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたＮＭＯＳＦＥＴと、
前記第１外部端子と前記ＰＭＯＳＦＥＴのゲートとの間に接続された抵抗と、
をさらに含むことを特徴とする請求項１１に記載の電源装置。
【請求項１３】
液晶表示パネルと、
前記液晶表示パネルを駆動するドライバと、
前記ドライバに正電圧及び負電圧を供給する請求項１２に記載の電源装置と、
を有することを特徴とする表示装置。
【請求項１４】
請求項１３に記載の表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳＦＥＴ［complementary metal oxide semiconductor field effect transistor］を用いたトランジスタ回路の高耐圧化に関するものである。
【背景技術】
【０００２】
多数のＭＯＳＦＥＴを集積化した半導体集積回路装置には、その用途（例えば正電圧と負電圧の両方を扱う用途）によって、ＭＯＳＦＥＴの高耐圧化を要求される場合がある。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２２３２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＭＯＳＦＥＴ［double-diffused MOSFET］は、一般的なＣＭＯＳＦＥＴに比べて高耐圧化を実現しやすいので、高耐圧化が必要な部分にはＤＭＯＳＦＥＴが多く用いられる。しかしながら、図９で示すように、Ｎチャネル型ＤＭＯＳＦＥＴ２００は、そのデバイス構造上、ｎ型ドレイン領域２０２がｐ型半導体基板２０１に接しているので、ｎ型ドレイン領域２０２にｐ型半導体基板２０１よりも低電圧を印加することはできなかった。従って、ｐ型半導体基板２０１に接地電圧ＧＮＤが印加されている場合には、Ｎチャネル型ＤＭＯＳＦＥＴ２００で負電圧を扱うことができなかった。
【０００６】
一方、図１０で示すように、Ｎチャネル型ＣＭＯＳＦＥＴ３００であれば、正電圧または接地電圧ＧＮＤが印加されるｎ型ウェル３０２を用いて、ｐ型ウェル（バックゲート領域）３０３、ｎ型ドレイン領域３０４、ｎ型ソース領域３０５、及び、ゲート電極３０６をｐ型半導体基板３０１から電気的に絶縁された状態（フローティング状態）とすることができるので、負電圧を扱うことが可能である。しかしながら、Ｎチャネル型ＣＭＯＳＦＥＴ３００において、ｐ型半導体基板３０１とｎ型ウェル３０２との間は高耐圧化しやすいが、他の部分（ｎ型ウェル３０２とｐ型ウェル３０３との間、ｎ型ドレイン領域３０４とｐ型ウェル３０３、ｎ型ソース領域３０５、及び、ゲート電極３０６との間、ｎ型ソース領域３０５とｐ型ウェル３０３及びゲート電極３０６との間、並びに、ｐ型ウェル３０３とゲート電極３０６との間）については高耐圧化が困難であった。なお、高耐圧化に特化した専用プロセスを用いれば、Ｎチャネル型ＣＭＯＳＦＥＴ３００を高耐圧化することも可能であるが、工程数の増大やコストアップを招くという問題があった。
【０００７】
本発明は、本願の発明者らにより見出された上記の問題に鑑み、専用プロセスを用いずに高耐圧化を実現することが可能なトランジスタ回路、並びに、これを用いた電源装置、表示装置、及び、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本明細書中に開示されたトランジスタ回路は、第１電圧が印加される第１ノードと、前記第１電圧以下の第２電圧が印加される第２ノードと、接地電圧以上の第３電圧が印加される第３ノードと、前記第１ノードと前記第２ノードとの間に直列接続された複数のＣＭＯＳＦＥＴと、前記第１ノードと前記第３ノードとの間に印加される電圧を分圧して各ＣＭＯＳＦＥＴのゲート電圧を生成するゲート電圧生成部とを有する構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成るトランジスタ回路において、前記ゲート電圧生成部は、前記第１ノードと前記第３ノードの間に接続された抵抗ラダーを含む構成（第２の構成）にするとよい。
【００１０】
また、上記第２の構成から成るトランジスタ回路において、前記ゲート電圧生成部は、ゲートが前記抵抗ラダーに接続されてソースが前記ＣＭＯＳＦＥＴのゲートに接続されたトランジスタを含む構成（第３の構成）にするとよい。
【００１１】
また、上記第３の構成から成るトランジスタ回路において、前記第２電圧は負電圧であり、前記第１電圧は前記負電圧から正電圧まで変化する電圧である構成（第４の構成）にするとよい。
【００１２】
また、上記第４の構成から成るトランジスタ回路において、前記複数のＣＭＯＳＦＥＴは、いずれもフローティングＮＭＯＳＦＥＴである構成（第５の構成）にするとよい。
【００１３】
また、上記第５の構成から成るトランジスタ回路において、前記フローティングＮＭＯＳＦＥＴは、ｐ型半導体基板と、前記ｐ型半導体基板上に形成されたｎ型ウェルと、前記ｎ型ウェル内に形成されたｐ型ウェルと、前記ｐ型ウェル内に形成されたｎ型ソース領域及びｎ型ドレイン領域と、前記ｎ型ソース領域と前記ｎ型ドレイン領域との間に挟まれたチャネル領域上に形成されたゲート電極と、を有する構成（第６の構成）にするとよい。
【００１４】
また、上記第６の構成から成るトランジスタ回路において、前記ｐ型ウェルは、前記ｎ型ウェルによって前記ｐ型半導体基板から電気的に絶縁されている構成（第７の構成）にするとよい。
【００１５】
また、上記第７の構成から成るトランジスタ回路において、前記ｐ型半導体基板は、接地端に接続されている構成（第８の構成）にするとよい。
【００１６】
また、上記第８の構成から成るトランジスタ回路において、前記ｎ型ウェルは、前記ｐ型半導体基板内に埋込形成されたｎ型埋込絶縁層と、前記ｎ型埋込絶縁層を取り囲むように前記ｐ型半導体基板の表層まで積層形成されたｎ型エピタキシャル絶縁層と、を含む構成（第９の構成）にするとよい。
【００１７】
また、上記第９の構成から成るトランジスタ回路において、前記フローティングＮＭＯＳＦＥＴは、前記ｐ型ウェルと前記ｎ型埋込絶縁層との間に形成されたｐ型低絶縁層を有する構成（第１０の構成）にするとよい。
【００１８】
また、本明細書中に開示された電源装置は、正電圧を生成する正電圧生成回路と、負電圧を生成する負電圧生成回路と、前記正電圧が印加される第１外部端子と、前記負電圧が印加される第２外部端子と、前記負電圧または前記正電圧が印加される第３外部端子と、通常動作時には前記第３外部端子に前記負電圧を印加してオフシーケンス時には前記第３外部端子に前記正電圧を印加する放電制御回路と、を有し、前記放電制御回路は、前記第２外部端子と前記第３外部端子との間に接続された上記第１０の構成から成るトランジスタ回路を含む構成（第１１の構成）とされている。
【００１９】
なお、上記第１１の構成から成る電源装置において、前記放電制御回路は、前記第１外部端子と前記第３外部端子との間に接続されたＰＭＯＳＦＥＴと、前記ＰＭＯＳＦＥＴのゲートと接地端との間に接続されたＮＭＯＳＦＥＴと、前記第１外部端子と前記ＰＭＯＳＦＥＴのゲートとの間に接続された抵抗と、をさらに含む構成（第１２の構成）にするとよい。
【００２０】
また、本明細書中に開示された表示装置は、液晶表示パネルと、前記液晶表示パネルを駆動するドライバと、前記ドライバに正電圧及び負電圧を供給する上記第１２の構成から成る電源装置と、を有する構成（第１３の構成）とされている。
【００２１】
また、本明細書中に開示された電子機器は、上記第１３の構成から成る表示装置を有する構成（第１４の構成）とされている。
【発明の効果】
【００２２】
本明細書中に開示された技術によれば、専用プロセスを用いずに高耐圧化を実現することが可能なトランジスタ回路、並びに、これを用いた電源装置、表示装置、及び、電子機器を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】表示装置の一構成例を示すブロック図
【図２】オフシーケンス時の出力挙動を示すタイムチャート
【図３】トランジスタ回路の第１構成例を示す回路図
【図４】フローティングＮＭＯＳＦＥＴ３１１〜３１３の縦断面図及び上面図
【図５】オフシーケンス時の出力挙動（第１例）を示すタイムチャート
【図６】トランジスタ回路の第２構成例を示す回路図
【図７】オフシーケンス時の出力挙動（第２例）を示すタイムチャート
【図８】電子機器（タブレットＰＣ）の外観図
【図９】Ｎチャネル型ＤＭＯＳＦＥＴの縦断面図
【図１０】Ｎチャネル型ＣＭＯＳＦＥＴの縦断面図
【発明を実施するための形態】
【００２４】
＜表示装置＞
図１は、表示装置の一構成例を示すブロック図である。本構成例の表示装置１００は、液晶表示パネル１と、液晶表示パネル１を駆動するドライバ２と、ドライバ２にオン電圧ＶＯＮ及びオフ電圧ＶＯＦＦを供給する電源装置３と、を有する。
【００２５】
電源装置３は、正電圧生成回路１０と、負電圧生成回路２０と、放電制御回路３０と、を有する半導体集積回路装置である。また、電源装置３は、装置外部との電気的な接続を確立する手段として外部端子Ｔ１〜Ｔ３を有する。
【００２６】
外部端子Ｔ１は、オン電圧ＶＯＮ（正電圧）が印加される第１外部端子である。外部端子Ｔ２は、オフ電圧ＶＯＦＦ（通常動作時は負電圧ＶＳＳ、オフシーケンス時はオン電圧ＶＯＮ）が印加される第２外部端子である。外部端子Ｔ３は、負電圧ＶＳＳが印加される第３外部端子である。なお、外部端子Ｔ１及びＴ３には、それぞれ出力平滑用のキャパシタＣ１及びＣ２が接続されている。
【００２７】
正電圧生成回路１０は、オン電圧ＶＯＮを生成して外部端子Ｔ１に出力する。正電圧生成回路１０は、制御信号ＣＴＬがローレベル（出力イネーブル時の論理レベル）であるときにオン電圧ＶＯＮを生成し、制御信号ＣＴＬがハイレベル（出力ディセーブル時の論理レベル）であるときにオン電圧ＶＯＮの生成を停止する。なお、正電圧生成回路１０及び正電圧生成回路１０としては、スイッチングレギュレータなどを用いることができる。
【００２８】
負電圧生成回路２０は、負電圧ＶＳＳを生成して外部端子Ｔ３に出力する。負電圧生成回路２０は、制御信号ＣＴＬがローレベルであるときに負電圧ＶＳＳを生成し、制御信号ＣＴＬがハイレベルであるときに負電圧ＶＳＳの生成を停止する。負電圧生成回路２０としては、負出力チャージポンプなどを用いることができる。
【００２９】
放電制御回路３０は、ＮＭＯＳＦＥＴ３１及び３２と、ＰＭＯＳＦＥＴ３３と、抵抗３４とを含む。ＮＭＯＳＦＥＴ３１のドレインは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３１のソースは、外部端子Ｔ３に接続されている。ＮＭＯＳＦＥＴ３１のゲートは、接地電圧ＧＮＤの印加端に接続されている。ＮＭＯＳＦＥＴ３２のドレインは、ＰＭＯＳＦＥＴ３３のゲートに接続されている。ＮＭＯＳＦＥＴ３２のソースは、接地電圧ＧＮＤの印加端に接続されている。ＮＭＯＳＦＥＴ３２のゲートは、制御信号ＣＴＬの印加端に接続されている。ＰＭＯＳＦＥＴ３３のソースは、外部端子Ｔ１に接続されている。ＰＭＯＳＦＥＴ３３のドレインは、外部端子Ｔ２に接続されている。抵抗３４の第１端は外部端子Ｔ１に接続されている。抵抗３４の第２端は、ＰＭＯＳＦＥＴ３３のゲートに接続されている。
【００３０】
上記構成から成る放電制御回路３０は、電源装置３の通常動作時（制御信号ＣＴＬがローレベルであるとき）には、外部端子Ｔ３に負電圧ＶＳＳを印加する一方、電源装置３のオフシーケンス時（制御信号ＣＴＬがハイレベルであるとき）には、外部端子Ｔ３にオン電圧ＶＯＮを印加するように、外部端子Ｔ２への電圧印加経路を切り替える。
【００３１】
図２は電源装置３のオフシーケンス時における出力挙動を示すタイムチャートであり、上から順に、オン電圧ＶＯＮ、接地電圧ＧＮＤ、オフ電圧ＶＯＦＦ、及び、負電圧ＶＳＳが描写されている。
【００３２】
通常動作時（時刻ｔ１以前）には、制御信号ＣＴＬがローレベルとされるので、ＮＭＯＳＦＥＴ３２がオフとなり、ＰＭＯＳＦＥＴ３３がオフとなる。このとき、ＮＭＯＳＦＥＴ３１のゲート・ソース間には、ＮＭＯＳＦＥＴ３１のオンスレッショルド電圧Ｖｔｈを上回る電圧（ＧＮＤ−ＶＳＳ）が印加されるので、ＮＭＯＳＦＥＴ３１がオンとなる。従って、外部端子Ｔ２に印加されるオフ電圧ＶＯＦＦは、負電圧ＶＳＳとほぼ等しくなる。
【００３３】
時刻ｔ１において制御信号ＣＴＬがハイレベルに立ち上げられると、正電圧生成回路１０の出力動作が停止されるので、キャパシタＣ１の自然放電によりオン電圧ＶＯＮ（＝オフ電圧ＶＯＦＦ）が徐々に低下し始める。また、時刻ｔ１において制御信号ＣＴＬがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ３２がオンとなる。このとき、ＰＭＯＳＦＥＴ３３のゲート・ソース間には、ＰＭＯＳＦＥＴ３３のオンスレッショルド電圧Ｖｔｈを上回る電圧（ＶＯＮ−ＧＮＤ）が印加されるので、ＰＭＯＳＦＥＴ３３がオンとなる。その結果、外部端子Ｔ２に印加されるオフ電圧ＶＯＦＦは、ほぼオン電圧ＶＯＮまで急速に引き上げられる。また、時刻ｔ１以降もＮＭＯＳＦＥＴ３１のゲート・ソース間にオンスレッショルド電圧Ｖｔｈを上回る電圧が印加されている限り、ＮＭＯＳＦＥＴ３１はオンし続けるので、負電圧ＶＳＳはオフ電圧ＶＯＦＦに追従して急速に上昇する。その後、ＮＭＯＳＦＥＴ３１のゲート・ソース間に印加される電圧がＮＭＯＳＦＥＴ３１のオンスレッショルド電圧Ｖｔｈを下回ると、ＮＭＯＳＦＥＴ３１がオフとなる。これ以降、負電圧ＶＳＳは、キャパシタＣ２の自然放電に伴って徐々に接地電圧ＧＮＤに近付いていく。
【００３４】
ところで、放電制御回路３０を形成する素子のうち、ＮＭＯＳＦＥＴ３１とＰＭＯＳＦＥＴ３３には、最大でオン電圧ＶＯＮと負電圧ＶＳＳとの差電圧（＝ＶＯＮ−ＶＳＳ）が印加されるので、この差電圧に耐え得るだけの高耐圧化が必要となる。その際、ＰＭＯＳＦＥＴ３３については、Ｐチャネル型ＤＭＯＳＦＥＴを用いることにより、比較的容易に高耐圧化を実現することが可能である。しかしながら、ＮＭＯＳＦＥＴ３１については、先述の理由により、高耐圧化の容易なＮチャネル型ＤＭＯＳＦＥＴを用いることができない。そのため、ＮＭＯＳＦＥＴ３１を単一の素子で形成しようとすると、高耐圧化に特化した専用プロセスを用いてフローティング構造のＮチャネル型ＣＭＯＳＦＥＴを形成しなければならず、工程数の増大やコストアップが招かれてしまう。
【００３５】
上記の課題に鑑み、以下では、複数のＣＭＯＳＦＥＴを直列接続することにより、回路全体としての高耐圧化を実現することが可能なトランジスタ回路を提案する。
【００３６】
＜トランジスタ回路＞
［第１構成例］
図３は、トランジスタ回路の第１構成例を示す回路図である。第１構成例のトランジスタ回路３１Ｘは、先出のＮＭＯＳＦＥＴ３１の代替として機能する回路ブロックであり、ノードｎｄ１〜ｎｄ３と、フローティングＮＭＯＳＦＥＴ３１１〜３１３と、ゲート電圧生成部３１４と、を含む。
【００３７】
ノードｎｄ１は、ＮＭＯＳＦＥＴ３１のドレインに相当する第１ノードであり、オフ電圧ＶＯＦＦが印加される外部端子Ｔ２に接続されている。なお、オフ電圧ＶＯＦＦは、負電圧から正電圧まで変化する第１電圧に相当する。
【００３８】
ノードｎｄ２は、ＮＭＯＳＦＥＴ３１のソースに相当する第２ノードであり、負電圧ＶＳＳが印加される外部端子Ｔ３に接続されている。なお、負電圧ＶＳＳは、第１電圧以下の第２電圧に相当する。
【００３９】
ノードｎｄ３は、ＮＭＯＳＦＥＴ３１のゲートに相当する第３ノードであり、接地電圧ＧＮＤが印加される接地端子に接続されている。なお、接地電圧ＧＮＤは、接地電圧以上の第３電圧に相当する。
【００４０】
フローティングＮＭＯＳＦＥＴ３１１〜３１３は、ノードｎｄ１とノードｎｄ２との間に直列接続されたフローティング構造のＮチャネル型ＣＭＯＳＦＥＴである。なお、図３では、フローティングＮＭＯＳＦＥＴの直列段数を３段とした構成例が示されているが、この直列段数については、トランジスタ回路３１Ｘに要求される耐圧性能を考慮して、２段に減らしてもよいし、逆に、４段以上に増やしてもよい。
【００４１】
ゲート電圧生成部３１４は、ノードｎｄ１とノードｎｄ３との間に印加される電圧を分圧してフローティングＮＭＯＳＦＥＴ３１１〜３１３のゲート電圧Ｖｇ１〜Ｖｇ３を生成する。ゲート電圧生成部３１４は、ノードｎｄ１とノードｎｄ３との間に直列接続された抵抗Ｒ１〜Ｒ３（抵抗ラダーＲＬ）を含む。
【００４２】
次に、上記回路要素の接続関係について具体的に説明する。フローティングＮＭＯＳＦＥＴ３１１のソース及びバックゲートは、いずれもノードｎｄ２に接続されている。フローティングＮＭＯＳＦＥＴ３１１のドレインは、フローティングＮＭＯＳＦＥＴ３１２のソース及びバックゲートに接続されている。フローティングＮＭＯＳＦＥＴ３１１のゲート及びｎ型エピタキシャル絶縁層（後出の図４を参照）は、ノードｎｄ３に接続されている。フローティングＮＭＯＳＦＥＴ３１２のドレインは、フローティングＮＭＯＳＦＥＴ３１３のソース及びバックゲートに接続されている。フローティングＮＭＯＳＦＥＴ３１２のゲート及びｎ型エピタキシャル絶縁層は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（分圧電圧Ｖ１の印加端）に接続されている。フローティングＮＭＯＳＦＥＴ３１３のドレインは、ノードｎｄ１に接続されている。フローティングＮＭＯＳＦＥＴ３１３のゲート及びｎ型エピタキシャル絶縁層は、抵抗Ｒ２と抵抗Ｒ３との接続ノード（分圧電圧Ｖ２の印加端）に接続されている。
【００４３】
上記構成から成るトランジスタ回路３１Ｘにおいて、フローティングＮＭＯＳＦＥＴ３１１のゲートには、ゲート電圧Ｖｇ１として接地電圧ＧＮＤが印加される。また、抵抗Ｒ１〜Ｒ３の抵抗値がいずれも同一値である場合、フローティングＮＭＯＳＦＥＴ３１２のゲートには、ゲート電圧Ｖｇ２として分圧電圧Ｖ１（＝（１／３）×ＶＯＦＦ）が印加され、フローティングＮＭＯＳＦＥＴ３１３のゲートには、ゲート電圧Ｖｇ３として分圧電圧Ｖ２（＝（２／３）×ＶＯＦＦ）が印加される。
【００４４】
次に、フローティングＮＭＯＳＦＥＴ３１１〜３１３のデバイス構造について具体的に説明する。図４は、フローティングＮＭＯＳＦＥＴ３１１〜３１３の縦断面図及び上面図である。なお、フローティングＮＭＯＳＦＥＴ３１１〜３１３は、いずれも同一のデバイス構造を有するので、上面図についてはフローティングＮＭＯＳＦＥＴ３１１のみを代表して描写しており、以下では基本的にフローティングＮＭＯＳＦＥＴ３１１のみに着目して説明を行うが、符号３１１を符号３１２または符号３１３と読み替えれば、フローティングＮＭＯＳＦＥＴ３１２または３１３の説明として理解することが可能である。
【００４５】
フローティングＮＭＯＳＦＥＴ３１１は、ｐ型半導体基板Ａ１と、ｎ型埋込絶縁層Ａ２と、ｎ型エピタキシャル絶縁層Ａ３と、ｐ型低絶縁層Ａ４と、ｐ型ウェルＡ５と、ｎ型ソース領域Ａ６と、ｎ型ドレイン領域Ａ７と、ゲート電極Ａ８と、コンタクト領域Ａ９及びＡ１０と、を含む。
【００４６】
ｐ型半導体基板Ａ１は、フローティングＮＭＯＳＦＥＴ３１１を集積化するための母材である。なお、ｐ型半導体基板Ａ１には、接地電圧ＧＮＤが印加されている。
【００４７】
ｎ型埋込絶縁層Ａ２は、ｐ型半導体基板Ａ１内に埋込形成されたｎ型不純物層（いわゆるＢ／Ｌ［buried layer］層）である。
【００４８】
ｎ型エピタキシャル絶縁層Ａ３は、ｎ型埋込絶縁層Ａ２を取り囲むようにｐ型半導体基板Ａ１の表層まで積層形成されたｎ型不純物層である。
【００４９】
すなわち、フローティングＮＭＯＳＦＥＴ３１１では、ｎ型埋込絶縁層Ａ２とｎ型エピタキシャル絶縁層Ａ３によって、ｐ型半導体基板Ａ１上にｎ型ウェル（Ａ２＋Ａ３）が形成されている。
【００５０】
ｐ型低絶縁層Ａ４は、ｐ型ウェルＡ５とｎ型埋込絶縁層Ａ２との間に形成されたｐ型不純物層（いわゆるＬ／Ｉ［low isolation］層）である。
【００５１】
ｐ型ウェルＡ５は、ｎ型ウェル（Ａ２＋Ａ３）内に形成されたｐ型不純物層である。すなわち、ｐ型ウェルＡ５は、ｎ型ウェル（Ａ２＋Ａ３）によってｐ型半導体基板Ａ１から電気的に絶縁されている。なお、ｐ型ウェルＡ５は、フローティングＮＭＯＳＦＥＴ３１１のバックゲート領域（ＢＧ）に相当する。
【００５２】
ｎ型ソース領域Ａ６は、フローティングＮＭＯＳＦＥＴ３１１のソース（Ｓ）として、ｐ型ウェルＡ５内に形成されたｎ型不純物領域である。
【００５３】
ｎ型ドレイン領域Ａ７は、フローティングＮＭＯＳＦＥＴ３１１のドレイン（Ｄ）として、ｐ型ウェルＡ５内に形成されたｎ型不純物領域である。
【００５４】
ゲート電極Ａ８は、フローティングＮＭＯＳＦＥＴ３１１のゲート（Ｇ）として、ｎ型ソース領域Ａ６とｎ型ドレイン領域Ａ７との間に挟まれたチャネル領域上に形成されたメタル電極である。
【００５５】
コンタクト領域Ａ９は、フローティングＮＭＯＳＦＥＴ３１１のバックゲート（ＢＧ）と電気的接続を確立するために、ｐ型ウェルＡ５内に形成されたｐ型不純物領域である。
【００５６】
コンタクト領域Ａ１０は、ｎ型ウェル（Ａ２＋Ａ３）との電気的な接続を確立するために、ｎ型エピタキシャル絶縁層Ａ３内に形成されたｎ型不純物領域である。
【００５７】
なお、フローティングＮＭＯＳＦＥＴ３１１〜３１３の相互間には、素子分離層Ａ１１が形成されている。また、フローティングＮＭＯＳＦＥＴ３１１〜３１３の最表層には、パッシベーション層Ａ１２が形成されている。
【００５８】
図５は、トランジスタ回路３１Ｘを用いたオフシーケンス時の出力挙動を示すタイムチャートである。図５で示したように、トランジスタ回路３１Ｘでは、電源装置３のオフシーケンス時（時刻ｔ１以降）において、オフ電圧ＶＯＦＦ（＝オン電圧ＶＯＮ）と負電圧ＶＳＳとの間を等分割するように、フローティングＮＭＯＳＦＥＴ３１１〜３１３のドレイン・ソース間電圧Ｖｄｓ１〜Ｖｄｓ３が発生する。すなわち、フローティングＮＭＯＳＦＥＴ３１１〜３１３に各々印加される電圧は、トランジスタ回路３１Ｘに印加される電圧（＝ＶＯＦＦ−ＶＳＳ）の約１／３にまで抑制される。従って、フローティングＮＭＯＳＦＥＴ３１１〜３１３の形成に際しては、高耐圧化に特化した専用プロセスを用いることなく、より工程数の少ない安価な通常のＣＭＯＳプロセスを用いることができるので、負電圧領域で使用されるトランジスタ回路３１Ｘの高耐圧化を安価にかつ小規模に実現することが可能となる。
【００５９】
［第２構成例］
図６は、トランジスタ回路の第２構成例を示す回路図である。第２構成例のトランジスタ回路３１Ｙは、第１構成例と基本的に同様の構成から成り、ゲート電圧生成部３１４の追加構成要素として、ＮＭＯＳＦＥＴＮ１及びＮ２と、抵抗Ｒ４及びＲ５と、電流源ＣＳ１及びＣＳ２と、を含む点に特徴を有する。そこで、第１構成例と同様の部分については図３と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的な説明を行う。
【００６０】
ＮＭＯＳＦＥＴＮ１のドレインは、抵抗Ｒ４を介してオン電圧ＶＯＮの印加端に接続されている。ＮＭＯＳＦＥＴＮ１のソースは、フローティングＮＭＯＳＦＥＴ３１２のゲートに接続される一方、電流源ＣＳ１を介してノードｎｄ３にも接続されている。ＮＭＯＳＦＥＴＮ１のゲートは、抵抗Ｒ１と抵抗Ｒ２との接続ノード（分圧電圧Ｖ１の印加端）に接続されている。
【００６１】
ＮＭＯＳＦＥＴＮ２のドレインは、抵抗Ｒ５を介してオン電圧ＶＯＮの印加端に接続されている。ＮＭＯＳＦＥＴＮ２のソースは、フローティングＮＭＯＳＦＥＴ３１３のゲートに接続される一方、電流源ＣＳ２を介してノードｎｄ３にも接続されている。ＮＭＯＳＦＥＴＮ２のゲートは、抵抗Ｒ２と抵抗Ｒ３との接続ノード（分圧電圧Ｖ２の印加端）に接続されている。
【００６２】
上記構成から成るトランジスタ回路３１Ｙにおいて、フローティングＮＭＯＳＦＥＴ３１１のゲートには、ゲート電圧Ｖｇ１として接地電圧ＧＮＤが印加される。また、フローティングＮＭＯＳＦＥＴ３１２のゲートには、ゲート電圧Ｖｇ２としてＮＭＯＳＦＥＴＮ１のソース電圧Ｖ３が印加され、フローティングＮＭＯＳＦＥＴ３１３のゲートには、ゲート電圧Ｖｇ３としてＮＭＯＳＦＥＴＮ２のソース電圧Ｖ４が印加される。
【００６３】
図７は、トランジスタ回路３１Ｙを用いたオフシーケンス時の出力挙動（第２例）を示すタイムチャートである。図７で示したように、トランジスタ回路３１Ｙでは、オフ電圧ＶＯＦＦが負電圧である期間（時刻ｔ２以前）において、ゲート電圧Ｖｇ１〜Ｖｇ３がいずれも接地電圧ＧＮＤに維持される。これは、オフ電圧ＶＯＦＦが負電圧である期間にはＮＭＯＳＦＥＴＮ１及びＮ２のゲート・ソース間電圧が各々のオンスレッショルド電圧Ｖｔｈを下回り、ＮＭＯＳＦＥＴＮ１及びＮ２がオフすることによる。なお、ゲート電圧Ｖｇ１〜Ｖｇ３が接地電圧ＧＮＤに維持されている間、フローティングＮＭＯＳＦＥＴ３１１〜３１３はいずれもオンとなり、オフ電圧ＶＯＦＦとして負電圧ＶＳＳが出力される。
【００６４】
このように、第２構成例のトランジスタ回路３１Ｙであれば、フローティングＮＭＯＳＦＥＴの直列段数が多くなっても、フローティングＮＭＯＳＦＥＴをオンさせるために必要なゲート・ソース間電圧を確保することができるので、電源装置３の通常動作に支障を来たす心配がなくなる。
【００６５】
その後、電源装置３のオフシーケンス時（時刻ｔ１以降）にオフ電圧ＶＯＦＦが正電圧まで引き上げられ、時刻ｔ２でＮＭＯＳＦＥＴＮ１及びＮ２のゲート・ソース間電圧が各々のオンスレッショルド電圧Ｖｔｈを上回ると、ＮＭＯＳＦＥＴＮ１及びＮ２がオンとなる。従って、ＮＭＯＳＦＥＴＮ１及びＮ２のソース電圧Ｖ３及びＶ４（＝フローティングＮＭＯＳＦＥＴ３１２及び３１３のゲート電圧Ｖｇ２及びＶｇ３）は、分圧電圧Ｖ１及びＶ２よりも各々のオンスレッショルド電圧Ｖｔｈだけ低い電圧値まで上昇する。
【００６６】
このとき、フローティングＮＭＯＳＦＥＴ３１１のソース電圧Ｖｓ１（負電圧ＶＳＳ）は、ゲート電圧Ｖｇ１（接地電圧ＧＮＤ）よりもオンスレッショルド電圧Ｖｔｈだけ低い電圧にクランプされる。また、フローティングＮＭＯＳＦＥＴ３１２のソース電圧Ｖｓ２（フローティングＮＭＯＳＦＥＴ３１１のドレイン電圧Ｖｄ１）は、ゲート電圧Ｖｇ２よりもオンスレッショルド電圧Ｖｔｈだけ低い電圧にクランプされる。また、フローティングＮＭＯＳＦＥＴ３１３のソース電圧Ｖｓ３（フローティングＮＭＯＳＦＥＴ３１２のドレイン電圧Ｖｄ２）は、ゲート電圧Ｖｇ３よりもオンスレッショルド電圧Ｖｔｈだけ低い電圧にクランプされる。
【００６７】
その結果、時刻ｔ２以降、トランジスタ回路３１Ｙでは、先述の第１構成例と同様、オフ電圧ＶＯＦＦ（＝オン電圧ＶＯＮ）と負電圧ＶＳＳとの間を等分割するように、フローティングＮＭＯＳＦＥＴ３１１〜３１３のドレイン・ソース間電圧Ｖｄｓ１〜Ｖｄｓ３が発生し、適切な耐圧分散が実現される。
【００６８】
＜電子機器への適用＞
図８は、表示装置１００を搭載した電子機器（タブレットＰＣ）の外観図である。本構成例の電子機器Ｘは、本体の前面や背面に搭載される撮像部Ｘ１と、ユーザ操作を受け付ける操作部Ｘ２（各種ボタンなど）と、文字や映像（撮影画像を含む）を表示する表示部Ｘ３と、を有する。なお、表示部Ｘ３には、ユーザのタッチ操作を受け付けるためのタッチパネル機能が搭載されている。
【００６９】
特に、表示部Ｘ３として先述の表示装置１００を搭載すれば、放電制御回路３０（延いては電源装置３）の大型化を招くことなく、図２で示したオフシーケンス動作を実現するができるので、電子機器Ｘの小型化やコストダウンに貢献することが可能となる。
【００７０】
＜その他の変形例＞
なお、上記の実施形態では、本発明の適用対象としてタブレットＰＣを例に挙げたが、本発明の適用対象はこれに限定されるものではなく、本発明は高耐圧化が必要なトランジスタ回路全般に広く適用することが可能である。
【００７１】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００７２】
例えば、上記実施形態では、負電圧領域で用いられるトランジスタ回路を例に挙げて説明を行ったが、本明細書中に開示されたトランジスタ回路を正電圧領域で使用することも可能である。このような適用は、ＭＯＳＦＥＴの高耐圧化を実現するためにＤＭＯＳプロセスを使用することができない場合に有効である。
【００７３】
このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７４】
本明細書中に開示された技術は、タブレットＰＣ、スマートフォン、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションに含まれるＣＭＯＳＦＥＴの高耐圧化を実現するための技術として利用することが可能である。
【符号の説明】
【００７５】
１    液晶表示パネル
２    ドライバ
３    電源装置
１０    正電圧生成回路
２０    負電圧生成回路
３０    放電制御回路
３１    ＮＭＯＳＦＥＴ（ＣＭＯＳ）
３１Ｘ、３１Ｙ    トランジスタ回路
３１１、３１２、３１３    フローティングＮＭＯＳＦＥＴ（ＣＭＯＳ）
３１４    ゲート電圧生成部
３２    ＮＭＯＳＦＥＴ（ＤＭＯＳ）
３３    ＰＭＯＳＦＥＴ（ＤＭＯＳ）
３４    抵抗
１００    表示装置
Ｔ１〜Ｔ３    外部端子
Ｃ１、Ｃ２    キャパシタ
ｎｄ１〜ｎｄ３    ノード
ＲＬ    抵抗ラダー
Ｒ１〜Ｒ５    抵抗
Ｎ１、Ｎ２    ＮＭＯＳＦＥＴ（ＤＭＯＳ）
ＣＳ１、ＣＳ２    電流源
Ａ１    ｐ型半導体基板
Ａ２    ｎ型埋込絶縁層
Ａ３    ｎ型エピタキシャル絶縁層
Ａ４    ｐ型低絶縁層
Ａ５    ｐ型ウェル（バックゲート領域）
Ａ６    ｎ型ソース領域
Ａ７    ｎ型ドレイン領域
Ａ８    ゲート電極
Ａ９    コンタクト領域
Ａ１０    コンタクト領域
Ａ１１    素子分離層
Ａ１２    パッシベーション層
Ｘ    電子機器（タブレットＰＣ）
Ｘ１    撮像部
Ｘ２    操作部
Ｘ３    表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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