(57)【要約】【課題】ガラス基板貼り付けを行う必要のある、LSIのTSVプロセス、あるいはフィルター膜形成プロセスにおいて、プロセス構築を容易にする半導体装置の製造方法を提供することを目的とする。【解決手段】実施形態の半導体装置の製造方法は、表面上にて半導体基板１を支持するガラス基板３の裏面上にＴｉ膜４を形成する工程と、前記Ｔｉ膜４の全部或いは少なくとも一部を表面から酸化してＴｉ酸化膜４１を形成する工程と、前記Ｔｉ酸化膜４１の上にＳｉＮ膜５を形成する工程と、前記ＳｉＮ膜５の表面を静電チャックで保持する工程と、前記保持を維持した状態で、前記半導体基板１に電気接続のためのビアを形成する工程と、を備える。【選択図】図１
2013201240.tif 000002
【特許請求の範囲】
【請求項１】
表面上にて半導体基板を支持するガラス基板の裏面上にＴｉ膜を形成する工程と、
前記Ｔｉ膜の全部或いは少なくとも一部を表面から酸化してＴｉ酸化膜を形成する工程と、
前記Ｔｉ酸化膜の上にＳｉＮ膜を形成する工程と、
前記ＳｉＮ膜の表面を静電チャックで保持する工程と、
前記保持を維持した状態で、前記半導体基板に電気接続のためのビアを形成する工程と、
を備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｔｉ膜を形成する工程において、前記Ｔｉ膜を3nm以下の膜厚で形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
表面上にて半導体基板を支持するガラス基板の裏面上にシート抵抗が1e5Ω/□以下の金属膜を形成する工程と、
前記金属膜の全部或いは少なくとも一部を表面から酸化して剥離レーザの発光波長における消衰係数が０．５〜２である金属酸化膜を形成する工程と、
前記金属酸化膜の上に剥離レーザの発光波長における消衰係数がほぼ０である絶縁膜を形成する工程と、
前記絶縁膜の表面を静電チャックで保持する工程と、
前記保持を維持した状態で、前記半導体基板に電気接続のためのビアを形成する工程と、
を備える
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記金属膜を形成する工程の前に、前記ガラス基板の表面上に前記半導体基板を接着剤を介して張り付ける工程を
さらに備える
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
シート抵抗が1e5Ω/□以下の金属膜を全部或いは少なくとも一部を酸化することにより形成した剥離レーザの発光波長における消衰係数が０．５〜２である金属酸化膜と、剥離レーザの発光波長における消衰係数がほぼ０である絶縁膜と、を裏面上に順次積層したガラス基板の表面上に半導体基板を接着剤を介して張り付ける工程と、
前記半導体基板に電気接続のためのビアを形成する工程と、
を備える
ことを特徴とする半導体装置の製造方法。
【請求項６】
表面に半導体基板を支持可能なガラス基板と、
前記ガラス基板の裏面上に形成されたＴｉ酸化膜と、
前記Ｔｉ酸化膜の上に形成されたＳｉＮ、ＳｉＯ2、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、或はＳｉＣＯＮのいずれかの材料からなる膜と、
を備える
ことを特徴とする半導体基板支持用ガラス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体基板支持用ガラス基板に関する。
【背景技術】
【０００２】
TSV（Through Silicon Via）プロセス、あるいはフィルター膜形成プロセス等において、膜形成の工程で、Si基板を研磨した後、樹脂によってガラス基板に貼り付けを行い、プロセス工程を行う場合がある。この場合、種々の工程を通る場合に、加工工程、PVDプロセス工程、プラズマCVDの工程等では、ESC(Electro Static Chuck)を用いて、基板をステージに吸着させ、温度コントロールやウエハずれを防ぐ工程を用いるケースがある。このとき、ESCでは、ある程度抵抗が低く、チャージを保持可能な材料がESCと接する表面に存在する必要があり、このため、ガラス基板に導電性シートを貼りつける工程が必要となる。この導電性シートは、ガラス基板に粘着樹脂で貼りつけるため、チャック時によれたり、ウェットプロセス工程前にははがしたりする必要があり、この付け外しの工程が、余剰な工程、プロセス制約を生じさせる要因となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８３６８９号公報
【特許文献２】特開２００５−１５０４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、ガラス基板貼り付けを行う必要のある、LSIのTSVプロセス、あるいはフィルター膜形成プロセスにおいて、プロセス構築を容易にする半導体装置の製造方法および半導体基板支持用ガラス基板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態の半導体装置の製造方法は、表面上にて半導体基板を支持するガラス基板の裏面上にＴｉ膜を形成する工程と、前記Ｔｉ膜の全部或いは少なくとも一部を表面から酸化してＴｉ酸化膜を形成する工程と、前記Ｔｉ酸化膜の上にＳｉＮ膜を形成する工程と、前記ＳｉＮ膜の表面を静電チャックで保持する工程と、前記保持を維持した状態で、前記半導体基板に電気接続のためのビアを形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態にかかる半導体装置の製造方法を示す図である。
【図２】図２は、Tiを成膜しその後大気解放した膜のシート抵抗Rs（Ω/□）を測定した結果を、横軸をTi製膜時の膜厚として示した図である。
【図３】図３は、Tiを成膜しその後大気解放した膜の透過率I/I0の膜厚依存性を示す図である。
【図４】図４は、第２の実施形態にかかる半導体装置の製造方法を示す図である。
【図５】図５は、第１の実施形態において、剥離用レーザのパワーを振ってTiOx/SiNを透過させてガラスとSi基板との剥離試験を行ったときの剥離結果と、そのときのTiOx膜のダメージ評価を行った結果を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法および半導体基板支持用ガラス基板を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
ガラス基板をプロセス上使用する、半導体装置の製造方法の中で、本実施形態では、TSVプロセスについてモチーフに説明する。
【０００９】
図１（a）に示すように、樹脂２を介して素子構造（図示せず）が形成されたシリコン（Si）基板１に接合されたガラス支持基板３を用意する。まず、ガラス基板単層搬送が可能な、スパッタ装置内でガラス基板３の直上にTi膜４を例えば3nm形成する（図１（ｂ））。そのTi膜４を、O2ガス中で酸化、または、大気解放により自然酸化することで、3nmの膜厚のTi膜４をすべてTiOx化してTiOx膜４１を形成する（図１（ｃ））。なお、3nmの膜厚のTi膜４ならば、大気解放による自然酸化によりすべてTiOx化することが可能であるが、膜厚が3nm以上の場合は、O2ガス中で意図的に酸化（積極酸化）させないと全てをTiOx化することは難しい。次に、TiOx膜４１の上にCVD-SiNを例えば100nm程度形成し、TiOx膜４１の保護膜５を形成する（図１（ｄ））。SiN膜５は、プラズマSiNなどの成膜等で行う。その後、シリコン基板１の裏面を研削し（図１（e））、TSVプロセスを行う基板構造を作成する。以下図示しないが、その後、電気接続のためのビア（Via）開口し、素子部との接合を取る為のビア埋め込みを行う。バリアシードを形成するために、スパッタチャンバーにウエハを搬送し、ESC上に搬送して、SiN膜５の面でチャックを行う。その後、研削したシリコン基板１上にTiを形成し、真空連続で搬送した後、再度チャックを行い、Tiの上にCu膜を形成する。その後、めっきを行いビアの埋め込みを行う。ビアの形成については第２の実施形態において詳述する。
【００１０】
図２に、Tiを成膜しその後大気解放した膜のシート抵抗Rs（Ω/□）を測定した結果を、横軸をTi製膜時の膜厚として示した。酸化前のTiのシート抵抗は1e5Ω/□以下であり、例えば、図２に示すように酸化前のTi膜４が3nmでTiOxを大気解放で形成した場合のTiOxのシート抵抗値は約400Ω/□となっている。これは、通常使用する導電性シート1e5Ω/□に対し、はるかに低い値となっている。ESCは、ESCプレートからの電荷注入、或いは、クーロン力による電荷誘起により、基板裏面に電荷が分布、或いは分局して存在することで、ESCプレートとの間にチャック力が生じる。このため、ある程度の低抵抗で裏面に電荷が注入される必要がある。Tiは、大気中で約3nm程度（自然）酸化（Ox化）される。TiOxは半導体である為、TiOxができてもシート抵抗Rsはある程度下がる。Ti厚が3nm以上あると、TiOx/Ti膜の積層構造となるが、膜厚増分だけ、抵抗は下がる。しかし、プロセスを経由した最終工程では、貼合ウエハは波長200nm〜1700nmの剥離用レーザー、例えば、波長1062nmのYAGレーザ（Laser）で剥離するため、TiOxは、YAGレーザ光を透過する必要がある。光学的に、透過を表す式として、ランバート・ベールの法則があり、以下の式で表現される。
I/I0=exp(-αL）=exp（-4πk/λ×L）
ここで、I:深さLの位置の光強度、I0：入射光強度、I/I0：光透過率、α：吸収係数、k：消衰係数、L:進入距離である。
【００１１】
本実施形態にて行った実際の透過率I/I0の膜厚依存性を図３に示す。横軸は、図２と同様Ti製膜時の膜厚である。この結果と上述の式を用いて、TiOxの消衰係数が約0.5-2程度と見積もられるが、類似の値を示す、Ta、W、Mo、等でも可能である。
【００１２】
上記の理由から、TiOxは、YAGレーザの発光波長である1062nmに対し、消衰係数が0.5〜2と考えられ、Ti製膜時の膜厚が3nmであれば、約90%以上の透過率を実現することも可能である。このように、金属の酸化物を、ガラス基板裏面に形成し、YAGレーザの発光波長における消衰係数=0であるSiNのような膜を保護膜として形成すると、TSVの基板剥離工程（樹脂２を剥がす工程）に耐え、TSVフローを導電性樹脂の貼りはがしを省略して流すことが可能になる。なお、SiNは後工程のウェットエッチングでの耐性も有しており好適である。
【００１３】
更に詳細に剥離時の検討を行った例を図５に示す。図５は、剥離用レーザのパワーを振ってTiOx/SiNを透過させてガラスとSi基板との剥離試験を行ったときの剥離結果と、そのときのTiOx膜のダメージ評価を行った結果を示す図である。図５では、パルスレーザを使ったケースを記載した。なお、レーザを連続で照射する、パルスで照射するなどの手法、装置は種々あるが、それぞれに対して、最適な照射条件が出せるため、ここでは、大まかにレーザの出力パワーで記載した結果を示している。Ti膜の成膜時の膜厚は10nm以下とするが、図５によれば、20W〜40W程度までレーザの出力パワーを振ると、Tiを5nm成膜後に自然酸化したレベルでは、剥離も可能で、TiOx膜のレーザによるダメージも若干あるが、条件によっては検討可能なレベルと言える。但し、望ましくは、Tiの膜厚は3nm以下が良好であることが判明した。
【００１４】
（第２の実施形態）
次に、第１の実施形態で示したガラス基板への金属酸化膜およびYAGレーザ光に対して消衰係数=0の膜の積層をTSVプロセスフロー（ビア形成プロセス）に組み込んだ様子を図４を用いて説明する。
【００１５】
半導体（シリコン）基板１内の半導体素子（図示せず）等に電気的に接続された下層電極（図示せず）、それに接続する多層配線１１、１１１、１１２が形成されている。その最上層の例えばAl配線１１の上からSiO2膜１２を形成し、その上にプラズマCVDを用いたSiN膜１３を形成する。次に感光性ポリイミド膜１４を堆積する(図４(a))。次に、リソグラフィ工程を行い、ビア（Via）パターニングを行う。次に、RIEにてビア（Via）１７を加工し、最上層配線１１の上面までビア１７を開口する。ビア径は、例えば15um程度とする(図４(b))。なお、ビア１７の加工において、最初、SiN膜１３の上面までで開口を止めて、その後さらに最上層配線１１の上面までビア１７を貫通させてもよい。
【００１６】
次に、ビア１７内に無電解めっきにてNi１５を形成し、ポリイミド膜１４表面から3um程度Ni１５が出るまで成膜する。これにより、Niポストが形成され、その上にPd/Au１６を成膜する(図４（c）)。この無電解メッキの工程は、バリア／シード、例えばTi/Cu膜を形成した後、電解めっきにて形成することも可能である。その場合、バリア／シードを形成した後に、レジストを成膜、パターニングを行って、ポリイミド膜１４上ポストのパターンを形成し、その上で、電解めっきを行う。電解めっきの場合は、レジスト高さまで成膜した後、レジスト剥離、バリアシード（＝アンダーバリア）の除去を、ウェットエッチングにて行い、同様にNi埋め込みとNiポストを形成するのでもよい。さらに、無電解、電解めっきをとわず、この埋め込み材料はNiの他、Cu、Snでもよい。
【００１７】
次に、先の基板上に接着剤２（樹脂）を塗布し、ガラス支持基板３を接着剤にて貼合する(図４（d))。次に、シリコン基板１側を搬送面として、ガラス基板３を上面に配置したウエハをスパッタ装置内に搬送する。そののち、ガラス基板３表面上にTi膜４を約3nm堆積し、大気解放、または酸素雰囲気にさらす(図４（d))。これにより、ガラス基板３裏面に、TiOx膜４１を形成する。なお、ここで、Ti膜４の必ずしも全てが酸化してTiOx膜４１とならないで一部Ti膜４が残存していてもよい。また、Ti膜４の代わりにTa、W、Mo、等を用いてそれらを全てあるいは少なくとも一部酸化してもよい。次にこの膜の保護膜としてプラズマCVD法でSiN膜５を50nm-100nm形成する(図４（d))。なお、ここで、SiN膜５の代わりにSiO2、SiON、SiOC、SiCN、SiCONなどを用いてもYAGレーザの発光波長における消衰係数として０に近いものが得られるので同様な効果が期待できる。その後、シリコン基板１側を研削によって削減し、BV工程流品を行える構造が完成する(図４(e))。
【００１８】
次にガラス支持基板３側を、ESCによる搬送面として、シリコン基板１に表面保護の為にSiO2膜６をCVD法で形成し、その上にP-SiN７を成膜し(図４(f))、ビア（Via）２０を加工するためのレジストを成膜する（図示せず）。更にリソグラフィ工程にてパターニングを行い、シリコン基板１を加工し、電気的な接続のためのビア２０を加工する。ビア２０は、シリコン基板１が貫通した段階で一旦止め、後処理を行った後、次に側壁のバリアを形成するための、CVD-SiO2膜８を形成する(図４(f))。次にビア２０の底を貫通させつつ、前工程でSi基板１上に形成した金属配線１１、１１１、１１２のうち、所望の配線まで到達させる(図４(f))。この接続先の配線は、どの配線にでも接続することは可能である。次に、アンダーバリアメタル（UBM）９として、バリアシードとして、Ti膜を50〜100nm、Cu膜を100〜500nm形成する(図４(g))。このとき、ガラス支持基板３の裏面にTiOx膜４１／SiN膜５が形成されているため、スパッタ装置内での搬送トラブルなく、ガラス基板３でもESC上でチャックでき、ある程度の温度制御も可能である。
【００１９】
Ti/Cu（UBM）９の成膜後、表面でレジスト１０のパターニングを行い、Cu９めっきを行う。埋め込み材が基板表面より上面まで到達し、所望の膜厚になったところでめっきを止め、次に、バンプ１１としてNi/Cu/Sn、或いはSnAgを形成する（図４(h)）。その後レジスト剥離、UBMウェット剥離を行う。その後リフロ-工程等を通して、バンププロセスを終え、ウエハプロセスを終了する(図４(i))。なお、ビア内の埋め込みは本実施例ではCuで示したが、Ni,Sn等の材料でもよい。
【００２０】
以上説明したように、上記実施の形態にかかる半導体装置の製造方法および半導体基板支持用ガラス基板においては、ガラス基板を用いてウエハ貼り付けを行って成膜プロセスを行うプロセスフローにおいて、樹脂剥離用レーザが90%以上の透過率で透過できかつ抵抗が低い金属酸化物を、研磨Siの樹脂貼り付けガラス基板の少なくとも裏面に形成し、またその金属酸化物の上に保護膜として樹脂剥離用レーザの透過率の高いSiN、SiO2等を形成する。
【００２１】
なお、上記実施形態においては、金属酸化物を成膜する手法として、Tiを成膜した後、自然酸化によってTiOxを形成する例を示したが、Tiを成膜した後、真空連続で搬送した別チャンバー、または一度大気解放した別装置にて、酸化性雰囲気で熱処理を行ってもよいし、酸素を含むプラズマ、ラジカル処理を行ってもよい。加熱する場合は、Siとガラス基板の間の樹脂の耐熱温度以下（例えば200〜250℃以下）が望ましい。また、金属酸化物そのもの、例えばTiOxそのものをスパッタ等で成膜してもよい。
【００２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２３】
１  シリコン基板、２  接着剤（樹脂）、３  ガラス基板、４  Ti膜、５  SiN膜、６  SiO2膜。
【図１】
2013201240.tif 000003
【図２】
2013201240.tif 000004
【図３】
2013201240.tif 000005
【図４】
2013201240.tif 000006
【図５】
2013201240.tif 000007