(57)【要約】【課題】高電圧駆動素子の為のＳｉＣ素子基板においてコストダウンが課題となっている。【解決手段】安価なＳｉ基板上に単結晶ＳｉＣ基板を形成する構造を実現するための手法に関する発明である。単結晶ＳｉＣ基板上に水素イオンのスマートカット層を設けて表面に極薄のシリコン酸化膜を形成し、このシリコン酸化膜面とベース基板となるＳｉ基板のＳｉ面とを貼り合わせ、その後にスマートカット面で劈開して基板を分離し、Ｓｉ基板に薄い単結晶ＳｉＣ層を形成し、この表面に必要な厚さのＳｉＣ膜をホモエピタタキシャル成長させた基板において、ベース基板のＳｉを裏面からテ―パ加工し断面を傾斜させ、その傾斜面にＳｉＣ膜を形成し、ＳｉをＳｉＣ膜で完全に覆い、その後にＳｉＣの活性化処理をＳｉとシリコン酸化膜が溶融するような高温度で行うことを特徴とする基板形成方法。【選択図】図３
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【特許請求の範囲】
【請求項１】
ベース基板であるＳｉ基板の上に形成された単結晶ＳｉＣ半導体膜にＰ層、Ｎ層の不純物イオンがイオン注入され、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で覆われた構造においてＰ層、Ｎ層の不純物がＳｉの融点以上の高温度で活性化処理されることを特徴とした化合物半導体基板とこの基板を用いた半導体装置。
【請求項２】
請求項１において単結晶ＳｉＣ半導体膜は、単結晶ＳｉＣ基板の表面に水素をイオン注入し、ベース基板であるＳｉ基板と貼り合せた後に水素イオンの注入層から劈開させて作成したことを特徴とする半導体基板とこの基板を用いた半導体装置。
【請求項３】
ベース基板であるＳｉ基板の上に薄いシリコン酸化膜を介して形成された単結晶ＳｉＣ半導体膜にＰ層、Ｎ層の不純物イオンがイオン注入され、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で囲われた構造においてＰ層、Ｎ層不純物がＳｉの融点以上の高温度で活性化処理されることを特徴とした化合物半導体基板とこの基板を用いた半導体装置。
【請求項４】
請求項３において単結晶ＳｉＣ半導体膜は、単結晶ＳｉＣ基板に表面に水素をイオン注入した種基板とベース基板であるＳｉ基板との少なくとも一方の基板に形成したシリコン酸化膜を介して貼り合せた後、水素イオンの注入層から劈開させて作成したことを特徴とする半導体基板とこの基板を用いた半導体装置。
【請求項５】
請求項３、４において、Ｓｉ上の薄いシリコン酸化膜はその後のＳｉの融点以上の高温度で活性化処理されるときに、Ｓｉとともに溶融して分散し、絶縁物で無くなることを特徴とする半導体装置をこの基板を用いた半導体装置
【請求項６】
請求項１から５において、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で覆われる構造において、Ｓｉの融点以上の融点を有する材料としては、表面と同一材料のＳｉＣ膜を裏面に成長させること、あるいは絶縁物である窒化アルミ、アルミナ、アルミシリコンなどの高耐熱材料を成長させることを特徴とする半導体基板及びその基板を用いた半導体素子。
【請求項７】
請求項１から６において、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で覆われる構造において、Ｓｉの斜面の傾斜角が９０度以下の緩やかな形状として、Ｓｉの融点以上の融点を有する材料が完全に覆うことができるようにしたことを特徴とする半導体基板及びその基板を用いた半導体素子。
【請求項８】
請求項７において、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で覆われる構造において、Ｓｉの斜面の傾斜角が９０度以下の緩やかな形状を実現する手段として、Ｓｉ基板の面方位のエッチング速度依存性を用いて作成した半導体基板とそれを用いた半導体装置。
【請求項９】
請求項８において、ベース基板のＳｉがＳｉの融点以上の融点を有する材料で覆われる構造において、Ｓｉの斜面の傾斜角が９０度以下の緩やかな形状を実現する手段として、Ｓｉ基板の面方位として（１１０）面、あるいは（１１０）などを用いて、面依存性のエッチングすることにより、（１１１）面などのストップエッチ技術を用いる方法により作成した半導体基板とそれを用いた半導体装置。
【請求項１０】
請求項１から請求項９において、活性化の後にＳｉ面の強度的な補強のためにテ―パ部の溝を補強した構造を持つ方法により作成した半導体基板とそれを用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はパワー系化合物半導体、とりわけＳｉＣ基板を用いる半導体装置の基板構造と素子構造に関するものである。
【背景技術】
【０００２】図１において、従来から公表されている単結晶ＳｉＣ基板に形成する縦構造のＭＯＳＦＥＴを示す。図１―ａはＳｉＣ基板１を示す。図１―ｂはその基板に形成した縦構造のＭＯＳＦＥＴの断面図を示す。表面にソース部１１、ドレイン部１２、ゲート部１３、Ｐウエル１４を設けて、ドレイン部は縦方向に電流方向を設けドレイン電極１９から電流をとる公知の構造である。ＮチャンネルＭＯＳＦＥＴの事例ではＳｉＣ基板は全体がＮ−層、ソース部１１はＮ＋層、ドレイン部１２はＮ層、チャンネル部１５がＰ層から構成される。図１−ｃはＭＯＳＦＥＴがオフの時、すなわちドレインに逆バイアス電圧が印加される場合のＰ層の空乏層の拡がりを表している。事例では、空乏層到達点１８は１０μｍの深さとなっている。ＳｉＣ基板の厚さは、作業性を考慮して４００μｍとなっている。【０００３】この構造の素子の課題は、ＳｉＣ基板のコストが高いことである。４Ｈ構造のＳｉＣ基板においては昇華法と呼ばれる方式で基板を作るために小さな基板口径となっているのが現実で、大口径化するために結晶欠陥を減らすために各種の工夫を要しコストはさらに高くなってしまう。また、３Ｃ構造のＳｉＣ基板においてはＳｉ基板にＳｉＣを成長させ、そのＳｉＣを基板として利用するものである。しかし、ＳｉとＳｉＣとの格子定数の違いにより結晶欠陥が多く、それを減らすために様々な工夫が必要なためコスト高になっている。このように４Ｈ構造の基板、３Ｃ構造の基板共に各種工夫により結晶欠陥が低減され、その基板にＭＯＳＦＥＴやショットキーダイオードを形成しても実用上問題ないレベルには到達してきた。しかし一方で結晶欠陥を減らすために製造工程は複雑になりコスト高となっている。このように課題はコスト低減ができる基板の作り方にある。【０００４】図１―ｂにおいてＭＯＳＦＥＴと基板の関係をコスト低減の観点から着眼すると、ＳｉＣ基板の厚さ４００μｍに対して、ＭＯＳＦＥＴとして必要なのは表層の１０μｍ程度であることに着目することができる。【０００５】より具体的には、図１−ｃにおいてＭＯＳＦＥＴが逆バイアスの時に空乏層が縦方向に広がり降伏電圧印加時に到達する空乏層の深さは約１０μｍである。従って、図１−ｃの破線で示す空乏層到達点１８より深い方向のＳｉＣ層は結晶欠陥の少ないＳｉＣ層である必要はないことに着目することができる。【０００６】但し、ＳｉＣに形成するＭＯＳＦＥＴのソース、ドレイン、Ｐウエルなどの不純物拡散層の不純物を活性化するために１６００℃以上の高温度熱処理が必要であるため、この破線以下の層は、高温度に耐えうる材料、或いは構造であることが要件である。【０００７】図１の事例では縦構造のＭＯＳＦＥＴの事例を示しているが、ＳｉＣ基板に縦構造のショットキーダイオードを形成する場合においても同様である。すなわちＭＯＳＦＥＴの場合もショットキーダイオードの場合もＳｉＣ基板の表層の１０μｍ程度だけが用いられているのが実情である。この様な考察に基づいたＭＯＳＦＥＴやショットキーダイオードを形成するための基板はこれまで開示されていない。また、それに必要な基板の作成方法は開示されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】高電圧駆動素子の用途が拡大するにつれてそれらの素子のコストダウン、より性能の高い素子の実用化が重要な課題となってきている。ＳｉＣ基板上に形成するＭＯＳＦＥＴやショットキーダイオードはこのニーズにあったものである。本発明が解決しようとする課題は、高価格になりがちの化合物半導体の基板を素子に必要な部分だけに高価な化合物半導体を用いて、それ以外の基板となるところを安価な材料で構成することにある。より具体的には、素子を形成する層には単結晶のＳｉＣ層を用いて、基板となるところは安価なＳｉ層を用いることである。そして、その２層構造の素子の作り易い手段を実用化することにある。
【課題を解決するための手段】
【０００９】本発明の構成は、図１の考察に基づく安価なＳｉ基板上に薄い単結晶ＳｉＣ層を形成し、そこにＭＯＳＦＥＴやショットキーダイオードを形成するものである。【００１０】Ｓｉ基板に単結晶ＳｉＣを形成する手法としては、単結晶ＳｉＣの種結晶基板の表層の１μｍ程度に水素を注入して、Ｓｉ基板と貼り合わせた後にスマートカット技術により水素層にて劈開せしめるという近年実用化が進んでいるスマートカット手法にて行うことができる。劈開後のＳｉ上の単結晶ＳｉＣ層は研磨して表層の欠陥を除去した後に、公知のホモエピタキシャル成長技術により必要な厚さ、例えば、１０μｍの厚さまで、単結晶ＳｉＣを成長させることができる。また、劈開後の種結晶基板は、表面をｌμｍ程度研磨して再利用することができる。これにより、当初４００μｍの基板はスマートカットと研磨で２μｍずつ減少するが、２００μｍ厚まで使用するとすれば、１００回のＳｉＣ層の移植に利用することができる。さらに種結晶は薄くなった場合には、その状態でホモエピタキシャル成長をさせることにより再生することがきる。【００１１】このスマートカット層形成と貼り合わせ基板の作成工程における課題は、Ｓｉ基板とスマートカット層を形成した単結晶ＳｉＣの貼り合わせである。貼り合わせ工程に高圧、高温度を印加すれば貼り合わせは可能であるが、スマートカット面がその途中で劈開してしまい好ましくない。また、高圧を印加して貼り合せることも可能であるが装置が大掛かりとなりコスト高となってしまう。【００１２】本発明においては、スマートカット層形成後の単結晶ＳｉＣ基板の表面に極薄いシリコン酸化膜を形成して、ベース基板となるＳｉの基板面とを貼り合せるものである。このシリコン酸化膜面とシリコン面とを貼り合わせる手法は既にＳｉ基板では実用化されて久しい技術である。このシリコン面とシリコン酸化膜面は必ずしもこの組み合わせである必要はなく、シリコン酸化膜面同士でも、或いは一方にシリコン酸化膜だけを設けた面での貼り合わせでも良い。このようにシリコン基板で既に実績があるシリコン酸化膜面同士の貼り合せ、或いはシリコン酸化膜が一方の基板に存在してシリコン酸化膜を介して貼り合わせることは室温で可能であることは知られている。この知見をＳｉＣに適用するものである。【００１３】一方で課題となるのはシリコン酸化膜が絶縁物であることである。パワー素子に用いるＳｉＣ基板において縦方向の電流の流れは必須であり、低い抵抗であることが要件である。本発明の新規点は、シリコン酸化膜を１０ｎｍ程度と極薄くして、その後のＳｉＣに形成するＰ層、Ｎ層の不純物の活性化処理中にシリコンとシリコン酸化膜がともに溶融する時に分散され絶縁物ではなくなることを可能にする点である。すなわち、約２００μｍ厚さのベース基板のＳｉ厚さに対してシリコン酸化膜の厚さは１０ｎｍであり４桁の厚さの差によりシリコン酸化膜の影響は無視できるレベルとなる。Ｓｉは溶融後、室温に戻る時にポリＳｉとなる。この様にＳｉが溶融してポリＳｉになる過程において絶縁物であるシリコン酸化膜層が消失するというのが本発明の要点である。【００１４】以上の考え方を手順として整理すると以下の様になる。先ず、▲１▼種Ｓｉ���基板に水素をイオン注入してスマートカット層を形成し、▲２▼その表面にシリコン酸化膜を極薄く形成する。▲３▼そのシリコン酸化膜の面へベース基板となるＳｉ基板を貼り合せる。▲４▼１０００℃程度の高温においてスマートカット層にて劈開させ劈開表面を研磨する。▲５▼その状態で薄い種ＳｉＣ層にＳｉＣ単結晶をエピタキシャル成長させ１０μｍとする。▲６▼このＳｉＣ基板部にＰ層、Ｎ層をイオン注入する。▲７▼注入したイオンの活性化処理の１６００℃から１７００℃に耐える材料を用いて、ベース基板のＳｉを囲い保護する。▲８▼注入したイオンを１６００℃から１７００℃の熱処理にて活性化する。▲９▼その後は、Ｓｉ素子の製造で実績のある加工条件でシリコン酸化膜の形成、コンタクト形成、配線形成を行う。▲１０▼最後にベース基板のＳｉ層を露出させ、ＳｉＣ基板の裏面の電極形成を行う。【００１５】このような一連の工程により、貼り合せの容易なシリコン酸化膜を介在させて種結晶のＳｉＣ基板と安価なベース基板Ｓｉとを貼り合せ、種ＳｉＣ膜をベース基板Ｓｉに移植し、そのＳｉＣ膜に形成するＰＮ層の活性化処理の時には溶融状態となるベースＳｉ層を何らかの手段で保護できれば安価なベース基板上のＳｉＣ層にＰ層、Ｎ層を形成することができる。ＳｉＣ半導体にＭＯＳＦＥＴを形成するにはＰウエル層の不純物として公知のアルミをイオン注入し、ソース、ドレインのＮ＋層の不純物としてはリンをイオン注入して、その後に、約１６００℃以上にて活性化することにより形成することができる。課題は１６００℃以上の高温度下においてベースＳｉ基板を保護する手法の開発である。【００１６】本発明の新規着眼点は、ＳｉＣ膜に１０μｍのＳｉＣ層を形成した状態でベース基板Ｓｉを素子毎の境界部、すなわちスクライブライン部にＳｉの切り込みを入れて側面を窒化アルミや窒化膜のように２０００℃以上の高温に耐えられる膜で保護すること、或いはこの保護材料としてＳｉＣ膜を１０μｍ程度形成することにより保護することを特徴とするものである。さらに、スクライブライン部に入れる切りこみとしては、よりカバレッジを良くするために斜めの傾斜角を持たせることが好ましい。その傾斜角の形成にはＳｉ基板の面方位を用いることも可能である。例えば、（１００）面方位の基板を用いれば、（１１１）面で決まる５４°の傾斜角が得られ、カバレッジの良い形状が得られる。【００１７】以上の様にシリコンの面方位を用いて再現性の良い傾斜角を得る手法の他に等方エッチング技術を用いて、フォトレジスト膜の密着性を下げてＳｉ側面の傾斜角を得る方法もある。いずれの方法においても傾斜角を設けて、ＳｉＣ膜など高耐熱性膜のカバレッジを完全にすることが可能である。【００１８】また、以上の事例においては、スクライブラインの位置でＳｉをテ―パエッチングしてＳｉＣ膜で覆う方法を説明したが、この方法は、素子単位で基板部のＳｉ覆うことができるため欠陥に対しても大きな被害にはならない手法である。一方でスクライブライン部の薄い単結晶層が基板を縦断、横断する為に強度に対して弱い構造であり、ハンドリングに注意を要する。別の手法として基板の周辺部のＳｉだけをエッチング除去して、残ったＳｉ全体��ＳｉＣで覆う方式もある。この手法は基板のウエーハ状の端部だけが薄いＳｉＣとなり、強度面では強い構造である。一方でＳｉ基板が全体で一つになっており、一か所でも欠陥などが許されないに構造である。中間的な手法が、スクライブラインの位置にテ―パエッチングするが、薄いＳｉＣ層になる線が基板を縦断しない、横断しないと構造をとることである。【００１９】この様に本発明が目的としている素子基板は、シリコン酸化膜を介して低温度、低印加圧力で行う基板の貼合わせ技術、実用化が始まっているスマートカット技術をＳｉＣへ転用をすることと、本発明の特徴である極薄のシリコン酸化膜を消失させる手法により低コスト化を可能にするものである。
【発明の効果】
【００２０】高電圧駆動に適したＳｉＣ基板の実用化の期待は大きいが、これまで基板の高価格が制約となってその用途の拡大が制限されている。低コストなＳｉの基板の採用、スマートカット層形成、極薄シリコン酸化膜を介する貼合わせ、極薄シリコン酸化膜の消失という一連を手段により種基板の再利用を可能にならしめ、ＳｉＣ基板の低コスト化を提供する構造は画期的である。
【図面の簡単な説明】
【００２１】
【図１】  公知のＳｉＣ基板とＭＯＳＦＥＴ素子の構造を示す断面図
【図２】  本発明のＳｉ基板上の単結晶ＳｉＣ膜を形成する断面工程図
【図３】  本発明のマイクロキャビン再溶融方式によるＳｉ基板上の単結晶ＳｉＣ膜を形成する断面工程図
【図４】  本発明のマイクロキャビンの配置例
【図５】  本発明のマイクロキャビンの配置詳細事例
【発明を実施するための形態】
【００２２】  図２に本発明の実施例を示す。図２−ａはＳｉＣ種結晶基板２に水素イオンを約１μｍの深さへイオン注入してスマートカット層３を形成し、表面に１０ｎｍ程度の極薄シリコン酸化膜４を形成した状態を示す。スマートカット層の表層側の薄いＳｉＣ層５がスマートカットでＳｉ基板側へ移されるＳｉＣ層である。図２−ｂは厚さ４００μｍのＳｉ基板２０である。Ｓｉ基板２０は（１００面）の高濃度基板である。図２−ｃは、図２−ａ、図２−ｂの基板を貼り合わせた状態を示す。シリコン酸化膜面とＳｉ面での貼り合せであるために高圧をかけることなく、室温近傍で貼り合わせができる。種結晶ＳｉＣ基板２に反りがある場合には平坦化ステージ３０を利用する。平坦化ステージ３０は真空引きで吸引孔３１により基板を吸着して平坦度を出している。図において種単結晶ＳｉＣ基板２は反りを矯正されており、これにより平坦化された状態で室温近傍の温度で貼り合わせを行うことができる。図２−ｄはその後、１０００℃程度でスマートカット層を劈開させ、表面を研磨して結晶性を良くした状態を示す。欠陥層の除去はＣＭＰ（ケミカル・メカニカル・ポリッシング）などで研磨することにより可能である。図２−ｅはその後、Ｓｉ基板２０に移したＳｉＣ層５にエピタキシャル成長で１０μｍまで成長させたＳｉＣ膜６の状態を示す。
【００２３】  図３においてにエピタキシャル成長させたＳｉＣ層６にＰ層、Ｎ層の不純物を形成し、活性化処理する１６００℃から１７００℃においてＳｉ基板、シリコン酸化膜はその融点を越える為に溶融状態となり、シリコン酸化膜はＳｉベース基板と同化する工程の流れを示す。最終状態では絶縁物である極薄シリコン酸化膜は消失している。
【００２４】  図３−ａは図２−ｅの状態と同じで、ベース基板であるＳｉ基板２０の上に極薄のシリコン酸化膜４を介して１０μｍ厚の単結晶ＳｉＣが形成されている。図３−ｂはＰ層、Ｎ層、Ｐウエル層をイオン注入した状態を示している。図３−ｃはベース基板のＳｉを厚さ２００μｍ程度に薄く研磨をして、裏面であるＳｉ基板に約１μｍ厚のシリコン酸化膜１０を形成した状態を示している。図３−ｄはその状態においてスクライブライン部のシリコン酸化膜を除去した状態を示す。残ったシリコン酸化膜１０がマスクとなってＳｉをエッチングする目的である。破線で示したラインがＳｉ基板の異方性エッチング手法によりエッチングの終点となるＳｉ面の位置である。図３−ｅはベース基板のＳｉを異方性エッチングでエッチングして、マスクとなっていたシリコン酸化膜１０を除去して、Ｓｉ全体を等方エッチングで丸みを持たせた後に、全面にＳｉＣ膜を成長させた状態である。Ｓｉの等方エッチングにより丸みを持たせるのは、エッジ部においてＳｉＣ膜がＳｉ上におけるカバレッジを良くするためである。ＳｉＣ膜は多結晶となる。この状態で、ベース基板Ｓｉと極薄のシリコン酸化膜は、単結晶ＳｉＣ膜６とポリＳｉＣ膜７で全方向が囲われた状態となる。スクライブライン部３６と単結晶ＳｉＣ膜６とポリＳｉＣ膜７で囲まれた空間がベース基板のＳｉを閉じ込めるマイクロキャビン３５である。この状態で全体を１６００℃から１７００℃にてＰ層、Ｎ層の活性化処理をすることにより、単結晶ＳｉＣ膜にＰ層、Ｎ層が形成される。１６００℃から１７００℃における活性化処理温度では、Ｓｉ基板２０及びシリコン酸化膜４は共に溶融状態となるが、全面をＳｉＣにより囲まれているため、マイクロキャビン３５から外部への飛散はない。図３−ｆはこの状態でＳｉ半導体にて公知の手法により、ゲート酸化膜１３、ゲート電極１４を形成した状態を示す。その後、公知の手法により、コンタクト形成、配線形成、パッシベーション膜の形成により素子を形成することができる。最終的には裏面のＳｉＣを除去し、さらにＳｉ厚さを薄くしてベース基板部の抵抗分を小さくして使うこととなる。図３−ｆにおいては、スクライブラインでの薄い部分３６の様子を示し、素子の大きさの幅は５ｍｍの事例を示している。
【００２５】以上の図の事例ではベース基板Ｓｉの斜めエッチング後にＳｉＣ膜を形成したが、ＳｉＣ膜の代わりに、窒化シリコン膜や窒化アルミ膜を用いることができる。ヤング率や熱膨張係数が異なるために、ＳｉＣ膜と比べて反りや応力形成のために薄い膜となる。
【００２６】以上の様にして形成したＳｉ基板２０の上の単結晶ＳｉＣ膜５，６に図１−ｃで示した縦型のＭＯＳＦＥＴを作成することができる。空乏層の拡がり領域１７に相当することころが単結晶５、６内に存在する。ＭＯＳＦＥＴはこの領域内にて構成され、それ以外の基板領域は安価なＳｉで構成することができる。種結晶２は結晶欠陥を減らした高価な基板であるが、この様にして本来必要な厚さだけを有効に使用することにより大幅なコストダウンが可能になる。
【００２７】以上事例ではシリコンの面方位を用いて再現性の良い傾斜角を得る手法を示したが、その他に等方エッチング技術を用いて、フォトレジスト膜の密着性を下げてＳｉ側面の傾斜角を得る方法もある。いずれの方法においても傾斜角を設けて、ＳｉＣのカバレッジを完全にすることが可能である。
【００２８】図４において、Ｓｉをテ―パエッチングしてＳｉＣ膜で覆う単位について幾つかの手法とその得失について説明する。図４−ａは図３において開示した手法である。図３−ａ１の様に各素子のスクライブラインの位置でＳｉをテ―パエッチングしてＳｉＣ膜で覆う方法である。図３−ａ２の様にスクライブラインは全てテ―パエッチング加工されており、Ｓｉ基板は全ての素子部で独立にＳｉＣで覆われている。この方法は、素子単位で基板部のＳｉを覆うことができるため欠陥に対しても大きな被害にはならない手法である。一方でスクライブライン部の薄い単結晶層が基板を縦断、横断する為に強度に対して弱い構造であり、ハンドリングに注意を要する。図４−ｂにおいて別の手法として基板の周辺部のＳｉだけをエッチング除去して、残ったＳｉ全体をＳｉＣで覆う手法を示す。この手法は基板のウエーハの端部だけが薄いＳｉＣとなり、強度面では強い構造である。図４−ｂ１はその周辺部の様子を示す。図４−ｂ２の様に端部の素子の外部に向けた片だけがテ―パエッチされており、その片が内部のＳｉを覆う役割を担っている。Ｓｉを閉じ込める役割をする端部は必ずしもスクライブラインである必要はない。強度的には殆どの素子部が一体のＳｉ基板となっているために図４−ａの様な弱点はない。一方でＳｉ基板が全体で一つになっており、一か所でも欠陥などが許されないに構造である。図４−ｃに中間的な手法を示す。スクライブラインの位置にテ―パエッチングするが、薄いＳｉＣ層となる部分が基板を縦断しない、横断しないと構造をとることである。図４−ｃ２はスクライブライン部３６がテ―パエッチによりＳｉ基板をＳｉＣで覆う場合である。図４−ｃ３は強度補強のためにスクライブライン部３６にテ―パエッチングを行わない場合である。図４−ｃ２と図４−ｃ３との組み合わせにより図４−ｃ１に示す破線のスクライブラインに沿って薄いＳｉＣ層となる部分が基板を縦断しない、横断しないと構造をとるものである。具体的な組み合わせの事例を図５において示す。これにより強度の薄い部分の強度を強化しつつ、ＳｉＣ膜で覆う面積を小さくすることができる手法である。図４−ａのメリットはスクライブがしやすくなる点、図４−ｂのメリットは強度的に強いこと、テ―パの位置を工夫することにより素子の大きさに依存しないパターンとすることができる点である。図４−ｃのメリットは、強度的に問題ないこととであるが、図４−ａの様なスクライブのし易さのメリットはないことである。選択は、それぞれのメリットを活かすことになる。
【００２９】図５においてマイクロキャビンの形とその組み合わせにより図４−ｃ１で説明した構造の実施例を示す。図５−ａ１は四角形のマクロキャビン４１の事例である。図５−ａ２にそのブロック図４２を示す。４つの素子からなる構成であり、スクライブラインのうち四角形の周辺部だけが図４−ｃ２形式の薄いＳｉＣ層となっている。内部のスクラライブライン４３は図４−ｃ３形式のＳｉ層のままのスクライブラインである。図５−ｂ１は十字形のマクロキャビン４５の事例である。図５−ｂ２にそのブロック図４６を示す。５つの素子からなる構成であり、スクライブラインのうち十字形の周辺部だけが図４−ｃ２形式の薄いＳｉＣ層となっている。内部のスクラライブライン４７は図４−ｃ３形式のＳｉ層のままのスクライブラインである。図５−ｃが四角形のマイクロキャビン４１と十字形のマイクロキャビン４５を組み合わせた事例である。このような組み合わせにより薄いＳｉＣ層となる部分が基板を縦断しない、横断しないと構造をとるものである。また、各方式において、Ｓｉをエッチング除去してＳｉＣ薄膜で薄くなった部分に補強のために充填剤を入れて工程途中の保護に使用することも可能である。
【００３０】以上の事例においては、Ｓｉに形成した極薄のシリコン膜面とスマートカット層を設けた単結晶ＳｉＣに形成した極薄のシリコン酸化膜面とを貼り合せた事例であるが、Ｓｉに形成した極薄のシリコン酸化膜面とスマートカット層を設けた単結晶ＳｉＣに形成した極薄のシリコン膜面との貼り合せもまったく同様な効果を生み出すことができる。また、極薄のシリコン酸化膜同士の貼り合せ、極薄のシリコン同士の貼り合せでも、また一方の面をシリコン酸化膜とするだけでも貼り合せは可能であり、効果は同様である。
【産業上の利用の可能性】
【００３１】ＳｉＣ基板を用いた高電圧駆動素子は、車においてはハイブリッド車の普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。本発明によりＳｉ基板上に単結晶ＳｉＣ膜を形成し、安価な基板ができる基板構造を実用化することができ、当該分野の素子の普及に大きく貢献するものとなる。
【符号の説明】
【００３２】１・・・ＳｉＣ基板（Ｎ−層）  ２・・・ＳｉＣ種結晶基板（Ｎ−層）
３・・・スマートカット層  ４・・・極薄シリコン酸化膜
５・・・スマートカットで移されるＳｉＣ層  ６・・・１０μｍに成長させたＳｉＣ膜
７・・・ポリＳｉＣ膜  １０・・・シリコン酸化膜  １１・・・ソース（Ｎ＋層）
１２・・・ドレイン（Ｎ層）  １３・・・ゲート電極  １４・・・ゲート酸化膜
１５・・・Ｐウエル  １６・・・電流方向  １７・・・空乏層の拡がり
１８・・・空乏層到達点  １９・・・ドレイン電極  ２０・・・Ｓｉ基板（Ｎ＋層）
３０・・・平坦化ステージ  ３１・・・吸引孔  ３５・・・マイクロキャビン
３６・・・スクライブライン部で薄い部分  ３７・・・スクライブライン部で厚い部分
３８・・・基板外周部で薄い部分  ３９・・・基板外周部で厚い部分
４１・・・４つの素子からなるマイクロキャビン  ４２・・・４つの素子のブロック図
４３・・・マイクロキャビン内部のスクライブライン
４５・・・５つの素子からなるマイクロキャビン  ４６・・・５つの素子のブロック図
４７・・・マイクロキャビン内部のスクライブライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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