(57)【要約】【課題】出力波形に付加される遅延の増大を抑制することが可能な出力回路を提供すること。【解決手段】本発明にかかる出力回路は、高電位側電源端子と外部出力端子Ｖｏｕｔとの間に設けられ、電源電圧ＶＤＤ〜接地電圧ＶＳＳ間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＰ１１と、低電位側電源端子と外部出力端子Ｖｏｕｔとの間に設けられ、一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される出力トランジスタＭＮ１１と、電源電圧ＶＤＤより低く接地電圧ＶＳＳより高い中間電圧ＶＭＬが供給されている低電位側電源端子と、出力トランジスタＭＰ１１のゲートと、の間に設けられ、出力トランジスタＭＰ１１のゲート電圧と中間電圧ＶＭＬとの電圧差に基づいて出力トランジスタＭＰ１１のゲートをクランプするクランプ用トランジスタＭＰ１２と、を備える。【選択図】図１Ａ
2013104942.tif 000002
【特許請求の範囲】
【請求項１】
第１電源端子と外部出力端子との間に設けられ、第１及び第２電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される第１出力ＭＯＳトランジスタと、
第２電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される第２出力ＭＯＳトランジスタと、
前記第１電源電圧より低く前記第２電源電圧より高い中間電圧が供給されている前記第２電源端子と、前記第１出力ＭＯＳトランジスタのゲートと、の間に設けられ、前記第１出力ＭＯＳトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第１出力ＭＯＳトランジスタのゲートをクランプするクランプ回路と、を備えた出力回路。
【請求項２】
前記第１出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第２出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第１電源端子には、高電位側電源電圧である前記第１電源電圧が供給されていることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子及び制御端子が接続され、前記第２電源端子に第２端子が接続されたＰチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項２に記載の出力回路。
【請求項４】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子が接続され、前記第２電源端子に第２端子及び制御端子が接続されたＮチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項２に記載の出力回路。
【請求項５】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートにカソードが接続され、前記第２電源端子にアノードが接続されたＰＮ接合ダイオードであることを特徴とする請求項２に記載の出力回路。
【請求項６】
前記第１出力ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであって、
前記第２出力ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第１電源端子には、低電位側電源電圧である前記第２電源電圧が供給されていることを特徴とする請求項１に記載の出力回路。
【請求項７】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子及び制御端子が接続され、前記第２電源端子に第２端子が接続されたＮチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項６に記載の出力回路。
【請求項８】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートに第１端子が接続され、前記第２電源端子に第２端子及び制御端子が接続されたＰチャネル型のクランプ用ＭＯＳトランジスタであることを特徴とする請求項６に記載の出力回路。
【請求項９】
前記クランプ回路は、
前記第１出力ＭＯＳトランジスタのゲートにアノードが接続され、前記第２電源端子にカソードが接続されたＰＮ接合ダイオードであることを特徴とする請求項６に記載の出力回路。
【請求項１０】
前記第１及び前記第２電源電圧によって駆動され、前記一対の増幅信号を出力する差動段回路と、
請求項１〜９のいずれか一項に記載の出力回路と、を備えた増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路及びそれを備えた増幅器に関し、特に出力波形の遅延を抑制するのに適した出力回路及びそれを備えた増幅器に関する。
【背景技術】
【０００２】
液晶表示装置を駆動するＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバは、出力駆動回路としてボルテージフォロワ接続された演算増幅器を備えている。この演算増幅器の過渡特性は、表示品質に大きく影響を及ぼすことが知られている。特に、演算増幅器を高速動作させた場合に出力波形に大きな遅延が付加されてしまうことがあり、その場合、画質が劣化してしまうという問題がある。したがって、ＬＣＤドライバに備えられた演算増幅器は、その出力波形の遅延を抑制することが求められている。
【０００３】
図６Ａ及び図６Ｂに、特許文献１に開示された正専用アンプ（以下、正側増幅器と称す）１００及び負専用アンプ（以下、負側増幅器と称す）２００の等価回路を示す。図６Ａ及び図６Ｂは、近年のＬＣＤドライバに採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【０００４】
差動段回路１０１及び２０１は、出力段回路１０２及び２０２の出力Ｖｏｕtを反転入力端子Ｉｎ−に入力してボルテージフォロワ回路を実現するものであれば種類を問わない。例えばアナログアンプの出力段回路の駆動方法で代表的なものに、Ａ級、Ｂ級、ＡＢ級の３つがある。Ａ級アンプ駆動では、差動段回路の２つの出力電圧、つまり２つの出力トランジスタのゲート電圧が等しい値または一定の差をもった電圧値で変化する。Ｂ級アンプ駆動では、差動段回路の２つの出力電圧のうち、基本的には同時には一方だけが変化する。そして、ＡＢ級アンプ駆動では、差動段回路の２つの出力電圧は、一定値以上の電圧差をもって変化する。これら３種類の駆動方法を含むどの駆動方法でも、例えば差動段回路の２つの出力電圧の値が逆転しないなどの相関関係がある。
【０００５】
なお、図６Ａに示す正側増幅器１００は、液晶表示装置において基準電圧Ｖｃｏｍ（液晶の対向電極に与える基準電圧）より高い電圧側を駆動する増幅器である。図６Ｂに示す負側増幅器２００は、基準電圧Ｖｃｏｍより低い電圧側を駆動する増幅器である。このように、液晶表示装置の分野においては、基準電圧Ｖｃｏｍを基準として正／負が判断される。
【０００６】
ここで、正側増幅器１００は、液晶表示装置の正極性を駆動する増幅器であるため、基準電圧ＶｃｏｍをＶＤＤとＶＳＳとの２分点であるＶＤＤ／２とする時、電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。一方、負側増幅器２００は、液晶表示装置の負極性を駆動する増幅器であるため、接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。したがって、正側増幅器１００及び負側増幅器２００は、出力段回路（出力回路）に供給される電源電圧の範囲を、前段の差動段回路（１０１，２０１）に供給される電源電圧の範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。
【０００７】
図６Ａに示す正側増幅器１００は、差動段回路１０１及び出力段回路（出力回路）１０２を備える。出力段回路１０２は、ＰチャネルＭＯＳトランジスタＭＰ１０３及びＮチャネルＭＯＳトランジスタＭＮ１０４を有する。出力段回路１０２では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、中間電圧ＶＭＬは、電源電圧ＶＤＤの約半分の電圧レベルを示す。前段の差動段回路１０１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【０００８】
トランジスタＭＰ１０３では、ソースに出力段回路１０２の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の一方の出力端子が接続される。トランジスタＭＮ１０４では、ソースに出力段回路１０２の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０１の他方の出力端子が接続される。
【０００９】
図６Ａに示す正側増幅器１００において、差動段回路１０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路１０２に対して出力する。出力段回路１０２において、トランジスタＭＰ１０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ１０３のゲートに印加される一方の増幅信号に基づいて制御される。トランジスタＭＮ１０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ１０４のゲートに印加される他方の増幅信号に基づいて制御される。ここで、トランジスタＭＰ１０３のソースに電源電圧ＶＤＤが供給され、トランジスタＭＮ１０４のソースに中間電圧ＶＭＬが供給されているため、正側増幅器１００の出力信号の電圧範囲は約ＶＤＤ／２〜ＶＤＤとなる。
【００１０】
図６Ｂに示す負側増幅器２００は、差動段回路２０１及び出力段回路（出力回路）２０２を備える。出力段回路２０２は、ＰチャネルＭＯＳトランジスタＭＰ２０３及びＮチャネルＭＯＳトランジスタＭＮ２０４を有する。出力段回路２０２では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、中間電圧ＶＭＨは、電源電圧ＶＤＤの約半分の電圧レベルを示す。前段の差動段回路２０１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００１１】
トランジスタＭＰ２０３では、ソースに出力段回路２０２の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の一方の出力端子が接続される。トランジスタＭＮ２０４では、ソースに出力段回路２０２の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０１の他方の出力端子が接続される。
【００１２】
図６Ｂに示す負側増幅器２００において、差動段回路２０１は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力段回路２０２に対して出力する。出力段回路２０２において、トランジスタＭＰ２０３のソース−ドレイン間に流れる電流は、当該トランジスタＭＰ２０３のゲートに印加される一方の増幅信号に基づいて制御される。トランジスタＭＮ２０４のソース−ドレイン間に流れる電流は、当該トランジスタＭＮ２０４のゲートに印加される他方の増幅信号に基づいて制御される。ここで、トランジスタＭＰ２０３のソースに中間電圧ＶＭＨが供給され、トランジスタＭＮ２０４のソースに接地電圧ＶＳＳが供給されているため、負側増幅器２００の出力信号の電圧範囲はＶＳＳ〜約ＶＤＤ／２となる。
【００１３】
このように、図６Ａ及び図６Ｂに示す増幅器は、出力段回路に供給される電源電圧の範囲を狭めることにより、消費電力の増大を抑制している。
【００１４】
なお、負荷に供給される電流を制御する回路には、例えばクランプ回路を用いた回路がある。図７に、特許文献２に開示されたトランジスタ出力回路の回路図を示す。図７に示すトランジスタ出力回路３００は、ゲートドライブ回路３０１と、出力トランジスタ３０２と、クランプ回路３０４と、抵抗３０７と、を備える。ゲートドライブ回路３０１は、入力電圧Ｖｉに応じた制御電圧Ｖｃを生成する。出力トランジスタ３０２では、ドレインに電源端子３０８が接続され、ソースに出力端子３０３が接続され、ゲートに抵抗３０７を介して制御電圧Ｖｃが供給される。また、出力トランジスタ３０２のゲート−ソース間にはクランプ回路３０４が設けられている。
【００１５】
図８に示すように、出力トランジスタ３０２のソース−ドレイン間には、当該出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓに応じた電流Ｉｄが流れる。具体的には、出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓが大きくなるほど、当該出力トランジスタ３０２のソース−ドレイン間に流れる電流Ｉｄは大きくなる。そこで、トランジスタ出力回路３００は、出力トランジスタ３０２のゲート−ソース間にクランプ回路３０４を備えることにより、当該出力トランジスタ３０２のゲート−ソース間電圧Ｖｇｓを所定の電圧レベル以上に上昇させないようにして負荷３０５に過電流を供給しないようにしている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−１９４４８５号公報
【特許文献２】特開平３−１１７０１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図６Ａ及び図６Ｂに示す増幅器では、出力波形に付加される遅延が増大してしまうという問題があった。以下、具体的に説明する。
【００１８】
図６Ａ及び図６Ｂに示す増幅器では、差動段回路の出力は、ほぼ接地電圧ＶＳＳからほぼ電源電圧ＶＤＤまでの値をとり得る。一方で、出力段回路（出力回路）に供給される電源電圧の範囲が、差動段回路に供給される電源電圧の範囲の約半分である。そのため、出力段回路に設けられた２つの出力トランジスタでは、ゲート電圧の変化がソース−ドレイン電流を変化させうる（制御する）範囲（以降、ゲート電圧の有効動作範囲という）が異なることになる。例えば、ＮチャンネルＭＯＳトランジスタのゲート電圧が、そのソース電圧に閾値（Ｖｔｎ）を加えた電圧より低い電圧からさらに低くなるような場合は、ＭＯＳトランジスタは実質的にオフしたままでソース−ドレイン電流が変化しないため、制御しているとはいわない。
【００１９】
例えば、図６Ａに示す正側増幅器１００の場合、トランジスタＭＰ１０３はそのソースが電源電圧ＶＤＤに接続しているため、トランジスタＭＰ１０３のゲート電圧の有効動作範囲は、ほぼ電源電圧ＶＤＤから接地電圧ＶＳＳまでである。一方、トランジスタＭＮ１０４はそのソースが中間電圧ＶＭＬに接続しているため、トランジスタＭＮ１０４のゲート電圧の有効動作範囲は、ほぼ中間電圧ＶＭＬから電源電圧ＶＤＤまでの範囲である。つまり、トランジスタＭＰ１０３のゲート電圧が有効動作範囲内で中間電圧ＶＭＬより低くなると、それに応じてトランジスタＭＰ１０３のゲート電圧と相関関係のあるトランジスタＭＮ１０４のゲート電圧も中間電圧ＶＭＬより低くなり、トランジスタＭＮ１０４はオフになったままの状態になってしまう。それにより、トランジスタＭＮ１０４では、ゲート電圧によってソース−ドレイン電流を変化させることができなくなる。つまり、トランジスタＭＮ１０４のゲート電圧は、有効動作範囲を外れる。このように、入力電圧（入力端子Ｉｎ＋，Ｉｎ−に供給される電圧）に応じて出力Ｖｏｕｔを早く立ち上げようとしてトランジスタＭＰ１０３のゲート電圧を中間電圧ＶＭＬより低くしすぎると、トランジスタＭＰ１０３のゲート電圧と相関関係のあるトランジスタＭＮ１０４のゲート電圧が過渡的に中間電圧ＶＭＬよりも低く変動してしまう。そのため、その後、入力電圧に応じて出力Ｖｏｕｔを立ち下げようとするときに、トランジスタＭＮ１０４のゲート電圧が中間電圧ＶＭＬより高くなり、ＰチャンネルＭＯＳトランジスタＭＰ１０３が流し込む電流値よりＮチャンネルＭＯＳトランジスタＭＮ１０４が引き抜く電流値が大きくなるまで、外部出力端子Ｖｏｕｔから電流を引き抜くことができなくなってしまう。その結果、外部出力端子Ｖｏｕｔの電圧を立ち下げることができるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまうという問題があった。
【００２０】
一方、図６Ｂに示す負側増幅器２００の場合、トランジスタＭＮ２０４はそのソースが接地電圧ＶＳＳに接続しているため、トランジスタＭＮ２０４のゲート電圧の有効動作範囲は、ほぼ接地電圧ＶＳＳから電源電圧ＶＤＤまでの範囲である。一方、トランジスタＭＰ２０３はそのソースが中間電圧ＶＭＨに接続しているため、トランジスタＭＰ２０３のゲート電圧の有効動作範囲は、ほぼ中間電圧ＶＭＨから接地電圧ＶＳＳまでの範囲である。つまり、トランジスタＭＮ２０４のゲート電圧が有効動作範囲内で中間電圧ＶＭＨより高くなると、それに応じてトランジスタＭＮ２０４のゲート電圧と相関関係のあるトランジスタＭＰ２０３のゲート電圧も中間電圧ＶＭＨより高くなり、トランジスタＭＰ２０３はオフになったままの状態になってしまう。それにより、トランジスタＭＰ２０３では、ゲート電圧によってソース−ドレイン電流を変化させることができなくなる。つまり、トランジスタＭＮ２０３のゲート電圧は、有効動作範囲を外れる。このように、入力電圧に応じて出力Ｖｏｕｔを早く立ち下げようとしてトランジスタＭＮ２０４のゲート電圧を中間電圧ＶＭＨより高くしすぎると、トランジスタＭＮ２０４のゲート電圧と相関関係のあるトランジスタＭＰ２０３のゲート電圧が過渡的に中間電圧ＶＭＨよりも高く変動してしまう。そのため、その後、入力電圧に応じて出力Ｖｏｕｔを立ち上げようとするときに、トランジスタＭＰ２０３のゲート電圧が中間電圧ＶＭＨより低くなり、ＮチャンネルＭＯＳトランジスタＭＮ２０４が引き抜く電流値よりＰチャンネルＭＯＳトランジスタＭＰ２０３が流し込む電流値が大きくなるまで、外部出力端子Ｖｏｕｔに電流を流し込むことができなくなってしまう。その結果、外部出力端子Ｖｏｕｔの電圧を立ち上げることができるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまうという問題があった。
【００２１】
このように、従来技術の出力回路を備えた増幅器では、出力波形に付加される遅延が増大するという問題があった。
【課題を解決するための手段】
【００２２】
本発明にかかる出力回路は、第１電源端子と外部出力端子との間に設けられ、第１及び第２電源電圧間の電圧範囲を振幅する一対の増幅信号の一方に基づいてソース−ドレイン間に流れる電流が制御される第１出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＰ１１）と、第２電源端子と外部出力端子との間に設けられ、前記一対の増幅信号の他方に基づいてソース−ドレイン間に流れる電流が制御される第２出力ＭＯＳトランジスタ（例えば、実施の形態１にかかる出力トランジスタＭＮ１１）と、前記第１電源電圧より低く前記第２電源電圧より高い中間電圧が供給されている前記第２電源端子と、前記第１出力ＭＯＳトランジスタのゲートと、の間に設けられ、前記第１出力ＭＯＳトランジスタのゲート電圧と前記中間電圧との電圧差に基づいて前記第１出力ＭＯＳトランジスタのゲートをクランプするクランプ回路（例えば、実施の形態１にかかるクランプ用トランジスタＭＰ１２）と、を備える。
【００２３】
上述のような回路構成により、出力波形に付加される遅延の増大を抑制することができる。
【発明の効果】
【００２４】
本発明により、出力波形に付加される遅延の増大を抑制することが可能な出力回路及びそれを備えた増幅器を提供することができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の実施の形態１にかかる増幅器を示すブロック図である。
【図１Ｂ】本発明の実施の形態１にかかる増幅器を示すブロック図である。
【図２】本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。
【図３Ａ】本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。
【図３Ｂ】本発明にかかる増幅器及び従来技術の増幅器の動作を示す波形図である。
【図４Ａ】本発明の実施の形態２にかかる増幅器を示すブロック図である。
【図４Ｂ】本発明の実施の形態２にかかる増幅器を示すブロック図である。
【図５Ａ】本発明の実施の形態３にかかる増幅器を示すブロック図である。
【図５Ｂ】本発明の実施の形態３にかかる増幅器を示すブロック図である。
【図６Ａ】従来技術の増幅器を示すブロック図である。
【図６Ｂ】従来技術の増幅器を示すブロック図である。
【図７】従来技術のトランジスタ出力回路を示すブロック図である。
【図８】ＭＯＳトランジスタのＩＤ−ＶＤＳ特性を示す図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２７】
実施の形態１
図１Ａ及び図１Ｂに、本発明の実施の形態１にかかる出力回路を備えた正側増幅器１及び負側増幅器２を示す。図１Ａ及び図１Ｂは、ＬＣＤドライバ等に採用されているＨａｌｆ＿ＶＤＤ用の演算増幅器である。
【００２８】
図１Ａに示す正側増幅器１は、液晶表示装置の正極性を駆動する増幅器である。そのため、正側増幅器１は、例えば電源電圧ＶＤＤ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。一方、図１Ｂに示す負側増幅器２は、液晶表示装置の負極性を駆動する増幅器である。そのため、負側増幅器２は、例えば接地電圧ＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成することができればよい。したがって、正側増幅器１及び負側増幅器２は、出力回路に供給される電源電圧の範囲を、前段の差動段回路に供給される電源電圧の範囲の約半分とし、消費電力の増大を抑制している。以下、具体的に説明する。
【００２９】
図１Ａに示す正側増幅器１は、差動段回路１０及び出力回路１１を備える。出力回路１１は、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、クランプ用トランジスタ（クランプ回路）ＭＰ１２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１及びクランプ用トランジスタＭＰ１２がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３０】
出力回路１１では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００３１】
出力トランジスタＭＰ１１では、ソースに出力回路１１の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。クランプ用トランジスタＭＰ１２では、第１の端子及びゲート（制御端子）に出力トランジスタＭＰ１１のゲートが共通接続され、第２の端子に出力回路１１の低電位側電源端子が接続される。すなわち、クランプ用トランジスタＭＰ１２の第２の端子には中間電圧ＶＭＬが供給される。なお、クランプ用トランジスタＭＰ１２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００３２】
図１Ａに示す正側増幅器１において、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１に対して出力する。出力回路１１において、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１はＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。
【００３３】
このように、何も対策しなければ、出力回路１１に供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１に設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。
【００３４】
具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうとトランジスタＭＮ１１のゲート電圧も中間電圧ＶＭＬよりさらに低く変動してしまい、その後入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延時間が増大してしまう。
【００３５】
そこで、本実施の形態にかかる出力回路１１は、出力トランジスタＭＰ１１のゲートと出力回路１１の低電位側電源端子との間にクランプ用トランジスタＭＰ１２を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延時間の増大が抑制される。
【００３６】
具体的には、出力トランジスタＭＰ１１のゲート電圧が、中間電圧ＶＭＬよりも、負の値であるクランプ用トランジスタＭＰ１２の閾値電圧Ｖｔｐの絶対値分以下に低下した場合、クランプ用トランジスタＭＰ１２は導通状態になる。これは、クランプ用トランジスタＭＰ１２の第１の端子（出力トランジスタＭＰ１１のゲートと接続）の電位がクランプ用トランジスタＭＰ１２の第２の端子（出力回路１１の低電位側電源端子と接続）の電位より低くなるため、第１の端子がドレイン、第２の端子がソースになり、当該クランプ用トランジスタＭＰ１２の、ソースを基準とした負の値であるゲート−ソース間電圧が閾値電圧Ｖｔｐ以下になるからである。換言すると、当該クランプ用トランジスタＭＰ１２のゲート−ソース間電圧の絶対値が閾値電圧Ｖｔｐの絶対値以上になるからである。このとき、クランプ用トランジスタＭＰ１２は、出力回路１１の低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて順方向にダイオード接続された状態となっている。
【００３７】
このようにして、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりクランプ用トランジスタＭＰ１２の閾値電圧Ｖｔｐの絶対値分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。
【００３８】
なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。
【００３９】
また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬに負の値である閾値電圧Ｖｔｐを加えた値より高い状態の場合、クランプ用トランジスタＭＰ１２は非導通状態になっている。このとき、クランプ用トランジスタＭＰ１２は、出力回路１１の低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタＭＰ１２は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。
【００４０】
図１Ｂに示す負側増幅器２は、差動段回路２０及び出力回路２１を備える。出力回路２１は、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、クランプ用トランジスタ（クランプ回路）ＭＮ２２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１及びクランプ用トランジスタＭＮ２２がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００４１】
出力回路２１では、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００４２】
出力トランジスタＭＰ２１では、ソースに出力回路２１の高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１の低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。クランプ用トランジスタＭＮ２２では、第１の端子及びゲート（制御端子）に出力トランジスタＭＮ２１のゲートが共通接続され、第２の端子に出力回路２１の高電位側電源端子が接続される。すなわち、クランプ用トランジスタＭＮ２２の第２の端子には中間電圧ＶＭＨが供給される。なお、クランプ用トランジスタＭＮ２２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００４３】
図１Ｂに示す負側増幅器２において、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１に対して出力する。出力回路２１において、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２はＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。
【００４４】
このように、何も対策しなければ、出力回路２１に供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１に設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。
【００４５】
具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延時間が増大してしまう。
【００４６】
そこで、本実施の形態にかかる出力回路２１は、出力トランジスタＭＮ２１のゲートと出力回路２１の高電位側電源端子との間にクランプ用トランジスタＭＮ２２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延時間の増大が抑制される。
【００４７】
具体的には、出力トランジスタＭＮ２１のゲート電圧が、中間電圧ＶＭＨよりも、正の値であるクランプ用トランジスタＭＮ２２の閾値電圧Ｖｔｎ分以上に上昇した場合、クランプ用トランジスタＭＮ２２は導通状態になる。これは、クランプ用トランジスタＭＮ２２の第１の端子（出力トランジスタＭＮ２１のゲートと接続）の電位がクランプ用トランジスタＭＮ２２の第２の端子（出力回路２１の高電位側電源端子と接続）の電位より高くなるため、第１の端子がドレイン、第２の端子がソースになり、当該クランプ用トランジスタＭＮ２２のゲート−ソース間電圧が閾値電圧Ｖｔｎ以上になるからである。このとき、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１の高電位側電源端子に向けて順方向にダイオード接続された状態となっている。
【００４８】
このようにして、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりクランプ用トランジスタＭＮ２２の閾値電圧Ｖｔｎ分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。
【００４９】
なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。
【００５０】
また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨに閾値電圧Ｖｔｎを加えた値より低い状態の場合、クランプ用トランジスタＭＮ２２は非導通状態になっている。このとき、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１の高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタＭＮ２２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。
【００５１】
このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延時間の増大を抑制することができる。
【００５２】
なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延時間の増大を抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。
【００５３】
さらに、出力回路１１は、クランプ用トランジスタＭＰ１２を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１は、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１は、クランプ用トランジスタＭＮ２２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１は、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。
【００５４】
次に、本実施の形態にかかる出力回路の効果を、図２を参照して説明する。図２は、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。図２に示す波形図では、紙面の上から順に、ストローブ信号ＳＴＢ、各正側増幅器（１００，１）の出力波形、各負側増幅器（２００，２）の出力波形、各正側増幅器に設けられた出力トランジスタ（ＭＰ１０３，ＭＰ１１）のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタ（ＭＮ２０４，ＭＮ２１）のゲート電圧が示されている。また、図２に示す波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。さらに、図２の出力波形は、差動段回路（１０、２０、１０１、２０１）が出力回路（１１、２１、１０２、２０２）をＡＢ級動作させる増幅信号を出力する場合の例を示す。
【００５５】
なお、各正側増幅器（１００，１）及び各負側増幅器（２００，２）は、それぞれストローブ信号ＳＴＢの立ち上がりに同期して、出力波形の立ち上げ又は立ち下げを開始する。図２の例では、時刻ｔ１におけるストローブ信号ＳＴＢの立ち上がりに同期して、各正側増幅器（１００，１）が出力波形の立ち上げを開始し、各負側増幅器（２００，２）が出力波形の立ち上げを開始する。また、時刻ｔ２におけるストローブ信号ＳＴＢの立ち上がりに同期して、各正側増幅器（１００，１）が出力波形の立ち下げを開始し、各負側増幅器（２００，２）が出力波形の立ち下げを開始する。
【００５６】
まず、従来技術の正側増幅器１００及び本発明の正側増幅器１の動作について説明する。図２に示すように、従来技術の正側増幅器１００に設けられた出力トランジスタＭＰ１０３のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。同様に、本発明の正側増幅器１に設けられた出力トランジスタＭＰ１１のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。それに応じて、各正側増幅器は出力波形を立ち上げる。
【００５７】
ここで、出力トランジスタＭＰ１０３のゲート電圧は、過渡的に中間電圧ＶＭＬを下回り、接地電圧ＶＳＳ付近まで低下している。これに応じて、出力トランジスタＭＮ１０４のゲート電圧（不図示）も接地電圧ＶＳＳ付近まで低下する。一方、出力トランジスタＭＰ１１のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に接地電圧ＶＳＳ付近まで低下することなく、接地電圧ＶＳＳよりも高い中間電圧ＶＭＬ付近までしか低下していない。これに応じて、出力トランジスタＭＮ１１のゲート電圧（不図示）も中間電圧ＶＭＬ付近までしか低下しない。
【００５８】
その後、出力トランジスタＭＰ１０３のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める（時刻ｔ２）と同時に出力トランジスタＭＮ１０４のゲート電圧も上昇し始める。同様に、出力トランジスタＭＰ１１のゲート電圧は、次のストローブ信号の立ち上がりに同期して上昇し始める（時刻ｔ２）と同時に出力トランジスタＭＮ１1のゲート電圧（不図示）も上昇し始める。そのゲート電圧の変化に応じてＰチャンネルＭＯＳ出力トランジスタのドレイン電流が減少し、ＮチャンネルＭＯＳ出力トランジスタのドレイン電流が増加し、ＮチャンネルＭＯＳ出力トランジスタのドレイン電流値がＰチャンネルＭＯＳ出力トランジスタのドレイン電流値を上回ったところから、各正側増幅器は出力波形を立ち下げ始める。
【００５９】
ここで、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬ付近から電源電圧ＶＤＤ付近まで上昇してオフに近い状態になり、出力トランジスタＭＮ１１のゲート電圧（不図示）が中間電圧ＶＭＬ付近から中間電圧ＶＭＬを超えて上昇してオンし、出力トランジスタＭＮ１１のドレイン電流値が出力トランジスタＭＰ１１のドレイン電流値の絶対値より十分に大きくなるのに要する時間は、出力トランジスタＭＰ１０３のゲート電圧が接地電圧ＶＳＳ付近から電源電圧ＶＤＤ付近まで上昇してオフに近い状態になり、出力トランジスタＭＮ１０４のゲート電圧（不図示）が接地電圧ＶＳＳ付近から中間電圧ＶＭＬを超えて上昇してオンし、出力トランジスタＭＮ１０４のドレイン電流値が出力トランジスタＭＰ１０３のドレイン電流値の絶対値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の正側増幅器１の出力信号（Ｖｏｕｔ）が立ち下がり始めるまでの時間は、従来技術の正側増幅器１００の出力信号（Ｖｏｕｔ）が立ち下がり始めるまでの時間よりも短い。したがって、図２を見ても明らかなように、本発明の正側増幅器１では、従来技術の正側増幅器１００の場合と比較して、立ち下がりの出力波形に付加される遅延の増大が抑制されている。
【００６０】
次に、従来技術の負側増幅器２００及び本発明の負側増幅器２の動作について説明する。図２に示すように、従来技術の負側増幅器２００に設けられた出力トランジスタＭＮ２０４のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。同様に、本発明の負側増幅器２に設けられた出力トランジスタＭＮ２１のゲート電圧は、ストローブ信号ＳＴＢの立ち上がりに同期して低下し始める（時刻ｔ１）。それに応じて、各負側増幅器は出力波形を立ち上げる。
【００６１】
ここで、出力トランジスタＭＮ２０４のゲート電圧は、時刻ｔ１の前のストローブ信号ＳＴＢ（不図示）の立ち上がりに同期して過渡的に中間電圧ＶＭＨを上回り、電源電圧ＶＤＤ付近まで上昇している。これに応じて、出力トランジスタＭＰ２０３のゲート電圧（不図示）も電源電圧ＶＤＤ付近まで上昇している。一方、出力トランジスタＭＮ２１のゲート電圧は、クランプ回路によってクランプされることにより、過渡的に電源電圧ＶＤＤ付近まで上昇することなく、電源電圧ＶＤＤよりも低い中間電圧ＶＭＨ付近までしか上昇していない。これに応じて、出力トランジスタＭＰ２１のゲート電圧（不図示）も中間電圧ＶＭＨ付近までしか上昇していない。
【００６２】
この状態で、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨ付近から接地電圧ＶＳＳ付近まで低下してオフに近い状態になり、出力トランジスタＭＰ２１のゲート電圧（不図示）が中間電圧ＶＭＨ付近から中間電圧ＶＭＨを超えて低下してオンし、出力トランジスタＭＰ２１のドレイン電流値の絶対値が出力トランジスタＭＮ２１のドレイン電流値より十分に大きくなるのに要する時間は、出力トランジスタＭＮ２０４のゲート電圧が電源電圧ＶＤＤ付近から接地電圧ＶＳＳ付近まで低下してオフに近い状態になり、出力トランジスタＭＰ２０３のゲート電圧（不図示）が下降してオンし、出力トランジスタＭＮ２０３のドレイン電流値の絶対値が出力トランジスタＭＮ２０４のドレイン電流値より十分に大きくなるのに要する時間よりも短い。つまり、本発明の負側増幅器２の出力信号（Ｖｏｕｔ）が立ち上がり始めるまでの時間は、従来技術の負側増幅器２００の出力信号（Ｖｏｕｔ）が立ち上がり始めるまでの時間よりも短い。したがって、図２を見ても明らかなように、本発明の負側増幅器２では、従来技術の負側増幅器２００の場合と比較して、立ち上がりの出力波形に付加される遅延の増大が抑制されている。
【００６３】
次に、本実施の形態にかかる出力回路が出力波形のオーバーシュートやアンダーシュートを抑制する場合の動作について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、従来技術の出力回路を備えた増幅器と、本実施の形態にかかる出力回路を備えた増幅器と、の動作を示す波形図である。また、図３Ｂは、図３Ａに示す範囲Ｘ及びＹ付近を拡大した図である。なお、図３Ａ及び図３Ｂに示す波形図は、図２に示す波形図の場合と比較して、外部出力端子Ｖｏｕｔの負荷容量が大きい。
【００６４】
図３Ａ及び図３Ｂの波形図では、紙面の上から順に、各正側増幅器（１００，１）の出力波形、各負側増幅器（２００，２）の出力波形、各正側増幅器に設けられた出力トランジスタ（ＭＰ１０３，ＭＰ１１）のゲート電圧、及び、各負側増幅器に設けられた出力トランジスタ（ＭＮ２０４，ＭＮ２１）のゲート電圧が示されている。また、図３Ａの波形図では、破線が従来技術の増幅器のものを示し、実線が本発明の増幅器のものを示す。
【００６５】
図３Ａ及び図３Ｂにおいても、基本的には図２の場合と同様の動作を示している。しかしながら、従来技術の正側増幅器１００では、出力トランジスタＭＰ１０３の駆動能力が大きいため出力波形にオーバーシュートが発生している。同様に、従来技術の負側増幅器２００では、出力トランジスタＭＮ２０４の駆動能力が大きいため出力波形にアンダーシュートが発生している。一方、本発明の正側増幅器１では、クランプ回路を用いることにより出力トランジスタＭＰ１１の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１と同等程度に制限されるため、出力波形のオーバーシュートが抑制されている。同様に、本発明の負側増幅器２では、クランプ回路を用いることにより出力トランジスタＭＮ２１の駆動能力が、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１と同等程度に制限されるため、出力波形のアンダーシュートが抑制されている。
【００６６】
実施の形態２
図４Ａ及び図４Ｂに、本発明の実施の形態２にかかる出力回路を備えた正側増幅器１ａ及び負側増幅器２ａを示す。図４Ａに示す正側増幅器１ａは、図１Ａに示す正側増幅器１と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。図４Ｂに示す負側増幅器２ａは、図１Ｂに示す負側増幅器２と比較して、出力回路に設けられたクランプ用トランジスタの構成が異なる。
【００６７】
図４Ａに示す正側増幅器１ａは、差動段回路１０及び出力回路１１ａを備える。出力回路１１ａは、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、クランプ用トランジスタ（クランプ回路）ＭＮ１２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１及びクランプ用トランジスタＭＮ１２がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００６８】
出力回路１１ａでは、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００６９】
出力トランジスタＭＰ１１では、ソースに出力回路１１ａの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１ａの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。クランプ用トランジスタＭＮ１２では、第１の端子に出力トランジスタＭＰ１１のゲートが接続され、第２の端子及びゲート（制御端子）に出力回路１１ａの低電位側電源端子が共通接続される。すなわち、クランプ用トランジスタＭＮ１２の第２の端子及びゲートには中間電圧ＶＭＬが供給される。なお、クランプ用トランジスタＭＮ１２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００７０】
図４Ａに示す正側増幅器１ａにおいて、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１ａに対して出力する。出力回路１１ａにおいて、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１ａはＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。
【００７１】
このように、何も対策しなければ、出力回路１１ａに供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１ａに設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。
【００７２】
具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうと、その後、入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。
【００７３】
そこで、本実施の形態にかかる出力回路１１ａは、出力トランジスタＭＰ１１のゲートと出力回路１１ａの低電位側電源端子との間にクランプ用トランジスタＭＮ１２を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。
【００７４】
具体的には、出力トランジスタＭＰ１１のゲート電圧が、中間電圧ＶＭＬよりも、正の値であるクランプ用トランジスタＭＮ１２の閾値電圧Ｖｔｎ分以下に低下した場合、クランプ用トランジスタＭＮ１２は導通状態になる。これは、クランプ用トランジスタＭＮ１２の第１の端子（出力トランジスタＭＰ１１のゲートと接続）の電位がクランプ用トランジスタＭＮ１２の第２の端子（出力回路１１ａの低電位側電源端子と接続）の電位より低くなるため、第１の端子がソース、第２の端子がドレインになり、当該クランプ用トランジスタＭＮ１２のゲート−ソース間電圧が閾値電圧Ｖｔｎ以上になるからである。このとき、クランプ用トランジスタＭＮ１２は、出力回路１１ａの低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて順方向にダイオード接続された状態となっている。
【００７５】
このようにして、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりクランプ用トランジスタＭＮ１２の閾値電圧Ｖｔｐ分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。
【００７６】
なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。
【００７７】
また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬに負の値である閾値電圧Ｖｔｐを加えた値より高い状態の場合、クランプ用トランジスタＭＮ１２は非導通状態になっている。このとき、クランプ用トランジスタＭＮ１２は、出力回路１１ａの低電位側電源端子から出力トランジスタＭＰ１１のゲートに向けて逆方向にダイオード接続された状態となっている。この状態では、クランプ用トランジスタＭＮ１２は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。
【００７８】
図４Ｂに示す負側増幅器２ａは、差動段回路２０及び出力回路２１ａを備える。出力回路２１ａは、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、クランプ用トランジスタ（クランプ回路）ＭＰ２２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１及びクランプ用トランジスタＭＰ２２がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００７９】
出力回路２１ａでは、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００８０】
出力トランジスタＭＰ２１では、ソースに出力回路２１ａの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１ａの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。クランプ用トランジスタＭＰ２２では、第１の端子に出力トランジスタＭＮ２１のゲートが接続され、第２の端子及びゲート（制御端子）に出力回路２１ａの高電位側電源端子が共通接続される。すなわち、クランプ用トランジスタＭＰ２２の第２の端子及びゲートには中間電圧ＶＭＨが供給される。なお、クランプ用トランジスタＭＰ２２の第１及び第２の端子は、一組のソース及びドレインであって、それぞれに供給される電圧レベルに応じてソース及びドレインが切り替わる。
【００８１】
図４Ｂに示す負側増幅器２ａにおいて、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１ａに対して出力する。出力回路２１ａにおいて、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２ａはＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。
【００８２】
このように、何も対策しなければ、出力回路２１ａに供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１ａに設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。
【００８３】
具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。
【００８４】
そこで、本実施の形態にかかる出力回路２１ａは、出力トランジスタＭＮ２１のゲートと出力回路２１ａの高電位側電源端子との間にクランプ用トランジスタＭＰ２２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。
【００８５】
具体的には、出力トランジスタＭＮ２１のゲート電圧が、中間電圧ＶＭＨよりも、負の値であるクランプ用トランジスタＭＰ２２の閾値電圧Ｖｔｐの絶対値分以上に上昇した場合、クランプ用トランジスタＭＰ２２は導通状態になる。これは、クランプ用トランジスタＭＰ２２の第１の端子（出力トランジスタＭＮ２１のゲートと接続）の電位がクランプ用トランジスタＭＰ２２の第２の端子（出力回路２１ａの高電位側電源端子と接続）の電位より高くなるため、第１の端子がソース、第２の端子がドレインになり、当該クランプ用トランジスタＭＰ２２のゲート−ソース間電圧が閾値電圧Ｖｔｐの絶対値以上になるからである。このとき、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１ａの高電位側電源端子に向けて順方向にダイオード接続された状態となっている。
【００８６】
このようにして、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりクランプ用トランジスタＭＰ２２の閾値電圧Ｖｔｐの絶対値分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。
【００８７】
なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。
【００８８】
また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨに閾値電圧Ｖｔｐの絶対値を加えた値より低い状態の場合、クランプ用トランジスタＭＰ２２は非導通状態になっている。このとき、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１のゲートから出力回路２１ａの高電位側電源端子に向けて逆方向にダイオード接続された状態になっている。この状態では、クランプ用トランジスタＭＰ２２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。
【００８９】
このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用トランジスタを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態１の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。
【００９０】
なお、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制するために、１つのクランプ用ＭＯＳトランジスタを追加するだけで良い。したがって、チップサイズへのインパクトはほとんど無視できるレベルである。
【００９１】
また、実施の形態１にかかる出力回路と本実施の形態にかかる出力回路とではクランプ用トランジスタの導電型が異なるが、何れの導電型のクランプ用トランジスタを用いた場合でも同様の効果を奏することができる。ただし、何れの場合においても、閾値電圧Ｖｔの小さいクランプ用トランジスタを用いた方が、出力回路に設けられた２つの出力トランジスタの駆動能力を同等程度に近づけることができるため、より効果的である。また、レイアウト上の空き領域に応じた導電型のトランジスタを選択してもよい。
【００９２】
さらに、出力回路１１ａは、クランプ用トランジスタＭＮ１２を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１ａは、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１ａは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１ａは、クランプ用トランジスタＭＰ２２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１ａは、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１ａは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。
【００９３】
実施の形態３
図５Ａ及び図５Ｂに、本発明の実施の形態３にかかる出力回路を備えた正側増幅器１ｂ及び負側増幅器２ｂを示す。図５Ａに示す正側増幅器１ｂは、図１Ａに示す正側増幅器１と比較して、出力回路に設けられたクランプ回路の構成が異なる。図５Ｂに示す負側増幅器２ｂは、図１Ｂに示す負側増幅器２と比較して、出力回路に設けられたクランプ回路の構成が異なる。
【００９４】
図５Ａに示す正側増幅器１ｂは、差動段回路１０及び出力回路１１ｂを備える。出力回路１１ｂは、出力トランジスタＭＰ１１と、出力トランジスタＭＮ１１と、ＰＮ接合のダイオード（クランプ回路）Ｄ１と、を有する。なお、本実施の形態では、出力トランジスタＭＰ１１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ１１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００９５】
出力回路１１ｂでは、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に中間電圧ＶＭＬが供給される。なお、本実施の形態では、中間電圧ＶＭＬが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＬは電源電圧ＶＤＤよりも低く接地電圧ＶＳＳより高い電圧レベルに適宜変更可能である。前段の差動段回路１０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【００９６】
出力トランジスタＭＰ１１では、ソースに出力回路１１ｂの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の一方の出力端子が接続される。出力トランジスタＭＮ１１では、ソースに出力回路１１ｂの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路１０の他方の出力端子が接続される。ダイオードＤ１のアノードは、出力回路１１ｂの低電位側電源端子に接続され、ダイオードＤ１のカソードは、出力トランジスタＭＰ１１のゲートに接続される。即ち、ダイオードＤ１のアノードには、中間電圧ＶＭＬが供給される。
【００９７】
図５Ａに示す正側増幅器１ｂにおいて、差動段回路１０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路１１ｂに対して出力する。出力回路１１ｂにおいて、出力トランジスタＭＰ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ１１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ１１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ１１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ１１のソースに電源電圧ＶＤＤが供給され、出力トランジスタＭＮ１１のソースに中間電圧ＶＭＬが供給されているため、中間電圧ＶＭＬの電圧がＶＤＤ／２の場合は、正側増幅器１ｂはＶＤＤ／２〜ＶＤＤの電圧範囲を振幅する出力波形を生成する。
【００９８】
このように、何も対策しなければ、出力回路１１ｂに供給される電源電圧の範囲は、差動段回路１０に供給される電源電圧の範囲の約半分である。この場合、出力回路１１ｂに設けられた２つの出力トランジスタＭＰ１１，ＭＮ１１のゲート電圧の有効動作範囲が互いに異なってしまう。
【００９９】
具体的には、出力トランジスタＭＰ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＮ１１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＭＬとなる。同時に、出力トランジスタＭＰ１１のゲートをドライブする差動段回路１０の一方の増幅信号と、出力トランジスタＭＮ１１のゲートをドライブする差動段回路１０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ１１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ１１のゲート電圧の方が低くなる。そのため、トランジスタＭＰ１１のゲート電圧が過渡的に中間電圧ＶＭＬより低く変動してしまうと、トランジスタＭＮ１１のゲート電圧も中間電圧ＶＭＬよりさらに低く変動してしまい、その後、入力電圧が変化して出力トランジスタＭＰ１１のゲート電圧が上がっても、出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬを超えるレベルに戻って出力トランジスタＭＮ１１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷から電荷を引き抜けるようになるまでに長い時間を要してしまい、立ち下がりの出力波形に付加される遅延が増大してしまう。
【０１００】
そこで、本実施の形態にかかる出力回路１１ｂは、出力トランジスタＭＰ１１のゲートと出力回路１１ｂの低電位側電源端子との間にダイオードＤ１を備え、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬを大きく超えるところまで低下して出力トランジスタＭＮ１１のゲート電圧がさらに低い電圧まで低下しないように、出力トランジスタＭＰ１１のゲート電圧を中間電圧ＶＭＬに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ１１のゲート電圧と相関関係がある出力トランジスタＭＮ１１のゲート電圧が過渡的に中間電圧ＶＭＬを大きく下回るところまで変動しなくなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。
【０１０１】
具体的には、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬよりもダイオードＤ１の順方向電圧降下ＶＦ（半導体の主材質がＳｉの場合は０．６〜０．７Ｖ程度）分以上低下した場合、当該ダイオードＤ１が導通状態になる。
【０１０２】
それにより、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＰ１１のゲート電圧は、中間電圧ＶＭＬよりダイオードＤ１の順方向電圧降下分低い電圧レベルにクランプされる。それにより、出力トランジスタＭＰ１１のゲート電圧は過渡的に中間電圧ＶＭＬを大きく下回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＮ１１のゲート電圧が中間電圧ＶＭＬをさらに下回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＮ１１をオンさせるまでの時間が短くなるため、立ち下がりの出力波形に付加される遅延の増大が抑制される。
【０１０３】
なお、クランプ回路を目的の出力トランジスタＭＮ１１のゲートでなく、出力トランジスタＭＮ１１のゲート電圧と相関関係がある出力トランジスタＭＰ１１のゲートに接続する理由は、主に出力トランジスタＭＰ１１による外部出力端子Ｖｏｕｔの立ち上げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＮ１１による外部出力端子Ｖｏｕｔの立ち下げ時間とのバランスによる。
【０１０４】
また、出力トランジスタＭＰ１１のゲート電圧が中間電圧ＶＭＬからダイオードＤ１の順方向電圧降下分を引いた値より高い状態の場合、ダイオードＤ１は非導通状態になっている。この状態では、ダイオードＤ１は、出力トランジスタＭＰ１１の動作に影響を与えることはほとんどない。
【０１０５】
図５Ｂに示す負側増幅器２ｂは、差動段回路２０及び出力回路２１ｂを備える。出力回路２１ｂは、出力トランジスタＭＰ２１と、出力トランジスタＭＮ２１と、ＰＮ接合のダイオード（クランプ回路）Ｄ２と、を有する。なお、本実施の形態では、出力トランジスタＭＰ２１がＰチャネルＭＯＳトランジスタであって、出力トランジスタＭＮ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【０１０６】
出力回路２１ｂでは、高電位側電源端子に中間電圧ＶＭＨが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。なお、本実施の形態では、中間電圧ＶＭＨが電源電圧ＶＤＤの約半分の電圧レベルである場合を例に説明するが、これに限られない。中間電圧ＶＭＨは接地電圧ＶＳＳよりも高く電源電圧ＶＤＤより低い電圧レベルに適宜変更可能である。前段の差動段回路２０では、高電位側電源端子に電源電圧ＶＤＤが供給され、低電位側電源端子に接地電圧ＶＳＳが供給される。
【０１０７】
出力トランジスタＭＰ２１では、ソースに出力回路２１ｂの高電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の一方の出力端子が接続される。出力トランジスタＭＮ２１では、ソースに出力回路２１ｂの低電位側電源端子が接続され、ドレインに外部出力端子Ｖｏｕｔが接続され、ゲートに差動段回路２０の他方の出力端子が接続される。ダイオードＤ２のアノードは、出力トランジスタＭＮ２１のゲートに接続され、ダイオードＤ２のカソードは、出力回路２１ｂの高電位側電源端子に接続される。即ち、ダイオードＤ２のカソードには、中間電圧ＶＭＨが供給される。
【０１０８】
図５Ｂに示す負側増幅器２ｂにおいて、差動段回路２０は、入力端子ＩＮ＋、ＩＮ−に供給される入力信号の電位差に応じた一対の増幅信号を出力回路２１ｂに対して出力する。出力回路２１ｂにおいて、出力トランジスタＭＰ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＰ２１のゲートに印加される一方の増幅信号に基づいて制御される。出力トランジスタＭＮ２１のソース−ドレイン間に流れる電流は、当該出力トランジスタＭＮ２１のゲートに印加される他方の増幅信号に基づいて制御される。ここで、出力トランジスタＭＰ２１のソースに中間電圧ＶＭＨが供給され、出力トランジスタＭＮ２１のソースに接地電圧ＶＳＳが供給されているため、中間電圧ＶＭＨの電圧がＶＤＤ／２の場合は、負側増幅器２ｂはＶＳＳ〜ＶＤＤ／２の電圧範囲を振幅する出力波形を生成する。
【０１０９】
このように、何も対策しなければ、出力回路２１ｂに供給される電源電圧の範囲は、差動段回路２０に供給される電源電圧の範囲の約半分である。この場合、出力回路２１ｂに設けられた２つの出力トランジスタＭＰ２１，ＭＮ２１のゲート電圧の有効動作範囲が互いに異なってしまう。
【０１１０】
具体的には、出力トランジスタＭＮ２１のゲート電圧の有効動作範囲は、最大でＶＤＤ〜ＶＳＳとなる。一方、出力トランジスタＭＰ２１のゲート電圧の有効動作範囲は、最大でＶＭＨ〜ＶＳＳとなる。同時に、出力トランジスタＭＰ２１のゲートをドライブする差動段回路２０の一方の増幅信号と、出力トランジスタＭＮ２１のゲートをドライブする差動段回路２０の他方の増幅信号とには、一定の関係があり、一方の増幅信号つまり出力トランジスタＭＰ２１のゲート電圧より、他方の増幅信号つまり出力トランジスタＭＮ２１のゲート電圧の方が低くなる。そのため、トランジスタＭＮ２１のゲート電圧が過渡的に中間電圧ＶＭＨより高く変動してしまうとトランジスタＭＰ２１のゲート電圧も中間電圧ＶＭＨよりさらに高く変動してしまい、その後入力電圧が変化して出力トランジスタＭＮ２１のゲート電圧が下がっても、出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨを下回るレベルに戻って出力トランジスタＭＰ２１がオンできるようになるまでに長い時間を要してしまう。その結果、外部出力端子Ｖｏｕｔに接続する容量性負荷に電荷を供給できるようになるまでに長い時間を要してしまい、立ち上がりの出力波形に付加される遅延が増大してしまう。
【０１１１】
そこで、本実施の形態にかかる出力回路２１ｂは、出力トランジスタＭＮ２１のゲートと出力回路２１ｂの高電位側電源端子との間にダイオードＤ２を備え、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨを大きく超えるところまで上昇して出力トランジスタＭＰ２１のゲート電圧がさらに高い電圧まで上昇しないように、出力トランジスタＭＮ２１のゲート電圧を中間電圧ＶＭＨに応じた電圧レベルにクランプしている。それにより、出力トランジスタＭＰ２１のゲート電圧が過渡的に中間電圧ＶＭＨを大きく上回るところまで変動しなくなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。
【０１１２】
具体的には、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨよりもダイオードＤ２の順方向電圧降下ＶＦ（半導体の主材質がＳｉの場合は０．６〜０．７Ｖ程度）分以上上昇した場合、当該ダイオードＤ２が導通状態になる。
【０１１３】
それにより、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨに応じた電圧によってクランプされる。より具体的には、出力トランジスタＭＮ２１のゲート電圧は、中間電圧ＶＭＨよりダイオードＤ２の順方向電圧降下ＶＦ分高い電圧レベルにクランプされる。それにより、出力トランジスタＭＮ２１のゲート電圧は過渡的に中間電圧ＶＭＨを大きく上回る電圧まで変動しなくなり、それに応じて出力トランジスタＭＰ２１のゲート電圧が中間電圧ＶＭＨをさらに上回る電圧になることを防ぐ。その結果、その後に出力トランジスタＭＰ２１をオンさせるまでの時間が短くなるため、立ち上がりの出力波形に付加される遅延の増大が抑制される。
【０１１４】
なお、クランプ回路を目的の出力トランジスタＭＰ２１のゲートでなく、出力トランジスタＭＰ２１のゲート電圧と相関関係がある出力トランジスタＭＮ２１のゲートに接続する理由は、主に出力トランジスタＭＮ２１による外部出力端子Ｖｏｕｔの立ち下げ時間を遅くなりすぎないように制御することが重要だからであり、主に出力トランジスタＭＰ２１による外部出力端子Ｖｏｕｔの立ち上げ時間とのバランスによる。
【０１１５】
また、出力トランジスタＭＮ２１のゲート電圧が中間電圧ＶＭＨにダイオードＤ２の順方向電圧降下分を加えた値より低い状態の場合、ダイオードＤ２は非導通状態になっている。この状態では、ダイオードＤ２は、出力トランジスタＭＮ２１の動作に影響を与えることはほとんどない。
【０１１６】
このように、本実施の形態にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ用のＰＮ接合ダイオードを備える。それにより、本実施の形態にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、実施の形態１の場合と同様の効果を奏することができる。つまり、本実施の形態にかかる出力回路は、出力波形に付加される遅延の増大を抑制することができる。
【０１１７】
なお、ＰＮ接合ダイオードの順方向電圧降下ＶＦは、ＭＯＳトランジスタの閾値電圧よりも低い。したがって、本実施の形態にかかる出力回路のようにクランプ回路としてＰＮ接合ダイオードを用いた方が、より効率良く出力トランジスタのゲート電圧をクランプさせることができる。
【０１１８】
さらに、出力回路１１ｂは、ＰＮ接合ダイオードＤ１を用いることにより出力トランジスタＭＰ１１のゲート−ソース間電圧を出力トランジスタＭＮ１１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路１１ｂは、出力トランジスタＭＰ１１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＮ１１の駆動能力と同等程度に制限することができる。そのため、出力回路１１ｂは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち上がりの出力波形に生じ得るオーバーシュートを抑制することができる。同様に、出力回路２１ｂは、ＰＮ接合ダイオードＤ２を用いることにより出力トランジスタＭＮ２１のゲート−ソース間電圧を出力トランジスタＭＰ２１のゲート−ソース間電圧と同等程度に制限している。それにより、出力回路２１ｂは、出力トランジスタＭＮ２１の駆動能力を、等条件で同じ駆動能力になるように設計した出力トランジスタＭＰ２１の駆動能力と同等程度に制限することができる。そのため、出力回路２１ｂは、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において立ち下がりの出力波形に生じ得るアンダーシュートを抑制することができる。
【０１１９】
以上のように、上記実施の形態１〜３にかかる出力回路は、中間電圧の供給される電源端子と、当該電源端子に接続される出力トランジスタとは異なる出力トランジスタのゲートと、の間にクランプ回路を備える。それにより、上記実施の形態１〜３にかかる出力回路は、当該出力トランジスタのゲート電圧の変動幅を小さくすることができるため、出力波形に付加される遅延の増大を抑制することができる。
【０１２０】
さらに、上記実施の形態１〜３にかかる出力回路は、クランプ回路を用いて２つの出力トランジスタの各駆動能力を同等程度に制限することができる。そのため、上記実施の形態１〜３にかかる出力回路は、外部出力端子Ｖｏｕｔの負荷容量が大きい場合等において、出力波形のオーバーシュートやアンダーシュートを抑制することができる。
【０１２１】
また、クランプの基準電圧として、出力回路を駆動するために予め用意された中間電圧（ＶＭＬ，ＶＭＨ）が用いられる。そのため、クランプ用に別途バイアス回路を備える必要がない。したがって、コストアップを抑えることが可能である。また、クランプ回路としてＭＯＳトランジスタが用いられる場合、回路規模はほとんど増大しないため、コストアップはほとんどない。
【０１２２】
ここで、特許文献２には、上述のように、クランプ回路を備えたトランジスタ出力回路が開示されているが、これは出力トランジスタのソースが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、ソースフォロワ動作時の電流クランプ回路であって、出力トランジスタのゲート−ソース間に設けられている。一方、本実施の形態にかかる出力回路は、出力トランジスタのドレインが外部出力端子に接続される構成である。そして、この回路に用いられるクランプ回路は、出力トランジスタのゲート−ドレイン間に設けられている。したがって、本実施の形態にかかる出力回路と従来技術とでは、互いに回路構成が異なる。
【０１２３】
また、この従来技術では、クランプ電圧の基準が出力トランジスタのソースであり、ソース電圧を基準としてゲート電圧をクランプしている。この場合、出力電流を制限するためには、クランプ回路としてツェナーダイオードの特性のものが必要であり、クランプ回路としてＭＯＳトランジスタ等を用いた本願とは異なる。仮に、ツェナーダイオードの等価回路として、ＭＯＳトランジスタ及び抵抗により構成されるアクティブツェナー等をクランプ回路として用いた場合には、素子数が多くなり回路構成も複雑になる。その結果、チップサイズが大きくなり、ひいてはコストアップに繋がる。
【０１２４】
別の観点から、本発明と特許文献２との違いを説明する。特許文献２ではクランプ回路の基準電圧は出力トランジスタのソース電圧であり、クランプ電圧は出力トランジスタのソース−ドレイン間に流れる電流Ｉｄが最大値になる時のゲート−ソース間電圧である。よってそのクランプ電圧値は出力トランジスタの増幅率（ｈｆｅ）と負荷の最大制限電流値とで決定し、そのゲート−ソース間電圧の値自体に意味はない。これに対して本発明のクランプ回路は、ゲート電圧の最大値を制限する点では同じだが、その制限値が出力電源電圧の片方である中間電圧そのものであるという点が異なる。本発明では、ゲート電圧をクランプされる出力トランジスタのソース電圧や増幅率に関わらず、その出力トランジスタのゲート電圧を中間電圧付近に制限すること自体が目的になる。この点で特許文献２と本発明とのクランプ回路の構成が異なることが分かる。
【０１２５】
先に述べたように、アナログアンプの出力段回路の駆動方法で代表的なものに、Ａ級、Ｂ級、ＡＢ級の３つがあるが、本発明はこれら３種類の駆動方法を含むどの駆動方法でも有効に機能する。
【０１２６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１２７】
１，１ａ，１ｂ  正側増幅器
１０  差動段回路
１１，１１ａ，１１ｂ  出力回路
２，２ａ，２ｂ  負側増幅器
２０  差動段回路
２１，２１ａ，２１ｂ  出力回路
ＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ２２，ＭＮ１２，ＭＰ２２  トランジスタ
Ｄ１，Ｄ２  ダイオード
【図１Ａ】
2013104942.tif 000003
【図１Ｂ】
2013104942.tif 000004
【図２】
2013104942.tif 000005
【図３Ａ】
2013104942.tif 000006
【図３Ｂ】
2013104942.tif 000007
【図４Ａ】
2013104942.tif 000008
【図４Ｂ】
2013104942.tif 000009
【図５Ａ】
2013104942.tif 000010
【図５Ｂ】
2013104942.tif 000011
【図６Ａ】
2013104942.tif 000012
【図６Ｂ】
2013104942.tif 000013
【図７】
2013104942.tif 000014
【図８】
2013104942.tif 000015