(57)【要約】【課題】回路規模の増大を抑制することが可能な遅延回路を提供すること。【解決手段】一実施の形態によれば、遅延回路１は、ソース、ドレイン及びバックゲートの少なくとも何れかに外部入力信号ＩＮが供給されることにより、ゲートにゲートリーク電流が流れるトランジスタＴｒ１１と、トランジスタＴｒ１１により形成される結合容量を介してトランジスタＴｒ１１のゲートに伝搬する外部入力信号ＩＮの交流成分を除去するトランジスタＴｒ１２と、ゲートリーク電流に基づく電圧値を検出し、この電圧値に応じた論理値の検出結果を外部出力信号ＯＵＴとして出力するインバータ１２，１３と、を備える。【選択図】図１
2013207659.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン及びバックゲートの少なくとも何れかに外部入力信号が供給されることにより、ゲートに第１ゲートリーク電流が流れる第１トランジスタと、
前記第１トランジスタにより形成される結合容量を介して当該第１トランジスタのゲートに伝搬する前記外部入力信号の交流成分を除去する第１除去回路と、
前記第１ゲートリーク電流に基づく第１電圧を検出し、当該第１電圧に応じた論理値の検出結果を外部出力信号として出力する第１検出回路と、を備えた遅延回路。
【請求項２】
前記第１トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給されるＰチャネルＭＯＳトランジスタであって、
前記第１除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第１遅延素子と、
ソースが接地電圧端子に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートに前記第１遅延素子の出力が供給されたＮチャネルＭＯＳトランジスタと、を有する、請求項１に記載の遅延回路。
【請求項３】
前記第１トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給されるＮチャネルＭＯＳトランジスタであって、
前記第１除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第１遅延素子と、
ソースが電源電圧端子に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートに前記第１遅延素子の出力が供給されたＰチャネルＭＯＳトランジスタと、を有する、請求項１に記載の遅延回路。
【請求項４】
外部からの制御信号に基づいて前記外部入力信号を出力するか否かを制御する第１ゲーティング回路と、
ソース、ドレイン及びバックゲートの少なくとも何れかに前記第１ゲーティング回路を介して前記外部入力信号が供給されることにより、ゲートに第１補助ゲートリーク電流が流れる、前記第１トランジスタと同一導電型の第１補助トランジスタと、をさらに備え、
前記第１除去回路は、前記第１補助トランジスタにより形成される結合容量を介して該第１補助トランジスタのゲートに伝搬する前記外部入力信号の交流成分をさらに除去し、
前記第１検出回路は、前記第１及び前記第１補助ゲートリーク電流に基づく前記第１電圧を検出する、請求項１に記載の遅延回路。
【請求項５】
容量素子と、
前記容量素子と前記第１トランジスタのゲートとの間に設けられ、外部からの制御信号に基づいてオンオフが制御されるスイッチ素子と、をさらに備えた、請求項１に記載の遅延回路。
【請求項６】
前記第１検出回路は、
少なくとも初段にインバータを有する、請求項１に記載の遅延回路。
【請求項７】
前記第１検出回路は、
少なくとも初段にシュミットトリガタイプインバータを有する、請求項１に記載の遅延回路。
【請求項８】
前記第１検出回路の検出結果に基づいて、前記第１トランジスタのゲート電圧を所定電圧にクランプするか否かを制御する第１クランプ用トランジスタをさらに備えた、請求項１に記載の遅延回路。
【請求項９】
前記第１トランジスタのソース、ドレイン及びバックゲートの少なくとも何れかには、前記外部入力信号の正転信号及び反転信号の一方が供給され、
ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の他方が供給されることにより、ゲートに第２ゲートリーク電流が流れる、前記第１トランジスタと同一導電型の第２トランジスタと、
前記第２トランジスタにより形成される結合容量を介して当該第２トランジスタのゲートに伝搬する前記外部入力信号の交流成分を除去する第２除去回路と、
前記第２ゲートリーク電流に基づく第２電圧を検出し、当該第２電圧に応じた論理値の検出結果を出力する第２検出回路と、
前記第１及び前記第２検出回路の何れかの検出結果を前記外部入力信号に基づいて選択的に前記外部出力信号として出力する選択回路と、をさらに備えた請求項１に記載の遅延回路。
【請求項１０】
前記第１トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給される第１のＰチャネルＭＯＳトランジスタであって、
前記第２トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の他方が供給される第２のＰチャネルＭＯＳトランジスタであって、
前記第１除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第１遅延素子と、
ソースが接地電圧端子に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートに前記第１遅延素子の出力が供給された第１のＮチャネルＭＯＳトランジスタと、を有し、
前記第２除去回路は、
前記外部入力信号の正転信号及び反転信号の一方を遅延させて出力する第２遅延素子と、
ソースが接地電圧端子に接続され、ドレインが前記第２トランジスタのゲートに接続され、ゲートに前記第２遅延素子の出力が供給された第２のＮチャネルＭＯＳトランジスタと、を有する、請求項９に記載の遅延回路。
【請求項１１】
前記第１トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給される第１のＮチャネルＭＯＳトランジスタであって、
前記第２トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の他方が供給される第２のＮチャネルＭＯＳトランジスタであって、
前記第１除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第１遅延素子と、
ソースが電源電圧端子に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートに前記第１遅延素子の出力が供給された第１のＰチャネルＭＯＳトランジスタと、を有し、
前記第２除去回路は、
前記外部入力信号の正転信号及び反転信号の一方を遅延させて出力する第２遅延素子と、
ソースが電源電圧端子に接続され、ドレインが前記第２トランジスタのゲートに接続され、ゲートに前記第２遅延素子の出力が供給された第２のＰチャネルＭＯＳトランジスタと、を有する、請求項９に記載の遅延回路。
【請求項１２】
ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号が供給されることにより、ゲートに第２ゲートリーク電流が流れる、前記第１トランジスタと異なる導電型の第２トランジスタと、
前記第２トランジスタにより形成される結合容量を介して当該第２トランジスタのゲートに伝搬する前記外部入力信号の交流成分を除去する第２除去回路と、
前記第２ゲートリーク電流に基づく第２電圧を検出し、当該第２電圧に応じた論理値の第２検出結果を出力する第２検出回路と、
前記第１及び前記第２検出結果の何れかを前記外部入力信号に基づいて選択的に前記外部出力信号として出力する選択回路と、をさらに備えた請求項１に記載の遅延回路。
【請求項１３】
前記第１トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給される第１のＰチャネルＭＯＳトランジスタであって、
前記第２トランジスタは、ソース、ドレイン及びバックゲートの少なくとも何れかに前記外部入力信号の正転信号及び反転信号の一方が供給される第１のＮチャネルＭＯＳトランジスタであって、
前記第１除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第１遅延素子と、
ソースが接地電圧端子に接続され、ドレインが前記第１トランジスタのゲートに接続され、ゲートに前記第１遅延素子の出力が供給された第２のＮチャネルＭＯＳトランジスタと、を有し、
前記第２除去回路は、
前記外部入力信号の正転信号及び反転信号の他方を遅延させて出力する第２遅延素子と、
ソースが電源電圧端子に接続され、ドレインが前記第２トランジスタのゲートに接続され、ゲートに前記第２遅延素子の出力が供給された第２のＰチャネルＭＯＳトランジスタと、を有する、請求項１２に記載の遅延回路。
【請求項１４】
外部からの制御信号に基づいて前記外部入力信号を出力するか否かを制御する第１ゲーティング回路と、
ソース、ドレイン及びバックゲートの少なくとも何れかに前記第１ゲーティング回路を介して前記外部入力信号が供給されることにより、ゲートに第１補助ゲートリーク電流が流れる、前記第１トランジスタと同一導電型の第１補助トランジスタと、
外部からの制御信号に基づいて前記外部入力信号を出力するか否かを制御する第２ゲーティング回路と、
ソース、ドレイン及びバックゲートの少なくとも何れかに前記第２ゲーティング回路を介して前記外部入力信号が供給されることにより、ゲートに第２補助ゲートリーク電流が流れる、前記第２トランジスタと同一導電型の第２補助トランジスタと、をさらに備え、
前記第１除去回路は、前記第１補助トランジスタにより形成される結合容量を介して該第１補助トランジスタのゲートに伝搬する前記外部入力信号の交流成分をさらに除去し、
前記第２除去回路は、前記第２補助トランジスタにより形成される結合容量を介して該第２補助トランジスタのゲートに伝搬する前記外部入力信号の交流成分をさらに除去し、
前記第１検出回路は、前記第１及び前記第１補助ゲートリーク電流に基づく前記第１電圧を検出し、
前記第２検出回路は、前記第２及び前記第２補助ゲートリーク電流に基づく前記第２電圧を検出する、請求項９又は１２に記載の遅延回路。
【請求項１５】
第１及び第２容量素子と、
前記第１容量素子と前記第１トランジスタのゲートとの間に設けられ、外部からの制御信号に基づいてオンオフが制御される第１スイッチ素子と、
前記第２容量素子と前記第２トランジスタのゲートとの間に設けられ、前記制御信号に基づいてオンオフが制御される第２スイッチ素子と、をさらに備えた、請求項９又は１２に記載の遅延回路。
【請求項１６】
前記第１及び前記第２検出回路は、何れも、
少なくとも初段にインバータを有する、請求項９又は１２に記載の遅延回路。
【請求項１７】
前記第１及び前記第２検出回路は、何れも、
少なくとも初段にシュミットトリガタイプインバータを有する、請求項９又は１２に記載の遅延回路。
【請求項１８】
前記第１検出回路の検出結果に基づいて、前記第１トランジスタのゲート電圧を所定電圧にクランプするか否かを制御する第１クランプ用トランジスタと、
前記第２検出回路の検出結果に基づいて、前記第２トランジスタのゲート電圧を所定電圧にクランプするか否かを制御する第２クランプ用トランジスタを、をさらに備えた、請求項９又は１２に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関し、例えば、回路規模の増大を抑制するのに適した遅延回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）では、実装される機能の増加に伴って回路規模が増大している。そのため、ＬＳＩは、回路規模の増大を抑制することが求められている。
【０００３】
ところで、ＬＳＩは、通常、電源電圧源と内部回路との間に複数の電源スイッチを並列に備え、これら電源スイッチを段階的にオフからオンに切り替えることにより、内部回路に大電流が流れ込むこと（ラッシュカレント）を防止している。このＬＳＩは、電源スイッチのオンオフを切り替える信号を遅延回路により遅延させることで、これら電源スイッチを段階的にオフからオンに切り替えている。
【０００４】
従来の遅延回路は、抵抗素子及び容量素子を備え、抵抗素子の抵抗値及び容量素子の容量値により決定される時定数（τ）に応じた遅延を入力信号に付加して出力する。そのため、従来の遅延回路では、入力信号にμｓオーダーの大きな遅延を付加する場合、容量素子を大きくしたり、抵抗素子を大きくしたりする必要があった。その結果、遅延回路の規模が増大してしまい、それに伴って、ＬＳＩの回路規模も増大してしまうという問題があった。
【０００５】
このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された半導体装置は、信号線と、信号線に接続される容量素子及び抵抗素子と、を具備し、抵抗素子の一部あるいは全部が容量素子の一部を構成している。それにより、この半導体装置は、遅延素子の面積を縮小している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−９４００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示された半導体装置では、入力信号に大きな遅延を付加する場合、依然として遅延回路の容量素子又は抵抗素子のサイズを大きくする必要があった。その結果、遅延回路の規模が増大してしまい、それに伴って、半導体装置の規模が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、ソース、ドレイン及びバックゲートの少なくとも何れかに外部入力信号が供給されることにより、ゲートに第１ゲートリーク電流が流れる第１トランジスタと、前記第１ゲートリーク電流に基づく第１電圧を検出し、当該第１電圧に応じた論理値の検出結果を外部出力信号として出力する検出回路と、を備える。
【発明の効果】
【０００９】
前記一実施の形態によれば、回路規模の増大を抑制することが可能な遅延回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる遅延回路の構成例を示す図である。
【図２】実施の形態１にかかる遅延回路の動作を示すタイミングチャートである。
【図３】実施の形態１にかかる遅延回路の第１変形例を示す図である。
【図４】実施の形態１にかかる遅延回路の第１変形例の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる遅延回路の第２変形例を示す図である。
【図６】実施の形態１にかかる遅延回路の第２変形例の動作を示すタイミングチャートである。
【図７】実施の形態１にかかる遅延回路の第３変形例を示す図である。
【図８】実施の形態１にかかる遅延回路の第３変形例の動作を示すタイミングチャートである。
【図９】実施の形態２にかかる遅延回路の構成例を示す図である。
【図１０】実施の形態２にかかる遅延回路の動作を示すタイミングチャートである。
【図１１】実施の形態２にかかる遅延回路の変形例を示す図である。
【図１２】実施の形態２にかかる遅延回路の変形例の動作を示すタイミングチャートである。
【図１３】実施の形態３にかかる遅延回路の構成例を示す図である。
【図１４】実施の形態３にかかる遅延回路の動作を示すタイミングチャートである。
【図１５】実施の形態３にかかる遅延回路の変形例を示す図である。
【図１６】実施の形態４にかかる遅延回路の構成例を示す図である。
【図１７】実施の形態４にかかる遅延回路の動作を示すタイミングチャートである。
【図１８】実施の形態５にかかる遅延回路の構成例を示す図である。
【図１９】実施の形態５にかかる遅延回路の動作を示すタイミングチャートである。
【図２０】実施の形態６にかかる遅延回路の構成例を示す図である。
【図２１】実施の形態７にかかる遅延回路の構成例を示す図である。
【図２２】実施の形態７にかかる遅延回路の具体的構成例を示す図である。
【図２３】実施の形態８にかかる遅延回路の構成例を示す図である。
【図２４】実施の形態１〜８にかかる遅延回路の適用事例を示す図である。
【図２５】実施の形態１〜８にかかる遅延回路の適用事例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１４】
実施の形態１
図１は、実施の形態１にかかる遅延回路１の構成例を示す図である。本実施の形態にかかる遅延回路１は、ＭＯＳトランジスタのゲートリーク電流を利用して外部入力信号に遅延を付加し、外部出力信号として出力する。それにより、本実施の形態にかかる遅延回路１は、回路規模を増大させることなく、外部入力信号に比較的大きな遅延を付加して出力することができる。以下、具体的に説明する。
【００１５】
図１に示す遅延回路１は、外部入力信号の立ち上がりを遅延させて外部出力信号として出力する回路である。
【００１６】
図１に示す遅延回路１は、トランジスタ（第１トランジスタ）Ｔｒ１１と、トランジスタＴｒ１２と、インバータ１１〜１３と、を備える。なお、トランジスタＴｒ１２及びインバータ（第１遅延素子）１１により第１除去回路が構成される。インバータ１２，１３により第１検出回路が構成される。本実施の形態では、トランジスタＴｒ１１がＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ１２がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００１７】
トランジスタＴｒ１１では、ソース、ドレイン及びバックゲートが外部入力端子ＩＮに接続され、ゲートがノードＣＯＲに接続される。したがって、トランジスタＴｒ１１のソース、ドレイン及びバックゲートには、外部から外部入力端子ＩＮを介して入力信号（以下、便宜上、外部入力信号ＩＮと称す）が供給される。そして、トランジスタＴｒ１１のゲート（即ち、ノードＣＯＲ）には、当該トランジスタＴｒ１１のソース、ドレイン及びバックゲートに供給される外部入力信号ＩＮに応じたゲートリーク電流（第１ゲートリーク電流）が流れる。
【００１８】
インバータ１１は、外部入力信号ＩＮの反転信号を出力する。トランジスタＴｒ１２では、ソース及びバックゲートが接地電圧端子ＧＮＤに接続され、ドレインがノードＣＯＲに接続され、ゲートにインバータ１１の出力信号が供給される。例えば、インバータ１１の出力信号がＨレベルの場合、トランジスタＴｒ１２がオンするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は導通する。一方、インバータ１１の出力信号がＬレベルの場合、トランジスタＴｒ１２がオフするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は非導通となる。
【００１９】
インバータ１２は、ノードＣＯＲの電圧値（第１電圧）に応じた論理値の出力信号を出力する。例えば、インバータ１２は、ノードＣＯＲの電圧値が閾値電圧Ｖｔｈ以下の場合、Ｈレベルの信号を出力し、ノードＣＯＲの電圧値が閾値電圧Ｖｔｈより大きい場合、Ｌレベルの信号を出力する。インバータ１３は、インバータ１２の出力の反転信号を出力する。なお、インバータ１３の出力信号は、外部出力端子ＯＵＴを介して外部に出力される（以下、便宜上、この出力信号を外部出力信号ＯＵＴと称す）。
【００２０】
続いて、図２を参照して、遅延回路１の動作について説明する。図２は、遅延回路１の動作を示すタイミングチャートである。
【００２１】
まず、初期状態（時刻ｔ０）では、外部入力信号ＩＮはＬレベル（接地電圧ＧＮＤレベル）を示している。したがって、インバータ１１はＨレベル（電源電圧ＶＤＤレベル）の信号を出力している。このとき、トランジスタＴｒ１２がオンするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は導通している。したがって、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを示している。そのため、インバータ１２はＨレベルの信号を出力し、インバータ１３はＬレベルの信号（外部出力信号ＯＵＴ）を出力している。
【００２２】
次に、外部入力信号ＩＮがＬレベルからＨレベルに遷移すると（時刻ｔ１〜ｔ２）、それに伴って、トランジスタＴｒ１１のソース、ドレイン及びバックゲートのそれぞれの電圧値もＨレベルにまで上昇する（時刻ｔ２）。
【００２３】
このとき、トランジスタＴｒ１１により形成される結合容量を介して、トランジスタＴｒ１１のソース、ドレイン及びバックゲート側からゲート側に向けて外部入力信号ＩＮの交流成分が伝搬する。それにより、ノードＣＯＲの電圧値は、電源電圧ＶＤＤレベルにまで上昇しようとする。しかしながら、インバータ１１の遅延の影響によりトランジスタＴｒ１２がオンしたままであるため、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを維持する。換言すると、ノードＣＯＲに伝搬する外部入力信号ＩＮの交流成分がトランジスタＴｒ１２により除去されるため、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを維持する。
【００２４】
次に、外部入力信号ＩＮがＬレベルからＨレベルに遷移してから所定時間（インバータ１１による遅延時間）経過後、インバータ１１の出力信号がＨレベルからＬレベルに遷移する（時刻ｔ３）。それにより、トランジスタＴｒ１２がオンからオフに切り替わるため、ノードＣＯＲの電圧値は、トランジスタＴｒ１１のゲートリーク電流により少しずつ上昇し始める。なお、ゲートリーク電流は非常に微弱な電流であるため、ノードＣＯＲの電圧値がインバータ１２の閾値電圧Ｖｔｈより大きくなるためには、比較的長い時間を要する（時間ｔ３〜ｔ４）。この時間は、遅延回路１によって外部入力信号ＩＮに付加される遅延の大部分を占める。
【００２５】
次に、ノードＣＯＲの電圧値がインバータ１２の閾値電圧Ｖｔｈを超えると（時刻ｔ４）、インバータ１２の出力信号がＨレベルからＬレベルに遷移し、インバータ１３の出力信号がＬレベルからＨレベルに遷移する。つまり、外部出力信号ＯＵＴがＬレベルからＨレベルに遷移する。
【００２６】
このようにして、遅延回路１は、外部入力信号ＩＮの立ち上がり（時刻ｔ１）から、所定の遅延時間経過後に、外部出力信号ＯＵＴを立ち上げる（時刻ｔ４）。
【００２７】
このように、本実施の形態にかかる遅延回路１は、トランジスタ（Ｔｒ１１）のゲートリーク電流を利用して外部入力信号ＩＮに遅延を付加し、外部出力信号ＯＵＴとして出力する。それにより、本実施の形態にかかる遅延回路１は、容量素子及び抵抗素子に代えて回路規模の小さなＭＯＳトランジスタを備えるのみで、外部入力信号ＩＮに比較的大きな遅延を付加することができる。
【００２８】
また、本実施の形態にかかる遅延回路１は、温度依存性の小さいゲートリーク電流を用いて外部入力信号ＩＮに遅延を付加している。そのため、本実施の形態にかかる遅延回路１は、温度変化による遅延のバラツキを抑制することができる。
【００２９】
さらに、本実施の形態にかかる遅延回路１は、外部入力信号ＩＮにさらに大きな遅延を付加する場合、原理的には、ゲートリーク電流の発生源となるＭＯＳトランジスタのサイズを小さくすればよい。したがって、本実施の形態にかかる遅延回路１は、外部入力信号ＩＮに付加する遅延が大きいほど、原理的には、回路規模の増大をさらに抑制することができる。
【００３０】
（遅延回路１の第１の変形例）
本実施の形態では、遅延回路１がゲートリーク電流の発生源としてＰチャネルＭＯＳトランジスタ（Ｔｒ１１）を備えた場合を例に説明したが、これに限られない。遅延回路１は、ゲートリーク電流の発生源としてＮチャネルＭＯＳトランジスタ（Ｔｒ１１ａ）を備える構成にも適宜変更可能である。以下、図３及び図４を参照して、簡単に説明する。
【００３１】
図３は、遅延回路１の変形例を遅延回路１ａとして示す図である。遅延回路１ａは、ＰチャネルＭＯＳトランジスタＴｒ１１に代えてＮチャネルＭＯＳトランジスタＴｒ１１ａを備え、ＮチャネルＭＯＳトランジスタＴｒ１２に代えてＰチャネルＭＯＳトランジスタＴｒ１２ａを備える。また、遅延回路１ａは、トランジスタＴｒ１１ａの前段にインバータ１０ａをさらに備え、インバータ１２，１３に代えてインバータ１２ａを備え、インバータ１１に代えてバッファ１１ａを備える。また、トランジスタＴｒ１２ａのソースは、接地電圧端子ＧＮＤに代えて電源電圧端子ＶＤＤに接続される。
【００３２】
図４は、遅延回路１ａの動作を示すタイミングチャートである。図４に示すように、遅延回路１ａは、トランジスタＴｒ１１ａのゲートリーク電流を利用してノードＣＯＲを降圧している。図３に示す遅延回路１ａのその他の動作については、基本的には図１に示す遅延回路１の動作と同様であるため、その説明を省略する。
【００３３】
（遅延回路１の第２の変形例）
本実施の形態では、遅延回路１が外部入力信号の立ち上がりを遅延させる場合を例に説明したが、これに限られない。遅延回路１は、外部入力信号の立ち下がりを遅延させる構成にも適宜変更可能である。以下、図５及び図６を参照して、簡単に説明する。
【００３４】
図５は、遅延回路１の変形例を遅延回路１ｂとして示す図である。遅延回路１ｂは、トランジスタＴｒ１１の前段にインバータ１０ｂをさらに備え、インバータ１２，１３に代えてインバータ１２ｂを備え、インバータ１１に代えてバッファ１１ｂを備える。なお、図５では、ノードＣＯＲをノードＣＯＦと読み替えている。図６は、遅延回路１ｂの動作を示すタイミングチャートである。図５に示す遅延回路１ｂの動作については、基本的には図１に示す遅延回路１の動作と同様であるため、その説明を省略する。
【００３５】
（遅延回路２の第３の変形例）
図５及び図６では、遅延回路１ｂがゲートリーク電流の発生源としてＰチャネルＭＯＳトランジスタ（Ｔｒ１１）を備えた場合を例に説明したが、これに限られない。遅延回路１ｂは、ゲートリーク電流の発生源としてＮチャネルＭＯＳトランジスタ（Ｔｒ１１ｃ）を備える構成にも適宜変更可能である。以下、図７及び図８を参照して、簡単に説明する。
【００３６】
図７は、遅延回路１ｂの変形例を遅延回路１ｃとして示す図である。遅延回路１ｃは、ＰチャネルＭＯＳトランジスタＴｒ１１に代えてＮチャネルＭＯＳトランジスタＴｒ１１ｃを備え、ＮチャネルＭＯＳトランジスタＴｒ１２に代えてＰチャネルＭＯＳトランジスタＴｒ１２ｃを備える。また、遅延回路１ｃは、バッファ１１ｂに代えてインバータ１０ｃを備え、インバータ１２ｂに代えてインバータ１２ｃ，１３ｃを備え、バッファ１１ｂを削除している。また、トランジスタＴｒ１２ｃのソースは、接地電圧端子ＧＮＤに代えて電源電圧端子ＶＤＤに接続される。
【００３７】
図８は、遅延回路１ｃの動作を示すタイミングチャートである。図８に示すように、遅延回路１ｃは、トランジスタＴｒ１１ｃのゲートリーク電流を利用してノードＣＯＦを降圧している。図７に示す遅延回路１ｃのその他の動作については、基本的には図５に示す遅延回路１ｂの動作と同様であるため、その説明を省略する。
【００３８】
実施の形態２
図９は、実施の形態２にかかる遅延回路２の構成例を示す図である。図９に示す遅延回路２は、図１に示す遅延回路１と比較して、クランプ用トランジスタをさらに備える。以下、具体的に説明する。
【００３９】
図９に示す遅延回路２は、トランジスタＴｒ２１と、トランジスタＴｒ２２と、トランジスタ（第１クランプ用トランジスタ）Ｔｒ２３と、インバータ２１〜２３と、を備える。トランジスタＴｒ２１，Ｔｒ２２及びインバータ２１〜２３は、それぞれ、トランジスタＴｒ１１，Ｔｒ１２及びインバータ１１〜１３に対応する。本実施の形態では、トランジスタＴｒ２３がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００４０】
トランジスタＴｒ２３では、ソース及びバックゲートが電源電圧端子ＶＤＤに接続され、ドレインがノードＣＯＲに接続され、ゲートにインバータ２２の出力信号が供給される。例えば、インバータ２２の出力信号がＬレベルの場合、トランジスタＴｒ２３がオンするため、ノードＣＯＲと電源電圧端子ＶＤＤとの間は導通する。一方、インバータ２２の出力信号がＨレベルの場合、トランジスタＴｒ２３がオフするため、ノードＣＯＲと電源電圧端子ＶＤＤとの間は非導通となる。図９に示す遅延回路２のその他の回路構成については、図１に示す遅延回路１の場合と同様であるため、その説明を省略する。
【００４１】
続いて、図１０を参照して、遅延回路２の動作について説明する。図１０は、遅延回路２の動作を示すタイミングチャートである。以下では、主として、図２に示すタイミングチャートと異なる内容について説明する。
【００４２】
外部入力信号ＩＮがＬレベルからＨレベルに遷移してから所定時間（インバータ２１による遅延時間）経過後、インバータ２１の出力信号がＨレベルからＬレベルに遷移する（時刻ｔ３）。それにより、トランジスタＴｒ２２がオンからオフに切り替わるため、ノードＣＯＲの電圧値は、トランジスタＴｒ２１のゲートリーク電流により少しずつ上昇し始める。
【００４３】
ノードＣＯＲの電圧値がインバータ２２の閾値電圧Ｖｔｈを超えると（時刻ｔ４）、インバータ２２の出力信号がＨレベルからＬレベルに遷移し、インバータ２３の出力信号がＬレベルからＨレベルに遷移する。つまり、外部出力信号ＯＵＴがＬレベルからＨレベルに遷移する。
【００４４】
このとき（時刻ｔ４）、トランジスタＴｒ２３がオフからオンに切り替わるため、ノードＣＯＲの電圧値は、速やかに電源電圧ＶＤＤレベルにまで上昇する。それにより、図９に示す遅延回路２は、安定した動作を実現することができる。
【００４５】
このように、本実施の形態にかかる遅延回路２は、実施の形態１と同様の効果を奏することができる。さらに、本実施の形態にかかる遅延回路２は、ノードＣＯＲの電圧値をクランプするためのクランプ用トランジスタを備えることにより、安定した動作を実現することができる。
【００４６】
（遅延回路２の変形例）
本実施の形態では、遅延回路２が外部入力信号の立ち上がりを遅延させる場合を例に説明したが、これに限られない。遅延回路２は、外部入力信号の立ち下がりを遅延させる構成にも適宜変更可能である。以下、図１１及び図１２を参照して、簡単に説明する。
【００４７】
図１１は、遅延回路２の変形例を遅延回路２ａとして示す図である。図１１に示す遅延回路２ａは、トランジスタＴｒ２１の前段にインバータ２０ａをさらに備え、インバータ２２，２３に代えてインバータ２２ａを備え、インバータ２１に代えてバッファ２１ａを備える。なお、図１１では、ノードＣＯＲをノードＣＯＦと読み替えている。図１２は、遅延回路２ａの動作を示すタイミングチャートである。図５に示す遅延回路２ａの動作については、基本的には図９に示す遅延回路２の動作と同様であるため、その説明を省略する。
【００４８】
なお、本実施の形態のかかる遅延回路２，２ａも、ゲートリーク電流の発生源であるＭＯＳトランジスタＴｒ２１の導電型を適宜変更することが可能である。
【００４９】
実施の形態３
図１３は、実施の形態３にかかる遅延回路３の構成例を示す図である。実施の形態１，２にかかる遅延回路は、外部入力信号ＩＮの立ち上がり及び立ち下がりの何れか一方のみを遅延させて外部出力信号ＯＵＴとして出力していた。一方、本実施の形態にかかる遅延回路３は、外部入力信号ＩＮの立ち上がり及び立ち下がりを何れも遅延させて外部出力信号ＯＵＴとして出力する。以下、具体的に説明する。
【００５０】
図１３に示す遅延回路３は、トランジスタ（第１トランジスタ）Ｔｒ３１と、トランジスタ（第２トランジスタ）Ｔｒ３２と、トランジスタ（第１クランプ用トランジスタ）Ｔｒ３３と、トランジスタ（第２クランプ用トランジスタ）Ｔｒ３４と、トランジスタＴｒ３５と、トランジスタＴｒ３６と、インバータ３１〜３３，３５〜３７と、バッファ３４と、マルチプレクサ（選択回路）ＭＵＸ３１と、を備える。なお、トランジスタＴｒ３５及びインバータ（第１遅延素子）３３により第１除去回路が構成され、トランジスタＴｒ３６及びバッファ（第２遅延素子）３４により第２除去回路が構成される。また、インバータ３５，３６により第１検出回路が構成され、インバータ３７により第２検出回路が構成される。本実施の形態では、トランジスタＴｒ３１〜Ｔｒ３４がＰチャネルＭＯＳトランジスタであって、トランジスタＴｒ３５，Ｔｒ３６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００５１】
インバータ３１は、外部入力信号ＩＮの反転信号を出力する。インバータ３２は、インバータ３１の出力の反転信号を出力する。
【００５２】
トランジスタＴｒ３１では、ソース、ドレイン及びバックゲートがインバータ３２の出力端子に接続され、ゲートがノードＣＯＲに接続される。したがって、トランジスタＴｒ３１のソース、ドレイン及びバックゲートには、外部入力信号ＩＮの正転信号が供給される。そして、トランジスタＴｒ３１のゲート（即ち、ノードＣＯＲ）には、当該トランジスタＴｒ３１のソース、ドレイン及びバックゲートに供給される外部入力信号ＩＮの正転信号に応じたゲートリーク電流（第１ゲートリーク電流）が流れる。
【００５３】
トランジスタＴｒ３２では、ソース、ドレイン及びバックゲートがインバータ３１の出力端子に接続され、ゲートがノードＣＯＦに接続される。したがって、トランジスタＴｒ３２のソース、ドレイン及びバックゲートには、外部入力信号ＩＮの反転信号が供給される。そして、トランジスタＴｒ３２のゲート（即ち、ノードＣＯＦ）には、当該トランジスタＴｒ３２のソース、ドレイン及びバックゲートに供給される外部入力信号ＩＮの反転信号に応じたゲートリーク電流（第２ゲートリーク電流）が流れる。
【００５４】
インバータ３３は、外部入力信号ＩＮの反転信号を出力する。なお、本実施の形態では、インバータ３３の遅延が、インバータ３１，３２の遅延の合計よりも十分に大きいものとする。
【００５５】
トランジスタＴｒ３５では、ソース及びバックゲートが接地電圧端子ＧＮＤに接続され、ドレインがノードＣＯＲに接続され、ゲートにインバータ３３の出力信号が供給される。例えば、インバータ３３の出力信号がＨレベルの場合、トランジスタＴｒ３５がオンするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は導通する。一方、インバータ３３の出力信号がＬレベルの場合、トランジスタＴｒ３５がオフするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は非導通となる。
【００５６】
バッファ３４は、外部入力信号ＩＮの正転信号を出力する。なお、本実施の形態では、バッファ３４の遅延が、インバータ３１の遅延よりも十分に大きいものとする。
【００５７】
トランジスタＴｒ３６では、ソース及びバックゲートが接地電圧端子ＧＮＤに接続され、ドレインがノードＣＯＦに接続され、ゲートにバッファ３４の出力信号が供給される。例えば、バッファ３４の出力信号がＨレベルの場合、トランジスタＴｒ３６がオンするため、ノードＣＯＦと接地電圧端子ＧＮＤとの間は導通する。一方、バッファ３４の出力信号がＬレベルの場合、トランジスタＴｒ３６がオフするため、ノードＣＯＦと接地電圧端子ＧＮＤとの間は非導通となる。
【００５８】
インバータ３５は、ノードＣＯＲの電圧値（第１電圧）に応じた論理値の出力信号を出力する。例えば、インバータ３５は、ノードＣＯＲの電圧値が閾値電圧Ｖｔｈ以下の場合、Ｈレベルの信号を出力し、ノードＣＯＲの電圧値が閾値電圧Ｖｔｈより大きい場合、Ｌレベルの信号を出力する。インバータ３６は、インバータ３５の出力の反転信号を出力する。
【００５９】
インバータ３７は、ノードＣＯＦの電圧値（第２電圧）に応じた論理値の出力信号を出力する。例えば、インバータ３７は、ノードＣＯＦの電圧値が閾値電圧Ｖｔｈ以下の場合、Ｈレベルの信号を出力し、ノードＣＯＦの電圧値が閾値電圧Ｖｔｈより大きい場合、Ｌレベルの信号を出力する。
【００６０】
マルチプレクサＭＵＸ３１は、インバータ３６の出力信号及びインバータ３７の出力信号の何れかを、外部入力信号ＩＮに基づいて選択的に外部出力信号ＯＵＴとして出力する。例えば、外部入力信号ＩＮがＬレベルの場合、マルチプレクサＭＵＸ３１は、インバータ３７の出力信号を選択して外部出力信号ＯＵＴとして出力する。一方、外部入力信号ＩＮがＨレベルの場合、マルチプレクサＭＵＸ３１は、インバータ３６の出力信号を選択して外部出力信号ＯＵＴとして出力する。
【００６１】
トランジスタＴｒ３３では、ソース及びバックゲートが電源電圧端子ＶＤＤに接続され、ドレインがノードＣＯＲに接続され、ゲートにインバータ３５の出力信号が供給される。例えば、インバータ３５の出力信号がＬレベルの場合、トランジスタＴｒ３３がオンするため、ノードＣＯＲと電源電圧端子ＶＤＤとの間は導通する。一方、インバータ３５の出力信号がＨレベルの場合、トランジスタＴｒ３３がオフするため、ノードＣＯＲと電源電圧端子ＶＤＤとの間は非導通となる。
【００６２】
トランジスタＴｒ３４では、ソース及びバックゲートが電源電圧端子ＶＤＤに接続され、ドレインがノードＣＯＦに接続され、ゲートにインバータ３７の出力信号が供給される。例えば、インバータ３７の出力信号がＬレベルの場合、トランジスタＴｒ３４がオンするため、ノードＣＯＦと電源電圧端子ＶＤＤとの間は導通する。一方、インバータ３５の出力信号がＨレベルの場合、トランジスタＴｒ３４がオフするため、ノードＣＯＦと電源電圧端子ＶＤＤとの間は非導通となる。
【００６３】
続いて、図１４を参照して、遅延回路３の動作について説明する。図１４は、遅延回路３の動作を示すタイミングチャートである。
【００６４】
まず、初期状態（時刻ｔ０）では、外部入力信号ＩＮはＬレベル（接地電圧ＧＮＤレベル）を示している。したがって、インバータ３３はＨレベル（電源電圧ＶＤＤレベル）の信号を出力している。また、バッファ３４はＬレベルの信号を出力している。
【００６５】
このとき、トランジスタＴｒ３５がオンするため、ノードＣＯＲと接地電圧端子ＧＮＤとの間は導通している。したがって、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを示している。そのため、インバータ３５はＨレベルの信号を出力し、インバータ３６はＬレベルの信号を出力している。なお、インバータ３５の出力信号がＨレベルであるため、トランジスタＴｒ３３はオフしている。
【００６６】
また、このとき、トランジスタＴｒ３６がオフするため、ノードＣＯＦと接地電圧端子ＧＮＤとの間は非導通となっている。したがって、ノードＣＯＦの電圧値は、電源電圧ＶＤＤレベルを示している。そのため、インバータ３７は、Ｌレベルの信号を出力している。なお、インバータ３７の出力信号がＬレベルであるため、トランジスタＴｒ３４はオンしている。それにより、ノードＣＯＦの電圧値は、電源電圧ＶＤＤレベルにクランプされている。
【００６７】
さらに、このとき、外部入力信号ＩＮがＬレベルであるため、マルチプレクサＭＵＸ３１は、インバータ３７の出力信号（Ｌレベル）を選択して外部出力信号ＯＵＴとして出力している。
【００６８】
次に、外部入力信号ＩＮがＬレベルからＨレベルに遷移すると（時刻ｔ１〜ｔ２）、それに伴って、マルチプレクサＭＵＸ３１は、インバータ３６の出力信号（Ｌレベル）に選択を切り替えて外部出力信号ＯＵＴとして出力し始める（時刻ｔ２）。
【００６９】
また、このとき、トランジスタＴｒ３１のソース、ドレイン及びバックゲートのそれぞれの電圧値がＬレベルからＨレベルにまで上昇する（時刻ｔ２）。そのため、トランジスタＴｒ３１により形成される結合容量を介して、トランジスタＴｒ３１のソース、ドレイン及びバックゲート側からゲート側に向けて外部入力信号ＩＮの交流成分が伝搬する。それにより、ノードＣＯＲの電圧値は、電源電圧ＶＤＤレベルにまで上昇しようとする。しかしながら、インバータ３３の遅延の影響によりトランジスタＴｒ３５がオンしたままであるため、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを維持する。換言すると、ノードＣＯＲに伝搬する外部入力信号ＩＮの交流成分がトランジスタＴｒ３５により除去されるため、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルを維持する。
【００７０】
さらに、このとき、トランジスタＴｒ３６がオフからオンに切り替わるため、ノードＣＯＦの電圧値は、電源電圧ＶＤＤレベルから接地電圧ＧＮＤレベルにまで低下する。ここで、トランジスタＴｒ３４はオンしたままであるため、ノードＣＯＦの電圧値を確実に低下させるためには、トランジスタＴｒ３６のオン抵抗をトランジスタＴｒ３４のオン抵抗よりも低くなるように調整しておく必要がある。
【００７１】
ノードＣＯＦの電圧値が低下してインバータ３７の閾値電圧Ｖｔｈ以下になると（時刻ｔ３付近）、インバータ３７の出力信号がＬレベルからＨレベルに遷移する。なお、マルチプレクサＭＵＸ３１は、インバータ３６の出力信号（Ｌレベル）を選択して外部出力信号ＯＵＴとして出力している。そのため、インバータ３７の出力信号の変化は、外部出力信号ＯＵＴに影響を与えない。
【００７２】
次に、外部入力信号ＩＮがＬレベルからＨレベルに遷移してから所定時間（インバータ３３による遅延時間）経過後、インバータ３３の出力信号がＨレベルからＬレベルに遷移する（時刻ｔ４）。それにより、トランジスタＴｒ３５がオンからオフに切り替わるため、ノードＣＯＲの電圧値は、トランジスタＴｒ３１のゲートリーク電流により少しずつ上昇し始める。なお、ゲートリーク電流は非常に微弱な電流であるため、ノードＣＯＲの電圧値がインバータ３５の閾値電圧Ｖｔｈより大きくなるためには、比較的長い時間を要する（時間ｔ４〜ｔ５）。この時間は、遅延回路３によって外部入力信号ＩＮに付加される遅延の大部分を占める。
【００７３】
次に、ノードＣＯＲの電圧値がインバータ３５の閾値電圧Ｖｔｈを超えると（時刻ｔ５）、インバータ３５の出力信号がＨレベルからＬレベルに遷移し、インバータ３６の出力信号がＬレベルからＨレベルに遷移する。
【００７４】
ここで、マルチプレクサＭＵＸ３１は、インバータ３６の出力信号を選択して外部出力信号ＯＵＴとして出力している。したがって、マルチプレクサＭＵＸ３１による遅延時間を経過した後、外部出力信号ＯＵＴもＬレベルからＨレベルに遷移する（時刻ｔ６）。
【００７５】
なお、インバータ３５の出力信号がＨレベルからＬレベルに遷移すると（時刻ｔ５）、トランジスタＴｒ３３がオフからオンに切り替わるため、ノードＣＯＲの電圧値は、速やかに電源電圧ＶＤＤレベルにまで上昇する。
【００７６】
このようにして、遅延回路３は、外部入力信号ＩＮの立ち上がり（時刻ｔ１）から、所定の遅延時間経過後に、外部出力信号ＯＵＴを立ち上げる（時刻ｔ６）。
【００７７】
外部入力信号ＩＮの立ち上がりを遅延させる場合（時刻ｔ１〜ｔ６）、遅延回路３は、トランジスタＴｒ３１のゲートリーク電流を利用して当該外部入力信号ＩＮの立ち上がりを遅延させる。一方、外部入力信号ＩＮの立ち下がりを遅延させる場合（時刻ｔ７〜ｔ１２）、遅延回路３は、トランジスタＴｒ３２のゲートリーク電流を利用して当該外部入力信号ＩＮの立ち下がりを遅延させる。
【００７８】
外部入力信号ＩＮの立ち下がりを遅延させる動作（時刻ｔ７〜ｔ１２）については、トランジスタＴｒ３１を含む信号経路と、トランジスタＴｒ３２を含む信号経路と、で動作が切り替わる以外、基本的には、外部入力信号ＩＮの立ち上がりを遅延させる動作（時刻ｔ１〜ｔ６）と同様であるため、その説明を省略する。
【００７９】
このように、本実施の形態にかかる遅延回路３は、トランジスタ（Ｔｒ３１，Ｔｒ３２）のゲートリーク電流を利用して外部入力信号ＩＮに遅延を付加し、外部出力信号ＯＵＴとして出力する。それにより、本実施の形態にかかる遅延回路３は、容量素子及び抵抗素子に代えて回路規模の小さなＭＯＳトランジスタを備えるのみで、外部入力信号ＩＮに比較的大きな遅延を付加することができる。
【００８０】
例えば、９０ｎｍプロセスにおいて１５μｓの遅延値を発生させる場合、本実施の形態にかかる遅延回路３は、容量素子と抵抗素子とで構成された従来の遅延回路と比較して、回路面積を約１／９にまで抑制することができる。
【００８１】
また、本実施の形態にかかる遅延回路３は、温度依存性の小さいゲートリーク電流を用いて外部入力信号ＩＮに遅延を付加している。そのため、本実施の形態にかかる遅延回路３は、温度変化による遅延のバラツキを抑制することができる。
【００８２】
さらに、本実施の形態にかかる遅延回路３は、外部入力信号ＩＮにさらに大きな遅延を付加する場合、原理的には、ゲートリーク電流の発生源となるＭＯＳトランジスタのサイズを小さくすればよい。したがって、本実施の形態にかかる遅延回路３は、外部入力信号ＩＮに付加する遅延が大きいほど、原理的には、回路規模の増大をさらに抑制することができる。
【００８３】
（遅延回路３の変形例）
図１５は、図１３に示す遅延回路３の変形例を遅延回路３ａとして示す図である。図１５に示す遅延回路３ａは、遅延回路３と比較して、クランプ用トランジスタであるトランジスタＴｒ３３，Ｔｒ３４を有しない。図１５に示す遅延回路３ａのその他の回路構成については、図１３に示す遅延回路３と同様であるため、その説明を省略する。
【００８４】
図１５に示す遅延回路３ａは、図１３に示す遅延回路３と異なり、ノードＣＯＲ，ＣＯＦの電圧値がそれぞれインバータ３５，３６の閾値電圧Ｖｔｈを超えた場合でも、ノードＣＯＲ，ＣＯＦの電圧値を速やかに電源電圧ＶＤＤレベルにまで昇圧しない。図１５に示す遅延回路３ａのその他の動作については、図１３に示す遅延回路３と同様であるため、その説明を省略する。図１５に示す遅延回路３ａも、図１３に示す遅延回路３と同様の効果を奏することができる。
【００８５】
実施の形態４
図１６は、実施の形態４にかかる遅延回路４の構成例を示す図である。図１３に示す遅延回路３は、ゲートリーク電流の発生源としてＰチャネルＭＯＳトランジスタ（Ｔｒ３１，Ｔｒ３２）を備えていた。一方、図１６に示す遅延回路４は、ゲートリーク電流の発生源としてＮチャネルＭＯＳトランジスタ（Ｔｒ４１，Ｔｒ４２）を備える。以下、具体的に説明する。
【００８６】
図１６に示す遅延回路４は、トランジスタＴｒ４１〜Ｔｒ４６と、インバータ４１〜４３，４５〜４７と、バッファ４４と、マルチプレクサＭＵＸ４１と、を備える。トランジスタＴｒ４１〜Ｔｒ４６は、それぞれトランジスタＴｒ３１〜Ｔｒ３６に対応し、マルチプレクサＭＵＸ４１は、マルチプレクサＭＵＸ３１に対応する。本実施の形態ではトランジスタＴｒ４１〜Ｔｒ４４がＮチャネルＭＯＳトランジスタであって、トランジスタＴｒ４５，Ｔｒ４６がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００８７】
図１６に示す遅延回路４では、図１３に示す遅延回路３と比較して、各トランジスタＴｒ４１〜Ｔｒ４６の導電型が変更され、トランジスタＴｒ４３，Ｔｒ４４のソース及びバックゲートの接続先が電源電圧端子ＶＤＤから接地電圧端子ＧＮＤに変更され、トランジスタＴｒ４５，Ｔｒ４６のソース及びバックゲートの接続先が接地電圧端子ＧＮＤから電源電圧端子ＶＤＤに変更されている。
【００８８】
また、トランジスタＴｒ４１のソース、ドレイン及びバックゲートには、インバータ３１，３２に代えて、インバータ４１を介して外部入力信号ＩＮの反転信号が供給される。トランジスタＴｒ４２のソース、ドレイン及びバックゲートには、インバータ３１に代えて、インバータ４１，４２を介して外部入力信号ＩＮの正転信号が供給される。また、トランジスタＴｒ４５のゲートには、インバータ３３に代えて、バッファ４４を介して外部入力信号ＩＮの正転信号が供給される。トランジスタＴｒ４６のゲートには、バッファ３４に代えて、インバータ４３を介して外部入力信号ＩＮの反転信号が供給される。
【００８９】
また、ノードＣＯＲと、マルチプレクサＭＵＸ４１の一方の入力端子と、の間には、インバータ３５，３６に代えて、インバータ４５が設けられる。ノードＣＯＦと、マルチプレクサＭＵＸ４１の他方の入力端子と、の間には、インバータ３７に代えて、インバータ４６，４７が設けられる。
【００９０】
続いて、図１７を参照して、遅延回路４の動作について説明する。図１７は、遅延回路４の動作を示すタイミングチャートである。
【００９１】
まず、初期状態（時刻ｔ０）では、外部入力信号ＩＮはＬレベル（接地電圧ＧＮＤレベル）を示している。したがって、インバータ４１はＨレベル（電源電圧ＶＤＤレベル）の信号を出力している。また、インバータ４２はＬレベルの信号を出力している。
【００９２】
このとき、トランジスタＴｒ４５がオンするため、ノードＣＯＲの電圧値は、電源電圧ＶＤＤレベルを示している。そのため、インバータ４５はＬレベルの信号を出力している。なお、インバータ４５の出力がＬレベルであるため、トランジスタＴｒ４３はオフしている。
【００９３】
また、このとき、トランジスタＴｒ４６がオフするため、ノードＣＯＦの電圧値は、接地電圧ＧＮＤレベルを示している。そのため、インバータ４６は、Ｈレベルの信号を出力し、インバータ４７は、Ｌレベルの信号を出力している。なお、インバータ４６の出力がＨレベルであるため、トランジスタＴｒ４４はオンしている。それにより、ノードＣＯＦの電圧値は、接地電圧ＧＮＤレベルにクランプされている。
【００９４】
さらに、このとき、外部入力信号ＩＮがＬレベルであるため、マルチプレクサＭＵＸ４１は、インバータ４７の出力信号（Ｌレベル）を選択して外部出力信号ＯＵＴとして出力している。
【００９５】
次に、外部入力信号ＩＮがＬレベルからＨレベルに遷移すると（時刻ｔ１〜ｔ２）、それに伴って、マルチプレクサＭＵＸ４１は、インバータ４５の出力信号（Ｌレベル）に選択を切り替えて外部出力信号ＯＵＴとして出力し始める（時刻ｔ２）。
【００９６】
また、このとき、トランジスタＴｒ４１のソース、ドレイン及びバックゲートのそれぞれの電圧値がＨレベルからＬレベルにまで低下する（時刻ｔ２）。そのため、トランジスタＴｒ４１により形成される結合容量を介して、トランジスタＴｒ４１のソース、ドレイン及びバックゲート側からゲート側に向けて外部入力信号ＩＮの交流成分が伝搬する。それにより、ノードＣＯＲの電圧値は、接地電圧ＧＮＤレベルにまで低下しようとする。しかしながら、バッファ４４の遅延の影響によりトランジスタＴｒ４５がオンしたままであるため、ノードＣＯＲの電圧値は、電源電圧ＶＤＤレベルを維持する。換言すると、ノードＣＯＲに伝搬する外部入力信号ＩＮの交流成分がトランジスタＴｒ４５によって除去されるため、ノードＣＯＲの電圧値は、電源電圧ＶＤＤレベルを維持する。
【００９７】
さらに、このとき、トランジスタＴｒ４６がオフからオンに切り替わるため、ノードＣＯＦの電圧値は、接地電圧ＧＮＤレベルから電源電圧ＶＤＤレベルにまで上昇する。ここで、トランジスタＴｒ４４はオンしたままであるため、ノードＣＯＦの電圧値を確実に上昇させるためには、トランジスタＴｒ４６のオン抵抗をトランジスタＴｒ４４のオン抵抗よりも低くなるように調整しておく必要がある。
【００９８】
ノードＣＯＦの電圧値が上昇してインバータ４６の閾値電圧Ｖｔｈより大きくなると（時刻ｔ３付近）、インバータ４６の出力信号がＨレベルからＬレベルに遷移し、インバータ４７の出力信号がＬレベルからＨレベルに遷移する。なお、マルチプレクサＭＵＸ４１は、インバータ４５の出力信号（Ｌレベル）を選択して外部出力信号ＯＵＴとして出力している。そのため、インバータ４７の出力信号の変化は、外部出力信号ＯＵＴに影響を与えない。
【００９９】
次に、外部入力信号ＩＮがＬレベルからＨレベルに変化してから所定時間（バッファ４４による遅延時間）経過後、バッファ４４の出力信号がＬレベルからＨレベルに遷移する（時刻ｔ４）。それにより、トランジスタＴｒ４５がオンからオフに切り替わるため、ノードＣＯＲの電圧値は、トランジスタＴｒ４１のゲートリーク電流により少しずつ低下し始める。なお、ゲートリーク電流は非常に微弱な電流であるため、ノードＣＯＲの電圧値がインバータ４５の閾値電圧Ｖｔｈ以下になるためには、比較的長い時間を要する（時間ｔ４〜ｔ５）。この時間は、遅延回路４によって外部入力信号ＩＮに付加される遅延の大部分を占める。
【０１００】
次に、ノードＣＯＲの電圧値がインバータ４５の閾値電圧Ｖｔｈ以下になると（時刻ｔ５）、インバータ４５の出力信号がＬレベルからＨレベルに遷移する。
【０１０１】
ここで、マルチプレクサＭＵＸ４１は、インバータ４５の出力信号を選択して外部出力信号ＯＵＴとして出力している。したがって、マルチプレクサＭＵＸ４１による遅延時間が経過した後、外部出力信号ＯＵＴもＬレベルからＨレベルに遷移する（時刻ｔ６）。
【０１０２】
なお、インバータ４５の出力信号がＬレベルからＨレベルに遷移すると（時刻ｔ５）、トランジスタＴｒ４３がオフからオンに切り替わるため、ノードＣＯＲの電圧値は、速やかに接地電圧ＧＮＤレベルにまで低下する。
【０１０３】
このようにして、遅延回路４は、外部入力信号ＩＮの立ち上がり（時刻ｔ１）から、所定の遅延時間経過後に、外部出力信号ＯＵＴを立ち上げる（時刻ｔ６）。
【０１０４】
外部入力信号ＩＮの立ち上がりを遅延させる場合（時刻ｔ１〜ｔ６）、遅延回路４は、トランジスタＴｒ４１のゲートリーク電流を利用して当該外部入力信号ＩＮの立ち上がりを遅延させる。一方、外部入力信号ＩＮの立ち下がりを遅延させる場合（時刻ｔ７〜ｔ１２）、遅延回路４は、トランジスタＴｒ４２のゲートリーク電流を利用して当該外部入力信号ＩＮの立ち下がりを遅延させる。
【０１０５】
外部入力信号ＩＮの立ち下がりを遅延させる動作（時刻ｔ７〜ｔ１２）については、トランジスタＴｒ４１を含む信号経路と、トランジスタＴｒ４２を含む信号経路と、で動作が切り替わる以外、基本的には、外部入力信号ＩＮの立ち上がりを遅延させる動作（時刻ｔ１〜ｔ６）と同様であるため、その説明を省略する。
【０１０６】
このように、本実施の形態にかかる遅延回路４は、実施の形態３と同様の効果を奏することができる。なお、図１６に示す遅延回路４は、クランプ用トランジスタであるトランジスタＴｒ４３，Ｔｒ４４を有しない構成に適宜変更可能である。
【０１０７】
実施の形態５
図１８は、実施の形態５にかかる遅延回路５の構成例を示す図である。図１８に示す遅延回路５は、ゲートリーク電流の派生源としてＰチャネルＭＯＳトランジスタ（Ｔｒ５１）及びＮチャネルＭＯＳトランジスタ（Ｔｒ５２）を備える。以下、具体的に説明する。
【０１０８】
図１８に示す遅延回路５は、トランジスタＴｒ５１〜Ｔｒ５６と、インバータ５１〜５９と、マルチプレクサＭＵＸ５１と、を備える。
【０１０９】
なお、トランジスタＴｒ５１，Ｔｒ５３，Ｔｒ５５及びインバータ５１，５２，５４，５６，５７は、それぞれ、図１３におけるトランジスタＴｒ３１，Ｔｒ３３，Ｔｒ３５及びインバータ３１，３２，３３，３５，３６と同じ構成及び接続関係である。以下、これらの要素を含む信号経路は、トランジスタＴｒ５１を含む信号経路、とも称する。
【０１１０】
一方、トランジスタＴｒ５２，Ｔｒ５４，Ｔｒ５６及びインバータ５１，５３，５５，５８，５９は、それぞれ、図１６におけるトランジスタＴｒ４２，Ｔｒ４４，Ｔｒ４６及びインバータ４１，４２，４３，４６，４７と同じ構成及び接続関係である。以下、これらの要素を含む信号経路は、トランジスタＴｒ５２を含む信号経路、とも称する。また、マルチプレクサＭＵＸ５１は、マルチプレクサＭＵＸ３１，ＭＵＸ４１に対応する。
【０１１１】
つまり、図１８に示す遅延回路５は、トランジスタＴｒ５１を含む信号経路として、図１３に示すトランジスタＴｒ３１を含む信号経路を採用し、トランジスタＴｒ５２を含む信号経路として、図１６に示すトランジスタＴｒ４２を含む信号経路を採用している。
【０１１２】
図１９は、遅延回路５の動作を示すタイミングチャートである。遅延回路５の動作については、トランジスタＴｒ５１を含む信号経路の動作が、図１３に示すトランジスタＴｒ３１の信号経路の動作と同様であり、トランジスタＴｒ５２を含む信号経路の動作が、図１６に示すトランジスタＴｒ４２を含む信号経路の動作と同様であるため、その説明を省略する。
【０１１３】
このように、本実施の形態にかかる遅延回路５は、実施の形態３，４と同様の効果を奏することができる。なお、図１８に示す遅延回路５は、クランプ用トランジスタであるトランジスタＴｒ５３，Ｔｒ５４を有しない構成に適宜変更可能である。
【０１１４】
また、図１８に示す遅延回路５は、トランジスタＴｒ５１を含む信号経路として、図１６に示すトランジスタＴｒ４１を含む信号経路を採用し、トランジスタＴｒ５２を含む信号経路として、図１３に示すトランジスタＴｒ３２を含む信号経路を採用しても良い。
【０１１５】
実施の形態６
図２０は、実施の形態６にかかる遅延回路６の構成例を示す図である。図２０に示す遅延回路６は、図１３に示す遅延回路３と比較して、ＮＯＲ回路（第１及び第２ゲーティング回路）６８，６９及びトランジスタ（第１及び第２補助トランジスタ）Ｔｒ６７，Ｔｒ６８をさらに備える。以下、具体的に説明する。
【０１１６】
図２０に示す遅延回路６は、ＮＯＲ回路６８，６９及びトランジスタＴｒ６７，Ｔｒ６８を除き、図１３に示す遅延回路３と同じ回路構成である。なお、トランジスタＴｒ６１〜Ｔｒ６６、インバータ６１〜６３，６５〜６７、バッファ６４及びマルチプレクサＭＵＸ６１は、それぞれ、トランジスタＴｒ３１〜Ｔｒ３６、インバータ３１〜３３，３５〜３７、バッファ３４及びマルチプレクサＭＵＸ３１に対応する。また、本実施の形態では、トランジスタＴｒ６７，Ｔｒ６８がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【０１１７】
ＮＯＲ回路６８は、外部から外部入力端子ＳＥＬＲを介して供給される制御信号（以下、便宜上、制御信号ＳＥＬＲと称す）と、外部入力信号ＩＮの反転信号と、の否定論理和を出力する。トランジスタＴｒ６７では、ゲートがノードＣＯＲに接続され、ソース、ドレイン及びバックゲートにＮＯＲ回路６８の出力信号が供給される。
【０１１８】
ＮＯＲ回路６９は、外部から外部入力端子ＳＥＬＦを介して供給される制御信号（以下、便宜上、制御信号ＳＥＬＦと称す）と、外部入力信号ＩＮと、の否定論理和を出力する。トランジスタＴｒ６８では、ゲートがノードＣＯＦに接続され、ソース、ドレイン及びバックゲートにＮＯＲ回路６９の出力信号が供給される。
【０１１９】
図２０に示す遅延回路６のその他の回路構成については、図１３に示す遅延回路３と同様であるため、その説明を省略する。
【０１２０】
続いて、図２０に示す遅延回路６の動作について説明する。なお、以下では、図１３に示す遅延回路３の動作と異なる点についてのみ説明する。
【０１２１】
例えば、制御信号ＳＥＬＲ，ＳＥＬＦが何れもＬレベルを示す場合、ＮＯＲ回路６８は、外部入力信号ＩＮの正転信号を出力し、ＮＯＲ回路６９は、外部入力信号ＩＮの反転信号を出力する。それにより、トランジスタＴｒ６１，Ｔｒ６７のそれぞれのソース、ドレイン及びバックゲートには、何れも外部入力信号ＩＮの正転信号が供給されることとなる。トランジスタＴｒ６２，Ｔｒ６８のそれぞれのソース、ドレイン及びバックゲートには、何れも外部入力信号ＩＮの反転信号が供給されることとなる。
【０１２２】
それにより、外部入力信号ＩＮの立ち上がりでは、トランジスタＴｒ６１，Ｔｒ６７のそれぞれのゲートリーク電流（第１及び第１補助ゲートリーク電流）でノードＣＯＲが昇圧される。そのため、ノードＣＯＲの昇圧速度は比較的速くなる。同様にして、外部入力信号ＩＮの立ち下がりでは、トランジスタＴｒ６２，Ｔｒ６８のそれぞれのゲートリーク電流（第２及び第２補助ゲートリーク電流）でノードＣＯＦが昇圧される。そのため、ノードＣＯＦの昇圧速度は比較的速くなる。その結果、遅延回路６は、外部入力信号ＩＮに比較的小さな遅延を付加して外部出力信号ＯＵＴとして出力する。
【０１２３】
一方、制御信号ＳＥＬＲ，ＳＥＬＦが何れもＨレベルを示す場合、ＮＯＲ回路６８，６９は、何れも外部入力信号ＩＮに関わらずＬレベルの信号を出力する。
【０１２４】
それにより、外部入力信号ＩＮの立ち上がりでは、トランジスタＴｒ６１のみのゲートリーク電流（第１ゲートリーク電流）でノードＣＯＲが昇圧される。そのため、ノードＣＯＲの昇圧速度は比較的遅くなる。同様にして、外部入力信号ＩＮの立ち下がりでは、トランジスタＴｒ６２のみのゲートリーク電流（第２ゲートリーク電流）でノードＣＯＦが昇圧される。そのため、ノードＣＯＲの昇圧速度は比較的遅くなる。その結果、遅延回路６は、外部入力信号ＩＮに比較的大きな遅延を付加して外部出力信号ＯＵＴとして出力する。
【０１２５】
なお、制御信号ＳＥＬＲがＨレベルを示し、制御信号ＳＥＬＦがＬレベルを示す場合、遅延回路６は、外部入力信号ＩＮの立ち上がりを比較的大きく遅延させ、外部入力信号ＩＮの立ち下がりを比較的小さく遅延させる。
【０１２６】
また、制御信号ＳＥＬＲがＬレベルを示し、制御信号ＳＥＬＦがＨレベルを示す場合、遅延回路６は、外部入力信号ＩＮの立ち上がりを比較的小さく遅延させ、外部入力信号ＩＮの立ち下がりを比較的大きく遅延させる。
【０１２７】
このように、本実施の形態にかかる遅延回路６は、外部からの制御信号ＳＥＬＲ，ＳＥＬＦにより、外部入力信号ＩＮに付加する遅延の大きさを制御することができる。
【０１２８】
なお、外部からの制御信号により遅延の大きさを制御するこの構成は、図１３に示す遅延回路３以外の遅延回路にも適用することが可能である。
【０１２９】
実施の形態７
図２１は、実施の形態７にかかる遅延回路７の構成例を示す図である。図２１に示す遅延回路７は、図１３に示す遅延回路３と比較して、スイッチ素子（第１及び第２スイッチ素子）ＳＷ７１，ＳＷ７２及び容量素子（第１及び第２容量素子）Ｃ７１，Ｃ７２をさらに備える。以下、具体的に説明する。
【０１３０】
図２１に示す遅延回路７は、スイッチ素子ＳＷ７１，ＳＷ７２及び容量素子Ｃ７１，Ｃ７２を除き、図１３に示す遅延回路３と同じ回路構成である。なお、トランジスタＴｒ７１〜Ｔｒ７６、インバータ７１〜７３，７５〜７７、バッファ７４及びマルチプレクサＭＵＸ７１は、それぞれ、トランジスタＴｒ３１〜Ｔｒ３６、インバータ３１〜３３，３５〜３７、バッファ３４及びマルチプレクサＭＵＸ３１に対応する。
【０１３１】
スイッチ素子ＳＷ７１では、一端がノードＣＯＲに接続され、他端が容量素子Ｃ７１の一端に接続され、制御端子に制御信号ＳＥＬＲが供給される。例えば、制御信号ＳＥＬＲがＬレベルの場合、スイッチ素子ＳＷ７１はオフする。それにより、容量素子Ｃ７１の一端とノードＣＯＲとは非導通となる。一方、制御信号ＳＥＬＲがＨレベルの場合、スイッチ素子ＳＷ７１はオンする。それにより、容量素子Ｃ７１の一端とノードＣＯＲとは導通する。
【０１３２】
スイッチ素子ＳＷ７２では、一端がノードＣＯＦに接続され、他端が容量素子Ｃ７２の一端に接続され、制御端子に制御信号ＳＥＬＦが供給される。例えば、制御信号ＳＥＬＦがＬレベルの場合、スイッチ素子ＳＷ７２はオフする。それにより、容量素子Ｃ７２の一端とノードＣＯＦとは非導通となる。一方、制御信号ＳＥＬＦがＨレベルの場合、スイッチ素子ＳＷ７２はオンする。それにより、容量素子Ｃ７２の一端とノードＣＯＦとは導通する。
【０１３３】
図２１に示す遅延回路７のその他の回路構成については、図１３に示す遅延回路３と同様であるため、その説明を省略する。
【０１３４】
続いて、図２１に示す遅延回路７の動作について説明する。なお、以下では、図１３に示す遅延回路３の動作と異なる点についてのみ説明する。
【０１３５】
例えば、制御信号ＳＥＬＲ，ＳＥＬＦが何れもＬレベルを示す場合、スイッチ素子ＳＷ７１，ＳＷ７２は何れもオフする。したがって、ノードＣＯＲ，ＣＯＦの負荷容量は何れも比較的小さくなる。それにより、外部入力信号ＩＮの立ち上がりでは、ノードＣＯＲの昇圧速度は比較的速くなる。同様にして、外部入力信号ＩＮの立ち下がりでは、ノードＣＯＦの昇圧速度は比較的速くなる。その結果、遅延回路７は、外部入力信号ＩＮに比較的小さな遅延を付加して外部出力信号ＯＵＴとして出力する。
【０１３６】
一方、制御信号ＳＥＬＲ，ＳＥＬＦが何れもＨレベルを示す場合、スイッチ素子ＳＷ７１，ＳＷ７２が何れもオンする。したがって、ノードＣＯＲ，ＣＯＦの負荷容量は何れも比較的大きくなる。それにより、外部入力信号ＩＮの立ち上がりでは、ノードＣＯＲの昇圧速度は比較的遅くなる。同様にして、外部入力信号ＩＮの立ち下がりでは、ノードＣＯＦの昇圧速度は比較的遅くなる。その結果、遅延回路７は、外部入力信号ＩＮに比較的大きな遅延を付加して外部出力信号ＯＵＴとして出力する。
【０１３７】
なお、制御信号ＳＥＬＲがＨレベルを示し、制御信号ＳＥＬＦがＬレベルを示す場合、遅延回路７は、外部入力信号ＩＮの立ち上がりを比較的大きく遅延させ、外部入力信号ＩＮの立ち下がりを比較的小さく遅延させる。
【０１３８】
また、制御信号ＳＥＬＲがＬレベルを示し、制御信号ＳＥＬＦがＨレベルを示す場合、遅延回路７は、外部入力信号ＩＮの立ち上がりを比較的小さく遅延させ、外部入力信号ＩＮの立ち下がりを比較的大きく遅延させる。
【０１３９】
このように、本実施の形態にかかる遅延回路７は、外部からの制御信号ＳＥＬＲ，ＳＥＬＦにより、外部入力信号ＩＮに付加する遅延の大きさを制御することができる。
【０１４０】
なお、外部からの制御信号により遅延の大きさを制御するこの構成は、図１３に示す遅延回路３以外の遅延回路にも適用することが可能である。
【０１４１】
（スイッチ素子ＳＷ７１，ＳＷ７２の具体的構成例）
図２２は、スイッチ素子ＳＷ７１，ＳＷ７２の具体的構成例を示す図である。図２２の例では、スイッチ素子ＳＷ７１は、トランスファゲートＴＧ７１であり、スイッチ素子ＳＷ７１は、トランスファゲートＴＧ７２である。
【０１４２】
トランスファゲートＴＧ７１では、一端がノードＣＯＲに接続され、他端が容量素子Ｃ７１の他端に接続され、ＰＭＯＳ側の制御端子に制御信号ＳＥＬＲの反転信号が供給され、ＮＭＯＳ側の制御端子に制御信号ＳＥＬＲの正転信号が供給される。トランスファゲートＴＧ７２では、一端がノードＣＯＦに接続され、他端が容量素子Ｃ７２の他端に接続され、ＰＭＯＳ側の制御端子に制御信号ＳＥＬＦの反転信号が供給され、ＮＭＯＳ側の制御端子に制御信号ＳＥＬＦの正転信号が供給される。
【０１４３】
実施の形態８
図２３は、実施の形態８にかかる遅延回路８の構成例を示す図である。図２３に示す遅延回路８は、図１３に示す遅延回路３と比較して、インバータ３５，３７をそれぞれシュミットトリガタイプインバータ８５，８７に置き換えている。以下、具体的に説明する。
【０１４４】
図２３に示す遅延回路８は、インバータ３５，３７をそれぞれシュミットトリガタイプインバータ８５，８７に置き換えた以外では、図１３に示す遅延回路３と同じ回路構成である。なお、トランジスタＴｒ８１〜Ｔｒ８６、インバータ８１〜８３，８６、バッファ８４及びマルチプレクサＭＵＸ８１は、それぞれ、トランジスタＴｒ３１〜Ｔｒ３６、インバータ３１〜３３，３６、バッファ３４及びマルチプレクサＭＵＸ３１に対応する。
【０１４５】
シュミットトリガタイプインバータ８５，８７では、通常のインバータ３５，３７と比較して、入力信号のＨレベルを検出する閾値電圧（以下、第１閾値電圧と称す）が高く、入力信号のＬレベルを検出する閾値電圧（以下、第２閾値電圧と称す）が低い。
【０１４６】
そのため、外部入力信号ＩＮの立ち上がりでは、ノードＣＯＲの電圧値がシュミットトリガタイプインバータ８５の第１閾値電圧に達するまでの時間が比較的長くなる。同様にして、外部入力信号ＩＮの立ち下がりでは、ノードＣＯＦの電圧値がシュミットトリガタイプインバータ８５の第１閾値電圧に達するまでの時間が比較的長くなる。その結果、遅延回路８は、通常のインバータを用いた場合よりも、さらに大きな遅延を入力信号ＩＮに付加することができる。
【０１４７】
このように、本実施の形態にかかる遅延回路８は、シュミットトリガタイプインバータを用いることにより、さらに大きな遅延を外部入力信号ＩＮに付加することができる。また、本実施の形態にかかる遅延回路８は、シュミットトリガタイプインバータを用いることにより、ヒステリシスを確保してノイズ耐性を向上させることができる。
【０１４８】
なお、シュミットトリガタイプインバータを用いてさらに遅延を大きくするこの構成は、図１３に示す遅延回路３以外の遅延回路にも適用することが可能である。
【０１４９】
実施の形態９
本実施の形態では、実施の形態１〜８にかかる遅延回路の適用事例について説明する。以下では、代表して、図１３に示す遅延回路３の適用事例について説明する。
【０１５０】
（第１の適用事例）
図２４は、遅延回路３が適用された電源スイッチ回路（半導体集積回路）１００の構成例を示すブロック図である。なお、図２４には、外部電源レギュレータ１０１及び外部機器１０２も示されている。
【０１５１】
図２４に示す電源スイッチ回路１００は、外部電源レギュレータ１０１と外部機器１０２と間に設けられ、外部電源レギュレータ１０１から外部機器１０２に大電流が流れ込むこと（ラッシュカレント）を防止する。
【０１５２】
具体的には、図２４に示す電源スイッチ回路１００は、スイッチ素子としてのトランジスタＴｒ１，Ｔｒ２と、トランジスタＴｒ１，Ｔｒ２のオンオフを制御する制御回路１０３と、遅延回路３と、を備える。
【０１５３】
トランジスタＴｒ１，Ｔｒ２は、外部電源レギュレータ１０１と、外部機器１０２と、の間に並列に設けられ、制御回路１０３からの制御信号に基づきオンオフを切り替える。ここで、トランジスタＴｒ１のゲートには、制御回路１０３からの制御信号が直接供給され、トランジスタＴｒ２のゲートには、制御回路１０３からの制御信号が遅延回路３を介して供給される。それにより、電源スイッチ回路１００は、遅延回路３を用いることにより、トランジスタＴｒ１，Ｔｒ２を段階的にオフからオンに切り替える。
【０１５４】
このように、電源スイッチ回路１００は、トランジスタＴｒ１，Ｔｒ２を段階的にオフからオンに切り替えることにより、外部電源レギュレータ１０１から外部機器１０２に大電流が流れ込むことを防止している。
【０１５５】
なお、スイッチ素子としてのトランジスタの数は、２個に限られず３個以上であっても良い。また、電源スイッチ回路１００は、外部機器（半導体集積回路）１０２に内蔵されていても良い。
【０１５６】
（第２の適用事例）
図２５は、遅延回路３が適用されたクロック出力回路（半導体集積回路）２００の構成例を示すブロック図である。図２５に示すクロック出力回路２００は、クロック生成回路２０１と、制御回路２０２と、遅延回路３と、論理和回路（以下、ＡＮＤ回路と称す）２０３と、を備える。
【０１５７】
制御回路２０２は、クロック生成回路２０１の起動を制御する。クロック生成回路２０１は、制御回路２０２からの制御信号がアクティブ（Ｈレベル）の場合、クロック信号を生成し、インアクティブ（Ｌレベル）の場合、クロック信号の生成を停止する。また、遅延回路３は、制御回路２０２からの制御信号を遅延させて出力する。ＡＮＤ回路２０３は、クロック生成回路２０１の出力と、遅延回路３の出力と、の論理積を外部に出力する。
【０１５８】
このように、クロック出力回路２００は、制御回路２０２からの制御信号がアクティブになったとしても、遅延回路３による遅延時間が経過するまでは、クロック生成回路２０１の出力をマスクする。それにより、クロック出力回路２００は、発振開始直後のクロック生成回路２０１の不安定なクロック信号を外部に出力することを防止している。
【０１５９】
以上のように、上記実施の形態１〜９にかかる遅延回路は、ＭＯＳトランジスタに流れるゲートリーク電流を利用して外部入力信号ＩＮに遅延を付加し、外部出力信号ＯＵＴとして出力する。それにより、上記実施の形態１〜９にかかる遅延回路は、容量素子及び抵抗素子に代えて回路規模の小さなＭＯＳトランジスタを備えるのみで、外部入力信号ＩＮに比較的大きな遅延を付加することができる。
【０１６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６１】
上記実施の形態１〜９では、ゲートリーク電流の発生源であるＭＯＳトランジスタのソース、ドレイン及びバックゲートの何れにも外部入力信号ＩＮの正転信号又は反転信号が供給される場合を例に説明したが、これに限られない。ゲートリーク電流の発生源であるＭＯＳトランジスタのソース、ドレイン及びバックゲートの少なくとも何れかに、外部入力信号の正転信号又は反転信号が供給されていれば良い。
【０１６２】
（従来技術との比較）
なお、容量素子としてのＭＯＳトランジスタと、抵抗素子と、で構成された従来の遅延回路は、外部入力信号に大きな遅延を付加する場合、当該ＭＯＳトランジスタのサイズを大きくする必要がある。それにより、この従来の遅延回路では、当該ＭＯＳトランジスタに流れるゲートリーク電流が増大してしまう。なお、従来の遅延回路は、当該ＭＯＳトランジスタに流れるゲートリーク電流を利用して外部入力信号に遅延を付加しているわけではないため、無駄に電流を消費してしまうこととなる。一方、上記実施の形態１〜９にかかる遅延回路は、従来と異なり、容量素子としてのＭＯＳトランジスタ及び抵抗素子を備えていないため、そのような問題は生じない。
【０１６３】
また、特許文献１に開示された半導体装置は、抵抗素子の一部あるいは全部が容量素子の一部を構成することにより、遅延素子の面積を縮小している。しかしながら、この半導体装置では、外部入力信号に大きな遅延を付加する場合、抵抗素子又は容量素子のサイズを大きくする必要がある。そのため、従来の半導体装置では、回路規模が増大してしまう。一方、上記実施の形態１〜９にかかる遅延回路は、従来と異なり、抵抗素子及び容量素子（容量素子としてのトランジスタを含む）を備えていないため、そのような問題は生じない。
【符号の説明】
【０１６４】
１〜８，１ａ，１ｂ，１ｃ，２ａ，３ａ，７ａ遅延回路
１０ａ〜１０ｃ，１２ａ〜１２ｃ，１３ｃ，２０ａ，２２ａ  インバータ
１１ａ，１１ｂ，２１ａ  バッファ
１５，２５，３４，４４，６４，７４，８４  バッファ
１１〜１４，２１〜２４，３１〜３３，３５〜３７  インバータ
４１〜４３，４５〜４７，５１〜５９，６１〜６３，６５〜６７  インバータ
７１〜７３，７５〜７７，８１〜８３，８７  インバータ
６８，６９  否定論理和回路
８５，８６  シュミットトリガタイプインバータ
１００  電源スイッチ回路
１０１  外部電源レギュレータ
１０２  外部機器
１０３  制御回路
２００  クロック出力回路
２０１  クロック生成回路
２０２  制御回路
２０３  論理積回路
Ｃ７１，Ｃ７２  容量素子
ＣＯＲ，ＣＯＦ  ノード
ＩＮ  外部入力端子
ＭＵＸ３１，ＭＵＸ４１，ＭＵＸ５１  マルチプレクサ
ＭＵＸ６１，ＭＵＸ７１，ＭＵＸ８１  マルチプレクサ
ＯＵＴ  外部出力端子
ＳＥＬＲ  外部入力端子
ＳＥＬＦ  外部入力端子
ＳＷ７１，ＳＷ７２  スイッチ素子
ＴＧ７１，ＴＧ７２  トランスファゲート
Ｔｒ１，Ｔｒ２  トランジスタ
Ｔｒ１１，Ｔｒ１２，Ｔｒ２１〜Ｔｒ２３  トランジスタ
Ｔｒ１１ａ，Ｔｒ１１ｃ，Ｔｒ１２ａ，Ｔｒ１２ｃ  トランジスタ
Ｔｒ３１〜Ｔｒ３６，Ｔｒ４１〜Ｔｒ４６  トランジスタ
Ｔｒ５１〜Ｔｒ５６，Ｔｒ６１〜Ｔｒ６８  トランジスタ
Ｔｒ７１〜Ｔｒ７６，Ｔｒ８１〜Ｔｒ８６  トランジスタ
【図１】
2013207659.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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