(57)【要約】【課題】中空体にて覆われた電子素子とＩＣチップとの結線の信頼性を確保しつつ、中空体にて覆われた電子素子をＩＣチップ上にフェースダウン実装する。【解決手段】半導体チップＳＰは、半導体素子２が形成されている。パッド電極３ｂは、半導体チップＳＰ上に形成され、半導体素子２に接続されている。樹脂層２０は、半導体チップＳＰ上に形成されている。下地絶縁層１１は、電子素子ＤＶおよび内部電極１２ａ、１２ｂが形成されている。中空体は、電子素子ＤＶを覆うようにして下地絶縁層１１上に形成され、頂上面ＴＰ側が樹脂層２０に埋め込まれている。開口部２９ｃは、下地絶縁層１１に形成され、内部電極１２ａの裏面を露出させる。導電層３３ｃは、開口部２９ａを介してパッド電極３ｂと内部電極１２ａとを接続する。【選択図】      図１
2013193172.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体チップと、
前記半導体チップ上に形成され、前記半導体素子に接続されたパッド電極と、
前記半導体チップ上に形成された樹脂層と、
電子素子および内部電極が形成された下地絶縁層と、
前記電子素子を覆うようにして前記下地絶縁層上に形成され、頂上面側が前記樹脂層に埋め込まれた中空体と、
前記下地絶縁層に形成され、前記内部電極の裏面を露出させる開口部と、
前記開口部を介して前記パッド電極と前記内部電極とを接続する導電層とを備えることを特徴とする積層パッケージ。
【請求項２】
半導体素子が形成された半導体チップと、
前記半導体チップ上に形成され、前記半導体素子に接続されたパッド電極と、
前記パッド電極が覆われるように前記半導体チップ上に形成された樹脂層と、
電子素子が形成された下地絶縁層と、
前記電子素子を覆うようにして前記下地絶縁層上に形成され、頂上面側が前記樹脂層に埋め込まれた中空体と、
前記半導体素子と前記中空体との間に形成された電磁シールド層とを備えることを特徴とする積層パッケージ。
【請求項３】
半導体素子が形成された半導体チップと、
前記半導体チップ上に形成され、前記半導体素子に接続されたパッド電極と、
前記パッド電極が覆われるように前記半導体チップ上に形成された樹脂層と、
電子素子が形成され、前記半導体チップの外周に端部が沿うようにして前記樹脂層上に配置された下地絶縁層と、
前記電子素子を覆うようにして前記下地絶縁層上に形成され、頂上面側が前記樹脂層に埋め込まれた中空体とを備えることを特徴とする積層パッケージ。
【請求項４】
前記下地絶縁層に形成された開口部と、
前記開口部を介して前記樹脂層上に形成され、前記電子素子に接続されたランド電極とを備えることを特徴とする請求項３に記載の積層パッケージ。
【請求項５】
半導体素子が形成された半導体チップ上に樹脂層を形成する工程と、
電子素子を覆うようにして下地絶縁層上に形成された中空体の頂上面側を前記樹脂層に埋め込む工程とを備えることを特徴とする積層パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は積層パッケージおよび積層パッケージの製造方法に関する。
【背景技術】
【０００２】
ＭＥＭＳの機械要素部品などを同一基板上に集積化する場合、半導体製造プロセスをそのまま流用しつつ、電子回路との集積化を容易に実現することができることから、シリコン基板が用いられることが多い。そして、シリコン基板上に空洞構造を形成することで、シリコン基板上に可動部を作成し、可動部の振動あるいは撓みなどを利用しながら動作させることで、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）としての特性が得られている。
【０００３】
また、ＭＥＭＳチップとＩＣチップとを接続する場合、ＭＥＭＳチップとＩＣチップとの間の配線経路を短くするために、ＭＥＭＳチップをＩＣチップ上にフェースダウン実装する方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１２０１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、中空体にて覆われた電子素子とＩＣチップとの結線の信頼性を確保しつつ、中空体にて覆われた電子素子をＩＣチップ上にフェースダウン実装することが可能な積層パッケージおよび積層パッケージの製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の積層パッケージによれば、半導体チップと、パッド電極と、樹脂層と、中空体と、開口部と、導電層とが設けられている。半導体チップは、半導体素子が形成されている。パッド電極は、前記半導体チップ上に形成され、前記半導体素子に接続されている。樹脂層は、前記半導体チップ上に形成されている。下地絶縁層は、電子素子および内部電極が形成されている。中空体は、前記電子素子を覆うようにして前記下地絶縁層上に形成され、頂上面側が前記樹脂層に埋め込まれている。開口部は、前記下地絶縁層に形成され、前記内部電極の裏面を露出させる。導電層は、前記開口部を介して前記パッド電極と前記内部電極とを接続する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る積層パッケージの概略構成を示す断面図である。
【図２】図２は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図３】図３（ａ）および図３（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図４】図４（ａ）および図４（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図１１】図１１（ａ）および図１１（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図１２】図１２（ａ）および図１２（ｂ）は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図１３】図１３は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
【図１４】図１４は、第３実施形態に係る積層パッケージの概略構成を示す断面図である。
【図１５】図１５は、第４実施形態に係る積層パッケージの概略構成を示す断面図である。
【図１６】図１６（ａ）および図１６（ｂ）は、第５実施形態に係る積層パッケージの製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る積層パッケージおよび積層パッケージの製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る積層パッケージの概略構成を示す断面図である。
図１において、積層パッケージには、半導体素子２が形成された半導体チップＳＰおよび電子素子ＤＶが内部に形成された中空チップＧＰが設けられている。そして、半導体チップＳＰ上には、樹脂層２０が形成され、中空チップＧＰは樹脂層２０に埋め込まれるようにフェースダウン実装されている。
【００１０】
具体的には、半導体チップＳＰには半導体基板１が設けられ、半導体基板１には半導体素子２が形成されている。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。また、半導体素子２は、トラタンジスタなどの能動素子であってもよいし、抵抗やコンデンサなどの受動素子であってもよい。
【００１１】
そして、半導体基板１上には、半導体素子２に接続された配線３ａおよびパッド電極３ｂが形成され、配線３ａおよびパッド電極３ｂ上には保護膜４が形成されている。なお、配線３ａおよびパッド電極３ｂの材料としては、例えば、ＡｌまたはＣｕなどの金属を用いることができる。保護膜４の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜などの無機絶縁膜を用いることができる。
【００１２】
そして、保護膜４上には樹脂層２０が形成されている。なお、樹脂層２０としては、例えば、エポキシ樹脂、ポリイミド樹脂、アクリル系樹脂、シリコーン樹脂またはフェノール系樹脂を用いることができる。この樹脂層２０は、塗布膜であってもよいし、シート膜であってもよい。
【００１３】
また、下地絶縁層１１上には、内部電極１２ａ、１２ｂおよび下部配線１２ｃ、１２ｄが形成されるとともに、下部配線１２ｄ上には上部配線１４が形成されている。なお、上部配線１４が上下方向に撓むことができるように上部配線１４と下部配線１２ｄとの間に空隙が形成されることで、電子素子ＤＶとしてＭＥＭＳ素子を構成することができる。また、下地絶縁層１１の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜などの無機絶縁膜を用いることができる。内部電極１２ａ、１２ｂ、下部配線１２ｃ、１２ｄおよび上部配線１４の材料としては、例えば、ＡｌまたはＣｕなどの金属を用いることができる。また、下地絶縁層１１上に電子素子としてＭＥＭＳ素子が形成されている場合、ＭＥＭＳ素子を駆動するドライバを半導体素子２に形成することができる。
【００１４】
また、下地絶縁層１１上には、下部配線１２ｃ、１２ｄおよび上部配線１４を覆う中空体を構成するキャップ層１６が形成され、キャップ層１６には、中空体内に通じる開口部１７が形成されている。キャップ層１６上には、開口部１７を塞ぐ封止層１９が形成されている。なお、キャップ層１６の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜などの無機絶縁膜を用いることができる。封止層１９の材料としては、例えば、ポリイミドなどの樹脂を用いることができる。
【００１５】
そして、下部配線１２ｃ、１２ｄおよび上部配線１４を覆う中空体の頂上面ＴＰ側が樹脂層２０に埋め込まれるように、下地絶縁層１１が樹脂層２０上に配置されている。なお、その中空体は、パッド電極３ｂ上を避けるようにして樹脂層２０に埋め込むことが好ましい。また、下地絶縁層１１は、その端部が半導体チップＳＰの外周に沿うようにして樹脂層２０上に配置することができる。例えば、下地絶縁層１１の端部は半導体チップＳＰの端部と揃うように構成するようにしてもよい。下地絶縁層１１の端部が半導体チップＳＰの端部と必ずしも一致する必要はなく、スクライブライン上では下地絶縁層１１が除去されていてもよい。
【００１６】
ここで、下地絶縁層１１の端部が半導体チップＳＰの端部と揃うように構成することで、下地絶縁層１１を介してウェハ状に一体化された複数の中空チップＧＰと、半導体基板１を介してウェハ状に一体化された複数の半導体チップＳＰとを樹脂層２０を介して一括して貼り合わせることができる。このため、中空チップＧＰを半導体チップＳＰ上に１個ずつ実装する必要がなくなり、個々の中空チップＧＰごとに位置合せ工程およびマウント工程を行う必要がなくなることから、工程数を減らすことができる。
【００１７】
下地絶縁層１１の裏面側には補強層２１が形成され、補強層２１上にはソルダーレジスト層３４が形成されている。なお、補強層２１の材料としては、例えば、感光性ポリイミドなどの樹脂を用いることができる。
【００１８】
そして、下地絶縁層１１およびキャップ層１６には封止層１９を露出させる開口部２９ａが形成され、補強層２１には開口部２９ａを介して封止層１９を露出させる開口部２８ａが形成されている。また、下地絶縁層１１には内部電極１２ｂを露出させる開口部２９ｂが形成され、補強層２１には開口部２９ｂを介して内部電極１２ｂを露出させる開口部２８ｂが形成されている。また、下地絶縁層１１には内部電極１２ａを露出させる開口部２９ｃが形成され、補強層２１には開口部２９ｃを介して内部電極１２ａを露出させる開口部２８ｃが形成されている。また、保護膜４にはパッド電極３ｂを露出させる開口部２９ｄが形成され、樹脂層２０および封止層１９には開口部２９ｄを介してパッド電極３ｂを露出させる開口部２８ｄが形成され、下地絶縁層１１には開口部２８ｄ、２９ｄを介してパッド電極３ｂを露出させる開口部２３が形成され、補強層２１には開口部２３、２８ｄ、２９ｄを介してパッド電極３ｂを露出させる開口部２２が形成されている。
【００１９】
そして、封止層１９の裏面側には、シードメタル層３０を介してランド電極３３ａが形成されている。また、補強層２１上には、開口部２８ａ、２９ａを介してランド電極３３ａに接続されるとともに、開口部２８ｂ、２９ｂを介して内部電極１２ｂに接続された導電層３３ｂがシードメタル層３０を介して形成されている。また、補強層２１上には、開口部２８ｃ、２９ｃを介して内部電極１２ａに接続されるとともに、開口部２２、２３、２８ｄを介してパッド電極３ｂに接続された導電層３３ｃがシードメタル層３０を介して形成されている。
【００２０】
ここで、キャップ層１６にて構成された中空体の裏面側には、シードメタル層３０および導電層３３ｂ、３３ｃなどの導電体や半導体が配置されないようにすることが好ましい。
【００２１】
ランド電極３３ａおよび導電層３３ｂ、３３ｃ上には、ソルダーレジスト層３４が形成されている。そして、ソルダーレジスト層３４には、ランド電極３３ａを露出させる開口部３５ａが形成されるとともに、パッド電極３ｂ上の導電層３３ｃを露出させる開口部３５ｂが形成されている。
【００２２】
そして、ランド電極３３ａ上には開口部３５ａを介して突出電極３６ａが形成され、パッド電極３ｂ上の導電層３３ｃには開口部３５ｂを介して突出電極３６ｂが形成されている。なお、突出電極３６ａ、３６ｂとしては、例えば、ハンダボールを用いるようにしてもよいし、ＡｕまたはＮｉなどの金属バンプを用いるようにしてもよい。
【００２３】
ここで、キャップ層１６にて構成された中空体の裏面側に導電体や半導体が配置されないようにすることにより、電子素子ＤＶとの間の寄生容量を低減することができ、高周波帯で電子素子ＤＶを動作させる場合においても、電子素子ＤＶの特性の低下を抑制することができる。
【００２４】
また、キャップ層１６にて構成された中空体の頂上面ＴＰを樹脂層２０に埋め込むことにより、電子素子ＤＶと半導体素子２との間に空隙を設けることができる。このため、電子素子ＤＶと半導体素子２との間の寄生容量を低減することができ、電子素子ＤＶのＱ値を向上させることが可能となるとともに、半導体素子２から受けるノイズの影響を小さくすることができる。
【００２５】
また、電子素子ＤＶと半導体素子２との間に空隙を設けることにより、半導体素子２から受けるノイズの影響を抑制しつつ、半導体素子２上に電子素子ＤＶを配置することができ、チップサイズを縮小することができる。
【００２６】
また、封止層１９を露出させる開口部２９ａを下地絶縁層１１およびキャップ層１６に形成し、開口部２９ａを介して封止層１９上にランド電極３３ａを形成することにより、ランド電極３３ａが下地絶縁層１１およびキャップ層１６上に配置されるのを防止することができる。このため、下地絶縁層１１およびキャップ層１６が無機絶縁層にて構成されている場合においても、プローブ検査や実装時にランド電極３３ａに応力がかかる場合においても、下地絶縁層１１およびキャップ層１６にクラックが入るのを防止することができ、信頼性を向上させることができる。
【００２７】
また、下地絶縁層１１およびキャップ層１６を無機絶縁層にて構成することにより、下地絶縁層１１およびキャップ層１６の耐湿性を向上させることが可能となる。このため、電子素子ＤＶが樹脂層２０などを介して湿気などにさらされるのを抑制することができ、電子素子ＤＶの腐食などに対する耐性を向上させることができる。
【００２８】
（第２実施形態）
図２から図１３は、第２実施形態に係る積層パッケージの製造方法を示す断面図である。
図２において、半導体基板１には半導体素子２が形成されている。そして、半導体基板１上には、半導体素子２に接続された配線３ａおよびパッド電極３ｂが形成され、配線３ａおよびパッド電極３ｂ上には保護膜４が形成されている。
【００２９】
一方、図３（ａ）に示すように、ＣＶＤなどの方法にて下地絶縁層１１を半導体基板１０上に形成する。なお、半導体基板１０の材料は、例えば、Ｓｉを用いることができる。
【００３０】
次に、スパッタまたは蒸着などの方法にて導体膜を下地絶縁層１１上に形成した後、フォトリソグラフィー技術およびエッチング技術にて導体膜をパターニングすることで、内部電極１２ａ、１２ｂおよび下部配線１２ｃ、１２ｄを下地絶縁層１１上に形成する。
【００３１】
次に、塗布法などの方法を用いることで、感光性ポリイミドやＳＯＧなどの犠牲膜１３を内部電極１２ａ、１２ｂおよび下部配線１２ｃ、１２ｄ上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて犠牲膜１３をパターニングすることにより、下部配線１２ｄの一部に犠牲膜１３が残るようにして下部配線１２ｃの一部を露出させる。
【００３２】
次に、図３（ｂ）に示すように、スパッタまたは蒸着などの方法にて導体膜を犠牲膜１３上に形成した後、フォトリソグラフィー技術およびエッチング技術にて導体膜をパターニングすることで、下部配線１２ｃに接続された上部配線１４を犠牲膜１３上に形成する。
【００３３】
次に、図４（ａ）に示すように、塗布法などの方法を用いることで、感光性ポリイミドやＳＯＧなどの犠牲膜１５を内部電極１２ａ、１２ｂ、下部配線１２ｃ、１２ｄおよび上部配線１４上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて犠牲膜１５をパターニングすることにより、上部配線１４全体が覆われたまま内部電極１２ａ、１２ｂの表面を露出させる。
【００３４】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法にて下地絶縁層１１、内部電極１２ａ、１２ｂおよび犠牲膜１５上にキャップ層１６を形成する。
【００３５】
次に、図５（ａ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いてキャップ層１６をパターニングすることにより、犠牲膜１５の一部を露出させる開口部１７を形成する。
【００３６】
次に、図５（ｂ）に示すように、開口部１７を介して犠牲膜１３、１５をエッチングすることにより、キャップ層１６内の犠牲膜１３、１５を除去し、下地絶縁層１１上に配置された中空体をキャップ層１６にて構成する。なお、キャップ層１６内の犠牲膜１３、１５を除去する方法としては、例えば、酸素アッシングなどを用いることができる。
【００３７】
次に、図６（ａ）に示すように、スピンコートなどの方法を用いることで、開口部１７を塞ぐ封止層１９をキャップ層１６上に形成する。なお、封止層１９の表面張力を適宜設定することにより、封止層１９が開口部１７を通して下部配線１２ｃ、１２ｄおよび上部配線１４に付着するのを防止することができる。
【００３８】
次に、図６（ｂ）に示すように、塗布法などの方法にて保護膜４上に樹脂層２０を形成する。なお、保護膜４上に樹脂層２０を形成する方法としては、樹脂シートを保護膜４に貼り付けるようにしてもよい。その後、キャップ層１６にて構成された中空体の頂上面ＴＰが樹脂層２０に対向するように、半導体基板１０を保持する。
【００３９】
次に、図７（ａ）に示すように、キャップ層１６にて構成された中空体を樹脂層２０に押し付けることにより、キャップ層１６にて構成された中空体を樹脂層２０に埋め込み、樹脂層２０を硬化させる。
【００４０】
なお、キャップ層１６にて構成された中空体を樹脂層２０に埋め込む場合、半導体チップＳＰと中空チップＧＰとを単体同士で接合させてもよいし、複数の半導体チップＳＰが半導体基板１を介して一体化された半導体ウェハと、複数の中空チップＧＰが半導体基板１０を介して一体化された半導体ウェハとを接合させるようにしてもよい。
【００４１】
次に、図７（ｂ）に示すように、ウェットエッチングまたは研磨などの方法にて下地絶縁層１１の裏面から半導体基板１０を除去する。
【００４２】
次に、図８（ａ）に示すように、補強層２１を下地絶縁層１１の裏面に形成する。そして、補強層２１をパターニングすることにより、パッド電極３ｂ上の下地絶縁層１１を露出させる開口部２２を補強層２１に形成する。
【００４３】
次に、図８（ｂ）に示すように、開口部２２を通して下地絶縁層１１およびキャップ層１６をエッチングすることにより、パッド電極３ｂ上の封止層１９を露出させる開口部２３を下地絶縁層１１およびキャップ層１６に形成する。
【００４４】
次に、図９（ａ）に示すように、ＣＶＤなどの方法にてハードマスク層２４を補強層２１上に形成する。なお、ハードマスク層２４の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜などの無機絶縁膜を用いることができる。
【００４５】
次に、スピンコートなどの方法にてレジスト層２５をハードマスク層２４上に形成する。そして、フォトリソグラフィー技術にてレジスト層２５に開口部２６ａ〜２６ｄを形成する。なお、開口部２６ａは、キャップ層１６にて構成された中空体の周辺に開口部２６ｂに隣接して配置することができる。開口部２６ｂは、内部電極１２ｂ上に配置することができる。開口部２６ｃは、内部電極１２ａ上に配置することができる。開口部２６ｄは、パッド電極３ｂ上に配置することができる。
【００４６】
次に、図９（ｂ）に示すように、開口部２６ａ〜２６ｄが形成されたレジスト層２５をマスクとしてハードマスク層２４をエッチングすることにより、開口部２７ａ〜２７ｄをハードマスク層２４に形成する。
【００４７】
次に、図１０（ａ）に示すように、ハードマスク層２４上からレジスト層２５を除去する。そして、開口部２７ａ〜２７ｄが形成されたハードマスク層２４をマスクとして封止層１９、樹脂層２０および補強層２１をエッチングすることにより、開口部２８ａ〜２８ｃを補強層２１に形成するとともに、開口部２８ｄを封止層１９および樹脂層２０に形成する。
【００４８】
次に、図１０（ｂ）に示すように、補強層２１上からハードマスク層２４を除去する。そして、開口部２８ａ〜２８ｃが形成された補強層２１および開口部２８ｄが形成された封止層１９および樹脂層２０をマスクとして保護膜４、下地絶縁層１１およびキャップ層１６をエッチングすることにより、開口部２９ａを下地絶縁層１１およびキャップ層１６に形成し、開口部２９ｂ、２９ｃを下地絶縁層１１に形成し、開口部２９ｄを保護膜４に形成する。
【００４９】
次に、図１１（ａ）に示すように、スパッタまたは蒸着などの方法にて開口部２９ａ〜２９ｄの内面が覆われるようにして補強層２１上にシードメタル層３０を形成する。
【００５０】
次に、図１１（ｂ）に示すように、スピンコートなどの方法にてレジスト層３１をシードメタル層３０上に形成する。そして、フォトリソグラフィー技術にてレジスト層３１に開口部３２ａ、３２ｂを形成する。なお、開口部２９ａ、２９ｂは開口部３２ａの内側に配置することができる。開口部２９ｃ、２９ｄは開口部３２ｂの内側に配置することができる。
【００５１】
次に、図１２（ａ）に示すように、メッキなどの方法を用いることにより、開口部３２ａ、３２ｂを介してランド電極３３ａおよび導電層３３ｂ、３３ｃをシードメタル層３０上に形成する。
【００５２】
次に、図１２（ｂ）に示すように、酸素アッシングなどの方法にてレジスト層３１をシードメタル層３０上から除去する。そして、ランド電極３３ａおよび導電層３３ｂ、３３ｃをマスクとしてシードメタル層３０をエッチングすることにより、ランド電極３３ａおよび導電層３３ｂ、３３ｃから露出したシードメタル層３０を補強層２１上から除去する。
【００５３】
次に、図１３に示すように、スピンコートなどの方法にてソルダーレジスト層３４をランド電極３３ａおよび導電層３３ｂ、３３ｃ上に形成する。そして、ソルダーレジスト層３４をパターニングすることにより、ソルダーレジスト層３４に開口部３５ａ、３５ｂを形成する。なお、開口部３５ａは、ランド電極３３ａ上に配置することができる。開口部３５ｂは、パッド電極３ｂ上に配置することができる。
【００５４】
次に、図１に示すように、開口部３５ａ、３５ｂをそれぞれ介してランド電極３３ａおよび導電層３３ｃに接続された突出電極３６ａ、３６ｂを形成する。
【００５５】
（第３実施形態）
図１４は、第３実施形態に係る積層パッケージの概略構成を示す断面図である。
図１４において、この積層パッケージには、図１の構成に電磁シールド層４１が追加されている。この電磁シールド層４１は、半導体素子２と、キャップ層１６にて構成された中空体との間に形成することができる。電磁シールド層４１の材料は、ＡｌまたはＣｕなどの金属を用いることができる。
【００５６】
電磁シールド層４１の形成方法は、半導体基板１上に保護膜４を形成した後、スパッタなどで金属層を保護膜４上に形成し、フォトリソグラフィー技術およびエッチング技術を用いることで金属層をパターニングすることができる。なお、電磁シールド層４１は保護膜４に埋め込まれていてもよい。あるいは、半導体基板１上に保護膜４を形成した後、金属シールなどを保護膜４上に貼り付けるようにしてもよい。
【００５７】
ここで、半導体素子２と、キャップ層１６にて構成された中空体との間に電磁シールド層４１を形成することにより、電子素子ＤＶと電磁シールド層４１との間の寄生容量の増大を抑制しつつ、半導体素子２から受けるノイズの影響を抑制することができる。
【００５８】
（第４実施形態）
図１５は、第４実施形態に係る積層パッケージの概略構成を示す断面図である。
図１５において、この積層パッケージには、図１の積層パッケージの中空チップＧＰの代わりに中空チップＧＰ´が設けられている。この中空チップＧＰ´には、図１の電子素子ＤＶの代わりに電子素子ＤＶ´が設けられている。電子素子ＤＶ´には内部電極５１ａ、５１ｂおよび配線５１ｃ、５１ｄが設けられ、内部電極５１ａ、５１ｂは配線５１ｃ、５１ｄにそれぞれ接続されている。なお、配線５１ｃ、５１ｄは、インダクタなどの非可動素子を構成することができる。
【００５９】
そして、内部電極５１ａの裏面には、シードメタル層３０を介して導電層３３ｂが接続され、内部電極５１ｂの裏面には、シードメタル層３０を介して導電層３３ｃが接続されている。
【００６０】
これにより、キャップ層１６にて構成された中空体に非可動素子が配置されている場合においても、電子素子ＤＶ´と半導体素子２との間に空隙を設けることができ、電子素子ＤＶ´と半導体素子２との間の寄生容量を低減することができる。
【００６１】
なお、この第４実施形態においても、半導体素子２と、キャップ層１６にて構成された中空体との間に図１４の電磁シールド層４１を形成するようにしてもよい。
【００６２】
（第５実施形態）
図１６（ａ）および図１６（ｂ）は、第５実施形態に係る積層パッケージの製造方法を示す断面図である。
図１６（ａ）において、積層ウェハＷには、スクライブラインＳＢにて区画された複数のチップ領域ＲＰが設けられている。なお、各チップ領域ＲＰには、図１の積層パッケージを形成することができる。ここで、スクライブラインＳＢは、下地絶縁層１１およびキャップ層１６が除去されている。なお、スクライブラインＳＢの下地絶縁層１１およびキャップ層１６の除去は、図１０（ｂ）の工程時に一括して行うようにしてもよい。
【００６３】
次に、図１６（ｂ）に示すように、スクライブラインＳＢに沿って積層ウェハＷに切断溝ＬＰを形成することにより、積層ウェハＷをチップ領域ＲＰごとに切断し、積層パッケージに個片化する。
【００６４】
ここで、スクライブラインＳＢの下地絶縁層１１およびキャップ層１６を除去することにより、下地絶縁層１１およびキャップ層１６が無機絶縁層にて構成されている場合においても、ダイシング時に下地絶縁層１１およびキャップ層１６にクラックが入るのを防止することができ、信頼性を向上させることができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
ＳＰ  半導体チップ、ＧＰ、ＧＰ´  中空チップ、ＤＶ、ＤＶ´  電子素子、１、１０  半導体基板、２  半導体素子、３ａ、５１ｃ、５１ｄ  配線、４  保護膜、１１  下地絶縁層、３ｂ  パッド電極、１２ａ、１２ｂ、５１ａ、５１ｂ  内部電極、１２ｃ、１２ｄ  下部配線、１３、１５  犠牲膜、１４  上部配線、１６  キャップ層、１７、２２、２３、２６ａ〜２６ｄ、２７ａ〜２７ｄ、２８ａ〜２８ｄ、２９ａ〜２９ｄ、３２ａ、３２ｂ、３５ａ、３５ｂ  開口部、１９  封止層、２０  樹脂層、２１  補強層、２４  ハードマスク層、２５、３１  レジスト層、３０  シードメタル層、３３ａ  ランド電極、３３ｂ、３３ｃ  導電層、３４  ソルダーレジスト層、３６ａ、３６ｂ  突出電極、４１  電磁シールド層、Ｗ  積層ウェハ、ＲＰ  チップ領域、ＳＢ  スクライブライン、ＬＰ  切断溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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