(57)【要約】【課題】出力信号の振幅を調整可能とする。【解決手段】出力端子ＯＵＴと、２値の入力信号にそれぞれ対応して第１及び第２の電圧を出力する出力回路１１〜１ｎ（ｎは２以上の整数）と、一端に第３の電圧Ｖｃｍが共通に供給されるスイッチ回路２１〜２ｎと、ｎ＋１個のノードを有し、１つのノードを出力端子に接続し、他のｎ個のノードのそれぞれをそれぞれ出力回路の出力端およびそれぞれスイッチ回路の他端に接続する抵抗回路網３０と、ｎ個のノードのそれぞれに対し、接続先である出力回路を活性化／非活性化すると共に接続先であるスイッチ回路を開放状態／短絡状態とする制御を行う制御回路４０と、を備え、抵抗回路網は、活性化される出力回路の数が少なくなるほど出力端子の電位が第３の電圧に向け収斂するように構成される。【選択図】図１
2013255124.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
２値の入力信号にそれぞれ対応して第１及び第２の電圧を出力するｎ個（ｎは２以上の整数）の出力回路と、
一端に第３の電圧が共通に供給されるｎ個のスイッチ回路と、
ｎ＋１個のノードを有し、１つのノードを前記出力端子に接続し、他のｎ個のノードのそれぞれをそれぞれ前記出力回路の出力端およびそれぞれ前記スイッチ回路の他端に接続する抵抗回路網と、
ｎ個のノードのそれぞれに対し、接続先である前記出力回路が活性化されて出力端の電圧が供給されると共に接続先である前記スイッチ回路を開放状態とするか、または接続先である前記出力回路を非活性化すると共に接続先である前記スイッチ回路を短絡状態とするかを制御する制御回路と、
を備え、
前記抵抗回路網は、活性化される前記出力回路の数が少なくなるほど前記出力端子の電位が第３の電圧に向け収斂するように構成されるドライバ回路。
【請求項２】
前記抵抗回路網は、一端を前記１つのノードに共通に接続し、他端を前記他のｎ個のノードとそれぞれ接続するｎ個の抵抗素子で構成される請求項１記載のドライバ回路。
【請求項３】
前記ｎ個の抵抗素子の抵抗値の比は、１：２：・・・２ｎ−１である請求項２記載のドライバ回路。
【請求項４】
前記ｎ個の抵抗素子の抵抗値は、同一である請求項２記載のドライバ回路。
【請求項５】
前記抵抗回路網は、一端を前記１つのノードに共通に接続し、他端を前記他のｎ個のノードとそれぞれ接続する抵抗ラダーで構成される請求項１記載のドライバ回路。
【請求項６】
前記第３の電圧は、前記第１及び第２の電圧の中間の電圧である請求項１記載のドライバ回路。
【請求項７】
出力端子と、
入力信号に応じて前記出力端子を所定のインピーダンスでそれぞれ駆動するｎ個（ｎは２以上の整数）の出力回路と、
前記出力端子を所定のインピーダンスでそれぞれ終端するｎ個の終端回路と、
前記出力回路および終端回路の合計２ｎ個の回路の内、ｎ個のみを活性化するように制御する制御回路と、
を備えるドライバ回路。
【請求項８】
出力端子と、
入力信号に応じて前記出力端子を第ｋ（ｋは１〜ｎ、ｎは２以上の整数）のインピーダンスでそれぞれ駆動する第ｋの出力回路と、
前記出力端子を第ｋのインピーダンスでそれぞれ終端する第ｋの終端回路と、
前記第ｋの出力回路および前記第ｋの終端回路のいずれか一方を活性化して他方を非活性化するように制御する制御回路と、
を備えるドライバ回路。
【請求項９】
前記第１〜ｎのインピーダンスの比は、１：２：・・・２ｎ−１である請求項８記載のドライバ回路。
【請求項１０】
前記第１〜ｎのインピーダンスは、同一である請求項８記載のドライバ回路。
【請求項１１】
前記出力回路は、２値とされる前記入力信号に応じてそれぞれ出力端子を第１及び第２の電圧に向けて駆動し、
前記終端回路は、前記出力端子を前記第１及び第２の電圧の中間の電圧に向けて終端する請求項７記載のドライバ回路。
【請求項１２】
前記出力回路は、２値とされる前記入力信号に応じてそれぞれ出力端子を第１及び第２の電圧に向けて駆動し、
前記終端回路は、前記出力端子を前記第１及び第２の電圧の中間の電圧に向けて終端する請求項８記載のドライバ回路。
【請求項１３】
請求項１〜１２のいずれか一に記載のドライバ回路を２個備え、
一方および他方の前記ドライバ回路は、それぞれの入力信号が互いに逆相とされ、それぞれの出力端子を差動伝送路に接続する送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路に関し、例えば、信号伝送のためのドライバ回路に関する。
【背景技術】
【０００２】
電子機器を構成するＬＳＩ内部回路間、ＬＳＩ間、プリント基板間、装置間などにおいてデータ伝送の高速化の要求が高まっている。このような要求に対応するため、例えば特許文献１では、インバータと、一定の時間遅延させる遅延回路と、バッファとを備え、伝送径路に論理信号を送信し、伝送径路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、プリエンファシス量を可変とし、かつ、バッファのオン抵抗を一定とする手段を備える出力バッファ回路が開示されている。このような出力バッファ回路によれば、出力インピーダンスを、調整可能なプリエンファシス量とプリエンファシスタップ数、及び動作タイミングに依らず一定で、伝送線路の特性インピーダンスと整合して出力バッファの出力端子で再反射することなく、高速動作可能な出力バッファ回路を得ることができる。
【０００３】
また、特許文献２では、入力信号を一定の時間遅延させる遅延回路と、入力信号を反転させる反転回路と、出力バッファとを備え、伝送線路に論理信号を送信し、伝送線路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路であって、出力バッファはオン抵抗に可変抵抗部分を有し、可変抵抗値の変更によりプリエンファシス量が変更される出力バッファ回路が開示されている。このような出力バッファ回路によれば、消費電力、回路面積を増加させずに、エンファシス量の分解能を向上させることが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５１４６９号公報
【特許文献２】特開２００９−１６４７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に関連技術の分析を与える。
【０００６】
ところで、出力バッファ回路（ドライバ回路）は、使用される回路（装置）によって必要とされる出力信号の振幅が異なることがほとんどである。また、使用される回路（装置）が同じであっても、使用環境に応じて出力信号の振幅を調整する必要が生じる場合もある。さらに、回路をマクロなどで汎用化してチップに取り入れる場合、チップ毎に応じて出力信号の振幅を設定する必要が生じる場合が多い。
【０００７】
しかしながら、従来の出力バッファ回路は、エンファシス量を調整可能であっても、出力信号の振幅それ自体を調整することが出来ない。したがって、出力信号の振幅を調整するためには、別途外部に可変抵抗減衰器などを付加する必要が生じ、消費電力や回路面積が増大してしまうことになる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、ドライバ回路は、出力端子と、２値の入力信号にそれぞれ対応して第１及び第２の電圧を出力するｎ個（ｎは２以上の整数）の出力回路と、一端に第３の電圧が共通に供給されるｎ個のスイッチ回路と、ｎ＋１個のノードを有し、１つのノードを出力端子に接続し、他のｎ個のノードのそれぞれをそれぞれ出力回路の出力端およびそれぞれスイッチ回路の他端に接続する抵抗回路網と、ｎ個のノードのそれぞれに対し、接続先である出力回路が活性化されて出力端の電圧が供給されると共に接続先であるスイッチ回路を開放状態とするか、または接続先である出力回路を非活性化すると共に接続先であるスイッチ回路を短絡状態とするかを制御する制御回路と、を備え、抵抗回路網は、活性化される出力回路の数が少なくなるほど出力端子の電位が第３の電圧に向け収斂するように構成される。
【００１０】
また。他の実施の形態によれば、ドライバ回路は、出力端子と、入力信号に応じて出力端子を所定のインピーダンスでそれぞれ駆動するｎ個（ｎは２以上の整数）の出力回路と、出力端子を所定のインピーダンスでそれぞれ終端するｎ個の終端回路と、出力回路および終端回路の合計２ｎ個の回路の内、ｎ個のみを活性化するように制御する制御回路と、を備える。
【００１１】
さらに、別の実施の形態によれば、ドライバ回路は、出力端子と、入力信号に応じて出力端子を第ｋ（ｋは１〜ｎ、ｎは２以上の整数）のインピーダンスでそれぞれ駆動する第ｋの出力回路と、出力端子を第ｋのインピーダンスでそれぞれ終端する第ｋの終端回路と、第ｋの出力回路および第ｋの終端回路のいずれか一方を活性化して他方を非活性化するように制御する制御回路と、を備える。
【発明の効果】
【００１２】
本実施の形態によれば、出力信号の振幅を調整することが可能である。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るドライバ回路の回路図である。
【図２】第２の実施形態に係るドライバ回路の回路図である。
【図３】第３の実施形態に係るドライバ回路の回路図である。
【図４】出力回路の回路図の例である。
【図５】出力回路の回路図の他の例である。
【図６】スイッチ回路の回路図の例である。
【図７】Ｖｃｍ発生回路の回路図の例である。
【図８】出力端子における出力信号波形とドライバ回路の消費電流とを示す図である。
【図９】第４の実施形態に係るドライバ回路の回路図である。
【図１０】第５の実施形態に係るドライバ回路の回路図である。
【図１１】第６の実施形態に係るドライバ回路の回路図である。
【図１２】ｎ＝２としたときのドライバ回路の回路図である。
【図１３】制御回路の動作を表す真理値表である。
【図１４】ドライバ回路の各部の波形の例を示す図である。
【図１５】第７の実施形態に係るドライバ回路の回路図である。
【図１６】第８の実施形態に係る送信回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
一つの好ましい形態に係るドライバ回路は、出力端子（図１のＯＵＴ）と、２値の入力信号（図１のＤａｔａ）にそれぞれ対応して第１及び第２の電圧を出力するｎ個（ｎは２以上の整数）の出力回路（図１の１１〜１ｎ）と、一端に第３の電圧（図１のＶｃｍ）が共通に供給されるｎ個のスイッチ回路（図１の２１〜２ｎ）と、ｎ＋１個のノード（図１のＮ０、Ｎ１〜Ｎｎ）を有し、１つのノード（図１のＮ０）を出力端子に接続し、他のｎ個のノードのそれぞれをそれぞれ出力回路の出力端およびそれぞれスイッチ回路の他端に接続する抵抗回路網（図１の３０）と、ｎ個のノードのそれぞれに対し、接続先である出力回路が活性化されて出力端の電圧が供給されると共に接続先であるスイッチ回路を開放状態とするか、または接続先である出力回路を非活性化すると共に接続先であるスイッチ回路を短絡状態とするかを制御する制御回路（図１の４０）と、を備え、抵抗回路網は、活性化される出力回路の数が少なくなるほど出力端子の電位が第３の電圧に向け収斂するように構成される。
【００１６】
ドライバ回路において、抵抗回路網は、一端を１つのノードに共通に接続し、他端を他のｎ個のノードとそれぞれ接続するｎ個の抵抗素子で構成されるようにしてもよい。
【００１７】
ドライバ回路において、ｎ個の抵抗素子の抵抗値の比は、１：２：・・・２ｎ−１であってもよい。
【００１８】
ドライバ回路において、ｎ個の抵抗素子の抵抗値は、同一であってもよい。
【００１９】
ドライバ回路において、抵抗回路網は、一端を１つのノードに共通に接続し、他端を他のｎ個のノードとそれぞれ接続する抵抗ラダーで構成されるようにしてもよい。
【００２０】
ドライバ回路において、第３の電圧は、第１及び第２の電圧の中間の電圧であってもよい。
【００２１】
他の好ましい形態に係るドライバ回路は、出力端子（図２のＯＵＴ）と、入力信号（図２のＤａｔａ）に応じて出力端子を所定のインピーダンスでそれぞれ駆動するｎ個（ｎは２以上の整数）の出力回路（図２の５１〜５ｎ）と、出力端子を所定のインピーダンスでそれぞれ終端するｎ個の終端回路（図２の６１〜６ｎ）と、出力回路および終端回路の合計２ｎ個の回路の内、ｎ個のみを活性化するように制御する制御回路（図２の４１）と、を備える。
【００２２】
別の好ましい形態に係るドライバ回路は、出力端子（図２のＯＵＴ）と、入力信号（図２のＤａｔａ）に応じて出力端子を第ｋ（ｋは１〜ｎ、ｎは２以上の整数）のインピーダンスでそれぞれ駆動する第ｋの出力回路（図２の５ｋ）と、出力端子を第ｋのインピーダンスでそれぞれ終端する第ｋの終端回路（図２の６ｋ）と、第ｋの出力回路および第ｋの終端回路のいずれか一方を活性化して他方を非活性化するように制御する制御回路（図２の４１）と、を備える。
【００２３】
ドライバ回路において、第１〜ｎのインピーダンスの比は、１：２：・・・２ｎ−１であってもよい。
【００２４】
ドライバ回路において、第１〜ｎのインピーダンスは、同一であってもよい。
【００２５】
ドライバ回路において、出力回路は、２値とされる入力信号に応じてそれぞれ出力端子を第１及び第２の電圧に向けて駆動し、終端回路は、出力端子を第１及び第２の電圧の中間の電圧に向けて終端するようにしてもよい。
【００２６】
送信回路は、上記のドライバ回路を２個備え、一方および他方のドライバ回路は、それぞれの入力信号が互いに逆相とされ、それぞれの出力端子を差動伝送路に接続するようにしてもよい。
【００２７】
以上のようなドライバ回路によれば、回路面積をほとんど増大させること無く、出力信号の振幅を調整でき、振幅が増減するのに比例して消費電力も増減可能である。
【００２８】
以下、より具体的な実施の形態に即し、図面を参照して詳しく説明する。
【００２９】
［実施形態１］
図１は、第１の実施形態に係るドライバ回路の回路図である。図１において、ドライバ回路は、出力回路１１〜１ｎ（ｎは２以上の整数）、スイッチ回路２１〜２ｎ、抵抗回路網３０、制御回路４０、出力端子ＯＵＴを備える。
【００３０】
出力回路１１〜１ｎは、２値の入力信号Ｄａｔａにそれぞれ対応して第１及び第２の電圧を抵抗回路網３０に出力する。第１及び第２の電圧は、例えば、それぞれ電源電圧と接地電圧である。スイッチ回路２１〜２ｎは、それぞれ一端にｎ個の出力回路１１〜１ｎの出力端が接続され、他端に第３の電圧Ｖｃｍが共通に供給される。電圧Ｖｃｍは、例えば、第１及び第２の電圧の中間の電圧である。
【００３１】
抵抗回路網３０は、ノードＮ０、Ｎ１〜Ｎｎを有し、ノードＮ０を出力端子ＯＵＴに接続し、ノードＮ１〜Ｎｎそれぞれ出力回路１１〜１ｎの出力端およびそれぞれスイッチ回路２１〜２ｎの一端にそれぞれ接続する。
【００３２】
制御回路４０は、ノードＮ１〜Ｎｎのそれぞれに対し、接続先である出力回路１ｋ（ｋ＝１〜ｎ）が活性化されて出力端の電圧が供給されると共に接続先であるスイッチ回路２ｋを開放状態（非活性状態）とするか、または接続先である出力回路１ｋを非活性化すると共に接続先であるスイッチ回路２ｋを短絡状態（活性状態）とするかを制御する。この場合、抵抗回路網３０は、活性化される出力回路１１〜１ｎの数が少なくなるほど出力端子ＯＵＴ（ノードＮ０）の電圧が第１及び第２の電圧から電圧Ｖｃｍに向け収斂するように構成される。
【００３３】
このようなドライバ回路によれば、制御回路４０が出力回路１１〜１ｎおよびスイッチ回路２１〜２ｎの活性化非活性化を制御することで、回路面積をほとんど増大させること無く、出力端子ＯＵＴ（ノードＮ０）における出力信号の振幅を調整し、振幅が増減するのに比例して消費電力も増減可能である。
【００３４】
［実施形態２］
図２は、第２の実施形態に係るドライバ回路の回路図である。図２において、ドライバ回路は、出力回路５１〜５ｎ（ｎは２以上の整数）、終端回路６１〜６ｎ、制御回路４１、出力端子ＯＵＴを備える。
【００３５】
出力回路５ｋ（ｋ＝１〜ｎ）は、入力信号Ｄａｔａに応じて出力端子ＯＵＴを所定のインピーダンスでそれぞれ駆動する。終端回路６ｋは、出力端子ＯＵＴを所定のインピーダンスでそれぞれ電圧Ｖｃｍに向け終端する。制御回路４１は、出力回路５１〜５ｎおよび終端回路６１〜６ｎの合計２ｎ個の回路の内、ｎ個のみを活性化するように制御するようにしてもよい。
【００３６】
あるいは、出力回路５ｋ（ｋ＝１〜ｎ）は、入力信号Ｄａｔａに応じて出力端子ＯＵＴを第ｋのインピーダンスでそれぞれ駆動する。終端回路６ｋは、出力端子ＯＵＴを第ｋのインピーダンスでそれぞれ電圧Ｖｃｍに向け終端する。制御回路４１は、出力回路５ｋおよび終端回路６ｋのいずれか一方を活性化して他方を非活性化するように制御するようにしてもよい。
【００３７】
以上のようなドライバ回路において、出力回路５ｋは、図１の出力回路１ｋに抵抗回路網３０の一部の抵抗素子を取り込んだ回路であり、終端回路６ｋは、図１のスイッチ回路２ｋに抵抗回路網３０の一部の抵抗素子を取り込んだ回路であると見なすことが可能である。
【００３８】
［実施形態３］
図３は、第３の実施形態に係るドライバ回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施形態において、抵抗回路網３０ａは、一端を１つのノードＮ０に共通に接続し、他端をノードＮ１〜Ｎｎにそれぞれ接続するｎ個の同一抵抗値の抵抗素子によって構成される。ここで、例えば、抵抗回路網３０ａがノードＮ０において５０Ω終端として機能する場合、抵抗回路網３０ａを構成する各抵抗素子の抵抗値Ｒは、Ｒ＝５０×ｎとされる。すなわち、ｎ個の抵抗素子が並列接続されることでドライバ回路の終端インピーダンス５０Ωが得られる。また、Ｖｃｍ発生回路７０は、電圧Ｖｃｍを発生させる回路である。
【００３９】
また、制御回路４０ａは、出力回路１１、・・・１ｎ、スイッチ回路２１、・・・２ｎの活性化を温度計コード（サーモメータコード）によって制御する。制御回路４０ａは、出力振幅調整情報がバイナリコードとして与えられるならば、バイナリコード・温度計コード変換回路として実現される。この場合、出力回路１ｋ（ｋ＝１〜ｎ）とスイッチ回路２ｋとは、排他的に活性化されるように制御され、活性化された出力回路の数が温度計コードによって決定される。
【００４０】
次に、各部の詳細について具体的な回路例を説明する。初めに出力回路１１〜１ｎについて説明する。図４、図５は、出力回路１１〜１ｎの回路図の例である。
【００４１】
図４（ａ）は、出力回路１１〜１ｎの回路図の第１の例である。出力回路１１〜１ｎは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、インバータ回路ＩＮＶ１を備える。ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、ゲートを共通に入力端に接続して入力信号Ｄａｔａが供給され、ドレインを共通に出力端Ｏｕｔに接続する。ＮＭＯＳトランジスタＭＮ２は、ドレインをＮＭＯＳトランジスタＭＮ１のソースに接続し、制御回路４０から活性化信号ＥＮＡＢＬＥがゲートに与えられ、ソースを接地する。ＰＭＯＳトランジスタＭＰ２は、ドレインをＰＭＯＳトランジスタＭＰ１のソースに接続し、制御回路４０からインバータ回路ＩＮＶ１を介して活性化信号ＥＮＡＢＬＥの反転信号がゲートに与えられ、ソースを電源ＶＤＤに接続する。
【００４２】
このような構成の出力回路１１〜１ｎは、活性化信号ＥＮＡＢＬＥがＨレベルの場合にＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２がオン状態とされ、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、入力信号Ｄａｔａを反転して出力端Ｏｕｔに出力するＣＭＯＳインバータ回路として機能する。また、活性化信号ＥＮＡＢＬＥがＬレベルの場合にＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２がオフ状態とされ、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１が非活性状態となって出力端Ｏｕｔはハイインピーダンス状態となる。
【００４３】
図４（ｂ）は、出力回路１１〜１ｎの回路図の第２の例である。図４（ｂ）において、図４（ａ）と同一の符号は、同一物を表し、その説明を省略する。ＮＭＯＳトランジスタＭＮ７は、ドレインを抵抗素子Ｒ１を介して電源ＶＤＤに接続し、ゲートに活性化信号ＥＮＡＢＬＥが与えられ、ソースをＮＭＯＳトランジスタＭＮ２、ＭＮ４、ＭＮ８のゲートおよびＮＭＯＳトランジスＭＮ３のドレインに接続する。ＮＭＯＳトランジスタＭＮ３は、ソースを接地し、ゲートにインバータ回路ＩＮＶ１を介して活性化信号ＥＮＡＢＬＥが与えられる。ＮＭＯＳトランジスタＭＮ８は、ソースを接地し、ドレインをＮＭＯＳトランジスタＭＮ７のドレインに接続する。ＮＭＯＳトランジスタＭＮ４は、ソースを接地し、ドレインをＰＭＯＳトランジスタＭＰ２のゲートに接続すると共にダイオード接続とされるＰＭＯＳトランジスタＭＰ４を介して電源ＶＤＤに接続する。ＰＭＯＳトランジスタＭＰ７は、ドレインをＰＭＯＳトランジスタＭＰ２のゲートに接続し、活性化信号ＥＮＡＢＬＥがゲートに与えられ、ソースを電源ＶＤＤに接続する。
【００４４】
このような構成の出力回路１１〜１ｎは、活性化信号ＥＮＡＢＬＥがＨレベルの場合にＮＭＯＳトランジスタＭＮ７、ＭＮ４、ＭＮ２およびＰＭＯＳトランジスタＭＰ４、ＭＰ２がオン状態とされ、ＮＭＯＳトランジスタＭＮ１およびＰＭＯＳトランジスタＭＰ１は、入力信号Ｄａｔａを反転して出力端Ｏｕｔに出力するＣＭＯＳインバータ回路として機能する。また、活性化信号ＥＮＡＢＬＥがＬレベルの場合に、ＮＭＯＳトランジスタＭＮ７がオフ状態、ＮＭＯＳトランジスタＭＮ３、ＰＭＯＳトランジスタＭＰ７がオン状態とされ、ＮＭＯＳトランジスタＭＮ４、ＭＮ２およびＰＭＯＳトランジスタＭＰ４、ＭＰ２がオフ状態とされ、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１が非活性状態となって出力端Ｏｕｔはハイインピーダンス状態となる。
【００４５】
図５（ａ）は、出力回路１１〜１ｎの回路図の第３の例である。出力回路１１〜１ｎは、ＮＭＯＳトランジスタＭＮ１ａ、ＭＮ５、ＰＭＯＳトランジスタＭＰ１ａ、ＭＰ５、トランスファゲート回路ＴＧ１、ＴＧ２、インバータ回路ＩＮＶ１を備える。ＮＭＯＳトランジスタＭＮ１ａは、ゲートにはトランスファゲート回路ＴＧ２を介して入力信号Ｄａｔａが供給され、ドレインを出力端Ｏｕｔに接続し、ソースを接地する。ＰＭＯＳトランジスタＭＰ１ａは、ゲートにはトランスファゲート回路ＴＧ１を介して入力信号Ｄａｔａが供給され、ドレインを出力端Ｏｕｔに接続し、ソースを電源ＶＤＤに接続する。ＮＭＯＳトランジスタＭＮ５は、ゲートにはインバータ回路ＩＮＶ１を介して活性化信号ＥＮＡＢＬＥが与えられ、ドレインをＮＭＯＳトランジスタＭＮ１ａのゲートに接続し、ソースを接地する。ＰＭＯＳトランジスタＭＰ５は、ゲートには活性化信号ＥＮＡＢＬＥが供給され、ドレインをＰＭＯＳトランジスタＭＰ１ａのゲートに接続し、ソースを電源ＶＤＤに接続する。
【００４６】
このような構成の出力回路１１〜１ｎは、活性化信号ＥＮＡＢＬＥがＨレベルの場合に、トランスファゲート回路ＴＧ１、ＴＧ２がオン状態とされ、ＮＭＯＳトランジスタＭＮ５およびＰＭＯＳトランジスタＭＰ５がオフ状態とされ、ＮＭＯＳトランジスタＭＮ１ａおよびＰＭＯＳトランジスタＭＰ１ａは、入力信号Ｄａｔａを反転して出力端Ｏｕｔに出力するＣＭＯＳインバータ回路として機能する。また、活性化信号ＥＮＡＢＬＥがＬレベルの場合に、トランスファゲート回路ＴＧ１、ＴＧ２がオフ状態とされ、ＮＭＯＳトランジスタＭＮ５およびＰＭＯＳトランジスタＭＰ５がオン状態とされ、ＮＭＯＳトランジスタＭＮ１ａおよびＰＭＯＳトランジスタＭＰ１ａが非活性状態となって出力端Ｏｕｔはハイインピーダンス状態となる。
【００４７】
図５（ｂ）は、出力回路１１〜１ｎの回路図の第４の例である。図５（ｂ）において、図５（ａ）と同一の符号は、同一物を表し、その説明を省略する。ＮＡＮＤ回路ＮＡＮＤ１は、２入力のＮＡＮＤ回路であって、一方の入力端にインバータ回路ＩＮＶ２を介して入力信号Ｄａｔａが供給され、他方の入力端に活性化信号ＥＮＡＢＬＥが供給され、出力端をＰＭＯＳトランジスタＭＰ１ａのゲートに接続する。ＡＮＤ回路ＡＮＤ１は、２入力のＡＮＤ回路であって、一方の入力端に入力信号Ｄａｔａが供給され、他方の入力端に活性化信号ＥＮＡＢＬＥが供給され、出力端をＮＭＯＳトランジスタＭＮ１ａのゲートに接続する。
【００４８】
このような構成の出力回路１１〜１ｎは、活性化信号ＥＮＡＢＬＥがＨレベルの場合に、ＮＡＮＤ回路ＮＡＮＤ１およびＡＮＤ回路ＡＮＤ１は、入力信号Ｄａｔａを通過させる論理回路として機能し、ＮＭＯＳトランジスタＭＮ１ａおよびＰＭＯＳトランジスタＭＰ１ａは、入力信号Ｄａｔａを反転して出力端Ｏｕｔに出力するＣＭＯＳインバータ回路として機能する。また、活性化信号ＥＮＡＢＬＥがＬレベルの場合に、ＮＡＮＤ回路ＮＡＮＤ１は、出力端をＨレベルとし、ＡＮＤ回路ＡＮＤ１は、出力端をＬレベルとする。したがって、ＮＭＯＳトランジスタＭＮ１ａおよびＰＭＯＳトランジスタＭＰ１ａが非活性状態となって出力端Ｏｕｔはハイインピーダンス状態となる。
【００４９】
図５に示した出力回路１１〜１ｎは、出力段がＮＭＯＳトランジスタＭＮ１ａおよびＰＭＯＳトランジスタＭＰ１ａであるＣＭＯＳインバータ回路として構成される。したがって、図４に示したＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２が出力段から省かれるので、出力インピーダンスをより低くすることが可能である。
【００５０】
次に、スイッチ回路２１〜２ｎについて説明する。図６は、スイッチ回路２１〜２ｎの回路図の例である。図６（ａ）において、スイッチ回路２１〜２ｎは、トランスファゲ−ト回路ＴＧ３、インバータ回路ＩＮＶ３を備える。トランスファゲ−ト回路ＴＧ３は、ＮＭＯＳトランジスタＭＮ６およびＰＭＯＳトランジスタＭＰ６の並列接続で構成され、ＮＭＯＳトランジスタＭＮ６のゲートには活性化信号ＥＮＡＢＬＥが供給され、ＰＭＯＳトランジスタＭＰ６のゲートにはインバータ回路ＩＮＶ３を介して活性化信号ＥＮＡＢＬＥが供給される。
【００５１】
このような構成のスイッチ回路２１〜２ｎは、活性化信号ＥＮＡＢＬＥがＨレベルの場合に、入力端ＩＮと出力端ＯＵＴ間が短絡状態とされ、活性化信号ＥＮＡＢＬＥがＬレベルの場合に、入力端ＩＮと出力端ＯＵＴ間が開放状態とされるスイッチとして機能する。
【００５２】
図６（ｂ）、（ｃ）は、スイッチ回路２１〜２ｎの回路図の他の例およびさらに他の例である。図６（ｂ）、（ｃ）において、図６（ａ）と同一の符号は、同一物を表し、その説明を省略する。
【００５３】
図６（ｂ）のスイッチ回路は、図６（ａ）のスイッチ回路からＰＭＯＳトランジスタＭＰ６およびインバータ回路ＩＮＶ３を省いた回路である。この回路は、活性化信号ＥＮＡＢＬＥがＨレベルの場合に、抵抗回路網３０ａを構成する抵抗素子の抵抗値Ｒに比べてオン状態のＮＭＯＳトランジスタＭＮ６の抵抗値を充分に低い値とすることができれば、図６（ａ）より構成が簡単なスイッチ回路として用いることができる。
【００５４】
図６（ｃ）のスイッチ回路は、図６（ａ）のスイッチ回路からＮＭＯＳトランジスタＭＮ６を省いた回路である。この回路は、活性化信号ＥＮＡＢＬＥがＨレベルの場合に、抵抗回路網３０ａを構成する抵抗素子の抵抗値Ｒに比べてオン状態のＰＭＯＳトランジスタＭＰ６の抵抗値を充分に低い値とすることができれば、図６（ａ）より構成が簡単なスイッチ回路として用いることができる。
【００５５】
次に、Ｖｃｍ発生回路７０について説明する。図７は、Ｖｃｍ発生回路７０の回路図の例である。図７において、電圧Ｖｃｍは、電源ＶＤＤの電圧と接地電圧の中間の電圧であり、通常は電源ＶＤＤの電圧と接地電圧の平均値とされる。このような電圧Ｖｃｍが装置内に別途存在するのであれば、図７（ａ）に示すように、そのまま用いればよい。
【００５６】
また、図７（ｂ）に示すように、一端を接地し、他端を抵抗素子Ｒ２を介して電源ＶＤＤに接続する抵抗素子Ｒ３の他端の電圧として、電源ＶＤＤの電圧と接地電圧の中間の電圧Ｖｃｍを作り出しても良い。ここで抵抗素子Ｒ２、Ｒ３を同じ抵抗値とすれば、電圧Ｖｃｍとして、電源ＶＤＤの電圧と接地電圧の平均値が得られる。なお、抵抗素子Ｒ３と並列接続とされる容量素子Ｃ２は、電圧Ｖｃｍを交流的には接地電圧とするためのものである。
【００５７】
さらに、図７（ｃ）に示すように、図７（ｂ）にバッファ回路ＢＵＦを追加し、バッファ回路ＢＵＦが抵抗素子Ｒ３の他端の電圧を入力端で受け、電圧Ｖｃｍを出力するようにしてもよい。このような構成のＶｃｍ発生回路７０は、電圧Ｖｃｍをより低インピーダンスで出力することができる。
【００５８】
なお、ドライバ回路は、以上幾つかの例として説明した出力回路、スイッチ回路、Ｖｃｍ発生回路等を構成要素として含むが、同様な機能を実現するならば、これらに限定されるものではないことはいうまでもない。
【００５９】
次に、このようなドライバ回路によって実現される出力振幅調整機能と回路の消費電流について説明する。図８は、図３において、ｎ＝５とした場合の出力端子ＯＵＴにおける出力信号波形とドライバ回路の消費電流とを示す図である。ここでは、出力回路１１〜１５における活性化された出力回路の数を２５０ｎＳ毎に減少させている。これに対応して、２５０ｎＳ毎に出力信号の振幅が減少して行き、１．２５ｕＳ後には活性化された出力回路の数が０となりＶｃｍに収斂していることが示される。また、ドライバ回路の消費電流は、出力回路からＶｃｍに向け抵抗回路網３０ａを介して流れる電流が支配的である。この電流は、活性化された出力回路の数の２５０ｎＳ毎の減少に伴って減少して行き、１．２５ｕＳ後にはＶｃｍ発生回路等において消費される微小な電流のみが残される。
【００６０】
以上のようなドライバ回路によれば、回路面積をほとんど増大させること無く、出力信号の振幅を調整でき、振幅が増減するのに比例して消費電力も増減可能である。
【００６１】
［実施形態４］
図９は、第４の実施形態に係るドライバ回路の回路図である。図９において、図３と同一の符号は同一物を表し、その説明を省略する。図９において、ドライバ回路は、ｎ＝３の場合に相当し、さらに抵抗回路網３０ｂは、Ｒ、２Ｒ、４Ｒの重み付け抵抗回路網として構成される。
【００６２】
また、制御回路４０ｂは、出力回路１１、１２、１３、スイッチ回路２１、２２、２３の活性化をバイナリコードによって制御する。この場合、出力回路１ｋ（ｋ＝１〜３）とスイッチ回路２ｋとは、排他的に活性化されるように制御される。例えば、出力回路１１、１２、１３を活性化し、スイッチ回路２１、２２、２３を非活性（開放）とする時、最大振幅が出力端子ＯＵＴから出力される。出力回路１１、１２、スイッチ回路２３を活性化し、スイッチ回路２１、２２、出力回路１３を非活性とする時、最大振幅の次に大きな振幅が出力端子ＯＵＴから出力される。順次、バイナリコードによって出力回路１ｋとスイッチ回路２ｋの活性化非活性化を制御する。出力回路１１、１２、１３を非活性化し、スイッチ回路２１、２２、２３を活性（短絡）とする場合には、振幅０が出力端子ＯＵＴから出力される（Ｖｃｍに固定される）。
【００６３】
このような構成において、出力端子ＯＵＴから抵抗回路網３０ｂを見込んだインピーダンスは、Ｒ／／２Ｒ／／４Ｒ（／／は並列接続を表す）である。Ｒ／／２Ｒ／／４Ｒ＝５０Ωとすれば、出力回路の活性化数に係らず、５０Ω終端のドライバ回路を実現することができる。
【００６４】
なお、ここではｎ＝３を一例として示したが、一般にｎである場合、抵抗回路網３０ｂは、Ｒ、２Ｒ、・・・２ｎ−１Ｒの重み付け抵抗回路網とされる。
【００６５】
また、制御回路４０ｂに対し出力端子ＯＵＴの信号振幅を調整する制御信号がバイナリコードとして与えられるならば、制御回路４０ｂは実質的に不要である。
【００６６】
［実施形態５］
図１０は、第５の実施形態に係るドライバ回路の回路図である。図１０において、図９と同一の符号は同一物を表し、その説明を省略する。図１０において、抵抗回路網３０ｃは、Ｒ−２Ｒ抵抗ラダーとして構成される。Ｒ−２Ｒ抵抗ラダーは、デジタルアナログ（ＤＡ）変換回路に用いられる回路としてよく知られた回路である。出力端子ＯＵＴから抵抗回路網３０ｃを見込んだインピーダンスは、Ｒであり、Ｒ＝５０Ωとすれば、５０Ω終端のドライバ回路を実現することができる。
【００６７】
このような抵抗回路網３０ｃは、第４の実施形態に係る抵抗回路網３０ｂに比べて、抵抗値がＲ、２Ｒに限られ、抵抗値の分散が小さく、集積化などにおいて実現するのがより容易となる。
【００６８】
［実施形態６］
図１１は、第６の実施形態に係るドライバ回路の回路図である。図１１において、ドライバ回路は、図３と同一の符号は同一物を表し、その説明を省略する。図１１のドライバ回路は、図３の抵抗回路網３０ａに替えて、抵抗回路網３０ｄを備える。抵抗回路網３０ｄは、図３の出力回路１ｋ（ｋ＝１〜ｎ）とスイッチ回路２ｋとの共通接続点を分離し、それぞれに対応した抵抗素子を設けている。
【００６９】
このような構成のドライバ回路は、出力端子ＯＵＴの信号振幅を調整するために、出力回路１ｋとスイッチ回路２ｋとを排他的に活性化する必要は無い。制御回路４０ａは、出力回路とスイッチ回路とを合わせた合計２ｎ個の回路の内、ｎ個のみを活性化するように制御すればよい。
【００７０】
なお、例えば、抵抗回路網３０ｄが５０Ω終端として機能する場合、抵抗回路網３０ｄを構成する抵抗素子の抵抗値Ｒは、Ｒ＝５０×ｎとされる。すなわち、ｎ個の抵抗素子が並列接続されることでドライバ回路の終端インピーダンス５０Ωが得られる。
【００７１】
次に、ｎ＝２として、制御回路４０ａの構成と出力端子ＯＵＴの信号振幅について説明する。図１２は、図１１においてｎ＝２としたときのドライバ回路の回路図である。図１２において、制御回路４０ａには、出力端子ＯＵＴの信号振幅を調整するための制御信号ＣＮＴ０、ＣＮＴ１が入力される。
【００７２】
図１３は、制御回路４０ａの動作を表す真理値表である。制御信号ＣＮＴ０、ＣＮＴ１が０または１である場合に対応して、出力回路とスイッチ回路の活性化・非活性化（ＯＮ・ＯＦＦ状態）が制御され、出力端子ＯＵＴの信号振幅が「大」、「小」、「０（Ｖｃｍ出力）」と変化することが示される。
【００７３】
図１４は、ドライバ回路の各部の波形の例を示す図である。２値信号であるＤａｔａを入力した際に出力端子ＯＵＴの信号振幅が、制御信号ＣＮＴ０、ＣＮＴ１が０または１である場合に対応して、「大」、「小」、「０（Ｖｃｍ出力）」と変化することが示される。また、出力端子ＯＵＴから見込んだ終端抵抗値は、制御信号ＣＮＴ０、ＣＮＴ１の如何に係らず常に５０Ωで一定である。さらに、ドライバ回路の電源の電流は、制御信号ＣＮＴ０、ＣＮＴ１が０または１である場合に対応して活性化される出力回路の数が２、１、０と減少することで、「大」、「小」、「０」と変化することが示される。
【００７４】
［実施形態７］
図１５は、第７の実施形態に係るドライバ回路の回路図である。図１５において、図１２と同一の符号は同一物を表し、その説明を省略する。図１５のドライバ回路は、図１２の出力回路１１、１２に替えて、出力回路１０、スイッチ回路ＳＷ１、ＳＷ２を備える。
【００７５】
出力回路１０は、単なるＣＭＯＳインバータ回路であって、出力端をスイッチ回路ＳＷ１、ＳＷ２をそれぞれ介して抵抗回路網３０ｄの一つの抵抗素子の一端および抵抗回路網３０ｄの他の抵抗素子の一端に接続する。
【００７６】
スイッチ回路ＳＷ１、ＳＷ２は、図６に示したようなスイッチ回路であり、制御回路４０ａによって開閉が制御される。
【００７７】
このような構成のドライバ回路は、図１２に示すドライバ回路と同様に機能する。スイッチ回路ＳＷ１、ＳＷ２のオン抵抗が抵抗回路網３０ｄ内の抵抗素子の値に比べて充分小さい場合には、第６の実施形態に係るドライバ回路における出力回路１１、１２のバッファ機能を出力回路１０として一つに纏めると共に、スイッチ機能をスイッチ回路ＳＷ１、ＳＷ２として分離することで、回路の簡単化が図られる。
【００７８】
［実施形態８］
図１６は、第８の実施形態に係る送信回路の構成を示すブロック図である。図１６において、送信回路は、送信側としてドライバ回路８０ａ、８０ｂを備える。ドライバ回路８０ａ、８０ｂは、第１〜７の実施形態で示したようなドライバ回路であって電源電圧１．２Ｖと接地電圧０Ｖ間の出力信号を出力し、出力インピーダンスが５０Ωとされる。ドライバ回路８０ａは、入力信号Ｄａｔａを受けて受信側のノードＡに出力する。ドライバ回路８０ｂは、入力信号Ｄａｔａの逆相信号（反転信号）／Ｄａｔａを受けて受信側のノードＢに出力する。受信側において、ノードＡ、Ｂ間には、負荷抵抗として２つの５０Ωの抵抗素子が直列接続され、インピーダンス整合が取られている。
【００７９】
このような構成の送信回路において、ドライバ回路は８０ａ、８０ｂは、それぞれの入力信号が互いに逆相とされ、それぞれの出力端子を差動伝送路を介して受信側に向け送信する。すなわち、送信回路は、出力インピーダンス５０Ωで振幅０Ｖ〜１．２Ｖの正相の信号と逆相の信号とを受信側の負荷抵抗（５０Ω＋５０Ω）の両端に向けてそれぞれ出力する。したがって、受信側では、ノードＡ、Ｂ間に上限で最大振幅（０．３〜０．９Ｖ）の信号が得られる。ドライバ回路８０ａ、８０ｂは、内蔵する出力振幅調整機能によってノードＡ、Ｂ間の信号を最大振幅以下に調整することができる。
【００８０】
以上のような構成の送信回路は、Ｓｅｒｉａｌ  ＡＴＡ（Advanced Technology Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓ、ＵＳＢ（Universal Serial Bus）等のＳｅｒＤｅｓ（SERializer/DESerializer）の規格に適合する回路として好適である。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８３】
１０、１１〜１ｎ、５１〜５ｎ  出力回路
２１〜２ｎ、ＳＷ１、ＳＷ２  スイッチ回路
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ  抵抗回路網
４０、４０ａ、４０ｂ、４１  制御回路
６１〜６ｎ  終端回路
７０  Ｖｃｍ発生回路
８０ａ、８０ｂ  ドライバ回路
ＡＮＤ１  ＡＮＤ回路
ＢＵＦ  バッファ回路
Ｃ２  容量素子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ回路
ＭＮ１、ＭＮ１ａ、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ１ａ、ＭＰ２、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７  ＰＭＯＳトランジスタ
ＮＡＮＤ１  ＮＡＮＤ回路
ＯＵＴ  出力端子
Ｒ１、Ｒ２、Ｒ３  抵抗素子
ＴＧ１、ＴＧ２、ＴＧ３  トランスファゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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