(57)【要約】【課題】複数のメモリを同時にテストしたときの電源電圧ドロップを小さくする。【解決手段】半導体装置（１、２）は、テストモードにおいて、複数のメモリ部（１０＿１〜１０＿６）のうち少なくとも１つのメモリ部からなる第１メモリ群のテストを行うための第１テスト回路（１１）及び第１メモリ群のメモリ部（１０＿４〜１０＿６）を第１クロック信号（ＣＬＫ１）に同期して動作させるとともに、第１メモリ群以外のメモリ部からなる第２メモリ群のテストを行うための第２テスト回路（１２、２２）及び第２メモリ群のメモリ部（１０＿１〜１０＿３）を第１クロック信号と反対の位相の第２クロック信号（ＣＬＫ２＿０〜ＣＬＫ２＿４）に同期して動作させる。【選択図】図１
2013186921.tif 000002
【特許請求の範囲】
【請求項１】
データを格納するための複数のメモリ部と、
前記複数のメモリ部のうち少なくとも１つのメモリ部からなる第１メモリ群のテストを行うための第１テスト回路と、
前記複数のメモリ部のうち前記第１メモリ群以外のメモリ部からなる第２メモリ群のテストを行うための第２テスト回路と、を有し、
前記第１メモリ群のメモリ部及び前記第１テスト回路は、前記複数のメモリ部のテストを行うテストモードにおいて、第１クロック信号に同期して動作し、
前記第２メモリ群のメモリ部及び前記第２テスト回路は、前記テストモードにおいて、前記第１クロック信号と反対の位相の第２クロック信号に同期して動作する半導体装置。
【請求項２】
前記第１クロック信号を生成するクロック生成部と、
前記クロック生成部によって生成された前記第１クロック信号を前記第１メモリ群のメモリ部及び前記第１テスト回路に供給するための第１信号経路と、
前記第１信号経路に供給された前記第１クロック信号を反転して前記第２クロック信号を生成し、前記第２メモリ群のメモリ部及び前記第２テスト回路に供給する反転回路と、を有する請求項１の半導体装置。
【請求項３】
前記反転回路は、前記第１クロック信号の反転と非反転が切り替え可能に構成され、
前記反転回路は、前記テストモードにおいて前記第１クロック信号を反転する請求項２の半導体装置。
【請求項４】
前記反転回路は、前記第２テスト回路及び前記第２メモリ群のメモリ部毎に対応して設けられる請求項２の半導体装置。
【請求項５】
前記第１信号経路を形成する信号線と前記第２クロック信号を伝達するための信号線とは、それらの少なくとも一部が互いに隣接して配置される請求項２の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを搭載する半導体装置に関し、特に搭載したメモリのメモリテストを行うためのテスト回路を内蔵する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、メモリを備える半導体集積回路において、メモリテストを行うためのメモリＢＩＳＴ（Ｍｅｍｏｒｙ  Ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）回路を内蔵した半導体集積回路が多く製品化されている。
【０００３】
複数のメモリを備える半導体集積回路において、メモリＢＩＳＴ回路によりメモリテストを実施する場合、実際の動作スピードで複数のメモリのテストを同時に行うと、全メモリとメモリテストを行うためのメモリテスト回路が同時に動作することにより消費電流が集中し、瞬間的に電源電圧が低下する虞がある。瞬間的な電源電圧の低下（以下、電源電圧ドロップと称する。）が発生するとメモリ等が誤動作するため、メモリテストで判定結果が異常となる可能性が高くなる。判定結果が異常となった場合に、異常の原因が電源電圧ドロップによるものか否かを見極めることは困難であり、その解析に時間を要してしまう。そのため、メモリテスト時の電源電圧ドロップを小さくするための工夫が必要となる。
【０００４】
メモリテスト時の電源電圧ドロップを小さくするための従来技術として、特許文献１に開示がある。特許文献１には、メモリテスト時に各メモリに供給するクロック信号（クロックドメイン）の位相を少しずつずらすことにより、消費電流のピークが重ならないようにする技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１のように、各クロックドメインの位相をずらす方法では、位相をずらすための特殊な回路を別途設ける必要があり、ゲート規模の増大を招く。
【０００７】
メモリテスト時の電源電圧ドロップを小さくするための別の方法として以下の方法も考えられる。例えば、複数のメモリを搭載した大規模メモリにおいて、指定した複数のメモリを１つのメモリ群として複数のグループに分け、メモリテスト回路がテスト実行用パターンに応じてグループ毎に順次動作させてメモリテストを行う方法である。しかしながら、当該方法では、複数のメモリをグループ化して分類するための環境ファイル等の作成を人手作業で行う必要があり、人的ミスを組み込む可能性が高い。組み込まれたミスは、テスト用パターンの作成後に行う動作確認シミュレーションまで発見できないことが多い。
【０００８】
本発明の目的は、複数のメモリを同時にテストしたときの電源電圧ドロップを小さくすることにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、本半導体装置は、テストモードにおいて、複数のメモリ部のうち少なくとも１つのメモリ部からなる第１メモリ群のテストを行うための第１テスト回路及び第１メモリ群のメモリ部を、第１クロック信号に同期して動作させるとともに、第１メモリ群以外のメモリ部からなる第２メモリ群のテストを行うための第２テスト回路及び第２メモリ群のメモリ部を、第１クロック信号と反対の位相の第２クロック信号に同期して動作させる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、本半導体装置によれば、複数のメモリを同時にテストしたときの電源電圧ドロップを小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態１に係る、メモリ及びメモリＢＩＳＴ回路を内蔵した半導体装置を例示するブロック図である。
【図２】図２は、実施の形態２に係る、メモリ及びメモリＢＩＳＴ回路を内蔵した半導体装置を例示するブロック図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕（複数のメモリを正転クロックで動作するメモリ群と反転クロックで動作するメモリ群に分けてテストする）
本発明の代表的な実施の形態に係る半導体装置（１、２）は、データを格納するための複数のメモリ部（１０＿１〜１０＿６）と、前記複数のメモリ部のうち少なくとも１つのメモリ部（１０＿４〜１０＿６）からなる第１メモリ群のテストを行うための第１テスト回路（１１）と、前記複数のメモリ部のうち前記第１メモリ群以外のメモリ部（１０＿１〜１０＿３）からなる第２メモリ群のテストを行うための第２テスト回路（１２、２２）と、を有する。前記第１メモリ群のメモリ部及び前記第１テスト回路は、前記複数のメモリ部のテストを行うテストモードにおいて、第１クロック信号（ＣＬＫ１）に同期して動作する。また、前記第２メモリ群のメモリ部及び前記第２テスト回路は、前記テストモードにおいて、前記第１クロック信号と反対の位相の第２クロック信号（ＣＬＫ２＿０〜ＣＬＫ２＿４）に同期して動作する。
【００１７】
これによれば、第１メモリ群が動作するときの消費電流のピークと第２メモリ群が動作するときの消費電流のピークをずらすことができるから、第１メモリ群と第２メモリ群を同時に動作させたときの電源電圧ドロップを小さくすることができる。また、第１メモリ群と第２メモリ群を同時に動作させてテストを行うから、前述のように前記メモリ部を複数のグループに分けてグループ毎に順次テストを行う場合に比べて、メモリテストに要する時間を短縮することができる。また、グループ毎のテストの実行を制御するための環境ファイル等の作成が不要となるから、人的ミスの発生確率を下げることができる。
【００１８】
〔２〕（第１クロック信号を反転して第２メモリ群に供給する反転回路）
項１の半導体装置は、前記第１クロック信号を生成するクロック生成部（１３）と、前記クロック生成部によって生成された前記第１クロック信号を前記第１メモリ群のメモリ部及び前記第１テスト回路に供給するための第１信号経路（ＣＬＫ１）と、を有する。更に前記半導体装置は、前記第１信号経路に供給された前記第１クロック信号を反転して前記第２クロック信号を生成し、前記第２メモリ群のメモリ部及び前記第２テスト回路に供給する反転回路（１５＿０〜１５＿４）と、を有する。
【００１９】
これによれば、クロック信号の位相をずらすための複雑な回路が無くとも、簡易な回路構成で容易に第２クロック信号を生成することができるから、ゲート規模の増大を抑えることができる。
【００２０】
〔３〕（反転回路はテストモード時にクロックを反転する）
項２の半導体装置において、前記反転回路は、前記第１クロック信号の反転と非反転が切り替え可能に構成される。また、前記反転回路は、前記テストモードにおいて前記第１クロック信号を反転する。
【００２１】
これによれば、テストモード以外の通常動作モードでは、第１メモリ群と第２メモリ群とを区別して制御する必要がなく、設計が容易となる。
【００２２】
〔４〕（反転回路は第２メモリ群のメモリ部毎に設けられる）
項２又は３の半導体装置（１）において、前記反転回路は、前記第２テスト回路及び前記第２メモリ群のメモリ部毎に対応して設けられる。
【００２３】
〔５〕（第１クロック信号線と第２クロック信号線は隣接配置される）
項２乃至４のいずれかの半導体装置において、前記第１信号経路を形成する信号線と前記第２クロック信号を伝達するための信号線とは、それらの少なくとも一部が互いに隣接して配置される。
【００２４】
これにより、第１クロック信号及び第２クロック信号がノイズとして他の信号線に伝播されることを防ぐことができる。
【００２５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２６】
≪実施の形態１≫
図１は、メモリ及びメモリＢＩＳＴ回路を内蔵した半導体装置の一例を示すブロック図である。
【００２７】
同図に示される半導体装置１は、例えばＣＰＵや各種コントロール回路等を内蔵したＳＯＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）である。半導体装置１は、複数のメモリ部１０＿１〜１０＿６、メモリＢＩＳＴ回路１１、１２、クロック生成部１３、反転回路１５＿０〜１５＿３、及び図示されないその他の周辺回路から構成される。前記周辺回路としては、例えば、メモリ部１０＿１〜１０＿６を利用してデータ処理等を行うＣＰＵ等のデータ処理装置や、メモリ部１０＿１〜１０＿６に対するアクセスを制御するためのメモリアクセス制御回路及び内部バス等である。半導体装置１は、例えば、前記メモリアクセス制御回路を介した通常のメモリアクセスを可能にする通常動作モードと、メモリ部１０＿１〜１０＿６のメモリテストを行うテストモードの２つの動作モードを有する。動作モードの切り替えは、例えば半導体装置１の外部から入力されるモード信号ＭＤによって切り替え可能とされる。
【００２８】
メモリ部１０＿１〜１０＿６は、特に制限されないが、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、スタティック型の複数の記憶素子から構成される記憶領域を含んで構成される。なお、図１では６つのメモリ部を例示しているが、複数のメモリ部であれば、その数に特に制限はない。メモリ部１０＿１〜１０＿６は、通常動作モードでは、図示されないメモリアクセス制御回路によってデータの書き込みと読み出しが制御され、テストモードでは、メモリＢＩＳＴ回路１１又は１２によってデータの書き込みと読み出しが制御される。
【００２９】
クロック生成部１３は、メモリ部１０＿１〜１０＿６のメモリサイクルの同期クロックとなるクロック信号を生成する。クロック生成部１３によって生成されたクロック信号は、信号経路ＣＬＫ１（以下、参照符号ＣＬＫ１は、信号経路のみならず、当該信号経路で伝達されるクロック信号をも表すものとする。）を介してメモリ部１０＿４〜１０＿６及びメモリＢＩＳＴ回路の同期クロックとして供給される。
【００３０】
他方、メモリ部１０＿１〜１０＿３は、信号経路ＣＬＫ１から直接クロック信号が供給されるのではなく、反転回路１５＿１〜１５＿３を介して出力されたクロック信号が同期クロックとして供給される。反転回路１５＿１〜１５＿３は、例えばインバータＩＮＶとセレクタＳＥＬとから構成される。インバータＩＮＶはクロック信号ＣＬＫ１を反転して出力する。図１では、反転回路１５＿１におけるクロック信号ＣＬＫ１の反転信号を参照符号ＣＬＫ２＿１で表し、反転回路１５＿２におけるクロック信号ＣＬＫ１の反転信号を参照符号ＣＬＫ２＿２で表し、反転回路１５＿３におけるクロック信号ＣＬＫ１の反転信号を参照符号ＣＬＫ２＿３で表している。セレクタＳＥＬは、クロック信号ＣＬＫ１とインバータＩＮＶによってクロック信号ＣＬＫ１を反転した信号とを入力し、モード信号ＭＤに応じていずれか一方を選択して出力する。例えば、セレクタＳＥＬは、モード信号ＭＤが通常動作モードを指示する場合にはクロック信号ＣＬＫ１を選択して出力し、モード信号ＭＤがテストモードを指示する場合にはインバータＩＮＶからの信号ＣＬＫ２＿１〜ＣＬＫ２＿３を選択して出力する。これにより、メモリ部１０＿１〜１０＿３は、通常動作モードではメモリ部１０＿４〜１０＿６と同様にクロック信号ＣＬＫ１に同期して動作し、テストモードではクロック信号ＣＬＫ１を反転したクロック信号に同期して動作する。
【００３１】
メモリＢＩＳＴ回路１１は、メモリ部１０＿４〜１０＿６からなる第１メモリ群のメモリテストを行うためのテスト回路である。メモリＢＩＳＴ回路１１は、例えば、メモリ部をテストするテストモードにおいて、メモリテストのためのテストパターンを生成する機能と、生成したテストパターンをメモリ部に入力し、その出力値を取り出して期待値と比較して判定する機能とを備える。また、メモリＢＩＳＴ回路１１は、前記モード信号ＭＤを入力し、通常動作モードとテストモードとの間でメモリ制御を切り替える。例えば、モード信号ＭＤが通常動作モードを指示する場合には、前記メモリアクセス制御回路をイネーブル状態にして当該メモリアクセス制御回路を介したメモリ部に対するデータの書き込みと読み出しを許可し、モード信号ＭＤがテストモードを指示する場合には前記メモリアクセス制御回路をディセーブルにして当該メモリアクセス制御回路を介したデータの書き込みと読み出しを禁止する。
【００３２】
メモリＢＩＳＴ回路１２は、メモリ部１０＿１〜１０＿３からなる第２メモリ群のメモリテストを行うためのテスト回路である。メモリＢＩＳＴ回路１２は、メモリＢＩＳＴ回路１１と同様に、テストパターンを生成する機能と判定する機能を備える。更にメモリＢＩＳＴ回路１２は、テストモードにおいて、供給されたクロック信号ＣＬＫ１を反転させたクロック信号ＣＬＫ２＿０に同期して動作する機能を備える。具体的には、メモリＢＩＳＴ回路１２は、反転回路１５＿０を内部に有し、反転回路１５＿０から出力されたクロック信号ＣＬＫ２＿０に同期して動作する。反転回路１５＿０は、例えば前述の反転回路１５＿１〜１５＿３と同様の回路構成とされる。これにより、メモリＢＩＳＴ回路１２は、通常動作モードではクロック信号ＣＬＫ１に同期して動作し、テストモードではクロック信号ＣＬＫ１を反転したクロック信号ＣＬＫ２＿０に同期して動作する。
【００３３】
半導体装置１は、テストモードにおいて、第１メモリ群のメモリ部１０＿４〜メモリ部１０＿６及びメモリＢＩＳＴ回路１１と、第２メモリ群のメモリ部１０＿１〜メモリ部１０＿３及びメモリＢＩＳＴ回路１２とを同時に動作させることにより、メモリ部１０＿１〜１０＿６のメモリテストを行う。このとき、前述したように、第１メモリ群のメモリ部１０＿４〜１０＿６及びメモリＢＩＳＴ回路１１はクロック信号ＣＬＫ１に同期して動作し、第２メモリ群のメモリ部１０＿１〜１０＿３及びメモリＢＩＳＴ回路１２はクロック信号ＣＬＫ１の反転信号であるクロック信号ＣＬＫ２＿０〜２＿３に同期して動作するため、第１メモリ群のメモリ部のメモリサイクルと第２メモリ群のメモリ部のメモリサイクルは半周期ずれる。これにより、第１メモリ群と第２メモリ群を同時にテストしたときの消費電流のピーク値を、全てのメモリ部１０＿１〜１０＿６を同じメモリサイクルで同時に動作させた場合のピーク値の半分程度にまで低減させることができ、電源電圧ドロップを小さくすることができる。
【００３４】
以上実施の形態１に係る半導体装置１によれば、第１メモリ群と第２メモリ群の２つのグループに分けて別個にメモリテストを行う場合に比べて、メモリテストに要するテスト時間を短縮することができ、且つグループ毎にメモリテストを実行するための環境ファイル等の作成が不要となるから、人的ミスの発生確率を下げることができる。また、テスト時には、クロック信号ＣＬＫ１の反転信号によって第２メモリ群を動作させることにより第１メモリ群のメモリサイクルと第２メモリ群のメモリサイクルを半周期ずらすことで、電源電圧ドロップを小さくすることができる。更に、反転回路１５＿０〜１５＿３を用いることで、位相をずらすための複雑な回路を設けることなく容易に第１メモリ群と第２メモリ群の動作タイミングをずらすことができるから、ゲート規模の増大を抑えることができる。すなわち、半導体装置１によれば、回路規模の増大を抑えつつ、メモリテスト時間の短縮化と電源電圧ドロップの低減を図ることができる。
【００３５】
≪実施の形態２≫
図２は、メモリ及びメモリＢＩＳＴ回路を内蔵した半導体装置の別の一例を示すブロック図である。
【００３６】
同図に示される半導体装置２において、半導体装置１と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００３７】
半導体装置１では、メモリＢＩＳＴ回路１２及び第２メモリ群のメモリ部１０＿１〜１０＿３の夫々に対応して反転回路１５＿０〜１５＿３が設けられるが、半導体装置２では、１つの反転回路１５＿４から出力されたクロック信号が、メモリＢＩＳＴ回路２２及び第２メモリ群のメモリ部１０＿１〜１０＿３に共通に供給される。具体的には、図２に示されるように、第２メモリ群のメモリ部１０＿１〜１０＿３及びメモリＢＩＳＴ回路２２にクロック信号を供給するための信号経路ＣＬＫ２と信号経路ＣＬＫ１との間に、反転回路１５＿４が設けられる。反転回路１５＿４は、前述の反転回路１５＿０〜１５＿３と同様にインバータＩＮＶとセレクタＳＥＬとから構成され、モード信号ＭＤに応じて、クロック信号ＣＬＫ１又はクロック信号ＣＬＫ１の反転信号であるクロック信号ＣＬＫ２＿４のいずれか一方を選択して出力する。これによれば、クロック信号ＣＬＫ１の反転信号を生成するための回路が反転回路１５＿４の１つで済むので、回路規模の増大を更に抑えることができる。また、実施の形態１に係る半導体装置１と同様に、メモリテスト時間の短縮化と電源電圧ドロップの低減を図ることができる。更に、図示されないが、信号経路ＣＬＫ１を構成する信号線と信号経路ＣＬＫ２を構成する信号線とは、それらの少なくとも一部が互いに隣接して配置される。これにより、クロック信号ＣＬＫ１及びＣＬＫ２が、ノイズとして信号経路ＣＬＫ１、ＣＬＫ２の信号線以外の信号線に伝播されることを防ぐことができる。
【００３８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３９】
例えば、実施の形態１において、反転回路１５＿０をメモリＢＩＳＴ回路１２に内蔵する場合を例示したが、これに限られず、反転回路１５＿１〜１５＿３のようにメモリＢＩＳＴ回路１２の外側に設けてもよい。また、メモリ部１０＿１〜１０＿６がＳＲＡＭである場合を例示したが、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やフラッシュメモリ等の不揮発性のメモリであっても同様の効果が期待できる。
【符号の説明】
【００４０】
１、２  半導体装置
１０＿１〜１０＿６  メモリ部
１１、１２、２２  メモリＢＩＳＴ回路
１３  クロック生成部
ＣＬＫ１  クロック信号、信号経路
１５＿０〜１５＿４  反転回路
ＩＮＶ  インバータ
ＳＥＬ  セレクタ
ＣＬＫ２＿０〜ＣＬＫ２＿４  クロック信号ＣＬＫ１の反転信号
ＣＬＫ２  信号経路
ＭＤ  モード信号
【図１】
2013186921.tif 000003
【図２】
2013186921.tif 000004