(57)【要約】【課題】アナログ／デジタル変換器のより詳細な故障診断のための技術を提供する。【解決手段】アナログ／デジタル変換回路（１００〜１０８）は、入力されたアナログ信号（ｘ、１５）を所要の演算式（ｆ（ｘ））にしたがって診断用に演算する演算部（１２）と、前記入力されたアナログ信号（ｘ）又は前記演算部によって演算されたアナログ信号（ｙ）のいずれかを選択する第１選択部（１１）と、前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換部（１０、２１、２２、２３）とを有する。【選択図】図１
2013042277.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、
前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第１選択部と、
前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換部と
を有するアナログ／デジタル変換回路。
【請求項２】
請求項１において、
前記入力されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第１サンプルホールド回路と、
前記演算部によって演算されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第２サンプルホールド回路と
を更に有し、
前記第１サンプルホールド回路及び前記第２サンプルホールド回路は、共通のクロックタイミングで、前記入力されたアナログ信号の値及び前記演算部によって演算されたアナログ信号の値をそれぞれ保持する
アナログ／デジタル変換回路。
【請求項３】
請求項１において、
前記入力されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第１サンプルホールド回路と、
前記入力されたアナログ信号の値を保持し、保持した値を演算部に出力する第２サンプルホールド回路と
を更に有し、
前記第１サンプルホールド回路及び前記第２サンプルホールド回路は、共通のクロックタイミングで、前記入力されたアナログ信号の値を保持する
アナログ／デジタル変換回路。
【請求項４】
請求項１において、
前記入力されたアナログ信号は複数のアナログ信号であって、
前記複数のアナログ信号から前記第１選択部に供給するためのアナログ信号を選択する第２選択部と、
前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第３選択部と
を更に有し、
前記第２選択部及び前記第３選択部は共通のアナログ信号を選択する
アナログ／デジタル変換回路。
【請求項５】
請求項４において、
前記第３選択部は、前記複数のアナログ信号のうち特定のアナログ信号を選択対象として入力する
アナログ／デジタル変換回路。
【請求項６】
請求項１において、
前記演算部は、前記入力されたアナログ信号が供給されるノードと基準となる電圧が供給されるノードとの間に設けられた抵抗素子の抵抗値の比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する
アナログ／デジタル変換回路。
【請求項７】
請求項２において、
前記演算部は、ＯＰアンプを用いた反転増幅回路を有し、
前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号が供給され、非反転入力端子側に基準となる電圧が供給され、
前記第２サンプルホールド回路は、容量とＯＰアンプとを用いて前記演算部によって演算されたアナログ信号の値を保持するよう構成され、
前記演算部のＯＰアンプと前記第２サンプルホールド回路のＯＰアンプとは共用される
アナログ／デジタル変換回路。
【請求項８】
請求項３において、
前記演算部は、ＯＰアンプを用いた反転増幅回路を有し、
前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号が供給され、非反転入力端子側に基準となる電圧が供給され、
前記第２サンプルホールド回路は、容量とＯＰアンプとを用いて前記入力されたアナログ信号の値を保持するよう構成され、
前記演算部のＯＰアンプと前記第２サンプルホールド回路のＯＰアンプとは共用される
アナログ／デジタル変換回路。
【請求項９】
請求項１において、
前記入力されたアナログ信号は複数のアナログ信号であって、
前記複数のアナログ信号から前記第１選択部に供給するためのアナログ信号を選択する複数の第２選択部と、
前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第３選択部と、
前記第２選択部毎に設けられ、対応する前記第２選択部から出力されたアナログ信号の値を保持して前記第１選択部に出力する複数の第１サンプルホールド回路と、
前記第３選択部によって選択されたアナログ信号の値を保持して前記演算部に出力する第２サンプルホールド回路と
を更に有し、
前記第１サンプルホールド回路及び前記第２サンプルホールド回路は、共通のクロックタイミングで、前記第２選択部から出力されたアナログ信号の値及び前記第３選択部によって選択されたアナログ信号の値をそれぞれ保持する
アナログ／デジタル変換回路。
【請求項１０】
請求項１において、
前記演算部は、前記所要の演算式として複数の演算式が切り替え可能に構成される
アナログ／デジタル変換回路。
【請求項１１】
請求項１０において、
前記演算部は、前記入力されたアナログ信号が供給される第１ノードと基準となる電圧が供給される第２ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有し、
前記分圧回路の抵抗比は切り替え可能に構成される
アナログ／デジタル変換回路。
【請求項１２】
請求項１０において、
前記演算部は、前記入力されたアナログ信号が供給される第１ノードと基準となる電圧が供給される第２ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有し、
前記第２ノードに供給される前記基準となる電圧は切り替え可能に構成される
アナログ／デジタル変換回路。
【請求項１３】
請求項１において、
前記変換部は、
逐次比較レジスタと、
前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル／アナログ変換回路と、
前記変換部に入力されたアナログ信号と前記デジタル／アナログ変換回路によって生成されたアナログ信号とを比較する比較回路と
を有する逐次比較型のアナログ／デジタル変換を行う変換部であって、
前記アナログ／デジタル変換回路は、前記変換部に入力されたアナログ信号と前記デジタル／アナログ変換回路によって生成されるアナログ信号とを比較し、その比較結果を出力する監視部を更に有する
アナログ／デジタル変換回路。
【請求項１４】
請求項１において、
前記変換部は、
逐次比較レジスタと、
前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル／アナログ変換回路と、
前記変換部に入力されたアナログ信号と前記デジタル／アナログ変換回路によって生成されたアナログ信号とを比較する比較回路と
を有する逐次比較型のアナログ／デジタル変換を行う変換部であって、
前記変換部は、前記逐次比較レジスタの目標とされる１つのビットの値を決める場合に、前記目標とされる１つのビットに２値データの一方の値を設定して前記比較回路による比較動作を行うとともに、前記目標とされるビットに前記２値データの他方の値を設定して前記比較回路による比較動作を行う第１動作モードを有する
アナログ／デジタル変換回路。
【請求項１５】
請求項１４において、
前記変換部は、前記逐次比較レジスタの目標とされる１つのビットの値を決める場合に、前記目標とされる１つのビットに２値データのいずれか一方の値を設定して前記比較回路による比較動作を行う第２動作モードを更に有し、
前記変換部は、前記変換部の動作モードを決定するためのレジスタを更に有する
アナログ／デジタル変換回路。
【請求項１６】
アナログ信号が入力される外部端子と、
前記外部端子に入力されたアナログ信号をデジタル信号に変換するためのアナログ／デジタル変換部と、
前記アナログ／デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部と
を有する半導体装置であって、
前記アナログ／デジタル変換部は、
前記外部端子に入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、
前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第１選択部と、
前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路と
を有し、
前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行うとともに、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号と前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う
半導体装置。
【請求項１７】
請求項１６において、
前記データ処理制御部は、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号を前記所要の演算式の逆関数となる逆関数演算式によって演算し、前記逆関数演算式によって演算されて生成された信号と前記入力されたアナログ信号から前記変換回路によって生成されたデジタル信号とを比較することにより、前記判別を行う
半導体装置。
【請求項１８】
請求項１７において、
前記データ処理制御部は、中央処理装置を含み、
前記判別に係る処理は前記中央処理装置のプログラム処理で構成される
半導体装置。
【請求項１９】
請求項１７において、
前記データ処理制御部は、
前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行う中央処理装置と、
前記判別を行うとともに、前記判別の結果を出力する診断部と
を有する半導体装置。
【請求項２０】
請求項１７において、
前記外部端子として、第１外部端子と第２外部端子とを有し、
前記第１選択部は前記第１外部端子に供給されたアナログ信号を入力し、
前記演算部は前記第２外部端子に供給されたアナログ信号を入力する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路が正常であるか否かを診断するための技術に関し、特に、高い信頼性が要求されるアナログ／デジタル変換回路、及び前記アナログ／デジタル変換回路を備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
社会の根幹を担うシステムや交通システム等が電子制御化され、コンピュータが導入されるにつれて、コンピュータシステムの信頼性が求められるようになってきている。コンピュータシステムの特性劣化や動作中の故障等に対する信頼性を高める方法の１つとして、コンピュータシステムの冗長化という手段が広くとられている。近年では、半導体装置の高集積化に伴いシステムレベルの回路が半導体装置内に実装できるようになり、冗長化されたシステムを１つの半導体装置内で実現できるようになってきている。こうした半導体装置内に冗長化されたシステムを構成する方法は、組み込みシステムにおいては小型軽量化につながり、また、高性能システムにおいては信号遅延時間を短縮につながり、ひいては性能向上につながる極めて優れた方式と考えられる。
【０００３】
コンピュータシステムの特性劣化や動作中の故障等に対する信頼性を高めるため、上記のようにシステムの冗長化という方法もとり得るが、更なる信頼性の向上のためには、コンピュータシステムで扱う信号の信頼性を高めることも必要である。特に、入力されたアナログ信号をデジタル信号に変換して上記コンピュータシステムに入力するアナログ／デジタル変換器の信頼性を高めることは重要である。
【０００４】
アナログ／デジタル変換器の信頼性を高めるための従来技術として、特許文献１乃至３に開示がある。特許文献１では、逐次比較型のアナログ／デジタル変換器の入力に検査用のランプ信号を入力して逐次比較型のアナログ／デジタル変換器の一部を構成するデジタル／アナログ変換器の診断を行う方法が開示されている。特許文献２では、アナログ／デジタル変換器による変換対象の入力電圧の他に、供給される電源電圧及び比較用参照電圧を入力してアナログ／デジタル変換器の診断を行う方法が開示されている。特許文献３では、電動パワーステアリング装置の制御装置において、トルク信号をモータ制御のために増幅（Ｇ倍）した制御用トルク信号Ｔｃをアナログ／デジタル変換した第１の信号と、異常検出に使用するための信号（異常検出用トルク信号）Ｔｅをアナログ／デジタル変換した後に増幅度Ｇを乗算して得た第２の信号とを比較し、アナログ／デジタル変換器及び増幅器の異常を判定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２６９８１２号公報
【特許文献２】特開２００９−２３９７６９号公報
【特許文献３】特開平１１−２６８６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年更なる信頼性の向上が求められていることと、今後も今以上に高い信頼性が求められる可能性が高いことから、アナログ／デジタル変換器のより詳細な故障診断のための技術が必要であると本願発明者は考えた。
【０００７】
アナログ／デジタル変換器には、例えば、逐次比較型、デルタシグマ（オーバーサンプリング）型、フラッシュ型などの方式がある。これらのアナログ／デジタル変換器の故障モードの多くは、入力信号にかかわらず一定の変換値となる故障、または、ランダムな変換値となる故障であると考えられる。特許文献１及び２では、アナログ／デジタル変換器に検査用の信号を入力することでアナログ／デジタル変換器の機能が正常であるか否かを診断しているため、上記の故障モードであれば検出できる可能性は高い。しかしながら、特許文献１では入力される変換対象のアナログ信号とは別に生成した検査用の信号を用いて診断を行い、特許文献２では別途用意した入力端子から入力した比較用参照電圧を用いて診断を行うため、実動作で用いる変換対象のアナログ信号を伝達するための経路が正常であるか否かを診断することができない。
【０００８】
特許文献３では、逐次比較型のアナログ／デジタル変換器における比較回路の入力端子からリークが発生した場合に生じる入力信号のオフセット電圧をＶｏｆｆとしたとき、制御用トルク信号Ｔｃを“Ｔｓ×Ｇ−Ｖｏｆｆ”とし、異常検出用トルク信号Ｔｅを“Ｔｓ−Ｖｏｆｆ”とすると、前記第１の信号“Ｔｓ×Ｇ−Ｖｏｆｆ”と前記第２の信号“Ｇ×（Ｔｓ−Ｖｏｆｆ）”の値が異なることを利用し、アナログ・デジタル変換回路の入力端における信号電流のリークの発生の有無を検出している。しかしながら、特許文献３では、前記増幅器の増幅率は、モータを駆動するために必要な制御用トルク信号Ｔｃを生成するのに適した値に設定される。すなわち、アナログ／デジタル変換器を用いるシステムに依存した増幅率となる。そのため、検出したい故障モードに合わせて増幅率を選ぶことができず、アナログ／デジタル変換回路のより詳細な故障診断を行うためには不十分である。
【０００９】
例えば、逐次比較型のアナログ／デジタル変換器では、逐次比較型のアナログ／デジタル変換器の一部を構成するデジタル／アナログ変換器のスタックアット（ｓｔｕｃｋ  ａｔ）故障が発生する場合がある。スタックアット故障とは、逐次比較型のアナログ／デジタル変換器における逐次比較レジスタの各ビットに対応するデジタル／アナログ変換部のスイッチがハイ（Ｈｉｇｈ：１）側又はロー（Ｌｏｗ：０）側のいずれか一方に固着した故障である。この故障が発生した場合、アナログ／デジタル変換回路に入力されるアナログ信号の信号レベルによって、アナログ／デジタル変換器が正しい変換結果を出力する場合としない場合がある。以下、このことについて図３０乃至図３３を用いて詳細に説明する。
【００１０】
図３０は、本願発明者が本願発明に先立って検討した逐次比較型のアナログ／デジタル変換回路の構成の示すブロック図である。同図に示されるように、アナログ／デジタル変換回路５０は、サンプルホールド回路（Ｓ／Ｈ）５０１と、比較回路（ＣＭＰ）５０２と、逐次比較レジスタ（ＳＡＲ）５０３と、デジタル／アナログ変換回路（Ｄ／Ａ）５０４と、により逐次比較型のアナログ／デジタル変換回路を構成する。サンプルホールド回路５０１は、入力されたアナログ信号ｕをサンプルホールドして出力する。デジタル／アナログ変換器５０４は、逐次比較レジスタ５０３に設定されたデジタル値に基づいてアナログ信号を生成する。比較回路５０２は、前記サンプルホールドされたアナログ信号ｕと前記デジタル／アナログ変換器５０４によって生成されたアナログ信号ａ（ｕ＊）とを比較する。逐次比較レジスタ５０３は、アナログ／デジタル変換の分解能に応じた複数のビットを有し、前記比較結果に基づいて最上位ビット（ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）から順次値を決定することでアナログ／デジタル変換を行い、変換結果ｕ＊を出力する。なお、“ｕ＊”は、アナログ信号ｕのデジタル値を表す。
【００１１】
図３１は、本願発明者が本願発明に先立って検討したデジタル／アナログ変換回路５０４の内部構成の一例を示すブロック図である。同図に示されるように、デジタル／アナログ変換回路５０４は、逐次比較レジスタ５０３の夫々のビットに対応して設けられたスイッチＳＷ０〜ＳＷｎと、当該スイッチＳＷ０〜ＳＷｎに接続される抵抗ラダー回路から構成される。スイッチＳＷ０〜ＳＷｎは、逐次比較レジスタ５０３における対応するビットの値が“１”のときはＶｒｅｆ側（ハイ（ｈｉｇｈ）側）に接続され、“０”のときはグラウンド側（ロー（Ｌｏｗ）側）に接続される。仮にスイッチＳＷｎでスタックアット０故障（“０”固着故障）が発生した場合、スイッチＳＷｎは逐次比較レジスタ５０３の対応するビットの値に関わらず、常にグラウンド側に接続される。その結果、デジタル／アナログ変換回路５０４は、逐次比較レジスタ５０３の対応するビットの設定値に関わらずスイッチＳＷｎをロー側に接続した状態でアナログ信号ａ（ｕ＊）を生成する。
【００１２】
図３２は、スタックアット０故障が発生した場合における逐次比較型のアナログ／デジタル変換器の変換特性の一例を示す説明図である。同図では、逐次比較レジスタ５０３の最下位ビット（ＬＳＢ：Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からｋビット目（ＬＳＢを０ビット目とする）に対応するスイッチＳＷｋにスタックアット０故障が発生した場合が示されている。図３２に示されるように、アナログ／デジタル変換器５０に入力されるアナログ信号ｕが（式１）の範囲の値である場合は、逐次比較レジスタ５０３の値ｕ＊のｋビット目の値が“０”と“１”のいずれの値であっても、デジタル／アナログ変換器５０４の出力は同じ値となる。その結果、逐次比較レジスタ５０３の値ｕ＊のｋビット目は不定となる。実際には逐次比較レジスタ１０３の値を更新するアルゴリズム、すなわち、逐次比較レジスタ５０３の１つのビットの値を決定する際に、当該ビットに“０”と“１”のどちらを設定して比較を行うかに依存し、ｋビット目の値は“０”または“１”のいずれかの値となる。なお、（式１）において、“〔＊・・・＊〕”は、ＭＳＢからＬＳＢの順にビット毎に値が並んだ２進数を表すものとし、“ａ（〔＊・・・＊〕）”は、デジタル／アナログ変換器が出力するアナログ値を表すものとする。ここで、不定となるｋビット目の値を“＆”とし、“＃”はスタックアット０故障がない場合のほかのビットの変換値を“＃”とすると、（式１）の範囲内のアナログ信号ｕが入力された場合の変換結果ｕ＊は、（式２）で表される。このように、（式１）の範囲におけるアナログ信号ｕが逐次比較型アナログ／デジタル変換回路に入力された場合、正しい変換結果が出力される場合とされない場合がある。
【００１３】
【数１】
2013042277.tif 000003
【００１４】
【数２】
2013042277.tif 000004
【００１５】
一方、逐次比較型アナログ／デジタル変換回路に（式３）の範囲のアナログ信号ｕが入力された場合、逐次比較レジスタ５０３の値ｕ＊のｋビット目は“１”となるが、ｋビット目に対応するスイッチＳＷｋにスタックアット０故障が発生しているため、デジタル／アナログ変換器５０４は逐次比較レジスタの値ｕ＊のｋビット目の値が“０”であるときと同じ値を出力する。その結果、逐次比較レジスタ５０３のｋビット目以降の逐次比較動作において、比較回路５０２に入力されるアナログ信号ｕの値がデジタル／アナログ変換器５０４が出力する値よりも大きくなり、逐次比較型レジスタ５０３のｋビット目以降の下位ビットはすべて“１”となる。したがって、（式３）の範囲内のアナログ信号ｕの変換結果、すなわち、逐次比較レジスタの最終値ｕ＊は（式４）となる。
【００１６】
【数３】
2013042277.tif 000005
【００１７】
【数４】
2013042277.tif 000006
【００１８】
このようにスタックアット０故障（“０”固着故障）が発生したとき、入力されるアナログ信号ｕが（式１）の範囲にある場合は、その変換結果ｕ＊は逐次比較レジスタの値を更新するアルゴリズムによって２通りの値をとり得るし、入力されるアナログ信号ｕが（式３）の範囲にある場合は、変換結果ｕ＊はｋビット目以降の下位ビットがすべて“１”となる固定値となる。
【００１９】
図３３は、スタックアット１故障（“１”固着故障）が発生した場合における逐次比較型アナログ／デジタル変換器の変換特性の一例を示す説明図である。同図では、逐次比較レジスタのＬＳＢからｋビット目に対応するスイッチＳＷｋにスタックアット１故障が発生した場合が示されている。同図に示されるように、入力されるアナログ信号ｕが（式３）の範囲にある場合は、その変換結果ｕ＊は逐次比較レジスタの値を更新するアルゴリズムによって２通りの値をとり得るし、入力されるアナログ信号ｕが（式１）の範囲にある場合は、変換結果ｕ＊はｋビット目以降の下位ビットがすべて“０”となる固定値となる。
【００２０】
以上のように、スタックアット故障が発生した場合、アナログ／デジタル変換回路に入力するアナログ信号の信号レベルによって、アナログ／デジタル変換器が正しい変換結果を出力することもあるし、誤った変換結果を出力することもあるため、スタックアット故障の検出は容易ではない。特許文献１乃至３では、スタックアット故障の検出について特に考慮されていない。
【００２１】
本発明の目的は、アナログ／デジタル変換器のより詳細な故障診断のための技術を提供することにある。
【００２２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２４】
すなわち、本発明のアナログ／デジタル変換回路は、入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第１選択部と、前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換部とを有する。
【００２５】
また、本発明の半導体装置は、アナログ信号が入力される外部端子と、前記外部端子に入力されたアナログ信号をデジタル信号に変換するためのアナログ／デジタル変換部と、前記アナログ／デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部とを有する半導体装置であって、前記アナログ／デジタル変換部は、前記外部端子に入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第１選択部と、前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路とを有し、前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行うとともに、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号と前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２７】
すなわち、本アナログ／デジタル変換器によれば、より詳細な故障診断を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図２】一次の演算式の一例を示す説明図である。
【図３】演算部１２の回路構成の一例を示す回路図である。
【図４】演算部１２の回路構成の別の一例を示す回路図である。
【図５】演算部１２の回路構成の更に別の一例を示す回路図である。
【図６】アナログ／デジタル変換回路１００を内蔵したマイクロコントローラの一例を示すブロック図である。
【図７】実施の形態２に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図８】アナログ／デジタル変換回路１０１を内蔵したマイクロコントローラの一例を示すブロック図である。
【図９】アナログ／デジタル変換回路１０１を内蔵したマイクロコントローラの別の一例を示すブロック図である。
【図１０】実施の形態３に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図１１】実施の形態４に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図１２】入力信号が時間とともに変化する場合のアナログ信号ｘと演算結果ｙの特性の一例を示す説明図である。
【図１３】第２サンプルホールド回路１８＿ｙのＯＰアンプを供用した演算部１２＿４の回路構成の一例を示す回路図である。
【図１４】実施の形態５に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図１５】実施の形態６に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図１６】実施の形態７に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図１７】スタックアット０故障が発生した場合の逐次比較型アナログ／デジタル変換器の変換特性の一例を示す説明図である。
【図１８】スタックアット０故障が発生した場合の逐次比較型アナログ／デジタル変換器の変換特性の別の一例を示す説明図である。
【図１９】スタックアット０故障発生時において演算式を切り替えた場合のアナログ／デジタル変換結果の一例を示す説明図である。
【図２０】スタックアット１故障発生時において演算式を切り替えた場合のアナログ／デジタル変換結果の一例を示す説明図である。
【図２１】演算式ｆ（ｘ）の定数ａを可変する回路構成の一例を示す回路図である。
【図２２】演算式ｆ（ｘ）の定数ｂを可変する回路構成の一例を示す回路図である。
【図２３】実施の形態９に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図２４】変換部２２の回路構成の一例を示すブロック図である。
【図２５】実施の形態９に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【図２６】逐次比較型アナログ／デジタル変換回路によるアナログ／デジタル変換処理の一例を示すフロー図である。
【図２７】変換部２３によるアナログ／デジタル変換処理の一例を示すフロー図である。
【図２８】変換部２３の回路構成の一例を示すブロック図である。
【図２９】実施の形態１０に係る、アナログ／デジタル変換回路の診断機能を内蔵したマイクロコントローラの一例を示すブロック図である。
【図３０】本願発明者が本願発明に先立って検討した逐次比較型アナログ／デジタル変換回路の回路構成の示すブロック図である。
【図３１】本願発明者が本願発明に先立って検討したデジタル／アナログ変換器の内部構成の一例を示すブロック図である。
【図３２】スタックアット０故障が発生した場合における逐次比較型のアナログ／デジタル変換器の変換特性の一例を示す説明図である。
【図３３】スタックアット１故障が発生した場合における逐次比較型アナログ／デジタル変換器の変換特性の一例を示す説明図である。
【発明を実施するための形態】
【００２９】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３０】
〔１〕（入力アナログ信号と、入力アナログ信号を所要の演算式で診断用に演算した演算結果を変換するアナログ／デジタル変換回路）
本発明の代表的な実施の形態に係るアナログ／デジタル変換回路（１００〜１０８）は、入力されたアナログ信号（１５、１５＿１〜１５＿ｎ、ｘ）を所要の演算式（ｆ（ｘ））にしたがって診断用に演算する演算部（１２）と、前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号（ｙ）のいずれかを選択する第１選択部（１１）と、前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換部（１０、２１、２２、２３）とを有する。
【００３１】
項１のアナログ／デジタル変換回路は、前記アナログ／デジタル変換回路に供給される変換対象のアナログ信号に基づいて前記診断を行うから、前記変換部だけでなく、前記アナログ／デジタル変換回路に入力されるアナログ信号の伝達経路の異常も検出することができる。
【００３２】
また、項１のアナログ／デジタル変換回路は、前記アナログ／デジタル変換回路に入力されたアナログ信号をそのまま前記変換部に伝達するための経路とは別に、前記入力されたアナログ信号を診断用に演算して前記変換部に伝達するための経路を有する。これによれば、前述の特許文献４の技術のようにシステムに依存した増幅率で信号を増幅するのではなく、検出したい故障モードに適した演算式を任意に設定し、診断用の信号を生成することができるから、前記アナログ／デジタル変換回路のより詳細な故障診断の実現に資する。
【００３３】
〔２〕（後段にサンプルホールド回路）
項１のアナログ／デジタル変換回路（１０３）は、前記入力されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第１サンプルホールド回路（１８＿ｘ）と、前記演算部によって演算されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第２サンプルホールド回路（１８＿ｙ）とを更に有する。前記第１サンプルホールド回路と前記第２サンプルホールド回路とは、共通の（例えば互いに同一の）クロックタイミングで、前記入力されたアナログ信号の値及び前記演算部によって演算されたアナログ信号の値をそれぞれ保持する。
【００３４】
例えば、アナログ／デジタル変換回路に入力される信号が時間とともに変化する場合には、前記第１選択部に供給される信号と、前記演算部によって演算される信号は同一のタイミングにおける信号である必要がある。項２のアナログ／デジタル変換回路によれば、同一のタイミングにおける入力信号とそれに対応する演算結果を得ることができるので、時間変化に起因する入力信号の誤差を小さくすることができる。
【００３５】
〔３〕（前段にサンプルホールド回路）
項１のアナログ／デジタル変換回路（１０４）は、前記入力されたアナログ信号の値を保持し、保持した値を前記第１選択部に出力する第１サンプルホールド回路（１８＿ｘ）と、前記入力されたアナログ信号の値を保持し、保持した値を演算部に出力する第２サンプルホールド回路（１８＿ｙ）と、を更に有する。前記第１サンプルホールド回路と前記第２サンプルホールド回路とは、共通の（例えば互いに同一の）クロックタイミングで、前記入力されたアナログ信号の値を保持する。
【００３６】
これによれば、例えば演算部による信号の遅延が発生した場合であっても、同一のタイミングにおける入力信号とそれに対応する演算結果とを得ることができる。
【００３７】
〔４〕（アナログ信号多入力）
項１乃至３のいずれかのアナログ／デジタル変換回路（１０２、１０３、１０４）において、前記入力されたアナログ信号は複数のアナログ信号である。また前記アナログ／デジタル変換回路は、前記複数のアナログ信号から前記第１選択部に供給するためのアナログ信号を選択する第２選択部（１３）と、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第３選択部（１４）と、を更に有する。前記第２選択部及び前記第３選択部は共通の（例えば互いに同一の）アナログ信号を選択する。
【００３８】
これによれば、入力された複数のアナログ信号を前記第２選択部によって選択的にデジタル信号に変換する場合には、前記第２選択部や前記第３選択部の故障も検出することができる。
【００３９】
〔５〕（診断用に特定のアナログ信号を入力）
項４のアナログ／デジタル変換回路（１０２）において、前記第３選択部は、前記複数のアナログ信号（１５＿１〜１５＿ｎ）のうち特定のアナログ信号（１５＿１〜１５＿ｋ）を選択対象として入力する。
【００４０】
これによれば、例えば、前記第２選択部に入力される複数のアナログ信号のうち特定のアナログ信号のみ高い信頼性が要求される場合には、その特定のアナログ信号を前記第３選択部に入力すればよく、前記第３選択部の回路規模の増大を抑えることができる。
【００４１】
〔６〕（演算部の回路構成：抵抗分圧）
項１乃至５のいずれかのアナログ／デジタル変換回路において、前記演算部（１２＿１、１２＿２）は、前記入力されたアナログ信号（ｘ）が供給されるノードと基準となる電圧（グランウンド電圧、基準電圧Ｖｒｅｆ）が供給されるノードとの間に設けられた抵抗素子の抵抗値の比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。
【００４２】
これによれば、変化の割合が正となる１次の演算式を簡素な回路構成で実現することができ、アナログ／デジタル変換回路の故障診断を実現するための機能追加に伴う回路規模の増加を小さくすることができる。
【００４３】
〔７〕（演算部の回路構成：反転増幅器）
項２乃至５のいずれかのアナログ／デジタル変換回路において、前記演算部（１２＿３）は、ＯＰアンプ（１２３１）を用いた反転増幅回路を有する。前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号（ｘ）が供給され、非反転入力端子側に基準となる電圧（Ｖａ）が供給される。
【００４４】
これによれば、変化の割合が負となる１次の演算式を容易に実現することができる。
【００４５】
〔８〕（サンプルホールド回路と演算部でＯＰアンプ供用）
項７のアナログ／デジタル変換回路（１０３〜１０５）において、前記第２サンプルホールド回路は、容量（Ｃ）とＯＰアンプ（１２３１）とを用いて前記値の保持を行う。つまり、項２においては、容量（Ｃ）とＯＰアンプ（１２３１）とを用いて前記演算部（１２＿３）によって演算されたアナログ信号の値を保持するよう構成され、項３においては、容量（Ｃ）とＯＰアンプ（１２３１）とを用いて前記入力されたアナログ信号の値を保持するよう構成される。前記演算部のＯＰアンプと前記第２サンプルホールド回路のＯＰアンプとは共用される。
【００４６】
これによれば、アナログ／デジタル変換回路の故障診断を実現するための機能追加に伴う回路規模の増加を小さくすることができる。
【００４７】
〔９〕（多入力同時サンプリング）
項１のアナログ／デジタル変換回路（１０５）において、前記入力されたアナログ信号は複数のアナログ信号（１５＿１〜１５＿ｎ）である。前記アナログ／デジタル変換回路は、前記複数のアナログ信号から前記第１選択部に供給するためのアナログ信号を選択する複数の第２選択部（１３＿１〜１３＿ｍ）と、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第３選択部（１４）と、を有する。前記アナログ／デジタル変換回路は、更に、前記第２選択部毎に設けられ、対応する前記第２選択部から出力されたアナログ信号の値を保持して前記第１選択部に出力する複数の第１サンプルホールド回路（１８＿１〜１８＿ｍ）と、前記第３選択部によって選択されたアナログ信号の値を保持して前記演算部に出力する第２サンプルホールド回路（１８＿ｙ）と、を有する。前記第１サンプルホールド回路及び前記第２サンプルホールド回路は、共通の（例えば互いに同一の）クロックタイミングで、前記第２選択部から出力されたアナログ信号の値及び前記第３選択部によって選択されたアナログ信号の値をそれぞれ保持する。
【００４８】
これによれば、例えば前記複数の第２選択部が夫々別々のアナログ信号を選択する場合、前記複数の第１サンプルホールド回路によってアナログ／デジタル変換回路に入力される全てのアナログ信号を同時にサンプリングすることができる。また、前記第３選択部によって診断対象とするアナログ信号を選択することができ、前記第１サンプルホールド回路と前記第２サンプルホールド回路を同一のクロックタイミングで動作させることで、同一のタイミングにおける当該選択されたアナログ信号の値とそれに対応する演算結果を得ることができる。
【００４９】
〔１０〕（演算式が切り替え可能）
項１乃至９のいずれかのアナログ／デジタル変換回路（１０６）において、前記演算部（２４）は、前記所要の演算式として複数の演算式が切り替え可能に構成される。
【００５０】
前述したように、逐次比較型のアナログ／デジタル変換器におけるデジタル／アナログ変換器のスタックアット故障が発生した場合であっても、入力されたアナログ信号の値によっては正しくアナログ／デジタル変換が行われる可能性がある。また、誤ったアナログ／デジタル変換が行われた場合であっても、アナログ／デジタル変換後において前記所要の演算式の関係を満足してしまう可能性がある。そこで、項１０のアナログ／デジタル変換回路では、前記所要の演算式として複数の演算式を切り替え可能とすることで、診断用に演算した信号を複数生成可能とする。これによれば、前記スタックアット故障を検知する精度を上げることができる。
【００５１】
〔１１〕（演算式が切り替え可能な演算部の具体的な回路構成：抵抗比切り替え）
項１０アナログ／デジタル変換回路において、前記演算部（２４＿１）は、前記入力されたアナログ信号（ｘ）が供給される第１ノードと基準となる電圧が供給される第２ノードとの間に設けられた複数の抵抗素子（Ｒ１、Ｒ２、Ｒ３）の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。前記分圧回路の抵抗比は切り替え可能に構成される。
【００５２】
これによれば、１次式における変化の割合が異なる複数の演算式の切り替えを容易に実現することができる。
【００５３】
〔１２〕（演算式が切り替え可能な演算部の具体的な回路構成：基準電圧切り替え）
項１０のアナログ／デジタル変換回路において、前記演算部（２４＿２）は、前記入力されたアナログ信号（ｘ）が供給される第１ノードと基準となる電圧（グラウンド電圧、基準電圧Ｖｒｅｆ）が供給される第２ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。前記第２ノードに供給される前記基準となる電圧は切り替え可能に構成される。
【００５４】
これによれば、１次式における切片成分が異なる複数の演算式の切り替えを容易に実現することができる。
【００５５】
〔１３〕（残差監視部）
項１乃至９のいずれかのアナログ／デジタル変換回路（１０７）において、前記変換部（２２）は、逐次比較レジスタ（５０３）と、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル・アナログ変換回路（５０４）と、前記変換部に入力されたアナログ信号（ｕ）と前記デジタル／アナログ変換回路によって生成されたアナログ信号（ａ（ｕ＊））とを比較する比較回路（５０２）と、を有する逐次比較型のアナログ／デジタル変換を行う変換部である。また、前記アナログ／デジタル変換回路は、前記変換部に入力されたアナログ信号と前記デジタル／アナログ変換回路によって生成されるアナログ信号とを比較し、その比較結果（Ｅ）を出力する監視部（５０６）を更に有する。
【００５６】
前述したように、逐次比較型のアナログ／デジタル変換器におけるデジタル／アナログ変換器のスタックアット故障が発生した場合であっても、入力されたアナログ信号の値によっては正しくアナログ／デジタル変換が行われる可能性がある。また、誤ったアナログ／デジタル変換が行われた場合であっても、アナログ／デジタル変換後において前記所要の演算式の関係を満足してしまう可能性がある。そこで、項１３のアナログ／デジタル変換回路によれば、例えば逐次比較レジスタの値が収束したときに前記監視部による比較を行うことで、アナログ／デジタル変換が正常に行われているか否かを判定することができる。これにより、スタックアット故障を検出することができる。
【００５７】
〔１４〕（逐次比較レジスタに２値データの双方の値を設定して比較処理を行うアルゴリズム）
項１乃至９のいずれかのアナログ／デジタル変換回路（１０８）において、前記変換部（２３）は、逐次比較レジスタ（５０３）と、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル・アナログ変換回路（５０４）と、前記変換部に入力されたアナログ信号と前記デジタル・アナログ変換回路によって生成されたアナログ信号とを比較する比較回路（５０２）と、を有する逐次比較型のアナログ／デジタル変換を行う変換部である。前記変換部は、前記逐次比較レジスタの目標とされる１つのビットの値を決める場合に、前記目標とされる１つのビットに２値データの一方の値を設定して前記比較回路による比較動作を行うとともに、前記目標とされるビットに前記２値データの他方の値を設定して前記比較回路による比較動作を行う第１動作モード（図２７）を有する。
【００５８】
前述したように、デジタル／アナログ変換器のスタックアット故障が発生している場合におけるアナログ／デジタル変換回路の変換結果は、逐次比較レジスタに２値データのうちいずれの値を設定して比較処理を行うかによって変わる可能性がある。そこで、項１４のアナログ／デジタル変換回路では、前記逐次比較レジスタの目標とされる１つのビットの値を決めるとき、当該ビットに２値データの一方の値を設定して前記比較回路による比較動作を行うとともに、当該ビットに２値データの他方の値も設定して前記比較回路による比較動作を行う。これにより、例えば、当該ビットに前記一方の値を設定して比較した結果と他方の値を設定して比較した結果とが整合しない場合には、当該ビットに対応するデジタル／アナログ変換器のスイッチ素子のスタックアット故障が発生していると判断することができる。
【００５９】
〔１５〕（アルゴリズムを切り替えるためのレジスタ）
項１４のアナログ／デジタル変換回路において、前記変換部は、前記逐次比較レジスタの目標とされる１つのビットの値を決める場合に、前記目標とされる１つのビットに２値データのいずれか一方の値を設定して前記比較回路による比較動作を行う第２動作モード（図２６）を更に有する。また、前記変換部は、前記変換部の動作モードを決定するためのレジスタ（５０５）を更に有する。
【００６０】
項１５のアナログ／デジタル変換回路によれば、前記逐次比較レジスタの目標とされる１つのビットの値を決めるとき、前記比較動作を１回行う前記第２動作モードと、前記比較動作を複数回行う前記第１動作モードとを前記レジスタによって切り替えることができる。これにより、例えば、テストモード等のテスト動作時には前記変換部を前記第１動作モードで動作させ、通常動作時には前記第２動作モードで動作させれば、テスト動作時にはデジタル／アナログ変換器のスイッチ素子のスタックアット故障を検出することができ、且つ通常動作時にはアナログ／デジタル変換に要する処理時間の増大を抑止することが可能となる。
【００６１】
〔１６〕（半導体装置）
本発明の代表的な別の実施の形態に係る半導体装置（２００〜２０３）は、アナログ信号が入力される外部端子（ＩＮ、ＩＮ＿１〜ＩＮ＿１５、ＩＮＡ＿１〜ＩＮＡ＿ｎ、ＩＮＢ＿１〜ＩＮＢ＿ｎ）と、前記外部端子に入力されたアナログ信号（１５、１５＿１〜１５＿ｎ）をデジタル信号に変換するためのアナログ／デジタル変換部（１００〜１０８）と、前記アナログ／デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部（１６、２５）と、を有する。前記半導体装置において、前記アナログ／デジタル変換部は、前記外部端子に入力されたアナログ信号（１５、ｘ）を所要の演算式（ｆ（ｘ））にしたがって診断用に演算する演算部（１２）と、前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第１選択部（１１）と、前記第１選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路（１０、２１、２２、２３）と、を有する。前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号、すなわち、前記入力されたアナログ信号（ｘ）の変換後のデジタル信号（ｘ＊）に基づいてデータ処理を行うとともに、前記演算されたアナログ信号（ｙ）の変換後のデジタル信号（ｙ＊）と前記入力されたアナログ信号（ｘ）の変換後のデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う。
【００６２】
これによれば、前記半導体装置内の前記アナログ／デジタル変換部の診断を行うことができ、且つ、項１と同様に、前記変換回路だけでなく、前記アナログ／デジタル変換部に入力されるアナログ信号の伝達経路の異常も検出することができる。また、項１と同様に、前述の特許文献４の技術のようにシステムに依存せず、検出したい故障モードに適した演算式を任意に設定し、診断用の信号を生成することができるから、前記アナログ／デジタル変換部のより詳細な故障診断の実現に資する。
【００６３】
〔１７〕（診断方法）
項１６の半導体装置において、前記データ処理制御部は、前記演算されたアナログ信号の変換後のデジタル信号（ｙ＊）を前記所要の演算式の逆関数となる演算式（便宜的に逆関数演算式と呼ぶ）によって演算し、前記逆関数演算式によって演算されて生成された信号（ｆ−１（ｙ＊））と前記入力されたアナログ信号の変換後のデジタル信号（ｘ＊）とを比較することにより、前記判別を行う。
【００６４】
これによれば、前記第１信号のデジタル信号と前記第２信号のデジタル信号との間に前記所要の演算式の関係が成り立つか否かを容易に判別することができる。また、当該判別の方法によれば、前記第２信号のデジタル信号を前記逆関数となる演算式によって演算した信号（ｆ−１（ｙ＊））の値が前記第１信号のデジタル信号（ｘ＊）の値にスケーリングされるので、同一の有限語長で表される場合には、ダイナミックレンジを大きくとることが可能となる。
【００６５】
〔１８〕（プログラム処理で診断処理を実現）
項１６又は１７の半導体装置（２００〜２０２）において、前記データ処理制御部は中央処理装置（１６）を含み、前記判別に係る処理は前記中央処理装置のプログラム処理で構成される。
【００６６】
これによれば、前記アナログ／デジタル変換部の診断のための回路モジュールを別途設ける必要がないから、コスト面で有利となる。
【００６７】
〔１９〕（専用回路モジュールで診断処理を実現）
項１６又は１７の半導体装置（２０３）において、前記データ処理制御部は、前記入力されたアナログ信号の変換後のデジタル信号（ｘ＊）に基づいてデータ処理を行う中央処理装置（１６）と、前記判別を行うとともに、前記判別の結果を出力する診断部（２５）と、を有する。
【００６８】
これによれば、前記アナログ／デジタル変換部の診断を前記診断部が行うから、前記中央処理装置に前記判別に係る処理を実行させる場合に比べて、前記中央処理装置の処理負担を軽減させることができる。
【００６９】
〔２０〕（診断用の外部入力端子）
項１６乃至１９のいずれかの半導体装置（２０２）は、前記外部端子として、第１外部端子（ＩＮＡ＿１〜ＩＮＡ＿ｎ）と第２外部端子（ＩＮＢ＿１〜ＩＮＢ＿ｎ）とを有する。前記半導体装置において、前記第１選択部は前記第１外部端子に供給されたアナログ信号を入力し、前記演算部は前記第２外部端子に供給されたアナログ信号を入力する。
【００７０】
これによれば、例えば、前記半導体装置の外部で前記第１外部端子と前記第２外部端子とを電気的に接続すれば、前記第１外部端子を含むアナログ信号の入力機能の故障についても診断を行うことができる。
【００７１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００７２】
≪実施の形態１≫
図１は、本願発明の一実施の形態に係るアナログ／デジタル変換回路の一例を示すブロック図である。
【００７３】
同図に示されるように、アナログ／デジタル変換回路１００は、第１選択部（ＭＵＸ）１１、演算部（ｆ）１２、及び変換部（Ａ／Ｄ）１０を有する。入力されたアナログ信号（以下、入力信号とも称する。）１５は、第１選択部１１に入力されるとともに、演算部１２に入力される。演算部１２では、入力信号１５をアナログ／デジタル変換回路１００の故障診断のために所要の演算式によって演算し、演算後のアナログ信号（以下、演算結果、とも称する。）を第１選択部１１に与える。以下、前記演算前のアナログ信号をｘとし、演算後のアナログ信号（演算結果）をｙとする。演算部１２の詳細については後述する。
【００７４】
第１選択部１１は、前記入力されたアナログ信号ｘ又は前記演算部１２による演算結果ｙのいずれかを選択して変換部１０に出力する。変換部１０は、入力されたアナログ信号をデジタル信号に変換する。例えば、アナログ信号ｘが入力された場合には、その信号のアナログ／デジタル変換を実行し、変換結果ｘ＊を出力する。また、アナログ信号ｙが入力された場合には、その信号のアナログ／デジタル変換を実行し、変換結果ｙ＊を出力する。前記変換部１０の構成は、例えば、逐次比較型、デルタシグマ（オーバーサンプリング）型、フラッシュ型等のいずれかのアナログ／デジタル変換方式の回路構成とされる。
【００７５】
前記演算部１２による演算について詳述する。
【００７６】
演算部１２は、入力されたアナログ信号ｘを所要の演算式（ｙ＝ｆ（ｘ））にしたがって演算し、演算結果ｙを第１選択部１１に出力する。演算式ｙ＝ｆ（ｘ）は、アナログ／デジタル変換回路１００を適用するシステムに依存せず、検出したい故障モードや変換部１０の分解能に応じて、任意の関数が選択可能である。ここでは、演算部１２の回路構成の簡素化のため、演算式を一次式とする場合を一例として説明する。
【００７７】
一次式の演算式ｆ（ｘ）は、一般的には、“ｆ（ｘ）＝ａｘ  ＋  ｂ”と表される。ここで、ａは一次関数の変化の割合を示す定数であり、ｂは一次関数の切片成分を示す定数である。一次の演算式の一例を図２に示す。同図において、参照符号Ｉの関数は、ａ＝１、ｂ＝０とした“ｙ＝ｘ”となる関数である。参照符号Ａ及びＢの関数は、ａを任意の正の数とし、ｂ＝０とした“ｙ＝ａｘ”の関数である。参照符号Ｃの関数は、ａ＝−１及びｂ＝Ｖｒｅｆとした“ｙ＝−ｘ＋Ｖｒｅｆ”の関数である。参照符号Ｄの関数は、ａが関数Ｂと等しくされ、ｂ＝ｂ１＞０とした“ｙ＝ａｘ＋ｂ１”の関数である。
【００７８】
図２の演算式を実現するための演算部１２の具体的な回路構成を図３乃至図５に例示する。
【００７９】
図３は、演算部１２の回路構成の一例を示す回路図である。同図に示されるように、演算部１２＿１は、アナログ信号ｘが供給されるノードとグラウンド電圧が供給されるノードとの間に抵抗Ｒ１、及び抵抗Ｒ２を直列に接続し、抵抗Ｒ１と抵抗Ｒ２が接続されるノードから演算結果ｙを出力する。これによれば、ａ＝Ｒ２／（Ｒ１＋Ｒ２）、ｂ＝０となり、図２に示される関数Ａ及び関数Ｂの演算式を実現することができる。
【００８０】
図４は、演算部１２の回路構成の別の一例を示す回路図である。同図に示されるように、演算部１２＿２は、アナログ信号ｘが供給されるノードと基準電圧Ｖｒｅｆが供給されるノードとの間に抵抗Ｒ１、及び抵抗Ｒ２を直列に接続し、抵抗Ｒ１と抵抗Ｒ２が接続されるノードから演算結果ｙを出力する。これによれば、ａ＝Ｒ２／（Ｒ１＋Ｒ２）、ｂ＝Ｒ１・Ｖｒｅｆ／（Ｒ１＋Ｒ２）となり、図２に示される関数Ｄの演算式を実現することができる。以上のように図３及び図４に示される回路構成によれば、抵抗素子によって構成された分圧器により１次の演算式を容易に実現することができ、回路規模の増加を抑えることができる。また、例えば、アナログ／デジタル変換回路を１つの半導体基板に形成する場合には、演算部１２＿１及び演算部１２＿２の抵抗素子Ｒ１、Ｒ２を同一のプロセスで形成し、コモンセントロイド型のレイアウト配置とすることで、抵抗素子Ｒ１、Ｒ２の相対誤差を小さくすることができ、素子ばらつきによる特性のばらつきを抑えることができる。
【００８１】
図５は、演算部１２の回路構成の更に別の一例を示す回路図である。同図の演算部１２＿３は、抵抗Ｒｉ、抵抗Ｒｆ、及びＯＰアンプ１２３１によって反転増幅回路を構成している。ＯＰアンプ１２３１の非反転入力端子には基準電圧Ｖａが入力され、ＯＰアンプの反転入力端子には抵抗Ｒｉを介してアナログ信号ｘが入力され、ＯＰアンプ１２３１の出力から演算結果ｙが出力される。これによれば、ａ＝−Ｒｆ／Ｒｉ、ｂ＝Ｖａ（１＋Ｒｆ／Ｒｉ）となり、図２に示される関数Ｃの演算式を実現することができる。
【００８２】
以上アナログ／デジタル変換回路１００によれば、アナログ／デジタル変換回路１００に入力されたアナログ信号１５（ｘ）のアナログ／デジタル変換結果ｘ＊と、前記アナログ信号ｘを演算式ｆ（ｘ）で演算した演算結果ｙのアナログ／デジタル変換結果ｙ＊を生成することができる。
【００８３】
次に、変換結果ｘ＊とｙ＊を用いたアナログ／デジタル変換回路１００の故障診断について説明する。
【００８４】
図６は、前記アナログ／デジタル変換回路１００を内蔵したマイクロコントローラの一例を示すブロック図である。同図に示されるマイクロコントローラ２００は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成されている。マイクロコントローラ２００は、アナログ信号を入力するための入力端子ＩＮと、アナログ／デジタル変換回路１００と、ＣＰＵ１６と、その他の図示されない周辺回路等から構成される。
【００８５】
アナログ／デジタル変換回路１００は、入力端子ＩＮを介して入力されたアナログ信号を、上記の方法によりデジタル信号に変換して出力する。ＣＰＵ１６は、図示されないＲＯＭ等に格納されたプログラムにしたがって、アナログ／デジタル変換回路１００から出力されたデジタル信号を用いて各種データ処理を実行する。例えば、ＣＰＵ１６は、入力端子ＩＮを介して入力されたアナログ信号の変換後のデジタル信号を用いて、目的とするアプリケーションのためにデータ処理を実行するとともに、アナログ／デジタル変換回路１００の故障の有無を診断する診断処理を行う。前記診断処理は、前記データ処理のためのアナログ信号をデジタル信号に変換する毎又は所定の時間間隔で行ってもよいし、そのデジタル信号を利用するデータ処理のうち高い信頼性が要求される所定の処理を行う毎に行ってもよい。以下、前記診断処理について詳細に説明する。
【００８６】
例えばアナログ／デジタル変換機能が正常であれば、入力信号ｘとｙとの間の関係ｙ＝ｆ（ｘ）は、アナログ／デジタル変換の前後において保存され不変である。そこで、ＣＰＵ１６は、前記診断処理として、アナログ／デジタル変換回路１００による変換後の値ｘ＊、ｙ＊に基づいて、変換前の関係ｙ＝ｆ（ｘ）が保存されているかを判別する。当該判別の方法として、例えば以下の２つの方法がある。第１の方法は、変換後の値ｘ＊に基づいて“ｆ（ｘ＊）”を算出し、ｙ＊＝ｆ（ｘ＊）の関係が成り立つか否かを判別する方法である。この方法の場合、変換結果ｘ＊及びｙ＊には量子化誤差が含まれるため、例えばＣＰＵ１６は、｜ｙ＊  −  ｆ（ｘ＊）｜＜εの関係が成立するか否かを判別し、成立する場合には変換前の関係ｙ＝ｆ（ｘ）が保存されていると判断する。なお、“ε”は許容誤差を表す。
【００８７】
第２の方法は、変換後の値ｙ＊に基づいて“ｆ−１（ｙ＊）”を算出し、ｘ＊＝ｆ−１（ｙ＊）の関係が成り立つか否かを判断する方法である。この方法の場合、例えばＣＰＵ１６は、｜ｘ＊  −  ｆ―１（ｙ＊）｜＜εの関係が成立するか否かを判別し、成立する場合には変換前の関係ｙ＝ｆ（ｘ）が保存されていると判断する。前記第２の方法によれば、演算結果ｆ−１（ｙ＊）の値がｘ＊の値にスケーリングされるので、同一の有限語長で表される場合には、ダイナミックレンジ（扱う値と量子化誤差の比）を大きくとることが可能となり、第１の方法に比べて有利である。
【００８８】
上記いずれの方法によっても、アナログ／デジタル変換の前後で入力信号ｘとｙの間の関係が保存されているか否かを確認することができる。上記の判別の結果、入力されたアナログ信号１５（ｘ）の変換結果ｘ＊と演算後のアナログ信号ｙの変換結果ｙ＊との間に所定の関係が成り立つ場合には、入力信号ｘのアナログ／デジタル変換部１０への入力経路およびアナログ／デジタル変換部１０が正常であることを保証することができる。一方、入力されたアナログ信号１５（ｘ）の変換結果ｘ＊と演算後のアナログ信号ｙの変換結果ｙ＊との間に所定の関係が成り立たない場合には、アナログ／デジタル変換回路において以下のいずれかの異常があると判断することができる。例えば、アナログ／デジタル変換部１０の異常、入力端子ＩＮの異常、入力端子ＩＮから第１選択部１１までの信号線の異常、第１選択部１１の異常、入力端子ＩＮから演算部１２までの信号線の異常、演算部１２の異常、及び演算部１２から第１選択部１１までの信号線の異常、である。
【００８９】
以上実施の形態１によれば、アナログ／デジタル変換回路１００に供給される変換対象のアナログ信号１５（ｘ）に基づいて故障診断を行うことができるから、前記アナログ／デジタル変換部１０だけでなく、アナログ信号１５（ｘ）及び演算後のアナログ信号ｙのアナログ／デジタル変換部１０への伝達経路の異常も検出することができる。また、前記演算部１２の演算式は、前述の特許文献４のようにシステムに依存しないので、前述した図３〜図５のように、検出したい故障モードに適した演算式を任意に設定することができるから、アナログ／デジタル変換回路１００のより詳細な故障診断の実現に資する。また、マイクロコントローラ２００において、ＣＰＵ１６も高信頼化のために２重化し、冗長符号で構成するなどして誤り検出機能を備えることで、マイクロコントローラ２００の信頼性をより高めることができる。
【００９０】
≪実施の形態２≫
図７は、実施の形態２に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９１】
同図に示されるアナログ／デジタル変換回路１０１は、実施の形態１に係るアナログ／デジタル変換回路１００の機能に加え、複数のアナログ信号１５＿１〜１５＿ｎ（ｎは２以上の整数）の入力を可能とする。具体的には、アナログ／デジタル変換回路１０１は、入力されたアナログ信号１５＿１〜１５＿ｎのうちいずれか１つの信号を選択して第１選択部１１に出力する第２選択部（ＭＵＸ）１３と、前記アナログ信号１５＿１〜１５＿ｎのうちいずれか１つの信号を選択して演算部１２に出力する第３選択部（ＭＵＸ）１４とを更に有する。第２選択部１３と第３選択部１４は、選択信号ＳＥＬによって選択する信号を決定する。前記選択信号ＳＥＬは、例えば、外部（例えばＣＰＵ１６）から供給されてもよいし、レジスタの値によって指示されてもよい。第２選択部１３と第３選択部１４は、前記選択信号ＳＥＬにしたがって、例えばアナログ信号１５＿１〜１５＿ｎのうち同一のアナログ信号を選択して出力する。これにより、アナログ信号１５＿１〜１５＿ｎのうちいずれかのアナログ信号ｘと、その信号ｘに対応する演算結果ｙが第１選択部１１に入力され、アナログ／デジタル変換部１０によって夫々の信号の変換結果ｘ＊、ｙ＊が生成されて出力される。
【００９２】
図８は、前記アナログ／デジタル変換回路１０１を内蔵したマイクロコントローラの一例を示すブロック図である。同図に示されるマイクロコントローラ２０１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成されている。マイクロコントローラ２０１は、複数のアナログ信号１５＿１〜１５＿ｎを入力するための入力端子ＩＮ＿１〜ＩＮ＿ｎと、アナログ／デジタル変換回路１０１と、ＣＰＵ１６と、その他の図示されない周辺回路等から構成される。アナログ／デジタル変換回路１０２は、入力端子ＩＮ＿１〜ＩＮ＿１５を介して入力されたアナログ信号１５＿１〜１５＿ｎのうち何れかの信号を上記の方法によりデジタル信号に変換して出力する。ＣＰＵ１６は、マイクロコントローラ２００と同様に、入力端子ＩＮ＿１〜ＩＮ＿１５を介して入力されたアナログ信号１５＿１〜１５＿ｎの変換後のデジタル信号を用いたデータ処理の他に、前記診断処理を行う。
【００９３】
これによれば、複数のアナログ信号が入力可能なアナログ／デジタル変換回路１０１において、変換部１０だけでなく、アナログ信号１５＿１〜１５＿ｎのアナログ／デジタル変換部１０への伝達経路（第２選択部１３、第１選択部１１、及びアナログ信号１５＿１〜１５＿ｎ及び信号ｘを伝達するための信号線）の異常、及び演算後のアナログ信号ｙのアナログ／デジタル変換部１０への伝達経路（第３選択部１４、第１選択部１１、及びアナログ信号１５＿１〜１５＿ｎ及び信号ｘ、ｙを伝達するための信号線）の異常も検出することができる。また、実施の形態１のアナログ／デジタル変換回路１００と同様に、前記演算部１２の演算式は、前述の特許文献４のようにシステムに依存しないので、検出したい故障モードに適した演算式を任意に設定することができるから、アナログ／デジタル変換回路１０１のより詳細な故障診断の実現に資する。
【００９４】
図９は、前記アナログ／デジタル変換回路１０１を内蔵したマイクロコントローラの別の一例を示すブロック図である。マイクロコントローラ２０２は、マイクロコントローラ２０１と異なり、第２選択部１３にアナログ信号１５＿１〜１５＿ｎを入力するための入力端子ＩＮＡ＿１〜ＩＮＡ＿ｎと、第３選択部１４にアナログ信号１５＿１〜１５＿ｎを入力するための入力端子ＩＮＢ＿１〜ＩＮＢ＿ｎとを別個に備える。例えば、マイクロコントローラ２０２の外部において、入力端子ＩＮＡ＿１と入力端子ＩＮＢ＿１が電気的に接続されてアナログ信号１５＿１が入力され、入力端子ＩＮＡ＿ｎと入力端子ＩＮＢ＿ｎが電気的に接続されてアナログ信号１５＿ｎが入力される。これによれば、図８のマイクロコントローラ１０３による診断機能に加え、例えば、入力端子ＩＮＡ＿ｎが故障して固定値の信号しかアナログ／デジタル変換回路１０２に入力されない場合であっても、その故障を検出することができ、より詳細な故障診断が可能となる。
【００９５】
≪実施の形態３≫
図１０は、実施の形態３に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００及び１０１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９６】
同図に示されるアナログ／デジタル変換回路１０２は、実施の形態２に係るアナログ／デジタル変換回路１０１と異なり、複数のアナログ信号１５＿１〜１５＿ｎのうち一部のアナログ信号入力１５＿１〜１５＿ｋ（ｋは１以上の整数）の診断を可能とする。具体的には、アナログ／デジタル変換回路１０２は、アナログ信号１５＿１〜１５＿ｎを入力し、いずれか１つの信号を選択して第１選択部１１に出力する第２選択部（ＭＵＸ）１３と、前記アナログ信号１５＿１〜１５＿ｎのうち一部のアナログ信号入力１５＿１〜１５＿ｋを入力し、いずれか１つの信号を選択して演算部１２に出力する第３選択部（ＭＵＸ）１７とを有する。第２選択部１３及び第３選択部１７は、例えば、前記選択信号ＳＥＬにしたがって信号を選択し、選択したアナログ信号ｘを出力する。第３選択部１７は、例えば、第２選択部１３において前記一部のアナログ信号入力１５＿１〜１５＿ｋのうちいずれかの信号が選択された場合には、当該選択された信号と同一の信号を選択して出力する。
【００９７】
例えば、入力する信号のうち一部のアナログ信号のアナログ／デジタル変換機能の正常性を保証することが求められる場合には、全てのアナログ信号１５＿１〜１５＿ｎを第３選択部１７に入力するのではなく、アナログ／デジタル変換回路１０２のように、前記アナログ／デジタル変換機能の正常性が求められる一部のアナログ信号１５＿１〜１５＿ｋだけを診断対象として第３選択部１７に入力すればよい。したがって、実施の形態３に係るアナログ／デジタル変換回路１０２によれば、前記第３選択部１７の回路規模を抑えつつ、実施の形態２のアナログ／デジタル変換回路１０１と同様に、より詳細な診断を行うことができる。
【００９８】
≪実施の形態４≫
図１１は、実施の形態４に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００乃至１０２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９９】
同図に示されるアナログ／デジタル変換回路１０３は、実施の形態２に係るアナログ／デジタル変換回路１０１の機能に加え、入力されたアナログ信号をサンプルホールドする機能を備える。具体的には、アナログ／デジタル変換回路１０３は、第２選択部１３から出力されたアナログ信号をサンプルホールドする第１サンプルホールド回路１８＿ｘと、演算部１２から出力された演算結果ｙをサンプルホールドする第２サンプルホールド回路１８＿ｙとを更に有する。
【０１００】
図１２は、アナログ／デジタル変換回路に入力される入力信号１５が時間とともに変化する場合のアナログ信号ｘと演算結果ｙの特性の一例を示す説明図である。同図に示されるようにアナログ信号ｘが時間と共に変化する場合、演算結果ｙも時間とともに変化する。このような場合にアナログ／デジタル変換回路の故障診断を行うには、変換部１０によってアナログ／デジタル変換されるアナログ信号ｘと演算結果ｙが、同一のタイミングで取得される必要がある。例えば、図１２のタイミングｔ１において、第１サンプルホールド回路１８＿ｘがアナログ信号ｘをサンプルホールドし、同一のタイミングで第２サンプルホールド回路１８＿ｙが演算結果ｙをサンプルホールドする。そして、変換部１０が、サンプルホールドされたアナログ信号ｘ、ｙのアナログ／デジタル変換を行う。
【０１０１】
実施の形態１のように、例えば“ｆ（ｘ＊）”とｙ＊との差分が許容誤差εより大きいか否かを判別することによってアナログ／デジタル変換回路の故障診断を行う場合、仮に第１サンプルホールド回路１８＿ｘ及び第２サンプルホールド回路１８＿ｙがないとすると、アナログ信号ｘとそれに対応する演算結果ｙを取得するタイミングのずれを考慮して前記許容誤差εを決定する必要がある。アナログ／デジタル変換回路１０３によれば、第１サンプルホールド回路１８＿ｘ及び第２サンプルホールド回路１８＿ｙによって、同一のタイミングにおけるアナログ信号ｘとそれに対応する演算結果ｙを得ることができるので、信号の時間変化に起因する誤差を小さくすることができる。これにより、前記許容誤差εを小さく設定することができ、且つ診断の精度を向上させることができる。
【０１０２】
また、アナログ／デジタル変換回路１０３の演算式として、前述の図２に示される関数Ｃの演算式を採用する場合、第２サンプルホールド回路１８＿ｙのＯＰアンプと、演算式Ｃを実現する演算部１２のＯＰアンプを供用することが可能である。
【０１０３】
図１３は、第２サンプルホールド回路１８＿ｙのＯＰアンプを供用した演算部１２＿４の回路構成の一例を示す回路図である。同図に示されるように、演算部１２＿４は、演算機能とサンプルホールド機能を備える。具体的には、演算部１２＿４は、サンプルホールド機能をＯＰアンプ１２３１、容量Ｃ、及びスイッチＳＷ＿ＳＨによって実現し、演算機能を抵抗Ｒｉ、抵抗Ｒｆ、スイッチＳＷ＿ＳＨ、及びＯＰアンプ１２３１によって実現する。これによれば、第２サンプルホールド回路１８＿ｙと演算部１２の夫々についてＯＰアンプを容易する必要がないので、サンプルホールド回路１８＿ｙの追加に伴う回路規模の増大を抑えることが可能となる。
【０１０４】
≪実施の形態５≫
図１４は、実施の形態５に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００乃至１０３と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１０５】
同図に示されるアナログ／デジタル変換回路１０４は、実施の形態４において演算部１２の後段に設けていた第２サンプルホールド回路１８＿ｙを演算部１２の前段に設けた構成とされる。
【０１０６】
これによれば、実施の形態４に係るアナログ／デジタル変換回路１０３の機能に加え、演算部１２における演算により遅延が発生する場合であっても、同一のタイミングにおけるアナログ信号ｘとそれに対応する演算結果ｙを得ることができるので、信号の時間変化に起因する誤差をより小さくすることができる。
【０１０７】
≪実施の形態６≫
図１５は、実施の形態６に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００乃至１０４と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１０８】
同図に示されるアナログ／デジタル変換回路１０５は、実施の形態５のアナログ／デジタル変換回路１０４の機能に加え、アナログ／デジタル変換回路１０５に入力される複数のアナログ信号を同時にサンプリングする機能を備える。具体的には、入力されたアナログ信号１５＿１〜１５＿ｎを選択するための複数の第２選択部１３＿１〜１３＿ｍ（ｍは２以上の整数）と、前記第２選択部１３＿１〜１３＿ｍによって選択された夫々のアナログ信号をサンプルホールドするための複数のサンプルホールド回路１８＿１〜１８＿ｍを更に備える。サンプルホールド回路１８＿１〜１８＿ｍによってサンプリングされた複数のアナログ信号は第１選択部１１に入力される。前記第３選択部１４は、前記第２選択部１３＿１〜１３＿ｍによって選択された信号のうち何れか１つの信号と同一の信号を選択して、サンプルホールド回路１８＿ｙに出力する。例えば、前記第３選択部１４は、あるサンプリングのタイミングでは第２選択部１３＿１で選択された信号と同一の信号を選択して出力し、次のサンプリングのタイミングでは第２選択部１３＿２で選択された信号と同一の信号を選択して出力するというように、サンプリングのタイミング毎に選択する信号を順次変更して出力する。第３選択部１４で選択された信号は第２サンプルホールド回路１８＿ｙに入力され、複数のサンプルホールド回路１８＿１〜１８＿ｍと同一のタイミングでサンプルホールドされる。
【０１０９】
上記回路構成により、例えば、あるタイミングでは第２選択部１３＿１で選択されたアナログ信号の診断を行い、次のタイミングでは第２選択部１３＿２で選択されたアナログ信号の診断を行うというように、入力されるアナログ信号毎に順次診断を行うことができる。これにより、複数のアナログ信号を同時にサンプリングする機能を備えるアナログ／デジタル変換回路においても、同時にサンプリングする信号の数に応じて第２サンプルホールド回路１８＿ｙを増やす必要がないから、サンプルホールド機能の追加に伴う回路規模の増大を抑えることができる。
【０１１０】
≪実施の形態７≫
図１６は、実施の形態７に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００乃至１０５と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１１１】
同図に示されるアナログ／デジタル変換回路１０６は、逐次比較型のアナログ／デジタル変換回路を構成する変換部２１を備える。前記変換部２１の回路構成は、例えば、前述した図３０に示される逐次比較型のアナログ／デジタル変換回路５０と同一とされる。アナログ／デジタル変換回路１０６は、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、診断のための演算式ｆ（ｘ）を切り替える機能を備える。これにより、逐次比較型のアナログ／デジタル変換回路の一部を構成するデジタル／アナログ変換器におけるスタックアット故障の検出精度を向上させる。以下、スタックアット故障の検出方法について説明する。
【０１１２】
先ず、逐次比較型のアナログ／デジタル変換回路がアナログ／デジタル変換前のｘとｙとの間の関係を満足する不正な変換結果ｘ＊、ｙ＊を出力する場合について、図１７及び図１８を用いて説明する。
【０１１３】
図１７には、逐次比較レジスタ５０３のＬＳＢからｋ（＝ｎ−２）ビット目に対応するデジタル／アナログ変換器５０４のスイッチＳＷｋにおいてスタックアット０故障が発生した場合における、０＜ｕ＜Ｖｒｅｆとなる入力範囲のアナログ／デジタル変換特性が例示される。同図に示されるように、０＜ｕ＜Ｖｒｅｆとなる入力範囲では、前述の図３２に示されるアナログ／デジタル変換結果に異常が発生する区間Ｄが、４回繰り返される。また、任意のｋについて２（ｎ−ｋ）回繰り返される。
【０１１４】
アナログ／デジタル変換回路に入力された信号が、例えばｘと２ｘ／３の場合には、同図に示されるように、夫々のアナログ／デジタル変換結果が［＊…＊１１…１］のように平坦となる領域に当たる場合がある。この場合に、仮に演算部２４による演算式を“ｙ＝ｆ（ｘ）＝２ｘ／３”とすると、アナログ信号ｘの変換結果ｘ＊と演算結果ｙの変換結果ｙ＊（＝２ｘ／３＊）との間に前記演算式ｙ＝２ｘ／３の関係が成立する可能性があり、スタックアット故障に起因するアナログ／デジタル変換回路の異常を検出できない虞がある。
【０１１５】
図１８は、スタックアット０故障が発生した場合の逐次比較型アナログ／デジタル変換器の変換特性の別の一例を示す説明図である。同図には、図１７と同様に、ｋ＝ｎ−２とした場合のアナログ／デジタル変換特性に加え、演算部２４による演算式を“ｙ＝ｆ（ｘ）＝Ｖｒｅｆ−ｘ”とした場合のアナログ／デジタル変換特性が示される。演算式を“ｙ＝ｆ（ｘ）＝Ｖｒｅｆ−ｘ”とした場合、ｘ＝Ｖｒｅｆ／２のときにｙ＝ｘとなり、変換結果ｘ＊、ｙ＊の値が［＊…＊＆０…０］のように一致して不定となる領域があるため、スタックアット故障に起因するアナログ／デジタル変換回路の異常を検出できない虞がある。
【０１１６】
上記図１７及び図１８に示したように、逐次比較型アナログ／デジタル変換回路では、演算部２４の演算式ｆ（ｘ）によっては、アナログ／デジタル変換前のｘとｙとの間の関係を満足する不正な変換結果ｘ＊、ｙ＊を出力する可能性があり、デジタル／アナログ変換器５０４のスタックアット故障を検出できない虞がある。このことについて更に詳述する。
【０１１７】
図１７、図１８、図３２、及び図３３おいて、逐次比較型のデジタル／アナログ変換器５０４におけるスタックアット故障によりアナログ／デジタル変換結果に異常が発生する入力信号ｕの周期をＤとする。このとき、逐次比較レジスタ５０３のＬＳＢからｋビット目（ＬＳＢを０ビット目とする）に対応するスイッチＳＷｋでスタックアット０故障が発生した場合には、図１７、図１８、及び図３２に示されるように、“（ｊ・Ｄ−Ｄ／２）＜ｕ＜ｊ・Ｄ”となる入力信号ｕの範囲において、ｕの値によらずアナログ／デジタル変換結果ｕ＊が一定値となる異常（アナログ／デジタル変換特性が平坦となる領域）が発生する。ただし、ｊは１以上の整数であり、ＤはＶｒｅｆ×２−ｋである。
【０１１８】
一方、スタックアット１故障の発生時には、図３３に示されるように、“ｊ・Ｄ＜ｕ＜（ｊ・Ｄ＋Ｄ／２）”となる入力信号の範囲において、ｕの値によらずアナログ／デジタル変換結果ｕ＊が一定値となる異常（アナログ／デジタル変換特性が平坦となる領域）が発生する。
【０１１９】
ここで、ｕ＝ｊ・Ｄを代表点とすると、アナログ信号ｘが“ｘ＝ｊ１・Ｄ”であり、演算部２４による演算結果ｙが“ｙ＝ｊ２・Ｄ”であるとき、変換結果が一定値となる異常が発生し、且つアナログ信号ｘの変換結果ｘ＊と演算結果ｙの変換結果ｙ＊との間で前記演算式の関係を満足するため、アナログ／デジタル変換結果ｕ＊の異常を検出することができない。なお、ｊ１及びｊ２は１以上の整数である。
【０１２０】
以上のことから、ｘ＝ｊ１・Ｄ、及びｙ＝ｊ２・Ｄの関係の関係を満たすｊ１とｊ２が存在しないように演算式ｆ（ｘ）＝ａｘ  ＋  ｂにおける定数ａ，ｂの値を定めれば、デジタル／アナログ変換器１０４のスタックアット故障を検出することができる。具体的には、ｘ＝ｊ１・Ｄ、及びｙ＝ｊ２・Ｄを式ｆ（ｘ）＝ａｘ  ＋  ｂに代入してａについて解くと、“ａ＝（ｊ２−Ｄ／ｂ）／ｊ１”となり、この関係式を満たすｊ１及びｊ２が存在しないように、定数ａ，ｂの値を定めればよい。
【０１２１】
そこで、実施の形態７に係るアナログ／デジタル変換回路１０６では、図１６に示すように演算部２４の演算式ｆ（ｘ）を可変する。例えば、演算式として、第１の演算式“ｙ１＝ｆ１（ｘ）＝ａ１ｘ＋ｂ１”と、第２の演算式“ｙ２＝ｆ２（ｘ）＝ａ２ｘ＋ｂ２“の少なくとも２組の演算式を切り替え可能とする。これにより、アナログ信号ｘと、アナログ信号ｘの演算結果ｙ１及びｙ２についてアナログ／デジタル変換を行うことができ、変換結果ｘ＊、ｙ１＊、及びｙ２＊を用いてアナログ／デジタル変換回路の故障診断を行うことができる。これによれば、”ａ１＝（ｊ２−Ｄ／ｂ１）／ｊ１“及び、ａ２＝（ｊ２−Ｄ／ｂ２）／ｊ１”を同時に満足するｊ１及びｊ２が存在するときは、デジタル／アナログ変換器５０４のスタックアット故障を検出できないが、それ以外の場合には、スタックアット故障を検出することができる。すなわち、”ａ１＝（ｊ２−Ｄ／ｂ１）／ｊ１“及び、ａ２＝（ｊ２−Ｄ／ｂ２）／ｊ１が同値でなければ、同時に満足するｊ１及びｊ２は存在せず、デジタル／アナログ変換器５０４のスタックアット故障を検出できる。
【０１２２】
図１９は、スタックアット０故障発生時において、演算式を切り替えた場合のアナログ／デジタル変換結果の一例を示す説明図である。同図には、逐次比較レジスタ１０３のＬＳＢからｋ（＝ｎ−２）ビット目に対応するスイッチＳＷｎ−２でスタックアット０故障が発生した場合のアナログ／デジタル変換特性が示される。同図に示されるように、演算式をｆ（ｘ）＝ｘ／２とした場合には、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換（ｘ／２）＊との間に変換前のｆ（ｘ）＝ｘ／２の関係が成り立つため、スタックアット故障を検出することができない。一方、演算式をｆ（ｘ）＝ｘ／３とした場合には、（ｘ／３）のアナログ／デジタル変換結果がｙａ＊であれば、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換ｙａ＊との間に変換前のｆ（ｘ）＝ｘ／３の関係が成り立たないため、スタックアット故障を検出することができる。また、（ｘ／３）のアナログ／デジタル変換結果がｙｂ＊であっても、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換ｙｂ＊との間に変換前のｆ（ｘ）＝ｘ／３の関係が成り立たないため、スタックアット故障を検出することができる。
【０１２３】
図２０は、スタックアット１故障発生時において、演算式を切り替えた場合のアナログ／デジタル変換結果の一例を示す説明図である。同図には、逐次比較レジスタ１０３のＬＳＢからｋ（＝ｎ−２）ビット目に対応するスイッチＳＷｎ−２でスタックアット１故障が発生した場合のアナログ／デジタル変換特性が示される。同図に示されるように、演算式をｆ（ｘ）＝ｘ／２とした場合には、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換（ｘ／２）＊との間に変換前のｆ（ｘ）＝ｘ／２の関係が成り立つため、スタックアット故障を検出することができない。一方、演算式をｆ（ｘ）＝２ｘ／３とした場合には、（２ｘ／３）のアナログ／デジタル変換結果がｙｃ＊であれば、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換ｙｃ＊との間に変換前のｆ（ｘ）＝２ｘ／３の関係が成り立たないため、スタックアット故障を検出することができる。また、（２ｘ／３）のアナログ／デジタル変換結果がｙｄ＊であっても、アナログ／デジタル変換ｘ＊とアナログ／デジタル変換ｙｄ＊との間に変換前のｆ（ｘ）＝２ｘ／３の関係が成り立たないため、スタックアット故障を検出することができる。
【０１２４】
以上のように、演算部２４の第１の演算式を例えばｙ１＝ｘ／２とし、第２の演算式を例えばｙ２＝ｘ／３又は２ｘ／３として切り替えることで、スタックアット故障を検出する精度を上げることができる。
【０１２５】
演算部２４における演算式の切り替えを実現するための回路構成例を図２１及び図２２に例示する。
【０１２６】
図２１は、演算式ｆ（ｘ）の定数ａを可変する回路構成の一例を示す回路図である。同図に示されるように、演算部２４＿１は、アナログ信号ｘが供給されるノードとグラウンドとの間に抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３を直列に接続し、抵抗Ｒ１と抵抗Ｒ２が接続されるノードから演算結果ｙを出力する。また、抵抗Ｒ３と並列にスイッチＳＷを設け、スイッチを制御信号ＣＴＲＬでオン・オフすることで抵抗比を切り替える。前記制御信号ＣＴＲＬは、例えば、外部（例えばＣＰＵ１６）から供給されてもよいし、レジスタの値によって切り替えてもよい。これによれば、スイッチＳＷがオフ状態のときは、“ａ＝（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）”となり、スイッチＳＷがオン状態のときは、“ａ＝Ｒ２／（Ｒ１＋Ｒ２）”となる。
【０１２７】
図２２は、演算式ｆ（ｘ）の定数ｂを可変する回路構成の一例を示す回路図である。同図に示されるように、演算部２４＿２は、アナログ信号ｘが供給されるノードとスイッチＳＷ間に抵抗Ｒ１、及び抵抗Ｒ２を直列に接続し、抵抗Ｒ１と抵抗Ｒ２が接続されるノードから演算結果ｙを出力する。また、スイッチＳＷは前記抵抗Ｒ２の他のノードの接続先をグラウンド電圧側のノードと基準電圧Ｖｒｅｆ側のノードとの間で切り替える。これによれば、定数ａを“Ｒ２／（Ｒ１＋Ｒ２）”と一定の値とし、スイッチＳＷをグラウンド電圧側に接続することで“ｂ＝０”とし、スイッチＳＷを基準電圧Ｖｒｅｆ側に接続することで“ｂ＝Ｒ１／（Ｒ１＋Ｒ２）”とする。以上のように演算部２４を図２１又は図２２に示す回路構成によって実現することにより、演算部２４の回路規模の増大を抑えつつ、演算式の切り替えを実現することができる。
【０１２８】
以上実施の形態７に係るアナログ／デジタル変換回路１０６によれば、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、逐次比較型のアナログ／デジタル変換回路におけるデジタル／アナログ変換器のスタックアット故障を検出する精度を向上させることができるから、アナログ／デジタル変換回路１０６の信頼性をより向上させることができる。
【０１２９】
≪実施の形態８≫
図２３は、実施の形態８に係るアナログ／デジタル変換回路の一例を示すブロック図である。アナログ／デジタル変換回路１００乃至１０６と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１３０】
同図に示されるアナログ／デジタル変換回路１０７は、逐次比較型のアナログ／デジタル変換回路を構成する変換部２２を備える。アナログ／デジタル変換回路１０７は、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、前記スタックアット故障を検出するための残差監視部５０６を備える。
【０１３１】
図２４は、変換部２２の回路構成の一例を示すブロック図である。
【０１３２】
同図に示されるように、変換部２２は、サンプルホールド回路（Ｓ／Ｈ）５０１、比較回路（ＣＭＰ）５０２、逐次比較レジスタ（ＳＡＲ）５０３、デジタル／アナログ変換器（Ｄ／Ａ）５０４、及び残差監視部（Ｅ＿ＣＨＫ）５０６を有する。入力信号としてのアナログ信号ｕが変換部２２に入力されると、サンプルホールド回路５０１がその信号をサンプルホールドする。サンプルホールドされた信号は比較回路５０２に入力される。比較回路５０２は、前記サンプルホールドされた信号と、デジタル／アナログ変換器５０４から出力されたアナログ信号とを比較し、比較結果を逐次比較レジスタ５０３に出力する。逐次比較型レジスタ５０３は、比較結果に基づいてレジスタの値をＭＳＢから順次決定し、アナログ／デジタル変換結果ｕ＊を生成する。デジタル／アナログ変換器５０４は、例えば前述した図３１に示されるように、逐次比較レジスタ５０３の値ｕ＊の各ビットに応じたスイッチＳＷｎ〜ＳＷ０と、当該スイッチに接続される抵抗ラダー回路から構成され、逐次比較レジスタ５０３に設定された値に応じたアナログ信号を生成して比較回路５０２に出力する。逐次比較型レジスタ５０３の値がＬＳＢまで決定されるとアナログ／デジタル変換が終了し、そのときの逐次比較レジスタ５０３の値が変換結果ｕ＊として出力される。
【０１３３】
残差監視部５０６は、サンプルホールド回路５０１でサンプルホールドされた信号と、デジタル／アナログ変換器５０４で生成されたアナログ信号とを入力し、それらの信号の差分が所定の許容値より小さいか否かを判定し、判定結果Ｅを出力する。前記判定は、例えば、逐次比較レジスタ５０３の値がＬＳＢまで決定し、変換結果ｕ＊が収束した後に行われる。前記所定の許容値は、１ＬＳＢに相当するアナログ信号の値とするのが理想だが、各回路の誤差及び偏差などを考慮して、数ＬＳＢに相当するアナログ信号の値とすることを推奨する。判定の結果、前記差分が所定の許容値より小さい場合には、例えば、アナログ／デジタル変換が正常に実行されていることを示す判定結果Ｅを出力し、前記差分が所定の許容値より大きい場合には、アナログ／デジタル変換が異常であることを示す判定結果Ｅを出力する。判定結果Ｅは、例えばアナログ／デジタル変換回路１０７が前述したマイクロコントローラ２００〜２０２に適用される場合には、アナログ／デジタル変換回路１０７の診断処理を実行する処理部（例えば、ＣＰＵ１６）に与えられる。
【０１３４】
デジタル／アナログ変換器５０４においてスタックアット故障が発生した場合には、逐次比較レジスタ５０３の値ｕ＊の収束後に、デジタル／アナログ変換器５０４によって生成されたアナログ信号と入力されたアナログ信号ｕの値との間にずれが生ずるので、そのずれを残差監視部５０６によって検出することで、前記スタックアット故障を検出することができる。
【０１３５】
以上実施の形態８に係るアナログ／デジタル変換回路１０７によれば、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、残差監視部５０６によって逐次比較型のアナログ／デジタル変換回路におけるデジタル／アナログ変換器のスタックアット故障を検出することができるから、アナログ／デジタル変換回路１０６の信頼性をより向上させることができる。
【０１３６】
≪実施の形態９≫
図２５は、実施の形態９に係るアナログ／デジタル変換回路の一例を示すブロック図である。同図に示されるアナログ／デジタル変換回路１０８において、アナログ／デジタル変換回路１００乃至１０７と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１３７】
同図に示されるアナログ／デジタル変換回路１０８は、逐次比較型のアナログ／デジタル変換回路を構成する変換部２３を有する。アナログ／デジタル変換回路１０８は、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、前記スタックアット故障が検出可能なアルゴリズムでアナログ／デジタル変換を行う機能を備える。
【０１３８】
前述したように、デジタル／アナログ変換器５０４における逐次比較レジスタ５０３のＬＳＢからｋビット目に対応するスイッチＳＷｋにスタックアット０故障が発生した場合、前記（式１）の範囲のアナログ信号ｕでは、逐次比較レジスタ５０３の値を更新するアルゴリズムによって、正しい変換結果ｕ＊が出力される場合とされない場合がある。このことについて、図２６を用いて更に説明する。
【０１３９】
図２６は、逐次比較型アナログ／デジタル変換回路によるアナログ／デジタル変換処理の一例を示すフロー図である。
【０１４０】
先ず、アナログ信号ｕが変換部２３に入力されてアナログ／デジタル変換が開始されると、逐次比較レジスタ５０５の初期化処理が実行される（Ｓ１）。当該初期化処理により、例えば、逐次比較レジスタ５０３の全てのビットが“０”に設定され、デジタル／アナログ変換器５０４の全てスイッチＳＷ０〜ＳＷｎがグラウンド側に接続される。その後、逐次比較レジスタ５０３の値がＭＳＢから順次決定されるアナログ／デジタル変換処理が開始される。当該アナログ／デジタル変換処理は、例えば次の手順で実行される。先ず、逐次比較レジスタ５０３の目標とする１つのビットｋに“０”又は“１”のいずれか一方が設定され、当該ビットに対応するデジタル／アナログ変換器５０４のスイッチＳＷがグランウンド側又は基準電圧Ｖｒｅｆ側に接続される（Ｓ２）。図２６では、一例として、逐次比較レジスタ５０３の目標とする１つのビットｋに“１”が設定され、当該ビットに対応するデジタル／アナログ変換器５０４のスイッチＳＷが基準電圧Ｖｒｅｆ側に接続される場合を示している。このときのデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）が比較回路５０２に与えられ、比較回路５０２は、サンプルホールド回路５０１によってサンプルホールドされたアナログ信号ｕと、前記与えられた出力値ａ（ｕ＊）との大きさを比較する比較処理を行う（Ｓ３）。当該比較処理の結果、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きい場合には、逐次比較型レジスタ５０３の前記目標とする１つのビットには“１”が保持される（Ｓ４）。その後、前記目標とするビットをｋビットからｋ−１ビットに変更する（Ｓ６）。一方、ステップＳ３の比較処理の結果、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きくない場合には、逐次比較型レジスタ５０３の前記目標とする１つのビットの値が“１”から“０”に変更される（Ｓ５）。その後、前記目標とするビットをｋビットからｋ−１ビットに変更する（Ｓ６）。ステップＳ６の後、逐次比較レジスタ５０３の全てのビットの値が決定されたか否かが判断される（Ｓ７）。全てのビットの値が決定された場合には、アナログ信号ｕのアナログ／デジタル変換処理が終了し、そうでない場合には、次のビットｋ−１の値を決定する処理が、上記と同様の方法で実行される（Ｓ２〜Ｓ６）。
【０１４１】
以上のように、図２６の処理フローに係るアルゴリズムでは、目標とするビットｋの値を決定する際に、当該ビットｋに対応するスイッチＳｗｋをＶｒｅｆ側又はグラウンド側のいずれか一方に接続し、比較回路５０３による比較処理を１度だけ行う。当該アルゴリズムでは、逐次比較レジスタ５０３の１つのビットの値を決定する際に、当該ビットに設定した値に応じたデジタル／アナログ変換結果ａ（ｕ＊）が出力されているか否かを判別しないため、誤ったデジタル／アナログ変換結果ａ（ｕ＊）が出力された場合でも、その値を利用して逐次比較動作が行われる。そのため、仮に、前記目標とするビットｋに対応するスイッチＳＷｋにＶｒｅｆ側に固着するスタックアット１故障が発生している場合、ステップＳ２において前記目標とするビットｋに設定する値が“１”であれば、変換結果ｕ＊のｋビット目の値は正しい値となり、正しい変換結果ｕ＊が出力される。一方、ステップＳ２において前記目標とするビットｋに設定する値が“０”であれば、変換結果ｕ＊のｋビット目の値は誤った値となり、誤った変換結果ｕ＊が出力される。
【０１４２】
そこで、実施の形態６に係る変換部２３は、逐次比較レジスタ５０３の１つのビットの値を決定する際に、当該ビットに“０”と“１”の双方を設定して比較回路５０２による比較動作を行い、その時の入力アナログ信号ｕとデジタル／アナログ変換器の出力ａ（ｕ＊）との大小関係に不合理がないことを確認することで、デジタル／アナログ変換器のスタックアット故障を検出する。
【０１４３】
図２７は、変換部２３によるアナログ／デジタル変換処理の一例を示すフロー図である。
【０１４４】
ステップＳ２までは前述の図２６と同様である。ステップＳ２において、デジタル／アナログ変換器５０４のスイッチＳＷが基準電圧Ｖｒｅｆ側に接続されると、比較回路５０２は、サンプルホールド回路５０１によってサンプルホールドされたアナログ信号ｕと、前記デジタル／アナログ変換器５０４の出力値ａ（ｕ＊）との大きさを比較する第１の比較処理を行う（Ｓ３）。当該比較処理の結果、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きい場合には、逐次比較型レジスタ５０３の前記目標とする１つのビットには“１”が保持される（Ｓ４）。次に、第２の比較処理を実行するため、前記目標とする１つのビットに“０”が設定され、当該ビットに対応するデジタル／アナログ変換器５０４のスイッチＳＷがグラウンド側に接続される（Ｓ１４）。このときのデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）が比較回路５０２に与えられ、比較回路５０２は、サンプルホールド回路５０１によってサンプルホールドされたアナログ信号ｕと、前記与えられた出力値ａ（ｕ＊）との大きさを比較する第２の比較処理を行う（Ｓ１５）。当該比較処理において、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きい場合には、ステップＳ３で行った前記第１の比較処理の結果と整合しないため、デジタル／アナログ変換器５０４の前記目標とする１つのビットに対応するスイッチのスタックアット故障が発生していると判断される（Ｓ１６）。一方、ステップＳ１５の比較処理において、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きくない場合には、ステップＳ３で行った前記第１の比較処理の結果と整合するため、前記目標とする１つのビットに対応するスイッチは正常と判断し、ビットｋの値を“１”に設定して、前記目標とするビットをｋビットからｋ−１ビットに変更する（Ｓ６）。
【０１４５】
また、ステップＳ３の第１の比較処理において、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きくない場合には、逐次比較型レジスタ５０３の前記目標とする１つのビットｋに“０”が設定される（Ｓ５）。これに応じて、当該ビットｋに対応するデジタル／アナログ変換器５０４のスイッチＳＷがグラウンド側に接続される（Ｓ１１）。このときのデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）が比較回路５０２に与えられ、比較回路５０２は、サンプルホールド回路５０１によってサンプルホールドされたアナログ信号ｕと、前記与えられた出力値ａ（ｕ＊）との大きさを比較する第２の比較処理を行う（Ｓ１２）。当該比較処理において、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きくない場合には、ステップＳ３で行った前記第１の比較処理の結果と整合しないため、デジタル／アナログ変換器５０４の前記目標とするビットｋに対応するスイッチのスタックアット故障が発生していると判断される（Ｓ１３）。一方、ステップＳ１２の比較処理において、アナログ信号ｕがデジタル／アナログ変換器５０４の出力値ａ（ｕ＊）よりも大きい場合には、ステップＳ３で行った前記第１の比較処理の結果と整合するため、前記目標とする１つのビットに対応するスイッチは正常と判断し、ビットｋの値を“０”に設定して、前記目標とするビットをｋビットからｋ−１ビットに変更する（Ｓ６）。
【０１４６】
ステップＳ６の後、逐次比較レジスタの全てのビットの値が決定されたか否かが判断される（Ｓ７）。全てのビットの値が決定された場合には、アナログ信号ｕのアナログ／デジタル変換処理が終了し、そうでない場合には、次のビットｋ−１の値を決定する処理が上記と同様の方法で実行される（Ｓ２〜Ｓ１２）。以上図２７の処理フローに係るアルゴリズムによれば、デジタル／アナログ変換器５０４におけるスタックアット故障を検出することができる。
【０１４７】
図２８は、変換部２３の回路構成の一例を示すブロック図である。同図に示されるように、変換部２３は、サンプルホールド回路（Ｓ／Ｈ）５０１、比較回路（ＣＭＰ）５０２、逐次比較レジスタ（ＳＡＲ）５０３、及びデジタル／アナログ変換器（Ｄ／Ａ）５０４に加え、レジスタ５０５を備える。前記レジスタ５０５には、逐次比較レジスタの値を更新するためのアルゴリズムを指定する値が設定される。例えば、前述の図２６に示したアルゴリズムを指定する値や図２７に示したアルゴリズムを指定する値が設定される。逐次比較レジスタ５０３は、前記レジスタ５０５に設定された値に応じたアルゴリズムで値を更新する。これによれば、例えば以下のような動作モードの切り替えが可能となる。例えば、アナログ／デジタル変換回路１０８の起動時等にアナログ／デジタル変換回路の故障診断を行うためのテストモードで動作させる場合には、前記レジスタ５０５に図２７の処理フローに係るアルゴリズムを指示する値を設定し、アナログ／デジタル変換を実行させる。その後、通常の動作モードに移行する場合には、前記レジスタ５０５の値を変更し、図２６の処理フローに係るアルゴリズムでアナログ／デジタル変換を実行させる。このように前記レジスタ５０５によってアルゴリズムの切り替えを可能とすることで、テストモード時にはスタックアット故障の検出が可能な故障診断を行うことができ、通常の動作モードでは、アナログ／デジタル変換処理に要する時間の増大を抑えることが可能性となる。
【０１４８】
以上実施の形態９に係るアナログ／デジタル変換回路１０８によれば、実施の形態５に係るアナログ／デジタル変換回路１０４の機能に加え、逐次比較型のアナログ／デジタル変換回路におけるデジタル／アナログ変換器のスタックアット故障を検出することができるから、アナログ／デジタル変換回路１０６の信頼性をより向上させることができる。また、レジスタ５０５によって、アナログ／デジタル変換処理のアルゴリズムを切り替え可能とすることで、前述のように要求される信頼性に応じてアナログ／デジタル変換回路１０６の動作モードを切り替えることが可能となる。
【０１４９】
≪実施の形態１０≫
図２９は、実施の形態１０に係る、アナログ／デジタル変換回路の診断機能を内蔵したマイクロコントローラの一例を示すブロック図である。同図において、アナログ／デジタル変換回路１００乃至１０８及びマイクロコントローラ２００乃至２０２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【０１５０】
同図に示されるマイクロコントローラ２０３は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成されている。前記マイクロコントローラ２０３は、アナログ／デジタル変換回路の故障診断を行う専用のハードウェアロジックを備える。具体的には、前記マイクロコントローラ２０３は、入力端子ＩＮ＿１〜ＩＮ＿ｎ、アナログ／デジタル変換回路１０１、診断部２５、ＣＰＵ１６、及びその他の図示されない周辺回路等から構成される。同図では、マイクロコントローラ２０３が内蔵するアナログ／デジタル変換回路として実施の形態２に係るアナログ／デジタル変換回路１０１を代表的に例示しているが、これに限られず、前記アナログ／デジタル変換回路１００乃至１０８のいずれも適用可能である。
【０１５１】
診断部２５は、アナログ／デジタル変換回路１０１から出力された変換結果ｘ＊及びｙ＊に基づいて、アナログ／デジタル変換機能の故障の有無を診断する診断処理を行い、診断結果を出力する。前記診断処理は、実施の形態１で示した方法と同様の方法により実現され、診断結果は例えばＣＰＵ１６に通知される。前記診断処理は、前記データ処理のためのアナログ信号をデジタル信号に変換する毎又は所定の時間間隔で行ってもよいし、そのデジタル信号を利用するデータ処理のうち高い信頼性が要求される所定の処理を行う毎に行ってもよい。
【０１５２】
マイクロコントローラ２０３によれば、アナログ／デジタル変換機能の診断処理をＣＰＵ１６ではなく診断部２５が行うから、ＣＰＵ１６の処理負担を増加させることなく、アナログ／デジタル変換機能のより詳細な故障診断が可能となる。なお、前記診断部２５をマイクロコントローラ２０３とは別の回路モジュールに構成することも可能である。これによれば、故障の診断対象と診断主体の独立性が担保されるため、より高い信頼性を要求する安全規格に適合させることも可能となる。
【０１５３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５４】
例えば、実施の形態７において、ｘ＝ｊ１・Ｄ、及びｙ＝ｊ２・Ｄの関係の関係を満たす整数ｊ１、ｊ２が存在しないように定数ａ、ｂをの値を定める方法として、２つの演算式ｆ（ｘ）を切り替える方法を例示したが、これに限られず、演算式ｆ（ｘ）の定数ａを整数比で表せない無理数とすることによっても、デジタル／アナログ変換器のスタックアット故障を検出することができる。
【０１５５】
また、実施の形態２において、マイクロコントローラ２０１、２０２に内蔵されるアナログ／デジタル変換回路としてアナログ／デジタル変換回路１０１を代表的に例示しているが、これに限られず、前記アナログ／デジタル変換回路１０２乃至１０８のいずれも適用可能である。
【符号の説明】
【０１５６】
１００〜１０８  アナログ／デジタル変換回路
１５、１５＿１〜１５＿ｎ、１５＿ｋ、２０＿１〜２０＿ｎ  入力信号
ｘ  アナログ信号
ｙ  演算結果
１０  変換部
１１  第１選択部
１２、１２＿１〜１２＿４  演算部
Ａ、Ｂ、Ｃ、Ｄ、Ｉ  １次関数
Ｒｉ、Ｒｆ、Ｒ１〜Ｒ３  抵抗
Ｃ  容量
Ｖｒｅｆ、Ｖａ  基準電圧
１２３１  ＯＰアンプ
ＳＷ＿ＳＨ  スイッチ
ＩＮ、ＩＮ＿１〜ＩＮ＿ｎ、ＩＮＡ＿１〜ＩＮＡ＿ｎ、ＩＮＢ＿１〜ＩＮＢ＿ｎ  入力端子
１６  ＣＰＵ
２００〜２０３  マイクロコントローラ
ＳＥＬ  選択信号
１３、１３＿１〜１３＿ｍ  第２選択部
１４、１７  第３選択部
１８＿ｘ、１８＿１〜１８＿ｍ  第１サンプルホールド回路
１８＿ｙ  第２サンプルホールド回路
２１、２２、２３、５０  変換部
２４  演算部
ＳＷＡ、ＳＷＢ  スイッチ
ＣＴＲＬ  制御信号
５０１  サンプルホールド回路（Ｓ／Ｈ）
５０２  比較回路（ＣＭＰ）
５０３  逐次比較レジスタ（ＳＡＲ）
５０４  デジタル／アナログ変換器（Ｄ／Ａ）
ＳＷ０〜ＳＷｎ  スイッチ
５０６  残差監視部（Ｅ＿ＣＨＫ）
Ｅ  判定結果
ｕ  入力信号（アナログ）
ｕ＊  変換結果（デジタル）
５０５  レジスタ
２５  診断部
【図１】
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【図２】
2013042277.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
2013042277.tif 000012
【図７】
2013042277.tif 000013
【図８】
2013042277.tif 000014
【図９】
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【図１０】
2013042277.tif 000016
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2013042277.tif 000023
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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