(57)【要約】【課題】より小さな容量のキャパシタで、安定なバイアス電圧を供給できるバイアス回路を提供する。【解決手段】バイアス回路が、負電源に接続されたソースを有するＮＭＯＳトランジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ１のドレインに接続されたゲートと、バイアス出力ノードＮＯＵＴに接続されたソースと、正電源に接続されたドレインとを有するＮＭＯＳトランジスタＭＮ３と、バイアス出力ノードＮＯＵＴに接続されたソースと、負電源に接続されたドレインと、ＮＭＯＳトランジスタＭＮ１のドレインに接続されたゲートとを有するＰＭＯＳトランジスタＭＰ３と、ＮＭＯＳトランジスタＭＮ１のドレインに定電流を供給する定電流源Ｉ１と、ＮＭＯＳトランジスタＭＮ１のドレインとゲートの間に接続された位相補償容量Ｃと、バイアス出力ノードＭＯＵＴから負電源に定電流を流す定電流源Ｉ２とを具備する。【選択図】図１
2013207602.tif 000002
【特許請求の範囲】
【請求項１】
負荷に接続されるバイアス出力ノードにバイアス電圧を生成するバイアス回路であって、
負電源に接続されたソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、正電源に接続されたドレインとを有する第２ＮＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記負電源に接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに定電流を供給する第１定電流源と、
前記第１ＮＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、
前記バイアス出力ノードから前記負電源に電流を流す経路を提供する回路素子
とを具備する
バイアス回路。
【請求項２】
請求項１に記載のバイアス回路であって、
前記回路素子が、前記バイアス出力ノードから前記負電源に定電流を流す第２定電流源を備えている
バイアス回路。
【請求項３】
請求項１又は２に記載のバイアス回路であって、
前記第１ＮＭＯＳトランジスタと第２ＮＭＯＳトランジスタの少なくとも一方が、ディプレッション型ＮＭＯＳトランジスタである
バイアス回路。
【請求項４】
請求項１乃至３のいずれかに記載のバイアス回路であって、
更に、第１ＮＭＯＳトランジスタのソースと前記負電源の間に接続された、ダイオード接続されたＮＭＯＳトランジスタを備えている
バイアス回路。
【請求項５】
請求項１乃至３のいずれかに記載のバイアス回路であって、
更に、第１ＮＭＯＳトランジスタのソースと前記負電源の間に直列に接続された、複数のダイオード接続されたＮＭＯＳトランジスタを備えている
バイアス回路。
【請求項６】
負荷に接続されるバイアス出力ノードにバイアス電圧を生成するバイアス回路であって、
正電源に接続されたソースを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、負電源に接続されたドレインとを有する第２ＰＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記正電源に接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインから定電流を引き出す第１定電流源と、
前記第１ＰＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、
前記正電源から前記バイアス出力ノードに電流を流す経路を提供する回路素子
とを具備する
バイアス回路。
【請求項７】
バイアス出力ノードにバイアス電圧を生成するバイアス回路と、
前記バイアス電圧をゲートで受け取り、ソースが負電源に接続された少なくとも一の負荷ＮＭＯＳトランジスタ
とを具備し、
前記バイアス回路は、
負電源に接続されたソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、正電源に接続されたドレインとを有する第２ＮＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記負電源に接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに定電流を供給する第１定電流源と、
前記バイアス出力ノードから前記負電源に電流を流す経路を提供する回路素子
とを具備する
半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路であって、
前記少なくとも一の負荷ＮＭＯＳトランジスタが、複数である
半導体集積回路。
【請求項９】
請求項７又は８に記載の半導体集積回路であって、
前記少なくとも一の負荷ＮＭＯＳトランジスタが、それぞれ演算増幅器に集積化されている
半導体集積回路。
【請求項１０】
バイアス出力ノードにバイアス電圧を生成するバイアス回路と、
前記バイアス電圧をゲートで受け取り、ソースが負電源に接続された少なくとも一の負荷ＮＭＯＳトランジスタ
とを具備し、
前記バイアス回路は、
正電源に接続されたソースを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、負電源に接続されたドレインとを有する第２ＰＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記正電源に接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインから定電流を引き出す第１定電流源と、
前記第１ＰＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、
前記正電源から前記バイアス出力ノードに電流を流す経路を提供する回路素子
とを具備する
半導体集積回路。
【請求項１１】
表示パネルと、
前記表示パネルを駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバは、
バイアス出力ノードにバイアス電圧を生成するバイアス回路と、
前記バイアス電圧を受けて動作する、前記表示パネルの配線を駆動する複数の演算増幅器
とを備え、
前記バイアス回路は、
負電源に接続されたソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、正電源に接続されたドレインとを有する第２ＮＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記負電源に接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに定電流を供給する第１定電流源と、
前記第１ＮＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、
前記バイアス出力ノードから前記負電源に電流を流す経路を提供する回路素子
とを具備する
表示装置。
【請求項１２】
表示パネルと、
前記表示パネルを駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバは、
バイアス出力ノードにバイアス電圧を生成するバイアス回路と、
前記バイアス電圧を受けて動作する、前記表示パネルの配線を駆動する複数の演算増幅器
とを備え、
前記バイアス回路は、
正電源に接続されたソースを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、負電源に接続されたドレインとを有する第２ＰＭＯＳトランジスタと、
前記バイアス出力ノードに接続されたソースと、前記正電源に接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインから定電流を引き出す第１定電流源と、
前記第１ＰＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、
前記正電源から前記バイアス出力ノードに電流を流す経路を提供する回路素子
とを具備する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路、半導体集積回路、及び、表示装置に関し、特に、演算増幅器へのバイアス電圧の供給に好適なバイアス回路の構成に関する。
【背景技術】
【０００２】
演算増幅器は、半導体集積回路に集積化されている最も基本的な回路の一つであり、例えば、液晶表示パネルその他の表示パネルを駆動する表示パネルドライバの出力アンプ等、様々な用途に使用される。図１は、演算増幅器の構成の一例を示している。なお、図１の演算増幅器の構成、動作については、米国特許第５，３１１，１４５号に開示されており、また、この特許文献以外にもＣＭＯＳアナログ回路の教科書や著名な文献等に参考回路として記載されている。
【０００３】
図１に図示されている演算増幅器は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプと呼ばれる構成を有している。当該演算増幅器は、ＮＭＯＳトランジスタ差動対（ＭＮ１、ＭＮ２）と、ＰＭＯＳトランジスタ差動対（ＭＰ１、ＭＰ２）とを備えており、これにより、入力端子Ｉｎ＋に入力される入力電圧が負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの全範囲において動作可能である。即ち、ＮＭＯＳトランジスタ差動対が動作しない入力電圧の範囲は、ＰＭＯＳトランジスタ差動対が動作し、逆に、ＰＭＯＳトランジスタ差動対が動作しない入力電圧の範囲はＮＭＯＳトランジスタ差動対が動作し、これにより、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作が実現されている。以下、図１の演算増幅器について詳細に説明する。
【０００４】
図１の演算増幅器の回路構成は、入力段１、中間段２、出力段３と大きく３つに分けられる。入力段１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成されるＮＭＯＳトランジスタ差動対と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されるＰＭＯＳトランジスタ差動対とを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースが共通接続され、その共通接続ソースと負電源（低位側電源）ＶＳＳとの間に、ＮＭＯＳトランジスタＭＮ３が接続されている。ＮＭＯＳトランジスタＭＮ３のゲートにはバイアス電圧Ｖ１が供給されており、ＮＭＯＳトランジスタＭＮ３は、定電流源として動作をする。同様に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ソースが共通接続されており、その共通接続ソースと正電源（高位側電源）ＶＤＤとの間にＰＭＯＳトランジスタＭＰ３が接続されている。ＰＭＯＳトランジスタＭＰ３のゲートには、バイアス電圧Ｖ２が供給されており、ＰＭＯＳトランジスタＭＰ３は定電流源として動作をする。ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートは、出力端子Ｖｏｕｔに共通に接続され、ＰＭＯＳトランジスタＭＰ２のゲートとＮＭＯＳトランジスタＭＮ２のゲートは、入力端子Ｉｎ＋に共通に接続される。
【０００５】
中間段２は、ＰＭＯＳトランジスタＭＰ４〜ＭＰ７と、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７と浮遊定電流源（Floating Current Source）Ｉを備えている。ＰＭＯＳトランジスタＭＰ４〜ＭＰ７は、一つのフォールデッド・カスコード型カレントミラーを構成している。詳細には、ＰＭＯＳトランジスタＭＰ４、ＭＰ５は、それぞれ、ノードＡ、Ｂに接続されたドレインと、正電源ＶＤＤに共通に接続されたソースと、ＰＭＯＳトランジスタＭＰ６のドレインに共通に接続されたゲートとを有している。ここで、ノードＡは、入力段１のＮＭＯＳトランジスタＭＮ１のドレインに接続されており、ノードＢは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ６は、ノードＡに接続されたソースと、定電流源Ｉの一端に接続されたドレインを備えている。ＰＭＯＳトランジスタＭＰ７は、ノードＢに接続されたソースと、ノードＥに接続されたドレインとを備えている。ここで、ノードＥは、中間段２の出力ノードである。ＰＭＯＳトランジスタＭＰ６、ＭＰ７のゲートは共通接続され、バイアス電圧Ｖ５が供給されている。
【０００６】
ＮＭＯＳトランジスタＭＮ４〜ＭＮ７は、もう一つのフォールデッド・カスコード型カレントミラーを構成している。ＮＭＯＳトランジスタＭＮ４、ＭＮ５は、それぞれ、ノードＣ、Ｄに接続されたドレインと、負電源ＶＳＳに共通に接続されたソースと、ＮＭＯＳトランジスタＭＮ６のドレインに共通に接続されたゲートとを備えている。ここで、ここで、ノードＣは、入力段１のＰＭＯＳトランジスタＭＰ１のドレインに接続されており、ノードＤは、ＰＭＯＳトランジスタＭＰ２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ６は、ノードＣに接続されたソースと、定電流源Ｉの他端に接続されたドレインを備えている。ＮＭＯＳトランジスタＭＮ７は、ノードＤに接続されたソースと、ノードＦに接続されたドレインとを備えている。ここで、ノードＦは、中間段２のもう一つの出力ノードである。ＮＭＯＳトランジスタＭＮ６、ＭＮ７のゲートは共通接続され、バイアス電圧Ｖ６が供給されている。
【０００７】
出力段３は、バイアス電圧Ｖ３、Ｖ４で制御されたＡＢ級出力段であり、ＰＭＯＳトランジスタＭＰ８、ＭＰ９と、ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、位相補償容量Ｃ１、Ｃ２を備えている。ＰＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ８は、中間段２の出力ノードＥ、Ｆの間に接続された浮遊定電流源の働きをする。詳細には、ＰＭＯＳトランジスタＭＰ８は、そのソースがノードＥに接続され、ドレインがノードＦに接続され、ゲートにはバイアス電圧Ｖ３が供給される。ＮＭＯＳトランジスタＭＮ８は、そのドレインがノードＥに接続され、ソースがノードＦに接続され、ゲートにはバイアス電圧Ｖ４が供給される。
【０００８】
ＰＭＯＳトランジスタＭＰ９は、正電源ＶＤＤに接続されたソースと、ノードＥに接続されたゲートと、出力端子Ｖｏｕｔに接続されたドレインとを有する出力トランジスタである。一方、ＮＭＯＳトランジスタＭＮ９は、負電源ＶＳＳに接続されたソースと、ノードＦに接続されたゲートと、出力端子Ｖｏｕｔに接続されたドレインとを有する出力トランジスタである。位相補償容量Ｃ１は、一端がノードＢに接続され、他端が出力端子Ｖｏｕｔに接続されている。位相補償容量Ｃ２は、一端がノードＤに接続され、他端が出力端子Ｖｏｕｔに接続されている。
【０００９】
ここで、以上に説明された図１の演算増幅器は、バイアス電圧Ｖ１〜Ｖ６の供給を受けて動作することに留意されたい。
【００１０】
用途によっては、多数の演算増幅器が一つの半導体集積回路に集積化されることがある。このような用途の一つが、パネル表示装置において、表示パネル（例えば、液晶表示パネル等）のデータ線（信号線、ソース線等とも呼ばれる）を駆動する表示パネルドライバである。図２は、多数の演算増幅器が集積化された表示パネルドライバを備えるパネル表示装置、具体的には、液晶表示装置の構成を示す図である。
【００１１】
図２の液晶表示装置は、ソースドライバ２０とゲート線ドライバ３０と、ＬＣＤパネル４０とを備えている。ソースドライバ２０は、ＬＣＤコントローラ（図示されない）から供給される表示データＳＩＮ（ＬＣＤパネル４０の各画素の階調を示すデータ）と各種の制御信号（垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ストローブ信号ＳＴＢ、極性信号ＰＯＬ等）に応答して、ＬＣＤパネル４０のデータ線４１を駆動する。一方、ゲート線ドライバ３０は、ＬＣＤパネル４０のゲート線４２を駆動する。ＬＣＤパネル４０は、データ線４１とゲート線４２とが交差する位置のそれぞれに画素４３を備えており、表示データに対応する画像を表示する。
【００１２】
ソースドライバ２０は、データレジスタ回路２１と、ラッチ回路２２と、Ｄ／Ａ変換回路２３と、出力回路２４と、制御回路２５とを備えている。データレジスタ回路２１は、ＬＣＤコントローラ（図示されない）からシリアルに転送される表示データＳＩＮを順次に受け取り、パラレルに出力する。ラッチ回路２２は、制御回路２５から供給されるストローブ信号ＳＴＢに応答してデータレジスタ回路２１から表示データＳＩＮをラッチする。Ｄ／Ａ変換回路２３は、ラッチ回路２２から供給される表示データＳＩＮに対してＤ／Ａ変換を行い、各表示データＳＩＮに対応する階調電圧を発生する。出力される階調電圧の極性は、極性信号ＰＯＬに応じて選択される。出力回路２４は、Ｄ／Ａ変換回路２３から受け取った階調電圧に対してインピーダンス変換を行ってデータ線４１に供給される駆動電圧を生成する。出力回路２４は、ｎ個の演算増幅器１０を備えている。演算増幅器１０は、Ｄ／Ａ変換回路２３から階調電圧を入力電圧として受け取る一方で、データ線４１に供給すべき駆動電圧を出力電圧として出力する。演算増幅器１０の数は、ソースドライバ２０が駆動すべきデータ線４１の数によって決まり、１０００を超える場合もある。
【００１３】
多数の演算増幅器が一つの半導体集積回路に集積化される場合、共通のバイアス回路から、演算増幅器のそれぞれにバイアス電圧を供給する回路構成が採用されることがある。例えば、図１の演算増幅器を図２のソースドライバ２０の演算増幅器１０に適用する場合には、バイアス電圧Ｖ１〜Ｖ６を発生するバイアス回路２６がソースドライバ２０に設けられる。そして、図３に図示されているように、一つのバイアス回路２６が、バイアスバス２７を介して、ｎ個の演算増幅器１０のそれぞれにバイアス電圧Ｖ１〜Ｖ６を供給する。このような構成によれば、ソースドライバ２０の回路構成の簡素化を実現でき、また、演算増幅器１０のそれぞれに同一のバイアス電圧を供給することができるので、演算増幅器１０の間の特性のバラツキを抑制することができる。バイアス回路２６の数は１に限定されず、複数のバイアス回路２６をソースドライバ２０に設ける構成も考えられるが、この場合でも、一つのバイアス回路２６が多数の演算増幅器１０にバイアス電圧Ｖ１〜Ｖ６を供給することになることには変わりない。
【００１４】
図４Ａ〜図４Ｆは、図１の演算増幅器を図２のソースドライバ２０の演算増幅器１０に適用する場合において、それぞれ、図１のバイアス電圧Ｖ１〜Ｖ６を発生するために使用されるバイアス回路の構成の例を示す回路図である。図４Ａ〜図４Ｃは、ＰＭＯＳトランジスタＭＰ１０〜ＭＰ１３と定電流源Ｉ１、Ｉ３、Ｉ５を用いてバイアス電圧Ｖ１、Ｖ３、Ｖ５を発生するバイアス回路の構成を示しており、図４Ｄ〜図４Ｆは、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１３と定電流源Ｉ１、Ｉ３、Ｉ５をバイアス電圧Ｖ２、Ｖ４、Ｖ６を発生するバイアス回路の構成を示している。なお、図４Ａ〜図４Ｆの回路構成は、いずれも、一般的に知られているものである。
【００１５】
図４Ａ〜図４Ｆに図示されているバイアス回路は、いずれも、バイパスキャパシタＣを備えている。これは、バイアス回路の出力インピーダンスを低減させてバイアス電圧Ｖ１〜Ｖ６を安定化させるためである。バイアス電圧Ｖ１〜Ｖ６を出力する出力端子と負電源又は正電源の間にバイパスキャパシタＣを挿入することで、出力インピーダンスを低減させることができる。ここで、ダイオード接続されたＭＯＳトランジスタを介した電流経路のインピーダンスが当該ＭＯＳトランジスタのｇｍを用いて１／ｇｍと表わされるから、出力インピーダンスを低減させるためには、ＭＯＳトランジスタのｇｍを増大させることでも達成され得る。しかしながら、ＭＯＳトランジスタのｇｍは、一般的にバイポーラトランジスタと比較して小さく、結果として１／ｇｍを十分に小さくすることは困難である。また、ｇｍの増大、即ち、１／ｇｍの低減はドレイン電流を大きくすることで実現可能ではあるが、ｇｍはドレイン電流の１／２乗に比例してしか大きくならないから、ドレイン電流の増大で１／ｇｍを低減させることも実質的に難しい。
【００１６】
図４Ａ〜図４Ｆのバイアス回路の回路構成の一つの問題は、特に負荷が大きい用途では、バイアス電圧を安定化するためにバイパスキャパシタＣの容量値を大きくする必要があるにもかかわらず、それは、実装上困難であるという点である。負荷が大きい用途としては、例えば、図３に示されているような、多数の演算増幅器１０にバイアス電圧Ｖ１〜Ｖ６を供給するバイアス回路２６が挙げられる。図３に図示されているように、多数の演算増幅器１０がバイアスバス２７に接続されている場合には、演算増幅器１０の出力電圧が変化したときにバイアス電圧Ｖ１〜Ｖ６が変動しやすくなる。更には、ロジック信号配線がバイアスバス２７と交差する場合には、ロジックノイズがバイアスバス２７にカップリングされ、バイアス電圧Ｖ１〜Ｖ６が変動し得る。バイアス電圧Ｖ１〜Ｖ６の変動を抑制するためには、バイアス回路２６の出力インピーダンスを小さくすることが有効であるが、このためには、バイパスキャパシタＣの容量値を増大させる必要がある。しかしながら、ＬＳＩチップに集積化できる容量は、数１０ｐＦ程度が現実的な値であり、この容量値ではバイアス電圧Ｖ１〜Ｖ６の変動を抑制することが困難である。確かに、数１００ｐＦ以上の値の容量を集積化することは技術的には不可能ではないが、バイパスキャパシタＣの面積が非常に大きくなり、経済的に受け入れられないコスト増加につながる。
【００１７】
図５は、特開２００１−１７７３５２号公報に開示された、他のバイアス回路の構成を示す回路図である。図５に図示されたバイアス回路は、ＮＭＯＳトランジスタＭＮ１、ＭＮ３と、定電流源Ｉ１とを備えており、ＮＭＯＳトランジスタＭＮ２のゲートにバイアス電圧を供給するように構成されている。
【００１８】
図５の回路構成では、帰還ループが形成されるため、出力インピーダンスが小さいバイアス回路を実現できる（ただし、出力インピーダンスの低下の効果は、特開２００１−１７７３５２号公報には言及されていないことに留意されたい）。しかしながら、図５の回路構成を、図３に示されたような、多数の演算増幅器１０にバイアス電圧を供給するバイアス回路２６に採用しようとすると、負荷容量が大きいために発振してしまう。図５の回路構成のバイアス回路をバイアス回路２６に採用することは困難である。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許５，３１１，１４５号
【特許文献２】特開２００１−１７７３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、本発明の目的は、より小さな容量のキャパシタで、安定なバイアス電圧を供給できるバイアス回路を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一の観点では、負荷に接続されるバイアス出力ノードにバイアス電圧を生成するバイアス回路が提供される。当該バイアス回路は、負電源に接続されたソースを有する第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、正電源に接続されたドレインとを有する第２ＮＭＯＳトランジスタと、前記バイアス出力ノードに接続されたソースと、前記負電源に接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＰＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのドレインに定電流を供給する第１定電流源と、前記第１ＮＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、前記バイアス出力ノードから前記負電源に電流を流す経路を提供する回路素子とを具備する。
【００２２】
上記の構成のバイアス回路において、それに集積化されるＭＯＳトランジスタの導電性が逆転されてもよい。この場合、バイアス回路が、正電源に接続されたソースを有する第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートと、前記バイアス出力ノードに接続されたソースと、負電源に接続されたドレインとを有する第２ＰＭＯＳトランジスタと、前記バイアス出力ノードに接続されたソースと、前記正電源に接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたゲートとを有する第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインから定電流を引き出す第１定電流源と、前記第１ＰＭＯＳトランジスタのドレインとゲートの間に接続された位相補償容量と、前記正電源から前記バイアス出力ノードに電流を流す経路を提供する回路素子とを具備する。
【００２３】
本発明の更に他の観点では、半導体集積回路が、バイアス出力ノードにバイアス電圧を生成するバイアス回路と、前記バイアス電圧をゲートで受け取り、ソースが負電源に接続された少なくとも一の負荷ＮＭＯＳトランジスタとを具備する。当該バイアス回路としては、上述の本発明のバイアス回路が使用される。
【００２４】
本発明の更に他の観点では、表示装置が、表示パネルと、前記表示パネルを駆動する表示パネルドライバとを具備する。前記表示パネルドライバは、バイアス出力ノードにバイアス電圧を生成するバイアス回路と、前記バイアス電圧を受けて動作する、前記表示パネルの配線を駆動する複数の演算増幅器とを備えている。当該バイアス回路としては、上述の本発明のバイアス回路が使用される。
【発明の効果】
【００２５】
本発明によれば、より小さな容量のキャパシタで、安定なバイアス電圧を供給できるバイアス回路を実現できる。
【図面の簡単な説明】
【００２６】
【図１】演算増幅器の回路構成の例を示す回路図である。
【図２】液晶表示装置の構成の例を示すブロック図である。
【図３】演算増幅器にバイアス電圧を供給するバイアス回路及びバイアスバスを図示する回路図である。
【図４Ａ】一般的なバイアス回路の構成の例を示す回路図である。
【図４Ｂ】一般的なバイアス回路の構成の例を示す回路図である。
【図４Ｃ】一般的なバイアス回路の構成の例を示す回路図である。
【図４Ｄ】一般的なバイアス回路の構成の例を示す回路図である。
【図４Ｅ】一般的なバイアス回路の構成の例を示す回路図である。
【図４Ｆ】一般的なバイアス回路の構成の例を示す回路図である。
【図５】公知のバイアス回路の構成を示す回路図である。
【図６】本発明の第１の実施形態のバイアス回路の構成を示す回路図である。
【図７Ａ】負荷となるＮＭＯＳトランジスタのドレインに印加される電圧の波形を示すグラフである。
【図７Ｂ】図７Ａの波形の電圧が負荷となるＮＭＯＳトランジスタのドレインに印加されたときの、バイアス電圧の変化を示すグラフである。
【図８】図６のバイアス回路の周波数特性を示すグラフである。
【図９】ノンドープＮＭＯＳトランジスタと通常のエンハンスメント型のＮＭＯＳトランジスタの構造を示す断面図である。
【図１０】本発明の第２の実施形態のバイアス回路の構成を示す回路図である。
【図１１Ａ】本発明の第３の実施形態のバイアス回路の構成を示す回路図である。
【図１１Ｂ】本発明の第３の実施形態のバイアス回路の他の構成を示す回路図である。
【図１２】本発明の第４の実施形態のバイアス回路の構成を示す回路図である。
【図１３Ａ】本発明のバイアス回路を演算増幅器のバイアス電圧への供給に適用した例を示す回路図である。
【図１３Ｂ】本発明のバイアス回路を演算増幅器のバイアス電圧への供給に適用した例を示す回路図である。
【図１３Ｃ】本発明のバイアス回路を演算増幅器のバイアス電圧への供給に適用した例を示す回路図である。
【図１３Ｄ】本発明のバイアス回路を演算増幅器のバイアス電圧の供給に適用した例を示す回路図である。
【図１３Ｅ】本発明のバイアス回路を演算増幅器のバイアス電圧の供給に適用した例を示す回路図である。
【図１３Ｆ】本発明のバイアス回路を演算増幅器のバイアス電圧の供給に適用した例を示す回路図である。
【発明を実施するための形態】
【００２７】
図６は、本発明の一実施形態のバイアス回路の構成を示す回路図である。図６に図示されているバイアス回路は、バイアス電圧Ｖ１をＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２−ｎのゲートに供給するように構成されている。即ち、図６のバイアス回路では、バイアス電圧Ｖ１を出力するバイアス出力ノードＮＯＵＴに、負荷としてｎ個のＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２−ｎのゲートが接続されている。一例としては、図６のｎ個のＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２−ｎは、それぞれ、図２のｎ個の演算増幅器１０−１〜１０−ｎに集積化されて使用される。
【００２８】
図６のバイアス回路は、ＮＭＯＳトランジスタＭＮ１、ＭＮ３と、ＰＭＯＳトランジスタＭＰ１と、定電流源Ｉ１、Ｉ２と、位相補償容量Ｃとを備えている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２−１〜ＭＮ２−ｎは、ソースが共通に負電源ＶＳＳに接続されると共にゲートが共通に接続されており、カレントミラー回路を構成している。図６のバイアス回路は、ＮＭＯＳトランジスタＭＮ１が、負荷のＮＭＯＳトランジスタ（ＭＮ２−１〜ＭＮ２−ｎ）とカレントミラーを構成する場合に好適に使用されるものである。
【００２９】
ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３は、プッシュプル構成のソースフォロワ回路を構成しており、バイアス出力ノードＮＯＵＴの電圧レベルを一定に保つ帰還ループを提供している。ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３のゲートは、ＮＭＯＳトランジスタＭＮ１のドレインに共通に接続され、ソースはバイアス出力ノードに共通に接続されている。ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３のドレインは、それぞれ、正電源ＶＤＤと負電源ＶＳＳに接続されている。
【００３０】
定電流源Ｉ１は、ＮＭＯＳトランジスタＭＮ１のドレインにバイアス電流を供給する。一方、定電流源Ｉ２は、バイアス出力ノードＮＯＵＴから負電源ＶＳＳに一定電流を流す機能を有している。
【００３１】
位相補償容量Ｃは、ＮＭＯＳトランジスタＭＮ１のゲートとドレインの間に接続されている。位相補償容量Ｃは、後述のように、図６のバイアス回路の位相余裕を確保し、発振を防ぐ役割を有している。
【００３２】
続いて、図６のバイアス回路の動作を説明する。図６のバイアス回路では、ＮＭＯＳトランジスタＭＮ１のドレインが、カレントミラー回路の入力端を構成しており、このドレインに注入される定電流Ｉ１が当該カレントミラー回路の入力電流となる。仮にＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２−ｎのゲート幅とゲート長との比Ｗ／Ｌが同一であれば、ＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２−ｎのドレイン電流は、ＮＭＯＳトランジスタＭＮ１のドレイン電流と同一になる。
【００３３】
ここで、ＮＭＯＳトランジスタＭＮ１のドレインとゲートの間にはプッシュプル構成のソースフォロワ回路（即ち、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３）が接続されているので、帰還ループの効果で、ＮＭＯＳトランジスタＭＮ１のゲート（即ち、バイアス出力ノードＮＯＵＴ）からバイアス回路を見たインピーダンスは、非常に低く保たれている。理論的には、バイアス出力ノードＮＯＵＴでのインピーダンスＺ０は、下記式で表わされる：
【数１】
2013207602.tif 000003
ここでμはＮＭＯＳトランジスタＭＮ１のゲートからＮＭＯＳトランジスタＭＮ３のソースまでの電圧利得であり、βは帰還率である。この場合のβは「１」となる。この式から理解されるように、本実施形態のバイアス回路は、バイアス出力ノードＮＯＵＴでのインピーダンスＺ０を低くできるため、バイアス出力ノードＮＯＵＴの電圧レベル、即ち、バイアス電圧Ｖ１をより安定に保つことができる。
【００３４】
このことを検証するため、カレントミラー回路の出力となるＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２ｎのドレインの電位を方形波で振らした場合のシミュレーションを実施した。図７Ａは、ＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２ｎのドレイン電位の波形を示しており、図７Ｂは、シミュレーションによって算出した、図７Ａの波形でＮＭＯＳトランジスタＭＮ２−１〜ＭＮ２ｎのドレイン電位を変化させたときのバイアス電圧Ｖ１の変動を示すグラフである。図７Ｂは、本実施形態のバイアス回路（図６）のバイアス電圧Ｖ１と共に、従来のバイアス回路（図４Ａ）のバイアス電圧Ｖ１の変動も示している。図７Ｂの結果は、図６に図示された本実施形態のバイアス回路は、バイアスバスＶ１の変動量を従来例に比べ劇的に小さくできることを意味している。ここで、方形波の立ち上がりに応答したバイアス電圧Ｖ１の瞬間的な増大が抑えられる効果はＰＭＯＳトランジスタＭＰ３の動作によるものであり、方形波の立ち下がりに応答したバイアス電圧Ｖ１の瞬間的な低下が抑えられる効果はＮＭＯＳトランジスタＭＮ３の動作によるものであると考えられる。
【００３５】
図６に図示された本実施形態のバイアス回路は、動作安定性（発振の起こしにくさ）の観点においても優れている。図８は、図６の本実施形態のバイアス回路と図５の公知のバイアス回路の帰還ループのループ利得とその位相特性を示している。図８から理解されるように、図５の公知のバイアス回路では、位相余裕が２６．２ｄｅｇしかなく、発振の可能性がある。一方、本実施形態のバイアス回路は、位相余裕が６０．９ｄｅｇあり、発振を発生させず安定に動作させることができる。
【００３６】
ここで、動作安定性のために使用される位相補償容量Ｃは、数ｐＦ程度の容量値しか必要としないことに留意されたい。上述のように、図４Ａ乃至図４Ｆのバイアス回路のバイパスキャパシタＣは、数１０ｐＦの容量でも、バイアス電圧Ｖ１〜Ｖ６の変動を十分には抑制できない。一方、本実施形態のバイアス回路では、帰還ループによる出力インピーダンスの低減の効果でバイアス電圧Ｖ１〜Ｖ６の変動を抑制できる一方で、小さな容量値のキャパシタで動作安定性を確保している。即ち、図６のバイアス回路構成によれば、小さな容量のキャパシタしか用いずに、安定なバイアス電圧を供給できるバイアス回路を実現することができる。
【００３７】
なお、図６に図示された本実施形態のバイアス回路は、図４Ａ及び図４Ｃに図示された、バイアス電圧Ｖ１、Ｖ５の発生に対応した構成を有している。バイアス電圧Ｖ２、Ｖ６の発生に対応するには、図６に図示された各ＭＯＳトランジスタを全て逆の導電性のＭＯＳトランジスタに置き換えればよい（具体的な回路構成に関しては後述する）。
【００３８】
続いて、図６に図示された本実施形態のバイアス回路を、低い電源電圧で動作させるための手法について述べる。なお、以下では、記号“ＶＤＤ”を正電源ＶＤＤから供給される電源電圧の意味でも使用する。図６において、ＮＭＯＳトランジスタＭＮ３のゲート電位ＶＧ（ＭＮ３）は、ＮＭＯＳトランジスタＭＮ１、ＭＮ３のゲート−ソース間電圧をそれぞれＶＧＳ（ＭＮ１）、ＶＧＳ（ＭＮ３）として、下記のように表わされる：
【数２】
2013207602.tif 000004
ここで、
【数３】
2013207602.tif 000005
である。ただし、上記の式において、ＶＴ（ＭＮ１）、ＶＴ（ＭＮ３）はＮＭＯＳトランジスタＭＮ１、ＭＮ３の閾値であり、Ｉ１、Ｉ２は定電流源Ｉ１、Ｉ２の電流値であり、β（ＭＮ１）、β（ＭＮ３）は、ＮＭＯＳトランジスタＭＮ１、ＭＮ３のβである。ここで、βの具体的な値は、上式で示すようにＭＯＳトランジスタのゲート長Ｌとゲート幅Ｗと移動度μと単位面積当たりのゲート絶縁膜容量Ｃｏで決まる。
【００３９】
図６のバイアス回路が動作するための電源電圧ＶＤＤの条件は、下記式：
【数４】
2013207602.tif 000006
即ち、
【数５】
2013207602.tif 000007
で表わされる。ここで、Ｖ（Ｉ１）は定電流源Ｉ１が動作できる最低電圧で一般的には０．１Ｖ〜０．２Ｖ程度である。
【００４０】
上式から理解されるように、バイアス回路が動作する電源電圧ＶＤＤを下げる一つの手法は、ＮＭＯＳトランジスタＭＮ３の閾値電圧ＶＴを下げることである。ＮＭＯＳトランジスタＭＮ３の閾値電圧ＶＴを下げる一つの方法としては、ＮＭＯＳトランジスタＭＮ３としてディプレッション型トランジスタを使用することが考えられる。そして、ディプレッション型のＮＭＯＳトランジスタを実現する一つの手法としては、いわゆるノンドープＮＭＯＳトランジスタを採用するという手法がある。ノンドープＮＭＯＳトランジスタとは、Ｐウェルを形成することなくＰ型基板に形成されたＮＭＯＳトランジスタのことであり、一般的には浅いディプレッショントランジスタ特性を示す。
【００４１】
図９は、ノンドープＮＭＯＳトランジスタ５０ａと通常のエンハンスメント型のＮＭＯＳトランジスタ５０ｂの構造を示す断面図である。通常のＮＭＯＳトランジスタ５０ｂでは、Ｐ型基板５１にＰウェル５２が形成され、更に、そのＰウェル５２に、ＬＤＤ(lightly doped drain)領域５３、５４、ソース／ドレイン領域５５、５６が形成される。更に、Ｐウェル５２の上に、チャネル領域を被覆するゲート絶縁膜５７とゲート電極５８が形成される。一方、本実施形態においてディプレッショントランジスタとして使用されるノンドープＮＭＯＳトランジスタ５０ａでは、Ｐウェル５２が形成されず、Ｐ型基板５１に、ＬＤＤ領域５３、５４、ソース／ドレイン領域５５、５６が形成される。ノンドープＮＭＯＳトランジスタ５０ａは、Ｐ型基板５１及びソース／ドレイン領域５５、５６の不純物濃度にもよるが、ディプレッション特性を示し、このときの閾値電圧は、約−０.１５Ｖとなる。さらに、ＮＭＯＳトランジスタのバックゲートを負電源（ＶＳＳ）に接続することで、バックゲート効果が得られる。周知の通り、バックゲート効果とは、ソースとバックゲートとの電位差の変化に応じて閾値電圧が変化する効果をいう。ＮＭＯＳトランジスタのバックゲートには負電源電圧が印加されるので、ソース電圧が１０Ｖ程度に上昇した場合、顕著なバックゲート効果が生じ、閾値電圧が約−０.１５Ｖから約＋０．数Ｖに変化する。図示されない他のエンハンスメント型のＮチャネルＭＯＳトランジスタのバックゲートは負電源（ＶＳＳ）に接続され、ＰチャネルＭＯＳトランジスタのバックゲートは正電源端子（ＶＤＤ）に接続される。
【００４２】
ノンドープＮＭＯＳトランジスタをＮＭＯＳトランジスタＭＮ３として採用すると、バックゲート効果も加味すると、ＮＭＯＳトランジスタＭＮ３のゲート−ソース間電圧を約０Ｖ程度まで低減できる。結果として、ＮＭＯＳトランジスタＭＮ３のゲート電位が下がり、バイアス回路を低電源電圧で動作させることが可能になる。
【００４３】
ＮＭＯＳトランジスタＭＮ１としてディプレッション型ＮＭＯＳトランジスタ（又はノンドープＮＭＯＳトランジスタ）を採用して閾値電圧ＶＴを下げることも、バイアス回路が動作する電源電圧ＶＤＤを下げる一つの手法として考えられる。
【００４４】
図１０は、本発明の第２の実施形態のバイアス回路の構成を示す回路図である。図１０に図示されたバイアス回路は、定電流源Ｉ２が抵抗Ｒで置き換えられている点で第１の実施形態のバイアス回路（図６）と相違する。その他の点では、図１０のバイアス回路の回路構成は、図６のバイアス回路と同一である。以下に議論されるように、抵抗Ｒは、定電流源Ｉ２とほぼ同一の働きをする。抵抗Ｒに印加される電圧はＮＭＯＳトランジスタＭＮ１のゲート−ソース間電圧であり、ＮＭＯＳトランジスタＭＮ１の閾値電圧ＶＴ＋αである。ＮＭＯＳトランジスタＭＮ１のゲート−ソース間電圧は、比較的安定しているので、抵抗Ｒに流れる電流はほぼ一定となる。従って、抵抗Ｒは、図６の定電流源Ｉ２とほぼ同じ働きをする。これは、図１０に図示されているように、定電流源Ｉ２を抵抗Ｒで代用できることを意味する。定電流源Ｉ２を抵抗Ｒで代用することは、回路構成の簡略化に有効である。但し、この抵抗Ｒにより、上述したループ利得μβは若干下がるので、出力インピーダンスは若干上がる。これ以外の動作は図６と全く同じであるのでその動作説明を省略する。
【００４５】
図１１Ａ、図１１Ｂは、本発明の第３の実施形態のバイアス回路の構成を示す回路図である。図１１Ａ、図１１Ｂは、ダイオード接続したＭＯＳトランジスタのソース−ゲート電圧の約２倍の電圧を発生させる場合の回路構成を示している。図１１Ａのバイアス回路では、ＮＭＯＳトランジスタＭＮ１のソースと負電源ＶＳＳの間にダイオード接続したＮＭＯＳトランジスタＭＮ４が挿入されている。すなわちＮＭＯＳトランジスタＭＮ４は、共通接続されたゲートとドレインとを有しており、その共通接続されたゲート及びドレインが、ＮＭＯＳトランジスタＭＮ１のソースに接続されている。ＮＭＯＳトランジスタＭＮ４のソースは、負電源ＶＳＳに接続されている。これ以外の回路構成は、図６のバイアス回路と同一である。
【００４６】
図１１Ａのバイアス回路の動作を説明する。まずバイアス電圧Ｖ３は、下記式で表わされる：
Ｖ３＝ＶＧＳ（ＭＮ１）＋ＶＧＳ（ＭＮ４）
ここで、ＶＧＳ（ＭＮ１）は、ＮＭＯＳトランジスタＭＮ１のゲート−ソース間電圧であり、ＶＧＳ（ＭＮ４）は、ＮＭＯＳトランジスタＭＮ４のゲート−ソース間電圧である。
【００４７】
図１１Ａのバイアス回路が動作時、ＮＭＯＳトランジスタＭＮ１、ＭＮ４は、５極管領域で動作するので、ＮＭＯＳトランジスタＭＮ１、ＭＮ４のゲート−ソース間電圧（ＶＧＳ）は、下記のように表わされる：
【数６】
2013207602.tif 000008
ここで、ＶＴは、ＭＯＳトランジスタの閾値電圧であり、ＩＤはドレイン電流であり、μは移動度であり、Ｃｏは単位面積辺りの酸化膜容量であり、Ｗはゲート幅であり、Ｌはデート長である。ここでＮＭＯＳトランジスタＭＮ１、ＭＮ４のドレイン電流は、定電流Ｉ１となる。実際の設計では、ＮＭＯＳトランジスタＭＮ１、ＭＮ４の特性パラメータは、負荷として接続される回路（例えば、演算増幅器）の設計によって決められる。
【００４８】
図１１Ｂのバイアス回路は、図１１Ａのバイアス回路の定電流源Ｉ２を抵抗Rに置き換えただけの回路構成であり、基本的な動作原理は図１１Ａのバイアス回路と全く同じである。定電流源Ｉ２を抵抗Ｒに置換できる理由は、第２の実施形態で説明されている通りである。
【００４９】
図１２は、本発明の第４の実施形態のバイアス回路の構成を示す回路図である。図１２のバイアス回路では、ダイオード接続したＮＭＯＳトランジスタのソース−ゲート電圧の約ｎ倍の電圧を発生させる場合の例である。図１２のバイアス回路では、ＮＭＯＳトランジスタＭＮ１のソースと負電源ＶＳＳの間に、ｎ個のダイオード接続したＮＭＯＳトランジスタＭＮ４−１〜ＭＮ４−ｎが挿入されている。すなわち、ＮＭＯＳトランジスタＭＮ４−１〜ＭＮ４−ｎの各々は、共通接続されたゲートとドレインを有しており、ＮＭＯＳトランジスタＭＮ１のソースと負電源ＶＳＳの間に、これらのＮＭＯＳトランジスタＭＮ４−１〜ＭＮ４−ｎが直列に接続されている。図１２のバイアス回路のこれ以外の回路構成は図６のバイアス回路と同一である。
【００５０】
図１２のバイアス回路においては、出力されるバイアス電圧Ｖ３は、下記式のように表わされる：
【数７】
2013207602.tif 000009
となる。ここで、ＶＧＳ（ＭＮ４−ｉ）は、ＭＯＳトランジスタＭＮ４−ｉのゲート−ソース間電圧である。図１２のバイアス回路においては、このように所望のバイアス電圧が得られるように、直列に接続されるダイオード接続ＭＯＳトランジスタの個数が決定される。これにより、所望のバイアス電圧の発生を可能にすると共に、出力インピーダンスの低減によるバイアス電圧の安定化が実現できる。
【００５１】
図１３Ａ〜図１３Ｆは、図１の演算増幅器へのバイアス電圧Ｖ１〜Ｖ６の供給に本願発明を適用した場合のバイアス回路の構成を示す回路図である。この場合、図１３Ａ乃至図１３Ｆに図示されたバイアス回路が、図２のバイアス回路２６に集積化されることになる。ここで、図１３Ａ、図１３Ｃは、それぞれ、バイアス電圧Ｖ１、Ｖ５の供給のために好適な回路構成を示しており、図１３Ａ、図１３Ｃに図示された回路構成は、図６に図示されている回路構成と同一である。また、図１３Ｂは、バイアス電圧Ｖ３の供給のために好適な回路構成を示しており、図１３Ｂに図示された回路構成は、図１１Ａに図示されている回路構成と同一である。図１３Ａ乃至図１３Ｃのバイアス回路の構成と動作に関しては各々の項目で説明した通りであるので、ここでは再度の説明を省略する。
【００５２】
一方、図１３Ｄ、図１３Ｅ、図１３Ｆは、バイアス電圧Ｖ２、Ｖ４、Ｖ６の供給のために好適な回路構成を示している。図１３Ｄ、図１３Ｅ、図１３Ｆにおいて、符号ＭＰ１、ＭＰ３、ＭＰ４はＰＭＯＳトランジスタを示しており、符号ＭＮ３は、ＮＭＯＳトランジスタを示しており、Ｉ２、Ｉ４、Ｉ６、Ｉ７は、定電流源を示している。図１３Ｄ、図１３Ｅ、図１３Ｆのバイアス回路は、それぞれバイアス電圧Ｖ１、Ｖ３、Ｖ５を発生する図１３Ａ、図１３Ｂ、図１３Ｃの回路構成において各々のＭＯＳトランジスタの導電性を逆導電性に変更した回路構成を有している。定電流源Ｉ２、Ｉ４、Ｉ６は、ＰＭＯＳトランジスタＭＰ１のドレインから定電流を引き出す。定電流源Ｉ７は、正電源ＶＤＤからバイアス電圧Ｖ２、Ｖ４、Ｖ６を出力するバイアス出力ノードに定電流を供給する。図１０の回路構成と同様に、定電流源Ｉ７を抵抗に置換してもよい。
【００５３】
図１３Ｄ、図１３Ｅ、図１３Ｆの回路構成では、ＰＭＯＳトランジスタＭＰ１のゲートに、負荷となる回路のＰＭＯＳトランジスタ（以下では、「負荷ＰＭＯＳトランジスタ」という）のゲートが接続される。負荷ＰＭＯＳトランジスタのソースは正電源ＶＤＤに接続され、負荷ＰＭＯＳトランジスタとＰＭＯＳトランジスタＭＰ１とでカレントミラーが構成される。当業者は、図１３Ｄ、図１３Ｅ、図１３Ｆのバイアス回路の本質的な動作が図１３Ａ、図１３Ｂ、図１３Ｃに図示されたバイアス回路と同一であることを容易に理解することができよう。
【００５４】
図１３Ａ〜図１３Ｆのバイアス回路が適用された演算増幅器は、特に、ＬＣＤ（Liquid Crystal Display）パネルのデータ線を駆動するソースドライバの出力アンプに用いられることが好適である。なぜなら、ソースドライバは、数百チャンネルから千数百チャンネルもの出力アンプを搭載するので、特にバイアス電圧の安定化、即ち、バイアス回路の低インピーダンス化が重要であるからである。ソースドライバの構成の例は、図２に図示されている通りである。
【００５５】
以上に説明されているように、上記の実施形態のバイアス回路は、例えば図７Ｂのシミュレーション結果が示すように、出力インピーダンスの低減によってバイアス電圧の変動を小さくすることができる。更に、例えば図８のシミュレーション結果が示すように、ループ利得の位相余裕が十分とれるので、帰還ループによる発振の心配もない。また、図５のバイアス回路と比較すると、追加すべき回路素子は、ＭＯＳトランジスタ２個と比較的小さな位相補償容量１個だけで済み、コストアップ要因はほとんど無視できる程度のものである。
【００５６】
なお、上記では、特に好適な実施形態として複数の演算増幅器へのバイアス電圧の供給に本発明のバイアス回路が適用されている回路構成が提示されているが、本発明が、単一の演算増幅器にバイアス電圧を供給する場合でも適用可能であることは、当業者には自明的に理解されよう。この場合でも、小さな容量値のキャパシタを使用した回路構成でバイアス電圧の安定化を実現する効果が得られる。
【００５７】
また、上記では、演算増幅器へのバイアス電圧の供給に本発明のバイアス回路が適用されている回路構成が提示されているが、本発明は、演算増幅器以外の回路へのバイアス電圧の供給にも適用可能である。この場合でも、バイアス電圧をゲートに受け取り、ソースが負電源又は正電源に接続されたＭＯＳトランジスタが、負荷としてバイアス出力ノードに接続されることが好ましい。
【００５８】
更に、上記では、本発明のバイアス回路からバイアス電圧が供給された複数の演算増幅器でデータ線を駆動するソースドライバが開示されているが、本発明は、本発明のバイアス回路からバイアス電圧が供給された複数の演算増幅器で表示パネルの他の配線（例えば、走査線又はゲート線）を駆動するドライバに適用することも可能である。このとき、駆動される表示パネルは、液晶表示パネルに限定されず、例えば、プラズマディスプレイパネル、有機ＥＬ（electroluminescence）パネルのような他の表示パネルであってもよい。
【００５９】
更に、上記の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることに留意されたい。例えば、ＮＭＯＳトランジスタＭＮ１及び／又はＭＮ３にディプレッション型のＮＭＯＳトランジスタ（又はノンドープＮＭＯＳトランジスタ）を採用する構成は、図０、図１３Ａ、図１３Ｃの回路構成にも適用可能である。また、図１３Ｄ、図１３Ｆの回路構成においては、ＰＭＯＳトランジスタＭＰ１又はＭＰ３にディプレッション型のＰＭＯＳトランジスタを採用してもよい。
【符号の説明】
【００６０】
１：入力段
２：中間段
３：出力段
１０：演算増幅器
２０：ソースドライバ
２１：データレジスタ回路
２２：ラッチ回路
２３：Ｄ／Ａ変換回路
２４：出力回路
２５：制御回路
２６：バイアス回路
３０：ゲート線ドライバ
４０：ＬＣＤパネル
４１：データ線
４２：ゲート線
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３：ＰＭＯＳトランジスタ
【図１】
2013207602.tif 000010
【図２】
2013207602.tif 000011
【図３】
2013207602.tif 000012
【図４Ａ】
2013207602.tif 000013
【図４Ｂ】
2013207602.tif 000014
【図４Ｃ】
2013207602.tif 000015
【図４Ｄ】
2013207602.tif 000016
【図４Ｅ】
2013207602.tif 000017
【図４Ｆ】
2013207602.tif 000018
【図５】
2013207602.tif 000019
【図６】
2013207602.tif 000020
【図７Ａ】
2013207602.tif 000021
【図７Ｂ】
2013207602.tif 000022
【図８】
2013207602.tif 000023
【図９】
2013207602.tif 000024
【図１０】
2013207602.tif 000025
【図１１Ａ】
2013207602.tif 000026
【図１１Ｂ】
2013207602.tif 000027
【図１２】
2013207602.tif 000028
【図１３Ａ】
2013207602.tif 000029
【図１３Ｂ】
2013207602.tif 000030
【図１３Ｃ】
2013207602.tif 000031
【図１３Ｄ】
2013207602.tif 000032
【図１３Ｅ】
2013207602.tif 000033
【図１３Ｆ】
2013207602.tif 000034