(57)【要約】      （修正有）【課題】閾値電圧を制度良く制御することが可能な半導体装置及びその製造方法を提供する。【解決手段】基板１０上に、窒化物半導体からなるチャネル層１４と、チャネル層１４よりもバンドギャップエネルギーの大きい第１窒化物半導体層１６と、を順次形成する工程と、第１窒化物半導体層１６上であって、ゲート電極２６を形成すべき領域にダミーゲートを形成する工程と、ダミーゲートを形成した後、第１窒化物半導体層１６上のダミーゲート以外の領域に、チャネル層１４のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層１８を再成長する工程と、ダミーゲートを除去した後、ダミーゲートを除去した領域の第１窒化物半導体層１６上にゲート電極２６を形成する工程と、を有する半導体装置の製造方法。【選択図】図３
2013077635.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、窒化物半導体からなるチャネル層と、前記チャネル層よりもバンドギャップエネルギーの大きい第１窒化物半導体層と、を順次形成する工程と、
前記第１窒化物半導体層上であって、ゲート電極を形成すべき領域にダミーゲートを形成する工程と、
前記ダミーゲートを形成した後、前記第１窒化物半導体層上の前記ダミーゲート以外の領域に、前記チャネル層のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層を再成長する工程と、
前記ダミーゲートを除去した後、前記ダミーゲートを除去した領域の前記第１窒化物半導体層上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダミーゲートは、前記ゲート電極の幅よりも広い幅となるように形成し、
前記ゲート電極は、前記第２窒化物半導体層と接しないように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲートは、エンハンスメントモードＦＥＴのゲート電極を形成すべき領域に形成し、
前記ダミーゲートを除去した領域の前記第１窒化物半導体層上に前記エンハンスメントモードＦＥＴのゲート電極を形成し、
前記第２窒化物半導体層上にデプリーションモードＦＥＴのゲート電極を形成する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記エンハンスメントモードＦＥＴのゲート電極と前記デプリーションモードＦＥＴのゲート電極とは、同じ工程で同時に形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記チャネル層がＧａＮである場合に、前記第１窒化物半導体層と前記第２窒化物半導体層との組み合わせとして、ＡｌＧａＮとＡｌＧａＮ、ＡｌＧａＮとＧａＮ、ＩｎＡｌＮとＩｎＡｌＮ、ＡｌＮとＩｎＡｌＮのいずれかの組み合わせに係る前記第１窒化物半導体層と前記第２窒化物半導体層とを形成することを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記ダミーゲートを、ウエットエッチング法により、前記第１窒化物半導体層および前記第２窒化物半導体層に対して選択的に除去することを特徴とする請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記ダミーゲートは、酸化シリコンまたは窒化シリコンからなることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２窒化物半導体層上に保護層を形成する工程と、
前記ゲート電極を形成する前に、前記ゲート電極を形成すべき領域の前記保護層をドライエッチング法により除去する工程と、を有し、
前記保護層は、前記第１窒化物半導体層及び前記第２窒化物半導体層に対して選択的に除去されることを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記第１窒化物半導体層は、電子供給層あるいはスペーサ層としての機能を有し、前記第２窒化物半導体層は、電子供給層あるいはキャップ層としての機能を有することを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程は、エンハンスメントモードＦＥＴのゲート電極を形成する工程あるいはデプリーションモードＦＥＴのゲート電極を形成する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項１１】
前記第２窒化物半導体層を再成長する工程は、ＭＯＣＶＤ法により行われることを特徴とする請求項１から１０のいずれか一項記載の半導体装置の製造方法。
【請求項１２】
基板と、
前記基板上に設けられた窒化物半導体からなるチャネル層と、
前記チャネル層上に設けられ、前記チャネル層よりもバンドギャップエネルギーの大きい第１窒化物半導体層と、
前記第１窒化物半導体層上に互いに離間して選択的に設けられた、前記チャネル層のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層と、
前記第２窒化物半導体層が離間した領域における前記第１窒化物半導体層上に設けられたゲート電極と、を備え、
前記ゲート電極はデプリーションモードＦＥＴのゲート電極であることを特徴とする半導体装置。
【請求項１３】
前記第１窒化物半導体層は、電子供給層あるいはスペーサ層としての機能を有し、前記第２窒化物半導体層は、電子供給層あるいはキャップ層としての機能を有することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記チャネル層がＧａＮである場合に、前記第１窒化物半導体層と前記第２窒化物半導体層との組み合わせとして、ＡｌＧａＮとＡｌＧａＮ、ＡｌＧａＮとＧａＮ、ＩｎＡｌＮとＩｎＡｌＮ、ＡｌＮとＩｎＡｌＮのいずれかの組み合わせからなることを特徴とする請求項１２または１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などの窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）などのＦＥＴ（Field Effect Transistor）は、高周波かつ高出力で動作するパワー素子として用いられている。また、近年、窒化物半導体を用いたエンハンスメントモードＦＥＴとデプリーションモードＦＥＴとを集積化させた半導体装置が提案されている（例えば、非特許文献１）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２０１０  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ２０１０年１２月６−８日、ｐｐ３０.４.１−３０.４.４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体を用いたＨＥＭＴでは、高濃度の２次元電子ガスが生成されて抵抗の増大が抑制されるように、ゲート電極を電子供給層に埋め込んだ構造とすることが望ましい。このような、埋め込み型のゲート電極を形成する方法として、電子供給層をエッチングし、そのエッチングした領域に、ゲート電極を埋め込んで形成する方法がある。
【０００５】
また、窒化物半導体を用いたＨＥＭＴでは、ピエゾ電荷の影響でデプリーションモードとなる。エンハンスメントモードとするには、電子供給層を薄くすることになる。このため、同じ基板上に電子供給層の厚さの異なるエンハンスメントモードＦＥＴとデプリーションモードＦＥＴとを集積化することは難しい。例えば、非特許文献１では、エンハンスメントモードＦＥＴのゲート電極を、電子供給層をエッチングした領域に埋め込んで形成している。
【０００６】
電子供給層をエッチングした領域にゲート電極を埋め込んで形成する場合、エッチングの深さを精度良く制御することが難しく、ゲート電極下の電子供給層の膜厚がばらついてしまう。この結果、閾値電圧がばらついてしまい、閾値電圧を精度良く制御することが難しい。
【０００７】
本発明は、上記課題に鑑みなされたものであり、埋め込み型のゲート電極を有する場合において、閾値電圧を精度良く制御することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、基板上に、窒化物半導体からなるチャネル層と、前記チャネル層よりもバンドギャップエネルギーの大きい第１窒化物半導体層と、を順次形成する工程と、前記第１窒化物半導体層上であって、ゲート電極を形成すべき領域にダミーゲートを形成する工程と、前記ダミーゲートを形成した後、前記第１窒化物半導体層上の前記ダミーゲート以外の領域に、前記チャネル層のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層を再成長する工程と、前記ダミーゲートを除去した後、前記ダミーゲートを除去した領域の前記第１窒化物半導体層上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、閾値電圧を精度良く制御することが可能となる。
【０００９】
上記構成において、前記ダミーゲートは、前記ゲート電極の幅よりも広い幅となるように形成し、前記ゲート電極は、前記第２窒化物半導体層と接しないように形成する構成とすることができる。この構成によれば、寄生容量の増大を抑制することができる。
【００１０】
上記構成において、前記ダミーゲートは、エンハンスメントモードＦＥＴのゲート電極を形成すべき領域に形成し、前記ダミーゲートを除去した領域の前記第１窒化物半導体層上に前記エンハンスメントモードＦＥＴのゲート電極を形成し、前記第２窒化物半導体層上にデプリーションモードＦＥＴのゲート電極を形成する工程を有する構成とすることができる。この構成によれば、エンハンスメントモードＦＥＴとデプリーションモードＦＥＴとを容易に集積化することができる。
【００１１】
上記構成において、前記エンハンスメントモードＦＥＴのゲート電極と前記デプリーションモードＦＥＴのゲート電極とは、同じ工程で同時に形成される構成とすることができる。
【００１２】
上記構成において、前記チャネル層がＧａＮである場合に、前記第１窒化物半導体層と前記第２窒化物半導体層との組み合わせとして、ＡｌＧａＮとＡｌＧａＮ、ＡｌＧａＮとＧａＮ、ＩｎＡｌＮとＩｎＡｌＮ、ＡｌＮとＩｎＡｌＮのいずれかの組み合わせに係る前記第１窒化物半導体層と前記第２窒化物半導体層とを形成する構成とすることができる。
【００１３】
上記構成において、前記ダミーゲートを、ウエットエッチング法により、前記第１窒化物半導体層および前記第２窒化物半導体層に対して選択的に除去する構成とすることができる。
【００１４】
上記構成において、前記ダミーゲートは、酸化シリコンまたは窒化シリコンからなる構成とすることができる。
【００１５】
上記構成において、前記第２窒化物半導体層上に保護層を形成する工程と、前記ゲート電極を形成する前に、前記ゲート電極を形成すべき領域の前記保護層をドライエッチング法により除去する工程と、を有し、前記保護層は、前記第１窒化物半導体層及び前記第２窒化物半導体層に対して選択的に除去される構成とすることができる。
【００１６】
上記構成において、前記第１窒化物半導体層は、電子供給層あるいはスペーサ層としての機能を有し、前記第２窒化物半導体層は、電子供給層あるいはキャップ層としての機能を有する構成とすることができる。
【００１７】
上記構成において、前記ゲート電極を形成する工程は、エンハンスメントモードＦＥＴのゲート電極を形成する工程あるいはデプリーションモードＦＥＴのゲート電極を形成する工程である構成とすることができる。
【００１８】
上記構成において、前記第２窒化物半導体層を再成長する工程は、ＭＯＣＶＤ法により行われる構成とすることができる。
【００１９】
本発明は、基板と、前記基板上に設けられた窒化物半導体からなるチャネル層と、前記チャネル層上に設けられ、前記チャネル層よりもバンドギャップエネルギーの大きい第１窒化物半導体層と、前記第１窒化物半導体層上に互いに離間して選択的に設けられた、前記チャネル層のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層と、前記第２窒化物半導体層が離間した領域における前記第１窒化物半導体層上に設けられたゲート電極と、を備え、前記ゲート電極はデプリーションモードＦＥＴのゲート電極であることを特徴とする半導体装置である。本発明によれば、閾値電圧を精度良く制御することが可能となる。
【００２０】
上記構成において、前記第１窒化物半導体層は、電子供給層あるいはスペーサ層としての機能を有し、前記第２窒化物半導体層は、電子供給層あるいはキャップ層としての機能を有する構成とすることができる。
【００２１】
上記構成において、前記チャネル層がＧａＮである場合に、前記第１窒化物半導体層と前記第２窒化物半導体層との組み合わせとして、ＡｌＧａＮとＡｌＧａＮ、ＡｌＧａＮとＧａＮ、ＩｎＡｌＮとＩｎＡｌＮ、ＡｌＮとＩｎＡｌＮのいずれかの組み合わせからなる構成とすることができる。
【発明の効果】
【００２２】
本発明によれば、閾値電圧を精度良く制御することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】図１は、実施例１に係る半導体装置の断面模式図の例である。
【図２】図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面模式図（その１）の例である。
【図３】図３（ａ）及び図３（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面模式図（その２）の例である。
【図４】図４は、実施例２に係る半導体装置の断面模式図の例である。
【図５】図５（ａ）から図５（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面模式図（その１）の例である。
【図６】図６（ａ）及び図６（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面模式図（その２）の例である。
【図７】図７は、実施例３に係る半導体装置の断面模式図の例である。
【図８】図８（ａ）から図８（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面模式図（その１）の例である。
【図９】図９（ａ）及び図９（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面模式図（その２）の例である。
【図１０】図１０は、実施例３に係る半導体装置を用いたインバータ回路の回路図である。
【図１１】図１１は、実施例４に係るスイッチ回路を示す回路図の例である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本発明の実施例を説明する。
【実施例１】
【００２５】
実施例１では、デプリーションモードＦＥＴ（以下において、ＤモードＦＥＴと称す）の半導体装置の例について説明する。図１は、実施例１に係る半導体装置の断面模式図の例である。図１を参照に、ＳｉＣ基板からなる基板１０上に、バッファ層１２、チャネル層１４、第１窒化物半導体層１６、第２窒化物半導体層１８及び保護層２０が順次設けられている。バッファ層１２は、例えば膜厚が３００ｎｍのＡｌＮからなる。チャネル層１４は、例えば膜厚が１０００ｎｍのＧａＮからなる。第１窒化物半導体層１６は、例えば膜厚が２５ｎｍで、Ａｌ組成比が２５％のＡｌＧａＮからなる。第２窒化物半導体層１８は、例えば膜厚が２５ｎｍで、Ａｌ組成比が２５％のＡｌＧａＮからなる。保護層２０は、例えば窒化シリコンからなる。
【００２６】
第１窒化物半導体層１６、第２窒化物半導体層１８及び保護層２０にリセスが形成され、リセスに埋め込まれてソース電極２２及びドレイン電極２４が設けられている。ソース電極２２及びドレイン電極２４は、例えばチャネル層１４の上面に接して設けられている。ソース電極２２及びドレイン電極２４は、基板１０側からＴａ層とＡｌ層とが順次積層されている。また、ソース電極２２とドレイン電極２４との間であって、第２窒化物半導体層１８及び保護層２０にリセスが形成され、リセスに埋め込まれてゲート電極２６が設けられている。ゲート電極２６は、例えば第１窒化物半導体層１６の上面に接して設けられている。ゲート電極２６は、基板１０側からＮｉ層とＡｕ層とが順次積層されている。
【００２７】
第１窒化物半導体層１６及び第２窒化物半導体層１８は電子供給層として機能し、チャネル層１４の第１窒化物半導体層１６との界面に２次元電子ガス２８が生成される。ソース電極２２から２次元電子ガス２８を通りドレイン電極２４に至る電子の流れをゲート電極２６により制御することで、ＦＥＴとして機能する。この場合に、Ｄモードの閾値電圧が得られるように、ゲート電極２６下の第１窒化物半導体層１６の厚さを、例えば２５ｎｍのように厚くすることで、ＤモードＦＥＴとすることができる。
【００２８】
次に、実施例１に係る半導体装置の製造方法を説明する。図２（ａ）から図３（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面模式図の例である。図２（ａ）を参照に、ＳｉＣ基板からなる基板１０上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、ＡｌＮからなるバッファ層１２を成長させる。バッファ層１２の成長条件は以下である。なお、結晶成長では、特に注釈をしない限り、キャリアガスとしては水素を用いる。
原料ガス：ＴＭＡ（トリメチルアルミニウム）、ＮＨ３（アンモニア）
成長温度：１０００℃
膜厚    ：３００ｎｍ
【００２９】
バッファ層１２上に、例えばＭＯＣＶＤ法を用いて、ＧａＮからなるチャネル層１４を成長させる。チャネル層１４の成長条件は以下である。
原料ガス：ＴＭＧ（トリメチルガリウム）、ＮＨ３
成長温度：１０００℃
膜厚    ：１０００ｎｍ
【００３０】
チャネル層１４上に、例えばＭＯＣＶＤ法を用いて、ＡｌＧａＮからなる第１窒化物半導体層１６を成長させる。第１窒化物半導体層１６は、例えばチャネル層１４の上面に接して形成される。第１窒化物半導体層１６の成長条件は以下である。
原料ガス  ：ＴＭＡ、ＴＭＧ、ＮＨ３
成長温度  ：１０００℃
Ａｌ組成比：２５％
膜厚      ：２５ｎｍ
第１窒化物半導体層１６はＡｌ組成比２５％のＡｌＧａＮからなるため、ＧａＮからなるチャネル層１４よりもバンドギャップエネルギー（以下、Ｅｇと称す）が大きい。
【００３１】
図２（ｂ）を参照に、第１窒化物半導体層１６上に、例えばスパッタ法を用いて酸化シリコンを成膜する。その後、ゲート電極２６を形成すべき領域以外の領域の酸化シリコンを除去して、ゲート電極２６を形成すべき領域に、酸化シリコンからなるダミーゲート３０を形成する。
【００３２】
ダミーゲート３０を形成した後、例えばＭＯＣＶＤ法を用いて、ＡｌＧａＮからなる第２窒化物半導体層１８を再成長させる。これにより、第１窒化物半導体層１６上のダミーゲート３０以外の領域に選択的に第２窒化物半導体層１８が形成される。第２窒化物半導体層１８は、例えば第１窒化物半導体層１６の上面に接して形成される。第２窒化物半導体層１８の成長条件は以下である。
原料ガス  ：ＴＭＡ、ＴＭＧ、ＮＨ３
成長温度  ：１０００℃
Ａｌ組成比：２５％
膜厚      ：２５ｎｍ
第２窒化物半導体層１８はＡｌ組成比２５％のＡｌＧａＮからなるため、ＧａＮからなるチャネル層１４よりもＥｇが大きい。
【００３３】
図２（ｃ）を参照に、ダミーゲート３０を、例えばフッ酸を用いたウエットエッチングによって、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択的に除去する。その後、第２窒化物半導体層１８上に、例えばスパッタ法を用いて、窒化シリコンからなる保護層２０を成膜する。ダミーゲート３０を除去した領域にも保護層２０は形成される。
【００３４】
図３（ａ）を参照に、保護層２０上に、例えば酸化シリコンからなるマスク層を形成し、パターニングをする。マスク層のパターニングは、ソース電極２２及びドレイン電極２４が形成されるべき領域の保護層２０の上面が露出されるように行う。マスク層をマスクとして、例えばドライエッチング法を用いて、保護層２０、第２窒化物半導体層１８及び第１窒化物半導体層１６をエッチングして、チャネル層１４の上面が露出したリセスを形成する。保護層２０をエッチングする際のエッチングガスとして例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＳＦ６などのフッ素系ガスを用いる。第２窒化物半導体層１８及び第１窒化物半導体層１６をエッチングする際のエッチングガスとして例えばＣｌ２、ＢＣｌ３、ＳｉＣｌ４などの塩素系ガスを用いる。その後、例えば蒸着法及びリフトオフ法を用いて、リセス内にＴａ層とＡｌ層とが順次積層されたソース電極２２とドレイン電極２４とを形成する。
【００３５】
図３（ｂ）を参照に、保護層２０上に、例えば酸化シリコンからなるマスク層を再び形成し、パターニングをする。マスク層のパターニングは、ゲート電極２６が形成されるべき領域の保護層２０の上面が露出されるように行う。マスク層をマスクとして、例えばフッ素系ガスを用いたドライエッチング法により、保護層２０をエッチングして、第１窒化物半導体層１６の上面が露出したリセスを形成する。その後、例えば蒸着法及びリフトオフ法を用いて、リセス内にＮｉ層とＡｕ層とが順次積層された、ゲート電極２６を形成する。
【００３６】
以上説明してきたように、実施例１によれば、基板１０上にチャネル層１４と第１窒化物半導体層１６とを順次形成した後、第１窒化物半導体層１６上であって、ゲート電極２６を形成すべき領域にダミーゲート３０を形成する。ダミーゲート３０を形成した後、第１窒化物半導体層１６上のダミーゲート３０以外の領域に第２窒化物半導体層１８を再成長させる。そして、ダミーゲート３０を除去した後、ダミーゲート３０を除去した領域の第１窒化物半導体層１６上にゲート電極２６を形成する。このような製造方法を用いて製造することで、図１に示す半導体装置が得られる。この半導体装置は、基板１０上にチャネル層１４と第１窒化物半導体層１６とが順次設けられ、第１窒化物半導体層１６上に、互いに離間して選択的に第２窒化物半導体層１８が設けられている。そして、第２窒化物半導体層１８の離間した領域における第１窒化物半導体層１６上に、デプリーションモードＦＥＴのゲート電極２６が設けられている。このように、ゲート電極２６は、第２窒化物半導体層１８の電子供給層に埋め込まれた構造となる。したがって、電子供給層をエッチングすることなく、埋め込み型のゲート電極２６を得ることができる。
【００３７】
例えば、埋め込み型のゲート電極２６を、電子供給層をエッチングして形成する場合、以下の製造方法を用いることが考えられる。まず、第１窒化物半導体層１６と第２窒化物半導体層１８とを順次形成する。その後、第２窒化物半導体層１８をエッチングし、そのエッチングした領域にゲート電極２６を埋め込んで形成する。この場合、第２窒化物半導体層１８は、通常、塩素系ガスを用いたドライエッチング法でエッチングするため、第１窒化物半導体層１６との選択比が大きく取れずに、第１窒化物半導体層１６までエッチングされてしまう。この結果、ゲート電極２６直下の第１窒化物半導体層１６の厚さがばらついてしまい、閾値電圧を安定してコントロールすることが難しい。一方、実施例１では、エッチングを用いずに再成長法を用いて埋め込み型のゲート電極２６を形成している。このため、ゲート電極２６直下の第１窒化物半導体層１６の厚さの制御を精度良くできるようになり、閾値電圧を精度良く制御することが可能となる。
【００３８】
また、ゲート電極２６を第２窒化物半導体層１８に埋め込まれた構造とすることで、ゲート電極２６直下以外の領域の電子供給層を厚くすることができるため、高濃度の２次元電子ガス２８を得ることができる。これにより、抵抗を低減させることができる。さらに、ゲート電極２６直下以外の領域の２次元電子ガス２８を電子供給層の表面から遠ざけることができる。これにより、電子供給層の表面におけるトラップが２次元電子ガス２８に与える影響を小さくでき、電流コラプスを低減させることができる。
【００３９】
図２（ｃ）で説明したように、ダミーゲート３０を、ウエットエッチング法を用いて、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択的に除去する場合が好ましい。なお、選択的に除去するとは、ダミーゲート３０と第１窒化物半導体層１６及び第２窒化物半導体層１８とは、エッチングの選択比が取れることをいう。これにより、ダミーゲート３０を除去する際に、第１窒化物半導体層１６や第２窒化物半導体層１８がエッチングされることを抑制できる。よって、ゲート電極２６直下の第１窒化物半導体層１６の厚さを精度良く制御することができる。このように、ウエットエッチング法により、第１窒化物半導体層１６及び第２窒化物半導体層１８に対してダミーゲート３０を選択的に除去するために、ダミーゲート３０は、酸化シリコンまたは窒化シリコンからなる場合が好ましい。
【００４０】
図２（ｃ）で説明したように、第２窒化物半導体層１８上に保護層２０を形成する。第２窒化物半導体層１８がＡｌＧａＮのようにＡｌを含んでいる場合、第２窒化物半導体層１８が最表面になると、酸化が進み易く、部分的かつ経時的に酸化アルミニウムが形成されてしまう。これによりデバイス不良が発生してしまう。したがって、第２窒化物半導体層１８上に保護層２０を形成することで、デバイス不良の発生を抑制することができる。
【００４１】
第２窒化物半導体層１８上に保護層２０を形成した場合、図３（ｂ）で説明したように、ゲート電極２６を形成する前に、ゲート電極２６を形成すべき領域の保護層２０を除去する。この際、ゲート電極の幅などを精度よく制御する点から、ドライエッチング法により保護層２０を除去する。ここで、保護層２０は窒化シリコンからなるため、フッ素系ガスを用いたドライエッチング法により除去する。ＡｌＧａＮのドライエッチングでは塩素系ガスが用いられるため、フッ素系ガスを用いて保護層２０をエッチングする場合、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択比を大きく取る事ができる。つまり、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して保護層２０を選択的にエッチングすることができ、第１窒化物半導体層１６及び第２窒化物半導体層１８はほとんどエッチングされない。このため、閾値電圧に与える影響は小さくて済む。
【実施例２】
【００４２】
実施例２は、ワイドリセスにゲート電極を埋め込んだ場合の半導体装置の例である。図４は、実施例２に係る半導体装置の断面模式図の例である。図４を参照に、実施例１と異なる点は、ゲート電極２６がワイドリセスに埋め込まれていて、ゲート電極２６の側面が第２窒化物半導体層１８と接していない点である。その他の構成については、実施例１と同じであるため、ここでは説明を省略する。
【００４３】
次に、実施例２に係る半導体装置の製造方法を説明する。図５（ａ）から図６（ｂ）は、実施例２に係る半導体装置の製造方法を示す断面模式図の例である。図５（ａ）を参照に、基板１０上に、例えばＭＯＣＶＤ法を用いて、バッファ層１２、チャネル層１４、第１窒化物半導体層１６を順次成長させる。各層の成長条件は、実施例１に示した成長条件を用いる。
【００４４】
図５（ｂ）を参照に、第１窒化物半導体層１６上に、例えばスパッタ法を用いて酸化シリコンを成膜する。その後、ゲート電極２６を形成すべき領域よりも広い幅の領域の酸化シリコンを残存させ、その他の領域の酸化シリコンを除去することで、酸化シリコンからなるダミーゲート３０を形成する。ダミーゲート３０を形成した後、第１窒化物半導体層１６上に、例えばＭＯＣＶＤ法を用いて、第２窒化物半導体層１８を再成長させる。第２窒化物半導体層１８の成長条件は、実施例１に示した成長条件を用いる。
【００４５】
図５（ｃ）を参照に、ダミーゲート３０をウエットエッチングによって第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択的に除去した後、第２窒化物半導体層１８上に保護層２０を形成する。
【００４６】
図６（ａ）を参照に、ソース電極２２及びドレイン電極２４を形成すべき領域の保護層２０、第２窒化物半導体層１８及び第１窒化物半導体層１６をドライエッチングしてリセスを形成する。その後、リセス内にソース電極２２とドレイン電極２４とを形成する。
【００４７】
図６（ｂ）を参照に、ゲート電極２６を形成すべき領域よりも広い幅の領域であって、第２窒化物半導体層１８が形成されていない領域の保護層２０をドライエッチングしてワイドリセスを形成する。その後、ワイドリセス内であって、第２窒化物半導体層１８の側面に接しないように、ゲート電極２６を形成する。
【００４８】
以上説明してきたように、実施例２によれば、第１窒化物半導体層１６上であって、ゲート電極２６の幅よりも広い幅となるようなダミーゲート３０を形成する。ダミーゲート３０を形成した後、第１窒化物半導体層１６上のダミーゲート３０以外の領域に第２窒化物半導体層１８を再成長させる。そして、ダミーゲート３０を除去した後、ダミーゲートを除去した領域に、第２窒化物半導体層１８と接しないようにゲート電極２６を形成する。ゲート電極２６を埋め込み型とした場合、ゲート電極２６の側面が第２窒化物半導体層１８に接すると、寄生容量が増大することが考えられる。そこで、実施例２のように、ゲート電極２６の側面を第２窒化物半導体層１８と接しないようにすることで、寄生容量が増大することを抑制できる。
【００４９】
実施例１及び実施例２では、第１窒化物半導体層１６はＡｌＧａＮ（Ａｌ組成比：２５％）からなり、第２窒化物半導体層１８もＡｌＧａＮ（Ａｌ組成比：２５％）からなる場合を例に示したが、この場合に限られる訳ではない。第１窒化物半導体層１６は、チャネル層１４よりもバンドギャップエネルギーの大きい窒化物半導体層からなる場合であればよい。第２窒化物半導体層１８は、チャネル層１４のバンドギャップエネルギー以上の大きさのエネルギーバンドギャップを有する窒化物半導体層からなる場合であればよい。
【００５０】
ここで、窒化物半導体とは、窒素を含む半導体であり、例えばＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどが挙げられる。チャネル層１４がＧａＮからなる場合、第１窒化物半導体層１６と第２窒化物半導体層１８の組み合わせとしては、表１に示すように、実施例１に示したＡｌＧａＮとＡｌＧａＮの組み合わせの他に、ＡｌＧａＮとＧａＮ、ＩｎＡｌＮとＩｎＡｌＮの組み合わせの場合でもよい。
【表１】
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【００５１】
表１に関して詳しく説明する。表１を参照に、第１窒化物半導体層１６がＡｌＧａＮで、第２窒化物半導体層１８がＧａＮである場合（ケース２、ケース４の場合）、第１窒化物半導体層１６は電子供給層として機能し、第２窒化物半導体層１８はキャップ層として機能する。この場合、Ｄモードの閾値電圧が得られるように第１窒化物半導体層１６の膜厚は例えば２５ｎｍとすることができ、第２窒化物半導体層１８の膜厚は例えば５ｎｍとすることができる。また、ケース３、ケース４のように、チャネル層１４と第１窒化物半導体層１６との間に、スペーサ層として例えば膜厚１ｎｍのＡｌＮを挿入してもよい。ＡｌＮを挿入することにより、ＡｌＮとＧａＮとの伝導帯の大きな不連続により高濃度の２次元電子ガスが得られる。これにより、高電流化、高出力化が可能となる。
【００５２】
さらに、ＡｌＮのスペーサ層を挿入し、第１窒化物半導体層１６をＩｎＡｌＮ、第２窒化物半導体層１８もＩｎＡｌＮとする場合（ケース５）でもよい。この場合、第１窒化物半導体層１６及び第２窒化物半導体層１８は電子供給層として機能する（ケース１、ケース３も同じ）。ＡｌＮの膜厚は例えば１．５ｎｍとすることができる。Ｄモードの閾値電圧が得られるように第１窒化物半導体層１６の膜厚は例えば３．５ｎｍとし、第２窒化物半導体層１８の膜厚は例えば１０ｎｍとすることができる。ここで、電子供給層としてＩｎＡｌＮを用いる理由を説明する。ＨＥＭＴにおいて、電力密度を高めるため、より多くの電流が流れるように、より高濃度の２次元電子ガスを発生させることが求められている。電子供給層としてＡｌＧａＮを用いた場合、Ａｌ組成比を上げてより高濃度の２次元電子ガスを発生させることが考えられるが、高Ａｌ組成のＡｌＧａＮはＧａＮに対して格子不整合が大きくなるため、高結晶品質を保って形成することが難しい。一方、電子供給層としてＩｎＡｌＮを用いた場合、ＩｎＡｌＮはＧａＮと格子整合すると共に、ＩｎＡｌＮとＧａＮとの大きな自発分極差と伝導帯の大きな不連続により、高濃度の２次元電子ガスが得られるためである。また、ＡｌＮをスペーサ層として挿入することで、ＧａＮとＩｎＡｌＮとを物理的に離すことができ、２次元電子ガスの移動度を向上できる。
【００５３】
実施例１及び実施例２では、ＤモードＦＥＴの場合を例に示したが、ゲート電極２６下の第１窒化物半導体層１６の厚さを変えることで、エンハンスメントモードＦＥＴ（以下において、ＥモードＦＥＴと称す）を形成することもできる。つまり、ゲート電極２６として、ＤモードＦＥＴのゲート電極あるいはＥモードＦＥＴのゲート電極を形成することができる。
【実施例３】
【００５４】
実施例３は、同じ基板上にＥモードＦＥＴとＤモードＦＥＴとを集積化させた半導体装置の場合の例である。図７は、実施例３に係る半導体装置の断面模式図の例である。図７を参照に、実施例１と異なる点は、第１窒化物半導体層１６が例えば膜厚１．５ｎｍのＡｌＮからなり、第２窒化物半導体層１８が例えば膜厚３．５ｎｍ、Ｉｎ組成比１７％のＩｎＡｌＮからなる点である。また、ＥモードＦＥＴとＤモードＦＥＴとが集積していて、それぞれのソース電極２２、ドレイン電極２４及びゲート電極（ＥモードＦＥＴのゲート電極を第１ゲート電極２６ａ、ＤモードＦＥＴのゲート電極を第２ゲート電極２６ｂと称す）が設けられている点である。ＥモードＦＥＴの第１ゲート電極２６ａは、第１窒化物半導体層１６の上面に接して設けられ、ＤモードＦＥＴの第２ゲート電極２６ｂは、第２窒化物半導体層１８の上面に接して設けられている。その他の構成については、実施例１と同じであるため、ここでは説明を省略する。また、後述するが、表２は、実施例３に関する第１窒化物半導体層１６、第２窒化物半導体層１８の組み合わせを示している。
【００５５】
次に、実施例３に係る半導体装置の製造方法を説明する。図８（ａ）から図９（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面模式図の例である。図８（ａ）を参照に、基板１０上に、例えばＭＯＣＶＤ法を用いて、バッファ層１２及びチャネル層１４を順次成長させる。バッファ層１２及びチャネル層１４の成長条件は、実施例１に示した成長条件を用いる。チャネル層１４上に、例えばＭＯＣＶＤ法を用いて、ＡｌＮからなる第１窒化物半導体層１６を成長させる。第１窒化物半導体層１６の成長条件は以下である。
原料ガス：ＴＭＡ、ＮＨ３
成長温度：１０００℃
膜厚    ：１．５ｎｍ
第１窒化物半導体層１６はＡｌＮからなるため、ＧａＮからなるチャネル層１４よりもＥｇが大きい。ＡｌＮからなる第１窒化物半導体層１６はスペーサ層として機能する。
【００５６】
図８（ｂ）を参照に、第１窒化物半導体層１６上に、例えばスパッタ法を用いて酸化シリコンを成膜する。その後、ＥモードＦＥＴの第１ゲート電極２６ａを形成すべき領域に酸化シリコンを残存させ、その他の領域の酸化シリコンを除去することで、酸化シリコンからなるダミーゲート３０を形成する。ダミーゲート３０を形成した後、キャリアガスを水素から窒素に変え、第１窒化物半導体層１６上に、例えばＭＯＣＶＤ法を用いて、ＩｎＡｌＮからなる第２窒化物半導体層１８を再成長させる。第２窒化物半導体層１８の成長条件は以下である。
原料ガス  ：ＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３
成長温度  ：８００℃
Ｉｎ組成比：１７％
膜厚      ：３．５ｎｍ
第２窒化物半導体層１８はＩｎ組成比１７％のＩｎＡｌＮからなるため、ＧａＮからなるチャネル層１４よりもＥｇが大きい。ＩｎＡｌＮからなる第２窒化物半導体層１８は電子供給層として機能する。
【００５７】
図８（ｃ）を参照に、ダミーゲート３０をウエットエッチングによって第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択的に除去した後、第２窒化物半導体層１８上に保護層２０を形成する。
【００５８】
図９（ａ）を参照に、ＥモードＦＥＴとＤモードＦＥＴとのそれぞれのソース電極２２及びドレイン電極２４を形成すべき領域の保護層２０、第２窒化物半導体層１８及び第１窒化物半導体層１６をドライエッチングしてリセスを形成する。保護層２０のエッチングガスにはフッ素系ガスを用い、第１窒化物半導体層１６及び第２窒化物半導体層１８のエッチングガスには塩素系ガスを用いる。その後、リセス内にソース電極２２とドレイン電極２４とを形成する。
【００５９】
図９（ｂ）を参照に、ＥモードＦＥＴの第１ゲート電極２６ａ及びＤモードＦＥＴの第２ゲート電極２６ｂを形成すべき領域の保護層２０を、フッ素系ガスを用いてドライエッチングし、リセスを形成する。その後、リセス内にＥモードＦＥＴの第１ゲート電極２６ａとＤモードＦＥＴの第２ゲート電極２６ｂとを形成する。
【００６０】
以上説明してきたように、実施例３によれば、第１窒化物半導体層１６上であって、ＥモードＦＥＴの第１ゲート電極２６ａを形成すべき領域にダミーゲート３０を形成する。ダミーゲート３０を形成した後、第１窒化物半導体層１６上のダミーゲート３０以外の領域に第２窒化物半導体層１８を再成長させる。そして、ダミーゲート３０を除去した後、ダミーゲート３０を除去した領域の第１窒化物半導体層１６上にＥモードＦＥＴの第１ゲート電極２６ａを、第２窒化物半導体層１８上にＤモードＦＥＴの第２ゲート電極２６ｂを形成する。これにより、ＥモードＦＥＴの第１ゲート電極２６ａは、第１窒化物半導体層１６の上面に形成される。一方、ＤモードＦＥＴの第２ゲート電極２６ｂは、第２窒化物半導体層１８の上面に形成される。よって、ＤモードＦＥＴの閾値電圧をＥモードＦＥＴよりも深くすることができる。また、ＥモードＦＥＴの第１ゲート電極２６ａは、埋め込み型のゲート電極であるが、エッチング法を用いずに再成長法を用いて形成しているため、閾値電圧の安定したＥモードＦＥＴが得られる。したがって、実施例３によれば、ＥモードＦＥＴとＤモードＦＥＴとを容易に集積化することができる。
【００６１】
図９（ｂ）で説明したように、ＥモードＦＥＴの第１ゲート電極２６ａとＤモードＦＥＴの第２ゲート電極２６ｂとは、同じ工程で同時に形成される場合が好ましい。これにより、製造工数を削減することができる。
【００６２】
実施例３では、第１窒化物半導体層１６はＡｌＮからなり、第２窒化物半導体層１８はＩｎＡｌＮ（Ｉｎ組成比：１７％）からなる場合を例に示したが、この場合に限られる訳ではない。第１窒化物半導体層１６は、チャネル層１４よりもバンドギャップエネルギーの大きい窒化物半導体層からなる場合であればよい。第２窒化物半導体層１８は、チャネル層１４のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する窒化物半導体層からなる場合であればよい。したがって、表２に示すように、第１窒化物半導体層１６がＡｌＧａＮで、第２窒化物半導体層１８もＡｌＧａＮである場合（ケース２）でもよい。この場合、第１窒化物半導体層１６及び第２窒化物半導体層１８は、電子供給層として機能する。第１窒化物半導体層１６は、例えば膜厚８ｎｍ、Ａｌ組成比２５％とし、第２窒化物半導体層１８は、例えば膜厚１７ｎｍ、Ａｌ組成比２５％とすることができる。
【００６３】
また、第１窒化物半導体層１６がＡｌＧａＮで、第２窒化物半導体層１８がＧａＮである場合（ケース３）でもよい。この場合、第１窒化物半導体層１６は電子供給層として機能し、第２窒化物半導体層１８はキャップ層として機能する。第１窒化物半導体層１６は、例えば膜厚８ｎｍ、Ａｌ組成比２５％とし、第２窒化物半導体層１８は、例えば膜厚５ｎｍとすることができる。
【表２】
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【００６４】
図９（ａ）及び図９（ｂ）で説明したように、保護層２０をフッ素系のエッチングガスを用いてドライエッチングするため、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択比を大きく取る事ができる。このため、第１窒化物半導体層１６と第２窒化物半導体層１８とは、ほとんどエッチングされない。したがって、ＥモードＦＥＴの第１ゲート電極２６ａ直下の第１窒化物半導体層１６の厚さ、並びにＤモードＦＥＴの第２ゲート電極２６ｂ直下の第１窒化物半導体層１６及び第２窒化物半導体層１８の厚さを精度良く制御することができる。
【００６５】
実施例１から３では、保護層２０は窒化シリコンからなる場合を例に示したが、この場合に限られる訳ではない。保護層２０をドライエッチング法により除去する際に、第１窒化物半導体層１６及び第２窒化物半導体層１８に対して選択的に除去することが可能であれば、保護層２０はその他の材料からなる場合でも良い。
【００６６】
表１及び表２で説明したように、第１窒化物半導体層１６は電子供給層あるいはスペーサ層としての機能を有し、第２窒化物半導体層１８は電子供給層あるいはキャップ層としての機能を有することとすることができる。より具体的には、第１窒化物半導体層１６は電子供給層あるいはスペーサ層としての機能を有し、第２窒化物半導体層１８は、第１窒化物半導体層１６が電子供給層として機能する場合は電子供給層あるいはキャップ層としての機能を有し、第１窒化物半導体層１６がスペーサ層として機能する場合は電子供給層としての機能を有することとすることができる。
【００６７】
基板１０はＳｉＣ基板である場合を例に示したが、この場合に限られず、例えばＳｉ基板、ＧａＮ基板、サファイア基板、Ｇａ２Ｏ３基板を用いてもよい。また、成長に用いる原料は、上述した原料の他に、Ａｌ原料としてＴＥＡ（トリエチルアルミニウム）、Ｇａ原料としてＴＥＧ（トリエチルガリウム）を用いてもよい。さらに、ＭＯＣＶＤ法を用いて結晶成長する場合を例に示したが、この場合に限られず、その他の方法により結晶成長する場合でもよい。
【００６８】
ゲート電極２６は、基板１０側からＮｉ層とＡｕ層とが順次積層された構造である場合を例に説明したが、この場合に限られる訳ではない。ゲート電極２６は、基板１０側から例えばＮｉ層とＰｄ層とＡｕ層とが順次積層された構造の場合でもよい。
【実施例４】
【００６９】
実施例４は、実施例３をスイッチ回路に適用した場合の例である。図１０は、実施例３に係る半導体装置を用いたインバータ回路の回路図である。図１０を参照に、実施例３に係る半導体装置のＥモードＦＥＴ４０のソースが接地され、ゲートが入力端子Ｉｎに接続され、ドレインがノードＮ１に接続されている。実施例３に係る半導体装置のＤモードＦＥＴ４２のソースがノードＮ１に接続され、ゲートもノードＮ１に接続され、ドレインが電源ＶＤＤに接続されている。このように、ＥモードＦＥＴ４０とＤモードＦＥＴ４２とを用いＤＣＦＬ（Drain Coupled FET Logic）回路を形成することができる。
【００７０】
図１１は、実施例４に係るスイッチ回路を示す回路図の例である。図１１を参照に、スイッチ回路６０は、インバータ回路５０、スイッチＳＷ１及びスイッチＳＷ２を有する。スイッチＳＷ１は、複数の実施例３に係るＤモードＦＥＴ４４が直列に接続されている。一端のＤモードＦＥＴ４４のソース又はドレインは入力端子Ｉｎに接続される。他端のＤモードＦＥＴ４４のソース又はドレインは出力端子Ｏｕｔ１に接続される。スイッチＳＷ２は、複数の実施例３に係るＤモードＦＥＴ４６が直列に接続されている。一端のＤモードＦＥＴ４６のソース又はドレインは入力端子Ｉｎに接続される。他端のＤモードＦＥＴ４６のソース又はドレインは出力端子Ｏｕｔ２に接続される。インバータ回路５０の入力は制御端子Ｃｏｎｔに接続されている。制御端子Ｃｏｎｔは、スイッチＳＷ１を構成するＤモードＦＥＴ４４のゲートに抵抗Ｒ１を介し接続されてもいる。インバータ回路５０の出力は、スイッチＳＷ２を構成するＤモードＦＥＴ４６のゲートに抵抗Ｒ２を介し接続されている。
【００７１】
以上の構成により、制御端子Ｃｏｎｔにハイが入力すると、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。制御端子Ｃｏｎｔにローが入力すると、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。このように、窒化物半導体を用いたＥモードＦＥＴ４０とＤモードＦＥＴ４２とを有するインバータ回路５０をスイッチＳＷ１及びスイッチＳＷ２と同じ基板に集積化することができる。
【００７２】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７３】
１０  基板
１２  バッファ層
１４  チャネル層
１６  第１窒化物半導体層
１８  第２窒化物半導体層
２０  保護層
２２  ソース電極
２４  ドレイン電極
２６  ゲート電極
２６ａ  第１ゲート電極
２６ｂ  第２ゲート電極
２８  ２次元電子ガス
３０  ダミーゲート
４０  ＥモードＦＥＴ
４２  ＤモードＦＥＴ
４４  ＤモードＦＥＴ
４６  ＤモードＦＥＴ
５０  インバータ回路
６０  スイッチ回路
【図１】
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【図２】
2013077635.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
2013077635.tif 000010
【図７】
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【図８】
2013077635.tif 000012
【図９】
2013077635.tif 000013
【図１０】
2013077635.tif 000014
【図１１】
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