(57)【要約】【課題】ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、差動出力信号への歪の重畳を抑制するサンプル・ホールド回路を提供すること。【解決手段】差動演算増幅器１０の入力端子側のスイッチング素子にゲート・ソース間電圧を一定に保つブートストラップスイッチ回路ＢＳ１，ＢＳ２を適用することで、サンプルフェーズにサンプリング用コンデンサの両端に差動入力信号を接続するサンプル・ホールド回路であっても、差動出力信号の歪成分を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
正転入力信号と反転入力信号に基づいて正転出力信号と反転出力信号とを出力する差動演算増幅器と、複数のスイッチング素子と、複数のサンプリング用コンデンサとを備えたサンプル・ホールド回路において、
サンプルフェーズで差動入力信号を両端に接続する前記サンプリング用コンデンサの両端の複数のスイッチング素子のうち、前記差動演算増幅器の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路とすることを特徴とするサンプル・ホールド回路。
【請求項２】
前記サンプリング用コンデンサの両端の複数のスイッチング素子のうち、前記差動演算増幅器の入力端子側の一方の複数のスイッチング素子の接続が切れるタイミングが、他方の複数のスイッチング素子の接続が切れるタイミングより早いことを特徴とする請求項１に記載のサンプル・ホールド回路。
【請求項３】
前記差動演算増幅器の正転入力側に設けられた第１のスイッチと、該第１のスイッチに接続された第１のコンデンサと、
前記差動演算増幅器の反転入力側に設けられた第２のスイッチと、該第２のスイッチに接続された第２のコンデンサと、
前記第１のコンデンサの出力側と前記第２のスイッチの入力側に接続された第１のブートストラップスイッチ回路と、
前記第２のコンデンサの出力側と前記第１のスイッチの入力側に接続された第２のブートストラップスイッチ回路と
を備えたことを特徴とする請求項１又は２に記載のサンプル・ホールド回路。
【請求項４】
前記差動演算増幅器の入力端子側の一方の複数のスイッチング素子に加え、他方の複数のスイッチング素子をブートストラップスイッチ回路とすることを特徴とする請求項１に記載のサンプル・ホールド回路。
【請求項５】
前記サンプリング用コンデンサの両端の複数スイッチング素子のうち、前記差動演算増幅器の入力端子側の一方の複数のスイッチング素子の接続が切れるタイミングが、他方の複数のスイッチング素子の接続が切れるタイミングより遅いことを特徴とする請求項４に記載のサンプル・ホールド回路。
【請求項６】
前記差動演算増幅器の正転入力側に設けられた第３のブートストラップスイッチ回路と、該第３のブートストラップスイッチ回路に接続された第１のコンデンサと、
前記差動演算増幅器の反転入力側に設けられた第４のブートストラップスイッチ回路と、該第４のブートストラップスイッチ回路に接続された第２のコンデンサと、
前記第１のコンデンサの出力側と前記第４のブートストラップスイッチ回路の入力側に接続された第１のブートストラップスイッチ回路と、
前記第２のコンデンサの出力側と前記第３のブートストラップスイッチ回路の入力側に接続された第２のブートストラップスイッチ回路と
を備えたことを特徴とする請求項４又は５に記載のサンプル・ホールド回路。
【請求項７】
前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする請求項１乃至６のいずれかに記載のサンプル・ホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子側のスイッチング素子としてブートストラップスイッチ回路を用いることで、出力信号への歪成分の重畳を抑制するようにしたサンプル・ホールド回路に関する。
【背景技術】
【０００２】
従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図５は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図５に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１０と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。
【０００３】
スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
【０００４】
差動演算増幅器（ＡＭ）１０は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図６（ａ），（ｂ）は、図５に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２）
【０００５】
次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１０の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４）
【０００６】
サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）
【０００７】
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１０の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８）
【０００８】
また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。
【０００９】
さらに式（８）によると、ホールドフェーズでの差動演算増幅器１０の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１０の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。
【００１０】
なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。
【００１１】
全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。
【００１２】
また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、サンプル・ホールド回路にブートストラップスイッチを用いたものが開示されている。また、例えば、特許文献３には、アナログ入力電圧のサンプリングしたものへの高調波歪みの導入を回避し、しかも単一電源電圧で動作するＭＯＳＦＥＴサンプリングスイッチ回路が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２８３７７３号公報
【特許文献２】特開２００７−５０１４８３号公報
【特許文献３】特開平６−１３９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述した図５に示すサンプル・ホールド回路において、サンプルフェーズが終了する瞬間の様子を考えてみる。Ｓ３，Ｓ４が単純なＭＯＳスイッチの場合、Φ１が“Ｈ”のときスイッチ用ＭＯＳのゲート電極はＶＤＤあるいはＶＳＳを印加している。単純化のためにスイッチ用ＭＯＳがＮＭＯＳでゲート電極にＶＤＤが印加されているとすると、このときスイッチ用ＭＯＳであるＳ３，Ｓ４のゲート・ソース間電圧はそれぞれＶＤＤ−ＶＩＮ，ＶＤＤ−ＶＩＰとなり、ＶＩＮ，ＶＩＰに依存する電荷が蓄えられチャネルを形成している。Φ１が“Ｈ”から“Ｌ”になるとき、チャネルを形成していた電荷はチャージインジェクションとしてソース・ドレイン電極側に放出され、サンプリング用コンデンサに蓄積される。サンプリング用コンデンサＣ１，Ｃ２に蓄積されるインジェクション電荷量をＱＣＩ１、ＱＣＩ２とすると、式（１）、（２）は以下のように書き換えられる。
【００１５】
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＱＣＩ１・・・式（９）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＱＣＩ２・・・式（１０）
また、式（５）、（６）はＣ１＝Ｃ２＝Ｃとすると以下のように書き換えられる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ＋ＱＣＩ１／Ｃ・・・式（１１）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ＋ＱＣＩ２／Ｃ・・・式（１２）
【００１６】
この結果、差動出力ＶＯＰ−ＶＯＮは、式（１１）−式（１２）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）＋（ＱＣＩ１−ＱＣＩ２）／Ｃ・・・式（１３）
上述したとおり、ＱＣＩ１とＱＣＩ２は差動入力信号ＶＩＰとＶＩＮに依存する電荷量であり、式（１３）の右辺第２項は入力信号に依存した値をとる。その結果、差動出力信号ＶＯＰ−ＶＯＮに歪成分が重畳してしまう。
【００１７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、出力信号への歪の重畳を抑制するサンプル・ホールド回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１０）と、複数のスイッチング素子（Ｓ１乃至Ｓ６）と、複数のサンプリング用コンデンサ（Ｃ１，Ｃ２）とを備えたサンプル・ホールド回路において、サンプルフェーズで差動入力信号を両端に接続する前記サンプリング用コンデンサ（Ｃ１，Ｃ２）の両端の複数のスイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路（ＢＳ１，ＢＳ２）とすることを特徴とする。（図１；実施例１）
【００１９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記サンプリング用コンデンサの両端の複数のスイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）の接続が切れるタイミングが、他方の複数のスイッチング素子（Ｓ１，Ｓ２）の接続が切れるタイミングより早いことを特徴とする。
【００２０】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記差動演算増幅器（１０）の正転入力側に設けられた第１のスイッチ（Ｓ１）と、該第１のスイッチに接続された第１のコンデンサ（Ｃ１）と、前記差動演算増幅器（１０）の反転入力側に設けられた第２のスイッチ（Ｓ２）と、該第２のスイッチに接続された第２のコンデンサ（Ｃ２）と、前記第１のコンデンサ（Ｃ１）の出力側と前記第２のスイッチ（Ｓ２）の入力側に接続された第１のブートストラップスイッチ回路（ＢＳ１）と、前記第２のコンデンサ（Ｃ２）の出力側と前記第１のスイッチ（Ｓ１）の入力側に接続された第２のブートストラップスイッチ回路（ＢＳ２）とを備えたことを特徴とする。
【００２１】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）に加え、他方の複数のスイッチング素子をブートストラップスイッチ回路（ＢＳ３，ＢＳ４）とすることを特徴とする。（図４；実施例２）
また、請求項５に記載の発明は、請求項４に記載の発明において、前記サンプリング用コンデンサの両端の複数スイッチング素子（ＢＳ１，ＢＳ２，Ｓ１，Ｓ２）のうち、前記差動演算増幅器（１０）の入力端子側の一方の複数のスイッチング素子（ＢＳ１，ＢＳ２）の接続が切れるタイミングが、他方の複数のスイッチング素子（ＢＳ３，ＢＳ４）の接続が切れるタイミングより遅いことを特徴とする。
【００２２】
また、請求項６に記載の発明は、請求項４又は５に記載の発明において、前記差動演算増幅器（１０）の正転入力側に設けられた第３のブートストラップスイッチ回路（ＢＳ３）と、該第３のブートストラップスイッチ回路に接続された第１のコンデンサ（Ｃ１）と、前記差動演算増幅器（１０）の反転入力側に設けられた第４のブートストラップスイッチ回路（ＢＳ４）と、該第４のブートストラップスイッチ回路に接続された第２のコンデンサ（Ｃ２）と、前記第１のコンデンサ（Ｃ１）の出力側と前記第４のブートストラップスイッチ回路（ＢＳ４）の入力側に接続された第１のブートストラップスイッチ回路（ＢＳ１）と、前記第２のコンデンサ（Ｃ２）の出力側と前記第３のブートストラップスイッチ回路（ＢＳ３）の入力側に接続された第２のブートストラップスイッチ回路（ＢＳ２）とを備えたことを特徴とする。
【００２３】
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、差動演算増幅器においてサンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続する際に、差動演算増幅器の入力端子側のスイッチング素子としてブートストラップスイッチ回路を用いたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、差動出力信号への歪の重畳を抑制することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るサンプル・ホールド回路の実施例１を説明するための回路構成図である。
【図２】（ａ）乃至（ｃ）は、図１に示したサンプル・ホールド回路の制御信号のタイミングチャートを示す図である。
【図３】本発明に係るブートストラップスイッチ回路の構成図である。
【図４】本発明に係るサンプル・ホールド回路の実施例２を説明するための回路構成図である。
【図５】従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。
【図６】（ａ），（ｂ）は、図５に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００２７】
図１は、本発明に係るサンプル・ホールド回路の実施例１を説明するための回路構成図である。図中符号１０は差動演算増幅器（ＡＭ；差動演算増幅器）、１１は第１のブートストラップスイッチ回路、１２は第２のブートストラップスイッチ回路を示している。
本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１０と、複数のスイッチング素子Ｓ１乃至Ｓ４，ＢＳ１，ＢＳ２と、複数のサンプリング用コンデンサＣ１，Ｃ２とを備えたものである。
【００２８】
そして、サンプルフェーズで差動入力信号を両端に接続するサンプリング用コンデンサＣ１，Ｃ２の両端の複数のスイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子をブートストラップスイッチ回路ＢＳ１，ＢＳ２とする。
このような構成において、サンプリング用コンデンサＣ１，Ｃ２の両端の複数のスイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２の接続が切れるタイミングが、他方の複数のスイッチング素子Ｓ１，Ｓ２の接続が切れるタイミングより早くなるように動作するものである。
【００２９】
つまり、本実施例１のサンプル・ホールド回路は、差動演算増幅器１０の正転入力側に設けられた第１のスイッチＳ１と、この第１のスイッチＳ１に接続された第１のコンデンサＣ１と、差動演算増幅器１０の反転入力側に設けられた第２のスイッチＳ２と、この２のスイッチＳ２に接続された第２のコンデンサＣ２と、第１のコンデンサＣ１の出力側と第２のスイッチＳ２の入力側に接続された第１のブートストラップスイッチ回路ＢＳ１と、第２のコンデンサＣ２の出力側と第１のスイッチＳ１の入力側に接続された第２のブートストラップスイッチ回路ＢＳ２とを備えている。
【００３０】
図２（ａ）乃至（ｃ）は、図１に示したサンプル・ホールド回路の制御信号のタイミングチャートを示す図である。本実施例１に示すサンプル・ホールド回路の基本構成は、上述したように、図５で示したサンプル・ホールド回路とほぼ同じであるが、サンプリング用コンデンサＣ１，Ｃ２に接続するスイッチング素子のうち、差動演算増幅器１０の入力端子側のスイッチング素子として、ゲート・ソース間電圧を一定に保つブートストラップスイッチ回路ＢＳ１，ＢＳ２を適用している。また、このブートストラップスイッチ回路ＢＳ１，ＢＳ２の制御クロック信号としてΦ１Ａを接続している。
【００３１】
一般的に、ブートストラップスイッチ回路は、ゲート・ソース間電圧を一定に保つことが知られている。
図３は、本発明に係るブートストラップスイッチ回路の構成図である。このブートストラップスイッチ回路は、トランジスタＭＮ１乃至ＭＮ１０，ＭＰ１，ＭＰ２と、インバータＩＮＶと、コンデンサＣ１，Ｃ２，Ｃ３と、入力ノードＩＮと、出力ノードＯＵＴと、クロック信号ノードＰＨＩ，ＰＨＩＺと、電源電圧ＶＤＤを備えて構成されている。
【００３２】
端子ＯＵＴに接続するＮＭＯＳトランジスタＭＮ１がブートストラップスイッチである。クロック信号ノードＰＨＩ，ＰＨＩＺは、逆相の関係にある。ここで、ゲート・ソース間電圧は一定に保たれている。
なお、本発明に係るブートストラップスイッチ回路は、この構成に限定されるものではなく、ブートストラップスイッチ回路であるならば別の構成であっても構わない。
【００３３】
サンプル動作フェーズのとき、本実施例１に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（１），（２）に記載の電荷が蓄えられる。Φ１Ａが“Ｈ”から“Ｌ”になるとき、ブートストラップスイッチ回路ＢＳ１，ＢＳ２からチャージインジェクションとして電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、放出電荷量ＱＣＩ１＝ＱＣＩ２＝ＱＣＩとみなすことができる。したがって、上述した式（９）、（１０）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）＋ＱＣＩ・・・式（１４）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）＋ＱＣＩ・・・式（１５）
【００３４】
その後、Φ１が“Ｈ”から“Ｌ”になるが、このときすでにブートストラップスイッチ回路ＢＳ１，ＢＳ２は切断状態であり差動演算増幅器１０の入力端子ＶＸ，ＶＹはフローティングノードとなっているため、Ｑ１，Ｑ２に変化は起きない。
ホールド動作フェーズのとき、本実施例１に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（３）、（４）に記載の電荷が蓄えられる。サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ＋ＱＣＩ／Ｃ・・・式（１６）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ＋ＱＣＩ／Ｃ・・・式（１７）
【００３５】
上述したように、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１６）−式（１７）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（１８）
上述した式（１８）を式（１３）と比較すると、図１に示した構成では、差動出力信号の歪の原因となっていた差動入力信号に依存する電荷の項が存在しないことが分かる。
【実施例２】
【００３６】
図４は、本発明に係るサンプル・ホールド回路の実施例２を説明するための回路構成図である。図中符号１３は第３のブートストラップスイッチ回路、１４は第４のブートストラップスイッチ回路を示している。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例２に示すサンプル・ホールド回路は、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２に加え、他方の複数のスイッチング素子をブートストラップスイッチ回路ＢＳ３，ＢＳ４とする。
【００３７】
サンプリング用コンデンサＣ１，Ｃ2の両端の複数スイッチング素子ＢＳ１，ＢＳ２，Ｓ１，Ｓ２のうち、差動演算増幅器１０の入力端子側の一方の複数のスイッチング素子ＢＳ１，ＢＳ２の接続が切れるタイミングが、他方の複数のスイッチング素子ＢＳ３，ＢＳ４の接続が切れるタイミングより遅くまるように動作するものである。
つまり、本実施例２のサンプル・ホールド回路は、差動演算増幅器１０の正転入力側に設けられた第３のブートストラップスイッチ回路ＢＳ３と、この第３のブートストラップスイッチ回路ＢＳ３に接続された第１のコンデンサＣ１と、差動演算増幅器１０の反転入力側に設けられた第４のブートストラップスイッチ回路ＢＳ４と、この第４のブートストラップスイッチ回路ＢＳ４に接続された第２のコンデンサＣ２と、第１のコンデンサＣ１の出力側と第４のブートストラップスイッチ回路ＢＳ４の入力側に接続された第１のブートストラップスイッチ回路ＢＳ１と、第２のコンデンサＣ２の出力側と第３のブートストラップスイッチ回路ＢＳ３の入力側に接続された第２のブートストラップスイッチ回路ＢＳ２とを備えている。
【００３８】
図４における制御信号のタイミングチャートを、上述した図２を適宜参照して説明する。本実施例２に示すサンプル・ホールド回路の基本構成は、図５に示したサンプル・ホールド回路とほぼ同じであるが、サンプリング用コンデンサＣ１，Ｃ２の両端に接続するスイッチング素子として、ゲート・ソース間電圧を一定に保つブートストラップスイッチ回路ＢＳ１乃至ＢＳ４を適用している。また、ブートストラップスイッチ回路ＢＳ３，ＢＳ４の制御クロック信号としてΦ１Ａを接続している。
【００３９】
サンプル動作フェーズのとき、本実施例２に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（１）、（２）に記載の電荷が蓄えられる。Φ１Ａが“Ｈ”から“Ｌ”になるとき、ブートストラップスイッチ回路ＢＳ３，ＢＳ４からチャージインジェクションとして電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、放出電荷量ＱＣＩ３＝ＱＣＩ４＝ＱＣＩＡとみなすことができる。このＱＣＩＡにより、Ｃ１，Ｃ２にはそれぞれＱＣＩＡ／Ｃ１，ＱＣＩＡ／Ｃ２の電位変動が生じ、上述した式（１）、（２）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ＋ＱＣＩＡ／Ｃ１−ＶＩＮ）・・・式（１９）
Ｑ２＝Ｃ２（ＶＩＮ＋ＱＣＩＡ／Ｃ２−ＶＩＰ）・・・式（２０）
【００４０】
その後、Φ１が“Ｈ”から“Ｌ”となり、ブートストラップスイッチ回路ＢＳ１，ＢＳ２からも電荷が放出されるが、ゲート・ソース間電圧は一定に保たれているので、それぞれのスイッチからの放出電荷量ＱＣＩ１，ＱＣＩ２はＱＣＩ１＝ＱＣＩ２＝ＱＣＩとみなすことができる。したがって、式（９）、（１０）は以下のように書き換えられる。
Ｑ１＝Ｃ１（ＶＩＰ＋ＱＣＩＡ／Ｃ１−ＶＩＮ）＋ＱＣＩ・・・式（２１）
Ｑ２＝Ｃ２（ＶＩＮ＋ＱＣＩＡ／Ｃ２−ＶＩＰ）＋ＱＣＩ・・・式（２２）
【００４１】
ホールド動作フェーズのとき、本実施例２に示すサンプル・ホールド回路の基本動作は、図５に示したサンプル・ホールド回路と同じなので、サンプリング用コンデンサには、上述した式（３）、（４）に記載の電荷が蓄えられる。サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２＝Ｃのとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ＋ＱＣＩＡ／Ｃ−ＶＩＮ＋ＶＸ＋ＱＣＩ／Ｃ・・・式（２３）
ＶＯＮ＝ＶＩＮ＋ＱＣＩＡ／Ｃ−ＶＩＰ＋ＶＹ＋ＱＣＩ／Ｃ・・・式（２４）
【００４２】
上述したようにおり、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（２３）−式（２４）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（２５）
上述した式（１８）と同様に、式（２５）でも歪の原因となっていた差動入力信号に依存する電荷の項が存在しないことが分かる。
【００４３】
また、本実施例１を示す図１及び本実施例２を示す図３では、サンプル・ホールド回路のゲインは２であるが、例えば、サンプルフェーズで両端に差動入力信号を接続し、ホールドフェーズで一方を参照電圧に接続し他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ−１個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
【００４４】
また、本実施例１を示す図１及び本実施例２を示す図３では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。
このように、本実施例１，２におけるサンプル・ホールド回路では、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、差動出力信号への歪の重畳を抑制することが可能となる。
【符号の説明】
【００４５】
１０  差動演算増幅器（ＡＭ）
１１  第１のブートストラップスイッチ回路
１２  第２のブートストラップスイッチ回路
１３  ３のブートストラップスイッチ回路
１４  第４のブートストラップスイッチ回路
Ｓ１乃至Ｓ６  スイッチング素子
Ｃ１，Ｃ２  サンプリング用コンデンサ
ＶＩＰ  正転入力信号
ＶＩＮ  反転入力信号
ＶＯＰ  正転出力信号
ＶＯＮ  反転出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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