(57)【要約】【課題】コンタクト抵抗が小さく、微細化に対応した半導体装置を提供する。【解決手段】半導体基板と、半導体基板内に設けられたソースおよびドレイン、を有するトランジスタと、半導体基板上に設けられた絶縁膜と、絶縁膜を貫通して半導体基板内のソースおよびドレインよりも深い位置まで形成されたコンタクトプラグであってソースおよびドレインに接続された１対のコンタクトプラグと、を有する半導体装置。【選択図】図２
2013247140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられたソースおよびドレイン、を有するトランジスタと、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜を貫通して前記半導体基板内の前記ソースおよびドレインよりも深い位置まで形成されたコンタクトプラグであって、前記ソースおよびドレインに接続された１対のコンタクトプラグと、
を有する半導体装置。
【請求項２】
前記絶縁膜内に位置するコンタクトプラグは、
金属層を有し、
前記半導体基板内に位置するコンタクトプラグは、
前記金属層と、
前記金属層の周囲を覆うシリサイド層と、
前記シリサイド層の周囲を覆う不純物拡散層と、
を有し、
前記不純物拡散層は、前記ソースおよびドレインに接する、請求項１に記載の半導体装置。
【請求項３】
前記不純物拡散層中の不純物濃度は、１×１０14〜１×１０16（／ｃｍ2）である、請求項１または２に記載の半導体装置。
【請求項４】
前記金属層は、タングステン層、コバルト層、ニッケル層、モリブデン層、またはチタン層であり、
前記シリサイド層は、タングステンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、モリブデンシリサイド層、またはチタンシリサイド層である、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記１対のコンタクトプラグは、平面視において互いに点対称となるように設けられる、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記トランジスタは、プレナー型のトランジスタである、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
半導体基板内にソースおよびドレインを有するトランジスタを形成する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通して前記半導体基板内の前記ソースおよびドレインよりも深くまで位置すると共に前記ソースおよびドレインの一部を露出させるように、１対のコンタクトホールを形成する工程と、
前記コンタクトホール内を埋め込むようにコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記コンタクトプラグを形成する工程は、
前記コンタクトホールを介して前記半導体基板内に不純物を注入することにより、不純物拡散層を形成する工程と、
前記コンタクトホール内に露出した前記半導体基板の表面にシリサイド層を形成する工程と、
前記コンタクトホール内を埋め込むように金属層を形成する工程と、
を有する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物拡散層中の不純物濃度は、１×１０14〜１×１０16（／ｃｍ2）である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記金属層は、タングステン層、コバルト層、ニッケル層、モリブデン層、またはチタン層であり、
前記シリサイド層は、タングステンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、モリブデンシリサイド層、またはチタンシリサイド層である、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記コンタクトホールを形成する工程において、
前記１対のコンタクトホールは、平面視において互いに点対称となるように形成される、請求項７〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記トランジスタを形成する工程において、
プレナー型のトランジスタを形成する、請求項７〜１１の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、トランジスタのサイズも縮小化している。このため、トランジスタのソースおよびドレインとコンタクトプラグの接続部分の電気抵抗（コンタクト抵抗）の増加が問題となっている。そこで、従来の断面が円形や矩形状のコンタクトプラグに代えて、断面が長方形状で大きな断面積を有するスリットコンタクトプラグとすることで、ソースおよびドレインとコンタクトプラグの接触面積を増大させて、コンタクト抵抗を低減することが提案されている。
【０００３】
図１は、ＭＯＳトランジスタのソースおよびドレインに電気的に接続されるようにスリットコンタクトプラグを設けた従来の半導体装置を表す図であり、図１Ａはその平面図、図１Ｂは図１ＡのＡ−Ａ’方向の断面図を表す。なお、図１Ａでは一部の構造を省略している。
【０００４】
図１に示すように、半導体基板１内には、素子分離領域２で区画されるように活性領域３が設けられている。活性領域３内には、Ｐウェル４ａとＮウェル４ｂが設けられている。Ｐウェル４ａ上にはゲート絶縁膜５ａ、ゲート電極６ａが設けられ、Ｎウェル４ｂ上にはゲート絶縁膜５ｂ、ゲート電極６ｂが設けられている。ゲート電極６ａおよび６ｂは、活性領域３上を横切るように延在して形成されており、その端部は素子分離領域２上に位置する。ゲート電極６ａおよび６ｂの側壁上にはそれぞれ、サイドウォール７が設けられ、ゲート電極６ａおよび６ｂの上面上にはそれぞれ、キャップ絶縁膜８が設けられている。Ｐウェル４ａ内のゲート電極６ａを挟んだ両側には、ＬＤＤ層１０ａ、高濃度不純物領域１１ａ、シリサイド層１２ａが設けられており、これらの層はソースおよびドレインを構成する。同様に、Ｎウェル４ｂ内のゲート電極６ｂを挟んだ両側には、ＬＤＤ層１０ｂ、高濃度不純物領域１１ｂ、シリサイド層１２ｂが設けられており、これらの層はソースおよびドレインを構成する。Ｐウェル４ａ、ゲート絶縁膜５ａ、ゲート電極６ａ、ＬＤＤ層１０ａ、高濃度不純物領域１１ａ、およびシリサイド層１２ａは、Ｎチャネルのプレナー型トランジスタＴｒＮを構成する。同様に、Ｎウェル４ｂ、ゲート絶縁膜５ｂ、ゲート電極６ｂ、ＬＤＤ層１０ｂ、高濃度不純物領域１１ｂ、およびシリサイド層１２ｂは、Ｐチャネルのプレナー型トランジスタＴｒＰを構成する。
【０００５】
半導体基板１上には層間絶縁膜１３が設けられている。層間絶縁膜１３を貫通して、ソースおよびドレインのシリサイド層１２ａ、１２ｂに接続されるようにスリットコンタクトプラグ１５が設けられている。同様に、層間絶縁膜１３を貫通してゲート電極に接続されるようにコンタクトプラグ１６が設けられている。
【０００６】
特許文献１（特開平８−３１８２４号公報）には、バイポーラトランジスタのエミッタ引き上げ領域およびコレクタ引き上げ領域に接続されたスリットコンタクトプラグが開示されている（図４）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−３１８２４号公報（図４）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１に示すスリットコンタクトプラグ１５は占有面積が大きいため、このコンタクトプラグを用いると装置の微細化が困難となっていた。一方、従来のコンタクトプラグを用いると、ソースおよびドレインとコンタクトプラグの接触面積が小さくなるため、コンタクト抵抗の増加が問題となっていた。
【０００９】
以上のように、従来の半導体装置では、コンタクト抵抗の低減と装置の微細化を両立させることが困難であった。
【課題を解決するための手段】
【００１０】
一実施形態は、
半導体基板と、
前記半導体基板内に設けられたソースおよびドレイン、を有するトランジスタと、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜を貫通して前記半導体基板内の前記ソースおよびドレインよりも深い位置まで形成されたコンタクトプラグであって、前記ソースおよびドレインに接続された１対のコンタクトプラグと、
を有する半導体装置に関する。
【００１１】
他の実施形態は、
半導体基板内にソースおよびドレインを有するトランジスタを形成する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を貫通して前記半導体基板内の前記ソースおよびドレインよりも深くまで位置すると共に前記ソースおよびドレインの一部を露出させるように、１対のコンタクトホールを形成する工程と、
前記コンタクトホール内を埋め込むようにコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
コンタクト抵抗が小さく、微細化に対応した半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】従来の半導体装置を表す図である。
【図２】第１実施例の半導体装置を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００１４】
本発明の半導体装置の一例は、半導体基板内において、トランジスタのソースおよびドレインよりも深い位置まで形成されたコンタクトプラグを有する。これにより、コンタクトプラグと半導体基板の接触面積を大きくしてコンタクト抵抗を低減することができる。また、コンタクトプラグの断面積は従来のコンタクトプラグと同様に設定することができるため、その占有面積が小さく、微細化に対応した半導体装置とすることができる。
【００１５】
以下では、図２〜７を参照しながら、本発明の実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１６】
（第１実施例）
図２は、本実施例の半導体装置を表す図であり、図２Ａはその平面図、図２Ｂは図２ＡのＡ−Ａ’方向の断面図を表す。なお、図２Ａでは一部の構造を省略している。図３〜７についても同様である。
【００１７】
図２に示すように、半導体基板１内には、素子分離領域２で区画されるように活性領域３が設けられている。活性領域３内には、Ｐウェル４ａとＮウェル４ｂが設けられている。Ｐウェル４ａ上にはゲート絶縁膜５ａ、ゲート電極６ａが設けられ、Ｎウェル４ｂ上にはゲート絶縁膜５ｂ、ゲート電極６ｂが設けられている。ゲート電極６ａおよび６ｂは、活性領域３上を横切るように延在して形成されており、その端部は素子分離領域２上に位置する。ゲート電極６ａおよび６ｂの側壁上にはそれぞれ、一対のサイドウォール７が設けられ、ゲート電極６ａおよび６ｂの上面上にはそれぞれ、キャップ絶縁膜８が設けられている。半導体基板１上には層間絶縁膜１３が設けられている。
【００１８】
サイドウォール７の下のＰウェル４ａ内には、ＬＤＤ層１０ａ、高濃度不純物領域１１ａが設けられており、これらの層はソースおよびドレインを構成する。層間絶縁膜１３内を貫通して半導体基板１の内部にまで達するように、コンタクトプラグ２１ａが設けられている。層間絶縁膜１３内に位置するコンタクトプラグ２１ａの部分は金属層２２から構成されている。半導体基板１内に位置するコンタクトプラグ２１ａの部分は金属層２２、シリサイド２３および不純物拡散層２４ａから構成されている。コンタクトプラグ２１ａは、不純物拡散層２４ａの側面の一部を介して、ソースおよびドレインの一部であるＬＤＤ層１０ａに接続されている。同様に、サイドウォール７の下のＮウェル４ｂ内には、ＬＤＤ層１０ｂ、高濃度不純物領域１１ｂが設けられており、これらの層はソースおよびドレインを構成する。層間絶縁膜１３内を貫通して半導体基板１の内部にまで達するように、コンタクトプラグ２１ｂが設けられている。層間絶縁膜１３内に位置するコンタクトプラグ２１ｂの部分は金属層２２から構成されている。半導体基板１内に位置するコンタクトプラグ２１ｂの部分は金属層２２、シリサイド２３および不純物拡散層２４ｂから構成されている。コンタクトプラグ２１ｂは、不純物拡散層２４ｂの側面の一部を介して、ソースおよびドレインの一部であるＬＤＤ層１０ｂに接続されている。層間絶縁膜１３を貫通してゲート電極６ａ、６ｂに接続されるようにコンタクトプラグ１６が設けられている。
【００１９】
不純物拡散層２４ａ、２４ｂ中の不純物濃度は、１×１０14〜１×１０16（／ｃｍ2）であることが好ましい。不純物濃度がこれらの範囲内にあることによって、コンタクト抵抗を効果的に低減することができる。
【００２０】
コンタクトプラグ２１ａおよび２１ｂのうち、絶縁層内に位置する部分は金属層を有し、半導体基板内に位置する部分は金属層と、金属層の周囲を覆うシリサイド層と、シリサイド層の周囲を覆う不純物拡散層とを有することが好ましい。また、金属層としては、タングステン層、コバルト層、ニッケル層、モリブデン層、またはチタン層を使用することができる。シリサイド層としては、タングステンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、モリブデンシリサイド層、またはチタンシリサイド層を使用することができる。
【００２１】
なお、図２Ｂの断面図には、ソースおよびドレインの一方に接続するコンタクトプラグ２１ａ。２１ｂしか示していないが、ゲート電極６ａ、６ｂ上の点Ｍ1およびＭ2に対してそれぞれ、コンタクトプラグ２１ａ。２１ｂの点対称となる位置にソースおよびドレインの他方に接続されるコンタクトプラグ２１ａ、２１ｂが設けられている。このソースおよびドレインの他方に接続されるコンタクトプラグ２１ａ、２１ｂは、図２のコンタクトプラグ２１ａ、２１ｂと同様の構造を有している。
【００２２】
Ｐウェル４ａ、ゲート絶縁膜５ａ、ゲート電極６ａ、ＬＤＤ層１０ａ、および高濃度不純物領域１１ａは、Ｎチャネルのプレナー型トランジスタＴｒＮを構成する。同様に、Ｎウェル４ｂ、ゲート絶縁膜５ｂ、ゲート電極６ｂ、ＬＤＤ層１０ｂ、および高濃度不純物領域１１ｂは、Ｐチャネルのプレナー型トランジスタＴｒＰを構成する。
【００２３】
ゲート電極６ａ、６ｂとしては、不純物を含有するポリシリコン層、金属層や、不純物を含有するポリシリコン層と金属層の積層膜を使用することができる。金属層としては特に限定されないが、例えば、窒化チタン層、窒化タンタル層、窒化ハフニウム層、及び炭化チタン層からなる群から選択された少なくとも一種の層を使用することができる。
【００２４】
ゲート絶縁膜５ａ、５ｂの材料としては特に限定されないが、ＳｉＯ2、Ｓｉ3Ｎ4、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、Ａｌ2Ｏ3、ＨｆＯ2、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の層を使用することができる。
【００２５】
なお、上記図１の説明では、半導体基板１内に位置する、金属層２２、シリサイド２３および不純物拡散層２４ａと、金属層２２、シリサイド２３および不純物拡散層２４ｂをそれぞれ、コンタクトプラグ２１ａ、２１ｂとして説明した。しかし、これらの部分をソースおよびドレインの一部として考えることもできる。この場合、トランジスタＴｒＮのソースおよびドレインは、ＬＤＤ層１０ａ、高濃度不純物領域１１ａ、金属層２２、シリサイド２３および不純物拡散層２４ａから構成される。また、トランジスタＴｒＰのソースおよびドレインは、ＬＤＤ層１０ｂ、高濃度不純物領域１１ｂ、金属層２２、シリサイド２３および不純物拡散層２４ｂから構成される。
【００２６】
図３〜７は、本実施例の半導体装置の製造方法を説明する図である。まず、図３に示すように、シリコン半導体基板１上にリソグラフィー技術とドライエッチング技術を利用して、素子分離領域用の溝を形成する。ＣＶＤ法により、この溝内に絶縁膜を埋設した後、ＣＭＰまたはエッチバックにより、この絶縁膜を平坦化して、素子分離領域２を形成する。これにより、素子分離領域２によって区画されるように活性領域３が形成される。活性領域３内の所定の領域にそれぞれ、ｎ型の不純物とｐ型の不純物を注入することにより、Ｎウェル４ｂと、Ｐウェル４ａを形成する。
【００２７】
図４に示すように、熱酸化やＣＶＤ法により、ゲート絶縁膜用の絶縁膜を成膜する。次に、その上にＣＶＤ法により、不純物を含有するポリシリコン膜、および窒化シリコン膜からなるキャップ絶縁膜８を成膜する。この後、リソグラフィー技術とドライエッチング技術を利用して、キャップ絶縁膜８、ポリシリコン膜、ゲート絶縁膜用の絶縁膜を順次、パターニグして、Ｐウェル４ａ上にはゲート絶縁膜５ａ、ゲート電極６ａおよびキャップ絶縁膜８、Ｎウェル４ｂ上にはゲート絶縁膜５ｂ、ゲート電極６ｂおよびキャップ絶縁膜８を形成する。Ｎウェル４ｂ上に第１のレジストマスク（図示していない）を設ける。第１のレジストマスクを用いて、シリコン半導体基板１内に不純物を注入することにより、Ｐウェル４ａ内にＬＤＤ層１０ａを形成する。次に、第１のレジストマスクを除去した後、Ｐウェル４ａ上に第２のレジストマスク（図示していない）を設ける。第２のレジストマスクを用いて、シリコン半導体基板１内に不純物を注入することにより、Ｎウェル４ｂ内にＬＤＤ層１０ｂを形成する。
【００２８】
図５に示すように、ＣＶＤ法により、シリコン半導体基板１上の全面に窒化シリコン膜を成膜した後、窒化シリコン膜をエッチバックして、ゲート電極６ａ、６ｂの側面上の窒化膜を残すことで、サイドウォール７を形成する。次に、Ｎウェル４ｂ上に第３のレジストマスク（図示していない）を設ける。第３のレジストマスクを用いて、シリコン半導体基板１内に高濃度の不純物を注入することにより、Ｐウェル４ａ内に高濃度不純物領域１１ａを形成する。次に、第３のレジストマスクを除去した後、Ｐウェル４ａ上に第４のレジストマスク（図示していない）を設ける。第４のレジストマスクを用いて、シリコン半導体基板１内に不純物を注入することにより、Ｎウェル４ｂ内に高濃度不純物領域１１ｂを形成する。ＣＶＤ法により、ゲート電極６ａ、６ｂが埋没する厚さとなるまで、酸化シリコン膜からなる層間絶縁膜１３を形成する。この後、ＣＭＰ法により、層間絶縁膜１３を平坦化する。リソグラフィー技術とドライエッチング技術を利用して、層間絶縁膜１３を貫通すると共に、シリコン半導体基板１内に設けたＬＤＤ層１０ａ、１０ｂの一部を、その底部よりも深い深さまで掘り下げるようにコンタクトホール２７を形成する。この際、シリコン半導体基板１の表面からコンタクトホール２７の底部までの深さは２５０ｎｍとする。なお、このコンタクトホール２７を形成するドライエッチングは、層間絶縁膜１３とシリコン半導体基板１のエッチングレートが略同一となる条件で一段階のエッチングとしても良いし、層間絶縁膜１３とシリコン半導体基板１のエッチングをそれぞれ別々に行う二段階のエッチングとしても良い。
【００２９】
図６に示すように、コンタクトホール２７を介して、Ｐウェル４ａ内に、エネルギー１０ｋｅＶ、ドーズ量５×１０14（／ｃｍ2）の条件でリンを注入する。これにより、Ｐウェル４ａ内に、不純物拡散層２４ａを形成する。次に、Ｎウェル４ｂ内に、エネルギー２ｋｅＶ、ドーズ量１×１０16（／ｃｍ2）の条件でホウ素を注入する。これにより、Ｎウェル４ｂ内に、不純物拡散層２４ｂを形成する。
【００３０】
図７に示すように、シリコン半導体基板１上の全面に、スパッタ法によりコバルト（Ｃｏ）膜を成膜する。コバルト膜に熱処理を行い、コバルト膜を、シリコン半導体基板１のシリコンと反応させて、コバルトシリサイド（ＣｏＳｉ2）膜２３に変換する。シリコン半導体基板１を濃硫酸に浸すことにより、未反応のコバルト膜を除去する。
【００３１】
図２に示すように、スパッタ法により、コンタクトホール２７内を埋め込むように、シリコン半導体基板１上の全面にタングステン膜（金属層）を形成する。ＣＭＰ法により、層間絶縁膜１３上のタングステン膜を除去することで、不純物拡散層２０ａ、２０ｂにそれぞれ接続されたコンタクトプラグ２１ａ、２１ｂを形成する。
【符号の説明】
【００３２】
１  半導体基板
２  素子分離領域
３  活性領域
４ａ  Ｐウェル
４ｂ  Ｎウェル
５ａ、５ｂ  ゲート絶縁膜
８ａ、６ｂ  ゲート電極
７  サイドウォール
８  キャップ絶縁膜
１０ａ、１０ｂ  ＬＤＤ層
１１ａ、１１ｂ  高濃度不純物領域
１２ａ、１２ｂ  シリサイド層
１３  層間絶縁膜
１５  スリットコンタクトプラグ
１６  コンタクトプラグ
２０ａ、２０ｂ  ソース、ドレイン
２１ａ、２１ｂ  コンタクトプラグ
２２  金属層
２３  シリサイド層
２４ａ、２４ｂ  不純物拡散層
２７  コンタクトホール
ＴｒＮ  Ｎチャネルのトランジスタ
ＴｒＰ  Ｐチャネルのトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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