(57)【要約】【課題】半導体基板面の素子分離膜の形成不良が発生するのを防き、歩留まりの低下を回避させる。【解決手段】半導体基板１０１上にシリコン窒化膜１０３を形成する工程、シリコン窒化膜の膜厚を、半導体基板上のロジック回路部を形成する第１の領域とメモリセル部を形成する第２の領域とで異なるように薄膜化する工程、半導体基板にトレンチパターン１０５を形成して、トレンチパターン内にシリコン酸化膜１０８を埋め込む工程、第１の領域及び第２の領域におけるシリコン窒化膜１０３の各々の表面にあわせてシリコン酸化膜１０８を平坦化する工程、平坦化されたシリコン酸化膜１０８の全体を所定の量だけエッチングしてシリコン窒化膜１０３を露出させる工程、露出したシリコン窒化膜１０３を除去する工程、及び第１，第２の領域におけるシリコン酸化膜１０８の表面の半導体基板１０１の表面に対する高さを調整する工程、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の素子群を形成する第１の領域と第２の素子群を形成する第２の領域とで膜厚が異なる第１の絶縁膜を形成する成膜工程と、
前記第１の絶縁膜に対し、前記半導体基板に素子分離部を形成するためのパターンを形成し、形成したパターンに応じて前記半導体基板に前記素子分離部を形成するための開口部を複数形成する開口部形成工程と、
前記第１の絶縁膜を覆う第２の絶縁膜を形成して前記開口部の各々に前記第２の絶縁膜を埋め込む埋め込み工程と、
前記第１の領域における前記第１の絶縁膜の表面にあわせて前記第２の絶縁膜を平坦化すると共に、前記第２の領域における前記第１の絶縁膜の表面にあわせて前記第２の絶縁膜を平坦化する平坦化工程と、
前記第１の領域及び前記第２の領域における前記第１の絶縁膜の各々の表面にあわせて前記第２の絶縁膜を平坦化する平坦化工程と、
平坦化された前記第２の絶縁膜を表面側から一様に除去して前記第１の絶縁膜を露出させる露出工程と、
露出した前記第１の絶縁膜を除去する除去工程と、
前記半導体基板の表面に対する前記第１の領域及び前記第２の領域の各々における前記第２の絶縁膜の高さを調整する調整工程と、
を含む素子分離部を備えた半導体基板の製造方法。
【請求項２】
前記成膜工程は、
前記半導体基板上に前記第１の絶縁膜を形成する工程と、
前記第１の領域における前記第１の絶縁膜上にフォトレジストを形成した後エッチングすることで前記第１の領域と前記第２の領域との膜厚を異なるように形成する工程と、
を含む請求項１記載の素子分離部を備えた半導体基板の製造方法。
【請求項３】
前記成膜工程は、
前記半導体基板上に前記第１の絶縁膜を形成する工程と、
前記第１の領域に形成されている前記第１の絶縁膜上にフォトレジストを形成した後エッチングすることで前記半導体基板上の前記第２の領域に形成されている前記第１の絶縁膜を除去する工程と、
前記半導体基板上及び前記第１の絶縁膜上に該第１の絶縁膜を形成して、該第１の絶縁膜の膜厚を、前記半導体基板上の前記第１の領域と前記第２の領域とで異なるようにする工程と、
を含む請求項１記載の素子分離部を備えた半導体基板の製造方法。
【請求項４】
前記第１の絶縁膜はシリコン窒化膜からなり、
前記第２の絶縁膜はシリコン酸化膜からなり、
前記平坦化工程では、ＣＭＰ法により、前記第１の絶縁膜をストッパ膜として、前記第２の絶縁膜を除去することで前記第２の絶縁膜を平坦化し、
前記除去工程では、熱燐酸処理により、前記第１の絶縁膜を除去する
請求項１から請求項３のいずれか１項に記載の素子分離部を備えた半導体基板の製造方法。
【請求項５】
請求項１から請求項４のいずれか１項に記載の素子分離部を備えた半導体基板の製造方法により前記素子分離部を備えた半導体基板を形成する工程と、
前記半導体基板上の前記第１の領域に前記第１の素子群を、前記第２の領域に第２の素子群を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
請求項１から請求項４のいずれか１項に記載の素子分離部を備えた半導体基板の製造方法により、前記第１の領域における前記第２の絶縁膜の膜厚が前記第２の領域における前記第２の絶縁膜の膜厚より厚くなるように薄膜化して前記素子分離部を備えた半導体基板を形成する工程と、
前記半導体基板上の前記第１の領域にロジック回路を、前記第２の領域にメモリ回路を形成する工程と、
を含む半導体装置の製造方法。
【請求項７】
前記半導体基板上の前記ロジック回路を形成した前記第１の領域における前記第２の絶縁膜を除去する工程
を含む請求項６記載の半導体装置の製造方法。
【請求項８】
請求項５から請求項７のいずれか１項に記載の半導体装置の製造方法で製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離部を備えた半導体基板の製造方法、半導体装置の製造方法、及び半導体装置に係り、特に、同一半導体基板上にメモリ部及びロジック部等を形成する際に発生する素子分離膜の形成不良を回避するのに好適な素子分離部を備えた半導体基板の製造方法、半導体装置の製造方法、及び半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置においては、例えばメモリ装置とロジック装置を１つのチップに形成することで、小型化、低電力化、高速化、及びＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｅｒａｎｃｅ）ノイズの低減化等が図られている。
【０００３】
同一半導体基板上にメモリ部とロジック部とを形成するには、例えば、特許文献１に記載のように、半導体基板にＳＴＩ（Shallow Trench Isolation）と呼ばれる半導体素子分離部を形成して、メモリ部とロジック部とを電気的に分離する必要がある。
【０００４】
このようなＳＴＩを形成するためには、各種膜形成工程とエッチング工程とが繰り返し行われる。さらに、このようなメモリの製造にあたっては、メモリ部を形成すると共に、同一基板上でメモリ形成領域以外のロジック部等の周辺回路の形成も行われる。
【０００５】
この際、メモリ形成領域とロジック部形成領域との製造工程は必ずしも同じではないため、メモリ形成領域の形成のみ行う工程、及びロジック部形成領域の形成のみ行う工程が混在している。そのため、それぞれの部分のみを単独で形成する工程に比べて、メモリ部分と周辺回路の形成をまとめて行う工程では、その工程数が増加する。
【０００６】
メモリ部分の形成のためのエッチングを行なう際、ＳＴＩの表面も当該エッチングにより削られて減少する。そして、繰り返しＳＴＩがエッチングされる結果、基板よりもＳＴＩの減少が顕著になった場合、ジャンクション部が露出するため、ジャンクションリーク電流の増加やショートが発生する。またそれに付随して、メモリの誤書き込みなども発生する。
【０００７】
また、ＳＴＩ表面が基板表面より高い場合で、その段差が増加した場合、段差部分の膜が除去しきれず、後工程でごみになる可能性がある。すなわち、段差部分やディボット部にプロセス中の物質、例えばサイドウォールの酸化膜や窒化膜が残り、後工程で剥がれてくるとごみになるおそれがある。
【０００８】
また、先に述べたように、メモリ部分と周辺回路部分の形成を行なう場合、全体工程数が増加し、どちらかの部分のみを形成する工程の間も、その工程の影響が他の部分へも及ぶ。これによってＳＴＩがエッチングされる工程数がさらに増加し、上記のような問題点がますます大きくなる。
【０００９】
このような問題を解決して、ＳＴＩ酸化膜が過剰に減少することを防止する技術が特許文献２に開示されている。
【００１０】
特許文献２においては、ワードゲートとコントロールゲートとを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリの製造方法として、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、及び酸化膜の順に成膜されるＯＮＯ層を形成する工程と、ＯＮＯ層の上にコントロールゲート用導電膜を形成する工程と、コントロールゲート用導電膜の表面全体にマスク用絶縁膜を形成する工程と、を含む製造方法が記載されている。そして、特許文献２では、ＳＴＩ酸化膜の高さを調整するに当たり、ドライエッチングを複数回使用することで調整を行なっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−７２５７８号公報
【特許文献２】特開２０１１−１８７５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、特許文献２では、ＳＴＩ酸化膜の高さを調整するに当たり、ドライエッチングを複数回使用することで調整を行なっている。しかしながら、ドライエッチングでＳＴＩ酸化膜の高さ調整を行なう場合、時間調整でのハーフエッチングとなるため、高さ調整のばらつきを少なくするよう制御することは容易ではない。
【００１３】
本発明は、上記問題点を解決するためになされたものであり、ばらつきの少ないＳＴＩ酸化膜の高さ調整を少ない工数で容易に行なうことを可能とし、例えば、同一半導体基板上にメモリ部とロジック部とを形成する際にも素子分離膜の形成不良が発生するのを防ぐことにより、歩留まりの低下を回避させることを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の素子分離部を備えた半導体基板の製造方法は、半導体基板上に第１の素子群を形成する第１の領域と第２の素子群を形成する第２の領域とで膜厚が異なる第１の絶縁膜を形成する成膜工程と、前記第１の絶縁膜に対し、前記半導体基板に素子分離部を形成するためのパターンを形成し、形成したパターンに応じて前記半導体基板に前記素子分離部を形成するための開口部を複数形成する開口部形成工程と、前記第１の絶縁膜を覆う第２の絶縁膜を形成して前記開口部の各々に前記第２の絶縁膜を埋め込む埋め込み工程と、前記第１の領域における前記第１の絶縁膜の表面にあわせて前記第２の絶縁膜を平坦化すると共に、前記第２の領域における前記第１の絶縁膜の表面にあわせて前記第２の絶縁膜を平坦化する平坦化工程と、前記第１の領域及び前記第２の領域における前記第１の絶縁膜の各々の表面にあわせて前記第２の絶縁膜を平坦化する平坦化工程と、平坦化された前記第２の絶縁膜を表面側から一様に除去して前記第１の絶縁膜を露出させる露出工程と、露出した前記第１の絶縁膜を除去する除去工程と、前記半導体基板の表面に対する前記第１の領域及び前記第２の領域の各々における前記第２の絶縁膜の高さを調整する調整工程と、を含む。
【００１５】
一方、上記目的を達成するため、本発明の半導体装置の製造方法は、前記素子分離部を備えた半導体基板の製造方法により前記素子分離部を備えた半導体基板を形成する工程と、前記半導体基板上の前記第１の領域に前記第１の素子群を、前記第２の領域に第２の素子群を形成する工程と、を含む。
【００１６】
また、上記目的を達成するため、本発明の半導体装置の製造方法は、前記素子分離部を備えた半導体基板の製造方法により、前記第１の領域における前記第２の絶縁膜の膜厚が前記第２の領域における前記第２の絶縁膜の膜厚より厚くなるように薄膜化して前記素子分離部を備えた半導体基板を形成する工程と、前記半導体基板上の前記第１の領域にロジック回路を、前記第２の領域にメモリ回路を形成する工程と、を含む。
【００１７】
一方、上記目的を達成するため、本発明の半導体装置は、前記半導体装置の製造方法で製造される。
製造される。
【発明の効果】
【００１８】
本発明によれば、半導体基板上にＳＴＩを形成する工程において、半導体基板面に対するＳＴＩ面の高さを、領域毎に異なる高さで形成することが可能である。このことにより、例えば、エッジング処理等の工数が多いロジック部を形成する領域におけるＳＴＩ面の高さを、メモリ部を形成する領域におけるＳＴＩの高さより高くすることが、少ない工数で容易に行なうことが可能となり、同一半導体基板上にメモリ部とロジック部とを形成する際に素子分離膜の形成不良が発生するのを防ぐことができ、歩留まりの低下を回避させることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る素子分離部を備えた半導体基板の製造方法の前半の工程例を示す説明図である。
【図２】実施の形態に係る素子分離部を備えた半導体基板の製造方法の後半の工程例を示す説明図である。
【図３Ａ】実施の形態に係る素子分離部を備えた半導体基板の製造方法の他の工程例の前半の第１から第３の工程を示す説明図である。
【図３Ｂ】実施の形態に係る素子分離部を備えた半導体基板の製造方法の他の工程例の前半の第４から第６の工程を示す説明図である。
【図４】実施の形態に係る素子分離部を備えた半導体基板の製造方法の他の工程例の後半を示す説明図である。
【図５】実施の形態に係る半導体装置の構成例を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、図を用いて本発明の実施の形態について説明する。図１及び図２は、本実施の形態に係る半導体装置に用いる素子分離部を備えた半導体基板の製造方法の工程例を示している。
【００２１】
本実施の形態に係る半導体装置は、１つの半導体基板上にメモリセル部とロジック回路部とを混在させて形成するものである。以下、半導体基板としてシリコン基板を用いた場合を例にして説明する。
【００２２】
図１に示す第１の工程では、シリコン基板１０１上にシリコン酸化膜１０２を形成し、シリコン酸化膜１０２上にシリコン窒化膜１０３を形成する。
【００２３】
第２の工程では、シリコン窒化膜１０３上において、ロジック回路部のみを覆うようにホトレジスト１０４を形成する。
【００２４】
第３の工程では、このホトレジスト１０４をマスクとし、シリコン窒化膜１０３をドライエッチングで薄膜化する。その後、ホトレジスト１０４をレジスト剥離液を用いて剥離する。
【００２５】
ここで、ドライエッチングする膜厚は、メモリセル部やロジック回路部の素子形成後に、シリコン基板面とＳＴＩ面との段差が大きくなるロジック回路部の領域の段差分と、段差が小さいメモリセル部の領域の段差分との差分とする。
【００２６】
例えば、ロジック回路部の領域の段差分が１２６ｎｍで、メモリセル部の領域の段差分が４０ｎｍであれば、その差（１２６ｎｍ−４０ｎｍ＝８６ｎｍ）を、ドライエッチングする膜厚とする。
【００２７】
このように、第３の工程では、シリコン窒化膜１０３の膜厚を、シリコン基板１０１上のロジック回路部を形成する第１の領域とメモリセル部を形成する第２の領域とで異なるように薄膜化する。ここでは、第１の領域におけるシリコン窒化膜１０３の膜厚を第２の領域におけるシリコン窒化膜１０３の膜厚より厚くする。
【００２８】
第４の工程では、シリコン窒化膜１０３に対し、シリコン基板１０１にＳＴＩ（素子分離部）を形成するためのパターンを形成し、さらに、形成したパターンに応じてシリコン基板１０１にＳＴＩ（素子分離部）を形成するための開口部を複数形成してトレンチパターン１０５を形成する。なお、ここでは、トレンチパターン１０５が形成されたシリコン基板１０１をシリコン基板１０６と記載している。
【００２９】
第５の工程では、シリコン基板１０６のトレンチパターン１０５部分を酸化させてシリコン基板１０６上及びシリコン窒化膜１０３上にシリコン酸化膜１０７を形成する。
【００３０】
次に、図２に示す第６の工程では、ＨＤＰ−ＣＶＤ（High Density Plasma −Chemical Vapor Deposition）法によりシリコン酸化膜１０８を、ロジック回路部とメモリセル部を覆うようにして、トレンチパターン内に埋め込む。図２における斜線部分がトレンチパターン内に埋め込まれたシリコン酸化膜１０８である。
【００３１】
第７の工程では、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１０３上のシリコン酸化膜１０８を除去する。この際、シリコン窒化膜１０３をストッパ膜として平坦化する。
【００３２】
この第７の工程での処理の結果、第３の工程でエッチングされたシリコン窒化膜１０３の膜厚差異により、メモリセル部とロジック回路部の、シリコン酸化膜１０８で充填された各々のＳＴＩ面に段差が生じる。
【００３３】
第８の工程では、ＨＦ処理によりシリコン酸化膜１０７及びシリコン酸化膜１０８をエッチングすることで、シリコン窒化膜１０３を露出させる。
【００３４】
第９の工程では、露出されたシリコン窒化膜１０３に対して、熱燐酸処理を行い、シリコン窒化膜１０３を除去する。なお、シリコン窒化膜１０３を除去した後のシリコン基板１０１，１０６をシリコン基板１０９と記載し、シリコン酸化膜１０８をシリコン酸化膜１１０と記載する。
【００３５】
そして、第１０の工程において、再びＨＦ処理により、シリコン酸化膜１１０をエッチングすることで、第１の領域及び第２の領域の各々におけるシリコン酸化膜１１０の表面の、シリコン基板１０９の表面に対する高さを調整する。ここでは、メモリセル部が形成される第２の領域におけるシリコン酸化膜１１０の表面１１１がシリコン基板１０９の表面と同じになるように調整され、また、ロジック回路部が形成される第１の領域におけるシリコン酸化膜１１０の表面１１２は、シリコン基板１０９の表面より高くなるように調整されている。
【００３６】
以上の製造工程により、シリコン基板１０９に、シリコン酸化膜１１０で充填された素子分離部、すなわちＳＴＩが形成され、隣接する素子同士を電気的に分離することができる。
【００３７】
なお、第３の工程においてシリコン窒化膜１０３のエッチング膜厚を調整すること、及び第１０の工程においてＨＦ処理時間を調整することで、メモリセル部におけるシリコン酸化膜１１０の表面１１１とロジック回路部におけるシリコン酸化膜１１０の表面１１２の、シリコン基板１０９の表面に対する高さは、各々制御可能である。
【００３８】
以上のように、本実施の形態の半導体素子分離部の製造工程では、メモリセル部とロジック回路部の各々におけるＣＭＰのストッパとなるシリコン窒化膜１０３に、エッチングにて膜厚差を付けることができ、メモリセル部とロジック回路部におけるシリコン基板面に対する酸化膜で充填されたＳＴＩ面の高さを各々制御することが可能となる。
【００３９】
このようにして、上述の第１０の工程により、メモリセル部が形成される第２の領域におけるシリコン酸化膜１１０、すなわちＳＴＩの表面１１１がシリコン基板１０９の表面と等しく、また、ロジック回路部が形成される第１の領域におけるシリコン酸化膜１１０（ＳＴＩ）の表面１１２がシリコン基板１０９の表面より高く形成されたシリコン基板１０９上には、メモリセルとロジック回路が形成される。
【００４０】
次に、図３Ａ、図３Ｂ、及び図４を用いて、本実施の形態に係る半導体装置に用いる素子分離部を備えた半導体基板の製造方法の他の工程例を説明する。以下、半導体基板としてシリコン基板を用いた場合を例にして説明する。
【００４１】
本実施の形態に係る半導体装置は、１つの半導体基板上にメモリセル部とロジック回路部を混在させて形成するものである。
【００４２】
図３Ａに示す第１の工程では、シリコン基板３０１上にシリコン酸化膜３０２を形成し、シリコン酸化膜３０２上にシリコン窒化膜３０３を形成する。
【００４３】
なお、シリコン窒化膜３０３の膜厚は、シリコン基板３０１上にメモリセルやロジック回路等の素子を形成した後の、シリコン基板面と酸化膜で充填されたＳＴＩ面との段差に差異が大きい領域（ここではロジック回路部用の領域）と、素子形成後の、シリコン基板面と酸化膜で充填されたＳＴＩ面の段差に差異が小さい領域（ここではメモリセル部用の領域）の段差分とする。
【００４４】
次の第２の工程では、マスクを用いて、ロジック回路部用の第１の領域のみを覆うようにホトレジスト３０４を形成する。
【００４５】
第３の工程では、ホトレジスト３０４をマスクとし、シリコン基板３０１上のシリコン酸化膜３０２をストッパとして、ウェットエッチングもしくはドライエッチングにより、メモリセル回路用の第２の領域におけるシリコン窒化膜３０３を除去する。その後、ホトレジスト３０４をレジスト剥離液を用いて剥離する。
【００４６】
次の図３Ｂに示す第４の工程では、全面に再度、シリコン窒化膜３０５を形成する。この際、第１の領域におけるシリコン窒化膜３０３の膜厚とシリコン窒化膜３０５の膜厚とを合算した膜厚は、所定の膜厚になるように設定される。
【００４７】
第５の工程では、シリコン窒化膜３０３，３０５に対し、シリコン基板３０１にＳＴＩ（素子分離部）を形成するためのパターンを形成し、さらに、形成したパターンに応じてシリコン基板３０１にＳＴＩ（素子分離部）を形成するための開口部を複数形成してトレンチパターン３０６を形成する。なお、ここでは、トレンチパターン３０５が形成されたシリコン基板３０１をシリコン基板３０７と記載している。
【００４８】
第６の工程では、シリコン基板３０７におけるトレンチパターン３０６部分を酸化させてシリコン基板３０７上及びシリコン窒化膜３０５上にシリコン酸化膜３０８を形成する。
【００４９】
次に、図４に示す第７の工程では、ＨＤＰ−ＣＶＤ法により、シリコン酸化膜３０９を、ロジック回路部とメモリセル部を覆うようにして、トレンチパターン内に埋め込む。
【００５０】
第８の工程では、ＣＭＰ法により、シリコン窒化膜３０３，３０５上のシリコン酸化膜３０９を、シリコン窒化膜３０３をストッパ膜として除去し平坦化する。
【００５１】
その際、シリコン窒化膜３０３のみのエリア（第２の領域）と、シリコン窒化膜３０３，３０５の合算エリア（第１の領域）との各々の膜厚の差異により、メモリセル部（第２の領域）とロジック回路部（第１の領域）の、シリコン酸化膜３０９で充填された各々のＳＴＩ面に段差が生じる。
【００５２】
第９の工程では、ＨＦ処理によりシリコン酸化膜３０８及びシリコン酸化膜３０９をエッチングすることにより、シリコン酸化膜３０３，３０５を露出させる。
【００５３】
第１０の工程では、露出されたシリコン酸化膜３０３，３０５に対して、熱燐酸処理を行い、当該シリコン窒化膜３０３，３０５を除去する。なお、シリコン窒化膜３０３，３０５を除去した後のシリコン基板３０１，３０７をシリコン基板３１０と記載し、シリコン酸化膜３０９をシリコン酸化膜３１１と記載する。
【００５４】
そして、第１１の工程において、再びＨＦ処理により、シリコン酸化膜３１１をエッチングすることで、第１の領域及び第２の領域の各々におけるシリコン酸化膜３１１の表面のシリコン基板３１０の表面に対する高さを調整する。ここでは、メモリセル部が形成される第２の領域におけるシリコン酸化膜３１１の表面３１２がシリコン基板３１０の表面と同じになるように調整され、また、ロジック回路部が形成される第１の領域におけるシリコン酸化膜３１１の表面３１３は、シリコン基板３１０の表面より高くなるように調整されている。
【００５５】
以上の製造工程により、シリコン基板３１０上に、シリコン酸化膜３１１で充填された素子分離部（ＳＴＩ）が形成され、隣接する素子同士を電気的に分離することができる。
【００５６】
図３，４において、なお、第２〜第４の工程によりシリコン窒化膜３０３，３０５のエッチング膜厚を調整すること、及び第１１の工程においてＨＦ処理時間を調整することで、メモリセル部におけるシリコン酸化膜３１１の表面３１２とロジック回路部におけるシリコン酸化膜３１１の表面３１３の、シリコン基板３１０表面に対する高さは、各々制御可能である。
【００５７】
以上のように、図３及び図４で示した本実施の形態の半導体素子分離部の製造工程では、メモリセル部とロジック回路部の各々におけるＣＭＰのストッパとなるシリコン窒化膜３０３，３０５を二度に分けて成膜することで、第１の領域と第２の領域に膜厚差を付けることができ、メモリセル部とロジック回路部におけるシリコン基板面に対する酸化膜で充填されたＳＴＩ面の高さを各々制御することが可能となる。
【００５８】
このようにして、上述の第１１の工程により、メモリセル部が形成される第２の領域におけるシリコン酸化膜３１１（ＳＴＩ）の表面３１２がシリコン基板３１０の表面と等しく、また、ロジック回路部が形成される第１の領域におけるシリコン酸化膜３１１（ＳＴＩ）の表面３１３がシリコン基板３１０の表面より高く形成されたシリコン基板３１０上には、メモリセルとロジック回路が形成される。
【００５９】
図５では、図２における第１０の工程または図４における第１１の工程で形成されたシリコン基板上にロジック回路とメモリセルを形成した半導体装置の構成例を示している。
【００６０】
図５の例では、シリコン基板５００の第１の領域５０１に、ロジックゲート５０１ａとサイドウォール５０１ｂを含むロジック回路５０１ｃが形成され、第２の領域５０２に、ワードゲート５０２ａ、コントロールゲート５０２ｂ、及びサイドウォール５０２ｃを含むメモリセル５０２ｄが形成された半導体装置５０３の構造が示されている。なお、図５では、シリコン基板５００の第１の領域５０１におけるＳＴＩ（シリコン酸化膜）は除去されて平坦化されている。
【００６１】
以下、図１〜図４で示した各工程により形成されたシリコン基板５００の第１の領域５０１と第２の領域５０２にロジック回路とメモリセルを形成する工程を説明する。
【００６２】
なお、このように、シリコン基板５００上にロジック回路とメモリセルとを形成する工程は、例えば、前述の特許文献１，２等に記載の公知の技術を用いることができる。ここでは、前述の特許文献２に記載の技術で説明する。
【００６３】
まず、ＳＴＩにより素子分離したシリコン基板上の第２の領域で、スプリットゲートタイプのフラッシュメモリを形成する場合について説明する。なお、スプリットゲートタイプのフラッシュメモリとは、ゲートをワードゲートとコントロールゲートの２つに分割したタイプのフラッシュメモリである。
【００６４】
ＳＴＩにより素子分離したシリコン基板上の第２の領域で当該フラッシュメモリを形成する場合、まず、ＳＴＩによって分離されたシリコン基板上の表面の全体に酸化膜及びワードゲート（ＷＧ）用ポリシリコンを成膜し、これをエッチングしてワードゲートを形成する。
【００６５】
次に、全面に酸化膜、窒化膜、及び酸化膜を順に積層したＯＮＯ層を成膜し、さらにコントロールゲート（ＣＧ）用のポリシリコン膜を成膜する。その後、ポリシリコン膜をエッチングしてコントロールゲートを形成する。そして、サイドウォール（ＳＷ）用の酸化膜を成膜し、それをエッチバックしてサイドウォールを形成する。
【００６６】
なお、ポリシリコン膜をエッチングする際、及び、サイドウォール（ＳＷ）用の酸化膜をエッチバックする際のいずれにおいても、ＳＴＩがエッチングされる。
【００６７】
次に、図１，２の工程で形成されたＳＴＩにより素子分離したシリコン基板上の第１の領域で、周辺回路としてのロジック回路を形成する場合について説明する。
【００６８】
ＳＴＩにより素子分離したシリコン基板上で当該ロジック回路を形成する場合、まず、ＳＴＩによって分離されたシリコン基板に、ロジック回路のゲート加工のためのレジストを形成してエッチングを行う。
【００６９】
次に、ロジック回路のサイドウォール用酸化膜を成膜したのち、これをエッチングしてサイドウォールを形成する。なお、この工程では、ロジック回路周辺のＳＴＩがエッチングされる。そして、電極用シリサイドを形成したのち、コンタクトを形成して構造部分が完成する。その後、配線工程が行なわれる。
【００７０】
このような工程により、図５に示す半導体装置５０５が製造される。
【００７１】
以上、説明したように、本実施の形態では、半導体基板上にＳＴＩを形成する工程において、ＳＴＩ構造形成時に、ＣＭＰのストップ膜に使用するシリコン窒化膜を、ホトレジストをマスクとしたドライエッチングにより部分的に薄膜化することで、シリコン基板面に対する酸化膜で充填されたＳＴＩ面の高さを各々制御可能としている。
【００７２】
また、半導体基板上にＳＴＩを形成する工程において、ＳＴＩ構造形成時に、ＣＭＰのストップ膜に使用するシリコン窒化膜を二度に分けて形成することで、シリコン基板面に対する酸化膜で充填されたＳＴＩ面の高さを各々制御可能としている。
【００７３】
すなわち、半導体基板上にＳＴＩを形成する工程において、ＣＭＰ処理のストップ膜として使用するシリコン窒化膜を、領域毎に部分的に薄膜化することで、半導体基板面に対するＳＴＩ面の高さを、部分的に異なる高さで形成することが可能である。
【００７４】
このことにより、例えば、エッジング処理等の工数が多いロジック部を形成する領域におけるＳＴＩ面の高さを、メモリ部を形成する領域におけるＳＴＩの高さより高くすることを、少ない工数で容易に行なうことが可能となり、同一半導体基板上にメモリ部とロジック部を形成する際に素子分離膜の形成不良が発生するのを防ぐことができ、歩留まりの低下を回避させることが可能となる。
【００７５】
そして、半導体基板面に対するＳＴＩ面の高さを、素子形成後にチップ内全面で揃えることで、この段差の差異に起因としたトランジスタ特性への影響、例えば、NMOS CoreTrにおいてメモリ混載品がピュアロジック品よりオフリークが約１桁以上度高くなるとの問題、あるいは、消費電力が大きくなるとの問題を解消することができる。
【００７６】
なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、ＳＴＩ形成時のマスク膜としてシリコン酸化膜、シリコン窒化膜を用いたが、ＳＴＩ形成時のマスク膜として成りうる膜種であれば種類を問わない。
【００７７】
また、図３及び図４で示した例では、シリコン窒化膜を２度成膜することで２エリア（第１の領域、第２の領域）におけるシリコン基板面と酸化膜で充填されたＳＴＩ面の段差調整をしているが、第２の工程〜第４の工程を繰り返し実施することで、段差調整が可能な面を３箇所以上とすることが可能である。
【符号の説明】
【００７８】
１０１，３０１  シリコン基板
１０２，３０２  シリコン酸化膜
１０３，３０３，３０５  シリコン窒化膜
１０４，３０４  ホトレジスト
１０５，３０６  トレンチパターン
１０６，３０７  シリコン基板
１０７，３０８  シリコン酸化膜
１０８，３０９  シリコン酸化膜
１０９，３１０  シリコン基板
１１０，３１１シリコン酸化膜
１１１，１１２，３１２，３１３  表面
５００  シリコン基板
５０１  第１の領域
５０１ａ  ロジックゲート
５０１ｂ  サイドウォール
５０１ｃ  ロジック回路
５０２  第２の領域
５０２ａ  ワードゲート
５０２ｂ  コントロールゲート
５０２ｃ  サイドウォール
５０２ｄ  メモリセル
５０３  半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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