(57)【要約】【課題】閾値の変動を抑制するための炭化珪素半導体素子の制御方法およびそのような制御方法で制御される半導体素子を含む半導体装置を提供する。【解決手段】半導体装置は、金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子と、半導体素子の動作を制御する制御部を備える半導体装置であって、金属−絶縁体−半導体電界効果トランジスタは、ソース電極２６と、ドレイン電極２８と、ゲート電極４６とを有し、制御部は、ゲート電極４６に、炭化珪素半導体素子の閾値以上の電圧を印加することにより半導体素子をＯＮ状態にし、ゲート電極４６に、閾値より小さい電圧を印加することにより半導体素子をＯＦＦ状態にし、炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する。【選択図】図２
2013207190.tif 000002
【特許請求の範囲】
【請求項１】
金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子と、前記半導体素子の動作を制御する制御部を備える半導体装置であって、
前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、
前記制御部は、
前記ゲート電極に、前記炭化珪素半導体素子の閾値以上の電圧を印加することにより前記半導体素子をＯＮ状態にし、
前記ゲート電極に、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にし、
前記ゲート電極に、前記炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する、半導体装置。
【請求項２】
前記制御部は、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にした後に、当該電圧よりもさらに小さい前記負の極性の電圧を印加する請求項１に記載の半導体装置。
【請求項３】
前記負の極性の電圧の電圧値は、前記炭化珪素半導体素子の閾値の負方向への変動を引き起こさない値である請求項１に記載の半導体装置。
【請求項４】
前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、
Ｖｆｂ≦Ｖｒ＜０
の関係を満たしている請求項１に記載の半導体装置。
【請求項５】
前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、
Ｖｆｂ≦Ｖｒ≦Ｖｆｂ＋２
の関係を満たしている請求項４に記載の半導体装置。
【請求項６】
前記炭化珪素半導体素子の前記閾値は変動する請求項１から５のいずれかに記載の半導体装置。
【請求項７】
金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子の制御方法であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、
前記ゲート電極に、前記炭化珪素半導体素子の閾値以上の電圧を印加することにより前記炭化珪素半導体素子をＯＮ状態にし、
前記ゲート電極に、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にし、
前記ゲート電極に、前記炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する、炭化珪素半導体素子の制御方法。
【請求項８】
前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にした後に、当該電圧よりもさらに小さい前記負の極性の電圧を印加する請求項７に記載の炭化珪素半導体素子の制御方法。
【請求項９】
前記負の極性の電圧の電圧値は、前記炭化珪素半導体素子の閾値の負方向への変動を引き起こさない値である請求項７に記載の炭化珪素半導体素子の制御方法。
【請求項１０】
前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、
Ｖｆｂ≦Ｖｒ＜０
の関係を満たしている請求項７に記載の炭化珪素半導体素子の制御方法。
【請求項１１】
前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、
Ｖｆｂ≦Ｖｒ≦Ｖｆｂ＋２
の関係を満たしている請求項１０に記載の炭化珪素半導体素子の制御方法。
【請求項１２】
前記炭化珪素半導体素子の前記閾値は変動する、請求項７から１１のいずれかに記載の炭化珪素半導体素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体素子の制御方法に関する。特に、高耐圧、大電流用途に使用される、炭化珪素半導体素子（パワー半導体デバイス）の制御方法およびそのような制御方法によって半導体素子を制御する半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体素子に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体素子を実現することができる。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field-Effect Transistor：ＭＩＳＦＥ
Ｔ）である。また、金属−酸化物−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field-Effect Transistor：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ＳｉＣのＭＯＳＦＥＴを以下ＳｉＣ−ＭＯＳと称す。このようなスイッチング素子ではゲート電極に印加する電圧によって数Ａ（アンペア）以上のドレイン電流が流れる状態と、ドレイン電流がゼロとなる状態とをスイッチングすることができる。また、ＳｉＣを用いることで、ドレイン電流が流れない状態のとき、数百Ｖ以上の耐圧を実現することが可能である。
【０００４】
ＳｉＣ上には熱酸化により良質のＳｉＯ2膜を形成できるが、ＳｉＣ−ＭＯＳ界面は高密度の界面準位密度（Ｄｉｔ）等多くの欠陥を含み、ＭＯＳＦＥＴのチャネル移動度が著しく低いことや信頼性確保が困難なことが課題となっていた。これに対し近年、熱酸化膜、もしくは、Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）によるＳｉＯ2膜形成後、窒化処理工程を付加して、ＳｉＯ2/ＳｉＣ界面に窒素をドーピングすることで、界面準位密度（Ｄｉｔ）を低減できることが報告されている（例えば、非特許文献１）。
【０００５】
一方、ＳｉＣ−ＭＯＳ界面の信頼性については、いまだ十分に解明されていない課題がある。例えば、特許文献１は、ＳｉＣパワーＭＯＳＦＥＴの閾値（Ｖｔ）が経時的に変動することを開示している。また、非特許文献１は、その閾値の変化に温度依存性があることを開示している。閾値とは、ＳｉＣパワーＭＯＳＦＥＴをオン状態にするためにゲート電極に印加する電圧値である。
【０００６】
このような閾値の変動を抑制するために、特許文献１は、ＳｉＯ2／ＳｉＣ界面（以下
、酸化膜界面と称す）における窒化量を適切に制御することにより、閾値の単位時間当たりの変動量を抑制することを提案している。また、非特許文献２は、ゲート電極に正バイアスと負バイアスを繰り返し印加することで、正バイアス印加による正方向へのＶｔ変動量と負バイアス印加による負バイアスＶｔ変動量をつり合わせることで、Ｖｔの変動量を抑えることができることを報告している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−８２４５４号公報
【非特許文献】
【０００８】
【非特許文献１】J. Appl. Phys., Vol.93, No.5, 2003, p.2719
【非特許文献２】Materials Science Forum Vols. 600-603(2009) PP 807-810
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１において提案されている構造であっても、ＳｉＣパワーＭＯＳＦＥＴの界面準位密度はＳｉ−ＦＥＴより高い。このため、Ｓｉ−ＦＥＴと比較した場合、閾値の変動をさらに改善することが望まれる。
【００１０】
本願は、このような従来技術に鑑み、閾値の変動を抑制するための炭化珪素半導体素子の制御方法およびそのような制御方法で制御される半導体素子を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願に開示された半導体装置は、金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子と、前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、前記制御部は、前記ゲート電極に、前記炭化珪素半導体素子の閾値以上の電圧を印加することにより前記半導体素子をＯＮ状態にし、前記ゲート電極に、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にし、前記ゲート電極に、前記炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する。
【発明の効果】
【００１２】
本願に開示された半導体装置によれば、炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、ゲート電極に対して、炭化珪素半導体素子をＯＮ状態にするためにゲート電極に印加する電圧とは反対の極性の電圧を印加することにより、炭化珪素半導体素子の閾値の変動を抑制し、信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）および（ｂ）は、炭化珪素半導体素子に、正および負のゲート電圧を印加した場合における電圧の累積電圧印加時間と閾値の変動量との関係を示す図である。
【図２】本発明による炭化珪素半導体素子の第１の実施形態を示す断面模式図である。
【図３Ａ】本発明による半導体装置の第１の実施形態を示す回路図である。
【図３Ｂ】図３Ａに示す制御部の構成例を示すブロック図である。
【図３Ｃ】図３Ａに示す制御部の一例を示す具体的な回路図である。
【図４】（ａ）から（ｄ）は、本発明による炭化珪素半導体素子の制御方法の第１の実施形態の示す図であって、ゲート電極に印加する電圧のタイミングチャートである。
【図５Ａ】本発明の第１の実施形態に関する実験例であって、炭化珪素半導体素子の閾値の変動および変動量のリセット作用を確認した結果を示す図である。
【図５Ｂ】本発明の第１の実施形態に関する他の実験例であって、炭化珪素半導体素子の閾値の変動および変動量のリセット作用を確認した結果を示す図である。
【図６】正方向の閾値変動が生じた炭化珪素半導体素子および閾値変動が生じていない炭化珪素半導体素子に負のゲート電圧を印加した時の閾値の変動量の変化を示す図であって、（ａ）および（ｂ）、はそれぞれ印加した電圧を示し、（ｃ）および（ｄ）は、閾値の変化量を示している。
【図７】本発明の第２の実施形態に関する実験例であって、（ａ）は、負のゲート電圧の絶対値が小さい場合の閾値の変化を示し、（ｂ）は負のゲート電圧の絶対値が大きい場合の閾値の変化を示している。
【図８】本発明の第２の実施形態における炭化珪素半導体素子の負方向の閾値変動量の印加電圧依存性を示す図である。
【図９】ＳｉＣの炭化珪素層、酸化膜、ゲート電極のエネルギーバンド図の模式図であって、（ａ）は、｜Ｖｇ｜＜｜Ｖｆｂ｜の場合の、（ｂ）は｜Ｖｇ｜＝｜Ｖｆｂ｜の場合の、（ｃ）｜Ｖｇ｜＜｜Ｖｆｂ｜の場合のエネルギーバンド図を示す。
【図１０】本発明の第３の実施の形態における炭化珪素半導体素子の負方向の閾値変動量の正方向電圧の印加時間依存性であって、（ａ）Ｖｒ＝−６Ｖの場合の（ｂ）Ｖｒ＝−３Ｖの場合の、（ｃ）Ｖｒ＝−８Ｖの場合の閾値変動量を示す図である。
【図１１】本発明の第３の実施の形態における炭化珪素半導体素子の負方向の閾値変動量の印加電圧依存性を示す図である。
【図１２】Ｖｆｂ＝−１１Ｖの時の炭化珪素半導体素子の負方向の閾値変動量の印加電圧依存性を示す図である。
【図１３】本発明の第３の実施の形態における炭化珪素半導体素子の閾値変動量の正方向電圧の印加時間依存性を示す図である。
【図１４】本発明の第３の実施の形態における、Ｖｆｂ＝−１１Ｖの時の化珪素半導体素子の閾値変動量の印加電圧依存性を示す図である。
【図１５】本発明の第３の実施の形態における、炭化珪素半導体素子の閾値変動量のリセット電圧印加時間／オン電圧印加時間の依存性を示す図である。
【発明を実施するための形態】
【００１４】
本願に開示された半導体装置および半導体素子の制御方法は、本願発明者によって新たに見出された知見に基づくものである。以下では、まず、当該知見について説明し、その後、本発明の実施形態について説明する。なお、以下では、本願発明者が見出した知見について図１（ａ）および図１（ｂ）を参照しながら説明するが、これは後述の実施形態を理解するための一助とするものである。したがって、本発明はこれに限定されない。
【００１５】
本願発明者は、まず、ＳｉＣ−ＭＯＳＦＥＴの閾値の変動を詳細に検討した。図１（ａ）および（ｂ）は、それぞれＳｉＣ−ＭＯＳＦＥＴのゲート電極に２０Ｖおよび−２０Ｖを印加した場合の閾値の変動を示している。横軸は電圧を印加した時間（試験時間）を示し、縦軸にはゲート電圧を印加する前の閾値からの変動量（ΔＶｔ）を示している。図１（ａ）に示されるように、ゲート電極に正の電圧を印加すると、閾値は正方向に変動し、ゲートに電圧を印加した時間が長くなるほど、閾値の変動量の絶対値が大きくなる。他方、図１（ｂ）に示されるように、ゲート電極に負電圧を印加すると、閾値は負方向に変動し、ゲートに電圧を印加した時間が長くなるほど、閾値の変動量の絶対値が大きくなる。更に、ゲート電極に負の電圧を印加した場合の閾値の変動は正の電圧を印加する場合に比べて１桁程度大きいことが分かる。
【００１６】
これは、ゲート電極に正の電圧を印加する場合、ＭＯＳ界面において電子の密度が上昇し、ＳｉＯ2/ＳｉＣ界面で電子のトラップが起こり、その影響で閾値が上昇するからであると考えられる。一方、ゲート電極に負の電圧を印加する場合、ホールの密度が上昇しＳｉＯ2/ＳｉＣ界面でホールトラップが起こり、その影響でＶｔが低下するからであると考えられる。また、正方向の変動量に比べて負方向への変動量が大きい理由は、未だはっきりとした原因は解明できていないが、ＳｉＯ2/ＳｉＣ界面においてホールの方が電子に比べてトラップされやすいからではないかと考えられる。
【００１７】
ＳｉＣ−ＭＯＳＦＥＴを動作させるために、ゲート電極へ正の電圧を印加する必要があるため、閾値の正方向への変動は避けることができない課題である。一方、ゲート電極に負の電圧を印加する場合、大きく閾値が変動するため、図１（ｂ）の結果からすれば、ゲート電極に負の電圧を印加することは、閾値の負方向への大きな変動をもたらすため、より避けなければいけない課題とも考えられる。
【００１８】
本願発明者は、このような課題を検討し、閾値の変動を抑制するための炭化珪素半導体素子の制御方法およびそのような制御方法で半導体素子を制御する半導体装置を想到した。
【００１９】
本願に開示された半導体装置は、金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子と、前記半導体素子の動作を制御する制御部を備える半導体装置であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、前記制御部は、前記ゲート電極に、前記炭化珪素半導体素子の閾値以上の電圧を印加することにより前記半導体素子をＯＮ状態にし、前記ゲート電極に、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にし、前記ゲート電極に、前記炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する。
【００２０】
ある実施形態において、前記制御部は、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にした後に、当該電圧よりもさらに小さい前記負の極性の電圧を印加する。
【００２１】
ある実施形態において、前記負の極性の電圧の電圧値は、前記炭化珪素半導体素子の閾値の負方向への変動を引き起こさない値である。
【００２２】
ある実施形態において、前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、Ｖｆｂ≦Ｖｒ＜０の関係を満たしている。
【００２３】
ある実施形態において、前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、Ｖｆｂ≦Ｖｒ≦Ｖｆｂ＋２の関係を満たしている。
【００２４】
ある実施形態において、前記炭化珪素半導体素子の前記閾値は変動する。
【００２５】
本願に開示された炭化珪素半導体素子の制御方法は、金属−絶縁体−半導体電界効果トランジスタ含む炭化珪素半導体素子の制御方法であって、前記金属−絶縁体−半導体電界効果トランジスタは、ソース電極と、ドレイン電極と、ゲート電極とを有し、前記ゲート電極に、前記炭化珪素半導体素子の閾値以上の電圧を印加することにより前記炭化珪素半導体素子をＯＮ状態にし、前記ゲート電極に、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にし、前記ゲート電極に、前記炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、負の極性の電圧を印加する。
【００２６】
ある実施形態において、前記閾値より小さい電圧を印加することにより前記半導体素子をＯＦＦ状態にした後に、当該電圧よりもさらに小さい前記負の極性の電圧を印加する。
【００２７】
ある実施形態において、前記負の極性の電圧の電圧値は、前記炭化珪素半導体素子の閾値の負方向への変動を引き起こさない値である。
【００２８】
ある実施形態において、前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、Ｖｆｂ≦Ｖｒ＜０の関係を満たしている。
【００２９】
ある実施形態において、前記負の極性の電圧をＶｒとし、前記炭化珪素半導体素子のフラットバンド電圧をＶｆｂとした場合、Ｖｆｂ≦Ｖｒ≦Ｖｆｂ＋２の関係を満たしている。
【００３０】
ある実施形態において、前記炭化珪素半導体素子の前記閾値は、変動する。
【００３１】
以下、図面を参照しながら炭化珪素半導体素子および半導体装置の実施形態を説明する。以下の説明および図中において同様の作用あるいは同様の動作をする構成要素には、同一または同様の参照符号を付す。冗長な説明を避けるために、必要に応じて、重複する説明は省略する。一連の実施形態の原理の理解を助けるために、図面に示される構成要素は、模式的に示されている。したがって、図面に示される構成要素の形状も模式的であり、本発明はこれらに限定されない。また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、条件等は、一例であり、本発明を限定する主旨ではない。
【００３２】
（第１の実施形態）
以下、図面を参照しながら、本発明による半導体装置および炭化珪素半導体素子の制御方法の第１の実施形態を説明する。本実施形態の炭化珪素半導体素子の制御方法は、炭化珪素半導体素子を駆動することによる閾値の正方向へのシフトを、負の極性の電圧をゲート電極に印加することにより解消し、閾値の正方向シフトをリセットする。
【００３３】
まず、本実施形態の半導体装置に関する炭化珪素半導体素子を説明する。図２は、本実施形態の炭化珪素半導体素子の駆動方法に用いる炭化珪素半導体素子１００のユニットセル１つ分の断面構造を模式的に示している。炭化珪素半導体素子１００は、金属−絶縁体−半導体電界効果トランジスタ、つまり、ＳｉＣ−ＭＩＳＦＥＴである。ここでは、炭化珪素半導体素子１００はノーマリオフ型である。炭化珪素半導体素子１００は、第１導電型のＳｉＣ半導体によって構成される基板１０と、基板１０の表面上に形成された第１導電型の第１のＳｉＣ半導体層１１とを含んでいる。本実施形態の基板１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、第１のＳｉＣ半導体層１１はｎ-型である。すなわち、本実施形態では、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「−」の表記は、ドーパントの相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
【００３４】
第１のＳｉＣ半導体層１１には、第２導電型のボディ領域（ウェル領域）２０が位置している。第１のＳｉＣ半導体層１１のボディ領域２０以外の領域は、ドリフト領域１１ｄとして画定される。ボディ領域２０内には、第１導電型のソース領域２４が位置している。本実施形態のボディ領域２０はｐ型であり、ソース領域２４はｎ+型である。ボディ領域２０内にはｐ型のコンタクト領域２２が位置している。ソース領域２４上にはソース電極２６が位置している。本実施形態では、ソース電極２６は、ｎ+ソース領域２４およびｐコンタクト領域２２の表面に位置し、ｎ+ソース領域２４およびｐコンタクト領域２２の両方と電気的に接触しているが、それぞれ別個に接触させてもかまわない。
【００３５】
第１のＳｉＣ半導体層１１上には、第２導電型の第２のＳｉＣ半導体層４０が、ドリフト領域１１ｄ、ボディ領域２０およびソース領域２４の少なくとも一部に接して位置している。本実施形態における第２のＳｉＣ半導体層４０はエピタキシャル成長によって形成されている。第２のＳｉＣ半導体層４０は、ボディ領域２０の上方に位置するチャネル領域４２を含んでいるため、縦型ＭＯＳ構造においては「チャネル層」とも呼ばれる。第２のＳｉＣ半導体層４０の上にはゲート絶縁膜４４が位置している。ゲート絶縁膜４４の上にはゲート電極４６が位置している。基板１０の裏面には、ドレイン電極２８が位置している。
【００３６】
図３Ａは、本実施形態の半導体装置１５１の構成を示す回路図である。半導体装置１５１は、炭化珪素半導体素子１００と、制御部１０１とを含み、外部に接続された負荷１０２を駆動する。負荷１０２の一端は、炭化珪素半導体素子１００のドレイン電極２８に接続され、他端は供給電圧Ｖｄｄに接続される。炭化珪素半導体素子１００のゲート電極４６は制御部１０１に接続され、以下において、詳細に説明するように、所定のタイミングで、所定の電圧が印加される。炭化珪素半導体素子１００のソース電極２６は、例えば、接地されている。
【００３７】
図３Ｂは、制御部１０１の構成例を示すブロック図である。制御部１０１は、典型的には、ロジック回路１０１ａとゲート駆動回路１０１ｂとを備える。ロジック回路１０１ａは、ゲート駆動回路１０１ｂに対してゲート信号を出力する。ゲート駆動回路１０１ｂは、ゲート信号に応じて、炭化珪素半導体素子１００にゲート電圧を印加する。ゲート駆動回路１０１ｂは、例えば、公知のゲート駆動回路等によって構成されていてもよい。図３Ｃに、ゲート駆動回路１０１ｂの一例として、フォトカプラを用いた絶縁型のゲート駆動回路を示す。図３Ｃに示されるゲート駆動回路１０１ｂは、ロジック回路１０１ａから受け取るゲート信号のタイミングに基づき、炭化珪素半導体素子１００のゲート電極４６にゲート電圧Ｖ１またはＶ２を切り替えて印加する。つまり、ゲート駆動回路１０１ｂは２値のゲート電圧を印加することができる。例えば、後述する図４の（ｃ）に示されるような２値のゲート電圧を印加するときに用いることができる。
【００３８】
また、以下において詳細に説明するように、第１ゲート電圧と異なるリセット電圧を印加する場合には、ゲート駆動回路１０１ｂにさらにリセット電圧用のトランジスタを付加する等、公知のゲート駆動回路を用いることができる。これにより、後述する図４（ｂ）および図４（ｄ）に示されるような３値のゲート電圧を炭化珪素半導体素子１００に印加することができる。なお、制御部１０１は、制御方法に応じて他の構成を含んでいてもよく、例えば、リセット電圧を所定の時間毎に印加するためのタイマー回路や、ＰＷＭ生成回路等を含んでいてもよい。
【００３９】
炭化珪素半導体素子１００のゲート電極４６に、制御部１０１から閾値以上の電圧が印加されると、第２のＳｉＣ半導体層４０に存在する電子がゲート絶縁膜４４と第２のＳｉＣ半導体層４０との界面（いわゆる、酸化膜界面）に引き寄せられ、炭化珪素半導体素子１００がＯＮ状態となる。本明細書において、「ＯＮ状態」とは、炭化珪素半導体素子１００のドレイン−ソース間に電流が流れうる状態を意味し、具体的には、ゲート電極に閾値以上の電圧が印加されることにより生じる状態に対応する。ＯＮ状態の炭化珪素半導体素子１００は、ドレイン・ソース間に電圧を印加することにより、電流を流すことができる。
【００４０】
この時、酸化膜界面に電子が集中することで、酸化膜界面の界面準位に電子がトラップされると考えられる。電子がトラップされることにより、酸化膜界面での電位が低下し、ＳｉＣ−ＭＯＳＦＥＴをＯＮ状態にするために必要なゲート絶縁膜への印加電圧が増加する。つまり、閾値が正方向へと変動する。正方向に変動した閾値は、ゲート電極４６に印加される電圧が閾値以下に設定され、炭化珪素半導体素子１００がＯＦＦ状態となった後でも維持される。「ＯＦＦ状態」とは、炭化珪素半導体素子１００のドレイン−ソース間に電流が流れ得ない状態を意味し、具体的には、ゲート電極に閾値よりも小さい電圧が印加されることにより生じる状態に対応する。本実施形態で用いる炭化珪素半導体素子１００は、このような理由により、閾値が変動する特性を有する。
【００４１】
本実施形態の半導体装置１５１では、炭化珪素半導体素子１００の閾値が正方向に変動した状態、すなわちゲート電極４６に少なくとも一度正の極性の電圧が印加された後の状態で、制御部１０１がゲート電極４６に負の電圧（リセット電圧）を印加する。この負の電圧は、炭化珪素半導体素子１００をＯＦＦ状態にするためにゲートに印加される電圧よりもさらに小さい（負の電圧であってより絶対値が大きい）ことが好ましい。ゲート電極４６に負の電圧を印加することで、酸化膜界面から電子が流れだす方向へと電界が印加されると考えられる。このため、トラップされた電子がこの電界によって放出され、酸化膜界面が初期状態に近づく方向へと回復する。つまり、閾値のシフト量が減少する。これにより、閾値の変動を抑制することが可能となり、炭化珪素半導体素子の特性が安定し、信頼性の高い動作を実現することができる。
【００４２】
図４（ａ）から（ｄ）を参照し、本実施形態による炭化珪素半導体素子の制御方法の一例を説明する。上述したように、本実施形態による炭化珪素半導体素子の制御方法は、炭化珪素半導体素子１００をＯＮ状態とするためにゲート電極に印加される正の電圧（第２ゲート電圧）によって生じる正方向の閾値の変動を、炭化珪素半導体素子をＯＦＦ状態とする期間において、ゲート電極４６に負の電圧（リセット電圧）を印加する。これにより、閾値の変動をリセットできる。
【００４３】
炭化珪素半導体素子１００および半導体装置１５１は、典型的には、モータなどの負荷を駆動するためのインバータとして用いられる。この場合、図４（ａ）のグラフのうち左側に示すように、時間ｔOFFの間に、炭化珪素半導体素子１００の閾値よりも低い第１ゲート電圧Ｖ1をゲート電極４６に印加し、時間ｔONの間に、正の極性を有し閾値Ｖｔを超える第２ゲート電圧Ｖ2をゲート電極４６に印加する。これにより、炭化珪素半導体素子１００をＯＮ状態にする動作（ＯＮ動作）とＯＦＦ状態にする動作（ＯＦＦ動作）とが繰り返される。以下、このような周期的な繰り返し動作を、ＯＮ／ＯＦＦ動作と呼ぶことがある。なお、以下では、第１ゲート電圧Ｖ1が０Ｖである例について説明する。また、時間ｔOFFは、炭化珪素半導体素子１００の閾値よりも低い電圧がゲート電極４６に印加されている時間のことを意味し、典型的には、通常のＯＦＦ動作時に炭化珪素半導体素子１００に第１ゲート電圧Ｖ1が印加される時間に対応する。ただし、後述のように、時間ｔOFFにリセット動作を行なう場合には、リセット電圧Ｖｒが印加されている間も、炭化珪素半導体素子１００はＯＦＦ状態である。そのため、時間ｔOFFは、第１ゲート電圧Ｖ1が印加される時間と常に一致するとは限らない（例えば、図４（ｂ）〜（ｄ））。
【００４４】
図４（ａ）に示される例では、所定の回数ＯＮ／ＯＦＦ動作を繰り返した後、次のＯＦＦ状態となる時間ｔOFFに、通常のＯＦＦ動作において印加する第１ゲート電圧Ｖ1（上記例では０Ｖ）の替わりに、ゲート電極４６にリセット電圧Ｖｒを印加している。リセット電圧Ｖｒは、閾値の変動をリセットするための電圧であり、負の極性を有する。
【００４５】
例えば、炭化珪素半導体素子１００がＯＮ状態となった累積時間（ｔON×（ＯＮとなった回数））が１分から１時間程度に達した場合に、ゲート電極４６に、リセット電圧Ｖｒを数秒から数十秒印加すればよい。
【００４６】
図４（ａ）では、１回のＯＦＦ状態の期間ｔOFFが、ゲート電極４６にリセット電圧Ｖｒを印加する時間ｔrと等しい場合について例示している。なお、ここで、リセット電圧Ｖｒは、第１ゲート電圧Ｖ1よりも電圧値が小さいことが望ましい。これにより、通常のＯＦＦ動作（第１ゲート電圧Ｖ1）と、閾値の変動をリセットする動作とを区別できる。また、リセット電圧Ｖｒの絶対値は、第２ゲート電圧の絶対値｜Ｖ2｜以下であることがより望ましい。
【００４７】
また、所定の回数ＯＮ/ＯＦＦを繰り返した後、上述のゲート電極４６にリセット電圧Ｖｒを印加するステップを、２以上の所定の回数のＯＮ／ＯＦＦ動作にわたって行なってもよい。すなわち、ゲート電極４６にリセット電圧Ｖｒを印加した後に、炭化珪素半導体素子１００をＯＮ状態にするための第２ゲート電圧Ｖ2を印加し、その後、再びリセット電圧Ｖｒを印加してもよい。これにより、複数回のＯＮ／ＯＦＦ動作で閾値の変動をリセットするため、リセット電圧Ｖｒを印加する１回あたりの時間ｔrを短縮できる。特に、炭化珪素半導体素子１００がＯＮ状態となった累積時間が長くなるほど閾値の変動量が大きくなるため、リセット電圧Ｖｒを複数回印加することで、リセット電圧Ｖｒが印加される累積時間を長くすることができる。
【００４８】
逆に、図４（ｂ）に示すように、炭化珪素半導体素子１００がＯＮ状態となる累積時間を短くする場合には、ゲート電極４６にリセット電圧Ｖｒを印加する時間ｔrを、炭化珪素半導体素子１００をＯＦＦ状態にする時間ｔOFFよりも短く設定してもよい。
【００４９】
さらに、上述のゲート電極４６にリセット電圧Ｖｒを印加させる動作を、各ＯＮ／ＯＦＦ動作において行なってもよい。すなわち、繰り返されるＯＮ／ＯＦＦ動作のそれぞれにおいて、炭化珪素半導体素子１００をＯＮ状態とした後で、炭化珪素半導体素子１００をＯＦＦ状態とする時間ｔOFFの少なくとも一部の時間に、ゲート電極４６にリセット電圧Ｖｒを印加してもよい。この場合、図４（ｃ）に示すように、ｔOFFの全期間において、ゲート電極４６にリセット電圧Ｖｒを印加してもよいし、図４（ｄ）に示すように、ｔOFFの一部の期間において、ゲート電極４６にリセット電圧Ｖｒを印加してもよい。このような方法によれば、炭化珪素半導体素子１００のＯＮ／ＯＦＦ動作を繰り返すたびに、閾値の正方向への変動がリセットされる。
【００５０】
以下、図５Ａを参照しながら、炭化珪素半導体素子の閾値の変動および変動量のリセット作用について説明する。なお、以下で説明する実験例における特定の数値、条件等は、本発明を限定するものではない。
【００５１】
まず、ゲート電極４６に電圧を印加する前に初期状態の閾値を測定した。炭化珪素半導体素子のパッケージ表面の温度は１５０℃であるとして測定を行った。閾値の測定は、ドレイン・ソース間電圧（Ｖｄｓ）を１０Ｖとし、ゲート電圧を０Ｖから徐々に上げ、ドレイン・ソース間電流（Ｉｄｓ）が１ｍＡになる時のゲート・ソース間電圧（Ｖｇｓ）を閾値（Ｖｔ）とした。本願明細書において、単に閾値を呼ぶ場合、この条件で測定した値を示す。
【００５２】
初期の閾値を測定後、ドレイン・ソース間電圧を０Ｖとし、正方向への閾値の変動を起こすため、２０Ｖの直流電圧をゲート電極４６に印加した。所定の時間後、ゲート電極への電圧の印加をやめ、閾値の測定を行った。閾値の測定後、再びゲート電極に２０Ｖの電圧を印加した。ゲート電圧への累積電圧印加時間が１時間となるまでこれらを繰り替えした。また、初期の閾値からの変動量（ΔＶｔ）を測定した。図５Ａに示すように、累積電圧印加時間に応じて、徐々に変動量は上昇し、累積印加時間が１時間になった際、変動量は０．２５Ｖに達した。
【００５３】
累積印加時間が１時間になった後、これまでとは逆方向の電圧である−２０Ｖの直流電圧をゲート電極４６へ１秒間印加した。このとき、ドレイン・ソース間電圧は０Ｖとした。その後再び閾値を測定したところ、閾値は初期値まで戻っていた。つまり、変動量は０となった。再びゲートに２０Ｖの直流電圧を印加し、所定の時間ごとに閾値を測定した。すると、再び閾値および変動量は徐々に上昇していった。
【００５４】
比較のため、従来の炭化珪素半導体素子の制御方法におけるゲート電極のバイアス方法によって、炭化珪素半導体素子を駆動した場合の閾値の変動を図４において破線で示す。従来の炭化珪素半導体素子の制御方法に従って、逆方向の電圧を印加することなく２０Ｖの電圧を所定の時間印加し、閾値を測定後、電圧を印加するという手順を繰り返したところ、累積時間に応じて閾値および変動量が増加し続けることが分かった。
【００５５】
この結果から、正方向へ閾値が変動した後、ゲート電極に逆方向の電圧を印加することによって、閾値を初期値に戻すリセット作用が生じていることが分かる。閾値が初期値に戻ることによって、閾値の変動を抑制することができ、信頼性の向上効果を得ることができることが分かる。
【００５６】
図５Ｂは、図４（ａ）に示されるように、所定の回数ＯＮ／ＯＦＦを繰り返した後に、リセット電圧を印加した実験例である。具体的には、ｔON：ｔOFF＝１：１、周波数１ｋＨｚでＯＮ／ＯＦＦ動作を行った後、０．５ｈ経過後にリセット電圧を１秒間印加した。通常のＯＦＦ動作時のゲート電圧は０Ｖ、ＯＮ動作時のゲート電圧は２０Ｖとし、リセット電圧は−２０Ｖとした。図５Ｂの横軸は、ＯＮ/ＯＦＦ動作のうち、ＯＮ電圧が印加された累積時間を示している。図５Ｂに示される実験例においても、図５Ａと同様の閾値変動およびリセット作用が示された。これにより、閾値変動およびリセット作用は、炭化珪素半導体素子をＯＮ状態にするために印加されるゲート電圧がパルス電圧である種々の場合においても同様に得られる。例えば、図４（ｂ）のような他の制御方法を行なった場合であっても、ＯＮ電圧が印加された累積時間に応じて閾値が変動し、所定のリセット電圧を印加することによって閾値変動が初期値に戻ることが推察される。
【００５７】
なお、後述するように、閾値の変動に寄与しているのは、ＭＯＳ界面に印加される電圧であると考えられる。そのため、閾値の変動は主にゲート電圧の印加によって引き起こされる。つまり、上記の実験例は、ドレイン・ソース間電圧０Ｖ、ゲート電圧２０Ｖを印加した条件下で、閾値の変動を観測したものであるが、例えば、ドレイン・ソース間に０以外の所定の電圧が印加されている場合にも同様の閾値の変動が観測される。
【００５８】
また、本実施の形態における半導体装置の制御方法において、閾値の変動量は０にリセットされることが望ましいが、これに限定されない。例えば、リセット電圧を印加することによって、閾値の変動量ΔＶｔが比較的小さな所定の範囲内(例えば閾値Ｖｔの１０％)に収まる値までリセットされればよい。
【００５９】
また、図５Ａの実験例では印加累積時間１時間ごとに閾値の変動をリセットしたが、１時間ごとにＶｔ変動リセットを行うことに限定するものではない。例えば、上記の図４（ｃ）、（ｄ）で説明したように、リセット動作をＯＮ／ＯＦＦ動作のたびに行なうこともできる。
【００６０】
閾値の変動の変動量を小さく抑える必要があるときにはリセット間隔時間を短くし、変動量が大きくても問題ないときにはリセット間隔を長くしても、同様に信頼性向上の効果を得ることができる。
【００６１】
本実施の形態では、炭化珪素半導体素子１００はゲート絶縁膜４４の下にｎ型のＳｉＣ半導体層４０を有していたが、反転チャネル層（ｐ型のチャネル層）をもつＳｉＣ−ＭＯＳＦＥＴでも同様の効果を得ることができる。また、ゲート絶縁膜４４とＳｉＣ半導体層４０界面の窒化量を最適化された素子においても、同様の効果を得ることができる。窒化量を最適化することで、酸化膜界面の準位を減少させることはできるが、少なからず正バイアス印加時に電子トラップが生じ、Ｖｔ変動が起こると考えられる。そのため、負の極性を有する電圧をゲート電極に印加することで、Ｖｔ変動リセットの作用が生じ、信頼性の更なる向上効果を得ることができる。
【００６２】
また、本実施形態では、炭化珪素半導体素子はＳｉＣ−ＭＯＳＦＥＴであるが、ＳｉＣ−ＭＩＳＦＥＴであっても同様の効果を得ることができる。ゲート絶縁膜としては、例えばＳｉＮなどを用いることが考えられるが、ゲート絶縁膜に酸化膜を用いるときと同様に、絶縁膜界面に界面準位が存在する。そのため、同様に正方向の閾値変動が生じ、閾値変動のリセットにより、信頼性向上の効果を得ることができる。
【００６３】
また、本実施形態では、ゲート電極に正の電圧を印加した累積時間に応じて閾値の変動をリセットしていたが、炭化珪素半導体素子の特性変化を検出し、検出結果に基づき、閾値の変動をリセットしても良い。炭化珪素半導体素子の特性として、例えばＶｔ、Ｒｏｎ、スイッチング速度などが挙げられる。
【００６４】
なお、本実施形態の半導体装置および炭化珪素半導体素子の制御方法は、本発明者が見出した新規の物理現象によって変動量を抑制するものと推定される。この新規の物理現象は、正方向の閾値の変動量および負方向の閾値の変動量のバランスを取って変動量を抑制する場合において考えられる現象とは異なる。以下に、この点について説明する。
【００６５】
まず、同じ構造を持つＳｉＣ−ＭＯＳＦＥＴを２つ用意した。１つの素子には、初めにゲート電極に２０Ｖの電圧を２４時間印加し、正方向へ閾値を変動させた。その後、Ｖｔの測定を行い、閾値測定終了後から、ゲート電極に−２０Ｖの電圧を印加した。所定の時間になったところで、閾値の測定を行い、再び−２０Ｖの電圧を印加するということを繰り返し行うことで、閾値の変動量を測定した。このとき、−２０Ｖの電圧を印加する直前の閾値を基準値とした。図６（ａ）にゲート電極に印加された電圧を示す。以下、この素子をサンプル１とする。
【００６６】
もう１つの素子には、ゲート電極に正方向の電圧をかけず（正方向の閾値変動が起こっていない状態）、閾値の測定を行った。閾値の測定後、ゲート電極に−２０Ｖの電圧を印加した。所定の時間になったところで、閾値の測定を行い、再び−２０Ｖの電圧を印加するということを繰り返し行うことで、Ｖｔ変動量の測定を行った。このとき、−２０Ｖの電圧を印加する直前のＶｔを基準値とした。図６（ｂ）にゲート電極に印加された電圧を示す。以下、この素子をサンプル２とする。なお、サンプル１およびサンプル２の測定ではゲート電極に電圧をかけるときに、いずれのサンプルでも素子のパッケージ表面温度が１５０℃になるようにヒーターを用いて加熱した。
【００６７】
図６（ｃ）は、２つのサンプルの閾値の変動量の時間変化を示している。図６（ｃ）において、横軸は試験時間（ゲート電極に−２０Ｖを印加している時間）を示し、縦軸には閾値の変動量を示している。２つサンプルはいずれも負方向へ閾値が変動しているため、変動量の差が分かるように縦軸は変動量の絶対値としている。また、図６（ｄ）は、図６（ｃ）のグラフのうち０．０２秒までの期間を拡大して示している。
【００６８】
図６（ｃ）、（ｄ）に示すように、サンプル２（正方向の閾値変動なしにゲート電極に負の電圧印加した素子）では、同じ傾向で負方向の閾値変動量が増加している。これは、−２０Ｖの電圧を印加し始めてから一貫して負方向への閾値の変動が起こり、閾値が変化しているからであると考えられる。
【００６９】
これに対し、サンプル１（先に正方向にＶｔを変動させた後、負の電圧−２０Ｖを印加した素子）では、図６（ｄ）に示すように、−２０Ｖを印加した直後に閾値の変動量が大きく変化し、その後、サンプル２と同様の傾向で継続的な変化を示している。つまり、サンプル１においては、少なくとも２つの現象により閾値が変動していると考えられる。１つは正方向への閾値変動のリセットであり、もう一つは負方向への閾値の変動である。先に正方向に閾値を変動させた素子では、酸化膜界面準位に電子がトラップされている。そこに負の電圧を印加することで、急激に電子が放出され、初期段階での大きなＶｔ変動が引き起こされている。これが、閾値変動のリセットである。また、一定時間後は、サインプル２と同様、負方向への閾値の変動が生じている。これは、酸化膜界面準位にホールがトラップされていることを示している。
【００７０】
本実施形態の炭化珪素半導体素子の制御方法および半導体装置では、これら２つの現象のうち、主に最初の閾値変動のセットを用いる。この現象は、図６（ｄ）から分かるように、短時間で効果を表す。したがって、炭化珪素半導体素子のＯＮ状態の累積時間よりも短い時間で正方向への閾値の変動量をリセットすることができる。このように、本実施形態による閾値の変動をリセットする効果は、負方向への閾値の変動とは異なる原理に基づくものである。
【００７１】
（第２の実施形態）
以下、炭化珪素半導体素子の制御方法および半導体装置の第２の実施形態を説明する。
【００７２】
第２の実施形態では、第１の実施の形態に加えて、リセット電圧Ｖｒを、前記炭化珪素半導体素子の閾値の負方向への変動を引き起こさない値に設定する（Ｖ０≦Ｖｒ＜０）。これにより、リセット動作を繰り返したときの、リセット動作後の閾値の負方向への変動を抑制できる。
【００７３】
以下、図７〜９を用いて、本発明者が見出した閾値の負方向変動と、それを抑制する作用について説明する。
【００７４】
図７（ｂ）は、図５Ａの実験例と同様に、正方向への閾値の変動をリセットするために、−２０Ｖの電圧をゲート電極に印加した場合の測定結果である。第１の実施形態の実験例と同様、電圧印加前に初期Ｖｔを測定した後、所定の時間までゲートに２０Ｖの電圧を印加し、再びＶｔを測定することを繰り返した。また、累積時間が１時間となったときに−２０Ｖのリセット電圧を印加した。リセット後は、Ｖｔ測定を行い、改めて２０Ｖの電圧を印加した。所定時間ごとのＶｔ測定を繰り返し行いながら、リセット後の累積時間が１時間となるところで再びリセット電圧を印加した。これらの手順を繰り返し、リセット動作を繰り返したときの閾値の変動量を測定した。
【００７５】
本発明者は、以上の実験により、リセットごとに初期値からのずれが生じる可能性があることを見出した。図７（ｂ）は、リセットによって、閾値の変動量が０には戻らず、負の値を示している。リセットごとに僅かに初期値がずれる理由としては、リセット電圧が大きすぎるためと考えられる。リセット電圧が大きすぎるため、トラップされた電子を放出すると同時にホールが酸化膜界面準位にトラップされてしまい、負方向への閾値の変動が生じていると考えられる。
【００７６】
負方向への閾値の変動を抑制するためには、リセット電圧を印加する時間を調整することが考えられる。つまり、図６（ｄ）で示すように、例えば、０．００２秒程度の間、負の電圧をゲート電極に印加することが考えられる。しかしこのように短い時間の電圧を印加しようとすると、高い精度の制御性が要求される。
【００７７】
以上の課題に基づいて、本発明者が鋭意検討を行なった結果、リセット電圧の絶対値を小さくすることによって、正方向に生じた閾値の変動をリセットし、かつ、負方向への閾値の変動を抑制できることを見出した。
【００７８】
図７（ａ）は、一例として、負の電圧として−５Ｖをゲート電極に印加して、リセット動作を繰り返したときの、閾値の変動量の変化を示している。上述の実験例と同様、閾値の測定と２０Ｖの正の電圧印加を繰り返し、正の電圧印加時間が所定の時間に達したところで、−５Ｖのリセット電圧を印加する測定を繰り返し行った。
【００７９】
図７（ａ）からわかるように、リセット電圧を−５Ｖにすることで、リセットごとに初期値のずれを抑えることができていることがわかる。つまり、正方向に生じた閾値の変動をリセットし、かつ、負方向への閾値の変動を抑制することが実現される。
【００８０】
以下、リセット電圧の好適な範囲について説明する。図８は、同じ構造をもつＳｉＣ−ＭＯＳＦＥＴを複数個用意し、ゲート電極に負の電圧のみを印加した時の、負方向への閾値の変動を測定した結果を示している。図８から、-７Ｖ付近を特異点とし、それよりも小さな（絶対値としては大きな）-１０Ｖや-２０Ｖを印加すると、負方向への閾値の変動量が急激に増大することが分かった。一方、−７Ｖよりも大きな（絶対値としては小さな）負の電圧をゲート電極に印加しても負方向への閾値の変動はほとんど生じなかった。これらの結果から、負方向への閾値の変動を引き起こす電圧には、臨界があり、臨界よりも絶対値の小さい電圧では、正方向で生じた閾値の変動をリセットのみが生じ、負方向への閾値の変動は生じないことが分かる。この臨界の電圧をＶ０と定義する。
【００８１】
ここで定義したＶ０は炭化珪素半導体素子のフラットバンド電圧（以下、Ｖｆｂとする）であると考えられる。その理由を以下に説明する。
【００８２】
フラットバンド電圧とは、ゲート絶縁膜との間にＳｉＣ半導体層を有する半導体ボディ領域（図１の構造の例ではボディ領域２０）のバンド曲がりがゼロとなるゲート電圧である。フラットバンド電圧は、ゲート電圧とゲート容量の関係を測定したときの変曲点から求めることができる。図９は、ＭＯＳ構造、つまり、ＳｉＣ半導体層、ＳｉＯ2膜および
ゲート電極接合界面におけるエネルギーバンド図の模式図であって、ゲート電極に印加する電圧とフラットバンド電圧との大小関係とエネルギーバンドの状態を示している。図９（ａ）は｜Ｖｇ｜＜｜Ｖｆｂ｜の時のエネルギーバンド図、図９（ｂ）は｜Ｖｇ｜＝｜Ｖｆｂ｜の時のエネルギーバンド図、図９（ｃ）は｜Ｖｇ｜＞｜Ｖｆｂ｜の時のエネルギーバンド図を示している。
【００８３】
ゲート電極に負の電圧を印加する場合において、電圧Ｖｇの絶対値｜Ｖｇ｜がフラットバンド電圧の絶対値｜Ｖｆｂ｜以下であるときは、図９（ａ）、（ｂ）に示すように、酸化膜界面でのホールの集中が起こらず、ホールトラップがほとんど起こらない、つまり閾値は変動しないと考えられる。
【００８４】
一方、印加した電圧Ｖｇの絶対値｜Ｖｇ｜がフラットバンド電圧の絶対値｜Ｖｆｂ｜よりも大きい場合、酸化膜付近でのホールの集中が起こり、ホールがトラップされる。この結果、図７（ｂ）の矢印で示すような閾値の負方向への変動が生じると考えられる。したがって、Ｖｆｂ≦Ｖｒとすることにより、閾値の負方向への変動を防止できると考えられる。実際に、図８で用いたＳｉＣ−ＭＯＳＦＥＴのフラットバンド電圧Ｖｆｂを測定したところ、Ｖｆｂは−７Ｖ程度であり、図８に示されるＶ０とよく一致した。
【００８５】
他方で、トラップされた電子を解放するため、つまり、正方向への閾値の変動をリセットするためには、少なくともゲート酸化膜に負の電圧が印加されることが必要となる。
【００８６】
したがって、リセット電圧Ｖｒが下記式（１）を満たすことにより、リセット動作を繰り返したときの、リセット動作後の閾値の負方向への変動を抑制できる。
Ｖｆｂ≦Ｖｒ＜０・・・（１）
【００８７】
上記の実験例では、ゲート電極に印加する負の電圧は−７Ｖであったがこれに限定されない。また、Ｖｆｂはチャネル層の濃度や、酸化膜界面のでき具合により増減する。そのため、Ｖｆｂが変化することにより、Ｖ０も変化する。また、炭化珪素半導体素子のフラットバンド電圧Ｖｆｂは炭化珪素半導体素子のＣ−Ｖ特性を測定することで算出することが可能であり、その値をＶ０としても同様の効果を得ることができる。
【００８８】
なお、例えば正方向の閾値の変動量が大きい時には、先にＶｒ＜Ｖ０をとなるＶｒを印加し、急激に閾値の変動をリセットした後、Ｖ０≦Ｖｒ＜０を満たすＶｒを印加することで、微調整を行っても良い。先に、Ｖｒ＜Ｖ０をとなるＶｒを印加することで、リセット時間の短縮につながるため、立ち下げ時間を短縮することができる。
【００８９】
（第３の実施形態）
以下、炭化珪素半導体素子の制御方法および半導体装置の第３の実施形態を説明する。
【００９０】
第３の実施形態では、第２の実施の形態に加えて、炭化珪素半導体素子に印加するリセット電圧Ｖｒをフラットバンド電圧を基準とした適切な範囲にある値に設定することで、炭化珪素半導体素子の動作時の閾値電圧の変動をより抑制することができる。
【００９１】
以下、図１０〜１３を用いて、本発明者が見出した閾値変動の抑制する方法について説明する。
【００９２】
図１０（ａ）は、炭化珪素半導体素子（ＳｉＣ−ＭＯＳＦＥＴ）の正方向への閾値の変動をリセットするために、図４（ｄ）に示すように、ｔOFFの一部の期間において、ゲート電極４６にリセット電圧Ｖｒを印加した実験結果を示している。電圧印加前に初期Ｖｔを測定した後、ｔON時にはゲートに２０Ｖの電圧を印加し、ｔOFFの一部の期間においてはゲート電極４６に−６Ｖのリセット電圧を印加することを繰り返し行った。所定の時間ごとに閾値Ｖｔを測定し、初期値からの閾値電圧Ｖｔの変化量を測定した。また、ｔONとｔOFFの繰り返し周期は１ｋＨｚであり、リセット電圧を印加している時間とｔRとした時、ｔON：ｔOFFを２：３、ｔON：ｔRを１：１となるようにして電圧を印加した。
【００９３】
図１０（ａ）から分かるように、上記条件により一定時間ごとに、繰り返し、所定のリセット電圧を印加することで、正方向のＶｔ変動をリセットし、かつ負方向へのＶｔ変動を抑制することができることが分かった。
【００９４】
図１０（ｂ）は、リセット電圧Ｖｒの値を−３Ｖに変更し、同様の実験を行った結果を示している。図１０（ｂ）から、リセット電圧Ｖｒが大きく（絶対値としては小さく）なることで、ｔOFFの一部の期間では十分に正方向のＶｔ変動がリセットされない。その結果、閾値が正方向へ変動してしまっている。
【００９５】
図１０（ｃ）は、リセット電圧Ｖｒの値を−３Ｖに変更し、同様の実験を行った結果を示している。図１０（ｃ）から分かるように、リセット電圧Ｖｒを図１０（ａ）の実験を行った値よりも小さく（絶対値としては大きく）設定したことにより、炭化珪素半導体素子の閾値が負方向へ変動することが分かった。
【００９６】
上述の実験に用いた炭化珪素半導体素子のフラットバンド電圧Ｖｆｂを測定したところ、Ｖｆｂは−６Ｖ程度であった。したがって、フラットバンド電圧Ｖｆｂを基準としてリセット電圧Ｖｒを決定することにより、閾値の変動を抑制したり、閾値が負方向あるは正方向へ変動し得ることが考えられる。
【００９７】
閾値の変動が抑制できるリセット電圧Ｖｒの範囲を検討するために、図４（ｄ）に示すように、ｔOFFの一部の期間において、ゲート電極４６に種々のリセット電圧Ｖｒを印加し、閾値Ｖｔの変動を測定した。結果を図１１に示す。図１１において、横軸はリセット電圧Ｖｒを示し、縦軸は、１００００秒後の初期値からの閾値Ｖｔの変動量を示している。
【００９８】
図１１の結果から分かるように、リセット電圧Ｖｒが−５Ｖよりも大きい場合、閾値は正方向へ変動し、リセット電圧Ｖｒが−７Ｖよりも小さい場合、閾値は負方向へ変動した。また、リセット電圧Ｖｒが−５Ｖ以下であり、−７Ｖ以上である場合、つまり、−７Ｖ≦Ｖｒ≦−５Ｖである場合、閾値の変動量は、±０．０５Ｖ以内に抑制できた。この場合、閾値が負方向へ変動しない臨界電圧Ｖ０は−７Ｖであり、この値は、フラットバンド電圧Ｖｆｂである。したがって、図１１の結果から、炭化珪素半導体素子をＯＦＦ状態とする期間の少なくとも一部において、ゲート電極に下記式（２）の関係を満たすリセット電圧Ｖｒを印加することにより、閾値の負方向および正方向への変動を効果的に抑制できることが分かった。
Ｖｆｂ≦Ｖｒ≦Ｖｆｂ＋２    ・・・・（２）
【００９９】
上記式（２）の右側の不等式は、リセット電圧の大きさ│Ｖｒ│が│Ｖｆｂ＋２│以上である場合に、閾値の正方向への変動を効果的に抑制できることを示している。この理由は、次のように推察される。上述した通り、閾値が正方向に変動した状態は、酸化膜界面の界面準位に電子がトラップされることにより発生すると考えられる。このとき、図１１の実験結果から、界面準位のエネルギーは、ゲート電極に│Ｖｆｂ│を印加したときのフェルミ準位付近、具体的には、フェルミ準位から２ｅＶ程度低い値を中心に、所定の拡がりをもって分布していると推察される。したがって、リセット電圧の大きさ│Ｖｒ│を、│Ｖｆｂ＋２│以上に設定することにより、│Ｖｒ│以下の界面準位にトラップされていた多数の電子を効果的に放出させることができ、これにより効果的に閾値変動を回復させることができると考えられる。
【０１００】
図１２から図１４を参照しながら、フラットバンド電圧Ｖｆｂの異なる炭化珪素半導体素子を用いて同様の実験を行った結果を説明する。
【０１０１】
図１２はフラットバンド電圧Ｖｆｂの異なる炭化珪素半導体素子を用いて、図８を参照して説明した第２の実施形態の実験を行った結果を示している。この炭化珪素半導体素子では、図１２に示すように、リセット電圧Ｖｒが−１１Ｖ未満である場合、閾値が大きく負方向へ変動した。したがって、この実験に用いた炭化珪素半導体素子の閾値が負方向へ変動しない臨界電圧Ｖ０は−１１Ｖであると考えられる。
【０１０２】
図１３は、この炭化珪素半導体素子を用いて、上述したように、図１０と同様の実験を行った結果を示している。リセット電圧として、ゲート電極に−５Ｖおよび−１１Ｖを印加した。横軸は試験時間を示し、縦軸は初期値からのＶｔの変動量を示している。
【０１０３】
図１３から分かるように、この炭化珪素半導体素子に−１１Ｖのリセット電圧Ｖｒを印加した場合、閾値の変動をほぼゼロに抑制することができた。一方、リセット電圧Ｖｒを−５Ｖに設定した場合、閾値は正方向へ変動した。
【０１０４】
図１０（ａ）から図１０（ｃ）および図１１を参照して説明した実験に用いた炭化珪素半導体素子では、リセット電圧Ｖｒが−５Ｖである場合、効果的に閾値の変動を抑制できていることから、閾値の変動を抑制するリセット電圧Ｖｒは、閾値が負方向へ変動しない臨界電圧Ｖ０つまり、フラットバンド電圧Ｖｆｂに依存することが分かる。実験に用いた炭化珪素半導体素子では、フラットバンド電圧Ｖｆｂは−１１Ｖであるため、−５Ｖのリセット電圧Ｖｒは、式（２）の条件を満たさない。したがって、閾値が正方向へ変動したと考えられる。
【０１０５】
図１４は、図１１を参照して説明した実験と同様、閾値が負方向へ変動しない臨界電圧Ｖ０が−１１Ｖである炭化珪素半導体素子を用いた場合における、種々のリセット電圧Ｖｒの値と、閾値Ｖｔの変動量との関係を示している。図１４から、臨界電圧Ｖ０が−１１Ｖである場合、リセット電圧Ｖｆｂが−９Ｖ以下でありかつ、−１１Ｖ以上（−１１Ｖ≦Ｖｒ≦−９Ｖ）である場合において、閾値の変動がほぼゼロ、つまり±０．０５Ｖ以内に抑制できることが分かる。これは、フラットバンド電圧Ｖｆｂが−１１Ｖである場合に導かれる式（２）の関係を満たす。
【０１０６】
これらの結果から、図４（ｄ）に示すように、ｔOFFの一部の期間において、リセット電圧Ｖｒを印加する場合、炭化珪素半導体素子の閾値Ｖｔが負方向へ変動しない臨界電圧Ｖ０、つまり、フラットバンド電圧Ｖｆｂに対して、式（２）の関係を満たすリセット電圧Ｖｒを印加することにより、炭化珪素半導体素子の閾値Ｖｔの変動をリセットし、かつ、負方向へ閾値が変動するのを抑制することができる。
【０１０７】
本願発明者の詳細な検討によれば、閾値Ｖｔの変動のリセットおよび負方向への閾値Ｖｔの変動の抑制には、リセット電圧Ｖｒの値が主に関係しており、リセット電圧Ｖｒを印加する時間には、あまり依存しないと考えられる。図１５は、図４（ｄ）に示すタイミングでリセット電圧を印加する場合において、ｔONとｔRの比率を変えた時の結果を示している。実験に用いた炭化珪素半導体素子の臨界電圧Ｖ０は−７Ｖであり、リセット電圧Ｖｒとして−５Ｖを印加した。横軸はｔR／ｔONを示し、縦軸は１０００秒後の初期からのＶｔ変動量を示している。図１５に示すように、ｔR／ｔON＝１においても、ｔR／ｔON＜１においても正方向の閾値Ｖｔの変動をリセットすることができ、かつ負方向への閾値Ｖｔの変動を抑制することができている。この結果から、図４（ｄ）に示すように、ｔOFFの一部の期間において、ゲート電極４６にリセット電圧Ｖｒを印加する場合だけでなく、図４（ｃ）に示すようにｔOFFの全期間において、ゲート電極４６にリセット電圧Ｖｒを印加しても同様の効果を得ることができることが分かった。
【０１０８】
同様の考察から、図４（ａ）および図４（ｂ）に示されるように、所定の回数ＯＮ／ＯＦＦ動作を繰り返した後、次のＯＦＦ状態となる時間ｔOFFの全期間あるいは一部の期間にリセット電圧Ｖｒを印加する場合でも、式（２）の関係を満たすようにリセット電圧Ｖｒを設定することにより、閾値Ｖｔの正方向への変動をリセットし、負方向への閾値Ｖｔの変動を抑制することができると考えられる。
【０１０９】
なお、本実施形態では、閾値Ｖｔの正方向への変動をリセットし、負方向への閾値Ｖｔの変動を抑制するために、式（２）の関係を満たすリセット電圧Ｖｒを設定しているが、第１の実施形態で説明したように、閾値Ｖｔの正方向への変動をリセットするためには、Ｖｒは負の電圧であればよい。このため、例えば、Ｖ０（Ｖｆｂ）≦Ｖｒ≦Ｖｒ＋３を満たすリセット電圧Ｖｒを設定しても、正方向のＶｔ変動をほぼリセットすることができ、負方向への閾値Ｖｔの変動を抑制することができる。
【産業上の利用可能性】
【０１１０】
本願に開示された半導体装置および炭化珪素半導体素子の制御方法は、パワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴを用いた種々の制御装置や、駆動装置に有用である。
【符号の説明】
【０１１１】
１０  基板
１１  第１のＳｉＣ半導体層
２０  ボディ領域
２２  コンタクト領域
２４  ソース領域
２６  ソース電極
２８  ドレイン電極
４０  第２のＳｉＣ半導体層
４２  チャネル領域
４４  ゲート絶縁膜
４６  ゲート電極
１００  半導体素子
１０１  制御部
１５１  半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2013207190.tif 000006
【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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