(57)【要約】【課題】周辺回路におけるキャパシタを小さな面積で実現することができ、チップ面積の縮小化をはかる。【解決手段】メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、キャパシタは、第１の半導体層１１−１上に第１のトンネル絶縁膜１２−１を介して形成され、且つ一方向に延在して形成された第１の導電体膜１３−１と、第１の導電体膜１３−１上に層間絶縁膜３１を介して形成された第２の導電体膜１３−２と、第２の導電体膜１３−２上に第２のトンネル絶縁膜１２−２を介して形成された第２の半導体層１１−２と、第１及び第２の導電体膜１３−１，１３−２の側面に電極間絶縁膜１４を介して形成され、第１及び第２の導電体膜１３−１，１３−２との間にキャパシタを形成する第３の導電体膜１５とを備えている。【選択図】      図９
2013201265.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、
前記メモリセル部は、
互いに対向配置された第１及び第２の半導体層と、前記第１の半導体層の前記第２の半導体層側に第１のトンネル絶縁膜を介して形成された第１の電荷蓄積層と、前記第２の半導体層の前記第１の半導体層側に第２のトンネル絶縁膜を介して形成された第２の電荷蓄積層と、前記第１及び第２の電荷蓄積層間に形成された層間絶縁膜と、前記層間絶縁層を介して上下に位置する前記第１及び第２の電荷蓄積層の前記第１の方向の両側面にゲート間絶縁膜を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートとを具備し、
前記第１の半導体層、前記第１のトンネル絶縁膜、前記第１の電荷蓄積層、前記ゲート間絶縁膜、及び前記制御ゲートからなる第１のメモリセルを直列接続して第１のＮＡＮＤセルユニットを構成し、且つ前記第２の半導体層、前記第２のトンネル絶縁膜、前記第２の電荷蓄積層、前記ゲート間絶縁膜、及び前記制御ゲートからなる第２のメモリセルを直列接続して第２のＮＡＮＤセルユニットを構成してなり、
前記周辺回路部は、
前記メモリセル部と同様の積層構造で、且つ前記第１及び第２の電荷蓄積層が前記第２の方向に連続して形成された構造を具備し、前記第１及び第２の電荷蓄積層と前記制御ゲートとの間にキャパシタを形成してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、
前記メモリセル部は、
互いに対向配置された第１及び第２の半導体層と、前記第１の半導体層の前記第２の半導体層側に第１のトンネル絶縁膜を介して形成された第１の電荷蓄積層と、前記第２の半導体層の前記第１の半導体層側に第２のトンネル絶縁膜を介して形成された第２の電荷蓄積層と、前記第１及び第２の電荷蓄積層間に形成された層間絶縁膜と、前記層間絶縁層を介して上下に位置する前記第１及び第２の電荷蓄積層の前記第１の方向の両側面にゲート間絶縁膜を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートとを具備し、
前記第１の半導体層、前記第１のトンネル絶縁膜、前記第１の電荷蓄積層、前記ゲート間絶縁膜、及び前記制御ゲートからなる第１のメモリセルを直列接続して第１のＮＡＮＤセルユニットを構成し、且つ前記第２の半導体層、前記第２のトンネル絶縁膜、前記第２の電荷蓄積層、前記ゲート間絶縁膜、及び前記制御ゲートからなる第２のメモリセルを直列接続して第２のＮＡＮＤセルユニットを構成し、
前記第１のＮＡＮＤセルユニットの両端に、前記第１の半導体層、前記第１のトンネル絶縁膜、前記第１の電荷蓄積層、及び前記第１の電荷蓄積層を前記第２の方向に接続する第１の選択ゲート線からなる第１の選択トランジスタを構成し、前記第２のＮＡＮＤセルユニットの両端に、前記第２の半導体層、前記第２のトンネル絶縁膜、前記第２の電荷蓄積層、及び前記第２の電荷蓄積層を前記第２の方向に接続する第２の選択ゲート線からなる第２の選択トランジスタを構成してなり、
前記周辺回路部は、前記メモリセル部の選択トランジスタ部分と同様の積層構造が形成され、積層構造の両側に前記ゲート間絶縁膜を介して前記制御ゲートが形成され、前記第１及び第２の電荷蓄積層と前記制御ゲートとの間にキャパシタを形成してなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記周辺回路のキャパシタ部分では、前記第１及び第２の電荷蓄積層の複数本はアレイ端部で共通に接続されて一括コンタクトが取られ、前記制御ゲートの複数本はアレイ端部で共通に接続されて一括コンタクトが取られていることを特徴とする請求項１又は２に記載の不揮発半導体記憶装置。
【請求項４】
前記メモリセル部では、前記第１及び第２の半導体層、前記第１及び第２のトンネル絶縁膜、前記第１及び第２の電荷蓄積層、前記層間絶縁膜、前記ゲート間絶縁膜、前記制御ゲートからなる積層構造が複数層積層され、
前記周辺回路部では、前記メモリセル部の前記積層構造の積層数以下の層数で前記キャパシタが形成されていることを特徴とする請求項１〜３の何れかに記載の不揮発半導体記憶装置。
【請求項５】
メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、前記キャパシタは、
第１の半導体層上に第１のゲート絶縁膜を介して形成され、且つ一方向に延在して形成された第１の導電体膜と、
前記第１の導電体膜上に層間絶縁膜を介して形成された第２の導電体膜と、
前記第２の導電体膜上に第２のゲート絶縁膜を介して形成された第２の半導体層と、
前記第１及び第２の導電体膜の側面に電極間絶縁膜を介して形成され、前記第１及び第２の導電体膜との間にキャパシタを形成する第３の導電体膜と、
を具備したことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
従来のＮＡＮＤ型フラッシュメモリのセルトランジスタは、絶縁膜を介して電荷蓄積層（浮遊ゲート：ＦＧ）と制御ゲート（ＣＧ）が積層されたスタックゲート構造をしている。複数個のセルトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択トランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。
【０００４】
また、セル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対してＦＧを独立した電極としてＦＧ間にインターポリ絶縁膜を介したＣＧ電極を埋め込んで、書き込み対象のセルの電位を両脇の電極で持ち上げることによりカップリングを確保するという構造が既に提案されている。さらに、平面セルでの微細化に伴う問題を解決する手法として、セル構造を積層していくことが考えられている。
【０００５】
このようにチップ内でセルの占める面積が最も大きいため、積層などの手法でセル構造の微細化を進めるのは非常に重要なことである。しかし、今後、セルの微細化の難易度が上がることを考えると、基本的には用いる電圧の影響で今までシュリンクされてきていない周辺回路のオーバーヘッドが増加することになってしまう。そのような周辺回路の中では、比較的大きな面積を占めているキャパシタの省スペース化が重要な課題である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００４／０４０５８３号
【特許文献２】米国特許７０７８７６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明が解決しようとする課題は、周辺回路におけるキャパシタを小さな面積で実現することができ、チップ面積の縮小化をはかり得る不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の不揮発性半導体記憶装置は、メモリセル部と周辺回路部を有するもので、周辺回路部にキャパシタが設けられている。前記キャパシタは、第１の半導体層上に第１のゲート絶縁膜を介して形成され、且つ一方向に延在して形成された第１の導電体膜と、前記第１の導電体膜上に層間絶縁膜を介して形成された第２の導電体膜と、前記第２の導電体膜上に第２のゲート絶縁膜を介して形成された第２の半導体層と、前記第１及び第２の導電体膜の側面に電極間絶縁膜を介して形成され、前記第１及び第２の導電体膜との間にキャパシタを形成する第３の導電体膜とを備えている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置に用いたＮＡＮＤセルユニットの構成を示す断面図。
【図２】図１のＡ−Ａ’及びＢ−Ｂ’断面図。
【図３】ＮＡＮＤメモリアレイを積層した構成を示す断面図。
【図４】ＮＡＮＤメモリアレイを積層した構成を等価回路図。
【図５】ＮＡＮＤメモリアレイを積層した構成を示す鳥瞰図。
【図６】第１の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部分の製造工程を示す断面図。
【図７】第１の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部分の製造工程を示す断面図。
【図８】第１の実施形態におけるキャパシタ部分の電極引き出し構成を示す平面図。
【図９】第１の実施形態でキャパシタとなる部分を説明するための模式図。
【図１０】第２の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部分の製造工程を示す断面図。
【図１１】第２の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部分の製造工程を示す断面図。
【図１２】第２の実施形態でキャパシタとなる部分を説明するための模式図。
【発明を実施するための形態】
【００１０】
以下、実施形態の不揮発性半導体記憶装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
本実施形態の不揮発性半導体記憶装置は、記憶保持動作のためのメモリセル部と、各種トランジスタ及びキャパシタ等を有する周辺回路部を有している。
【００１２】
メモリセル部は、電荷蓄積層として浮遊ゲート（ＦＧ）を用いて形成されたＮＡＮＤ型フラッシュメモリを備えている。
【００１３】
図１は、ＮＡＮＤ型フラッシュメモリを構成するＮＡＮＤセルユニットの一例を示すもので、ＡＡ（アクティブエリア）方向の断面図である。また、図２（ａ）は、図１のＡ−Ａ’断面図であり、図２（ｂ）は図１のＢ−Ｂ’断面図である。
【００１４】
図１に示すように、Ｓｉ基板又はＳｉ層を用いた半導体層１１上にトンネル絶縁膜１２を介して浮遊ゲート（ＦＧ）１３が形成され、浮遊ゲート１３の側面にゲート間絶縁膜（ＩＰＤ：インターポリ絶縁膜）１４を介して制御ゲート（ＣＧ）１５が形成されている。浮遊ゲート１３は、図２（ａ）に示すように、ワードライン（ＷＬ）方向に分離して形成されている。このように、ＷＬ方向に対して浮遊ゲート１３を独立した電極とし、隣接する浮遊ゲート１３間にインターポリ絶縁膜１４を介して制御ゲート１５を埋め込んで、書き込み対象のセルの電位を両脇の電極で持ち上げることによりカップリングを確保する構造となっている。
【００１５】
また、半導体層１１，トンネル絶縁膜１２，浮遊ゲート１３，インターポリ絶縁膜１４，及び制御ゲート１５を備えたメモリセルが直列接続され、両端に選択トランジスタが形成されたＮＡＮＤセルユニットを構成している。図には示さないが、このＮＡＮＤセルユニットをマトリクス状に配置することにより、ＮＡＮＤメモリセルアレイが構成されている。
【００１６】
なお、図中の１６はライナー絶縁膜、１７は素子分離絶縁膜（ＳＴＩ）、１８はビット線ＢＬに接続するためのビット線コンタクト、１９はソース線ＳＬに接続するためのソース線コンタクト、２１は選択ゲート、２２は選択ゲート線を示している。
【００１７】
平面セルでの微細化に伴う問題を解決する手法として、セル構造を反転させて縦に積層していくことが考えられている。その際のセル構造として、単純な積層でなく、上下層を反転させ積層していくことを考えると、従来からのスタックゲート構造よりも、前記図１に示すような側壁電極によりＦＧ電位を増加させて書き込む方式が有利になる。それは、従来のスタックゲート構造のようにエッチバック構造をあえて作らなくとも、ＦＧの両脇に存在するＣＧ電極がその役割を果たしてくれるため、反転させた際にセル構造の積層が容易になるためである。
【００１８】
図３に、ＮＡＮＤメモリアレイの積層構造を形成した際の断面図を示す。また、図４にその等価回路図を示し、図５に鳥瞰図を示す。なお、図４では、説明を簡単にするために第１層と第２層のＮＡＮＤメモリセルアレイを示している。
【００１９】
このメモリセルアレイ構造は、前記図１に示したＮＡＮＤセルユニットを用いたメモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００２０】
即ち、図３及び図５に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１−１及び第２の半導体層１１−２が上下に配置され、その間に第１のトンネル絶縁膜１２−１を介して第１の半導体層１１−１の上面に対向する第１の浮遊ゲート１３−１と、第２のトンネル絶縁膜１２−２を介して第２の半導体層１１−１の下面に対向する第２の浮遊ゲート１３−２とが、層間絶縁膜３１を介して上下に積層されている。これら半導体層１１−１，１１−２、トンネル絶縁膜１２−１，１２−２及び浮遊ゲート１３−１，１３−２は、前記図２（ａ）からも明らかなように、ＡＡ方向（第１の方向）に延びる素子分離絶縁膜１７によりＷＬ方向（第２の方向）に互いに絶縁分離されている。
【００２１】
浮遊ゲート１３−１，１３−２の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１−１，１１−２に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３−１，１３−２の積層体のＡＡ方向の両側には、インターポリ絶縁膜１４を介してＷＬ方向に延びる制御ゲート１５が形成されている。制御ゲート１５は、上下の浮遊ゲート１３−１，１３−２に側面からカップリングするように、これら浮遊ゲート１３−１，１３−２に共通に設けられている。そして、下側の第１の半導体層１１−１，第１のトンネル絶縁膜１２−１，第１の浮遊ゲート１３−１，及びインターポリ絶縁膜１４と制御ゲート１５が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層１１−２，第２のトンネル絶縁膜１２−２，第２の浮遊ゲート１３−２，及びインターポリ絶縁膜１４と制御ゲート１５が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００２２】
浮遊ゲート１３−１，１３−２の積層構造体の配列方向の両端の制御ゲート１５に隣接する位置には、選択トランジスタＳＧを形成する第１の選択ゲート２１−１及び第２の選択ゲート２１−２が配置されている。これら選択ゲート２１−１，２１−２は、層間絶縁膜３１を介して上下に積層され、それぞれトンネル絶縁膜１２−１，１２−２を介して半導体層１１−１，１１−２に対向している。第１の選択ゲート２１−１にはＷＬ方向に延びる第１の選択ゲート線２２−１が埋め込まれ、第２の選択ゲート２１−２にはＷＬ方向に延びる第２の選択ゲート線２２−２が埋め込まれている。これら選択ゲート線２２−１，２２−２は、層間絶縁膜３１を介して互いに絶縁分離されている。
【００２３】
そして、下側の第１のメモリセルユニットＭＵ１は下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択トランジスタＳＧを含み、第１のメモリセルアレイ層１００はＷＬ方向に配列された複数のメモリセルユニットＭＵ１を含む。また、下側の第２のメモリセルユニットＭＵ２は上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択トランジスタＳＧを含み、第２のメモリセルアレイ層２００はＷＬ方向に配列された複数のメモリセルユニットＭＵ２を含む。
【００２４】
メモリセルユニットＭＵ１，ＭＵ２の半導体層１１−１，１１−２の一端には、これらに共通の上下に延びて図示しないビット線につながるビット線コンタクト１８が形成されている。また、メモリセルユニットＭＵ１，ＭＵ２半導体層１１−１，１１−２の他端には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト１９が形成されている。さらに、制御ゲート１５の端部にはワード線コンタクト３６が形成され、選択ゲート線２２−１，２２−２の端部には選択ゲート線コンタクト３５が接続されている。
【００２５】
以上の構成によれば、上下のメモリセルユニットＮＵ１，ＮＵ２に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３−１，１３−２は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線と接続される。これに対し、選択トランジスタＳＧは、上下のビット線に対してそれぞれ独立して設けられ、何れか一方が選択状態にされることにより、メモリセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００２６】
また、本実施形態では、上記の構成に加え、第３層目のメモリセルアレイ層３００と第４層目のメモリセルアレイ層４００が積層されている。具体的には、第２の半導体層１１−２の上には、層間絶縁膜３９を介して、第３の半導体層１１−３が形成され、この上に第１層目と同様に、第３のトンネル絶縁膜１２−３及び第３の浮遊ゲート１３−３が形成され、その上に層間絶縁膜３１を介して、第４の浮遊ゲート１３−４，第４のトンネル絶縁膜１２−４，及び第４の半導体層１１−４が形成されている。また、インターポリ絶縁膜１４及び制御ゲート１５も同様に形成されている。即ち、第１層目のメモリアレイ層１００と第２層目のメモリアレイ層２００を積層したものと同様の構成が、層間絶縁膜３９を介して第２の半導体層１１−２上に積層されている。
【００２７】
ここまでは、メモリセル部の構成を示したが、本実施形態では、周辺回路部の一部に前記メモリセル部と同様の構成が形成され、この部分にキャパシタが形成されていることを特徴としている。このキャパシタは、メモリセル部の構成が積層構造であるため、通常の平面的なメモリセルを用いてキャパシタを形成する場合に比して、確保できる容量が格段に大きくなる。
【００２８】
次に、周辺回路部にキャパシタを形成するための工程を、図６及び図７を参照して説明する。
【００２９】
まず、図６（ａ）に示すように、Ｓｉ基板（第１の半導体層）１１−１上に酸化膜からなる第１のトンネル絶縁膜１２−１を介して、下部のＦＧとなる第１のポリＳｉ層１３−１を積層する。本実施形態では、チャネルのＳｉはＳｉ基板１１−１を利用しているが、Ｓｉ基板上に酸化膜を介して形成されたＳｉ層を用いても良い。
【００３０】
メモリセル部分は、ＦＧまで成膜した後はマスク材としてＳｉＮやＳｉＯ2 などの絶縁膜を形成し、ＡＡのパターンを形成する。一方、キャパシタ構造部分にはＡＡ加工は実施しないため、図６（ｂ）に示すように、全面にマスク材４１又はレジスト等で覆って加工されないようにする。即ち、周辺回路部におけるＦＧは、ＷＬ方向に連続して形成されるようにする。
【００３１】
次いで、図６（ｃ）に示すように、第１層と第２層を隔てる層間絶縁膜３１を成膜した後、２層目のＦＧとなる第２のポリＳｉ層１３−２の一部を形成する。これは、メモリセル部の選択ゲート部分に電極を取るためであるが、セル構造は大きく変化することはなく、キャパシタに関しても同様に大きな構造変化はない。その後、残りの部分のポリＳｉ層１３−２を形成する。
【００３２】
次いで、図６（ｄ）に示すように、ＷＬ方向に沿った複数本のストライプパターンを有するレジストパターン４２を形成する。
【００３３】
次いで、図７（ｅ）に示すように、レジストパターン４２を用いてＧＣ（制御ゲート方向）加工を行い、ＷＬ方向に沿ったストライプ状の溝を形成する。ＧＣ加工では、下部１層目の第１のトンネル絶縁膜１２−１まで一気に開口する。
【００３４】
次いで、図７（ｆ）に示すように、ＦＧとＣＧ電極を隔てるインターポリ絶縁膜１４を成膜した後、ＣＧとなる電極材料１５を全面に堆積した後にエッチバックすることにより、ストライプ状の溝内に埋め込む。このとき、電極材料１５はＦＧ−ポリＳｉ層１３−２よりも僅かに凹むことになる。続いて、メモリセル側で２層目、３層目のＡＡ加工を行う際に必要となる加工のストッパ材料となるＳｉＮ膜４２を成膜する。そして、ポリＳｉ層１３−２が露出するまでＣＭＰで表面を平坦化する。これにより、表面が平坦化され、電極材料１５上にＳｉＮ膜４２が形成された状態となる。
【００３５】
平坦化を行った後は、図７（ｇ）に示すように、２層目の第２のトンネル絶縁膜１２−２、２層目の第２の半導体層１１−２、２，３層間の層間絶縁膜３９、３層目の第３の半導体層１１−３、３層目の第３のトンネル絶縁膜１２−３、３層目のＦＧとなる第３のポリＳｉ層１３−３とセル部分のＡＡ加工のためのキャップ材を一気に成膜する。
【００３６】
この後は、ＦＧの成膜とＧＣ方向の加工と云うように、これまで行ってきたことを繰り返すことにより、更に上層も積層していくことが可能になる。このような構造を形成し、ＣＧ電極を電圧印加側、ＦＧ電極及びチャネルＳｉ部分を接地としてやれば、従来用いている平面方向の容量だけでなく、側壁に形成されているインターポリ絶縁膜の容量を利用できるので省スペース化が可能になる。ここで、ＣＧだけでなくＦＧに対しても電極を取るのが望ましい。
【００３７】
図８に、本構造を用いたときのキャパシタ電極引き出し形状の一例を示す。セル部分とは異なり、ワードライン毎に電圧を印加する必要は無く、ある単位で全ての制御ゲート１５が、またある単位で全ての浮遊ゲート１３が同じ電位になれば良い。このため、引き出してきた部分で周辺と同様な大きなパターンを形成し、その部分に上層配線のコンタクトを落として電圧を印加すればよい。具体的には、ＷＬ方向に延在した浮遊ゲート１３の複数本を、一端側はコンタクト領域に引き出してコンタクト５１で接続し、他端側は他の浮遊ゲート１３と互いに接続する。同様に、ＷＬ方向に延在した制御ゲート１５の複数本を一端側はコンタクト領域に引き出してコンタクト５２で接続し、他端側は他の制御ゲート１５と互いに接続する。
【００３８】
このようなキャパシタは、セル構造をそのまま用いているため、メモリセル部が多層になるとその分だけ大きな容量を実現することができる。但し、メモリセル部が多層になることを考えると、キャパシタはメモリセル部分と同じ層数にしてもかまわないし、最下層若しくは最上層にのみ、若しくは任意の数層などに配置しても問題はない。
【００３９】
このように本実施形態によれば、メモリセル部のセルトランジスタと同様の構成で、周辺回路部にキャパシタを形成することができる。即ち、周辺回路部において、図９に示すように、浮遊ゲート１３と制御ゲート１５との間、及び浮遊ゲート１３と半導体層１１との間にキャパシタが形成されることになる。この場合、積層構造を有するために制御ゲート１５の高さは十分に高くなり、浮遊ゲート１３との対向面積が大きくなる。このため、大きなキャパシタ容量を得ることができる。
【００４０】
即ち、反転構造積層及び製造が容易な不揮発半導体記憶装置を形成する際のセル構造を利用して周辺回路部にキャパシタを形成することにより、チップ面積の縮小をはかることができる。具体的には、メモリセル部と同様の積層構造で、浮遊ゲートをワード線方向に連続して形成し、浮遊ゲートの側壁のインターポリ絶縁膜によって表面積を増加させてキャパシタとして利用することにより、従来型の平面構造のキャパシタと比較してチップ内における周辺回路のキャパシタに要するスペースを削減することができる。また、ＦＧやＣＧは束ねてコンタクトを取得できるので電極へのコンタクト未開口のリスクを低減することができる。
【００４１】
しかも、製造方法としては、メモリセル部を形成するのと同時に周辺回路のキャパシタ部分を形成できるので、キャパシタ形成のために新たな工程が必要となることもない利点がある。
【００４２】
（第２の実施形態）
図１０及び図１１は、第２の実施形態に係わる不揮発性半導体記憶装置のキャパシタ部の製造工程を示す断面図である。
【００４３】
本実施形態が先に説明した第１の実施形態と異なるのは、第１の実施形態がセル部分の構造を利用するのに対し、本実施形態は選択トランジスタ部分のＳＧ構造を利用することにある。
【００４４】
セル構造ではなく幅の広いＳＧ部分のレイアウトを利用することでＦＧ部分の電圧の転送がメタル配線で行えるので、急速な充放電を行う際にスイッチングが高速になることが期待される。また、ピッチに関してもセル部分より緩くなるため加工の厳しいパターン起因にて回路が機能しないというリスクが低減できる。
【００４５】
まず、図１０（ａ）に示すように、Ｓｉ基板１１上に第１のトンネル絶縁膜１２−１、下部のＦＧとなる第１のＳｉ層１３−１を積層する。第１の実施形態と同様に本実施形態では、一層目のチャネルのＳｉとしてＳｉ基板を用いているが、Ｓｉ基板上に酸化膜を形成し、第１層目のチャネルとなるＳｉ層を成膜して用いても良い。
【００４６】
メモリセル部分は、ＦＧまで成膜した後はマスク材としてＳｉＮやＳｉＯ2 などの絶縁膜を形成し、ＡＡのパターンを形成するが、第１の実施形態と同様にキャパシタ構造部分にＡＡ加工は実施しないため、マスク材４１又はレジスト等で全面を覆って加工されないようにする。
【００４７】
次いで、図１０（ｂ）に示すように、選択ゲート及びキャパシタの領域に対して第１層のＦＧのＳｉ層１３−１に電極部分２１のエッチングを行い、電極の材料となる金属２２−１を埋め込む。
【００４８】
次いで、図１０（ｃ）に示すように、第１層と２層を隔てる層間絶縁膜３１を成膜した後、２層目のＦＧとなる第２のＳｉ層１３−２の一部を成膜する。この際、最終的な目標膜厚をここで一気に成膜せず、６〜８割程度の膜厚に収めておく。これは、この後に選択ゲート及び本実施形態のキャパシタ部分に電極配線を取るプロセスが入り、さらにＦＧ−ポリＳｉを成膜しなくてはいけないためである。
【００４９】
次いで、図１０（ｄ）に示すように、選択ゲート及びキャパシタの領域に対して第２層のＦＧ−ポリＳｉ層１３−２に電極部分のエッチングを行い、選択ゲート線の材料となる金属２２−２を埋め込んでエッチバックする。金属の材料としてはエッチングしなければならないのでタングステン、アルミニウムなどが主として考えられる。エッチバックした部分には、メモリセル側で２層目、３層目のＡＡ加工を行う際に必要となる加工のストッパの材料（ＳｉＮ等）４３を成膜し、終点検知をポリＳｉで行ってＣＭＰで平坦化する。続いて、キャップ材となるＦＧ−ポリＳｉ層１３−２を成膜する。
【００５０】
次いで、図１１（ｅ）に示すように、マスク４５を形成した後、ＧＣ加工を行う。ＧＣ加工では下部１層目の第１のトンネル膜１２−１まで一気に開口する。これにより、メモリセル部の選択トランジスタと同じ構造が複数本が形成されることになる。
【００５１】
次いで、図１１（ｆ）に示すように、ＦＧとＣＧ電極を隔てるインターポリ絶縁膜１４を成膜した後、ＣＧ電極材料１５を埋め込んでエッチバックする。エッチバックした後は、メモリセル側で２層目、３層目のＡＡ加工を行う際に必要となる加工のストッパーの材料（ＳｉＮ等）４４を成膜し、終点検知をポリＳｉで行ったＣＭＰで平坦化する。
【００５２】
平坦化を行った後は、図１１（ｇ）に示すように、２層目の第２のトンネル絶縁膜１２−２、１層目の第１の半導体層１１−２、２，３層間の層間絶縁膜３９、３層目の第２の半導体層１１−３、３層目の第３のトンネル絶縁膜１２−３、３層目のＦＧ−ポリＳｉ層１３−３とＡＡ加工のためのキャップ材を一気に成膜し、２，３層のＡＡ加工を一気に行うが、前述したようにキャパシタ部分は加工しないためレジスト若しくはマスク材を被覆しておく。この後は、４層目のＦＧの一部の成膜と選択ゲート部の電極埋め込み、ＧＣ方向の加工と云うこれまで行ってきたことを繰り返すことにより、さらに４，５層目以降も積層していくことが可能になる。
【００５３】
このように本実施形態によれば、メモリセル部の選択トランジスタと同様の構成で、周辺回路部にキャパシタを形成することができる。即ち、周辺回路部において、図１２に示すように、選択ゲート２１と制御ゲート１５との間、及び選択ゲート２１と半導体層１１との間にキャパシタが形成されることになる。この場合、積層構造を有するために制御ゲート１５の高さは十分に高くなり、選択ゲート２１との対向面積が大きくなる。このため、大きなキャパシタ容量を得ることができる。従って、第１の実施形態と同様の効果が得られる。
【００５４】
また、メモリセル部の選択トランジスタの構造を用いることで、浮遊ゲート１３と同じ材料からなる選択ゲート２１の部分に対して金属配線（選択ゲート線）２２を用いてコンタクトを取れるので電圧の遅延が生じにくくなり、充放電動作が速くなることが期待される利点もある。
【００５５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００５６】
実施形態では、キャパシタの容量として、浮遊ゲート（又は選択ゲート）と制御ゲートとの間の容量、更には浮遊ゲートと半導体層との間の容量を利用したが、これに限るものではなく、制御ゲートと半導体層との間の容量を利用することも可能である。さらに、これらのキャパシタを並列又は直列に接続して用いることも可能である。
【００５７】
また、周辺回路のキャパシタ部分は必ずしもメモリセル部と同じ層数の積層構造である必要はなく、メモリセル部よりも少ない総数でキャパシタを形成しても良い。
【００５８】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１１…半導体層
１２…トンネル絶縁膜
１３…浮遊ゲート
１４…ゲート間絶縁膜（インターポリ絶縁膜）
１５…制御ゲート
１６…ライナー絶縁膜
１７…素子分離絶縁膜（ＳＴＩ）
１８…ビット線コンタクト
１９…ソース線コンタクト
２１…選択ゲート
２２…選択ゲート線
３１，３９…層間絶縁膜
４１…マスク材
４２…レジストパターン
４３，４４…ＳｉＮ膜
１００…第１のＮＡＮＤメモリセルアレイ
２００…第２のＮＡＮＤメモリセルアレイ
３００…第３のＮＡＮＤメモリセルアレイ
４００…第４のＮＡＮＤメモリセルアレイ
【図１】
2013201265.tif 000003
【図２】
2013201265.tif 000004
【図３】
2013201265.tif 000005
【図４】
2013201265.tif 000006
【図５】
2013201265.tif 000007
【図６】
2013201265.tif 000008
【図７】
2013201265.tif 000009
【図８】
2013201265.tif 000010
【図９】
2013201265.tif 000011
【図１０】
2013201265.tif 000012
【図１１】
2013201265.tif 000013
【図１２】
2013201265.tif 000014