(57)【要約】【課題】上下に接続される２つのビア配線間の接続抵抗の低減を図ることが可能な半導体装置を提供する。【解決手段】半導体装置は、第１のビアホールが形成された第１の絶縁層を備える。半導体装置は、第１のビアホールの内面に成膜された第１のバリアメタル膜を備える。半導体装置は、第１のビアホール内に第１のバリアメタル膜を介して埋め込まれた第１のビア配線を備える。半導体装置は、第１の絶縁層上に設けられ、第１のビアホールと接するように第２のビアホールが形成された第２の絶縁層を備える。半導体装置は、第２のビアホールの内面に成膜された第２のバリアメタル膜を備える。半導体装置は、第２のビアホール内に第２のバリアメタル膜を介して埋め込まれ、第１のビア配線の上部と第２のバリアメタル膜を介して接する下部を有する第２のビア配線を備える。【選択図】図３
2013201245.tif 000002
【特許請求の範囲】
【請求項１】
第１のビアホールが形成された第１の絶縁層と、
前記第１のビアホールの内面に成膜された第１のバリアメタル膜と、
前記第１のビアホール内に前記第１のバリアメタル膜を介して埋め込まれた第１のビア配線と、
前記第１の絶縁層上に設けられ、前記第１のビアホールと接するように第２のビアホールが形成された第２の絶縁層と、
前記第２のビアホールの内面に成膜された第２のバリアメタル膜と、
前記第２のビアホール内に前記第２のバリアメタル膜を介して埋め込まれ、前記第１のビア配線の上部と前記第２のバリアメタル膜を介して接する下部を有する第２のビア配線と、を備え、
前記第１のビア配線の上部は、前記第１の絶縁層の上部から突出して前記第２の絶縁層の下部内に達しており、
前記第２のビア配線の下部は、前記第１のビア配線の上部の側面の一部および上面の一部に、前記第２のバリアメタル膜を介して、接している
ことを特徴とする半導体装置。
【請求項２】
前記第１の絶縁層の上部と前記第２の絶縁層の下部との界面に設けられたエッチングストッパー膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記界面の位置は、前記第１のビア配線の上面の位置よりも下に位置することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記エッチングストッパー膜は、前記第１の絶縁層から突出した前記第１のビア配線の上部のうち、前記第２のビア配線と接していない部分を被覆していることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
第１の絶縁層に第１のビアホールを形成し、
前記第１のビアホールの内面に第１のバリアメタル膜を成膜し、
前記第１のバリアメタル膜が成膜された前記第１のビアホール内に第１の導電材料を埋め込んで第１のビア配線を形成し、
前記第１のビア配線の上部が露出するように、前記第１の絶縁層の上部を選択的に除去し、
前記第１の絶縁層上および前記第１のビア配線の露出した上部に、エッチングストッパー膜を成膜し、
前記第１の絶縁層上に前記エッチングストッパー膜を介して第２の絶縁層を形成し、
前記第２の絶縁層および前記エッチングストッパー膜を順次エッチングすることにより、前記第１のビアホールと接するように前記第２の絶縁層に第２のビアホールを形成し、
前記第２のビアホールの内面に第２のバリアメタル膜を成膜し、
前記第２のバリアメタル膜が成膜された前記第２のビアホール内に第２の導電材料を埋め込んで第２のビア配線を形成することを備え、
前記第２のビア配線は、前記第１のビア配線の上部と前記第２のバリアメタル膜を介して接する下部を有し、
前記第１のビア配線の上部は、前記第１の絶縁層の上部から突出して前記第２の絶縁層の下部内に達しており、
前記第２のビア配線の下部は、前記第１のビア配線の上部の側面の一部および上面の一部に、接している
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、配線の微細化が進みにつれ、隣接する上下の絶縁層の２つのビア配線の合わせずれが生ずることが多くなる。この合わせずれが起こると、ビア配線同士のコンタクト面積が小さくなる。これにより、上下に接続される２つのビア配線間の接続抵抗が増大する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−９７５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上下に接続される２つのビア配線間の接続抵抗の低減を図ることが可能な半導体装置、および、半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施例に従った半導体装置は、第１のビアホールが形成された第１の絶縁層を備える。半導体装置は、前記第１のビアホールの内面に成膜された第１のバリアメタル膜を備える。半導体装置は、前記第１のビアホール内に前記第１のバリアメタル膜を介して埋め込まれた第１のビア配線を備える。半導体装置は、前記第１の絶縁層上に設けられ、前記第１のビアホールと接するように第２のビアホールが形成された第２の絶縁層を備える。半導体装置は、前記第２のビアホールの内面に成膜された第２のバリアメタル膜を備える。半導体装置は、前記第２のビアホール内に前記第２のバリアメタル膜を介して埋め込まれ、前記第１のビア配線の上部と前記第２のバリアメタル膜を介して接する下部を有する第２のビア配線を備える。
【０００６】
前記第１のビア配線の上部は、前記第１の絶縁層の上部から突出して前記第２の絶縁層の下部内に達している。
【０００７】
前記第２のビア配線の下部は、前記第１のビア配線の上部の側面の一部および上面の一部と、前記第２のバリアメタル膜を介して、接している。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る半導体装置の製造方法の各工程の一例を示す断面図である。
【図２】図２は、図１に続く、実施例１に係る半導体装置の製造方法の各工程の一例を示す断面図である。
【図３】図３は、図２に続く、実施例１に係る半導体装置の製造方法の各工程の一例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施例について図面に基づいて説明する。なお、以下では、一例として、下層のビアホールと上層のビアホールとの位置合わせがずれている場合を示す。本来的には、このような合わせずれが発生しないことが望ましい。
【実施例１】
【００１０】
実施例１に係る半導体装置の製造方法の一例について説明する。
【００１１】
図１ないし図３は、実施例１に係る半導体装置の製造方法の各工程の一例を示す断面図である。
【００１２】
先ず、図１（Ａ）に示すように、第１の絶縁層Ｌ１に第１のビアホールＨ１を形成する。そして、この第１のビアホールＨ１の内面に第１のバリアメタル膜Ｍ１を成膜する。そして、第１のバリアメタル膜Ｍ１が成膜された第１のビアホールＨ１内に、例えば、ＣＶＤ法により第１の導電材料を埋め込んで第１のビア配線Ｖ１を形成する。すなわち、第１のビア配線Ｖ１は、例えば、ＣＶＤ法により形成される。
【００１３】
なお、第１の絶縁層Ｌ１は、例えば、シリコン酸化物を主成分とする。
【００１４】
また、第１の導電材料は、例えば、Ｗである。すなわち、第１のビア配線Ｖ１は、例えば、Ｗを主成分とする。
【００１５】
また、第１のバリアメタル膜Ｍ１は、例えば、ＴｉまたはＴｉＮを主成分とする。
【００１６】
次に、図１（Ｂ）に示すように、例えば、ＣＭＰ法により第１の絶縁層Ｌ１を選択的に平坦化処理する。すなわち、第１のビア配線Ｖ１の上部Ｖ１ａが露出するように、第１の絶縁層Ｌ１の上部Ｌ１ａを選択的に除去する。  
これにより、第１のビア配線Ｖ１の上部Ｖ１ａは、例えば、１０ｎｍ〜４０ｎｍ程度、第１の絶縁層Ｌ１の上部Ｌ１ａから突出する。  
なお、第１のビア配線Ｖ１の上部Ｖ１ａを突出させる方法としては、例えば、上記ＣＭＰ法のエッチングレートの条件に、第１の導電材料（Ｗ）に対して第１の絶縁層Ｌ１（ＳｉＯ２）が速い条件を選択する。
【００１７】
他の方法としては、第１の導電材料（Ｗ）と第１の絶縁層Ｌ１（ＳｉＯ２）のエッチングレートが同じ条件のＣＭＰ法を実施した後、第１のビア配線Ｖ１の上部Ｖ１ａが露出するように、第１の絶縁層Ｌ１をエッチバックする。
【００１８】
次に、図１（Ｃ）に示すように、第１の絶縁層Ｌ１上および第１のビア配線Ｖ１の露出した上部Ｖ１ａに、第２のビアホールＨ２のエッチングを止めるためのエッチングストッパー膜ＥＳを成膜（例えば、１０ｎｍ〜４０ｎｍ程度）する。このエッチングストッパー膜ＥＳは、例えば、ＳｉＮを主成分とする膜であり、例えば、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯＮ等が上げられる。
【００１９】
このとき、第１のビア配線Ｖ１の露出した上部Ｖ１ａは、エッチングストッパー膜ＥＳにより被覆される。
【００２０】
次に、図２（Ａ）に示すように、第１の絶縁層Ｌ１上にエッチングストッパー膜ＥＳを介して第２の絶縁層Ｌ２を形成する。そして、第２の絶縁層Ｌ２上にレジスト膜１００を塗布する。そして、リソグラフィ技術により、第２のビアホールＨ２を開口するためのマスクの開口部１００ａのパターニングを実施する。
【００２１】
なお、第２の絶縁層Ｌ２は、例えば、シリコン酸化物を主成分とする。
【００２２】
次に、図２（Ｂ）に示すように、エッチングストッパー膜ＥＳよりも第２の絶縁層Ｌ２に対し選択比が高くなる条件で、第２の絶縁層Ｌ２を選択的にエッチングする。このエッチングは、エッチングストッパー膜ＥＳでストップする。
【００２３】
なお、このときに、第１のビア配線Ｖ１の上面Ｖ１ｄと側面Ｖ１ｃにおけるエッチングストッパー膜ＥＳは、エッチングされて残っていてもいなくてもよい。
【００２４】
次に、図２（Ｃ）に示すように、第２の絶縁層Ｌ２よりもエッチングストッパー膜ＥＳに対して選択比が高い条件で、エッチングストッパー膜ＥＳをエッチングする。このとき、第１のビア配線Ｖ１の上面Ｖ１ｄと側面Ｖ１ｃの第１のバリアメタル膜Ｍ１は、除去されるが、残存していてもよい。
【００２５】
これにより、第１のビアホールＨ１と接するように第２の絶縁層Ｌ２に第２のビアホールＨ２を形成する。この第２のビアホールＨ２は、第１の絶縁層Ｌ１の上部Ｌ１ａ内にまで達している。
【００２６】
すなわち、第１のビア配線Ｖ１の上部Ｖ１ａの側面Ｖ１ｃおよび上面Ｖ１ｄが露出する。言い換えれば、エッチングストッパー膜ＥＳは、第１の絶縁層Ｌ１から突出した第１のビア配線Ｖ１の上部Ｖ１ａのうち、第２のビア配線Ｖ２と接していない部分（上面Ｖ１ｄ、側面Ｖ１ｅ）を被覆している。
【００２７】
上記図２（Ｂ）および（Ｃ）に示すように、第２の絶縁層Ｌ２およびエッチングストッパー膜ＥＳを順次エッチングすることにより、第１のビアホールＨ１と接するように第２の絶縁層Ｌ２に第２のビアホールＨ２を形成する。
【００２８】
次に、図３（Ａ）に示すように、残留するレジスト膜１００を除去した後、第２のビアホールＨ２の内面に第２のバリアメタル膜Ｍ２を成膜する。そして、第２のバリアメタル膜Ｍ２が成膜された第２のビアホールＨ２内に、例えば、ＣＶＤ法により、第２の導電材料を埋め込んで第２のビア配線Ｖ２を形成する。
【００２９】
これにより、第１のビア配線Ｖ１と第２のビア配線Ｖ２との接触面積は、第１のビア配線Ｖ１の上面と側面の和になるため、合わせずれが発生した場合に上面のみが接する従来技術と比較して、増加する。
【００３０】
なお、エッチングストッパー膜ＥＳの高さを調整することにより、第１のビア配線Ｖ１の側壁の接触面積を積極的に制御できる。
【００３１】
なお、第２のバリアメタル膜Ｍ２は、例えば、ＴｉまたはＴｉＮを主成分とする。
【００３２】
また、第１の導電材料は、例えば、Ｗである。すなわち、第１のビア配線Ｖ１は、例えば、Ｗを主成分とする。
【００３３】
次に、図３（Ｂ）に示すように、例えば、ＣＭＰ法により、不要な第２の導電材料などを削って、第２の絶縁層Ｌ２の上面から第２のビア配線Ｖ２の上面を露出させる。
【００３４】
以上の工程により、実施例１に係る半導体装置の製造工程が完了する。
【００３５】
すなわち、実施例１に係る半導体装置は、図３（Ｂ）に示すように、第１のビアホールＨ１が形成された第１の絶縁層Ｌ１と、第１のビアホールＨ１の内面に成膜された第１のバリアメタル膜Ｍ１と、第１のビアホールＨ１内に第１のバリアメタル膜Ｍ１を介して埋め込まれた第１のビア配線Ｖ１と、第１の絶縁層Ｌ１上に設けられ、第１のビアホールＨ１と接するように第２のビアホールＨ２が形成された第２の絶縁層Ｌ２と、第２のビアホールＨ２の内面に成膜された第２のバリアメタル膜Ｍ２と、第２のビアホールＨ２内に第２のバリアメタル膜Ｍ２を介して埋め込まれ、第１のビア配線Ｖ１の上部Ｖ１ａに第２のバリアメタル膜Ｍ２を介して接する下部Ｖ２ｂを有する第２のビア配線Ｖ２と、第１の絶縁層Ｌ１の上部と第２の絶縁層Ｌ２の下部との界面に設けられたエッチングストッパー膜ＥＳと、を備える。
【００３６】
また、第１のビア配線Ｖ１の上部Ｖ１ａは、第１の絶縁層Ｌ１の上部Ｌ１ａから突出して第２の絶縁層Ｌ２の下部Ｌ２ａ内に達している。
【００３７】
また、第２のビア配線Ｖ２の下部Ｖ２ｂは、第１のビア配線Ｖ１の上部Ｖ１ａの側面の一部Ｖ１ｃおよび上面の一部Ｖ１ｂに、第２のバリアメタル膜Ｍ２を介して、接している。
【００３８】
なお、第１のビア配線Ｖ１の上部Ｖ１ａの側面の一部Ｖ１ｃに第２のバリアメタル膜Ｍ２が成膜されていない場合もある。この場合、第２のビア配線Ｖ２の下部Ｖ２ｂは、第１のビア配線Ｖ１の上部Ｖ１ａの側面の一部Ｖ１ｃに直接接することとなる。
【００３９】
この場合、第２のビア配線Ｖ２の下部Ｖ２ｂと、第１のビア配線Ｖ１の上部Ｖ１ａの側面の一部Ｖ１ｃとが直接接している部分の抵抗値が小さくなる。
【００４０】
また、第１のビア配線Ｖ１の上部Ｖ１ａの上面の一部Ｖ１ｂに第２のバリアメタル膜Ｍ２が成膜されていない場合もある。この場合、第２のビア配線Ｖ２の下部Ｖ２ｂは、第１のビア配線Ｖ１の上部Ｖ１ａの上面の一部Ｖ１ｂに直接接することとなる。
【００４１】
この場合、第２のビア配線Ｖ２の下部Ｖ２ｂと、第１のビア配線Ｖ１の上部Ｖ１ａの上面の一部Ｖ１ｂとが直接接している部分の抵抗値が小さくなる。
【００４２】
また、第１の絶縁層Ｌ１の上部と第２の絶縁層Ｌ２の下部との界面の位置は、第１のビア配線Ｖ１の上面の位置よりも下に位置する。
【００４３】
また、エッチングストッパー膜ＥＳは、第１の絶縁層Ｌ１から突出した第１のビア配線Ｖ１の上部Ｖ１ａのうち、第２のビア配線Ｖ２と接していない部分（上面Ｖ１ｄ、側面Ｖ１ｅ）を被覆している。
【００４４】
また、第１のビア配線Ｖ１と第２のビア配線Ｖ２とは、同じ導電材料（例えば、Ｗ）で構成されている。
【００４５】
実施例１に係る半導体装置の第１のビア配線Ｖ１と第２のビア配線Ｖ２との接触面積は、第１のビア配線Ｖ１の上面と側面の和になる。すなわち、実施例１に係る半導体装置の第１のビア配線Ｖ１と第２のビア配線Ｖ２との接触面積は、合わせずれが発生した場合に上面のみが接する従来技術と比較して、増加する。
【００４６】
以上のように、本実施例１に係る半導体装置および半導体装置の製造方法によれば、上下に接続される２つのビア配線間の接続抵抗の低減を図ることができる。
【符号の説明】
【００４７】
Ｈ１  第１のビアホール
Ｌ１  第１の絶縁層
Ｍ１  第１のバリアメタル膜
Ｖ１  第１のビア配線
Ｈ２  第２のビアホール
Ｌ２  第２の絶縁層
Ｍ２  第２のバリアメタル膜
Ｖ２  第２のビア配線
ＥＳ  エッチングストッパー膜
【図１】
2013201245.tif 000003
【図２】
2013201245.tif 000004
【図３】
2013201245.tif 000005