(57)【要約】【課題】ドレインアイドル電流のドリフトを直接補償すること。【解決手段】入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴを含む電子回路の制御方法であって、前記ＦＥＴのゲートに前記入力信号が入力してからの時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出するステップＳ１０と、前記変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出するステップＳ１２と、前記ゲートバイアス電圧を前記ＦＥＴのゲートに印加するステップＳ１４と、を含むことを特徴とする電子回路の制御方法。【選択図】図６
2013077980.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴを含む電子回路の制御方法であって、
前記ＦＥＴのゲートに前記入力信号が入力してからの時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出するステップと、
前記変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出するステップと、
前記ゲートバイアス電圧を前記ＦＥＴのゲートに印加するステップと、
を含むことを特徴とする電子回路の制御方法。
【請求項２】
前記ΔＩｄｑ（ｔ）の算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数ｈ（τ）＝ΔＩｄｑ（τ）を用い、時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を求めることによりなされることを特徴とする請求項１記載の電子回路の制御方法。
【請求項３】
前記変化量ΔＩｄｑを算出するステップは、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、サンプリング周期をＴ、サンプルの個数をＮ、サンプル番号をｎ、ｎＴがｔに対応するとき、
2013077980.tif 000018
を用い、前記変化量ΔＩｄｑ（ｔ）を算出することを特徴とする請求項１記載の電子回路の制御方法。
【請求項４】
前記サンプリング周期毎に、前記入力信号を平均化処理するステップを含むことを特徴とする請求項３記載の電子回路の制御方法。
【請求項５】
前記変化量ΔＩｄｑ（ｔ）を算出するステップは、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、有限の時間をτ０としたとき、
2013077980.tif 000019
を用い、前記変化量ΔＩｄｑ（ｔ）を算出することを特徴とする請求項１記載の電子回路の制御方法。
【請求項６】
前記ゲートバイアス電圧Ｖｇを算出するステップは、アナログ線形アンプを用いることを特徴とする請求項１または５記載の電子回路の制御回路。
【請求項７】
前記ＦＥＴは窒化物半導体を用いたＦＥＴであることを特徴とする請求項１から６のいずれか一項記載の電子回路の制御方法。
【請求項８】
入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴと、
前記ＦＥＴのゲートに前記入力信号が入力してから時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出する第１算出部と、
前記変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出する第２算出部と、
前記ゲートバイアス電圧Ｖｇを前記ＦＥＴのゲートに印加する印加部と、
を含むことを特徴とする電子回路。
【請求項９】
前記ΔＩｄｑ（ｔ）の算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数ｈ（τ）＝ΔＩｄｑ（τ）を用い、時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を求めることによりなされることを特徴とする請求項８記載の電子回路。
【請求項１０】
前記第１算出部は、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、サンプリング周期をＴ、サンプルの個数をＮ、サンプル番号をｎ、ｎＴがｔに対応するとき、
2013077980.tif 000020
を用い、前記変化量ΔＩｄｑ（ｔ）を算出することを特徴とする請求項８記載の電子回路。
【請求項１１】
前記サンプリング周期毎に、前記入力信号を平均化処理する平均化部を含むことを特徴とする請求項８記載の電子回路。
【請求項１２】
前記第１算出部は、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、有限の時間をτ０としたとき、
2013077980.tif 000021
を用い、前記変化量ΔＩｄｑ（ｔ）を算出することを特徴とする請求項８記載の電子回路。
【請求項１３】
前記第２算出部は、アナログ線形アンプを含むことを特徴とする請求項８または１２記載の電子回路。
【請求項１４】
前記ＦＥＴは窒化物半導体を用いたＦＥＴであることを特徴とする請求項８から１３のいずれか一項記載の電子回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路およびその制御方法に関し、例えば、ドレインアイドル電流のドリフトを補償する電子回路およびその制御方法に関する。
【背景技術】
【０００２】
近年の携帯電話用基地局等においては、高出力かつ高効率な高周波増幅回路が求められている。シリコンまたはＧａＡｓを用いた増幅回路に代わりＧａＮ等の窒化物半導体を用いた高周波増幅回路が用いられはじめている。窒化物半導体を用いた増幅回路は、高電圧動作、高電流密度動作が可能であり、高熱伝導性の基板を選択することもできる。このように、窒化物半導体を用いた増幅回路は、高出力高周波増幅回路として優れている。
【０００３】
例えば、窒化物半導体を用いた増幅回路においては、大きな入力電力が入力することにより、ドレインアイドル電流がドリフトするということが知られている。特許文献１には、ドレインアイドル電流のドリフトに起因した利得変動を補償するため、ドレインに直列接続された抵抗のドレインバイアス成分の電圧差分に基づいて、ドレインアイドル電流に起因した信号の減衰量を利得補償することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６８３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、ドレインアイドル電流のドリフトに起因した利得変動を結果的に補償しているが、ドレインアイドル電流のドリフトを補償しているわけではない。高出力な高周波増幅回路においては、歪み補償を行なうことが知られているが、ドレインアイドル電流がドリフトすると歪み補償が追従することができなくなる。特許文献１によれば、ドレインアイドル電流のドリフトに起因した歪みの補償を行なうものではない。また、特許文献１においては、ドレインバイアスやドレイン電流値に基づき利得補償を行なうため、大信号が入力している際は、利得補償が難しい。以上のように、ドレインアイドル電流のドリフトを直接補償することが求められる。
【０００６】
本発明は、上記課題に鑑みなされたものであり、ドレインアイドル電流のドリフトを直接補償することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴを含む電子回路の制御方法であって、前記ＦＥＴのゲートに前記入力信号が入力してからの時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出するステップと、前記変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出するステップと、前記ゲートバイアス電圧を前記ＦＥＴのゲートに印加するステップと、を含むことを特徴とする電子回路の制御方法である。本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。
【０００８】
上記構成において、前記ΔＩｄｑ（ｔ）の算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数ｈ（τ）＝ΔＩｄｑ（τ）を用い、時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を求めることによりなされる構成とすることができる。
【０００９】
上記構成において、前記変化量ΔＩｄｑを算出するステップは、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、サンプリング周期をＴ、サンプルの個数をＮ、サンプル番号をｎ、ｎＴがｔに対応するとき、
2013077980.tif 000003
を用い、前記変化量ΔＩｄｑ（ｔ）を算出する構成とすることができる。
【００１０】
上記構成において、前記サンプリング周期毎に、前記入力信号を平均化処理するステップを含む構成とすることができる。
【００１１】
上記構成において、前記変化量ΔＩｄｑ（ｔ）を算出するステップは、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、有限の時間をτ０としたとき、
2013077980.tif 000004
を用い、前記変化量ΔＩｄｑ（ｔ）を算出する構成とすることができる。
【００１２】
上記構成において、前記ゲートバイアス電圧Ｖｇを算出するステップは、アナログ線形アンプを用いる構成とすることができる。
【００１３】
上記構成において、前記ＦＥＴは窒化物半導体を用いたＦＥＴである構成とすることができる。
【００１４】
本発明は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴと、前記ＦＥＴのゲートに前記入力信号が入力してから時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出する第１算出部と、前記変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出する第２算出部と、前記ゲートバイアス電圧Ｖｇを前記ＦＥＴのゲートに印加する印加部と、を含むことを特徴とする電子回路である。本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。
【００１５】
上記構成において、前記ΔＩｄｑ（ｔ）の算出は、アナログ信号におけるインパルス信号またはデジタル信号における単位パルス信号が前記ゲートに入力してからの時間τに対する応答関数ｈ（τ）＝ΔＩｄｑ（τ）を用い、時間ｔ経過後における前記入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を求めることによりなされる構成とすることができる。
【００１６】
上記構成において、前記第１算出部は、デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、サンプリング周期をＴ、サンプルの個数をＮ、サンプル番号をｎ、ｎＴがｔに対応するとき、
2013077980.tif 000005
を用い、前記変化量ΔＩｄｑ（ｔ）を算出する構成とすることができる。
【００１７】
上記構成において、前記サンプリング周期毎に、前記入力信号を平均化処理する平均化部を含む構成とすることができる。
【００１８】
上記構成において、前記第１算出部は、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの応答関数ｈ（τ）＝ΔＩｄｑ（τ）、有限の時間をτ０としたとき、
2013077980.tif 000006
を用い、前記変化量ΔＩｄｑ（ｔ）を算出する構成とすることができる。
【００１９】
上記構成において、前記第２算出部は、アナログ線形アンプを含む構成とすることができる。
【００２０】
上記構成において、前記ＦＥＴは窒化物半導体を用いたＦＥＴである構成とすることができる。
【発明の効果】
【００２１】
本発明によれば、ドレインアイドル電流のドリフトを直接補償することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、増幅回路に用いられるＦＥＴの断面図である。
【図２】図２は、時間に対する、入力信号のパワーＰｉｎとドレインアイドル電流Ｉｄｑを示す図である。
【図３】図３は、インパルス入力に対するドレインアイドル電流Ｉｄｑの時間依存を示す図である。
【図４】図４は、ゲート電圧Ｖｇに対するドレインアイドル電流Ｉｄｑを示す図である。
【図５】図５は、実施例１に係る電子回路のブロック図である。
【図６】図６は、実施例１の電子回路の制御方法を示すフローチャートである。
【図７】図７は、実施例２に係る電子回路のブロック図である。
【図８】図８は、実施例２に係る電子回路の制御方法を示すフローチャートである。
【図９】図９は、数式９を実現する積分回路の回路図である。
【図１０】図１０は、実施例３に係る電子回路のブロック図である。
【図１１】図１１は、実施例４に係る電子回路のブロック図である。
【図１２】図１２は、実施例５に係る電子回路のブロック図である。
【図１３】図１３は、Ｖｇ変換部を含む電子回路の回路図である。
【図１４】図１４は、送信回路の模式図である。
【図１５】図１５（ａ）から（ｅ）は、図１４の各箇所における入力信号（例えば送信信号）を示す図である。
【発明を実施するための形態】
【００２３】
まず、電子回路に用いられるＦＥＴ（Field Effect Transistor）の例として窒化物半導体を用いたＦＥＴについて説明する。図１は、増幅回路に用いられるＦＥＴの断面図である。図１のように、基板４０上に、バッファ層４２、電子走行層４４、電子供給層４６およびキャップ層４８が順次形成され窒化物半導体層５０を形成している。基板４０は、例えばＳｉＣ、サファイアまたはＳｉからなる基板である。バッファ層４２は、例えば膜厚が３００ｎｍのＡｌＮ層である。電子走行層４４は、例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層４６は、例えば膜厚が２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層４８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。窒化物半導体層５０上にゲート電極５４、ソース電極５２およびドレイン電極５６が形成されている。ゲート電極５４は、窒化物半導体層５０の上面において、ソース電極５２とドレイン電極５６の間に配置されている。ソース電極５２およびドレイン電極５６は、例えば窒化物半導体層５０側からＴａ層およびＡｌ層から形成されている。ゲート電極５４は、例えば窒化物半導体層５０側からＮｉ層およびＡｕ層から形成されている。ゲート電極５４を覆うように、窒化物半導体層５０上に例えば窒化シリコン膜からなる絶縁膜５８が形成されている。窒化物半導体層５０は、上記各層に限られない。例えば、窒化物半導体層５０としてＩｎＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＡｌＮなどを用いることもできる。
【００２４】
例えば、図１に示した窒化物半導体層５０を用いたＦＥＴにおいては、基板４０と窒化物半導体層５０との異種の材料を接合している。このため、例えば接合面または接合面の近傍の窒化物半導体層５０に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、ドレインアイドル電流Ｉｄｑドリフトが生じる。
【００２５】
次に、ドレインアイドル電流Ｉｄｑドリフトについて説明する。図２は、時間に対する、入力信号のパワーＰｉｎとドレインアイドル電流Ｉｄｑを示す図である。増幅回路には、窒化物半導体ＦＥＴが用いられている。ゲートに高周波入力信号Ｐｉｎが入力し、増幅された信号がドレインから出力される。入力信号が０または電力が非常に小さい場合のドレイン電流が、ドレインアイドル電流Ｉｄｑである。図２において、入力信号Ｐｉｎが０におけるドレインアイドル電流ＩｄｑがＩｄｑｏである。Ｉｄｑｏは、バイアス点（動作点）におけるドレインアイドル電流Ｉｄｑに相当する。時間ｔ１からｔ２の間において大電力信号が入力される。この間に、窒化物半導体ＦＥＴ内のトラップに電子が捕獲される。これにより、ドレインアイドル電流Ｉｄｑが小さくなる。しかしながら、時間ｔ１とｔ２との間においては、大電力入力信号が入力されているため、ドレインアイドル電流Ｉｄｑを測定することができない。時間ｔ２において、入力信号が０となると、ドレインアイドル電流ＩｄｑはＩｄｇｏより小さくなっている。その後、トラップから電子が放出されるため、徐々にＩｄｑｏに近づく。このドレインアイドル電流Ｉｄｑの変化がドレインアイドル電流Ｉｄｑドリフトである。
【００２６】
ドレインアイドル電流Ｉｄｑのドリフトは、ＦＥＴ内の電界分布、言い換えれば電位差に起因して生じている。なお、ドレインアイドル電流Ｉｄｑのドリフトは、単一種のトラップに起因する場合は、指数関数に近い変化になる。一方、複数種のトラップに関する場合は、ドレインアイドル電流Ｉｄｑのドリフトは、時定数の異なる指数関数が重畳する変化となる。
【００２７】
次に、ドレインアイドル電流Ｉｄｑのドリフトを補償するための手法について説明する。ここで、ゲート電圧制御系の電子回路の入力に対し、ドレインからの出力であるドレインアイドル電流ＩｄｑのＩｄｇ０からの変化量ΔＩｄｑが線形に応答すると仮定する。電圧制御系の電子回路の入力は、入力信号のみならず、ドレインアイドル電流Ｉｄｑを変化させる要因として、入力信号、出力信号、またはその他の場合もありうる。また、入力に対するドレインアイドル電流Ｉｄｑの変化量ΔＩｄｑは、完全な線形ではなく、非線形成分も存在するが、非線形性分は無視しても十分な効果が得られる範囲での使用に限定すれば、非線形成分は無視できる。このように限定しても、実際問題として変調信号で非線形性が顕著となる飽和出力付近が出力される確率は小さいため、十分実用的である。
【００２８】
図３はインパルス入力に対するドレインアイドル電流Ｉｄｑの時間依存を示す図である。入力信号Ｐｉｎとして、時間ｔ＝０に十分幅の短い単位パルスが入力する。ドレインアイドル電流Ｉｄｑの初期値からの変化量ΔＩｄｑｏは、以下となる。
ｔ＜０のとき、ΔＩｄｑ（ｔ）＝０
ｔ＞０のとき、ΔＩｄｑ（ｔ）＝ｈ（ｔ）
以上のように、アナログ信号におけるインパルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの関数を応答関数ｈ（τ）＝ΔＩｄｑ（τ）とする。
【００２９】
時間変化する入力信号ｘ（ｔ）に対する出力としてのΔＩｄｑ（ｔ）は、以下の数式１で与えられる。
【数１】
2013077980.tif 000007
数式１において、ｈ（ｔ）が既知であれば、入力信号ｘ（ｔ）からΔＩｄｑ（ｔ）が算出できる。ｈ（ｔ）は図３のように、Ｉｄｑのインパルス応答を測定することで得ることができる。ｈ（ｔ）を測定する際は、ドレインアイドル電流Ｉｄｑドリフトの時定数と比べて、入力するパルス幅を十分小さくすれば、近似的にインパルスと考えられる。よって、パルス幅の小さい信号を入力し、近似的にｈ（ｔ）を測定する。パルス振幅幅は、ΔＩｄｑが十分測定できる程度に大きくてもよい。
【００３０】
図３を参照し、有限の時間ｔ＝τ０において、ＩｄｑがほぼＩｄｑｏとなるとすると、数式１のように、時間積分を−無限大から無限大まで行なわなくとも、数式２のように、ｔ＝０からτ０まで有限区間行なえばよい。
【数２】
2013077980.tif 000008
入力ｘ（ｔ）およびｈ（ｔ）の時間変化より十分早い周期でサンプリングすることにより、数式３のようにデジタル処理を用い、ΔＩｄｑ（ｔ）を算出できる。
【数３】
2013077980.tif 000009
ここで、Ｔはサンプリング周期であり、Ｎはサンプリング数である。すなわちＮ×Ｔはτ０より大きいことが好ましい。
【００３１】
次に、ＦＥＴにおけるゲート電圧Ｖｇに対するドレインアイドル電流Ｉｄｑについて説明する。図４は、ゲート電圧Ｖｇに対するドレインアイドル電流Ｉｄｑを示す図である。Ｖｇｏはバイアス点におけるゲート電圧を示している。バイアス点におけるドレインアイドル電流ＩｄｑがＩｄｑｏである。ドレインアイドル電流ＩｄｑのＩｄｑｏからの変化量ΔＩｄｑを補償するためには、Ｖｇｏから変化量ΔＶｇ変化させたゲート電圧Ｖｇをゲートに印加すればよい。図４のように、ΔＩｄｑとΔＶｇとの関係は１対１に対応しており、単調関数ｆを用い数式４のように表すことができる。
【数４】
2013077980.tif 000010
ΔＩｄｑを補正するためのΔＶｇは数式５となる。
【数５】
2013077980.tif 000011
さらに、ΔＩｄｑを補正するためのゲート電圧Ｖｇは数式６となる。
【数６】
2013077980.tif 000012
以上のように、用いるＦＥＴに対し、予めｈ（ｔ）およびｆ（ΔＶｇ）を測定しておけば、ドレインアイドル電流Ｉｄｑドリフトの補正が可能となる。
【実施例１】
【００３２】
実施例１は、ベースバンドのデジタル信号を用いドレインアイドル電流Ｉｄｑドリフトの補正を行なう例である。図５は、実施例１に係る電子回路のブロック図である。図５に示すように、電子回路１００は、アンプ１２、遅延回路１４、Ｄ／Ａ変換器１６、ミキサ１８、局所発振器２０、シフトレジスタ２２、加重積分器２４、Ｖｇ変換部２６、Ｄ／Ａ変換器２８および印加部３０を備えている。アンプ１２は、入力信号が入力するゲートと、出力信号が出力するドレインとを有するＦＥＴ１０を含んでいる。
【００３３】
入力端子Ｔｉｎからベースバンドのデジタル入力信号が入力される。入力信号は、遅延回路１４とシフトレジスタ２２とに分岐される。遅延回路１４は、入力信号を遅延させる。Ｄ／Ａ変換器１６はデジタル信号をアナログ信号に変換する。ミキサ１８は局所発振器２０が発振する搬送波に入力信号をミキシングし、高周波信号にアップコンバートする。印加部３０は、ＦＥＴ１０のゲートに、高周波信号とゲートバイアス電圧Ｖｇ（ＤＣ成分の電圧）とを重畳し印加する。
【００３４】
シフトレジスタ２２は、過去のデジタル入力信号を順次記憶する。例えばＮ個の入力信号を記憶する。加重積分器２４は、サンプリング周期Ｔで取得されたＮ個のデータよりΔＩｄｑを算出する。ここで、サンプリング周期Ｔは例えばベースバンド信号のサンプリング周期と同じである。シフトレジスタ２２および加重積分器２４は第１算出部２３として機能する。Ｖｇ変換部２６は、数式６を用いΔＩｄｑを補正するためのゲート電圧Ｖｇを算出する。Ｄ／Ａ変換器２８は、ゲート電圧Ｖｇをアナログ値に変換する。Ｖｇ変換部２６およびＤ／Ａ変換器２８は第２算出部２７として機能する。遅延回路１４は、ゲートバイアス電圧Ｖｇと入力信号とをゲートに印加するタイミングを合わせるため遅延時間が設定されている。
【００３５】
図６は、実施例１の電子回路の制御方法を示すフローチャートである。図６に示すように、まず、加重積分器２４は、ＦＥＴのゲートに入力信号が入力してからの時間ｔ経過後における入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出する（ステップＳ１０）。例えば、加重積分器２４は、応答関数ｈ（τ）＝ΔＩｄｑ（τ）（図３参照）を用い、時間ｔにおける入力信号ｘ（ｔ）に対応するドレインアイドル電流の変化量ΔＩｄｑ（ｔ）を算出する。例えば、数式７を用いΔＩｄｑ（ｔ）を算出する。例えば、入力信号がベースバンドのデジタル信号であり離散信号ｘ（ｎ）の場合、数式３は、数式７のように表される。
【数７】
2013077980.tif 000013
ここで、Ｔはサンプリング周期、Ｎはサンプリング数、ｎはサンプル番号である。ｎ＝０はｔ＝０に相当する。デジタル信号における単位パルス信号が入力してからの時間τに対するドレインアイドル電流の変化量ΔＩｄｑの関数がｈ（τ）＝ΔＩｄｑ（τ）である。単位パルス信号は、パルス幅がサンプリング周期Ｔ、大きさが１のパルス信号である。サンプリング周期ＴがＩｄｑドリフトの時定数より十分に小さい場合は、数式７を適用できる。
【００３６】
次に、Ｖｇ変換部２６は、変化量ΔＩｄｑ（ｔ）を補償するためのゲートバイアス電圧Ｖｇを算出する（ステップＳ１２）。例えば、数式６を用いゲートバイアス電圧Ｖｇを算出する。次に、印加部３０は、ゲートバイアス電圧をＦＥＴ１０のゲートに印加する（ステップＳ１４）。その後終了する。サンプリング時間Ｔ毎に上記を繰り返す。
【００３７】
なお、ｈ（τ）を予め測定する際に単位パルス信号では応答するｈ（τ）が小さすぎる場合、線形の範囲で単位パルスの大きさをＫ倍し、応答波形を１／Ｋし、ｈ(τ)を測定することができる。
【００３８】
実施例１によれば、応答関数ｈ（τ）および関数ｆ(ΔＶｇ)を予め測定する。ステップＳ１０のように、入力信号ｘ（ｔ）に対応するΔＩｄｑ（ｔ）を算出する。例えば、応答関数ｈ(τ)を用いΔＩｄｑ（ｔ）を算出する。ステップＳ１２のように、ｆ（ΔＶｇ）を用いＶｇを算出する。ステップＳ１４のように、ＶｇをＦＥＴ１０のゲートに印加する。これにより、ドレインアイドル電流Ｉｄｑのドリフトを直接補正することができる。
【００３９】
このように、ステップＳ１０において、ｈ（τ）＝ΔＩｄｑ（τ）、サンプリング周期をＴ、サンプルの個数をＮ、サンプル番号をｎ、ｎＴがｔに対応するとしたとき、数式７を用い変化量ΔＩｄｑ（ｔ）を算出することができる。
【００４０】
例えば、歪み補償を行っている増幅回路においては、ドレインアイドル電流Ｉｄｑのドリフトが生じると、歪み補償が機能しない。そこで、バイアス点におけるドレインアイドル電流Ｉｄｑｏを大きく設定する。これにより、ドレインアイドル電流Ｉｄｑのドリフトが発生しても歪み補償に与える影響を小さくできる。しかしながら、Ｉｄｑｏを大きくするため消費電力が大きくなってしまう。実施例１によれば、ドレインアイドル電流Ｉｄｑのドリフトを直接補正することができるため、ひずみ補償に与える影響が小さい。このため、Ｉｄｑｏを小さくできるため消費電力を小さくできる。
【実施例２】
【００４１】
実施例１においては、加重積分器２４のサンプリング周期をベースバンドのサンプリング周期とした。実施例２は、加重積分器２４のサンプリング周期をベースバンドのサンプリング周期と異ならせる例である。一般的には、Ｉｄｑドリフトを補償するデジタル処理に最適なサンプリング周期は、ベースバンド信号のサンプリング周期と異なると考えられる。図７は、実施例２に係る電子回路のブロック図である。図７に示すように、電子回路１０２は平均化部３２を備えている。平均化部３２は、ベースバンド信号を加重積分器２４で用いるサンプリング周期の間平均化する。例えば、ベースバンド信号のサンプリング信号は１０ｎ秒程度である。これに対し、ドレインアイドル電流Ｉｄｑドリフトの時定数は例えば数１０ｍ秒から数１０秒である。この場合は、加重積分器２４のサンプリング周期Ｔは、サブｍ秒程度で十分である。そこで、平均化部３２は、加重積分器２４のサンプリング周期Ｔ毎に、ベースバンドの入力信号を平均化処理する。その他の構成は実施例１の図５と同じであり説明を省略する。
【００４２】
図８は、実施例２に係る電子回路の制御方法を示すフローチャートである。図８に示すように、平均化部３２は、加重積分器２４のサンプリング周期Ｔ毎に、ベースバンドの入力信号を、平均化処理する（ステップＳ１６）。その後の処理は、実施例１の図６と同じであり説明を省略する。
【００４３】
実施例２によれば、平均化部３２が、加重積分器２４のサンプリング周期Ｔ毎に、ベースバンドの入力信号を平均化処理する。これにより、加重積分器２４のサンプリング周期Ｔを長くできる。よって、加重積分器２４の負担を軽くすることができる。
【実施例３】
【００４４】
実施例３は、ベースバンドのアナログ信号を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。加重積分器２４の機能をアナログ積分回路を用いて実現する例である。ドレインアイドル電流Ｉｄｑドリフトに寄与するトラップが一種類の場合、ΔＩｄｑはほぼ指数関数的に変化する。この場合、ｈ（ｔ）は数式８のように仮定できる。
【数８】
2013077980.tif 000014
ここで、τはトラップの時定数である。よって、数式１は数式９のように表される。
【数９】
2013077980.tif 000015
図９は、数式９を実現する積分回路の回路図である。図９に示すように。積分回路３８は、入力端と出力端との間に抵抗Ｒが直列に接続され、キャパシタＣが出力端とグラウンドとの間に接続されている。入力端の電圧Ｖｉｎ（ｔ）、出力端の電圧Ｖｃ（ｔ）とすると、Ｖｃ（ｔ）は数式１０のように表される。
【数１０】
2013077980.tif 000016
ここで、Ｒは抵抗Ｒの抵抗値、ＣはキャパシタＣのキャパシタンスである。
【００４５】
抵抗値ＲおよびキャパシタンスＣをＲＣ＝τとなるように設定することにより、積分回路３８を数式９を計算する回路として用いることができる。数式９および数式１０より、ΔＩｄｑ（ｔ）はＶｃ（ｔ）を用い、数式１１のように表される。
【数１１】
2013077980.tif 000017
ここで、Ａは係数である。
【００４６】
図１０は、実施例３に係る電子回路のブロック図である。図１０に示すように、電子回路１０４は、実施例１の図５のシフトレジスタ２２および加重積分器２４の変わりに積分回路３８およびＡ／Ｄ変換器６６を備えている。積分回路３８は第１算出部２３として機能する。実施例３においては、入力端子Ｔｉｎにベースバンドのアナログ入力信号が入力する。カプラ６０は、入力信号を分岐する。分岐された一方は、ミキサ１８により搬送波の周波数にアップコンバートされ、遅延回路６２を介し印加部３０に入力する。分岐された他方は、遅延回路６４を介し積分回路３８に入力する。積分回路３８は、数式１１のように、ΔＩｄｑ（ｔ）をアナログ的に算出する。Ａ／Ｄ変換器６６は、アナログ信号をデジタル信号に変換する。Ａ／Ｄ変換器６６、Ｖｇ変換部２６およびＤ／Ａ変換器２８は第２算出部２７として機能する。遅延回路６２と遅延回路６４とは、入力信号とゲートバイアス電圧Ｖｇのタイミングが合うように、遅延時間が設定される。その他の構成は実施例１と同じであり説明を省略する。
【実施例４】
【００４７】
実施例４は、アップコンバート後のアナログ信号を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。図１１は、実施例４に係る電子回路のブロック図である。図１１に示すように、実施例４に係る電子回路１０６においては、カプラ６０がミキサ１８の後段に配置されている。すなわち、カプラ６０は、ベースバンド信号をアップコンバートした後の高周波信号を分岐する。遅延回路６４と積分回路３８との間に検波器６８が設けられている。検波器６８は、ダイオードＤと抵抗Ｒ２を備えている。検波器６８は、高周波信号の包絡線を検出する。積分回路３８は包絡線に基づいてΔＩｄｑ（ｔ）を算出する。その他の構成は実施例３と同じであり説明を省略する。
【実施例５】
【００４８】
実施例５は、アンプが増幅した高周波のアナログ信号を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。図１２は、実施例５に係る電子回路のブロック図である。図１２に示すように、実施例５に係る電子回路１０８においては、カプラ６０がアンプ１２の後段に配置されている。すなわち、カプラ６０は、アンプ１２が増幅した高周波信号を分岐する。検波器６８は、高周波信号の包絡線を検出する。積分回路３８は包絡線に基づいてΔＩｄｑ（ｔ）を算出する。その他の構成は実施例４の図１１と同じであり説明を省略する。
【００４９】
実施例３から実施例５によれば、応答関数ｈ（τ）＝ΔＩｄｑ（τ）、有限の時間をτ０としたとき、数式２を用い、変化量ΔＩｄｑ（ｔ）を算出することができる。第１算出部２３として、例えばアナログ積分回路３８を用い変化量ΔＩｄｑ（ｔ）の算出を行なうことができる。
【実施例６】
【００５０】
実施例６は、実施例１から実施例５における第２算出部２７をアナログ回路を用い実現する例である。ここで、ΔＩｄｑとΔＶｇとの関係が線形と近似できるとする。この場合、数式６は、Ｖｇ＝Ｖｇｏ＋（１／ｋ）×（−ΔＩｄｑ）として表される。
【００５１】
図１３は、Ｖｇ変換部を含む電子回路の回路図である。図１３に示すように、回路７０は、オペアンプ７２、７４および７６を含んでいる。オペアンプ７２は、ボルテージフォロア回路であり、端子Ｔ１に入力された電圧Ｖｃ（ΔＩｄｑに相当）と同じ電圧Ｖｃを出力する。オペアンプ７４は、−（Ａ／ｋ）×Ｖｃを出力する。ここで、Ｒ１２／Ｒ１１＝Ａ／ｋとなるように、抵抗Ｒ１１、Ｒ１２の抵抗値を設定する。オペアンプ７６は、端子Ｔ２にＶｇ＝Ｖｇ＋（Ａ／ｋ）×Ｖｃを出力する。ここで、抵抗Ｒ２１とＲ２２の抵抗値は等しくする。正入力にＶｇｏ／２の電圧を入力する。ここで、ΔＩｄｑ＝−ＡＶｃとすると、Ｖｇ＝Ｖｇｏ＋（１／ｋ）（−ΔＩｄｑ）となる。よって、印加部３０に、ΔＩｄｑを補正するゲートバイアス電圧Ｖｇを出力することができる。その他の構成は、実施例３から実施例５と同じであり説明を省略する。
【００５２】
実施例６によれば、実施例１から実施例５において第２算出部２７として、アナログ線形アンプを用いることができる。
【００５３】
図１４は、送信回路の模式図であり、各実施例が、送信回路のどの信号を用いドレインアイドル電流のドリフトを補償しているかを示している。図１５（ａ）から図１５（ｅ）は、図１４の各箇所における入力信号（例えば送信信号）を示す図である。図１４に示すように、送信回路は、Ｄ／Ａ変換器８０、ローパスフィルタ８２、ミキサ１８、局所発振器２０およびアンプ１２を備えている。入力端子Ｔｉｎに入力された信号はベースバンドのデジタル信号ｘ（ｎ）である。信号ｘ（ｎ）は、サンプリング周期Ｔ毎に波高を数値化した信号である。時間ｔに対しｎ＝０からＮ−１までの数値（波高）が数列として配列している信号である。図１５（ａ）においては、ベースバンドのアナログ信号に相当する波形を破線で示している。サンプリング周期における各波高を上矢印で示している。
【００５４】
図１５（ｂ）のように、Ｄ／Ａ変換器８０の出力信号ｘ１（ｔ）は、ｘ（ｎ）を階段状の信号に変換した信号である。図１５（ｃ）のように、ローパスフィルタ８２の出力信号ｘ（ｔ）は、時間の連続関数となっており、ベースバンドのアナログ信号に対応する。
【００５５】
ミキサ１８の出力信号は、搬送波にアップコンバートされている、図１５（ｄ）は、ミキサ１８の出力信号の包絡線ｘ２（ｔ）を示している。図１５（ｅ）は、アンプ１２の出力信号の包絡線ｘ３（ｔ）を示している。
【００５６】
図１４に示すように、実施例１および実施例２は、図１５（ａ）で示したベースバンドのデジタル信号を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。実施例３は、図１５（ｃ）で示したベースバンドのアナログ信号を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。実施例４は、図１５（ｄ）で示したミキサ１８から出力した高周波のアナログ信号の包絡線を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。実施例５は、図１５（ｅ）で示したアンプ１２から出力した高周波のアナログ信号の包絡線を用いドレインアイドル電流Ｉｄｑドリフトを補正する例である。
【００５７】
このように、第１算出部２３は、図１４の送信回路のいずれの箇所の信号から、ｈ（τ）を用い時間ｔの入力信号ｘ（ｔ）に対応するΔＩｄｑ（ｔ）を算出してもよい。
【００５８】
実施例１から実施例６における制御は、アンプ１２の平均出力がおおよそ飽和電力−２０ｄＢｍより大きい出力電力領域で最も効果がでるように調整することが重要である。このような出力電力においてはドレインアイドル電流Ｉｄｑドリフトが問題となるためである。
【００５９】
実施例１から実施例６においては、ドレインアイドル電流Ｉｄｑドリフトが生じ易いＦＥＴとして窒化物半導体ＦＥＴを例に説明した。実施例１から５はＧａＡｓ系ＦＥＴやＳｉＦＥＴに用いることもできる。窒化物半導体ＦＥＴとは、例えば、ＧａＮ、ＩｎＮ，ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮまたは／およびＩｎＡｌＮを含むＦＥＴである。ＧａＡｓ系ＦＥＴとは、例えばＧａＡｓ、ＩｎＡｓ，ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓまたは／およびＩｎＡｌＧａＡｓを含むＦＥＴである。ＳｉＦＥＴとは、例えばＳｉを用いたＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。
【００６０】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６１】
１０      ＦＥＴ
１２      アンプ
２３      第１算出部
２７      第２算出部
３８      積分回路
７０      回路
【図１】
2013077980.tif 000022
【図２】
2013077980.tif 000023
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2013077980.tif 000029
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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