(57)【要約】【課題】本発明は、ホール素子の出力デューティ補正回路、ホールセンサ、及びホール素子の出力デューティ補正方法に関する。【解決手段】本発明の一実施形態によると、ホール素子の出力を増幅し、矩形波を出力する増幅及び出力部と、増幅及び出力部により出力される矩形波のデューティ比を検出するデューティ検出部と、検出されたデューティ比に応じて、増幅及び出力部にフィードバック補正信号を印加するデューティ補正部と、を含むホール素子の出力デューティ補正回路が提案される。また、ホールセンサ、及びホール素子の出力デューティ補正方法が提案される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ホール素子の出力を増幅し、矩形波を出力する増幅及び出力部と、
前記増幅及び出力部により出力される矩形波のデューティ比を検出するデューティ検出部と、
前記検出されたデューティ比に応じて、前記増幅及び出力部にフィードバック補正信号を印加するデューティ補正部と、を含むホール素子の出力デューティ補正回路。
【請求項２】
前記デューティ検出部は、前記矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出する、請求項１に記載のホール素子の出力デューティ補正回路。
【請求項３】
前記デューティ補正部は、
前記デューティ検出部により検出されたデューティ比に応じてデューティ比補正ビットを生成するステートマシンと、
前記ステートマシンにより生成されたデューティ比補正ビットに応じて、前記矩形波の出力のためのヒステリシス区間の幅をフィードバック制御するヒステリシス区間制御部と、を含む、請求項１または２に記載のホール素子の出力デューティ補正回路。
【請求項４】
前記ステートマシンは、前記検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成する、請求項３に記載のホール素子の出力デューティ補正回路。
【請求項５】
前記ステートマシンは、前記検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成する、請求項３に記載のホール素子の出力デューティ補正回路。
【請求項６】
前記ステートマシンは、前記検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出する、請求項３に記載のホール素子の出力デューティ補正回路。
【請求項７】
近接した磁界信号に応じて電圧信号を出力するホール素子と、
前記ホール素子の出力をアナログ増幅する増幅部と、
ヒステリシス区間に応じて前記増幅部の出力から矩形波を生成するシュミットトリガ回路と、
前記シュミットトリガ回路により出力される前記矩形波のデューティ比を検出するデューティ検出部と、
前記検出されたデューティ比に応じて、前記シュミットトリガ回路にフィードバック補正信号を印加するデューティ補正部と、を含むホールセンサ。
【請求項８】
前記デューティ補正部は、
前記デューティ検出部により検出されたデューティ比に応じてデューティ比補正ビットを生成するステートマシンと、
前記ステートマシンにより生成されたデューティ比補正ビットに応じて、前記ヒステリシス区間の幅をフィードバック制御するヒステリシス区間制御部と、を含む、請求項７に記載のホールセンサ。
【請求項９】
前記ステートマシンは、前記検出されたデューティ比のハイ（ｈｉｇｈ）区間及びロー（ｌｏｗ）区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成する、請求項８に記載のホールセンサ。
【請求項１０】
前記ステートマシンは、前記検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成する、請求項８に記載のホールセンサ。
【請求項１１】
前記ステートマシンは、前記検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出する、請求項８に記載のホールセンサ。
【請求項１２】
ホール素子の出力を増幅し、矩形波を出力する増幅及び出力段階と、
前記増幅及び出力段階で出力される矩形波のデューティ比を検出するデューティ検出段階と、
前記検出されたデューティ比に応じて、デューティ補正信号を増幅及び出力段階にフィードバック印加するデューティ補正段階と、を含むホール素子の出力デューティ補正方法。
【請求項１３】
前記デューティ補正段階は、
前記デューティ検出段階で検出されたデューティ比に応じてデューティ比補正ビットを生成する補正ビット生成段階と、
前記生成されたデューティ比補正ビットに応じて、ヒステリシス区間の幅を制御するフィードバック信号を増幅及び出力段階に印加するフィードバック補正段階と、を含む、請求項１２に記載のホール素子の出力デューティ補正方法。
【請求項１４】
前記補正ビット生成段階では、前記検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成する、請求項１３に記載のホール素子の出力デューティ補正方法。
【請求項１５】
前記補正ビット生成段階では、前記検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成する、請求項１３に記載のホール素子の出力デューティ補正方法。
【請求項１６】
前記補正ビット生成段階では、前記検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出する、請求項１３に記載のホール素子の出力デューティ補正方法。
【請求項１７】
前記デューティ検出段階では、前記矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出する、請求項１２から１６の何れか一項に記載のホール素子の出力デューティ補正方法。
【請求項１８】
前記増幅及び出力段階は、
ホール素子の出力をアナログ増幅する増幅段階と、
ヒステリシス区間に応じて、前記増幅段階の出力から矩形波を生成する矩形波出力段階と、を含む、請求項１２から１６の何れか一項に記載のホール素子の出力デューティ補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子の出力デューティ補正回路、ホールセンサ、及びホール素子の出力デューティ補正方法に関する。具体的には、ホール素子の矩形波出力のデューティを検出してフィードバック補正するホール素子の出力デューティ補正回路、ホールセンサ、及びホール素子の出力デューティ補正方法に関する。
【背景技術】
【０００２】
モータを駆動するためのモータ駆動回路において、モータに用いられる電磁石の位置情報を検出する必要がある。そのために、電磁石の磁界情報が検出できるホールセンサ（Ｈａｌｌ  Ｓｅｎｓｏｒ）またはホール素子（Ｈａｌｌ  Ｅｌｅｍｅｎｔ）が用いられる。ホイートストンブリッジ（Ｗｈｅａｔ−ｓｔｏｎｅ  ｂｒｉｄｇｅ）構造のホール素子は、半導体材料の成分に応じて数μＶ〜数百ｍＶ／ｍＴの信号を出力する。この程度の信号は磁界有無を判別するには小さい値であるため、ホール増幅器（Ｈａｌｌ  Ａｍｐｌｉｆｉｅｒ）を用いて十分な大きさの信号にさらに増幅しなければならない。この際、ホール増幅器、具体的にはホール増幅器のシュミットトリガ回路は、ロー（Ｌｏｗ）またはハイ（Ｈｉｇｈ）信号を出力するために、図２ａに示すようなヒステリシス特性を有する。
【０００３】
ローまたはハイ信号を出力するホール増幅器またはシュミットトリガ回路において、デューティサイクル（Ｄｕｔｙ  Ｃｙｃｌｅ）を５０：５０と一定に維持することが非常に重要である。デューティサイクルが５０：５０の場合、一定の速度でモータ駆動が可能であるためである。しかし、ホール増幅器またはシュミットトリガ回路のデューティサイクルを５０：５０と維持することは容易ではない。微弱なホール素子の出力またはホール増幅器内でノイズが加えられて、ホール増幅器のデューティサイクルを低下させる恐れがあるためである。
【０００４】
図２ａには一般的な構造のヒステリシスを有するホール増幅器による信号の流れが図示されており、図６ａには本発明によるホール素子の出力デューティ補正回路が適用される前の従来のシステムでのシミュレーション結果が図示されている。
【０００５】
図２ａで、磁界信号に対してホール素子が微弱な電圧信号を出力すると、アナログ増幅した後、シュミットトリガ（Ｓｃｈｍｉｔｔ  Ｔｒｉｇｇｅｒ）回路はデジタルに変換された矩形波信号を出力する。ホール素子のヒステリシスは、アナログ増幅時に増幅器の利得に比例して大きくなる。シュミットトリガ回路は共通モード電圧（Ｃｏｍｍｏｎ  ｍｏｄｅ  ｖｏｌｔａｇｅ）を基準として＋／−デルタ（Ｄｅｌｔａ）電圧を用いてヒステリシス区間を設定する。＋デルタ電圧をＯＰ（Ｏｐｅｒａｔｅ  ｐｏｉｎｔ）、−デルタ電圧をＲＰ（Ｒｅｌｅａｓｅ  ｐｏｉｎｔ）と夫々設定した場合、図２ａ及び図６ａに図示されたように、シュミットトリガ回路の出力はＯＰ電圧とＲＰ電圧との間では反応せず、出力信号がＯＰを超過する瞬間にロー信号を出力し、ＲＰ以下に減少する瞬間にハイ信号を出力する。この際、図２ａに図示された信号の流れは、ノイズの少ないシステムではデューティ比を維持するに問題ないが、よりノイズの多い環境では図６ａに示すような問題を発生させる。即ち、本発明の実施形態によるホール素子の出力デューティ補正回路を適用する前の図６ａは、ノイズの多い信号または環境を仮定した場合である。
【０００６】
図６ａに示すように、ホール素子の出力信号には一定程度以上のノイズが含まれている。従って、ヒステリシスを有するシュミットトリガ回路の出力信号は５０：５０のデューティ比を維持することができない。図６ａは１０ｋＨｚで動作する場合であり、一周期が１００μＳであるため、ノイズのない場合５０μＳ：５０μＳを示すが、図６ａに図示されたようにノイズの影響によってハイまたはロー区間が４２．３１μＳ、５７．０６μＳを示し、さらにはグリッチ（Ｇｌｉｔｃｈ）信号も出力されることが分かる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３１５３８４号公報
【特許文献２】米国特許出願公開第２００９／０１５３０８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上述の問題を解決するためのものであって、ノイズによってホール素子の出力が変換された矩形波信号のデューティサイクルが低下する場合、これを補償回路を用いてフィードバック補正することにより、デューティサイクルを常に最上の状態で維持するための技術を提供することをその目的とする。即ち、ホール素子の出力に現われるノイズによるデューティ比低下の問題を解決することをその目的とする。
【課題を解決するための手段】
【０００９】
上述の問題を解決するために、本発明の第１の形態によると、ホール素子の出力を増幅し、矩形波を出力する増幅及び出力部と、増幅及び出力部により出力される矩形波のデューティ比を検出するデューティ検出部と、検出されたデューティ比に応じて、増幅及び出力部にフィードバック補正信号を印加するデューティ補正部と、を含むホール素子の出力デューティ補正回路が提案される。
【００１０】
この際、デューティ検出部は、矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出することができる。
【００１１】
また、デューティ補正部は、デューティ検出部により検出されたデューティ比に応じてデューティ比補正ビットを生成するステートマシンと、ステートマシンにより生成されたデューティ比補正ビットに応じて、矩形波の出力のためのヒステリシス区間の幅をフィードバック制御するヒステリシス区間制御部と、を含むことができる。
【００１２】
この際、ステートマシンは、検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。
【００１３】
また、ステートマシンは、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。
【００１４】
ステートマシンは、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００１５】
次に、上述の問題を解決するために、本発明の第２の形態によると、近接した磁界信号に応じて電圧信号を出力するホール素子と、ホール素子の出力をアナログ増幅する増幅部と、ヒステリシス区間に応じて増幅部の出力から矩形波を生成するシュミットトリガ回路と、シュミットトリガ回路により出力される矩形波のデューティ比を検出するデューティ検出部と、検出されたデューティ比に応じて、シュミットトリガ回路にフィードバック補正信号を印加するデューティ補正部と、を含むホールセンサが提案される。
【００１６】
この際、デューティ補正部は、デューティ検出部により検出されたデューティ比に応じてデューティ比補正ビットを生成するステートマシンと、ステートマシンにより生成されたデューティ比補正ビットに応じて、ヒステリシス区間の幅をフィードバック制御するヒステリシス区間制御部と、を含むことができる。
【００１７】
この際、ステートマシンは、検出されたデューティ比のハイ（ｈｉｇｈ）区間及びロー（ｌｏｗ）区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。
【００１８】
また、ステートマシンは、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。
【００１９】
また、ステートマシンは、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００２０】
次に、上述の問題を解決するために、本発明の第３の形態によると、ホール素子の出力を増幅し、矩形波を出力する増幅及び出力段階と、増幅及び出力段階で出力される矩形波のデューティ比を検出するデューティ検出段階と、検出されたデューティ比に応じて、デューティ補正信号を増幅及び出力段階にフィードバック印加するデューティ補正段階と、を含むホール素子の出力デューティ補正方法が提案される。
【００２１】
この際、デューティ補正段階は、デューティ検出段階で検出されたデューティ比に応じてデューティ比補正ビットを生成する補正ビット生成段階と、生成されたデューティ比補正ビットに応じて、ヒステリシス区間の幅を制御するフィードバック信号を増幅及び出力段階に印加するフィードバック補正段階と、を含むことができる。
【００２２】
この際、補正ビット生成段階では、検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。
【００２３】
また、補正ビット生成段階では、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。
【００２４】
また、補正ビット生成段階では、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００２５】
また、デューティ検出段階では、矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出することができる。
【００２６】
増幅及び出力段階は、ホール素子の出力をアナログ増幅する増幅段階と、ヒステリシス区間に応じて、増幅段階の出力から矩形波を生成する矩形波出力段階と、を含むことができる。
【発明の効果】
【００２７】
本発明の形態によると、ノイズによってホール素子の出力が変換された矩形波信号のデューティサイクルが低下する場合、これを補償回路を用いてフィードバック補正することにより、デューティサイクルを常に最上の状態で維持することができる。
【００２８】
即ち、ホール素子の出力に現われるノイズによるデューティ比低下の問題を解決することができる。
【００２９】
また、デューティサイクルを常に最上の状態で維持することにより、モータの回転速度を一定に維持することができる。
【００３０】
本発明の多様な形態により、直接的に言及されていない多様な効果が本発明の形態による多様な構成から当該技術分野で通常の知識を有する者によって導出されることができるということは自明である。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態によるホール素子の出力デューティ補正回路を概略的に示したブロック図である。
【図２ａ】ホールセンサの信号の流れを示すグラフである。
【図２ｂ】本発明の一形態によるデューティ算出方式を概略的に示した図面でる。
【図３】本発明の他の実施形態によるホール素子の出力デューティ補正回路及びホールセンサを概略的に示したブロック図である。
【図４】本発明の一形態によるステートマシンの補正ビット生成方式を示す図面である。
【図５】本発明の一形態による補正ビット毎のヒステリシス範囲を示す図面である。
【図６ａ】本発明の一形態によるホール素子の出力デューティ補正回路を適用する前のシミュレーション結果を示すグラフである。
【図６ｂ】本発明の一形態によるホール素子の出力デューティ補正回路を適用した後のシミュレーション結果を示すグラフである。
【図７】本発明の一実施形態によるホール素子の出力デューティ補正方法を概略的に示すフローチャートである。
【図８】本発明の他の実施形態によるホール素子の出力デューティ補正方法を概略的に示すフローチャートである。
【発明を実施するための形態】
【００３２】
上述の課題を果たすための本発明の実施形態を添付図面を参照して説明する。本説明において、同一の符号は同一の構成を意味し、当該分野の通常の知識を有する者に、本発明の理解を容易にするために付加的な説明は省略されることができる。
【００３３】
本明細書において、一つの構成要素が他の構成要素と連結、結合、または配置関係で「直接」という限定がない限り、「直接連結、結合、または配置」される形態だけでなく、それらの間にまた他の構成要素がさらに介されて連結、結合、または配置される形態で存在することができる。
【００３４】
また、本明細書にたとえ単数の表現が記載されていても、発明の概念に反することなく、矛盾したり明白に異なる意味に解釈されない限り、複数の構成全体を代表する概念として用いられることができるということに留意すべきである。また、本明細書において、「含む」、「有する」、「備える」、「含んでなる」などの記載は、一つまたはそれ以上の他の構成要素またはそれらの組み合わせの存在または付加可能性があると理解すべきである。
【００３５】
まず、本発明の第１実施形態によるホール素子の出力デューティ補正回路を図面を参照して具体的に説明する。この際、参照図面に記載されていない図面符号は、同一の構成を示す他の図面での図面符号であることができる。
【００３６】
図１は本発明の一実施形態によるホール素子の出力デューティ補正回路を概略的に示したブロック図である。図２ａはホールセンサの信号の流れを示すグラフであり、図２ｂは本発明の一形態によるデューティ算出方式を概略的に示した図面である。図３は本発明の他の実施形態によるホール素子の出力デューティ補正回路及びホールセンサを概略的に示したブロック図である。図４は本発明の一形態によるステートマシンの補正ビット生成方式を示す図面であり、図５は本発明の一形態による補正ビット毎のヒステリシス範囲を示す図面である。図６ａは本発明の一形態によるホール素子の出力デューティ補正回路を適用する前のシミュレーション結果を示すグラフであり、図６ｂは本発明の一形態によるホール素子の出力デューティ補正回路を適用した後のシミュレーション結果を示すグラフである。
【００３７】
まず、図１及び図３に図示されたホール素子１０は、本発明の第１実施形態によるホール素子の出力デューティ補正回路の直接的な構成要素に含まれないこともあるが、発明の理解を容易にするために図示されている。
【００３８】
図１を参照すると、一実施形態によるホール素子の出力デューティ補正回路は、増幅及び出力部３０と、デューティ検出部５０と、デューティ補正部７０と、を含んでなることができる。
【００３９】
図１の増幅及び出力部３０は、ホール素子１０の出力を増幅し、増幅された信号から矩形波信号を出力する。ホール素子（Ｈａｌｌ  Ｅｌｅｍｅｎｔ）１０は、近接した磁界信号に応じて電圧信号を出力するが、この際、ホール素子１０は微弱な電圧信号を出力するため、出力される電圧信号に含まれた磁界情報を把握するために十分な大きさに増幅する必要がある。従って、出力された電圧信号は増幅及び出力部３０により増幅される。また、増幅された信号は矩形波信号に変換されて出力される。ホール素子１０の出力信号に対するアナログ増幅は、例えば図３の差動増幅器３１によりなされることができる。また、増幅された信号は、図３のシュミットトリガ回路３３を経て矩形波信号として出力されることができる。図２ａを参照すると、ホール素子１０の出力はアナログ増幅過程を経てＮ倍増幅され、この過程でヒステリシスもＮ倍増幅される。図２ａを参照すると、ヒステリシス区間の動作点（ＶＣＭ＋デルタ）と解除点（ＶＣＭ−デルタ）を基準として、増幅された信号は、上昇時に動作点でロー区間に変わり、信号が上昇した後減少して、解除点でハイ区間に変わる。即ち、増幅された信号がＲＰ（解除点）以下に減少するとハイ（ｈｉｇｈ）信号を出力し、ＯＰ（動作点）以上に上がるとロー（ｌｏｗ）信号を出力して、ＯＰとＲＰとの間、即ち、ヒステリシス区間ではデジタル出力信号の変化がない。これにより、矩形波信号を得ることができる。図２ｂは、この際に得られた矩形波信号の例として、ハイ区間とロー区間のデューティ比が異なる例を図示している。
【００４０】
次に、図１のデューティ検出部５０は、増幅及び出力部３０により出力される矩形波のデューティ比を検出する。
【００４１】
図２ｂを参照すると、一形態によるデューティ検出部５０は、矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出することができる。この際、ハイ区間とロー区間をカウントするためのクロックは、各区間のデューティ比を算出するに十分な大きさの周波数を有するようにする。図２ｂでは、ハイ区間のクロック数が３で、ロー区間のクロック数が７であるため、デューティ比を３０：７０と示すことができる。
【００４２】
次に、図１のデューティ補正部７０は、デューティ検出部５０により検出されたデューティ比に応じて、増幅及び出力部３０にフィードバック補正信号を印加する。
【００４３】
図３を参照すると、一形態によるデューティ補正部７０は、ステートマシン（Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）７１と、ヒステリシス区間制御部７３と、を含むことができる。
【００４４】
図３において、ステートマシン７１は、デューティ検出部５０により検出されたデューティ比に応じてデューティ比補正ビットを生成する。ステートマシン７１により生成されたデューティ比補正ビットに応じて、例えば、ヒステリシス区間の幅を補正することにより図３のシュミットトリガ回路３３で矩形波のデューティ比が補正されることができる。
【００４５】
この際、図４を参照して一形態を説明すると、ステートマシン７１は、検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。図４は、一形態によるステートマシンの補正ビット生成方式を示している。この際、補正可能なビット範囲内の中間値に該当する補正ビットを生成していることが分かる。
【００４６】
例えば、図２ｂのようにハイ区間とロー区間が３０：７０のデューティ比で出力され、図４のように補正ビットが３ビットである場合を仮定する。この場合、ロー区間がハイ区間に比べ大きいため、図３のステートマシン７１はデューティ比検出結果として「Ｂ」ケースを受信する。引き続き、図４を参照すると、「Ｂ」の場合、ロー区間が大きいためロー区間を減らす補正が可能である。この際、ロー区間を減らすための補正ビットは、基準ビット状態を示す１００より小さいビットである０１１、０１０、００１が可能であり、この際、中間値に該当する補正ビットである０１０に補正される。０１０ビットに補正されたビットはシュミットトリガ回路３３のヒステリシス区間の幅を図５に図示されたように増加させ、これにより、矩形波出力のデューティ比を繰り返して算出する。繰り返して算出されたデューティの計算結果、もしハイ区間とロー区間のデューティ比が６０：４０と検出されたとすると、図３のステートマシン７１は「Ａ」ケースを受信して、ステートマシン７１は図４の０１０ビット状態で「Ａ」方向に増加された補正ビット０１１ビット状態を生成する。結局、デューティ補正ビットは、このような方式で連続的なフィードバックによりデューティ比が５０：５０に最大限に近接した値を維持するようにすることができる。図４は補正ビットが３ビットで構成された場合を示しており、ビットが増加して状態（Ｓｔａｔｅ）が増加するほど、５０：５０により近接した、細かな調整が可能となる。
【００４７】
図示されていないが、他の形態によるステートマシン７１は、図４に図示されたことと異なって、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。即ち、図４において、補正可能なビット範囲内の最大ビット状態から小さいビット状態に順次に降圧したり補正可能なビット範囲内の最小ビット状態から順次に昇圧する方式で補正ビットを生成することができる。例えば、図２bに図示されたように、ハイ区間とロー区間の比が３０：７０で、補正ビットが３ビットである場合、ロー区間を減らす方向、例えば図４の「Ｂ」方向に補正しなければならない。１００ビット状態で補正可能なビット状態は０１１、０１０、００１であるため、降圧方式の場合は０１１ビット状態から００１ビット状態に順に変わり、昇圧方式の場合は００１ビット状態から０１１状態に順に変わってフィードバックされ、デューティ比が５０：５０に近接した値を維持するようにすることができる。
【００４８】
また、図示されていないが、他の形態によるステートマシン７１は、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００４９】
また、図３のヒステリシス区間制御部７３は、ステートマシン７１により生成されたデューティ比補正ビットに応じて、矩形波の出力のためのヒステリシス区間の幅をフィードバック制御する。図５を参照して説明すると、ステートマシン７１により生成された補正ビットの変化は、シュミットトリガ回路３３が動作するヒステリシス区間、即ち、ＯＰ（動作点）及びＲＰ（解除点）のＤＣレベルの変化をもたらす可能性がある。図５で補正ビット１００を初期値とすると、１００に近接した値はヒステリシスが小さい場合である。換言すれば、ＶＣＭ（Ｖｏｌｔａｇｅ  Ｃｏｍｍｏｎ  Ｍｏｄｅ）を基準としてＯＰ／ＲＰが設定されるため、ＯＰ／ＲＰ間の差が小さい場合である。補正ビットが１００ビット状態から遠くなるほどヒステリシスの値が大きくなる。図５は図４に示したステートマシン７１の補正ビット毎のヒステリシス範囲を示している。
【００５０】
本実施形態によるホール素子の出力デューティ補正回路を適用したシステムのシミュレーション結果を図６ｂに示した。図６ｂに示したように、ホール素子の出力デューティ補正回路を適用したシステムのシミュレーション結果を説明すると、適用する前である図６ａの４３：５７から、図６ｂの４９：５１にデューティ比が改善することが分かる。図６ｂは、図３及び図４のステートマシン７１の補正ビットが３ビットである場合を示している。上述のようにデューティ比をより細かく補正することを所望する場合、補正ビットをさらに割り当てることにより、遥かに細かな調整が可能となる。
【００５１】
次に、図３を参照して、本発明の第２実施形態を説明する。この際、図３だけでなく、上述の第１実施形態によるホール素子の出力デューティ補正回路及び図１、図２ｂ、図４、図５及び図６ｂがともに参照されることができ、それにより重複される説明は省略する。
【００５２】
図３は本発明の他の実施形態によるホールセンサを概略的に示したブロック図である。
【００５３】
図３を参照すると、一形態によるホールセンサは、ホール素子１０と、増幅部３１と、シュミットトリガ回路３３と、デューティ検出部５０と、デューティ補正部７０と、を含んでなることができる。
【００５４】
この際、ホール素子１０は近接した磁界信号に応じて電圧信号を出力する。
【００５５】
図３の増幅部３１はホール素子１０の出力をアナログ増幅する。増幅部３１は差動増幅器からなることができる。図２ａに、ホール素子１０の出力がＮ倍にアナログ増幅されることが図示されている。
【００５６】
次に、図３のシュミットトリガ回路３３は、ヒステリシス区間に応じて増幅部３１の出力から矩形波を生成する。図２ａに、アナログ増幅信号がシュミットトリガ回路３３を経てヒステリシス区間に応じて矩形波信号として出力されることが図示されている。
【００５７】
次に、図３のデューティ検出部５０はシュミットトリガ回路３３により出力される矩形波のデューティ比を検出する。図２ｂを参照すると、一形態によるデューティ検出部５０は、矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出することができる。
【００５８】
次に、デューティ補正部７０は、デューティ検出部５０により検出されたデューティ比に応じて、シュミットトリガ回路３３にフィードバック補正信号を印加する。
【００５９】
図３を参照して具体的に説明すると、一形態によるデューティ補正部７０は、ステートマシン７１と、ヒステリシス区間制御部７３と、を含むことができる。この際、図３のステートマシン７１は、デューティ検出部５０により検出されたデューティ比に応じてデューティ比補正ビットを生成することができる。
【００６０】
さらに、図４を参照すると、一形態によるステートマシン７１は、検出されたデューティ比のハイ（ｈｉｇｈ）区間及びロー（ｌｏｗ）区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。
【００６１】
図示されていないが、他の形態によるステートマシン７１は、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。
【００６２】
さらに、図示されていないが、他の形態によるステートマシン７１は、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００６３】
次に、図３のヒステリシス区間制御部７３は、ステートマシン７１により生成されたデューティ比補正ビットに応じてヒステリシス区間の幅をフィードバック制御することができる。
【００６４】
次に、本発明の第３実施形態によるホール素子の出力デューティ補正方法を具体的に説明する。この際、上述の第１実施形態によるホール素子の出力デューティ補正回路、第２実施形態によるホールセンサ及び図１、図２ｂ、図３、図４、図５及び図６ｂがともに参照されることができ、これにより重複される説明は省略する。
【００６５】
図７は本発明の一実施形態によるホール素子の出力デューティ補正方法を概略的に示すフローチャートであり、図８は本発明の他の実施形態によるホール素子の出力デューティ補正方法を概略的に示すフローチャートである。
【００６６】
図７を参照すると、一形態によるホール素子の出力デューティ補正方法は、増幅及び出力段階（Ｓ１００）と、デューティ検出段階（Ｓ２００）と、デューティ補正段階（Ｓ３００）と、を含んでなることができる。
【００６７】
図７の増幅及び出力段階（Ｓ１００）では、ホール素子１０の出力を増幅し、増幅された信号を矩形波信号として出力する。図８を参照すると、増幅及び出力段階（Ｓ１１００）の前に、ホール素子１０は近接した磁界信号に応じて電圧信号を出力する（Ｓ９００）。
【００６８】
この際、図８を参照すると、一形態による増幅及び出力段階（Ｓ１１００）は、ホール素子１０の出力を受けてアナログ増幅する増幅段階（Ｓ１１１０）と、ヒステリシス区間に応じて、増幅段階（Ｓ１１１０）でアナログ増幅された信号出力からシュミットトリガ回路３３が矩形波信号を生成して出力する矩形波出力段階（Ｓ１１３０）と、を含むことができる。この際、増幅段階（Ｓ１１１０）は、例えば差動増幅器３１により行われることができる。
【００６９】
次に、図７のデューティ検出段階（Ｓ２００）では、増幅及び出力段階（Ｓ１００）で出力される矩形波のデューティ比を検出する。
【００７０】
この際、図２ｂ及び／または図８を参照すると、一形態によるデューティ検出段階（Ｓ１２００）では、矩形波出力の１周期の間に予め設定されたクロックに応じてハイ（ｈｉｇｈ）区間とロー（ｌｏｗ）区間をカウントしてデューティ比を算出することができる（Ｓ１２１０、Ｓ１２３０）。
【００７１】
次に、図７のデューティ補正段階（Ｓ３００）では、デューティ検出段階（Ｓ２００）で検出されたデューティ比に応じて、デューティ補正信号を増幅及び出力段階（Ｓ１００）にフィードバック印加する。
【００７２】
この際、図８を参照してより具体的に説明する。図８を参照すると、デューティ補正段階（Ｓ１３００）は、補正ビット生成段階（Ｓ１３１０）と、フィードバック補正段階（Ｓ１３３０）と、を含むことができる。
【００７３】
図８の補正ビット生成段階（Ｓ１３１０）では、デューティ検出段階（Ｓ１２００）で検出されたデューティ比に応じてデューティ比補正ビットを生成する。
【００７４】
この際、図４を参照すると、一形態による補正ビット生成段階（Ｓ１３１０）では、検出されたデューティ比のハイ区間及びロー区間の大きさ比較によって、補正可能なビット範囲内の中間に該当する補正ビットを生成することができる。
【００７５】
または、図示されていないが、他の形態による補正ビット生成段階（Ｓ１３１０）では、検出されたデューティ比に応じて、補正可能なビット範囲内で降圧または昇圧方式で補正ビットを生成することができる。
【００７６】
さらに、図示されていないが、他の形態による補正ビット生成段階（Ｓ１３１０）では、検出されたデューティ比のハイ区間とロー区間の比に相応する補正ビットを予め格納されたテーブルから算出することができる。
【００７７】
また、図８のフィードバック補正段階（Ｓ１３３０）では、補正ビット生成段階（Ｓ１３１０）で生成されたデューティ比補正ビットに応じて、ヒステリシス区間の幅を制御するフィードバック信号を増幅及び出力段階（Ｓ１１００）、より具体的には矩形波出力段階（Ｓ１１３０）に印加することができる。
【００７８】
以上、上述の実施形態及び添付図面は、本発明の範囲を制限するものではなく、本発明が属する当技術分野にて通常の知識を有する者の理解を容易にするために例示的に説明されたものである。また、上述の構成の多様な組み合わせによる実施形態が、上述の具体的な説明によって当業者に自明に具現されることができる。従って、本発明の多様な実施形態は、本発明の本質的な特徴を外れない範囲内で変形された形態に具現されることができ、本発明の範囲は特許請求範囲に記載された発明によって解釈されるべきであり、当技術分野にて通常の知識を有する者による多様な変更、代案、均等物を含む。
【符号の説明】
【００７９】
１０  ホール素子
３０  増幅及び出力部
３１  増幅部または差動増幅器
３３  シュミットトリガ回路
５０  デューティ検出部
７０  デューティ補正部
７１  ステートマシン
７３  ヒステリシス区間制御部
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６ａ】
2013195429.tif 000009
【図６ｂ】
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【図７】
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【図８】
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