(57)【要約】【課題】抵抗素子層の周辺の半導体基板などの電位の影響を受けて、抵抗値が変化することに起因する信号の歪みを抑えることが可能となる反転バッファ回路を提供する。【解決手段】この発明は、入力抵抗である第１の抵抗素子Ｒ１と帰還抵抗である第２の抵抗素子Ｒ２を含む反転バッファ回路である。第１の抵抗素子Ｒ１は、半導体基板に絶縁層を介して形成された第１抵抗素子層を備える。第２の抵抗素子Ｒ２は、一端が第１抵抗素子層の一端に接続され、半導体基板に絶縁層を介して形成された第２抵抗素子層と、第２抵抗素子層の下部又は上部に配置され第２抵抗素子層の他端の電位に基づく所定のバイアス電位でバイアスされる第１導電層とを備える。第１の抵抗素子Ｒ１の抵抗値と第２抵抗素子Ｒ２の抵抗値の抵抗比が１：ｘのとき（１≦ｘ）、前記所定のバイアス電位の電圧値は第２抵抗素子層の他端の電位に対して（ｘ＋１）／（２ｘ）倍とした。【選択図】図１
2013207413.tif 000002
【特許請求の範囲】
【請求項１】
入力抵抗素子および帰還抵抗素子を含む反転バッファ回路において、
半導体基板に絶縁層を介して形成された第１抵抗素子層を備える第１の抵抗素子と、
一端が前記第１抵抗素子層の一端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の他端の電位に基づく所定のバイアス電位でバイアスされる第１導電層と、を備える第２の抵抗素子と、を備え、
前記第１の抵抗素子および前記第２の抵抗素子は、前記入力抵抗素子および前記帰還抵抗素子のそれぞれのいずれかとし、
前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の抵抗比が１：ｘのとき（１≦ｘ）、前記所定のバイアス電位の電圧値は前記第２抵抗素子層の他端の電位に対して（ｘ＋１）／（２ｘ）倍であることを特徴とする反転バッファ回路。
【請求項２】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還抵抗素子と、を備え、
前記入力抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層を備える第１の抵抗素子からなり、
前記帰還抵抗素子は、一端が前記第１抵抗素子層の一端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の他端の電位に基づく所定のバイアス電位でバイアスされる第１導電層と、を備える第２の抵抗素子からなり、
前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の抵抗比が１：ｘのとき（１≦ｘ）、前記所定のバイアス電位の電圧値は前記第２抵抗素子層の他端の電位に対して（ｘ＋１）／（２ｘ）倍であることを特徴とする反転バッファ回路。
【請求項３】
入力信号が入力される信号入力端子と、
出力信号が出力される信号出力端子と、
負側入力端子、正側入力端子、および出力端子を有し、前記正側入力端子に基準電圧が印加されるオペアンプと、
前記信号入力端子と前記オペアンプの負側入力端子との間に接続される入力抵抗素子と、
一端が前記オペアンプの負側入力端子と接続され、他端が前記オペアンプの出力端子および前記信号出力端子に接続される帰還抵抗素子と、を備え、
前記帰還抵抗素子は、半導体基板に絶縁層を介して形成された第１抵抗素子層を備える第１の抵抗素子からなり、
前記入力抵抗素子は、一端が前記第１抵抗素子層の一端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の他端の電位に基づく所定のバイアス電位でバイアスされる第１導電層と、を備える第２の抵抗素子からなり、
前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の抵抗比が１：ｘのとき（１≦ｘ）、前記所定のバイアス電位の電圧値は前記第２抵抗素子層の他端の電位に対して（ｘ＋１）／（２ｘ）倍であることを特徴とする反転バッファ回路。
【請求項４】
前記所定のバイアス電位を出力する電圧制御回路を、さらに備えることを特徴とする請求項１乃至請求項３のうちの何れか１項に記載の反転バッファ回路。
【請求項５】
前記電圧制御回路は、
一端が前記第２抵抗素子層の他端に接続される第３抵抗素子と、
一端が前記第３抵抗素子の他端および前記第１導電層に接続され、他端に基準電圧が印加される第４抵抗素子と、
を備え、
前記第３抵抗素子の抵抗値と前記第４抵抗素子の抵抗値の抵抗比が（ｘ−１）／２：（ｘ＋１）／２であることを特徴とする請求項４に記載の反転バッファ回路。
【請求項６】
前記第２抵抗素子は複数の抵抗素子からなり、
前記複数の抵抗素子のうちの一部または全部を選択する複数の第１スイッチを備え、
前記複数の第１スイッチにより、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の抵抗比を可変することを特徴とする請求項５に記載の反転バッファ回路。
【請求項７】
前記第３抵抗素子は複数の抵抗素子からなり、
前記複数の抵抗素子のうちの一部または全部を選択する複数の第２スイッチを備え、
前記複数の第２スイッチにより、前記第３抵抗素子の抵抗値と前記第４抵抗素子の抵抗値の抵抗比を可変することを特徴とする請求項５に記載の反転バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を含む反転バッファ回路に関し、特にその抵抗素子の抵抗値の変化に起因する信号の歪みを抑えるようにした反転バッファ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成する。このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で極めて好ましいことではない。
しかしながら、半導体基板上に形成される抵抗素子は、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板等の電位と、抵抗素子の電位との電位差で空乏層の広がり状態が変わり、導電領域の幅が変わる。このため、抵抗素子の抵抗値が変化する。
【０００３】
半導体基板上に形成される抵抗素子では、抵抗素子の上面および下面からの抵抗値の変化は本質的に同等であるため、以下では下面からの変化のみを議論する。
いま、図９に示すように、半導体基板上に形成される抵抗素子の抵抗値Ｒと、その抵抗素子の下面の基板電位Ｖ０との関係は、以下の式で表される。
【０００４】
【数１】
2013207413.tif 000003
【０００５】
ここで、ＶＡおよびＶＢは抵抗素子の両端にそれぞれ印加される電圧、Ｒ０は抵抗素子の抵抗値の変化がない場合の理想的な抵抗値、ｋは基板電圧依存性の一次係数である。
このような、周辺の半導体基板等との電位によって、抵抗値が変化することを抑えるために、図１０に示すような特許文献１の半導体装置（抵抗素子）１０が知られている。
【０００６】
この半導体装置１０は、Ｐ型の半導体基板１１に形成されたＮ型の島領域１２の主面に、Ｐ型の拡散領域１３が形成されている。この表面に、高電位電圧を印加する第１の電極１４と低電位電圧を印加する第２の電極１５とを設けると共に、Ｐ型の拡散領域１３の表面の外側の島領域１２の表面に高電位電圧を印加する第３の電極１６と低電位電圧を印加する第４の電極１７とを設けている。
これにより、半導体装置１０は、島領域１２の電位分布が、Ｐ型の拡散領域１３の電位分布に沿うように構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１９０７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために、図１１に示すような抵抗素子２０が考えられる。
この抵抗素子２０は、半導体基板２４上に、第１の電極２１及び第２の電極２２を有する抵抗素子層２３が形成されている。第１の電極２１の電位によってバイアスされた第１の導電層２５と、第２の電極２２の電位によってバイアスされた第２の導電層２６とで、抵抗素子層２３の下部が均等に覆われている。このように、両端をバイアスされた抵抗素子層２３の下部又は上部の少なくとも一方を覆う第１の導電層２５及び第２の導電層２６によって、抵抗素子層２３の周辺の半導体基板２４等との電圧差による抵抗値の変化を相殺することで、抵抗値の変化を抑える。
【０００９】
例えば、半導体基板２４をＰ型基板とし、第１の導電層２５および第２の導電層２６はＮウェルとよばれる不純物濃度の薄いＮ型の拡散層とした時、抵抗素子２０には半導体基板２４の電位以上の電圧を印加することが可能である。
また、図１２に示すように、半導体基板２４をＰ型基板とし、電源電圧ＶＤＤが印加されたＮ−ウェル２４ａにより、第１の導電層２５および第２の導電層２６を半導体基板２４から分離した時、抵抗素子には電源電圧以下の電圧を印加することが可能である。
【００１０】
図１３は、図１１、図１２に示す抵抗素子２０を用いた一般的な反転バッファ回路４０の構成の回路図である。
反転バッファ回路４０は、オペアンプ（演算増幅器）４１と、抵抗素子２０からなる抵抗素子Ｒ１０、Ｒ２０とを用いて構成されている。また、抵抗素子Ｒ１０、Ｒ２０は、その周囲の半導体基板等との電位によって抵抗値が変わらない。このため、反転バッファ回路４０は、入力信号が高い電圧の場合と低い電圧の場合とでゲインが同じであり、出力に歪みが発生しない。
【００１１】
しかしながら、上記の反転バッファ回路４０では、図１１、図１２に示す抵抗素子２０を使用している。このため、半導体基板２４をＰ型基板とした時、第１の導電層２５および第２の導電層２６と半導体基板２４間、もしくは電源電圧ＶＤＤが印加されたＮ−ウェル２４ａ間の接合容量を介して、基板電圧、または電源電圧に重畳したノイズが、高インピーダンスノードとなるオペアンプ４１の負入力端子（−）において、信号電圧に重畳してしまうことがある。
【００１２】
また、第１の導電層２５および第２の導電層２６を電気的に分離するために、抵抗素子層２３のみの面積に比べ、抵抗素子２０全体の面積は増大し、反転バッファ回路４０のレイアウト面積が増大する。
そこで、本発明は、上記の課題に鑑み、抵抗素子層の周辺の半導体基板などの電位の影響を受けて、抵抗値が変化することに起因する信号の歪みを抑えることが可能となる反転バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明は以下のような構成からなる。
本発明の一態様は、入力抵抗素子および帰還抵抗素子を含む反転バッファ回路において、半導体基板に絶縁層を介して形成された第１抵抗素子層を備える第１の抵抗素子と、一端が前記第１抵抗素子層の一端に接続され、前記半導体基板に絶縁層を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配置され前記第２抵抗素子層の他端の電位に基づく所定のバイアス電位でバイアスされる第１導電層と、を備える第２の抵抗素子と、を備え、前記第１の抵抗素子および前記第２の抵抗素子は、前記入力抵抗素子および前記帰還抵抗素子のそれぞれのいずれかとし、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値の抵抗比が１：ｘのとき（１≦ｘ）、前記所定のバイアス電位の電圧値は前記第２抵抗素子層の他端の電位に対して（ｘ＋１）／（２ｘ）倍であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、基板電圧、または電源電圧に重畳したノイズの信号に対する経路を追加することなく、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みを抑えることができる反転バッファ回路などの提供が可能となる。
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積増大分が抑制される。
【図面の簡単な説明】
【００１５】
【図１】本発明の反転バッファ回路の第１実施形態の構成を示す回路図である。
【図２】図１に示す電圧制御回路の構成を示す回路図である。
【図３】図１に示す抵抗素子群の構成を示す平面図（上面図）である。
【図４】図３のＡ−Ａ線の断面図である。
【図５】本発明の反転バッファ回路の第２実施形態の構成を示す回路図である。
【図６】本発明の反転バッファ回路の第３実施形態の構成を示す回路図である。
【図７】図６に示す抵抗素子群の構成を示す平面図である。
【図８】図７のＡ−Ａ線の断面図である。
【図９】半導体基板上に形成される抵抗素子の抵抗値と、その抵抗素子の下面の電位との関係を説明する図である。
【図１０】従来の抵抗素子の断面図である。
【図１１】半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために考えられる抵抗素子の断面図である。
【図１２】半導体基板に抵抗素子を形成する場合に、抵抗素子の下面の電位によって抵抗値が変化することを抑えるために考えられる他の抵抗素子の断面図である。
【図１３】図１１、図１２に示す抵抗素子を用いた従来の反転バッファ回路の回路図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施形態について説明する。
（第１実施形態〕
図１は、本発明の反転バッファ回路の第１実施形態の構成を示す回路図である。
この第１実施形態に係る反転バッファ回路１００は、図１に示すように、信号入力端子１０１と、信号出力端子１０２と、オペアンプ３００と、２つの抵抗素子Ｒ１、Ｒ２からなる抵抗素子群２００と、電圧制御回路４００と、を備えている。
【００１７】
信号入力端子１０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子１０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子１０２に接続されている。
【００１８】
抵抗素子群２００は、図１に示すように、２つの抵抗素子Ｒ１、Ｒ２を備え、これらは直列に接続されている。そして、抵抗素子Ｒ１、Ｒ２の抵抗値は、実数ｘ（１≦ｘ）を用いて、１：ｘの比となっている（図１参照）。また、図１の抵抗素子群２００において、Ｎ１〜Ｎ４のそれぞれはノードを示す。
抵抗素子Ｒ１は、入力抵抗素子として機能し、信号入力端子１０１とオペアンプ３００の負側入力端子（−）との間に接続されている。
【００１９】
抵抗素子Ｒ２は、帰還抵抗素子として機能し、その一端であるノードＮ２側がオペアンプ３００の負側入力端子（−）に接続され、その他端であるノードＮ３側がオペアンプ３００の出力端子および信号出力端子１０２に接続されている。
このような構成の反転バッファ回路１００は、入力抵抗にあたる抵抗素子Ｒ１と、帰還抵抗にあたる抵抗素子Ｒ２の抵抗比が１：ｘとなるため、コモン電圧がＶＣＯＭの入力電圧ＶＩＮを増幅率ｘ（１≦ｘ）に増幅させる電子回路である。
【００２０】
さらに、抵抗素子Ｒ２は、その下部に図４に示すような導電層２０５が設けられている。そして、その導電層２０５に係るノードＮ４は、電圧制御回路４００から出力される所定のバイアス電位で、バイアスされるようになっている。
電圧制御回路４００は、入力端子ＩＮにノードＮ３の電圧が入力し、この入力電圧に基づいて出力電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２の下部の導電層２０５に出力する。すなわち、電圧制御回路４００は、反転バッファ回路１００の増幅率がｘのときに、入力端子ＩＮの入力電圧（信号出力端子１０２の出力電圧ＶＯＵＴ）を基に、コモン電圧ＶＣＯＭを基準として、（ｘ＋１）／（２ｘ）倍の電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２の下部の導電層２０５に出力する回路である。
【００２１】
このため、電圧制御回路４００は、例えば図２に示すように、入力端子ＩＮと、出力端子ＯＵＴと、２つ抵抗素子Ｒ４０１、Ｒ４０２と、を備えている。
入力端子ＩＮは、抵抗素子Ｒ２のノードＮ３側と接続されている。出力端子ＯＵＴは、導電層２０５に接続されている。抵抗素子Ｒ４０１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続されている。抵抗素子Ｒ４０１は、その一端側が出力端子ＯＵＴに接続され、その他端側にはコモン電圧ＶＣＯＭが印加される。抵抗素子Ｒ４０１とＲ４０２の抵抗値の比は、（ｘ−１）／２：（ｘ＋１）／２である。
【００２２】
次に、図１に示す抵抗素子群２００の具体的な構成について、図３および図４を参照して説明する。図３は抵抗素子群２００を上方から見た平面図であり、図４は図３のＡ−Ａ線の断面図である。
抵抗素子群２００は、図３および図４に示すように、２つの抵抗素子Ｒ１、Ｒ２からなり、これらは半導体基板であるＰ型基板２０８上に形成される。
【００２３】
抵抗素子Ｒ１は、ポリシリコンなどからなる抵抗素子層２０１などにより構成される。抵抗素子層２０１は、Ｐ型基板２０８上に、絶縁層である酸化シリコン（ＳｉＯ２）等の層間絶縁膜２０３を介して形成される。抵抗素子２０１のノードＮ１側は、信号入力端子１０１に接続される。
抵抗素子Ｒ２は、ポリシリコンからなる抵抗素子層２０２と、抵抗素子層２０２の下部に配置されバイアス電位が印加される導電層２０５と、を備えている。抵抗素子層２０２のノードＮ２側は、抵抗素子層２０１のノードＮ２側と接続される。抵抗素子層２０２のノードＮ３側は、電圧制御回路４００の入力端子ＩＮおよび信号出力端子１０２にそれぞれ接続される。
【００２４】
抵抗素子層２０２は、Ｐ型基板２０８上に、酸化シリコン等の層間絶縁膜２０４を介して形成される。導電層２０５は、抵抗素子層２０２の下部に配置され、Ｐ−ウェルからなる。また、導電層２０５は、不純物濃度の薄いＮ型の拡散層（Ｎ−ウェル）２０７によりＰ型基板２０８から分離されている。さらに、導電層２０５には、Ｐ＋とよばれる不純物濃度の濃いＰ型の拡散層２０６が形成されている。導電層２０５は、拡散層２０６により電圧制御回路４００の出力端子ＯＵＴと接続される。
【００２５】
このような構成の抵抗素子群２００では、抵抗素子Ｒ１は、抵抗素子層２０１の下部に、層間絶縁膜２０３を介して、ＶＳＳに接地されたＰ型基板２０８を備えている。また、抵抗素子Ｒ２は、抵抗素子層２０２の下部に、層間絶縁膜２０４を介して導電層２０５を備えている。そして、導電層２０５には、電圧制御回路４００の出力端子ＯＵＴからの出力電圧がバイアス電圧として印加される。
【００２６】
なお、図３および図４に示す抵抗素子群２００は、抵抗素子層２０２の下部に導電層２０５を配置するようにしたが、これに代えて抵抗素子層２０２の上部に導電層を配置するようにしても良い。この場合には、導電層は、抵抗素子層２０２の上部に層間絶縁体を介して配置される。この点の置き換えについては、後述の実施形態の抵抗素子群についても同様である。
【００２７】
次に、反転バッファ回路１００の信号入力端子１０１に入力電圧ＶＩＮが印加された時、信号出力端子１０２からの出力電圧ＶＯＵＴにおいて、抵抗素子の基板電圧依存性が相殺され、信号に歪が生成しないことを以下に説明する。
いま、ノードＮ１の印加電圧（Ｖ１）を、Ｖ（Ｎ１）＝ＶＩＮ＋ＶＣＯＭとした時、抵抗値の基板電圧依存性による微小な変化を無視すると、ノードＮ２〜Ｎ４の各電圧はＶ（Ｎ２）、Ｖ（Ｎ３）、Ｖ（Ｎ４）は以下のようになる。
【００２８】
Ｖ（Ｎ２）＝ＶＣＯＭ
Ｖ（Ｎ３）＝−ｘＶＩＮ＋ＶＣＯＭ
Ｖ（Ｎ４）＝−｛（ｘ＋１）／２｝ＶＩＮ＋ＶＣＯＭ
このとき、抵抗素子Ｒ１の理想的な抵抗値Ｒとした時、抵抗素子Ｒ２の理想的な抵抗値はｘＲとなるので、以下のようになる。
【００２９】
【数２】
2013207413.tif 000004
【００３０】
なお、抵抗値の基板電圧依存性による微小な変化による各ノードの微小な電圧変化を無視することは、上記の数２の式において微小量ｋに対する高次の項を無視することと等価であり、通常問題とならない。
続いて、この抵抗値を用いて、反転バッファ回路１００の伝達関数を微小量ｋに対して一次の範囲で求めると、次のようになる。
【００３１】
【数３】
2013207413.tif 000005
【００３２】
すなわち、第１実施形態に係る反転バッファ回路１００は、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませないことを意味する。
また、高インピーダンスノードにあたるノードＮ２に、余分な寄生容量がつくことはないため、基板電圧、または電源電圧に重畳したノイズが、本発明を原因として、信号電圧に重畳してしまうことはない。
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積増大分が抑制される。
【００３３】
（第２実施形態〕
図５は、本発明の反転バッファ回路の第２実施形態の構成を示す回路図である。
この第２実施形態に係る反転バッファ回路５００は、図５に示すように、信号入力端子５０１と、信号出力端子５０２と、オペアンプ３００と、２つの抵抗素子Ｒ１、Ｒ２からなる抵抗素子群２００と、電圧制御回路４００と、を備えている。
【００３４】
信号入力端子５０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子５０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子５０２に接続されている。
【００３５】
抵抗素子群２００は、図１、図３および図４に示す抵抗素子群２００と同様に構成される。ただし、抵抗素子Ｒ２は、入力抵抗素子として機能するので、信号入力端子５０１とオペアンプ３００の負側入力端子（−）との間に接続されている。また、抵抗素子Ｒ１は、帰還抵抗素子として機能し、その一端であるノードＮ２側がオペアンプ３００の負側入力端子（−）に接続され、その他端であるノードＮ１側がオペアンプ３００の出力端子および信号出力端子５０２に接続されている。
【００３６】
抵抗素子Ｒ２は、その下部に図４に示すような導電層２０５が設けられている。そして、その導電層２０５に係るノードＮ４は、電圧制御回路４００の出力端子ＯＵＴから出力される所定のバイアス電位で、バイアスされるようになっている。
電圧制御回路４００は、入力端子ＩＮにノードＮ３の電圧（入力信号端子５０１の入力電圧ＶＩＮ）が入力し、この入力電圧に基づいて出力電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２の下部の導電層２０５に出力する。ここで、電圧制御回路４００は、図２のように構成するので、その説明は省略する。
【００３７】
このような構成からなる反転バッファ回路５００は、帰還抵抗にあたる抵抗素子Ｒ１と、入力抵抗にあたる抵抗素子Ｒ２の抵抗比がｘ：１となるため、コモン電圧がＶＣＯＭで入力信号を減衰率１／ｘ（１≦ｘ）に減衰させる電子回路となる。
また、電圧制御回路４００は、入力端子ＩＮの入力電圧（信号入力端子５０１の入力電圧ＶＩＮ）を基に、コモン電圧ＶＣＯＭを基準として、（ｘ＋１）／（２ｘ）倍の電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２の下部の導電層２０５に出力する。
【００３８】
この時、反転バッファ回路５００は、図１に示す反転バッファ回路１００と同様に、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
また、高インピーダンスノードにあたるノードＮ２に、余分な寄生容量がつくことはないため、基板電圧、または電源電圧に重畳したノイズが、信号電圧に重畳してしまうことはない。
さらに、導電層により抵抗素子層の下部又は上部の電位を制御する箇所が減少するため、導電層分離に伴うレイアウト面積の増大分が抑制される。
【００３９】
（第３実施形態〕
図６は、本発明の反転バッファ回路の第３実施形態の構成を示す回路図である。
この第３実施形態に係る反転バッファ回路６００は、図６に示すように、信号入力端子６０１と、信号出力端子６０２と、オペアンプ３００と、抵抗素子群７００と、半導体スイッチＳＷ１〜ＳＷ３と、電圧制御回路４００ａとを備え、スイッチＳＷ１〜ＳＷ３の使用により増幅率が可変できるようになっている。
【００４０】
信号入力端子６０１には、入力信号である入力電圧ＶＩＮが供給される。信号出力端子６０２からは、出力信号である出力電圧ＶＯＵＴが出力される。
オペアンプ３００は、負側入力端子（−）、正側入力端子（＋）、および出力端子を有する。オペアンプ３００の正側入力端子（＋）には基準電圧（コモン電圧）ＶＣＯＭが印加され、オペアンプ３００の出力端子は信号出力端子６０２に接続されている。
【００４１】
抵抗素子群７００は、１つの抵抗素子Ｒ１と、３つの抵抗素子Ｒ２〜Ｒ４とを備えている。そして、抵抗素子群７００は、図６に示すように、ノードＮ１〜Ｎ７を有する。また、抵抗素子群９００の抵抗素子Ｒ１〜Ｒ６の抵抗比は、以下の関係にある。
Ｒ１：Ｒ２：Ｒ３：Ｒ４＝１：２：１：１
抵抗素子Ｒ１は、入力抵抗素子として機能し、信号入力端子６０１とオペアンプ３００の負側入力端子（−）との間に接続されている。
【００４２】
抵抗素子Ｒ２〜Ｒ４は、帰還抵抗素子として機能し、直列に接続されている。そして、スイッチＳＷ１〜ＳＷ３の使用により、その抵抗素子Ｒ２〜Ｒ４のうちの全部または一部を選択し、この選択した抵抗素子をオペアンプ３００の負側入力端子（−）と出力端子との間に接続自在になっている。
このため、抵抗素子Ｒ２の一端であるノードＮ３は、スイッチＳＷ３を介してオペアンプの負側入力端子（−）に接続されている。また、抵抗素子Ｒ２、Ｒ３の共通接続点であるノードＮ４と抵抗素子Ｒ３、Ｒ４の共通接続点であるノードＮ５は、スイッチＳＷ２、ＳＷ１を介してオペアンプの負側入力端子（−）にそれぞれ接続されている。さらに、抵抗素子Ｒ４の一端であるノードＮ６は、オペアンプ３００の出力端子および信号出力端子６０２に接続されている。
【００４３】
さらに、抵抗素子Ｒ２〜Ｒ４のそれぞれは、その下部に図８に示すような共通の導電層７０５が設けられている。そして、導電層７０５の一端のノードＮ７は、電圧制御回路４００ａから出力される所定のバイアス電位により、バイアスされるようになっている。
電圧制御回路４００ａは、入力端子ＩＮにノードＮ６の電圧を入力し、この入力電圧に基づいて出力電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２〜Ｒ４の下部の各導電層７０５に出力する。すなわち、電圧制御回路４００ａは、入力端子ＩＮの入力電圧（信号出力端子６０２の出力電圧ＶＯＵＴ）を基に、コモン電圧ＶＣＯＭを基準として、所望の電圧を生成し、この生成電圧を出力端子ＯＵＴから抵抗素子Ｒ２〜Ｒ４の下部の導電層７０５に出力する回路である。
【００４４】
このため、電圧制御回路４００ａは、例えば図６に示すように、入力端子ＩＮと、出力端子ＯＵＴと、３つ抵抗素子Ｒ４０１〜R４０３と、３つの半導体スイッチＳＷ４〜ＳＷ６を備えている。
入力端子ＩＮは、抵抗素子Ｒ４の一端であるノードＮ６と接続されている。出力端子ＯＵＴは、抵抗素子Ｒ２〜Ｒ４の下部の共通の導電層７０５に接続されている。
【００４５】
３つの抵抗素子Ｒ４０１〜Ｒ４０３は、直列に接続され、この直列回路の一端は入力端子ＩＮに接続され、直列回路の他端にはコモン電圧ＶＣＯＭが印加される。抵抗素子Ｒ４０１、Ｒ４０２、Ｒ４０３の抵抗比は、２：１：５である。
スイッチＳＷ４は、その一端が抵抗素子Ｒ４０１の一端に接続され、その他端が出力端子ＯＵＴに接続されている。スイッチＳＷ５は、その一端が抵抗素子Ｒ４０１、Ｒ４０２の共通接続部であるノードＮ８に接続され、その他端が出力端子ＯＵＴに接続されている。スイッチＳＷ６は、その一端が抵抗素子Ｒ４０２、Ｒ４０３の共通接続部であるノードＮ９に接続され、その他端が出力端子ＯＵＴに接続されている。
【００４６】
次に、図６に示す抵抗素子群７００の具体的な構成について、図７および図８を参照して説明する。図７は抵抗素子群７００の平面図であり、図８は図７のＡ−Ａ線の断面図である。
抵抗素子群７００は、図７および図８に示すように、４つの抵抗素子Ｒ１〜Ｒ４からなり、これらは半導体基板であるＰ型基板７０８上に形成される。
【００４７】
抵抗素子Ｒ１は、ポリシリコンからなる抵抗素子層７０１により構成される。抵抗素子層７０１は、Ｐ型基板７０８上に、絶縁層である酸化シリコン（ＳｉＯ２）等の層間絶縁膜７０３を介して形成される。抵抗素子層７０１のノードＮ１側は、信号入力端子６０１に接続される。
抵抗素子Ｒ２〜Ｒ４のそれぞれは、ポリシリコンからなる抵抗素子層７０２と、抵抗素子層７０２の下部に配置されバイアス電位が印加される共通の導電層７０５とを備えている。各抗素子層７０２は、Ｐ型基板７０８上に、酸化シリコン等の層間絶縁膜７０４を介して形成される。導電層７０５は、３つの抵抗素子層７０２の下部に配置され、Ｐ−ウェルからなる。また、導電層７０５は、不純物濃度の薄いＮ型の拡散層（Ｎ−ウェル）７０７によりＰ型基板７０８から分離されている。さらに、導電層７０５には、Ｐ＋とよばれる不純物濃度の濃いＰ型の拡散層７０６が形成されている。
【００４８】
抵抗素子Ｒ２〜Ｒ４に係る３つの抵抗素子層７０２は、ノードＮ４、Ｎ５によって直列に接続されている。また、抵抗素子Ｒ２〜Ｒ４に係る共通の導電層７０５は、ノード７に接続されている。さらに、抵抗素子Ｒ４に係る抵抗素子層７０２のノードＮ６側は、電圧制御回路４００ａの入力端子ＩＮおよび信号出力端子６０２に接続される。
このような構成の抵抗素子群７００では、抵抗素子Ｒ１は、抵抗素子層７０１の下部に、層間絶縁膜７０３を介して、ＶＳＳに接地されたＰ型基板７０８を備えている。また、抵抗素子Ｒ２〜Ｒ４のそれぞれは、抵抗素子層７０２の下部に、層間絶縁膜７０４を介して導電層７０５を備えている。そして、導電層７０５には、電圧制御回路４００ａの出力端子ＯＵＴからの出力電圧がバイアス電圧として印加される。
【００４９】
次に、この第３実施形態の動作例について、図９を参照して説明する。
この第３実施形態では、スイッチＳＷ１をオンにすることにより抵抗素子Ｒ４を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。同様に、スイッチＳＷ２をオンにすることにより抵抗素子Ｒ３、Ｒ４を帰還抵抗として選択し、スイッチＳＷ３をオンにすることにより抵抗素子Ｒ２〜Ｒ４を帰還抵抗として選択し、これをオペアンプ３００の負側入力端子（−）と出力端子との間に接続できる。
【００５０】
このため、この第３実施形態は、ＳＷ１〜ＳＷ３を選択的にオンすることにより、入力抵抗にあたる抵抗素子Ｒ１と、帰還抵抗にあたる抵抗素子Ｒ２〜Ｒ４との比を、１：１、１：２、１：４と変化させ、入力信号である入力電圧ＶＩＮの増幅率を１倍、２倍、４倍に変化させることができる、反転バッファ回路あるいは電子ボリューム回路として機能する。
【００５１】
また、このときには、第３実施形態では、半導体スイッチＳＷ４〜ＳＷ６を適切に制御することで、すべての増幅率において、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生しないので、以下にこれについて説明する。
まず、増幅率が１倍の時、スイッチＳＷ１、ＳＷ４をオンにし、スイッチはＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６はオフにする。この時、反転バッファ回路６００は、図１の反転バッファ回路１００の増幅率ｘが１の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
【００５２】
次に、増幅率が２倍の時、スイッチＳＷ２、ＳＷ５をオンにし、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６はオフにする。この時、反転バッファ回路６００は、図１の反転バッファ回路１００の増幅率ｘが２の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
さらに、増幅率が４倍の時、半導体スイッチＳＷ３、ＳＷ６をオンにし、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５はオフにする。この時、反転バッファ回路６００は、図１の反転バッファ回路１００の増幅率ｘが４の時と等価なため、入力電圧ＶＩＮによって、出力電圧ＶＯＵＴにおける伝達関数は変化せず、信号を歪ませない。
【００５３】
以上のように、第３実施形態に係る反転バッファ回路６００では、各増幅率に対し帰還抵抗の下部の電位を、電圧制御回路４００ａによる適切な電圧でバイアスするようにした。このため、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生するのを防止できる。
【００５４】
また、図６の反転バッファ回路６００において、ゲイン設定を増やす場合には、その帰還抵抗素子群の全体の下部の電位を、電圧制御回路によって適切な電圧に制御すればよい。この時、各ゲインに応じて、帰還抵抗の下部の導電層を分離する必要がないため、面積の増大を最小限に抑えることができる。
なお、ゲイン設定が多数の時は、帰還抵抗素子群の下部の導電層の電圧制御は必ずしも全ゲイン設定に対して行わなくてもよい。設定したゲインに対して、比較的近いゲイン設定における出力電圧に対する電圧を抵抗下部に印加しても一定の効果が期待できるため、半導体スイッチおよびそれに伴う配線を省略することができる。
【００５５】
また、第３実施形態に係る反転バッファ回路６００おいて、抵抗素子群７００の抵抗素子Ｒ２〜Ｒ４を入力抵抗とし、抵抗素子Ｒ１を帰還抵抗とすれば、任意の減衰率を有する反転バッファ回路を実現できる。
この場合には、任意の減衰率に対し、入力抵抗の下部電位を、電圧制御回路４００ａによる適切な電圧でバイアスすることにより、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位の影響を受けて、抵抗値が変化することに起因した信号の歪みの発生を防止できる。
【産業上の利用可能性】
【００５６】
本発明の反転バッファ回路は、バッファ回路が必要な各種の電子機器に適用することができる。
【符号の説明】
【００５７】
Ｒ１〜Ｒ４、Ｒ４０１〜Ｒ４０３  抵抗素子
ＳＷ１〜ＳＷ６  半導体スイッチ（スイッチ）
１００、５００、６００  反転バッファ回路
１０１、５０１、６０１  信号入力端子
１０２、５０２、６０２  信号出力端子
２００、７００  抵抗素子群
２０１、２０２、７０１、７０２  抵抗素子層
２０３、２０４、７０３、７０４  絶縁層
２０５、７０５  導電層
２０８、７０８  Ｐ型基板（半導体基板）
３００  オペアンプ
４００、４００ａ  電圧制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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