(57)【要約】【課題】オフセットの改善と、アンプの動作の安定とを両立させる。【解決手段】２つの入力信号の差分を検出する入力段２と、浮遊電流Ｉ３により駆動され、前記入力段２により検出された差分を増幅する中間段３と、前記中間段３により増幅された信号を出力する出力段４と、前記出力段４から出力される信号の変動が所定の許容範囲内に収束するセトリングタイムの経過後に、前記浮遊電流Ｉ３を前記セトリングタイムの経過前の値より減少させる電流制御手段とを備える。【選択図】図１
2013207556.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の差分を検出する入力段と、
浮遊電流により駆動され、前記入力段により検出された差分を増幅する中間段と、
前記中間段により増幅された信号を出力する出力段と、
前記出力段から出力される信号の変動が所定の許容範囲内に収束するセトリングタイムの経過後に、前記浮遊電流を前記セトリングタイムの経過前の値より減少させる電流制御手段と、
を備える差動増幅回路。
【請求項２】
前記電流制御手段は、前記セトリングタイムの経過後に、前記入力段を駆動する差動電流を前記セトリングタイムの経過前の値より増加させる、
請求項１に記載の差動増幅回路。
【請求項３】
前記中間段は、前記浮遊電流を発生させる浮遊電流源を備え、
前記電流制御手段は、所定の回路により生成され前記セトリングタイムが経過したことを示す制御信号が入力された場合に、前記浮遊電流が減少するように前記浮遊電流源を制御する回路である、
請求項１に記載の差動増幅回路。
【請求項４】
前記入力段は、前記差動電流を発生させる差動電流源を備え、
前記電流制御手段は、所定の回路により生成され前記セトリングタイムが経過したことを示す制御信号が入力された場合に、前記差動電流が減少するように前記差動電流源を制御する回路、
請求項２に記載の差動増幅回路。
【請求項５】
前記浮遊電流の発生源を備えず、
前記電流制御手段は、所定の回路により生成されるバイアス信号の変化に応じて前記浮遊電流を変化させる回路である、
請求項１に記載の差動増幅回路。
【請求項６】
前記差動電流の発生源を備えず、
前記電流制御手段は、所定の回路により生成されるバイアス信号の変化に応じて前記差動電流を変化させる回路である、
請求項２に記載の差動増幅回路。
【請求項７】
前記入力段は、前記入力信号の差動を検出する第１の差動対と、前記入力信号の差動を検出する第２の差動対とを備え、
前記中間段は、前記第１の差動対により検出された差分を入力する第１のカレントミラーと、前記第１の差動対により検出された差分を入力する第１のカスコード段と、前記第２の差動対により検出された差分を入力する第２のカレントミラーと、前記第２の差動対により検出された差分を入力する第２のカスコード段とを備える、
請求項１〜６のいずれか１項に記載の差動増幅回路。
【請求項８】
請求項１〜７のいずれか１項に記載の差動増幅回路から出力される電圧を液晶パネルの画素に供給する液晶ドライバ。
【請求項９】
請求項３又は４に記載の差動増幅回路から出力される電圧を液晶パネルの画素に供給する液晶ドライバであって、
前記制御信号を生成する制御信号生成回路を備える、
を備える液晶ドライバ。
【請求項１０】
請求項５又は６に記載の差動増幅回路から出力される電圧を液晶パネルの画素に供給する液晶ドライバであって、
前記セトリングタイムの経過を示す制御信号を生成する制御信号生成回路と、
前記バイアス信号を生成し、前記制御信号が検出に応じて前記バイアス信号を変化させるバイアス信号生成回路と、
を備える液晶ドライバ。
【請求項１１】
前記制御信号生成回路は、予め設定された前記セトリングタイムに応じて前記制御信号を生成する、
請求項９又は１０に記載の液晶ドライバ。
【請求項１２】
前記制御信号生成回路は、前記出力段から出力される信号の変動を監視することにより前記セトリングタイムの経過を検出する、
請求項９又は１０に記載の液晶ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
液晶ドライバ等に用いられる差動増幅回路（以下、アンプと称する）に関し、特に出力オフセットを防止するための技術に関するものである。
【背景技術】
【０００２】
液晶パネルの画素に所定の電圧を供給するデータ線（ソース線）駆動用ドライバにおいては、通常、ボルテージフォロア構成を有するアンプが用いられる。このようなアンプにおいては、これを構成するＩＣの製造上のばらつきに起因する出力のオフセットが問題となる。
【０００３】
図１３は、従来のデータ線駆動用ドライバ１０１の構成を例示している。ドライバ１０１は、アドレスセレクタ１１１、ラッチ１１２、レベルシフタ１１３、γ回路１１４、デコーダ１１５、アンプ１１６、及びバイアス回路１２１を有する。アドレスセレクタ１１１は、ＣＬＫに同期して駆動するデータ線のアドレスを指定する。ラッチ１１２は、指定されたアドレスのＲＧＢデータをＳＴＢに同期してレベルシフタ１１３へ出力する。デコーダ１１５は、ラッチ１１２の出力に合わせた階調をγ回路１１４から選択してアンプ１１６に出力する。バイアス回路１２１は、複数のアンプ１１６から構成されるアンプ部１２０にバイアスバスを介してバイアス信号を供給する。バイアス信号は、各アンプ１１６に共通に供給される。
【０００４】
また、特許文献１において、現在液晶ドライバの出力アンプとして広く用いられている、いわゆるレール・トゥ・レールのオペアンプが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−３２６５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に示されるようなアンプをボルテージフォロワとして使用する際には、入力差動テール電流（入力段の差動電流）よりも中間段電流（浮遊電流）が多くなるような電流設計をする必要がある。しかしながら、浮遊電流が少ない場合、大振幅動作をした時に中間段の電流が全て入力段に流れ込み、中間段を駆動するための電流が一時的になくなる現象が生ずる。その結果、アンプの動作が不安定となり、正常な出力ができなくなる場合がある。
【０００７】
差動増幅回路のオフセットに関する周知の理論式（後述する式（１）〜（４））によれば、上記オフセットを小さくするためには、入力段の差動電流を増やし、中間段の浮遊電流を少なくすることが有効であることがわかる。しかしながら、上記特許文献１に開示されるようにアンプにおいて浮遊電流を減少させると、上記のように大振幅動作時におけるアンプ出力が不安定となる。即ち、アンプの電流設計において、オフセットの改善と大振幅動作時の安定性とはトレードオフの関係にあり、この関係が電流設計を困難にしている。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、２つの入力信号の差分を検出する入力段と、浮遊電流により駆動され、前記入力段により検出された差分を増幅する中間段と、前記中間段により増幅された信号を出力する出力段と、前記出力段から出力される信号の変動が所定の許容範囲内に収束するセトリングタイムの経過後に、前記浮遊電流を前記セトリングタイムの経過前の値より減少させる電流制御手段とを備える差動増幅回路である。
【０００９】
本発明の第２の態様は、上記差動増幅回路から出力される電圧を液晶パネルの画素に供給する液晶ドライバである。
【００１０】
上記態様によれば、オフセットの改善に有効な浮遊電流の減少が、セトリングタイムの経過後、即ちアンプ出力が安定した後に行われる。
【発明の効果】
【００１１】
本発明によれば、中間段を駆動する浮遊電流の減少によるオフセットの改善と、セトリングタイム経過前におけるアンプの動作の安定とを両立させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係るアンプの構成を示す図である。
【図２】実施の形態１に係るデータ線駆動用ドライバの構成を示す図である。
【図３】実施の形態１に係るアンプの具体的構成を示す図である。
【図４】実施の形態１に係るバイアス回路の構成を示す図である。
【図５】実施の形態１に係るデータ線駆動用ドライバにおけるタイミングチャートを示す図である。
【図６】一般的且つ基本的な差動増幅回路の構成を例示する図である。
【図７】本発明の実施の形態２に係るデータ線駆動用ドライバの構成を示す図である。
【図８】実施の形態２に係るバイアス回路の具体的構成を示す図である。
【図９】本発明の実施の形態３に係るバイアス回路の具体的構成を示す図である。
【図１０】本発明の実施の形態４に係るアンプの具体的構成を示す図である。
【図１１】本発明の実施の形態５に係るデータ線駆動用ドライバの構成を示す図である。
【図１２】実施の形態５に係るバイアス回路の構成を示す図である。
【図１３】従来のデータ線駆動用ドライバの構成を示す図である。
【発明を実施するための形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るアンプ１の構成を示している。アンプ１は、入力段２、中間段３、及び出力段４に区画され、入力差動Ｎ１１、入力差動Ｐ１２、カレントミラーＰ１３、カレントミラーＮ１４、カスコード段Ｐ１５、カスコード段Ｎ１６、ＡＢ級出力バッファ１７、第１のテール可変電流源１８、第２のテール可変電流源１９、及び浮遊電流源２０を有する。
【００１４】
入力段２には、入力差動Ｎ１１及び入力差動Ｐ１２が含まれ、これらはそれぞれ第１のテール可変電流源１８及び第２のテール可変電流源１９から供給される差動電流Ｉ１，Ｉ２により駆動される。中間段３には、カレントミラーＰ１３、カレントミラーＮ１４、カスコード段Ｐ１５、及びカスコード段Ｎ１６が含まれ、これらは浮遊電流源２０から供給されるＩ３により駆動される。出力段４には、ＡＢ級出力バッファ１７が含まれる。
【００１５】
第１のテール可変電流源１８は、入力差動Ｎ１１を駆動する差動電流Ｉ１を供給し、外部の回路から供給される信号であるＯＳＤに応じてその電流値を変化させる。第２のテール可変電流源１９は、入力差動Ｐ１２を駆動する電流Ｉ２を供給し、ＯＳＤの反転信号であるＯＳＤＢに応じてその電流値を変化させる。浮遊電流源２０は、カレントミラーＰ１３、カレントミラーＮ１４、カスコード段Ｐ１５、及びカスコード段Ｎ１６を駆動する浮遊電流Ｉ３を供給し、ＯＳＤ及びＯＳＤＢに応じてその電流値を変化させる。
【００１６】
アンプ１の出力開始後又は入力値の変更後、当該出力の変動が所定の許容範囲内に収まるまでのセトリングタイムが経過するまでの期間においては、差動電流はＩ１，Ｉ２、浮遊電流はＩ３となる。一方、上記セトリングタイムの経過後においては、差動電流はＩ１＋Ｉ１´，Ｉ２＋Ｉ２´、浮遊電流はＩ３−Ｉ３´となる。尚、（Ｉ１´，Ｉ２´，Ｉ３´）＞０である。
【００１７】
上記のように、本実施の形態に係るアンプ１においては、セトリングタイムの経過後に入力段２の差動電流Ｉ１，Ｉ２の増加及び中間段３の浮遊電流Ｉ３の減少が行われる。このような電流制御により、中間段３に配置されるカレントミラー１３，１４を構成するトランジスタの相対的なばらつきに起因するオフセットを軽減することができる。また、出力が不安定なセトリングタイム経過前の期間においては、浮遊電流Ｉ３が十分に保たれることにより、大振幅動作時における不具合等を抑制することができる。
【００１８】
図２は、上記アンプ１を用いたデータ線駆動用ドライバ３１の構成を示している。当該データ線駆動用ドライバ３１は、オフセット改善制御信号生成回路３２を有している点で、上記図１３に示す従来のデータ線駆動用ドライバ１０１と異なっている。オフセット改善制御信号生成回路３２はＯＳＤ及びＯＳＤＢを出力する。ＯＳＤ及びＯＳＤＢは、アンプ１内の電流制御を行うタイミングを決定する信号である。ＯＳＤ及びＯＳＤＢは、複数の上記アンプ１により構成されるアンプ部１２０に対し、各アンプ１に共通に供給される。
【００１９】
図３は、上記アンプ１の具体的構成を示している。ＭＮ１及びＭＰ１の各ゲートは、入力端子ＩＮ１と接続する。Ｍ２及びＭＰ２の各ゲートは、入力端子ＩＮ２と接続する。ＭＮ１及びＭＮ２のソースが接続していることにより、入力差動Ｎが形成されている。ＭＰ１とＭＰ２のソースが接続していることにより、入力差動Ｐが形成されている。ＭＮ１０及びＭＮ１２は、入力差動Ｎのテール電流源となる。ＭＰ１０及びＭＰ１２は、入力差動Ｐのテール電流源となる。ＭＮ１２のドレインと入力差動ＮＭＮ１，ＭＮ２との間には、タイミングにより接続をＯＮ／ＯＦＦするスイッチとして働くＭＮ１１が直列に接続されている。また、ＭＰ１２のドレインと入力差動ＰＭＰ１，ＭＰ２との間には、タイミングにより接続をＯＮ／ＯＦＦするスイッチとして働くＭＰ１１が接続されている。
【００２０】
ＭＰ５及びＭＰ６の各ゲートは、ＭＰ３のドレインと接続する。ＭＰ３及びＭＰ４の各ゲートには、バイアス信号ＢＰ２が入力する。ＭＰ５のドレインとＭＰ３のソースとが接続すると共に、ＭＰ６のドレインとＭＰ４のソースとが接続していることにより、Ｐトランジスタによる低電圧カスコードカレントミラーが構成されている。同様に、ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６とバイアス信号ＢＮ２とにより、Ｎトランジスタによる低電圧カスコードカレントミラーが構成されている。
【００２１】
ＭＮ１のドレインは、ＭＰ５のドレインが接続するノードに接続する。ＭＮ２のドレインは、ＭＰ６のドレインが接続するノードに接続する。ＭＰ１のドレインは、ＭＮ５のドレインが接続するノードに接続する。ＭＰ２のドレインは、ＭＮ６が接続するノードに接続する。これにより、フォールテッドカスコードが形成されている。
【００２２】
電流Ｉ３を出力する浮遊電流源として働く並列接続したＭＰ９及びＭＮ９は、それぞれＭＰ３のドレイン及びＭＮ３のドレインに接続する。この電流Ｉ３を出力する浮遊電流源に並列となるように、電流Ｉ３´を出力する浮遊電流源として働くＭＰ１３、ＭＮ１３、ＭＰ１４、及びＭＮ１４が接続されている。
【００２３】
ＭＰ４のドレインは、ＭＰ７のソース及びＭＮ７のドレインと接続する。ＭＰ７のゲートには、バイアス信号ＢＰ１が入力される。ＭＮ７のゲートには、バイアス信号ＢＮ１が入力される。ＭＮ４のドレインとＭＰ７のドレインとＭＮ７のソースとが互いに接続する。
【００２４】
ＭＰ８のゲートはＭＰ４のドレインと接続し、ＭＰ８のドレインは出力端子Ｖｏｕｔと接続し、ＭＰ８のソースはＶＤＤと接続する。ＭＮ８のゲートはＭＮ４のドレインと接続し、ＭＮ８のドレインは出力端子Ｖｏｕｔと接続し、ＭＮ８のソースはＶＳＳと接続する。
【００２５】
Ｃ１は、ＭＰ４のソースと出力端子Ｖｏｕｔとの間に接続する。Ｃ２は、ＭＮ４のソースと出力端子Ｖｏｕｔとの間に接続する。
【００２６】
図４は、上記オフセット改善制御信号生成回路３２の構成を示している。オフセット改善制御信号生成回路３２は、ＯＳＤ及びＯＳＤＢを生成するものであり、遅延回路４１、フリップフロップ４２、及びレベルシフタ４３を有する。
【００２７】
遅延回路４１は、外部の回路から供給されるコントロール信号（DELAY CONT）に応じて任意の遅延を設定できるものである。フリップフロップ４２は、ステートを保持するリセット付き同期式のフリップフロップ回路である。レベルシフタ４３は、入力された信号をレベルシフトして正転信号ＯＳＤ又は反転信号ＯＳＤＢを出力する。ＳＴＢ信号は、カウンターとフリップフロップ４２のリセットに入力される。
【００２８】
尚、本実施の形態に係るバイアス回路１２１（図２参照）は、周知の回路構成を用いて構成することができる。
【００２９】
図５は、オフセット改善制御におけるタイミングを示している。ＳＴＢ及びＣＬＫは、外部から、又はチップ内部で生成されて入力される。ＯＳＤは、オフセット改善制御信号生成回路３２から出力され、オフセット改善制御のＯＮ／ＯＦＦを切り換える信号である。
【００３０】
オフセット改善制御信号生成回路３２内部のフリップフロップ４２は、ＳＴＢの立ち上がりエッジでリセットされてＬレベルを出力する。その後、遅延回路４１によって適切な遅延を受けた信号が、フリップフロップ４２の同期入力及びレベルシフタ４３を通り、ＯＳＤをＨレベルにする。このＨレベルのＯＳＤにより、オフセット改善電流制御がＯＮとなる。その後、次のラインのＳＴＢが入力されると、フリップフロップ４２は再びリセットされ、ＯＳＤはＬレベルになる。
【００３１】
遅延回路４１は、様々なパネル負荷に対応できるようにするために、オフセット改善制御のＯＮ／ＯＦＦを切り換えるタイミングを設計者の意図に応じて任意に設定できるべきである。そのために、図４中DELAY CONT端子のような端子を用意し、遅延時間を任意に調整できるようにすることが好ましい。この遅延量の設定は、オフセット改善制御が、アンプ１のセトリングタイムの経過後であってデータの書き込みが行われている期間に合わせて行われる。この遅延回路４１の構築は、周知の技術を用いて行うことができる。
【００３２】
上記オフセット改善制御におけるアンプ１の動作を、図３を参照して説明する。ＯＳＤがＬレベルの時、即ちオフセット改善制御がＯＦＦの時には、ＭＮ１１及びＭＰ１２によりＩ１´及びＩ２´がＯＦＦとなり、ＭＰ１３及びＭＮ１３によりＩ３´がＯＮとなる。一方、ＯＳＤがＨレベルの時、即ちオフセット改善制御がＯＮの時には、ＭＮ１１及びＭＰ１２によりＩ１´及びＩ２´がＯＮとなり、ＭＰ１３及びＭＮ１３によりＩ３´がＯＦＦとなる。
【００３３】
ここで、差動増幅回路の出力オフセットを小さくするための方法を、当該オフセットに関する一般的な理論式（１）〜（４）を参照して説明する。図６は、一般的且つ基本的な差動増幅回路５０の構成を例示している。このような差動増幅器５０の出力オフセットは、下記式（１）で示される。
【数１】
2013207556.tif 000003
【００３４】
式（１）中、第１項は、入力差動Ｍａ及びＭｂの出力値Ｖｔの相対誤差を示す。このＶｔの相対誤差を小さくするためには、相対精度が必要なトランジスタのサイズを合わせ、且つチャンネル長Ｌ×チャンネル幅Ｗの値を大きくするしかない。このような解決方法は、回路設計の段階でなされなければならないものであり、電流制御によってなされるものではない。
【００３５】
下記式（２）は、式（１）の第２項を示す。
【数２】
2013207556.tif 000004
【００３６】
第２項は、カレントミラーＭｃ及びＭｄのＶｔの差に入力差動の相互コンダクタンスｇｍ及びカレントミラーの相互コンダクタンスｇｍの比をかけたものである。第２項は、ｇｍ比を制御することにより、カレントミラーのＶｔ相対誤差を小さくすることが可能であることを示している。
【００３７】
式（１）の第３項は、Ｗ／Ｌのばらつきと入力差動トランジスタのＶｇｓ−Ｖｔとをかけたものを示す。当該項の括弧内は、Ｗ／Ｌの誤差の差を示しており、非常に小さい値であることから、誤差項と考えることができる。
【００３８】
以上のことから、第２項のｇｍ（Ｍｃ，Ｍｄ）及びｇｍ（Ｍａ，Ｍｂ）を制御することにより、オフセットの改善が見込まれる。
【００３９】
下記式（３）は、トランジスタのｇｍを示す。
【数３】
2013207556.tif 000005
【００４０】
式（３）を式（２）に代入し、展開すると、下記式（４）が与えられる。
【数４】
2013207556.tif 000006
【００４１】
式（４）中、増幅率μは製造プロセス、Ｗ及びＬは設計段階で決定されるが、電流値Ｉｄは回路制御により調整可能なものである。従って、カレントミラーの電流を小さくし、入力差動の電流を大きくすることにより、カレントミラーの相対誤差を抑制できることがわかる。
【００４２】
上記考えをアンプ１に適用すると、入力段２の差動電流Ｉ１，Ｉ２を大きくし、中間段３の浮遊電流Ｉ３を小さくする電流制御を行うことにより、オフセットを改善することができるということになる。
【００４３】
上述したように、差動電流Ｉ１，Ｉ２を大きくし、浮遊電流Ｉ３を小さくすることは、アンプ１が大振幅動作を行う際の不安定さの原因となるが、本発明によれば、上記オフセット改善のための電流制御は、セトリングタイムの経過後、即ちアンプ１の出力が安定した後に行われるので、オフセットの改善と動作の安定とを両立することが可能となる。
【００４４】
実施の形態２
図７は、本発明の実施の形態２に係るデータ線駆動用ドライバ５１の構成を示している。本実施の形態においては、オフセット改善制御信号生成回路３２は上記ＯＳＤ及びＯＳＤＢをバイアス回路５５に出力する。また、本実施の形態においては、図１３に示す従来のアンプ１１６が使用される。
【００４５】
図８は、本実施の形態に係るバイアス回路５５の構成を示している。バイアス回路５５は、ＯＳＤ又はＯＳＤＢによりＯＮ／ＯＦＦするスイッチとして動作するＭＰ４０，ＭＰ４１，ＭＮ４０，ＭＮ４１を有し、このスイッチによりダイオード接続がＯＮ／ＯＦＦされるＭＰ３５，ＭＰ３８，ＭＮ３５，ＭＮ３８を有する。
【００４６】
本実施の形態における制御タイミングは、上記実施の形態１と同様である（図５参照）。図８中、ＭＮ４０，ＭＮ３５，ＭＮ３６，ＭＮ３７で構成される部分において、ＯＳＤＢによりオフセット改善制御がＯＦＦとなる時、ＭＮ３５がＯＮになり、ＭＮ３５及びＭＮ３６が並列化し、ＭＮ３７のソース電圧が下がり、ＢＮ３の電圧が下がる。このＢＮ３の電圧の上下に伴い、アンプ１１６内の浮遊電流Ｉ３が増減する。同様の動作により、ＢＰ３，ＢＰ４，ＢＮ４も変化させることができる。これらの電圧の上下により、アンプ１１６内の電流を調整する。
【００４７】
本実施の形態によれば、データ線駆動用ドライバ内に設けられる複数のアンプのそれぞれにスイッチを設けることなくオフセット改善制御を行うことが可能となる。これにより、液晶ドライバのチップ面積の増加等の問題を解消することができる。
【００４８】
実施の形態３
図９は、本発明の実施の形態３に係るバイアス回路５６の構成を示している。当該バイアス回路５６は、上記実施の形態２に係るバイアス回路５５に替えて、図７に示すデータ線駆動用ドライバ５１に適用可能なものである。
【００４９】
バイアス回路５６においては、ＢＰ３，ＢＰ４，ＢＮ３，ＢＮ４の電圧値の調整は、電流源の接続のＯＮ／ＯＦＦにより行われる。当該構成による効果は、上記実施の形態２と同様である。
【００５０】
尚、図示しないが、バイアス回路５６により浮遊電流Ｉ３のみを調整する、又は差動電流Ｉ１，Ｉ２のみを調整するといった変形も可能である。
【００５１】
実施の形態４
図１０は、本発明の実施の形態４に係るアンプ５７の構成を示している。当該アンプ５７は、上記実施の形態１に係るアンプ１に替えて、図２に示すデータ線駆動用ドライバ３１に適用可能なものである。
【００５２】
アンプ５７は、差動電流Ｉ１，Ｉ２に対する電流制御は行わず、浮遊電流Ｉ３´のＯＮ／ＯＦＦ制御だけを行うものである。このような構成によってもオフセット改善制御による効果を得ることができる。
【００５３】
また、実施の形態１に係るアンプ１は、浮遊電流Ｉ３，Ｉ３´を発生させる回路の構成について、様々な変更を許容するものである。例えば、アンプ１においては、浮遊電流Ｉ３，Ｉ３´を発生させる回路の一部を構成するトランジスタに、バイアス信号ＢＰ３又はＢＮ３が共通に入力されるが、当該実施の形態４のように、ＢＰ３´，ＢＮ３´という別のバイアス信号が入力されてもよい。
【００５４】
実施の形態５
図１１は、本発明の実施の形態５に係るデータ線駆動用ドライバ６１の構成を示している。図１２は、当該実施の形態５に係るバイアス回路６３の構成を示している。
【００５５】
バイアス回路６３は、アンプ１の出力を監視しその安定を検出するセトリング検出回路６５を有し、その検出結果に応じてＯＳＤ及びＯＳＤＢを出力する。セトリング検出回路６５は、例えばいずれかのアンプ１からフィードバックされる出力を参照し、当該出力の変動が所定の許容範囲内に収束したか否かを判定するものである。尚、セトリング検出回路６５は、周知の技術を用いて構築することができる。
【００５６】
本実施の形態によれば、遅延時間を予め設定することなく、アンプ１の出力が安定した時を自動的に検出してオフセット改善制御を実行することが可能となる。
【００５７】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００５８】
１，５５，５６，５７  アンプ（差動増幅回路）
２  入力段
３  中間段
４  出力段
３１，５１，６１  データ線駆動用ドライバ
３２  オフセット改善制御信号生成回路
４１  遅延回路
４２  フリップフロップ
４３  レベルシフタ
６３，１２１  バイアス回路
６５  セトリング検出回路
Ｉ１，Ｉ１´，Ｉ２，Ｉ２´  動作電流
Ｉ３，Ｉ３´  浮遊電流
【図１】
2013207556.tif 000007
【図２】
2013207556.tif 000008
【図３】
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【図４】
2013207556.tif 000010
【図５】
2013207556.tif 000011
【図６】
2013207556.tif 000012
【図７】
2013207556.tif 000013
【図８】
2013207556.tif 000014
【図９】
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【図１０】
2013207556.tif 000016
【図１１】
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【図１２】
2013207556.tif 000018
【図１３】
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