(57)【要約】【課題】同期回路による設計が可能な周波数変調回路において、回路規模の増大を押さえるとともに、生成される周波数変調信号のジッタを抑制する。【解決手段】被累算値デコーダ３０１は、第１の被累算値または第２の被累算値のうちのいずれかが整数にならない場合、整数にならない第１の被累算値または第２の被累算値を累算する期間において、整数にならない第１の被累算値または第２の被累算値を挟む、例えば、２つの整数を基準クロックが到来する毎にアキュムレータ２０２に対して順次出力する。【選択図】図１
2013207505.tif 000002
【特許請求の範囲】
【請求項１】
被変調信号が第１の値のときに第１の周波数を持つ第１の変調信号を出力し、前記被変調信号が第２の値のときに第２の周波数を持つ第２の変調信号を出力し、前記第１の周波数と前記第２の周波数との間で遷移が生じたときに前記出力される第１の変調信号と第２の変調信号との位相が連続する周波数変調回路であって、
（第１の周波数×カウント周期）／基準クロックの周波数で定義される第１の被累算値と、（第２の周波数×カウント周期）／基準クロックの周波数で定義される第２の被累算値とを、前記変調信号に基づき選択出力する被累算値デコーダと、
前記被累算値デコーダによって出力される前記第１の被累算値と前記第２の被累算値とを前記基準クロックが到来する毎に累算するアキュムレータと、
前記アキュムレータによる累算結果値から変調波信号を生成する波形生成デコーダと、を備え
前記被累算値デコーダは、
前記第１の被累算値または前記第２の被累算値のうちいずれかが整数にならない場合、前記アキュムレータが前記整数にならない第１の被累算値または第２の被累算値を累算する期間において、前記整数にならない第１の被累算値または第２の被累算値を挟む整数を前記基準クロックが到来する毎に順次出力して、前記整数にならない第１の被累算値または第２の被累算値が前記アキュムレータに入力された状態に近似することを特徴とする周波数変調回路。
【請求項２】
前記基準クロックが持つ周波数に応じて前記被累算値デコーダと前記アキュムレータを間欠的に動作させる信号生成部、を更に備えたことを特徴とする請求項１記載の周波数変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＨＡＲＴ（Highway  Addressable  Remote  Transducer）規格でスマート通信を行う際に、フィールド機器に用いて好適な周波数変調回路に関する。
【背景技術】
【０００２】
スマート通信とは、ＤＣ４−２０［ｍＡ］信号に重畳するデジタル通信のことであり、既に実用化されているものにＨＡＲＴがある（例えば、特許文献１参照）。
【０００３】
デジタル信号の伝送には複数の発信器の出力を被変調信号に応じて切り換え出力するＦＳＫ（Frequency  Shift  Keying）変調が多用される（例えば、非特許文献１参照）。ＦＳＫ変調によれば、周波数の切り替わりで変調信号の位相が不連続になるため、図５に従来例１として示す周波数変調回路が使用される（例えば、非特許文献１参照）。
【０００４】
図５に示す周波数変調回路１００は、被変調信号１０５が“０”のとき、周波数変調信号１１３としてｆＡ［Ｈｚ］の正弦波を出力し、被変調信号１０５が“１”のとき、周波数変調信号１１３としてｆＢ［Ｈｚ］の正弦波を出力し、ｆＡとｆＢの間で周波数遷移が生じた場合でも正弦波の位相が連続する回路仕様を持つ。
【０００５】
この回路仕様を実現するために、クロックセレクタ１０１は、被変調信号１０５の値により、クロック信号Ａ（１０８）、クロック信号Ｂ（１０９）のいずれかを選択し、選択されたクロック信号１１０を出力する。ラップアラウンドカウンタ１０２は、カウント周期Ｎのカウンタである。ラップアラウンドカウンタ１０２は、選択されたクロック信号１１０の立ち上がりでカウントアップを行い、カウント値１１１として出力する。ラップアラウンドカウンタ１０２は、カウント値がＮ−１まで達したら次のクロック立ち上がりで０に戻る。
【０００６】
波形生成デコーダ１０３は、カウント値１１１を引数として波形信号値１１２を生成/出力する。波形生成デコーダ１０３は通常テーブルで構成され、カウント値１１１をアドレスとしてテーブルから値を取得し、波形信号値１１２として出力する。テーブルにはＮ個の値で波形１周期を生成できるような値が格納されている。ここでは、正弦波出力を例示しているが、このテーブルに格納される値次第で、三角波、矩形波等、任意の波形を出力することができる。ＤＡ（Digital/Analog）変換器１０４は、デジタル値である波形信号値１１２をアナログ信号である周波数変調信号１１３に変換して出力する。
【０００７】
クロック源Ａ（１０６）、クロック源Ｂ（１０７）は、周波数変調信号１１３としてｆＡ［Ｈｚ］、ｆＢ［Ｈｚ］の波形を出力するための基準となるクロック信号Ａ（１０８）、クロック信号Ｂ（１０９）を出力する。各クロック信号の周波数は以下の数式で表現することができる。
【０００８】
クロック信号Ａ（１０８）の周波数ｆｂＡ［Ｈｚ］
＝ｆＡ×Ｎ    ・・・（式１）
クロック信号Ｂ（１０９）の周波数ｆｂＢ［Ｈｚ］
＝ｆＢ×Ｎ    ・・・（式２）
例えば、ｆＡ＝１２００［Ｈｚ］、ｆＢ＝２２００［Ｈｚ］、Ｎ＝１０２４の場合、ｆｂＡ＝１．２２８８［ＭＨｚ］、ｆｂＢ＝２．２５２８［ＭＨｚ］になる。
【０００９】
図６に、周波数変調回路１００の動作タイミングを示す。図６によれば、被変調信号１０５が“０”のとき、ラップアラウンドカウンタ１０２は、周波数ｆｂＡ（＝ｆＡ×Ｎ）で動作する。この場合、Ｎ／ｆｂＡ＝Ｎ／（ｆＡ×Ｎ）＝１／ｆＡ［ｓ］でカウント値１１１が一巡することから、周波数変調信号１１３として、周期１／ｆＡ［ｓ］、すなわち周波数ｆＡ［Ｈｚ］の正弦波が得られる。
【００１０】
一方、被変調信号１０５が“１”のとき、ラップアラウンドカウンタ１０２は、周波数ｆｂＢ（＝ｆＢ×Ｎ）で動作する。この場合、Ｎ／ｆｂＢ＝Ｎ／（ｆＢ×Ｎ）＝１／ｆＢ［ｓ］でカウント値１１１が一巡することから、周波数変調信号１１３として、周期１／ｆＢ［ｓ］、すなわち周波数ｆＢ［Ｈｚ］の正弦波が得られる。そして、被変調信号１０５の切り換え時、ラップアラウンドカウンタ１０２を初期化せず、カウントを継続することにより、周波数変調信号１１３は位相が連続した波形になる。
【００１１】
しかしながら上記した周波数変調回路１００は、複数のクロック源Ａ（１０６），Ｂ（１０７）が必要であること、およびクロックの切り換えが必要であることから非同期の動作を含む。このため、デジタル回路設計上難解であり、かつイレギュラーな設計手法を必要とする。このため、図７（ａ）に従来例２として示すように、単一のクロック源で動作でき、設計手法が確立した同期回路での実現が可能な周波数変調回路２００が知られている（例えば、非特許文献２参照）。
【００１２】
この場合の周波数変調回路２００が持つ回路仕様も、図５に示す従来例１の回路仕様と同じである。以下、図５に示した周波数変調回路１００の構成との差異に着目して説明する。上記した回路仕様を実現するために、被累算値デコーダ２０１は、アキュムレータ２０２で累算する被累算値２１０を被変調信号１０５の値に基づき生成する。被累算値デコーダ２０１は、図７（ｂ）に示すように、被変調信号１０５に基づき２種類の定数（被累算値）を選択して出力するセレクタ回路２０９で構成される。アキュムレータ２０２は、被累算値２１０を基準クロック２０６の立ち上がりで累算結果値２０５に加算し続ける回路であり、フリップフロップと加算器とを含み構成される。累算結果値２０５の上限値はＮ−１を超えて加算された場合は、０にラップアラウンドする。例えば、累算結果値２０５が“Ｎ−３”だったときに“５”が累算された場合、次の累算結果値２０５は“２”になる。
【００１３】
ここで、基準クロックの周波数をｆＣ［Ｈｚ］とすれば、被累算値デコーダ２０１内の定数である被累算値Ａ（２０７）、被累算値Ｂ（２０８）は次の数式で表現される。
Ａ＝（ｆＡ×Ｎ）／ｆＣ    ・・・（式３）
Ｂ＝（ｆＢ×Ｎ）／ｆＣ    ・・・（式４）
但し、Ａ，Ｂ，Ｎは共に整数である必要がある。
【００１４】
例えば、出力周波数の仕様をｆＡ＝１２００［Ｈｚ］，ｆＢ＝２２００［Ｈｚ］とし、Ｎ＝１０２４とすれば、Ａ＝６，Ｂ＝１１，ｆＣ＝２０４．８［ｋＨｚ］が該当する。周波数変調信号１１３の波形の品位は、被累算値ＡおよびＢの値が小さく、カウント周期Ｎおよび基準クロックの周波数ｆＣが大きいほうが向上する。
【００１５】
図８に周波数変調回路２００の動作タイミング図が示されている。図８によれば、被変調信号１０５が“０”のとき、被累算値２１０はＡになり、アキュムレータ２０２の動作により、累算結果値２０５は、基準クロック２０６の立ち上がりエッジごとに被累算値Ａが加算されていく。ここで、累算結果値２０５の上限値は“Ｎ−１”であることから、Ｎ／（ｆＣ×Ａ）＝Ｎ／（ｆＡ×Ｎ）＝１／ｆＡ［ｓ］で累算結果値２０５は一巡し、周波数変調信号１１３として、周期１／ｆＡ［ｓ］、すなわち周波数ｆＡ［Ｈｚ］の正弦波が得られる。
【００１６】
被変調信号１０５が“１”のとき、被累算値２１０はＢになり、アキュムレータ２０２の動作により、累算結果値２０５は、基準クロック２０６の立ち上がりエッジ毎に被累算値Ｂが加算されていく。ここで、累算結果値２０５の上限値はＮ−１であることから、Ｎ／（ｆＣ×Ｂ）＝Ｎ／（ｆＢ×Ｎ）＝１／ｆＢ［ｓ］で累算結果値２０５が一巡し、周波数変調信号１１３として、周期１／ｆＢ［ｓ］、すなわち周波数ｆＢ［Ｈｚ］の正弦波が得られる。そして、被変調信号１０５の切り換え時、アキュムレータ２０２を初期化せず、加算を継続することにより、周波数変調信号１１３は位相が連続した波形になる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００６−１５７８６５号公報
【非特許文献１】＜インターネットＵＲＬ＞ｈｔｔｐ：／／ｗｗｗ．ａｍｉｙａｔａ．ｎｅｔ／ｋｅｙｉｎｇ．ｐｄｆ「デジタル変復調の要点」２０１２年２月１４日閲覧
【非特許文献２】＜インターネットＵＲＬ＞ｈｔｔｐ：／／ｗｗｗ．ａｎａｌｏｇｓｅｒｖｉｃｅｓ．ｃｏｍ／ｖｈｄｌｍｏｄ．ｈｔｍｌ「ＶＨＤＬ  ＨＡＲＴ  Ｍｏｄｅｍ  ｗｉｔｈ  ３２．７６８  ｋＨｚＣｌｏｃｋ」２０１２年２月１４日閲覧
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上記した図７（ａ）に示す周波数変調回路２００によれば、基準クロック２０６の周期毎に、累算結果値２０５、および波形信号値１１２を更新して周波数変調信号１１３を生成する。このため、周波数変調信号１１３の周期は基準クロック２０６の周期分のジッタを持つことになる。ここで、シンボル“０”送信周波数２２００［Ｈｚ］±１％，シンボル“１”送信:周波数１２００［Ｈｚ］±１％のＨＡＲＴ規格の信号を生成する場合を想定する。先に説明したように、カウント周期Ｎを１０２４［ｓ］、基準クロックを２０４．８［ｋＨｚ］とした場合の動作では、シンボル“０”送信時の周波数変調信号１１３の周期は、１／２２００［ｓ］±１／２０４．８ｅ３［ｓ］となり、周波数は、２１７７〜２２２４［Ｈｚ］（２２００［Ｈｚ］−１．０％／＋１．１％）となり、シンボル“１””送信時の周波数変調信号１１３の周期は１／１２００［ｓ］±１／２０４．８ｅ３［ｓ］、周波数では１１９３〜１２０７［Ｈｚ］−０．５８％／＋０．５８％）となる。この場合、上記したＨＡＲＴ規格を満たすことができない。
【００１９】
ジッタを減少させ規格を満たすためには、基準クロック２０６の周波数を上げる必要がある。この際、上記した（式３）、（式４）からカウント周期Ｎの値も大きくする必要がある。例えば、基準クロック２０６の周波数４０９．６［ｋＨｚ］とした場合、（式３）、（式４）に従えば、Ｎ＝２０４８，Ａ＝６，Ｂ＝１１となり、シンボル“０”の送信時の周波数変調信号１１３の周波数は、２１８８〜２２１２［Ｈｚ］（２２００［Ｈｚ］−０．５４％／＋０．５４％）になる。また、シンボル“１”送信時の周波数変調信号１１３の周波数は、１１９６〜１２０４｛Ｈｚ｝（１２００［Ｈｚ］＋０．３３％／−０．３３％）になる。しかしながら、カウント周期Ｎを増加させることは、図７に示す周波数変調回路２００の構成において、アキュムレータ２０２および波形生成デコーダ１０３の回路規模の増加を意味し、コストや部品実装密度の観点から好ましくない。
【００２０】
本発明は上記した課題を解決するためになされたものであり、同期回路による設計が可能な周波数変調回路において、回路規模の増大を押さえるとともに生成される周波数変調信号のジッタを抑制することを課題とする。
【課題を解決するための手段】
【００２１】
上記した課題を解決するために本発明は、被変調信号が第１の値のときに第１の周波数を持つ第１の変調信号を出力し、前記被変調信号が第２の値のときに第２の周波数を持つ第２の変調信号を出力し、前記第１の周波数と前記第２の周波数との間で遷移が生じたときに前記出力される第１の変調信号と第２の変調信号との位相が連続する周波数変調回路であって、（第１の周波数×カウント周期）／基準クロックの周波数で定義される第１の被累算値と、（第２の周波数×カウント周期）／基準クロックの周波数で定義される第２の被累算値とを、前記変調信号に基づき選択出力する被累算値デコーダと、前記被累算値デコーダによって出力される前記第１の被累算値と前記第２の被累算値とを前記基準クロックが到来する毎に累算するアキュムレータと、前記アキュムレータによる累算結果値から変調波信号を生成する波形生成デコーダとを備え、前記被累算値デコーダは、前記第１の被累算値または前記第２の被累算値のうちいずれかが整数にならない場合、前記アキュムレータが前記整数にならない第１の被累算値または第２の被累算値を累算する期間において、前記整数にならない第１の被累算値または第２の被累算値を挟む整数を前記基準クロックが到来する毎に順次出力して、前記整数にならない第１の被累算値または第２の被累算値が前記アキュムレータに入力された状態に近似することを特徴とする。
【００２２】
本発明によれば、被累算値デコーダは、第１の被累算値または第２の被累算値のうちのいずれかが整数にならない場合、整数にならない第１の被累算値または第２の被累算値を累算する期間において、整数にならない第１の被累算値または第２の被累算値を挟む、例えば、２つの整数を基準クロックが到来する毎にアキュムレータに対して順次出力する。このため、整数にならない第１の被累算値または第２の被累算値がアキュムレータに入力された状態に近似することができる。したがって、ジッタ低減のためにカウント周期を高くすることが不要になるため、被累算値デコーダとアキュムレータの回路規模を増大することなく小規模な回路構成で周波数変調信号のジッタを抑制することができる。
【００２３】
本発明において、前記基準クロックが持つ周波数に応じて前記被累算値デコーダと前記アキュムレータを間欠的に動作させる信号生成部、を更に備えたことを特徴とする。本発明によれば、信号生成部から出力される信号によって被累算値デコーダとアキュムレータの動作を制御することにより、基準クロックが持つ周波数に依存することなく必要な周波数変調信号を得ることができる。
【発明の効果】
【００２４】
本発明によれば、同期回路による設計が可能な周波数変調回路において、回路規模の増大を押さえるとともに、生成される周波数変調信号のジッタを抑制する周波数変調回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１に係る周波数変調回路の構成を示すブロック図である。
【図２】図１に示す周波数変調回路の動作を示すタイミング図である。
【図３】本発明の実施の形態２に係る周波数変調回路の構成を示すブロック図である。
【図４】本発明の実施の形態３に係る周波数変調回路の構成を示すブロック図である。
【図５】従来例１における周波数変調回路の構成を示すブロック図である。
【図６】図５に示す周波数変調回路の動作を示すタイミング図である。
【図７】従来例２における周波数変調回路の構成を示すブロック図である。
【図８】図７に示す周波数変調回路の動作を示すタイミング図である。
【発明を実施するための形態】
【００２６】
以下、添付図面を参照して本発明を実施するための実施の形態（以下、単に本実施形態という）について詳細に説明する。
【００２７】
上記したように、ジッタ抑制の観点から基準クロックの周波数ｆＣを大きくする必要があるが、回路規模を増大させないためにカウント周期Ｎの値（累算値結果値の範囲（０〜Ｎ−１）の値は増えないことが望ましい。例えば、出力周波数の仕様をｆＡ＝１２００［Ｈｚ］とし、Ｎ＝１０２４，ｆＣ＝４０９．６［ｋＨｚ］とした場合、被累算値Ａ＝３，被累算値Ｂ＝５．５となり、被累算値Ｂの値が整数にならないため、アキュムレータ（図７（ａ）の２０２）での累算ができない。
【００２８】
但し、被累算値Ｂの値が整数でなくても、複数の値の平均値で被累算値Ｂの値を整数に近似することができる。例えば、上記の例では、被累算値Ｂの値を累算する期間において、整数でない５．５を挟む整数である“５”と“６”を交互にアキュムレータ２０２に入力することで、被累算値Ｂ＝５．５が入力されている状態に近似することができる。一般的には、周波数変調信号１１３のジッタを半減するためには基準クロック２０６の周波数ｆＣを倍にする必要があり、このときカウント周期Ｎの値を変えないようにするには、被累算値Ａ（２０７）、被累算値Ｂ（３１０）の値を１／２にする必要がある。このとき、被累算値Ａ（２０７）、被累算値Ｂ（３１０）のいずれかが整数でなくなった場合に本発明が適用される。以下、実施形態１，２，３毎、詳細に説明する。
【００２９】
（実施形態１）
図１は、本実施形態１に係る周波数変調回路１０の構成を示すブロック図である。本実施形態１に係る周波数変調回路１０において、図７（ａ）に示す従来例２との差異は、被累算値デコーダ３０１の内部構成にあり、アキュムレータ２０２と、波形生成デコーダ２０３と、ＤＡ変換器２０４は、その構成が同じである。このため、図２に示す被累算値デコーダ３０１の構成について説明する。
【００３０】
セレクタＸ（３０９）は、被変調信号１０５に基づき、２種類の定数（被累算値Ａ（２０７）、被累算値Ｂ（３１０）から一方を選択して被累算値３０２として出力する選択回路である。セレクタＹ（３０４）は、被累算値切替信号３０６に基づき、２種類の定数(被累算値Ｂ１（３０７）、被累算値Ｂ２（３０８）)から一方を選択して被累算値Ｂ（３１０）として出力するセレクタ回路である。被累算値Ｂ１（３０７）、被累算値Ｂ２（３０８）の値としては、２値の平均を取ることで（式４）で導出したＢの値になるような値を定義する。
【００３１】
被累算値切替信号生成部３０５は、被累算値切替信号３０６を生成する機能を有し、基準クロック２０６の立ち上がりで被累算値切替信号３０６の反転値を取り込むフリップフロップで構成される。これにより、被累算値切替信号３０６は、基準クロック２０６の立ち上がりごとに“０”と“１”の間で順次切り替わる信号になる。
【００３２】
以下、図２に示すタイミング図を参照して図１の実施形態１に係る周波数変調回路１０の動作説明を行なう。
【００３３】
被累算値Ｂ（３１０）は、被累算値切替信号３０６が順次切り替わることにより、基準クロック２０６の立ち上がりごとに、被累算値Ｂ１（３０７）と被累算値Ｂ２（３０８）が交互に出力される信号となる。被変調信号１０５が、“０”のとき、被累算値３０２は、Ａとなり、アキュムレータ２０２の動作により、累算結果値２０５は、基準クロック２０６の立ち上がりエッジごとにＡが加算されていく。累算結果値３０３の上限値はＮ−１であることから、Ｎ／（ｆＣ×Ａ）＝Ｎ／（ｆＡ×Ｎ）＝１／ｆＡ［ｓ］で累算結果値３０３が一巡し、周波数変調信号１１３として、周期１／ｆＡ［ｓ］、すなわち周波数ｆＡ［Ｈｚ］の正弦波が得られる。
【００３４】
被変調信号１０５が、“１”のとき、被累算値３０２は、被累算値Ｂ（３１０）（Ｂ１またはＢ２）となり、アキュムレータ２０２の動作により、累算結果値３０３は、基準クロック２０６の立ち上がりエッジごとにＢ１とＢ２が交互に加算されていく。累算結果値３０３の上限値はＮ−１であることから、Ｎ／（ｆＣ×Ｂ）＝Ｎ／（ｆＢ×Ｎ）＝１／ｆＢ［ｓ］で累算結果値３０３は一巡し、周波数変調信号１１３として、周期１／ｆＢ［ｓ］、すなわち周波数ｆＢ［Ｈｚ］の正弦波が得られる。被変調信号１０５の切替時、アキュムレータ２０２を初期化せず、加算を継続することにより、周波数変調信号１１３は、周波数が切り替わっても位相が連続した波形になる。
【００３５】
上記した本実施形態１に係る周波数変調回路１０によれば、被累算値デコーダ３０１は、第１の被累算値または第２の被累算値のうちのいずれかが整数にならない場合、整数にならない第１の被累算値または第２の被累算値を累算する期間において、整数にならない第１の被累算値または第２の被累算値を挟む２つの整数を基準クロックが到来する毎にアキュムレータ２０２に対して順次出力する。このため、整数にならない第１の被累算値または第２の被累算値がアキュムレータ２０２に入力された状態に近似することができる。したがって、ジッタ低減のためにカウント周期を高くすることが不要になるため、被累算値デコーダ３０１とアキュムレータ２０２の回路規模を増大することなく、小規模な回路構成で周波数変調信号のジッタを抑制することができる。
【００３６】
（実施形態２）
ここで、図１の基準クロック２０６が、（式３）、（式４）で計算される周波数とは異なる高速な周波数しか供給されない場合を想定する。この場合、図３に示す周波数変調回路２０のように、基準クロック４０６が持つ周波数に応じて被累算値デコーダ４０１とアキュムレータ４０２を間欠的に動作させる信号生成部４０４を挿入し、この信号生成部４０４によって生成されるイネーブル４０５信号によって被累算値デコーダ４０１とアキュムレータ４０２の動作を制御すればよい。このことにより、基準クロック４０６が持つ周波数に依存することなく必要な周波数変調信号を得ることができる周波数変調回路２０が提供される。
【００３７】
（実施形態３）
上記した実施形態１，２では、２つの整数値を交互にアキュムレータ２０２（４０２）に入力することで、整数ではない値を被累算値として近似的に累算する構成を示した。しかしながら、被累算値を近似する際の整数値の数は２に限定されない。例えば、周波数変調信号１１３の周波数仕様、基準クロック２０６（４０６）の周波数、回路構成上（波形生成デコーダ１０３（２０３）の規模）許容されるカウント周期Ｎの値から、（式３）と（式４）で計算したＡ，Ｂの値がＡ３，Ｂ＝５．３３になった場合、被累算値デコーダ５０１を図４に示すように構成し、被累算値Ｂ１（５０７）、被累算値Ｂ２（５０８）、被累算値Ｂ３（５０９）を入力とし、Ｂ１＝５，Ｂ２＝５，Ｂ３＝６のように定義することで、被累算値Ｂ（５１０）として５．３３がアキュムレータ２０２に入力されるように近似することができる。このため、セレクタＹ（３０４）を３入力とし、被累算値切り替え信号生成部５０５を３進カウンタで構成した。
【００３８】
以上説明したように本実施形態に係る周波数変調回路１０（２０）によれば、例えば、図１（ａ）（ｂ）、図３（ａ）（ｂ）、図４に示すように、被累算値デコーダ３０１（４０１、５０１）は、第１の被累算値または第２の被累算値のうちのいずれかが整数にならない場合、整数にならない第１の被累算値または第２の被累算値を累算する期間において、整数にならない第１の被累算値または第２の被累算値を挟む２つの整数を基準クロックが到来する毎にアキュムレータ２０２（４０２）に対して順次出力する。このため、整数にならない第１の被累算値または第２の被累算値がアキュムレータ２０２（４０２）に入力された状態に近似することができる。したがって、ジッタ低減のためにカウント周期を高くすることが不要になるため、被累算値デコーダ３０１（４０１）とアキュムレータ２０２（４０２）の回路規模を増大することなく小規模な回路構成で周波数変調信号のジッタを抑制することができる。
【００３９】
また、本発明によれば、例えば、図３（ａ）（ｂ）に示すように、信号生成部４０４から出力されるイネーブル信号によって被累算値デコーダ４０１とアキュムレータ４０２の動作を制御することにより、基準クロックが持つ周波数に依存することなく必要な周波数変調信号を得ることができる。
【００４０】
なお、本実施形態によれば、ＨＡＲＴ規格でスマート通信を行う製品の送信信号を生成する回路についてのみ説明したが、この回路に制限されず、位相が連続した周波数変調波形を生成する装置の全てに適用が可能である。
【００４１】
以上、本発明の好ましい実施形態について詳述したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４２】
１０，２０…周波数変調回路、３０１，４０１，５０１…被累算値デコーダ、２０２，４０２…アキュムレータ、２０３…波形生成デコーダ、２０４…ＤＡ変換器、３０５…被累算値切替信号生成部、４０４…信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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