(57)【要約】【課題】検出性能を低下させることなく消費電力を低減させることが可能なセンサ装置を提供する。【解決手段】センサ装置は、センサ部１、チョッパアンプ３およびＡ／Ｄ変換器２０を備える。Ａ／Ｄ変換器２０は、積分器６、切替部５、コンパレータ８、カウンタ１１および制御部（制御手段）９を備える。制御部９は、積分器６に入力電圧Ｖinが入力されるように切替部５を制御する直前からチョッパアンプ３の動作を開始させ、積分器６に、基準電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の参照電圧（第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-）が入力されるように切替部５を制御した直後にチョッパアンプ３の動作を停止させる機能を有している。【選択図】図１
2013126141.tif 000002
【特許請求の範囲】
【請求項１】
検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部と、前記センサ部の前記出力電圧を増幅するチョッパアンプと、前記チョッパアンプの後段側に設けられたＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた積分器と、前記積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する二重積分が行われるように前記切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタとを備え、前記制御手段は、前記積分器に前記入力電圧が入力されるように前記切替部を制御する直前から前記チョッパアンプの動作を開始させ、前記積分器に前記参照電圧が入力されるように前記切替部を制御した直後に前記チョッパアンプの動作を停止させる機能を有することを特徴とするセンサ装置。
【請求項２】
前記制御手段は、前記第２積分期間の直前から前記コンパレータの動作を開始させ前記第２積分期間の終了直後に前記コンパレータの動作を停止させることを特徴とする請求項１記載のセンサ装置。
【請求項３】
前記制御手段は、前記コンパレータを前記第２積分期間と同じ期間だけ動作させることを特徴とする請求項１記載のセンサ装置。
【請求項４】
前記第２積分期間において前記積分器の出力電圧が所定範囲内まで低下したか否かを判別するモニタ回路を備え、前記コンパレータは、前記モニタ回路により前記積分器の出力電圧が前記所定範囲内まで低下したと判別されたときに動作が開始されるか若しくは低速動作から高速動作へ切り替わり、前記制御手段は、少なくとも前記第２積分期間以外は前記コンパレータを停止させることを特徴とする請求項１記載のセンサ装置。
【請求項５】
前記モニタ回路は、前記コンパレータからなる第１のコンパレータよりも低速動作させる第２のコンパレータにより構成されており、前記積分器の出力電圧が前記所定範囲内になった場合にフラグを生成し、前記第１のコンパレータを動作させることを特徴とする請求項４記載のセンサ装置。
【請求項６】
前記制御手段は、前記カウンタによる前記クロックパルスのカウントが終了した後に前記コンパレータを停止させることを特徴とする請求項４または請求項５記載のセンサ装置。
【請求項７】
前記コンパレータの前記反転入力端子への前記基準電圧の入力をオンオフする第１のアナログスイッチを備え、前記コンパレータが前記モニタ回路に兼用されてなり、前記モニタ回路は、前記コンパレータと、前記コンパレータの反転入力端子への前記所定範囲を決める基準比較電圧の入力をオンオフする第２のアナログスイッチとを備え、前記制御手段は、前記第２積分期間の開始時には、前記コンパレータの前記反転入力端子に前記基準比較電圧が入力されるように前記第１のアナログスイッチおよび前記第２のアナログスイッチを制御して、前記コンパレータを低速動作させ、前記第２積分期間において前記コンパレータの出力電圧に基づいて前記積分器の出力電圧が前記所定範囲内まで低下したと判別した場合には、前記コンパレータの前記反転入力端子に前記基準電圧が入力されるように前記第１のアナログスイッチおよび前記第２のアナログスイッチを制御して、前記コンパレータを高速動作させることを特徴とする請求項４記載のセンサ装置。
【請求項８】
前記第２積分期間において前記積分器の前記出力電圧と前記基準電圧との差電圧をモニタする差電圧モニタ回路を備え、前記差電圧モニタ回路は、モニタしている前記差電圧が小さくなると、前記コンパレータのバイアス電圧を増加させて前記コンパレータを高速動作させることを特徴とする請求項１記載のセンサ装置。
【請求項９】
前記第２積分期間において前記積分器の前記出力電圧と前記基準電圧との差分を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて前記コンパレータのバイアス電圧を変化させるバイアス電圧設定回路とを備えることを特徴とする請求項１記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ装置に関するものである。
【背景技術】
【０００２】
物理量を検出するセンサ装置の一例としては、図１６に示す構成のセンサ装置１００が提案されている（特許文献１）。
【０００３】
このセンサ装置１００は、物理量を電圧値に変換し、当該電圧値を表す電圧信号を出力する電圧検出型のセンサ部１２０、チョッパアンプ部１１０およびＡＤ変換回路（デジタル変換部）１１２を備えている。また、センサ装置１００は、チョッパアンプ部１１０、ＡＤ変換回路１１２などを統括的に制御するコントローラ（制御部）１１１を備えている。
【０００４】
チョッパアンプ部１１０は、図１７に示されるように、第１のチョッパ回路１１０ａ、オペアンプ１１０ｂおよび第２のチョッパ回路１１０ｃを備える。
【０００５】
チョッパアンプ部１１０において、第１のチョッパ回路１１０ａは、センサ部１２０から出力される電圧信号Ｖinの入力を受け付ける。センサ部１２０は、検出した温度変化を電圧値の変化で表した電圧信号Ｖinを第１のチョッパ回路１１０ａへ出力する。そして、第１のチョッパ回路１１０ａは、センサ部１２０から受け付けた電圧信号Ｖinを、所定のチョッピング周波数ｆｃでチョッピングして変調する。
【０００６】
これにより、センサ部１２０から出力された電圧信号Ｖinの周波数が、チョッピング周波数ｆｃおよびその奇数倍の周波数に変調される。
【０００７】
オペアンプ１１０ｂは、チョッピング周波数ｆｃおよびその奇数倍の周波数に変調された電圧信号Ｖinの電圧値を増幅する。この増幅過程において、オペアンプ１１０ｂに固有のオフセット電圧および１／ｆノイズ（以下、ノイズ成分という）が混入する。このようなノイズ成分は、一般に、チョッピング周波数ｆｃよりも低域の低周波数帯に位置する。
【０００８】
オペアンプ１１０ｂは、第１のチョッパ回路１１０ａで、チョッピング周波数ｆｃおよびその奇数倍の周波数に変調された電圧信号Ｖinを受け付けると、その電圧信号Ｖinを所定の増幅率で増幅する。結果として、チョッピング周波数ｆｃおよびその奇数倍の周波数に変調された電圧信号Ｖinが増幅されるが、その電圧信号Ｖinには、チョッピング周波数ｆｃよりも低域の低周波数帯に位置するノイズ成分が混入する。
【０００９】
第２のチョッパ回路１１０ｃは、オペアンプ１１０ｂの出力信号を復調して出力信号Ｖoutとして出力する。オペアンプ１１０ｂで増幅された電圧信号Ｖin部分は、第２のチョッパ回路１１０ｃによる復調によって、センサ部１２０から出力された時点における周波数と同じ周波数を有するようになる。
【００１０】
その一方で、オペアンプ１１０ｂによる増幅過程において混入した低周波数帯のノイズ成分は、第２のチョッパ回路１１０ｃによる復調によって、チョッピング周波数ｆｃおよびその奇数倍の周波数を有するようになる。
【００１１】
ＡＤ変換回路１１２は、いわゆる二重積分型Ａ／Ｄコンバータで構成されている。ＡＤ変換回路１１２は、積分器（積分部）１１３、比較器１１５、ＣＲ発振回路（発振部）１１６およびカウンタ１１７を備えている。
【００１２】
ＡＤ変換回路１１２は、チョッパアンプ１１０から出力された電圧信号が積分器１１３において積分され、その積分値に応じた値のデジタル信号が出力される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−４７７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に開示された図１６の構成のセンサ装置１００では、チョッパアンプ１１０での消費電流が大きく、消費電力が大きくなってしまう。そこで、このセンサ装置１００においては、チョッパアンプ１１０での消費電流を小さくすることで、低消費電力化を図ることが考えられるが、検出性能が低下してしまう。
【００１５】
本発明は上記事由に鑑みて為されたものであり、その目的は、検出性能を低下させることなく消費電力を低減させることが可能なセンサ装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明のセンサ装置は、検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部と、前記センサ部の前記出力電圧を増幅するチョッパアンプと、前記チョッパアンプの後段側に設けられたＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、演算増幅器と抵抗とコンデンサとを有し前記チョッパアンプの後段側に設けられた積分器と、前記積分器に前記チョッパアンプの出力である入力電圧と基準電圧に対して前記入力電圧とは逆極性の参照電圧との一方を択一的に入力させる切替部と、前記積分器の出力電圧を前記基準電圧と比較するコンパレータと、前記積分器において前記入力電圧を第１積分期間だけ積分した後に前記参照電圧を第２積分期間だけ積分する二重積分が行われるように前記切替部を制御する機能を有する制御手段と、前記第２積分期間毎に前記コンパレータの出力が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタとを備え、前記制御手段は、前記積分器に前記入力電圧が入力されるように前記切替部を制御する直前から前記チョッパアンプの動作を開始させ、前記積分器に前記参照電圧が入力されるように前記切替部を制御した直後に前記チョッパアンプの動作を停止させる機能を有することを特徴とする。
【００１７】
このセンサ装置において、前記制御手段は、前記第２積分期間の直前から前記コンパレータの動作を開始させ前記第２積分期間の終了直後に前記コンパレータの動作を停止させることが好ましい。
【００１８】
このセンサ装置において、前記制御手段は、前記コンパレータを前記第２積分期間と同じ期間だけ動作させることが好ましい。
【００１９】
このセンサ装置において、前記第２積分期間において前記積分器の出力電圧が所定範囲内まで低下したか否かを判別するモニタ回路を備え、前記コンパレータは、前記モニタ回路により前記積分器の出力電圧が前記所定範囲内まで低下したと判別されたときに動作が開始されるか若しくは低速動作から高速動作へ切り替わり、前記制御手段は、少なくとも前記第２積分期間以外は前記コンパレータを停止させることが好ましい。
【００２０】
このセンサ装置において、前記モニタ回路は、前記コンパレータからなる第１のコンパレータよりも低速動作させる第２のコンパレータにより構成されており、前記積分器の出力電圧が前記所定範囲内になった場合にフラグを生成し、前記第１のコンパレータを動作させることが好ましい。
【００２１】
このセンサ装置において、前記コンパレータの前記反転入力端子への前記基準電圧の入力をオンオフする第１のアナログスイッチを備え、前記コンパレータが前記モニタ回路に兼用されてなり、前記モニタ回路は、前記コンパレータと、前記コンパレータの反転入力端子への前記所定範囲を決める基準比較電圧の入力をオンオフする第２のアナログスイッチとを備え、前記制御手段は、前記第２積分期間の開始時には、前記コンパレータの前記反転入力端子に前記基準比較電圧が入力されるように前記第１のアナログスイッチおよび前記第２のアナログスイッチを制御して、前記コンパレータを低速動作させ、前記第２積分期間において前記コンパレータの出力電圧に基づいて前記積分器の出力電圧が前記所定範囲内まで低下したと判別した場合には、前記コンパレータの前記反転入力端子に前記基準電圧が入力されるように前記第１のアナログスイッチおよび前記第２のアナログスイッチを制御して、前記コンパレータを高速動作させることが好ましい。
【００２２】
このセンサ装置において、前記第２積分期間において前記積分器の前記出力電圧と前記基準電圧との差電圧をモニタする差電圧モニタ回路を備え、前記差電圧モニタ回路は、モニタしている前記差電圧が小さくなると、前記コンパレータのバイアス電圧を増加させて前記コンパレータを高速動作させることが好ましい。
【００２３】
このセンサ装置において、前記第２積分期間において前記積分器の前記出力電圧と前記基準電圧との差分を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて前記コンパレータのバイアス電圧を変化させるバイアス電圧設定回路とを備えることが好ましい。
【発明の効果】
【００２４】
本発明のセンサ装置においては、検出性能を低下させることなく消費電力を低減させることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】実施形態１のセンサ装置の回路図である。
【図２】（ａ）は実施形態１のセンサ装置における第１の参照電圧発生回路の回路図、（ｂ）は実施形態１のセンサ装置における第２の参照電圧発生回路の回路図である。
【図３】実施形態１のセンサ装置における積分器の動作説明図である。
【図４】実施形態１のセンサ装置におけるコンパレータの回路図である。
【図５】実施形態１のセンサ装置の動作説明図である。
【図６】実施形態１のセンサ装置の他の動作説明図である。
【図７】実施形態２のセンサ装置の回路図である。
【図８】実施形態２のセンサ装置の動作説明図である。
【図９】実施形態３のセンサ装置の回路図である。
【図１０】実施形態３のセンサ装置の動作説明図である。
【図１１】実施形態４のセンサ装置の回路図である。
【図１２】実施形態４のセンサ装置における要部構成図である。
【図１３】実施形態４のセンサ装置におけるコンパレータの回路図である。
【図１４】実施形態５のセンサ装置の回路図である。
【図１５】実施形態６のセンサ装置の回路図である。
【図１６】従来のセンサ装置の一例の構成図である。
【図１７】従来のセンサ装置におけるチョッパアンプ部の一例の構成図である。
【発明を実施するための形態】
【００２６】
（実施形態１）
以下では、本実施形態のセンサ装置について図１〜図６に基づいて説明する。
【００２７】
センサ装置は、検出対象の物理量に応じたアナログの出力電圧を発生するセンサ部１と、このセンサ部１の出力電圧を増幅するチョッパアンプ３と、このチョッパアンプ３の後段側に設けられたＡ／Ｄ変換器２０とを備えている。
【００２８】
Ａ／Ｄ変換器２０は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを有しチョッパアンプ３の後段側に設けられた積分器６を備えている。また、Ａ／Ｄ変換器２０は、積分器６にチョッパアンプ３の出力である入力電圧Ｖinと基準電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の参照電圧（ここでは、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-）との一方を択一的に入力させる切替部５を備えている。また、Ａ／Ｄ変換器２０は、積分器６の出力電圧Ｖout1を基準電圧ＶAGNDと比較するコンパレータ８を備えている。また、Ａ／Ｄ変換器２０は、積分器６において入力電圧Ｖinを第１積分期間Ｔ１だけ積分した後に参照電圧を第２積分期間Ｔ２だけ積分する二重積分が行われるように切替部５を制御する機能を有する制御部９を備えている。なお、本実施形態では、制御部９が、制御手段を構成している。
【００２９】
また、Ａ／Ｄ変換器２０は、第２積分期間Ｔ２毎にコンパレータ８の出力電圧Ｖout2が反転するまで一定周期のクロックパルスをカウントしカウント値を出力するカウンタ１１を備えている。ここで、センサ装置は、一定周期のクロックパルスを出力するクロックパルス発生部１０を備えている。
【００３０】
制御部９は、積分器６に入力電圧Ｖinが入力されるように切替部５を制御する直前からチョッパアンプ３の動作を開始させ、積分器６に参照電圧が入力されるように切替部５を制御した直後にチョッパアンプ３の動作を停止させる機能を有している。ここにおいて、制御部９は、クロックパルス発生部１０の出力に基づいて切替部５およびチョッパアンプ３の動作を制御する機能を有している。ここで、「積分器６に入力電圧Ｖinが入力されるように切替部５を制御する直前」とは、第１積分期間Ｔ１（図５参照）の開始時よりも前のタイミング（例えば、リセット期間Ｔ０の終了時と第１積分期間Ｔ１の開始時との間のタイミング）である。この「直前」は、積分器６に入力電圧Ｖinが入力されるように切替部５を制御するタイミングよりも、クロックパルス発生部１０で発生するクロックパルスの半周期〜当該半周期の整数倍の時間だけ前のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、切替部５を制御するタイミングに近いほうが、好ましく、当該半周期の時間だけ前のタイミングが、より好ましい。また、「積分器６に参照電圧が入力されるように切替部５を制御した直後」とは、第１積分期間Ｔ１の終了時よりも後の第２積分期間Ｔ２内のタイミングである。この「直後」は、積分器６に参照電圧が入力されるように切替部５を制御するタイミングよりも、クロックパルス発生部１０で発生するクロックパルスの半周期〜当該半周期の整数倍の時間だけ後のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、切替部５を制御するタイミングに近いほうが、好まし区、当該半周期の時間だけ後のタイミングが、より好ましい。
【００３１】
本実施形態のセンサ装置は、センサ部１が複数のセンサ素子部１ａを有しており、センサ部１とチョッパアンプ３との間に、センサ部１とチョッパアンプ３の一方の入力端子との間を接続する第１状態とチョッパアンプ３の一方の入力端子と他方の入力端子との間を短絡する第２状態とを切り替える切替部２を備えている。なお、以下では、説明の便宜上、切替部２を第１の切替部２と称し、切替部５を第２の切替部５とも称する。
【００３２】
第１の切替部２は、チョッパアンプ３の両入力端子間に接続された入力短絡手段であるアナログスイッチ２ｂを有している。この第１の切替部２は、チョッパアンプ３の両入力端子間に接続されたアナログスイッチ２ｂがオフの場合に、第１状態となり、チョッパアンプ３の両入力端子間に接続されたアナログスイッチ２ｂがオンでチョッパアンプ３の両入力端子間が短絡されている場合に、第２状態となる。また、第１の切替部２は、各センサ素子部１ａの出力電圧をチョッパアンプ３へ順次入力させる入力切替手段であるアナログマルチプレクサ２ａを備えている。ここにおいて、第１の切替部２は、第１状態の場合、アナログマルチプレクサ２ａでは、１つの入力端と出力端との間が接続され、第２状態の場合、アナログマルチプレクサ２ａの全ての入力端と出力端との間が未接続の状態となる。
【００３３】
以下、本実施形態のセンサ装置の各構成要素について更に説明する。
【００３４】
センサ部１としては、例えば、特開２０１０−２３７１１７号公報に開示された赤外線アレイセンサのように、感温部および当該感温部の出力電圧を取り出すためのＭＯＳトランジスタを具備する複数の画素部が、半導体基板の一表面側において２次元アレイ状に配置されており、全ての感温部の出力を時系列的に読み出すことが可能なものを用いることができる。この場合、各画素部それぞれが、センサ素子部１ａを構成する。なお、この赤外線アレイセンサを温度センサとして用いる場合には、半導体基板の温度を一定に保つことで感温部におけるサーモパイルの冷接点の温度を一定温度に保つペルチェ素子を用いるか、あるいは、冷接点の温度を検出するサーミスタを設けることが好ましい。サーミスタを設ける場合には、このサーミスタも、センサ部１のセンサ素子部１ａとして扱うことができる。センサ部１は、少なくとも２つセンサ素子部１ａを有するものであればよく、赤外線アレイセンサに限定するものではなく、例えば、サーモパイルからなる感温部を１つだけ備えた赤外線センサと、この赤外線センサにおけるサーモパイルの冷接点の温度を検出するサーミスタとを、それぞれセンサ素子部１ａとする構成としてもよい。
【００３５】
第２の切替部５は、積分器６に入力電圧Ｖinと当該入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とのいずれかを択一的に入力させることができる構成となっている。ここで、第１の参照電圧ＶREF+は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ高い電圧であって、ＶREF+＝ＶAGND＋Ｖrefであり、第２の参照電圧ＶREF-は、基準電圧ＶAGNDよりも所定電圧Ｖrefだけ低い電圧であり、ＶREF-＝ＶAGND−Ｖrefである。したがって、本実施形態におけるＡ／Ｄ変換器２０は、両極性（バイポーラ）の入力電圧Ｖinに対応することができる。なお、基準電圧ＶAGNDは、Ａ／Ｄ変換器２０の電源電圧ＶDDとグランド電圧（０Ｖ）との間に設定してある（図３参照）。
【００３６】
上述の第２の切替部５は、チョッパアンプ３と積分器６との間に設けられたアナログスイッチ５１と、第１の参照電圧ＶREF+を出力する第１の参照電圧発生回路９１（図２（ａ）参照）と積分器６との間に設けられたアナログスイッチ５２と、第２の参照電圧ＶREF-を出力する第２の参照電圧発生回路９２（図２（ｂ）参照）と積分器６との間に設けられたアナログスイッチ５３とを備えている。要するに、第２の切替部５は、３つのアナログスイッチ５１〜５３を具備している。
【００３７】
積分器６は、演算増幅器ＯＰ１を備え、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒが接続されるとともに、演算増幅器ＯＰ１の反転入力端子と出力端子との間にコンデンサＣが接続されている。ここで、積分器６は、演算増幅器ＯＰ１の非反転入力端子の電位が、基準電圧ＶAGNDに設定されるように構成されている。要するに、積分器６は、演算増幅器ＯＰ１と抵抗ＲとコンデンサＣとを用いた反転積分器の構成となっており、抵抗ＲとコンデンサＣとの直列回路を有している。
【００３８】
演算増幅器ＯＰ１の非反転入力端子には、基準電圧ＶAGNDを出力する基準電圧発生回路（図示せず）が接続されることが好ましい。ここで、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-は、基準電圧ＶAGNDから生成されていることが好ましい。すなわち、第１の参照電圧発生回路９１、第２の参照電圧発生回路９２は、基準電圧発生回路から出力される基準電圧ＶAGNDから第１の参照電圧ＶREF+、第２の参照電圧ＶREF-を生成するものが好ましい。基準電圧発生回路は、例えば、バンドギャップリファレンス回路（図示せず）の出力から基準電圧ＶAGNDを生成することが好ましい。
【００３９】
したがって、本実施形態のセンサ装置では、基準電圧ＶAGND、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-それぞれが時間や温度により変動するような場合でも、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-が基準電圧ＶAGNDと同じ傾向で変動することとなる。これにより、センサ装置は、基準電圧ＶAGNDの変動にかかわらず、第１の参照電圧ＶREF+および第２の参照電圧ＶREF-それぞれの基準電圧ＶAGNDとの電圧差を略一定に保つことが可能となる。
【００４０】
第１の参照電圧発生回路９１は、例えば、図２（ａ）に示すように演算増幅器ＯＰ１１と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第１の参照電圧ＶREF+は、下記（１）式により表される。
【００４１】
【数１】
2013126141.tif 000003
また、第２の参照電圧発生回路９２は、例えば、図２（ｂ）に示すように演算増幅器ＯＰ１２と各２つずつの抵抗Ｒ１，Ｒ２とを用いて構成することができ、第２の参照電圧ＶREF-は、下記（２）式により表される。
【００４２】
【数２】
2013126141.tif 000004
上述の積分器６は、入力電圧Ｖinを第１積分期間Ｔ１だけ積分した後に、基準電圧ＶAGNDに対して入力電圧Ｖinとは逆極性の第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する。ここで、積分器６は、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-を積分する第２積分期間Ｔ２に、コンデンサＣの電荷が放電される。
【００４３】
ところで、第１積分期間Ｔ１および第２積分期間Ｔ２における積分器６の出力電圧Ｖoutの変化のパターンとしては、図３のパターンＡ１，Ａ２の例が考えられる。実線で示したパターンＡ１は、入力電圧Ｖinの極性（入力電圧Ｖinの平均値の極性）がマイナスの場合であり、破線で示した変化パターンＡ２は、入力電圧Ｖinの極性がプラスの場合である。
【００４４】
積分器６の出力電圧Ｖout1のフルスケールは、Ａ／Ｄ変換器２０から出力（本実施形態では、ディジタル回路１２から出力）されるディジタル値のフルスケール（最大出力値）に対応する積分器６の出力電圧幅である。
【００４５】
制御部９は、第１積分期間Ｔ１には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して入力電圧Ｖinが入力され、第２積分期間Ｔ２には、演算増幅器ＯＰ１の反転入力端子に抵抗Ｒを介して第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-が入力されるように第２の切替部５などを制御する。ここにおいて、制御部９は、第２の切替部５のアナログスイッチ５１〜５３のオンオフを制御する制御信号Ｓ１〜Ｓ３を出力する。
【００４６】
この制御部９は、第１積分期間Ｔ１の終了時におけるコンパレータ８の出力電圧Ｖout2に基づいて積分器６の出力電圧Ｖout1の基準電圧ＶAGNDに対する大／小に基づくプラス（＋）／マイナス（−）の極性を“Ｈ”／“Ｌ”として判定して出力するとともに極性判定結果に応じて第２の切替部５を制御する機能を有している。具体的には、制御部９は、第１積分期間Ｔ１の終了時において、コンパレータ８の出力電圧Ｖout2がＨレベルの場合には積分器６の出力電圧Ｖout1の極性を“Ｈ”（プラス）として判定し、コンパレータ８の出力電圧Ｖout2がＬレベルの場合には積分器６の出力電圧Ｖout1の極性を“Ｌ”（マイナス）と判定する。また、制御部９は、積分器６の出力電圧Ｖout1についての極性判定結果に応じて、積分器６に第１の参照電圧ＶREF+と第２の参照電圧ＶREF-とのいずれか一方が入力されるように第２の切替部５を制御する。要するに、制御部９は、第１積分期間Ｔ１の終了時において、コンパレータ８の出力電圧Ｖout2がＨレベルの場合には積分器６に第１の参照電圧ＶREF+を入力させ、コンパレータ８の出力電圧Ｖout2がＬレベルの場合には積分器６に第２の参照電圧ＶREF-を入力させる。
【００４７】
これにより、積分器６の第１積分期間Ｔ１には、入力電圧ＶinとコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第１の電流が流れてコンデンサＣが充電される。そして、第２積分期間Ｔ２には、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-とコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる第２の電流が流れてコンデンサＣの電荷が放電される。
【００４８】
なお、制御部９は、適宜のプログラムを搭載したマイクロコンピュータなどにより構成してもよいし、タイミングコントロール回路や、それぞれ所望の機能を実現するように設計した複数の回路などの組み合わせにより構成してもよい。
【００４９】
ところで、制御部９は、極性判定結果をディジタル回路１２へ出力する。一方、ディジタル回路１２は、メモリ１２ａと演算部１２ｂとを備えており、制御部９から出力された極性判定結果をメモリ１２ａに記憶させることができるようになっている。なお、ディジタル回路１２については、後述する。
【００５０】
また、積分器６は、コンデンサＣに、リセット用のアナログスイッチ６１が並列接続されている。したがって、積分器６は、リセット用のアナログスイッチ６１をオンさせることにより、コンデンサＣの残留電荷を放電させるリセット期間Ｔ０（図３、図５参照）を設けることができる。このアナログスイッチ６１のオンオフは、上述の制御部９からの制御信号Ｓ４によって制御される。カウンタ１１のカウント値は、第２積分期間Ｔ２の終了直後にディジタル回路１２に与えられる。つまり、カウンタ１１のカウント値は、第２積分期間Ｔ２の後のリセット期間Ｔ０に読み出される。
【００５１】
制御部９は、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２がサイクリックに繰り返されるように、各アナログスイッチ５１〜５３，６１のオンオフのタイミングを制御するとともにディジタル回路１２を制御する。したがって、Ａ／Ｄ変換器２０の変換レートは、リセット期間Ｔ０と第１積分期間Ｔ１と第２積分期間Ｔ２との合計の時間により決まる。
【００５２】
各アナログスイッチ５１〜５３，６１は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【００５３】
上述のカウンタ１１は、一定周期のクロックパルスを出力するクロックパルス発生部１０からのクロックパルスをカウントする。このカウンタ１１は、積分器６のリセット期間Ｔ０に、制御部９からのリセット信号によってリセットされ、制御部９からのカウント開始信号によって積分器６の第２積分期間Ｔ２の開始と同時に動作（カウント動作）が開始され、その後にコンパレータ８の出力電圧Ｖout2が変化（反転）したときに制御部９からの停止信号によって動作（カウント動作）が終了される。要するに、制御部９は、第２積分期間Ｔ２にカウンタ１１のカウント動作を開始させ第２積分期間Ｔ２においてコンパレータ８の出力電圧Ｖout2が反転したときにカウンタ１１のカウント動作を停止させる機能を有している。したがって、カウンタ１１は、第２積分期間Ｔ２において積分器６の出力電圧Ｖout1が基準電圧ＶAGNDに戻るまでの放電期間Ｔ４（図３、図５参照）のみクロックパルスをカウントしカウント値をディジタル回路１２へ出力する。
【００５４】
ところで、積分器６の出力電圧Ｖout1の絶対値は、第１積分期間Ｔ１においては入力電圧Ｖinの値（平均値）に比例した傾きで増加し、第２積分期間Ｔ２においては一定の傾きで減少するので、放電期間Ｔ４の長さは、入力電圧Ｖinに比例する。さらに説明すれば、第１積分期間Ｔ１の終了時における積分器６の出力電圧Ｖout1をＶａとすると、
【００５５】
【数３】
2013126141.tif 000005
となる。したがって、第１積分期間Ｔ１は、
【００５６】
【数４】
2013126141.tif 000006
となる。一方、放電期間Ｔ４は、
【００５７】
【数５】
2013126141.tif 000007
となる。そして、（４）式および（５）式から、
【００５８】
【数６】
2013126141.tif 000008
となる。したがって、カウンタ１１のカウント値は、入力電圧Ｖinに比例した値となる。なお、積分器６の第２積分期間Ｔ２は、積分器６のコンデンサＣの容量値と抵抗Ｒの抵抗値とで決まる時定数に基づいて決定すればよい。
【００５９】
カウンタ１１としては、１２ビットのカウンタを用いている。なお、カウンタ１１は、１２ビットのカウンタに限らず、例えば、８ビットのカウンタや１６ビットのカウンタなどを用いてもよい。また、クロックパルス発生部１０は、例えば、発振器やクロックパルス発生回路などにより構成すればよい。また、クロックパルス発生部１０は、制御部９に設けてもよい。
【００６０】
本実施形態では、基準電圧ＶAGNDを１．２Ｖに設定してあるが、これに限らず、例えば、０．６Ｖなどでもよい。
【００６１】
また、本実施形態では、リセット期間Ｔ０、第１積分期間Ｔ１、第２積分期間Ｔ２について、Ｔ０＋Ｔ１＝Ｔ２の関係が成り立つように設定してあり、制御部９が、第２の切替部５などを制御する。ここで、本実施形態では、リセット期間Ｔ０を０．３ｍｓｅｃ、第１積分期間Ｔ１を２ｍｓｅｃ、第２積分期間Ｔ２を２．３ｍｓｅｃとしているが、これらの値は一例であり、特に限定するものではない。また、制御部９において極性を判定する際の「第１積分期間Ｔ１の終了時」とは、第１積分期間Ｔ１の終了時点に限らず、終了時点の直前（例えば、３０μｓｅｃ前）でもよい。ここにおける「直前」とは、第１積分期間Ｔ１の終了時点よりも前の第１積分期間Ｔ２内のタイミングであり、終了時点のタイミングよりも、クロックパルス発生部１０で発生するクロックパルスの半周期〜当該半周期程度の整数倍の時間だけ前のタイミングであることが好ましく、当該半周期の時間だけ前のタイミングが、より好ましい。
【００６２】
制御部９は、第２の切替部５のアナログスイッチ５１をオンに制御することによって、積分器６に、第１積分期間Ｔ１の間、入力電圧Ｖinの積分を行わせ、その後、第２の切替部５のアナログスイッチ５２あるいはアナログスイッチ５３をオンに制御することによって、積分器６に、第２積分期間Ｔ２の間、第１の参照電圧ＶREF+あるいは第２の参照電圧ＶREF-の積分を行わせる。
【００６３】
ところで、本実施形態のセンサ装置は、第１の切替部２を備えているので、センサ部１とチョッパアンプ３とが接続された第１状態のとき、センサ部１とチョッパアンプ３とが未接続でチョッパアンプ３の両入力端子間が短絡された第２状態のとき、それぞれにおいて、積分器６により二重積分を行うことができる。
【００６４】
ここで、第１状態において積分器６による二重積分を行う場合、カウンタ１１からディジタル回路１２には、センサ部１の出力電圧（ここでは、センサ素子部１ａの出力電圧）をチョッパアンプ３により増幅することで得られた入力電圧Ｖinに応じたカウント値が入力される。
【００６５】
また、第２状態において積分器６による二重積分を行う場合、Ａ／Ｄ変換器２０では、第１状態の場合と同様の動作が行われる。したがって、カウンタ１１からディジタル回路１２には、チョッパアンプ３の両入力端子間を短絡したときのチョッパアンプ３の出力電圧（オフセット電圧）からなる入力電圧Ｖinに応じたカウント値が入力される。
【００６６】
ディジタル回路１２は、カウンタ１１から入力されたカウント値や制御部９から出力された極性などを記憶することが可能なメモリ１２ａを備えている。なお、ディジタル回路１２は、メモリ１２ａに記憶されたカウント値を用いて適宜の演算を行う演算器１２ｂとを備えている。
【００６７】
このディジタル回路１２は、制御部９からの読み出しタイミング信号が入力される度に、演算部１２ｂが、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値（以下、第１のカウント値とも称する）と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値（以下、第２のカウント値）との差分値を求める機能を有している。また、本実施形態では、演算器１２ｂが、この差分値に、制御部９での極性判定結果の極性とは逆の極性を表す符号を付加させてディジタル値として出力させる機能を有している。ディジタル回路１２において、符号を付加させる機能は、例えば、符号付加回路などによって実現すればよい。なお、入力電圧Ｖinとして両極性を扱う必要がない場合には、符号を付加させる必要はなく、差分値をディジタル値として出力するようにすればよい。第１のカウント値、第２のカウント値は、適宜、メモリ１２ａに記憶され、演算器１２ｂにおいて差分値を求める際にメモリ１２ａから読み出される。
【００６８】
チョッパアンプ３は、例えば、従来例のセンサ装置において説明したチョッパアンプ部１１０（図１７参照）と同様の構成のものを用いることができる。
【００６９】
要するに、チョッパアンプ３は、変調用の第１のチョッパ回路１１０ａと、増幅用のオペアンプ１１０ｂと、復調用の第２のチョッパ回路１１０ｃとを備えている。このチョッパアンプ３では、センサ部１の出力電圧（電圧信号）が、変調パルス（チョッピング周波数ｆｃを有する方形波）で変調されることで変調信号が生成される。そして、チョッパアンプ３では、第１のチョッパ回路１１０ａの出力である変調信号が、オペアンプ１１０ｂにより、所定の増倍率で増幅される。さらに、チョッパアンプ３では、オペアンプ１１０ｂの出力が、第２のチョッパ回路１００ｃにより、復調される。なお、オペアンプ１１０ｂでの増幅過程において、オペアンプ１１０ｂに固有のオフセット電圧および１／ｆノイズ（以下、ノイズ成分という）が混入するが、このようなノイズ成分は、一般に、チョッピング周波数ｆｃよりも低域の低周波数帯に位置する。しかし、このようなノイズ成分は、第２のチョッパ回路１１０ｃによる復調によって、チョッピング周波数ｆｃおよびその奇数倍の周波数を有するようになる。そして、センサ装置では、積分器６が、チョッピング周波数ｆｃおよびその奇数倍の周波数を有するノイズ成分を通過させにくくするローパスフィルタとして機能するので、Ｓ／Ｎ比を向上させることが可能となる。
【００７０】
ここで、チョッパアンプ３は、スタンバイ機能付きチョッパアンプを用いている。
【００７１】
また、センサ装置は、コンパレータ８としてスタンバイ機能付きコンパレータを用いている。コンパレータ８は、例えば、図４の回路構成のものを用いることができる。このコンパレータ８は、正電源入力端子ＶDD、負電源入力端子ＶSS、非反転入力端子ＶIN1、反転入力端子ＶIN2および出力端子ＶOUTの他にバイアス入力端子ＶBIASを備えている。このコンパレータ８は、２つのｎＭＯＳトランジスタＭ1，Ｍ2の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のｎＭＯＳトランジスタＭ3と、２つのｐＭＯＳトランジスタＭ6，Ｍ7を用いた第１のカレントミラーと、２つのｐＭＯＳトランジスタＭ8，Ｍ9を用いた第２のカレントミラーと、２つのｐＭＯＳトランジスタＭ10，Ｍ11とを備えている。また、このコンパレータ８は、２つのｎＭＯＳトランジスタＭ4，Ｍ5を用いた第３のカレントミラーを備えることにより、シングルエンド形出力を実現している。ここで、コンパレータ８は、正電源入力端子ＶDDと負電源入力端子ＶSSとの間に接続されたｐＭＯＳトランジスタＭ6とｎＭＯＳトランジスタＭ4との直列回路におけるｐＭＯＳトランジスタＭ6とｎＭＯＳトランジスタＭ4との接続点が、出力端子ＶOUTに接続されている。このコンパレータ８は、差動入力対の２つのｎＭＯＳトランジスタＭ1，Ｍ2の各ソースが、バイアス電流調整用のｎＭＯＳトランジスタＭ3のドレインに共通接続されている。このコンパレータ８は、バイアス入力端子ＶBIASに印加されるバイアス電圧の大小によってバイアス電流調整用のｎＭＯＳトランジスタＭ3に流れるバイアス電流の大小が決まるものであり、バイアス電流が大きくなるほど、動作速度が高速となる。逆に、コンパレータ８は、バイアス電流が小さくなるほど、動作速度が低速となり、例えばバイアス電圧を零とすれば、動作を停止させることができる。よって、センサ装置では、コンパレータ８での動作電流の平均電流を低減でき、消費電力を低減することが可能となる。なお、コンパレータ８の回路構成は一例であり、特に限定するものではない。
【００７２】
また、センサ装置は、パーソナルコンピュータ用のインタフェースを備えており、適宜のプログラムを搭載したパーソナルコンピュータによってパワーマネジメントモードと通常モードとを選択可能となっている。そして、センサ装置は、パワーマネジメントモードが選択されている場合、制御部９が、チョッパアンプ３およびコンパレータ８それぞれを間欠的に動作させることで、低消費電力化を図るようになっている。なお、上述のインタフェースは必ずしも備えている必要はなく、制御部９が、チョッパアンプ３およびコンパレータ８それぞれを間欠的に動作させることで、低消費電力化を図るようになっている構成でもよい。
【００７３】
チョッパアンプ３は、制御部９からの第１のスタンバイ信号ＳＢ１がＨレベルの期間は動作が停止しており、第１のスタンバイ信号ＳＢ１がＬレベルの期間のみ動作する。
【００７４】
また、コンパレータ８は、制御部９からの第２のスタンバイ信号ＳＢ２がＨレベルの期間は動作が停止しており、第２のスタンバイ信号ＳＢ２がＬレベルの期間のみ動作する。ここにおいて、コンパレータ８は、バイアス入力端子ＶBIASへのバイアス電圧の入力をオンオフさせるアナログスイッチＳＷ８を備えており、第２のスタンバイ信号ＳＢ２がＨレベルの期間はオフとなり、第２のスタンバイ信号ＳＢ２がＨレベルの期間のみオンとなる。アナログスイッチＳＷ８は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。なお、コンパレータ８は、スタンバイ機能を有していて制御部９からの第２のスタンバイ信号ＳＢ２によってスタンバイ機能の動作が可能であれば、必ずしもアナログスイッチＳＷ８を備えている必要はない。
【００７５】
本実施形態のセンサ装置の第１状態での動作の一例をまとめると図５のようになる。ここで、図５は、（ａ）がアナログスイッチ６１の制御信号Ｓ４、（ｂ）がアナログスイッチ５１の制御信号Ｓ１、（ｃ）がアナログスイッチ５３の制御信号Ｓ３、（ｄ）がチョッパアンプ３の出力電圧（つまり、Ａ／Ｄ変換器２０の入力電圧Ｖin）、（ｅ）が積分器６の出力電圧Ｖout1、（ｆ）がコンパレータ８の出力電圧Ｖout2、（ｇ）がチョッパアンプ３へ与えられる第１のスタンバイ信号ＳＢ１、（ｈ）がコンパレータ８へ与えられる第２のスタンバイ信号ＳＢ２である。なお、図６は、パワーマネジメントモードが選択されていない場合の動作の一例であり、図６の（ａ）〜（ｈ）が図５の（ａ）〜（ｈ）にそれぞれ対応している。
【００７６】
図５および図６は、積分器６の入力電圧Ｖinの極性がマイナスの場合の説明図であるが、入力電圧Ｖinの極性がプラスの場合の動作は、積分器６の出力電圧Ｖout1の極性が逆になるだけでその他は同様である。
【００７７】
本実施形態のセンサ装置は、上述のように、センサ部１と、チョッパアンプ３と、Ａ／Ｄ変換器２０とを備え、Ａ／Ｄ変換器２０が、切替部５と、積分器６と、コンパレータ８と、制御手段たる制御部９と、カウンタ１０と、ディジタル回路１２とを備えている。そして、制御部９は、積分器６に入力電圧Ｖinが入力されるように切替部５を制御する直前からチョッパアンプ３の動作を開始させ、積分器６に参照電圧が入力されるように切替部５を制御した直後にチョッパアンプ３の動作を停止させる機能を有している。これにより、本実施形態のセンサ装置では、検出性能を低下させることなく、チョッパアンプ３での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。
【００７８】
また、本実施形態のセンサ装置では、制御部９が、第２積分期間Ｔ２の直前からコンパレータ８の動作を開始させ第２積分期間Ｔ２の終了直後にコンパレータ８の動作を停止させることが好ましい。これにより、センサ装置は、検出性能を低下させることなく、コンパレータ８での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。ここにおいて「第２積分期間Ｔ２の直前」は、第１積分期間Ｔ１内のタイミングであり、クロックパルス発生部１０で発生するクロックパルスの半周期〜当該半周期の整数倍程度の時間だけ前のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、第２積分期間Ｔ２の開始時に近いほうが、好ましく、当該半周期だけ前のタイミングが、より好ましい。また、「第２積分期間Ｔ２の終了直後」とは、第２積分期間Ｔ２の終了時よりも後のリセット期間Ｔ０内のタイミングである。この「直後」は、第２積分期間Ｔ２の終了時よりも、クロックパルス発生部１０で発生するクロックパルスの半周期〜当該半周期の整数倍程度の時間だけ後のタイミングであることが好ましく、センサ装置の低消費電力化の観点から、第２積分期間Ｔ２の終了時に近いほうが、好ましく、当該半周期だけ後のタイミングが、より好ましい。
【００７９】
また、制御部９は、コンパレータ８を第２積分期間Ｔ２と同じ期間だけ動作させるようにしてもよい。これにより、センサ装置は、検出性能を低下させることなく、コンパレータ８での動作電流の平均値を低減することが可能となり、低消費電力化を図ることが可能となる。
【００８０】
また、本実施形態のセンサ装置では、ディジタル回路１２から出力されるディジタル値が、第１状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値と第２状態のときに第１積分期間Ｔ１が設定された積分器６の第２積分期間Ｔ２に対応したカウント値との差分値である。しかして、本実施形態のセンサ装置では、チョッパアンプ３や演算増幅器ＯＰ１などのオフセット電圧の影響を低減することが可能となり、高精度化を図れる。
【００８１】
（実施形態２）
以下では、本実施形態のセンサ装置について、図７および図８に基づいて説明する。なお、実施形態１と同様の構成要素については、同一の符号を付して説明を省略する。
【００８２】
本実施形態のセンサ装置は、第２積分期間Ｔ２において積分器６の出力電圧Ｖout1が所定範囲内まで低下したか否かを判別するモニタ回路１５を備えている。ここで、所定範囲は、基準電圧ＶAGNDよりも高い第１の比較基準電圧ＶHと基準電圧ＶAGNDよりも低い第２の比較基準電圧ＶLとの範囲であり、ＶH〜ＶLである。なお、第１の比較基準電圧ＶHは、第１積分期間Ｔ１の終了時の積分器６の出力電圧Ｖout1の極成がプラスの場合に積分器６の出力電圧Ｖout1よりも低く、基準電圧ＶAGNDに近い値に設定することが好ましい。また、第２の比較基準電圧ＶLは、第１積分期間Ｔ１の終了時の積分器６の出力電圧Ｖout1の極性がマイナスの場合に積分器６の出力電圧Ｖout1よりも高く、基準電圧ＶAGNDに近い値に設定することが好ましい。
【００８３】
また、本実施形態のセンサ装置におけるコンパレータ８は、モニタ回路１５により積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内まで低下したと判別されたときに動作が開始される。ここで、コンパレータ８の動作の開始は、制御手段たる制御部９によって制御される。
【００８４】
また、制御手段たる制御部９は、少なくとも第２積分期間Ｔ２以外はコンパレータ８を停止させる。
【００８５】
モニタ回路１５は、積分器６の出力電圧Ｖout1と第１の比較基準電圧ＶHとを比較するコンパレータ１６ａと、積分器６の出力電圧Ｖout1と第２の比較基準電圧ＶLとを比較するコンパレータ１６ｂとを備えている。また、モニタ回路１５は、両コンパレータ１６ａ，１６ｂそれぞれの出力を入力とする論理回路１６ｃを備えており、論理回路１６ｃの出力がモニタ回路１５の出力Ｖ16となる。ここで、論路回路１６ｃは、コンパレータ１６ａの出力がＬレベル、コンパレータ１６ｂの出力がＨレベルの場合のみ、この論理回路１６ｃの出力がＨレベルとなるように構成してある。要するに、モニタ回路１５は、積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内にある場合のみ出力Ｖ16がＨレベルとなるフラグを生成するウィンドコンパレータＷＣＰにより構成されている。本実施形態では、コンパレータ８が、第１のコンパレータを構成し、ウィンドウコンパレータＷＣＰが、第２のコンパレータを構成している。したがって、モニタ回路１５は、第１のコンパレータ８よりも低速動作させる第２のコンパレータにより構成されており、第２積分期間Ｔ２において積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内になった場合にフラグを生成し、第１のコンパレータ８を動作させる。
【００８６】
本実施形態のセンサ装置の第１状態での動作の一例をまとめると図８のようになる。ここで、図８は、（ａ）がアナログスイッチ６１の制御信号Ｓ４、（ｂ）がアナログスイッチ５１の制御信号Ｓ１、（ｃ）がアナログスイッチ５３の制御信号Ｓ３、（ｄ）がチョッパアンプ３の出力電圧（つまり、Ａ／Ｄ変換器２０の入力電圧Ｖin）、（ｅ）が積分器６の出力電圧Ｖout1、（ｆ）がカウンタ１１でカウントされるクロックパルス、（ｇ）がコンパレータ８の出力電圧Ｖout2、（ｈ）がコンパレータ８の出力電圧Ｖout2、（ｉ）がコンパレータ８の動作期間である。なお、図８は、積分器６の入力電圧Ｖinの極性がマイナスの場合の説明図であるが、コンパレータ８の入力電圧Ｖinの極性がプラスの場合の動作は、積分器６の出力電圧Ｖout1の極性が逆になるだけでその他は同様である。
【００８７】
以上説明した本実施形態のセンサ装置では、検出性能を低下させることなく、チョッパアンプ３および第１のコンパレータ８それぞれでの動作電流の平均値を低減することが可能となる。また、本実施形態のセンサ装置では、実施形態１に比べて第１のコンパレータ８の動作期間を短くすることが可能となる。また、本実施形態のセンサ装置では、第２のコンパレータたるウィンドウコンパレータＷＣＰの動作速度を第１コンパレータ８の動作速度に比べて低速としても検出性能に影響を与えないようにすることができる。よって、本実施形態のセンサ装置では、モニタ回路１５が、第１のコンパレータ８よりも低速動作させる第２のコンパレータたるウィンドウコンパレータＷＣＰにより構成されており、積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内になった場合にフラグを生成し、第１のコンパレータ８を動作させることにより、検出性能を低下させることなく、第１のコンパレータ８での動作電流の平均値を低減することが可能となる。
【００８８】
また、第１のコンパレータ８は、モニタ回路１５により積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内まで低下したと判別されたときに低速動作から高速動作へ切り替わるようにしてもよい。第１のコンパレータ８の低速動作と高速動作との切り替えは、制御手段たる制御部９によって、第１のコンパレータ８へ与えるバイアス電圧を変えることで制御することができる。これによっても、本実施形態のセンサ装置は、検出性能を低下させることなく、第１のコンパレータ８での動作電流の平均値を低減することが可能となる。
【００８９】
ところで、積分器６の入力電圧Ｖinとして両極性を扱う必要がない場合には、所定範囲ＶH〜ＶLにおける第１の比較基準電圧ＶHと第２の比較基準電圧ＶLとの一方を基準電圧ＶAGNDとすることができ、モニタ回路１５を、２個のコンパレータ１６ａ，１６ｂのうちの一方のみにより構成することが可能となる。この場合、論理回路１６ｃは不要となり、コンパレータ１６ａあるいはコンパレータ１６ｂの出力がモニタ回路１５の出力Ｖ16となる。
【００９０】
（実施形態３）
以下では、本実施形態のセンサ装置について、図９および図１０に基づいて説明する。なお、実施形態２と同様の構成要素については、同一の符号を付して説明を省略する。
【００９１】
本実施形態のセンサ装置は、制御手段たる制御部９が、カウンタ１１によるクロックパルスのカウントが終了した後にコンパレータ８を停止させる点が実施形態２とは相違する。
【００９２】
要するに、本実施形態のセンサ装置における制御部９は、モニタ回路１５により積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内まで低下したと判別されたとき、つまり、モニタ回路１５の出力Ｖ16がＬレベルからＨレベルに変化したときに、コンパレータ８の動作が開始されるように第２のスタンバイ信号ＳＢ２をＨレベルからＬレベルに変化させ、カウンタ１１によるクロックパルスのカウントが終了すると、直ちに第２のスタンバイ信号ＳＢ２をＬレベルからＨレベルに変化させる。
【００９３】
本実施形態のセンサ装置の第１状態での動作の一例をまとめると図１０のようになる。ここで、図１０は、（ａ）がアナログスイッチ６１の制御信号Ｓ４、（ｂ）がアナログスイッチ５１の制御信号Ｓ１、（ｃ）がアナログスイッチ５３の制御信号Ｓ３、（ｄ）がチョッパアンプ３の出力電圧（つまり、Ａ／Ｄ変換器２０の入力電圧Ｖin）、（ｅ）が積分器６の出力電圧Ｖout1、（ｆ）がカウンタ１１でカウントされるクロックパルス、（ｇ）がコンパレータ８の出力電圧Ｖout2、（ｈ）がコンパレータ８の出力電圧Ｖout2、（ｉ）が第２のスタンバイ信号ＳＢ２、（ｊ）がコンパレータ８の動作期間である。なお、図１０は、積分器６の入力電圧Ｖinの極性がマイナスの場合の説明図であるが、コンパレータ８の入力電圧Ｖinの極性がプラスの場合の動作は、積分器６の出力電圧Ｖout1の極性が逆になるだけでその他は同様である。
【００９４】
本実施形態のセンサ装置では、制御手段たる制御部９が、カウンタ１１によるクロックパルスのカウントが終了した後にコンパレータ８を停止させるので、実施形態２のセンサ装置に比べて、検出性能を低下させることなく、コンパレータ８での動作電流の平均値を低減することが可能となり、より一層の低消費電力化を図ることが可能となる。
【００９５】
（実施形態４）
以下では、本実施形態のセンサ装置について、図１１〜図１３に基づいて説明する。なお、実施形態２と同様の構成要素については、同一の符号を付して説明を省略する。
【００９６】
本実施形態のセンサ装置は、コンパレータ８の反転入力端子への基準電圧ＶAGNDの入力をオンオフする第１のアナログスイッチ７１を備え、コンパレータ８が、モニタ回路１５に兼用されている。
【００９７】
ここで、本実施形態におけるモニタ回路１５は、コンパレータ８と、このコンパレータ８の反転入力端子への上述の所定範囲ＶH〜ＶLを決める基準比較電圧（第１の基準比較電圧ＶH、あるいは第２の基準比較電圧ＶL）の入力をオンオフする第２のアナログスイッチ７２，７３とを備えている。要するに、本実施形態のセンサ装置は、第１のアナログスイッチ７１と、第２のアナログスイッチ７２，７３とで、コンパレータ８の反転入力端子へ基準電圧ＶAGND、第１の基準比較電圧ＶHおよび第２の基準比較電圧ＶLのいずれかを択一的に入力させる切替部を構成している。
【００９８】
そして、制御手段たる制御部９は、第２積分期間Ｔ２の開始時には、コンパレータ８の反転入力端子に基準比較電圧が入力されるように第１のアナログスイッチ７１および第２のアナログスイッチ７２，７３を制御して、コンパレータ８を低速動作させ、第２積分期間Ｔ２においてコンパレータ８の出力電圧Ｖout2に基づいて積分器６の出力電圧Ｖout1が所定範囲ＶH〜ＶL内まで低下したと判別した場合には、コンパレータ８の反転入力端子に基準電圧ＶAGNDが入力されるように第１のアナログスイッチ７１および第２のアナログスイッチ７２，７３を制御して、コンパレータ８を高速動作させる。
【００９９】
ここにおいて、制御部９は、積分器６の出力電圧Ｖout1に基づいて積分器６の入力電圧Ｖinの極性がマイナスであると判断した場合には、コンパレータ８の反転入力端子に基準比較電圧を入力させる際に第２のアナログスイッチ７２をオン、第２のアナログスイッチ７３をオフとすることで第１の基準比較電圧ＶHを入力させる。また、制御部９は、積分器６の出力電圧Ｖout1に基づいて積分器６の入力電圧Ｖinの極性がプラスであると判断した場合には、コンパレータ８の反転入力端子に基準比較電圧を入力させる際に第２のアナログスイッチ７２をオフ、第２のアナログスイッチ７３をオンとすることで第２の基準比較電圧ＶLを入力させる。
【０１００】
第１のアナログスイッチ７１および第２のアナログスイッチ７２，７３の各々は、ｎチャネルＭＯＳトランジスタにより構成することが好ましく、これにより、ｐチャネルＭＯＳトランジスタにより構成する場合に比べて、オン抵抗を低減できるとともに、高速動作が可能となる。
【０１０１】
コンパレータ８は、図１２に示すように、１段目のコンパレータ８ａと、２段目のコンパレータ８ｂと、３段目のコンパレータ８ｃ、３段目のコンパレータ８ｃの後段のバッファ８ｄとを備えている。
【０１０２】
１段目のコンパレータ８ａは、例えば、図１３（ａ）の回路構成のものを用いることができる。この１段目のコンパレータ８ａは、正電源入力端子ＶDD、負電源入力端子ＶSS、非反転入力端子ＶIN11、反転入力端子ＶIN12および２つの出力端子ＶON11，ＶOP12の他にバイアス入力端子ＶBIAS1を備えている。この１段目のコンパレータ８は、２つのｎＭＯＳトランジスタＭ01，Ｍ02の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のｎＭＯＳトランジスタＭ03とを備えている。この１段目のコンパレータ８ａは、差動入力対の２つのｎＭＯＳトランジスタＭ01，Ｍ02の各ドレインがそれぞれ抵抗Ｒ01，Ｒ02を介して正電源入力端子ＶDDに接続されている。また、この１段目のコンパレータ８ａは、差動入力対の２つのｎＭＯＳトランジスタＭ01，Ｍ02の各ソースが、バイアス電流調整用のｎＭＯＳトランジスタＭ03のドレインに共通接続されており、このｎＭＯＳトランジスタＭ03を介して負電源入力端子ＶSSに接続されている。そして、この１段目のコンパレータ８ａは、直列接続された抵抗Ｒ01，Ｒ02とｎＭＯＳトランジスタＭ01，Ｍ02のドレインとの各接続点が、出力端子ＶON11，ＶOP12にそれぞれ接続されている。なお、２つの抵抗Ｒ01，Ｒ02は、同じ抵抗値に設定してある。
【０１０３】
また、２段目のコンパレータ８ｂは、例えば、図１３（ｂ）の回路構成のものを用いることができる。この２段目のコンパレータ８ｂは、正電源入力端子ＶDD、負電源入力端子ＶSS、非反転入力端子ＶIN21、反転入力端子ＶIN22および２つの出力端子ＶON21，ＶOP22の他にバイアス入力端子ＶBIAS2を備えている。この２段目のコンパレータ８は、２つのｎＭＯＳトランジスタＭ21，Ｍ22の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のｎＭＯＳトランジスタＭ23とを備えている。この２段目のコンパレータ８ｂは、差動入力対の２つのｎＭＯＳトランジスタＭ21，Ｍ22の各ドレインがそれぞれ抵抗Ｒ21，Ｒ22を介して正電源入力端子ＶDDに接続されている。また、この２段目のコンパレータ８ｂは、差動入力対の２つのｎＭＯＳトランジスタＭ21，Ｍ22の各ソースが、バイアス電流調整用のｎＭＯＳトランジスタＭ23のドレインに共通接続されており、このｎＭＯＳトランジスタＭ23を介して負電源入力端子ＶSSに接続されている。そして、この２段目のコンパレータ８ｂは、直列接続された抵抗Ｒ21，Ｒ22とｎＭＯＳトランジスタＭ21，Ｍ22のドレインとの各接続点が、出力端子ＶON21，ＶOP22にそれぞれ接続されている。なお、２つの抵抗Ｒ21，Ｒ22は、同じ抵抗値に設定してある。
【０１０４】
また、３段目のコンパレータ８ｃは、例えば、図１３（ｃ）の回路構成のものを用いることができる。この３段目のコンパレータ８ｃは、正電源入力端子ＶDD、負電源入力端子ＶSS、非反転入力端子ＶIN31、反転入力端子ＶIN32および出力端子ＶOUTの他にバイアス入力端子ＶBIAS3を備えている。この３段目のコンパレータ８ｃは、図４に示したコンパレータ８と同じ回路構成であり、２つのｎＭＯＳトランジスタＭ1，Ｍ2の差動入力対と、バイアス電圧を印加可能なバイアス電流調整用のｎＭＯＳトランジスタＭ3と、２つのｐＭＯＳトランジスタＭ6，Ｍ7を用いた第１のカレントミラーと、２つのｐＭＯＳトランジスタＭ8，Ｍ9を用いた第２のカレントミラーと、２つのｐＭＯＳトランジスタＭ10，Ｍ11とを備えている。また、この３段目のコンパレータ８ｃは、２つのｎＭＯＳトランジスタＭ4，Ｍ5を用いた第３のカレントミラーを備えることにより、シングルエンド形出力を実現している。ここで、３段目のコンパレータ８ｃは、正電源入力端子ＶDDと負電源入力端子ＶSSとの間に接続されたｐＭＯＳトランジスタＭ6とｎＭＯＳトランジスタＭ4との直列回路におけるｐＭＯＳトランジスタＭ6とｎＭＯＳトランジスタＭ4との接続点が、出力端子ＶOUTに接続されている。この３段目のコンパレータ８ｃは、差動入力対の２つのｎＭＯＳトランジスタＭ1，Ｍ2の各ソースが、バイアス電流調整用のｎＭＯＳトランジスタＭ3のドレインに共通接続されている。この３段目のコンパレータ８は、バイアス入力端子ＶBIAS3に印加されるバイアス電圧の大小によってバイアス電流調整用のｎＭＯＳトランジスタＭ3に流れるバイアス電流の大小が決まるものであり、バイアス電流が大きくなるほど、動作速度が高速となる。逆に、３段目のコンパレータ８ｃは、バイアス電流が小さくなるほど、動作速度が低速となり、例えばバイアス電圧を零とすれば、動作を停止させることができる。
【０１０５】
また、バッファ８ｄは、例えば、図１３（ｃ）の回路構成のものを用いることができる。このバッファ８ｄは、図１３（ｄ）に示すように、正電源入力端子ＶDD、負電源入力端子ＶSS、入力端子ＶIN4および出力端子ＶOUTを備えている。このバッファ８ｄは、正電源入力端子ＶDD、負電源入力端子ＶSSとの間にｐＭＯＳトランジスタＭ41，Ｍ43とｎＭＯＳトランジスタＭ42，Ｍ44との直列回路が接続されており、前段側となるｐＭＯＳトランジスタＭ41およびｎＭＯＳトランジスタＭ42のゲート同士が入力端子ＶIN4に共通接続され、ドレイン同士が、後段側となるｐＭＯＳトランジスタＭ43およびｎＭＯＳトランジスタＭ44のゲートに共通接続されている。また、後段側となるｐＭＯＳトランジスタＭ43およびｎＭＯＳトランジスタＭ44のドレイン同士が出力端子ＶOUTに共通接続されている。
【０１０６】
上述のコンパレータ８は、１段目のコンパレータ８ａの非反転入力端子ＶIN11が積分器６の出力端に接続され、反転入力端子ＶIN12が、第１のアナログスイッチ７１および第２のアナログスイッチ７２，７３に接続されている。また、１段目のコンパレータ８ａの２つの出力端子ＶON11，ＶOP12が、２段目のコンパレータ８ｂの非反転入力端子ＶIN21、反転入力端子ＶIN22にそれぞれ接続されている。また、２段目のコンパレータ８ｂの２つの出力端子ＶON21，ＶOP22が、３段目のコンパレータ８ｃの非反転入力端子ＶIN31、反転入力端子ＶIN32にそれぞれ接続されている。また、３段目のコンパレータ８ｃの出力端子ＶOUTが、バッファ８ｄの入力端子ＶIN4に接続されている。また、バッファ８ｄの出力端子ＶOUTが、カウンタ１１に接続されている。なお、バッファ８ｄを設けずに、３段目のコンパレータ８ｃの出力端子ＶOUTが、カウンタ１１に接続される構成としてもよい。
【０１０７】
また、コンパレータ８は、１段目のコンパレータ８ａ、２段目のコンパレータ８ｂおよび３段目のコンパレータ８ｃに、バイアス電圧の入力を入り切り可能とするアナログスイッチ８１，８２，８３がそれぞれ設けられている。そして、本実施形態のセンサ装置は、各段のコンパレータ８ａ，８ｂ，８ｃに与えるバイアス電圧を変えるか、コンパレータ８の段数を切り替えることにより、コンパレータ８の動作速度を切り替えることが可能となっている。ここにおいて、コンパレータ８の段数を切り替える手段としては、例えば、アナログスイッチ８１，８２，８３を各別にオンオフ制御することが可能で、１段目のコンパレータ８ａの出力をコンパレータ８の出力とするかバッファ８ｄの出力をコンパレータ８の出力とするか選択可能なセレクタ９ａを用いることができる。この場合は、セレクタ９ａの出力端がカウンタ１１に接続される。なお、コンパレータ８の動作速度を低速とする場合には、コンパレータ８の段数を１段とし、高速とする場合には、コンパレータ８の段数を３段とすればよい。
【０１０８】
しかして、本実施形態のセンサ装置では、コンパレータ８が、モニタ回路１５に兼用されているので、回路面積および消費電力それぞれを低減することが可能となる。
【０１０９】
（実施形態５）
以下では、本実施形態のセンサ装置について、図１４に基づいて説明する。なお、実施形態１と同様の構成要素については、同一の符号を付して説明を省略する。
【０１１０】
本実施形態のセンサ装置は、第２積分期間Ｔ２において積分器６の出力電圧Ｖout1と基準電圧ＶAGNDとの差電圧をモニタする差電圧モニタ回路１９を備えている。
【０１１１】
この差電圧モニタ回路１９は、モニタしている差電圧が小さくなると、コンパレータ８のバイアス電圧を増加させてコンパレータ８を高速動作させるものである。ここにおいて、差電圧モニタ回路１９は、抵抗Ｒ16とｐＭＯＳトランジスタ１７とｎＭＯＳトランジスタ１８との直列回路を備え、ｐＭＯＳトランジスタ１７のゲートが積分器６の出力端に接続され、ｎＭＯＳトランジスタ１８のドレインおよびゲートがコンパレータ８のバイアス入力端子ＶBIAS（図４参照）に接続されている。したがって、本実施形態のセンサ装置では、ｎＭＯＳトランジスタ１８に流れる電流Ｉの大きさによりコンパレータ８のバイアス電圧が決まる。
【０１１２】
しかして、本実施形態のセンサ装置では、実施形態２のようなウィンドウコンパレータＷＣＰを設ける必要がなく、回路面積および消費電力それぞれを低減することが可能となる。
【０１１３】
（実施形態６）
以下では、本実施形態のセンサ装置について、図１５に基づいて説明する。なお、実施形態１と同様の構成要素については、同一の符号を付して説明を省略する。
【０１１４】
本実施形態のセンサ装置は、積分器６の出力電圧Ｖout1をモニタする電圧モニタ回路２５が、第２積分期間Ｔ２において積分器６の出力電圧Ｖout1と基準電圧ＶAGNDとの差分を増幅する差動増幅器２６と、この差動増幅器２６の出力電圧に基づいてコンパレータ８のバイアス電圧を変化させるバイアス電圧設定回路２７とを備えている点が実施形態１と相違する。
【０１１５】
差動増幅器２６は、演算増幅器ＯＰ１５と、この演算増幅器ＯＰ１５の反転入力端子に接続された抵抗Ｒ３と、この演算増幅器ＯＰ１５の反転入力端子と出力端子との間に接続された抵抗Ｒ４とで構成されている。
【０１１６】
バイアス電圧設定回路２７は、実施形態５の差電圧モニタ回路１９と同様の回路構成であり、抵抗Ｒ16とｐＭＯＳトランジスタ１７とｎＭＯＳトランジスタ１８との直列回路を備えている。ただし、バイアス電圧設定回路２７は、ｐＭＯＳトランジスタ１７のゲートが差動増幅器２６の出力端に接続され、ｎＭＯＳトランジスタ１８のドレインおよびゲートがコンパレータ８のバイアス入力端子ＶBIAS（図４参照）に接続されている。したがって、本実施形態のセンサ装置では、ｎＭＯＳトランジスタ１８に流れる電流Ｉの大きさによりコンパレータ８のバイアス電圧が決まる。
【０１１７】
しかして、本実施形態のセンサ装置では、実施形態５のように、積分器６の出力端をｐＭＯＳトランジスタ１７のゲートに接続している場合に比べて、ｐＭＯＳトランジスタ１７のゲート電圧の設計が容易になり、コンパレータ８を低速動作から高速動作に切り替える積分器６の出力電圧Ｖout1の設計自由度が高くなる。
【０１１８】
ところで、各実施形態では、センサ部１として、赤外線アレイセンサを例示したが、赤外線アレイセンサに限らず、例えば、他の物理量センサや化学量センサなどでもよい。
【符号の説明】
【０１１９】
１  センサ部
３  チョッパアンプ
５  切替部
６  積分器
８  コンパレータ（第１のコンパレータ）
９  制御部（制御手段）
１０  クロックパルス発生部
１１  カウンタ
１２  ディジタル回路
１５  モニタ回路
１９  差電圧モニタ回路
２０  Ａ／Ｄ変換器
２６  差動増幅器
２７  バイアス電圧設定回路
Ｔ１  第１積分期間
Ｔ２  第２積分期間
Ｖin  入力電圧
Ｖout1  出力電圧
Ｖout2  出力電圧
ＶAGND  基準電圧
ＶREF+  参照電圧（第１の参照電圧）
ＶREF-  参照電圧（第２の参照電圧）
ＷＣＰ  ウィンドウコンパレータ（第２のコンパレータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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