(57)【要約】【課題】システム全体の回路規模の拡大を抑制しつつ、簡単な制御パルスの制御により副走査方向の色ズレを低減することができる光電変換装置を提供することを課題とする。【解決手段】光電変換装置は、相対的に原稿を副走査方向に走査する際に前記副走査方向に異なる色の画素アレイが配列され、各画素アレイが光電変換を行う複数の画素を有する複数の画素アレイと、前記画素の動作を制御する制御パルスのパルス位置を制御するパルス制御部とを有し、前記パルス制御部は、各色の前記画素アレイの副走査方向の色ズレ量に応じて、前記各色の画素アレイの制御パルスのパルス位置を制御することを特徴とする。【選択図】図４
2013211838.tif 000002
【特許請求の範囲】
【請求項１】
相対的に原稿を副走査方向に走査する際に前記副走査方向に異なる色の画素アレイが配列され、各画素アレイが光電変換を行う複数の画素を有する複数の画素アレイと、
前記画素の動作を制御する制御パルスのパルス位置を制御するパルス制御部とを有し、
前記パルス制御部は、各色の前記画素アレイの副走査方向の色ズレ量に応じて、前記各色の画素アレイの制御パルスのパルス位置を制御することを特徴とする光電変換装置。
【請求項２】
前記パルス制御部は、前記画素の光電変換による電荷蓄積期間を制御する制御パルスを生成することを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記制御パルスは、前記画素のリセット動作を制御するリセットパルスと、前記画素の電荷蓄積期間を決める電荷の転送動作を制御する転送パルスと、前記画素の信号のサンプルホールド動作を制御する読み出しパルスとを含むことを特徴とする請求項１又は２記載の光電変換装置。
【請求項４】
前記パルス制御部は、前記リセットパルスと前記転送パルスと前記読み出しパルスのパルス位置の変化量を、色単位の一律の色ズレ量で制御することを特徴とする請求項３記載の光電変換装置。
【請求項５】
さらに、前記複数の画素アレイが補正用パターン画像を走査した時の前記副走査方向の色ズレ量を算出する色ズレ量算出部を有し、
前記パルス制御部は、前記色ズレ量算出部により算出された色ズレ量に応じて、前記各色の画素アレイの制御パルスのパルス位置を制御することを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
さらに、前記複数の画素アレイに電源電圧を供給する電源配線を有し、
前記電源配線は、前記異なる色の画素アレイの間で分離されていることを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
【請求項７】
前記複数の画素アレイは、メタルによって入射光を遮断するオプティカルブラック画素を有し、
前記メタルは、前記電源配線とは分離されていることを特徴とする請求項６記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複写機又は画像スキャナなどに用いられる光電変換装置に関する。
【背景技術】
【０００２】
画像読み取り装置は、赤（Ｒ），緑（Ｇ），青（Ｂ）それぞれの画素アレイを、アレイ方向と直角方向に所定間隔で配置したラインセンサを用いて、ラインセンサを原稿に対して相対的に副走査方向に移動させることで画像読み取りを行っている。 この画像読み取り装置において発生する副走査方向の色ズレを電気的に低減する手段として、特許文献１に示すような技術が開示されている。特許文献１では、画素位置毎に予め演算された補正係数に基づいて、センサ後段の補正手段で色ズレを補正する手法について述べられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１２２５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１では、色ズレ量に応じた補正係数を外部メモリに保持し、センサからの信号が出力されてきた際に、ズレ補正部で外部メモリの補正係数を呼び出して補正をかけている。しかし、この場合、後段回路で補正処理を行うことによって信号処理部が複雑化し、回路規模が増加する課題がある。
【０００５】
本発明の目的は、システム全体の回路規模の拡大を抑制しつつ、簡単な制御パルスの制御により副走査方向の色ズレを低減することができる光電変換装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の光電変換装置は、相対的に原稿を副走査方向に走査する際に前記副走査方向に異なる色の画素アレイが配列され、各画素アレイが光電変換を行う複数の画素を有する複数の画素アレイと、前記画素の動作を制御する制御パルスのパルス位置を制御するパルス制御部とを有し、前記パルス制御部は、各色の前記画素アレイの副走査方向の色ズレ量に応じて、前記各色の画素アレイの制御パルスのパルス位置を制御することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、色ズレ量に応じて、各色の画素アレイの制御パルスを制御することにより、副走査方向の色ズレを低減した良好な画像を取得することが可能となる。また、システム全体の回路規模の拡大を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る光電変換装置の構成例を示す構成図である。
【図２】図１の構成図における画素の構成例を示す回路図である。
【図３】図１の構成図における保持部の構成例を示す回路図である。
【図４】図１の光電変換装置の動作を示すタイミングチャートである。
【図５】図１の光電変換装置の各色の画素アレイの配置例を示す図である。
【図６】図１の光電変換装置の動作を示すタイミングチャートである。
【図７】図１の光電変換装置の動作を示すタイミングチャートである。
【図８】図１の光電変換装置の動作を示すタイミングチャートである。
【図９】図１の構成図におけるパルス制御部の構成例を示す図である。
【図１０】図１の構成図におけるパルス制御部の構成例を示す図である。
【図１１】本発明の実施形態に係る光電変換装置の構成例を示す構成図である。
【図１２】図１１の構成図における保持部の構成例を示す回路図である。
【図１３】図１１の光電変換装置の動作を示すタイミングチャートである。
【図１４】本発明の実施形態に係る光電変換装置のシステム構成例を示す図である。
【図１５】図１の電源配線の接続例を示す回路構成図である。
【図１６】図１５の画素の回路構成図である。
【図１７】図１５のバイアス源回路の回路構成図である。
【図１８】図１５のＯＢ画素の遮光例を示す図である。
【図１９】図１５の電源電圧の供給例を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施形態に係る光電変換装置の構成例を示す。画素１００は、図２で表わされる回路で構成される。なお、図２に示されるように、画素１００は、制御パルスｐｒｅｓ，ｐｔｘによって制御される。フォトダイオードＰＤは、光電変換により光を電荷に変換し、変換した電荷を蓄積する。フローティングディフュージョンＦＤは、電荷を蓄積する。リセットパルスｐｒｅｓは、リセットトランジスタＭ１のゲートに印加されることで、画素１００内のフォトダイオードＰＤとフローティングディフュージョンＦＤのリセット動作を制御する。すなわち、リセットパルスｐｒｅｓは、画素１００のリセット動作を制御するための制御パルスである。また、転送パルスｐｔｘは、転送トランジスタＭ２のゲートに印加されることで、フォトダイオードＰＤからフローティングディフュージョンＦＤへの電荷の転送動作を制御する。増幅トランジスタＭ３は、フローティングディフュージョンＦＤの電位に応じた出力を出力端子ｏｕｔへ出力するための電流源Ｉｒｅｆによって動作するソースフォロワ回路の入力部である。
【００１０】
図１において、１１０は、複数の画素１００で構成され、赤色の波長領域の光を透過する光学フィルタを上面に配したＲ画素アレイである。１２０は、複数の画素１００で構成され、緑色の波長領域の光を透過する光学フィルタを上面に配したＧ画素アレイである。１３０は、複数の画素１００で構成され、青色の波長領域の光を透過する光学フィルタを上面に配したＢ画素アレイである。Ｒ画素アレイ１１０とＧ画素アレイ１２０とＢ画素アレイ１３０は、図５に示されるように、一定間隔ｄで配置される。なお、以降では、図５のＲ画素アレイ１１０とＧ画素アレイ１２０とＢ画素アレイ１３０のアレイ方向を主走査方向とし、主走査方向と直角な方向を副走査方向とする。
【００１１】
２００は、画素１００からの出力信号を保持しておくための保持部であり、図３に示されるような回路構成を有する。図３において、ｃｔｎは、画素１００のリセットパルスｐｒｅｓによるリセット時の出力信号を保持する容量であり、読み出しパルスｐｔｎによるスイッチｓｗ１ｎの開閉によってサンプルホールド動作を制御される。ｃｔｓは、画素１００の非リセット時の信号を保持する容量であり、読み出しパルスｐｔｓによるスイッチｓｗ１ｓの開閉によってサンプルホールド動作を制御される。容量ｃｔｓ及びｃｔｎに保持された信号は、パルスｐｈｓがハイレベルになり、スイッチｓｗ２ｎ及びｓｗ２ｓがオンすることによって、出力端子ｏｕｔｎ及びｏｕｔｓへ出力される。
【００１２】
３００は、画素１００の動作を制御する制御パルスと、保持部２００における画素１００からの出力信号のサンプルホールド動作を制御するためのパルスを生成するパルス制御部である。パルス制御部３００は、外部制御パルスに応じて、Ｒ画素アレイ１１０及びそれに対応する保持部２００、Ｇ画素アレイ１２０及びそれに対応する保持部２００、Ｂ画素アレイ１３０及びそれに対応する保持部２００のそれぞれの制御パルスのパルス位置を制御する。なお、以降では、Ｒ画素アレイ１１０及びそれに対応する保持部２００の制御パルスであるｐｒｅｓ＿ｒ，ｐｔｘ＿ｒ，ｐｔｎ＿ｒ，ｐｔｓ＿ｒをＲ制御パルスとする。また、Ｇ画素アレイ１２０及びそれに対応する保持部２００の制御パルスであるｐｒｅｓ＿ｇ，ｐｔｘ＿ｇ，ｐｔｎ＿ｇ，ｐｔｓ＿ｇをＧ制御パルスとする。同様に、Ｂ画素アレイ１３０及びそれに対応する保持部２００の制御パルスであるｐｒｅｓ＿ｂ，ｐｔｘ＿ｂ，ｐｔｎ＿ｂ，ｐｔｓ＿ｂをＢ制御パルスとする。ここで、パルスｐｒｅｓ＿ｒ，ｐｒｅｓ＿ｇ，ｐｒｅｓ＿ｂは図２のパルスｐｒｅｓに対応し、パルスｐｔｘ＿ｒ，ｐｔｘ＿ｇ，ｐｔｘ＿ｂは図２のパルスｐｔｘに対応する。また、パルスｐｔｎ＿ｒ，ｐｔｎ＿ｇ，ｐｔｎ＿ｂは図３のパルスｐｔｎに対応し、パルスｐｔｓ＿ｒ，ｐｔｓ＿ｇ，ｐｔｓ＿ｂは図３のパルスｐｔｓに対応する。
【００１３】
水平シフトレジスタ４００は、複数の保持部２００に順次パルスｐｈｓを出力する。Ｒ画素アレイ１１０に対応する保持部２００の出力端子ｏｕｔｎ及びｏｕｔｓの信号は、出力端子Ｖｏｕｔｎ＿ｒ及びＶｏｕｔｓ＿ｒに出力される。Ｇ画素アレイ１２０に対応する保持部２００の出力端子ｏｕｔｎ及びｏｕｔｓの信号は、出力端子Ｖｏｕｔｎ＿ｇ及びＶｏｕｔｓ＿ｇに出力される。Ｂ画素アレイ１３０に対応する保持部２００の出力端子ｏｕｔｎ及びｏｕｔｓの信号は、出力端子Ｖｏｕｔｎ＿ｂ及びＶｏｕｔｓ＿ｂに出力される。
【００１４】
以降では、図１の回路動作と色ズレ低減手法について説明する。まず、図５に示されるように、Ｒ画素アレイ１１０とＧ画素アレイ１２０とＢ画素アレイ１３０の間隔は一定間隔ｄである。ラインセンサ（Ｒ画素アレイ１１０とＧ画素アレイ１２０とＢ画素アレイ１３０とを含む）を原稿に対して相対的に副走査方向に走査（移動）させることで、画像読み取りを行う。その場合、ラインセンサを移動させてもよいし、原稿を移動させてもよい。複数の画素アレイ１１０，１２０，１３０は、副走査方向に異なる色の画素アレイが配列されている。各画素アレイ１１０，１２０，１３０は、光電変換を行う複数の画素１００を有する。ラインセンサを用いた画像読み取り特性は、Ｒ画素アレイ１１０、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０の各画素１００の原画像上の撮像位置の物理的なズレ（一定間隔ｄ）の影響を受ける。そのズレｄによって、Ｒ画素アレイ１１０、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０の各出力間で画像のサンプリング位置ズレ（色ズレ現象）が発生する。したがって、この種の光電変換装置では、Ｒ画素アレイ１１０、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０の各出力間でレベル差の補正、すなわち色ズレ補正を行うことが必須である。副走査方向への光電変換装置、又は原稿の移動中には、Ｒ画素アレイ１１０、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０の各画素１００の位置関係は一定に維持されているため、同一時刻における各色の撮像位置は、間隔ｄに対応した分だけずれることになる。したがって、このズレ分を考慮して最終的にＲ画素アレイ１１０、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０の色信号を合成すれば適切な画像が得られる。しかし、原画像と光電変換装置までの間に設けられた光学部材が持つ色収差などの要因により、一定の間隔ｄであるはずの各色のサンプリング位置の関係にずれが生じてしまう。そのずれた状態の色信号をそのまま合成して画像を作ってしまうと、色ズレが発生してしまう。そこで、まず原画像の読み取りを開始する前に、予め用意された補正用パターン画像の読み取りを行う。続いて、図１４に示されるように、光電変換装置１から出力されたＲ信号、Ｇ信号及びＢ信号は、アナログデジタル変換器２によってアナログからデジタルに変換される。その後、信号処理プロセス３は、デジタルの信号に対してシェーディング補正等の所定の処理を行い、Ｒ信号、Ｇ信号及びＢ信号を出力端子Ｒｏｕｔ，Ｇｏｕｔ，Ｂｏｕｔに出力すると共に、色ズレ量算出部４へ出力する。色ズレ量算出部４は、上記補正用パターン画像を基に、Ｒ信号、Ｇ信号及びＢ信号の副走査方向の色ズレ量を算出し、この色ズレ量に基づいて外部制御パルスを生成して光電変換装置１内のパルス制御部３００（図１）に出力する。すなわち、色ズレ量算出部４は、複数の画素アレイ１１０，１２０，１３０が補正用パターン画像を走査した時の副走査方向の色ズレ量を算出する。算出された色ズレ量は、各色の画素アレイ１１０，１２０，１３０の副走査方向の色ズレ量である。パルス制御部３００は、入力された外部制御パルスのデータに応じて、Ｒ制御パルス、Ｇ制御パルス、Ｂ制御パルスのパルス位置を制御する。すなわち、パルス制御部３００は、色ズレ量算出部により算出された色ズレ量に応じて、各色の画素アレイ１１０，１２０，１３０の制御パルスのパルス位置を制御する。これらの制御パルスは、画素１００の光電変換による電荷蓄積期間を制御するためのパルスであり、これらのパルス位置を変えるということは、電荷蓄積期間を変えることと同義である。そして、電荷蓄積期間を変えるということは、サンプリング位置を変えていることとも同じである。
【００１５】
例として、図１４の色ズレ量算出部４での副走査方向の色ズレ量算出結果から、Ｒ画素アレイ１１０の撮像位置に対するＧ画素アレイ１２０及びＢ画素アレイ１３０の撮像位置のズレ量が、時間的数値に換算してそれぞれｔｒｇ及びｔｒｂで表される場合を説明する。その場合、Ｇ制御パルスはズレ量ｔｒｇ、Ｂ制御パルスはズレ量ｔｒｂだけＲ制御パルスに対してパルス位置がシフトするように設定される。これにより、Ｇ画素アレイ１２０及びＢ画素アレイ１３０の電荷蓄積期間は、Ｒ画素アレイ１１０に対してそれぞれズレ量ｔｒｇ及びｔｒｂだけずれた形になる。この電荷蓄積期間のズレ分だけＧ画素アレイ１２０及びＢ画素アレイ１３０の撮像位置が移動し、Ｒ画素アレイ１１０に対するＧ画素アレイ１２０とＢ画素アレイ１３０の撮像位置のずれ量が低減する。
【００１６】
なお、上記補正用パターン画像の読み取りとそこからの色ズレ量算出までの一連の処理は、原画像読み取り前に毎回行う必要はない。例えば、工場での出荷検査時に色ズレ量算出までの動作を行い、以降はその値を外部メモリ等に保持して使い続けるような使い方でも良い。
【００１７】
図４は、図１の動作を示すタイミングチャートであり、以降では、図４を用いて図１の詳細な回路動作について説明する。図４において、時刻ｔ１の前では、リセットパルスｐｒｅｓ＿ｒ，ｐｒｅｓ＿ｇ，ｐｒｅｓ＿ｂがハイレベルであり、リセットトランジスタＭ１がオンし、すべての画素１００のフローティングディフュージョンＦＤが電源電位にリセットされる。なお、その前に、転送パルスｐｔｘ＿ｒがハイレベルになり、転送トランジスタＭ２がオンし、Ｒ画素アレイ１１０のフォトダイオードＰＤもリセットされる。その後、後述のように、転送パルスｐｔｘ＿ｒがローレベルになり、転送トランジスタＭ２がオフし、Ｒ画素アレイ１１０のフォトダイオードＰＤの電荷蓄積期間が開始する。その後、時刻ｔ１にリセットパルスｐｒｅｓ＿ｒがローレベルとなると、リセットトランジスタＭ１がオフし、Ｒ画素アレイ１１０の各画素１００のフローティングディフュージョンＦＤのリセットが解除される。このリセット電位が、時刻ｔ２からｔ３までの期間に読み出しパルスｐｔｎ＿ｒがハイレベルになることで、スイッチｓｗ１ｎがオンし、Ｒ画素アレイ１１０に対応する保持部２００の容量ｃｔｎにサンプリング保持される。読み出しパルスｐｔｎ＿ｒは、画素１００の信号のサンプルホールド動作を制御する制御パルスである。
【００１８】
続いて、時刻ｔ４からｔ５までの期間に、転送パルスｐｔｘ＿ｒがハイレベルになることで、転送トランジスタＭ２がオンし、Ｒ画素アレイ１１０の各画素１００のフォトダイオードＰＤに蓄積された信号電荷が、フローティングディフュージョンＦＤに転送される。なお、この時刻ｔ５が、Ｒ画素アレイ１１０の電荷蓄積期間の終了位置となる。時刻ｔ４からｔ６までの期間にハイレベルとなるパルスｐｔｓ＿ｒによって、スイッチｓｗ１ｓがオンし、この信号電荷に基づく信号電位が、Ｒ画素アレイ１１０に対応する保持部２００の容量ｃｔｓにサンプリング保持される。読み出しパルスｐｔｓ＿ｒは、画素１００の信号のサンプルホールド動作を制御する制御パルスである。
【００１９】
次に、時刻ｔ７で、パルスｐｒｅｓ＿ｒ及びｐｔｘ＿ｒをハイレベルにし、トランジスタＭ１及びＭ２をオンし、フォトダイオードＰＤ及びフローティングディフュージョンＦＤのリセットを行った後、次行の電荷蓄積を開始する。そのため、時刻ｔ７後に最初に転送パルスｐｔｘ＿ｒがローレベルになり、転送トランジスタＭ２がオフした時がＲ画素アレイ１１０の電荷蓄積期間の開始位置となる。転送パルスｐｔｘ＿ｒは、画素１００の電荷蓄積期間を決める電荷の転送動作を制御する制御パルスである。
【００２０】
上述で、Ｒ画素アレイ１１０とＲ画素アレイ１１０に対応する保持部２００に対して行われた回路動作を説明した。その回路動作が、Ｇ画素アレイ１２０、Ｂ画素アレイ１３０とＧ画素アレイ１２０、Ｂ画素アレイ１３０にそれぞれ対応する保持部２００に対しても同様に、色ズレ量ｔｒｇ及びｔｒｂずれたタイミングで行われる。Ｇ画素アレイ１２０の動作タイミングはＲ画素アレイ１１０の動作タイミングに対して色ズレ量ｔｒｇ遅れ、Ｂ画素アレイ１３０の動作タイミングはＲ画素アレイ１１０の動作タイミングに対して色ズレ量ｔｒｂ遅れる。
【００２１】
すなわち、リセットパルスｐｒｅｓ＿ｇがローレベルとなると、リセットトランジスタＭ１がオフし、Ｇ画素アレイ１２０の各画素１００のフローティングディフュージョンＦＤのリセットが解除される。パルスｐｔｎ＿ｇがハイレベルになることで、スイッチｓｗ１ｎがオンし、リセット電位がＧ画素アレイ１２０に対応する保持部２００の容量ｃｔｎにサンプリング保持される。次に、転送パルスｐｔｘ＿ｇがハイレベルになることで、転送トランジスタＭ２がオンし、Ｇ画素アレイ１２０の各画素１００のフォトダイオードＰＤに蓄積された信号電荷が、フローティングディフュージョンＦＤに転送される。パルスｐｔｓ＿ｇがハイレベルになると、スイッチｓｗ１ｓがオンし、この信号電荷に基づく信号電位が、Ｇ画素アレイ１２０に対応する保持部２００の容量ｃｔｓにサンプリング保持される。次に、パルスｐｒｅｓ＿ｇ及びｐｔｘ＿ｇをハイレベルにし、トランジスタＭ１及びＭ２をオンし、フォトダイオードＰＤ及びフローティングディフュージョンＦＤのリセットを行った後、次行の電荷蓄積を開始する。
【００２２】
また、リセットパルスｐｒｅｓ＿ｂがローレベルとなると、リセットトランジスタＭ１がオフし、Ｂ画素アレイ１３０の各画素１００のフローティングディフュージョンＦＤのリセットが解除される。パルスｐｔｎ＿ｂがハイレベルになることで、スイッチｓｗ１ｎがオンし、リセット電位がＢ画素アレイ１３０に対応する保持部２００の容量ｃｔｎにサンプリング保持される。次に、転送パルスｐｔｘ＿ｂがハイレベルになることで、転送トランジスタＭ２がオンし、Ｂ画素アレイ１３０の各画素１００のフォトダイオードＰＤに蓄積された信号電荷が、フローティングディフュージョンＦＤに転送される。パルスｐｔｓ＿ｂがハイレベルになると、スイッチｓｗ１ｓがオンし、この信号電荷に基づく信号電位が、Ｂ画素アレイ１３０に対応する保持部２００の容量ｃｔｓにサンプリング保持される。次に、パルスｐｒｅｓ＿ｂ及びｐｔｘ＿ｂをハイレベルにし、トランジスタＭ１及びＭ２をオンし、フォトダイオードＰＤ及びフローティングディフュージョンＦＤのリセットを行った後、次行の電荷蓄積を開始する。
【００２３】
以上のように、パルス制御部３００は、リセットパルスｐｒｅｓ＿ｇ等と転送パルスｐｔｘ＿ｇ等と読み出しパルスｐｔｎ＿ｇ，ｐｔｓ＿ｇ等のパルス位置の変化量を、色単位の一律の色ズレ量ｔｒｇ，ｔｒｂで制御する。Ｒ，Ｇ，Ｂのそれぞれの色の画素１００から保持部２００までの読み出し動作が完了した時点で、時刻ｔ８からｔ９までの期間に表される制御を行う。時刻ｔ８からｔ９までの期間では、水平シフトレジスタ４００からのパルスｐｈｓ＿ｒ，ｐｈｓ＿ｇ，ｐｈｓ＿ｂによって、保持部２００から外部への読み出し動作が行われる。この時に出力される各色の信号は、既に副走査方向の色ズレが低減した状態の信号となる。このため、後段回路での複雑な演算をするための演算回路等を設ける必要がなくなり、システム全体の回路規模の拡大を抑制することが可能になるとともに、信号特性を劣化させることなく色ズレを補正した良好な画像を得ることが可能となる。
【００２４】
なお、本実施形態における各色の制御パルスの位置設定は、上記内容に限定されるものではない。副走査方向の色ズレは、図５に示されるような副走査方向の向きと色の並び順に依存する。そのため、副走査方向の向きが変われば、各色の色ズレ量の関係も変わる。例えば、副走査方向の向きを図５の逆にした場合、図６に示されるように、Ｂ画素アレイ１３０を基準として、Ｒ画素アレイ１１０及びＧ画素アレイ１２０の制御パルスを色ズレ量ｔｂｒ及びｔｂｇ移動させたような設定が色ズレを低減する最適な設定となる。そのため、各色の制御パルスの位置設定は、使用する条件や発生した色ズレ量に応じて決定され、図４や図６に示されるような形に限定されるものではない。従って、色ズレ量がない（検出できないほど小さいレベル）場合は、図７に示されるように、Ｒ画素アレイ１１０、Ｇ画素アレイ１２０及びＢ画素アレイ１３０の制御パルス位置が揃っていてもよい。
【００２５】
なお、制御パルスｐｒｅｓ，ｐｔｘと制御パルスｐｔｓ，ｐｔｎの位置関係は、必ずしも図４、図６、図７に示されるような関係に限定する必要はない。しかし、色によるノイズ量の差が生じないように、色によって制御パルスｐｒｅｓ，ｐｔｘ，ｐｔｓ，ｐｔｎのパルス位置の関係を崩すことなく、上述したように色単位ですべてのパルスに対して一律のズレ量を設定するような制御の仕方が好ましい。
【００２６】
また、本実施形態では、保持部２００は、リセット信号と蓄積電荷信号を保持するための２つのサンプルホールド回路（図３）によって構成されているが、本実施形態はこれに限定されるものではない。例えば、リセット信号と蓄積電荷信号の差分を検出するようなクランプ機能や増幅機能を持つ回路によって保持部２００を構成してもよい。図１１は、保持部２００がクランプ機能及び増幅機能を有する回路によって構成される場合の本実施形態に係る光電変換装置の構成図である。Ｒ画素アレイ１１０に対応する保持部２００は、リセット信号と蓄積電荷信号の差分を出力端子Ｖｏｕｔ＿ｒに出力する。Ｇ画素アレイ１２０に対応する保持部２００は、リセット信号と蓄積電荷信号の差分を出力端子Ｖｏｕｔ＿ｇに出力する。Ｂ画素アレイ１３０に対応する保持部２００は、リセット信号と蓄積電荷信号の差分を出力端子Ｖｏｕｔ＿ｂに出力する。上記の差分により、リセット成分を除去した画素信号を得ることができる。図１１の保持部２００は、図１２の回路で構成される。
【００２７】
図１２の回路は、演算増幅器ｏｐａｍｐと容量ｃｃ，ｃｆ、基準電圧ｖｒｅｆ、及びリセットスイッチｓｗ１によって構成されるスイッチトキャパシタアンプと、スイッチｓｗ２，ｓｗ３と容量ｃｔによって構成されるサンプルホールド回路である。図１２において、容量ｃｃは、スイッチトキャパシタアンプの入力容量であるとともに、画素１００からのリセット信号と蓄積電荷信号の差分を検出するクランプ容量である。容量ｃｃへのクランプ動作は、基準電圧ｖｒｅｆと、パルスｐｔｎによるスイッチｓｗ１の開閉によって制御される。容量ｃｔは、スイッチトキャパシタアンプによって増幅された差分信号を保持する容量である。容量ｃｔへのサンプリング動作は、パルスｐｔｓによるスイッチｓｗ２の開閉によって制御される。容量ｃｔに保持された信号は、パルスｐｈｓがハイレベルになり、スイッチｓｗ３がオンすることによって後段回路へ出力される。
【００２８】
図１３は、図１１の動作を示すタイミングチャートである。図１３は、各色の制御パルスのズレ量が図４に対応する形の例であり、以降では図４と重複する部分については説明を省略する。図１３において、時刻ｔ１からｔ２までの期間にパルスｐｔｎ＿ｒがハイレベルになることで、スイッチｓｗ１がオンし、容量ｃｆがリセットされるとともに、容量ｃｃへのＲ画素アレイ１１０のリセット信号のサンプリング動作が行われる。時刻ｔ２に、パルスｐｔｎ＿ｒがローレベルになり、スイッチｓｗ１がオフする。その後、時刻ｔ３において、容量ｃｃによって検出されたＲ画素アレイ１１０の蓄積電荷信号とリセット信号の差分信号が、ｃｃ／ｃｆ倍されて容量ｃｔに保持される。
【００２９】
上述したＲ画素アレイ１１０に対応する保持部２００に対して行われた回路動作が、Ｇ画素アレイ１２０及びＢ画素アレイ１３０にそれぞれ対応する保持部２００に対しても同様に、色ズレ量ｔｒｇ及びｔｒｂずれたタイミングで行われる。Ｒ画素アレイ１１０、Ｇ画素アレイ１２０及びＢ画素アレイ１３０のそれぞれの画素１００から保持部２００までの読み出し動作が完了した時点で、時刻ｔ４からｔ５までの期間に表される制御を行う。時刻ｔ４からｔ５までの期間では、水平シフトレジスタ４００からのパルスｐｈｓ＿ｒ，ｐｈｓ＿ｇ，ｐｈｓ＿ｂによって、保持部２００から外部への読み出し動作が行われる。この時に出力される各色の信号は、既に副走査方向の色ズレが低減した状態の信号となるため、上述した保持部２００が図３のようなサンプルホールド回路の場合と同様の効果を得ることが可能となる。
【００３０】
また、本実施形態では、上述した通り、全ての色の画素１００から保持部２００までの読み出し動作が完了した時点で外部への読み出し動作を行っているが、本実施形態はこれに限定されることはない。例えば、図８に示されるように、保持部２００への読み出し動作が完了した色から順に外部への読み出しを行う。すなわち、各色の制御パルスのパルス位置に応じて、水平シフトレジスタ４００のパルスｐｈｓ＿ｒ，ｐｈｓ＿ｇ，ｐｈｓ＿ｂにより、保持部２００以降の読み出し動作を制御する。
【００３１】
また、色毎に動作タイミングが異なることによって生じる電源配線経由のクロストークを防止する必要がある。そのために、各色の画素アレイ１１０，１２０，１３０及び保持部２００に接続される電源配線は、異なる色の画素アレイ１１０，１２０，１３０の間で電源配線を分離し、共通インピーダンスを低減することが望ましい。
【００３２】
図１５は、図１の各回路の電源電位ｖｄｄ及びグランド電位ｇｎｄのノードの接続の好適な関係を示す構成図であり、図１６は図１５の画素１００の構成例を示す回路図である。図１６の回路は、図２の回路に対して、電源電位ｖｄｄ及びグランド電位ｇｎｄのノードを追加したものである。図１６において、トランジスタＭ４は、図２の電流源Ｉｒｅｆに対応し、バイアス電圧ｖｂとグランド電位ｇｎｄとの差電圧に応じて、所定のドレイン電流を流す電流源トランジスタである。電源電位ｖｄｄのノードは、トランジスタＭ１及びＭ３のドレインに接続される。グランド電位ｇｎｄのノードは、フォトダイオードＰＤのアノード及びトランジスタＭ４のソースに接続される。
【００３３】
また、図１５において、５０１、５０２、５０３は、各色の画素１００に印加されるバイアス電圧ｖｂを生成するためのバイアス源回路である。図１７は、図１５のバイアス源回路５０１〜５０３の各々の構成例を示す図である。バイアス源回路５０１〜５０３は、トランジスタＭ０と電流源Ｉ０によって構成されるカレントミラー回路を有する。電流源Ｉ０は、電源電位ｖｄｄのノード及びバイアス電圧ｖｂのノード間に接続される。トランジスタＭ０は、ドレイン及びゲートがバイアス電圧ｖｂのノードに接続され、ソースがグランド電位ｇｎｄのノードに接続される。
【００３４】
また、図１５の保持部２００は、図３の構成を有する。図１５において、Ｒ画素アレイ１１０とそれに対応した保持部２００及びバイアス源回路５０１には、赤色の回路用の電源電位ＶＤＤ＿Ｒとグランド電位ＧＮＤ＿Ｒの電源配線により電源電圧が供給される。同様に、緑色の各回路に対しても、緑色の回路用の電源電位ＶＤＤ＿Ｇ及びグランド電位ＧＮＤ＿Ｇの電源配線により電源電圧が供給される。同様に、青色の各回路に対しても、青色の回路用の電源電位ＶＤＤ＿Ｂ及びグランド電位ＧＮＤ＿Ｂの電源配線により電源電圧が供給される。電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤ＿Ｂの電源配線の間は、それぞれの配線内よりハイインピーダンスの関係になっていることが好ましく、このことはグランド電位ＧＮＤ＿Ｒ，ＧＮＤ＿Ｇ，ＧＮＤ＿Ｂの電源配線においても同様である。
【００３５】
このように、色によって電源電位及びグランド電位の電源配線を分離することにより、異なる色間でのクロストークを低減することが可能となる。例えば、図４において、時刻ｔ７でＲ画素アレイ１１０の転送動作が行われた直後、Ｇ画素アレイ１２０のリセット電位のサンプリングが行われる。この時、Ｒ画素アレイ１１０の転送動作によって、電源電位ＶＤＤ＿Ｒ、グランド電位ＧＮＤ＿Ｒ、バイアス電位ｖｂが変動する。しかし、電源配線及びバイアス線を分離しているため、赤色の電源変動が緑色の電源電位、グランド電位、バイアス電圧に直接影響を与えることはない。そのため、Ｇ画素アレイ１２０のリセット電位に電源電位、グランド電位、バイアス電圧の変動に起因したノイズの重畳が十分に小さくなり、色間のクロストークの少ない良好な信号特性を得ることが可能となる。また、電源分離によって、上述した他の色で発生した過渡的な電源の変動が落ち着くのを待つ必要もなくなるため、読み出しの高速化にも有利となる。
【００３６】
図１８は、色毎の電源分離を行った際のオプティカルブラック画素（ＯＢ画素）の好適な遮光方法について説明する図である。図１８は、図１５の画素部の上平面図であり、各色の画素アレイ１１０、１２０、１３０は、ＯＢ画素と無効画素と有効画素の領域に分けられる。画素部は、トップメタル１８０１、フォトダイオード１８０２及び転送ゲート１８０３を有する。無効画素の一部と有効画素のフォトダイオード１８０２及び転送ゲート１８０３の上面には、トップメタル１８０１によって形成されるメタル開口部が設けられる。また、無効画素の一部とＯＢ画素のフォトダイオード１８０２の上面は、トップメタル１８０１によって入射光が遮断（遮光）されている。一般的には、遮光に使われるメタル配線は、画素の電源配線が使われることが多い。しかし、色毎の電源分離を行う際には、各色の電源配線間のインピーダンスを相対的に高くするために各色の電源配線を容易に接続することができない。そのため、各色の画素アレイの間に隙間が空いてしまい、その隙間から入射光が漏れ込むことでＯＢ画素の遮光性能が低下してしまう。また、特定の色の電源配線でＯＢ画素上の遮光メタルを形成する場合も、色が対応していない電源配線とフローティングディフュージョンＦＤとの間で容量性カップリングによる信号特性の劣化を引き起こす可能性が出るため好ましくない。そのため、図１８の電源電位ＶＤＤ＿Ｘの配線は、ＯＢ画素の遮光に使われるメタル配線である。また、電源電位ＶＤＤ＿Ｘの配線は、各色の電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤＢの配線とは異なり、電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤ＿Ｂの配線とは相対的にインピーダンスの高い電源配線を使うことが好ましい。
【００３７】
なお、理想的には各色の電源配線が完全に分離されていることが望ましいが、レイアウト構成、要求性能次第で、例えば図１９のように、パッドＰＡＤの直後で、電源配線を分離することによっても、同様の効果を得ることが可能である。図１９は、電源電位ＶＤＤ又はグランド電位ＧＮＤのパッドＰＡＤと各色の画素アレイ１１０、１２０、１３０とを接続する電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤ＿Ｂ又はグランド電位ＧＮＤ＿Ｒ，ＧＮＤ＿Ｇ，ＧＮＤ＿Ｂの配線のレイアウトを示す図である。図１９において、電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤ＿Ｂ，ＶＤＤ＿Ｘの配線は、共通のパッドＰＡＤから電力が供給される同一ノードの電源配線であるが、パッドＰＡＤ直後で配線を分離することで、共通インピーダンスＲ０を下げている。
【００３８】
電源電位ＶＤＤ＿Ｒ又は基準電位ＧＮＤ＿Ｒの配線は寄生抵抗Ｒ１を有し、電源電位ＶＤＤ＿Ｇ又は基準電位ＧＮＤ＿Ｇの配線は寄生抵抗Ｒ２を有し、電源電位ＶＤＤ＿Ｂ又は基準電位ＧＮＤ＿Ｂの配線は寄生抵抗Ｒ３を有する。電源電位ＶＤＤ＿Ｘの配線は、寄生抵抗Ｒ４を有する。寄生抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４によって、電源電位ＶＤＤ＿Ｒ，ＶＤＤ＿Ｇ，ＶＤＤ＿Ｂ，ＶＤＤ＿Ｘの配線のそれぞれの電源配線間のインピーダンスができるだけ高くなるように設定している。これにより、各電源配線で発生したノイズが、他の電源配線に伝わりにくくなるようにしている。このことは、グランド電位ＧＮＤ＿Ｒ，ＧＮＤ＿Ｇ，ＧＮＤ＿Ｂの配線に対しても同様である。なお、電源配線の分離は、メタル配線に限らず、ウエル等の基板構造でも分離することによって、更に高いノイズ低減効果を得ることが可能となる。
【００３９】
なお、本実施形態におけるパルス制御部３００の構成例を図９に示す。図９において、Ｒカウンタ３１０、Ｇカウンタ３２０、Ｂカウンタ３３０は、クロック信号ｃｌｋのカウントを行うカウンタであり、外部制御パルスｔｒｇ＿ｒ、ｔｒｇ＿ｇ、ｔｒｇ＿ｂによってそれぞれのカウントの開始が制御される。３４０は、クロック信号ｃｌｋとＲカウンタ３１０、Ｇカウンタ３２０、Ｂカウンタ３３０のカウント値に応じて、各色の制御パルスの生成を行うパルス生成回路である。パルス生成回路３４０は、Ｒカウンタ３１０、Ｇカウンタ３２０、Ｂカウンタ３３０のカウント値が所定の値になった時に、クロック信号ｃｌｋに同期する形で各色の制御パルスをハイレベルからローレベル、又はローレベルからハイレベルへと状態を変化させる。Ｒカウンタ３１０の後段のパルス生成回路３４０は、Ｒカウンタ３１０のカウント値に応じて、制御パルスｐｒｅｓ＿ｒ，ｐｔｘ＿ｒ，ｐｔｓ＿ｒ，ｐｔｎ＿ｒを生成する。Ｇカウンタ３２０の後段のパルス生成回路３４０は、Ｇカウンタ３２０のカウント値に応じて、制御パルスｐｒｅｓ＿ｇ，ｐｔｘ＿ｇ，ｐｔｓ＿ｇ，ｐｔｎ＿ｇを生成する。Ｂカウンタ３３０の後段のパルス生成回路３４０は、Ｂカウンタ３３０のカウント値に応じて、制御パルスｐｒｅｓ＿ｂ，ｐｔｘ＿ｂ，ｐｔｓ＿ｂ，ｐｔｎ＿ｂを生成する。
【００４０】
色ズレ発生時に、外部制御パルスｔｒｇ＿ｒ、ｔｒｇ＿ｇ、ｔｒｇ＿ｂが、色ズレ量に対応するパルス位置の関係になるように入力される。これにより、各カウンタ３１０，３２０，３３０のカウント開始位置が変わり、各色の制御パルスの位置を独立に制御することが可能となる。
【００４１】
上述した通り、図９では、各色で独立にカウンタ３１０，３２０，３３０を設けることで各色の制御パルスの位置を調整する回路構成について説明したが、本実施形態におけるパルス制御部３００の構成はこれに限定されるものではない。例えば、図１０に示すパルス制御部３００を構成するようにしてもよい。レジスタ群３６０は、外部制御パルスによって格納されるデータを書き換え可能である。１つのカウンタ３５０は、外部制御パルスｔｒｇにより、クロック信号ｃｌｋのカウントを開始する。カウンタ３５０のカウント値には、レジスタ群３６０内のデータａｄｄ＿ｒ，ａｄｄ＿ｇ，ａｄｄ＿ｂが加算され、３個の各色のパルス生成回路３４０に出力される。３個の各色のパルス生成回路３４０は、上記の加算値を入力し、各色の制御パルスを生成する。
【００４２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４３】
１００  画素、１１０  Ｒ画素アレイ、１２０  Ｇ画素アレイ、１３０  Ｂ画素アレイ、２００  保持部、３００  パルス制御部、４００  水平シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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