(57)【要約】【課題】製造コストを低減しつつ、歩留まりが向上した半導体装置を提供する。【解決手段】第1のプラグと、第２のプラグと、第1および第２のプラグに接するように設けられたシリコン窒化膜と、シリコン窒化膜に接するように設けられシリコン窒化膜よりも熱伝導率が高い材料からなる熱消費部と、を有する半導体装置。【選択図】図２
2013247277.tif 000002
【特許請求の範囲】
【請求項１】
第１のプラグと、
第２のプラグと、
前記第１および第２のプラグに接するように設けられたシリコン窒化膜と、
前記シリコン窒化膜に接するように設けられ、前記シリコン窒化膜よりも熱伝導率が高い材料からなる熱消費部と、
を有する半導体装置。
【請求項２】
前記熱消費部は、平面視で、前記第1のプラグと第２のプラグを結ぶ直線と交差するように設けられる、請求項１に記載の半導体装置。
【請求項３】
前記熱消費部は、平面視で、前記第1のプラグおよび第２のプラグの少なくとも一方を囲むように設けられる、請求項１または２に記載の半導体装置。
【請求項４】
前記熱消費部は、タングステン膜を有する、請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第１および第２のプラグは、ビアプラグである、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の主面に形成された第1の拡散層および第２の拡散層を更に有し、
前記第１および第２のプラグはそれぞれ、前記第1の拡散層および第２の拡散層に電気的に接続されるように設けられる、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
トランジスタと、
前記トランジスタのソースおよびドレインの一方に電気的に接続されたコンタクトパッドと、
前記コンタクトパッド上に設けられたキャパシタと、
を備えたメモリセル領域を更に有し、
前記コンタクトパッドと熱消費部とは同じ材料から構成され、同じ高さに設けられる、請求項６に記載の半導体装置。
【請求項８】
前記第１および第２のプラグに電気的に接続されるように設けられた配線を更に有し、
前記配線は、前記コンタクトパッドおよび熱消費部と同じ材料から構成され、同じ高さに設けられる、請求項７に記載の半導体装置。
【請求項９】
前記トランジスタは、埋め込みゲート電極を有する、請求項７または８に記載の半導体装置。
【請求項１０】
前記メモリセル領域は、前記トランジスタのソースおよびドレインの他方に接するように設けられたビットラインを更に有する、請求項７〜９の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、配線層と拡散層間の接続や、配線層間の接続にコンタクトプラグやビアプラグが用いられている。コンタクトプラグやビアプラグを用いた半導体装置としては例えば、ヒューズ回路がある。ヒューズ回路は、トリミング配線にレーザを照射して熱的に切断し、半導体装置の製造後における不良メモリセルを、予備メモリセルに切り替える目的で使用される。
【０００３】
図１は、従来のヒューズ構造を示す断面図である。図１に示すように、シリコン基板１上に素子分離領域２で絶縁分離された２つの拡散層３ａ、３ｂが形成されている。これらの拡散層３ａ、３ｂはそれぞれ、層間絶縁膜４を貫通するコンタクトプラグ４ａ、４ｂを介してヒューズ回路配線５ａ、５ｂに接続されている。このヒューズ回路配線５ａ、５ｂは、層間絶縁膜６、シリコン窒化膜７及び層間絶縁膜８を貫通するビアプラグ９ａ、９ｂを介してそれぞれ、トリミング配線１０ａ、１０ｂに接続されている。トリミング配線１０ａの下面側および上面側にはそれぞれ、バリア膜１１ａおよびキャップ膜１２ａが設けられている。同様に、トリミング配線１０ｂの下面側および上面側にはそれぞれ、バリア膜１１ｂおよびキャップ膜１２ｂが設けられている。層間絶縁膜８上には、パッシベーション膜１４が形成されている。
【０００４】
図１のようなヒューズ構造において、隣接するヒューズ回路の一方のトリミング配線１０ａをレーザー照射により切断する際、レーザー光の漏れによりシリコン窒化膜７が加熱されることがある。この時、このシリコン窒化膜７を経由した熱伝導により、他方のヒューズ回路を構成するビアプラグ９ｂが加熱されて、シリコン窒化膜７に接するビアプラグ９ｂの部分に、欠損部２０が発生する。そして、この部分で、他方のヒューズ回路の誤切断が起こる。
【０００５】
そこで、従来から、ヒューズ回路の誤切断を防止するために、様々な方法が検討されている。特許文献１（特開２００８−１９８９３９号公報）には、ビアプラグの側面上にシリコン酸化膜を設けた半導体装置が開示されている。このシリコン酸化膜は、ビアホールを形成した後、ビアホールの内壁上にシリコン酸化膜を形成し、更に、ビアホール底面上のシリコン酸化膜を除去することで形成できる。特許文献１の半導体装置では、ビアプラグとシリコン窒化膜の間に、シリコン窒化膜よりも熱伝導率が小さいシリコン酸化膜を介在させることにより、レーザ照射による熱がシリコン窒化膜を通して隣接するビアプラグにまで伝導するのを抑制できる、としている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９８９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では上記のように、ビアホールの内壁上にシリコン酸化膜を形成する工程、およびビアホール底面上のシリコン酸化膜を除去する工程を新たに追加する必要があり、製造コストを増加させることとなっていた。
【課題を解決するための手段】
【０００８】
一実施形態は、
第１のプラグと、
第２のプラグと、
前記第１および第２のプラグに接するように設けられたシリコン窒化膜と、
前記シリコン窒化膜に接するように設けられ、前記シリコン窒化膜よりも熱伝導率が高い材料からなる熱消費部と、
を有する半導体装置に関する。
【発明の効果】
【０００９】
製造コストを低減しつつ、歩留まりが向上した半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】従来の半導体装置の問題点を説明する断面図である。
【図２】第1実施例の半導体装置を表す断面図である。
【図３】第1実施例の変形例の半導体装置を表す断面図である。
【図４】第２実施例の半導体装置を表す平面図である。
【図５】第２実施例の半導体装置の製造方法を表す平面図である。
【図６】第２実施例の半導体装置の製造方法を表す平面図である。
【図７】第２実施例の半導体装置の製造方法を表す平面図である。
【図８】第２実施例の半導体装置の製造方法を表す平面図である。
【図９】第２実施例の半導体装置の製造方法を表す平面図である。
【図１０】第２実施例の半導体装置の製造方法を表す平面図である。
【図１１】第２実施例の半導体装置の製造方法を表す平面図である。
【図１２】第２実施例の半導体装置の製造方法を表す平面図である。
【図１３】第２実施例の半導体装置の製造方法を表す平面図である。
【図１４】第２実施例の半導体装置を表す断面図である。
【図１５】第２実施例の変形例の半導体装置を表す断面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１２】
（第１実施例）
以下、本発明を適用した第１実施例である半導体装置について、図２を参照して説明する。図２は本実施例のヒューズ構造を示す図であり、図２Ａは断面図、図２Ｂは平面図である。なお、図２Ｂでは、一部の構造を透視図として示している。また、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、一部の図面は、構造の一部を省略して示す場合がある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。図３〜１５についても同様である。
【００１３】
図２に示すように、シリコン基板１上に素子分離領域２で絶縁分離された、２つの拡散層３ａ、３ｂが形成されている。これらの拡散層３ａ、３ｂは不純物を注入することで形成され、それぞれ、シリコン酸化膜からなる層間絶縁膜４を貫通するコンタクトプラグ４ａ、４ｂを介してヒューズ回路配線５ａ、５ｂに接続されている。コンタクトプラグ４ａ、４ｂは例えば、不純物を含有するポリシリコン膜から形成することができる。層間絶縁膜４上には、シリコン酸化膜からなる層間絶縁膜６、シリコン窒化膜７、およびシリコン酸化膜からなる層間絶縁膜８が設けられている。層間絶縁膜６、シリコン窒化膜７、および層間絶縁膜８を貫通してヒューズ回路配線５ａ、５ｂに接続されるようにそれぞれ、ビアプラグ９ａ、９ｂが設けられている。ビアプラグ９ａ、９ｂは、その側面を介してシリコン窒化膜７に接している。ビアプラグ９ａ、９ｂは例えば、アルミニウムやタングステン等の導電材料から構成することができる。
【００１４】
層間絶縁膜６上のビアプラグ９ａと９ｂの間には、シリコン窒化膜７よりも熱伝導率が高い材料からなり、所定の直線上に延在する熱消費部２１が設けられている。熱消費部２１の材料としてはシリコン窒化膜よりも熱伝導率の高いものであれば特に限定されないが、例えば、タングステンを使用することができる。ビアプラグ９ａ、９ｂはそれぞれ、層間絶縁膜８上に設けられたトリミング配線１０ａ、１０ｂに接続されている。トリミング配線１０ａの下面側および上面側にはそれぞれ、バリア膜１１ａおよびキャップ膜１２ａが設けられている。同様に、トリミング配線１０ｂの下面側および上面側にはそれぞれ、バリア膜１１ｂおよびキャップ膜１２ｂが設けられている。バリア膜１１ａ、１１ｂおよびキャップ膜１２ａ、１２ｂの材料としては例えば、窒化チタンとチタンの積層膜を使用することができる。トリミング配線１０ａ、１０ｂの材料としては例えば、タングステンやアルミニウムを使用することができる。層間絶縁膜８上には、シリコン酸窒化膜からなるパッシベーション膜１４が形成されている。
【００１５】
本実施例のヒューズ構造では例えば、隣接するヒューズ回路の一方のトリミング配線１０ａをレーザー照射により切断する際、レーザー光の漏れによりシリコン窒化膜７が加熱されることがある。この場合、シリコン窒化膜７を経由して熱が伝導するが、ビアプラグ９ａと９ｂの間にシリコン窒化膜７よりも熱伝導率が高い熱消費部２１が設けられているため、この熱消費部２１に熱が集中する。そして、熱消費部２１に集中した熱によって熱消費部２１が破壊されるなどして、熱エネルギーが消費される。この結果、隣接するビアプラグ９ｂにまで、熱が伝導して欠損部などが発生することを防止できる。従って、ヒューズ回路の誤切断を防止して、歩留まりを向上させることができる。また、特許文献１の方法のように、ビアホールにシリコン酸化膜を形成する工程や、ビアホール底面上のシリコン酸化膜を除去する工程などの余分な工程を追加する必要がないため、製造コストを低減することができる。
【００１６】
図３ＡおよびＢはそれぞれ、第１実施例の変形例の半導体装置を表す平面図である。第１実施例の半導体装置では熱消費部２１が１直線上に延在する例を示したが、図３Ａの変形例では、平面視で、拡散層３ａに接続されたビアプラグ９ａを囲むように熱消費部２１が設けられる点が異なる。図３Ａの半導体装置ではビアプラグ９ａを囲むように熱消費部２１が設けられるため、ビアプラグ９ａに接続されたトリミング配線へのレーザー照射時に、シリコン窒化膜７内のどの方向に熱伝導が起こってもその熱は熱消費部２１にまで伝導することとなる。従って、レーザー照射により発生した熱エネルギーを、熱消費部２１で効率的に消費して拡散層３ｂに接続されたビアプラグ９ｂにまで熱が伝導するのを効果的に防止することができる。この結果、第１実施例の半導体装置よりも更に歩留まりを向上させることができる。
【００１７】
図３Ｂの変形例では、平面視で、拡散層３ａと３ｂに接続されたビアプラグ９ａ、９ｂを囲むようにそれぞれ、熱消費部２１ａ、２１ｂが設けられたものである。図３Ｂの半導体装置ではビアプラグ９ａ、９ｂを囲むようにそれぞれ、熱消費部２１ａ、２１ｂが設けられる。このため、ビアプラグ９ａに接続されたトリミング配線へのレーザ照射時に、図３Ａの半導体装置よりも更に効果的に、ビアプラグ９ｂに熱が伝導するのを防止することができる。この結果、半導体装置の歩留まりを更に向上させることができる。
【００１８】
（第２実施例）
以下、本発明を適用した第２実施例であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備えた半導体装置について、図４および１４を参照して説明する。図４は本実施例の半導体装置を示す図であり、図４Ａはメモリセル領域Ｍの平面図、図４Ｂは周辺回路領域Ｃの平面図、図１４は図４ＡのＡ−Ａ方向の断面図である。なお、図４Ｂでは、一部の構造を透視図として示している。
【００１９】
本実施例のＤＲＡＭは、図４に示すメモリセル領域Ｍと周辺回路領域Ｃとから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。図４Ａに示すように、本実施例のＤＲＡＭ（半導体装置）のメモリセル領域Ｍには、素子分離領域３２と活性領域３１ａがＹ方向に所定間隔で交互に複数、形成されている。また、活性領域３１ａを縦断するように、ワード線となる埋め込みゲート電極３３および素子分離用の埋め込み配線３３’が、図４Ａに示すＹ方向に所定の間隔で半導体基板内に埋め込まれることで形成されている。さらに、埋め込みゲート電極３３および埋め込み配線３３’と直交する方向（図４Ａに示すＸ1方向）に、複数のビットライン２５が、所定の間隔で配置されている。そして、埋め込みゲート電極３３と活性領域３１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００２０】
埋め込みゲート電極（ワード線）３３及び埋め込み配線３３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極３３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線３３’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域３１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線３３’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域Ｍ全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ４０が設けられている。各キャパシタ４０に接続される容量コンタクトプラグ３８ａは、それぞれが重ならないようにメモリセル領域Ｍ内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクトプラグ３５を介して、ビットライン２５に接続されている。
【００２１】
図４Ｂに示すように、周辺回路領域Ｃには、ヒューズ構造が設けられている。図４Ｂのヒューズ構造は、第１実施例（図２Ｂ）のヒューズ構造と同じであるため、ここではその説明を省略する。図１４についても同様である。
【００２２】
図１４に示すように、メモリセル領域Ｍには、埋め込みワード線３３、ソースおよびドレイン３１ｂ、シリコン酸化膜からなるゲート絶縁膜３３ｅを有するトランジスタＴｒが設けられている。埋め込みワード線３３は、窒化チタン膜とタングステン膜の積層膜３３ｇからなる。埋め込みワード線３３上には、シリコン窒化膜からなるキャップ絶縁膜３３ｉが設けられている。ソースおよびドレイン３１ｂの一方は、導電膜３６ｄからなるビットコンタクトプラグ３５を介して、導電膜３６ｄおよび３６ｆからなるビットライン２５に接続されている。導電膜３６ｄとしては例えば、不純物を含有するポリシリコン膜を使用することができる。導電膜３６ｆとしては例えば、窒化タングステンとタングステンの積層膜を使用することができる。また、ビットライン２５の上には、シリコン窒化膜からなるキャップ絶縁膜３６ｇが形成されている。
【００２３】
半導体基板１上には、シリコン窒化膜からなるビットコン層間絶縁膜３３ｊ、シリコン酸化膜からなる層間絶縁膜４、６が設けられている。メモリセル領域Ｍでは、ビットコン層間絶縁膜３３ｊ、層間絶縁膜４、６を貫通して、ソースおよびドレイン３１ｂの他方に接続されるように、容量コンタクトプラグ３８ａ、３８ｂが設けられている。容量コンタクトプラグ３８ａ、３８ｂは例えば、不純物を含有するポリシリコン層から構成されている。メモリセル領域Ｍの層間絶縁膜６上には、容量コンタクトプラグ３８ｂに接続されるように容量コンタクトパッド４０ａが形成されている。後述するように、この容量コンタクトパッド４０ａは、熱消費部２１と同じ材料（例えば、タングステン）を用いて、同一の工程で形成される。
【００２４】
層間絶縁膜６上には、ストッパー膜としてシリコン窒化膜７が形成されている。シリコン窒化膜７上には、シリコン窒化膜からなる層間絶縁膜８ａが形成されている。メモリセル領域Ｍのシリコン窒化膜７および層間絶縁膜８ａ内には、容量コンタクトパッド４０ａに接するようにキャパシタ４０が形成されている。キャパシタ４０は窒化チタンからなる下部電極４０ｄ、容量絶縁膜４０ｅ、および窒化チタンからなる上部電極４０ｆからなり、下部電極４０ｄを介して容量コンタクトパッド４０ａに接続されている。容量絶縁膜４０ｅとしては、例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、およびこれらの積層膜を用いることができる。
【００２５】
層間絶縁膜８ａ上には、シリコン酸化膜からなる層間絶縁膜８ｂが設けられている。メモリセル領域Ｍでは、層間絶縁膜８ｂを貫通して上部電極４０ｆに達するように配線コンタクト４２が形成されている。配線コンタクト４２に接続されるように、バリア膜１１ｃ、導電層１０ｃ、キャップ膜１２ｃからなる配線層が設けられている。バリア膜１１ｃおよびキャップ膜１２ｃの材料には、窒化タングステンとタングステンの積層膜を使用することができる。導電層１０ｃには、アルミニウムやタングステンを使用することができる。層間絶縁膜８ｂ上には、シリコン酸窒化膜からなるパッシベーション膜１４が設けられている。
【００２６】
続いて、図５〜１４を参照して、第２実施例の半導体装置の製造方法を説明する。なお、図５〜１４は、図４のＡ−Ａ方向の断面に対応する断面を表す。
【００２７】
まず、図５に示すように、例えばＰ型の半導体基板１上に、シリコン酸化膜（ＳｉＯ2）とマスク用のシリコン窒化膜（Ｓｉ3Ｎ4）（何れも図示していない）とを順次、堆積する。次に、フォトリソグラフィー技術及びドライエッチング技術を用いて、シリコン窒化膜、シリコン酸化膜、及びシリコン基板１のパターニングを順次、行い、シリコン基板１上に活性領域３１ａを区画するための素子分離溝（トレンチ）を形成する。この際、シリコン基板１の活性領域３１ａとなるシリコン表面は、マスク用シリコン窒化膜で覆われている。次に、素子分離溝内に露出するシリコン基板１の表面にシリコン酸化膜を形成する。具体的には、素子分離溝内のシリコン基板１の表面とともにシリコン基板１の活性領域３１ａを被覆するシリコン酸化膜及びシリコン窒化膜の表面に熱酸化によってシリコン酸化膜を形成する。次に、素子分離溝の内部を充填するようにシリコン窒化膜を堆積した後、エッチバックを行って、素子分離溝の内部の底部にシリコン窒化膜を残存させる。
【００２８】
次に、例えばＣＶＤ法によって、素子分離溝の内部を充填するようにシリコン酸化膜を堆積する。この後、マスク用のシリコン窒化膜が露出するまでＣＭＰ処理を行って基板の表面を平坦化する。このように、素子分離溝の内部を下層のシリコン窒化膜と上層のシリコン酸化膜との層構造で埋め込むことにより、上記素子分離溝の幅が非常に狭い場合であっても当該素子分離溝内に絶縁膜を確実に充填することができる。次に、例えばウェットエッチングによって、マスク用のシリコン窒化膜及びシリコン酸化膜を除去する。これにより、素子分離溝の表面（すなわち、シリコン酸化膜の表面）とシリコン基板１の表面とが概略同等の高さとなる。このようにして、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））２を形成する。なお、図５以降の図面では、素子分離領域２の詳細な構造は図示していない。また、この素子分離領域２により、シリコン基板１上に活性領域３１ａが区画されて形成される。
【００２９】
次に、シリコン基板１の活性領域３１ａに低濃度のＮ型の不純物（リン等）をイオン注入する。これにより、メモリセル領域Ｍのシリコン基板１の表面近傍に拡散層３１ｂ、周辺回路領域Ｃのシリコン基板１の表面近傍に拡散層３ａ、３ｂを形成する。この拡散層３１ｂは、後に形成するトランジスタのソースおよびドレインの一部として機能する。また、拡散層３ａ、３ｂは、後に形成するヒューズ構造の一部を構成する。
【００３０】
図６に示すように、メモリセル領域Ｍおよび周辺回路領域Ｃ上に、マスク用のシリコン窒化膜３３ｂ及びカーボン膜（アモルファス・カーボン膜）３３ｃを順次、堆積する。この後、フォトリソグラフィー技術により形成したレジストマスクＲを用いて、カーボン膜３３ｃ、およびシリコン窒化膜３３ｂを順次、パターニングして、ハードマスクを形成する。次に、ハードマスクを用いたドライエッチングによって、上記ハードマスクの開口底部に露出した半導体基板１をエッチングすることにより、ゲート電極溝（トレンチ）３３ｄを形成する。このゲート電極溝３３ｄは、活性領域３１ａと交差する所定の方向（図４Ａ中のＹ方向）に延在するライン状のパターンとして形成される。なお、ゲート電極溝３３ｄを形成する際には、ゲート電極溝３３ｄが素子分離領域２よりも浅くなるように、半導体基板１をエッチングする。
【００３１】
図７に示すように、ゲート電極溝３３ｄの内壁面を覆うようにゲート絶縁膜３３ｅを形成する。ゲート絶縁膜３３ｅとしては、半導体基板１の表面を熱酸化することで形成したシリコン酸化膜を利用する。次に、ゲート絶縁膜３３ｅ上にゲート電極材料を順次、堆積して、ゲート電極溝３３ｄ内を埋め込む。具体的には、ゲート電極材料として、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝３３ｄ内に窒化チタン膜とタングステン膜の積層膜３３ｇを埋め込む。次に、ゲート電極溝３３ｄ内に埋め込んだ窒化チタン膜及びタングステン膜の積層膜３３ｇをエッチバックして、ゲート電極溝３３ｄの底部にのみ窒化チタン膜及びタングステン膜３３ｇを残存させる。このようにして、半導体基板１に設けられたゲート電極溝３３ｄ内に、埋め込みゲート電極（ワード線）３３及び埋め込み配線３３’を形成する。なお、上記エッチバック時のエッチバック量は、ゲート電極溝３３ｄ内の埋め込みゲート電極３３および埋め込み配線３３’を構成するタングステン膜３３ｇの上面が半導体基板１のシリコン層よりも低い（深い）位置となるように調整する。次に、ゲート電極溝３３ｄの上部内を充填するように、例えば、シリコン窒化膜でキャップ絶縁膜３３ｉを形成する。次に、ＣＭＰ処理を行って、半導体基板１が露出するまでキャップ絶縁膜３３ｉを平坦化する。次に、周辺回路領域Ｃの半導体基板１のシリコン表面が露出するように、レジストマスクＲ、カーボン膜３３ｃ、およびマスク用のシリコン窒化膜３３ｂを除去する。続いて、ＣＶＤ法により、メモリセル領域Ｍおよび周辺回路領域Ｃ上に、シリコン窒化膜を形成した後、フォトリソグラフィー技術およびドライエッチング技術を用いて周辺回路領域Ｃ上のシリコン窒化膜を除去することにより、メモリセル領域Ｍ上にビットコン層間絶縁膜３３ｊを形成する。
【００３２】
図８に示すように、半導体基板１上の全面にレジストを塗布した後、フォトリソグラフィー技術によりビットコンタクトプラグの部分が開口するように、レジストマスクＲ（図示していない）を形成する。次に、レジストマスクＲをマスクに用いてビットコン層間絶縁膜３３ｊをエッチングすることにより、ビットコン層間絶縁膜３３ｊ内にビットコンタクトホール３５ａを形成する。これにより、ビットコンタクトホール３５ａの底部には、半導体基板１の表面が露出した状態になる。次に、レジストマスクＲ（図示していない）を除去した後、半導体基板１上の全面に、ビットコンタクトホール３５ａを充填するように導電膜３５ｂを成膜する。次に、導電膜３５ｂの上に、導電膜３６ｆ、シリコン窒化膜からなるキャップ絶縁膜３６ｇを、順に成膜する。
【００３３】
図９に示すように、半導体基板１上の全面にレジストを塗布する。この後、フォトリソグラフィー技術を利用して、メモリセル領域Ｍのビットラインを形成する領域を覆うレジストマスクＲを形成する。次に、レジストマスクＲを用いたエッチングにより、メモリセル領域Ｍのビットコンタクトプラグの部分上に、積層膜が残留するようにパターニングを行う。具体的には、ビットコンタクトプラグの部分上では、導電膜３５ｂ、３６ｆ、およびキャップ絶縁膜３６ｇをパターニングする。これにより、導電膜３５ｂからなるビットコンタクト３５と、導電膜３５ｂおよび３６ｆからなるビットライン２５が形成される。ビットライン２５上には、キャップ絶縁膜３６ｇが形成される。このビットライン２５は、埋め込みワード線３３及び埋め込み配線３３’と交差する方向（図４Ａに示すＸ1方向）に延在するパターンとして形成される。なお、図４Ａでは、ビットライン２５は一例として、埋め込みワード線３３と直交する直線形状の例を示したが、ビットライン２５の形状はこれに限定されるものではない。例えば、ビットライン２５は、一部を湾曲させた形状として配置しても良い。
【００３４】
図１０に示すように、レジストマスクＲ（図示していない）を除去した後、半導体基板１の全面に、ビットライン２５を覆うように、シリコン酸化膜からなる層間絶縁膜４を形成する。この後、層間絶縁膜４のＣＭＰ処理を行い、その表面を平坦化する。
【００３５】
図１１に示すように、リソグラフィー技術およびドライエッチング技術を利用して、層間絶縁膜４内に、メモリセル領域Ｍの拡散層３１ｂと周辺回路領域Ｃの拡散層３ａ、３ｂを露出させるコンタクトホール３ｃを形成する。この後、コンタクトホール３ｃ内に、タングステンやアルミニウム等の導電膜を埋め込んだ後、ＣＭＰ処理により、層間絶縁膜４上の導電膜を除去する。これにより、メモリセル領域Ｍにはコンタクトプラグ３８ａが形成され、周辺回路領域Ｃには拡散層３ａ、３ｂにそれぞれ接続されるコンタクトプラグ４ａ、４ｂが形成される。次に、層間絶縁膜４上の全面に、銅等の導電膜を形成した後、この導電膜をパターニングすることにより、コンタクトプラグ４ａ、４ｂにそれぞれ接続されるようにヒューズ回路配線５ａ、５ｂを形成する。
【００３６】
図１２に示すように、層間絶縁膜４上に、シリコン酸化膜からなる層間絶縁膜６を形成する。この後、リソグラフィー技術およびドライエッチング技術を利用して、層間絶縁膜６内に、コンタクトプラグ３８ａを露出させるコンタクトホール３ｄ、ヒューズ回路配線５ａ、５ｂを露出させるビアホール３ｅをそれぞれ、形成する。この後、コンタクトホール３ｄ、ビアホール３ｅ内に、タングステンやアルミニウム等の導電膜を埋め込んだ後、ＣＭＰ処理により、層間絶縁膜６上の導電膜を除去する。これにより、メモリセル領域Ｍにはコンタクトプラグ３８ｂが形成され、周辺回路領域Ｃにはヒューズ回路配線５ａ、５ｂにそれぞれ接続されるビアプラグ９ａ、９ｂが形成される。次に、層間絶縁膜６上に、タングステン膜を形成した後、タングステン膜のパターニングを行う。これにより、メモリセル領域Ｍではコンタクトプラグ３８ｂに接続されたコンタクトパッド４０ａ、周辺回路領域Ｃでは平面視でビアプラグ９ａと９ｂの間に熱消費部２１を形成する。このように、本実施例では、コンタクトパッド４０ａを形成する工程と同じ工程で、コンタクトパッド４０ａと同じ材料を利用して、熱消費部２１を形成することができる。従って、余分な工程を追加することなく、低コストで熱消費部２１を形成することができる。この後、層間絶縁膜６上に、コンタクトパッド４０ａおよび熱消費部２１を覆うように、ストッパ膜としてのシリコン窒化膜７を形成する。
【００３７】
図１３に示すように、シリコン窒化膜７上に、シリコン酸化膜を用いて層間絶縁膜８ａを形成する。次に、容量コンタクトパッド４０ａに対応する位置に開口を有するレジストマスクＲを、層間絶縁膜８ａ上に形成する。レジストマスクＲをマスクに用いたドライエッチングにより、層間絶縁膜８ａおよび容量コンタクトパッド４０ａ上のシリコン窒化膜７を貫通するように容量シリンダー開口１０ｃを形成する。これにより、容量コンタクトパッド４０ａの上面の一部を露出させる。
【００３８】
図１４に示すように、容量シリンダー開口１０ｃの内壁面、および露出した容量コンタクトパッド４０ａの上面を覆うよう、窒化チタンを用いてキャパシタ素子の下部電極４０ｄを形成する。これにより、下部電極４０ｄの底部は、容量コンタクトパッド４０ａの上面と接続される。次に、層間絶縁膜８ａ上に、下部電極４０ｄの表面を覆うようにして、容量絶縁膜４０ｅを形成する。容量絶縁膜４０ｅとしては、例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、およびこれらの積層膜を用いることができる。次に、容量絶縁膜４０ｅの表面を覆うように、窒化チタンを用いてキャパシタの上部電極４０ｆを形成する。このようにして、下部電極４０ｄ、容量絶縁膜４０ｅ、および上部電極４０ｆからなるキャパシタ４０を形成する。次に、上部電極４０ｆを覆うようにして、シリコン酸化膜からなる層間絶縁膜８ｂを形成する。
【００３９】
フォトリソグラフィー技術とエッチング技術を用いて、メモリセル領域Ｍでは、層間絶縁膜８ｂを貫通して上部電極４０ｆに達するコンタクトホール４２ａを形成する。また、周辺回路領域Ｃでは、層間絶縁膜８ｂ、８ａ、およびシリコン窒化膜７を貫通して図１２の工程で形成したビアプラグ９ａ、９ｂをそれぞれ露出させるビアホール９ｃを形成する。次に、コンタクトホール４２ａおよびビアホール９ｃの内部を充填するようにタングステンやアルミニウム等の導電膜を成膜する。次に、ＣＭＰ処理によって、層間絶縁膜８ｂの表面が露出するまで導電膜の平坦化を行い、コンタクトホール４２ａおよびビアホール９ｃの内部に導電膜を残存させる。これにより、メモリセル領域Ｍでは上部電極に接続された配線コンタクト４２、周辺回路領域Ｃでは図１２の工程で形成したビアプラグ９ａ、９ｂをそれぞれ接続されるビアプラグ９ａ，９ｂの残りの部分を形成する。次に、層間絶縁膜８ｂ上に順に、窒化チタンとチタンの積層膜からなるバリア膜、タングステンやアルミニウム等の導電膜、窒化チタンとチタンの積層膜からなるキャップ膜を形成する。フォトリソグラフィー技術とエッチング技術を用いて、これらの膜をパターニングする。これにより、メモリセル領域Ｍでは配線コンタクト４２に接続されるようにバリア膜１１ｃ、導電膜１０ｃ、およびキャップ膜１２ｃからなる配線層を形成する。また、周辺回路領域Ｃでは、ビアプラグ９ａに接続されるようにバリア膜１１ａ、トリミング配線１０ａ、およびキャップ膜１２ａを形成し、ビアプラグ９ｂに接続されるようにバリア膜１１ｂ、トリミング配線１０ｂ、およびキャップ膜１２ｂを形成する。次に、層間絶縁膜８ｂの表面を覆うようにして、シリコン酸窒化膜からなるパッシベーション膜１４を形成する。これにより、本実施例のＤＲＡＭを備えた半導体装置が完成する。
【００４０】
本実施例では、周辺回路領域Ｃのビアプラグ９ａと９ｂの間に、熱消費部２１が存在するため、第１実施例と同様の効果を奏することができる。また、コンタクトパッド４０ａを形成する工程と同じ工程で、熱消費部２１を形成することができる。従って、余分な工程を追加することなく、低コストで熱消費部２１を形成することができる。
【００４１】
図１５は、第２実施例の変形例の半導体装置を表す断面図である。第２実施例では、ヒューズ回路配線５ａ、５ｂと、容量コンタクトパッド４０ａおよび熱消費部２１と、を異なる工程でそれぞれ、別々に形成した。これに対して、本変形例では、ヒューズ回路配線５ａ、５ｂと、容量コンタクトパッド４０ａおよび熱消費部２１と、を同時に形成する点が異なる。
【００４２】
すなわち、本変形例では、図１５に示すように、ヒューズ回路配線５ａ、５ｂ、容量コンタクトパッド４０ａおよび熱消費部２１は、層間絶縁膜４上に、タングステン膜を形成した後、タングステン膜のパターニングを行うことにより形成されている。このため、ヒューズ回路配線５ａ、５ｂ、容量コンタクトパッド４０ａおよび熱消費部２１は同じ材料（タングステン膜）から構成され、同じ高さに位置している。
【００４３】
本変形例では、周辺回路領域Ｃのビアプラグ９ａと９ｂに接するシリコン窒化膜７は、熱消費部２１を覆うように設けられているため、第１実施例と同様の効果を奏することができる。また、コンタクトパッド４０ａを形成する工程と同じ工程で、熱消費部２１およびヒューズ回路配線５ａ、５ｂを形成することができる。従って、第２実施例と比べて、更に半導体装置の製造工程の低コスト化を図ることができる。
【００４４】
なお、第１および第２実施例では、平面視で、ビアプラグ９ａと９ｂの間に少なくとも熱消費部２１の一部が存在するように熱消費部２１を設けた。しかし、熱消費部はシリコン窒化膜と接している限り、トリミング配線の切断用のレーザー照射時にシリコン窒化膜を通して伝導してきた熱は、熱伝導率の高い熱消費部に集中する。そして、熱消費部に集中した熱によって熱消費部が破壊されるなどして、熱エネルギーが消費される。従って、熱消費部の位置は特に限定されず、半導体装置内の任意の位置に熱消費部を設けた場合であっても、シリコン窒化膜と接している限り、本発明の効果を奏することができる。なお、第１および第２実施例のように、平面視で、２つのビアプラグを結ぶ直線と交差する位置に熱消費部の少なくとも一部が存在する場合、レーザー照射時にシリコン窒化膜を通して伝導してきた熱を、より効果的に熱消費部に集中させることができる。従って、熱消費部は、平面視で、２つのビアプラグを結ぶ直線と交差する位置に少なくとも一部が存在するように設けるのが好ましい。
【００４５】
また、第１および第２実施例では、平面視で、ビアプラグ９ａと９ｂの間に熱消費部２１を設けた。しかし、熱消費部２１は、平面視で、コンタクトプラグ４ａと４ｂの間に設けても良い。ただし、レーザー照射時には、コンタクトプラグよりも上方に位置するビアプラグの方で熱が発生し易くなるため、熱消費部２１は、コンタクトプラグ４ａと４ｂの間に設けることが好ましい。
【符号の説明】
【００４６】
１  シリコン基板
２、３２  素子分離領域
３ａ、３ｂ  拡散層
３ｃ、３ｄ  コンタクトホール
３ｅ  ビアホール
４、６、８、８ａ、８ｂ  層間絶縁膜
４ａ、４ｂ  コンタクトプラグ
５ａ、５ｂ  ヒューズ回路配線
７  シリコン窒化膜
９ａ、９ｂ  ビアプラグ
１０ａ、１０ｂ  トリミング配線
１０ｃ  容量シリンダー開口
１１ａ、１１ｂ  バリア膜
１２ａ、１２ｂ  キャップ膜
１４  パッシベーション膜
２０  欠損部
２１、２１ａ、２１ｂ  熱消費部
２５  ビットライン
３１ａ  活性領域
３１ｂ  ソースおよびドレイン
３３  埋め込みゲート電極
３３’  素子分離用の埋め込み配線
３３ｂ  シリコン窒化膜
３３ｃ  カーボン膜（アモルファス・カーボン膜）
３３ｄ  ゲート電極溝（トレンチ）
３３ｅ  ゲート絶縁膜
３３ｇ  積層膜
３３ｊ  ビットコン層間絶縁膜
３３ｉ  キャップ絶縁膜
３５  ビットコンタクト
３５ａ  ビットコンタクトホール
３５ｂ  不純物を含有するポリシリコン膜
３６ｄ、３６ｆ  導電膜
３６ｆ  窒化タングステンとタングステンの積層膜
３６ｇ  キャップ絶縁膜
３８  容量コンタクトプラグ
３８ａ、３８ｂ  コンタクトプラグ
４０  キャパシタ
４０ａ  容量コンタクトパッド
４０ｄ  下部電極
４０ｅ  容量絶縁膜
４０ｆ  上部電極
４２  配線コンタクト
４２ａ  コンタクトホール
Ｃ  周辺回路領域
Ｍ  メモリセル領域
Ｒ  レジストマスク
Ｔｒ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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