(57)【要約】【課題】交流結合された伝送路に対してテストレシーバのような構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験を可能とする。【解決手段】受信装置は、伝送路の信号振幅が基準値以上か否かを判定する検出回路と、受信装置と伝送路との接続試験のときに検出回路を動作状態に制御する制御回路と、信号振幅が基準値未満の値から基準値を超えた値へ変化し、さらに基準値を超えた値から基準値未満の値へ変化するときの、検出回路による信号振幅の判定結果を基に、伝送路上の送信装置からの送信波形を再生する再生回路と、を備える。【選択図】図５Ｂ
2013247437.tif 000002
【特許請求の範囲】
【請求項１】
交流結合された伝送路に設けられる試験信号の受信装置であって、
前記伝送路の信号振幅が基準値以上か否かを判定する検出回路と、
前記伝送路の接続試験のときに前記検出回路を動作状態に制御する制御回路と、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生する再生回路と、を備える試験信号の受信装置。
【請求項２】
送信装置と、
交流結合された伝送路を通じて前記送信装置に接続される試験信号の受信装置と、を有し、前記試験信号の受信装置は、
前記伝送路の信号振幅が基準値以上か否かを判定する検出回路と、
前記伝送路の接続試験のときに前記検出回路を動作状態に制御する制御回路と、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生する再生回路と、を備える電子装置。
【請求項３】
交流結合された伝送路の信号振幅が基準値以上か否かを判定する検出回路を、伝送路の接続試験のときに動作状態に制御するステップと、
前記信号振幅が基準値未満の値から前記基準値を超えた値へ変化し、さらに前記基準値を超えた値から基準値未満の値へ変化するときの、前記検出回路による前記信号振幅の判定結果を基に、前記伝送路上の送信装置からの送信波形を再生するステップと、を実行する試験信号の信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流結合された伝送回路の試験回路に関する。
【背景技術】
【０００２】
従来から、高速シリアルインターフェースでは信号の高速化、ノイズ耐性向上、直流電圧差解消等を実現するため、交流結合した伝送路が採用されている。図１に、交流結合した伝送路の構成を例示する。図１では、送信装置３０１と受信装置３０２との間に、コンデンサ３０８、３０９によって交流結合された伝送路の一例として、差動伝送路が設けられている。送信装置３０１には、例えば、図示しないパラレルシリアル変換部と、送信側のトランシーバ３０３が設けられる。また、受信装置３０１には、受信側のレシーバ３０４と、例えば、図示しないパラレルシリアル変換回路が設けられる。この構成では、例えば、送信装置３０１の並列デジタル信号が、パラレルシリアル変換回路によってシリアル信号に変換され、差動アナログ信号として、トランシーバ３０３から伝送路に送出される。差動アナログ信号は、コンデンサ３０３、３０４によって交流結合された伝送路を伝搬し、受信装置３０２側の入力抵抗の両端に入力する。受信装置３０２側のレシーバ３０４は、入力抵抗の両端の差動アナログ信号を増幅し、シリアルパラレル変換回路に伝達する。シリアルパラレル変換回路は、増幅された差動アナログ信号を並列デジタル信号に変換する。以下、パラレルシリアル変換回路、およびシリアルパラレル変換回路を含む、インターフェースをSerDes（SERializer/DESerializer）と呼ぶことにする。
【０００３】
図２に、交流結合した伝送路で回路部品を接続したシステムにおけるバウンダリスキャン試験実行時の問題点を例示する。図２は、高速シリアルインターフェースを含む送信装置３０１、受信装置３０２の間のバウンダリスキャン試験実行時に動作する構成要素を簡略化して例示する。送信装置３０１は、バウンダリスキャン実行時のビットパターンを保持するＣＡＰ(Capture)回路と、ＣＡＰ回路のビットパターンをトランシーバ３０３に出
力するＵＰＤ（Update）回路を有する。
【０００４】
バウンダリスキャン試験信号のビット伝送速度はSerdesの伝送速度に比べて低速である。その理由は、例えば、バウンダリスキャン試験が、複数種類の回路部品間での接続状態を確実に検出するため、低速のクロックを使用するためである。したがって、本来の高速伝送用に設けたコンデンサで交流結合された伝送路にバウンダリスキャン試験信号を送出したとしても、高速伝送用のコンデンサに対しては、直流成分が支配的な信号となる。したがって、高速伝送用のコンデンサで交流結合した伝送路を介してSerdesのレシーバ回路で試験信号を受信することは難しい。図２のように、直流成分、あるいは、交流結合の伝送帯域よりも低速の信号がコンデンサで遮断されるからである。例えば、低速度のクロック信号は、高速伝送用のコンデンサに対しては、ステップ入力信号のように作用する。その結果、コンデンサを通過した信号は、スパイク上のピークから伝送路の時定数で立ち下がる信号となる。時定数がクロック信号の周期より短い場合、つまり、クロック信号の速度が伝送路の伝送帯域に比較して遅い場合には、受信装置３０２側のレシーバ３０４およびＣＡＰ回路は、交流結合された伝送路からバウンダリスキャン試験の信号を受信できない場合がある。
【０００５】
そこで、従来の試験仕様であるIEEE1149.6では、シリアルデータのレシーバ回路とは別に、交流結合を介してバウンダリスキャン試験信号を検出できる試験用のレシーバ回路(
以下 テストレシーバ)によって試験信号を受信し、その出力を取り込むことで故障の検出を行うことが定められている。
【０００６】
図３に、IEEE1149.6によるバウンダリスキャン試験回路の構成を例示する。図３のバウンダリスキャン試験回路では、送信装置３０１は、交流モード（ＡＣ Mode）の選択信号
によって、セレクタにおいて交流信号（AC Signal）を選択し、トランシーバ３０３に引
き渡す。すなわち、この構成では、送信装置３０１は、図２の場合と同様、トランシーバ３０３を通じて交流信号を送出する。受信装置３０２は、テストレシーバ３１１、３１２を有している。テストレシーバ３１１、３１２は、スパイク状のピークを含む信号を矩形波に再生し、ＣＡＰ回路３１３、３１４に引き渡す。その結果、受信装置３０２のＣＡＰ回路３１３、３１４は、バウンダリスキャン信号を取り込むことができる。
【０００７】
なお、図３に示すように、一般的なSerdesは受信装置３０２に、差動信号間の電圧差を検出する検出回路（LOS-detector)３２５を持っている。LOS-detector３２５は、Serdes
のレシーバ３０４が差動信号を識別するのに十分な電圧を保っているかを検出する回路である。LOS-detector３２５は通常動作時に受信装置３０２においてシリアルデータの到達/未達を判断するために実装されている。しかしながら、LOS-detector３２５の検出結果
はバウンダリスキャン試験時に参照されることはない。さらに、バウンダリスキャン試験時はＬＳＩコア３２２が停止しているため、LOS-detector３２５の制御が行われず、動作は保証されていない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−５７６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の技術では、伝送路からの入力端子に試験専用のテストレシーバが接続されている。伝送路の入力端子に、本来の信号伝送用のレシーバ以外の回路を追加接続することは、入力容量の増大によるリターンロスの悪化を引き起こし、伝送性能の低下につながる。
【００１０】
本発明の目的は、交流結合された伝送路に対してテストレシーバのような構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験を可能とすることにある。
【課題を解決するための手段】
【００１１】
開示の技術の一側面は、交流結合された伝送路に設けられる試験信号の受信装置によって例示できる。この受信装置は、伝送路の信号振幅が基準値以上か否かを判定する検出回路と、受信装置と伝送路との接続試験のときに検出回路を動作状態に制御する制御回路と、信号振幅が基準値未満の値から基準値を超えた値へ変化し、さらに基準値を超えた値から基準値未満の値へ変化するときの、検出回路による信号振幅の判定結果を基に、伝送路上の送信装置からの送信波形を再生する再生回路と、を備える。
【発明の効果】
【００１２】
上記受信装置によれば、交流結合された伝送路に対して構成を追加実装することなく、伝送路の伝送帯域よりも低速の試験信号による接続試験が可能となる。
【図面の簡単な説明】
【００１３】
【図１】交流結合された伝送路の構成を例示する図である。
【図２】交流結合された伝送路で回路部品を接続したシステムにおけるバウンダリスキャン試験実行時の問題点を例示する図である。
【図３】バウンダリ試験回路の構成を例示する図である。
【図４】実施例１の試験回路の構成を例示する図である。
【図５Ａ】従来の受信装置の構成を例示する図である。
【図５Ｂ】実施例１の受信装置の構成を例示する図である。
【図６Ａ】従来のLOS-detectorとＬＳＩコアロジックとの接続を例示する図である。
【図６Ｂ】実施例１のLOS-detector、制御回路、およびＬＳＩコアロジックの接続を例示する図である。
【図７Ａ】従来の受信回路を例示する図である。
【図７Ｂ】サンプリング回路の構成を例示する図である。
【図８】LOS-detectorの構成を例示する図である。
【図９】信号波形のタイミングチャートを例示する図である。
【図１０】オープン故障の場合の信号を例示する図である。
【図１１】ショート故障の場合の信号を例示する図である。
【図１２】差動間ショート時の信号を例示する図である。
【図１３Ａ】従来の試験条件の設定に係る構成を例示する図である。
【図１３Ｂ】実施例２に係る制御回路の構成を例示する図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、一実施形態に係る受信装置について説明する。以下の実施形態の構成は例示であり、本装置は実施形態の構成には限定されない。
【実施例１】
【００１５】
図４に、バウンダリスキャン試験を実施する試験回路の構成を例示する。この試験回路は、試験対象のプリント基板４０と、プリント基板４０のコネクタ４２に接続される試験装置５０を含む。図４の例では、プリント基板４０上に、送信側となる集積回路１と、受信側となる集積回路２とが例示されている。
【００１６】
集積回路１は、入出力回路１３と、入出力回路１３に接続されるSerDes（以下、送信回路１１）と、ＬＳＩコアロジック１２を有する。例えば、バウンダリスキャン試験等工場での試験後、あるいは工場からの出荷後、プリント基板４０の通常の動作状態では、ＬＳＩコアロジック１２は、SerDesその他のインターフェースを通じて、プリント基板４０上の他の部品と通信する。ただし、バウンダリスキャン試験時には、集積回路１のＬＳＩコアロジック１２は、動作を停止している。
【００１７】
図４のように、集積回路１は、１以上の入出力回路１３と、１以上の送信回路１１をシリアル信号線によるチェーンで接続している。バウンダリスキャンテスト実行時には、送信回路１１は、試験信号を集積回路２上の受信回路２１に向けて送出する。送信回路１１の構成は、例えば、図２の送信装置３０１と同様である。送信回路１１は、バウンダリスキャン試験実行時のビットパターンを保持するＣＡＰ(Capture)回路と、ＣＡＰ回路のビ
ットパターンをトランシーバに出力するＵＰＤ（Update）回路を有する。送信回路１１が送信装置の一例である。
【００１８】
入出力回路１３は、SerDes以外の入出力回路、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）、ＰＣＩ(Peripheral Component Interconnect)等のインターフェース回路である
。ただし、集積回路１の構成が、図４に限定される訳ではない。例えば、集積回路１において、入出力回路１３はなくてもよい。また、送信回路１１（SerDes）を用いる代わりに、入出力回路１３によって、集積回路１と集積回路２との間のバウンダリ試験を実行してよい。
【００１９】
集積回路２は、１以上の入出力回路２３と、１以上の受信回路２１をシリアル信号線によるチェーンで接続している。ここで、受信回路２１は、集積回路１の送信回路１１と同
様、SerDesで例示される、パラレル信号とシリアル信号と間の変換機能を有する入出力回路である。すなわち、受信回路２１の構成は、例えば、図２の受信装置３０２の構成と同様である。受信回路２１は、受信側のレシーバと、パラレルシリアル変換回路と、を有する。また、入出力回路２３は、集積回路１の入出力回路１３と同様である。さらに、集積回路２は、受信回路２１に接続されるＬＳＩコアロジック２２を有する。ＬＳＩコアロジック２２も、ＬＳＩコアロジック１２と同様、バウンダリスキャン試験時には、動作を停止している。
【００２０】
集積回路１の送信回路１１と、集積回路２の受信装置１２とは、コンデンサで交流結合された伝送路４１で接続される。実施例１では、送信回路１１は、伝送路４１に差動信号を送出し、受信回路２１は、伝送路４１から差動信号を受信する。したがって、実施例１では、伝送路４１は、差動信号の伝送路である。
【００２１】
コネクタ４２は、試験装置５０からの信号をプリント基板４０に出力する出力ポート４２Ａと、プリント基板４０からの信号を試験装置５０に入力する入力ポート４２Ｂとを有する。出力ポート４２Ａは、集積回路１の入出力回路１３および送信回路１１とシリアル信号線のチェーンで接続される。そして、試験装置５０からの試験の制御信号は、シリアル信号線のチェーンを通じて、入出力装置１３、および送信回路１１に送出される。ここで、試験の制御信号は、バウンダリスキャン試験実行時の試験信号のビットパターン、およびバウンダリスキャン試験実行時に、送信装置１１に設定するテストモード信号等を含む。また、また、入力ポート４２Ｂは、集積回路２の入出力装置２３および送信回路２１とシリアル信号線のチェーンで接続される。そして、集積回路２の受信回路２１で取得された、集積回路１との間のバウンダリ試験信号の受信結果は、シリアル信号線のチェーンを通じて、コネクタ４２の入力ポート４２Ｂに入力される。
【００２２】
試験装置５０は、様々なビット列の信号波形をコネクタ４２の出力ポート４２Ａを通じてプリント基板４０に送出する。また、試験装置５０は、送信回路１１と受信回路２１との間のバウンダリスキャン試験を制御する設定信号をプリント基板４０に送出する。試験装置５０は、コネクタ４２およびプリント基板４０上のシリアル信号線のチェーンを通じて、ビット列の信号波形と設定信号を入出力回路１３および送信回路１１に引き渡すことができる。
【００２３】
集積回路１の送信回路１１は、試験装置５０から送信された信号波形を送信回路１１内のＣＡＰ回路で取得し、ビット列にして、図示しないメモリ、あるいはバッファに格納する。送信回路１１内のＵＰＤ回路は、ＣＡＰ回路で取得されたビット列を基に、送信デジタル信号を生成し、トランシーバを通じて、差動アナログである試験信号に変換し、伝送路４１に送出する。
【００２４】
集積回路２の受信回路２１は、伝送路４１を通じて受信した差動アナログ信号をＣＡＰ回路に入力する。ＣＡＰ回路は、入力された差動アナログ信号からビット列を生成する。受信回路２１は、ＣＡＰ回路によってされたビット列を試験回路５０にコネクタ４２を介して引き渡す。受信回路２１が受信装置の一例である。
【００２５】
図５Ａに、従来の受信装置３０２の構成を例示する。受信装置３０２の構成は、図３の場合と同様である。そこで、受信装置３０２の構成のうち、図３と同一の構成要素については、図３と同一の符号を付してその説明を省略する。ただし、図５Ａでは、伝送路４１からの試験信号を受信装置３０２に入力する入力ポート３２１Ｂ、３２１Ｃと、受信装置３０２がバウンダリスキャン試験を実行するか、否かを制御する試験制御回路３３０が例示されている。図５Ａの伝送路４１のうちの入力ポート３２１Ｂに接続される信号線を正側の信号線と呼ぶ。また、伝送路４１のうちの入力ポート３２１Ｃに接続される信号線を
負側の信号線と呼ぶ。
【００２６】
試験制御回路３３０は、例えば、試験装置５０からの制御信号によってオンまたはオフにされるテストモードのレジスタを有する。テストモードのレジスタは、その値によって、受信装置３０２がバウンダリスキャン試験を実行するか、否かを制御する。
【００２７】
なお、従来の受信回路３０２では、バウンダリスキャン試験時、ＬＳＩコアロジック２２、LOS-detector  ３２５、およびレシーバ３０４は、不活性である。不活性とは、例えば、イネーブル端子がアサートされていない状態、あるいは電源が投入されていない状態をいう。
【００２８】
図５Ｂに、実施例１の受信回路２１の構成を例示する。受信回路２１は、従来の受信装置３０２と同様、レシーバ４、ＬＳＩコアロジック２２、およびLOS-detector  ２５を有している。さらに、受信回路２１は、LOS-detector ２５の動作状態を制御する制御回路
２４、LOS-detector ２５の検出信号をサンプリングするサンプリング回路２６、および
サンプリング回路２６でサンプリングされた信号をビット列に変換してメモリに格納するＣＡＰ回路２７を有している。
【００２９】
さらに、図５Ｂでは、伝送路４１からの試験信号を集積回路２に入力する入力ポート２１Ｂ、２１Ｃと、受信回路２１がバウンダリスキャン試験を実行するか、否かを制御する試験制御回路３０が例示されている。入力ポート２１Ｂ、２１Ｃ、試験制御回路３０については、図５Ａの入力ポート３２１Ｂ、３２１Ｃ、試験制御回路３３０と同様である。すなわち、図５Ｂでは、交流結合された伝送路４１の一端が受信回路２１の入力ポート２１Ｂ、２１Ｃに接続されている。そして、入力ポート２１Ｂ、２１Ｃは、受信回路２１のレシーバ４に接続されている。ただし、上述のように、バウンダリスキャン試験時、レシーバ４は、不活性である。また、入力ポート２１Ｂ、２１Ｃは、入力ポート２１Ｂ、２１Ｃの間で信号振幅を検出するLOS-detector ２５に接続される。LOS-detector ２５が検出回路の一例である。
【００３０】
実施例１では、バウンダリスキャン試験実施時、試験回路５０がテストモード信号を発する。テストモード信号は、制御回路２４にテストモードを設定する。制御回路２４は、試験回路５０によって設定されたテストモードにしたがって、LOS-detector ２５を活性
にする。したがって、バウンダリスキャン試験実施時、LOS-detector ２５は、入力ポー
ト２１Ｂ、２１Ｃの間で信号振幅を検出し、伝送路４１上の差動信号の有無を判定する。
【００３１】
サンプリング回路２６は、LOS-detector ２５の判定結果をＨＩ（高電位）、ＬＯ（低
電位）の２値のパルスによって取得する。サンプリング回路２６は、LOS-detector ２５
の判定結果を基に、交流結合された伝送路４１に送出された信号波形を再生する。ＣＡＰ回路２７は、再生された信号波形を基に、ビット列を生成し、メモリに記憶する。メモリ上のビット列は、所定の時期に試験装置５０の制御にしたがって、シリアル信号線のチェーンを通じて試験装置５０に引き渡される。サンプリング回路２６が再生回路の一例である。
【００３２】
図５Ｂの受信回路２１では、図５Ａの受信装置３０２のテストレシーバ３１１、３１２のようなバウンダリスキャン試験に使用される回路が伝送路４１に接続されていない。例えば、図５Ｂで追加されたサンプリング回路２６およびＣＡＰ回路２７は、LOS-detector
２５に接続される。したがって、図５Ｂの受信回路２１の構成によれば、バウンダリス
キャン試験のための回路が入力ポート２１Ｂ、２１Ｃに接続されないので、伝送路４１から見た受信回路２１の入力インピーダンスの変動、入力容量の増大が抑制される。
【００３３】
図６Ａに、従来のLOS-detector ３２５とＬＳＩコアロジック３２２との接続を例示す
る。従来のLOS-detector ３２５は、ＬＳＩコアロジック３２２からのイネーブル信号に
よって動作状態が制御されていた。
【００３４】
図６Ｂに、実施例１のLOS-detector ２５、制御回路２４、およびＬＳＩコアロジック
２２の接続を例示する。制御回路２４は、ＯＲゲート２４Ａを有する。ＯＲゲート２４Ａは、試験制御回路３０からのテストモード信号と、ＬＳＩコアロジック２２からのイネーブル信号との論理和をLOS-detector ２５のイネーブル信号として出力する。したがって
、ＬＳＩコアロジック２２が、イネーブル信号をディスエーブル（不活性）にした場合でも、試験制御回路３０は、テストモード信号によって、LOS-detector ２５をイネーブル
、すなわち、活性状態にすることができる。つまり、試験装置５０は、試験制御回路３０にテストモード信号を設定することで、LOS-detector ２５をイネーブルに制御できる。
【００３５】
図７Ａに、従来のバウンダリスキャン試験時の伝送路４１からの信号の受信回路を例示する。従来は、バウンダリスキャン試験時には、LOS-detector ３２５は、不活性であり
、伝送路４１からの信号、例えば、受信回路３２１の入力ポート３２１Ｃへの信号は、バウンダリスキャン試験のために設けられたテストレシーバ３１２に入力される。テストレシーバ３１２は、バウンダリスキャン試験時に、図５Ａに例示した試験制御回路３３０からのテストモード信号によって活性化され、入力ポートへの信号を受信し、ＣＡＰ回路３１４に引き渡す。なお、図７Ａでは、明示されていないが、受信回路３２１の入力ポート３２１Ｂへの信号を検出するテストレシーバ３１１、ＣＡＰ回路３１３（図５Ａ）の構成および動作は、図７Ａと同様である。
【００３６】
図７Ｂに、LOS-detector ２５の判定結果を処理するサンプリング回路２６の構成を例
示する。サンプリング回路２６は、ＮＡＮＤゲート２６Ａと、フリップフロップ２６Ｂを有する。ＮＡＮＤゲート２６Ａの一方の入力端子には、試験制御回路３０からのテストモード信号が入力される。一方、ＮＡＮＤゲート２６Ａの他方の入力端子には、フリップフロップ２６Ｂの出力信号が入力される。したがって、テストモード信号がＨＩ（高電位）の場合、ＮＡＮＤゲート２６Ａの出力は、フリップフロップの出力を反転した信号となる。
【００３７】
さらに、ＮＡＮＤゲート２６Ａの出力信号は、フリップフロップ２６Ｂに入力される。また、フリップフロップ２６Ｂのクロック端子には、LOS-detector ２５の判定結果が入
力される。したがって、フリップフロップ２６Ｂは、LOS-detector ２５の判定結果がＨ
Ｉ（高電位）とＬＯ（低電位）との間で、遷移するにしたがって、反転して遷移する出力信号を生成する。
【００３８】
例えば、フリップフロップ２６Ｂが、クロック信号の立ち上がりエッジ（低電位から高電位への遷移）で、入力信号を出力する構成の場合、LOS-detector ２５が立ち上がりエ
ッジをクロック端子に入力する度に、フリップフロップ２６Ｂは、出力を反転する。なお、リップフロップ２６Ｂが、クロック信号の立ち下がりエッジ（高電位から低電位への遷移）で、入力信号を出力する構成の場合には、LOS-detector ２５が立ち下がりエッジを
クロック端子に入力する度に、フリップフロップ２６Ｂは、出力を反転する。フリップフロップ２６Ｂの出力は、ＣＡＰ回路２７に入力される。ＣＡＰ回路２７は、入力されたデジタル信号をビット列にして、バッファとなるメモリに記憶する。
【００３９】
図８に、実施例３に係るLOS-detector ２５の構成を例示する。LOS-detector ２５は、４個のコンパレータ２５１−２５４と、コンパレータ２５１の出力とコンパレータ２５２の出力との論理積を生成するＡＮＤゲート２５６と、コンパレータ２５３の出力とコンパレータ２５４の出力との論理積を生成するＡＮＤゲート２５７と、ＡＮＤゲート２５６、
２５７の排他論理和を生成するＥＸＯＲ（EXclusive OR）ゲート２５８と、を有する。
【００４０】
コンパレータ２５１の正側（非反転）入力端子には、差動入力信号の正側端子２１Ｂに接続される。また、コンパレータ２５１の負側（反転）入力端子には、振幅判定用基準電圧（Ｖｐ＋Ｖｎ）／２＋Ｖｔｈに接続される。ここで、Ｖｐは、差動入力信号の正側端子２１Ｂの入力電圧である。また、Ｖｎは、差動入力信号の負側端子２１Ｃの入力電圧である。また、Ｖｔｈは、差動入力信号の有無を判定するための基準値である。したがって、差動入力信号の正側端子２１Ｂの入力電圧Ｖｐが差動入力信号の正負の入力信号の平均値から基準値Ｖｔｈ以上高い場合に、コンパレータ２５１は、ＨＩ（高電位）を出力する。一方、差動入力信号の正側端子２１Ｂの入力電圧Ｖｐが差動入力信号の正負の入力信号の平均値から基準値Ｖｔｈ以上高くない場合に、コンパレータ２５１は、ＬＯ（低電位）を出力する。
【００４１】
同様に、差動入力信号の負側端子２１Ｃの入力電圧Ｖｎが差動入力信号の正負の入力信号の平均値から基準値Ｖｔｈ以上低い場合に、コンパレータ２５２は、ＨＩ（高電位）を出力する。したがって、ＡＮＤゲートは、差動入力信号の正側端子２１Ｂの入力電圧Ｖｐが閾値（Ｖｐ＋Ｖｎ）／２＋Ｖｔｈを超え、かつ、差動入力信号の負側端子２１Ｃの入力電圧Ｖｎが閾値（Ｖｐ＋Ｖｎ）／２−Ｖｔｈより低いという両方の条件が満たされたときに、ＨＩ（高電位）を出力する。
【００４２】
コンパレータ２５３、２５４への入力は、コンパレータ２５１、２５２と比較して、差動入力信号の正と負とを入れ替えたものである。したがって、ＡＮＤゲート２５７は、差動入力信号の負側の入力電圧Ｖｎが閾値（Ｖｐ＋Ｖｎ）／２＋Ｖｔｈを超え、かつ、差動入力信号の正側の入力電圧Ｖｐが閾値（Ｖｐ＋Ｖｎ）／２−Ｖｔｈより低いという両方の条件が満たされたときに、ＨＩ（高電位）を出力する。
【００４３】
そして、ＥＸＯＲゲート２５８は、ＡＮＤゲート２５６、２５７のいずれか一方で、ＨＩ（高電位）の条件が満足されたとき、ＬＯ（低電位）を出力する。すなわち、ＥＸＯＲゲート２５８は、差動入力信号の正と負との振幅差が基準値（２Ｖｔｈ）以上あるときに、ＬＯ（低電位）を出力する。
【００４４】
図９に、各部の信号波形のタイミングチャートを例示する。図１０は、時間軸（ＴＩＭＥ）に対して、試験制御回路３０のテストモード信号、送信回路１１からの試験信号、受信回路２１での差動入力信号、LOS-detector ２５の出力、サンプリング回路２６の出力
の変化が例示されている。図９では、時刻Ｔ１に、テストモード信号がＨＩとなる。したがって、時刻Ｔ１以降、サンプリング回路２６のＮＡＮＤゲート２６Ａがフリップフロップ２６Ｂの出力を反転出力する。そして、時刻Ｔ２で、送信回路１１の試験信号がＨＩとなる。すると、伝送路４１を伝搬する時間だけ時間遅れの後、時刻Ｔ３で、送信回路１１からの試験信号が受信回路２１の入力ポート２１Ｂ、２１Ｃに到達する。さらに時間遅れの後、時刻Ｔ４でLOS-detector ２５の出力は、ＬＯとなる。図８で説明したように、LOS-detector ２５の出力は、差動信号の振幅が所定の基準値より大きい間、ＬＯに維持される。そして、差動信号の振幅が所定の基準値を下回ると、LOS-detector ２５の出力は、
ＨＩに戻る（例えば、時刻Ｔ５）。LOS-detector ２５は、送信回路１１からの試験信号
に応じて、上記動作を繰り返す。
【００４５】
サンプリング回路２６は、LOS-detector ２５の出力信号の立ち上がりエッジで出力を
反転する。したがって、サンプリング回路２６は、時刻Ｔ５で出力がＨＩとなり、時刻Ｔ６で出力がＬＯとなり、時刻Ｔ７で出力が再びＨＩとなる。LOS-detector ２５の出力信
号の立ち上がりエッジは、送信回路１１での試験信号の変化のとき（立ち上がりエッジ、または立ち下がりエッジ）から、遅れ時間ΔＴ後に発生する。遅れ時間ΔＴは、送信回路
１１から受信回路２１までの試験信号の伝搬時間と、交流結合のためのコンデンサの時定数と、LOS-detector ２５内の遅延時間を含む固定の時間である。したがって、サンプリ
ング回路２６の出力信号は、送信回路１１から送出される試験信号を遅れ時間ΔＴ遅らせた波形となる。すなわち、サンプリング回路２６は、送信回路１１が送出する試験信号を再生する。
【００４６】
図１０に、伝送路４１の一方の線路が断線しているオープン故障の場合の信号を例示する。送信回路１１の試験信号（ＴＸ出力）の変化に対して、受信回路２１の差動入力信号は、オープン故障のない線路につながる入力ポートの信号だけが変化する。したがって、差動入力信号の振幅は、LOS-detector ２５による判定の閾値に達しない。例えば、伝送
路４１のうち、正側の端子２１Ｂに接続される線路が断線した場合、図８の回路で、コンパレータ２５１の出力がＬＯ（低電位）、あるいは、コンパレータ２５４の出力がＬＯ（低電位）となり、アンドゲート２５６、２５７の出力は、いずれもＬＯ（低電位）となる。このため、LOS-detector ２５は、ＨＩのままとなる。一方、負側の端子２１Ｃに接続
される線路が断線した場合、図８の回路で、コンパレータ２５２の出力、あるいは、コンパレータ２５３の出力がＬＯ（低電位）となり、アンドゲート２５６、２５７の出力は、いずれもＬＯ（低電位）となる。
【００４７】
図１１に、伝送路４１の一方の線路が接地電位にショートしているショート故障の場合の信号を例示する。図１１の場合も、送信回路１１の試験信号（ＴＸ出力）の変化に対して、受信回路２１の差動入力信号は、オープン故障のない線路につながる入力ポートの信号だけが変化する。したがって、差動入力信号の振幅は、LOS-detector ２５による判定
の閾値に達しない。このため、LOS-detector ２５は、ＨＩのままとなる。
【００４８】
図１２に、伝送路４１の１対の線路間でショートしている差動間ショート時の信号を例示する。送信回路１１の試験信号（ＴＸ出力）の変化に対して、受信回路２１の入力ポート２１Ｂ、２１Ｃの入力信号は、同一の時間変化となり、差動信号間に差異がない。このため、差動入力信号の振幅は、LOS-detector ２５による判定の閾値に達しない。このた
め、LOS-detector ２５は、ＨＩ（高電位）のままとなる。
【００４９】
以上述べたように、実施例１の試験回路によれば、LOS-detector ２５は、交流結合を
通過した差動信号の振幅が所定の基準値を超えたか否かに応じて、ＬＯまたはＨＩの信号を出力する。したがって、送信回路１１の試験信号が、交流結合のコンデンサの時定数に対して、変化が遅い信号である場合、交流結合を通過して受信回路２１の入力ポート２１Ｂ、２１Ｃに到達する差動信号の波形は、ピークから急速に低下する形状となる。したがって、LOS-detector ２５が入力ポート２１Ｂ、２１Ｃに到達する差動信号の振幅が所定
の基準値を超えたか否かを判定することにより、判定結果は、差動信号のピークから所定の時間後に、反転することになる。その結果、送信回路１１の試験信号の送出から遅れ時間ΔＴ後に、LOS-detector ２５の出力は、反転する。そこで、LOS-detector ２５の立ち上がりエッジ（または立ち下がりエッジ）で、出力が反転するサンプリング回路２６を用意することにより、受信回路２に既存のLOS-detector ２５の出力を用いて、送信回路１
１の試験信号を再生することが可能となる。したがって、従来のように、プリント基板４０のバウンダリスキャン試験時に専用で用いるテストレシーバ３１２を用いることなく、交流結合された差動の伝送路４１で、バウンダリスキャン試験を実行できる。
【００５０】
実施例１の構成では、従来のように、伝送路４１にテストレシーバ３１２を接続しないので、特に、高速シリアルインターフェースのように、受信回路２１の入力インピーダンスの変動の余地が少ない回路において有効である。すなわち、実施例１の構成では、伝送路４１に、テストレシーバ３１２のようなバウンダリスキャン試験用の構成を追加しないので、受信回路２１の入力インピーダンスの変化、入力容量の変化等が抑制される。
【００５１】
さらに、テストレシーバはバウンダリ試験用に設けるアナログ回路でありデジタル系の試験回路と比べて実装コストと開発コストが大きい。すなわち、実施例１の構成は、コスト低減を実現する。
【実施例２】
【００５２】
図１３Ａ、図１３Ｂを参照して実施例２に係る試験回路を説明する。上記の実施例１では、試験制御回路３０からのテストモード信号により、LOS-detector ２５を動作可能と
して、交流結合を通過した試験信号から送信回路１１からの試験信号を再生した。実施例２では、テストモード信号の他、バウンダリスキャン試験のための種々の設定を可能にする試験回路を例示する。
【００５３】
図１３Ａに、従来の試験回路の試験条件の設定に係る構成を例示する。従来の試験回路では、ＬＳＩコアロジック３２２が、LOS-detector ３２５に対するイネーブル信号、お
よび各種設定信号、例えば、振幅検出電圧の閾値等を設定する。
【００５４】
図１３Ｂに、実施例２に係る試験回路の設定に係る制御回路１２４の構成を例示する。図１３Ｂの制御回路１２４は、バウンダリスキャン試験時にＨＩ（高電位）となるテストモード信号の他に、ＬＳＩコアロジック２２からのLOS-detector  ２５の設定信号を入力とし、バウンダリスキャン試験時のLOS-detector  ２５の活性化と設定とを行う。通常動作時LOS-detector  ２５の振幅検出電圧の閾値等の設定をＬＳＩコアロジックから設定信号としてLOS-detector  ２５に与える場合、ＬＳＩコアが活性化していないバウンダリスキャン試験の設定が行えない。そこで、制御回路１２４は、バウンダリスキャン試験の設定値をテスト用設定レジスタ３１に保持している。そして、セレクタ３３、３４等は、テストモード信号により、ＬＳＩコアロジック２２からの設定値を使用するか、テスト用設定レジスタ３１の設定値を使用するかを切り替える。なお、図１３Ｂで、ＯＲゲート２１の作用は、実施例１の図６ＢのＯＲゲート２４Ａと同様であるので、その説明を省略する。
【００５５】
図１３Ｂのような構成により、ＬＳＩコアロジック２２とは独立して、制御回路１２４が試験時用の設定値を与えることを可能にする。実施例２に係る制御回路１２４を実施例１の受信回路２１に設けることで、試験装置５０、あるいは、試験制御回路３０は、バウンダリスキャン試験の設定値、例えば、LOS-detector  ２５の振幅検出電圧の閾値等をＬＳＩコアロジック２２とは独立して、受信回路２１に設定することができる。
【００５６】
＜変形例＞
上記実施形態１、２においては、送信回路１１と受信回路２１とは、交流結合された、差動信号を伝送する伝送路４１により接続されていた。しかし、例えば、LOS-detector  ２５が、差動信号の伝送路４１以外の伝送路の信号振幅を検出する場合にも、実施例１と同様の構成のよって、バウダンリスキャン試験の実施が可能である。すなわち、上記受信回路２１によるバウンダリスキャン試験時の試験信号の再生は、差動信号の伝送路に限定される、通常の交流結合の伝送路に適用可能である。つまり、受信回路２１にサンプリング回路２６を設けることによって、受信回路２１は、バウンダリスキャン試験の試験信号等を交流結合された伝送路から受信し、送信された試験信号を再生可能である。サンプリング回路２６は、LOS-detector  ２５が受信した信号振幅に応じて出力する矩形波の立ち上がりエッジまたは立ち下がりエッジよって、送信回路１１からの試験信号を再生すればよい。
【００５７】
上記実施例１、２において、LOS-detector  ２５は、差動信号の振幅が基準値以上の場合に、ＬＯ（低電位）を出力した。しかし、実施例１、２において、論理値が、実施例１
、２の場合に限定される訳ではない。例えば、LOS-detector  ２５の検出結果の出力は、ＬＯ（低電位）とＨＩ（高電位）が、実施例１、２の場合と逆でもよい。
【符号の説明】
【００５８】
１、２    集積回路
４  レシーバ
１１  送信回路
２１  受信回路
１２、２２  ＬＳＩコアロジック
１３、２３  入出力回路
２４、１２４  制御回路
２５  LOS-detector
２６  サンプリング回路
２７  ＣＡＰ回路
４１  伝送路
４２  コネクタ
５０  試験回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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