(57)【要約】【課題】高精度で面積の小さなラダー回路およびそれを用いたレギュレータを提供することにある。【解決手段】抵抗変化型不揮発性素子を直列接続してなるラダー回路を有し、比較回路の出力電圧を、ラダー回路で抵抗分割し、入力にフィードバックする回路を有し、入力をフィードバックする回路が、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗変化型不揮発性素子を直列接続してなることを特徴とするラダー回路。
【請求項２】
比較回路の出力電圧を、請求項１に記載のラダー回路で抵抗分割し、入力にフィードバックする回路を有することを特徴とするレギュレータ回路。
【請求項３】
入力にフィードバックする回路が、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力することを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
抵抗可変型不揮発性素子の抵抗値を変えることによって、ラダー回路の抵抗値を変える回路を有することを特徴とする請求項２または３に記載のレギュレータ回路。
【請求項５】
抵抗値を変える回路が、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設けてなり、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変えることを特徴とする請求項４に記載のレギュレータ回路。
【請求項６】
比較回路の出力電圧を、抵抗変化型不揮発性素子を直列接続してなるラダー回路で抵抗分割し、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力し、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設け、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変えることを特徴とするレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラダー回路およびそれを用いたレギュレータに関する。
【背景技術】
【０００２】
近年、微細化に限界が見えてきたフラッシュメモリ、或いはＤＲＡＭに変わり、次世代不揮発性メモリとして、素子の抵抗変化を利用してデータを記憶する、抵抗変化型メモリが注目されている。この抵抗変化型素子としては、MRAM、ReRAM等が挙げられる。このような抵抗変化型メモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと適合性が良く、微細化に向いていること、低電圧で動作することにより、将来性を有望視されている。メモリ素子構成及びアレイ構成は、特許文献１、或いは非特許文献２に開示されている。
【０００３】
図４は、抵抗変化型の素子として代表的な、磁気トンネル接合素子（ＭＴＪ：Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）の一例の構成と動作を示す。磁気の方向が一定のピン層、トンネルバリア膜、磁気の方向が変化するフリー層よりなり、“０”書き込み時（図４（ａ））は、フリー層からピン層へ電流を流すと、フリー層の磁化方向がピン層と同一となり、低抵抗となる。“１”書き込み（図４（ｂ））は、逆に、ピン層からフリー層へ電流を流すと、フリー層の磁化方向がピン層と反対になり、高抵抗となる。ピン層に接続しているトランジスタは、選択用のスイッチとなる。（図４（ｃ））は、このメモリ素子の等価回路を示す。図で、フリー層がビット線（ＢＬ）に接続し、ピン層がスイッチ用のトランジスタＴ１の一方の端子に接続している。トランジスタＴ１の他方の端子は、ソース線ＳＬに接続し、ゲートは書き込み線ＷＬに接続している。
【０００４】
図５は、この１トランジスタ１抵抗（１Ｔ１Ｒ）構成のメモリ素子の例を断面で示す説明図である。図では、フリー層の接続しているビット線ＢＬは第二メタル層２Ｍに接続されている。ピン層はコンタクトホールＣＳに形成された導体を介して、トランジスタのソース、ドレインを形成する基板上の拡散層（半導体で形成されている）に接続されている。トランジスタを形成する他の拡散層は、コンタクトホールＣＳから第一メタル層１Ｍ、ヴィアホールＶ１を経由し、ソース線ＳＬの第二メタル層２Ｍに接続している。トランジスタのゲートは、通常はポリシリコンで形成され、書き込み線ＷＬに接続されている。
【０００５】
特性及びアレイ構成は、非特許文献１、非特許文献２に開示されている。本文献はＭＲＡＭに関するもので、１トランジスタ、１抵抗素子のシンプルなメモリ構成である。１．２Ｖの低電圧で書き込み、読み出しが可能であり、書き込み電流４９μＡ、読み出し電流１０μＡ（“１”高抵抗状態）、１５μＡ（“０”低抵抗状態）の低消費電力化が実現できている（非特許文献２、ページ３６〜３８、図１、３、５、８等）。また、非特許文献２の図１によれば、書き込み電圧は、実力的には±０．６Ｖ程度で達成出来ている。さらに非特許文献１では、読み出し電圧として１００〜２００ｍＶ、スイッチトランジスタの抵抗を５ＫΩとしている。
【０００６】
表１に、このメモリ素子の特性をまとめた。読み出し電圧ＢＬは、（１００＋２００）ｍＶ／２＝０．１５Ｖとした。読み出しでの抵抗に印加される電圧は、セルに印加される電圧（ＢＬ−ＳＬ）と、スイッチトランジスタの抵抗と、抵抗の電流から算出した（０．１５Ｖ−５ＫΩ×１０μＡ（１５μＡ）＝０．１Ｖ（０．０７５Ｖ））。このMRAMは、容易な方法で、抵抗値を変更できる特徴がある。
【０００７】
【表１】
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一方、広範囲の半導体回路に利用されているレギュレータは、メモリ素子や、マイクロコンピュータ等の高速化、高密度化にあわせ、高密度化を求められている。図６に、このような従来の出力可変型のレギュレータの例を示す。
【０００８】
比較回路１００の入力側は、非反転入力端子に基準電圧ＶＲＥＦが、反転入力端子に出力電圧のフィードバック電圧が入力されている。出力電圧Ｖｏｕｔ側には、抵抗Ｒ１が直列接続されたラダー回路で出力電圧Ｖｏｕｔを分割し、分割された電圧を反転入力にフィードバックしている。反転入力端子と、ラダー回路の各抵抗間とは、それぞれ選択トランジスタを経由して接続されており、選択トランジスタを導通することにより、フィードバック電圧を反転入力する。
【０００９】
すなわち、出力Ｖｏｕｔを固定抵抗Ｒ１よりなるラダー回路によって、抵抗分割し、適当な箇所から、選択信号ＳＩＧｋ（ｋ＝０〜ｎ）が入力される選択トランジスタによるスイッチＳＷｋで出力を選択し、比較回路１００に入力する。比較回路１００には、比較電圧として基準電圧ＶＲＥＦが入力され、反転入力端子にフィードバックされた入力電圧ＶＩＮがＶＲＥＦと一致する電圧に設定される。これは、比較回路の増幅度を、入力に比し極大とすることにより成される。
【００１０】
本回路では、スイッチＳＷｋの選択トランジスタの位置を変更することにより、抵抗分割で決められた分割比に従って、Ｖｏｕｔを変更可能である。また、高精度に出力電圧を設定するために、微調整用のトリミングに使用する場合にも良く用いられる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１８７６３１号公報
【非特許文献】
【００１２】
【非特許文献１】非特許文献  電子情報通信学会  信学技報ＩＥＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＩＣＤ２００７−２  ｐ７〜ｐ１２
【非特許文献２】非特許文献  電子情報通信学会  信学技報ＩＥＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＩＣＤ２０１０−７  ｐ３５〜ｐ４０
【非特許文献３】非特許文献  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図６のレギュレータの構成は、抵抗分割比で出力電圧を設定できることから、設定が容易である。しかし、ばらつきの精度を考慮して、通常抵抗素子はポリシリコン等で構成するため、高精度で設定を行なう場合には、抵抗面積は非常に大きくなる欠点がある。
【００１４】
図で、ＶｏｕｔとＶＩＮとの間の抵抗をｒ１、ＶＩＮと接地（ＧＮＤ）間の抵抗をｒ２とすれば、分圧比から、
ＶＩＮ＝Ｖｏｕｔ×ｒ２／（ｒ１＋ｒ２）・・・（１）
出力Ｖｏｕｔと入力とは、増幅度Ａとして、
Ｖｏｕｔ＝Ａ×（ＶＲＥＦ−ＶＩＮ）・・・（２）
演算増幅器１００の増幅度は、極大であることから、
ＶＩＮ＝ＶＲＥＦ
よって、
Ｖｏｕｔ＝ＶＲＥＦ×（１＋ｒ１／ｒ２）・・・（３）
となる。
【００１５】
例えば、電源電圧ＶＰ＝７Ｖ、ＶＲＥＦ＝２．０Ｖ、出力電圧Ｖｏｕｔを５．０Ｖに設定する場合には、抵抗値１０ＫΩの抵抗Ｒ１を５０個用いて、３：２の比、すなわち３０個：２０個の出力のところのスイッチを選択する。このとき式（１）より、Ｖｏｕｔ＝５．０Ｖのときに、分圧されてＶＩＮ＝２．０Ｖとなり、Ｖｏｕｔが設定される。出力電圧の調整は、５．０Ｖの設定に対しては、０．１Ｖで行なわれる(５．０Ｖ／５０個)。出力電圧の計算は、例えば、抵抗出力を１段上にずらすと、抵抗は２９：２１となるので、基準電圧ＶＲＥＦ２．０Ｖに合わせて、ＶＩＮ＝２．０ＶとなるＶｏｕｔは、式（３）より、
Ｖｏｕｔ＝ＶＲＥＦ（２．０Ｖ）×（１＋２９／２１）＝４．７６Ｖ
となる。
【００１６】
レギュレータを微調整用のトリミングに使用する場合、このような精度で行う。しかしながら、抵抗素子を５０個必要とするため、且つ上記のように、一般にポリシリコン等で構成するため、面積が大きくなる。
【００１７】
本発明は、高精度で面積の小さなラダー回路およびそれを用いたレギュレータを提供することを課題とする。
【課題を解決するための手段】
【００１８】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
抵抗変化型不揮発性素子を直列接続してなることを特徴とするラダー回路としたものである。
【００１９】
本発明の請求項２の発明は、
比較回路の出力電圧を、請求項１に記載のラダー回路で抵抗分割し、入力にフィードバックする回路を有することを特徴とするレギュレータ回路としたものである。
【００２０】
本発明の請求項３の発明は、
入力をフィードバックする回路が、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力することを特徴とする請求項２に記載のレギュレータ回路としたものである。
【００２１】
本発明の請求項４の発明は、
抵抗可変型不揮発性素子の抵抗値を変えることによって、ラダー回路の抵抗値を変える回路を有することを特徴とする請求項２または３に記載のレギュレータ回路としたものである。
【００２２】
本発明の請求項５の発明は、
抵抗値を変える回路が、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設けてなり、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変えることを特徴とする請求項４に記載のレギュレータ回路としたものである。
【００２３】
本発明の請求項６の発明は、
比較回路の出力電圧を、抵抗変化型不揮発性素子を直列接続してなるラダー回路で抵抗分割し、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力し、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設け、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変えることを特徴とするレギュレータ回路としたものである。
【発明の効果】
【００２４】
本発明のラダー回路およびレギュレータは以上のような構成であって、抵抗可変型の不揮発性抵抗素子を用いることで、高精度で、容易に設定可能で、且つ面積の小さなラダー回路およびそれを用いたレギュレータを提供できる。
【図面の簡単な説明】
【００２５】
【図１】本発明のレギュレータの第１の実施の形態例を示す説明図である。
【図２】本発明のレギュレータの第２の実施の形態例を示す説明図である。
【図３】本発明のレギュレータの実施の形態例のレイアウトの一部分を示す説明図である。
【図４】抵抗変化型の素子の磁気トンネル接合素子の例の構成と動作を示す説明図である。
【図５】抵抗変化型の素子を用いたメモリ素子の例を断面で示す説明図である。
【図６】従来の出力可変型のレギュレータの例を示す説明図である。
【発明を実施するための形態】
【００２６】
以下本発明を実施するための形態につき説明する。
【００２７】
本発明のラダー回路は、抵抗変化型不揮発性素子を直列接続している。そして、本発明のレギュレータは、このラダー回路を用いて構成されている。すなわち、レギュレータを構成する比較回路の出力電圧を、このラダー回路で抵抗分割し、入力にフィードバックする回路を有する。
【００２８】
図１に、本発明のレギュレータの第１の実施の形態例を示す。本形態例では、入力をフィードバックする回路が、比較回路１００の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子Ｒ２間とを、選択トランジスタによるスイッチSWnを経由して接続して構成されている。そして、スイッチSWnを導通することにより、フィードバック電圧を入力電圧Ｖｉｎとして比較回路１００に入力する。
【００２９】
このように、従来のレギュレータ回路に、本例のラダー回路を用いてもよいが、次のように、抵抗可変型不揮発性素子の抵抗を変えることによって、ラダー回路の抵抗値を変える回路を有するレギュレータの構成としてもよい。
【００３０】
図２に、本発明のレギュレータの第２の実施の形態例を示す。本形態例では、抵抗値を変える回路が、抵抗可変型不揮発性素子Ｒ２を直列に接続したラダー回路の各素子間に、トランスファゲートによるスイッチＳＷｎを設けた構成である。この構成で、トランスファゲートによるスイッチＳＷｎを介して素子Ｒ２間にバイアスを印加し、抵抗値を変える。
【００３１】
この図２の例では、抵抗分割比は、ラダー回路の抵抗値を変えることによって実施される。図２では、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設けた構成である。このため、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変え、抵抗分割比を変えることで、出力電圧を変え、設定できる。
【００３２】
以上に述べたいずれの場合でも抵抗変化不揮発性素子でラダー回路を構成しているので、高精度で、容易に出力電圧を設定可能で、且つ面積の小さなレギュレータとすることが出来る。
【００３３】
以下、具体的に実施の形態例について述べる。
【００３４】
図２で、Ｒ２は図４のような抵抗可変型不揮発性抵抗素子を示し、表１に例示する特性をもつものとする。トランスファゲートによるスイッチＳＷｋ、選択信号ＳＩＧｋ、比較回路１００は図６と同様である。抵抗１０を書き換える場合は、選択信号ＳＩＧ０，ＳＩＧ１を選択して、ＶＢＬ＝１．２Ｖ、ＶＳＬ＝０Ｖとすると、抵抗１０には順方向に電流が流れ、低抵抗（５ＫΩ）に変化する。本回路で、出力電圧Ｖｏｕｔを５Ｖに設定する方法を例示する。このために、高抵抗が１０ＫΩの本抵抗可変型不揮発性抵抗素子、抵抗Ｒ２を５０個用いて、３：２の比、すなわち３０個：２０個の出力のところのノードを入力として選択する。
【００３５】
高抵抗は１０ＫΩであるので、抵抗比は、２９５ＫΩ；２００ＫΩとなり、ＶＩＮには、２．０２Ｖ（＝（５．０Ｖ）×（２００ＫΩ／（２９５ＫΩ＋２００ＫΩ））が出力され、誤差２０ｍＶの高精度でＶＩＮの調整が可能である。このとき、Ｖｏｕｔには、
Ｖｏｕｔ＝ＶＲＥＦ（２．０Ｖ）×（１＋２９５ＫΩ／２００ＫΩ）＝４．９５Ｖ
と、設定出力５．０Ｖに対して、出力を誤差５０ｍＶの高精度で、調整が可能となる。
同様に、抵抗２０を低抵抗にする場合は、選択信号ＳＩＧｎ−２、ＳＩＧｎ−１を選択して、ＶＢＬ＝１．２Ｖ、ＶＳＬ＝０Ｖとすると抵抗２０が低抵抗となる。
【００３６】
ＶＩＮは、抵抗比が３００ＫΩ：１９５ＫΩとなるので、１．９７Ｖとなり、同じく、高精度で調整可能である。
【００３７】
抵抗数を半分に減らして、２５個にした場合、同じく抵抗１０を低抵抗にすると、
ＶＩＮは、抵抗比が１４５ＫΩ：１００ＫΩとなり、２．０４Ｖとなるが、それでも４０ｍＶの調整が可能で、従来例の２倍の高精度が可能である。
このとき
Ｖｏｕｔ＝ＶＲＥＦ（２．０Ｖ）×（１＋１４５ＫΩ／１００ＫΩ）＝４．９Ｖとなり、それでも、図６の従来例よりも２倍以上高精度に設定できる。
【００３８】
このように、高精度で小さな面積で、出力電圧可変のレギュレータの構成が可能である。一度、変更した抵抗値を戻したい場合には、例えば、選択信号ＳＩＧ０，ＳＩＧ１を選択し、ＶＢＬ＝０Ｖ，ＶＳＬ＝１．２Ｖを印加すれば、抵抗１０には、逆方向に電流が流れて、高抵抗に変化する。このように、高精度で、且つ自由に抵抗値を変化することが可能である。
【００３９】
図３に、本発明の実施の形態例のレイアウトの一部分を示す。図では、４段のラダー抵抗を例示している。抵抗素子Ｒ２は、縦積みとなっており、選択トランジスタまたはトランスファゲートＳＷｋの上で構成できる。従来のラダー回路であれば、この抵抗素子を、配線としても利用され本来比抵抗が小さいほうが望まれる、ポリシリコンのパターンを配置して作製する。したがってこのパターンは、例えば選択トランジスタまたはトランスフ
ァゲートに対し面積が非常に大きなパターンとなる。これに比べ、本発明では、非常に面積の小さなラダー回路及びそれを用いたレギュレータを構成できる。
【００４０】
なお、第１の実施の形態例のラダー回路に、第２の実施の形態例の抵抗値を変える回路を合成したレギュレータとしてもよい。このようなレギュレータは、色々な出力の設定電圧に対して、高精度で小さな面積で、出力電圧可変のレギュレータの構成が可能である。ただ、この場合選択トランジスタとトランスファゲートとを必要とするので、以上の形態例ほどは面積が小さくならないが、二つのトランジスタ素子を合わせても従来のポリシリコンで形成した抵抗のパターンよりは小さくなる。
【００４１】
すなわちこのようなレギュレータの実施の形態は、比較回路の出力電圧を、抵抗変化型不揮発性素子を直列接続してなるラダー回路で抵抗分割し、比較回路の反転入力端子と、ラダー回路の各抵抗変化型不揮発性素子間とを、選択トランジスタを経由して接続されてなり、選択トランジスタを導通することにより、フィードバック電圧を入力する。さらに、抵抗可変型不揮発性素子を直列に接続したラダー回路の各素子間に、トランスファゲートを設け、トランスファゲートを介して素子間にバイアスを印加し、抵抗値を変える構成のものである。
【００４２】
なお本発明のレギュレータでは、選択トランジスタやトランスファゲートをラダー回路の全ての素子間に接続することを、必ずしも意味するものではない。例えば出力電圧を微調整することを目的として、設定する電圧値に設計上相当する素子間と、微調整に必要な電圧を変える素子間のみに接続してもよい。この場合、選択トランジスタは設定電圧に対応して多く設け、トランスファゲートを微調整に必要な分のみ設けることもできる。これによれば、設定電圧が種々の値の、微調整ができ、面積の小さいレギュレータを得られる。
【符号の説明】
【００４３】
１０・・・抵抗
２０・・・抵抗
１００・・・比較回路
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図３】
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