(57)【要約】【課題】ＣＯＤＥＣの消費電力を低減する。【解決手段】Ａ／Ｄ変換器１と、Ｄ／Ａ変換器２との同期関係を検出する非同期動作検出回路１７０と、によってコーデックを構成する。そして、非同期動作検出回路１７０によってＡ／Ｄ変換器１のクロック信号φ1、φ2とＤ／Ａ変換器のクロック信号φ1、φ2とが同期していないことが検出された場合、ジッタ生成部１４１及びジッタ選択部１４２は、コンテニアス部１３０ａに対してクロック信号φ1を供給し、サンプル・ホールド部１３０ｂにはクロック信号φ2’を供給し、ジッタ生成部１４１及びジッタ選択部１６２は、コンテニアス部１５０ａにクロック信号φ2を供給し、サンプル・ホールド部１５０ｂにクロック信号φ１’を供給する。【選択図】図１４
2013207695.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号が入力される第１コンテニアス部、当該第１コンテニアス部によって入力されたアナログ信号に基づく入力信号をサンプリングし、サンプリングされた前記入力信号を保持、転送する第１サンプル・ホールド部、当該第１サンプル・ホールド部によって転送された信号を、デジタル信号として出力する第１デジタル部を含む第１サンプリング回路と、前記第１コンテニアス部及び前記第１サンプル・ホールド部に第１クロック信号を供給する第１クロック信号供給部と、を備えるＡ／Ｄ変換器と、
デジタル信号を入力する第２デジタル部、当該第２デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記入力信号を保持、転送する第２サンプル・ホールド部、当該第２サンプル・ホールド部によって転送された信号を、アナログ信号として出力する第２コンテニアス部を含む第２サンプリング回路と、前記第２コンテニアス部及び前記第２サンプル・ホールド部に第２クロック信号を供給する第２クロック信号供給部と、を備えるＤ／Ａ変換器と、
前記第１クロック信号と前記第クロック信号とが同期しているか否かを示す同期関係を検出する非同期動作検出回路と、を有し、
前記非同期動作検出回路によって前記第１クロック信号と前記第２クロック信号とが同期していないことが検出された場合、
前記第１クロック信号供給部は、前記第１コンテニアス部に対しては前記第１クロック信号にジッタを加えることなく供給し、前記第１サンプル・ホールド部に対しては前記第１クロック信号にジッタを加えて供給し、
前記第２クロック信号供給部は、前記第２コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、前記第２サンプル・ホールド部に対しては、前記第２クロック信号にジッタを加えて供給することを特徴とするＣＯＤＥＣ。
【請求項２】
前記第１クロック信号及び前記第２クロック信号が同期している場合、
前記第１クロック信号供給部は、前記第１コンテニアス部に対しては、前記第１クロック信号にジッタを加えることなく供給し、前記第１サンプル・ホールド部に対しては、前記第１クロック信号にジッタを加えることなく供給し、
前記第２クロック信号供給部は、前記第２コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、前記第２サンプル・ホールド部に対しては、前記第２クロック信号にジッタを加えることなく供給することを特徴とする請求項１に記載のＣＯＤＥＣ。
【請求項３】
前記第１クロック信号供給部は前記第１クロック信号に付加されるジッタを生成する第１ジッタ生成回路を含み、前記第２クロック信号供給部は前記第２クロック信号に付加されるジッタを生成する第２ジッタ生成回路を含み、
前記非同期動作検出回路は、
前記第１クロック信号と前記第２クロック信号とが同期している場合、前記第１ジッタ生成回路及び前記第２ジッタ生成部に対してジッタの発生を指示することがなく、前記第１クロック信号と前記第２クロック信号が非同期である場合、前記ジッタ生成回路に対してジッタの発生を指示することを特徴とする請求項２に記載のＣＯＤＥＣ。
【請求項４】
前記非同期動作検出回路は、
前記第１クロック信号をカウントする第１カウンタと、
前記第２クロック信号をカウントする第２カウンタと、
前記第１カウンタから出力される信号を取り込むラッチ回路と、
前記第２カウンタから出力される信号に基づいて、前記第１カウンタによってカウントされているカウント値をリセットするためのパルス信号と、前記ラッチ回路を動作させるためのパルス信号と、を発生するパルス発生回路と、
前記ラッチ回路から出力された信号に基づいて、前記第１クロック信号と前記第２クロック信号との同期関係を判定する判定器と、
を含むことを特徴とする請求項１から３のいずれか１項に記載のＣＯＤＥＣ。
【請求項５】
前記第１サンプル・ホールド部は、
前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記デジタル部に転送するスイッチング素子と、を含み、
前記スイッチング素子は、ジッタが加えられたクロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１から３のいずれかに１項に記載のＣＯＤＥＣ。
【請求項６】
前記第１クロック信号供給部は、
クロック信号を、ジッタを加えることなく、またはジッタを加えて前記第１デジタル部に供給することを特徴とする請求項１から３のいずれか１項に記載のＣＯＤＥＣ。
【請求項７】
前記第２サンプル・ホールド部は、
前記入力信号によって生じる電荷を蓄積する容量素子と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子と、を含み、
前記スイッチング素子は、ジッタが加えられたクロック信号にしたがってオン、オフ動作をすることを特徴とする請求項１から３のいずれかに１項に記載のＣＯＤＥＣ。
【請求項８】
前記第２クロック信号供給部は、
クロック信号を、ジッタを加えることなく、またはジッタを加えて前記第１デジタル部に供給することを特徴とする請求項１から３のいずれか１項に記載のＣＯＤＥＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器とＤ／Ａ変換器とが混載されたＣＯＤＥＣ（コーデック）に関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっていて、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されようになっている。電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。
【０００３】
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子備品を小型化することに不利になる。
【０００４】
ところで、電子機器に搭載される電子部品に、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器がある。Ｄ／Ａ変換器、Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
Ｄ／Ａ変換器、Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。特許文献１に記載された発明では、Ｄ／Ａ変換器、あるいはＡ／Ｄ変換器の入力信号の同期信号（制御用クロック信号）にジッタを付加している。このような特許文献１記載の発明によれば、出力信号を出力するための同期信号（変換用クロック信号）と制御用クロック信号とに起因するビートノイズの輻射を拡散させることが可能になる。
【０００５】
このような従来技術は、Ａ／Ｄ変換器、Ｄ／Ａ変換器が発生する輻射ノイズを低減させ、ノイズの他の機器に対する影響を低減するという発想に基づいてなされたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−６５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術のように、Ｄ／Ａ変換器、Ａ／Ｄ変換器が各々発生する輻射ノイズを低減しても、発生したノイズが他方に与える影響を十分に低減することはできない。
また、従来技術はデジタル部にのみジッタを加えるため、アナログ部の突入電流起因の周期ノイズを拡散することはできない。このため、従来技術の拡散効果は限定的なものになる。
【０００８】
また、従来技術を用いて、個々の電子部品が発生する輻射ノイズが、直接、あるいは間接的にＤ／Ａ変換器、Ａ／Ｄ変換器に与える影響を低減するためには、電子機器内に搭載される複数の他の部品にジッタを入力する回路を設けなければならない。このような構成では、ジッタを入力する回路を多数設ける必要が生じ、電子機器の小型化が妨げられることが考えられる。
【０００９】
さらに、Ａ／Ｄ変換器とＤ／Ａ変換器とを近接して設ける回路としては、ＣＯＤＥＣと呼ばれるものがある。ＣＯＤＥＣでは、Ａ／Ｄ変換器の動作クロックとＤ／Ａ変換器の動作クロックが同期していない（非同期である）場合、特に輻射ノイズの発生が顕著になって互いに与える影響が大きくなることが知られている。また、輻射ノイズの発生を抑えるため、上記したように同期信号にジッタを発生させると、ＣＯＤＥＣの消費電力を高めることになる。
【００１０】
本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避し、しかも消費電流の増加を抑えながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＣＯＤＥＣを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の一態様のＣＯＤＥＣは、アナログ信号が入力される第１コンテニアス部（例えば図１４に示したコンテニアス部１３０ａ）、当該第１コンテニアス部によって入力されたアナログ信号に基づく入力信号をサンプリングし、サンプリングされた前記入力信号を保持、転送する第１サンプル・ホールド部（例えば図１４に示したサンプル・ホールド部１３０ｂ）、当該第１サンプル・ホールド部によって転送された信号を、デジタル信号として出力する第１デジタル部（例えば図１４に示したデジタル部１３０ｃ）を含む第１サンプリング回路（例えば図１４に示したサンプリング回路１４０）と、前記第１コンテニアス部及び前記第１サンプル・ホールド部に第１クロック信号を供給する第１クロック信号供給部（例えば図１４に示したジッタ生成部１４１及びジッタ選択部１４２）と、を備えるＡ／Ｄ変換器（例えば図１４に示したＡ／Ｄ変換器１）と、デジタル信号を入力する第２デジタル部（例えば図１４に示したデジタル部１５０ｃ）、当該第２デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記入力信号を保持、転送する第２サンプル・ホールド部（例えば図１４に示したサンプル・ホールド部１５０ｂ）、当該第２サンプル・ホールド部によって転送された信号を、アナログ信号として出力する第２コンテニアス部（例えば図１４に示したコンテニアス部１５０ａ）を含む第２サンプリング回路（例えば図１４に示したサンプリング回路１６０）と、前記第２コンテニアス部及び前記第２サンプル・ホールド部に第２クロック信号を供給する第２クロック信号供給部（例えば図１４に示したジッタ生成部１４１及びジッタ選択部１６２）と、を備えるＤ／Ａ変換器（例えば図１４に示したＤ／Ａ変換器２）と、前記第１クロック信号と前記第クロック信号とが同期しているか否かを示す同期関係を検出する非同期動作検出回路（例えば図１４に示した非同期動作検出回路１７０）と、を有し、前記非同期動作検出回路によって前記第１クロック信号と前記第２クロック信号とが同期していないことが検出された場合、前記第１クロック信号供給部は、前記第１コンテニアス部に対しては前記第１クロック信号にジッタを加えることなく供給し、前記第１サンプル・ホールド部に対しては前記第１クロック信号にジッタを加えて供給し、前記第２クロック信号供給部は、前記第２コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、前記第２サンプル・ホールド部に対しては、前記第２クロック信号にジッタを加えて供給することを特徴とする。
【００１２】
また、上記発明において、本発明の一態様のコーデックは、前記第１クロック信号及び前記第２クロック信号が同期している場合、前記第１クロック信号供給部は、前記第１コンテニアス部に対しては、前記第１クロック信号にジッタを加えることなく供給し、前記第１サンプル・ホールド部に対しては、前記第１クロック信号にジッタを加えることなく供給し、前記第２クロック信号供給部は、前記第２コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、前記第２サンプル・ホールド部に対しては、前記第２クロック信号にジッタを加えることなく供給することが望ましい。
【００１３】
また、上記発明において、本発明の一態様のコーデックは、前記第１クロック信号供給部は前記第１クロック信号に付加されるジッタを生成する第１ジッタ生成回路（例えば図１４に示したジッタ生成部１４１）を含み、前記第２クロック信号供給部は前記第２クロック信号に付加されるジッタを生成する第２ジッタ生成回路（例えば図１４に示したジッタ生成部１４１）を含み、前記非同期動作検出回路は、前記第１クロック信号と前記第２クロック信号とが同期している場合、前記第１ジッタ生成回路及び前記第２ジッタ生成部に対してジッタの発生を指示することがなく、前記第１クロック信号と前記第２クロック信号が非同期である場合、前記ジッタ生成回路に対してジッタの発生を指示することが望ましい。
【００１４】
また、上記発明において、本発明の一態様のコーデックは、前記非同期動作検出回路が、前記第１クロック信号をカウントする第１カウンタ（例えば図１５に示したカウンタ１７２）と、前記第２クロック信号をカウントする第２カウンタ（例えば図１５に示したカウンタ１７３）と、前記第１カウンタから出力される信号を取り込むラッチ回路（例えば図１５に示したラッチ回路１７４）と、前記第２カウンタから出力される信号に基づいて、前記第１カウンタによってカウントされているカウント値をリセットするためのパルス信号と、前記ラッチ回路を動作させるためのパルス信号と、を発生するパルス発生回路（例えば図１５に示したパルス発生回路１７５）と、前記ラッチ回路から出力された信号に基づいて、前記第１クロック信号と前記第２クロック信号との同期関係を判定する判定器（例えば図１５に示した判定器１７１）と、を含むことが望ましい。
【００１５】
また、上記発明において、本発明の一態様のコーデックは、前記第１サンプル・ホールド部が、前記入力信号によって生じる電荷を蓄積する容量素子（例えば図１０に示したキャパシタ１３２）と、当該容量素子に蓄積された電荷を、前記デジタル部に転送するスイッチング素子（例えば図１０に示したスイッチ１３３）と、を含み、前記スイッチング素子は、ジッタが加えられたクロック信号（例えば図１０に示したクロック信号φ2’）にしたがってオン、オフ動作をすることが望ましい。
【００１６】
また、上記発明において、本発明の一態様のコーデックは、前記第１クロック信号供給部が、クロック信号を、ジッタを加えることなく、またはジッタを加えて前記第１デジタル部に供給することが望ましい。
また、上記発明において、本発明の一態様のコーデックは、前記第２サンプル・ホールド部が、入力信号によって生じる電荷を蓄積する容量素子（例えば図１２に示したキャパシタ１５２）と、当該容量素子に蓄積された電荷を、前記コンテニアス部に転送するスイッチング素子（例えばスイッチ１５１、１５３）と、を含み、前記スイッチング素子は、ジッタが加えられたクロック信号（例えば図１２に示したクロック信号φ1’）にしたがってオン、オフ動作をすることが望ましい。
【００１７】
また、上記発明において、本発明の一態様のコーデックは、前記第２クロック信号供給部が、クロック信号を、ジッタを加えることなく、またはジッタを加えて前記第１デジタル部に供給することが望ましい。
【発明の効果】
【００１８】
以上の本発明によれば、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＣＯＤＥＣを提供することができる。そして、このような効果を、ジッタが加えられていない第１クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第２クロック信号に基づいてサンプル・ホールド部を動作させることによって得られるので、電子部品の小型化が妨げられることがない。また、プロセス技術を高度化する必要もない。
【００１９】
また、本発明によれば、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
さらに、本発明によれば、ＣＯＤＥＣに搭載されるＡ／Ｄ変換器とＤ／Ａ変換器とが非同期で動作する場合にだけクロック信号にジッタを付加しているため、ＣＯＤＥＣの消費電力を低減することもできる。
【００２０】
以上のことにより、本発明は、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避し、しかも消費電流の増加を抑えながら、電子機器に搭載される電子部品が受けるノイズの影響を低減することができるＣＯＤＥＣを提供することができる。
【図面の簡単な説明】
【００２１】
【図１】Ｄ／Ａ変換器におけるサンプリング回路を説明するための図である。
【図２】図１に示したサンプリング回路の、参照信号Ｖrefに周期ノイズがない場合の動作を説明するための図である。
【図３】図２に示した動作において出力される信号を説明するための図である。
【図４】図１に示したサンプリング回路の、参照信号Ｖrefに周期ノイズがある場合の動作を説明するための図である。
【図５】図４に示した周期ノイズについて説明するための図である。
【図６】図１に示したサンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図７】図１に示したサンプリング回路を含むＤ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【図８】本発明の一実施形態のパイプライン型Ａ／Ｄ変換器を示した図である。
【図９】図８に示したパイプライン型Ａ／Ｄ変換器の、デジタル出力信号を算出する演算を例示するための図である。
【図１０】本発明の一実施形態のサンプリング回路を説明するための図である。
【図１１】図１０に示したサンプリング回路と、制御回路とを含むＡ／Ｄ変換器を説明するための図である。
【図１２】本発明の一実施形態のサンプリング回路を説明するための図である。
【図１３】図１２に示したサンプリング回路と、制御回路とを含むＤ／Ａ変換器を説明するための図である。
【図１４】本発明の一実施形態のＣＯＤＥＣを説明するための図である。
【図１５】図１４に示した非同期動作検出回路を説明するための図である。
【図１６】図１５に示した非同期動作検出回路のタイミングを説明するための図である。
【図１７】図１５に示した非同期動作検出回路のタイミングを説明するための他の図である。
【図１８】本発明の一実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００２２】
（概要）
以下、本発明の一実施形態のＣＯＤＥＣ（コーデック）を説明する。
本明細書では、先ず、本実施形態のＣＯＤＥＣに搭載されるＤ／Ａ変換器、Ａ／Ｄ変換器について説明するため、Ｄ／Ａ変換器、Ａ／Ｄ変換器の周期ノイズ拡散について説明する。
【００２３】
本実施形態のＤ／Ａ変換器、Ａ／Ｄ変換器は、いずれもクロック信号にしたがって動作するサンプリング回路を含んでいる。ここでは、先ず、このようなサンプリングクロックが、周期ノイズを拡散することについて説明する。なお、この説明では、サンプリング回路を適用したＤ／Ａ変換器を例にする。
また、本明細書においては、デジタル回路部は、一般的なデジタル回路で構成され、標本化され、量子化された信号を伝達する回路である。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する回路である。コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化もされていない信号を伝達する回路である。なお、本明細書では、上記表現において信号を伝達するとは、信号を外部に出力することを指す。また、信号が標本化及び量子化されることを、「離散化」とも記す。
【００２４】
図１は、Ｄ／Ａ変換器におけるサンプリング回路を説明するための図である。図１に示したサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部と有し、キャパシタ１１１、１１２、１１３と、演算増幅器１２１と、を含んでいる。図１において、デジタル信号を扱うデジタル部は図示していない。
【００２５】
キャパシタ１１１には、スイッチ１０１、１０２によってサンプリングされた参照信号Ｖref（サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）が加えられ、電荷が蓄積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１、１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖcom1を非反転入力端子から入力し、アナログの出力信号Ｖoutを出力する。
【００２６】
ここで、図１に示す回路構成では、参照信号Ｖref、基準信号Ｖcom1にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。本実施形態では参照信号Ｖrefにノイズが重畳した場合について述べるが、参照信号Ｖref以外にノイズが重畳した場合でも同様の考察が適応できる。一例として、基準信号Ｖcom1が挙げられる。
【００２７】
（ｉ）周期ノイズがない場合
図２（ａ）〜（ｄ）は、参照信号Ｖrefに周期ノイズがない場合の、図１に示したＤ／Ａ変換器の動作を説明するための図である。
図２（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図２（ｂ）はキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを示し、図２（ｃ）は直流電圧である参照信号Ｖrefを示し、図２（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号Ｖoutを示している。なお、図２（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖinであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖoutが生成される。
【００２８】
図３（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図３（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図３（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図３（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図３（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００２９】
図３に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖinにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ、ｑがスイッチ１０１、１０２によってサンプリングされ、ホールド、放出されると、畳み込によって図３（ｃ）に示す出力信号Ｖoutが生成される。出力信号Ｖoutにおいて、スペクトルｐ、ｑが対称にミラーされている。
【００３０】
（ｉｉ）周期ノイズがある場合
次に、参照信号Ｖrefに周期ノイズがある場合について説明する。
図４（ａ）〜（ｄ）は、図１に示したサンプリング回路において、参照信号Ｖrefに周期ノイズがある場合のＤ／Ａ変換器の動作を説明するための図である。
図４（ａ）は参照信号Ｖrefのサンプリングタイミングを示している。図４（ｂ）はキャパシタ１１１が参照信号Ｖrefによって蓄積された電荷をホールド、放出するタイミングを示し、図４（ｃ）は直流電圧である参照信号Ｖrefを示し、図４（ｄ）は演算増幅器１２１から出力される、アナログ信号である出力信号Ｖoutを示している。図４（ｃ）に示す周期ノイズＮ1が参照信号Ｖrefに発生している場合、Ｄ／Ａ変換器では、出力信号Ｖoutにも周期ノイズＮ1に対応する周期ノイズＮ2が発生することになる。
【００３１】
図４（ｃ）、（ｄ）に示した周期ノイズを、図５（ａ）、（ｂ）、（ｃ）を使って説明する。
図５（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図５（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図５（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図５（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図５（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３２】
図５（ａ）で示したスペクトルを図１に示したスイッチ１０１、１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ2’がＤＣ付近に現れる。そして、図５（ｃ）のグラフのように、畳み込みによって周期ノイズＮ2’が対称にミラーされ出力信号Ｖoutが生成される。周期ノイズＮ2’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。
【００３３】
（ｉｉｉ）  デジタル部にジッタを加えた場合
次に、本発明と従来技術との相違を明確にするため、前記した従来技術について説明する。
Ａ／Ｄ変換器、Ｄ／Ａ変換器は、非連続的な信号であるデジタル信号を処理するデジタル部、信号をサンプル、ホールドするサンプル・ホールド部（Ｓ／Ｈ部）、連続的な信号であるアナログ信号を処理するコンテニアス部（Ｃｏｎｔｉｎｕｏｕｓ部）、を備えるサンプリング回路を含んでいる。
【００３４】
図６（ａ）、（ｂ）、（ｃ）は、Ｄ／Ａ変換器において、デジタル部を動作させるクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
図６（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図６（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図６（ｃ）に示したグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図６（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図６（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３５】
従来技術では、Ｄ／Ａ変換器のデジタル部のクロック信号にジッタを加えている。このような従来技術によれば、図６（ａ）に示したように、周期ノイズＮ3のエネルギーがジッタを加える前よりも広い周波数領域に分散される。このため、周期ノイズＮ3のスペクトルのピークは、図５に示した周期ノイズＮ2のスペクトルのピークよりも低くなっている。また、ｉｎ−ｂａｎｄ内に発生する周期ノイズＮ3’のスペクトルのピークも、周期ノイズＮ3と同様に低くなる。このような構成によれば、Ｄ／Ａ変換器自身が発生するノイズを小さくし、他の機器に与えるノイズの影響を低減することができる。
【００３６】
（ｉｖ）  本実施形態の考え方
ただし、本実施形態では、図６に示した周期ノイズＮ3’のスペクトルのピークをさらに分散し、他の機器が発生するノイズによる影響を、サンプリング回路自身で打ち消すことができるようにしている。本実施形態は、上記したサンプリング回路等の機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
【００３７】
上記した目的を実現するため、本実施形態は、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにした。
図７（ａ）、（ｂ）、（ｃ）は、Ｄ／Ａ変換器において、デジタル部のクロック信号及び、サンプル・ホールド部のクロック信号にジッタを加えた場合の、周期ノイズについて説明するための図である。
【００３８】
図７（ａ）に示したグラフは、図１に示したキャパシタ１１１から出力される信号を説明するための図であり、入力信号Ｖinをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｂ）に示したグラフはキャパシタ１１１が入力信号Ｖinによって蓄積された電荷をホールド、放出するタイミングを律するクロックをフーリエ変換により周波数軸に変換したスペクトルを示し、図７（ｃ）のグラフは出力信号Ｖoutをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ａ）、（ｂ）、（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）、（ｂ）、（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
【００３９】
図７（ａ）に示したように、デジタル部と共にサンプル・ホールド部にもジッタを加えたクロック信号を加えると、アナログ部の突入電流起因の周期ノイズを拡散できるため、周期ノイズＮ4のスペクトルのピークを、図６に示した周期ノイズＮ3のスペクトルのピークより小さくできる。さらに、動作クロックにジッタが加えられているため、折り返し時に変調がかかり、周期ノイズＮ4’のスペクトルのピークが、周期ノイズＮ4のスペクトルのピークよりもさらに小さくなっている。このことから、本実施形態は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来技術よりも低減できることが明らかである。
【００４０】
このような本実施形態によれば、図７に示した周期ノイズＮ4から周期ノイズＮ4’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズはＤ／Ａ変換器が発生する周期ノイズのみに限定されるものではなく、一例としては同一基板上に搭載されたＡ／Ｄ変換器からの周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に本実施形態を適用し、この電子部品の周期ノイズを低減することができる。このような本実施形態は、電子機器の小型化、構成の簡易化において有利である。
【００４１】
次に、以上述べた考え方に基づく、本発明の実施形態のＣＯＤＥＣについて説明する。
（実施形態）
本実施形態では、先ず、本実施形態のＣＯＤＥＣに搭載されるＡ／Ｄ変換器について説明し（ｉ）、次に、本実施形態のＣＯＤＥＣに搭載されるＤ／Ａ変換器について説明する（ｉｉ）。そして、このようなＡ／Ｄ変換器とＤ／Ａ変換器とを搭載したＣＯＤＥＣについて説明する。
【００４２】
（ｉ）Ａ／Ｄ変換器
以下、本実施形態ＣＯＤＥＣに搭載される（以下、本実施形態とも記す）のＡ／Ｄ変換器を説明する。本実施形態では、Ａ／Ｄ変換器を、パイプライン型Ａ／Ｄ変換器として構成している。
図８は、本実施形態のパイプライン型Ａ／Ｄ変換器を示した図である。
【００４３】
本実施形態のパイプライン型Ａ／Ｄ変換器は、アナログ入力信号ＡinをＮビットのデジタル出力信号Ｄoutに変換する変換器である。このため、アナログ入力信号Ａinをサンプル、ホールドするサンプリング回路部（図中にＳ／Ｈと記す）８１０と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ８０３と、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号ＡinのＡ／Ｄ変換値であるデジタル出力信号Ｄoutを演算する演算回路８０４と、を有している。
【００４４】
また、本実施形態では、Ａ／Ｄ変換器が、複数のステージを制御する制御回路１３９を備えるものとする。制御回路１３９は、サンプリング回路部８１０及び各ステージに動作クロック信号を示すジッタを含まないクロック信号φ1、クロック信号φ1と同時にＨとならない逆相のノンオーバーラップクロックであってジッタを含まないクロック信号φ2、クロック信号φ1にジッタを加えたクロック信号φ1’、クロック信号φ２にジッタを加えたクロック信号φ2’の少なくとも１つを出力する構成である。
【００４５】
サンプリング回路部８１０は、アナログ入力信号Ａinをサンプルし、ホールドした値をアナログの入力信号ＶＡinとして第１番目のステージＳ１に送出する回路である。サンプリング回路１４０には、アナログスイッチとキャパシタを含む無帰還サンプリング回路等が適用される。
ステージＳ１〜Ｓｋは直列に接続され、各々入力される入力信号ＶＡinに基づいてｎ桁のデジタル出力信号ｄｊをメモリ８０３に送出する。また、各ステージでは、前段から入力信号ＶＡinが入力され、デジタル出力信号ｄｊと入力信号ＶＡinとによって生成されたアナログの出力信号ＶAoutが、次のステージに出力される。図中にステージＳ１を基準にした入力信号ＶＡin、出力信号ＶAoutを示す。
【００４６】
メモリ８０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力し、格納する。このため、メモリ８０３には、少なくとも、ｎビットのアドレスをｋ個格納できる半導体メモリ等が用いられる。
演算回路８０４は、メモリ８０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄoutを出力する。デジタル出力信号Ｄoutを算出するための演算は、次のように行われる。
【００４７】
すなわち、演算回路８０４は、ステージＳｋのデジタル出力ｄｋの最上位の桁と、ステージＳ（ｋ−１）のデジタル出力ｄ（ｋ−１）の最下位桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄ（ｋ−１）の最上位桁と、ステージＳ（ｋ−２）のデジタル出力ｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＳ１のデジタル出力ｄ１の最下位桁とステージＳ２のデジタル出力ｄ２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄoutとして出力される。サンプリング回路部８１０と、サンプリング回路部８１０後段のステージＳ１〜Ｓｋ及びメモリ８０３と演算回路８０４とが、本実施形態のサンプリング回路１４０を構成する。
【００４８】
図９は、以上述べたデジタル出力信号Ｄoutを算出する演算を例示するための図である。
図９の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図８に示したメモリ８０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
【００４９】
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
図９の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄoutとして、「０１００１１０１１」の値が得られる。
図１０は、本実施形態のサンプリング回路１４０のうち、図８に示したサンプリング回路部８１０を説明するための図であって、サンプリング回路部８１０と、制御回路１３９とを同時に示している。なお、図１０には、サンプリング回路１４０のデジタル部について図示されていない。
【００５０】
図１０に示したサンプリング回路部８１０は、アナログ入力信号Ａinを入力するコンテニアス部１３０ａと、コンテニアス部１３０ａによって入力されたアナログ入力信号Ａinを間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１３０ｂと、を含んでいる。このような本実施形態では、図８に示したメモリ８０３と、演算回路８０４とが後述するデジタル部１３０ｃとして機能する。
【００５１】
制御回路１３９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ1’、φ2’を生成し、出力する。それらクロック信号のうち、クロック信号φ１はコンテニアス部１３０ａに入力され、クロック信号φ2’はサンプル・ホールド部１３０ｂに入力される。
コンテニアス部１３０ａは、クロック信号φ1にしたがってオン、オフするスイッチ１３１と、スイッチ１３５と、サンプル・ホールド部１３０ｂと共通のキャパシタ１３２と、を含んでいる。スイッチ１３１と、スイッチ１３５と、のオン、オフ動作により、アナログの入力信号Ａinが入力信号Ｖinになる。スイッチ１３５の一端は、図示しない電源の端子に接続されていて、基準電圧の供給を受けている。
【００５２】
サンプル・ホールド部１３０ｂは、入力信号Ｖinをサンプリングし、入力信号Ｖinによって生じた電荷を保持するキャパシタ１３２と、キャパシタ１３２に保持された電荷を後段のステージに転送するスイッチ１３３と、を含む。スイッチ１３３は、クロック信号φ2’にしたがってスイッチング動作を行っている。スイッチ１３３は、キャパシタ１３２の一端と演算増幅器１３４の出力端子との間に接続されている。このため、スイッチ１３３は、演算増幅器１３４の出力信号を反転入力端子にフィードバックするフィードバック経路１３８上でオン、オフ動作を行っている。演算増幅器１３４の反転入力端子は、キャパシタ１３２とスイッチ１３５との間に接続されている。また、演算増幅器１３４の非反転入力端子１３７は、図示しない電源の端子に接続されていて、基準電圧の供給を受けている。キャパシタ１３２は、コンテニアス部１３０ａ、サンプル・ホールド部１３０ｂに共通の構成である。
【００５３】
なお、本実施形態では、コンテニアス部１３０ａをクロック信号φ1で動作させ、サンプル・ホールド部１３０ｂを、ジッタを加えたクロック信号φ2’で動作させている。ただし、本実施形態は、このような構成に限定されるものでなく、例えばスイッチ１３１と、スイッチ１３５と、を、異なるクロック信号によって動作させてもよく、クロック信号にジッタを加えたクロック信号によって動作させてもよい。ただし、この場合、先にスイッチオフするスイッチにはジッタを加えてはならない。すなわち、スイッチ１３５を先にオフし、スイッチ１３１を後にオフする場合、スイッチ１３５を動作させるクロックにはジッタを加えないクロック信号φ１とし、スイッチ１３１を動作させるクロックにはジッタを加えたクロック信号φ１’としても良い。
【００５４】
図１１は、図１０に示したサンプリング回路１４０と、制御回路１３９とを含むＡ／Ｄ変換器（図中、ＡＤＣと記す）１を説明するための図である。
制御回路１３９は、コンテニアス部１３０ａに対しては、ジッタを加えていないクロック信号φ1を供給し、デジタル部１３０ｃに対しては、ジッタを加えたクロック信号φ2’を供給し、サンプル・ホールド部１３０ｂに対しては、ジッタを加えたクロック信号φ2’を供給する。また、デジタル部１３０ｃに供給されるクロックはサンプル・ホールド部１３０ｂに供給されるクロックとの位相関係が反転であるクロック信号φ１’であっても良い。
【００５５】
すなわち、制御回路１３９は、クロック信号φ1と、クロック信号φ1とは同時にＨとならないノンオーバーラップクロック信号φ２を生成するクロック信号生成部１４３と、クロック信号φ1にジッタを加えてクロック信号φ1’を生成し、クロック信号φ２にジッタを加えてクロック信号φ1’と同時にＨとならないジッタを含むノンオーバーラップクロック信号φ2’を生成するジッタ生成部（図１１中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、ジッタ生成部１４１によって生成されたジッタを含むクロック信号φ2’をサンプル・ホールド部１３０ｂに出力し、ジッタを加えないクロック信号φ1をコンテニアス部１３０ａに出力し、ジッタを含むクロック信号φ2’をデジタル部１３０ｃに出力するように動作するジッタ選択部（図１１中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１４２と、を含んでいる。図１１では、ジッタが加えられていないクロック信号を破線で示し、ジッタが加えられたクロック信号を実線で示している。なお、ジッタ生成部１４１は、クロック信号を遅延させる遅延回路等によって比較的簡易に構成することができる。
【００５６】
ジッタが加えられたクロック信号φ1’、φ2’は、ジッタ選択部１４２に出力される。このとき、ジッタ選択部１４２には、ジッタが加えられていないクロック信号φ1、φ２も入力されている。
ジッタ選択部１４２は、クロック信号φ1、φ2、φ1’、φ２’からクロック信号φ1を選択し、コンテニアス部１３０ａに出力する。また、クロック信号φ2’を選択し、サンプル・ホールド部１３０ｂに出力し、クロック信号φ2’を選択し、デジタル部１３０ｃに出力する。
【００５７】
なお、図１１に示した構成からジッタ選択部１４２をなくし、クロック信号生成部１４３からクロック信号φ1をコンテニアス部１３０ａに直接出力し、ジッタ生成部１４１からクロック信号φ2’をサンプル・ホールド部１３０ｂ、デジタル部１３０ｃに直接出力してもよい。
このような本実施形態によれば、サンプル・ホールド部１３０ｂは標本化された信号を伝達することを特徴としており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、Ａ／Ｄ変換器１自身、または、他の電子機器から混入する周期ノイズはＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。換言すれば、ＳＴＦ（Signal Transfer Function）には変化せず、ＮＴＦ（Noise Transfer Function）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。
【００５８】
このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
以上説明した本実施形態によれば、Ａ／Ｄ変換器１の周辺の機器から発生するノイズを低減するのではなく、Ａ／Ｄ変換器１自身のノイズに対する耐性を強化することができる。このため、Ａ／Ｄ変換器１の周辺の他の機器の構成を変更することなく、Ａ／Ｄ変換器１のみを変更してＡ／Ｄ変換器１に対するノイズの影響を低減することができる。
【００５９】
また、本実施形態は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ａ／Ｄ変換器１の高コスト化を防ぐことができる。さらに、本実施形態によれば、ノイズの影響を考慮することなくＡ／Ｄ変換器１を他の機器に充分近接させて配置することができるから、Ａ／Ｄ変換器１を含む機器の小型化に効果を奏する。
【００６０】
また、本実施形態では、Ａ／Ｄ変換器１の周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、本実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【００６１】
なお、以上説明した本実施形態では、デジタル部１３０ｃを、ジッタが加えられたクロック信号φ2’によって動作させている。しかし、本実施形態は、このような構成に限定されるものでなく、デジタル部１３０ｃにジッタが加えられていないクロック信号φ2を入力するようにしても、Ａ／Ｄ変換器１自身のノイズに対する耐性を強化する効果は全く損なわれることはない。デジタル部１３０ｃのクロック信号にジッタを加えるようにすれば、Ａ／Ｄ変換器１から出力される信号のノイズのピークを低減し、Ａ／Ｄ変換器１が他の機器に対するノイズの影響を低減することができる。
【００６２】
さらに、本実施形態は、Ａ／Ｄ変換器１を単体の構成とする場合、図８に示した制御回路１３９が１つのサンプリング回路に対応付けて設けられる。また、本実施形態は、Ａ／Ｄ変換器１のクロック信号生成部１４３をＡ／Ｄ変換器１の外部に設けるものであってもよい。さらに、本実施形態は、図１０、１１に示したＡ／Ｄ変換器１のサンプリング回路を他の機器として構成する場合、制御回路１３９を機器の外部に設けるものであってもよい。
【００６３】
（ｉｉ）Ｄ／Ａ変換器
図１２は、本実施形態のＤ／Ａ変換器を説明するための図である。図示したＤ／Ａ変換器は、サンプリング回路１６０と、制御回路１５９と、を備えている。なお、図１２では、サンプリング回路１６０のうちデジタル部を含まないサンプリング回路部と、制御回路１５９を示している。
【００６４】
サンプリング回路１６０は、入力されたデジタル信号Ｄｉｎに基づく入力信号（参照信号Ｖref、サンプリング後の参照信号Ｖrefを入力信号Ｖinと記す）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、サンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａと、を含んでいる。
【００６５】
制御回路１５９は、ジッタを含まないクロック信号φ1、φ2、ジッタが加えられたクロック信号φ１’、φ２’を生成し、出力する。ジッタが加えられていないクロック信号φ２はコンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’はサンプル・ホールド部１５０ｂに入力される。
サンプル・ホールド部１５０ｂは、入力信号Ｖinによって生じる電荷を蓄積するキャパシタ１５２と、キャパシタ１５２に蓄積するスイッチ１５１と、スイッチ１５３と、を含む。スイッチ１５１と、スイッチ１５３と、は、クロック信号φ１’にしたがってスイッチング動作を行っている。
【００６６】
コンテニアス部１５０ａは、演算増幅器１５５と、演算増幅器１５５のアナログ出力信号Ａoutを反転入力端子に入力するフィードバック経路１５８と、フィードバック経路１５８上においてアナログ出力信号Ａoutによって生じる電荷を蓄積するキャパシタ１５４と、キャパシタ１５２に蓄積された電荷をアナログ出力信号Ａoutに転送するスイッチ１５６と、スイッチ１５７と、を含む。コンテニアス部１５０ａのスイッチ１５６、１５７には、ジッタがないクロック信号φ２が出力され、コンテニアス部１５０ａはクロック信号φ２によって動作する。
【００６７】
コンテニアス部１５０ａは、さらにキャパシタ１５４を含む。このキャパシタ１５４によってＬＰＦが形成され、キャパシタ１５４とキャパシタ１５２の容量比とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。
図１３は、図１２に示したサンプリング回路１６０と、制御回路１５９と、を含むＤ／Ａ変換器（図中、ＤＡＣと記す）２を説明するための図である。なお、図１３中、図１１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００６８】
制御回路１５９は、コンテニアス部１５０ａに対しては、ジッタを加えないクロック信号φ２を供給し、デジタル部１５０ｃに対しては、ジッタを加えたクロック信号φ１’を供給し、サンプル・ホールド部１５０ｂに対しては、ジッタを加えたクロック信号φ１’を供給する。
すなわち、制御回路１５９は、ジッタを加えないクロック信号φ1、φ２を生成するクロック信号生成部１４３と、ジッタを加えたクロック信号φ１’、φ2’を生成するジッタ生成部（図１３中にｊｉｔｔｅｒ_Ｇｅｎ．と記す）１４１と、クロック信号φ1、φ2、φ１’、φ2’を入力し、ジッタ生成部１４１によって生成されたクロック信号φ１’を選択してサンプル・ホールド部１５０ｂに出力し、クロック信号φ１’を選択してデジタル部１５０ｃに出力し、クロック信号φ２を選択してコンテニアス部１５０ａに出力するように動作するジッタ選択部（図１３中にｊｉｔｔｅｒ_Ｓｅｌ．と記す）１６２と、を含んでいる。
【００６９】
なお、ジッタ選択部１４２をなくし、ジッタ生成部１４１からクロック信号φ１’をサンプル・ホールド部１５０ｂ、デジタル部１５０ｃに直接出力し、クロック信号生成部１４３からクロック信号φ２をコンテニアス部１５０ａに直接出力してもよい。
このような本実施形態によれば、実施形態１と同様に、Ｄ／Ａ変換器２の信号伝達関数には変調をかけず、ノイズ伝達関数にだけ変調をかけることができる。このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。なお、以上の構成に置いて、ノイズを分散する目的のためには、キャパシタ１５４は必須の構成ではない。
【００７０】
以上説明した本実施形態によれば、Ｄ／Ａ変換器２の周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器２自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器２の周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器２のみを変更してＤ／Ａ変換器２に対するノイズの影響を低減することができる。
また、本実施形態は、クロック信号にジッタを加える回路を追加することのみによって実現することができる。このため、高度な半導体プロセス技術やチップの多ピン化が不要になって、Ｄ／Ａ変換器２の高コスト化を防ぐことができる。さらに、本実施形態によれば、ノイズの影響を考慮することなくＤ／Ａ変換器２を他の機器に近接させて配置することができるから、Ｄ／Ａ変換器２を含む機器の小型化に効果を奏する。
【００７１】
また、本実施形態では、Ｄ／Ａ変換器２の周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、本実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【００７２】
なお、本実施形態は、デジタル部１５０ｃにジッタが加えられたクロック信号φ１’を入力するものに限定されるものではない。デジタル部１５０ｃにジッタを加えないクロック信号φ１を入力するようにしても、Ｄ／Ａ変換器２自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、本実施形態においても、クロック信号生成部１４３はＤ／Ａ変換器２の外部に設けられるものであってもよい。また、図１２、１３に示したＤ／Ａ変換器２のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。
【００７３】
（ｉｉｉ）ＣＯＤＥＣ
次に、本実施形態のＣＯＤＥＣを説明する。本実施形態は、図１１に示したＡ／Ｄ変換器１と、図１３に示したＤ／Ａ変換器２とを混載した、コーデック（ＣＯＤＥＣ）３である。
図１４は、本実施形態のＣＯＤＥＣ３を説明するための図である。図１４において、先に説明した構成と同様の符号には同様の符号を付し、その説明を略すものとする。本実施形態のＣＯＤＥＣは、Ａ／Ｄ変換器１と、Ｄ／Ａ変換器２と、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２に接続された非同期動作検出回路１７０と、を備えている。非同期動作検出回路１７０は、Ｄ／Ａ変換器２のクロック信号と、Ａ／Ｄ変換器１のクロック信号の同期関係を検出する回路である。
【００７４】
非同期動作検出回路１７０には、Ｄ／Ａ変換器２のクロック信号生成部１４３によって生成されたクロック信号φ1、φ2のうちのいずれか一方と、Ａ／Ｄ変換器１のクロック信号生成回路によって生成されたクロック信号φ1、φ2のうちのいずれか一方が入力される。なお、本実施形態では、Ｄ／Ａ変換器２がクロック信号φ１を出力する場合にはＡ／Ｄ変換器１もクロック信号φ1を出力し、Ｄ／Ａ変換器２がクロック信号φ2を出力する場合にはＡ／Ｄ変換器１もクロック信号φ2を出力するものとした。
【００７５】
また、図１４において、非同期動作検出回路１７０からコントロール信号１７１が出力される。コントロール信号１７１は、Ｄ／Ａ変換器２のジッタ生成部１４１と、Ｄ／Ａ変換器２のジッタ選択部１６２と、Ａ／Ｄ変換器１のジッタ生成部１４１と、Ａ／Ｄ変換器１のジッタ選択部１４２と、に入力される。
非同期動作検出回路１７０は、Ｄ／Ａ変換器２から出力されたクロック信号と、Ａ／Ｄ変換器１から出力されたクロック信号の同期関係を検出する。このとき、非同期動作検出回路１７０は、例えば、Ｄ／Ａ変換器２及びＡ／Ｄ変換器１がクロック信号φ1を出力した場合、出力されたクロック信号φ1同士が同期しているか否か判断する。また、非同期動作検出回路１７０は、例えば、Ｄ／Ａ変換器２及びＡ／Ｄ変換器１がクロック信号φ2を出力した場合、出力されたクロック信号φ2同士が同期しているか否か判断する。
【００７６】
なお、以上説明した構成では、Ａ／Ｄ変換器１とＤ／Ａ変換器２とが、いずれもクロック信号φ1またはクロック信号φ2を出力するものとしている。しかし、本実施形態は、このような例に限定されるものでなく、Ａ／Ｄ変換器１とＤ／Ａ変換器２の一方がクロック信号φ1を、他方がクロック信号φ2を出力するようにしてもよい。このように構成した場合、本実施形態は、クロック信号φ1とクロック信号φ2とがノンオーバーラップ信号であることを利用し、両者の同期関係を検出することができる。
【００７７】
非同期動作検出回路１７０は、両者が同期している場合、Ｄ／Ａ変換器２のジッタ生成部１４１と、Ａ／Ｄ変換器１のジッタ生成部１４１と、に対し、ジッタ生成部１４１に対してジッタを生成するように指示するためのコントロール信号１７１を出力する。
なお、本明細書では、「クロック信号が同期している」とは、「複数のクロック信号の動作周波数が同一である」ことを指す。また、本明細書では。「クロック信号が非同期である」とは、「複数のクロック信号の動作周波数が相違している」ことを指す。本明細書では、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号との同期、非同期の関係を、「同期関係」とも記す。
【００７８】
さらに、コントロール信号１７１は、Ａ／Ｄ変換器１のジッタ選択部１４２、Ｄ／Ａ変換器２のジッタ選択部１６２にも入力される。Ａ／Ｄ変換器１から出力されたクロック信号とＤ／Ａ変換器２から出力されたクロック信号とが同期している場合、ジッタ選択部１６２は、コンテニアス部１５０ａにクロック信号φ2を供給し、サンプル・ホールド部１５０ｂにクロック信号φ1を供給する。また、デジタル部１５０ｃにクロック信号φ1を供給する。また、Ａ／Ｄ変換器１のジッタ選択部１４２は、コンテニアス部１３０ａにクロック信号φ１を供給し、サンプル・ホールド部１３０ｂにクロック信号φ2を供給し、デジタル部１３０ｃにクロック信号φ2を供給する。
【００７９】
また、Ａ／Ｄ変換器１のクロック信号φ1、φ2と、Ｄ／Ａ変換器２のクロック信号φ1、φ2とが非同期である場合、非同期動作検出回路１７０は、両者が非同期であることを検出する。このとき、非同期動作検出回路１７０は、Ｄ／Ａ変換器２のジッタ生成部１４１と、Ａ／Ｄ変換器１のジッタ生成部１４１とに対し、ジッタ生成部１４１が動作し、ジッタを発生するように制御するコントロール信号１７１を出力する。また、このようなコントロール信号１７１は、ジッタ選択部１４２、１６２にも出力される。ジッタ選択部１４２は、コンテニアス部１３０ａにクロック信号φ1を供給し、サンプル・ホールド部１３０ｂにクロック信号φ2’を供給する。デジタル部１３０ｃには、ジッタを有するクロック信号φ2’を供給してもよいし、ジッタを有していないクロック信号φ2を供給してもよい。また、ジッタ選択部１６２は、コンテニアス部１５０ａにクロック信号φ2を供給し、サンプル・ホールド部１５０ｂにクロック信号φ1’を供給する。デジタル部１５０ｃにはジッタを有するクロック信号φ1’を供給してもよいし、ジッタを有していないクロック信号φ1を供給してもよい。
【００８０】
このように、本実施形態は、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが同期している場合にはジッタを持たないクロック信号φ1、φ2をサンプリング回路に供給する。一方、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが非同期である場合には、ジッタを有するクロック信号φ1’、φ2’をサンプリング回路に供給する。
【００８１】
図１５は、図１４に示した非同期動作検出回路１７０の回路図である。非同期動作検出回路１７０には、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが同期している場合、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のクロック信号生成部１４３からそれぞれクロック信号φ1、φ2のいずれか一方（ここではクロック信号φ1とする）が入力される。非同期操作検出回路１７０は、Ａ／Ｄ変換器１から入力されたクロック信号φ1をカウントするカウンタ１７２と、カウンタ１７２から出力される信号１９１を取り込むラッチ回路１７４と、を有している。また、非同期操作検出回路１７０は、Ｄ／Ａ変換器２から入力されたクロック信号φ1をカウントするカウンタ１７３と、カウンタ１７３から出力された信号１９２を入力するパルス発生回路１７５を示している。パルス発生回路１７５は、カウンタ１７２のカウント値をリセットするリセットパルス１９４、ラッチ回路１７４を動作させるための制御信号１９３を出力している。
また、非同期動作検出回路１７０は、ラッチ回路１７４から出力される信号１９１’から、Ａ／Ｄ変換器１とＤ／Ａ変換器２との同期関係を判定する判定器１７６を備えている。
【００８２】
次に、図１５に示した構成の非同期動作検出回路１７０の動作を説明する。なお、この説明では、カウンタ１７２は、８ビット（２５６値）でカウントの動作を行うものとする。
図１６、図１７は、非同期動作検出回路１７０の動作タイミングを説明するための図であって、図１６は、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが同期している場合の例を示している。また、図１７は、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが非同期である（Ａ／Ｄ変換器１のクロック信号の周波数が、Ｄ／Ａ変換器２のクロック信号の周波数よりもよりも高い）場合の例を示している。
【００８３】
図１６（ａ）、図１７（ａ）は、Ａ／Ｄ変換器１のクロック信号生成部１４３から出力される、例えばクロック信号φ1を示している。図１６（ｂ）、図１７（ｂ）はカウンタ１７３からパルス発生回路１７５に出力される信号１９２を示し、図１６（ｃ）、図１７（ｃ）は制御信号１９３を示している。図１６（ｄ）、図１７（ｄ）は、カウンタ１７２をリセットするリセットパルスを示している。
【００８４】
また、図１６（ｅ）、図１７（ｅ）は、Ｄ／Ａ変換器２のクロック信号生成部１４３から出力されるクロック信号φ1を示している。（ｆ）は、カウンタ１７２から出力される信号１９１を示し、（ｇ）は、ラッチ回路１７４から出力される信号１９１’、（ｈ）は図１４に示したコントロール信号１７１を示している。
なお、図１６、図１７では、クロック信号φ1についてのみ例示し、説明している。しかし、本実施形態では、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のいずれにあっても、クロック信号φ1の周波数とクロック信号φ2の周波数とが等しくなっている。このため、Ａ／Ｄ変換器１のクロック信号φ2とＤ／Ａ変換器２のクロック信号φ2との同期関係も、非同期動作検出回路１７０が図１６、図１７に示した手順によって検出することができる。
【００８５】
図１６に示したように、カウンタ１７３は、図１４に示したＡ／Ｄ変換器１のクロック信号φ1を２５６クロックずつ周期的にカウントする。パルス発生回路１７５は、カウンタ１７３から出力される信号１９２に基づいて、周期的にカウンタ１７２をリセットするリセットパルス１９４をカウンタ１７２に出力する。カウンタ１７２は、リセットパルス１９４が入力されてから次のリセットパルス１９４が入力されるまでの間、すなわち、Ｄ／Ａ変換器２のクロック信号φ1が２５６クロックカウントされるまでの間、Ａ／Ｄ変換器１のクロック信号φ1をカウントする。また、パルス発生回路１７５は、リセットパルス１９４の１クロック前のタイミングでラッチパルス１９３を発生し、ラッチ回路１７４はカウンタ１７２の出力１９１をラッチする。
【００８６】
ここで、図１６に示したように、Ａ／Ｄ変換器１のクロック信号φ1とＤ／Ａ変換器２のクロック信号φ1とが同期している場合、Ｄ／Ａ変換器２のクロック信号φ1が２５６カウントされる間に、カウンタ１７２が２５６カウントする。このため、ラッチ回路１７４から出力される信号１９１’の値は「２５５」となる。信号１９１’の値が「２５５」であるとき、判定器１７６は、常に「Ｌ」のコントロール信号１７１を出力する。
【００８７】
また、図１７に示したように、Ａ／Ｄ変換器１のクロック信号φ1の周波数よりもＤ／Ａ変換器２のクロック信号φ1の周波数が高い場合、Ｄ／Ａ変換器２のクロック信号φ1が２５６カウントされる間に、カウンタ１７２が２７１カウントする。このため、ラッチ回路１７４から出力される信号１９１’の値は「２７０」となる。信号１９１’の値が「２７０」であるとき、判定器１７６は、常に「Ｈ」のコントロール信号１７１を出力する。
【００８８】
以上説明したように、本実施形態は、非同期動作検出回路１７０が、カウンタ１７２の値をモニターすることによってＤ／Ａ変換器２のクロック信号とＡ／Ｄ変換器１のクロック信号の同期関係を検出することができる。そして、検出された同期関係を示すコントロール信号１７１をジッタ生成部１４１、ジッタ選択部１４２、１６２に出力する。
なお、本実施形態は、このような構成に限定されるものではない。例えば、以上説明した本実施形態では、カウンタ１７２から出力される値が「２５５」となる完全同期時のみを同期として扱っている。しかし、本実施形態は、このような構成に限定されるものではなく、カウンタ１７２の値が「２５５±α（αは任意の整数）」を同期として扱う等、同期状態を任意に定義することとしてもよい。また、非同期動作検出回路１７０は、図１５に示した構成に限定されるものでなく、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号の同期関係を検出する機能を有する他の回路であってもよい。
【００８９】
ＣＯＤＥＣのように、Ａ／Ｄ変換器１とＤ／Ａ変換器２とを混載すると、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が近接して配置されることになり、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が発生するノイズが、互いに他方に影響を及ぼす。しかし、本実施形態のＣＯＤＥＣによれば、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のいずれもが、サンプル・ホールド部をジッタを加えたクロック信号で動作させることにより、アナログ部の突入電流起因の周期ノイズを効果的に拡散することができ、支配的な輻射ノイズの発生そのものを抑制することができる。
【００９０】
また、本実施形態のＣＯＤＥＣによれば、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のいずれもが、サンプル・ホールド部を、ジッタを加えたクロック信号で動作させることにより、ＳＴＦには変調をかけず、ＮＴＦにのみ変調をかけることができる。このため、本実施形態は、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２のそれぞれが発生する輻射ノイズの自身への影響を抑制することができる。さらに、本実施形態は、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が発生する輻射ノイズの他者への影響を抑制することができる。このような本実施形態によれば、輻射ノイズの発生の抑制と、輻射ノイズへの耐性強化と、による相乗的なノイズ抑制効果が期待できる。
【００９１】
このような本実施形態によれば、ＣＯＤＥＣにおいて、ノイズを考慮することなく、Ａ／Ｄ変換器１とＤ／Ａ変換器２とを十分に近接して配置することができる。このため、本実施形態は、小型のＣＯＤＥＣを構成するのに有利である。また、本実施形態では、ＣＯＤＥＣ周辺の機器から発生するノイズを低減することを目的として一般的に具備されるデカップリングコンデンサへのノイズ抑制要求を低減することが可能となる。また、本実施形態によれば、デカップリングコンデンサへのノイズ抑制要求を低減できることから、デカップリングコンデンサそのものを不要とすることも考えられる。
【００９２】
さらに、Ａ／Ｄ変換器１のクロック信号とＤ／Ａ変換器２のクロック信号とが同期している場合、Ａ／Ｄ変換器１の輻射ノイズ周波数とＤ／Ａ変換器２の輻射ノイズ周波数が完全に一致し、折り返しノイズはＤＣにのみに現れる。このため、Ｉｎ−ｂａｎｄへのノイズ重畳はＣＯＤＥＣ３の外部からの輻射のみとなる。
また、Ａ／Ｄ変換器１、Ｄ／Ａ変換器２が同期している場合、Ｄ／Ａ変換器２のジッタ生成部１４１と、Ａ／Ｄ変換器１のジッタ生成部１４１と、をパワーダウンすることができる。このような本実施形態によれば、ＣＯＤＥＣ３の消費電力を低減することが可能となる。
【００９３】
（効果）
図１８（ａ）、（ｂ）は、本実施形態の効果を説明するための図である。なお、図１８（ｂ）は、サンプル・ホールド部とともに、デジタル部にもジッタを加えたクロック信号を入力した例である。
図１８（ａ）は、従来技術のＣＯＤＥＣの特性を説明するための図である。また、図１８（ｂ）は、本実施形態のＣＯＤＥＣの特性を説明するための図である。図１８（ａ）、（ｂ）の縦軸ＴＨＤ＋Ｎは、ＣＯＤＥＣの出力信号のディストーション（２０Ｈｚ〜２０ｋＨｚにおける出力信号のシグナル部分とノイズの割合）を示している。また、図１８（ａ）、（ｂ）の横軸は、Ａ／Ｄ変換器のサンプリング周波数（サンプリング動作の周波数）とＤ／Ａ変換器のサンプリング周波数との周波数差を示している。
【００９４】
図１８（ａ）、（ｂ）を比較すると明らかなように、本実施形態のＣＯＤＥＣは、Ａ／Ｄ変換器とＤ／Ａ変換器とのサンプリング周波数が約±２５Ｈｚ程度の差を有する場合、従来技術よりも出力信号のディストーションが小さい。このような本実施形態は、Ａ／Ｄ変換器とＤ／Ａ変換器とが異なるサンプリングクロックで動作する非同期型のＣＯＤＥＣにおいて、出力信号のディストーションを従来技術よりも低減することができる。
【００９５】
また、本実施形態では、動作クロックに加えるジッタの周波数を４８ｋＨｚ〜３８４ｋＨｚとした。４８ｋＨｚ〜３８４ｋＨｚのジッタの周波数のいずれにおいても、本実施形態は、図１８（ｂ）に示した結果と同様に、出力信号のディストーションを従来技術よりも低減することができた。
また、本実施形態は、Ａ／Ｄ変換器とＤ／Ａ変換器とが同一のサンプリングクロックで動作する同期型のＣＯＤＥＣにおいて、Ａ／Ｄ変換器のジッタ生成部１４１と、Ｄ／Ａ変換器のジッタ生成部１４１と、がパワーダウンしているため、消費電力が低減されている。
【００９６】
なお、本発明のサンプリング回路は、以上説明したように、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＯＤＥＣとして構成されるものに限定されるものではなく、例えば、チャージポンプ等に利用することができる。
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００９７】
本発明は、Ａ／Ｄ変換器とＤ／Ａ変換器とを搭載したＣＯＤＥＣの他、Ｄ／Ａ変換、Ａ／Ｄ変換の機能を持った電子機器を搭載した機器全般に利用することができる。
【符号の説明】
【００９８】
１０１、１３１、１３３、１３５、１５１、１５３、１５６、１５７  スイッチ
１１１、１１２、１１３、１３２、１５２、１５４  キャパシタ
１２１、１３４、１５５  演算増幅器
１３０ａ、１５０ａ  コンテニアス部
１３０ｂ、１５０ｂ  サンプル・ホールド部
１３０ｃ  デジタル部
１３９、１５９  制御回路
１４０、１６０  サンプリング回路
１４１  ジッタ生成部
１４２、１６２  ジッタ選択部
１４３  クロック信号生成部
１５０ｃ    デジタル部
１３８、１５８  フィードバック経路
１７０  非同期動作検出回路
１７１  コントロール信号
１７２、１７３  カウンタ
１７４  ラッチ回路
１７５  パルス発生回路
１７６  判定器
８０３  メモリ
８０４  演算回路
【図１】
2013207695.tif 000003
【図２】
2013207695.tif 000004
【図３】
2013207695.tif 000005
【図４】
2013207695.tif 000006
【図５】
2013207695.tif 000007
【図６】
2013207695.tif 000008
【図７】
2013207695.tif 000009
【図８】
2013207695.tif 000010
【図９】
2013207695.tif 000011
【図１０】
2013207695.tif 000012
【図１１】
2013207695.tif 000013
【図１２】
2013207695.tif 000014
【図１３】
2013207695.tif 000015
【図１４】
2013207695.tif 000016
【図１５】
2013207695.tif 000017
【図１６】
2013207695.tif 000018
【図１７】
2013207695.tif 000019
【図１８】
2013207695.tif 000020