(57)【要約】【課題】本発明は、多結晶化したポリシリコン膜をアモルファス化させる際、スループットの向上、及びイオンソースの長寿命化を図ることの可能な半導体装置及びその製造方法を提供することを課題とする。【解決手段】第１のゲート電極４７にシリコン膜８７−２を含む周辺回路用トランジスタ６５を有し、シリコン膜８７−２中に、ゲルマニウムよりも大きい原子量で、かつシリコン膜８７−２中においてｐ型または中性となる原子と、ボロンと、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゲート電極にシリコン膜を含むトランジスタを有し、
前記シリコン膜中に、ゲルマニウムよりも大きい原子量で、かつ前記シリコン膜中においてｐ型または中性となる原子と、ボロンと、を含むことを特徴とする半導体装置。
【請求項２】
前記原子は、インジウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記原子は、キセノンであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記シリコン膜は、第１のポリシリコン膜と、該第１のポリシリコン膜上に積層された第２のポリシリコン膜と、を含むことを特徴とする請求項１ないし３のうち、いずれか1項に記載の半導体装置。
【請求項５】
前記第２のポリシリコン膜は、前記ボロン及び前記原子を含み、
前記第１のポリシリコン膜は、前記原子を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記トランジスタは、ｐ型トランジスタであることを特徴とする請求項１ないし５のうち、いずれか1項に記載の半導体装置。
【請求項７】
半導体基板上にメモリセル領域及び周辺回路領域を有する半導体装置であって，
前記周辺回路領域に位置する前記半導体基板上に配置された第１のポリシリコン膜、及び前記第１のポリシリコン膜上に配置され、かつボロン及びインジウムを含む第２のポリシリコン膜を含むゲート電極を有する周辺回路用トランジスタと，
前記メモリセル領域に配置され、前記半導体基板に埋め込まれた埋め込み型ゲート電極と、
前記埋め込み型ゲート電極の上方に配置され、前記第２のポリシリコン膜を含むビット線と、
を有することを特徴とする半導体装置。
【請求項８】
前記第１のポリシリコン膜は、前記インジウムを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板上にメモリセル領域及び周辺回路領域を有する半導体装置であって，
前記周辺回路領域に位置する前記半導体基板上に配置され、ゲルマニウムよりも大きい原子量で、かつポリシリコン膜中においてｐ型または中性となる原子及びボロンを含む第１のポリシリコン膜、及び前記第１のポリシリコン膜上に配置され、前記原子及びボロンを含む第２のポリシリコン膜を含むゲート電極を有する周辺回路用トランジスタと，
前記メモリセル領域に配置され、埋め込み型ゲート絶縁膜を介して、前記半導体基板に埋め込まれた埋め込み型ゲート電極と、
前記埋め込み型ゲート電極の上方に配置され、前記第２のポリシリコン膜を含むビット線と、
を有することを特徴とする半導体装置。
【請求項１０】
前記原子は、インジウムであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記原子は、キセノンであることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記周辺回路用トランジスタが、ｐ型トランジスタであることを特徴とする請求項７乃至１１のうち、いずれか１項に記載の半導体装置。
【請求項１３】
半導体基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜にインジウムを添加する工程と、
前記ポリシリコン膜にボロンを添加する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記インジウムを添加する工程では、イオン注入法により前記ポリシリコン膜に前記インジウムをドープし、
前記ボロンを添加する工程では、イオン注入法により前記ポリシリコン膜に前記ボロンをドープすることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記インジウムを添加する工程に替えて、前記ポリシリコン膜にキセノンを添加する工程を設けたことを特徴とする請求項１３に記載の半導体装置の製造方法
【請求項１６】
前記キセノンを添加する工程では、イオン注入法により前記ポリシリコン膜に前記キセノンをドープし、
前記ボロンを添加する工程では、イオン注入法により前記ポリシリコン膜に前記ボロンをドープすることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ポリシリコン膜を形成する工程では、前記半導体基板上に第１のポリシリコン膜を形成する工程と、
前記第１のポリシリコン膜上に第２のポリシリコン膜を形成する工程と、
を含むことを特徴とする請求項１３乃至１６のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１のポリシリコン膜を形成する工程と前記第２のポリシリコン膜を形成する工程との間に、前記半導体基板が加熱される工程を有し、
前記第２のポリシリコン膜を形成後の段階において、前記半導体基板が加熱された際の熱負荷により、前記第１のポリシリコン膜が多結晶化されていることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
メモリセル領域及び周辺回路領域を有する半導体基板の前記メモリセル領域に溝を形成する工程と、
前記溝内に、埋め込み型ゲート絶縁膜を介して、埋め込み型ゲート電極を形成する工程と、
前記周辺回路領域に位置する前記半導体基板上に第１のポリシリコン膜を形成する工程と、
前記メモリセル領域に位置する前記半導体基板上、及び前記周辺回路領域に形成された前記第１のポリシリコン膜上に、第２のポリシリコン膜を形成する工程と，
前記周辺回路領域に形成された前記第２のポリシリコン膜のうち、ｐ型トランジスタの形成領域に対応する部分にインジウムを添加する工程と、
前記第２のポリシリコン膜のうち、前記ｐ型トランジスタの形成領域に対応する部分にボロンを添加する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記インジウムを添加する工程では、イオン注入法により前記第２のポリシリコン膜を介して、前記インジウムが前記第１のポリシリコン膜に到達するように、前記インジウムをドープし、
前記ボロンを添加する工程では、イオン注入法により前記第２のポリシリコン膜に前記ボロンをドープすることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記インジウムを添加する工程に替えて、前記第２のポリシリコン膜にキセノンを添加する工程を設けたことを特徴とする請求項１９に記載の半導体装置の製造方法
【請求項２２】
前記キセノンを添加する工程では、イオン注入法により前記第２のポリシリコン膜を介して、前記キセノンが前記第１のポリシリコン膜に到達するように、前記キセノンをドープし、
前記ボロンを添加する工程では、イオン注入法により前記第２のポリシリコン膜に前記ボロンをドープすることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第１のポリシリコン膜を形成する工程と前記第２のポリシリコン膜を形成する工程との間に、前記半導体基板が加熱される工程を有しており、
前記第２のポリシリコン膜を形成後の段階において、前記半導体基板が加熱された際の熱負荷により、前記第１のポリシリコン膜が多結晶化されていることを特徴とする請求項１９乃至２２のうち、いずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタの高速化の要求に伴い、Ｐチャネルのｐ型トランジスタのゲート電極を構成するポリシリコン膜に、ボロン（Ｂ）をドープすることがおこなわれている。
ボロンは、拡散係数が大きく、ポリシリコン膜の外側に拡散しやすい。このため、トランジスタの特性を悪化させることがある。
【０００３】
この要因として、ポリシリコン膜の多結晶化が進むことが挙げられる。したがって、ポリシリコン膜の多結晶化の進行を抑制することで、トランジスタの特性の悪化を抑制可能となる。
【０００４】
特許文献１には、シリコン膜にゲルマニウム（Ｇｅ）イオンを注入することで、シリコン膜を非晶質化（アモルファス化）させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−３３７６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲルマニウムは、原子量が小さい。このため、ゲルマニウムを用いてシリコン膜を非晶質化させる場合、ドーズ量を多くする必要があり、スループットの低下や、イオンソースの短寿命化が懸念される。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、ゲート電極にシリコン膜を含むトランジスタを有し、前記シリコン膜中に、ゲルマニウムよりも大きい原子量で、かつ前記シリコン膜中においてｐ型または中性となる原子と、ボロンと、を含むことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の半導体装置によれば、ゲート電極にシリコン膜を含むトランジスタを有し、シリコン膜中に、ゲルマニウムよりも大きい原子量で、かつシリコン膜中においてｐ型または中性となる原子と、ボロンと、を含むことにより、例えば、該原子をシリコン膜にイオン注入する場合、ゲルマニウムを用いた場合よりも少ないドーズ量で、シリコン膜の多結晶化を抑制すること（言い換えれば、非晶質化（アモルファス化）させること）が可能となる。
【０００９】
これにより、ゲルマニウムを用いてシリコン膜をアモルファス化させる場合と比較して、スループットが向上できると共に、イオンソースの長寿命化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体装置のメモリセル部の概略構成を示す平面図である。
【図２】図１に示すメモリセル部のＡ−Ａ線方向の断面図である。
【図３】本発明の実施の形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置のメモリセル部を示す断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置の周辺回路部を示す断面図である。
【図１４】ゲルマニウムのドーズ量を３×１０１４ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を１ロット行うために必要な注入時間、及びインジウムのドーズ量を６×１０１３ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を１ロット行うために必要な注入時間を示す図である。
【図１５】ゲルマニウムのドーズ量を３×１０１４ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を行った際のイオンソースの寿命、及びインジウムのドーズ量を６×１０１３ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を行った際のイオンソースの寿命を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１２】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置のメモリセル部の概略構成を示す平面図である。図２は、図１に示すメモリセル部のＡ−Ａ線方向の断面図であり、図３は、本発明の実施の形態に係る半導体装置の周辺回路部の概略構成を示す断面図である。
図１は、主に、分離部１７、第１の活性領域２１、溝２５−１，２５−２、埋め込み型ゲート電極２９、ダミーゲート電極３２、ビットコンタクト３７、ビット線３９の位置関係を説明するための平面図である。
そこで、図１では、説明の便宜上、本実施の形態の半導体装置１０を構成する構成要素のうち、一部の構成要素のみを図示し、他の構成要素の図示を省略する。
【００１３】
また、図１において、Ｘ方向は分離部１７の延在方向、Ｙ方向はＸ方向と交差する埋め込み型ゲート電極２９及びダミーゲート電極３２の延在方向、Ｚ方向はＹ方向と交差するビット線３９の延在方向をそれぞれ示している。
図１〜図３では、本実施の形態の半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示する。
【００１４】
図１〜図３を参照するに、本実施の形態の半導体装置１０は、半導体基板１５のメモリセル領域Ｂに設けられたメモリセル部１１と、メモリセル領域Ｂの周囲に配置された周辺回路領域Ｃに設けられた周辺回路部１２と、を有する。
【００１５】
また、メモリセル部１１及び周辺回路部１２を構成する要素として半導体装置１０は、半導体基板１５と、ＰＡＤ酸化膜１６と、分離部１７（素子分離領域）と、Ｐｗｅｌｌ領域１８と、Ｎｗｅｌｌ領域１９と、第１の活性領域２１と、第２の活性領域２２と、第３の活性領域２３と、溝２５−１，２５−２と、第１の不純物拡散領域２６と、第２の不純物拡散領域２７と、埋め込み型ゲート絶縁膜２８と、埋め込み型ゲート電極２９と、セルトランジスタ３１（選択トランジスタ）と、ダミーゲート電極３２と、第１のライナー膜３３と、埋め込み絶縁膜３４と、ビットコン層間絶縁膜３６と、ビット線３９と、ゲート絶縁膜４３，４４と、第１のゲート電極４６と、第２のゲート電極４７（ゲート電極）と、キャップ絶縁膜５１と、第２のライナー膜５３と、サイドウォールスペーサ５４と、ＬＤＤ領域５６，５７と、オフセットスペーサ５９と、不純物拡散領域６２，６３と、周辺回路用トランジスタ６４，６５と、第３のライナー膜６７と、第１の層間絶縁膜６８と、容量コンタクトプラグ７１と、周辺コンタクトプラグ７２，７３と、容量コンタクトパッド７５と、第１の配線７７，７８と、第４のライナー膜８１と、第２の層間絶縁膜８２と、シリンダ孔８３と、キャッパシタ８４と、を有する。
【００１６】
半導体基板１５は、板状とされた基板であり、例えば、ｐ型の単結晶シリコン基板を用いることができる。半導体基板１５は、メモリセル領域Ｂと、周辺回路領域Ｃと、を有する。
なお、本実施の形態では、半導体基板１５としてｐ型の単結晶シリコン基板を用いた場合を、一例に挙げて以下の説明をする。
【００１７】
ＰＡＤ酸化膜１６は、後述する第１及び第２の不純物拡散領域２６，２７の上面２６ａ，２７ａ（半導体基板１５の主面１５ａ）に設けられている。
ＰＡＤ酸化膜１６は、周辺回路用トランジスタ６４（ｎ型トランジスタ）を構成するゲート絶縁膜４３、及び周辺回路用トランジスタ６５（ｐ型トランジスタ）を構成するゲート絶縁膜４４の母材となる膜である。
つまり、周辺回路領域Ｃに位置する半導体基板１５の主面１５ａに形成されたＰＡＤ酸化膜１６をパターニングすることで、ゲート絶縁膜４３，４４が形成される。
【００１８】
分離部１７は、メモリセル領域Ｂ及び周辺回路領域Ｃに位置する半導体基板１５の主面１５ａ側に内設されている。分離部１７は、Ｘ方向に延在しており、Ｙ方向に対して所定の間隔で複数配置されている。分離部１７は、Ｘ方向に延在する帯状の活性領域（Ｘ方向に配置された複数の活性領域２１が連結された活性領域）を区画している。
分離部１７は、半導体基板１５に設けられた素子分離用溝と、該素子分離用溝を埋め込む絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）等）と、を有する。また、分離部１７は、平坦な面とされた上面１７ａを有する。
【００１９】
Ｐｗｅｌｌ領域１８は、周辺回路領域Ｃに位置する半導体基板１５に内設されている。Ｐｗｅｌｌ領域１８の深さは、分離部１７の深さよりも深くなるよう構成されている。
Ｎｗｅｌｌ領域１９は、周辺回路領域Ｃに位置する半導体基板１５に内設されている。Ｎｗｅｌｌ領域１９の深さは、Ｐｗｅｌｌ領域１８の深さと等しくなるよう構成されている。
【００２０】
第１の活性領域２１は、分離部１７及びダミーゲート電極３２により区画された領域であり、メモリセル領域Ｂに配置されている。第１の活性領域２１は、セルトランジスタ３１が配置される領域であり、１つの第１の活性領域２１に対して２つのセルトランジスタ３１が設けられている。第１の活性領域２１の上面は、半導体基板１５の主面１５ａと一致している。
【００２１】
第２の活性領域２２は、分離部１７により区画された領域であり、周辺回路領域Ｃに設けられたＰｗｅｌｌ領域１８に配置されている。第２の活性領域２２の上面２２ａは、半導体基板１５の主面１５ａと一致している。第２の活性領域２２は、周辺回路用トランジスタ６４であるｎ型トランジスタが形成される領域である。
【００２２】
第３の活性領域２３は、分離部１７により区画された領域であり、周辺回路領域ＣのＮｗｅｌｌ領域１９に配置されている。第３の活性領域２３の上面２３ａは、半導体基板１５の主面１５ａと一致している。第３の活性領域２３は、周辺回路用トランジスタ６５であるｐ型トランジスタが形成される領域である。
【００２３】
溝２５−１は、Ｙ方向に延在しており、Ｙ方向に配列された複数の第１の活性領域２１、及び第１の活性領域２１間に位置する分離部１７を跨るように設けられている。溝２５−１は、１つの第１の活性領域２１に対して２つ設けられている。溝２５−１の深さは、分離部１７よりも浅くなるように構成されている。
溝２５−２は、溝２５−１と同様な構成とされたＹ方向に延在する溝であり、Ｙ方向に配置された複数の分離部１７を分断するように設けられている。溝２５−２は、分離部１７と共に、第１の活性領域２１を区画している。溝２５−２は、２つの溝２５−１を挟み込むように配置されている。
【００２４】
第１の不純物拡散領域２６は、２つの溝２５−１間に位置する第１の活性領域２１に設けられている。第１の不純物拡散領域２６の上面２６ａは、半導体基板１５の主面１５ａと一致している。第１の不純物拡散領域２６は、ソース／ドレイン領域として機能する領域である。第１の不純物拡散領域２６としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００２５】
第２の不純物拡散領域２７は、溝２５−１と溝２５−２との間に位置する第１の活性領域２１に設けられている。第２の不純物拡散領域２７の上面２７ａは、半導体基板１５の主面１５ａと一致している。第２の不純物拡散領域２７は、ソース／ドレイン領域として機能する領域である。第２の不純物拡散領域２７としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００２６】
埋め込み型ゲート絶縁膜２８は、溝２５−１，２５−２の内面を覆うように設けられている。埋め込み型ゲート絶縁膜２８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２７】
埋め込み型ゲート電極２９は、埋め込み型ゲート絶縁膜２８を介して、溝７５−１の下部を埋め込むように配置されている。埋め込み型ゲート電極２９は、埋め込み型ゲート絶縁膜２８を覆う第１の金属膜８５（例えば、窒化チタン膜（ＴｉＮ膜））と、埋め込み型ゲート絶縁膜２８及び第１の金属膜８５を介して、溝２５−１の下部を埋め込む第２の金属膜８６（例えば、タングステン膜（Ｗ膜））と、を有する。
【００２８】
セルトランジスタ３１は、溝２５−１、第１の不純物拡散領域２６、第２の不純物拡散領域２７、埋め込み型ゲート絶縁膜２８、及び埋め込み型ゲート電極２９を有した構成とされている。セルトランジスタ３１は、１つの第１の活性領域２１に対して２つ設けられている。
【００２９】
ダミーゲート電極３２は、埋め込み型ゲート絶縁膜２８を介して、溝７５−２の下部を埋め込むように配置されている。ダミーゲート電極３２は、埋め込み型ゲート電極２９と同様な構成とされている。つまり、ダミーゲート電極３２は、第１及び第２の金属膜８５，８６により構成されている。ダミーゲート電極３２には、逆バイアスが印加される。
【００３０】
第１のライナー膜３３は、埋め込み型ゲート絶縁膜２８及び埋め込み型ゲート電極２９が配置された溝２５−１の上部の内面（埋め込み型ゲート電極２９の上面を含む）、及び埋め込み型ゲート絶縁膜２８及びダミーゲート電極３２が配置された溝２５−２の上部の内面（ダミーゲート電極３２の上面を含む）を覆うように設けられている。
第１のライナー膜３３の厚さは、溝２５−１，２５−２の上部を埋め込まない厚さとされている。第１のライナー膜３３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３１】
埋め込み絶縁膜３４は、第１のライナー膜３３が配置された溝２５−１，２５−２の上部を埋め込むように設けられている。埋め込み絶縁膜３４の上面３４ａは、ＰＡＤ酸化膜１６の上面１６ａに対して面一とされている。
埋め込み絶縁膜３４としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等の塗布系酸化膜、或いは、これらを積層させた積層膜等を用いることができる。該塗布系酸化膜の原料としては、例えば、ポリシラザンを用いることができる。
【００３２】
ビットコン層間絶縁膜３６は、ＰＡＤ酸化膜１６の上面１６ａ、第１のライナー膜３３の上端、及び埋め込み絶縁膜３４の上面３４ａに設けられている。ビットコン層間絶縁膜３６は、第１の不純物拡散領域２６の上面２６ａを露出するビットコン開口部３６Ａを有する。ビットコン層間絶縁膜３６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００３３】
ビットコンタクト３７は、第１の不純物拡散領域２６の上面２６ａと接触するように、ビットコン開口部３６Ａに設けられている。これにより、ビットコンタクト３７は、第１の不純物拡散領域２６と電気的に接続されている。ビットコンタクト３７は、第２のポリシリコン膜８９−１により構成されている。
【００３４】
ビット線３９は、Ｚ方向に延在しており、Ｚ方向に配置された複数のビットコンタクト３７の上端と一体とされている。これにより、ビット線３９は、ビットコンタクト３７を介して、第１の不純物拡散領域２６と電気的に接続されている。ビット線３９は、Ｙ方向に所定の間隔で複数配列されている。
【００３５】
ビット線３９は、第２のポリシリコン膜８９−１と、第２のポリシリコン膜８９−１上に積層された金属膜９１と、を有する。第２のポリシリコン膜８９−１は、ｎ型不純物であるリン（Ｐ）を含むポリシリコン膜である。
金属膜９１としては、例えば、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、をこの順で積層させたＷ／ＷＮ積層膜を用いることができる。
【００３６】
ゲート絶縁膜４３は、第２の活性領域２２の上面２２ａに設けられている。ゲート絶縁膜４４は、第３の活性領域２３の上面２３ａに設けられている。
第１のゲート電極４６は、プレーナー型ゲート電極であり、ゲート絶縁膜４３上に設けられている。第１のゲート電極４６は、ゲート絶縁膜４３上に、シリコン膜８７−１と、金属膜９１とが順次積層された構成とされている。シリコン膜８７−１は、ｎ型不純物がドープされた第１のポリシリコン膜８８−１と、第２のポリシリコン膜８９−１と、が順次積層された構成とされている。
【００３７】
第２のゲート電極４７は、プレーナー型ゲート電極であり、ゲート絶縁膜４４上に設けられている。第２のゲート電極４７は、ゲート絶縁膜４４上に、シリコン膜８７−２と、金属膜９１とが順次積層された構成とされている。シリコン膜８７−２は、ｐ型不純物がドープされた第１のポリシリコン膜８８−２と、第２のポリシリコン膜８９−２と、が順次積層された構成とされている。
【００３８】
第２のポリシリコン膜８９−２の下層に配置された第１のポリシリコン膜８８−２は、ゲルマニウム（Ｇｅ）よりも大きい原子量で、かつシリコン膜（ポリシリコン膜）中においてｐ型または中性となる原子と、ボロン（Ｂ）とを含む。
【００３９】
第２のポリシリコン膜８９−２は、ゲルマニウム（Ｇｅ）よりも大きい原子量で、かつシリコン膜（ポリシリコン膜）中においてｐ型または中性となる原子と、ボロン（Ｂ）と、を含む。
ゲルマニウム（Ｇｅ）よりも大きい原子量で、かつシリコン膜（ポリシリコン膜）中においてｐ型または中性となる原子としては、例えば、インジウム（Ｉｎ）やキセノン（Ｘｅ）等を用いることができる。
【００４０】
このように、周辺回路用トランジスタ６５（ｐ型トランジスタ）の第２のゲート電極４７を構成するシリコン膜８７−２が、ゲルマニウム（Ｇｅ）よりも大きい原子量で、かつポリシリコン膜中においてｐ型または中性となる原子（例えば、インジウムやキセノン）及びボロンを含む第２のポリシリコン膜８９−２と、第２のポリシリコン膜８９−２の下層に配置され、かつ該原子を含む第１のポリシリコン膜８８−２と、を含むことにより、ゲルマニウムよりも少ないドーズ量の該原子により、第１のポリシリコン膜８８−２をアモルファス化させることが可能となる。
これにより、ゲルマニウムを用いて第１のポリシリコン膜８８−２をアモルファス化させる場合と比較して、スループットが向上できると共に、イオンソースの長寿命化を図ることができる。
【００４１】
また、上記原子としてインジウムを用いる場合、インジウムは、シリコン中においてｐ型不純物として機能するため、同じ導電型であるｐ型トランジスタ（本実施の形態の場合、周辺回路用トランジスタ６５）の第２のゲート電極４７を構成するポリシリコン膜（本実施の形態の場合、第２のポリシリコン膜８９−２の母材となる図１０Ｂに示す不純物がドープされていない第２のポリシリコン膜１０９）に添加できる。
【００４２】
キャップ絶縁膜５１は、ビット線３９の上面、第１のゲート電極４６の上面、及び第２のゲート電極４７の上面を覆うように設けられている。
キャップ絶縁膜５１は、ドライエッチングにより、ビット線３９、第１のゲート電極４６、及び第２のゲート電極４７の母材となる第１のポリシリコン膜８８−１，８８−２、第２のポリシリコン膜８９−１，８９−２、及び金属膜９１をパターニングする際のエッチング用マスクとして機能する。キャップ絶縁膜５１としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４３】
第２のライナー膜５３は、ビット線３９の側壁、及びビット線３９上に配置されたキャップ５１を覆うように、ビットコン層間絶縁膜３６上に設けられている。第２のライナー膜５３は、ビット線３９の側壁を保護する機能を有する。
第２のライナー膜５３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４４】
サイドウォールスペーサ５４は、ゲート絶縁膜４３，４４の側壁と、第１及び第２のゲート電極４６，４７の側壁と、第１及び第２のゲート電極４６，４７上に配置されたキャップ絶縁膜５１の側壁に設けられている。
サイドウォールスペーサ５４は、周辺回路領域Ｃに成膜された第２のライナー膜５３の母材となるシリコン窒化膜（ＳｉＮ膜）をエッチバックすることで形成される。よって、サイドウォールスペーサ５４を構成する絶縁膜としては、第２のライナー膜５３を構成する絶縁膜と同じ種類の膜を用いる。
【００４５】
ＬＤＤ領域５６は、第１のゲート電極４６を挟み込むように、サイドウォールスペーサ５４の近傍に位置する第２の活性領域２２に設けられている。ＬＤＤ領域５６の上面５６ａは、半導体基板１５の主面１５ａと一致している。ＬＤＤ領域５６としては、低濃度のｎ型不純物拡散領域を用いることができる。
ＬＤＤ領域５７は、第２のゲート電極４７を挟み込むように、サイドウォールスペーサ５４の近傍に位置する第３の活性領域２３に設けられている。ＬＤＤ領域５７の上面５７ａは、半導体基板１５の主面１５ａと一致している。ＬＤＤ領域５７としては、低濃度のｐ型不純物拡散領域を用いることができる。
【００４６】
オフセットスペーサ５９は、サイドウォールスペーサ５４の側壁に設けられている。オフセットスペーサ５９は、ＬＤＤ領域５６の上面５６ａまたはＬＤＤ領域５７の上面５７ａと接触している。オフセットスペーサ５９の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４７】
不純物拡散領域６２は、第２の活性領域２２を区画する分離部１７とオフセットスペーサ５９との間に位置する第２の活性領域２２に設けられている。不純物拡散領域６２の上面６２ａは、半導体基板１５の主面１５ａと一致している。
不純物拡散領域６２は、ＬＤＤ領域５６と接触すると共に、第１のゲート電極４６を挟み込むように配置されている。不純物拡散領域６２としては、高濃度のｎ型不純物拡散領域を用いる。
【００４８】
不純物拡散領域６３は、第２の活性領域２２を区画する分離部１７とオフセットスペーサ５９との間に位置する第２の活性領域２２に設けられている。不純物拡散領域６３の上面６３ａは、半導体基板１５の主面１５ａに対して面一とされている。
不純物拡散領域６３は、ＬＤＤ領域５７と接触すると共に、第２のゲート電極４７を挟み込むように配置されている。不純物拡散領域６３としては、高濃度のｎ型不純物拡散領域を用いる。
【００４９】
周辺回路用トランジスタ６４は、ｎ型トランジスタであり、第２の活性領域２２に設けられている。周辺回路用トランジスタ６４は、ゲート絶縁膜４３、第１のゲート電極４６、一対のＬＤＤ領域５６、及び一対の不純物拡散領域６２を有した構成とされている。
周辺回路用トランジスタ６５は、ｐ型トランジスタであり、第３の活性領域２３に設けられている。周辺回路用トランジスタ６５は、ゲート絶縁膜４４、第２のゲート電極４７、一対のＬＤＤ領域５７、及び一対の不純物拡散領域６３を有した構成とされている。
【００５０】
第３のライナー膜６７は、第２のライナー膜５３の表面、分離部１７の上面１７ａ、周辺回路領域Ｃに形成されたキャップ絶縁膜５１の上面、及びオフセットスペーサ５９を覆うように設けられている。第３のライナー膜６７としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００５１】
第１の層間絶縁膜６８は、ビット線３９間、及び周辺回路用トランジスタ６４，６５間のスペースを埋め込むように配置されている。第１の層間絶縁膜６８の上面６８ａは、ビット線３９の上方に配置された第３のライナー膜６７の上面６７ａに対して面一とされている。
第１の層間絶縁膜６８としては、例えば、原料にポリシラザンを用いた塗布系酸化膜を用いることができる。
【００５２】
容量コンタクトプラグ７１は、第２の不純物拡散領域２７上に位置するＰＡＤ酸化膜１６、ビットコン層間絶縁膜３６、第２のライナー膜５３、第３のライナー膜６７、及び第１の層間絶縁膜６８を貫通するように配置されている。
容量コンタクトプラグ７１の下端は、第２の不純物拡散領域２７の上面２７ａと接触している。これにより、容量コンタクトプラグ７１は、第２の不純物拡散領域２７と電気的に接続されている。
【００５３】
周辺コンタクトプラグ７２は、不純物拡散領域６２上に位置する第３のライナー膜６７及び第１の層間絶縁膜６８を貫通するように配置されている。周辺コンタクトプラグ７２の下端は、不純物拡散領域６２の上面６２ａと接触している。
これにより、周辺コンタクトプラグ７２は、不純物拡散領域６２と電気的に接続されている。
【００５４】
周辺コンタクトプラグ７３は、不純物拡散領域６３上に位置する第３のライナー膜６７及び第１の層間絶縁膜６８を貫通するように配置されている。周辺コンタクトプラグ７３の下端は、不純物拡散領域６３の上面６３ａと接触している。
これにより、周辺コンタクトプラグ７３は、不純物拡散領域６３と電気的に接続されている。
【００５５】
容量コンタクトパッド７５は、容量コンタクトプラグ７１の上端面７１ａと接触するように、第１の層間絶縁膜６８の上面６８ａに複数設けられている。容量コンタクトパッド７５は、所定の方向に対して互い違いとなるように所定の間隔で配置されている。
容量コンタクトパッド７５は、１つの容量コンタクトプラグ７１に対して１つ設けられている。容量コンタクトパッド７５の材料としては、例えば、タングステンを用いることができる。
【００５６】
第１の配線７７は、周辺コンタクトプラグ７２の上端と接続されるように、第１の層間絶縁膜６８の上面６８ａに配置されている。これにより、第１の配線７７は、周辺コンタクトプラグ７２を介して、不純物拡散領域６２と電気的に接続されている。
第１の配線７８は、周辺コンタクトプラグ７３の上端と接続されるように、第１の層間絶縁膜６８の上面６８ａに配置されている。これにより、第１の配線７８は、周辺コンタクトプラグ７３を介して、不純物拡散領域６３と電気的に接続されている。
【００５７】
第４のライナー膜８１は、容量コンタクトパッド７５及び第１の配線７７，７８を覆うように、第１の層間絶縁膜６８から露出された第３のライナー膜６７、及び第１の層間絶縁膜６８の上面６８ａに設けられている。第４のライナー膜８１としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
第２の層間絶縁膜８２は、第４のライナー膜８１の上面を覆うように設けられている。第２の層間絶縁膜８２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００５８】
シリンダ孔８３は、容量コンタクトパッド７５上に位置する第４のライナー膜８１及び第２の層間絶縁膜８２を貫通するように設けられている。これにより、シリンダ孔８３は、容量コンタクトパッド７５の上面を露出している。
【００５９】
キャパシタ８４は、下部電極９５と、容量絶縁膜９６と、上部電極９７と、を有する。下部電極９５は、シリンダ孔８３の内面を覆うように設けられている。これにより、下部電極９５は、シリンダ孔８３が露出する容量コンタクトパッド７５の上面と接続される。
容量絶縁膜９６は、下部電極９５の表面を覆うように設けられている。上部電極９７は、容量絶縁膜９６の表面に設けられており、下部電極９５及び容量絶縁膜９６を介して、シリンダ孔８３を埋め込むように配置されている。
【００６０】
なお、図２及び図３には図示していないが、図２及び図３に示す構造体上に、複数の上部電極９７と接続されたプレート電極、該プレート電極を覆う第３の層間絶縁膜、第３の層間絶縁膜を貫通し、下端がプレート電極と接続された第１のビアプラグ、第３の層間絶縁膜を貫通し、第１の配線７７，７８のどちらか一方と接続された第２のビアプラグ、第３の層間絶縁膜上に配置され、第２のビアプラグと接続された第２の配線等を設けて、本実施の形態の半導体装置１０を構成してもよい。
【００６１】
本実施の形態の半導体装置によれば、このように、周辺回路用トランジスタ６５（ｐ型トランジスタ）の第２のゲート電極４７を構成するシリコン膜８７−２が、ゲルマニウム（Ｇｅ）よりも大きい原子量で、かつポリシリコン膜中においてｐ型または中性となる原子（例えば、インジウムやキセノン）及びボロンを含む第２のポリシリコン膜８９−２と、第２のポリシリコン膜８９−２の下層に配置され、かつ該原子を含む第１のポリシリコン膜８８−２と、を含むことにより、ゲルマニウムよりも少ないドーズ量の該原子により、第１のポリシリコン膜８８−２をアモルファス化させることが可能となる。
これにより、ゲルマニウムを用いて第１のポリシリコン膜８８−２をアモルファス化させる場合と比較して、スループットが向上できると共に、イオンソースの長寿命化を図ることができる。
【００６２】
また、上記原子としてインジウムを用いる場合、インジウムは、シリコン中においてｐ型不純物として機能するため、同じ導電型であるｐ型トランジスタ（本実施の形態の場合、周辺回路用トランジスタ６５）の第２のゲート電極４７を構成するポリシリコン膜（本実施の形態の場合、第２のポリシリコン膜８９−２の母材となる図１０Ｂに示す不純物がドープされていない第２のポリシリコン膜１０９）に添加できる。
【００６３】
図４〜図１３は、本発明の本実施の形態に係る半導体装置の製造工程を示す断面図である。
図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、及び図１３Ａは、製造途中の半導体装置１０のメモリセル部１１を示す断面図であり、図２に示すメモリセル部１１の切断面に対応している。
図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、及び図１３Ｂは、製造途中の半導体装置１０の周辺回路部１２を示す断面図であり、図３に示す周辺回路部１２の切断面に対応している。
図４〜図１３において、本実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。
【００６４】
図４〜図１３を参照して、本実施の形態の半導体装置１０の製造方法について説明する。
始めに、図４Ａ及び図４Ｂに示す工程では、メモリセル領域Ｂ及び周辺回路領域Ｃを有する半導体基板１５としてｐ型の単結晶シリコン基板を準備し、次いで、半導体基板１５の主面１５ａを覆うＰＡＤ酸化膜１６を形成する。次いで、周知の手法により、半導体基板１５の主面１５ａにＰｗｅｌｌ領域１８、Ｎｗｅｌｌ領域１９、及び分離部１７を形成する。
このとき、分離部１７は、その上面１７ａがＰＡＤ酸化膜１６の上面１６ａに対して面一となるように形成する。また、Ｐｗｅｌｌ領域１８及びＮｗｅｌｌ領域１９は、その上面１８ａ,１９ａが半導体基板１５の主面１５ａと一致するように形成する。
【００６５】
これにより、メモリセル領域Ｂには、図１に示す第１の活性領域２１がＸ方向に対して複数連結され、かつ上面１０１ａが半導体基板１５の主面１５ａと一致する活性領域１０１が形成される。
また、周辺回路領域Ｃには、分離部１７により区画され、かつＰｗｅｌｌ領域１８に配置された第２の活性領域２２と、分離部１７により区画され、かつＮｗｅｌｌ領域１９に配置された第３の活性領域２３と、が形成される。
第２の活性領域２２の上面２２ａは、Ｐｗｅｌｌ領域１８の上面１８ａと一致しており、第３の活性領域２３の上面２３ａは、Ｎｗｅｌｌ領域１９の上面１９ａと一致している。
【００６６】
次いで、レジストマスク（図示せず）を介して、活性領域１０１にｎ型不純物を選択的にイオン注入することで、活性領域１０１の上面１０１ａ側に不純物拡散層１０３を形成する。該レジストマスクは、不純物拡散層１０３を形成後に除去する。
不純物拡散層１０３は、図２に示す第１及び第２の不純物拡散領域２６，２７の母材となる層である。
【００６７】
次いで、周知の手法により、周辺回路領域Ｃに位置する分離部１７の上面１７ａ、及び周辺回路領域Ｃに位置するＰＡＤ酸化膜１６の上面１６ａを覆う第１のポリシリコン膜８８（不純物がドープされていないポリシリコン膜）を形成する。
具体的には、メモリセル領域Ｂ及び周辺回路領域Ｃを覆うように第１のポリシリコン膜８８を形成した後、フォトリソグラフィ技術及びドライエッチング技術により、メモリセル領域Ｂに形成された第１のポリシリコン膜８８を選択的に除去することで、周辺回路領域Ｃのみに第１のポリシリコン膜８８を残存させる。
第１のポリシリコン膜８８は、図３に示す第１のポリシリコン膜８８−１，８８−２の母材となる膜であり、この段階では、アモルファス化されている（言い換えれば、非晶質状態とされている）。
【００６８】
次いで、メモリセル領域Ｂに位置するＰＡＤ酸化膜１６の上面１６ａ、及び周辺回路領域Ｃに形成された第１のポリシリコン膜８８を覆うシリコン窒化膜１０５を形成する。
具体的には、シリコン窒化膜１０５は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
【００６９】
次いで、図５Ａ及び図５Ｂに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、メモリセル領域Ｂに形成されたシリコン窒化膜１０５をパターニングすることで、開口溝１０５Ａ，１０５Ｂを一括形成する。
このとき、開口溝１０５Ａは、溝２５−１の形成領域に対応するＰＡＤ酸化膜１６を露出するように形成する。また、開口溝１０５Ｂは、溝２５−２の形成領域に対応するＰＡＤ酸化膜１６を露出するように形成する。
【００７０】
次いで、開口溝１０５Ａ，１０５Ｂを有したシリコン窒化膜１０５をマスクとするドライエッチングにより、開口溝１０５Ａ，１０５Ｂの下方に位置するＰＡＤ酸化膜１６及び半導体基板１５をエッチングすることで、開口溝１０５Ａの下方に配置された溝２５−１と、開口溝１０５Ｂの下方に配置された溝２５−２と、を一括形成する。
このとき、１つの活性領域２１に対して、分離部１７よりも深さの浅い溝２５−１を２つ形成し、２つの溝２５−１を挟み込むように、分離部１７よりも深さの浅い溝２５−２を形成する。
【００７１】
これにより、溝２５−２が図４Ａに示す活性領域１０１を分割することで、メモリセル領域Ｂに複数の第１の活性領域２１が形成される。
また、２つの溝２５−１間には、不純物拡散層１０３が分離されることで、上面２６ａが半導体基板１５の主面１５ａと一致する第１の不純物拡散領域２６が形成され、溝２５−１，２５−２間には、不純物拡散層１０３が分離されることで、上面２７ａが半導体基板１５の主面１５ａと一致する第２の不純物拡散領域２７が形成される。
【００７２】
次いで、周知の手法により、溝２５−１，２５−２の内面を覆う埋め込み型ゲート絶縁膜２８を形成する。具体的には、例えば、熱酸化法（半導体基板１５が加熱される工程）により、埋め込み型ゲート絶縁膜２８として単層のシリコン酸化膜（ＳｉＯ２膜）を形成する。このとき、半導体基板１５が加熱された際の熱負荷により、第１のポリシリコン膜８８が多結晶化する。
【００７３】
なお、埋め込み型ゲート絶縁膜２８として、例えば、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を形成してもよい。
【００７４】
次いで、図６Ａ及び図６Ｂに示す工程では、周知の手法により、埋め込み型ゲート絶縁膜２８が形成された溝２５−１，２５−２内を埋め込むように、第１の金属膜８５（例えば、窒化タングステン膜（ＴｉＮ膜））と、第２の金属膜８６（例えば、タングステン膜（Ｗ膜））と、を順次成膜する。
【００７５】
次いで、第１及び第２の金属膜８５，８６をエッチバックして、溝２５−１，２５−２の下部のみに第１及び第２の金属膜８５，８６を残存させることで、溝２５−１の下部に配置され、第１及び第２の金属膜８５，８６よりなる埋め込み型ゲート電極２９と、溝２５−２の下部に配置され、第１及び第２の金属膜８５，８６よりなるダミーゲート電極３２と、を一括形成する。
【００７６】
これにより、溝２５−１、第１の不純物拡散領域２６、第２の不純物拡散領域２７、埋め込み型ゲート絶縁膜２８、及び埋め込み型ゲート電極２９を有したセルトランジスタ３１が、１つの第１の活性領域２１に対して２つ形成される。
【００７７】
次いで、周知の手法により、溝２５−１，２５−２の上部の内面（埋め込み型ゲート電極２９の上面、及びダミーゲート電極３２の上面も含む）、メモリセル領域Ｂに形成されたＰＡＤ酸化膜１６の上面１６ａ、及び周辺回路領域Ｃに形成されたシリコン窒化膜１０５の上面を覆う第１のライナー膜３３（例えば、シリコン窒化膜（ＳｉＮ膜））を形成する。
【００７８】
次いで、図７Ａ及び図７Ｂに示す工程では、第１のライナー膜３３の表面に、溝２５−１，２５−２の上部を埋め込む厚さで、埋め込み絶縁膜３４を成膜する。この段階では、埋め込み絶縁膜３４は、溝２５−１，２５−２の上部以外の部分にも形成されている。
埋め込み絶縁膜３４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）やポリシラザンを原料とする塗布系酸化膜、或いはこれらの積層膜等を用いることができる。埋め込み絶縁膜３４としてシリコン酸化膜（ＳｉＯ２膜）を用いる場合、シリコン酸化膜（ＳｉＯ２膜）は、例えば、ＣＶＤ法により形成できる。
【００７９】
また、埋め込み絶縁膜３４としてポリシラザンを原料とする塗布系酸化膜を用いた場合、塗布系酸化膜を塗布後に、高温の水蒸気雰囲気中でアニール処理（半導体基板１５が加熱される工程）を行うことで、塗布系酸化膜が固体の膜となるように改質する。
このとき、半導体基板１５が加熱された際の熱負荷により、第１のポリシリコン膜８８の多結晶化がさらに進行する。
【００８０】
次いで、図８Ａ及び図８Ｂに示す工程では、ＣＭＰ法により、図７Ａ及び図７Ｂに示す第１のライナー膜３３が露出するまで、図７Ａ及び図７Ｂに示す構造体に形成された絶縁膜１０７を研磨する。
次いで、シリコン窒化膜（ＳｉＮ膜）を選択的にエッチングする条件を用いたドライエッチングにより、図７Ａ及び図７Ｂに示す第１及び第２の不純物拡散領域２６，２７の上方に形成された第１のライナー膜３３、周辺回路領域Ｃに形成された第１のライナー膜３３、周辺回路領域Ｃに形成されたシリコン窒化膜１０５、及び溝２５−１，２５−２の上端側に位置する絶縁膜１０７の一部を除去する。
【００８１】
これにより、メモリセル領域Ｂでは、第１のライナー膜３３を介して、溝２５−１，２５−２の上部を埋め込み、かつ上面３４ａがＰＡＤ酸化膜１６の上面１６ａに対して面一とされた埋め込み絶縁膜３４が形成される。また、周辺回路領域Ｃでは、多結晶化した第１のポリシリコン膜８８の上面８８ａが露出される。
【００８２】
次いで、周知の手法により、メモリセル領域Ｂに形成されたＰＡＤ酸化膜１６の上面１６ａ、メモリセル領域Ｂに形成された分離部１７の上面１７ａ（図示せず）、及び埋め込み絶縁膜３４の上面３４ａを覆うビットコン層間絶縁膜３６（例えば、シリコン酸化膜（ＳｉＯ２膜））を形成する。
この段階において、周辺回路領域Ｃでは、多結晶化した第１のポリシリコン膜８８の上面８８ａが露出されている。
【００８３】
次いで、図９Ａ及び図９Ｂに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、第１の不純物拡散領域２６の上面２６ａの上方に配置されたＰＡＤ酸化膜１６及びビットコン層間絶縁膜３６をエッチングすることで、第１の不純物拡散領域２６の上面２６ａを露出するビットコン開口部３６Ａを形成する。
このとき、ビットコン開口部３６Ａの開口径の大きさによっては、図９Ａ及び図９Ｂに示すように、第１の不純物拡散領域２６の周囲に位置する埋め込み型ゲート絶縁膜２８、第１のライナー膜３３、及び埋め込み絶縁膜３４の一部がエッチングされる。
【００８４】
次いで、ビットコン層間絶縁膜３６の上面、及び第１のポリシリコン膜８８の上面８８ａを覆うと共に、ビットコン開口部３６Ａを埋め込むように、第２のポリシリコン膜１０９を形成する。
第２のポリシリコン膜１０９は、不純物がドープされていない膜であり、図２及び図３に示す不純物がドープされた第２のポリシリコン膜８９−１，８９−２の母材となる膜である。
この段階において、第２のポリシリコン膜１０９は、熱負荷を受けていないため、非晶質状態（言い換えれば、アモルファス状態）とされている。
【００８５】
次いで、フォトリソグラフィ技術により、ｐ型トランジスタ領域Ｄ（図３に示す周辺回路用トランジスタ６５（ｐ型トランジスタ）が形成される領域）に対応する第２のポリシリコン膜１０９上にレジストマスク１１２を形成する。
次いで、イオン注入法により、レジストマスク１１２から露出された第２のポリシリコン膜１０９に、ｎ型不純物であるリン（Ｐ）をドープする。
【００８６】
これにより、ｎ型トランジスタ領域Ｅ（図３に示す周辺回路用トランジスタ６４（ｎ型トランジスタ）が形成される領域）及びメモリセル領域Ｂに、第２のポリシリコン膜８９−１（言い換えれば、リンを含む第２のポリシリコン膜１０９）が形成されると共に、ｎ型トランジスタ領域Ｅに第１のポリシリコン膜８８−１（ｎ型不純物がドープされた第１のポリシリコン膜８８）が形成される。
【００８７】
なお、リンをドープする前の段階において、ｎ型トランジスタ領域Ｅに形成された第１のポリシリコン膜８８は多結晶化されているが、リンの原子量が大きいため、第１のポリシリコン膜８８をリンが突き抜けることはない。
【００８８】
なお、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９上には、レジストマスク１１２が形成されているため、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９には、リンはドープされない。
【００８９】
次いで、図１０Ａ及び図１０Ｂに示す工程では、図９Ｂに示すレジストマスク１１２を除去することで、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９の上面を露出させる。
次いで、フォトリソグラフィ技術により、メモリセル領域Ｂ及びｎ型トランジスタ領域Ｅに形成された第２のポリシリコン膜８９−１の上面を覆うレジストマスク１１３を形成する。この段階において、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９の上面は、レジストマスク１１３から露出されている。
【００９０】
次いで、イオン注入法により、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９に、ゲルマニウムよりも大きい原子量で、かつ第２のポリシリコン膜１０９中においてｐ型または中性となる原子をドープする。
【００９１】
このとき、第２のポリシリコン膜１０９を介して、ｐ型トランジスタ領域Ｄに形成され、かつ多結晶化した第１のポリシリコン膜８８に該原子がドープされることで、第１のポリシリコン膜８８を多結晶状態からアモルファス状態（非晶質状態）に変化させる。この段階において、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９及び第１のポリシリコン膜８８は、共にアモルファス状態となる。
【００９２】
ゲルマニウムよりも大きい原子量で、かつ第２のポリシリコン膜１０９中においてｐ型となる原子としては、例えば、ゲルマニウムよりも質量が大きいインジウム（Ｉｎ）を用いることができる。また、ゲルマニウムよりも大きい原子量で、かつ第２のポリシリコン膜１０９中において中性となる原子としては、例えば、キセノン（Ｘｅ）を用いることができる。
【００９３】
上記原子としてインジウムを用いた場合、注入エネルギーとしては、例えば、５〜６０ＫｅＶの範囲内を用いることができ、２５ＫｅＶが好ましい。この場合、ドーズ量は、５×１０１３〜１×１０１６ａｔｍｏｓ／ｃｍ２の範囲内を用いることができ、６×１０１３ａｔｍｏｓ／ｃｍ２が好ましい。
ところで、従来から使用されているゲルマニウム（Ｇｅ）をイオン注入して第１のポリシリコン膜８８を再アモルファス化させる際に必要なドーズ量は、３×１０１４ａｔｍｏｓ／ｃｍ２である。
【００９４】
したがって、第１のポリシリコン膜８８を再アモルファス化させる際のイオン種としてゲルマニウムに替えてインジウムを用いることで、従来（ゲルマニウムを用いた場合）と比較して、ドーズ量を大幅に削減できる。
【００９５】
図１４は、ゲルマニウムのドーズ量を３×１０１４ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を１ロット行うために必要な注入時間、及びインジウムのドーズ量を６×１０１３ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を１ロット行うために必要な注入時間を示す図である。
図１５は、ゲルマニウムのドーズ量を３×１０１４ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を行った際のイオンソースの寿命、及びインジウムのドーズ量を６×１０１３ａｔｍｏｓ／ｃｍ２として第１のポリシリコン膜を再アモルファス化する処理を行った際のイオンソースの寿命を示す図である。
【００９６】
図１４及び図１５に示すように、第１のポリシリコン膜８８を再アモルファス化させる際に必要なドーズ量を従来よりも大幅に削減可能となることにより、１ロットの処理に要するインジウムの注入時間を、ゲルマニウム（従来）を用いた場合の注入時間の１／５に削減できる。また、この場合、インジウムを用いた場合のイオンソースの寿命は、ゲルマニウムを用いた場合の２倍にすることができる。
【００９７】
つまり、ゲルマニウム（従来）に替えてインジウムを用いて第１のポリシリコン膜８８を再アモルファス化させることにより、ゲルマニウムを用いた場合を比較して、ドーズ量を大幅に削減できると共に、注入処理時間を短くでき、さらにイオンソースの長寿命化を図ることができる。
【００９８】
なお、インジウムに替えてキセノンを用いて第１のポリシリコン膜８８を再アモルファス化させた場合、インジウムを用いた場合と同様な効果を得ることができる。
【００９９】
次いで、イオン注入法により、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９にｐ型不純物であるボロン（Ｂ）をドープする。このとき、第１のポリシリコン膜８８にもボロンがドープされる。
これにより、ｐ型トランジスタ領域Ｄに、ゲルマニウムよりも大きい原子量で、かつ第２のポリシリコン膜１０９中においてｐ型または中性となる原子、及びボロンが注入された第２のポリシリコン膜１０９よりなる第２のポリシリコン膜８９−２（言い換えれば、ｐ型のポリシリコン膜）と、第１のポリシリコン膜８８−２（該原子及びボロンがドープされた第１のポリシリコン膜８８）と、を形成する。
【０１００】
先に説明したように、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９にｐ型不純物であるボロン（Ｂ）をドープ前の段階において、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９及び第１のポリシリコン膜８８は、共にアモルファス化されている。
このため、ｐ型トランジスタ領域Ｄに形成された第２のポリシリコン膜１０９にｐ型不純物であるボロン（Ｂ）をドープした際に、アモルファス化した第１のポリシリコン膜８８により、ボロンが突き抜けることを防止できる。
【０１０１】
次いで、図１１Ａ及び図１１Ｂに示す工程では、周知の手法により、図１０Ａ及び図１０Ｂに示すレジストマスク１１３を除去する。
次いで、周知の手法（例えば、ＣＶＤ法）により、図１０Ａ及び図１０Ｂに示す構造体に形成された第２のポリシリコン膜８９−１，８９−２の上面を覆う金属膜９１（例えば、ＷＮ膜と、Ｗ膜とを順次積層したＷ／ＷＮ積層膜）を形成する。
次いで、金属膜９１の上面を覆うシリコン窒化膜１１５を形成する。シリコン窒化膜１１５は、パターニングされることで、キャップ絶縁膜５１となる膜である。
【０１０２】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜１１５をパターニングすることで、メモリセル領域Ｂ及び周辺回路領域Ｃにキャップ絶縁膜５１を形成する。
次いで、キャップ絶縁膜５１をマスクとするドライエッチングにより、第１のポリシリコン膜８８−１，８８−２、第２のポリシリコン膜８９−１，８９−２、及び金属膜９１をパターニングする。
【０１０３】
これにより、第１の不純物拡散領域２６の上面２６ａに配置され、第２のポリシリコン膜８９−１よりなるビットコンタクト３７と、第２のポリシリコン膜８９−１及び金属膜９１よりなり、ビットコンタクト３７の上端と一体とされたビット線３９と、ＰＡＤ酸化膜１６を介して、第２の活性領域２２上に配置され、第１のポリシリコン膜８８−１、第２のポリシリコン膜８９−１、及び金属膜９１よりなる第１のゲート電極４６と、ＰＡＤ酸化膜１６を介して、第３の活性領域２３上に配置され、第１のポリシリコン膜８８−２、第２のポリシリコン膜８９−２、及び金属膜９１よりなる第２のゲート電極４７と、を一括形成する。
【０１０４】
次いで、図１２Ａ及び図１２Ｂに示す工程では、周辺回路領域Ｃに形成されたキャップ絶縁膜５１をマスクとするドライエッチングにより、第２及び第３の活性領域２２，２３に形成されたＰＡＤ酸化膜１６（図１１Ｂ参照）をパターニングすることで、第１のゲート電極４６と第２の活性領域２２との間に配置されたゲート絶縁膜４３と、第２のゲート電極４７と第３の活性領域２３との間に配置されたゲート絶縁膜４４と、を一括形成する。
【０１０５】
次いで、周知の手法により、ビットコン層間絶縁膜３６の表面、分離部１７の上面１７ａ、ゲート絶縁膜４３から露出された第２の活性領域２２の上面２２ａ、ゲート絶縁膜４４から露出された第３の活性領域２３の上面２３ａ、ビット線３９の側壁、第１のゲート電極４６の側壁、第２のゲート電極４７の側壁、及びキャップ絶縁膜５１を覆う第２のライナー膜５３（例えば、シリコン窒化膜（ＳｉＮ膜））を成膜する。
この段階では、メモリセル領域Ｂ及び周辺回路領域Ｃに、第２のライナー膜５３が存在している。
【０１０６】
次いで、メモリセル領域Ｂをレジストマスク（図示せず）で覆い、次いで、周辺回路領域Ｃに形成された第２のライナー膜５３をエッチバックすることで、周辺回路領域Ｃに形成されたキャップ絶縁膜５１、第１のゲート電極４６の側壁、及び第２のゲート電極４７の側壁を覆うサイドウォールスペーサ５４を形成する。
つまり、周辺回路領域Ｃに形成された第２のライナー膜５３は、サイドウォールスペーサ５４の母材となる。
その後（サイドウォールスペーサ５４を形成後）に、上記レジストマスクを除去する。
【０１０７】
次いで、周知の手法により、第２の活性領域２２に対して低濃度のｎ型不純物をイオン注入することで、第１のゲート電極４６を挟み込み、かつ上面５６ａが半導体基板１５の主面１５ａと一致する一対のＬＤＤ領域５６（低濃度ｎ型不純物拡散領域）を形成する。
次いで、周知の手法により、第３の活性領域２３に対して低濃度のｐ型不純物をイオン注入することで、第２のゲート電極４７を挟み込み、かつ上面５７ａが半導体基板１５の主面１５ａと一致する一対のＬＤＤ領域５７（低濃度ｐ型不純物拡散領域）を形成する。
【０１０８】
次いで、周知の手法により、サイドウォールスペーサ５４の側壁を覆うと共に、サイドウォールスペーサ５４の近傍に位置するＬＤＤ領域５６の上面５６ａまたはＬＤＤ領域５７の上面５７ａと接触するオフセットスペーサ５９を形成する。オフセットスペーサ５９の母材となる膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１０９】
次いで、周知の手法により、第２の活性領域２２に対して高濃度のｎ型不純物をイオン注入することで、一対のＬＤＤ領域５６を介して、第１のゲート電極４６を挟み込み、かつ上面６２ａが半導体基板１５の主面１５ａと一致する不純物拡散領域６２（高濃度ｎ型不純物拡散領域）を形成する。
これにより、第２の活性領域２２に、ゲート絶縁膜４３、第１のゲート電極４６、一対のＬＤＤ領域５６、及び一対の不純物拡散領域６２を有した周辺回路用トランジスタ６４（ｎ型トランジスタ）が形成される。
【０１１０】
次いで、周知の手法により、第３の活性領域２３に対して高濃度のｐ型不純物をイオン注入することで、一対のＬＤＤ領域５７を介して、第２のゲート電極４７を挟み込み、かつ上面６３ａが半導体基板１５の主面１５ａと一致する不純物拡散領域６３（高濃度ｐ型不純物拡散領域）を形成する。
これにより、第３の活性領域２３に、ゲート絶縁膜４４、第２のゲート電極４７、一対のＬＤＤ領域５７、及び一対の不純物拡散領域６３を有した周辺回路用トランジスタ６５（ｐ型トランジスタ）が形成される。
【０１１１】
次いで、周知の手法により、メモリセル領域Ｂに形成された第２のライナー膜５３の表面５３ａ、分離部１７の上面１７ａ、不純物拡散領域６２，６３の上面６２ａ，６３ａ、周辺回路領域Ｃに形成されたキャップ絶縁膜５１の上面、及びオフセットスペーサ５９を覆う第３のライナー膜６７（例えば、シリコン窒化膜（ＳｉＮ膜））を形成する。
【０１１２】
次いで、周知の手法により、ビット線３９間のスペース、及び周辺回路用トランジスタ６４，６５間のスペースを埋め込むと共に、上面６８ａが第３のライナー膜６７の上面６７ａに対して面一とされた第１の層間絶縁膜６８を形成する。
具体的には、第１の層間絶縁膜６８として原料にポリシラザンを用いた塗布系酸化膜を用いる場合、第１の層間絶縁膜６８は、以下の方法により形成する。
始めに、塗布系酸化膜を塗布し、その後、高温の水蒸気雰囲気中でアニール処理により塗布系酸化膜を固体の膜に改質させる。次いで、ＣＭＰ法により、第３のライナー膜６７の上面６７ａが露出するまで塗布系酸化膜を研磨することで、第１の層間絶縁膜６８を形成する。
【０１１３】
次いで、図１３Ａ及び図１３Ｂに示す工程では、周知の手法により、容量コンタクトプラグ７１、周辺コンタクトプラグ７２、及び周辺コンタクトプラグ７３を形成する。
容量コンタクトプラグ７１は、第２の不純物拡散領域２７上に位置するＰＡＤ酸化膜１６、ビットコン層間絶縁膜３６、第２のライナー膜５３、第３のライナー膜６７、及び第１の層間絶縁膜６８を貫通し、かつ下端が第２の不純物拡散領域２７の上面２７ａと接触するように形成する。
【０１１４】
また、周辺コンタクトプラグ７２は、不純物拡散領域６２上に位置する第３のライナー膜６７及び第１の層間絶縁膜６８を貫通し、かつ下端が不純物拡散領域６２の上面６２ａと接触するように形成する。
また、周辺コンタクトプラグ７３は、不純物拡散領域６３上に位置する第３のライナー膜６７及び第１の層間絶縁膜６８を貫通し、かつ下端が不純物拡散領域６３の上面６３ａと接触するように形成する。
【０１１５】
次いで、周知の手法により、第１の層間絶縁膜６８の上面６８に、容量コンタクトプラグ７１の上端と接続された容量コンタクトパッド７５、周辺コンタクトプラグ７２の上端と接続された第１の配線７７、及び周辺コンタクトプラグ７３の上端と接続された第１の配線７８を一括形成する。
【０１１６】
次いで、周知の手法により、第１の層間絶縁膜６８の上面６８ａに、容量コンタクトパッド７５及び第１の配線７７，７８を覆う第４のライナー膜８１（例えば、シリコン窒化膜（ＳｉＮ膜））を形成する。次いで、周知の手法により、第４のライナー膜８１の上面を覆う第２の層間絶縁膜８２（例えば、シリコン酸化膜（ＳｉＯ２膜））を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第４のライナー膜８１及び第２の層間絶縁膜８２を貫通し、かつ容量コンタクトパッド７５の上面を露出するシリンダ孔８３を形成する。
【０１１７】
次いで、周知の手法により、シリンダ孔８３の内面（容量コンタクトパッド７５の上面を含む）を覆う王冠形状とされた下部電極９５と、下部電極９５の内面を覆う容量絶縁膜９６と、下部電極９５及び容量絶縁膜９６を介して、シリンダ孔８３を埋め込む上部電極９７と、を順次形成することで、容量コンタクトパッド７５上に、下部電極９５、容量絶縁膜９６、及び上部電極９７よりなるキャパシタ８４を形成する。
これにより、本実施の形態の半導体装置１０が製造される。
【０１１８】
なお、図１３Ａ及び図１３Ｂには図示していないが、図１３Ａ及び図１３Ｂに示す構造体上に、複数の上部電極９７と接続されたプレート電極、該プレート電極を覆う第３の層間絶縁膜、第３の層間絶縁膜を貫通し、下端がプレート電極と接続された第１のビアプラグ、第３の層間絶縁膜を貫通し、第１の配線７７，７８のどちらか一方と接続された第２のビアプラグ、第３の層間絶縁膜上に配置され、第２のビアプラグと接続された第２の配線等を形成することで、本実施の形態の半導体装置１０を製造してもよい。
【０１１９】
本実施の形態の半導体装置の製造方法によれば、メモリセル領域Ｂ及び周辺回路領域Ｃに形成され、かつ半導体基板１５が加熱された際の熱負荷により、多結晶状態とされた第１のポリシリコン膜８８上に、第２のポリシリコン膜１０９を形成し、その後、周辺回路領域Ｃに形成された第２のポリシリコン膜１０９のうち、ｐ型トランジスタ（第２のプレーナ型ゲート電極４７）が形成されるｐ型トランジスタ領域Ｄに対応する部分に、イオン注入法により、ゲルマニウムよりも大きい原子量で、かつポリシリコン膜中においてｐ型または中性となる原子（例えば、インジウムやキセノン等）をドープし、その後、第２のポリシリコン膜１０９のうち、ｐ型トランジスタ領域Ｄに対応する部分にボロンを添加して、該原子及びボロンを含む第２のポリシリコン膜８９−２を形成することにより、ゲルマニウムよりも少ないドーズ量の該原子により、第１のポリシリコン膜８８をアモルファス化させることが可能となる。
これにより、ゲルマニウムを用いて第１のポリシリコン膜８８をアモルファス化させる場合と比較して、スループットが向上できると共に、イオンソースの長寿命化を図ることができる。
【０１２０】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１２１】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２２】
１０…半導体装置、１１…メモリセル部、１２…周辺回路部、１５…半導体基板、１５ａ…主面、１６…ＰＡＤ酸化膜、１７…分離部、１６ａ，１７ａ，１８ａ，１９ａ，２２ａ，２３ａ，２６ａ，２７ａ，３４ａ，５６ａ，５７ａ，６２ａ，６３ａ，６７ａ，６８ａ，８８ａ，１０１ａ…上面、１８…Ｐｗｅｌｌ領域、１９…Ｎｗｅｌｌ領域、２１…第１の活性領域、２２…第２の活性領域、２３…第３の活性領域、２５−１，２５−２…溝、２６…第１の不純物拡散領域、２７…第２の不純物拡散領域、２８…埋め込み型ゲート絶縁膜、２９…埋め込み型ゲート電極、３１…セルトランジスタ、３２…ダミーゲート電極、３３…第１のライナー膜、３４…埋め込み絶縁膜、３６…ビットコン層間絶縁膜、３６Ａ…ビットコン開口部、３７…ビットコンタクト、３９…ビット線、４３，４４…ゲート絶縁膜、４６…第１のゲート電極、４７…第２のゲート電極、５１…キャップ絶縁膜、５３…第２のライナー膜、５４…サイドウォールスペーサ、５６，５７…ＬＤＤ領域、５９…オフセットスペーサ、６２，６３…不純物拡散領域、６４，６５…周辺回路用トランジスタ、６７…第３のライナー膜、６８…第１の層間絶縁膜、７１…容量コンタクトプラグ、７１ａ…上端面、７２，７３…周辺コンタクトプラグ、７５…容量コンタクトパッド、７７，７８…第１の配線、８１…第４のライナー膜、８２…第２の層間絶縁膜、８３…シリンダ孔、８４…キャッパシタ、８５…第１の金属膜、８６…第２の金属膜、８７−１，８７−２…シリコン膜、８８，８８−１，８８−２…第１のポリシリコン膜、８９−１，８９−２，１０９…第２のポリシリコン膜、９１…金属膜、９５…下部電極、９６…容量絶縁膜、９７…上部電極、１０１…活性領域、１０３…不純物拡散層、１０５，１１５…シリコン窒化膜、１０５Ａ，１０５Ｂ…開口溝、１１２，１１３…レジストマスク、Ｂ…メモリセル領域、Ｃ…周辺回路領域、Ｄ…ｐ型トランジスタ領域、Ｅ…ｎ型トランジスタ領域
【図１】
2013201234.tif 000003
【図２】
2013201234.tif 000004
【図３】
2013201234.tif 000005
【図４Ａ】
2013201234.tif 000006
【図４Ｂ】
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【図５Ａ】
2013201234.tif 000008
【図５Ｂ】
2013201234.tif 000009
【図６Ａ】
2013201234.tif 000010
【図６Ｂ】
2013201234.tif 000011
【図７Ａ】
2013201234.tif 000012
【図７Ｂ】
2013201234.tif 000013
【図８Ａ】
2013201234.tif 000014
【図８Ｂ】
2013201234.tif 000015
【図９Ａ】
2013201234.tif 000016
【図９Ｂ】
2013201234.tif 000017
【図１０Ａ】
2013201234.tif 000018
【図１０Ｂ】
2013201234.tif 000019
【図１１Ａ】
2013201234.tif 000020
【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
2013201234.tif 000023
【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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