(57)【要約】【課題】供給される電源電圧の変動を抑制することができる論理回路及び当該論理回路が搭載される半導体集積回路を提供すること。【解決手段】本発明の一態様であるバッファ回路１００は、バッファ部１１、電圧検出部１２及びスイッチ部１３を有する。バッファ部１１は、電源端子Ｔｓ１又は電圧レギュレータ１と電源端子Ｔｓ２との間に接続されることにより電源供給され、入力信号ＩＮと同論理の信号を出力端子Ｔｏｕｔへ出力する。電圧検出部１２は、出力端子Ｔｏｕｔの電圧を検出し、検出結果に基づく検出信号Ｓｄｅｔを出力する。スイッチ部１３は、検出信号Ｓｄｅｔに応じて、バッファ部１１を電源端子Ｔｓ１又は電圧レギュレータ１と接続する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電源又は電圧レギュレータと第２の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、
前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、
前記検出信号に応じて、前記バッファ部を前記第１の電源又は前記電圧レギュレータと接続するスイッチ部と、を備える、
論理回路。
【請求項２】
前記電圧検出部は、前記バッファ部が前記第１の電源と接続された状態で、前記出力端子の電圧が所定値以上であるかを検出し、
前記スイッチ部は、前記出力端子の電圧が所定値以上である場合には、前記検出信号に応じて、前記バッファ部を前記電圧レギュレータと接続することを特徴とする、
請求項１に記載の論理回路。
【請求項３】
前記電圧検出部は、前記バッファ部が前記第１の電源と接続された状態で、前記出力端子の電圧が所定値以上に上昇したならば、前記検出信号のレベルを遷移させ、
前記スイッチ部は、前記検出信号のレベルの遷移に応じて、前記バッファ部を前記電圧レギュレータと接続することを特徴とする、
請求項２に記載の論理回路。
【請求項４】
前記電圧レギュレータは、前記第１の電源から供給される電圧を変換した電圧を出力することを特徴とする、
請求項１乃至３のいずれか一項に記載の論理回路。
【請求項５】
前記電圧検出部は、出力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、
請求項１乃至４のいずれか一項に記載の論理回路。
【請求項６】
前記スイッチ部は、入力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、
請求項１乃至４のいずれか一項に記載の論理回路。
【請求項７】
前記遅延調整器が前記検出信号に付加する遅延量は可変であることを特徴とする、
請求項５又は６に記載の論理回路。
【請求項８】
前記バッファ部は、
一端が前記スイッチ部を介して前記第１の電源と接続され、入力信号に応じてオン／オフする第１のトランジスタと、
一端が前記スイッチ部を介して前記電圧レギュレータと接続され、前記入力信号に応じてオン／オフする第２のトランジスタと、
一端が前記第１及び第２のトランジスタの他端と接続され、他端が前記第２の電源と接続され、前記第１及び第２のトランジスタに対して相補的にオン／オフする第３のトランジスタと、
前記入力信号に遅延を付加した信号を、前記第１及び第２のトランジスタの制御端子に出力する第１の遅延発生器と、
前記入力信号に前記第１の遅延発生器とは異なる遅延を付加した信号を、前記第３のトランジスタの制御端子に出力する第２の遅延発生器と、を備えることを特徴とする、
請求項１乃至７のいずれか一項に記載の論理回路。
【請求項９】
請求項１乃至８のいずれか一項に記載の前記論理回路を備えることを特徴とする、
半導体集積回路。
【請求項１０】
第１の又は第３の電源と第２の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、
前記出力端子の電圧を検出し、検出結果に基づく検出信号を前記スイッチ部に出力する電圧検出部と、
前記検出信号に応じて、前記バッファ部を前記第１の電源又は前記電圧レギュレータと接続するスイッチ部と、を備える、
論理回路。
【請求項１１】
前記第３の電源は、前記第１の電源から供給される電圧を変換した一定電圧を出力することを特徴とする、
請求項１０に記載の論理回路。
【請求項１２】
前記電圧検出部は、前記バッファ部が前記第１の電源と接続された状態で、前記出力端子の電圧が所定値以上であるかを検出し、
前記スイッチ部は、前記出力端子の電圧が所定値以上である場合には、前記検出信号に応じて、前記バッファ部を前記第３の電源と接続することを特徴とする、
請求項１１に記載の論理回路。
【請求項１３】
前記電圧検出部は、前記バッファ部が前記第１の電源と接続された状態で、前記出力端子の電圧が所定値以上に上昇したならば、前記検出信号のレベルを遷移させ、
前記スイッチ部は、前記検出信号のレベルの遷移に応じて、前記バッファ部を前記第３の電源と接続することを特徴とする、
請求項１２に記載の論理回路。
【請求項１４】
前記電圧検出部は、出力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、
請求項１０乃至１３のいずれか一項に記載の論理回路。
【請求項１５】
前記スイッチ部は、入力する前記検出信号に遅延を付加する遅延調整器を備えることを特徴とする、
請求項１０乃至１３のいずれか一項に記載の論理回路。
【請求項１６】
前記遅延調整器が前記検出信号に付加する遅延量は可変であることを特徴とする、
請求項１４又は１５に記載の論理回路。
【請求項１７】
前記バッファ部は、
一端が前記スイッチ部を介して前記第１の電源と接続され、入力信号に応じてオン／オフする第１のトランジスタと、
一端が前記スイッチ部を介して前記第３の電源と接続され、前記入力信号に応じてオン／オフする第２のトランジスタと、
一端が前記第１及び第２のトランジスタの他端と接続され、他端が前記第２の電源と接続され、前記第１及び第２のトランジスタに対して相補的にオン／オフする第３のトランジスタと、
前記入力信号に遅延を付加した信号を、前記第１及び第２のトランジスタの制御端子に出力する第１の遅延発生器と、
前記入力信号に前記第１の遅延発生器とは異なる遅延を付加した信号を、前記第３のトランジスタの制御端子に出力する第２の遅延発生器と、を備えることを特徴とする、
請求項１０乃至１６のいずれか一項に記載の論理回路。
【請求項１８】
請求項１０乃至１７のいずれか一項に記載の前記論理回路を備えることを特徴とする、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路及び半導体集積回路に関する。
【背景技術】
【０００２】
今日、半導体集積回路などでは、駆動能力を高めることなどを目的として、正論理を出力する論理回路であるバッファ回路が広く用いられている。一般に、バッファ回路は、入力された論理値をそのまま出力する回路として構成される。こうしたバッファ回路は、既に様々な構成例が提案されている（特許文献１）。
【０００３】
図１０は、一般的なバッファ回路５００の構成を示す回路図である。図１０に示すように、バッファ回路５００は、入力端子５１、インバータ回路５２、第１の遅延差発生器５３、第２の遅延差発生器５４、ＰＭＯＳトランジスタ５５、ＮＭＯＳトランジスタ５６及び出力端子５７を有する。インバータ回路５２の入力端は、入力端子５１に接続される。第１の遅延差発生器５３は、入力端がインバータ回路５２の出力端と接続され、入力信号ＩＮの立ち上がり遅延時間及び立ち下がり遅延時間に遅延差を発生させる。第２の遅延差発生器５４は、入力端がインバータ回路５２の出力端と接続され、入力信号ＩＮの立ち上がり遅延時間及び立ち下がり遅延時間に、第１の遅延差発生器５３とは異なる遅延差を発生させる。ＰＭＯＳトランジスタ５５は、ソース電極が第１の電源（内部電源電圧ＶＩＮＴ）に、ドレイン電極が出力端子５７に、ゲート電極が第１の遅延差発生器５３の出力端に接続される。ＮＭＯＳトランジスタ５６は、ソース電極が第２の電源（グランド電圧ＧＮＤ）に、ドレイン電極が出力端子５７に、ゲート電極が第２の遅延差発生器５４の出力端に接続される。
【０００４】
図１１は、バッファ回路５００の動作を示すタイミングチャートである。バッファ回路５００において、例えば第１の遅延差発生器５３では立ち下がり遅延時間ｔＰＨＬ１を立ち上がり遅延時間ｔＰＬＨ１より大となるように遅延差を発生させ、第２の遅延差発生器５４では立ち下がり遅延時間ｔＰＨＬ２を立ち上がり遅延時間ｔＰＬＨ２より小さくなるように遅延差を発生させる。これにより、図１１に示すように、入力端子５１に入力された入力信号ＩＮがインバータ回路５２で反転され、反転出力信号Ｖａとなる。第１の遅延差発生器５３により、ゲート電位Ｖｂの立下りが遅延する。一方、第２の遅延差発生器５４によりゲート電位Ｖｃの立ち上がりが遅延する。
【０００５】
ＭＯＳトランジスタはゲート電圧が｜ＶＧＳ−Ｖｔｈ｜≧０（ＶＧＳはゲート・ソース間電圧、Ｖｔｈは単体トランジスタのスレッショルド電圧）の場合にオンとなるので、通常ＰＭＯＳトランジスタは、入力が"Ｌ"レベルの時にオンとなり、ＮＭＯＳトランジスタは、入力が"Ｈ"レベルの時にオンとなる。従って、入力信号ＩＮの切り換わり目に、第１及び第２の遅延差発生器５３及び５４により、ＰＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ５６が同時にオンとなることを防止できる。ＰＭＯＳトランジスタ５５及びＰＭＯＳトランジスタ５６が同時にオフとなる期間（図１１のｔＰＨＬ１−ｔＰＨＬ２とｔＰＬＨ２−ｔＰＬＨ１の期間）が存在するので、瞬間的な貫通電流Ｉｔは減少する。なお、図１１において、ＯＵＴは出力端子５７へ出力される出力信号である。
【０００６】
また、他にも、バッファ回路の例として、電源供給を切り替えることにより、スイッチング雑音を抑制する手法が開示されている（特許文献２）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−７７８０５号公報
【特許文献２】特開平９−３６７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、発明者らは、上述のバッファ回路には、以下で説明する問題点が有ることを見出した。図１２は、バッファ回路５００の使用例を示すブロック図である。電圧レギュレータ１は、電源端子Ｔｓ１を介して供給される外部電源電圧ＶＤＤを、一定の内部電源電圧ＶＩＮＴに変換する。図１３は、外部電源電圧ＶＤＤと内部電源電圧ＶＩＮＴとの関係を示すグラフである。なお、図１３では、内部電源電圧ＶＩＮＴの目標値である一定値をＶＩＮＴ０としている。
【０００９】
バッファ回路５００は、電圧レギュレータ１から内部電源電圧ＶＩＮＴの供給を受ける。具体的には、バッファ回路５００は、内部電源電圧ＶＩＮＴ及びグランド電圧ＧＮＤが供給される。バッファ回路５００は、電源端子Ｔｓ２を介して、グランド電圧ＧＮＤが供給される。また、電圧レギュレータ１からは、内部電源電圧ＶＩＮＴが供給される。バッファ回路５００の入力は入力端子Ｔｉｎと接続され、入力信号ＩＮが入力する。バッファ回路５００には、例えば、クロック信号などの周期性を有する信号が、入力信号ＩＮとして入力する。そして、バッファ回路５００は、出力端子Ｔｏｕｔを介して、出力信号ＯＵＴを出力する。
【００１０】
また、バッファ回路５００の出力と電源端子Ｔｓ２との間には、負荷Ｃｌｏａｄが接続される。なお、負荷Ｃｌｏａｄは、バッファ回路５００から出力信号ＯＵＴの供給を受ける回路ブロックの容量である。電圧レギュレータ１の出力と電源端子Ｔｓ２との間には、周辺回路２が接続される。なお、周辺回路２は、電圧レギュレータ１から内部電源電圧ＶＩＮＴの供給を受けて動作する、バッファ回路５００以外の回路ブロックである。
【００１１】
一般に、バッファ回路にクロック信号のような周期性を有する信号が入力すると、バッファ回路は同様の周期性を有する信号を出力する。この際、上述のように、バッファ回路には、出力レベルの変化に同期して貫通電流が流れる。この貫通電流の量が多ければ、バッファ回路の出力レベルが変化するごとに、内部電源電圧ＶＩＮＴが一時的に降下してしまう現象が生じる。図１４は、内部電源電圧ＶＩＮＴと電圧レギュレータ１の出力電流ＩＩＮＴとの関係を示すグラフである。図１４に示すように、内部電源電圧ＶＩＮＴは、出力電流ＩＩＮＴの増大とともに降下してしまう。
【００１２】
このため、一定の電圧供給を目的として電圧レギュレータ１を用いているにもかかわらず、本来一定であるはずの内部電源電圧ＶＩＮＴの電圧が変動してしまう。しかも、その結果、内部電源電圧ＶＩＮＴは、本来、一定のＤＣ電圧として供給されるべきであるにもかかわらず、電圧変動が周期的に生じると、一定の周波数を有するノイズが重畳されてしまう。このような現象が生じると、周辺回路２へ供給する内部電源電圧ＶＩＮＴの質が劣化し、周辺回路２の動作停止や誤動作を招くこととなってしまう。
【００１３】
上述のバッファ回路５００では、貫通電流を低減しているので、内部電源電圧ＶＩＮＴの変動を抑制できると期待される。しかし、発明者がさらに検討を進めたところ、バッファ回路５００では、内部電源電圧ＶＩＮＴの変動を十分に抑制できないことを突き止めた。図１２に示すように、バッファ回路５００の出力に負荷Ｃｌｏａｄが接続されている場合には、出力信号ＯＵＴの変化に同期して、負荷Ｃｌｏａｄの充放電が行われる。この際、充電時には、駆動電流Ｉｄが流れる。
【００１４】
図１５は、バッファ回路５００における貫通電流Ｉｔと駆動電流Ｉｄの電流パスを示す回路図である。図１５に示すバッファ回路５００は、出力端子Ｔｏｕｔに負荷Ｃｌｏａｄが接続されている他は、図１０と同様であるので、説明を省略する。駆動電流Ｉｄは、ＰＭＯＳトランジスタ５５→負荷Ｃｌｏａｄの経路を流れる。従って、この駆動電流Ｉｄが流れる際に、内部電源電圧ＶＩＮＴが低下してしまう。この駆動電流Ｉｄは、負荷Ｃｌｏａｄの大きさに応じて変化し、大きな負荷Ｃｌｏａｄが接続された場合は貫通電流Ｉｔよりも大電流となる場合があり、内部電源電圧ＶＩＮＴの変動に対して、支配的な影響を与える。
【００１５】
つまり、バッファ回路５００は、駆動電流Ｉｄによる内部電源電圧ＶＩＮＴの変動を抑制することはできず、電圧レギュレータ１を用いる目的を達することができないことが理解できる。
【課題を解決するための手段】
【００１６】
本発明の一態様である論理回路は、第１の電源又は電圧レギュレータと第２の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第１の電源又は前記電圧レギュレータと接続するスイッチ部と、を備えるものである。この論理回路では、入力信号のレベルが変化した際に、出力端子に接続された負荷に駆動電圧が流れる際に、バッファ部を第１の電源に接続する。これにより、電圧レギュレータが出力する電圧の変動を抑制することができる。
【００１７】
本発明の一態様である論理回路は、第１の又は第３の電源と第２の電源との間に接続されることにより電源供給され、入力する信号と同論理又は反転論理の信号を出力端子へ出力するバッファ部と、前記出力端子の電圧を検出し、検出結果に基づく検出信号を出力する電圧検出部と、前記検出信号に応じて、前記バッファ部を前記第１の電源又は前記電圧レギュレータと接続するスイッチ部と、を備えるものである。この論理回路では、入力信号のレベルが変化した際に、出力端子に接続された負荷に駆動電圧が流れる際に、バッファ部を第１の電源に接続する。これにより、第３の電源が出力する電圧の変動を抑制することができる。
【発明の効果】
【００１８】
本発明によれば、供給される電源電圧の変動を抑制することができる論理回路及び当該論理回路が搭載される半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１にかかるバッファ回路１００の使用の態様を示すブロック図である。
【図２】実施の形態１にかかるバッファ回路１００の構成を示す回路図である。
【図３】実施の形態１にかかるバッファ回路１００の動作を模式的に示すタイミングチャートである。
【図４】実施の形態１にかかるバッファ回路１００の電流パスを示す回路図である。
【図５】実施の形態１にかかるバッファ回路１００の出力信号ＯＵＴ、駆動電流Ｉｄ、電圧レギュレータ１の内部電源電圧ＶＩＮＴ及び出力電流ＩＩＮＴの関係を示すタイミングチャートである。
【図６】実施の形態２にかかるバッファ回路２００の構成を示す回路図である。
【図７】実施の形態３にかかるバッファ回路３００の構成を示す回路図である。
【図８】実施の形態４におけるバッファ回路１００の使用の態様を示すブロック図である。
【図９】バッファ回路１００の構成転換例であるインバータ回路１０１の構成を示す回路図である。
【図１０】一般的なバッファ回路５００の構成を示す回路図である。
【図１１】バッファ回路５００の動作を示すタイミングチャートである。
【図１２】バッファ回路５００の使用例を示すブロック図である。
【図１３】外部電源電圧ＶＤＤと内部電源電圧ＶＩＮＴとの関係を示すグラフである。
【図１４】内部電源電圧ＶＩＮＴと電圧レギュレータ１の出力電流ＩＩＮＴとの関係を示すグラフである。
【図１５】バッファ回路５００における貫通電流Ｉｔと駆動電流Ｉｄの電流パスを示す回路図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２１】
実施の形態１
まず、本発明の実施の形態１にかかるバッファ回路１００について説明する。バッファ回路１００は、入力する信号と同論理の信号を出力する論理回路として構成される。図１は、実施の形態１にかかるバッファ回路１００の使用の態様を示すブロック図である。電圧レギュレータ１は、電源端子Ｔｓ１を介して供給される外部電源電圧ＶＤＤを、一定値の内部電源電圧ＶＩＮＴに変換する。バッファ回路１００は、電源端子Ｔｓ１及びＴｓ２を介して、それぞれ外部電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給される。また、電圧レギュレータ１からは、内部電源電圧ＶＩＮＴが供給される。バッファ回路１００の入力は入力端子Ｔｉｎと接続され、入力信号ＩＮが入力する。なお、外部電源電圧ＶＤＤは、第１の電源の電圧に対応する。グランド電圧ＧＮＤは、第２の電源の電圧に対応する。電圧レギュレータ１は、第３の電源に対応する。
【００２２】
バッファ回路１００には、例えば、クロック信号などの周期性を有する信号が、入力信号ＩＮとして入力する。そして、バッファ回路１００は、出力端子Ｔｏｕｔを介して、入力信号ＩＮと同論理の信号を出力信号ＯＵＴとして出力する。具体的には、バッファ回路１００には外部電源電圧ＶＤＤの大きさの振幅を有するクロック信号ＣＬＫ１が入力する。そして、バッファ回路１００は、内部電源電圧ＶＩＮＴの大きさの振幅を有するクロック信号ＣＬＫ２を出力する。
【００２３】
また、バッファ回路１００の出力と電源端子Ｔｓ２との間には、負荷Ｃｌｏａｄが接続される。なお、負荷Ｃｌｏａｄは、バッファ回路１００から出力信号ＯＵＴの供給を受ける回路ブロックの容量である。電圧レギュレータ１の出力と電源端子Ｔｓ２との間には、周辺回路２が接続される。なお、周辺回路２は、電圧レギュレータ１から内部電源電圧ＶＩＮＴの供給を受けて動作する、バッファ回路１００以外の回路ブロックである。
【００２４】
次いで、バッファ回路１００の構成について、図面を参照して具体的に説明する。図２は、実施の形態１にかかるバッファ回路１００の構成を示す回路図である。バッファ回路１００は、バッファ部１１、電圧検出部１２及びスイッチ部１３を有する。
【００２５】
バッファ部１１は、ＰＭＯＳトランジスタＭＰ２及びＭＰ４、ＮＭＯＳトランジスタＭＮ１、インバータＩＮＶ１を有する。ＰＭＯＳトランジスタＭＰ２及びＭＰ４のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインと接続される。また、ＰＭＯＳトランジスタＭＰ２及びＭＰ４のドレインは出力端子Ｔｏｕｔと接続され、出力信号ＯＵＴが出力される。ＮＭＯＳトランジスタＭＮ１のソースは、電源端子Ｔｓ２（グランド電圧ＧＮＤ）と接続される。インバータＩＮＶ１の入力は入力端子Ｔｉｎと接続され、入力信号ＩＮが入力する。インバータＩＮＶ１の出力は、ＰＭＯＳトランジスタＭＰ２及びＭＰ４、ＮＭＯＳトランジスタＭＮ１のゲートと接続される。つまり、ＰＭＯＳトランジスタＭＰ２及びＭＰ４とＮＭＯＳトランジスタＭＮ１とは、入力信号ＩＮのレベルの変化に応じて、相補的にオン／オフする。インバータＩＮＶ１は、電源端子Ｔｓ１（外部電源電圧ＶＤＤ）及びＴｓ２（グランド電圧ＧＮＤ）と接続されることにより電源供給を受ける。なお、ＰＭＯＳトランジスタＭＰ２及びＭＰ４、ＮＭＯＳトランジスタＭＮ１は、それぞれ第１〜第３のトランジスタに対応する。また、ＰＭＯＳトランジスタＭＰ２及びＭＰ４、ＮＭＯＳトランジスタＭＮ１のゲート端子は、それぞれ第１〜第３のトランジスタの制御端子に対応する。
【００２６】
電圧検出部１２は、ＰＭＯＳトランジスタＭＰ５及びＭＰ６、ＮＭＯＳトランジスタＭＮ２及びＭＮ３、インバータＩＮＶ２を有する。ＰＭＯＳトランジスタＭＰ５及びＭＰ６のソースは電源端子Ｔｓ１と接続され、外部電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭＰ５及びＭＰ６のドレインは、それぞれＮＭＯＳトランジスタＭＮ２及びＭＮ３のドレインと接続される。ＰＭＯＳトランジスタＭＰ６のドレインからは、検出信号Ｓｄｅｔが出力される。ＮＭＯＳトランジスタＭＮ２及びＭＮ３のソースは電源端子Ｔｓ２と接続され、グランド電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＭＰ５のゲートはＰＭＯＳトランジスタＭＰ６のドレインと接続される。ＰＭＯＳトランジスタＭＰ６のゲートはＰＭＯＳトランジスタＭＰ５のドレインと接続される。
【００２７】
ＮＭＯＳトランジスタＭＮ２のゲートには、出力信号ＯＵＴが入力する。ＮＭＯＳトランジスタＭＮ３のゲートには、インバータＩＮＶ２を介して、出力信号ＯＵＴの反転信号が入力する。よって、ＮＭＯＳトランジスタＭＮ２及びＭＮ３は、出力信号ＯＵＴに応じて、それぞれ相補的にオン／オフ動作を行う。インバータＩＮＶ２は、端子Ｔｉｎｔ（内部電源電圧ＶＩＮＴ）及び電源端子Ｔｓ２（グランド電圧ＧＮＤ）と接続されることにより電源供給を受ける。
【００２８】
スイッチ部１３は、ＰＭＯＳトランジスタＭＰ１及びＭＰ３、インバータＩＮＶ３を有する。ＰＭＯＳトランジスタＭＰ１のソースは電源端子Ｔｓ１と接続され、外部電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＰＭＯＳトランジスタＭＰ２のソースと接続される。ＰＭＯＳトランジスタＭＰ３のソースには、端子Ｔｉｎｔを介して電圧レギュレータ１から内部電源電圧ＶＩＮＴが供給される。ＰＭＯＳトランジスタＭＰ３のドレインは、ＰＭＯＳトランジスタＭＰ４のソースと接続される。
【００２９】
ＰＭＯＳトランジスタＭＰ１のゲートには、検出信号Ｓｄｅｔが入力する。ＰＭＯＳトランジスタＭＰ３のゲートには、インバータＩＮＶ３を介して、検出信号Ｓｄｅｔの反転信号が入力する。よって、ＰＭＯＳトランジスタＭＰ１及びＭＰ３は、検出信号Ｓｄｅｔに応じて、それぞれ相補的にオン／オフ動作を行う。インバータＩＮＶ３は、電源端子Ｔｓ１（外部電源電圧ＶＤＤ）及びＴｓ２（グランド電圧ＧＮＤ）と接続されることにより電源供給を受ける。
【００３０】
続いて、バッファ回路１００の動作について説明する。図３は、実施の形態１にかかるバッファ回路１００の動作を模式的に示すタイミングチャートである。初期状態（図３のタイミングＴ１１）では、入力信号ＩＮがＬＯＷであるものとする。このとき、バッファ部１１の電圧Ｖ１は、ＨＩＧＨである。よって、ＮＭＯＳトランジスタＭＮ１がオン、ＰＭＯＳトランジスタＭＰ２及びＭＰ４がオフであるので、出力信号ＯＵＴはＬＯＷである。
【００３１】
出力信号ＯＵＴがＬＯＷの場合、電圧検出部１２では、電圧Ｖ２はＬＯＷ、電圧Ｖ３はＨＩＧＨであるので、ＮＭＯＳトランジスタＭＮ２がオフ、ＮＭＯＳトランジスタＭＮ３がオンである。よって、ＰＭＯＳトランジスタＭＰ５がオン、ＰＭＯＳトランジスタＭＰ６がオフであるので、検出信号ＳｄｅｔはＬＯＷである。
【００３２】
検出信号ＳｄｅｔがＬＯＷの場合、スイッチ部１３では、電圧Ｖ４がＬＯＷ、電圧Ｖ５がＨＩＧＨである。よって、ＰＭＯＳトランジスタＭＰ１がオン、ＰＭＯＳトランジスタＭＰ３がオフである。
【００３３】
この状態で、入力信号ＩＮがＬＯＷからＨＩＧＨに変化する場合について検討する。入力信号ＩＮがＬＯＷからＨＩＧＨに変化（図３のタイミングＴ１２）すると、バッファ部１１の電圧Ｖ１は、ＨＩＧＨからＬＯＷに変化する。よって、ＮＭＯＳトランジスタＭＮ１がオフ、ＰＭＯＳトランジスタＭＰ２及びＭＰ４がオンとなる。このとき、上述の通り、ＰＭＯＳトランジスタＭＰ１がオン、ＰＭＯＳトランジスタＭＰ３がオフであるので、電源端子Ｔｓ１（外部電源電圧ＶＤＤ）→ＰＭＯＳトランジスタＭＰ１→ＰＭＯＳトランジスタＭＰ２→出力端子Ｔｏｕｔ→負荷Ｃｌｏａｄ→電源端子Ｔｓ２（グランド電圧ＧＮＤ）の経路に電流パスが形成され、このパスに駆動電流Ｉｄが流れる。以下、この電流パスをＰ１と称する。図４は、実施の形態１にかかるバッファ回路１００の電流パスを示す回路図である。バッファ回路１００の構成は、図２と同様であるので、説明を省略する。駆動電流Ｉｄにより負荷Ｃｌｏａｄが充電されるのに伴い、出力信号ＯＵＴは、ＬＯＷからＨＩＧＨへと変化する。
【００３４】
出力信号ＯＵＴがＬＯＷからＨＩＧＨへ変化すると、電圧検出部１２では、電圧Ｖ２はＬＯＷからＨＩＧＨ、電圧Ｖ３はＨＩＧＨからＬＯＷに変化し、ＮＭＯＳトランジスタＭＮ２がオン、ＮＭＯＳトランジスタＭＮ３がオフとなる。よって、ＰＭＯＳトランジスタＭＰ６がオン、ＰＭＯＳトランジスタＭＰ５がオフとなるので、検出信号ＳｄｅｔはＬＯＷからＨＩＧＨに変化する。つまり、電圧検出部１２は、出力信号ＯＵＴの電圧変化を検出し、検出信号Ｓｄｅｔの電圧レベルを変化させる。
【００３５】
検出信号ＳｄｅｔがＬＯＷからＨＩＧＨに変化するので、スイッチ部１３では、電圧Ｖ４がＬＯＷからＨＩＧＨに変化する（図３のタイミングＴ１３）。よって、ＰＭＯＳトランジスタＭＰ１がオフとなる。その結果、電流パスＰ１が閉ざされる。また、電圧Ｖ５はＨＩＧＨからＬＯＷに変化する（図３のタイミングＴ１３）。よって、ＰＭＯＳトランジスタＭＰ３がオンとなる。その結果、端子Ｔｉｎｔ（内部電源電圧ＶＩＮＴ）→ＰＭＯＳトランジスタＭＰ３→ＰＭＯＳトランジスタＭＰ→出力端子Ｔｏｕｔ→負荷Ｃｌｏａｄ→電源端子Ｔｓ２（グランド電圧ＧＮＤ）の経路が新たな電流パスとなる。以下、この電流パスをＰ２と称する（図４を参照）。
【００３６】
つまり、スイッチ部１３は、検出信号Ｓｄｅｔの電圧変化に応じて、駆動電流Ｉｄが流れる電流パスを切り替える。換言すれば、スイッチ部１３は、バッファ部１１に接続される電源電圧を、外部電源電圧ＶＤＤから内部電源電圧ＶＩＮＴに切り替える。その結果、負荷Ｃｌｏａｄは、内部電源電圧ＶＩＮＴまで充電されるので、出力信号ＯＵＴの電圧は、最終的には内部電源電圧ＶＩＮＴとなる。
【００３７】
以上より、出力信号ＯＵＴがＬＯＷからＨＩＧＨへ変化すると、バッファ回路１００は、外部の負荷Ｃｌｏａｄに駆動電流を供給する。この際、出力信号ＯＵＴがＬＯＷからＨＩＧＨへ変化した直後には、バッファ回路１００は、電圧レギュレータ１をバイパスし、外部の負荷Ｃｌｏａｄに外部電源電圧ＶＤＤを供給する（図３のタイミングＴ１２）。これにより、大きな駆動電流が流れている時期には、バッファ回路１００は電圧レギュレータ１からの電源供給を受けずに済むので、内部電源電圧ＶＩＮＴが低下することはない。
【００３８】
その後、バッファ回路１００は、負荷Ｃｌｏａｄが充電されて駆動電流Ｉｄが減少したタイミングで、外部の負荷Ｃｌｏａｄに内部電源電圧ＶＩＮＴを供給する（図３のタイミングＴ１３）。これにより、バッファ回路１００は、本来出力するべき電圧である内部電源電圧ＶＩＮＴを供給できる。
【００３９】
図５は、実施の形態１にかかるバッファ回路１００の出力信号ＯＵＴ、駆動電流Ｉｄ、電圧レギュレータ１の内部電源電圧ＶＩＮＴ及び出力電流ＩＩＮＴの関係を示すタイミングチャートである。図４では、内部電源電圧ＶＩＮＴの本来の一定値をＶＩＮＴ０として表示している。また、図４では、通常のバッファ回路の電圧及び電流波形を、破線で表示している。バッファ回路１００は、電流パスＰ１に大きな駆動電流Ｉｄが流れるので、電圧レギュレータ１の出力電流ＩＩＮＴは抑制される。その結果、内部電源電圧ＶＩＮＴの変動が抑制される。すなわち、バッファ回路１００は、大きな駆動電流Ｉｄが流れる際に電源供給元を切り替えることで、内部電源電圧ＶＩＮＴの変動を防止することができる。なお、バッファ回路１００が、外部の負荷Ｃｌｏａｄに駆動電流Ｉｄを供給する状態（図３及び４のタイミングＴ１２〜Ｔ１４）を、以下では駆動状態と称する。
【００４０】
図３に戻り、バッファ回路１００の動作について引き続き説明する。次いで、入力信号ＩＮがＨＩＧＨからＬＯＷに変化する場合について検討する。入力信号ＩＮがＨＩＧＨからＬＯＷに変化（図３のタイミングＴ１４）すると、バッファ部１１の電圧Ｖ１は、ＬＯＷからＨＩＧＨに変化する。よって、ＮＭＯＳトランジスタＭＮ１がオン、ＰＭＯＳトランジスタＭＰ２及びＭＰ４がオフとなる。よって、出力信号ＯＵＴは、ＨＩＧＨからＬＯＷに変化する。すなわち、バッファ部１１は、初期状態に復帰する。
【００４１】
出力信号ＯＵＴがＨＩＧＨからＬＯＷへ変化すると、電圧検出部１２は、初期状態に復帰する。よって、検出信号ＳｄｅｔはＨＩＧＨからＬＯＷに変化する。同様に、スイッチ部１３も、初期状態に復帰する。よって、ＰＭＯＳトランジスタＭＰ１がオン、ＰＭＯＳトランジスタＭＰ３がオフとなる。
【００４２】
つまり、入力信号ＩＮがＨＩＧＨからＬＯＷに変化すると、バッファ回路１００は、初期状態に復帰する。よって、バッファ回路１００は、入力信号ＩＮのレベルの変化に伴って、初期状態と駆動状態とを繰り返す。以上説明したように、バッファ回路１００は、駆動電流Ｉｄによる内部電源電圧ＶＩＮＴの変動を回避することができる。
【００４３】
よって、本構成によれば、入力信号のレベル変動が生じても、供給される一定レベルの電源電圧が、外部負荷に流れる駆動電流により変動してしまう現象を防止することができる。これにより、電圧レギュレータの出力電圧（内部電源電圧ＶＩＮＴ）を一定に保ち、電圧レギュレータから電源供給を受ける回路の安定動作を維持することができる。
【００４４】
また、本構成によれば、電圧レギュレータの出力電圧（内部電源電圧ＶＩＮＴ）を一定に保つことができるので、電圧レギュレータの出力電圧（内部電源電圧ＶＩＮＴ）に周期的なノイズが重畳される現象も防止することが可能である。
【００４５】
なお、電圧レギュレータの出力電圧（内部電源電圧ＶＩＮＴ）を一定に保つには、電圧レギュレータの出力抵抗を低減することで実現することも可能である。具体的には、図１４で示した、内部電源電圧ＶＩＮＴと電圧レギュレータ１の出力電流ＩＩＮＴとの関係を示す線の傾きを緩やかにすることで、電圧レギュレータ１の出力電圧の変動を低減することが可能である。しかし、電圧レギュレータの出力抵抗を低減するためには、電圧レギュレータ出力部アクティブ素子の駆動能力の増強や、出力部の充電容量の増加などが必要となる。その結果、電圧レギュレータのレイアウト面積は、大幅に増加してしまう。
【００４６】
これに対し、本構成では、バッファ回路に簡易な構成の電圧検出部及びスイッチ部を設けるだけで、駆動電流による電圧レギュレータの出力電圧（内部電源電圧ＶＩＮＴ）の変動を防止することができる。よって、本構成によれば、電圧レギュレータのレイアウト面積の増加を伴うことはない。従って、本構成は、回路レイアウト面積の最小化の観点からも有利である。
【００４７】
実施の形態２
次に、本発明の実施の形態２にかかるバッファ回路２００について説明する。バッファ回路２００は、入力する信号と同論理の信号を出力する論理回路として構成される。図６は、実施の形態２にかかるバッファ回路２００の構成を示す回路図である。バッファ回路２００は、バッファ回路１００の電圧検出部１２を、電圧検出部２２に置換した構成を有する。
【００４８】
電圧検出部２２は、バッファ回路１００の電圧検出部１２に遅延調整器２２１を追加した構成を有する。遅延調整器２２１は、ＰＭＯＳトランジスタＭＰ６のドレインとスイッチ部１３との間に挿入される。遅延調整器２２１は、ＰＭＯＳトランジスタＭＰ６のドレインの電圧レベルに遅延を付加した信号を、検出信号Ｓｄｅｔとして出力する。遅延調整器２２１は、外部から遅延量が調整可能である。バッファ回路２００のその他の構成及び動作原理については、バッファ回路１００と同様であるので、説明を省略する。
【００４９】
バッファ回路２００は、遅延調整器２２１により、検出信号Ｓｄｅｔの出力タイミングを調整することができる。これにより、様々な種類の負荷Ｃｌｏａｄを駆動する際に、出力信号ＯＵＴの立ち上がり時間が変動しても、出力信号ＯＵＴの電圧が内部電源電圧ＶＩＮＴに近いタイミングで電流パスを切換えることができる。つまり、バッファ回路２００によれば、バッファ回路１００と同様の作用効果を奏するのみならず、電流パスＰ２を流れる駆動電流Ｉｄを最小化でき、内部電源電圧ＶＩＮＴの変動を更に低減することが可能となる。
【００５０】
実施の形態３
次に、本発明の実施の形態３にかかるバッファ回路３００について説明する。バッファ回路３００は、入力する信号と同論理の信号を出力する論理回路として構成される。図７は、実施の形態３にかかるバッファ回路３００の構成を示す回路図である。バッファ回路３００は、バッファ回路１００のバッファ部１１を、バッファ部３１に置換した構成を有する。
【００５１】
バッファ部３１は、バッファ回路１００のバッファ部１１に遅延発生器３１１及び３１２を追加した構成を有する。遅延発生器３１１は、インバータＩＮＶ１の出力とＰＭＯＳトランジスタＭＰ２及びＭＰ４のゲートとの間に挿入される。遅延発生器３１２は、インバータＩＮＶ１の出力とＮＭＯＳトランジスタＭＮ１のゲートとの間に挿入される。遅延発生器３１１及び３１２は、インバータＩＮＶ１の出力に遅延を付加した信号を出力する。バッファ回路３００のその他の構成及び動作原理については、バッファ回路１００と同様であるので、説明を省略する。
【００５２】
バッファ回路３００では、遅延発生器３１１の遅延量と遅延発生器３１２の遅延量とを相違させることにより、ＰＭＯＳトランジスタＭＰ２及びＭＰ４がオンになるタイミングとＮＭＯＳトランジスタＭＮ１がオンになるタイミングとを相違させることが可能である。つまり、ＰＭＯＳトランジスタＭＰ２及びＭＰ４とＮＭＯＳトランジスタＭＮ１とが、同時にオンとなることを防止することができる。これにより、バッファ部３１に流れる貫通電流を低減することができる。つまり、バッファ回路３００によれば、バッファ回路１００と同様の作用効果を奏するのみならず、貫通電流を最小化でき、内部電源電圧ＶＩＮＴの変動を更に低減することが可能となる。
【００５３】
実施の形態４
次に、本発明の実施の形態について説明する。本実施の形態では、上述の実施の形態１〜３にかかるバッファ回路１００、２００及び３００に、負荷Ｃｌｏａｄとして、チャージポンプ型昇圧回路４０１を接続する。以下では、代表としてバッファ回路１００を用いる例について説明する。図８は、実施の形態４におけるバッファ回路１００の使用の態様を示すブロック図である。バッファ回路１００の出力には、負荷Ｃｌｏａｄとして、チャージポンプ型昇圧回路４０１が接続される。
【００５４】
チャージポンプ型昇圧回路４０１は、電圧レギュレータ１の出力と出力端子Ｔ１との間に、ダイオードＤ１及びＤ２が直列に接続される。ダイオードＤ１のカソードとバッファ回路１００の出力との間には、ポンプ容量Ｃｐが接続される。ダイオードＤ２のカソードと電源端子Ｔｓ２（グランド電圧ＧＮＤ）との間には、容量Ｃｂが接続される。その他の構成は、図１と同様であるので、説明を省略する。
【００５５】
電圧レギュレータ１は、外部電源電圧ＶＤＤを内部電源電圧ＶＩＮＴに変換する。バッファ回路１００は、入力信号ＩＮとして、外部電源電圧ＶＤＤの大きさの振幅を有するクロック信号ＣＬＫ１が入力し、内部電源電圧ＶＩＮＴの大きさの振幅を有するクロック信号ＣＬＫ２を出力する。内部電源電圧ＶＩＮＴはチャージポンプ型昇圧回路４０１に入力され、そのポンプ容量を内部電源電圧ＶＩＮＴの大きさの振幅を有するクロック信号ＣＬＫ２で駆動する。そして、チャージポンプ型昇圧回路４０１は、昇圧電圧ＶＯＵＴを出力する。このとき、昇圧電圧ＶＯＵＴは、以下の式（１）で表される。但し、Ｖｆは、ダイオードＤ１及びＤ２の順方向降下電圧である。
ＶＯＵＴ＝（ＶＩＮＴ−Ｖｆ）＋ＶＩＮＴ−Ｖｆ
＝２ＶＩＮＴ−２Ｖｆ                    ・・・（１）
【００５６】
本実施の形態では、バッファ回路１００を用いることで、チャージポンプ型昇圧回路４０１のポンプ容量Ｃｐを充電する際の駆動電流を低減できる。その結果、内部電源電圧ＶＩＮＴの変動を抑制することができる。
【００５７】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、電圧検出部２２に遅延調整器２２１が含まれているが、これは例示に過ぎない。よって、遅延調整器は、スイッチ部に含まれていてもよい。すなわち、スイッチ部に設けられた遅延調整器に検出信号Ｓｄｅｔを入力し、遅延調整器の出力を、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲートに接続する構成とすることも可能である。
【００５８】
また、実施の形態２及び３は組み合わせることが可能である。つまり、実施の形態２にかかる遅延調整器回路２２１と、実施の形態３にかかる遅延発生器３１１及び３１２と、を有する、バッファ回路を構成することも可能である。また、実施の形態２及び３の組あウェア背によるバッファ回路に、チャージポンプ型昇圧回路４０１を接続することも可能である。
【００５９】
実施の形態１〜３にかかるバッファ回路は、半導体集積回路に搭載可能であることは言うまでもない。また、実施の形態１〜３にかかるバッファ回路は、電圧レギュレータ１、周辺回路２及びチャージポンプ型昇圧回路４０１と同じ半導体集積回路上に集積することも可能である。
【００６０】
実施の形態４では、バッファ回路１００を用いた場合について説明したが、バッファ回路２００又は３００を用いることができることはいうまでもない。
【００６１】
また、上述の実施の形態１〜４にかかるバッファ回路の、バッファ部、電圧検出部及びスイッチ部の回路構成は例示に過ぎない。従って、上述の実施の形態１〜４で説明した機能と同様の機能を発揮し得る限り、他の回路構成とすることも可能である。
【００６２】
さらに、上述の実施の形態では、電圧レギュレータ１から電源供給を受ける周辺回路２は１つでもよいし、複数でもよい。また、複数の周辺回路が電圧レギュレータ１から電源供給を受ける場合には、複数の周辺回路は、同じ構成の回路でもよいし、それぞれ構造及び機能が異なる回路でもよい。
【００６３】
実施の形態１〜３にかかるバッファ回路１００、２００及び３００は、入力する信号と同論理の信号を出力する論理回路として構成されているが、出力する論理はこれに限られない。例えば、本発明にかかる論理回路は、入力する信号に対して反転論理の信号を出力するインバータ回路として構成することも可能である。本発明にかかる論理回路をインバータ回路として構成する場合には、例えば、実施の形態１〜３にかかるバッファ回路１００、２００及び３００のインバータＩＮＶ１と入力端子Ｔｉｎとの間に別途インバータを挿入することにより、容易に実現することが可能である。図９は、バッファ回路１００の構成転換例であるインバータ回路１０１の構成を示す回路図である。図９に示すように、インバータ回路１０１のインバータＩＮＶ１と入力端子Ｔｉｎとの間には、インバータＩＮＶ１０が挿入される。インバータＩＮＶ１０は、電源端子Ｔｓ１（外部電源電圧ＶＤＤ）及びＴｓ２（グランド電圧ＧＮＤ）と接続されることにより電源供給を受ける。インバータ回路１０１のその他の構成は、実施の形態１にかかるバッファ回路１００と同様であるので、説明を省略する。これにより、インバータ回路１０１は、入力信号ＩＮに対して反転論理の出力信号ＯＵＴを出力する。実施の形態２及び３にかかるバッファ回路２００及び３００についても、インバータＩＮＶ１と入力端子Ｔｉｎとの間にインバータＩＮＶ１０を挿入することが可能である。
【００６４】
上述の実施の形態では、入力信号ＩＮの立ち上がりで駆動電流Ｉｄが流れる場合について説明したが、入力信号ＩＮの立ち下がりで駆動電流Ｉｄが流れる構成とすることも可能である。
【符号の説明】
【００６５】
１  電圧レギュレータ
２  周辺回路
１１、３１  バッファ部
１２、２２  電圧検出部
１３  スイッチ部
５１  入力端子
５２  インバータ回路
５３、５４  遅延差発生器
５５  ＰＭＯＳトランジスタ
５６  ＮＭＯＳトランジスタ
５７  出力端子
１００、２００、３００、５００  バッファ回路
１０１  インバータ回路
２２１  遅延調整器
３１１、３２２  遅延発生器
４０１  チャージポンプ型昇圧回路
Ｃｂ  容量
ＣＬＫ１、ＣＬＫ２  クロック信号
Ｃｌｏａｄ  負荷
Ｃｐ  ポンプ容量
Ｄ１、Ｄ２  ダイオード
ＧＮＤ  グランド電圧
Ｉｄ  駆動電流
ＩＩＮＴ  出力電流
ＩＮ  入力信号
ＩＮＶ１〜ＩＮＶ３、ＩＮＶ１０  インバータ
Ｉｔ  貫通電流
ＭＮ１〜ＭＮ３  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ６  ＰＭＯＳトランジスタ
ＯＵＴ  出力信号
Ｐ１、Ｐ２  電流パス
Ｓｄｅｔ  検出信号
Ｔ１  出力端子
Ｉｄ  駆動電流
Ｔｉｎ  入力端子
Ｔｉｎｔ  端子
Ｔｏｕｔ  出力端子
Ｔｓ１、Ｔｓ２  電源端子
Ｖ１〜Ｖ５  電圧
Ｖａ  反転出力信号
Ｖｂ  ゲート電位
Ｖｃ  ゲート電位
ＶＤＤ  外部電源電圧
ＶＩＮＴ  内部電源電圧
ＶＯＵＴ  昇圧電圧
【図１】
2013077962.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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