(57)【要約】【課題】不揮発性メモリ装置に対して、読出し／プログラム時間を短縮できる、向上された読出しスキームを提供する。【解決手段】本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。【選択図】図５
2013077371.tif 000002
【特許請求の範囲】
【請求項１】
ソフト判定読出し命令を受信し、
選択されたワードラインへ読出し電圧を印加し、
前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、
前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含むことを特徴とする不揮発性メモリ装置のソフト判定読出し方法。
【請求項２】
前記感知することは複数の感知動作を含み、前記各感知動作はデヴェロップ時間の間に前記選択されたメモリセルの閾値電圧に従って前記ビットラインに各々対応する感知ノードの電圧を変化させ、前記感知ノードの電圧をラッチし、前記感知ノードをプリチャージすることによって行われ、そして前記感知動作のデヴェロップ時間は互いに異なることを特徴とする請求項１に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項３】
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを含むことを特徴とする請求項２に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項４】
前記感知動作で各々ラッチされたデータは複数のソフト判定読出しデータを含むことを特徴とする請求項２に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項５】
前記感知することは前記ビットラインに各々対応する感知ノードの電圧を少なくとも２回、第１データ及び第２データとして各々ラッチすることを含むことを特徴とする請求項１に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項６】
前記第１データは前記読出し電圧より高い閾値電圧を有するメモリセルと前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルを示し、前記第２データは前記読出し電圧より高い閾値電圧を有するメモリセルを示すことを特徴とする請求項５に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項７】
前記感知ノードの電圧を少なくとも２回の第１データ及び第２データとして各々ラッチすることは、
第１時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第１データとしてラッチし、
前記感知ノードをプリチャージし、
前記第１時間と相異なる第２時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第２データとしてラッチすることを含むことを特徴とする請求項６に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項８】
前記第１時間は前記第２時間より短く、前記第１時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定され、前記第２時間は前記読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定されることを特徴とする請求項７に記載の不揮発性メモリ装置のソフト判定読出し方法。
【請求項９】
ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、
前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、
前記ビットラインに各々連結されたページバッファを有する読出し／書込み回路と、
前記読出し／書込み回路と前記行選択回路を制御するように構成された制御ロジックと、を含み、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも２回、第１データ及び第２データとして各々感知されるソフト判定読出し動作を制御し、
前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御することを特徴とする不揮発性メモリ装置。
【請求項１０】
前記感知ノードの電圧を少なくとも２回の第１データ及び第２データとして各々感知することは、
第１時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第１データとしてラッチし、
前記感知ノードをプリチャージし、
前記第１時間より長い第２時間の間、前記選択されたメモリセルの閾値電圧に従って前記感知ノードの電圧を変化させ、
前記感知ノードの電圧を前記第２データとしてラッチすることを含み、
前記感知動作で各々ラッチされたデータはハード判定読出しデータ及び複数のソフト判定読出しデータを包含するか、或いは複数のソフト判定読出しデータを含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置及びそのソフト判定読出し方法に係り、特に可変閾値電圧を有するメモリセルを含む不揮発性メモリ装置及びそのソフト判定読出し方法に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、コンピュータ及び、人工衛星から消費者向け電子装置に至るマイクロプロセッサベースの各種応用のようなデジタルロジックシステム設計にとり最も必須的なマイクロ電子素子である。従って、高集積度及び高速度のための縮小（ｓｃａ１ｉｎｇ）を通じて得られるプロセス向上及び技術開発を含む半導体メモリの製造技術の進歩は、他のデジタルロジック系列（ファミリ）の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は大きく、揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。揮発性半導体メモリ装置において、ロジック情報は、ＳＲＡＭ（スタティックランダムアクセスメモリ）の場合のように双安定フリップ−フロップのロジック状態を設定することによって、又はＤＲＡＭ（ダイナミックランダムアクセスメモリ）の場合のように、キャパシターの充電を通じて、格納される。何れにせよ、揮発性半導体メモリ装置の場合、電源が印加される間にデータが格納乃至読出され、電源が遮断される時、データは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のような不揮発性半導体メモリ装置は電源が遮断されても格納されたデータを保持できる。不揮発性メモリデータ格納状態は使用される製造技術によって永久的であるか、或いは再プログラムできる。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、及び消費者向け電子産業のような広い範囲の応用において、プログラム及びマイクロコードを格納するために使用される。
高速且つ再プログラム可能な不揮発性メモリを要求するシステムでは、単一チップ上に揮発性及び不揮発性メモリ格納モードの組合わせを具現したものが、例えば、不揮発性ＳＲＡＭ（ｎｖ−ＳＲＡＭ）が使用できる。その上に、特定応用向業務向けに性能を最適化するために、幾つかの追加的なロジック回路を含む特別な特定メモリアーキテクチャが開発されてきた。
【０００５】
不揮発性半導体メモリ装置の中でも、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自身による消去及び書込みが自由にできないので、一般使用者が記憶内容を新しくすることは容易でない。これに反して、ＥＥＰＲＯＭ、特にフラッシュメモリは電気的に消去及び書込みができるので、継続的な更新が必要であるシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置としての応用が拡大されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，８１２，３９０号公報
【特許文献２】米国特許公開第２００８−００８４７２９号公報
【特許文献３】米国特許第７，８３０，７２０号公報
【特許文献４】米国特許公開第２０１１−０１１０１５４号公報
【特許文献５】米国特許第７，８００，９５４号公報
【特許文献６】米国特許公開第２０１０／０３２２００７号公報
【特許文献７】韓国特許公開第１０−２０１１−００１６２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、不揮発性メモリ装置に対して、読出し／プログラム時間を短縮できる、向上された読出しスキームを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。
【０００９】
本発明の他の特徴に係る不揮発性メモリ装置は、ワードラインとビットラインとの交差領域に各々配列されたメモリセルを有するメモリセルアレイと、前記ワードラインの中で選択されたワードラインを駆動するように構成された行選択回路と、前記ビットラインに各々連結されたページバッファを有する読出し／書込み回路と、前記読出し／書込み回路と前記行選択回路を制御するように構成された制御ロジックを含み、ここで、
前記制御ロジックは読出し電圧が供給された選択されたワードラインの選択されたメモリセルに各々連結されたビットラインがプリチャージされ、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインへ供給された読出し電圧は変化されない状態で、前記ビットラインに各々対応する感知ノードの電圧が少なくとも２回の第１データ及び第２データとして各々感知されるソフト判定読出し動作を制御し、前記制御ロジックは前記ソフト判定読出し動作の連続的な感知動作のデヴェロップ時間を可変的に制御する。
【発明の効果】
【００１０】
本発明によれば、不揮発性メモリ装置において、ビットラインのプリチャージされた電圧及び選択されたワードラインに供給された読出し電圧は変化されない状態で、選択されたメモリセルの状態を連続的に感知するので、読出し／プログラム時間（又は、ホストの書込み／読出し要請に対する応答時間）を短縮できる。
【図面の簡単な説明】
【００１１】
【図１】本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
【図２】本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図３】オールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。
【図４】本発明の例示的な実施形態によるページバッファを示すブロック図である。
【図５】セル当たり２−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【図６】本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【図７】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図８】本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図９】本発明の例示的な実施形態による図７に示したブースタを示す図面である。
【図１０】本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面である。
【００１２】
【図１１】本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。
【図１２】ワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
【図１３】ｎ＋１番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にｎ番目ワードラインのメモリセルに関連された閾値電圧分布を示す図面である。
【図１４】カップリングされたメモリセルとカップリングされなかったメモリセルとを含む図１３の全体閾値電圧分布の内わけを示す図面である。
【図１５】本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。
【図１６】２−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図１７】３−ビットソフト判定読出し方式を概略的に説明するための図面である。
【図１８】本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図１９】本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【図２０】本発明のその他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
【００１３】
【図２１】本発明のその他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
【図２２】本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
【図２３】図２２に示した制御器を概略的に示すブロック図である。
【図２４】本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
【図２５】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２６】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２７】本発明の例示的な実施形態による不揮発性メモリ装置が適用されるデジタルスチルカメラを概略的に示す図面である。
【図２８】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【図２９】本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【発明を実施するための形態】
【００１４】
本発明の長所及び特徴、そしてそれを達成する方法は、添付した図面と共に詳細に後述の実施形態を通じて説明される。しかし、本発明はここで説明する実施形態に限定されず他の形態に具体化されることもあり得る。本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。
【００１５】
図面において、本発明の実施形態は示された特定形態に制限されず、説明を明確するために誇張される場合がある。また、明細書全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
【００１６】
本明細書で‘及び／又は’という表現は前後に羅列された構成要素の中で少なくとも１つを含む意味として使用される。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結させるか、或いは他の構成要素を通じて間接的に連結されることを含む意味として使用される。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使用される‘含む’又は‘含む’と言及された構成要素段階、動作、及び素子は１つ以上の他の構成要素段階、動作、素子、及び装置の存在又は追加を意味する。
【００１７】
図１は本発明による不揮発性メモリ装置の読出し方法を概略的に説明するための図面である。
不揮発性メモリ装置はメモリセルの閾値電圧を変化させることによって、データを格納する。メモリセルに格納されたデータはワードラインへ印加される読出し電圧を基準として判別される。例えば、ワードラインへ読出し電圧が印加された状態で、読出し電圧より高い閾値電圧を有するメモリセルと読出し電圧より低い閾値電圧を有するメモリセルとが区別される。読出し動作は、例えば、正常読出し動作、検証読出し動作、データリカバ読出し動作、ソフト判定読出し動作、読出しリトライ動作、等を包含する。
図１で、メモリセルＣは読出し電圧Ｖｗｌ２がワードラインへ印加される時、オフセルとして判別される。この時、メモリセルＡ、Ｂはオンセルとして判別される。読出し電圧Ｖｗｌ１がワードラインへ印加される時、メモリセルＢ、Ｃはオフセルとして判別され、メモリセルＡはオンセルとして判別される。読出し電圧Ｖｗｌ１、Ｖｗｌ２の間に存在する閾値電圧を有するメモリセルＢは、一般的に、２つの読出し電圧Ｖｗｌ１、Ｖｗｌ２を利用して判別される。例えば、メモリセルＢは読出し電圧Ｖｗｌ１を基準にオフセルとして判別され、読出し電圧Ｖｗｌ２を基準にオンセルとして判別されたメモリセルである。
【００１８】
本発明の場合、メモリセルＢは１つの読出し電圧Ｖｗｌ２を利用して判別／検出され得る。例えば、読出し電圧Ｖｗｌ２がワードラインへ印加された状態で、メモリセルＢのビットラインに対応する感知ノードの電圧を連続的にラッチすることによってメモリセルＢを検出する。この時、感知ノードのデヴェロップ（ｄｅｖｅｌｏｐｅ）時間又は感知ノードの電圧が連続的な感知／ラッチ動作の間に制御される。感知ノードのデヴェロップ時間を制御することによって、或いは感知ノードの電圧を制御することによって、ワードラインへ印加される読出し電圧の変化無しで連続的な感知動作を通じてメモリセルＢ、Ｃを各々検出できる。
この時、メモリセルＢ、Ｃに連結されたビットラインの電圧は感知ノードの電圧が連続的にラッチ／感知される間に初期電圧（又は、プリチャージ電圧）に維持される。従って、２つの読出し電圧Ｖｗｌ１、Ｖｗｌ２の代わりに１つの読出し電圧Ｖｗｌ２を利用して異なる閾値電圧を有するメモリセルＢ、Ｃを各々検出／識別できる。又は、１つの読出し電圧Ｖｗｌ２を利用して読出し電圧より低い閾値電圧を有するメモリセルを検出できる。これは以下に詳細に説明される。
【００１９】
図２は本発明の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
本発明による不揮発性メモリ装置１０００は、例えば、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明の不揮発性メモリ装置１０００がＮＡＮＤフラッシュメモリ装置に制限されないことはよく理解されよう。例えば、本発明は垂直形ＮＡＮＤフラッシュメモリ装置、ＮＯＲフラッシュメモリ装置、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭ（登録商標））装置、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ、ＰＲＡＭ）装置、磁気抵抗メモリ（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＭＲＡＭ）装置、強誘電体メモリ（Ｆｅｒｒｏｅ１ｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＦＲＡＭ（登録商標））装置、スピン注入磁化反転メモリ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＳＴＴ−ＲＡＭ）装置、及びこれらの類似装置に適用される。
【００２０】
図２を参照すれば、不揮発性メモリ装置１０００は複数の行（ワードライン）ＷＬ）と複数の列（ビットライン、ＢＬ）に配列されたメモリセルを有するメモリセルアレイ１００を含む。各メモリセルは、１−ビットデータ又はＭ−ビット（マルチ−ビット）データ（Ｍは２又はそれより大きい整数）を格納する。各メモリセルはフローティングゲート又は電荷トラップ層のような電荷格納層を有するメモリセル、可変抵抗素子を有するメモリセル、又はその類似セルで具現され得る。メモリセルアレイ１００は広く公知された単層アレイ構造（ｓｉｎｇ１ｅ−１ａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（又は、２次元アレイ構造と称される）又は多層アレイ構造（ｍｕ１ｔｉ−１ａｙｅｒ  ａｒｒａｙ  ｓｔｒｕｃｔｕｒｅ）（又は、３次元／垂直アレイ構造と称される）を有するように具現される。例示的な３次元アレイ構造が特許文献１と特許文献２とに開示され、本出願のレファレンスとして包含される。
【００２１】
行選択回路２００は制御ロジック４００の制御の下にメモリセルアレイ１００の行に対する選択及び駆動動作を遂行するように構成される。電圧発生回路３００は制御ロジック４００によって制御され、プログラム、消去、及び読出し動作に必要な電圧（例えば、プログラム電圧、パス電圧、消去電圧、読出し電圧、検証電圧、等）を生成するように構成される。制御ロジック４００は不揮発性メモリ１０００の全般的な動作を制御するように構成される。読出し／書込み回路５００は制御ロジック４００によって制御され、動作モードに従って感知増幅器又は書込みドライバーとして動作する。例えば、読出し動作の間には、読出し／書込み回路５００は選択された行のメモリセル（又は、選択されたメモリセル）からデータを感知する感知増幅器として動作する。
【００２２】
このように読み出されたデータは定まった入出力単位ごとに入出力回路６００を通じて外部へ提供される。又は、読み出されたデータはパス／フェイル検証のためにワイヤードＯＲ方式を通じて制御ロジック４００へ提供され得る。例示的なワイヤードＯＲ方式が特許文献３に開示され、本出願のレファレンスとして包含される。プログラム動作の間に、読出し／書込み回路５００はプログラムデータに従って選択された行のメモリセルを駆動する書込みドライバーとして動作する。読出し／書込み回路５００はビットライン又はビットライン対に各々対応する複数のページバッファを含む。メモリセルの各々がマルチ−ビット／マルチ−レベルデータを格納する場合、読出し／書込み回路５００の各ページバッファは複数のラッチを有するように構成される。又は、読出し／書込み回路５００の各ページバッファは制御ロジック４００の制御に従って論理機能を遂行する複数のラッチを有するように構成され得る。これは以下に詳細に説明される。入出力回路６００は外部装置（例えば、ホスト又はメモリ制御器）とインターフェイスするように構成される。
【００２３】
図３はオールビットラインメモリ構造、又はオッドイーブンメモリ構造を有するメモリセルアレイのブロック構成を示す図面である。メモリセルアレイ１００の例示的な構造が説明される。一例として、メモリセルアレイ１００が１０２４個のメモリブロック（ブロック０〜ブロック１０２３）に分けられたＮＡＮＤフラッシュメモリ装置が説明される。各メモリブロックに格納されたデータは同時に消去され得る。一実施形態において、メモリブロックは同時に消去される格納素子の最小単位である。各メモリブロックには、例えば、ビットラインに各々対応するｎ本の複数の列（ＢＬ０〜ＢＬ（ｎ−１））と、ワードラインに各々対応するｍ本の複数の行（ＷＬ０〜ＷＬ（ｍ−１））がある。オールビットライン（ａ１１  ｂｉｔ  ｌｉｎｅ：ＡＢＬ）構造と称される一実施形態において、メモリブロックの全てビットラインは読出し及びプログラム動作の間に同時に選択され得る。選択されたワードラインに属し、全てビットラインの何れかと連結された格納素子は同時にプログラムされ得る。
【００２４】
例示的な実施形態において、同一の列に属する複数の格納素子はＮＡＮＤストリング１１１を構成するように直列に連結される。ＮＡＮＤストリングの一端子はストリング選択ラインＳＳＬによって制御される選択トランジスタを通じて対応するビットラインに連結され、他の端子は接地選択ラインＧＳＬによって制御される選択トランジスタを通じて共通ソースラインＣＳＬに連結される。
【００２５】
オッドイーブン構造（ｏｄｄ−ｅｖｅｎ  ａｒｃｈｉｔｅｃｔｕｒｅ）と称される他の例示的な実施形態において、ビットラインはイ−ブンビットラインＢＬｅ０〜ＢＬｅ（ｎ−１）とオッドビットラインＢＬｏ０〜ＢＬｏ（ｎ−１）とに区分される。オッド／イ−ブンビットライン構造において、選択されたワードラインに属し、オッドビットラインと連結された格納素子が第１時間にプログラムされる反面に、選択されたワードラインに属し、イ−ブンビットラインと連結された格納素子は第２時間にプログラムされる。データは、他のブロックへプログラムされ、他のメモリブロックから読み出され得る。このような動作は同時に遂行できる。
【００２６】
図４は本発明の例示的な実施形態によるページバッファを示すブロック図である。図４には、読出し／書込み回路５００の内の、１つのビットラインに関連されたページバッファＰＢが示されている。
【００２７】
図４を参照すれば、ページバッファＰＢは制御ロジック４００の制御に応答して動作し、複数の、例えば、４つのラッチユニット５０１、５０２、５０３、５０４、選択的プリチャージ回路（ｓｅ１ｅｃｔｉｖｅ  ｐｒｅ−ｃｈａｒｇｅ  ｃｉｒｃｕｉｔ）５０５、及び複数のトランジスタＴ１、Ｔ２、Ｔ９を含む。ビットラインＢＬと感知ノードＳＯとの間にトランジスタＴ１、Ｔ２が直列連結される。トランジスタＴ１、Ｔ２は対応する制御信号ＢＬＳＨＦ、ＣＬＢＬＫによって各々制御される。
【００２８】
ラッチユニット５０１はインバータＩ１、Ｉ２で構成されたラッチＬＡＴ１、ダンプ回路５０１ａ、及び複数のトランジスタＴ３〜Ｔ６で構成される。トランジスタＴ３、Ｔ５はラッチノードＬＮ２と接地電圧との間に直列連結され、対応する制御信号ＳＥＴ＿Ｓ、ＲＥＦＲＥＳＨによって各々制御される。トランジスタＴ４、Ｔ６はラッチノードＬＮ１と接地電圧との間に直列連結される。トランジスタＴ４は制御信号ＲＳＴ＿Ｓによって制御され、トランジスタＴ６は感知ノードＳＯの電圧によって制御される。ダンプ回路５０１ａはラッチ１ＡＴ１によって維持されるデータを感知ノードＳＯへ伝達するように構成される。
【００２９】
ラッチユニット５０２はインバータＩ３、Ｉ４で構成されたラッチＬＡＴ２、ダンプ回路５０２ｂ、及び複数のトランジスタＴ７、Ｔ８で構成される。トランジスタＴ７はラッチノードＬＮ４とトランジスタＴ９との間に連結され、制御信号ＳＥＴ＿Ｆによって制御される。トランジスタＴ８はラッチノードＬＮ３とトランジスタＴ９との間に連結され、制御信号ＲＳＴ＿Ｆによって制御される。トランジスタＴ９は感知ノードＳＯの電圧によって制御される。ダンプ回路５０２ａはラッチ１ＡＴ１によって維持されるデータを感知ノードＳＯへ伝達するように構成される。
【００３０】
残りのラッチユニット５０３、５０４はラッチユニット５０２と同様に構成されるので、それに関する説明は省略する。
【００３１】
選択的プリチャージ回路５０５は感知ノードＳＯに、そしてプリチャージ経路（ｐｒｅ−ｃｈａｒｇｅ  ｐａｔｈ）５０６及びトランジスタＴ１を通じてビットラインＢＬに連結される。選択的プリチャージ回路５０５はラッチユニット５０１にラッチされた値に従って感知ノードＳＯを選択的にプリチャージするように構成される。選択的プリチャージ回路５０５はビットラインのプリチャージされた電圧が一定に維持されるようにプリチャージ経路５０６へ所定の電流を供給する。これは以下に詳細に説明される。
【００３２】
ページバッファＰＢ及びそれに含まれたラッチの数がここに開示されたことに制限されないことは理解できる。
図５はセル当たり２−ビットデータを格納する不揮発性メモリ装置の閾値電圧分布を示す図面である。
【００３３】
１つのメモリセルに１−ビットデータが格納される場合、２つの閾値電圧分布（例えば、消去状態Ｅ及びプログラム状態Ｐに各々対応する閾値電圧分布）が形成される。１つのメモリセルに２−ビットデータが格納される場合、図５に示したように、４つの閾値電圧分布、即ち消去状態Ｅ及び３つのプログラム状態Ｐ１、Ｐ２、Ｐ３に各々対応する閾値電圧分布１０１、１０２、１０３、１０４が形成される。メモリセルが目標プログラム状態を有するようにプログラムされたか否かはプログラム状態Ｐ１、Ｐ２、Ｐ３に各々対応する検証電圧ＶＰ１、ＶＰ２、ＶＰ３を利用して判別される。これはメモリセルに２−ビットデータを格納するために検証電圧ＶＰ１、ＶＰ２、ＶＰ３を利用して３回の検証動作が連続的に行われることを意味する。
【００３４】
メモリセルに格納されるデータビットの数の増加に比例して隣接する閾値電圧分布間の間隔が狭くなる。隣接する閾値電圧分布間の間隔が狭くなることによって、読出しマージンは減少する。隣接する閾値電圧分布間の間隔は閾値電圧分布の各々の幅を狭くすることによって、広くすることができる。このために、２−ステップ検証方法が使用される。一般的な２−ステップ検証方法が特許文献４に開示され、本出願のレファレンスとして包含される。
２−ステップ検証方式の場合、プログラム状態の各々に対応する検証動作の各々は異なる２つの検証電圧の中で１つ（例えば、目標検証電圧より低いプリ（ｐｒｅ−）検証電圧と称される）が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作と異なる２つの検証電圧の中で他の１つ（例えば、目標検証電圧としてファイン（ｆｉｎｅ−）検証電圧と称される）が選択されたワードラインへ印加された状態で感知ノードの電圧変化を感知する動作を含む。
【００３５】
２−ステップ検証方式の場合、１つのプログラム状態における検証動作の感知動作の各々はビットラインをプリチャージする動作と選択されたワードラインに検証電圧を供給する動作とを含む。ビットラインをプリチャージする動作は検証動作を遂行するのに掛かる時間の大部分を占める。メモリセルに格納されるデータビットの数の増加に伴い、１つのプログラム状態を判別するために行われる検証動作の数も増加する。これはメモリセルに格納されるデータビットの数の増加に比例して読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）が増加することを意味する。
【００３６】
以下に説明するように、本発明の場合、各プログラム状態を判別するために２回の感知動作が連続的に遂行され、ワードラインへ印加される検証電圧は変化されない。特に、２回の感知動作が連続的に遂行される時、ビットラインは初期にプリチャージされた状態に維持される。即ち、２回の感知動作は１回のビットラインプリチャージ動作を必要とする。それ故に、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。また、連続的な感知／ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間も削減できる。
【００３７】
図６は本発明の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図７は本発明の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のプログラム動作及び検証動作を参照図面に基づいて詳細に説明する。
【００３８】
説明に先立って、１つのメモリセルに２−ビットデータが格納されたと仮定する。このような仮定によれば、メモリセルに２−ビットデータが各々格納される時、図５に示した４つの閾値電圧分布１０１、１０２、１０３、１０４が形成される。プログラムループの反復を通じてメモリセルがプログラムされる。プログラムループは、図６に示したように、プログラム区間ＰＧＭ及び検証区間Ｐ１−ＶＦＹ、Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹを含む。最大プログラムループ回数内でプログラムループが反復されることはよく理解されよう。
【００３９】
下位ページデータ（例えば、２−ビットデータのうちのＬＳＢデータ）が格納された選択されたメモリセルのプログラミングの前に、選択されたメモリセルに格納されるデータ（例えば、上位ページデータ、２−ビットデータのうちのＭＳＢデータ）が読出し／書込み回路５００のページバッファＰＢへロードされる。ページバッファＰＢへロードされたデータは制御ロジック４００の制御の下にラッチユニット５０３に格納される。選択されたメモリセルに格納されたデータ（例えば、下位ページデータ）は制御ロジック４００の制御の下にラッチユニット５０４に格納される。これは初期読出し動作（ｉｎｉｔｉａ１  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）を通じて行われる。
【００４０】
上述した動作によれば、選択されたメモリセルに各々対応するページバッファＰＢのラッチユニット５０３、５０４は、下の表１に示したように、消去状態Ｅ及びプログラム状態Ｐ１、Ｐ２、Ｐ３の中でいずれか１つに対応する値（例えば、‘１１’、‘０１’、‘００’、及び‘１０’）に設定される。以後、選択されたメモリセルがページバッファＰＢに設定されたデータに基づいてプログラムされる。選択されたメモリセルのプログラミングは選択されたワードラインへプログラム電圧を供給し、ビットラインへ電源電圧又は接地電圧を供給することによって行われる。プログラム電圧は、プログラムループの反複によって定まる増加分ずつ順次的に増加される。
【表１】
2013077371.tif 000003
【００４１】
表１で‘Ａ’、‘Ｂ’、及び‘Ｃ’は、図１に示したように、読出し電圧Ｖｗｌ２に対応するプログラム状態の閾値電圧を有するようにプログラムされるメモリセルを各々示す。
【００４２】
プログラム動作が遂行された後、図６に示したように、選択されたメモリセルが目標閾値電圧（プログラム状態Ｐ１、Ｐ２、Ｐ３に各々対応する）を有するようにプログラムされたか否かを判別するための検証動作Ｐ１−ＶＦＹ、Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹが連続的に行われる。先ず、プログラム状態Ｐ１にプログラムされるメモリセルに対する検証動作Ｐ１−ＶＦＹが行われる。検証動作Ｐ１−ＶＦＹは、図６に示したように、Ｐ１状態選択区間２０１、ビットライン（ＢＬ）プリチャージ区間２０２、感知ノード（ＳＯ）デヴェロップ区間２０３、ラッチ区間２０４、感知ノード（ＳＯ）プリチャージ区間２０５、感知ノード（ＳＯ）デヴェロップ区間２０６、ラッチ区間２０７、ビットライン（ＢＬ）リカバリ区間２０８、及びパスされたＰ１状態処理（プロセス）区間２０９を含む。
【００４３】
Ｐ１状態選択区間２０１ではプログラム状態Ｐ１でプログラムされるメモリセルに対応するラッチユニット５０１のラッチノードＬＮ１がラッチユニット５０３、５０４のラッチ値（‘０１’）に基づいて‘１’に設定される。表１で分かるように、残り状態Ｅ、Ｐ２、Ｐ３でプログラムされるメモリセルに対応するラッチユニット５０１のラッチノードＬＮ１は初期状態として‘０’に維持される。Ｐ１状態選択区間２０１が終了された後、図７を参照すれば、選択されたワードラインへ検証電圧ＶＰ１が印加される。検証電圧ＶＰ１はプログラム状態Ｐ１の目標検証電圧（又は目標閾値電圧）に対応する電圧である。
【００４４】
ビットラインプリチャージ区間２０２ではラッチユニット５０１のラッチ値に従ってビットラインが選択的にプリチャージされる。例えば、ラッチユニット５０１のラッチノードＬＮ１がプログラム状態Ｐ１でプログラムされるメモリセルを示す値である‘１’に設定された場合、ビットラインが選択的プリチャージ回路５０５によって予め設定された電圧（例えば、０．５Ｖ）にプリチャージされる。ビットラインプリチャージ区間２０２で、感知ノードＳＯは電源電圧ＶＤＤにプリチャージされる。ラッチユニット５０１のラッチノードＬＮ１が‘０’に設定された場合、ビットラインは選択的プリチャージ回路５０５を通じて接地される。従って、ビットラインプリチャージ区間２０２の間に、ラッチユニット５０１のラッチ値に従ってビットラインが選択的にプリチャージされる。
【００４５】
感知ノードデヴェロップ区間２０３では選択的プリチャージ回路５０５で感知ノードＳＯへの電流供給が遮断され、トランジスタＴ１、Ｔ２はターンオンされる。このような条件下では、感知ノードＳＯのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図７に示したように、感知ノードＳＯは選択されたメモリセル（例えば、図１のＡ、Ｂ、Ｃ）の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルＡに対応する感知ノードＳＯは速くデヴェロップされる反面に、選択されたメモリセルＣに対応する感知ノードＳＯは概ねデヴェロップされない。選択されたメモリセルＢの閾値電圧と検証電圧ＶＰ１との間の差が大きくないので、選択されたメモリセルＢはデヴェロップ時間によってオンセル又はオフセルとして決定され得る。本発明の場合、感知ノードデヴェロップ区間２０３のデヴェロップ時間は検証電圧ＶＰ１を基準に選択されたメモリセルＢがオフセルとして判別されるように決定される。デヴェロップ時間ｔ１は、例えば、図１の読出し電圧Ｖｗｌ１、Ｖｗｌ２の間に存在する閾値電圧を有するメモリセルがオフセルとして判別されるように決定され得る。
【００４６】
例示的な実施形態において、感知ノードデヴェロップ区間２０３の間に、ビットラインは選択的プリチャージ回路５０５で感知ノードＳＯへの電流供給が遮断された状態でプリチャージ経路５０５を通じて駆動される。言い換えれば、図７に示したように、ビットラインは感知ノードデヴェロップ区間２０３の間にプリチャージされた電圧を維持する。
【００４７】
感知ノードデヴェロップ区間２０３に続いてラッチ区間２０４ではラッチユニット５０２を通じてラッチ動作が行われる。例えば、トランジスタＴ２がターンオフされた状態で、制御信号ＲＳＴ＿Ｆが活性化される。この時、感知ノードＳＯの電圧がトランジスタＴ９の閾値電圧より高ければ、ラッチノードＬＮ３の値は‘１’から‘０’に転換される。感知ノードＳＯの電圧がトランジスタＴ９の閾値電圧より低ければ、ラッチノードＬＮ３の値は‘１’に維持される。図１のメモリセルＢ、Ｃの場合、下の表２に示したように、ラッチノードＬＮ３は‘０’に変更される。即ち、検証電圧ＶＰ１より高い閾値電圧を有するメモリセルＣと検証電圧ＶＰ１より低い閾値電圧を有するメモリセルＢとが検出／判別される。
【表２】
2013077371.tif 000004
【００４８】
例示的な実施形態において、ラッチ区間２０４の間に、ビットラインはトランジスタＴ２がターンオフされた状態でプリチャージ経路５０５を通じて駆動される。
ラッチ区間２０４に続いて感知ノードプリチャージ区間２０５では感知ノードＳＯがプリチャージされる。これは選択的プリチャージ回路５０５を通じて行われる。
感知ノードデヴェロップ区間２０６では選択的プリチャージ回路５０５で感知ノードＳＯへの電流供給が遮断され、トランジスタＴ１、Ｔ２はターンオンされる。このような条件下では、感知ノードＳＯのプリチャージされた電圧は選択されたメモリセルの閾値電圧によって変化する。例えば、図７に示したように、感知ノードＳＯは選択されたメモリセル（例えば、図１のＡ、Ｂ、Ｃ）の閾値電圧によって異なる勾配に従ってデヴェロップされる。選択されたメモリセルＡに対応する感知ノードＳＯは速くデヴェロップされる反面に、選択されたメモリセルＣに対応する感知ノードＳＯは概ねデヴェロップされない。感知ノードデヴェロップ区間２０６のデヴェロップ時間ｔ２は検証電圧ＶＰ１より低い閾値電圧を有するメモリセルがオンセルと判別されるように（又は、検証電圧ＶＰ１より高い閾値電圧を有するメモリセルのみがオフセルとして判別されるように）決定される。
【００４９】
例示的な実施形態において、感知ノードデヴェロップ区間２０６の間に、ビットラインは選択的プリチャージ回路５０５から感知ノードＳＯへの電流供給が遮断された状態で選択的プリチャージ回路５０５を通じて駆動される。言い換えれば、図７に示したように、ビットラインは感知ノードデヴェロップ区間２０６の間にプリチャージされた電圧を維持する。
【００５０】
感知ノードデヴェロップ区間２０６に続いてラッチ区間２０７ではラッチユニット５０１を通じてラッチ動作が行われる。例えば、トランジスタＴ２がターンオフされた状態で、制御信号ＲＳＴ＿Ｓが活性化される。
【００５１】
この時、感知ノードＳＯの電圧がトランジスタＴ６の閾値電圧より高ければ、ラッチノードＬＮ１の値は‘１’から‘０’に転換される。感知ノードＳＯの電圧がトランジスタＴ６の閾値電圧より低ければ、ラッチノードＬＮ１の値は‘１’に維持される。図１のメモリセルＣの場合、下の表３に示したように、ラッチノードＬＮ１は‘０’に変更される。
【表３】
2013077371.tif 000005
【００５２】
例示的な実施形態において、ラッチ区間２０７の間に、ビットラインはトランジスタＴ２がターンオフされた状態で選択的プリチャージ回路５０５を通じて駆動される。
ビットラインリカバリ区間２０８ではビットラインの電圧が放電される。これはトランジスタＴ１、Ｔ４を通じて行われる。
【００５３】
パスされたＰ１状態処理区間２０９では読出し電圧ＶＰ１より高い閾値電圧を有するメモリセル（例えば、Ｃ）に対応するラッチユニット５０３の値が‘１’に設定される。例えば、ラッチユニット５０１、５０２のラッチ値が全て‘０’である時、下の表４に示したように、ラッチユニット５０３の値が‘１’に設定される。これはメモリセルＣが次のプログラム動作でプログラム禁止されることを意味する。即ち、メモリセルＣはプログラムパスされる。
【表４】
2013077371.tif 000006
【００５４】
ラッチユニット５０２に格納された‘０’値は次のプログラム動作の時、ビットラインへ供給される電圧を決定するのに使用される。例えば、ラッチユニット５０２に‘０’値（メモリセルＢに対応する）が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧（例えば、１Ｖ）（‘ビットライン強制（フォーシング）電圧’と称される）で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧に駆動されるビットラインのメモリセルＢはメモリセルＡより遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。次のプログラム区間で、ビットラインはラッチユニット５０３、５０４のラッチ値及びラッチユニット５０２のラッチ値に従って、電源電圧、接地電圧、及びビットライン強制電圧（メモリセルＢに対応する）の中でいずれか１つに駆動される。
【００５５】
プログラム状態Ｐ１における検証動作Ｐ１−ＶＦＹが遂行された後、プログラム状態Ｐ２、Ｐ３における検証動作Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹが連続的に遂行される。プログラム状態Ｐ２、Ｐ３における検証動作Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作Ｐ１−ＶＦＹと実質的に同様に遂行されるので、それに関する説明は省略する。
【００５６】
例示的な実施形態において、検証区間Ｐ１−ＶＦＹ、Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹでトランジスタＴ７はターンオフ状態に維持される。
【００５７】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル（例えば、Ｃ）のみでなく検証電圧より低い閾値電圧を有するメモリセル（例えば、Ｂ）を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に（又は、プリチャージされた電圧に）維持され、その結果感知ノードデヴェロップ区間２０６の前に、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。
【００５８】
例示的な実施形態において、本発明による２−ステップ検証スキームはマルチ−レベルセル（ＭＬＣ）メモリ装置のみでなく単一レベルセル（ＳＬＣ）メモリ装置にも適用され得る。
【００５９】
例示的な実施形態において、感知ノードプリチャージ区間２０５以前に行われる感知ノードデヴェロップ区間に対応する時間ｔ１が感知ノードプリチャージ区間２０５以後に行われる感知ノードデヴェロップ区間に対応する時間ｔ２より長く設定され得る。このような場合、感知ノードプリチャージ区間２０５以前に行われる感知ノードデヴェロップ区間に対応する時間ｔ１は、読出し電圧より低い閾値電圧を有するメモリセルがオンセルとして判別されるように決定され、感知ノードプリチャージ区間２０５以後に行われる感知ノードデヴェロップ区間に対応する時間ｔ２は、読出し電圧より所定電圧ぐらい低い閾値電圧を有するメモリセルがオフセルとして判別されるように決定される。
【００６０】
図８は本発明の他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。図８を参照すれば、不揮発性メモリ装置２０００は読出し／書込み回路２１００と制御ロジック２２００とを含む。図示しないけれども、不揮発性メモリ装置２０００が図２に示したメモリセルアレイ１００、行選択回路２００、電圧発生回路３００、入出力回路６００、等を含むことは言うまでもない。
【００６１】
読出し／書込み回路２１００はビットラインＢＬ０〜ＢＬｎを通じてメモリセルアレイ（図２の符番１００）に連結される。読出し／書込み回路２１００はビットラインＢＬ０〜ＢＬｎに各々連結されたページバッファＰＢを含む。他の例として、読出し／書込み回路２１００が、（図３のオッドイーブンメモリ構造に示したような）ビットライン対に各々連結されたページバッファＰＢで構成され得ることはよく理解されよう。各ページバッファＰＢはビットラインバイアスブロック２１０１、ラッチブロック２１０２、及びブースタ２１０３を含む。
ビットラインバイアスブロック２１０１は図４に示した選択的プリチャージ回路５０５とトランジスタＴ１、Ｔ２とで構成され、ラッチブロック２１０２は図４に示されたラッチユニット５０１〜５０４及びトランジスタＴ９で構成される。従って、ビットラインバイアスブロック２１０１とラッチブロック２１０２とに関する説明は省略する。ページバッファＰＢのブースタ２１０３は制御ロジック２２００の制御の下に感知ノードＳＯの電圧を昇圧（ｂｏｏｓｔ）するように構成される。例示的な実施形態によれば、ブースタ２１０３は各検証動作の連続的な感知／ラッチ動作の中でいずれか１つ（例えば、後者の感知／ラッチ動作）以前に感知ノードＳＯの電圧を昇圧する。これは以下に詳細に説明される。
【００６２】
図９は本発明の例示的な実施形態による図８に示したブースタを示す図面である。
図９を参照すれば、ブースタ２１０３はドライバー２１０３−１及びキャパシター２１０３−２を含む。ドライバー２１０３−１は昇圧信号ＢＳＴに応答してキャパシター２１０３−２の一端を駆動する。キャパシター２１０３−２は感知ノードＳＯとドライバー２１０３−１との間に連結される。感知ノードＳＯの電圧は昇圧信号ＢＳＴのロー−ハイ遷移の時、キャパシター２１０３−２を通じて昇圧される。例示的な実施形態において、キャパシター２１０３−２はＭＯＳトランジスタで構成される。
他の実施形態において、キャパシター２１０３−２は感知ノードＳＯと隣接する信号ラインとを利用して構成される。即ち、キャパシター２１０３−２は一電極として使用される感知ノードＳＯ、他の電極として使用される隣接する信号ライン、及び感知ノードＳＯと信号ラインとの間に存在する絶縁物質で構成され得る。キャパシター２１０３−２を構成する方法がここに開示されたものに制限されないことはよく理解されよう。
【００６３】
図１０は本発明の他の例示的な実施形態による不揮発性メモリ装置のプログラム方法を説明するための図面であり、図１１は本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を説明するためのタイミング図である。以下、本発明の他の例示的な実施形態による不揮発性メモリ装置の検証動作を参照図面に基づいて詳細に説明する。
【００６４】
プログラムループは、図１０に示したように、プログラム区間ＰＧＭ及び検証区間Ｐ１−ＶＦＹ、Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹを含む。プログラム区間ＰＧＭは図６で説明したことと実質的に同一であるので、それに関する説明は省略する。
【００６５】
プログラム動作が遂行された後、図１０に示したように、選択されたメモリセルが目標閾値電圧を有するようにプログラムされたか否かを判別するための検証動作Ｐ１−ＶＦＹ、Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹが連続的に行われる。先ず、プログラム状態Ｐ１においてプログラムされるメモリセルに対する検証動作Ｐ１−ＶＦＹが行われる。検証動作Ｐ１−ＶＦＹは、図１０に示したように、Ｐ１状態選択区間２１１、ビットライン（ＢＬ）プリチャージ区間２１２、感知ノード（ＳＯ）デヴェロップ区間２１３、ラッチ区間２１４、感知ノード昇圧（ブースティング）区間２１５、ラッチ区間２１６、ビットライン（ＢＬ）リカバリ区間２１７、及びパスされたＰ１状態処理（プロセス）区間２１８を含む。
【００６６】
Ｐ１状態選択区間２１１及びビットラインプリチャージ区間２１２の動作は図６で説明したことと実質的に同一であるので、それに関する説明は省略する。
感知ノードデヴェロップ区間２１３の動作は図６で説明された感知ノードデヴェロップ区間２０６のそれと実質的に同様に遂行される。即ち、図１１に示したように、感知ノードデヴェロップ動作は検証電圧ＶＰ１より低い閾値電圧を有するメモリセル（例えば、Ａ、Ｂ）がオンセルとして検出されるように決定されたデヴェロップ時間ｔ２の間に行われる。デヴェロップ時間ｔ２の間に検証電圧ＶＰ１より高い閾値電圧を有するメモリセルＣのみが検出される。
【００６７】
例示的な実施形態において、感知ノードデヴェロップ区間２１３の間に、ビットラインは選択的プリチャージ回路５０５から感知ノードＳＯへの電流供給が遮断された状態でプリチャージ経路５０６を通じて駆動される。言い換えれば、図１１に示したように、ビットラインは感知ノードデヴェロップ区間２１３の間にプリチャージされた電圧を維持する。
【００６８】
感知ノードデヴェロップ区間２１３に続いてラッチ区間２１４ではラッチユニット５０１を通じてラッチ動作が行われる。例えば、トランジスタＴ２がターンオフされた状態で、制御信号ＲＳＴ＿Ｓが活性化される。この時、感知ノードＳＯの電圧がトランジスタＴ６の閾値電圧より高ければ、ラッチノードＬＮ１の値は‘１’から‘０’に転換される。感知ノードＳＯの電圧がトランジスタＴ６の閾値電圧より低ければ、ラッチノードＬＮ１の値は‘１’に維持される。
【００６９】
感知ノード昇圧区間２１５では制御ロジック２２００の制御の下にブースタ２１０３を通じて感知ノードＳＯの電圧が昇圧される。図１１に示したように、感知ノードＳＯの電圧は検証電圧ＶＰ１より低い閾値電圧を有するメモリセル（例えば、Ｂ）がオフセルとして判別されるように又は、検証電圧ＶＰ１より低いメモリセルＢの閾値電圧がラッチ感知トリップ点より高くなるように）昇圧される。感知ノードＳＯの昇圧レベルはブースタ２１０３へ印加される昇圧信号の電圧によって可変できる。
【００７０】
感知ノード昇圧区間２１５に続いてラッチ区間２１７ではラッチユニット５０２を通じてラッチ動作が行われる。例えば、トランジスタＴ２がターンオフされた状態で、制御信号ＲＳＴ＿Ｓが活性化される。この時、感知ノードＳＯの電圧がトランジスタＴ９の閾値電圧より高ければ、ラッチノードＬＮ３の値は‘１’から‘０’に転換される。感知ノードＳＯの電圧がトランジスタＴ９の閾値電圧より低ければ、ラッチノードＬＮ３の値は‘１’に維持される。図１のメモリセルＢ、Ｃの場合、ラッチノードＬＮ３は‘０’に変更される。
【００７１】
ビットラインリカバリ区間２１７及びパスされたＰ１状態処理区間２１８は図６で説明したことと実質的に同一であるので、それに関する説明は省略する。
先に説明したように、ラッチユニット５０２に格納された‘０’値は次のプログラム動作の時、ビットラインに供給される電圧を決定するのに使用される。例えば、ラッチユニット５０２に‘０’値（メモリセルＢに対応する）が格納された場合、ビットラインは電源電圧より低く、接地電圧より高い電圧（例えば、１Ｖ）（‘ビットライン強制（フォーシング）電圧’と称される）で駆動される。ビットラインが接地電圧に駆動される場合と比較してみる時、ビットライン強制電圧で駆動されるビットラインのメモリセルＢはメモリセルＡ）より遅くプログラムされる。これにより閾値電圧分布の幅がより狭く形成される。
【００７２】
プログラム状態Ｐ１における検証動作Ｐ１−ＶＦＹが遂行された後、プログラム状態Ｐ２、Ｐ３における検証動作Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹが連続的に遂行される。プログラム状態Ｐ２、Ｐ３における検証動作Ｐ２−ＶＦＹ、Ｐ３−ＶＦＹは選択されたワードラインへ印加される検証電圧が変更される点を除外すれば、検証動作Ｐ１−ＶＦＹと実質的に同様に遂行されるので、それに関する説明は省略する。
【００７３】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで検証電圧より高い閾値電圧を有するメモリセル（例えば、Ｃ）のみでなく検証電圧より低い閾値電圧を有するメモリセル（例えば、Ｂ）を検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に（又は、プリチャージされた電圧に）維持され、その結果メモリセルＢを検出する前にビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。また、連続的な感知／ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【００７４】
本発明の例示的な実施形態による感知スキームは、上述した２−ステップ検証動作とは別の読出し動作（例えば、データリカバ読出し動作、ソフト判定読出し動作、読出しる。動作、等）に適用できる。これは以下に詳細に説明される。
＜データリカバ読出し動作＞
【００７５】
図１２はワードラインカップリングを減らすためのプログラム方法を説明するための図面である。
図１２にはセル当たり２−ビットデータを格納するための、そしてワードラインカップリングを減らすためのプログラム方法が示されている。図１２で、曲線２１０−０、２１０−１は下位ページプログラム手続の以後のメモリセルの閾値電圧分布を示し、曲線２２０−０、２２０−１、２２０−２、２２０−３は上位ページプログラム手続の以後のメモリセルの閾値電圧分布を示す。
【００７６】
下位及び上位ページがプログラムされた後、図１２に示したように、メモリセルは４つのデータ状態Ｅ、Ｐ１、Ｐ２、Ｐ３の中でいずれか１つにプログラムされる。図１２に示した方法において、下位ページがプログラムされた後、閾値電圧分布２１０−０に属するメモリセルは閾値電圧分布２２０−０又は閾値電圧分布２２０−１にプログラムされ、下位ページがプログラムされた後、閾値電圧分布２１０−１に属するメモリセルは閾値電圧分布２２０−２又は閾値電圧分布２２０−３にプログラムされる。閾値電圧分布２２０−０、２２０−１、２２０−２、２２０−３は読出し電圧ＲＤ１、ＲＤ２、ＲＤ３を利用して区別される。
【００７７】
各メモリセルにＭ−ビットデータ（Ｍは２又はそれより大きい整数）が格納される場合、ｎ番目ワードラインのメモリセルの閾値電圧はｎ＋１番目ワードラインのメモリセルに上位ページがプログラムされる時、シフトされ得る。即ち、ｎ番目ワードラインのメモリセルの閾値電圧分布はｎ＋１番目ワードラインのメモリセルに上位ページがプログラムされる以前と比較して見る時、ワードラインカップリングによって広くなる。閾値電圧分布が広くなる理由は、ｎ＋１番目ワードラインのメモリセルに上位ページがプログラムされる時、ｎ番目ワードラインのメモリセルがワードラインカップリングを全て受けるのではなく選択的に受けるためである。
【００７８】
ｎ＋１番目ワードラインのメモリセルの中でｎ番目ワードラインのメモリセルにカップリングを与えるメモリセル（又は、“攻撃セル（ａｇｇｒｅｓｓｏｒ  ｃｅ１１ｓ）”と称される）はｎ番目ワードラインのメモリセルに加えられるカップリングの程度（大きさ）に従って、及び／又はプログラム方式に従って１つ又はそれより多い攻撃セルグループを構成する。ｎ＋１番目ワードラインのメモリセルの中でｎ番目ワードラインのメモリセルにカップリングを与えないメモリセルもやはり１つのグループを構成する。ｎ＋１番目ワードラインのメモリセルの中で攻撃セルを除外した残りのメモリセルは非攻撃セル（ｎｏｎ−ａｇｇｒｅｓｓｏｒ  ｃｅ１１ｓ）として定義される。
【００７９】
攻撃セルと非攻撃セルの各々は図１２で説明したプログラム状態の中でいずれか１つを有する。このような定義によれば、ｎ番目ワードラインのメモリセルはカップリングを受けたメモリセルとカップリングを受けなかったメモリセルで構成される。それ故に、閾値電圧分布が広くなる。ｎ番目ワードラインのメモリセルにワードラインカップリングを加えるｎ＋１番目ワードラインに対するプログラム動作はアドレススクランブル方式に従って可変的に決定される。
【００８０】
図１３はｎ＋１番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後において、ｎ番目ワードラインのメモリセルの閾値電圧分布を示す図面である。
【００８１】
図１３に示した例はｎ＋１番目ワードラインのメモリセルがプログラムされる以前、即ちワードラインカップリング以前のｎ番目ワードラインのメモリセルに関連された２つの隣接する閾値電圧分布３１０−０、３１０−１を示す。図１３には単なる２つの閾値電圧分布が示されている。しかし、セル当たりビット数に従ってさらに多い閾値電圧分布が存在することは言うまでもない。閾値電圧分布の数はメモリセルに格納されるデータビットの数に基づいて決定される。
例えば、ｍ−ビットデータ（ｍは２又はそれより大きい整数）がメモリセルに格納される時、２ｍ個の閾値電圧分布が生じる。閾値電圧分布３１０−０、３１０−１は閾値電圧分布３１０−０、３１０−１の間に存在する読出し電圧ＲＤを利用して区別される。図示しないけれども、ｍ−ビットデータ（ｍ＞１）の場合の残りの閾値電圧分布もやはり隣接する閾値電圧分布の間に存在する読出し電圧を利用して区別される。このような読出し動作を正常読出し動作と称し、正常読出し動作で使用される読出し電圧ＲＤを正常読出し電圧と称する。
【００８２】
図１３に示された閾値電圧分布３１１−０、３１１−１は、ｎ＋１番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリングに対応する閾値電圧シフトを経験した以後のｎ番目ワードラインのメモリセルに関連された閾値電圧分布を示す。閾値電圧分布３１１−０、３１１−１は、ｎ＋１番目ワードラインの、プログラムされる時に生じるワードラインカップリングを経験したメモリセルと、経験しないメモリセルに対する全体閾値電圧分布を示す。
【００８３】
図１４はカップリングされたメモリセルとカップリングされなかったメモリセルとを含む図１３の全体閾値電圧分布の内わけを示す図面である。
図１４の例において、閾値電圧分布３１３−０、３１３−１はワードラインカップリングによる閾値電圧シフトを経験しなかった（又は、カップリングされなかった）メモリセルの閾値電圧分布を示す。閾値電圧分布３１５−０、３１５−１はワードラインカップリングによる閾値電圧シフトを経験した（又は、カップリングされた）メモリセルの閾値電圧分布を示す。即ち、閾値電圧分布３１５−０、３１５−１は、データ状態３１３−０、３１３−１にプログラムされたメモリセルの閾値電圧がシフトした結果を示す。
【００８４】
ｎ番目ワードラインのプログラムされたメモリセルは、ｎ＋１番目ワードラインのメモリセルのプログラムによって経験した閾値電圧シフトに従って、カップリングされなかった閾値電圧分布３１３−０、３１３−１に、又はカップリングされた閾値電圧分布３１５−０、３１５−１に属する。図１４に示したように、第１読出し電圧ＤＲ１はカップリングされなかったメモリセルを読み出すために、即ち閾値電圧分布３１３−０、３１３−１内のメモリセルを区分するために使用され得る。第２読出し電圧ＤＲ２はカップリングされたメモリセルを読み出すために即ち、閾値電圧分布３１５−０、３１５−１内のメモリセルを区分するために使用され得る。
【００８５】
ワードラインカップリングによって生じる読出しエラーを減らすために第１及び第２読出し電圧ＤＲ１、ＤＲ２を利用して、１つの閾値電圧分布（即ち、カップリングされた分布とカップリングされなかった分布で構成されるデータ状態）に対して２回の読出し動作が行われる。１つのデータ状態に対して行われる読出し動作の回数は攻撃セル（又は、カップリングを発生させるプログラム状態）から成されるグループの数に従って決定される。例えば、攻撃セルは１つのグループを構成するか、２つ又はそれより多いグループを構成する。攻撃セルが１つのグループを構成する場合、２回の読出し動作が行われる。攻撃セルが２つのグループを構成する場合、３回の読出し動作が行われる。
【００８６】
攻撃セルが１つのグループを構成する時に行われる読出し動作を説明するための図１４を参照すれば、第１読出し電圧ＤＲ１を利用する読出し動作はカップリングされなかった分布３１３−０、３１３−１に属するメモリセルを区分するために行われ、第２読出し電圧ＤＲ２を利用する読出し動作はカップリングされた分布３１５−０、３１５−１に属するメモリセルを区分するために行われる。
第１読出し電圧ＤＲ１を利用して読み出されるメモリセルと第２読出し電圧ＤＲ２を利用して読み出されるメモリセルとは上位ワードラインのメモリセルから読み出されたデータに基づいて区分される。結果的に、選択されたワードラインのメモリセルに対する読出し動作の前に選択されたワードラインの上位ワードライン（又は、隣接するワードライン）のメモリセルに対する読出し動作が先行される。上述した一連の読出し動作を‘データリカバ読出し動作’（ｄａｔａ  ｒｅｃｏｖｅｒ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）と称し、第１及び第２読出し電圧ＤＲ１、ＤＲ２を各々第１及び第２データリカバ読出し電圧と称する。
【００８７】
先に説明したように、データリカバ読出し動作は異なる閾値電圧分布に含まれたメモリセルを区別するために２回の読出し動作を必要とする。読出し動作各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度（又は、ホストの読出し要請に対する応答速度）が低下する。しかし、図１乃至図１１で説明した本発明の感知スキームをデータリカバ読出し動作に適用することによって全般的な読出し速度（又は、ホストの読出し要請に対する応答速度）の低下を最小化できる。これは以下に詳細に説明される。
【００８８】
図１５は本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を説明するためのタイミング図である。以下、本発明の例示的な実施形態による不揮発性メモリ装置のデータリカバ読出し動作を参照図面に基づいて詳細に説明する。
【００８９】
選択されたワードライン（例えば、ｎ番目ワードライン）に隣接するワードライン（例えば、ｎ＋１番目ワードライン）に連結されたメモリセルからデータが読出し電圧ＲＤ１、ＲＤ２、ＲＤ３を利用して読み出される。読み出されたデータは不揮発性メモリ装置１０００の読出し／書込み回路５００に格納される。その次に、隣接するワードラインのメモリセルから読み出されたデータに基づいて選択されたワードラインに連結されたメモリセルからデータが読み出される。
先の説明と異なり、図１５に示したように、１つの読出し電圧ＤＲ２が選択されたワードラインへ印加された状態で連続的に感知動作（又は、ラッチ動作）が遂行される。ここで、分布３１３−０、３１３−１を区別するための、そして分布３１５−０、３１５−１を区別するための感知動作は図６及び図７で説明したデヴェロップ時間の制御スキームを利用するか、或いは図１０及び図１１で説明した感知ノードの昇圧スキームを利用して連続的に行われるので、それに関する説明は省略する。
【００９０】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に（又は、プリチャージされた電圧に）維持され、その結果ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。また、連続的な感知／ラッチ動作の間にワードライン電圧が変化しないので、ワードライン電圧を設定するのに必要な時間を削減できる。
＜ソフト判定読出し動作＞
【００９１】
図１６は２−ビットソフト判定読出し方式を概略的に説明するための図面である。図１６を参照すれば、実線で示された２つの状態Ｓｉ、Ｓｉ＋１は読出し電圧１０１によって区別される。読出し電圧１０１を利用して行われる読出し動作はハード判定読出し動作（ｈａｒｄ  ｄｅｃｉｓｉｏｎ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）と称する。もし状態Ｓｉ、Ｓｉ＋１が点線で示したように変化されれば、読出し電圧１０１を利用して点線で示された状態Ｓｉ、Ｓｉ＋１を区別することは難しい。点線で示された状態Ｓｉ、Ｓｉ＋１の区別は外部（例えば、メモリ制御器）から提供されるソフト判定読出し命令に従って遂行されるソフト判定読出し動作を通じて行われ得る。例えば、黒い点（●）で表示されたメモリセルのデータは２−ビットソフト判定読出し動作によって判別され得る。例示的なソフト判定読出しスキームが特許文献５に開示され、本出願のレファレンスとして包含される。
【００９２】
図１６で説明したように、一般的に、２−ビットソフト判定読出し動作は３回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが２−ビットソフト判定読出し動作に適用される場合、２−ビットソフト判定読出し動作は２回の感知動作を必要とする。
【００９３】
例示的な実施形態において、２−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック４００の制御に従って不揮発性メモリ１０００の読出し／書込み回路５００によって行われるか、或いは外部装置（例えば、メモリ制御器）によって行われ得る。
【００９４】
図１７は３−ビットソフト判定読出し方式を概略的に説明するための図面である。図１７を参照すれば、実線で示された２つの状態Ｓｉ、Ｓｉ＋１は読出し電圧１０４によって区別される。読出し電圧１０４を利用して行われる読出し動作はハード判定読出し動作（ｈａｒｄ  ｄｅｃｉｓｉｏｎ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）と称する。しかし、仮に状態Ｓｉ、Ｓｉ＋１が点線で示したように変化されれば、読出し電圧１０４を利用して点線で示された状態Ｓｉ、Ｓｉ＋１を区別することは難しい。点線で示された状態Ｓｉ、Ｓｉ＋１の区別はソフト判定読出し動作を通じて行われ得る。
例えば、黒い点（●）で表示されたメモリセルのデータは３−ビットソフト判定読出し動作によって判別され得る。３−ビットソフト判定読出し動作は７つの読出し電圧を基準に行われる７回の感知動作を包含する。７回の感知動作を通じて読み出されたデータをエンコーディングすることによって実際データとエラーの確率データとが生成される。実際データはエラーの確率データに従って‘１’又は‘０’と決定される。
【００９５】
図１７で説明したように、一般的に３−ビットソフト判定読出し動作は７回の感知動作を必要とする。又は、ハード判定読出し動作を通じて読み出されたデータが３−ビットソフト判定読出し動作に適用される場合、３−ビットソフト判定読出し動作は６回の感知動作を必要とする。
【００９６】
例示的な実施形態において、３−ビットソフト判定読出し動作によって読み出されたデータをエンコーディングする方式が多様に具現され得ることはよく理解されよう。エンコーディングは制御ロジック４００の制御に従って不揮発性メモリ装置１０００の読出し／書込み回路５００によって行われるか、或いは外部装置（例えば、メモリ制御器）によって行われ得る。
【００９７】
先に説明したように、ソフト判定読出し動作は異なる閾値電圧を有するメモリセルを区別するために複数の読出し動作を必要とする。読出し動作の各々はビットラインをプリチャージする動作を随伴する。それ故に、全般的な読出し速度（又は、ホストの読出し要請に対する応答速度）が低下する。しかし、図１乃至図１１で説明した本発明の感知スキームをソフト判定読出し動作に適用することによって、全般的な読出し速度（又は、ホストの読出し要請に対する応答速度）の低下を最小化できる。これは以下に詳細に説明される。
【００９８】
図１８は本発明の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図１８を参照すれば、本発明の例示的な実施形態によるソフト判定読出し動作は選択されたワードラインに読出し電圧（例えば、図１７の１０５が印加された状態で連続的に行われる感知動作を含む。先ず、ビットラインがプリチャージされる。以後、図６で説明したデヴェロップ時間の制御スキームを利用して連続的にラッチ動作が行われる。即ち、感知ノードデヴェロップ区間に対応して相異なるデヴェロップ時間ｔ１〜ｔ６が設定される。第１番目感知ノードデヴェロップ区間以後に行われる感知ノードデヴェロップ区間の前に感知ノードプリチャージ動作が行われる。ワードラインへ印加される読出し電圧の変化無しで、そしてビットラインの追加的なプリチャージ動作無しでメモリセルの閾値電圧を検出できる。
【００９９】
図１９は本発明の他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
ソフト判定読出し動作の時、ワードライン電圧（例えば、１０５、１０６）の電圧差が大きい場合、選択されたワードラインへワードライン電圧１０６が印加された状態において、図６で説明したような方式でラッチ動作が連続的に行われ、その次に選択されたワードラインへワードライン電圧１０５が印加された状態において、図６で説明したような方式でラッチ動作が連続的に行われる。この時、ワードライン電圧が可変されるので、ビットラインをプリチャージする動作が伴われる。図１９に示したソフト判定読出し動作は上述した差異点を除外すれば、図１８に示したことと実質的に同一である。
【０１００】
以上の説明によれば、ワードラインに供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に（又は、プリチャージされた電圧に）維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。また、連続的な感知／ラッチ動作の間にワードライン電圧が変化されないので、ワードライン電圧を設定するのに必要な時間を削減できる。
【０１０１】
図１８及び図１９で説明したことと異なり、デヴェロップ時間は降順に決定され得る。例えば、最も長いデヴェロップ時間を必要とするラッチ動作が最初に遂行され、最も短いデヴェロップ時間を必要とするラッチ動作が最後に遂行される。
【０１０２】
図２０は本発明の更に他の例示的な実施形態による不揮発性メモリ装置のソフト判定読出し動作を説明するための図面である。
図２０を参照すれば、ソフト判定読出し動作は図１０及び図１１で説明した感知ノードの昇圧スキームを利用して行われる。先ず、ビットラインが所定電圧にプリチャージされる。この時、感知ノードＳＯは電源電圧にプリチャージされる。所定時間（例えば、ｔ２）の間に、感知ノードＳＯの電圧がデヴェロップされる。その次に、ラッチ動作が行われる。ラッチ動作が行われた後、図２０に示したように、感知ノードＳＯの電圧が連続的に昇圧される。感知ノードＳＯの電圧が昇圧される時毎に感知ノードＳＯの電圧がラッチされる。図２０には感知ノードＳＯの電圧が順次的に昇圧される例が示されている。しかし、感知ノードＳＯの電圧が順次的に減少するように制御できることもよく理解されよう。
【０１０３】
以上の説明によれば、ワードラインへ供給される検証電圧の変化無しで異なる閾値電圧を有するメモリセルを検出できる。これはワードライン電圧を変化させるのに必要なセットアップ時間を必要としないことを意味する。その上に、連続的な感知動作が遂行される間、ビットラインの電圧が一定に（又は、プリチャージされた電圧に）維持され、その結果、ビットラインをプリチャージするのに必要な時間を削減できる。従って、読出し／プログラム時間（又は、ホストの読出し／書込み要請に対する応答時間）を削減できる。
【０１０４】
図示しないけれども、先に説明した感知スキームは読出しリトライ動作（ｒｅａｄ  ｒｅｔｒｙ  ｏｐｅｒａｔｉｏｎ）にも適用できる。例示的な読出しリトライ動作が特許文献６に開示され、本出願のレファレンスとして包含される。
【０１０５】
図２１は本発明の更に他の例示的な実施形態による不揮発性メモリ装置を示すブロック図である。
図２１を参照すれば、不揮発性メモリ装置３０００はメモリセルアレイ３１００、行選択回路３２００、電圧発生回路３３００、制御ロジック３４００、読出し／書込み回路３５００、及び入出力回路３６００を含む。図２１に示した不揮発性メモリ装置３０００は制御ロジック３４００を除外すれば、図２又は図８に示されたことと実質的に同一であるので、それに関する説明は省略する。
【０１０６】
制御ロジック３４００は制御ブロック３４０１、温度検出器３４０２、及びタイミング補償器３４０３を含む。制御ブロック３４０１は不揮発性メモリ装置３０００の全般的な動作を制御する。例えば、制御ブロック３４０１は連続的な感知動作のデヴェロップ時間を制御するか、或いは感知ノードの昇圧レベルを制御するように構成される。
【０１０７】
温度検出器３４０２は不揮発性メモリ装置３０００の温度を検出するように構成される。検出結果はタイミング補償器３４０３へ提供される。タイミング補償器３４０３は補償情報を格納するためのレジスター３４０３ａを含む。
ここで補償情報は、温度変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報及び昇圧レベル情報、ＰＥサイクル変化によって変化されるドレーン電流を補償するためのデヴェロップ時間情報／昇圧レベル情報、ワードライン位置に従って変化されるデヴェロップ時間情報／昇圧レベル情報、感知レベルによって変化されるデヴェロップ時間情報／昇圧レベル情報、等を含む。
タイミング補償器３４０３は温度検出器３４０２の検出結果、ＰＥサイクル情報、ワードライン位置情報、及び感知レベル情報の中で少なくとも１つに基づいてデヴェロップ時間情報／昇圧レベル情報を制御ブロック３４０１へ提供する。制御ブロック３４０１はタイミング補償器３４０３から提供されるデヴェロップ時間情報／昇圧レベル情報に基づいて連続的な感知動作のデヴェロップ時間を可変的に制御するか、或いは感知ノードの昇圧レベルを可変的に制御する。
【０１０８】
図２２は本発明の例示的な実施形態による不揮発性メモリ装置を含むメモリシステムを概略的に示すブロック図である。
図２２を参照すれば、メモリシステム４０００は少なくとも１つの不揮発性メモリ装置４１００と制御器４２００とを包含する。不揮発性メモリ装置４１００は図２、図８、又は図２１に示されたことと実質的に同様に構成されるか、或いは図１２乃至図２０で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器４２００は不揮発性メモリ装置４１００を制御するように構成される。
【０１０９】
図２３は図２２に示した制御器を概略的に示すブロック図である。
図２３を参照すれば、本発明の例示的な実施形態による制御器４２００は第１インターフェイス（ＨＩ）４２１０、第２インターフェイス（ＭＩ）４２２０、処理（プロセシング）ユニット４２３０、バッファ４２４０、ＥＣＣユニット４２５０、及びＲＯＭ（４２６０）を包含する。
【０１１０】
ホストインターフェイスとして第１インターフェイス４２１０は外部（又は、ホスト）とインターフェイスするように構成される。メモリインターフェイスとして第２インターフェイス４２２０は図２２に示された不揮発性メモリ装置４１００とインターフェイスするように構成される。処理ユニット４２３０、例えば、ＣＰＵは制御器４２００の全般的な動作を制御するように構成される。例えば、処理ユニット４２３０はＲＯＭ３２６０に格納されたフラッシュ変換階層（Ｆ１ａｓｈ  Ｔｒａｎｓ１ａｔｉｏｎ  Ｌａｙｅｒ、ＦＴＬ）のようなファームウェアを運用するように構成される。
ＲＯＭ（４２６０）を包含しないように制御器４２００を構成できる。このような場合、ＲＯＭ（４２６０）に格納されるファームウェアは制御器４２００によって制御される不揮発性メモリ装置に格納され、パワーアップの時、不揮発性メモリ装置４１００から制御器４２００へロードされる。バッファ４２４０は第１インターフェイス４２１０を通じて外部へ伝達されるデータを臨時格納するのに使用される。バッファ４２４０は第２インターフェイス４２２０を通じて不揮発性メモリ装置４１００から伝達されるデータを臨時格納するのに使用される。ＥＣＣユニット４２５０は不揮発性メモリ装置４１００に格納されるデータを符号化するようにそして不揮発性メモリ装置４１００から読み出されたデータを復号化するように構成される。
【０１１１】
例示的な実施形態において、第１インターフェイス４２１０はコンピュータバス標準、ストレージバス標準、ｉＦＣＰＰｅｒｉｐｈｅｒａ１バス標準、等の中の１つ又は複数の組合で構成され得る。
コンピュータバス標準（ｃｏｍｐｕｔｅｒ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）はＳ−１００  ｂｕｓ、Ｍｂｕｓ、Ｓｍｂｕｓ、Ｑ−Ｂｕｓ、ＩＳＡ、Ｚｏｒｒｏ  ＩＩ、Ｚｏｒｒｏ  ＩＩＩ、ＣＡＭＡＣ、ＦＡＳＴＢＵＳ、１ＰＣ、ＥＩＳＡ、ＶＭＥ、ＶＸＩ、ＮｕＢｕｓ、ＴＵＲＢＯｃｈａｎｎｅ１、ＭＣＡ、Ｓｂｕｓ、Ｖ１Ｂ、ＰＣＩ、ＰＸＩ、ＨＰ  ＧＳＣ  ｂｕｓ、ＣｏｒｅＣｏｎｎｅｃｔ、ＩｎｆｉｎｉＢａｎｄ、ＵＰＡ、ＰＣＩ−Ｘ、ＡＧＰ、ＰＣＩｅ、Ｉｎｔｅ１  ＱｕｉｃｋＰａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ、Ｈｙｐｅｒ  Ｔｒａｎｓｐｏｒｔ、等を含む。
【０１１２】
ストレージバス標準（Ｓｔｏｒａｇｅ  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は  ＳＴ−５０６、ＥＳＤＩ、ＳＭＤ、Ｐａｒａ１１ｅ１  ＡＴＡ、ＤＭＡ、ＳＳＡ、ＨＩＰＰＩ、ＵＳＢ  ＭＳＣ、ＦｉｒｅＷｉｒｅ（１３９４）、Ｓｅｒｉａ１  ＡＴＡ、ｅＳＡＴＡ、ＳＣＳＩ、Ｐａｒａ１１ｅ１  ＳＣＳＩ、Ｓｅｒｉａ１  Ａｔｔａｃｈｅｄ  ＳＣＳＩ、Ｆｉｂｒｅ  Ｃｈａｎｎｅ１、ｉＳＣＳＩ、ＳＡＳ、ＲａｐｉｄＩＯ、ＦＣＩＰ、等を含む。ｉＦＣＰＰｅｒｉｐｈｅｒａ１バス標準（ｉＦＣＰＰｅｒｉｐｈｅｒａ１  ｂｕｓ  ｓｔａｎｄａｒｄｓ）は  Ａｐｐ１ｅ  Ｄｅｓｋｔｏｐ  Ｂｕｓ、ＨＩ１、ＭＩＤＩ、Ｍｕ１ｔｉｂｕｓ、ＲＳ−２３２、ＤＭＸ５１２−Ａ、ＥＩＡ／ＲＳ−４２２、ＩＥＥＥ−１２８４、ＵＮＩ／Ｏ、１−Ｗｉｒｅ、Ｉ２Ｃ、ＳＰＩ、ＥＩＡ／ＲＳ−４８５、ＵＳＢ、Ｃａｍｅｒａ  Ｌｉｎｋ、Ｅｘｔｅｒｎａ１  ＰＣＩｅ、Ｌｉｇｈｔ  Ｐｅａｋ、Ｍｕ１ｔｉｄｒｏｐ  Ｂｕｓ、等を含む。
【０１１３】
図２４は本発明の例示的な実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。
図２４を参照すれば、半導体ドライブ５０００（ＳＳＤ）は格納媒体５１００と制御器５２００とを包含する。格納媒体５１００は複数のチャンネルＣＨ０〜ＣＨｎ−１を通じて制御器５２００に連結される。各チャンネルには複数の不揮発性メモリＮＶＭが共通に連結される。各不揮発性メモリＮＶＭは図２、図８、又は図２１に示されたことと実質的に同様に構成されるか、或いは図１２乃至図２０で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。制御器５２００は図２３で説明したのと同様に構成され得る。
【０１１４】
図２５乃至図２９は本発明の例示的な実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。
【０１１５】
図２５は本発明の実施形態による不揮発性メモリ装置が使用される携帯電話システム（ｃｅ１１ｕ１ａｒ  ｐｈｏｎｅ  ｓｙｓｔｅｍ）を概略的に示すブロック図である。
図２５を参照すれば、携帯電話システム９０００は音声を圧縮するか、或いは圧縮された音声を解凍する（ｃｏｍｐｒｅｓｓｉｏｎ  ｏｒ  ｄｅｃｏｍｐｒｅｓｓｉｏｎ）、ＡＤＰＣＭコーデック回路９２０２、スピーカー９２０３、マイクロフォン９２０４、デジタルデータを時分割マルチプレクシングするＴＤＭＡ回路９２０６、無線信号のキャリヤー周波数をセッティングするＰＬＬ回路９２１０、無線信号を送受信するためのＲＦ回路９２１１等を包含できる。
【０１１６】
また、携帯電話システム９０００は様々な種類のメモリ装置を包含できるが、例えば、携帯電話システムは不揮発性メモリ装置９２０７、ＲＯＭ（９２０８）、ＳＲＡＭ９２０９を包含できる。携帯電話システムの不揮発性メモリ装置９２０７は、例えば、図２、図８、又は図２１に示されたのと実質的に同様に構成されるか、或いは図１２乃至図２０で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。ＲＯＭ（９２０）８はプログラムを格納でき、ＳＲＡＭ９２０９はシステムコントロールマイクロコンピュータ９２１２のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピュータ９２１２はプロセッサであって、不揮発性メモリ装置９２０７のライト動作及びリード動作を制御する。
【０１１７】
図２６は本発明の実施形態による不揮発性メモリ装置が使用されるメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）の例示的な図面である。メモリカードは例えば、ＭＭＣカード、ＳＤカード、マルチユーズ（ｍｕ１ｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパクトＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐ−ｃａｒｄ）、スマートカード（ｓｍａｒｔ＿ｃａｒｄ）、ＵＳＢカード等であり得る。
【０１１８】
図２６を参照すれば、メモリカードは外部とのインターフェイスを遂行するインターフェイス部９２２１、バッファメモリを有し、メモリカードの動作を制御するコントローラ９２２２、及び少なくとも１つの不揮発性メモリ装置９２０７を包含できる。不揮発性メモリ装置９２０７は図２、図８、又は図２１に示したのと実質的に同様に構成されるか、或いは図１２乃至図２０で説明したデータリカバ読出し方式及びソフト判定読出し方式を利用するように構成される。コントローラ９２２２はプロセッサであって、不揮発性メモリ装置９２０７のライト動作及びリード動作を制御する。具体的に、コントローラ９２２２はデータバスＤＡＴＡとアドレスバスＡＤＤＲＥＳＳを通じて不揮発性メモリ装置９２０７、インターフェイス部９２２１とカップリングされている。
【０１１９】
図２７は本発明の実施形態による不揮発性メモリ装置が使用されるデジタルスチルカメラ（ｄｉｇｉｔａ１  ｓｔｉ１１  ｃａｍｅｒａ）の例示的な図面である。
図２７を参照すれば、デジタルスチルカメラはボディー９３０１、スロット９３０２、レンズ９３０３、ディスプレイ部９３０８、シャッターボタン９３１２、ストロボ（ｓｔｒｏｂｅ）９３１８等を含む。特に、スロット９３０２にはメモリカード９３３１を挿入でき、メモリカード９３３１は本発明の実施形態による不揮発性メモリ装置９２０７を少なくとも１つ包含できる。
【０１２０】
メモリカード９３３１が接触形（ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、メモリカード９３３１がスロット９３０８に挿入される時メモリカード９３３１と回路基板上の特定電気回路が電気的に接触される。メモリカード９３３１が非接触形（ｎｏｎ−ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、無線信号を通じてメモリカード９３３１がアクセスされる。
【０１２１】
図２８は図２７のメモリカードが使用される多様なシステムを説明する例示的な図面である。
図２８を参照すれば、メモリカード２３３１はビデオカメラ（ＶＣ）、テレビジョン（ＴＶ）、オーディオ装置（ＡＶ）、ゲーム装置（ＧＭ）、電子音楽装置（ＥＭＤ）、携帯電話（ＨＰ）、コンピュータ（ＣＰ）、ＰＤＡ（Ｐｅｒｓｏｎａ１  Ｄｉｇｉｔａ１  Ａｓｓｉｓｔａｎｔ）、ボイスレコーダー（ＶＲ）、ＰＣカード（ＰＣＣ）、等に使用され得る。
【０１２２】
図２９は本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサー（ｉｍａｇｅ  ｓｅｎｓｏｒ）システムの例示的な図面である。
図２９を参照すれば、イメージセンサーシステムはイメージセンサー９３３２、入出力装置９３３６、ＲＡＭ（９３４８）、ＣＰＵ（９３４４）、本発明の実施形態による不揮発性メモリ装置９３５４等を包含できる。各構成要素即ち、イメージセンサー９３３２、入出力装置９３３６、ＲＡＭ（９３４８）、ＣＰＵ（９３４４）、不揮発性メモリ装置９３５４はバス９３５２を通じて互いに通信する。イメージセンサー９３３２はフォトゲート、フォトダイオード等のようなフォトセンシング（ｐｈｏｔｏ  ｓｅｎｓｉｎｇ）素子を包含できる。各々の構成要素はプロセッサと共に１つのチップに構成されることもあり得、プロセッサと各々別個のチップに構成されることもあり得る。
【０１２３】
本発明の範囲又は技術的思想を逸脱することなく本発明の構造が多様に修正や変更され得ることは該分野に熟練した者には明確であろう。上述した内容を考慮して見るとき、仮に本発明の修正及び変更が下記の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと看做す。
【符号の説明】
【０１２４】
１００      メモリセルアレイ
２００      行選択回路
３００      電圧発生回路
４００      制御ロジック
５００      読出し／書込み回路
６００      入出力回路
１０００、２０００、３０００      不揮発性メモリ装置
４０００      メモリシステム
５０００      半導体ドライブ
９０００      携帯電話システム
【図１】
2013077371.tif 000007
【図２】
2013077371.tif 000008
【図３】
2013077371.tif 000009
【図４】
2013077371.tif 000010
【図５】
2013077371.tif 000011
【図６】
2013077371.tif 000012
【図７】
2013077371.tif 000013
【図８】
2013077371.tif 000014
【図９】
2013077371.tif 000015
【図１０】
2013077371.tif 000016
【図１１】
2013077371.tif 000017
【図１２】
2013077371.tif 000018
【図１３】
2013077371.tif 000019
【図１４】
2013077371.tif 000020
【図１５】
2013077371.tif 000021
【図１６】
2013077371.tif 000022
【図１７】
2013077371.tif 000023
【図１８】
2013077371.tif 000024
【図１９】
2013077371.tif 000025
【図２０】
2013077371.tif 000026
【図２１】
2013077371.tif 000027
【図２２】
2013077371.tif 000028
【図２３】
2013077371.tif 000029
【図２４】
2013077371.tif 000030
【図２５】
2013077371.tif 000031
【図２６】
2013077371.tif 000032
【図２７】
2013077371.tif 000033
【図２８】
2013077371.tif 000034
【図２９】
2013077371.tif 000035