(57)【要約】【課題】フラットセルにおいてカップリング比の増大と隣接セル間干渉の防止を図る。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体基板１１上に配置され、ロウ方向に並び、カラム方向に延びるフィン型アクティブエリアＡＡと、フィン型アクティブエリアＡＡ上のメモリセルとを備える。メモリセルのフローティングゲート電極ＦＧは、下から上に向かってロウ方向の幅が次第に狭くなる。電極間絶縁層ＩＰＤは、ロウ方向において両者が互いに接触する接触部分を有し、その接触部分における電極間絶縁層ＩＰＤの垂直方向の厚さは、フローティングゲート電極ＦＧの最上部における電極間絶縁層ＩＰＤの垂直方向の厚さＴよりも小さい。【選択図】図２
2013201257.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置され、第１の方向に並び、前記第１の方向に直交する第２の方向に延びる第１及び第２のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のメモリセルと、前記第２のフィン型アクティブエリア上の第２のメモリセルとを具備し、
前記第１のメモリセルは、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第１の電荷蓄積層と、前記第１の電荷蓄積層の上部を覆う第１の電極間絶縁層と、前記第１の電極間絶縁層上に配置され、前記第１の方向に延びるコントロールゲート電極とを備え、
前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、
前記第１及び第２の電極間絶縁層は、前記第１の方向において両者が互いに接触する接触部分を有し、前記接触部分における前記第１及び第２の電極間絶縁層の前記第１及び第２の方向に直交する第３の方向の厚さは、それぞれ、前記第１及び第２の電荷蓄積層の最上部における前記第１及び第２の電極間絶縁層の前記第３の方向の厚さよりも小さい
不揮発性半導体記憶装置。
【請求項２】
半導体基板と、前記半導体基板上に配置され、第１の方向に並び、前記第１の方向に直交する第２の方向に延びる第１及び第２のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のメモリセルと、前記第２のフィン型アクティブエリア上の第２のメモリセルとを具備し、
前記第１のメモリセルは、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第１の電荷蓄積層と、前記第１の電荷蓄積層の上部を覆う第１の電極間絶縁層と、前記第１の電極間絶縁層上に配置され、前記第１の方向に延びるコントロールゲート電極とを備え、
前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、
前記第１及び第２の電極間絶縁層は、前記第１の方向において開口部分を介して互いに分離される
不揮発性半導体記憶装置。
【請求項３】
前記第１及び第２の電荷蓄積層の前記第１の方向にある側面部における前記第１及び第２の電極間絶縁層の前記第１の方向の厚さは、それぞれ、前記第１及び第２のフィン型アクティブエリア間の前記第１の方向のスペースの半分よりも大きい請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記コントロールゲート電極は、前記接触部分において最下部を有し、前記コントロールゲート電極の前記最下部は、前記第１及び第２の電荷蓄積層の前記最上部よりも下にある請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記コントロールゲート電極は、前記開口部分において最下部を有し、前記コントロールゲート電極の前記最下部は、前記第１及び第２の電荷蓄積層の前記最上部よりも下にある請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１及び第２の電荷蓄積層の下部の間は、エアーギャップである請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１及び第２のメモリセルを前記第１の方向に延びる線により上下方向に切断したときに、前記第１及び第２の電荷蓄積層は、三角形及び台形のうちから選択される１つを有する請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１及び第２の電荷蓄積層の各々は、電気的にフローティング状態の導電層としてのフローティングゲート電極と、前記フローティングゲート電極上に配置され、電荷をトラップする絶縁層としての電荷トラップ層とを備える請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項９】
前記フローティングゲート電極と前記電荷トラップ層との間に配置される絶縁層をさらに具備する請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１又は２に記載の不揮発性半導体記憶装置の製造方法において、
前記第１及び第２の電荷蓄積層の前記上部を覆う第１の絶縁層を形成する工程と、
前記第１の絶縁層上に第２の絶縁層を形成する工程と、
前記第１及び第２の絶縁層を反応させることにより、前記第１及び第２の電極間絶縁層としての第３の絶縁層を形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１の絶縁層は、酸化シリコン層であり、前記第２の絶縁層は、ランタンアルミネート層であり、前記第３の絶縁層は、ランタンアルミシリケート層である請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置においては、近年、微細化に有利なフラットセル構造が再注目されている。
【０００３】
フラットセル構造は、コントロールゲート電極（ワード線）が延びるロウ方向に並ぶ複数のフローティングゲート電極間に、電極間絶縁層及びコントロールゲート電極が入り込まないため、それらによってカラム方向に延びる複数のビット線のピッチの半分（ハーフピッチ）が制約されない、という利点を有する。
【０００４】
しかし、フラットセル構造では、フローティングゲート電極とコントロールゲート電極との対向面積が小さく、十分に大きなカップリング比を得ることが難しくなっている。また、フラットセル構造によってハーフピッチを狭めると、ロウ方向に並ぶ複数のメモリセルが読み出し及び書き込み動作において互いに干渉し合う、いわゆる隣接セル間干渉（inter-cell interference）が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２９５１３号公報
【特許文献２】特開２０１０−２７２７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、カップリング比の増大と隣接セル間干渉の防止とを同時に実現する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に配置され、第１の方向に並び、前記第１の方向に直交する第２の方向に延びる第１及び第２のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のメモリセルと、前記第２のフィン型アクティブエリア上の第２のメモリセルとを備え、前記第１のメモリセルは、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第１の電荷蓄積層と、前記第１の電荷蓄積層の上部を覆う第１の電極間絶縁層と、前記第１の電極間絶縁層上に配置され、前記第１の方向に延びるコントロールゲート電極とを備え、前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、前記第１及び第２の電極間絶縁層は、前記第１の方向において両者が互いに接触する接触部分を有し、前記接触部分における前記第１及び第２の電極間絶縁層の前記第１及び第２の方向に直交する第３の方向の厚さは、それぞれ、前記第１及び第２の電荷蓄積層の最上部における前記第１及び第２の電極間絶縁層の前記第３の方向の厚さよりも小さい。
【０００８】
実施形態によれば、前記不揮発性半導体記憶装置の製造方法は、前記第１及び第２の電荷蓄積層の前記上部を覆う第１の絶縁層を形成する工程と、前記第１の絶縁層上に第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を反応させることにより、前記第１及び第２の電極間絶縁層としての第３の絶縁層を形成する工程とを備える。
【図面の簡単な説明】
【０００９】
【図１】実施例のアレイ構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】製造方法を示す断面図。
【図５】製造方法を示す断面図。
【図６】製造方法を示す断面図。
【図７】製造方法を示す断面図。
【図８】製造方法を示す断面図。
【図９】第１の変形例を示す断面図。
【図１０】電極間絶縁層の厚さと接触部分の高さとの関係を示す図。
【図１１】カップリング比及び隣接セル間干渉の電極間絶縁層の厚さに対する依存性を示す図。
【図１２】第２の変形例を示す断面図。
【図１３】第３の変形例を示す断面図。
【図１４】第４の変形例を示す断面図。
【図１５】第５の変形例を示す断面図。
【図１６】第６の変形例を示す断面図。
【図１７】第７の変形例を示す断面図。
【図１８】第８の変形例を示す断面図。
【図１９】第９の変形例を示す断面図。
【図２０】第１０の変形例を示す断面図。
【図２１】第１１の変形例を示す断面図。
【図２２】第１２の変形例を示す断面図。
【図２３】第１３の変形例を示す断面図。
【図２４】第１４の変形例を示す断面図。
【図２５】第１５の変形例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施例を説明する。
【００１１】
［実施例］
図１乃至図３は、アレイ構造を示している。  
図１は、メモリセルアレイの平面図、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１２】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の上面は、凹凸形状を有し、複数の凸部は、複数のフィン型アクティブエリアＡＡを構成する。複数のフィン型アクティブエリアＡＡは、ロウ方向（第１の方向）に並び、かつ、ロウ方向に直交するカラム方向（第２の方向）に延びる。
【００１３】
半導体基板１１の上面（複数の凹部の底面）及び複数のフィン型アクティブエリアＡＡの側面は、絶縁層１２により覆われていても良い。絶縁層１２は、例えば、半導体基板１１を酸化することにより形成される酸化層である。絶縁層１２は、フィン型アクティブエリア（チャネル）ＡＡ内の電子がエアーギャップＡＧに抜けることを防止する。
【００１４】
本例では、複数のフィン型アクティブエリアＡＡは、半導体基板１１の一部であるが、これに限られない。例えば、複数のフィン型アクティブエリアＡＡは、半導体基板１１上のエピタキシャル層などの半導体層であってもよい。
【００１５】
各フィン型アクティブエリアＡＡ上には、複数のメモリセル（Field Effect Transistor: FET）ＭＣが配置される。１つのフィン型アクティブエリアＡＡ上の複数のメモリセルＭＣは、例えば、カラム方向に直列接続されることにより、ＮＡＮＤストリングを構成する。
【００１６】
各メモリセルＭＣは、フィン型アクティブエリアＡＡ上のゲート絶縁層（トンネル絶縁層）ＴＮＬと、ゲート絶縁層ＴＮＬ上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の電極間絶縁層ＩＰＤと、電極間絶縁層ＩＰＤ上のコントロールゲート電極ＣＧとを備える。
【００１７】
ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フィン型アクティブエリアＡＡの上面を酸化することにより形成される。
【００１８】
フローティングゲート電極ＦＧは、例えば、ポリシリコン層、金属層、又はこれらの積層である。フローティングゲート電極ＦＧのロウ方向の幅は、下から上に向かって次第に狭くなる。本例では、フローティングゲート電極ＦＧは、底辺Ｆｗ及び高さＦｈの三角形を有しているが、これに限られない。例えば、フローティングゲート電極ＦＧは、台形、半円形などであってもよい。
【００１９】
但し、フローティングゲート電極ＦＧのロウ方向にある側面は、平面又は曲面であるのが望ましい。
【００２０】
このように、フローティングゲート電極ＦＧの形状を、下から上に向かうに従ってテーパー状にすることで、隣接セル間干渉を緩和することができる。
【００２１】
尚、フローティングゲート電極ＦＧのロウ方向にある側面は、酸化層などの絶縁層により覆われていてもよい。この場合、フローティングゲート電極ＦＧのロウ方向にある側面を覆う絶縁層は、フローティングゲート電極ＦＧ内に蓄積された電子がエアーギャップＡＧに抜けることを防止する。
【００２２】
電極間絶縁層ＩＰＤは、フローティングゲート電極ＦＧの上部を覆う。フローティングゲート電極ＦＧの下部の間は、エアーギャップＡＧである。フローティングゲート電極ＦＧの下部、特に、下エッジ部の間をエアーギャップＡＧにすることで、隣接セル間干渉の防止の効果をさらに高めることができる。
【００２３】
電極間絶縁層ＩＰＤは、メモリセルのカップリング比を向上させるため、例えば、酸化シリコン層よりも高い誘電率を持つ高誘電率材料を備える。高誘電率材料は、例えば、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＬａＡｌＯ（ＬＡＯ）、ＬａＡｌＳｉＯ（ＬＡＳＯ）などの金属酸化物又はそれらの積層構造である。また、高誘電率材料は、ＯＮＯなどの酸化シリコン層と窒化シリコン層の積層構造でもよい。
【００２４】
電極間絶縁層ＩＰＤは、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧがポリシリコン層を含むとき、ポリシリコン間絶縁層（Inter-polysilicon dielectric: IPD）と呼ばれることもある。
【００２５】
コントロールゲート電極ＣＧは、ポリシリコン層、金属シリサイド層又はこれらの積層構造を備える。コントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤは、ロウ方向に延びる。コントロールゲート電極ＣＧは、ワード線を構成する。
【００２６】
上述のアレイ構造において、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤは、両者が互いに接触する接触部分を有する。
【００２７】
また、この接触部分における２つの電極間絶縁層ＩＰＤのロウ方向及びカラム方向に直交する垂直方向（第３の方向）の厚さ（本例では、零又はほぼ零）は、ロウ方向に隣接する２つのメモリセルの２つのフローティングゲート電極ＦＧの最上部Ｆtopにおける２つの電極間絶縁層ＩＰＤの垂直方向の厚さＴよりも小さい。
【００２８】
これにより、コントロールゲート電極ＣＧは、２つの電極間絶縁層ＩＰＤの接触部分において最下部Ｃbottomを有することになる。また、コントロールゲート電極ＣＧの最下部Ｃbottomは、フローティングゲート電極ＦＧの最上部Ｆtopよりも下にある。
【００２９】
従って、本例によれば、２つのフローティングゲート電極ＦＧ間に、電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧを部分的に挿入することができる。その結果、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの対向部分が増えるため、メモリセルＭＣのカップリング比を向上させることができる。
【００３０】
しかも、本例では、フラットセル構造と同様に、ハーフピッチｈｐが電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧに制約されない、という効果を損なうことがない。これについて、具体的に説明する。
【００３１】
１つのアクティブエリアＡＡの中心からそれに隣接する他の１つのアクティブエリアＡＡの中心までの距離（アクティブエリアＡＡのピッチ）の半分を、ハーフピッチｈｐとしたとき、ハーフピッチｈｐは、  
ｈｐ  ＝  （ｔfg＋ｔcg）／２  ＋  ｔipd  …（１）  
で表すことができる。
【００３２】
但し、電極間絶縁層ＩＰＤにより覆われた部分（上部）におけるフローティングゲート電極ＦＧを通過するロウ方向に延びる仮想線を想定したとき、ｔfgは、仮想線上におけるフローティングゲート電極ＦＧのロウ方向の幅であり、ｔcgは、仮想線上におけるコントロールゲート電極ＣＧのロウ方向の幅であり、ｔipdは、仮想線上における電極間絶縁層ＩＰＤのロウ方向の幅である。
【００３３】
フローティングゲート電極ＦＧのロウ方向にある側面に垂直な方向における電極間絶縁層ＩＰＤの厚さをＴとしたとき、Ｔとｔipdとは、  
ｔipd  ＝  Ｔ／ｃｏｓθ  …（２）  
の関係を有する。
【００３４】
ｔipdは、場所に関係なく、ほぼ一定であるが、ｔfgとｔcgは、場所に応じて変化する。また、ｔfgとｔcgは、相補的関係を有し、ｔfgが大きくなれば、ｔcgが小さくなり、ｔfgが小さくなれば、ｔcgが大きくなる。
【００３５】
即ち、本例によれば、２つのフローティングゲート電極ＦＧ間に、電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧを部分的に挿入しているにもかかわらず、ハーフピッチｈｐが電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧに制約されない、という特徴を有する。
【００３６】
尚、ハーフピッチｈｐは、アクティブエリアＡＡの上部に配置される図示しないビット線のピッチの半分に相当する。
【００３７】
また、本例によれば、ハーフピッチｈｐが電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧに制約されないため、フローティングゲート電極ＦＧのロウ方向にある側面における電極間絶縁層ＩＰＤのロウ方向の厚さｔipdは、フィン型アクティブエリアＡＡ間のロウ方向のスペースＷｓの半分よりも大きくすることができる。
【００３８】
これに対し、２つのフローティングゲート電極ＦＧ間に、電極間絶縁層ＩＰＤ及びコントロールゲート電極ＣＧが入り込むコンベンショナルな構造では、一定の厚さを持つコントロールゲート電極ＣＧを２つのフローティングゲート電極ＦＧ間の一定スペース内に挿入しなければならないため、電極間絶縁層ＩＰＤのロウ方向の厚さを、フィン型アクティブエリアＡＡ間のロウ方向のスペースＷｓの半分よりも大きくすることはできない。
【００３９】
尚、本例では、複数のフローティングゲート電極ＦＧ間がエアーギャップであるが、これを、電極間絶縁層ＩＰＤよりも比誘電率が小さい絶縁層（例えば、酸化シリコン層など）に置き換えることもできる。また、本例では、メモリセルＭＣの電荷蓄積層がフローティングゲート電極ＦＧであるが、これを、電荷をトラップする機能を有する電荷トラップ層（絶縁層）に置き換えることもできる。
【００４０】
また、本例では、カラム方向に並ぶ複数のメモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していない。これは、各メモリセルＭＣが微細化されると、いわゆるフリンジ効果により、拡散層がなくても、フィン型アクティブエリアＡＡ内にチャネルを形成することができるためである。
【００４１】
但し、各メモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していてもよい。
【００４２】
本例に係わるアレイ構造によれば、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現することができる。
【００４３】
［製造方法］
上述の実施例に係わるセルアレイ構造の製造方法を説明する。
【００４４】
まず、図４に示すように、半導体基板１１上に、ゲート絶縁層ＴＮＬ及びフローティングゲート電極ＦＧを形成する。ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フローティングゲート電極ＦＧは、例えば、ポリシリコン層である。
【００４５】
この後、ＰＥＰ（Photo Engraving Process）により、フローティングゲート電極ＦＧ上に、フォトレジスト層を形成する。フォトレジスト層は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
【００４６】
そして、フォトレジスト層をマスクにして、ＲＩＥ（Reactive Ion Etching）により、フローティングゲート電極ＦＧをパターニングする。また、フォトレジスト層を除去し、続けて、フローティングゲート電極ＦＧをマスクにして、ドライエッチングにより、ゲート絶縁層ＴＮＬ及び半導体基板１１をエッチングする。
【００４７】
その結果、ロウ方向に一定ピッチ（ハーフピッチｈｐ×２）で並び、カラム方向に延びるライン＆スペースパターンを有するアクティブエリアＡＡが形成される。同時に、フローティングゲート電極ＦＧが部分的にエッチングされ、フローティングゲート電極ＦＧの形状が、下から上に向かってテーパー状になる。
【００４８】
この後、半導体基板１１の表面を絶縁層１２により覆う。絶縁層１２は、自然酸化層であってもよい。また、フローティングゲート電極ＦＧの表面も、自然酸化層などの絶縁層により覆われていてもよい。
【００４９】
上記プロセスに代えて、フォトレジスト層をマスクにして、ＲＩＥにより、フローティングゲート電極ＦＧ、ゲート絶縁層ＴＮＬ及び半導体基板１１を連続してエッチングしてもよい。この場合、このエッチング後に、フローティングゲート電極ＦＧの形状をテーパー状にするためのエッチングが実行される。
【００５０】
次に、図５に示すように、スパッタ法やＣＶＤ法等のカバレッジが悪い成膜法を用いて、絶縁層（例えば、酸化シリコン層）１３を、フローティングゲート電極ＦＧの上部のみに形成する。続けて、図６に示すように、スパッタ法やＣＶＤ法等のカバレッジが悪い成膜法を用いて、絶縁層（例えば、ランタンアルミネート層）１４を、フローティングゲート電極ＦＧの上部の絶縁層１３上のみに形成する。
【００５１】
そして、例えば、熱処理を行うことにより、２つの絶縁層１３，１４同士を反応させ、図７に示すように、電極間絶縁層ＩＰＤとしての１つの絶縁層（例えば、ランタンアルミシリケート層）を形成する。
【００５２】
最後に、図８に示すように、電極間絶縁層ＩＰＤ上にコントロールゲート電極ＣＧを形成する。コントロールゲート電極ＣＧは、例えば、以下のプロセスにより形成される。
【００５３】
電極間絶縁層ＩＰＤ上に電極材料を形成し、電極材料上にマスク層を形成する。マスク層は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
【００５４】
そして、マスク層をマスクにして、ＲＩＥにより、電極材料及び電極間絶縁層ＩＰＤをそれぞれパターニングする。この時、マスク層に覆われていない領域内に存在するフローティングゲート電極ＦＧもエッチングされる。
【００５５】
即ち、カラム方向に直列接続される複数のメモリセルのフローティングゲート電極ＦＧが互いに分離される。
【００５６】
ここで、マスク層は、例えば、側壁パターニングプロセス（ダブルパターニングプロセス）を行うためのハードマスク層である。このプロセスは、狭いライン幅又は狭いラインピッチを実現するための技術として知られている。
【００５７】
以上の製造方法により、上述の実施例に係わるセルアレイ構造が完成する。
【００５８】
［第１の変形例］
図９は、第１の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００５９】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの接触部分の垂直方向の厚さｈが零を越えている点にある。
【００６０】
但し、上述の実施例と同様に、この接触部分における２つの電極間絶縁層ＩＰＤの垂直方向の厚さｈは、ロウ方向に隣接する２つのメモリセルの２つのフローティングゲート電極ＦＧの最上部Ｆtopにおける２つの電極間絶縁層ＩＰＤの垂直方向の厚さＴよりも小さいのが望ましい。
【００６１】
その他の点は、上述の実施例と同じであるため、ここでの説明を省略する。
【００６２】
図１０は、電極間絶縁層の厚さＴと接触部分の厚さｈとの関係を示している。
【００６３】
同図から分かるように、電極間絶縁層ＩＰＤの厚さＴが所定値Ｘのとき、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤが互いに接触する。そして、電極間絶縁層ＩＰＤの厚さＴがＸ以上のとき、電極間絶縁層ＩＰＤの厚さＴの増加に比例して、２つの電極間絶縁層ＩＰＤの接触部分の厚さｈも増加する。
【００６４】
図１１は、カップリング比及び隣接セル間干渉と電極間絶縁層の厚さＴとの関係を示している。
【００６５】
同図において、◆は、カップリング比と電極間絶縁層の厚さＴとの関係、■は、隣接セル間干渉と電極間絶縁層の厚さＴとの関係を示している。
【００６６】
メモリセルのカップリング比は、大きいほど望ましいが、電極間絶縁層ＩＰＤの厚さＴがＸを超えると、カップリング比が急激に低下する。これは、２つの電極間絶縁層ＩＰＤの接触部分の厚さｈが大きくなることにより、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧの対向面積が小さくなるためと考えられる。即ち、カップリング比は、両者の対向面積が大きいほど、大きくなるため、接触部分の厚さｈが大きくなることは、カップリング比の低下を招くことになる。
【００６７】
また、隣接セル間干渉（Yupin効果）は、小さいほど望ましいが、電極間絶縁層ＩＰＤの厚さＴがＸを超えると、隣接セル間干渉が急激に上昇する。これは、２つの電極間絶縁層ＩＰＤが互いに接触することにより、両者の間にあるエアーギャップが消滅するためと考えられる。即ち、一般的に、電極間絶縁層ＩＰＤの比誘電率は、エアーギャップの比誘電率よりも大きいため、２つの電極間絶縁層ＩＰＤが互いに接触すると、隣接セル間干渉が上昇する。
【００６８】
通常のコンベンショナルな構造（ロケット構造）では、一定の厚さを持つ電極間絶縁層ＩＰＤが隣接する２つのフローティングゲート電極ＦＧの側面に沿って形成されるため、隣接する２つのフローティングゲート電極ＦＧが、（一定の厚さを持つ電極間絶縁層）×２を介して、互いに電気的な干渉を起こす。
【００６９】
これに対し、本変形例では、隣接する２つの電極間絶縁層ＩＰＤの接触部分における厚さｈは、電極間絶縁層の厚さＴよりも十分に小さいため、セル間干渉を防止する効果に優れている。
【００７０】
ここで、接触部分における厚さｈは、電極間絶縁層ＩＰＤの厚さＴの半分（Ｔ／２）よりも小さいのがさらに望ましい。
【００７１】
コンベンショナルな構造では、電極間絶縁層ＩＰＤは、シリコン酸化膜とシリコン窒化膜の積層構造であり、その比誘電率は、４〜５程度である。
【００７２】
これに対し、本変形例では、カップリング比を大きくするため、比誘電率の大きな電極間絶縁層ＩＰＤとして、例えば、Ｌａ、Ｈｆ、Ａｌなどの酸化物を含んだ材料が使用される。この場合、電極間絶縁層ＩＰＤの比誘電率は、薄膜アルミナの比誘電率である９よりもさらに大きくなると想定される。
【００７３】
このように、本変形例では、電極間絶縁層ＩＰＤの比誘電率がコンベンショナルな構造の２倍又はそれ以上となっても、電極間絶縁層ＩＰＤの接触部分における厚さｈを、電極間絶縁層ＩＰＤの厚さＴの半分（Ｔ／２）よりも小さくすることにより、隣接する２つのフローティングゲート電極ＦＧ間に、このような大きな比誘電率を持つ材料が配置されることを防止できる。
【００７４】
従って、セル間干渉の防止に効果的である。
【００７５】
尚、本変形例の電極間絶縁層ＩＰＤの比誘電率が、コンベンショナルな構造における比誘電率４〜５のＮ倍程度だとすると、ｈ＜Ｔ／Ｎに設定することが、大きなカップリング比とセル間干渉の防止とを同時に実現するために望ましい条件となる。
【００７６】
以上から分かることは、カップリング比の増大と隣接セル間干渉の防止とを同時に図るためには、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤが互いに接触しているときは、それら接触部分における厚さｈは、できるだけ小さいのが望ましいということである。
【００７７】
また、以上の考察によれば、電極間絶縁層ＩＰＤの厚さＴをＸ未満とし、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤを、互いに接触させることなく、両者の間に開口部分を設けるのが望ましいことが分かる。
【００７８】
［第２の変形例］
図１２は、第２の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００７９】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの間に開口部分が形成されることにより、これら電極間絶縁層ＩＰＤが互いに分離されている点にある。
【００８０】
ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの間の開口部分のロウ方向の幅は、Ｗsiltである。
【００８１】
この幅Ｗsiltは、ロウ方向に隣接する２つのアクティブエリアＡＡのロウ方向の幅Ｗｓよりも狭いのが望ましい。
【００８２】
本例によれば、カップリング比の増大と隣接セル間干渉の防止という効果をさらに向上させることができる。
【００８３】
［第３の変形例］
図１３は、第３の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００８４】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧの最上部が平坦になっている点にある。
【００８５】
即ち、フローティングゲート電極ＦＧのロウ方向の断面は、台形である。また、コントロールゲート電極ＣＧの最下部Ｃbottomは、フローティングゲート電極ＦＧの最上部Ｆtopよりも下にある。
【００８６】
尚、コントロールゲート電極ＣＧの最下部Ｃbottomは、フローティングゲート電極ＦＧの最上部Ｆtopよりも上にあってもよいが、既に述べたように、カップリング比の向上のためには、コントロールゲート電極ＣＧの最下部Ｃbottomは、フローティングゲート電極ＦＧの最上部Ｆtopよりも下にあるのが望ましい。
【００８７】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【００８８】
［第４の変形例］
図１４は、第４の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００８９】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧが多層構造を有している点にある。
【００９０】
即ち、フローティングゲート電極ＦＧは、ゲート絶縁層ＴＮＬ上の第１の導電層ＦＧ１と、第１の導電層ＦＧ１上の第２の導電層ＦＧ２とを備える。
【００９１】
第１の導電層ＦＧ１は、例えば、ポリシリコン層である。第２の導電層ＦＧ２は、例えば、チタン層、タングステン層、タンタル層、窒化チタン層、窒化タングステン層、窒化タンタル層である。第１及び第２の導電層ＦＧ１、ＦＧ２は、上述の材料に限定されることはないが、両者は、互いに異なる材料である。
【００９２】
但し、互いに異なる材料には、第１の導電層ＦＧ１が第２の導電層ＦＧ２を構成する組成の一部又は全てを含んでいるような場合を含む。
【００９３】
例えば、第２の導電層ＦＧ２が、チタン層、タングステン層、タンタル層などであり、第１の導電層ＦＧ１が、チタンシリサイド層、タングステンシリサイド層、タンタルシリサイド層などである場合である。
【００９４】
また、第２の導電層ＦＧ２の少なくとも上部は、電極間絶縁層ＩＰＤにより完全に覆われるが、第２の導電層ＦＧ２の全部が電極間絶縁層ＩＰＤにより覆われてもよいし、第１の導電層ＦＧ１の一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【００９５】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【００９６】
［第５の変形例］
図１５は、第５の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００９７】
本例は、第４の変形例をさらに変形したものである。本例に係わるセルアレイ構造が上述の第４の変形例に係わるセルアレイ構造と異なる点は、第１の導電層ＦＧ１のロウ方向の側面が斜め（テーパー状）になっておらず、半導体基板１１の上面に対してほぼ垂直になっている点にある。
【００９８】
フローティングゲート電極ＦＧの形状が、第４の変形例のようになるか、又は、第５の変形例のようになるかは、第１及び第２の導電層ＦＧ１，ＦＧ２の材料や、フローティングゲート電極ＦＧをパターニングするときの条件などに依存する。
【００９９】
また、第２の導電層ＦＧ２の少なくとも上部は、電極間絶縁層ＩＰＤにより完全に覆われるが、第２の導電層ＦＧ２の全部が電極間絶縁層ＩＰＤにより覆われてもよいし、第１の導電層ＦＧ１の一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１００】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１０１】
［第６の変形例］
図１６は、第６の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１０２】
本例は、第４又は第５の変形例をさらに変形したものである。本例に係わるセルアレイ構造が上述の第４又は第５の変形例に係わるセルアレイ構造と異なる点は、第１の導電層ＦＧ１のロウ方向の幅が、第２の導電層ＦＧ２の最下部（底面）のロウ方向の幅よりも狭い点にある。
【０１０３】
本例の構造は、フローティングゲート電極ＦＧのパターニングを行った後に、第１の導電層ＦＧ１のみを選択的にリセスエッチング(recess etching)することにより、容易に形成可能である。
【０１０４】
このように、第１の導電層ＦＧ１のロウ方向の幅を狭めることにより、隣接セル間干渉をさらに防止することができる。
【０１０５】
また、第２の導電層ＦＧ２の少なくとも上部は、電極間絶縁層ＩＰＤにより完全に覆われるが、第２の導電層ＦＧ２の全部が電極間絶縁層ＩＰＤにより覆われてもよいし、第１の導電層ＦＧ１の一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１０６】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１０７】
［第７の変形例］
図１７は、第７の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１０８】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧの下部におけるロウ方向の側面が斜め（テーパー状）になっておらず、半導体基板１１の上面に対してほぼ垂直になっている点にある。
【０１０９】
フローティングゲート電極ＦＧの形状が、上述の実施例のようになるか、又は、本例のようになるかは、フローティングゲート電極ＦＧを構成する材料や、フローティングゲート電極ＦＧをパターニングするときの条件などに依存する。
【０１１０】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１１１】
［第８の変形例］
図１８は、第８の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１１２】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、電極間絶縁層が多層構造を有する点にある。
【０１１３】
即ち、本例では、電極間絶縁層は、互いに異なる材料からなる第１の絶縁層ＩＰＤ１及び第２の絶縁層ＩＰＤ２を備える。ここで、互いに異なる材料とは、第１及び第２の絶縁層ＩＰＤ１，ＩＰＤ２の一方が、他方を構成する元素の一部又は全てを備えるような場合も含むものとする。
【０１１４】
また、第１及び第２の絶縁層ＩＰＤ１，ＩＰＤ２の構成元素が同じであるが、組成比が異なるような場合も、互いに異なる材料であるものとする。
【０１１５】
尚、本例では、電極間絶縁層は、２層であるが、これに限られない。即ち、電極間絶縁層は、３層以上であってもよい。
【０１１６】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１１７】
［第９の変形例］
図１９は、第９の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１１８】
本例は、上述の第２の変形例と第８の変形例とを組み合わせたものである。本例に係わるセルアレイ構造の特徴は、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層（第１の絶縁層）ＩＰＤ１の間の開口部分（幅Ｗslit）を塞ぐように、さらに、電極間絶縁層（第２の絶縁層）ＩＰＤ２を形成した点にある。
【０１１９】
第１及び第２の絶縁層ＩＰＤ１，ＩＰＤ２は、第８の変形例と同様に、互いに異なる材料を備えるのが望ましい。また、本例では、ロウ方向に隣接する２つの第１の絶縁層ＩＰＤ１は、開口部分を介して互いに分離されるが、両者は、互いに接触していてもよい。
【０１２０】
本例においても、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１２１】
［第１０の変形例］
図２０は、第１０の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１２２】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、メモリセルの電荷蓄積層が、電気的にフローティング状態の導電層としてのフローティングゲート電極ＦＧと、そのフローティングゲート電極ＦＧ上に配置され、電荷をトラップする絶縁層としての電荷トラップ層ＣＴとを備える点にある。
【０１２３】
例えば、ゲート絶縁層（トンネル絶縁層）ＴＮＬ上には、ロウ方向の断面形状が台形であるフローティングゲート電極ＦＧが配置される。また、フローティングゲート電極ＦＧ上には、ロウ方向の断面形状が三角形である電荷トラップ層ＣＴが配置される。
【０１２４】
フローティングゲート電極ＦＧは、既に説明したように、ポリシリコン層、金属層、又は、これらの積層を備える。電荷トラップ層ＣＴは、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯなどの絶縁層を備える。
【０１２５】
尚、本例では、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとの間には、例えば、厚さが１０ｎｍ以下の絶縁層（極薄絶縁層）Ｉが配置される。この絶縁層Ｉは、省略することもできる。
【０１２６】
また、電荷トラップ層ＣＴは、電極間絶縁層ＩＰＤにより完全に覆われるが、電荷トラップ層ＣＴの一部が電極間絶縁層ＩＰＤにより覆われてもよいし、フローティングゲート電極ＦＧの一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１２７】
以上の構造は、いわゆるハイブリッド型と称される。
【０１２８】
ハイブリッド型によれば、メモリセルの電荷蓄積層が、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとを備える。電荷トラップ層ＣＴは、電荷の捕獲により、ポテンシャル障壁を上昇させる機能を持つため、ロウ方向又はカラム方向に隣接する２つの電荷蓄積層間のリーク電流を防止する効果を有する。
【０１２９】
また、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１３０】
［第１１の変形例］
図２１は、第１１の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１３１】
本例は、第１０の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第１０の変形例と異なる点は、電荷トラップ層ＣＴの全体、さらに、フローティングゲート電極ＦＧの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１３２】
その他については、第１０の変形例と同じである。
【０１３３】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１３４】
［第１２の変形例］
図２２は、第１２の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１３５】
本例も、第１０の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第１０の変形例と異なる点は、電荷トラップ層ＣＴの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１３６】
その他については、第１０の変形例と同じである。
【０１３７】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１３８】
［第１３の変形例］
図２３は、第１３の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１３９】
本例に係わるセルアレイ構造は、上述の第１０の変形例と同様に、ハイブリッド型に関する。本例は、電荷トラップ層ＣＴが、フローティングゲート電極ＦＧの表面の一部又は全体を覆うように形成される点に特徴を有する。
【０１４０】
例えば、ゲート絶縁層（トンネル絶縁層）ＴＮＬ上には、ロウ方向の断面形状が三角形であるフローティングゲート電極ＦＧが配置される。また、フローティングゲート電極ＦＧの全表面を覆うように、例えば、厚さが１０ｎｍ以下の絶縁層（極薄絶縁層）Ｉが配置される。この絶縁層Ｉは、省略してもよい。
【０１４１】
フローティングゲート電極ＦＧの上部の表面上には、絶縁層Ｉを介して、電荷トラップ層ＣＴが配置される。
【０１４２】
フローティングゲート電極ＦＧは、既に説明したように、ポリシリコン層、金属層、又は、これらの積層を備える。電荷トラップ層ＣＴは、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯなどの絶縁層を備える。
【０１４３】
また、電荷トラップ層ＣＴは、電極間絶縁層ＩＰＤにより完全に覆われるが、電荷トラップ層ＣＴの一部が電極間絶縁層ＩＰＤにより覆われてもよいし、フローティングゲート電極ＦＧの一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１４４】
以上の構造によれば、メモリセルの電荷蓄積層が、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとを備える。電荷トラップ層ＣＴは、電荷の捕獲により、ポテンシャル障壁を上昇させる機能を持つため、ロウ方向又はカラム方向に隣接する２つの電荷蓄積層間のリーク電流を防止する効果を有する。
【０１４５】
また、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１４６】
［第１４の変形例］
図２４は、第１４の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１４７】
本例は、第１３の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第１３の変形例と異なる点は、電荷トラップ層ＣＴの全体、さらに、フローティングゲート電極ＦＧの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１４８】
例えば、フローティングゲート電極ＦＧと電極間絶縁層ＩＰＤとの間のエリアにおいて、電荷トラップ層ＣＴが存在しない部分は、エアーギャップになっている。
【０１４９】
その他については、第１３の変形例と同じである。
【０１５０】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１５１】
［第１５の変形例］
図２５は、第１５の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１５２】
本例も、第１３の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第１３の変形例と異なる点は、電荷トラップ層ＣＴが、フローティングゲート電極ＦＧの全体、さらに、アクティブエリアＡＡの表面を覆っていることにある。
【０１５３】
このように、電荷トラップ層ＣＴがアクティブエリアＡＡの表面を覆っていても、実際に電荷をトラップする部分は、フローティングゲート電極ＦＧに隣接した部分になるため、メモリセルの特性としては、何ら問題ない。
【０１５４】
その他については、第１３の変形例と同じである。
【０１５５】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１５６】
尚、第３の変形例を除く、上述の変形例では、電荷蓄積層であるフローティングゲート電極ＦＧ又は電荷トラップ層ＣＴの最上部が鋭角となっているが、丸まっていても良い。この場合、最上部の鋭角部での電界集中による情報電荷のリークを抑制できる。カップリング比の増大と隣接セル間干渉の防止とを同時に実現できるのは同様である。
【０１５７】
［むすび］
以上、実施例によれば、カップリング比の増大と隣接セル間干渉の防止とを同時に実現することができる。
【０１５８】
尚、上述の全ての実施例において、エアーギャップＡＧは、電極間絶縁層ＩＰＤよりも比誘電率が小さい絶縁層（例えば、酸化シリコン層）などに置き換えてもよい。
【０１５９】
また、図１〜図１９に示す各実施例において、フローティングゲート電極ＦＧは、電荷をトラップする絶縁層としての電荷トラップ層に置き換えてもよい。即ち、これらの実施例において、メモリセルの電荷蓄積層は、フローティングゲート電極でもよいし、電荷トラップ層でもよい。
【０１６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６１】
１１：  半導体基板、  １２，１３，１４，１５：  絶縁層、  ＡＡ：  アクティブエリア、  ＡＧ：  エアーギャップ、  ＴＮＬ：  ゲート絶縁層、  ＦＧ：フローティングゲート電極、  ＦＧ１，ＦＧ２：  導電層、  ＩＰＤ：  電極間絶縁層、  ＣＧ：  コントロールゲート電極。
【図１】
2013201257.tif 000003
【図２】
2013201257.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013201257.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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