(57)【要約】【課題】ノイズ除去回路の動作を高速化する。【解決手段】ノイズ除去回路は、フィルタ回路（１２０）と、信号伝播回路（１１０）と、制御回路（１３０／１４０）とを具備する。フィルタ回路（１２０）は、入力ノード（ＩＮ）に印加される入力信号（Ｖ（ＩＮ））に含まれるノイズ成分を除去して出力ノード（ＯＵＴ）に出力する。信号伝播回路（１１０）は、フィルタ回路（１２０）と並列に接続され、所定の範囲のレベルの入力信号に対して応答しない不感帯を有して入力信号を出力ノード（ＯＵＴ）に伝播する。制御回路（１３０／１４０）は、出力ノード（ＯＵＴ）の電圧レベルに基づいて、所定の応答時間を有して信号伝播回路（１１０）を制御する。【選択図】図５
2013207362.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードに印加される入力信号に含まれるノイズ成分を除去して出力ノードに出力するフィルタ回路と、
前記フィルタ回路と並列に接続され、所定の範囲のレベルの前記入力信号に対して応答しない不感帯を有して前記入力信号を前記出力ノードに伝播する信号伝播回路と、
前記出力ノードの電圧レベルに基づいて、所定の応答時間を有して前記信号伝播回路を制御する制御回路と
を具備する
ノイズ除去回路。
【請求項２】
前記信号伝播回路は、ゲートに前記信号伝播回路から出力される制御信号が印加されるＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを備え、
前記ＰチャネルＭＯＳトランジスタのソース、ドレインは、それぞれ前記ＮチャネルＭＯＳトランジスタのドレイン、ソースに接続され、さらに前記ＰチャネルＭＯＳトランジスタのソースおよび前記ＮチャネルＭＯＳトランジスタのドレインは前記入力ノードに接続され、前記ＰチャネルＭＯＳトランジスタのドレインおよび前記ＮチャネルＭＯＳトランジスタのソースは前記出力ノードに接続される
請求項１に記載のノイズ除去回路。
【請求項３】
前記フィルタ回路は、直列接続される抵抗素子とキャパシタとを備え、前記抵抗素子と前記キャパシタとの接続ノードは、前記出力ノードに接続され、
前記制御回路は、入力を前記出力ノードに接続し、出力を前記信号伝播回路に接続するバッファ回路を備える
請求項１または請求項２に記載のノイズ除去回路。
【請求項４】
前記制御回路は、
前記出力ノードにゲートを接続してインバータ回路を形成する第１ＰチャネルＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトランジスタと、
前記第１ＰチャネルＭＯＳトランジスタおよび第１ＮチャネルＭＯＳトランジスタのドレイン同士が接続される中間ノードにゲートを接続してインバータ回路を形成する第２ＰチャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳトランジスタと、前記第２ＰチャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳトランジスタのドレイン同士が接続される制御信号ノードは、前記信号伝播回路を制御する制御信号を出力し、
前記第１ＰチャネルＭＯＳトランジスタに並列に、第１電源電圧と前記中間ノードとの間に直列に接続される第１Ｐチャネル制御トランジスタブロックおよび第２Ｐチャネル制御トランジスタブロックと、
前記第１ＮチャネルＭＯＳトランジスタに並列に、第２電源電圧と前記中間ノードとの間に直列に接続される第１Ｎチャネル制御トランジスタブロックおよび第２Ｎチャネル制御トランジスタブロックと、
前記第２ＰチャネルＭＯＳトランジスタに並列に、前記第１電源電圧と前記制御信号ノードとの間に直列に接続される第３Ｐチャネル制御トランジスタブロックおよび第４Ｐチャネル制御トランジスタブロックと、
前記第２ＮチャネルＭＯＳトランジスタに並列に、前記第２電源電圧と前記制御信号ノードとの間に直列に接続される第３Ｎチャネル制御トランジスタブロックおよび第４Ｎチャネル制御トランジスタブロックと
を備え、
前記第１および第３Ｐチャネル制御トランジスタブロックは、それぞれゲートにＰチャネル用応答時間調整信号を印加されるＰチャネルＭＯＳトランジスタを含み、
前記第２および第４Ｐチャネル制御トランジスタブロックは、それぞれゲートが前記出力ノードに接続されるＰチャネルＭＯＳトランジスタを含み、
前記第１および第３Ｎチャネル制御トランジスタブロックは、それぞれゲートにＮチャネル用応答時間調整信号を印加されるＮチャネルＭＯＳトランジスタを含み、
前記第２および第４Ｎチャネル制御トランジスタブロックは、それぞれゲートが前記出力ノードに接続されるＮチャネルＭＯＳトランジスタを含む
請求項３に記載のノイズ除去回路。
【請求項５】
前記第１から第４Ｐチャネル制御トランジスタブロックは、それぞれ前記Ｐチャネル用応答時間調整信号のビット数に相当するＰチャネルＭＯＳトランジスタを含み、
前記第１から第４Ｎチャネル制御トランジスタブロックは、それぞれ前記Ｎチャネル用応答時間制御信号のビット数に相当するＮチャネルＭＯＳトランジスタを含む
請求項４に記載のノイズ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ除去回路に関し、特に半導体装置の信号入力部のノイズ除去回路に関する。
【背景技術】
【０００２】
半導体メモリにおけるＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）のように、パラレルインタフェースのデータ伝送の高速化が進んでいる。一方、高密度実装化によりクロストークノイズが増大し、クロストークノイズによって波形品質が劣化する。したがって、大きなクロストークノイズが発生する環境下においても、高速化できる対策が望まれている。
【０００３】
特開昭５８−０９２１２６号公報には、入力信号に重畳しているノイズを除去する技術が開示されている。入力端子から入力される信号に重畳するノイズをＣＲフィルタ回路により除去する機能と、入力される信号の大きな変化のみを通す機能とを具備する。入力側の電圧と出力側の電圧との差が所定値を超えたとき、出力側の電圧を入力電圧に一致せしめるというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５８−０９２１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ノイズ除去回路の信号伝播を高速化する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
一実施の形態によれば、ノイズ除去回路は、フィルタ回路（１２０）と、信号伝播回路（１１０）と、制御回路（１３０／１４０）とを具備する。フィルタ回路（１２０）は、入力ノード（ＩＮ）に印加される入力信号（Ｖ（ＩＮ））に含まれるノイズ成分を除去して出力ノード（ＯＵＴ）に出力する。信号伝播回路（１１０）は、フィルタ回路（１２０）と並列に接続され、所定の範囲のレベルの入力信号に対して応答しない不感帯を有して入力信号を出力ノード（ＯＵＴ）に伝播する。制御回路（１３０／１４０）は、出力ノード（ＯＵＴ）の電圧レベルに基づいて、所定の応答時間を有して信号伝播回路（１１０）を制御する。
【発明の効果】
【０００８】
ノイズ除去回路の信号伝播を高速化することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、特開昭５８−０９２１２６号公報に開示されるノイズ除去ゲート回路の構成を示すブロック図である。
【図２】図２は、上記ノイズ除去ゲート回路の基本構成を示す回路図である。
【図３】図３は、上記ノイズ除去ゲート回路の動作を示すタイミングチャートである。
【図４】図４は、実施の形態に係る半導体装置の構成を示す図である。
【図５】図５は、第１の実施の形態に係るノイズ除去回路の構成を示すブロック図である。
【図６】図６は、第１の実施の形態に係るノイズ除去回路の回路例を示す回路図である。
【図７】図７は、第１の実施の形態に係るノイズ除去回路の動作を示すタイミングチャートである。
【図８】図８は、第２の実施の形態に係るノイズ除去回路の構成を示すブロック図である。
【図９】図９は、第２の実施の形態に係るノイズ除去回路の制御機能回路の回路例を示す回路図である。
【発明を実施するための形態】
【００１０】
図面を参照して実施の形態を説明する。
【００１１】
図１は、特開昭５８−０９２１２６号公報に開示されるノイズ除去ゲート回路の構成を示すブロック図である。ノイズ除去ゲート回路は、ＣＴ回路５０１と、ＣＲフィルタ回路５０２と、加算回路５０５とを備える。入力端子ＩＮには、真の入力信号とノイズ信号とを含む入力信号が印加される。出力端子ＯＵＴからノイズ成分が除去された信号が出力される。ＣＲフィルタ回路５０２は、入力端子ＩＮから入力される入力信号に含まれるノイズ成分を除去するＣＲフィルタ回路である。ＣＴ回路５０１は、入力端子ＩＮから入力される入力信号の大きな変化だけを通す回路である。加算回路５０５は、そのＣＴ回路５０１の出力とＣＲフィルタ回路５０２の出力とを加算する。この加算回路５０５の出力端は、出力端子ＯＵＴに接続されている。
【００１２】
このように構成されたノイズ除去ゲート回路において、ノイズ除去のためのＣＲフィルタ回路５０２は、入力端子ＩＮに印加される全信号に対して働く。他方、大きな変化だけを通すＣＴ回路５０１は、その不感帯振幅を適宜調整可能とするものである。この大きな変化だけを通すＣＴ回路５０１の入出力間の電圧差が、その調整可能な不感帯以上の大きさになれば、時間的遅れなくＣＲフィルタ回路５０２内のコンデンサＣを充電する。
【００１３】
図２は、上記ノイズ除去ゲート回路の具体的構成を示す回路図である。コンデンサＣと抵抗Ｒとを含むフィルタ回路の抵抗Ｒと並列に、互いに逆向き接続のダイオードＤ１、Ｄ２が接続される。このダイオードＤ１、Ｄ２が不感帯を作っている。
【００１４】
上述のように、このノイズ除去ゲート回路では、ノイズ除去のためのＣＲフィルタ回路５０２は、入力端子ＩＮに印加される全信号に対して働く。大きな変化だけを通すＣＴ回路５０１の入出力間の電圧差が、その調整可能な不感帯以上の大きさになれば、時間的遅れなくコンデンサＣを充電する動作である。そのため、不感帯以下の電圧差では、信号成分もフィルタリングされることになる。出力側信号の立ち上がりおよび立ち下がりにおいて、入力側信号と出力側信号の電圧差が不感帯以下になると、コンデンサＣは、抵抗Ｒによってのみ充電されることになる。ＣＲフィルタ回路５０２は、高周波成分をフィルタリングするため、出力側信号が十分な振幅に達するためには、ＣＲの時定数に応じた時間を要する。つまり、ＣＲの時定数に応じた時間よりも短い周期で入力側信号を遷移させる場合には、出力側信号が十分な振幅に達することができなくなり高速化が困難になる。
【００１５】
図３に示されるタイミングチャートを用いて、具体的な問題点の発生内容を説明する。
【００１６】
図３において、入力信号Ｖ（ＩＮ）は、入力端子ＩＮに入力される信号であり、電圧波形で示される。入力信号Ｖ（ＩＮ）にはノイズが重畳している。入力信号Ｖ（ＩＮ）は、ＣＲフィルタ回路５０２およびＣＴ回路５０１の入力ノードにおける電圧である。出力信号Ｖ（ＯＵＴ）は、出力端子ＯＵＴに出力される信号であり、電圧波形で示される。出力信号Ｖ（ＯＵＴ）は、ＣＲフィルタ回路５０２およびＣＴ回路５０１の出力ノードにおける加算された電圧である。以下その動作について、時間軸に沿って説明する。
【００１７】
ダイオードＤ１は、アノードに入力信号Ｖ（ＩＮ）が印加され、カソードに出力信号Ｖ（ＯＵＴ）が印加される。そのため、入力信号Ｖ（ＩＮ）の電圧が出力信号Ｖ（ＯＵＴ）の電圧より高く、その差が閾値電圧ＶＤ１以上であるときに、ダイオードＤ１はオンする。ダイオードＤ２は、カソードに入力信号Ｖ（ＩＮ）が印加され、アノードに出力信号Ｖ（ＯＵＴ）が印加される。そのため、入力信号Ｖ（ＩＮ）の電圧が出力信号Ｖ（ＯＵＴ）の電圧より低く、その差が閾値電圧ＶＤ２以上であるときに、ダイオードＤ２はオンする。
【００１８】
時刻Ｔ１において、入力信号Ｖ（ＩＮ）は“Ｌ”レベルを示す。ＣＲフィルタ回路５０２の入力、ダイオードＤ１のアノード、ダイオードＤ２のカソードが“Ｌ”レベルであるので、出力信号Ｖ（ＯＵＴ）は“Ｌ”レベルである。ダイオードＤ１、Ｄ２が共にオフしているため、入力端子ＩＮから出力端子ＯＵＴへは、ＣＲフィルタ回路５０２を通して信号が伝播しており、ＣＲフィルタ回路５０２は、不感帯以下の電圧を信号成分もノイズ成分もフィルタリングする。
【００１９】
時刻Ｔ２において、入力信号Ｖ（ＩＮ）が、“Ｌ”レベルから“Ｈ”レベルに遷移を始める。このとき、入力信号Ｖ（ＩＮ）と出力信号Ｖ（ＯＵＴ）との電圧差が、ダイオードＤ１の閾値電圧ＶＤ１を超えていないため、ダイオードＤ１はオフしたままである。入力端子ＩＮから出力端子ＯＵＴへＣＲフィルタ回路５０２を介して信号が伝播するため、出力信号Ｖ（ＯＵＴ）は、ＣＲフィルタ回路５０２の時定数に応じた時間で緩やかに“Ｌ”レベルから“Ｈ”レベルに遷移を始める。
【００２０】
時刻Ｔ３において、入力信号Ｖ（ＩＮ）と出力信号Ｖ（ＯＵＴ）との電圧差がダイオードＤ１の閾値電圧ＶＤ１を超える。ダイオードＤ１がオンするため、ＣＴ回路５０１を介して信号が伝播し始める。したがって、出力信号Ｖ（ＯＵＴ）は、“Ｌ”レベルから“Ｈ”レベルに入力信号Ｖ（ＩＮ）と同じ傾きで遷移を始める。
【００２１】
時刻Ｔ４において、入力信号Ｖ（ＩＮ）と出力信号Ｖ（ＯＵＴ）との電圧差がダイオードＤ１の閾値電圧ＶＤ１を下回り、ダイオードＤ１はオフする。ダイオードＤ１がオフするため、入力端子ＩＮから出力端子ＯＵＴへはＣＲフィルタ回路５０２を介して信号が伝播し、ダイオードＤ１の不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。
【００２２】
時刻Ｔ５において、入力信号Ｖ（ＩＮ）は“Ｈ”レベルを示す。ＣＲフィルタ回路５０２およびダイオードＤ１、Ｄ２の入力は“Ｈ”レベルであるので、出力信号Ｖ（ＯＵＴ）は“Ｈ”レベルである。ダイオードＤ１、Ｄ２がオフしているため、入力端子ＩＮから出力端子ＯＵＴへはＣＲフィルタ回路５０２を介して信号が伝播し、ＣＲフィルタ回路５０２において不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。
【００２３】
時刻Ｔ６において、入力信号Ｖ（ＩＮ）が“Ｈ”レベルから“Ｌ”レベルに遷移を始める。入力信号Ｖ（ＩＮ）と出力信号Ｖ（Ｏ１）との電圧差が、ダイオードＤ２の閾値電圧ＶＤ２を超えないため、ダイオードＤ２はオフしたままである。入力端子ＩＮからＣＲフィルタ回路５０２を介して信号が伝播するため、出力信号Ｖ（ＯＵＴ）は、ＣＲフィルタ回路５０２の時定数に応じた時間で、緩やかに“Ｈ”レベルから“Ｌ”レベルに遷移を始める。
【００２４】
時刻Ｔ７において、入力信号Ｖ（ＩＮ）と出力信号Ｖ（Ｏ１）との電圧差がダイオードＤ２の閾値電圧ＶＤ２を超える。ダイオードＤ２がオンするため、ＣＴ回路５０１を介して信号が伝播し始め、出力信号Ｖ（ＯＵＴ）が“Ｈ”レベルから“Ｌ”レベルに入力信号Ｖ（ＩＮ）と同じ傾きで遷移し始める。
【００２５】
時刻Ｔ８において、入力信号Ｖ（ＩＮ）と出力信号Ｖ（ＯＵＴ）との電圧差がダイオードＤ２の閾値電圧ＶＤ２を下回り、ダイオードＤ２はオフする。ダイオードＤ２がオフするため、入力端子ＩＮから出力端子ＯＵＴへはＣＲフィルタ回路５０２を介して信号が伝播する。ダイオードＤ２の不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。
【００２６】
以上の動作により、時刻Ｔ４、Ｔ８において、出力信号Ｖ（ＯＵＴ）が十分な振幅に達する前にダイオードＤ１、Ｄ２がオフするため、高速化が困難になる。
【００２７】
図４は、本実施の形態に係る半導体装置を含むメモリシステムの構成を示すブロック図である。メモリシステムは、コントローラ１０とメモリ２０とを備える。コントローラ１０、メモリ２０は、互いに送受する信号の入力部にノイズ除去回路１６、２６を備える半導体装置である。コントローラ１０は、バッファ回路１４を介して内部回路１２で生成した信号をメモリ２０に送信し、メモリ２０は、コントローラ１０から出力された信号を受信し、ノイズ除去回路２６を介してノイズを除去した信号を内部回路２２に送る。また、メモリ２０は、バッファ回路２４を介して内部回路２２で生成した信号をコントローラ１０に送信し、コントローラ１０は、メモリ２０から出力された信号を受信し、ノイズ除去回路１６を介してノイズを除去して内部回路１２に送る。ノイズ除去回路１６、２６をそれぞれ備えることにより、大きなクロストークノイズが発生する環境下においても、半導体装置間のデータ伝送を高速化することができる。以下に、ノイズ除去回路１６、２６について詳細に説明する。
【００２８】
図５は、第１の実施の形態に係るノイズ除去回路の構成を示すブロック図である。
【００２９】
ノイズ除去回路は、信号伝播回路１１０と、フィルタ回路１２０と、制御回路１３０と、加算回路１５０とを備える。入力端子ＩＮは、信号伝播回路１１０と、フィルタ回路１２０の入力ノードに接続され、入力信号Ｖ（ＩＮ）を供給する。加算回路１５０は、信号伝播回路１１０の出力と、フィルタ回路１２０の出力とを加算し、出力信号Ｖ（ＯＵＴ）として出力端子ＯＵＴに供給する。出力信号Ｖ（ＯＵＴ）は、制御回路１３０に供給される。信号伝播回路１１０は、入力端子ＩＮに印加される入力信号Ｖ（ＩＮ）に対する応答に不感帯を有し、立ち上がり応答および立ち下がり応答の２状態を切り替え可能である。フィルタ回路１２０は、入力信号Ｖ（ＩＮ）に含まれるノイズを除去して出力する。制御回路１３０は、出力端子ＯＵＴに出力される出力信号Ｖ（ＯＵＴ）に基づいて、所定の応答時間後に信号伝播回路１１０の状態を切り替える。
【００３０】
図６は、図５に示されるノイズ除去回路を実現する具体的回路例を示す回路図である。
【００３１】
信号伝播回路１１０は、スイッチとして動作するＰチャネルＭＯＳトランジスタ１１４（以降トランジスタ１１４と略記する）とＮチャネルＭＯＳトランジスタ１１５（以降トランジスタ１１５と略記する）とを有し、スイッチを介して入力端子ＩＮと出力端子ＯＵＴとを接続する。トランジスタ１１４のソースは入力端子ＩＮに接続され、ドレインは出力端子ＯＵＴに接続される。トランジスタ１１５のソースは出力端子ＯＵＴに接続され、ドレインは入力端子ＩＮに接続される。トランジスタ１１４、１１５のゲートは、ノードＯ１に接続され、ノードＯ１の電圧に基づいてスイッチの開閉が制御される。
【００３２】
フィルタ回路１２０は、ＣＲフィルタ回路を形成する抵抗素子１２６とキャパシタ１２７とを有し、入力信号Ｖ（ＩＮ）に重畳するノイズを除去する。抵抗素子１２６は、入力端子ＩＮと出力端子ＯＵＴとの間に接続され、キャパシタ１２７は、出力端子ＯＵＴと電源電圧ＧＮＤとの間に接続される。したがって、抵抗素子１２６は、ノードＯ１が所定のレベルであるときに、信号伝播回路１１０のトランジスタ１１４、１１５により短絡される。
【００３３】
制御回路１３０は、バッファ回路１３８を備える。バッファ回路１３８の入力は出力端子ＯＵＴに接続される。バッファ回路１３８の出力はノードＯ１に接続され、さらにトランジスタ１１４、１１５のゲートに接続される。バッファ回路１３８は、出力信号Ｖ（ＯＵＴ）に基づいて、ノードＯ１の電圧を所定のレベルにする。本実施の形態では、加算回路１５０は、ワイヤードオア接続による電圧加算により実現される。
【００３４】
図７は、本実施の形態に係るノイズ除去回路の各部の電圧波形を示すタイミングチャートである。
【００３５】
図７において、入力信号Ｖ（ＩＮ）は、入力端子ＩＮに印加される電圧の波形を示し、ノイズが重畳している。この入力信号Ｖ（ＩＮ）は、フィルタ回路１２０および信号伝播回路１１０に入力される。出力信号Ｖ（ＯＵＴ）は、出力端子ＯＵＴに出力される電圧の波形を示す。出力信号Ｖ（ＯＵＴ）は、フィルタ回路１２０の出力と信号伝播回路１１０の出力との合成波形となる。また、この出力信号Ｖ（ＯＵＴ）は、制御回路１３０に入力される。ノードＯ１の電圧で示される信号Ｖ（Ｏ１）は、制御回路１３０の出力の電圧波形である。以下その動作について、時間軸に沿って説明する。
【００３６】
時刻Ｔ１において、入力信号Ｖ（ＩＮ）は“Ｌ”レベルを示す。フィルタ回路１２０および信号伝播回路１１０の入力が“Ｌ”レベルであるので、出力信号Ｖ（ＯＵＴ）は“Ｌ”レベルである。制御回路１３０の入力が“Ｌ”レベルであるので、出力信号Ｖ（Ｏ１）は“Ｌ”レベルである。信号伝播回路１１０のトランジスタ１１４、１１５のゲートには“Ｌ”レベルが供給され、入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差がトランジスタ１１４の閾値電圧Ｖｐ以下、トランジスタ１１５の閾値電圧Ｖｎ以下であるから、トランジスタ１１４、１１５はオフ状態である。トランジスタ１１４の閾値電圧Ｖｐは、信号の立ち上がり時の不感帯を設定し、トランジスタ１１５の閾値電圧Ｖｎは、信号の立ち下がり時の不感帯を設定する。信号伝播回路１１０がオフ状態であるため、入力端子ＩＮから出力端子ＯＵＴへはフィルタ回路１２０を介して信号が伝播し、信号伝播回路１１０の不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。
【００３７】
時刻Ｔ２において、入力信号Ｖ（ＩＮ）が“Ｌ”レベルから“Ｈ”レベルに遷移を始める。このとき入力信号Ｖ（ＩＮ）と出力信号Ｖ（Ｏ１）との電圧差が、トランジスタ１１４の閾値電圧Ｖｐを超えていないため、トランジスタ１１４はオフしたままであり、信号伝播回路１１０はオフ状態である。入力端子ＩＮから出力端子ＯＵＴへフィルタ回路１２０を介して信号が伝播するため、出力信号Ｖ（ＯＵＴ）は、フィルタ回路１２０の時定数に応じた時間で緩やかに“Ｌ”レベルから“Ｈ”レベルに遷移を始める。
【００３８】
時刻Ｔ３において、入力信号Ｖ（ＩＮ）と出力信号Ｖ（Ｏ１）との電圧差がトランジスタ１１４の閾値電圧Ｖｐを超える。トランジスタ１１４がオンするため、信号伝播回路１１０を介して信号が伝播し始める。したがって、出力信号Ｖ（ＯＵＴ）は、“Ｌ”レベルから“Ｈ”レベルに入力信号Ｖ（ＩＮ）と同じ傾きで遷移を始める。出力信号Ｖ（ＯＵＴ）が“Ｌ”レベルから“Ｈ”レベルに向かって変化し始めるが、制御回路１３０のバッファ回路１３８は応答時間Ｔａを有するため、バッファ回路１３８から出力される信号Ｖ（Ｏ１）は“Ｌ”レベルのままである。
【００３９】
時刻Ｔ４において、制御回路１３０のバッファ回路１３８に入力される出力信号Ｖ（ＯＵＴ）が“Ｌ”レベルから“Ｈ”レベルに向かって遷移を始めた時刻Ｔ３から応答時間Ｔａが経過している。バッファ回路１３８から出力される信号Ｖ（Ｏ１）が“Ｌ”レベルから“Ｈ”レベルに向かって遷移を始める。
【００４０】
時刻Ｔ５において、入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差は、トランジスタ１１４の閾値電圧Ｖｐを下回るため、トランジスタ１１４はオフ状態である。信号伝播回路１１０がオフ状態であるため、入力端子ＩＮから出力端子ＯＵＴへはフィルタ回路１２０を介して信号が伝播し、信号伝播回路１１０において不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。
【００４１】
時刻Ｔ６において、入力信号Ｖ（ＩＮ）は、“Ｈ”レベルを示す。フィルタ回路１２０および信号伝播回路１１０には、“Ｈ”レベルの信号が入力されているため、出力信号Ｖ（ＯＵＴ）は“Ｈ”レベルを示す。制御回路１３０には“Ｈ”レベルの信号が入力され、制御回路１３０から出力される信号Ｖ（Ｏ１）は“Ｈ”レベルを示す。信号伝播回路１１０のトランジスタ１１４のゲートの電圧が“Ｈ”レベルとなる。入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差がトランジスタ１１４の閾値電圧Ｖｐ以下であるため、トランジスタ１１４はオフ状態である。トランジスタ１１４の閾値電圧Ｖｐは、立ち上がり時の信号伝播回路１１０の不感帯を作っている。また、信号伝播回路１１０のトランジスタ１１５のゲートには“Ｈ”レベルの電圧が印加され、入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差がトランジスタ１１５の閾値電圧Ｖｎ以下であるため、トランジスタ１１５はオフ状態である。トランジスタ１１５の閾値電圧Ｖｎは、立ち下がり時の信号伝播回路１１０の不感帯を作っている。信号伝播回路１１０がオフ状態であるため、入力端子ＩＮから出力端子ＯＵＴへは、フィルタ回路１２０を介して信号が伝播する。したがって、信号伝播回路１１０の不感帯以下の電圧は、フィルタ回路１２０によって信号成分もノイズ成分もフィルタリングされる。
【００４２】
時刻Ｔ７において、入力信号Ｖ（ＩＮ）が“Ｈ”レベルから“Ｌ”レベルに向かって遷移を始める。このとき入力信号Ｖ（ＩＮ）と出力信号Ｖ（Ｏ１）との電圧差がトランジスタ１１５の閾値電圧Ｖｎを超えないため、トランジスタ１１５はオフしたままであり、信号伝播回路１１０はオフ状態である。入力端子ＩＮからフィルタ回路１２０を介して出力端子ＯＵＴへ信号が伝播するため、出力信号Ｖ（ＯＵＴ）は、フィルタ回路１２０の時定数に応じた時間で、緩やかに“Ｈ”レベルから“Ｌ”レベルに遷移を始める。
【００４３】
時刻Ｔ８において、入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差がトランジスタ１１５の閾値電圧Ｖｎを超える。このとき、トランジスタ１１５がオンするため、信号伝播回路１１０を介して信号が伝播し、出力信号Ｖ（ＯＵＴ）は、入力信号Ｖ（ＩＮ）と同じ傾きで“Ｈ”レベルから“Ｌ”レベルに向かって遷移を始める。しかし、出力信号Ｖ（ＯＵＴ）が入力される制御回路１３０のバッファ回路１３８から出力される信号Ｖ（Ｏ１）は、応答時間Ｔａを有するため、“Ｈ”レベルのままである。
【００４４】
時刻Ｔ９において、制御回路１３０のバッファ回路１３８に入力される出力信号Ｖ（ＯＵＴ）が“Ｈ”レベルから“Ｌ”レベルに遷移を始めた時刻から応答時間Ｔａが経過し、バッファ回路１３８から出力される信号Ｖ（Ｏ１）が“Ｈ”レベルから“Ｌ”レベルに向かって遷移を始める。
【００４５】
時刻Ｔ１０において、入力信号Ｖ（ＩＮ）と信号Ｖ（Ｏ１）との電圧差が、トランジスタ１１５の閾値電圧Ｖｎを下回るため、トランジスタ１１５はオフする。信号伝播回路１１０がオフ状態であるため、入力端子ＩＮから出力端子ＯＵＴへフィルタ回路１２０を介して信号が伝播する。したがって、信号伝播回路１１０の不感帯以下の電圧は、フィルタ回路１２０によって信号成分もノイズ成分もフィルタリングされる。ここでは、フィルタ回路１２０は、単純な１次のＣＲフィルタ回路として説明したが、多次構成のフィルタ回路でもインダクタを有するＬＣＲフィルタ回路でもよい。
【００４６】
上述のように、時刻Ｔ１、Ｔ２、Ｔ６、Ｔ７において、信号伝播回路１１０の不感帯以下の電圧は、信号成分もノイズ成分もフィルタリングされる。時刻Ｔ３、Ｔ８において、入力信号Ｖ（ＩＮ）が次の状態へ遷移し始め、信号伝播回路１１０の不感帯以上の成分があり、信号伝播回路１１０を介して入力端子ＩＮから出力端子ＯＵＴへ、入力信号Ｖ（ＩＮ）と同じ傾きで信号が伝播する。時刻Ｔ４、Ｔ９において、応答時間Ｔａ後に出力信号Ｖ（ＯＵＴ）が制御回路１３０を介して出力信号Ｖ（Ｏ１）に伝播する。その間も信号伝播回路１１０を介して入力端子ＩＮから出力端子ＯＵＴへ、入力信号Ｖ（ＩＮ）と同じ傾きで信号が伝播する。時刻Ｔ５、Ｔ１０において、信号伝播回路１１０がオフするときには、出力信号Ｖ（ＯＵＴ）が十分な振幅に達しているため、高速化が可能になる。
【００４７】
図８は、第２の実施の形態に係るノイズ除去回路を示すブロック図である。
【００４８】
第２の実施の形態に係るノイズ除去回路は、信号伝播回路１１０と、フィルタ回路１２０と、制御回路１４０と、加算回路１５０とを備える。このノイズ除去回路は、第１の実施の形態における制御回路１３０が、調整信号ＰＣおよびＮＣにより応答時間を調整可能とした制御回路１４０に置き換わったものである。すなわち、制御回路１４０は、調整信号ＰＣ＜２：０＞およびＮＣ＜２：０＞に応答してバッファ回路の遅延時間を変更することができる。他の部分は、第１の実施の形態に係るノイズ除去回路と同じであるので、同じ符号を付与し、詳細な説明を省略する。
【００４９】
図９は、第２の実施の形態に係る制御回路１４０の具体的な回路の例を示す回路図である。制御回路１４０は、遅延時間を制御可能なバッファ回路を備える。すなわち、制御回路１４０は、ＰチャネルＭＯＳトランジスタ（以降トランジスタと略記する）Ｐ４１、Ｐ４２、Ｐ４３、Ｐ４５、Ｐ４６、Ｐ４７とＮチャネルＭＯＳトランジスタ（以降トランジスタと略記する）Ｎ４１、Ｎ４２、Ｎ４３、Ｎ４５、Ｎ４６、Ｎ４７を備える。トランジスタＰ４１、Ｎ４１は、インバータ回路を形成する。直列に接続されるトランジスタＰ４２、Ｐ４３は、トランジスタＰ４１に並列に接続され、直列に接続されるトランジスタＮ４２、Ｎ４３はトランジスタＮ４１に並列に接続される。すなわち、トランジスタＰ４１、Ｐ４２、Ｐ４３、Ｎ４１、Ｎ４２、Ｎ４３は、出力信号Ｖ（ＯＵＴ）を入力し、ノードＯ２に出力信号Ｖ（ＯＵＴ）を論理反転した信号Ｖ（Ｏ２）を出力するインバータ回路を形成する。また、トランジスタＰ４５、Ｎ４５は、インバータ回路を形成する。直列に接続されるトランジスタＰ４６、Ｐ４７は、トランジスタＰ４５に並列に接続され、直列に接続されるトランジスタＮ４６、Ｎ４７は、トランジスタＮ４５に並列に接続される。すなわち、トランジスタＰ４５、Ｐ４６、Ｐ４７、Ｎ４５、Ｎ４６、Ｎ４７は、信号Ｖ（Ｏ２）を入力し、ノードＯ１に信号Ｖ（Ｏ２）を論理反転した信号Ｖ（Ｏ１）を出力するインバータ回路を形成する。
【００５０】
ドレインがノードＯ２に接続されるトランジスタＰ４１およびトランジスタＮ４１のゲートは出力端子ＯＵＴに接続され、トランジスタＰ４１のソースは電源電圧ＶＤＤに接続され、トランジスタＮ４１のソースは電源電圧ＧＮＤに接続される。ドレインがノードＯ２に接続されるトランジスタＰ４３、Ｎ４３のゲートは出力端子ＯＵＴに接続され、トランジスタＰ４３のソースはトランジスタＰ４２のドレインに、トランジスタＮ４３のソースはトランジスタＮ４２のドレインに接続される。トランジスタＰ４２のソースは、電源電圧ＶＤＤに接続され、ゲートには調整信号ＰＣ＜２：０＞が印加される。トランジスタＮ４２のソースは、電源電圧ＧＮＤに接続され、ゲートには調整信号ＮＣ＜２：０＞が印加される。
【００５１】
トランジスタＰ４２、Ｐ４３、Ｎ４２、Ｎ４３は、セグメント分割されている。すなわち、トランジスタＰ４２は、トランジスタＰ４２０、Ｐ４２１、Ｐ４２２を含み、ゲートに調整信号ＰＣ＜０＞、ＰＣ＜１＞、ＰＣ＜２＞がそれぞれ印加され、ソースは電源電圧ＶＤＤに接続される。トランジスタＰ４３は、トランジスタＰ４３０、Ｐ４３１、Ｐ４３２を含み、ソースはそれぞれトランジスタＰ４２０、Ｐ４２１、Ｐ４２２に接続され、ゲートは出力端子ＯＵＴに接続され、ドレインはノードＯ２に接続される。トランジスタＮ４２は、トランジスタＮ４２０、Ｎ４２１、Ｎ４２２を含み、ゲートに調整信号ＮＣ＜０＞、ＮＣ＜１＞、ＮＣ＜２＞がそれぞれ印加され、ソースは電源電圧ＧＮＤに接続される。トランジスタＮ４３は、トランジスタＮ４３０、Ｎ４３１、Ｎ４３２を含み、ソースはそれぞれトランジスタＮ４２０、Ｎ４２１、Ｎ４２２に接続され、ゲートは出力端子ＯＵＴに接続され、ドレインはノードＯ２に接続される。
【００５２】
このように、トランジスタＰ４２、Ｎ４２のゲートに調整信号ＰＣ＜２：０＞、ＮＣ＜２：０＞が印加され、トランジスタＰ４２、Ｎ４２のオンオフが制御される。したがって、ノードＯ２を駆動する能力が調整信号ＰＣ＜２：０＞、ＮＣ＜２：０＞によって制御可能となり、トランジスタＰ４１〜Ｐ４３、Ｎ４１〜Ｎ４３を備えるインバータ回路の遅延時間を調整することができる。
【００５３】
また、ドレインがノードＯ１に接続されるトランジスタＰ４５およびトランジスタＮ４５のゲートはノードＯ２に接続され、トランジスタＰ４６のソースは電源電圧ＶＤＤに接続され、トランジスタＮ４６のソースは電源電圧ＧＮＤに接続される。ドレインがノードＯ１に接続されるトランジスタＰ４７、Ｎ４７のゲートはノードＯ１に接続され、トランジスタＰ４７のソースはトランジスタＰ４６のドレインに、トランジスタＮ４７のソースはトランジスタＮ４６のドレインに接続される。トランジスタＰ４６のソースは、電源電圧ＶＤＤに接続され、ゲートには調整信号ＰＣ＜２：０＞が印加される。トランジスタＮ４６のソースは、電源電圧ＧＮＤに接続され、ゲートには調整信号ＮＣ＜２：０＞が印加される。
【００５４】
トランジスタＰ４６、Ｐ４７、Ｎ４６、Ｎ４７は、セグメント分割されている。すなわち、トランジスタＰ４６は、トランジスタＰ４６０、Ｐ４６１、Ｐ４６２を含み、ゲートに調整信号ＰＣ＜０＞、ＰＣ＜１＞、ＰＣ＜２＞がそれぞれ印加され、ソースは電源電圧ＶＤＤに接続される。トランジスタＰ４７は、トランジスタＰ４７０、Ｐ４７１、Ｐ４７２を含み、ソースはそれぞれトランジスタＰ４６０、Ｐ４６１、Ｐ４６２に接続され、ゲートは出力端子ＯＵＴに接続され、ドレインはノードＯ２に接続される。トランジスタＮ４６は、トランジスタＮ４６０、Ｎ４６１、Ｎ４６２を含み、ゲートに調整信号ＮＣ＜０＞、ＮＣ＜１＞、ＮＣ＜２＞がそれぞれ印加され、ソースは電源電圧ＧＮＤに接続される。トランジスタＮ４７は、トランジスタＮ４７０、Ｎ４７１、Ｎ４７２を含み、ソースはそれぞれトランジスタＮ４６０、Ｎ４６１、Ｎ４６２に接続され、ゲートは出力端子ＯＵＴに接続され、ドレインはノードＯ２に接続される。
【００５５】
このように、トランジスタＰ４６、Ｎ４６のゲートに調整信号ＰＣ＜２：０＞、ＮＣ＜２：０＞が印加され、トランジスタＰ４６、Ｎ４６のオンオフが制御される。したがって、ノードＯ１を駆動する能力が調整信号ＰＣ＜２：０＞、ＮＣ＜２：０＞によって制御可能となり、トランジスタＰ４５〜Ｐ４７、Ｎ４５〜Ｎ４７を備えるインバータ回路の遅延時間を調整することができる。
【００５６】
以上説明したように、調整信号ＰＣ＜２：０＞、ＮＣ＜２：０＞によって、バッファ回路の遅延時間すなわち制御回路１４０の応答時間を調整することができる。ここでは、調整信号ＰＣ、ＮＣは、それぞれ３ビットの信号で説明したが、１ビットでもよいし、多数のビットで調整するように構成されてもよい。また、説明したように１段のバッファ回路でもよいし、多段構成のバッファ回路でもよい。
【００５７】
このように、制御回路１４０の遅延時間を調整することにより、図７に示される応答時間Ｔａを可変にすることができる。すなわち、調整信号ＰＣ＜２：０＞およびＮＣ＜２：０＞によって、制御回路１４０の応答時間Ｔａを調整することが可能となる。これによって、信号伝播回路１１０のトランジスタ１１４、１１５をオフする時刻Ｔ５、Ｔ１０を変更することができる。時刻Ｔ５、Ｔ１０を変更可能であるため、出力信号Ｖ（ＯＵＴ）の傾きが変わった場合でも、出力信号Ｖ（ＯＵＴ）は十分な振幅を確保することが可能になる。したがって、ノイズ除去回路の動作を高速化することができ、大きなクロストークノイズが発生する環境下においても、信号伝送を高速化できる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００５９】
１０  コントローラ
１２  内部回路
１４  バッファ回路
１６  ノイズ除去回路
２０  メモリ
２２  内部回路
２４  バッファ回路
２６  ノイズ除去回路
１１０  信号伝播回路
１１４  ＰチャネルＭＯＳトランジスタ
１１５  ＮチャネルＭＯＳトランジスタ
１２０  フィルタ回路
１２６  抵抗素子
１２７  キャパシタ
１３０  制御回路
１３８  バッファ回路
１４０  制御回路
５０１  ＣＴ回路
５０２  ＣＲフィルタ回路
５０５  加算回路
Ｎ４１〜Ｎ４３、Ｎ４５〜Ｎ４７  ＮチャネルＭＯＳトランジスタ
Ｎ４２０〜Ｎ４２２、Ｎ４３０〜Ｎ４３２  ＮチャネルＭＯＳトランジスタ
Ｎ４６０〜Ｎ４６２、Ｎ４７０〜Ｎ４７２  ＮチャネルＭＯＳトランジスタ
Ｐ４１〜Ｐ４３、Ｐ４５〜Ｐ４７  ＰチャネルＭＯＳトランジスタ
Ｐ４２０〜Ｐ４２２、Ｐ４３０〜Ｐ４３２  ＰチャネルＭＯＳトランジスタ
Ｐ４６０〜Ｐ４６２、Ｐ４７０〜Ｐ４７２  ＰチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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