(57)【要約】【課題】半導体チップが積層されて構成された半導体装置の内部信号の不良を容易に検査できるようにする。【解決手段】検査装置１Ａは、信号測定用の針１２が半導体装置１００Ａの各ＴＳＶ５３に対応した間隔で配設された測定用インターポーザ１１と、測定用インターポーザ１１の、好適には端部、に配設された信号測定用パッド１３と、その信号測定用パッド１３に接続される測定器（図示せず）のプローブ１４とを備えている。ここで、各針１２と信号測定用パッド１３とは、測定用インターポーザ１１内に配された信号線を介して電気的に接続されている。なお、信号測定用の針１２は、ＴＳＶ５３に当接した際に、そのＴＳＶ５３を損傷させないように、押圧されても測定用インターポーザ１１内に退避するように、例えばばね式となっている。【選択図】図１
2013246129.tif 000002
【特許請求の範囲】
【請求項１】
貫通電極を用いて複数のチップが積層されて内蔵された半導体装置のための検査装置であって、
前記半導体装置の上部に露出した前記貫通電極に当接される針を備えた測定用インターポーザと、
前記測定用インターポーザに設けられ、前記針からの電気信号が供給される信号測定用パッドと、
前記信号測定用パッドに当接される測定器端子と、
を備えたことを特徴とする検査装置。
【請求項２】
前記半導体装置の外周に対応した閉じた壁面を有して前記半導体装置に嵌合する枠を更に備え、前記測定用インターポーザが、その内壁に沿って前記半導体装置の方向へ導かれることにより、前記針が前記電極に当接することを特徴とする請求項１に記載の検査装置。
【請求項３】
前記半導体装置に立設される複数のピンを更に備え、前記測定用インターポーザは、各ピンに対応し、各ピンの断面寸法に一致した寸法を有する孔を有し、前記測定用インターポーザの各孔が、各ピンに挿通した状態で、前記測定用インターポーザが、前記半導体装置の方向へ導かれることにより、前記針が前記電極に当接することを特徴とする請求項１に記載の検査装置。
【請求項４】
前記複数のピンのうちの１つが、他のピンに対し、前記半導体装置の上面の偏倚した位置に立設されていることを特徴とする請求項３に記載の検査装置。
【請求項５】
貫通電極を用いて複数のチップが積層されて内蔵された半導体装置のための検査装置であって、
前記貫通電極の上端に電気的に接した状態で、前記半導体装置に組み込まれた信号測定用パッドと、
前記信号測定用パッドに当接される測定器端子と、
を備えたことを特徴とする検査装置。
【請求項６】
前記信号測定用パッドは、前記半導体装置から露出していることを特徴とする請求項５に記載の検査装置。
【請求項７】
前記信号測定用パッドは、前記半導体装置に埋め込まれていることを特徴とする請求項５に記載の検査装置。
【請求項８】
前記貫通電極と前記信号測定用パッドの間に電気的に介在する信号測定用チップを更に備えたことを特徴とする請求項６または７に記載の検査装置。
【請求項９】
貫通電極を用いて複数のチップが積層されて内蔵された半導体装置のための検査装置であって、
前記半導体装置の上面に配設された接続基板と、
前記接続基板と前記貫通電極とを電気的に接続するボンディングワイヤと、
前記接続基板上に形成され、前記ボンディングワイヤからの信号が供給される信号測定用パッドと、
前記信号測定用パッドに当接される測定器端子と、
を備えたことを特徴とする検査装置。
【請求項１０】
複数の貫通電極と、
前記複数の貫通電極と、前記信号測定用パッドとの間に配され、制御信号に応じて、前記複数の貫通電極からの複数の信号から１つの信号を選択して、前記信号測定用パッドに供給するセレクタ回路を更に備えたことを特徴とする請求項１乃至９のいずれかに記載の検査装置。
【請求項１１】
複数のチップと、前記複数のチップを貫通することにより電気的に接続する貫通電極と、前記貫通電極の上端に電気的に接続され、埋設された信号測定用パッドと、を備えた半導体装置に対する検査方法であって、
前記半導体装置を用意する工程と、
前記半導体装置の上面を溶融して前記信号測定用パッドを露呈させる工程と、
前記信号測定用パッドに検出器端子を当接させる工程と、
検出器に入力される信号を検査する工程と、
を含むことを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のための検査装置および検査方法に関する。
【背景技術】
【０００２】
半導体装置の内部信号を測定してその不良解析を行うことに関し、パッケージ内にひとつのチップが組み立てられた半導体装置については、その外部端子を介してその内部信号を測定することができる。
【０００３】
一方、近年、ＴＳＶを用いて多数のチップ（メモリおよびコントローラ）が積層されて１パッケージ内に収められた半導体装置が作られるようになった。図９Ａは、かかる半導体装置の断面図である。同図に示す半導体装置１００Ｐは、インターポーザ５１と、そのインターポーザ５１に積層された第１〜第５半導体チップ５２１〜５２５と、第１〜第５半導体チップ５２１〜５２５を貫通してそれらを電気的に接続するＴＳＶ５３と、これらの構成を密封するアンダーフィル５４と、インターポーザ５１の下面に設けられたはんだボール５５とで構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２３３１５５号公報
【特許文献２】特開２００８−２８６６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、かかる半導体装置においては、メモリとコントローラ間で各種信号は閉じているため、組み立て後に上記不良解析を実施しようとしても、そのままでは、外部の露出するプローブポイントがなく、内部の波形信号の測定は困難である。
【０００６】
それを解決する手段としては、まず、最上層のチップ、すなわち第５半導体チップ５２５のＴＳＶ５３の電極をむき出しにして、それにプローブ１４を当てること考えられる。しかしながら、大きさが通常２０〜５０μｍの電極が同程度の間隔で複数配置されているのに対し、プローブ１４の大きさは、通常８００μｍと大きく、その先端サイズは、２００μｍ程度であるので、図９Ｂに示すように、他の電極と短絡することなく特定の電極にプローブ１４を当てることは困難である。
【０００７】
別の解決手段としては、各はんだボール５５の端子に各信号を割り当てて、それらの端子の波形信号を測定することが考えられる。しかしながら、メモリとコントローラ間で信号が閉じられているため、限られた信号しか割り当てられない。
【０００８】
一方、特許文献１は、半導体ウエハーまたはチップの電極にプローブ針を接触させて電子回路の電気特性をテストするプローブカードにおいて、高周波ノイズをカットするためのデカップリングキャパシタを配置することを開示している。しかしながら、プローブ針の大きさと被検査電極の大きさの関係については、開示がない。また、被検査電極を露出させることの言及はない。
【０００９】
また、特許文献２は、ウエハー上に形成された電子部品をテストする電子部品試験装置において、弾性変形可能な針部と、その針部が固定される基板が一体に形成されることを開示している。しかしながら、針の大きさと被検査電極の大きさの関係については、開示がない。
【課題を解決するための手段】
【００１０】
本発明の検査装置は、貫通電極を用いて複数のチップが積層されて内蔵された半導体装置のための検査装置であって、前記半導体装置の上部に露出した前記貫通電極に当接される針を備えた測定用インターポーザと、前記測定用インターポーザに設けられ、前記針からの電気信号が供給される信号測定用パッドと、前記信号測定用パッドに当接される測定器端子と、を備えたことを要旨とする。
【発明の効果】
【００１１】
本発明の検査装置によれば、半導体チップが積層されて構成された半導体装置の内部信号の不良を容易に検査できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の基本形に係る半導体装置の検査装置の構成を説明するための断面図である。
【図２Ａ】本発明の第１実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための平面図である。
【図２Ｂ】本発明の第１実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための断面図である。
【図３Ａ】本発明の第１実施形態の変形例［２］に係る半導体装置の検査装置の構成を説明するための平面図である。
【図３Ｂ】本発明の第１実施形態の変形例［２］に係る半導体装置の検査装置の構成を説明するための断面図である。
【図４】本発明の第２実施形態の基本形に係る半導体装置の検査装置の構成を説明するための断面図である。
【図５Ａ】本発明の第２実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための断面図である。
【図５Ｂ】本発明の第２実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための斜視図である。
【図６】本発明の第２実施形態の変形例［２］に係る半導体装置の検査装置の構成を説明するための図である。
【図７】本発明の第３実施形態に係る半導体装置の検査装置の構成を説明するための断面図である。
【図８】セレクタ回路の例を示す図である。
【図９Ａ】従来の技術を説明するための断面図である。
【図９Ｂ】従来の技術を説明するための斜視図である。
【発明を実施するための形態】
【００１３】
以下、本発明の半導体装置ための検査装置および検査方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１４】
＜第１実施形態＞
本発明の半導体装置の検査装置およびその検査方法の第１実施形態は、測定用インターポーザを採用する形態である。以下、その基本形、変形例［１］、および変形例［２］について説明する。
【００１５】
（第１実施形態の基本形）
図１は、本発明の第１実施形態の基本形に係る半導体装置の検査装置の構成を説明するための断面図である。
同図に示した検査装置１Ａは、信号測定用の針１２が半導体装置１００Ａの各ＴＳＶ５３に対応した間隔で配設された測定用インターポーザ１１と、測定用インターポーザ１１の、好適には端部、に配設された信号測定用パッド１３と、その信号測定用パッド１３に接続される測定器（図示せず）のプローブ（測定器端子）１４とを備えている。ここで、各針１２と信号測定用パッド１３とは、測定用インターポーザ１１内に配された信号線を介して電気的に接続されている。なお、信号測定用の針１２は、ＴＳＶ５３に当接した際に、そのＴＳＶ５３を損傷させないように、押圧されても測定用インターポーザ１１内に退避するように、例えばばね式となっている。
【００１６】
次に、その検査装置１Ａを用いた検査方法について説明する。
基板１０１に載置された半導体装置１００Ａの、各ＴＳＶ５３の端部が露出した上面に対して、各針１２が、それぞれ対応する各ＴＳＶ５３と当接するように、測定用インターポーザ１１を載置する。この状態で、信号測定用パッド１３にプローブ１４を当接させることにより、各ＴＳＶ５３とプローブ１４とが電気的に接続され、波形測定やステート測定等が行える。
【００１７】
このように、この第１実施形態の基本形によれば、各ＴＳＶ５３に対応した針１２により各ＴＳＶ５３から電気信号を取得しているので、短絡が発生することなく、半導体装置１００Ａの検査が行える。
【００１８】
（第１実施形態の変形例［１］）
図２Ａ及び図２Ｂは、本発明の第１実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための図である。なお、図１に示した基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００１９】
図２Ａ及び図２Ｂに示した変形例［１］に係る半導体装置の検査装置１Ｂは、図１に示した基本形に係る検査装置１Ａに対して、更に、アライメント調整用の枠１５を備える構成となっている。具体的には、枠１５は、中空の筒状部材であり、中心軸に垂直の断面形状は、半導体装置１００Ａの上から見た形状と一致している。より正確には、枠１５の内壁寸法と半導体装置１００Ａの外壁寸法が一致している。また、枠１５は、内壁の一部分から軸方向に突出する突起部１５ａを有している。
【００２０】
図２Ａが、半導体装置１００Ａに対して、枠１５を嵌合させた状態を示す平面図である。また、図２Ｂが断面図であり、同図に示すように、枠１５の突起部１５ａが半導体装置１００Ａの上面に係止することにより、枠１５が半導体装置１００Ａに載置される。
【００２１】
この状態で、図２Ｂに示すように、測定用インターポーザ１１を枠１５内に導き、その内壁に沿って下降させれば、測定用インターポーザ１１の各針１２を、半導体装置１００Ａの各ＴＳＶ５３に対して当接させることができる。なお、測定用インターポーザ１１の外形寸法も、枠１５の内壁寸法と一致させる。
【００２２】
この変形例［１］によれば、基本形に係る効果に加えて、容易に位置決めされた状態で、測定用インターポーザ１１を、半導体装置１００ＡのＴＳＶ５３に対して当接させることができる。
【００２３】
（第１実施形態の変形例［２］）
図３Ａ及び図３Ｂは、本発明の第１実施形態の変形例［２］に係る半導体装置の検査装置の構成を説明するための図である。なお、図１に示した基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００２４】
図３Ａ及び図３Ｂに示した変形例［２］に係る半導体装置の検査装置１Ｃは、図１に示した基本形に係る検査装置１Ａに対して、更に、半導体装置１００Ａの上面の四隅に立設されたピン１６ａ〜１６ｄを備える構成となっている。具体的には、各ピン１６ａ〜１６ｄは、主要部が円柱形状であり、上部の所定長部分がテーパ形状をなしている。また、測定用インターポーザ１１Ｃは、各ピン１６ａ〜１６ｄの主要部の外形寸法と略一致した寸法の孔が設けられている。
【００２５】
図３Ａが、ピン１６ａ〜１６ｄが立設された半導体装置１００Ａの平面図である。そこで、図３Ｂの断面図に示すように、測定用インターポーザ１１の各孔を貫通するように、測定用インターポーザ１１を半導体装置１００Ａに対して下降させることにより、測定用インターポーザ１１の各針１２を、半導体装置１００Ａの各ＴＳＶ５３に対して当接させることができる。
【００２６】
なお、ピン１６ａ〜１６ｄのうち、例えば図３Ａに示すように、ピン１６ａのみに関し、その立設位置を他のピン１６ｂ〜１６ｄに対して偏倚させ、測定用インターポーザ１１Ｃの対応する孔もそれに応じて偏倚させることにより、測定用インターポーザ１１の半導体装置１００Ａに対する二次元的な向きを固定することができる。
【００２７】
この変形例［２］によれば、基本形に係る効果に加えて、容易に位置決めされた状態で、測定用インターポーザ１１を、半導体装置１００ＡのＴＳＶ５３に対して当接させることができる。また、特定のピン１６ａのみを偏倚させることにより、更に加えて、測定用インターポーザ１１の半導体装置１００Ａに対する向きを間違えることはない、という利点がある。
なお、ピン１６の断面形状は必ずしも円形である必要はなく、方形であってもよい。
【００２８】
＜第２実施形態＞
本発明の半導体装置の検査装置およびその検査方法の第２実施形態は、各ＴＳＶに対応したＴＳＶ側信号測定用パッドを採用する形態である。以下、その基本形、変形例［１］、および変形例［２］について説明する。
【００２９】
（第２実施形態の基本形）
図４は、本発明の第２実施形態の基本形に係る半導体装置の検査装置の構成を説明するための断面図である。なお、図１に示した第１実施形態の基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００３０】
図４に示した第２実施形態の基本形に係る半導体装置の検査装置は、半導体装置１００Ｂの各ＴＳＶ５３の上端部に電気的に接続されて設けられ、それらの上部がアンダーフィル５４から露出している信号測定用パッド１３Ｂを少なくとも設け、波形測定に際して、測定器のプローブ（図示せず）等をそれらの信号測定用パッド１３Ｂに当接させることにより行う。
【００３１】
かかる第２実施形態の基本形によれば、第１実施形態と同様、容易に信号波形の測定が行えるという利点があると共に、第１実施形態と比較して構成が簡略化されるという利点が更にある。
【００３２】
（第２実施形態の変形例［１］）
図５Ａ及び図５Ｂは、本発明の第２実施形態の変形例［１］に係る半導体装置の検査装置の構成を説明するための図である。なお、図４に示した基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００３３】
図５Ａ及び図５Ｂに示した変形例［１］に係る半導体装置の検査装置は、基本形と同様、信号測定用パッドが設けられているものの、図５Ａに示すように、基本形とは異なり、アンダーフィル５４により全体が完全に覆われている信号測定用パッド１３Ｃを設けている点が特徴である。
【００３４】
そして、信号波形の測定時には、図５Ｂに示すように、信号測定用パッド１３Ｃの周辺のアンダーフィル５４を溶剤等で溶かして、当該パッド１３Ｃの上部を露呈させ、そこの測定器のプローブ等を当てることにより行う。
【００３５】
かかる第２実施形態の変形例［１］によれば、基本形と同様、構成が簡略化されるという利点があると共に、更に、測定時に短絡してしまう危険性をなくすことができるという利点がある。
【００３６】
（第２実施形態の変形例［２］）
図６は、本発明の第２実施形態の変形例［２］に係る半導体装置の検査装置の構成を説明するための図である。なお、図４に示した基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００３７】
図６に示した変形例［２］に係る半導体装置の検査装置は、基本形と同様、上部がアンダーフィル５４から露出している信号測定用パッド１３Ｂを設けているものの、基本形とは異なり、信号測定用パッド１３Ｂと各ＴＳＶ５３の間に、信号測定用チップ１７を設けている点が特徴である。
【００３８】
かかる第２実施形態の変形例［２］によれば、基本形と同様、構成が簡略化されるという利点があると共に、更に、半導体装置１００Ｄ内のチップ５２への圧力を緩和することができ、また更に、後述のセレクタ回路を組み込めば、信号測定用パッド１３Ｂの数に拘わらず、すべての信号を取り出すことが可能となるという利点がある。
【００３９】
なお、この変形例［２］に対して、変形例［１］の構成、すなわち信号測定用パッドの全体を覆う構成、を組み合わせることもできる。
【００４０】
＜第３実施形態＞
図７は、本発明の第３実施形態に係る半導体装置の検査装置の構成を説明するための断面図である。なお、図１に示した第１実施形態の基本形と同一構成部に対しては、同符号を付し、その説明を省略する。
【００４１】
図７に示した第３実施形態の基本形に係る半導体装置の検査装置１Ｄは、半導体装置１００Ａの上面の端部に配設された接続基板１８と、その接続基板１８と各ＴＳＶ５３とを電気的に接続するボンディングワイヤ１９と、接続基板１８上に設けられ、測定器のプローブ（図示せず）等が当接される信号測定用パッド１３とを備えている。
【００４２】
かかる第３実施形態によれば、第１実施形態と同様、短絡が発生することなく、容易に信号波形の測定が行えるという利点がある。
【００４３】
＜各実施形態において、すべての信号を取り出すための構成＞
最後に、上述の各実施形態において、すべての信号を取り出すための構成を説明する。これは、例えば、第２実施形態の変形例［２］において、信号測定用チップ１７に組み込まれたり、第３実施形態において、接続基板１８に組み込まれたりする。
【００４４】
図８は、その例を示す図であり、１つの信号測定用パッドを設ける場合に採用できる構成である。すなわち、同図に示したセレクタ回路３０は、それぞれ対応した信号［０］〜［７］（ビット０信号〜ビット７信号）を、信号測定用パッド１３に伝達させるか遮断させるかの二状態を取りうるスイッチング素子（ＦＥＴ）３１０〜３１７と、３つの入力端子および１つの出力端子を有し、出力端子が、それぞれスイッチング素子３１０〜３１７のゲート端子に接続された論理積素子３２０〜３２７と、を備えている。ここで、同図に示す制御信号Ｃ０、Ｃ１、Ｃ２は、それぞれ高レベル（１）または低レベル（０）の値を取り得る信号であり、また、制御信号Ｃ０＿ｂ、Ｃ１＿ｂ、Ｃ２＿ｂは、それぞれ、制御信号Ｃ０＿ｔ、Ｃ１＿ｔ、Ｃ２＿ｔの反転信号である。これらの信号の組み合わせを論理積素子３２０〜３２７の入力信号とすることにより、いずれか１つの論理積素子３２から、高レベル信号を出力させることができる回路となる。具体的には、論理積素子３２０には、制御信号Ｃ０＿ｂ、Ｃ１＿ｂ、Ｃ２＿ｂが入力され、論理積素子３２１には、制御信号Ｃ０＿ｔ、Ｃ１＿ｂ、Ｃ２＿ｂが入力され、論理積素子３２２には、制御信号Ｃ０＿ｂ、Ｃ１＿ｔ、Ｃ２＿ｂが入力され、論理積素子３２３には、制御信号Ｃ０＿ｔ、Ｃ１＿ｔ、Ｃ２＿ｂが入力され、制御論理積素子３２４には、制御信号Ｃ０＿ｂ、Ｃ１＿ｂ、Ｃ２＿ｔが入力され、論理積素子３２５には、制御信号Ｃ０＿ｔ、Ｃ１＿ｂ、Ｃ２＿ｔが入力され、論理積素子３２６には、制御信号Ｃ０＿ｂ、Ｃ１＿ｔ、Ｃ２＿ｔが入力され、論理積素子３２７には、制御信号Ｃ０＿ｔ、Ｃ１＿ｔ、Ｃ２＿ｔが入力されている。
【００４５】
かかる構成により、制御信号Ｃ０、Ｃ１、Ｃ２を切り替えることにより、いずれか１つの論理積素子３２の出力が高レベルとなり、従って、それに対応するスイッチング素子３１がオン状態となり、信号測定用パッド１３へは、そのオン状態のスイッチング素子３１に入力される信号が到達することとなる。
【産業上の利用可能性】
【００４６】
本発明は、ＴＳＶを用いて多数のチップ（メモリおよびコントローラ）が積層されて１パッケージ内に収められた半導体装置に適用可能である。
【符号の説明】
【００４７】
１・・・検査装置
１１・・・測定用インターポーザ
１２・・・針
１３・・・信号測定用パッド
１４・・・プローブ
１５・・・枠
１６・・・ピン
１７・・・信号測定用チップ
１８・・・接続基板
１９・・・ボンディングワイヤ
３０・・・セレクタ回路
３１・・・スイッチング素子
３２・・・論理積素子
５１・・・インターポーザ
５２・・・半導体チップ
５３・・・ＴＳＶ
１００・・半導体装置
【図１】
2013246129.tif 000003
【図２Ａ】
2013246129.tif 000004
【図２Ｂ】
2013246129.tif 000005
【図３Ａ】
2013246129.tif 000006
【図３Ｂ】
2013246129.tif 000007
【図４】
2013246129.tif 000008
【図５Ａ】
2013246129.tif 000009
【図５Ｂ】
2013246129.tif 000010
【図６】
2013246129.tif 000011
【図７】
2013246129.tif 000012
【図８】
2013246129.tif 000013
【図９Ａ】
2013246129.tif 000014
【図９Ｂ】
2013246129.tif 000015