(57)【要約】【課題】半導体チップを貫通する貫通電極の一部となる半導体基板を貫通する第１のバンプと貫通電極の一部となる中間配線の接続部では、第１のバンプが熱ストレスにより収縮して、中間配線との接合面に隙間が生じ、電気抵抗が増加する場合がある。【解決手段】本発明による半導体デバイスでは、熱ストレスによる収縮を抑制するために、第１のバンプ（１７）の中間配線２６との接続端部が凹凸形状となるように、中間配線側に突起部を設ける。突起部は絶縁材料からなる突起部１４ｂでもよく、導電材料からなる突起部でもよい。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の主面から該第１の主面に対向する第２の主面に貫通し、前記第２の主面側に露出する第１のバンプと、
前記半導体基板の前記第１の主面上に形成され、前記第１のバンプと接続された中間配線と、
前記中間配線を覆う層間絶縁膜と
前記層間絶縁膜上に前記中間配線に接続され、前記第１の主面側に露出する第２のバンプと、
を備えた半導体装置であって、
前記第１のバンプと前記中間配線との接続部に、前記第１のバンプ部側に突出する突起部を有する半導体装置。
【請求項２】
前記突起部は、絶縁材料を含む請求項１に記載の半導体装置。
【請求項３】
前記突起部は、前記第１の主面上に形成される半導体素子の形成される活性領域を区画する素子分離絶縁膜と同材料の絶縁材料を含む請求項２に記載の半導体装置。
【請求項４】
前記絶縁材料は、窒化シリコンである請求項２又は３に記載の半導体装置。
【請求項５】
前記突起部は、前記中間配線との接続側に導電材料を含む請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記突起部は、前記中間配線との接続側を底面として、該底面と対向する上面の幅が前記底面の幅と異なる請求項２乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記突起部は、導電材料を含む請求項１に記載の半導体装置。
【請求項８】
前記突起部は、前記第１の主面上に形成される半導体素子に接続される基板コンタクトプラグと同材料を含む請求項７に記載の半導体装置。
【請求項９】
前記導電材料は、タングステンを含む請求項７又は８に記載の半導体装置。
【請求項１０】
前記突起部は、その表面に凹凸を有する請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記突起部は、前記第１のバンプと中間配線との接続部において、格子状に複数配列されている請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記突起部は、前記第１のバンプと中間配線との接続部において、ライン状に配置されている請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の半導体装置の複数を、前記第１のバンプと前記第２のバンプとを接続して積層した半導体パッケージ。
【請求項１４】
半導体素子の形成される半導体素子領域と、前記半導体素子領域から離間された基板を貫通する貫通電極領域とを有する半導体装置の製造方法であって、
半導体基板の第１の主面上の前記半導体素子領域に半導体素子を形成する工程と、
前記半導体基板の第１の主面上を覆う層間絶縁膜を形成する工程と、
前記貫通電極領域の前記層間絶縁膜中に中間配線を形成する工程と、
前記層間絶縁膜上に、前記中間配線と接続され、前記第１の主面側に露出する第２のバンプを形成する工程と、
前記第１の主面と対向する第２の主面側から、前記半導体基板を研削し、薄板化する工程と、
前記第２の主面側から、前記半導体基板を貫通し、前記中間配線の一部を露出するバンプホールを形成する工程と、
前記バンプホール内に前記第２の主面側に露出する第１のバンプを形成する工程と、
を備え、
前記バンプホールを形成する工程において、前記中間配線側から前記第２の主面側に突出する突起部を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
前記突起部は、前記第１の主面側の半導体基板に埋め込まれた絶縁材料を露出することで形成される請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記絶縁材料は、窒化シリコンを含む請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記突起部は、前記第１の主面上の層間絶縁膜中に形成された導体プラグを露出することで形成される請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記導体プラグは、タングステンを含む請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記導体プラグを露出させた後、さらに導体プラグ表面に凹凸を形成する請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記第１のバンプは、前記バンプホール内にシード層を形成した後、導電材料をめっきして形成される請求項１４乃至１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、詳しくは貫通電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化と高速化を実現する実装技術として、近年では、半導体基板のシリコンに設けた貫通孔へ導電材料を埋め込んだシリコン貫通電極（以降ＴＳＶ[Through Silicon Via]と称する。）が用いられている。ＴＳＶは、半導体基板を垂直方向に貫通する電極であり、通常は、半導体基板の裏面側のバンプとして形成され、半導体基板の表面側に形成した配線とそれに接続される表面側バンプとを併せて貫通電極と呼ぶ。積層した半導体チップにおいて露出した貫通電極の端部同士（表面側バンプと裏面側バンプ）を接続することで、占有面積当りにおける集積度を向上させるとともに、各々の半導体チップ間における配線長を低減させて高速化を図っている。半導体基板中におけるＴＳＶの端部（以降、インナー端部と称する）は、半導体チップの導電層（以降、配線パッドと称する）に接続されており、さらに配線パッドを介して半導体素子の集積回路に接続されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、従来技術におけるＴＳＶのインナー端部、並びに、配線パッドは、半導体基板の主面に平行に、かつ、平坦な形状となっている。後の工程で付加される熱ストレスによってＴＳＶが伸縮すると、配線パッドとの接合面に隙間（ボイド）が発生して、電気抵抗が増加してしまう場合があった。
【課題を解決するための手段】
【０００５】
すなわち、本発明の一実施形態によれば、
半導体基板と、
前記半導体基板の第１の主面から該第１の主面に対向する第２の主面に貫通し、前記第２の主面側に露出する第１のバンプと、
前記半導体基板の前記第１の主面上に形成され、前記第１のバンプと接続された中間配線と、
前記中間配線を覆う層間絶縁膜と
前記層間絶縁膜上に前記中間配線に接続され、前記第１の主面側に露出する第２のバンプと、
を備えた半導体装置であって、
前記第１のバンプと前記中間配線との接続部に、前記第１のバンプ部側に突出する突起部を有する半導体装置、が提供される。
【０００６】
また、本発明の別の実施形態によれば、
半導体素子の形成される半導体素子領域と、前記半導体素子領域から離間された基板を貫通する貫通電極領域とを有する半導体装置の製造方法であって、
半導体基板の第１の主面上の前記半導体素子領域に半導体素子を形成する工程と、
前記半導体基板の第１の主面上を覆う層間絶縁膜を形成する工程と、
前記貫通電極領域の前記層間絶縁膜中に中間配線を形成する工程と、
前記層間絶縁膜上に、前記中間配線と接続され、前記第１の主面側に露出する第２のバンプを形成する工程と、
前記第１の主面と対向する第２の主面側から、前記半導体基板を研削し、薄板化する工程と、
前記第２の主面側から、前記半導体基板を貫通し、前記中間配線の一部を露出するバンプホールを形成する工程と、
前記バンプホール内に前記第２の主面側に露出する第１のバンプを形成する工程と、
を備え、
前記バンプホールを形成する工程において、前記中間配線側から前記第２の主面側に突出する突起部を形成することを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【０００７】
本発明による半導体デバイスでは、ＴＳＶのインナー端部を、配線パッド側に突起部を設けることで凹凸形状とし、熱ストレスによる収縮を抑制することができる。
また、突起部が楔状に嵌め込まれることで、機械的強度が向上する。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態になる半導体パッケージ１００の構成を示す模式的断面図である。
【図２】本発明の一実施例の半導体デバイス２００を含む図１のＡ領域の部分拡大図であり、（ａ）は半導体素子領域を、（ｂ）は貫通電極（ＴＳＶ）領域を示す。
【図３】半導体デバイス２００の裏面バンプのインナー端部の構造を示す図であり、図２（ｂ）のＡ−Ａ’線での横断面図である。
【図４】半導体デバイス２００の裏面バンプのインナー端部の別の構造を示す図であり、図２（ｂ）のＡ−Ａ’線での横断面図である。
【図５】本発明の別の実施例の半導体デバイス３００を含む図１のＡ領域の部分拡大図であり、（ａ）は半導体素子領域を、（ｂ）はＴＳＶ領域を示す。
【図６】半導体デバイス３００の裏面バンプのインナー端部の構造を示す図であり、図５（ｂ）のＢ−Ｂ’線での横断面図である。
【図７】半導体デバイス３００の裏面バンプのインナー端部の別の構造を示す図であり、図５（ｂ）のＢ−Ｂ’線での横断面図である。
【図８】本発明のさらに別の実施例の半導体デバイス４００を含む図１のＡ領域の部分拡大図であり、ＴＳＶ領域を示す。
【図９】本発明の一実施形態の半導体デバイスの主要工程を示した製造フローである。
【図１０】本発明の一実施例にかかる半導体デバイス２００の製造工程を説明する工程断面図である。
【図１１】図１０（ｂ）のバンプホール４４Ａ内を平面視した突起部１４ｂ（ＳＴＩ１４）の配置例を示す。
【図１２】図１０（ｂ）のバンプホール４４Ａ内を平面視した突起部１４ｂ（ＳＴＩ１４）の別の配置例を示す。
【図１３】本発明の一実施例にかかる半導体デバイス４００の製造工程を説明する工程断面図である。
【図１４】図１３（ｂ）のバンプホール４４Ｂ内を平面視した突起部２０ｂ（第１コンタクトプラグ２０）の配置例を示す。
【図１５】図１３（ｂ）のバンプホール４４Ｂ内を平面視した突起部２０ｂ（第１コンタクトプラグ２０）の別の配置例を示す。
【発明を実施するための形態】
【０００９】
本実施形態における半導体装置の構成と製法について、半導体装置がＤＲＡＭ(Dynamic Random Access Memory)の場合を一例にして説明する。
【００１０】
図１は、本実施形態による半導体装置を収納した半導体パッケージ１００の構成を示す模式的断面図である。ここで、本実施形態の半導体装置では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。また、ウェハから切り出された本実施形態による半導体装置の単体を半導体チップと総称する。
【００１１】
図１に示すように、半導体パッケージ１００は、５つの半導体チップ１（１Ａ乃至１Ｅ）、プリント配線基板２、アンダーフィル材３、モールド材４、ベースバンプ５、はんだボール６で構成されている。各々の半導体チップは積層構造となっており、ベースバンプ５によってプリント配線基板２に接続されている。また半導体チップ１の隙間にはアンダーフィル材３が充填されており、さらにモールド材４で完全に覆われた状態となっている。なお、半導体パッケージ１００は、はんだボール６を介して実装基板に接続される。
【００１２】
積層された半導体チップ１同士を電気的に接続するには、貫通電極７が用いられており、図１の破線部Ａを拡大した図２を用いて、ＤＲＡＭにおける貫通電極７の構造を説明する。
【００１３】
（第１実施例）
図２は、半導体チップ１Ｃと同一構造を有する半導体チップ１Ｄの下部１ａと半導体チップ１Ｂの上部１ｂが、本実施例による半導体デバイス２００となる半導体チップ１Ｃに積層された状態を示している。図２（ａ）は半導体素子領域１０の断面図、図２（ｂ）は貫通電極領域（以降、ＴＳＶ領域１１という）の断面図であり、ここでは図２（ａ）と図２（ｂ）を並べて示すことによって、夫々の構成要素の位置関係を明確にしている。なおこれ以降、貫通電極７も含めて半導体デバイスと称する。
【００１４】
図２に示すように、半導体チップ１における半導体デバイス２００は、半導体素子領域１０とＴＳＶ領域１１で構成されており、半導体素子領域１０はセルアレイ部１２と周辺回路部１３で構成されている。ＴＳＶ領域１１は、半導体素子領域１０の外周部に設けられているが、ここでは説明の都合で右側だけに記載している。半導体素子領域１０には、半導体メモリ素子のＤＲＡＭを記載しているが、メモリ素子に限ることなく、ロジック素子としても良いし、メモリ素子とロジック素子を混在させることもできる。なお、半導体素子領域１０における半導体デバイスの構成は、公知のメモリ素子あるいはロジック素子である。ＴＳＶ領域１１における貫通電極７は、主として、シリコン基板８を貫通した銅（Ｃｕ）電極である裏面バンプ１７と、中間配線２６と、銅電極である表面バンプ２８で構成されている。裏面バンプ１７の紙面上方には、チタン（Ｔｉ）と銅（Ｃｕ）を順次積層した第１シード膜１８が設けられており、紙面下方はニッケル（Ｎｉ）を主成分とした裏面めっき層１６で覆われている。裏面めっき層１６、裏面バンプ１７、第１シード膜１８を併せて第１のバンプと呼ぶことがある。裏面バンプ１７の紙面上方は、凹凸形状としたインナー端部となっており、第１シード膜１８を介して、ＳＴＩ（Shallow Trench Isolation）１４を含む突起部１４ｂと接触し、また、配線パッドとなる第１配線１５に接続されている。ＳＴＩ１４はシリコン窒化膜で構成されている。突起部１４ｂは、半導体素子領域１０に形成されるＳＴＩ１４と同時に形成された絶縁材料部分と下層部の第１配線１５Ａの一部の導電材料部分とを含み、シリコン基板８の上面が延在するＸ方向に垂直な方向となるＺ方向に対して傾斜した側面を有している。すなわち、突起部１４ｂの上面の幅と下面の幅が異なっており、図２に示すように、紙面下方（突起部上面）の幅が紙面上方（突起部下面）の幅より狭い構成となっている。また、上面の幅が下面の幅より広い構成であっても良い。さらに詳細に説明すると、ＴＳＶ７を構成している裏面バンプ１７の一方の端部となっているインナー端部は、凹凸形状となって細分化されており、その凹部には、第１シード膜１８を介して、ＳＴＩからなる突起部１４ｂが楔状に埋め込まれて接続されている。さらに裏面バンプ１７の凸部は、第１シード膜１８を介して、中間配線２６を構成する第１配線１５が接続されており、またその外周部は、第１シード膜１８を介して、シリコン基板８に接続している。なお第１配線１５は、ポリシリコンである下層第１配線１５Ａと、タングステン（Ｗ）である上層第１配線１５Ｂを積層して構成されている。また、シリコン基板８を貫通する裏面バンプ１７の周囲には、半導体素子領域１０との絶縁分離のため、また、裏面バンプ１７からの金属拡散を防止するために、環状の絶縁分離部が設けられるが、ここでは省略している。
【００１５】
次に、Ａ−Ａ’線での横断面図である図３を用いてインナー端部の構造を説明する。図３における突起部１４ｂは矩形としており、裏面バンプ１７の直径Ｘ１の内側において、Ｘ−Ｙ方向へ格子状に複数個配置されている。裏面バンプ１７は、第１シード膜１８を介して隣接した突起部１４ｂの間に存在しており、Ｘ方向及びＹ方向に隣接した突起部１４によって、裏面バンプ１７のインナー端部が凹凸形状となっている。なお突起部１４ｂの配置は、図３に示す格子状に限定されるのではなく、図４に示すように、Ｙ方向へ連続するライン状としても良いし、格子状とライン状を混在させても良い。
【００１６】
図２に示すように、表面バンプ２８の下面には、チタン（Ｔｉ）と銅（Ｃｕ）を順次積層させた第２シード膜２７が設けられており、上面は錫（Ｓｎ）を主成分とした合金である表面めっき層２９で覆われている。第２シード膜２７、表面バンプ２８、表面めっき層２９を併せて第２のバンプと呼ぶことがある。中間配線２６は、第１配線１５、タングステン（Ｗ）やアルミニウム（Ａｌ）などで設けられた容量パッド１９、第２配線２１、第３配線２３、第４配線２５と、それらを電気的に接続するようにタングステンで設けられた第１コンタクトプラグ２０、第２コンタクトプラグ２２、第３コンタクトプラグ２４で構成されている。中間配線２６の構成要素は、夫々単独で設けられるのではなく、半導体素子領域１０の構成要素と同時に、同じ材料を用いて設けられている。さらに中間配線２６の構成要素は、シリコン酸化膜やシリコン窒化膜である第１層間絶縁膜３０、第２層間絶縁膜３１、第３層間絶縁膜３２、第４層間絶縁膜３３、第５層間絶縁膜３４によって、半導体素子領域１０の構成要素と絶縁されている。また、半導体素子領域１０の第５層間絶縁膜３４は、ポリイミドに代表される耐熱性を有した樹脂であるパッシベーション膜３７で覆われている。またこれ以降、第１層間絶縁膜３０乃至第５層間絶縁膜３４と、パッシベーション膜３７を合わせて、ＴＳＶ絶縁膜３８と称する。これらのＴＳＶ絶縁膜３８も、半導体素子領域１０の構成要素と同時に、同じ材料を用いて設けられている。このような構成要素が設けられていた半導体チップ１における半導体デバイス２００の上面には、露出した表面バンプ２８が突出して備えられており、下面には露出した裏面バンプ１７が突出して備えられている。このように突出させておくことで、半導体チップ１Ｃの上側に積層された半導体チップ１Ｄの裏面バンプ１７Ａと半導体チップ１Ｃの表面バンプ２８を裏面めっき層１６Ａと表面めっき層２９を介して接続している。半導体チップ１Ｃの下側に積層された半導体チップ１Ｂの表面バンプ２８Ａと半導体チップ１Ｃの裏面バンプ１７も同様である。全ての半導体チップ１Ａ乃至１Ｅの周囲は、アンダーフィル材３が充填されており、モールド材４の侵入を阻止してＴＳＶ７並びにベースバンプ５を保護している。
【００１７】
以上のように、本実施例の半導体デバイス２００では、ＴＳＶ７を構成する裏面バンプ１７の一方の端部が、凹凸形状となって細分化されている。さらに、細分化された裏面バンプ１７の凹部に突起部１４ｂが楔状に嵌め込まれており、さらにその凸部には、中間配線２６を構成する第１配線１５が接続されている。このような構造にすることで、細分化された裏面バンプ１７の一方の端部では、熱ストレスによる収縮量が低減し、さらに突起部１４ｂが楔状に嵌め込まれることで、裏面バンプ１７と第１配線１５の接続強度が向上するので、接合面の隙間発生を抑制して、従来技術で問題となった電気抵抗の増加を回避させることができる。
【００１８】
（第２実施例）
本実施例では、容量パッドと第１コンタクトプラグに裏面バンプを接続させた半導体デバイス３００について、図５を用いて説明する。図５の全体構成は、図２と同様であるので、重複する説明は割愛する。
【００１９】
図５に示すように、裏面バンプ１７の上面は、凹凸形状としたインナー端部となっており、第１シード膜１８を介して、第１コンタクトプラグ２０からなる突起部２０ｂと配線パッドとなる容量パッド１９に接続されている。突起部２０ｂは、シリコン基板８の上面が延在するＸ方向に垂直となるＺ方向に延在する側壁を有している。さらに詳細に説明すると、ＴＳＶ７を構成している裏面バンプ１７の一方の端部となっているインナー端部は、凹凸形状となって細分化されており、その凹部には、第１シード膜１８を介して、突起部２０ｂが楔状に埋め込まれている。さらに裏面バンプ１７の凸部にも、第１シード膜１８を介して、中間配線２６を構成する容量パッド１９が接続されており、またその外周部は、第１シード膜１８を介して、シリコン基板８と第１層間絶縁膜３０に接続されている。
【００２０】
次に、図５（ｂ）のＢ−Ｂ’線での横断面図である図６を用いてインナー端部の構造を説明する。図６における突起部２０ｂは円形としており、裏面バンプ１７の直径Ｘ１の内側において、Ｘ−Ｙ方向へ格子状に複数個配置されている。裏面バンプ１７は、第１シード膜１８を介して隣接した突起部２０ｂの間に存在しており、Ｘ方向及びＹ方向に隣接した第１コンタクトプラグ２０からなる突起部２０ｂによって、裏面バンプ１７の上部が凹凸形状となっている。なお突起部２０ｂの配置は、図６に示す格子状に限定されるのではなく、図７に示すように、Ｙ方向へ連続するライン状態として良いし、格子状とライン状を混在させても良い。
なお、他の構成については実施例１と同じなので説明を省略する。
【００２１】
以上のように、本実施例の半導体デバイス３００では、ＴＳＶ７を構成する裏面バンプ１７の一方の端部が、凹凸形状となって細分化されている。さらに、細分化された裏面バンプ１７の凹部に、突起部２０ｂが楔状に埋設されて嵌め込まれており、さらにその凸部には、中間配線２６を構成する容量パッド１９が接続されている。このような構造にすることで、細分化された裏面バンプ１７の一方の端部では、熱ストレスによる収縮量が低減し、さらに裏面バンプ１７の凹部に突起部２０ｂが楔状に嵌め込まれることで、裏面バンプ１７と容量パッド１９の接続強度が向上するので、接合面の隙間発生を抑制して、従来技術で問題となった電気抵抗の増加を回避させることができる。さらに、ＳＴＩで突起部を構成した実施例１に比べて、楔状に嵌め込まれた突起部２０ｂ自体も導体で構成することによって裏面バンプ１７の電気的な接続面積を拡大しているので、局所的に微細な隙間が生じても、電気抵抗が変動し難い構造となっている。
【００２２】
（第３実施例）
本実施例では、容量パッド１９と第１プコンタクトラグ２０に裏面バンプを接続させて、さらに第１コンタクトプラグ２０からなる突起部２０ｂ’の表面に凹凸を設けた半導体デバイス４００について、図８を用いて説明する。図８の全体構成は、図５と同様であるので、説明は割愛する。さらに図５との相違点は、第１コンタクトプラグ２０と第１シード膜１８と裏面バンプ１７の構成だけであるので、図５（ｂ）と同様にＴＳＶ領域１１の断面図だけを示している。
【００２３】
図８に示すように、裏面バンプ１７の上面は、凹凸形状としたインナー端部となっており、第１シード膜１８を介して、第１コンタクトプラグ２０からなる突起部２０ｂ’と配線パッドとなる容量パッド１９に接続されている。さらに詳細に説明すると、ＴＳＶ７を構成している裏面バンプ１７の一方の端部となっているインナー端部は、凹凸形状となって細分化されており、その凹部には、第１シード膜１８を介して、上面と側面が凹凸形状（図中Ｂ）となった突起部２０ｂ’が楔状に嵌め込まれている。さらに裏面バンプ１７の凸部にも、第１シード膜１８を介して、中間配線２６を構成する容量パッド１９が接続されており、またその外周部は、第１シード膜１８を介して、シリコン基板８と第１層間絶縁膜３０に接続されている。
なお、他の構成については実施例２と同じなので説明を省略する。
【００２４】
以上のように、本実施例の半導体デバイス３００では、ＴＳＶ７を構成する裏面バンプ１７の一方の端部が、凹凸形状となって細分化されている。さらに、細分化された裏面バンプ１７の凹部に、上面と側面が凹凸形状となった第１コンタクトプラグ２０からなる突起部２０ｂ’が楔状に嵌め込まれており、さらにその凸部には、中間配線２６を構成する容量パッド１９が接続されている。このような構造にすることで、細分化された裏面バンプ１７の一方の端部では、熱ストレスによる収縮量が低減し、さらに突起部２０ｂ’が楔状に嵌め込まれることで、裏面バンプ１７と容量パッド１９の接続強度が向上するので、接合面の隙間発生を抑制して、従来技術で問題となった電気抵抗の増加を回避させることができる。さらに、実施例２に比べて、楔状に嵌め込まれた突起部２０ｂ’の表面を凹凸形状として、接続面が噛み合うような構造にしているので、接続強度がさらに向上して、隙間がさらに生じ難い構造となっている。
【００２５】
（製造例）
次に、本実施形態による半導体デバイスの製造工程について、図９を参照しながら説明する。
【００２６】
図９は、本実施形態による半導体デバイスの主要工程を示した製造フローである。なお、以下の説明における符号は、図２で示した符号も用いているため、詳細は図２の説明を参照する。
【００２７】
図９の製造フローは、主として２つの工程に区分されており、第１の工程はシリコン基板の主面を上にして行う加工工程であり、第２の工程はシリコン基板の裏面を上にして行う加工工程である。ここで、半導体基板の主面とは半導体素子を設ける面であり、裏面とは主面の反対側の面である。
【００２８】
第１の工程では、まずシリコン基板８の主面に、半導体素子を形成する（Ｓ１）。Ｓ１では、シリコン基板８のメモリセル部１２と周辺回路部１３に半導体素子を形成しているが、ＴＳＶ領域１１にも半導体素子と同じ製法によって、中間配線２６を形成している。次に、中間配線２６を構成している第４配線２５の上面に、表面バンプ２８と表面めっき層２９を形成する（Ｓ２）。Ｓ２では、スパッタ法を用いて第４配線２５の上面に第２シード膜２７を形成してから、めっき法を用いて第２シード膜２７の上面に表面バンプ２８と表面めっき層２９を形成する。次に、表面めっき層２９とパッシベーション膜３７を覆うように、接着層によって、シリコン基板８と同じ直径のガラスである支持基板をシリコン基板８（ウェハ）の主面側に貼り付ける（Ｓ３）。さらに、シリコン基板８の裏面を研削して、シリコン基板８の厚さを低減する（Ｓ４）。支持基板は、シリコン基板８の裏面を研削する際に、シリコン基板８の主面側に形成された表面バンプ２８などへ汚染異物が付着するのを防止するとともに、研削して薄くなったシリコン基板８の機械的強度を補う役割を果たしている。この役割は、後続の第２の工程でも同様である。
【００２９】
第２の工程では、シリコン基板８の裏面から裏面バンプ１７を形成する（Ｓ５）。なお、実際にはシリコン基板８を反転し、裏面を上にして裏面バンプ１７を形成する。
【００３０】
次に、本実施形態による半導体デバイス２００の製法について説明するが、表面バンプまでの形成は割愛し、裏面バンプの製法について、図１０から図１２を参照しながら説明する。
【００３１】
図１０（ａ）〜（ｄ）は、実施例１で示した半導体デバイス２００の製造工程毎の断面図であり、図２におけるＴＳＶ領域１１だけを抜粋して示している。これらの断面図は、半導体デバイス２００のＴＳＶを構成している裏面バンプ１７の製法を説明するために、シリコン基板８の裏面を上にして記載している。また、中間配線２６の大部分は省略している。図１１，図１２は、図１０（ｂ）でバンプホール４４Ａ内を平面視した突起部１４ｂ（ＳＴＩ１４）の配置例を示している。
【００３２】
図１０（ａ）に示すように、図２（ｂ）に示す中間配線２６の一部を構成している第４配線２５の下方には、表面バンプ２８が形成されており、表面バンプ２８の下面は表面めっき層２９で覆われている。さらに表面バンプ２８と表面めっき層２９は、接着層４２で貼り付けられた支持基板４３で覆われている。またシリコン基板８には、半導体素子領域におけるＳＴＩと同時に設けられた複数のＳＴＩ１４が配置されており、ＳＴＩ１４の上面（紙面では底面）が、下層第１配線１５Ａと接している。
【００３３】
ＣＶＤ法によって、シリコン基板８の裏面にシリコン窒化膜である絶縁膜４５を形成する。さらに、絶縁膜４５の上にフォトレジスト４６を塗布して、フォトリソグラフィ法により、平面視で円形とした第１の開口部４７を形成する。第１の開口部４７の開口寸法Ｘ１は１１μｍとなっている。第１の開口部４７の底部には、絶縁膜４５の一部が露出している。
【００３４】
図１０（ｂ）に示すように、ドライエッチング法によって、第１の開口部４７の底部に露出していた絶縁膜４５と、絶縁膜４５の下地となっていたシリコン基板８並びに第１配線１５Ａを除去して、バンプホール４４Ａを形成する。残留したフォトレジスト４６は、プラズマアッシング法によって除去する。このとき、シリコン基板８とポリシリコンである下層第１配線１５Ａをドライエッチングするプロセス条件は、シリコンの高選択エッチ条件としており、シリコン窒化膜からなるＳＴＩ１４とタングステンからなる上層第１配線１５Ｂは除去されないので、ＳＴＩ１４はバンプホール４４Ａ内に残留している。またＳＴＩ１４の下方の下層第１配線１５Ａも、ＳＴＩ１４がエッチング保護膜となるので、残留している。これにより突起部１４ｂが形成される。
【００３５】
突起部１４ｂは、図１１に示すように、ＸＹ方向へ格子状に複数個配置されており、上面部と側面部が露出した状態で、バンプホール４４Ａ内に立設している。突起部１４ｂの寸法となるＸ２とＹ２は０．３５μｍ、その間隔となるＸ３とＹ３は０．４５μｍとなっているが、夫々半導体素子領域１０で設けたＳＴＩと同じ寸法までの範囲で縮小することもできる。バンプホール４４Ａは、Ｘ１＝Ｙ１のほぼ真円形状に形成されているが、これに限定されず、Ｘ１とＹ１とが異なる楕円形状でもよく、また、四角形、六角形との多角形状でもよい。バンプホール４４Ａの底部には、下層第１配線１５Ａの側面部と上層第１配線１５Ｂの上面の一部が露出している。なお突起部１４ｂは、図１２に示すように、Ｙ方向へ延在するように配置されていても良く、ここでも上面部と側面部が露出した状態で、バンプホール４４Ａ内に立設している。図１２でも、突起部１４ｂの寸法となるＸ２は０．３５μｍ、Ｙ４は６．５μｍであり、その間隔となるＸ３は０．４５μｍとなっており、バンプホール４４Ａの底面も、図１１と同様となっている。なお、突起部１４ｂとなるＳＴＩ１４は、図１１及び図１２に示したように、バンプホール４４Ａの形成される領域内にのみ形成される場合に限定されず、領域外にまで形成されていてもよい。
【００３６】
図１０（ｃ）に示すように、スパッタ法によって、バンプホール４４Ａを覆うように、チタン（Ｔｉ）と銅（Ｃｕ）を積層させた第１シード膜１８Ａを形成する。この第１シード膜１８Ａは、バンプホール４４Ａを覆うとともに、露出しているＳＴＩ１４の上面と側面、第１配線１５Ａの側面、第１配線１５Ｂの上面を均一に覆っている。このスパッタ法によって、新たなバンプホール４４Ａ’が形成されている。
【００３７】
次に、第１シード膜１８Ａの上面にフォトレジスト４８を塗布して、フォトリソグラフィ法によって、第２の開口部４９を形成する。第２の開口部４９Ａは、バンプホール４４Ａ’を露出させるように配置されており、第２の開口部４９の開口寸法Ｘ６は、第１の開口寸法Ｘ１よりも大きくして、１２μｍとしている。
【００３８】
図１３に示すように、バンプホール４４Ａと第２の開口部４９の内部へ、めっき法によって、銅（Ｃｕ）である裏面バンプ１７と、ニッケル（Ｎｉ）と金（Ａｕ）を積層させた裏面めっき層１６を形成する。このとき、裏面バンプ１７と接触する第１シード膜１８Ａは、バンプホール４４Ａの内部並びに突起部１４ｂを完全に覆っており、裏面バンプ１７のめっき液が第１シード膜１８Ａの表面上を均一に濡れ拡がるので、突起部１４ｂが立設していても、気泡（ボイド）を含まない裏面バンプ１７を形成することができる。
【００３９】
次に、ウェットエッチング法によって、フォトレジスト４８を除去する。さらに、裏面バンプ１７の下方だけに第１シード膜１８を残留させるために、ウェットエッチング法によって、絶縁膜４５上で不要となった第１シード膜１８Ａを除去すると、図２に示したＴＳＶ７が完成する。
【００４０】
次に、実施例３に示す半導体デバイス４００における裏面バンプの製法について、図１３から図１５を参照しながら説明する。
【００４１】
図１３（ａ）〜（ｅ）は、実施例３に示す半導体デバイス４００の製造工程毎の断面図であり、図８におけるＴＳＶ領域１１を示している。これらの断面図は、半導体デバイス４００のＴＳＶを構成している裏面バンプ１７の製法を説明するために、シリコン基板８の裏面を上にして記載している。また、容量パッド１９から上（図１３では下）の構成は図１０と同じであるため、記載を省略する。また図１４及び図１５は、裏面バンプ１７の製造途中で平面視したＴＳＶ領域１１における第１コンタクトプラグ２０からなる突起部２０ｂの配置例を示している。
【００４２】
図１３（ａ）に示すように、第１層間絶縁膜３０には、半導体素子領域における第１コンタクトプラグ２０と同時に設けられた複数の第１コンタクトプラグ２０が配置されており、第１コンタクトプラグ２０は、容量パッド１９と接続されている。シリコン基板８の裏面にシリコン窒化膜である絶縁膜４５を形成する。さらに、絶縁膜４５の上にフォトレジスト４６を塗布して、フォトリソグラフィ法により、平面視で円形とした第１の開口部４７Ｂを形成する。第１の開口部４７Ｂの開口寸法Ｘ５は１１μｍとなっている。第１の開口部４７Ｂの底部には、絶縁膜４５の一部が露出している。なお、製法については、第１配線１５を形成していない以外は、図１０と同様である。
【００４３】
図１３（ｂ）に示すように、ドライエッチング法によって、第１の開口部４７Ｂの底部に露出していた絶縁膜４５と、絶縁膜４５の下地となっていたシリコン基板８並びに第１層間絶縁膜３０を除去して、バンプホール４４Ｂを形成する。残留したフォトレジスト４６は、プラズマアッシング法によって除去する。このとき、シリコン酸化膜である第１層間絶縁膜３０をドライエッチングするプロセス条件は、シリコン酸化膜の高選択エッチ条件としており、タングステンである第１コンタクトプラグ２０を除去できないので、突起部２０ｂとしてバンプホール４４Ｂ内に残留している。突起部２０ｂは、図１４に示すように、Ｘ−Ｙ方向へ格子状に複数個配置されており、上面部と側面部が露出した状態で、Ｘ５＝Ｙ５の略円形のバンプホール４４Ｂ内に立設している。突起部２０ｂの直径となるＸ６は０．３５μｍ、その間隔となるＸ７とＹ６は０．４５μｍとなっているが、夫々半導体素子領域１０で設けた第１コンタクトプラグ２０と同じ直径までの範囲で縮小することもできる。バンプホール４４Ｂの底部には、容量パッド１９の上面の一部が露出している。なお突起部２０ｂは、図１５に示すように、Ｙ方向へ延在するように配置されていても良く、ここでも上面部と側面部が露出した状態で、バンプホール４４Ｂ内に立設している。図１５でも、突起部２０の寸法となるＸ６は０．３５μｍ、Ｙ７は６．５μｍであり、その間隔となるＸ７は０．４５μｍとなっており、バンプホール４４Ｂの底面も、図１４と同様になっている。なお、突起部２０ｂとなる第１コンタクトプラグ２０は、図１４及び図１５に示したように、バンプホール４４Ｂの形成される領域内にのみ形成される場合に限定されず、領域外にまで形成されていてもよい。
【００４４】
次に、図１３（ｃ）に示すように、エッチング液に過酸化水素水（Ｈ２Ｏ２／Ｈ２Ｏ）を用いたウェットエッチング法によって、バンプホール４４Ｂ内で露出している第１コンタクトプラグ２０からなる突起部２０ｂの表面（上面と側面）をエッチングする。過酸化水素水は、突起部２０ｂを構成しているタングステンを溶解させるとともに、タングステンの粒界に進入して、突起部２０ｂの表面におけるタングステン粒子をエッチング液中に遊離させるので、エッチング後の突起部２０ｂ’の表面には、遊離跡である凹凸が生じる。
【００４５】
なお、このウェットエッチング処理を行わずに、次工程の処理に進めると、第１コンタクトプラグ２０からなる突起部２０ｂを有する実施例２に示す半導体デバイス３００を製造することができる。
【００４６】
図１３（ｄ）に示すように、スパッタ法によって、バンプホール４４Ｂを覆うように、チタン（Ｔｉ）と銅（Ｃｕ）を積層させた第１シード膜１８Ａを形成する。この第１シード膜１８Ａは、バンプホール４４Ｂを覆うとともに、露出している突起部２０ｂ’の上面と側面、容量パッド１９の上面を均一に覆っている。このスパッタによって、新たなバンプホール４４Ｂ’が形成されている。第２の開口部４９Ｂは、バンプホール４４Ｂ’を露出させるように配置されており、第２の開口部４９Ｂの開口寸法Ｘ８は、第１の開口寸法Ｘ５よりも大きくして、１２μｍとしている。なお、他の製法については、図１０（ｃ）と同じなので説明は割愛する。
【００４７】
図１３（ｅ）に示すように、バンプホール４４Ｂ’と第２の開口部４９Ｂの内部へ、めっき法によって、銅（Ｃｕ）である裏面バンプ１７と、ニッケル（Ｎｉ）と金（Ａｕ）を積層させた裏面めっき層１６を形成する。このとき、裏面バンプ１７と接触する第１シード膜１８Ａは、バンプホール４４Ｂ’の内部並びに突起部２０ｂ’の表面を完全に覆っており、裏面バンプ１７のめっき液が第１シード膜１８Ａの表面上を均一に濡れ拡がるので、突起部２０ｂ’が立設していても、気泡（ボイド）を含まない裏面バンプ１７を形成することができる。なお、他の製法については、図１０（ｄ）と同じなので説明は割愛する。
【符号の説明】
【００４８】
１  半導体チップ
２  配線基板
３  アンダーフィル材
４  モールド材
５  ベースバンプ
６  半田ボール
７  ＴＳＶ
１００  半導体パッケージ
８  シリコン基板
１０  ＤＲＡＭ素子領域
１１  ＴＳＶ領域
１２  セルアレイ部
１３  周辺回路部
１４  ＳＴＩ
１４ｂ  突起部
１５  第１配線
１５Ａ  下層第１配線
１５Ｂ  上層第１配線
１６  裏面めっき層
１７  裏面バンプ
１８  第１シード膜
１９  容量パッド
２０  第１コンタクトプラグ
２０ｂ、２０ｂ’  突起部
２１  第２配線
２２  第２コンタクトプラグ
２３  第３配線
２４  第３コンタクトプラグ
２５  第４配線
２６  中間配線
２７  第２シード膜
２８  表面バンプ
２９  表面めっき層
３０  第１層間絶縁膜
３１  第２層間絶縁膜
３２  第３層間絶縁膜
３３  第４層間絶縁膜
３４  第５層間絶縁膜
３７  パッシベーション膜
３８  ＴＳＶ絶縁膜
２００、３００、４００  半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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