(57)【要約】【課題】３次元メモリセルアレイ内のチャネル抵抗が低い不揮発性半導体記憶装置を提供する。【解決手段】本発明の実施形態に係る不揮発性半導体記憶装置は、メモリストリングＭＳと、第１の選択トランジスタＤＳＴと、第２の選択トランジスタＳＳＴと、を基板１０上に格子状に複数有するメモリセルアレイを備える。第１の選択トランジスタＤＳＴの一端がメモリストリングＭＳの一端に電気的に接続される。第２の選択トランジスタＳＳＴの一端がメモリストリングＭＳの一端とは反対側の他端に電気的に接続される。メモリストリングＭＳは柱状部分を有する。複数のメモリセルＭＣは、複数の導電層ＷＬと、複数の絶縁層２５と、第１の絶縁層３１と、電荷蓄積層３２と、第２の絶縁層３３と、メモリチャネル層２０と、により柱状部分に形成され、直列接続される。メモリチャネル層２０は、リンを含有するＳｉＧｅにより形成される。【選択図】図２
2013201270.tif 000002
【特許請求の範囲】
【請求項１】
電気的に記憶の読み書きが可能な複数のメモリセルが第１の方向に沿って直列に電気的に接続された柱状部分を有するメモリストリングと、
第１の選択ゲートにより制御された第１のチャネル層を有し、前記第１のチャネル層の一端が前記メモリストリングの一端に電気的に接続された、第１の選択トランジスタと、
第２の選択ゲートにより制御された第２のチャネル層を有し、前記第２のチャネル層の一端が前記メモリストリングの前記一端とは反対側の他端に電気的に接続された、第２の選択トランジスタと、
を前記第１の方向に直交する基板上に格子状に複数有するメモリセルアレイを備える不揮発性半導体記憶装置であって、
前記メモリストリングの前記柱状部分は、
前記基板上に設けられ、前記第１の方向に沿って交互に積層された複数の導電層と複数の絶縁層と、
前記複数の導電層と前記複数の絶縁層とを貫通するメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第１の絶縁層と、
前記第１の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する電荷蓄積層と、
前記電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第２の絶縁層と、
前記第２の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、リンを含有するＳｉＧｅにより形成されたメモリチャネル層と、
を有し、
前記複数の導電層、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層、及び前記メモリチャネル層により前記複数のメモリセルが形成され、
前記メモリチャネル層は、前記メモリストリングの前記一端で前記第１の選択トランジスタの前記第１のチャネル層の前記一端に電気的に接続され、前記メモリストリングの前記他端で前記第２の選択トランジスタの前記第２のチャネル層の前記一端に電気的に接続され、
前記メモリチャネル層中のリンの濃度は、６×１０１９／ｃｍ３以上であり、
前記メモリチャネル層は、さらに内部に前記第１の方向に延伸するＳｉＮ層を有し、
前記第１の絶縁層は酸化シリコンであり、前記電荷蓄積層は窒化シリコンであり、前記第２の絶縁層は酸化シリコンであり、
前記メモリストリングは、さらに前記柱状部分と基板上に対向配置され前記柱状部分に直列に電気的に接続された別の柱状部分を有し、
前記別の柱状部分は、前記基板上に設けられて前記第１の方向に沿って交互に積層された複数の別の導電層と複数の別の絶縁層とを有し、
前記第１の絶縁層は、前記複数の別の導電層と前記複数の別の絶縁層とを貫通する別のメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記電荷蓄積層は、前記別のメモリホール内において、前記第１の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記第２の絶縁層は、前記別のメモリホール内において、前記電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記メモリチャネル層は、前記別のメモリホール内において、前記第２の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記別の柱状部分において、前記複数の別の導電層、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層、及び前記メモリチャネル層により別の複数のメモリセルが第１の方向に沿って直列に電気的に接続され、
前記柱状部分と前記別の柱状部分とは、前記基板側で電気的に接続されている不揮発性半導体記憶装置。
【請求項２】
電気的に記憶の読み書きが可能な複数のメモリセルが第１の方向に沿って直列に電気的に接続された柱状部分を有するメモリストリングと、
第１の選択ゲートにより制御された第１チャネル層を有し、前記第１のチャネル層の一端が前記メモリストリングの一端に電気的に接続された、第１の選択トランジスタと、
第２の選択ゲートにより制御された第２のチャネル層を有し、前記第２のチャネル層の一端が前記メモリストリングの前記一端とは反対側の他端に電気的に接続された、第２の選択トランジスタと、
を前記第１の方向に直交する基板上に格子状に複数有するメモリセルアレイを備える不揮発性半導体記憶装置であって、
前記メモリストリングの前記柱状部分は、
前記基板上に設けられ、前記第１の方向に沿って交互に積層された複数の導電層と複数の絶縁層と、
前記複数の導電層と前記複数の絶縁層とを貫通するメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第１の絶縁層と、
前記第１の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する電荷蓄積層と、
前記電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第２の絶縁層と、
前記第２の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、リンを含有するＳｉＧｅにより形成されたメモリチャネル層と、
を有し、
前記複数の導電層、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層、及び前記メモリチャネル層により前記複数のメモリセルが形成され、
前記メモリチャネル層は、前記メモリストリングの前記一端で前記第１の選択トランジスタの前記第１のチャネル層の前記一端に電気的に接続され、前記メモリストリングの前記他端で前記第２の選択トランジスタの前記第２のチャネル層の前記一端に電気的に接続されている不揮発性半導体記憶装置。
【請求項３】
前記メモリチャネル層中のリンの濃度は、６×１０１９／ｃｍ３以上である請求項２記載の不揮発性半導体記憶装置。
【請求項４】
基板の主面に垂直な第１の方向に、複数の導電層と複数の絶縁層とを交互に積層する工程と、
前記複数の導電層及び前記複数の絶縁層を貫通するメモリホールを形成する工程と、
前記メモリホールの内壁上に、前記メモリホールの内壁を覆い、前記第１の方向に沿って延伸する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に前記第１の方向に沿って延伸する電荷蓄積層を形成する工程と、
前記電荷蓄積層上に前記第１の方向に沿って延伸する第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記第１の方向にそって延伸しリンを含有するＳｉＧｅからなるメモリチャネル層を形成する工程と、
第１の選択ゲートにより制御された第１のチャネル層を有し、前記第１のチャネル層の一端が前記メモリチャネル層の一端に電気的に接続された第１の選択トランジスタを形成する工程と、
第２の選択ゲートにより制御された第２のチャネル層を有し、前記第２のチャネル層の一端が前記メモリチャネル層の前記一端とは反対側の他端に電気的に接続される第２の選択トランジスタを形成する工程と、
を備える不揮発性半導体記憶装置の製造方法。
【請求項５】
前記メモリチャネル層を形成する工程は、前記第２の絶縁層上にリンをドーピングしながらＳｉＧｅ層を気相成長する工程を含み、前記第２の絶縁層上にリンをドーピングしながらＳｉＧｅ層を気相成長する前記工程後に、前記気相成長の成長温度より高い温度で前記ＳｉＧｅ層を熱処理する工程をさらに有する請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記メモリチャネル層を形成する工程は、
前記第１の絶縁層上に、ＳｉＧｅ層を気相成長する工程と、
前記ＳｉＧｅ層を前記気相成長する工程後、前記ＳｉＧｅ層の表面から前記ＳｉＧｅ層中にリンを気相拡散させる工程と、
前記ＳｉＧｅ層の前記気相拡散させる工程後、前記気相拡散させる工程における前記リンを拡散させる温度よりも高い温度で前記ＳｉＧｅ層をアニールする工程と、
を含む請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリがある。従来、ＮＡＮＤ型フラッシュメモリは、シリコンプロセス技術の微細化により、大容量化及びビットコストの低減が行われてきた。しかしながら、さらなるプロセス技術の微細化は、難易度が高く、製造コストも増大する傾向にある。このため、２次元に形成されたメモリセルアレイの平面構造を多段に積み重ねることにより、３次元のメモリセルアレイを形成する方法が考えられるが、最小線幅のリソグラフィ技術の回数は平面構造を積み重ねるほど増加する。このため、メモリセルアレイを３次元化しても、ビットコストの低減が思うように図れない。
【０００３】
そこでメモリセルアレイの積層数を増加すると共に、ビットコストが低減するＢｉＣＳ（Bit-Cost Scalable）技術が開発され、この技術を用いたＮＡＮＤ形フラッシュメモリが開発された。ＢｉＣＳ技術では、以下のようにメモリセルアレイが形成される。複数の導電層が間に絶縁層を介して積層される。これらの積層構造を貫通するメモリホール内に、絶縁層に挟まれた電荷蓄積層を介して導電体チャネル層が設けられる。積層された複数の導電層がコントロールゲートとして作用し、電荷蓄積層がフローティングゲートとして作用する。すなわち、導電層、絶縁層に挟まれた電荷蓄積層、及び導電体チャネル層によりメモリセルが形成される。このメモリセルがメモリホール内に積層方向に直列に接続され、メモリストリングが形成される。このメモリストリングが水平面内に複数配列されることにより、３次元メモリセルが形成される。
【０００４】
ＢｉＣＳフラッシュメモリでは、２次元のフラッシュメモリとは違い、電荷蓄積層の絶縁層の上にＳｉからなる導電体チャネル層を形成する。このため、チャネル層は単結晶ではなく、アモルファスシリコンまたはポリシリコンにより形成される。その結果、メモリセル内のチャネル抵抗が高く、駆動電流が小さい。フラッシュメモリの読み出し速度を上げるためには、駆動電流を大きくする必要がある。ＢｉＣＳフラッシュメモリでは、導電体チャネル層の低抵抗化が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施の形態は、３次元メモリセルアレイ内のチャネル抵抗が低い不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る不揮発性半導体記憶装置は、メモリストリングと、第１の選択トランジスタと、第２の選択トランジスタと、を基板上に格子状に複数有するメモリセルアレイを備える。メモリストリングは、電気的に記憶の読み書きが可能な複数のメモリセルが基板に垂直な第１の方向に沿って直列に電気的に接続された柱状部分を有する。第１の選択トランジスタは、第１の選択ゲートにより制御された第１のチャネル層を有し、第１のチャネル層の一端がメモリストリングの一端に電気的に接続される。第２の選択トランジスタは、第２の選択ゲートにより制御された第２のチャネル層を有し、第２のチャネル層の一端がメモリストリングの一端とは反対側の他端に電気的に接続される。メモリストリングの柱状部分は、複数の導電層と、複数の絶縁層と、第１の絶縁層と、電荷蓄積層と、第２の絶縁層と、メモリチャネル層と、を有する。複数の導電層と複数の絶縁層とは、基板上に設けられ、第１の方向に沿って交互に積層される。第１の絶縁層は、複数の導電層と複数の絶縁層とを貫通するメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する。電荷蓄積層は、第１の絶縁層の内壁上に内周に沿って設けられ第１の方向に沿って延伸する。第２の絶縁層は、電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する。メモリチャネル層は、第２の絶縁層の内壁上に内周に沿って設けられ第１の方向に沿って延伸し、リンを含有するＳｉＧｅにより形成される。複数の導電層、第１の絶縁層、電荷蓄積層、第２の絶縁層、及びメモリチャネル層により複数のメモリセルが形成される。メモリチャネル層は、メモリストリングの一端で第１の選択トランジスタの第１のチャネル層の一端に電気的に接続され、メモリストリングの他端で第２の選択トランジスタの第２のチャネル層の一端に電気的に接続される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の要部模式斜視図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の要部模式断面図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の効果を説明するためのグラフ。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の効果を説明するためのグラフ。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の要部模式斜視図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
【００１０】
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置の要部模式斜視図である。図２は、第１の実施形態に係る不揮発性半導体記憶装置の要部模式断面図であり、図１のメモリストリングの一部の模式断面図である。図３及び図４は、第１の実施形態に係る不揮発性半導体記憶装置の効果を説明するためのグラフである。
【００１１】
図１に示したように、本実施形態に係る不揮発性半導体記憶装置は、Ｕ字型のメモリストリングＭＳと、ドレイン側選択トランジスタ（第１の選択トランジスタ）ＤＳＴと、ソース側選択トランジスタ（第２の選択トランジスタ）ＳＳＴと、を基板１０上に格子状に複数有するメモリセルアレイを備える。図１の斜視図のＸ方向における断面は、一対のＵ字型のメモリストリングで構成された単位セルの断面である。この単位セルが、メモリセル内で格子状に配置される。なお、説明の都合上、図１に示したように、基板１０上の水平面内において、Ｘ方向及びこれに直交するＹ方向を用い、基板に垂直な方向をＺ方向とした。また、図１では、層間絶縁膜または絶縁層は図示を省略した。
【００１２】
基板１０上には、後述のバックゲートトランジスタＢＧＴのバックゲートに用いられる導電層（以下、バックゲート層）ＢＧが図示しない層間絶縁膜を介して設けられる。バックゲート層ＢＧの上には、図示しない層間絶縁膜を介して、図２に示したように、複数の導電層ＷＬと複数の絶縁層２５とがＺ方向に交互に積層された積層体６０が設けられる。バックゲート層ＢＧ及び複数の導電層ＷＬは、例えば導電性のポリシリコンにより形成されるが、これに限定されなくてもよい。ポリシリコンの導電形はｎ形でもｐ形でもよい。絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）により形成されるが、その他の絶縁体、例えば、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）などにより形成されることもできる。
【００１３】
積層体６０は、Ｘ方向にストライプ状に延伸する複数のブロックに分割される。複数の積層体６０のブロックのそれぞれの間には、図示しない層間絶縁膜が設けられる。これにより、積層体６０中の複数の導電層ＷＬのそれぞれは、Ｙ方向に複数に分割され、Ｘ方向にストライプ状に延伸して設けられる。すなわち、積層体６０のそれぞれのブロックは、Ｚ方向に積層された複数のストライプ状の導電層ＷＬを有する。
【００１４】
積層体６０のそれぞれのブロックには、積層体６０を貫通するメモリホールＭＨがＸ方向に沿って複数設けられる。メモリホールＭＨの直径は、例えば５６ｎｍである。メモリホールＭＨは、バックゲート層ＢＧ中に達し、Ｙ方向において隣り合う積層体６０のブロックに形成された別のメモリホールＭＨとバックゲート層ＢＧ中で連結ホールＭＨＲにより連結される。この結果、Ｙ方向において隣り合うメモリホールＭＨは、１つのＵ字型ホールを形成する。
【００１５】
第１の絶縁層３１が、積層体６０を貫通する各メモリホールＭＨの内壁上に内周に沿って設けられＺ方向に沿って延伸するように設けられる。第１の絶縁層３１は、さらに、連結ホールＭＨＲの内壁上に内周に沿って設けられる(図示省略）。すなわち、Ｕ字型ホールの内壁上の全面に設けられる。第１の絶縁層３１は、例えば酸化シリコンが用いられる。
【００１６】
電荷蓄積層３２が、各メモリホールＭＨ内において、第１の絶縁層３１の内壁上に内周に沿って設けられＺ方向に沿って延伸するように設けられる。電荷蓄積層３２は、さらに、連結ホールＭＨＲ内において、第１の絶縁層３１の内壁上に内周に沿って設けられる(図示省略）。すなわち、Ｕ字型ホールにおいて、第１の絶縁層３１の内壁上の全面に設けられる。電荷蓄積層３２は、電圧を印加した部分に電子をトラップすることにより、局所的に電荷を蓄積することができる材料であればよく、例えば、窒化シリコンを用いることができる。
【００１７】
第２の絶縁層３３が、各メモリホールＭＨ内において、電荷蓄積層３２の内壁上に内周に沿って設けられＺ方向に沿って延伸するように設けられる。第２の絶縁層３３は、さらに、連結ホールＭＨＲ内において、電荷蓄積層３２の内壁上に内周に沿って設けられる(図示省略）。すなわち、Ｕ字型ホールにおいて、電荷蓄積層３２の内壁上の全面に設けられる。第２の絶縁層３３は、第２の絶縁層３１と同様に、例えば、酸化シリコンを用いることができえる。上記第１の絶縁層３１、電荷蓄積層３２、及び第２の絶縁層３３を合わせた膜厚は、例えば１７．５ｎｍである。
【００１８】
メモリチャネル層２０が、各メモリホール内において、第２の絶縁層３３の内壁上に内周に沿って設けられＺ方向に沿って延伸するように設けられる。メモリチャネル層２０は、さらに、連結ホールＭＨＲ内において、第２の絶縁層３３の内壁上に内周に沿って設けられる(図示省略）。すなわち、Ｕ字型ホールにおいて、第２の絶縁層３３の内壁上の全面に設けられる。メモリチャネル層２０は、リン（Ｐ）を含有するシリコンゲルマニウム（ＳｉＧｅ）層である。メモリチャネル層２０の膜厚は、例えば、７ｎｍである。
【００１９】
メモリチャネル層２０は、メモリホールＭＨ内において、さらに内部にＺ方向に延伸する心材としてＳｉＮ層２１を有する。メモリチャネル層２０は、さらに、連結ホールＭＨＲ内において、ＳｉＮ層２１を有する(図示省略）。すなわち、Ｕ字型ホール全体において、メモリチャネル層２０は、内部にＳｉＮ層２１を有する。ＳｉＮ層の直径は７ｎｍである。なお、ＳｉＮ層２１の代わりに、空洞が設けられていてもよい。または、メモリチャネル層２０は、ＳｉＮ層２１または空洞を有することなく、Ｕ字型ホール内の第２の絶縁層３３よりも内側は、すべてメモリチャネル層２０で形成されていてもよい。この場合は、メモリチャネル層の直径は２１ｎｍとなる。
【００２０】
ここで、図２に破線で示したように、導電層ＷＬと、メモリホールＭＨ内にそれぞれ設けられた、第１の絶縁層３１と、電荷蓄積層３２と、第２の絶縁層３３と、メモリチャネル層２０とにより、メモリセルＭＣが形成される。メモリセルＭＣは、導電層ＷＬをコントロールゲート電極として、電荷蓄積層３２を浮遊ゲート電極として有する、メモリトランジスタである。１つの積層体６０のブロック（以後、第１のブロックと称す）に設けられたメモリホールＭＨ内に、上記のように第１の絶縁層３１、電荷蓄積層３２、第２の絶縁層３３、及びメモリチャネル層２０が設けられることで、複数のメモリセルＭＣがＺ方向に直列に電気的に接続された１つの柱状部分が形成される。これを第１の柱状部分とする。
【００２１】
この積層体６０のブロックと隣り合う別のブロック（以後、第２のブロックと称す）に設けられた別のメモリホールＭＨ内にも、上記のように、第１の絶縁層３１、電荷蓄積層３２、第２の絶縁層３３、及びメモリチャネル層２０が設けられる。これによって、別の複数のメモリセルＭＣがＺ方向に直列に電気的に接続された別の柱状部分が形成される。これを第２の柱状部分とする。
【００２２】
上記２つのメモリホールＭＨは、上記のように１つのＵ字型ホールを形成する。このため、第１の柱状部分と第２の柱状部分（別の柱状部分）は、Ｕ字型ホールの連結ホールＭＨＲ内に形成された第１の絶縁層、電荷蓄積層３２、第２の絶縁層３３、及びメモリチャネル２０により電気的に接続される。連結ホールＭＨＲが形成されたバックゲート層ＢＧと、連結ホールＭＨＲ内に形成された第１の絶縁層、電荷蓄積層３２、第２の絶縁層３３、及びメモリチャネル層２０、とにより、バックゲートトランジスタＢＧＴが形成される。すなわち、第１の柱状部分と第２の柱状部分は、基板側でバックゲートトランジスタＢＧＴのチャネル部分により電気的に接続される。バックゲート層ＢＧに閾値を超える電圧が印加されると、メモリチャネル層２０中のバックゲート層ＢＧに対向する部分にチャネルが形成され、第１の柱状部分は第２の柱状部分と電気的に接続される。この結果、Ｕ字型のメモリストリングＭＳが、第１の柱状部分、バックゲートトランジスタＢＧＴ、及び第２の柱状部分により構成される。
【００２３】
メモリストリングＭＳの第１の柱状部分における基板１０とは反対側の最上層の導電層ＷＬの上に、図示しない層間絶縁膜を介してドレイン側選択選択ゲート層ＤＳＧが設けられる。ドレイン側選択ゲート層ＤＳＧは、導電層ＷＬと同様に、導電性のポリシリコンで形成される。ドレイン側選択ゲート層ＤＳＧは、第１の柱状部分のメモリホールＭＨの上部に対応する位置に設けられたホールＳＨを有する。このホール内にはゲート絶縁膜５３を介してチャネル層５６が設けられる。チャネル層５６は、例えば、ポリシリコンより形成される。また、ゲート絶縁膜５３は、例えば酸化シリコンにより形成される。ドレイン側選択ゲート層ＤＳＧ、ゲート絶縁膜５３、及びチャネル層５６により、ドレイン側選択トランジスタＤＳＴが構成される。ドレイン側選択ゲート層ＤＳＧがゲート電極として機能し、チャネル層５６の電流を制御する。ドレイン側選択ゲート層ＤＳＧに閾値を超える電圧が印加されると、チャネル層５６のドレイン側選択ゲート層ＤＳＧと対向する部分にチャネルが形成され、ドレイン側選択トランジスタＤＳＴは、オン状態となる。
【００２４】
ドレン側選択トランジスタＤＳＴのチャネル層の一端は、上記メモリストリングＭＳの第１の柱状部分の最上層の導電層ＷＬにおいて、メモリチャネル層２０の一端と電気的に接続される。ドレイン側選択トランジスタＤＳＴのチャネル層５６の他端は、図１に示したように、ビット線ＢＬに電気的に接続される。ビット線は、ドレイン側選択ゲート層ＤＳＧの上に層間絶縁膜を介して設けられ、導電層ＷＬとは直交してＹ方向に延伸する。
【００２５】
メモリストリングＭＳの第２の柱状部分は、第１の柱状部分とは別の積層体６０のブロック（第２のブロック）を構成する導電層ＷＬを有する。この第２の柱状部分の最上層の導電層ＷＬの上に、図示しない層間絶縁膜を介してソース側選択ゲート層ＳＳＧが設けられる。ソース側選択ゲート層ＳＳＧは、導電層ＷＬと同様に、導電性のポリシリコンで形成される。ソース側選択ゲート層ＳＳＧは、第２の柱状部分のメモリホールＭＨの上部に対応する位置に設けられたホールＳＨを有する。このホールＳＨ内にはゲート絶縁膜５４を介してチャネル層５７が設けられる。チャネル層５７は、例えば、ポリシリコンより形成される。また、ゲート絶縁膜５４は、例えば酸化シリコンにより形成される。ソース側選択ゲート層ＳＳＧ、ゲート絶縁膜５４、及びチャネル層５７により、ソース側選択トランジスタＳＳＴが構成される。ソース側選択ゲート層ＳＳＧがゲート電極として機能し、チャネル層５７の電流を制御する。ソース側選択ゲート層ＳＳＧに閾値を超える電圧が印加されると、チャネル層５７のソース側選択ゲート層ＳＳＧと対向する部分にチャネルが形成され、ソース側選択トランジスタＳＳＴは、オン状態となる。
【００２６】
ソース側選択トランジスタＳＳＴのチャネル層の一端は、上記メモリストリングＭＳの第２の柱状部分の最上層の導電層ＷＬにおいて、メモリチャネル層２０の他端と電気的に接続される。ソース側選択トランジスタＳＳＴの他端は、図１に示したように、ソース線ＳＬに電気的に接続される。ソース線ＳＬは、ソース側選択ゲート層ＳＳＧの上に層間絶縁膜を介して設けられ、導電層ＷＬとは並行してＸ方向に延伸する。
【００２７】
以上示したように、本実施形態に係る不揮発性半導体記憶装置は、Ｕ字型のメモリストリングＭＳと、ドレイン側選択トランジスタＤＳＴと、ソース側選択トランジスタＳＳＴと、を基板１０上に格子状に（すなわちＸ方向とＹ方向に配列されて）、複数有するメモリセルアレイを備える。Ｕ字型のメモリストリングＭＳの一端において、メモリチャネル層２０は、ドレイン側選択トランジスタＤＳＴのチャネル層５６を介してビット線に電気的に接続される。Ｕ字型のメモリストリングの他端において、メモリチャネル層２０は、ソース側選択トランジスタＳＳＴのチャネル層５７を介してソース線ＳＬに電気的に接続される。複数の導電層ＷＬは、ワード線として機能する。メモリストリングＭＳは、ＮＡＮＤ型フラッシュメモリとして動作する。
【００２８】
読み出し、書き込み、消去などの動作においては、ビット線ＢＬ、ドレイン側選択トランジスタＤＳＴ、及びソース側選択トランジスタＳＳＴによりメモリストリングＭＳを選択する。読み出し、書き込み、消去などの動作は、選択されたメモリストリングＭＳにおいて、ワード線ＷＬにより個々のメモリセルＭＣに対して実施される。なお、バックゲートトランジスタＢＧＴのバックゲート層ＢＧに閾値を超える電圧を印加させてバックゲートトランジスタＢＧＴをオン状態とすることで、メモリストリングＭＳ内の第１の柱状部分と第２の柱状部分は、電気的に接続される。
【００２９】
本実施形態に係る不揮発性半導体装置では、以下のように情報の書き込みが行われる。選択されたメモリセルＭＣに対応するワード線ＷＬに書き込み用の高い電圧を印加することにより、選択されたメモリセルの電荷蓄積層３２に電子がトラップされる。電子は、電荷蓄積層３２のうち、選択されたメモリセルＭＣのワード線ＷＬとメモリチャネル層２０との間の部分にだけトラップされる。メモリセルＭＣでは、ワード線ＷＬに閾値を超えるゲート電圧を印加すると、ワード線に対向するメモリチャネル層２０の部分にチャネルが形成される。この結果、メモリセルＭＣがオン状態となる。電子が電荷蓄積層にトラップされているメモリセルＭＣでは、このチャネルを形成するためのゲート電圧の閾値が上昇する。この閾値の大小関係を利用して、メモリセルＭＣの電荷蓄積層に電子がトラップされた状態を論理値の”０”に、電子が存在しない状態を論理値の”１”に対応させる。すなわち、閾値が高い状態を”０”に、閾値が低い状態を”１”に対応させる。前者の閾値をＶｔｈ（０）とし、後者の閾値をＶｔｈ（１）とする。
【００３０】
メモリストリング内の柱状部分の各メモリセルは、互いにオン状態の時に互いのチャネルを接続させて、電気的に接続される。従って、メモリストリングＭＳのメモリチャネル層２０を流れる電流は、メモリストリングＭＳの各ワード線ＷＬに印加した電圧信号に対して、ＮＡＮＤの論理値で決まる。選択されたメモリセルＭＣの読み出しをする場合は、選択されたメモリセルＭＣに対応するワード線ＷＬにＶｔｈ（０）より大きくＶｔｈ（１）より小さい電圧を印加し、その他のワード線ＷＬにＶｔｈ（０）より大きい電圧を印加する。選択されたメモリセルに電子がトラップされていれば、メモリストリングＭＳ内のチャネル層には電流が流れず、電子がトラップされていなければ、電流が流れる。これにより、選択トランジスタにより選択されたメモリストリングＭＳ内の各メモリセルＭＣからの情報を読み出すことができる。
【００３１】
従って、本実施形態にかかる不揮発性半導体記憶装置においては、読み出し動作の高速化のために、メモリストリングＭＳ内を流れる電流が大きいことが望まれる。すなわち、メモリストリングＭＳ内のメモリチャネル層２０のオン抵抗が小さいことが望まれる。
【００３２】
メモリチャネル層２０は、一般的には、ＣＶＤ（Chemical Vapor Deposition）法を用いてアモルファスシリコンをメモリホールＭＨ内の内壁上に堆積させることにより形成される。しかしながら、アモルファスシリコンはノンドープで成膜されると、移動度が極めて低いために高抵抗となり、メモリストリングＭＳを流れる電流が極めて小さい。このために、積層体６０のワード線の積層数を増やしてメモリストリング内のメモリセル数を増やすとさらに電流値が小さくなるため、ビット密度増大が抑制されていた。
【００３３】
アモルファスシリコンの移動度が高いのは非晶質であるため、膜中で電子が散乱されてしまうためである。結晶性が高いほど移動度が向上するので、メモリチャネル層としては、ポリシリコンが望ましい。しかし、ＣＶＤ法によるポリシリコンの成膜では、アモルファスシリコンに比べて平坦性がわるい。このため、メモリホールＭＨ内にポリシリコンを成膜すると、メモリホールＭＨ内でメモリチャネル層２０が不均一の厚さに形成されてしまい動作特性にバラツキを生じさせる。そこで、メモリホールＭＨの内壁にアモルファスシリコンを成膜させた後に、熱処理を加えることで、再結晶化を起こしてアモルファスシリコンからポリシリコンへと変化させる。しかし、これだけでは、ポリシリコンの結晶の粒径を十分に大きくできず移動度は低い。
【００３４】
図３に、アモルファスシリコン中にリンを添加して、その後熱処理を加えて再結晶化させたものをチャネル層に有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）における、チャネル層の電子の移動度及びゲート電圧の閾値のリン濃度依存性を示す。なお、ここで、図中の電界効果移動度とは、下記の式により求められるものである。ここで、Ｇｍ＝∂ｌｄ／∂Ｖｇ、Ｗはチャネル幅、Ｌはチャネル長、Ｃｉはゲート絶縁膜の単位面積あたりの容量、Ｖｄはドレイン電圧である。アモルファスシリコンの成膜温度は、例えば、５００℃である。また、熱処理は、例えば、７００℃で３０分間実施された。
μＦＥ＝Ｇｍ／（（Ｗ／Ｌ）×Ｃｉ×Ｖｄ）    （１）
アモルファスシリコン中のリン濃度を増やすことによって、熱処理による再結晶化後のポリシリコン（熱処理によりアモルファスシリコンからポリシリコンに変化したとみなす）の移動度は単調増加し、閾値は単調にマイナス側にシフトする。移動度が高くなる理由は、アモルファスシリコン中にリンが存在することによって、熱処理中での結晶化が促進されて、結晶の粒径が大きくなるためである。結晶の粒径が大きくなることで、電子の散乱が抑制されるためである。また、閾値がマイナス側にシフトする理由は、リン濃度が増加することで、チャネル層にチャネルが形成されやすくなるためである。
【００３５】
アモルファスシリコン中でシリコンの粒径が顕著に大きくなり始めるのは、リン濃度が６×１０１９／ｃｍ３以上であることを、等価電子顕微鏡による観察により確認できた。従って、メモリセルＭＣのメモリチャネル層２０にアモルファスシリコンからポリシリコンに転化したシリコンを用いる場合、ポリシリコン中にリンが６×１０１９／ｃｍ３以上含まれるようにアモルファスシリコンをメモリホールＭＨ内に形成する。
【００３６】
しかしながら、リン濃度が高すぎるとメモリセルＭＣの閾値が低すぎてメモリセルＭＣが動作不良を起こすため、このままでは、高いリン濃度のポリシリコンをメモリチャネル層２０に用いることができない。そこで、本実施形態に係る不揮発性半導体記憶装置では、リンを含有するポリシリコンの代わりにリンを含有するシリコンゲルマニウム（以下、ＳｉＧｅ）をメモリセルＭＣのメモリチャネル層２０に用いることとした。
【００３７】
図４に、ノンドープのＳｉＧｅ中の正孔濃度のゲルマニウム（Ｇｅ）濃度依存性の一例を示す。正孔濃度は、ＳｉＧｅの成膜条件等によっても大きく変化する。図４より、ＳｉＧｅ中のＧｅの濃度が増加するほど、正孔濃度が増加することがわかる。これによって、ＳｉＧｅ中のリン濃度を増加して再結晶化を促進させて粒径を大きくしても、リン濃度の増加による電子の増加をＳｉＧｅ中のＧｅ濃度の増加により相殺することができる。この結果、ＳｉＧｅ層中でリン濃度を増加しても、ゲート電圧の閾値のマイナス側へのシフトを抑制することができる。
【００３８】
本実施形態に係る不揮発性半導体記憶装置では、メモリストリングＭＳのメモリチャネル層２０にリンを含有するＳｉＧｅを用いているので、メモリセルＭＣのゲート電圧の閾値のマイナス側へのシフトを抑制しつつメモリチャネル層２０の抵抗値を低減することができる。このため、メモリストリングＭＳ内で直列接続されたメモリセルＭＣの数を増加させることが可能となるので、ビット密度をさらに増加させることが可能となる。アモルファスシリコンと同様に、アモルファス状態のＳｉＧｅから熱処理による再結晶化により粒径が顕著に大きくなり始めるのは、リン濃度が６×１０１９／ｃｍ３以上である。従って、ＳｉＧｅをメモリストリングＭＳのメモリチャネル層２０に用いる場合は、ＳｉＧｅ中のリン濃度を６×１０１９／ｃｍ３以上とすることが望ましい。
【００３９】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について、図５〜８を用いて説明する。図５〜８は、本実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図である。なお、断面図及び製造工程は、Ｕ字型メモリストリングＭＳ部だけを示し、その他の部分は、ビット線、ソース線、選択ゲート線、ワード線などを用いて一般的なメモリセルアレイの構造を用いることができるため省略する。
【００４０】
図５（ａ）に示したように、基板１０上に層間絶縁膜を介して設けられたバックゲート層ＢＧの表面に凹部４１を図示しないマスクを用いてＲＩＥ（Riactive Ion Etching）法により形成する。凹部４１は、Ｘ方向に沿ってメモリストリングＭＳの数だけ離間して配列される。バックゲート層ＢＧは、導電性のポリシリコンで形成される。
【００４１】
同図（ｂ）に示したように、ＣＶＤ法により凹部４１内にＳｉＮ４２を埋込後、ＣＭＰ（Chemical Mechanical Porlishing）法により、ＳｉＮ４２を平坦化し、バックゲート層ＢＧとＳｉＮ４２の表面を同一平面に露出する。
【００４２】
次に、同図（ｃ）に示したように、バックゲート層ＢＧ及びＳｉＮ４２上に、絶縁層２５及び導電層ＷＬを交互に複数回繰り返して積層された積層体６０を層間絶縁膜２４を介して形成する。層間絶縁膜２４、２５は、酸化シリコンであり、導電層ＷＬは、導電性のポリシリコンである。なお、層間絶縁膜２３及び層間絶縁膜２５は酸化シリコンに限られず、互いに異なる絶縁体であってもよい。これらは、例えばＣＶＤ法により形成される。Ｙ方向に対して隣接する一対のメモリホールＭＨが、積層体６０の最上層の導電層ＷＬの表面から積層体６０を貫通し、ＳｉＮ４２のＹ方向における両端に達するように、図示しないマスクを用いてＲＩＥ法により形成される。一対のメモリホールＭＨは、Ｙ方向に沿って複数対離間して形成され、それぞれ、ひとつのＳｉＮ４２に達するように同様に形成される。なお、本実施形態では、積層体６０は導電層ＷＬを最上層に有する場合で説明するが、積層体６０は、絶縁層２５を最上層に有する場合でも勿論可能である。その場合は、後の製造工程でこれに対応するようにプロセスを一部変更すればよい。
【００４３】
次に、図６（ａ）に示したように、ＳｉＮ４２を例えばウエットエッチングにより除去する。この結果、一対のメモリホールＭＨは、バックゲート層ＢＧ内にＳｉＮの除去により形成された連結ホールＭＨＲにより連結されて、Ｕ字型ホールとなる。
【００４４】
次に、同図（ｂ）に示したように、第１の絶縁層３１が、メモリホールＭＨの内壁上の内周に沿って且つ積層体６０の積層方向（Ｚ方向）に沿って延伸するように形成される。すなわち、第１の絶縁層３１は、メモリホールＭＨの内壁を覆い、メモリホールＭＨの内壁に露出した複数の導電層ＷＬと複数の絶縁層２５上とを全て覆うように形成される。第１の絶縁層３１は、さらに、連結ホールＭＨＲの内壁上を全て覆うように形成され、Ｕ字型ホールの内壁の全面を覆う。第１の絶縁層３１は、例えば、ＣＶＤ法により形成された酸化シリコンである。
【００４５】
次に、電荷蓄積層３２が、メモリホールＭＨ内において、第１の絶縁層の内壁上に内周に沿って且つＺ方向に沿って延伸するように形成される。すなわち、電荷蓄積層３２は、第１の絶縁層３１を覆い、メモリホールＭＨ内の内壁に露出した複数の導電層ＷＬと複数の絶縁層２５上とを、第１の絶縁層３１を介して全て覆うように形成される。電荷蓄積層３２は、さらに、連結ホールＭＨＲ内において、第１の絶縁層３１を全て覆うように形成され、Ｕ字型ホール内において、第１の絶縁層３１の全面を覆う。電荷蓄積層３２は、例えば、ＣＶＤ法により形成されたＳｉＮである。
【００４６】
次に、第２の絶縁層３３が、メモリホールＭＨ内において、電荷蓄積層３２の内壁上に内周に沿って且つＺ方向に沿って延伸するように形成される。すなわち、第２の絶縁層３３は、電荷蓄積層３２を覆い、メモリホールＭＨ内の内壁に露出した複数の導電層ＷＬと複数の絶縁層２５上とを、第１の絶縁層３１及び電荷蓄積層３２を介して全て覆うように形成される。第２の絶縁層３３は、さらに、連結ホールＭＨＲ内において、電荷蓄積層３２を全て覆うように形成され、Ｕ字型ホール内において、電荷蓄積層３２の全面を覆う。第２の絶縁層３３は、例えば、ＣＶＤ法により形成された酸化シリコンである。
【００４７】
図６（ｂ）以降の図では、第１の絶縁層３１、電荷蓄積層３２、及び第２の絶縁層３３は、省略して単一層で示してあるが、詳細な積層構造は、図２に示したとおりである。
【００４８】
次に、メモリチャネル層２０が、メモリホールＭＨ内において、第２の絶縁層３３の内壁上に内周に沿って且つＺ方向に沿って延伸するように形成される。すなわち、メモリチャネル層２０は、第２の絶縁層３３を覆い、メモリホールＭＨ内の内壁に露出した複数の導電層ＷＬと複数の絶縁層２５上とを、第１の絶縁層３１、電荷蓄積層３２、及び第２の絶縁層３３を介して全て覆うように形成される。メモリチャネル層２０は、さらに、連結ホールＭＨＲ内において第２の絶縁層３３を全て覆うように形成され、Ｕ字型ホール内において、第２の絶縁層３３を全て覆う。メモリチャネル層２０は、例えば、ＣＶＤ法により形成されたリンを含有するＳｉＧｅである。
【００４９】
メモリチャネル層２０は、Ｕ字型ホール内で均一な厚さで形成されることが望ましい。そのため、メモリチャネル層２０は、多結晶（ポリ）状態のＳｉＧｅよりも平坦性の高いアモルファス状態のＳｉＧｅにより形成される。成長温度を低くすることにより、ＳｉＧｅは、アモルファス状態で成膜される。例えば、ＣＶＤ法で成長温度が５００℃でＳｉＧｅは、アモルファス状態で成膜される。アモルファス状態のＳｉＧｅによりメモリチャネル層２０が形成されることで、Ｕ字型ホール内の途中で閉塞されにくくなる。しかしながら、これに限定されることなく、メモリチャネル層２０は、多結晶のＳｉＧｅで形成されてもよい。
【００５０】
その後、成長温度より高い温度、例えば、１０５０℃にて３０秒間熱処理を実施することにより、メモリチャネル層のＳｉＧｅの再結晶化を行う。この再結晶化により、結晶粒の粒径が大きくなり、移動度が向上する。また、アモルファス状態のＳｉＧｅは、リンを含有することで再結晶化が促進されるので、成膜後の熱処理によって結晶粒が大粒径化しやすくなる。
【００５１】
ＳｉＧｅは、リンをドーピングしながら成膜してもアモルファス状態で成膜されることができる。このため、本実施形態の製造方法では、メモリチャネル層２０は、リンを含有するアモルファス状態のＳｉＧｅを成膜することによって形成される。リンの原料は、例えばＣＶＤ法でＳｉＧｅを成膜する場合は、例えばフォスフィン（ＰＨ３）である。
【００５２】
ＳｉＧｅ中のリン濃度が高いほど、ＳｉＧｅの再結晶化により電子移動度を高くすることができるが、ＳｉＧｅ中の電子濃度が高くなり、メモリセルの閾値をマイナス側にシフトさせる。これを抑制するために、ＳｉＧｅ中のゲルマニウム濃度を増やすことによって正孔濃度を増加させ、電子濃度の増加を補償する。すなわち、メモリチャネル層２０の抵抗値の設計に応じて、ＳｉＧｅ中のゲルマニウム濃度とリン濃度とを設定する。
【００５３】
その後、上記のように成膜温度より高い温度の熱処理によってＳｉＧｅを多結晶化させる。このようにすることで、メモリチャネル層２０がメモリホール内に均一の厚さを有し且つ高い電子移動度を有するように形成される。
【００５４】
上記熱処理は、ＳｉＧｅの成膜直後にＳｉＧｅを成膜した同じ炉内で実施してもよいが、別の炉に移して実施してもよい。また、上記熱処理は、ＳｉＧｅの成膜後、他の工程を経た後に実施されてもよい。
【００５５】
なお、本実施形態では、メモリチャネル層は、ＣＶＤ法によりリンを含有するＳｉＧｅをアモルファス状態で成膜することによって形成される。しかしながら、メモリチャネル層２０は、ノンドープのＳｉＧｅをアモルファス状態で成膜することによっても得ることができる。この場合は、ＳｉＧｅの成膜直後、図６（ｂ）に示した状態で、例えばフォスフィン（ＰＨ３）雰囲気中で熱処理を実施することによって、メモリホールＭＨ内の空洞部からメモリチャネル層２０の表面にリンを拡散させる。これによりメモリチャネル層２０は、リンを含有するＳｉＧｅとなる。その後、上記同様に、熱処理を実施することによって、ＳｉＧｅの再結晶化が起こり、メモリチャネル層２０は、高い電子移動度を有するようになる。
【００５６】
次に、図７（ａ）に示したように、心材としてＳｉＮ２１が、メモリホールＭＨ内において第２のメモリチャネル層２０の内壁上に内周に沿って且つＺ方向に沿って延伸するように形成される。すなわち、ＳｉＮ２１は、メモリホールＭＨ内において、メモリチャネル層２０内の空洞部を埋め込むように形成される。さらに、ＳｉＮ２１は、連結ホール内において、メモリチャネル層２０の内壁上に内周に沿って形成される。すなわち、Ｕ字型ホールの全体において、ＳｉＮ２１は、心材として、メモリチャネル層２０の内部に形成される。ＳｉＮ２１は、例えばＣＶＤ法により形成される。ＳｉＮ２１以外の材料を心材として形成することも可能である。
【００５７】
または、図６（ｂ）に示したように、心材としてＳｉＮ２１が形成されずに、メモリチャネル層２０の内部は、空洞のままとすることも可能である。または、ＣＶＤ法によりメモリチャネル層２０が形成される際に、メモリホールＭＨ内が空洞部を有することなく完全にメモリチャネル層２０で埋め込まれるように、ＳｉＧｅを成膜してもよい。
【００５８】
次に、図７（ｂ）に示したように、一対のメモリホールＭＨの間で積層体６０を分離するように溝が形成される。この溝は、例えば、ＲＩＥ法により形成される。この溝は、積層体６０中の最上層の導電層ＷＬの表面から複数の導電層ＷＬをそれぞれ貫通するように形成される。この結果、積層体６０は、一対のメモリホールＭＨの一方を含む積層体６０の第１のブロックと、一対のメモリホールＭＨの他方を含む積層体６０の第２のブロックとに分離される。
【００５９】
以上の工程により、図２に破線で示したように、導電層ＷＬと、メモリホールＭＨ内にそれぞれ設けられた、第１の絶縁層３１と、電荷蓄積層３２と、第２の絶縁層３３と、メモリチャネル層２０と、により、メモリセルＭＣが形成される。積層体６０の第１のブロックと第２のブロックとのそれぞれのメモリホールＭＨ内には、このメモリセルＭＣがメモリホールＭＨに沿ってＺ方向に直列に電気的に接続された第１の柱状部分と第２の柱状部分とが形成される。
【００６０】
バックゲート層ＢＧと、連結ホールＭＨＲ内に形成された、第１の絶縁層３１、電荷蓄積層３２、第２の絶縁層３３、及びメモリチャネル層２０とにより、バックゲートトランジスタＢＧＴが構成される。このバックゲートトランジスタＢＧＴ中のメモリチャネル層２０により、第１の柱状部分と第２の柱状部分とが、基板１０側の端で電気的に接続されて、Ｕ字型のメモリストリングＭＳが形成される。
【００６１】
次に、図８（ａ）に示したように、積層体６０を分割して第１のブロックと第２のブロックに分離する分離溝中を埋込むように、層間絶縁膜２６を積層体６０上の全面及びメモリストリングＭＳの上端上に、例えばＣＶＤ法により成膜する。その後、ＣＭＰにより積層体６０の上端が露出するまで層間絶縁膜２６を平坦化する。この結果、積層体６０の第１のブロックと第２のブロックとの間に、これらを電気的に分離するように層間絶縁膜２６が埋め込まれる。
【００６２】
次に、積層体６０上端上、Ｕ字型メモリストリンＭＳの上端上、及び層間絶縁膜２６の上端上に、層間絶縁膜２７が、例えばＣＶＤ法により形成される。その後、導電層５０が、層間絶縁膜２７を介して、積層体６０の最上層の導電層ＷＬ及びメモリストリングＭＳ上に形成される。導電層５０は、例えばＣＶＤにより形成された導電性のポリシリコンである。
【００６３】
次に、導電層５０を貫通して導電層５０を複数の部分に分割する溝が、例えばＲＩＥにより形成される。この結果、分割された導電層５０の一部分は、メモリストリングＭＳの第１の柱状部分の上端上に、層間絶縁膜２７を介して形成され、分割された導電層の一部分は、メモリストリングＭＳの第２の柱状部分の上端上に、層間絶縁膜２７を介して形成される。第１の柱状部分上に形成された分割された導電層５０の一部分は、ドレイン側選択ゲート層ＤＳＧとなり、第２の柱状部分上に形成された分割された導電層５０の一部分は、ソース側選択ゲート層ＳＳＧとなる。
【００６４】
層間絶縁膜２８が、ドレイン側選択ゲート層ＤＳＧとソース側選択ゲート層ＳＳＧとの間の溝内に、層間絶縁膜２６が形成された工程と同様にして、埋込形成され、ドレイン側選択ゲート層ＤＳＧとソース側選択ゲート層ＳＳＧとを電気的に分離する。その後、層間絶縁膜２９が、ドレイン側選択ゲート層ＤＳＧ上、ソース側選択ゲート層ＳＳＧ上、及び層間絶縁膜２８上に、形成される。
【００６５】
次に、図８（ｂ）に示したように、ホールＳＨが、層間絶縁膜２９の表面から層間絶縁膜２９、ドレイン側選択ゲート層ＤＳＧまたはソース側選択ゲート層ＳＳＧ、及び層間絶縁膜２７を貫通し、メモリストリングＭＳの第１の絶縁層３１、電荷蓄積層３２、第２の絶縁層３３、メモリチャネル層２０、及び窒化シリコン２１の上端に達するように、例えばＲＩＥにより形成される。ホールＳＨの直径は、メモリストリングＭＳの第１の柱状部分または第２の柱状部分のメモリホールの直径とほぼ同一であり、ホールＳＨの中心は、第１の柱状部分または第２の柱状部分のメモリホールの中心に対して、Ｚ方向において同心状に形成される。なお、ホールＳＨの直径は、一例であり、必ずしも第１の柱状部分または第２の柱状部分のメモリホールの直径と同一である必要はなく、製造工程の変化に対応して任意の径とすることができる。
【００６６】
なお、層間絶縁膜２６、２７、２８、２９は、絶縁体であればよく、例えば酸化シリコンである。その他、窒化シリコンまたは酸窒化シリコンなども用いることが可能である。層間絶縁膜２６、２７、２８、２９は、それぞれ、同一の絶縁体である必要はなく、エッチングの選択性が必要な場合により、それぞれ自由に選択することができる。
【００６７】
次に、このホールＳＨの側壁に露出した層間絶縁膜２７上、ドレイン側選択ゲート層ＤＳＧ上またはソース側選択ゲート層ＳＳＧ上、及び層間絶縁膜２９上に、ゲート絶縁膜５３、５４が形成される。ゲート絶縁膜５３、５４は、ホールＳＨの底部において、少なくとも第１の絶縁層３１に接続される。ゲート絶縁膜５３、５４は、絶縁膜を層間絶縁膜２９上、ホールＳＨの側壁上及び底面上にＣＶＤにより形成後、ＲＩＥにより層間絶縁膜２９上及びホールＳＨの底面上の絶縁膜を成膜した分だけエッチングすることによって、形成されることができる。ゲート絶縁膜５３、５４は、例えば、酸化シリコンであるが、他の絶縁膜同様に、酸窒化シリコン、窒化シリコン、アルミナ、または、その他の誘電体とすることが可能である。
【００６８】
次に、チャネル層５６、５７が、ゲート絶縁膜５３、５４を介してホールＳＨ内に、形成される。チャネル層５６、５７は、例えば、導電性のポリシリコンから構成される。チャネル層５６、５７は、例えば、ＣＶＤ法によりポリシリコンをホールＳＨ内に埋め込むように、層間絶縁膜２９上の全面に形成した後、ＣＭＰなどのよりポリシリコン表面を層間絶縁膜２９が露出するまで平坦化することによって、形成される。チャネル層５６、５７は、ホールＳＨの底部において、メモリストリングＭＳの第１の柱状部分または第２の柱状部分と電気的に接続される。すなわち、チャネル層５６、５７は、第１の柱状部分または第２の柱状部分のメモリチャネル層２０と電気的に接続される。また、メモリチャネル層５６、５７は、ゲート絶縁膜５３、５４により積層体６０の最上層の導電層ＷＬとは絶縁される。
【００６９】
以上の結果、ドレイン側選択トランジスタＤＳＴは、チャネル層５６、ゲート絶縁膜５３、及びドレイン側選択ゲート層ＤＳＧにより構成される。また、ソース側選択トランジスタＳＳＴは、チャネル層５７、ゲート絶縁膜５４、及びソース側選択ゲート層ＳＳＧにより構成される。詳細な説明は省略するが、その後のプロセスによって、ドレイン側選択トランジスタＤＳＴのチャネル層５６は、ビット線ＢＬに電気的に接続され、また、ソース側選択トランジスタＳＳＴは、ソース線ＳＬに電気的に接続される。
（第２の実施の形態）
第２の実施形態に係る不揮発性半導体記憶装置を図９を用いて説明する。図９は、本実施形態に係る不揮発性半導体記憶装置の要部模式斜視図を示す。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００７０】
図９に示したように、本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態のＵ字型メモリストリングＭＳとことなり、Ｉ字型のメモリストリングＭＳを有する。すなわち、本実施形態に係るメモリストリングＭＳは、第１の実施形態に係るメモリストリングの第１の柱状部分だけを有する。
【００７１】
本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態の不揮発性半導体記憶装置と同様に、ドレイン側選択トランジスタＤＳＴのチャネル層の一端が、メモリストリングＭＳの柱状部分のメモリチャネル層２０の一端に電気的に接続される。ドレイン側選択トランジスタＤＳＴのチャネル層の他端は、ビット線ＢＬに電気的に接続される。メモリストリングＭＳの柱状部分のメモリチャネル層２０の他端は、バックゲートトランジスタＢＳＴではなく、ソース側選択トランジスタＳＳＴのチャネル層の一端に電気的に接続される。ソース側選択トランジスタＳＳＴのチャネル層の他端は、基板１０上に設けられたソース線ＳＬに電気的に接続される。この点で、本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置と相異する。
【００７２】
本実施形態に係る不揮発性半導体記憶装置では、ソース側トランジスタＳＳＴは、基板１０上に配置される。ドレイン側選択トランジスタＤＳＴは、柱状部分のみを有するメモリストリングＭＳを介して、ソース側選択トランジスタＳＳＴ上に配置される。このドレイン側選択トランジスタＤＳＴ、メモリストリングＭＳ及びソース側選択トランジスタＳＳＴが基板上に格子状に配列されて、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイが形成される。
【００７３】
ソース側選択トランジスタＳＳＴのソース側選択ゲート層ＳＳＧは、図示しない層間絶縁膜を介して基板１０上及びソース線ＳＬ上に設けられる。柱状部分を構成する複数の導電層ＷＬと複数の絶縁層２５（図９中では図示せず）とからなる積層体６０は、ソース側選択ゲート層ＳＳＧの上に図示しない層間絶縁膜を介して設けられる。ドレイン側選択トランジスタＤＳＴのドレイン側選択ゲート層ＤＳＧは、積層体６０の上に図示しない層間絶縁膜を介して設けられる。ビット線ＢＬは、ドレイン側選択ゲート層ＤＳＧの上に、図示しない層間絶縁膜を介して設けられる。
【００７４】
本実施形態に係る不揮発性半導体記憶装置においても、第１の実施形態に係る不揮発性半導体記憶装置と同様に、メモリストリングＭＳのメモリチャネル層２０にリンを含有するＳｉＧｅを用いているので、メモリセルＭＣのゲート電圧の閾値のマイナス側へのシフトを抑制しつつメモリチャネル層２０の抵抗値を低減することができる。このため、メモリストリングＭＳ内で直列接続されたメモリセルＭＣの数を増加させることが可能となるので、ビット密度をさらに増加させることが可能となる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７６】
本発明の実施形態は、他に、以下の付記に記載される構成が考えられる。
【００７７】
（付記１）
電気的に記憶の読み書きが可能な複数のメモリセルが第１の方向に沿って直列に電気的に接続された柱状部分を有するメモリストリングと、
第１の選択ゲートにより制御された第１チャネル層を有し、前記第１のチャネル層の一端が前記メモリストリングの一端に電気的に接続された、第１の選択トランジスタと、
第２の選択ゲートにより制御された第２のチャネル層を有し、前記第２のチャネル層の一端が前記メモリストリングの前記一端とは反対側の他端に電気的に接続された、第２の選択トランジスタと、
を前記第１の方向に直交する基板上に格子状に複数有するメモリセルアレイを備える不揮発性半導体記憶装置であって、
前記メモリストリングの前記柱状部分は、
前記基板上に設けられ、前記第１の方向に沿って交互に積層された複数の導電層と複数の絶縁層と、
前記複数の導電層と前記複数の絶縁層とを貫通するメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第１の絶縁層と、
前記第１の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する電荷蓄積層と、
前記電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸する第２の絶縁層と、
前記第２の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、リンを含有するＳｉＧｅにより形成されたメモリチャネル層と、
を有し、
前記複数の導電層、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層、及び前記メモリチャネル層により前記複数のメモリセルが形成され、
前記メモリチャネル層は、前記メモリストリングの前記一端で前記第１の選択トランジスタの前記第１のチャネル層の前記一端に電気的に接続され、前記メモリストリングの前記他端で前記第２の選択トランジスタの前記第２のチャネル層の前記一端に電気的に接続されている不揮発性半導体記憶装置。
【００７８】
（付記２）
前記メモリチャネル層中のリンの濃度は、６×１０１９／ｃｍ３以上である付記１記載の不揮発性半導体記憶装置。
【００７９】
（付記３）
前記メモリチャネル層は、さらに内部に前記第１の方向に延伸するＳｉＮ層を有する付記１または２に記載の不揮発性半導体記憶装置。
【００８０】
（付記４）
前記メモリチャネル層は、内部に前記第１の方向に延伸する空洞部を有する付記１または２に記載の不揮発性半導体記憶装置。
【００８１】
（付記５）
前記第１の絶縁層は、酸化シリコンからなり、
前記電荷蓄積層は、窒化シリコンからなり、
前記第２の絶縁層は、酸化シリコンからなる、付記１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【００８２】
（付記６）
前記第２の選択トランジスタは前記基板上に配置され、さらに前記第２の選択トランジスタ上に前記メモリストリングを介して、前記第１の選択トランジスタが配置されている付記１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【００８３】
（付記７）
前記メモリストリングは、さらに前記柱状部分と基板上に対向配置され前記柱状部分に直列に電気的に接続された別の柱状部分を有し、
前記別の柱状部分は、前記基板上に設けられて前記第１の方向に沿って交互に積層された複数の別の導電層と複数の別の絶縁層とを有し、
前記第１の絶縁層は、前記複数の別の導電層と前記複数の別の絶縁層とを貫通する別のメモリホールの内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記電荷蓄積層は、前記別のメモリホール内において、前記第１の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記第２の絶縁層は、前記別のメモリホール内において、前記電荷蓄積層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記メモリチャネル層は、前記別のメモリホール内において、前記第２の絶縁層の内壁上に内周に沿って設けられ前記第１の方向に沿って延伸し、
前記別の柱状部分において、前記複数の別の導電層、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層、及び前記メモリチャネル層により別の複数のメモリセルが第１の方向に沿って直列に電気的に接続され、
前記柱状部分と前記別の柱状部分とは、前記基板側で電気的に接続されている付記１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【００８４】
（付記８）
基板の主面に垂直な第１の方向に、複数の導電層と複数の絶縁層とを交互に積層する工程と、
前記複数の導電層及び前記複数の絶縁層を貫通するメモリホールを形成する工程と、
前記メモリホールの内壁上に、前記メモリホールの内壁を覆い、前記第１の方向に沿って延伸する第１の絶縁層を形成する工程と、
前記第１の絶縁層上に前記第１の方向に沿って延伸する電荷蓄積層を形成する工程と、
前記電荷蓄積層上に前記第１の方向に沿って延伸する第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記第１の方向にそって延伸しリンを含有するＳｉＧｅからなるメモリチャネル層を形成する工程と、
第１の選択ゲートにより制御された第１のチャネル層を有し、前記第１のチャネル層の一端が前記メモリチャネル層の一端に電気的に接続された第１の選択トランジスタを形成する工程と、
第２の選択ゲートにより制御された第２のチャネル層を有し、前記第２のチャネル層の一端が前記メモリチャネル層の前記一端とは反対側の他端に電気的に接続される第２の選択トランジスタを形成する工程と、
を備える不揮発性半導体記憶装置の製造方法。
【００８５】
（付記９）
前記メモリチャネル層を形成する工程は、前記第２の絶縁層上にリンをドーピングしながらＳｉＧｅ層を気相成長する工程を含むこと付記８記載の不揮発性半導体記憶装置の製造方法。
【００８６】
（付記１０）
前記リンの原料は、ＰＨ３である付記９記載の不揮発性半導体記憶装置の製造方法。
【００８７】
（付記１１）
前記メモリチャネル層を形成する工程は、前記第２の絶縁層上にリンをドーピングしながらＳｉＧｅ層を気相成長する前記工程後に、前記気相成長の成長温度より高い温度で前記ＳｉＧｅ層を熱処理する工程をさらに有する付記９または１０に記載の不揮発性半導体記憶装置の製造方法。
【００８８】
（付記１２）
前記メモリチャネル層を形成する工程は、
前記第１の絶縁層上に、ＳｉＧｅ層を気相成長する工程と、
前記ＳｉＧｅ層を前記気相成長する工程後、前記ＳｉＧｅ層の表面から前記ＳｉＧｅ層中にリンを気相拡散させる工程と、
前記ＳｉＧｅ層の前記気相拡散させる工程後、前記気相拡散させる工程における前記リンを拡散させる温度よりも高い温度で前記ＳｉＧｅ層をアニールする工程と、
を含む付記８記載の不揮発性半導体記憶装置の製造方法。
【００８９】
（付記１３）
前記リンを気相拡散させる工程において、フォスフィン雰囲気中で前記ＳｉＧｅ層を加熱することにより、リンがＳｉＧｅ層表面からＳｉＧｅ層中に拡散する付記１２記載の不揮発性半導体記憶装置の製造方法。
【符号の説明】
【００９０】
１０  基板
２０ａ、２０ｂ  メモリチャネル層
２１、５８  ＳｉＮ層
２３、２４、２６〜２９  層間絶縁膜
２５、絶縁層
３１  第１の絶縁層
３２  電荷蓄積層
３３  第２の絶縁層
４１  凹部
４２  窒化シリコン
５０  導電層
５３、５４  ゲート絶縁膜
５６、５７  チャネル層
６０  積層体
ＢＬ  ビット線
ＢＧ  バックゲート
ＢＧＴ  バックゲートトランジスタ
ＤＳＧ  ドレイン側層
ＤＳＴ  ドレイン側選択トランジスタ
ＭＣ  メモリセル
ＭＳ  メモリストリング
ＭＨ  メモリホール
ＭＨＲ  連結ホール
ＳＨ  ホール
ＳＬ  ソース線
ＳＳＧ  ソース側選択ゲート層
ＳＳＴ  ソース側選択トランジスタ
ＷＬ  ワード線
【図１】
2013201270.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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