(57)【要約】【課題】逓倍信号を出力する発振器を小型化する。【解決手段】発振信号を生成する発振部１１０と、発振信号を遅延して遅延信号を生成する複数の遅延素子を有する遅延部１２０と、複数の遅延素子のうち、遅延信号の生成に用いる遅延素子を選択する遅延素子選択部１３０と、遅延素子選択部１３０が複数の遅延素子のうちのどれを選択するかを示す遅延素子選択情報を記憶する記憶部１４０と、発振信号と遅延信号とに基づいて発振信号の周波数の２倍の周波数の逓倍信号を生成する逓倍信号生成部１５０とを備える。【選択図】図１
2013255160.tif 000002
【特許請求の範囲】
【請求項１】
発振信号を生成する発振部と、
前記発振信号を遅延して遅延信号を生成する複数の遅延素子を有する遅延部と、
前記複数の遅延素子のうち、前記遅延信号の生成に用いる遅延素子を選択する遅延素子選択部と、
前記遅延素子選択部が前記複数の遅延素子のうちのどれを選択するかを示す遅延素子選択情報を記憶する記憶部と、
前記発振信号と前記遅延信号とに基づいて前記発振信号の周波数の２倍の周波数の逓倍信号を生成する逓倍信号生成部と
を備える発振器。
【請求項２】
前記記憶部は、前記遅延素子選択部が選択する前記遅延素子の組み合わせに対応する複数の前記遅延素子選択情報を記憶すると共に、入力された信号に応じて前記複数の遅延素子選択情報から選択した前記遅延素子選択情報を出力する請求項１に記載の発振器。
【請求項３】
前記逓倍信号のデューティーを補正した補正信号を生成する補正部をさらに備え、
前記補正部は、
第１極性を有する第１トランジスタと、
前記第１極性と異なる第２極性を有する複数の第２トランジスタと、
前記複数の第２トランジスタのうち、前記補正信号の生成に用いる少なくとも１つの第２トランジスタを選択する複数の選択素子と
を有する請求項１又は２に記載の発振器。
【請求項４】
前記記憶部は、前記複数の選択素子が前記複数の第２トランジスタのうちのどれを選択するかを示すトランジスタ選択情報を記憶する請求項３に記載の発振器。
【請求項５】
前記記憶部は、複数の前記トランジスタ選択情報を記憶し、入力された信号に応じて前記複数のトランジスタ選択情報から選択したトランジスタ選択情報を出力する請求項４に記載の発振器。
【請求項６】
発振信号を生成する発振部と、
前記発振信号を遅延して遅延信号を生成する複数の遅延素子を有する遅延部と、
前記複数の遅延素子のうち、前記遅延信号の生成に用いる遅延素子を選択する遅延素子選択部と、
前記遅延素子選択部が前記複数の遅延素子のうちのどれを選択するかを示す遅延素子選択情報を記憶する記憶部と、
前記発振信号と前記遅延信号とに基づいて前記発振信号の周波数の２倍の周波数の逓倍信号を生成する逓倍信号生成部と
を有する発振器を組み立てる工程と、
前記発振器を組み立てる工程の後に、前記記憶部に前記遅延素子選択情報に対応する入力情報を入力する工程と
を備える発振器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振信号を逓倍した信号を生成する発振器に関する。
【背景技術】
【０００２】
電子デバイスの動作可能周波数が高くなるにつれて、より高い周波数の発振信号を生成する回路が求められている。基本周波数よりも高い周波数の信号を生成する方法として、入力クロックを遅延した信号と入力クロックとの排他的論理和を生成することで、入力クロックの２倍の周波数の信号（以下、逓倍信号）を出力する発振器が知られている。従来の発振器においては、発振器の外部から入力される設定電圧と逓倍信号を平滑化した信号の電圧との差分電圧に応じて入力クロックの遅延時間を変化させることにより、出力される逓倍信号のデューティーを変化させることができた（例えば、特許文献１を参照）。
【０００３】
また、フェーズ・ロック・ループ（ＰＬＬ）を用いて逓倍信号を生成する発振器も知られている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−６４３６７号公報
【特許文献２】特開２０１０−２１６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、従来の発振器においては、遅延時間に応じて変動する逓倍信号の電圧と設定電圧との差分の電圧をフィードバックすることにより遅延時間を制御する必要があったので、フィードバック制御系を安定的に動作させることが困難であった。特に、遅延時間を細かく制御できない場合には、フィードバック制御系を収束させることができないので、逓倍信号のデューティーが変動し続けるという問題が生じていた。
【０００６】
他方で、遅延時間を細かく制御するには、異なる遅延時間を有する高精度の遅延素子が大量に必要となる。したがって、従来の方法で逓倍信号を生成する場合には、発振器の回路規模、消費電力及びコストが増大するという問題があった。
【０００７】
また、ＰＬＬを用いて逓倍信号を生成する場合には、カウンタ回路及び分周回路等を駆動させる必要があるので、発振器の回路規模と消費電力が大きくなるという問題があった。
【０００８】
そこで、本発明はこれらの点を鑑みてなされたものであり、発振信号の逓倍信号を出力することができる発振器の回路規模、消費電力及びコストを低減させることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様においては、発振信号を生成する発振部と、当該発振信号を遅延して遅延信号を生成する複数の遅延素子を有する遅延部と、複数の遅延素子のうち、遅延信号の生成に用いる遅延素子を選択する遅延素子選択部と、遅延素子選択部が複数の遅延素子のうちのどれを選択するかを示す遅延素子選択情報を記憶する記憶部と、発振信号と遅延信号とに基づいて発振信号の周波数の２倍の周波数の逓倍信号を生成する逓倍信号生成部とを備える発振器を提供する。
【００１０】
一例として、上記の記憶部は、遅延素子選択部が選択する遅延素子の組み合わせに対応する複数の遅延素子選択情報を記憶すると共に、入力された信号に応じて複数の遅延素子選択情報から選択した遅延素子選択情報を出力する。
【００１１】
上記の発振器は、逓倍信号のデューティーを補正する補正信号を生成する補正部をさらに備えてもよい。補正部は、第１極性を有する第１トランジスタと、第１極性と異なる第２極性を有する複数の第２トランジスタと、複数の第２トランジスタのうち、補正信号の生成に用いる少なくとも１つの第２トランジスタを選択する複数の選択素子とを有する。上記の複数の選択素子は、例えばスイッチである。発振器が補正部を有する場合に、上記の記憶部は、複数の選択素子が複数のトランジスタのうちのどれを選択するかを示すトランジスタ選択情報を記憶してもよい。記憶部は、複数のトランジスタ選択情報を記憶し、入力された信号に応じて複数のトランジスタ選択情報から選択したトランジスタ選択情報を出力してもよい。
【００１２】
本発明の第２の態様においては、発振信号を生成する発振部と、発振信号を遅延して遅延信号を生成する複数の遅延素子を有する遅延部と、複数の遅延素子のうち、遅延信号の生成に用いる遅延素子を選択する遅延素子選択部と、遅延素子選択部が複数の遅延素子のうちのどれを選択するかを示す遅延素子選択情報を記憶する記憶部と、発振信号と遅延信号とに基づいて発振信号の周波数の２倍の周波数の逓倍信号を生成する逓倍信号生成部とを有する発振器を組み立てる工程と、発振器を組み立てる工程の後に、記憶部に遅延素子選択情報に対応する入力情報を入力する工程とを備える発振器の製造方法を提供する。
【発明の効果】
【００１３】
本発明によれば、発振信号の逓倍信号を出力する発振器の回路規模、消費電力及びコストを低減させることができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態の発振器の構成を示す。
【図２】発振信号、遅延信号及び逓倍信号の関係を示す。
【図３】遅延部及び遅延素子選択部の詳細回路の一例を示す。
【図４】第１の実施形態の発振器の他の例を示す。
【図５】補正部の構成の一例を示す。
【図６】ＣＭＯＳインバータの論理閾値電圧の変化の様子を示す。
【図７】論理閾値電圧の変化に伴う補正信号の波形の変化の様子を示す。
【図８】本実施形態の発振器の他の構成例を示す。
【図９】他の実施形態の発振器の構成例を示す。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
［発振器１００の構成］
図１は、第１の実施形態の発振器１００の構成を示す。発振器１００は、発振部１１０、遅延部１２０、遅延素子選択部１３０、記憶部１４０及び逓倍信号生成部１５０を備える。発振部１１０は、発振信号を生成する。例えば、発振部１１０は、水晶振動子及び水晶発振回路を有する。発振部１１０は、セラミック振動子のように、水晶振動子以外の素子により発振信号を生成してもよい。発振部１１０は、温度補償回路を有し、温度変化に起因する発振信号の周波数変動を抑制してもよい。
【００１６】
遅延部１２０は、発振部１１０が生成した発振信号を遅延して遅延信号を生成する複数の遅延素子１２２を有する。具体的には、図１に示した遅延部１２０は、遅延素子１２２−１、遅延素子１２２−２及び遅延素子１２２−３を有する。遅延部１２０は、４個以上の遅延素子１２２を有してもよい。
【００１７】
例えば、遅延素子１２２は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有するインバータ素子である。遅延素子１２２は、ＮＯＲゲート又はＡＮＤゲートであってもよく、抵抗及びコンデンサを含むアナログ素子であってもよい。
【００１８】
遅延素子選択部１３０は、複数の遅延素子１２２のうち、遅延信号の生成に用いる遅延素子１２２を選択する。例えば、遅延素子選択部１３０は、複数の遅延素子１２２と接続された複数のスイッチ１３２−１、スイッチ１３２−２及びスイッチ１３２−３を有する。スイッチ１３２は、例えば、入力される信号の論理値によって導通状態と非導通状態とを切り替えるアナログスイッチである。遅延素子選択部１３０は、４個以上のスイッチ１３２を有してもよい。遅延素子選択部１３０が選択した遅延素子１２２の個数に応じて、発振信号に対する遅延信号の遅延時間が定められる。
【００１９】
記憶部１４０は、遅延素子選択部１３０が複数の遅延素子１２２のうちのどれを選択するかを示す遅延素子選択情報を記憶する。例えば、記憶部１４０は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、ＯＴＰＲＯＭ（One Time
Programmable Read-Only Memory）などの不揮発性メモリである。具体的には、遅延素子選択情報とは、遅延素子選択部１３０が有する複数のスイッチ１３２のそれぞれの接続状態を制御することにより、遅延信号の生成に用いる遅延素子１２２を選択するための情報である。
【００２０】
記憶部１４０は、電源が投入されると、予め記憶された遅延素子選択情報に対応する遅延素子選択信号をスイッチ１３２−１、スイッチ１３２−２及びスイッチ１３２−３に対して出力する。一例として、スイッチ１３２−１、スイッチ１３２−２及びスイッチ１３２−３は、入力された遅延素子選択信号の論理値に応じて、切替状態を変化させる。
【００２１】
一例として、記憶部１４０は、スイッチ１３２−１、スイッチ１３２−２及びスイッチ１３２−３のそれぞれに対応する論理値を記憶している。スイッチ１３２−１に対応する論理値が“０”である場合には、スイッチ１３２−１は遅延素子１２２−１を遅延素子１２２−２に接続し、スイッチ１３２−１に対応する論理値が“１”である場合には、スイッチ１３２−１は遅延素子１２２−１を逓倍信号生成部１５０に接続する。
【００２２】
記憶部１４０は、遅延素子選択部１３０が選択する遅延素子１２２の組み合わせに対応する複数の遅延素子選択情報を記憶すると共に、入力された信号に応じて複数の遅延素子選択情報から選択した遅延素子選択情報を出力してもよい。例えば、記憶部１４０は、発振信号の周波数に対応する信号の入力を受けて、入力された信号に対応する遅延素子選択信号をスイッチ１３２−１、スイッチ１３２−２及びスイッチ１３２−３に対して出力する。記憶部１４０が、発振信号の周波数に応じて複数の遅延素子選択情報から選択した遅延素子選択信号を出力することにより、遅延素子選択部１３０は、発振信号に適した遅延時間を有する遅延信号を逓倍信号生成部１５０に入力することができる。
【００２３】
逓倍信号生成部１５０は、発振信号と遅延信号とに基づいて発振信号の周波数の２倍の周波数の逓倍信号を生成する。具体的には、逓倍信号生成部１５０は、発振信号の論理値が変化するタイミング、及び、遅延信号の論理値が変化するタイミングにおいて変化する逓倍信号を生成する。逓倍信号生成部１５０は、例えば排他的論理和ゲートである。逓倍信号生成部１５０は、発振信号の立ち上がりタイミングで逓倍信号を立ち上げ、遅延信号の立ち上がりタイミングで逓倍信号を立ち下げるフリップフロップであってもよい。
【００２４】
［各信号間のタイミング関係の一例］
図２は、発振信号、遅延信号及び逓倍信号の関係を示す。図２に示すように、発振信号の立ち上がりタイミングから遅延時間ｔだけ経過した後に、遅延信号が立ち上がる。発振信号の立ち下りタイミングから遅延時間ｔだけ経過した後に、遅延信号が立ち下がる。発振信号及び遅延信号の論理値が異なる期間においては逓倍信号の論理値は“１”を示し、発振信号及び遅延信号の論理値が同一である期間においては逓倍信号の論理値は“０”を示す。このように、逓倍信号生成部１５０は、記憶部１４０が記憶している遅延素子選択情報に基づいて発振信号の２倍の周波数の逓倍信号を生成することができる。
【００２５】
遅延信号が発振信号の１周期の４分の１の長さだけ発振信号に対して遅延する場合には、デューティーが５０％の逓倍信号を生成することができる。そこで、遅延素子１２２は、発振信号の１周期の４分の１の長さよりも小さな遅延時間を有することが好ましい。遅延素子１２２が発振信号の１周期の８分の１の長さよりも小さな遅延時間を有することがさらに好ましい。これらの場合には、複数の遅延素子１２２を用いることで遅延時間を発振信号の１周期の４分の１に近づけることができる。
【００２６】
一例として、発振信号の周波数が１００ＭＨｚ（１周期は１０ｎｓ）であり、１個の遅延素子１２２の遅延時間が１ｎｓである場合に、発振信号が１個の遅延素子１２２を通過することにより、発振信号の１周期の長さの１０分の１の長さだけ遅延する。発振信号が２個の遅延素子１２２を通過することにより、発振信号の１周期の長さの５分の１の長さだけ遅延するので、遅延時間が発振信号の１周期の４分の１に近づく。発振器１００においては、遅延素子選択部１３０が選択する遅延素子１２２の組み合わせに応じて遅延時間を制御することができるので、記憶部１４０が記憶している遅延素子選択情報に基づいてデューティーが５０％に近い逓倍信号を容易に生成することができる。
【００２７】
図１に示した発振器１００においては、スイッチ１３２−１は、遅延素子１２２−１が出力した信号を遅延素子１２２−２に入力するか逓倍信号生成部１５０に入力するかを切り替える。スイッチ１３２−３は、遅延素子１２２−２が出力した信号を遅延素子１２２−３に入力するか逓倍信号生成部１５０に入力するかを切り替える。スイッチ１３２−３は、遅延素子１２２−３が出力した信号を逓倍信号生成部１５０に入力するか否かを切り替える。
【００２８】
スイッチ１３２−１が、遅延素子１２２−１が出力した信号を逓倍信号生成部１５０に入力する場合には、スイッチ１３２−２及びスイッチ１３２−３は、それぞれ遅延素子１２２−２及び遅延素子１２２−３が出力した信号を逓倍信号生成部１５０に入力しない。この状態においては、遅延素子１２２−１が生成した遅延信号が逓倍信号生成部１５０に入力される。遅延素子１２２−１の遅延時間が１ｎｓである場合には、逓倍信号生成部１５０に入力される遅延信号は、発振信号に対して１ｎｓだけ遅延する。
【００２９】
スイッチ１３２−１が、遅延素子１２２−１が出力した信号を遅延素子１２２−２に入力すると共に、スイッチ１３２−２が、遅延素子１２２−２が出力した信号を逓倍信号生成部１５０に入力する場合には、スイッチ１３２−３は遅延素子１２２−３が出力した信号を逓倍信号生成部１５０に入力しない。この状態においては、遅延素子１２２−１及び遅延素子１２２−２によって遅延された信号が逓倍信号生成部１５０に入力される。
【００３０】
遅延素子１２２−１及び遅延素子１２２−２の遅延時間がそれぞれ１ｎｓである場合には、逓倍信号生成部１５０に入力される遅延信号は、発振信号に対して２ｎｓだけ遅延する。発振信号の周波数が１００ＭＨｚであると共に遅延時間が２ｎｓである場合には、逓倍信号生成部１５０は、ハイレベルの電圧とロウレベルの電圧とがそれぞれ２ｎｓ及び３ｎｓで繰り返される、１００ＭＨｚでデューティーが４０％の逓倍信号を生成することができる。
【００３１】
以上の通り、記憶部１４０が記憶している遅延素子選択情報に基づいて複数のスイッチ１３２を切り替えて、逓倍信号生成部１５０に入力される遅延信号の生成に用いる遅延素子１２２を選択することにより、逓倍信号生成部１５０に入力される遅延信号の遅延時間を変化させて、デューティーが５０％に近い逓倍信号を生成することができる。
【００３２】
［遅延部１２０及び遅延素子選択部１３０の詳細回路］
図３は、遅延部１２０及び遅延素子選択部１３０の詳細回路の一例を示す。図３に示すように、遅延素子１２２−１、遅延素子１２２−２及び遅延素子１２２−３は、極性が異なる複数のトランジスタ（例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ）を有する。遅延素子１２２−１とスイッチ１３２−１との間には、キャパシタ１２４−１が接続されている。遅延素子１２２−２とスイッチ１３２−２との間には、キャパシタ１２４−２が接続されている。遅延素子１２２−３とスイッチ１３２−３との間には、キャパシタ１２４−３が接続されている。
【００３３】
一例として、遅延素子１２２−１、遅延素子１２２−２及び遅延素子１２２−３のそれぞれの遅延時間は、キャパシタ１２４−１、キャパシタ１２４−２及びキャパシタ１２４−３によって定められる。例えば、キャパシタ１２４の容量が０．５ｐＦである場合には遅延素子１２２の遅延時間が１ｎｓとなり、キャパシタ１２４の容量が１ｐＦである場合には遅延素子１２２の遅延時間を２ｎｓとすることができる。複数の遅延素子１２２のそれぞれは、異なる容量のキャパシタ１２４と接続されることで、異なる遅延時間を有してもよい。
【００３４】
＜第２の実施形態＞
［デューティーを補正する補正部１６０を有する構成］
図４は、第１の実施形態の発振器１００の他の例を示す。図４に示した発振器１００は、補正部１６０を備える点で図１に示した発振器１００と異なる。補正部１６０は、逓倍信号生成部１５０が生成した逓倍信号のデューティーを補正した補正信号を生成する。具体的には、補正部１６０は、逓倍信号のデューティーが約５０％になるように、逓倍信号の立ち上がりタイミング及び立ち下がりタイミングの少なくとも１つを調整した補正信号を生成する。
【００３５】
図５は、補正部１６０の構成の一例を示す。図５に示した補正部１６０は、ＮＭＯＳトランジスタ１６１と、複数のＰＭＯＳトランジスタ１６２−１、ＰＭＯＳトランジスタ１６２−２及びＰＭＯＳトランジスタ１６２−３とを有するＣＭＯＳインバータである。ＰＭＯＳトランジスタ１６２−１、ＰＭＯＳトランジスタ１６２−２及びＰＭＯＳトランジスタ１６２−３は、電源端子とＮＭＯＳトランジスタ１６１との間で並列に接続されている。補正部１６０は、並列に接続された４個以上のＰＭＯＳトランジスタ１６２を有してもよい。
【００３６】
ＰＭＯＳトランジスタ１６２−１、ＰＭＯＳトランジスタ１６２−２及びＰＭＯＳトランジスタ１６２−３は、それぞれ異なるチャネル幅を有してよい。例えば、ＮＭＯＳトランジスタ１６１のチャネル幅（Ｗｎ）は２０μｍ、ＰＭＯＳトランジスタ１６２−１のチャネル幅（Ｗｐ）は２μｍ、ＰＭＯＳトランジスタ１６２−２のチャネル幅は１８μｍ、ＰＭＯＳトランジスタ１６２−３のチャネル幅は１９８μｍである。この場合において、ＮＭＯＳトランジスタ１６１のチャネル幅に対するＰＭＯＳトランジスタ１６２−１のチャネル幅の割合は０．１、ＮＭＯＳトランジスタ１６１のチャネル幅に対するＰＭＯＳトランジスタのチャネル幅の割合は約１、ＮＭＯＳトランジスタ１６１のチャネル幅に対するＰＭＯＳトランジスタ１６２−３のチャネル幅の割合は約１０である。
【００３７】
図５に示した補正部１６０においては、ＮＭＯＳトランジスタ１６１のチャネル幅に対するＰＭＯＳトランジスタ１６２のチャネル幅の割合（Ｗｐ／Ｗｎ）に応じて論理閾値電圧が変化する。具体的には、ＰＭＯＳトランジスタ１６２のチャネル幅が小さいほど論理閾値電圧が低く、ＰＭＯＳトランジスタ１６２のチャネル幅が大きいほど論理閾値電圧が高い。
【００３８】
図６は、ＣＭＯＳインバータの論理閾値電圧の変化の様子を示す。図６における横軸はＣＭＯＳインバータへの入力電圧を示し、縦軸はＣＭＯＳインバータの出力電圧を示す。
【００３９】
同図に示すように、Ｗｐ／Ｗｎが０．１の場合に論理閾値電圧Ｖｔｈ１が電源電圧の約３分の１の電圧であり、Ｗｐ／Ｗｎが１の場合に論理閾値電圧Ｖｔｈ２が電源電圧の約２分の１の電圧であり、Ｗｐ／Ｗｎが１０の場合に論理閾値電圧Ｖｔｈ３が電源電圧の約３分の２の電圧である。補正部１６０は、ＰＭＯＳトランジスタ１６２のＷｐ／Ｗｎを変化させて論理閾値電圧を変化させることで、入力される逓倍信号の立ち上がりタイミング及び立ち下がりタイミングを変化させることができる。
【００４０】
補正部１６０は、当該複数のＰＭＯＳトランジスタ１６２のうち、補正信号の生成に用いるトランジスタを選択するスイッチ１６４をさらに有する。スイッチ１６４は、例えば、入力される信号の論理値によって導通状態と非導通状態とを切り替えるアナログスイッチである。
【００４１】
具体的には、スイッチ１６４は、電源とＮＭＯＳトランジスタ１６１との間に、ＰＭＯＳトランジスタ１６２−１、ＰＭＯＳトランジスタ１６２−２及びＰＭＯＳトランジスタ１６２−３の少なくとも１つを接続するか否かを切り替える。一例として、図５に示した補正部１６０は、ＰＭＯＳトランジスタ１６２−２をＰＭＯＳトランジスタ１６２−１と並列に接続するか否かを切り替えるスイッチ１６４−１、及び、ＰＭＯＳトランジスタ１６２−３をＰＭＯＳトランジスタ１６２−１と並列に接続するか否かを切り替えるスイッチ１６４−２を有する。
【００４２】
スイッチ１６４−１及びスイッチ１６４−２が非導通状態である第１状態においては、電源とＮＭＯＳトランジスタ１６１との間にはＰＭＯＳトランジスタ１６２−１のみが接続されている。したがって、この場合のＷｐ／Ｗｎは０．１である。スイッチ１６４−１が導通状態であると共にスイッチ１６４−２が非導通状態である第２状態においては、ＰＭＯＳトランジスタ１６２−２がＰＭＯＳトランジスタ１６２−１と並列接続される。第２状態においては、ＰＭＯＳトランジスタ１６２−１のチャネル幅及びＰＭＯＳトランジスタ１６２−２のチャネル幅の合計値が２０μｍになるので、Ｗｐ／Ｗｎはほぼ１に等しくなる。
【００４３】
スイッチ１６４−１が非導通状態であると共にスイッチ１６４−２が導通状態である第３状態においては、ＰＭＯＳトランジスタ１６２−３がＰＭＯＳトランジスタ１６２−１と並列接続される。第３状態においては、ＰＭＯＳトランジスタ１６２−１のチャネル幅及びＰＭＯＳトランジスタ１６２−３のチャネル幅の合計値が２００μｍになるので、Ｗｐ／Ｗｎはほぼ１０に等しくなる。このように、スイッチ１６４−１及びスイッチ１６４−２の接続状態が変化することにより、ＰＭＯＳトランジスタ１６２のＷｐ／Ｗｎが変化する。
【００４４】
［デューティー補正の一例］
図７は、補正部１６０における論理閾値電圧の変化に伴う補正信号の波形の変化の様子を示す。第１状態における論理閾値電圧Ｖｔｈ１はハイレベル電圧の約３分の１の電圧であり、補正部１６０が出力する補正信号の論理値は逓倍信号の立ち上がり期間の開始直後にロウレベルになると共に、逓倍信号が立ち下がり期間が終わる直前にハイレベルになる。第２状態における論理閾値電圧Ｖｔｈ２はハイレベル電圧の約２分の１の電圧であり、補正信号の論理値は、逓倍信号の立ち上がり期間及び立ち下がり期間のほぼ中間時点で変化する。第３状態における論理閾値電圧Ｖｔｈ３はハイレベル電圧の約３分の２の電圧であり、補正信号の論理値は、立ち上がり期間が終わる直前にロウレベルになると共に、立ち下がり期間の開始直後にハイレベルになる。
【００４５】
以上の通り、補正部１６０は、スイッチ１６４−１及びスイッチ１６４−２の接続状態が切り替わることにより、逓倍信号のデューティーを変化させることができる。例えば、逓倍信号のデューティーが５０％より小さく、ハイレベルの期間がロウレベルの期間よりも短い場合には、論理閾値電圧を低くするべく比較的小さなＷｐ／Ｗｎになるようにスイッチ１６４−１及びスイッチ１６４−２を制御することで、補正信号のデューティーを５０％に近づけることができる。逆に、逓倍信号のデューティーが５０％より大きく、ハイレベルの期間がロウレベルの期間よりも長い場合には、論理閾値電圧を高くするべく比較的大きなＷｐ／Ｗｎになるようにスイッチ１６４−１及びスイッチ１６４−２を制御することで、補正信号のデューティーを５０％に近づけることができる。
【００４６】
なお、上記の説明においては、補正部１６０がチャネル幅の異なる複数のＰＭＯＳトランジスタ１６２を有する場合について説明したが、補正部１６０がチャネル幅の異なる複数のＮＭＯＳトランジスタ１６１を有しても、同等の効果を奏する。補正部１６０が、チャネル幅の異なる複数のＮＭＯＳトランジスタ１６１及び複数のＰＭＯＳトランジスタ１６２を有し、それぞれのトランジスタを接続するか否かを切り替えるスイッチを有してもよい。補正部１６０が複数のＮＭＯＳトランジスタ１６１及び複数のＰＭＯＳトランジスタ１６２を有する場合には、より多くの種類のＷｐ／Ｗｎから選択することができるので、補正信号のデューティーをより細かく制御することができる。
【００４７】
［記憶部１４０が記憶したトランジスタ選択情報に基づいて補正部１６０を制御する］
図８は、本実施形態の発振器１００の他の構成例を示す。図８に示した発振器１００は、記憶部１４０に記憶されたトランジスタ選択情報に基づいて補正部１６０が制御される点で、図４に示した発振器１００と異なる。記憶部１４０は、スイッチ１６４が複数のトランジスタ１６２のうちのどれを選択するかを示すトランジスタ選択情報を記憶する。記憶部１４０は、入力された信号に応じて複数のトランジスタ選択情報から選択したトランジスタ選択情報を出力してもよい。
【００４８】
トランジスタ選択情報は、例えば、スイッチ１６４−１及びスイッチ１６４−２のそれぞれに対応する論理値を示す情報である。具体的には、トランジスタ選択情報が“００”の場合には、スイッチ１６４−１及びスイッチ１６４−２の両方が非導通状態になる。トランジスタ選択情報が“０１”の場合には、スイッチ１６４−１が導通状態でスイッチ１６４−２が非導通状態になる。トランジスタ選択情報が“１０”の場合には、スイッチ１６４−１が非導通状態でスイッチ１６４−２が導通状態になる。トランジスタ選択情報が“１１”の場合には、スイッチ１６４−１及びスイッチ１６４−２が導通状態になる。
【００４９】
記憶部１４０は、電源が投入されると、予め記憶されたトランジスタ選択情報を出力することにより、スイッチ１６４−１及びスイッチ１６４−２の導通状態を設定してよい。記憶部１４０は、遅延素子選択部１３０を制御する遅延素子選択情報に対応づけてトランジスタ選択情報を記憶してもよい。記憶部１４０は、電源が投入されると、トランジスタ選択情報及び遅延素子選択情報を同時に出力してもよい。記憶部１４０は、複数のトランジスタ選択情報及び複数の遅延素子選択情報を記憶し、入力された信号に対応する遅延素子選択情報を遅延素子選択部１３０に入力すると共に、トランジスタ選択情報を補正部１６０に入力してもよい。
【００５０】
以上の通り、記憶部１４０がトランジスタ選択情報を記憶していることにより、遅延信号に適した論理閾値電圧を補正部１６０が選択することでデューティーを５０％に近づけることができる。さらに、記憶部１４０が複数のトランジスタ選択情報を記憶し、入力された信号に応じて選択されたトランジスタ選択情報を出力することにより、逓倍信号の波形に応じて柔軟にデューティーを補正することができる。
【００５１】
＜第３の実施形態＞
図９は、他の実施形態の発振器１００の構成例を示す。図９に示す発振器１００は、図１に示した発振器１００と異なる構成の遅延部１２０及び遅延素子選択部１３０を有する。図９に示す遅延部１２０は、カスケード接続された複数の遅延素子１２２を有する。遅延素子選択部１３０は、それぞれの遅延素子１２２の出力のうち、いずれの遅延素子１２２が出力する遅延信号を逓倍信号生成部１５０に入力するかを切り替える。
【００５２】
＜第４の実施形態＞
［発振器１００の製造方法］
発振器１００は、以下の手順により製造することができる。まず、発振部１１０、遅延部１２０、遅延素子選択部１３０、記憶部１４０及び逓倍信号生成部１５０を有する発振器を組み立てる。具体的には、発振部１１０、遅延部１２０、遅延素子選択部１３０、記憶部１４０及び逓倍信号生成部１５０をプリント基板に実装して、これらを覆う筐体をプリント基板に固定する。さらに、記憶部１４０に遅延素子選択情報を書き込む。記憶部１４０にトランジスタ選択情報を書き込んでもよい。予め複数の遅延素子選択情報及び複数のトランジスタ選択情報を記憶した記憶部１４０に信号を入力することで、記憶部１４０から出力する遅延素子選択情報及びトランジスタ選択情報を設定してもよい。
【００５３】
記憶部１４０への遅延素子選択情報又はトランジスタ選択情報を書き込む工程においては、例えば、組み立てられた発振器１００にシリアル通信ケーブルを介してコンピュータを接続し、コンピュータにおいて遅延素子選択情報又はトランジスタ選択情報に対応する入力情報を入力する。コンピュータは、発振器１００の発振周波数の入力を受けて、発振周波数に対応する遅延素子選択情報又はトランジスタ選択情報を記憶部１４０に書き込んでもよい。
【００５４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５５】
１００・・・発振器、１１０・・・発振部、１２０・・・遅延部、１２２・・・遅延素子、１２４・・・キャパシタ、１３０・・・遅延素子選択部、１３２・・・スイッチ、１４０・・・記憶部、１５０・・・逓倍信号生成部、１６０・・・補正部、１６１・・・トランジスタ、１６２・・・トランジスタ、１６４・・・スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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