(57)【要約】【課題】実施の形態に係る半導体記憶装置は、動作に要する電圧を低減させ且つ正確に動作可能とする。【解決手段】メモリセルは、可変抵抗素子、及び整流素子を直列接続してなる。整流素子は、第１不純物半導体層、真性半導体層、第２不純物半導体層、及び金属層を有する。第１不純物半導体層は第１導電型の不純物を含む。真性半導体層は第１不純物半導体層に接する。第２不純物半導体層は真性半導体層に接し且つ第２導電型の不純物を含む。金属層は、第１不純物半導体層又は第２不純物半導体層に接する。金属層に接する第１不純物半導体層又は第２不純物半導体層の第１領域における金属層との接触面に垂直方向の厚みは、金属層に接する第１不純物半導体層又は第２不純物半導体層の第２領域における金属層との接触面に垂直方向の厚みと異なる。【選択図】図３
2013201162.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子、及び整流素子を直列接続してなるメモリセルを備え、
前記整流素子は、
第１導電型の不純物を含む第１不純物半導体層と、
前記第１不純物半導体層に接する真性半導体層と、
前記真性半導体層に接し且つ第２導電型の不純物を含む第２不純物半導体層と、
前記第１不純物半導体層又は前記第２不純物半導体層に接する金属層とを備え、
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の第１領域における前記金属層との接触面に垂直方向の厚みは、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の第２領域における前記金属層との接触面に垂直方向の厚みと異なり、
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層は、前記金属層に面し且つ前記第２領域と比較して前記第１領域において窪む表面を有し、
前記第１領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面を含み、
前記第２領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面以外の領域を含み、
前記金属層は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の上面及び側面を覆う
ことを特徴とする半導体記憶装置。
【請求項２】
可変抵抗素子、及び整流素子を直列接続してなるメモリセルを備え、
前記整流素子は、
第１導電型の不純物を含む第１不純物半導体層と、
前記第１不純物半導体層に接する真性半導体層と、
前記真性半導体層に接し且つ第２導電型の不純物を含む第２不純物半導体層と、
前記第１不純物半導体層又は前記第２不純物半導体層に接する金属層とを備え、
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の第１領域における前記金属層との接触面に垂直方向の厚みは、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の第２領域における前記金属層との接触面に垂直方向の厚みと異なる
ことを特徴とする半導体記憶装置。
【請求項３】
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層は、前記金属層に面し且つ前記第２領域と比較して前記第１領域において窪む表面を有する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面を含み、
前記第２領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面以外の領域を含み、
前記金属層は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の上面及び側面を覆う
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記金属層に面する前記第１不純物半導体層又は前記第２不純物半導体層の表面の粗さは、前記真性半導体層の表面の粗さと比較して粗い
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第２領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面を含み、
前記第１領域は、前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の側面以外の領域を含み、
前記金属層は、
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層の幅よりも小さい幅を有する第１金属層と、
前記第１金属層から前記第１不純物半導体層又は前記第２不純物半導体層側に広がる第２金属層とを備える
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記金属層に接する前記第１不純物半導体層又は前記第２不純物半導体層は、前記真性半導体層に面し且つ前記第２領域と比較して前記第１領域において突出する表面を有する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
前記第１不純物半導体層及び前記第２不純物半導体層の下方に位置する配線層を更に備え、
前記配線層は、前記第１領域に粒界を有し、
前記第１不純物半導体層の下面、前記真性半導体層の下面、及び前記第２不純物半導体層の下面は、前記粒界に沿って突出している
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記可変抵抗素子は、
抵抗状態を変化させる半導体層と、
前記半導体層の側面に接するシリサイド層とを備える
ことを特徴とする請求項２乃至請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の可変抵抗素子が注目されている。このような可変抵抗素子は抵抗値を変化可能に構成され、その抵抗値の変化させる。また、可変抵抗素子はダイオードと直列接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に記載の実施の形態に係る半導体記憶装置は、動作に要する電圧を低減させ且つ正確に動作可能とする。
【課題を解決するための手段】
【０００５】
以下に記載の実施の形態に係る半導体記憶装置はメモリセルを備える。メモリセルは、可変抵抗素子、及び整流素子を直列接続してなる。整流素子は、第１不純物半導体層、真性半導体層、第２不純物半導体層、及び金属層を有する。第１不純物半導体層は第１導電型の不純物を含む。真性半導体層は第１不純物半導体層に接する。第２不純物半導体層は真性半導体層に接し且つ第２導電型の不純物を含む。金属層は、第１不純物半導体層又は第２不純物半導体層に接する。金属層に接する第１不純物半導体層又は第２不純物半導体層の第１領域における金属層との接触面に垂直方向の厚みは、金属層に接する第１不純物半導体層又は第２不純物半導体層の第２領域における金属層との接触面に垂直方向の厚みと異なる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】第１の実施の形態に係るメモリセルアレイ１０の斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイ１０の断面図である。
【図４Ａ】第１の実施の形態に係るダイオード層６２ａを示す断面図である。
【図４Ｂ】第１の実施の形態に係るダイオード層６２ｂを示す断面図である。
【図５】第１、第２比較例に係るダイオード層６２を示す断面図である。
【図６】第１、第２比較例に係るダイオード層６２のエネルギーバンド図である。
【図７】第１、第２比較例に係るダイオード層６２の電流−電圧特性を示す図である。
【図８】第１の実施の形態に係るダイオード層６２ａの電流−電圧特性を示す図である。
【図９】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１０】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１１】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１２】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１３】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１４】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１５】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１６】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１７】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１８】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図１９】第１の実施の形態に係る半導体記憶装置の製造工程を示す上面図および断面図である。
【図２０Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２０Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２１Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２１Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２２Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２２Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２３Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２３Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２４Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２４Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２５Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２５Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２６Ａ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２６Ｂ】第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２７】第２の実施の形態に係るダイオード層６２ａ及び可変抵抗層６４ａを示す断面図である。
【図２８Ａ】第３の実施の形態に係るダイオード層６２ａを示す断面図である。
【図２８Ｂ】第３の実施の形態に係るダイオード層６２ｂを示す断面図である。
【図２９Ａ】第３の実施の形態に係るダイオード層６２ａの製造工程を示す断面図である。
【図２９Ｂ】第３の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【図３０Ａ】第４の実施の形態に係るダイオード層６２ａを示す断面図である。
【図３０Ｂ】第４の実施の形態に係るダイオード層６２ｂを示す断面図である。
【図３１Ａ】第４の実施の形態に係るダイオード層６２ａの製造工程を示す断面図である。
【図３１Ｂ】第４の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【図３２】第５の実施の形態に係るメモリ層６０ｃを示す断面図である。
【図３３】図３２の一部を拡大した断面図である。
【図３４】第５の実施の形態に係るメモリ層６０ｂを示す断面図である。
【図３５】図３４の一部を拡大した断面図である。
【図３６】第５の実施の形態に係るダイオード層６２ｃの製造工程を示す断面図である。
【図３７】第５の実施の形態に係るダイオード層６２ｃの製造工程を示す断面図である。
【図３８】第５の実施の形態に係るダイオード層６２ｃの製造工程を示す断面図である。
【図３９】第５の実施の形態に係るダイオード層６２ｃの製造工程を示す断面図である。
【図４０】第５の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【図４１】第５の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【図４２】第５の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【図４３】第５の実施の形態に係るダイオード層６２ｂの製造工程を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体記憶装置の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１の実施の形態に係る半導体記憶装置の回路構成について説明する。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
【０００９】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びる。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向に平行な面上にマトリクス状に配置される。
【００１０】
メモリセルＭＣはデータを不揮発に記憶する。メモリセルＭＣは、図１に示すように、ダイオードＤＩ及び可変抵抗素子Ｒを有する。ダイオードＤＩのアノードはワード線ＷＬに接続され、そのカソードは可変抵抗素子Ｒの一端に接続される。可変抵抗素子Ｒはその抵抗値を可逆的に変化させる。可変抵抗素子Ｒの他端はビット線ＢＬに接続される。なお、ダイオードＤＩの順方向は、図１のようにワード線ＷＬ側からビット線ＢＬ側でも良いし、又はビット線ＢＬ側からワード線ＷＬ側であっても良い。
【００１１】
ワード線選択回路２０ａは、図１に示すように、複数の選択トランジスタＴｒａを有する。選択トランジスタＴｒａの一端はワード線ＷＬの一端に接続され、その他端はワード線駆動回路２０ｂに接続される。選択トランジスタＴｒａのゲートには信号Ｓａが供給される。すなわち、ワード線選択回路２０ａは信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続する。
【００１２】
ワード線駆動回路２０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をワード線ＷＬへと印加する。
【００１３】
ビット線選択回路３０ａは、図１に示すように、複数の選択トランジスタＴｒｂを有する。選択トランジスタＴｒｂの一端はビット線ＢＬの一端に接続され、その他端はビット線駆動回路３０ｂに接続される。選択トランジスタＴｒｂのゲートには信号Ｓｂが供給される。すなわち、ビット線選択回路３０ａは信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
【００１４】
ビット線駆動回路３０ｂは、図１に示すように、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧をビット線ＢＬへと印加する。また、ビット線駆動回路３０ｂはビット線ＢＬから読み出したデータを外部に出力する。
【００１５】
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１０の積層構造について説明する。メモリセルアレイ１０は、一例として、図２に示すように、基板４０の上層に形成される。メモリセルアレイ１０は、下層から上層へと、第１導電層５０ａ、メモリ層６０ａ、第２導電層７０ａ、メモリ層６０ｂ、及び第１導電層５０ｂ、メモリ層６０ｃ、及び第２導電層７０ｂを有する。すなわち、１つの第１導電層５０ｂ又は第２導電層７０ａは上下に位置する２つのメモリ層６０ａ〜６０ｃにより共有される。第１導電層５０ａ、５０ｂは、ビット線ＢＬとして機能する。メモリ層６０ａ〜６０ｃはメモリセルＭＣとして機能する。第２導電層７０ａ、７０ｂはワード線ＷＬとして機能する。なお、メモリ層６０ａ〜６０ｃは一例であり、積層されるメモリ層の数はこれに限定されない。
【００１６】
第１導電層５０ａ、５０ｂは、図２に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。第１導電層５０ａ、５０ｂは、熱に強く且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成される。
【００１７】
メモリ層６０ａ〜６０ｃは、図２に示すように、Ｘ方向及びＹ方向にマトリクス状に配列される。メモリ層６０ａは第１導電層５０ａと第２導電層７０ａとの間に設けられ、メモリ層６０ｂは第２導電層７０ａと第１導電層５０ｂとの間に設けられ、メモリ層６０ｃは第１導電層５０ｂと第２導電層７０ｂとの間に設けられる。
【００１８】
第２導電層７０ａ、７０ｂは、図２に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。第２導電層７０ａ、７０ｂは、第１導電層５０ａ、５０ｂと同様の材料により構成される。
【００１９】
次に、図３を参照して、メモリ層６０ａ〜６０ｃの詳細な積層構造について説明する。図３はメモリセルアレイ１０を示す断面図である。
【００２０】
先ず、メモリ層６０ａの構造を詳細に説明する。メモリ層６０ａは、図３に示すように、電極層６１ａ、ダイオード層６２ａ、電極層６３ａ、可変抵抗層６４ａ、電極層６５ａ、ストッパ層６６ａ、側壁絶縁層６７ａ、及び層間絶縁層６８ａを有する。
【００２１】
電極層６１ａは、第１導電層５０ａの上に形成される。電極層６１ａは、例えばチタンナイトライド（ＴｉＮ）等により構成される。
【００２２】
ダイオード層６２ａは電極層６１ａの上面に接する。ダイオード層６２ａはダイオードＤＩとして機能し、例えばポリシリコンにより構成される。ダイオード層６２ａは、下層から上層にｐ型半導体層（第１不純物半導体層）６２１ａ、真性半導体層（ｉ型）６２２ａ、ｎ型半導体層（第２不純物半導体層）６２３ａ、及びシリサイド層（金属層）６２４ａを有する。
【００２３】
電極層６３ａはダイオード層６２ａの上面に接する。電極層６３ａは電極層６１ａと同様の材料により構成される。
【００２４】
可変抵抗層６４ａは電極層６３ａの上面に接する。可変抵抗層６４ａは可変抵抗素子Ｒとして機能する。可変抵抗層６４ａは、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させる。電極層６５ａは可変抵抗層６４ａの上面に接する。電極層６５ａは電極層６１ａ、６３ａと同様の材料により構成され得る。
【００２５】
ストッパ層６６ａは電極層６５ａの上面に接する。ストッパ層６６ａは、例えばタングステン（Ｗ）にて構成される。ストッパ層６６ａは、後述するＣＭＰの研磨をその上面で止めるために形成される。側壁絶縁層６７ａは、電極層６１ａ〜ストッパ層６６ａの側面を取り囲む。側壁絶縁層６７ａは、例えば窒化シリコン（ＳｉＮ）により構成される。層間絶縁層６８ａは、電極層６１ａ〜側壁絶縁層６７ａの間の空隙を埋め、これらを電気的に分離するための絶縁膜である。層間絶縁層６８ａは、例えば酸化シリコン（ＳｉＯ２）により構成される。
【００２６】
次に、メモリ層６０ｂ、６０ｃの構造を説明する。下から偶数層目に位置するメモリ層６０ｂはメモリ層６０ａと異なるダイオード層６２ｂを有する一方、下から奇数層目に位置するメモリ層６０ｃはメモリ層６０ａと同様のダイオード層６２ｃを有する。
【００２７】
メモリ層６０ｂ中のダイオード層６２ｂは、メモリ層６０ａ中のダイオード層６２ａのｐ型半導体層とｎ型半導体層を入れ替えた構造を有する。すなわち、ダイオード層６２ｂは、ダイオード層６２ａと異なり、下層から上層にｎ型半導体層６２１ｂ、真性半導体層（ｉ型）６２２ｂ、ｐ型半導体層６２３ｂ、及びシリサイド層６２４ｂを有する。なお、メモリ層６０ｂは、電極層６１ｂ、ダイオード層６２ｂ、電極層６３ｂ、可変抵抗層６４ｂ、電極層６５ｂ、ストッパ層６６ｂ、側壁絶縁層６７ｂ、及び層間絶縁層６８ｂを有する。
【００２８】
メモリ層６０ｃのダイオード層６２ｃは、メモリ層６０ａのダイオード層６２ａと同じ構造を有する。すなわち、ダイオード層６２ｃは、ダイオード層６２ａと同様に、下層から上層にｐ型半導体層６２１ｃ、真性半導体層（ｉ型）６２２ｃ、ｎ型半導体層６２３ｃ、及びシリサイド層６２４ｃを有する。なお、メモリ層６０ｃは、電極層６１ｃ、ダイオード層６２ｃ、電極層６３ｃ、可変抵抗層６４ｃ、電極層６５ｃ、ストッパ層６６ｃ、側壁絶縁層６７ｃ、及び層間絶縁層６８ｃを有する。
【００２９】
また、図３に示すように、下から奇数番目のメモリ層６０ａ、６０ｃ内のシリサイド層６２４ａ、６２４ｃは、ｎ型半導体層６２３ａ、６２３ｃのＹ方向両端の側面に形成される一方、ｎ型半導体層６２３ａ、６２３ｃのＸ方向両端の側面に形成されない。これとは反対に、下から偶数番目のメモリ層６０ｂ内のシリサイド層６２４ｂは、ｎ型半導体層６２３ｂのＸ方向両端の側面に形成される一方、ｎ型半導体層６２３ｂのＹ方向両端の側面に形成されない。このようなシリサイド層６２４ａ〜６２４ｃの偶数番目と奇数番目の形状の違いは、後述する製造工程によって生じる。なお、可変抵抗層６４ａ〜６４ｃは、メモリ層６０ａ〜６０ｃにおいて、ｎ型半導体層６２３ａ〜６２３ｃのＸ方向及びＹ方向両端の側面に形成される。
【００３０】
次に、図４Ａを参照してメモリ層６０ａ中のダイオード層６２ａの構造をより具体的に説明する。図４Ａはダイオード層６２ａを示す断面図である。また、図４Ａ（ａ）はダイオード層６２ａの全体の構造を示したＹ−Ｚ平面に沿った断面図である。図４Ａ（ｂ）はダイオード層６２ａのＹ方向の側面を除いた中心領域ＡＲ２ａの構造を示した断面図である。図４Ａ（ｃ）はダイオード層６２ａのＹ方向の側面を含む周辺領域ＡＲ１ａの構造を示した断面図である。
【００３１】
ダイオード層６２ａは、図４Ａに示すように、下層から上層にｐ型半導体層６２１ａ、真性半導体層（ｉ型）６２２ａ、ｎ型半導体層６２３ａ、及びシリサイド層６２４ａを有する。ｐ型半導体層６２１ａはアクセプタとして機能するｐ型不純物（例えばボロン（Ｂ））を含む。真性半導体層６２２ａはｐ型半導体層６２１ａの上面に接する。ｎ型半導体層６２３ａは真性半導体層６２２ａの上面に接し、ドナーとして機能するｎ型不純物（例えばリン（Ｐ））を含む。シリサイド層６２４ａはｎ型半導体層６２３ａの上面及びＹ方向の側面に接する。シリサイド層６２４ａは、例えば、チタンシリサイド、ニッケルシリサイド等にて構成される。
【００３２】
図４Ａに示すように、ｐ型半導体層６２１ａ及び真性半導体層６２２ａは、周辺領域ＡＲ１ａ及び中心領域ＡＲ２ａで同じ厚みを有する。すなわち、ｐ型半導体層６２１ａ及び真性半導体層６２２ａは、略平坦な上面を有する。一方、周辺領域ＡＲ１ａにおけるｎ型半導体層６２３ａの厚みＴ１ａは、中心領域ＡＲ２ａにおけるｎ型半導体層６２３ａの厚みＴ２ａよりも薄い（Ｔ１ａ＜Ｔ２ａ）。すなわち、ｎ型半導体層６２３ａの上面は中心領域ＡＲ２ａよりも周辺領域ＡＲ１ａの方で窪んでいる。なお、本実施の形態において、“厚み”はＺ方向の長さを意味する。メモリ層６０ｃ中のｐ型半導体層６２１ｃ〜シリサイド層６２４ｃは、メモリ層６０ａ中のｐ型半導体層６２１ａ〜シリサイド層６２４ａと同様の構造を有する。
【００３３】
次に、図４Ｂを参照してメモリ層６０ｂ中のダイオード層６２ｂの形状について具体的に説明する。図４Ｂはダイオード層６２ｂを示す断面図である。また、図４Ｂ（ａ）はダイオード層６２ｂの全体の構造を示したＸ−Ｚ平面に沿った断面図である。図４Ｂ（ｂ）はダイオード層６２ｂのＸ方向の側面を除いた中心領域ＡＲ２ｂの構造を示す断面図である。図４Ｂ（ｃ）はダイオード層６２ｂのＸ方向の側面を含む周辺領域ＡＲ１ｂの構造を示す断面図である。
【００３４】
ダイオード層６２ｂは、図４Ｂに示すように、下層から上層にｎ型半導体層６２１ｂ、真性半導体層（ｉ型）６２２ｂ、ｐ型半導体層６２３ｂ、及びシリサイド層６２４ｂを有する。ｎ型半導体層６２１ｂはドナーとして機能するｎ型不純物を含む。真性半導体層６２２ｂはｎ型半導体層６２１ｂの上面に接する。ｐ型半導体層６２３ｂは真性半導体層６２２ｂの上面に接し、アクセプタとして機能するｐ型不純物を含む。シリサイド層６２４ｂはｐ型半導体層６２３ｂの上面及びＸ方向の側面に接する。シリサイド層６２４ｂは、例えば、チタンシリサイド、ニッケルシリサイド等にて構成される。
【００３５】
図４Ｂに示すように、ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂは、周辺領域ＡＲ１ｂ及び中心領域ＡＲ２ｂで同じ厚みを有する。すなわち、ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂは、略平坦な上面を有する。一方、周辺領域ＡＲ１ｂにおけるｐ型半導体層６２３ｂの厚みＴ１ｂは、中心領域ＡＲ２ｂにおけるｐ型半導体層６２３ｂの厚みＴ２ｂよりも薄い（Ｔ１ｂ＜Ｔ２ｂ）。すなわち、ｐ型半導体層６２３ｂの上面は中心領域ＡＲ２ｂよりも周辺領域ＡＲ１ｂの方で窪んでいる。
【００３６】
なお、図４Ａ、図４Ｂに示した構成を換言すると、シリサイド層（金属層）は、ｎ型半導体層６２３ａ（第２不純物半導体層）又はｐ型半導体層６２３ｂ（第１不純物半導体層）に接する。そして、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの周辺領域ＡＲ１ａ、ＡＲ１ｂにおける厚みＴ１ａ、Ｔ１ｂは、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの中心領域ＡＲ２ａ、ＡＲ２ｂにおける厚みＴ２ａ、Ｔ２ｂと異なる。
【００３７】
［効果］
次に、上記ダイオード層６２ａの構造によってもたらされる本実施の形態の効果について説明する。先ず、本実施の形態の効果を説明するため、図５を参照して第１、第２比較例について説明する。第１比較例に係るダイオード層６２では、ｎ型半導体層６２３はその周辺領域と中心領域とで略同一の厚みを有する。すなわち、第１比較例に係るダイオード層６２では、ｎ型半導体層６２３の上面は、第１の実施の形態ように窪みを有していない。第２の比較例に係るダイオード層６２は第１比較例と略同様の構造を有する。但し、第２の比較例に係るダイオード層６２において、ｎ型半導体層６２３の厚みは第１比較例よりも薄い。
【００３８】
上記のような第１、第２比較例のダイオード層６２におけるエネルギーバンド図は図６に示すようになる。図６（ａ）は上述した第１比較例のダイオード層６２を示す。図６（ｂ）は第１比較例のダイオード層６２に順方向バイアスの電圧（４Ｖ）を印加した際のエネルギーバンド図を示し、図６（ｃ）は第１比較例のダイオード層６２に逆方向バイアスの電圧（−４Ｖ）を印加した際のエネルギーバンド図を示す。また、図６（ｄ）は上述した第２比較例に係るダイオード層６２を示す。図６（ｅ）は第２比較例のダイオード層６２に順方向バイアスの電圧（４Ｖ）を印加した際のエネルギーバンド図を示し、図６（ｆ）は第２比較例のダイオード層６２に逆方向バイアスの電圧（−４Ｖ）を印加した際のエネルギーバンド図を示す。
【００３９】
先ず、図６（ｂ）を参照して第１比較例に係るダイオード層６２に順方向バイアスの電圧を印加する例を説明する。ダイオード層６２にバイアス電圧を印加する前、ｎ型半導体層６２３とシリサイド層６２３４との間にはショットキー障壁が生じ、ｎ型半導体層６２３には電子が蓄積される。そして、ダイオード層６２に順方向バイアスの電圧を印加すると、ｐ型半導体層６２１のエネルギーレベルは、ダイオード層６２に電圧を印加していない場合と比較して低下する。このため、ｎ型半導体層６２３の伝導帯の電子の濃度が大きくなると、ｎ型半導体層６２３の伝導帯からｐ型半導体層６２１の伝導帯に電子が拡散する。すなわち、ダイオード層６２に電流が流れる。
【００４０】
次に、図６（ｃ）を参照して第１比較例のダイオード層６２に逆方向バイアスの電圧を印加する例を説明する。この場合、ｐ型半導体層６２１のエネルギーレベルは、ダイオード層６２にバイアス電圧を印加していない場合と比較して上昇する。このため、ｎ型半導体層６２３の伝導帯からｐ型半導体層６２１の伝導帯に電子は拡散しない。また、逆方向バイアスの電圧が十分に高くなければトンネル効果は生じずダイオード層６２に電流は流れない。
【００４１】
次に、図６（ｅ）を参照して第２比較例のダイオード層６２に順方向バイアスの電圧を印加する例を説明する。ここで、第２比較例のｎ型半導体層６２３の厚みは、第１比較例のｎ型半導体層６２３の厚みよりも薄い。したがって、第２比較例においては、第１比較例と比較してショットキー障壁が生じない。よって、第２比較例のキャリア濃度は第１比較例の場合よりも大きくならず、電子は第１比較例よりも拡散しない。また、シリサイド層６２４の伝導帯からｎ型半導体層６２３の伝導帯には電子は移動しない。したがって、第１比較例と比較して、ダイオード層６２に電流は流れない。
【００４２】
次に、図６（ｆ）を参照して第２比較例のダイオード層６２に逆方向バイアスの電圧を印加する例を説明する。ここで、第２比較例のｎ型半導体層６２３の厚みは、第１比較例のｎ型半導体層６２３の厚みよりも薄い。したがって、第２比較例においては、第１比較例と比較してショットキー障壁が生じない。よって、第１比較例と比較して、真性半導体層６２２の価電子帯の正孔は、再結合中心を介してシリサイド層６２４の価電子帯へとトンネルし易くなる。したがって、第２比較例において電流を流すために必要とされる逆方向バイアスの電圧は、第１比較例よりも小さくなる。
【００４３】
以上、図６に示した第１、第２比較例の電流−電圧特性をまとめると図７になる。図７に示すように、ｎ型半導体層６２３が厚ければ（第１比較例）、所定の順方向バイアス電圧の印加で生じる電流は大きな電流Ｉｆｏｒ１となるが、逆方向バイアス電圧は高い電圧Ｖｓｅｔ１に設定しなければ動作に必要とする電流が生じない。一方、ｎ型半導体層６２３が薄ければ（第２比較例）、動作に必要とされる逆方向電流を生じさせるための逆方向バイアス電圧は低い電圧Ｖｓｅｔ２（Ｖｓｅｔ２＜Ｖｓｅｔ１）となるが、所定の順方向バイアス電圧の印加で生じる電流は小さな電流Ｉｆｏｒ２（Ｉｆｏｒ２＜Ｉｆｏｒ１）となる。すなわち、上記第１、第２比較例では、逆方向バイアスの電圧を小さくすると共に、順方向バイアスを印加した際の電流量を大きくすることはできない。
【００４４】
そこで、上述したように第１の実施の形態のダイオード層６２ａにおいて、周辺領域ＡＲ１ａにおけるｎ型半導体層６２３ａの厚みＴ１ａは、中心領域ＡＲ２ａにおけるｎ型半導体層６２３ａの厚みＴ２ａよりも薄くしている。これにより、図８に示すように、ダイオード層６２ａに順方向バイアスの電圧を印加した場合には、中心領域ＡＲ２ａのｎ型半導体層６２３ａによって、上記第１比較例と同様にダイオード層６２ａに大きな電流Ｉｆｏｒ１を流すことができる。更に、ダイオード層６２ａに逆方向バイアスの電圧を印加した場合には、周辺領域ＡＲ１ａのｎ型半導体層６２３ａによって、上記第２比較例と同様に小さな逆バイアスの電圧Ｖｓｅｔ２により所望とする電流を流すことができる。これにより、第１の実施の形態のダイオード層６２ａは、動作に必要とされる電圧を低減させ且つ正確にメモリセルＭＣの動作を可能とできる。なお、ダイオード層６２ｃは、ダイオード層６２ａと同様の構造を有するため、上記効果を有する。
【００４５】
また、第１の実施の形態のダイオード層６２ｂにおいて、周辺領域ＡＲ１ｂにおけるｐ型半導体層６２３ｂの厚みＴ１ｂは、中心領域ＡＲ２ｂにおけるｐ型半導体層６２３ｂの厚みＴ２ｂよりも薄い。これにより、第１の実施の形態のダイオード層６２ｂは、上記ダイオード層６２ａ、６２ｃと同様の効果を奏する。
【００４６】
［製造方法］
次に、図９〜図２６Ｂを参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。なお、図９〜図１９において、（ａ）は上面図を示し、（ｂ）は（ａ）のａ−ａ’断面図を示し、（ｃ）は（ａ）のｂ−ｂ’断面図を示す。また、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ及び図２６Ａはａ−ａ’断面図を示し、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ及び図２６Ｂはｂ−ｂ’断面図を示す。
【００４７】
先ず、図９に示すように、Ｙ方向に所定ピッチをもってＸ方向に延びる第１導電層５０ａ（ＢＬ）が基板４０上に形成される。また、第１導電層５０ａの側面には側壁絶縁層５１ａが形成され、更に、第１導電層５０ａ及び側壁絶縁層５１を埋める層間絶縁層５２ａが形成される。例えば、側壁絶縁層５１ａは窒化シリコン（ＳｉＮ）により構成され、層間絶縁層５２ａは酸化シリコン（ＳｉＯ２）により構成される。
【００４８】
次に、図１０に示すように、第１導電層５０ａ、側壁絶縁層５２ａ、及び層間絶縁層５２ａの上に電極層６１ａ、ダイオード層６２ａ（ｐ型半導体層６２１ａ、真性半導体層６２２ａ、ｎ型半導体層６２３ａ、及びシリサイド層６２４ａ）、電極層６３ａ、可変抵抗層６４ａ、電極層６５ａが積層される。ここで、シリサイド層６２４ａは、電極層６３ａによってｎ型半導体層６２３ａの上面がシリサイド化することで形成される。
【００４９】
続いて、図１１に示すように、電極層６５ａ上にストッパ層６６ａ、保護層８１ａ、レジスト８２ａが積層される。ストッパ層６６ａは電極層６５ａの全面に形成される。保護層８１ａはストッパ層６６ａの全面に形成され、レジスト８２ａはＹ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。保護層８１ａは例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、炭素（Ｃ）等により構成される。
【００５０】
次に、図１２に示すように、レジスト８２ａをマスクとして、電極層６１ａ〜ストッパ層６６ａがエッチングされる。これにより、電極層６１ａ〜ストッパ層６６ａは、Ｙ方向に所定ピッチをもってＸ方向に延びる形状に加工される。なお、エッチングの後、レジスト８２ａ及び保護層８１ａは除去される。
【００５１】
続いて、ＡＬＤ、Ｐｅ−ＣＶＤ等により窒化シリコンが電極層６１ａ〜ストッパ層６６ａの表面に堆積される。これにより、図１３に示すように、電極層６１ａ〜ストッパ層６６ａを覆う側壁絶縁層６７ａ（窒化シリコン）が形成される。次に、図１４に示すように、側壁絶縁層６７ａの上端がｎ型半導体層６２３ａの側面に位置するように、側壁絶縁層６７ａの一部がエッチングされる。これにより、ｎ型半導体層６２３ａ、電極層６３ａ〜ストッパ層６６ａの側面は露出される。
【００５２】
続いて、図１５に示すように、ＰＶＤ等によりｎ型半導体層６２３ａ、電極層６３ａ〜ストッパ層６６ａの側面を覆う金属層８３ａが形成される。金属層８３ａは、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等により構成される。次に、図１６に示すように、５００〜８００℃程度のアニール処理を行うことによってｎ型半導体層６２３ａの側面の一部はシリサイド化される。すなわち、シリサイド層６２４ａは、ｎ型半導体層６２３ａの側面まで延びるように形成される。なお、アニール後、希フッ酸等により金属層８３ａは除去される。
【００５３】
続いて、シリサイド層６２４ａ〜ストッパ層６６ａの表面にＡＬＤ、Ｐｅ−ＰＶＤ等により窒化シリコンが堆積される。これにより、図１７に示すように、電極層６１ａ〜ストッパ層６６ａを覆う側壁絶縁層６７ａ（窒化シリコン）が再び形成される。次に、酸化シリコンを堆積させる。これにより、図１８に示すように、電極層６１ａ〜側壁絶縁層６７ａを埋める層間絶縁層６８ａが形成される。ここで、層間絶縁層６８ａは、例えば水蒸気酸化により形成される。
【００５４】
続いて、図１９に示すように、層間絶縁層６８ａ及び側壁絶縁層６７ａはＣＭＰにより研磨され、ストッパ層６６ａの上面まで層間絶縁層６８ａ及び側壁絶縁層６７ａは除去される。
【００５５】
次に、図２０Ａ及び図２０Ｂに示すように、ストッパ層６６ａの上面に、第２導電層７０ａ、電極層６１ｂ、ダイオード層６２ｂ（ｎ型半導体層６２１ｂ、真性半導体層６２２ｂ、ｐ型半導体層６２３ｂ、及びシリサイド層６２４ｂ）、電極層６３ｂ、可変抵抗層６４ｂ、電極層６５ｂ、ストッパ層６６ｂ、保護層８１ｂ、及びレジスト８２ｂが形成される。保護層８１ｂはストッパ層６６ｂの全面に形成され、レジスト８２ｂはＸ方向に所定ピッチをもってＹ方向に延びるストライプ状に形成される。
【００５６】
続いて、図２１Ａ及び図２１Ｂに示すように、レジスト８２ｂをマスクとして、電極層６１ａ〜ストッパ層６６ｂがエッチングされる。これにより、電極層６１ａ〜ストッパ層６６ａは、Ｘ方向及びＹ方向にマトリクス状に配列されるように加工される。また、第２導電層７０ａ〜ストッパ層６６ｂはＸ方向に所定ピッチをもってＹ方向に延びるストライプ状に加工される。なお、エッチングの後、レジスト８２ｂ及び保護層８１ｂは除去される。
【００５７】
次に、図２２Ａ及び図２２Ｂに示すように、ｐ型半導体層６２３ｂの側面の一部はシリサイド化され、シリサイド層６２４ｂはｐ型半導体層６２３ｂの側面まで延ばされる。また、電極層６１ａ〜ストッパ層６６ｂの表面に窒化シリコンが堆積され、電極層６１ａ〜ストッパ層６６ｂを覆う側壁絶縁層６７ｂ（窒化シリコン）が形成される。
【００５８】
続いて、図２３Ａ及び図２３Ｂに示すように、電極層６１ａ〜側壁絶縁層６７ｂを埋める層間絶縁層６８ｂが形成される。次に、図２４Ａ及び図２４Ｂに示すように、層間絶縁層６８ｂ及び側壁絶縁層６７ｂはＣＭＰにより研磨され、ストッパ層６６ｂの上面まで層間絶縁層６８ｂ及び側壁絶縁層６７ｂは除去される。
【００５９】
次に、図２５Ａ及び図２５Ｂに示すように、ストッパ層６６ｂの上面に、第１導電層５０ｂ、電極層６１ｃ、ダイオード層６２ｃ（ｐ型半導体層６２１ｃ、真性半導体層６２２ｃ、ｎ型半導体層６２３ｃ、及びシリサイド層６２４ｃ）、電極層６３ｃ、可変抵抗層６４ｃ、電極層６５ｃ、ストッパ層６６ｃ、保護層８１ｃ、及びレジスト８２ｃが形成される。保護層８１ｃはストッパ層６６ｃの全面に形成され、レジスト８２ｃはＹ方向に所定ピッチをもってＸ方向に延びるストライプ状に形成される。そして、図２６Ａ及び図２６Ｂに示すように、上記と同様の工程によって各層は加工される。
【００６０】
［第２の実施の形態］
［構成］
次に、図２７を参照して、第２の実施の形態について説明する。第２の実施の形態において、図２７に示すように、可変抵抗層６４ａは、半導体層６４１ａ、及びシリサイド層６４２ａにより構成される。第２の実施の形態のその他の構成は、第１の実施の形態と同様であるため、それらについては同一符号を付し、その説明を省略する。
【００６１】
半導体層６４１ａは、電極層６３ａの上面と電極層６５ａの上面との間に設けられる。半導体層６４１ａは、抵抗状態を変化させるように構成される。半導体層６４１ａは、例えば、ｎ型又はｐ型の不純物を含むポリシリコンにより構成される。シリサイド層６４２ａは半導体層６４１ａの側面に接する。シリサイド層６４２ａは例えばチタンシリサイド、ニッケルシリサイド等にて構成される。上記第２の実施の形態によれば、半導体層６４１ａの側面にシリサイド層６４２ａが設けられるため、製造工程において、半導体層６４１ａの結晶化が促進される。したがって、半導体層６４１ａ中の欠陥密度を低減することができ、可変抵抗層６４ａの抵抗を下げることができる。これにより、第２の実施の形態は可変抵抗素子に対する動作のエラーを抑制できる。なお、上記構成は、可変抵抗層６４ａに限られず、可変抵抗層６４ｂ、６４ｃにも適用できる。
【００６２】
［第３の実施の形態］
［構成］
次に、第３の実施の形態について説明する。第３の実施の形態は、ダイオード層６２ａ〜６２ｃの形状のみが第１の実施の形態と異なる。よって、第３の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６３】
先ず、図２８Ａを参照して、メモリ層６０ａ中のダイオード層６２ａの構造について説明する。図２８Ａ（ａ）はダイオード層６２ａの全体の構造を示したＹ−Ｚ平面に沿った断面図である。図２８Ａ（ｂ）はダイオード層６２ａの領域ＡＲ４ａの構造を示した断面図である。図２８Ａ（ｃ）はダイオード層６２ａの領域ＡＲ３ａの構造を示した断面図である。なお、ダイオード層６２ｃの構造はダイオード層６２ａの構造と同一であるため、その説明は省略する。
【００６４】
図２８Ａに示すように、第３の実施の形態においても第１の実施の形態と同様に、ｐ型半導体層６２１ａ及び真性半導体層６２２ａは、周辺領域と中心領域とで同一の厚みを有し、平坦な上面を有する。一方、ｎ型半導体層６２３ａの上面は平坦ではない。ｎ型半導体層６２３ａの上面の粗さは、その全体に亘ってｐ型半導体層６２１ａの上面の粗さ及び真性半導体層６２２ａの上面の粗さよりも粗い。これにより、図２８Ａに示すように、ｎ型半導体層６２３ａは、ダイオード層６２ａの周辺領域及び中心領域に関わらず異なる膜厚を有する。例えば、ｎ型半導体層６２３ａの上面は、領域ＡＲ４ａと比較して領域ＡＲ３ａにおいて真性半導体層６２２ａ側に窪んでいる。また、領域ＡＲ３ａにおけるｎ型半導体層６２３ａの厚みＴ３ａは、領域ＡＲ４ａにおけるｎ型半導体層６２３ａの厚みＴ４ａよりも薄い（Ｔ３ａ＜Ｔ４ａ）。この厚みＴ３ａ、Ｔ４ａによって、第３の実施の形態のダイオード層６２ａは第１の実施の形態と同様の効果を奏する。なお、第３の実施の形態において、メモリ層６０ｃ中のｐ型半導体層６２１ｃ〜シリサイド層６２４ｃは、メモリ層６０ａ中のｐ型半導体層６２１ａ〜シリサイド層６２４ａと同様の構造を有する。
【００６５】
次に、図２８Ｂを参照して、メモリ層６０ｂ中のダイオード層６２ｂの構造について説明する。図２８Ｂ（ａ）はダイオード層６２ｂの全体の構造を示したＸ−Ｚ平面に沿った断面図である。図２８Ｂ（ｂ）はダイオード層６２ｂの領域ＡＲ４ｂの構造を示した断面図である。図２８Ｂ（ｃ）はダイオード層６２ｂの領域ＡＲ３ｂの構造を示した断面図である。
【００６６】
図２８Ｂに示すように、第３の実施の形態においても第１の実施の形態と同様に、ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂは、周辺領域と中心領域とで同一の厚みを有し、平坦な上面を有する。一方、ｐ型半導体層６２３ｂの上面は平坦ではない。ｐ型半導体層６２３ｂの上面の粗さは、その全体に亘ってｎ型半導体層６２１ｂの上面の粗さ及び真性半導体層６２２ｂの上面の粗さよりも粗い。これにより、図２８Ｂに示すように、ｐ型半導体層６２３ｂは、ダイオード層６２ｂの周辺領域及び中心領域に関わらず異なる膜厚を有する。例えば、ｐ型半導体層６２３ｂの上面は、領域ＡＲ４ｂと比較して領域ＡＲ３ｂにおいて真性半導体層６２２ｂ側に窪んでいる。また、領域ＡＲ３ｂにおけるｐ型半導体層６２３ｂの厚みＴ３ｂは、領域ＡＲ４ｂにおけるｐ型半導体層６２３ｂの厚みＴ４ｂよりも薄い（Ｔ３ｂ＜Ｔ４ｂ）。この厚みＴ３ｂ、Ｔ４ｂによって、第３の実施の形態のダイオード層６２ｂは第１の実施の形態と同様の効果を奏する。
【００６７】
なお、図２８Ａ、図２８Ｂに示した構成を換言すると、シリサイド層（金属層）は、ｎ型半導体層６２３ａ（第２不純物半導体層）又はｐ型半導体層６２３ｂ（第１不純物半導体層）に接する。そして、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの領域ＡＲ３ａ、ＡＲ３ｂにおける厚みＴ３ａ、Ｔ３ｂは、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの領域ＡＲ４ａ、ＡＲ４ｂにおける厚みＴ４ａ、Ｔ４ｂと異なる。
【００６８】
［製造方法］
次に、図２９Ａを参照して、第３の実施の形態に係るダイオード層６２ａの製造工程について説明する。なお、ダイオード層６２ｃの製造工程はダイオード層６２ａの製造工程と同様であるため、その説明を省略する。
【００６９】
図２９Ａ（ａ）に示すように、ｐ型半導体層６２１ａ及び真性半導体層６２２ａが積層される。ｐ型半導体層６２１ａ及び真性半導体層６２２ａは、アモルファスの状態で形成され、平坦な表面を有する。次に、図２９Ａ（ｂ）に示すように、真性半導体層６２２ａの上面にｎ型半導体層６２３ａが堆積される。ｎ型半導体層６２３ａは、結晶化し易い条件（ｐ型半導体層６２１ａ及び真性半導体層６２２ａよりも高い温度）で形成される。これにより、ｎ型半導体層６２３ａの表面は、ｐ型半導体層６２１ａ及び真性半導体層６２２ａの表面と比較して大きいラフネスを持つ（粗さがより粗い）。そして、図２９Ａ（ｃ）に示すように、ｎ型半導体層６２３ａの上面に、シリサイド層６２４ａが形成される。
【００７０】
上記図２９Ａに示す工程の後、第１の実施の形態と同様の工程が実行される。なお、第３の実施の形態においては、ｎ型半導体層６２３ａの側面はシリサイド化されない。
【００７１】
次に、図２９Ｂを参照して、第３の実施の形態に係るダイオード層６２ｂの製造工程について説明する。まず、図２９Ｂ（ａ）に示すように、ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂが積層される。ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂは、アモルファスの状態で形成され、平坦な表面を有する。次に、図２９Ｂ（ｂ）に示すように、真性半導体層６２２ｂの上面にｐ型半導体層６２３ｂが堆積される。ｐ型半導体層６２３ｂは、結晶化し易い条件（ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂよりも高い温度）で形成される。これにより、ｐ型半導体層６２３ｂの表面は、ｎ型半導体層６２１ｂ及び真性半導体層６２２ａの表面と比較して大きいラフネスを持つ。そして、図２９Ｂ（ｃ）に示すように、ｐ型半導体層６２３ｂの上面に、シリサイド層６２４ｂが形成される。
【００７２】
上記図２９Ｂに示す工程の後、第１の実施の形態と同様の工程が実行される。なお、第３の実施の形態においては、ｐ型半導体層６２３ｂの側面はシリサイド化されない。
【００７３】
［第４の実施の形態］
［構成］
次に、第４の実施の形態について説明する。第４の実施の形態は、ダイオード層６２ａ〜６２ｃの形状のみが第１の実施の形態と異なる。よって、第４の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７４】
先ず、図３０Ａを参照して、メモリ層６０ａ中のダイオード層６２ａの構造について説明する。図３０Ａ（ａ）はダイオード層６２ａの全体の構造を示したＹ−Ｚ平面に沿った断面図である。図３０Ａ（ｂ）はダイオード層６２ａの中心領域ＡＲ２ａの構造を示した断面図である。図３０Ａ（ｃ）はダイオード層６２ａの周辺領域ＡＲ１ａの構造を示した断面図である。なお、ダイオード層６２ｃの構造はダイオード層６２ａの構造と同一であるため、その説明は省略する。
【００７５】
図３０Ａに示すように、第１の実施の形態と同様に、ｐ型半導体層６２１ａ及び真性半導体層６２２ａは、周辺領域ＡＲ１ａと中心領域ＡＲ２ａとで同一の厚みを有し、平坦な上面を有する。一方、第４の実施の形態においては、周辺領域ＡＲ１ａにおけるｎ型半導体層６２３ａの厚みＴ１ａは、中心領域ＡＲ２ａにおけるｎ型半導体層６２３ａの厚みＴ２ａよりも厚い（Ｔ１ａ＞Ｔ２ａ）。ｎ型半導体層６２３ａの上面は周辺領域ＡＲ１ａよりも中心領域ＡＲ２ａの方で窪んでいる。この厚みＴ１ａ、Ｔ２ａによって、第４の実施の形態のダイオード層６２ａは第１の実施の形態と同様の効果を奏する。なお、第４の実施の形態において、メモリ層６０ｃ中のｐ型半導体層６２１ｃ〜シリサイド層６２４ｃは、メモリ層６０ａ中のｐ型半導体層６２１ａ〜シリサイド層６２４ａと同様の構造を有する。
【００７６】
また、シリサイド層６２４ａは、図３０Ａに示すように、第１シリサイド層６２４ａＡ、第２シリサイド層６２４ａＢを有する。第１シリサイド層６２４ａＡの幅は、ｎ型半導体層６２３ａの幅よりも狭い。第２シリサイド層６２４ａＢは、第１シリサイド層６２４ａＡの下面からｎ型半導体層６２３ａ側に放射状に広がる。このシリサイド層６２４ａの形状によって、ｎ型半導体層６２３ａは上記のように厚みＴ１ａ、Ｔ２ａを有する。なお、本実施の形態において、“幅”は、Ｘ方向又はＹ方向の長さを意味する。
【００７７】
次に、図３０Ｂを参照して、メモリ層６０ｂ中のダイオード層６２ｂの構造について説明する。図３０Ｂ（ａ）はダイオード層６２ｂの全体の構造を示したＸ−Ｚ平面に沿った断面図である。図３０Ｂ（ｂ）はダイオード層６２ｂの中心領域ＡＲ２ｂの構造を示した断面図である。図３０Ｂ（ｃ）はダイオード層６２ｂの周辺領域ＡＲ１ｂの構造を示した断面図である。
【００７８】
図３０Ｂに示すように、第１の実施の形態と同様に、ｎ型半導体層６２１ｂ及び真性半導体層６２２ｂは、周辺領域ＡＲ１ｂと中心領域ＡＲ２ｂとで同一の厚みを有し、平坦な上面を有する。一方、第４の実施の形態においては、周辺領域ＡＲ１ｂにおけるｐ型半導体層６２３ｂの厚みＴ１ｂは、中心領域ＡＲ２ｂにおけるｐ型半導体層６２３ｂの厚みＴ２ｂよりも厚い（Ｔ１ｂ＞Ｔ２ｂ）。ｐ型半導体層６２３ｂの上面は周辺領域ＡＲ１ｂよりも中心領域ＡＲ２ｂの方で窪んでいる。この厚みＴ１ｂ、Ｔ２ｂによって、第４の実施の形態のダイオード層６２ｂは第１の実施の形態と同様の効果を奏する。
【００７９】
また、シリサイド層６２４ｂは、図３０Ｂに示すように、第１シリサイド層６２４ｂＡ、第２シリサイド層６２４ｂＢを有する。第１シリサイド層６２４ｂＡの幅は、ｐ型半導体層６２３ｂの幅よりも狭い。第２シリサイド層６２４ｂＢは、第１シリサイド層６２４ｂＡの下面からｐ型半導体層６２３ｂ側に放射状に広がる。このシリサイド層６２４ｂの形状によって、ｐ型半導体層６２３ｂは上記のように厚みＴ１ｂ、Ｔ２ｂを有する。
【００８０】
なお、図３０Ａ、図３０Ｂに示した構成を換言すると、シリサイド層（金属層）は、ｎ型半導体層６２３ａ（第２不純物半導体層）又はｐ型半導体層６２３ｂ（第１不純物半導体層）に接する。そして、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの周辺領域ＡＲ１ａ、ＡＲ１ｂにおける厚みＴ１ａ、Ｔ１ｂは、シリサイド層に接するｎ型半導体層６２３ａ又はｐ型半導体層６２３ｂの中心領域ＡＲ２ａ、ＡＲ２ｂにおける厚みＴ２ａ、Ｔ２ｂと異なる。
【００８１】
［製造方法］
次に、図３１Ａを参照して、第４の実施の形態に係るダイオード層６２ａの製造工程について説明する。図３１Ａ（ａ）に示すように、ｐ型半導体層６２１ａ、真性半導体層６２２ａ、ｎ型半導体層６２３ａ、及び電極層６３ａが形成される。また、電極層６３ａにより、ｎ型半導体層６２３ａの上面はシリサイド化され、シリサイド層６２４ａが形成される。次に、図３１Ａ（ｂ）に示すように、シリサイド層６２４ａの側面は所定幅だけエッチングされる。このエッチングは、希フッ酸のような金属をエッチングする薬液で行なわれる。また、Ｃｌ系の腐食ガスを多くいれて、エッチングを促進しても良い。この後、図３１Ａ（ｃ）に示すように、５００〜８００℃程度のアニール処理を行うことによって、ｎ型半導体層６２３ａは更にシリサイド化され、シリサイド層６２４ａは下方に広がる。
【００８２】
次に、図３１Ｂを参照して、第４の実施の形態に係るダイオード層６２ｂの製造工程について説明する。図３１Ｂ（ａ）に示すように、ｎ型半導体層６２１ｂ、真性半導体層６２２ｂ、ｐ型半導体層６２３ｂ、及び電極層６３ｂが形成される。また、電極層６３ｂにより、ｐ型半導体層６２３ｂの上面はシリサイド化され、シリサイド層６２４ｂが形成される。次に、図３１Ｂ（ｂ）に示すように、シリサイド層６２４ｂの側面は所定幅だけエッチングされる。このエッチングは、希フッ酸のような金属をエッチングする薬液で行なわれる。また、Ｃｌ系の腐食ガスを多くいれて、エッチングを促進しても良い。この後、図３１Ｂ（ｃ）に示すように、５００〜８００℃程度のアニール処理を行うことによって、ｐ型半導体層６２３ｂは更にシリサイド化され、シリサイド層６２４ｂは下方に広がる。
【００８３】
［第５の実施の形態］
［構成］
次に、第５の実施の形態について説明する。第５の実施の形態は、主にダイオード６２ｂ、６２ｃの形状が第１の実施の形態と異なる。よって、第５の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８４】
先ず、図３２及び図３３を参照して、メモリ層６０ｃ中のダイオード層６２ｃの構造について説明する。図３２は第５の実施の形態に係るメモリ層６０ｃのＸ−Ｚ平面に沿った断面図であり、図３３は図３２の一部拡大図である。また、図３３（ａ）はダイオード層６２ｃの全体の構造を示したＸ−Ｚ平面に沿った断面図である。図３３（ｂ）はダイオード層６２ｃの領域ＡＲ５ｃの構造を示した断面図である。図３３（ｃ）はダイオード層６２ｃの領域ＡＲ６ｃの構造を示した断面図である。
【００８５】
図３２及び図３３に示すように、第１導電層５０ｂ（ＢＬ）は、領域ＡＲ５ｃに粒界ＧＢｃを有し、それ以外の領域ＡＲ６ｃに粒界ＧＢｃを有さない。粒界ＧＢｃは、メモリ層６０ｃの電極層６１ｃの下方に位置する。したがって、電極層６１ｃの下面、ｐ型半導体層６２１ｃの下面、真性半導体層６２２ｃの下面、及びｎ型半導体層６２３ｃの下面は、領域ＡＲ６ｃと比較して領域ＡＲ５ｃにおいて粒界ＧＢｃに沿って第１導電層５０ｂ側に突出する。また、電極層６１ｃの上面、ｐ型半導体層６２１ｃの上面、真性半導体層６２２ｃの上面、及びｎ型半導体層６２３ｃの上面は、領域ＡＲ６ｃと比較して領域ＡＲ５ｃにおいて粒界ＧＢｃに沿って第１導電層５０ｂ側に窪む。一方、ｎ型半導体層６２３ｃの上面、シリサイド層６２４ｃの下面及び上面は平坦である。よって、領域ＡＲ５ｃにおけるｎ型半導体層６２３ｃの厚みＴ５ｃは、領域ＡＲ６ｃにおけるｎ型半導体層６２３ｃの厚みＴ６ｃよりも厚い（Ｔ５ｃ＞Ｔ６ｃ）。この厚みＴ５ｃ、Ｔ６ｃによって、第５の実施の形態のダイオード層６２ｃは第１の実施の形態と同様の効果を奏する。
【００８６】
次に、図３４及び図３５を参照して、メモリ層６０ｂ中のダイオード層６２ｂの構造について説明する。図３４は第５の実施の形態に係るメモリ層６０ｂのＹ−Ｚ平面に沿った断面図であり、図３５は図３４の一部拡大図である。また、図３５（ａ）はダイオード層６２ｂの全体の構造を示したＹ−Ｚ平面に沿った断面図である。図３５（ｂ）はダイオード層６２ｂの領域ＡＲ５ｂの構造を示した断面図である。図３５（ｃ）はダイオード層６２ｂの領域ＡＲ６ｂの構造を示した断面図である。
【００８７】
図３４及び図３５に示すように、第２導電層７０ａ（ＷＬ）は、領域ＡＲ５ｂに粒界ＧＢｂを有し、それ以外の領域ＡＲ６ｂに粒界ＧＢｂを有さない。粒界ＧＢｂは、メモリ層６０ｂの電極層６１ｂの下方に位置する。したがって、電極層６１ｂの下面、ｎ型半導体層６２１ｂの下面、真性半導体層６２２ｂの下面、ｐ型半導体層６２３ｂの下面は、領域ＡＲ６ｂと比較して領域ＡＲ５ｂにおいて粒界ＧＢｂに沿って第２導電層７０ａ側に突出する。また、電極層６１ｂの上面、ｎ型半導体層６２１ｂの上面、真性半導体層６２２ｂの上面は、領域ＡＲ６ｂと比較して領域ＡＲ５ｂにおいて粒界ＧＢｂに沿って第２導電層７０ａ側に窪む。一方、ｐ型半導体層６２３ｂの上面、シリサイド層６２４ｂの下面及び上面は平坦である。よって、領域ＡＲ５ｂにおけるｐ型半導体層６２３ｂの厚みＴ５ｂは、領域ＡＲ６ｂにおけるｐ型半導体層６２３ｂの厚みＴ６ｂよりも厚い（Ｔ５ｂ＞Ｔ６ｂ）。この厚みＴ５ｂ、Ｔ６ｂによって、第５の実施の形態のダイオード層６２ｂは第１の実施の形態と同様の効果を奏する。
【００８８】
なお、図３２〜図３５に示した構成を換言すると、シリサイド層（金属層）は、ｎ型半導体層６２３ｃ（第２不純物半導体層）又はｐ型半導体層６２３ｂ（第１不純物半導体層）に接する。そして、シリサイド層に接するｎ型半導体層６２３ｃ又はｐ型半導体層６２３ｂの領域ＡＲ５ｃ、ＡＲ５ｂにおける厚みＴ５ｃ、Ｔ５ｂは、シリサイド層に接するｎ型半導体層６２３ｃ又はｐ型半導体層６２３ｂの領域ＡＲ６ｃ、ＡＲ６ｂにおける厚みＴ６ｃ、Ｔ６ｂと異なる。
【００８９】
［製造方法］
次に、図３６〜図３９を参照して、第５の実施の形態に係るダイオード層６２ｃの製造工程について説明する。先ず、図３６に示すように、第１の実施の形態と同様に、ストッパ層６６ｂ、側壁絶縁層６７ｂ、層間絶縁層６８ｂが形成される。但し、第５の実施の形態において、層間絶縁層６８ｂの上面はストッパ層６６ｂの上面よりも窪む。
【００９０】
次に、図３７に示すように、ストッパ層６６ｂ、側壁絶縁層６７ｂ、及び層間絶縁層６８ｂの上面に第１導電層５０ｂが形成される。ここで、層間絶縁層６８ｂの上面はストッパ層６６ｂの上面よりも窪んでいるため、第１導電層５０ｂの粒子は不均一に成長する。これにより、第１導電層５０ｂは粒界ＧＢｃを持つ。
【００９１】
続いて、図３８に示すように、第１導電層５０ｂの上面に、電極層６１ｃ、ｐ型半導体層６２１ｃ、真性半導体層６２２ｃ、及びｎ型半導体層６２３ｃが積層される。そして、図３９に示すように、ｎ型半導体層６２３ｃの上面がＣＭＰにより平坦にされる。なお、この後、ｎ型半導体層６２３ｃの上面にシリサイド層６２４ｃが形成される。
【００９２】
次に、図４０〜図４３を参照して、第５の実施の形態に係るダイオード層６２ｂの製造工程について説明する。先ず、図４０に示すように、第１の実施の形態と同様に、ストッパ層６６ａ、側壁絶縁層６７ａ、層間絶縁層６８ａが形成される。但し、第５の実施の形態において、層間絶縁層６８ａの上面はストッパ層６６ａの上面よりも窪む。
【００９３】
次に、図４１に示すように、ストッパ層６６ａ、側壁絶縁層６７ａ、及び層間絶縁層６８ａの上面に第２導電層７０ａが形成される。ここで、層間絶縁層６８ａの上面はストッパ層６６ａの上面よりも窪んでいるため、第２導電層７０ａの粒子は不均一に成長する。これにより、第２導電層７０ａは粒界ＧＢｂを持つ。
【００９４】
続いて、図４２に示すように、第２導電層７０ａの上面に、電極層６１ｂ、ｎ型半導体層６２１ｂ、真性半導体層６２２ｂ、及びｐ型半導体層６２３ｂが積層される。そして、図４３に示すように、ｐ型半導体層６２３ｂの上面がＣＭＰにより平坦にされる。なお、この後、ｐ型半導体層６２３ｂの上面にシリサイド層６２４ｂが形成される。
【００９５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１０…メモリセルアレイ、  ２０ａ…ワード線選択回路、  ２０ｂ…ワード線駆動回路、  ３０ａ…ビット線選択回路、  ３０ｂ…ビット線駆動回路、  ４０…基板、  ５０ａ、５０ｂ…第１導電層、  ６０ａ〜６０ｃ…メモリ層、  ７０ａ、７０ｂ…第２導電層。
【図１】
2013201162.tif 000003
【図２】
2013201162.tif 000004
【図３】
2013201162.tif 000005
【図４Ａ】
2013201162.tif 000006
【図４Ｂ】
2013201162.tif 000007
【図５】
2013201162.tif 000008
【図６】
2013201162.tif 000009
【図７】
2013201162.tif 000010
【図８】
2013201162.tif 000011
【図９】
2013201162.tif 000012
【図１０】
2013201162.tif 000013
【図１１】
2013201162.tif 000014
【図１２】
2013201162.tif 000015
【図１３】
2013201162.tif 000016
【図１４】
2013201162.tif 000017
【図１５】
2013201162.tif 000018
【図１６】
2013201162.tif 000019
【図１７】
2013201162.tif 000020
【図１８】
2013201162.tif 000021
【図１９】
2013201162.tif 000022
【図２０Ａ】
2013201162.tif 000023
【図２０Ｂ】
2013201162.tif 000024
【図２１Ａ】
2013201162.tif 000025
【図２１Ｂ】
2013201162.tif 000026
【図２２Ａ】
2013201162.tif 000027
【図２２Ｂ】
2013201162.tif 000028
【図２３Ａ】
2013201162.tif 000029
【図２３Ｂ】
2013201162.tif 000030
【図２４Ａ】
2013201162.tif 000031
【図２４Ｂ】
2013201162.tif 000032
【図２５Ａ】
2013201162.tif 000033
【図２５Ｂ】
2013201162.tif 000034
【図２６Ａ】
2013201162.tif 000035
【図２６Ｂ】
2013201162.tif 000036
【図２７】
2013201162.tif 000037
【図２８Ａ】
2013201162.tif 000038
【図２８Ｂ】
2013201162.tif 000039
【図２９Ａ】
2013201162.tif 000040
【図２９Ｂ】
2013201162.tif 000041
【図３０Ａ】
2013201162.tif 000042
【図３０Ｂ】
2013201162.tif 000043
【図３１Ａ】
2013201162.tif 000044
【図３１Ｂ】
2013201162.tif 000045
【図３２】
2013201162.tif 000046
【図３３】
2013201162.tif 000047
【図３４】
2013201162.tif 000048
【図３５】
2013201162.tif 000049
【図３６】
2013201162.tif 000050
【図３７】
2013201162.tif 000051
【図３８】
2013201162.tif 000052
【図３９】
2013201162.tif 000053
【図４０】
2013201162.tif 000054
【図４１】
2013201162.tif 000055
【図４２】
2013201162.tif 000056
【図４３】
2013201162.tif 000057