(57)【要約】【課題】実施形態は、高集積化が可能なＦｉｎ型の半導体装置およびその製造方法を提供する。【課題を解決するための手段】実施形態に係る半導体装置の製造方法は、第１の方向に延在するストライプ状のフィンの上面と側面とを覆い、前記第１の方向と交差する第２の方向に延在するストライプ状の複数のゲート電極を形成する工程と、前記複数のゲート電極の間に露出した前記フィンの側面に不純物をイオン注入する工程と、前記複数のゲート電極の間に第１の絶縁層を埋設し、前記複数のゲート電極を相互に絶縁する工程と、前記複数のゲート電極のうちの隣り合う２つのゲート電極の間の前記第１の絶縁層中に、第２の絶縁層を介してゲートコンタクトを形成し、前記隣り合う２つのゲート電極を電気的に接続する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に延在するストライプ状のフィンの上面と側面とを覆い、前記第１の方向と交差する第２の方向に延在するストライプ状の複数のゲート電極を形成する工程と、
前記複数のゲート電極の間に露出した前記フィンの側面に不純物をイオン注入する工程と、
前記複数のゲート電極の間に第１の絶縁層を埋設し、前記複数のゲート電極を相互に絶縁する工程と、
前記第１の絶縁膜中に前記隣り合う２つのゲート電極の両方の側面が露出した第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部に前記第２の絶縁層を埋設する工程と、
前記隣り合う２つのゲート電極に跨った第２のコンタクトホールを前記第２の絶縁層中に形成する工程と、
前記第２のコンタクトホールの内部にゲートコンタクトを形成し、前記隣り合う２つのゲート電極を電気的に接続する工程と、
を備え、
前記ゲート電極は、前記フィンの側からポリシリコン層と、メタル層と、第３の絶縁層と、を順に積層した構造を有し、
前記第３の絶縁層の材料は、前記第２の絶縁層の材料と同じであり、
前記第１のコンタクトホールは、前記フィンの上面に達する深さに形成され、
前記第２のコンタクトホールは、前記第１のコンタクトホールよりも浅く、且つ、前記メタル層と前記第３の絶縁層との界面よりも深く形成される半導体装置の製造方法。
【請求項２】
第１の方向に延在するストライプ状のフィンの上面と側面とを覆い、前記第１の方向と交差する第２の方向に延在するストライプ状の複数のゲート電極を形成する工程と、
前記複数のゲート電極の間に露出した前記フィンの側面に不純物をイオン注入する工程と、
前記複数のゲート電極の間に第１の絶縁層を埋設し、前記複数のゲート電極を相互に絶縁する工程と、
前記複数のゲート電極のうちの隣り合う２つのゲート電極の間の前記第１の絶縁層中に、第２の絶縁層を介してゲートコンタクトを形成し、前記隣り合う２つのゲート電極を電気的に接続する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記ゲートコンタクトを形成する工程は、
前記第１の絶縁膜中に前記隣り合う２つのゲート電極の両方の側面が露出した第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールの内部に前記第２の絶縁層を埋設する工程と、
前記隣り合う２つのゲート電極に跨った第２のコンタクトホールを前記第２の絶縁層中に形成する工程と、
前記第２のコンタクトホールの内部に導電層を埋設する工程と、
を有する請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１のコンタクトホールは、前記フィンの上面に達する深さに形成され、
前記第２のコンタクトホールは、前記第１のコンタクトホールよりも浅く形成される請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極は、前記フィンの側からポリシリコン層と、メタル層と、第３の絶縁層と、を順に積層した構造を有する請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁層の材料は、前記第３の絶縁層の材料と同じである請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２のコンタクトホールは、前記メタル層と前記第３の絶縁層との界面よりも深く形成される請求項５または６に記載の半導体装置の製造方法。
【請求項８】
第１の方向に延在するストライプ状のフィンと、
前記フィンの上面と側面とを覆い、前記第１の方向と交差する第２の方向に延在するストライプ状の複数のゲート電極と、
前記複数のゲート電極の間に埋設された第１の絶縁層と、
前記複数のゲート電極のうちの隣り合う２つのゲート電極の間の前記第１の絶縁層中に第２の絶縁層を介して設けられ、前記隣り合う２つのゲート電極を電気的に接続するゲートコンタクトと、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴでは、半導体基板の上面に一方向に延びる凸状のフィンが形成され、このフィンの上面および側面を覆うゲート電極が設けられる。そして、ゲート電極に覆われたフィンの側面がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
【０００３】
ＦｉｎＦＥＴの製造過程では、ゲート電極の両側に露出したフィンの側面に不純物を導入しソース・ドレイン領域を形成する。このため、例えば、フィンに対して斜め方向からイオン注入を実施する。しかしながら、ＦｉｎＦＥＴは、アスペクト比の大きい立体構造を有するため、斜め方向からのイオンビームが遮蔽され不純物が注入されない領域が生じることがある。このため、ＦｉｎＦＥＴを高密度に集積化することは難しい。そこで、高集積化が可能なＦｉｎ型の半導体装置およびその製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−７１２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、高集積化が可能なＦｉｎ型の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、第１の方向に延在するストライプ状のフィンの上面と側面とを覆い、前記第１の方向と交差する第２の方向に延在するストライプ状の複数のゲート電極を形成する工程と、前記複数のゲート電極の間に露出した前記フィンの側面に不純物をイオン注入する工程と、前記複数のゲート電極の間に第１の絶縁層を埋設し、前記複数のゲート電極を相互に絶縁する工程と、前記複数のゲート電極のうちの隣り合う２つのゲート電極の間の前記第１の絶縁層中に、第２の絶縁層を介してゲートコンタクトを形成し、前記隣り合う２つのゲート電極を電気的に接続する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を表す模式図である。
【図２】実施形態に係る半導体装置の製造過程を表す模式図である。
【図３】図２に続く製造過程を表す模式図である。
【図４】図３に続く製造過程を表す模式図である。
【図５】図４に続く製造過程を表す模式図である。
【図６】図５に続く製造過程を表す模式図である。
【図７】図６に続く製造過程を表す模式図である。
【図８】比較例に係る半導体装置の製造過程を表す模式図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示すＸＹＺ直交座標を適宜引用し、各構成要素の配置を説明する。
【０００９】
図１は、実施形態に係る半導体装置１００を表す模式図である。図１（ａ）は平面図、図１（ｂ）は、Ａ−Ａ線に沿った断面模式図、図１（ｃ）は、Ｂ−Ｂ線に沿った断面図である。
【００１０】
半導体装置１００は、記憶装置の一部であり、例えば、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）に用いられる。ＭＲＡＭでは、複数個のメモリセルがアレイ状に配列され、各メモリセルは、１組の磁気抵抗記憶素子及びトランジスタと含む。本実施形態における１つのＦｉｎＦＥＴが、１つの磁気抵抗記憶素子に接続され、メモリセルを構成する。
【００１１】
図１に示すように、半導体装置１００は、基板１０に設けられた複数のフィン２０を含む。基板１０は、例えば、シリコン基板であり、フィン２０は、基板１０の表面をストライプ状に選択エッチングすることにより形成される。
【００１２】
すなわち、フィン２０は、ストライプ状に設けられ、Ｘ方向（第１の方向）に延在する。そして、図１（ａ）示すように、Ｘ方向と交差するＹ方向（第２の方向）に延在するストライプ状の複数のゲート電極３０が設けられる。
【００１３】
図１（ｂ）に示すように、ゲート電極３０は、フィン２０の側からポリシリコン層３３と、メタル層３５と、絶縁層３７（第３の絶縁層）と、を順に積層した構造を有し、フィン２０の上面と側面とを覆う。具体的には、フィン２０の上面および側面に設けられたゲート絶縁膜３１を介して、ポリシリコン層３３がフィン２０を覆う。
【００１４】
また、隣り合うフィン２０の間には、素子分離層１５が設けられる。素子分離層１５は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるシリコン酸化膜である。
【００１５】
複数のゲート電極３０の間には、第１の絶縁層である層間絶縁層２５が設けられる。層間絶縁層２５は、例えば、ＣＶＤ法を用いて形成されるシリコン酸化膜である。そして、層間絶縁層２５は、複数のフィン２０の間、および、複数のゲート電極３０の間に埋設される。
【００１６】
図１（ａ）に示すように、複数のゲート電極３０のうちの隣り合う２つのゲート電極３０の間にゲートコンタクト４０が設けられる。ゲートコンタクト４０は、隣り合うゲート電極３０に跨って設けられる。具体的には、図１（ｃ）に示すように、ゲート電極３０のメタル層３５に接するように設けられ、隣り合うゲート電極３０を電気的に接続する。また、図１（ｂ）に示すように、ゲートコンタクト４０は、絶縁層４５（第２の絶縁層）を介して層間絶縁層２５の中に設けられる。
【００１７】
複数のゲート電極３０の間には、複数のコンタクトプラグ４３が設けられる。コンタクトプラグ４３は、複数のゲート電極３０の間において、フィン２０の上面に接触する。すなわち、ＦｉｎＦＥＴのソース・ドレイン領域に電気的に接続される。また、コンタクトプラグ４３と、ゲート電極３０と、の間は、層間絶縁層２５により絶縁される。
【００１８】
次に図２〜図７を参照して、半導体装置１００の製造方法を説明する。図２〜図７の各図は、実施形態に係る半導体装置１００の製造過程を表す模式図である。例えば、図２（ａ）は、製造過程におけるウェーハの平面図、図２（ｂ）は、Ａ−Ａ線に沿った断面模式図、図２（ｃ）は、Ｂ−Ｂ線に沿った断面図である。以下、図３〜図７についても同じである。
【００１９】
図２は、フィン２０の上面および側面に不純物をイオン注入する工程を表す模式図である。基板１０の上面に複数のフィン２０が形成されている。隣り合うフィン２０の間には、素子分離層１５が設けられている。
【００２０】
図２（ａ）に示すように、フィン２０は、Ｘ方向に延在するストライプ状に形成される。そして、フィン２０の延在方向に交差する複数のゲート電極３０を形成する。ゲート電極３０は、Ｙ方向に延在するストライプ状に形成されフィン２０に直交する。また、同図中に破線で示す実効素子領域１０１および１０３に設けられたフィン２０が、ＦｉｎＦＥＴを構成する。
【００２１】
図２（ｂ）に示すように、ゲート電極３０は、フィン２０の側から、ポリシリコン層３３と、メタル層３５と、絶縁層３７と、を順に積層した構造を有する。メタル層３５には、例えば、タングステン（Ｗ）を用いることができる。絶縁層３７は、例えば、窒化シリコン層である。
【００２２】
ゲート電極３０の形成工程では、複数のフィン２０が形成された基板１０の上面に、例えば、ＣＶＤ法を用いてポリシリコン層３３と、メタル層３５と、絶縁層３７と、を順に積層する。そして、例えば、ＲＩＥ（Reactive IonEtching）法を用いて各層をエッチングし、ストライプ状のゲート電極３０を形成する。
【００２３】
次に、図２（ｂ）に示すように、ゲート電極３０の間に露出したフィン２０の表面に不純物をイオン注入し、ソース・ドレイン領域を形成する。ゲート電極３０のＸ方向の幅は、約２５ｎｍであり、隣り合うゲート電極３０の間隔は、約３５ｎｍである。
【００２４】
具体的には、ゲート電極３０の延在方向（Ｙ方向）において、斜め方向にイオンビームを照射し、フィン２０の側面２０ａに不純物を注入する。フィン２０の導電形がｐ形の場合、例えば、砒素（Ａｓ）などのｎ形不純物を注入し、フィン２０がｎ形であれば、例えば、ボロン（Ｂ）などのｐ形不純物を注入する。
【００２５】
フィン２０のＹ方向幅は十分薄く、例えば、約１５ｎｍである。また、隣り合うフィン２０の間隔は、例えば、４５ｎｍであり、素子分離層１５から突出した部分の高さは、約８０ｎｍである。このため、イオンビームの入射角を傾けることにより、フィン２０における素子分離層１５から突出した部分において、一方の側面の全面に不純物を注入することができる。そして、フィン２０の一方の側面に不純物を注入することにより、素子分離層１５がら突出した部分全体の導電形を反転させ、ソース・ドレイン領域を形成することが可能である。
【００２６】
次に、図３（ａ）に示すように、複数のゲート電極３０の間に層間絶縁層２５を埋設し、複数のゲート電極３０を相互に絶縁する。例えば、基板１０の上面にＣＶＤ法を用いてシリコン酸化膜を形成し、ゲート電極３０の間を埋め込む。そして、ゲート電極３０の上に形成された層間絶縁層２５を、ＣＭＰ法を用いて平坦化する。この際、ゲート電極３０に含まれる絶縁層３７がストッパとして機能し、ゲート電極３０の上面と同じ高さに埋め込まれた層間絶縁層２５を形成することができる。
【００２７】
次に、層間絶縁層２５に第１のコンタクトホール４５ａを形成する。例えば、第１のコンタクトホール４５ａに対応する開口を有するレジストマスクを形成し、層間絶縁層２５をエッチングする。この際、ゲート電極３０の最上層である絶縁層３７がエッチングされない条件、または、絶縁層３７のエッチング速度が層間絶縁層２５よりも遅い条件を用いることが好ましい。
【００２８】
図３（ｃ）に示すように、第１のコンタクトホール４５ａの内面には、隣り合う２つのゲート電極３０の両方の側面が露出する。また、第１のコンタクトホール４５ａは、フィン２０に達する深さ、または、それよりも浅く形成しても良い。好ましくは、ゲート電極３０におけるポリシリコン層３３とメタル層３５との界面よりも深く形成する。
【００２９】
次に、図４に示すように、第１のコンタクトホール４５ａの内部に第２の絶縁層である絶縁層４５を埋設する。絶縁層４５は、層間絶縁層２５よりもエッチング速度が遅く、絶縁層３７と同時にエッチングできることが好ましい。すなわち、絶縁層４５と絶縁層３７とは、同じ材料であることが好ましく、例えば、窒化シリコン層（ＳｉＮ層）を用いる。
【００３０】
具体的には、例えば、基板１０の上面にＣＶＤ法を用いてシリコン窒化膜（ＳｉＮ膜）を形成する。その後、ゲート電極３０の上、および、層間絶縁層２５の上に形成されたシリコン窒化膜をエッチバックし、第１のコンタクトホール４５ａの内部に絶縁層４５を埋設する。また、表面を平坦化したシリコン窒化膜を層間絶縁層２５およびゲート電極３０（絶縁層３７）の上に残しても良い。
【００３１】
次に、図５に示すように、隣り合う２つのゲート電極３０に跨った第２のコンタクトホール４０ａを絶縁層４５の中に形成する。
【００３２】
図５（ａ）に示すように、第２のコンタクトホール４０ａは、隣り合うゲート電極３０に跨って形成する。そして、図５（ｂ）に示すように、第２のコンタクトホール４０ａは、絶縁層４５の中に形成する。
【００３３】
第２のコンタクトホール４０ａは、第１のコンタクトホール４５ａよりも浅く形成される。これにより、第２のコンタクトホール４０ａの底面と、フィン２０の上面と、の間に絶縁層４５が介在する。
【００３４】
そして、第２のコンタクトホール４０ａは、メタル層３５と、絶縁層３７と、の界面よりも深く形成する。これにより、図５（ｃ）に示すように、第２のコンタクトホール４０ａの底部にメタル層３５を露出させることができる。
【００３５】
例えば、絶縁層４５と絶縁層３７を同じ材料とすることにより、その境界を無くすことができる。これにより、第２のコンタクトホール４０ａを形成する際のエッチングが均一になり、微細加工を容易に実施することができる。また、絶縁層４５と絶縁層３７の材料が異なっても、双方のエッチング速度が同じか、または、近い値であれば良い。
【００３６】
次に、図６に示すように、ゲート電極３０の間の層間絶縁層２５に第３のコンタクトホール４３ａを形成する。図６（ａ）に示すように、第３のコンタクトホール４３ａと、ゲート電極３０と、の間には、層間絶縁層２５を残す。これにより、第３のコンタクトホールに埋設されるコンタクトプラグ４３と、ゲート電極３０と、の間を絶縁する。また、図６（ｂ）に示すように、第３のコンタクトホール４３ａは、フィン２０の上面に至る深さに形成する。
【００３７】
第３のコンタクトホール４３ａは、例えば、レジストマスクを用いて選択的にエッチングする。この際。第２のコンタクトホール４０ａには、レジストが充填される。これにより、第３のコンタクトホールを選択的にエッチングすることができる。
【００３８】
次に、図７に示すように、第２のコンタクトホール４０ａおよび第３のコンタクトホール４３ａの内部に導電層を埋設する。導電層には、例えば、タングステン（Ｗ）を用いることができる。
【００３９】
例えば、基板１０の上面にＣＶＤ法を用いてタングステン膜を形成し、第２のコンタクトホール４０ａおよび第２のコンタクトホール４３ａを埋め込む。そして、層間絶縁層２５およびゲート電極３０の上に形成されたタングステン膜をエッチバックし、第２のコンタクトホール４０ａの内部にゲートコンタクト４０を形成し、第３のコンタクトホール４３ａの内部にコンタクトプラグ４３を形成する。
【００４０】
図７（ｂ）に示すように、コンタクトプラグ４３は、フィン２０に形成されたソース・ドレイン領域に接続する。一方、ゲートコンタクト４０は、図７（ｃ）に示すように、第２のコンタクトホール４０ａの底部に露出したメタル層３５に接し、隣り合う２つのゲート電極３０を電気的に接続する。
上記の例では、ゲートコンタクト４０と、コンタクトプラグ４３と、を同時に形成したが、それぞれ、別々に形成しても良い。そして、ゲートコンタクト４０の材料と、コンタクトプラグ４３の材料が異なっても良い。
【００４１】
図８は、比較例に係る半導体装置２００のイオン注入工程を表す模式図である。図８（ａ）は平面図、図８（ｂ）は、図８（ａ）に示すＣ−Ｃ線に沿った断面図である。
【００４２】
図８（ａ）に示すように、半導体装置２００では、Ｙ方向にストライプ状に形成された複数のゲート電極３０の間に、接続部６０が設けられている。接続部６０は、基板１０の上に形成され、ポリシリコン層３３と、メタル層３５と、絶縁層３７と、を含む積層構造をパターニングすることにより形成される。したがって、図８（ｂ）に示すように、接続部６０は、ゲート電極３０と同じ構造を有する。
【００４３】
例えば、素子分離層１５の上に形成されるゲート電極３０および接続部６０の高さは、約３５０ｎｍである。このため、図８（ｂ）に示すように、接続部６０は、斜め方向から入射するイオンビームに対して障壁となり、接続部６０に近接するフィン２０ｂの側面には不純物が注入されない。このため、フィン２０ｂを含む部分は、ＦＥＴとして機能しない。
【００４４】
すなわち、半導体装置２００では、接続部６０に近接する部分は無駄な領域であり、高集積化の妨げとなる。また、フィン２０ｂの部分に寄生容量が生じＦｉｎＦＥＴの動作速度を遅くすることもある。また、フィン２０ｂと、接続部６０と、の間を離し、フィン２０ｂの側面に不純物をイオン注入することも可能であるが、実効素子領域が広がり高集積化が難しくなる。また、ゲート配線が長くなり寄生容量およびゲート抵抗が大きくなるため、ＦｉｎＦＥＴの動作速度が低下する。
【００４５】
これに対し、本実施形態では、図２（ａ）に示すように、複数のゲート電極３０の間に障壁となる部分は無く、フィン２０の全ての側面に不純物を注入することができる。また、フィンを均一に形成し、その間隔を狭めることが可能となり、実効素子領域１０１および１０３の面積を縮小することができる。これにより、ＦｉｎＦＥＴの高集積化が可能となり、ＦｉｎＦＥＴの寄生容量およびゲート抵抗を減らし、その性能を向上させることができる。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１０・・・基板、  １５・・・素子分離層、  ２０、２０ｂ・・・フィン、  ２０ａ・・・側面、  ２５・・・層間絶縁層、  ３０・・・ゲート電極、  ３１・・・ゲート絶縁膜、  ３３・・・ポリシリコン層、  ３５・・・メタル層、  ３７、４５・・・絶縁層、  ４０・・・ゲートコンタクト、  ４０ａ、４３ａ、４５ａ・・・コンタクトホール、  ４３・・・コンタクトプラグ、  ６０・・・接続部、  １０１、１０３・・・実効素子領域、  １００、２００ 半導体装置
【図１】
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【図２】
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【図３】
2013201277.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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