(57)【要約】【課題】高電子移動度トランジスタ及びその製造方法を提供する。【解決手段】高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法に係り、該高電子移動度トランジスタは、基板と、基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、基板と高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、該疑似絶縁層は、異なる相の少なくとも２つの物質を含む。前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含む。前記固体物質は、半導体物質であり、前記非固体物質は、空気である。【選択図】図１
2013077822.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、
前記基板と前記高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、
前記疑似絶縁層が、異なる相の少なくとも２つの物質を含む、高電子移動度トランジスタ。
【請求項２】
前記異なる相の少なくとも２つの物質が、固体物質と非固体物質とを含むことを特徴とする、請求項１に記載の高電子移動度トランジスタ。
【請求項３】
前記固体物質が半導体物質であり、前記非固体物質が空気であることを特徴とする、請求項２に記載の高電子移動度トランジスタ。
【請求項４】
前記異なる相の少なくとも２つの物質が、固体物質を含み、前記固体物質が、離隔された複数のピラーを含むことを特徴とする、請求項１に記載の高電子移動度トランジスタ。
【請求項５】
前記高電子移動度トランジスタ積層物が、
前記疑似絶縁層上に位置したバッファ層と、
前記バッファ層上に備わった、二次元電子ガスを含む第１積層物と、
前記第１積層物よりも分極率が高い第２積層物と、
前記第２積層物上に備わったソース電極、ドレイン電極及びゲートと、を含むことを特徴とする、請求項１に記載の高電子移動度トランジスタ。
【請求項６】
前記固体物質が、酸化領域を含むことを特徴とする、請求項２に記載の高電子移動度トランジスタ。
【請求項７】
前記ピラーが、酸化物ピラーまたはポリシリコンピラーであることを特徴とする、請求項４に記載の高電子移動度トランジスタ。
【請求項８】
前記異なる相の少なくとも２つの物質が、非固体物質を含み、前記非固体物質が、前記高電子移動度トランジスタ積層物の一領域と、前記基板の一部領域とに接触するように位置することを特徴とする、請求項１に記載の高電子移動度トランジスタ。
【請求項９】
前記基板の一部領域が、前記ソース電極及びドレイン電極の下に位置することを特徴とする、請求項８に記載の高電子移動度トランジスタ。
【請求項１０】
前記基板の一部領域が、前記ソース電極と前記ドレイン電極との間に位置することを特徴とする、請求項８に記載の高電子移動度トランジスタ。
【請求項１１】
前記酸化物ピラーが、単結晶シリコン酸化物ピラーまたはポリシリコン酸化物ピラーであることを特徴とする、請求項７に記載の高電子移動度トランジスタ。
【請求項１２】
前記バッファ層が、順次に積層された第１バッファ層及び第２バッファ層を含み、
前記第１バッファ層に複数の貫通ホールが形成されたことを特徴とする、請求項５に記載の高電子移動度トランジスタ。
【請求項１３】
前記第２バッファ層が、超格子層、または厚みによってアルミニウム分布勾配を有する化合物半導体層を含むことを特徴とする、請求項１２に記載の高電子移動度トランジスタ。
【請求項１４】
前記ゲートと前記第２積層物との間に、Ｐ型物質層がさらに備わったことを特徴とする、請求項５に記載の高電子移動度トランジスタ。
【請求項１５】
基板上に高電子移動度トランジスタ積層物の一部を形成する段階と、
前記基板に疑似絶縁層を形成する段階と、
前記高電子移動度トランジスタ積層物の一部上に、前記高電子移動度トランジスタ積層物の残りを形成する段階と、を含み、
前記疑似絶縁層は、異なる相の少なくとも２つの物質を含む高電子移動度トランジスタの製造方法。
【請求項１６】
前記基板に疑似絶縁層を形成する段階が、
前記高電子移動度トランジスタ積層物の一部に、前記基板が露出される複数のホールを形成する段階と、
前記複数のホールを介して露出された基板の一部をエッチングする段階と、を含むことを特徴とする、請求項１５に記載の高電子移動度トランジスタの製造方法。
【請求項１７】
前記異なる相の少なくとも２つの物質が、固体物質と非固体物質とを含むことを特徴とする、請求項１５に記載の高電子移動度トランジスタの製造方法。
【請求項１８】
前記固体物質が半導体物質であり、前記非固体物質が空気であることを特徴とする、請求項１７に記載の高電子移動度トランジスタの製造方法。
【請求項１９】
前記複数のホールを介して露出された基板の一部をエッチングする段階が、
前記疑似絶縁層に、離隔された複数のピラーが形成されるまで実施することを特徴とする、請求項１６に記載の高電子移動度トランジスタの製造方法。
【請求項２０】
前記異なる相の少なくとも２つの物質が、非固体物質を含み、前記非固体物質が、前記高電子移動度トランジスタ積層物の一部の一領域と、前記基板の一部領域とに接触することを特徴とする、請求項１５に記載の高電子移動度トランジスタの製造方法。
【請求項２１】
前記固体物質が、酸化領域を含むことを特徴とする、請求項１７に記載の高電子移動度トランジスタの製造方法。
【請求項２２】
前記複数のホールを介して露出された基板の一部をエッチングする段階が、
前記基板の前記ホールを介して露出された部分に溝を形成する段階と、
前記疑似絶縁層に、離隔された複数のピラーが形成されるまで、前記溝を前記ホールの直径より広く拡張する段階と、をさらに含むことを特徴とする、請求項１６に記載の高電子移動度トランジスタの製造方法。
【請求項２３】
前記基板に溝を形成する段階が、
前記基板の前記ホールを介して露出された部分を乾式エッチングする段階をさらに含むことを特徴とする、請求項２２に記載の高電子移動度トランジスタの製造方法。
【請求項２４】
前記溝を拡張する段階が、
前記溝が形成された基板を湿式エッチングする段階をさらに含むことを特徴とする、請求項２２に記載の高電子移動度トランジスタの製造方法。
【請求項２５】
前記酸化領域を、前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、形成することを特徴とする、請求項２１に記載の高電子移動度トランジスタの製造方法。
【請求項２６】
前記ピラーを、前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、酸化させることを特徴とする、請求項２２に記載の高電子移動度トランジスタの製造方法。
【請求項２７】
前記ピラーをポリシリコンピラーに変化させる段階を含むことを特徴とする、請求項１９または請求項２２に記載の高電子移動度トランジスタの製造方法。
【請求項２８】
前記ポリシリコンピラーに変化させる段階が、
前記ピラーに不純物をイオン注入する段階をさらに含むことを特徴とする、請求項２７に記載の高電子移動度トランジスタの製造方法。
【請求項２９】
不純物が注入された前記ピラーを酸化させる段階を含むことを特徴とする、請求項２８に記載の高電子移動度トランジスタの製造方法。
【請求項３０】
不純物が注入された前記ピラーを酸化させる段階が、
前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、前記ピラーを酸化させる段階をさらに含むことを特徴とする、請求項２９に記載の高電子移動度トランジスタの製造方法。
【請求項３１】
前記複数のホールを形成する段階が、
前記高電子移動度トランジスタ積層物の一部上に、前記複数のホールが形成される領域を限定するマスクを形成する段階と、
前記マスク周囲の前記高電子移動度トランジスタ積層物の一部をエッチングする段階と、をさらに含み、
前記マスクを形成する段階で、
前記マスクが、前記高電子移動度トランジスタ積層物の一部と接触しつつ、前記ピラーを含まない前記基板の一部領域が覆われるように形成することを特徴とする、請求項１９または請求項２２に記載の高電子移動度トランジスタの製造方法。
【請求項３２】
前記基板の一部領域が、前記ソース電極及びドレイン電極の下に位置することを特徴とする、請求項３１に記載の高電子移動度トランジスタの製造方法。
【請求項３３】
前記基板の一部領域が、前記ソース電極と前記ドレイン電極との間に位置することを特徴とする、請求項３１に記載の高電子移動度トランジスタの製造方法。
【請求項３４】
前記高電子移動度トランジスタ積層物の一部が、第１バッファ層であることを特徴とする、請求項１５に記載の高電子移動度トランジスタの製造方法。
【請求項３５】
前記高電子移動度トランジスタ積層物の残りを形成する段階が、
前記高電子移動度トランジスタ積層物の一部上に、前記複数のホールを覆うバッファ層を形成する段階と、
前記バッファ層上に、二次元電子ガスを含む第１積層物を形成する段階と、
前記第１積層物上に、前記第１積層物よりも分極率が高い第２積層物を形成する段階と、
前記第２積層物上に、ソース電極、ドレイン電極及びゲートを離隔させて形成する段階と、をさらに含むことを特徴とする、請求項１６に記載の高電子移動度トランジスタの製造方法。
【請求項３６】
前記第２積層物の前記ゲート下領域に、リセスまたは酸化領域を形成することを特徴とする、請求項３５に記載の高電子移動度トランジスタの製造方法。
【請求項３７】
前記複数のホールを覆う前記バッファ層が、厚みによってアルミニウム分布勾配を有する化合物半導体層を含むことを特徴とする、請求項３５に記載の高電子移動度トランジスタの製造方法。
【請求項３８】
前記複数のホールを覆う前記バッファ層が、超格子層を含むことを特徴とする、請求項３５に記載の高電子移動度トランジスタの製造方法。
【請求項３９】
前記ソース電極、ドレイン電極及びゲートを形成する段階が、
前記第２積層物上に、互いに離隔されたソース電極パッド及びドレイン電極パッドを形成する段階と、
前記ソース電極パッドと前記ドレイン電極パッドとの間の前記第２積層物上に、前記ソース電極パッド及びドレイン電極パッドと離隔されたＰ型物質層を形成する段階と、
前記Ｐ型物質層上に、前記ゲートを形成する段階と、
前記第２積層物上に、前記ソース電極パッド及びドレイン電極パッド、並びに前記Ｐ型物質層及び前記ゲートを覆う絶縁層を形成する段階と、
前記絶縁層上に、前記ソース電極パッド及びドレイン電極パッドとそれぞれ連結される前記ソース電極及びドレイン電極を形成する段階と、を含むことを特徴とする、請求項３５に記載の高電子移動度トランジスタの製造方法。
【請求項４０】
基板と、
前記基板上に互いに離隔して配列された複数のピラーを含む擬似絶縁層と、
前記擬似絶縁層上に形成された高電子移動度トランジスタスタックと、を含み、
前記擬似絶縁層が、上部よりも中間部分が広い少なくとも１つの空き空間を限定する高電子移動度トランジスタ。
【請求項４１】
前記擬似絶縁層の前記少なくとも１つの空き空間が、空気で満たされた、請求項４０に記載の高電子移動度トランジスタ。
【請求項４２】
前記複数のピラーが、単結晶シリコンピラー、ポリシリコンピラー、及び酸化物ピラーのうち、１つである、請求項４０に記載の高電子移動度トランジスタ。
【請求項４３】
前記擬似絶縁層が、複数の空き空間を限定し、
前記高電子移動度トランジスタスタックが、前記擬似絶縁層上に形成された第１バッファ層を含み、
前記第１バッファ層が、複数の貫通ホールを限定し、
前記第１バッファ層の前記複数の貫通ホールそれぞれが、前記擬似絶縁層の前記複数の空き空間のうち１つの上に置かれ、
前記高電子移動度トランジスタスタックが、前記第１バッファ層上に形成された半導体積層物をさらに含み、前記半導体積層物が、水平に前記第１バッファ層の前記複数の貫通ホール上に拡張する、請求項４０に記載の高電子移動度トランジスタ。
【請求項４４】
前記第１バッファ層の前記複数の貫通ホールの平均幅が、前記擬似絶縁層の前記空き空間の中間部分の平均幅よりも小さい、請求項４３に記載の高電子移動度トランジスタ。
【請求項４５】
前記擬似絶縁層の前記複数の空間と、前記第１バッファ層のうち少なくとも１つと、前記半導体積層物との間に、第２バッファ層をさらに含む、請求項４３に記載の高電子移動度トランジスタ。
【請求項４６】
前記第２バッファ層が、超格子層と、前記第２バッファ層の厚さによって変わるアルミニウム分布勾配のうち１つを有する化合物半導体層である、請求項４５に記載の高電子移動度トランジスタ。
【請求項４７】
前記高電子移動度トランジスタスタックが、前記擬似絶縁層の前記複数のピラーと前記複数の空き空間上で側面に拡張する半導体積層物と、
前記半導体積層物の上面の第１領域上に形成されたゲートと、
前記半導体積層物の前記上面の第２領域上に形成されたソース電極と、
前記半導体積層物の前記上面の第３領域上に形成されたドレイン電極と、を含み、前記ソース電極、前記ゲート、前記ドレイン電極が、互いに離隔した、請求項４０に記載の高電子移動度トランジスタ。
【請求項４８】
前記ソース電極、及び前記ゲート電極が、前記半導体積層物の前記上面の前記第１領域と前記第２領域との間の前記半導体積層物の前記上面の第４領域を露出させ、前記ゲート及び前記ドレイン電極が、前記半導体積層物の前記第１領域と前記第３領域との間の前記半導体積層物の前記上面の第５領域を露出させ、前記半導体積層物の前記上面の第４領域の幅が、前記半導体積層物の前記上面の前記第５領域の幅よりも小さいか、前記第５領域の幅と同じである、請求項４７に記載の高電子移動度トランジスタ。
【請求項４９】
前記擬似絶縁層の前記複数のピラーが、互いに離隔して整列された第１ピラー、第２ピラー、及び中間ピラーを含み、
前記擬似絶縁層の前記第１ピラーが、前記半導体積層物の前記上面の前記第２領域と前記第４領域とのうち、少なくとも１つの少なくとも一部の下に位置し、
前記擬似絶縁層の前記第２ピラーが、前記半導体積層物の前記上面の前記第３領域と前記第５領域とのうち、少なくとも１つの少なくとも一部の下に位置し、
前記擬似絶縁層の前記中間ピラーが、前記第１ピラーと前記第２ピラーとの間に位置する、請求項４８に記載の高電子移動度トランジスタ。
【請求項５０】
前記擬似絶縁層の前記第１ピラーの幅が、前記擬似絶縁層の前記中間ピラーと前記第２ピラーとのうち、少なくとも１つの幅と同一である、請求項４９に記載の高電子移動度トランジスタ。
【請求項５１】
前記擬似絶縁層の前記第１ピラーの幅が、前記擬似絶縁層の前記中間ピラーと前記第２ピラーとのうち、少なくとも１つの幅よりも大きい、請求項４９に記載の高電子移動度トランジスタ。
【請求項５２】
前記擬似絶縁層の前記中間ピラーの幅が、前記擬似絶縁層の前記第１ピラーと前記第２ピラーとのうち、少なくとも１つの幅と違った、請求項４９に記載の高電子移動度トランジスタ。
【請求項５３】
前記擬似絶縁層が、前記擬似絶縁層の前記第１ピラーと前記第２ピラーとの間に互いに離隔して整列された複数の中間ピラーを含む、請求項４９に記載の高電子移動度トランジスタ。
【請求項５４】
前記擬似絶縁層が、複数の空き空間を限定し、
前記高電子移動度トランジスタスタックが、前記擬似絶縁層上に形成された第１バッファ層を含み、
前記第１バッファ層が、複数の貫通ホールを限定し、
前記第１バッファ層の前記複数の貫通ホールそれぞれが、前記擬似絶縁層の前記複数の空き空間のうち、１つの上に置かれる、請求項４９に記載の高電子移動度トランジスタ。
【請求項５５】
前記擬似絶縁層の前記中間ピラーの幅が、前記擬似絶縁層によって限定された複数の空き空間のうち、少なくとも１つの中間部分の幅よりも大きい、請求項４９に記載の高電子移動度トランジスタ。
【請求項５６】
前記中間ピラーの幅が、前記擬似絶縁層によって限定された前記複数の空き空間のうち、少なくとも１つの中間部分の幅よりも小さい、請求項４９に記載の高電子移動度トランジスタ。
【請求項５７】
前記第１ピラーの幅が、前記擬似絶縁層によって限定された前記複数の空き空間のうち、少なくとも１つの中間部分の幅よりも大きい、請求項４９に記載の高電子移動度トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力素子（ｐｏｗｅｒ  ｄｅｖｉｃｅ）及びその製造方法に係り、さらに詳細には、高い絶縁破壊電圧を維持することができる高電子移動度トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）は、電力素子の一つである。高電子移動度トランジスタは、チャネル層に、キャリア（ｃａｒｒｉｅｒ）として使われる二次元電子ガス（２ＤＥＧ：２−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）を含む。二次元電子ガスがキャリアとして使われるので、高電子移動度トランジスタの移動度は、一般トランジスタよりはるかに高い。
【０００３】
高電子移動度トランジスタは、広いバンドギャップ（ｗｉｄｅ  ｂａｎｄ  ｇａｐ）を有する化合物半導体を含む。従って、高電子移動度トランジスタの絶縁破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）は、一般トランジスタより高くなる。
【０００４】
高電子移動度トランジスタの絶縁破壊電圧は、二次元電子ガスを含む化合物半導体層、例えば、ＧａＮ層の厚みに比例して上昇しうる。従って、ＧａＮ層の厚みを厚く形成し、高電子移動度トランジスタの絶縁破壊電圧を高めることができる。
【０００５】
しかし、ＧａＮ層の厚みを厚く形成するのに、長時間がかかるので、高電子移動度トランジスタの生産性が低くなりうる。
【０００６】
高電子移動度トランジスタの絶縁破壊電圧を高めるための他の方法として、シリコン基板を除去する方法を考慮することができる。
【０００７】
しかし、該方法の場合、ウェーハ・ボンディングなどの付随的工程が必要であり、電極形成に困難が伴う。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一実施形態は、高い絶縁破壊電圧を維持することができる高電子移動度トランジスタを提供するものである。
【０００９】
本発明の一実施形態は、このような高電子移動度トランジスタの製造方法として、工程が単純な製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態による高電子移動度トランジスタは、基板と、前記基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、前記基板と前記高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、前記疑似絶縁層は、異なる相の少なくとも２つの物質を含む。
【００１１】
このような高電子移動度トランジスタで、前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含んでもよい。このとき、前記固体物質は、半導体物質であり、前記非固体物質は、空気であってもよい。また、前記固体物質は、離隔された複数のピラーを含んでもよい。
【００１２】
前記高電子移動度トランジスタ積層物は、前記疑似絶縁層上に位置したバッファ層、前記バッファ層上に備わった、二次元電子ガスを含む第１積層物、前記第１積層物よりも分極率が高い第２積層物、並びに前記第２積層物上に備わったソース電極・ドレイン電極及びゲートを含んでもよい。
【００１３】
前記固体物質は、酸化領域を含んでもよい。
【００１４】
前記ピラーは、酸化物ピラーまたはポリシリコンピラーであってもよい。
【００１５】
前記異なる相の少なくとも２つの物質は、非固体物質を含み、前記非固体物質は、前記高電子移動度トランジスタ積層物の一領域と前記基板の一部領域とに接触するように位置しうる。
【００１６】
前記基板の一部領域は、前記ソース電極及びドレイン電極の下に位置するか、あるいは前記ソース電極と前記ドレイン電極との間に位置しうる。
【００１７】
前記酸化物ピラーは、単結晶シリコン酸化物ピラーまたはポリシリコン酸化物ピラーであってもよい。
【００１８】
前記バッファ層は、順次に積層された第１バッファ層及び第２バッファ層を含み、前記第１バッファ層に複数の貫通ホールが形成されている。
【００１９】
前記第２バッファ層は、超格子層、または厚みによってアルミニウム（Ａｌ）分布勾配を有する化合物半導体層を含んでもよい。
【００２０】
前記ゲートと前記第２積層物との間にＰ型物質層がさらに備わってもよい。
【００２１】
本発明の一実施形態による高電子移動度トランジスタの製造方法は、基板上に高電子移動度トランジスタ積層物の一部を形成し、前記基板に疑似絶縁層を形成し、前記高電子移動度トランジスタ積層物の一部上に、前記高電子移動度トランジスタ積層物の残りを形成する過程を含み、前記疑似絶縁層は、異なる相の少なくとも２つの物質を含む。
【００２２】
このような製造方法で、前記基板に疑似絶縁層を形成する過程は、前記高電子移動度トランジスタ積層物の一部に、前記基板が露出される複数のホールを形成し、前記複数のホールを介して露出された基板の一部をエッチングする過程を含んでもよい。
【００２３】
前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含んでもよい。
【００２４】
前記固体物質は、半導体物質であり、前記非固体物質は、空気であってもよい。
【００２５】
前記複数のホールを介して露出された基板の一部をエッチングする過程は、前記疑似絶縁層に、離隔された複数のピラーが形成されるまで実施される。
【００２６】
前記異なる相の少なくとも２つの物質は、非固体物質を含み、前記非固体物質は、前記高電子移動度トランジスタ積層物の一部の一領域と前記基板の一部領域とに接触しうる。
【００２７】
前記固体物質は、酸化領域を含んでもよい。
【００２８】
前記複数のホールを介して露出された基板の一部をエッチングする過程は、前記基板の前記ホールを介して露出された部分に溝を形成し、前記疑似絶縁層に、離隔された複数のピラーが形成されるまで、前記溝を前記ホールの直径より広く拡張する過程をさらに含んでもよい。
【００２９】
前記基板に溝を形成する過程で、前記基板の前記ホールを介して露出された部分を乾式エッチングすることができる。
【００３０】
前記溝を拡張する過程は、前記溝が形成された基板を湿式エッチングする過程をさらに含んでもよい。
【００３１】
前記酸化領域を、前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、形成することができる。
【００３２】
前記ピラーを、前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、酸化させることができる。
【００３３】
前記製造方法は、前記ピラーをポリシリコンピラーに変化させる過程を含んでもよい。このとき、前記ポリシリコンピラーに変化させる過程は、前記ピラーに不純物をイオン注入する過程をさらに含んでもよい。前記不純物が注入されたピラーを酸化させることもできる。
【００３４】
前記不純物が注入されたピラーを、前記高電子移動度トランジスタ積層物の残りを形成する前、形成している最中、または形成した後に、酸化させることができる。
【００３５】
前記複数のホールを形成する過程は、前記高電子移動度トランジスタ積層物の一部上に、前記複数のホールが形成される領域を限定するマスクを形成し、前記マスク周囲の前記高電子移動度トランジスタ積層物の一部をエッチングする過程をさらに含むことができ、前記マスクを形成する過程で、前記マスクは、前記高電子移動度トランジスタ積層物の一部と接触しつつ、前記ピラーを含まない前記基板の一部領域が覆われるように形成される。このとき、前記基板の一部領域は、前記ソース電極及びドレイン電極の下に位置することも可能であり、前記ソース電極と前記ドレイン電極との間に位置することも可能である。
【００３６】
前記高電子移動度トランジスタ積層物の一部は、第１バッファ層であってもよい。
【００３７】
前記高電子移動度トランジスタ積層物の残りを形成する過程は、前記高電子移動度トランジスタ積層物の一部上に、前記複数のホールを覆うバッファ層を形成し、前記バッファ層上に、二次元電子ガスを含む第１積層物を形成し、前記第１積層物上に、前記第１積層物よりも分極率が高い第２積層物を形成し、前記第２積層物上に、ソース電極、ドレイン電極及びゲートを離隔させて形成する過程をさらに含んでもよい。
【００３８】
前記第２積層物の前記ゲート下領域に、リセスまたは酸化領域を形成することができる。
【００３９】
前記複数のホールを覆う前記バッファ層は、厚みによってアルミニウム分布勾配を有する化合物半導体層を含んでもよい。
【００４０】
前記複数のホールを覆う前記バッファ層は、超格子層を含んでもよい。
【００４１】
前記ソース電極、ドレイン電極及びゲートを形成する過程は、前記第２積層物上に互いに離隔されたソース電極パッド及びドレイン電極パッドを形成し、前記ソース電極パッドと前記ドレイン電極パッドとの間の前記第２積層物上に、前記ソース電極パッド及びドレイン電極パッドと離隔されたＰ型物質層を形成し、前記Ｐ型物質層上に、前記ゲートを形成し、前記第２積層物上に、前記ソース電極パッド及びドレイン電極パッド、前記Ｐ型物質層及び前記ゲートを覆う絶縁層を形成し、前記絶縁層上に、前記ソース電極パッド及びドレイン電極パッドとそれぞれ連結される前記ソース電極及びドレイン電極を形成する過程を含んでもよい。
【発明の効果】
【００４２】
本発明の実施形態による高電子移動度トランジスタで、基板上に疑似絶縁層（ＰＩＬ：ｐｓｅｕｄｏ−ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）が位置し、疑似絶縁層は、離隔された複数のピラーとピラー間の空き空間を含む。高電子移動度トランジスタのＧａＮ積層物は、前記ピラーを介して前記基板に連結される。高電子移動度トランジスタ動作中に、ソース電極とドレイン電極との間に高電圧が印加されれば、前記ピラーに臨界電場（ｃｒｉｔｉｃａｌ  ｆｉｅｌｄ）が印加され、前記ピラーが破壊される。前記ピラーが破壊されると、前記基板を介した漏れ電流は防止される。前記ピラーは、シリコン酸化物のような酸化物ピラーであって、酸化物ピラーの臨界電場は、ＧａＮよりはるかに大きい。従って、前記ピラーを含む高電子移動度トランジスタは、動作中に高い絶縁破壊電圧を維持することができる。
【００４３】
前記ピラーは、前記基板の一部を除去して形成されるので、従来のように、基板を除去した後、別途の基板を付着するような別途の工程が必要ではなく、製造工程をさらに単純化させることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態による高電子移動度トランジスタの断面図である。
【図２】図１の高電子移動度トランジスタのピラーとして酸化物ピラーを有する高電子移動度トランジスタの断面図である。
【図３】本発明の他の実施形態による高電子移動度トランジスタの断面図である。
【図４】図３の高電子移動度トランジスタのピラーとして酸化物ピラーを有する高電子移動度トランジスタの断面図である。
【図５】本発明のさらに他の実施形態による高電子移動度トランジスタの断面図である。
【図６】図５の高電子移動度トランジスタを、バッファ層上の積層物を除去した平面図である。
【図７】本発明の実施形態による高電子移動度トランジスタで、バッファ層の層構成の例を示した断面図である。
【図８】本発明の実施形態による高電子移動度トランジスタで、高電子移動度トランジスタ積層物の層構成の例を示した断面図である。
【図９】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１０】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１１】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１２】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１３】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１４】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１５】本発明の一実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１６】本発明の他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１７】本発明の他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１８】本発明の他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図１９】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２０】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２１】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２２】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２３】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２４】本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を段階別に示した断面図である。
【図２５】本発明の実施形態による高電子移動度トランジスタの製造方法で、バッファ層と基板とを乾式エッチングした後のＳＥＭ（ｓｃａｎｎｉｎｇ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）写真（左側）と、基板に対して湿式エッチングを追加して実施した後のＳＥＭ写真（右側）とである。
【図２６】本発明の実施形態による高電子移動度トランジスタで、チャネル供給層（第１積層物）に形成されたリセスにゲートが形成された場合を示す断面図である。
【図２７】本発明の実施形態による高電子移動度トランジスタで、チャネル供給層（第１積層物）に酸化領域が存在し、酸化領域上にゲートが形成された場合を示す断面図である。
【図２８】図１の高電子移動度トランジスタの構成を単純化して示した断面図である。
【図２９】図３の高電子移動度トランジスタの構成を単純化して示した断面図である。
【図３０】図５の高電子移動度トランジスタの構成を単純化して示した断面図である。
【図３１】図２８ないし図３０で、上部積層物上に形成された構成の変形例を示した断面図である。
【図３２Ａ】本発明の他の実施形態による高電子移動トランジスタを示す断面図である。
【図３２Ｂ】本発明の他の実施形態による高電子移動トランジスタを示す断面図である。
【図３２Ｃ】本発明の他の実施形態による高電子移動トランジスタを示す断面図である。
【発明を実施するための形態】
【００４５】
以下、本発明の一実施形態による高電子移動度トランジスタ及びその製造方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚みは、明細書の明確性のために誇張されて図示されている。
【００４６】
図１は、本発明の一実施形態による高電子移動度トランジスタを示している。
【００４７】
図１を参照すれば、基板３０、疑似絶縁層２０、バッファ層４０及び半導体積層物５８が順次に積層されている。半導体積層物５８は、複数の化合物半導体層を含む積層物であってもよい。半導体積層物５８上に、ソース電極７０Ｓ、ドレイン電極７０Ｄ及びゲート７０Ｇが存在する。ソース電極７０Ｓ、ドレイン電極７０Ｄ及びゲート７０Ｇは、互いに離隔されている。ゲート７０Ｇは、ソース電極７０Ｓとドレイン電極７０Ｄとの間に備わる。ゲート７０Ｇは、ドレイン電極７０Ｄより、ソース電極７０Ｓに近い。
【００４８】
半導体積層物５８の上面は、第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３、第４領域Ｒ４、及び第５領域Ｒ５を含む。ソース電極７０Ｓは、第２領域Ｒ２上に位置しても良い。ゲート７０Ｇは、第１領域Ｒ１上に位置しても良い。
【００４９】
前記ドレイン領域は、半導体積層物５８の上面の第３領域Ｒ３上に位置しても良い。半導体積層物５８の第４領域Ｒ４は、第１領域Ｒ１と第２領域Ｒ２との間に位置しても良い。半導体積層物５８の第５領域Ｒ５は、半導体積層物５８の第１領域Ｒ１と第３領域Ｒ３との間に位置しても良い。
【００５０】
基板３０は、例えば、シリコン基板であってもよい。このとき、シリコン基板の上部面の面方向は、（１１１）であってもよい。バッファ層４０は、順次に積層された第１バッファ層４０ａ及び第２バッファ層４０ｂを含んでもよい。バッファ層４０は、単層でもあり、２層以上の層を含んでもよい。第１バッファ層４０ａは、複数の貫通ホール４０ｈを含む。貫通ホール４０ｈの直径Ｄ１は、例えば、１０ｎｍ≦Ｄ１≦２０μｍであってもよい。第１バッファ層４０ａの貫通ホール４０ｈは、第２バッファ層４０ｂで覆われている。
【００５１】
バッファ層４０と半導体積層物５８とを１つの積層物と見なし、高電子移動度トランジスタ積層物６０とすることも可能である。高電子移動度トランジスタ積層物６０は、半導体積層物５８だけを含んでもよい。高電子移動度トランジスタ積層物６０は、ソース電極７０Ｓ、ドレイン電極７０Ｄ及びゲート７０Ｇを含んでもよい。
【００５２】
バッファ層４０と基板３０との間には、疑似絶縁層２０が存在し、疑似絶縁層２０は、相が互いに異なる少なくとも２つの物質からなってもよい。相が互いに異なる物質は、それぞれ固体、ガス、流体の物質、またはそれらの組み合わせからなってもよい。図１に図示されているように、疑似絶縁層２０は、固体の互いに離隔された複数のピラー３２を含んでもよい。複数のピラー３２は、バッファ層４０と基板３０とを連結し、バッファ層４０を支持することができる。ピラー３２は、バッファ層４０と、その上の積層物（６０，７０Ｓ，７０Ｄ，７０Ｇ）を支持する。複数のピラー３２間に、空き空間５０が存在する。空き空間５０に、ガス物質、例えば、ガスまたは空気が存在してもよい。固体物質ピラー３２は、シリコン基板３０の一部分としてなってもよい。ピラー３２は、単結晶ピラーであってもよい。
【００５３】
図１に図示されているように、疑似絶縁層２０のピラー３２が、基板３０の一部分から形成された場合、広い意味で、ピラー３２と空間５０とを含んだ疑似絶縁層２０と、基板３０とを通称して、基板であるとすることができる。従って、疑似絶縁層２０のピラー３２と、空き空間５０とが基板３０に含まれていると見ることもできる。
【００５４】
複数のピラー３２は、互いに離隔されており、間隔は一定であるが、部分的には、異なってもよい。複数のピラー３２それぞれは、貫通ホール４０ｈ間のバッファ層４０と、一対一で対応するように備わってもよい。複数のピラー３２それぞれは、バッファ層４０下面の一部領域と接触する。貫通ホール４０ｈは、空き空間５０の入口に該当する。半導体積層物５８は、バッファ層４０上に、エピタキシ（ｅｐｉｔａｘｙ）法で形成されたものである。
【００５５】
図２は、本発明の他の実施形態による高電子移動度トランジスタであり、図１の疑似絶縁層２０において、ピラー３２の代わりに、酸化物ピラー３４が備わった場合を示している。酸化物ピラー３４は、例えば、シリコン酸化物ピラーであってもよい。図２の酸化物ピラー３４は、図１のピラー３２が酸化されたものであるとすることができる。
【００５６】
図１の高電子移動度トランジスタのように、基板３０とバッファ層４０との間に、疑似絶縁層２０のピラー３２が存在するとき、ソース電極７０Ｓとドレイン電極７０Ｄとの間に印加される電圧が高まりつつ、ピラー３２に臨界電場が印加される。これにより、ピラー３２が破壊しうる。ピラー３２が破壊されれば、ソース電極７０Ｓとドレイン電極７０Ｄとの間の基板３０を介した経路（ｐａｔｈ）は断絶される。従って、ソース電極７０Ｓとドレイン電極７０Ｄとの間に、基板３０を介した漏れ電流は防止される。このように、図１の高電子移動度トランジスタの絶縁破壊電圧は、基板３０に印加される臨界電場と関係がないので、図１の高電子移動度トランジスタの絶縁破壊電圧は、従来よりも高まることになる。
【００５７】
また、疑似絶縁層２０のピラー３４（図２）が破壊されなくとも、ピラー３４は、横方向に離隔されているので、横方向の電流経路は、ピラー３４に沿って、ピラー３４の底部まで下がり、全体電流経路は、ピラー３４が存在しないときより長くなる。従って、絶縁破壊電圧は高まる。
【００５８】
特に、図２の高電子移動度トランジスタの場合、バッファ層４０と基板３０は、酸化物ピラー３４で連結されているので、酸化物ピラー３４がＳｉＯ２ピラーである場合、酸化物ピラー３４の絶縁破壊電圧、すなわち、臨界電場は、１０ＭＶ／ｃｍであるが、この値は、ピラー３２がシリコンピラーであるときより３０倍高く、ＧａＮの絶縁破壊電圧より３倍ほど高い。従って、ソース電極７０Ｓとドレイン電極７０Ｄとの間の電圧が高まっても、酸化物ピラー３４は破壊されない。従って、図２の高電子移動度トランジスタの場合、従来よりも高い絶縁破壊電圧を維持しつつ、構造的には、図１の高電子移動度トランジスタより安定している。
【００５９】
図３は、本発明のさらに他の実施形態による高電子移動度トランジスタであり、ソース電極７０Ｓ下及びドレイン電極７０Ｄ下に、図１のピラー３２が存在しない。ピラー３２は、ソース電極７０Ｓとドレイン電極７０Ｄとの間に存在する。図３で、ソース電極７０Ｓ下及びドレイン電極７０Ｄ下のバッファ層４０は、疑似絶縁層２０を介して基板３０と連結される。疑似絶縁層２０のソース電極７０Ｓ下及びドレイン電極７０Ｄ下のバッファ層４０に接触した部分（第１部分）３０Ａは、ピラー３２（図１）と空き空間５０とが存在する領域を限定する。言い換えれば、ピラー３２と空き空間５０は、疑似絶縁層２０の第１部分３０Ａ間に存在する。図３には、第１部分３０Ａ間にピラー３２が１個備わっていると図示されているが、これは、図示の便宜のためにそうなっているだけであり、第１部分３０Ａ間に、ピラー３２が２個以上存在しうる。図３のピラー３２は、図４に図示されているように、シリコン酸化物ピラー３４になってもよい。
【００６０】
基板３０とバッファ層４０との間に、疑似絶縁層２０の第１部分３０Ａが存在することによって、高電子移動度トランジスタ動作中に発生する熱は、第１部分３０Ａを介して容易に放出される。
【００６１】
次に、図５は、本発明のさらに他の実施形態による高電子移動度トランジスタに係わるものであり、ピラー３２は、ソース電極７０Ｓ下及びドレイン電極７０Ｄ下に存在する。ソース電極７０Ｓとドレイン電極７０Ｄとの間に、疑似絶縁層２０の第２部分３０Ｂが存在する。第２部分３０Ｂは、バッファ層４０と接触する。第２部分３０Ｂは、水平的にソース電極７０Ｓ及びドレイン電極７０Ｄと離隔されている。第２部分３０Ｂは、バッファ層４０と基板３０との間に備わったピラー３２と、空き空間５０とを２つの部分に分ける役割を行う。すなわち、第２部分３０Ｂにより、ピラー３２と空き空間５０は、ソース電極７０Ｓ側に位置する部分と、ドレイン電極７０Ｄ側に位置する部分とに分けられる。ソース電極７０Ｓ側に、２個以上のピラー３２が位置し、ドレイン電極７０Ｄ側にも、２個以上のピラー３２が位置しうる。
【００６２】
図６は、図５で、バッファ層４０上側の積層物を除去した状態で、上から見た平面図である。
【００６３】
図６を参照すれば、前述のピラー３２と空き空間５０と第２部分３０Ｂとの位置関係が容易に分かる。図６で第２部分３０Ｂは、一区域として図示されているが、離隔された２個以上の区域に分けられてもよい。図５は、図６を５−５’方向に切開した断面図である。
【００６４】
前述の高電子移動度トランジスタで、バッファ層４０が単層であるとき、バッファ層４０は、例えば、ＡｌＮ層であってもよい。図７は、バッファ層４０が複層であるとき、バッファ層４０の層構成を示している。図７を参照すれば、バッファ層４０が、順次に形成された第１バッファ層４０ａ及び第２バッファ層４０ｂであるとき、第１バッファ層４０ａは、例えば、ＡｌＮ層であってもよい。第２バッファ層４０ｂは、例えば、Ａｌ（Ｇａ）Ｎ層、Ａｌ（Ｇａ）Ｎ超格子（ｓｕｐｐｅｒ  ｌａｔｔｉｃｅ）層及びｇ−ＡｌＧａＮ層のうちいずれか一つであってもよい。ここで、Ａｌ（Ｇａ）Ｎは、ＡｌＮ、ＡｌＧａＮまたはＧａＮを意味する。また、ｇ−ＡｌＧａＮ層は、厚みによってＡｌ分布濃度が変わるＡｌＧａＮ層を意味する。バッファ層４０は、第２バッファ層４０ｂ上に、第３バッファ層４０ｃをさらに含んでもよい。第３バッファ層４０ｃは、例えば、Ａｌ（Ｇａ）Ｎ層であってもよい。
【００６５】
図８は、半導体積層物５８の層構成を示している。
【００６６】
図８を参照すれば、半導体積層物５８は、順次に形成された第１積層物５８ａと、第２積層物５８ｂとを含む。第１積層物５８ａ及び第２積層物５８ｂは、分極率とバンドギャップとが異なる化合物半導体層であってもよい。第１積層物５８ａは、例えば、ＧａＮ層である。第２積層物５８ｂは、例えば、第１積層物よりも分極率とバンドギャップとが大きいＡｌＧａＮ層である。このような分極率の差によって、第１積層物５８ａに二次元電子ガス６９が形成される。
【００６７】
次には、本発明の一実施形態による高電子移動度トランジスタの製造方法について、図９ないし図２４を参照しつつ説明する。以下の説明で、図１ないし図８の説明で言及した部材と同じ部材については、同じ参照番号を使用する。
【００６８】
図９を参照すれば、基板３０上に、第１バッファ層４０ａを形成する。第１バッファ層４０ａは、エピタキシ法で形成することができる。第１バッファ層４０ａ上に、マスクＭ１を形成する。マスクＭ１は、感光膜マスクまたはハードマスクであってもよい。ハードマスクは、例えば、シリコン酸化物（例えば、ＳｉＯ２）マスクまたはシリコン窒化物（例えば、ＳｉＮｘ）マスクである。マスクＭ１により、第１バッファ層４０ａで、複数のコンタクトホールが形成される領域が露出（限定）される。マスクＭ１形成後、第１バッファ層４０ａの露出される領域の平面形態は、円形や非円形でもあり、三角形や他の形態の多角形パターンであってもよい。
【００６９】
次に、図１０に図示されているように、マスクＭ１周囲の第１バッファ層４０ａを、基板３０が露出されるまでエッチングし、基板３０の露出された部分は、所定深さにエッチングする。このように、第１バッファ層４０ａに貫通ホール４０ｈが形成され、基板３０に所定深さの溝（ｈｏｌｅ）３０ｇが形成される。このようなエッチングは、乾式エッチング方式を利用することができる。乾式エッチング方式は、例えば、反応性イオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）または他の乾式エッチング方式であってもよい。乾式エッチングにより、ホール４０ｈ間に、前述の疑似絶縁層２０のピラー３２が形成される。複数のホール４０ｈ間の間隔は、乾式エッチングにより、ホール４０ｈ間の第１バッファ層４０ａ下に、ピラーが形成されるほどの間隔であってもよい。複数のホール４０ｈの間隔が過度に大きい場合、ピラーが形成されないこともあり、あるいはエッチング時間が過度に長くなることもある。第１バッファ層４０ａをエッチングするとき、温度は、０〜８０℃、圧力は、１〜１，０００ｍＴｏｒｒ、パワーは、１００Ｗ〜３，０００Ｗほどであり、エッチングガスとして、Ｃｌ２、ＢＣｌ３またはＡｒを使用することができる。また、基板３０に溝３０ｇを形成するとき、温度は、０〜８０℃、圧力は、１〜１０，０００ｍＴｏｒｒ、パワーは、１００Ｗ〜６，０００Ｗほどであり、エッチングガスとして、ＳＦ６を使用することができる。
【００７０】
乾式エッチングで、基板３０に形成される溝３０ｇの深さは、０．０１μｍ〜５００μｍほどに形成されるが、必要によって、溝３０ｇの深さは変わることがある。基板３０に形成される溝３０ｇの深さによって、後続工程で、基板３０と第１バッファ層４０ａとの間に形成される空き空間の深さと体積とが変わることもある。すなわち、基板３０と第１バッファ層４０ａとの間に形成されるピラー３２の高さが決定される。
【００７１】
次に、乾式エッチング後、図１１に図示されているように、マスクＭ１を除去する。
【００７２】
図１２は、マスクＭ１が除去された結果物を上から見た様子を示している。図１１は、図１２を１１−１１’方向に切開した断面図である。
【００７３】
図１２を参照すれば、バッファ層４０に複数の貫通ホール４０ｈが形成されている。貫通ホール４０ｈを介して、基板３０の一部が露出されるところを見ることができる。複数の貫通ホール４０ｈは、格子配列をなす。図１２の貫通ホール４０ｈ配列で、貫通ホール４０ｈ間の距離Ｐ１は、例えば、０．０１〜１，０００μｍであってもよい。貫通ホール４０ｈの配列は、図１２と異なることもあり、例えば、貫通ホール４０ｈは、正方格子あるいは三角形を含んだ多角形配列をなすこともある。
【００７４】
次に、乾式エッチング後、基板３０の露出された部分を湿式エッチングする。このとき、湿式エッチングは、貫通ホール４０ｈを中心に横方向に等方性エッチングされるようにする。このような湿式エッチングで、貫通ホール４０ｈを中心に、第１バッファ層４０ａ下に、アンダーカット（ｕｎｄｅｒｃｕｔ）が形成され、ピラー３２の直径は縮小され、結果的には、図１３に図示されているように、ピラー３２周囲に空き空間５０が設けられる。空き空間５０は、図１１の溝３０ｇが、湿式エッチングによって、横方向に拡張されたものである。コンタクトホール４０ｈは、空き空間５０の入口になる。空き空間５０に、ガス、例えば、空気が存在しうる。湿式エッチングは、ピラー３２の最小直径が、与えられた値になるまで実施される。湿式エッチングは、１０〜１００℃で、１秒〜５時間実施され、ＨＮＡ（ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ＝１：１：１）と純水（ＤＩ：ｄｅｉｏｎｉｚｅｄ  ｗａｔｅｒ）とを含むエッチャントを使用することができる。エッチャントで、ＨＮＡと純水との比は、０．００１：１〜１０：１であってもよい。
【００７５】
一方、次の工程を進める前に、ピラー３２を図１４に図示されているように、酸化物ピラー３４に変えることができる。酸化物ピラー３４は、シリコン酸化物ピラーであってもよい。酸化物ピラー３４は、ピラー３２を熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）させて形成することができる。熱酸化は、図１３の結果物を対象に実施することができる。熱酸化は、ピラー３２が酸化物ピラー３４に変化する時点で終了する。ピラー３２を酸化物ピラー３４に変化させる工程は、後で実施してもよいが、例えば、ソース電極及びドレイン電極の形成前後や、ゲート電極を形成する前後に実施してもよい。熱酸化は、例えば、炉（ｆｕｒｎａｃｅ）で実施することができる。熱酸化の条件は、次の通りである。例えば、熱酸化は、５００〜１，５００℃及び０．０１〜７６０Ｔｏｒｒで、０．１〜２４時間実施することができる。
【００７６】
次に、図１５を参照すれば、第１バッファ層４０ａ上に、貫通ホール４０ｈを覆う第２バッファ層４０ｂを形成する。第２バッファ層４０ｂは、エピタキシ法で形成することができる。このように、バッファ層４０が形成される。バッファ層４０は、２層以上の層で形成されることもあるが、第２バッファ層４０ｂ上に、第３バッファ層（図示せず）や、それ以上のバッファ層をさらに形成してもよい。バッファ層４０上に、半導体積層物５８を形成する。半導体積層物５８は、例えば、エピタキシ法で形成することができる。バッファ層４０と半導体積層物５８は、高電子移動度トランジスタ積層物６０をなすことができる。このような高電子移動度トランジスタ積層物６０を形成するために、図１３または図１４の結果物を、関連装置、例えば、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）装置にローディングし、高電子移動度トランジスタ積層物６０の形成工程を進めることができる。この過程で、第２バッファ層４０ｂの成長は、垂直方向より水平方向を早く行わせる。これによって、第１バッファ層４０ａの貫通ホール４０ｈは、第２バッファ層４０ｂによって覆われ、貫通ホール４０ｈは、第２バッファ層４０ｂで充填される。
【００７７】
半導体積層物５８が形成された後、半導体積層物５８上に、ソース電極７０Ｓ、ドレイン電極７０Ｄ及びゲート７０Ｇを形成する。ソース電極７０Ｓとドレイン電極７０Ｄは、同時に形成される。ゲート７０Ｇは、ソース電極７０Ｓ及びドレイン電極７０Ｄの形成前後に形成される。
【００７８】
本発明の他の実施形態によれば、図１６に図示されているように、ピラー３２を形成した後、イオン注入工程を介して、ピラー３２に不純物３２ＩＰをイオン注入する。不純物３２ＩＰは、例えば、Ｎ、Ａｒ、Ｆｅ、Ｂ、Ｍｎ、Ｎｅ、Ｏ、Ｈ、Ｃ、ＦまたはＣｌであってもよい。その後、アニーリング工程を実施することができる。このように、ピラー３２は、図１７に図示されているように、ポリシリコンピラー３６になってもよい。図１６で、第２バッファ層４０ｂは、イオン注入後に形成してもよい。
【００７９】
図１８を参照すれば、ポリシリコンピラー３６が形成された後、バッファ層４０上に、半導体積層物５８が形成され、半導体積層物５８上に、ソース電極７０Ｓ、ドレイン電極７０Ｄ及びゲート７０Ｇが形成される。
【００８０】
次に、本発明の他の実施形態によれば、図１９に図示されているように、基板３０上に、第１バッファ層４０ａを形成した後、第１バッファ層４０ａ上に、ソース電極が形成される第１領域Ａ１と、ドレイン電極が形成される第２領域Ａ２とを限定し、貫通ホール４０ｈが形成される領域を限定するマスクＭ１を形成することができる。
【００８１】
次に、前述の乾式エッチング及び湿式エッチングを実施し、図２０に図示されているように、第１バッファ層４０ａに、コンタクトホール４０ｈを形成し、基板３０に、第１バッファ層４０ａと接触する複数のピラー３２を形成し、ピラー３２周囲に、空き空間５０が設けられる。第１領域Ａ１及び第２領域Ａ２には、貫通ホール４０ｈと空き空間５０とが存在しない。貫通ホール４０ｈと空き空間５０は、第１領域Ａ１及び第２領域Ａ２間に存在する。
【００８２】
次に、図２１を参照すれば、第１バッファ層４０ａ上に、貫通ホール４０ｈを覆う第２バッファ層４０ｂを形成する。第２バッファ層４０ｂ上に、半導体積層物５８を形成する。そして、第１領域Ａ１に対応する半導体積層物５８上に、ソース電極７０Ｓを形成し、第２領域Ａ２に対応する半導体積層物５８上に、ドレイン電極７０Ｄを形成する。ソース電極７０Ｓとドレイン電極７０Ｄとの間の半導体積層物５８上に、ゲート７０Ｇを形成する。
【００８３】
図２２ないし図２４は、本発明のさらに他の実施形態による高電子移動度トランジスタの製造方法を示している。
【００８４】
図２２を参照すれば、基板３０上に、第１バッファ層４０ａを形成する。第１バッファ層４０ａ上に、第１バッファ層４０ａの一部領域を露出させるマスクＭ２を形成する。マスクＭ２は、第１バッファ層４０ａの貫通ホールが形成される領域が露出されるように形成する。また、マスクＭ２は、基板３０の第３領域Ａ３に対応する第１バッファ層４０ａの一部領域を覆うように形成される。第３領域Ａ３は、第１領域Ａ１及び第２領域Ａ２間に位置し、第１領域Ａ１及び第２領域Ａ２と離隔されている。後続工程で、第３領域Ａ３には、ピラー及び空き空間が形成されず、ピラー及び空き空間は、第３領域Ａ３の両側に形成される。従って、第３領域Ａ３は、ソース電極下に形成されるピラー及び空き空間と、ドレイン電極下に形成されるピラー及び空き空間との境界領域になってもよい。マスクＭ２を形成した後、図２３に図示されているように、第１バッファ層４０ａに、複数の貫通ホール４０ｈを形成し、基板３０に、ピラー３２と空き空間５０とを設ける過程は、実施形態で説明した通りである。
【００８５】
次に、図２４を参照すれば、複数の貫通ホール４０ｈが形成された第１バッファ層４０ａ上に、貫通ホール４０ｈを覆う第２バッファ層４０ｂを形成する。第２バッファ層４０ｂ上に、半導体積層物５８を形成する。次に、半導体積層物５８上に、ソース電極７０Ｓ、ドレイン電極７０Ｄ、ゲート７０Ｇを形成する。ゲート７０Ｇは、ソース電極７０Ｓ及びドレイン電極７０Ｄの形成前後に形成されてもよい。
【００８６】
前述の製造方法で、ピラー３２を酸化物ピラー３４に変化させる工程は、半導体積層物５８の形成中に実施することも可能であり、ゲート７０Ｇ、ソース電極７０Ｓ及びドレイン電極７０Ｄのうち、最後に形成される電極の形成前後に実施してもよい。
【００８７】
図２５は、前述の本発明の実施形態による高電子移動度トランジスタの製造過程で、基板３０をエッチングした後、基板３０及び第１バッファ層４０ａに係わる走査電子顕微鏡（ＳＥＭ：ｓｃａｎｎｉｎｇ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）写真を示している。図２５で、「Ａｆｔｅｒ  Ｄｒｙ」が記載された左側ＳＥＭ写真は、第１バッファ層４０ａと基板３０とを順次に乾式エッチングした後、基板３０及び第１バッファ層４０ａに係わるＳＥＭ写真であり、「Ａｆｔｅｒ  ｗｅｔ」が記載された右側ＳＥＭ写真は、乾式エッチングを実施した後、追加して基板３０を湿式エッチングした後、基板３０及び第１バッファ層４０ａに係わるＳＥＭ写真である。
【００８８】
図２５を参照すれば、左側のＳＥＭ写真で、乾式エッチング後、残った基板３０と第１バッファ層４０ａとの間に、基板３０と第１バッファ層４０ａとを連結するピラー３２が形成されたことが分かり、右側のＳＥＭ写真で、ピラー３２の太さは、左側のＳＥＭ写真より細く、ピラー３２間に空き空間が存在することが分かる。
【００８９】
一方、前述の本発明の実施形態による高電子移動度トランジスタで、半導体積層物５８上に、ゲート７０Ｇを形成するときは、図２６に図示されているように、第２積層物５８ｂ上に、ゲート７０Ｇを形成する前に、第２積層物５８ｂのゲート７０Ｇが形成される位置に、リセス６５を形成することができる。ゲート７０Ｇは、リセス６５を充填するように形成される。また、図２７に図示されているように、第２積層物５８ｂのゲート７０Ｇに対応する領域に、酸化領域６７を形成した後、酸化領域６７上に、ゲート７０Ｇを形成することができる。酸化領域６７は、例えば、酸素プラズマを利用して酸化処理された領域であってもよい。チャネル形成層で、二次元電子ガス６９を含む第１積層物５８ａで、リセス６５と酸化領域６７との下の二次元電子ガスは、抑制される。このように、高電子移動度トランジスタは、エンハンスメントモード（Ｅ−ｍｏｄｅ：ｅｎｈａｎｃｅｍｅｎｔ−ｍｏｄｅ）で動作される。リセス６５や酸化領域６７を形成する代わりに、ゲート７０Ｇをｐ−金属ゲートまたは窒化物ゲートで形成する場合にも、高電子移動度トランジスタは、Ｅ−ｍｏｄｅで動作される。
【００９０】
図２８ないし図３０は、前述の本発明の実施形態による高電子移動度トランジスタの構成をさらに簡単に図示した図面である。
【００９１】
図２８は、図１の高電子移動度トランジスタの構成を簡単に示したものであり、基板３０と上部積層物９０との間の複数の垂直バーピラー８０は、前述の疑似絶縁層２０のピラー３２に該当する。そして、垂直バーピラー８０間の空き空間１００は、ピラー３２間の空き空間５０に該当する。上部積層物９０は、バッファ層４０と半導体積層物５８とを含む積層物に該当する。垂直バーピラー８０は、酸化物ピラーであってもよい。
【００９２】
図２９は、図３の高電子移動度トランジスタの構成を簡単に示したものであり、ソース電極７０Ｓ及びドレイン電極７０Ｄの下に位置する基板３０の一部領域８２は、垂直バーピラー８０と空き空間１００とが含まれない領域であり、図３の第１部分３０Ａに該当する。
【００９３】
図３０は、図５の高電子移動度トランジスタを簡単に示したものであり、ゲート７０Ｇ下にある疑似絶縁層２０の一部領域１１０は、図５の第２部分３０Ｂに該当する。
【００９４】
図３１は、図２８ないし図３０で、上部積層物９０上に形成された構成の変形例を示している。従って、図３１には、上部積層物９０、及びその上に形成される構成要素だけ図示した。図３１で、上部積層物９０下の構成は、図２８ないし図３０と同一である。
【００９５】
図３１を参照すれば、上部積層物９０上に、ソース電極パッド７０ＳＰと、ドレイン電極パッド７０ＤＰとが備わっている。各パッド（７０ＳＰ，７０ＤＰ）は、互いに離隔されている。ソース電極パッド７０ＳＰとドレイン電極パッド７０ＤＰとの間の上部積層物９０上に、Ｐ型物質層７７Ｐが存在する。Ｐ型物質層７７Ｐは、Ｐ型ドーピング物質を含む。これによって、Ｐ型物質層７７Ｐ下の二次元電子ガスは、抑制される。Ｐ型物質層７７Ｐ上に、ゲート７０Ｇが形成されている。ソース電極パッド７０ＳＰ及びドレイン電極パッド７０ＤＰ、並びにＰ型物質層７７Ｐ及びゲート７０Ｇは、絶縁層２００で覆われている。絶縁層２００は、例えば、シリコン酸化物層であってもよい。絶縁層２００に、ソース電極パッド７０ＳＰが露出される第１コンタクトホール７０ｈ１と、ドレイン電極パッド７０ＤＰが露出される第２コンタクトホール７０ｈ２とが形成されている。絶縁層２００上に、第１コンタクトホール７０ｈ１を充填するソース電極７０Ｓと、第２コンタクトホール７０ｈ２を充填するドレイン電極７０Ｄとが存在する。絶縁層２００上では、ソース電極７０Ｓ及びドレイン電極７０Ｄは離隔されており、ソース電極７０Ｓは、ゲート７０Ｇを覆うように備わってもよい。
【００９６】
図３１の結果物が形成される過程について簡略に説明すれば、上部積層物９０上に、ソース電極パッド７０ＳＰ及びドレイン電極パッド７０ＤＰが形成され、その間に、Ｐ型物質層７７Ｐが形成される。このような形成順序は、変わることもある。Ｐ型物質層７７Ｐ上に、ゲート７０Ｇが形成された後、ソース電極パッド７０ＳＰ及びドレイン電極パッド７０ＤＰ、並びにＰ型物質層７７Ｐ及びゲート７０Ｇを覆う絶縁層２００を形成することができる。その後、絶縁層２００上に、第１コンタクトホール７０ｈ１を介して、ソース電極パッド７０ＳＰに連結されるソース電極７０Ｓを形成し、第２コンタクトホール７０ｈ２を介して、ドレイン電極パッド７０ＤＰに連結されるドレイン電極７０Ｄを形成することができる。
【００９７】
図３２Ａないし図３２Ｃは、本発明の他の実施形態による高電子移動度トランジスタを示す断面図である。
【００９８】
本発明の実施形態によれば、空き空間のサイズは、第１バッファ層４０ａの貫通ホール４０ｈの直径を変化させることによって、擬似絶縁層全体にわたって変化させることができる。
【００９９】
貫通ホール４０ｈのために、多様な直径を有するパターンを第１バッファ層４０ａに転写させるためのステッパ（ｓｔｅｐｐｅｒ）、またはスキャナ（ｓｃａｎｎｅｒ）用の他のマスクが設計される。
【０１００】
図３２Ａを参照すれば、高電子移動度トランジスタは、広さの異なる空き空間５０ａ、５０ｂを含む擬似絶縁層を有することができる。一部の空き空間５０ａは、他の空き空間５０ｂより広い。
【０１０１】
さらに広い空き空間５０ａは、さらに狭い空き空間５０ｂの貫通ホールＤｂよりも広いホールＤａを通じてエッチンングされる。図３２Ａは、さらに広い空き空間５０ａがゲート７０Ｇの下にあり、さらに狭い空き空間５０ｂは、ソース電極７０Ｓとドレイン電極７０Ｄとの下にある場合を示すが、本発明の一実施形態は、かような場合に限定されない。
【０１０２】
例えば、図３２Ｂを参照すれば、本発明の一実施形態による高電子移動度トランジスタは、ソース電極７０Ｓとドレイン電極７０Ｄとの下にさらに広い空き空間５０ａを含み、さらに広い空き空間５０ａの間に、さらに狭い空き空間５０ｂを含むこともできる。
【０１０３】
図３２Ａと図３２Ｂに示した高電子移動度トランジスタにおいて、空き空間５０ａ、５０ｂの相対的なサイズは、空き空間５０ａ、５０ｂを形成する前に、第１バッファ層４０ａの貫通ホールの直径Ｄａ，Ｄｂを調整して調節される。
【０１０４】
図３２Ｃを参照すれば、本発明の一実施形態による高電子移動度トランジスタは、他の空き空間５０ｂに比べてさらに広く、深い空き空間５０ｃを含むことができる。
【０１０５】
前記の説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されねばならない。従って、本発明の範囲は、説明したところの実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【産業上の利用可能性】
【０１０６】
本発明の高電子移動度トランジスタ及びその製造方法は、高電圧スイッチング素子が必要な電子製品に適用され、例えば、通信装備や家電製品関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１０７】
２０  疑似絶縁層
３０  基板
３０Ａ  基板３０の第１部分
３０Ｂ  基板３０の第２部分
３０ｇ  溝（ｈｏｌｅ）
３２  ピラー
３４  酸化物ピラー
３６  ポリシリコンピラー
４０  バッファ層
４０ａ  第１バッファ層
４０ｂ  第２バッファ層
４０ｃ  第３バッファ層
４０ｈ  貫通ホール
５０，１００  空き空間
５８  半導体積層物
５８ａ  第１積層物
５８ｂ  第２積層物
６０  高電子移動度トランジスタ積層物
６５  リセス
６７  酸化領域
６９  二次元電子ガス
７０Ｓ  ソース電極
７０Ｄ  ドレイン電極
７０Ｇ  ゲート
７０ＳＰ  ソース電極パッド
７０ＤＰ  ドレイン電極パッド
７０ｈ１  第１コンタクトホール
７０ｈ２  第２コンタクトホール
７７Ｐ  Ｐ型物質層
８０  垂直バーピラー
８２  ソース／ドレイン電極下の基板３０の一部領域
９０  上部積層物
１１０  ゲート下にある基板３０の一部領域
２００  絶縁層
Ａ３  基板３０の第３領域
Ｄ１  貫通ホールの直径
Ｍ１，Ｍ２  マスク
Ｐ１  貫通ホール４０ｈ間の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図２５】
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