(57)【要約】【課題】ＳＬＩＭｂｕｓ（登録商標）規格等に対応した半導体集積回路装置および通信システムにおいて、規格の下位互換性を保ちつつ、データ転送速度を向上させる。【解決手段】例えば、ＳＬＩＭバス用インタフェース回路はＳＤＲモードとＤＤＲモードを備える。ＳＬＩＭｂｕｓ（登録商標）規格におけるフレーム内のデータ領域ＤＡＴＳＰにおいて、ＤＤＲモードを備えたインタフェース回路間で通信を行う際にはＤＤＲモードのチャネル（ＣＨ＿Ａ）が構築される。ＤＤＲモードのチャネルでは、各インタフェース回路は、内部でＳＬＩＭバス上のクロック信号の２倍の周波数を持つ内部クロック信号を生成し、当該内部クロック信号に基づいてＳＬＩＭバス上のデータ信号をＳＬＩＭバス上のクロック信号の２倍の速度で転送する。【選択図】図４
2013077893.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータバスと、第１周波数の第１クロック信号が伝送されるクロックバスとに接続されるシリアルインタフェース回路を備え、
前記シリアルインタフェース回路は、
前記第１クロック信号の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータを前記シリアルデータバスに順次送信し、前記第１クロック信号の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータを前記シリアルデータバスから順次受信する第１モードと、
前記第１クロック信号の１サイクルの期間内で１個のデータを前記シリアルデータバスに送信し、前記第１クロック信号の１サイクルの期間内で１個のデータを前記シリアルデータバスから受信する第２モードとを備えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記シリアルデータバス上のデータはＮＲＺＩ信号であり、
前記シリアルインタフェース回路は、前記第１クロック信号の連続する第１番目から第Ｍ番目（Ｍは２以上の整数）までのクロックサイクルで前記シリアルデータバスとの間で、順次、データの送信または受信を行い、前記第１番目のクロックサイクルでは前記第１モードで動作し、前記Ｍ番目のクロックサイクルでは前記第２モードで動作することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、
前記クロックバスからの前記第１クロック信号を受けて、前記第１クロック信号と同じ前記第１周波数を持つ第２クロック信号と、前記第２クロック信号の２のＮ乗倍の周波数を持つ第３クロック信号とを生成する第１クロック生成回路と、
前記第２モードの際には前記第２クロック信号を、前記第１モードの際には前記第３クロック信号をそれぞれ選択し、第１内部クロック信号として出力する第１選択回路と、
前記シリアルデータバスとの間でデータの送信または受信を行う複数の第１フリップフロップ回路とを備え、
前記第１内部クロック信号は、前記複数の第１フリップフロップ回路に供給されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記シリアルデータバスおよび前記クロックバスは、ＳＬＩＭｂｕｓ（登録商標）規格に対応していることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、自身が前記第１モードを備えていることを表す第１情報を保持し、
前記第１情報は、ＳＬＩＭｂｕｓ（登録商標）規格で定められるメッセージチャネルで前記シリアルデータバスに読み出し可能となっていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、前記第１クロック信号の連続するＫ個（Ｋは２以上の整数）のクロックサイクルを１個のスロットとして、連続するＪ個（Ｊは２以上の整数）のスロットの期間で前記シリアルデータバスとの間でデータの送信または受信を行い、前記Ｊ個のスロット内の最終スロットとなるＪ番目のスロットでは前記第２モードで動作し、１番目のスロットから（Ｊ−１）番目のスロットでは前記第１モードで動作することを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
前記シリアルインタフェース回路で受信したデータを無線通信用の周波数帯にアップコンバートする第１周波数変換回路と、
無線通信用の周波数帯を持つデータを所定の周波数帯にダウンコンバートし、前記シリアルインタフェース回路に向けて出力する第２周波数変換回路とを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項２記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、
前記第１周波数を持つ第４クロック信号と、前記第４クロック信号の２のＮ乗倍の周波数を持つ第５クロック信号とを生成する第１クロック生成回路と、
前記第２モードの際には前記第４クロック信号を、前記第１モードの際には前記第５クロック信号をそれぞれ選択し、第２内部クロック信号として出力する第２選択回路と、
前記シリアルデータバスとの間でデータの送信または受信を行う複数の第２フリップフロップ回路とを備え、
前記第４クロック信号は、前記第１クロック信号として前記クロックバスに出力され、
前記第２内部クロック信号は、前記複数の第２フリップフロップ回路に供給されることを特徴とする半導体集積回路装置。
【請求項９】
ＮＲＺＩ信号が伝送されるシリアルデータバスと、第１周波数の第１クロック信号が伝送されるクロックバスとに接続されるシリアルインタフェース回路を備え、
前記シリアルインタフェース回路は、
前記第１クロック信号と同じ前記第１周波数を持つ第２クロック信号と、前記第２クロック信号の２のＮ乗倍（Ｎは１以上の整数）の周波数を持つ第３クロック信号とを生成する第１クロック生成回路と、
内部状態を第１モードか第２モードに設定する制御回路と、
前記第１モードの際には前記第３クロック信号を、前記第２モードの際には前記第２クロック信号をそれぞれ選択し、内部クロック信号として出力する選択回路と、
前記シリアルデータバス上のデータを前記内部クロック信号の立ち上がりエッジ・立ち下がりエッジの一方となる第１エッジでラッチする第１フリップフロップ回路と、
所定の送信データと前記第１フリップフロップ回路の出力との排他的論理和演算を行う第１演算回路と、
前記第１演算回路の出力を前記内部クロック信号の立ち上がりエッジ・立ち下がりエッジの他方となる第２エッジでラッチし、前記シリアルデータバスに向けて送信する第２フリップフロップ回路と、
前記第１フリップフロップ回路の出力を前記内部クロック信号の前記第１エッジでラッチする第３フリップフロップ回路と、
前記第１フリップフロップ回路の出力と前記第３フリップフロップ回路の出力との排他的論理和演算を行うことで受信データを復元する第２演算回路とを有することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、前記第１クロック信号の連続する第１番目から第Ｍ番目（Ｍは２以上の整数）までのクロックサイクルで前記シリアルデータバスとの間で、順次、データの送信または受信を行い、
前記制御回路は、前記第１番目のクロックサイクルでは前記第１モードに設定し、前記Ｍ番目のクロックサイクルでは前記第２モードに設定することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記シリアルデータバスおよび前記クロックバスは、ＳＬＩＭｂｕｓ（登録商標）規格に対応していることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記シリアルインタフェース回路は、前記第１クロック信号の連続するＫ個（Ｋは２以上の整数）のクロックサイクルを１個のスロットとして、連続するＪ個（Ｊは２以上の整数）のスロットの期間で前記シリアルデータバスとの間でデータの送信または受信を行い、
前記制御回路は、前記Ｊ個のスロット内の最終スロットとなるＪ番目のスロットでは前記第２モードに設定し、１番目のスロットから（Ｊ−１）番目のスロットでは前記第１モードに設定することを特徴とする半導体集積回路装置。
【請求項１３】
シリアルデータバスと、
第１周波数の第１クロック信号が伝送されるクロックバスと、
前記シリアルデータバスおよび前記クロックバスに接続される第１シリアルインタフェース回路を含んだ第１デバイスと、
前記シリアルデータバスおよび前記クロックバスに接続される第２シリアルインタフェース回路を含んだ第２デバイスと、
前記シリアルデータバスおよび前記クロックバスに接続される第３シリアルインタフェース回路を含んだ第３デバイスとを備え、
前記第１シリアルインタフェース回路は、前記クロックバスに前記第１クロック信号を供給し、
前記第２および前記第３シリアルインタフェース回路は、前記クロックバスから前記第１クロック信号が供給され、
前記第１および前記第２シリアルインタフェース回路は、
前記第１クロック信号の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータを前記シリアルデータバスに順次送信し、前記第１クロック信号の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータを前記シリアルデータバスから順次受信する第１モードと、
前記第１クロック信号の１サイクルの期間内で１個のデータを前記シリアルデータバスに送信し、前記第１クロック信号の１サイクルの期間内で１個のデータを前記シリアルデータバスから受信する第２モードとを有し、
前記第１シリアルインタフェース回路は、前記第２シリアルインタフェース回路との間で通信を行う際には少なくとも一部の期間にて前記第１モードで動作することを特徴とする通信システム。
【請求項１４】
請求項１３記載の通信システムにおいて、
前記第３シリアルインタフェース回路は、前記第１モードを備えずに前記第２モードを備え、
前記第１シリアルインタフェース回路は、前記第３シリアルインタフェース回路との間で通信を行う際には常に前記第２モードで動作することを特徴とする通信システム。
【請求項１５】
請求項１３記載の通信システムにおいて、
前記シリアルデータバスおよび前記クロックバスは、ＳＬＩＭｂｕｓ（登録商標）規格に対応していることを特徴とする通信システム。
【請求項１６】
請求項１５記載の通信システムにおいて、
前記第２シリアルインタフェース回路は、
前記クロックバスからの前記第１クロック信号を受けて、前記第１クロック信号と同じ前記第１周波数を持つ第２クロック信号と、前記第２クロック信号の２のＮ乗倍の周波数を持つ第３クロック信号とを生成する第１クロック生成回路と、
前記第２モードの際には前記第２クロック信号を、前記第１モードの際には前記第３クロック信号をそれぞれ選択し、第１内部クロック信号として出力する第１選択回路と、
前記シリアルデータバスとの間でデータの送信または受信を行う複数の第１フリップフロップ回路とを備え、
前記第１内部クロック信号は、前記複数の第１フリップフロップ回路に供給され、
前記第１シリアルインタフェース回路は、
前記第１周波数を持つ第４クロック信号と、前記第４クロック信号の２のＮ乗倍の周波数を持つ第５クロック信号とを生成する第２クロック生成回路と、
前記第２モードの際には前記第４クロック信号を、前記第１モードの際には前記第５クロック信号をそれぞれ選択し、第２内部クロック信号として出力する第２選択回路と、
前記シリアルデータバスとの間でデータの送信または受信を行う複数の第２フリップフロップ回路とを備え、
前記第４クロック信号は、前記第１クロック信号として前記クロックバスに出力され、
前記第２内部クロック信号は、前記複数の第２フリップフロップ回路に供給されることを特徴とする通信システム。
【請求項１７】
請求項１６記載の通信システムにおいて、
前記第２シリアルインタフェース回路は、自身が前記第１モードを備えていることを表す第１情報を保持し、
前記第１シリアルインタフェース回路は、ＳＬＩＭｂｕｓ（登録商標）規格で定められるメッセージチャネルを用いて前記第１情報を前記シリアルデータバスを介して読み取ることを特徴とする通信システム。
【請求項１８】
請求項１６記載の通信システムにおいて、
前記シリアルデータバス上のデータはＮＲＺＩ信号であり、
前記第１シリアルインタフェース回路は、前記第１クロック信号の連続するＫ個（Ｋは２以上の整数）のクロックサイクルを１個のスロットとして、連続するＪ個（Ｊは２以上の整数）のスロットの期間で、前記第２シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、前記Ｊ個のスロット内の最終スロットとなるＪ番目のスロットでは前記第２モードで動作し、１番目のスロットから（Ｊ−１）番目のスロットでは前記第１モードで動作することを特徴とする通信システム。
【請求項１９】
請求項１６記載の通信システムにおいて、
前記シリアルデータバス上のデータはＮＲＺＩ信号であり、
前記第１シリアルインタフェース回路は、前記第１クロック信号の連続するＫ個（Ｋは２以上の整数）のクロックサイクルを１個のスロットとして、連続するＪ個（Ｊは２以上の整数）のスロットの期間で、前記第２シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、続いて、Ｉ個（Ｉは１以上の整数）のスロットの期間で前記第３シリアルインタフェース回路を対象として前記シリアルデータバスを介した通信を行い、前記Ｊ個のスロット内の最終スロットとなるＪ番目のスロットと前記Ｉ個のスロット内の最初のスロットとなる１番目のスロットとの間に１個以上の空きスロットが確保できる場合には、前記Ｊ個のスロットの期間にて前記第１モードで動作することを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および通信システムに関し、特に、ＳＬＩＭｂｕｓ（Serial Low-power Inter-chip Media Bus）（登録商標）規格を適用した半導体集積回路装置および通信システムに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、リング型ネットワークを備えたローカル通信システムにおいて、当該リング上の第１セグメントと第２セグメントのデータ速度をそれぞれ可変に設定する方式が示されている。特許文献２には、ＳＬＩＭｂｕｓ（登録商標）規格を適用した通信システムにおいて、「ギア」の設定を用いてクロック周波数を変更する動作が示されている。非特許文献１には、ＳＬＩＭｂｕｓ（登録商標）規格において、１９２スロットからなるフレームの詳細な構造例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００１−５１１９７１号公報
【特許文献２】米国特許出願公開第２００８／０２０５４５３号明細書
【非特許文献】
【０００４】
【非特許文献１】SLIMbus Specification, Version1.01, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、携帯電話機向けの通信規格として、非特許文献１および特許文献２に記載されているようなＳＬＩＭｂｕｓ（登録商標）規格が知られている。ＳＬＩＭｂｕｓ（登録商標）規格は、主に、携帯電話機内における音声信号の送受信等を用途として定められたシリアル通信規格であり、他の通信規格に比べ、転送レートが低く抑えられているのが特徴となっている。具体的には、アイソクロナス転送を基本プロトコルとして、クロック配線とデータ配線の２本の配線を用いて最速で２８．８Ｍｂｐｓのデータ転送速度を実現する。
【０００６】
携帯電話機の小型化等を図るためには、シリアル通信を行う回路ブロックの大部分にＳＬＩＭｂｕｓ（登録商標）規格を適用することが望まれる。ただし、当該回路ブロックの中には、無線ＬＡＮ（Local Area Network）やＢｌｕｅｔｏｏｔｈ（登録商標）等の処理を担う回路ブロックが含まれ得る。無線ＬＡＮやＢｌｕｅｔｏｏｔｈ（登録商標）では、近年、例えば百Ｍｂｐｓ等のように帯域が大幅に向上しており、ＳＬＩＭｂｕｓ（登録商標）規格の速度性能を超えてしまう場合がある。このため、ＳＬＩＭｂｕｓ（登録商標）規格の拡張によって帯域を向上させることが望まれる。帯域を向上させる最も単純な方式は、クロック周波数を上げることである。しかしながら、クロック周波数を上げると、既存のＳＬＩＭｂｕｓ（登録商標）規格対応のデバイスに対して下位互換性が保てなくなる恐れがある。
【０００７】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、ＳＬＩＭｂｕｓ（登録商標）規格等に対応した半導体集積回路装置およびそれを備えた通信システムにおいて、規格の下位互換性を保ちつつ、データ転送速度を向上させることにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態による半導体集積回路装置は、シリアルデータバス（ＤＡＴ）と、第１周波数の第１クロック信号が伝送されるクロックバス（ＣＬＫ）とに接続されるシリアルインタフェース回路（ＳＬＭＢＩＦ）を備える。ここで、当該シリアルインタフェース回路は、第１モード（ＤＤＲモード等）と第２モード（ＳＤＲモード）を有する。第１モードでは、第１クロック信号（ＣＬＫ）の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータをシリアルデータバスに順次送信し、また、第１クロック信号の１サイクルの期間内で２のＮ乗（Ｎは１以上の整数）個のデータをシリアルデータバスから順次受信する。一方、第２モードでは、第１クロック信号（ＣＬＫ）の１サイクルの期間内で１個のデータをシリアルデータバスに送信し、また、第１クロック信号の１サイクルの期間内で１個のデータをシリアルデータバスから受信する。
【００１０】
このような構成を用いることで、クロックバスのクロック周波数は変えずに、シリアルデータバスおよびクロックバスを介した通信相手が第１モードに対応する場合には第１モードを用いて高速な通信を行うことができ、第１モードに対応しない場合には第２モードを用いて低速な通信を行うことが可能になる。その結果、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度の向上が実現可能になる。
【００１１】
また、本実施の形態による半導体集積回路装置は、より具体的には、前述したシリアルデータバス（ＤＡＴ）がＮＲＺＩ信号を伝送し、前述したシリアルインタフェース回路（ＳＬＭＢＩＦ）が、第１クロック生成回路と、制御回路と、選択回路と、第１〜第３フリップフロップ回路と、第１および第２演算回路とを有している。第１クロック生成回路（ＣＫＧＨ，ＣＫＧＳ）は、第１クロック信号（ＣＬＫ）と同じ第１周波数を持つ第２クロック信号と、第２クロック信号の２のＮ乗倍（Ｎは１以上の整数）の周波数を持つ第３クロック信号とを生成する。制御回路（ＤＳＲＣＴＬ）は、内部状態を第１モード（ＤＤＲモード等）か第２モード（ＳＤＲモード）に設定する。選択回路（ＳＥＬ）は、第１モードの際には第３クロック信号を、第２モードの際には第２クロック信号をそれぞれ選択し、内部クロック信号（ＣＫ）として出力する。第１フリップフロップ回路（ＦＦ３）は、シリアルデータバス（ＤＡＴ）上のデータを内部クロック信号の立ち上がりエッジ・立ち下がりエッジの一方となる第１エッジでラッチする。第１演算回路（ＥＯＲ１）は、所定の送信データ（ＴＸＤＡＴ）と第１フリップフロップ回路の出力との排他的論理和演算を行う。第２フリップフロップ回路（ＦＦ１）は、第１演算回路の出力を内部クロック信号の立ち上がりエッジ・立ち下がりエッジの他方となる第２エッジでラッチし、シリアルデータバスに向けて送信する。第３フリップフロップ回路（ＦＦ４）は、第１フリップフロップ回路の出力を内部クロック信号の第１エッジでラッチする。第２演算回路（ＥＯＲ２）は、第１フリップフロップ回路の出力と第３フリップフロップ回路の出力との排他的論理和演算を行うことで受信データ（ＲＸＤＡＴ）を復元する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、半導体集積回路装置およびそれを備えた通信システにおいて、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度の向上が実現可能になる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１による通信システムにおいて、その構成の一例を示す概略図である。
【図２】図１の通信システムにおける携帯電話用高周波信号処理チップの主要部の概略構成例を示すブロック図である。
【図３】（ａ）は、図１の通信システムにおけるマイク部品の主要部の概略構成例を示すブロック図であり、（ｂ）は、図１の通信システムにおけるスピーカ部品の主要部の概略構成例を示すブロック図である。
【図４】（ａ）、（ｂ）は、図１の通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。
【図５】図４（ａ）、（ｂ）にそれぞれ対応するＳＬＩＭバス上の１スロット分の動作波形例を示す概略図である。
【図６】図４および図５の動作方式に伴う問題点の一例を示す説明図である。
【図７】図４（ｂ）の変形例であり、図１の通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。
【図８】図１の通信システムにおいて、ＳＬＩＭバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。
【図９】図１の通信システムにおいて、ＳＬＩＭバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。
【図１０】図８および図９のインタフェース回路における主要な動作例を示す波形図である。
【図１１】図７の動作方式において、その初期設定（コンフィグ）方法の一例を示すフロー図である。
【図１２】（ａ）、（ｂ）は、本発明の実施の形態２による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームのそれぞれ異なる構造例を示す概念図である。
【図１３】図１２（ｂ）の動作方式を用いた場合の図８および図９の詳細な動作例を示す波形図である。
【図１４】本発明の実施の形態３による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。
【図１５】図１４の動作方式において、そのチャネル配置の決定方法の一例を示すフロー図である。
【図１６】（ａ）は、本発明の実施の形態４による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図であり、（ｂ）は、（ａ）に対応するＳＬＩＭバス上の１スロット分の動作波形例を示す概略図である。
【図１７】（ａ）は、本発明の実施の形態１による通信システム（携帯電話システム）において、ＳＬＩＭｂｕｓ（登録商標）規格を適用した場合の一部の概略構成例を示すブロック図であり、（ｂ）は、（ａ）の比較例であり、ＳＬＩＭｂｕｓ（登録商標）規格を適用しない場合のブロック図である。
【図１８】図１７（ａ）において、そのＳＬＩＭバス上を流れるフレームの構造例を示す説明図である。
【図１９】（ａ）は、図１７（ａ）において、そのＳＬＩＭバス上の実際の動作波形の一例を示す図であり、（ｂ）は、（ａ）の動作波形を用いて行われる調停機能の一例を表す説明図である。
【図２０】図１７（ａ）において、ＳＬＩＭバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。
【図２１】図１７（ａ）において、ＳＬＩＭバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いる場合があるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
《ＳＬＩＭｂｕｓ（登録商標）規格の概要》
まず、本発明の前提となるＳＬＩＭｂｕｓ（登録商標）規格の概要について説明を行う。ただし、本実施の形態による半導体集積回路装置および通信システムは、必ずしもＳＬＩＭｂｕｓ（登録商標）規格に限定されるものではなく、それに類するシリアル通信規格に対しても同様に適用可能である。図１７（ａ）は、本発明の実施の形態１による通信システム（携帯電話システム）において、ＳＬＩＭｂｕｓ（登録商標）規格を適用した場合の一部の概略構成例を示すブロック図であり、図１７（ｂ）は、図１７（ａ）の比較例であり、ＳＬＩＭｂｕｓ（登録商標）規格を適用しない場合のブロック図である。
【００１８】
図１７（ｂ）に示す携帯電話システムは、例えば、１個の半導体チップで構成されたシステムＬＳＩ（ＳＯＣ）と、それに接続される複数の外部部品（ＷＬＡＮＢＫ’，ＢＴＢＫ’，ＣＰ，ＳＰＫＢＫ１’，ＳＰＫＢＫ２’，ＭＩＣＢＫ’）を備えている。ＷＬＡＮＢＫ’は例えば無線ＬＡＮ（Local Area Network）用のアンテナ等を含んだ外部部品であり、ＢＴＢＫ’は例えばＢｌｕｅｔｏｏｔｈ（登録商標）用のアンテナ等を含んだ外部部品である。ＣＰは、シリアル通信機能を備えた外部部品（例えばＩＣカード等）である。ＳＰＫＢＫ１’，ＳＰＫＢＫ２’は、それぞれ、例えば着信用、音声用のスピーカ等を含んだ外部部品であり、ＭＩＣＢＫ’はマイク等を含んだ外部部品である。
【００１９】
ＳＯＣは、互いにバスＢＳで接続されたプロセッサユニットＣＰＵ、ダイレクトメモリアクセスコントローラＤＭＡＣ、および複数の制御回路（ＷＬＡＮＣＴ，ＢＴＣＴ，ＳＣＩ，ＳＰＫＣＴ１，ＳＰＫＣＴ２，ＭＩＣＣＴ）を備える。ＷＬＡＮＣＴは、無線ＬＡＮ用の制御回路であり、例えば、ＳＯＣの外部端子を介して外部部品ＷＬＡＮＢＫ’との間で高周波信号（例えば２．４ＧＨｚ帯等）の送受信を行う。ＢＴＣＴは、Ｂｌｕｅｔｏｏｔｈ（登録商標）用の制御回路であり、例えば、ＳＯＣの外部端子を介して外部部品ＢＴＢＫ’との間で高周波信号（例えば２．４ＧＨｚ帯等）の送受信を行う。ＳＣＩは、シリアル通信用の制御回路（インタフェース回路）であり、ＳＯＣの外部端子を介して外部部品ＣＰとの間でシリアル通信を行う。ＳＰＫＣＴ１，ＳＰＫＣＴ２は、音声出力用の制御回路であり、所定の音声情報に基づいてＳＯＣの外部端子を介してＳＰＫＢＫ１’，ＳＰＫＢＫ２’をそれぞれ駆動する。ＭＩＣＣＴは、音声入力用の制御回路であり、ＭＩＣＢＫ’からの音声信号をＳＯＣの外部端子を介して受け、所定の信号処理を行う。
【００２０】
図１７（ｂ）の例のように、無線ＬＡＮ対応やＢｌｕｅｔｏｏｔｈ（登録商標）対応等といった携帯電話システムの多機能化が進むと、システムＬＳＩ（ＳＯＣ）の外部端子数が増加し、これに伴い携帯電話システムの小型化が困難となる恐れがある。そこで、図１７（ａ）に示すようにＳＬＩＭｂｕｓ（登録商標）規格を適用することが有益となる。図１７（ａ）に示す携帯電話システムは、例えば、１個の半導体チップで構成されたマイクロコンピュータＭＣＵと、ＭＣＵとの間でＳＬＩＭバスＳＬＭＢＳを介して接続される複数の外部部品（ＷＬＡＮＢＫ，ＢＴＢＫ，ＣＰ，ＳＰＫＢＫ１，ＳＰＫＢＫ２，ＭＩＣＢＫ）を備えている。
【００２１】
ＷＬＡＮＢＫは、例えば無線ＬＡＮ用のアンテナや高周波信号処理チップＷＬＡＮＩＣを備え、ＷＬＡＮＩＣは、例えばベースバンド帯と高周波数帯（例えば２．４ＧＨｚ帯等）との間の周波数変換や変調・復調処理等を行う回路と、ＳＬＩＭバス用のインタフェース回路等を備える。ＢＴＢＫは、例えばＢｌｕｅｔｏｏｔｈ（登録商標）用のアンテナや高周波信号処理チップＢＴＩＣを備え、ＢＴＩＣは、例えばベースバンド帯と高周波数帯（例えば２．４ＧＨｚ帯等）との間の周波数変換や変調・復調処理等を行う回路と、ＳＬＩＭバス用のインタフェース回路等を備える。ＣＰは、所定の機能を持つ回路に加えてＳＬＩＭバス用のインタフェース回路を備える。ＳＰＫＢＫ１，ＳＰＫＢＫ２は、それぞれ、スピーカとその制御チップＳＰＫＩＣ１，ＳＰＫＩＣ２を備え、ＳＰＫＩＣ１，ＳＰＫＩＣ２のそれぞれは、ディジタル・アナログ変換回路やアンプ回路等に加えてＳＬＩＭバス用のインタフェース回路を備える。ＭＩＣＢＫは、マイクとその制御チップＭＩＣＩＣを備え、ＭＩＣＩＣは、アナログ・ディジタル変換回路やアンプ回路等に加えてＳＬＩＭバス用のインタフェース回路を備える。
【００２２】
ＭＣＵは、互いにバスＢＳで接続されたプロセッサユニットＣＰＵ、ダイレクトメモリアクセスコントローラＤＭＡＣ、およびＳＬＩＭバス用のインタフェース回路ＳＬＭＢＩＦ等を備える。ＳＬＭＢＩＦは、前述した外部のＳＬＩＭバスＳＬＭＢＳに接続され、ＳＬＭＢＳとＭＣＵ内部のＢＳとの間のプロトコル変換等を行う。ここで、ＳＬＭＢＳは、シリアル通信を行うための１本のクロック配線（クロック信号）ＣＬＫと１本のデータ配線（データ信号）ＤＡＴを備える。したがって、図１７（ａ）に示すような構成例を用いることで、図１７（ｂ）の場合と比較してＭＣＵの外部端子数を削減できる。ＭＣＵの外部端子は、電気的な接続を確保するために、ある程度の物理的大きさが必要であるため、この外部端子の削減は、システム全体の小型化に有効である。例えば携帯電話システムの多機能化等が進むほど、この外部端子の削減に伴い、システム全体の小型化が図り易くなる。
【００２３】
図１８は、図１７（ａ）において、そのＳＬＩＭバス上を流れるフレームの構造例を示す説明図である。ＳＬＩＭバスＳＬＭＢＳ上では、図１８ならびに前述した非特許文献１に示されるように、連続する１９２のスロットＳＬＴから構成されるフレームＦＲＭと呼ばれる単位でデータ転送が行われる。図１８に示すように、１個のスロットＳＬＴは、クロック信号ＣＬＫの１サイクル期間のデータ信号ＤＡＴを１個のセルＣＬとして、例えば４個（実際には可変設定可能）のセルＣＬ０〜ＣＬ３によって構成される。また、連続する複数個（この例では８個であるが実際には可変設定可能）のスロットＳＬＴによってサブフレームＳＦＲＭが構成される。時系列的に見ると、図１８に示すように、スロット［０］、スロット［１］、…、スロット［１９１］の順番でシリアルデータ転送が行われる。
【００２４】
ここで、各サブフレームＳＦＲＭ内では、前半の複数個（ここでは２個）のＳＬＴが制御情報の送受信で用いられるコントロール領域ＣＴＬＳＰに割り当てられ、後半の複数個（ここでは６個）のＳＬＴがデータ情報の送受信で用いられるデータ領域ＤＡＴＳＰに割り当てられる。データ転送を行う際には、予めＣＴＬＳＰ内に存在する所定のチャネル（メッセージチャネルと呼ばれる）を用いてＤＡＴＳＰ中にチャネルが確立される。そして、送信側・受信側は、当該チャネルの情報を共有した状態で各チャネル固有のタイミングに基づいてデータの送受信を行う。チャネルは、セグメントと呼ばれる一連のスロットＳＬＴ群からなる。チャネルの確立に際しては、「最初のセグメントがフレームＦＲＭの先頭から何スロット目から開始するか（セグメントオフセット）」、「セグメント長は何スロットか」、「セグメントのインターバルは何スロットか」などが設定可能となっている。
【００２５】
図１８の例では、図１７（ａ）における外部部品ＭＩＣＢＫを送信側（ソースと呼ばれる）としマイクロコンピュータＭＣＵを受信側（シンクと呼ばれる）とするチャネルＡ（ＣＨ＿Ａ）と、ＭＣＵを送信側とし外部部品ＳＰＫＢＫ２を受信側とするチャネルＢ（ＣＨ＿Ｂ）が確立されている。ＣＨ＿Ａの設定は、「セグメントオフセット＝５」、「セグメント長＝２」、「セグメントインターバル＝１６」であり、ＣＨ＿Ｂの設定は、「セグメントオフセット＝７」、「セグメント長＝２」、「セグメントインターバル＝６４」である。なお、コントロール領域ＣＴＬＳＰ内には、フレーム同期用シンボル（ＳＬＴ［０］）およびフレーム情報（ＳＬＴ［９６］）からなるフレーミングチャネルや、ガイドチャネル（ＳＬＴ［１］およびＳＬＴ［８］）が含まれ、これ以外の箇所に前述したメッセージチャネルが割り当てられる。フレーム情報では、前述したサブフレーム長の設定等を含むフレームの形状が保持され、ガイドチャネルは、メッセージのステータスを共有する際等で使用される。
【００２６】
図１９（ａ）は、図１７（ａ）において、そのＳＬＩＭバス上の実際の動作波形の一例を示す図であり、図１９（ｂ）は、図１９（ａ）の動作波形を用いて行われる調停機能の一例を表す説明図である。図１９（ａ）に示すように、ＳＬＩＭバスＳＬＭＢＳ上ではＮＲＺＩ（Non Return to Zero Invert）信号を用いてデータ転送が行われる。データ送信時には、クロック信号ＣＬＫの立ち上がりエッジに同期してデータ配線ＤＡＴに向けた出力が行われる。この際に、送信データＴＸＤＡＴが‘１’の場合にはＤＡＴ上のデータが反転駆動され、ＴＸＤＡＴが‘０’の場合にはＤＡＴ上のデータが保持される。一方、データ受信時には、ＣＬＫの立ち下がりエッジに同期してＤＡＴの取り込みが行われる。この際に、前サイクルと比較してＤＡＴ上のデータが反転有りの場合には受信データＲＸＤＡＴが‘１’と判定され、ＤＡＴ上のデータが反転無しの場合にはＲＸＤＡＴが‘０’と判定される。
【００２７】
ＳＬＩＭｂｕｓ（登録商標）規格では、ＳＬＩＭバスＳＬＭＢＳ上の各デバイスは、前述したメッセージチャネルを用いてメッセージの送信を行うことが可能となっている。この際に複数のデバイスから同時にメッセージが送信されないようにするため、ＳＬＩＭｂｕｓ（登録商標）規格では、図１９（ｂ）に示すように、前述したＮＲＺＩ信号とワイヤードＯＲ論理の組合せを利用した調停機能が備わっている。調停動作の全体制御は、バス制御を担うアクティブマネージャと呼ばれるデバイスによって行われ、当該デバイスは、通常、図１７（ａ）のＭＣＵに割り当てられる。図１９（ｂ）において、ＩＮＴ＿ＭＣＵは、ＭＣＵに向けた割り込み信号に該当し、ＩＮＴ＿ＤＥＶａ〜ＩＮＴ＿ＤＥＶｘは、図１７（ａ）における各外部部品（ＷＬＡＮＢＫ，ＢＴＢＫ，…）に該当する各デバイスによって生成される割り込み信号にそれぞれ該当する。
【００２８】
ここで、メッセージを送信したいデバイスは、割り込み信号として自身に割り当てられた固有の識別番号をデータ配線ＤＡＴ上にシリアルに送信する。例えば、ＩＮＴ＿ＤＥＶａ（識別番号）を「０１０」、ＩＮＴ＿ＤＥＶｂ（識別番号）を「０１１」として、これらが１番目のビット（ここでは右端とする）から順に同時送信される場合を想定する。この場合、１番目のビットではＩＮＴ＿ＤＥＶｂによってＤＡＴの反転駆動が行われ、２番目のビットではＩＮＴ＿ＤＥＶａ，ＩＮＴ＿ＤＥＶｂによってＤＡＴの反転駆動が行われ、３番目のビットではＤＡＴの保持動作が行われる。その結果、ＩＮＴ＿ＭＣＵの論理値としては「０１１」が得られ、ＩＮＴ＿ＤＥＶｂに対応するデバイスにメッセージの送信権が与えられることになる。すなわち、例えば各識別番号を「０００」〜「１１１」とした場合、「１１１」が最も優先順位が高く、次いで「１１０」、「１０１」、…、「０００」の順に優先順位が定められることになる。
【００２９】
図２０は、図１７（ａ）において、ＳＬＩＭバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図２１は、図１７（ａ）において、ＳＬＩＭバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。ホストデバイスは、アクティブフレーマと呼ばれ、バス上にクロック信号を供給し、フレーム構造を形成するデバイスである。当該デバイスは、適宜変更可能であるが、通常、図１７（ａ）のＭＣＵに割り当てられる。スレーブデバイスは、ノンアクティブフレーマと呼ばれ、バスを介してクロック信号が供給され、当該クロック信号に同期して動作するデバイスである。当該デバイスは、バス上のホストデバイス以外のデバイスであり、例えば、図１７（ａ）におけるＭＣＵ以外のデバイスに該当する。
【００３０】
図２０に示すインタフェース回路ＳＬＭＢＩＦ（Ｈｏｓｔ）は、フリップフロップ回路ＦＦ１〜ＦＦ５と、出力バッファ回路ＯＢＦ１，ＯＢＦ２と、入力バッファ回路ＩＢＦ１と、ＥＸＯＲ（排他的論理和）演算回路ＥＯＲ１，ＥＯＲ２と、バス保持回路ＢＳＫＰを備える。まず、送信系に関する構成を説明する。ＩＢＦ１は、ＳＬＩＭバスＳＬＭＢＳ上のデータ配線ＤＡＴを入力としてＦＦ３に出力を行う。ＦＦ３は、当該デバイス内部で生成した内部クロック信号ＣＫの立ち下がりエッジに同期してＩＢＦ１の出力を取り込む。ＥＯＲ１は、ＦＦ３の出力と送信データＴＸＤＡＴのＥＸＯＲ演算を行う。
【００３１】
ＦＦ１は、内部クロック信号ＣＫの立ち上がりエッジに同期してＥＯＲ１の出力を取り込む。ＦＦ２は、当該ＣＫの立ち上がりエッジに同期して出力イネーブル信号ＯＥを取り込む。ＯＢＦ１は、ＦＦ２の出力（すなわちＯＥ）に応じて活性状態・非活性状態が制御され、活性状態（すなわちＯＥがイネーブル状態）の際にはＦＦ１の出力をＳＬＩＭバスＳＬＭＢＳ上のデータ配線ＤＡＴに送信し、非活性状態（すなわちＯＥがディスエーブル状態）の際には当該送信を行わない。ＯＢＦ２は、当該ＣＫをＳＬＭＢＳ上のクロック配線ＣＬＫに供給する。ＢＳＫＰは、ＤＡＴの論理レベルの保持を行う。このように、ＤＡＴのデータをＣＫの立ち下がりエッジで取り込み、当該データとＴＸＤＡＴのＥＸＯＲ演算を行い、その演算結果を次の立ち上がりエッジでＤＡＴに送出することで、図１９（ａ）に示したように、ＤＡＴ上にＮＲＺＩ信号を出力することが可能になる。
【００３２】
次に、受信系に関する構成を説明する。ＦＦ４は、前述したＦＦ３の出力信号を内部クロック信号ＣＫの立ち下がりエッジに同期して取り込む。ＥＯＲ２は、ＦＦ３の出力とＦＦ４の出力のＥＸＯＲ演算を行う。ＦＦ５は、ＥＯＲ２の出力をＣＫの立ち上がりエッジで取り直し、受信データＲＸＤＡＴを出力する。このように、現サイクルにおけるＤＡＴのデータとその前サイクルにおけるＤＡＴのデータとをそれぞれＣＫの立ち下がりエッジで取り込み、そのＥＸＯＲ演算を行うことで、図１９（ａ）に示したように、ＤＡＴ上のＮＲＺＩ信号から受信データ（論理値）を判別することが可能になる。
【００３３】
一方、図２１に示すインタフェース回路ＳＬＭＢＩＦ（Ｓｌａｖｅ）は、前述した図２０における出力バッファ回路ＯＢＦ２が入力バッファ回路ＩＢＦ２に置き換わった構成を備えている。これ以外の構成に関しては図２０と同様であるため、詳細な説明は省略する。ＩＢＦ２は、ＳＬＩＭバスＳＬＭＢＳ上のクロック配線ＣＬＫを入力として、内部クロック信号ＣＫを出力する。そして、図２０の場合と同様に、フリップフロップ回路ＦＦ１〜ＦＦ５は、当該ＣＫに同期して動作を行う。
【００３４】
《本実施の形態による通信システムの全体構成》
図１は、本発明の実施の形態１による通信システムにおいて、その構成の一例を示す概略図である。図１に示す通信システムＲＦＳＹＳは、例えば携帯電話システムとなっており、配線基板（例えばセラミック基板）ＭＢＤと、外部部品（ＳＰＫＢＫ１，ＳＰＫＢＫ２，ＭＩＣＢＫ）と、ケーブルＣＢＬと、アンテナＡＮＴ１〜ＡＮＴ４を備えている。ＭＢＤ上には、複数の半導体チップ（半導体集積回路装置又はデバイス）（ＭＣＵ，ＷＬＡＮＩＣ，ＢＴＩＣ，ＳＣＩＩＣ，ＭＥＭＳＩＣ，ＭＯＤＩＣ，ＰＷＩＣ，ＧＰＳＩＣ，ＮＦＣＩＣ）が実装され、各半導体チップはＭＢＤ上の配線パターンによって形成されたＳＬＩＭバスＳＬＭＢＳによって互いに接続されている。ＳＬＭＢＳは、クロック配線ＣＬＫとデータ配線ＤＡＴを持つ。各半導体チップは、共通して、ＳＬＭＢＳとの接続部分にＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。ＭＣＵは、マイクロコンピュータ等であり、バスＢＳによって接続されたプロセッサユニットＣＰＵおよびＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。
【００３５】
ＭＯＤＩＣは、ＧＳＭ（Global System for Mobile Communications）やＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）等を代表とする携帯電話用の高周波信号処理チップであり、ＳＬＭＢＳと外部のＡＮＴ１との間のデータの送受信を担う。図２は、図１の通信システムにおける携帯電話用高周波信号処理チップの主要部の概略構成例を示すブロック図である。図２に示す高周波信号処理チップＭＯＤＩＣは、ＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦ２に加えて、ＡＤＣ、ＤＡＣ、ＦＬＴ／ＰＧＡ、ＭＩＸ＿ＴＸ，ＭＩＸ＿ＲＸ、ＶＣＯ＿ＴＸ，ＶＣＯ＿ＲＸ、ＰＡ、ＬＮＡ、ＡＮＴＳＷ／ＤＰＸ等を備えている。ＡＤＣはアナログ・ディジタル変換回路であり、ＤＡＣはディジタル・アナログ変換回路である。ＦＬＴはフィルタ回路であり、ＰＧＡはプログラマブルゲインアンプ回路である。ＭＩＸ＿ＴＸ，ＭＩＸ＿ＲＸは、それぞれ送信用、受信用のミキサ回路であり、ＶＣＯ＿ＴＸ，ＶＣＯ＿ＲＸは、それぞれ送信用、受信用の発振回路である。ＰＡはパワーアンプ回路であり、ＬＮＡは低雑音増幅回路である。ＡＮＴＳＷはアンテナスイッチ回路であり、ＤＰＸはデュプレクサ回路である。
【００３６】
このような構成例において、送信動作時には、まず、ＳＬＭＢＩＦ２がＳＬＭＢＳを介して送信データとなるディジタル信号を取得し、ＤＡＣが当該ディジタル信号をアナログ信号に変換する。次いで、ＭＩＸ＿ＴＸは、ＤＡＣの出力信号をＶＣＯ＿ＴＸからの局部発振信号を用いて所定の高周波数帯（例えば８５０ＭＨｚ帯や２ＧＨｚ帯等）にアップコンバート（周波数変換）し、また、加えて直交変調（ＩＱ変調）等を行う。ＰＡは、このＭＩＸ＿ＴＸからの出力信号を増幅し、ＡＮＴＳＷおよび／又はＤＰＸを介してＡＮＴ１に送出する。
【００３７】
一方、受信動作時には、まず、ＡＮＴ１によって受信された高周波信号がＡＮＴＳＷおよび／又はＤＰＸを介してＬＮＡに入力され、ＬＮＡによって増幅される。次いで、ＭＩＸ＿ＲＸは、ＬＮＡの出力信号をＶＣＯ＿ＲＸからの局部発振信号を用いてベースバンド帯にダウンコンバート（周波数変換）し、また、加えて直交復調（ＩＱ復調）等を行う。続いて、ＦＬＴ／ＰＧＡは、ＭＩＸ＿ＲＸの出力信号に対して不要な高調波成分の除去や振幅調整等を行い、ＡＤＣは、ＦＬＴ／ＰＧＡの出力信号をディジタル信号に変換する。ＳＬＭＢＩＦ２は、このディジタル信号を受信データとしてＳＬＭＢＳに送出する。なお、ここでは、ＭＯＤＩＣ内にＰＡやＡＮＴＳＷ／ＤＰＸを設けたが、これらは場合によってはＭＯＤＩＣの外部に設けられることもある。
【００３８】
図１において、ＷＬＡＮＩＣは、無線ＬＡＮ用の高周波信号処理チップであり、ＢＴＩＣは、Ｂｌｕｅｔｏｏｔｈ（登録商標）用の高周波信号処理チップである。ＷＬＡＮＩＣはＳＬＭＢＳと外部のＡＮＴ２との間で送受信を担い、ＢＴＩＣはＳＬＭＢＳと外部のＡＮＴ３との間の送受信を担う。これらの具体的な構成および動作は、前述したＭＯＤＩＣの場合とほぼ同様である。ただし、実際には、変調・復調方式や使用する周波数帯の違い等に応じて構成および動作に若干の違いが生じ得る。例えば、変調方式としてＦＳＫ（Frequency Shift Keying）を用いるような場合には、ＭＩＸ＿ＴＸを備えずに、ＶＣＯ＿ＴＸに対して直接変調を行った信号をＰＡに入力するような場合もある。ＧＰＳＩＣは、ＧＰＳ用の高周波信号処理チップであり、外部のＡＮＴ４からの受信信号を処理してＳＬＭＢＳに出力する。その具体的な構成および動作は、前述したＭＯＤＩＣでの受信部分とほぼ同様である。ただし、実際には、復調方式や使用する周波数帯の違い等に応じて若干違いが生じ得る。
【００３９】
ＳＣＩＩＣは、例えば、ＪＴＡＧコントローラ等のシリアル通信制御チップであり、ＳＬＭＢＳと外部のデバックポートＤＢＧＰＴとの間の送受信（プロトコル変換）を担う。ＭＥＭＳＩＣは、各種センサ用の制御チップであり、ＳＬＭＢＳと外部のセンサ（図示せず）との間の送受信を担う。ＰＷＩＣは、ＭＢＤ上の各半導体チップに電源を供給する電源制御チップであり、例えば、ＳＬＭＢＳを介した命令に基づいて所定の半導体チップを対象に電源供給の遮断や復帰等を行う。ＮＦＣＩＣは、小電力無線通信（所謂ＲＦＩＤ（Radio Frequency IDentification））用の制御チップであり、ＳＬＭＢＳからＳＬＭＢＩＦを介して入力されたデータをアンテナ（図示せず）を介して無線送信し、またアンテナで検知した受信データをＳＬＭＢＩＦを介してＳＬＭＢＳに送出する。
【００４０】
外部部品ＳＰＫＢＫ１は、スピーカ制御チップＳＰＫＩＣ１を備えた着信用のスピーカ部品であり、外部部品ＳＰＫＢＫ２は、スピーカ制御チップＳＰＫＩＣ２を備えた通話用のスピーカ部品である。外部部品ＭＩＣＢＫは、マイク制御チップＭＩＣＩＣを備えた通話用のマイク部品である。各半導体チップ（半導体集積回路装置又はデバイス）（ＳＰＫＩＣ１，ＳＰＫＩＣ２，ＭＩＣＩＣ）は、前述した配線基板ＭＢＤ上のＳＬＭＢＳとの間で、ＳＬＩＭバスを内蔵したケーブル（例えばフラットケーブル）ＣＢＬを介して互いにバス接続されている。そして、ＳＰＫＩＣ１，ＳＰＫＩＣ２，ＭＩＣＩＣは、共通して、このＣＢＬとの接続部分にＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。
【００４１】
図３（ａ）は、図１の通信システムにおけるマイク部品の主要部の概略構成例を示すブロック図であり、図３（ｂ）は、図１の通信システムにおけるスピーカ部品の主要部の概略構成例を示すブロック図である。図３（ａ）に示すマイク部品ＭＩＣＢＫは、マイク制御チップＭＩＣＩＣとマイクＭＩＣを備え、ＭＩＣＩＣは、ＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦ３と、アナログ・ディジタル変換回路ＡＤＣと、アンプ回路ＡＭＰを備えている。ＭＩＣは入力された音声に応じた電気信号を発生し、ＡＭＰは当該電気信号を増幅する。ＡＤＣはＡＭＰの出力信号をディジタル信号に変換し、ＳＬＭＢＩＦ３は当該ディジタル信号をＣＢＬ上のＳＬＩＭバスに送出する。
【００４２】
図３（ｂ）に示すスピーカ部品ＳＰＫＢＫは、図１のＳＰＫＢＫ１，ＳＰＫＢＫ２にそれぞれ該当し、スピーカ制御チップＳＰＫＩＣとスピーカＳＰＫを備えている。ＳＰＫＩＣは、ＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦ４と、音声処理回路ＡＤＰＣＭと、ディジタル・アナログ変換回路ＤＡＣと、アンプ回路ＡＭＰを備える。ＳＬＭＢＩＦ４は、ＣＢＬを介して入力されたディジタル信号を取り込み、ＡＤＰＣＭは、当該ディジタル信号（例えば圧縮されたディジタル音声信号）に対して伸張を行う。ＡＤＣは、ＡＤＰＣＭからのディジタル信号をアナログ信号に変換し、ＡＭＰは、当該アナログ信号を増幅してＳＰＫを駆動する。
【００４３】
図１〜図３で述べたような構成例を用いると、図１７でも述べたように、例えばマイクロコンピュータＭＣＵの外部端子数を削減でき、配線基板ＭＢＤ上でＭＣＵと各半導体チップ（ＷＬＡＮＩＣ、ＢＴＩＣ、ＳＣＩＩＣ、…）との間の接続配線を簡略化することができる。また、ＭＣＵ（ＭＢＤ）と外部部品（ＳＰＫＢＫ１，ＳＰＫＢＫ２，ＭＩＣＢＫ）との間の接続配線も簡略化することができる。これらの結果、携帯電話システムの小型化が実現可能になる。しかしながら、特に、無線ＬＡＮ（ＷＬＡＮＩＣ）やＢｌｕｅｔｏｏｔｈ（登録商標）（ＢＴＩＣ）では、例えば数百Ｍｂｐｓのデータ転送速度が必要とされる場合があり、また、携帯電話（ＭＯＤＩＣ）においてもデータ速度の向上が飛躍的に進んでいる。その結果、ＳＬＩＭｂｕｓ（登録商標）規格で規定されている２８．８Ｍｂｐｓのデータ転送速度では速度性能が不足する恐れがあるため、ＳＬＩＭｂｕｓ（登録商標）規格の拡張が望まれる。この際に、例えば単純にＳＬＩＭバス上のクロック周波数を上げるような方式を用いると下位互換性が保てなくなる恐れがある。そこで、後述する本実施の形態によるＳＬＩＭバスの動作方式を用いることが有益となる。
【００４４】
《本実施の形態によるＳＬＩＭバスの動作方式［１］》
図４（ａ）、（ｂ）は、図１の通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。図５は、図４（ａ）、（ｂ）にそれぞれ対応するＳＬＩＭバス上の１スロット分の動作波形例を示す概略図である。図４（ａ）、（ｂ）には、図１８で説明したフレーム構造に対応する一部のフレーム構造が示されている。ここでは、データ領域ＤＡＴＳＰ内にチャネルＡ（ＣＨ＿Ａ）とチャネルＢ（ＣＨ＿Ｂ）が確立された場合を例としており、各チャネルのセグメント長（一連のスロット群の長さ）は共に「３」に設定されている。ここで、本実施の形態による通信システムは、ＳＬＩＭバスの動作モードとして、図４（ａ）に示すようなＳＤＲモードに加えて、図４（ｂ）に示すようなＤＤＲ（Double Data Rate）モードを備えていることが主要な特徴となっている。
【００４５】
図４（ａ）に示すフレーム構造は、図１８に示したフレーム構造と同様であり、図５のＳＤＲモードに示すように、各スロットＳＬＴが４個のセルＣＬによって構成され、各ＣＬに１ビットのデータが割り当てられている。図５に示すＳＤＲモードでは、図４（ａ）における１個のスロット（スロットデータ）「ＤＡ０」が例示されており、「ＤＡ０」は４個のセルに対応して４ビットのセルデータＤＡ０［３］，ＤＡ０［２］，ＤＡ０［１］，ＤＡ０［０］を備える。一方、図４（ｂ）に示すフレーム構造は、図１８に示したフレーム構造を拡張したものであり、ここでは、チャネルＡ（ＣＨ＿Ａ）がＤＤＲモードで動作した場合を示している。
【００４６】
図４（ｂ）に示すフレーム構造は、図４（ａ）における１個のスロット（スロットデータ）（例えばＤＡ０）内に２倍の情報（例えばＤＡ０ａ，ＤＡ０ｂ）が含まれる構造となっている。具体的には、図５のＤＤＲモードに示すように、クロック信号ＣＬＫの両エッジを利用して１個のセルＣＬ内に２ビットのデータが割り当てられる。図５に示すＤＤＲモードでは、ＳＤＲモードにおけるセルデータＤＡ０［３］が拡張セルデータＤＡ０ａ［３］，ＤＡ０ｂ［３］に置き換わり、以降同様にして、ＳＤＲモードにおけるセルデータＤＡ０［０］が拡張セルデータＤＡ０ａ［０］，ＤＡ０ｂ［０］に置き換わっている。
【００４７】
このような動作方式を用いると、図５に示すように、ＳＬＩＭバス上のクロック信号ＣＬＫの周波数を上げることなく、データ信号ＤＡＴの動作周波数をクロック周波数の２倍にすることで、ＳＤＲモード時と比べて２倍のデータ転送速度が実現可能になる。すなわち、ある期間のデータ領域ＤＡＴＳＰに対応するＳＬＩＭバス上のデータ信号ＤＡＴは、特定のデバイス（ソースデバイスとシンクデバイス）のみで使用され、バス上の他のデバイスには影響を及ぼさない。一方、ＳＬＩＭバス上のクロック信号ＣＬＫは、バス上の全デバイスに影響を及ぼす。
【００４８】
そこで、この性質を利用して、ＳＬＩＭバス上のクロック信号ＣＬＫの周波数は一定とし、ＤＤＲモードに対応したデバイス同士で通信を行う際には、例えばＣＬＫに基づいて各デバイスの内部で２倍の内部クロック信号を生成し、当該内部クロック信号を用いてデータ信号ＤＡＴのみの動作周波数を２倍とした状態でデータ送受信を行えばよい。具体的には、例えば前述した図２０および図２１において、各フリップフロップ回路ＦＦ１〜ＦＦ５にクロック信号ＣＬＫの２倍の内部クロック信号を供給すればよい。また、例えば、ＤＤＲモードとＳＤＲモードを兼ね備えたデバイスの通信相手がＳＤＲモードにしか対応していないような場合には、共にＳＤＲモードを用いて通信を行えばよい。これによって、ＳＬＩＭｂｕｓ（登録商標）規格上の下位互換性を維持した状態で、データ転送速度の高速化を図ることが可能になる。
【００４９】
しかしながら、図１９（ａ）で述べたように、ＳＬＩＭバス上のデータ転送はＮＲＺＩ信号を用いて行われる。このため、図４および図５で述べたような動作方式を用いると次のような事態が生じる恐れがある。図６は、図４および図５の動作方式に伴う問題点の一例を示す説明図である。図６では、デバイスＡ（ＤＥＶａ）がＤＤＲモードを用いてＳＬＩＭバスにデータＤＡ２の送信を行ったのち、続けて、デバイスＢ（ＤＥＶｂ）がＳＤＲモードを用いてＳＬＩＭバス上にデータＤＢ０の送信を行っている。すなわち、図６には図４（ｂ）における「ＤＡ２ｂ」と「ＤＢ０」の繋ぎ目の部分が示されている。
【００５０】
ＤＥＶａは、送信データＴＸＤＡＴ２ａ［２］，２ｂ［２］，…，２ａ［０］，２ｂ［０］に応じて、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジに同期してデータ線ＤＡＴ上にＮＲＺＩ信号のデータＤＡ２ａ［２］，２ｂ［２］，…，２ａ［０］，２ｂ［０］を順に送出する。この際にセグメントの最終データＤＡ２ｂ［０］はＣＬＫの立ち下がりエッジから出力される。一方、ＤＥＶｂは、図２０および図２１でも述べたように、このＤＡ２ｂ［０］に伴うＣＬＫの立ち下がりエッジを用いてＤＡＴのデータを取り込み、当該データと送信データＴＸＤＡＴ０［３］のＥＸＯＲ演算結果に基づきセグメントの最初のデータＤＢ０［３］を次のＣＬＫの立ち上がりエッジでＤＡＴに送出する。しかしながら、このＤＡＴのデータの取り込みの際には、ＤＥＶａによるＤＡ２ｂ［０］の送出が行われているため、当該ＤＡＴの取り込みデータは不定値「Ｘ」となり、ＤＥＶｂによって正しいＮＲＺＩ信号が送出できない恐れがある。なお、ここでは、送信動作を例に説明を行ったが、受信動作に関しても同様の問題が生じ得る。
【００５１】
《本実施の形態によるＳＬＩＭバスの動作方式［２］》
図７は、図４（ｂ）の変形例であり、図１の通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。図６で述べたような問題を解決するため、図７に示すような動作方式を用いることが有益となる。図７の動作方式は、ＤＤＲモードのデバイス（チャネルＡ（ＣＨ＿Ａ））に続いてＳＤＲモードのデバイス（チャネルＢ（ＣＨ＿Ｂ））が動作する際に、ＤＤＲモードにおける各セグメントの最終スロットデータ（ＤＡ２，ＤＡ５，ＤＡ８，…）がＳＤＲモードで送出されることが特徴となっている。これによって、ＳＤＲモードのデバイスが各セグメントの最初のデータ（ＤＢ０，ＤＢ３，ＤＢ６，…）をクロック信号の立ち上がりエッジから送出する際に、その直前のクロック信号の立ち下がりエッジでデータ線ＤＡＴ上のデータを正しく取り込むことが可能になる。また、図７から判るように、ＤＤＲモードにおいて最終スロットデータ以外はＤＤＲモードで送出されるため、ＳＤＲモードのみを使用する場合と比べてデータ転送速度の向上が図れる。
【００５２】
《ＳＬＩＭバス用インタフェース回路の詳細》
図８は、図１の通信システムにおいて、ＳＬＩＭバス上のホストデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図９は、図１の通信システムにおいて、ＳＬＩＭバス上のスレーブデバイスが備えるインタフェース回路の主要部の構成例を示す回路図である。図２０および図２１で述べたように、必ずしも限定はされないが、ホストデバイスは代表的には図１のマイクロコンピュータＭＣＵに該当し、スレーブデバイスは、図１におけるその他のデバイス（ＷＬＡＮＩＣ，ＢＴＩＣ，…，ＳＰＫＩＣ２，ＭＩＣＩＣ）に該当する。
【００５３】
図８に示すＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦ（Ｈｏｓｔ）は、フリップフロップ回路ＦＦ１〜ＦＦ５と、出力バッファ回路ＯＢＦ１，ＯＢＦ２と、入力バッファ回路ＩＢＦ１と、ＥＸＯＲ（排他的論理和）演算回路ＥＯＲ１，ＥＯＲ２と、バス保持回路ＢＳＫＰを備え、加えてクロック制御回路ＣＫＣＴＬ１を備えている。すなわち、図２０の構成例と比較すると、ＣＫＣＴＬ１が加わり、またＯＢＦ２の入力元が変更された構成となっている。以下、図２０と重複する部分に関しては簡単に説明を行うと共に、図２０との相違点に着目して説明を行う。
【００５４】
ＣＫＣＴＬ１は、ＤＤＲ・ＳＤＲモード制御回路ＤＳＲＣＴＬと、クロック生成回路ＣＫＧＨと、セレクタ回路ＳＥＬを備える。ＣＫＧＨは、１倍のクロック信号のその２倍の周波数を持つクロック信号を生成する。ＤＳＲＣＴＬは、ＤＤＲモードイネーブル信号ＤＤＲＥＮのイネーブル（アサート）・ディスエーブル（ネゲート）を制御する。ＳＥＬは、ＤＤＲＥＮがイネーブル状態の際（ここでは‘１’）の際にＣＫＧＨからの２倍のクロック信号を内部クロック信号ＣＫとして出力し、ＤＤＲＥＮがディスエーブル状態の際（ここでは‘０’）の際にＣＫＧＨからの１倍のクロック信号をＣＫとして出力する。ＯＢＦ２は、ＤＤＲＥＮに関わらず、ＣＫＧＨからの１倍のクロック信号を入力として、それをＳＬＩＭバスＳＬＭＢＳ上のクロック配線ＣＬＫに供給する。
【００５５】
送信動作の際には、ＳＬＭＢＳ上のデータ配線ＤＡＴのデータがＣＫの立ち下がりエッジでＦＦ３に取り込まれ、当該データと送信データＴＸＤＡＴのＥＸＯＲ演算が行われる。そして、このＥＸＯＲ演算結果がＣＫの立ち上がりエッジでＦＦ１に取り込まれ、ＯＢＦ１を介してＳＬＭＢＳ上のＤＡＴに送出される。一方、受信動作の際には、前述したＦＦ３の出力と、その前サイクルのＦＦ３の出力（すなわちＦＦ４の出力）とのＥＸＯＲ演算が行われる。そして、このＥＸＯＲ演算結果がＣＫの立ち上がりエッジでＦＦ５に取り込まれ、受信データＲＸＤＡＴとなる。
【００５６】
また、図９に示すインタフェース回路ＳＬＭＢＩＦ（Ｓｌａｖｅ）は、前述した図８におけるＣＫＣＴＬ１がクロック制御回路ＣＫＣＴＬ２に置き換わり、更にＯＢＦ２が入力バッファ回路ＩＢＦ２に置き換わった構成を備えている。これ以外の構成に関しては図８と同様であるため、詳細な説明は省略する。ＩＢＦ２は、ＳＬＩＭバスＳＬＭＢＳ上のクロック配線ＣＬＫを入力とする。ＣＫＣＴＬ２は、ＣＫＣＴＬ１のＣＫＧＨがクロック生成回路ＣＫＧＳに置き換わり、加えてＣＫＣＴＬ１と同様のＤＤＲ・ＳＤＲモード制御回路ＤＳＲＣＴＬならびにセレクタ回路ＳＥＬを備えている。ＣＫＧＳは、前述したＣＫＧＨと異なり、ＩＢＦ２の出力に基づいて、ＣＬＫと同じ周波数（１倍）を持つクロック信号と、その２倍の周波数を持つクロック信号を生成する。ＳＥＬは、この１倍または２倍のクロック信号をＤＳＲＣＴＬからのＤＤＲモードイネーブル信号ＤＤＲＥＮに応じて選択し、内部クロック信号ＣＫとして出力する。なお、特に限定はされないが、ＣＫＧＨ，ＣＫＧＳは、例えばＰＬＬ（Phase Locked Loop）回路等によって構成される。
【００５７】
図１０は、図８および図９のインタフェース回路における主要な動作例を示す波形図である。図１０では、例えば、図７における「ＤＡ０ａ」〜「ＤＡ２」周りに対応する図８および図９の動作波形例が示されている。また、この際の送信データＴＸＤＡＴは全て‘１’であるものとして説明を行う。図１０において、１スロット（ＳＬＴ）目は図７の「ＤＡ０ａ」「ＤＡ０ｂ」に、２ＳＬＴ目は図７の「ＤＡ１ａ」「ＤＡ１ｂ」に、３ＳＬＴ目は図７の「ＤＡ２」にそれぞれ対応する。図８および図９のＤＤＲ・ＳＤＲモード制御回路ＤＳＲＣＴＬは、図７で述べたように１ＳＬＴ目および２ＳＬＴ目をＤＤＲモードで動作させるため、この期間でのＤＤＲモードイネーブル信号ＤＤＲＥＮを‘１’に制御し、また、３ＳＬＴ目をＳＤＲモードで動作させるため、この期間でのＤＤＲＥＮを‘０’に制御する。これに伴い、１ＳＬＴ目および２ＳＬＴ目では、ＳＬＩＭバス上のクロック信号ＣＬＫの２倍の周波数を持つ内部クロック信号ＣＫが生成され、３ＳＬＴ目ではＣＬＫと同じ周波数を持つＣＫが生成される。
【００５８】
まず、送信動作について説明を行う。１ＳＬＴ目において、内部クロック信号ＣＫに同期して１番目のデータを送信する際には、予めフリップフロップ回路ＦＦ３を用いて、その前クロックサイクルＣ０におけるＣＫの立ち下がりエッジに同期してデータ配線ＤＡＴのデータがラッチされる。そして、このＦＦ３の出力と送信データＴＸＤＡＴとのＥＸＯＲ演算結果が次のクロックサイクルＣ１（１ＳＬＴ目の１番目のクロックサイクル）におけるＣＫの立ち上がりエッジに同期してＤＡＴに送出される。ＤＤＲモードでの連続する送信期間内においても同様に、例えば、１ＳＬＴ目の３番目のクロックサイクルＣ３でデータを送信する際には、ＦＦ３によりその前クロックサイクルＣ２におけるＣＫの立ち下がりエッジに同期してＤＡＴのデータがラッチされる。そして、このＦＦ３の出力と送信データＴＸＤＡＴとのＥＸＯＲ演算結果が次のクロックサイクルＣ３におけるＣＫの立ち上がりエッジに同期してＤＡＴに送出される。
【００５９】
次に受信動作について説明を行う。１ＳＬＴ目において、ＣＫに同期して１番目のデータを受信する際には、予めＦＦ３を用いてその前クロックサイクルＣ０におけるＣＫの立ち下がりエッジに同期して前クロックサイクルＣ０のＤＡＴのデータがラッチされる。当該ラッチデータは、次のクロックサイクルＣ１（１ＳＬＴ目の１番目のクロックサイクル）におけるＣＫの立ち下がりエッジに同期してＦＦ４でラッチされる。更に、このＣ１では、ＦＦ３によって、ＣＫの立ち下がりエッジに同期して現クロックサイクルＣ１のＤＡＴのデータがラッチされる。そして、この前クロックサイクルＣ０のラッチデータ（ＦＦ４の出力）と現クロックサイクルＣ１のラッチデータ（ＦＦ３の出力）とのＥＸＯＲ演算結果がＣＫの次のクロックサイクルＣ２（１ＳＬＴ目の２番目のクロックサイクル）の立ち上がりエッジに同期して受信データＲＸＤＡＴとして内部に伝達される。
【００６０】
ＤＤＲモードでの連続する受信期間内においても同様に、例えば、１ＳＬＴ目の３番目のクロックサイクルＣ３でデータを受信する際には、ＦＦ３によりその前クロックサイクルＣ２におけるＣＫの立ち下がりエッジに同期してＤＡＴのデータがラッチされる。当該ラッチデータは、次のクロックサイクルＣ３におけるＣＫの立ち下がりエッジに同期してＦＦ４でラッチされる。更に、このＣ３では、ＦＦ３によって、ＣＫの立ち下がりエッジに同期して現クロックサイクルＣ３のＤＡＴのデータがラッチされる。そして、この前クロックサイクルＣ２のラッチデータ（ＦＦ４の出力）と現クロックサイクルＣ３のラッチデータ（ＦＦ３の出力）とのＥＸＯＲ演算結果がＣＫの次のクロックサイクルＣ４（１ＳＬＴ目の４番目のクロックサイクル）の立ち上がりエッジに同期してＲＸＤＡＴとして内部に伝達される。
【００６１】
ここで、図１０の送信動作および受信動作では、前述したように３ＳＬＴ目がＳＤＲモードで動作している。したがって、この３ＳＬＴ目に続いて別のデバイスがクロックサイクルＣｎ＋１でデータ送信を行う際（すなわち例えば図７の「ＤＢ０」を送信する際）には、当該別のデバイスは、その前クロックサイクルＣｎにおいて自身の内部クロック信号ＣＫの立ち下がりエッジに同期してデータ配線ＤＡＴのデータを確実にラッチすることができる。すなわち、ＣｎはＳＤＲモードであるため、クロック信号ＣＬＫの立ち下がりエッジに同期したＤＡＴのデータ遷移は行われない。その結果、図６で述べたような問題を生じさせずに、データ転送速度の向上が図れる。なお、ここでは、各セグメントの最終スロット内の全クロックサイクルをＳＤＲモードとしたが、原理的には、当該最終スロット内の最後のクロックサイクル（図１０のＣｎ）のみがＳＤＲモードであればよい。ただし、ＳＬＩＭｂｕｓ（登録商標）規格に限れば、スロット単位でデータ処理が行われため、図１０のように、１スロット内にＤＤＲモードとＳＤＲモードを混在させない動作方式とする方が望ましい。
【００６２】
《ＳＬＩＭバスの動作方式［２］の初期設定方法》
図１１は、図７の動作方式において、その初期設定（コンフィグ）方法の一例を示すフロー図である。ＳＬＩＭｂｕｓ（登録商標）規格では、図１８で述べたように、コントロール領域ＣＴＬＳＰ内のメッセージチャネルを用いて予め通信の初期設定（コンフィグ）を行うことが可能となっている。そこで、本実施の形態では、ホストデバイス（アクティブマネージャ）（代表的には図１のＭＣＵ）がＳＬＩＭバス上の対象スレーブデバイス（図１のＭＣＵ以外のデバイス）に対してＤＤＲモードに対応しているか否かを当該メッセージチャネルを用いて予め問い合わせ、その結果に基づいてチャネルの構築を行う。
【００６３】
ここでは、前提として、ホストデバイスはＤＤＲモードに対応しているものとし、各スレーブデバイスは、「Ｕｓｅｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｅｌｅｍｅｎｔ」と呼ばれる自身内部の設定ビットにＤＤＲモードへの対応有無の情報を保持しているものとする。また、スレーブデバイスをＤＤＲモードで動作させる際の命令として、「ＮＥＸＴ＿ＤＤＲ＿ＣＨＡＮＮＥＬ」メッセージが新たに設けられるものとする。更に、各スレーブデバイスはホストデバイスとの間でデータ送受信を行うものとする。図１１において、ステップＳ２０１〜Ｓ２０６からなるステップＳ２００は、ＳＬＩＭｂｕｓ（登録商標）規格で一般的に行われるコンフィグフローであり、ステップＳ１０１〜Ｓ１０４からなるステップＳ１００は、本実施の形態の動作方式に伴い新たに追加されたものである。
【００６４】
図１１では、まず、ホストデバイスが、通信相手のスレーブデバイスに対して「ＲＥＱＵＥＳＴ＿ＩＮＦＯＲＭＡＴＩＯＮ」メッセージを用いて「Ｕｓｅｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｅｌｅｍｅｎｔ」の送信命令を発行する（Ｓ１０１）。次いで、ホストデバイスは、対象スレーブデバイスからの「Ｕｓｅｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｅｌｅｍｅｎｔ」の情報を含む「ＲＥＰＬＡＹ＿ＩＮＦＯＲＭＡＴＩＯＮ」メッセージを受信する（Ｓ１０２）。続いて、ホストデバイスは、Ｓ１０２の情報に基づいて、対象スレーブデバイスがＤＤＲモードに対応しているか否かを判別する（Ｓ１０３）。ここで、ＤＤＲモードに対応している場合、ホストデバイスは対象スレーブデバイスに対して「ＮＥＸＴ＿ＤＤＲ＿ＣＨＡＮＮＥＬ」メッセージを送信したのちＳ２０１へ移行する（Ｓ１０４）。一方、ＤＤＲモードに対応していない場合は、そのままＳ２０１へ移行する。
【００６５】
Ｓ２０１において、ホストデバイスは、対象スレーブデバイスに対して、「ＣＯＮＮＥＣＴ＿ＳＯＵＲＣＥ」又は「ＣＯＮＮＥＣＴ＿ＳＩＮＫ」メッセージを送信する。「ＣＯＮＮＥＣＴ＿ＳＯＵＲＣＥ」メッセージを受信した対象スレーブデバイスはチャネル上でデータ送信動作を行い、「ＣＯＮＮＥＣＴ＿ＳＩＮＫ」メッセージを受信した対象スレーブデバイスはチャネル上でデータ受信動作を行う。次いで、ホストデバイスは、対象スレーブデバイスに対して、「ＮＥＸＴ＿ＤＥＦＩＮＥ＿ＣＨＡＮＮＥＬ」メッセージを送信する（Ｓ２０２）。「ＮＥＸＴ＿ＤＥＦＩＮＥ＿ＣＨＡＮＮＥＬ」メッセージはチャネル番号を指示するためのものである。
【００６６】
続いて、ホストデバイスは、対象スレーブデバイスに対して、「ＮＥＸＴ＿ＤＥＦＩＮＥ＿ＣＯＮＴＥＮＴ」又は「ＣＨＡＮＧＥ＿ＣＯＮＴＥＮＴ」メッセージを送信する（Ｓ２０３）。これらのメッセージは、図１８で述べたようなチャネル配置（セグメントオフセット、セグメント長、セグメントインターバル）を指示するためのものである。次いで、ホストデバイスは、対象スレーブデバイスに対して、「ＮＥＸＴ＿ＡＣＴＩＶＡＴＥ＿ＣＨＡＮＮＥＬ」メッセージを送信する（Ｓ２０４）。「ＮＥＸＴ＿ＡＣＴＩＶＡＴＥ＿ＣＨＡＮＮＥＬ」メッセージは、次のリコンフィグ境界で、チャネルをアクティブにすること（データ転送を開始すること）を指示するためのものである。その後、ホストデバイスと対象スレーブデバイスとの間で「ＲＥＣＯＮＦＩＧ＿ＮＯＷ」メッセージを送受信することでリコンフィグ境界（フレームの境界（厳密にはスーパーフレームと呼ばれる８フレーム群の境界））が定められ（Ｓ２０５）、チャネルが確立される（Ｓ２０６）。
【００６７】
これによって、例えば、前述したＳ１０４で「ＮＥＸＴ＿ＤＤＲ＿ＣＨＡＮＮＥＬ」メッセージを受信した対象スレーブデバイスは、Ｓ２０６で確立されたチャネルにおいてホストデバイスとの間で図７および図１０に示したようなＤＤＲモードを用いて通信を行う。一方、Ｓ１０４で「ＮＥＸＴ＿ＤＤＲ＿ＣＨＡＮＮＥＬ」メッセージを受信しなかった対象スレーブデバイスは、Ｓ２０６で確立されたチャネルにおいてホストデバイスとの間で通常のＳＤＲモードを用いて通信を行う。このように、ステップＳ１００のフローを追加することで、ＳＬＩＭｂｕｓ（登録商標）規格の下位互換性（すなわちＳＤＲモードを用いたデータ送受信動作ならびにそれに伴うコンフィグフロー）を維持した状態で、対象スレーブデバイスがＤＤＲモードに対応する場合のみそれを用いることが可能になる。なお、ここでは、スレーブデバイスの通信相手をホストデバイスとしたが、勿論、他のスレーブデバイスに設定することも可能である。この場合、図１１の場合と同様にして、ホストデバイスが双方のスレーブデバイスに対してＤＤＲモードへの対応有無を問い合わせ、双方共に対応有りの場合に双方に対して「ＮＥＸＴ＿ＤＤＲ＿ＣＨＡＮＮＥＬ」メッセージを送信すればよい。
【００６８】
以上、本実施の形態１の半導体集積回路装置および通信システムを用いることで、代表的には、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。
【００６９】
（実施の形態２）
本実施の形態２では、前述した図７の動作方式の変形例として、ＤＤＲモードのチャネルが連続する場合の動作方式について説明する。図１２（ａ）、（ｂ）は、本発明の実施の形態２による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームのそれぞれ異なる構造例を示す概念図である。図１３は、図１２（ｂ）の動作方式を用いた場合の図８および図９の詳細な動作例を示す波形図である。本実施の形態２による通信システムは、例えば前述した図１のような構成例を備え、その各デバイス（半導体集積回路装置）内に図８および図９に示したようなＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。図１２（ａ）、（ｂ）に示すフレーム構造は、前述した図７のフレーム構造と比較して、チャネルＢ（ＣＨ＿Ｂ）に対してもＤＤＲモードが適用されている点が異なっている。
【００７０】
図１２（ａ）に示すフレーム構造は、ＣＨ＿ＢにおいてもチャネルＡ（ＣＨ＿Ａ）の場合と同様に、各セグメントの最終スロット（ＤＢ２，ＤＢ５，ＤＢ８，…）にＳＤＲモードが適用されている。一方、図１２（ｂ）に示すフレーム構造は、ＣＨ＿Ｂにおいては各セグメントの最終スロット（ＤＢ２，ＤＢ５，ＤＢ８，…）にＳＤＲモードが適用されているが、ＣＨ＿Ａにおいては各セグメントの最終スロットに対してもＤＤＲモードが適用されている。例えば、図１０に示したように、ＤＤＲモードを適用するスロット期間においてのみＤＤＲモードイネーブル信号ＤＤＲＥＮをイネーブル状態にする場合を想定する。この場合、図１２（ａ）において、ＣＨ＿Ｂ側の各セグメントの最初のデータ（例えば「ＤＢ０ａ」内の１番目のクロックサイクルのデータ）を出力するために、ＣＨ＿Ａ側の各セグメントの最終スロット（例えばＤＡ２）にＳＤＲモードを適用し、データ配線ＤＡＴ上のデータを検出できるようにする必要がある。
【００７１】
ただし、例えば、図１３に示すように、ＤＤＲＥＮを実際にＤＤＲモードを適用するスロット期間の１個前のスロット期間からイネーブル状態にすることで図１２（ｂ）に示したように、ＣＨ＿Ａにおける各セグメントの最終スロットに対してもＤＤＲモードを適用することが可能になる。図１３では、前述した図８および図９のインタフェース回路ＳＬＭＢＩＦを用いて、図１２（ｂ）に示したように、ＣＨ＿ＡにおいてＤＤＲモードを用いた送信動作が行われ、続けてＣＨ＿ＢにおいてもＤＤＲモードを用いた送信動作が行われている。ここで、ＣＨ＿ＢにおけるＤＤＲモードの送信動作は、図１３に示すように、３ＳＬＴからなるセグメントの１ＳＬＴ目（当該スロット内の１番目のクロックサイクルＣ０１）から行われるが、それに先立って、ＣＨ＿Ａでの最終スロット（３ＳＬＴ目）からＤＤＲＥＮがイネーブル状態（‘１’）に駆動されている。
【００７２】
この場合、ＣＨ＿Ｂの１ＳＬＴ目において、内部クロック信号ＣＫに同期して１番目のデータを送信する際には、予めフリップフロップ回路ＦＦ３を用いて、その前クロックサイクルＣ００におけるＣＫの立ち下がりエッジに同期してデータ配線ＤＡＴのデータがラッチされる。この際に、当該ＣＫは、ＤＤＲＥＮのイネーブル状態に伴いクロック信号ＣＬＫの２倍の周波数を持つため、図１３から判るように、Ｃ００におけるＣＫの立ち下がりエッジのタイミングでＤＡＴの遷移は行われず、ＤＡＴのデータを正確にラッチすることが可能になる。そして、このＦＦ３の出力と送信データＴＸＤＡＴとのＥＸＯＲ演算結果が次のクロックサイクルＣ０１（１ＳＬＴ目の１番目のクロックサイクル）におけるＣＫの立ち上がりエッジに同期してＤＡＴに送出される。
【００７３】
なお、ＣＨ＿Ｂにおいては、この例では、各セグメントの最終スロットの後ろにコントロール領域ＣＴＬＳＰが続くため、最終スロットをＳＤＲモードとしている。このように、図１２（ｂ）および図１３に示すような動作方式を用いると、図１２（ａ）の場合と比較して更なるデータ転送速度の向上が図れる。ただし、ＤＤＲＥＮを前もってイネーブル状態にする必要性が有る（すなわち本来の範囲外でＣＫが２倍になってしまう）ことや、ＣＨ＿Ｂの例のようにその後段のスロットの状況によっては適用が困難となること等から、前後のスロットの状況を判別する必要性が生じ、実際の制御や適用有無の判別が複雑化する恐れがある。この観点からは図１２（ａ）に示したような方式を用いる方が望ましい。
【００７４】
以上、本実施の形態２の半導体集積回路装置および通信システムを用いることで、代表的には、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。
【００７５】
（実施の形態３）
本実施の形態３では、前述した図７の動作方式の他の変形例について説明する。図１４は、本発明の実施の形態３による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図である。本実施の形態３による通信システムは、例えば前述した図１のような構成例を備え、その各デバイス（半導体集積回路装置）内に図８および図９に示したようなＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。図１４に示すフレーム構造は、前述した図７のフレーム構造と比較して、チャネルＡ（ＣＨ＿Ａ）における各セグメントの最終スロットがＳＤＲモードではなく空白スロット（すなわち当該スロット期間中はデータ線ＤＡＴのデータが継続的に保持される）となっている点が異なっている。最終スロットを空白スロットとすることで、図７の場合と比較してデータ転送速度は低下するが、ＳＤＲモードのみの場合よりはデータ転送速度の高速化が図れる場合があり、かつ図６に示したような問題を容易に解決することが可能になる。
【００７６】
図１４に示したような動作方式は、ホストデバイス（アクティブマネージャ）が図１８で述べたようなチャネル配置（セグメントオフセット、セグメント長、セグメントインターバル）を図１１と同様なフローを用いて適切に設定することで容易に実現可能である。すなわち、ＤＤＲモードのチャネルと、その後段に割り当てられるチャネルとの間に空白のスロットが存在するようにチャネル配置を定めればよい。その具体例について説明する。図１５は、図１４の動作方式において、そのチャネル配置の決定方法の一例を示すフロー図である。
【００７７】
図１５に示すフローは、例えば、一旦、ホストデバイスによってＳＤＲモードをベースとしたチャネルパラメータ（チャネル配置）が作成されたのち（Ｓ３０１）、それを更新する形で行われる。この際には、ホストデバイス内でチャネル配置は作成されているが、その実際の設定（対象デバイスに対する指示）は未だ行われていない。この状態で、ホストデバイスは、例えば図１１で述べたＳ１０１〜Ｓ１０３のようなフローを用いて、まず、対象デバイスがＤＤＲモードに対応しているか否かを確認する（Ｓ３０２）。対応していない場合にはＳ３０８へ移行してチャネルパラメータの作成（更新）を完了し、対応している場合にはＳ３０３へ移行する。
【００７８】
Ｓ３０３において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメント後に１スロット以上の空きが有るか否かを確認する。空きが有る場合には、図１４に示したように、現在のチャネルパラメータを単純にＤＤＲモードに変更し、Ｓ３０８へ移行してチャネルパラメータの作成（更新）を完了する。具体的には、例えば図１１のＳ１０４のような処理によって対象デバイスに対してＤＤＲモードの設定を行う。一方、Ｓ３０３において空きが無い場合にはＳ３０４へ移行する。
【００７９】
Ｓ３０４において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメントを１スロット早められるか否かを確認する。早められる場合には、セグメントオフセット値を１スロット小さい値に変更し（Ｓ３０９）、Ｓ３０８へ移行してチャネルパラメータの作成（更新）を完了する。具体的には、例えば図１１のＳ１０４のような処理により対象デバイスに対してＤＤＲモードの設定を行い、その後Ｓ２０３のような処理により対象デバイスに対して変更後のセグメントオフセット値の値を設定する。なお、セグメントを１スロット早められる場合とは、例えば、対象デバイスのセグメントの前に１スロット以上の空きが存在するような場合である。一方、Ｓ３０４において早められない場合にはＳ３０５へ移行する。
【００８０】
Ｓ３０５において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、対象デバイスのセグメント長を１スロット短縮できるか否かを判別する。短縮できる場合には、セグメント長を１スロット小さい値に変更し（Ｓ３１０）、Ｓ３０８へ移行してチャネルパラメータの作成（更新）を完了する。具体的には、例えば図１１のＳ１０４のような処理により対象デバイスに対してＤＤＲモードの設定を行い、その後Ｓ２０３のような処理により対象デバイスに対して変更後のセグメント長の値を設定する。なお、セグメント長の短縮有無の判別は、例えば、現在のチャネルパラメータのセグメント長等に応じて判別される。すなわち、ＳＤＲモードでセグメント長が「２」の場合とＤＤＲモードでセグメント長が「１」の場合とではデータ転送速度は同等であるため、この場合にはＳＤＲモードで通信を行えばよい。一方、Ｓ３０５において短縮できない場合にはＳ３０６へ移行する。
【００８１】
Ｓ３０６において、ホストデバイスは、現在の作成済みのチャネルパラメータにおいて、フレーム上のデータ領域内のいずれかに、対象デバイスのセグメントを移動可能な大きさを持つ空きスロット領域が存在する否かを確認する。空きスロット領域が存在する場合には、当該空きスロット領域に対象デバイスのセグメントを移動し（Ｓ３１１）、Ｓ３０３へ移行して前述した処理を繰り返す。一方、Ｓ３０６において空きスロット領域が存在しない場合には、ＤＤＲモード化を断念し（Ｓ３０７）、Ｓ３０８へ移行してチャネルパラメータの作成（更新）を完了する。これによって、図１４に示したようなＤＤＲモードの動作方式が適用可能な場合のみでその適用が行われ、そうでない場合には通常のＳＤＲモードでの動作が行われる。すなわち、ＳＬＩＭｂｕｓ（登録商標）規格の下位互換性が保たれる。
【００８２】
以上、本実施の形態３の半導体集積回路装置および通信システムを用いることで、代表的には、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。なお、ここではＳＬＩＭｂｕｓ（登録商標）規格を想定して、少なくとも１スロット期間の空白を確保したが、原理的には、１クロックサイクル以上の空白が確保できればよい。
【００８３】
（実施の形態４）
本実施の形態４では、前述した図７の動作方式の更に他の変形例について説明する。図１６（ａ）は、本発明の実施の形態４による通信システムにおいて、そのＳＬＩＭバス上を流れるフレームの構造例を示す概念図であり、図１６（ｂ）は、図１６（ａ）に対応するＳＬＩＭバス上の１スロット分の動作波形例を示す概略図である。図１６（ａ）に示すフレーム構造は、前述した図７のフレーム構造と比較して、チャネルＡ（ＣＨ＿Ａ）における各セグメントの最終スロット以外のスロットがＤＤＲモードではなくＱＤＲ(Quad Data Rate）モードとなっている点が異なっている。図１６（ａ）において、各セグメントの最終スロットは、図７の動作方式と同様にＳＤＲモードとなっているが、図１４で述べたような空白スロットであってもよい。
【００８４】
図１６（ａ）に示すフレーム構造は、例えば、図４（ａ）のフレーム構造と比較すると、図４（ａ）における１個のスロット（スロットデータ）（例えばＤＡ０）内に４倍の情報（例えばＤＡ０ａ，ＤＡ０ｂ，ＤＡ０ｃ，ＤＡ０ｄ）が含まれる構造となっている。具体的には、図１６（ｂ）に示すように、ＱＤＲモードの各スロットＳＬＴ内にはクロック信号ＣＬＫの４サイクル分に対応して４個のセルＣＬが設けられ、１個のセルＣＬ内に４ビットのデータが割り当てられる。図５のＳＤＲモードと比較すると、図５のセルデータＤＡ０［３］が図１６（ｂ）の拡張セルデータＤＡ０（ａ［３］，ｂ［３］，ｃ［３］，ｄ［３］）に置き換わり、以降同様にして、図５のセルデータＤＡ０［０］が図１６（ｂ）の拡張セルデータＤＡ０（ａ［０］，ｂ［０］，ｃ［０］，ｄ［０］）に置き換わっている。
【００８５】
このような動作方式を用いると、ＤＤＲモードの場合と同様にＳＬＩＭｂｕｓ（登録商標）規格の下位互換性を保ちつつ、ＤＤＲモードの場合よりもデータ転送速度を更に向上させることが可能になる。すなわち、ＤＤＲモードの場合をＮ＝１、ＱＤＲモードの場合をＮ＝２として、１個のセル（ＣＬＫの１サイクル）内に２のＮ乗（Ｎ＝１，２，３，…）のデータが割り当てられるように順次拡張を図り、データ転送速度を順次向上させることが可能になる。なお、本実施の形態４による通信システムは、例えば前述した図１のような構成例を備え、その各デバイス（半導体集積回路装置）内に図８および図９とほぼ同様のＳＬＩＭバス用インタフェース回路ＳＬＭＢＩＦを備える。ただし、ＱＤＲモードに対応させるため、図８および図９におけるクロック生成回路ＣＫＧＨ，ＣＫＧＳは、ＣＬＫの４倍のクロック信号を生成する。
【００８６】
以上、本実施の形態４の半導体集積回路装置および通信システムを用いることで、代表的には、ＳＬＩＭｂｕｓ（登録商標）規格等の下位互換性を保ちつつ、データ転送速度を向上させることが可能になる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００８８】
本実施の形態による半導体集積回路装置および通信システムは、特に、ＳＬＩＭｂｕｓ（Serial Low-power Inter-chip Media Bus）（登録商標）規格を適用した携帯電話用半導体チップならびに携帯電話システムに適用して有効な技術であり、これに限らず、クロック配線およびデータ配線を持つ各種シリアル通信システムに対して広く適用可能である。
【符号の説明】
【００８９】
ＡＤＣ  アナログ・ディジタル変換回路
ＡＤＰＣＭ  音声処理回路
ＡＭＰ  アンプ回路
ＡＮＴ１  アンテナ
ＡＮＴＳＷ  アンテナスイッチ回路
ＢＳ  バス
ＢＳＫＰ  バス保持回路
ＢＴＣＴ  Ｂｌｕｅｔｏｏｔｈ（登録商標）用の制御回路
ＢＴＩＣ  Ｂｌｕｅｔｏｏｔｈ（登録商標）用高周波信号処理チップ
ＢＴＩＣ  高周波信号処理チップ
ＣＢＬ  ケーブル
ＣＫ  内部クロック信号
ＣＫＣＴＬ  クロック制御回路
ＣＫＧＨ，ＣＫＧＳ  クロック生成回路
ＣＬ  セル
ＣＬＫ  クロック配線（クロック信号）
ＣＰＵ  プロセッサユニット
ＣＴＬＳＰ  コントロール領域
ＤＡＣ  ディジタル・アナログ変換回路
ＤＡＴ  データ配線（データ信号）
ＤＡＴＳＰ  データ領域
ＤＢＧＰＴ  デバックポート
ＤＤＲＥＮ  ＤＤＲモードイネーブル信号
ＤＥＶ  デバイス
ＤＭＡＣ  ダイレクトメモリアクセスコントローラ
ＤＰＸ  デュプレクサ回路
ＤＳＲＣＴＬ  ＤＤＲ・ＳＤＲモード制御回路
ＥＯＲ  ＥＸＯＲ（排他的論理和）演算回路
ＦＦ  フリップフロップ回路
ＦＬＴ  フィルタ回路
ＦＲＭ  フレーム
ＩＢＦ  入力バッファ回路
ＬＮＡ  低雑音増幅回路
ＭＢＤ  配線基板
ＭＣＵ  マイクロコンピュータ
ＭＥＭＳＩＣ  各種センサ用制御チップ
ＭＩＣ  マイク
ＭＩＣＣＴ  音声入力用の制御回路
ＭＩＣＩＣ  マイク制御チップ
ＭＩＣＩＣ  制御チップ
ＭＩＸ  ミキサ回路
ＭＯＤＩＣ  携帯電話用高周波信号処理チップ
ＮＦＣＩＣ  小電力無線通信用制御チップ
ＯＢＦ  出力バッファ回路
ＯＥ  出力イネーブル信号
ＰＡ  パワーアンプ回路
ＰＧＡ  プログラマブルゲインアンプ回路
ＰＷＩＣ  電源制御チップ
ＲＦＳＹＳ  通信システム
ＲＸＤＡＴ  受信データ
ＳＣＩ  シリアル通信用の制御回路
ＳＣＩＩＣ  シリアル通信制御チップ
ＳＥＬ  セレクタ回路
ＳＦＲＭ  サブフレーム
ＳＬＭＢＩＦ  ＳＬＩＭバス用インタフェース回路
ＳＬＭＢＳ  ＳＬＩＭバス
ＳＬＴ  スロット
ＳＯＣ  システムＬＳＩ
ＳＰＫ  スピーカ
ＳＰＫＣＴ  音声出力用の制御回路
ＳＰＫＩＣ  スピーカ制御チップ
ＳＰＫＩＣ  制御チップ
ＴＸＤＡＴ  送信データ
ＶＣＯ  発振回路
ＷＬＡＮＢＫ，ＢＴＢＫ，ＣＰ，ＳＰＫＢＫ１，ＳＰＫＢＫ２，ＭＩＣＢＫ，ＷＬＡＮＢＫ’，ＢＴＢＫ’，ＳＰＫＢＫ１’，ＳＰＫＢＫ２’，ＭＩＣＢＫ’  外部部品
ＷＬＡＮＣＴ  無線ＬＡＮ用制御回路
ＷＬＡＮＩＣ  高周波信号処理チップ
ＷＬＡＮＩＣ  無線ＬＡＮ用高周波信号処理チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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