(57)【要約】      （修正有）【課題】素子分離領域にエアギャップを形成して結合容量を抑制しながら、エアギャップが再度埋め込まれないようにした半導体記憶装置の製造方法を提供する。【解決手段】選択ゲート電極形成領域で第２ゲート電極膜６ａ及び電極間絶縁膜５に開口溝を形成すると共に素子分離溝内の犠牲膜に溝を形成し溝内に第１絶縁膜１５を埋込む。第２ゲート電極膜６ａ上及び開口溝内に第３ゲート電極膜６ｂを形成し、第３ゲート電極膜６ｂを第１ゲート電極膜４と接触させる。第３ゲート電極膜６ｂ、第２ゲート電極膜６ａ、電極間絶縁膜５、第１ゲート電極膜４に対し、第１方向に交差する第２方向に沿って溝を形成してメモリセルゲート電極群と複数の選択ゲート電極を形成する。犠牲膜の少なくとも上部を除去する。複数の素子領域と犠牲膜の除去領域を覆うように第２絶縁膜１０を形成することで、複数の素子領域間の素子分離溝内にエアギャップを形成する。【選択図】図３
2013201184.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜、第１ゲート電極膜を順次形成する工程と、
前記第１ゲート電極膜、前記第１ゲート絶縁膜、前記半導体基板の上部に第１方向に沿って素子分離溝を形成することにより当該第１方向に沿う素子領域を複数形成する工程と、
前記素子分離溝内にポリシラザンを含む犠牲膜を埋込む工程と、
選択ゲート電極形成領域において前記犠牲膜の上面位置と前記第１ゲート電極膜の上面位置とをほぼ一致させるようにエッチングする工程と、
メモリセルゲート電極群の形成領域において前記第１ゲート電極膜の側面上部を露出させる工程と、
前記第１ゲート電極膜の側面上部上および上面上、並びに、前記犠牲膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２ゲート電極膜を形成する工程と、
前記選択ゲート電極形成領域において前記第２ゲート電極膜および前記電極間絶縁膜に開口溝を形成しつつ、前記素子分離溝内の犠牲膜に溝を形成する工程と、
前記犠牲膜の前記溝内部に露出した前記犠牲膜の材料となるポリシラザンを当該露出中に改質して改質酸化膜を形成する工程と、
前記犠牲膜の前記溝内部の改質酸化膜内に第１絶縁膜を埋込む工程と、
前記第２ゲート電極膜上および前記開口溝内に第３ゲート電極膜を形成し前記選択ゲート形成領域において前記第３ゲート電極膜を前記第１ゲート電極膜と接触させる工程と、
前記第３ゲート電極膜、前記第２ゲート電極膜、前記電極間絶縁膜、および前記第１ゲート電極膜に対し、前記第１方向に交差する第２方向に沿ってゲート分断溝を形成することで前記メモリセルゲート電極群および前記選択ゲート電極を形成する工程と、
前記犠牲膜の少なくとも上部を除去する工程と、
複数の前記素子領域を覆うと共に前記犠牲膜の除去領域を覆うように第２絶縁膜を形成することで、前記メモリセルゲート電極群下において隣接する複数の素子領域間の素子分離溝内にエアギャップを形成する工程と、
隣接する前記メモリセルゲート電極群下の複数の素子領域間の素子分離溝内を除き、前記改質酸化膜および前記第１絶縁膜の脇の素子分離溝内に第３絶縁膜を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第１ゲート絶縁膜、第１ゲート電極膜を順次形成する工程と、
前記第１ゲート電極膜、前記第１ゲート絶縁膜、前記半導体基板の上部に第１方向に沿って素子分離溝を形成することにより当該第１方向に沿う素子領域を複数形成する工程と、
前記素子分離溝内に犠牲膜を埋込む工程と、
前記第１ゲート電極膜上および前記犠牲膜上に沿って電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第２ゲート電極膜を形成する工程と、
選択ゲート電極形成領域において前記第２ゲート電極膜および前記電極間絶縁膜に開口溝を形成すると共に、前記素子分離溝内の犠牲膜に溝を形成する工程と、
前記犠牲膜の前記溝内に第１絶縁膜を埋込む工程と、
前記第２ゲート電極膜上および前記開口溝内に第３ゲート電極膜を形成し選択ゲート電極形成領域において前記第３ゲート電極膜を前記第１ゲート電極膜と接触させる工程と、
前記第３ゲート電極膜、前記第２ゲート電極膜、前記電極間絶縁膜、および前記第１ゲート電極膜を、前記第１方向に交差する第２方向に沿って加工することでメモリセルゲート電極群および複数の選択ゲート電極を形成する工程と、
前記犠牲膜の少なくとも上部を除去する工程と、
複数の前記素子領域を覆うと共に前記犠牲膜の除去領域を覆うように第２絶縁膜を形成することで、隣接する前記メモリセルゲート電極群下の複数の素子領域間の素子分離溝内にエアギャップを形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記メモリセルゲート電極群の形成領域において前記電極間絶縁膜を形成する前に前記第１ゲート電極膜の側面上部を露出させる工程を備え、
前記電極間絶縁膜を形成するときには、
前記選択ゲート電極形成領域において、前記犠牲膜の上面位置と前記第１ゲート電極膜の上面位置とがほぼ一致する条件において前記電極間絶縁膜を形成することを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記犠牲膜の材料としてポリシラザンを適用し、
前記犠牲膜の前記溝内部に露出した前記犠牲膜の材料となるポリシラザンを当該露出中に改質することにより酸化膜を少なくとも一部形成する工程を備えたことを特徴とする請求項２または３記載の半導体記憶装置の製造方法。
【請求項５】
前記開口溝を形成すると共に前記犠牲膜の前記溝を形成するときには、
前記電極間絶縁膜をストッパとして前記第２ゲート電極膜を異方性エッチングした後、前記第１ゲート電極膜に対するエッチング選択比が高い条件下において前記電極間絶縁膜および前記犠牲膜を異方性エッチングすることにより前記開口溝および前記犠牲膜の前記溝を形成することを特徴とする請求項２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型のフラッシュメモリ装置のような半導体記憶装置は、近年ますます微細化が要求されている。メモリセルのゲート幅、ゲート長が縮小化すると、隣接メモリセル間の間隔も縮小化し、メモリセル同士の干渉が無視できなくなる。
【０００３】
この隣接干渉効果が存在すると、メモリセルトランジスタの閾値分布が拡大しデータの信頼性が劣ってしまう。従来、隣接メモリセル間に素子分離領域を設け、当該素子分離領域に絶縁膜を埋込むことで所望の素子特性を得ている。この絶縁膜は比誘電率が１を超える材料であるため、この絶縁膜による隣接干渉効果が無視できなくなる。したがって、隣接メモリセル間の結合容量を小さくするため、素子分離領域にエアギャップを形成することが考えられる。
【０００４】
素子分離領域にエアギャップを形成した後、その上層に酸化膜などの絶縁膜を埋込む工程を要する。エアギャップを形成した後にこの絶縁膜を成膜すると、一旦形成されたエアギャップ内に絶縁膜が再度埋込まれてしまい、所望の素子特性を得ることが困難となる。また、素子分離領域全体にエアギャップを形成すると電気的には素子特性を良好としやすいが、その上に様々な膜を積層すると構造上の強度に劣る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９９９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第１に、素子分離領域にエアギャップを形成することで結合容量を抑制しながら、一旦形成されたエアギャップ内に絶縁膜が再度埋め込まれないようにし、第２に、素子分離領域にエアギャップを形成することで結合容量を抑制しながら構造上の強度を向上できるようにした半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る半導体記憶装置の製造方法は以下の工程を備える。半導体基板上に第１ゲート絶縁膜、第１ゲート電極膜を順次形成する工程を備える。第１ゲート電極膜、第１ゲート絶縁膜、半導体基板の上部に第１方向に沿って素子分離溝を形成することにより当該第１方向に沿う素子領域を複数形成する工程を備える。素子分離溝内に犠牲膜を埋込む工程を備える。また、第１ゲート電極膜上および前記犠牲膜上に沿って電極間絶縁膜を形成する工程を備える。また、電極間絶縁膜上に第２ゲート電極膜を形成する工程を備える。選択ゲート電極形成領域において第２ゲート電極膜および電極間絶縁膜に開口溝を形成すると共に、素子分離溝内の犠牲膜に溝を形成する工程を備える。犠牲膜の前記溝内に第１絶縁膜を埋込む工程を備える。第２ゲート電極膜上および開口溝内に第３ゲート電極膜を形成し選択ゲート電極形成領域において第３ゲート電極膜を前記第１ゲート電極膜と接触させる工程を備える。第３ゲート電極膜、第２ゲート電極膜、電極間絶縁膜、および第１ゲート電極膜を、第１方向に交差する第２方向に沿って加工することでメモリセルゲート電極群および複数の選択ゲート電極を形成する工程を備える。犠牲膜の少なくとも上部を除去する工程を備える。複数の前記素子領域を覆うと共に犠牲膜の除去領域を覆うように第２絶縁膜を形成することで、隣接するメモリセルゲート電極群下の複数の素子領域間の素子分離溝内にエアギャップを形成する工程を備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態において半導体記憶装置の電気的構成の一部を示す等価回路図
【図２】第１実施形態において半導体記憶装置のレイアウト構成の一部を示す平面図
【図３】第１実施形態において、（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って模式的に示す縦断面図
【図４】第１実施形態の要部の構造を示す斜視図（（Ａ）はワード線間および素子分離領域のエアギャップを示す斜視図、（Ｂ）は選択ゲート線下のエアギャップ壁部の構造を模式的に表す斜視図）
【図５】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１）
【図６】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２）
【図７】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３）
【図８】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その４）
【図９】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その５）
【図１０】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その６）
【図１１】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その７）
【図１２】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その８）
【図１３】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その９）
【図１４】第１実施形態において製造工程の一段階を模式的に示す平面図（その１）
【図１５】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１０）
【図１６】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１１）
【図１７】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１２）
【図１８】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１３）
【図１９】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１４）
【図２０】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１５）
【図２１】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１６）
【図２２】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１７）
【図２３】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１８）
【図２４】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その１９）
【図２５】第１実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２０）
【図２６】第２実施形態を示す図３相当図
【図２７】第２実施形態を示す図４（Ｂ）相当図
【図２８】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２１）
【図２９】第２実施形態において製造工程の一段階を模式的に示す平面図（その２）
【図３０】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２２）
【図３１】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２３）
【図３２】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２４）
【図３３】第２実施形態において製造工程の一段階を模式的に示す平面図（その３）
【図３４】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２５）
【図３５】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２６）
【図３６】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２７）
【図３７】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２８）
【図３８】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その２９）
【図３９】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３０）
【図４０】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３１）
【図４１】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３２）
【図４２】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３３）
【図４３】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３４）
【図４４】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３５）
【図４５】第２実施形態において製造工程の一段階を模式的に示す縦断面図（（Ａ）〜（Ｅ）はそれぞれ図２の３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線、３Ｄ−３Ｄ線、３Ｅ−３Ｅ線に沿って示す縦断面図）（その３６）
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した場合の第１実施形態について図１〜図２５を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１０】
まず、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の構造について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。
【００１１】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に複数のＮＡＮＤセルユニットＳＵを行列状に備える。ＮＡＮＤセルユニットＳＵは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有する。ＮＡＮＤセルユニットＳＵ内では、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１２】
図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域（ＮＡＮＤセルユニットＳＵの一端）にはビット線コンタクトＣＢが接続されている。
【００１３】
このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域（ＮＡＮＤセルユニットＳＵの他端）を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示している。この図２に示すように、半導体基板（例えばシリコン基板）２には、ＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸される。これらの素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸され、複数の素子領域ＳａがＸ方向に分離している。
【００１５】
ワード線ＷＬは、素子領域Ｓａの延伸方向と直交する方向（図２中Ｘ方向）に沿って延伸される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍ（図３（Ａ）参照）のメモリセルゲート電極ＭＧが形成されている。
【００１６】
図１に示すように、Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤメモリセルストリングを構成する。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤメモリセルストリングのメモリセル端のＹ方向両外側に位置してそれぞれ形成されている。
【００１７】
選択ゲートトランジスタＴｒｓ１は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧ（図２および図３参照）は選択ゲート線ＳＧＬ１によって電気的に接続されている。なお、図２に示すように、選択ゲート線ＳＧＬ１と交差する素子領域Ｓａに位置して、メモリセルトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されている。
【００１８】
また、図１に示すように、選択ゲートトランジスタＴｒｓ２は、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２の選択ゲート電極（図２および図３には図示せず）は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にも選択ゲート電極（図示せず）が構成されている。図１に示すように、Ｙ方向に隣接するＮＡＮＤセルユニットＳＵ−ＳＵの選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間にはビット線コンタクトＣＢが構成されている。
【００１９】
ビット線コンタクトＣＢは複数の素子領域Ｓａ上にそれぞれ構成されている。ビット線コンタクトＣＢは、ブロックＢｋ−Ｂｋ＋１間で隣接する選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間の素子領域Ｓａ上に１つずつ形成されている。図示しないが、一対の選択ゲート線ＳＧＬ２−ＳＧＬ２間の素子領域Ｓａ上にはソース線コンタクトが形成されている。
【００２０】
説明の便宜上、図２の３Ａ−３Ａ線に沿う素子領域Ｓａを、必要に応じて第１素子領域Ｓａ１と称し、その第１素子領域Ｓａ１のＸ方向に素子分離領域Ｓｂを挟んで隣接した素子領域Ｓａを必要に応じて第２素子領域Ｓａ２と称す。
【００２１】
また、図２において、ブロックＢｋ＋１のＮＡＮＤセルユニットＳＵの選択ゲート線ＳＧＬ１を第１選択ゲート線ＳＧＬ１１とし、ブロックＢｋのＮＡＮＤセルユニットＳＵの選択ゲート線ＳＧＬ１を第２選択ゲート線ＳＧＬ１２と称する。さらに、図２に示すように、第１素子領域Ｓａ１上方のメモリセルゲート電極ＭＧの一群ＭＧ…ＭＧを第１メモリセルゲート電極群ＭＧ１とし、第２素子領域Ｓａ２上方のメモリセルゲート電極ＭＧの一群ＭＧ…ＭＧを第２メモリセルゲート電極群ＭＧ２と称する。
【００２２】
また、第１メモリセルゲート電極群ＭＧ１をゲート電極としたメモリセルトランジスタＴｒｍを図１に示すようにメモリセルトランジスタ群Ｔｒｍ１と称する。また、第２メモリセルゲート電極群ＭＧ２をゲート電極としたメモリセルトランジスタＴｒｍを図１に示すようにメモリセルトランジスタ群Ｔｒｍ２と称する。図１に示すように、これらのメモリセルトランジスタ群Ｔｒｍ１およびＴｒｍ２はＸ方向に隣接している。
【００２３】
図３（Ａ）には、一対の選択ゲートトランジスタＴｒｓ１，Ｔｒｓ１および、選択ゲートトランジスタＴｒｓ１−Ｔｒｓ１間のビット線コンタクトＣＢのＹ方向周辺の断面構造を模式的に示している。
【００２４】
図３（Ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２上には第１ゲート絶縁膜３が形成されている。第１ゲート絶縁膜３は、例えばシリコン酸化膜により半導体基板２の上面上に形成されている。なお、この第１ゲート絶縁膜３は、ビット線コンタクトＣＢの脇周辺において半導体基板２の上面上に形成されていない。第１素子領域Ｓａ１上の第１ゲート絶縁膜３は第１表層ゲート絶縁膜として形成され、第２素子領域Ｓａ２上の第１ゲート絶縁膜３は第２表層ゲート絶縁膜として形成される。メモリセルトランジスタＴｒｍは、当該第１ゲート絶縁膜３上に形成されたメモリセルゲート電極ＭＧとソース／ドレイン領域２ａとを含む。
【００２５】
メモリセルゲート電極ＭＧは、第１ゲート絶縁膜３上に、不純物がドープされたポリシリコン膜４（第１ゲート電極膜）を含む浮遊ゲート電極ＦＧ、電極間絶縁膜５、制御ゲート電極ＣＧを順に積層した構造をなしている。ソース／ドレイン領域２ａは積層ゲート電極ＭＧの脇の半導体基板２の表層に形成されている。
【００２６】
電極間絶縁膜５は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置したゲート間絶縁膜であり、言い換えれば、インターポリ絶縁膜、導電層間絶縁膜とも称される。この電極間絶縁膜５としては、例えば酸化膜／窒化膜／酸化膜の積層構造膜（所謂ＯＮＯ膜）を適用できるが、当該膜の成膜前後に窒化膜を成膜した所謂ＮＯＮＯＮ膜としても良い。また、窒化膜より比誘電率の高い高誘電率膜（例えばアルミナ、酸化ハフニウム等）を中間の窒化膜の代わりに成膜しても良い。
【００２７】
制御ゲート電極ＣＧは、不純物がドープされたポリシリコン膜６ａ（第２ゲート電極膜）、ポリシリコン膜６ｂ（第３ゲート電極膜）を順に積層した積層構造と、ポリシリコン膜６ｂの上部に形成されたシリサイド層７とを含む。シリサイド層７は、ポリシリコン膜６ｂの上部を低抵抗化金属によりシリサイド化した層である。ここで低抵抗化金属は、タングステン（Ｗ）などの金属を適用できる。また、このシリサイド層７はポリシリコン膜６ａの上部をもシリサイド化した層であっても良い。
【００２８】
図３（Ａ）に示すように、メモリセルトランジスタＴｒｍはＹ方向に隣接して複数形成されているが、メモリセルトランジスタＴｒｍに隣接して選択ゲートトランジスタＴｒｓ１が形成されている。この選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧは、メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧとほぼ同様の構造であり、ポリシリコン膜４、電極間絶縁膜５、ポリシリコン膜６ａ、６ｂ、シリサイド層７を積層した構造となっている。
【００２９】
貫通孔が、電極間絶縁膜５のほぼ中央に形成されており、ポリシリコン膜４および６ｂ間を構造的に接触させることで電極間絶縁膜５としての機能を無効化している。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ２の選択ゲート電極も選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧと同様の構造となっている。
【００３０】
メモリセルトランジスタＴｒｍのメモリセルゲート電極ＭＧと選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧとはＹ方向に並設され、また、メモリセルゲート電極ＭＧ…ＭＧはＹ方向に並設されている。
【００３１】
メモリセルゲート電極ＭＧ−ＭＧ間にはエアギャップＡＧが設けられている。このエアギャップＡＧは、隣接するメモリセルゲート電極ＭＧ−ＭＧ間の結合容量を抑制する。また、メモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間にもエアギャップＡＧが設けられており、このエアギャップＡＧはメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の結合容量を抑制する。図示しないが、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧにはその両側壁に沿って酸化膜により保護膜が形成され、これにより各ゲート電極ＭＧ、ＳＧの側壁が保護されている。
【００３２】
各ゲート電極ＭＧ、ＳＧ上には、それぞれ、シリコン窒化膜８、ＴＥＯＳ膜９が順に形成されている。シリコン窒化膜８は各ゲート電極ＭＧ、ＳＧのキャップ膜となる。シリコン酸化膜１０が、各ゲート電極ＭＧ、ＳＧ上のＴＥＯＳ膜９上、および、これらのゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のエアギャップＡＧ上を渡って層間絶縁膜として形成されている。
【００３３】
図３（Ａ）に示す選択ゲート電極ＳＧ−ＳＧ間には、各選択ゲート電極ＳＧの側面に沿ってシリコン酸化膜１１が形成されている。このシリコン酸化膜１１は、高濃度の拡散層２ｂを構成するために設けられるものでスペーサ絶縁膜となる。
【００３４】
このシリコン酸化膜１１の内側（ビット線コンタクトＣＢ形成領域側）には、半導体基板２の表層部分に深い拡散層２ｂが形成されている。このシリコン酸化膜１１の上面、側面上にはシリコン酸化膜１２が形成されている。シリコン酸化膜１２は、シリコン酸化膜１０の上面上、側面上、ＴＥＯＳ膜９の上面上、側面上、シリコン窒化膜８の側面上に沿って形成されている。
【００３５】
そして、このシリコン酸化膜１２のビット線コンタクトＣＢの形成領域側にはシリコン酸化膜による層間絶縁膜１３が埋込まれている。この層間絶縁膜１３とシリコン酸化膜１２には、ビット線コンタクトＣＢの構成材埋込用の貫通孔が半導体基板２の拡散層２ｂの上面上に至るまで形成されている。この貫通孔内にはビット線コンタクトＣＢの構成材が埋込まれている。このビット線コンタクトＣＢは、例えばタングステン（Ｗ）をバリアメタルにより被覆して構成される。
【００３６】
以下、エアギャップＡＧの形成領域について説明する。図４（Ａ）は、Ｙ方向に隣接したワード線ＷＬ−ＷＬ間（Ｙ方向に隣接したメモリセルゲート電極ＭＧ−ＭＧ間）のエアギャップＡＧと、Ｘ方向に隣接した素子領域Ｓａ−Ｓａ間のエアギャップＡＧを主として示している。また、図４（Ｂ）は、Ｙ方向に隣接した選択ゲート線ＳＧＬ１−ワード線ＷＬ間のエアギャップＡＧを主として示している。
【００３７】
図４（Ｂ）に示すように、素子分離領域Ｓｂは、素子分離溝Ｓｂ１の底部に沿って埋め込まれたシリコン酸化膜１４と、このシリコン酸化膜１４の上部に形成された絶縁膜となるＴＥＯＳ膜１５と、を備え、シリコン酸化膜１４によりエアギャップＡＧの下部を囲むと共にＴＥＯＳ膜１５によりエアギャップＡＧの側部を囲んでいる。この素子分離領域ＳｂのエアギャップＡＧの深さは選択ゲート電極ＳＧのＹ方向幅（ゲート長）の１／２以上の深さに形成されており、これにより素子分離性能を高めている。
【００３８】
図３（Ａ）に示すように、素子領域Ｓａ上には選択ゲート電極ＳＧが形成されているが、図３（Ｂ）に示すように、選択ゲート電極ＳＧは選択ゲート線ＳＧＬ１によってＸ方向（図３の掲載面に直交する方向）に沿って連結されている。
【００３９】
図３（Ｂ）に示す断面では、選択ゲート線ＳＧＬ１はポリシリコン膜６ａ、６ｂおよびシリサイド層７を積層した構造となっている。本実施形態では、シリコン酸化膜となるＴＥＯＳ膜１５がこの選択ゲート線ＳＧＬ１直下に形成されており、エアギャップＡＧが当該ＴＥＯＳ膜１５のワード線ＷＬ側に形成されている。
【００４０】
図３（Ｂ）および図４（Ｂ）に示すように、エアギャップＡＧが、素子領域Ｓａ−Ｓａ間の素子分離領域Ｓｂにおいてワード線ＷＬの下方に位置して設けられている。この素子分離領域Ｓｂにおいて、選択ゲート線ＳＧＬ１−ＳＧＬ１間にはシリコン酸化膜１２がＴＥＯＳ膜１５をストッパ（壁部）として埋込まれている。したがって、エアギャップＡＧはこの選択ゲート線ＳＧＬ１−ＳＧＬ１間の領域には設けられていない。
【００４１】
図３（Ｂ）に示すように、シリコン酸化膜１２の構成材は、その成膜時にブロックＢｋ＋１の選択ゲート線ＳＧＬ１とブロックＢｋの選択ゲート線ＳＧＬ１との間を通じて素子分離領域Ｓｂまで浸入する。これにより、半導体基板２の上面より下方においては、シリコン酸化膜１２は、ブロックＢｋ＋１の選択ゲート線ＳＧＬ１直下のＴＥＯＳ膜１５と、ブロックＢｋの選択ゲート線ＳＧＬ１直下のＴＥＯＳ膜１５との間に形成される。
【００４２】
図２、図３（Ｅ）に示すように、ＴＥＯＳ膜１５は、ブロックＢｋ＋１の選択ゲート電極ＳＧ直下の素子領域Ｓａと、当該同一ブロックＢｋ＋１のＸ方向に隣接する素子領域Ｓａとの間を連結しているため、シリコン酸化膜１２の成膜はこのＴＥＯＳ膜１５によって堰きとめられている。
【００４３】
前記構成の製造方法の一例について図５以降の図面を参照しながら説明する。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、下記工程の一部が必要なければ工程を削除しても良い。また、各工程は実用的に可能であれば、必要に応じて入れ替えても良い。
【００４４】
図５（Ａ）〜図５（Ｅ）に示すように、半導体基板２上にゲート絶縁膜３を形成する。本実施形態では、半導体基板２をｐ型のシリコン基板により構成しているため、シリコン基板を熱酸化処理することでシリコン酸化膜をゲート絶縁膜（第１ゲート絶縁膜に相当）３として形成する。次に、浮遊ゲート電極ＦＧ用の構成材となる不純物を導入したポリシリコン膜４（第１ゲート電極膜に相当）を、減圧ＣＶＤ（Chemical Vapor Deposition）法を用いて成膜する。このとき不純物としてはｎ型不純物であるリン（Ｐ）が用いられる。
【００４５】
次に、図６（Ａ）〜図６（Ｅ）に示すように、ポリシリコン膜４上に窒化膜１６をＬＰ−ＣＶＤ法により適切な膜厚だけ堆積する。次に、窒化膜１６上に酸化膜１７を適切な膜厚だけハードマスクとして堆積する。次に、酸化膜１７上にレジスト１８を塗布する。
【００４６】
次に、図７（Ａ）〜図７（Ｅ）に示すように、レジスト１８を露光してから現像してパターニングする。このとき、レジスト１８をパターニングして所定間隔のラインアンドパターンに形成する。
【００４７】
次に、パターニングされたレジスト１８をマスクとして、ＲＩＥ法により酸化膜１７を異方性エッチングし、Ｘ方向に分断して素子分離溝Ｓｂ１を形成する。そして、エッチング処理後にレジスト１８を除去する。
【００４８】
酸化膜１７をマスクとして窒化膜１６を、ＲＩＥ法を用いて異方性エッチングする。次に、ポリシリコン膜４、ゲート絶縁膜３、半導体基板２の上部を所定間隔で異方性エッチングすることで素子分離溝Ｓｂ１を形成する。
【００４９】
次に、図８（Ａ）〜図８（Ｅ）に示すように、素子分離溝Ｓｂ１内に塗布技術を用いてポリシラザン１４ａを塗布する。ポリシラザン１４ａは（ＳｉＨ２−ＮＨ）ｎの分子構造をもつ無機化合物である。そして、ポリシラザン１４ａを窒化膜１６の上面が露出するまでＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【００５０】
次に、図９（Ａ）〜図９（Ｅ）に示すように、ポリシラザン１４ａの上面を選択的にエッチバックする。このとき、ポリシラザン１４ａの上面を、当該ポリシリコン膜４と窒化膜１６との間の界面にほぼ一致させるように処理時間を調整する。次に、ポリシリコン膜４上に残留する窒化膜１６を例えばウェットエッチングすることで選択的に除去する。これにより、第１ゲート電極膜となるポリシリコン膜４と犠牲膜となるポリシラザン１４ａの上面位置とをほぼ一致させることができる。
【００５１】
次に、図１０（Ａ）〜図１０（Ｅ）に示すように、ポリシラザン１４ａの上面を選択的にエッチバックし、ポリシラザン１４ａの上面をポリシリコン膜４の上面より下方に後退させ、ポリシラザン１４ａの上面位置をポリシリコン膜４の上面位置より下方でゲート絶縁膜３の上面位置より上方に位置させる。
【００５２】
次に、図１１（Ａ）〜図１１（Ｅ）に示すように、ポリシリコン膜４上にＬＰ−ＣＶＤ法によりＯＮＯ膜などを堆積する。これにより電極間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）などを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。
【００５３】
次に、図１２（Ａ）〜図１２（Ｅ）に示すように、電極間絶縁膜５上にＣＶＤ法によりポリシリコン膜６ａを第２ゲート電極膜として堆積する。
次に、図１３（Ａ）〜図１３（Ｅ）に示すように、リソグラフィ技術と異方性エッチング技術を用いてポリシリコン膜６ａを加工する。このポリシリコン膜６ａの加工領域Ｒは、図１４に示すように、選択ゲート線ＳＧＬ１の形成予定領域内におけるＹ方向中央領域であり、ポリシリコン膜４および６（６ｂ）を接触させるための領域である。この工程では、図１３（Ａ）〜図１３（Ｅ）に示すように、電極間絶縁膜５をエッチングストッパとして用い、当該電極間絶縁膜５をエッチングすることなく、当該電極間絶縁膜５上に堆積したポリシリコン膜６ａを除去している。
【００５４】
次に、図１５（Ａ）〜図１５（Ｅ）に示すように、ポリシリコン膜６ａをマスクとして当該ポリシリコン膜６ａの開口部における電極間絶縁膜５およびポリシラザン１４ａをエッチバックする。この場合、例えばＲＩＥ法を用いて異方性エッチングし、バッファードフッ酸溶液を用いてウェットエッチングする。この際、ウェットエッチング処理は設けなくても良い。
【００５５】
このとき、ポリシリコンのエッチングレートに対するポリシラザンのエッチングレートを高くしたエッチング条件を用いる。このため、図１５（Ｂ）に示すポリシラザン１４ａのエッチバック深さは、図１５（Ａ）に示すポリシリコン膜４のエッチバック深さより深くなる。
【００５６】
次に、図１６（Ａ）〜図１６（Ｅ）に示すように、ＴＥＯＳ膜１５をＬＰ−ＣＶＤ法により成膜することで、エッチバックされた開口溝にＴＥＯＳ膜１５を埋める。後の工程で犠牲膜となるポリシラザン１４ａをウェットエッチングするときに、適切なエッチング条件を選定すると、ポリシラザン１４ａに対するウェットエッチングレートよりＴＥＯＳ膜１５に対するウェットエッチングレートを遅くすることができる。
【００５７】
次に、図１７（Ａ）〜図１７（Ｅ）に示すように、ＴＥＯＳ膜１５を全面エッチバックする。このとき、図１７（Ｂ）に示すように、ポリシリコン膜６ａの分断加工領域内のＴＥＯＳ膜１５は電極間絶縁膜５の上面付近まで残留させるようにエッチング時間を調整する。
【００５８】
次に、図１８（Ａ）〜図１８（Ｅ）に示すように、ＬＰ−ＣＶＤ法によりポリシリコン膜４および６ａ上にポリシリコン膜６ｂを第３ゲート電極膜として堆積する。
次に、図１９（Ａ）〜図１９（Ｅ）に示すように、ポリシリコン膜６ｂ上に例えばタングステン（Ｗ）などの金属をスパッタにより成膜し、熱処理することでシリサイド層７を形成する。
【００５９】
次に、図２０（Ａ）〜図２０（Ｅ）に示すように、加工に必要なマスク材としてシリコン窒化膜８、ＴＥＯＳ膜９をＬＰ−ＣＶＤ法を用いて順次堆積し、リソグラフィ技術および異方性エッチング技術を用いて、ＴＥＯＳ膜９、シリコン窒化膜８、シリサイド層７、ポリシリコン膜６ｂ、６ａ、電極間絶縁膜５、ポリシリコン膜４を加工する。なお、この製造段階において第１ゲート絶縁膜３を加工しても良い。
【００６０】
これによりメモリセルゲート電極ＭＧ（ワード線ＷＬ）、選択ゲート電極ＳＧ（選択ゲート線ＳＧＬ１）を形成できる。このとき、図２０（Ｄ）に示す断面では、各膜４、５、６ａ、６ｂ、７〜９が除去され、ポリシラザン１４ａの上面および上側面が露出する。
【００６１】
次に、図２１（Ａ）〜図２１（Ｅ）に示すように、フッ化水素（ＨＦ）系のエッチング液を用いてウェットエッチングする。このエッチング処理は、前記のゲート構造の加工で露出したポリシラザン１４ａが目標深さまで除去されるまで行われる。このポリシラザン１４ａの除去領域が後にエアギャップＡＧとして設けられ、素子分離領域Ｓｂの主な領域となる。図２１（Ｃ）に示すように、半導体基板２の素子領域Ｓａ−Ｓａ間において、電極間絶縁膜５下でポリシラザン１４ａが除去された部分がエアギャップＡＧとなる。
【００６２】
次に、図２２（Ａ）〜図２２（Ｅ）に示すように、通常のＣＶＤ法よりもステップカバレッジ条件の悪い（埋込性の悪い）プラズマＣＶＤ法を用いて、加工後のメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧを覆うようにシリコン酸化膜１０を堆積する。
【００６３】
このシリコン酸化膜１０は、複数のワード線ＷＬ上のＴＥＯＳ膜９上、選択ゲート線ＳＧＬ１上のＴＥＯＳ膜９上を渡って形成される。すると、エアギャップＡＧが、メモリセルゲート電極ＭＧ−ＭＧ間およびメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間に設けられる。
【００６４】
このとき、図２２（Ｂ）に示すように、シリコン酸化膜１０は、選択ゲート線ＳＧＬ１−ＳＧＬ１間において、素子分離領域Ｓｂの空洞ＡＧ１上を覆うように素子領域Ｓａ−Ｓａ間の上を渡って形成されることになる。
【００６５】
次に、図２３（Ａ）〜図２３（Ｅ）に示すように、リソグラフィ技術を用いて選択ゲート線ＳＧＬ１−ＳＧＬ１間を開口するマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして選択ゲート線ＳＧＬ１−ＳＧＬ１間のシリコン酸化膜１０を異方性エッチング技術によりスペーサとして加工する。
【００６６】
このスペーサ加工されたシリコン酸化膜１０は、図２３（Ａ）および図２３（Ｂ）において、スペーサ加工されたシリコン酸化膜１１として符号を付している。図２４（Ａ）および図２４（Ｂ）並びに図２５（Ａ）および図２５（Ｂ）でも同様の符号１１を付している。
【００６７】
次に、図２４（Ａ）〜図２４（Ｅ）に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜１２を堆積する。このシリコン酸化膜１２はＬＰ−ＣＶＤ法で形成され、このシリコン酸化膜１２の成膜ガスは素子分離溝Ｓｂ１まで入り込む。しかし、このシリコン酸化膜１２の成膜工程前に、選択ゲート線ＳＧＬ１の下方にＴＥＯＳ膜１５がエアギャップＡＧとの境界に壁部として形成されている。
【００６８】
このため、シリコン酸化膜１２の成膜ガスが、特にワード線ＷＬ下における素子領域Ｓａ−Ｓａ間の素子分離溝Ｓｂ１まで入り込む虞を低くできる。したがって、このシリコン酸化膜１２は、選択ゲート線ＳＧＬ１−ＳＧＬ１間においてＴＥＯＳ膜１５の脇の素子分離溝Ｓｂ１（すなわち空隙ＡＧ１）内に形成されることに留まる。
【００６９】
次に、シリコン酸化膜１２上にＣＭＰストッパ用のシリコン窒化膜（図示せず）をＬＰ−ＣＶＤ法を用いて成膜し、図２５（Ａ）〜図２５（Ｅ）に示すように、シリコン窒化膜の内側の各選択ゲート線ＳＧＬ１−ＳＧＬ１間にＢＰＳＧ膜などの層間絶縁膜１３を堆積する。
【００７０】
次に、前述のシリコン窒化膜をストッパとしてＣＭＰ法により平坦化処理し、図３（Ａ）〜図３（Ｅ）に示すように、層間絶縁膜１３上に再度層間絶縁膜（図示せず）を堆積した後、層間絶縁膜１３にコンタクト形成用のコンタクトホールを形成し、当該コンタクトホール内にビット線コンタクトＣＢを形成する。
【００７１】
その後、ビット線コンタクトＣＢ上に多層配線構造を構成する。その後の製造工程は発明の特徴部分に特に関係しないため説明を省略する。これにより、ＮＡＮＤ型のフラッシュメモリ装置１を構成できる。
【００７２】
エアギャップＡＧを素子分離領域Ｓｂに設けるため、素子分離領域Ｓｂの形成予定領域に犠牲膜としてポリシラザン１４ａを予め塗布し、その後、当該ポリシラザン１４ａ上に上層膜を堆積した後にポリシラザン１４ａを除去する工程を採用している。これらの工程を採用すると、その後の工程において、当該除去領域にその他の機能膜を形成するための成膜ガスが浸入してしまうと再度素子分離領域Ｓｂが埋込まれてしまう虞があり、最終的には素子分離領域ＳｂにエアギャップＡＧを設けることができなくなる虞がある。
【００７３】
本実施形態によれば、図２に示すように、ＴＥＯＳ膜１５が、第１選択ゲート電極ＳＧ１直下の第１素子領域Ｓａ１と第２選択ゲート電極ＳＧ２直下の第２素子領域Ｓａ２との間の素子分離溝Ｓｂ１を閉塞している。このため、メモリセルゲート電極群ＭＧ１下の素子領域Ｓａ１とメモリセルゲート電極群ＭＧ２下の素子領域Ｓａ２との間の素子分離領域ＳｂにエアギャップＡＧを確実に設けることができる。
【００７４】
これにより、メモリセルトランジスタ群Ｔｒｍ１の第１素子領域Ｓａ１と、メモリセルトランジスタ群Ｔｒｍ２の第２素子領域Ｓａ２との間の結合容量を抑制できる。また、構造上の強化を図ることができる。
【００７５】
また、ＴＥＯＳ膜１５が、ブロックＢｋ、Ｂｋ＋１のそれぞれの選択ゲート線ＳＧＬ１直下の素子領域Ｓａ１−Ｓａ２間の素子分離溝Ｓｂ１を閉塞している。このため、たとえその後の工程において、シリコン酸化膜１０がスペーサ加工され、選択ゲート線ＳＧＬ１−ＳＧＬ１間のシリコン酸化膜１０の開口部分を通じてシリコン酸化膜１２の成膜ガスが半導体基板２の表面より下方に浸入したとしても、素子領域Ｓａ１−Ｓａ２間に事前に形成されたＴＥＯＳ膜１５が、この成膜ガスの浸入経路を遮断する。
【００７６】
したがって、メモリセルゲート電極群ＭＧ１下の素子領域Ｓａ１と、メモリセルゲート電極群ＭＧ２下の素子領域Ｓａ２との間のエアギャップＡＧまでシリコン酸化膜１２の成膜ガスが浸入する虞は少なくなる。これにより素子領域Ｓａ１と素子領域Ｓａ２との間のエアギャップＡＧを維持できる。
【００７７】
（第２実施形態）
図２６（Ａ）〜図４５（Ｅ）は、第２実施形態を示すもので、前述実施形態と異なるところは、メモリセルゲート電極群の形成領域において電極間絶縁膜を形成する前に第１ゲート電極膜の側面上部を露出させ、電極間絶縁膜を形成するときには、選択ゲート電極形成領域において犠牲膜の上面位置と第１ゲート電極膜の上面位置とがほぼ一致する条件において電極間絶縁膜を形成するところにある。また、犠牲膜の材料となるポリシラザンを露出中に改質し、エアギャップ壁部の少なくとも一部として酸化膜を形成しているところにある。前述実施形態と同一または類似部分には同一符号を付して説明を省略し、以下、異なる部分を説明する。
【００７８】
図２６（Ａ）〜図２６（Ｅ）は、本実施形態について模式的な断面構造を示している。また、図２７は、図４（Ｂ）に対応して示す斜視図である。以下、これらの図２６（Ａ）〜図２６（Ｅ）および図２７に示す構造が、図３（Ａ）〜図３（Ｅ）に示す構造と異なる部分を説明し、同一または類似部分の説明は省略する。
【００７９】
図２６（Ｂ）に示すように、素子分離溝Ｓｂ１内には、シリコン酸化膜１４、ＴＥＯＳ膜１５が選択ゲート線ＳＧＬ１の下にエアギャップ壁部として構成されている。シリコン酸化膜１４はポリシラザン１４ａを熱処理など施すことにより硬質化された膜である。シリコン酸化膜１４はＴＥＯＳ膜１５の側壁、下側を覆っている。
【００８０】
また、図２６（Ｂ）に示すように、電極間絶縁膜５は、その成膜高さが選択ゲート線ＳＧＬ１形成領域内でワード線ＷＬ形成領域内よりも高く位置している。選択ゲート線ＳＧＬ１形成領域では、電極間絶縁膜５の下にシリコン酸化膜１４が形成されており、このシリコン酸化膜１４の内側にＴＥＯＳ膜１５が埋込まれている。また、ポリシリコン膜６ｂが、シリコン酸化膜１４の上部内側で且つＴＥＯＳ膜１５の上面上に埋込まれている。
【００８１】
上記構造の製造方法について、図２８（Ａ）〜図４５（Ｅ）の図面を参照しながら説明する。ポリシリコン膜４とポリシラザン１４ａの上面位置をほぼ一致させる処理（図では図９に示す処理）まで、前述実施形態と同一であるため説明を省略する。
【００８２】
ポリシリコン膜４とポリシラザン１４ａの上面位置をほぼ一致させた後、図２８（Ａ）〜図２８（Ｅ）に示すように、レジスト２０を塗布し、塗布されたレジスト２０を露光してから現像してパターニングする。図２９に示すように、レジスト２０のパターニング領域Ｒ２は、隣接するブロックＢｋ−Ｂｋ＋１の２つのドレイン側の選択ゲート線ＳＧＬ１、ＳＧＬ１の形成予定領域を含み、その他のワード線ＷＬの形成予定領域は含まない。
【００８３】
次に、図２８（Ａ）〜図２８（Ｅ）に示すように、パターニングされたレジスト２０をマスクパターンとしてポリシラザン１４ａをエッチバックする。これにより、レジスト２０のパターニング領域Ｒ２以外の領域において、ポリシラザン１４ａの上面を、ポリシリコン膜４の上面と第１ゲート絶縁膜３の上面との間に位置させる。このとき、図２８（Ｅ）に示すように、パターニング領域Ｒ２においては、ポリシラザン１４ａおよびポリシリコン膜４の上面がマスクされているため、これらの層１４ａおよび４の上面がほぼ平坦なままとなる。次に、レジスト２０のパターンを剥離する。
【００８４】
次に、図３０（Ａ）〜図３０（Ｅ）に示すように、電極間絶縁膜５を形成する。すると、前述のレジスト２０のパターニング領域Ｒ２では、図３０（Ｅ）に示すように、電極間絶縁膜５は、ポリシラザン１４ａの上面とポリシリコン膜４の上面とがほぼ一致して形成される。このため、図３０（Ｅ）に示す領域では、電極間絶縁膜５は、ポリシリコン膜４およびポリシラザン１４ａの上面の平坦面上に形成されることになる。次に、図３１（Ａ）〜図３１（Ｅ）に示すように、電極間絶縁膜５上にポリシリコン膜６ａを堆積する。
【００８５】
次に、図３２（Ａ）〜図３２（Ｅ）に示すように、ポリシリコン膜６ａを分断する。
このポリシリコン膜６ａの分断領域Ｒは、図３３に示すように、選択ゲート電極ＳＧの形成領域内であり、前述実施形態で説明した領域Ｒと同様に、ポリシリコン膜６（６ｂ）および４を接触させて導通させるための領域である。この工程では、図３２（Ａ）および図３２（Ｂ）に示すように、電極間絶縁膜５をエッチングストッパとして用い、当該電極間絶縁膜５を加工することなく電極間絶縁膜５上に堆積したポリシリコン膜６ａを除去する。
【００８６】
次に、図３４（Ａ）〜図３４（Ｅ）に示すように、電極間絶縁膜５およびポリシラザン１４ａをエッチバックする。このとき、ＲＩＥ法を用いて異方性エッチングし、バッファードフッ酸溶液を用いてウェットエッチングする。このウェットエッチング処理は設けなくても良い。
【００８７】
次に、図３５（Ａ）〜図３５（Ｅ）に示すように、ポリシラザン１４ａを温水に浸すことで当該ポリシラザン１４ａの露出面をシリコン酸化膜１４に改質する。この場合、例えば５５０℃の高温水蒸気雰囲気中で熱処理を行ってシリコン酸化膜（改質酸化膜に相当）１４に改質しても良いし、窒素（Ｎ）を導入することで膜質を強化しても良い。図３５（Ｂ）に示すように、電極間絶縁膜５の下面から半導体基板２の上面に至るまでポリシラザン１４ａをシリコン酸化膜１４に改質することができる。これにより当該シリコン酸化膜１４をエアギャップとの境界に形成できる。
【００８８】
次に、図３６（Ａ）〜図３６（Ｅ）に示すように、ライナー材となるＴＥＯＳ膜１５をリフィル（補充）する。
次に、図３７（Ａ）〜図３７（Ｅ）に示すように、埋め込まれたＴＥＯＳ膜１５を全面エッチバックする。このとき、図３７（Ｂ）に示すように、分断加工部におけるＴＥＯＳ膜１５は電極間絶縁膜５の上面付近またはその下方の所定位置まで残留させるようにエッチング時間を調整する。
【００８９】
次に、図３８（Ａ）〜図３８（Ｅ）に示すように、ポリシリコン膜６ａ上にポリシリコン膜６ｂをＬＰ−ＣＶＤ法により第３ゲート電極膜として堆積する。
次に、図３９（Ａ）〜図３９（Ｅ）に示すように、ポリシリコン膜６ｂ上にタングステン（Ｗ）をスパッタにより成膜し、熱処理することでシリサイド層７を形成する。
【００９０】
次に、図４０（Ａ）〜図４０（Ｅ）に示すように、加工に必要なマスク材としてシリコン窒化膜８、ＴＥＯＳ膜９をＬＰ−ＣＶＤ法を用いて順次堆積し、リソグラフィ技術および異方性エッチング技術を用いてＴＥＯＳ膜９、シリコン窒化膜８、シリサイド層７、ポリシリコン膜６ｂ、６ａ、電極間絶縁膜５、ポリシリコン膜４を分断する。前述実施形態の説明と同様に、この製造段階において第１ゲート絶縁膜３を同時に分断しても良い。これにより、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧを形成できる。
【００９１】
すると、図４０（Ｄ）に示す各ワード線ＷＬ−ＷＬ間において、各膜４、５、６ａ、６ｂ、７〜９が分断され、ポリシラザン１４ａの上面および上側面が露出する。また、この分断処理は、酸化膜に対して高選択性を有するエッチング条件を用いて行われるため、図４０（Ｂ）に示すように、ポリシラザン１４ａの上面はわずかにエッチングされた状態に留まる。
【００９２】
その後の工程は前述実施形態と同様であるが簡略化して説明する。次に、図４１（Ａ）〜図４１（Ｅ）に示すように、フッ化水素（ＨＦ）系のエッチング液を用いてポリシラザン１４ａをウェットエッチングする。次に、図４２（Ａ）〜図４２（Ｅ）に示すように、通常のＣＶＤ法よりもステップカバレッジ条件の悪い（埋込性の悪い）プラズマＣＶＤ法を用いて、加工後のメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧを覆うように１００ｎｍ程度のシリコン酸化膜１０を堆積する。次に、図４３（Ａ）〜図４３（Ｅ）に示すように、選択ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１０を異方性エッチングすることでスペーサ状に加工する。前述実施形態と同様に、スペーサ加工後のシリコン酸化膜１０には符号１１を付している。
【００９３】
次に、図４４（Ａ）〜図４４（Ｅ）に示すように、シリコン酸化膜１２をＬＰ−ＣＶＤ法により１０ｎｍ程度堆積する。このシリコン酸化膜１２は、ＬＰ−ＣＶＤ法で成膜されるため、このシリコン酸化膜１２の成膜ガスが素子分離溝Ｓｂ１まで入り込む。
【００９４】
しかし、このシリコン酸化膜１２の堆積工程を行う前に、ＴＥＯＳ膜１５、および、改質後のシリコン酸化膜１４を選択ゲート線ＳＧＬ１の下方に位置してエアギャップＡＧの壁部として形成しているため、成膜ガスがメモリセルゲート電極ＭＧ下の素子領域Ｓａ−Ｓａ間の素子分離溝Ｓｂ１内まで入り込む虞を低くできる。
【００９５】
次に、シリコン酸化膜１２上にＣＭＰストッパ用のシリコン窒化膜（図示せず）をＬＰ−ＣＶＤ法を用いて成膜し、図４５（Ａ）〜図４５（Ｅ）に示すように、前述したシリコン窒化膜の内側の各選択ゲート電極ＳＧ−ＳＧ間にＢＰＳＧなどの層間絶縁膜１３を堆積する。前述したシリコン窒化膜をストッパとしてＣＭＰ法により層間絶縁膜１３を平坦化処理し、層間絶縁膜１３上にさらにＴＥＯＳによる層間絶縁膜（図示せず）をＣＶＤ法により堆積する。
【００９６】
次に、層間絶縁膜１３にコンタクト形成用のコンタクトホールを形成し、図２６（Ａ）〜図２６（Ｅ）に示すように、当該コンタクトホール内にビット線コンタクトＣＢを形成する。このようにしてＮＡＮＤ型のフラッシュメモリ装置１を形成できる。
【００９７】
本実施形態によれば、ポリシラザン１４ａの上面位置とポリシリコン膜４の上面位置とがほぼ一致する条件において電極間絶縁膜５を形成している。このため、ポリシリコン膜４の上面および上側面の湾曲面上に形成された膜を除去するのに比較して、電極間絶縁膜５を除去処理し易くなる。
【００９８】
ポリシラザン１４ａの側部を露出させた後、当該露出中に改質してシリコン酸化膜１４としてエアギャップ壁部の少なくとも一部として酸化膜を形成しているため、選択ゲート電極ＳＧ直下に絶縁膜を形成し易い。
【００９９】
（他の実施形態）
図１５（Ｅ）に示す工程において、ポリシラザン１４ａの上部を除去する実施形態を示したが、この工程では図１５（Ｅ）に示す領域内でポリシラザン１４ａをほぼ全て除去しても良い。
【０１００】
第１ゲート電極膜、第２ゲート電極膜、第３ゲート電極膜として、前述実施形態ではポリシリコン膜４、６ａ、６ｂを形成する場合を示したが、最初に形成する膜としては、ポリシリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階ではポリシリコン膜に転換していることが予想される。
【０１０１】
選択ゲート電極ＳＧ、メモリセルゲート電極ＭＧの上部をタングステン（Ｗ）によってシリサイド化したシリサイド層７を備えた態様を適用したが、これらのゲート電極ＳＧ、ＭＧはその上部をその他の金属材料に応じてシリサイド化しても良い。この場合、シリサイド層７のシリサイド化のタイミングはそのシリサイド化する金属材料に応じて変更しても良い。
【０１０２】
ＴＥＯＳ膜１５が選択ゲート電極ＳＧの直下に形成されている実施形態を示したが、このＴＥＯＳ膜１５に代えて他の酸化膜、窒化膜を適用しても良い。
前述実施形態では、犠牲膜としてポリシラザン１４ａを適用したが、選択ゲート線ＳＧＬ１直下の絶縁膜（ＴＥＯＳ膜１５）とエッチング選択性を備える膜であれば何れの膜を犠牲膜として適用しても良い。
【０１０３】
選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが設けられた形態に適用しても良い。ＮＡＮＤ型のフラッシュメモリ装置１に適用したが他の半導体記憶装置にも適用できる。
【０１０４】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体記憶装置）、２は半導体基板、３は第１ゲート絶縁膜（第１表層ゲート絶縁膜、第２表層ゲート絶縁膜）、４はポリシリコン膜（第１ゲート電極膜）、５は電極間絶縁膜、６ａはポリシリコン膜（第２ゲート電極膜）、６ｂはポリシリコン膜（第３ゲート電極膜）、１０はシリコン酸化膜（第２絶縁膜）、１２はシリコン酸化膜（第３絶縁膜）、１４ａはポリシラザン（犠牲膜）、１４はシリコン酸化膜（改質酸化膜）、１５はＴＥＯＳ膜（第１絶縁膜、絶縁膜）、Ｓａは素子領域（Ｓａ１は第１素子領域、Ｓａ２は第２素子領域）、Ｓｂは素子分離領域、Ｓｂ１は素子分離溝、ＭＧはメモリセルゲート電極（ＭＧ１は第１メモリセルゲート電極群、ＭＧ２は第２メモリセルゲート電極群）、ＳＧは選択ゲート電極（ＳＧ１は第１選択ゲート電極、ＳＧ２は第２選択ゲート電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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