(57)【要約】【課題】本実施形態は、データの誤読み出しを低減可能なメモリシステムを提供する。【解決手段】本実施形態のメモリシステムは、３値以上のデータを保持可能な不揮発性メモリセルと、前記不揮発性メモリセルに隣接するダミーメモリセルと、前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに第１電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出すよう制御する制御部とを備え、前記第１電圧は、前記不揮発性メモリセルの保持するデータにかかわらず前記不揮発性メモリセルがオンする第２電圧よりも大きい。【選択図】図５
2013246849.tif 000002
【特許請求の範囲】
【請求項１】
３値以上のデータを保持可能な不揮発性メモリセルと、
前記不揮発性メモリセルに隣接するダミーメモリセルと、
前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに第１電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出すよう制御する制御部と
を備え、
前記第１電圧は、前記不揮発性メモリセルの保持するデータにかかわらず前記不揮発性メモリセルがオンする第２電圧よりも大きい
ことを特徴とするメモリシステム。
【請求項２】
前記制御部は、書き込み動作と消去動作の繰り返す回数が規定値以下の場合に前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに前記第１電圧を印加せずに、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出し、
書き込み動作と消去動作の繰り返す回数が規定値を超える場合に前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに前記第１電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出すように制御することを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記不揮発性メモリセルに第１データを書き込むときに前記不揮発性メモリセルの閾値分布の変動する第１変動量が、前記不揮発性メモリセルに第２データを書き込むときに前記不揮発性メモリセルの閾値分布の変動する第２変動量よりも小さい場合において、前記制御部は、前記ダミーメモリセルに保持されたデータが第１データである場合に前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに前記第２電圧以上の第３電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出し、
前記ダミーメモリセルに保持されたデータが第２データである場合に前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに前記第３電圧よりも大きな第４電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出すように制御することを特徴とする請求項１または請求項２記載のメモリシステム。
【請求項４】
前記制御部は、前記ダミーメモリセルのデータが前記第１データであるとき、前記ダミーメモリセルのゲートに印加する電圧を第３電圧とし、前記ダミーメモリセルのデータが前記第２データであるとき、前記ダミーメモリセルのゲートに印加する電圧を第４電圧するテーブルを保持することを特徴とする請求項１乃至請求項３いずれか１項に記載のメモリシステム。 
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、例えばＮＡＮＤ型フラッシュメモリを含むメモリシステムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、より多くの情報を記憶できる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５２８６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データの誤読み出しを低減可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムによれば、３値以上のデータを保持可能な不揮発性メモリセルと、前記不揮発性メモリセルに隣接するダミーメモリセルと、前記不揮発性メモリセルのデータを読み出すとき、前記ダミーメモリセルのゲートに第１電圧を印加したまま、前記不揮発性メモリセルに読み出し電圧を印加して、前記不揮発性メモリセルのデータを読み出すよう制御する制御部とを備え、前記第１電圧は、前記不揮発性メモリセルの保持するデータにかかわらず前記不揮発性メモリセルがオンする第２電圧よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの全体構成例。
【図２】第１実施形態に係るメモリセルアレイの回路図、並びにシーケンサ、ページバッファ、及びセンスアンプのブロック図。
【図３】第１実施形態に係るメモリセルの閾値分布を示す図。
【図４】第１実施形態に係るセンスアンプの回路図例。
【図５】第１実施形態に係るシーケンサ１５のロードシーケンスを示すフローチャート図。
【図６】第１実施形態に係るシーケンサ１５のロードシーケンスを示すタイミングチャート図。
【図７】第１実施形態の変形例１に係るシーケンサ１５のロードシーケンスを示すフローチャート図。
【図８】第１実施形態の変形例２に係るシーケンサ１５のロードシーケンスを示すフローチャート図。
【図９】第２実施形態にかかるシーケンサ１５の変換テーブル例を示す図。
【図１０】第２実施形態に係るシーケンサ１５のロードシーケンスを示すフローチャート図。
【図１１】ＬＭ方式でデータを書き込むときのメモリセルの閾値分布を示す図。
【図１２】第２実施形態の変形例３にかかるシーケンサ１５の変換テーブル例を示す図。
【図１３】第２実施形態の変形例４にかかるシーケンサ１５の変換テーブル例を示す図。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
[第１の実施形態]  
第１の実施形態に係るメモリシステムについて、図１のブロック図を用いて第１の実施形態に係るメモリシステムの全体構成例について説明する。説明の便宜上、本実施形態のメモリシステムは、ＮＡＮＤ型フラッシュメモリとそれを制御するコントローラを有するメモリシステムであるものとして説明をするが、これに限定されることなく、例えばＮＡＮＤ型フラッシュメモリとコントローラに外部のホスト機器を含めてメモリシステムとしてもよい。なお、コントローラの機能を外部のホスト機器が行ってもよい。
【０００９】
本実施形態のメモリシステムは、ＮＡＮＤ型フラッシュメモリ、コントローラ、外部のホスト機器のいずれかを組み合わせた系で同様の効果を有する形態も含む。
【００１０】
１．＜全体構成例＞  
第１の実施形態に係るメモリシステム１の全体構成例について説明する。このメモリシステム１は、具体的な一構成例としてＮＡＮＤ型フラッシュメモリ２と、ＥＣＣ部７０と、これらを制御するコントローラ部３と、を備える。すなわち、以下説明ではＮＡＮＤ型フラッシュメモリ２とＥＣＣ部７０とコントローラ部３とを備えた構成を、メモリシステムとする。
【００１１】
図示するように、本実施形態に係るメモリシステム１は、大まかにはＮＡＮＤ型フラッシュメモリ２、コントローラ部３、及び入出力部４を備えている。これらＮＡＮＤ型フラッシュメモリ２、コントローラ部３、及び入出力部４は、例えば同一の半導体基板上に形成され、１つのチップに集積されている。以下、各ブロックの詳細について説明する。
【００１２】
１．１＜ＮＡＮＤ型フラッシュメモリ２＞  
ＮＡＮＤ型フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図１に示すようにＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ（図中、NAND Array）１０、ロウデコーダ（図中、Row Dec）１１、センスアンプ（図中、Sense Amp）１２、ページバッファ（図中、NAND Page Buffer）１３、電圧発生回路（図中、Voltage Supply）１４、シーケンサ（図中、NAND Sequencer）１５、及びオシレータ（図中、OSC）１６、１７を備えている。
【００１３】
１．１．１＜メモリセルアレイ１０＞  
メモリセルアレイ１０は外部からのデータを保持し、保持するこのデータを外部に出力する機能を有する。ＮＡＮＤ型フラッシュメモリ２内のメモリセルアレイ１０の詳細な構成について図２のブロック図を用いて説明する。図２は、メモリセルアレイ１０の回路図及びロウデコーダ１１、センスアンプ１２、及びページバッファ１３のブロック図である。
【００１４】
図２に示すようにメモリセルアレイ１０は、（ｍ＋１）個（ｍは自然数）のブロックＢＬＫ０〜ＢＬＫｍを備えている。以降、ブロックＢＬＫ０〜ＢＬＫｍをそれぞれ区別しない場合には単にブロックＢＬＫと呼ぶことにする。ブロックＢＬＫの各々は、（ｎ＋１）個（ｎは自然数）の複数のメモリストリングＭＳを備えている。
【００１５】
メモリストリングＭＳの各々は、例えば３２個のメモリセルＭＣ０〜ＭＣ３１と、選択トランジスタＳＴ１、ＳＴ２と、ダミーメモリセルＭＤ０，ＭＤ１を含んでいる。以下、メモリセルＭＣ０〜ＭＣ３１を区別しない場合には、単にメモリセルＭＣと呼ぶ。メモリセルＭＣは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルＭＣの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルＭＣは、電荷蓄積層として窒化膜等の絶縁膜を使用し、この窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。
【００１６】
また、ダミーメモリセルＭＤ０，ＭＤ１を区別しない場合には、単にダミーメモリセルＭＤと呼ぶ。ダミーメモリセルＭＤは、メモリセルＭＣと同一の構造を有する。例えばメモリセルＭＣがＦＧ構造である場合には、ダミーメモリセルＭＤもＦＧ構造を有する。メモリセルＭＣとダミーメモリセルＭＤは共通の工程で形成する。ダミーメモリセルＭＤは、通常データは書き込まれない点でメモリセルＭＣと相違する。
【００１７】
メモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。複数のメモリセルＭＣは、ダミーメモリセルＭＤ１、ＭＤ２間に、その電流経路が直列されるようにして配置される。選択トランジスタＳＴ１、ＳＴ２は、ダミーメモリセルＭＤ１，ＭＤ０それぞれに直列接続されるように配置される。すなわち、直列接続された複数のメモリセルＭＣの一端側のドレインはダミーメモリセルＭＤ１のソースに接続され、他端側のソースはダミーメモリセルＭＤ０のドレインに接続される。ダミーメモリセルＭＤ１のドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルＭＤ０のソースは、選択トランジスタＳＴ２のドレインに接続される。
【００１８】
同一行にあるメモリセルＭＣの制御ゲートは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続される。同一行にあるダミーメモリセルＭＤ０は、ダミーワード線ＷＬＤ０に共通接続される。同一行にあるダミーメモリセルＭＤ１は、ダミーワード線ＷＬＤ１に共通接続される。
【００１９】
また同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。
【００２０】
また選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに接続される。このビット線ＢＬ０〜ＢＬｎは、複数のブロックＢＬＫ間で、複数のメモリストリングＭＳを共通接続する。ビット線ＢＬ０〜ＢＬｎについても、区別しない場合には単にビット線ＢＬと呼ぶ。
【００２１】
選択トランジスタＳＴ２のソースはソース線ＳＬに接続される。ソース線ＳＬは、メモリセルアレイ１０内において共通に使用される。
【００２２】
上記構成において、同一のワード線ＷＬに接続された複数のメモリセルＭＣに一括してデータが書き込まれ、または読み出され、この単位をページと呼ぶ。更にブロックＢＬＫ単位でデータの消去が行われる。すなわち、同一のブロックに含まれるメモリセルのデータは、一括して消去される。
【００２３】
各々のメモリセルＭＣは、例えば、電荷蓄積層に注入された電子の多寡によるトランジスタの閾値電圧の変化に応じて、１ビットのデータ（“０”データ又は“１”データのいずれか）を保持することが可能である。なお、閾値電圧の制御を細分化し、各々のメモリセルＭＣに２ビット以上のデータを保持する構成としても良い。例えば、電荷蓄積層に電荷が蓄積されると、メモリセルＭＣは“０”データを保持し、この電荷が抜け、消去状態とされると、メモリセルＭＣは“１”データを保持するものとする。
【００２４】
また各ブロックＢＬＫにおいて、一部のメモリストリングＭＳは、エラー訂正用の情報（パリティ等）を保持するために用いられ、残りのメモリストリングＭＳがユーザデータ保持用として用いられる。
【００２５】
更に、いずれかのブロックＢＬＫ（本実施形態では、例えばブロックＢＬＫｍ）は、ＮＡＮＤ型フラッシュメモリ２のシステム情報を保持するために使用される。システム情報の一例は、不良ブロック情報や不良カラム情報である。不良ブロック情報とは、何らかの不良によって使用不可とされたブロックＢＬＫの情報であり、例えばそのブロックアドレスである。以下では、このブロックＢＬＫｍを、ＲＯＭヒューズブロックと呼ぶことがある。
【００２６】
１．１．１．１＜メモリセルＭＣの閾値分布＞  
図３（ａ）、図３（ｂ）を用いて上記メモリセルＭＣの閾値分布について説明する。図３は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００２７】
図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。
【００２８】
図３（ａ）ではメモリセルＭＣが２値のデータを有する場合を用いて説明したが、図３（ｂ）に示すように、４値（２ビット）データを有するメモリセルＭＣの場合、４つの閾値分布により“１１”、“０１”、“１０”、“００”データを識別する。説明の便宜上、消去状態の閾値分布をＥ分布とし、閾値電圧Ｖｔｈの低い順にＡ分布、Ｂ分布、Ｃ分布と呼ぶ。
【００２９】
１．１．２＜ロウデコーダ１１＞  
次に、図１、図２に戻って、ロウデコーダ１１について説明する。ロウデコーダ１１は、データのプログラム動作、ロード動作、及び消去動作の際に、ワード線及びセレクトゲート線を選択する。このロウデコーダ１１は、ワード線及びセレクトゲート線に対して、必要な電圧（電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧Ｖｃｇr、電圧Ｖｒｅａｄ、電圧Ｖｅｒａなど）を転送する。
【００３０】
１．１．３＜センスアンプ１２＞  
センスアンプ１２は、ページサイズのデータを保持可能である。センスアンプ１２は、ロード動作のとき、例えばロード対象のメモリセルに接続された１ページ分のビット線ＢＬに流れるセル電流を検知・増幅してデータをセンスし、このセンスしたデータをページバッファ１３に転送する。プログラム動作のとき、センスアンプ１２は、１ページのデータ（ＥＣＣパリティも含む）をページバッファ１３から受け取り、各ビットのデータに応じてビット線ＢＬに所望の電圧を転送する。
【００３１】
ここで、ロード動作とは、ＮＡＮＤ型フラッシュメモリ２からデータを読み出して出力部４へ出力する動作である。また、メモリセルアレイ１０から読み出されたデータが、インターフェース部９０に転送されるまでの動作を、データの“リード（read）”と呼ぶ。
【００３２】
なお、センスアンプ１２は、セル電流を検知・増幅してデータを検知する場合に限定されることなく、例えばビット線の電圧を検知することでデータをセンスする形態であってよい。
【００３３】
１．１．３．１＜センスアンプの詳細構成例＞
次に、センスアンプ１２の詳細な構成例について、図４を用いて説明する。図４は、第１実施形態に係るセンスユニットの回路図例である。
【００３４】
本実施形態のセンスアンプ１２は複数のセンスユニット１２−１を有する。センスユニット１２−１はビット線ＢＬ毎に設けられる。
【００３５】
センスユニット１２−１は、複数のＭＯＳトランジスタＴｒ１〜Ｔｒ７、キャパシタＣａｐ、ラッチ回路ＳＤＣ、トランスファゲートＴｆを有する。ＭＯＳトランジスタＴｒ１〜Ｔｒ４，Ｔｒ７はＮチャネル型ＭＯＳトランジスタであり、Ｔｒ５，Ｔｒ６はＰチャネル型ＭＯＳトランジスタである。
【００３６】
ＭＯＳトランジスタＴｒ１の電流経路の一端はビット線ＢＬに接続され、ゲートにはシーケンサ１５により制御される信号ＢＬＣが供給される。信号ＢＬＣは、ロード動作、プログラム動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスユニット１２−１とを接続可能とする信号である。
【００３７】
ＭＯＳトランジスタＴｒ２の電流経路の一端はＭＯＳトランジスタＴｒ１の電流経路の他端に接続され、他端は電源ＶＤＤに接続され、ゲートにはシーケンサ１５により制御される信号ＢＬＸが供給される。
【００３８】
ＭＯＳトランジスタＴｒ３の電流経路の一端はノードＳＥＮに接続され、他端はＭＯＳトランジスタＴｒ２の他端と共通に電源ＶＤＤに接続され、ゲートにはシーケンサ１５により制御される信号ＨＬＬが供給される。ＭＯＳトランジスタＴｒ４の電流経路の一端はノードＳＥＮに接続され、他端はＭＯＳトランジスタＴｒ２の一端と共通にＭＯＳトランジスタＴｒ１の他端に接続され、ゲートにはシーケンサ１５により制御される信号ＸＸＬが供給される。
【００３９】
キャパシタＣａｐの一端は接地Ｖｓｓに接続され、他端はノードＳＥＮに接続される。
【００４０】
ＭＯＳトランジスタＴｒ５の電流経路の一端は、ノードＮ１に接続され、他端はノードＮ２に接続され、ゲートにはノードＳＥＮが接続される。ＭＯＳトランジスタＴｒ６の電流経路の一端は電源ＶＤＤに接続され、他端はノードＮ２に接続され、ゲートにはシーケンサ１５により制御される信号ＳＴＢｎが供給される。ＭＯＳトランジスタＴｒ７の電流経路の一端は接地Ｖｓｓに接続され、他端はノードＮ１に接続され、ゲートにはシーケンサ１５により制御される信号ＲＳＴが供給される。ここで、信号ＲＳＴは、後述するラッチ回路ＳＤＣのデータをリセットするための信号である。
【００４１】
ラッチ回路ＳＤＣは２つのインバータＩＮＶ１，ＩＮＶ２を有する。また、トランスファゲートＴｆの一端はラッチ回路ＳＤＣに接続され、他端はページバッファ１３に接続され、ゲートには信号ＳＷ，ＳＷｎが入力される。ここで、信号ＳＷｎは信号ＳＷの反転信号である。
【００４２】
１．１．４＜ページバッファ１３＞  
次に、図１、図２に戻って、ページバッファ１３について説明する。ページバッファ１３はページサイズのデータを保持可能とされ、プログラム動作時には、入出力部４から与えられるデータを一時的に保持し、センスアンプ１２にデータを転送する。他方、ロード動作時には、センスアンプ１２で読み出され、転送されたデータを一時的に保持し、ＥＣＣ部７０で訂正処理を行った後、訂正後のデータを入出力部４へ転送する。
【００４３】
１．１．５＜電圧発生回路１４＞  
電圧発生回路１４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、ロード、及び消去に必要な電圧（電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧Ｖｃｇr、電圧Ｖｒｅａｄ、電圧Ｖｅｒａなど）を発生する。次いで、この発生した電圧を、例えばロウデコーダ１１に供給する。これによって電圧発生回路１４で発生された電圧が、ロウデコーダ１１を介してワード線ＷＬに印加される。電圧発生回路１４は、例えば複数のポンプで構成される。
【００４４】
１．１．６＜シーケンサ１５＞  
シーケンサ１５は、ＮＡＮＤ型フラッシュメモリ２全体の動作を司る。すなわち、コントローラ部３からプログラム命令（Program）、ロード命令（Load）、または消去命令（図示せず）を受けると、これに応答して、データのプログラム、ロード、及び消去を実行するためのシーケンスを実行する。シーケンサ１５は、このシーケンスに従ってセンスアンプ１２、電圧発生回路１４やページバッファ１３の動作を制御する。
【００４５】
なお、ＮＡＮＤ型フラッシュメモリ２に記憶させるべきデータが、入出力部４に転送されるまでの動作を、データの“ライト（write）”と呼ぶ。また、ページバッファ１３内のデータがメモリセルアレイ１０に書き込まれるまでの動作を、データの“プログラム（program）”と呼ぶ。
【００４６】
本実施形態のシーケンサ１５は、メモリセルＭＣｋ（ｋ＝０〜３０）からデータをロードするとき（ロード動作）、隣接するメモリセルＭＣ（ｋ＋１）に接続されるワード線ＷＬ（ｋ＋１）に第１パス電圧を印加するようロウデコーダ１１、電圧発生回路１４の動作を制御する。ここで、第１パス電圧は、第２パス電圧よりも大きい。この第２パス電圧は、パス電圧Ｖｒｅａｄであり、メモリセルＭＣの保持するデータにかかわらずメモリセルＭＣがオン状態となり導通する電圧である。
【００４７】
また、シーケンサ１５は、メモリセルＭＣ３１からデータをロードするとき（ロード動作）、メモリセルＭＣ３１に隣接するダミーメモリセルＭＤ１のゲート（ダミーワード線ＷＬ１）に第１パス電圧を印加するようロウデコーダ１１、電圧発生回路１４の動作を制御する。より具体的には、ロウデコーダ１１がワード線ＷＬ３１を選択したとき、シーケンサ１５は、ダミーメモリセルＭＤ１に接続されたダミーワード線ＷＬＤ１を第１パス電圧生成用のポンプ（電圧発生回路１４）と電気的に接続するよう、ロウデコーダ１１を制御する。その結果、ロード動作時に、ダミーワード線ＷＬＤ１に所望の第１パス電圧が印加される。
【００４８】
シーケンサ１５は、例えば図示せぬ周辺回路で保持されたシーケンスコードに基づいて動作する。このシーケンスコードにはメモリセルＭＣｋのデータをロードするとき、隣接するワード線ＷＬ（ｋ＋１）に第１パス電圧を印加し、メモリセルＭＣ３１のデータをロードするとき、ダミーワード線ＷＬＤ１に第１パス電圧を印加するための制御動作が規定されている。
【００４９】
また、シーケンサ１５は、カウンタ１５−１、レジスタ１５−２を有する。カウンタ１５−１は、ブロック毎に、消去動作とプログラム動作を１セットとして、消去動作とプログラム動作を何回繰り返したか（何セット繰り返したか）をカウントする。以下、カウンタ１５−１のブロックＢＬＫｉのカウント値をＣｉ（ｉは０からｍまでの自然数）として説明する。すなわち、消去動作とプログラム動作をＣｉ回繰り返したことになる。
【００５０】
レジスタ１５−２は、メモリセルの信頼性を示す規定値を保持することができる。例えば消去動作とプログラム動作をｎ回繰り返すと、メモリセルの信頼性が著しく低下する場合にはその回数ｎを規定値として保持する。規定値の定義はこの場合に限られず、例えば消去状態とプログラム動作をｎ回繰り返しても、メモリセルの信頼性が初期状態の信頼性と変わらない場合にその回数ｎを規定値として保持してもよい。メモリセルの信頼性に関する指標として規定値を定めればよく、定義は一意ではなくユーザごと製品ごとに変更可能である。
【００５１】
この規定値は例えばダイソートテストで予め設定された値である。メモリセルアレイ１０内のＲＯＭヒューズブロックに保持される。ＮＡＮＤ型フラッシュメモリのパワーオン時に、ＲＯＭヒューズブロックから規定値を読み出し、シーケンサ１５に設定する。
【００５２】
以下、本実施形態では、レジスタ１５−２に回数ｎが保持されるものとして説明する。
【００５３】
１．１．７＜オシレータ１６＞  
オシレータ１６は内部クロックＩＣＬＫを生成する。すなわち、クロック生成器として機能する。オシレータ１６は、生成した内部クロックＩＣＬＫをシーケンサ１５に供給する。シーケンサ１５は、この内部クロックＩＣＬＫに同期して動作する。
【００５４】
１．１．８＜オシレータ１７＞  
オシレータ１７は内部クロックＡＣＬＫを生成する。すなわち、クロック生成器として機能する。オシレータ１７は、生成した内部クロックＡＣＬＫをコントローラ部３や入出力部４へ供給する。内部クロックＡＣＬＫは、コントローラ部３や入出力部４の動作の基準となるクロックである。
【００５５】
１．２＜コントローラ部３＞  
次に、図１に戻り、コントローラ部３について説明する。コントローラ部３は、ＮＡＮＤ型フラッシュメモリ２及び入出力部４の動作を制御する。すなわち、メモリシステム１全体としての動作を統括する機能を有する。図示するようにコントローラ部３は、内部レジスタ８０（図中、Internal register）及びメモリシステム用ステートマシン８３を備える。
【００５６】
１．２．１＜内部レジスタ８０＞  
内部レジスタ８０は、レジスタ８１（図中、Register）、コマンドユーザインターフェース（command user interface、図中CUI）８２を備える。
【００５７】
１．２．１．１＜レジスタ８１＞  
レジスタ８１は、メモリシステム１の動作状態を設定・保持するためのレジスタである。すなわちレジスタ８１は、アクセスコントローラ９９から与えられるコマンドに応じて、ファンクションの動作状態を設定する。より具体的には、レジスタ８１レジスタライトコマンドまたはレジスタリードコマンドに応じて、ファンクションの動作状態を設定する。
【００５８】
つまり、レジスタ８１には、例えばロード動作時にはロード（load）コマンドが設定され、プログラム動作時にはプログラム（program）コマンドが設定される。なお、レジスタライトコマンドまたはレジスタリードコマンドとは、アクセスコントローラ９９からレジスタ８１に対するライトコマンドまたはリードコマンド（Write/Read）をいう。
【００５９】
更に、レジスタ８１は、ＮＡＮＤシーケンサ１５から与えられるレディ信号及びエラー信号（図中、ＲＤＹ／Ｅｒｒｏｒ）により、ＮＡＮＤ型フラッシュメモリ２の動作状態を把握出来る。
【００６０】
１．２．１．２＜コマンドユーザインターフェース８２＞  
コマンドユーザインターフェース８２は、所定のコマンドがレジスタ８１に設定されることで、メモリシステム１に対してファンクション実行コマンドが与えられたことを認識する。その後、内部コマンド信号（Command）を発行し、ステートマシン８４へ出力する。
【００６１】
１．２．２＜メモリシステム用ステートマシン８３＞  
メモリシステム用ステートマシン８３は、ステートマシン（図中、state machine）８４、アドレス／コマンド発生回路（図中、NAND Add/Command Gen）８５、及びアドレス／タイミング発生回路（図中、Buffer Add/Timing）８６を備えている。
【００６２】
１．２．２．１＜ステートマシン８４＞  
ステートマシン８４は、コマンドユーザインターフェース８２から与えられる内部コマンド信号に基づいて、メモリシステム１内部におけるシーケンス動作を制御する。ステートマシン８４がサポートするファンクションは、ロード、プログラム、及び消去等、多数あり、これらのファンクションを実行するよう、ＮＡＮＤ型フラッシュメモリ２及び入出力部４の動作を制御する。ステートマシン８４は、オシレータ１７の生成する内部クロックＡＣＬＫに同期しつつ、これらの制御を行う。
【００６３】
１．２．２．２＜アドレス／コマンド発生回路８５＞  
アドレス／コマンド発生回路８５は、ステートマシン８４の制御に基づいてＮＡＮＤ型フラッシュメモリ２の動作を制御する。より具体的には、アドレスやコマンド（Program/Load/Erase、図中Ｃｏｍｍａｎｄ）等を生成し、ＮＡＮＤ型フラッシュメモリ２へ出力する。アドレス／コマンド発生回路８５は、オシレータ１７の生成する内部クロックＡＣＬＫに同期しつつ、これらのアドレスやコマンドを出力する。
【００６４】
１．２．２．３＜アドレス／タイミング発生回路８６＞  
アドレス／タイミング発生回路８６は、ステートマシン８４の制御に基づいて入出力部４の動作を制御する。より具体的には、入出力部４において必要なアドレスやコマンドを発行して、アクセスコントローラ９９及びＥＣＣ制御部７２へ出力する。
【００６５】
１．３＜入出力部４＞  
次に、入出力部４について説明する。入出力部４は、ＥＣＣ部７０、インターフェース部９０、及びアクセスコントローラ９９を備えている。
【００６６】
本実施形態に係るメモリシステム１では、ＮＡＮＤ型フラッシュメモリ２が主記憶部として機能する。従って、シーケンサ１５はアドレス／コマンド発生回路８５からロードコマンドを受け、ＮＡＮＤ型フラッシュメモリ２からデータを外部に読み出す際には、まずＮＡＮＤ型フラッシュメモリ２のメモリセルアレイ１０から読み出されたデータが、ページバッファ１３を介して入出力部４のインターフェース部９０に転送され、その結果、図示せぬホスト機器に出力される。
【００６７】
他方、シーケンサ１５は、アドレス／コマンド発生回路８５からプログラムコマンドを受け、データをＮＡＮＤ型フラッシュメモリ２にデータを記憶させる際には、まずホスト機器から与えられたデータが、インターフェース部９０を介してページバッファ１３へ転送されて、メモリセルアレイ１０に書き込まれる。
【００６８】
以下、ＥＣＣ部７０、インターフェース部９０、及びアクセスコントローラ９９の各々の構成について説明する。
【００６９】
１．３．１＜ＥＣＣ部７０＞  
ＥＣＣ部７０は、データについてのエラー検出及びエラー訂正、並びにパリティの生成（以下、これらをまとめてＥＣＣ処理と呼ぶことがある）を行う。すなわち、ロード動作時には、ＮＡＮＤ型フラッシュメモリ２から読み出されたデータについてエラーの検出及び訂正を行う。他方、プログラム動作時には、プログラムすべきデータについてパリティの生成を行い、生成したパリティをメモリストリングＭＳに格納する。ＥＣＣ部７０は、ＥＣＣ解析部７１、ＥＣＣ制御部７２、及びＥＣＣデコーダ７３を備えている。
【００７０】
１．３．１．１＜ＥＣＣ解析部７１＞  
ＥＣＣ解析部７１は、ページバッファ１３に保持されるデータを用いてＥＣＣ処理を行う。ＥＣＣ解析部７１は、例えばハミングコードを用いた１ビット訂正方式を用いる。ＥＣＣ解析部７１は、ロード時にはメモリストリングＭＳが保持するパリティを用いてシンドロームを生成し、これによりエラー検出を行う。エラーが発見された際には、これを訂正する。他方、プログラム時にはパリティを生成し、これをメモリストリングＭＳに格納する。
【００７１】
１．３．１．２＜ＥＣＣ制御部７２＞  
ＥＣＣ制御部７２は、ＥＣＣ解析部７１を制御する。
【００７２】
１．３．１．３＜ＥＣＣデコーダ７３＞  
ＥＣＣデコーダ７３は、ロード動作時には、ＥＣＣ解析部７１においてエラーが有ると判断された場合、その位置を特定すると共に、対応するデータをページバッファ１３から読み出し、データを訂正する。またプログラム動作時には、ＥＣＣ解析部７１で生成されたパリティをページバッファ１３に転送させる。
【００７３】
１．４＜アクセスコントローラ９９＞  
アクセスコントローラ９９は、インターフェース９２から制御信号及びアドレスを受け取る。ホスト機器の要求を満たす動作を実行するよう、アクセスコントローラ９９はコントローラ部３、及び入出力部４を制御する。より具体的には、ホスト機器の要求に応じてアクセスコントローラ９９は、ＮＡＮＤ型フラッシュメモリ２、バーストバッファ９１、デコーダ７３、及びコントローラ部３を制御する。
【００７４】
例えば、ホスト機器の要求に応じてアクセスコントローラ９９は、レジスタ８１をアクティブ状態として、このレジスタ８１にコマンド（Write/Read）をセットする。また、ページバッファ１３に対して、メモリセルアレイ１０からデータを読み出すよう命令する。更にデコーダ７３に対して、外部から入力されたアドレスを転送する。
【００７５】
１．５＜インターフェース部９０＞  
インターフェース部９０は、バーストバッファ９１、及びインターフェース（I/F）９２を備えている。
【００７６】
ユーザインターフェース９２は、メモリシステム１外部のホスト機器（ユーザ）と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレスＡｄｄ等、種々の信号の入出力を司る。制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。
【００７７】
ユーザインターフェース９２は、データ入出力バスによりバーストバッファ９１と接続されている。データ入出力バスは、例えば２バイトである。そしてユーザインターフェース９２は、ホスト機器からのデータのリード要求、ロード要求、及びプログラム要求等に係る制御信号をアクセスコントローラ９９へ転送する。そしてリード動作時には、バーストバッファ９１内のデータをホスト機器へ出力する。またライト動作時には、ホスト機器から与えられるデータをバーストバッファ９１へ転送する。
【００７８】
バーストバッファ９１は、バッファ／レジスタデータバスにより、ページバッファ１３及び制御部４とデータ転送可能とされている。そして、ホスト機器からユーザインターフェース９２を介して与えられるデータ、またはページバッファ１３から与えられるデータを、一時的に保持する。
【００７９】
２．１＜ロードシーケンス＞
本実施形態のメモリシステムのロードシーケンスについて、図５のフローチャート図、図６のタイミングチャート図を用いてシーケンサ１５の動作を説明する。
【００８０】
なお、説明の便宜上、ＡＢＬ方式（セル電流を検知・増幅するセンス方式）のセンス方式で説明するが、これに限定されることなく、例えば電圧センス方式でも本実施形態を適用できる。また、メモリストリングＭＳに含まれるメモリセルＭＣは３２個である場合を例に用いて説明する。
【００８１】
図５に示すように、ステップＳ１で、シーケンサ１５はロードコマンド、アドレスをアドレス／コマンド発生回路８３から受け取る。シーケンサ１５は、ロードコマンドに基づいてロード動作を開始する。
【００８２】
そして、ステップＳ２で、シーケンサ１５はアドレスに基づいて、選択されたブロックＢＬＫｉのカウント値Ｃｉをカウンタ１５−１から読み出し、規定値である回数ｎをレジスタ１５−２から読み出す。
【００８３】
ステップＳ３で、シーケンサ１５は、カウント値Ｃｉと回数ｎを比較し、カウント値Ｃｉが回数ｎを超えているか判定する。カウント値Ｃｉが回数ｎを超えていない場合には（ステップＳ３、Ｎｏ）、シーケンサ１５は「通常のロード動作」を行う（ステップＳ４）。
【００８４】
すなわち、シーケンサ１５は、選択されたワード線ＷＬに読み出し電圧を印加して、非選択のワード線ＷＬに電圧Ｖｒｅａｄ（第２電圧）を印加したまま、センスアンプ１２とビット線ＢＬを電気的に接続し、ノードＳＥＮの電位を検知することでロード動作を行う。シーケンサ１５は、このロードされたデータをページバッファ１３に転送する。
【００８５】
ステップＳ５で、シーケンサ１５は、ロードされたデータをＥＣＣ部７０に転送する。そして、ステップＳ６で、ＥＣＣ処理されたデータをＥＣＣ部７０からＮＡＮＤバスを介してページバッファ１３が受け取ると、シーケンサ１５は、ＥＣＣ処理されたデータがＥＣＣエラーであるかを判定する（ステップＳ６）。ここでＥＣＣエラーとは、ＥＣＣ処理によりロードされたデータが訂正できない場合を指す。
【００８６】
ステップＳ６で、ＥＣＣ処理されたデータがＥＣＣエラーでないと、シーケンサ１５が判定したとき（ステップＳ６、Ｙｅｓ）、ＥＣＣ処理されたデータを、Ｂｕｆｆｅｒ／Ｒｅｇｉｓｔｅｒバスを介してインターフェース部９０に転送し、ロード動作は終了する。
【００８７】
ステップＳ６で、ＥＣＣ処理されたデータがＥＣＣエラーであると、シーケンサ１５が判定したとき（ステップＳ６、Ｎｏ）、シーケンサ１５は、諸設定を変更し、再度メモリセルアレイ１０からデータをロードする（ステップＳ７）。
【００８８】
ステップＳ３で、シーケンサ１５は、カウント値Ｃｉと回数ｎを比較し、カウント値Ｃｉが回数ｎを超えている場合には（ステップＳ３、Ｙｅｓ）、ステップＳ７に進み、諸設定を変更し、シーケンサ１５は、再度メモリセルアレイ１０からデータをロードする（ステップＳ７）。
【００８９】
ステップＳ７で、メモリセルＭＣｋのデータをロードするとき、シーケンサ１５は、ワード線ＷＬｋに隣接するワード線ＷＬ（ｋ＋１）（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ（第２非選択ワード線）に、第２パス電圧を印加するようロウデコーダ１１、電圧発生回路１４を制御する。
【００９０】
図６に示すように、メモリセル３１のデータをロードするとき、シーケンサ１５は、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１（第１非選択ワード線）に第１パス電圧を印加し、非選択ワード線ＷＬ０〜ＷＬ３０（第２非選択ワード線）に、第２パス電圧を印加するようロウデコーダ１１、電圧発生回路１４を制御する。
【００９１】
ステップＳ７のロードシーケンスについて、詳細は後述する。
【００９２】
ステップＳ８で、シーケンサ１５は、ステップＳ７でロードされたデータをＥＣＣ部７０に転送し、ＥＣＣ処理されたデータを受け取る。シーケンサ１５は、ＥＣＣ部７０から受け取ったＥＣＣ処理されたデータを、バッファ／レジスタデータバスを介してインターフェース部９０に転送し、ロード動作は終了する。
【００９３】
２．２＜ステップＳ７の動作＞
以下、図５のステップＳ７におけるロードシーケンスについて、図６のフローチャート図を用いて説明する。
【００９４】
以下の説明では、メモリセルＭＣ３１からデータを読み出す、ロード動作について説明する。メモリセルＭＣｋ（ｋ＝０〜３０）からデータを読み出すときも、同様の動作であり、図６中のワード線ＷＬ３１と記載されているのをワード線ＷＬｋと読み替えて、ダミーワード線ＷＬＤ１と記載されているのをワード線ＷＬ（ｋ＋１）と読み替えて、その他のワード線ＷＬと記載されているのをその他のワード線ＷＬとダミーワード線ＷＬＤ１と読み替えることで同様の動作が可能である。
【００９５】
メモリセル３１に接続されるワード線ＷＬ３１が選択され、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ０〜ＷＬ３０（第２非選択ワード線）に、第２パス電圧を印加する。
【００９６】
２．２．１＜時刻ｔ１＞
図６に示すように、時刻ｔ１において、ロウデコーダ１１は選択ブロックの転送トランジスタ（図示略；ロウデコーダ１１内のトランジスタで、電流経路の一端はワード線ＷＬに接続され、他端は電津発生回路１４に接続され、ゲートには選択ブロック信号が入力される）をオンして、電圧発生回路１４とワード線ＷＬ０〜ＷＬ３１、ダミーワード線ＷＬＤ１を接続する。
【００９７】
したがって、ロウデコーダ１１は、選択されたワード線ＷＬ３１に読み出し電圧を転送する。また、ロウデコーダ１１は、ダミーワード線ＷＬＤ１に第１パス電圧を転送し、その他の非選択ワード線ＷＬ０〜ＷＬ３０に第２パス電圧を転送する。
【００９８】
ここで、読み出し電圧について簡単に説明する。例えばメモリセルＭＣが４値（２ビット）データであるとき、メモリセルＭＣの閾値電圧がＥ分布、Ａ分布、Ｂ分布、Ｃ分布の範囲内であるかを特定するために、各分布間の電圧（例えばＥ分布とＡ分布の間の電圧）を読み出し電圧として、データの判定を行う。
【００９９】
センスアンプ１２内のトランジスタＴｒ３のゲートに“Ｈ”レベルが印加され、トランジスタＴｒ３はオン状態である。また、センスアンプ１２内のトランジスタＴｒ６のゲートに“Ｈ”レベルが印加され、トランジスタＴｒ６がオフ状態である。
【０１００】
２．２．２＜時刻ｔ２＞
そして、時刻ｔ２において、センスアンプ１２内のトランジスタＴｒ１，Ｔｒ２、Ｔｒ４のゲートに“Ｈ”レベルが印加され、トランジスタＴｒ１，Ｔｒ２，Ｔｒ４はオン状態となる。その結果、トランジスタＴｒ２，Ｔｒ１を介してビット線ＢＬの電位が充電される。また、トランジスタＴｒ３を介して、ノードＳＥＮの電位も“Ｈ”レベルに充電される。
【０１０１】
２．２．３＜時刻ｔ３＞
時刻ｔ３において、トランジスタＴｒ３のゲートに“Ｌ”レベルを印加し、トランジスタＴｒ３をオフ状態にし、カットオフする。その結果、メモリストリングＭＳが導通している場合には、ノードＳＥＮの電位が、トランジスタＴｒ４，ビット線ＢＬを介して放電される。そして、ノードＳＥＮの電位は、“Ｌ”レベルとなる。
【０１０２】
一方で、メモリストリングＭＳが非導通である場合には、ノードＳＥＮの電位は、放電されずに“Ｈ”レベルを保持することとなる。
【０１０３】
２．２．４＜時間ｔ４〜ｔ５＞
時間ｔ４〜ｔ５において、トランジスタＴｒ６のゲートに“Ｌ”レベルを印加して、トランジスタＴｒ６をオン状態とすることで、ノードＳＥＮに保持されたデータがセンスアンプ１２内のラッチ回路（ＳＤＣ）に保持される。具体的には、ノードＳＥＮが“Ｌ”レベルの場合には、トランジスタＴｒ５がオン状態となり、ラッチ回路（ＳＤＣ）に“Ｌ”レベルが保持される。
【０１０４】
他方で、ノードＳＥＮが“Ｈ”レベルの場合には、トランジスタＴｒ５がオフ状態となり、ラッチ回路（ＳＤＣ）に“Ｈ”レベルが保持されたままとなる。なお、初期状態はトランジスタＴｒ７をオン状態することで初期化できる。初期には、ラッチ回路（ＳＤＣ）は“Ｈ”レベルを有する。
【０１０５】
時刻ｔ５で、ラッチ回路（ＳＤＣ）にデータを読み出したのちに、ページバッファ１３にデータを転送し、ロード動作が完了する。
【０１０６】
３．１＜本実施形態の効果＞
本実施形態に係るメモリシステムであると、以下（１）〜（２）の効果を得ることが出来る。
【０１０７】
（１）データの誤読み出しを低減できる。
【０１０８】
通常、１ブロックにデータを書き込む場合には、メモリセルＭＣ０、メモリセルＭＣ１、…、メモリセルＭＣ３１の昇降順に１ページずつデータを書き込む。したがって、メモリセルＭＣ０にデータを書き込むときに、残りのメモリセルＭＣ１〜ＭＣ３１にはデータが書き込まれておらず、メモリセルＭＣ１〜ＭＣ３１は消去状態である。一方で、メモリセルＭＣ３１にデータを書き込むときに、残りのメモリセルＭＣ０〜ＭＣ３０には既にデータが書き込まれている。すなわち、メモリセルＭＣ０にデータを書き込むときの負荷容量はメモリセルＭＣ３１にデータを書き込むときの負荷容量よりも小さいことになる。その結果、１ページのメモリセルＭＣ３１の閾値分布は、１ページのメモリセルＭＣ０の閾値分布よりも相対的に低くなる。
【０１０９】
メモリセルＭＣ０、メモリセルＭＣ１、…、メモリセルＭＣ３１の順に１ページのメモリセルＭＣの閾値分布は相対的に低くなる。
【０１１０】
比較例１として、メモリストリングＭＳにダミーメモリセルＭＤが含まれておらず、ＤＬＡ技術を用いてデータの読み出しを行う場合を検討する。
【０１１１】
この比較例１の場合には、メモリセルＭＣｋ（ｋ＝０〜３０）のデータを読み出すとき、ワード線ＷＬｋに隣接するワード線ＷＬ（ｋ＋１）にＤＬＡ技術に基づいた所望の電圧が印加されたまま、ワード線ＷＬｋに所望の読み出し電圧を印加する。このため、隣接するワード線ＷＬ（ｋ＋１）やメモリセルＭＣ（ｋ＋１）の電化蓄積層等からのカップリングにより、メモリセルＭＣｋの閾値分布を負側に見かけ上シフトさせることができる。その結果、メモリセルＭＣｋの閾値分布を狭くすることができ、Ｅ分布、Ａ分布、Ｂ分布、Ｃ分布間のマージンをとることができ、誤読み出しを低減できる。
【０１１２】
しかし、ワード線ＷＬ３１に隣接する配線はセレクトゲート線ＳＧＤであり、メモリセルＭＣ３１のデータを読み出すとき、ＤＬＡ技術を適用することができない。
【０１１３】
発明者らは、実験により以下のような見地を得た。メモリセルＭＣ０〜ＭＣ３０のデータを読み出すときに、ＤＬＡ技術を用いて読み出すと、メモリセルＭＣ０〜ＭＣ３０の閾値分布がメモリセルＭＣ３１の閾値分布よりも低くなる場合がある。その結果、メモリセルＭＣ３１の閾値分布が相対的に高いままであるため、データの誤読み出しとなる場合がある。
【０１１４】
比較例１では、依然としてデータの誤読み出しが生じる場合があるが、本実施形態のメモリシステムでは、メモリセルＭＣ３１のデータを読み出すときに、ワード線ＷＬ３１に沈設するダミーワード線ＷＬＤ１に第１パス電圧（＞電圧Ｖｒｅａｄ）を印加する。このため、本実施形態のメモリシステムは、メモリセルＭＣ３１の閾値分布もメモリセルＭＣ０〜ＭＣ３１と同様に負側に見かけ上シフトさせることでき、比較例１と比べて、データの誤読み出しを低減できる。
【０１１５】
（２）読み出し動作の時間増大を抑制しつつ、データの誤読み出しを低減できる。
【０１１６】
比較例２として、シーケンサ１５は、カウント値Ｃｉと回数ｎを比較せずに、メモリセル３１に接続されるワード線ＷＬ３１が選択される度に、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ０〜ＷＬ３０（第２非選択ワード線）に、第２パス電圧を印加するよう制御する場合を検討する。
【０１１７】
この比較例２の場合、メモリセル３１に接続されるワード線ＷＬ３１が選択される度に、ダミーワード線ＷＬＤ１を充電する必要があり、読み出し時間が増大する。
【０１１８】
しかし、本実施形態のメモリシステムでは、シーケンサ１５は、カウント値Ｃｉと回数ｎを比較し、カウント値Ｃｉが回数ｎを超えているか判定する。カウント値Ｃｉが回数ｎを超えていない場合には（ステップＳ３、Ｎｏ）、シーケンサ１５は「通常のロード動作」を行う（ステップＳ４）。メモリセルの信頼性が初期状態の信頼性と変わらない場合にその回数ｎを規定値としたとき、消去動作とプログラム動作をｎ回未満繰り返す場合には、メモリセルの信頼性は初期状態とさほど変わりなく、ＥＣＣ処理によるＥＣＣエラーも少ない。その結果、本実施形態では、比較例２と比べてステップＳ７の動作を少なくすることができる。したがって、本実施形態は、比較例２と比べて読み出し時間の増大を抑制することができる。
【０１１９】
（変形例１）
次に本実施形態の変形例１に係るメモリシステムについて、図７のフローチャート図を用いて説明する。変形例１に係るメモリシステムは、シーケンサ１５のロードシーケンスにおいて第１実施形態のメモリシステムと相違し、その他の動作、メモリシステムの構成は同様であり、詳細な説明は省略する。
【０１２０】
以下、図７を用いて、シーケンサ１５のロードシーケンスについて説明する。
【０１２１】
図７に示すように、ステップＳ１で、シーケンサ１５はロードコマンド、アドレスをアドレス／コマンド発生回路８３から受け取る。シーケンサ１５は、ロードコマンドに基づいてロード動作を開始する。
【０１２２】
そして、ステップＳ２で、シーケンサ１５は「通常のロード動作」を行う（ステップＳ４）。すなわち、シーケンサ１５は、選択されたワード線ＷＬに読み出し電圧を印加して、非選択のワード線ＷＬに電圧Ｖｒｅａｄ（第２パス電圧）を印加したまま、センスアンプ１２とビット線ＢＬを電気的に接続し、ノードＳＥＮの電位を検知することでロード動作を行う。シーケンサ１５は、このロードされたデータをページバッファ１３に転送する。
【０１２３】
ステップＳ３で、シーケンサ１５は、ロードされたデータをＥＣＣ部７０に転送する。そして、ステップＳ４で、ＥＣＣ処理されたデータをＥＣＣ部７０からＮＡＮＤバスを介してページバッファ１３が受け取ると、シーケンサ１５は、ＥＣＣ処理されたデータがＥＣＣエラーであるかを判定する。ここでＥＣＣエラーとは、ＥＣＣ処理によりロードされたデータが訂正できない場合を指す。
【０１２４】
ステップＳ４で、ＥＣＣ処理されたデータがＥＣＣエラーでないと、シーケンサ１５が判定したとき（ステップＳ４、Ｙｅｓ）、ＥＣＣ処理されたデータを、バッファ／レジスタデータバスを介してインターフェース部９０に転送し、ロード動作は終了する。
【０１２５】
ステップＳ４で、ＥＣＣ処理されたデータがＥＣＣエラーであると、シーケンサ１５が判定したとき（ステップＳ４、Ｎｏ）、シーケンサ１５は、諸設定を変更し、再度メモリセルアレイ１０からデータをロードする（ステップＳ５）。
【０１２６】
ステップＳ５で、メモリセルＭＣｋのデータをロードするとき、シーケンサ１５は、ワード線ＷＬｋに隣接するワード線ＷＬ（ｋ＋１）（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ（第２非選択ワード線）に、第２パス電圧を印加するようロウデコーダ１１、電圧発生回路１４を制御する。
【０１２７】
図６と同様にメモリセル３１のデータをロードするときには、シーケンサ１５は、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ０〜ＷＬ３０（第２非選択ワード線）に、第２パス電圧を印加するようロウデコーダ１１、電圧発生回路１４を制御する。
【０１２８】
ステップＳ６で、シーケンサ１５は、ステップＳ５でロードされたデータをＥＣＣ部７０に転送し、ＥＣＣ処理されたデータを受け取る。シーケンサ１５は、ＥＣＣ部７０から受け取ったＥＣＣ処理されたデータを、バッファ／レジスタデータバスを介してインターフェース部９０に転送し、ロード動作は終了する。
【０１２９】
３．＜本実施形態の変形例１の効果＞
本実施形態の変形例１に係るメモリシステムであると、以下（１）の効果を得ることが出来る。
【０１３０】
（１）データの誤読み出しを低減できる。
【０１３１】
本変形例１は、第１実施形態の効果と同様の効果を奏する。
【０１３２】
（変形例２）
次に本実施形態の変形例２に係るメモリシステムについて、図８のフローチャート図を用いて説明する。変形例２に係るメモリシステムは、シーケンサ１５のプログラムシーケンスにおいて第１実施形態と相違し、その他の動作、メモリシステムの構成は同様であり、詳細な説明は省略する。
【０１３３】
＜プログラムシーケンス＞
以下、シーケンサ１５のプログラム動作について、１ブロックのデータをプログラムする例を用いて説明する。
【０１３４】
図８に示すように、ステップＳ１で、シーケンス１５はプログラムコマンド、アドレスをアドレス／コマンド発生回路８３から受け取る。シーケンサ１５は、プログラムコマンドに基づいてプログラム動作を開始する。
【０１３５】
ステップＳ２で、シーケンス１５は、ページバッファ１３に保持されたデータ（ＥＣＣのパリティも含む）をプログラム、ベリファイするようセンスアンプ１２、ページバッファ１３、ロウデコーダ１１、電圧発生回路１４を制御する。
【０１３６】
ページバッファ１３はこのデータをセンスアンプ１２に転送し、センスアンプ１２はデータの“０”“１”に基づいて各ビット線ＢＬの電位を制御する。
【０１３７】
ロウデコーダ１１により選択されるワード線ＷＬに電圧Ｖｐｇｍ（例えば２０Ｖ）が印加され、非選択のワード線ＷＬに電圧Ｖｐａｓｓ（パス電圧であり、例えば１０Ｖ）が印加される。
【０１３８】
この結果、１ページ単位でデータがメモリセルＭＣにプログラムされる。プログラム動作ののちに、ベリファイ動作を行いデータの検証をし、ベリファイパスするまで、ＩＳＰＰ方式で電圧Ｖｐｇｍをステップアップさせてプログラム動作を行う。
【０１３９】
例えば１ブロックのメモリセルにデータをプログラムする場合には、メモリセルＭＣ１、ＭＣ２、…、ＭＣ３１の順にページ単位でプログラムする。
【０１４０】
ステップＳ３で、メモリセルＭＣ３１の１ページにデータをプログラムしたのちに、ダミーメモリセルＭＤ１の１ページに“０１”データ（Ａレベルのデータ）をプログラムする。プログラム、ベリファイの動作はステップＳ２と同様であるが、ページバッファ１３に保持されたデータに基づかずに、自動的に“０１”データをプログラムする。
【０１４１】
なお、本変形例２では、ダミーメモリセルＭＤ１に“０１”データをプログラムするが、この場合に限定されることなく、例えば“１０”、“００”データであってもよい。
【０１４２】
＜ロードシーケンス＞
変形例２のロードシーケンスについて簡単に説明する。第１実施形態では、メモリセル３１に接続されるワード線ＷＬ３１が選択されたとき、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１（第１非選択ワード線）に第１パス電圧を印加し、その他の非選択ワード線ＷＬ０〜ＷＬ３０（第２非選択ワード線）に、第２パス電圧を印加する。
【０１４３】
変形例２では、第１パス電圧として、ＡレベルのダミーメモリセルＭＤ１がパスする電圧であればよく、第２パス電圧よりも小さい電圧であってもよい。
【０１４４】
＜本実施形態の変形例２の効果＞
本実施形態の変形例２に係るメモリシステムであると、以下（１）の効果を得ることが出来る。
【０１４５】
（１）データの誤読み出しを低減できる。
【０１４６】
本変形例２は、第１実施形態の効果と同様の効果を奏する。
【０１４７】
（２）読み出し動作の時間増大を抑制しつつ、データの誤読み出しを低減できる。
【０１４８】
本変形例２は、第１実施形態の効果と同様の効果を奏する。
【０１４９】
（３）メモリセルＭＣ、ダミーメモリセルＭＤに印加される電圧ストレスを低減でき、信頼性が向上する。
【０１５０】
第１実施形態であれば、ワード線ＷＬ３１に隣接するダミーワード線ＷＬＤ１に第１パス電圧が印加される。この第１パス電圧は例えば２０Ｖを超える電圧であり、ダミーメモリセルＭＤに過度な電圧ストレスが印加される。ひいては、カップリングによりメモリセルＭＣにも過度な電圧ストレスが印加され、メモリセルＭＣ、ダミーメモリセルＭＤの信頼性が低減する場合がある。
【０１５１】
しかし、本変形例２では、第１パス電圧として、ＡレベルのダミーメモリセルＭＤ１がパスする電圧であればよく、第２パス電圧よりも小さい電圧であってもよい。このため、変形例２は、メモリセルＭＣ、ダミーメモリセルＭＤに印加される電圧ストレスを低減でき、第１実施形態と比較しても信頼性を向上できる。
【０１５２】
（第２実施形態）
次に第２実施形態に係るメモリシステムについて、図９の変換テーブル、図１０のフローチャート図を用いて説明する。変形例１に係るメモリシステムは、シーケンサ１５のロード動作において第１実施形態のメモリシステムと相違し、その他の動作は第１実施形態のメモリシステムと同様である。変形例１に係るメモリシステムは、シーケンサ１５が変換テーブルをさらに有する点で、第１実施形態、変形例１と相違し、その他の構成は第１実施形態、変形例１と同様であり、詳細な説明は省略する。
【０１５３】
＜シーケンサ１５＞
以下、シーケンサ１５の構成について、図９を用いて説明する。シーケンサ１５は、レジスタ１５−２に図９の変換テーブルをさらに有する。図９の変換テーブルは、メモリセルが４値（２ビット）データを保持可能な場合の変換テーブルである。また、この変換テーブルは、データのプログラムの方法がＬＭ分布を介して４値データを書き込む場合の変換テーブルである。なお、ＬＭ方式については、後述する。
【０１５４】
変換テーブルは、メモリセルＭＣｋが選択された時の、隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータと、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に印加する電圧を対応付けたテーブルである。
【０１５５】
図９の変換テーブルでは、隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＡレベル（Ａ分布の範囲内の閾値電圧）、Ｃレベル（Ｃ分布の範囲内の閾値電圧）であるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＡを印加する。
【０１５６】
隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＥレベル（Ｅ分布の範囲内の閾値電圧）、Ｂレベル（Ｂ分布の範囲内の閾値電圧）であるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＢを印加する。
【０１５７】
ここで、電圧ＶｄｌａＡ、ＶｄｌａＢ、Ｖｒｅａｄ（第２パス電圧）の電圧関係は（式２）を満たす。
【０１５８】
ＶｄｌａＡ＞ＶｄｌａＢ≧Ｖｒｅａｄ（第２パス電圧）  …（式２）
シーケンサ１５は、変換テーブルを用いてロードシーケンスを行う。以下、ロードシーケンスの詳細について、図１０を用いて説明する。本実施形態のロードシーケンスは、第１実施形態に対して図５のステップＳ７、変形例１に対して図７のステップＳ５のみ相違し、その他の動作は同様である。以下、第１実施形態に係る図５のステップＳ７、変形例１に係る図７のステップＳ５に代わるステップＳＳについて、説明する。
【０１５９】
図１０に示すように、ステップＳＳは３つのステップで構成される。
【０１６０】
まず、ステップＳＳ１では、読み出し対象のメモリセルＭＣがメモリセルＭＣｋ（ｋ＝０〜３０）であるとき、シーケンサ１５は、メモリセルＭＣ（ｋ＋１）のデータをロードする。ロード対象のメモリセルＭＣがメモリセルＭＣ３１であるとき、シーケンサ１５は、ダミーメモリセルＭＤ１のデータをロードする。シーケンサ１５は、ロードされたデータをページバッファ１３に転送し、ページバッファ１３はロードされたデータを保持する。
【０１６１】
ステップＳＳ２で、シーケンサ１５は、ページバッファ１３にロードされたデータとレジスタ１５−２の変換テーブルに基づいて、読み出し対象のメモリセルＭＣｋに隣接するワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に印加する電圧を設定する。
【０１６２】
具体的には、メモリセルＭＣ（ｋ＋１）のデータまたはダミーメモリセルＭＤ１のデータがＡレベルまたはＣレベルであるとき、シーケンサ１５は、変換テーブルに基づいて対応する電圧ＶｄｌａＡをワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に印加するよう、ロウデコーダ１１、電圧発生回路１４を制御する。
【０１６３】
他方、メモリセルＭＣ（ｋ＋１）のデータまたはダミーメモリセルＭＤ１のデータがＥレベルまたはＢレベルであるとき、シーケンサ１５は、変換テーブルに基づいて対応する電圧ＶｄｌａＢをワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に印加するよう、ロウデコーダ１１、電圧発生回路１４を制御する。
【０１６４】
そして、ステップＳＳ３で、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＡまたはＶｄｌａＢを印加したまま、読み出し対象のメモリセルＭＣｋを読み出す。
【０１６５】
＜本実施形態の効果＞
本実施形態に係るメモリシステムであると、以下（１）〜（３）の効果を得ることが出来る。
【０１６６】
（１）データの誤読み出しを低減できる。
【０１６７】
第１実施形態の効果と同様の効果を奏する。本実施形態のメモリシステムでは、メモリセルＭＣ３１のデータを読み出すときに、ワード線ＷＬ３１に沈設するダミーワード線ＷＬＤ１に第１パス電圧（＞電圧Ｖｒｅａｄ）を印加する。このため、本実施形態のメモリシステムは、メモリセルＭＣ３１の閾値分布もメモリセルＭＣ０〜ＭＣ３１と同様に負側に見かけ上シフトさせることでき、比較例１と比べて、データの誤読み出しを低減できる。
【０１６８】
（２）読み出し動作の時間増大を抑制しつつ、データの誤読み出しを低減できる。
【０１６９】
第１実施形態と同様の効果を奏する。すなわち、本実施形態のメモリシステムでは、シーケンサ１５は、カウント値Ｃｉが回数ｎを超えていない場合には（ステップＳ３、Ｎｏ）、シーケンサ１５は「通常のロード動作」を行う（ステップＳ４）。消去動作と書き込み動作をｎ回以下だけ繰り返す場合には、メモリセルの信頼性は初期状態とさほど変わりなく、ＥＣＣ処理によるＥＣＣエラーも少ない。したがって、本実施形態は、比較例２と比べて読み出し時間の増大を抑制することができる。
【０１７０】
（３）データの閾値分布をより狭くすることができる。
【０１７１】
２ビットデータを保持可能なメモリセルにデータを書き込む場合において、例えば図１１のようにＬＭ分布を介してデータを書き込む方法（ＬＭ方式）が知られている。
【０１７２】
まず、下位ビットデータのプログラム動作を行う（図１１（ａ）参照）。シーケンサ１５は、下位ビットデータが“１”であるとき、閾値分布をＥ分布のままに保持するように、下位ビットデータが“０”であるとき、閾値分布を中間分布であるＬＭ分布になるようにロウデコーダ１１、電圧発生回路１４を制御してプログラ動作を行う。
【０１７３】
次に、上位ビットデータのプログラム動作を行う（図１１（ｂ）参照）。シーケンサ１５は、上位ビットデータが“１”である場合に、閾値分布がＥ分布であるときには閾値分布をＥ分布のまま保持するように、閾値分布がＬＭ分布であるときには閾値分布をＢ分布になるように、上位ビットデータが“０”である場合に、閾値分布がＥ分布であるときには閾値分布をＡ分布になるように、閾値分布がＬＭ分布であるときには閾値分布をＣ分布になるように、ロウデコーダ１１、電圧発生回路１４を制御する。
【０１７４】
その結果、Ｅ分布、Ａ分布、Ｂ分布、Ｃ分布は、それぞれ“１１”、“０１”、“１０”、“００”に対応する。
【０１７５】
ロード対象のメモリセルＭＣｋに隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１のデータがＡレベルまたはＣレベルであるとき、ＥレベルまたはＢレベルである場合と比較して隣接効果が大きく、ロード対象のメモリセルＭＣｋの閾値分布が正側にシフトする場合がある。なお、メモリセルＭＣ０〜ＭＣ（ｋ−１）のデータは既にプログラムされているため、読み出し対象のメモリセルＭＣｋの閾値分布に影響は与えない。
【０１７６】
メモリセルＭＣｋのデータをロードするときに、メモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に書き込まれたデータに基づいて、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧Ｖｒｅａｄよりも高い電圧の種類を変更することで、閾値分布が負側に見かけ上シフトする量を調節でき、メモリセルＭＣｋ全体の閾値分布を狭くすることができる。
【０１７７】
（変形例３）
次に第２実施形態の変形例３に係るメモリシステムについて、図１２の変換テーブルを用いて説明する。変形例３に係るメモリシステムは、第２実施形態に対してデータのプログラム方法が相違する。
【０１７８】
変形例３のプログラム方法は、第２実施形態のＬＭ分布を介することなく、閾値分布が消去状態のＥ分布であるところから直接Ａ分布、Ｂ分布、Ｃ分布を書き込む方式である。
【０１７９】
＜変換テーブル＞
本変形例３の変換テーブルは、図１２にように、隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＡレベルであるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＡを印加する。隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＢレベルであるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＢを印加する。隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＣレベルであるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＣを印加する。隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に保持されたデータがＥレベル（消去状態）であるとき、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧ＶｄｌａＥを印加する。
【０１８０】
ここで、電圧ＶｄｌａＥ、ＶｄｌａＡ、ＶｄｌａＢ、ＶｄｌａＣ、Ｖｒｅａｄ（第２パス電圧）の電圧関係は（式３）を満たす。
【０１８１】
ＶｄｌａＣ＞ＶｄｌａＢ＞ＶｄｌａＡ＞ＶｄｌａＥ≧Ｖｒｅａｄ（第２パス電圧）  …（式３）
シーケンサ１５は、変換テーブルを用いてロードシーケンスを行う。変形例３のロードシーケンスは、第２実施形態のロードシーケンスを同様であり、詳細な説明は省略する。隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１のデータをロードし、対応する電圧ＶｄｌａＥ〜ＶｄｌａＣを設定して、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に対応する電圧を印加したまま、選択されたメモリセルＭＣｋのデータをロードする。
【０１８２】
＜変形例３の効果＞
変形例３に係るメモリシステムであると、以下（１）〜（３）の効果を得ることが出来る。
【０１８３】
（１）データの誤読み出しを低減できる。
【０１８４】
第１実施形態の効果と同様の効果を奏する。
【０１８５】
（２）読み出し動作の時間増大を抑制しつつ、データの誤読み出しを低減できる。
【０１８６】
第１実施形態と同様の効果を奏する。
【０１８７】
（３）データの閾値分布をより狭くすることができる。
【０１８８】
２ビットデータを保持可能なメモリセルにデータを書き込む場合において、変形例２のプログラム方式は、第２実施形態のＬＭ分布を介することなく、閾値分布が消去状態のＥ分布であるところから直接Ａ分布、Ｂ分布、Ｃ分布を書き込む方式である。
【０１８９】
したがって、読み出し対象のメモリセルＭＣｋに隣接するメモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１のデータがＡレベルであるとき、Ｅレベルである場合と比較して、閾値分布のシフト量が大きく、メモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１のデータがＢレベルであるとき、Ａレベルである場合と比較して、閾値分布のシフト量が大きく、メモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１のデータがＣレベルであるとき、Ｂレベルである場合と比較して、閾値分布のシフト量が大きくなる。
【０１９０】
本変形例２のメモリシステムでは、メモリセルＭＣｋのデータをロードするときに、メモリセルＭＣ（ｋ＋１）またはダミーメモリセルＭＤ１に書き込まれたデータに基づいて、ワード線ＷＬ（ｋ＋１）またはダミーワード線ＷＬＤ１に電圧Ｖｒｅａｄよりも高い電圧の種類を変更することで、閾値分布が負側に見かけ上シフトする量を調節でき、メモリセルＭＣｋ全体の閾値分布を狭くすることができる。
【０１９１】
（変形例４）
次に、本実施形態の変形例４に係るメモリシステムについて、図１３の変換テーブルを用いて説明する。変形例４に係るメモリシステムは、第２実施形態に対して変換テーブル、シーケンサ１５のロードシーケンスが相違する。
【０１９２】
第２実施形態では、１個のメモリストリングＭＳは２個のダミーメモリセルＭＤを有するが、変形例４では、１個のメモリストシングＭＳは２ｊ個（ｊは自然数とする）のダミーメモリセルＭＤを有する。メモリセルＭＣ３１とビット線ＢＬの間にｊ個のダミーメモリセルＭＤが設けられており、符号はダミーメモリセルＭＤ（ｊ＋１）〜ＭＤ２ｊとする。
【０１９３】
変形例４のロードシーケンスでは、メモリセル３１のデータをロードするとき、ダミーメモリセルＭＤ（ｊ＋１）〜ＭＤ２ｊまでのデータパターンに基づいて隣接効果を演算し、ダミーワード線ＷＬＤ（ｊ＋１）〜ＷＬＤ２ｊに変換テーブルで対応する電圧を印加したまま、メモリセルＭＣ３１のデータをロードする。
【０１９４】
同様に、メモリセルＭＣ０のデータをロードするとき、メモリセルＭＣ１〜ＭＣｊまでのデータパターンに基づいて隣接効果を演算し、ワード線ＷＬ１〜ＷＬｊに変換テーブルで対応する電圧を印加したまま、メモリセルＭＣ０のデータをロードする。
【０１９５】
ワード線ＷＬとダミーワード線ＷＬＤを第１配線として同列に扱い、選択されたメモリセルＭＣに隣接するｊ本の第１配線に印加する電圧を変換テーブルに基づいて定める。
【０１９６】
＜変換テーブル＞
図１３の変換テーブルは、ｊ＝２の場合の変換テーブルである。
【０１９７】
選択されたメモリセルＭＣに隣接するメモリセルをセルＣＡ−１とし、セルＣＡ−１に隣接するセルをセルＣＡ−２とする。セルＣＡ−１、ＣＡ−２はメモリセルＭＣ、ダミーメモリセルＭＤのいずれかである。
【０１９８】
セルＣＡ−１に接続される第１配線を第１配線ＬＡ−１とし、セルＣＡ−２に接続される第１配線を第１配線ＬＡ−２とする。
【０１９９】
図１３の変換テーブルでは、セルＣＡ−１のデータがＡレベルまたはＣレベルであって、セルＣＡ−２のデータがＡレベルまたはＣレベルであるとき、第１配線ＬＡ−１に電圧ＶｄｌａＤ−１を印加し、第１配線ＬＡ−２に電圧ＶｄｌａＤ−２を印加する。セルＣＡ−１のデータがＡレベルまたはＣレベルであって、セルＣＡ−２のデータがＥレベルまたはＢレベルであるとき、第１配線ＬＡ−１に電圧ＶｄｌａＦ−１を印加し、第１配線ＬＡ−２に電圧ＶｄｌａＦ−２を印加する。セルＣＡ−１のデータがＥレベルまたはＢレベルであって、セルＣＡ−２のデータがＡレベルまたはＣレベルであるとき、第１配線ＬＡ−１に電圧ＶｄｌａＧ−１を印加し、第１配線ＬＡ−２に電圧ＶｄｌａＧ−２を印加する。セルＣＡ−１のデータがＥレベルまたはＢレベルであって、セルＣＡ−２のデータがＥレベルまたはＢレベルであるとき、第１配線ＬＡ−１に電圧ＶｄｌａＨ−１を印加し、第１配線ＬＡ−２に電圧ＶｄｌａＨ−２を印加する。
【０２００】
ここで、電圧ＶｄｌａＤ−１、ＶｄｌａＦ−１、ＶｄｌａＧ−１、ＶｄｌａＨ−１、Ｖｒｅａｄの電圧関係は（式３）を満たす。
【０２０１】
ＶｄｌａＤ−１＞ＶｄｌａＦ−１＞ＶｄｌａＧ−１＞ＶｄｌａＨ−１≧Ｖｒｅａｄ  …（式３）
ここで、電圧ＶｄｌａＤ−２、ＶｄｌａＦ−２、ＶｄｌａＧ−２、ＶｄｌａＨ−２、Ｖｒｅａｄの電圧関係は（式４）を満たす。
【０２０２】
ＶｄｌａＤ−２＞ＶｄｌａＦ−２＞ＶｄｌａＧ−２＞ＶｄｌａＨ−２≧Ｖｒｅａｄ  …（式４）
電圧ＶｄｌａＤ−１は電圧ＶｄｌａＤ−２と等しく、電圧ＶｄｌａＦ−１は電圧ＶｄｌａＦ−２と等しく、電圧ＶｄｌａＧ−１は電圧ＶｄｌａＧ−２と等しく、電圧ＶｄｌａＨ−１は電圧ＶｄｌａＨ−２と等しい。この場合に限られることなく、電圧ＶｄｌａＤ−１〜ＶｄｌａＨ−１、ＶｄｌａＤ−２〜ＶｄｌａＨ−２の電圧関係は式３及び式４を満たせばいかなる態様にも設計変更でき、例えば、電圧ＶｄｌａＤ−１は電圧ＶｄｌａＤ−２よりも大きく、電圧ＶｄｌａＦ−１は電圧ＶｄｌａＦ−２よりも大きく、電圧ＶｄｌａＧ−１は電圧ＶｄｌａＧ−２よりも大きく、電圧ＶｄｌａＨ−１は電圧ＶｄｌａＨ−２よりも大きくしてもよい。
【０２０３】
シーケンサ１５は、変換テーブルを用いてロードシーケンスを行う。変形例４のロードシーケンスは、第２実施形態のロードシーケンスを同様であり、詳細な説明は省略する。隣接するセルＣＡ−１、ＣＡ−２のデータをロードし、対応する電圧ＶｄｌａＤ−１〜ＶｄｌａＨ−１、ＶｄｌａＤ−２〜ＶｄｌａＨ−２を設定して、第１配線ＬＡ−１、ＬＡ−２に対応する電圧を印加したまま、選択されたメモリセルＭＣのデータをロードする。
【０２０４】
＜変形例４の効果＞
変形例４に係るメモリシステムであると、以下（１）〜（３）の効果を得ることが出来る。
【０２０５】
（１）データの誤読み出しを低減できる。
【０２０６】
第１実施形態の効果と同様の効果を奏する。
【０２０７】
（２）読み出し動作の時間増大を抑制しつつ、データの誤読み出しを低減できる。
【０２０８】
第１実施形態と同様の効果を奏する。
【０２０９】
（３）データの閾値分布をより狭くし、より正確に閾値分布のシフト量も調節することができる。
【０２１０】
変形例３と同様の効果を奏する。特に、変形例４のロード動作では、メモリセル３１のデータをロードするとき、ダミーメモリセルＭＤ（ｊ＋１）〜ＭＤ２ｊまでのデータパターンに基づいて隣接効果を演算し、ダミーワード線ＷＬＤ（ｊ＋１）〜ＷＬＤ２ｊに変換テーブルで対応する電圧を印加したまま、メモリセルＭＣ３１のデータをロードする。選択されたメモリセルに隣接するｊ個のセルの隣接効果を加味して第１配線の電圧を調整される。
【０２１１】
したがって、変形例４では、データの閾値分布をより狭くし、より正確に閾値分布のシフト量も調節することができる。
【０２１２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。上記全実施形態及び全変形例では、シーケンサ１５はカウンタ１５−１やレジスタ１５−２を有し、ロードシーケンスを制御していたが、この場合に限定されることなく、例えばメモリシステム用ステートマシン８３がカウンタやレジスタを有し、シーケンサ１５を制御してロードシーケンスを実行してもよい。すなわち、ＮＡＮＤ型フラッシュメモリ２内部で制御せずにコントローラ部３で制御してもよい。
【０２１３】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０２１４】
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…コントローラ部、４…入出部、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１２−１…センスユニット、１３…ページバッファ、１４…電圧発生回路、１５…シーケンサ、１６、１７…オシレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2013246849.tif 000013
【図１２】
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【図１３】
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