(57)【要約】      （修正有）【課題】ＧＰＳ信号や標準電波信号といった無線信号を受信する電波時計において、すべての信号処理をロジックＩＣで行うとデジタル回路が大型化し、高コスト化する。またリーク電流などにより消費電力が増加する。【解決手段】無線信号を受信して受信信号を出力する受信回路１０２と、該受信信号を入力し、各種デジタル処理を行い、デジタルデータを出力するデコーダ１０３と、該デジタルデータを入力し、各種情報データとして処理を行う制御手段（ＣＰＵ）１０４を有し、さらに、前記デコーダ１０３が、前記制御手段（ＣＰＵ）１０４からの制御により、前記デジタル処理の各段階毎に、各段階の処理に対して最適な構成に変更可能に構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
無線信号を受信して受信信号を出力する受信回路と、
該受信信号を入力し、各種デジタル処理を行い、デジタルデータを出力するデコーダと、該デジタルデータを入力し、各種情報データとして処理を行う制御手段を有し、さらに、前記デコーダが、前記制御手段からの制御により、
前記デジタル処理の各段階の処理に対応した構成に変更可能に構成されることを特徴とする電波時計用受信システム。
【請求項２】
前記デコーダは、各段階の処理を実行し、処理結果を前記制御手段に出力し、
前記制御手段は、前記処理結果を元に、
前記デコーダを、次段階のデジタル処理に適した構成とするように制御する
ことを特徴とする請求項１に記載の電波時計用受信システム。
【請求項３】
前記デコーダがＦＰＧＡで構成されると共に、
前記デコーダを構成するＦＰＧＡを、前記各段階の処理に最適な構成とするためのコンフィギュレーションデータを記憶する記憶手段を有し、
前記制御手段は、各段階の処理前に各段階用のコンフィギュレーションデータを指定し、
ＦＰＧＡで構成される前記デコーダは、各段階用のコンフィギュレーションデータを基に最適化されることを特徴とする請求項２に記載の電波時計用受信システム。
【請求項４】
前記デコーダがＧＰＳ受信用であり、
前記各段階の処理として、衛星サーチ、デコードを含む
ことを特徴とする請求項１ないし３のいずれか１つに記載の電波時計用受信システム。
【請求項５】
前記デコーダが標準電波受信用であり、
前記各段階の処理として、秒同期、分同期、照合を含む
ことを特徴とする請求項１ないし３のいずれか１つに記載の電波時計用受信システム。
【請求項６】
請求項１ないし５のいずれか１つに記載の電波時計用受信システムと、
前記無線信号を受信するためのアンテナを有することを特徴とする電波時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部信号を受信する電波時計用受信システムに関する。
【背景技術】
【０００２】
標準電波やＧＰＳ信号を受信して時刻データを取得し時刻修正を行う電波時計は、今や周知の技術である。電波時計では、アンテナで受信した電波を受信ＩＣでアナログ処理の上デジタルデータに変換し、このデジタルデータに対しデジタル処理を行うことで、時刻データを取得している。
【０００３】
以下の特許文献１〜３にあるように、標準電波やＧＰＳのコード判定等のデジタル処理を、デジタルＩＣやＦＰＧＡにより構成することで、ＣＰＵの負担を軽減する技術は、公知である。
【０００４】
特許文献１には、秒同期、判定、分同期、時刻データ抽出、照合の各動作を行う回路を有するロジックＩＣをＣＰＵとは別に持つことで、ＣＰＵの負担を軽減する技術が開示されている。
【０００５】
特許文献２には、キャリアミキサ、コードミキサ、積算カウンタ、コード及びキャリア弁別回路、コード及びキャリア数値制御発振器、擬似ランダムコード発生器、及びキャリア正弦／余弦テーブルなどの回路を搭載したＧＰＳのデコーダを、ＦＰＧＡにより作成する技術が開示されている。
【０００６】
特許文献３には、ＧＰＳ信号のデジタル信号処理装置をゲートアレイで作成し、不具合発見時にゲートアレイの書き換えを行う技術が開示されている。
【０００７】
特許文献４には、パッチアンテナをムーブメント内に搭載したＧＰＳ時計内部の部品配置状態についての開示がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許４２８３６０１号公報
【特許文献２】特開２００２−２５７９２０号公報
【特許文献３】特開平３−２４２０００号公報
【特許文献４】特開２０１１−２０８９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１のような標準電波用のロジックＩＣの場合、その全ての処理をロジックＩＣで行うには、秒同期、判定、分同期、時刻データ抽出、照合の各動作を行う回路が必要となる。特許文献２のように、ＧＰＳのデコーダには、キャリアミキサ、コードミキサ、積算カウンタ、コード及びキャリア弁別回路、コード及びキャリア数値制御発振器、擬似ランダムコード発生器、及びキャリア正弦／余弦テーブルなどの回路が必要である。   
上記回路の全てを電波時計用受信システムに用意することは、デジタル回路が大型化し、高コスト化する。さらに、ＩＣの大型化は、リーク電流などによる消費電力の増加も引き起こし、小型携帯機器である電波時計には向かない。    
【００１０】
特に、特許文献４に開示されているように、ＧＰＳ機能を時計に搭載する場合、高周波
受信用のパッチアンテナと高周波回路を駆動可能な大容量の大型電池という時計にとって非常に大きな部品が搭載されるため、ＦＰＧＡなどの電子部品を搭載する面積は非常に限られたものとなる。従って、小型携帯機器である電波時計では、そのような大型化したＩＣを入れるスペースも無く、無理に入れようとすれば、時計が大型化してしまう。   
ところで、上記に示した各回路は、各段階毎に必要となるが、他の段階においては、全く不要な回路となる。  
【００１１】
本発明は、このことに注目し、ＩＣのチップサイズを最適化可能な、標準電波やＧＰＳ用の電波時計用受信システムを提供する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために本発明の電波時計受信システムは、
無線信号を受信して受信信号を出力する受信回路と、
該受信信号を入力し、各種デジタル処理を行い、デジタルデータを出力するデコーダと、該デジタルデータを入力し、各種情報データとして処理を行う制御手段を有し、さらに、前記デコーダが、前記制御手段からの制御により、前記デジタル処理の各段階の処理に対応した構成に変更可能に構成されることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、デコード処理の各段階毎に、各段階に必要な処理に特化した最適化を行うことで、デジタル処理ＩＣの小型化を可能とする。これにより、デジタル処理ＩＣの低消費電力化やコストダウンを達成する。また、これらのＩＣの小型携帯機器への適用を容易にする。         
【図面の簡単な説明】
【００１４】
【図１】電波時計の受信システムを示すブロック図である。
【図２】ＧＰＳ時計のデータ処理を示すフローチャートである。
【図３】標準電波時計のデータ処理を示すフローチャートである。
【図４】ＧＰＳ時計の制御の流れを、デコーダと制御手段との関係で示した図である。
【図５】標準電波時計の制御の流れを、デコーダと制御手段との関係で示した図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、本発明の電波時計用受信システムを用いたＧＰＳ受信機及び標準電波受信機の実施例について詳細に説明する。
［電波時計全体のシステム］
まず最初に、電波時計全体のシステムについて、電波時計システム概略図である図１を用いて説明する。以下、ＧＰＳ信号や標準電波などの外部の信号を受信して、その受信した情報を元に動作、表示を行う時計を総じて電波時計と呼ぶ。
【００１６】
１０１は送信された無線信号を受信するアンテナ、１０２はアンテナ１０１で受信した無線信号を周波数変換しデジタル信号化する受信回路、１０３は受信回路１０２から出力されるデジタル信号を入力し、各種デジタル処理を行うデコーダである。本実施形態においては、デコーダ１０３はＦＰＧＡ（Field Programmable Gate Array）で構成される。
【００１７】
１０４は電波時計１００における各種制御を行う制御手段（ＣＰＵ）である。制御手段１０４は、内部処理用に一時記憶用の内部レジスタ（不図示）を有している。なお、内部レジスタのかわりに外部にＲＡＭを設置しても良い。
１０５は電波時計１００で処理された各種情報を表示する表示手段である。
【００１８】
１０６は各種情報を記憶する記憶手段（ＲＯＭ）であり、ＦＰＧＡ構成されるデコーダ
１０３において回路を適宜構成する作業であるコンフィギュレーションに必要なコンフィグレーションデータや制御手段１０４のプログラム情報が保存される。
【００１９】
デコーダ１０３は、制御手段１０４にて指示されたコンフィグレーションデータに基づいて回路生成されるように構成されている。なお、コンフィグレーションデータは記憶手段１０６に持たせる他、デコーダ１０３に専用ＲＯＭを設置しても良い。
【００２０】
なお、本発明の実施例においては、デコーダ１０３はＦＰＧＡで構成するものとしたが、実装状態において回路構成を書き換え可能なプログラマブルデバイスであれば、他のデバイスを用いても良い。このようなデバイスは一般にＰＬＤ（programmable logic device）と呼ばれ、ＦＰＧＡの他、ＣＰＬＤ（Complex Programmable Logic Device）なども含まれる。本発明の実施例においてＦＰＧＡを採用した理由は以下による。
（１）ＣＰＬＤに比べ大規模な回路構成が実現可能であること。
（２）複数の回路に対応するコンフィグレーションデータを蓄積したＲＯＭを機器に実装することに、実装状態でも容易に回路構成を変更可能であること。
【００２１】
１０７は、受信回路１０２やデコーダ１０３の動作において使用する発振手段である。
【００２２】
図１において、受信回路１０２やデコーダ１０３、発振手段１０７は受信部１１０であり、受信部１１０は受信が実行される場合のみに電源が供給され、受信時以外は電源が遮断されている。これにより、電波時計の低消費電力化が図られている。
【００２３】
送信された無線信号はアンテナ１０１を通して受信回路１０２にで周波数が変換され、デジタル化された信号がデコーダ１０３に対して出力される。
デコーダ１０３では復調や信号処理を行い、ベースバンド情報を復元し、またその情報を用いて演算を行う。時計に必要な演算結果の情報は制御手段１０４に送られ、表示手段１０５によって表示される。受信が開始されると発振手段１０７がクロックを発生し、受信回路に必要なクロック信号を発生する。
【００２４】
［第一の実施形態]
次に、第一の実施形態としてＧＰＳ等の測位衛星からの信号を受信し、時刻修正、測位等を行うＧＰＳ時計の詳細な処理の流れについて、図２を用いて説明する。
【００２５】
本実施形態では、ＧＰＳ時計での処理段階が、初期動作、衛星サーチ、デコード演算の３段階であるとして説明を行う。前記３段階以外の付随処理については、いずれかの処理に適宜編入されているものとする。
【００２６】
図２は、ＧＰＳ時計のデータ処理を示すフローチャートである。
制御手段１０４が、定時受信時刻や屋外の検出などの所定の条件、もしくは、不図示のプッシュボタンによる強制受信操作等を判断し、受信が開始される。受信が開始されると受信システム全体の電源が入り、発振手段１０７がクロックの出力を開始する。これにより受信システム全体が動作を開始する（Ｓ２０１）。
【００２７】
受信が開始された時、記憶手段１０６が保持している前回までの受信情報や電波状況などの環境情報を制御手段１０４が取得し（Ｓ２０２）、制御手段１０４は、これら環境情報を元に適切に判断し、記憶手段１０６のコンフィグレーションデータの中から初期動作のための最適なコンフィグレーションデータを選択する（Ｓ２０３）。このコンフィグレーションデータに基づいて第一のコンフィグレーションが行われ、ＦＰＧＡで構成されるデコーダ１０３に初期動作のための最適な回路が生成される（Ｓ２０４）。
【００２８】
受信部１１０はまず初期動作を行い、電波強度などの初期情報を取得する（Ｓ２０５）。初期動作で得られた初期情報は制御手段１０４に送られ、制御手段１０４内の不図示のレジスタに保持される（Ｓ２０６）。制御手段１０４は、これらの初期情報を元に適切に判断し、記憶手段１０６のコンフィグレーションデータの中から衛星捕捉について最適なコンフィグレーションデータを選択する（Ｓ２０７）。このコンフィグレーションデータに基づいて第二のコンフィグレーションが行われ、デコーダ１０３に衛星捕捉に最適な回路が生成される（Ｓ２０８）。
【００２９】
受信部１１０が捕捉動作を行い（Ｓ２０９）、衛星が捕捉される（Ｓ２１０）と、捕捉された衛星の衛星番号、周波数、コード位相などが制御手段１０４に送られ、制御手段１０４内の不図示のレジスタに保持される（Ｓ２１１）。
制御手段１０４は、これらの捕捉情報を元にデコードに最適なコンフィグレーションファイルを選択する（Ｓ２１２）。このコンフィグレーションデータに基づいて第三のコンフィグレーションが行われ、デコーダ１０３にデコードに最適な回路が生成される（Ｓ２１３）。
発振手段１０７のタイミング情報を元に、先に補足した衛星の再捕捉を行い、コードの同期を維持する（Ｓ２１４）。コード同期を維持した状態でベースバンド情報のデコード処理を行い、得られた航法データからサブフレーム同期、時刻情報取得、測位演算等を行う（Ｓ２１５）。時刻情報や測位演算の結果、またタイミング情報を制御手段１０４に出力する（Ｓ２１６）。
制御手段１０４が必要な情報がすべて取得されたと判断すると受信が終了となり、制御手段１０４により受信システムの電源が切られ、受信システムは停止する（Ｓ２１７）。
【００３０】
図４は、上記で説明した第一の実施例における制御の流れを、デコーダ１０３と制御手段１０４との関係で示した図である。
【００３１】
第一のコンフィグレーションによって、デコーダ１０３には初期動作に最適な回路が生成され、
第二のコンフィグレーションによって、デコーダ１０３には衛星捕捉に最適な回路が生成され、
第三のコンフィグレーションによって、デコーダ１０３にはデコードに最適な回路が生成される。
【００３２】
図４におけるデコーダ１０３の実線で囲まれた部分は生成される回路規模のイメージであり、斜線部分は回路が生成されないエリアを表している。第一の実施例では第二のコンフィグレーション時に最大の回路規模を必要とすることを表しており、これに合わせた必要最低限のデバイスを選定すればよい。一方、受信動作に必要なすべての回路を実装するためには本実施例の場合よりも大きなデバイスを必要とする。
【００３３】
このように、デコーダ１０３には各受信処理段階において最適な回路のみが生成され、他の段階において必要となる回路は生成されない。従って、各段階における最適な回路のうち最大規模の回路に合わせてＦＰＧＡを選択することが可能である。従って、デコーダ１０３に使用するＦＰＧＡの小型化が可能となり、電波時計自体の低消費電力化や小型化が可能となる。
【００３４】
［第二の実施形態]
次に、第二の実施形態として、標準電波信号を受信して、時刻やカレンダー修正等を行う標準電波時計に本発明を適用した場合について説明する。
【００３５】
本実施形態では、標準電波時計での処理段階が、秒同期、分同期、照合の３段階である
として説明を行う。前記３段階以外の付随処理については、いずれかの処理に適宜編入されているものとする。
【００３６】
図３は、標準電波時計のデータ処理を示すフローチャートである。
制御手段１０４が、定時受信時刻や屋外の検出などの所定の条件、もしくは、不図示のプッシュボタンによる強制受信操作等を判断し、受信が開始される。受信が開始されると受信システム全体の電源が入り、発振手段１０７がクロックの出力を開始する。これにより受信システム全体が動作を開始する（Ｓ３０１）。
受信システムが常時動作している時計システムの発振手段を利用する場合は電源制御やクロックゲーティングによりシステムが休止しているため、これらを解除して受信システム全体を動作させる。
【００３７】
受信が開始された時、記憶手段１０６が保持している前回までの受信情報や受信回路の初期動作から得られる周波数、電波状況などの環境情報等を制御手段１０４が取得し（Ｓ３０２）、制御手段１０４はこれら環境情報を元に適切に判断し、記憶手段１０６のコンフィグレーションデータの中から秒同期動作のための最適なコンフィグレーションデータを選択する（Ｓ３０３）。このコンフィグレーションデータによって第一のコンフィグレーションが行われ、ＦＰＧＡで構成されるデコーダ１０３に秒同期のための最適な回路が生成される（Ｓ３０４）。
【００３８】
受信システムはまず秒同期を行い、各コード信号の立ち上がり、もしくは立ち下りを検知し、秒同期のタイミング情報を取得する（Ｓ３０５）。
秒同期動作で得られたタイミング情報は制御手段１０４に送られ、制御手段１０４内の不図示のレジスタに保持される（Ｓ３０６）。
制御手段１０４は、上記タイミング情報を元に適切に判断し、記憶手段１０６のコンフィグレーションデータの中からコード判定、分同期について最適なコンフィグレーションデータを選択する（Ｓ３０７）。
このコンフィグレーションデータによって第二のコンフィグレーションが行われ、コード判定、分同期について最適なデコーダ１０３に回路が生成される（Ｓ３０８）。
デコーダ１０３はコード判定を行い（Ｓ３０９）、得られたコード情報から分同期を行い、データフレームの先頭を見つける（Ｓ３１０）。
【００３９】
分同期後、連続的に得られる時刻、カレンダー情報等はブロック別に制御手段１０４に送られ、制御手段１０４内の不図示のレジスタに保持される（Ｓ３１１）。
その後、一定の情報が蓄積された時点でコード判定動作を終了し、制御手段１０４は、ブロック照合について最適なコンフィグレーションデータを選択する（Ｓ３１２）。
このコンフィグレーションデータによって第三のコンフィグレーションが行われ、デコーダ１０３に回路が生成される（Ｓ３１３）。
【００４０】
デコーダ１０３は制御手段１０４に保持されている時刻、カレンダー情報を元に、ブロック照合を行い、時刻、日付等を確定する（Ｓ３１４）。
この確定情報は制御手段１０４に出力される（Ｓ３１５）。
制御手段１０４において必要な情報がすべて取得されたと判断すると受信が終了となり、制御手段１０４により受信システムの電源が切断され、受信システムは停止する（Ｓ３１６）。
【００４１】
図５は、上記で説明した第二の実施例における制御の流れを、デコーダ１０３と制御手段１０４との関係で示した図である。
【００４２】
第一のコンフィグレーションによって、デコーダ１０３には秒同期動作に最適な回路が
生成され、
第二のコンフィグレーションによって、デコーダ１０３にはコード判定、分同期に最適な回路が生成され、
第三のコンフィグレーションによって、デコーダ１０３にはブロック照合に最適な回路が生成される。
【００４３】
図５におけるデコーダ１０３の実線で囲まれた部分は生成される回路規模のイメージであり、斜線部分は回路が生成されないエリアを表している。第二の施例では蓄積された大容量のデータを照合する第３のコンフィグレーション時に最大の回路規模を必要とすることを表しており、これに合わせた必要最低限のデバイスを選定すればよい。一方、受信動作に必要なすべての回路を実装するためには本実施例の場合よりも大きなデバイスを必要とする。
【００４４】
第一の実施例と同様に、第二の実施例においてもデコーダ１０３には各受信処理段階において最適な回路のみが生成され、他の段階において必要となる回路は生成されない。従って、各段階における最適な回路のうち最大規模の回路に合わせてＦＰＧＡを選択することが可能である。従って、デコーダ１０３に使用するＦＰＧＡの小型化が可能となり、電波時計自体の低消費電力化や小型化が可能となる。
【００４５】
＜変形例＞
なお、本発明の実施においては、以下のような変形例が可能である。
【００４６】
（１）上記実施例１では、初期動作、衛星サーチ、デコード演算の３段階、実施例２では、
秒同期、分同期、照合の３段階であるとして説明を行ったが、もちろんこれに限定されない。
例えば、実施例２の秒同期用回路と分同期用回路を合わせた大きさが照合用回路よりも小さければ、秒同期用回路と分同期用回路を合わせた回路として生成し、「秒・分同期」と「照合」の２段階としても良い。
逆に、「照合」段階をより細かな段階に分割し、４段階以上の工程としてもよい。
段階を少なくするとコンフィグレーションとそれに付随する一連の処理にかかる時間が減少し全体の処理時間を短くすることが可能であるが、ＦＰＧＡのチップの大きさが大きくなる。逆に、段階を多くするとＦＰＧＡのチップを小さく出来るが、コンフィグレーションとそれに付随する一連の処理にかかる時間が増加し全体の処理時間が長くなる。処理時間とチップサイズを考慮し、適宜最適な処理に分割すればよい。
【００４７】
（２）実施例１で、コンフィグレーション２で、初期情報を元に、最適な衛星サーチ用の回路を作成するが、この際、必要最低限の相関器のみを作成するようにしても良い。
例えば、自動受信では前日捕捉した衛星を捕捉可能な相関器に設定すればかなりの確率で受信可能となるので、そのような相関器１つのみを発生させれば良い。
このようにすれば、コンフィグレーションにかかる時間を省略できるほか、動作する回路規模を小さく出来、低消費電力化に貢献できる。
【００４８】
（３）使用するデバイス
上記各実施例では、プログラマブルデバイスとしてＦＰＧＡを使用したが、他のデバイス、例えばＣＰＬＤを使用しても良い。
ＣＰＬＤは、回路変更用のＲＯＭが不要のため回路構成を小さく出来る。但し、ＣＰＬＤは回路容量的に小・中規模の回路しか構成できないので、使用用途は限られる可能性がある。例えば、一部の処理にＣＰＬＤを使用して可変構成とし、固定のロジック回路と併用することも可能である。
【符号の説明】
【００４９】
１０１  アンテナ
１０２  受信回路
１０３  デコーダ（ＦＰＧＡ）
１０４  制御手段（ＣＰＵ）
１０５  表示手段
１０６  記憶手段（ＲＯＭ）
１０７  発振手段
Ｓ２０１  受信電源オンステップ
Ｓ２０２  環境情報取得ステップ
Ｓ２０３  コンフィグレーション１データ選択ステップ
Ｓ２０４  コンフィグレーション１
Ｓ２０５  初期動作ステップ
Ｓ２０６  初期情報取得ステップ
Ｓ２０７  コンフィグレーション２データ選択ステップ
Ｓ２０８  コンフィグレーション２ステップ
Ｓ２０９  衛星サーチステップ
Ｓ２１０  衛星捕捉ステップ
Ｓ２１１  捕捉情報取得ステップ
Ｓ２１２  コンフィグレーション３データ選択ステップ
Ｓ２１３  コンフィグレーション３ステップ
Ｓ２１４  再捕捉ステップ
Ｓ２１５  デコード・演算ステップ
Ｓ２１６  データ出力ステップ
Ｓ２１７  受信電源オフステップ
Ｓ３０１  受信電源オンステップ
Ｓ３０２  局・周波数情報取得ステップ
Ｓ３０３  コンフィグ１レーションデータ選択ステップ
Ｓ３０４  コンフィグレーション１
Ｓ３０５  秒同期ステップ
Ｓ３０６  秒同期情報取得ステップ
Ｓ３０７  コンフィグレーション２データ選択ステップ
Ｓ３０８  コンフィグレーション２ステップ
Ｓ３０９  コード判定ステップ
Ｓ３１０  分同期ステップ
Ｓ３１１  取得情報保存ステップ
Ｓ３１２  コンフィグレーション３データ選択ステップ
Ｓ３１３  コンフィグレーション３ステップ
Ｓ３１４  ブロック照合ステップ
Ｓ３１５  時刻データ出力ステップ
Ｓ３１６  受信電源オフステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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