(57)【要約】      （修正有）【課題】データページの読み込み時間の短縮を可能にするメモリシステムを提供する。【解決手段】記憶装置は、所定の数のビットからなるデータページ１０２を複数有する不揮発性メモリ１００と、ビットの状態出力を要求するコントローラ１１０とを有し、不揮発性メモリ１００は、ビットの状態出力の要求を受けた際に、ビットの論理値を検査する論理回路１０３を有し、ビットが全て書き込み可または書き込み不可を示す論理値をコントローラに出力する。【選択図】図２
2013077094.tif 000002
【特許請求の範囲】
【請求項１】
所定の数のビットからなるデータページを複数有する不揮発性メモリと、
前記ビットの状態出力を要求するコントローラと、
を有し、前記不揮発性メモリは、前記ビットの状態出力の要求を受けた際に、前記ビッ
トの論理値を検査する論理回路を有する記憶装置。
【請求項２】
前記論理回路は、ＡＮＤ回路で構成されており、前記ビットが全て書き込み可を示す前記
論理値であれば書き込み可を示す前記論理値を前記コントローラに出力し、前記ビットが
全て書き込み不可を示す前記論理値であれば書き込み不可を示す前記論理値を前記コント
ローラに出力する請求項１に記載の記憶装置。
【請求項３】
前記論理回路は、前記データページ内の書き込み可または書き込み不可を示す前記ビット
の個数をカウントする回路で構成されており、前記カウントの結果を前記コントローラへ
出力する請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
不揮発性メモリの一つであるＮＡＮＤ型フラッシュメモリは、音楽データや画像データ、
映像データ等を扱う携帯機器等の記憶装置として広く使用されている。例えば、携帯機器
としては携帯電話やデジタルカメラ、スマートフォンを主に含むＰＤＡ（Ｐｅｒｓｏｎａ
ｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等が挙げられる。また、パーソナルコンピュ
ータ等に接続されるＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）メモリ等にも
ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリが使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリは微細化が進むにつれ、書き込み及び読み込み速度が遅くな
り、かつ書き換え回数の上限や読み出しディスターブ（Ｒｅａｄ  Ｄｉｓｔｕｒｂ：ＲＤ
）、ストレス誘起リーク電流（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒ
ｒｅｎｔ：ＳＩＬＣ）等のデータ信頼性が厳しくなっている。また、大容量化が進みメモ
リセルトランジスタあたりに２ビット、３ビットを記憶させる多値化技術によりコントロ
ーラの制御はますます複雑化している。そのため、コントローラの制御負担を軽減させ、
少しでもデータページの読み込み時間を短くする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５８９２２
【特許文献２】特開２００５−３１７７５１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
データページの読み込み時間の短縮を可能にする記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の記憶装置は、所定の数のビットからなるデータページを複数有する不揮発性メ
モリと、前記ビットの状態出力を要求するコントローラとを有し、前記不揮発性メモリは
、前記ビットの状態出力の要求を受けた際に、前記ビットの論理値を検査する論理回路を
有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係るメモリカード１の構成を示すブロック図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成を示す概念図。
【図３】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００のデータページ１０２の構造例を示す概念図。
【図４】第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成を示す回路図。
【図５】第１の実施形態におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０への読み出し動作時の出力用制御信号波形図。
【図６】第１の実施形態の比較例のＮＡＮＤ型フラッシュメモリ１００の構成を示す概念図。
【図７】第１の実施形態の比較例におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０への読み出し動作時の出力用制御信号波形図。
【図８】第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成を示す概念図。
【図９】第２の実施形態に係るレスポンスデータの概念図。
【図１０】第２の実施形態におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０への読み出し動作時の出力用制御信号波形図。
【図１１】第２の実施形態の変形例に係るレスポンスデータの概念図。
【図１２】第２の実施形態の変形例におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０への読み出し動作時の出力用制御信号波形図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、本発明の記憶装
置の一例として、メモリカード１を挙げて説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態に係るメモリカード１の構成を示すブロック図を示している。メ
モリカード１は、例えばデジタルカメラ本体等のホスト装置２に接続された時に動作し、
ホスト装置２からの要求に応じたアクセス処理を行う。また、メモリカード１とホスト装
置２は、バスインターフェース３０を介して接続される。ホスト装置２はメモリカード１
に対してアクセスを行うためのハードウェア及びソフトウェア、及びメモリカード１に電
源を供給するための電源回路を備えている。
【００１０】
メモリカード１は、ホスト装置２との間でバスインターフェース３０を介してデータの
授受を行う。メモリカード１は、不揮発性メモリの一種であるＮＡＮＤ型フラッシュメモ
リ１００、及びＮＡＮＤ型フラッシュメモリ１００を制御するコントローラ１１０が設け
られている。なお、不揮発性メモリとしては、ＮＡＮＤ型フラッシュメモリ１００に限定
されず、様々な種類の不揮発性メモリを使用することが可能である。
【００１１】
コントローラ１１０は、例えば、ＮＡＮＤ型フラッシュメモリ１００内のどこの物理ブロ
ックアドレスに何番目の論理セクタアドレスのデータが含まれているか、あるいはどこの
ブロックが消去状態であるか等の、ＮＡＮＤ型フラッシュメモリ１００内部の物理状態を
管理する。
【００１２】
コントローラ１１０の内部には、ホストインターフェース（ホストＩ／Ｆ）１１１、ＭＰ
Ｕ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１２、ＲＯＭ（Ｒｅａｄ  Ｏｎｌ
ｙ  Ｍｅｍｏｒｙ）１１３、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１１
４、バッファ１１５、メモリインターフェース（メモリＩ／Ｆ）１１６、ＥＣＣ（Ｅｒｒ
ｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔ）回路１１７等が設けられている。
【００１３】
ホストインターフェース１１１は、所定のプロトコルに従ってコントローラ１１０とホス
ト装置２との間のインターフェース処理を行う。メモリインターフェース１１６は、所定
のプロトコルに従ってコントローラ１１０とＮＡＮＤ型フラッシュメモリ１００との間の
インターフェース処理を行う。
【００１４】
ＭＰＵ１１２は、メモリカード１全体の動作を制御する。ＭＰＵ１１２は、例えばメモリ
カード１が動作する時に、ＲＯＭ１１３に格納されているファームウェア（制御プログラ
ム）をＲＡＭ１１４上に読み出して所定の処理を実行することにより、各種のテーブルを
ＲＡＭ１１４上に作成する。また、ＭＰＵ１１２は、ホスト装置２から書き込みコマンド
、読み出しコマンド、消去コマンド等を受け取り、ＮＡＮＤ型フラッシュメモリ１００に
対して所定の処理を実行し、バッファ１１５を通じたデータ転送処理を制御する。
【００１５】
ＲＯＭ１１３は、ＭＰＵ１１２により制御される制御プログラム等を格納する。ＲＡＭ１
１４は、ＭＰＵ１１２の作業エリアとして使用され、ＲＯＭ１１３からロードされた制御
プログラムや各種のテーブルを記憶する。メモリインターフェース１１６は、コントロー
ラ１１０とＮＡＮＤ型フラッシュメモリ１００との間のインターフェース処理を行う。
【００１６】
バッファ１１５は、ホスト装置２から送られてくるデータをＮＡＮＤ型フラッシュメモリ
１００に書き込む際に、ホストインターフェースに基づく一定量のデータを一時的に記憶
し、また、ＮＡＮＤ型フラッシュメモリ１００から読み出されるデータをホスト装置２へ
送り出す際に、一定量のデータを一時的に記憶する。
【００１７】
ＥＣＣ回路１１７は、ホスト装置２から送られる書き込みデータに対しては、所定のビッ
ト数からなるデータ部分ごとにエラー訂正符号を生成する。各エラー訂正符号は、これに
対応するデータ部分とともにＮＡＮＤ型フラッシュメモリ１００に格納される。また、Ｅ
ＣＣ回路１１７は、ＮＡＮＤ型フラッシュメモリ１００から送られる読み出しデータに対
しては、エラー訂正符号を用いて、データ部分ごとにエラーの検出及び訂正を行う。エラ
ーの訂正を行った後、ＥＣＣ回路１１７は、エラー訂正符号を取り除いた状態でデータを
バッファ１１５に送る。従って、ホスト装置２には、エラー訂正符号を含まない読み出し
データがメモリカード１から送られる。
【００１８】
図２は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成を示す概念図、図
３は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００のページ１０２の構造例を
示す概念図、及び図４は第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成
を示す回路図を示している。ＮＡＮＤ型フラッシュメモリ１００は、データ消去単位であ
る複数のデータブロック１０１を備えている。各データブロック１０１は、データ書き込
み単位あるいはデータ読み出し単位である複数のデータページ１０２から構成される。
【００１９】
図２に示すように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００はＡＮＤ回
路１０３が設けられており、ＡＮＤ回路１０３はデータページバッファ１０４の各ビット
に接続している。ここで、ＡＮＤ回路１０３とは、論理回路の１つであり、論理積の演算
を行う回路である。２個以上の入力端子と、１個の出力端子を持ち、全ての入力端子に特
定の信号が加えられた時のみ、出力端子から出力信号が出力される。例えば、全ての入力
が“１”の場合は“１”を出力するが、１つでも“０”を入力した場合は“０”を出力す
る。
【００２０】
図３に示すように、本実施形態のＮＡＮＤ型フラッシュメモリ１００内の各データページ
１０２は、データ部と冗長部で構成されている。一般に、データ部には通常のデータを格
納し、冗長部にはＥＣＣデータ等の管理情報が格納される。本実施形態では、一例として
、５１２バイト分のデータ領域を４つと、１０バイト分のＥＣＣ領域を４つ、２４バイト
分のＳｐａｃｅ領域での計２１１２バイトで構成されている。従って、上述したＡＮＤ回
路１０３は２１１２バイト分に接続している。
【００２１】
ここで、ＮＡＮＤ型フラッシュメモリ１００は、一度書き込まれたデータページ１０２に
再度書き込みをするといった書き換え動作はできない。よって、書き込みを実施するデー
タページ１０２は必ず消去状態（ＯｘＦＦ）でなければならない。すなわち、消去状態（
ＯｘＦＦ）であるデータページ１０２は書き込み可能と判断される。
【００２２】
図４に示すように、コントローラ１１０がＮＡＮＤ型フラッシュメモリ１００へ指示をし
た際、例えば既定のコマンドを発行した際に、ＮＡＮＤ型フラッシュメモリ１００は指定
されたデータページ１０２の全ビットのＡＮＤをＡＮＤ回路１０３で取り、最終的に出力
結果“０”または“１”のみをコントローラ１１０へ返す。ここで、指定されたデータペ
ージ１０２の全ビットのＡＮＤをＡＮＤ回路１０３が取るのは、コントローラ１１０から
指示を受けた瞬間だけでなく、しばらく後であっても構わない。
【００２３】
コントローラ１１０は、ＮＡＮＤ型フラッシュメモリ１００から入力した結果が“１”な
らば、指定されたデータページ１０２が消去済み（ＯｘＦＦ）と判断して、そのデータペ
ージ１０２は書き込み可能状態であると認識する。一方、コントローラ１１０は、ＮＡＮ
Ｄ型フラッシュメモリ１００から入力した結果が“０”ならば、指定されたページ１０２
は既に使用されていると判断して、そのデータページ１０２は書き込み不可状態であると
認識する。
【００２４】
図５は第１の実施形態におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１
０への読み出し動作時の信号波形を示している。ＮＡＮＤ型フラッシュメモリ１００へ読
み出し指示をするためには決められた信号形態があり、入出力バス（Ｉｎｐｕｔ−Ｏｕｔ
ｐｕｔ  Ｂｕｓ：Ｉ／Ｏバス）を介してＣＭＤ（００ｈ）＋Ａｄｄｒｅｓｓ＋ＣＭＤ（３
０ｈ）をＮＡＮＤ型フラッシュメモリ１００へ送る必要がある。コントローラ１１０から
ＮＡＮＤ型フラッシュメモリ１００への入力信号バス（ＣＬＥ，ＡＬＥ，／ＲＥ）を通る
信号により、ＮＡＮＤ型フラッシュメモリ１００はＩ／Ｏバスを通る信号の識別を行って
いる。ここで、“／ＲＥ”はＲＥの反転信号を示している。
【００２５】
まず、ＣＬＥ（Ｃｏｍｍａｎｄ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）が“Ｈ”レベルを示した場
合、Ｉ／Ｏバスを通る信号が制御コマンドであると識別する。次に、ＡＬＥ（Ａｄｄｒｅ
ｓｓ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）が“Ｈ”レベルを示した場合、Ｉ／Ｏバスを通る信号
が記憶領域にアクセスするためのアドレス情報であると識別する。ここで、ＣＬＥとＡＬ
Ｅの信号レベルは、排他的関係にある。
【００２６】
／ＲＥ（Ｒｅａｄ  Ｅｎａｂｌｅ）が“Ｌ”レベルを示した場合、Ｉ／Ｏバスを通る信号
がＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０へ読み出されたデータ情報
であると識別する。／ＲＥ信号をＴｏｇｇｌｅさせることにより、１データページ分のデ
ータを読み出す。また、Ｉ／Ｏバスは８ビットあるため、１回のＴｏｇｇｌｅで８ビット
転送することが可能である。
【００２７】
図５に示すように、第１の実施形態のメモリシステムの場合、／ＲＥ信号を１回トグル
させるのみで、コントローラ１１０から指定されたデータページ１０２の全てのビットが
“１”（ＯｘＦＦ）であるか、“０”であるかを知ることができる。
【００２８】
ここで、従来のＮＡＮＤ型フラッシュメモリ１００を比較例として挙げる。図６は第１
の実施形態の比較例のＮＡＮＤ型フラッシュメモリ１００の構成を示す概念図、図７は第
１の実施形態の比較例におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１
０への読み出し動作時の信号波形を示している。この比較例について、図２に示す第１の
実施形態に係るＮＡＮＤ型フラッシュメモリ１００の構成と同一部分は同一符号で示す。
【００２９】
第１の実施形態と比較例の異なる点は、ＮＡＮＤ型フラッシュメモリ１００内にＡＮＤ
回路１０３が設けられていない点である。この比較例においては、コントローラ１１０か
ら確認指示されたデータページ１０２が書き込み可能であるかを判別するために、対象デ
ータページ１０２のデータをＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０
へ読み込む必要がある。
【００３０】
よって、対象データページ１０２のデータは、まずＮＡＮＤ型フラッシュメモリ１００
内のデータページバッファ１０４に読み出され、その後、コントローラ１１０内のバッフ
ァ１１５へと読み込まれる。そして、ＭＰＵ１１２がバッファ１１５に読み出された対象
データページ１０２のデータの全ビットを検査する。
【００３１】
その際、第１の実施形態の場合と同様に、対象データページ１０２のデータの全ビットが
“１”であるならば、対象データページ１０２は消去済み（ＯｘＦＦ）、すなわち、書き
込み可能ページとして判定される。一方、対象データページ１０２のデータの内１つでも
“０”のビットがあるならば、対象データページ１０２は既に使用されている、すなわち
、書き込み不可ページとして判定される。
【００３２】
比較例ではこのような動作によって、ＮＡＮＤ型フラッシュメモリ１００内のデータペ
ージ１０２の書き込み可否が判定される。従って、図７に示すように、コントローラ１１
０へ１データページ分の２１１２バイトのデータを読み出すためには、／ＲＥの信号を２
１１２回トグルさせる必要がある。
【００３３】
／ＲＥ信号が４０ＭＨｚでトグルすると仮定した場合、２１１２バイト分のデータを読
み出すための使用時間は、約５２．８μｓとなる。
【００３４】
上述したように、第１の実施形態のメモリシステムの場合、ＮＡＮＤ型フラッシュメモ
リ１００の周辺回路領域１０にＡＮＤ回路１０３を設けることにより、／ＲＥ信号をトグ
ルさせる回数が１回のみで済む。
【００３５】
従って、従来の読み込み形態である比較例のメモリシステムと比べて、データの読み込み
時間を大幅に短縮することが可能となり、微細化・大容量化が進むＮＡＮＤ型フラッシュ
メモリ１００におけるコントローラ１１０の制御負担を軽減させることができる。
【００３６】
（第２の実施形態）
図８は第２の実施形態に係るメモリカード１の構成を示すブロック図を示している。第
２の実施形態について、図２に示す第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１
００の構成と同一部分は同一符号で示す。
【００３７】
第２の実施形態が第１の実施形態と異なる点は、ＮＡＮＤ型フラッシュメモリ１００の周
辺回路領域１０に設けられていたＡＮＤ回路１０３をサーチ回路１０５にした点である。
ここで、サーチ回路１０５はカウント機能を有するように構成した回路のことである。第
２の本実施形態において、サーチ回路１０５は、データページバッファ１０４の全ビット
の中からデータが“０”であるビットの個数をカウントする機能を有する回路である。
【００３８】
図８に示すように、サーチ回路１０５がデータページバッファ１０４の全てのビットに
接続されている。コントローラ１１０がＮＡＮＤ型フラッシュメモリ１００へ指示をした
場合、例えば既定のコマンドを発行した場合に、ＮＡＮＤ型フラッシュメモリ１００は指
定されたデータページ１０２の全ビットの中からデータ“０”であるビットの個数情報を
コントローラ１１０へ返す。
【００３９】
そして、コントローラ１１０は、この“０”の個数が一定の数を超えていた場合、その
対象のデータページ１０２は既に使用されていると判定する。一方、“０”の個数が一定
の数以下である場合、コントローラ１１０はその対象のデータページ１０２が書き込み可
能と判定する。
【００４０】
ここで、書き込み可否の判断基準となるデータ“０”の個数は、使用するメモリシステ
ムのＥＣＣ回路１１７のエラー訂正許容ビット数や、ＮＡＮＤ型フラッシュメモリ１００
の書き込み／読み出し（Ｗｒｉｔｅ／Ｒｅａｄ：Ｗ／Ｒ）回数の上限またはデータ保持（
Ｄａｔａ  Ｒｅｔｅｎｔｉｏｎ：Ｄ／Ｒ）時間の寿命等によって各々定められる。
【００４１】
ここで、ＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０へのレスポンスは
データ“０”の個数情報である。よって、レスポンスのデータ長は、使用するメモリシス
テムにより定めることができる。
【００４２】
図９は第２の実施形態に係るレスポンスのデータ長の概念図、図１０は第２の実施形態
におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０への読み出し動作時
の信号波形を示している。
【００４３】
データ長は、書き込み可否Ｆｌａｇを１ビットと、使用するメモリシステムにより任意に
ビット長を定めることができるＣｏｕｎｔビットで構成される。データ“０”の個数がＣ
ｏｕｎｔビットで表現できる上限を超えた場合に、Ｆｌａｇビットは“０”となる。一方
、データ“０”の個数がＣｏｕｎｔビットで表現できる場合は、Ｆｌａｇビットは“１”
となる。
【００４４】
コントローラ１１０は、レスポンスデータのＦｌａｇビットが“０”、またはカウント
したデータ“０”の個数が判断基準を超える場合、対象のデータページ１０２は既に使用
されていると判定する。一方、カウントしたデータ“０”の個数が判断基準以内の場合、
対象のデータページ１０２は書き込み可能と判定される。
【００４５】
ここで、一例として５１２バイト分のデータ領域を４つと、１０バイト分のＥＣＣ領域
を４つ、２４バイト分のＳｐａｃｅ領域での計２１１２バイトで考える。メモリコントロ
ーラ１１０から指定された、ＮＡＮＤ型フラッシュメモリ１００のデータページ１０２の
書き込み可否の判断基準となるデータ“０”の個数が２４個までと定めたと仮定する。一
般に、ｎビットでは２のｎ乗個までの選択肢からなる情報を表現することができる。よっ
て、Ｃｏｕｎｔビットは最大で３１個を表現できる５ビット以上確保すべきである。さら
に、Ｆｌａｇビット用に１ビット確保する必要があるので、ビット長は６ビット以上確保
する必要がある。
【００４６】
よって、データ“０”の個数が３２個以上である場合、Ｆｌａｇビットが“０”に設定
されるため、コントローラ１１０は対象のデータページ１０２が既に使用されていると判
定する。また、データ“０”の個数が２５〜３１個の間である場合、Ｆｌａｇビットは“
１”を示すが、Ｃｏｕｎｔビットの個数が２４個以上であるため、コントローラ１１０は
対象のデータページ１０２が既に使用されていると判定する。
【００４７】
一方、Ｆｌａｇビットが“１”であり、且つＣｏｕｎｔビットの個数が２４個以下である
場合、コントローラ１１０は対象のデータページ１０２が書き込み可能であると判定する
。
【００４８】
ここで、上述したように、Ｉ／Ｏバスは８ビットあるため、１回のトグルで８ビット転
送することが可能である。従って、第２の実施形態において、レスポンスデータ長が６ビ
ットである場合、図１０に示すように、コントローラ１１０がＮＡＮＤ型フラッシュメモ
リ１００からレスポンスデータを受け取るためには、／ＲＥ信号を１回トグルさせるだけ
で読み出すことができる。
【００４９】
以上のように、ＮＡＮＤ型フラッシュメモリ１００の周辺回路領域１０にサーチ回路１
０５を設けることにより、／ＲＥ信号をトグルさせる回数は、任意に定めるレスポンスデ
ータ長により変化させることができる。従って、第１の実施形態の場合と同様に、第２の
実施形態においても、従来のメモリシステムよりも、データの読み込み時間を短縮するこ
とが可能となり、微細化・大容量化が進むＮＡＮＤ型フラッシュメモリ１００におけるコ
ントローラ１１０の制御負担を軽減させることができる。
【００５０】
第２の実施形態において更に期待できる効果として、コントローラ１１０から確認要求
を受けたデータページ１０２内のメモリセルトランジスタのデータ化けに対応できること
が挙げられる。
【００５１】
ＮＡＮＤ型フラッシュメモリ１００の微細化が進むにつれて、Ｄ／Ｒが厳しくなってい
るだけではなく、メモリセルトランジスタ個々の電圧レベルを均一に制御することが困難
になってきている。
【００５２】
その結果、ＮＡＮＤ型フラッシュメモリ１００を消去（Ｅｒａｓｅ）し、消去済み状態（
ＯｘＦＦ）にしたとしても、読み出し（Ｒｅａｄ）をした際に、一部のメモリセルトラン
ジスタのデータ化けが生じてしまうことがある。すなわち、対象のデータページ１０２の
ビットが全て“１”であるはずにも拘わらず、一部が“０”となってしまうことがある。
よって、上述したように、従来のＮＡＮＤ型フラッシュメモリ１００は、そのようなデー
タ化けを許容して使用するために、コントローラ１１０内にＥＣＣ回路１１７が設けられ
る。
【００５３】
第１の実施形態の場合では、ＮＡＮＤ型フラッシュメモリ１００の周辺回路領域１０にＡ
ＮＤ回路１０３を設け、対象のデータページ１０２の全ビットが“１”である場合に、出
力結果“１”のみをコントローラ１１０へ出力している。そして、コントローラ１１０が
対象のデータページ１０２が消去済み状態（ＯｘＦＦ）と判定し、書き込み可能状態であ
ると認識していた。よって、対象のデータページ１０２内のメモリセルトランジスタが１
つでもデータ化けしていた場合も、書き込み不可と判定されてしまう。
【００５４】
第２の実施形態の場合では、対象データページ１０２の全ビットの“０”の個数をメモリ
コントローラ１１０へ出力するため、製品ごとに定める書き込み可否判断の“０”の個数
以下であればビット化けをしたメモリセルトランジスタが存在しても、コントローラ１１
０は対象のデータページ１０２が書き込み可能と判定する。すなわち、一部のメモリセル
トランジスタのデータ化けを許容することが可能である。
【００５５】
ここで、第２の実施形態の変形例として、レスポンスデータ長をＣｏｕｎｔビットのみ
で構成した例を挙げる。第２の実施形態では、対象データページ１０２の全ビットの“０
”の個数をコントローラ１１０へ出力していたが、第２の実施形態の変形例では、単純に
対象データページ１０２の全ビットの“０”または“１”の個数をコントローラ１１０へ
出力している。
【００５６】
図１１は第２の実施形態の変形例に係るレスポンスのデータ長の概念図、図１２は第２の
実施形態の変形例におけるＮＡＮＤ型フラッシュメモリ１００からコントローラ１１０へ
の読み出し動作時の信号波形を示している。
【００５７】
Ｃｏｕｎｔビットのレスポンスデータ長は、使用するＮＡＮＤ型フラッシュメモリ１０
０の最大１ページ分のビット数を表現できるように定める必要がある。
【００５８】
本実施形態の場合、ＮＡＮＤ型フラッシュメモリ１００の各データページ１０２のビット
数は２１１２バイトである。１バイトは８ビットであることから、２１１２バイトが表現
できる情報数は１６８９６個である。また、一般に、ｎビットでは２のｎ乗個までの選択
肢からなる情報を表現することができる。よって、Ｃｏｕｎｔビットのレスポンスデータ
長は、図１１に示すように、３２７６８個の情報を表現することができる１５ビット確保
する必要がある。
【００５９】
よって、第２の実施形態の変形例においては、図１２に示すように、コントローラ１１０
がＮＡＮＤ型フラッシュメモリ１００からレスポンスデータを受け取るためには、／ＲＥ
信号を２回トグルさせることで読み出すことができる。
【００６０】
第２の実施形態の変形例の場合も、第２の実施形態の場合と同様に、ＮＡＮＤ型フラッ
シュメモリ１００の周辺回路領域１０にサーチ回路１０５を設けることにより、／ＲＥ信
号をトグルさせる回数は、任意に定めるレスポンスデータ長により変化させることができ
る。
【００６１】
従って、第１の実施形態と第２の実施形態の場合と同様に、第２の実施形態の変形例にお
いても、従来のメモリシステムよりも、データの読み込み時間を短縮することが可能とな
り、微細化・大容量化が進むＮＡＮＤ型フラッシュメモリ１００におけるコントローラ１
１０の制御負担を軽減させることができる。
【００６２】
上記各実施形態ではＮＡＮＤ型の不揮発性メモリを例に挙げて説明したが、これ以外に
も、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ（Ｄｉｖｉｄｅｄ  ｂｉｔ−ｌｉｎｅ  ＮＯＲ）型
の不揮発性メモリにも適用可能である。
【００６３】
また、本実施形態では不揮発性メモリ内の周辺回路領域１０に、ＡＮＤ回路１０３また
はサーチ回路１０５を設けてデータページ１０２の読み込み可否を判断したが、これ以外
にもＯＲ回路等の論理回路を組み合わせることでも実施可能である。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
【符号の説明】
【００６５】
１…メモリカード、２…ホスト装置、１０…周辺回路領域、１１…メモリセル領域、３０
…バスインターフェース、１００…ＮＡＮＤ型フラッシュメモリ、１０１…データブロッ
ク、１０２…データページ、１０３…ＡＮＤ回路、１０４…データページバッファ、１０
５…サーチ回路、１１０…コントローラ、１１１…ホストインターフェース（ホストＩ／
Ｆ）、１１２…ＭＰＵ、１１３…ＲＯＭ、１１４…ＲＡＭ、１１５…バッファ、１１６…
メモリインターフェース（メモリＩ／Ｆ）、１１７…ＥＣＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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