(57)【要約】【課題】本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することを目的とする。【解決手段】基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、基準信号についての出力信号の整数分周及び小数分周の和並びに当該所望倍数について差分を計算し、発振部に当該差分を０にするように出力信号を出力させる位相比較部と、を備えるＰＬＬ回路において、ＴＤＣ２は、小数分周の初期値を設定し、初期値を計測値として出力するデジタルコード発生器２３と、初期値に基づく位相比較部及び発振部の動作後に、当該差分を０にする方向に、小数分周の分解能を１ステップとして段階的に、小数分周を初期値から最適値へと更新し、最適値を計測値として出力するデジタルコード発生器２３及び加減算器２４と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、
前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、
前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、
前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を０にするように前記出力信号を出力させる位相比較部と、
を備えるＰＬＬ回路において、
前記小数分周計測部は、
前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、
前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を０にする方向に、前記小数分周の分解能を１ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記初期値設定部は、前記初期値を０．５に設定し、前記初期値を計測値として出力することを特徴とする、請求項１に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。
【０００３】
ＰＬＬ回路の構成を図１に示す。ＰＬＬ回路Ｐは、ＤＣＯ（Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１、ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）２、サンプラ３、基準位相アキュムレータ４、乗算器５、可変位相アキュムレータ６、サンプラ７、位相検出器８、ループフィルタ９及びゲイン正規化回路１０から構成される。
【０００４】
ＤＣＯ１は、バラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御する。ＴＤＣ２は、ＤＣＯ１の出力信号ＣＫＶと基準信号ＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。
【０００５】
サンプラ３は、基準信号ＦＲＥＦの立上りエッジをＤＣＯ１の出力信号ＣＫＶの立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。基準信号ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ４やサンプラ７は、基準信号ＣＫＲに基づいてデータ更新タイミングを同期させる。
【０００６】
基準位相アキュムレータ４は、分周データＦＣＷを基準信号ＣＫＲのタイミングで累積し、位相検出器８に出力する。乗算器５は、ＤＣＯ１におけるＤＣＯ分周周期とＴＤＣ２の出力の周期を調整するための正規化係数を乗じる。
【０００７】
可変位相アキュムレータ６は、ＤＣＯ１の出力信号ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ７は、基準信号ＣＫＲの立ち上がりエッジで可変位相アキュムレータ６からの出力値を位相検出器８へ出力する。すなわち、基準信号ＣＫＲの周期にＤＣＯ１の出力信号ＣＫＶの周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。
【０００８】
位相検出器８は、基準位相アキュムレータ４の出力値、乗算器５の出力値、サンプラ７の出力値を演算により比較し、位相誤差としてループフィルタ９へ出力する。ループフィルタ９の出力は、ゲイン正規化回路１０へ入力される。ゲイン正規化回路１０は、ループフィルタ９の出力を元に、発振周波数を制御する２進数コードをＤＣＯ１に出力する。
【０００９】
出力信号ＣＫＶと基準信号ＦＲＥＦの関係を図２に示す。基準信号ＦＲＥＦの１周期Ｔｒｅｆは、出力信号ＣＫＶの１周期Ｔｃｋｖに対して、整数倍の整数分周に相当する時間Ｔｉｎｔ及び小数倍の小数分周に相当する時間Ｔｆｒａｃを含む。図１で説明したように、整数分周はサンプラ７により計測され、小数分周はＴＤＣ２により計測され、整数分周及び小数分周の和が目的値に到達するようにフィードバック制御がなされる。
【００１０】
従来技術のＴＤＣの構成を図３に示す。ＴＤＣ２は、複数の遅延素子２１、複数のラッチ回路２２及びデジタルコード発生器２３から構成される。図３では具体的に、遅延素子２１及びラッチ回路２２の段数はそれぞれ８段である。
【００１１】
複数の遅延素子２１は、直列に接続され入力端で出力信号ＣＫＶを入力される。複数のラッチ回路２２は、複数の遅延素子２１が出力する複数の遅延クロック信号を、基準信号ＦＲＥＦのエッジタイミングでそれぞれラッチする。デジタルコード発生器２３は、複数のラッチ回路２２が出力する複数のラッチ出力信号をコーディングすることにより、基準信号ＦＲＥＦのエッジタイミングに対する出力信号ＣＫＶの相対的な時間の関係を示すデジタルコードＤｏｕｔを発生する。以下に具体的に説明する。
【００１２】
出力信号ＣＫＶと基準信号ＦＲＥＦと遅延クロック信号の関係を図４に示す。遅延クロック信号Ｄ１、Ｄ２、・・・、Ｄ７、Ｄ８は、それぞれ遅延素子２１−１、２１−２、・・・、２１−７、２１−８が出力する信号である。遅延素子２１の８段分の遅延時間は、出力信号ＣＫＶの１周期Ｔｃｋｖに等しい。ラッチ出力信号Ｑ１、Ｑ２、・・・、Ｑ７、Ｑ８は、それぞれラッチ回路２２−１、２２−２、・・・、２２−７、２２−８が、基準信号ＦＲＥＦのエッジタイミングに基づいて出力する信号である。
【００１３】
Ｑ１＝０、Ｑ２＝１、Ｑ３＝１、Ｑ４＝１、Ｑ５＝１、Ｑ６＝０、Ｑ７＝０、Ｑ８＝０となることに基づいて、基準信号ＦＲＥＦの立ち上がりエッジが遅延クロック信号Ｄ５、Ｄ６の立ち上がりエッジの間にあることが分かる。デジタルコード発生器２３は、小数分周に相当する時間Ｔｆｒａｃが５／８×Ｔｃｋｖ≦Ｔｆｒａｃ＜６／８×Ｔｃｋｖを満たすことを示すデジタルコードＤｏｕｔ＝５を出力する。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】“ＡＬＬ−ＤＩＧＩＴＡＬ  ＦＲＥＱＵＥＮＣＹ  ＳＹＮＴＨＥＺＳＩＺＥＲ  ｉｎ  ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ  ＣＭＯＳ”  Ｒｏｂｅｒｔ  Ｂｏｇｄａｎ  Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ  Ｔ．Ｂａｌｓａｒａ  著
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ここで、ＴＤＣ２の性能は、遅延素子２１の遅延時間の長さにより決定され、つまり小数分周の分解能により決定される。小数分周の分解能を高めるためには、遅延素子２１の遅延時間の長さを短くすればよい。また、ＴＤＣ２の性能は、遅延素子２１の遅延時間の揃い具合により決定され、つまり位相検出の線形性により決定される。位相検出の線形性を高めるためには、遅延素子２１の遅延時間のばらつきが問題となるが、遅延素子２１の遅延時間のばらつきを補償するように、デジタルコードＤｏｕｔを補正すればよい。しかし、ＴＤＣ２の構成及び処理が複雑になる問題があった。
【００１６】
そこで、前記課題を解決するために、本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、複数の遅延素子を利用して、小数分周を１回で計測することに代えて、複数の遅延素子を利用せず、小数分周の分解能を１ステップとして段階的に、小数分周を初期値から最適値へと更新することとした。
【００１８】
具体的には、本発明は、基準信号の周波数に対して所望倍数の周波数を有する出力信号を出力する発振部と、前記基準信号について前記出力信号の整数分周を計測する整数分周計測部と、前記基準信号について前記出力信号の小数分周を計測する小数分周計測部と、前記整数分周及び前記小数分周の和並びに前記所望倍数について差分を計算し、前記発振部に前記差分を０にするように前記出力信号を出力させる位相比較部と、を備えるＰＬＬ回路において、前記小数分周計測部は、前記小数分周の初期値を設定し、前記初期値を計測値として出力する初期値設定部と、前記初期値に基づく前記位相比較部及び前記発振部の動作後に、前記差分を０にする方向に、前記小数分周の分解能を１ステップとして段階的に、前記小数分周を前記初期値から最適値へと更新し、前記最適値を計測値として出力する最適値更新部と、を備えることを特徴とするＰＬＬ回路である。
【００１９】
この構成によれば、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することができる。
【００２０】
また、本発明は、前記初期値設定部は、前記初期値を０．５に設定し、前記初期値を計測値として出力することを特徴とするＰＬＬ回路である。
【００２１】
この構成によれば、初期値から最適値への小数分周の収束を、０以上で１以下のいかなる最適値に対しても同様に高速に行わせることができる。
【発明の効果】
【００２２】
本発明は、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要のないＴＤＣを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】ＰＬＬ回路の構成を示す図である。
【図２】出力信号ＣＫＶと基準信号ＦＲＥＦの関係を示す図である。
【図３】従来技術のＴＤＣの構成を示す図である。
【図４】出力信号ＣＫＶと基準信号ＦＲＥＦと遅延クロック信号の関係を示す図である。
【図５】本発明のＴＤＣの構成を示す図である。
【図６】本発明のＴＤＣの処理を示す図である。
【発明を実施するための形態】
【００２４】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００２５】
本発明のＴＤＣの構成及び処理を図５、６に示す。遅延素子２１及びラッチ回路２２については、従来技術では複数段であるが本発明では単数段である点で異なる。デジタルコード発生器２３及び加減算器２４については、従来技術及び本発明で異なる。
【００２６】
従来技術では、遅延素子２１及びラッチ回路２２が複数段であるため、複数の遅延クロック信号について、基準信号ＦＲＥＦのエッジタイミングでラッチして、複数のラッチ出力信号を生成することができ、デジタルコードを出力することができる。本発明では、遅延素子２１及びラッチ回路２２が単数段であるため、単数の遅延クロック信号について、基準信号ＦＲＥＦのエッジタイミングでラッチして、単数のラッチ出力信号を生成するのみであり、従来技術と同様にはデジタルコードを出力することができない。
【００２７】
そこで、本発明では、ある遅延クロック信号について、基準信号ＦＲＥＦのエッジタイミングでラッチして、ラッチ出力信号を生成した後に、その遅延クロック信号と異なる遅延時間を有する遅延クロック信号について、基準信号ＦＲＥＦのエッジタイミングでラッチして、ラッチ出力信号を生成する。つまり、本発明では、遅延素子２１の遅延時間は、実際には固定であるが、仮想的に可変である。以下に具体的に説明する。
【００２８】
小数分周の分解能２π／Ｎを決定する（ステップＳ１）。具体的には、出力信号の１周期Ｔｃｋｖが遅延素子２１の遅延時間をＮ段分含むことを確認して、小数分周の分解能２π／Ｎを決定する。本発明でも従来技術と同様に、Ｎは８であるとする。
【００２９】
上述したように、ＴｆｒａｃがＴｃｋｖの何倍になるかは、１回の測定のみでは決定されないが、初期値から最適値への段階的な更新で決定される。デジタルコード発生器２３は、Ｔｆｒａｃ＝Ｔｃｋｖ／２と仮定して、Ｄｏｕｔ＝Ｎ／２を出力する（ステップＳ２）。具体的には、デジタルコード発生器２３は、Ｄｏｕｔ＝８／２＝４を出力する。後述するように、初期値から最適値への段階的な更新を高速に行わせるためである。
【００３０】
ＴＤＣ２が出力した初期値Ｄｏｕｔ＝４に基づいて、位相検出器８及びＤＣＯ１が動作する（ステップＳ３）。その後、ラッチ回路２２のＤ端子が入力する信号は、図４に示したＤ４の信号と同様な信号であり、ラッチ回路２２のＣ端子が入力する信号は、図４に示した基準信号ＦＲＥＦであり、ラッチ回路２２のＱ端子が出力する信号は、Ｑｔ＝１を示している（ステップＳ４）。つまり、Ｄｏｕｔ＝４が出力されることにより、遅延素子２１の遅延時間は、実際には１段分であるが、仮想的に４段分に見える。
【００３１】
加減算器２４は、ラッチ回路２２からＱｔ＝１を入力するため（ステップＳ５でＱｔ＝１）、デジタルコード発生器２３にＣｄ＝＋１を出力する（ステップＳ６）。デジタルコード発生器２３は、Ｄｏｕｔ＝Ｄｏｕｔ＋Ｃｄを実行して、Ｄｏｕｔ＝４からＤｏｕｔ＝５へと更新する（ステップＳ８）。処理は続行される（ステップＳ９でＮＯ）。
【００３２】
ＴＤＣ２が出力した初期値Ｄｏｕｔ＝５に基づいて、位相検出器８及びＤＣＯ１が動作する（ステップＳ３）。その後、ラッチ回路２２のＤ端子が入力する信号は、図４に示したＤ５の信号と同様な信号であり、ラッチ回路２２のＣ端子が入力する信号は、図４に示した基準信号ＦＲＥＦであり、ラッチ回路２２のＱ端子が出力する信号は、Ｑｔ＝１を示している（ステップＳ４）。つまり、Ｄｏｕｔ＝５が出力されることにより、遅延素子２１の遅延時間は、実際には１段分であるが、仮想的に５段分に見える。
【００３３】
加減算器２４は、ラッチ回路２２からＱｔ＝１を入力するため（ステップＳ５でＱｔ＝１）、デジタルコード発生器２３にＣｄ＝＋１を出力する（ステップＳ６）。デジタルコード発生器２３は、Ｄｏｕｔ＝Ｄｏｕｔ＋Ｃｄを実行して、Ｄｏｕｔ＝５からＤｏｕｔ＝６へと更新する（ステップＳ８）。処理は続行される（ステップＳ９でＮＯ）。
【００３４】
ＴＤＣ２が出力した初期値Ｄｏｕｔ＝６に基づいて、位相検出器８及びＤＣＯ１が動作する（ステップＳ３）。その後、ラッチ回路２２のＤ端子が入力する信号は、図４に示したＤ６の信号と同様な信号であり、ラッチ回路２２のＣ端子が入力する信号は、図４に示した基準信号ＦＲＥＦであり、ラッチ回路２２のＱ端子が出力する信号は、Ｑｔ＝０を示している（ステップＳ４）。つまり、Ｄｏｕｔ＝６が出力されることにより、遅延素子２１の遅延時間は、実際には１段分であるが、仮想的に６段分に見える。
【００３５】
加減算器２４は、ラッチ回路２２からＱｔ＝０を入力するため（ステップＳ５でＱｔ＝０）、デジタルコード発生器２３にＣｄ＝−１を出力する（ステップＳ７）。デジタルコード発生器２３は、Ｄｏｕｔ＝Ｄｏｕｔ＋Ｃｄを実行して、Ｄｏｕｔ＝６からＤｏｕｔ＝５へと更新する（ステップＳ８）。処理は続行される（ステップＳ９でＮＯ）。
【００３６】
その後は、処理が続行される限り（ステップＳ９でＮＯ）、Ｄｏｕｔ＝５及びＤｏｕｔ＝６が交互に出力される。つまり、小数分周の段階的な更新を経た後に、小数分周に相当する時間Ｔｆｒａｃが５／８×Ｔｃｋｖ≦Ｔｆｒａｃ＜６／８×Ｔｃｋｖを満たすことが分かる。しかも、本発明では従来技術と異なり、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。
【００３７】
ステップＳ２では、小数分周の初期値を０．５としているが、その理由を説明する。小数分周の初期値を０．５より大きく設定すれば、実際の小数分周が０．５より大きい図４の場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が０．５より小さい場合には、初期値から最適値への小数分周の収束が遅くなる。小数分周の初期値を０．５より小さく設定すれば、実際の小数分周が０．５より小さい場合には、初期値から最適値への小数分周の収束が速くなるが、実際の小数分周が０．５より大きい図４の場合には、初期値から最適値への小数分周の収束が遅くなる。そこで、小数分周の初期値を０．５とすることにより、初期値から最適値への小数分周の収束を、０以上で１以下のいかなる最適値に対しても同様に高速に行わせるのである。
【００３８】
このように、デジタルコード発生器２３は、初期値設定部として、小数分周の初期値（上述の説明では、Ｄｏｕｔ＝４）を設定し、初期値を計測値として出力する。そして、デジタルコード発生器２３及び加減算器２４は、最適値更新部として、初期値に基づく位相検出器８及びＤＣＯ１の動作後に、実際の出力周波数及び目的の出力周波数についての差分を０にする方向に、小数分周の分解能（上述の説明では、遅延素子の遅延時間に対応する小数分周の分解能）を１ステップとして段階的に、小数分周を初期値から最適値（上述の説明では、Ｄｏｕｔ＝５）へと更新し、最適値を測定値として出力する。よって、遅延素子の遅延時間のばらつきを補償するように、デジタルコードを補正する必要はない。
【産業上の利用可能性】
【００３９】
本発明を適用すれば、構成及び処理が複雑なＴＤＣを構成及び処理が簡便なＴＤＣに置き換えることができ、ＰＬＬ回路の構成及び処理をより簡便にすることができる。
【符号の説明】
【００４０】
Ｐ：ＰＬＬ回路
１：ＤＣＯ
２：ＴＤＣ
３：サンプラ
４：基準位相アキュムレータ
５：乗算器
６：可変位相アキュムレータ
７：サンプラ
８：位相検出器
９：ループフィルタ
１０：ゲイン正規化回路
２１：遅延素子
２２：ラッチ回路
２３：デジタルコード発生器
２４：加減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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