(57)【要約】      （修正有）【課題】高電圧を用いた書き込み動作のとき，書き込みマージンの低下を防止可能な半導体記憶装置を提供する。【解決手段】転送トランジスタを含むＳＲＡＭメモリセル１２と，転送トランジスタの電流経路の一端に接続されたビット線ＢＬと，転送トランジスタのゲートに接続されたワード線ＷＬと，ＳＲＡＭメモリセルにデータを書き込むとき，ビット線の電位を負電位に設定するビット線負電位回路１７と，ＳＲＡＭメモリセルにデータを書き込むとき，ビット線負電位回路とビット線を接続して，第１期間経過後にビットの電位を接地電位とする切替回路１９とを備える。【選択図】図３
2013246862.tif 000002
【特許請求の範囲】
【請求項１】
転送トランジスタを含むＳＲＡＭメモリセルと，
前記転送トランジスタの電流経路の一端に接続されたビット線と，
前記転送トランジスタのゲートに接続されたワード線と，
前記ＳＲＡＭメモリセルにデータを書き込むとき，前記ビット線の電位を負電位に設定
するビット線負電位回路と，
前記ＳＲＡＭメモリセルにデータを書き込むとき，前記ビット線負電位回路と前記ビッ
ト線を接続して，第１期間経過後に前記ビットの電位を接地電位とする切替回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ＳＲＡＭメモリセルにデータを書き込む場合，（１）前記ワード線に第１電圧が供
給されるとき，前記切替回路は，前記第１期間経過後に前記ビット線を前記ビット線負電
位回路との接続を切断して、前記ビット線の電位を接地電位とし，（２）前記ワード線に
前記第１電圧より低い第２電圧を供給されるとき，前記切替回路は，前記第１期間よりも
長い第２期間経過後に前記ビット線を前記ビット線負電位回路との接続を切断し、前記ビ
ット線の電位を接地電位とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＳＲＡＭメモリセルにデータを書き込むとき，ワード線に印加する電圧及び温度に
基づいて，前記切替回路を制御する制御部と
をさらに備えることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
参照メモリセルと，
前記参照メモリセルと電気的に接続された検知回路と，
前記検知回路と電気的に接続された遅延回路と
をさらに備え，
前記検知回路は，前記参照メモリセルに接続されたビット線の電位が規定値を下回ったと
きに，前記遅延回路に開始信号を出力し，
前記遅延回路は、前記開始信号を所望の時間遅延させて前記切替回路に停止信号を出力し
、
前記切替回路は，前記停止信号に基づいて，制御されることを特徴とする請求項１乃至請
求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は，半導体記憶装置に関する。
【背景技術】
【０００２】
半導体デバイスの微細化が進むにつれ，トランジスタの特性ばらつきは増加する。ＳＲ
ＡＭではロジック回路よりも小さなトランジスタが使われるため，特性ばらつきはロジッ
ク回路よりも大きい。特に電源電圧が低い場合は，特性ばらつきに対してＳＲＡＭの書き
込みマージンを保つことは困難である。
【０００３】
低電圧でのＳＲＡＭの書き込みマージンを確保するために，書き込み時にビット線のロ
ウ電位を負電位とする方法がある。負電位を生成するに、容量性カップリングを用いる場
合がある。この場合、キャパシタに蓄積された電子によって負電位が保たれる。  容量性
カップリングを用いたビット線負電位回路を設計するうえで注意すべきは、キャパシタに
蓄積された電荷が、ＳＲＡＭビットセルのＨＩＧＨデータを保持しているＰＭＯＳによっ
て、放電されてしまうことである。放電される電荷量が多いと、負電位によってビットセ
ルのデータが反転する前に、ビット線電位が上昇してしまい書き込みが失敗する。低電圧
の場合はビットセルのＰＭＯＳのオン電流は小さいため、放電される電荷量は少ないので
問題はない。しかし、高電圧の場合はビットセルのＰＭＯＳのオン電流が大きく、放電に
よって書き込みが失敗する懸念がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２９８５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は，高電圧を用いた書き込み動作のとき，書き込みマージンの低下を防止可能
な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体記憶装置によれば，転送トランジスタを含むＳＲＡＭメモリセルと
，前記転送トランジスタの電流経路の一端に接続されたビット線と，前記転送トランジス
タのゲートに接続されたワード線と，前記ＳＲＡＭメモリセルにデータを書き込むとき，
前記ビット線の電位を負電位に設定するビット線負電位回路と，前記ＳＲＡＭメモリセル
にデータを書き込むとき，前記ビット線負電位回路と前記ビット線を接続して，第１期間
経過後に前記ビットの電位を接地電位とする切替回路とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体記憶装置の概略を示すブロック図。
【図２】第１実施形態の切替回路を示す回路図。
【図３】第１実施形態の半導体記憶装置の書き込み動作を示す図。
【図４】第１実施形態の半導体記憶装置の書き込み動作を示すタイミングチャート図。
【図５】第２実施形態の半導体記憶装置の概略を示すブロック図。
【図６】第１実施形態のビット線負電位回路の構成を示すブロック図。
【発明を実施するための形態】
【０００８】
以下，本発明の実施形態を図に基づき説明する。
【０００９】
なお，図面は模式的または概念的なものであり，各部分の厚みと幅との関係，部分間の
大きさの比係数などは，必ずしも現実のものと同一とは限らない。また，同じ部分を表す
場合であっても，図面により互いの寸法や比係数が異なって表される場合もある。
【００１０】
また，本願明細書と各図において，既出の図に関して前述したものと同様の要素には同
一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１実施形態）
次に，第１実施形態について図面を参照しながら説明する。
【００１２】
［半導体記憶装置の構成］
第１実施形態の半導体記憶装置の構成を図１のブロック図を用いて説明する。半導体記
憶装置１００は，複数のＳＲＡＭメモリセル１２を含むメモリセルアレイ１１，複数の参
照メモリセル１４を含む参照メモリセルアレイ１３，ロウデコーダ１５，カラムセレクタ
１６，ビット線負電位回路１７，センスアンプ１８，切替回路１９、制御部２０、データ
入出力回路２１、検知回路２２を有する。
【００１３】
＜メモリセルアレイ＞
メモリセルアレイ１１は，複数のＳＲＡＭメモリセル１２を有する。この複数のＳＲＡ
Ｍメモリセル１２は，ロウ方向及びカラム方向にマトリックス状に配置される。ＳＲＡＭ
メモリセル１２は，ロウごとにカラム方向に延びるワード線ＷＬに接続される。また，Ｓ
ＲＡＭメモリセル１２は，カラムごとにロウ方向に延びるビット線対ＢＬ，ＢＬＢに接続
される。すなわち、ＳＲＡＭメモリセル１２は、ビット線ＢＬとビット線ＢＬＢに挟まれ
て配置され、それぞれと電気的に接続される。
【００１４】
ワード線ＷＬは，隣接するワード線に対してロウ方向に離間して設けられる。同様に、
ビット線対ＢＬ，ＢＬＢは，隣接するビット線対ＢＬ，ＢＬＢに対してカラム方向に離間
して設けられる。
【００１５】
ＳＲＡＭメモリセル１２の具体的な構成について説明する。
【００１６】
ＳＲＡＭメモリセル１２は、一対の駆動トランジスタＤ１，Ｄ２，一対の負荷トラン
ジスタＬ１，Ｌ２，一対の伝送トランジスタＦ１，Ｆ２を有する。ここで、負荷トランジ
スタＬ１，Ｌ２としては，ＰチャネルＭＯＳトランジスタ，駆動トランジスタＤ１，Ｄ２
および伝送トランジスタＦ１，Ｆ２としては，ＮチャネルＭＯＳトランジスタを用いるこ
とができる。
【００１７】
図１に示すように、伝送トランジスタＦ１の電流経路の一端はビット線ＢＬに接続され
、他端はノードｎに接続され、ゲートはワード線ＷＬに接続される。負荷トランジスタＬ
１の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎに接続され、ゲートはノー
ドｎｂに接続される。駆動トランジスタＤ１の電流経路の一端の電位は接地電位とされ、
他端はノードｎに接続され、ゲートはノードｎｂに接続される。
【００１８】
負荷トランジスタＬ２の電流経路の一端は電源ＶＤＤに接続され、他端はノードｎｂに
接続され、ゲートはノードｎに接続される。駆動トランジスタＤ２の電流経路の一端の電
位は接地電位とされ、他端はノードｎｂに接続され、ゲートはノードｎに接続される。伝
送トランジスタＦ２の電流経路の一端はビット線ＢＬＢに接続され、他端はノードｎｂに
接続され、ゲートはワード線ＷＬに接続される。
【００１９】
このように、ＳＲＡＭメモリセル１２は、駆動トランジスタＤ１と負荷トランジスタＬ
１が直列接続されることで構成される第１ＣＭＯＳインバータと，駆動トランジスタＤ２
と負荷トランジスタＬ２が直列接続されることで構成される第２ＣＭＯＳインバータを有
する。
【００２０】
ビット線ＢＬは、プリチャージトランジスタＭ１を介して電源電位と電気的に接続され
る。同様に、ビット線ＢＬＢは，プリチャージトランジスタＭ２を介して電源電位と電気
的に接続される。プリチャージトランジスタＭ１、Ｍ２のゲートは共通接続され、配線Ｐ
Ｃに接続される。プリチャージトランジスタＭ１、Ｍ２のいずれも電流経路の一端は電源
電位ＶＤＤに接続され、他端はそれぞれビット線ＢＬ，ＢＬＢに接続される。プリチャー
ジトランジスタＭ１，Ｍ２として、例えばＰチャネルＭＯＳトランジスタを用いる。
【００２１】
＜参照メモリセルアレイ＞
参照メモリセルアレイ１３は、複数の参照メモリセル１４を有する。参照メモリセル１
４は、ＳＲＡＭメモリセルと同一の構造を有する。参照メモリセル１４は、ダミービット
線対ＤＢＬ、ＤＢＬＢに接続される。参照メモリセル１４のうち、伝送トランジスタＦ１
、Ｆ２のゲートは接地電位に接続される点で、参照メモリセル１４はＳＲＡＭメモリセル
１２と相違する。
【００２２】
＜ロウデコーダ＞
ロウデコーダ１５は、例えば制御部（後述）２０から供給されるロウアドレスに基づい
て、所望のワード線ＷＬを選択する機能を有する。ロウデコーダ１５は、データの書き込
み動作時、読み出し動作時、及び消去時において、ワード線ＷＬを選択する。
【００２３】
＜カラムセレクタ＞
カラムセレクタ１６は，メモリセルアレイ１１のカラム選択を行わせるビット線ＢＬ，
ＢＬＢを選択することができる。
【００２４】
＜ビット線負電位回路＞
ビット線負電位回路１７は，負電位を生成する回路であり、メモリセル１２への書き込
み動作の際には、ビット線ＢＬ，ＢＬＢのロウ電位を負電位とし，ビット線ＢＬ，ＢＬＢ
の容量およびビット線ＢＬ，ＢＬＢの周辺の寄生容量に基づいて負電位を設定することが
できる。ビット線負電位回路１７は、検知回路２２から開始信号を受け取り、ビット線Ｂ
Ｌ，ＢＬＢのロウ電位を負電位に設定する。ビット線負電位回路１７として、例えば２０
１１年３月１８日出願の米国特許出願第１３／０５１８６３号の「Bit line negative po
tential circuit and semiconductor storage device」に開示されており、その全体は本
願明細書に組み込まれる。具体的には、図６において、ビット線負電位回路１７には、イ
ンバータＶ３、Ｖ４、ＮＯＲ回路ＮＯＲ３〜ＮＯＲ６、Ｐチャンネル電界効果トランジス
タＭ１２、Ｎチャンネル電界効果トランジスタＭ１３〜Ｍ２０、ビット線容量補償キャパ
シタＣｂｓｔおよび周辺容量補償キャパシタＣａｄｄが設けられている。なお、ビット線
容量補償キャパシタＣｂｓｔの容量値は、ビット線ＢＬ、ＢＬＢの容量およびビット線Ｂ
Ｌ、ＢＬＢに印加される負電位の値に基づいて設定することができる。周辺容量補償キャ
パシタＣａｄｄの容量値は、ビット線ＢＬ、ＢＬＢの周辺回路の寄生容量およびビット線
ＢＬ、ＢＬＢに印加される負電位の値に基づいて設定することができる。
【００２５】
また、充電時は周辺容量補償キャパシタＣａｄｄに電源電圧が印加されるため、周辺容
量補償キャパシタＣａｄｄを用いない場合に比べてキャパシタの総面積を小さくする効果
がある。
【００２６】
また、図１のダミーセルアレイ１３はモニタ回路３０にて等価的に構成されている。こ
こで、モニタ回路３０には、インバータＶ１、Ｎチャンネル電界効果トランジスタＭ１１
およびダミー容量Ｃｄが設けられている。なお、ダミー容量Ｃｄの値は、例えば、ビット
線ＢＬ、ＢＬＢの１対分の容量値に設定することができる。また、例えば、インバータＶ
１のしきい値は電源電圧の１／２程度に設定することができる。
【００２７】
ここで、Ｎチャンネル電界効果トランジスタＭ１１のドレインは、ダミー容量Ｃｄに接
続されるとともに、インバータＶ１の入力端子に接続されている。Ｎチャンネル電界効果
トランジスタＭ１１のソースは接地されている。
【００２８】
ここで、Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１８のドレインは共通に接続さ
れ、ビット線駆動信号ｗｂｌｔが出力される。Ｎチャンネル電界効果トランジスタＭ１９
、Ｍ２０のドレインは共通に接続され、ビット線駆動信号ｗｂｌｃが出力される。
【００２９】
Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１９のソースは接地され、Ｎチャンネル
電界効果トランジスタＭ１８、Ｍ２０のソースはＮチャンネル電界効果トランジスタＭ１
４を介して接地されている。なお、Ｎチャンネル電界効果トランジスタＭ１４の駆動力は
Ｎチャンネル電界効果トランジスタＭ１１の駆動力の１／ｎ（ｎは１より大きな値）に設
定することができる。この時、Ｎチャンネル電界効果トランジスタＭ１１に流れる電流が
ｉ＿ｗｂであるとすると、Ｎチャンネル電界効果トランジスタＭ１４に流れる電流はｉ＿
ｗｂ／ｎに設定することができる。
【００３０】
また、ＮＯＲ回路ＮＯＲ３、ＮＯＲ５の一方の入力端子には、インバータＶ１の出力端
子が接続され、ＮＯＲ回路ＮＯＲ４、ＮＯＲ６の一方の入力端子には、インバータＶ１の
出力端子がインバータＶ３を介して接続されている。ＮＯＲ回路ＮＯＲ３、ＮＯＲ４の他
方の入力端子には書き込み信号／ｄが入力され、ＮＯＲ回路ＮＯＲ５、ＮＯＲ６の他方の
入力端子には書き込み信号ｄが入力される。
【００３１】
なお、書き込み信号ｄは、書き込みデータＤとライトイネーブル信号ｗｅとの否定論理
積をとった信号である。書き込み信号／ｄは、書き込みデータＤの反転値とライトイネー
ブル信号ｗｅとの否定論理積をとった信号である。
【００３２】
また、ＮＯＲ回路ＮＯＲ３の出力端子はＮチャンネル電界効果トランジスタＭ１４のゲ
ートに接続され、ＮＯＲ回路ＮＯＲ４の出力端子はＮチャンネル電界効果トランジスタＭ
１８のゲートに接続され、ＮＯＲ回路ＮＯＲ５の出力端子はＮチャンネル電界効果トラン
ジスタＭ１９のゲートに接続され、ＮＯＲ回路ＮＯＲ６の出力端子はＮチャンネル電界効
果トランジスタＭ２０のゲートに接続されている。
【００３３】
ＮＯＲ回路ＮＯＲ７の一方の入力端子には、インバータＶ１の出力端子が接続され、Ｎ
ＯＲ回路Ｎ１の他方の入力端子には、書き込み制御信号/ｗｃｌｋが入力される。ＮＯＲ
回路ＮＯＲ７の出力端子はＮチャンネル電界効果トランジスタＭ１４のゲートに接続され
ている。
【００３４】
Ｐチャンネル電界効果トランジスタＭ１２のドレインおよびＮチャンネル電界効果トラ
ンジスタＭ１３のドレインは、インバータＶ３の出力端子に接続され、Ｐチャンネル電界
効果トランジスタＭ１２のソースおよびＮチャンネル電界効果トランジスタＭ１３のソー
スは、Ｎチャンネル電界効果トランジスタＭ１４のドレインに接続されている。Ｐチャン
ネル電界効果トランジスタＭ１２のゲートには、インバータＶ４を介して書き込み制御信
号/ｗｃｌｋが入力され、Ｎチャンネル電界効果トランジスタＭ１３のゲートには、書き
込み制御信号/ｗｃｌｋが入力される。
【００３５】
インバータＶ３の出力端子とＮチャンネル電界効果トランジスタＭ１４のドレインとの
間には、ビット線容量補償キャパシタＣｂｓｔが接続されている。周辺容量補償キャパシ
タＣａｄｄとＮチャンネル電界効果トランジスタＭ１６は互いに直列に接続され、この直
列回路はビット線容量補償キャパシタＣｂｓｔに並列に接続されている。Ｎチャンネル電
界効果トランジスタＭ１６のゲートはインバータＶ１の出力端子に接続されている。
【００３６】
Ｎチャンネル電界効果トランジスタＭ１５のドレインは、周辺容量補償キャパシタＣａ
ｄｄとＮチャンネル電界効果トランジスタＭ１６との接続点に接続され、Ｎチャンネル電
界効果トランジスタＭ１５のソースは接地されている。Ｎチャンネル電界効果トランジス
タＭ１５のゲートはインバータＶ３の出力端子に接続されている。
【００３７】
＜センスアンプ＞
センスアンプ１８は，読み出し動作の際には、カラムセレクタ１６で選択されたビット
線対ＢＬ、ＢＬＢ上に読み出された信号に基づいて、カラムセレクタ１６で選択されたメ
モリセル１２に記憶されているデータを検知する。センスアンプ１８は、検知したデータ
をデータ入出力回路２１に出力する。
【００３８】
センスアンプ１８は、書き込み動作の際には、カラムセレクタ１６及びビット線対ＢＬ
、ＢＬＢを介して、センスアンプ８は、データ入出力回路２１から転送されたデータをメ
モリセルアレイ１１に転送する。
【００３９】
＜切替回路＞
切替回路１９は、ビット線ＢＬをビット線負電位回路１７に接続するか、ビット線ＢＬ
を接地電位とするかを切り替える回路である。具体的な回路構成を図２の回路図を用いて
説明する。
【００４０】
図２に示すように、切替回路１９は、複数のＮＯＲゲートＮＯＲ１，ＮＯＲ２と、Ｎチ
ャネルＭＯＳトランジスタＮ１，Ｎ２を有する。ＮＯＲゲートＮＯＲ１の一方の入力端子
は、ＮＯＲゲートＮＯＲ２の一方の入力端子と共通に接続される。ＮＯＲゲートＮＯＲ１
の他方の入力端子には、ｂｓｔｅｎ信号が入力される。
【００４１】
このｂｓｔｅｎ信号は、制御部２０から入力される制御信号である。このｂｅｔｅｎ信
号に基づいて、切替回路１９は、ビット線ＢＬをビット線負電位回路１７に接続するか、
ビット線ＢＬを接地電位するかを切り替える。
【００４２】
ＮＯＲゲートＮＯＲ２の他方の入力端子には、／ｂｓｔｅｎ信号（ｂｅｓｔｅｎ信号の
反転信号）が入力される。この／ｂｓｔｅｎ信号も制御部２０から入力される制御信号で
ある。
【００４３】
ＮチャネルＭＯＳトランジスタＮ１の電流経路の一端の電位は接地電位とされており、
他端はカラムセレクタ１６に接続され、ゲートはＮＯＲゲートＮＯＲ１の出力端子に接続
される。同様に、ＮチャネルＭＯＳトランジスタＮ２の電流経路の一端はビット線負電位
回路１７に接続されており、他端はカラムセレクタ１６に接続され、ゲートはＮＯＲゲー
トＮＯＲ２の出力端子に接続される。
【００４４】
＜制御部＞
制御部２０は、半導体記憶装置１００全体の動作を制御する。すなわち、データ入出力
回路２１を介して、図示せぬ外部ホストから与えられたアドレス、及びコマンドに基づい
て、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行
する。
【００４５】
また、制御部２０はカラム選択信号をカラムセレクタ１６に出力する。カラム選択信号
とは、カラムセレクタ１６のカラム方向を選択する信号である。同様に、制御部２０はロ
ウ選択信号をロウデコーダ１５に出力する。ロウ選択信号とは、ロウデコーダ１５のロウ
方向を選択する信号である。
【００４６】
＜データ入出力部＞
データ入出力部２１は、図示せぬＩ／Ｏ端子を介して外部ホストから供給されたアドレ
ス及びコマンドを制御部２０に出力する。また、データ入出力回路２１は、書き込みデー
タを、センスアンプ１８に出力する。
【００４７】
また、データを外部ホストに出力する際は、制御部２０の制御に基づき、センスアンプ
１８が増幅したデータを、Ｉ／Ｏ端子を介して外部ホストに出力する。
【００４８】
＜検知回路＞
検知回路２２は、参照メモリセル１４に接続されたビット線ＢＬの電位が規定値を下回
ったことを検知する機能を有する。具体的には、検知回路２２は、参照メモリセル１４に
接続されたビット線ＢＬの電位が規定値を下回ったとき、ビット線負電位回路１７に開始
信号を出力する。その結果、ビット線負電位回路１７はビット線ＢＬと接続される。
【００４９】
検知回路２２は、参照メモリセルアレイ１３の参照メモリセル１４に接続される。また
、検知回路２２はビット線負電位回路１７と電気的に接続される。
【００５０】
［半導体記憶装置の書き込み動作方法］
次に、本実施形態の半導体記憶装置の書き込み動作方法について、図３及び図４を用い
て説明する。説明を簡単にするために、図３のＳＲＡＭメモリセル１２について、既に“
１”データが保持されているものとする。すなわち、ＳＲＡＭメモリセル１２のノードｎ
は、“Ｈ”レベルに保持されており、ノードｎｂは“Ｌ”レベルに保持される。このとき
、ＳＲＡＭメモリセル１２に“０”データ（ノードｎ；“Ｌ”レベル、ノードｎｂ；“Ｈ
”レベル）を書き込む場合を例として説明する。
【００５１】
図４は、第１実施形態の半導体記憶装置の書き込み動作を示すタイミングチャート図で
ある。
【００５２】
（１）選択されたワード線ＷＬを“Ｈ”レベル（伝送トランジスタＦ１，Ｆ２がオン状態
となる電圧レベル）に接続する。
【００５３】
図４に示すように、時刻ｔ１で、選択されたＳＲＡＭメモリセル１２と接続されたワー
ド線ＷＬを“Ｈ”レベルに接続する。その結果、伝送トランジスタＦ１，Ｆ２がオン状態
となる。
【００５４】
（２）そして、ビット線ＢＬを負電位に充電し、ビット線ＢＬＢを“Ｈ”レベルに接続す
る。
【００５５】
図４に示すように、選択されたＳＲＡＭメモリセル１２に“０”データを書き込むため
、時刻ｔ２で、制御部２０は、このＳＲＡＭメモリセル１２に接続されるビット線ＢＬに
対応する切替回路１９にｂｓｔｅｎ信号として“Ｈ”レベルを供給する。その結果、選択
ＳＲＡＭメモリセル１２に接続されるビット線ＢＬは、ビット線負電位回路１７と接続さ
れる。
【００５６】
このとき、ビット線ＢＬは負電位でフローティング状態となる。
【００５７】
（３）ビット線ＢＬに接地電位ＶＳＳを供給する。
【００５８】
図４に示すように、時刻ｔ３で、制御部２０は、切替回路１９に入力されたｂｓｔｅｎ
信号として“Ｌ”レベルを供給する。その結果、トランジスタＮ１はオン状態となり、ト
ランジスタＮ２はオフ状態となる。したがって、選択ＳＲＡＭメモリセル１２に接続され
るビット線ＢＬは、接地電位ＶＳＳに接続される。
【００５９】
（４）ＳＲＡＭメモリセル１２に“０”データを書き込む。
【００６０】
図４に示すように、選択されたＳＲＡＭメモリセルに“０”データを書き込み、時刻ｔ
４で、ワード線ＷＬを“Ｌ”レベルとする。以上で、ＳＲＡＭメモリセル１２に“０”デ
ータの書き込み動作が完了する。
【００６１】
［本実施形態の効果］
以上より、本実施形態は，高電圧を用いた書き込み動作のとき，書き込みマージンの低
下を防止可能な半導体記憶装置を提供できる。比較例として、本実施形態の切替回路１９
がない場合を例に挙げて、本実施形態の効果を説明する。
【００６２】
比較例の半導体記憶装置において、上記の書き込み動作同様に、ＳＲＡＭメモリセル１
２について、既に“１”データが保持されていて、“０”データを書き込む場合を検討す
る。この場合、上記の書き込み動作（１）により、ビット線ＢＬには一定の電荷が充電さ
れた状態でフローティングとなっている。このとき、ワード線ＷＬを“Ｈ”レベルに充電
して伝送トランジスタＦ１，Ｆ２がオンすると、負荷トランジスタＬ１がオンしており、
ビット線ＢＬに蓄えられた電子が電源電位に放出される場合がある。その結果、ビット線
ＢＬに蓄えられていた電荷が少なくなり、ビット線ＢＬの電位が上昇して、動作マージン
が低下する場合がある。
【００６３】
これに対して、本実施形態では、ワード線ＷＬを“Ｈ”レベルに充電して伝送トランジ
スタＦ１，Ｆ２がオンしたのち、一定期間（図４の時間ｔ３−ｔ２）経過後に、切替回路
１９に基づいて、ビット線ＢＬを接地電位ＶＳＳに接続する。
【００６４】
その結果、本実施形態の半導体記憶装置は、比較例に対してビット線ＢＬから電源電位
に放出される電子が低減される。したがって、ビット線ＢＬの電位の上昇を防ぐことがで
き、ビット線ＢＬの電位を負電位側に抑えることができる。すなわち、ＳＲＡＭメモリセ
ル１２における動作マージンの低下を防止できる。
【００６５】
（変形例１）
次に、本実施形態の変形例１について、説明する。第１実施形態では、ワード線ＷＬを
“Ｈ”レベルに充電して伝送トランジスタＦ１，Ｆ２がオンしたのち、一定期間（図４の
時間ｔ３−ｔ２）経過後に、切替回路１９に基づいて、ビット線ＢＬを接地電位ＶＳＳに
接続する。変形例１では、この一定期間をワード線ＷＬに供給する電圧に基づいて制御す
る点で相違し、その他の構成は同様である。
【００６６】
具体的には、ＳＲＡＭメモリセルにデータを書き込む場合，
（１）ワード線ＷＬに第１電圧（高電圧）が供給されるとき，切替回路１９は，第１期間
経過後にビット線ＢＬをビット線負電位回路１７との接続を切断して接地電位ＶＳＳを供
給する。
【００６７】
（２）ワード線に第１電圧より低い第２電圧（低電圧）を供給されるとき，切替回路１９
は，第１期間よりも長い第２期間経過後にビット線ＢＬをビット線負電位回路１７との接
続を切断し接地電位ＶＳＳを供給する。
【００６８】
変形例１は、第１実施形態と同様の効果を奏し、高電圧を用いた書き込み動作のとき，
書き込みマージンの低下を防止可能な半導体記憶装置を提供できる。
【００６９】
また、ビット線ＢＬに蓄えられた電子が電源電位に放出されるケースは、ワード線ＷＬ
に供給する電圧が低電圧のときは生じにくく、高電圧のときは生じやすい。したがって、
上記（１）（２）のように切替回路１９の切替タイミングを制御することで、効果的に書
き込みマージンの低下を防止可能な半導体記憶装置を提供できる。
【００７０】
（第２実施形態）
次に、第２実施形態の半導体記憶装置について、図５を用いて説明する。第２実施形態
の半導体記憶装置１００は、第１実施形態の半導体記憶装置に対して、遅延回路２３が相
違し、その他の構成、動作は第１実施形態と同様であり、説明を省略する。
【００７１】
遅延回路２３は、例えば複数のインバータを直列に接続した回路である。遅延回路２３
は、検知回路２２から入力された開始信号を遅延させる機能を有する。複数のインバータ
の個数は、遅延させる時間に基づいて決定される。遅延回路２３は、検知回路２２及び切
替回路１９に接続される。遅延回路２３は、所望の時間が経過した後、停止信号（”Ｈ”
レベルのｂｓｔｅｎ信号）を切替回路１９に出力する。その結果、ビット線ＢＬはビット
線負電位回路１７との接続が切断されて、ビット線ＢＬには接地電位ＶＳＳが供給される
。
【００７２】
第２実施形態の半導体記憶装置は、第１実施形態と同様の効果を奏し、高電圧を用いた
書き込み動作のとき，書き込みマージンの低下を防止可能な半導体記憶装置を提供できる
。
【００７３】
また、参照メモリセル１４のばらつき基づいて、切替回路１９を制御できるため、より
効果的に書き込みマージンの低下を防止可能な半導体記憶装置を提供できる。
【００７４】
なお，本願発明は上記実施形態に限定されるものではなく，実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。例えば、制御部２０は、ワード線ＷＬ
に印加する複数の電圧ごとに切替回路１９の切替タイミングが対応付けられたテーブルを
保持する。また、温度ごとに切替回路１９の切替タイミングが対応づけられたテーブルを
保持する。この各テーブルの対応付けは、例えば参照メモリセルアレイ１３内の参照メモ
リセル１４を用いて実験して得た最適な切替タイミングに基づいて定められる。
【００７５】
制御部２０は、これらのテーブルに基づいてｂｓｔｅｎ信号を“Ｈ”レベルとして、切
替回路１９を制御しても良い。このテーブルは、複数の電圧や温度と、切替タイミングと
の対応付けで定義したが、これに限定されることなく、対応付けできるパラメータであれ
ばいかなるものであってもよい。
【００７６】
更に，上記実施形態には種々の段階の発明が含まれており，開示される複数の構成要件に
おける適宜な組み合わせにより種々の発明が抽出されうる。例えば，実施形態に示される
全構成要件からいくつかの構成要件が削除されても，発明が解決しようとする課題の欄で
述べた課題が解決でき，発明の効果の欄で述べられている効果が得られる場合には，この
構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７７】
１１…メモリセルアレイ
１２…ＳＲＡＭメモリセル
１３…参照メモリセルアレイ
１４…参照メモリセル
１５…ロウデコーダ
１６…カラムセレクタ
１７…ビット線負電位回路
１８…センスアンプ
１９…切替回路
２０…制御部
２１…データ入出力回路
２２…検地回路
２３…タイマ
１００…半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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