(57)【要約】【課題】  消費電流を削減すると共に、チップ面積を縮小化した低電圧ロックアウト回路を提供する。【解決手段】  ＵＶＬＯ回路は、分圧電圧Ｖｘを発生する第１及び第２の抵抗Ｒ１，Ｒ２，Ｒ３を含む分圧抵抗回路２と、入力電源１から接地に順方向電流が流れるように分圧抵抗回路２と接地の間に、直列に接続されたダイオードＤ１，Ｄ２，Ｄ３と、を備え、起動電流Ｉｓを出力するスタートアップ回路３と、起動電流Ｉｓにより起動され基準電圧Ｖｒｅｆを発生する基準電圧発生回路４と、基準電圧Ｖｒｅｆに応じて導通し、ダイオードＤ１，Ｄ２，Ｄ３の両端を短絡することにより、第３の抵抗Ｒ３を接地するＭＯＳトランジスタＭ１と、分圧電圧Ｖｘが基準電圧Ｖｒｅｆより低いときにＵＶＬＯ信号を出力するコンパレータ５と、を備える。【選択図】図１
2013255002.tif 000002
【特許請求の範囲】
【請求項１】
入力電源に接続され、分圧電圧を発生する第１及び第２の抵抗を含む分圧抵抗回路と、前記入力電源から接地に順方向電流が流れるように前記分圧抵抗回路と接地の間に、直列に接続された複数のダイオードと、を備え、入力電源投入時に起動電流を出力するスタートアップ回路と、
前記起動電流により起動され、基準電圧を発生する基準電圧発生回路と、
前記基準電圧に応じて導通し、前記複数のダイオードの両端を短絡することにより前記分圧抵抗回路を接地する第１のスイッチング素子と、
前記分圧電圧と前記基準電圧とを比較し、前記分圧電圧が前記基準電圧より低いときに低電圧ロックアウト信号を出力するコンパレータと、を備えることを特徴とする低電圧ロックアウト回路。
【請求項２】
前記分圧抵抗回路は、前記第２の抵抗に直列に接続された第３の抵抗と、前記低電圧ロックアウト信号に応じて導通し、該第３の抵抗の両端を短絡する第２のスイッチング素子を含むことを特徴とする請求項１に記載の低電圧ロックアウト回路。
【請求項３】
前記基準電圧発生回路は、バンドギャップ型の基準電圧発生回路であることを特徴とする請求項１又は２に記載の低電圧ロックアウト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧が低い時の内部回路の誤動作を防止するための低電圧ロックアウト回路に関する。
【背景技術】
【０００２】
従来、ＤＣ−ＤＣコンバータ等のスイッチング電源回路においては、低電圧ロックアウト（Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ  Ｏｕｔ）回路により、電源投入時に入力電源の電圧が所定電圧に到達するまでは、スイッチング電源回路はスタンバイ状態に設定され、スイッチング電源回路の誤動作の防止、及び消費電流の低減が図られていた。以下の説明では、低電圧ロックアウト回路をＵＶＬＯ回路と略称する。
【０００３】
図３は、従来のＵＶＬＯ回路の回路図である。ＵＶＬＯ回路は、入力電源１（直流電源）に接続された抵抗分圧回路２、スタートアップ回路３、バンドギャップ型の基準電圧発生回路４、及びコンパレータ５を含んで構成される。
【０００４】
抵抗分圧回路２は、入力電源１と接地の間に直列に接続された第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３を備え、第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点から分圧電圧Ｖｘが出力される。抵抗分圧回路２は、更に第３の抵抗Ｒ３の両端に接続され、分圧電圧Ｖｘを調整するためのＮチャネル型のＭＯＳトランジスタＭ２を備える。
【０００５】
ＭＯＳトランジスタＭ２は、コンパレータ５からの低電圧ロックアウト信号（以下、ＵＶＬＯ信号と略称する）に応じて導通し、第２の抵抗Ｒ２の一端を接地する。第３の抵抗Ｒ３とＭＯＳトランジスタＭ２は、第２の抵抗Ｒ２と接地の間に並列に接続され、この並列回路の抵抗値はＭＯＳトランジスタＭ２が導通している場合は、ＭＯＳトランジスタＭ２がオフしている場合に比べて低くなる。
【０００６】
スタートアップ回路３は、電源投入時に基準電圧発生回路４に対して起動電流Ｉｓを出力する回路であって、一端が入力電源１に接続された電流制限抵抗Ｒ４と、入力電源１から接地に順方向電流が流れるように、電流制限抵抗Ｒ４の他方の端と接地の間に直列に接続された３個のダイオードＤ１、Ｄ２、Ｄ３と、基準電圧発生回路４に対して起動電流Ｉｓ（順方向電流）を出力する出力ダイオードＤ４とを備える。電流制限抵抗Ｒ４の抵抗値は数ＭΩである。
【０００７】
コンパレータ５は、抵抗分圧回路２から出力される分圧電圧Ｖｘと、基準電圧発生回路４から出力される基準電圧Ｖｒｅｆと比較し、分圧電圧Ｖｘが基準電圧Ｖｒｅｆより低いとき、ＵＶＬＯ信号（Ｈレベルの信号）を出力する回路である。コンパレータ５は、入力電源１を電源として動作し、負入力端子（−）には分圧電圧Ｖｘが入力され、正入力端子（＋）には基準電圧Ｖｒｅｆが入力される。
【０００８】
スイッチング電源回路６は、例えば、スイッチング素子、チョークコイルを備えたチョッパ方式のＤＣ−ＤＣコンバータであり、スイッチング素子のスイッチング動作により入力電源１からの電圧Ｖｃｃ（直流電圧）を降圧、または昇圧する回路である。スイッチング電源回路６のスイッチング素子は、ＵＶＬＯ信号に応じてオフし、スイッチング電源回路は動作を停止するようになっている。
【０００９】
このようなＵＶＬＯ回路の動作を説明する。先ず、電源投入により入力電源１の電圧Ｖｃｃが０Ｖから上昇する。電圧Ｖｃｃが３×ＶＦ（約１．８Ｖ）より高くなると、電流制限抵抗Ｒ４を通してダイオードＤ１、Ｄ２、Ｄ３に順方向電流が流れる。ＶＦはダイオードＤ１、Ｄ２、Ｄ３の順方向バイアス電圧であり、約０．６Ｖである。
【００１０】
すると、出力ダイオードＤ４を通して基準電圧発生回路４に起動電流Ｉｓが供給さされる。これにより、基準電圧発生回路４が起動し、基準電圧発生回路４は基準電圧Ｖｒｅｆ（約１．２Ｖ）を出力する。この時、分圧電圧Ｖｘは、基準電圧Ｖｒｅｆより低くなるように、第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗値が設定されている。このため、コンパレータ５の出力はＨレベルであり、ＵＶＬＯ信号が出力されている状態である。
【００１１】
ＭＯＳトランジスタＭ２はコンパレータ５からのＵＶＬＯ信号に応じて導通する。これにより、第２の抵抗Ｒ２の一端はＭＯＳトランジスタＭ２を通して接地される。この場合、分圧電圧Ｖｘは次式で表わされる。
【００１２】
Ｖｘ＝Ｖｃｃ×Ｒ２／（Ｒ１＋Ｒ２）  ・・・（１）
ここで、Ｒ１は第１の抵抗Ｒ１の抵抗値、Ｒ２は第２の抵抗Ｒ２の抵抗値とし、ＭＯＳトランジスタＭ２のオン抵抗は、抵抗Ｒ３の抵抗値に対して無視できるほど小さいとする。
【００１３】
そして、電圧Ｖｃｃが更に上昇し、分圧電圧Ｖｘが基準電圧Ｖｒｅｆより高くなると、コンパレータ５の出力はＨレベルからＬレベルに変化する。これにより、スイッチング電源回路６の動作停止状態は解除される。この変化時における電圧Ｖｃｃの値をＶｃｃ１とすると、Ｖｃｃ１は次式で表わされる。
【００１４】
Ｖｃｃ１＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２  ・・・（２）
ＭＯＳトランジスタＭ２はコンパレータ５の出力がＬレベルになるとオフする。これにより、分圧電圧Ｖｘは次式で表わされる値に変化する。
【００１５】
Ｖｘ＝Ｖｃｃ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）  ・・・（３）
その後、入力電源１の減電により電圧Ｖｃｃが低下し、分圧電圧Ｖｘが基準電圧Ｖｒｅｆより低くなると、コンパレータ５の出力はＬレベルからＨレベルに変化する。この変化時における電圧Ｖｃｃの値をＶｃｃ２とすると、Ｖｃｃ２は次式で表わされる。
【００１６】
Ｖｃｃ２＝Ｖｒｅｆ×（Ｒ１＋Ｒ２＋３）／（Ｒ２＋Ｒ３）  ・・・（２）
簡単な計算から、Ｖｃｃ２＜Ｖｃｃ１である。すなわち、コンパレータ５は、図４に示すようにヒステリシス特性を持つことになる。
【００１７】
このように、電圧Ｖｃｃが上昇してＶｃｃ１を超えると、コンパレータ５の出力はＨレベルからＬレベルに変化し、スイッチング電源回路６の動作停止状態は解除される。その後、電圧Ｖｃｃが低下してＶｃｃ２より低くなると、コンパレータ５からＵＶＬＯ信号が出力され、これに応じてスイッチング電源回路６は動作を停止するようになっている。なお、ＵＶＬＯ回路については特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００９−９４８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
従来のＵＶＬＯ回路では、抵抗分圧回路２とスタートアップ回路３とが分かれている。そのため、抵抗分圧回路２では入力電源１から接地に第１乃至第３の抵抗Ｒ１〜Ｒ３を通して常に電流が流れ、消費電流が大きいという問題があった。また、抵抗分圧回路２の第１乃至第３の抵抗Ｒ１〜Ｒ３と、スタートアップ回路３の電流制限抵抗Ｒ４が別に設けられており、これらの抵抗は高抵抗値を有することから、チップ面積が大きくなるという問題もあった。
【００２０】
そこで、本発明は消費電流が小さく、チップ面積が小さいＵＶＬＯ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の低電圧ロックアウト回路は、入力電源に接続され、分圧電圧を発生する第１及び第２の抵抗を含む分圧抵抗回路と、前記入力電源から接地に順方向電流が流れるように前記分圧抵抗回路と接地の間に、直列に接続された複数のダイオードと、を備え、入力電源投入時に起動電流を出力するスタートアップ回路と、前記起動電流により起動され、基準電圧を発生する基準電圧発生回路と、前記基準電圧に応じて導通し、前記複数のダイオードの両端を短絡することにより前記分圧抵抗回路を接地する第１のスイッチング素子と、前記分圧電圧と前記基準電圧とを比較し、前記分圧電圧が前記基準電圧より低いときに低電圧ロックアウト信号を出力するコンパレータと、を備えることを特徴とする。
【発明の効果】
【００２２】
本発明の低電圧ロックアウト回路よれば、抵抗分圧回路の分圧用抵抗とスタートアップ回路の電流制限抵抗を共用しているので、消費電流を削減すると共に、チップ面積を縮小化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態におけるＵＶＬＯ回路の回路図である。
【図２】バンドギャップ型の基準電圧発生回路の回路図である。
【図３】従来例のＵＶＬＯ回路の回路図である。
【図４】従来例のＵＶＬＯ回路の動作特性図である。
【発明を実施するための形態】
【００２４】
図１は、本発明の実施形態におけるＵＶＬＯ回路の回路図である。ＵＶＬＯ回路は、入力電源１（直流電源）に接続された抵抗分圧回路２を含むスタートアップ回路３、抵抗分圧回路２を接地するためのＮチャネル型のＭＯＳトランジスタＭ１（本発明の「第１のスイッチング素子」）、バンドギャップ型の基準電圧発生回路４、及びコンパレータ５を含んで構成される。
【００２５】
このＵＶＬＯ回路は、抵抗分圧回路２の分圧用抵抗（第１乃至第３の抵抗Ｒ１〜Ｒ３）とスタートアップ回路３の電流制限抵抗（従来例のＲ４）を共用したものである。
【００２６】
抵抗分圧回路２は、入力電源１に直列に接続された第１の抵抗Ｒ１、第２の抵抗Ｒ２、及び第３の抵抗Ｒ３を備える。抵抗分圧回路２は、更に、第３の抵抗Ｒ３の両端に接続され、分圧電圧Ｖｘを調整するためのＮチャネル型のＭＯＳトランジスタＭ２（本発明の「第２のスイッチング素子」）を備える。第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点から分圧電圧Ｖｘが出力される。ＭＯＳトランジスタＭ２は、コンパレータ５からのＵＶＬＯ信号に応じて導通し、第２の抵抗Ｒ３の両端を短絡する。
【００２７】
スタートアップ回路３は、抵抗分圧回路２から接地に順方向電流が流れるように、抵抗分圧回路２と接地の間に直列に接続された３個のダイオードＤ１、Ｄ２、Ｄ３と、基準電圧発生回路４に対して起動電流Ｉｓ（順方向電流）を出力する出力ダイオードＤ４とを備える。出力ダイオードＤ４のアノードは第３の抵抗Ｒ３とダイオードＤ１のアノードの接続点に接続される。
【００２８】
ＭＯＳトランジスタＭ１は、直列ダイオードＤ１、Ｄ２、Ｄ３の両端にそれぞれソース、ドレインが接続され、ゲートに基準電圧発生回路４からの基準電圧Ｖｒｅｆが印加される。ＭＯＳトランジスタＭ１は基準電圧Ｖｒｅｆ（約１．２Ｖ）に応じて導通し、直列ダイオードＤ１、Ｄ２、Ｄ３の両端を短絡することにより分圧抵抗回路２の第３の抵抗Ｒ３を接地する。
【００２９】
基準電圧発生回路４は、図２に示すように、Ｐチャネル型のＭＯＳトランジスタＭ３，Ｍ４，Ｍ５と、ＮＰＮ型のバイポーラトランジスタＴ１，Ｔ２，Ｔ３、及び抵抗Ｒ５、Ｒ６を含んで構成される。
【００３０】
ＭＯＳトランジスタＭ３，Ｍ４，Ｍ５のソースには入力電源１からの電圧Ｖｃｃが印加される。バイポーラトランジスタＴ１はＭＯＳトランジスタＭ３のドレインと接地の間に接続され、ベースとコレクタが共通接続されている。バイポーラトランジスタＴ２はＭＯＳトランジスタＭ４のドレインと接地の間に抵抗Ｒ５を介して接続される。バイポーラトランジスタＴ１，Ｔ２はカレントミラーを形成している。バイポーラトランジスタＴ３はＭＯＳトランジスタＭ５のドレインと接地の間に抵抗Ｒ６を介して接続される。また、ＭＯＳトランジスタＭ３，Ｍ４はカレントミラーを形成し、ＭＯＳトランジスタＭ４，Ｍ５はカレントミラーを形成している。
【００３１】
そして、ＭＯＳトランジスタＳＭ５のドレインと抵抗Ｒ６の接続点から基準電圧Ｖｒｅｆが出力される。出力ダイオードＤ４のカソードは、ＭＯＳトランジスタＭ３とバイポーラトランジスタＴ１との接続点（Ｔ１のコレクタ）に接続される。
【００３２】
次に、ＵＶＬＯ回路の動作を説明する。先ず、電源投入により入力電源１の電圧Ｖｃｃが０Ｖから上昇する。電圧Ｖｃｃが３×ＶＦより低い時は、第１乃至第３の抵抗Ｒ１〜Ｒ３、ダイオードＤ１、Ｄ２、Ｄ３には電流が流れないので、その分消費電力が削減される。
【００３３】
電圧Ｖｃｃが３×ＶＦ（約１．８Ｖ）より高くなると、第１乃至第３の抵抗Ｒ１〜Ｒ３を通してダイオードＤ１、Ｄ２、Ｄ３に順方向電流が流れる。ＶＦはダイオードＤ１、Ｄ２、Ｄ３の順方向バイアス電圧であり、約０．６Ｖである。この場合、第１乃至第３の抵抗Ｒ１〜Ｒ３の直列抵抗値は数ＭΩという高抵抗値なので、ダイオードＤ１のアノードの電位は３×ＶＦにクランプされる。
【００３４】
第１乃至第３の抵抗Ｒ１〜Ｒ３を通してダイオードＤ１、Ｄ２、Ｄ３に順方向電流が流れると、出力ダイオードＤ４を通して基準電圧発生回路４のバイポーラトランジスタＴ１に起動電流Ｉｓが流れる。これにより、基準電圧発生回路４が起動し、基準電圧発生回路４は基準電圧Ｖｒｅｆ（約１．２Ｖ）を出力する。基準電圧Ｖｒｅｆを受けて、ＭＯＳトランジスタＭ１が導通する。ＭＯＳトランジスタＭ１のしきい値は基準電圧Ｖｒｅｆより低く設定されている。
【００３５】
ＭＯＳトランジスタＭ１が導通すると、分圧抵抗回路２の第３の抵抗Ｒ３は接地されるので、分圧抵抗回路２の第１乃至第３の抵抗Ｒ１〜Ｒ３は、電圧Ｖｃｃと接地の間に接続されることになり、従来例と同じバイアス条件で動作するようになる。
【００３６】
したがって、それ以降の動作は従来例の動作と同様になる。すなわち、図４に示すように、電圧Ｖｃｃが上昇してＶｃｃ１を超えると、コンパレータ５の出力はＨレベルからＬレベルに変化し、スイッチング電源回路６の動作停止状態は解除される。その後、電圧Ｖｃｃが低下してＶｃｃ２より低くなると、コンパレータ５からＵＶＬＯ信号（Ｈレベルの信号）が出力され、これに応じてスイッチング電源回路６は動作を停止する。
【００３７】
このように、本実施形態のＵＶＬＯ回路によれば、抵抗分圧回路２の分圧用抵抗（第１乃至第３の抵抗Ｒ１〜Ｒ３）とスタートアップ回路３の電流制限抵抗（従来例のＲ４）を共用したので、消費電流を削減すると共に、チップ面積を縮小化することができる。
【００３８】
なお、本実施形態では、コンパレータ５にヒステリシス特性を持たせるために、第３の抵抗Ｒ３及びＭＯＳトランジスタＭ２を設けているが、ヒステリシス特性が必要でない場合には、第３の抵抗Ｒ３及びＭＯＳトランジスタＭ２を削除することができる。
【符号の説明】
【００３９】
１  入力電源
２  抵抗分圧回路
３  スタートアップ回路
４  基準電圧発生回路
５  コンパレータ
６  スイッチング電源回路
【図１】
2013255002.tif 000003
【図２】
2013255002.tif 000004
【図３】
2013255002.tif 000005
【図４】
2013255002.tif 000006