(57)【要約】【課題】メモリセルの微細化および電源電圧の低下に対応しつつ、スタティックノイズマージンを向上させる。【解決手段】駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低いものとすると、第１セル電位制御部８は、駆動トランジスタＤ２にホットキャリアが注入されるように駆動トランジスタＤ２の第１セル電位を制御し、駆動トランジスタＤ２にホットキャリアが注入される時に、記憶ノードＮｔには‘１’が記憶され、記憶ノードＮｃには‘０’が記憶されている。【選択図】図１
2013186926.tif 000002
【特許請求の範囲】
【請求項１】
データが互いに相補的に記憶される第１の記憶ノードおよび第２の記憶ノードが設けられたメモリセルがロウ方向およびカラム方向にマトリックス状に配置される半導体記憶装置において、
前記メモリセルをロウごとに選択するワード線と、
前記メモリセルをカラムごとに選択する第１および第２のビット線と、
前記第２の記憶ノードの電位に基づいて、第１の記憶ノードの電位をプルアップする第１の負荷トランジスタと、
前記第２の記憶ノードの電位に基づいて、前記第１の記憶ノードの電位をプルダウンする第１の駆動トランジスタと、
前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルアップする第２の負荷トランジスタと、
前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルダウンする第２の駆動トランジスタと、
前記ワード線の電位に基づいて、前記第１の記憶ノードと前記第１のビット線とを接続する第１の伝送トランジスタと、
前記ワード線の電位に基づいて、前記第２の記憶ノードと前記第２のビット線とを接続する第２の伝送トランジスタと、
前記第１の駆動トランジスタの第１セル電位と前記第２の駆動トランジスタの第１セル電位とを個別に制御する第１セル電位制御部とを備え、
前記第１の駆動トランジスタよりも前記第２の駆動トランジスタの方がしきい値が低いものとすると、前記第１セル電位制御部は、前記第２の駆動トランジスタにホットキャリアが注入されるように前記第１セル電位を制御し、
前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、前記第１の記憶ノードには‘１’が記憶され、前記第２の記憶ノードには‘０’が記憶されていることを特徴とする半導体記憶装置。
【請求項２】
データが互いに相補的に記憶される第１の記憶ノードおよび第２の記憶ノードが設けられたメモリセルがロウ方向およびカラム方向にマトリックス状に配置される半導体記憶装置において、
前記メモリセルをロウごとに選択するワード線と、
前記メモリセルをカラムごとに選択する第１および第２のビット線と、
前記第２の記憶ノードの電位に基づいて、第１の記憶ノードの電位をプルアップする第１の負荷トランジスタと、
前記第２の記憶ノードの電位に基づいて、前記第１の記憶ノードの電位をプルダウンする第１の駆動トランジスタと、
前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルアップする第２の負荷トランジスタと、
前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルダウンする第２の駆動トランジスタと、
前記ワード線の電位に基づいて、前記第１の記憶ノードと前記第１のビット線とを接続する第１の伝送トランジスタと、
前記ワード線の電位に基づいて、前記第２の記憶ノードと前記第２のビット線とを接続する第２の伝送トランジスタと、
前記第１の駆動トランジスタの第１セル電位と前記第２の駆動トランジスタの第１セル電位とを個別に制御する第１セル電位制御部とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記第１の駆動トランジスタよりも前記第２の駆動トランジスタの方がしきい値が低いものとすると、前記第１セル電位制御部は、前記第２の駆動トランジスタにホットキャリアが注入されるように前記第１セル電位を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、前記第１の記憶ノードには‘１’が記憶され、前記第２の記憶ノードには‘０’が記憶されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１セル電位制御部は、前記第１の駆動トランジスタの第１セル電位、前記第１の負荷トランジスタの第２セル電位および前記第２の負荷トランジスタの第２セル電位よりも高くなるように前記第２の駆動トランジスタの第１セル電位を制御することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の集積度向上のため、メモリセルをはじめとするトランジスタのサイズが縮小されている。また、電源電圧の低下に対応して、トランジスタの閾値も低下している。これらに伴い、メモリセルを構成するトランジスタの閾値ばらつきが大きくなり、メモリセルによってはスタティックノイズマージンが十分でないものが現れている。スタティックノイズマージンが十分でないと、メモリセルにデータを書き込んだり、メモリセルからデータを読み出したりする時に、メモリセルに保持されたデータが反転する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、メモリセルの微細化および電源電圧の低下に対応しつつ、スタティックノイズマージンを向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、データが互いに相補的に記憶される第１の記憶ノードおよび第２の記憶ノードが設けられたメモリセルがロウ方向およびカラム方向にマトリックス状に配置され、前記メモリセルをロウごとに選択するワード線と、前記メモリセルをカラムごとに選択する第１および第２のビット線と、前記第２の記憶ノードの電位に基づいて、第１の記憶ノードの電位をプルアップする第１の負荷トランジスタと、前記第２の記憶ノードの電位に基づいて、前記第１の記憶ノードの電位をプルダウンする第１の駆動トランジスタと、前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルアップする第２の負荷トランジスタと、前記第１の記憶ノードの電位に基づいて、前記第２の記憶ノードの電位をプルダウンする第２の駆動トランジスタと、前記ワード線の電位に基づいて、前記第１の記憶ノードと前記第１のビット線とを接続する第１の伝送トランジスタと、前記ワード線の電位に基づいて、前記第２の記憶ノードと前記第２のビット線とを接続する第２の伝送トランジスタと、前記第１の駆動トランジスタの第１セル電位と前記第２の駆動トランジスタの第１セル電位とを個別に制御する第１セル電位制御部とを備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１のメモリセルＭＣの構成例を示す回路図である。
【図３】図３は、図２のメモリセルＭＣのレイアウト構成例を示す平面図である。
【図４】図４は、図１の半導体記憶装置のソース電位の切替方法を示すブロック図である。
【図５】図５は、図１の実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。
【図６】図６は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図７】図７は、第２実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。
【図８】図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図９】図９は、第３実施形態に係る半導体記憶装置のソース電位の切替方法を示すブロック図である。
【図１０】図１０は、第３実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。
【図１１】図１１は、第４実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１、タイミング制御部２、ロウデコーダ３、ワード線ドライバ４、カラムデコーダ５、カラムセレクタ６、リード／ライト回路７および第１セル電位制御部８が設けられている。
【０００９】
ここで、メモリセルアレイ１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭセルを用いることができる。また、メモリセルアレイ１には、メモリセルＭＣのロウ選択を行うワード線ｗｌ_０〜ｗｌ_ｍ（ｍは正の整数）がロウごとに設けられるとともに、メモリセルＭＣのカラム選択を行うビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ（ｋは正の整数）がカラムごとに設けられている。
【００１０】
図２は、図１のメモリセルＭＣの構成例を示す回路図である。
図２において、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１１】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ｗｌは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１２】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮｔを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮｃを構成することができる。
【００１３】
また、ビット線ｂｌｔは、伝送トランジスタＦ１を介して記憶ノードＮｔに接続されている。また、ビット線ｂｌｃは、伝送トランジスタＦ２を介して記憶ノードＮｃに接続されている。また、負荷トランジスタＬ１、Ｌ２のソースは第２セル電位ＶＤＤに接続されている。なお、第２セル電位ＶＤＤは、例えば、セル電源電位に設定することができる。駆動トランジスタＤ１のソースは第１セル電位ＶＳＳ１に接続され、駆動トランジスタＤ２のソースは第１セル電位ＶＳＳ２に接続されている。これらの第１セル電位ＶＳＳ１、ＶＳＳ２は独立に設定することができる。また、負荷トランジスタＬ１、Ｌ２のＮウェル電位はＶｎｗに設定し、駆動トランジスタＤ１、Ｄ２のＰウェル電位はＶｐｗに設定することができる。
【００１４】
また、図１において、ロウデコーダ３は、ロウアドレスに基づいてメモリセルＭＣのロウ選択を行わせるワード線ｗｌ_０〜ｗｌ_ｍを選択することができる。ワード線ドライバ４は、ロウデコーダ３にて選択されたワード線ｗｌ_０〜ｗｌ_ｍを駆動することができる。
【００１５】
カラムデコーダ５は、カラムアドレスに基づいてメモリセルＭＣのカラム選択を行わせるビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋを選択することができる。カラムセレクタ６は、カラムデコーダ５にて選択されたビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをリード／ライト回路７に接続することができる。リード／ライト回路７は、メモリセルＭＣに記憶されているデータを読み出したり、メモリセルＭＣにデータを書き込んだりすることができる。なお、リード回路としては、メモリセルＭＣからビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ上に読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータに応じてビット線ｂｌｔ_０〜ｂｌｔ_ｋとビット線ｂｌｃ_０〜ｂｌｃ_ｋとを互いに相補的に駆動するライトアンプを用いることができる。
【００１６】
第１セル電位制御部８は、駆動トランジスタＤ１の第１セル電位ＶＳＳ１と駆動トランジスタＤ２の第１セル電位ＶＳＳ２とを個別に制御することができる。例えば、駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低いものとすると、第１セル電位制御部８は、駆動トランジスタＤ２にホットキャリアが注入されるように第１セル電位ＶＳＳ２を制御することとができる。タイミング制御部２は、ロウデコーダ３、ワード線ドライバ４、カラムデコーダ５、カラムセレクタ６、リード／ライト回路および第１セル電位制御部８を動作させるタイミングを制御することができる。
【００１７】
図３は、図２のメモリセルＭＣのレイアウト構成例を示す平面図である。
図３において、駆動トランジスタＤ１、負荷トランジスタＬ１および伝送トランジスタＦ１は、駆動トランジスタＤ２、負荷トランジスタＬ２および伝送トランジスタＦ２に対して点対称になるように配置されている。すなわち、この点対称の中心の回りに駆動トランジスタＤ１、負荷トランジスタＬ１および伝送トランジスタＦ１を１８０°だけ回転させると、駆動トランジスタＤ２、負荷トランジスタＬ２および伝送トランジスタＦ２に重ねることができる。
【００１８】
また、第１セル電位ＶＳＳ１を設定する第１の配線と第１セル電位ＶＳＳ２を設定する第２の配線とは分離され、これらの第１の配線および第２の配線はワード線ｗｌに並列に配置することができる。第２セル電位ＶＤＤを設定する第３の配線はビット線ｂｌｔ、ｂｌｃに並列に配置することができる。
【００１９】
ここで、駆動トランジスタＤ１、Ｄ２、負荷トランジスタＬ１、Ｌ２および伝送トランジスタＦ１、Ｆ２のレイアウトは、第１セル電位ＶＳＳ１、ＶＳＳ２が独立に設定される場合においても、第１セル電位ＶＳＳ１、ＶＳＳ２が共通に設定される場合と等しくすることができる。
【００２０】
そして、図２において、メモリセルＭＣの駆動トランジスタＤ１、Ｄ２のしきい値にバラツキがあり、駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低いものとする。
【００２１】
この場合、リード／ライト回路７を介して選択セルの記憶ノードＮｔに‘１’を書き込むとともに、選択セルの記憶ノードＮｃに‘０’を書き込む。その後、リード／ライト回路７を介してビット線ｂｌｔをハイレベル（例えば、１Ｖ）にするとともに、ビット線ｂｌｃをロウレベル（例えば、０Ｖ）にする。さらに、ワード線ドライバ４を介して選択ロウのワード線ｗｌをハイレベル（例えば、１Ｖ）にし、伝送トランジスタＦ１、Ｆ２をオンさせる。
【００２２】
そして、第１セル電位制御部８を介して第１セル電位ＶＳＳ１を基準電位（例えば、０Ｖ）に設定したまま、第１セル電位ＶＳＳ２を基準電位から高電位（例えば、３Ｖ）に上昇させる。ここで、第２セル電位ＶＤＤは、セル電源電位（例えば、１Ｖ）に設定することができる。また、Ｐウェル電位Ｖｐｗは第１セル電位ＶＳＳ１よりも低電位（例えば、−４Ｖ）に設定することができる。
【００２３】
この時、記憶ノードＮｔに‘１’が書き込まれているので、駆動トランジスタＤ２がオンする。また、ビット線ｂｌｃがロウレベル（例えば、０Ｖ）に設定されているので、駆動トランジスタＤ２のドレイン電位が低くなる。このため、第１セル電位ＶＳＳ２が高電位に上昇されると、駆動トランジスタＤ２のソース電位が上昇し、駆動トランジスタＤ２のソースとチャネルとの間に高電圧が印加されることから、駆動トランジスタＤ２のソース側でホットキャリアが生成され、駆動トランジスタＤ２のゲート絶縁膜にホットキャリアがトラップされる。このため、駆動トランジスタＤ２のしきい値が上昇し、駆動トランジスタＤ１、Ｄ２間でのしきい値のバラツキを低減させることができる。
【００２４】
また、駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低い場合、駆動トランジスタＤ２のしきい値を上昇させることにより、選択ロウおよび選択カラムで指定される選択セルへのリードまたはライト時において、セル電流の減少を抑制しつつ、選択ロウおよび非選択カラムに接続された非選択セルのリードディスターブおよびライトディスターブを低減することができる。
【００２５】
図４は、図１の半導体記憶装置のソース電位の切替方法を示すブロック図である。
図４において、図２の第１のメモリセルＭＣの駆動トランジスタＤ１のソース電源は、第１のメモリセルＭＣに対して一方のカラム方向に隣接する第２のメモリセルＭＣの駆動トランジスタＤ１のソース電源と共有され、第１のメモリセルＭの駆動トランジスタＤ２のソース電源は第１のメモリセルＭＣに対して他方のカラム方向に隣接する第３のメモリセルＭＣの駆動トランジスタＤ２のソース電源と共有されている。
【００２６】
ここで、選択ロウおよび選択カラムで指定されるメモリセルをＭＣｓ、選択ロウおよび非選択カラムに接続されたメモリセルをＭＣｒ、メモリセルＭＣｓに対して一方のカラム方向に隣接するメモリセルをＭＣｃ１、メモリセルＭＣｓに対して他方のカラム方向に隣接するメモリセルをＭＣｃ０、非選択ロウおよび非選択カラムに接続されたメモリセルをＭＣｘとする。
【００２７】
そして、各メモリセルＭＣｓ、ＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘにおいて、第１セル電位ＶＳＳ１を設定する配線Ｈ１と第１セル電位ＶＳＳ２を設定する配線Ｈ２とは分離されている。そして、各ロウ間で配線Ｈ１は共有され、各ロウ間で配線Ｈ２は共有されている。そして、配線Ｈ１、Ｈ２の電位は、スイッチＳＷ１、ＳＷ２をそれぞれ介して基準電位（例えば、０Ｖ）または高電位（例えば、３Ｖ）に切り替えられる。
【００２８】
なお、以下の説明では、メモリセルＭＣｓの駆動トランジスタＤ１、Ｄ２のしきい値にバラツキがあり、駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低いものとする。そして、メモリセルＭＣｓの駆動トランジスタＤ２にホットキャリアを注入するものとする。
【００２９】
図５は、図１の半導体記憶装置の各部の電圧レベルを示す図である。なお、図５の例では、図１の構成に図４の構成が適用された場合について説明する。
図５において、メモリセルＭＣｓの駆動トランジスタＤ２にホットキャリアを注入する場合、各メモリセルＭＣｓ、ＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘにおいて、第１セル電位ＶＳＳ１はロウレベルに設定され、第２セル電位ＶＤＤおよびビット線ｂｌｔの電位はハイレベルに設定され、第１セル電位ＶＳＳ２は高電位に設定される。ビット線ｂｌｃの電位は、メモリセルＭＣｓ、ＭＣｃ０、ＭＣｃ１ではロウレベルに設定され、メモリセルＭＣｒ、ＭＣｘではハイレベルに設定される。ワード線ｗｌの電位は、メモリセルＭＣｓ、ＭＣｒでは高電位に設定され、メモリセルＭＣｃ０、ＭＣｃ１、ＭＣｘではロウレベルに設定される。
【００３０】
この時、メモリセルＭＣｓでは、記憶ノードＮｔに‘１’が書き込まれ、記憶ノードＮｃに‘０’が書き込まれているとすると、駆動トランジスタＤ２がオンする。このため、駆動トランジスタＤ２のソースとチャネルとの間に高電圧が印加され、駆動トランジスタＤ２のソース側でホットキャリアが生成される。
【００３１】
一方、メモリセルＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘでは、記憶ノードＮｔに‘０’が書き込まれ、記憶ノードＮｃに‘１’が書き込まれているとすると、駆動トランジスタＤ２がオフする。このため、駆動トランジスタＤ２のソースとチャネルとの間に高電圧が印加されないようにすることができ、駆動トランジスタＤ２のソース側でホットキャリアが生成されないようにすることができる。
【００３２】
また、メモリセルＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘにおいて、記憶ノードＮｔに‘１’が書き込まれ、記憶ノードＮｃに‘０’が書き込まれているとすると、駆動トランジスタＤ２がオンする。このため、第１セル電位ＶＳＳ２が高くなると、駆動トランジスタＤ２のソース側でホットキャリアが生成される可能性がある。ただし、メモリセルＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘにおいても、駆動トランジスタＤ１よりも駆動トランジスタＤ２の方がしきい値が低いものとすると、駆動トランジスタＤ２のソース側でホットキャリアが生成されても、しきい値のバラツキが増大しないようにできる。
【００３３】
また、メモリセルＭＣｒ、ＭＣｃ０、ＭＣｃ１、ＭＣｘにおいて、記憶ノードＮｔに‘１’が書き込まれ、記憶ノードＮｃに‘０’が書き込まれている場合、第１セル電位ＶＳＳ２が高くなると、記憶ノードＮｔ、Ｎｃのデータが反転する。このため、駆動トランジスタＤ２がオフし、駆動トランジスタＤ２のソース側でホットキャリアが生成されないようにすることができる。
【００３４】
（第２実施形態）
図６は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図６において、この半導体記憶装置では、図１の半導体記憶装置の構成に加え、第２セル電位制御部１０が設けられている。第２セル電位制御部１０は、負荷トランジスタＬ１、Ｌ２の第２セル電位ＶＤＤをカラムごとに制御することができる。そして、選択カラムでは、第２セル電位ＶＤＤおよびビット線ｂｌｔの電位をハイレベル（例えば、１Ｖ）、非選択カラムでは、第２セル電位ＶＤＤおよびビット線ｂｌｔの電位をロウレベル（例えば、０Ｖ）にすることができる。
【００３５】
これにより、非選択カラムでは、駆動トランジスタＤ１、Ｄ２をオフさせることができ、非選択カラムの第１セル電位ＶＳＳ２が高電位に設定された場合においても、駆動トランジスタＤ１、Ｄ２のソース側でホットキャリアが生成されないようにすることができる。また、非選択カラムの駆動トランジスタＤ１、Ｄ２をオフさせることにより、非選択カラムの駆動トランジスタＤ１、Ｄ２に電流が流れないようにすることができ、消費電力を低減することができる。
【００３６】
図７は、第２実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。なお、図７の例では、図６の構成に図４の構成が適用された場合について説明する。
図７において、この方法では、非選択カラムのメモリセルＭＣｒ、ＭＣｘの第２セル電位ＶＤＤおよびビット線ｂｌｔの電位がロウレベルに設定される点を除いては、図５の方法と同様である。
【００３７】
これにより、メモリセルＭＣｒ、ＭＣｘでは、駆動トランジスタＤ１、Ｄ２をオフさせることができ、メモリセルＭＣｒ、ＭＣｘの第１セル電位ＶＳＳ２が高電位に設定された場合においても、駆動トランジスタＤ１、Ｄ２のソース側でホットキャリアが生成されないようにすることが可能となるとともに、消費電力を低減することができる。
【００３８】
（第３実施形態）
図８は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図８において、この半導体記憶装置では、図１の半導体記憶装置の第１セル電位制御部８の代わりに、第１セル電位制御部９が設けられている。第１セル電位制御部９は、負荷トランジスタＬ２の第１セル電位ＶＳＳ２をロウごとに制御することができる。この制御では、２ロウをペアとして行うことができる。そして、選択ロウおよび第１セル電位ＶＳＳ２を共有する隣接ロウでは、第１セル電位ＶＳＳ２を高電位（例えば、３Ｖ）、それ以外の非選択ロウでは、第１セル電位ＶＳＳ２をロウレベル（例えば、０Ｖ）にすることができる。
【００３９】
これにより、非選択ロウの第１セル電位ＶＳＳ２を高電位に上昇させることなく、選択ロウの第１セル電位ＶＳＳ２を高電位に上昇させることができ、非選択ロウの駆動トランジスタＤ２にホットキャリアが注入されないようにすることができる。
【００４０】
図９は、第３実施形態に係る半導体記憶装置のソース電位の切替方法を示すブロック図である。
図４の構成では、各ロウ間で配線Ｈ１が共有されるとともに、各ロウ間で配線Ｈ２が共有されているのに対し、図９の構成では、各ロウ間で配線Ｈ１が分離されるとともに、各ロウ間で配線Ｈ２が分離されている。そして、配線Ｈ１の電位は、スイッチＳＷ１２、ＳＷ１４をそれぞれ介してロウごとに基準電位（例えば、０Ｖ）または高電位（例えば、３Ｖ）に切り替えられる。また、配線Ｈ２の電位は、スイッチＳＷ１１、ＳＷ１３をそれぞれ介してロウごとに基準電位（例えば、０Ｖ）または高電位（例えば、３Ｖ）に切り替えられる。なお、図９の例では、駆動トランジスタＤ１、Ｄ２のソース電源がカラム方向に隣接する２個のメモリセル間で共有されているため、配線Ｈ１、Ｈ２の電位は２ロウ単位で切り替えることができる。
【００４１】
図１０は、第３実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。なお、図１０の例では、図８の構成に図９の構成が適用された場合について説明する。
図１０において、この方法では、非選択ロウのメモリセルＭＣｃ１、ＭＣｘの第１セル電位ＶＳＳ２がロウレベルに設定される点を除いては、図５の方法と同様である。
【００４２】
これにより、メモリセルＭＣｃ１、ＭＣｘの第１セル電位ＶＳＳ２を高電位に上昇させることなく、メモリセルＭＣｓの第１セル電位ＶＳＳ２を高電位に上昇させることができ、メモリセルＭＣｃ１、ＭＣｘの駆動トランジスタＤ２にホットキャリアが注入されないようにすることができる。
【００４３】
（第４実施形態）
図１１は、第８実施形態に係る半導体記憶装置の各部の電圧レベルを示す図である。なお、図１１の例では、図６の構成に図９の構成が適用された場合について説明する。
図１１において、この方法では、非選択カラムのメモリセルＭＣｒ、ＭＣｘの第２セル電位ＶＤＤおよびビット線ｂｌｔ、ｂｌｃの電位がロウレベルに設定され、非選択ロウのメモリセルＭＣｃ１、ＭＣｘの第１セル電位ＶＳＳ２がロウレベルに設定される点を除いては、図５の方法と同様である。
【００４４】
これにより、メモリセルＭＣｒ、ＭＣｘでは、駆動トランジスタＤ１、Ｄ２をオフさせることが可能となるとともに、メモリセルＭＣｃ１、ＭＣｘの第１セル電位ＶＳＳ２を高電位に上昇させることなく、メモリセルＭＣｓの第１セル電位ＶＳＳ２を高電位に上昇させることができる。このため、メモリセルＭＣｃ１、ＭＣｒ、ＭＣｘの駆動トランジスタＤ２にホットキャリアが注入されないようにすることが可能となるとともに、消費電力を低減することができる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４６】
（付記）
（請求項６）
前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、前記第２の駆動トランジスタのウェル電位が前記第１セル電位よりも低くなるように設定されることを特徴とする請求項５に記載の半導体記憶装置。
（請求項７）
選択ロウおよび選択カラムで指定される選択セルの前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、選択ロウのワード線がハイレベルに設定され、非選択ロウのワード線がロウレベルに設定され、選択カラムの前記第１のビット線と非選択カラムの前記第１のビット線と非選択カラムの前記第２のビット線がハイレベルに設定され、選択カラムの前記第２のビット線がロウレベルに設定されることを特徴とする請求項５に記載の半導体記憶装置。
（請求項８）
第１のメモリセルの第１の駆動トランジスタのソース電源は前記第１のメモリセルに対して同一カラムアドレスで一方に隣接するロウアドレスの第２のメモリセルの第１の駆動トランジスタのソース電源と共有され、前記第１のメモリセルの第２の駆動トランジスタのソース電源は前記第１のメモリセルに対して同一カラムアドレスで他方に隣接するロウアドレスの第３のメモリセルの第２の駆動トランジスタのソース電源と共有されていることを特徴とする請求項１から７のいずれか１項に記載の半導体記憶装置。
（請求項９）
前記第１セル電位制御部は、前記第１の駆動トランジスタの第１セル電位と前記第２の
駆動トランジスタの第１セル電位とをロウごとに制御することを特徴とする請求項１から６のいずれか１項に記載の半導体記憶装置。
（請求項１０）
選択ロウおよび選択カラムで指定される選択セルの前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、選択ロウのワード線がハイレベルに設定され、非選択ロウのワード線がロウレベルに設定され、選択カラムの前記第１のビット線と非選択カラムの前記第１のビット線と非選択カラムの前記第２のビット線がハイレベルに設定され、選択カラムの前記第２のビット線がロウレベルに設定されることを特徴とする請求項９に記載の半導体記憶装置。
（請求項１１）
前記第１セル電位制御部は、選択ロウの前記第２の駆動トランジスタの第１セル電位を非選択ロウの前記第２の駆動トランジスタの第１セル電位より高くすることを特徴とする請求項１０に記載の半導体記憶装置。
（請求項１２）
前記第１の負荷トランジスタの第２セル電位と前記第２の負荷トランジスタの第２セル電位とをカラムごとに制御する第２セル電位制御部をさらに備えることを特徴とする請求項１から６のいずれか１項に記載の半導体記憶装置。
（請求項１３）
選択ロウおよび選択カラムで指定される選択セルの前記第２の駆動トランジスタに前記ホットキャリアが注入される時に、選択ロウのワード線がハイレベルに設定され、非選択ロウのワード線がロウレベルに設定され、選択カラムの前記第１のビット線がハイレベルに設定され、選択カラムの前記第２のビット線と非選択カラムの前記第１のビット線と非選択カラムの前記第２のビット線とがロウレベルに設定されることを特徴とする請求項１１に記載の半導体記憶装置。
（請求項１４）
前記第２セル電位制御部は、非選択カラムの前記第１および第２の負荷トランジスタの第２セル電位を選択カラムの前記第１および第２の負荷トランジスタの第２セル電位より低くすることを特徴とする請求項１３に記載の半導体記憶装置。
（請求項１５）
前記第１の駆動トランジスタと前記第１の負荷トランジスタとが互いに直列接続されることで第１のＣＭＯＳインバータが構成され、前記第２の駆動トランジスタと前記第２の負荷トランジスタとが互いに直列接続されることで第２のＣＭＯＳインバータが構成され、前記第１のＣＭＯＳインバータおよび前記第２のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されていることを特徴とする請求項１から１４のいずれか１項に記載の半導体記憶装置。
（請求項１６）
前記ワード線に並列に配置され、前記第１の駆動トランジスタの第１セル電位を設定する第１の配線と、
前記ワード線に並列に配置され、前記第２の駆動トランジスタの第１セル電位を設定する第２の配線とを備えることを特徴とする請求項１から１５のいずれか１項に記載の半導体記憶装置。
（請求項１７）
前記第１および第２のビット線に並列に配置され、前記第１および第２の記憶ノードの第２セル電位を設定する第３の配線を備えることを特徴とする請求項１から１６のいずれか１項に記載の半導体記憶装置。
【符号の説明】
【００４７】
ＭＣ  メモリセル、１  メモリセルアレイ、２  タイミング制御部、３  ロウデコーダ、４  ワード線ドライバ、５  カラムデコーダ、６  カラムセレクタ、７  リード／ライト回路、８、９  第１セル電位制御部、１０  第２セル電位制御部、ｂｌｔ、ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ、ｂｌｃ_０〜ｂｌｃ_ｋ  ビット線、ｗｌ、ｗｌ_０〜ｗｌ_ｍ  ワード線、Ｌ１、Ｌ２  負荷トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｆ１、Ｆ２  伝送トランジスタ、ＳＷ１、ＳＷ２、ＳＷ１１〜ＳＷ１４  スイッチ、Ｈ１、Ｈ２  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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