(57)【要約】【課題】本発明は、漏洩電流を低減させるようにした不揮発性メモリ装置を提供する。【解決手段】この不揮発性メモリ装置は複数のメモリセルと、信号発生器とを有している。これらのメモリセルはアレイに配置されており、これらメモリセルの各々は制御ゲート端子、フローティングゲート、ソースライン端子、ビットライン端子、選択ゲート端子及びワードライン端子を有している。信号発生器はメモリセルに結合されている。不揮発性メモリ装置がプログラミング処理を実行する際、信号発生器が、前記複数のメモリセル内でプログラミング禁止された複数のメモリセルの制御ゲート端子にプログラミング信号を供給する。ここで、プログラミング信号は直流（ＤＣ）オフセット電圧を有するパルス信号とする。【選択図】図１
2013246853.tif 000002
【特許請求の範囲】
【請求項１】
アレイに配置された複数のメモリセルであって、各メモリセルが制御ゲート端子、フローティングゲート、ソースライン端子、ビットライン端子、選択ゲート端子及びワードライン端子を有しているこれらメモリセルと、
これらメモリセルに結合された信号発生器であって、不揮発性メモリ装置がプログラミング処理を実行する際に、この信号発生器により前記メモリセルのフローティングゲートにプログラミング信号を供給するようにする当該信号発生器と
を具える不揮発性メモリ装置であって、
前記プログラミング信号は直流（ＤＣ）オフセット電圧を有するパルス信号とし、前記不揮発性メモリ装置がプログラミング処理を実行する際、前記信号発生器が更に、プログラミング禁止されたメモリセル及びプログラミングが禁止されていないメモリセルのビットライン端子にそれぞれ第１のビットライン信号及び第２のビットライン信号を供給し、第１のビットライン信号の電圧レベルを第２のビットライン信号よりも大きくするようにした不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、前記メモリセルの前記ソースライン端子が複数のソース信号にそれぞれ結合され、これらメモリセルの前記ワードライン端子が複数のワードライン信号にそれぞれ結合され、これらメモリセルの前記選択ゲート端子が複数の選択ゲート信号にそれぞれ結合されるようになっている不揮発性メモリ装置。
【請求項３】
請求項２に記載の不揮発性メモリ装置において、前記ソース信号の各々の電圧レベルを０ボルトに等しくするか又は０ボルトよりも大きくした不揮発性メモリ装置。
【請求項４】
請求項１に記載の不揮発性メモリ装置において、前記メモリセルの各々が、
第１端子、第２端子及び制御端子を有する第１トランジスタであって、前記第１端子は前記ソースライン端子に結合されており、前記制御端子は前記選択ゲート端子に結合されている当該第１トランジスタと、
第１端子、第２端子及び制御端子を有するフローティングゲートトランジスタであって、このフローティングゲートトランジスタの前記第１端子は前記第１トランジスタの前記第２端子に結合され、このフローティングゲートトランジスタの前記制御端子は前記制御ゲート端子に結合されている当該フローティングゲートトランジスタと、
第１端子、第２端子及び制御端子を有する第２トランジスタであって、この第２トランジスタの前記第１端子は前記フローティングゲートトランジスタの前記第２端子に結合されており、この第２トランジスタの前記制御端子は前記ワードライン端子に結合されており、この第２トランジスタの前記第２端子は前記ビットライン端子に結合されている当該第２トランジスタと
を具える不揮発性メモリ装置。
【請求項５】
請求項１に記載の不揮発性メモリ装置において、前記メモリセルの各々が、
第１端子、第２端子及び制御端子を有する第１トランジスタであって、前記第１端子は前記ソースライン端子に結合されており、前記制御端子は前記選択ゲート端子に結合されている当該第１トランジスタと、
第１端子及び第２端子を有するブーストキャパシタであって、このブーストキャパシタの前記第１端子が前記制御ゲート端子に結合されている当該ブーストキャパシタと、
第１端子、第２端子及び制御端子を有する第２トランジスタであって、この第２トランジスタの前記第１端子は前記第１トランジスタの前記第２端子に結合されており、この第２トランジスタの前記制御端子は前記ブーストキャパシタの前記第２端子に結合されている当該第２トランジスタと、
第１端子、第２端子及び制御端子を有する第３トランジスタであって、この第３トランジスタの前記第１端子は前記第２トランジスタの前記第２端子に結合されており、この第３トランジスタの前記制御端子は前記ワードライン端子に結合されており、この第３トランジスタの前記第２端子は前記ビットライン端子に結合されている当該第３トランジスタと
を具える不揮発性メモリ装置。
【請求項６】
請求項１に記載の不揮発性メモリ装置において、前記直流オフセット電圧は０ボルトよりも大きくした不揮発性メモリ装置。
【請求項７】
請求項１に記載の不揮発性メモリ装置において、前記パルス信号は周期信号とした不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して不揮発性メモリ装置に関するものであり、特に漏洩電流を低減させるようにした不揮発性メモリ装置に関するものである。
【背景技術】
【０００２】
現在の科学技術の急速な進歩にともなって、不揮発性メモリが携帯電気装置に広く用いられるようになっている。携帯電気装置を高性能にするために、携帯電気装置に用いられている不揮発性メモリの電力消費量を低くすることが極めて重要である。この場合、フラッシュメモリが高度な技術に対しホウラーノルドハイム（ＦＮ）関数形式の下で動作するものと考えられている。
【０００３】
従来技術では、フラッシュメモリセルの制御端子に与えられるプログラミング信号は、比較的大きい電圧レベルに保たれる。メモリセルをプログラミングする場合、プログラミングされるこれらのメモリセルには接地電圧（０ボルト）に等しいビットライン信号の電圧レベルが与えられる。プログラミングが禁止されたメモリセル（プログラミング禁止メモリセル）の場合、これらのプログラミング禁止メモリセルには、接地電圧よりも大きいビットラインの電圧レベルが与えられる。
【０００４】
従来のフラッシュメモリ装置がプログラミング処理を実行する場合、高電圧を有するプログラミング信号が、プログラミング禁止メモリセルに供給されるとともに、０ボルトよりも大きい電圧レベルを有するビット信号が、これらのプログラミング禁止メモリセルに供給される。フローティングゲートのチャネル信号は、有効なブーストキャパシタを介する自己ブースト効果により発生され、制御信号は、プログラミング禁止メモリセルのフローティングゲートに供給される。制御信号は、プログラミング処理が終了されるまで高電圧に保たれる。従って、チャネル漏洩電流や、接合漏洩電流や、プログラミング禁止メモリセルの選択ゲート又はソースラインからの漏洩電流のような多くの種類の漏洩電流が生じるおそれがある。
【発明の概要】
【０００５】
本発明は、不揮発性メモリ装置をプログラミング処理している際の漏洩電流の低減化及びプログラミング禁止メモリセルのプログラミング禁止の失敗の回避を達成する不揮発性メモリ装置を提供するものである。
【０００６】
不揮発性メモリ装置は複数のメモリセルと、信号発生器とを有する。メモリセルはアレイに配置され、各メモリセルは制御ゲート端子と、フローティングゲートと、ソースライン端子と、ビットライン端子と、選択ゲート端子と、ワードライン端子とを有する。信号発生器はこれらのメモリセルに結合されている。不揮発性メモリ装置がプログラミング処理を実行する際、信号発生器が、これらのメモリセルの内、複数のプログラミング禁止メモリセルの制御ゲート端子にプログラミング信号を供給する。ここで、プログラミング信号は直流（ＤＣ）オフセット電圧を有するパルス信号である。
【０００７】
従って、不揮発性メモリ装置がプログラミング処理を実行する際、この不揮発性メモリ装置の信号発生器は、プログラミング禁止メモリセルにプログラミング信号を供給し、このプログラミング信号は直流（ＤＣ）オフセット電圧を有するパルス信号に等しい。すなわち、不揮発性メモリ装置がプログラミング処理を実行する際、このプログラミング信号は、プログラミング禁止メモリセルのプログラミング禁止を失敗させる漏洩電流を低減させうるような固定の高電圧に保たれない。更に、このプログラミング信号はプログラミングされるメモリセルに対してプログラミング機能をも達成させない。
【０００８】
上述した一般的な説明及び以下の詳細な説明は双方とも例示的なものであり、これらは特許請求の範囲に記載した本発明の更なる説明を提供するものであることを理解すべきである。
【発明が解決しようとする課題】
【０００９】
従来のフラッシュメモリ装置がプログラミング処理を実行する際には、高電圧を有するプログラミング信号が、プログラミング禁止メモリセルに供給されるとともに、０ボルトよりも大きい電圧レベルを有するビット信号が、プログラミング禁止メモリセルに供給される。従って、チャネル漏洩電流や、接合漏洩電流や、プログラミング禁止メモリセルの選択ゲート又はソースラインからの漏洩電流のような多くの種類の漏洩電流が、プログラミング禁止メモリセルで生じるおそれがある。
【課題を解決するための手段】
【００１０】
不揮発性メモリ装置がプログラミング処理を実行する際に、この不揮発性メモリ装置の信号発生器により、直流（ＤＣ）電圧を有するパルス信号に等しいプログラミング信号を、プログラミング禁止メモリセルのフローティングゲートに供給する。
【発明の効果】
【００１１】
不揮発性メモリ装置がプログラミング処理を実行する際に、メモリセルに供給するプログラミング信号を固定の高電圧レベルに維持せず、プログラミング禁止メモリセルのプログラミング禁止を失敗させる漏洩電流を低減させることができるようにする。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施例による不揮発性メモリ装置１００を示すブロック線図である。
【図２】図２は、アレイ１２０の一実施例を示す回路図である。
【図３】図３は、メモリセル１２１〜１２Ｎに供給される信号を示す波形図である。
【図４】図４は、プログラミング信号ＶＩＣＬとチャネル電圧ＶＣＨとの間の関係を示す波形図である。
【図５】図５は、アレイ１２０の他の実施例を示す回路図である。
【図６】図６は、不揮発性メモリセル６００を示す頂面図である。
【図７】図７は、プログラミング禁止処理状態での制御信号及びチャネル電圧を示す波形図である。
【発明を実施するための形態】
【００１３】
幾つかの例を添付図面に示す本発明の好適実施例を以下に詳細に説明する。図面及び説明において同じ又は同様な部分を参照するのに可能な限り同じ参照符号を用いている。
【００１４】
図１を参照するに、この図１は、本発明の一実施例による不揮発性メモリ装置１００のブロック線図である。この不揮発性メモリ装置１００はフラッシュメモリ装置であり、信号発生器１１０及び複数のメモリセル１２１〜１２Ｎを有している。メモリセル１２１〜１２Ｎはアレイ１２０に配置されている。信号発生器１１０はメモリセル１２１〜１２Ｎに結合されており、これらメモリセル１２１〜１２Ｎをアクセスするための複数の信号ＡＳＬを発生する。信号ＡＳＬには、直流（ＤＣ）オフセット電圧を有するパルス信号と、ワードライン信号と、ビットライン信号と、選択ゲート信号と、ソースライン信号とが含まれる。
【００１５】
図１及び図２を参照するに、図２はアレイ１２０の一実施例を示す回路図である。このアレイ１２０には複数のメモリセル１２１〜１２Ｎがある。これらのメモリセル１２１〜１２Ｎの各々、例えば、メモリセル１２１は、制御ゲート端子ＣＧＴと、フローティングゲートＦＴと、ソースライン端子ＳＬＴと、ビットライン端子ＢＬＴと、選択ゲート端子ＳＧＴと、ワードライン端子ＷＬＴとを有している。図２では、信号ラインＣＬ１及びＣＬ２を用いてプログラミング信号をメモリセル１２１〜１２ＮのフローティングゲートＦＴに供給する。又、選択ゲート信号をメモリセル１２１〜１２Ｎの選択ゲート端子ＳＧＴに供給するのに、信号ラインＳＧＬ１及びＳＧＬ２が用いられている。更に、ワードライン信号をメモリセル１２１〜１２Ｎのワードライン端子ＷＬＴに供給するのに、信号ラインＷＬ１及びＷＬ２が用いられている。又、ソースライン信号をメモリセル１２１〜１２Ｎのソースライン端子ＳＬＴに供給するのに、信号ラインＳＬ１〜ＳＬ４が用いられている。更に、ビットライン信号をメモリセル１２１〜１２Ｎのビットライン端子ＢＬＴに供給するのに、信号ラインＢＬ１〜ＢＬ８が用いられている。信号ラインＣＬ１及びＣＬ２と、信号ラインＳＧＬ１及びＳＧＬ２と、信号ラインＷＬ１及びＷＬ２と、信号ラインＳＬ１〜ＳＬ４と、信号ラインＢＬ１〜ＢＬ８とは全て信号発生器１１０に結合されている。
【００１６】
不揮発性メモリ装置がプログラミング処理を実行する場合に、メモリセル１２１のプログラミング処理が禁止されており、メモリセル１２９をプログラミングされるように設定するものとする。信号ラインＣＬ１及び信号ラインＣＬ２を用いてプログラミング信号を、メモリセル１２１及びメモリセル１２９のそれぞれの制御ゲート端子ＣＧＴを介してこれらメモリセル１２１及びメモリセル１２９のフローティングゲートＦＴに供給し、更にプログラミングが禁止されているメモリセル（プログラミング禁止メモリセル）１２１に供給されるビットライン信号の電圧レベルを比較的大きい電圧レベルに設定するとともに、プログラミングが禁止されていないメモリセル１２９に供給されるビットライン信号の電圧レベルを０ボルトに設定する。ここで、プログラミング信号は、直流（ＤＣ）オフセット電圧を有するパルス信号であることを銘記されたい。この場合、ＤＣオフセット電圧の電圧レベルは０ボルトよりも高く、パルス信号は周期的な信号である。ある実施例では、プログラミング禁止メモリセル１２１に供給されるビットライン信号の電圧レベルは上述したＤＣオフセット電圧に等しくしうる。
【００１７】
図３及び図２を参照するに、図３はメモリセル１２１〜１２Ｎに供給される信号の波形を示す。図３では、プログラミング処理を実行する期間ＴＰＧ中に、プログラミング信号ＶＩＣＬが信号ラインＣＬ１を経てメモリセル１２１に与えられ、且つこのプログラミング信号ＶＩＣＬは信号ラインＣＬ２を経てメモリセル１２９にも与えられる。このプログラミング信号ＶＩＣＬはＤＣオフセット電圧ＶＤＣを有するパルス信号であり、その最大電圧振幅は、電圧ＶＰとＤＣオフセット電圧ＶＤＣとの合計に等しい。すなわち、プログラミング信号ＶＩＣＬの電圧レベルは、期間ＴＯＮ中、電圧ＶＰとＤＣオフセット電圧ＶＤＣとの合計に等しくなるとともに、プログラミング信号ＶＩＣＬの電圧レベルは、期間ＴＯＦＦ中、ＤＣオフセット電圧ＶＤＣの電圧レベルに等しくなる。
【００１８】
一方、ワードライン信号ＶＷＬは期間ＴＰＧ中、プログラミング禁止メモリセルのワードライン端子ＷＬＴに与えることができ、このワードライン信号ＶＷＬの電圧レベルはＤＣオフセット電圧ＶＤＣの電圧に等しくするか又はそれよりも高くすることができる。ビットライン信号ＶＩＢＬは期間ＴＰＧ中に、プログラミング禁止メモリセルのビットライン端子ＢＬＴに与えることができ、このビットライン信号ＶＩＢＬの電圧レベルは、ＤＣオフセット電圧ＶＤＣの電圧に等しくするか又はそれよりも高くすることができる。更に、このビットライン信号ＶＩＢＬは期間ＴＰＧ中に、プログラミングが禁止されていないメモリセルのビットライン端子ＢＬＴに与えることができ、このビットライン信号ＶＩＢＬの電圧レベルは０Ｖに等しくしうる。ソースライン信号ＶＳＬ及び選択ゲート信号ＶＳＧはそれぞれ、メモリセル１２１〜１２Ｎの全てのソースライン端子ＳＬＴ及び選択ゲート端子ＳＧＴに与えられる。選択ゲート信号ＶＳＧの電圧レベルは接地電圧（０ボルト）に等しくし、ソースライン信号ＶＳＬの電圧レベルは接地電圧（０ボルト）に等しくするか又はこれよりも高くすることができる。
【００１９】
図２を再び参照するに、メモリセル１２１はトランジスタＭ１と、フローティングゲートトランジスタＭ２と、トランジスタＭ３とを有する。トランジスタＭ１は第１端子と、第２端子と、制御端子とを有する。トランジスタＭ１の第１端子はソースライン端子ＳＬＴに結合され、トランジスタＭ１の制御端子は選択ゲート端子ＳＧＴに結合されている。フローティングゲートトランジスタＭ２は第１端子と、第２端子と、制御端子とを有し、このフローティングゲートトランジスタＭ２の第１端子はトランジスタＭ１の第２端子に結合され、このフローティングゲートトランジスタＭ２の制御端子はフローティングゲートＦＴに結合されている。トランジスタＭ３は第１端子と、第２端子と、制御端子とを有し、このトランジスタＭ３の第１端子はフローティングゲートトランジスタＭ２の第２端子に結合され、このトランジスタＭ３の制御端子はワードライン端子ＷＬＴに結合され、このトランジスタＭ３の第２端子はビットライン端子ＢＬＴに結合されている。
【００２０】
図３及び図４を参照するに、図４は、プログラミング信号ＶＩＣＬとチャネル電圧ＶＣＨとの間の関係を示している。チャネル電圧ＶＣＨは、フローティングゲートトランジスタＭ２のチャネルにおける電圧レベルである。プログラミング信号ＶＩＣＬが瞬時（時間）ＴＡで増大（ブースト）すると、これに応じてフローティングゲートトランジスタＭ２のチャネル電圧ＶＣＨが上昇する。プログラミング信号ＶＩＣＬが最大電圧レベル（ＶＰ＋ＶＤＣ）に達すると、フローティングゲートトランジスタＭ２のチャネル電圧ＶＣＨが電圧レベルＶＰ＋ＶＤＣに殆ど等しい値まで増大する。一方、期間ＴＦ中、チャネル電圧ＶＣＨの電圧レベルは電荷漏洩の結果として低減される。瞬時ＴＢでは、プログラミング信号ＶＩＣＬの電圧増大作用が消失し、これに応じてチャネル電圧ＶＣＨの電圧レベルが低減され、ホウラーノルドハイム（ＦＮ）効果によりトランジスタＭ２のチャネルから電子が注入される。
【００２１】
図５を参照するに、この図５はアレイ１２０の他の実施例を示す回路図である。この図５においては、アレイ１２０に複数のメモリセル５１０〜５Ｎ０があり、これらメモリセル５１０〜５Ｎ０の回路は図２におけるメモリセル１２１〜１２Ｎとは異なる。例えば、メモリセル５１０はトランジスタＭ４、Ｍ５及びＭ６とブーストキャパシタＣＢとを有している。トランジスタＭ４は第１端子と、第２端子と、制御端子とを有し、トランジスタＭ４の第１端子はソースライン端子ＳＬＴに結合され、トランジスタＭ４の制御端子は選択ゲート端子ＳＧＴに結合されている。ブーストキャパシタＣＢは第１端子と、第２端子とを有しており、このブーストキャパシタＣＢの第１端子は制御ゲート端子ＣＧＴに結合され、このブーストキャパシタＣＢの第２端子はトランジスタＭ５のゲートＦＴに結合されており、このトランジスタＭ５のゲートＦＴはフローティング端子である。トランジスタＭ５は第１端子と、第２端子と、制御端子とを有し、トランジスタＭ５の第１端子はトランジスタＭ４の第２端子に結合され、トランジスタＭ５の制御端子はブーストキャパシタＣＢの第２端子に結合されている。トランジスタＭ６は第１端子と、第２端子と、制御端子とを有し、トランジスタＭ６の第１端子はトランジスタＭ５の第２端子に結合され、トランジスタＭ５の制御端子はワードライン端子ＷＬＴに結合され、トランジスタＭ６の第２端子はビットライン端子ＢＬＴに結合されている。
【００２２】
図６を参照するに、この図６は不揮発性メモリセル６００の頂面図である。この不揮発性メモリセル６００はフローティングゲートＦＧと、選択ゲートＳＧとワードライン受入構造部ＷＬと、制御ライン信号受信端子ＣＬＴと、ソースライン信号受信端子ＳＬＴと、ビットライン信号受信端子ＢＬＴと、消去ライン信号受信端子ＥＬＴとを有している。この図６の図面から、フローティングゲートＦＧとこのフローティングゲートＦＧに対応するトランジスタのチャネルとの間に寄生キャパシタが存在することを容易に理解しうる。メモリセルのプログラミング禁止処理の場合に、プログラミング信号が制御ライン信号受信端子ＣＬＴに供給されると、このプログラミング信号は寄生キャパシタの一方の端子に供給されるとともに、ブースト効果の為に寄生キャパシタの他方の端子にチャネル電圧が発生される。従って、プログラミング信号がチャネルに直接供給される。
【００２３】
図６及び図７を参照するに、図７はチャネル電圧及びプログラミング信号の波形を示す。メモリセルのプログラミングがプログラミング期間中禁止されている場合、このメモリセルが、ＤＣオフセット電圧を有するパルス信号であるプログラミング信号ＶＩＣＬを受信するようにするとともに、このメモリセルが、０ボルトよりも大きいビットライン信号をも受信するようにする。パルス信号の最大電圧レベルは電圧レベルＶＰ＋ＶＤＣに等しく、ＤＣオフセット電圧の電圧レベルは電圧レベルＶＤＣに等しくする。これに対応し、チャネル電圧ＶＣＨも、ブースト効果によりＤＣオフセット電圧を有するパルス信号に等しくする。チャネル電圧ＶＣＨのパルス信号の最大電圧レベルは電圧レベルＶＢ＋ＶＤＣに等しく、このチャネル電圧ＶＣＨのＤＣオフセット電圧の電圧レベルは電圧レベルＶＤＣに等しくする。この場合、電圧ＶＢは電圧レベルＶＰよりも小さくする。
【００２４】
要するに、本発明においては、不揮発性メモリ装置がプログラミング処理を実行している場合に、ＤＣオフセット電圧ＶＤＣを有するパルス信号ＶＰであるプログラミング信号が、プログラミング禁止メモリセルに印加されるようにすることにより、プログラミング禁止が失敗されないようにしうる。従って、プログラミング禁止メモリセルでは、プログラミング信号を用いることにより漏洩電流を低減させることができ、不揮発性メモリ装置の性能が技術の進歩で改善される。
【００２５】
当業者にとって明らかなように、本発明の範囲又は精神から逸脱することなく、本発明の構造を種々に変更させることができる。従って、前述したことを考慮して本発明の変更が本発明の特許請求の範囲及びその等価の範囲内に入る限り、本発明はこれらの変更を含むものである。
【産業上の利用可能性】
【００２６】
不揮発性メモリ装置でプログラミング処理を実行する場合に、本発明の開示による不揮発性メモリ装置によれば電流漏洩を改善することができる。従って、不揮発性メモリ装置の電流消費量を低減させることができる。
【符号の説明】
【００２７】
１００、６００    不揮発性メモリ装置
１１０    信号発生器
１２１〜１２Ｎ、５１０〜５Ｎ０    メモリセル
ＡＳＬ    信号
ＦＴ    フローティングゲート
ＳＬＴ    ソースライン端子
ＷＬＴ    ワードライン端子
ＳＧＴ    選択ゲート端子
ＣＧＴ    制御ゲート端子
ＥＬＴ    消去ライン信号受信端子
ＣＬ１、ＣＬ２、ＳＧＬ１、ＳＧＬ２、ＷＬ１、ＷＬ２、ＳＬ１〜ＳＬ４、ＢＬ１〜ＢＬ８    信号ライン
ＶＤＣ    ＤＣオフセット電圧
ＶＩＣＬ    プログラミング信号
ＴＯＮ、ＴＰＧ、ＴＯＦＦ、ＴＦ    期間
ＶＳＬ    ソースライン信号
ＶＳＧ    選択ゲート信号
ＶＰ、ＶＢ    電圧レベル
ＶＣＨ    チャネル電圧
Ｍ１〜Ｍ６    トランジスタ
ＴＡ、ＴＢ    瞬時
ＣＢ    ブーストキャパシタ
ＦＧ    フローティングゲート
ＳＧ    選択ゲート
ＷＬ    ワードライン受入構造部
【図１】
2013246853.tif 000003
【図２】
2013246853.tif 000004
【図３】
2013246853.tif 000005
【図４】
2013246853.tif 000006
【図５】
2013246853.tif 000007
【図６】
2013246853.tif 000008
【図７】
2013246853.tif 000009
【外国語明細書】
2013246853000001.pdf