(57)【要約】【課題】  各ポートに割り当てられる各機能の特性に応じた割り当てを実現出来る装置を提供する。【解決手段】  同一の機能を有する複数の1次機能処理部と、それぞれが異なる機能を有する複数の2次機能処理部と、1次機能処理部或いは2次機能処理部の出力データ、或いは前記各処理部に対する入力データが選択的に接続されるポートを備え、前記ポートに出力端子が接続される複数の第1のセレクタ群の一方の入力部には、1次処機能部の各出力処理部接続され、前記複数の第1のセレクタ群の他方の入力部には、2次機能処理部の出力処理部が接続され、前記ポートに入力端子が接続される複数の第2セレクタ群の各入力端子には前記ポートの出力が1対1に接続され、前記第2セレクタ群の各出力が、それぞれ前記2次処理機能部の入力処理部に接続される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
同一の機能を有する複数の1次機能処理部と、
それぞれが異なる機能を有する複数の2次機能処理部と、
前記1次機能処理部或いは前記2次機能処理部の出力データ、或いは前記1次機能処理部或いは前記2次機能処理部に対する入力データが選択的に入出力されるポートを備えた入出力ポート制御装置に於いて、
前記ポートに出力端子が接続される複数の第1のセレクタ群の一方の入力部には1次処機能部の各出力処理部が接続され、前記複数の第1のセレクタ群の他方の入力部には、2次機能処理部の出力処理部が接続され、
前記ポートに入力端子が接続される複数の第2のセレクタ群の各入力端子には前記ポートからの入力が1対1に接続され、前記第2のセレクタ群の各出力が、それぞれ前記2次機能処理部の入力処理部に接続されることを特徴とする入出力ポート制御装置。
【請求項２】
前記入出力ポート制御装置は、更に複数の第３のセレクタ群を備え、該第３のセレクタ群の入力部には、複数の2次機能処理部の各出力処理部が接続されることを特徴とする請求項１記載の入出力ポート制御装置。
【請求項３】
前記第1のセレクタ群からの出力を選択する第1のレジスタ群と、前記第2のセレクタ群からの出力を選択する第２のレジスタ群と、前記第3のセレクタ群からの出力を選択する第３のレジスタ群をさらに備え、
前記第1のレジスタ群と、前記第２のレジスタ群と、前記第3レジスタ群とを不揮発性メモリにより構成したことを特徴とする、請求項１または2の何れか１項に記載の入出力ポート制御装置。
【請求項４】
プロセッサと、
前記プロセッサとデータバスを介して接続される入出力ポート制御装置とを備えた集積回路装置であって、
前記入出力ポート制御装置は、
出力端子がポートに接続され、一方の入力部には1次処機能部の各出力処理部が接続され、前記複数の第1のセレクタ群の他方の入力部には、2次機能処理部の出力処理部が接続される第1のセレクタ群と、
各入力端子に前記ポートからの入力が1対1に接続され、前記第2のセレクタ群の各出力が、それぞれ2次機能処理部の入力処理部に接続される第2のセレクタ群と、
前記第1のセレクタ群からの出力を選択する第1のレジスタ群と、
前記第2のセレクタ群からの出力を選択する第２のレジスタ群とを備え、
前記プロセッサは、前記レジスタ群に記憶する値を制御することを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置が有する機能の、入出力ポート端子への割付に関する。
【背景技術】
【０００２】
図１は、従来のポート端子の割り当て方法を示す。この例では、2ビットの幅を持つ2組のポート端子（PA_0,PA_1とPB_0, PB_1）が実装されている。
ポート端子の出力部分は、1次機能出力処理部（１〜４）と2次機能出力処理部（５〜８）、機能選択セレクタ（A〜D）、出力モード選択信号（９〜１２）、出力許可信号（１３〜１６）で構成される。
【０００３】
ポート端子の入力部分は、より基本的な機能に関する１次機能入力処理部（１７〜２０）と、1次機能より高次の機能に関する２次機能入力処理部（21〜24）で構成される。
【０００４】
出力モード選択信号（９〜１２）は、入出力ポート制御装置に実装される出力モード選択レジスタの出力で、値が０の時に、対応するポート端子は１次機能ポートとして動作し、値が１の時に、対応するポート端子は２次機能ポートとして動作する。
【０００５】
出力許可信号（１３〜１６）は、入出力ポート制御装置に実装される出力許可レジスタの出力で、値が０の時に、対応するポート端子は出力ポートとして動作し、値が１の時に、対応するポート端子は入力ポートとして動作する。
【０００６】
以上の設定により、１つのポート端子に、２つの機能を割り当てることが可能となる。
【０００７】
下記特許文献１には、任意の機能を複数のポートに割り当てる方法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２４１６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１で示す方式では、１つのポート端子に割り当てられるポートの1次機能と2次機能の組み合わせが固定されてしまうため、入出力ポート制御装置のポートと、それに接続される外部機器との実装レイアウトの自由度が制限されてしまう。
【００１０】
時計等の高密度実装が必須のプリント基板に入出力ポート制御装置を実装する場合、レイアウトの自由度を高くするために、ポートのピン配置と、ポートの１次機能、2次機能の組み合わせを、対象製品ごとに最適化した集積回路装置の開発が必要となり、集積回路装置の開発コストアップにつながるという問題がある。
【００１１】
集積回路装置を流用する場合においても、集積回路装置を実装するプリント基板を対象製品ごとに開発する必要があり、コストアップは免れない。
【００１２】
従来の方法では、ポートに割り当てる各機能の特性を考慮しておらず、例えば、同一の機能を有する4つの機能処理部（1次機能処理部）と、それぞれが異なる機能を有する4種類の機能処理部（2次機能処理部）を、4ポートに対して、８ビットのマルチプレクサ（セレクタ）を用いて出力できるようにした場合、各ポートに割り当て可能とする必要のない1次機能まで各ポートに割り当て可能となり、いたずらに回路構成が大きくなる問題がある。
【００１３】
本発明は、各ポートに割り当てられる各機能の特性に応じた割り当てを実現出来る装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る入出力ポート制御装置では、同一の機能を有する複数の1次機能処理部と、それぞれが異なる機能を有する複数の2次機能処理部と、1次機能処理部或いは2次機能処理部の出力データ、或いは前記各処理部に対する入力データが選択的に接続されるポートを備えた入出力ポート制御装置に於いて、前記ポートに出力端子が接続される複数の第1のセレクタ群の一方の入力部には1次処機能部の各出力処理部が接続され、前記複数の第1のセレクタ群の他方の入力部には、2次機能処理部の出力処理部が接続され、前記ポートに入力端子が接続される複数の第2セレクタ群の各入力端子には前記ポートの出力が1対1に接続され、前記第2セレクタ群の各出力が、それぞれ前記2次処理機能部の入力処理部に接続されることを特徴とする。
【発明の効果】
【００１５】
及び2次機能入力セレクタを実装することにより、2次機能入力処理部の入力端子に、任意のポート端子を割り当てることができる。
【００１６】
また、及び2次機能出力セレクタを実装することにより、任意のポート端子に２次機能を割り付けることができる。
【００１７】
よって、入出力ポート制御装置が実装されるプリント基板に最適な2次機能ポートの割り当てを行なうことが可能となり、入出力ポート制御装置の再開発やプリント基板の作り直しが不要になる。
【００１８】
また、ポートの2次機能出力選択レジスタを、不揮発性メモリで構成することにより、2次機能出力選択レジスタの内容を書き込み後にユーザへの出荷が可能となる。これにより、従来ユーザが行っていた、ポートの2次機能出力信号の任意のポート端子への割り付け部分のプログラム開発が不要となり、プログラム開発におけるユーザの負担を低減することができる。
【００１９】
同様に、ポートの2次機能入力選択レジスタを不揮発性メモリで構成することにより、2次機能入力選択レジスタの内容を書き込み後にユーザ出荷可能となる。これにより、従来ユーザが行っていた、ポートの2次機能入力信号の任意のポート端子への割り付け部分のプログラム開発が不要となり、プログラム開発におけるユーザの負担を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の入出力ポート制御部の構成を示す図である。
【図２】本発明の実施形態に係る入出力ポート制御部の構成を示す図である。
【図３】本発明の入出力ポート制御部を実装する集積回路装置の具体例を示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明係る入出力ポート制御装置について、図面を参照して詳細に説明する。
【００２２】
（実施形態）
【００２３】
図2に本発明の実施例を示す。
図2の例では2ビットの幅を持つ2組のポート端子（PA_0, PA_1とPB_0,PB_1）が実装され、また、１次機能処理部と2次機能処理部を有し、各処理部は、入力処理部と出力処理部を備えている。すなわち、1次機能入力処理部、1次機能出力処理部、2次機能入力処理部、2次機能出力処理部を備えている。尚、1次機能とは基本機能を意味し、2次機能は、1次機能より高次の機能を意味し、例えばUART機能などを指している。
【００２４】
ポート端子の出力部分は、1次機能出力処理部（１〜４）と2次機能出力処理部（５〜８）、機能セレクタ（A〜D）、出力モード選択レジスタ（９〜１２）、2次機能出力セレクタ（E〜H）、2次機能出力選択レジスタ（25〜28）、出力許可レジスタ（１３〜１６）で構成される。
【００２５】
ポート端子の入力部分は、1次機能入力処理部（１７〜２０）と2次機能入力処理部（21〜24）、2次機能入力セレクタ（I〜L）、2次機能入力選択レジスタ（29〜32）で構成される。
【００２６】
2次機能出力選択信号（25〜28）は、入出力ポート制御装置に実装される2次機能出力選択レジスタの出力で、2次機能出力セレクタ（E〜H）に入力される2次機能出力処理部（５〜８）からの信号のいずれか１つを選択する。
【００２７】
出力モード選択信号（９〜１２）は、入出力ポート制御装置に実装される出力モード選択レジスタの出力で、機能セレクタに入力される１次機能出力と2次機能出力のいずれかを選択する。
出力モード選択信号（９〜１２）の値が0の時に、1次機能出力が選択され、値が１の時に、2次機能出力が選択される。
【００２８】
出力許可信号（１３〜１６）は、入出力ポート制御装置に実装される出力許可レジスタの出力で、値が0の時に、対応するポート端子は出力ポートとして動作し、値が1の時に、対応するポート端子は入力ポートとして動作する。
【００２９】
２次機能入力選択信号（29〜32）は、入出力ポート制御装置に実装される２次機能入力選択レジスタの出力で、２次機能入力セレクタ（I〜L）に入力される２次機能入力信号（PA_0,PA_1,PB_0,PB_1）の信号のいずれか１つを選択する。
【符号の説明】
【００３０】
１、２、３、４      PA_0  1次機能出力処理部、PA_1  1次機能出力処理部、PB_0  1次機能出力処理部、PB_1  1次機能出力処理部
５、６、７、８      2次機能出力処理部Ｆ０ｏ、2次機能出力処理部Ｆ１ｏ、2次機能出力処理部Ｆ２ｏ、2次機能出力処理部Ｆ３ｏ
９、１０、１１、１２    PA_0出力モード選択レジスタ出力、PA_1出力モード選択レジスタ出力、PB_0出力モード選択レジスタ出力、PB_1出力モード選択レジスタ出力
１３、１４、１５、１６  PA_0出力許可レジスタ出力、PA_1出力許可レジスタ出力、PB_0出力許可レジスタ出力、PB_1出力許可レジスタ出力
１７、１８、１９、２０  PB_1１次機能入力処理部、PB_0１次機能入力処理部、PA_1１次機能入力処理部、PA_0１次機能入力処理部
２１、２２、２３、２４  2次機能入力処理部F0i、２次機能入力処理部F1i、２次機能入力処理部F２i、２次機能入力処理部F3i
２５、２６、２７、２８  PA_0２次機能出力選択レジスタ出力、PA_1２次機能出力選択レジスタ出力、PB_0２次機能出力選択レジスタ出力、PB_1２次機能出力選択レジスタ出力
【図１】
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【図２】
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【図３】
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