(57)【要約】【課題】酸化物半導体層を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタを提供すること。【解決手段】基板上に少なくとも、ゲート電極、ゲート絶縁膜、及び酸化物半導体層、ソース−ドレイン電極、保護膜を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素から構成される第１の酸化物半導体層と、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素と、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素を含む第２の酸化物半導体層と、を有する積層体であると共に、第２の酸化物半導体層は、第１の酸化物半導体層とゲート絶縁膜との間、および／または第１の酸化物半導体層と保護膜との間に形成されていることに要旨を有する。【選択図】図１
2013207100.tif 000002
【特許請求の範囲】
【請求項１】
基板上に少なくとも、ゲート電極、ゲート絶縁膜、及び酸化物半導体層、ソース−ドレイン電極、ソース−ドレイン電極を保護する保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層は、
Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｚ群元素）から構成される第１の酸化物半導体層と、
Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含む第２の酸化物半導体層と、を有する積層体であると共に、
前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記ゲート絶縁膜との間、および／または前記第１の酸化物半導体層と前記保護膜との間に形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記酸化物半導体層は、前記第１の酸化物半導体層と前記第２の酸化物半導体層との２層構造であって、前記第２の酸化物半導体層は、前記ゲート絶縁膜と接触しているものである請求項１に記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体層は、前記第１の酸化物半導体層と前記第２の酸化物半導体層との２層構造であって、前記第２の酸化物半導体層は、前記保護膜と接触しているものである請求項１に記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体層は、前記第１の酸化物半導体層の両面に形成された前記第２の酸化物半導体層との３層構造であって、前記第２の酸化物半導体層の一方は、前記ゲート絶縁膜と接触していると共に、前記第２の酸化物半導体層の他方は、前記保護膜と接触しているものである請求項１に記載の薄膜トランジスタ。
【請求項５】
前記第２の酸化物半導体層の厚さが０．５〜１０ｎｍである請求項１に記載の薄膜トランジスタ。
【請求項６】
請求項１〜５のいずれかに記載の薄膜トランジスタを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）やインジウム、亜鉛、錫、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また、特許文献１には、Ｉｎ、Ｚｎ、Ｓｎ、Ｇａなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１〜５原子％のアモルファス酸化物が開示されており、実施例には、ＩＧＺＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
【０００４】
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。
【０００５】
更に、上記酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、薄膜トランジスタのゲート絶縁膜と半導体層界面にチャージがトラップされ、しきい値電圧がシフトするといったスイッチング特性が変化することが指摘されている。また液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光がＴＦＴに照射されるが、この光がＴＦＴにストレスを与えて特性劣化の原因となる。実際に薄膜トランジスタを使用する際、電圧印加によるストレスによりスイッチング特性が変化すると、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招く。例えば有機ＥＬディスプレイの場合、スイッチング特性が変化すると、有機ＥＬ素子を発光させるのに数μＡ以上の電流を流す必要がある。したがってストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。
【０００６】
たとえば、有機ＥＬディスプレイでは有機ＥＬ素子を発光させる間、駆動ＴＦＴのゲート電極に正電圧が印加され続けることになるが、電圧印加によりゲート絶縁膜と半導体層界面に電荷がトラップされ、しきい値電圧が変化することが問題となっている。また、有機ＥＬ素子を発光させるのに数μＡ以上の電流を流す必要があり、高移動度かつ高安定なトランジスタ素子が必要とされている。
【０００７】
上記の電圧印加や光照射などのストレスによるＴＦＴ特性の劣化は、ストレス印加中に半導体そのものや半導体とゲート絶縁膜との界面に欠陥が形成されることに起因する。ゲート絶縁膜として、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2といった絶縁体が一般的によく使用されるが、半導体層と絶縁膜との界面は異種材料の接触するところであり、特に欠陥が形成されやすいものと考えられている。ストレス耐性を向上させるためには、特にこの酸化物半導体層と絶縁膜との界面の取り扱いが非常に重要と考えられる。
【０００８】
上記課題を解決するために、例えば特許文献２にはゲート絶縁膜にＩｎ−Ｍ−Ｚｎ（Ｍ＝Ｇａ，Ａｌ，Ｆｅ，Ｓｎ，Ｍｇ，Ｃｕ，Ｇｅ，Ｓｉのうち少なくとも１種を含む）からなるアモルファス酸化物を用いることで、結晶粒界による欠陥を抑制し安定性を向上させる方法が開示されている。しかし、この文献による方法を用いるとゲート絶縁膜に酸素欠陥を形成しやすいＩｎを含むため、ゲート絶縁膜と半導体層との界面の欠陥が増加し、安定性が低下する可能性がある。
【０００９】
また同様の問題は、ソース−ドレイン電極を保護するために形成される保護膜においてもみられる。すなわち、保護膜には上記ＳｉＯ2といった絶縁体が一般的によく使用されているため、半導体層と保護膜との界面は異種材料の接触による欠陥が形成されやすく、上記絶縁膜と同様に界面の欠陥増加に伴う安定性が低下する可能性がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１６４３９３号公報
【特許文献２】特開２００７−７３７０１号公報
【非特許文献】
【００１１】
【非特許文献１】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）
【非特許文献２】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決することのできた本発明に係る薄膜トランジスタは、基板上に少なくとも、ゲート電極、ゲート絶縁膜、及び酸化物半導体層、ソース−ドレイン電極、ソース−ドレイン電極を保護する保護膜を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｚ群元素）から構成される第１の酸化物半導体層と、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含む第２の酸化物半導体層と、を有する積層体であると共に、前記第２の酸化物半導体層は、前記第１の酸化物半導体層と前記ゲート絶縁膜との間、および／または前記第１の酸化物半導体層と前記保護膜との間に形成されていることに要旨を有する。
【００１４】
本発明を実施するにあたっては、前記酸化物半導体層が、前記第１の酸化物半導体層と前記第２の酸化物半導体層との２層構造であって、前記第２の酸化物半導体層は、前記ゲート絶縁膜と接触していることや、前記酸化物半導体層が、前記第１の酸化物半導体層と前記第２の酸化物半導体層との２層構造であって、前記第２の酸化物半導体層は、前記保護膜と接触していること、あるいは前記酸化物半導体層は、前記第１の酸化物半導体層の両面に形成された前記第２の酸化物半導体層との３層構造であって、前記第２の酸化物半導体層の一方は、前記ゲート絶縁膜と接触していると共に、前記第２の酸化物半導体層の他方は、前記保護膜と接触していることも好ましい実施態様である。
【００１５】
本発明を実施するにあたっては、前記第２の酸化物半導体層の厚さが０．５〜１０ｎｍであることが好ましい。
【００１６】
また本発明には、上記薄膜トランジスタを備えた表示装置も含まれる。
【発明の効果】
【００１７】
本発明の薄膜トランジスタは、スイッチング特性及びストレス耐性に優れ、特にストレス印加前後のしきい値電圧変化が小さいため、ＴＦＴ特性およびストレス耐性に優れた薄膜トランジスタを提供することができた。したがって本発明の薄膜トランジスタを備えた表示装置は電気的安定性に優れている。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層（上側）と第２の酸化物半導体層の積層体（下側）を備えた薄膜トランジスタを説明するための概略断面図である。
【図２】図２は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層（下側）と第２の酸化物半導体層の積層体（上側）を備えた薄膜トランジスタを説明するための概略断面図である。
【図３】図３は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層（中央）、第２の酸化物半導体層の積層体（上側）、第２の酸化物半導体層（下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチングストッパー層なし）である。
【図４】図４は、本発明に用いられる酸化物半導体層として第１の酸化物半導体層（中央）、第２の酸化物半導体層の積層体（上側）、第２の酸化物半導体層（下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチングストッパー層９あり）である。
【図５】図５は、酸化物半導体層としてＩＺＴＯを用いた従来例Ｎｏ．１における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図６】図６は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：上側）と第２の酸化物半導体層（ＩＺＴＯ＋Ｎｂ：下側）の積層構造を用いた実施例Ｎｏ．２における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図７】図７は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：上側）と第２の酸化物半導体層（ＩＺＴＯ＋Ｎｂ：下側）の積層構造を用いた実施例Ｎｏ．３における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図８】図８は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：下側）と第２の酸化物半導体層（ＩＺＴＯ＋Ｎｂ：上側）の積層構造を用いた実施例Ｎｏ．４における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図９】図９は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：中央）と第２の酸化物半導体層（ＩＺＴＯ＋Ｎｂ：上側）、第２の酸化物半導体層（ＩＺＴＯ＋Ｎｂ：下側）の積層構造を用いた実施例Ｎｏ．５における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図１０】図１０は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：上側）と第２の酸化物半導体層（ＩＺＴＯ＋Ｇｅ：下側）の積層構造を用いた実施例Ｎｏ．６における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図１１】図１１は、酸化物半導体層として第１の酸化物半導体層（ＩＺＴＯ：上側）と第２の酸化物半導体層（ＩＺＴＯ＋Ｈｆ：下側）の積層構造を用いた実施例Ｎｏ．７における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【発明を実施するための形態】
【００１９】
本発明者らは、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（以下、「Ｚ群元素」と呼ぶ場合がある。）を含む酸化物（以下、「ＩＺＴＯ」で代表させる場合がある。）をＴＦＴの活性層（第１の酸化物半導体層）に用いたときのＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。その結果、第１の酸化物半導体層とゲート絶縁膜との間、および／または第１の酸化物半導体層とソース−ドレイン電極を保護する保護膜（以下、「保護膜」と呼ぶ場合がある。）との間に、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（以下、「Ｘ群元素」と呼ぶ場合がある。）と、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素（以下、「Ｙ群元素」と呼ぶ場合がある。）を含む酸化物半導体層（第２の酸化物半導体層）を介在させれば所期の目的が達成されることを見出し、本発明を完成した。
【００２０】
Ｘ群元素とＹ群元素を含む第２の酸化物半導体層を、ゲート絶縁膜と第１の酸化物半導体層の間、および／または保護膜と第１の酸化物半導体層の間に備えたＴＦＴは、特許文献１に記載のＭｏや、Ｙ群元素以外の元素を用いた場合に比べ、ＴＦＴ特性およびストレス耐性に優れていることが分かった。
【００２１】
本発明に用いられる第１の酸化物半導体層は、表示装置に用いられる酸化物半導体層であれば特に限定されず、公知のものを用いることができる。そして本発明では、第１の酸化物半導体層とゲート絶縁膜および／または保護膜との間に第２の酸化物半導体層を介在させると共に、第２の酸化物半導体層の組成を特定したところに特徴がある。
【００２２】
まず、本発明の第１の酸化物半導体層を構成する母材成分である金属（Ｚ群元素：Ｉｎ、Ｚｎ、Ｓｎ）について説明する。
【００２３】
酸化物半導体のなかでもＩｎ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種から構成されるアモルファス酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できる。Ｚ群元素は、単独で添加してもよいし、二種以上を併用してもよい。
【００２４】
上記金属（Ｉｎ、Ｚｎ、Ｓｎ）を含む酸化物半導体としては、表示装置に用いられるものであれば特に限定されず、ＺｎＯ、ＡｌドープＺｎＯ、Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ）、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｚｎ−Ｓｎ−Ｏ（ＺＴＯ）、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（ＩＺＴＯ）などの酸化物半導体が用いられる。
【００２５】
上記金属（Ｉｎ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。
【００２６】
具体的にはＺｎについて、全金属に占めるＺｎの比率は８０原子％以下であることが好ましい。Ｚｎの比率が８０原子％を超えると酸化物半導体膜が結晶化し、粒界捕獲準位が発生するためキャリア移動度が低下したり、ウェットエッチングによる加工が困難になるなど、トランジスタ作製に弊害が生じる。より好ましくはＺｎ比率が７０原子％以下であることがよい。また、Ｚｎの下限は、アモルファス構造にすることなどを考慮すると、全金属に占めるＺｎの比率を２０原子％以上とすることが好ましく、３０原子％以上とすることがより好ましい。
【００２７】
Ｚｎ以外の上記金属（Ｉｎ、Ｓｎ）は、Ｚｎが上記範囲内に制御され、且つ、各金属元素の比率（原子％比）が後記範囲を満足するように適宜制御すれば良い。具体的には、Ｉｎは移動度を高める元素であり、有効に効果を発揮するためには全金属に占めるＩｎの比率を好ましくは１０原子％以上、より好ましくは２５原子％以上とする。一方、Ｉｎの比率が高くなりすぎると、ストレス耐性が低下したり、導体化（スイッチングしなくなる状態）し易くなるため、好ましくは７０原子％以下である。またＳｎは、全金属に占めるＳｎ比が大きくなると、移動度は高くなるが、Ｓ値やＶｔｈ値が増加してＴＦＴ特性が低下し、ストレス耐性が低下する傾向にあるため、全金属に占めるＳｎの比率を好ましくは５０原子％以下とする。
【００２８】
次に第２の酸化物半導体層について説明する。上述したとおり、本発明では、ゲート絶縁膜および／または保護膜と第１の酸化物半導体層の間に、ＴＦＴ特性およびストレス向上に有用なＸ群元素と、Ｙ群元素とを含む第２の酸化物半導体層を用いたところに最大の特徴がある。
【００２９】
本発明における第２の酸化物半導体層は、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素（Ｙ群元素）を含むものである。Ｘ群元素は、単独で添加しても良いし、二種以上を併用してもよい。また、Ｙ群元素も、単独で添加しても良いし、二種以上を併用してもよい。
【００３０】
第２の酸化物半導体層を構成するＸ群元素についても、上記第１の酸化物半導体層と同様、高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できることが望ましいことから、第２の酸化物半導体層を構成する主要な元素であるＸ群元素は、Ｉｎ、Ｚｎ、及びＳｎよりなる群から選択される少なくとも一種の元素とする。更に本発明の第２の酸化物半導体層を構成する母材成分である各金属元素間（Ｘ群元素：Ｉｎ、Ｚｎ、Ｓｎ）の比率についても上記第１の酸化物半導体層（Ｚ群元素）と同じく、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されず、上記Ｚ群元素と同様の範囲内で適宜設定することができる。
【００３１】
もっとも、本発明の酸化物半導体層は第１の酸化物半導体層と第２の酸化物半導体層との積層体であり、第１の酸化物半導体層と第２の酸化物半導体層が一体として半導体機能を有することから、第１の酸化物半導体層と第２の酸化物半導体層とでキャリア移動度や光学バンドギャップ等が同等であることが信頼性確保の観点からは望ましい。したがって第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率は、第１の酸化物半導体層に含まれるＺ群元素の種類及び各元素間の比率と同じであることが望ましい。
【００３２】
本発明では第１の酸化物半導体層とゲート絶縁膜および／または保護膜との間に第２の酸化物半導体層を介在させることにより、移動度やストレス耐性などが向上する。第２の酸化物半導体層を第１の酸化物半導体層とゲート絶縁膜および／または保護膜との界面に介在させることで、界面における欠陥を低減し、構造を安定化する効果があると推察される。
【００３３】
すなわち、第１の酸化物半導体層を構成するＺ群元素（Ｉｎ、Ｚｎ、Ｓｎ）は酸素との結合が弱いため、第１の酸化物半導体層を直接ゲート絶縁膜や保護膜と接触させる構造とした場合、ゲート絶縁膜や保護膜はＳｉＯ2などの絶縁体で構成されているため、酸化物半導体層と絶縁膜、酸化物半導体層と保護膜との界面は異種材料の接触に起因して、第１の酸化物半導体層界面に酸素欠陥による捕獲準位を形成しやすい。このような捕獲準位は薄膜トランジスタの移動度を低下させたり、安定性を低下させる原因となっている。
【００３４】
そこで本発明では、第１の酸化物半導体層とゲート絶縁膜および／または保護膜との界面に安定な酸化物を形成する元素（Ｙ群元素）を含む第２の酸化物半導体層を介在させることで、ゲート絶縁膜および／または保護膜と第１の酸化物半導体層界面の欠陥密度を低減させている。もっとも、上記安定な酸化物を形成可能な元素であっても、半導体層のバルク移動度やキャリア密度を低下させたり、或いは薄膜トランジスタ特性を大きく劣化させるような元素は用いることはできない。
【００３５】
本発明ではＹ群元素として、Ｈｆ、ＧｅおよびＮｂよりなる群から選択される少なくとも一種の元素を使用することができる。これら元素は、酸化物生成自由エネルギーがＩｎ、Ｚｎ、Ｓｎよりも低く、しかも酸素と強く結合し、安定な酸化物を形成する元素であると共に、本発明で好ましく規定する範囲（全金属原子中、０．５〜８．０原子％）で添加しても移動度をほとんど低下させずに安定性の向上を図る上で有効な元素である。Ｙ群元素は、酸化物半導体中で拡散して界面にヒロックを形成せず、またＳ軌道が伝導電子となって酸化物中で局在電子状態を形成しない性質を有する。これら元素は単独で添加しても良いし、二種以上を併用しても良い。好ましくはＧｅおよび／またはＮｂであり、より好ましくはＮｂである。
【００３６】
上記Ｙ群元素の添加による特性向上の詳細なメカニズムは不明であるが、Ｙ群元素は他の元素と比べて、酸化物半導体中で余剰電子の原因となる酸素欠損の発生を抑制する効果があると推察される。Ｙ群元素の添加により酸素欠損が低減されて、第１の酸化物半導体層の界面における欠陥が抑制されることにより、酸化物が安定な構造を有し、電圧や光などのストレスに対する耐性が向上するものと考えられる。
【００３７】
第２の酸化物半導体層を構成する全金属（Ｘ群元素およびＹ群元素）の合計含有量に対するＹ群元素の好ましい合計含有量（［Ｙ群元素／（Ｘ群元素＋Ｙ群元素）］）は、キャリア密度や半導体の安定性などを考慮して決定すれば良い。Ｙ群元素の合計含有量の比率（単独で含むときは単独の比率であり、二種以上を含むときは合計の比率である）の下限は、Ｙ群元素の合計含有量が少なすぎると、酸素欠損の発生抑制効果が十分に得られないことから、好ましくは０．５原子％以上とすることが望ましい。一方、Ｙ群元素の合計含有量が多すぎると、半導体中のキャリア密度が低下するため、オン電流が減少してしまうことから、好ましくは８．０原子％以下がよく、より好ましくは７．５原子％以下、更に好ましくは５．０原子％以下、更により好ましくは３．０原子％以下であることが望ましい。
【００３８】
上記第２の酸化物半導体層の好ましい組成としては、例えば以下のものが挙げられる。
【００３９】
（ア）Ｉｎ−Ｚｎ−Ｘ群元素−Ｏ：Ｘ群元素を除く金属元素（Ｉｎ、Ｚｎ）におけるＩｎ、Ｚｎの好ましい比（原子％比）は、例えばＩｎ：Ｚｎ＝２：１〜１：１である。
【００４０】
（イ）Ｚｎ−Ｓｎ−Ｘ群元素−Ｏ：Ｘ群元素を除く金属元素（Ｚｎ、Ｓｎ）におけるＺｎ、Ｓｎの好ましい比（原子％比）は、例えばＺｎ：Ｓｎ＝２：１〜１：１である。
【００４１】
（ウ）Ｉｎ−Ｚｎ−Ｓｎ−Ｘ群元素−Ｏ：Ｘ群元素を除く金属元素（Ｉｎ、Ｚｎ、Ｓｎ）におけるＩｎ、Ｚｎ、Ｓｎの好ましい比（原子％比）は、おおむねＩｎ：Ｚｎ：Ｓｎ＝１：２：１である。
【００４２】
本発明の酸化物半導体層を構成する第１の酸化物半導体層の厚さは、特に限定されないが、第１の酸化物半導体層の厚さが薄すぎると基板面内の特性（移動度、Ｓ値、ＶｔｈなどのＴＦＴ特性）にばらつきが生じるおそれがあるため、好ましくは１０ｎｍ以上、より好ましくは３０ｎｍ以上とすることが望ましい。一方、第１の酸化物半導体層の厚さが厚すぎると成膜に時間を要して生産コストが増加することがあるため、好ましくは２００ｎｍ以下、より好ましく８０ｎｍ以下とすることが望ましい。
【００４３】
また第２の酸化物半導体層の厚さも特に限定されないが、第２の酸化物半導体層の厚さが薄すぎると上記第２の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは０．５ｎｍ以上、より好ましくは１ｎｍ以上とすることが望ましい。一方、第２の酸化物半導体層の厚さが厚すぎると移動度が低下する恐れがあるため、好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下とすることが望ましい。
【００４４】
本発明の酸化物半導体層は、第１の酸化物半導体層と第２の酸化物半導体層との積層構造であるが、その構成は特に限定されない。上記したように第１の酸化物半導体層はゲート絶縁膜や保護膜との界面で酸素欠損による捕獲準位を形成しやすく、これが移動度や安定性が低下させる原因となっていることから、第２の酸化物半導体層を第１の酸化物半導体層とゲート絶縁膜および／または保護膜との間に形成することによって、このような問題を解消してＴＦＴ特性およびストレス耐性を向上することができる。第１の酸化物半導体層と第２の酸化物半導体層との積層構造は特に限定されず、所望の構成を採用することができる。したがって、第２の酸化物半導体層は、第１の酸化物半導体層とゲート絶縁膜との間に形成してもよく、具体的には図１に示すように酸化物半導体層は、第１の酸化物半導体層４と第２の酸化物半導体層４’との積層体（２層構造）であって、第２の酸化物半導体層４’は、ゲート絶縁膜３と接触している構成でもよい。または第１の酸化物半導体層と保護膜との間に形成してもよく、具体的には図２に示すように酸化物半導体層は、第１の酸化物半導体層４と第２の酸化物半導体層４’との積層体（２層構造）であって、第２の酸化物半導体層４’は、保護膜６と接触している構成でもよい。あるいは第１の酸化物半導体層とゲート絶縁膜との間と、第１の酸化物半導体層と保護膜との間とに形成してもよく、具体的には図３に示すように酸化物半導体層は、第１の酸化物半導体層４の両面に形成された前記第２の酸化物半導体層（４’、４’’）との３層構造であって、一方の第２の酸化物半導体層４’ ’は、ゲート絶縁膜３と接触していると共に、他方の第２の酸化物半導体層４’は、保護膜６と接触している構成でもよい。
【００４５】
以上、本発明に用いられる酸化物半導体層について説明した。
【００４６】
上記第１の酸化物半導体層と第２の酸化物半導体層は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
【００４７】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には第１の酸化物半導体層を成膜するターゲットとして、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物ターゲットを使用する。
【００４８】
また、第２の酸化物半導体層を成膜するターゲットとして、Ｉｎ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素（Ｘ群元素）と、Ｈｆ、Ｇｅ、およびＮｂよりなるＹ群から選択される少なくとも一種の元素（Ｙ群元素）とを含む酸化物ターゲットを用いることができる。
【００４９】
第１の酸化物半導体層と第２の酸化物半導体層はスパッタリング成膜する場合、真空状態を保ったまま連続的に成膜することが望ましい。第１の酸化物半導体層と第２の酸化物半導体層を成膜する際に大気中に暴露すると、空気中の水分や有機成分が薄膜表面に付着し、コンタミ（品質不良）の原因となるからである。
【００５０】
また、第２の酸化物半導体層は第１の酸化物半導体層の形成に用いたスパッタリングターゲットを用いることができる。すなわち、第１の酸化物半導体層の形成に用いたスパッタリングターゲットとＹ群元素のスパッタリングターゲットを同時スパッタ（例えば、チップオンによるコスパッタリング）して、第２の酸化物半導体層を形成しても良い。このように第１の酸化物半導体層に用いたスパッタリングターゲットを利用することによって、第２の酸化物半導体層に含まれるＸ群元素の種類及び各元素間の比率を、第１の酸化物半導体層に含まれるＺ群元素の種類、及び各元素間の比率と同じにすることができる。
【００５１】
上記ターゲットは、例えば粉末焼結法によって製造することができる。
【００５２】
上記ターゲットを用いてスパッタリングするに当たっては、基板温度をおおむね室温〜２００℃の範囲内に制御し、酸素添加量を適切に制御して行うことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すればよいが、おおむね半導体キャリア濃度が１０15〜１０16ｃｍ-3となるように酸素量を添加することが好ましい。またスパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、Ｔ−Ｓ間距離（スパッタリングターゲットと基板との距離）などを適切に制御することが好ましい。例えば成膜時の全ガス圧は、スパッタの放電が安定する程度で低い程良く、おおむね０．５〜５ｍＴｏｒｒの範囲内に制御することが好ましく、１〜３ｍＴｏｒｒの範囲内であることがより好ましい。また、投入パワーは高い程良く、おおむねＤＣまたはＲＦで２．０Ｗ／ｃｍ2以上に設定することが推奨される。
【００５３】
本発明の薄膜トランジスタ（ＴＦＴ）は、上記酸化物半導体層（第1の酸化物半導体層と第２の酸化物半導体層の積層構造）を備えていればよく、ゲート絶縁膜を含めて他の構成については特に限定されない。例えば本発明の配線構造はＴＦＴに好適に用いることができる。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物半導体層、ソース電極、ドレイン電極、保護膜を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
【００５４】
以下、図４（図３の構成にエッチングストッパー層９を設けたもの）を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図４および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。図４には３層構造（基板側から順に第２の酸化物半導体層４’’、第１の酸化物半導体層４、第２の酸化物半導体層４’の順で積層）の酸化物半導体層を示しているが、これに限定されず、図１、２に示すような２層構造であってもよい。また例えば図１〜４には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであってもよい。トップゲート型ＴＦＴにおいても、第１の酸化物半導体層とゲート絶縁膜および／または保護膜との間に第２の酸化物半導体層を介在させればよい。
【００５５】
図４に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に第２の酸化物半導体層４’’、第１の酸化物半導体層４、第２の酸化物半導体層４’が形成されている。第２の酸化物半導体層４’上にはソース−ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
【００５６】
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
【００５７】
次いで酸化物半導体層（第２の酸化物半導体層４’’、第１の酸化物半導体層４、第２の酸化物半導体層４’の順）を形成する。第２の酸化物半導体層４’、および第２の酸化物半導体層４’’は、第２の酸化物半導体層を構成するＸ群元素とＹ群元素と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができ、あるいは、Ｘ群元素のターゲット上にＹ群元素のチップを積載したコスパッタ法により成膜しても良い。
【００５８】
同様に第１の酸化物半導体層４も同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。第２の酸化物半導体層４’、第１の酸化物半導体層４、第２の酸化物半導体層４’’を順次、真空一環で連続成膜するのが好ましい。
【００５９】
酸化物半導体層をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニール条件としては、例えば、温度：約２５０〜４００℃、時間：約１０分〜１時間などが挙げられる。
【００６０】
プレアニールの後、エッチストッパー層９を形成しても良い。エッチストッパー層９は一般的にＳｉＯ2などの絶縁膜が用いられる。エッチストッパー層９を形成せずに、ソース−ドレイン電極５を形成しても良いが、ソース−ドレイン電極にエッチングを施す際に酸化物半導体層がダメージを受けてトランジスタ特性が低下する恐れがあるため、このような場合は、エッチストッパー層９を形成することが望ましい。
【００６１】
もっとも、製造方法によってはエッチングの際にエッチストッパー層を設けなくても酸化物半導体層にダメージを与えないこともあるため、必要に応じてエッチストッパー層を形成すれば良い。例えばリフトオフ法によってソース−ドレイン電極を加工する場合は半導体層へのダメージがないためエッチストッパー層は必要ない（図３の構成）。
【００６２】
ソース−ドレイン電極５の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。電極の形成はスパッタリング法が広く用いられる。
【００６３】
その後、ソース−ドレイン電極５の上に保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。ＣＶＤ法による保護膜６はＳｉＯ2やＳｉＮ、ＳｉＯＮなどが用いられる。また、スパッタリング法を用いて保護膜６を形成しても良い。酸化物半導体層の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまうため（おそらく第１の酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）、保護膜６の成膜前にＮ2Ｏプラズマ照射を行ってもよい。Ｎ2Ｏプラズマの照射条件は、例えば下記文献に記載の条件を採用すればよい。
【００６４】
Ｊ．  Ｐａｒｋら、Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  １９９３，０５３５０５（２００８）
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース−ドレイン電極で例示したものを用いることができる。
【実施例】
【００６５】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００６６】
前述した方法に基づき、構成の異なる複数の酸化物半導体層を有するＴＦＴを作製し、保護膜（絶縁膜）の形成前後のＦＴＦ特性を評価した（本実施例ではエッチストッパー層は形成していない）。
【００６７】
まず、ガラス基板１（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
【００６８】
次に、後記する種々の組成および構造の酸化物半導体層を、酸化物半導体層の組成に応じた組成を有する酸化物スパッタリングターゲットを用いて下記条件のスパッタリング法によって成膜した。
【００６９】
具体的には表１中、Ｎｏ．１（従来例）は、上記酸化物半導体層としてアモルファスＩＺＴＯの酸化物半導体層（原子比Ｉｎ：Ｚｎ：Ｓｎ＝２０：５６．７：２３．３、膜厚４０ｎｍ：単層）をゲート絶縁膜３の上に成膜した（第２の酸化物半導体層４’は成膜していない）。Ｎｏ．２、Ｎｏ．３、Ｎｏ．６、Ｎｏ．７は図１の例であり、ゲート絶縁膜３上に第２の酸化物半導体層４’（Ｎｂ、Ｈｆ又はＧｅを含むＩＺＴＯ）を成膜してから第１の酸化物半導体層４（ＩＺＴＯ）を成膜した。Ｎｏ．４は図２の例であり、第１の酸化物半導体層４（ＩＺＴＯ）を成膜してから、第２の酸化物半導体層４’（Ｎｂを含むＩＺＴＯ）を成膜した。Ｎｏ．５は図３の例であり、第２の酸化物半導体層４’’（Ｎｂを含むＩＺＴＯ）を成膜してから、第１の酸化物半導体層４（ＩＺＴＯ）を成膜し、続いて第２の酸化物半導体層４’（Ｎｂを含むＩＺＴＯ）を成膜して３層の積層体とした（図３）。
【００７０】
なお、第１の酸化物半導体層４は、Ｉｎ：Ｚｎ：Ｓｎの比（原子％比）が、２０：５６．７：２３．３のスパッタリングターゲットを用いた。第２の酸化物半導体層４’（４’’）のＸ群元素は、上記第１の酸化物半導体層とＩｎ：Ｚｎ：Ｓｎの比が同じであり、Ｙ群元素としてＮｂ、ＨｆまたはＧｅ（Ｙ群元素は、酸素を除く第２の酸化物半導体層４’を構成する全金属（Ｘ群元素＋Ｙ群元素）の合計含有量（Ｙ群元素／（Ｘ群元素＋Ｙ群元素））に対して２原子％）を含むターゲットを用いた。
【００７１】
第１の酸化物半導体層４と第２の酸化物半導体層（４’と４’’）の成膜（Ｎｏ．２〜７）は途中でチャンバーを大気開放せず、連続的に成膜を行った。またこのようにして得られた酸化物半導体層中の金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
【００７２】
第１の酸化物半導体層及び第２の酸化物半導体層の成膜はいずれもＤＣスパッタリング法を用いて成膜した。スパッタリングに使用した装置は（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は以下の通りである。
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）×１００＝４％
【００７３】
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学社製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体層について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
【００７４】
酸化物半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて３５０℃で３０分間行なった。
【００７５】
次に、純Ｍｏを使用し、リフトオフ法によりソース−ドレイン電極５を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース−ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極２の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２５μｍとした。
【００７６】
このようにしてソース−ドレイン電極５を形成した後、その上に、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚１００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ社製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００７７】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにて透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
【００７８】
このようにして得られた各ＴＦＴについて、以下のようにしてストレス耐性を評価した。
【００７９】
ストレス耐性の評価（ストレスとして光照射＋負バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
ゲート電圧：−２０Ｖ
基板温度：６０℃
光ストレス
波長：４００ｎｍ
照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ2
光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
ストレス印加時間：２時間
【００８０】
詳細には、ストレス印加前後のしきい値電圧（Ｖｔｈ）を上記の方法に基づき、測定し、その差（ΔＶｔｈ）を測定した。本発明ではΔＶｔｈ（絶対値）が表１のＮｏ．１の値（４．０Ｖ）以下のものを合格とした。
【００８１】
ここで、しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、ストレス印加前後のしきい値電圧の変化量（シフト量）を測定した。
【００８２】
キャリア移動度（電界効果移動度）
キャリア移動度は、以下の式を用いて飽和領域にて移動度を算出した。本実施例では、このようにして得られる飽和移動度が表１のＮｏ．１の値（１３．８５ｃｍ2／Ｖｓ）の７０％以上（９．７ｃｍ2／Ｖｓ）のものを合格とした。
【００８３】
【数１】
2013207100.tif 000003
【００８４】
Ｓ値
Ｓ値（ＳＳ値）は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値とした。本実施例では、Ｓ値がＮｏ．１の値（０．４３Ｖ／ｄｅｃ）以下のものを合格とした。
【００８５】
【表１】
2013207100.tif 000004
【００８６】
図５〜図１１は、ＴＦＴのしきい値電圧の変化量ΔＶｔｈとストレス印加時間の関係を示している。図５はＮｏ．１のＴＦＴのトランジスタ特性を示すが、ゲート電圧を−３０Ｖから３０Ｖに増加させると、０Ｖ付近でドレイン電流が増加し始め、スイッチング特性を示していることがわかる。もっともストレス印加開始と共にしきい値電圧Ｖｔｈは負側にシフトしており、２時間経過後のしきい値電圧の変化量ΔＶｔｈは４．０Ｖであった。これは光照射により生成した正孔がバイアス印加によりゲート絶縁膜と酸化物半導体層との界面に蓄積されたため、しきい値電圧がシフトしたものと考えられる。
【００８７】
一方、Ｎｏ．２〜Ｎｏ．７では、ＴＦＴのしきい値電圧変化量ΔＶｔｈはＮｏ．１と比較すると変化は小さく、ストレス印加時間２時間で１．２５〜３．５０であった（図６〜１１）。これらの結果から、Ｙ群元素を添加した第２の酸化物半導体層をゲート絶縁膜および／または保護膜と第１の酸化物半導体層との間に介在させることによって、光と負バイアスストレス印加によるＴＦＴ特性の変動を抑制する効果があることが確認された。これはＹ群元素を添加した第２の酸化物半導体層をゲート絶縁膜界面および／または保護膜界面に介在させることにより、ゲート絶縁膜および／または保護膜と酸化物半導体層との界面の結合を安定させ、欠陥が形成されにくい状態になっているものと推測される。
【符号の説明】
【００８８】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  第１の酸化物半導体層
４’、４’’  第２の酸化物半導体層
５  ソース−ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  透明導電膜
９  エッチングストッパー層
【図５】
2013207100.tif 000005
【図６】
2013207100.tif 000006
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１】
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【図２】
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【図３】
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【図４】
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