(57)【要約】【課題】高周波化しても応答が遅れて誤動作したり、消費電流が増加したりするのを抑えることが可能な全波整流回路を提供できるようにする。【解決手段】交流電源の第１の端子と、プラス電位側の第１の出力端子との間に配設された２つの整流素子と、交流電源の第２の端子と、ＧＮＤ側の第２の出力端子との間に配設された第１及び第２のトランジスタスイッチ素子と、前記ＧＮＤ側に配設された第１及び第２のトランジスタスイッチ素子を駆動するために、その制御端子に接続された第１及び第２のバッファ回路と、前記第１のトランジスタスイッチ素子の制御端子に入力される電圧を抑制するために、前記交流電源の第２の端子と前記ＧＮＤ側との間に接続された、負荷とクランプ回路とからなる第１及び第２の入力電圧抑制回路とを設け、前記第１及び第２の入力電圧抑制回路における負荷とクランプ回路との接続点と前記第１及び第２のバッファ回路とを接続する。【選択図】図４
2013255392.tif 000002
【特許請求の範囲】
【請求項１】
全波整流回路において、
交流電源の第１の端子と、プラス電位側の第１の出力端子との間に配設された２つの整流素子と、
交流電源の第２の端子と、ＧＮＤ側の第２の出力端子との間に配設された第１及び第２のトランジスタスイッチ素子と、
前記ＧＮＤ側に配設された第１のトランジスタスイッチ素子を駆動するために、その制御端子に接続された第１のバッファ回路と、
前記ＧＮＤ側に配設された第２のトランジスタスイッチ素子を駆動するために、その制御端子に接続された第２のバッファ回路と、
前記第１のトランジスタスイッチ素子の制御端子に入力される電圧を抑制するために、前記交流電源の第２の端子と前記ＧＮＤ側との間に接続された、負荷とクランプ回路とからなる第１の入力電圧抑制回路と、
前記第２のトランジスタスイッチ素子の制御端子に入力される電圧を抑制するために、前記交流電源の第１の端子と前記ＧＮＤ側との間に接続された、負荷とクランプ回路とからなる第２の入力電圧抑制回路とを備え、
前記第１の入力電圧抑制回路における負荷とクランプ回路との接続点と前記第１のバッファ回路とを接続し、前記第２の入力電圧抑制回路における負荷とクランプ回路との接続点と前記第２のバッファ回路とを接続したことを特徴とする全波整流回路。
【請求項２】
前記整流素子は、ダイオードまたはトランジスタ回路により構成されていることを特徴とする請求項１に記載の全波整流回路。
【請求項３】
前記第１及び第２のバッファ回路としてＮＭＯＳソースフォロアーを使用したことを特徴とする請求項１または２に記載の全波整流回路。
【請求項４】
前記第１及び第２の入力電圧抑制回路の負荷として抵抗またはトランジスタを用いたことを特徴とする請求項１〜３の何れか１項に記載の全波整流回路。
【請求項５】
前記クランプ回路として、トランジスタまたはツェナダイオードを用いたことを特徴とする請求項１〜４の何れか１項に記載の全波整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全波整流回路に関し、特に、高耐圧、高電流、高周波での整流を可能にした全波整流回路に用いて好適な技術に関する。
【背景技術】
【０００２】
電源アプリケーションやＲＦＩＤでは、交流を直流に変換する全波整流回路が用いられるが、高耐圧・高電流・高電力でかつ高周波のものが求められる際には、従来の単純なブリッジ回路では素子の耐圧制約を満たせない。そこで、ＩＣカードやＲＦタグ等に搭載する場合、内部回路に対して従来以上に高い電源電圧を供給することができ、通信距離の拡大を図ることができる全波整流回路が提案されている（例えば、特許文献１を参照）。
【０００３】
近年では、１３．５６ＭＨｚという高周波で、かつ数ワットという大きな電力を、ＲＦタグを用いて伝送する技術が広まってきており、それに対応した全波整流回路が必要となってきている。
図１は、従来のブリッジダイオードによる全波整流回路の構成例を示す図である。図１に示す全波整流回路の場合、アノードが第１の入力端子に接続され、カソードが第１の出力端子に接続されたダイオードＤ１と、アノードが第２の入力端子に接続され、カソードが第１の出力端子に接続されたダイオードＤ２と、カソードが第１の入力端子に接続され、アノードが第２の出力端子に接続されたダイオードＤ３と、カソードが第２の入力端子に接続され、アノードが第２の出力端子に接続されたダイオードＤ４とにより構成されている。
そして、第１の出力端子と第２の出力端子との間に接続された負荷Ｉ１に、全波整流した電流を供給するようにしている。
【０００４】
しかしながら、図１に示した全波整流回路は、ダイオード順方向電圧による電力損失がある問題点があった。また、ダイオードを作りこむのに特別な工程が必要であるのでチップ集積化には向かない、という欠点があった。
【０００５】
図２は、図１のダイオードＤ１をショットキーダイオードＤ５に置き換え、ダイオードＤ２をショットキーダイオードＤ６に置き換えている。また、ダイオードＤ３をＮＭＯＳＭ１に置き換え、ダイオードＤ４をＮＭＯＳＭ２に置き換えに置き換えて全波整流回路を構成している。
図２の全波整流回路の場合、通常の高耐圧プロセスではゲート・ソース間電圧は、高くても１０数Vであり、それ以上電圧を印加することが出来ない、という欠点がある。
【０００６】
図３は、図２の全波整流回路の欠点を解消することを可能にした全波整流回路の一例を示す回路図である。
図３の全波整流回路においては、ＮＭＯＳＭ３（図２のＮＭＯＳＭ１）のゲートに印加されるゲート・ソース間電圧を、抵抗Ｒ１と抵抗Ｒ２とからなる抵抗分圧回路で分圧し、ＮＭＯＳＭ４（図２のＮＭＯＳＭ２）のゲートに印加されるゲート・ソース間電圧を、抵抗Ｒ３と抵抗Ｒ４とからなる抵抗分圧回路で分圧することにより、ゲート・ソース間電圧を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−０７７４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図３の全波整流回路は、ＮＭＯＳＭ３、ＮＭＯＳＭ４のサイズが小さい場合（つまり、得られる電流・電力が少なくてもいい場合）や、入力の交流周波数が５０／６０Ｈｚのように低い場合には大きな問題なく使用することができる。
【０００９】
しかしながら、図３の全波整流回路においても、高電流でかつ１３．５６ＭＨｚのように周波数が高い場合には、抵抗Ｒ１〜Ｒ４とＮＭＯＳＭ３、ＮＭＯＳＭ４の入力容量との間の時定数で応答が遅れて誤動作する問題点があった。また、その時定数を下げるために抵抗値を下げる考えもあるが、抵抗値を下げると、抵抗Ｒ１〜Ｒ４を流れる電流値が増え、消費電力・熱的な点で好ましくない問題点があった。
本発明は前述の問題点に鑑み、高周波化しても応答が遅れて誤動作したり、消費電流が増加したりするのを抑えることが可能な全波整流回路を提供できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の全波整流回路は、全波整流回路において、
交流電源の第１の端子と、プラス電位側の第１の出力端子との間に配設された２つの整流素子と、
交流電源の第２の端子と、ＧＮＤ側の第２の出力端子との間に配設された第１及び第２のトランジスタスイッチ素子と、
前記ＧＮＤ側に配設された第１のトランジスタスイッチ素子を駆動するために、その制御端子に接続された第１のバッファ回路と、
前記ＧＮＤ側に配設された第２のトランジスタスイッチ素子を駆動するために、その制御端子に接続された第２のバッファ回路と、
前記第１のトランジスタスイッチ素子の制御端子に入力される電圧を抑制するために、前記交流電源の第２の端子と前記ＧＮＤ側との間に接続された、負荷とクランプ回路とからなる第１の入力電圧抑制回路と、
前記第２のトランジスタスイッチ素子の制御端子に入力される電圧を抑制するために、前記交流電源の第１の端子と前記ＧＮＤ側との間に接続された、負荷とクランプ回路とからなる第２の入力電圧抑制回路とを備え、
前記第１の入力電圧抑制回路における負荷とクランプ回路との接続点と前記第１のバッファ回路とを接続し、前記第２の入力電圧抑制回路における負荷とクランプ回路との接続点と前記第２のバッファ回路とを接続したことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、全波整流回路において、プロセス制約が発生する側のトランジスタスイッチ素子に、バッファおよびクランプ回路を設けたので、高周波化しても応答が遅れて誤動作したり、消費電流が増加したりするのを抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の従来例を示す全波整流回路の構成図である。
【図２】第２の従来例を示す全波整流回路の構成図である。
【図３】第３の従来例を示す全波整流回路の構成図である。
【図４】本発明の第１の実施形態を示す全波整流回路の構成図である。
【図５】本発明の第２の実施形態を示す全波整流回路の構成図である。
【図６】第２の実施形態の全波整流回路における整流波形のシミュレーション結果を示す図である。
【図７】本発明の第３の実施形態を示す全波整流回路の構成図である。
【図８】本発明の第４の実施形態を示す全波整流回路の構成図である。
【図９】本発明の第５の実施形態を示す全波整流回路の構成図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
以下、図面を参照しながら本発明の実施形態を説明する。
図４に第１の実施形態の全波整流回路の基本構成を示す。
本実施形態の全波整流回路は、アノードが第１の入力端子に接続され、カソードが第１の出力端子に接続されたダイオードＤ９と、アノードが第２の入力端子に接続され、カソードが第１の出力端子に接続されたダイオードＤ１０とを備えている。
【００１４】
また、ドレインが第１の入力端子に接続され、ゲートが第１のバッファＢＵＦ１の出力に接続され、ソースが第２の出力端子に接続された第１のＮＭＯＳＭ５と、ドレインが第２の入力端子に接続され、ゲートが第２のバッファＢＵＦ０の出力に接続され、ソースが第２の出力端子に接続された第２のＮＭＯＳＭ６とを備えている。
【００１５】
さらに、一方の端子が第２の入力端子に接続され、もう一方の端子が第１のバッファＢＵＦ１の入力と第１のクランプ回路ＣＬＡＭＰ１の一方の端子に接続された第１の負荷回路ＬＯＡＤ１と、一方の端子が第１の入力端子に接続され、もう一方の端子が第２のバッファＢＵＦ０の入力と第２のクランプ回路ＣＬＡＭＰ０の一方の端子に接続された第２の負荷回路ＬＯＡＤ０とを備えている。また、もう一方の端子が第２の出力端子に接続された第１のクランプ回路ＣＬＡＭＰ１と、もう一方の端子が第２の出力端子に接続された第２のクランプ回路ＣＬＡＭＰ０と、を備えている。そして、第１の出力端子と第２の出力端子との間に接続された負荷Ｉ４に全波整流した電流を供給するようにしている。
【００１６】
前述のように構成した第１の実施形態の全波整流回路においては、高耐圧化、高電力化の際にサイズが大きくなり、プロセス制約が発生する全波整流回路の下側のＮＭＯＳＭ５及びＮＭＯＳＭ６に、バッファＢＵＦ１、ＢＵＦ０およびクランプ回路ＣＬＡＭＰ１、ＣＬＡＭＰ０を設けたために、高周波化しても消費電流の増加を抑えることが出来る。
【００１７】
また、ＡＣ電源（ＡＣ Power Supply）からの交流信号は、ダイオードＤ９、ダイオードＤ１０、ＮＭＯＳＭ５、ＮＭＯＳＭ６からなるいわゆるダイオードブリッジ回路により全波整流される。ただしこの際、ＮＭＯＳＭ５、ＮＭＯＳＭ６は交互にスイッチすることが必要であり、その制御はＡＣ電源のもう一方の端子により行われる。
【００１８】
その際、AC電源の電圧が高くなるとＮＭＯＳＭ５、ＮＭＯＳＭ６のゲート電圧の耐圧が持たないので、ＬＯＡＤ回路とＣＬＡＭＰ回路で、ゲート電圧に制限をかけている。また、供給電力が大きくなるとＮＭＯＳＭ５、ＮＭＯＳＭ６のサイズは、自己発熱を防ぐために大きくせざるを得ない。
【００１９】
そのような状況下で周波数が高くなると、大きなＮＭＯＳＭ５、ＮＭＯＳＭ６のゲート入力容量のためにＬＯＡＤ回路、ＣＬＡＭＰ回路では追随できなくなり、誤動作を発生する。ＬＯＡＤ回路、ＣＬＡＭＰ回路のインピダンスを下げて、周波数特性を改善する案も考えられるが、それでは、このＬＯＡＤ回路、ＣＬＡＭＰ回路の部分で消費する電力が大きくなり、整流全体の電力効率が悪化してしまう。そこで、ＬＯＡＤ回路、ＣＬＡＭＰ回路の駆動力を改善するために、バッファ回路を挿入している。バッファ回路としては、入力容量が小さく、かつ出力ドライブ能力の高いものが用いられる。例えば、ソースフォロア回路が挙げられる。
【００２０】
図２で説明した従来例では、ＡＣ電源の電圧が低かったこともあり、ＮＭＯＳのゲートは直にＡＣ電源に接続できたが、高耐圧化の場合にはプロセス上ゲート・ソース間耐圧は低くなるのが一般的であり、直につなぐことはできず、何らかの方法でゲート・ソース間耐圧まで電圧を落とす必要がある。
【００２１】
前述した図３は抵抗分圧で電圧を落とす方法であり、耐圧の問題は解決できるが、高電力化・高周波化には対応できない。高電力化の場合にはＮＭＯＳＭ３、ＮＭＯＳＭ４のサイズがかなり大きくなり、それを高い周波数で駆動するには、抵抗値をかなり小さくする必要がある。この場合、その小さな抵抗を介して、ＡＣ電源から大きな電流が無駄に消費されることになる問題点があった。
【００２２】
図４で説明した第１の実施形態の全波整流回路においては、図２の全波整流回路及び図３の全波整流回路で発生する問題点を解消することが可能となっている。すなわち、電圧の問題を負荷回路ＬＯＡＤ１、ＬＯＡＤ０とクランプ回路ＣＬＡＭＰ１、ＣＬＡＭＰ０に負わせている。また、高周波での駆動をバッファ回路ＢＵＦ１、ＢＵＦ０に負わせることで、消費電流を抑えながら、高耐圧・高電力・高周波に対応可能となる。
【００２３】
（第２の実施形態）
図５に代表的な実施例を、第２の実施形態として示す。
図５において、Ｍ９、Ｍ１０が図４におけるＢＵＦ１に相当する。また、Ｍ１４、Ｍ１５が図４におけるＢＵＦ０に相当する。さらに、Ｒ５が図４においてＬＯＡＤ1に相当し、Ｒ６が図４におけるＬＯＡＤ０に相当する。Ｍ１１〜１３が図４におけるＣＬＡＭＰ１に、Ｍ１６〜１８が図４におけるＣＬＡＭＰ０に相当する。
【００２４】
この例ではバッファＢＵＦ、ＢＵＦ０は、最も簡単なＮＭＯＳソースフォロアーの構成であり、少ない面積で大きな駆動力が得られる。例えば、バッファのサイズは、Ｍ７のサイズの１０％程度でも構わない。このことは、その手前にくるＬＯＡＤとＣＬＡＭＰ回路にも大きな駆動力を要求しない。例えば、Ｒ５の値は１０kΩ程度でも問題はない。これにより、電源AC Power Supplyからの供給電流は、この例では２ｍＡ程度まで削減できる。この値は図３の場合の約１％程度にしかならない。
【００２５】
図６に、図５の実施例での整流波形のシミュレーション結果を示す。
この例では、電源AC Power Supplyとしては８０Ｖｐｐの入力をし、負荷Ｉ５としては、３００Ωと１ｕＦを並列に付けている。
Ｄ１１とＤ１２のアノード側には、電源AC Power Supplyの波形が半波整流されたものが現れ、出力には約３７Ｖの整流・平滑化された値が得られているのが分かる。この際、バッファ入力であるＭ１０、Ｍ１５のゲートには、Ｒ５、Ｒ６、Ｍ１１〜１３、Ｍ１６〜１８によって振幅制限された波形が現れている。また、バッファ出力であるＭ７、Ｍ８のゲートにはそれよりもＮＭＯＳＭ１０、ＮＭＯＳＭ１５のＶＧＳ分の電圧が下がった波形が現れている。
【００２６】
今回、シミュレーションで用いたＮＭＯＳの特性は、ゲート・ソース間には最大１８Ｖまでしか印加できないが、その範囲内で動作していることがわかる。電源AC Power Supplyからの周波数は１３．５６ＭＨｚであるが、その周波数においても、バッファ前後の振幅が減衰してしまうことはない。
【００２７】
（第３の実施形態）
図７に、本発明の全波整流回路の第３の実施形態を示す。
図３の抵抗Ｒ１〜Ｒ４をコンデンサＣ１〜Ｃ４に変えることにより、消費電力を削減したものである。コンデンサＣ１〜Ｃ４の値は、周波数および供給電力により制約を受けるが、消費電力は低減される。
【００２８】
（第４の実施形態）
図８は、図７にＮＭＯＳＭ２１、ＮＭＯＳＭ２２のゲート保護用のツェナーダイオードＤ１７、Ｄ１８を追加したものである。このダイオードＤ１７、Ｄ１８により、ＮＭＯＳＭ２１、ＮＭＯＳＭ２２のON時、OFF時の両方で、ゲートに過電圧がかかるのを防ぐ。消費電力低減の効果は図７と同じである。
【００２９】
（第５の実施形態）
図９は、図７にゲート保護用のＮＭＯＳＭ２５、ＮＭＯＳＭ２６を追加したものである。ＮＭＯＳＭ２３、ＮＭＯＳＭ２５がONしている時、OFFしているＮＭＯＳM24、ＮＭＯＳＭ２６のゲート・ソース間はＮＭＯＳＭ２５によってショートされ、確実にOFFされると同時に、ゲート・ソース間に過電圧がかかるのを防いでいる。
【符号の説明】
【００３０】
ＡＣ Power Supply  ＡＣ電源
Ｄ５  ツェナダイオード
Ｄ６  ツェナダイオード
Ｍ５  第１のＮＭＯＳ
Ｍ６  第２のＮＭＯＳ
ＬＯＡＤ１  第１の負荷回路
ＬＯＡＤ０  第２の負荷回路
ＣＬＡＭＰ１  第１のクランプ回路
ＣＬＡＭＰ０  第２のクランプ回路
Ｉ４  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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