(57)【要約】【課題】配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。【解決手段】微結晶である第１の導電性微粒子を含む微結晶層２２と、微結晶層２２を挟むトンネル絶縁膜２１、２３とを有する第１の二重トンネル接合構造と、微結晶である第２の導電性微粒子を含む微結晶層２６と、微結晶層２６を挟むトンネル絶縁膜２５、２７とを有する第２の二重トンネル接合構造と、第１の二重トンネル接合構造と第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第１の二重トンネル接合構造、電荷蓄積層、及び第２の二重トンネル接合構造を挟む第１、第２の導電層とを備える。第１の導電性微粒子の平均粒径は、第２の導電性微粒子の平均粒径と異なっている。【選択図】図１
2013077603.tif 000002
【特許請求の範囲】
【請求項１】
微結晶である第１の導電性微粒子を含む第１の微結晶層と、前記第１の微結晶層を挟む第１、第２のトンネル絶縁膜とを有する第１の二重トンネル接合構造と、
微結晶である第２の導電性微粒子を含む第２の微結晶層と、前記第２の微結晶層を挟む第３、第４のトンネル絶縁膜とを有する第２の二重トンネル接合構造と、
前記第１の二重トンネル接合構造と前記第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、
前記第１の二重トンネル接合構造、前記電荷蓄積層、及び前記第２の二重トンネル接合構造を挟む第１、第２の導電層と、
を具備し、
前記第１の導電性微粒子の平均粒径は、前記第２の導電性微粒子の平均粒径と異なっていることを特徴とするメモリ装置。
【請求項２】
前記電荷蓄積層は、前記第１、第２の導電性微粒子の平均粒径よりも大きな平均粒径を持つ第３の導電性微粒子を含むことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記第１、第２の導電性微粒子は、クーロンブロッケイド条件を満たすことを特徴とする請求項１または２に記載のメモリ装置。
【請求項４】
前記第１、第２の導電性微粒子は、Ｓｉ微結晶であることを特徴とする請求項１乃至３のいずれかに記載のメモリ装置。
【請求項５】
前記第１の二重トンネル接合構造と前記第１の導電層との間に配置された第４の導電性微粒子を含む第４の微結晶層をさらに具備し、
前記第４の導電性微粒子は、前記第１の導電性微粒子の平均粒径よりも大きな平均粒径を持つことを特徴とする請求項１乃至４のいずれかに記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリ装置に関するものであり、例えば、クロスポイント型のメモリセルアレイに配置される２端子のメモリ素子を備えたメモリ装置に関するものである。
【背景技術】
【０００２】
従来技術の２端子のメモリ素子は以下のような構造を有している。導体またはｎ型（ｐ型）半導体で形成された配線上に、シリコン酸化膜からなるトンネル絶縁膜が配置され、その上にクーロンブロッケイド条件（電子１個の帯電エネルギーが熱揺らぎよりも大きいこと）を満たすシリコン微結晶（シリコン微粒子）が微結晶間に隙間があるように形成されている。
【０００３】
微結晶表面には、シリコン酸化膜からなるトンネル絶縁膜が形成され、その上にシリコンリッチな組成のシリコン窒化膜が形成されている。さらに、シリコン窒化膜上には、導体またはｎ型（ｐ型）半導体で形成された上側の配線が設けられている。
【０００４】
このようなメモリ素子構造では、トラップ準位を多く含むシリコン窒化膜中のトラップ伝導により、配線表面間に電流が流れ得る。その電流はトラップ中の固定捕捉電子の有無に従って増減するので、クーロンブロッケイド条件を満たすシリコン微結晶近傍のトラップに捕捉された電子を情報電荷として、電極間の電流を読み出すことにより、メモリ素子はメモリとして動作し得る。
【０００５】
しかしながら、前述したメモリ素子では、配線電極間の電流値や、シリコン微結晶近傍のトラップに捕捉された情報電荷のリークは、シリコン窒化膜（トラップ絶縁膜）中のトラップ伝導により決まるため、絶縁膜中のトラップ状態という制御困難な状態によって、あらゆるメモリ特性が左右されてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４２４７１８８号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様のメモリ装置は、微結晶である第１の導電性微粒子を含む第１の微結晶層と、前記第１の微結晶層を挟む第１、第２のトンネル絶縁膜とを有する第１の二重トンネル接合構造と、微結晶である第２の導電性微粒子を含む第２の微結晶層と、前記第２の微結晶層を挟む第３、第４のトンネル絶縁膜とを有する第２の二重トンネル接合構造と、前記第１の二重トンネル接合構造と前記第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、前記第１の二重トンネル接合構造、前記電荷蓄積層、及び前記第２の二重トンネル接合構造を挟む第１、第２の導電層とを具備する。前記第１の導電性微粒子の平均粒径は、前記第２の導電性微粒子の平均粒径と異なっていることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態のメモリ装置の構造を示す断面図である。
【図２】第１実施形態のメモリ装置の製造方法を示す断面図である。
【図３】第１実施形態のメモリ装置の製造方法を示す断面図である。
【図４】第１実施形態のメモリ装置の製造方法を示す断面図である。
【図５】第１実施形態のメモリ装置におけるエネルギー構造を示す図である。
【図６】第１実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図７】第１実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図８】第１実施形態のメモリ装置における書き込み状態／消去状態のエネルギー構造を示す図である。
【図９】第１実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図１０】第２実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図１１】第１，第２実施形態における保持時間確保の問題点を説明するためのエネルギー構造を示す図である。
【図１２】第３実施形態のメモリ装置の構造を示す断面図である。
【図１３】第３実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図１４】第３実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図１５】第３実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図１６】第３実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図１７】実施形態のメモリ装置における最小メモリセルサイズを示す断面図である。
【図１８】第４実施形態のメモリ装置の構造を示す断面図である。
【図１９】第５実施形態のメモリ装置の構造を示す断面図である。
【図２０】第６実施形態のメモリ装置の構造を示す断面図である。
【図２１】第７実施形態のメモリ装置の構造を示す断面図である。
【図２２】第８実施形態のクロスポイント型メモリの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］  
まず、第１実施形態のメモリ装置について説明する。
【００１２】
［１］メモリ装置の構造
図１は、第１実施形態のメモリ装置の構造を示す断面図である。
【００１３】
図示するように、第１の導電層、例えば、高濃度のリン不純物を含んだｎ＋型ポリシリコン配線（または電極）２０上には、膜厚１ｎｍ程度のトンネル絶縁膜、例えば、シリコン酸化膜２１が形成されている。シリコン酸化膜２１上には、導電性微粒子、例えばシリコン微結晶（シリコン微粒子）を含む微結晶層２２が形成されている。さらに、微結晶層２２上には、膜厚１ｎｍ程度のトンネル絶縁膜、例えば、シリコン酸化膜２３が形成されている。微結晶層２２はシリコン酸化膜２１とシリコン酸化膜２３とに挟まれており、積層されたシリコン酸化膜２１、微結晶層２２、及びシリコン酸化膜２３は、第１の二重トンネル接合構造を構成している。
【００１４】
シリコン酸化膜２３上には、情報電荷を蓄積する電荷蓄積層が形成されている。ここでは、電荷蓄積層として、導電性微粒子、例えばシリコン微結晶（シリコン微粒子）を含む微結晶層２４が形成されている。
【００１５】
微結晶層２４上には、膜厚１ｎｍ程度のトンネル絶縁膜、例えば、シリコン酸化膜２５が形成されている。シリコン酸化膜２５上には、導電性微粒子、例えばシリコン微結晶（シリコン微粒子）を含む微結晶層２６が形成されている。さらに、微結晶層２６上には、膜厚１ｎｍ程度のトンネル絶縁膜、例えば、シリコン酸化膜２７が形成されている。微結晶層２６はシリコン酸化膜２５とシリコン酸化膜２７とに挟まれており、積層されたシリコン酸化膜２５、微結晶層２６、及びシリコン酸化膜２７は、第２の二重トンネル接合構造を構成している。
【００１６】
さらに、シリコン酸化膜２７上には、第２の導電層、例えば、高濃度のリン不純物を含んだｎ＋型ポリシリコン配線（または電極）２８が形成されている。
【００１７】
このような構造のメモリ装置において、微結晶層２２に含まれる導電性微粒子の平均粒径は、微結晶層２６に含まれる導電性微粒子の平均粒径と異なっている。例えば、微結晶層２２の導電性微粒子の平均粒径は、微結晶層２６の導電性微粒子の平均粒径より大きい。さらに、微結晶層２４に含まれる導電性微粒子の平均粒径は、微結晶層２２，２６に含まれる導電性微粒子の平均粒径より大きい。
【００１８】
［２］メモリ装置の製造方法
次に、第１実施形態のメモリ装置の製造方法を説明する。
【００１９】
図２〜図４は、第１実施形態のメモリ装置の製造方法を示す断面図である。
【００２０】
図２（ａ）に示すように、高濃度のリン不純物を含んだｎ＋型ポリシリコン配線２０上に、膜厚１ｎｍ程度のシリコン酸化膜２１を高速熱酸化（ＲＴＯ：Rapid thermal oxidation）により形成する。さらに、シリコン酸化膜２１上にＣＶＤによりアモルファスシリコン（ａ−Ｓｉ）膜２２Ａを２．５ｎｍ程度堆積する。続いて、熱酸化により、ａ−Ｓｉ膜２２Ａの表面に、膜厚が１ｎｍ程度のシリコン酸化膜２３を形成する。これにより、ａ−Ｓｉ膜２２Ａの厚さは２ｎｍ程度であり、ａ−Ｓｉ膜２２Ａの上下を厚さ１ｎｍ程度のシリコン酸化膜２１，２３で挟んだ構造となる。
【００２１】
次に、窒素雰囲気中で９００℃の高温アニールを行う。すると、図２（ｂ）に示すように、ａ−Ｓｉ膜２２Ａは、このａ−Ｓｉ膜の膜厚２ｎｍ程度の大きさのシリコン微小結晶群を含む微結晶層２２となる。
【００２２】
次に、図３（ａ）に示すように、シリコン酸化膜２３上にＣＶＤによりアモルファスシリコン膜２４Ａを３．５ｎｍ程度堆積する。続いて、熱酸化によりａ−Ｓｉ膜２４Ａの表面に、膜厚が１ｎｍ程度のシリコン酸化膜２５を形成する。これにより、ａ−Ｓｉ膜２４Ａの厚さは３ｎｍ程度であり、ａ−Ｓｉ膜２４Ａの上下を厚さ１ｎｍ程度のシリコン酸化膜２３，２５で挟んだ構造となる。
【００２３】
次に、窒素雰囲気中で９００℃の高温アニールを行う。すると、図３（ｂ）に示すように、シリコン酸化膜２３上のａ−Ｓｉ膜２４Ａは、このａ−Ｓｉ膜の膜厚３ｎｍ程度の大きさのシリコン微小結晶群を含む微結晶層２４となる。
【００２４】
次に、図４（ａ）に示すように、シリコン酸化膜２５上にＣＶＤによりアモルファスシリコン膜２６Ａを１．５ｎｍ程度堆積する。続いて、熱酸化によりａ−Ｓｉ膜２６Ａの表面に、膜厚が１ｎｍ程度のシリコン酸化膜２７を形成する。これにより、シリコン酸化膜２５上のａ−Ｓｉ膜２６Ａの厚さは１ｎｍ程度であり、ａ−Ｓｉ膜２６Ａの上下を厚さ１ｎｍ程度のシリコン酸化膜２５，２７で挟んだ構造となる。
【００２５】
次に、窒素雰囲気中で９５０℃の高温アニールを行う。すると、図４（ｂ）に示すように、シリコン酸化膜２５上のａ−Ｓｉ膜２６Ａは、このａ−Ｓｉ膜の膜厚１ｎｍ程度の大きさのシリコン微小結晶群を含む微結晶層２６となる。
【００２６】
その後、図１に示すように、シリコン酸化膜２７上にＬＰＣＶＤにより高濃度のリン不純物を含んだｎ＋型ポリシリコン配線２８を形成する。以上により、図１に示した第１実施形態のメモリ装置が製造できる。
【００２７】
前述したように第１実施形態のメモリ装置は、全てＬＳＩプロセスと整合するＳｉ系材料で構成されているため、すなわち全てシリコン系の材料で構成可能であるため、その製造方法はシリコンＬＳＩプロセスと整合性が高い。
【００２８】
また、前述した工程において、ａ−Ｓｉ膜の膜厚程度の大きさのシリコン微結晶（シリコン微粒子）が形成された後は、シリコン微結晶の表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は、薄いＳｉナノ膜厚では起こりにくい。このため、窒素アニール条件の調整により、膜厚程度を典型的大きさとするＳｉナノ微結晶の粒径制御が微結晶層２２，２４，２６の形成において可能である。なお、ここではシリコン微結晶形成のためのアニールをシリコン微結晶層毎に行ったが、このアニールは一括して行ってもかまわない。
【００２９】
膜厚によってＳｉナノ微結晶の典型的大きさが決まるので、下側の微結晶層２２のシリコン微結晶の典型的な大きさは２ｎｍ、中央の微結晶層２４のシリコン微結晶の典型的な大きさは３ｎｍ、上側の微結晶層２６のシリコン微結晶の典型的な大きさは１ｎｍとなる。
【００３０】
［３］メモリ装置の動作
第１実施形態では、シリコン微結晶（シリコン微粒子）は粒径が３ｎｍ以下と小さいため、電子１個の充電エネルギーは熱揺らぎよりも十分大きいというクーロンブロッケイド条件を満たしている。よって、シリコン微粒子中に１個の電子が帯電する時、クーロンブロッケイド効果と量子閉じ込め効果によりシリコン微粒子に高いエネルギー状態が形成され、電子がシリコン微粒子を通り抜けるときエネルギー障壁ができることになる。
【００３１】
図５は、第１実施形態のメモリ装置におけるエネルギー構造を示す図である。
【００３２】
メモリ装置においてトンネル絶縁膜によるトンネルバリアの間には、シリコン微結晶におけるクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が存在する。エネルギー障壁は、シリコン微結晶の粒径が小さいほど大きい。従って、中央の微結晶層２４のエネルギー障壁ΔＥ１が最も低く、下側の微結晶層２２のエネルギー障壁ΔＥ２がΔＥ１よりも高い。さらに、上側の微結晶層２６のエネルギー障壁ΔＥがΔＥ１及びΔＥ２よりも高く、これらのうち一番高い。
【００３３】
このクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー領域は、トンネル浸み出しを含めて進入不可能なエネルギー領域であるため、電子が通り抜けるにはエネルギー的に超えて行く以外ない。従って、本実施形態のメモリ装置では良好なメモリ動作が可能となる。
【００３４】
このように、クーロンブロッケイド条件を満たす導電性微粒子とそれを挟む二つのトンネル接合のことを、単電子トンネリング現象を扱う分野では二重トンネル接合と称する。
【００３５】
第１実施形態におけるメモリ動作は、中央に位置する粒径の最も大きい微結晶層２４に情報電荷を蓄積することで可能となる。以下に、第１実施形態における書き込み、消去、及び読み出しの動作を説明する。
【００３６】
まず、第１実施形態のメモリ装置における書き込みについて説明する。
【００３７】
図６は、第１実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【００３８】
微結晶層２４に情報電荷の書き込みを行うには、上側の配線２８に適度なプラス電圧をかける。図６に示すように、下側の配線２０中の電子が中央の微結晶層２４のエネルギー障壁ΔＥ１まで通り抜けるのに、下側の微結晶層２２のエネルギー障壁ΔＥ２が無くなるように、適度なプラス電圧を上側の配線２８にかければ良い。このとき、上側の微結晶層２６のエネルギー障壁ΔＥが十分高くなっており、下側の配線２０から上側の配線２８への貫通電流を遮る構成になっていることが、高い書き込み効率及び低電力消費の観点から望ましい。
【００３９】
図６に示すように、エネルギー障壁ΔＥが、書き込み時に貫通電流を遮るには、“ΔＥ＞３×ΔＥ２”であることが望ましい。本実施形態では、シリコン酸化膜（トンネル絶縁膜）２１，２３，２５の膜厚が全て１ｎｍと等しいため、書き込み開始時に、同じ電位差がシリコン酸化膜２１，２３，２５にかかる。このため、エネルギー障壁ΔＥ２が無くなるようにシリコン酸化膜２１にΔＥ２の電位差をかけた時、シリコン酸化膜２３，２５にもΔＥ２の電位差がかかり、シリコン酸化膜２１，２３，２５の全部で、３×ΔＥ２の電位差がかかる。よって、“ΔＥ＞３×ΔＥ２”であれば、書き込み時に配線２０，２８間の貫通電流を遮ることが可能である。
【００４０】
一般に、シリコン酸化膜２１，２３，２５の厚さが同一でない場合は、書き込み開始時に同じ電界がかかるため、厚さに比例した電位差が各シリコン酸化膜にかかる。よって、シリコン酸化膜２１，２３，２５の厚さをそれぞれＴ２１，Ｔ２３，Ｔ２５としたとき、“ΔＥ＞[(Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１]×ΔＥ２”であれば、書き込み時に配線２０，２８間の貫通電流を遮ることが可能であることがわかる。
【００４１】
エネルギー障壁は、シリコン微結晶における量子閉じ込め効果とクーロンブロッケイド効果に起因する。シリコン微結晶（シリコン微粒子）の大きさ（直径）ｄに対し、量子閉じ込めのエネルギーはｄ−２に比例して、クーロンブロッケイドエネルギーはｄ−１に比例してシリコン微結晶の微小化とともに大きくなる。これを用いて、書き込み時に配線間の貫通電流を遮るための、シリコン微結晶の大きさｄの望ましい条件見積ることができる。
【００４２】
シリコン微結晶の大きさｄが小さいほど、ｄ−２に比例する量子閉じ込め効果がクーロンブロッケイドよりも顕著になるため、微結晶層２６中のシリコン微結晶の直径をｄ、微結晶層２２中のシリコン微結晶の直径をｄ２として、“ｄ−２＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］×ｄ２−２”、即ち“ｄ２＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］１／２ｄ”であることが望ましい条件である。シリコン酸化膜２１，２３，２５が第１実施形態のように３つとも同じ厚さなら、“ｄ２＞３１／２ｄ”が望ましい条件である。第１実施形態では、“ｄ２＝２ｄ＞３１／２ｄ”なので、書き込み時に配線間の貫通電流を遮ることが期待できる。なお、微結晶層２６中のシリコン微結晶の直径ｄが１ｎｍ、微結晶層２２中のシリコン微結晶の直径ｄ２が２ｎｍなので、“ｄ２＞３１／２ｄ”を満たす。
【００４３】
さらに、望ましい条件として、ｄ−１に比例するクーロンブロッケイドエネルギーに対する、“ｄ−１＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］×ｄ２−１”、即ち“ｄ２＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］ｄ”も満たしていれば、さらに確実に、書き込み時に配線２０，２８間の貫通電流を遮ることが期待できる。
【００４４】
次に、第１実施形態のメモリ装置における消去について説明する。
【００４５】
図７は、第１実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【００４６】
微結晶層２４に書き込まれた情報電荷の消去では、下側の配線２０に適度なプラス電圧をかければ良い。微結晶層２４にある情報電荷が、微結晶層２２のエネルギー障壁ΔＥ２に遮られずに、下側の配線２０に抜けることで消去可能である。シリコン酸化膜２３に、ΔＥ２−ΔＥ１以上の電位差が掛かるように、配線２０，２８間に消去電圧をかければ良い。
【００４７】
下側の配線２０にプラス電圧をかける場合は、上側の配線２８の近くに最も高いエネルギー障壁ΔＥがあるため、配線２０，２８間の貫通電流は遮られる。本実施形態のメモリ装置は、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【００４８】
次に、第１実施形態のメモリ装置における読み出しについて説明する。
【００４９】
図８（ａ）及び図８（ｂ）は、第１実施形態のメモリ装置における書き込み状態／消去状態の保持条件でのエネルギー構造を示す図である。
【００５０】
図８（ｂ）に示す書き込み状態では、図８（ａ）に示す消去状態に比べて、量子効果によるエネルギー障壁ΔＥ，ΔＥ２の分は変わらないが、ΔＥ１の情報電子による静電エネルギーの分だけ下駄が高くなるので、エネルギー障壁ΔＥ，ΔＥ２が上昇する。
【００５１】
書き込み状態／消去状態の保持は、微結晶層２６，２２のエネルギー障壁によってリーク電流を抑制することにより行う。より長い保持時間を実現する１つの方法は、前述した書き込み時の貫通電流を抑制する条件“ΔＥ＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］×ΔＥ２”を維持しながら、エネルギー障壁ΔＥ２の絶対値を大きくすることである。これにより、指数関数的に記憶保持機能を改善できる。すなわち、微結晶層２６及び微結晶層２２中の微粒子の粒径を、条件“ΔＥ＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］×ΔＥ２”を保ちつつ、同時に小さくしていくと、保持時間を長くすることができる。
【００５２】
図９は、第１実施形態において読み出し電圧を配線２８にかけたときのエネルギー構造を示す図である。
【００５３】
情報の読み出しは、下側の配線２０から上側の配線２８への貫通電流の違いを読むことで可能である。
【００５４】
図９（ａ）に示すように、微結晶層２４に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線２０から上側の配線２８に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層２４は十分薄く、弾道電子がエネルギー緩和する前に微結晶層２４を通り抜けることが望ましい。シリコン膜厚が５ｎｍ以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層２４のシリコン膜厚（シリコン微粒子の粒径）は５ｎｍ以下であることが望ましい。
【００５５】
また、シリコン酸化膜２５，２７は膜厚が１ｎｍ程度と薄いことと、下側の配線２０からの弾道電子から見てシリコン酸化膜２５，２７のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【００５６】
一方、図９（ｂ）に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層２４に情報電荷がある書き込み状態では、情報電荷により微結晶層２４の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減（遮るエネルギー障壁が６０ｍｅＶで１桁低減）するので、書き込み状態及び消去状態に対応する読み出し電流のオン／オフ比を効率よく大きくできる。
【００５７】
第１実施形態のメモリ装置では、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜（トンネル絶縁膜）のトンネル抵抗値とエネルギー障壁の高さから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶（シリコン微粒子）の粒径という構造設計によってメモリ特性の設計が可能である。なお、クーロンブロッケイド条件を満たす微小導電性微粒子を含む場合の電流電圧特性の理論として標準理論（Orthodox theory）などがよく知られている。
【００５８】
第１実施形態では、電荷蓄積部としての微結晶層２４もＳｉ微結晶なので、微結晶層２４自身のクーロンブロッケイド効果と量子閉じ込め効果を利用することで、微結晶層２４の粒径設計により情報電荷量を制御できるという利点もある。
【００５９】
以上説明したように第１実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンＬＳＩプロセスと整合性が高い。また、原理的にＳｉナノ微粒子１個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径という構造因子で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第１実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子（微結晶）の設計によりメモリ特性の設計及び動作設計が可能である。
【００６０】
［第２実施形態］  
第１実施形態では上下の配線２０，２８の材料としてｎ＋ポリシリコンを用いたが、他の導電性材料（例えば、金属または半導体）を用いてもよい。特に、配線２０，２８の材料として金属が用いられることは低抵抗化の観点から望ましい。この場合、金属の仕事関数はシリコンの電子親和力よりも大きいため、配線からの電子のエネルギー位置が変化する。第２実施形態では、上下の配線が金属で形成された例を説明する。
【００６１】
図１０は、第２実施形態のメモリ装置の断面構造とエネルギー構造を示す図である。
【００６２】
上下の配線３０，３８は金属材料で形成されている。配線３０，３８に用いる金属材料としては、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＴａＮ（窒化タンタル）、ＷＳｉ（タングステンシリサイド）、ＣｏＳｉ（コバルトシリサイド）、及びＮｉＳｉ（ニッケルシリサイド）等を挙げることができる。
【００６３】
第２実施形態のメモリ装置は、以下の工程を除き第１実施形態と同様に形成すればよい。第１実施形態では、ポリシリコン配線２０の表面を熱酸化することで、シリコン酸化膜２１を形成したが、配線材料がシリコンでない第２実施形態では、ＡＬＤ（atomic layer deposition）等のＣＶＤによりシリコン酸化膜２１を形成する。
【００６４】
さらに、第１実施形態では、窒素雰囲気中の加熱工程を用いてシリコンの微結晶層２２，２４，２６を形成したが、配線３０の配線材料である金属の融点が低く、系全体の高温加熱が困難なこともありうる第２実施形態では、低温長時間加熱でシリコン微結晶の粒径を制御する方法や、レーザーアニールによる局所加熱でシリコン微結晶の粒径を制御するなどの方法を用いる。これにより、配線を形成する金属の融点が低い場合でも、配線への影響を抑えることができる。
【００６５】
図１０（ａ）に示すように、第２実施形態では、Ｓｉの電子親和力と金属の仕事関数の差Δεを考慮する必要がある。ここで、図１０（ｂ）に示すように、ΔＥeff＝ΔＥ＋Δε、ΔＥ１eff＝ΔＥ１＋Δε、ΔＥ２eff＝ΔＥ２＋Δεとする。これは、図５においてΔＥ→ΔＥeff、ΔＥ１→ΔＥ１eff、ΔＥ２→ΔＥ２eff、と置き換えたものと同様である。すなわち、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、第１実施形態と同じ議論により同等な効果が得られることがわかる。
【００６６】
従って、第２実施形態でも図６〜図９で説明したように、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜（トンネル絶縁膜）のトンネル抵抗値と、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁の高さとから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶（シリコン微粒子）の粒径という構造設計によってメモリ特性の設計が可能である。
【００６７】
［第３実施形態］  
第１実施形態では、書き込み時の貫通電流を抑止するために、“ΔＥ＞３×ΔＥ２”の関係を満たすことが望ましい。よって、エネルギー障壁ΔＥ２がΔＥよりもかなり低くなければならないため、図１１に示すように、下側の配線２０と情報電荷の蓄積部である微結晶層２４との間のリークが十分抑制できず、記憶保持が不十分である場合がある。解決策として、“ΔＥ＞３×ΔＥ２”を満たしながらΔＥ２を大きくすることがあげられるが、この場合ΔＥを著しく大きくする必要があり、微結晶層２６が含む微粒子に対して難度の高い極微小な粒径制御が要求される。そこで、第３実施形態では、書き込み時の貫通電流を抑制する条件、“ΔＥ＞３×ΔＥ２”を緩和する構造を提案する。
【００６８】
図１２は、第３実施形態のメモリ装置の構造を示す断面図である。
【００６９】
図示するように、メモリ装置は、第１実施形態が有するシリコン酸化膜２１、微結晶層２２、…、シリコン酸化膜２７の構造（メモリ基本構造部）に、補助構造部が追加された構造を有する。
【００７０】
補助構造部は、配線２０とシリコン酸化膜２１との間に配置され、シリコン酸化膜３１、微結晶層３２、シリコン酸化膜３３、及び微結晶層３４を備える。詳述すると、下側の配線２０とシリコン酸化膜２１との間に、微結晶層２２中の微粒子よりも粒径が大きい微粒子を有する微結晶層３２，３４が形成されている。微結晶層３２，３４中の微粒子は、例えばシリコンから成る。微結晶層３２，３４中の微粒子の粒径は、配線２０に近い側が大きい、すなわち配線２０に近い微結晶層３２の粒径は微結晶層３４の粒径より大きい。さらに、配線２０と微結晶層３２との間にはシリコン酸化膜３１が形成され、微結晶層３２と微結晶層３４との間にはシリコン酸化膜３３が形成されている。シリコン酸化膜３１，３３は、例えばシリコン酸化膜２１，２３，２５，２７と同じ１ｎｍ程度の厚さで形成されている。
【００７１】
ここでは、補助構造部に２層の微結晶層３２，３４を形成する例を示したが、微結晶層は１層以上形成すればよい。さらに、微結晶層が複数層の場合、それらの粒径は配線２０に近い側に配置された微結晶層ほど大きくなるようにする。
【００７２】
以下に、図１２に示す第３実施形態が書き込み時の貫通電流を抑止する条件、“ΔＥ＞３×ΔＥ２”を緩和する理由を説明する。
【００７３】
図１３は、第３実施形態のメモリ装置におけるエネルギー構造を示す図である。
【００７４】
図示するように、補助構造部により、下側の配線２０と微結晶層（電荷蓄積層）２４との間にエネルギー障壁が階段状に並んでいることがわかる。
【００７５】
図１４に、第３実施形態における書き込み時のエネルギー構造を示す。
【００７６】
高速書き込みはエネルギー障壁ΔＥ２が書き込みトンネル中に無くなることで可能になるので、シリコン酸化膜３１，３３，２１の３層でΔＥ２の電位差が最低でもかかる必要がある。このとき、配線２０と上側の微結晶層２６との間には、シリコン酸化膜３１，３３，２１，２３，２５の５層分の電位差がかかる。シリコン酸化膜３１，３３，２１の３層で電位差ΔＥ２がかかるとき、５層のシリコン酸化膜分の電位差は（５／３）×ΔＥ２なので、書き込み時の貫通電流の抑止条件は、“ΔＥ＞（５／３）×ΔＥ２”となる。これは、第１実施形態における“ΔＥ＞３×ΔＥ２”よりも、同じΔＥに対し、より高いΔＥ２が可能になることを示す。これにより、第３実施形態は記憶保持時間の確保に有利である。
【００７７】
第３実施形態では、シリコン酸化膜３１，３３，２１，２３，２５の５層を全て同じ膜厚としたが、一般には、それぞれの膜厚をＴ３１，Ｔ３３，Ｔ２１，Ｔ２３，Ｔ２５として、“ΔＥ＞［（Ｔ３１＋Ｔ３３＋Ｔ２１＋Ｔ２３＋Ｔ２５）／（Ｔ３１＋Ｔ３３＋Ｔ２１）］×ΔＥ２”が書き込み時の貫通電流の抑止条件である。
【００７８】
微結晶層２６中の微粒子の直径をｄとし、微結晶層２２中の微粒子の直径をｄ２としたとき、微粒子が小さいほど、ｄ−２に比例する量子閉じ込め効果が顕著になるため、“ｄ２＞［（Ｔ３１＋Ｔ３３＋Ｔ２１＋Ｔ２３＋Ｔ２５）／（Ｔ３１＋Ｔ３３＋Ｔ２１）］１／２ｄ”であることが望ましい条件である。シリコン酸化膜が第３実施形態のように、５層とも同じ厚さのときは、“ｄ２＞（５／３）１／２ｄ”が望ましい条件である。
【００７９】
さらに、望ましい条件として、ｄ−１に比例するクーロンブロッケイドエネルギーに対する、“ｄ２＞［（Ｔ３１＋Ｔ３３＋Ｔ２１＋Ｔ２３＋Ｔ２５）／（Ｔ３１＋Ｔ３３＋Ｔ２１）］ｄ”も満たしていれば、さらに確実に、書き込み時に配線２０，２８間の貫通電流を遮ることが期待できる。
【００８０】
次に、第３実施形態のメモリ装置における消去について説明する。
【００８１】
図１５は、第３実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【００８２】
情報電荷の消去では、第１実施形態と同様に、下側の配線２０に適度なプラス電圧をかければ良い。微結晶層２４にある情報電荷が、微結晶層２２のエネルギー障壁ΔＥ２に遮られずに、下側の配線２０に抜けることで消去可能である。シリコン酸化膜２３に、ΔＥ２−ΔＥ１以上の電位差が掛かるように、配線２０，２８間に消去電圧をかければ良い。
【００８３】
下側の配線２０にプラス電圧をかける場合は、上側の配線２８の近くに最も高いエネルギー障壁ΔＥがあるため、配線２０，２８間の貫通電流は遮られる。第３実施形態のメモリ装置は、第１実施形態と同様に、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【００８４】
次に、第３実施形態のメモリ装置における読み出しについて説明する。
【００８５】
図１６は、第３実施形態において読み出し電圧を配線２８にかけたときのエネルギー構造を示す図である。
【００８６】
情報の読み出しは、第１実施形態と同様に、下側の配線２０から上側の配線２８への貫通電流の違いを読むことで可能である。
【００８７】
図１６（ａ）に示すように、微結晶層２４に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線２０から上側の配線２８に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層２４は十分薄く、弾道電子がエネルギー緩和する前に微結晶層２４を通り抜けることが望ましい。シリコン膜厚が５ｎｍ以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層２４のシリコン膜厚（シリコン微粒子の粒径）は５ｎｍ以下であることが望ましい。
【００８８】
また、シリコン酸化膜２５，２７は膜厚が１ｎｍ程度と薄いことと、下側の配線２０からの弾道電子から見てシリコン酸化膜２５，２７のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【００８９】
一方、図１６（ｂ）に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層２４に情報電荷がある書き込み状態では、情報電荷により微結晶層２４の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減（遮るエネルギー障壁が６０ｍｅＶで１桁低減）するので、書き込み状態及び消去状態に対応する読み出し電流のオン／オフ比を効率よく大きくできる。
【００９０】
第３実施形態では、補助構造部内の微結晶層を２層としたが、１層でも、また３層以上でも適切にエネルギー障壁を階段状に設計すれば、書き込み時の貫通電流を抑止する条件を緩和する効果がある。
【００９１】
また、第３実施形態でも、配線材料をｎ＋ポリシリコン以外の金属とした場合、第２実施形態で説明したように、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Ｓｉの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。
【００９２】
以下に、第１〜第３実施形態のメモリ装置における有効なメモリセルの面積について説明する。
【００９３】
本実施形態のメモリ装置は、図１７（ａ）及び図１７（ｂ）に示すように、各微結晶層２２，２４，２６，３２，３４に最低１個のシリコン微結晶があればメモリ動作が可能である。従って、メモリ装置（メモリセル）は数ｎｍのセルサイズまではスケーリング可能と考えられる。
【００９４】
［第４実施形態］  
前記第１〜第３実施形態では、情報電荷を蓄積する層にシリコンの微結晶層２４を用いたが、情報電荷が蓄積可能なもので、かつ消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされなければ、他の材料を用いてもよい。この場合でも、第１〜第３実施形態で説明したのと同様な効果を有する。以下の第４〜第６実施形態に、第１実施形態におけるシリコンの微結晶層２４に換えて、電荷蓄積層として他の材料を用いた例を説明する。
【００９５】
図１８は、第４実施形態のメモリ装置の構造を示す断面図である。
【００９６】
第４実施形態では、図１８に示すように、電荷蓄積層として、第１実施形態における微結晶層２４に換えて厚さ５ｎｍ以下のシリコン電極層４４を用いている。消去状態の読み出し時に弾道電子がエネルギー緩和しないためには、シリコン電極層４４の厚さは５ｎｍ以下が望ましい。シリコン電極層４４は、ノンドープあるいはｎ型、ｐ型のいずれでも情報電荷を蓄積することができる。
【００９７】
第４実施形態のメモリ装置を製造するには、例えば、第１実施形態よりも蓄積部に当たるアモルファスシリコン膜を厚く形成し、シリコン微結晶を形成するための加熱工程を、例えば加熱温度を高くし、長い時間加熱するなどの条件で行えばよい。これにより、シリコン膜厚の厚いものほど横方向の結晶成長が起こりやすいため、微結晶層２２，２６は膜厚程度の粒径のシリコン微結晶であることを維持しながら、シリコン電極層４４のみ横方向にシリコンが結晶成長したポリシリコン電極または単結晶シリコン電極とすることができる。
【００９８】
第４実施形態の利点としては、第１実施形態における微結晶層２４のように、量子閉じ込め効果による高いエネルギー準位に情報電荷が蓄積されることがないため、情報電荷量をより多く蓄積できる。その他の構成及び効果は前記第１実施形態と同様である。
【００９９】
［第５実施形態］  
図１９は、第５実施形態のメモリ装置の構造を示す断面図である。
【０１００】
第５実施形態では、図１９に示すように、第１実施形態における微結晶層２４に換えて厚さ３ｎｍ程度のシリコン窒化膜５４を用いている。シリコン窒化膜５４中には多くのトラップ準位が含まれるので、情報電荷が蓄積可能である。
【０１０１】
また、ＭＯＮＯＳ構造の書き込み実験などから、シリコン窒化膜は厚さ３ｎｍ以下になるとトラップされずに通り抜ける電子が増え始めることが知られている。このため、消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、シリコン窒化膜の厚さは３ｎｍ以下であることが望ましい。
【０１０２】
第５実施形態のメモリ装置の製造方法は、以下の工程を除いて第１実施形態と同様である。シリコン窒化膜５４は、ＣＶＤによりシリコン酸化膜２３上に形成する。さらに、シリコン酸化膜２５は、例えば強めの酸化条件を用いればシリコン窒化膜５４の表面に形成することができる。
【０１０３】
第５実施形態の利点は、トラップによる局所的な電荷保持により、トンネル絶縁膜の構造欠陥箇所に対して記憶保持の耐性を向上できるという点が挙げられる。その他の構成及び効果は前記第１実施形態と同様である。
【０１０４】
［第６実施形態］  
図２０は、第６実施形態のメモリ装置の構造を示す断面図である。
【０１０５】
第６実施形態では、図２０に示すように、第１実施形態における微結晶層２４に換えて厚さ３ｎｍ程度の金属電極６４を用いている。金属電極６４は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属電極６４の膜厚は薄くする必要がある。金属電極６４中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である５ｎｍ以下は必要と考えられる。状態密度が高い分、薄くしても蓄積機能は維持できるので、数ｎｍ以下が望ましい。
【０１０６】
第６実施形態のメモリ装置の製造方法は、以下の工程を除いて第１実施形態と同様である。シリコン酸化膜２５は、熱酸化では形成できないため、例えばＡＬＤ等のＣＶＤによって形成する。
【０１０７】
第６実施形態では、電荷蓄積層としての金属電極６４のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。
【０１０８】
また、消去時には、シリコン酸化膜２３に、微結晶層２２のエネルギー障壁ΔＥ２が金属電極（電荷蓄積層）６４のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線２０にプラス電圧をかける必要がある。配線２０，２８間にかける消去電圧は、金属電極６４のエネルギー準位が低い分大きくなると予想される。その他の構成及び効果は前記第１実施形態と同様である。
【０１０９】
［第７実施形態］  
図２１は、第７実施形態のメモリ装置の構造を示す断面図である。
【０１１０】
第７実施形態では、図２１に示すように、第１実施形態における微結晶層２４に換えて粒径３ｎｍ程度の金属量子ドット層７４を用いている。金属量子ドット層７４は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属量子ドット層７４の粒径を小さくする必要がある。金属量子ドット層７４中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である５ｎｍ以下は必要と考えられる。状態密度が高い分、小さくしても蓄積機能は維持できるので、粒径は数ｎｍ以下が望ましい。
【０１１１】
第７実施形態のメモリ装置の製造方法は、第６実施形態と同様であり、シリコン酸化膜２５は、例えばＡＬＤ等のＣＶＤによって形成すればよい。
【０１１２】
第７実施形態では、電荷蓄積層としての金属量子ドット層７４のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。情報電荷が横方向へ伝導しにくいように、ドット層７４をアイランド化しているため、トンネル絶縁膜の構造欠陥箇所に対する記憶保持耐性は第６実施形態より改善できる。
【０１１３】
また、消去時には、シリコン酸化膜２３に、微結晶層２２のエネルギー障壁ΔＥ２が金属量子ドット層７４のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線２０にプラス電圧をかける必要がある。配線２０，２８間にかける消去電圧は、金属量子ドット層７４のエネルギー準位が低い分大きくなると予想される反面、ドット層７４中の金属微粒子のクーロンブロッケイドエネルギーの分だけ高くなるので、第６実施形態よりは消去電圧は小さいと予想できる。
【０１１４】
また、前述した第４〜第７の実施形態においても第２実施形態と同様に、配線材料が金属である場合であっても、微結晶層２２，２６のシリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Ｓｉの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。また、第４〜第７実施形態においても第３実施形態と同様に、補助構造部を追加することにより、書き込み時における貫通電流の抑止条件を緩和できることは同様である。
【０１１５】
前述した第１〜第５実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンＬＳＩプロセスと整合性が高い。また、原理的にＳｉナノ微粒子１個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第１〜第５実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子（微結晶）の設計によりメモリ特性の設計及び動作設計が可能である。
【０１１６】
以下に、前述した実施形態が効果を発現するための、いくつかの望ましい条件を説明する。
【０１１７】
まず、各実施形態ではシリコンの微結晶層２２，２６を用いているが、他材料の導電性微粒子層を用いた場合でも、閉じ込め効果によるエネルギーバリアが形成され、粒径を小さくすることにより大きなエネルギーバリアが形成されるため、同様の効果を得ることができる。導電性微粒子材料がシリコンのような半導体の場合、量子閉じ込め効果とクーロンブロッケイド効果によりエネルギーバリアが形成される。材料が金属の場合、状態密度が高いことに起因して、クーロンブロッケイド効果のみでエネルギーバリアが形成される。
【０１１８】
本実施形態では、トンネル絶縁膜中の例えばＳｉナノ微結晶のような導電性ナノ微小粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネルを用いている。すなわち、導電性ナノ微粒子内のエネルギー障壁ΔＥのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにエネルギー障壁ΔＥがキャリアの行き来を遮る場合は、エネルギー的にエネルギー障壁ΔＥを超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性ナノ微粒子におけるエネルギーレベルΔＥが熱揺らぎｋＢＴ（ｋＢはボルツマン定数、Ｔは絶対温度で、室温ではｋＢＴは２６ｍｅＶ程度）よりも大きいことにより有効に効果が発現可能となる。
【０１１９】
エネルギー障壁ΔＥは、導電性ナノ微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。エネルギー障壁ΔＥの主要因の一つ、クーロンブロッケイドエネルギーは、導電性ナノ微粒子が球形もしくは球に近い形状であれば、粒径（直径）をｄとすると、ほぼｑ／（２πεｄ）で与えられる。ここで、ｑは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性ナノ微粒子の大きさｄの望ましい範囲を見積もることができる。
【０１２０】
本実施形態で用いられる導電性微粒子の粒径ｄは、ｑ／（２πεｄ）＞ｋＢＴ、つまりｄ＜ｄmax＝ｑ／（２πεｋＢＴ）を満たすことが望ましい。典型的なトンネル絶縁膜がシリコン酸化膜の場合、ｄmax＝３０ｎｍである。
【０１２１】
トンネル絶縁膜（シリコン酸化膜）の膜厚については概ねできるだけ薄いことが望ましい。シリコン微結晶の粒径の微小化によるエネルギー障壁増加により記憶保持機能を改善可能であるため、トンネル絶縁膜の膜厚が薄い方が、高速書き込み及び消去をより維持できるためである。トンネル絶縁膜の膜厚がトンネル絶縁膜自身の抵抗が低い２ｎｍ以下であれば、より効果が期待できる。トンネル絶縁膜の膜厚が１．５ｎｍ以下であれば、よりシリコン酸化膜自身が低抵抗となりさらに望ましい。下限としては原子間距離である０．３ｎｍ、さらには大気中の自然酸化膜の厚さ０．７ｎｍを挙げることができる。また、前述した実施形態では、トンネル絶縁膜材料として全てシリコン酸化膜を用いているが、他の絶縁体でも本実施形態の実現は可能である。
【０１２２】
第１〜第３実施形態におけるシリコン微結晶層２４では、電荷が蓄積できれば良い。ただし、シリコン微結晶層２４の粒径（直径）をｄ１とすると、消去状態における読み出し時に弾道電子がエネルギー緩和しないことが望ましいことから、シリコン微結晶層２４の厚さは５ｎｍ以下であることが望ましい。すなわち、ｄ１≦５ｎｍとして粒径の上限が規定できる。
【０１２３】
このときのクーロンブロッケイドエネルギーをΔＥ１のより望ましい下限とすることができる。“ΔＥ１＞ｑ／（２πε×５ｎｍ）”、ここでεはトンネル酸化膜の誘電率である。エネルギー障壁ΔＥ１の望ましい上限としては、情報電荷の保持の観点からΔＥ１はΔＥ２よりも小さいことが必要である。物理的に有意なエネルギー差を持って小さくなければならないので、最低熱揺らぎ分の差よりも隔たって小さいこと、すなわちエネルギー障壁ΔＥ１は、“ΔＥ１＜ΔＥ２−ｋＢＴ”が望ましい上限となる。
【０１２４】
エネルギー障壁ΔＥ２の望ましい下限はこれと同様に与えられる。各実施形態の電荷蓄積層の情報電子のエネルギーに対し、最低熱揺らぎのエネルギー分よりも大きな差を持って高いことがΔＥ２の上限である。第１〜第３実施形態では“ΔＥ２＞ΔＥ１＋ｋＢＴ”、第４実施形態では“ΔＥ２＞ｋＢＴ”、第６実施形態では電荷蓄積層の金属とＳｉの電子親和力の差をΔε２として“ΔＥ２＞ｋＢＴ−Δε２”、第７実施形態では電荷蓄積層の金属微粒子の大きさ（直径）をｄ１とし、トンネル絶縁膜の誘電率をεとすると、電荷蓄積層の金属微粒子のクーロンブロッケイドエネルギーが、ｑ／（２πεｄ１）で与えられるので、“ΔＥ２＞ｋＢＴ−Δε２＋ｑ／（２πεｄ１）”となる。
【０１２５】
エネルギー障壁ΔＥ２の望ましい上限は、記憶保持の観点から高いほど良いが、書き込み時の配線間の貫通電流抑止の条件から上限が決まる。第１，２及び第４〜７実施形態においては、“ΔＥ＞［（Ｔ２１＋Ｔ２３＋Ｔ２５）／Ｔ２１］ΔＥ２”、第３実施形態では“ΔＥ＞［（Ｔ３１＋Ｔ３３＋Ｔ２１＋Ｔ２３＋Ｔ２５）／（Ｔ３１＋Ｔ３３＋Ｔ２１）］ΔＥ２”が望ましい上限である。第３実施形態は補助構造部として２層のシリコン層を追加しているためこのかぎりではない。
【０１２６】
一般的には、“ΔＥ＞[(下側配線から最上層Ｓｉ微結晶層２６までのトンネル酸化膜厚の和)／(下側配線から電荷蓄積層までのトンネル酸化膜厚の和)]ΔＥ２”、が望ましいΔＥ２の上限である。物理的に有意な差があることがより望ましいので、“ΔＥ＞[(下側配線から最上層Ｓｉ微結晶層２６までのトンネル酸化膜厚の和)／(下側配線から電荷蓄積層までの実効トンネル酸化膜厚の和)]ΔＥ２＋ｋＢＴ”、がより望ましい上限である。
【０１２７】
上記エネルギー障壁ΔＥ２の望ましい上限は、そのままエネルギー障壁ΔＥの望ましい下限である。ΔＥの望ましい上限は、記憶保持の観点、及び逆バイアス（下側配線にプラス電圧印加）時に電流が流れないように整流性を良くする観点からも高ければ高いほど良い。理論的上限としては少なくともシリコン微結晶の粒径下限として原子サイズがあるので、エネルギー障壁ΔＥの有限値上限があることは間違いない。現実的には、極小微粒子径のプロセス技術的な制御限界で決まることもありうる。
【０１２８】
エネルギー障壁ΔＥ，ΔＥ１，ΔＥ２について望ましい範囲を述べたが、第２実施形態で説明したように、配線材料である金属の仕事関数とＳｉの電子親和力に差がある場合は、そのエネルギー差を考慮した実効的エネルギー障壁ΔＥeff，ΔＥ１eff，ΔＥ２effとすれば同様の議論が当てはまる。
【０１２９】
前述したエネルギー障壁ΔＥ，ΔＥ１，ΔＥ２や、粒径ｄ，ｄ１，ｄ２には、複数の導電性ナノ微粒子を有する場合、粒径にバラツキがあることによる分布がある。従って、導電性ナノ微粒子層に複数のナノ微粒子がある場合の効果の期待できる条件は、上記においてエネルギー障壁ΔＥ，ΔＥ１，ΔＥ２や、粒径ｄ，ｄ１，ｄ２を平均値としたものである。
【０１３０】
また、上記議論では、導電性ナノ微粒子の粒径をｄ，ｄ１，ｄ２として、球または球に近い形状をしたものの直径としているが、実際は厳密な球形に近いとは限らない。球形の場合は、直径ｄに対し自己容量がＣself＝πεｄとなる。よって、クーロンブロッケイドエネルギーは、ほぼｑ／（２Ｃself）＝ｑ／（２πεｄ）で与えられる。一方、導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Ｃselfに対し、ｄ＝Ｃself／（πε）により実効的な粒径ｄを特定することができる。
【０１３１】
また、前述した実施形態は、ａ−Ｓｉ薄膜を加熱してできる微結晶層を利用して作成するものであるが、他に、より高温でのＬＰＣＶＤで直接シリコン微結晶を形成する方法なども用いることができる。ただし、その場合、シリコン微結晶は離散的に分布し、必ずしも稠密に形成されないこともある。二重接合構造中のＳｉナノ微結晶層のＳｉ微結晶面密度が少なすぎると十分な効果が発現しない場合がある。
【０１３２】
通常、情報電子は１０年の記憶保持の間必ずしも１箇所に留まらずに、多少なりとも電荷蓄積層内を動き回る。Ｓi微結晶層２２の微粒子面密度が低いと、読み出し電流経路であるＳｉ微結晶層２２の各Ｓｉ微結晶付近に情報電子が偶然いないことが頻繁に起こり、書き込まれた情報電子の正確な読み出しができないことになる。Ｓｉの静電遮蔽長は１０ｎｍ程度なので、情報電荷蓄積層内の情報電子を読み出すには、Ｓｉ微結晶層２２におけるＳｉ微結晶面密度が２０ｎｍ四方に一個（２．５×１０１１ｃｍ−２）以上あれば、電荷蓄積層のほぼ全面において、静電遮蔽で隠されることなく情報電子の存在を読み出すことが期待できる。
【０１３３】
Ｓｉ微結晶層２６の面密度が低いと、Ｓｉ微結晶層２２の各Ｓｉ微結晶を通る読み出し電流経路上にＳｉ微結晶層２６のＳｉ微結晶が存在しないことが多くなり、弾道電子電流による読み出しが出来なくなる。Ｓｉ微結晶層２６のＳｉ微結晶の面密度が、Ｓｉ微結晶層２２における微結晶断面積の逆数以上であれば、Ｓｉ微結晶層２２の各Ｓｉ微結晶を通る読み出し電流経路上にＳｉ微結晶層２６のＳｉ微結晶が存在することが多くなり、弾道電子電流による読み出しが出来ることが期待できる。
【０１３４】
上記Ｓｉ微結晶層２２，２６のＳｉ微結晶面密度下限は、微結晶や電荷蓄積層を自己整合的に位置制御して形成できるような場合はこのかぎりではない。
【０１３５】
［第８実施形態］  
次に、第１〜第７実施形態のメモリ装置をメモリセルとして備えるクロスポイント型メモリについて説明する。
【０１３６】
図２２は、第８実施形態のクロスポイント型メモリの構成を示す回路図である。
【０１３７】
図示するように、ワード線ＷＬ０，ＷＬ１，ＷＬ２は、Ｘ方向に延伸し、Ｙ方向に所定間隔を空けて配列されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２は、Ｙ方向に延伸し、Ｘ方向に所定間隔を空けて配列されている。ワード線ＷＬ０，ＷＬ１，ＷＬ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差部には、メモリセルＭＣ(０−０)、ＭＣ(０−１)、…、ＭＣ(２−２)がそれぞれ配置されている。メモリセルには、前述した第１〜第７のメモリ装置が用いられている。
【０１３８】
本実施形態のクロスポイント型メモリでは、ワード線とビット線との交差部にメモリ装置（メモリセル）のみが配置された構成を有している。第１〜第７実施形態のメモリ装置は整流機能を有しているため、このような構成でも読み出し時に発生する回り込み電流を防止することができる。なお、もちろん、ワード線とビット線との交差部に、メモリ装置と、逆方向の電流を抑制するセレクタ（例えば、ダイオード）が配置された構成としてもよい。
【０１３９】
以上説明したように実施形態のメモリ装置は、微細化が可能であり、素子構造設計により電極または配線間の双方向の電流値、動作電圧値、及び記憶保持時間が制御及び設計可能な２端子のメモリ素子構造を有している。
【０１４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４１】
２０…配線（または電極）、２１…シリコン酸化膜、２２…微結晶層、２３…シリコン酸化膜、２４…微結晶層、２５…シリコン酸化膜、２６…微結晶層、２７…シリコン酸化膜、２８…配線（または電極）、３１…シリコン酸化膜、３２…微結晶層、３３…シリコン酸化膜、３４…微結晶層、４４…シリコン電極層、５４…シリコン窒化膜、６４…金属電極、７４…金属量子ドット層。
【図１】
2013077603.tif 000003
【図２】
2013077603.tif 000004
【図３】
2013077603.tif 000005
【図４】
2013077603.tif 000006
【図５】
2013077603.tif 000007
【図６】
2013077603.tif 000008
【図７】
2013077603.tif 000009
【図８】
2013077603.tif 000010
【図９】
2013077603.tif 000011
【図１０】
2013077603.tif 000012
【図１１】
2013077603.tif 000013
【図１２】
2013077603.tif 000014
【図１３】
2013077603.tif 000015
【図１４】
2013077603.tif 000016
【図１５】
2013077603.tif 000017
【図１６】
2013077603.tif 000018
【図１７】
2013077603.tif 000019
【図１８】
2013077603.tif 000020
【図１９】
2013077603.tif 000021
【図２０】
2013077603.tif 000022
【図２１】
2013077603.tif 000023
【図２２】
2013077603.tif 000024