(57)【要約】【課題】低消費電力化及び回路面積の削減をできる半導体装置を提供する。【解決手段】半導体装置は、スイッチ、保護素子、及び抵抗を有する。スイッチは、第１電源電圧を印加される第１電源端子と内部回路につながる配線との間に接続される。保護素子と抵抗は、配線と第１電源電圧より小さい第２電源電圧を印加される第２電源端子との間に直列接続される。保護素子は、第２電源端子から第１電源端子に向かう方向を順方向とするように配置される。スイッチは、保護素子と抵抗との間のノードの電圧に基づき、保護素子が逆方向電流を流したときに非導通状態とされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電圧を印加される第１電源端子と内部回路につながる配線との間に接続されたトランジスタと、
前記配線と前記第１電源電圧より小さい第２電源電圧を印加される第２電源端子との間に直列接続された保護素子と抵抗と、
前記保護素子と前記抵抗との間のノードの電圧と参照電圧を比較して、その比較結果に基づく電圧を前記トランジスタのゲートに印加する比較器とを備え、
前記保護素子は、前記第２電源端子から前記第１電源端子に向かう方向を順方向とするように配置され、
前記トランジスタは、前記ノードの電圧に基づき、前記保護素子が逆方向電流を流したときに非導通状態とされ、
前記保護素子は、前記第１電源電圧よりも低いホールド電圧を有し、
前記保護素子は、前記配線と前記抵抗との間に接続され、
前記抵抗は、前記保護素子と前記第２電源端子との間に接続される
ことを特徴とする半導体装置。
【請求項２】
第１電源電圧を印加される第１電源端子と内部回路につながる配線との間に接続されたスイッチと、
前記配線と前記第１電源電圧より小さい第２電源電圧を印加される第２電源端子との間に直列接続された保護素子と抵抗とを備え、
前記保護素子は、前記第２電源端子から前記第１電源端子に向かう方向を順方向とするように配置され、
前記スイッチは、前記保護素子と前記抵抗との間のノードの電圧に基づき、前記保護素子が逆方向電流を流したときに非導通状態とされる
ことを特徴とする半導体装置。
【請求項３】
前記保護素子子は、前記第１電源電圧よりも低いホールド電圧を有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記スイッチはトランジスタであり、
前記ノードの電圧と参照電圧を比較して、その比較結果に基づく電圧を前記トランジスタのゲートに印加する比較器を更に備える
ことを特徴とする請求項２又は請求項３記載の半導体装置。
【請求項５】
前記保護素子は、前記配線と前記抵抗との間に接続され、
前記抵抗は、前記保護素子と前記第２電源端子との間に接続される
ことを特徴とする請求項２乃至請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、内部回路をサージから保護するために電源端子と接地端子の間に保護回路が配置される。この保護回路は、サージが電源端子又は接地端子に印加された場合にのみ電流を流す。一方、保護回路はサージが印加されていない通常状態では電流を流さない状態とし、消費電力化を抑えることが望ましい。更に、保護回路はその回路面積を小さくすることが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６７０７２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、低消費電力化及び回路面積の削減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、スイッチ、保護素子、及び抵抗を有する。スイッチは、第１電源電圧を印加される第１電源端子と内部回路につながる配線との間に接続される。保護素子と抵抗は、配線と第１電源電圧より小さい第２電源電圧を印加される第２電源端子との間に直列接続される。保護素子は、例えばダイオードやダイオード接続されるトランジスタ素子から形成され、第２電源端子から第１電源端子に向かう方向を順方向とするように配置される。スイッチは、保護素子と抵抗との間のノードの電圧に基づき、保護素子が逆方向電流を流したときに非導通状態とされる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す回路図である。
【図２】第１の実施形態に係るＮＰＮバイポーラトランジスタ１２のＩ−Ｖ特性を示す図である。
【図３】第２の実施形態に係る半導体装置を示す回路図である。
【図４】第３の実施形態に係る半導体装置を示す回路図である。
【図５】第４の実施形態に係る半導体装置を示す回路図である。
【図６】第５の実施形態に係る半導体装置を示す回路図である。
【図７】第６の実施形態に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【０００７】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体装置の回路図である。半導体装置は、図１に示すように、保護回路１０及び内部回路２０を有する。保護回路１０は、電源端子（第１電源端子）３１と接地端子（第２電源端子）３２との間に接続される。保護回路１０は、電源端子３１又は接地端子３２にサージが印加された場合、配線ＳＬを介して高電圧が内部回路２０に印加されないように機能する。なお、電源端子３１には電源電圧Ｖｄｄが印加され、接地端子３２は接地電圧Ｖｓｓを印加される。
【０００８】
保護回路１０は、図１に示すように、ＮＭＯＳトランジスタ１１、保護素子としてのＮＰＮバイポーラトランジスタ１２、抵抗１３、参照電源１４、及び比較器１５を有する。ＮＭＯＳトランジスタ１１は、電源端子３１と配線ＳＬとの間に接続される。ＮＰＮバイポーラトランジスタ１２及び抵抗１３は、配線ＳＬと接地端子３２との間に直列接続される。ＮＰＮバイポーラトランジスタ１２は接地端子３２から電源端子３１（配線ＳＬ）に向かう方向を順方向とするダイオードとして機能する。ＮＰＮバイポーラトランジスタ１２のコレクタは配線ＳＬに接続され、ＮＰＮバイポーラトランジスタ１２のエミッタとベースはダイオード接続される。抵抗１３はＮＰＮバイポーラトランジスタ１２のエミッタと接地端子３２との間に接続される。
【０００９】
比較器１５の反転入力端子にはＮＰＮバイポーラトランジスタ１２と抵抗１３との間のノードＮが接続され、比較器１５の非反転入力端子には参照電源１４から参照電圧が印加される。参照電圧は、例えば保護素子としてのＮＰＮバイポーラトランジスタ１２のブレークダウン状態での許容電流値の上限と抵抗１３の抵抗値の積により決まる電圧に設定される。ここで、許容電流値の上限とは、継続的に流し続けるとＮＰＮバイポーラトランジスタ１２が破壊される可能性のある電流値である。比較器１５の出力端子はＮＭＯＳトランジスタ１１のゲートに接続される。したがって、ノードＮの電圧が参照電圧よりも低い場合に、比較器１５はＮＭＯＳトランジスタ１１を導通状態とする。一方、ノードＮの電圧が参照電圧よりも高い場合に、比較器１５はＮＭＯＳトランジスタ１１を非導通状態とする。すなわち、比較器１５は、ＮＰＮバイポーラトランジスタ１２が許容電流値を超えた電流を流す場合にのみ、その出力信号をロー状態にしてＮＭＯＳトランジスタ１１を非導通状態にする。
【００１０】
次に、図２を参照して、ＮＰＮバイポーラトランジスタ１２のＩ−Ｖ特性を説明する。ＮＰＮバイポーラトランジスタ１２は、図２に示すようなスナップバック特性を有する。すなわち、初期状態からコレクタの電圧が上昇し極大値の作動電圧Ｖｍに達するとアバランシェ降伏によりバイポーラトランジスタ１２は導通して逆方向電流を流す。この結果、コレクタの電圧は作動電圧Ｖｍから低下して極小値のホールド電圧Ｖｈｏｌｄに留まる。その後、コレクタの電流の増加とともに電圧は増加する。ここで、本実施の形態のＮＰＮバイポーラトランジスタ１２においてホールド電圧Ｖｈｏｌｄは、電源電圧Ｖｄｄよりも低い。したがって、コレクタの電圧が作動電圧Ｖｍに達した後に電源電圧Ｖｄｄに維持されていれば、ＮＰＮバイポーラトランジスタ１２は電流を流し続けるため消費電力は増大する。一方、本実施の形態のように電源電圧Ｖｄｄより小さいホールド電圧Ｖｈｏｌｄを持つＮＰＮバイポーラトランジスタ１２はそのサイズを小さくできる。しかし、長い時間、大電流を流し続けると、ＮＰＮバイポーラトランジスタ１２は破壊される可能性がある。そこで、本実施の形態では、後述するように、ＮＰＮバイポーラトランジスタ１２（Ｖｈｏｌｄ＜Ｖｄｄ）が逆方向電流を流した後に電源端子３１から配線ＳＬへの電源電圧Ｖｄｄの供給が一旦すぐに停止される。したがって、本実施の形態は、長い間大電流を流し続けることがなく、電源電圧Ｖｄｄよりも小さいホールド電圧Ｖｈｏｌｄを持つＮＰＮバイポーラトランジスタ１２を使用することができる。
【００１１】
次に、再び図１を参照して、本実施の形態に係る半導体装置の動作について説明する。電源端子３１に電源電圧Ｖｄｄを供給中に電源端子３１にサージが印加されない場合、ＮＰＮバイポーラトランジスタ１２のコレクタの電圧は作動電圧Ｖｍに達しない。したがって、ＮＰＮバイポーラトランジスタ１２に逆バイアス方向に電圧が印加されても、ＮＰＮバイポーラトランジスタ１２は降伏しない。よって、配線ＳＬからノードＮに電流は流れず、ノードＮの電圧は参照電圧と比較して低い。そのため、比較器１５によりＮＭＯＳトランジスタ１１は導通状態に保持され、電源端子３１から配線ＳＬを介して内部回路２０に電源電圧Ｖｄｄが供給される。
【００１２】
一方、電源端子３１に電源電圧Ｖｄｄを供給中に接地端子３２を基準として電源端子３１にプラスサージが印加される場合、プラスサージによって作動電圧Ｖｍ（Ｖｍ＞Ｖｄｄ）を超える電圧が印加されるためＮＰＮバイポーラトランジスタ１２はアバランシェ降伏により逆方向電流を流す。これにより、プラスサージはＮＰＮバイポーラトランジスタ１２を介して接地端子３２へと放電され、内部回路２０はサージから保護される。この際、プラスサージ及び抵抗１３によりノードＮの電圧は参照電圧よりも一時的に高くなるため、比較器１５によりＮＭＯＳトランジスタ１１は非導通状態となり、配線ＳＬへの電源電圧Ｖｄｄ及びプラスサージの供給は停止される。これにより、ＮＰＮバイポーラトランジスタ１２は初期状態に戻り、再び非導通状態となるため、ＮＰＮバイポーラトランジスタ１２による消費電力を抑制できる。また、ＮＰＮバイポーラトランジスタ１２には長い時間、大電流が流れないので、ＮＰＮバイポーラトランジスタ１２は破壊されない。なお、ＮＰＮバイポーラトランジスタ１２が非導通状態になれば、ノードＮの電圧は再び参照電圧よりも小さくなるので、ＮＭＯＳトランジスタ１１は導通状態に戻る。
【００１３】
［第２の実施の形態］
次に、図３を参照して、第２の実施の形態に係る半導体装置について説明する。図３は、第２の実施の形態に係る半導体装置の回路図である。第２の実施の形態に係る保護回路１０ａにおいては、ＮＰＮバイポーラトランジスタ１２、抵抗１３、及び比較器１５の接続関係のみが第１の実施の形態と異なる。第２の実施の形態のその他の構成は、第１の実施の形態と同様であるため、その説明は省略する。
【００１４】
図３に示すように、ＮＰＮバイポーラトランジスタ１２はノードＮと接地端子３２との間に接続される。抵抗１３はノードＮと配線ＳＬとの間に接続される。
【００１５】
比較器１５の非反転入力端子はノードＮに接続され、比較器１５の反転入力端子は参照電源１４から参照電圧を印加される。したがって、ノードＮの電圧が参照電圧より高い場合に、比較器１５はＮＭＯＳトランジスタ１１を導通状態とする。一方、ノードＮの電圧が参照電圧よりも低い場合に、比較器１５はＮＭＯＳトランジスタ１１を非導通状態とする。なお、本実施の形態においても第１の実施の形態と同様に、参照電圧は、例えば保護素子としてのＮＰＮバイポーラトランジスタ１２のブレークダウン状態での許容電流値の上限と抵抗１３の抵抗値の積により決まる電圧に設定される。そして、許容電流値の上限とは、継続的に流し続けるとＮＰＮバイポーラトランジスタ１２が破壊される可能性のある電流値とされる。これにより、比較器１５は、ＮＰＮバイポーラトランジスタ１２が許容電流値を超えた電流を流す場合にのみ、その出力信号をロー状態にしてＮＭＯＳトランジスタ１１を非導通状態にする。
【００１６】
以上の構成から、電源端子３１に電源電圧Ｖｄｄを供給中に電源端子３１にサージが印加されない場合、ＮＰＮバイポーラトランジスタ１２のコレクタの電圧は作動電圧Ｖｍに達しない。したがって、ＮＰＮバイポーラトランジスタ１２には逆バイアス方向に電圧が印加されても、ＮＰＮバイポーラトランジスタ１２は降伏しない。よって、ノードＮから接地端子３２に電流は流れず、抵抗１３及び配線ＳＬからの充電によってノードＮの電圧は参照電圧よりも高い。そのため比較器１５によりＮＭＯＳトランジスタ１１は導通状態に保持され、電源端子３１から配線ＳＬを介して内部回路２０に電源電圧Ｖｄｄが供給される。
【００１７】
一方、電源端子３１に電源電圧Ｖｄｄを供給中に接地端子３２を基準として電源端子３１にプラスサージが印加される場合、プラスサージによって作動電圧Ｖｍ（Ｖｍ＞Ｖｄｄ）を超える電圧が印加されるためＮＰＮバイポーラトランジスタ１２はアバランシェ降伏により導通して逆方向電流を流す。これにより、プラスサージはＮＰＮバイポーラトランジスタ１２を介して接地端子３２へと放電され、内部回路２０はサージから保護される。この際、ノードＮの電圧は放電に伴い参照電圧よりも低くなるため、比較器１５によりＮＭＯＳトランジスタ１１は非導通状態となり、配線ＳＬへの電源電圧Ｖｄｄ及びプラスサージの供給は停止される。したがって、ＮＰＮバイポーラトランジスタ１２は初期状態に戻り、再び非導通状態となるため、ＮＰＮバイポーラトランジスタ１２による消費電力は抑制できる。また、ＮＰＮバイポーラトランジスタ１２には長い時間、大電流が流れないので、ＮＰＮバイポーラトランジスタ１２は破壊されない。しかし、配線ＳＬへの電源電圧Ｖｄｄの供給が停止されたことからこの後もノードＮの電圧は低く保たれる。そこで、第２の実施の形態においては、内部回路２０に再び電源電圧Ｖｄｄを供給する場合、ノードＮの電圧を参照電圧よりも高くなるよう初期値に設定する復旧回路が別途必要となる。
【００１８】
［第３の実施の形態］
次に、図４を参照して、第３の実施の形態に係る半導体装置について説明する。図４は、第３の実施の形態に係る半導体装置の回路図である。第３の実施の形態に係る保護回路１０ｂは、図４に示すように、第１の実施の形態のＮＭＯＳトランジスタ１１の代わりにＰＭＯＳトランジスタ１１ａを有する。これに対応し、比較器１５の非反転入力端子はノードＮに接続され、比較器１５の反転入力端子は参照電圧を印加される。また、比較器１５の出力端子はＰＭＯＳトランジスタ１１ａのゲートに接続される。したがって、ノードＮの電圧が参照電圧よりも低い場合に、比較器１５はＰＭＯＳトランジスタ１１ａを導通状態とする。一方、ノードＮの電圧が参照電圧よりも高い場合に、比較器１５はＰＭＯＳトランジスタ１１ａを非導通状態とする。上記構成により、第３の実施の形態は第１の実施の形態と同様の効果を奏する。
【００１９】
［第４の実施の形態］
次に、図５を参照して、第４の実施の形態に係る半導体装置について説明する。図５は、第４の実施の形態に係る半導体装置の回路図である。第４の実施の形態に係る保護回路１０ｃは、図５に示すように、第３の実施の形態から参照電源１４及び比較器１５を省略した構成を有する。すなわち、第４の実施の形態においてノードＮは直接ＰＭＯＳトランジスタ１１ａのゲートに接続される。また、ＮＰＮバイポーラトランジスタ１２がアバランシェ降伏により導通した際にＰＭＯＳトランジスタ１１ａが非導通状態となるように、ＰＭＯＳトランジスタ１１ａの閾値は調整されている。上記構成により、第４の実施の形態は第１の実施の形態と同様の効果を奏する。
【００２０】
［第５の実施の形態］
次に、図６を参照して、第５の実施の形態に係る半導体装置について説明する。図６は、第５の実施の形態に係る半導体装置の回路図である。第５の実施の形態に係る保護回路１０ｄは、図６に示すように、第２の実施の形態から参照電源１４及び比較器１５を省略した構成を有する。すなわち、第５の実施の形態においてノードＮは直接ＮＭＯＳトランジスタ１１のゲートに接続される。また、ＮＰＮバイポーラトランジスタ１２がアバランシェ降伏により導通した際にＮＭＯＳトランジスタ１１が非導通状態となるように、ＮＭＯＳトランジスタ１１の閾値は調整されている。上記構成により、第５の実施の形態は第２の実施の形態と同様の効果を奏する。
【００２１】
［第６の実施の形態］
次に、図７を参照して、第６の実施の形態に係る半導体装置について説明する。図７は、第６の実施の形態に係る半導体装置の回路図である。第６の実施の形態に係る保護回路１０は、図７に示すように、第１の実施の形態と同様の構成を有する。但し、ＮＭＯＳトランジスタ１１のドレインは、ＮＭＯＳトランジスタ４１及び配線ＳＬ’を介して電源端子３１に接続される。そして、第６の実施の形態は、ＮＭＯＳトランジスタ４１のゲートに制御電圧を印加する電源制御回路４０を有する。これらの点で、第６の実施の形態は第１の実施の形態と異なる。
【００２２】
電源制御回路４０は、上記制御電圧によってＮＭＯＳトランジスタ４１を制御して配線ＳＬ’の電圧を降圧させた電圧を保護回路１０を介して配線ＳＬに供給し、配線ＳＬの電圧を一定に制御する。なお、ＮＭＯＳトランジスタ１１は、第１の実施の形態と同様に、ノードＮの電圧に応じて導通状態を制御される。上記構成であっても、第６の実施の形態は第１の実施の形態と同様の効果を奏する。
【００２３】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００２４】
例えば、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１１ａの代わりにＭＥＭＳ等のスイッチを設けてもよい。また、ＮＰＮバイポーラトランジスタ１２の代わりにＮＭＯＳトランジスタを設けてもよい。
【符号の説明】
【００２５】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ…保護回路、  １１、４１…ＮＭＯＳトランジスタ、  １１ａ…ＰＭＯＳトランジスタ、  １２…ＮＰＮバイポーラトランジスタ、  １３…抵抗、  １４…参照電源、  １５…比較器、  ２０…内部回路、  ３１…電源端子、  ３２…接地端子、  ４０…電源制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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