(57)【要約】【課題】バックライトユニットの白色光にばらつきが生じていても、液晶パネル上における白色のばらつきを抑えることができる電位生成回路を提供する。【解決手段】基準電位と入力電位ＶＤＤＡを分圧して得られた電位のうち、最も高い電位をＶ０とし、２番目に高い電位をＶ１とする。Ｂ（青色）の画素を最大輝度にするための電位として、電位Ｖ０を出力する。また、第１スイッチ５０は、電位Ｖ０およびその近傍の電位Ｖｎ１〜Ｖｎ４のうち、外部から指定された電位を選択する。Ｒ（赤色）の画素およびＧ（緑色）の画素を最大輝度にするための電位として、第１スイッチ５０で選択された電位を出力する。【選択図】図５
2013246264.tif 000002
【特許請求の範囲】
【請求項１】
赤色、緑色、青色の輝度値で画像を表す画像データに基づいて液晶パネルに画像を表示させる際に用いる電位を生成する電位生成回路であって、
基準電位と入力電位との間の電圧を分圧することによって、複数の所定電位を生成する分圧手段と、
前記複数の所定電位のうち、青色の画素の最大輝度に対応する電位を出力するとともに、前記電位および前記電位の近傍の電位の中から、外部から指定された電位を、赤色および緑色の画素の最大輝度に対応する電位として選択して出力する電位出力手段とを備える
ことを特徴とする電位生成回路。
【請求項２】
分圧手段が生成した複数の所定電位のうち、最も高い所定電位および最も低い所定電位は、青色の画素の最大輝度に対応する電位であり、
電位出力手段は、
前記複数の所定電位のうち、最も高い所定電位を出力するとともに、当該最も高い所定電位、および当該最も高い所定電位の近傍の電位の中から、外部から指定された電位を選択して出力し、前記複数の所定電位のうち、最も低い所定電位を出力するとともに、当該最も低い所定電位、および当該最も低い所定電位の近傍の電位の中から、外部から指定された電位を選択して出力する
請求項１に記載の電位生成回路。
【請求項３】
入力電位をＶＤＤＡとし、基準電位をＶＳＳとし、分圧手段が生成した複数の所定電位のうち最も高い電位をＶＨ１とし、２番目に高い電位をＶＨ２とし、最も低い電位をＶＬ１とし、２番目に低い電位をＶＬ２としたときに、
電位出力手段は、
ＶＤＤＡの入力部と、
ＶＨ１の入力部と、
ＶＨ２の入力部と、
ＶＬ２の入力部と、
ＶＬ１の入力部と、
ＶＳＳの入力部と、
ＶＤＤＡの入力部およびＶＨ１の入力部の間に直列に接続される第１の抵抗群と、
ＶＨ１の入力部およびＶＨ２の入力部の間に直列に接続される第２の抵抗群と、
電位が入力される複数の入力端子と、前記複数の入力端子のうちの１つを選択し、選択した入力端子に入力された電位を出力する出力端子とを有する第１の選択手段と、
前記第１の選択手段の出力端子およびＶＨ２の入力部の間に直列に接続される第３の抵抗群と、
ＶＳＳの入力部およびＶＬ１の入力部の間に直列に接続される第４の抵抗群と、
ＶＬ１の入力部およびＶＬ２の入力部の間に直列に接続される第５の抵抗群と、
電位が入力される複数の入力端子と、前記複数の入力端子のうちの１つを選択し、選択した入力端子に入力された電位を出力する出力端子とを有する第２の選択手段と、
前記第２の選択手段の出力端子およびＶＬ２の入力部の間に直列に接続される第６の抵抗群とを含み、
前記第１の選択手段の複数の入力端子の一部は、第１の抵抗群に属する抵抗間に接続され、前記複数の入力端子の１つは、ＶＨ１の入力部に接続され、前記複数の入力端子の残りは、第２の抵抗群に属する抵抗間に接続され、
前記第２の選択手段の複数の入力端子の一部は、第４の抵抗群に属する抵抗間に接続され、前記複数の入力端子の１つは、ＶＬ１の入力部に接続され、前記複数の入力端子の残りは、第５の抵抗群に属する抵抗間に接続される
請求項２に記載の電位生成回路。
【請求項４】
第１の選択手段および第２の選択手段は、選択する電位を別々に指定される請求項３に記載の電位生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネルに画像を表示させる際に用いる電位を生成する電位生成回路に関し、特に、バックライトユニットが設けられる液晶パネル用の電位生成回路に関する。
【背景技術】
【０００２】
光透過型液晶パネルでは、液晶パネルの背面にバックライトユニットが設けられ、液晶パネルの各画素における光の透過量を調節して画像を表示する。近年、複数の白色ＬＥＤ（Light Emitting Diode）が設けられたバックライトユニットが用いられるようになった。１つのバックライトユニットには、同一のロットから取り出された複数の白色ＬＥＤが配置される。なお、液晶パネルには、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）のカラーフィルタが設けられたＲ，Ｇ，Ｂの画素が並ぶ。
【０００３】
白色ＬＥＤが発する白色光には、ロットによってばらつきが生じる。従って、あるロットの白色ＬＥＤを有するバックライトユニットと、別のロットの白色ＬＥＤを有するバックライトユニットでは、白色光にばらつきが生じることがある。例えば、あるバックライトユニットの白色光は、青みがかっている場合などがある。このような白色光のばらつきは、色度図上では、色座標のばらつきとして表される。
【０００４】
図１０は、色度図上における白色の範囲の分類の例を表す。図１０では、白色の範囲を領域９１〜９６に分類した例を示している。バックライトユニットの白色光のばらつきを抑えるために、図１０に例示する各領域９１〜９６に対応付けて白色ＬＥＤのロットを分類し、特定の領域に対応するロットの白色ＬＥＤのみを用いてバックライトユニットを製造することが考えられる。例えば、白色ＬＥＤの製造者が各ロットを領域９１〜９６のいずれかに分類し、バックライトユニットの製造者が特定の領域に分類されたロットの白色ＬＥＤのみを購入し、バックライトユニットを製造することが考えられる。なお、白色ＬＥＤの色選別システムが特許文献１に記載されている。
【０００５】
また、Ｒ，Ｇ，Ｂの光を発する各ＬＥＤを使用し、Ｒ，Ｇ，Ｂ各色のＬＥＤの組み合わせにより、白色光を発するバックライトユニットを実現することができる。このようなバックライトユニットでは、Ｒ，Ｇ，Ｂ各色のＬＥＤ毎に電流量を調整することで、色度図における所望の座標の白色光を得ることができる。
【０００６】
特許文献２には、Ｒ，Ｇ，Ｂの各ＬＥＤの光の混色により白色光を発光する光源モジュールに、光の強さを計測する受光センサと、受光センサの計測結果に基づいてＬＥＤの色補正を行う色補正回路を設けた構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２０６１４４号公報
【特許文献２】特開２００７−２１４０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
白色ＬＥＤの各ロットを図１０に例示する領域に分類し、特定の領域に分類されたロットの白色ＬＥＤのみを用いてバックライトユニットを製造する場合には、特定の領域に対応するロットを選別しておく必要があり、選別されたロットの白色ＬＥＤを使用するため、バックライトユニットの製造コストが高くなる。例えば、特定の領域に対応するロットの白色ＬＥＤを購入する場合には、選別品を購入することになるので購入額が高くなり、その結果、バックライトユニットの製造コストが高くなる。また、色度図における特定の領域に対応するロットの白色ＬＥＤを用いたとしても、各ロットの白色光の色座標は、その領域内でばらつく。そのため、バックライトユニットの白色光の色座標も、その領域内でばらつく。
【０００９】
また、Ｒ，Ｇ，Ｂの各ＬＥＤを設けたバックライトユニットにおいて、Ｒ，Ｇ，Ｂ各色のＬＥＤ毎に電流量を調整する場合、複数種類のＬＥＤを用いるので、白色ＬＥＤのみを使用する場合に比べて、バックライトユニットの製造コストが高くなる。
【００１０】
そこで、本発明は、バックライトユニットの白色光にばらつきが生じていても、液晶パネル上における白色のばらつきを抑えることができる電位生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による電位生成回路は、赤色、緑色、青色の輝度値で画像を表す画像データに基づいて液晶パネルに画像を表示させる際に用いる電位を生成する電位生成回路であって、基準電位と入力電位との間の電圧を分圧することによって、複数の所定電位（例えば、Ｖ０〜Ｖ１７）を生成する分圧手段（例えば、第１の分圧部１５）と、複数の所定電位のうち、青色の画素の最大輝度に対応する電位を出力するとともに、その電位およびその電位の近傍の電位の中から、外部から指定された電位を、赤色および緑色の画素の最大輝度に対応する電位として選択して出力する電位出力手段（例えば、第２の分圧部１６）とを備えることを特徴とする。
【００１２】
分圧手段が生成した複数の所定電位のうち、最も高い所定電位（例えば、Ｖ０）および最も低い所定電位（例えば、Ｖ１７）は、青色の画素の最大輝度に対応する電位であり、電位出力手段が、複数の所定電位のうち、最も高い所定電位を出力するとともに、当該最も高い所定電位、および当該最も高い所定電位の近傍の電位（例えば、Ｖｎ１〜Ｖｎ４）の中から、外部から指定された電位を選択して出力し、複数の所定電位のうち、最も低い所定電位を出力するとともに、当該最も低い所定電位、および当該最も低い所定電位の近傍の電位（例えば、Ｖｎ５〜Ｖｎ８）の中から、外部から指定された電位を選択して出力する構成であってもよい。
【００１３】
入力電位をＶＤＤＡとし、基準電位をＶＳＳとし、分圧手段が生成した複数の所定電位のうち最も高い電位（例えば、Ｖ０）をＶＨ１とし、２番目に高い電位（例えば、Ｖ１）をＶＨ２とし、最も低い電位（例えば、Ｖ１７）をＶＬ１とし、２番目に低い電位（例えば、Ｖ１６）をＶＬ２としたときに、電位出力手段が、ＶＤＤＡの入力部（例えば、ＶＤＤＡの入力端子３１）と、ＶＨ１の入力部（例えば、Ｖ０の入力端子３２）と、ＶＨ２の入力部（例えば、Ｖ１の入力端子３３）と、ＶＬ２の入力部（例えば、Ｖ１６の入力端子６３）と、ＶＬ１の入力部（例えば、Ｖ１７の入力端子６２）と、ＶＳＳの入力部（例えば、ＶＳＳの入力端子６１）と、ＶＤＤＡの入力部およびＶＨ１の入力部の間に直列に接続される第１の抵抗群（例えば、抵抗４１ａ〜４１ｃ）と、ＶＨ１の入力部およびＶＨ２の入力部の間に直列に接続される第２の抵抗群（例えば、抵抗４２ａ〜４２ｎ）と、電位が入力される複数の入力端子（例えば、入力端子５２〜５６）と、その複数の入力端子のうちの１つを選択し、選択した入力端子に入力された電位を出力する出力端子（例えば、出力端子５１）とを有する第１の選択手段（例えば、第１スイッチ５０）と、第１の選択手段の出力端子およびＶＨ２の入力部の間に直列に接続される第３の抵抗群（例えば、抵抗４３ａ〜４３ｎ）と、ＶＳＳの入力部およびＶＬ１の入力部の間に直列に接続される第４の抵抗群（例えば、抵抗７１ａ〜７１ｃ）と、ＶＬ１の入力部およびＶＬ２の入力部の間に直列に接続される第５の抵抗群（例えば、抵抗７２ａ〜７２ｎ）と、電位が入力される複数の入力端子（例えば、抵抗８２〜８６）と、その複数の入力端子のうちの１つを選択し、選択した入力端子に入力された電位を出力する出力端子（例えば、抵抗８１）とを有する第２の選択手段（例えば、第２スイッチ８０）と、第２の選択手段の出力端子およびＶＬ２の入力部の間に直列に接続される第６の抵抗群（例えば、抵抗７３ａ〜７３ｎ）とを含み、第１の選択手段の複数の入力端子の一部（例えば、入力端子５２，５３）が、第１の抵抗群に属する抵抗間に接続され、その複数の入力端子の１つ（例えば、入力端子５４）が、ＶＨ１の入力部に接続され、その複数の入力端子の残り（例えば、入力端子５５，５６）が、第２の抵抗群に属する抵抗間に接続され、第２の選択手段の複数の入力端子の一部（例えば、入力端子８２，８３）が、第４の抵抗群に属する抵抗間に接続され、その複数の入力端子の１つ（例えば、入力端子８４）が、ＶＬ１の入力部に接続され、その複数の入力端子の残り（例えば、入力端子８５，８６）が、第５の抵抗群に属する抵抗間に接続される構成であってもよい。
【００１４】
第１の選択手段および第２の選択手段は、選択する電位を別々に指定されてもよい。
【発明の効果】
【００１５】
本発明によれば、バックライトユニットの白色光にばらつきが生じていても、液晶パネル上における白色のばらつきを抑えることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の電位生成回路が適用される液晶パネルおよびその駆動装置を示す模式図。
【図２】白色ＬＥＤが照射する白色光のばらつきの傾向を表す色度図。
【図３】電位生成回路の構成例を示す模式図。
【図４】Ｖ０〜Ｖ１７およびＶＣＯＭの高低関係を示す説明図。
【図５】第２の分圧部がＶ０およびその近傍の電位を選択する構成の例を示す説明図。
【図６】第２の分圧部がＶ１７およびその近傍の電位を選択する構成の例を示す説明図。
【図７】第２の分圧部がＶ２〜Ｖ１間の電圧を分圧し、分圧によって得た電圧を出力する構成の例を示す説明図。
【図８】本発明における各階調と液晶への印加電圧との関係を示す説明図。
【図９】本発明におけるガンマカーブの例を示す説明図。
【図１０】色度図上における白色の範囲の分類の例を表す説明図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面を参照して説明する。
図１は、本発明の電位生成回路が適用される液晶パネルおよびその駆動装置を示す模式図である。液晶パネル５の駆動装置は、ソースドライバ１とゲートドライバ３とを備え、本発明の電位生成回路１２は、ソースドライバ１に設けられる。電位生成回路１２を含むソースドライバ１、およびゲートドライバ３は、例えば、ＩＣ（Integrated Circuit）によって実現される。なお、後述するように、電位生成回路１２がソースドライバ１の外部に設けられていてもよい。
【００１８】
以下、液晶パネル５が、ＴＦＴ（Thin Film Transistor）液晶パネルである場合を例にして説明するが、ＴＦＴ液晶パネルに限定されない。液晶パネル５は、マトリクス状に配置された画素電極（図示略）と、各画素電極に対向するコモン電極（図示略）とを有し、各画素電極とコモン電極との間に液晶を挟持する。そして、液晶パネル５は、マトリクス状に配置された画素電極の列毎にソースライン２を備え、画素電極の行毎にゲートライン４を備える。個々の画素電極には、その画素電極と対になるＴＦＴ（図示略）が設けられる。そして、個々の画素電極は、ＴＦＴを介して、その画素電極が属する列のソースライン４に接続され、また、その画素電極が属する行のゲートライン５に接続される。
【００１９】
行方向に連続する３つの画素が１組となる。そして、１組をなす３つの画素のうち、１つの画素にはＲ（赤色）のカラーフィルタが設けられ、他の１つの画素にはＧ（緑色）のカラーフィルタが設けられ、残りの１つの画素にはＢ（青色）のカラーフィルタが設けられる。Ｒ，Ｇ，Ｂのカラーフィルタが設けられた画素を、それぞれ、Ｒの画素、Ｇの画素、Ｂの画素と記す。
【００２０】
また、以下の説明では、液晶パネル５がノーマリブラックである場合を例に説明する。すなわち、個々の画素において、液晶への印加電圧が大きいほど、画素の輝度が上昇する場合を例にして説明する。
【００２１】
ゲートドライバ３は、ゲートライン５を一本ずつ順に選択する。具体的には、ゲートドライバ３は、選択したゲートラインを予め定められたオン電位に設定し、その他のゲートラインを予め定められたオフ電位に設定する。オン電位に設定されたゲートラインに接続されたＴＦＴは、ソースラインと画素電極との間を導通状態にする。その結果、画素電極は、ソースラインと等しい電位に設定される。また、オフ電位に設定されたゲートラインに接続されたＴＦＴは、ソースラインと画素電極との間を非導通状態にする。
【００２２】
ソースドライバ１１は、電位生成回路１２の他にラッチ部１１を備える。ラッチ部１１は、１行分の各画素の画像データを、その行のゲートラインが選択される前に読み込み、保持する。１行分の各画素の画像データは、個々の画素の輝度値を表している。すなわち、画像データは、個々のＲの画素の輝度値、個々のＧの画素の輝度値、個々のＢの画素の輝度値を表している。輝度値は、階調値と称してもよい。
【００２３】
電位生成回路１２は、その行のゲートラインが選択されるときに、ラッチ部１１が保持する１行分の個々の画素の画像データに応じて、その個々の画素に対応するソースラインの電位を設定する。この結果、ゲートドライバ３に選択された行における個々の画素電極の電位は、その画素が属する列のソースラインに設定された電位と等しくなる。
【００２４】
また、液晶パネル５のコモン電極（図示略）は、予め定められた電位（以下、ＶＣＯＭと記す。）に保たれる。従って、コモン電極と選択行の各画素電極とに挟持された液晶に、画像データが示す輝度値に応じた電圧が印加される。選択行の各画素電極とソースラインとを接続させるＴＦＴは、次の行のゲートラインが選択されると、非導通状態となる。従って、選択行の各画素の液晶の印加電圧は、その行の選択期間が終了した後も保たれる。
【００２５】
上記のように、電位生成回路１２は、１行分の個々の画素の画像データに応じて各ソースラインの電位を設定する。このとき、電位生成回路１２は、最大輝度（換言すれば、最大階調）のＢの画素の画素電極を、最大輝度のＢの画素用に予め定められた電位（ここでは、ＶＢと記す。）に設定する。また、電位生成回路１２は、最大輝度のＲの画素および最大輝度のＧの画素をそれぞれ、最大輝度のＲの画素用、最大輝度のＧの画素用に定められた電位に設定する。最大輝度のＲの画素用の電位と、最大輝度のＧの画素用の電位は等しく、ここでは、ＶＲＧと記す。ＶＲＧは、ＶＢ、またはＶＢの近傍の電位である。ＶＲＧは、液晶パネル５の背面に設けられるバックライトユニット（図示略）の白色光に応じて選択される。このバックライトユニットは、複数の白色ＬＥＤを有し、その複数の白色ＬＥＤによって白色光を照射する。
【００２６】
また、画素電極の電位をコモン電極の電位ＶＣＯＭよりも高くすることを正極性駆動と記す。そして、画素電極の電位をコモン電極の電位ＶＣＯＭよりも低くすることを負極性駆動と記す。
【００２７】
図２は、白色ＬＥＤが照射する白色光のばらつきの傾向を表す色度図である。図１０と同じ領域には、図１０に示す符号と同一の符号を付している。白色ＬＥＤが照射する白色光の色度図における座標は、図２に示す矢印の方向に沿って分布する傾向がある。すなわち、赤色および緑色の中間色方向（図２に示すＡ側）から、青色方向（Ａ側とは逆のＢ側）にかけて、白色ＬＥＤの白色光がばらつく傾向がある。
【００２８】
使用するバックライトユニットの白色光の座標が図２に示すＡ側に寄っているほど、正極性におけるＶＲＧが正極性におけるＶＢより低くなり、バックライトユニットの白色光の座標が図２に示すＢ側に寄っているほど、正極性におけるＶＲＧが正極性におけるＶＢより高くなるようにして、予め電位生成回路１２に正極性時のＶＲＧの値を指定しておく。
【００２９】
同様に、使用するバックライトユニットの白色光の座標が図２に示すＡ側に寄っているほど、負極性におけるＶＲＧが負極性におけるＶＢより高くなり、バックライトユニットの白色光の座標が図２に示すＢ側に寄っているほど、負極性におけるＶＲＧが負極性におけるＶＢより低くなるようにして、予め電位生成回路１２に負極性時のＶＲＧの値を指定しておく。
【００３０】
上記のようにＶＲＧの値を定めておくことによって、バックライトユニットの白色光の座標がＡ側に寄っていても、Ｒの画素およびＧの画素の最大輝度を、Ｂの最大輝度よりも抑えることで、バックライトユニットに生じた白色光の偏りを打ち消すことができる。また、バックライトユニットの白色光の座標がＢ側に寄っていても（すなわち、青みがかっていても）、Ｒの画素およびＧの画素の最大輝度を、Ｂの最大輝度よりも高めることで、バックライトユニットに生じた白色光の偏りを打ち消すことができる。
【００３１】
図３は、電位生成回路１２の構成例を示す模式図である。電位生成回路１２は、第１の分圧部１５と、第２の分圧部１６と、セレクタ部１７とを備える。
【００３２】
第１の分圧部１５には、入力電位（ＶＤＤＡと記す。）が入力され、基準電位（ＶＳＳと記す。）と入力電位ＶＤＤＡとの間の電圧を分圧することによって、予め定められた所定の電位Ｖ０〜Ｖ１７を生成する。基準電位ＶＳＳおよび入力電位ＶＤＤＡは一定に保たれる。本実施形態では、基準電位ＶＳＳとして、接地電位（０Ｖ）を用いるものとする。第１の分圧部１５は、図１に示すように直列に接続された複数の抵抗２１を備える。そして、直列に接続された抵抗群の一端が基準電位ＶＳＳの入力端子に接続され、他端が入力電位ＶＤＤＡの入力端子に接続される。第１の分圧部１５は、電位ＶＤＤＡ，ＶＳＳとともに、抵抗２１同士の接続部に生じる電位Ｖ０〜Ｖ１７を第２の分圧部１６に出力する。各抵抗２１の抵抗値は、所望の電位Ｖ０〜Ｖ１７が得られるように定められる。
【００３３】
図４は、Ｖ０〜Ｖ１７およびＶＣＯＭの高低関係を示す説明図である。これらの電位の高低関係は、Ｖ０＞Ｖ１＞Ｖ２＞・・・＞Ｖ６＞Ｖ７＞Ｖ８＞ＶＣＯＭ＞Ｖ９＞Ｖ１０＞Ｖ１１＞・・・＞Ｖ１５＞Ｖ１６＞Ｖ１７となる。従って、Ｖ０は、第１の分圧部１５が生成する電位Ｖ０〜Ｖ１７のうち最も高い電位である。Ｖ１は、Ｖ０〜Ｖ１７のうちで２番目に高い電位である。また、Ｖ１７は、Ｖ０〜Ｖ１７のうち最も低い電位である。Ｖ１６は、Ｖ０〜Ｖ１７のうちで２番目に低い電位である。
【００３４】
Ｖ０〜Ｖ８は正極性駆動に用いられる電位である。Ｖ９〜Ｖ１７は負極性駆動に用いられる電位である。ノーマリブラックの液晶パネルを駆動する場合、正極性駆動では、画素電極の設定電位が高いほど画素の輝度が大きくなり、画素電極の設定電位が低いほど画素の輝度が小さくなる。また、負極性駆動では、画素電極の設定電位が低いほど画素の輝度が大きくなり、画素電極の設定電位が高いほど画素の輝度が小さくなる。
【００３５】
第１の分圧部１５で生成された電位Ｖ０は、正極性におけるＶＢ（最大輝度のＢの画素用の電位）である。また、電位Ｖ１７は、負極性におけるＶＢである。
【００３６】
第２の分圧部１６は、第１の分圧部１５から入力された電位Ｖ０，Ｖ１７をセレクタ部１７に出力する。また、第２の分圧部１６は、電位Ｖ０，Ｖ１７だけでなく、第１の分圧部１５から入力された他の電位Ｖ１〜Ｖ１６もセレクタ部１７に出力する。
【００３７】
また、第２の分圧部１６は、ＶＤＤＡ，Ｖ０，Ｖ１を用いてＶ０の近傍の電位を生成する。そして、Ｖ０およびその近傍の電位のうち、外部から指定された電位をセレクタ部１７に出力する。この電位は、正極性におけるＶＲＧ（最大輝度のＲの画素用および最大輝度のＧの画素用の電位）である。
【００３８】
また、第２の分圧部１６は、ＶＳＳ，Ｖ１７，Ｖ１６を用いてＶ１７の近傍の電位を生成する。そして、Ｖ１７およびその近傍の電位のうち、外部から指定された電位をセレクタ部１７に出力する。この電位は、負極性におけるＶＲＧである。
【００３９】
さらに、第２の分圧部１６は、第１の分圧部１５が生成した各電位間の電圧を分圧し、その結果得られた電位をセレクタ部１７に出力する。例えば、Ｖ０〜Ｖ１間の電圧を分圧して得た電位、Ｖ１〜Ｖ２間の電圧を分圧して得た電位、・・・、Ｖ１６〜Ｖ１７間の電圧を分圧して得た電位を、セレクタ部１７に出力する。ただし、Ｖ８は正極性駆動時の最小輝度に対応する電位であり、Ｖ９は負極性駆動時の最小輝度に対応する電位である。第２の分圧部１６は、このＶ８〜Ｖ９間の電圧については分圧を行わなくてよい。第２の分圧部１６が分圧によって生成する電位の種類は、画像データが示す最大階調に応じて予め定めておけばよい。本実施形態において、最大輝度に対応する電位は、ＲおよびＧの画素と、Ｂの画素とで異なる場合があるが、最大輝度以外の輝度に対応する電位は、Ｒ，Ｇ，Ｂの各画素で共通である。
【００４０】
図５は、第２の分圧部１６がＶ０およびその近傍の電位を選択する構成の例を示す説明図である。
【００４１】
第２の分圧部１６は、ＶＤＤＡの入力端子３１を備える。また、第２の分圧部１６は、第１の分圧部１５が生成した各電位Ｖ０〜Ｖ１７の入力端子を備える。図５では、Ｖ０の入力端子３２およびＶ１の入力端子３３を図示している。
【００４２】
第２の分圧部１６は、第１スイッチ５０を備え、第１スイッチ５０は、電位が入力される複数の入力端子５２〜５６と、出力端子５１とを有する。出力端子５１は、複数の入力端子５２〜５６のうち、外部から指定された入力端子を選択し、その入力端子に入力された電位をセレクタ部１７に出力する。
【００４３】
第２の分圧部１６は、ＶＤＤＡの入力端子３１とＶ０の入力端子３２との間に、直列に接続された複数の抵抗４１ａ〜４１ｃを有する。本実施形態では、入力端子３１，３２間に３つの抵抗４１ａ〜４１ｃが設けられる場合を例にして説明する。
【００４４】
また、第２の分圧部１６は、Ｖ０の入力端子３２とＶ１の入力端子３３との間に、直列に接続された複数の抵抗４２ａ〜４２ｎを有する。
【００４５】
さらに、第２の分圧部１６は、第１スイッチ５０の出力端子５１とＶ１の入力端子３３との間に、直列に接続された複数の抵抗４３ａ〜４３ｎを有する。抵抗４３ａ〜４３ｎ全体の抵抗値は、例えば、抵抗４２ａ〜４２ｎ全体の抵抗値と等しい。また、抵抗４２ａ〜４２ｎの数と、抵抗４３ａ〜４３ｎの数は等しく、さらに、抵抗４２ａ〜４２ｎにおける各抵抗の抵抗比と、抵抗４３ａ〜４３ｎにおける各抵抗の抵抗比は等しい。
【００４６】
第１スイッチ５０の複数の入力端子５２〜５６のうちの一部（本実施形態では、入力端子５２，５３）は、抵抗４１ａ〜４１ｃ間に接続される。例えば、入力端子５３は、抵抗４１ａ〜４１ｃのうち、Ｖ０の入力端子３２に最も近い抵抗４１ｃおよび２番目に近い抵抗４１ｂの接続箇所に接続される。同様に、入力端子５２は、Ｖ０の入力端子３２に２番目に近い抵抗４１ｂおよび３番目に近い抵抗４１ａの接続箇所に接続される。
【００４７】
第１スイッチ５０の複数の入力端子５２〜５６のうちの１つの入力端子（本実施形態では、入力端子５４）は、Ｖ０の入力端子３２に接続される。
【００４８】
第１スイッチ５０の複数の入力端子５２〜５６のうち、上記の入力端子５２〜５４以外の入力端子５５，５６は、Ｖ０の入力端子３２とＶ１の入力端子３３との間に設けられた抵抗間に接続される。例えば、入力端子５５は、抵抗４２ａ〜４２ｎのうち、Ｖ０の入力端子３２に最も近い抵抗４２ａおよび２番目に近い抵抗４２ｂの接続箇所に接続される。同様に、入力端子５６は、Ｖ０の入力端子３２に２番目に近い抵抗４２ｂおよび３番目に近い抵抗４２ｃの接続箇所に接続される。
【００４９】
第１スイッチ５０の出力端子５１が入力端子５２を選択し、入力端子５２に接続された場合、抵抗４１ａの一端がＶＤＤＡの入力端子３１に接続され、抵抗４１ａの他端が、Ｖ０の入力端子３２に連なる直列の抵抗４１ｂ，４１ｃと、Ｖ１の入力端子３３に連なる直列の抵抗４３ａ〜４３ｎとに接続された状態となる。この状態では、抵抗４１ａにおける抵抗４１ｂ側の端部に、Ｖ０の近傍の電位であってＶ０よりも高い電位Ｖｎ１が生じる。従って、第１スイッチ５０には、入力端子５２からＶｎ１が入力され、出力端子５１がＶｎ１をセレクタ部１７に出力する。
【００５０】
第１スイッチ５０の出力端子５１が入力端子５３を選択し、入力端子５３に接続された場合、直列に接続された抵抗４１ａ，４２ｂの一端がＶＤＤＡの入力端子３１に接続され、他端が、Ｖ０の入力端子３２に連なる抵抗４１ｃと、Ｖ１の入力端子３３に連なる直列の抵抗４３ａ〜４３ｎとに接続された状態となる。この状態では、抵抗４１ｂにおける抵抗４１ｃ側の端部に、Ｖ０の近傍の電位であってＶ０よりも高い電位Ｖｎ２が生じる。従って、第１スイッチ５０には、入力端子５３からＶｎ２が入力され、出力端子５１がＶｎ２をセレクタ部１７に出力する。
【００５１】
また、第１スイッチ５０の出力端子５１が入力端子５４を選択し、入力端子５４に接続された場合、第１スイッチ５０には、入力端子５４からＶ０が入力され、出力端子５１がＶ０をセレクタ部１７に出力する。
【００５２】
また、第１スイッチ５０の出力端子５１が入力端子５５を選択し、入力端子５５に接続された場合、抵抗４２ｂ〜４２ｎと抵抗４３ａ〜４３ｎとが並列に接続され、さらに、抵抗４２ａが直列接続された状態となる。この状態でＶ０〜Ｖ１間の電圧が分圧される。この分圧により、抵抗４２ａにおける抵抗４２ｂ側の端部に、Ｖ０の近傍の電位であってＶ０よりも低い電位Ｖｎ３が生成される。従って、第１スイッチ５０には、入力端子５５からＶｎ３が入力され、出力端子５１がＶｎ３をセレクタ部１７に出力する。
【００５３】
第１スイッチ５０の出力端子５１が入力端子５６を選択し、入力端子５６に接続された場合、抵抗４２ｃ〜４２ｎと抵抗４３ａ〜４３ｎとが並列に接続され、さらに、抵抗４２ａ，４２ｂが直列接続された状態となる。この状態でＶ０〜Ｖ１間の電圧が分圧される。この分圧により、抵抗４２ｂにおける抵抗４２ｃ側の端部に、Ｖ０の近傍の電位であってＶ０よりも低い電位Ｖｎ４が生成される。従って、第１スイッチ５０には、入力端子５６からＶｎ４が入力され、出力端子５１がＶｎ４をセレクタ部１７に出力する。
【００５４】
なお、Ｖｎ４＜Ｖｎ３＜Ｖ０＜Ｖｎ２＜Ｖｎ１である。
【００５５】
上記の動作から分かるように、第１スイッチ５０の出力端子５１が、入力端子５２〜５６のいずれかを選択するということは、Ｖ０またはその近傍の電位Ｖｎ１〜Ｖｎ４のうちのいずれかを選択することを意味する。そして、第１スイッチ５０の出力端子５１が選択して、セレクタ部１７に出力する電位は、正極性におけるＶＲＧである。
【００５６】
また、第２の分圧部１６は、Ｖ０の入力端子３２から入力された電位Ｖ０をセレクタ部１７に出力する。この電位Ｖ０は、正極性におけるＶＢである。
【００５７】
また、第２の分圧部１６は、抵抗４２ａ〜４２ｎを用いてＶ１〜Ｖ０間の電圧を分圧して得た電位をセレクタ部１７に出力する。図５では、第２の分圧部１６が抵抗４２ｄ，４２ｅの接続箇所に生じた電位Ｖｍｉｄ１をセレクタ部１７に出力する場合を例示している。また、第２の分圧部１６は、抵抗４３ａ〜４３ｎを用いてＶ１〜ＶＲＧ間の電圧を分圧して得た電位も出力する。図５では、第２の分圧部１６が抵抗４３ｄ，４３ｅの接続箇所に生じた電位Ｖｍｉｄ２をセレクタ部１７に出力する場合を例示している。抵抗４２ａ〜４２ｎの数と、抵抗４３ａ〜４３ｎの数は等しく、抵抗４２ａ〜４２ｎにおける各抵抗の抵抗比と、抵抗４３ａ〜４３ｎにおける各抵抗の抵抗比は等しい。従って、抵抗４２ａ〜４２ｎと抵抗４３ａ〜４３ｎは、それぞれ対応していると言うことができる。電位Ｖｍｉｄ１，Ｖｍｉｄ２は、抵抗４２ａ〜４２ｎと抵抗４３ａ〜４３ｎにおいて、対応する箇所に生じた電位である。ここで、電位Ｖｍｉｄ１は、最大階調付近の中間階調に対応するＢの画素用の電位である。また、電位Ｖｍｉｄ２は、最大階調付近の中間階調に対応するＲ，Ｇの画素用の電位である。Ｖ１〜Ｖ０間の分圧およびＶ１〜ＶＲＧ間の分圧によって生成する、最大階調付近の中間階調に対応する電位は、Ｖｍｉｄ１，Ｖｍｉｄ２の１組に限定されない。
【００５８】
図６は、第２の分圧部１６がＶ１７およびその近傍の電位を選択する構成の例を示す説明図である。
【００５９】
第２の分圧部１６は、ＶＳＳの入力端子６１を備える。また、既に説明したように、第２の分圧部１６は、各電位Ｖ０〜Ｖ１７の入力端子を備える。図６では、Ｖ１７の入力端子６２およびＶ１６の入力端子６３を図示している。
【００６０】
第２の分圧部１６は、第２スイッチ８０を備え、第２スイッチ８０は、電位が入力される複数の入力端子８２〜８６と、出力端子８１とを有する。出力端子８１は、複数の入力端子８２〜８６のうち、外部から指定された入力端子を選択し、その入力端子に入力された電位をセレクタ部１７に出力する。
【００６１】
第２の分圧部１６は、ＶＳＳの入力端子６１とＶ０の入力端子６２との間に、直列に接続された複数の抵抗７１ａ〜７１ｃを有する。本実施形態では、入力端子６１，６２間に３つの抵抗７１ａ〜７１ｃが設けられる場合を例にして説明する。
【００６２】
また、第２の分圧部１６は、Ｖ１７の入力端子６２とＶ１６の入力端子６３との間に、直列に接続された複数の抵抗７２ａ〜７２ｎを有する。
【００６３】
さらに、第２の分圧部１６は、第２スイッチ８０の出力端子８１とＶ１６の入力端子６３との間に、直列に接続された複数の抵抗７３ａ〜７３ｎを有する。抵抗７３ａ〜７３ｎ全体の抵抗値は、例えば、抵抗７２ａ〜７２ｎ全体の抵抗値と等しい。また、抵抗７２ａ〜７２ｎの数と、抵抗７３ａ〜７３ｎの数は等しく、さらに、抵抗７２ａ〜７２ｎにおける各抵抗の抵抗比と、抵抗７３ａ〜７３ｎにおける各抵抗の抵抗比は等しい。
【００６４】
第２スイッチ８０の複数の入力端子８２〜８６のうちの一部（本実施形態では、入力端子８２，８３）は、抵抗７１ａ〜７１ｃ間に接続される。例えば、入力端子８３は、抵抗７１ａ〜７１ｃのうち、Ｖ１７の入力端子６２に最も近い抵抗７１ｃおよび２番目に近い抵抗７１ｂの接続箇所に接続される。同様に、入力端子８２は、Ｖ１７の入力端子６２に２番目に近い抵抗７１ｂおよび３番目に近い抵抗７１ａの接続箇所に接続される。
【００６５】
第２スイッチ８０の複数の入力端子８２〜８６のうちの１つの入力端子（本実施形態では、入力端子８４）は、Ｖ１７の入力端子６２に接続される。
【００６６】
第２スイッチ８０の複数の入力端子８２〜８６のうち、上記の入力端子８２〜８４以外の入力端子８５，８６は、Ｖ１７の入力端子６２とＶ１６の入力端子６３との間に設けられた抵抗間に接続される。例えば、入力端子８５は、抵抗７２ａ〜７２ｎのうち、Ｖ１７の入力端子６２に最も近い抵抗７２ａおよび２番目に近い抵抗７２ｂの接続箇所に接続される。同様に、入力端子８６は、Ｖ１７の入力端子６２に２番目に近い抵抗７２ｂおよび３番目に近い抵抗７２ｃの接続箇所に接続される。
【００６７】
第２スイッチ８０の出力端子８１が入力端子８２を選択し、入力端子８２に接続された場合、抵抗７１ａの一端がＶＳＳの入力端子６１に接続され、抵抗７１ａの他端が、Ｖ１７の入力端子６２に連なる直列の抵抗７１ｂ，７１ｃと、Ｖ１６の入力端子６３に連なる直列の抵抗７３ａ〜７３ｎとに接続された状態となる。この状態では、抵抗７１ａにおける抵抗７１ｂ側の端部に、Ｖ１７の近傍の電位であってＶ１７よりも低い電位Ｖｎ５が生じる。従って、第２スイッチ８０には、入力端子８２からＶｎ５が入力され、出力端子８１がＶｎ５をセレクタ部１７に出力する。
【００６８】
第２スイッチ８０の出力端子８１が入力端子８３を選択し、入力端子８３に接続された場合、直列に接続された抵抗７１ａ，７１ｂの一端がＶＳＳの入力端子６１に接続され、他端が、Ｖ１７の入力端子６１に連なる抵抗７１ｃと、Ｖ１６の入力端６３に連なる直列の抵抗７３ａ〜７３ｎとに接続された状態となる。この状態では、抵抗７１ｂにおける抵抗７１ｃ側の端部に、Ｖ１７の近傍の電位であってＶ１７よりも低い電位Ｖｎ６が生じる。従って、第２スイッチ８０には、入力端子８３からＶｎ６が入力され、出力端子８１がＶｎ６をセレクタ部１７に出力する。
【００６９】
また、第２スイッチ８０の出力端子８１が入力端子８４を選択し、入力端子８４に接続された場合、第２スイッチ８０には、入力端子８４からＶ１７が入力され、出力端子５１がＶ１７をセレクタ部１７に出力する。
【００７０】
また、第２スイッチ８０の出力端子８１が入力端子８５を選択し、入力端子８５に接続された場合、抵抗７２ｂ〜７２ｎと抵抗７３ａ〜７３ｎとが並列に接続され、さらに、抵抗７２ａが直列接続された状態となる。この状態でＶ１７〜Ｖ１６間の電圧が分圧される。この分圧により、抵抗７２ａにおける抵抗７２ｂ側の端部に、Ｖ１７の近傍の電位であってＶ１７よりも高い電位Ｖｎ７が生成される。従って、第２スイッチ８０には、入力端子８５からＶｎ７が入力され、出力端子８１がＶｎ７をセレクタ部１７に出力する。
【００７１】
第１スイッチ８０の出力端子８１が入力端子８６を選択し、入力端子８６に接続された場合、抵抗７２ｃ〜７２ｎと抵抗７３ａ〜７３ｎとが並列に接続され、さらに、抵抗７２ａ，７２ｂが直列接続された状態となる。この状態でＶ１７〜Ｖ１６間の電圧が分圧される。この分圧により、抵抗７２ｂにおける抵抗７２ｃ側の端部に、Ｖ１７の近傍の電位であってＶ１７よりも高い電位Ｖｎ８が生成される。従って、第２スイッチ８０には、入力端子８６からＶｎ８が入力され、出力端子８１がＶｎ８をセレクタ部１７に出力する。
【００７２】
なお、Ｖｎ５＜Ｖｎ６＜Ｖ１７＜Ｖｎ７＜Ｖｎ８である。
【００７３】
上記の動作から分かるように、第２スイッチ８０の出力端子８１が入力端子８２〜８６のいずれかを選択するということは、Ｖ１７またはその近傍の電位Ｖｎ５〜Ｖｎ８のうちのいずれかを選択することを意味する。そして、第２スイッチ８０の出力端子８１が選択して、セレクタ部１７に出力する電位は、負極性におけるＶＲＧである。
【００７４】
また、第２の分圧部１６は、Ｖ１７の入力端子６２から入力された電位Ｖ１７をセレクタ部１７に出力する。この電位Ｖ１７は、負極性におけるＶＢである。
【００７５】
また、第２の分圧部１６は、抵抗７２ａ〜７２ｎを用いてＶ１７〜Ｖ１６間の電圧を分圧して得た電位をセレクタ部１７に出力する。図６では、第２の分圧部１６が抵抗７２ｄ，７２ｅの接続箇所に生じた電位Ｖｍｉｄ３をセレクタ部１７に出力する場合を例示している。また、第２の分圧部１６は、抵抗７３ａ〜７３ｎを用いてＶＲＧ〜Ｖ１６間の電圧を分圧して得た電位も出力する。図６では、第２の分圧部１６が抵抗７３ｄ，７３ｅの接続箇所に生じた電位Ｖｍｉｄ４をセレクタ部１７に出力する場合を例示している。抵抗７２ａ〜７２ｎの数と、抵抗７３ａ〜７３ｎの数は等しく、抵抗７２ａ〜７２ｎにおける各抵抗の抵抗比と、抵抗７３ａ〜７３ｎにおける各抵抗の抵抗比は等しい。従って、抵抗７２ａ〜７２ｎと抵抗７３ａ〜７３ｎは、それぞれ対応していると言うことができる。電位Ｖｍｉｄ３，Ｖｍｉｄ４は、抵抗７２ａ〜７２ｎと抵抗７３ａ〜７３ｎにおいて、対応する箇所に生じた電位である。ここで、電位Ｖｍｉｄ３は、最大階調付近の中間階調に対応するＢの画素用の電位である。また、電位Ｖｍｉｄ４は、最大階調付近の中間階調に対応するＲ，Ｇの画素用の電位である。Ｖ１７〜Ｖ１６間の分圧およびＶＲＧ〜Ｖ１６間の分圧によって生成する、最大階調付近の中間階調に対応する電位は、Ｖｍｉｄ３，Ｖｍｉｄ４の１組に限定されない。
【００７６】
図７は、第２の分圧部１６がＶ２〜Ｖ１間の電圧を分圧し、分圧によって得た電圧を出力する構成の例を示す説明図である。
【００７７】
第２の分圧部１６は、Ｖ１の入力端子３３とＶ２の入力端子３４との間に、直列に接続された複数の抵抗９１ａ〜９１ｎを備える。そして、第２の分圧部１６は、抵抗９１ａ〜９１ｎを用いてＶ２〜Ｖ１間の電圧を分圧して得た電位をセレクタ部１７に出力する。図７では、第２の分圧部１６が抵抗９１ｃ，９１ｄの接続箇所に生じた電位Ｖｍｉｄ３をセレクタ部１７に出力する場合を例示しているが、Ｖ２〜Ｖ１間の電圧を分圧して生成する電位の種類はＶｍｉｄ５の１種類に限定されない。
【００７８】
また、第２の分圧部１６は、第１の分圧部１５で生成され、入力端子３３，３４に入力された各電位Ｖ１，Ｖ２もセレクタ部１７に出力する。
【００７９】
図７では、Ｖ１〜Ｖ２間の電圧を分圧して出力する構成を説明したが、Ｖ２〜Ｖ３間、Ｖ３〜Ｖ４間、・・・、Ｖ１５〜Ｖ１６間の電圧を分圧して出力する構成も同様である。また、第２の分圧部１６は、Ｖ３〜Ｖ１６の各電位についても、図７に示すＶ１，Ｖ２と同様にセレクタ部１７に出力する。
【００８０】
第１の分圧部１５で生成され、第２の分圧部１６からセレクタ部１７に出力された各電位Ｖ１〜Ｖ１６は、最大輝度以外の輝度に対応する電位である。同様に、電位Ｖ０〜Ｖ１７の各入力端子間に設けられた抵抗を用いた分圧により生成された電位（例えば、Ｖｍｉｄ１〜Ｖｍｉｄ５）も、最大輝度以外の輝度に対応する電位である。これら各電位のうち、Ｖ１よりも高い電位（例えば、Ｖｍｉｄ１，Ｖｍｉｄ２）、および、Ｖ１６よりも低い電位（例えば、Ｖｍｉｄ３，Ｖｍｉｄ４）は、Ｂの画素用、Ｒ，Ｇの画素用にそれぞれ分けて生成される（図５、図６参照）。すなわち、最大階調付近の階調に対応する電位（具体的には、Ｖ１より高い電位、Ｖ１６より低い電位）は、Ｂの画素用、Ｒ，Ｇの画素用にそれぞれ分けて生成される。また、電位Ｖ１〜Ｖ１６の各入力端子間に設けられた抵抗を用いた分圧により生成された電位（例えば、Ｖｍｉｄ５）は、Ｒ，Ｇ，Ｂの各画素で共通である。
【００８１】
第２の分圧部１６は、Ｖ８の入力端子とＶ９の入力端子間にも抵抗を備える。ただし、第２の分圧部１６は、Ｖ８とＶ９との間の電位についてはセレクタ部１７に出力しなくてよい。
【００８２】
電位Ｖ０〜Ｖ１７の各入力端子間の抵抗を用いて分圧により生成する電位（例えば、Ｖｍｉｄ１〜Ｖｍｉｄ５）の種類は、画像データが示す階調の種類に応じて予め定めておけばよい。そして、正極性における最大階調に対応する電位は、Ｂの画素ではＶ０であり、Ｒの画素およびＧの画素では第１スイッチ５０（図５参照）の出力電位である。また、負極性における最大階調に対応する電位は、Ｂの画素ではＶ１７であり、Ｒの画素およびＧの画素では第２スイッチ８０（図６参照）の出力電位である。
【００８３】
セレクタ部１７（図３参照）は、１つの行（ゲートライン）の選択期間が開始すると、その選択期間開始時にラッチ部１１（図１参照）に保持された１行分の画像データを読み込む。そして、セレクタ部１７は、その１行分の個々の画素の画像データに応じて、その個々の画素に対応するソースラインの電位を、第２の分圧部１６から入力された各電位のいずれかに設定する。このとき、セレクタ部１７は、正極性駆動が指示されている場合には、ソースラインの電位をＶＣＯＭより高い電位に設定し、負極性駆動が指示されている場合には、ソースラインの電位をＶＣＯＭより低い電位に設定する。極性の指示は、ソースドライバ１およびゲートドライバ３を制御するタイミングコントローラ（図示略）が行う。
【００８４】
例えば、正極性駆動が指示されているとする。この場合、あるＢの画素の画像データが最大輝度を示していれば、セレクタ部１７は、その画素に対応するソースラインの電位をＶ０（正極性におけるＶＢ）に設定する。また、あるＲの画素またはあるＧの画素の画像データが最大輝度を示していれば、セレクタ部１７は、その画素に対応するソースラインの電位を第１スイッチ５０の出力端子５１の出力電位（正極性におけるＶＲＧ）に設定すればよい。また、ある画素の画像データが最大輝度以外の輝度を示している場合、セレクタ部１７は、その画素に対応するソースラインの電位を、その輝度に応じたＶ８以上の電位に設定すればよい。
【００８５】
また、例えば、負極性駆動が指示されているとする。この場合、あるＢの画素の画像データが最大輝度を示していれば、セレクタ部１７は、その画素に対応するソースラインの電位をＶ１７（負極性におけるＶＢ）に設定する。また、あるＲの画素またはあるＧの画素の画像データが最大輝度を示していれば、セレクタ部１７は、その画素に対応するソースラインの電位を第２スイッチ８０の出力端子８１の出力電位（負極性におけるＶＲＧ）に設定すればよい。また、ある画素の画像データが最大輝度以外の輝度を示している場合、セレクタ部１７は、その画素に対応するソースラインの電位を、その輝度に応じたＶ９以下の電位に設定すればよい。
【００８６】
次に、第１スイッチ５０（図５参照）および第２スイッチ８０（図６参照）に対する出力電位の指定方法の例について説明する。例えば、第２の分圧部８０がレジスタ（図示略）を備え、そのレジスタに、第１スイッチ５０が出力すべき電位および第２スイッチ８０が出力すべき電位の情報をそれぞれ別々に記憶させる構成であってもよい。そして、第１スイッチ５０の出力端子５１は、レジスタに記憶された第１スイッチ５０の出力電位の情報に応じて、入力端子５２〜５６のいずれかを選択すればよい。また、第２スイッチ８０の出力端子８１は、レジスタに記憶された第２スイッチ８０の出力電位の情報に応じて、入力端子８２〜８６のいずれかを選択すればよい。
【００８７】
あるいは、第２の分圧部１６が、第１スイッチ５０が出力すべき電位の情報の入力インタフェース（図示略）と、第２スイッチ８０が出力すべき電位の情報の入力インタフェース（図示略）を備え、その各入力インタフェースを介して第１スイッチ５０の出力電位の情報、第２スイッチ８０の出力端子の情報を別々に入力する構成であってもよい。第１スイッチ５０の出力端子５１は、入力された第１スイッチ５０の出力電位の情報に応じて、入力端子５２〜５６のいずれかを選択すればよい。同様に、第２スイッチ８０の出力端子８１は、入力された第２スイッチ８０の出力電位の情報に応じて、入力端子８２〜８６のいずれかを選択すればよい。
【００８８】
また、第１スイッチ５０の出力電位と第２スイッチ８０の出力電位とを別々に指定するのではなく、第１スイッチ５０に対する電位の指定と第２スイッチ８０に対する電位の指定を１つの情報で行ってもよい。
【００８９】
使用するバックライトユニットの白色光の座標が図２に示す色度図で良好な白色の座標に近い場合、第１スイッチ５０にＶ０の選択を指示し、第２スイッチ８０にＶ１７の選択を指示すればよい。この場合、Ｒ，Ｇ，Ｂの画素の組において、光の最大透過率を等しくすることができる。その結果、バックライトユニットの良好な白色光で、白色表示を行うことができる。
【００９０】
また、バックライトユニットの白色光の座標が、赤色および緑色の中間色方向（図２に示すＡ側）に寄っている場合、第１スイッチ５０にＶｎ３の選択を指示し、第２スイッチ８０にＶｎ７の選択を指示すればよい。バックライトユニットの白色光の座標が、さらに図２に示すＡ側によっている場合、第１スイッチ５０にＶｎ４の選択を指示し、第２スイッチ８０にＶｎ８の選択を指示すればよい。この場合、Ｒ，Ｇ，Ｂの画素の組において、Ｒ，Ｇの画素の最大透過率を、Ｂの画素の最大透過率よりも低くすることができる。その結果、バックライトユニットの白色光の座標が図２に示すＡ側に寄っていたとしても、液晶パネル５において良好な白色表示を行うことができる。
【００９１】
また、バックライトユニットの白色光の座標が青色方向（図２に示すＢ側）に寄っている場合、第１スイッチ５０にＶｎ２の選択を指示し、第２スイッチ８０にＶｎ６の選択を指示すればよい。バックライトユニットの白色光の座標が、さらに図２に示すＢ側に寄っている場合、第１スイッチ５０にＶｎ１の選択を指示し、第２スイッチ８０にＶｎ５の選択を指示すればよい。この場合、Ｒ，Ｇ，Ｂの画素の組において、Ｒ，Ｇの画素の最大透過率を、Ｂの画素の最大透過率よりも高くすることができる。その結果、バックライトユニットの白色光の座標が図２に示すＢ側に寄っていたとしても、液晶パネル５において良好な白色表示を行うことができる。
【００９２】
従って、バックライトユニットの白色光にばらつきが生じていても、液晶パネル５上では良好な白色表示を行うことができ、液晶パネル５における白色のばらつきを抑えることができる。
【００９３】
また、バックライトユニットの白色光にばらつきが生じることを許容できるので、バックライトユニットの白色ＬＥＤとして選別品を使用したり、Ｒ，Ｇ，Ｂの各ＬＥＤを用いてバックライトユニットを製造したりする必要がない。よって、バックライトユニットの製造コストを下げることができる。
【００９４】
図８は、本発明における各階調と液晶への印加電圧との関係を示す説明図である。また、図９は、本発明におけるガンマカーブの例を示す説明図である。図８および図９では最大階調が２５５である場合を例示している。本発明において、最大輝度付近以外の輝度に対応する画素電極の設定電位（Ｖ１６〜Ｖ１の範囲の電位）は、Ｒ，Ｇ，Ｂの各画素で共通である。従って、最大階調付近以外の階調では、Ｒ，Ｇ，Ｂの各画素の液晶への印加電圧は共通である。そして、最大階調付近では、Ｒ，Ｇの画素の液晶への印加電圧を、Ｂの画素の液晶への印加電圧の近傍で可変とすることができる（図８参照）。
【００９５】
従って、最大階調付近では、Ｒ，Ｇの画素の透過率は、Ｂの画素の透過率の近傍の範囲で可変であるが、最大階調付近以外の階調では、Ｒ，Ｇ，Ｂの各画素のガンマカーブは共通である（図９参照）。よって、最大階調付近以外の範囲では、Ｒ，Ｇ，Ｂの各画素のガンマ値を約２．２で統一することができる。
【００９６】
また、上記の実施形態では、液晶パネル５がノーマリブラックである場合を例に説明した。ノーマリホワイトの液晶パネルの駆動に、本発明を適用してもよい。ノーマリホワイトの液晶パネルを駆動する場合にも、第２の分圧部１６が、最大輝度のＢの画素用に予め定められた電位を出力するとともに、第１スイッチ５０、第２スイッチ８０によって、その電位およびその近傍の電位を選択して出力する構成であればよい。
【００９７】
また、電位生成回路１２がソースドライバ１の外部に設けられる構成であってもよい。例えば、第１の分圧部１５および第２の分圧部１６を備える電位生成回路１２がソースドライバ１の外部に設けられていてもよい。この場合、電位生成回路１２がセレクタ部１７を備えずに、セレクタ部１７がソースドライバ１に設けられていればよい。
【００９８】
また、本発明は、横方向電界型（ＩＰＳ：In Plane Switching）の液晶パネルのように、コモン電極がＴＦＴおよび画素電極と同一面内にある液晶パネルの駆動にも適用可能である。さらに、上記の実施形態では、ＴＦＴ液晶パネルを駆動する場合を例にして説明したが、本発明の駆動対象となる液晶パネル５は、ＴＦＴ以外のスイッチング素子を有する液晶パネルであってもよい。
【産業上の利用可能性】
【００９９】
本発明は、バックライトユニットが設けられる液晶パネルの駆動に好適に適用される。
【符号の説明】
【０１００】
１５  第１の分圧部
１６  第２の分圧部
１７  セレクタ部
３１  ＶＤＤＡの入力端子
３２  Ｖ０の入力端子
３３  Ｖ１の入力端子
５０  第１スイッチ
５１  出力端子
５２〜５６  入力端子
６１  ＶＳＳの入力端子
６２  Ｖ１７の入力端子
６３  Ｖ１６の入力端子
８０  第２スイッチ
８１  出力端子
８２〜８６  入力端子
【図１】
2013246264.tif 000003
【図２】
2013246264.tif 000004
【図３】
2013246264.tif 000005
【図４】
2013246264.tif 000006
【図５】
2013246264.tif 000007
【図６】
2013246264.tif 000008
【図７】
2013246264.tif 000009
【図８】
2013246264.tif 000010
【図９】
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【図１０】
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