(57)【要約】【課題】オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な半導体装置を得る。【解決手段】第１の極性の電荷（ホール）供給層２２ａと、電荷供給層２２ａの上方に形成されており、凹部２２ｂａを有する第２の極性の電荷（ホール）走行層２２ｂと、電荷走行層２２ｂの上方で凹部２２ｂａに形成されたゲート電極２９とを含むｐ型ＧａＮトランジスタを備える。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１の極性の電荷供給層と、
前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、
前記電荷走行層の上方で前記凹部に形成された第１の電極と
を含む第１の素子構造を備えることを特徴とする半導体装置。
【請求項２】
前記凹部は、前記電荷走行層を貫通しない非貫通口であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の極性は、負の極性であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の素子構造は、前記電荷走行層の下方に形成された前記第１の極性の電子走行層を更に含むと共に、
前記電子走行層と、
前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、
前記電子供給層の上方に形成された第２の電極と
を含む第２の素子構造を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１の素子構造を備えた半導体装置の製造方法であって、
前記第１の素子構造を製造する際に、
第１の極性の電荷供給層を形成する工程と、
前記電荷供給層の上方に、第２の極性の電荷走行層を形成する工程と、
前記電荷走行層に凹部を形成する工程と、
前記電荷走行層の上方で、前記凹部に第１の電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を、前記電荷走行層を貫通しない非貫通口として形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の極性は、負の極性であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１の素子構造と共に第２の素子構造を備えた半導体装置の製造方法であって、
前記第２の素子構造の前記電子走行層を形成する工程と、
前記第１の素子構造の前記電荷供給層と、前記電子走行層の上方に前記第２の素子構造の前記電子供給層とを同時形成する工程と、
前記電子供給層の上方に前記第２の素子構造の前記電荷供給層を形成する工程と
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２０８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＧａＮ系の窒化物半導体においては、現在のところ、ｐ型トランジスタの実用化はされていない。その要因としては、既に実用化されているＲＦ用途ではｎ型トランジスタのみで動作が可能なこと、また、ｐ型で動作するＨＥＭＴと比較してｎ型で動作するＨＥＭＴが非常に高速に動作することが挙げられる。
【０００６】
一方、ＧａＮ系の窒化物半導体を電源デバイスに用いる場合、オンの際には電流の立ち上がりが速いことが求められる。電流の立ち上がりが遅いと、それだけ抵抗が大きい状態で電流が流れることとなり、消費電力の増加を招来するためである。ＧａＮ系のｐ型トランジスタでは、ＧａＮ系のｎ型トランジスタよりも電流の迅速な立ち上がりが実現できるものと考えられる。このことを考慮すると、電源デバイスとして動作するトランジスタ自体はｎ型トランジスタでもよいが、そのドライバのハイサイドとしてはｐ型トランジスタを用いることが望ましい。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の一態様は、第１の極性の電荷供給層と、前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、前記電荷走行層の上方で前記凹部に形成された第１の電極とを含む第１の素子構造を備える。
【０００９】
半導体装置の製造方法の一態様は、第１の素子構造を備えた半導体装置の製造方法であって、前記第１の素子構造を製造する際に、第１の極性の電荷供給層を形成する工程と、前記電荷供給層の上方に、第２の極性の電荷走行層を形成する工程と、前記電荷走行層に凹部を形成する工程と、前記電荷走行層の上方で、前記凹部に第１の電極を形成する工程とを含む。
【発明の効果】
【００１０】
上記の各態様によれば、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるｐ型ＧａＮトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるｐ型ＧａＮトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるｐ型ＧａＮトランジスタの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるｐ型ＧａＮトランジスタの構成を示す概略平面図である。
【図５】第２の実施形態によるバッテリーチャージャを示す結線図である。
【図６】第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図７】図６に引き続き、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図８】図７に引き続き、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを平面視した様子を示す概略平面図である。
【図１０】ドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について調べた結果を示す特性図である。
【図１１】ドレイン電圧Ｖｄの時間との関係について調べた結果を示す特性図である。
【図１２】ＨＥＭＴチップの構成を示す概略平面図である。
【図１３】ディスクリートパッケージを示す概略平面図である。
【図１４】第４の実施形態によるＰＦＣ回路を示す結線図である。
【図１５】第５の実施形態による電源装置の概略構成を示す結線図である。
【図１６】第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ（Metal-Insulator-Semiconductor）型のｐ型ＧａＮトランジスタを開示する。
図１〜図３は、第１の実施形態によるｐ型ＧａＮトランジスタの製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１５】
化合物半導体積層構造２は、バッファ層２ａ、ホール供給層２ｂ、ホール走行層２ｃを有して構成される。ここで、ホール走行層２ｃは、導電型がｐ型であり、後述するようにホール供給層２ｂとの界面に２次元ホールガスが発生する正の極性を有している。これに対して、ホール供給層２ｂは負の極性を有する。
【００１６】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、バッファ層２ａ、ホール供給層２ｂ、ホール走行層２ｃとなる各化合物半導体を順次成長する。バッファ層２ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。ホール供給層２ｂは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。電子供給層は、ｉ（インテンショナリ・アンドープ）−ＡｌＧａＮを形成するようにしても良い。
【００１７】
ホール走行層２ｃは、ｐ−ＧａＮを、例えば１ｎｍ程度〜１０００ｎｍ程度に成長することで形成される。１ｎｍよりも薄いと、トランジスタ動作が不安定となる。１０００ｎｍよりも厚いと、加工制御が困難になる。従って、ホール走行層２ｃを１ｎｍ程度〜１０００ｎｍ程度に形成することにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層２ｃのｐ−ＧａＮは２００ｎｍ程度の厚みに形成される。
【００１８】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１９】
ＡｌＧａＮをｎ型として成長する際、即ちホール供給層２ｂ（ｎ−ＡｌＧａＮ）、の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
【００２０】
ＧａＮをｐ型として成長する際、即ちホール走行層２ｃ（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、ｐ型としてのトランジスタ動作が得られ難くなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が悪化し、リーク電流の増加等が発生する。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層２ｃのＭｇのドーピング濃度を１×１０19／ｃｍ3程度とする。
【００２１】
形成された化合物半導体積層構造２では、正の極性を有するホール走行層２ｃのホール供給層２ｂとの界面には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、ホール供給層２ｂ及びホール走行層２ｃの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高いホール濃度の２次元正孔（ホール）ガス（２ＤＨＧ）が発生する。
【００２２】
化合物半導体積層構造２を形成した後に、ホール走行層２ｃを、７００℃程度で３０分間程度、アニール処理する。
【００２３】
図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２４】
続いて、図１（ｃ）に示すように、ホール走行層２ｃに電極用リセス２ｃａを形成する。
詳細には、ホール走行層２ｃにレジストを塗布し、リソグラフィーにより加工する。これにより、ホール走行層２ｃの所定部位、ここではゲート電極の形成予定位置に相当する部位を露出する開口１０Ａａを有するレジストマスク１０Ａが形成される。
【００２５】
次に、レジストマスク１０Ａを用い、ドライエッチングによりホール走行層２ｃを加工する。これにより、ホール走行層２ｃにおけるゲート電極の形成予定位置に電極用リセス２ｃａが形成される。電極用リセス２ｃａは非貫通の凹部、すなわち電極用リセス２ｃａの底面にはｐ−ＧａＮが残存してもよい。残存させる場合この残存した底部２ｃａ１は、ゲート電極下で電流の通路となる。底部２ｃａ１の厚みは、１ｎｍ程度〜１００ｎｍ程度とする。厚みが１ｎｍ程度よりも薄いと、トランジスタ動作が不安定となる。１００ｎｍ程度よりも厚いと、ノーマリオン動作となる。従って、厚みを１ｎｍ程度〜１００ｎｍ程度とすることにより、ノーマリオフ動作をするｐ型トランジスタとなる。本実施形態では、電極用リセス２ｃａの底部２ｃａ１の厚みを５ｎｍ程度とする。
レジストマスク１０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
【００２６】
続いて、図２（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ホール走行層２ｃの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００２７】
このレジストマスクを用いて、電極材料として、例えばＮｉを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは１００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＮｉをホール走行層２ｃのｐ−ＧａＮとオーミックコンタクトさせる。Ｎｉのホール走行層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極４及びドレイン電極５が形成される。
【００２８】
続いて、図２（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２ｃａの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ3を交互に供給する。本実施形態では、厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば１０ｎｍ程度となるように、Ａｌ2Ｏ3を堆積する。これにより、ゲート絶縁膜６が形成される。
【００２９】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００３０】
続いて、図３（ａ）に示すように、ゲート電極７を形成する。
詳細には、先ずゲート絶縁膜６上に、ゲート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜６上に塗布し、ゲート絶縁膜６の表面で電極用リセス２ｃａの上方に位置整合する部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３１】
このレジストマスクを用いて、電極材料として、例えばＴｉを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、下部がホール走行層２ｃの電極用リセス２ｃａをゲート絶縁膜６を介して埋め込み、上部がゲート絶縁膜６を介して電極用リセス２ｃａの上方に突出するゲート電極７が形成される。
【００３２】
続いて、図３（ｂ）に示すように、ソース電極４上及びドレイン電極５上のゲート絶縁膜６に開口６ａ，６ｂを形成する。
詳細には、ゲート絶縁膜６をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜６のソース電極４上の部分及びドレイン電極５上の部分を除去する。これにより、ゲート絶縁膜６にソース電極４の表面及びドレイン電極５の表面を露出する開口６ａ，６ｂが形成される。
【００３３】
しかる後、ソース電極４、ドレイン電極５、ゲート電極７の電気的接続、ソース電極４、ドレイン電極５、ゲート電極７の各パッドの形成等の諸工程を経て、本実施形態によるＭＩＳ型のｐ型ＧａＮトランジスタが形成される。
【００３４】
本実施形態によるｐ型ＧａＮトランジスタを平面視した様子を図４に示す。
図４の破線Ｉ−Ｉ'に沿った断面が図３（ｂ）に相当する。このように、ソース電極４とドレイン電極５とが櫛歯状に互いに平行に形成されており、ソース電極４とドレイン電極５との間に櫛歯状のゲート電極７がこれらと平行に配されている。
【００３５】
なお本実施形態では、化合物半導体（ｐ−ＧａＮ）上にゲート絶縁膜を介してゲート電極が形成されるＭＩＳ型のｐ型ＧａＮトランジスタを例示したが、これに限定されるものではない。ＭＩＳ型の代わりに、化合物半導体（ｐ−ＧａＮ）上に直接的にゲート電極が形成されるショットキー型のｐ型ＧａＮトランジスタにも適用可能である。
【００３６】
以上説明したように、本実施形態によれば、オン時における電流の迅速な立ち上がりを実現する信頼性の高いｐ型ＧａＮトランジスタが実現する。
【００３７】
（第２の実施形態）
本実施形態では、第１の実施形態によるｐ型ＧａＮトランジスタを備えたバッテリーチャージャを開示する。
図５は、第２の実施形態によるバッテリーチャージャを示す結線図である。
【００３８】
このバッテリーチャージャは、電源電圧を供給する電源回路１１を備え、一端が接地されたトランジスタ１２と、各々一端が接地されたコンデンサ１３，１４とが並列に接続されて構成されている。トランジスタ１２は、第１の実施形態によるｐ型ＧａＮトランジスタ１２ａと、ｎ型トランジスタ１２ｂとが接続されて構成されている。このバッテリーチャージャに、一端を接地した状態でバッテリー１５が接続され、チャージされる。
【００３９】
本実施形態では、第１の実施形態によるｐ型ＧａＮトランジスタをバッテリーチャージャに適用する。これにより、信頼性の高いバッテリーチャージャが実現する。
【００４０】
（第３の実施形態）
本実施形態では、化合物半導体装置として、ゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、そのゲート電極を駆動するためのゲートドライバ回路を同一基板に形成する構成を例示する。ここで、ゲートドライバ回路のハイサイドにｐ型ＧａＮトランジスタが適用される。なお、ゲートドライバ回路のローサイドについては、記載は省略するが、例えば上記と同様のｎ型ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４１】
図６〜図８は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
各図において、上段部分にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの形成領域Ｒ１を、下段部分にゲートドライバ回路のハイサイドに適用するｐ型ＧａＮトランジスタの形成領域Ｒ２を、それぞれ示す。形成領域Ｒ１，Ｒ２で共通する構成部材については同符号を付す。
【００４２】
なお、形成領域Ｒ１，Ｒ２における構成部材の作り分けには、例えば以下の手法が考えられる。形成領域Ｒ１，Ｒ２で構成部材を形成しない方の形成領域をレジストマスクで覆い、形成領域Ｒ１，Ｒ２に構成部材の膜を堆積し、構成部材の形成後に不要な構成部材の膜をレジストマスクと共に剥離除去する。または、形成領域Ｒ１，Ｒ２に構成部材の膜を堆積し、構成部材の形成と共に、或いは構成部材の形成後に不要な構成部材の膜をリソグラフィー及びエッチング等で除去する。
【００４３】
先ず、図６（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１，２２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００４４】
化合物半導体積層構造２１は、バッファ層２１ａ、電子走行層２１ｂ、中間層（スペーサ層）２１ｃ、電子供給層２１ｄ、及びキャップ層２１ｅを有して構成される。電子走行層２ｂは後述するように中間層２ｃとの界面に２次元電子ガスが発生するものであり、電子供給層２１ｄはｎ型であり、共に負の極性を有している。
【００４５】
化合物半導体積層構造２２は、バッファ層２１ａ、電子走行層２１ｂ、中間層（スペーサ層）２１ｃ、電子供給層２１ｄと同層であるホール供給層２２ａ、及びホール走行層２２ｂを有して構成される。ホール走行層２２ｂは、導電型がｐ型であり、後述するようにホール供給層２２ａとの界面に２次元ホールガスが発生する正の極性を有している。これに対して、ホール供給層２２ａは負の極性を有する。
【００４６】
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
ＳｉＣ基板１上の形成領域Ｒ１，Ｒ２に、バッファ層２１ａ、電子走行層２１ｂ、中間層２１ｃ、電子供給層２１ｄ（ホール供給層２２ａ）となる各化合物半導体を順次成長する。続いて、形成領域Ｒ１には電子供給層２１ｄ上にキャップ層２１ｅとなる各化合物半導体を、形成領域Ｒ２にはホール供給層２２ａ上にホール走行層２２ｂとなる各化合物半導体を、それぞれ成長する。
【００４７】
バッファ層２１ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２１ｂは、ｉ−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２１ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２１ｄ（ホール供給層２２ａ）は、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２１ｃは形成しない場合もある。電子供給層（ホール供給層）は、ｉ−ＡｌＧａＮを形成するようにしても良い。
【００４８】
キャップ層２１ｅは、ｎ−ＧａＮを１０ｎｍ程度に成長することで形成される。
ホール走行層２２ｂは、ｐ−ＧａＮを、例えば１ｎｍ程度〜１０００ｎｍ程度に成長することで形成される。１ｎｍよりも薄いと、トランジスタ動作が不安定となる。１０００ｎｍよりも厚いと、加工制御が困難となる。従って、ホール走行層２２ｂを１ｎｍ程度〜１０００ｎｍ程度に形成することにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層２２ｂのｐ−ＧａＮは２００ｎｍ程度の厚みに形成される
【００４９】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００５０】
ＡｌＧａＮ、ＧａＮをｎ型として成長する際、即ち電子供給層２１ｄ（ホール供給層２２ａ）（ｎ−ＡｌＧａＮ）、キャップ層２１ｅの形成には、ｎ型不純物をＡｌＧａＮ、ＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮ、ＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
【００５１】
ＧａＮをｐ型として成長する際、即ちホール走行層２２ｂ（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、ｐ型としてのトランジスタ動作が得られ難くとなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が悪化し、リーク電流の増加等が発生するとなる。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、本発明の確実な実施が可能となる。本実施形態では、ホール走行層２２ｂのＭｇのドーピング濃度を１×１０19／ｃｍ3程度とする。
【００５２】
形成された化合物半導体積層構造２１では、負の極性を有する電子走行層２１ｂの電子供給層２１ｄとの界面（正確には、中間層２１ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２１ｂ及び電子供給層２１ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
【００５３】
形成された化合物半導体積層構造２２では、正の極性を有するホール走行層２２ｂのホール供給層２２ａとの界面には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、ホール供給層２２ａ及びホール走行層２２ｂの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高いホール濃度の２ＤＨＧが発生する。
【００５４】
化合物半導体積層構造２２を形成した後に、ホール走行層２２ｂを、７００℃程度で３０分間程度、アニール処理する。
【００５５】
図６（ｂ）に示すように、素子分離構造３を形成する。図６（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２１，２２の各素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２１，２２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２１，２２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２１，２２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００５６】
続いて、図６（ｃ）に示すように、形成領域Ｒ１ではキャップ層２１ｅに電極用リセス２１ｅａを、形成領域Ｒ２ではホール走行層２２ｂに電極用リセス２２ｂａをそれぞれ形成する。
【００５７】
先ず、電極用リセス２１ｅａの形成について説明する。
形成領域Ｒ１，Ｒ２にレジストを塗布し、リソグラフィーにより加工する。これにより、形成領域Ｒ１におけるキャップ層２１ｅのゲート電極の形成予定位置に相当する部位を露出する開口２０Ａａを有するレジストマスク２０Ａが形成される。
次に、レジストマスク２０Ａを用い、ドライエッチングによりキャップ層２１ｅを加工する。これにより、キャップ層２１ｅにおけるゲート電極の形成予定位置に所定深さの電極用リセス２１ｅａが形成される。
レジストマスク２０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
【００５８】
次に、電極用リセス２２ｂａの形成について説明する。
形成領域Ｒ１，Ｒ２にレジストを塗布し、リソグラフィーにより加工する。これにより、形成領域Ｒ２におけるホール走行層２２ｂのゲート電極の形成予定位置に相当する部位を露出する開口２０Ｂａを有するレジストマスク２０Ｂが形成される。
【００５９】
次に、レジストマスク２０Ｂを用い、ドライエッチングによりホール走行層２２ｂを加工する。これにより、ホール走行層２２ｂにおけるゲート電極の形成予定位置に電極用リセス２２ｂａが形成される。電極用リセス２２ｂａは非貫通の凹部、すなわち電極用リセス２２ｂａの底面にはｐ−ＧａＮが残存してもより。残存させる場合、この残存した底部２２ｂａ１は、ゲート電極下で電流の通路となる。底部２２ｂａ１の厚みは、１ｎｍ程度〜１００ｎｍ程度とする。厚みが１ｎｍ程度よりも薄いと、トランジスタ動作が不安定となる。１００ｎｍ程度よりも厚いと、ノーマリオン動作となる。従って、厚みを１ｎｍ程度〜１００ｎｍ程度とすることにより、ノーマリオフ動作をするｐ型トランジスタとなる。本実施形態では、電極用リセス２２ｂａの底部２２ｂａ１の厚みを５ｎｍ程度とする。
レジストマスク２０Ｂは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
【００６０】
なお、凹部２２ｂａの形成により、化合物半導体積層構造２２でも、電子走行層２１ｂのホール供給層２２ａとの界面（正確には、中間層２１ｃとの界面）において、凹部２２ｂａの下方に位置整合する部位のみに２ＤＥＧが発生する。本実施形態では、化合物半導体積層構造２２における２ＤＥＧの用途は特に規定されていないが、所定用途に用いても良い。
【００６１】
続いて、図７（ａ）に示すように、形成領域Ｒ１にはソース電極２３及びドレイン電極２４を、形成領域Ｒ２にはソース電極２５及びドレイン電極２６をそれぞれ形成する。
【００６２】
先ず、ソース電極２３及びドレイン電極２４の形成について説明する。
化合物半導体積層構造２１の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２１ｅｂ，２２ｅｃを形成する。
化合物半導体積層構造２１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００６３】
このレジストマスクを用いて、電子供給層２１ｄの表面が露出するまで、キャップ層２１ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２１ｄの表面の電極形成予定位置を露出する電極用リセス２１ｅｂ，２２ｅｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２１ｅｂ，２２ｅｃは、キャップ層２１ｅの途中までエッチングして形成しても、また電子供給層２１ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００６４】
形成領域Ｒ１にソース電極及びドレイン電極を形成するためのレジストマスクを形成する。
ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを形成領域Ｒ１，Ｒ２上に塗布し、形成領域Ｒ１における化合物半導体積層構造２１の電子供給層２１ｄの電極用リセス２１ｅｂ，２２ｅｃを露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００６５】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。
【００６６】
次に、ソース電極２５及びドレイン電極２６の形成について説明する。
形成領域Ｒ２にソース電極及びドレイン電極を形成するためのレジストマスクを形成する。
ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを形成領域Ｒ１，Ｒ２上に塗布し、形成領域Ｒ２における化合物半導体積層構造２２のホール走行層２２ｂの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００６７】
このレジストマスクを用いて、電極材料として、例えばＮｉを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは１００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉを除去する。
【００６８】
その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、形成領域Ｒ１で残存したＴａ／Ａｌを電子供給層２１ｄと、形成領域Ｒ２で残存したＮｉをホール走行層２２ｂとそれぞれオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２１ｄとのオーミックコンタクトが得られるのであれば、また、Ｎｉのホール走行層２２ｂとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある以上により、形成領域Ｒ１ではソース電極２３及びドレイン電極２４が、形成領域Ｒ２ではソース電極２５及びドレイン電極２６がそれぞれ形成される。ここで、ソース電極２５がゲートドライバ回路の電源電圧ＧDDの電極に、ドレイン電極２６がＡｌＧａＮ／ＧａＮ・ＨＥＭＴのゲート電極と電気的に接続された電極にそれぞれ相当する。
【００６９】
続いて、図７（ｂ）に示すように、形成領域Ｒ２にゲート絶縁膜２７を形成する。
詳細には、形成領域Ｒ２において、化合物半導体積層構造２２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ3を交互に供給する。本実施形態では、厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば１０ｎｍ程度となるように、Ａｌ2Ｏ3を堆積する。これにより、電極リセス２２ｂａの内壁面を覆うように、ホール走行層２２ｂ上にゲート絶縁膜２７が形成される。
【００７０】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００７１】
続いて、図８（ａ）に示すように、形成領域Ｒ１にはゲート電極２８を、形成領域Ｒ２にはゲート電極２９をそれぞれ形成する。
【００７２】
先ず、ゲート電極２８の形成について説明する。
化合物半導体積層構造２１上に、ゲート電極を形成するためのレジストマスクを形成する。即ち、レジストを形成領域Ｒ１，Ｒ２上に塗布し、形成領域Ｒ１でキャップ層２１ｅの電極用リセス２１ｅａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、下部が電極用リセス２１ｅａを埋め込み、上部が電極用リセス２１ｅａの上方に突出するゲート電極２８が形成される。
【００７３】
次に、ゲート電極２９の形成について説明する。
ゲート絶縁膜２７上に、ゲート電極を形成するためのレジストマスクを形成する。即ち、レジストをＲ１，Ｒ２上に塗布し、形成領域Ｒ２においてゲート絶縁膜２７の表面で電極用リセス２２ｂａの上方に位置整合する部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７４】
このレジストマスクを用いて、電極材料として、例えばＴｉを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉを除去する。以上により、下部がホール走行層２２ｂの電極用リセス２２ｂａをゲート絶縁膜２７を介して埋め込み、上部がゲート絶縁膜２７を介して電極用リセス２２ｂａの上方に突出するゲート電極２９が形成される。ゲート電極２９は、ゲートドライバ回路のハイサイドのゲート電極となる。
【００７５】
続いて、図８（ｂ）に示すように、形成領域Ｒ２において、ソース電極２５上及びドレイン電極２６上のゲート絶縁膜２７に開口２７ａ，２７ｂを形成する。
詳細には、ゲート絶縁膜２７をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜２７のソース電極２５上の部分及びドレイン電極２６上の部分を除去する。これにより、ゲート絶縁膜２７にソース電極２５の表面及びドレイン電極２６の表面を露出する開口２７ａ，２７ｂが形成される。
【００７６】
しかる後、形成領域Ｒ１では、ソース電極２３、ドレイン電極２４、ゲート電極２８の電気的接続、ソース電極２３、ドレイン電極２４の各パッドの形成等の諸工程を経て、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
一方、形成領域Ｒ２では、ソース電極２５、ドレイン電極２６、ゲート電極２９の電気的接続、ソース電極２５、ドレイン電極２６、ゲート電極２９の各パッドの形成等の諸工程を経て、本実施形態によるゲートドライバ回路のハイサイドのｐ型ＧａＮトランジスタが形成される。
【００７７】
本実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを平面視した様子を図９に示す。
図９の破線Ｉ−Ｉ'に沿った断面が図８（ｂ）の上段に、破線ＩＩ−ＩＩ'に沿った断面が図８（ｂ）の下段にそれぞれに相当する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極２３とドレイン電極２４とが櫛歯状に互いに平行に形成されており、ソース電極２３とドレイン電極２４との間に櫛歯状のゲート電極２８がこれらと平行に配されている。ゲートドライバ回路では、そのハイサイドがゲート電極２９、電源電圧ＧDDの電極に相当するソース電極２５、及びゲート電極２８と電気的に接続された電極に相当するドレイン電極２６を備えて構成される。ローサイドは、例えばｎ型ＡｌＧａＮ／ＧａＮ・ＨＥＭＴとして構成される。
【００７８】
なお本実施形態では、形成領域Ｒ１にはショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、形成領域Ｒ１でも形成領域Ｒ１と同様に、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとしても良い。また、形成領域Ｒ１のＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、形成領域Ｒ２のｐ型ＧａＮトランジスタとの双方をショットキー型とすることも可能である。
【００７９】
ここで、本実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの特性について調べた諸実験について説明する。本実施形態の比較例として、ハイサイドもローサイドと同様にｎ型ＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされたゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００８０】
実験１では、ゲートドライバ特性として、ドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について調べた。実験結果を図１０に示す。比較例では、ドレイン電流Ｉｄの立ち上がりの波形になまりが生じている。これに対して本実施形態では、ドレイン電流Ｉｄの立ち上がりが急峻な矩形波が得られた。
【００８１】
実験２では、ゲートドライバ特性として、ドレイン電圧Ｖｄの時間との関係について調べた。実験結果を図１１に示す。比較例では波形になまりが生じているのに対して、本実施形態では矩形波が得られた。
【００８２】
以上説明したように、本実施形態によれば、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとモノリシックにインバータを構成でき、ゲートドライバ回路のハイサイドのゲート電極と電源電圧とを同電位とすることが可能となり、比較的簡易な構成で信頼性の高いｐ型ＧａＮトランジスタが実現する。
【００８３】
本実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、本実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、本実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【００８４】
ＨＥＭＴチップの概略構成（図４に対応する）を図１２に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、トランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ソース電極が接続されたソースパッド１０３とが設けられている。また、ゲートドライバ回路について、電源電圧ＧDDに相当するドレイン電極が接続されたＧDDパッド１０４と、ハイサイドのゲート電極が接続されたＧ１パッド１０５と、ローサイドのゲート電極が接続されたＧ２パッド１０６とが設けられている。
【００８５】
図１３は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２には筐体リード１１２ａが一体形成されており、ドレインリード１１２ｂ、ソースリード１１２ｃ、ＧDDリード１１２ｄ、Ｇ１リード１１２ｅ、及びＧ２リード１１２ｆがリードフレーム１１２と別体として離間して配置される。
【００８６】
続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ｂ、ソースパッド１０３とソースリード１１２ｃ、ＧDDパッド１０４とＧDDリード１１２ｄ、Ｇ１パッド１０５とＧ１リード１１２ｅ、Ｇ２パッド１０６とＧ２リード１１２ｆをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
【００８７】
（第４の実施形態）
本実施形態では、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有するＰＦＣ（Power Factor Correction）回路を開示する。
図１４は、第４の実施形態によるＰＦＣ回路を示す結線図である。
【００８８】
ＰＦＣ回路３０は、スイッチ素子（トランジスタ）３１と、ダイオード３２と、チョークコイル３３と、コンデンサ３４，３５と、ダイオードブリッジ３６と、交流電源（ＡＣ）３７とを備えて構成される。スイッチ素子３１に、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
【００８９】
ＰＦＣ回路３０では、スイッチ素子３１のドレイン電極と、ダイオード３２のアノード端子及びチョークコイル３３の一端子とが接続される。スイッチ素子３１のソース電極と、コンデンサ３４の一端子及びコンデンサ３５の一端子とが接続される。コンデンサ３４の他端子とチョークコイル３３の他端子とが接続される。コンデンサ３５の他端子とダイオード３２のカソード端子とが接続される。コンデンサ３４の両端子間には、ダイオードブリッジ３６を介してＡＣ３７が接続される。コンデンサ３５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子３１には不図示のＰＦＣコントローラが接続される。
【００９０】
本実施形態では、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
【００９１】
（第５の実施形態）
本実施形態では、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有する電源装置を開示する。
図１５は、第５の実施形態による電源装置の概略構成を示す結線図である。
【００９２】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、第４の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
【００９３】
本実施形態では、一次側回路４１を構成するＰＦＣ回路が第４の実施形態によるＰＦＣ回路３０であると共に、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄが、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチ素子４５ａ，４５ｂ，４５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００９４】
本実施形態では、第４の実施形態によるＰＦＣ回路３０と、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴとを、高圧回路である一次側回路４１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００９５】
（第６の実施形態）
本実施形態では、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有する高周波増幅器を開示する。
図１６は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【００９６】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
【００９７】
本実施形態では、第３の実施形態によるゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００９８】
（他の実施形態）
第１の実施形態では、化合物半導体装置としてｐ型ＧａＮトランジスタを例示した。また、第３の実施形態では、化合物半導体装置としてゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ｐ型ＧａＮトランジスタ、ゲートドライバ回路を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のような化合物半導体装置に適用できる。
【００９９】
・その他の装置例１
本例では、ｐ型ＧａＮトランジスタにはＩｎＡｌＮを用いたトランジスタを、ＨＥＭＴにはＩｎＡｌＮ／ＧａＮ・ＨＥＭＴをそれぞれ開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態では、ホール供給層がｎ−ＩｎＡｌＮ、ホール走行層がｐ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にｐ−ＧａＮの自発分極により発生する。
【０１００】
上記した第３の実施形態では、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴについては、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
ｐ型ＧａＮトランジスタについては、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、ホール供給層がｎ−ＩｎＡｌＮ、ホール走行層がｐ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にｐ−ＧａＮの自発分極により発生する。
【０１０１】
本例によれば、上述したｐ型ＧａＮトランジスタと同様に、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な信頼性の高いＩｎＡｌＮを用いたｐ型ＧａＮトランジスタが実現する。
【０１０２】
・その他の装置例２
本例では、ｐ型ＧａＮトランジスタにはＩｎＡｌＧａＮを用いたトランジスタを、ＨＥＭＴにはＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴをそれぞれ開示する。
ＩｎＡｌＧａＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態では、ホール供給層がｎ−ＩｎＡｌＧａＮ、ホール走行層がｐ−ＧａＮで形成される。
【０１０３】
上記した第３の実施形態では、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴについては、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
ｐ型ＧａＮトランジスタについては、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、ホール供給層がｎ−ＩｎＡｌＧａＮ、ホール走行層がｐ−ＧａＮで形成される。
【０１０４】
本例によれば、上述したｐ型ＧａＮトランジスタと同様に、オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な信頼性の高いＩｎＡｌＧａＮを用いたｐ型ＧａＮトランジスタが実現する。
【０１０５】
（付記１）第１の極性の電荷供給層と、
前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、
前記電荷走行層の上方で前記凹部に形成された第１の電極と
を含む第１の素子構造を備えることを特徴とする半導体装置。
【０１０６】
（付記２）前記凹部は、前記電荷走行層を貫通しない非貫通口であることを特徴とする付記１に記載の半導体装置。
【０１０７】
（付記３）前記第１の極性は、負の極性であることを特徴とする付記１又は２に記載の半導体装置。
【０１０８】
（付記４）前記第１の素子構造は、前記電荷走行層の下方に形成された前記第１の極性の電子走行層を更に含むと共に、
前記電子走行層と、
前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、
前記電子供給層の上方に形成された第２の電極と
を含む第２の素子構造を備えることを特徴とする付記３に記載の半導体装置。
【０１０９】
（付記５）第１の素子構造を備えた半導体装置の製造方法であって、
前記第１の素子構造を製造する際に、
第１の極性の電荷供給層を形成する工程と、
前記電荷供給層の上方に、第２の極性の電荷走行層を形成する工程と、
前記電荷走行層に凹部を形成する工程と、
前記電荷走行層の上方で、前記凹部に第１の電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１０】
（付記６）前記凹部を、前記電荷走行層を貫通しない非貫通口として形成することを特徴とする付記５に記載の半導体装置の製造方法。
【０１１１】
（付記７）前記第１の極性は、負の極性であることを特徴とする付記５又は６に記載の半導体装置の製造方法。
【０１１２】
（付記８）前記第１の素子構造と共に第２の素子構造を備えた半導体装置の製造方法であって、
前記第２の素子構造の前記電子走行層を形成する工程と、
前記第１の素子構造の前記電荷供給層と、前記電子走行層の上方に前記第２の素子構造の前記電子供給層とを同時形成する工程と、
前記電子供給層の上方に前記第２の素子構造の前記電荷供給層を形成する工程と
を含むことを特徴とする付記５に記載の半導体装置の製造方法。
【０１１３】
（付記９）バッテリーの充電を行うバッテリーチャージャであって、
第１の極性の電荷供給層と、
前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、
前記電荷走行層の上方で前記凹部に形成された第１の電極と
を含む半導体装置を備えることを特徴とするバッテリーチャージャ。
【０１１４】
（付記１０）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
第１の極性の電子走行層と、
前記電子走行層の上方に形成された前記第１の極性の電荷供給層と、
前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、
前記電荷走行層の上方で前記凹部に形成された第１の電極と
を含む第１の素子構造と、
前記電子走行層と、
前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、
前記電子供給層の上方に形成された第２の電極と
を含む第２の素子構造と
を備えることを特徴とする電源装置。
【０１１５】
（付記１１）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１の極性の電子走行層と、
前記電子走行層の上方に形成された前記第１の極性の電荷供給層と、
前記電荷供給層の上方に形成されており、凹部を有する第２の極性の電荷走行層と、
前記電荷走行層の上方で前記凹部に形成された第１の電極と
を含む第１の素子構造と、
前記電子走行層と、
前記電子走行層の上方に形成された、前記電荷供給層と同層の電子供給層と、
前記電子供給層の上方に形成された第２の電極と
を含む第２の素子構造と
を備えることを特徴とする高周波増幅器。
【符号の説明】
【０１１６】
１  Ｓｉ基板
２，２１，２２  化合物半導体積層構造
２ａ，２１ａ  バッファ層
２ｂ，２２ａ  ホール供給層
２ｃ，２２ｂ  ホール走行層
２ｃａ，２１ｅａ，２１ｅｂ，２２ｅｃ，２２ｂａ  電極用リセス
２ｃａ１，２２ｂａ１  底部
３  素子分離構造
４，２３，２５  ソース電極
５，２４，２６  ドレイン電極
６，２７  ゲート絶縁膜
６ａ，６ｂ，２７ａ，２７ｂ  開口
７，２８，２９  ゲート電極
１０Ａ，２０Ａ，２０Ｂ  レジストマスク
１０Ａａ，２０Ａａ，２０Ｂａ  開口
１１  電源回路
１２  トランジスタ
１２ａ  ｐ型ＧａＮトランジスタ
１２ｂ  ｎ型トランジスタ
１３，１４  コンデンサ
１５  バッテリー
２１ｂ  電子走行層
２１ｃ  中間層
２１ｄ  電子供給層
２１ｅ  キャップ層
３０  ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ  スイッチ素子
３２  ダイオード
３３  チョークコイル
３４，３５  コンデンサ
３６  ダイオードブリッジ
４０  フルブリッジインバータ回路
４１  一次側回路
４２  二次側回路
４３  トランス
５１  ディジタル・プレディストーション回路
５２ａ，５２ｂ  ミキサー
５３  パワーアンプ
１００  ＨＥＭＴチップ
１０１  トランジスタ領域
１０２  ドレインパッド
１０３  ソースパッド
１０４  ＧDDパッド
１０５  Ｇ１パッド
１０６  Ｇ２パッド
１１１  ダイアタッチ剤
１１２  リードフレーム
１１２ａ  筐体リード
１１２ｂ  ドレインリード
１１２ｃ  ソースリード
１１２ｄ  ＧDDリード
１１２ｅ  Ｇ１リード
１１２ｆ  Ｇ２リード
１１３  Ａｌワイヤ
１１４  モールド樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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