(57)【要約】【課題】基板の裏面の膜厚を制御することで、裏面膜の帯電量を減少させるようにした半導体装置及びその製造方法を提供すること。【解決手段】積層膜２０は、Ｓｉ基板１０の裏面に形成された第１の酸化膜２１と、第１のナイトライド膜２２と、第２の酸化膜２３と、第１のポリシリコン膜２４と、第３の酸化膜（ＳｉＯ２）２５と、第２のポリシリコン膜２６とを備えている。Ｓｉ基板１０の裏面から積層膜２０の最表面までの距離は１５００Å以上７０００Å以下である【選択図】図３
2013207090.tif 000002
【特許請求の範囲】
【請求項１】
基板の裏面に形成された積層膜を備えた半導体装置において、
前記積層膜が、
前記基板の裏面に形成された第１の酸化膜と、
該第１の酸化膜上に形成されたナイトライド膜と、
該ナイトライド膜上に形成され、第１の酸化膜より厚い膜厚を有する第２の酸化膜と、
該第２の酸化膜上に形成された第１のポリシリコン膜と、
該第１のポリシリコン膜上に形成されて第３の酸化膜と、
該第３の酸化膜上に形成されて第２のポリシリコン膜とを備え、
前記基板の裏面から前記積層膜の最表面までの距離が、１５００Å以上７０００Å以下であることを特徴とする半導体装置。
【請求項２】
基板の裏面に形成された積層膜を備えた半導体装置の製造方法において、
まず、前記基板の裏面に第１の酸化膜とナイトライド膜を形成する工程と、
次に、前記基板の裏面に第２の酸化膜と第１のポリシリコン膜を形成する工程と、
次に、第３の酸化膜と第２のポリシリコン膜を形成する工程とを有し、
前記基板の裏面に形成された前記積層膜を１５００Å以上７０００Å以下の膜厚になるようにすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、基板の裏面の膜厚を制御することで、裏面膜の帯電量を減少させるようにした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＭＯＳトランジスタとによって構成される回路はＢｉＣＭＯＳと呼ばれ、バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、その用途は広がりつつある。また、エミッタとベースに異なった半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）も知られている。
【０００３】
例えば、非特許文献１には、エミッタにシリコン（Ｓｉ）を、ベースにシリコンゲルマニウム（ＳｉＧｅ）をそれぞれ使用したＨＢＴ（以下、「ＳｉＧｅ−ＨＢＴ」ともいう。）が開示されている。
図１は、従来のＳｉＧｅ−ＨＢＴの構成例を示す断面図である。図１において、ＳｉＧｅ−ＨＢＴのエミッタ（Ｅｍｉｔｔｅｒ）３０３は、Ｎ型の不純物を含むポリシリコンで構成されている。また、ＳｉＧｅ−ＨＢＴのベース（Ｂａｓｅ）は、Ｐ型の不純物を含む単結晶のシリコン・ゲルマニウム層で構成されており、図示しない配線部とのコンタクトをとるためにＬＯＣＯＳ層３０７上まで引き出されている。さらに、ＳｉＧｅ−ＨＢＴのコレクタ（Ｃｏｌｌｅｃｔｏｒ）は、基板３０１に設けられた複数のＮ型不純物層で構成されている。そして、図１に示すように、エミッタ３０３上と、ＬＯＣＯＳ層３０７上に引き出されたベース（すなわち、ベース引き出し電極）上と、コレクタ上にはそれぞれチタンシリサイド（ＴｉＳｉｘ）３０９が形成されている。
【０００４】
図２は、エピタキシャル成長法によって形成されるシリコン・ゲルマニウム層の構成図で、このシリコン・ゲルマニウム層は、通常、３層構造となっている。これら３層のうち、実際にＧｅがドープされているのは中央の層だけで、上方に形成されているＣａｐＳｉ層と、下方に形成されているＢｏｔｔｏｍＳｉ層はノンドープの層である。ＣａｐＳｉ層はｃｅｎｔｅｒＳｉＧｅ層の安定化や、ベースに含まれるボロンとエミッタ（Ｅｍｉｔｔｅｒ）に含まれるリンの拡散領域となっており、エミッタ／ベース接合の場を提供する、などの役割を有する。このような３層構造の層をベース及びベース引き出し電極の材料膜に使用する場合、ＳｉＧｅ層自体はチタンシリサイド化しにくいが、ＣａｐＳｉ層をチタンシリサイド化することでベース引き出し電極の抵抗を下げることができる。
【０００５】
一般に、上述したヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ヘテロ接合の隣りにベース構造を有するバイポーラジャンクショントランジスタ（ＢＪＴ）のことで、ＨＢＴと呼ばれている。ヘテロ構造の効果により、バイポーラトランジスタに比べ、電流増幅率を落とさずに動作速度が向上することができ、最高で５００ＧＨｚ以上で動作する超高速トランジスタの構造の名称である。
【０００６】
このＨＢＴは、基本的にはｎｐｎ型バイポーラトランジスタの応用形と位置づけられるが、エミッタ層とベース層の材料に特徴がある。高速動作のためにはベース層を薄くし、キャリア濃度を上げると効果的であるが、エミッタ層においてバンドギャップが広い材料を用い、ベース層にはバンドギャップが狭い材料を選び、動作時にはエミッタからベースへの拡散電流がベース領域で失われることなくコレクタへ流れるようにする一方で、ベースからエミッタへの拡散電流を価電子帯のヘテロ接合により阻止するように工夫した構造となっている。
【０００７】
例えば、特許文献１には、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が開示されている。この特許文献１のものは、シリコン・ゲルマニウムをベースとするヘテロ接合バイポーラトランジスタのベース抵抗を低減し、遮断周波数及び電流増幅率の向上を図るもので、Ｐ型シリコン基板上にＮ＋型埋込層を形成したのち、Ｎ型コレクタを形成する。次に、素子分離酸化膜を形成したのち、Ｎ＋型コレクタ引上層を形成してから酸化膜、Ｐ＋型ベースポリシリコン電極及び窒化膜を形成する。次に、窒化膜からなる第１のサイドウォールを形成する。次に、中央部の酸化膜をウェットエッチングしたのち、Ｐ＋型シリコン及びＰ＋型ポリシリコンを選択成長する。次に、酸化膜からなる第２のサイドウォールを形成してからＰ＋型シリコンの中央部をエッチングする。次に、Ｐ型シリコン・ゲルマニウムからなるＰ型真性ベースを形成する。次に、Ｎ＋型エミッタを形成したのちＮ＋型エミッタポリシリコン電極を形成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−２９１１３３号公報
【非特許文献】
【０００９】
【非特許文献１】Ａ．Ｃｈａｎｔｒｅ  ｅｔ  ａｌ．“Ａ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｌｏｗ  ｃｏｍｐｌｅｘｉｔｙ  ＳｉＧｅ  ＨＢＴ  ｆｏｒ  ＢｉＣＭＯＳ  ｉｎｔｅｇｒａｔｉｏｎ”，ＩＥＥＥ  ＢＩＰＯＬＡＲ／ＢｉＣＭＯＳ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｍｅｅｔｉｎｇ（ＢＣＴＭ）５．２，ｐｐ．９３−９６，（１９９８）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した非特許文献１のものは、化学気相吸着（ＣＶＤ）によりポリシリコンやシリコンナイトライドをシリコン基板の表面に堆積（デポ）する際、基板（ウエハ）の裏面にも同様の膜が堆積される。そのため、基板の裏面の膜厚を制御しないと、配線エッチングの際に、基板の裏面に過剰な電荷が溜まり、それにより異常放電が生じてしまいＡＬ配線の形状不良が発生するという問題がある。
【００１１】
また、上述した特許文献１のものには、本発明のように基板の裏面の膜厚を制御することで、裏面膜の帯電量を減少させるという課題を解決するものではない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、基板の裏面の膜厚を制御することで、裏面膜の帯電量を減少させるようにした半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、基板の裏面に形成された積層膜を備えた半導体装置において、前記積層膜が、前記基板の裏面に形成された第１の酸化膜と、該第１の酸化膜上に形成されたナイトライド膜と、該ナイトライド膜上に形成され、第１の酸化膜より厚い膜厚を有する第２の酸化膜と、該第２の酸化膜上に形成された第１のポリシリコン膜と、該第１のポリシリコン膜上に形成されて第３の酸化膜と、該第３の酸化膜上に形成されて第２のポリシリコン膜とを備え、前記基板の裏面から前記積層膜の最表面までの距離が、１５００Å以上７０００Å以下であることを特徴とする。
【００１３】
また、請求項２に記載の発明は、基板の裏面に形成された積層膜を備えた半導体装置の製造方法において、まず、前記基板の裏面に第１の酸化膜とナイトライド膜を形成する工程と、次に、前記基板の裏面に第２の酸化膜と第１のポリシリコン膜を形成する工程と、次に、第３の酸化膜と第２のポリシリコン膜を形成する工程とを有し、前記基板の裏面に形成された前記積層膜を１５００Å以上７０００Å以下の膜厚になるようにすることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、基板の裏面の膜厚を制御することで、裏面膜の帯電量を減少させることが可能であり、配線エッチングの際に裏面に溜まる電荷量を制御することで異常放電の発生を抑制し、ＡＬ配線の形状不良を改善する。
【図面の簡単な説明】
【００１５】
【図１】従来のＳｉＧｅ−ＨＢＴの構成例を示す断面図である。
【図２】エピタキシャル成長法によって形成されるシリコン・ゲルマニウム層の構成図である。
【図３】本発明に係る半導体装置を説明するための断面構成図である。
【図４】図３におけるＳｉ基板の裏面から積層膜の最表面までの距離（裏面膜厚）を説明するための図である。
【図５】（ａ）乃至（ｃ）は裏面膜厚に応じた配線良否を示す図である。
【図６】本発明に係る半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施例について説明する。  
図３は、本発明に係る半導体装置を説明するための断面構成図である。本発明の半導体装置は、Ｓｉ基板１０と、このＳｉ基板１０の裏面に形成された積層膜２０とを備えた半導体装置である。積層膜２０は、Ｓｉ基板１０の裏面に形成された第１の酸化膜（ＳｉＯ２）２１と、この第１の酸化膜２１上に形成された第１のナイトライド膜（Ｓｉ２Ｎ４）２２と、この第１のナイトライド膜２２上に形成され、第１の酸化膜２１より厚い膜厚を有する第２の酸化膜（ＳｉＯ２）２３と、この第２の酸化膜２３上に形成された第１のポリシリコン膜（ＰｏｌｙＳｉ）２４と、この第１のポリシリコン膜２４上に形成されて第３の酸化膜（ＳｉＯ２）２５と、この第３の酸化膜２５上に形成されて第２のポリシリコン膜（ＰｏｌｙＳｉ）２６とを備えている。
【００１７】
Ｓｉ基板１０は、７２５±１５μｍの膜厚で、Ｐ型シリコン半導体からなり、抵抗値が１０Ω・ｃｍである。また、第１の酸化膜２１の膜厚は１００Åで、ナイトライド膜２２の膜厚は１４００Åで、第２の酸化膜２３の膜厚は４５０Åで、第１のポリシリコン膜２４の膜厚は３６５０Åで、第３の酸化膜２５の膜厚は１５０Åで、第２のポリシリコン膜２６の膜厚は１６００Åである。
【００１８】
この場合のＳｉ基板１０の裏面から第２のポリシリコン層２６までの膜厚は７３５０Åであるが、Ｓｉ基板１０の裏面から積層膜２０の最表面までの距離（裏面膜厚）は、１５００Å以上７０００Å以下であることが望ましい。
このような構成により、基板裏面の膜厚を制御することで、裏面膜の帯電量を減少させることが可能であり、配線エッチングの際に裏面に溜まる電荷量を制御することで異常放電の発生を抑制し、ＡＬ配線の形状不良を改善することができる。
【００１９】
図４は、図３におけるＳｉ基板の裏面から積層膜の最表面までの距離（裏面膜厚）を説明するための図で、図５（ａ）乃至（ｃ）は裏面膜厚に応じた配線良否を示す図で、図５（ａ）は裏面膜厚が０乃至１５００Åの場合、図５（ｂ）は裏面膜厚が１５００乃至７０００Åの場合、図５（ｃ）は裏面膜厚が７０００Å以上の場合を示している。
図４に示した半導体装置は、Ｓｉ基板１０乃至第２のポリシリコン膜２６までは図３と同様である。図４における積層膜４０は、第２のポリシリコン膜２６上に形成された第４の酸化膜（ＳｉＯ２）２７と第２のナイトライド膜（Ｓｉ２Ｎ４）２８と第５の酸化膜（ＳｉＯ２）２９と第３のポリシリコン膜（ＰｏｌｙＳｉ）３０と第６の酸化膜（ＳｉＯ２）３１と第４のポリシリコン膜３２と第７の酸化膜３３と第５のポリシリコン膜３４と第６のポリシリコン膜（ＰｏｌｙＳｉ）３５と第８の酸化膜（ＳｉＯ２）３６とで構成されている。
【００２０】
また、第４の酸化膜２７の膜厚は５０Åで、第２のナイトライド膜２８の膜厚は１６０Åで、第５の酸化膜２９の膜厚は１７０Åで、第３のポリシリコン膜３０の膜厚は２５００Åで、第６の酸化膜３１の膜厚は１６００Åで、第４のポリシリコン膜３２の膜厚は１０００Åで、第７の酸化膜３３の膜厚は３５０Åで、第５のポリシリコン膜３４の膜厚は５００Åで、第６のポリシリコン膜３５の膜厚は２５００Åで、第８の酸化膜３６の膜厚は３００Åであり、この場合のＳｉ基板１０の裏面から第８の酸化膜３６までの膜厚は１６１８０Åである。
【００２１】
図５（ａ）に示す裏面膜厚は、０乃至１５００Åの場合で配線不良を示している。また、図５（ｂ）に示す裏面膜厚は、１５００乃至７０００Åの場合で配線不良は示されていない。また、図５（ｃ）に示す裏面膜厚は、７０００Å以上の場合で配線不良を示している。つまり、図５（ｂ）に示すように、裏面膜厚は、第１の酸化膜２１の膜厚１００Åと第１のナイトライド膜２２の膜厚１４００Åの合計が１５００Åであり、第２の酸化膜２３の膜厚４５０Åと第１のポリシリコン膜２４の膜厚３６５０Åと第３の酸化膜２５の膜厚１５０Åと第２のポリシリコン膜２６の膜厚１６００Åとの合計５８５０Åであることから、Ｓｉ基板１０の裏面から積層膜２０の最表面までの距離（裏面膜厚）は、１５００Å以上７０００Å以下であることが望ましいことが分かる。
【００２２】
図６は、本発明に係る半導体装置の製造方法を説明するための工程図である。まず、Ｓｉ基板（ウエハ）１０の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅溝素子分離）を形成するために、酸化膜とナイトライド膜を形成する。その際に基板の裏面に第１の酸化膜２１と第１のナイトライド膜２２を形成する（工程１）。さらに、ＤＴＩ（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；深溝素子分離）を形成する際に、基板の裏面に第２の酸化膜２３と第１のポリシリコン膜２４を形成する（工程２）。
【００２３】
次に、Ｐｏｌｙ−ＰｏｌｙＣａｐの下部電極を形成する際に、第３の酸化膜２５と第２のポリシリコン膜２６を形成する（工程３）。
さらに、Ｃａｐの絶縁膜を形成する際に、第４の酸化膜２７と第２のナイトライド膜２８を形成する（工程４）。その後、ゲート酸化膜形成時に第５の酸化膜２９を形成し、ゲート電極形成時に第３のポリシリコン膜３０を形成する（工程５）。
【００２４】
次に、ＨＢＴ形成時に、ＭＯＳ領域をカバーするための保護膜を形成する際に第６の酸化膜３１と第４のポリシリコン膜３２を形成する（工程６）。次に、エミッタとベースを分離するために第７の酸化膜３３と第５のポリシリコン膜３４を形成し（工程７）、次に、エミッタ電極を形成する際に第６のポリシリコン膜３５を形成する（工程８）。次に、インプラ注入時のスルー膜形成時に、さらにＣｏシリサイド形成時の保護膜をデポする際に、第８の酸化膜３６を裏面に形成する（工程９）。次に、ウエハの裏面に形成された積層膜２０を、フッ酸並びにフッ硝酸を用いて所定の膜厚になるようウエットエッチを行う（工程１０）。
【符号の説明】
【００２５】
１０  Ｓｉ基板
２０  積層膜
２１  第１の酸化膜（ＳｉＯ２）
２２  第１のナイトライド膜（Ｓｉ２Ｎ４）
２３  第２の酸化膜（ＳｉＯ２）
２４  第１のポリシリコン膜（ＰｏｌｙＳｉ）
２５  第３の酸化膜（ＳｉＯ２）
２６  第２のポリシリコン膜（ＰｏｌｙＳｉ）
２７  第４の酸化膜（ＳｉＯ２）
２８  第２のナイトライド膜（Ｓｉ２Ｎ４）
２９  第５の酸化膜（ＳｉＯ２）
３０  第３のポリシリコン膜（ＰｏｌｙＳｉ）
３１  第６の酸化膜（ＳｉＯ２）
３２  第４のポリシリコン膜
３３  第７の酸化膜
３４  第５のポリシリコン膜
３５  第６のポリシリコン膜（ＰｏｌｙＳｉ）
３６  第８の酸化膜（ＳｉＯ２）
４０  積層膜
３０１  基板
３０３  エミッタ
３０７  ＬＯＣＯＳ層
３０９  チタンシリサイド（ＴｉＳｉｘ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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