(57)【要約】【課題】半導体装置において、非動作時および動作時に流れる電流を極力抑制して、モバイル製品などのバッテリ消費を抑制する。また、熱暴走によるシステムの誤動作や停止を無くす。【解決手段】半導体装置はＳＲＡＭを備える。ＳＲＡＭは、第２導電型のドライバトランジスタＭ３、Ｍ４と、第２導電型のアクセストランジスタＭ５、Ｍ６と、第１導電型のロードトランジスタＭ１、Ｍ２と、リーク抑制トランジスタＭ１０を具備する。リーク抑制トランジスタＭ１０は、第２導電型で、ゲートをアクセストランジスタＭ６のソースに、ドレインをドライバトランジスタＭ３、Ｍ４の共通ソースに、ソースを電源ＶＳＳにそれぞれ接続される。アクセストランジスタＭ５は、ドレインにビット線ＲＢＬを、ゲートにワード線ＲＷＬをそれぞれ接続されている。アクセストランジスタＭ６は、ドレインにビット線ＷＢＬを、ゲートにワード線ＷＷＬをそれぞれ接続される。【選択図】図２
2013246858.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備える半導体装置であって、
前記ＳＲＡＭは、
第２導電型の第１、第２ドライバトランジスタと、
前記第２導電型の第１、第２アクセストランジスタと、
第１導電型の第１、第２ロードトランジスタと、
前記第２導電型のトランジスタであり、ゲートを前記第２アクセストランジスタのソースに、ドレインを前記第１、第２ドライバトランジスタの共通ソースに、ソースを第２電源にそれぞれ接続された第１リーク抑制トランジスタと
を具備し、
前記第１アクセストランジスタは、ドレインに読出しビット線を、ゲートに読出しワード線をそれぞれ接続され、
前記第２アクセストランジスタは、ドレインに書込みビット線を、ゲートに書込みワード線をそれぞれ接続される
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインが、前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ゲートに接続され、
前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインが、前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ゲートに接続され、
前記第１、第２ロードトランジスタの共通ソースが、第１電源に接続され、
前記第１アクセストランジスタのソースが、前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインに接続され、
前記第２アクセストランジスタのソースが、前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインに接続される
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１リーク抑制トランジスタの閾値電圧の絶対値は、前記第１、第２ロードトランジスタの閾値電圧の絶対値よりも低い
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記書込みビット線は、データの読み出し期間又はデータの保持期間に、前記第１、第２ロードトランジスタの前記共通ソースに接続される第１電源の電位以上に設定される
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記読出しビット線は、データの保持期間に、フローティング状態に設定される
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記読出しワード線と前記書込みワード線とは同一である
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１導電型のトランジスタであり、ゲートを前記第１アクセストランジスタのソースに、ドレインを前記第１、第２ロードトランジスタの前記共通ソースに、ソースを第１電源にそれぞれ接続された第２リーク抑制トランジスタを更に具備する
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記読出しワード線と前記書込みワード線とは同一である
半導体装置。
【請求項９】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備える半導体装置であって、
前記ＳＲＡＭは、
第２導電型の第１、第２ドライバトランジスタと、
前記第２導電型の第１、第２アクセストランジスタと、
第１導電型の第１、第２ロードトランジスタと、
前記第１導電型のトランジスタであり、ゲートを前記第１アクセストランジスタのソースに、ドレインを前記ロードトランジスタの共通ソースに、ソースを第１電源にそれぞれ接続された第２リーク抑制用トランジスタと
を具備し、
前記第１アクセストランジスタは、ドレインに読出しビット線を、ゲートに読出しワード線をそれぞれ接続され、
前記第２アクセストランジスタは、ドレインに書込みビット線を、ゲートに書込みワード線をそれぞれ接続される
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインが、前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ゲートに接続され、
前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインが、前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ゲートに接続され、
前記第１、第２ドライバトランジスタの共通ソースが、第２電源に接続され、
前記第１アクセストランジスタのソースが、前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインに接続され、
前記第２アクセストランジスタのソースが、前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインに接続される
半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記読出しビット線は、データの保持期間に、フローティング状態に設定される
半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記第２リーク抑制トランジスタの閾値電圧の絶対値は、前記第１、第２ドライバトランジスタの閾値電圧の絶対値よりも低い
半導体装置。
【請求項１３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備える半導体装置の動作方法であって、
ここで、前記ＳＲＡＭは、
第２導電型の第１、第２ドライバトランジスタと、
前記第２導電型の第１、第２アクセストランジスタと、
第１導電型の第１、第２ロードトランジスタと、
前記第２導電型のトランジスタであり、ゲートを前記第２アクセストランジスタのソースに、ドレインを前記第１、第２ドライバトランジスタの共通ソースに、ソースを第２電源にそれぞれ接続された第１リーク抑制トランジスタと
を具備し、
前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインが、前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ゲートに接続され、
前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインが、前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ゲートに接続され、
前記第１、第２ロードトランジスタの共通ソースが、第１電源に接続され、
前記第１アクセストランジスタは、ドレインに読出しビット線を、ゲートに読出しワード線を、ソースに前記第１ロードトランジスタと前記第１ドライバトランジスタの共通ドレインをそれぞれ接続され、
前記第２アクセストランジスタは、ドレインに書込みビット線を、ゲートに書込みワード線を、ソースに前記第２ロードトランジスタと前記第２ドライバトランジスタの共通ドレインをそれぞれ接続され、
前記半導体装置の動作方法は、
データの読み出し期間又はデータの保持期間に、前記書込みビット線を、前記第１電源の電位以上に設定するステップと、
前記データの読み出し期間又は前記データの保持期間の終了後に、前記読み出しビット線及び前記書込みビット線を、所定の電位にプリチャージするステップと
を具備する
半導体装置の動作方法。
【請求項１４】
請求項１３に記載の半導体装置の動作方法において、
前記データの保持期間に、前記読出しビット線を、フローティング状態に設定するステップを更に具備する
半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）では、消費電力の増加やトランジスタの耐圧劣化に対して、電源電圧を低下させる対策が施されてきた。しかし、この電源電圧を低下させる対策は、前記の課題を解決する反面で、トランジスタから取得できる電流を低下させ、搭載された回路の動作速度を遅延させるという問題を生じさせた。そこで一般的には、トランジスタの閾値電圧を低くする手段を講じ、トランジスタから取得できる電流を増大させる手法が取られた。たが、閾値電圧を低下させたことによりトランジスタのオフ時に流れるリーク電流（サブスレッショルド電流）は増大するという問題が生じた。
【０００３】
例えば、ＳＲＡＭマクロでは、メモリセルに流れる読み出し電流を、ドライバトランジスタのゲートに掛かる十分なバイアス電圧と共に大きく取ることで、ＳＲＡＭマクロの読み出し性能を良好にし、アクセスを高速にすることができる。しかし、読み出し速度の高速化に反し、スタンバイ時には、メモリセルに流れるリーク電流が、メモリセル内のバイアス電圧の高さと共に増大するという問題が生じる。
【０００４】
このように、メモリセルにおける性能向上（読み出し電流の増加）と問題発生（リーク電流の増加）とは互いにトレードオフの関係にあり、両者を同時に改善する技術は困難である。また、ＳＲＡＭを搭載する多様なＬＳＩはトランジスタの微細化が進展し、両者を同時に解決する技術が望まれている。
【０００５】
上記の課題として関連する技術は、特開２００４−２０６７４５号公報（日本特許第４３８８２７４号：米国公開ＵＳ２００４０１２５６８１（Ａ１））に半導体記憶装置が開示されている。この特開２００４−２０６７４５号公報に開示されたＳＲＡＭのメモリセルのリーク電流を低減する方式は以下のとおりである。メモリアレイに配列された各メモリセルのソースノード（例示：メモリセル内のドライバＭＯＳトランジスタの接地ノード）を共通にする。共通ノードには抵抗及びダイオードとスイッチＭＯＳトランジスタを介し接地電位に接続する。メモリアレイがスタンドバイ時に、スイッチＭＯＳトランジスタをオフにし、各メモリセルの共通ソースノードが接地電位よりも高くなることで、メモリセル及びメモリアレイのリーク電流を低減することができる。
【０００６】
特開２００３−２４９０７８号公報に半導体装置が開示されている。この特開２００３−２４９０７８号公報に開示された方式は、ＳＲＡＭのメモリセルのドライバトランジスタの共通ソースと、接地電源ＶＳＳとの間にＮＭＯＳトランジスタＱ７を設ける。スタンバイ時にはＮＭＯＳトランジスタＱ７をオフにして共通ソースの電位ＶＳＳＭＣが上昇し、リーク電流が低減される。一方、読み出し時及び書き込み時には、ＮＭＯＳトランジスタＱ７をオンにすることで、共通ソースの電位ＶＳＳＭＣをほぼ接地電位ＶＳＳにすることで、動作速度の低下を抑制する。
【０００７】
特開２００５−２９３６２９号公報にＳＲＡＭ装置が開示されている。この特開２００５−２９３６２９号公報に開示された方式は、ＳＲＡＭのメモリセルのドライバトランジスタの共通ソースと、接地電源との間にＮＭＯＳトランジスタＭＮ３を設ける。また、ＮＭＯＳトランジスタＭＮ３のゲートはワード線信号に同期した信号を入力する。データ保持状態（スタンバイ時）では、ＮＭＯＳトランジスタＭＮ３をオフにし、こ、共通ソースの電位を上昇させて、メモリセル内のリーク電流が低減する。一方、ワード線が活性化された時（読み出し時及び書き込み時）には、ＮＭＯＳトランジスタＭＮ３はワード線信号に同期してオン状態になる。そのため、共通ソースの電位はほぼ接地電位となり、データ読み出し時の動作速度の低下は抑制される。また別の方式としては、ＳＲＡＭのメモリセルのロードトランジスタの共通ソースと、電源ＶＤＤとの間にＰＭＯＳトランジスタＭＰ３を設け、ゲートにはワード線信号と同期した信号を入力する。データ保持状態（スタンバイ時）では、ＰＭＯＳトランジスタＭＰ３をオフ状態にする。そのため、共通ソースの電位は高電位側の電源電圧より低下し、メモリセル内に流れるリーク電流を低減する。一方、ワード線が活性化された時（読み出し時及び書き込み時）には、ＰＭＯＳトランジスタＭＰ３をオンにし、共通ソースの電位をほぼ電源電位ＶＤＤにすることにより、データ読み出し時の動作速度の低下を抑制する。
【０００８】
特開２００９−０２６４６１号公報（米国特許ＵＳ５６６８７７０（Ａ））に半導体装置が開示されている。この特開２００９−０２６４６１号公報に開示された方式は、ＳＲＡＭのメモリセルを構成するトランジスタの閾値電圧を上げることによりメモリセル内に流れるリーク電流を低減する方式である。本方式ではメモリセル内のラッチ回路を動作させるためメモリセルに接続する電源電圧（ＶＣＨ）をデータ線の電圧（ＶＣＣ）よりも高くすることで記憶データを保持する。しかし、この方式では、データ線から書き込むデータの電圧（ＶＣＣ）がメモリセルの電源電圧（ＶＣＨ）よりも低いため、メモリセルが保持するデータを書き換えることができない。この対策として、メモリセルのロードトランジスタの共通ソースと、電源ＶＣＨとの間にＰＭＯＳトランジスタＱｐを設け、データ書き込み時には、ＰＭＯＳトランジスタＱｐをオフ状態にし、メモリセル内のラッチ回路から電源（ＶＣＨ）を一旦切り離すことで、データの書き換えを可能にする。
【０００９】
Ａ．Ｔｅｍａｎ，ｅｔ  ａｌ．，“Ａ  ２５０  ｍＶ  ８ｋｂ  ４０ｎｍ  Ｕｌｔｒａ−Ｌｏｗ  Ｐｏｗｅｒ  ９Ｔ  Ｓｕｐｐｌｙ  Ｆｅｅｄｂａｃｋ  ＳＲＡＭ  （ＳＦ−ＳＲＡＭ）”。ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４６，２０１１にＳＲＡＭの構成と、８個のトランジスタで構成するメモリセルに１個のトランジスタを追加したメモリセルが開示されている。ＰＭＯＳトランジスタＭ９は、ソースを電源ＶＤＤに、ドレインをメモリセルの給電ノードに、ゲートをアクセスＮＭＯＳトランジスタＭ２のソースにそれぞれ接続している。この構成により、メモリセルの供給電位を降下させ書き込み特性を改善させている。更に、従来の８個のトランジスタの場合と比較して、ＰＭＯＳトランジスタＭ９によりメモリセル内のリーク電流を低減する効果があると、述べられている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２０６７４５号公報
【特許文献２】特開２００３−２４９０７８号公報
【特許文献３】特開２００５−２９３６２９号公報
【特許文献４】特開２００９−０２６４６１号公報
【非特許文献】
【００１１】
【非特許文献１】Ａ．Ｔｅｍａｎ，ｅｔ  ａｌ．，“Ａ  ２５０  ｍＶ  ８ｋｂ  ４０ｎｍ  Ｕｌｔｒａ−Ｌｏｗ  Ｐｏｗｅｒ  ９Ｔ  Ｓｕｐｐｌｙ  Ｆｅｅｄｂａｃｋ  ＳＲＡＭ  （ＳＦ−ＳＲＡＭ）”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４６，２０１１．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
システムＬＳＩでは、動作時に流れる電流を極力抑制して、熱暴走によるシステムの誤動作や停止を無くすことが重要な課題である。例えば、大規模なシステムＬＳＩに搭載されるＳＲＡＭマクロでは数十メガバイトの大容量メモリアレイが搭載されるため、スタンバイ時だけでなくアクセス時でも、非選択メモリセルに流れるリーク電流を抑制することが重要な技術課題となりつつある。また、読み出し動作中のメモリアレイではビット線に流れる充放電電流が支配的な電力となるため、前記ビット線の充放電電流を低減することも克服すべき技術課題である。これらの技術課題を鑑みて、上述された各文献の方式では、以下に示す理由から、この問題に十分に対応できない。
【００１３】
特開２００４−２０６７４５号公報（日本特許第４３８８２７４号）に開示された方式は、メモリアレイがイネーブル時に、スイッチＭＯＳトランジスタをオンにすることで、選択及び非選択の区別なく全メモリセルで共通ソースノードを接地状態にする。従って、イネーブル時のメモリアレイ又は、アクセス中のメモリアレイではメモリセル内を流れるリーク電流を低減することができない。
【００１４】
特開２００３−２４９０７８号公報に開示された方式は、ワード線の選択信号（又はそれに準ずる信号）の活性／非活性に応答してメモリセルの低電位側の電源電位ＶＳＳＭＣを低く／高くする方式である。従って、ワード線の選択信号に同期して電源電位ＶＳＳＭＣが変化する。その結果、ワード線信号が立ち上がり以降において、電源電位ＶＳＳＭＣが安定するまでの猶予時間が必要となり、アクセス時間を遅延させる原因となる。また、電源電位ＶＳＳＭＣを切り替える制御回路がワード線ごとに必要であり、チップ面積と電力を増大させる。
【００１５】
特開２００５−２９３６２９号公報に開示された方式には、以下の課題がある。この方式は、ワード線の選択信号（又はそれに準ずる信号）の活性／非活性に応答してメモリセルの低電位側の電源電位を低く／高くする方式、又は、メモリセルの高電位側の電源電位を高く／低くする方式である。従って、メモリセルへのアクセス時に、ワード線の選択信号が出力された以降において、前述のメモリセルの電源電位が変化する。この結果、メモリセルでは電源電位が安定するまでの猶予時間が必要であり、アクセス時間を遅延させる原因となる。また、電源電位を切り替える制御回路がワード線ごとに必要であり、チップ面積と電力を増大させる。
【００１６】
特開２００９−０２６４６１号公報に開示された方式には、以下の課題がある。この方式は、メモリセルのアクセス時ではメモリセルへの供給電圧を切り離し、スタンバイ時では供給電圧をメモリセルへ接続する。このため、供給電圧の切り替え以降において電源電圧が安定するまでの猶予時間が必要であり、この猶予時間がアクセス時間を遅延させる原因となる。また、切り替え信号は、ワード線選択信号またはワード線選択信号より遅れた信号としているため、これもアクセスを遅らせる原因となる。さらに、電源電圧を切り替える制御回路が必要であり、チップ面積と電力を増大させる。
【００１７】
ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４６，２０１１に開示された方式には、以下の課題がある。この方式は、メモリセルに９個のＭＯＳトランジスタを用いて構成しているため、従来の６トランジスタ・メモリセルよりもメモリアレイの面積を１．５倍以上に増大させる。また、本メモリセルのＶＤＤ側の給電ノードは、アクセス以降において安定的な電位にすぐにならないため、書き込みアクセス以降の数サイクルに掛けて、従来の８個のトランジスタを用いるメモリセルよりもリーク電流を増加させる欠点がある。
【００１８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
一実施の形態によれば、ＳＲＡＭを備える半導体装置において、ドライバトランジスタの共通ソースと電源との間にＮＭＯＳトランジスタを接続し、ゲートを記憶ノードに接続する。又は／及び、ロードトラジスタの共通ソースと電源との間にＰＭＯＳトランジスタを接続し、ゲートを記憶ノードに接続する。
【発明の効果】
【００２０】
前記一実施の形態によれば、半導体装置において、読み出し動作電流及びスタンバイ時に流れるリーク電流を極力低減して、熱暴走によるシステムの誤動作や停止を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】図１Ａは第１の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１Ｂ】図１Ｂは第１の実施の形態に係る半導体装置の構成を示すＳＲＡＭマクロのブロック図である。
【図２】図２は第１の実施の形態に係る半導体装置のメモリセルの構成を示す回路図である。
【図３Ａ】図３Ａは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す回路図である。
【図３Ｂ】図３Ｂは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図３Ｃ】図３Ｃは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図４】図４は記憶ノードＳＮＴにデータ“１”を格納したメモリセルの平均リーク電流の保持サイクル依存性を示すグラフである。
【図５】図５はデータ“１”の分布率とメモリセルアレイ内の全メモリセルのリーク電流との相関を示すグラフである。
【図６】図６はデータ“１”の分布率とメモリセルアレイ内の全メモリセルのリーク電流との相関を示すグラフである。
【図７】図７はデータ“１”の分布率とメモリセルアレイ内の全メモリセルのリーク電流との相関を示すグラフである。
【図８】図８はデータ“１”の分布率とメモリセルアレイ内の全メモリセルのリーク電流との相関を示すグラフである。
【図９】図９はデータ“１”の分布率とメモリセルアレイ内の全メモリセルのリーク電流との相関を示すグラフである。
【図１０】図１０はメモリセルアレイの合計リーク電流の保持サイクル依存性を示すグラフである。
【図１１Ａ】図１１Ａは保持期間でのメモリセルのリーク電流を低減する方法を説明する図である。
【図１１Ｂ】図１１Ｂは保持期間でのメモリセルのリーク電流を低減する方法を説明する図である。
【図１１Ｃ】図１１Ｃは保持期間でのメモリセルのリーク電流を低減する方法を説明する図である。
【図１２】図１２は保持期間でのメモリセルのリーク電流を低減する他の方法を説明する図である。
【図１３】図１３は第１の実施の形態に係るメモリセルのレイアウトの例を示す概略平面図である。
【図１４】図１４は第２の実施の形態に係る半導体装置のメモリセルの構成を示す回路図である。
【図１５】図１５は読み出し動作時にビット線からメモリセルに流れ込むビット線電流の抑制効果を説明する図である。
【図１６】図１６は各デバイス条件でのビット線電流の抑制効果の一例を示す表である。
【図１７】図１７は第３の実施の形態に係る半導体装置のメモリセルの構成を示す回路図である。
【図１８Ａ】図１８Ａは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す回路図である。
【図１８Ｂ】図１８Ｂは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図１８Ｃ】図１８Ｃは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図１９】図１９は記憶ノードＳＮＴにデータ“１”を格納したメモリセルの平均リーク電流の保持サイクル依存性を示すグラフである。
【図２０】図２０は第４の実施の形態に係る半導体装置のメモリセルの構成を示す回路図である。
【図２１Ａ】図２１Ａは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す回路図である。
【図２１Ｂ】図２１Ｂは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図２１Ｃ】図２１Ｃは記憶ノードＳＮＴにデータ“１”を格納したメモリセルを示す等価回路である。
【図２２】図２２は記憶ノードＳＮＴにデータ“１”を格納したメモリセルに、流れる平均リーク電流の保持サイクル依存性を示すグラフである。
【図２３】図２３は第５の実施の形態に係る半導体装置のメモリセルの構成を示す回路図である。
【図２４】図２４はデバイスと電源電圧のコーナー条件でビット線電流の抑制効果を示した一例である。
【図２５】図２５は各制御方式でのリーク電流の保持サイクル依存性を示すグラフである。
【図２６】図２６は各制御方式でのリーク電流の保持サイクル依存性を示すグラフである。
【図２７】図２７は各制御方式でのリーク電流の保持サイクル依存性を示すグラフである。
【図２８】図２８は各制御方式でのリーク電流の保持サイクル依存性を示すグラフである。
【図２９】図２９は各デバイス条件でのビット線電流の抑制効果の温度依存性を示すグラフである。
【図３０】図３０は各デバイス条件でのビット線電流の抑制効果の温度依存性を示すグラフである。
【図３１】図３１は各デバイス条件でのビット線電流の抑制効果の温度依存性を示すグラフである。
【図３２】図３２はデバイスと電源電圧の各コーナー条件でのビット線電流について従来セルを基準にするＷＢＬ線放電電流の低減率の温度依存性を示すグラフである。
【図３３】図３３はワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間を示す表である。
【図３４】図３４は図３３の結果に関して、従来セルの遅延時間を基準とした各制御方法での遅延時間の増加率を示すグラフである。
【図３５】図３５は、図３３の結果に関して、従来セルの遅延時間を基準とした各制御方法での遅延時間の増加率を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００２３】
（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成について説明する。
図１Ａ及び図１Ｂは、第１の実施の形態に係る半導体装置の構成を示すブロック図である。図１Ａは、半導体装置１としてメモリ混載のＬＳＩ（半導体チップ）の一例を示している。図１Ｂは、半導体装置１に搭載されるＳＲＡＭマクロ２の一例を示している。半導体装置１は、図１Ａに示すように、ＳＲＡＭマクロ２を含む演算処理回路３と、ＳＲＡＭマクロ２を含む周辺回路４と、その他のＳＲＡＭマクロ２を備えている。ＳＲＡＭマクロ２は、図１Ｂに示すように、読み出し動作時にビット線をシングルエンドで構成するメモリセルＭＣを有している。
【００２４】
ＳＲＡＭマクロ２は、メモリセルアレイＭＣＡと、アドレスバッファＡＢと、ロウデコーダＲＤと、ワードドライバ（図示せず）と、カラムデコーダＣＤと、カラムセレクタＣＳと、センスアンプ／データ出力バッファＳＡＢＦと、入力バッファＤＩＢを具備している。メモリセルアレイＭＣＡは、複数のメモリセルＭＣと、複数のワード線ＷＷＬ、ＲＷＬと、複数のビット線ＲＢＬ、ＷＢＬとを備えている。複数のワード線ＷＷＬ、ＲＷＬは、Ｘ方向に延在している。複数のビット線ＲＢＬ、ＷＢＬは、Ｙ方向に延在している。複数のメモリセルＭＣは、複数のワード線ＷＷＬ、ＲＷＬと複数のビット線ＲＢＬ、ＷＢＬとの複数の交点に対応して、マトリクス状に配置されている。メモリセルＭＣの詳細は後述される。アドレスバッファＡＢは、外部からのアドレス信号Ａｄｄｒｅｓｓを取り込み、プリデコード信号ＲＡ、ＣＡに変換する。プリデコード信号ＲＡ、ＣＡはロウデコーダＲＤとカラムデコーダＣＤへ出力する。
【００２５】
メモリセルＭＣのデータ読み出し動作を説明する。ロウデコーダＲＤは、プリデコード信号ＲＡに基づいて、所望のワード線ＲＷＬを選択し、非選択のワード線ＲＷＬをＬｏｗ電位に固定する。カラムデコーダＣＤは、プリデコード信号ＣＡに基づいて、所望のビット線ＲＢＬを選択する。選択されたワード線ＲＷＬとビット線ＲＢＬの交点に接続されたメモリセルＭＣはビット線ＲＢＬに読み出し信号を出力する。前記ビット線ＲＢＬはカラムセレクタＣＳのスイッチを介して読み出し信号をセンスアンプ／データ出力バッファＳＡＢＦに伝送する。センスアンプはメモリセルＭＣの読み出し信号を増幅し、データ出力バッファを介してチップの外部にデータＤｏｕｔを出力する。ここで、図２のセンスアンプ／データ出力バッファＳＡＢＦは、センスアンプと出力バッファをそれぞれ備えた回路ブロックを示している。
【００２６】
メモリセルＭＣへのデータ書き込み動作を説明する。ロウデコーダＲＤは、プリデコード信号ＲＡに基づいて所望のワード線ＲＷＬを選択し、非選択のワード線ＲＷＬをＬｏｗ電位に固定する。入力バッファＤＩＢは、外部から入力されたデータ信号Ｄｉｎを受信し、カラムセレクタＣＳに出力する。また、カラムデコーダＣＤは、プリデコード信号ＣＡに基づく所望のビット線ＲＢＬ、ＷＢＬを、カラムセレクタＣＳを介して選択する。選択されたビット線ＲＢＬ、ＷＢＬには入力データに基づく書き込みデータ信号が伝送され、メモリセルＭＣに入力データを書き込む。なお、外部信号チップイネーブルＣｈｉｐ−ＥｎａｂｌｅはＳＲＡＭマクロ２をアクセスできる状態に活性化する信号であり、スタンバイ時には各ブロックを非活性状態にして不要な電流を流さないようにする。本実施の形態では、図１Ｂに例示されるＳＲＡＭマクロ２内のメモリセルアレイＭＣＡを構成するメモリセルＭＣに関してリーク電流を削減する方式を示すものである。
【００２７】
図２は、第１の実施の形態に係る半導体装置のメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第２導電型（Ｎ）のドライバトランジスタＭ３、Ｍ４と、第２導電型（Ｎ）のアクセストランジスタＭ５、Ｍ６と、第１導電型（Ｐ）のロードトランジスタＭ１、Ｍ２と、第２導電型（Ｎ）のリーク抑制トランジスタＭ１０により構成している。リーク抑制トランジスタＭ１０は、ゲートをアクセストランジスタＭ６のソース（記憶ノードＳＮＢ）に、ドレインをドライバトランジスタＭ３、Ｍ４の共通ソースに、ソースを電源Ｖｓｓにそれぞれ接続されている。アクセストランジスタＭ５は、ドレインに読出しビット線ＲＢＬを、ゲートに読出しワード線ＲＷＬをそれぞれ接続されている。アクセストランジスタＭ６は、ドレインに書込みビット線ＷＢＬを、ゲートに書込みワード線ＷＷＬをそれぞれ接続されている。
【００２８】
本実施の形態では、記憶ノードＳＮＴのデータが“１”の場合、リーク抑制トランジスタＭ１０によりメモリセルＭＣ内に印加される低電位側の電位（ノードＮＳの電位）を高くし、メモリセルＭＣを流れるリーク電流を低減する。この低電位側の電位（ノードＮＳの電位）は、制御信号を介さず、メモリセルＭＣの書き込みデータに対応してメモリセルＭＣ内で自律的に行われる。従って、従来技術で示されるようなリーク抑制トランジスタＭ１０の制御が不要であり、アクセス時間は制御信号に律速されず、かつ制御信号を生成する制御回路も不要となる。このリーク電流の低減効果は、非選択のメモリセルＭＣだけでなく、選択されたメモリセルＭＣにおいても同様に得ることができる。更にワード線は読み出し用と書き込み用のワード線を用いているため、読み出し動作時には、対となる一方のアクセストランジスタＭ６がオフ状態を維持し、ビット線ＷＢＬからメモリセルＭＣを介して放電する電流が流れず、メモリセルアレイ全体の読み出し動作電流は低減される。
【００２９】
具体的には、メモリセルＭＣは、６トランジスタで構成する従来のＳＲＡＭメモリセルにおいて、読み出し時のビット線ＲＢＬをシングルエンドで構成する例に置き換え、更にリーク抑制トランジスタＭ１０を加えたものである。ロードトランジスタＭ１、Ｍ２は、ＰＭＯＳトランジスタである。それ以外のドライバトランジスタＭ３、Ｍ４、アクセストランジスタＭ５、Ｍ６、及びリーク抑制トランジスタＭ１０は、ＮＭＯＳトランジスタである。ロードトランジスタＭ１とドライバトランジスタＭ３はドレインを共通にして接続されたインバータＩＶｔを構成している。ロードトランジスタＭ２とドライバトランジスタＭ４もドレインを共通にして接続されたインバータＩＶｂを構成している。インバータＩＶｔとインバータＩＶｂの入力と出力はそれぞれ互いにクロスカップル接続したラッチ回路を構成し、各出力において相補の関係にある。インバータＩＶｔの記憶ノードＳＮＴにはアクセストランジスタＭ５のソースが接続されている。アクセストランジスタＭ５のゲートには読み出しと書き込み兼用のワード線ＲＷＬが接続され、ドレインには読み出しと書き込み兼用のビット線ＲＢＬが接続されている。同様に、インバータＩＶｂの記憶ノードＳＮＢにはアクセストランジスタＭ６のソースが接続されている。アクセストランジスタＭ６のゲートには書き込み用のワード線ＷＷＬが接続され、ドレインには書き込み用のビット線ＷＢＬが接続されている。ロードトランジスタＭ１、Ｍ２の共通ソースには電源Ｖｄｄが接続されている。ドライバトランジスタＭ３、Ｍ４の共通ソース（ノードＮＳ）にはリーク抑制トランジスタＭ１０のドレインが接続されている。リーク抑制トランジスタＭ１０のソースには電源Ｖｓｓが接続され、ゲートには記憶ノードＳＮＢ（アクセストランジスタＭ６のソース）が接続されている。以上の構成は、上述の本実施の形態の効果を得るための具体的な構成として好ましい。
【００３０】
次に、第１の実施の形態に係る半導体装置の動作について説明する。ここでは、メモリセルＭＣの書き込み動作、保持状態、及び読み出し動作について図２を参照して説明する。これ以降の説明では、記憶ノードＳＮＴがデータ“１”を記憶しているとき、メモリセルＭＣに流れるリーク電流を抑制する回路が機能することから、この状態のモードをＳｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅと呼ぶことにする。また、記憶ノードＳＮＴがデータ“０”を記憶しているとき、読み出しアクセス時にビット線からメモリセルＭＣを介して読み出し電流が流れることから、この状態のモードをＲｅａｄ−Ｍｏｄｅと呼ぶことにする。
【００３１】
まず、メモリセルＭＣ内の記憶ノードＳＮＴにおいて、データ“０”の状態からデータ“１”を書き換える場合（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅに状態を変える場合）について説明する。ビット線ＲＢＬ、ＷＢＬに接続されたプリチャージ回路（図示せず）は、アクセス動作開始以前にビット線ＲＢＬ、ＷＢＬを、電源電圧Ｖｄｄにプリチャージする。次に、ロウデコーダＲＤは、ワードドライバ（図示せず）を介して、選択ワード線ＲＷＬ、ＷＷＬを立ち上げ、アクセストランジスタＭ５、Ｍ６をオンにする。また、書き込みバッファは入力データに応じて書き込みデータをビット線ＲＢＬ、ＷＢＬに出力する。カラムデコーダＣＤは、カラムセレクタＣＳの選択ビット線のスイッチを活性化し、書き込みバッファから送られたデータを、選択ビット線ＲＢＬ、ＷＢＬに伝送する。書き込みデータが“１”の場合、ビット線ＲＢＬの電位をＨｉｇｈにし、ビット線ＷＢＬの電位をＬｏｗにする。その結果、メモリセルＭＣ内の記憶ノードＳＮＴの電位はＬｏｗからＨｉｇｈになり、記憶ノードＳＮＢの電位はＨｉｇｈからＬｏｗになる。すなわち、記憶ノードＳＮＴ及び記憶ノードＳＮＢの電位は、ビット線ＲＢＬ、ＷＢＬを介して、入力データに応じた電位に書き換えられる。
【００３２】
以降、選択ワード線電位をロウ電位（Ｖｓｓ電位）にすることでメモリセルの記憶データの書き換えが終了する。メモリセルＭＣにおいて、記憶ノードＳＮＴのデータが“１”の状態を保持することは、記憶ノードＳＮＢの記憶状態を“０”に保持することになる。リーク抑制トランジスタＭ１０のゲートは記憶ノードＳＮＢと共通なノードであり、リーク抑制トランジスタＭ１０はオフ状態になる。この状態のメモリセルに流れるリーク電流を考慮してメモリセルの等価回路を図３Ｂと図３Ｃに示す。ドライバトランジスタＭ３、Ｍ４の共通ソースをノードＮＳとすれば、ノードＮＳ（及び記憶ノードＳＮＢ）の電位は、図３Ｃに示す等価素子を用いて、Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）と表すことができる（詳細は後述する）。ここで、等価抵抗Ｒ１０はリーク抑制トランジスタＭ１０がオフしたときの等価素子、等価抵抗ＲｍｃはインバータＩＶｔの等価抵抗とインバータＩＶｂの等価抵抗の合成抵抗である。すなわち、このノードＮＳの電位Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）は、メモリセルＭＣ内を流れるリーク電流に関して、等価抵抗の分割比で表すことができる。本メモリセルＭＣにおいて、記憶ノードＳＮＴにデータ“１”が保持された状態では、低電位側の電位（ノードＮＳの電位）はＶｓｓよりも高くなり、メモリセルに供給する電源電圧差（Ｖｄｄ−ノードＮＳの電位）はＶｄｄ−Ｖｓｓよりも低くなるため、メモリセルＭＣ内を流れるリーク電流を低減することができる。
【００３３】
ただし、データの書き込み動作直後のノードＮＳ（及び記憶ノードＳＮＢ）の電位はＶｓｓよりも低い電位となる。これは書き込み終了時のワード線電位の降下を受けて記憶ノードＳＮＢにカップリングノイズが乗るためである。従って、リーク抑制トランジスタＭ１０のオフ時の等価抵抗Ｒ１０（ノードＮＳとＶｓｓ間のインピーダンス）が一時的に高くなるためメモリセル内のリーク電流はその期間でさらに低減される。保持期間（保持状態の期間）が長くなると、ノードＮＳの電位が上昇して、上記の式の値になる。ノードＮＳの電位変化はメモリセルに流れるリーク電流を左右させるため、リーク電流の保持期間依存性については後述する。
【００３４】
次に、データ“１”の読み出し動作について説明する。ビット線ＲＢＬ、ＷＢＬに接続されたプリチャージ回路（図示せず）は、アクセス動作開始以前にビット線ＲＢＬ、ＷＢＬを電源電圧Ｖｄｄにプリチャージする。ロウデコーダＲＤは、ワードドライバ（ロウでコーダ内に配置）を介して、選択するワード線ＲＷＬのみを立ち上げ（Ｖｄｄに上昇）、ワード線ＲＷＬに接続する全てのメモリセルＭＣのアクセストランジスタＭ５をオンにする。ビット線ＲＢＬの電位はＨｉｇｈであり、記憶ノードＳＮＴにデータ“１”を記憶するメモリセルでは、ビット線ＲＢＬの電位と記憶ノードＳＮＴの電位がＶｄｄであるため、ワード線ＲＷＬの電位がＶｄｄに立ち上がっても、アクセストランジスタＭ５は非活性状態である。そのため、ビット線ＲＢＬの電位はプリチャージ電位Ｖｄｄを維持する。その後、ビット線ＲＢＬの電位は、カラムデコーダＣＤにより選択されたカラムセレクタＣＳ内のスイッチを介してセンスアンプＳＡＢＦにより読み出し信号を増幅して出力バッファによりＳＲＡＭマクロ外にデータを出力する。
【００３５】
メモリセルＭＣにおいて、データ“１”の状態からデータ“０”を書き換える場合（Ｒｅａｄ−Ｍｏｄｅに状態を変える場合）について説明する。ビット線のプリチャージからワード線の立ち上げ後、書き込みバッファから送られたデータを、選択ビット線ＲＢＬ、ＷＢＬに伝送するまでは、上記の書き込み動作と同じである。選択ビット線ＲＢＬ、ＷＢＬの書き込みデータにより、記憶ノードＳＮＴの電位はＨｉｇｈからＬｏｗになり、記憶ノードＳＮＢの電位はＬｏｗからＨｉｇｈになる。すなわち、記憶ノードＳＮＴ及び記憶ノードＳＮＢの電位は、ビット線ＲＢＬ、ＷＢＬを介して、入力データに応じた電位に書き換えられる。その後、ワード線ＲＷＬとＷＷＬの電位をロウ電位（Ｖｓｓ電位）にすることでメモリセルの記憶データの書き換えが終了する。
【００３６】
メモリセルＭＣにおいて、記憶ノードＳＮＴ、ＳＮＢのデータがそれぞれ“０”、“１”のとき、記憶ノードＳＮＢの電位はＶｄｄ電位であり、リーク抑制トランジスタＭ１０及びドライバトランジスタＭ３はオン状態である。記憶ノードＳＮＴとノードＮＳの電位はドライバトランジスタＭ３とリーク抑制トランジスタＭ１０を介してＶｓｓ電位となる。
【００３７】
次に、データ“０”の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、上記の読み出し動作と同じである。ビット線ＲＢＬの充電電荷は、ワード線の立ち上げによりメモリセルＭＣ内のドライバトランジスタＭ３とリーク抑制トランジスタＭ１０を介してＶｓｓに放電される。従って、ビット線ＲＢＬの電位は降下し、このときの降下電位が読み出し信号となる。以降の動作は、上記の読み出し動作と同じであり、ここでは説明を省略する。
【００３８】
前記の読み出し信号の放電速度は、従来の６トランジスタを用いたメモリセルと比較して遅くなる。この放電速度は、読み出し動作のアクセス時間に関与し、放電速度が遅い場合には、センスアンプを起動するタイミングを遅らせる必要があり、アクセス時間を遅らせる要因となる。これは、センスアンプの感度の点から、メモリセルＭＣの読み出し信号を大きく取る必要があるためである。このように、読み出し信号であるビット線の放電速度はＳＲＡＭマクロの特性として重要な値であり、ＨＳＰＩＣＥを用いた計算機シミュレーションにより検討した結果を後述する。
【００３９】
本実施の形態に係るメモリセルのメカニズム及び効果について説明する。
ビット線ＲＢＬに現れる読み出し信号は、記憶ノードＳＮＴに格納されたデータが“０”（Ｌｏｗ）のとき、ビット線ＲＢＬの充電電荷がドライバトランジスタＭ３とリーク抑制トランジスタＭ１０を介してＶｓｓに放電することで生じる。記憶ノードＳＮＴに格納されたデータが“１”（Ｈｉｇｈ）のとき、ビット線ＲＢＬの電位と記憶ノードＳＮＴがＨｉｇｈ電位であり、アクセストランジスタＭ５のゲートがＨｉｇｈ電位に立ち上がったとしてもアクセストランジスタＭ５はオフ状態（非活性状態）を保持する。この二つの動作状態を鑑みると、記憶ノードＳＮＴが“０”のときのみにビット線には電圧の変化が起こることが分かる。従って、記憶ノードＳＮＴがデータ“０”を保持しているときには、ビット線ＲＢＬの充電電荷を放電する速度が要求されるため、ドライバトランジスタＭ３のゲートとソース間には十分なバイアス電圧を印加する必要がある。言い換えれば、ノードＮＳの電位は接地電位であるＶｓｓに十分に近い電位に設定される必要があると言える。また、記憶ノードＳＮＴが“１”のときは、ドライバトランジスタＭ３のゲートとソースが同電位であれば、記憶ノードＳＮＴの電位をＨｉｇｈ電位に維持できる。このことは、ノードＮＳの電位に関係がなく、記憶ノードＳＮＴの電位をＨｉｇｈ電位に維持できることを意味している。一方で、読み出し時のビット線の放電速度を速くする（読み出し電流を増加する）ことと、メモリセルＭＣ内のリーク電流を抑制することは互いにトレードオフの関係にあることが知られている。具体的には、読み出しの放電電流を増やすためにドライバトランジスタＭ３、Ｍ４のゲート幅を大きくすると、その反面ではリーク電流が増加することが知られている。このことは、ドライバトランジスタＭ３、Ｍ４のサイズを単純に増減する方法では、読み出し電流の増加（または維持）とリーク電流の抑制の両方を同時に解決することはできない。
【００４０】
図２に示すメモリセルＭＣに、記憶ノードＳＮＴにデータ“０”が格納され、記憶ノードＳＮＢにデータ“１”が格納されている場合（Ｒｅａｄ−Ｍｏｄｅ）を想定する。記憶ノードＳＮＢにはバイアス電位Ｖｄｄが掛かり、リーク抑制トランジスタＭ１０のゲートとソースとの間には（Ｖｄｄ−Ｖｓｓ）の電位差が印加されている。リーク抑制トランジスタＭ１０はオン状態であり、ノードＮＳの電位はＶｓｓである。ドライバトランジスタＭ３のゲートとソースと間には（Ｖｄｄ−Ｖｓｓ）の電位差が印加されていることになる。記憶ノードＳＮＴの電位はドライバトランジスタＭ３とリーク抑制トランジスタＭ１０を介してＶｓｓに保持される。
【００４１】
記憶ノードＳＮＴにデータ“１”が格納され、記憶ノードＳＮＢにデータ“０”が格納されている場合（Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ）を想定する。記憶ノードＳＮＴに掛かるバイアス電位はＶｄｄである。また、記憶ノードＳＮＢに掛かるバイアス電位は、リーク抑制トランジスタＭ１０がオフ状態にあるため、メモリセルＭＣ内を流れるリーク電流を等価抵抗で示した分割比で表される。図３Ａ〜図３Ｃは、このときの電位状態を説明する図である。図３ＡはメモリセルＭＣを示す回路であり、図３Ｂ及び図３ＣはＳｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ時のメモリセルＭＣを等価回路で示したものである。
【００４２】
図３Ａに示すように、記憶ノードＳＮＴはＨｉｇｈ（Ｖｄｄ電位）を保持し、ドライバトランジスタＭ４はオン状態（活性状態）である。従って、ノードＮＳと記憶ノードＳＮＢは共通となるため、リーク抑制トランジスタＭ１０がダイオード接続を構成する。また、ドライバトランジスタＭ３とロードトランジスタＭ２はオフ状態である。インバータＩＶｔ、ＩＶｂは前記トランジスタＭ３とＭ２を介してＶｄｄからＶｓｓに向かってリーク電流が流れる。このリーク電流の状態をメモリセルＭＣでは、抵抗素子に置き換えた等価回路で表すことができる。図３Ｂに示すように、抵抗Ｒｉｖｔ、ＲｉｖｂはインバータＩＶｔ、ＩＶｂをそれぞれ等価抵抗に置き換えたものである。また、抵抗Ｒ１０はリーク抑制トランジスタＭ１０を等価抵抗に置き換えたものである。ダイオードＤ１０はリーク抑制トランジスタＭ１０がダイオード接続を構成していることを示し、等価素子に置き換えたものである。図３Ｃは、図３Ｂの等価抵抗Ｒｉｖｔ、Ｒｉｖｂを合成抵抗Ｒｍｃに置き換えたものである。図３Ｃに基づいて、Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ時のノードＮＳの電位Ｖｎｓは、Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）で表すことができる。ノードＮＳの電位Ｖｎｓは、ＶｓｓよりもΔＶｎｓ＝Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）だけ高くなる。ただし、このときのノードＮＳの電位Ｖｎｓは、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０よりも低い場合で成立する。ノードＮＳの電位Ｖｎｓが、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０よりも高い場合には、ノードＮＳの電位Ｖｎｓは、ダイオードＤ１０でクランプされ、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０となる。
【００４３】
このように、記憶ノードＳＮＴの電位がＨｉｇｈ（Ｖｄｄ）、記憶ノードＳＮＢの電位がＬｏｗ（ノードＮＳの電位）のとき（Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅのとき）、ノードＮＳの電位ＶｎｓはＶｓｓよりも上記ΔＶｎｓだけ高くバイアスされる。この結果、メモリセルＭＣ内を流れるリーク電流ｉｍｃは、ｉｍｃ＝Ｖｄｄ／（Ｒｍｃ＋Ｒ１０）となる。ここで、リーク抑制トランジスタＭ１０を用いない従来のメモリセルでは、リーク電流ｉｃｏｎは、ｉｃｏｎ＝Ｖｄｄ／Ｒｍｃとなる。従って、メモリセルＭＣ内を流れるリーク電流（ｉｍｃ）は、従来のリーク電流（ｉｃｏｎ）と比較して低減される。
【００４４】
ここで、リーク抑制トランジスタＭ１０の閾値電圧の絶対値は、ロードトランジスタＭ１、Ｍ２の閾値電圧の絶対値よりも低いことが、より好ましい。上記に示したように、ノードＮＳの電位Ｖｎｓが、ダイオードＤ１０でクランプされ、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０となる場合を考慮し、ロードトランジスタＭ１のゲートとソース間に掛かるバイアス電圧を十分に高くし、ロードトランジスタＭ１のオン抵抗を小さくするためである。これにより、記憶ノードＳＮＴにおけるノイズに対する耐性を高くすることができる。
【００４５】
ただし、ノードＮＳの電位は、ビット線ＷＢＬからアクセストランジスタＭ６を介して流れ込むリーク電流が殆ど無く、無視できる値として示している。このアクセストランジスタＭ６を介するリーク電流の低減方法は後述される。なお、アクセストランジスタＭ６などのアクセストランジスタを介するリーク電流は、他の実施の形態においても同様に無視して取り扱う。
【００４６】
図４は、メモリセルの記憶ノードＳＮＴにデータ“１”（Ｖｄｄ）を書き込み、保持状態（ワード線ＲＷＬ、ＷＷＬの電位をＶｓｓ）にしたときのメモリセル内を流れる平均リーク電流Ｉｄｄｍｃの保持サイクル依存性を示すグラフである。この図は、ＨＳＰＩＣＥを用いて計算機シミュレーションにより算出した値を用いている。横軸はデータ書き込み後の保持状態のサイクル数を示し、縦軸は平均リーク電流Ｉｄｄｍｃ（ｎＡ）を対数で示している。この図において、白抜き三角は、本実施の形態のメモリセルＭＣを構成するトランジスタのデバイス特性の条件を、ＮＭＯＳトランジスタ：Ｆａｓｔ／ＰＭＯＳトランジスタ：Ｆａｓｔ（以下、「ＦＦ条件」という）とし、Ｖｄｄ＝１．２Ｖ（以下、「１．２Ｖ条件」という）とした場合の結果である。黒三角は、従来の６トランジスタのメモリセル（以下、「従来セル」という）において、ＦＦ条件とし、１．２Ｖ条件とした場合の結果である。白抜き丸は、メモリセルＭＣを構成するトランジスタのデバイス特性の条件を、ＮＭＯＳトランジスタ：Ｃｅｎｔｅｒ／ＰＭＯＳトランジスタ：Ｃｅｎｔｅｒ（以下、「ＣＣ条件」という）とし、Ｖｄｄ＝１．１Ｖ（以下、「１．１Ｖ条件」という）とした場合の結果である。黒丸は、従来セルにおいて、ＣＣ条件とし、１．１Ｖ条件とした場合の結果である。白抜き四角は、メモリセルＭＣを構成するトランジスタのデバイス特性の条件をＮＭＯＳトランジスタ：Ｓｌｏｗ／ＰＭＯＳトランジスタ：Ｓｌｏｗ（以下、「ＳＳ条件」という）とし、Ｖｄｄ＝１．０Ｖ（以下、「１．０Ｖ条件」という）とした場合の結果である。黒四角は、従来セルにおいて、ＳＳ条件とし、１．０Ｖ条件とした場合の結果である。
【００４７】
図４に示すように、Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅでは、ＳＳ条件、ＣＣ条件、ＦＦ条件の順でリーク電流（Ｉｄｄｍｃ）が増加する。また、本実施の形態のメモリセルＭＣ（図２）は、従来セル（６トランジスタ）のリーク電流と比較して、ＦＦ条件で２９．７％の低減、ＣＣ条件で３８．９％の低減、ＳＳ条件で３１．５％の低減を図ることができる。ただし、これらの値はデータの書き込み動作後に保持状態を維持し５０サイクル目のリーク電流値を比較している。このように、本実施の形態のメモリセルＭＣは、Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅにおいて従来セルよりもリーク電流を低減する効果がある。
【００４８】
上述したように、Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅでは、メモリセルＭＣのリーク電流は、従来セルのリーク電流と比較して低減される。しかし、Ｒｅａｄ−Ｍｏｄｅ時では、メモリセルＭＣのリーク電流は、従来セルのリーク電流とほぼ同等であり、リーク電流を低減する効果はない。言い換えれば、本実施の形態において、メモリセルＭＣに流れるリーク電流は、メモリセル内に記憶するデータに依存する。メモリセルアレイＭＣＡ内を構成する複数のメモリセルＭＣのうち、データ“１”を格納したメモリセルＭＣが多数個ある場合には、リーク電流を低減する効果は大きくなる。一方、データ“０”を格納したメモリセルが多数個ある場合には、リーク電流を低減する効果は小さくなる。
【００４９】
図５〜図９は、メモリセルアレイ内の全メモリセルのリーク電流とデータ“１”の分布率との相関を示すグラフである。これらの図は、ＨＳＰＩＣＥを用いた計算機シミュレーションにより算出している。各グラフは、１００ビットのメモリセルＭＣを有するメモリセルアレイＭＣＡについて、データ“１”を格納するメモリセル数の割合（残りはデータ“０”を格納するメモリセルＭＣ）と、メモリセルアレイＭＣＡ内のリーク電流との相関を示したものである。ここで、縦軸は全メモリセルのリーク電流（ｎＡ）の合計を示し、横軸はメモリセルアレイＭＣＡ内のデータ“１”の分布率（％）（データ“１”が格納されているメモリセル数の割合）を示している。図５は１．２Ｖ条件でＦＦ条件での場合を示している。図６は１．１Ｖ条件でＣＣ条件での場合を示している。図７は１．０Ｖ条件でＳＳ条件での場合を示している。図８は１．２Ｖ条件でＦＳ条件での場合を示している。図９は１．２Ｖ条件でＳＦ条件での場合を示している。また、各図において、白抜き丸は温度１２５℃（以下、「１２５℃条件」という）での本実施の形態のメモリセルＭＣを示し、点線は１２５℃条件での従来セルを示す。また、白抜き三角は温度７５℃（以下、「７５℃条件」という）での本実施の形態のメモリセルＭＣを示し、破線（短）は７５℃条件での従来セルを示す。また、白抜き四角は温度４０℃（以下、「４０℃条件」という）での本実施の形態のメモリセルＭＣを示し、破線（長）は４０℃条件での従来セルを示す。また、白抜き菱形は温度２５℃（以下、「２５℃条件」という）での本実施の形態のメモリセルＭＣを示し、実践は２５℃条件での従来セルを示す。
【００５０】
本実施の形態のメモリセルＭＣと従来セルを同じ条件で比較した場合、以下のことが分かる。
図５に示すように、ＦＦ条件では、１２５℃条件、７５℃条件、４０℃条件、２５℃条件において、データ“１”を格納するメモリセルＭＣがそれぞれ６％以上、１６％以上、３２％以上、４０％以上あれば、従来セルと比較して、リーク電流を低減することができる。また、図６に示すように、ＣＣ条件では、１２５℃条件、７５℃条件、４０℃条件、２５℃条件において、データ“１”を格納するメモリセルＭＣがそれぞれ２３％以上、４５％以上、６１％以上、６１％以上あれば、従来セルと比較して、リーク電流を低減することができる。また、図７に示すように、ＳＳ条件では、１２５℃条件、７５℃条件、４０℃条件、２５℃条件において、データ“１”を格納するメモリセルＭＣがそれぞれ４５％以上、７０％以上、７７％以上、７７％以上あれば、従来セルと比較して、リーク電流を低減することができる。また、図８に示すように、ＦＳ条件では、１２５℃条件、７５℃条件、４０℃条件、２５℃条件において、データ“１”を格納するメモリセルＭＣがそれぞれ１３％以上、３３％以上、５２％以上、５２％以上あれば、従来セルと比較して、リーク電流を低減することができる。また、図９に示すように、ＳＦ条件では、１２５℃条件、７５℃条件、４０℃条件、２５℃条件において、データ“１”を格納するメモリセルＭＣがそれぞれ４％以上、１０％以上、１９％以上、１９％以上あれば、従来セルと比較して、リーク電流を低減することができる。
【００５１】
ここで、リーク電流の温度依存性を検討すると、以下のことが分かる。
図５〜図９に示すように、リーク電流は温度に対して依存性があり、図５に示すように、１．２Ｖ条件、ＦＦ条件の場合、温度が１２５℃（１２５℃条件）において、全体のリーク電流が最大となる。温度が７５℃、４０℃、２５℃（それぞれ、７５℃条件、４０℃条件、２５℃条件）と低くなるに連れて、全体のリーク電流も低下することがわかる。
【００５２】
また、メモリセルアレイＭＣＡ内のデータ“１”の分布率とリーク電流の相関では、温度が低くなるほど、データ“１”の分布率の依存度が下がることがわかる。図５に示すように、１．２Ｖ条件でＦＦ条件での場合、１２５℃条件において、データ“１”（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ）のメモリセルＭＣが全体の６％以上あれば、従来セルに比べてリーク電流を抑制することができる。従来セルに比べてリーク電流を低減するためには、１２５℃条件、７５℃条件、４０℃条件、２５℃条件と温度が低くなるに連れて、記憶データ“１”のメモリセルＭＣの割合を、１６％以上、３２％以上、４０％以上と高くする必要がある。デバイスモデルのバラツキを考慮すると、ＦＦ条件以外のデバイス条件についても参照する必要があるが、リーク電流が最大となるＦＦ条件（図５）を基準に比較するとＣＣ条件（図６）、ＦＳ条件（図８）、ＳＦ条件（図９）ではリーク電流が一桁低く、ＳＳ条件（図７）では二桁低い値である（いずれも１２５℃条件で比較）。これらのＦＦ条件以外のデバイスについてはデータ“１”の分布率を考慮しなくてもリーク電流は十分に低いことは明白である。その内でもリーク電流が多く流れる条件は、１２５℃条件でＳＦ条件の約７２０ｎＡ、１２５℃条件でＦＳ条件の約４６０ｎＡである。しかし、前記のＳＦ条件では記憶データ“１”の分布率が４％以上あれば従来セルよりもリーク電流を低減できる。また、前記のＦＳ条件でも記憶データ“１”の分布率が１３％以上あれば従来セルよりもリーク電流を低減できる。
【００５３】
メモリセルアレイ内に格納されるデータ“０”、“１”はランダムなデータとして仮定される場合、１ビットのデータを２値で表現する記憶データでは、メモリセルに“１”が書き込まれる確率は５０％と予測される。また、ＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）の半導体チップに搭載するＳＲＡＭマクロのメモリ容量は数キロ〜数十メガビットのメモリマクロであり、１チップに搭載するＳＲＡＭマクロの個数は数百から数千個である。従って、メモリマクロごとに格納されるデータに偏りがある場合でも記憶データの偏りはチップ全体で平準化され、記憶データ“１”に書き込まれるメモリセルの確率は５０％に近くなる。従って、上記図５〜図９におけるほとんどの場合において、リーク電流低減の効果を得ることができる。また、リーク電流を最大にするＦＦ条件では、いずれの場合でも従来セルに比べてリーク電流を低減する効果がある。
【００５４】
図１０は、メモリセルアレイを流れる合計リーク電流Ｉｄｄの保持サイクル依存性を示すグラフである。この図は、ＨＳＰＩＣＥを用いた計算機シミュレーションにより算出している。横軸はデータ書き込み後の保持状態のサイクル数を示し、縦軸は合計の平均リーク電流Ｉｄｄ（ｎＡ）を示している。この図において、本実施の形態のメモリセルＭＣについては、三角、丸、四角のマークで示し、三角は１．２Ｖ条件でＦＦ条件の場合、丸は、１．１Ｖ条件でＣＣ条件の場合、四角は、１．０Ｖ条件でＳＳ条件の場合の結果を、それぞれ示したものである。また、領域Ａは、ＦＦ条件での従来セルのリーク電流よりも、リーク電流が大きくなる範囲である。具体的には、約３３ｎＡ以上の範囲である。領域Ｂは、ＣＣ条件での従来セルのリーク電流よりも、リーク電流が大きくなる範囲である。具体的には、約２ｎＡ以上の範囲である。
【００５５】
メモリセルアレイＭＣＡ内のデータ“１”の分布率に依存してリーク電流の値が異なるため、ここではデータ“１”の分布率を５０％（データ“１”の分布率も５０％）として仮定している。具体的には、平均リーク電流Ｉｄｄｍｃと、平均リーク電流Ｉｄｄｒｄをそれぞれ測定した。ただし、平均リーク電流Ｉｄｄｍｃは、メモリセルＭＣの記憶ノードＳＮＴに“１”（Ｖｄｄ）を書き込み、保持状態（ワード線の電位をＶｓｓ）にしたときにＶｄｄ電源を流れる平均リーク電流である。平均リーク電流Ｉｄｄｒｄは、記憶ノードＳＮＴに“０”（Ｖｓｓ）を書き込み、保持状態にしたときにＶｄｄ電源を流れる平均リーク電流である。図１０のグラフは、平均リーク電流Ｉｄｄｍｃと平均リーク電流Ｉｄｄｒｄの合計値（Ｉｄｄ）を保持サイクル数でプロットしたものである。
【００５６】
図１０に示すように、ＳＳ条件、ＣＣ条件、ＦＦ条件の順でリーク電流（Ｉｄｄ）は増加する。また、ＦＦ条件で顕著なように、データ書き込み後の約１４サイクルまでのリーク電流は、リーク電流が飽和する１５サイクル以降よりも低い値を示している。これは、本実施の形態の動作の説明でも記述したように、以下の理由による。データ書き込み後の記憶ノードＳＮＢの電位は、書き込み動作終了時のワード線ＲＷＬ、ＷＷＬの立下り電位によりカップリングノイズを受けて一時的にＶｓｓよりも低くなる。このため、リーク抑制トランジスタＭ１０のゲート電位は負電位が印加され、リーク抑制トランジスタＭ１０のオフ時の抵抗値が高くなり、ノードＮＳの電位も高くなる。従って、メモリセルＭＣに掛かるバイアス電圧（Ｖｄｄ−ＮＳの電位）は低くなり、メモリセルＭＣを流れるリーク電流が抑制される。データ書き込み後は次第に、ノードＮＳと記憶ノードＳＮＢの電位が上昇し、Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）で一定となり、リーク電流（Ｉｄｄ）も飽和する。
【００５７】
図１０に示すように、ＦＦ条件を基準にリーク電流を見ると、ＣＣ条件で二桁低く、ＳＳ条件で三桁低い値である（図１０には記載していないが、ＦＳ条件（１．２Ｖ条件）、ＳＦ条件（１．２Ｖ条件）でも一桁低い値である）。このことから、リーク電流が最大となる条件はＦＦ条件（１．２Ｖ条件）である。また、領域Ａとの比較から、本実施の形態のＦＦ条件（１．２Ｖ条件）では、従来セルに比べてリーク電流が１４％低減される。また、領域Ｂとの比較から、本実施の形態のＣＣ条件（１．１Ｖ条件）では、従来セルに比べてリーク電流が１０％低減される。
【００５８】
図２５〜図２８は、各制御方式（後述の第３、第４の実施の形態を含む）でのリーク電流のサイクル依存性を示すグラフである（ただし、図２７、図２８は部分的に拡大している）。この図は、ＨＳＰＩＣＥを用いた計算機シミュレーションにより算出した値をプロットしたものである。横軸はデータ書き込み後に保持状態を維持したサイクル数であり、縦軸は合計の平均リーク電流Ｉｄｄ（ｎＡ）を示している。図１０と同様に、メモリセルアレイＭＣＡ内のデータ“１”の分布率が５０％（データ“０”の分布率も５０％）であると仮定して、平均リーク電流Ｉｄｄ（平均リーク電流Ｉｄｄｍｃと平均リーク電流Ｉｄｄｒｄの合計値）を保持サイクル数でプロットしている。この図において、黒塗り四角は、第１の実施の形態（以下、「Ｖｓｓ制御」又は「Ｖｓｓ−Ｃｎｔｒｌ」ともいう）における１．２Ｖ条件でＦＦ条件での場合を示したものである。黒塗り丸は、第３の実施の形態（以下、「Ｖｄｄ制御」又は「Ｖｄｄ−Ｃｎｔｒｌ」ともいう）において１．２Ｖ条件でＦＦ条件の場合である。黒塗り三角は、第４の実施の形態（以下、「Ｖｓｓ＋Ｖｄｄ制御」又は「Ｖｓｓ＋Ｖｄｄ−Ｃｎｔｒｌ」ともいう）において１．２Ｖ条件でＦＦ条件の場合である。白抜き四角は、第１の実施の形態において１．１Ｖ条件でＣＣ条件での場合である。白抜き丸は、第３の実施の形態において１．１Ｖ条件でＣＣ条件での場合である。白抜き三角は、第４の実施の形態において１．１Ｖ条件でＣＣ条件での場合である。白抜き菱形は、第１の実施の形態において１．０Ｖ条件でＳＳ条件での場合である。バツ印は、第３の実施の形態において１．０Ｖ条件でＳＳ条件での場合である。白抜き逆三角は、第４の実施の形態において１．０Ｖ条件でＳＳ条件での場合である。また、領域Ｃは、ＦＦ条件での従来セルのリーク電流よりも、リーク電流が大きくなる範囲である。図２５〜図２８は、１２５℃条件、７５℃条件、４０℃条件、２５℃条件の場合をそれぞれ示している。
【００５９】
図２５の黒塗り四角に示されるように、１．２Ｖ条件かつＦＦ条件かつ１２５℃条件では、従来セルと比較して、リーク電流が１４％低減される。また、図２６の黒塗り四角に示されるように、１．２Ｖ条件かつＦＦ条件かつ７５℃条件では、従来セルと比較して、リーク電流が１３．６％低減される。また、図２７の黒塗り四角に示されるように、１．２Ｖ条件かつＦＦ条件かつ４０℃条件では、従来セルと比較して、リーク電流が１４．１％低減される。また、図２８の黒塗り四角に示されるように、１．２Ｖ条件かつＦＦ条件かつ２５℃条件では、従来セルと比較して、リーク電流が９．０％低減される。
【００６０】
以上のように、本実施の形態ではメモリセルアレイＭＣＡのリーク電流値は、メモリセルアレイ内に記憶されるデータの分布率に依存する。しかし、記憶されるデータ“１”の分布率とリーク電流の相関、上述の特性を示すデバイスのバラツキや温度依存性、データ“１”がメモリセルに記憶される確率、ＳｏＣ半導体チップに搭載されるメモリセルＭＣの個数などにリーク電流が依存しながらも、同一条件下では本実施の形態のメモリセルＭＣは、従来セルよりもリーク電流を低減する効果がある。
【００６１】
次に、ワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間について説明する。図３３は、ワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間を示す表である（後述の第２−第５の実施の形態を含む）。この図は、ＨＳＰＩＣＥを用いた計算機シミュレーションにより算出した結果に基づいている。ここで、読み出し信号の遅延時間の定義は、ワード線ＲＷＬの電位が振幅（Ｖｄｄ−Ｖｓｓ電位差）の５０％に立ち上がった時点からビット線ＲＢＬの電位が５０％に立下った時点までに要した時間としている。「温度」は温度条件を示す。「ＣＣ，１．１Ｖ」は、１．１Ｖ条件でＣＣ条件を示す。「ＦＦ，１．２Ｖ」は、１．２Ｖ条件でＦＦ条件を示す。「ＳＳ，１．０Ｖ」は、１．０Ｖ条件でＳＳ条件を示す。「従来セル」は従来のメモリセルを示す。「Ｖｓｓ制御」は“Ｖｓｓ−Ｃｎｔｒｌ”すなわち第１、第２の実施の形態を示す。「Ｖｓｓ＋Ｖｄｄ制御」は“Ｖｓｓ＋Ｖｄｄ−Ｃｎｔｒｌ”すなわち第４、第５の実施の形態を示す。「Ｖｄｄ制御」は“Ｖｄｄ−Ｃｎｔｒｌ”すなわち第３の実施の形態を示す。数値の単位はｐｓｅｃ．である。各制御方法において、動作温度をパラメータとして、２５℃条件から１２５℃条件まで１０℃ステップで遅延時間を算出した。
【００６２】
ＣＣ条件においては、従来セルで７４．０〜７５．９ｐｓｅｃ．の遅延であり、第１の実施の形態（Ｖｓｓ制御）で８８．４〜９１．５ｐｓｅｃ．の遅延である。ＦＦ条件においては、従来セルで４７．１〜４８．２ｐｓｅｃ．の遅延であり、第１の実施の形態で５４．０〜５５．８ｐｓｅｃ．の遅延である。ＳＳ条件においては、従来セルで１４２．７〜１４３．１ｐｓｅｃの遅延であり、第１の実施の形態では１８３．９〜１８５．２ｐｓｅｃ．の遅延である。
【００６３】
図３４は、図３３の結果に関して、従来セルの遅延時間を基準とした、各制御方法での遅延時間の増加率を示すグラフである（後述の第２、第４、第５の実施の形態を含む）。ただし、各制御方法の１１本の棒グラフは、左側から右側に向かって順に、１２５℃条件から２５℃条件までの１０℃ステップの１１個の動作温度条件を示している。Ｖｓｓ制御のＣＣ条件（Ｖｓｓ制御“ＣＣ”）では従来セルに比べて約１７％の遅延増加が認められる。また、Ｖｓｓ制御のＦＦ条件（Ｖｓｓ制御“ＦＦ”）では従来セルに比べて約１４％の遅延増加が認められる。また、Ｖｓｓ制御のＳＳ条件（Ｖｓｓ制御“ＳＳ”）では従来セルに比べて約２３％の遅延増加が認められる。また、Ｖｓｓ制御のＦＳ条件、ＳＦ条件（Ｖｓｓ制御“ＦＳ”、“ＳＦ”）では、それぞれＶｓｓ制御のＦＦ条件、ＣＣ条件と概ね同様の傾向が認められる。
【００６４】
次に、保持期間にビット線ＷＢＬからメモリセルに流れ込むリーク電流を低減する方法について説明する。
図１１Ａ〜図１１Ｃは、保持期間にメモリセルに流れ込むリーク電流を低減する方法を説明する図である。このうち、図１１Ａは、ビット線ＷＢＬの電位をＶｓｓに固定した場合の回路図である。図１１Ｂは、ビット線ＷＢＬの電位をＶｄｄに固定した場合の回路図である。図１１Ｃは、記憶ノードＳＮＢをＬｏｗ電位にしたときの電位状態を示すグラフである。保持期間のビット線ＷＢＬの電位を適切な状態にし、保持期間中にメモリセルに流れ込むリーク電流を低減する方法を以下に検討する。
【００６５】
まず、図１１Ａに示すように、ビット線ＷＢＬの電位をＶｓｓにする場合について考える。保持期間にワード線ＷＷＬの電位はＬｏｗ（Ｖｓｓ）を維持している。メモリセルＭＣの記憶ノードＳＮＢにＨｉｇｈ（Ｖｄｄ）となる電位が格納されている場合、アクセストランジスタＭ６からビット線ＷＢＬへリーク電流（サブスレッショルド電流）が流れる。一方、記憶ノードＳＮＢにＬｏｗ（Ｖｎｓ＝Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０））電位となるデータが格納されている場合、リーク電流は殆ど流れない。これは、リーク抑制トランジスタＭ１０とアクセストランジスタＭ６が同じデバイスで構成されているためである。
【００６６】
つぎに、図１１Ｂに示すように、ビット線ＷＢＬの電位をＶｄｄにする場合について考える。保持期間にメモリセルＭＣの記憶ノードＳＮＢにＨｉｇｈ（Ｖｄｄ）電位となるデータが格納されている場合、アクセストランジスタＭ６のソースとドレインの電位は同じである。従って、アクセストランジスタＭ６はオフ状態であり、メモリセルＭＣとビット線ＷＢＬ間にリーク電流（サブスレッショルド電流）は流れない。一方、記憶ノードＳＮＢにＬｏｗ（Ｖｎｓ＝Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０））電位となるデータが格納されている場合、図１１Ｃに示すように、ワード線ＷＷＬのＬｏｗ（Ｖｓｓ）電位は、記憶ノードＳＮＢの電位やビット線ＷＢＬの電位よりも低く、アクセストランジスタＭ６を通してメモリセルＭＣとビット線ＷＢＬ間にリーク電流が殆ど流れない。以上の結果から、保持期間中にビット線ＷＢＬの電位をＶｄｄ又はそれ以上の電位で保持することで、ビット線ＷＢＬとメモリセルＭＣ間を流れるリーク電流は抑制できる。
【００６７】
また、ビット線ＷＢＬは、読み出し期間中でも電位状態を変えないため、読み出し動作中のビット線ＷＢＬの電位をＶｄｄ又はそれ以上の電位で保持することにより、モリセルＭＣとビット線ＷＢＬ間のリーク電流は低減される。
【００６８】
図１２は、保持期間にビット線ＲＢＬからメモリセルＭＣに流れ込むリーク電流を低減する方法を説明するための図である。本図では、ビット線ＲＢＬ、ＷＢＬ上に接続された二個のメモリセルＭＣｈｉｇｈとＭＣｌｏｗを示している。メモリセルＭＣｈｉｇｈとＭＣｌｏｗは、それぞれアクセストランジスタＭ０５、Ｍ１５を介して同一のビット線ＲＢＬに接続されている。ここでは、ビット線ＲＢＬの電位を適切な状態にし、保持期間に複数のメモリセル間で流れるリーク電流について低減する方法を以下に検討する。
【００６９】
まず、メモリセルＭＣｈｉｇｈの記憶ノードＳＮ０Ｔにはデータ“１”（Ｈｉｇｈ）、メモリセルＭＣｌｏｗの記憶ノードＳＮ１Ｔにはデータ“０”（Ｌｏｗ）が格納されていると仮定する。ビット線ＲＢＬの電位をＶｓｓにした場合、メモリセルＭＣｈｉｇｈのアクセストランジスタＭ０５を介して、記憶ノードＳＮ０Ｔを介してビット線ＲＢＬのＶｓｓ電位にリーク電流が流れる。一方、ビット線ＲＢＬの電位をＶｄｄにした場合、ビット線ＲＢＬから記憶ノードＳＮ１Ｔを介してＶｓｓにリーク電流が流れる。このように上記の二つの仮定ではリーク電流が流れることが分かる。また、これらの仮定では、保持サイクルが多くなると、その保持期間中のサイクル数分だけリーク電流が流れ続ける。
【００７０】
ここでビット線ＲＢＬをフローティング状態にすることを考察する。
フローティング時、メモリセルＭＣｈｉｇｈのＶｄｄからアクセストランジスタＭ０５とビット線ＲＢＬを介してメモリセルＭＣｌｏｗのＶｓｓに流れ込むリーク電流のパスが出来る。このリーク電流は、等価的にはロードトランジスタＭ０１、アクセスとランジスタＭ０５、アクセストランジスタＭ１５、ドライバトランジスタＭ１３、リーク抑制トランジスタＭ１１０の等価抵抗と、ビット線の配線抵抗で算出される値となる。また、ビット線ＲＢＬには、ＶｄｄとＶｓｓの間に中間電位が発生したともいえる。例えば、図１Ｂに示すＳＲＡＭマクロ２において、Ｙ方向に１６個のメモリセルＭＣが並んでいると仮定し、データ“１”とデータ“０”が繰り返し格納されていた場合、１．２Ｖ条件かつＦＦ条件かつ１２５℃条件ではフローティングのビット線ＲＢＬには約９２ｍＶの電位が発生する。このため、メモリセルＭＣｈｉｇｈのアクセストランジスタＭ０５のゲート電位（Ｖｓｓ）はソース電位（ビット線ＲＢＬの電位９２ｍＶ）よりも下がり、ビット線ＲＢＬへのリーク電流が低減される。以上のように、保持期間においてビット線ＲＢＬをフローティング状態にすることで、同一のビット線上に接続された複数のメモリセル間に流れるリーク電流は低減できる。この技術は、本実施の形態のメモリセルだけでなく、リーク抑制トランジスタＭ１１（第３の実施の形態：後述）を接続するメモリセルについても適用可能である。
【００７１】
以上のように、読み出し期間及び保持期間において、ビット線ＷＢＬの電位をＶｄｄにすることで、ビット線ＷＢＬとメモリセルＭＣとの間に流れるリーク電流を抑制できる。加えて、保持期間において、ビット線ＲＢＬの電位をフローティング状態とすることで、同一のビット線ＲＢＬ上に接続された複数のメモリセルＭＣ間で流れるリーク電流を抑制できる。また、保持期間においては、前記の状態を同時に行うことで、更にリーク電流を抑制することができる。
【００７２】
次に、図２のメモリセルＭＣのレイアウトについて説明する。
図１３は、本実施の形態に係るメモリセルのレイアウトの一例を示す概略平面図である。図中のＭ１〜Ｍ６、Ｍ１０の各ＭＯＳトランジスタは、図２に示すメモリセルを構成する各トランジスタに対応している。従来セルのレイアウトは図１３のレイアウトからＭ１０のＮＭＯＳトランジスタを除いた領域である。言い換えると、本実施の形態では図面における縦方向（上方向）にＭ１０を追加している。このため、レイアウト面積は、従来セルと比較して、縦方向でＮＭＯＳトランジスタ１個分、メモリセルサイズが長くなる。
【００７３】
以上、説明したように、本実施の形態のメモリセルＭＣを用いることで、データ保持期間中のメモリセルアレイ内のリーク電流は従来セルに比べて低減することができる。また、本実施の形態では特別な制御信号を用いずにリーク電流の低減を制御できるため、リーク電流制御用の回路を追加せず、制御信号のタイミングを設計する必要がない。また、アクセス時のメモリセルアレイＭＣＡでも、非選択メモリセルにおいては、記憶するデータに依存してリーク電流を低減するためメモリセルアレイＭＣＡ全体のリーク電流を低減することができる。さらには、読み出し用のビット線をシングルエンドとしたことにより、読み出し動作時には、対をなす一方のビット線ＷＢＬからの放電電流がなく、読み出し動作時の消費電流を低減することができる。
【００７４】
本実施の形態ではメモリセルＭＣに流れるリーク電流と読み出し動作電流が従来セルに比べて低減できる。従って、本メモリセルを搭載するシステムＬＳＩの消費電力は抑制される。特にバッテリを有するモバイル製品では消費電力を抑制できる効果からシステムの動作時間を長期化することができる。また、消費電流の増加に伴うＬＳＩの温度上昇を抑制することができ、熱暴走によるシステムＬＳＩの誤動作や停止を抑止する効果がある。更に、本実施の形態を搭載するＬＳＩを用いたシステムでは前記の誤動作や停止が抑止できるため、システム全体の信頼性は向上する。
【００７５】
（第２の実施の形態）
第２の実施の形態に係る半導体装置の構成について説明する。上述の第１の実施の形態のＳＲＡＭマクロ２と本実施の形態のＳＲＡＭマクロ２とは以下の点で相違している。上述の第１の実施の形態のＳＲＡＭマクロ２は、読み出し動作用と書き込み動作用に分離したワード線（ワード線ＲＷＬ及びワード線ＷＷＬ）を有している。一方、本実施の形態のＳＲＡＭマクロ２は共通のワード線ＷＬのみを有している。従って、本実施の形態のＳＲＡＭマクロ２では、アクセストランジスタＭ５、Ｍ６が共通のワード線ＷＬにより制御されている点で第１の実施の形態のＳＲＡＭマクロ２と異なる。以下では、主に上述の相違点について説明する。
【００７６】
図１４は、第２の実施の形態に係る半導体装置のメモリセルＭＣの構成を示す回路図である。本実施の形態のメモリセルＭＣは、アクセストランジスタＭ５、Ｍ６のゲートを共通のワード線ＷＬに接続し、他は第１の実施の形態と同じである。従って、アクセストランジスタＭ５、Ｍ６のオン／オフはワード線ＷＬの選択／非選択信号に対応して制御される。
【００７７】
第１の実施の形態と同様に本実施の形態でも、記憶ノードＳＮＴのデータが“１”のとき、ノードＮＳの電位が高くなることで、メモリセルＭＣ内を流れるリーク電流を低減する。また、第１の実施の形態と同様に、リーク抑制トランジスタＭ１０は制御信号を介さず、メモリセルＭＣの記憶データに対応して自律的に行われる。そのため、特別な制御信号に律速されずアクセス時間が遅くならない。また、制御信号を生成する回路が不要であるため消費電力を増加させない。さらに、リーク電流の低減効果は、アクセスされたメモリセルアレイＭＣＡにおいても同様に得ることができる。本実施の形態では、読み出し用と書き込み用のワード線を共通にしているため、ワードデコーダ及びワードドライバをワード線ごとに一組配置することで構成でき、第１の実施の形態と比較してワードドライバの追加がなくチップ面積や消費電力を増大させない。しかし、記憶ノードＳＮＢが“０”のときの読み出し電流は、対となる一方のビット線ＷＢＬの充電電荷が記憶ノードＳＮＢを介して放電するため、第１の実施の形態と比較して消費電流を増大させる欠点がある。ところで、この放電電流に関して、本メモリセルでは回路構成上で抑制する特性があることが分かっている。主に、この点に関して以下に説明する。
【００７８】
本実施の形態における書き込み動作及び保持状態については、第１の実施の形態と同じであるので説明を省略する。
【００７９】
記憶ノードＳＮＴのデータが“１”、記憶ノードＳＮＢのデータが“０”（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ）の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ただし、ワード線ＲＷＬ、ＷＷＬは共通ワード線ＷＬとして動作する。選択した共通のワード線ＷＬを立ち上げ（Ｖｄｄに上昇）、ワード線に接続された全メモリセルのアクセストランジスタＭ５、Ｍ６をオンにする。その結果、ビット線ＲＢＬの電位と記憶ノードＳＮＴの電位がＨｉｇｈ（Ｖｄｄ）電位であるため、アクセストランジスタＭ５がオフ状態（非活性状態）になり、ビット線ＲＢＬの電位は変化しない。これは第１の実施の形態と同じである。一方、アクセストランジスタＭ６はオン状態であり、メモリセルＭＣの記憶ノードＳＮＢがＬｏｗであるためビット線ＷＢＬの充電電荷が放電され、ビット線ＷＢＬの電位は低下する。ビット線ＷＢＬからメモリセルＭＣ内のＶｓｓに向かって電流が流れ、記憶ノードＳＮＢとノードＮＳの電位は上昇する。このときのリーク抑制トランジスタＭ１０は、ダイオード接続の構成となるため、ノードＮＳの電位がリーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０でクランプされる。このため、ノードＮＳの電位は閾値電圧Ｖｔｈ１０以下に下がらないため、ビット線電流はＶｓｓ電位まで完全に放電されず、ビット線ＷＢＬでの読み出し動作電流は低減される。
【００８０】
次に、データ“０”（Ｒｅａｄ−Ｍｏｄｅ）の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ただし、ワード線ＲＷＬ、ＷＷＬは共通ワード線ＷＬとして動作する。選択された共通のワード線ＷＬを立ち上げる（Ｖｄｄに上昇）ことにより、ワード線に接続された全メモリセルのアクセストランジスタＭ５、Ｍ６をオンにする。その結果、ビット線ＲＢＬの充電電荷はメモリセルＭＣ内の記憶ノードＳＮＴを経由してＶｓｓに放電される。一方、メモリセルＭＣの記憶ノードＳＮＢはＨｉｇｈ（Ｖｄｄ）電位であり、ワード線ＷＬの電位がＶｄｄに立ち上がっても、アクセストランジスタＭ６はオフ状態（非活性状態）である。従って、ビット線ＷＢＬの電位は変化しない。
【００８１】
本実施の形態に係るメモリセルのメカニズム及び効果について説明する。
本実施の形態のリーク電流を抑制するメカニズムは第１の実施の形態と同じであり、説明を省略する。本実施の形態でも、第１の実施の形態と同様に、保持期間でのリーク電流を低減することが出来る。保持期間では、本実施の形態及び第１の実施の形態のいずれの場合においても、記憶ノードＳＮＴがＨｉｇｈ（Ｖｄｄ電位）のときリーク抑制トランジスタＭ１０の効果により、共通ノードＮＳの電位をＶｓｓよりも高くするためである。
【００８２】
それに加えて、本実施の形態に係るメモリセルのメカニズム及び効果は以下のようになる。
上述したようにＳｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ時の読み出し動作期間でワード線ＷＬの立ち上がりに伴い、ビット線ＷＢＬの充電電荷がメモリセルＭＣを介してＶｓｓに放電される。このビット線ＷＢＬの放電電流は、メモリセルＭＣの記憶データの読み出しには無用な電流を浪費し、アクセス動作の電力を増加させる。しかし、本実施の形態では、メモリセルＭＣ内のリーク抑制トランジスタＭ１０がＳｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ時にダイオード接続構成となる。そのため、読み出し動作時のビット線ＷＢＬの充電電荷が完全に放電されず、従来セルに比べて消費電流を抑制する効果がある。その具体的なメカニズムは以下に示すとおりである。
【００８３】
図１５は、読み出し動作時にビット線ＷＢＬからメモリセルに流れ込むビット線電流の抑制効果を説明する図である。Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ時の記憶ノードＳＮＴには、電位がＨｉｇｈ（Ｖｄｄ）となるデータが格納されている。これにより、ドライバトランジスタＭ４はオン状態であり、リーク抑制トランジスタＭ１０のゲートとドレインは共通ノードになる。すなわち、このリーク抑制トランジスタＭ１０は、ノードＮＳをしきい値電圧でクランプするダイオードと等価な素子となる。ワード線ＷＬの電位がＬｏｗである保持期間では、ノードＮＳの電位はリーク電流を等価抵抗で置き換えるレシオ電位（Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１０）で示すことができる。ワード線ＷＬが立ち上がり、アクセストランジスタＭ６がオン状態になると、ビット線ＷＢＬに充電された電荷がＶｓｓに向かって流れ込み、ノードＮＳの電位は上昇し、リーク抑制トランジスタＭ１０はダイオードの機能を働かせる。このとき、ビット線ＷＢＬの電位はワード線ＷＬの立ち上がりと共に下降する。一方、ノードＮＳはリーク抑制トランジスタＭ１０が機能するダイオードの効果でクランプ電位まで上昇する。このため、ビット線ＷＢＬの下降電位は、そのクランプ電位より下がることはない。また、記憶ノードＳＮＢもノードＮＳの電位上昇と共に、電位が高くなり、アクセストランジスタＭ６は基板効果を受けて閾値電圧が上がりオフ状態（非活性状態）になる。これらを要因として、ビット線ＷＢＬの放電電流は完全に放電されず、メモリセルアレイＭＣＡ全体では、読み出し動作時の動作電流が従来セルに比べて低減される。
【００８４】
図１６は、各デバイス条件でのビット線ＷＢＬの読み出し電流の抑制効果の一例を示す表である。この図は、ＨＳＰＩＣＥを用いた計算機シミュレーションにより算出した値を記載している。ここで、メモリセルＭＣの条件は１．１Ｖ条件かつＣＣ条件、１．２Ｖ条件かつＦＦ条件、１．０Ｖ条件かつＳＳ条件である。ただし、温度条件はいずれも１２５℃条件としている。ビット線ＷＢＬから流れる放電電流は、ワード線ＷＬの立ち上がり開始から立ち下がり完了までの期間におけるメモリセルのＶｓｓに流れ込む平均電流としている。図１６の表に示すように、１．１Ｖ条件かつＣＣ条件では従来セルで約７．９μＡ、本実施の形態（第２の実施の形態）で１．６μＡとなり、その低減率は約８０％である。また、１．２Ｖ条件かつＦＦ条件では従来セルで約８．２μＡ、本実施の形態で５．０μＡとなり、その低減率は約３８％である。また、１．０Ｖ条件かつＳＳ条件では従来セルで約６．６μＡ、本実施の形態で０．６μＡとなり、その低減率は約９０％である。
【００８５】
図２９〜図３１は、各デバイス条件でのビット線電流の抑制効果の温度依存性を示すグラフである（後述の第５の実施の形態を含む）。各図において、縦軸はビット線ＷＢＬの放電電流（ビット線電流）Ｉｓｓ（ｎＡ）を示し、横軸は温度（℃）を示す。温度は１２５℃〜２５℃まで１０℃ステップで変化させている。図２９〜図３０の四角は従来セルを示し、従来セルではビット線の放電電流に温度依存性は殆どなく、最大で０．１６μＡの変化である。具体的には、以下のとおりである。
【００８６】
図２９は１．１Ｖ条件かつＣＣ条件である。グラフ内の、四角は従来セルを示し、丸は本実施の形態のメモリセルＭＣを示し、三角は第５の実施の形態のメモリセルＭＣを示す。本実施の形態のグラフと従来セルを比較した結果、メモリセルＭＣでのビット線の放電電流Ｉｓｓの低減率は約８０％〜８６％である。
【００８７】
図３０内の白抜き四角は従来セルの１．２Ｖ条件かつＦＦ条件を示し、黒塗り四角は従来セルの１．２Ｖ条件かつＦＳ条件を示し、白抜き丸は本実施の形態のメモリセルＭＣの１．２Ｖ条件かつＦＦ条件を示し、黒塗り丸は本実施の形態のメモリセルＭＣの１．２Ｖ条件かつＦＳ条件を示す。また、白抜き三角は第４の実施の形態のメモリセルＭＣの１．２Ｖ条件かつＦＦ条件を示し、黒塗り三角は第４の実施の形態のメモリセルＭＣの１．２Ｖ条件かつＦＳ条件を示す。本実施の形態の白抜き丸及び黒塗り丸のグラフを参照すると、従来セルと比較してビット線ＷＢＬの放電電流Ｉｓｓの低減率はそれぞれ約３８％〜４６％、約４３％〜５１％である。
【００８８】
図３１内の、白抜き四角は従来セルの１．０Ｖ条件かつＳＳ条件を示し、黒塗り四角は従来セルの１．２Ｖ条件かつＳＦ条件を示し、白抜き丸は本実施の形態のメモリセルＭＣの１．０Ｖ条件かつＳＳ条件を示し、黒塗り丸は本実施の形態のメモリセルＭＣの１．２Ｖ条件かつＳＦ条件を示す。白抜き三角は第４の実施の形態のメモリセルＭＣの１．０Ｖ条件かつＳＳ条件を示し、黒塗り三角は第４の実施の形態のメモリセルＭＣの１．２Ｖ条件かつＳＦ条件を示す。本実施の形態の白抜き丸及び黒塗り丸のグラフを参照すると、従来セルと比較して、ビット線ＷＢＬの放電電流Ｉｓｓの低減率はそれぞれ約９０％〜９２％、約８７％〜９０％である。
【００８９】
図３２は、図２９〜図３１の結果をまとめたグラフである（後述の第５の実施の形態を含む）。各デバイス条件でのビット線電流を、従来セルを基準にして低減率で示した。また、２５℃から１２５℃までの温度依存性も示している。縦軸は、従来セルに対するビット線電流の低減率（％）を示し、横軸は各デバイス条件を示している。ただし本グラフの左側ではＶｓｓ制御（第２の実施の形態）の結果を示し、右側ではＶｓｓ＋Ｖｄｄ制御（第５の実施の形態）の結果を示している。また、デバイス条件のうち「ＣＣ，１．１Ｖ」は、１．１Ｖ条件かつＣＣ条件を示し、「ＦＦ，１．２Ｖ」は、１．２Ｖ条件かつＦＦ条件を示す。同様に、「ＳＳ，１．０Ｖ」は、１．０Ｖ条件かつＳＳ条件を示し、「ＦＳ，１．２Ｖ」は、１．２Ｖ条件かつＦＳ条件を示し、「ＳＦ，１．２Ｖ」は、１．２Ｖ条件かつＳＦ条件を示す。各デバイス条件において、温度をパラメータとして、２５℃から１２５℃まで１０℃ステップで遅延時間を算出している。従って、１１本の棒グラフは、左側から右側に向かって順に、１２５℃条件から２５℃条件までの１０℃ステップの１１個の動作温度条件を示している。
【００９０】
以上の結果から、本実施の形態のメモリセルＭＣを用いれば、ビット線ＷＢＬの放電電流Ｉｓｓを従来セルよりも約３８％〜９２％の低減が可能となる。電流値で示すと、従来セルで６．６μＡ〜８．７μＡの放電電流を、本実施の形態では０．５６μＡ〜５．０μＡに低減することができる。
【００９１】
なお、本実施の形態におけるリーク電流、及び、ワード線の立ち上がり（５０％）から読み出し信号（５０％）が出力されるまでの遅延時間（図３３、図３４）については第１の実施の形態と同じであるので、ここでは説明を省略する。
【００９２】
本実施の形態では、読み出しと書き込み用に分離したワード線（ＲＷＬ、ＷＷＬ）を用いず、共通のワード線ＷＬを用いることで、ワードドライバや、その制御回路を従来セルと同じ回路方式で構成することができる。それにより、第１の実施の形態で必要となる書き込み用のワードドライバや制御回路が不要となり、第１の実施の形態に比べてチップ面積を低減し、前記の回路に流れる消費電流とリーク電流も削減できる。また、本実施の形態ではメモリセルＭＣ内のダイオード接続構成により、読み出し動作時にビット線ＷＢＬから流れる充電電荷の放電電流を削減できる。そのため、従来セルに比べて読み出し動作時の動作電流を低減することができる。更に、本実施の形態は、第１の実施の形態と同様に保持期間でのリーク電流を低減することが出来る。以上のように、動作電流やリーク電流が低減できるため、本実施の形態のメモリセルＭＣを搭載する半導体チップ（ＬＳＩ）の消費電流は低減される。また、本メモリセルを搭載する半導体チップにおいては、消費電流の増大により誘引される熱暴走を抑制するためシステムの誤動作や停止を低減し、本半導体チップで構成するシステムの信頼性は向上する。
【００９３】
（第３の実施の形態）
第３の実施の形態に係る半導体装置の構成について説明する。上述の第１の実施の形態のメモリセルＭＣと本実施の形態のメモリセルＭＣとは以下の点で相違している。上述の第１の実施の形態のメモリセルＭＣは、ドライバトランジスタＭ３、Ｍ４の共通ソースとＶｓｓとの間にリーク抑制トランジスタＭ１０を有している。一方、本実施の形態のメモリセルＭＣはロードトランジスタＭ１、Ｍ２の共通ソースとＶｄｄとの間にリーク抑制トランジスタＭ１１を有している。すなわち、本実施の形態のメモリセルＭＣは、リーク抑制トランジスタ（Ｍ１１）がＶｄｄ側に設けられている点で第１の実施の形態のメモリセルＭＣと相違する。以下では、主にその相違点について説明する。
【００９４】
図１７は、第３の実施の形態に係る半導体装置のメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第２導電型（Ｎ）のドライバトランジスタＭ３、Ｍ４と、第２導電型（Ｎ）のアクセストランジスタＭ５、Ｍ６と、第１導電型（Ｐ）のロードトランジスタＭ１、Ｍ２と、第１導電型（Ｐ）のリーク抑制トランジスタＭ１１を具備している。リーク抑制トランジスタＭ１１は、ゲートをアクセストランジスタＭ５のソース（記憶ノードＳＮＴ）に、ドレインをロードトランジスタＭ１、Ｍ２の共通ソースに、ソースを電源Ｖｄｄにそれぞれ接続されている。アクセストランジスタＭ５は、ドレインを読出しビット線ＲＢＬに、ゲートを読出しワード線ＲＷＬにそれぞれ接続されている。アクセストランジスタＭ６は、ドレインに書込みビット線ＷＢＬを、ゲートに書込みワード線ＷＷＬをそれぞれ接続されている。このとき、ドライバトランジスタＭ３、Ｍ４の共通ソースは電源Ｖｓｓに接続されている。
【００９５】
本実施の形態では、リーク抑制トランジスタＭ１１の効果により、記憶ノードＳＮＴのデータが“１”の場合、メモリセルＭＣに印加される高電位側（Ｖｄｄ側）の電位をＶｄｄよりも低くすることができる。このため、メモリセルＭＣ内を流れるリーク電流は従来セルに比べて低減される。このリーク抑制トランジスタＭ１１は、特別な制御信号を介さず、メモリセルＭＣへの書き込みデータに対応して自律的に行われる。従って、リーク抑制トランジスタは、制御信号による制御が不要であり、アクセス時間が制御信号に律速されないため遅くならない。また、特別な制御信号を生成する制御回路が不要であるため、レイアウト面積が増大せず、消費電流も増大しない。このリーク電流の低減効果は、非選択のメモリセルＭＣだけでなく、選択されたメモリセルＭＣにおいても同様に得ることができる。更に本実施の形態のメモリセルＭＣにおいて、読み出し用と書き込み用のワード線を用いているため、読み出し動作時では、対となる一方のビット線ＷＢＬからメモリセルＭＣ内のＶｓｓへ放電電流が流れないため、読み出し動作時の動作電流は従来セルに比べて低減される。
【００９６】
、第３の実施の形態に係る半導体装置の動作について説明する。具体的には、メモリセルＭＣの書き込み動作、保持状態、及び読み出し動作について図１７を参照して説明する。
【００９７】
記憶ノードＳＮＴにおいて、データ“０”の状態からデータ“１”を書き込む場合（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅに書き換わる場合）について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。次に、書き込みバッファは入力データに応じて書き込みデータをビット線ＲＢＬ、ＷＢＬに出力する。カラムデコーダＣＤは、カラムセレクタＣＳ内の選択スイッチを活性化し、書き込みバッファから送られたデータを、選択ビット線ＲＢＬ、ＷＢＬに伝送する。書き込みデータが“１”の場合、ビット線ＲＢＬの電位をＨｉｇｈにし、ビット線ＷＢＬの電位をＬｏｗにする。その結果、メモリセルＭＣ内の記憶ノードＳＮＴの電位はＬｏｗからＨｉｇｈになり、記憶ノードＳＮＢの電位はＨｉｇｈからＬｏｗになる。すなわち、記憶ノードＳＮＴ及び記憶ノードＳＮＢの電位は、ビット線ＲＢＬ、ＷＢＬを介して、入力データに応じた電位に書き換えられる。
【００９８】
以降、選択ワード線電位をロウ電位（Ｖｓｓ電位）にすることでメモリセルの記憶データの書き換えが終了する。記憶ノードＳＮＴはＨｉｇｈ（Ｖｄｄ）電位であり、リーク抑制トランジスタＭ１１はオフ状態（非活性状態）である。この状態のメモリセルに流れるリーク電流は、図１８Ｂと図１８Ｃに示すメモリセルの等価回路で表すことが出来る。（図１８Ｂと図１８Ｃの詳細な説明は後述する。）図１８Ｃを参照し、ロードトランジスタＭ１、Ｍ２の共通ノードＰＳ（及び記憶ノードＳＮＴ）の電位を示すと、Ｖｄｄ・Ｒｍｃ／（Ｒｍｃ＋Ｒ１１）になる。ここで、Ｒ１１はリーク抑制トランジスタＭ１１のオフ時の等価抵抗、ＲｍｃはインバータＩＶｔとインバータＩＶｂの等価抵抗を合成抵抗で示したものである。このノードＮＳの電位Ｖｄｄ・Ｒｍｃ／（Ｒｍｃ＋Ｒ１１）は、メモリセルＭＣ内を流れるリーク電流を等価回路で置き換えた等価抵抗の分割比である。従って、メモリセルＭＣの記憶ノードＳＮＴがデータ“１”を保持している状態では、メモリセルＭＣに印加される高電位側（Ｖｄｄ電位側）の電位を低くすることができ、メモリセル内に掛かる電源電圧は従来セルに比べて低下する。このため、メモリセルＭＣ内を流れるリーク電流を低減することができる。
【００９９】
ただし、データ書き込み動作中のノードＰＳの電位は、記憶ノードＳＮＢの電位の立下りと共に一旦、電位Ｖｄｄ・Ｒｍｃ／（Ｒｍｃ＋Ｒ１１）よりも電位を下げる。データ保持期間中には、ノードＰＳの電位は徐々に上記の分割比で表される電位に向かって上昇する。また、記憶ノードＳＮＢの電位は書き込み動作と共にすぐにＶｓｓに立下り、ロードトランジスタＭ１がオン状態となるためノードＰＳと記憶ノードＳＮＴは共通ノードになる。これらの要因から、書き込み直後ではリーク抑制トランジスタＭ１１はすぐにオフ状態（非活性状態）にはならずオン状態であり、徐々にオフ状態に推移する。この推移は書き込み動作直後から数サイクルに掛けて起こるため、メモリセルのリーク電流はこの期間内で従来セルよりも多く流れる。
【０１００】
データ“１”の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。選択されたワード線ＲＷＬは、ワード線ＲＷＬに接続される全メモリセルのアクセストランジスタＭ５をオンにする。その結果、ビット線ＲＢＬの電位には、記憶ノードＳＮＴの電位であるＨｉｇｈ（Ｖｄｄ）電位が出力される。ここで、記憶ノードＳＮＴは、Ｖｓｓを基準にして（Ｖｄｄ−Ｖｔｈ１１（Ｍ１１の閾値電圧））以上の電位である。これは、（Ｖｄｄ−Ｖｔｈ１１）の電位よりも低い場合にはリーク抑制トランジスタＭ１１がダイオード接続構成となるため（Ｖｄｄ−Ｖｔｈ１１）の電位にクランプされるからである。アクセストランジスタＭ５は、リーク抑制トランジスタＭ１１と同じデバイスで構成しているため、閾値電圧はほぼ同じ値である。このことから、読み出し動作時にワード線ＲＷＬが立ち上がってもアクセストランジスタＭ５はオフ状態（非活性状態）でありビット線ＲＢＬの充電電荷はメモリセル内のＶｓｓに放電されず、ビット線ＲＢＬの電位は下がらない。また、閾値電圧のばらつきでアクセストランジスタＭ５がオン状態になるほど記憶ノードＳＮＴの電位が下がったとしても、ビット線ＲＢＬの電位は、（Ｖｄｄ−Ｖｔｈ１１）の電位より下がることはないため、ビット線ＲＢＬに現れるデータ“Ｈｉｇｈ”を読み取ることが出来る。
【０１０１】
データ“１”の状態からデータ“０”を書き込む場合について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ロウデコーダＲＤは、選択するワード線ＲＷＬ、ＷＷＬを立ち上げ、ワード線ＲＷＬ、ＷＷＬに接続する全メモリセルのアクセストランジスタＭ５、Ｍ６をオンにする。次に、書き込みバッファは入力データに応じて書き込みデータをビット線ＲＢＬ、ＷＢＬに出力する。カラムデコーダＣＤは、カラムセレクタＣＳの選択ビット線のスイッチを活性化し、書き込みバッファから送られたデータを、選択ビット線ＲＢＬ、ＷＢＬに伝送する。書き込みデータが“０”の場合、ビット線ＲＢＬの電位をＬｏｗにし、ビット線ＷＢＬの電位をＨｉｇｈにする。その結果、記憶ノードＳＮＴの電位はＨｉｇｈからＬｏｗになり、記憶ノードＳＮＢの電位はＬｏｗからＨｉｇｈになる。すなわち、記憶ノードＳＮＴ及び記憶ノードＳＮＢの電位は、ビット線ＲＢＬ、ＷＢＬを介して、入力データに応じた電位に書き換えられる。以降、選択ワード線電位をロウ電位（Ｖｓｓ電位）にすることでメモリセルの記憶データの書き換えが終了する。
【０１０２】
次に、データ“０”の保持状態では、記憶ノードＳＮＴがＬｏｗ（Ｖｓｓ）電位であり、リーク抑制トランジスタＭ１１及びロードトランジスタＭ２はオン状態である。記憶ノードＳＮＢのＨｉｇｈ電位はロードトランジスタＭ２とリーク抑制トランジスタＭ１１を介してＶｄｄ電位で保持し、ノードＰＳの電位もリーク抑制トランジスタＭ１１を介してＶｄｄ電位を保持する。
【０１０３】
データ“０”の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ロウデコーダＲＤ内のワードドライバは、選択したワード線ＲＷＬのみを立ち上げ（Ｖｄｄに上昇）、ワード線ＲＷＬに接続する全メモリセルのアクセストランジスタＭ５をオンにする。その結果、ビット線ＲＢＬの充電電荷はメモリセルＭＣ内の記憶ノードＳＮＴを経由してＶｓｓに放電される。このとき、記憶ノードＳＮＴはビット線ＲＢＬから流れる放電電流と共に一時的に電位を上昇させる。しかし、ビット線ＲＢＬの電位が降下すると共に記憶ノードＳＮＴの電位は次第にＶｓｓとなる。このとき、ビット線ＲＢＬの放電電流は、読み出し電流とも言われる。また、記憶ノードＳＮＴにデータ“０”（Ｖｓｓ）、記憶ノードＳＮＢにデータ“１”（Ｖｄｄ）が格納されているとき、ドライバトランジスタＭ３のゲートにはＶｄｄが印加され、十分な駆動力で読み出し電流が流れる。
【０１０４】
本実施の形態に係るメモリセルのメカニズム及び効果について説明する。
記憶ノードＳＮＴにデータ“１”（Ｈｉｇｈ）が格納され、記憶ノードＳＮＢにデータ“０”（Ｌｏｗ）が格納されている場合（Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ）を想定する。記憶ノードＳＮＴの電位は、リーク抑制トランジスタＭ１１がオフ状態にあり、メモリセルＭＣはデータ保持状態でリーク電流が流れている。また、記憶ノードＳＮＢの電位は、Ｖｓｓである。図１８Ａ〜図１８Ｃは、このときのデータ保持状態を説明する図である。このうち、図１８ＡはメモリセルＭＣを示す回路図であり、図１８Ｂ及び図１８Ｃは、メモリセルＭＣを等価回路で示すものである。
【０１０５】
図１８Ａに示されるように、記憶ノードＳＮＢにはＶｓｓ電位が保持され、ロードトランジスタＭ１はオン状態である。従って、ノードＰＳと記憶ノードＳＮＴは共通ノードになり、リーク抑制トランジスタＭ１１はダイオード接続の構成になる。また、ドライバトランジスタＭ３とロードトランジスタＭ２はオフ状態である。この状態のとき、インバータＩＶｔ、ＩＶｂにはＶｄｄからＶｓｓに向かってリーク電流が流れる。図１８Ｂは、メモリセルＭＣ内のトランジスタを等価抵抗で置き換えた等価回路である。ここで、抵抗Ｒｉｖｔ、ＲｉｖｂはインバータＩＶｔ、ＩＶｂを等価抵抗に置き換えたものである。抵抗Ｒ１１はリーク抑制トランジスタＭ１１に流れるリーク電流を等価抵抗に置き換えたものである。ダイオードＤ１１は、リーク抑制トランジスタＭ１１がダイオード接続構成になることを示し、等価素子で置き換えている。図１８Ｃは、図１８Ｂの等価抵抗Ｒｉｖｔ、Ｒｉｖｂを、合成抵抗Ｒｍｃに置き換えたものである。Ｖｓｓ＝０Ｖと仮定し、図１８Ｃに基づいてノードＰＳの電位Ｖｐｓを求めると、Ｖｄｄ・Ｒｍｃ／（Ｒｍｃ＋Ｒ１１）で表すことが出来る。ノードＰＳの電位Ｖｐｓは、ＶｄｄよりもΔＶｐｓ＝Ｖｄｄ・Ｒ１１／（Ｒｍｃ＋Ｒ１１）だけ低くなる。ただし、このときのノードＰＳの電位Ｖｐｓは、リーク抑制トランジスタＭ１１の閾値電圧の絶対値Ｖｔｈ１１よりも低い場合で成立する。なお、ノードＰＳの電位Ｖｐｓが、リーク抑制トランジスタＭ１１の閾値電圧の絶対値Ｖｔｈ１１よりも高い場合には、ノードＰＳの電位Ｖｐｓは、ダイオードＤ１１でクランプされ、Ｖｄｄ−Ｖｔｈ１１となる。
【０１０６】
このように、記憶ノードＳＮＴの電位がＨｉｇｈ（ノードＰＳの電位）、記憶ノードＳＮＢの電位がＬｏｗ（Ｖｓｓ）のとき（Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅのとき）、メモリセルＭＣの高電位側の電位（ノードＰＳの電位Ｖｐｓ）はＶｄｄよりも上記ΔＶｐｓだけ低い電位となり、メモリセルＭＣ内を流れるリーク電流ｉｍｃは、ｉｍｃ＝Ｖｄｄ／（Ｒｍｃ＋Ｒ１１）となる。ここで、リーク抑制トランジスタＭ１１を用いない従来セルでのリーク電流をｉｃｏｎとすると、ｉｃｏｎ＝Ｖｄｄ／Ｒｍｃとなる。従って、メモリセルＭＣ内を流れるリーク電流（ｉｍｃ）は、従来セルのリーク電流（ｉｃｏｎ）と比較して低減される。
【０１０７】
本実施の形態において、リーク抑制トランジスタＭ１１の閾値電圧の絶対値は、アクセストランジスタＭ３、Ｍ４の閾値電圧の絶対値よりも低いことが好ましい。上記に示したように、ノードＰＳの電位Ｖｐｓが、ダイオードＤ１１でクランプされ、リーク抑制トランジスタＭ１１の閾値電圧Ｖｔｈ１１となる場合を考慮し、ドライバトランジスタＭ４のゲートとソース間に掛かるバイアス電圧を十分に高くし、ドライバトランジスタＭ４のオン抵抗を小さくするためである。これにより、記憶ノードＳＮＢにおけるノイズに対する耐性を高くすることができる。
【０１０８】
図１９は、データ“１”（Ｖｄｄ）を記憶ノードＳＮＴに書き込んだ後の平均リーク電流Ｉｄｄｍｃを保持サイクルでプロットしたグラフである。本図の平均リーク電流Ｉｄｄｍｃは、ＨＳＰＩＣＥを用いて計算機シミュレーションにより算出し、データの書き込み動作後の保持状態で５０サイクル時の値を示している。横軸はデータ書き込み後の保持状態のサイクル数を示し、縦軸は平均リーク電流Ｉｄｄｍｃ（ｎＡ）を対数で表ししている。この図において、白抜き三角は、本実施の形態のメモリセルＭＣにおける、ＦＦ条件かつ１．２Ｖ条件とした場合である。黒三角は、従来の６トランジスタのメモリセル（従来セル）での、ＦＦ条件かつ１．２Ｖ条件とした場合の結果である。白抜き丸は、本実施の形態のメモリセルＭＣにおける、ＣＣ条件かつ１．１Ｖ条件とした場合の結果である。黒丸は、従来セルでの、ＣＣ条件かつ１．１Ｖ条件とした場合の結果である。白抜き四角は、本実施の形態のメモリセルＭＣにおける、ＳＳ条件かつ１．０Ｖ条件とした場合の結果である。黒四角は、従来セルでの、ＳＳ条件かつ１．０Ｖ条件とした場合の結果である。
【０１０９】
図１９に示すように、ＳＳ条件、ＣＣ条件、ＦＦ条件の順でリーク電流（Ｉｄｄｍｃ）は増加する。ＦＦ条件を基準にすると、ＣＣ条件で二桁、ＳＳ条件で三桁、リーク電流の値は低い。ＦＦ条件でのリーク電流が他の条件よりも大きく、最大であることが分かる。この傾向は、従来セルにおいても同様である。従って、本実施の形態は、諸条件でのリーク電流値が従来セルのＦＦ条件でのリーク電流値よりも低いため、従来セルに比べてリーク電流を低減する効果があることを確認できる。
【０１１０】
また、本実施の形態のメモリセルＭＣ（図１７）のリーク電流は従来セル（６トランジスタ）のリーク電流に比べて、ＦＦ条件で３０．１％の低減を図ることができる。ところで、本実施の形態ではデータ“１”の書き込み動作時にノードＰＳの電位が低下し、記憶ノードＳＮＴでの立ち上がり時間は緩やかになる。これは、記憶ノードＳＮＴの電位上昇と共にリーク抑制トランジスタＭ１１を流れる電流が低下するためである。このため、記憶ノードＳＮＴの電位はＶｄｄとＶｓｓの間の電位から緩やかに上昇する。従って、インバータＩＶｂには書き込み動作後の数サイクルにおいて微小な貫通電流が流れメモリセルＭＣ内のリーク電流は従来セルに比べて一時的に大きくなる。このリーク電流は、リーク抑制トランジスタＭ１１のゲート電位（ＳＮＴの電位）がＶｄｄ・Ｒｍｃ／（Ｒｍｃ＋Ｒ１１）に向かって上昇するに従い、減少する。この現象は図１９からも観測できる。本図においてＳＳ条件とＣＣ条件では書き込み動作後の保持サイクルが３サイクル以降、ＦＦ条件では４サイクル以降で、ＦＦ条件での従来セルよりリーク電流が少なくなることが分かる。
【０１１１】
前述のリーク電流が従来セルに比べて大きくなる現象を、メモリセルアレイ規模で検討する。本実施の形態ではシミュレーション用のメモリセルアレイの規模をメモリセル１６ビットで構成している。このアレイ規模において、ＦＦ条件で１ビットずつ順番にデータ“１”を繰り返し書き込むと仮定すると、１６サイクルごとに一度、書き込みサイクルとなる。また、１５ビット中３ビットは従来セルよりもリーク電流が大きいことになる（ただし、１ビットは書き込み動作中のサイクルであり、前記の３ビットは前述の３サイクルに相当する）。３ビットのリーク電流と、残りの１２ビットのリーク電流の合計が従来セルの１５ビットのリーク電流よりも大きい場合はリーク電流の低減効果がないことになる。実際には、ＳＲＡＭマクロのメモリ規模は少なくとも数キロビットの記憶容量があり、３ビットに対して、残りのビット数が圧倒的に多い。また、この３ビットのリーク電流は従来セルよりも３２．３ｎＡ、６．７ｎＡ、０．９ｎＡ多く流れるが、他のビットは従来に比べて約５ｎＡのリークを低減する。つまり、この３ビットで増加するリーク電流が約４０ｎＡであっても、残りのビットが１キロビットであれば５ｎＡ×１ｋｂ＝５μＡのリーク電流を低減できる。このことから、本実施の形態のように一時的にリーク電流が大きくなるメモリセルが数ビットから数十ビットあったとしても、メモリセルアレイ全体から見ればリーク電流を低減する効果が大きいことが分かる。
【０１１２】
図２５〜図２８は、各制御方式（第１、第４（後述）の実施の形態を含む）でのリーク電流のサイクル依存性を示すグラフである（ただし、図２７、図２８は部分的に拡大している）。これらのグラフの前提条件や記号については、第１の実施の形態において既述した通りである。ただし、既述のように、黒塗り丸、白抜き丸、バツ印は、第３の実施の形態（“Ｖｄｄ−Ｃｎｔｒｌ”）において、それぞれＶｄｄ１．２Ｖ条件かつＦＦ条件、Ｖｄｄ１．１Ｖ条件かつＣＣ条件、Ｖｄｄ１．０Ｖ条件かつＳＳ条件である。
【０１１３】
図２５の黒塗り丸に示されるように、Ｖｄｄ１．２Ｖ条件かつＦＦ条件かつ１２５℃条件では、従来セルと比較して、リーク電流が１５％低減される。また、図２６の黒塗り丸に示されるように、Ｖｄｄ１．２Ｖ条件かつＦＦ条件かつ７５℃条件では、従来セルと比較して、リーク電流が１９．６％低減される。また、図２７の黒塗り丸に示されるように、Ｖｄｄ１．２Ｖ条件かつＦＦ条件かつ４０℃条件では、従来セルと比較して、リーク電流が１５．０％低減される。また、図２８の黒塗り丸に示されるように、Ｖｄｄ１．２Ｖ条件かつＦＦ条件かつ２５℃条件では、従来セルと比較して、リーク電流が１１．２％低減される。
【０１１４】
以上のように、本実施の形態では記憶されるデータに依存してリーク電流の値が決定される。しかし、記憶されるデータ“１”の分布率とリーク電流の相関、上述の特性を示すデバイスのバラツキや温度依存性、データ“１”の記憶される確率、ＳｏＣ半導体チップに搭載されるメモリセルＭＣの数などから、本実施の形態のメモリセルＭＣは、従来セルよりもリーク電流を低減する効果がある。
【０１１５】
図２５〜図２８に示すように、１２５℃〜２５℃のリーク電流Ｉｄｄを観測すると、高温になるに従いリーク電流が大きくなることが分かる。１２５℃のとき１．２ＶかつＦＦ条件のときリーク電流が最大条件となる。既述したように、書き込み動作後の保持期間は４サイクル以降で、従来セルよりもリーク電流が少なくなる。従来セルを基準にリーク電流が少なくなるサイクル条件を１２５℃〜２５℃まで観測すると、従来セルよりもリーク電流が少なくなるサイクル数は、低温になるに従い増加する。例えば、２５℃（図２８）では３０サイクル以降でリーク電流が減少することが分かる。言い換えれば、２９サイクルまでは従来セルと比較してリーク電流が多いといえる。
【０１１６】
ここでメモリ容量が１キロビットのメモリセルアレイに対して、１ビットずつ書き込み動作を繰り返した場合を想定する。具体的には、前記の２９ビット（２９サイクル分）のリーク電流は、従来セルに比べて以下の分だけ増加する。第１〜第１０ビットは、それぞれ３４．１ｎＡ、１２．４ｎＡ、７．４ｎＡ、５．１ｎＡ、３．８ｎＡ、３．０ｎＡ、２．４ｎＡ、２．０ｎＡ、１．７ｎＡ、１．４ｎＡである。第１１〜第２０ビットは、それぞれ１．２ｎＡ、１．１ｎＡ、０．９ｎＡ、０．８ｎＡ、０．７ｎＡ、０．６ｎＡ、０．５２ｎＡ、０．４５ｎＡ、０．３９ｎＡ、０．３３ｎＡである。第２１〜第２９ビットは、それぞれ０．２９ｎＡ、０．２４ｎＡ、０．２ｎＡ、０．１７ｎＡ、０．１３ｎＡ、０．１ｎＡ、０．０７ｎＡ、０．０５ｎＡ、０．０２ｎＡである。これらの２９ビットのリーク電流の合計は８１．７ｎＡである。３０ビット以降では約０．２４ｎＡそれぞれ低下する。ここで、３０ビット以降に対応するメモリセルＭＣの個数は約１キロビットであるため、リーク電流の低下分は合計で約２４０ｎＡである。以上のことから、このメモリマクロでは約１６０ｎＡのリーク電流を削減できることになる。また、ＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）半導体チップは、メモリ容量を数キロビットから数十メガビット内蔵するＳＲＡＭマクロを多数個（数百個〜数千個）有している。そのため、上記のリーク電流の削減量に比べて、圧倒的に削減量が多くなることが分かる。
【０１１７】
本実施の形態におけるワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間について説明する。図３３は、ワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間を示す表である（第１−２、第４−５の実施の形態を含む）。これらのグラフの前提条件や記号については、第１の実施の形態において既述した通りである。
【０１１８】
ＣＣ条件において、従来セルで７４．０〜７５．９ｐｓｅｃ．の遅延であり、第３の実施の形態（Ｖｄｄ制御）で７３．８．４〜７５．７ｐｓｅｃ．の遅延である。ＦＦ条件では、従来セルで４７．１〜４８．２ｐｓｅｃ．の遅延であり、第３の実施の形態で４７．０〜４７．７ｐｓｅｃ．の遅延である。ＳＳ条件では、従来セルで１４２．７〜１４３．１ｐｓｅｃの遅延であり、第３の実施の形態では１４２．２〜１４２．６ｐｓｅｃ．の遅延である。この表から、ＣＣ条件とＦＦ条件では高温になるほど遅延時間が長くなり、ＳＳ条件では高温になるほど遅延時間が短くなる特徴がある。ただし、これらの変化は最大で２ｐｓｅｃ．であり各条件での温度依存性は殆どないことが分かる。
【０１１９】
図３５は、図３３の結果に関して、従来セルの遅延時間を基準とした、各制御方式での遅延時間の増加率を示すグラフである。各制御方式での１１本の棒グラフは、左側から右側に向かって順に、１２５℃条件から２５℃条件までの１０℃ステップの温度条件となる。Ｖｄｄ制御のＣＣ条件（Ｖｄｄ制御“ＣＣ”）では従来セルに比べて約０．２％の遅延増加が認められる。また、Ｖｄｄ制御のＦＦ条件（Ｖｄｄ制御“ＦＦ”）では従来セルに比べて約０．２〜１％の遅延増加があり、Ｖｄｄ制御のＳＳ条件（Ｖｄｄ制御“ＳＳ”）では従来セルに比べて約０．３％の遅延増加が認められる。また、Ｖｄｄ制御のＦＳ条件（Ｖｄｄ制御“ＦＳ”）では従来セルに比べて約０．２〜０．７％の遅延増加があり、Ｖｄｄ制御のＳＦ条件（Ｖｄｄ制御“ＳＦ”）では従来セルに比べて約０．２％の遅延増加がある。本実施の形態は、従来セルとの比較において最大で１％ほど速くなる。これらのことから、本実施の形態は従来セルと比較して読み出し速度の温度依存性について優劣がない、と言える。
【０１２０】
以上のように本実施の形態においても、従来セルよりもリーク電流を低減する効果がある。また、本実施の形態では、読み出し用と書き込み用のワード線を用いるため、読み出し動作時に書き込み用のビット線ＷＢＬから放電電流（読み出し電流）が流れず、読み出し期間中の動作電流を抑制する効果がある。また、本実施の形態は、メモリセルの読み出し速度が従来セルと同等であり、第１の実施の形態や第２の実施の形態と比較すると高速で読み出すことができる。これらのことから、本実施の形態では従来セルと同等の読み出し速度を保ちながら、リーク電流や読み出し動作電流を低減する効果がある。従って、本実施の形態の半導体装置を搭載する半導体チップは消費電流を低減することができる。また、消費電流の低減効果は、半導体チップ（ＬＳＩ）が生じる温度上昇を抑制し、熱暴走によるシステムの誤動作や停止を低減することができる。さらに、前記の誤動作や停止が低減されることにより、本半導体チップを用いたシステムの信頼性は向上する。
【０１２１】
（第４の実施の形態）
第４の実施の形態に係る半導体装置の構成について説明する。上述の第１の実施の形態のメモリセルＭＣと本実施の形態のメモリセルＭＣとは以下の点で相違している。上述の第１の実施の形態のメモリセルＭＣは、ドライバトランジスタＭ３、Ｍ４の共通ソースとＶｓｓとの間にリーク抑制トランジスタＭ１０を有している。一方、本実施の形態のメモリセルＭＣは、第１の実施の形態のメモリセルＭＣに加えて、ロードトランジスタＭ１、Ｍ２の共通ソースとＶｄｄとの間にリーク抑制トランジスタＭ１１を有している。すなわち、本実施の形態のメモリセルＭＣは、リーク抑制トランジスタ（Ｍ１１）がＶｄｄ側にも追加されている点で第１の実施の形態のメモリセルＭＣと相違する。言い換えると、本実施の形態のメモリセルＭＣは、第１の実施の形態と第３の実施の形態を組み合わせた構成を有している。以下では、主にその相違点について説明する。
【０１２２】
図２０は、第４の実施の形態に係る半導体装置のメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第２導電型（Ｎ）のドライバトランジスタＭ３、Ｍ４と、第２導電型（Ｎ）のアクセストランジスタＭ５、Ｍ６と、第１導電型（Ｐ）のロードトランジスタＭ１、Ｍ２と、第２導電型（Ｎ）のリーク抑制トランジスタＭ１０と、第１導電型（Ｐ）のリーク抑制トランジスタＭ１１を具備している。リーク抑制トランジスタＭ１０は、ゲートをアクセストランジスタＭ６のソース（記憶ノードＳＮＢ）に、ドレインをドライバトランジスタＭ３、Ｍ４の共通ソースに、ソースを電源Ｖｓｓにそれぞれ接続されている。リーク抑制トランジスタＭ１１は、ゲートをアクセストランジスタＭ５のソース（記憶ノードＳＮＴ）に、ドレインをロードトランジスタＭ１、Ｍ２の共通ソースに、ソースを電源Ｖｄｄにそれぞれ接続されている。アクセストランジスタＭ５は、ドレインに読出しビット線ＲＢＬを、ゲートに読出しワード線ＲＷＬをそれぞれ接続されている。アクセストランジスタＭ６は、ドレインに書込みビット線ＷＢＬを、ゲートに書込みワード線ＷＷＬをそれぞれ接続されている。
【０１２３】
本実施の形態でも、第１、第３の実施の形態と同様に、記憶ノードＳＮＴのデータが“１”の場合、メモリセルＭＣに印加される低電位側（Ｖｓｓ電位側）の電位を高くすることができ、高電位側（Ｖｄｄ電位側）の電位を低くすることができる。それにより、メモリセルＭＣ内に流れるリーク電流を低減する。これらのリーク抑制トランジスタＭ１０とＭ１１の制御は、特別な制御信号を介さず、メモリセルＭＣに書き込むデータに対応してメモリセルＭＣ内で自律的に行われる。従って、本実施の形態ではリークを抑制する制御信号が不要であり、アクセス時間が制御信号に律速されず、かつ制御信号の生成回路が不要である。このため、制御回路によるチップ面積の増加や消費電流の増大が起こらない。また、このリーク電流の低減効果は、非選択のメモリセルＭＣだけでなく、選択されたメモリセルＭＣにおいても同様に得ることができる。更に、本実施の形態では、読み出し用と書き込み用のワード線を用いているため、読み出し動作時には、対となる一方のビット線ＷＢＬからメモリセルＭＣ内のＶｓｓに向かって放電電流が流れず、読み出し動作時の消費電流は低減される。
【０１２４】
本実施の形態では、記憶ノードＳＮＴにデータ“０”（Ｖｓｓ）、記憶ノードＳＮＢにデータ“１”（Ｖｄｄ）が格納されているとき、リーク抑制トランジスタＭ１１とリーク抑制トランジスタＭ１０はオン状態になる。従って、ドライバトランジスタＭ３のゲートにはＶｄｄ電位が印加され、ソースにはＶｓｓ電位が印加され、ロードトランジスタＭ２のゲートにはＶｓｓ電位が印加され、ソースにはＶｄｄ電位を印加される。これらの印加電圧はドライバトランジスタＭ３とロードトランジスタＭ２にとり十分なバイアス電圧であり、読み出し速度の低下を極力抑制している。一方、記憶ノードＳＮＴにデータ“１”（Ｖｄｄ）、記憶ノードＳＮＢにデータ“０”（Ｖｓｓ）が格納されているとき、リーク抑制トランジスタＭ１１とＭ１０はオフ状態となる。ノードＰＳとノードＮＳの電位は、メモリセルＭＣ内を流れるリーク電流で示される等価抵抗の分割比で表すことができ、メモリセルＭＣ内を流れるリーク電流を低減することができる。
【０１２５】
第４の実施の形態に係る半導体装置の動作について説明する。具体的には、メモリセルＭＣの書き込み動作、保持状態、及び読み出し動作について図２０を参照して説明する。
【０１２６】
メモリセルＭＣにおいて、データ“０”の状態からデータ“１”を書き込む場合（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅに書き換える場合）について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ロウデコーダＲＤ内のワードドライバは、選択するワード線ＲＷＬ、ＷＷＬを立ち上げ、ワード線ＲＷＬ、ＷＷＬに接続する全メモリセルのアクセストランジスタＭ５、Ｍ６をオンにする。次に、書き込みバッファは入力データに応じて書き込みデータをビット線ＲＢＬ、ＷＢＬに出力する。カラムデコーダＣＤは、カラムセレクタＣＳ内の選択スイッチを活性化し、書き込みバッファから送られたデータを、選択ビット線ＲＢＬ、ＷＢＬに伝送する。書き込みデータが“１”の場合、ビット線ＲＢＬの電位をＨｉｇｈにし、ビット線ＷＢＬの電位をＬｏｗにする。その結果、記憶ノードＳＮＴの電位はＬｏｗからＨｉｇｈになり、記憶ノードＳＮＢの電位はＨｉｇｈからＬｏｗになる。すなわち、記憶ノードＳＮＴ及び記憶ノードＳＮＢの電位は、ビット線ＲＢＬ、ＷＢＬを介して、入力データに応じた電位に書き換えられる。以降、選択ワード線電位をロウ電位（Ｖｓｓ電位）にすることでメモリセルの記憶データの書き換えが終了する。なお、このとき、リーク抑制トランジスタＭ１１とリーク抑制トランジスタＭ１０がオフ状態に遷移する過程で、第３の実施の形態と同じようにノードＰＳとノードＳＮＴの電位がＶｄｄとＶｓｓ間の電位になる。第３の実施の形態で示したように、記憶ノードＳＮＴの立ち上がり速度は、記憶ノードＳＮＢの立下り速度よりも遅い。これは、記憶ノードＳＮＴの電位が上昇することにより、リーク抑制トランジスタＭ１１の電流が減少するためである。従って、書き込みサイクル中のノードＰＳの電位は、等価抵抗の分割比で表される値よりも電位を下げこれにより、インバータＩＶｂ内のロードトランジスタＭ２とドライバトランジスタＭ４の両方をオン状態にして微小な貫通電流を流す。書き込みサイクル後、前述の低下したノードＰＳの電位は、数サイクル掛けて等価抵抗の分割比で表される値になる。
【０１２７】
メモリセルＭＣにおいて、データ書き込み後のデータ“１”の保持状態は、ノードＰＳとノードＮＳの電位が等価抵抗の分割比で表される値よりも電位を下げた状態から分割比で表される値に移行する期間である。書き込み動作後の１サイクル目ではノードＮＴとＰＳの電位が分割比の値よりも下がっているため、従来セルよりリーク電流が多く流れる。
【０１２８】
書き込み動作後の数サイクル後では、メモリセルＭＣにおいて、データ“１”の保持状態で、メモリセルＭＣに印加される低電位側（Ｖｓｓ電位側）の電位を高く、高電位側（Ｖｄｄ電位側）の電位を低くすることができ、メモリセルに掛かる電源電圧を低下させるため、メモリセル内に流れるリーク電流を低減することができる。
【０１２９】
メモリセルＭＣにおいて、データ“１”の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第１の実施の形態と同じである。ロウデコーダＲＤ内のワードドライバは、選択したワード線ＲＷＬのみを立ち上げ、ワード線ＲＷＬに接続された全アクセストランジスタＭ５をオンにする。その結果、ビット線ＲＢＬの電位に、記憶ノードＳＮＴの電位であるＨｉｇｈ（Ｖｄｄ）が反映されて、記憶ノードＳＮＴの電位が読み取られる。ここで、記憶ノードＳＮＴの電位は、Ｖｓｓを基準にして（Ｖｄｄ−Ｖｔｈ１１（Ｍ１１の閾値電圧））より高い電位である。これは、（Ｖｄｄ−Ｖｔｈ１１）の電位よりも低い場合にはリーク抑制トランジスタＭ１１のダイオード接続構成により（Ｖｄｄ−Ｖｔｈ１１）の電位にクランプされるためである。従ってアクセストランジスタＭ５のソースの電位も（Ｖｄｄ−Ｖｔｈ１１）の電位よりも高い。また、アクセストランジスタＭ５とリーク抑制トランジスタＭ１１は同じデバイスで構成しているため、閾値電圧はほぼ同じ値である。これらの理由から、読み出し動作時にワード線ＲＷＬが立ち上がってもアクセストランジスタＭ５はオフ状態でありビット線ＲＢＬの充電電荷は放電されず、ビット線ＲＢＬの電位は下がらない。また、閾値電圧のばらつきでアクセストランジスタＭ５がオン状態になるほど記憶ノードＳＮＴの電位が下がる場合でも、ビット線ＲＢＬの電位は、（Ｖｄｄ−Ｖｔｈ１１）の電位より下がることはないため、ビット線ＲＢＬに現れるデータ“Ｈｉｇｈ”を読み取ることが出来る。
【０１３０】
メモリセルＭＣにおいて、データ“１”の状態からデータ“０”を記憶する書き込み動作については、第３の実施の形態とほぼ同様であり、異なる点はノードＮＳの電位がＶｓｓよりも少し高い状態から書き込まれる点である。書き換え後の動作と、保持期間、読み出し動作は第１の実施の形態と同じであり、説明は省略する。
【０１３１】
次に、本実施の形態に係るメモリセルのメカニズム及び効果について説明する。
記憶ノードＳＮＴにデータ“１”（Ｈｉｇｈ）が格納され、記憶ノードＳＮＢにデータ“０”（Ｌｏｗ）が格納されている場合（Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ）を想定する。記憶ノードＳＮＴに掛かるバイアス電位により、リーク抑制トランジスタＭ１１はオフ状態であり、メモリセルＭＣ内を流れるリーク電流は等価抵抗で表される抵抗値の分割比で表される。同様に、記憶ノードＳＮＢに掛かるバイアス電位により、リーク抑制トランジスタＭ１０はオフ状態であり、メモリセルＭＣ内を流れるリーク電流は等価抵抗で表される抵抗値の分割比で表される。図２１Ａ〜図２１Ｃは、Ｓｕｐｐｒｅｓｓｉｏｎ  Ｍｏｄｅ時の電位状態を説明する図である。このうち、図２１ＡはメモリセルＭＣを示す回路図であり、図２１Ｂ及び図２１Ｃは、メモリセルＭＣに流れるリーク電流等価回路で示すものである。
【０１３２】
図２１Ａに示されるように、記憶ノードＳＮＴにはデータ“Ｈｉｇｈ”（Ｖｄｄ）が格納されているためドライバトランジスタＭ４はオン状態である。また、記憶ノードＳＮＢにはデータ“Ｌｏｗ”（Ｖｓｓ）が格納されているためロードトランジスタＭ１もオン状態である。そのため、リーク抑制トランジスタＭ１１とリーク抑制トランジスタＭ１０はそれぞれダイオード接続を構成する回路となる。この場合、インバータＩＶｔ、ＩＶｂにはＶｄｄからＶｓｓに向かってリーク電流が流れる。図２１Ｂに示すように、この状態でのメモリセルＭＣは、トランジスタを抵抗で置き換えた等価回路で表すことができる。ここで、抵抗Ｒｉｖｔ、ＲｉｖｂはインバータＩＶｔ、ＩＮｂを等価抵抗に置き換えたものである。抵抗Ｒ１１、Ｒ１０はリーク抑制トランジスタＭ１１、Ｍ１０に流れるリーク電流を等価抵抗に置き換えたものである。リーク抑制トランジスタＭ１１、Ｍ１０は、それぞれダイオード接続構成となるため、ダイオードＤ１１、Ｄ１０の等価素子に置き換えて示している。図２１Ｃは、図２１Ｂの抵抗Ｒｉｖｔ、Ｒｉｖｂを、合成抵抗Ｒｍｃとして表したものである。図２１Ｃに基づいて、ノードＰＳの電位Ｖｐｓは、Ｖｄｄ（Ｒｍｃ＋Ｒ１０）／（Ｒｍｃ＋Ｒ１１＋Ｒ１０）で表すことが出来、ノードＰＳの電位Ｖｐｓは、ＶｄｄよりもΔＶ１＝Ｖｄｄ・Ｒ１１／（Ｒｍｃ＋Ｒ１１＋Ｒ１０）だけ低くなる。ただし、ノードＰＳの電位Ｖｐｓは、リーク抑制トランジスタＭ１１の閾値電圧Ｖｔｈ１１よりも低い場合で成立する。なお、ノードＰＳの電位Ｖｐｓが、リーク抑制トランジスタＭ１１の閾値電圧Ｖｔｈ１１よりも高い場合には、ノードＰＳの電位Ｖｐｓは、ダイオードＤ１１でクランプされ、Ｖｄｄ−Ｖｔｈ１１となる。また、ノードＮＳの電位Ｖｎｓは、Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１１＋Ｒ１０）で表すことが出来、ノードＮＳの電位Ｖｎｓは、ＶｓｓよりもΔＶ２＝Ｖｄｄ・Ｒ１０／（Ｒｍｃ＋Ｒ１１＋Ｒ１０）だけ高くなる。ただし、このときのノードＮＳの電位Ｖｎｓは、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０よりも低い場合で成立する。なお、ノードＮＳの電位Ｖｎｓが、リーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０よりも高い場合には、ノードＮＳの電位Ｖｎｓは、ダイオードＤ１０でクランプされ、Ｖｓｓ＋Ｖｔｈ１０となる。
【０１３３】
このように、メモリセルＭＣの高電位側の電位（ノードＰＳの電位Ｖｐｓ）は、Ｖｄｄよりも上記ΔＶ１だけ低くバイアスされる。メモリセルＭＣの低電位側の電位（ノードＮＳの電位Ｖｎｓ）は、Ｖｓｓよりも上記ΔＶ２だけ高くバイアスされる。このため、メモリセルＭＣ内を流れるリーク電流Ｉｄｄｍｃは、Ｉｄｄｍｃ＝Ｖｄｄ／（Ｒｍｃ＋Ｒ１１＋ｒ１０）となる。ここで、６トランジスタで構成する従来のメモリセルでは、リーク電流ｉｃｏｎは、ｉｃｏｎ＝Ｖｄｄ／Ｒｍｃとなる。従って、メモリセルＭＣ内を流れるリーク電流（Ｉｄｄｍｃ）は、従来のリーク電流（ｉｃｏｎ）と比較して低減される。
【０１３４】
図２２は、メモリセルの記憶ノードＳＮＴにデータ“１”（Ｖｄｄ）を書き込み、保持状態（ワード線ＲＷＬ、ＷＷＬの電位をＶｓｓ）にしたときのメモリセル内を流れる平均リーク電流Ｉｄｄｍｃの保持サイクル依存性を示すグラフである。この図は、ＨＳＰＩＣＥを用いて計算機シミュレーションにより算出した値をプロットしている。横軸は、データ書き込み後の保持サイクル数を示し、縦軸は、平均リーク電流Ｉｄｄｍｃ（ｎＡ）を対数で示している。この図において、白抜き三角は、本実施の形態のメモリセルＭＣにおける、ＦＦ条件かつ１．２Ｖ条件とした場合の結果である。黒三角は、従来の６トランジスタのメモリセル（従来セル）でのＦＦ条件かつ１．２Ｖ条件とした場合の結果である。白抜き丸は、本実施の形態のメモリセルＭＣにおける、ＣＣ条件かつ１．１Ｖ条件とした場合の結果である。黒丸は、従来セルでのＣＣ条件かつ１．１Ｖ条件とした場合の結果である。白抜き四角は、本実施の形態のメモリセルＭＣにおける、ＳＳ条件かつ１．０Ｖ条件とした場合の結果である。黒四角は、従来セルでのＳＳ条件かつ１．０Ｖ条件とした場合の結果である。
【０１３５】
また、本図は、データ書き込み動作後に保持状態にして５０サイクル時で比較している。本図に示すように、ＳＳ条件、ＣＣ条件、ＦＦ条件の順でリーク電流（Ｉｄｄｍｃ）は増加する。また、本実施の形態のＦＦ条件を基準に、ＣＣ条件、ＳＳ条件で共に一桁、リーク電流の値が低いことがわかる。すなわち、ＦＦ条件でのリーク電流は他の条件よりも大きく、最大であることが分かる。また、この傾向は、従来セルにおいても同様である。従って、ＦＦ条件での従来セルのリーク電流を基準にすると、本実施の形態での諸条件でのリーク電流値が低く、本実施の形態においても従来セルに比べてリーク電流を低減する効果があるといえる。
【０１３６】
図２２に示すように、ＦＦ条件での本実施の形態のメモリセルＭＣ（図２０）は、従来セル（６トランジスタ）と比較してリーク電流を２５．９％低減することができる。
【０１３７】
図２５〜図２８は、各制御方式（第１、第３の実施の形態を含む）でのリーク電流の保持サイクル依存性を示すグラフである（ただし、図２７、図２８は部分的に拡大している）。これらのグラフの前提条件や記号については、第１の実施の形態において既述した通りである。ただし、既述のように、黒塗り三角、白抜き三角、白抜き逆三角は、第４の実施の形態（“Ｖｓｓ＋Ｖｄｄ−Ｃｎｔｒｌ”）において、それぞれ１．２Ｖ条件かつＦＦ条件、１．１Ｖ条件かつＣＣ条件、１．０Ｖ条件かつＳＳ条件である。
【０１３８】
Ｖｄｄ＝１．２Ｖ条件かつＦＦ条件では、図２５の黒塗り三角に示されるように、従来セルと比較してリーク電流が２３．４％低減される。１．２Ｖ条件かつＦＦ条件かつ７５℃条件では、図２６の黒塗り三角に示されるように、従来セルと比較してリーク電流が２３．６％低減される。１．２Ｖ条件かつＦＦ条件かつ４０℃条件では、図２７の黒塗り三角に示されるように、従来セルと比較してリーク電流が１８．５％低減される。１．２Ｖ条件かつＦＦ条件かつ２５℃条件では、図２８の黒塗り三角に示されるように、従来セルと比較してリーク電流が１０．５％低減される。
【０１３９】
図２８が示すように、本実施の形態と第３の実施の形態のリーク電流の比較において、２５℃条件では本実施の形態と第３の実施の形態にサイクル依存性の差異はなく、図２７が示すように、４０℃以上の高温条件において、本実施の形態の方が第３の実施の形態よりも少ない保持サイクル数でリーク電流が減少する。以上の結果から、本実施の形態でも第３の実施の形態と同じ結論を得ることが出来る。つまり、１キロビットのＳＲＡＭマクロを想定した場合、データ書き込み後の数サイクル〜数十サイクル内でメモリセルの数ビットが従来セルよりもリーク電流が大きいと仮定しても、残りの１キロビット以上のメモリセルで従来セルよりもリーク電流が低減されるため、本実施の形態では従来セルに比べてリーク電流を低減する効果があるといえる。ここで、仮定した１キロビットのＳＲＡＭマクロは、ＳｏＣチップに搭載される最小メモリ容量としている。
【０１４０】
なお、本実施の形態におけるリーク電流、及び、ワード線の立ち上がり（５０％）から読み出し信号（５０％）が出力されるまでの遅延時間については第１の実施の形態と同じであるので、ここではその説明を省略する。
【０１４１】
次に、ワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間について説明する。図３３は、ワード線の立ち上がりから読み出し信号が出力されるまでの読み出し信号の遅延時間を示す表である（第１−３、第５の実施の形態を含む）。これらのグラフの前提条件や記号については、第１の実施の形態において既述した通りである。
【０１４２】
ＣＣ条件においては、従来セルで７４．０〜７５．９ｐｓｅｃ．の遅延であり、第４の実施の形態（Ｖｓｓ＋Ｖｄｄ制御）で８７．７〜９０．７ｐｓｅｃ．の遅延である。ＦＦ条件においては、従来セルで４７．１〜４８．２ｐｓｅｃ．の遅延であり、第４の実施の形態で５３．７〜５５．５ｐｓｅｃ．の遅延である。ＳＳ条件においては、従来セルで１４２．７〜１４３．１ｐｓｅｃの遅延であり、第４の実施の形態では１８１．９〜１８３．１ｐｓｅｃ．の遅延である。図３３に示すように、本実施の形態では、ＣＣ条件とＦＦ条件では高温になるほど遅延時間が長くなり、ＳＳ条件では温度依存性は殆どない。ただし、ＣＣ条件とＦＦ条件の場合でも、遅延時間の変化は最大で３ｐｓｅｃ．であるため、温度に対する依存性は殆どない。
【０１４３】
図３４は、図３３の結果に関して、従来セルの遅延時間を基準にして、各制御方法での遅延時間の増加率を示したグラフである（前述の第１、第２、後述の第５の実施の形態を含む）。これらのグラフの前提条件や記号については、第１の実施の形態において既述した通りである。Ｖｓｓ＋Ｖｄｄ制御のＣＣ条件（Ｖｓｓ＋Ｖｄｄ制御“ＣＣ”）では従来セルに比べて１６．３〜１５．６％の遅延増加が認められる。また、Ｖｓｓ＋Ｖｄｄ制御のＦＦ条件（Ｖｓｓ＋Ｖｄｄ制御“ＦＦ”）では従来セルに比べて１３．２〜１２．３％の遅延増加が認められる。また、Ｖｓｓ＋Ｖｄｄ制御のＳＳ条件（Ｖｓｓ＋Ｖｄｄ制御“ＳＳ”）では従来セルに比べて２１．６〜２２．０％の遅延増加が認められる。また、Ｖｓｓ＋Ｖｄｄ制御のＦＳ条件、ＳＦ条件（Ｖｓｓ＋Ｖｄｄ制御“ＦＳ”、“ＳＦ”）では、それぞれＶｓｓ＋Ｖｄｄ制御のＦＦ条件、ＣＣ条件と概ね同様の傾向が認められる。
【０１４４】
本実施の形態では、読み出し用と書き込み用のワード線を用いて、読み出し動作時には書き込み用のビット線ＷＢＬから放電電流（読み出し電流）が流れないため、読み出し期間中の動作電流を抑制する効果がある。以上のように、本実施の形態ではリーク電流や動作電流を低減する効果があるため、本実施の形態を搭載する半導体チップの消費電流は低減される。また、本実施の形態に示されるメモリセルを搭載する半導体チップ（ＬＳＩ）では、前記の消費電流が低減され、半導体チップの温度上昇を抑制する。これにより、熱暴走で生じるシステムの誤動作や停止が抑制され、本半導体チップ（ＬＳＩ）を用いたシステムの信頼性は向上する。
【０１４５】
（第５の実施の形態）
第５の実施の形態に係る半導体装置の構成について説明する。上述の第４の実施の形態のＳＲＡＭマクロ２と本実施の形態のＳＲＡＭマクロ２は以下の点で相違している。上述の第４の実施の形態のＳＲＡＭマクロ２のワード線は、読み出し動作用のワード線（ＲＷＬ）と書き込み動作用のワード線（ＷＷＬ）を有していた。一方、本実施の形態のＳＲＡＭマクロ２では共通のワード線ＷＬのみを有している。すなわち、本実施の形態のＳＲＡＭマクロ２は、アクセストランジスタＭ５、Ｍ６のゲートが共通のワード線ＷＬに接続されている点で第４の実施の形態のＳＲＡＭマクロ２と相違する。以下では、主にその相違点について説明する。
【０１４６】
図２３は、第５の実施の形態に係る半導体装置のメモリセルＭＣの構成を示す回路図である。メモリセルＭＣの構成は第４の実施の形態のＭＣとほぼ同じである。異なる点は、アクセストランジスタＭ５、Ｍ６のゲートを、共通ワード線ＷＬに接続しているところである。従って、ワード線ＷＬの選択／非選択信号に対応して、アクセストランジスタＭ５、Ｍ６はオン／オフ状態に制御される。
【０１４７】
本実施の形態でも、第４の実施の形態と同様に、記憶ノードＳＮＴのデータが“１”の場合、メモリセルＭＣに印加される低電位側（ノードＮＳ）の電位をＶｓｓ電位よりも高くすることができる。併せて、高電位側（ノードＰＳ）の電位をＶｄｄ電位よりも低くすることができる。従って、メモリセルＭＣ内の電源電圧を低下させることで、メモリセル内に流れるリーク電流を低減することができる。この低電位側（ノードＮＳ）の電位と高電位側（ノードＰＳ）の電位は、リーク抑制トランジスタＭ１０とＭ１１を制御して行われるが、特別な制御信号を用いずに、メモリセルＭＣへの書き込みデータに対応して自律的に行われる。本実施の形態では、制御信号による制御が不要であり、制御信号によりアクセス時間が律速されることはない。また、制御信号を生成する回路が不要であるため、前記制御回路によるチップ面積や消費電流の増大はない。さらに、このリーク電流の低減効果は、非選択のメモリセルＭＣだけでなく、選択されたメモリセルＭＣにおいても同様に得ることができるため、アクセス中のメモリセルアレイの消費電流を低減することができる。本実施の形態は第２の実施の形態と同様に、ワード線を読み出し用と書き込み用に分離せずに共通ワード線にしている。そのため、読み出し動作時に、対となる一方のビット線ＷＢＬの充電電荷がメモリセルＭＣ内のＶｓｓに向かって放電する。この放電電流は読み出し動作とは無関係な消費電流となる。しかし、従来セルのビット線ＷＢＬでの充電電荷の放電よりも、本実施の形態の放電電流の方が低減される特長がある。本実施の形態では、読み出し動作時に記憶ノードＳＮＢを介してリーク抑制トランジスタＭ１０がダイオード接続構成となるため、記憶ノードＳＮＢの電位をクランプする。これにより、ビット線ＷＢＬの充電電荷が完全に放電されず、読み出し動作時の動作電流は従来セルに比べて低減される。
【０１４８】
第５の実施の形態に係る半導体装置の動作について説明する。具体的には、メモリセルＭＣの書き込み動作、保持状態、及び読み出し動作について図２３を参照して説明する。
【０１４９】
本実施の形態における書き込み動作及び保持状態は第４の実施の形態と同じであり、説明を省略する。
【０１５０】
記憶ノードＳＮＴにデータ“１”（Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ）が格納されている場合の読み出し動作について説明する。ビット線のプリチャージからワード線の立ち上げまでの動作は、第２の実施の形態と同じである。ロウデコーダ内のワードドライバは、選択した共通ワード線ＷＬを立ち上げ（Ｖｄｄに上昇）、アクセストランジスタＭ５、Ｍ６をオンにする。その結果、記憶ノードＳＮＴの電位がＨｉｇｈ（Ｖｄｄ）電位であるため、アクセストランジスタＭ５がオフ状態（非活性状態）であり、ビット線ＲＢＬの電位は変化しない。一方、アクセストランジスタＭ６はオン状態であり、メモリセルＭＣの記憶ノードＳＮＢがＬｏｗであるためビット線ＷＢＬの充電電荷が放電され、ビット線ＷＢＬの電位は低下する。ビット線ＷＢＬからメモリセルＭＣ内のＶｓｓに向かって電流が流れることで、記憶ノードＳＮＢとノードＮＳの電位は上昇する。このときのリーク抑制トランジスタＭ１０は、ダイオード接続の構成となるため、ノードＮＳの電位がリーク抑制トランジスタＭ１０の閾値電圧Ｖｔｈ１０でクランプされる。また、記憶ノードＳＮＢも同時に電位を上げ、ビット線ＷＢＬの電位降下と共にアクセストランジスタＭ６をオフにする。これらの動作の結果、ビット線ＷＢＬの充電電荷は完全に放電しないため、読み出し動作での消費電流は従来セルに比べて抑制する効果がある。
【０１５１】
データ“０”（Ｒｅａｄ−Ｍｏｄｅ）の読み出し動作については、第４の実施の形態と同じであり、説明は省略する。
【０１５２】
次に、本実施の形態に係るメモリセルのメカニズム及び効果について説明する。
上述したようにＳｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ時の読み出し動作期間でワード線ＷＬの立ち上がりに伴い、アクセストランジスタＭ６がオン状態となるため、ビット線ＷＢＬの充電電荷がメモリセルＭＣを介して放電される。このときのダイオード接続構成及びダイオードの等価素子については第２の実施の形態と同じであり、説明を省略する。また、Ｓｕｐｐｒｅｓｓｉｏｎ−Ｍｏｄｅ時のデータ保持期間で、リーク電流を低減するメカニズム及び等価回路は第４の実施の形態と同じであり、説明を省略する。
【０１５３】
以上のように、本実施の形態においても読み出し動作時の動作電流を低減することができる。また、本実施の形態では、データ保持期間中のメモリセルＭＣ内に流れるリーク電流を低減する効果がある。
【０１５４】
ワード線の立ち上がりからビット線読み出し信号の遅延時間については第４の実施の形態と同じであり、ここでは説明を省略する。
【０１５５】
図２４は、読み出し動作時のビット線ＷＢＬからメモリセル内のＶｓｓに放電する電流を、デバイス条件ごとに示した一例である。この図は、ＨＳＰＩＣＥを用いて計算機シミュレーションにより算出した値を示している。ここで、メモリセルＭＣの条件は、１．１Ｖ条件かつＣＣ条件、１．２Ｖ条件かつＦＦ条件、１．０Ｖ条件かつＳＳ条件である。いずれの場合にも温度は１２５℃一定としている。ビット線ＷＢＬから流れる放電電流は、ワード線ＷＬの立ち上がり開始から立ち下がり完了までの期間におけるメモリセル内のＶｓｓに流れ込む平均電流としている。図２４の表に示すように、１．１Ｖ条件かつＣＣ条件では従来セルで約７．９μＡ、本実施の形態（第５の実施の形態）で１．６μＡとなり、その低減率は約８０％である。また、１．２Ｖ条件かつＦＦ条件では従来セルで約８．２μＡ、本実施の形態で５．２μＡとなり、その低減率は約３７％である。また、１．０Ｖ条件かつＳＳ条件では従来セルで約６．６μＡ、本実施の形態で０．６μＡとなり、その低減率は約９０％である。
【０１５６】
図２９〜図３１は、温度とビット線ＷＢＬの放電電流の関係を示すグラフである（第２の実施の形態を含む）。これらのグラフの前提条件や記号については、第２の実施の形態において既述した通りである。図２９〜図３０に示すように、従来セルではビット線の放電電流に温度依存性は殆どなく、最大で０．１６μＡの変化である。図２９は１．１Ｖ条件かつＣＣ条件である。従来セル（四角）と比較した結果、本実施の形態（三角）のメモリセルＭＣでのビット線の放電電流Ｉｓｓの低減率は約８０％〜８６％である。また、図３０は１．２Ｖ条件かつＦＦ条件と、１．２Ｖ条件かつＦＳ条件である。従来セル（白抜き四角、黒塗り四角）と比較した結果、本実施の形態（白抜き三角、黒塗り三角）のメモリセルＭＣでのビット線の放電電流Ｉｓｓの低減率はそれぞれ約３８％〜４６％、約４３％〜５１％である。また、図３１は１．０Ｖ条件かつＳＳ条件と、１．２Ｖ条件かつＳＦ条件である。従来セル（白抜き四角、黒塗り四角）と比較した結果、本実施の形態（白抜き三角、黒塗り三角）のメモリセルＭＣでのビット線の放電電流Ｉｓｓの低減率はそれぞれ約９０％〜９２％、約８７％〜９０％である。
【０１５７】
図３２は、図２９〜図３１の結果をまとめたグラフである（第２の実施の形態を含む）。本図は各デバイス条件でのビット線電流を、従来セルを基準にして低減率で示した。また、温度を２５℃〜１２５℃まで１０℃ステップのパラメータにして依存性を示している。これらのグラフの前提条件や記号については、第２の実施の形態において既述した通りである。以上の結果から、本実施の形態のメモリセルＭＣを用いれば、ビット線ＷＢＬの放電電流Ｉｓｓを従来セルよりも約３８％〜９２％の低減が可能となる。電流値で示すと、従来セルで６．６μＡ〜８．７μＡの放電電流を、本実施の形態では０．５６μＡ〜５．０μＡに低減することができる。
【０１５８】
以上のように、本実施の形態では読み出し用及び書き込み用のワード線を共通化したことにより、一個のメモリセルに対して二個のワードドライバが不要であり、従来セルのように一個のワードドライバで構成できる。これにより、第４の実施の形態に比べてレイアウト面積を削減でき、不要なワードドライバに流れるリーク電流と動作電流も削減できるため消費電力が削減できる。また、本実施の形態のメモリセルＭＣにおいても、従来セルよりもリーク電流を低減する効果がある。さらに、読み出し動作期間中のビット線ＷＢＬからメモリセルＭＣに放電される読み出し電流が低減できるため、従来セルに比べて消費電力を削減する効果もある。これらのことから、本実施の形態を搭載する半導体チップの消費電流は低減される。これにより、消費電流の増加に伴う半導体チップ（ＬＳＩ）の熱暴走が抑制され、熱暴走により誘引されるシステムの誤動作や停止を抑制することができる。加えて、本半導体チップ（ＬＳＩ）を用いて構成するシステムの信頼性は向上する。
【０１５９】
上記各実施の形態において説明した複数の技術の各々は、技術的な矛盾が発生しない限り、他の実施の形態においても適用可能である。
【０１６０】
以下、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更は可能であることはいうまでもない。
【符号の説明】
【０１６１】
１    半導体装置
２    ＳＲＡＭマクロ
３    演算処理回路
４    周辺回路
ＭＣ、ＭＣｈｉｇｈ、ＭＣｌｏｗ    メモリセル
Ｍ１、Ｍ２、Ｍ０１、Ｍ０２、Ｍ１１、Ｍ１２    ロードトランジスタ
Ｍ３、Ｍ４、Ｍ０３、Ｍ０４、Ｍ１３、Ｍ１４    ドライバトランジスタ
Ｍ５、Ｍ６、Ｍ０５、Ｍ０６、Ｍ１５、Ｍ１６    アクセストランジスタ
Ｍ１０、Ｍ１１、Ｍ０１０、Ｍ０１１    リーク抑制トランジスタ
ＲＷＬ、ＷＷＬ、ＷＬ    ワード線
ＲＢＬ、ＷＢＬ    ビット線
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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