(57)【要約】【課題】従来に比べて、トランジスタ数が少なく占有面積が小さなＤフリップフロップを構成するロジック回路を実現する。【解決手段】ロジック回路２１は、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２からなる第１のインバータ回路と、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４からなる第２のインバータ回路と、抵抗ｒとを備えた構成であり、ラッチ回路を実現する。Ｔｒ１〜Ｔｒ４は、すべて二重絶縁ゲート型電界効果トランジスタである。Ｔｒ１及びＴｒ２の各第１のゲート電極は、Ｔｒ３及びＴｒ４の各ドレイン電極に接続されて入力端子Ａ１とされている。第１のインバータ回路の出力端子であるＴｒ１及びＴｒ２の各ドレイン電極は、第２のインバータ回路の入力端子であるＴｒ３及びＴｒ４の各第１のゲート電極に接続されて全体の出力端子Ｂとされている。【選択図】図３
2013247498.tif 000002
【特許請求の範囲】
【請求項１】
半導体薄板の上面に第１の絶縁膜を介して第１のゲート電極が積層され、前記半導体薄板の下面に第２の絶縁膜を介して第２のゲート電極が積層され、前記半導体薄板の前記第１及び第２の絶縁膜が形成されていない前記半導体薄板の２つの側面にソース電極とドレイン電極が別々に形成された構造の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路であって、
Ｐチャネルの第１の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第２の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第１の入力端子とし、前記第１の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第１の制御端子とし、前記第２の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第２の制御端子とし、前記第１及び第２の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第１の出力端子とした構成の第１のインバータ回路と、
Ｐチャネルの第３の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第４の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第２の入力端子とし、前記第３の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第３の制御端子とし、前記第４の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第４の制御端子とし、前記第３及び第４の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第２の出力端子とした構成の第２のインバータ回路と、
を備え、
前記第１の入力端子と前記第２の出力端子とを接続した入力端子に入力信号を印加し、前記第１の出力端子と前記第２の入力端子とを接続した出力端子から出力信号を出力することを特徴とする二重絶縁ゲート型電界効果トランジスタを用いたロジック回路。
【請求項２】
前記第１の入力端子に接続された抵抗を有し、前記第１の入力端子と前記第２の出力端子とを接続した入力端子に、前記抵抗を介して前記入力信号を入力することを特徴とする請求項１記載の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路。
【請求項３】
半導体薄板の上面に第１の絶縁膜を介して第１のゲート電極が積層され、前記半導体薄板の下面に第２の絶縁膜を介して第２のゲート電極が積層され、前記半導体薄板の前記第１及び第２の絶縁膜が形成されていない前記半導体薄板の２つの側面にソース電極とドレイン電極が別々に形成された構造の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路であって、
Ｐチャネルの第１の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第２の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第１の入力端子とし、前記第１の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第１の制御端子とし、前記第２の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第２の制御端子とし、前記第１及び第２の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第１の出力端子とした構成の第１のインバータ回路と、
Ｐチャネルの第３の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第４の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第２の入力端子とし、前記第３の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第３の制御端子とし、前記第４の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第４の制御端子とし、前記第３及び第４の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第２の出力端子とした構成の第２のインバータ回路と、
それぞれ２つの端子を有する第１及び第２のスイッチ回路と、
を備え、
前記第１の出力端子と前記第２の入力端子とを接続し、前記第１のスイッチ回路の第１の端子を入力端子として入力信号を印加し、前記第１のスイッチ回路の第２の端子を前記第１の入力端子に接続し、前記第２のスイッチ回路の第１の端子を前記第１の入力端子に接続し、前記第２のスイッチ回路の第２の端子を前記第２の出力端子に接続し、前記第２の入力端子を出力端子として前記入力信号をラッチした出力信号を出力するＤフリップフロップ用ラッチ回路を構成することを特徴とする二重絶縁ゲート型電界効果トランジスタを用いたロジック回路。
【請求項４】
前記第１のスイッチ回路は、それぞれ自身の第１及び第２のゲート電極が接続され、かつ、互いのドレイン電極同士とソース電極同士とが接続されたＰチャネルの第５の二重絶縁ゲート型電界効果トランジスタと、Ｎチャネルの第６の二重絶縁ゲート型電界効果トランジスタとからなり、
前記第２のスイッチ回路は、それぞれ自身の第１及び第２のゲート電極が接続され、かつ、互いのドレイン電極同士とソース電極同士とが接続されたＰチャネルの第７の二重絶縁ゲート型電界効果トランジスタと、Ｎチャネルの第８の二重絶縁ゲート型電界効果トランジスタとからなり、
前記第５及び第６の二重絶縁ゲート型電界効果トランジスタの前記ドレイン電極の共通接続点及び前記ソース電極の共通接続点の一方を前記第１のスイッチ回路の第１の端子とし、他方を第２の端子とし、前記第７及び第８の二重絶縁ゲート型電界効果トランジスタの前記ドレイン電極の共通接続点及び前記ソース電極の共通接続点の一方を前記第２のスイッチ回路の第１の端子とし、他方を前記第２のスイッチ回路の第２の端子としたことを特徴とする請求項３記載の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路。
【請求項５】
各々請求項３又は４記載の構成の第１及び第２のＤフリップフロップ用ラッチ回路を縱続接続した構成であって、
前記第１のＤフリップフロップ用ラッチ回路の前記入力端子をデータ入力端子とし、前記第１のＤフリップフロップ用ラッチ回路の出力端子を前記第２のＤフリップフロップ用ラッチ回路の入力端子に接続し、前記第２のＤフリップフロップ用ラッチ回路の出力端子を正論理出力端子とし、前記第２のＤフリップフロップ用ラッチ回路の前記第１の出力端子と前記第２の入力端子との接続点を負論理出力端子とし、
前記第１のＤフリップフロップ用ラッチ回路の第１、第２、第３及び第４の制御端子を第１のセット端子、第２のセット端子、第１のリセット端子及び第２のリセット端子とし、前記第２のＤフリップフロップ用ラッチ回路の第１、第２、第３及び第４の制御端子を前記第１のリセット端子、前記第２のリセット端子、前記第１のセット端子及び前記第２のセット端子としたＤフリップフロップ回路を構成することを特徴とする二重絶縁ゲート型電界効果トランジスタを用いたロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は二重絶縁ゲート型電界効果トランジスタを用いたロジック回路に係り、特にラッチ回路やＤフリップフロップ回路を構成する二重絶縁ゲート型電界効果トランジスタを用いたロジック回路に関する。
【背景技術】
【０００２】
近年、３次元構造のフィン型電界効果トランジスタ(ＦｉｎＦＥＴ：Fin Field Effect Transistor)が新規構造デバイスとして注目されている。このＦｉｎＦＥＴはダブルゲート(二重絶縁ゲート)をもつ二重絶縁ゲート型電界効果トランジスタの一種である。このＦｉｎＦＥＴを用いたロジック回路では、ＦｉｎＦＥＴの２つのゲートを独立に制御することでリーク電流を低減したり、トランジスタ数を低減したりできることが知られている(例えば、非特許文献１参照)。しかしながら、非特許文献１には、ロジック回路で多用される基本回路の一つであるＤフリップフロップ回路やラッチ回路については開示されていない。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】M.C.Wang,“Independent-Gate FinFET Circuit Design Methodology”,IAENG Int.J.Computer Science,37,vol.1,2010.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図７は、従来のＤフリップフロップ回路の一例の回路図を示す。このＤフリップフロップ回路１はバルクシリコンによるＤフリップフロップ回路で、Ｄ入力端子がトランスファゲートＴａを介して２入力ＮＡＮＤゲートＮ１の一方の入力端子に接続される一方、トランスファゲートＴｂを介して２入力ＮＡＮＤゲートＮ２の出力端子に接続されている。また、２入力ＮＡＮＤゲートＮ１の出力端子は２入力ＮＡＮＤゲートＮ２の一方の入力端子に接続される一方、トランスファゲートＴｃを介して２入力ＮＡＮＤゲートＮ３の一方の入力端子に接続されている。更に、２入力ＮＡＮＤゲートＮ３の出力端子は正論理出力端子Ｑに接続される一方、２入力ＮＡＮＤゲートＮ４及びトランスファゲートＴｄを介してトランスファゲートＴｃと２入力ＮＡＮＤと回路Ｎ３の入力端子との接続点に接続されている。ＮＡＮＤゲートＮ４の出力端子は負論理出力端子/Ｑに接続されている。この構成のＤフリップフロップ回路１は、Ｄ入力端子に供給されるデータの論理値を、クロックCLOCK及び/CLOCKに同期してラッチする周知の動作を行う。
【０００５】
ここで、トランスファゲートＴ１〜Ｔ４は、それぞれ１個のＰチャネルＭＯＳ型ＦＥＴと１個のＮチャネルＭＯＳＦＥＴがドレイン同士とソース同士とが接続された構成である。また、ＮＡＮＤゲートＮ１〜Ｎ４のそれぞれは、図８の回路図に示すように、２つのＰチャネルＭＯＳＦＥＴと２つのＮチャネルＭＯＳＦＥＴとからなる。従って、図７に示すように、４個のトランスファゲートＴａ〜Ｔｄと、４個のＮＡＮＤゲートＮ１〜Ｎ４とからなる従来のＤ型フリップフロップ回路１は、全部でトランジスタ数が２４個必要となり、占有面積が大きいという問題がある。
【０００６】
また、今後、微細化技術が進んでＦｉｎＦＥＴなどの二重絶縁ゲート型電界効果トランジスタを使ってＤ型フリップフロップを構成したとしても、その回路構成が図７に示した従来回路のＭＯＳＦＥＴの代わりに二重絶縁ゲート型電界効果トランジスタを単に置き換えた構成であるとすると、構成されるＤフリップフロップ回路の占有面積のチップ全体に占める割合は、図７に示したバルクシリコンによるＤフリップフロップ回路と同程度であり、占有面積が大きいという問題はそのまま残る。
【０００７】
本発明は以上の点に鑑みなされたもので、Ｄフリップフロップ回路等のロジック回路の占有面積を低減した二重絶縁ゲート型電界効果トランジスタを用いたロジック回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、第１の発明のロジック回路は、半導体薄板の上面に第１の絶縁膜を介して第１のゲート電極が積層され、半導体薄板の下面に第２の絶縁膜を介して第２のゲート電極が積層され、半導体薄板の第１及び第２の絶縁膜が形成されていない半導体薄板の２つの側面にソース電極とドレイン電極が別々に形成された構造の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路であって、
Ｐチャネルの第１の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第２の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第１の入力端子とし、第１の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第１の制御端子とし、第２の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第２の制御端子とし、第１及び第２の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第１の出力端子とした構成の第１のインバータ回路と、Ｐチャネルの第３の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第４の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第２の入力端子とし、第３の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第３の制御端子とし、第４の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第４の制御端子とし、第３及び第４の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第２の出力端子とした構成の第２のインバータ回路と、を備え、第１の入力端子と第２の出力端子とを接続した入力端子に入力信号を印加し、第１の出力端子と第２の入力端子とを接続した出力端子から出力信号を出力することを特徴とする。
【０００９】
また、上記の目的を達成するため、第２の発明のロジック回路は、第１の発明における第１の入力端子に接続された抵抗を有し、第１の入力端子と第２の出力端子とを接続した入力端子に、抵抗を介して入力信号を入力することを特徴とする。
【００１０】
また、上記の目的を達成するため、第３の発明のロジック回路は、半導体薄板の上面に第１の絶縁膜を介して第１のゲート電極が積層され、半導体薄板の下面に第２の絶縁膜を介して第２のゲート電極が積層され、半導体薄板の第１及び第２の絶縁膜が形成されていない半導体薄板の２つの側面にソース電極とドレイン電極が別々に形成された構造の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路であって、
Ｐチャネルの第１の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第２の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第１の入力端子とし、第１の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第１の制御端子とし、第２の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第２の制御端子とし、第１及び第２の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第１の出力端子とした構成の第１のインバータ回路と、Ｐチャネルの第３の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極と、Ｎチャネルの第４の二重絶縁ゲート型電界効果トランジスタの第１のゲート電極を共通接続して第２の入力端子とし、第３の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第３の制御端子とし、第４の二重絶縁ゲート型電界効果トランジスタの第２のゲート電極を第４の制御端子とし、第３及び第４の二重絶縁ゲート型電界効果トランジスタの各ドレイン電極を共通接続して第２の出力端子とした構成の第２のインバータ回路と、それぞれ２つの端子を有する第１及び第２のスイッチ回路と、を備え、第１の出力端子と第２の入力端子とを接続し、第１のスイッチ回路の第１の端子を入力端子として入力信号を印加し、第１のスイッチ回路の第２の端子を第１の入力端子に接続し、第２のスイッチ回路の第１の端子を第１の入力端子に接続し、第２のスイッチ回路の第２の端子を第２の出力端子に接続し、第２の入力端子を出力端子として入力信号をラッチした出力信号を出力するＤフリップフロップ用ラッチ回路を構成することを特徴とする。
【００１１】
また、上記の目的を達成するため、第４の発明のロジック回路は、第３の発明における第１のスイッチ回路が、それぞれ自身の第１及び第２のゲート電極が接続され、かつ、互いのドレイン電極同士とソース電極同士とが接続されたＰチャネルの第５の二重絶縁ゲート型電界効果トランジスタと、Ｎチャネルの第６の二重絶縁ゲート型電界効果トランジスタとからなり、第２のスイッチ回路は、それぞれ自身の第１及び第２のゲート電極が接続され、かつ、互いのドレイン電極同士とソース電極同士とが接続されたＰチャネルの第７の二重絶縁ゲート型電界効果トランジスタと、Ｎチャネルの第８の二重絶縁ゲート型電界効果トランジスタとからなり、
第５及び第６の二重絶縁ゲート型電界効果トランジスタのドレイン電極の共通接続点及びソース電極の共通接続点の一方を第１のスイッチ回路の第１の端子とし、他方を第２の端子とし、第７及び第８の二重絶縁ゲート型電界効果トランジスタのドレイン電極の共通接続点及びソース電極の共通接続点の一方を第２のスイッチ回路の第１の端子とし、他方を第２のスイッチ回路の第２の端子としたことを特徴とする。
【００１２】
また、上記の目的を達成するため、第５の発明のロジック回路は、各々請求項３又は４記載の構成の第１及び第２のＤフリップフロップ用ラッチ回路を縱続接続した構成であって、第１のＤフリップフロップ用ラッチ回路の入力端子をデータ入力端子とし、第１のＤフリップフロップ用ラッチ回路の出力端子を第２のＤフリップフロップ用ラッチ回路の入力端子に接続し、第２のＤフリップフロップ用ラッチ回路の出力端子を正論理出力端子とし、第２のＤフリップフロップ用ラッチ回路の第１の出力端子と第２の入力端子との接続点を負論理出力端子とし、第１のＤフリップフロップ用ラッチ回路の第１、第２、第３及び第４の制御端子を第１のセット端子、第２のセット端子、第１のリセット端子及び第２のリセット端子とし、第２のＤフリップフロップ用ラッチ回路の第１、第２、第３及び第４の制御端子を第１のリセット端子、第２のリセット端子、第１のセット端子及び第２のセット端子としたＤフリップフロップ回路を構成することを特徴とする。              
【発明の効果】
【００１３】
本発明によれば、従来に比べて、トランジスタ数が少なく占有面積が小さなＤフリップフロップを構成するロジック回路を実現できる。また、本発明によれば、通常動作時の電流が、従来のＤフリップフロップ回路とほぼ同等であるため、従来のＤフリップフロップ回路と比較して消費電力の増加もなく占有面積を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のロジック回路で使用する二重絶縁ゲート型電界効果トランジスタの一例の斜視図、特性図及びゲート電位と状態との関係図である。
【図２】本発明のロジック回路で基本回路として使用する二重絶縁ゲート型電界効果トランジスタを用いたインバータ回路の一例の回路図及びカルノー図である。
【図３】本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第１の実施の形態の回路図及びカルノー図である。
【図４】本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第２の実施の形態の回路図及びカルノー図である。
【図５】本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第３の実施の形態の回路図及びカルノー図である。
【図６】本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の一実施の形態の回路シミュレーション結果を示す図である。
【図７】従来のＤフリップフロップ回路の一例の回路図である。
【図８】ＮＡＮＤゲートの一例の回路図である。
【発明を実施するための形態】
【００１５】
まず、本発明の実施の形態のロジック回路の前提となる回路について図面を参照して説明する。
【００１６】
図１(Ａ)、(Ｂ)及び(Ｃ)は、本発明のロジック回路で使用する二重絶縁ゲート型電界効果トランジスタの一例の斜視図、特性図及びゲート電位と状態との関係図を示す。図１(Ａ)に示すように、二重絶縁ゲート型電界効果トランジスタの一種であるＦｉｎＦＥＴ１０は、直方体状の半導体薄板１３の上面に第１の絶縁膜１２を介して第１のゲート電極１１が積層され、半導体薄板１３の下面に第２の絶縁膜１４を介して第２のゲート電極１５が積層された構造を有する。更に、半導体薄板１３の第１及び第２の絶縁膜１２及び１４が被覆されていない側面のうち、一つの側面にソース電極１６が形成され、対向する反対側側面にドレイン電極１７が形成されている。このＦｉｎＦＥＴ１０は２つのゲート電極１１及び１５を有し、二重絶縁ゲート型電界効果トランジスタと呼ばれる。
【００１７】
なお、ソース電極１６とドレイン電極１７とは、半導体薄板１３の第１及び第２の絶縁膜１２及び１４が被覆されていない一つの側面に二つの領域を分離して形成し、それぞれの領域に設けるようにしてもよい。
【００１８】
この構成のＦｉｎＦＥＴ１０は、一例として、第１のゲート電極１１と第２のゲート電極１５との間の半導体薄板１３のボディ膜厚が４０ｎｍ、半導体薄板１３のボディ膜厚の方向と直交する方向のフィン高さが５０ｎｍ、第１のゲート電極１１と第２のゲート電極１５の各ゲート長をそれぞれ８０ｎｍであるＮチャネルのＦｉｎＦＥＴであるものとする。
【００１９】
図１(Ｂ)は、この構成のＦｉｎＦＥＴ１０の電源電圧Ｖｄが０.６Ｖであるときの第１のゲート電極１１の第１のゲート電圧Ｖｇ１、第２のゲート電極１５の第２のゲート電圧Ｖｇ２、ドレイン電流Ｉｄの特性図を示す。図１(Ｂ)の横軸は第１のゲート電圧Ｖｇ１、縦軸がドレイン電流Ｉｄを示し、曲線Iは第２のゲート電圧Ｖｇ２が０Ｖのときの特性、曲線IIは第２のゲート電圧Ｖｇ２が０.６Ｖのときの特性を示す。
【００２０】
図１(Ｂ)の特性Iに示すように、Ｖｇ１＝Ｖｇ２＝０(Ｖ)ではドレイン電流Ｉｄは０.３ｎＡであり、ソース・ドレイン間は遮断状態になる。また、図１(Ｂ)の特性IIに示すように、Ｖｇ１＝Ｖｇ２＝０.６(Ｖ)ではドレイン電流Ｉｄは１６μＡである。更に、特性I、IIに示すように、Ｖｇ１＝０(Ｖ)かつＶｇ２＝０.６(Ｖ)、あるいはＶｇ１＝０.６(Ｖ)かつＶｇ２＝０(Ｖ)ではドレイン電流Ｉｄは２μＡである。従って、図１(Ｃ)に示すように、状態「１」をＩｄ＝１(μＡ)以上に設定することにより、第１のゲート電圧Ｖｇ１及び第２のゲート電圧Ｖｇ２のどちらか一方が０Ｖでも状態「０」と状態「１」のいずれかをとるので、ＦｉｎＦＥＴ１０はロジック動作が可能なことが分かる。
【００２１】
図２(Ａ)及び(Ｂ)は、本発明のロジック回路で基本回路として使用する二重絶縁ゲート型電界効果トランジスタを用いたインバータ回路の一例の回路図及びカルノー図を示す。
【００２２】
図２(Ａ)において、Ｔｒ１はＰチャネル二重絶縁ゲート型電界効果トランジスタ(以下、説明の便宜上、「Ｐチャネルトランジスタ」と略す)、Ｔｒ２はＮチャネル二重絶縁ゲート型電界効果トランジスタ(以下、説明の便宜上、「Ｎチャネルトランジスタ」と略す)で、チャネルの導電型を除いていずれも図１(Ａ)に示した構造のＦｉｎＦＥＴである。ＰチャネルトランジスタＴｒ１の第１のゲート電極とＮチャネルトランジスタＴｒ２の第１のゲート電極とはそれぞれ入力端子Ａに共通接続され、ＰチャネルトランジスタＴｒ１のドレイン電極とＮチャネルトランジスタＴｒ２のドレイン電極とはそれぞれ出力端子Ｂに共通接続されている。また、ＰチャネルトランジスタＴｒ１の第２のゲート電極は第１の制御端子Ｓ１とされ、ＮチャネルトランジスタＴｒ２の第２のゲート電極は第２の制御端子Ｓ２とされている。また、ＰチャネルトランジスタＴｒ１のソース電極は正の電源電圧Ｖddに接続され、ＮチャネルトランジスタＴｒ２のソース電極は接地されている。
【００２３】
図２(Ａ)に示すインバータ回路によれば、図２(Ｂ)のカルノー図に示すように、制御端子Ｓ１及びＳ２が同時に同一の論理値で、かつ、入力端子Ａの入力信号の論理値と反対論理値のときに、入力信号によって遷移状態になる。遷移状態では出力が「０」と「１」のどちらにも変化しやすくなっている。なお、図２(Ｂ)では遷移状態を「不定」として示している。
【００２４】
また、制御端子Ｓ１の論理値「１」で、制御端子Ｓ２の論理値「０」のときには、入力端子Ａの入力信号の論理値と反対論理値の出力信号が出力端子Ｂへ出力されるアクティブ(Active)状態となる。また、制御端子Ｓ１及びＳ２と入力端子Ａの各論理値がすべて同一のときには、入力端子Ａの入力信号の論理値と反対論理値の出力信号が出力端子Ｂに出力される。すなわち、図２(Ａ)に示すインバータ回路によれば、上記遷移状態以外のときには入力信号と反対論理値の信号を出力するインバータ動作を行う。
【００２５】
次に、本発明のロジック回路の各実施の形態について図面を参照して説明する。
【００２６】
図３(Ａ)は、本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第１の実施の形態の回路図、同図(Ｂ)はそのカルノー図を示す。図３(Ａ)において、本実施の形態のロジック回路２１は、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２からなる図２(Ａ)とともに説明した構成の第１のインバータ回路と、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４からなる図２(Ａ)とともに説明した構成と同じ構成の第２のインバータ回路と、抵抗ｒとを備えた構成であり、ラッチ回路を実現する。ＰチャネルトランジスタＴｒ１及びＴｒ３と、ＮチャネルトランジスタＴｒ２及びＴｒ４とは、いずれも図１(Ａ)に示した構造のＦｉｎＦＥＴである。
【００２７】
また、図３(Ａ)において、第１のインバータ回路の入力端子であるＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の各第１のゲート電極は、第２のインバータ回路の出力端子であるＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の各ドレイン電極に接続されて入力端子Ａ１とされている。入力端子Ａ１は抵抗ｒを介して全体の入力端子Ａに接続されている。抵抗ｒは、例えば数百Ω程度とする。実際にはこの抵抗ｒは、二重絶縁ゲート型電界効果トランジスタなどのＭＯＳＦＥＴからなるスイッチ回路によるものである。
【００２８】
また、第１のインバータ回路の出力端子であるＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の各ドレイン電極は、第２のインバータ回路の入力端子であるＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の各第１のゲート電極に接続されて全体の出力端子Ｂとされている。また、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の各第２のゲート電極は、第１の制御端子Ｓ１、第２の制御端子Ｓ２に接続されている。更に、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の各第２のゲート電極は、第３の制御端子Ｒ１、第４の制御端子Ｒ２に接続されている。
【００２９】
次に、このロジック回路２１の動作について説明する。このロジック回路２１では、制御端子Ｓ１及びＳ２の第１及び第２の制御信号の論理値が同一値であるときは、制御端子Ｒ１及びＲ２の第３及び第４の制御信号の論理値は第１及び第２の制御信号の論理値と反対論理値とされる。また、制御端子Ｓ１及びＲ１の第１及び第３の制御信号の論理値が「１」のとき、制御端子Ｓ２及びＲ２の第２及び第４の制御信号の論理値は「０」とされ、このときロジック回路２１はアクティブ(Active)状態とされる。
【００３０】
いま、制御端子Ｓ１及びＳ２の第１及び第２の制御信号の論理値が「０」であり、入力端子Ａに論理値「１」の信号が入力されたものとすると、このときはＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２からなる第１のインバータ回路は、図２とともに説明したように遷移状態になろうとする。しかし、このとき制御端子Ｒ１及びＲ２の第３及び第４の制御信号の論理値は「１」なので、第２のインバータ回路を構成するＰチャネルトランジスタＴｒ３がオフ、ＮチャネルトランジスタＴｒ４がオンとなり、前述した入力端子Ａ１の論理値が「０」に駆動される。その結果、入力端子Ａ１であるＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の各第１のゲート電極は論理値「０」になりラッチされ、入力端子Ａ１の論理値が「０」となる。これにより、ＰチャネルトランジスタＴｒ１がオン、ＮチャネルトランジスタＴｒ２がオフとなり、前述した出力端子Ｂの出力信号の論理値が「１」にラッチされる。このときはロジック回路２１は入力信号の論理値に関係なく出力信号の論理値が「１」であるリセット(Reset)状態となる。
【００３１】
また、制御端子Ｓ１及びＳ２の第１及び第２の制御信号の論理値が「１」であり、入力端子Ａに論理値「０」の信号が入力されたものとすると、このときはＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２からなる第１のインバータ回路は、図２とともに説明したように遷移状態になろうとする。しかし、このとき制御端子Ｒ１及びＲ２の第３及び第４の制御信号の論理値は「０」なので、第２のインバータ回路を構成するＰチャネルトランジスタＴｒ３がオン、ＮチャネルトランジスタＴｒ４がオフとなり、前述した入力端子Ａ１の論理値が「１」に駆動される。
【００３２】
その結果、入力端子Ａ１であるＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の各第１のゲート電極は論理値「１」になりラッチされ、入力端子Ａ１の論理値が「１」となる。これにより、ＰチャネルトランジスタＴｒ１がオフ、ＮチャネルトランジスタＴｒ２がオンとなり、前述した出力端子Ｂの出力信号の論理値が「０」にラッチされる。このときはロジック回路２１は入力信号の論理値に関係なく出力信号の論理値が「０」であるセット(Set)状態となる。
【００３３】
また、制御端子Ｓ１及びＲ１の第１及び第３の制御信号の論理値が「１」で、制御端子Ｓ２及びＲ２の第２及び第４の制御信号の論理値が「０」であるとき、入力端子Ａに論理値「０」の信号が入力されたものとする。このときは、第１のインバータ回路を構成するＰチャネルトランジスタＴｒ１がオン、ＮチャネルトランジスタＴｒ２がオフとなり、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の共通接続ドレイン電極(第１のインバータ回路の出力端子)と、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の共通接続第１のゲート電極(第２のインバータ回路の入力端子)の論理値が「１」となる。
【００３４】
従って、ＰチャネルトランジスタＴｒ３の第１のゲート電極と第２のゲート電極(制御端子Ｒ１)はともに論理値「１」となりオフ状態となる。一方、ＮチャネルトランジスタＴｒ４の第１のゲート電極は論理値「１」となるので、第２のゲート電極(制御端子Ｒ２)は論理値「０」であるがオン状態になる。これにより、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の共通接続第１のゲート電極に接続された出力端子Ｂの信号は論理値「１」にラッチされたものとなる(Active状態)。
【００３５】
一方、制御端子Ｓ１及びＲ１の第１及び第３の制御信号の論理値が「１」で、制御端子Ｓ２及びＲ２の第２及び第４の制御信号の論理値が「０」であるとき、入力端子Ａに論理値「１」の信号が入力されたときは、上記の動作から分かるように出力端子Ｂの信号は論理値「０」にラッチされたものとなる(Active状態)。
【００３６】
以上をまとめると、図３(Ａ)に示すロジック回路２１は、図３(Ｂ)に示すカルノー図で表されるラッチ動作を行うラッチ回路を構成することが分かる。このようにインバータ回路の遷移状態を利用することで、ロジック回路(ラッチ回路)２１はセット動作とリセット動作が可能になる。
【００３７】
次に、本発明の第２の実施の形態について説明する。
【００３８】
図４(Ａ)は、本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第２の実施の形態の回路図、同図(Ｂ)はそのカルノー図を示す。図４(Ａ)中、図３(Ａ)と同一構成部分は同一符号を付してある。図４(Ａ)において、本実施の形態のロジック回路２２は、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２からなる図２(Ａ)とともに説明した構成の第１のインバータ回路と、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４からなる図２(Ａ)とともに説明した構成と同じ構成の第２のインバータ回路と、第１のインバータ回路の入力側に設けられた第１のスイッチ回路ＳＷ１と、第１のインバータ回路の出力と第２のインバータ回路の入力の間に設けられた第２のスイッチ回路ＳＷ２とを備えるＤフリップフロップ回路用ラッチ回路を構成している。このロジック回路２２のすべてのトランジスタは、図１(Ａ)に示した構造のＦｉｎＦＥＴである。
【００３９】
第１のスイッチ回路ＳＷ１は、互いのドレイン電極同士、ソース電極同士がそれぞれ接続されたＰチャネルトランジスタＴｒ１１及びＮチャネルトランジスタＴｒ１２からなる。また、ＰチャネルトランジスタＴｒ１１の２つのゲート電極間は接続され、ＮチャネルトランジスタＴｒ１２の２つのゲート電極間も接続されている。ＰチャネルトランジスタＴｒ１１及びＮチャネルトランジスタＴｒ１２の各ドレイン電極と各ソース電極の一方は、このロジック回路２２の入力端子Ａに接続され、他方は第１のインバータ回路の入力端子Ａ１に接続されている。
【００４０】
第２のスイッチ回路ＳＷ２も第１のスイッチ回路ＳＷ１と同様の回路構成であり、互いのドレイン電極同士、ソース電極同士がそれぞれ接続されたＰチャネルトランジスタＴｒ１３及びＮチャネルトランジスタＴｒ１４からなる。また、ＰチャネルトランジスタＴｒ１３の２つのゲート電極間は接続され、ＮチャネルトランジスタＴｒ１４の２つのゲート電極間も接続されている。ＰチャネルトランジスタＴｒ１３及びＮチャネルトランジスタＴｒ１４の各ドレイン電極と各ソース電極の一方は、このロジック回路２２の第１のインバータ回路の入力端子Ａ１に接続され、他方は第２のインバータ回路の出力端子に接続されている。このロジック回路２２の全体の出力端子Ｂは、第１のインバータ回路を構成するＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の共通接続ドレイン電極と、第２のインバータ回路を構成するＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の共通接続第１のゲート電極との接続点にそれぞれ接続されている。
【００４１】
更に、ＰチャネルトランジスタＴｒ１１の２つのゲート電極とＮチャネルトランジスタＴｒ１４の２つのゲート電極には、第１のクロックＣＬがスイッチング制御信号として印加される。また、ＮチャネルトランジスタＴｒ１２の２つのゲート電極とＰチャネルトランジスタＴｒ１３の２つのゲート電極には、第１のクロックＣＬとは逆相の第２のクロック/ＣＬがスイッチング制御信号として印加される。これにより、第１のスイッチ回路ＳＷ１と第２のスイッチ回路ＳＷ２とは、第１のクロックＣＬ及び第２のクロック/ＣＬに同期して、一方がオン状態のときには、他方がオフ状態になるように切り替え制御される。
【００４２】
次に、本実施の形態のロジック回路２２の動作について説明する。
【００４３】
ロジック回路２２は、第１のクロックＣＬが論理値「１」、第２のクロック/ＣＬが論理値「０」であり、第１のスイッチ回路ＳＷ１がオフ状態となり、第２のスイッチ回路ＳＷ２がオン状態となるときには、第１のインバータ回路は第２のスイッチ回路ＳＷ２を介して第２のインバータ回路に接続され図３と同じ回路構成となるため、図３に示したロジック回路２１と同じリセット状態、セット状態の動作を行う。
【００４４】
一方、ロジック回路２２は、第１のクロックＣＬが論理値「０」、第２のクロック/ＣＬが論理値「１」であり、第１のスイッチ回路ＳＷ１がオン状態となり、第２のスイッチ回路ＳＷ２がオフ状態となるときには、第１のインバータ回路の入力端子と第２のインバータ回路のＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の共通接続ドレイン電極との接続が切り離され、第１のインバータ回路の出力端子が第２のインバータ回路の入力端子に接続される構成となる。この場合、制御端子Ｓ１、Ｓ２の制御信号の論理値が「０」で、制御端子Ｒ１、Ｒ２の制御信号の論理値が「１」であるリセット動作時には、入力端子Ａの入力信号の論理値が「１」のときはトランジスタＴｒ１及びＴｒ２のオン、オフが確定せず、遷移状態となる。また、制御端子Ｓ１、Ｓ２の制御信号の論理値が「１」で、制御端子Ｒ１、Ｒ２の制御信号の論理値が「０」であるセット動作時には、入力端子Ａの入力信号の論理値が「０」のときはトランジスタＴｒ１及びＴｒ２のオン、オフが確定せず、遷移状態となる。
【００４５】
また、ロジック回路２２は、制御端子Ｓ１、Ｒ１の制御信号の論理値が「１」で、制御端子Ｓ２、Ｒ２の制御信号の論理値が「０」であるアクティブ動作時には、第１のクロックＣＬが論理値「０」、第２のクロック/ＣＬが論理値「１」であり、第１のスイッチ回路ＳＷ１がオン状態となり、第２のスイッチ回路ＳＷ２がオフ状態となるときには、ＰチャネルトランジスタＴｒ１の第１ゲート電極が「０」、第２のゲート電極(制御端子Ｓ１)が「１」であるのでＴｒ１がオンとなり、ＮチャネルとランジスタＴｒ２がオフとなるので、出力端子Ｂの論理値は「１」となる。
【００４６】
一方、上記のアクティブ動作時に、第１のクロックＣＬが論理値「１」、第２のクロック/ＣＬが論理値「０」であり、第１のスイッチ回路ＳＷ１がオフ状態となり、第２のスイッチ回路ＳＷ２がオン状態となるときには、制御端子Ｓ１、Ｓ２、Ｒ１、Ｒ２によるトランジスタＴｒ１〜Ｔｒ４への影響は同等となるため、通常のラッチ回路として動作する。このとき第１のスイッチ回路ＳＷ１がオフであるため、第１のインバータ回路の入力がフローティングになるので、このロジック回路で記憶されているデータが出力端子Ｂに維持される。このときの状態を図４(Ｂ)では「Ｘ」で示す。
【００４７】
これにより、このロジック回路２２は、図４(Ｂ)のカルノー図で表される動作を行うＤフリップフロップ回路用ラッチ回路を構成する。アクティブ状態ではクロック信号(ＣＬ＝１，/ＣＬ＝０)により、状態がラッチされることが分かる。
【００４８】
次に、本発明の第３の実施の形態について説明する。
【００４９】
図５(Ａ)は、本発明の二重絶縁ゲート型電界効果トランジスタを用いたロジック回路の第３の実施の形態の回路図、同図(Ｂ)はそのカルノー図を示す。図５(Ａ)において、本実施の形態のロジック回路２３は、マスター部２３１とスレーブ部２３２とからなる。マスター部２３１とスレーブ部２３２とは、いずれも図４(Ａ)に示したＤフリップフロップ回路用ラッチ回路と同じ構成とされている。すなわち、本実施の形態のロジック回路２３は、それぞれ図４(Ａ)に示した構成の２つのＤフリップフロップ用ラッチ回路を縱続接続した構成である。
【００５０】
マスター部２３１は、第１のスイッチ回路Ｔ１、ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２からなる第１のインバータ回路、第２のスイッチ回路Ｔ２、ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４からなる第２のインバータ回路が、図４(Ａ)に示したＤフリップフロップ回路用ラッチ回路と同じ接続とされている。また、マスター部２３２は、第３のスイッチ回路Ｔ３、ＰチャネルトランジスタＴｒ５及びＮチャネルトランジスタＴｒ６からなる第３のインバータ回路、第４のスイッチ回路Ｔ４、ＰチャネルトランジスタＴｒ７及びＮチャネルトランジスタＴｒ８からなる第４のインバータ回路が、図４(Ａ)に示したＤフリップフロップ回路用ラッチ回路と同じ接続とされている。
【００５１】
第１〜第４のスイッチ回路Ｔ１〜Ｔ４は、いずれもドレイン電極同士、ソース電極同士が互いに接続された１個のＰチャネルトランジスタと１個のＮチャネルトランジスタとからなり、またＰチャネルトランジスタの２つのゲート電極は接続され、Ｎチャネルトランジスタの２つのゲート電極も接続されている。第１のスイッチ回路Ｔ１は、このロジック回路２３のデータ入力端子Ｄinと第１のインバータ回路の入力端子Ａとの間に接続されている。また、第２のスイッチ回路Ｔ２は、第１のインバータ回路の入力端子Ａと第２のインバータ回路の出力端子Ｃとの間に接続されている。また、第１のインバータ回路の出力端子(ＰチャネルトランジスタＴｒ１及びＮチャネルトランジスタＴｒ２の共通接続ドレイン電極)Ｂは、第２のインバータ回路の入力端子(ＰチャネルトランジスタＴｒ３及びＮチャネルトランジスタＴｒ４の共通接続第１ゲート電極)に接続されている。
【００５２】
第３のスイッチ回路Ｔ３は、第２のインバータ回路の入力端子と第３のインバータ回路の入力端子Ｄとの間に接続されている。また、第４のスイッチ回路Ｔ４は、第３のインバータ回路の入力端子Ｄと第４のインバータ回路の出力端子(ＰチャネルトランジスタＴｒ７及びＮチャネルトランジスタＴｒ８の共通接続ドレイン電極)との間に接続されている。この第４のインバータ回路の出力端子は、ロジック回路２３の負論理出力端子/Ｑとして使用される。また、第３のインバータ回路の出力端子(ＰチャネルトランジスタＴｒ５及びＮチャネルトランジスタＴｒ６の共通接続ドレイン電極)は、第４のインバータ回路の入力端子(ＰチャネルトランジスタＴｒ７及びＮチャネルトランジスタＴｒ８の共通接続第１ゲート電極)に接続されている。この第４のインバータ回路の入力端子は、ロジック回路２３の正論理出力端子Ｑとして使用される。
【００５３】
また、ＰチャネルトランジスタＴｒ１及びＴｒ７の第２ゲート電極は第１の制御端子Ｓ１に接続され、ＮチャネルトランジスタＴｒ２及びＴｒ８の第２ゲート電極は第２の制御端子Ｓ２に接続されている。更に、ＰチャネルトランジスタＴｒ３及びＴｒ５の第２ゲート電極は第３の制御端子Ｒ１に接続され、ＮチャネルトランジスタＴｒ４及びＴｒ６の第２ゲート電極は第４の制御端子Ｒ２に接続されている。また、互いに逆相の第１のクロックＣＬが論理値「１」で、第２のクロック/ＣＬが論理値「０」のとき、スイッチ回路Ｔ２及びＴ３がオン状態、スイッチ回路Ｔ１及びＴ４がオフ状態にスイッチングされ、クロックＣＬが論理値「０」で、クロック/ＣＬが論理値「１」のとき、スイッチ回路Ｔ２及びＴ３がオフ状態、スイッチ回路Ｔ１及びＴ４がオン状態にスイッチングされる。なお、本実施の形態では、制御端子Ｓ１は第１のセット端子、制御端子Ｓ２は第２のセット端子、制御端子Ｒ１は第１のリセット端子、制御端子Ｒ２は第２のリセット端子として用いられる。
【００５４】
次に、本実施の形態のロジック回路２３の動作について説明する。
【００５５】
ロジック回路２３は、セット端子Ｓ１、Ｓ２のセット信号の論理値が「０」で、リセット端子Ｒ１、Ｒ２のリセット信号の論理値が「１」であるリセット(Reset)動作時において、例えばクロックＣＬが論理値「１」で、クロック/ＣＬが論理値「０」のとき、スイッチ回路Ｔ２及びＴ３がオン状態、スイッチ回路Ｔ１及びＴ４がオフ状態にスイッチングされる。このとき、データ入力端子Ｄinの入力信号の論理値が「１」、「０」のいずれであっても、初段のスイッチ回路Ｔ１がオフ、２段目のスイッチ回路Ｔ２がオンであり、また制御端子Ｓ１、Ｓ２の制御信号の論理値が「０」であるので、オン状態のスイッチ回路Ｔ２の入力側の入力端子Ａと出力側の端子Ｃの論理値は「０」となり、トランジスタＴｒ１がオン状態、トランジスタＴｒ２がオフ状態になることから端子Ｂの論理値は「１」となる。
【００５６】
また、オン状態のスイッチ回路Ｔ３の入力側の端子Ｂの論理値が「１」であることから出力側の端子Ｄの論理値も「１」となる。これにより、第３のインバータ回路を構成するトランジスタＴｒ５及びＴｒ６のうちＴｒ６がオンとなるので、正論理出力端子Ｑの論理値は「０」となる。また、スイッチ回路Ｔ４はオフであり、第４のインバータ回路を構成するトランジスタＴｒ７及びＴｒ８のうちＴｒ８がオンとなり、負論理出力端子/Ｑの論理値は「１」となる。
【００５７】
また、上記のリセット動作時において、上記とは逆にクロックＣＬが論理値「０」で、クロック/ＣＬが論理値「１」のときは、スイッチ回路Ｔ１がオンとなるからデータ入力端子Ｄinの入力信号の論理値と第１のインバータ回路の入力端子Ａの論理値とは同じになる。また、リセット端子Ｒ１、Ｒ２からの論理値「１」のリセット信号により第２のインバータ回路を構成するトランジスタＴｒ３及びＴｒ４のうちトランジスタＴｒ４がオンとなるので、端子Ｃの論理値が「０」となる。また、第３のインバータ回路を構成するトランジスタＴｒ５及びＴｒ６のうちＴｒ６がオンとなるので、正論理出力端子Ｑの論理値は「０」となる。また、第４のインバータ回路を構成するトランジスタＴｒ７及びＴｒ８のうちＴｒ８がオンとなり、負論理出力端子/Ｑの論理値は「１」となる。
【００５８】
なお、セット端子Ｓ１、Ｓ２のセット信号の論理値が「１」で、リセット端子Ｒ１、Ｒ２のリセット信号の論理値が「０」であるセット(Set)動作時は、上記のリセット動作時とは逆の動作が行われ、その動作は容易に類推できるので、その説明は省略する。
【００５９】
次に、制御端子Ｓ１及びＲ１のセット信号及びリセット信号の論理値が「１」、制御端子Ｓ２及びＲ２のセット信号及びリセット信号の論理値が「０」の場合に行われるアクティブ(Active)動作について説明する。例えばクロックＣＬが論理値「０」で、クロック/ＣＬが論理値「１」のとき、スイッチ回路Ｔ２及びＴ３がオフ状態、スイッチ回路Ｔ１及びＴ４がオン状態にスイッチングされる。従って、データ入力端子Ｄinの入力信号はオン状態のスイッチ回路Ｔ１を通して第１のインバータ回路の入力端子Ａに入力されるので、入力端子Ａの論理値は入力信号の論理値と同じになる。このとき、入力信号の論理値が「１」であれば、第１のインバータ回路を構成するトランジスタＴｒ１及びＴｒ２のうちトランジスタＴｒ２がオン状態となるので、第１のインバータ回路の出力端子Ｂの論理値は「０」となる。また、入力信号の論理値が「０」であれば、トランジスタＴｒ１及びＴｒ２のうちトランジスタＴｒ１がオン状態となるので、第１のインバータ回路の出力端子Ｂの論理値は「１」となる。
【００６０】
第１のインバータ回路の出力端子Ｂは第２のインバータ回路の入力端子に接続されており、またスイッチ回路Ｔ２はオフ状態であるので、第２のインバータ回路の出力端子Ｃの論理値は出力端子Ｂの論理値が「０」のときはＰチャネルトランジスタＴｒ３がオンとなるため「１」となり、出力端子Ｂの論理値が「１」のときはＮチャネルトランジスタＴｒ４がオンとなるため「０」となる。
【００６１】
ここで、クロックＣＬが論理値「０」で、クロック/ＣＬが論理値「１」のとき、スイッチ回路Ｔ３がオフ状態、スイッチ回路Ｔ４がオン状態にスイッチングされるので、第３のインバータ回路の入力端子Ｄの論理値は直前のサイクルで保持されている値となる。従って、直前のサイクルで保持されている入力端子Ｄの論理値が「１」のときは第３のインバータ回路の出力端子に接続された正論理出力端子Ｑの論理値は「０」、第４のインバータ回路の出力端子に接続された負論理出力端子/Ｑの論理値は「１」となる。また、直前のサイクルで保持されている入力端子Ｄの論理値が「０」のときは第３のインバータ回路の出力端子に接続された正論理出力端子Ｑの論理値は「１」、第４のインバータ回路の出力端子に接続された負論理出力端子/Ｑの論理値は「０」となる。すなわち、直前のサイクルで保持されている入力端子Ｄの論理値と負論理出力端子/Ｑの論理値と同じになり、正論理出力端子Ｑの論理値は反対論理値となる。この出力保持状態を図５(Ｂ)のカルノー図では「Ｘ」で示す。
【００６２】
次に、アクティブ動作時にクロックＣＬが論理値「１」に立ち上がり、クロック/ＣＬが論理値「０」に立ち下がる時について説明する。この時は、スイッチ回路Ｔ２及びＴ３がオフからオン状態に、スイッチ回路Ｔ１及びＴ４がオンからオフ状態にスイッチングされる。この遷移時は出力端子Ｂの論理値はその直前の値となり、その後にオン状態となるスイッチ回路Ｔ３を介して第３のインバータ回路の入力端子Ｄの論理値となる。これにより、正論理出力端子Ｑの論理値は出力端子Ｂと反対論理値となる。
【００６３】
以上の動作をまとめると、図５(Ａ)に示す第３の実施の形態のロジック回路２３は、図５(Ｂ)に示すカルノー図で表される動作を行う。なお、図５(Ｂ)に示すカルノー図において、上向きの矢印は、クロックＣＬが論理値「０」から論理値「１」への立ち上がり時点を示す。また、アクティブ状態のときに図５(Ｂ)に「Ｘ」で示したように、回路の状態が入力によらずラッチされたデータを出力することが分かる。また、アクティブ状態でクロックＣＬが論理値「０」から論理値「１」へ遷移する際に、入力端子のデータが正論理出力端子に出力される。従って、第３の実施の形態のロジック回路２３は、Ｄフリップフロップ回路の動作ができていることが分かる。
【００６４】
このように、図５(Ａ)に示すように、Ｄフリップフロップ回路を構成するロジック回路２３は、１６個の二重絶縁ゲート型電界効果トランジスタで構成されているため、図７に示したバルクシリコンによるＮＡＮＤゲートを利用したトランジスタ数２４個の従来のＤフリップフロップ回路に比べて、占有面積を６７％(＝１６÷２４×１００)と狭くすることができる(なお、素子数と占有面積は比例関係にあるものと仮定している。)。
【００６５】
次に、Ｄフリップフロップ回路を構成するロジック回路２３の回路シミュレーションによる検討の結果について説明する。
【００６６】
図６は、ロジック回路２３の回路シミュレーション結果を示す図である。図６(Ａ)は消費電流、同図(Ｂ)は正論理出力端子Ｑの出力信号、同図(Ｃ)はクロックＣＬの信号波形、同図(Ｄ)は入力端子Ｄinの入力信号を示す。この図６(Ａ)〜(Ｄ)に示す各波形は、図７に示した従来のＮＡＮＤゲートを使用したＤフリップフロップ回路１と同じ論理動作をしていることが確かめられた。動作電流はロジック回路２３では図６(Ａ)に示すように０.２６μＡであり、図７に示した従来のＤフリップフロップ回路１の消費電流０.１７μＡとほぼ同等であった。
【００６７】
従って、本実施の形態のロジック回路２３は、消費電力の増加もなく、占有面積を提言できることがわかった。
【産業上の利用可能性】
【００６８】
Ｄフリップフロップ回路は、一般のロジック回路に使われる基本回路である。したがって、半導体製品に広く利用できる。占有面積の低減は半導体製品を量産する上でコスト低減につながるため、重要な要素である。本発明の回路を、従来のＮＡＮＤゲートによるＤフリップフロップ回路に置き換えることでチップ面積の低減と製造コスト低減が図れる。
【符号の説明】
【００６９】
１０  ＦｉｎＦＥＴ
１１  第１のゲート電極
１２  第１の絶縁膜
１３  半導体薄板
１４  第２の絶縁膜
１５  第２のゲート電極
１６  ソース電極
１７  ドレイン電極
２１  ラッチ回路を構成する本発明の第１の実施の形態のロジック回路
２２  Ｄフリップフロップ回路用ラッチ回路を構成する本発明の第２の実施の形態のロジック回路
２３  Ｄ型フリップフロップ回路を構成する本発明の第３の実施の形態のロジック回路
２３１  マスター部
２３２  スレーブ部
Ｔｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７  Ｐチャネル二重絶縁ゲート型電界効果トランジスタ
Ｔｒ２、Ｔｒ４、Ｔｒ６、Ｔｒ８  Ｎチャネル二重絶縁ゲート型電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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