(57)【要約】【課題】消費電力を低減することができる発振回路を提供する。【解決手段】入力信号が含むアナログ成分をデジタル信号に変換するアナログ／デジタル変換回路１００と、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタ１０１と、バンドパスフィルタ１０１を通過した基準信号Ｄ２と、ＰＬＬループ内に設けられる電圧制御発振器２０３からの出力信号Ｄ３との位相差が一定となるように電圧制御発振器２０３にフィードバック制御を行って発振させるＰＬＬ回路２００とを備え、バンドパスフィルタ１０１は、所定の条件に基づいて、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部１０２を備える。【選択図】図１
2013078033.tif 000002
【特許請求の範囲】
【請求項１】
アナログ成分を含む入力信号に基づいて内部クロックを生成する発振回路において、
前記アナログ成分をデジタル信号に変換するアナログ／デジタル変換回路と、
前記アナログ／デジタル変換回路で変換されたデジタル信号について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタと、
前記バンドパスフィルタを通過した前記基準信号と、ＰＬＬループ内に設けられる電圧制御発振器からの出力信号との位相差が一定となるように前記電圧制御発振器にフィードバック制御を行って発振させるＰＬＬ回路と
を備え、
前記バンドパスフィルタは、所定の条件に基づいて、前記アナログ／デジタル変換回路で変換されたデジタル信号の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部を備えることを特徴とする発振回路。
【請求項２】
前記ＰＬＬ回路は、
前記基準信号と、前記電圧制御発振器からの出力信号との位相差を検出する位相差検出部と、
前記位相差検出部からの比較出力を濾波するループフィルタと、
前記ループフィルタで濾波された電圧によって出力周波数を制御する前記電圧制御発振器と、
前記電圧制御発振器の発振出力を指定された分周比で分周する分周器と
を備えることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記所定の条件とは、前記発振回路に接続される外部装置について、通常より稼働率の低いスタンバイ状態への移行を示すスタンバイ信号が、前記マスク処理部に入力された場合であることを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記マスク処理部は、
前記マスク処理を施す前記所定ビット幅を決定する外部入力手段からの入力値を記憶するマスク幅決定値記憶手段と、
前記スタンバイ信号の有無を記憶するスタンバイ信号記憶手段と、
前記スタンバイ信号記憶手段の記憶値に基づいて前記マスク処理を行うか否かを選択するスイッチ手段と
を備えることを特徴とする請求項１〜３の何れか１項に記載の発振回路。
【請求項５】
前記マスク処理部によるマスク処理は、前記発振回路に接続される外部装置について通常の稼働状態への移行を示すアクティブ信号が、前記マスク処理部に入力された場合に解除されることを特徴とする請求項１〜４の何れか１項に記載の発振回路。
【請求項６】
前記バンドパスフィルタは、デジタルフィルタであることを特徴とする請求項１〜５の何れか１項に記載の発振回路。
【請求項７】
前記デジタルフィルタは、ｎ次（ｎは整数）のＩＩＲフィルタであることを特徴とする請求項６に記載の発振回路。
【請求項８】
請求項１〜７の何れか１項に記載の発振回路の全体または一部分が集積されてＡＳＩＣに実装されていることを特徴とする発振装置。
【請求項９】
請求項１〜７の何れか１項に記載の発振回路または請求項８に記載の発振装置からの出力信号に基いて、１または２以上の周波数のクロック信号を生成することを特徴とするクロックジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、発振装置およびクロックジェネレータに係り、特に消費電力を抑制することのできる発振回路、発振装置およびクロックジェネレータに関する。
【背景技術】
【０００２】
従来、各種電子機器の基本クロック信号の発生源として圧電振動子等を用いた発振回路が使用されている。所望の周波数を発振させるための手段としては、例えば、発振周波数の位相差をフィードバックさせて一定の周波数を得る方式であるＰＬＬ（Phase Locked Loop）発振回路が用いられている（例えば、特許文献１参照。）。
【０００３】
ところで、近年、半導体集積回路（ＩＣ）の高集積化によって、発振回路が完全に内蔵化され、信号の発生源だけを外付けにしたものが増えている。即ち、発振回路自体を特定用途集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）に実装したものが開発されている。このような構成では、信号発生源から種々の周波数帯域のアナログ成分を含む信号が入力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４７５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
帯域通過フィルタ（バンドパスフィルタ）を含む発振回路においては、信号発生源から入力されアナログ／デジタル変換回路によってデジタル化された入力信号の全てのビット幅について、バンドパスフィルタは帯域通過させるか否かの演算処理を行うため、計算ビット数が増え、消費電力が多いという問題があった。
【０００６】
本発明の目的は、消費電力を抑制することができる発振回路、発振装置およびクロックジェネレータを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の一態様によれば、アナログ成分を含む入力信号に基づいて内部クロックを生成する発振回路において、前記アナログ成分をデジタル信号に変換するアナログ／デジタル変換回路と、前記アナログ／デジタル変換回路で変換されたデジタル信号について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタと、前記バンドパスフィルタを通過した前記基準信号と、ＰＬＬループ内に設けられる電圧制御発振器からの出力信号との位相差が一定となるように前記電圧制御発振器にフィードバック制御を行って発振させるＰＬＬ回路とを備え、前記バンドパスフィルタは、所定の条件に基づいて、前記アナログ／デジタル変換回路で変換されたデジタル信号の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部を備える発振回路が提供される。
【０００８】
本発明の他の態様によれば、請求項１〜７の何れか１項に記載の発振回路の全体または一部分が集積されてＡＳＩＣに実装されている発振装置が提供される。
【０００９】
本発明の他の態様によれば、請求項１〜７の何れか１項に記載の発振回路または請求項８に記載の発振装置からの出力信号に基づいて、１または２以上の周波数のクロック信号を生成するクロックジェネレータが提供される。
【発明の効果】
【００１０】
本発明によれば、消費電力を抑制することができる発振回路、発振装置およびクロックジェネレータを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る発振回路の概略構成を示すブロック図。
【図２】実施の形態に係る発振回路が備えるマスク処理部の概略構成を示すブロック図。
【図３】マスク処理の処理手順を示すフローチャート。
【図４】実施の形態に係る発振回路の要部の構成例を示すシグナルフローの説明図。
【図５】実施の形態に係る発振回路の要部の他の構成例を示すシグナルフローの説明図。
【図６】比較例に係る発振回路の要部の構成例を示すシグナルフローの説明図。
【図７】マスク処理を行うビット幅を変更する手順の例を示すシグナルフローの説明図。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[実施の形態]
図１に示すブロック図を参照して、実施の形態に係る発振回路１の概略構成について説明する。
【００１５】
まず、発振回路１は、図示しない信号発生源から入力されるアナログ成分を含む入力信号Ｓｉに基づいて内部クロックＳｏを生成する。
【００１６】
発振回路１は、入力信号Ｓｉが含むアナログ成分をデジタル信号に変換するアナログ／デジタル変換回路１００と、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１について、予め設定された周波数帯域の成分のみを基準信号Ｄ２として通過させるバンドパスフィルタ１０１と、バンドパスフィルタ１０１を通過した基準信号Ｄ２と、自身が備えるＰＬＬループ内に設けられる電圧制御発振器２０３からの出力信号との位相差が一定となるように電圧制御発振器２０３にフィードバック制御を行って発振させるＰＬＬ回路２００とを備える。
【００１７】
さらに、バンドパスフィルタ１０１は、所定の条件に基づいて、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部１０２を備えている。
【００１８】
ここで、前記所定の条件は、発振回路１に接続される各種電子機器等の外部装置について通常より稼働率が低いスタンバイ状態への移行を示すスタンバイ信号ＳＴＢＹが、マスク処理部１０２に入力された場合とすることができる。
【００１９】
これにより、ＰＬＬ回路２００が通常より稼働率が低いスタンバイ状態へ移行した場合に、発振回路１のマスク処理部１０２の消費電力を低減させることができる。
【００２０】
なお、本発明において、スリープ状態とは、完全に電源オフでＰＬＬ回路２００は動作しない状態をいい、スタンバイ状態とは、ＰＬＬ回路２００は動作しているが精度は要求されず、精度を要求されるアクティブ状態に直ちに移行可能な状態をいう。
【００２１】
即ち、デジタル信号Ｄ１の全ビット幅についてバンドパスフィルタ１０１を通過させるか否かの演算処理を行っていた状態から、デジタル信号Ｄ１の所定ビット幅（例えば、下位２ビット〜８ビット）について「０」値（バイナリー信号の“０”であり、信号波形上のローレベル信号）に固定するマスク処理を施したデータについてバンドパスフィルタ１０１を通過させるか否かの演算処理を行う状態に移行することにより、計算ビット数が低減され、結果として、演算処理に要する消費電力を抑制することができる。ここで、「０」値とは、バイナリー信号の“０”であり、信号波形上のローレベル信号に対応する。同様に、「１」値とは、バイナリー信号の“１”であり、信号波形上のハイレベル信号に対応する。以下同様である。
【００２２】
発明者による実験では、上述のようなマスク処理により、消費電力を最大２０％程度削減することができるとの知見を得ている。
【００２３】
なお、ＰＬＬ回路２００は、前記基準信号Ｄ２と、電圧制御発振器２０３からの出力信号Ｄ４との位相差を検出する位相差検出部２０１と、位相差検出部２０１からの比較出力を濾波するローパスフィルタ等で構成されるループフィルタ２０２と、ループフィルタ２０２で濾波された電圧によって出力周波数を制御する電圧制御発振器２０３と、電圧制御発振器２０３の発振出力Ｄ３を指定された分周比で分周するプログラマブル・カウンタ等で構成される分周器２０４とから構成されている。
【００２４】
なお、分周器２０４からの出力信号Ｄ４は、図１において符号Ａで示す領域（アナログ／デジタル変換回路１００、バンドパスフィルタ１０１、マスク処理部１０２および位相差検出部２０１で構成される領域）に帰還されるようになっている。
【００２５】
また、図１に示す実施の形態では、発振回路１で生成された内部クロックＳｏが入力されるクロックジェネレータ３００が接続されており、内部クロックＳｏに基づいて、それぞれ異なる周波数のクロック信号ｆ１〜ｆ５を出力するようになっている。
【００２６】
なお、クロックジェネレータ３００で生成されるクロック信号の周波数の種類はｆ１〜ｆ５の５種類に限定されず、４種類以下でもよいし、或いは６種類以上のクロック信号を出力するようにしてもよい。
【００２７】
次に、図２のブロック図を参照して、実施の形態に係る発振回路１が備えるマスク処理部１０２の概略構成について説明する。
【００２８】
図２に示すように、マスク処理部１０２は、マスク処理を施す所定ビット幅を決定するＣＰＵ等で構成される外部入力インターフェース１６０（外部入力手段の一例）からの入力値を記憶するレジスタ１５１（マスク幅決定値記憶手段の一例）と、スタンバイ信号ＳＴＢＹの有無を記憶するマスク幅決定レジスタ１５２（スタンバイ信号記憶手段の一例）と、マスク幅決定レジスタ１５２の記憶値に基づいてマスク処理を行うか否かを選択するスイッチＳＷ（スイッチ手段の一例）とを備える。
【００２９】
なお、スイッチＳＷは、マスク幅決定レジスタ１５２の記憶値が「ＳＴＢＹ＝１」の場合にマスク処理を行うようにできる。
【００３０】
また、図２において符号１５０は、設定値記憶部を示す。
【００３１】
また、バンドパスフィルタ１０１は、デジタルフィルタ（Digital Filter）とすることができる。
【００３２】
ここで、デジタルフィルタとは、量子化および標本化してＡＤ変換した信号（離散時間信号）をデジタル信号処理することにより動作するフィルタ回路の一種である。
【００３３】
デジタルフィルタは、ｎ次（ｎは整数）のＩＩＲ（Infinite Impulse Response）フィルタで構成することができる。具体的な構成例については、図４および図５等に基づいて後述する。
【００３４】
ここで、図３のフローチャートを参照して、マスク処理の一例の処理手順について説明する。
【００３５】
（ａ）このマスク処理が開始されると、まず、ステップＳ１０においてＣＰＵ等で構成される外部入力インターフェース１６０を介してマスクするビット幅を設定して、ステップＳ１１に移行する。設定可能なビット幅としては、例えば、下位２ビット、４ビット、６ビット、８ビットの４種類から選択するようにしてもよい（図７参照）。
【００３６】
（ｂ）次に、ステップＳ１１では、設定値をレジスタ１５１に書き込んでステップＳ１２に移行する。
【００３７】
（ｃ）次に、ステップＳ１２では、スタンバイ信号（ＳＴＢＹ）が入力されたか否かが判定され、「ＮＯ」の場合には待機し、「ＹＥＳ」の場合にはステップＳ１３に移行する。前述したように、本実施の形態では、「ＳＴＢＹ＝１」の場合に「ＹＥＳ」と判定することになる。
【００３８】
（ｄ）次に、ステップＳ１３では、マスク幅決定レジスタ１５２からマスクするビット幅に関する設定値を読み出してステップＳ１４に移行する。
【００３９】
（ｅ）ステップＳ１４では、前記設定値に基づいて所定の下位ビットをマスクして処理を終了する。
【００４０】
これにより、スタンバイ状態におけるバンドパスフィルタ１０１の負荷を低減することができ、ひいては発振回路１の消費電力を抑制することができる。
【００４１】
なお、マスク処理部１０２によるマスク処理は、発振回路１に接続される外部装置の稼働状態への移行を示すアクティブ信号が、マスク処理部１０２に入力された場合に解除されるようにしてもよい。
【００４２】
次に、図４〜図６を参照して、本実施の形態に係る発振回路１において、バンドパスフィルタ１０１をＩＩＲフィルタで構成した場合の構成例について説明する。
【００４３】
ここで、ＩＩＲフィルタはデジタルフィルタを構成する方法の一つであり、ループ構造の回路構成にすることで無限のインパルス応答を使用でき、少量の演算処理で鋭敏な周波数特性のフィルタを実現することができる。
【００４４】
ＩＩＲフィルタの具体例としては、チェビシェフフィルタ、バターワースフィルタ、ベッセルフィルタなどがある。 
ＩＩＲフィルタは、従来のアナログフィルタで実現されていた機能をデジタル回路によって実現するのに適しており、遅延と積和演算を組み合わせることにより、特定の周波数帯域だけを通過させるなどの周波数特性を持ったバンドパスフィルタを実現するができる。
【００４５】
図４には、１つの遅延回路５０４を有する１次のＩＩＲフィルタＦ１のシグナルフローを示す。
【００４６】
図４に示すＩＩＲフィルタＦ１は、２個の加算器５０２、５０３と、２個の乗算器５０１、５０５と、マスク処理部５０３および遅延回路５０４とを有した回路構成で実現される。
【００４７】
なお、マスク処理部５０３の構成は、図２に示すマスク処理部１０２と同様である。
【００４８】
また、遅延回路５０４における「Ｚ−１」は、１サンプル時間の時間遅れ要素を表している。
【００４９】
また、乗算器５０１、５０５の添字「Ｋ」は、ゲインの倍数を表している。
【００５０】
ＩＩＲフィルタＦ１において、デジタル化された信号Ｄ１（図１参照）が入力されると、乗算器５０１を経由して加算器５０２に入力される。
【００５１】
加算器５０２に入力された信号Ｄ１ａの一部は、マスク処理部５０３に入力され、図２に示すようにスタンバイ信号ＳＴＢＹの有無に応じて、所定のビット幅の下位ビットが「０」に固定されるマスク処理が施される。
【００５２】
マスク処理が施された信号Ｄ１ｂは、遅延回路５０４および乗算器５０５を経由して加算器５０２にフィードバックされて信号Ｄ１ａに対して減算処理が行われた後、加算器５０６に信号Ｄ１ａ’として入力される。
【００５３】
また、遅延回路５０４を経由した信号Ｄ１ｄは加算器５０６に入力され、信号Ｄ１ａ’と加算処理が行われて、出力信号Ｄ２として出力される。
【００５４】
このように、ＩＩＲフィルタＦ１によれば、マスク処理部５０３を設けない場合に比して、スタンバイ信号ＳＴＢＹの有無に応じて信号Ｄ１に関する計算ビット数を低減することができ、ひいては発振回路１の消費電力を抑制することができる。
【００５５】
次に、図５には、４つの遅延回路５０４ａ〜５０４ｄを有する４次のＩＩＲフィルタＦ２のシグナルフローを示す。
【００５６】
図５に示す４次のＩＩＲフィルタＦ２は、８個の加算器５０２ａ〜５０２ｄ、５０６ａ〜５０６ｄと、７個の乗算器５０１ａ、５０５ａ〜５０５ｄ、７０１ａ、７０１ｂと、２個のマスク処理部１０２ａ、１０２ｂと、４個の遅延回路５０４ａ〜５０４ｄと、を有した回路構成で実現される。
【００５７】
マスク処理部１０２ａ、１０２ｂの構成は、図２に示すマスク処理部１０２と同様である。
【００５８】
また、乗算器５０１ａ、５０５ａ〜５０５ｄ、７０１ａ、７０１ｂの添字「Ｋ」および「２」は、ゲインの倍数を表している。
【００５９】
なお、図５に示す４次のＩＩＲフィルタＦ２は、２次のＩＩＲフィルタＦ２ａおよび２次のＩＩＲフィルタＦ２ｂとから構成されていると考えることができる。
【００６０】
即ち、３次以上のＩＩＲフィルタについても、時間遅れ要素「Ｚ−１」を挿入することで構成可能であるが、系の安定性を考慮すると、２次までのＩＩＲフィルタを複数段接続して実現するのが一般的である。
【００６１】
４次のＩＩＲフィルタＦ２において、２次のＩＩＲフィルタＦ２ａの段に、デジタル化された信号Ｄ１（図１参照）が入力されると、乗算器５０１ａを経由して加算器５０２ａに入力される。
【００６２】
加算器５０２ａに入力された信号Ｄ１ａは、加算器５０２ｂを経由してマスク処理部１０２ａに入力される。
【００６３】
マスク処理部１０２ａでは、外部から入力されるスタンバイ信号について「ＳＴＢＹ＝１」の場合にスイッチＳＷがオンされて、所定のビット幅の下位ビットが「０」に固定されるマスク処理が実行される。
【００６４】
所定のビット幅の指定は、キーボードやタッチパネル等で構成される外部入力インターフェース１６０（図２参照）から入力される信号ＢＰＦ＿ＭＡＳＫＢの値によって行われる。
【００６５】
具体的には、例えば、下位２ビット、４ビット、６ビット、８ビットの４種類から選択するようにできる（図７参照）。
【００６６】
マスク処理が施された信号Ｄ１ｂは、遅延回路５０４ａを経由して信号Ｄ１ｃとなり、乗算器５０５ａを経由して加算器５０２ａにフィードバックされて信号Ｄ１ａに対して減算処理が行われた後、加算器５０２ｂに信号Ｄ１ａ’として入力される。
【００６７】
また、マスク処理が施された信号Ｄ１ｂは加算器５０６ａに入力される。
【００６８】
遅延回路５０４ａを経由した信号Ｄ１ｃは、遅延回路５０４ｂに入力されて信号Ｄ１ｄとなり、当該遅延回路５０４ｂを経由して加算器５０２ｂに信号Ｄ１ｊとして入力される。
【００６９】
加算器５０２ｂは、信号Ｄ１ａ’から信号Ｄ１ｊを減算して出力され、以降はループ内において前述の信号Ｄ１ａ’と同様に処理される。
【００７０】
また、信号Ｄ１ｃは、乗算器５０１ａを経由して信号Ｄ１ｆとして加算器５０６ａに入力され、信号Ｄ１ｂと加算されて、信号Ｄ１ｅとして加算器５０６ｂに入力される。
【００７１】
また、先の信号Ｄ１ｄも加算器５０６ｂに入力され、信号Ｄ１ｅと加算された信号Ｄ１ｇは、２次のＩＩＲフィルタＦ２ｂの段に入力される。
【００７２】
加算器５０２ｃに入力された信号Ｄ１ｇは、信号Ｄ１ｈとして加算器５０２Ｄ１ｉを経由してマスク処理部１０２ｂに入力される。
【００７３】
マスク処理部１０２ｂでは、マスク処理部１０２ａと同様に、外部から入力されるスタンバイ信号について「ＳＴＢＹ＝１」の場合にスイッチＳＷがオンされて、所定のビット幅の下位ビットが「０」に固定されるマスク処理が実行される。
【００７４】
所定のビット幅の指定は、キーボードやタッチパネル等で構成される外部入力インターフェース１６０（図２参照）から入力される信号ＢＰＦ＿ＭＡＳＫＢの値によって行われる。具体的には、例えば、下位２ビット、４ビット、６ビット、８ビットの４種類から選択するようにできる（図７参照）。
【００７５】
マスク処理が施された信号Ｄ１ｋは、遅延回路５０４ｃを経由して信号Ｄ１ｌとなり、乗算器５０５ｃを経由して加算器５０２ｃにフィードバックされて信号Ｄ１ｈに対して減算処理が行われた後、加算器５０２ｄに信号Ｄ１ｈ’として入力される。
【００７６】
また、マスク処理が施された信号Ｄ１ｋは加算器５０６ｃに入力される。
【００７７】
遅延回路５０４ｃを経由した信号Ｄ１ｌは、遅延回路５０４ｄに入力され、当該遅延回路５０４ｄを経由した信号Ｄ１ｍは、加算器５０２ｄに信号Ｄ１ｎとして入力される。
【００７８】
加算器５０２ｄは、信号Ｄ１ｈ’から信号Ｄ１ｆを減算して出力され、以降はループ内において前述の信号Ｄ１ｈ’と同様に処理される。
【００７９】
また、信号Ｄ１ｌは、乗算器７０１ｂを経由して信号Ｄ１ｏとして加算器５０６ｃに入力され、信号Ｄ１ｋと加算されて、信号Ｄ１ｐとして加算器５０６ｄに入力される。
【００８０】
加算器５０６ｄでは、信号Ｄ１ｍと信号Ｄ１ｐとの加算処理が行われて、出力信号Ｄ２として出力される。
【００８１】
以上説明したように、図５に示す４次のＩＩＲフィルタＦ２では、スタンバイ信号に応じて、入力信号Ｄ１ａ、Ｄ１ｈ等について、所定のビット幅（例えば、下位２ビット、４ビット、６ビット、８ビットの何れか）について「０」に固定するマスク処理が行われるので、各種演算処理の計算ビット数を低減することができ、ひいては当該ＩＩＲフィルタＦ２を搭載する発振回路１の消費電力を抑制することができる。
【００８２】
ここで、本実施の形態に係る４次のＩＩＲフィルタＦ２による効果が一層明らかとなるように、図６を参照して、比較対象としてのＩＩＲフィルタＦ１０について簡単に説明する。
【００８３】
図６に示すＩＩＲフィルタＦ１０は、８個の加算器８０２ａ〜８０２ｄ、８０６ａ〜８０６ｄと、７個の乗算器８０１ａ、８０５ａ〜８０５ｄ、８０１ａ、８０１ｂと、４個の遅延回路８０４ａ〜８０４ｄと、を有した回路構成である。
【００８４】
図５に示すＩＩＲフィルタＦ２と、図６に示すＩＩＲフィルタＦ１０とを比較すると判るように、両者の相違点は、マスク処理部１０２ａ、１０２ｂの有無である。
【００８５】
比較例に係るＩＩＲフィルタＦ１０は、マスク処理部１０２ａ、１０２ｂが設けられていないため、入力信号Ｄ１について、常に全てのビット幅について、乗算処理、加算処理を行う必要がある。
【００８６】
したがって、例えば、各種電子機器等が休止状態等のスタンバイ状態に以降した場合であっても、ＩＩＲフィルタＦ１０において通常の稼働状態と同等の電力が必要となり、消費電力が嵩むという不都合がある。
【００８７】
これに対して、本実施の形態に係るＩＩＲフィルタＦ２では、各種電子機器等が省電力状態や休止状態等のスタンバイ状態に以降した場合には、当該電子機器等から発せられるスタンバイ信号に応じて、入力信号の所定ビット幅についてマスク処理を施すことにより、計算ビット数の低減を図っている。
【００８８】
これにより、少なくとも比較例に係るＩＩＲフィルタＦ１０に比べて、各種電子機器等が休止状態等のスタンバイ状態に以降した際の消費電力を削減することができる。
【００８９】
先にも述べたが、本発明者による実験によれば、従来に比して約２０％程度の消費電力の低減を図れることが確認されている。
【００９０】
次に、図７を参照して、マスク処理を行うビット幅を変更する手順の例について説明する。
【００９１】
図７に示す例では、４つのマスク手段６０１〜６０４が設けられている。
【００９２】
即ち、入力信号Ｄ１０について、ビット幅演算子１に基づいて下位２ビットを「０」に固定するマスク手段６０２（例えば、０×１ＦＦＦＦＦＣの演算を行う）と、ビット幅演算子２に基づいて下位６ビットを「０」に固定するマスク手段６０１（例えば、０×１ＦＦＦＦＣ０の演算を行う）と、ビット幅演算子３に基づいて下位４ビットを「０」に固定するマスク手段６０３（例えば、０×１ＦＦＦＦＦ０の演算を行う）と、ビット幅演算子４に基づいて下位８ビットを「０」に固定するマスク手段６０４（例えば、０×１ＦＦＦＦ００の演算を行う）の４種類のマスク態様が用意されている。
【００９３】
また、キーボードやタッチパネル等で構成される外部入力インターフェースから入力される信号ＢＰＦ＿ＭＡＳＫＢの値の判定を行う判定手段６０５〜６０７と、判定手段６０５〜６０７による判定結果に応じて切り換えられるスイッチＳＷ４〜６が設けられている。
【００９４】
ここで、信号ＢＰＦ＿ＭＡＳＫＢは、例えば２ビットレジスタ値となっており、判定手段６０５、６０６、６０７は、それぞれＢＰＦ＿ＭＡＳＫＢの値が「０」、「１」、「２」のときに出力が「１」となり、それ以外の値のときは出力が「０」となるように構成されている。
【００９５】
また、各スイッチＳＷ４、ＳＷ５、ＳＷ６は、判定手段６０５〜６０７からの出力が「１」のときには図上、上側の信号を出力し、「０」のときには下側の信号を出力するようになっている。
【００９６】
即ち、判定手段６０５〜６０７の判定結果が「１」、「０」、「０」の場合には、マスク手段６０１によって下位６ビットがマスクされた信号がＤ２０として出力され、判定手段６０５〜６０７の判定結果が「０」、「１」、「０」の場合には、マスク手段６０２によって下位２ビットがマスクされた信号がＤ２０として出力され、判定手段６０５〜６０７の判定結果が「０」、「０」、「１」の場合には、マスク手段６０３によって下位４ビットがマスクされた信号がＤ２０として出力され、判定手段６０５〜６０７の判定結果が「０」、「０」、「０」の場合には、マスク手段６０４によって下位８ビットがマスクされた信号がＤ２０として出力される。
【００９７】
このようにして、所望のビット幅について「０」に固定してマスクした信号を出力させることができ、計算ビット数を低減して消費電力を低減させることができる。
【００９８】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９９】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【０１００】
例えば、前記実施の形態に係る発振回路１の全体または一部分が集積されて特定用途集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）に実装して発振装置を構成するようにしてもよい。
【０１０１】
この場合には、前述のマスク処理により、ＡＳＩＣで構成された発振装置の消費電力を低減することができる。
【０１０２】
また、前記実施の形態に係る発振回路１またはＡＳＩＣで構成された発振装置からの出力信号に基づいて、１または２以上の周波数のクロック信号を生成するクロックジェネレータとして構成することもできる。
【０１０３】
この場合には、前述のマスク処理により、クロックジェネレータの消費電力を低減することができる。
【産業上の利用可能性】
【０１０４】
本発明の発振回路、発振装置およびクロックジェネレータは、携帯通信機器、ゲーム機器など各種電子機器に利用可能である。
【符号の説明】
【０１０５】
１…発振回路
Ｆ１…１次のＩＩＲフィルタ
Ｆ２…４次のＩＩＲフィルタ
ＳＷ…スイッチ
１００…アナログ／デジタル変換回路
１０１…バンドパスフィルタ
１０２…マスク処理部
１５１…レジスタ
１５２…マスク幅決定レジスタ
１６０…外部入力インターフェース
２００…ＰＬＬ回路
２０１…位相差検出部
２０２…ループフィルタ
２０３…電圧制御発振器
２０４…分周器
３００…クロックジェネレータ
５０１…乗算器
５０２…加算器
５０３…マスク処理部
５０４…遅延回路
５０４ａ〜５０４ｄ…遅延回路
５０５…乗算器
５０６…加算器
６０１〜６０４…マスク手段
６０５〜６０７…判定手段
７０１…乗算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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