(57)【要約】【課題】オン抵抗を低減しつつ高耐圧の保持が可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板と、半導体基板に平行な面内において第１方向に延びた部分を含む複数本のゲート電極と、を備える。半導体基板は、第１導電形の第１半導体層と、第１半導体層上に設けられ、半導体基板に平行な面内において第１方向及び第１方向に直交する第２方向に対して交差する第３方向に延伸し、相互に隣接して交互に配置された複数本の第１導電形の第１ピラー及び第２導電形の第２ピラーを含む第２半導体層と、第２半導体層上におけるゲート電極の直下域間を含む領域に設けられ、上方から見てその端縁がゲート電極直下域に位置する第２導電形の第３半導体層と、第３半導体層の直上域内に設けられ、上方から見てその端縁がゲート電極直下域に位置した第１導電形の第４半導体層と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板に平行な面内において第１方向に延び、前記第１方向に直交する第２方向に等間隔で配置された複数本の延在部分と、前記半導体基板上に設けられ、隣り合う前記延在部分同士を接続し、各前記隣り合う延在部分間において、前記第１方向に沿って等間隔で配置された複数本の接続部分と、を有するゲート電極と、
前記半導体基板の上部内に設けられ、上端が前記ゲート電極に接続したトレンチゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記トレンチゲート電極と前記半導体基板との間に設けられたトレンチゲート絶縁膜と、
前記半導体基板の上面側に接続された第１電極と、
前記半導体基板の下面側に接続された第２電極と、
を備え、
前記半導体基板は、
前記第２電極に接続された第１導電形の第１半導体層と、
前記第１半導体層上に設けられ、前記半導体基板に平行な面内において前記第１方向及び前記第２方向に対して交差する第３方向に延伸し、相互に隣接して交互に配置された複数本の第１導電形の第１ピラー及び第２導電形の第２ピラーを含む第２半導体層と、
前記第２半導体層上における前記ゲート電極の直下域間を含む領域に設けられ、上方から見てその端縁が、前記ゲート電極直下域に位置するか又は前記トレンチゲート絶縁膜に接し、その下端が、前記トレンチゲート電極の下端より上方である第２導電形の第３半導体層と、
前記第３半導体層の直上域内に設けられ、前記第１電極に接続され、上方から見てその端縁が、前記ゲート電極直下域に位置するか又は前記トレンチゲート絶縁膜に接した第１導電形の第４半導体層と、
前記第４半導体層を貫通し、前記第１電極に接続され、実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高い第２導電形の第５半導体層と、
を有し、
前記隣り合う延在部分及び前記第１方向において隣り合う前記接続部分によって囲まれたコンタクトホールの形状は、上方から見て四角形である半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板に平行な面内において第１方向に延びた部分を含む複数本のゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記半導体基板の上面側に接続された第１電極と、
前記半導体基板の下面側に接続された第２電極と、
を備え、
前記半導体基板は、
前記第２電極に接続された第１導電形の第１半導体層と、
前記第１半導体層上に設けられ、前記半導体基板に平行な面内において前記第１方向及び前記第１方向に直交する第２方向に対して交差する第３方向に延伸し、相互に隣接して交互に配置された複数本の第１導電形の第１ピラー及び第２導電形の第２ピラーを含む第２半導体層と、
前記第２半導体層上における前記ゲート電極の直下域間を含む領域に設けられ、上方から見てその端縁が前記ゲート電極直下域に位置する第２導電形の第３半導体層と、
前記第３半導体層の直上域内に設けられ、上方から見てその端縁が前記ゲート電極直下域に位置し、前記第１電極に接続された第１導電形の第４半導体層と、
を有した半導体装置。
【請求項３】
前記第１ピラーの上部内に設けられ、上端が前記ゲート電極に接続したトレンチゲート電極と、
前記トレンチゲート電極と前記半導体基板との間に設けられたトレンチゲート絶縁膜と、
をさらに備え、
前記第３半導体層は、その下端が前記トレンチゲート電極の下端より上方であり、その端縁が前記トレンチゲート絶縁膜に接し、
前記第４半導体層は、その端縁が前記トレンチゲート絶縁膜に接した請求項２記載の半導体装置。
【請求項４】
前記半導体基板は、前記第４半導体層を貫通し実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高い第２導電形の第５半導体層をさらに有し、
前記第１導電膜は、前記第５半導体層にも接続した請求項２または３に記載の半導体装置。
【請求項５】
前記ゲート電極は、
前記第１方向に延びる延在部分と、
隣り合う前記延在部分同士を接続する接続部分と、
を有した請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記延在部分は、等間隔で前記第２方向に配置され、
前記接続部分は、各前記隣り合う延在部分間に複数本設けられ、前記第１方向に沿って等間隔に配列された請求項５記載の半導体装置。
【請求項７】
前記隣り合う延在部分及び前記第１方向において隣り合う前記接続部分によって囲まれたコンタクトホールの形状は、上方から見て多角形である請求項５または６に記載の半導体装置。
【請求項８】
前記コンタクトホールの形状は、上方から見て四角形である請求項７記載の半導体装置。
【請求項９】
前記隣り合う延在部分及び前記第１方向において隣り合う前記接続部分によって囲まれたコンタクトホールの形状は、上方から見て円形である請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置として広く用いられているＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）やＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）は、高速スイッチング特性及び数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換及び制御に広く用いられている。これらの機器の小型化、高効率化、低消費電力化を達成するためには、半導体装置のオン抵抗を低減しつつ高耐圧を保持することが必要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−８５９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オン抵抗を低減しつつ高耐圧の保持が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、前記半導体基板に平行な面内において第１方向に延びた部分を含む複数本のゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、前記半導体基板の上面側に接続された第１電極と、前記半導体基板の下面側に接続された第２電極と、を備える。前記半導体基板は、前記第２電極に接続された第１導電形の第１半導体層と、前記第１半導体層上に設けられ、前記半導体基板に平行な面内において前記第１方向及び前記第１方向に直交する第２方向に対して交差する第３方向に延伸し、相互に隣接して交互に配置された複数本の第１導電形の第１ピラー及び第２導電形の第２ピラーを含む第２半導体層と、前記第２半導体層上における前記ゲート電極の直下域間を含む領域に設けられ、上方から見てその端縁が前記ゲート電極直下域に位置する第２導電形の第３半導体層と、前記第３半導体層の直上域内に設けられ、上方から見てその端縁が前記ゲート電極直下域に位置し、前記第１電極に接続された第１導電形の第４半導体層と、を有する。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は、第１の実施形態に係る半導体装置を例示する断面図であり、（ｂ）は、第１の実施形態に係る半導体装置を例示する平面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する平面図である。
【図３】（ａ）は、第１の実施形態の第１比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第１の実施形態の第１比較例に係る半導体装置を例示する平面図である。
【図４】（ａ）は、第１の実施形態の第２比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第１の実施形態の第２比較例に係る半導体装置を例示する平面図である。
【図５】第１の実施形態の変形例に係る半導体装置を例示する平面図であり、（ａ）は、第１変形例を示し、（ｂ）は、第２変形例を示し、（ｃ）は、第３変形例を示す。
【図６】（ａ）は、第２の実施形態に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第２の実施形態に係る半導体装置を例示する平面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）は、第１の実施形態に係る半導体装置を例示する断面図であり、（ｂ）は、第１の実施形態に係る半導体装置を例示する平面図である。
図２（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する平面図である。
【０００８】
図１（ａ）に示すように、本実施形態に係る半導体装置１には、半導体基板１１が設けられている。半導体基板１１の内部構造は後述する。以下、半導体装置１における半導体基板１１以外の構成要素について説明する。
図１（ｂ）に示すように、本明細書においては、半導体装置１を説明するために、ＸＹ直交座標系を採用する。このＸＹ直交座標系においては、半導体基板１１の上面に平行な面内における一方向をＸ方向とする。半導体基板１１の上面に平行な面内におけるＸ方向に直交する方向をＹ方向とする。
【０００９】
半導体基板１１の上面側には、一定の幅でＸ方向に延在する複数本の延在部分１３ａが設けられている。延在部分１３ａは、導電材料を含んでいる。複数の延在部分１３ａは、等間隔でＹ方向に配置されている。隣り合う延在部分１３ａ間には、一定の幅でＹ方向に延在する複数本の接続部分１３ｂが設けられている。接続部分１３ｂは、導電材料を含んでいる。隣り合う延在部分１３ａを接続部分１３ｂが電気的に接続している。接続部分１３ｂは、等間隔でＸ方向に配置されている。延在部分１３ａと接続部分１３ｂとに囲まれた部分により、コンタクトホール１２が形成されている。延在部分１３ａ及び接続部分１３ｂが共に等間隔Ａで配置されているので、コンタクトホール１２は、１辺の長さがＡの正方形となっている。
【００１０】
ゲート電極１３と半導体基板１１との間には、ゲート絶縁膜１６が設けられている。また、ゲート電極１３におけるコンタクトホール１２に面した側面上及びゲート電極１３の上面１３ａ上には、絶縁膜１７が設けられている。
【００１１】
絶縁膜１７を覆い、コンタクトホール１２を介して半導体基板１１に到達するように、ソース電極１８が設けられている。ソース電極１８は、例えば金属膜である。
一方、半導体基板１１の下面１１ｂ側には、ドレイン電極１９が設けられている。ドレイン電極１９は、例えば金属膜であり、半導体基板１１の下面１１ｂ全体に接している。
【００１２】
次に、半導体基板１１の内部構造について説明する。
半導体基板１１は、例えば、単結晶シリコンからなるシリコン基板である。半導体基板１１には、ドレイン層２１、ドリフト層２２、ベース層２３、ソース層２４及びホール排出層２５が設けられている。
【００１３】
ドレイン層２１は、半導体基板１１の下層に配置されている。ドレイン層２１にはドナーとなる不純物、例えば、リンが含有されている。ドレイン層２１の導電形はｎ形である
ドリフト層２２は、ドレイン層２１上に接して配置されている。ドリフト層２２は、ｎ−層２２ｄ並びに複数のｎ形ピラー２２ｂ及びｐ形ピラー２２ｃを含んでいる。
ｎ−層２２ｄは、ドレイン層２１上に接して配置されている。
【００１４】
図１（ａ）及び（ｂ）並びに図２（ａ）及び（ｂ）に示すように、ゲート電極１３の下方において、ｎ形ピラー２２ｂ及びｐ形ピラー２２ｃは、ある幅を有して半導体基板１１の上面１１ａからｎ−層２２ｄまで互いに隣接して交互に配置され、かつ、Ｘ方向とＹ方向とにそれぞれ４５度をなす方向２６に延伸している。
【００１５】
ｎ−層２２ｄには、ドナーとなる不純物、例えば、リンが含有されている。ｎ−層２２ｄの導電形はｎ形である。但し、ｎ−層２２ｄの実効的な不純物濃度は、ドレイン層２１の実効的な不純物濃度よりも低い。
【００１６】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１７】
ｎ形ピラー２２ｂには、ドナーとなる不純物、例えば、リンが含有されている。ｎ形ピラー２２ｂの導電形はｎ形である。但し、ｎ形ピラー２２ｂの実効的な不純物濃度は、ドレイン層２１の実効的な不純物濃度よりも低い。ｐ形ピラー２２ｃには、アクセプターとなる不純物、例えば、ボロンが含有されている。ｐ形ピラー２２ｃの導電形はｐ形である。ｎ形ピラー２２ｂ及びｐ形ピラー２２ｃが交互に配列されることにより、スーパージャンクション構造（以下、「ＳＪ構造」という。）が実現されている。
【００１８】
ベース層２３は、ドリフト層２２上において、コンタクトホール１２の直下域を含む領域、すなわちゲート電極１３の延在部分１３ａ及び接続部分１３ｂの直下域間を含む領域に配置されている。直下域とは、あるものの真下の領域を示し、コンタクトホール１２の直下域とは、コンタクトホール１２から、半導体基板１１の上面に直交する方向のうち、ドレイン層２１の方向を覆う領域をいう。ベース層２３にはアクセプターとなる不純物、例えば、ボロンが含有されている。ベース層２３の導電形はｐ形である。上方から見て、ベース層２３の端縁は、ゲート電極１３の延在部分１３ａ及び接続部分１３ｂの直下域に位置している。すなわち、上方から見て、ベース層２３の形状は略正方形であり、ベース層２３はコンタクトホール１２よりも一回り大きく、コンタクトホール１２はベース層２３の内部に位置している。ベース層２３の側面は、ドリフト層２２の上層部分に接している。
【００１９】
ソース層２４は、ベース層２３の直上域内に配置されている。ソース層２４にはドナーとなる不純物、例えば、リンが含有されている。ソース層２４の導電形はｎ形である。但し、ソース層２４の実効的な不純物濃度は、ｎ−層２２ｄ及びｎ形ピラー２２ｂの実効的な不純物濃度よりも高い。上方から見て、ソース層２４の形状は枠状であり、ソース層２４の外側の端縁は、ゲート電極１３の延在部分１３ａ及び接続部分１３ｂの直下域に位置している。すなわち、上方から見て、ソース層２４の外側の端縁で囲まれる領域は、コンタクトホール１２よりも一回り大きく、ベース層２３よりも一回り小さい。ソース層２４の外側の側面は、ベース層２３の上層部分に接している。
【００２０】
ソース層２４の内側の側面に囲まれるように、ホール排出層２５が配置されている。すなわち、ホール排出層２５は、ベース層２３の直上域内においてソース層２４を貫通している。また、ホール排出層２５は、ｐ形ピラー２２ｃの直上域を含むように配置されている。ホール排出層２５には、アクセプターとなる不純物、例えば、ボロンが含有されている。ベース層２３の導電形はｐ形である。但し、ホール排出層２５の実効的な不純物濃度は、ベース層２３及びｐ形ピラー２２ｃの実効的な不純物濃度よりも高い。
【００２１】
ホール排出層２５の下面２５ｂは、ソース層２４の下面２４ｂより、下方に位置している。ホール排出層２５におけるソース層２４の下面２４ｂより下方の下層部分は、ソース層２４の直下域まで張り出している。ホール排出層２５の下面２５ｂは、ベース層２３に接続している。
【００２２】
半導体基板１１の上面１１ａにおいて、ホール排出層２５の上面２５ａは、ソース層２４の上面２４ａにより囲まれている。ソース層２４の上面２４ａは、ベース層２３の上面２３ａに囲まれている。ベース層２３の上面２３ａは、ドリフト層２２の上面２２ａによって囲まれている。半導体基板１１の上面１１ａにおけるドリフト層２２の上面２２ａは、ゲート電極１３の直下域内に配置されている。
【００２３】
ソース層２４の上面２４ａにおける延在部分１３ａ及び接続部分１３ｂ側の部分は、絶縁膜１７におけるゲート電極１３の側方に配置された部分によって覆われている。一方、上面２４ａにおけるホール排出層２５側の部分は、絶縁膜１７によって覆われていない。上面２４ａにおけるホール排出層２５側の部分及びホール排出層２５の上面２５ａは、ソース電極１８に接している。ドレイン層２１の下面２１ｂは、ドレイン電極１９に接している。
【００２４】
次に、本実施形態に係る半導体装置の動作について説明する。
半導体装置１において、ソース電極１８の電源電位に対して正極となる電源電位をドレイン電極に印加すると、ｎ形ピラー２２ｂとベース層２３との界面及びｎ形ピラー２２ｂとｐ形ピラー２２ｃとのそれぞれの界面より、空乏層が発生する。そして、ｎ形ピラー２２ｂとベース層２３との界面から発生した空乏層は、界面から上下方向に伸び、ｎ形ピラー２２ｂ及びベース層２３において所定の幅に渡って拡がる。一方、ｎ形ピラー２２ｂとｐ形ピラー２２ｃとの界面から発生した空乏層は、界面より、界面に垂直な方向におけるｎ形ピラー２２ｂ側及びｐ形ピラー２２ｃ側の両方向に伸び、ドリフト層２２全体に渡って拡がる。
【００２５】
この状態で、ゲート電極１３に閾値よりも高い電位を印加すると、ベース層２３におけるゲート絶縁膜１７の近傍に反転層が形成されて、ドレイン電極１９から、ドレイン層２１、ドリフト層２２におけるｎ形ピラー２２ｂ、ベース層２３における反転層及びソース層２４を介して、ソース電極１８まで電流が流れる。一方、ゲート電極１３に閾値よりも低い電位を印加すると、反転層が消滅して電流が遮断される。半導体装置１をターンオフしたときに半導体基板１１内に存在するホールは、ホール排出層２５を介してソース電極１８から排出される。
【００２６】
次に、本実施形態における効果について説明する。
本実施形態において、ゲート電極１３の延在部分１３ａをｎ形ピラー２２ｂ及びｐ形２２ｃが延びる方向２６に対して斜めに配置している。これにより、各ｎ形ピラー２２ｂの少なくとも一部は、延在部分１３ａによって覆われる。これにより、各ｎ形ピラー２２ｂを電流経路とすることができる。よって、ＳＪ構造であり、しかも電流経路とされないｎ形ピラー２２ｂはないので、半導体装置１のオン抵抗を低減しつつ高耐圧を保持することができる。
【００２７】
また、ゲート電極１３の延在部分１３ａを方向２６に対して斜めに配置することにより、延在部分１３ａを方向２６と直交させる場合に比較して、延在部分１３ａが、ｎ形ピラー２２ｂの上面を覆う面積を大きくすることができる。よって、電流経路の断面積を大きくすることができるので、半導体装置１のオン抵抗を低減しつつ高耐圧を保持することができる。
【００２８】
ｎ形ピラー２２ｂの幅に関係なく、延在部分１３ａの幅を大きくすることができる。よって、延在部分１３ａとドレイン電極１９とが対向する面積を大きくすることができる。これにより、ゲート容量を増加させることができ、スイッチングノイズを低減することができる。
ホール排出層２５を、ｐ形ピラー２２ｃの直上域を含むように形成することにより、ホール排出効果を向上させることができる。
【００２９】
ゲート電極１３には、延在部分１３ａの他に、接続部分１３ｂも設けられている。よって、ｎ形ピラー２２ｂの上面を覆う面積をさらに大きくすることができ、半導体装置１のオン抵抗をより一層低減することができる。
【００３０】
格子状のゲート電極１３におけるコンタクトホール１２を、Ｘ方向及びＹ方向の２つの方向に沿った側面より形成することができる。よって、ゲート電極１３の加工を容易にすることができる。
【００３１】
（第１の実施形態の第１比較例）
次に、第１の実施形態の第１比較例について説明する。
図３（ａ）は、第１の実施形態の第１比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第１の実施形態の第１比較例に係る半導体装置を例示する平面図である。
【００３２】
図３（ａ）及び（ｂ）に示すように、本比較例係る半導体装置１０１ａにおいて、ゲート電極１３は、半導体基板１１の上面に平行な面内において一方向に延伸している。
本比較例においても、半導体装置１０１ａを説明するために、ＸＹ直交座標軸系を採用する。このＸＹ直交座標軸系においては、半導体基板１１の上面に平行な面内におけるゲート電極１３が延伸する方向をＸ方向とする。半導体基板１１の上面に平行な面内において、Ｘ方向に直交する方向をＹ方向とする。
ゲート電極１３は、Ｙ方向に等間隔に配置されている。
【００３３】
図３（ｃ）に示すように、ｎ形ピラー２２ｂ及びｐ形ピラー２２ｃが延伸する方向２６もＸ方向である。そして、ゲート電極１３は、ｎ形ピラー２２ｂ上に配置されている。ゲート電極１３の幅は、ｎ形ピラー２２ｂと同じ幅とされている。
図３（ａ）に示したように、ベース層２３は、ドリフト層上において、ゲート電極１３の直下域間を含む領域に配置されている。上方から見て、ベース層２３の端縁は、ゲート電極１３の直下域に位置している。ソース層２４は、ベース層２３の直上域内に配置されている。ソース層２４におけるゲート電極１３側の端縁は、ゲート電極１３の直下域に位置している。ソース層２４におけるゲート電極１３側の側面は、ベース層２３の上層部分に接している。ゲート電極１３の直下域間において、ソース層２４の側面に挟まれるように、ホール排出層２５が配置されている。ホール排出層２５は、ｐ形ピラー２２ｃの直上域に配置されている。ホール排出層２５の下面は、ソース層２４の下面より、下方に位置している。ホール排出層２５の下面は、ベース層２３に接続している。
【００３４】
本比較例に係る半導体装置１０１ａにおいては、前述の第１の実施形態に係る半導体装置１と比較して、ゲート電極１３とドレイン電極１９との対向する面積が小さい。したがって、半導体装置１０１ａにおけるゲート容量は、半導体装置１におけるゲート容量より小さくなる。そのため、スイッチングノイズは、半導体装置１に較べて大きい。
【００３５】
（第１の実施形態の第２比較例）
次に、第１の実施形態の第２比較例について説明する。
図４（ａ）は、第１の実施形態の第２比較例に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第１の実施形態の第２比較例に係る半導体装置を例示する平面図である。
【００３６】
図４（ａ）〜（ｃ）に示すように、本比較例に係る半導体装置１０１ｂにおいても、前述の第１比較例と同様に、ｎ形ピラー２２ｂ、ｐ形ピラー２２ｃ及びゲート電極１３は、半導体基板１１の上面に平行な面内における一方向に延伸している。本比較例においても、半導体装置１０１ｂを説明するために、前述の第２比較例と同様のＸＹ直交座標軸系を導入する。ゲート電極１３は、ｎ形ピラー２２ｂ上に配置されている。ゲート電極１３の幅は、ｎ形ピラー２２ｂと同じ幅とされている。しかしながら、前述の第１比較例と比較して、ｎ形ピラー２２ｂ、ｐ形ピラー２２ｃ及びゲート電極１３の幅は狭いものとされている。本変形例における上記以外の構成は、前述の第１比較例と同様であるので説明を省略する。
【００３７】
半導体装置１０１ｂにおいて、ｎ形ピラー２２ｂ及びｐ形ピラー２２ｃの幅が狭いので、空乏層の幅を狭くしても、耐圧を保持することができる。よって、ドリフト層２２の不純物濃度を高くして、ドリフト層２２の抵抗を低減することができる。
【００３８】
しかしながら、半導体装置１０１ｂにおいて、ゲート電極１３とドレイン電極１９との対向する面積は狭いので、ゲート容量は小さい。ゲート容量を増加させるために、ゲート電極１３の幅を拡げると、ベース層２３及びソース層２４の幅が狭くなり、ベース層２３及びソース層２４の形成を困難にする。また、ソース層２４とソース電極１８との接続を困難にする。
【００３９】
（第１の実施形態の第１変形例）
次に、第１の実施形態の第１変形例について説明する。
図５（ａ）は、第１の実施形態の第１変形例に係る半導体装置を例示する平面図である。
【００４０】
図５（ａ）に示すように、上方から見て、コンタクトホール１２の形状は円形とされている。コンタクトホール１２はＸ方向及びＹ方向に沿ってそれぞれ等間隔に配置されている。また、コンタクトホール１２は、ｐ形ピラー２２ｃの直上域を含むように配置されている。接続部分１３ｂは、コンタクトホール１２を、Ｘ方向に延びる２本の直線２８によって挟むように配置した場合に、２本の直線２８と、コンタクトホール１２によって囲まれた形状とされる。延在部分１３ａは、ゲート電極１３より、接続部分１３ｂを除いた部分であって、Ｘ方向に延びる部分である。本変形例における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４１】
次に、第１変形例の効果について説明する。
本変形例においては、上方から見たコンタクトホール１２の形状を円形としている。これにより、電界が集中しやすい角部を形成していない。よって、電界集中を緩和し、半導体装置の耐圧を向上することができる。本変形例における上記以外の効果は、前述の第１の実施形態と同様である。
【００４２】
（第１の実施形態の第２変形例）
次に、第１の実施形態の第２変形例について説明する。
図５（ｂ）は、第１の実施形態の第２変形例に係る半導体装置を例示する平面図である。
【００４３】
図５（ｂ）に示すように、上方から見て、コンタクトホール１２の形状は八角形とされている。コンタクトホール１２はＸ方向及びＹ方向に沿って等間隔に配置されている。また、コンタクトホール１２は、ｐ形ピラー２２ｃの直上域を含むように配置されている。接続部分１３ｂは、コンタクトホール１２を、Ｘ方向に延びる２本の直線２８によって挟むように配置した場合に、２本の直線２８と、コンタクトホール１２によって囲まれた形状とされる。延在部分１３ａは、ゲート電極１３より、接続部分１３ｂを除いた部分であって、Ｘ方向に延びる部分とされる。本変形例における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４４】
次に、本変形例の効果について説明する。
本変形例においては、上方から見たコンタクトホール１２のそれぞれの内角の角度を９０度より大きくしている。これにより、内角の角度が９０度以下の場合より電界集中を緩和することができる。よって、半導体装置の耐圧を向上することができる。本変形例における上記以外の効果は、前述の第１の実施形態と同様である。
【００４５】
（第１の実施形態の第３変形例）
次に、第１の実施形態の第３変形例について説明する。
図５（ｃ）は、第１の実施形態の第３変形例に係る半導体装置を例示する平面図である。
【００４６】
図５（ｃ）に示すように、上方から見て、コンタクトホール１２の形状は八角形とされている。コンタクトホール１２は、ｐ形ピラー２２ｃの直上域を含むように配置されている。コンタクトホール１２は、ｐ形ピラー２２ｃ及びｎ形ピラー２２ｂが延在する方向２６となす角度がともに４５度より小さい方向２９及び方向３０に沿って等間隔に配置されている。しかしながら、図５（ｂ）と異なり、方向２６に延びた八角形とされている。それに伴って、延在部分１３ａは、方向２９に延びるように配置されている。接続部分１３ｂは、コンタクトホール１２を、方向２７に延びる直線３３によって挟むように配置した場合に、２本の直線３３と、コンタクトホール１２によって囲まれた形状とされる。延在部分１３ａは、ゲート電極１３より、接続部分１３ｂを除いた部分であって、方向２９に延びる部分とされる。
本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４７】
（第２の実施形態）
次に、第２の実施形態について説明する。
図６（ａ）は、第２の実施形態に係る半導体装置を例示する断面図であり、（ｂ）及び（ｃ）は、第２の実施形態に係る半導体装置を例示する平面図である。
【００４８】
図６（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置２においては、トレンチゲート電極３１及びトレンチゲート絶縁膜３２が設けられている。
トレンチゲート電極３１は、ｎ形ピラー２２ｂの上部においてｎ形ピラー２２ｂ及びｐ形ピラー２２ｃが延伸する方向２６に沿って配置されている。トレンチゲート電極３１の上端３１ａは、ゲート電極１３に接続されている。トレンチゲート電極３１の下端３１ｂは、ベース層２３の下面２３ｂより下方とされている。
【００４９】
トレンチゲート絶縁膜３２は、トレンチゲート電極３１と半導体基板１１との間に設けられている。ベース層２３の端縁は、トレンチゲート絶縁膜３２に接している。ソース層２４の端縁は、トレンチゲート絶縁膜３２に接している。
ゲート電極１３における延在部分１３ａは、半導体基板１１に平行な面内において、方向２６となす角度が４５度より小さい方向２９に延伸している。ゲート電極１３における接続部分１３ｂは、方向２６となす角度が４５度より小さい方向３０に延伸している。コンタクトホール１２の形状は八角形とされている。コンタクトホール１２は、方向２９及び方向３０に沿って等間隔に配置されている。コンタクトホール１２は、ｐ形ピラー２２ｃの直上域を含むように配置されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５０】
次に、本実施形態に係る半導体装置２の動作について説明する。
本実施形態において、反転層は、ベース層２３におけるゲート絶縁膜１６の近傍に形成されるとともに、ベース層２３におけるトレンチゲート絶縁膜３２の近傍にも形成される。
本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【００５１】
次に、本実施形態の効果について説明する。
本実施形態によれば、反転層が、ベース層２３におけるトレンチゲート絶縁膜３２の近傍にも形成されるので、電流経路の断面積を大きくすることができる。よって、半導体装置２のオン抵抗を低減しつつ高耐圧を保持することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５２】
以上説明した実施形態によれば、オン抵抗を低減しつつ高耐圧の保持が可能な半導体装置を提供することができる。
【００５３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５４】
１：半導体装置、２：半導体装置、１１：半導体基板、１２：コンタクトホール、１３：ゲート電極、１３ａ：延在部分、１３ｂ：接続部分、１６：ゲート絶縁膜、１７絶縁膜、１８：ソース電極、１９：ドレイン電極、２１：ドレイン層、２２ドリフト層、２２ａ：上面、２２ｂ：ｎ形ピラー、２２ｃ：ｐ形ピラー、２２ｄ：ｎ−層、２３：ベース層、２３ａ：上面、２３ｂ：下面、２４ソース層、２４ａ：上面、２４ｂ：下面、２５：ホール排出層、２５ａ：上面、２５ｂ：下面、２６：方向、２８：直線、２９：方向、３０：方向、３１：トレンチゲート電極、３２：トレンチゲート絶縁膜、３３：直線、１０１ａ：半導体装置、１０１ｂ：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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