(57)【要約】【課題】ゲインの改善を図った増幅回路を提供する。【解決手段】カスコード接続される複数の増幅素子を有する増幅回路であって、入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する分配調整部と、前記第１分配信号を第１端子に入力し、第２端子が接地され、前記第１分配信号を増幅した第１増幅信号を第３端子より出力する第１増幅素子と、前記第２分配信号をバイアス入力として第１端子に入力し、前記第１増幅信号を第２端子に入力し、前記第１増幅信号を増幅した第２増幅信号を第３端子より出力する第２増幅素子と、を備え、前記第１分配信号の位相は、前記第２分配信号の位相と同じ位相である、増幅回路。【選択図】図６
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【特許請求の範囲】
【請求項１】
カスコード接続される複数の増幅素子を有する増幅回路であって、
入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する分配調整部と、
前記第１分配信号を第１端子に入力し、第２端子が接地され、前記第１分配信号を増幅した第１増幅信号を第３端子より出力する第１増幅素子と、
前記第２分配信号をバイアス入力として第１端子に入力し、前記第１増幅信号を第２端子に入力し、前記第１増幅信号を増幅した第２増幅信号を第３端子より出力する第２増幅素子と、
を備え、
前記第１分配信号の位相は、前記第２分配信号の位相と同じ位相である、
増幅回路。
【請求項２】
請求項１に記載の増幅回路であって、
前記分配調整部は、
入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、
前記調整前第２分配信号の振幅を調整し、前記第１分配信号の振幅とは異なる振幅の前記第２分配信号を出力する調整部と、
を含む、
増幅回路。
【請求項３】
請求項２に記載の増幅回路であって、
前記調整部は、
前記調整前第２分配信号の振幅を調整し、前記第１分配信号の振幅とは異なる振幅の振幅調整後の第２分配信号を出力する負荷調整部と、
前記振幅調整後の第２分配信号の位相を調整し、前記第１増幅信号とは逆位相の第２分配信号を出力する位相調整部と、
を含む、
増幅回路。
【請求項４】
請求項３に記載の増幅回路であって、
前記負荷調整部は、
キャパシタンスを用いて、前記調整前第２分配信号の振幅を調整する、
増幅回路。
【請求項５】
請求項３に記載の増幅回路であって、
前記位相調整部は、
前記振幅調整後の第２分配信号が高周波数帯域である場合に、
前記負荷調整部において変動する位相量に応じて、位相を調整する、
増幅回路。
【請求項６】
請求項５に記載の増幅回路であって、
前記位相調整部は、
インダクタンスを用いて、前記振幅調整後の第２分配信号の位相を調整する、
増幅回路。
【請求項７】
請求項１に記載の増幅回路であって、
前記分配調整部は、
入力信号を分配し、第１出力端から調整前の第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、
前記調整前第１分配信号の位相又は振幅を調整し、第１ＤＣバイアス電圧を加算した前記第１分配信号を出力する第１トランスと、
前記調整前第２分配信号の位相又は振幅を調整し、第２ＤＣバイアス電圧を加算した前記第２分配信号を出力する第２トランスと、
を含む調整部と、
を備える増幅回路。
【請求項８】
請求項１に記載の増幅回路であって、
前記分配調整部は、
入力信号を分配し、第１出力端から調整前の第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、
前記調整前第２分配信号に対する振幅を調整し、前記第１分配信号の振幅とは異なる振幅の振幅調整後の第２分配信号を出力する負荷調整部と、
前記調整前第１分配信号の位相を調整し、第１ＤＣバイアス電圧を加算した前記第１分配信号を出力する第１トランスと、
前記振幅調整後の第２分配信号の位相を調整し、第２ＤＣバイアス電圧を加算した前記第２分配信号を出力する第２トランスと、
を含む調整部と、
を備える増幅回路。
【請求項９】
請求項１に記載の増幅回路であって、
前記分配調整部は、
前記入力信号が一次巻線の一端に接続され、第１の二次巻線の一端から前記第１分配信号が出力され、第２の二次巻線の一端から前記第２分配信号が出力され、前記第１の二次巻線の他端に第１ＤＣバイアス電圧が供給され、前記第２の二次巻線の他端に第２ＤＣバイアス電圧が供給される、１入力２出力のトランスであり、
前記第１分配信号の振幅は、前記一次巻線と前記第１の二次巻線との間隙幅を用いて調整され、
前記第２分配信号の振幅は、前記一次巻線と前記第２の二次巻線との間隙幅を用いて調整され、
前記第１分配信号の位相は、第１の二次巻線の線路長を用いて調整され、
前記第２分配信号の位相は、第２の二次巻線の線路長を用いて調整される、
増幅回路。
【請求項１０】
請求項３に記載の増幅回路であって、
前記振幅調整後の第２分配信号対する負荷は、前記第１分配信号に対する負荷に対し、１．５倍以上３倍以下の負荷量である、
増幅回路。
【請求項１１】
請求項７に記載の増幅回路であって、
前記位相調整部は、
インダクタンスを複数有し、前記負荷調整部において変動する前記第２分配信号の位相に応じて切り替える、
増幅回路。
【請求項１２】
請求項４に記載の増幅回路であって、
前記負荷調整部は、
複数のキャパシタを用いて、前記第２分配信号の振幅を切り替える、
増幅回路。
【請求項１３】
請求項１１に記載の増幅回路であって、
前記位相調整部は、
増幅回路周囲の温度又は電源電圧の検出値と予め保持している基準の温度又は電源電圧との比較結果に基づき、位相を切り替える、
増幅回路。
【請求項１４】
請求項１２に記載の増幅回路であって、
前記負荷調整部は、
増幅回路周囲の温度又は電源電圧の検出値と予め保持している基準の温度又は電源電圧との比較結果に基づき、振幅を切り替える、
増幅回路。
【請求項１５】
請求項５に記載の増幅回路であって、
前記第１増幅素子は、
前記第２増幅素子を構成するトランジスタとサイズの異なるトランジスタを用いて構成され、
前記位相調整部は、
更に、前記第１増幅素子の第１端子の寄生容量により生じる位相変動と前記第２増幅素子の第２端子の寄生容量により生じる位相変動との差に応じて、前記振幅調整後の第２分配信号の位相を調整する、
増幅回路。
【請求項１６】
請求項１に記載の増幅回路であって、
前記分配調整部は、
直列接続された容量と抵抗とを用いて、前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する、
増幅回路。
【請求項１７】
請求項１に記載の増幅回路であって、
前記分配調整部は、
前記第１出力端は、第１の特性インピーダンスを有する線路であり、前記第２出力端は、前記第１の特性インピーダンスとは異なる第２の特性インピーダンスを有する線路である、
増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば無線通信装置に使用される増幅回路に関する。
【背景技術】
【０００２】
近年、ミリ波帯のような高い周波数帯域の信号を取り扱う装置において、ＣＭＯＳプロセスを使用した増幅回路を使用する機会が多くなってきている。増幅回路は、動作周波数がＣＭＯＳプロセスの遮断周波数（ｆｔ）に近くなると、増幅回路単体のゲイン特性が劣化する。
例えば、増幅回路を、無線通信装置において、受信部のＬＮＡ（Low Noise Amplifier）に用いる場合、ＬＮＡ以後の部品はノイズによる影響を受けるため、受信部のＣＮＲ（Carrier to Noise Ratio）が低下する。また、送信部のＰＡ（Power Amplifier）に用いる場合、送信部の電力効率の劣化が発生する。このため、増幅回路単体のゲイン特性の改善が重要となってきている。
【０００３】
特許文献１には、差動動作するアンプにおいて、ゲイン増加させるブーストアンプ、ＭＯＳトランジスタ、および補償用のキャパシタを有する技術が開示されている。従来技術には、ゲインブーストさせた差動アンプにおける過渡応答の収束性を改善するための構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，７３７，７８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、増幅回路、特に高い周波数帯域の信号に対応した増幅回路を検討した。しかしながら、従来の増幅回路を用いても、高い周波数帯域の信号に十分に対応した増幅回路のゲイン特性を得ることは困難であった。
【０００６】
従って、本開示は、前記課題を解決するために、高い周波数帯域の信号に十分に対応した増幅回路のゲイン特性を一層向上させるための増幅回路を提供する。
【課題を解決するための手段】
【０００７】
本開示は、カスコード接続される複数の増幅素子を有する増幅回路であって、入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する分配調整部と、前記第１分配信号を第１端子に入力し、第２端子が接地され、前記第１分配信号を増幅した第１増幅信号を第３端子より出力する第１増幅素子と、前記第２分配信号をバイアス入力として第１端子に入力し、前記第１増幅信号を第２端子に入力し、前記第１増幅信号を増幅した第２増幅信号を第３端子より出力する第２増幅素子と、を備え、前記第１分配信号の位相は、と前記第２分配信号の位相とが同じ位相である、増幅回路、を提供する。
【発明の効果】
【０００８】
本開示によれば、ゲイン特性の改善を図った増幅回路を提供できる。
【図面の簡単な説明】
【０００９】
【図１】従来の一般的なゲインブースト構成の増幅回路の一例を示す回路図
【図２】片相入出力型カスコード接続増幅回路の構成例を示す回路図
【図３】（ａ）はゲインブースト動作しない場合の動作波形の例を示す図、（ｂ）はゲインブースト動作する場合の動作波形の例を示す図
【図４】（ａ）はゲインブースト構成の増幅回路の一例を示す回路図、（ｂ）はゲインブースト構成の増幅回路において、位相調整を行う構成例を示す回路図
【図５】（ａ）はトランジスタの寄生容量による位相変動が無視できる周波数帯域におけるソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐ（＝Ｖｓｎ）の位相差を示す図、（ｂ）はトランジスタの寄生容量による位相変動が無視できなくなる高い周波数帯域におけるソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐの位相差を示す図、（ｃ）は（ｂ）の位相変動に対する位相調整を示す図
【図６】第１実施形態の増幅回路を示す回路図
【図７】第１実施形態の増幅回路を示す回路図
【図８】第１実施形態の増幅回路における位相特性を示す図であり、（ａ）は各ＦＥＴの寄生容量による位相変動が無視できる低周波数帯域における位相差を示す図、（ｂ）は各ＦＥＴの寄生容量による位相変動が生じる高周波数帯域における位相差を示す図
【図９】第２実施形態の増幅回路を示す回路図
【図１０】第２実施形態の増幅回路における位相特性を示す図
【図１１】負荷調整部の負荷値に対する入出力信号の電圧特性の一例を示す図
【図１２】負荷調整部のキャパシタンス容量値に対する増幅回路のゲイン特性の一例を示す図
【図１３】（ａ）は分配部の構成の第１例を示す図、（ｂ）は分配部の構成の第２例を示す図
【図１４】位相調整部の構成を変更した第１変形例を示す回路図
【図１５】負荷調整部の構成を変更した第２変形例を示す回路図
【図１６】位相調整部または負荷調整部にて位相を切り替える場合のゲイン周波数特性を示す図
【図１７】位相調整部の構成を変更した第３変形例を示す構成図
【図１８】第３実施形態の増幅回路を示す回路図
【図１９】第４実施形態の増幅回路を示す回路図
【図２０】第４実施形態における１入力２出力トランスの構成例を示す図
【発明を実施するための形態】
【００１０】
＜本開示に至る経緯＞
まず、ゲイン特性を改善するブーストアンプを設けたゲインブースト構成の増幅回路について説明する。図１は、従来の一般的なゲインブースト構成の増幅回路の一例を示す回路図である。
【００１１】
図１の増幅回路は、カスコード接続された２つのトランジスタ（ＦＥＴ）が差動動作する構成である。カスコード段ＦＥＴ  Ｍ２、Ｍ４のゲート入力は、同位相側の入力段ＦＥＴ  Ｍ１、Ｍ３の出力をオペアンプＧ１、Ｇ０にて逆位相に変換し入力するのに加え、逆位相側の入力段ＦＥＴ  Ｍ３、Ｍ１からの出力を高周波カップリング用キャパシタンスＣ１、Ｃ０を用いて入力する構成となっている。
【００１２】
これにより、カスコード段ＦＥＴ  Ｍ２、Ｍ４は、低周波数ではオペアンプＧ１、Ｇ０により、高周波数ではカップリング用キャパシタンスＣ１、Ｃ０により、カスコード段ＦＥＴ  Ｍ２、Ｍ４のソース入力信号に対して負帰還のフィードバックを行った信号がゲートバイアス信号として入力される。逆位相信号の負帰還により、カスコード段ＦＥＴの出力信号の振幅変動に対するカスコード段ＦＥＴの増幅率変動を抑え、高い出力インピーダンスに設定でき、ゲインブースト効果によりゲイン特性を改善できる。
【００１３】
さらに、図２および図３（ａ）、（ｂ）を用いてゲインブースト効果について説明する。図２は片相入出力型カスコード接続増幅回路の構成例を示す回路図、図３（ａ）はゲインブースト動作しない場合の動作波形の例を示す図、図３（ｂ）はゲインブースト動作する場合の動作波形の例を示す図である。図２は図１の増幅回路における差動対の片側と略等価である。
【００１４】
図２において、入力段ＦＥＴ  Ｍ１のゲート入力信号（増幅回路の入力信号）をＶｉｎｐ、カスコード段ＦＥＴ  Ｍ２のゲート入力信号（ゲートバイアス信号）をＶｇｐ、入力段ＦＥＴ  Ｍ１のドレーン出力電圧をＶｓｐ、カスコード段ＦＥＴ  Ｍ２のドレーン出力信号（増幅回路の出力信号）をＶｏｕｔｐとする。
【００１５】
図３（ａ）に、ゲインブーストしない場合の電圧波形を示す。カスコード段ＦＥＴ  Ｍ２のゲートバイアス信号Ｖｇｐは一定のＤＣ電圧値であり、カスコード段ＦＥＴ  Ｍ２からの出力信号Ｖｏｕｔｐはゲート−ソース間電圧（Ｖｇｐ−Ｖｓｐ）に比例して増幅される。
一方、図３（ｂ）に、ゲインブースト動作を行う場合の電圧波形を示す。カスコード段ＦＥＴ  Ｍ２のゲートバイアス信号ＶｇｐはＶｓｐと逆位相とするためにフィードバックされた信号となる。
そのため、ゲート−ソース間電圧（Ｖｇｐ−Ｖｓｐ）は、Ｖｓｐが高い電圧では小さくなり、Ｖｓｐが低い電圧では大きくなる。これにより、増幅回路は、入力信号Ｖｉｎｐの電圧波形の振幅に応じてカスコード段の増幅率が調整され、その結果、出力信号ＶｏｕｔｐはＶｇｐをＤＣ電圧固定した場合より大きな信号振幅（高ゲイン）が得られる。
【００１６】
しかしながら、図１に示すゲインブースト構成では、動作周波数が増幅回路を形成するＣＭＯＳプロセスの遮断周波数に近くなる高周波数帯域において、各回路の寄生容量による位相変動が無視できなくなる。例えば、ミリ波帯のような高い周波数帯域の信号において、各トランジスタのゲートバイアス端子に付加されるトランジスタ寄生容量値による位相変動が無視できなくなる。このため、ゲインブーストによるゲイン特性の改善が困難になる。
【００１７】
図４（ａ）、（ｂ）および図５（ａ）〜（ｃ）を用いてその動作を説明する。
【００１８】
図４（ａ）はゲインブースト構成の増幅回路の一例を示す回路図、図４（ｂ）はゲインブースト構成の増幅回路において位相調整を行う構成例を示す回路図である。図５（ａ）はトランジスタの寄生容量による位相変動が無視できる周波数帯域におけるソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐ（＝Ｖｓｎ）の位相差を示す図、図５（ｂ）はトランジスタの寄生容量による位相変動が無視できなくなる高い周波数帯域におけるソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐの位相差を示す図、図５（ｃ）は図５（ｂ）の位相変動に対する位相調整を示す図である。
【００１９】
図４（ａ）において、差動カスコード接続増幅回路の入力段ＦＥＴ  Ｍ５、Ｍ７のゲート入力信号をＶｉｎｐ、Ｖｉｎｎとし、ドレーン出力信号をＶｓｐ、Ｖｓｎとし、カスコード段ＦＥＴ  Ｍ６、Ｍ８のゲート入力信号をＶｇｐ、Ｖｇｎとする。図４（ａ）の例では、入力段ＦＥＴ  Ｍ５、Ｍ７の逆位相側のドレーン出力信号をＶｓｎ、Ｖｓｐをカスコード段ＦＥＴ  Ｍ６、Ｍ８のゲート入力信号Ｖｇｐ、Ｖｇｎとして入力する信号経路に、キャパシタンスＣ２を設けている。
【００２０】
図４（ａ）の構成では、入力段ＦＥＴ  Ｍ５、Ｍ７の逆位相側のドレーン出力信号Ｖｓｎ、Ｖｓｐを、キャパシタンスＣ２を介することで、高周波信号を減衰させずに通過させ、ＤＣ成分を遮断した信号として（カップリング）ゲート入力信号Ｖｇｐ、Ｖｇｎがカスコード段ＦＥＴ  Ｍ６、Ｍ８に入力される。
【００２１】
各ＦＥＴの寄生容量による位相変動が無視できる周波数帯域では、各ＦＥＴのゲート入力信号とドレーンおよびソースの各出力信号の位相差はπ（ｒａｄ）と見做すことができる。すなわち、図５（ａ）では、カスコード段ＦＥＴのソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐ（＝Ｖｓｎ）の位相差はπ（ｒａｄ）となる。このため、図４（ａ）の構成によって、ＶｇｐとＶｓｐは逆位相となり、ゲインブースト効果によりゲイン特性が改善できる。
【００２２】
次に、各ＦＥＴの寄生容量による位相変動が無視できなくなる高い周波数帯域、例えばミリ波帯の帯域では、各ＦＥＴのゲート入力信号とドレーンおよびソースの各出力信号の位相差は、π−θ１（ｒａｄ）と寄生容量による位相変動θ１によって、位相差が小さくなる。すなわち、図５（ｂ）では、カスコード段ＦＥＴのソース端子入力信号Ｖｓｐとゲート入力信号Ｖｇｐの位相差は、π−θ１（ｒａｄ）となる。このため、ＦＥＴの寄生容量が無視できない高周波信号帯域においてゲインブーストによるゲイン特性を改善するために、図５（ｃ）では、位相変動θ１と同量で逆位相となるθＬ１（＝−θ１）をＶｓｐ−Ｖｇｐ間の位相差に追加する。
【００２３】
図５（ｃ）における位相調整は、インダクタンスを用いて構成できる。すなわち、キャパシタンスＣ２に直列にインダクタンスＬ１を追加して設ける図４（ｂ）の構成となる。しかし、図４（ｂ）の構成では、インダクタンスを設けることにより、回路規模および消費電流が増大する課題がある。例えば、片相入出力の回路構成と比較して、差動増幅回路においてインダクタンスを正逆位相それぞれのゲインブーストに設ける必要があり、回路面積が大型化する。
【００２４】
したがって、本開示では、各トランジスタの寄生容量により入出力信号間の位相変動が無視できなくなるミリ波帯のような高周波信号帯域においても、回路規模および消費電流を増大させることなく、ゲインブースト効果により増幅回路のゲインを改善できる増幅回路を提供する。
【００２５】
＜本開示の概要＞
（１）本開示に係る第１の観点の増幅回路は、カスコード接続される複数の増幅素子を有する増幅回路であって、入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する分配調整部と、前記第１分配信号を第１端子に入力し、第２端子が接地され、前記第１分配信号を増幅した第１増幅信号を第３端子より出力する第１増幅素子と、前記第２分配信号をバイアス入力として第１端子に入力し、前記第１増幅信号を第２端子に入力し、前記第１増幅信号を増幅した第２増幅信号を第３端子より出力する第２増幅素子と、を備え、前記第１分配信号の位相は、と前記第２分配信号の位相とが同じ位相である、増幅回路を、提供する。
【００２６】
上記構成において、例えば、分配調整部は、出力される第１分配信号の振幅と第２分配信号の振幅とを異なる振幅に調整し、第１分配信号の位相を、前記第２分配信号の位相と同じ位相に調整する。これにより、第１増幅素子に入力する入力信号の分配による減衰を抑え、第２増幅素子の第１端子に入力される信号と第２端子に入力される信号の位相が逆位相となる。
【００２７】
上記構成では、各増幅素子の寄生容量による位相変動が無視できなくなる、例えばミリ波帯の高周波信号帯域において、分配調整部から出力され第１増幅素子と第２増幅素子のそれぞれの第１端子に入力される同位相の入力信号は、寄生容量により変動する位相量も同じ量の変動となる。このため、第２増幅素子では寄生容量値の大きさに係わらず第１端子と第２端子の入力信号が逆位相となるので、増幅回路の出力ゲインをゲインブーストし、ゲイン特性が改善できる。例えば、片相入出力型のカスコード接続増幅回路では、回路面積、消費電流を低減できる。
【００２８】
また、分配調整部により、第１増幅素子の第１端子に入力する入力信号の振幅を調整することで、ゲインブーストされるゲインを最適化できる。
【００２９】
（２）本開示に係る第２の観点の増幅回路は、第１の観点の増幅回路において、前記分配調整部は、入力信号を分配し、第１出力端から第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、前記調整前第２分配信号の振幅を調整し、前記第１分配信号の振幅とは異なる振幅の前記第２分配信号を出力する調整部と、を含む、増幅回路を提供する。
【００３０】
上記構成では、例えば、２つの増幅素子を用いて増幅回路が構成される場合に、２つの増幅素子のうち、１つの増幅素子に入力される分配信号の振幅を調整することで、ゲインブーストされるゲインを最適化できる。
【００３１】
（３）本開示に係る第３の観点の増幅回路は、第２の観点の増幅回路において、前記調整部は、前記調整前第２分配信号の振幅を調整し、前記第１分配信号の振幅とは異なる振幅の振幅調整後の第２分配信号を出力する負荷調整部と、前記振幅調整後の第２分配信号の位相を調整し、前記第１増幅信号とは逆位相の第２分配信号を出力する位相調整部と、を含む、増幅回路を提供する。
【００３２】
上記構成では、負荷調整部にて抵抗素子による位相変動を生じない負荷調整が困難な場合であっても、位相調整部により位相補正が可能である。位相調整部は、負荷調整部の出力信号を入力し、負荷調整部にて変動する位相量と同量の逆位相を加算する。
【００３３】
上記構成において、負荷調整部では、インピーダンスを高くし出力負荷を大きくすると位相遅延が発生するが、位相調整部において、負荷調整部にて発生する位相変動に対して逆位相を追加し調整することによって、各増幅素子に入力する信号の位相を同位相にできる。
【００３４】
このため、負荷調整部において位相変動が生じる場合においても、第２増幅素子では寄生容量値の大きさに係わらず第１端子と第２端子の入力信号が逆位相となるので、増幅回路の出力ゲインをゲインブーストし、ゲイン特性を改善できる。例えば、片相入出力型のカスコード接続増幅回路では、回路面積、消費電流を低減できる。
【００３５】
（４）本開示に係る第４の観点の増幅回路は、第３の観点の増幅回路において、前記負荷調整部は、キャパシタンスを用いて、前記調整前第２分配信号の振幅を調整する、増幅回路を提供する。
【００３６】
上記構成では、負荷調整部によって、第２分配信号が高周波数帯域における信号であっても、負荷を調整することで、第２分配信号の振幅を調整することができる。
【００３７】
（５）本開示に係る第５の観点の増幅回路は、第３の観点の増幅回路において、前記位相調整部は、前記振幅調整後の第２分配信号が高周波数帯域である場合に、前記負荷調整部において変動する位相量に応じて、位相を調整する、増幅回路を提供する。
【００３８】
上記構成では、高周波数帯域である第２分配信号を負荷調整部によって振幅調整すると、第２分配信号は位相遅延を生じるが、振幅調整後の第２分配信号を位相調整部において、位相を調整することで、各増幅素子に入力する信号の位相を同位相にできる。
【００３９】
（６）本開示に係る第６の観点の増幅回路は、第５の観点の増幅回路において、前記位相調整部は、インダクタンスを用いて、前記振幅調整後の第２分配信号の位相を調整する、
増幅回路を提供する。
【００４０】
上記構成では、位相調整部をインダクタンス用いて構成することで、負荷調整部によって生じた位相遅延に相当する位相を進めることができるため、第１分配信号と第２分配信号の位相を同位相に調整することができる。
【００４１】
（７）本開示に係る第７の観点の増幅回路は、第１の観点の増幅回路において、前記分配調整部は、入力信号を分配し、第１出力端から調整前の第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、前記調整前第１分配信号の位相又は振幅を調整し、第１ＤＣバイアス電圧を加算した前記第１分配信号を出力する第１トランスと、前記調整前第２分配信号の位相又は振幅を調整し、第２ＤＣバイアス電圧を加算した前記第２分配信号を出力する第２トランスと、を含む調整部と、を備える増幅回路を提供する。
【００４２】
上記構成において、第１トランスにおいて第１分配信号の振幅又は位相を調整し、第２トランスにおいて第２分配信号の振幅又は位相を調整する。これにより、第１トランスに入力する入力信号の分配による減衰を抑え、第１分配信号の位相と第２分配信号の位相とが同位相に調整されるため、第２増幅素子の第１端子に入力される信号と第２端子に入力される信号の位相が逆位相となる。これにより、適正なゲインブースト効果が得られ、増幅回路のゲイン改善を図れる。
【００４３】
上記構成では、各増幅素子にＤＣバイアス電源を供給する回路を追加せずに、第１増幅素子および第２増幅素子の第１端子に接続する端子から、バイアス電源を供給できる。バイアス供給用の端子は、増幅素子への出力端子とは反対の端子であり、高周波信号としてグランドにショートさせる端子である。
【００４４】
また、第１トランスおよび第２トランスは、例えば、高周波的なグランドに接続された入出力の線路をインダクタンスとし、入出力線路間を容量結合によるキャパシタンスで結合された構成とみなすことができる。このため、トランスの線路長により増幅素子の入力端子のインピーダンスを整合できるので、入力整合回路を削減できる。よって、回路の簡略化および小型化を図れる。
【００４５】
（８）本開示に係る第８の観点の増幅回路は、第１の観点の増幅回路において、前記分配調整部は、入力信号を分配し、第１出力端から調整前の第１分配信号を出力し、第２出力端から調整前第２分配信号を出力する分配部と、前記調整前第２分配信号に対する振幅を調整し、前記第１分配信号の振幅とは異なる振幅の振幅調整後の第２分配信号を出力する負荷調整部と、前記調整前第１分配信号の位相を調整し、第１ＤＣバイアス電圧を加算した前記第１分配信号を出力する第１トランスと、前記振幅調整後の第２分配信号の位相を調整し、第２ＤＣバイアス電圧を加算した前記第２分配信号を出力する第２トランスと、
を含む調整部と、を備える増幅回路を提供する。
【００４６】
上記構成において、例えば、負荷調整部は、第１トランスへの第１分配信号の出力負荷より、第２トランスへの第２分配信号の出力負荷を大きくし、分配部から出力される第１分配信号の振幅を第２分配信号より大きくする。これにより、第１トランスに入力する入力信号の分配による減衰を抑え、第１増幅素子と第２増幅素子の第１端子に入力する入力信号の位相が同位相に調整され、第２増幅素子の第１端子に入力される信号と第２端子に入力される信号の位相が逆位相となる。これにより、適正なゲインブースト効果が得られ、増幅回路のゲイン改善を図れる。
【００４７】
上記構成では、各増幅素子にＤＣバイアス電源を供給する回路を追加せずに、第１増幅素子および第２増幅素子の第１端子に接続する端子から、バイアス電源を供給できる。バイアス供給用の端子は、増幅素子への出力端子とは反対の端子であり、高周波信号としてグランドにショートさせる端子である。
【００４８】
また、第１トランスおよび第２トランスは、例えば、高周波的なグランドに接続された入出力の線路をインダクタンスとし、入出力線路間を容量結合によるキャパシタンスで結合された構成とみなすことができる。このため、トランスの線路長により増幅素子の入力端子のインピーダンスを整合できるので、入力整合回路を削減できる。よって、回路の簡略化および小型化を図れる。
【００４９】
（９）本開示に係る第９の観点の増幅回路は、第１の観点の増幅回路において、前記分配調整部は、前記入力信号が一次巻線の一端に接続され、第１の二次巻線の一端から前記第１分配信号が出力され、第２の二次巻線の一端から前記第２分配信号が出力され、前記第１の二次巻線の他端に第１ＤＣバイアス電圧が供給され、前記第２の二次巻線の他端に第２ＤＣバイアス電圧が供給される、１入力２出力のトランスであり、前記第１分配信号の振幅は、前記一次巻線と前記第１の二次巻線との間隙幅を用いて調整され、前記第２分配信号の振幅は、前記一次巻線と前記第２の二次巻線との間隙幅を用いて調整され、前記第１分配信号の位相は、第１の二次巻線の線路長を用いて調整され、前記第２分配信号の位相は、第２の二次巻線の線路長を用いて調整される、増幅回路を提供する。
【００５０】
上記構成において、１入力２出力のトランスは、１つの入力インダクタンス線と２つの出力インダクタンス線とが容量結合により結合し、入力信号に対し、各出力信号は、それぞれ異なる入出力間の信号線結合量とインダクタンス値により、異なる出力振幅と位相量が設定される。
【００５１】
また、トランスは、各出力線路における信号を出力しない側の端子に、ＤＣバイアスを加算する構成であり、第１ＤＣバイアスが加算された第１分配信号が第１増幅素子に入力し、第２ＤＣバイアスが加算された第２分配信号が第２増幅素子に入力し、第１増幅素子に対し第２増幅素子がカスコード接続される。
【００５２】
また、例えば、第１増幅素子の第１端子に入力する第１の二次巻線からの第１出力信号の振幅が、第２増幅素子の第１端子に入力する第２の二次巻線からの第２出力信号より大きくなるように、トランスの各信号線結合量が設定され、第１出力信号および第２出力信号の位相を同位相にするために、トランスの各インダクタンス値が設定される。これにより、第２増幅素子の第１端子に入力される信号と第２端子に入力される信号の位相が逆位相となり、適正なゲインブースト効果が得られ、増幅回路のゲイン改善を図れる。
【００５３】
１入力２出力のトランスは、例えば、高周波的なグランドに接続された入出力の線路をインダクタンスとし、入力線路と各出力線路との間はそれぞれ容量結合によるキャパシタンスで結合された構成とみなすことができる。このため、各入出力線路間の容量結合値において、第１増幅素子の第１端子に接続する第１のトランス出力端子の入出力間の容量結合値を、第２増幅素子の第１端子に接続する第２のトランス出力端子の入出力間の容量結合値より大きく設定することで、トランスから出力される２つの出力信号間の振幅を調整できる。
【００５４】
また、各入出力線路の線路長および幅を調整することで、各入出力線路のインダクタンス値を変更し、トランスから出力される２つの出力信号間の位相を同位相となるように調整できる。
【００５５】
したがって、分配部、負荷調整部、位相調整部を、１つのトランス構造により置き換えできる。
【００５６】
また、各増幅素子にＤＣバイアス電源を供給する回路を追加せずに、第１増幅素子および第２増幅素子の第１端子に接続する端子から、バイアス電源を供給できる。バイアス供給用の端子は、増幅素子への出力端子とは反対の端子であり、高周波信号としてグランドにショートさせる端子である。
【００５７】
また、トランスの線路長により増幅素子の入力端子のインピーダンスを整合できるので、入力整合回路を削減できる。よって、回路の簡略化および小型化を図れる。
【００５８】
また、負荷調整部において位相変動が生じる場合においても、第２増幅素子では寄生容量値の大きさに係わらず第１端子と第２端子の入力信号が逆位相となるので、増幅回路の出力ゲインをゲインブーストし、ゲインを改善する。例えば、片相入出力型のカスコード接続増幅回路では、回路面積、消費電流を低減できる。
【００５９】
（１０）本開示に係る第１０の観点の増幅回路は、第３の観点の増幅回路において、前記振幅調整後の第２分配信号対する負荷は、前記第１分配信号に対する負荷に対し、１．５倍以上３倍以下の負荷量である、増幅回路を提供する。
【００６０】
これにより、入力信号が分配部にて分配されることにより、第１分配信号が、０．６倍以上０．７５倍以下に減衰される。第１増幅素子の出力信号の振幅および、第２増幅素子のゲインブースト効果は、各々の増幅素子の第１端子への入力信号の振幅が大きいほど大きくなる。ここで、分配回路へ入力する入力信号の振幅は一定であり、各増幅素子の入力端への入力信号を加算した総和の信号振幅は一定である。よって、ゲインブーストを行う増幅回路において、第１分配信号の負荷範囲において最大値となるように設定すると、ゲインが最大となり、この設定によってゲインを最適化できる。
【００６１】
例えば、増幅素子として、ミリ波帯の高周波数帯域に用いるＦＥＴでは、使用するＦＥＴサイズがある程度制限され、各ＦＥＴの寄生容量はせいぜい２０ｆＦである。このため、例えば、第２増幅素子の第１端子への信号経路に、負荷調整部を１０ｆＦから４０ｆＦの直列容量で接続した場合、負荷調整部の入力端子の負荷インピーダンスは２０ｆＦ＊１／３から２０ｆＦ＊２／３の範囲であり、負荷インピーダンス換算では１．５倍以上３倍以下の値で設定できる。
【００６２】
（１１）本開示に係る第１１の観点の増幅回路は、第７の観点の増幅回路において、前記位相調整部は、インダクタンスを複数有し、前記負荷調整部において変動する前記第２分配信号の位相に応じて切り替える、増幅回路を提供する。
【００６３】
上記構成において、複数のインダクタの組合せによって位相調整部の位相調整量を切り替えられる。これにより、第１増幅素子および第２増幅素子の第１力端子において入力信号が同位相となる周波数が変動し、結果として、ゲインブーストされる周波数がシフトする。また、同一周波数帯域ではゲインを切り替えできる。
【００６４】
また、例えばＦＥＴのゲートバイアス値を変更してゲインを切り替える場合と比較し、ＤＣ的なバイアス設定を切り替えなくて済むため、入出力整合の変動およびゲイン切り替えに必要な時間を改善できる。
【００６５】
（１２）本開示に係る第１２の観点の増幅回路は、第４の観点の増幅回路において、前記負荷調整部は、複数のキャパシタを用いて、前記第２分配信号の振幅を切り替える、増幅回路を提供する。
【００６６】
上記構成では、複数のキャパシタを例えばスイッチによって切り替えることで、第２分配信号の振幅を調整できる。これにより、第１増幅素子および第２増幅素子の第１力端子において入力信号が同位相となる周波数が変動し、結果として、ゲインブーストされる周波数がシフトする。また、同一周波数帯域ではゲインを切り替えできる。
【００６７】
また、例えばＦＥＴのゲートバイアス値を変更してゲインを切り替える場合と比較し、ＤＣ的なバイアス設定を切り替えなくて済むため、入出力整合の変動およびゲイン切り替えに必要な時間を改善できる。
【００６８】
（１３）本開示に係る第１３の観点の増幅回路は、第１１の観点の増幅回路において、前記位相調整部は、増幅回路周囲の温度又は電源電圧の検出値と予め保持している基準の温度又は電源電圧との比較結果に基づき、位相を切り替える、増幅回路を提供する。
【００６９】
これにより、外部の温度、電源電圧変動に応じて、増幅回路のゲインを切り替えて一定に保持できる。
【００７０】
（１４）本開示に係る第１４の観点の増幅回路は、第１２の観点の増幅回路において、前記負荷調整部は、増幅回路周囲の温度又は電源電圧の検出値と予め保持している基準の温度又は電源電圧との比較結果に基づき、振幅を切り替える、増幅回路を提供する。
【００７１】
これにより、外部の温度、電源電圧変動に応じて、増幅回路のゲインを切り替えて一定に保持できる。
【００７２】
（１５）本開示に係る第１５の観点の増幅回路は、第５の観点の増幅回路において、前記第１増幅素子は、前記第２増幅素子を構成するトランジスタとサイズの異なるトランジスタを用いて構成され、前記位相調整部は、更に、前記第１増幅素子の第１端子の寄生容量により生じる位相変動と前記第２増幅素子の第２端子の寄生容量により生じる位相変動との差に応じて、前記振幅調整後の第２分配信号の位相を調整する、増幅回路を提供する。
【００７３】
これにより、カスコード接続する２つのトランジスタのサイズの違いによらず、ゲインブーストを実行でき、ゲインを最大とするように位相調整を最適化できる。
【００７４】
（１６）本開示に係る第１６の観点の増幅回路は、第１の観点の増幅回路において、前記分配調整部は、直列接続された容量と抵抗とを用いて、前記第１分配信号の振幅とは異なる振幅の第２分配信号を出力する、増幅回路を提供する。
【００７５】
これにより、同じ負荷インピーダンスにするために、容量を用いて構成するより、容量値を大きく設定できる。一般に微小な容量値では容量値ばらつきが大きいため、負荷調整部におけるばらつきを改善できる。
【００７６】
（１７）本開示に係る第１７の観点の増幅回路は、第１の観点の増幅回路において、
前記分配調整部は、前記第１出力端は、第１の特性インピーダンスを有する線路であり、前記第２出力端は、前記第１の特性インピーダンスとは異なる第２の特性インピーダンスを有する線路である、増幅回路を提供する。
【００７７】
これにより、分配調整部では、特性インピーダンスの異なる２つの線路によって出力経路を構成することで、出力信号を２分配し、異なる大きさの出力信号を出力できる。分配調整部の容量値は、入力信号の通過に対応した大きな値であるため、微小な容量値において生じる容量値のばらつきを改善できる。
【００７８】
上記本開示の構成によれば、カスコード接続される複数の増幅素子を有する増幅回路において、カスコード段の第２増幅素子では寄生容量値の大きさに係わらず第１端子の入力信号と第２端子の入力信号が逆位相となる。これにより、増幅回路のゲインブースト効果が十分に得られ、出力ゲインのゲインブーストによってゲイン特性を改善する。本開示では、片相入出力型のカスコード接続増幅回路によっても構成可能であり、回路面積、消費電流を低減できる。
【００７９】
＜本開示の実施形態＞
以下、本開示に係る増幅回路の実施形態について添付の図面を参照しつつ説明する。
【００８０】
（第１実施形態）
図６は第１実施形態の増幅回路を示す回路図である。本実施形態の増幅回路は、片相入出力型カスコード接続増幅回路であり、増幅素子として、例えばＦＥＴによるトランジスタを有する。ＦＥＴでは、入力段素子（第１増幅素子）の入力端およびカスコード段素子（第２増幅素子）のバイアス端となる第１端子はゲート端子となり、入力段素子の接地端およびカスコード段素子の入力端となる第２端子はソース端子となり、入力段素子の出力端およびカスコード段素子の出力端となる第３端子はドレーン端子となる。
【００８１】
すなわち、増幅回路は、第１増幅素子としての入力段ＦＥＴ  Ｍ９のソース端子が接地され、入力段ＦＥＴ  Ｍ９のドレーン端子と第２増幅素子としてのカスコード段ＦＥＴ  Ｍ１０のソース端子とがカスコード接続されている。図６の構成では、入力段ＦＥＴ  Ｍ９のゲート端子が信号入力端となり、カスコード段ＦＥＴ  Ｍ１０のゲート端子がバイアス端、ドレーン端子が信号出力端となる。
【００８２】
増幅回路は、入力段ＦＥＴ  Ｍ９のゲート入力端の前段、及び、カスコード段ＦＥＴ  Ｍ１０のゲート入力端の前段、すなわち増幅回路の入力端と入力段ＦＥＴ  Ｍ９のゲート入力端との間であり、増幅回路の入力端とカスコード段ＦＥＴ  Ｍ１０のゲート入力端との間に、入力信号を分配し、調整する分配調整部１０を有する。
【００８３】
分配調整部１０は、入力信号を第１分配信号と第２分配信号に分配し、入力段ＦＥＴ  Ｍ９への入力信号（第１分配信号）の信号振幅の減衰の問題が生じない範囲で、第２分配信号と第１分配信号の少なくとも一方の出力側の負荷又は位相を調整する。分配調整部１０は、調整後の第１分配信号を第１出力端から出力し、調整後の第２分配信号を第２出力端から出力する。
【００８４】
入力段ＦＥＴ  Ｍ９は、第１分配信号をゲート端子に入力し、第１分配信号を増幅した第１増幅信号をドレーン端子より出力する。カスコード段ＦＥＴ  Ｍ１０は、第２分配信号をバイアス入力としてゲート端子に入力し、入力段ＦＥＴ  Ｍ９から出力される第１増幅信号をソース端子に入力し、第１増幅信号を増幅した第２増幅信号をドレーン端子より出力する。
【００８５】
なお、分配調整部１０の内部構成を含む増幅回路の一例を図７に示す。分配調整部１０は、入力段ＦＥＴ  Ｍ９のゲート入力端の前段、すなわち増幅回路の入力端と入力段ＦＥＴ  Ｍ９のゲート入力端との間に、入力信号を分配する分配部１１を有する。分配部１１は、入力信号を第１分配信号と第２分配信号に分配する。分配部１１の第１出力端は、分配調整部１０第１出力端として、入力段ＦＥＴ  Ｍ９のゲート入力端に接続される。
【００８６】
分配部１１の第２出力端（第２分配信号の出力端）は振幅又は位相を調整する調整部１２に接続され、調整部１２を介してカスコード段ＦＥＴ  Ｍ１０のゲート入力端に接続される。調整部１２は、第２分配信号の負荷又は位相を調整し、分配調整部１０の第２出力端から調整後の第２分配信号を出力する。
【００８７】
本実施形態では、入力信号の位相差に着目して説明するため、以下の条件を踏まえて考える。分配部１１、負荷調整部１２−１によって、第１分配信号、第２分配信号の振幅変動および位相変動は発生せず、各端子の振幅は全て正規化された値とする。また、カスコード接続される各ＦＥＴのトランジスタサイズを同じとする。ＦＥＴの寄生容量は、主にゲート、ドレーン間の容量値がミラー効果により大きな寄生容量となるため、寄生容量によるゲート端子およびドレーン端子の位相変動が同じ変動量とする。
【００８８】
図７において、増幅回路への入力信号をＶｉｎｐ、入力段ＦＥＴ  Ｍ９のゲート入力信号をＶｇｐ、カスコード段ＦＥＴ  Ｍ１０のゲート入力信号（ゲートバイアス信号）をＶｇｐ２、カスコード段ＦＥＴ  Ｍ１０のソース入力信号（入力段ＦＥＴ  Ｍ９のドレーン出力信号）をＶｓｐ、カスコード段ＦＥＴ  Ｍ１０のドレーン出力信号（増幅回路の出力信号）をＶｏｕｔｐとする。
【００８９】
図８（ａ）、（ｂ）は第１実施形態の増幅回路における位相特性を示す図であり、図８（ａ）は各ＦＥＴの寄生容量による位相変動が無視できる低周波数帯域における位相差を示す図、図８（ｂ）は各ＦＥＴの寄生容量による位相変動が生じる高周波数帯域における位相差を示す図である。
【００９０】
各ＦＥＴの寄生容量による位相変動が無視できる低周波数帯域では、図８（ａ）に示すように、入力信号Ｖｉｎｐと各ＦＥＴ  Ｍ９、Ｍ１０のゲート入力信号Ｖｇｐ、Ｖｇｐ２はそれぞれ同じ位相条件となり、入力段ＦＥＴ  Ｍ９の入出力間位相差がπ（ｒａｄ）となる。このため、カスコード段ＦＥＴ  Ｍ１０のソース端子入力信号Ｖｓｐは、ゲート入力信号Ｖｇｐ２と逆位相の信号となる。
【００９１】
この結果、各ＦＥＴの寄生容量による位相変動が無視できる低周波数帯域では、カスコード段ＦＥＴ  Ｍ１０のゲート−ソース間位相差がπ（ｒａｄ）となり、ゲインブースト効果が得られる位相条件を満足する。
【００９２】
一方、各ＦＥＴの寄生容量による位相変動が生じる高周波数帯域では、図８（ｂ）に示すように、各ＦＥＴ  Ｍ９、Ｍ１０のゲート入力信号Ｖｇｐ、Ｖｇｐ２は、寄生容量による位相変動により同じ位相量θ１変動する。また、入力段ＦＥＴ  Ｍ９のドレーン出力も寄生容量によりθ１の位相変動が生じる。このため、カスコード段ＦＥＴ  Ｍ１０のゲート入力信号Ｖｇｐ２とソース端子入力信号Ｖｓｐは、π（ｒａｄ）の位相差をもつ逆位相信号となり、高周波数帯域においても低周波数帯域と同様にゲインブースト効果が得られる位相条件を満足できる。
【００９３】
本実施形態では、分配調整部１０により入力信号を振幅の大きさの異なる同位相の信号に調整し、カスコード接続したＦＥＴのそれぞれのゲート端子に入力することにより、寄生容量による位相変動をカスコード接続の２つのＦＥＴにおいてキャンセルし、ゲインブースト動作を十分に機能させ、ゲイン特性を改善する。
【００９４】
したがって、本実施形態によれば、高周波数帯域においても、入力段ＦＥＴ  Ｍ９のゲート入力信号とカスコード段ＦＥＴ  Ｍ１０のゲート入力信号とが同位相であり、カスコード段ＦＥＴ  Ｍ１０のソース入力信号とゲート入力信号とが逆位相となる。これにより、低周波数帯域および高周波数帯域のいずれにおいても、所定の適正なゲインブースト効果が得られ、増幅回路のアンプ１段あたりのゲインを増大でき、ゲイン特性の改善を図れる。
【００９５】
（第２実施形態）
図９は第２実施形態の増幅回路を示す回路図である。図９において、図７記載の第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
【００９６】
第２実施形態の増幅回路は、調整部１２の内部構成として、負荷調整部１２−１と位相調整部１２−２とを有する。負荷調整部１２−１は、第２分配信号の振幅を調整し、位相調整部１２−２は、第２分配信号の位相を調整する。その他は第１実施形態の増幅回路と同様である。
【００９７】
ミリ波帯のような高周波数帯域では、各入出力信号線とグランド（ＧＮＤ）との間に浮遊容量が生じる、または、受動素子自体の位相変動が大きい周波数特性となる。このため、調整部１２では、位相を変動させずに振幅を調整することが困難になる場合がある。
【００９８】
このため、第１実施形態の構成では、入力段ＦＥＴ  Ｍ９およびカスコード段ＦＥＴ  Ｍ１０のゲート入力信号の位相が合わず、適正なゲインブースト効果が得られない場合がある。
【００９９】
第２実施形態では、位相調整部１２−２において、負荷調整部１２−１にて発生する位相と逆位相となる要素を追加し、カスコード段ＦＥＴ  Ｍ１０のゲート入力信号（ゲートバイアス信号）の位相を調整する。すなわち、位相調整部１２−２は、負荷調整部１２−１において変動する位相量と同量の逆位相を加算する。これにより、カスコード段ＦＥＴ  Ｍ１０のソース入力信号とゲート入力信号とが逆位相となり、各ＦＥＴ  Ｍ９、Ｍ１０のゲート端子に入力される信号の位相を同位相とし、適正なゲインブースト動作ができる。
【０１００】
図１０は第２実施形態の増幅回路における位相特性を示す図である。図９では、負荷調整部１２−１は、直列接続のカップリング用のキャパシタンスＣＬを用いて構成されている。なお、直列接続のカップリング用のキャパシタンスＣＬは、入力信号が通過する周波数帯域では高負荷となる。負荷調整部１２−１の入出力では、図１０に示すように、キャパシタンスＣＬの容量値により、位相変動としてθ２の遅延が発生する。
これに対し、位相調整部１２−２はインダクタンスＬＬを用いて構成される。位相調整部１２−２は、インダクタンスＬＬによって、逆位相となるθ２分の位相を進めることができるため、負荷調整部１２−１および位相調整部１２−２の双方を加えた入出力位相変動は０となる。
【０１０１】
この結果、入力段ＦＥＴ  Ｍ９とカスコード段ＦＥＴ  Ｍ１０のゲート入力信号は同位相となり、ゲインブースト効果が得られる。負荷調整部１２−１と位相調整部１２−２をそれぞれ１つの受動素子を用いて構成でき、簡素化した構成にできる。
【０１０２】
また、増幅回路のＮＦ（Noise Figure）を改善するには、入力段ＦＥＴの電流増幅率（ｇｍ）を大きくすることで、調整できる。しかし、入力段ＦＥＴとカスコード段ＦＥＴのサイズが違う場合、各ＦＥＴの寄生容量による位相変動量が異なる場合がある。
【０１０３】
このため、位相調整部１２−２によって、入力段ＦＥＴのゲート端子における位相変動量とカスコード段ＦＥＴのゲート端子における位相変動の差をθ３とすると、θ３の逆位相補正を含めて（θ２＋θ３）の位相を補正することで、適正なゲインブースト動作ができる。
【０１０４】
一方、入力段ＦＥＴおよびカスコード段ＦＥＴのゲートに入力する位相が同じとなった条件において、各ＦＥＴのゲートに入力する振幅について考えてみる。増幅回路の出力信号の振幅は、入力段ＦＥＴへの入力信号の振幅が大きい程、大きくなる。また、カスコード段への入力信号の振幅も大きい程、ゲインブースト効果が増し出力信号の振幅が大きくなる。
このため、分配部１１への入力信号の振幅が一定値である場合、分配部１１から出力される２つの出力信号の分配率を、負荷調整部１２−１によって、変更することで、増幅回路の出力信号の振幅として適正値を得ることができる。
【０１０５】
図１１は調整部１２の負荷値に対する入出力信号の電圧特性の一例を示す図である。図１１では、入力段ＦＥＴ  Ｍ９の負荷値（Ｚ１）に対し、カスコード段ＦＥＴ  Ｍ１０に入力する入力信号振幅を調整する負荷調整部１２−１の負荷値を変更した場合の、各ＦＥＴのゲート入力信号と増幅回路の出力信号の信号電圧の変化を示している。
【０１０６】
図１１において、負荷調整部１２−１の負荷を大きくすると、カスコード段ＦＥＴ  Ｍ１０への入力信号に対し、入力段ＦＥＴ  Ｍ９への入力信号が増大し、ゲインブースト効果が最大となる負荷値において出力信号およびゲインが最大となる。よって、負荷調整部１２−１による負荷値の調整は、分配部１１の出力端子において、入力段ＦＥＴ  Ｍ９側への負荷値（第１分配信号が出力される第１出力端の負荷）よりも、負荷調整部１２−１側、すなわちカスコード段ＦＥＴ  Ｍ１０のソース端子側への負荷値（第２分配信号が出力される第２出力端の負荷）を大きくする。
【０１０７】
例えば、ミリ波帯の高周波数帯域では、図１１においてゲインが最大値となる近傍の範囲が、ゲインブースト適正範囲となり、この適正範囲にてゲインブースト効果が適正に得られる。ゲインブースト適正範囲は、例えば、分配部１１の出力端において、入力段ＦＥＴ  Ｍ９側への負荷値（Ｚ１）に対し、負荷調整部１２−１側への負荷値を１．５倍以上３倍以下の範囲（１．５＊Ｚ１〜３＊Ｚ１（「＊」は乗算子を示す、以下同様））に設定する。
【０１０８】
また、ミリ波帯の高周波数帯域にて用いるＦＥＴでは、使用するＦＥＴサイズがある程度制限され、各ＦＥＴの寄生容量はせいぜい２０ｆＦである。このため、例えば分配部１１から入力段ＦＥＴ  Ｍ９への負荷量を２０ｆＦとし、負荷調整部１２−１を直列キャパシタンス（ＣＬ）として、分配部１１側から負荷調整部１２−１の回路負荷を算出すると、回路負荷は、カスコード段ＦＥＴ  Ｍ１０の負荷容量と負荷調整部１２−１のキャパシタンスＣＬとの直列接続容量値となる。
【０１０９】
図１２は負荷調整部１２−１のキャパシタンス容量値に対する増幅回路のゲイン特性の一例を示す図である。例えばミリ波帯の高周波数帯域では、図１２においてゲインが最大値となる近傍の範囲がゲインブースト適正範囲となり、この適正範囲にてゲインブースト効果が適正に得られる。ゲインブースト適正範囲は、例えばキャパシタンスＣＬの容量値が１０ｆＦ〜４０ｆＦの範囲となる。
【０１１０】
したがって、負荷調整部１２−１において、上記の負荷値と合わせて、例えばミリ波帯の高周波数帯域では、負荷調整部１２−１側の負荷が入力段ＦＥＴ  Ｍ９側の負荷の１．５倍以上３倍以下となるキャパシタンスＣＬを、１０ｆＦ以上４０ｆＦ以下の範囲内において設定する。負荷調整部１２−１の設定により、ゲインブースト動作によってゲインを適正に増大できる。
【０１１１】
また、ミリ波帯の高周波数帯域において、負荷調整部１２−１を直列キャパシタンスとした場合、上記のように、負荷調整部１２−１にて用いるキャパシタンスＣＬはＣＬ＝１０ｆ〜４０ｆＦと小さな値となり、製造精度によるばらつき変動量が大きくなる。このため、負荷調整部１２−１を直列接続された容量と抵抗とを用いて構成してもよい。製造精度のばらつきが大きな少ない容量値を用いて負荷値が下がった場合、直列接続される抵抗値により負荷を大きくすることにより、ゲインブースト動作時のゲインを適正化できる。
【０１１２】
また、図１３（ａ）、（ｂ）は分配部１１で負荷調整機能も併せて行った場合の構成例を示す図である。図１３（ａ）に示す第１例の分配部１１Ａは、入力Ｖｉｎに対し、特性インピーダンスの異なる２つの線路により信号経路が２つに分岐し、出力Ｖｏｕｔ１、Ｖｏｕｔ２とする構成である。図１３（ａ）の構成では、分配部１１Ａから出力する２つの信号の信号振幅を、出力分岐する各線路の特性インピーダンスにより調整できる。
【０１１３】
このため、分配部１１が図１３（ａ）の構成の場合、負荷調整部１２−１は、省略することができる。なお、負荷調整部１２−１を省略した場合、入力信号を通過させ、ＤＣ成分をカットするためのカップリングキャパシタンスを挿入することができる。なお、カップリングキャパシタンスは、直列接続された容量を用いて構成できる。
【０１１４】
図１３（ｂ）に示す第２例の分配部１１Ｂは、入力Ｖｉｎに対し、容量値の異なる２つのキャパシタンスにより２分岐し、出力Ｖｏｕｔ１、Ｖｏｕｔ２とする構成である。分配部１１ＢにおいてＤＣ成分がカットされるため、負荷調整部１２−１、及び、カップリングキャパシタンスを省略できる。
【０１１５】
（第２実施形態の変形例）
図１４は位相調整部の構成を変更した第１変形例を示す回路図である。図１５は負荷調整部の構成を変更した第２変形例を示す回路図である。図１４、図１５において、位相調整部または負荷調整部は、複数段の位相調整回路を直列に接続し、スイッチにて位相を切り替え可能な構成としてもよい。
【０１１６】
図１４の位相調整部１２−２Ａは、複数段の位相調整回路として直列接続インダクタンスＬＬ１、ＬＬ２、ＬＬ３を用い、切替部を有する例である。また、図１５の負荷調整部１２−１Ａは、複数段の位相調整回路として直列接続キャパシタンスＣＬ１、ＣＬ２、ＣＬ３とを用い、切替部を有する例である。
【０１１７】
ここで、負荷調整部１２−１が使用する周波数（ｆ）に比例して位相が遅延する、例えば、直列接続キャパシタンスであって、位相調整部１２−２が使用する周波数（ｆ）に比例して位相が進む、例えば、直列接続インダクタンスである場合について考える。
【０１１８】
ゲインブーストによりゲインが適正化されている状態では、入力段ＦＥＴ  Ｍ９とカスコード段ＦＥＴ  Ｍ１０のゲート端子の入力信号の位相が合っている。両者の位相を揃えるために、負荷調整部１２−１と位相調整部１２−２のキャパシタンス（ＣＬ）とインダクタンス（ＬＬ）の位相はキャンセルされ、位相変動がないように調整される。すなわち、位相変動量として考えると、キャパシタンスＣＬとインダクタンスＬＬの関係は、
（１／２πｆ）＊ＣＬ−２πｆ＊ＬＬ＝０（度）  から、
ＣＬ＊ＬＬ＊（２πｆ）２＝１
となる。
【０１１９】
図１６は位相調整部１２−２または負荷調整部１２−１にて位相を切り替える場合のゲイン周波数特性を示す図である。図１４の第１変形例のように、ＣＬ値を一定とし、ＬＬ値を切り替える場合には、ＬＬ値によりゲインブーストする中心周波数がｆ１からｆ２、又は、ｆ３に変動する。また、図１５の第２変形例のように、ＬＬ値を一定とし、ＣＬ値を切り替える場合でも同様に、ＣＬ値によりゲインブーストする中心周波数が変動する。
【０１２０】
位相調整部１２−２または負荷調整部１２−１の位相変動量を切り替えると、同一周波数、例えば、図１６におけるｆ１では、ゲインが下がることになる。つまり、ＤＣ的なバイアス設定を変更せずに増幅回路のゲインを切り替えができる。
【０１２１】
従来技術では、ＤＣバイアス設定を変更してゲインを切り替える場合、ＤＣバイアスには、時定数の大きなフィルタ構成が追加される。また、ＤＣバイアス設定を変えると、入出力の負荷変動が生じることになる。これに対し、本実施の形態では、図１４または図１５における位相切り替え構成を用いることにより、高速応答が可能であり、入出力負荷変動を生じないゲインの切り替えができる。
【０１２２】
図１７は位相調整部の構成を変更した第３変形例を示す構成図である。図１７の第３変形例では、位相調整部１２−２Ｂに、切替部の一例として、例えばプロセッサまたは論理回路を用いて構成される比較切替部１４が接続される。比較切替部１４には、例えば内部メモリを用いて構成される記憶部１５が接続される。比較切替部１４は、外部入力される増幅回路周囲の温度又は電源電圧の検出値と、記憶部１５に予め保持された基準の温度又は電源電圧とを入力して両者を比較し、比較結果に応じて位相調整部１２−２Ｂのスイッチを切り替える。これにより、位相調整部１２−２Ｂにおける位相変動量を切り替え可能である。
【０１２３】
なお、第３変形例の切替部の構成を第２変形例に適用し、外部入力される増幅回路周囲の温度又は電源電圧の検出値と、予め保持している基準の温度又は電源電圧との比較結果に基づき、負荷又は位相量を切り替え可能としてもよい。
【０１２４】
第３変形例の構成では、外部の温度又は電源電圧変動により変動するゲインを、予め設定してあるゲイン値に切り替えて、ゲイン変動を改善できる。
【０１２５】
（第３実施形態）
図１８は第３実施形態の増幅回路を示す回路図である。図１８において、図６記載の第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
【０１２６】
第３実施形態の増幅回路は、第１トランスの一例として、分配部１１と入力段ＦＥＴ  Ｍ１１のゲート端子との間にトランス１７を有する。また、第２トランスの一例として、負荷調整部１２−１とカスコード段ＦＥＴ  Ｍ１２のゲート端子との間にトランス１６を有する。負荷調整部１２−１はトランス１６を介してカスコード段ＦＥＴ  Ｍ１２と接続され、分配部１１はトランス１７を介して入力段ＦＥＴ  Ｍ１１と接続される。
【０１２７】
トランス１６、１７の一次巻線の他端は接地され、二次巻線の他端は所定電位のＤＣ電圧源に接続されカップリングキャパシタンスによって高周波的に接地されている。これにより、トランス１６はカスコード段ＦＥＴ  Ｍ１２に、トランス１７は入力段ＦＥＴ  Ｍ１１に、それぞれＤＣバイアス電圧を加算する。
【０１２８】
ここで、トランス１６、１７は、高周波的なグランドに接続された入出力の線路をインダクタンスとし、入出力線路間を容量結合によるキャパシタンスを用いて結合された回路構成と見なすことができる。
【０１２９】
このため、各トランス１６、１７は、入出力線路長を調整することにより入出力間の位相量をそれぞれ任意に調整でき、また、入出力間がＤＣ的に接続されていないために、各入出力端子において別々のＤＣ電圧を印加できる。ここで、トランス１７は、第１分配信号の位相と振幅の少なくとも一方を調整し、トランス１６は、第２分配信号の位相と振幅の少なくとも一方を調整する。
【０１３０】
この結果、トランス１６およびトランス１７は、負荷調整部１２−１にて位相変動が生じる場合においても、各ＦＥＴのゲート端子に入力する位相が同位相となり、これによって適正なゲインブースト効果が得られる。
【０１３１】
また、各トランス１６、１７の高周波数的にグランド接続された二次側の端子より、各ＦＥＴのＤＣバイアス電源を、それぞれ供給できるため、ＤＣバイアス電源を供給する回路を省略できる。
【０１３２】
また、各トランス１６、１７はインダクタンスとキャパシタンスの回路構成と見なせるため、トランス形状を調整することにより、各インダクタンスおよびキャパシタンスの値を変更できる。これによって、各ＦＥＴのゲート端子のインピーダンスを整合できるので、入力整合回路を削減できる。
【０１３３】
さらに、各トランス１６、１７は、入力信号Ｖｉｎｐに対してもインピーダンスを整合することで、各トランス１６、１７に入力される入力信号Ｖｉｎｐの振幅の大きさを、個別に調整できる。このため、図１８においては、増幅回路は、負荷調整部１２−１を省略してもよい。
【０１３４】
以上により第３実施形態の回路構成では、回路の簡略化および小型化を図れる。
【０１３５】
（第４実施形態）
図１９は第４実施形態の増幅回路を示す回路図である。図１９において、図７記載の第１実施形態と同じ要素については同じ参照符号を付して説明を省略する。
【０１３６】
第４実施形態の増幅回路は、入力端と入力段ＦＥＴ  Ｍ１３のゲート端子およびカスコード段ＦＥＴ  Ｍ１４のゲート端子との間を、分配調整部１０としての１入力２出力のトランス１８により接続した構成である。トランス１８は、一次巻線が増幅回路の入力端に接続され、第１の二次巻線が入力段ＦＥＴ  Ｍ１３のゲート端子に接続され、第２の二次巻線がカスコード段ＦＥＴ  Ｍ１４のゲート端子に接続される。トランス１８の一次巻線の他端は接地され、第１の二次巻線及び第２の二次巻線の他端のそれぞれは、所定電位のＤＣ電圧源に接続されカップリングキャパシタンスによって高周波的に接地されている。
【０１３７】
ここで、トランス１８は、各入出力線路は高周波数的にグランドに接続されたインダクタンス線であり、入力のインダクタンスに対し、各出力のインダクタンスが容量結合によるキャパシタンスを用いて結合された回路構成である。
【０１３８】
このため、トランス１８は、各出力線路の線路長を調整することにより、それぞれの入出力間の位相量を別々に調整でき、又は、入力線路と各出力線路の間隙幅を調整することにより、それぞれの入出力間の結合量を変えて出力負荷を変更し、各出力信号の振幅を調整できる。
【０１３９】
したがって、入力段ＦＥＴ  Ｍ１３のゲート端子およびカスコード段ＦＥＴ  Ｍ１４のゲート端子では、各入力信号の位相を同位相に調整し、各入力信号の振幅を、最適なゲインブーストに設定するために、それぞれ違う振幅に調整できる。これによって、増幅回路のゲインを適正化できる。
【０１４０】
また、１入力２出力のトランス１８を用いることによって、第１実施形態の分配調整部１０、第２実施形態の分配部１１、負荷調整部１２−１、位相調整部１２−２を、１つのトランスを用いて構成できる。
【０１４１】
また、トランス１８の高周波数的にグランド接続された二次側の端子より、各ＦＥＴのＤＣバイアス電源を供給できるため、ＤＣバイアス電源を供給する回路を省略できる。
【０１４２】
また、トランス１８の各入出力はインダクタンスとキャパシタンスの回路構成と見なせるため、トランス形状を調整することにより、各インダクタンスおよびキャパシタンスの値を変更できる。これによって、各ＦＥＴのゲート端子のインピーダンスを整合できるので、入力整合回路を削減できる。
【０１４３】
以上により第４実施形態の回路構成では、回路の簡略化および小型化を図れる。
【０１４４】
図２０は第４実施形態における１入力２出力トランスの構成例を示す図である。１入力２出力のトランス１８は、同心円の円弧状に形成された３重のインダクタンス線路２１、２２、２３を有する。中間のインダクタンス線路２１が一次巻線、外周のインダクタンス線路２２が第１の二次巻線、内周のインダクタンス線路２３が第２の二次巻線となる。
【０１４５】
ここで、インダクタンス線路２１における増幅回路の入力端となる線路端子への入力信号をＶｉｎｐとする。また、インダクタンス線路２２における入力段ＦＥＴ  Ｍ１３のゲート端子と接続される線路端子からの出力信号をＶｏｕｔ１、インダクタンス線路２３におけるカスコード段ＦＥＴ  Ｍ１４のゲート端子と接続される線路端子からの出力信号をＶｏｕｔ２とする。
【０１４６】
一次巻線のインダクタンス線路２１において、増幅回路の入力端と反対側の線路端子はグランドに接続されている。二次巻線のインダクタンス線路２２、２３において、各ＦＥＴのゲート端子とそれぞれ接続される出力端とは反対側の線路端子は、カップリングキャパシタンスにより高周波数的にグランド接続されている。
【０１４７】
また、線路に示した矢印は各線路に流れる電流の向きを表している。入力線路となるインダクタンス線路２１を中央にして、内側と外側に出力線路となる２つのインダクタンス線路２２、２３を設け、容量結合により入出力線路を結合することによって、入力信号に対し逆位相となる２つの出力信号を出力する構成である。
【０１４８】
図２０のトランス１８において、外側のインダクタンス線路２２に対して、内側のインダクタンス線路２３は、線路長を短く、また入出力間隙を広くしている。トランス１８の形状では、外側の線路の出力信号Ｖｏｕｔ１に対し、内側の線路の出力信号Ｖｏｕｔ２は、位相変動が少なく、出力信号の振幅が小さい信号として出力できる。
【０１４９】
また、上記と逆の特性としたい場合には、内側のインダクタンス線路２３は、外側のインダクタンス線路２２に対して、線路長を長くし、入出力間隙を狭く設定する。これにより、内側の線路の出力信号Ｖｏｕｔ２として、位相変動が多く、出力信号の振幅が大きい信号を得られる。
【０１５０】
以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１５１】
本開示は、ゲインの改善を図った増幅回路を提供できる効果を有し、例えば高周波数帯域の送受信回路に用いる増幅回路として有用である。
【符号の説明】
【０１５２】
１０  分配調整部
１１、１１Ａ、１１Ｂ  分配部
１２  調整部
１２−１、１２−１Ａ  負荷調整部
１２−２、１２−２Ａ、１２−２Ｂ  位相調整部
１４  比較切替部
１５  記憶部
１６、１７、１８  トランス
２１、２２、２３  インダクタンス線路
ＬＬ  インダクタンス
ＬＬ１、ＬＬ２、ＬＬ３  直列接続インダクタンス
ＣＬ  キャパシタンス
ＣＬ１、ＣＬ２、ＣＬ３  直列接続キャパシタンス
Ｍ９、Ｍ１１、Ｍ１３  入力段ＦＥＴ（トランジスタ）
Ｍ１０、Ｍ１２、Ｍ１４  カスコード段ＦＥＴ（トランジスタ）
【図１】
2013247469.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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