(57)【要約】【課題】半導体チップにおけるガードリングの占有面積を低減する。【解決手段】クラックストッパＳＫとその内側のガードリングＧＲ１の２重構造からなるエッジシールＥＳが半導体チップＰの外周に沿って形成され、ワード線選択トランジスタ群ＷＳＢがガードリングＧＲ１に隣接して配置され、ガードリングＧＲ１とともにワード線選択トランジスタ群ＷＳＢを囲むように半導体チップＰにガードリングＧＲ３が形成されている。【選択図】図６
2013201293.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがロウ方向およびカラム方向にブロックごとにマトリックス状に半導体チップに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記半導体チップの外周に沿って形成され、クラックストッパとその内側の第１のガードリングの２重構造からなるエッジシールと、
前記第１のガードリングに隣接して配置され、前記ワード線を選択するワード線選択トランジスタとを備え、
前記ワード線選択トランジスタは、
奇数番目のブロックのワード線を選択する第１のワード線選択トランジスタと、
前記メモリセルアレイを間にして前記第１のワード線選択トランジスタに対向するように配置され、偶数番目のブロックのワード線を選択する第２のワード線選択トランジスタとを備え、
前記第１のワード線選択トランジスタは前記第１のガードリングおよび第２のガードリングにて囲まれ、前記第２のワード線選択トランジスタは第３のガードリングにて囲まれていることを特徴とする半導体記憶装置。
【請求項２】
メモリセルがロウ方向およびカラム方向にブロックごとにマトリックス状に半導体チップに配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記半導体チップの外周に沿って形成され、クラックストッパとその内側の第１のガードリングの２重構造からなるエッジシールと、
前記第１のガードリングに隣接して配置され、前記ワード線を選択するワード線選択トランジスタとを備えることを特徴とする半導体記憶装置。
【請求項３】
前記第１のガードリングとともに前記ワード線選択トランジスタを囲むように前記半導体チップに配置された前記第２のガードリングを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線選択トランジスタは、
奇数番目のブロックのワード線を選択する第１のワード線選択トランジスタと、
前記メモリセルアレイを間にして前記第１のワード線選択トランジスタに対向するように配置され、偶数番目のブロックのワード線を選択する第２のワード線選択トランジスタとを備え、
前記第１のワード線選択トランジスタは前記第１のガードリングおよび前記第２のガードリングにて囲まれ、前記第２のワード線選択トランジスタは第３のガードリングにて囲まれていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１のワード線選択トランジスタ側に配置され、前記第１のワード線選択トランジスタのゲートおよび前記第２のワード線選択トランジスタのゲートを共通に駆動するデコード／レベルシフト部と、
前記第１のワード線選択トランジスタのソースを前記奇数番目のブロックのワード線ごとに駆動する第１のＣＧドライバと、
前記第２のワード線選択トランジスタのソースを前記偶数番目のブロックのワード線ごとに駆動する第２のＣＧドライバとを備えることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置では、半導体チップの周囲にエッジシールを設けたものがある。このエッジシールは、ウェルに与えられる電位を均一化するガードリングおよびダイシング時のクラックの進行を抑止するクラックストッパの２重構造になっている。また、半導体チップ内ではガードリングが単独で用いられることがあり、チップサイズの増大を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、半導体チップにおけるガードリングの占有面積を低減することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルアレイと、ワード線と、ビット線と、エッジシールと、ワード線選択トランジスタが設けられている。メモリセルアレイは、メモリセルがロウ方向およびカラム方向にマトリックス状に半導体チップに配置されている。ワード線は、前記メモリセルをロウ方向に選択する。ビット線は、前記メモリセルをカラム方向に選択する。エッジシールは、前記半導体チップの外周に沿って形成され、クラックストッパとその内側の第１のガードリングの２重構造からなる。ワード線選択トランジスタは、前記第１のガードリングに隣接して配置され、前記ワード線を選択する。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図２のＮＡＮＤセルユニットの概略構成を示す断面図である。
【図４】図４（ａ）は、図１のワード線制御回路２Ａの概略構成を示すブロック図、図４（ｂ）は、図１のワード線制御回路２Ｂの概略構成を示すブロック図である。
【図５】図５（ａ）は、図４（ａ）のロウデコーダ回路ＲＡ１の概略構成を示す回路図、図５（ｂ）は、図４（ｂ）のロウデコーダ回路ＲＢ１の概略構成を示す回路図である。
【図６】図６は、図１の半導体記憶装置のレイアウト構成を示す平面図である。
【図７】図７は、図６のワード線選択トランジスタ群ＷＳＡ、ＷＳＢの接続構成を示すブロック図である。
【図８】図８は、図７のワード線選択トランジスタ群ＷＳＢのレイアウト構成を示す平面図である。
【図９】図９は、図８のエッジシールの概略構成を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ワード線制御回路２Ａ、２Ｂ、ビット線制御回路３、カラムデコーダ４、電圧発生回路５、データバッファ６および制御回路７が設けられている。
【０００９】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。また、メモリセルアレイ１には、メモリセルをロウ方向に選択するワード線ＷＬＡ、ＷＬＢと、メモリセルをカラム方向に選択するビット線ＢＬが設けられている。なお、ワード線ＷＬＡは、ブロックＢ１〜Ｂｎのうちの奇数番目のブロックのメモリセルをロウ方向に選択することができる。ワード線ＷＬＢは、ブロックＢ１〜Ｂｎのうちの偶数番目のブロックのメモリセルをロウ方向に選択することができる。
【００１１】
ワード線制御回路２Ａ、２Ｂは、メモリセルアレイ１を間にして互いに対向するように配置されている。ここで、ワード線制御回路２Ａは、制御回路７の制御に従ってメモリセルアレイ１内の奇数番目のブロックのワード線ＷＬＡを選択することができる。また、ワード線制御回路２Ａは、読み出し・書き込み・消去に必要な電圧を電圧発生回路５から受け取り、これらの電圧を選択したワード線ＷＬＡに印加する。ワード線制御回路２Ｂは、制御回路７の制御に従ってメモリセルアレイ１内の偶数番目のブロックのワード線ＷＬＢを選択することができる。また、ワード線制御回路２Ｂは、読み出し・書き込み・消去に必要な電圧を電圧発生回路５から受け取り、これらの電圧を選択したワード線ＷＬＢに印加する。また、ワード線制御回路２Ａは、制御線ＷＣを介してワード線制御回路２Ｂに接続されている。
【００１２】
ビット線制御回路３は、ビット線ＢＬを介してメモリセルアレイ１内のメモリセルのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１内のメモリセルに書き込み電圧を印加して書き込みを行う。
ビット線制御回路３はセンスアンプやデータラッチ回路等を含んでいる。データラッチ回路は、読み出し／書き込み時にデータを一時的にラッチする機能を有し、カラムデコーダ４によって選択される。データラッチ回路に読み出されたメモリセルのデータは、データバッファ６を介してデータ入出力端子９からチップ外部へ出力される。データ入出力端子９に入力された書き込みデータは、データバッファ６を介してカラムデコーダ４によって選択されたデータラッチ回路に供給される。
【００１３】
電圧発生回路５は、制御回路７の制御に従って、書き込み・読み出し・消去等の各動作において、メモリセルアレイ１およびワード線制御回路２Ａ、２Ｂ等に必要な電圧を与える。
制御回路７は、メモリセルアレイ１、ワード線制御回路２Ａ、２Ｂ、ビット線制御回路３、カラムデコーダ４、データバッファ６、電圧発生回路５を制御する。制御回路７は、制御信号入出力端子８を介して外部から入力される制御信号によって制御される。また、制御回路７は、電圧発生回路５に制御信号を出力し、電圧発生回路５を制御する。
【００１４】
図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。なお、図１では、ワード線ＷＬ１〜ＷＬｈのうち奇数番目のブロックのワード線をＷＬＡで示し、偶数番目のブロックのワード線をＷＬＢで示した。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１５】
そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００１６】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍが構成されている。
【００１７】
そして、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してソース線ＳＣＥに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してビット線ＢＬ１〜ＢＬｍにそれぞれに接続されている。
【００１８】
図３は、図２のＮＡＮＤセルユニットの概略構成を示す断面図である。
図３において、半導体基板１０にはウェル１１Ａが形成され、ウェル１１Ａにはウェル１１Ｂが形成されている。なお、半導体基板１０の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。なお、半導体基板１０およびウェル１１Ｂはｐ型、ウェル１１Ａはｎ型とすることができる。ウェル１１Ｂ上には電荷蓄積層１５およびセレクトゲート線ＳＧＤ、ＳＧＳが配置され、電荷蓄積層１５上には制御ゲート電極１６が配置されている。なお、ウェル１１と電荷蓄積層１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。
【００１９】
そして、ウェル１１Ｂには、電荷蓄積層１５間またはセレクトゲート線ＳＧＤ、ＳＧＳの両側に配置された不純物拡散層１２、１３、１４が形成されている。なお、例えば、ウェル１１はＰ型、不純物拡散層１２、１３、１４はＮ型に形成することができる。
【００２０】
そして、不純物拡散層１３はコンタクト電極１８を介してビット線ＢＬに接続され、不純物拡散層１４はコンタクト電極１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｈに接続されている。
【００２１】
図４（ａ）は、図１のワード線制御回路２Ａの概略構成を示すブロック図、図４（ｂ）は、図１のワード線制御回路２Ｂの概略構成を示すブロック図である。
図４（ａ）において、ワード線制御回路２Ａには、ｐ（ｐは正の整数）個のロウデコーダ回路ＲＡ１〜ＲＡｐおよびＣＧドライバＧＢＡが設けられている。ここで、ＣＧドライバ回路ＧＢＡはロウデコーダ回路ＲＡ１〜ＲＡｐに共通に設けられている。
【００２２】
また、図４（ｂ）において、ワード線制御回路２Ｂには、ｐ（ｐは正の整数）個のロウデコーダ回路ＲＢ１〜ＲＢｐおよびＣＧドライバＧＢＢが設けられている。ここで、ＣＧドライバ回路ＧＢＢはロウデコーダ回路ＲＢ１〜ＲＢｐに共通に設けられている。
【００２３】
なお、各ロウデコーダ回路ＲＡ〜ＲＡｐは、ブロックＢ１〜Ｂｎのうちの奇数番目のブロックのｈ本分のワード線ＷＬＡ１〜ＷＬＡｈの選択を行うことができる。各ロウデコーダ回路ＲＢ〜ＲＢｐは、ブロックＢ１〜Ｂｎのうちの偶数番目のブロックのｈ本分のワード線ＷＬＢ１〜ＷＬＢｈの選択を行うことができる。また、例えば、ロウデコーダ回路ＲＡ１、ＲＢ１は制御線ＷＣ１を介して互いに接続されている。
【００２４】
図５（ａ）は、図４（ａ）のロウデコーダ回路ＲＡ１の概略構成を示す回路図、図５（ｂ）は、図４（ｂ）のロウデコーダ回路ＲＢ１の概略構成を示す回路図である。
図５（ａ）において、ロウデコーダ回路ＲＡ１には、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈおよびブロック選択回路ＢＳ１が設けられている。なお、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈは、Ｎチャンネル電界効果トランジスタを用いることができる。ここで、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈのゲートは制御線ＷＣ１に共通に接続され、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈのソースはコントロールゲート線ＣＧＡ１〜ＣＧＡｈにそれぞれ接続され、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈのドレインはワード線ＷＬＡ１〜ＷＬＡｈにそれぞれ接続されている。また、コントロールゲート線ＣＧＡ１〜ＣＧＡｈはＣＧドライバＧＢＡに接続されている。また、制御線ＷＣ１はブロック選択回路ＢＳ１に接続されている。
【００２５】
図５（ｂ）において、ロウデコーダ回路ＲＢ１には、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈが設けられている。なお、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈは、Ｎチャンネル電界効果トランジスタを用いることができる。ここで、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈのゲートは制御線ＷＣ１に共通に接続され、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈのソースはコントロールゲート線ＣＧＢ１〜ＣＧＢｈにそれぞれ接続され、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈのドレインはワード線ＷＬＢ１〜ＷＬＢｈにそれぞれ接続されている。また、コントロールゲート線ＣＧＢ１〜ＣＧＢｈはＣＧドライバＧＢＢに接続されている。
【００２６】
そして、ブロック選択回路ＢＳ１において、アドレスＡＤに従って制御線ＷＣ１が活性化されることにより、アドレスＡＤにて指定されるメモリセルを含むブロックが選択される。そして、制御線ＷＣ１が活性化された状態で、選択ロウに対応したコントロールゲート線ＣＧＡ１〜ＣＧＡｈ、ＣＧＢ１〜ＣＧＢｈが活性化されることにより、選択ロウに対応したワード線ＷＬＡ１〜ＷＬＡｈ、ＷＬＢ１〜ＷＬＢｈが選択される。
【００２７】
図６は、図１の半導体記憶装置のレイアウト構成を示す平面図である。
図６において、半導体チップＰにはメモリセルアレイ１が形成されている。そして、メモリセルアレイ１を間にしてロウ方向に互いに対向するようにワード線選択トランジスタ群ＷＳＡおよびワード線選択トランジスタ群ＷＳＢが配置され、ワード線選択トランジスタ群ＷＳＡ側にはデコード／レベルシフト部ＤＬが配置されている。また、メモリセルアレイ１に対してカラム方向にはセンスアンプＳＡが配置されている。また、ワード線選択トランジスタ群ＷＳＡ、ＷＳＢに対してカラム方向にはＣＧドライバ回路ＧＢＡ、ＧＢＢがそれぞれ配置されている。なお、ワード線選択トランジスタ群ＷＳＡ、ＣＧドライバ回路ＧＢＡおよびデコード／レベルシフト部ＤＬは、図１のワード線制御回路２Ａに設けることができる。ワード線選択トランジスタ群ＷＳＢおよびＣＧドライバ回路ＧＢＢは、図１のワード線制御回路２Ｂに設けることができる。
【００２８】
そして、半導体チップＰの外周に沿ってエッジシールＥＳが形成されている。ここで、エッジシールＥＳは、クラックストッパＳＫとその内側のガードリングＧＲ１の２重構造から構成することができる。なお、クラックストッパＳＫは、半導体チップＰのダイシング時にクラックが半導体チップＰの内側に入るのを防止することができる。このクラックストッパＳＫには、ダイシングラインとの境界に応力が変化するような構造を設けることができる。ガードリングＧＲ１は、半導体チップＰの基板電位を安定化させるのに用いることができる。
【００２９】
ここで、ワード線選択トランジスタ群ＷＳＢはガードリングＧＲ１に隣接するように配置されている。そして、半導体チップＰには、ガードリングＧＲ１とともにワード線選択トランジスタ群ＷＳＢを囲むようにガードリングＧＲ３が形成されている。なお、ガードリングＧＲ３は、ガードリングＧＲ１とともにワード線選択トランジスタ群ＷＳＢが形成される基板電位を安定化させるのに用いることができる。
【００３０】
また、半導体チップＰには、ワード線選択トランジスタ群ＷＳＡを囲むようにガードリングＧＲ２が設けられている。なお、ガードリングＧＲ２は、ワード線選択トランジスタ群ＷＳＡが形成されるウェル電位を安定化させるのに用いることができる。
【００３１】
図７は、図６のワード線選択トランジスタ群ＷＳＡ、ＷＳＢの接続構成を示すブロック図である。
図７において、ワード線選択トランジスタ群ＷＳＡには、奇数番目のブロックごとにワード線選択トランジスタＷＳＡ１〜ＷＳＡｈが設けられ、ワード線選択トランジスタ群ＷＳＢには、偶数番目のブロックごとにワード線選択トランジスタＷＳＢ１〜ＷＳＢｈが設けられている。また、ワード線選択トランジスタ群ＷＳＡ側には、奇数番目のブロックごとにブロック選択回路ＢＳ１〜ＢＳｐが設けられている。ブロック選択回路ＢＳ１〜ＢＳｐには制御線ＷＣ１〜ＷＣｐがそれぞれ接続されている。そして、ワード線選択トランジスタＷＳＡ１〜ＷＳＡｈ、ＷＳＢ１〜ＷＳＢｈのゲートには、制御線ＷＣ１〜ＷＣｐが２ブロックごとに共通に接続されている。例えば、制御線ＷＣ１はブロックＢ１、Ｂ２にて共有され、制御線ＷＣ２はブロックＢ３、Ｂ４にて共有され、制御線ＷＣｐはブロックＢｎ−１、Ｂｎにて共有されている。
【００３２】
図８は、図７のワード線選択トランジスタ群ＷＳＢのレイアウト構成を示す平面図である。
図８において、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈは、ガードリングＧＲ１、ＧＲ３にて囲まれる領域にロウ方向およびカラム方向にマトリックス状に配置されている。ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈをマトリックス状に配置するのは、ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈの配列ピッチが、ワード線ＷＬＡ１〜ＷＬＡｈ、ＷＬＢ１〜ＷＬＢｈの配列ピッチよりも大きいためである。ここで、各ワード線選択トランジスタＷＳＢ１〜ＷＳＢｈにはアクティブ領域ＡＫが設けられ、アクティブ領域ＡＫ上にはゲート電極Ｇが形成されている。
【００３３】
図９は、図８のエッジシールの概略構成を示す断面図である。
図９において、半導体基板１０にはダイシングラインＤＮに沿ってクラックストッパＳＫが形成されるとともに、その内側にはガードリングＧＲ１が形成されている。ここで、クラックストッパＳＫには、ダイシング時に半導体基板１０にかかる応力を吸収する応力吸収層ＳＫ１、ダイシング時に半導体基板１０の内側にクラックが入るのを阻止するクラックストップ層ＳＫ２および外部から侵入する不純物を吸収する不純物吸収層ＳＫ３が設けられている。なお、応力吸収層ＳＫ１は、半導体基板１０上の構造を変化させることで実現することができる。クラックストップ層ＳＫ２は、半導体基板１０にかかる応力を急激に変化させることで実現することができる。不純物吸収層ＳＫ３は、Ｐ型不純物層およびＮ型不純物層を併設することで実現することができる。そして、クラックストッパＳＫおよびガードリングＧＲ１にてエッジシールＥＳが構成されている。
【００３４】
すなわち、このエッジシールＥＳにおいて、半導体基板１０上には素子分離層２１が形成されている。この素子分離層２１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。素子分離層２１の材料は、例えば、ＳｉＯ２を用いることができる。そして、素子分離層２１間および素子分離層２１上にはゲート電極２２が形成されている。なお、ゲート電極２２の材料は、例えば、多結晶シリコンを用いることができる。
【００３５】
そして、応力吸収層ＳＫ１において、ゲート電極２２上には配線２３が形成されている。また、不純物吸収層ＳＫ３において、半導体基板１０にはウェル２８が形成されている。なお、半導体基板１０がＰ型の場合、ウェル２８はＮ型に設定することができる。ここで、Ｐ型不純物層およびＮ型不純物層を併設することにより、イオン化した不純物がＰ型またはＮ型のいずれの場合においても、Ｐ型不純物層およびＮ型不純物層のいずれかで不純物を相殺することができる。
【００３６】
また、ガードリングＧＲ１、クラックストップ層ＳＫ２および不純物吸収層ＳＫ３において、ゲート電極２２上には層間絶縁膜２７が形成されている。なお、層間絶縁膜２７の材料は、例えば、ＳｉＯ２を用いることができる。層間絶縁膜２７上には配線２５が形成されている。そして、配線２５は、コンタクト電極２４Ａ、配線２４Ｂ、コンタクト電極２４Ｃ、配線２４Ｄ、コンタクト電極２４Ｅの積層構造を介して半導体基板１０およびウェル２８に接続されている。なお、配線２３、２４Ｂ、２４Ｄ、２５およびコンタクト電極２４Ａ、２４Ｃ、２４Ｅの材料は、例えば、Ａｌ、Ｃｕ、Ｗなどの金属を用いることができる。配線２３、２５上には保護膜２６が形成されている。なお、保護膜２６の材料は、例えば、ＳｉＯ２またはＳｉ３Ｎ４を用いることができる。
【００３７】
ここで、図６のワード線選択トランジスタ群ＷＳＢのガードリングＧＲ３の一部にガードリングＧＲ１を用いることにより、ガードリングＧＲ３のレイアウト面積を減少させることができ、チップサイズを減少させることができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２Ａ、２Ｂ  ワード線制御回路、３  ビット線制御回路、４  カラムデコーダ、５  電圧発生回路、６  データバッファ、７  制御回路、８  制御信号入出力端子、９  データ入出力端子、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｈ  セルトランジスタ、ＷＬ１〜ＷＬｈ、ＷＬＡ１〜ＷＬＡｈ、ＷＬＢ１〜ＷＬＢｈ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、１０  半導体基板、１１Ａ、１１Ｂ  ウェル、１２〜１４  不純物拡散層、１５  電荷蓄積層、１６  制御ゲート電極、１７、１８  コンタクト電極、ＧＢＡ、ＧＢＢ  ＣＧドライバ、ＲＡ１〜ＲＡｐ、ＲＢ１〜ＲＢｐ  ロウデコーダ回路、ＢＳ１〜ＢＳｐ  ブロック選択回路、ＷＳＡ１〜ＷＳＡｈ、ＷＳＢ１〜ＷＳＢｈ  ワード線選択トランジスタ、Ｐ  半導体チップ、ＷＳＡ、ＷＳＢ  ワード線選択トランジスタ群、ＤＬ  デコード／レベルシフト部、ＳＡ  センスアンプ、ＥＳ  エッジシール、ＳＫ  クラックストッパ、ＧＲ１〜ＧＲ３  ガードリング、ＷＣ１〜ＷＣｐ  制御線、ＡＫ  アクティブ領域、Ｇ  ゲート電極、２１  素子分離層、２２  ゲート電極、２３、２４Ｂ、２４Ｄ、２５  配線、２４Ａ、２４Ｃ、２４Ｅ  コンタクト電極、２６  保護膜、２７  層間絶縁膜、ＳＫ１  応力吸収層、ＳＫ２  クラックストップ層、ＳＫ３  不純物吸収層
【図１】
2013201293.tif 000003
【図２】
2013201293.tif 000004
【図３】
2013201293.tif 000005
【図４】
2013201293.tif 000006
【図５】
2013201293.tif 000007
【図６】
2013201293.tif 000008
【図７】
2013201293.tif 000009
【図８】
2013201293.tif 000010
【図９】
2013201293.tif 000011