(57)【要約】【課題】本発明は、回路が簡単であり、設置空間の占有率が比較的低い電源イネーブル制御回路及びこれを備えた電子装置を提供する。【解決手段】本発明の電源イネーブル制御回路は、中央演算処理装置と、電源集成回路と、ＭＰＥＧチップと、を備える電子装置に装着される。電源イネーブル制御回路の入力端は、電子装置の中央演算処理装置とＭＰＥＧチップに接続され、中央演算処理装置又はＭＰＥＧチップから入力された高レベル電圧を受信することに用いられ、電源イネーブル制御回路の出力端は、電子装置の電源集成回路の電源イネーブル端に接続され、入力された高レベル電圧を電源イネーブル端に出力することに用いられ、電源集積回路は電源イネーブル端が高レベル電圧になる際、電子装置の内部の回路に電力を供給する。又、本発明は、電源イネーブル制御回路を備えた電子装置にも関する。【選択図】図３
2013186894.tif 000002
【特許請求の範囲】
【請求項１】
中央演算処理装置と、電源集積回路と、ＭＰＥＧチップと、を備える電子装置に装着される電源イネーブル制御回路であって、
前記電源イネーブル制御回路の入力端は、前記電子装置の中央演算処理装置と前記ＭＰＥＧチップに接続され、前記中央演算処理装置又は前記ＭＰＥＧチップから入力された高レベル電圧を受信することに用いられ、
前記電源イネーブル制御回路の出力端は、前記電子装置の電源集積回路の電源イネーブル端に接続され、入力された高レベル電圧を前記電源イネーブル端に出力することに用いられ、
前記電源集積回路は、前記電源イネーブル端が高レベル電圧になる際、前記電子装置の内部の回路に電力を供給することを特徴とする電源イネーブル制御回路。
【請求項２】
前記電源イネーブル制御回路は、第一ダイオード及び第二ダイオードを備え、
前記第一ダイオードの陽極は、前記ＭＰＥＧチップに接続され、
前記第二ダイオードの陽極は、前記中央演算処理装置に接続され、
前記第一ダイオードと前記第二ダイオードの陰極は、前記電源集積回路の電源イネーブル端に共に接続されることを特徴とする請求項１に記載の電源イネーブル制御回路。
【請求項３】
請求項１から２のいずれか１項に記載の電源イネーブル制御回路と、中央演算処理装置と、電源集積回路と、ＭＰＥＧチップと、を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路に関し、特に電源イネーブル制御回路及びこれを備えた電子装置に関するものである。
【背景技術】
【０００２】
現在、ＶＣＤ、ＤＶＤプレーヤーなどのような電子装置の電源集積回路（ＰＯＷＥＲ  ＩＣ）は、電源イネーブル端（ＰＯＷＥＲ＿ＥＮ）を備え、この電源イネーブル端は、電子装置の中央演算処理装置（ＣＰＵ又はＭＣＵ）に電気接続される。中央演算処理装置の電力は、単独の電源によって供給される。中央演算処理装置が動作状態にある際、該中央演算処理装置は電源イネーブル端に高レベル電圧を供給して、電源集積回路を動作状態にする。しかし、電子装置内の回路に電力を供給するために、電子装置の中央演算処理装置を再起動した場合、中央演算処理装置は電源イネーブル端に高レベル電圧を供給することができないため、電源集積回路は正常に動作できない。
【０００３】
電子装置の中央演算処理装置のシステムソフトウェアに対して、常に更新する必要があるため、電源イネーブル端がこの更新過程において、高レベル電圧状態でなければならない。これにより、電源集積回路の起動時間を短縮すると同時に、電源集積回路は動作状態になる。
【０００４】
図１は、従来技術において電源イネーブル制御回路を備えた電子装置のブロック図である。電子装置１００は、中央演算処理装置１０と、電源集積回路２０と、ＭＰＥＧチップ３０と、を備える。中央演算処理装置１０は、電源集積回路２０の電源イネーブル端２０１に電気接続され、中央演算処理装置１０が動作状態になると、電源イネーブル端２０１に高レベル電圧を供給することに用いられる。ＭＰＥＧチップ３０の一端は中央演算処理装置１０に接続され、他端は電源イネーブル制御回路４０によって、電源イネーブル端２０１に接続される。ＭＰＥＧチップ３０は、音声、映像信号を処理することに用いられ、中央演算処理装置１０の再起動信号に基づいて、高レベル電圧を電源イネーブル制御回路４０に供給することにも用いられる。電源イネーブル制御回路４０は、中央演算処理装置１０が再起動する過程においてＭＰＥＧチップ３０が高レベル電圧を供給する状況下で、この高レベル電圧を電源イネーブル端２０１に供給するために用いられ、ＭＰＥＧチップ３０が直接高レベル電圧を電源イネーブル端２０１に供給することによって起こるシーケンスの問題を防止する。電子装置１００は、ＶＣＤ、ＤＶＤなどのようなＭＰＥＧチップを有するマルチメディア放送装置である。
【０００５】
図２を参照すると、電源イネーブル制御回路４０は、第一トランジスタＱ１及び第二トランジスタＱ２を備える。第一トランジスタＱ１は、ＮＰＮ型トランジスタであり、第二トランジスタＱ２は、ＰＮＰ型トランジスタである。第一トランジスタＱ１のベース電極は、第一抵抗Ｒ１及び第二抵抗Ｒ２によって接地される。第一トランジスタＱ１のコレクタ電極は、第三抵抗Ｒ３によって第二トランジスタＱ２のベース電極に接続され、第四抵抗Ｒ４によって高レベル電圧ＶＨに接続される。第一トランジスタＱ１のエミッタ電極は接地される。ＭＰＥＧチップ３０は、第一抵抗Ｒ１と第二抵抗Ｒ２との間の節点に接続される。第二トランジスタＱ２のコレクタ電極は、第五抵抗Ｒ５によって電源イネーブル端２０１に接続され、エミッタ電極は高レベル電圧ＶＨに接続される。
【０００６】
中央演算処理装置１０が動作状態にある場合、該中央演算処理装置１０は、電源集積回路２０の電源イネーブル端２０１に高レベル電圧を供給する。中央演算処理装置１０は再起動する過程において、再起動の信号をＭＰＥＧチップ３０に送信し、ＭＰＥＧチップ３０は、再起動の信号を受信すると高レベル電圧を電源イネーブル制御回路４０に供給する。この時、第一抵抗Ｒ１と第二抵抗Ｒ２との間の節点が高レベル電圧であるため、第一トランジスタＱ１は導通され、第二トランジスタＱ２のベース電極は、第三抵抗Ｒ３と第一トランジスタＱ１によって接地され、第二トランジスタＱ２は導通され、第二トランジスタＱ２のエミッタ電極に接続された高レベル電圧ＶＨは、第五抵抗Ｒ５によって電源イネーブル端２０１に直接に出力される。これにより、中央演算処理装置１０の正常な動作状態又は再起動過程において、電源イネーブル端２０１は、ずっと高レベル電圧の状態にあることができる。しかし、電源イネーブル制御回路４０は、２つのトランジスタＱ１、Ｑ２を使用するため、回路が複雑であり、比較的広い設置空間を占有する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、前記課題を解決するために、回路が簡単であり、設置空間の占有率が比較的低い電源イネーブル制御回路及びこれを備えた電子装置を提供することである。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明に係る電源イネーブル制御回路は、中央演算処理装置と、電源集成回路と、ＭＰＥＧチップと、を備える。電源イネーブル制御回路の入力端は、電子装置の中央演算処理装置とＭＰＥＧチップに接続され、中央演算処理装置又はＭＰＥＧチップから入力された高レベル電圧を受信することに用いられ、電源イネーブル制御回路の出力端は、電子装置の電源集積回路の電源イネーブル端に接続され、入力した高レベル電圧を電源イネーブル端に出力することに用いられ、電源集積回路は、電源イネーブル端が高レベル電圧になる際電子装置の内部の回路に電力を供給する。
【０００９】
前記目的を達成するため、本発明に係る前記電源イネーブル制御回路を備えた電子装置は、中央演算処理装置と、電源集成回路と、ＭＰＥＧチップと、を備える。中央演算処理装置とＭＰＥＧチップは、電源イネーブル制御回路の入力端に接続され、電源イネーブル制御回路の出力端は、電子装置の電源集積回路の電源イネーブル端に接続され、中央演算処理装置は、動作状態にある際、高レベル電圧を電源イネーブル制御回路に出力することに用いられ、ＭＰＥＧチップは、中央演算処理装置にさらに接続され、中央演算処理装置が再起動する過程において、高レベル電圧を電源イネーブル制御回路に供給することに用いられ、電源イネーブル制御回路は、中央演算処理装置又はＭＰＥＧチップから入力した高レベル電圧を電源イネーブル端に出力することに用いられ、電源集積回路は、電源イネーブル端が高レベル電圧になる際電子装置の内部の回路に電力を供給する。
【発明の効果】
【００１０】
本発明の電源イネーブル制御回路及び電源イネーブル制御回路を備えた電子装置は、中央演算処理装置１０が正常な動作状態にある又は再起動状態にある場合、電源イネーブル端２０１は、高レベル電圧である。また、電源イネーブル制御回路の構成は簡単であり、比較的小さな設置空間を有するだけで良い。
【図面の簡単な説明】
【００１１】
【図１】従来技術の電源イネーブル制御回路を備えた電子装置のブロック図である。
【図２】図１に示す電源イネーブル制御回路の回路図である。
【図３】本発明の実施形態に係る電源イネーブル制御回路の回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施形態について説明する。
【００１３】
図３に示したように、本発明の実施形態に係る電源イネーブル制御回路４０'が従来技術の電源イネーブル制御回路４０と異なる部分は、中央演算処理装置１０とＭＰＥＧチップ３０が、電源イネーブル制御回路４０'の入力端にそれぞれ接続され、電源イネーブル制御回路４０'の出力端は、電源集積回路２０の電源イネーブル端２０１に接続される。
【００１４】
電源イネーブル制御回路４０'は、第一ダイオードＤ１及び第二ダイオードＤ２を備える。第一ダイオードＤ１の陽極は、ＭＰＥＧチップ３０に接続され、第二ダイオードＤ２の陽極は、中央演算処理装置１０に接続される。第一ダイオードＤ１と第二ダイオードＤ２との陰極は、電源集積回路２０の電源イネーブル端２０１に共に接続される。中央演算処理装置１０又はＭＰＥＧチップ３０から高レベル電圧が出力された場合、電源イネーブル端２０１は高レベル電圧になる。即ち、中央演算処理装置１０が動作状態にある場合、中央演算処理装置１０から高レベル電圧が出力されるため、第二ダイオードＤ２が導通され、電源イネーブル端２０１は高レベル電圧になる。中央演算処理装置１０の再起動過程において、ＭＰＥＧチップ３０は、中央演算処理装置１０から送信された再起動信号を受信した後、高レベル電圧を出力し、第一ダイオードＤ２が導通される。これにより、電源イネーブル端２０１は高レベル電圧になる。
【００１５】
本発明の電源イネーブル制御回路４０'は、処理器中央演算処理装置１０が正常な動作状態にある又は再起動状態にある場合、電源イネーブル端２０１は、高レベル電圧である。また、電源イネーブル制御回路４０'の構成は簡単であり、比較的小さな設置空間を有するだけで良い。
【００１６】
以上、本発明を実施形態に基づいて具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の保護範囲は、以下の特許請求の範囲から決まる。
【符号の説明】
【００１７】
１０  中央演算処理装置
２０  電源集積回路
３０  ＭＰＥＧチップ
４０、４０'  電源イネーブル制御回路
１００  電子装置
２０１  電源イネーブル端
Ｄ１  第一ダイオード
Ｄ２  第二ダイオード
Ｑ１  第一トランジスタ
Ｑ２  第二トランジスタ
Ｒ１  第一抵抗
Ｒ２  第二抵抗
Ｒ３  第三抵抗
Ｒ４  第四抵抗
Ｒ５  第五抵抗
【図１】
2013186894.tif 000003
【図２】
2013186894.tif 000004
【図３】
2013186894.tif 000005