(57)【要約】【課題】２つのクロック信号の位相差の１８０度からのオフセット値を最小値にすることが可能なクロック発生回路を提供する。【解決手段】このクロック発生回路は、クロック信号φＰ，φＮの位相差の１８０度からのオフセット値がデータコードＤｃｎｔの値に応じて変化する発振器１と、オフセット値に応じた値のデータコードＰｅｒｒを出力する位相差検出器２と、データコードＰｅｒｒの値が最小値になるようにデータコードＤｃｎｔの値を設定する較正器１１とを備える。位相差検出器２は、クロック信号φＰまたはφＮとクロック信号／φＮまたは／φＰとの位相差に応じた値のデータコードＤｄｃを出力する時間−デジタル変換器６を含む。【選択図】図１
2013247609.tif 000002
【特許請求の範囲】
【請求項１】
互いに相補な第１および第２のクロック信号を出力し、前記第１および第２のクロック信号の位相差の１８０度からのオフセット値が第１のデータコードの値に応じて変化する発振器と、
前記第１および第２のクロック信号を受け、前記オフセット値に応じた値の第２のデータコードを出力する位相差検出器と、
前記第２のデータコードの値が最小値になるように前記第１のデータコードの値を設定する較正器とを備え、
前記位相差検出器は、前記第１のクロック信号の前縁と前記第２のクロック信号の反転信号の前縁との間の時間を検出し、検出した時間に応じた値の第３のデータコードを出力する時間−デジタル変換器を含む、クロック発生回路。
【請求項２】
前記位相差検出器は、
前記第１のクロック信号を反転させて第３のクロック信号を生成する第１のインバータと、
前記第２のクロック信号を反転させて第４のクロック信号を生成する第２のインバータと、
前記第１〜第４のクロック信号を受け、前記第１および第４のクロック信号と前記第２および第３のクロック信号とを前記時間−デジタル変換器に交互に与える切換回路とを含み、
前記時間−デジタル変換器は、前記第１および第４のクロック信号の前縁間の時間に応じた値の前記第３のデータコードと、前記第２および第３のクロック信号の前縁間の時間に応じた値の第４のデータコードとを交互に出力し、
前記位相差検出器は、
さらに、前記第３のデータコードを保持および出力する第１のレジスタと、
前記第４のデータコードを保持および出力する第２のレジスタと、
前記第１のレジスタの出力コードから前記第２のレジスタの出力コードを減算して前記第２のデータコードを出力する減算器とを含む、請求項１に記載のクロック発生回路。
【請求項３】
前記較正器は、
前記第１のデータコードの値を最小値から最大値まで複数段階で順次変化させるとともに、前記第２のデータコードの値を順次記憶し、
記憶した前記第２のデータコードの複数の値のうちの絶対値が最小となる値を検出し、
前記第２のデータコードの絶対値が最小になったときの前記第１のデータコードの値を求め、求めた値の第１のデータコードを前記発振器に与える、請求項２に記載のクロック発生回路。
【請求項４】
前記発振器は、
それぞれ前記第１および第２のクロック信号を出力するための第１および第２の出力ノードと、
それらの一方端子がともに電源電圧を受け、それらの他方端子がそれぞれ前記第１および第２の出力ノードに接続された第１および第２のインダクタと、
前記第１および第２の出力ノード間に接続された第１のキャパシタと、
それらのドレインがそれぞれ前記第１および第２の出力ノードに接続され、それらのゲートがそれぞれ前記第２および第１の出力ノードに接続された第１および第２のトランジスタと、
前記第１および第２のトランジスタのソースと基準電圧のラインとの間に接続された抵抗素子と、
前記第１または第２の出力ノードと前記基準電圧のラインとの間に接続され、前記第１のデータコードの値に応じて容量値が変化する第２のキャパシタとを含む、請求項１に記載のクロック発生回路。
【請求項５】
前記発振器は、
それぞれ前記第１および第２のクロック信号を出力するための第１および第２の出力ノードと、
それらの一方端子がともに電源電圧を受け、それらの他方端子がそれぞれ前記第１および第２の出力ノードに接続された第１および第２のインダクタと、
前記第１および第２の出力ノード間に接続された第１のキャパシタと、
それらのドレインがそれぞれ前記第１および第２の出力ノードに接続され、それらのゲートがそれぞれ前記第２および第１の出力ノードに接続された第１および第２のトランジスタと、
前記第１および第２のトランジスタのソースと基準電圧のラインとの間に接続された抵抗素子と、
前記第１または第２のインダクタと電磁結合された第３のインダクタと、
前記第３のインダクタの端子間に接続され、前記第１のデータコードの値に応じて容量値が変化する第２のキャパシタとを含む、請求項１に記載のクロック発生回路。
【請求項６】
前記発振器は、
それぞれ前記第１および第２のクロック信号を出力するための第１および第２の出力ノードと、
それらの一方端子がともに電源電圧を受け、それらの他方端子がそれぞれ前記第１および第２の出力ノードに接続された第１および第２のインダクタと、
前記第１および第２の出力ノード間に接続された第１のキャパシタと、
それらのドレインがそれぞれ前記第１および第２の出力ノードに接続された第１および第２のトランジスタと、
前記第１および第２のトランジスタのソースと基準電圧のラインとの間に接続された抵抗素子と、
それらの一方端子がそれぞれ前記第１および第２のトランジスタのゲートに接続され、それらの他方端子がそれぞれ前記第２および第１の出力ノードに接続された第２および第３のキャパシタと、
前記第１のトランジスタのゲートに第１のバイアス電圧を与えるとともに、前記第２のトランジスタのゲートに第２のバイアス電圧を与えるバイアス電圧発生回路とを含み、
前記第１または第２のバイアス電圧のレベルは前記第１のデータコードの値に応じて変化する、請求項１に記載のクロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック発生回路に関し、たとえば差動クロック信号を生成するクロック発生回路に好適に利用できるものである。
【背景技術】
【０００２】
従来より、携帯電話機のような移動体端末には、差動クロック信号を出力する発振器が搭載されている。差動クロック信号は、互いに相補な２つのクロック信号を含む（たとえば、特許文献１参照）。
【０００３】
また、特許文献２には、互いに位相が９０度ずれた２つのクロック信号を出力する電圧制御型発振器が開示されている。この電圧制御型発振器では、２つのクロック信号の位相差を９０度前後にするための移相器が設けられている。２つのクロック信号の位相差の９０度からのオフセット値に応じたレベルの電圧が位相検波器によって生成され、位相検波器の出力電圧は、平滑化および増幅されて移相器の制御電圧となる。
【０００４】
また、特許文献３には、参照クロック信号に同期したクロック信号を生成する位相同期ループ回路が開示されている。この位相同期ループ回路では、デジタル制御発振器で生成されたクロック信号は、分周器によって分周される。分周器によって分周されたクロック信号と参照クロック信号の時間差が時間−デジタル変換器によってデータコードに変換される。時間−デジタル変換器で生成されたデータコードの値は、デコーダによって積分されてデジタル制御型発振器の制御信号となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−４１１２号公報
【特許文献２】特開平３−３５６０５号公報
【特許文献３】特開２０１０−２０６６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、差動クロック信号に含まれる２のクロック信号の位相差が１８０度からずれると、発振器の後段の回路の特性が劣化するという問題があった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、本願のクロック発生回路では、２つのクロック信号の位相差の１８０度からのオフセット値を時間−デジタル変換器を含む位相差検出器によって検出し、検出したオフセット値が最小値になるように発振器を較正する。
【発明の効果】
【０００９】
一実施の形態によれば、２つのクロック信号の位相差の１８０度からのオフセット値を最小値にすることができる。
【図面の簡単な説明】
【００１０】
【図１】本願の実施の形態１によるクロック発生回路の構成を示す回路ブロック図である。
【図２】図１に示した発振器の構成を示す回路ブロック図である。
【図３】図１に示した時間−デジタル変換器の構成を示す回路ブロック図である。
【図４】図３に示した時間−デジタル変換器の動作を示すタイムチャートである。
【図５】図１に示した位相差検出器の動作を示すタイムチャートである。
【図６】図１に示した較正器の構成を示す回路ブロック図である。
【図７】図６に示した較正器の動作を示すタイムチャートである。
【図８】本願の実施の形態２によるクロック発生回路の要部を示す回路図である。
【図９】本願の実施の形態３によるクロック発生回路の要部を示す回路図である。
【発明を実施するための形態】
【００１１】
[実施の形態１]
本願の実施の形態１によるクロック発生回路は、図１に示すように、発振器１、位相差検出器２、および較正器１１を備える。発振器１は、互いに相補な２つのクロック信号ＣＬＫＰ，ＣＬＫＮを含む差動クロック信号を出力する。クロック信号ＣＬＫＰ，ＣＬＫＮは、たとえば携帯電話機において信号の変調や復調に用いられる。クロック信号ＣＬＫＰ，ＣＬＫＮの位相差の１８０度からのオフセット値は、データコードＤｃｎｔの値に応じて変化する。
【００１２】
また、発振器１は、互いに相補な２つのクロック信号φＰ，φＮを出力する。クロック信号φＰ，φＮは、それぞれクロック信号ＣＬＫＰ，ＣＬＫＮと同じ位相である。クロック信号φＰ，φＮは、クロック信号ＣＬＫＰ，ＣＬＫＮの位相差の１８０度からのオフセット値を最小値に設定するために使用される。
【００１３】
発振器１は、図２に示すように、インダクタ２０、トラッキングキャパシタ２１、オフセット補償キャパシタ２２、ＮチャネルＭＯＳトランジスタ２３，２４、抵抗素子２５、およびバッファ２６〜２９を含む。
【００１４】
インダクタ２０の一方端子２０ａは出力ノードＮ１に接続され、その中間端子２０ｂは電源電圧ＶＤＤのラインに接続され、その他方端子２０ｃは出力ノードＮ２に接続される。端子２０ａ，２０ｂ間のインダクタンスと端子２０ｂ，２０ｃ間のインダクタンスとは略等しい。トラッキングキャパシタ２１は、可変容量キャパシタであり、出力ノードＮ１，Ｎ２間に接続される。トラッキングキャパシタ２１の容量値を調整することにより、発振器１の発振周波数を調整することができる。
【００１５】
オフセット補償キャパシタ２２は、可変容量キャパシタであり、出力ノードＮ１と接地電圧ＶＳＳのラインとの間に接続される。オフセット補償キャパシタ２２の容量値は、データコードＤｃｎｔの値に応じて変化する。オフセット補償キャパシタ２２の容量値を調整することにより、クロック信号φＰ，φＮの位相差の１８０度からのオフセット値を調整することが可能となっている。
【００１６】
ＮチャネルＭＯＳトランジスタ２３，２４のドレインはそれぞれ出力ノードＮ１，Ｎ２に接続され、それらのゲートはそれぞれ出力ノードＮ２，Ｎ１に接続され、それらのソースは互いに接続される。抵抗素子２５は、ＮチャネルＭＯＳトランジスタ２３，２４のソースと接地電圧ＶＳＳのラインとの間に接続される。
【００１７】
電源電圧ＶＤＤを投入すると、発振器１はインダクタ２０のインダクタンス、トラッキングキャパシタ２１の容量値などで決まる周波数で発振する。出力ノードＮ１には発振周波数のクロック信号が現われ、出力ノードＮ２には出力ノードＮ１に現れるクロック信号と相補なクロック信号が現われる。出力ノードＮ１に現れるクロック信号は、バッファ２８でバッファリングされてクロック信号ＣＬＫＮになるとともに、バッファ２９でバッファリングされてクロック信号φＮになる。出力ノードＮ２に現れるクロック信号は、バッファ２６でバッファリングされてクロック信号ＣＬＫＰになるとともに、バッファ２７でバッファリングされてクロック信号φＰになる。
【００１８】
したがって、クロック信号ＣＬＫＰ，ＣＬＫＮは互いに相補な信号である。クロック信号φＰ，φＮは、それぞれクロック信号ＣＬＫＰ，ＣＬＫＮと同じ位相である。クロック信号φＰ，φＮの位相差は、オフセット補償キャパシタ２２の容量値に応じて変化する。たとえば、オフセット補償キャパシタ２２の容量値を増大させると、クロック信号ＣＬＫＮ，φＮのレベル変化が遅くなり、クロック信号ＣＬＫＮ，φＮの位相が遅れる。
【００１９】
なお、オフセット補償キャパシタ２２をノードＮ１の代わりにノードＮ２に接続してもよい。この場合は、たとえば、オフセット補償キャパシタ２２の容量値を増大させると、クロック信号ＣＬＫＰ，φＰのレベル変化が遅くなり、クロック信号ＣＬＫＰ，φＰの位相が遅れる。
【００２０】
図１に戻って、位相差検出器２は、クロック信号φＰ，φＮの位相差の１８０度からのオフセット値を検出し、検出したオフセット値に応じた値のデータコードＰｅｒｒを出力する。すなわち、位相差検出器２は、インバータ３，４、切換回路５，７、時間−デジタル変換器（ＴＤＣ：Time to Digital Converter）６、レジスタ８，９、および減算器１０を含む。インバータ３は、クロック信号φＮを反転させてクロック信号／φＮを生成する。インバータ４は、クロック信号φＰを反転させてクロック信号／φＰを生成する。
【００２１】
切換回路５の４つの入力端子５ａ〜５ｄは、それぞれクロック信号φＰ，／φＮ，φＮ，／φＰを受ける。切換回路５の２つの出力端子５ｅ，５ｆは、それぞれ時間−デジタル変換器６のスタート端子６ａおよびストップ端子６ｂに接続される。
【００２２】
切換信号ＳＷが「Ｈ」レベルである場合は、端子５ａ，５ｅ間が導通するとともに端子５ｂ，５ｆ間が導通し、クロック信号φＰ，／φＮがそれぞれスタート端子６ａおよびストップ端子６ｂに与えられる。切換信号ＳＷが「Ｌ」レベルである場合は、端子５ｃ，５ｅ間が導通するとともに端子５ｄ，５ｆ間が導通し、クロック信号φＮ，／φＰがそれぞれスタート端子６ａおよびストップ端子６ｂに与えられる。また、切換信号ＳＷは、時間−デジタル変換器６のリセット端子６ｃに与えられる。
【００２３】
時間−デジタル変換器６は、切換信号ＳＷの立ち上りエッジおよび立下りエッジの各々に応答してリセットされる。時間−デジタル変換器６は、スタート端子６ａに与えられたクロック信号φＰまたはφＮの立ち上りエッジと、ストップ端子６ｂに与えられたクロック信号／φＮまたは／φＰの立ち上りエッジとの時間差に応じた値のデータコードＤｄｃを出力する。
【００２４】
時間−デジタル変換器６は、図３に示すように、直列接続された（ｎ−１）個のバッファ３０と、ｎ個のフリップフロップ３１と、デコーダ３２とを含む。ただし、ｎは２以上の整数である。図３では、スタート端子６ａおよびストップ端子６ｂにそれぞれクロック信号φＰ，／φＮが与えられている状態が示されている。
【００２５】
初段のバッファ３０は、スタート端子６ａを介して与えられたクロック信号ａ０（図３ではφＰ）を所定時間だけ遅延させてクロック信号ａ１を出力する。２段目のバッファ３０は、クロック信号ａ１を所定時間だけ遅延させてクロック信号ａ２を出力する。以下、同様にして、最終段のバッファ３０は、クロック信号ａｎ−２を所定時間だけ遅延させてクロック信号ａｎ−１を出力する。
【００２６】
ｎ個のフリップフロップ３１のデータ入力端子（Ｄ）は、それぞれクロック信号ａ０〜ａｎ−１を受ける。ｎ個のフリップフロップ３１のクロック端子（Ｃ）は、ともに、ストップ端子６ｂを介して与えられたクロック信号ｓ０（図３では／φＮ）を受ける。ｎ個のフリップフロップ３１のデータ出力端子（Ｑ）は、デコーダ３２に接続される。デコーダ３２は、ｎ個のフリップフロップ３１の出力信号ｂ０〜ｂｎ−１に基づいてデータコードＤｄｃを生成する。各バッファ３０、各フリップフロップ３１、およびデコーダ３２は、切換信号ＳＷの立ち上りエッジおよび立下りエッジの各々に応答してリセットされる。
【００２７】
図４（ａ）〜（ｆ）は、時間−デジタル変換器６の動作を示すタイムチャートである。図４（ａ）〜（ｆ）において、ある時刻ｔ０においてクロック信号ａ０が「Ｌ」レベル（０）から「Ｈ」レベル（１）に立ち上げられると、その時刻ｔ０からバッファ３０の遅延時間Ｔｄの経過後にクロック信号ａ１が「Ｌ」レベル（０）から「Ｈ」レベル（１）に立ち上げられる。以下、同様にして、クロック信号ａ２〜ａｎ−１が１つずつ順次「Ｌ」レベル（０）から「Ｈ」レベル（１）に立ち上げられる。クロック信号ａ０が「Ｈ」レベルに立ち上げられてからクロック信号ａｎ−１が「Ｈ」レベルに立ち上げられるまでの時間は、ｎ×Ｔｄである。この時間ｎ×Ｔｄは、クロック信号ａ０の半周期よりも短い時間に設定されている。また、バッファ３０の遅延時間Ｔｄは、インバータ３の遅延時間とインバータ４の遅延時間との差の絶対値よりも十分に長い時間に設定されている。
【００２８】
クロック信号ｓ０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、ｎ個のフリップフロップ３１は、それぞれクロック信号ａ０〜ａｎ−１の論理レベルを保持および出力する。これにより、ｎ個のフリップフロップ３１の出力信号ｂ０〜ｂｎ−１は、たとえば１１…１１０００…０となる。デコーダ３２は、信号ｂ０〜ｂｎ−１に基づいてデータコードＤｄｃを生成する。図４（ｆ）では、データコードＤｄｃの値が「１８」である場合が示されている。
【００２９】
図１に戻って、切換回路７の入力端子７ａはデータコードＤｄｃを受け、出力端子７ｂ，７ｃはそれぞれレジスタ８，９に接続される。切換信号ＳＷが「Ｈ」レベルである場合は、端子７ａ，７ｂ間が導通し、時間−デジタル変換器６で生成されたデータコードＤｄｃはレジスタ８に与えられる。切換信号ＳＷが「Ｌ」レベルである場合は、端子７ａ，７ｃ間が導通し、時間−デジタル変換器６で生成されたデータコードＤｄｃはレジスタ９に与えられる。
【００３０】
レジスタ８，９の各々は、時間−デジタル変換器６から与えられたデータコードＤｄｃを保持および出力する。レジスタ８の出力コードＰＨａの値は、インバータ３の遅延時間Ｔｉと、クロック信号φＰの立ち上りエッジとクロック信号φＮの立下りエッジとの間の時間ｄｔとの和Ｔｉ＋ｄｔを示す。レジスタ９の出力コードＰＨｂの値は、インバータ４の遅延時間Ｔｉと、クロック信号φＰの立ち上りエッジとクロック信号φＮの立下りエッジとの間の時間ｄｔとの差Ｔｉ−ｄｔを示す。
【００３１】
減算器１０は、レジスタ８の出力コードＰＨａとレジスタ９の出力コードＰＨｂとの差Ｐｅｒｒ＝ＰＨａ−ＰＨｂを求める。減算器１０の出力コードＰｅｒｒの値は、Ｔｉ＋ｄｔ−（Ｔｉ−ｄｔ）＝２ｄｔを示す。
【００３２】
図５（ａ）〜（ｉ）は、位相差検出器２の動作を示すタイムチャートである。図５（ａ）〜（ｉ）において、切換信号ＳＷが「Ｌ」レベルである場合は、切換回路５によってクロック信号φＮ，／φＰが時間−デジタル変換器６に与えられる。この場合は、時間−デジタル変換器６の出力コードＤｄｃの値は、クロック信号φＮ，／φＰの立ち上りエッジ間の時間Ｔｉ−ｄｔに応じた値となる。レジスタ９は、切換回路７を介して与えられたデータコードＤｄｃを保持および出力する。レジスタ９の出力コードＰＨｂの値は、Ｔｉ−ｄｔとなる。
【００３３】
切換信号ＳＷが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、時間−デジタル変換器６がリセットされてデータコードＤｄｃの値が０となる。また、切換信号ＳＷの立ち上りエッジに応答して、レジスタ９がデータコードＰＨｂをホールドする。また、切換信号ＳＷの立ち上りエッジに応答して、データコードＤｄｃが切換回路７を介してレジスタ８に与えられる。レジスタ８は、切換回路７を介して与えられたデータコードＤｄｃを保持および出力する。この時点では、レジスタ８の出力コードＰＨａの値は０である。したがって、位相差検出器２の出力コードＰｅｒｒは、−ＰＨｂである。
【００３４】
また、切換信号ＳＷが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、切換回路５によってクロック信号φＰ，／φＮが時間−デジタル変換器６に与えられる。この場合は、時間−デジタル変換器６の出力コードＤｄｃの値は、クロック信号φＰ，／φＮの立ち上りエッジ間の時間Ｔｉ＋ｄｔに応じた値となる。レジスタ８は、切換回路７を介して与えられたデータコードＤｄｃを保持および出力する。レジスタ８の出力コードＰＨａの値は、Ｔｉ＋ｄｔとなる。これにより、位相差検出器２の出力コードＰｅｒｒは、ＰＨａ−ＰＨｂ＝（Ｔｉ＋ｄｔ）−（Ｔｉ−ｄｔ）＝２ｄｔとなる。
【００３５】
較正器１１は、データコードＰｅｒｒの絶対値が最小になるようなデータコードＤｄｃを求め、求めたデータコードＤｄｃを発振器１に与えて、クロック信号ＣＬＫＰ，ＣＬＫＮの位相差の１８０度からのオフセット値を最小値にする。すなわち、較正器１１は、図６に示すように、切換回路３５，３７、レジスタＲ０〜Ｒｎ−１、および最小値検出器３６を含む。なお、最小値検出器３６は、レジスタＲ０〜Ｒｎ−１のデータコードの値のうちの絶対値が最小となる値を検出する。
【００３６】
切換回路３５の一方端子３５ａは位相差検出器２からのデータコードＰｅｒｒを受け、その他方端子３５ｂはレジスタＲ０〜Ｒｎ−１に接続されている。較正指示信号ＥＮが活性化レベルの「Ｈ」レベルである場合は、端子３５ａ，３５ｂ間が導通する。較正指示信号ＥＮが非活性化レベルの「Ｌ」レベルである場合は、端子３５ａ，３５ｂ間が非導通になる。
【００３７】
較正指示信号ＥＮが「Ｈ」レベルにされている較正期間において、データコードＤＡの値は、０からｎ−１まで所定の周期でインクリメント（＋１）される。データコードＤＡの値が０，１，２，…，ｎ−１になると、それぞれレジスタＲ０，Ｒ１，Ｒ２，…，Ｒｎ−１が活性化される。活性化されたレジスタＲは、位相差検出器２から切換回路３５を介して与えられたデータコードＰｅｒｒを取り込み、取り込んだデータコードＰｅｒｒを保持および出力する。最小値検出器３６は、レジスタＲ０〜Ｒｎ−１のデータコードの値のうちの絶対値が最小となる値を検出し、その最小値のデータコードを出力しているレジスタ（たとえば、Ｒ２）を選択し、選択したレジスタに対応する値（この場合は２）のデータコードＤＡｍを出力する。
【００３８】
切換回路３７の入力端子３７ａはデータコードＤＡを受け、その入力端子３７ｂは最小値検出器３６の出力コードＤＡｍを受け、その出力端子３７ｃは発振器１に接続される。較正指示信号ＥＮが活性化レベルの「Ｈ」レベルである場合は端子３７ａ，３７ｃ間が導通し、較正指示信号ＥＮが非活性化レベルの「Ｌ」レベルである場合は端子３７ｂ，３７ｃ間が導通する。
【００３９】
図７（ａ）〜（ｅ）は、較正器１１の動作を示すタイムチャートである。図７（ａ）〜（ｅ）において、ある時刻ｔ０に、較正指示信号ＥＮが非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げられる。これに応じて、切換回路３５の端子３５ａ，３５ｂ間が導通して、位相差検出器２の出力コードＰｅｒｒがレジスタＲ０〜Ｒｎ−１に与えられる。また、切換回路３７の端子３７ａ，３７ｃ間が導通して、データコードＤＡがデータコードＤｃｎｔとして発振器１に与えられる。
【００４０】
また、データコードＤＡの値は、０からｎ−１まで所定の周期でインクリメント（＋１）される。データコードＤＡの値が０からｎ−１まで変化すると、クロック信号φＰとφＮの位相差の１８０度からのオフセット値がｎ段階で変化し、ｎ個のオフセット値に応じた値のデータコードＰｅｒｒがそれぞれレジスタＲ０〜Ｒｎ-１に格納される。絶対値が最小の値（たとえば、＋１）のデータコードＰｅｒｒを格納したレジスタ（たとえば、Ｒ２）の番号の値（この場合は、２）のデータコードＤＡがデータコードＤＡｍとして最小値検出器３６から出力される。
【００４１】
時刻ｔ１において、データコードＤＡの値がｎ−１まで増加されて較正指示信号ＥＮが非活性化レベルの「Ｌ」レベルにされると、切換回路３５の端子３５ａ，３５ｂ間が非導通にされるとともに、切換回路３７の端子３７ｂ，３７ｃ間が導通する。これにより、最小値検出器３６の出力コードＤＡｍがデータコードＤｃｎｔとして発振器１に与えられ、クロック信号φＰとφＮの位相差の１８０度からのオフセット値が最小値となる。
【００４２】
この実施の形態１では、時間−デジタル変換器６を用いて位相差検出器２を構成するので、クロック信号φＰとφＮの位相差を正確かつ迅速に検出することができる。また、位相差検出器２の全体をデジタル回路で構成することができるので、アナログ−デジタル変換器やコンパレータなどのアナログ回路で位相差検出器で構成する場合に比べ、電源電圧の低減化を図ることができる。
【００４３】
[実施の形態２]
図８は、本願の実施の形態２によるクロック発生回路の要部を示す回路図であって、図２と対比される図である。図８を参照して、実施の形態２のクロック発生回路が実施の形態１のクロック発生回路と異なる点は、発振器１が発振器４０で置換されている点である。発振器４０は、発振器１のインダクタ２０をインダクタ４１，４２で置換し、オフセット補償キャパシタ２２をインダクタ４３およびオフセット補償キャパシタ４４で置換したものである。
【００４４】
インダクタ４１，４２の一方端子はともに電源電圧ＶＤＤのラインに接続され、それらの他方端子はそれぞれ出力ノードＮ１，Ｎ２に接続される。インダクタ４３は、インダクタ４１と電磁結合されている。オフセット補償キャパシタ４４は、可変容量キャパシタであり、インダクタ４３の端子間に接続される。オフセット補償キャパシタ４４の容量値は、データコードＤｃｎtの値に応じて変化する。
【００４５】
クロック信号φＰ，φＮの位相差は、オフセット補償キャパシタ４４の容量値に応じて変化する。たとえば、オフセット補償キャパシタ４４の容量値を増大させると、クロック信号ＣＬＫＮ，φＮのレベル変化が遅くなり、クロック信号ＣＬＫＮ，φＮの位相が遅れる。
【００４６】
この実施の形態２でも、実施の形態１と同じ効果が得られる。なお、インダクタ４３をインダクタ４１に電磁結合させる代わりに、インダクタ４３をインダクタ４２に電磁結合させてもよい。この場合は、たとえば、オフセット補償キャパシタ４４の容量値を増大させると、クロック信号ＣＬＫＰ，φＰのレベル変化が遅くなり、クロック信号ＣＬＫＰ，φＰの位相が遅れる。
【００４７】
[実施の形態３]
図９は、本願の実施の形態３によるクロック発生回路の要部を示す回路図であって、図２と対比される図である。図９を参照して、実施の形態３のクロック発生回路が実施の形態１のクロック発生回路と異なる点は、発振器１が発振器５０で置換されている点である。発振器５０は、発振器１のオフセット補償キャパシタ２２をキャパシタ５１，５２、可変電流源５３、定電流源５４、ＮチャネルＭＯＳトランジスタ５５，５６、および抵抗素子５７，５８で置換したものである。
【００４８】
キャパシタ５１は、ＮチャネルＭＯＳトランジスタ２３のゲートと出力ノードＮ２との間に接続される。キャパシタ５２は、ＮチャネルＭＯＳトランジスタ２４のゲートと出力ノードＮ１との間に接続される。可変電流源５３およびＮチャネルＭＯＳトランジスタ５５は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ５５のゲートは、そのドレインに接続されている。抵抗素子５７は、ＮチャネルＭＯＳトランジスタ２３，５５のゲート間に接続される。
【００４９】
可変電流源５３は、データコードＤｃｎｔの値に応じたレベルの直流電流をトランジスタ５５に流す。トランジスタ５５のゲートには、可変電流源５３の出力電流に応じた値の直流バイアス電圧Ｖ１が発生する。直流バイアス電圧Ｖ１は、抵抗素子５７を介してトランジスタ２３のゲートに与えられる。
【００５０】
定電流源５４およびＮチャネルＭＯＳトランジスタ５６は、電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ５６のゲートは、そのドレインに接続されている。抵抗素子５８は、ＮチャネルＭＯＳトランジスタ２４，５６のゲート間に接続される。
【００５１】
定電流源５４は、一定の直流電流をトランジスタ５６に流す。トランジスタ５６のゲートには、定電流源５４の出力電流に応じた値の一定の直流バイアス電圧Ｖ２が発生する。直流バイアス電圧Ｖ２は、抵抗素子５８を介してトランジスタ２４のゲートに与えられる。
【００５２】
Ｖ１＞Ｖ２の場合は、トランジスタ２３の電流駆動能力がトランジスタ２４の電流駆動能力よりも高くなり、クロック信号φＮの位相が進む。Ｖ１＜Ｖ２の場合は、トランジスタ２４の電流駆動能力がトランジスタ２３の電流駆動能力よりも高くなり、クロック信号φＰの位相が進む。したがって、データコードＤｃｎtの値を調整することにより、クロック信号φＰとφＮの位相差の１８０度からのオフセット値を調整することができる。
【００５３】
この実施の形態３でも、実施の形態１と同じ効果が得られる。なお、可変電流源５３と定電流源５４を入れ換えてもよいことは言うまでもない。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５５】
１，４０，５０  発振器、２  位相差検出器、３，４  インバータ、５，７，３５，３７  切換回路、６  時間−デジタル変換器、８，９，Ｒ  レジスタ、１０  減算器、１１  較正器、２０，４１〜４３  インダクタ、２１  トラッキングキャパシタ、２２，４４  オフセット補償キャパシタ、２３，２４，５５，５６  ＮチャネルＭＯＳトランジスタ、２５，５７，５８  抵抗素子、２６〜３０  バッファ、３１  フリップフロップ、３２  デコーダ、３６  最小値検出器、５１，５２  キャパシタ、５３  可変電流源、５４  定電流源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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