(57)【要約】【課題】高速化あるいは高画素数化することができる撮像装置を提供する。【解決手段】ラッチ部108は、VCO100を構成する複数の遅延ユニットの出力信号で構成される下位位相信号をラッチ信号として保持する。計数部105は、下位位相信号の1つに係る信号を計数し、上位デジタル信号を生成する。検出回路107およびエンコード回路106は、ラッチ部108が保持するラッチ信号の複数のビットの論理状態を順に比較し、論理状態の比較結果に基づいてラッチ信号のエンコードを行うことで下位デジタル信号を生成する。演算部102は、上位デジタル信号および下位デジタル信号に基づく演算を行う。【選択図】図１
2013255101.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置され、前記複数の画素の各々はリセットレベルに応じた第1の画素信号および信号レベルに応じた第2の画素信号を出力する撮像部と、
時間の経過と共に増加または減少する参照信号を生成する参照信号生成部と、
1列または複数列毎に配置され、アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
互いに接続された複数の遅延ユニットからなる遅延回路を有し、前記複数の遅延ユニットの出力信号で構成される下位位相信号を出力するクロック生成部と、
1列または複数列毎に配置され、前記比較処理の終了に係るタイミングにおける前記下位位相信号をラッチ信号として保持するラッチ部と、
1列または複数列毎に配置され、前記下位位相信号の1つに係る信号を計数し、上位デジタル信号を生成する計数部と、
1列または複数列毎に配置され、対応する前記ラッチ部が保持する前記ラッチ信号の複数のビットの論理状態を順に比較し、前記論理状態の比較結果に基づいて前記ラッチ信号のエンコードを行うことで下位デジタル信号を生成する検出部と、
1列または複数列毎に配置され、対応する前記計数部の上位デジタル信号および対応する前記検出部の下位デジタル信号に基づく演算を行う演算部と、
を備え、
前記アナログ信号は、前記第1の画素信号および前記第2の画素信号であり、
前記計数部は、前記第1の画素信号に応じて第1の上位デジタル信号を生成し、前記第2の画素信号に応じて第2の上位デジタル信号を生成し、
前記検出部は、前記第1の画素信号に応じて第1の下位デジタル信号を生成し、前記第2の画素信号に応じて第2の下位デジタル信号を生成し、
前記演算部は、前記第1の上位デジタル信号および前記第1の下位デジタル信号に係る第1のデジタルデータと前記第2の上位デジタル信号および前記第2の下位デジタル信号に係る第2のデジタルデータとの減算を行う
ことを特徴とする撮像装置。
【請求項２】
前記遅延回路は、n個（nは3以上の奇数）の遅延ユニットを有し、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路であることを特徴とする請求項1に係る撮像装置。
【請求項３】
前記検出部は、検出回路およびエンコード回路を有し、
前記検出回路は、対応する前記ラッチ部が保持する前記ラッチ信号のうち、2つの遅延ユニットから出力された前記下位位相信号に対応する2つの前記ラッチ信号を順に選択して比較し、2つの前記ラッチ信号の状態が所定の状態であることを検出したときに状態変化検出信号を出力し、
前記エンコード回路は、前記検出回路が比較する2つの前記ラッチ信号の組合せに応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチする
ことを特徴とする請求項1または請求項2に係る撮像装置。
【請求項４】
前記演算部は、カウンタ回路を有し、
前記カウンタ回路は、前記第1のデジタルデータを構成する各ビットの値に基づいて初期値を設定した後、前記第2のデジタルデータを構成する各ビットの値を順次カウントすることで前記第1のデジタルデータと前記第2のデジタルデータとの減算を行うことを特徴とする請求項1または2に係る撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来例に係る撮像装置の一例として、特許文献1および特許文献2に記載された構成が知られている。初めに、特許文献1に係る撮像装置の構成および動作について説明する。
【０００３】
図18は、特許文献1に記載された第１の従来例に係る（C）MOSセンサの構成を示している。図18に示す撮像装置1001は、撮像部1002、垂直選択部1012、読出電流源部1005、アナログ部1006、カウント部1018、ランプ部1019、カラム処理部1015、水平選択部1014、出力部1017、制御部1020で構成されている。
【０００４】
制御部1020は、垂直選択部1012、読出電流源部1005、アナログ部1006、カウント部1018、ランプ部1019、カラム処理部1015、水平選択部1014、出力部1017などの各部を制御する。撮像部1002は、光電変換素子を有する単位画素1003が行列状に配置されて構成され、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ出力する。
【０００５】
垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、カラム処理部1015の列AD変換部1016の列アドレスや列走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。
【０００６】
カラム処理部1015は、単位画素1003の列毎に、比較部1109およびラッチ部1108で構成された列AD変換部1016（カラム部）を備えている。カウント部1018から出力されるデジタル値は、ランプ部1019に入力される。ランプ部1019は、入力されたデジタル値に応じたランプ波を生成し、このランプ波を参照信号として比較部1109の入力端子の一方に出力する。カウント部1018の出力は、各列のラッチ部1108に分配される。各列の列AD変換部1016内の比較部1109の入力端子の他方には、単位画素1003から垂直信号線11を介して画素信号が、AD変換の対象となるアナログ信号として入力される。
【０００７】
水平選択部1014は、カラム処理部1015における各列AD変換部1016の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。
【０００８】
次に、第1の従来例に係る動作、特にAD変換動作について説明する。まず、制御部1020から入力されるクロック信号に同期して、カウント部1018がカウントを開始するのと同時に、ランプ部1019がランプ波の生成を開始する。そして、各列の単位画素1003から読み出された画素信号と、カウント部1018のカウント値と同期して変化する各列で共通のランプ波とが各列の比較部1109に入力される。これと平行して、カウント部1018のカウント値はラッチ部1108に分配される。ある列の比較部1109への2つの入力信号の大小関係が入れ替わると、その比較部1109の比較出力が反転し、その列のラッチ部1108はそのカウント値を保持する。以上の動作により、画素から読み出された画素信号が、ラッチ部1108に保持された値（デジタル値）にAD変換されることとなる。
【０００９】
ここでは、単位画素の具体的な動作については説明を省略するが、周知のように単位画素ではリセットレベルと信号レベルとが出力される。信号成分（リセットレベルと信号レベルとの差分信号）のデジタル値を精度良く取得するには、デジタル領域においてリセットレベルと信号レベルの減算（CDS処理）を行う必要がある。第1の従来例の構成において、信号成分のデジタル値を得るには、リセットレベルと信号レベルの各デジタル値をカラム部内のラッチ部1108にそれぞれ保持した後、カラム部外に設けた演算器を用いて減算（CDS処理）を行うことになる。
【００１０】
次に、特許文献2に係る撮像装置について説明する。特許文献2に記載された第2の従来例に係る撮像装置は、カウント部1018の計数値を上位ビットのデータとし、更にカウント部1018に入力されるクロック（カウントクロック）の位相を遅延させることにより多相クロックを生成して、その論理状態を下位ビットのデータとすることで更なる分解能の向上を可能とするものである。
【００１１】
ここで、具体的なデバイスの例として、デジタルスチルカメラ（DSC）等に使用されるイメージャを考えてみる。具体的には、画素数は2000万画素、フレームレートは60frame/secというスペックを仮定してみる。説明を容易にするため、2000万画素の画素配列を縦横に4000行×5000列として、更に単純化のためにブランキング期間がないものとすると、1行の読出し期間は、
60frame/sec×4000行/frame＝240Kline/sec
となる。つまり、1行の読出しレートは240KHzとなる。このデバイスを第１の従来例に係る撮像装置で実現する場合、12ビットのAD変換であれば、1行の読出し時間にその階調数212＝4096回の比較をする必要があり、1行の読出しレートの約４千倍となる960MHz程度で、デジタルメモリに出力するカウント部1018の計数値を変化させる必要がある。
【００１２】
この計算では、AD変換回路が画素からデータを受け取るまでの待機期間等の、AD変換としての比較動作ができない期間を考慮しておらず、また、上記以外にOB（Optical Black）画素期間等を除いているため、実際には、上記のように見積った周波数よりも高い周波数になる。
【００１３】
次に、第2の従来例に係る撮像装置で上記のデバイスを実現する場合、同様な計算をしてみる。例えば12ビットを上位8ビットと下位4ビットで構成したとすると、1行の読出しレートの256倍である60MHz程度で、デジタルメモリに出力するカウント部1018の計数値を変化させるだけで済む。下位ビットについては、カウント部1018に入力されるクロック（カウントクロック）の位相を0、π/16、π/8、3π/16、π/4、5π/16、3π/8、７π/16、π/2、9π/16、5π/8、11π/16、3π/4、13π/16、7π/8、15π/16、と遅延させ、その論理状態を保持およびエンコードすることによりデジタル値を取得する。第2の従来例の構成においても、第1の従来例と同様に、カラム部外に設けた演算器を用いて減算（CDS処理）を行う必要があり、更に減算（CDS処理）のほかに、下位ビットのデータのエンコードが必要となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開2005-347931号公報
【特許文献２】特開2009-33297号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記の従来例に係る撮像装置のように、カラム部外に設けた演算器を用いて2進化（エンコード）および減算（CDS処理）を行う場合、以下の課題がある。リセットレベルおよび信号レベルのデジタル値を構成する各ビットのデータ信号が12ビット（上位8ビット、下位4ビット）であると仮定すると、リセットレベルに係る12ビットと信号レベルに係る12ビットとの合計24ビットに係る48個のデータ信号の位相を合わせて（同期して）高速に出力する必要がある。尚、上位8ビットに係るデータ信号は8個であるが、下位4ビットに係るデータ信号は16（=24）個であり、リセットレベルと信号レベルのそれぞれのデジタル値を構成するデータ信号は24個であるので、リセットレベルと信号レベルのそれぞれのデジタル値を構成するデータ信号の合計は48個である。
【００１６】
しかしながら、これだけの数の信号を、位相を合わせて出力し、2進化（エンコード）および減算（CDS処理）を行う場合、その制御が複雑となる。これが、この構成を用いる撮像装置における高速化あるいは画素数増加の妨げの一因となっていた。仮に、カラム部内で2進化（エンコード）および減算（CDS処理）を行うことができれば、減算（CDS処理）後のデジタル値を構成する12ビットに係るデータ信号つまり12個のデータ信号をカラム部外に出力するだけでよくなるため、位相合わせが簡略化される。これにより、更なる高速化や高画素数化が可能となる。
【００１７】
本発明は、上述した課題に鑑みてなされたものであって、高速化あるいは高画素数化することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、上記の課題を解決するためになされたもので、複数の画素が行列状に配置され、前記複数の画素の各々はリセットレベルに応じた第1の画素信号および信号レベルに応じた第2の画素信号を出力する撮像部と、時間の経過と共に増加または減少する参照信号を生成する参照信号生成部と、1列または複数列毎に配置され、アナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、互いに接続された複数の遅延ユニットからなる遅延回路を有し、前記複数の遅延ユニットの出力信号で構成される下位位相信号を出力するクロック生成部と、1列または複数列毎に配置され、前記比較処理の終了に係るタイミングにおける前記下位位相信号をラッチ信号として保持するラッチ部と、1列または複数列毎に配置され、前記下位位相信号の1つに係る信号を計数し、上位デジタル信号を生成する計数部と、1列または複数列毎に配置され、対応する前記ラッチ部が保持する前記ラッチ信号の複数のビットの論理状態を順に比較し、前記論理状態の比較結果に基づいて前記ラッチ信号のエンコードを行うことで下位デジタル信号を生成する検出部と、1列または複数列毎に配置され、対応する前記計数部の上位デジタル信号および対応する前記検出部の下位デジタル信号に基づく演算を行う演算部と、を備え、前記アナログ信号は、前記第1の画素信号および前記第2の画素信号であり、前記計数部は、前記第1の画素信号に応じて第1の上位デジタル信号を生成し、前記第2の画素信号に応じて第2の上位デジタル信号を生成し、前記検出部は、前記第1の画素信号に応じて第1の下位デジタル信号を生成し、前記第2の画素信号に応じて第2の下位デジタル信号を生成し、前記演算部は、前記第1の上位デジタル信号および前記第1の下位デジタル信号に係る第1のデジタルデータと前記第2の上位デジタル信号および前記第2の下位デジタル信号に係る第2のデジタルデータとの減算を行うことを特徴とする撮像装置である。
【００１９】
また、本発明の撮像装置において、前記遅延回路は、n個（nは3以上の奇数）の遅延ユニットを有し、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路であることを特徴とする。
【００２０】
また、本発明の撮像装置において、前記検出部は、検出回路およびエンコード回路を有し、前記検出回路は、対応する前記ラッチ部が保持する前記ラッチ信号のうち、2つの遅延ユニットから出力された前記下位位相信号に対応する2つの前記ラッチ信号を順に選択して比較し、2つの前記ラッチ信号の状態が所定の状態であることを検出したときに状態変化検出信号を出力し、前記エンコード回路は、前記検出回路が比較する2つの前記ラッチ信号の組合せに応じた状態を有するエンコード信号が入力され、前記状態変化検出信号が入力された場合に前記エンコード信号をラッチすることを特徴とする。
【００２１】
また、本発明の撮像装置において、前記演算部は、カウンタ回路を有し、前記カウンタ回路は、前記第1のデジタルデータを構成する各ビットの値に基づいて初期値を設定した後、前記第2のデジタルデータを構成する各ビットの値を順次カウントすることで前記第1のデジタルデータと前記第2のデジタルデータとの減算を行うことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、画素の1列または複数列毎に設けられたカラム部内で2進化および減算を行うことが可能となるので、撮像装置を高速化あるいは高画素数化することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る撮像装置が有するクロック生成部を構成するVCOの構成を示すブロック図である。
【図３】本発明の第1の実施形態に係る撮像装置が有するクロック生成部を構成するVCOの動作を示すタイミングチャートである。
【図４】本発明の第1の実施形態に係る撮像装置が有する列AD変換部の構成を示すブロック図である。
【図５】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。
【図６】本発明の第1の実施形態に係る撮像装置においてサーモメータコードを検出する手順を説明するためのタイミングチャートである。
【図７】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する検出回路およびエンコード回路の動作を示すタイミングチャートである。
【図８】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する演算部の構成を示す回路図である。
【図９】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する演算部の動作を示すタイミングチャートである。
【図１０】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する演算部の動作を示すタイミングチャートである。
【図１１】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する演算部の動作を示すタイミングチャートである。
【図１２】本発明の第1の実施形態に係る撮像装置が有する列AD変換部を構成する演算部の動作を示すタイミングチャートである。
【図１３】本発明の第1の実施形態におけるカウンタの構成を示す回路図である。
【図１４】本発明の第1の実施形態におけるカウンタの動作を示すタイミングチャートである。
【図１５】本発明の第2の実施形態に係る撮像装置の構成を示すブロック図である。
【図１６】本発明の第2の実施形態に係る撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。
【図１７】本発明の第1の実施形態に係る撮像装置においてサーモメータコードを検出する手順を説明するためのタイミングチャートである。
【図１８】従来例に係る撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、本発明の実施形態を説明する。
【００２５】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る（C）MOS撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、クロック生成部18、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
【００２６】
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC（=Auto Gain Control）回路などを有する。クロック生成部18は所定の周波数のクロック信号を生成して出力する。ランプ部19は、時間の経過と共に増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。
【００２７】
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００２８】
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されると共に、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
【００２９】
カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。列AD変換部16は、比較部109、ラッチ部108、計数部105、検出回路107、エンコード回路106、演算部102で構成されている。列AD変換部16の詳細については後述する。
【００３０】
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００３１】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。
【００３２】
クロック生成部18は、複数の遅延ユニット（反転素子）が接続された遅延回路であるVCO100で構成される。VCO100を構成する遅延ユニットが例えば9段接続されていれば、VCO100は9相クロックCK0、CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8を出力する。これらの遅延ユニットが出力する信号は、後述する下位位相信号を構成する。
【００３３】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００３４】
制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００３５】
次に、クロック生成部18が有するVCO100の構成について説明する。図2はVCO100の構成を示している。VCO100は、9個の遅延ユニット（NAND回路NAND0〜NAND8）が接続された発振回路を有する。尚、本実施形態におけるVCO100を構成するNAND回路の数は5個以上の奇数個であればよい。
【００３６】
VCO100を構成するNAND回路NAND0の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNAND回路NAND8の出力信号が入力される。NAND回路NAND1〜NAND7の一方の入力端子には電源電圧VDDが入力され、他方の入力端子には前段のNAND回路の出力信号が入力される。AD変換回路の動作期間中、電源電圧VDDはハイレベルに設定される。NAND回路NAND8の一方の入力端子にはNAND回路NAND5の出力信号CK5が入力され、他方の入力端子には前段のNAND回路NAND7の出力信号CK7が入力される。NAND回路NAND5の出力信号CK5は、1段後のNAND回路NAND6に加えて、3段後のNAND回路NAND8に入力される。
【００３７】
NAND回路NAND0に入力されたスタートパルスStartPに基づく信号は2種類の経路で伝送し、NAND回路NAND0〜NAND8を通過する。第1の経路は、各NAND回路の他方の入力端子とその前段のNAND回路の出力端子とを接続する信号線を信号が伝送する経路である。第2の経路は、NAND回路NAND5から出力された信号が、NAND回路NAND5の出力端子とNAND回路NAND8の入力端子とを接続する信号線を伝送する経路（迂回経路）である。第2の経路を伝送する信号は、第1の経路上のNAND回路NAND6，NAND7を経由せず、これらのNAND回路NAND6，NAND7を迂回してNAND回路NAND8に到達する。上記の構成により、フィードフォワードループが形成され、所謂『非対称発振回路』が構成される。
【００３８】
『非対称型発振回路』を用いることで、奇数個の遅延ユニットで構成される発振回路から、一定間隔で位相の異なる、等価的に2のべき乗個の信号を取得することが可能となる。更に、偶数個（特に、2のべき乗個）の遅延ユニットで構成され、遅延ユニットを構成する全差動型反転回路の最終段の出力が初段の他方の入力に帰還されて構成される所謂『全差動型発振回路』を用いても構わない。尚、これらの構成に限る必要もない。
【００３９】
NAND回路NAND0〜NAND8のそれぞれから出力された信号は、下位位相信号CK0〜CK8として列AD変換部16のラッチ部108に出力される。図3はスタートパルスStartPおよび下位位相信号CK0〜CK8の波形を示している。下位位相信号CK0〜CK8の状態（下位位相信号CK0〜CK8のそれぞれの論理状態の組合せ）は、例えば状態0〜状態7の全8状態となる。この8状態における下位位相信号CK0〜CK8をエンコードすることで2進化が行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
【００４０】
本例では、列AD変換部16が有する計数部105は下位位相信号CK6をカウントクロックとしてカウントを行う。計数部105が下位位相信号CK6の立下りエッジでカウントを行う場合、計数部105が1カウントを行う期間（下位位相信号CK6の立下りエッジから次の立下りエッジまでの期間）を8等分した各期間における下位位相信号CK0〜CK8の論理状態の組合せが状態0〜状態7となる。尚、図2ではラッチ部108に下位位相信号CK0〜CK8が入力されているが、後述するように検出回路107は下位位相信号CK0以外の下位位相信号を用いるため、ラッチ部108に下位位相信号CK0が入力されなくてもよい。
【００４１】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００４２】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列毎に設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。図4は列AD変換部16の構成を示している。図4に示すように、列AD変換部16は、比較部109、ラッチ部108、計数部105、検出回路107、エンコード回路106、演算部102で構成されている。
【００４３】
比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampのランプ電圧とを比較することによって、画素信号Pixelの大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力COは、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
【００４４】
ラッチ部108は、VCO100から出力された下位位相信号CK1〜CK8をラッチ（保持／記憶）するラッチ回路L_1〜L_8で構成されている。ラッチ部108は、比較部109の比較出力COが反転するまで、VCO100から出力された下位位相信号の1つ（本例では下位位相信号CK6）をそのまま計数部105に出力する。また、ラッチ部108は、比較部109の比較出力COが反転するタイミングで、VCO100から出力された下位位相信号CK1〜CK8をラッチする。
【００４５】
計数部105は、ラッチ部108を介して出力される1つの下位位相信号（本例では下位位相信号CK6）に基づいて計数処理（カウント）を行う計数用カウンタ回路105aで構成されている。計数部105がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。計数用カウンタ回路105aのカウント値は出力信号DO[3]〜DE[5]として出力される。尚、計数用カウンタ回路105aは、例えばアップカウントモードを有する非同期カウンタ（リップルカウンタ）が好適ではあるが、これに限らない。
【００４６】
検出回路107は、ラッチ部108のラッチ回路L_1〜L_8にラッチされた下位位相信号の2つを順に比較することでサーモメータコード（下位位相信号の論理状態の変化位置）を検出し、検出結果を出力する。エンコード回路106は、検出回路107から出力された検出結果に基づいてエンコードを行い、エンコード値を確定する。これにより、下位位相信号の2進化が行われる。検出回路107およびエンコード回路106は検出部110を構成する。検出回路107によるサーモメータコードの検出方法およびエンコード回路106によるエンコード方法については後述する。
【００４７】
演算部102は、減算（CDS処理）を行う演算用カウンタ回路102aで構成されている。第1の画素信号のエンコードによりエンコード回路106および計数部105に保持されたデジタル値が演算用カウンタ回路102aの初期値として設定された後、第2の画素信号のエンコードによりエンコード回路106および計数部105に保持されたデジタル値に基づいて演算用カウンタ回路102aが計数処理（カウント）を行うことで減算（CDS処理）が行われる。
【００４８】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００４９】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルの各電圧とランプ波（ランプ電圧）とが一致するまでの期間、ラッチ部108を介して出力される下位位相信号を計数部105がカウントし、更にラッチ部108にラッチされた下位位相信号の論理状態に基づくサーモメータコードを検出回路107が検出し、その検出結果をエンコード回路106がエンコードすることによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
【００５０】
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とエンコード（2進化処理）および減算（CDS処理）の詳細について説明する。ここでは、計数部105の計数用カウンタ回路105aのカウントモードはアップカウントモードであるものとし、演算部102の演算用カウンタ回路102aのカウントモードはダウンカウントモードであるものとする。
【００５１】
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、計数部105は、ラッチ部108を介して出力されるクロック生成部18からの下位位相信号の1つ（本例では下位位相信号CK6）をカウントクロックとしてカウントを行う。尚、クロック生成部18の下位位相信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。
【００５２】
比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はクロック生成部18から出力された下位位相信号CK1〜CK8を保持する。また、計数部105は、カウント結果を第1の上位計数値として保持する。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの下位位相信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００５３】
続いて、ラッチ部108に保持された下位位相信号CK1〜CK8のエンコードが行われ、エンコード回路106にエンコード値が保持される。更に、エンコード回路106に保持されたエンコード値および計数部105に保持された第1の上位計数値からなる第1のデジタルデータを構成する各ビットが演算部102の演算用カウンタ回路102aの各ビットにセットされる。その後、演算用カウンタ回路102aが保持している各ビットの値が反転される。これにより、2回目の読出しにおける演算用カウンタ回路102aの初期値が設定される。
【００５４】
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、計数部105は、ラッチ部108を介して出力されるクロック生成部18からの下位位相信号の1つ（本例では下位位相信号CK6）をカウントクロックとしてカウントを行う。尚、クロック生成部18の下位位相信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。
【００５５】
比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はクロック生成部18から出力された下位位相信号CK1〜CK8を保持する。また、計数部105は、カウント結果を第2の上位計数値として保持する。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの下位位相信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００５６】
続いて、ラッチ部108に保持された下位位相信号CK1〜CK8のエンコードが行われ、エンコード回路106にエンコード値が保持される。更に、エンコード回路106に保持されたエンコード値および計数部105に保持された第2の上位計数値からなる第2のデジタルデータを構成する各ビットの値に基づいて、演算部102の演算用カウンタ回路102aが減算を行う。これにより、リセットレベルに基づく第1のデジタルデータと、信号レベルに基づく第2のデジタルデータとの減算（CDS処理）が行われる。
【００５７】
上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、演算部102の演算用カウンタ回路102aが保持しているデジタルデータを構成する各ビットの値が反転され、反転されたデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じたデジタルデータが得られる。
【００５８】
次に、ラッチ部108、検出回路107、エンコード回路106の詳細について説明する。図5は、ラッチ部108、検出回路107、エンコード回路106の構成を示している。
【００５９】
ラッチ部108は、比較部109からの比較出力COが反転した時点での下位位相信号CK1〜CK8の論理状態をラッチするラッチ回路L_1〜L_8で構成されている。尚、前述したように、検出回路107は下位位相信号CK0以外の出力信号を用いてサーモメータコードの検出を行うため、図5では下位位相信号CK0をラッチするラッチ回路L_0は設けられていない。制御信号SW1_1〜SW8_1および制御信号SW1_2〜SW8_2は、ラッチ回路L_1〜L_8にラッチされた下位位相信号CK1〜CK8から所望の下位位相信号を検出回路107に出力するためのスイッチを制御する信号である。
【００６０】
検出回路107は、AND回路AND0，AND1で構成されている。AND回路AND0には、ラッチ回路L_1〜L_8の何れかから出力された下位位相信号と、ラッチ回路L_1〜L_8の他の何れかから出力された下位位相信号を反転した信号とが入力される。AND回路AND0は、入力された2つの信号のAND演算を行う。AND回路AND 1には、AND回路AND0の出力信号と制御信号LATSETが入力される。AND回路AND1は、入力された2つの信号のAND演算を行い、その結果をサーモメータコードの検出結果LATENとして出力する。
【００６１】
エンコード回路106は、エンコード用のラッチ回路D_0〜D_2で構成されている。エンコード値DIN[0]〜DIN[2]は、検出回路107が順次比較する2つの下位位相信号の組合せに応じて順次変化する。検出回路107に入力される2つの下位位相信号の組合せが変化する毎に、エンコード回路106に入力されるエンコード値DIN[0]〜DIN[2]が変化し、サーモメータコードが検出されたときのエンコード値DIN[0]〜DIN[2]が下位位相信号CK1〜CK8のエンコード結果として保持され、出力信号DO[0]〜DO[2]として出力される。制御信号SWD_0〜SWD_2は、ラッチ回路D_0〜D_2からエンコード値を出力するためのスイッチを制御する信号である。
【００６２】
次に、検出回路107およびエンコード回路106の動作を説明する。図6は、サーモメータコードを検出する手順を説明するためのタイミングチャートである。図6では、図3に示した下位位相信号CK0〜CK8が、所定の時間間隔で順に立ち下がる（H状態からL状態に変化する）信号群となるように並べられている。具体的には、下位位相信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6の順番で各下位位相信号が並べられている。図6に示すように、下位位相信号CK8がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK1がH状態からL状態に変化する。下位位相信号CK1がH状態からL状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK3がH状態からL状態に変化する。以降、同様に、下位位相信号CK5，CK7，CK2，CK4，CK6が順次H状態からL状態に変化する。
【００６３】
下位位相信号のエンコードは、例えば下位位相信号CK0以外の下位位相信号を用いて行われる。具体的には、以下の<手順(1)>から<手順(7)>を時系列で実施することによりエンコードが行われる。それぞれの手順では、ラッチ部108にラッチされた下位位相信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6をこの順に並べた信号群（信号列）において論理状態がL状態からH状態に変化している位置、即ちサーモメータコードが検出され、検出されたサーモメータコードに応じて状態が判定される。この論理状態がL状態からH状態に変化しているというのは、上記の信号群を構成する各下位位相信号を順番に見たときに前側の下位位相信号がL状態であり後側の下位位相信号がH状態であることを指す。
【００６４】
例えば状態7の場合、下位位相信号CK8，CK1，CK3，CK5，CK7，CK2，CK4，CK6のそれぞれの論理状態をこの順に見ていくと、下位位相信号CK4と下位位相信号CK6との間で論理状態がL状態からH状態に変化している。他の状態0〜6についても、各状態に応じた2つの下位位相信号の間で論理状態がL状態からH状態に変化している。つまり、図6のように並べた下位位相信号の論理状態が変化している位置を検出することにより状態を判定することが可能となる。
【００６５】
以下、各手順について説明する。
<手順(1)>・・・『状態7』であるか否かの判定
下位位相信号CK6と下位位相信号CK4の論理状態が比較され、ここにサーモメータコードがあれば、『状態7』と判定される。
<手順(2)>・・・『状態6』であるかを判定
下位位相信号CK4と下位位相信号CK2の論理状態が比較され、ここにサーモメータコードがあれば、『状態6』と判定される。
<手順(3)>・・・『状態5』であるかを判定
下位位相信号CK2と下位位相信号CK7の論理状態が比較され、ここにサーモメータコードがあれば、『状態5』と判定される。
<手順(4)>・・・『状態4』であるかを判定
下位位相信号CK7と下位位相信号CK5の論理状態が比較され、ここにサーモメータコードがあれば、『状態4』と判定される。
<手順(5)>・・・『状態3』であるかを判定
下位位相信号CK5と下位位相信号CK3の論理状態が比較され、ここにサーモメータコードがあれば、『状態3』と判定される。
<手順(6)>・・・『状態2』であるかを判定
下位位相信号CK3と下位位相信号CK1の論理状態が比較され、ここにサーモメータコードがあれば、『状態2』と判定される。
<手順(7)>・・・『状態1』であるかを判定
下位位相信号CK1と下位位相信号CK8の論理状態が比較され、ここにサーモメータコードがあれば、『状態1』と判定される。
【００６６】
尚、<手順(1)>から<手順(7)>で、『状態７』〜『状態1』の何れでもないと判定された場合、その状態は『状態0』であるので、『状態0』であるか否かの判定は特に必要ない。検出回路107がサーモメータコードを検出する際には、上記のエンコード手順が実現されるように制御信号SW*_1（*：1〜8）および制御信号SW*_2（*：1〜8）が制御される。図6に示すように下位位相信号CK0〜CK8を並べた後の各信号の論理状態の変化位置を検出することによって、サーモメータコードを検出する回路を簡易な回路構成で実現することができる。
【００６７】
図7は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。以下では、ラッチ部108が保持している下位位相信号CK0〜CK8の状態が『状態3』である場合を例として説明する。
【００６８】
まず、動作の概略を説明する。制御信号SW1_1〜SW8_1および制御信号SW1_2〜SW8_2により、下位位相信号CK1〜CK8が保持されているラッチ回路L_1〜L_8の中から選択されたラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号に基づいてサーモメータコード（本例の場合、H状態からL状態へ変化するエッジ位置）が検出される。ラッチ回路L_*（*は、1〜8の何れか）から出力された下位位相信号CK*（*は、1〜8の何れか）と、下位位相信号CK*（*は、1〜8の何れか）を反転した信号とのAND演算の結果がH状態となった場合、サーモメータコードが検出される。また、サーモメータコードが検出されたときのエンコード値DIN[0]〜DIN[2]がエンコード結果となる。
【００６９】
以下では、前述した<手順(1)>〜<手順(7)>に対応する詳細な動作を説明する。所定の条件を満足するタイミングで比較部109の比較出力COが変化することにより、VCO100から出力された下位位相信号CK1〜CK8の論理状態がラッチ部108に保持される。続いて、制御信号SW*_1（*：1〜8）および制御信号SW*_2（*：1〜8）が所定の順にH状態となる。
【００７０】
<手順(1)>
制御信号SW6_2および制御信号SW4_1がH状態となると、ラッチ回路L_6に保持されている下位位相信号CK6（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_4に保持されている下位位相信号CK4（H状態またはL状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b000である。尚、“3’b”は出力信号が3ビットの2進数であることを示し、“000”はエンコード回路106内のラッチ回路D_0〜D_2の出力を示す。
【００７１】
<手順(2)>
続いて、制御信号SW4_2および制御信号SW2_1がH状態となると、ラッチ回路L_4に保持されている下位位相信号CK4（H状態またはL状態）がAND回路AND0に入力されると共に、ラッチ回路L_2に保持されている下位位相信号CK2（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b000である。
【００７２】
<手順(3)>
続いて、制御信号SW2_2および制御信号SW7_1がH状態となると、ラッチ回路L_2に保持されている下位位相信号CK2（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_7に保持されている下位位相信号CK7（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b000である。
【００７３】
<手順(4)>
続いて、制御信号SW7_2および制御信号SW5_1がH状態となると、ラッチ回路L_7に保持されている下位位相信号CK7（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_5に保持されている下位位相信号CK5（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b000である。
【００７４】
<手順(5)>
続いて、制御信号SW5_2および制御信号SW3_1がH状態となると、ラッチ回路L_5に保持されている下位位相信号CK5（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_3に保持されている下位位相信号CK3（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。これにより、検出結果LATENがL状態からH状態に変化した後、L状態となり、このときのエンコード値DIN[2:0]= 3’b011がエンコード回路106に保持される。この時点でのエンコード回路106の出力信号DO[2:0]は3’b011である。
【００７５】
<手順(6)>
続いて、制御信号SW3_2および制御信号SW1_1がH状態となると、ラッチ回路L_3に保持されている下位位相信号CK3（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_1に保持されている下位位相信号CK1（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b011である。
【００７６】
<手順(7)>
続いて、制御信号SW1_2および制御信号SW8_1がH状態となると、ラッチ回路L_1に保持されている下位位相信号CK1（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_8に保持されている下位位相信号CK8（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[2:0]は3’b011である。
【００７７】
この後、制御信号SW1_2および制御信号SW8_1はL状態となる。上記の動作により、『状態3』に対応したエンコード値（DO[2:0]=3’b011）が確定する。
【００７８】
次に、演算部102の詳細について説明する。図8は、演算部102が有する演算用カウンタ回路102aの構成を示している。
【００７９】
演算用カウンタ回路102aを構成する各ビットBit[0]〜Bit[11]は、切換え部MUX_0〜MUX_11およびカウンタC_0〜C_11で構成されている。切換え部MUX_0〜MUX_11は、カウンタC_0〜C_11に入力される信号の切換えを行う。具体的には、切換え部MUX_0は、カウンタC_0にカウントクロックとして入力される信号を、計数部105または検出部110の出力信号とDC電位（例えばグランドGND）との間で切り換える。また、切換え部MUX_1〜MUX_11は、カウンタC_1〜C_11にカウントクロックとして入力される信号を、計数部105または検出部110の出力信号と前段のカウンタC_0〜C_10の出力信号との間で切り換える。
【００８０】
切換え部MUX_0〜MUX_11には、信号の切換えを行うための制御信号SEL_0〜SEL_11が入力される。制御信号SEL_0〜SEL_11がH状態に設定されている場合、カウンタC_0〜C_11には計数部105または検出部110の出力信号が入力される。また、制御信号SEL_0がL状態に設定されている場合、カウンタC_0にはDC電位が入力され、制御信号SEL_1〜SEL_11がL状態に設定されている場合、カウンタC_1〜C_11には前段のカウンタC_0〜C_10の出力信号が入力される。
【００８１】
また、カウンタC_0〜C_11には、制御信号CNTEN_0〜CNTEN_11、制御信号CMODE_0〜CMODE_11、制御信号REVが入力される。制御信号CNTEN_0〜11は、計数部105および検出部110に保持された値をカウンタC_0〜C_11にセットするための信号である。制御信号CMODE_0〜CMODE_11は、カウンタC_0〜C_11の動作をカウントモードとデータ保護モードとの間で切り換える信号である。制御信号REVは、カウンタC_0〜C_11のデータをトグル（反転）するための信号である。本例においては、演算用カウンタ回路102aに、正／負を判断するためのフラグ用カウンタを設けても構わない。カウンタC_0〜C_11の詳細については、図13を参照して後述する。
【００８２】
次に、本例の演算部102の動作について具体例を用いて説明する。本説明では、簡単のため演算用カウンタ回路102aとしてダウンカウンタを用いた場合で説明する。また、本説明では、演算用カウンタ回路102aを構成するカウンタC_0〜C_11のうち、6ビットのカウンタC_0〜C_5に注目してその動作を説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_0000（0に相当）、例えば7カウントであればカウント値は6’b11_1001（-7に相当）となる。
【００８３】
上記の計数値の表記について説明する。“6’b”はカウント値が6ビットの2進数であることを示す。“00_0000”は演算用カウンタ回路102a（カウンタC_0〜C_5）の出力を示す。
【００８４】
以下では、リセットレベルの画素信号に基づく第1のデジタルデータと、それに続く信号レベルの画素信号に基づく第2のデジタルデータとの減算（CDS処理）を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。第1のデジタルデータのデジタル値をA、第2のデジタルデータのデジタル値をBとすると、演算結果はB-Aとなる。演算用カウンタ回路102aの初期値に、第1のデジタルデータであるデジタル値Aを設定し、第2のデジタルデータであるデジタル値Bを減算した後、符号を反転することによって、減算結果であるB-Aを得ることができる。
【００８５】
図9〜図12は、本例の動作に係る各信号の波形を示している。図9および図10は第1のデジタルデータの処理に係る各信号の波形を示し、図11および図12は第2のデジタルデータの処理に係る各信号の波形を示している。尚、図9および図11において、DO[0]〜DO[5]は、検出部110および計数部105の出力信号（検出部110のエンコード回路106の出力信号：DO[0]〜DO[2]、計数部105の出力信号：DO[3]〜DO[5]）を示している。また、図10および図12において、OUT[0]〜OUT[5]は演算部102の演算用カウンタ回路102aの出力信号を示している。また、図9〜図12では、カウンタC_6〜C_11に係る信号については図示を省略している。
【００８６】
本例の動作は、第1のデジタルデータに関する処理を行う第1のデジタルデータ処理期間と、第2のデジタルデータに関する処理を行う第2のデジタルデータ処理期間との各期間の動作で構成される。第1のデジタルデータ処理期間は、リセットレベルの画素信号を読み出す信号読出し期間と、計数部105が下位位相信号CK6に基づくカウントを行い、検出部110が下位位相信号CK1〜CK8に基づくエンコードを行う計数期間と、第2のデジタルデータ処理期間の初期値を演算用カウンタ回路102aに設定する初期値設定期間とを含む。初期値設定期間では、カウンタC_0〜C_5に値を設定するデータセットと、カウンタC_0〜C_5のカウント値を反転するデータ反転とが行われる。第2のデジタルデータ処理期間は、信号レベルの画素信号を読み出す信号読出し期間と、計数部105が下位位相信号CK6に基づくカウントを行い、検出部110が下位位相信号CK1〜CK8に基づくエンコードを行う計数期間と、演算用カウンタ回路102aが減算を行う減算期間とを含む。
【００８７】
ここで、第1のデジタルデータは6’b01_1111（第1のデジタル値：31）、第2のデジタルデータは6’b10_1011（第2のデジタル値：43）とし、第2のデジタル値から第1のデジタル値を減算（CDS処理）した値12（6’b00_1100）を求める場合について説明する。
【００８８】
<<第1のデジタルデータ処理期間の動作>>
制御信号SEL_0〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態に設定される。制御信号SEL_0〜SEL_5がL状態であるため、切換え部MUX_0はDC電位を選択し、切換え部MUX_1〜MUX_5はカウンタC_0〜C_4の出力を選択する。また、制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタC_0〜C_5の動作モードはカウントモードに設定される。尚、カウンタC_0〜C_5は、図示していない制御信号によりリセットされるものとする。
【００８９】
信号読出し期間において、リセットレベルの画素信号が読み出される。続いて、計数期間において、計数部105が下位位相信号CK6に基づくカウントを行い、その後、ラッチ部108にラッチされた下位位相信号CK1〜CK8に基づいて検出部110がエンコードを行う。続いて、初期値設定期間の動作が行われる。以下、初期値設定期間の動作を説明する。
【００９０】
制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタC_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。更に、制御信号SEL_0がL状態からH状態となった後、制御信号CMODE_0〜CMODE_5がH状態からL状態となる。つまり、切換え部MUX_0がエンコード回路106の出力信号DO[0]を選択した後、カウンタC_0〜C_5の動作モードがカウントモードとなる。これにより、エンコード回路106の出力信号DO[0]がカウンタC_0に入力されると共に、カウンタC_0〜C_4の出力信号がそれぞれカウンタC_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[0]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b11_1111（-1に相当）、である。
【００９１】
続いて、制御信号CMODE_1がL状態からH状態となり、カウンタC_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がエンコード回路106の出力信号DO[1]を選択した後、カウンタC_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、エンコード回路106の出力信号DO[1]がカウンタC_1に入力されると共に、カウンタC_1〜C_4の出力信号がそれぞれカウンタC_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[1]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b11_1101（-3に相当）である。
【００９２】
続いて、制御信号CMODE_2がL状態からH状態となり、カウンタC_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がエンコード回路106の出力信号DO[2]を選択した後、カウンタC_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、エンコード回路106の出力信号DO[2]がカウンタC_2に入力されると共に、カウンタC_2〜C_4の出力信号がそれぞれカウンタC_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[2]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b11_1001（-7に相当）である。
【００９３】
続いて、制御信号CMODE_3がL状態からH状態となり、カウンタC_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3が計数部105の出力信号DO[3]を選択した後、カウンタC_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、計数部105の出力信号DO[3]がカウンタC_3に入力されると共に、カウンタC_3〜C_4の出力信号がそれぞれカウンタC_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、計数部105の出力信号DO[3]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b11_0001（-15に相当）である。
【００９４】
続いて、制御信号CMODE_4がL状態からH状態となり、カウンタC_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4が計数部105の出力信号DO[4]を選択した後、カウンタC_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、計数部105の出力信号DO[4]がカウンタC_4に入力されると共に、カウンタC_4の出力信号がカウンタC_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、計数部105の出力信号DO[4]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b10_0001（-31に相当）である。
【００９５】
続いて、制御信号CMODE_5がL状態からH状態となり、カウンタC_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5が計数部105の出力信号DO[5]を選択した後、カウンタC_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、計数部105の出力信号DO[5]がカウンタC_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、計数部105の出力信号DO[5]の値（1’b0）が減算される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b10_0001（-31に相当）である。
【００９６】
その後、演算部102のカウント値が反転される。この時点で、検出部110および計数部105が保持している値は6’b01_1111（31に相当）、演算部102が保持している値は6’b01_1110（30に相当）である。演算用カウンタ回路102aが第1のデジタルデータを減算しているため、演算用カウンタ回路102aのカウント値を反転した後に1を加算することで、検出部110および計数部105が保持している第1のデジタルデータと同じ値を演算用カウンタ回路102aの初期値に設定することができるが、後述するように、第2のデジタルデータ処理期間でも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。
【００９７】
<<第2のデジタルデータ処理期間の動作>>
制御信号SEL_0〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態に設定される。尚、カウンタC_0〜C_5はリセットされない。減算（CDS処理）の開始時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算用カウンタ回路102aが保持している値は6’b01_1110（30に相当）である。
【００９８】
信号読出し期間において、信号レベルの画素信号が読み出される。続いて、計数期間において、計数部105が下位位相信号CK6に基づくカウントを行い、その後、ラッチ部108にラッチされた下位位相信号CK1〜CK8に基づいて検出部110がエンコードを行う。続いて、減算期間の動作が行われる。以下、減算期間の動作を説明する。
【００９９】
減算期間では、検出部110および計数部105に保持された第2のデジタルデータを構成する各ビットの値に基づいて、演算用カウンタ回路102aが順次減算を行う。制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタC_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。更に、制御信号SEL_0がL状態からH状態となった後、制御信号CMODE_0〜CMODE_5がH状態からL状態となる。つまり、切換え部MUX_0がエンコード回路106の出力信号DO[0]を選択した後、カウンタC_0〜C_5の動作モードがカウントモードとなる。これにより、エンコード回路106の出力信号DO[0]がカウンタC_0に入力されると共に、カウンタC_0〜C_4の出力信号がそれぞれカウンタC_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[0]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b01_1101（29に相当）である。
【０１００】
続いて、制御信号CMODE_1がL状態からH状態となり、カウンタC_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がエンコード回路106の出力信号DO[1]を選択した後、カウンタC_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、エンコード回路106の出力信号DO[1]がカウンタC_1に入力されると共に、カウンタC_1〜C_4の出力信号がそれぞれカウンタC_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[1]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b01_1011（27に相当）である。
【０１０１】
続いて、制御信号CMODE_2がL状態からH状態となり、カウンタC_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がエンコード回路106の出力信号DO[2]を選択した後、カウンタC_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、エンコード回路106の出力信号DO[2]がカウンタC_2に入力されると共に、カウンタC_2〜C_4の出力信号がそれぞれカウンタC_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、エンコード回路106の出力信号DO[2]の値（1’b0）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b01_1011（27に相当）である。
【０１０２】
続いて、制御信号CMODE_3がL状態からH状態となり、カウンタC_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3が計数部105の出力信号DO[3]を選択した後、カウンタC_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、計数部105の出力信号DO[3]がカウンタC_3に入力されると共に、カウンタC_3〜C_4の出力信号がそれぞれカウンタC_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、計数部105の出力信号DO[3]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b01_0011（19に相当）である。
【０１０３】
続いて、制御信号CMODE_4がL状態からH状態となり、カウンタC_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4が計数部105の出力信号DO[4]を選択した後、カウンタC_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、計数部105の出力信号DO[4]がカウンタC_4に入力されると共に、カウンタC_4の出力信号がカウンタC_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、計数部105の出力信号DO[4]の値（1’b0）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b01_0011（19に相当）である。
【０１０４】
続いて、制御信号CMODE_5がL状態からH状態となり、カウンタC_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5が計数部105の出力信号DO[5]を選択した後、カウンタC_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、計数部105の出力信号DO[5]がカウンタC_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、計数部105の出力信号DO[5]の値（1’b1）が減算される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当）、演算部102が保持している値は6’b11_0011（-13に相当）である。
【０１０５】
最後に、演算部102のカウント値が反転される。この時点で、検出部110および計数部105が保持している値は6’b10_1011（43に相当)、演算用カウンタ回路102aが保持している値は6’b00_1100（12に相当）である。前述したように、第1のデジタルデータ処理期間でも値を反転し、1を加算していないため、本例では、値を反転した後に1を加算していない。
【０１０６】
次に、演算部102の演算用カウンタ回路102aに使用されるカウンタの詳細を説明する。図13は、演算用カウンタ回路102aを構成する1ビット分のカウンタC_ｍ（ｍ：0〜11）についての構成（切換え部MUX_0〜MUX_11を除く）の一例を示している。図13に示すカウンタC_ｍは、フリップフロップ回路DFF、AND回路AND2、OR回路OR1、切換えスイッチSWで構成されている。尚、演算用カウンタ回路102aは、アップカウントモードおよびダウンカウントモードを有する所謂アップ／ダウンカウンタを用いて構成しても構わない。
【０１０７】
フリップフロップ回路DFFはDフリップフロップで構成されている。フリップフロップ回路DFFの反転出力端子QBから出力された信号は次段のカウンタの入力信号CK[m]となる。AND回路AND2は、入力信号CK[ｍ-1]と制御信号CNTEN_ｍのAND演算を行うことにより、カウントクロックを有効／無効にするためのパルスを出力する。OR回路OR1は、AND回路AND2の出力信号と制御信号REVのOR演算を行うことにより、ビットを反転するためのパルスを生成する。切換えスイッチSWは、ビット値を保護するため、制御信号CMODE_ｍに基づいて、入力端子Dと出力端子Qが接続された状態と、入力端子Dと反転出力端子QBが接続された状態とを切り換える。切換え部MUX_ｍおよびカウンタC_ｍがn個接続されるとnビットのカウンタ回路が構成される。尚、この構成は一例であり、これに限らない。
【０１０８】
次に、カウンタC_ｍの動作、特にビットの反転動作について説明する。図14のタイミングチャートは、カウンタC_ｍの動作に係る各信号の波形、特にビットの反転動作を中心とした動作に係る各信号の波形を示している。尚、カウント動作時の制御信号CMODE_ｍはL状態、制御信号CNTEN_ｍはH状態、制御信号REVはL状態である。
【０１０９】
カウント動作後に、制御信号CMODE_ｍがH状態となる。これにより、カウンタC_ｍの出力端子Qと入力端子Dが接続されるため、カウンタC_ｍの出力信号は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTEN_ｍがL状態となる。これにより、カウントクロックの入力が無効となる。
【０１１０】
続いて、制御信号CMODE_ｍがL状態となり、カウンタC_ｍの反転出力端子QBと入力端子Dが接続される。これにより、入力端子Dに入力される信号の状態が反転する。その後、制御信号REVがL状態からH状態に変化し、更にL状態に変化する。制御信号REVがH状態からL状態に変化した時点でフリップフロップ回路DFFは、入力端子Dに入力される信号を保持し、出力端子Qから出力する。上記のように、制御信号CMODE_ｍがL状態となった時点で入力端子Dに入力される信号の状態が反転しているため、制御信号REVがH状態からL状態に変化することにより、カウンタC_ｍの出力信号、即ち各ビット値が反転される。
【０１１１】
その後、制御信号CMODE_ｍがH状態となる。これにより、カウンタC_ｍの出力端子Qと入力端子Dが接続されるため、カウンタC_ｍの出力信号は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTEN_ｍがH状態となる。これにより、カウントクロックの入力が有効となる。最後に、制御信号CMODE_ｍがL状態となり、カウンタC_ｍの反転出力端子QBと入力端子Dが接続される。上記の動作により、各ビット値を反転した値を初期値として、再びカウント動作を行うことが可能となる。
【０１１２】
上述したように、本実施形態によれば、画素の1列または複数列毎に設けられたカラム部内で2進化および減算を行うことが可能となるので、信号の位相合わせを簡略化することができ、撮像装置を高速化あるいは高画素数化することができる。
【０１１３】
また、VCO100を奇数個の遅延ユニットで構成し、遅延ユニットのそれぞれを信号が伝送する第1の経路と、遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路としてVCO100を構成することによって、一定間隔で位相の異なる2のべき乗個の信号を取得することができる。
【０１１４】
また、検出回路107およびエンコード回路106を用いて下位位相信号のエンコードを行うことによって、簡易な回路構成で下位位相信号のエンコードを行うことができる。
【０１１５】
また、演算部102を構成する演算用カウンタ回路102aを用いて、第1のデジタルデータを構成する各ビットの値に基づいて演算用カウンタ回路102aに初期値を設定した後、第2のデジタルデータを構成する各ビットの値を演算用カウンタ回路102aが順次カウントすることで第1のデジタルデータと第2のデジタルデータとの減算を行うことによって、簡易な回路構成でデジタルデータの減算を行うことができる。
【０１１６】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図15は、本実施形態による（C）MOS撮像装置の概略構成の一例を示している。第1の実施形態とはエンコード回路106の構成が異なる。また、第1の実施形態の構成に対して、メモリ部101が追加されている。メモリ部101は、演算部102で減算（CDS処理）されたデジタルデータを保持する。上記以外の構成は、略同様であるので説明を省略する。
【０１１７】
本例の動作は第1の実施形態と略同様であるので、説明を省略する。尚、メモリ部101を設けたことで、AD変換動作と水平転送動作を並列に行うことができる。例えば、画素信号の読出しを行毎に行い、n行目の画素信号のデジタルデータをメモリ部101に記憶させ、n+1行目の画素信号のAD変換期間にn行目の画素信号のデジタルデータを出力部17に転送することができる。尚、第1の実施形態においてメモリ部101を設けてもよい。
【０１１８】
次に、エンコード回路106の詳細について説明する。図16は、ラッチ部108、検出回路107、エンコード回路106の構成を示している。ラッチ部108および検出回路107の構成は第1の実施形態と同様であるので、説明を省略する。エンコード回路106は、RSラッチRS0、AND回路AND3、カウンタ回路CN0で構成されている。
【０１１９】
RSラッチRS0には、検出回路107のAND回路AND1からの検出結果LATENと制御信号RSLRSTが入力される。RSラッチRS0は、制御信号RSLRSTによってリセットされた後、検出結果LATENがL状態からH状態に変化するときに出力信号がL状態からH状態に変化し、その後、制御信号RSLRSTによってリセットされるまで、検出結果LATENの状態にかかわらず出力信号をH状態に保つ。AND回路AND3には、RSラッチRS0の出力信号と計数信号LATCNTが入力される。AND回路AND3は、入力された2つの信号のAND演算を行い、下位計数信号を生成する。カウンタ回路CN0にはAND回路AND3からの下位計数信号が入力される。カウンタ回路CN0は下位計数信号をカウントクロックとしてカウントを行い、エンコード値を確定する。
【０１２０】
次に、検出回路107およびエンコード回路106の動作を説明する。図17は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。以下では、ラッチ部108が保持している下位位相信号CK0〜CK8の状態が『状態3』である場合を例として説明する。
【０１２１】
まず、動作の概略を説明する。制御信号SW1_1〜SW8_1および制御信号SW1_2〜SW8_2により、下位位相信号CK1〜CK8が保持されているラッチ回路L_1〜L_8の中から選択されたラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号に基づいてサーモメータコード（本例の場合、H状態からL状態へ変化するエッジ位置）が検出される。ラッチ回路L_*（*は、1〜8の何れか）から出力された下位位相信号CK*（*は、1〜8の何れか）と、その下位位相信号CK*を反転した信号とのAND演算の結果がH状態となった場合、サーモメータコードが検出される。サーモメータコードの検出方法は第1の実施形態と同様である。
【０１２２】
また、サーモメータコードが検出されたタイミングで、下位位相信号CK0〜CK8の状態に応じた数のパルスからなる下位計数信号の生成が開始され、カウンタ回路CN0が下位計数信号のカウントを開始する。カウントが終了したときのカウンタ回路CN0のカウント値DO[0]〜DO[2]がエンコード結果となる。
【０１２３】
以下では、前述した<手順(1)>〜<手順(7)>に対応する詳細な動作を説明する。所定の条件を満足するタイミングで比較部109の比較出力COが変化することにより、VCO100から出力された下位位相信号CK1〜CK8の論理状態がラッチ部108に保持される。続いて、制御信号RSLRSTによりRSラッチRS0がリセットされる。この時点のRSラッチRS0の出力信号はL状態である。続いて、制御信号SW*_1（*：1〜8）および制御信号SW*_2（*：1〜8）が所定の順にH状態となる。
【０１２４】
<手順(1)>
制御信号SW6_2および制御信号SW4_1がH状態となると、ラッチ回路L_6に保持されている下位位相信号CK6（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_4に保持されている下位位相信号CK4（H状態またはL状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はL状態のままであり、下位計数信号は生成されない。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b000である。
【０１２５】
<手順(2)>
続いて、制御信号SW4_2および制御信号SW2_1がH状態となると、ラッチ回路L_4に保持されている下位位相信号CK4（H状態またはL状態）がAND回路AND0に入力されると共に、ラッチ回路L_2に保持されている下位位相信号CK2（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はL状態のままであり、下位計数信号は生成されない。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b000である。
【０１２６】
<手順(3)>
続いて、制御信号SW2_2および制御信号SW7_1がH状態となると、ラッチ回路L_2に保持されている下位位相信号CK2（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_7に保持されている下位位相信号CK7（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はL状態のままであり、下位計数信号は生成されない。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b000である。
【０１２７】
<手順(4)>
続いて、制御信号SW7_2および制御信号SW5_1がH状態となると、ラッチ回路L_7に保持されている下位位相信号CK7（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_5に保持されている下位位相信号CK5（H状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はL状態のままであり、下位計数信号は生成されない。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b000である。
【０１２８】
<手順(5)>
続いて、制御信号SW5_2および制御信号SW3_1がH状態となると、ラッチ回路L_5に保持されている下位位相信号CK5（H状態）がAND回路AND0に入力されると共に、ラッチ回路L_3に保持されている下位位相信号CK3（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態からH状態に変化した後、L状態となる。これにより、RSラッチRS0の出力信号はH状態となる。続いて、計数信号LATCNTがL状態からH状態に変化した後、L状態となると、AND回路AND3から1パルス分の下位計数信号が出力され、カウンタ回路CN0がカウントを行う。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b001である。
【０１２９】
<手順(6)>
続いて、制御信号SW3_2および制御信号SW1_1がH状態となると、ラッチ回路L_3に保持されている下位位相信号CK3（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_1に保持されている下位位相信号CK1（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はH状態のままである。続いて、計数信号LATCNTがL状態からH状態に変化した後、L状態となると、AND回路AND3から1パルス分の下位計数信号が出力され、カウンタ回路CN0がカウントを行う。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b010である。
【０１３０】
<手順(7)>
続いて、制御信号SW1_2および制御信号SW8_1がH状態となると、ラッチ回路L_1に保持されている下位位相信号CK1（L状態）がAND回路AND0に入力されると共に、ラッチ回路L_8に保持されている下位位相信号CK8（L状態）を反転した信号がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。その後、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。このため、RSラッチRS0の出力信号はH状態のままである。続いて、計数信号LATCNTがL状態からH状態に変化した後、L状態となると、AND回路AND3から1パルス分の下位計数信号が出力され、カウンタ回路CN0がカウントを行う。この時点でのカウンタ回路CN0の出力信号DO[2:0]は3’b011である。
【０１３１】
この後、制御信号SW1_2および制御信号SW8_1はL状態となる。上記の動作により、『状態3』に対応したエンコード値（DO[2:0]=3’b011）が確定する。
【０１３２】
本実施形態によれば、画素の1列または複数列毎に設けられたカラム部内で2進化および減算を行うことが可能となるので、信号の位相合わせを簡略化することができ、撮像装置を高速化あるいは高画素数化することができる。
【０１３３】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１３４】
2，1002・・・撮像部、5，1005・・・読出電流源部、12，1012・・・垂直選択部、14，1014・・・水平選択部、15，1015・・・カラム処理部、16，1016・・・列AD変換部、17，1017・・・出力部、18・・・クロック生成部、19，1019・・・ランプ部、20，1020・・・制御部、101・・・メモリ部、102・・・演算部、102a・・・演算用カウンタ回路、105・・・計数部、105a ・・・計数用カウンタ回路、106・・・エンコード回路、107・・・検出回路、108，1108・・・ラッチ部、109，1109・・・比較部、110・・・検出部、1018・・・カウント部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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