(57)【要約】【課題】回路規模を小さくすると共に、高速動作、低電力化を可能にする。【解決手段】２つのアナログ−デジタル変換部により、互いに異なる傾斜のアナログ参照信号とアナログ画素信号との大小関係を比較して、このアナログ画素信号をデジタル画素信号に変換する。デジタル合成部により、２つのデジタル画素信号を合成して出力する。２つのアナログ−デジタル変換部により、２つのデジタル画素信号が同時に得られる。２つのデジタル画素信号を時分割で得るものではなく、２つのデジタル画素信号を一時的に記憶するラインメモリが不要になるため、回路規模を小さくでき、製品コストを削減できる。また、変換時間を短くでき、高速動作が可能になる。【選択図】図１
2013207433.tif 000002
【特許請求の範囲】
【請求項１】
第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して上記アナログ画素信号を第１のデジタル画素信号に変換する第１のアナログ−デジタル変換部と、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して上記アナログ画素信号を第２のデジタル画素信号に変換する第２のアナログ−デジタル変換部と、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力するデジタル合成部とを備える
固体撮像装置。
【請求項２】
上記デジタル合成部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、
上記一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、
上記選択信号に基づき、所定の閾値未満の判定のときには上記一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには上記他方のデジタル画素信号を取り出す選択部と、
上記取り出されたデジタル画素信号に上記選択信号を結合して出力する結合部とを有する
請求項１に記載の固体撮像装置。
【請求項３】
上記デジタル合成部の出力信号を入力し、上記デジタル画素信号に対して、該デジタル画素信号に結合されている上記選択信号に基づいて倍率補正を行う信号処理部をさらに備える
請求項２に記載の固体撮像装置。
【請求項４】
上記デジタル合成部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号を合わせてビット幅の広い信号に合成して出力するか、あるいは上記第１のデジタル画素信号および上記第２のデジタル画素信号をインターリーブ合成して出力する
請求項１に記載の固体撮像装置。
【請求項５】
上記デジタル合成部の出力信号を処理する信号処理部をさらに備え、
上記信号処理部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、
上記一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、
上記選択信号に基づき、所定の閾値未満の判定のときには上記一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには上記他方のデジタル画素信号を取り出す選択部と、
上記取り出されたデジタル画素信号に対して、上記選択信号に基づいて倍率補正を行う信号処理部とを有する
請求項４に記載の固体撮像装置。
【請求項６】
上記デジタル合成部は、
正確に倍率補正を行うための校正情報を計算する推定部をさらに備えた
請求項１に記載の固体撮像装置。
【請求項７】
上記推定部は、
デジタル画素信号の不正確な分布が正確な分布になるようにデジタル画素信号を変換する校正値を求める
請求項６に記載の固体撮像装置。
【請求項８】
上記第１の傾斜および上記第２の傾斜は、それぞれ、上記画素信号のノイズ特性に基づいて求められた傾斜である
請求項１に記載の固体撮像装置。
【請求項９】
上記アナログ−デジタル変換部において変換中の時間を計測するカウンタに与えられるパルスが所定数に達するとき、該アナログ−デジタル変換部は次の動作に移行する
請求項１に記載の固体撮像装置。
【請求項１０】
光量０のときのノイズの標準偏差をσ（電子）、画素の飽和電子数をＶwhite、パラメータをＫａ，Ｋｂとするとき、下記の数式（１）のＴoverを最小とするＶthreshによって、上記第１の傾斜はΔＳａで与えられ、上記第２の傾斜はΔＳｂで与えられ、上記アナログ−デジタル変換部における上記所定数は上記Ｔoverで与えられる
請求項８または９に記載の固体撮像装置。
【数１】
2013207433.tif 000015
【請求項１１】
光量０のときのノイズの標準偏差をσ（電子）、画素の飽和電子数をＶwhite、パラメータをＫａ，Ｋｂとし、さらに、上記第１の傾斜のアナログ参照信号の開始電圧をＶa_setback、上記第２の傾斜のアナログ参照信号の開始電圧をＶb_setback、上記第１の傾斜のアナログ参照信号の最近端カラムに対する最遠端カラムの遅延量をＴa_delay、上記第２の傾斜のアナログ参照信号の最近端カラムに対する最遠端カラムの遅延量をＴb_delayとするとき、下記の数式（２）のＴoverを最小とするＶthreshによって、上記第１の傾斜はΔＳａで与えられ、上記第２の傾斜はΔＳｂで与えられ、上記アナログ−デジタル変換部における上記所定数は上記Ｔoverで与えられる
請求項８または９に記載の固体撮像装置。
【数２】
2013207433.tif 000016
【請求項１２】
上記第１の傾斜のアナログ参照信号と上記第２の傾斜のアナログ参照信号とは互いにスケーリングされた関係とされる
請求項１に記載の固体撮像装置。
【請求項１３】
上記第１の傾斜のアナログ参照信号または上記第２の傾斜のアナログ参照信号のうちの一方は参照信号生成器で生成され、他方は、該参照信号生成器で生成されるアナログ参照信号が増幅器で増幅され、あるいは減衰器で減衰されて得られる
請求項１２に記載の固体撮像装置。
【請求項１４】
上記画素アレイ部として、光の感度が大きく異なる画素が混在する画素アレイ部を持つ
請求項１に記載の固体撮像装置。
【請求項１５】
上記画素アレイ部には、可視光に感度を持つ画素と非可視光に感度を持つ画素が混在しているか、あるいは、狭帯域に感度を持つ画素と広帯域に感度を持つ画素が混在している
請求項１４に記載の固体撮像装置。
【請求項１６】
上記画素アレイ部の複数列の画素信号を選択的に上記アナログ−デジタル変換部に供給するマルチプレクサをさらに備える
請求項１に記載の固体撮像装置。
【請求項１７】
上記第１のアナログ−デジタル変換部と上記第２のアナログ−デジタル変換部は、上記画素アレイ部を挟んで互いに対向して配置される
請求項１に記載の固体撮像装置。
【請求項１８】
第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して第１のデジタル画素信号に変換し、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して第２のデジタル画素信号に変換し、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力する
撮像信号出力方法。
【請求項１９】
第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して第１のデジタル画素信号に変換する第１のアナログ−デジタル変換部と、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して第２のデジタル画素信号に変換する第２のアナログ−デジタル変換部と、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力するデジタル合成部とを備える
固体撮像装置を有する電子機器。
【請求項２０】
複数の異なる傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して上記アナログ画素信号を複数のデジタル画素信号に変換する複数のアナログ−デジタル変換部と、
上記複数のデジタル画素信号を合成して出力するデジタル合成部とを備える
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、撮像信号出力方法および電子機器に関し、特に、ＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
従来、固体撮像装置の画素信号の暗い部分は高ゲインで細かく量子化し、明るい部分は低ゲインで粗く量子化して、ダイナミックレンジを拡大する方法が知られている。例えば、特許文献１には、傾斜の小さなアナログ参照信号および傾斜の大きなアナログ参照信号を時分割で生成し、それぞれにおいて、アナログ画素信号との大小関係を比較して、デジタル画素信号を得ることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載される方法では、２つのアナログ参照信号を用いて生成されたデジタル画素信号をそれぞれ一時的に記憶するための２本のラインメモリが必要となり、回路規模が増大している。また、時分割なので、ＡＤ変換（アナログ−デジタル変換）の高速化には最適でない。
【０００５】
本技術の目的は、回路規模を小さくすると共に高速動作、低電力化を可能にすることにある。
【課題を解決するための手段】
【０００６】
本技術の概念は、
第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して上記アナログ画素信号を第１のデジタル画素信号に変換する第１のアナログ−デジタル変換部と、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して上記アナログ画素信号を第２のデジタル画素信号に変換する第２のアナログ−デジタル変換部と、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力するデジタル合成部とを備える
固体撮像装置にある。
【０００７】
本技術において、第１のアナログ−デジタル変換部により、第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係が比較されて、このアナログ画素信号が第１のデジタル画素信号に変換される。また、第２のアナログ−デジタル変換部により、第２の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係が比較されて、このアナログ画素信号が第２のデジタル画素信号に変換される。ここで、第２の傾斜のアナログ参照信号は、第１の傾斜のアナログ参照信号とは傾斜を異にするものである。そして、デジタル合成部により、第１のデジタル画素信号と第２のデジタル画素信号とが合成されて出力される。
【０００８】
このように本技術においては、第１のアナログ−デジタル変換部および第２のアナログ−デジタル変換部により、第１のデジタル画素信号および第２のデジタル画素信号が、同時に得られるものである。そのため、これら第１のデジタル画素信号および第２のデジタル画素信号を一時的に記憶するラインメモリが不要になるため、回路規模を小さくでき、製品コストを削減できる。また、これら第１のデジタル画素信号および第２のデジタル画素信号を時分割で得るものではなく、ＡＤ変換時間を短くでき、高速動作、低電力化が可能になる。
【０００９】
なお、本技術において、例えば、デジタル合成部は、第１のデジタル画素信号および第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、この選択信号に基づき、所定の閾値未満の判定のときには上記一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには他方のデジタル画素信号を取り出す選択部と、この取り出されたデジタル画素信号に選択信号を結合して出力する結合部とを有する、ようにされてもよい。この場合、第１のデジタル画素信号および第２のデジタル画素信号の双方を出力する場合に比べて、出力帯域を抑制でき、また、外部回路における処理負荷を軽減できる。この場合、デジタル合成部の出力信号を入力し、デジタル画素信号に対して、このデジタル画素信号に結合されている選択信号に基づいて倍率補正を行う信号処理部をさらに備える、ようにされてもよい。
【００１０】
また、本技術において、例えば、デジタル合成部は、第１のデジタル画素信号および第２のデジタル画素信号を合わせてビット幅の広い信号に合成して出力するか、あるいは第１のデジタル画素信号および第２のデジタル画素信号をインターリーブ合成して出力する、ようにされてもよい。この場合、デジタル合成部の出力信号を処理する信号処理部をさらに備え、この信号処理部は、第１のデジタル画素信号および第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、この選択信号に基づき、所定の閾値未満の判定のときには一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには他方のデジタル画素信号を取り出す選択部と、この取り出されたデジタル画素信号に対して、選択信号に基づいて倍率補正を行う信号処理部とを有する、ようにされてもよい。
【００１１】
また、本技術において、たとえば、上記デジタル合成部は、正確に倍率補正を行うための校正情報を計算する推定部をさらに備える、ようにされていてもよい。
【００１２】
また、本技術において、例えば、第１の傾斜および第２の傾斜は、それぞれ、画素信号のノイズ特性に基づいて求められた傾斜であってもよい。このような傾斜とされることで、参照信号生成器を単純な積分器で構成でき、単純な実装が可能になる。
【００１３】
また、本技術において、例えば、アナログ−デジタル変換部において変換中の時間を計測するカウンタに与えられるパルス数が所定数に達するとき、このアナログ−デジタル変換部は次の動作に移行する、ようにされてもよい。これにより、動作の高速化が可能になり、消費電力を軽減できる。
【００１４】
第１の傾斜および第２の傾斜、上記アナログ−デジタル変換部における所定数は、例えば、光量０のときのノイズの標準偏差をσ（電子）、画素の飽和電子数をＶwhite、パラメータをＫａ，Ｋｂとするとき、下記の数式（１）のＴoverを最小とするＶthreshによって、第１の傾斜はΔＳａで与えられ、第２の傾斜はΔＳｂで与えられ、上記アナログ−デジタル変換部における所定数は上記最小のＴoverで与えられる。
【００１５】
【数１】
2013207433.tif 000003
【００１６】
また、本技術において、例えば、第１の傾斜のアナログ参照信号と第２の傾斜のアナログ参照信号とは互いにスケーリングされた関係とされてもよい。この場合、例えば、第１の傾斜のアナログ参照信号または第２の傾斜のアナログ参照信号のうちの一方は参照信号生成器で生成され、他方は、この参照信号生成器で生成されるアナログ参照信号が増幅器で増幅され、あるいは減衰器で減衰されて得られる。これにより、製品コストを低減できる。
【００１７】
また、本技術において、例えば、画素アレイ部として、光の感度が大きく異なる画素が混在する画素アレイ部を持っていてもよい。例えば、画素アレイ部には、可視光に感度を持つ画素と非可視光に感度を持つ画素が混在していてもよい。また、例えば、画素アレイ部には、狭帯域に感度を持つ画素と広帯域に感度を持つ画素が混在していてもよい。このような画素アレイ部であっても、ノイズが少なく、かつ、ダイナミックレンジの広いデジタル画素信号を得ることができる。
【００１８】
また、本技術において、画素アレイ部の複数列の画素信号を選択的にアナログ−デジタル変換部に供給するマルチプレクサをさらに備える、ようにされてもよい。この場合、アナログ−デジタル変換部の個数を低減できるので、半導体基板の実装面積が狭い場合ときでも、容易に実装することができる。
【００１９】
また、本技術において、第１のアナログ−デジタル変換部と第２のアナログ−デジタル変換部は、画素アレイ部を挟んで互いに対向して配置される、ようにされてもよい。これにより、並列的に動作する第１のアナログ−デジタル変換部と第２のアナログ−デジタル変換部とを半導体基板に効率的に配置できる。
【発明の効果】
【００２０】
本技術によれば、回路規模を小さくでき、また、高速動作、低電力化が可能となる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】互いにスケーリングされた関係にあるアナログ参照信号Vref-Aとアナログ参照信号Ｖref-Bの電位推移例を示す図である。
【図３】異なる傾きを持つ複数のアナログ参照信号の波形例を示す図である。
【図４】アナログ参照信号の傾きΔＳａ、ΔＳｂを求める際のＶthreshとＴoverとの関係を示す図である。
【図５】デジタル合成部の第１の構成例を示すブロック図である。
【図６】デジタル合成部の第２の構成例を示すブロック図である。
【図７】デジタル合成部の第３の構成例を示すブロック図である。
【図８】ＣＭＯＳイメージセンサの出力を入力する信号処理部を表すブロック図である。
【図９】信号処理部の信号処理例を表すフローチャートである
【図１０】信号処理部の他の信号処理例を表すフローチャートである
【図１１】画像表示装置のハードウェア構成の一例を示す図である。
【図１２】ＣＭＯＳイメージセンサの詳細構成を示す図である。
【図１３】単位画素の構成例を示す図である。
【図１４】比較器の構成例を示す図である。
【図１５】タイミング制御回路で制御されるＡＤ変換動作の流れを示すフローチャートである。
【図１６】タイミング制御回路の動作によって得られるＡＤ変換動作の一例（入力輝度が暗くＶｘが小さい場合）の波形チャートである。
【図１７】タイミング制御回路の動作によって得られるＡＤ変換動作の一例（入力輝度が明るくＶｘが大きい場合）の波形チャートである。
【図１８】入力輝度が暗くＶｘが小さく、傾斜の小さなアナログ参照信号Ｖref-Aおよび傾斜の大きなアナログ参照信号Ｖref-Bのいずれもがアナログ画素信号Ｖｘと交差する例を示す図である。
【図１９】入力輝度が明るくＶｘが大きく、傾斜の大きなアナログ参照信号Ｖref-Bのみがアナログ画素信号Ｖｘと交差する例を示す図である。
【図２０】カラムＡＤ型のＣＭＯＳイメージセンサの場合のアナログ参照信号Ｖref-Aおよびアナログ参照信号Ｖref-Bの波形を示す図である。
【図２１】ＣＭＯＳイメージセンサの動作を制御するタイミング制御回路が生成する波形チャートを示す図である。
【図２２】本技術のカラムＡＤ型のＡＤ変換器の簡潔さを説明するための図である。
【図２３】従来の技術を用いたカラムＡＤ型のＡＤ変換器の複雑さを説明するための図である。
【図２４】画素アレイ部の色配列例を示す図である。
【図２５】画素アレイ部の色配列として可視光と非可視光のような光の感度が大きく異なる画素が混在する例を示す図である。
【図２６】画素アレイ部の色配列として狭帯域の色と広帯域の色のような光の感度が大きく異なる画素が混在する例を示す図である。
【図２７】推定部をさらに備えたデジタル合成部の他の構成例を示すブロック図である。
【図２８】２つのアナログ−デジタル変換器が共に正確である場合、少なくとも一方が不正確である場合を例示する図である。
【発明を実施するための形態】
【００２２】
以下、発明を実施するための形態（以下、「実施の形態」とする）について説明する。なお、説明を以下の順序で行う。
１．実施の形態
２．変形例
【００２３】
＜１．実施の形態＞
［ＣＭＯＳイメージセンサの構成例］
図１は、実施の形態としてのＣＭＯＳイメージセンサ１００の構成例を示している。このＣＭＯＳイメージセンサ１００は、ビデオカメラ、デジタルスチルカメラ、携帯電話付属のカメラ、監視カメラ、ＰＣ用カメラなど、種々の電子機器で使用されるものである。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２４】
このＣＭＯＳイメージセンサ１００は、画素アレイ部１０１と、マルチプレクサ１０２Ａ，１０２Ｂと、ＡＤ（アナログ−デジタル）変換部１０３Ａ，１０３Ｂと、参照信号生成器１０５Ａと、増幅器１０５Ｂと、デジタル合成部１０８を有している。ＡＤ変換部１０３Ａ，１０３Ｂは、画素アレイ部１０１の単位画素１１から出力される同一のアナログ画素信号を、同時並列的に、デジタル画素信号に変換する。
【００２５】
マルチプレクサ１０２Ａ，１０２Ｂは、画素アレイ部１０１の複数列、この例では２列の画素信号を、ＡＤ変換部１０３Ａ，１０３Ｂに選択的に供給する。このようにマルチプレクサ１０２Ａ，１０２Ｂを用いることで、ＡＤ変換部１０３Ａ，１０３Ｂの個数を低減できるので、半導体基板の実装面積が狭い場合ときでも、容易に実装することができる。ＡＤ変換部１０３Ａ，１０３Ｂは、画素アレイ部１０１を挟んで互いに対向して配置される。これにより、並列的に動作するＡＤ変換部１０３Ａ，１０３Ｂを半導体基板に効率的に配置できる。すなわち、対向配置はカラム幅が狭い場合でもＡＤ変換部をたくさん置いて実装面積を小さくできる。一方、実装コストをあまり考慮しなくてもよい場合や、十分な実装面積がある場合は片側配置にしても良い。こうすれば、デジタル合成部１０８をカラム毎に配置して、データの転送速度をより高速化できる。
【００２６】
ＡＤ変換部１０３Ａは、アナログ画素信号を高ゲインで細かく量子化して、デジタル画素信号を得る。すなわち、このＡＤ変換部１０３Ａは、参照信号生成器１０５Ａで生成される傾斜の小さなアナログ参照信号（ランプ信号）とアナログ画素信号との大小関係を比較して、アナログ画素信号をデジタル画素信号に変換する。ＡＤ変換部１０３Ａは、アナログ比較器１０６Ａと、デジタルカウンタ１０７Ａを有している。アナログ比較器１０６Ａは、参照信号生成器１０５Ａで生成される傾斜の小さなアナログ参照信号Ｖref-Aと画素アレイ部１０１から出力されるアナログ画素信号との大小関係を比較する。
【００２７】
デジタルカウンタ１０７Ａは、クロックパルスをカウントして変換中の時間を計測して、その長さよりレベルの大きさを計測する。デジタルカウンタ１０７Ａのカウント動作は、アナログ比較器１０６Ａの比較出力に基づき、ランプ信号たるアナログ参照信号Ｖref-Aがアナログ画素信号と交差する時点で、停止される。このデジタルカウンタ１０７Ａで計測されたレベル値は、ＡＤ変換部１０３Ａの出力、つまり変換されたデジタル画素信号となる。
【００２８】
また、ＡＤ変換部１０３Ｂは、アナログ画素信号を低ゲインで粗く量子化して、デジタル画素信号を得る。すなわち、このＡＤ変換部１０３Ｂは、増幅器１０５Ｂで生成される傾斜の大きなアナログ参照信号（ランプ信号）とアナログ画素信号との大小関係を比較して、アナログ画素信号をデジタル画素信号に変換する。
【００２９】
増幅器１０５Ｂは、上述したＡＤ変換部１０３Ａの参照信号生成器１０５Ａで生成されたアナログ参照信号Ｖref-Aを増幅して、傾斜の大きなアナログ参照信号Ｖref-Bを得る。この場合、アナログ参照信号Ｖref-Aとアナログ参照信号Ｖref-Bとは互いにスケーリングされた関係にある。図２は、互いにスケーリングされた関係にあるアナログ参照信号Ｖref-Aとアナログ参照信号Ｖref-Bの電位推移の一例を示している。
【００３０】
換言すれば、アナログ参照信号Ｖref-Aとアナログ参照信号Ｖref-Bとを互いにスケーリングされた関係にする場合には、上述したようにアナログ参照信号Ｖref-Bを増幅器１０５Ｂにより得ることが可能となる。なお、同様の考えで、参照信号生成器１０５Ａと同様の参照信号生成器でアナログ参照信号Ｖref-Bを生成し、このアナログ参照信号Ｖref-Bを減衰器で減衰してアナログ参照信号Ｖref-Aを得るようにしてもよい。勿論、アナログ参照信号Ｖref-A，Ｖref-Bの双方を、参照信号生成器１０５Ａと同様の参照信号生成器で生成することも可能である。
【００３１】
ＡＤ変換器１０３Ｂは、アナログ比較器１０６Ｂと、デジタルカウンタ１０７Ｂを有している。アナログ比較器１０６Ｂは、アナログ参照信号Ｖref-Bと画素アレイ部から出力されるアナログ画素信号との大小関係を比較する。デジタルカウンタ１０７Ｂは、クロックパルスをカウントして変換中の時間を計測して、その長さよりレベルの大きさを計測する。デジタルカウンタ１０７Ｂのカウント動作は、アナログ比較器１０６Ｂの比較出力に基づき、ランプ信号たるアナログ参照信号Ｖref-Bがアナログ画素信号と交差する時点で、停止される。このデジタルカウンタ１０７Ｂで計測されたレベル値は、ＡＤ変換部１０３Ｂの出力、つまり変換されたデジタル画素信号となる。
【００３２】
この実施の形態で、アナログ参照信号Ｖref-Aおよびアナログ参照信号Ｖref-Bの傾斜は、固定化されてもよい。この固定化により、ＩＳＯ感度を撮影前に調整する必要がなくなり、撮影するシーンに応じた撮影パラメータの予測制御が簡素化されてカメラが扱い易くなる。ＩＳＯ感度を調整するプログラマビリティを実現する回路の実装も不要となり、ハードウェアが簡素化される。また、この実施の形態で、ＡＤ変換部１０３Ａ，１０３Ｂにおいて、デジタルカウンタ１０７Ａ，１０７Ｂに与えられるパルスが所定数に達するとき、これらＡＤ変換部１０３Ａ，１０３Ｂは次の動作に移行するようにされる。これにより、動作の高速化が可能になり、消費電力を軽減できる。
【００３３】
図３は、アナログ参照信号Ｖref-Aおよびアナログ参照信号Ｖref-Bの波形を示している。Ｓａ，Ｓｂはそれぞれアナログ参照信号Ｖref-A，Ｖref-Bであり、横軸のカウント値に対応した縦軸のアナログ値が一対一に対応する。この図３において、縦軸(Voltage)は画素のアナログの出力電圧であり、特に遮光状態（つまり受光量０）の平均電圧をＶblack（＝０）とし、最大の受光量を表す白レベルの電圧をＶwhiteとする。一方、横軸（Time）は時間をデジタルカウンタでカウントした値である。
【００３４】
図３のアナログ参照信号Ｖref-Aの傾斜ΔＳａ、アナログ参照信号Ｖref-Bの傾斜ΔＳｂ、およびＡＤ変換に要する時間（カウント数）Ｔoverなどは、アナログ画素信号のノイズ特性に基づいて以下のように求められる。
【００３５】
まず、ＡＤ変換部に入力される画素信号の特性を表す定数として、遮光状態（つまり受光量０）の画素信号のノイズの標準偏差は、以下の数式（４）のσ、最大の受光量を表す白レベルの電圧は、以下の数式（３）のＶwhiteである。これらの定数は、任意の方法で得られた推定値である。
【００３６】
また、画質に関連する定数として、画像暗部の画質を決めるパラメータは、以下の数式（４）のＫａ、画像明部の画質を決めるパラメータは、以下の数式（４）のＫｂである。なお、パラメータＫａ，Ｋｂの通常値は、例えばＫａ＝１、Ｋｂ＝１である。値を小さくすると画質が多少向上するが、ＡＤ変換に要する時間が長くなる。なお、説明を簡単にするため、画素が光電変換でｎ電子を電圧ｎボルトに変換するものとみなす。
【００３７】
上記の設定で、数式（３）、数式（４）のＶthreshに［０，Ｖwhite］の範囲の全ての値を代入して、以下の数式（２）のＴoverを評価すると、Ｔoverが最小となるようなＶthreshが決まる。このＴoverがＡＤ変換に要する最小の時間（カウント数）となる。なお、図４は、ＶthreshとＴoverとの関係を示している。
【００３８】
Ｔoverを最小にするＶthreshが得られれば、アナログ参照信号Ｖref-Aの傾斜である数式（４）のΔＳａ、アナログ参照信号Ｖref-Bの傾斜である数式（４）のΔＳｂ、ＡＤ変換部１０３Ａの飽和値である数式（３）のＴa_over、ＡＤ変換部１０３Ｂの飽和値である数式（３）のＴb_overが従属的に決まる。
【００３９】
上記によって得られたＴoverは、タイミング制御回路がＡＤ変換部のカウンタに与える最小のパルス数となる。すなわち、Ａ／Ｄ変換部のカウンタにＴover回のパルスを与えてから直ちに次の動作に移行するようにタイミング制御回路を設計することによって、無駄なカウント動作を防ぎ、動作時間を最適化することができる。すなわち、消費電力の低減や高速な動作などの効果が得られる。
【００４０】
【数２】
2013207433.tif 000004
【００４１】
デジタル合成部１０８は、ＡＤ変換部１０３Ａでアナログ画素信号を高ゲインで細かく量子化して得られたデジタル画素信号Ｖａと、ＡＤ変換部１０３Ｂでアナログ画素信号を低ゲインで粗く量子化して得られたデジタル画素信号Ｖｂとを合成して出力する。
【００４２】
デジタル合成部１０８に入力されるＶａ，Ｖｂは、ＣＤＳ(correlateddouble sampling、相関２重サンプリング)処理されたデジタル信号である。ＣＤＳは、画素信号の読み出しノイズを低減するために用いられる信号処理方法である。特に、ＣＤＳによって画素の信号電荷が電荷−電圧変換回路に流入する前後の電圧レベルの差を検出することで、熱雑音（ｋＴＣノイズ）を低減した出力を得ることができる。以下の数式（５）は、図示しないアナログ回路でＣＤＳを行った場合の、ＡＤ変換結果Ｔａ、Ｔｂと、デジタル画素信号Ｖａ，Ｖｂの関係を示している。
【００４３】
【数３】
2013207433.tif 000005
【００４４】
図５は、デジタル合成部１０８の第１の構成例を示している。図示の例において、デジタル合成部１０８は、オフセット調整部２０１Ａ，２０１Ｂおよび結合部２０６を備えている。なお、図示の例において、デジタル画素信号Ｖａ，Ｖｂは、それぞれ、１１ビットの信号とされている。
【００４５】
オフセット調整部２０１Ａ，２０１Ｂは、それぞれ、１１ビットの値を入力し、黒レベルを所定値（例えば、１６）に移動させるオフセット調整を行い、０以下の値を０に、１０２３以上の値を１０２３に書き換えて、１０ビットの値を結合部２０６に出力する。これによって、有効なデータを最小限のビット数幅のバスで外部に出力することができる。
【００４６】
黒レベルの算出方法については、図示しない常に遮光されたオプティカルブラック画素の信号値を統計処理する一般的な方法（ＯＰＢ領域の画素の平均値を求める等）を利用する。つまり、オフセット調整部２０１Ａ，２０１Ｂは、その平均値のレベルが出力値で黒レベルを表す値（例えば、１６）となるように調整する。例えば、黒レベルを表す値を１６にすると、値域−１６〜１００７が、０〜１０２３の１０ビットのデータにエンコードされて、若干のマイナスレベルを含めて出力される。
【００４７】
以下の数式（６）は、オフセット調整部２０１Ａ，２０１Ｂにおけるオフセット調整処理を示している。すなわち、このオフセット調整処理は、デジタル画素信号Ｖａ，Ｖｂと、黒レベルＯＰＢとの差分を計算する処理である。
【００４８】
【数４】
2013207433.tif 000006
【００４９】
結合部２０６は、デジタル画素信号Ｖａ，Ｖｂを合わせてビット幅の広い信号に合成して外部出力線に出力する。図示の例では、Ｖａ，Ｖｂのそれぞれ１１ビットの信号がオフセット調整部２０６を経てから、２０ビット幅の信号に造成される。
【００５０】
図６は、デジタル合成部１０８の第２の構成例を示している。図示の例において、デジタル合成部１０８は、オフセット調整部２０１Ａ，２０１Ｂおよび結合部２０７を備えている。なお、図示の例において、デジタル画素信号Ｖａ，Ｖｂは、それぞれ、１１ビットの信号とされている。オフセット調整部２０１Ａ，２０１Ｂは、上述の図５に示すデジタル合成部１０８におけるオフセット調整部２０１Ａ，２０１Ｂと同様に、それぞれ、１１ビットの値を入力し、黒レベルを所定値（例えば、１６）に移動させるオフセット調整を行い、１０ビットの値を結合部２０７に出力する。結合部２０７は、デジタル画素信号Ｖａ，Ｖｂを、入力クロックに対して倍のクロックでインターリーブ合成して外部出力線に出力する。
【００５１】
図７は、デジタル合成部１０８の第３の構成例を示している。図示の例において、デジタル合成部１０８は、オフセット調整部２０１Ａ，２０１Ｂ、判定部２０２、選択部２０３および結合部２０４を備えている。なお、図示の例において、デジタル画素信号Ｖａ，Ｖｂは、それぞれ、１１ビットの信号とされている。オフセット調整部２０１Ａ，２０１Ｂは、上述の図５に示すデジタル合成部１０８におけるオフセット調整部２０１Ａ，２０１Ｂと同様に、それぞれ、１１ビットの値を入力し、黒レベルを所定値（例えば、１６）に移動させるオフセット調整を行う。
【００５２】
判定部２０２は、デジタル画素信号Ｄａを、Ｄthreshを閾値として比較して、デジタル画素信号Ｄａがその閾値未満か否かを判定して１ビットの選択信号ｓｅｌを得る。例えば、閾値以上と判定されるときはｓｅｌ＝１とされ、閾値未満と判定されるときはｓｅｌ＝０とされる。
【００５３】
上記の閾値Ｄthreshは、図３のアナログ信号のレベルＶｔｈｒｅｓｈのレベルに対応するデジタル値であり、例えば以下の数式（７）を計算して得られる値である。
【００５４】
【数５】
2013207433.tif 000007
【００５５】
以下の数式（８）は、判定部２０２における判定処理を示している。すなわち、この判定処理は、Ａ系統のデジタル画素信号Ｄａと上記の閾値Ｄthreshとを比較して、選択信号ｓｅｌの値を決める処理である。
【００５６】
【数６】
2013207433.tif 000008
【００５７】
なお、この判定処理はＡ系統のデジタル画素信号Ｄａを用いた方法に限定せず、例えばＢ系統のデジタル画素信号Ｄｂを用いた方法でもよい。この場合、Ｂ系統のデジタル画素信号ＤｂをＡ系統の閾値Ｔa_overと等価なレベルの閾値と比較して選択信号ｓｅｌを得ても良い。この等価なレベルとは、アナログ画素信号がほぼ同じレベルであるＡ系統のデジタル値に対応したＢ系統のデジタル値の事である。
【００５８】
選択部２０３は、選択信号ｓｅｌに基づき、閾値未満の判定のときにはデジタル画素信号Ｄａを取り出し、閾値以上の判定のときにはデジタル画素信号Ｄｂを取り出す。以下の数式（９）は、選択部２０３における選択処理を示している。すなわち、この選択処理は、選択信号ｓｅｌの値に応じて、Ａ系統のデジタル画素信号ＤａまたはＢ系統のデジタル画素信号Ｄｂのうち一方を選択してＤｃを決める処理である。
【００５９】
【数７】
2013207433.tif 000009
【００６０】
結合部２０４は、選択部２０３で取り出されたデジタル画素信号Ｄｃと選択信号ｓｅｌを１つのワード（１１ビットの信号）に結合して外部出力線に出力する。
【００６１】
図８は、ＣＭＯＳイメージセンサ１００の出力を入力する信号処理部１０９１を表す。この信号処理部１０９１は、ＣＭＯＳイメージセンサ１００において撮像された信号を処理する。ＣＭＯＳイメージセンサ１００のデジタル合成部１０８が上述の図５、図６の構成を採る場合、後述する図９のフローチャートに従って、選択処理、倍率補正処理を行った後に、一般的なカメラ信号処理を行う。また、ＣＭＯＳイメージセンサ１００のデジタル合成部１０８が上述の図７の構成を採る場合、後述する図１０のフローチャートに従って、倍率補正処理を行った後に、一般的なカメラ信号処理を行う。一般的なカメラ信号処理とは、ホワイトバランス処理、デモザイク処理、トーンマッピング処理、ガンマ補正処理などを行って撮像された信号を画像データに変換する処理である。
【００６２】
図９は、デジタル合成部１０８が上述の図５、図６の構成である場合の信号処理部１０９１の信号処理例を表すフローチャートである。デジタル合成部１０８が図５、図６の構成で出力された撮像信号は、Ｄａ（図５、図６の出力データのうちＡ０−Ａ９に対応）、Ｄｂ（図５、図６の出力データのうちＢ０−Ｂ９に対応）となる。ステップＳＴ１１では、上記の数式（８）を用いた選択信号ｓｅｌの値に応じて、上記の数式（９）によって、Ｄｃの値を決める。
【００６３】
次に、ステップＳＴ１２において、選択信号ｓｅｌの値に応じて、各画素信号Ｄｃに対して倍率補正処理を行って、画素信号Ｄの値を決める。以下の数式（１０）は、倍率補正処理を示している。すなわち、この倍率補正処理は、選択信号ｓｅｌの値に応じて、デジタル画素信号Ｄｃに、ΔＳａまたはΔＳｂを掛けて倍率を補正する処理である。
【００６４】
【数８】
2013207433.tif 000010
【００６５】
全ての画素について画素信号Ｄを求めた後、ステップＳＴ１３において、一般的なカメラ信号処理を行って、人間がデジタル写真として鑑賞できる画像データを得る。
【００６６】
図１０は、デジタル合成部１０８が上述の図７の構成である場合の信号処理部１０９１の信号処理例を表すフローチャートである。デジタル合成部１０８が図７の構成で出力された撮像信号は、Ｄｃ（図７の出力データのうちＣ０−Ｃ９に対応）、ｓｅｌ（図７の出力データのｓｅｌに対応）となる。
【００６７】
ステップＳＴ１２では、上述の図９のフローチャートのステップＳＴ１２と同様に、選択信号ｓｅｌの値に応じて、各画素信号Ｄｃに対して倍率補正処理を行って、画素信号Ｄの値を決める。そして、全ての画素について画素信号Ｄを求めた後、ステップＳＴ１３において、一般的なカメラ信号処理を行って、人間がデジタル写真として鑑賞できる画像データを得る。
【００６８】
なお、イメージセンサ１００と信号処理部１０９１の間の伝送路においては、さらに情報圧縮装置および情報伸長装置を用いて情報量を減らして通信しても良い。
【００６９】
また、イメージセンサ１００と信号処理部１０９１は同一のデバイス内に収められたものであっても良いが、異なるデバイスに分かれていても良い。すなわち、信号処理部１０９１はイメージセンサ１００とは異なるＤＳＰに実装されたものであっても良い。また、イメージセンサ１００と信号処理部１０９１間の伝送路は直接的な接続に限定するものではなく、コンピュータやインターネットを介するものであっても良い。すなわち、ストレージやネットワークなどを通じて記憶伝送されるものでもよい。
【００７０】
図２７は、デジタル合成部１０８にアナログゲインとデジタルゲインを出来るだけ正確に一致させるための推定部４０１をさらに備えた例である。推定部４０１は複数のデジタル画素信号Ｄａとデジタル画素信号Ｄｂを入力して、その情報からアナログ参照信号Vref-Aとアナログ参照信号Vref-Bの傾斜に準ずる情報を推定する計算を行う。この情報を校正情報４０２として後段の信号処理部１０９１へ出力する。
【００７１】
推定部４０１で生成される校正情報４０２は信号処理部１０９１で行われる倍率補正処理で倍率を補正する演算をより正確にするために用いる。校正情報４０２が必要な理由は、参照信号生成器１０５Ａや増幅器１０５Ｂがアナログ回路であるため製造上の誤差が出やすいからである。例えばアナログ参照信号の傾きが１０電子／ＳＴＥＰとなるアナログ回路を設計し製造しても、実際は９．７電子／ＳＴＥＰのように誤差が含まれることが多く、正確なアナログ−デジタル変換器を製造する事が難しいためである。もし、９．７電子／ＳＴＥＰのように不正確であるにもかかわらず、これを１０電子／ＳＴＥＰだとみなして倍率補正すると、結果画像に現れる色相変化などの不具合の原因となる。
【００７２】
図２８(a)は２つのアナログ−デジタル変換器が共に正確である場合、図２８(ｂ)は少なくとも一方が不正確である場合を例示したものである。この例では、一方のアナログ−デジタル変換器であるA系統の傾きを１電子／ＳＴＥＰとし、他方のアナログ−デジタル変換器であるB系統の傾きを１０電子／ＳＴＥＰとして、ともに正確であるとする。すなわち、A系統のデジタル値がB系統のデジタル値の１０倍の倍率となる。つまり、図２８(a)でB系統の値が１０以上１１未満に対応するA系統の値は１００以上１１０未満となる。
【００７３】
しかし、もし仮に２つのアナログ−デジタル変換器が不正確で、A系統のデジタル値がB系統のデジタル値の９．７倍となる倍率の場合、図２８(ｂ)のようにB系統の値が１０以上１１未満に対応するA系統の値は９７以上１０７未満となる。このとき、A系統の値をおおよそ１００／９７倍の校正値で変換すれば図２８(a)と同等の正確さに補正できる。したがって、１００／９７倍という値が校正情報４０２となり、信号処理部１０９１で行われる倍率補正処理で倍率を補正する演算を行うときに、より正確な補正を行うことが出来るようになる。
【００７４】
この校正情報４０２は、B系統のデジタル画素信号の値に対するA系統のデジタル画素信号の値の分布を計測し、もし不正確な分布であれば、B系統の値に対応した正確な分布になるようにデジタル画素信号を変換する校正値を求めればよい。校正値の求め方を単純に言えば、B系統の値１０に対応するA系統の値は図２８（ａ）のように理想的には１００であるが、実際は図２８（ｂ）のようにB系統の値１０に対応するA系統の値の最小値が９７であったとすると、これらの比より校正値を１００/９７倍と求めることが出来るが、求め方はこれに限定するものではない。
【００７５】
図１１は、実施の形態における画像表示装置のハードウェア構成の一例を示す図である。ここでは、画像表示装置の具体例として携帯機器を想定する。この携帯機器は、写真撮影のために撮像部１００１と、信号処理部１００５と、フラッシュＲＯＭ１０２３とを備え、画像表示のために画像処理部１０２１と、表示部１０３１とを備える。また、この携帯機器は、全体的な制御を行うためにプロセッサ１０１１と、ＲＯＭ（Read Only Memory）１０１２と、ＲＡＭ（Random AccessMemory）１０１３とを備える。
【００７６】
また、この携帯機器は、加速度や角速度位置や方位などの取得のためセンサ部１００６を備える。また、この携帯機器は、データ通信のためにデータ通信部１０２４と、アンテナ１０３４を備える。また、この携帯機器は、音声入出力のために音声入力部１０２５と、音声出力部１０２６とを備える。さらに、この携帯機器は、ユーザからの操作のために操作部１０２２を備える。 
【００７７】
撮像部１００１は、撮像素子としてのＣＭＯＳイメージセンサ１００４（図８のＣＭＯＳイメージセンサ１００が対応する）により構成される光電変換器であり、その結像面に光学ブロックを通じた像が結像される。この撮像部１００１には光学ブロックとして光学フィルタ１００８や光学レンズ１００２や光学絞り１００３などが設けられる。
【００７８】
信号処理部１００５（図８の信号処理部１０９１が対応する）は、撮像部１００１において撮像された画像信号について、ホワイトバランス処理やデモザイク処理やトーンマッピング処理やガンマ補正などのカメラ信号処理を行なって画像データに変換する処理を行なう。フラッシュＲＯＭ１０２３には、信号処理部１００５において処理された画像データを記録する。 
【００７９】
画像処理部１０２１は、画像データに対して座標変換などを施して描画する機能を有するグラフィックプロセッサである。表示部１０３１は、画像処理部１０２１によって描画された画像データを表示するものであり、例えばＬＣＤ（Liquid Crystal Display）などにより構成される。 
【００８０】
プロセッサ１０１１は、携帯機器全体の処理を司るものであり、作業領域としてＲＡＭ１０１３を使用する。ＲＯＭ１０１２には、撮像部１００１を制御するためのプログラムや信号処理部１００５のプログラムや、画像データの記録制御および再生制御などを実行するためのプログラムが書き込まれている。 
【００８１】
データ通信部１０２４は、他のデータ通信可能な装置とデータ通信を行うための変復調回路を備えている。アンテナ１０３４は、無線式によるデータ通信のための高周波信号を送受するものである。このデータ通信は銅線や光ファイバを用いた有線式でもよい。音声入力部１０２５はユーザから与えられた音声入力を受けるものであり、音声出力部１０２５はユーザに対して音声出力を供給するものである。操作部１０２２は、ユーザからの操作入力を受ける操作デバイスであり、シャッターボタン、テンキー、方向キー、タッチパネル等を備えることができる。 
【００８２】
［ＣＭＯＳイメージセンサの詳細構成例］
図１２は、ＣＭＯＳイメージセンサ１００の詳細構成を示している。ＣＭＯＳイメージセンサ１００は、単位画素１１が行列状に２次元配置されてなる画素アレイ部１０（図１の画素アレイ部１０１に対応）と、この画素アレイ部１０の各画素１１を駆動する周辺の駆動系及び信号処理系を有する。周辺の駆動系や信号処理系として、タイミング制御回路３１、参照信号生成器３５、行走査回路３６、列走査回路３７、カラムＡＤ部２０、マルチプレクサ２１（図１のマルチプレクサ１０２Ａ，１０２Ｂに対応）およびデジタル合成部３９（図１のデジタル合成部１０８に対応）が設けられている。これらの駆動系及び信号処理系は、画素アレイ部１０と同一の半導体基板（チップ）上に集積されていてもよいし、異なる半導体基板に実装され、マルチチップ実装または積層実装によって接続されたものであっても良い。
【００８３】
単位画素１１は光電変換素子であり受光量に応じた画素信号を出力する。単位画素１１の出力は、行制御線１３（１３−１〜１３−ｎ）によって制御される。行走査回路３６はある一行の単位画素１１の画素信号が出力されるように制御する。単位画素１１が出力する画素信号は、列信号線１２（１２−１、１２−２）を伝わり、マルチプレクサ（スイッチ）２１で選択されて、カラムＡＤ部２０でアナログ-デジタル変換される。マルチプレクサ２１は、端子ｘが端子aまたは端子bと選択的に接続されて画素信号を伝達する。選択の制御はタイミング制御回路３１によって行われる。
【００８４】
カラムＡＤ部２０は、ＡＤ変換器２９（図１のＡＤ変換部１０３Ａ，１０３Ｂに対応）を列状に配置したものである。ＡＤ変換器２９は画素信号２５と参照信号３２の大小関係を比較器２２（図１のアナログ比較器１０６Ａ，１０６Ｂに対応）で比較し２値の結果をカウンタ回路２３（図１のデジタルカウンタ１０７Ａ，１０７Ｂに対応）に与える。比較器２２はＰＳＥＴ信号３３をトリガとするオートゼロ（Auto zero）回路を有しており、画素信号２５と参照信号３２とのレベルの差であるオフセットをゼロにする。さらに、基本的にゼロにしつつも所定の小さなオフセットを与えて参照信号が画素信号と必ず交差して比較器２２の出力が必ず反転するような工夫を与えてもよい。
【００８５】
カウンタ回路２３はタイミング制御回路３１から、カウンタ制御信号３４でカウンタリセット、カウンタクロック、カウント方向が与えられて、カウント動作する。カウンタクロックは比較器２２の出力によってマスクされるようになっていて、画素信号２５のレベルに応じたデジタル値が得られるようになっている。
【００８６】
参照信号生成器３５（図１の参照信号生成器１０５Ａ、増幅器１０５Ｂに対応）は、計測時に単調減少する参照信号３２を生成する。
【００８７】
バスバッファ２４は出力を制御するためのものであり、列走査回路３７の選択信号によって、値を水平出力線３８に出力する。ラッチ付きのバスバッファであればＡＤ変換動作と転送動作を並列化できてなお良いが、ラッチ付きであることは必須ではない。この実施の形態においては、バスバッファ２４がラッチ付きのバスバッファであるとして説明する。なお、ラッチ付きのバスバッファは、従来の時分割式で必須要件のメモリとは目的が異なるものである。このバスバッファ２４は、ＡＤ変換の本質的な動作とは関係なく、単にＡＤ変換動作と変換値出力動作を並列化するために存在し、現在行のＡＤ変換時に前回行のＡＤ変換値を出力する。
【００８８】
デジタル合成部３９は、２系統の水平出力線３８から値を同時に受け取り、デジタル的な合成処理をして外部出力線４０に出力する。
【００８９】
タイミング制御回路３１はマスタークロックＭＣＫを動作タイミングの基準として、ＣＭＯＳイメージセンサの全体的な動作シーケンスを制御する。
【００９０】
［単位画素の構成例］
図１３は、単位画素１１の構成例を示している。この単位画素１１は、光電変換素子としてたとえばフォトダイオード１１１を有している。単位画素１１は、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
【００９１】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ１１２は、フォトダイオード１１１と、出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子を、フローティングディフュージョンＦＤに転送する。
【００９２】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００９３】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１２に接続され、画素部外の定電流源とソースフォロアを構成している。そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
【００９４】
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１２に出力する。垂直信号線１２を通じて、各画素から出力された電圧（アナログ画素信号）は、カラムＡＤ部２０（図１２参照）に出力される。この実装例では垂直信号線１２とカラムＡＤ部２０の間にマルチプレクサ２１が使われている。
【００９５】
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートの制御線が行ごとに接続されていることから、１行分の各画素について同時並列的に行われる。
【００９６】
単位画素部１１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての行走査回路３６により駆動される。
【００９７】
［比較器の構成例］
図１４は、比較器２２の構成例を示している。この比較器２２は、差動アンプを基本構成とした差動比較器となっている。図１４において、差動アンプは、ソースが共通に接続されたＮｃｈ．の入力トランジスタ対３１１，３１２と、この入力トランジスタ対３１１，３１２の各ドレインと電源ＶＤＤとの間に接続され、ゲートが共通に接続されたＰｃｈ．のトランジスタ対３１３，３１４と、入力トランジスタ対３１１，３１２のソース共通接続ノードとグランドとの間に接続されたＮｃｈ．の電流源トランジスタ３１５とから構成されている。
【００９８】
この差動アンプにおいて、入力トランジスタ対３１１，３１２の各ゲートとドレインとの間にＰｃｈ．のトランジスタ３１６，３１７がそれぞれ接続されている。これらトランジスタ３１６，３１７は、各ゲートにＬｏｗアクティブのリセットパルスＰＳＥＴが与えられることでオン状態となり、入力トランジスタ対３１１，３１２の各ゲートとドレインとを短絡し、これらトランジスタ対３１１，３１２の各ゲート電圧、即ち比較器２２の２つの入力端の電圧が出力の反転レベルとなるように容量３１８，３１９をリセットするリセット手段として機能する。これにより後述する動作レンジを調節できる。なお、トランジスタ３１６とトランジスタ３１７のサイズを異ならせることなどの工夫によりリセットする出力の反転レベルを多少ずらしてもよい。これはＡＤ変換動作中に必ず比較器２２の出力が反転するための工夫として知られている。
【００９９】
入力トランジスタ対３１１，３１２の各ゲートには、容量３１８，３１９の各一端がそれぞれ接続されている。これらの容量３１８，３１９は入力電圧にオフセットを与え、後述する動作レンジを調整するためのものである。容量３１８の他端は、画素アレイ部１０の各単位画素１１から出力されるアナログ画素信号Ｖｘを伝送する列信号線１２に接続される。容量３１９の他端は、参照信号生成器３５で生成されたアナログ参照信号Ｖrefを伝送する参照信号線３２に接続されている。
【０１００】
図１４に示す比較器２２においては、アナログ画素信号Ｖｘとアナログ参照信号Ｖrefの比較を開始する直前にリセットパルスＰＳＥＴが活性化（Ｌｏｗアクティブ）される。これにより、トランジスタ３１６，３１７がオン状態となり、入力トランジスタ対３１１，３１２の各ゲートとドレインとが短絡され、入力トランジスタ対３１１，３１２の動作点がドレイン電圧にリセットされる。
【０１０１】
この動作点で、差動アンプの２つの入力端電圧、すなわち入力トランジスタ対３１１，３１２の各ゲート電圧のオフセット成分（アナログ画素信号Ｖｘとアナログ参照電圧ＶrefのＤＣオフセット、および入力トランジスタ対３１１，３１２の閾値ばらつきに起因するオフセット）がほぼキャンセルされる。すなわち、差動アンプの２つの入力端電圧がほぼ同電圧となる（オートゼロ動作）。
【０１０２】
このオートゼロ動作により、アナログ画素信号Ｖｘとアナログ参照信号Ｖrefの比較動作時に、トランジスタによって構成される比較器が有効に動作可能な電圧レベルで動作できるように、動作レンジを調整できる。比較器２２は、アナログ画素信号Ｖｘとアナログ参照信号Ｖrefの大小関係を示す２値結果（out2）を出力する。
【０１０３】
タイミング制御回路３１で制御されるＡＤ変換動作の流れを、図１５のフローチャートを参照して説明する。図１６、図１７は、タイミング制御回路３１の動作によって得られるＡＤ変換動作の一例の波形チャートである。図１６は入力輝度が暗くＶｘが小さい場合の例であり、図１７は入力輝度が明るくＶｘが大きい場合の例である。図１６、図１７のＳ１〜Ｓ５は、図１５のステップＳＴ１〜ステップＳＴ５に対応する。
【０１０４】
「FD reset」は、画素１１のフローティングディフュージョンＦＤのレベルをリセットする信号線の状態を示している。「FD read」は、画素１１のフローティングディフュージョンＦＤに電荷転送を制御する信号線の状態を示している。「Vref-A」は、アナログ参照信号３２Ａの電位を示している。「Vref-B」は、アナログ参照信号３２Ｂの電位を示している。「Vx」は、アナログ画素信号２５の電位を示している。
【０１０５】
「Vco-A」は、比較器２２-Aの出力レベルを示している。「Vco-B」は、比較器２２-Bの出力レベルを示している。「CK」は、カウンタ制御信号３４で与えられるカウンタクロック（クロックパルス）を示している「Updown」は、カウンタ制御信号３４で与えられるカウンタ方向を示している。「Counter-A」は、カウンタ回路２３-Aの内部カウント値を示している。「Counter-B」は、カウンタ回路２３-Bの内部カウント値を示している。
【０１０６】
ステップＳＴ１において、以下の動作が行われる。すなわち、行走査回路３６が画素アレイ部１０の所定の画素列を選択し、マルチプレクサ２１が所定の列信号線１２を選択する。また、画素１１のフローティングディフュージョンＦＤのレベルをリセットし、参照信号生成器３５が出力するアナログ参照信号３２のレベルをリセットし、さらに、カウンタ回路２３のカウント方向をダウン（Down）にセットする。
【０１０７】
次に、ステップＳＴ２において、ＰＳＥＴ信号３３で、比較器２２をリセットする。次に、ステップＳＴ３において、カウンタクロック３４にＫｐ回だけカウンタクロックＣＫを出してＰ相レベル（画素１１のリセットレベル）を計測する。この場合、アナログ画素信号Ｖｘとアナログ参照信号Ｖrefとが交差する時点で、カウンタクロックは比較器２２の出力によってマスクされ、カウンタ回路２３のカウント動作は止まる。
【０１０８】
次に、ステップＳＴ４において、以下の動作が行われる。すなわち、参照信号生成回路３５が出力するアナログ参照信号３２のレベルをリセットする。また、カウンタ回路２３のカウント方向をアップ（Up）にセットする。また、画素１１のフローティングディフュージョンＦＤに、アナログ画素信号を転送する。この転送後に、受光電子井戸をリセットする。
【０１０９】
次に、ステップＳＴ５において、カウンタ回路２３にＴover回だけカウンタクロックＣＫを出してＤ相レベルを計測する。この場合、アナログ画素信号Ｖｘとアナログ参照信号Ｖrefとが交差する時点で、カウンタクロックは比較器２２の出力によってマスクされ、カウンタ回路２３のカウント動作は止まる。
【０１１０】
このカウント値の結果は、上述のカウンタ回路２３の上述のカウントダウンによるＰ相（P-phase）レベルの測定およびカウントアップによるＤ相（D-phase）レベルの測定により、（Ｄ相レベル−Ｐ相レベル）を示し、相関二重サンプリング（ＣＤＳ）を行った画素毎のバラツキのないデジタル画素信号を示すものとなる。以下の数式（１１）は、上述したようにＰ相とＤ相の２回のＡＤ変換を行い、電圧レベルの差をデジタル的にＣＤＳを行った場合の、ＡＤ変換結果Ｔa_p、Ｔa_d、Ｔb_p、Ｔb_d、とデジタル画素信号Ｖａ、Ｖｂの関係を示している。
【０１１１】
【数９】
2013207433.tif 000011
【０１１２】
次に、ステップＳＴ６において、カウンタ回路２３のカウント値を、バスバッファ２４に出力する。タイミング制御回路３１で制御されるＡＤ変換動作においては、以上のステップＳＴ１〜ステップＳＴ６の動作が繰り返し行われる。
【０１１３】
なお、入力輝度が暗くＶｘが小さい場合には、Ｄ相レベルの計測の際、傾斜の小さなアナログ参照信号Ｖref-Aおよび傾斜の大きなアナログ参照信号Ｖref-Bのいずれもがアナログ画素信号Ｖｘと交差する（図１８参照）。そのため、この場合には、カウンタ回路２３Ａ，２３Ｂのいずれにおいても、量子化のステップ幅が異なるものの、そのカウント値は、有効なデジタル画素信号を示すものとなる。
【０１１４】
これに対して、入力輝度が明るくＶｘが大きい場合には、Ｄ相レベルの計測の際、傾斜の大きなアナログ参照信号Ｖref-Bのみがアナログ画素信号Ｖｘと交差する（図１９参照）。そのため、この場合には、カウンタ回路２３Ｂのカウント値のみが有効なデジタル画素信号を示すものとなる。
【０１１５】
図２０はアナログ参照信号Ｖref-Aおよびアナログ参照信号Ｖref-Bの波形を示している。ここでは、特に、カラム型ＡＤ変換器に適用した場合の波形を例示している。縦軸（Voltage）は画素のアナログの出力電圧である。ここでは、遮光状態（つまり、受光量０）の平均電圧をＶblackとし、最大の受光量を表す白レベルの電圧をＶwhiteとする。
【０１１６】
また、横軸（Time）は時間をデジタルカウンタでカウントした値である。カラム型ＡＤ変換器の場合、図１２の参照信号生成器３５と比較器２２との距離はカラム（列）によって異なるため、参照信号３２の波形は距離によって遅延が生じる。この遅延のために、参照信号生成器３５が生成するアナログ参照信号Ｖref-Aおよびアナログ参照信号Ｖref-Bの波形はカラムによって異なる。
【０１１７】
例えば、Ｓａはアナログ参照信号Ｖref-Aの波形であるが、参照信号生成器３５Ａに最近端のカラムの信号波形はＳa_nearとなり、参照信号生成器３５Ａに最遠端のカラムの信号波形はＳa_farとなり、上記２つの中間に位置するあるカラムの信号波形はＳa_midとなる。つまり、縦軸のアナログ値を横軸のデジタル値に変換する関数がカラム位置によって異なる。アナログ参照信号Ｖref-Aの最近端カラムに対する最遠端カラムの遅延量はＴa_delayとなる。
【０１１８】
同様に、Ｓｂはアナログ参照信号Ｖref-Bの波形であるが、参照信号生成器３５Ｂに最近端のカラムの信号波形はＳb_nearとなり、参照信号生成器３５Ｂに最遠端のカラムの信号波形はＳb_farとなり、上記２つの中間に位置するあるカラムの信号波形はＳb_midとなる。つまり、縦軸のアナログ値を横軸のデジタル値に変換する関数がカラム位置によって異なる。アナログ参照信号Ｖref-Bの最近端カラムに対する最遠端カラムの遅延量はＴb_delayとなる。
【０１１９】
さらに、電圧の上限から下降を始めた直後は、この距離によって異なる曲線的な過渡現象が現れる。つまり、図２０の原点近くの波形の立ち下がり部分に曲線が現れ、この曲線は近端カラムよりも遠端カラムに強く表れる。この過渡現象は次第に小さくなり定常現象が次第に強まってきて安定するため、入出力特性の線形性が要求されたＡＤ変換では、この定常現象が強い部分だけを用いる。
【０１２０】
つまり、アナログ参照信号Ｖref-Aの開始電圧をＶa_setbackに設定し、アナログ参照信号Ｖref-Bの開始電圧をＶb_setbackに設定することによって、過渡現象が強い部分(図２０のTransient stateの範囲)を用いることなく、画素信号の値域である［Ｖblack，Ｖwhite］の範囲、すなわち、定常現象が強い部分(図２０のStaable stateの範囲)だけを用いて、入出力特性の線形性が高い変換結果を得ることができる。
【０１２１】
なお、説明を容易にするため、図２０では、Ｖblackのレベルを縦軸の原点としている。Ｖblackのレベルは温度変化の影響等によりわずかな電圧変動を生じうる。しかし、説明が複雑になるため、ここでは、そのようなＶblackのレベルの変動を図に含めていない。それに伴い変動するＶwhite,Ｖthreshのレベルの変動も図に含めていない。これらの変動を考慮するには、例えば、Ｖwhiteを変動するＶwhiteの最大値、Ｖthreshを変動するＶthreshの最小値、Ｖblackを変動するＶblackの最小値、として問題を解いても良い。
【０１２２】
図２０のアナログ参照信号Ｖref-Aの傾斜ΔＳａ、アナログ参照信号Ｖref-Bの傾斜ΔＳｂ、およびＡＤ変換に要する時間（カウント数）Ｔoverなどは、アナログ画素信号のノイズ特性に基づいて以下のように求められる。
【０１２３】
まず、ＡＤ変換器に入力される画素信号の特性を表す定数として、遮光状態（つまり受光量０）での画素信号の平均電圧は以下の数式（１４）および数式（１５）のＶblack、遮光状態（つまり受光量０）での画素信号のノイズの標準偏差は数式（１４）のσ、最大の受光量を表す白レベルの電圧は以下の数式（１３）および数式（１５）のＶwhite、である。白レベルに対応する電子数は、数式（１５）のＥwhiteである。
【０１２４】
また、アナログ参照信号Ｖref-Aの開始電圧は数式（１３）のＶa_setback、アナログ参照信号Ｖref-Bの開始電圧は数式（１３）のＶb_setbackである。また、アナログ参照信号Ｖref-Aの最近端カラムに対する最遠端カラムの遅延量は数式（１３）のＴa_delay、アナログ参照信号Ｖref-Bの最近端カラムに対する最遠端カラムの遅延量は数式（１３）のＴb_delayである。これらの定数は任意の測定方法で得られた推定値である。
【０１２５】
また、画質に関連する定数として、画像暗部の画質を決めるパラメータは、数式（１４）のＫａ、画像明部の画質を決めるパラメータは、数式（１４）のＫｂである。なお、パラメータＫａ，Ｋｂの通常値は、例えば、Ｋａ＝１、Ｋｂ＝１である。値を小さくすると画質が多少向上するがＡＤ変換に要する時間が長くなるトレードオフがあるため、ユーザの要求に応じてパラメータを決める。
【０１２６】
上記の設定で、数式（１３）、数式（１４）のＶthreshに［０，Ｖwhite］の範囲の全ての値を代入して、以下の数式（１２）のＴoverを評価すると、Ｔoverが最小となるようなＶthreshが決まる。このＴoverがＡＤ変換に要する最小の時間（カウント数）となる。Ｔoverを最小にするＶthreshが得られれば、アナログ参照信号Ｖref-Aの傾斜である数式（１４）のΔＳａ、アナログ参照信号Ｖref-Bの傾斜である数式（１４）のΔＳｂ、ＡＤ変換器２９Ａの飽和値である数式（１３）のＴa_over、ＡＤ変換器２９Ｂの飽和値である数式（１３）のＴb_overが従属的に決まる。
【０１２７】
上記によって得られたＴoverは、タイミング制御回路３１がＡＤ変換器２９Ａ，２９Ｂのカウンタに与える最小のパルス数となる。すなわち、ＡＤ変換器２９Ａ，２９ＢのカウンタにＴover回のパルスを与えてから直ちに次の動作に移行するようにタイミング制御回路３１を設計することによって、無駄なカウント動作を防ぎ、動作時間を最適化することができる。すなわち、消費電力の低減や高速な動作などの効果が得られる。なお、実際のＴoverの値は、デバイスの所特性の変動を考慮して、若干大きめにしてもよい。また、ノイズ特性は、サーマルノイズとショットノイズに限らず、暗電流ノイズやランダムテレグラフノイズ等のアナログ画素信号に含まれるあらゆるノイズを考慮して上記と同様にＴoverが最小となるようなＶthreshを求めてもよい。
【０１２８】
【数１０】
2013207433.tif 000012
【０１２９】
図２１は、ＣＭＯＳイメージセンサ１００の動作を制御するタイミング制御回路３１が生成する波形チャートである。ＶＳは１フレーム期間を示す垂直同期信号である。基本的に、ＣＭＯＳイメージセンサ１００の画素アレイ部１０で１枚の画像毎の処理を行うタイミングとなる。ＨＳは１水平走査期間を示す水平同期信号である。基本的に、ＣＭＯＳイメージセンサ１００の画素アレイ部１０の行毎の処理を行うタイミングとなる。
【０１３０】
基本的に行毎だが、ＣＭＯＳイメージセンサ１００では、マルチプレクサ２１を用いて、各行を偶数列と奇数列に分けて処理をする。そこで、このＨＳのタイミング毎に１行目からｎ行目を順に選択し、各行においてさらに偶数列と奇数列を順に選択する。具体的には、行走査回路３６が行信号線１３で行を選択し、マルチプレクサ２１で列信号線１２を選択する。波形チャートではマルチプレクサ２１の端子名を使って、偶数列をａ列、奇数列をｂ列と呼んでいる。
【０１３１】
水平同期信号ＨＳ毎にＡＤ変換器２９によるＡＤ変換動作が行われる。ＡＤ変換器２９で得られた結果は、バスバッファ２４で出力が制御され、水平出力線３８を使って順次出力される。すなわち、バスバッファ２４が列走査回路３７で順次走査されることで、カウンタ回路２３のカウント値が水平信号線３８によりデジタル合成部３９に転送する。ラッチ付きのバスバッファ２４であれば、ＡＤ変換動作と転送動作を並列化できて高速転送が可能になるためなお良いが、ラッチ付きであることは必須ではない。
【０１３２】
本技術は、特に、図２２に示すようなカラムＡＤ型のＡＤ変換器を搭載してデジタルＣＤＳを行う構成のときに好適である。画素の信号レベルＶｘは、Ｐ相（P-phase）の期間にリセットレベルを示し、Ｄ相（D-phase）の期間に信号レベルを示す。これらのＰ相とＤ相のレベルをそれぞれ計測するとき、２種類の参照信号Ｖref-AとＶref-Bを同時に用いて信号レベルＶｘと比較して計測する。Counter-AとCounter-Bは、Ｐ相のときに負の方向にカウントし、Ｄ相のときに正の方向にカウントしてレベルの差を計測する。すなわちCounter-AとCounter-BでそれぞれデジタルＣＤＳが行われる。すなわち、本技術は、カウンタ２本を使っただけの単純な実装となる。
【０１３３】
一方、図２３は、本技術と従来の技術の比較のために、従来の技術を用いて、カラムＡＤ型のＡＤ変換器を搭載してデジタルＣＤＳを行う構成の実現例である。従来の技術では時分割で分解能を異ならせるために、Ｐ相（P-phase）で参照信号Ｖref-Bを用いた後に参照信号Ｖref-Aを用いて時分割で比較した後、Ｄ相（D-phase）で参照信号Ｖref-Aを用いた後に参照信号Ｖref-Bを用いて時分割で比較する。Counterは、ＡＤ変換器の中の時間をカウントするカウンタである。従来の技術では時分割で分解能を異ならせる時に値の一時退避を行う必要が生じるために、従来技術の構成要素であるLine memory-AとLine memory-Bのラインメモリが必要となって回路が冗長となる。動作的にもこれらのラインメモリと値のロードストアが行われ、制御が煩雑になってしまう欠点がある。
【０１３４】
また、比較器のオートゼロ（Auto zero）で調整したアナログレベルを記憶する必要がある。そのため、アナログ記憶回路（Analog line memory）が必要となり、さらに回路規模が大きくなる欠点もある。しかも、従来の技術では時分割で分解能を異ならせるために高速性においても好ましくない。すなわち、本技術は従来の技術よりも、回路規模が小さく高速であり優れている。この特徴によって低電力化の効果も得られる。
【０１３５】
［画素アレイ部の色配列］
画素アレイ部１０１（画素アレイ部１０）の色配列例について説明する。画素アレイ部１０１の色配列は、例えば、図２４に示すようなベイヤ配列とされる。また、この実施の形態においては、アナログ画素信号Ｖｘを傾斜の異なる２つのアナログ参照信号Ｖref-A，Ｖref-Bを用いてデジタル画素信号に変換するため、以下の（１）、（２）のような、分光感度が大きく異なる画素が混在する色配列にも良好に適用できる。すなわち、従来のＲＧＢよりも広いダイナミックレンジが必要となる画素の信号を、信号レベルが小さくても大きくても、ノイズが少なく広いダイナミックレンジで変換できる。要するに、従来技術ではＩＳＯ感度を変えて撮るべきだが、本技術によるＡＤ変換の方法では、その必要がないので、分光感度が大きく異なる画素が混在していても良い。
【０１３６】
（１）画素アレイ部１０１の色配列は、可視光と非可視光のような光の感度が大きく異なる画素が混在するものである。例えば、図２５（ａ）は、その一例の色配列を示しており、可視光（Ｒ，Ｇ，Ｂ）の画素と、非可視光（ＩＲ）の画素が混在している。図２５（ｂ）は、横軸が光の波長、縦軸が分光透過率で、画素の色フィルタの分光透過率を示している。この例では、非可視光（ＩＲ）の画素の感度は、可視光（Ｒ，Ｇ，Ｂ）の画素の感度より良い。この場合、例えば、非可視光（ＩＲ）の画素のアナログ画素信号を主にゲインの低いＡＤ変換部１０３Ｂで変換しながら、可視光（Ｒ，Ｇ，Ｂ）の画素のアナログ画素信号を主にゲインの高いＡＤ変換部１０３Ａで変換できる。
【０１３７】
（２）画素アレイ部１０１の色配列は、狭帯域の色と広帯域の色のような光の感度が大きく異なる画素が混在するものである。例えば、図２６（ａ）は、その一例の色配列を示しており、狭帯域の色（Ｒ，Ｇ，Ｂ）の画素と、広帯域の色（Ｗ）の画素が混在している。図２６（ｂ）は、横軸が光の波長、縦軸が分光透過率で、画素の色フィルタの分光透過率を示している。この例では、広帯域の色（Ｗ）の画素の感度は、狭帯域の色（Ｒ，Ｇ，Ｂ）の画素の感度より良い。この場合、例えば、広帯域の色（Ｗ）の画素のアナログ画素信号を主にゲインの低いＡＤ変換部１０３Ｂで変換しながら、狭帯域の色（Ｒ，Ｇ，Ｂ）の画素のアナログ画素信号を主にゲインの高いＡＤ変換部１０３Ａで変換できる。
【０１３８】
上述したように、図１に示すＣＭＯＳイメージセンサ１００においては、単位画素１１が出力する画素信号を、互いに傾斜を異にするアナログ参照信号を使用する独立した２つのＡＤ変換部１０３Ａ，１０３Ｂで変換する。つまり、アナログ参照信号とアナログ画素信号との大小関係を比較してデジタル画素信号に変換するＡＤ変換部を２つ配置し、この２つのＡＤ変換部１０３Ａ，１０３Ｂの出力であるデジタル画素信号を同時に読み出し、デジタル合成部１０８で合成して合成値を出力する。傾斜を異にするアナログ参照信号を使用するＡＤ変換を時分割で行うものではなく、結果を一時的に記憶する従来の時分割方式で必要だったラインメモリが不要になるため、回路規模が小さくなり製品のコストが削減できる。また、ＡＤ変換時間を短くすることができるので高速動作、低電力化が可能になる。
【０１３９】
また、図１に示すＣＭＯＳイメージセンサ１００においては、アナログ画素信号を独立した２つのＡＤ変換部１０３Ａ，１０３Ｂで変換するが、画素アレイ部１０１の２列の画素信号をマルチプレクサ１０２により選択的に１つのＡＤ変換部に供給する構成とされているため、ＡＤ変換部の個数増加が抑えられている。従って、半導体基板の実装面積が狭い場合でも、容易に実装することができる。
【０１４０】
また、図１に示すＣＭＯＳイメージセンサ１００においては、ＡＤ変換部１０３Ａ，１０３Ｂは、画素アレイ部１０１を挟んで互いに対向して配置される。そのため、並列的に動作する２つのＡＤ変換部１０３Ａ，１０３Ｂを、半導体基板に効率的に配置できる。すなわち、対向配置はカラム幅が狭い場合でもＡＤ変換部をたくさん置いて実装面積を小さくできる。一方、実装コストをあまり考慮しなくてもよい場合や、十分な実装面積がある場合は片側配置にしても良い。こうすれば、デジタル合成部１０８を一組のＡＤ変換部１０３Ａ，１０３Ｂごとに１つ実装しカラム毎に配置して並列にデジタル合成１０８を構成すれば、ＣＭＯＳイメージセンサ１００の動作速度やデータの転送速度をより高速化できる。
【０１４１】
また、図１に示すＣＭＯＳイメージセンサ１００においては、ＡＤ変換１０３Ａ，１０３Ｂにおけるアナログ参照信号Ｖref-A，Ｖref-Bの傾斜は、それぞれ、画素信号のノイズ特性に基づいて求められた傾斜ΔＳａ，ΔＳｂとされる。そのため、参照信号生成器を単純な積分器で構成でき、単純な実装が可能になる。
【０１４２】
また、図１に示すＣＭＯＳイメージセンサ１００においては、ＡＤ変換部１０３Ａ，１０３Ｂにおけるアナログ参照信号Ｖref-A，Ｖref-Bの傾斜は、互いにスケーリングされた関係とされる。そのため、片方のアナログ参照信号生成器を増幅器あるいは減衰器で構成でき、製品コストを低減できる。
【０１４３】
また、図１に示すＣＭＯＳイメージセンサ１００においては、ＡＤ変換部１０３Ａ，１０３Ｂにおいて変換中の時間を計測するカウンタに与えられるパルス数が所定数Ｔｏｖｅｒに達するとき、このＡＤ変換部１０３Ａ，１０３Ｂは次の動作に移行するものとされる。そのため、動作の高速化が可能になり、消費電力を軽減できる。
【０１４４】
＜２．変形例＞
なお、上述実施の形態においては、ＡＤ変換部の並列度を２つとしたものであるが、ＡＤ変換部の並列度を３つ以上とするＣＭＯＳイメージセンサも同様に構成でき、デジタル画素信号のダイナミックレンジをより広くすることが可能となる。つまり、より飽和電子量の大きな固体撮像装置にも本技術を良好に適用可能となる。
【０１４５】
また、本技術は、以下のような構成を取ることもできる。
（１）第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して上記アナログ画素信号を第１のデジタル画素信号に変換する第１のアナログ−デジタル変換部と、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して上記アナログ画素信号を第２のデジタル画素信号に変換する第２のアナログ−デジタル変換部と、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力するデジタル合成部とを備える
固体撮像装置。
（２）上記デジタル合成部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、
上記一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、
上記選択信号に基づき、所定の閾値未満の判定のときには上記一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには上記他方のデジタル画素信号を取り出す選択部と、
上記取り出されたデジタル画素信号に上記選択信号を結合して出力する結合部とを有する
前記（１）に記載の固体撮像装置。
（３）上記デジタル合成部の出力信号を入力し、上記デジタル画素信号に対して、該デジタル画素信号に結合されている上記選択信号に基づいて倍率補正を行う信号処理部をさらに備える
前記（２）に記載の固体撮像装置。
（４）上記デジタル合成部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号を合わせてビット幅の広い信号に合成して出力するか、あるいは上記第１のデジタル画素信号および上記第２のデジタル画素信号をインターリーブ合成して出力する
前記（１）に記載の固体撮像装置。
（５）上記デジタル合成部の出力信号を処理する信号処理部をさらに備え、
上記信号処理部は、
上記第１のデジタル画素信号および上記第２のデジタル画素信号のうち、傾斜の小さなアナログ参照信号を用いて変換されたデジタル画素信号を一方のデジタル画素信号とし、傾斜の大きなアナログ参照信号を用いて変換されたデジタル画素信号を他方のデジタル画素信号として、
上記一方のデジタル画素信号を所定の閾値と比較し大小関係を判定して選択信号を得る判定部と、
上記選択信号に基づき、所定の閾値未満の判定のときには上記一方のデジタル画素信号を取り出し、所定の閾値以上の判定のときには上記他方のデジタル画素信号を取り出す選択部と、
上記取り出されたデジタル画素信号に対して、上記選択信号に基づいて倍率補正を行う信号処理部とを有する
前記（４）に記載の固体撮像装置。
（６）
上記デジタル合成部は、
正確に倍率補正を行うための校正情報を計算する推定部をさらに備えた
前記（１）に記載の固体撮像装置。
（７）
上記推定部は、
デジタル画素信号の不正確な分布が正確な分布になるようにデジタル画素信号を変換する校正値を求める
前記（６）に記載の固体撮像装置。
（８）上記第１の傾斜および上記第２の傾斜は、それぞれ、上記画素信号のノイズ特性に基づいて求められた傾斜である
前記（１）から（７）のいずれかに記載の固体撮像装置。
（９）上記アナログ−デジタル変換部において変換中の時間を計測するカウンタに与えられるパルスが所定数に達するとき、該アナログ−デジタル変換部は次の動作に移行する
前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）光量０のときのノイズの標準偏差をσ（電子）、画素の飽和電子数をＶwhite、パラメータをＫａ，Ｋｂとするとき、下記の数式（１６）のＴoverを最小とするＶthreshによって、上記第１の傾斜はΔＳａで与えられ、上記第２の傾斜はΔＳｂで与えられ、上記アナログ−デジタル変換部における上記所定数は上記Ｔoverで与えられる
前記（８）または（９）に記載の固体撮像装置。
【数１１】
2013207433.tif 000013
（１１）光量０のときのノイズの標準偏差をσ（電子）、画素の飽和電子数をＶwhite、パラメータをＫａ，Ｋｂとし、さらに、上記第１の傾斜のアナログ参照信号の開始電圧をＶa_setback、上記第２の傾斜のアナログ参照信号の開始電圧をＶb_setback、上記第１の傾斜のアナログ参照信号の最近端カラムに対する最遠端カラムの遅延量をＴa_delay、上記第２の傾斜のアナログ参照信号の最近端カラムに対する最遠端カラムの遅延量をＴb_delayとするとき、下記の数式（１７）のＴoverを最小とするＶthreshによって、上記第１の傾斜はΔＳａで与えられ、上記第２の傾斜はΔＳｂで与えられ、上記アナログ−デジタル変換部における上記所定数は上記Ｔoverで与えられる
前記（８）または（９）に記載の固体撮像装置。
【数１２】
2013207433.tif 000014
（１２）上記第１の傾斜のアナログ参照信号と上記第２の傾斜のアナログ参照信号とは互いにスケーリングされた関係とされる
前記（１）から（１１）のいずれかに記載の固体撮像装置。
（１３）上記第１の傾斜のアナログ参照信号または上記第２の傾斜のアナログ参照信号のうちの一方は参照信号生成器で生成され、他方は、該参照信号生成器で生成されるアナログ参照信号が増幅器で増幅され、あるいは減衰器で減衰されて得られる
前記（１２）に記載の固体撮像装置。
（１４）上記画素アレイ部として、光の感度が大きく異なる画素が混在する画素アレイ部を持つ
前記（１）から（１３）のいずれかに記載の固体撮像装置。
（１５）上記画素アレイ部には、可視光に感度を持つ画素と非可視光に感度を持つ画素が混在しているか、あるいは、狭帯域に感度を持つ画素と広帯域に感度を持つ画素が混在している
前記（１４）に記載の固体撮像装置。
（１６）上記画素アレイ部の複数列の画素信号を選択的に上記アナログ−デジタル変換部に供給するマルチプレクサをさらに備える
前記（１）から（１５）のいずれかに記載の固体撮像装置。
（１７）上記第１のアナログ−デジタル変換部と上記第２のアナログ−デジタル変換部は、上記画素アレイ部を挟んで互いに対向して配置される
前記（１）から（１６）のいずれかに記載の固体撮像装置。
（１８）第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して第１のデジタル画素信号に変換し、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して第２のデジタル画素信号に変換し、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力する
撮像信号出力方法。
（１９）第１の傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して第１のデジタル画素信号に変換する第１のアナログ−デジタル変換部と、
上記第１の傾斜のアナログ参照信号とは傾斜を異にする第２の傾斜のアナログ参照信号と上記アナログ画素信号との大小関係を比較して第２のデジタル画素信号に変換する第２のアナログ−デジタル変換部と、
上記第１のデジタル画素信号と上記第２のデジタル画素信号とを合成して出力するデジタル合成部とを備える
固体撮像装置を有する電子機器。
（２０）複数の異なる傾斜のアナログ参照信号と画素アレイ部から出力されるアナログ画素信号との大小関係を比較して上記アナログ画素信号を複数のデジタル画素信号に変換する複数のアナログ−デジタル変換部と、
上記複数のデジタル画素信号を合成して出力するデジタル合成部とを備える
固体撮像装置。
【符号の説明】
【０１４６】
１００・・・ＣＭＯＳイメージセンサ
１０１・・・画素アレイ部
１０２Ａ，１０２Ｂ・・・マルチプレクサ
１０３Ａ，１０３Ｂ・・・ＡＤ変換部
１０５Ａ・・・参照信号生成器
１０５Ｂ・・・増幅器
１０６Ａ，１０６Ｂ・・・アナログ比較器
１０７Ａ，１０７Ｂ・・・デジタルカウンタ
１０８・・・デジタル合成部
【図１】
2013207433.tif 000017
【図２】
2013207433.tif 000018
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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