(57)【要約】【課題】  信号転送制御装置および方法において、装置内の主信号転送時間における送信処理の待ち時間を短縮し、信号転送レートを向上させる。【解決手段】  入力信号を対向装置の受信メモリ手段にて受信したことを前記対向装置より通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から出力したことを前記対向装置より通知する第２の信号を受信する受信インタフェース手段と、  前記第１の信号の受信を検知し次第、外部から入力信号を送信メモリ手段に入力するよう入力指示を与え、また、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を送信インタフェース手段に出力するよう出力指示を与える制御手段とを備える。【選択図】      図５
2013207506.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力信号を対向装置へ送信する第１の送信インタフェース手段と、
前記入力信号を前記対向装置の受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から出力したことを通知する第２の信号を前記対向装置より受信する第１の受信インタフェース手段と、
入力指示により外部より入力された入力信号を一時格納し、出力指示により前記第１の送信インタフェース手段に出力する送信メモリ手段と、
前記第１の信号の受信を検知し次第、入力信号を外部より前記送信メモリ手段に入力するよう前記入力指示を与え、また、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を前記第１の送信インタフェース手段に出力するよう前記出力指示を与える制御手段とを備えることを特徴とする信号転送制御装置。
【請求項２】
対向装置より入力信号を受信し、受信メモリ手段に出力する第２の受信インタフェース手段と、
前記入力信号を前記受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力したことを通知する第２の信号を前記対向装置へ送信する第２の送信インタフェース手段と、
前記第２の受信インタフェース手段から入力された入力信号を一時格納し、外部へ出力する前記受信メモリ手段と、
前記入力信号を前記受信メモリ手段にて受信したことを検知し次第、前記第１の信号を前記対向装置へ送信するよう指示を与え、また、前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力したことを検知し次第、前記第２の信号を前記対向装置へ送信するよう指示を与える制御手段とを備えることを特徴とする信号転送制御装置。
【請求項３】
請求項１の信号転送制御装置と請求項２の信号転送制御装置とを備えることを特徴とする信号転送制御装置。
【請求項４】
前記第１の送信インタフェース手段が前記第２の送信インタフェース手段より出力される第１の信号ならびに第２の信号と入力された入力信号とを多重化し、多重化された信号を対向装置へ送信する第１の送信インタフェース手段であり、
また、前記第２の受信インタフェース手段が対向装置より多重化された信号を受信し、入力信号、第１の信号、第２の信号とに分離し、前記入力信号を受信メモリ手段に出力する第２の受信インタフェース手段であることを特徴とする請求項３に記載の信号転送制御装置。
【請求項５】
前記第１ならびに第２の送信インタフェース手段、ならびに前記第１ならびに第２の受信インタフェース手段はシリアルインタフェース回路を備える第１ならびに第２の送信インタフェース手段、ならびに第１ならびに第２の受信インタフェース手段であることを特徴とする請求項１乃至４のいずれかの付記に記載の信号転送制御装置。
【請求項６】
請求項１の信号転送制御装置と、請求項２の信号転送制御装置とを備え、
前記請求項１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記請求項２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、また、前記請求項１の信号転送制御装置の第１の受信インタフェース手段の受信部と前記請求項２の信号転送制御装置の第２の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
【請求項７】
第１と第２の信号転送制御装置を備え、
前記第１および第２の信号転送制御装置は請求項３に記載の信号転送制御装置を備え、
前記第１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、前記第１の信号転送制御装置の第１の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第２の送信インタフェース手段の送信部とが接続され、前記第１の信号転送制御装置の第２の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第１の受信インタフェース手段の受信部とが接続され、また、前記第１の信号転送制御装置の第２の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第１の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
【請求項８】
第１と第２の信号転送制御装置を備え、
前記第１および第２の信号転送制御装置は請求項４に記載の信号転送制御装置を備え、
前記第１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、前記第１の信号転送制御装置の第２の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第１の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
【請求項９】
対向装置へ入力信号を送信し、前記入力信号が前記対向装置の受信メモリ手段にて受信されたことを通知する第１の信号を前記対向装置より受信し、前記第１の信号の受信を検知し次第、次に送信する入力信号を外部より送信メモリ手段に入力するよう指示を与えて、前記入力信号を外部より前記送信メモリ手段に入力させ、前記受信メモリ手段にて受信された前記入力信号が前記受信メモリ手段から出力されたことを通知する第２の信号を前記対向装置より受信し、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を送信インタフェース手段に出力するよう指示を与えて、前記入力信号を前記送信メモリから前記送信インタフェース手段に出力させ、前記入力信号を前記送信インタフェース手段から対向装置へ送信することを特徴とする信号転送制御方法。
【請求項１０】
対向装置より入力信号を受信し、受信メモリ手段に出力し、前記入力信号を前記受信メモリ手段にて受信したことを検知し次第、前記入力信号の前記受信を通知する第１の信号を前記対向装置へ送信するよう指示を与え、前記第１の信号を前記対向装置へ送信させ、前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力し、前記入力信号の前記出力を検知し次第、前記入力信号の前記出力を通知する第２の信号を前記対向装置へ送信するよう指示を与え、前記第２の信号を前記対向装置へ送信させることを特徴とする信号転送制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号転送制御装置および方法に関し、特にDVB-ASIなどの高速シリアル転送インタフェース回路の信号転送制御装置および方法に関する。
【背景技術】
【０００２】
高速シリアル転送インタフェースに関して、近年、EMI（Electromagnetic Interference）ノイズの低減などを目的としてLVDS（Low Voltage Differential Signaling）などが脚光を浴びている。 これにもとづく高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することによりデータ転送が実現される。 このような高速シリアル転送のインタフェースとして、DVB-ASI（Digital Video Broadcasting - Asynchronous Serial Interface）などが知られている。
【０００３】
この高速シリアル転送インタフェースのデータ転送制御装置について、図１に示すように送信ユニットから送信データ(a)１、送信データ(b)２を受信ユニットに転送するシーケンスを説明する。なお、図１の上側は送信ユニットを示し、下側は対向する受信ユニットを示す。
【０００４】
送信ユニットのCPU（Central Processing Unit）（送信側）３は、RAM（Random Access Memory）（送信側）４に格納されている送信データ(a)１を送信処理ブロック５のTX DPM（送信側Dual Port Memory）６に転送し、送信指示(a)７を与える。送信処理ブロック５では、前記送信指示(a)７により送信制御レジスタのTX CONT（送信制御）８が「送信中」（=Lowレベル）となり、前記送信データ(a)１をシリアル転送形式のDATAパケットに変換する処理が行なわれる。その後、送信処理ブロック５は、送信回線状態レジスタのTX LINE BUSY（送信回線状態）９が「開放（OPEN）」（=Lowレベル）であることを検知すると、TX LINE BUSY９を「使用中（BUSY）」（=Highレベル）に変更し、DATAパケットをASI形式に変換して送信する。
【０００５】
対向の受信ユニットの受信処理ブロック１０は、ASI形式のDATAパケットを正常に受信すると、RX DPM（受信側Dual Port Memory）１１に格納し、受信状態レジスタのRX STS（受信状態）１２を「受信完了」（=Highレベル）に変更する。受信ユニットのCPU（受信側）１３は、RX STS１２が「受信完了」であることを検知すると、RX DPM１１に格納されている受信データ(a)１４をCPU（受信側）１３のRAM（受信側）１５に転送する処理を行う。この処理が完了した時点で、CPU（受信側）１３は、送信ユニットから受信した肯定応答を示すACK（Acknowledgement）パケット１６を送信ユニットに返信する指示を与える。
【０００６】
送信ユニットにおいて、前記ACKパケット１６を受信すると、前記送信データ(a)１の送信が正常に完了したと認識し、TX CONT８が「送信完了」（=Highレベル）になる。送信ユニットのCPU（送信側）３は、TX CONT８が「送信完了」であることを検知すると、ここでようやく、送信データ(b)２を送信処理ブロック５のTX DPM６に転送し、送信指示(b)１７を与えることができる。
【０００７】
このように、関連する装置では、受信ユニットのCPUが、送信ユニットからの送信データ(a)に対して、受信データ(a)をCPUのRAMに転送する処理を完了した時点で、送信ユニットのCPUが送信データ(b)を送信する処理を開始している。すなわち、送信ユニットのCPUから高速シリアル転送インタフェース回路へのデータ転送時間と、受信ユニットの高速シリアル転送インタフェース回路からCPUへのデータ転送時間が次のデータ送信処理までの待ち時間において比重を占めていた。
【０００８】
シリアルインタフェース回路に関する公知例として特許文献１に記載されたシリアルインタフェース回路がある。ただし、これはCPUの負荷を軽減するためにデータ送受信時のバッファの効率化を図るべくバッファ状態変化通知を適宜に遅延させる手段である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭59-228449号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
データ転送制御装置に実装されるシリアル転送インタフェース回路はCPUに内部バスを介して接続されている。このため、送信ユニットのCPUからシリアル転送インタフェース回路へのデータ転送と、受信ユニットのシリアル転送インタフェース回路からCPUへのデータ転送に時間を要する。データ転送レートにおいて、この転送時間により、特に高速シリアル転送インタフェース回路の場合、CPUの内部バスの転送レートがボトルネックとなっていた。すなわち、送信ユニットのCPUは、受信ユニットのCPUがシリアル転送インタフェース回路から受信データを受信するまで、次のデータの送信を待つ必要があった。これにより、高速なシリアル転送インタフェース回路を実装した場合は特に、データ転送レートが向上しないという課題があった。
【００１１】
さらに、上述のデータ送信の待ち時間を短縮するために、送信データをシリアル転送形式のDATAパケットに変換する処理中に次の送信データを書込めば、初めの送信データに次の送信データが連結してデータの不整合が生じるという問題があった。また、送信データをシリアル転送形式のDATAパケットに変換した処理後でも送信データに対する受取りの確認（ACK応答）を待たずに次の送信データを書込めば、通信の信頼性が確保されないという問題があった。
【００１２】
本発明の目的は、これらの課題を解決した信号転送制御装置および方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の信号転送制御装置は、
入力された入力信号を対向装置へ送信する第１の送信インタフェース手段と、
前記入力信号を前記対向装置の受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から出力したことを通知する第２の信号を前記対向装置より受信する第１の受信インタフェース手段と、
入力指示により外部より入力された入力信号を一時格納し、出力指示により前記第１の送信インタフェース手段に出力する送信メモリ手段と、
前記第１の信号の受信を検知し次第、入力信号を外部より前記送信メモリ手段に入力するよう前記入力指示を与え、また、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を前記第１の送信インタフェース手段に出力するよう前記出力指示を与える制御手段とを備えることを特徴とする。
【００１４】
本発明の信号転送制御方法は、
対向装置へ入力信号を送信し、前記入力信号が前記対向装置の受信メモリ手段にて受信されたことを通知する第１の信号を前記対向装置より受信し、前記第１の信号の受信を検知し次第、次に送信する入力信号を外部より送信メモリ手段に入力するよう指示を与えて、前記入力信号を外部より前記送信メモリ手段に入力させ、前記受信メモリ手段にて受信された前記入力信号が前記受信メモリ手段から出力されたことを通知する第２の信号を前記対向装置より受信し、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を送信インタフェース手段に出力するよう指示を与えて、前記入力信号を前記送信メモリから前記送信インタフェース手段に出力させ、前記入力信号を前記送信インタフェース手段から対向装置へ送信することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、信号転送時間における送信処理の待ち時間が短くなる。これにより、信号転送レートを向上させることが可能となる。また、初めの送信信号に次の送信信号が連結して信号の不整合が生じることが起こらず、通信の信頼性が確保される。
【図面の簡単な説明】
【００１６】
【図１】従来のデータ転送のシーケンスを示す図である。
【図２】本発明の第１の実施形態の高速シリアル転送インタフェース回路の信号転送制御装置の構成を示す図である。
【図３】高速シリアル転送インタフェース回路の構成を示す図である。
【図４】本発明のデータ転送のシーケンスを示す図である。
【図５】本発明の第２の実施形態の信号転送制御装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
本発明の第１の実施の形態について、図面を参照して詳細に説明する。
【００１８】
なお、高速シリアル転送インタフェース回路の信号転送制御装置について説明するが、シリアルインタフェース回路やインタフェース回路の信号転送制御装置についても同様である。
【００１９】
図２は本発明の第１の実施形態の高速シリアル転送インタフェース回路の信号転送制御装置の構成を示す図である。図２において、本発明の実施形態の高速シリアル転送インタフェース回路の信号転送制御装置は、送信側ユニット２１と、受信側ユニット２２とで構成され、送信側ユニットと受信側ユニットは高速シリアル転送インタフェースにより接続される。
【００２０】
送信側ユニット２１は、CPU（送信側）２３と、CPU実行プログラムや送信データを格納するRAM（送信側）２４と、高速シリアル転送インタフェース回路（送信側）２５とで構成される。高速シリアル転送インタフェース回路（送信側）２５は、次の４つの部分により構成される。
【００２１】
(1)シリアル化されたデータを差動信号のDVB-ASI形式で送信するASI TX（送信側）２６。
【００２２】
(2)CPU（送信側）２３からASI TX（送信側）２６に転送する送信データを一時格納するTX DPM（送信側）２７。
【００２３】
(3)前記DVB-ASI形式のデータを受信するASI RX（送信側）２８。
【００２４】
(4)ASI RX（送信側）２８からCPU（送信側）２３に転送する受信データを一時格納するRX DPM（送信側）２９。
【００２５】
受信側ユニット２２は、送信側ユニット２１と同様に、CPU（受信側）２１０と、CPU実行プログラムや受信データを格納するRAM（受信側）２１１と、高速シリアル転送インタフェース回路（受信側）２１２により構成される。高速シリアル転送インタフェース回路（受信側）２１２は、次の４つの部分により構成される。
【００２６】
(1)シリアル化されたデータを差動信号のDVB-ASI形式で送信するASI TX（受信側）２１３。
【００２７】
(2)CPU（受信側）２１０からASI TX（受信側）２１３に転送する送信データを一時格納するTX DPM（受信側）２１４。
【００２８】
(3)前記DVB-ASI形式のデータを受信するASI RX（受信側）２１５。
【００２９】
(4)ASI RX(受信側)２１５からCPU（受信側）２１０に転送する受信データを一時格納するRX DPM（受信側）２１６。
【００３０】
なお、送信側ユニットならびに受信側ユニットの高速シリアル転送インタフェース回路はFPGA（Field-Programmable Gate Array）により実装される。
【００３１】
図３は高速シリアル転送インタフェース回路の構成を示す図である。図３において、送信側ユニットならびに受信側ユニットの高速シリアル転送インタフェース回路は、送信処理ブロック３１と、受信処理ブロック３２とで構成される。
【００３２】
なお、送信側ユニットについて説明するが、受信側ユニットについても同様である。
【００３３】
送信処理ブロック３１において、送信制御レジスタのTX CONT３３はCPUと送信コントロール部３４の間で交換されるデータ送信指示の情報を仲介する。送信状態レジスタのTX STS３５はCPUと送信コントロール部３４の間で交換される送信制御状態と送信回線状態の情報を仲介する。送信回線状態レジスタのTX LINE BUSY３６はCPUと送信シーケンス（Seq.）コントロール部３７の間で交換される送信回線状態の情報を仲介する。送信コントロール部３２は、送信の監視・制御を行う。TX DPM（送信側）２７は、CPUからDATA生成部３８へ転送される送信データを一時格納する。DATA生成部３８は、送信データをシリアル転送形式のDATAパケット３９に変換する。送信シーケンス（Seq.）コントロール部３７は、DATAパケット送信に対するACK（肯定応答：Acknowledgement）パケット、NAK（否定応答：No Acknowledgement）パケット、TX-ENA（送信回線開放）パケットの判定などの送信シーケンス管理を行う。なお、ACKパケット、NAKパケット、ならびにTX-ENAパケットはそれぞれACKパケット生成部３１０、NAKパケット生成部３１１、ならびにTX-ENAパケット生成部３１２にて生成される。パケット多重部（MUX）３１３は、DATAパケット３９、ACKパケット、NAKパケットならびにTX-ENAパケットの多重処理を行い、ASI形式に変換して送信する。 
受信処理ブロック３２において、受信制御レジスタのRX CONT３１４はCPUと受信コントロール部３１５の間で交換される制御情報送信指示の情報を仲介する。受信状態レジスタのRX STS３１６はCPUと受信コントロール部３１５の間で交換される受信状態の情報を仲介する。受信コントロール部３１５は、受信の監視・制御を行う。パケット分離部（DeMUX）３１７は、対向する送信ユニットの送信処理ブロックから送信されるASI形式のデータを受信し、ACKパケット、NAKパケット、TX-ENAパケットを分離する。パケット分離部（DeMUX）３１７は、さらに、送信処理ブロック３１の送信シーケンスコントロール部３７に当該パケットを受信したことを通知するとともに、DATAパケット３９をDATA TS並替部３１８に転送する。DATA TS並替部３１８は、DATAパケット３９を変換する。RX DPM（受信側）２１６は、DATA TS並替部３１８からCPUに転送される受信データを一時格納する。
【００３４】
次に、本発明の第１の実施形態の動作について説明する。
【００３５】
図４に示すように送信ユニットから送信データ(a)４１、送信データ(b)４２、送信データ(c)４３を受信ユニットに転送するシーケンスを説明する。なお、図４の上側は送信ユニットを示し、下側は対向する受信ユニットを示す。
【００３６】
送信ユニットのCPU（送信側）２３は、RAM（送信側）２４に格納されている送信データ(a)４１を送信処理ブロック３１のTX DPM（送信側）２７に転送し、送信指示(a)４４を与える。送信処理ブロック３１では、前記送信指示(a)４４により送信制御レジスタのTX CONT３３が「送信中」（=Lowレベル）となり、前記送信データ(a)４１をシリアル転送形式のDATAパケットに変換する処理が行なわれる。その後、送信処理ブロック３１は、送信回線状態レジスタのTX LINE BUSY３６が「開放（OPEN）」（=Lowレベル）であることを検知すると、TX LINE BUSY３６を「使用中（BUSY）」（=Highレベル）に変更する。その後、DATAパケットをASI形式に変換して送信する。
【００３７】
対向の受信ユニットの受信処理ブロック３２は、ASI形式のDATAパケットを正常に受信すると、送信ユニットに肯定応答を示すACKパケット(a)４５を返信する。
【００３８】
送信ユニットにおいて、前記ACKパケット４５(a)を受信すると、前記送信データ(a)４１の送信が正常に完了したと認識し、TX CONT３３が「送信完了」（=Highレベル）になる。送信ユニットのCPU（送信側）２３は、TX CONT３３が「送信完了」であることを検知すると、送信データ(b)４２を送信処理ブロック３１のTX DPM（送信側）２７に転送し、送信指示(b)４６を与える。ここで、この送信データ(b)４２の転送と送信指示(b)４６の処理が送信データ予約となっている。これにより、受信ユニットのCPU（受信側）２１０がRX DPM（受信側）２１６からの受信データ(a)４７のRAM（受信側）２１１への転送完了を待たずに、送信データ(b)４２を即時に送信できる状態にしておくことで、データ転送効率を向上させている。
【００３９】
なお、対向の受信ユニットにおいて、前記ACKパケット(a)４５を返信するタイミングにて、受信DATAパケットをRX DPM（受信側）２１６に格納し、受信状態レジスタのRX STS（受信状態）３１６が「受信完了」（=Highレベル）になる。受信ユニットのCPU（受信側）２１０は、RX STS３１６が「受信完了」であることを検知すると、RX DPM（受信側）２１６に格納されている受信データ(a)４７をCPU（受信側）２１０のRAM（受信側）２１１に転送する処理を行う。この処理が完了した時点で、CPU（受信側）２１０は、TX-ENAパケット(a)４８を送信ユニットに返信する指示を与える。
【００４０】
送信ユニットにおいて、前記TX-ENAパケット(a)４８を受信すると、自身から送信した前記送信データ(a)４１を受信ユニットのCPU（受信側）２１０が受信したと認識し、TX LINE BUSY３６が「開放」（=Lowレベル）になる。このとき、送信データの予約が行われていれば、前記送信データ(b)４２をシリアル転送形式のDATAパケットに変換する処理が行なわれ、TX LINE BUSY３６を「BUSY」（=Highレベル）に変更し、送信データ(b)４２のDATAパケットをASI形式に変換して送信する。
【００４１】
対向の受信ユニットの受信処理ブロック３２は、送信データ(b)４２のDATAパケットを正常に受信すると、送信ユニットに肯定応答を示すACKパケット(b)４９を返信する。
【００４２】
送信ユニットにおいて、前記ACKパケット(b)４９を受信すると、送信データ(b)４２の送信出力が正常に完了したと認識し、TX CONT３３が「送信完了」（=Highレベル）になる。送信ユニットのCPU（送信側）２３は、TX CONT３３が「送信完了」であることを検出すると、送信データ(c)４３を送信処理ブロック３１のTX DPM（送信側）２７に転送し、送信指示(c)４１０を与える。ここで、前記送信データ(a)４１の場合と同様に、この送信データ(c)４３の転送と送信指示(c)４１０の処理が送信データ予約となっている。これにより、受信ユニットのCPU（受信側）２１０がRX DPM（受信側）２１６からの受信データ(b)４１１のRAM（受信側）２１１への転送完了を待たずに、送信データ(c)４３を即時に送信できる状態にしておくことで、データ転送効率を向上させている。
【００４３】
なお、対向の受信ユニットにおいて、受信データ(a)４７の場合と同様に、受信ユニットのCPU（受信側）２１０は、RX STS３１６が「受信完了」であることを検知すると、RX DPM（受信側）２１６に格納されている受信データ(b)４１１をCPU（受信側）２１０のRAM（受信側）２１１に転送する処理を行う。この処理が完了した時点で、CPU（受信側）２１０は、TX-ENAパケット(b)４１２を送信ユニットに返信する指示を与える。
【００４４】
以上のように、送信ユニットのCPUから高速シリアル転送インターフェース回路へのデータ転送時間と、受信ユニットの高速シリアル転送インターフェース回路からCPUへのデータ転送時間における送信処理の待ち時間を短縮する。これにより、データ転送レートを向上させることが可能となる。また、初めの送信データに次の送信データが連結してデータの不整合が生じることが起こらず、通信の信頼性が確保される。
【００４５】
本発明の第２の実施の形態について、図面を参照して詳細に説明する。
【００４６】
なお、第２の実施形態の信号転送制御装置は本発明の本質的な部分で構成され、構成要素は、転送される信号を受信する手段が無く、同信号を送信する手段と関係手段となっている。
【００４７】
図５は本発明の第２の実施形態の信号転送制御装置の構成を示す図である。図５において、本発明の第２の実施形態の信号転送制御装置は、送信インタフェース手段５１と、受信インタフェース手段５２と、送信メモリ手段５３と、制御手段５４とで構成される。
【００４８】
送信インタフェース手段５１は、入力された入力信号を対向装置へ送信する。
【００４９】
受信インタフェース手段５２は、前記入力信号を前記対向装置の受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から出力したことを通知する第２の信号を前記対向装置より受信する。
【００５０】
送信メモリ手段５３は、入力指示により外部より入力された入力信号を一時格納し、出力指示により前記送信インタフェース手段に出力する。
【００５１】
制御手段５４は、前記第１の信号の受信を検知し次第、入力信号を外部より前記送信メモリ手段に入力するよう前記入力指示を与える。制御手段５４は、また、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を前記送信インタフェース手段に出力するよう前記出力指示を与える。
【００５２】
これにより、装置内の入力信号転送時間における送信処理の待ち時間を短縮する。この結果、信号転送レートを向上させることが可能となる。
【００５３】
上記の実施形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）入力された入力信号を対向装置へ送信する第１の送信インタフェース手段と、
前記入力信号を前記対向装置の受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から出力したことを通知する第２の信号を前記対向装置より受信する第１の受信インタフェース手段と、
入力指示により外部より入力された入力信号を一時格納し、出力指示により前記第１の送信インタフェース手段に出力する送信メモリ手段と、
前記第１の信号の受信を検知し次第、入力信号を外部より前記送信メモリ手段に入力するよう前記入力指示を与え、また、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を前記第１の送信インタフェース手段に出力するよう前記出力指示を与える制御手段とを備えることを特徴とする信号転送制御装置。
（付記２）対向装置より入力信号を受信し、受信メモリ手段に出力する第２の受信インタフェース手段と、
前記入力信号を前記受信メモリ手段にて受信したことを通知する第１の信号、ならびに前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力したことを通知する第２の信号を前記対向装置へ送信する第２の送信インタフェース手段と、
前記第２の受信インタフェース手段から入力された入力信号を一時格納し、外部へ出力する前記受信メモリ手段と、
前記入力信号を前記受信メモリ手段にて受信したことを検知し次第、前記第１の信号を前記対向装置へ送信するよう指示を与え、また、前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力したことを検知し次第、前記第２の信号を前記対向装置へ送信するよう指示を与える制御手段とを備えることを特徴とする信号転送制御装置。
（付記３）付記１の信号転送制御装置と付記２の信号転送制御装置とを備えることを特徴とする信号転送制御装置。
（付記４）前記第１の送信インタフェース手段が前記第２の送信インタフェース手段より出力される第１の信号ならびに第２の信号と入力された入力信号とを多重化し、多重化された信号を対向装置へ送信する第１の送信インタフェース手段であり、
また、前記第２の受信インタフェース手段が対向装置より多重化された信号を受信し、入力信号、第１の信号、第２の信号とに分離し、前記入力信号を受信メモリ手段に出力する第２の受信インタフェース手段であることを特徴とする付記３に記載の信号転送制御装置。
（付記５）前記第１ならびに第２の送信インタフェース手段、ならびに前記第１ならびに第２の受信インタフェース手段はシリアルインタフェース回路を備える第１ならびに第２の送信インタフェース手段、ならびに第１ならびに第２の受信インタフェース手段であることを特徴とする付記１乃至４のいずれかの付記に記載の信号転送制御装置。
（付記６）付記１の信号転送制御装置と、付記２の信号転送制御装置とを備え、
前記付記１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記付記２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、また、前記付記１の信号転送制御装置の第１の受信インタフェース手段の受信部と前記付記２の信号転送制御装置の第２の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
（付記７）第１と第２の信号転送制御装置を備え、
前記第１および第２の信号転送制御装置は付記３に記載の信号転送制御装置を備え、
前記第１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、前記第１の信号転送制御装置の第１の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第２の送信インタフェース手段の送信部とが接続され、前記第１の信号転送制御装置の第２の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第１の受信インタフェース手段の受信部とが接続され、また、前記第１の信号転送制御装置の第２の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第１の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
（付記８）第１と第２の信号転送制御装置を備え、
前記第１および第２の信号転送制御装置は付記４に記載の信号転送制御装置を備え、
前記第１の信号転送制御装置の第１の送信インタフェース手段の送信部と前記第２の信号転送制御装置の第２の受信インタフェース手段の受信部とが接続され、前記第１の信号転送制御装置の第２の受信インタフェース手段の受信部と前記第２の信号転送制御装置の第１の送信インタフェース手段の送信部とが接続されることを特徴とする信号転送システム。
（付記９）前記第１ならびに第２の送信インタフェース手段、ならびに前記第１ならびに第２の受信インタフェース手段はシリアルインタフェース回路を備える第１ならびに第２の送信インタフェース手段、ならびに第１ならびに第２の受信インタフェース手段であることを特徴とする付記６乃至８のいずれかの付記に記載の信号転送システム。
（付記１０）対向装置へ入力信号を送信し、前記入力信号が前記対向装置の受信メモリ手段にて受信されたことを通知する第１の信号を前記対向装置より受信し、前記第１の信号の受信を検知し次第、次に送信する入力信号を外部より送信メモリ手段に入力するよう指示を与えて、前記入力信号を外部より前記送信メモリ手段に入力させ、前記受信メモリ手段にて受信された前記入力信号が前記受信メモリ手段から出力されたことを通知する第２の信号を前記対向装置より受信し、前記第２の信号の受信を検知し次第、前記送信メモリ手段に入力された前記入力信号を送信インタフェース手段に出力するよう指示を与えて、前記入力信号を前記送信メモリから前記送信インタフェース手段に出力させ、前記入力信号を前記送信インタフェース手段から対向装置へ送信することを特徴とする信号転送制御方法。
（付記１１）対向装置より入力信号を受信し、受信メモリ手段に出力し、前記入力信号を前記受信メモリ手段にて受信したことを検知し次第、前記入力信号の前記受信を通知する第１の信号を前記対向装置へ送信するよう指示を与え、前記第１の信号を前記対向装置へ送信させ、前記受信メモリ手段にて受信した前記入力信号を前記受信メモリ手段から外部へ出力し、前記入力信号の前記出力を検知し次第、前記入力信号の前記出力を通知する第２の信号を前記対向装置へ送信するよう指示を与え、前記第２の信号を前記対向装置へ送信させることを特徴とする信号転送制御方法。
（付記１２）付記１０の信号転送制御方法と付記１１の信号転送制御方法を備えることを特徴とする信号転送制御方法。
【産業上の利用可能性】
【００５４】
本発明は、信号転送制御装置および方法に関し、特にDVB-ASIなどの高速シリアル転送インタフェース回路の信号転送制御装置および方法に利用可能である。
【符号の説明】
【００５５】
１    送信データ(a)
２    送信データ(b)
３    CPU（送信側）
４    RAM（送信側）
５    送信処理ブロック
６    TX DPM
７    送信指示(a)
８    TX CONT
９    TX LINE BUSY
１０    受信処理ブロック
１１    RX DPM
１２    RX STS
１３    CPU（受信側）
１４    受信データ(a)
１５    RAM（受信側）
１６    ACKパケット
１７    送信指示(b)
２１    送信側ユニット
２２    受信側ユニット
２３    CPU（送信側）
２４    RAM（送信側）
２５    高速シリアル転送インタフェース回路（送信側）
２６    ASI TX（送信側）
２７    TX DPM（送信側）
２８    ASI RX（送信側）
２９    RX DPM（送信側）
２１０    CPU（受信側）
２１１    RAM（受信側）
２１２    高速シリアル転送インタフェース回路（受信側）
２１３    ASI TX（受信側）
２１４    TX DPM（受信側）
２１５    ASI RX（受信側）
２１６    RX DPM（受信側）
３１    送信処理ブロック
３２    受信処理ブロック
３３    TX CONT
３４    送信コントロール部
３５    TX STS
３６    TX LINE BUSY
３７    送信シーケンス（Seq.）コントロール部
３８    DATA生成部
３９    DATAパケット
３１０    ACKパケット生成部
３１１    NAKパケット生成部
３１２    TX-ENAパケット生成部
３１３    パケット多重部（MUX）
３１４    RX CONT
３１５    受信コントロール部
３１６    RX STS
３１７    パケット分離部（DeMUX）
３１８    DATA TS並替部
４１    送信データ(a)
４２    送信データ(b)
４３    送信データ(c)
４４    送信指示(a)
４５    ACKパケット(a)
４６    送信指示(b)
４７    受信データ(a)
４８    TX-ENAパケット(a)
４９    ACKパケット(b)
４１０    送信指示(c)
４１１    受信データ(b)
４１２    TX-ENAパケット(b)
５１    送信インタフェース手段
５２    受信インタフェース手段
５３    送信メモリ手段
５４    制御手段
【図１】
2013207506.tif 000003
【図２】
2013207506.tif 000004
【図３】
2013207506.tif 000005
【図４】
2013207506.tif 000006
【図５】
2013207506.tif 000007