(57)【要約】【課題】フラットセルにおいてカップリング比の増大と隣接セル間干渉の防止を図る。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体基板１１上に配置され、ロウ方向に並び、カラム方向に延びるフィン型アクティブエリアＡＡと、フィン型アクティブエリアＡＡ上のメモリセルとを備える。メモリセルのフローティングゲート電極ＦＧは、下から上に向かってロウ方向の幅が次第に狭くなる。メモリセルをロウ方向に延びる線により上下方向に切断したときに、フィン型アクティブエリアＡＡ間の電極間絶縁層の下面とフローティングゲート電極ＦＧのロウ方向の表面との接点における接線と、水平面としての半導体基板１１の上面とがなす角度θは、０°＜θ≦４５°の範囲内に設定される。【選択図】図２
2013201264.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置され、第１の方向に並び、前記第１の方向に直交する第２の方向に延びる第１及び第２のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のメモリセルと、前記第２のフィン型アクティブエリア上の第２のメモリセルとを具備し、
前記第１のメモリセルは、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第１の電荷蓄積層と、前記第１の電荷蓄積層の上部を覆う第１の電極間絶縁層と、前記第１の電極間絶縁層上に配置され、前記第１の方向に延びるコントロールゲート電極とを備え、
前記第１のメモリセルを前記第１の方向に延びる線により上下方向に切断したときに、前記第１及び第２のフィン型アクティブエリア間における前記第１の電極間絶縁層の下面と前記第１の電荷蓄積層の前記第１の方向の表面との第１の接点における第１の接線と、水平面としての前記半導体基板の上面とがなす角度θは、０°＜θ≦４５°の範囲内に設定される
不揮発性半導体記憶装置。
【請求項２】
前記第１の電荷蓄積層の下面から前記第１の接点までの最短距離は、１ｎｍ以上、前記第１の電荷蓄積層の高さの半分以下である請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記コントロールゲート電極は、前記第１の電荷蓄積層の直上領域以外の部分において、前記直上領域内での前記コントロールゲート電極の下面よりも低い位置にある最下部を有し、かつ、前記コントロールゲート電極の前記最下部は、前記第１の電荷蓄積層の最上部よりも上にある請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、
前記第１及び第２の電極間絶縁層は、前記第１の方向において両者が互いに接触する接触部分を有し、かつ、前記第１及び第２の電極間絶縁層の下面は、平坦である請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、
前記第１及び第２の電極間絶縁層は、前記第１の方向において両者が互いに接触する接触部分を有し、かつ、前記接触部分における前記第１及び第２の電極間絶縁層の前記第１及び第２の方向に直交する第３の方向の厚さは、それぞれ、前記第１及び第２の電荷蓄積層の最上部における前記第１及び第２の電極間絶縁層の前記第３の方向の厚さよりも小さい請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のメモリセルは、前記第２のフィン型アクティブエリア上の第２のゲート絶縁層と、前記第２のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第２の電荷蓄積層と、前記第２の電荷蓄積層の上部を覆う第２の電極間絶縁層と、前記第２の電極間絶縁層上に配置される前記コントロールゲート電極とを備え、
前記第１及び第２の電極間絶縁層は、前記第１の方向において開口部分を介して互いに分離される請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の電荷蓄積層は、電気的にフローティング状態の導電層としてのフローティングゲート電極と、前記フローティング電極上に配置され、電荷をトラップする絶縁層としての電荷トラップ層とを備える請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
請求項５又は６に記載の不揮発性半導体記憶装置の製造方法において、
前記第１及び第２の電荷蓄積層の前記上部を覆う第１の絶縁層を形成する工程と、
前記第１の絶縁層上に第２の絶縁層を形成する工程と、
前記第１及び第２の絶縁層を反応させることにより、前記第１及び第２の電極間絶縁層としての第３の絶縁層を形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１の絶縁層は、酸化シリコン層であり、前記第２の絶縁層は、ランタンアルミネート層であり、前記第３の絶縁層は、ランタンアルミシリケート層である請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記第１及び第２の電荷蓄積層の前記下部を満たすダミー絶縁層を形成する工程と、
前記ダミー絶縁層上に前記第１及び第２の電極間絶縁層を形成する工程と、
前記ダミー絶縁層を除去することによりエアーギャップを形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置においては、近年、微細化に有利なフラットセル構造が再注目されている。
【０００３】
フラットセル構造は、コントロールゲート電極（ワード線）が延びるロウ方向に並ぶ複数のフローティングゲート電極間に、電極間絶縁層及びコントロールゲート電極が入り込まないため、それらによってカラム方向に延びる複数のビット線のピッチの半分（ハーフピッチ）が制約されない、という利点を有する。
【０００４】
しかし、フラットセル構造では、メモリセルの微細化に伴い、十分に大きなカップリング比を得ることが難しくなっている。また、フラットセル構造によってハーフピッチを狭めると、ロウ方向に並ぶ複数のメモリセルが読み出し及び書き込み動作において互いに干渉し合う、いわゆる隣接セル間干渉（inter-cell interference）が問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３１６３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、カップリング比の増大と隣接セル間干渉の防止とを同時に実現する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に配置され、第１の方向に並び、前記第１の方向に直交する第２の方向に延びる第１及び第２のフィン型アクティブエリアと、前記第１のフィン型アクティブエリア上の第１のメモリセルと、前記第２のフィン型アクティブエリア上の第２のメモリセルとを備え、前記第１のメモリセルは、前記第１のフィン型アクティブエリア上の第１のゲート絶縁層と、前記第１のゲート絶縁層上に配置され、下から上に向かって前記第１の方向の幅が次第に狭くなる第１の電荷蓄積層と、前記第１の電荷蓄積層の上部を覆う第１の電極間絶縁層と、前記第１の電極間絶縁層上に配置され、前記第１の方向に延びるコントロールゲート電極とを備え、前記第１のメモリセルを前記第１の方向に延びる線により上下方向に切断したときに、前記第１及び第２のフィン型アクティブエリア間における前記第１の電極間絶縁層の下面と前記第１の電荷蓄積層の前記第１の方向の表面との第１の接点における第１の接線と、水平面としての前記半導体基板の上面とがなす角度θは、０°＜θ≦４５°の範囲内に設定される。
【０００８】
実施形態によれば、前記不揮発性半導体記憶装置の製造方法は、前記第１及び第２の電荷蓄積層の前記上部を覆う第１の絶縁層を形成する工程と、前記第１の絶縁層上に第２の絶縁層を形成する工程と、前記第１及び第２の絶縁層を反応させることにより、前記第１及び第２の電極間絶縁層としての第３の絶縁層を形成する工程とを備える。
【図面の簡単な説明】
【０００９】
【図１】実施例のアレイ構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】電荷蓄積層の形状を決定する角度θを示す図。
【図５】角度θと電気力線との関係を示す図。
【図６】電極間絶縁層のオフセットの最適範囲を示す図。
【図７】製造方法を示す断面図。
【図８】製造方法を示す断面図。
【図９】製造方法を示す断面図。
【図１０】製造方法を示す断面図。
【図１１】製造方法を示す断面図。
【図１２】第１の変形例を示す断面図。
【図１３】第２の変形例を示す断面図。
【図１４】製造方法を示す断面図。
【図１５】製造方法を示す断面図。
【図１６】製造方法を示す断面図。
【図１７】製造方法を示す断面図。
【図１８】第３の変形例を示す断面図。
【図１９】第４の変形例を示す断面図。
【図２０】第５の変形例を示す断面図。
【図２１】第６の変形例を示す断面図。
【図２２】第７の変形例を示す断面図。
【図２３】第８の変形例を示す断面図。
【図２４】第９の変形例を示す断面図。
【図２５】第１０の変形例を示す断面図。
【図２６】第１１の変形例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施例を説明する。
【００１１】
［実施例］
図１乃至図３は、アレイ構造を示している。  
図１は、メモリセルアレイの平面図、図２は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００１２】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の上面は、凹凸形状を有し、複数の凸部は、複数のフィン型アクティブエリアＡＡを構成する。複数のフィン型アクティブエリアＡＡは、ロウ方向（第１の方向）に並び、かつ、ロウ方向に直交するカラム方向（第２の方向）に延びる。
【００１３】
半導体基板１１の上面（複数の凹部の底面）及び複数のフィン型アクティブエリアＡＡの側面は、絶縁層１２により覆われていてもよい。絶縁層１２は、例えば、半導体基板１１を酸化することにより形成される酸化層である。絶縁層１２は、フィン型アクティブエリア（チャネル）ＡＡ内の電子がエアーギャップＡＧに抜けることを防止する。
【００１４】
本例では、複数のフィン型アクティブエリアＡＡは、半導体基板１１の一部であるが、これに限られない。例えば、複数のフィン型アクティブエリアＡＡは、半導体基板１１上のエピタキシャル層などの半導体層であってもよい。
【００１５】
各フィン型アクティブエリアＡＡ上には、複数のメモリセル（Field Effect Transistor: FET）ＭＣが配置される。１つのフィン型アクティブエリアＡＡ上の複数のメモリセルＭＣは、例えば、カラム方向に直列接続されることにより、ＮＡＮＤストリングを構成する。
【００１６】
各メモリセルＭＣは、フィン型アクティブエリアＡＡ上のゲート絶縁層（トンネル絶縁層）ＴＮＬと、ゲート絶縁層ＴＮＬ上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の電極間絶縁層ＩＰＤと、電極間絶縁層ＩＰＤ上のコントロールゲート電極ＣＧとを備える。
【００１７】
ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フィン型アクティブエリアＡＡの上面を酸化することにより形成される。
【００１８】
フローティングゲート電極ＦＧは、例えば、ポリシリコン層、金属層、又はこれらの積層である。フローティングゲート電極ＦＧのロウ方向の幅は、下から上に向かって次第に狭くなる。本例では、フローティングゲート電極ＦＧは、底辺Ｆｗ及び高さＦｈの三角形を有しているが、これに限られない。例えば、フローティングゲート電極ＦＧは、台形、半円形などであってもよい。
【００１９】
但し、フローティングゲート電極ＦＧのロウ方向にある側面は、平面又は曲面であるのが望ましい。
【００２０】
本例では、上述のようなフローティングゲート電極ＦＧの形状を角度θにより定義する。ここで、角度θとは、図４に示すように、電極間絶縁層のエッジＩＰＤ-edgeとフローティングゲート電極ＦＧの表面との接点Ｐにおける接線Ｌ-taと、水平面（半導体基板１１の上面）とがなす角度のことである。
【００２１】
また、電極間絶縁層のエッジＩＰＤ-edgeとは、電極間絶縁層の下面、さらに詳しく言えば、フィン型アクティブエリアＡＡ間における電極間絶縁層の下面のことである。換言すると、メモリセルをロウ方向に延びる線により上下方向に切断したときに、電極間絶縁層の下面のうち、フローティングゲート電極ＦＧと接していない箇所を指す。電極間絶縁層の下面のラインがフローティングゲート電極ＦＧの表面に接する点を、接点Ｐとする。
【００２２】
例えば、フローティングゲート電極ＦＧを、設計上、二等辺三角形としたとき、図４（ａ）に示すように、角度θは、フローティングゲート電極ＦＧの低角を意味する。また、実際にデバイスを製造すると、設計上、フローティングゲート電極ＦＧを二等辺三角形にしたとしても、図４（ｂ）に示すように、頂点から延びる斜辺は、曲面状に形成されることが多い。このような場合に、フローティングゲート電極ＦＧの形状を特定するに当たって、上述の角度θの定義は、非常に役に立つ。
【００２３】
また、本例では、角度θは、０°＜θ≦４５°の範囲内に設定される。その理由は、以下の通りである。
【００２４】
例えば、図５（ａ）に示すように、フローティングゲート電極ＦＧを、角度θが４５°＜θ＜９０°の範囲内にあるロケット型にすると、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの対向面積が増加するため、メモリセルのカップリング比を向上させることができる。
【００２５】
また、電極間絶縁層ＩＰＤでフローティングゲート電極ＦＧの下エッジ部を覆わない構造とすることにより、隣接セル間干渉を防止することができる。この効果は、２つのフローティングゲート電極ＦＧの下エッジ部の間をエアーギャップにすることで、さらに顕著になる。
【００２６】
しかし、図５（ａ）から明らかなように、角度θが大きくなるほど、１つのフローティングゲート電極ＦＧから、それに隣接する他のフローティングゲート電極に延びる電気力線の数が増加する。これは、２つのフローティングゲート電極ＦＧ間に発生する寄生容量の増加による隣接セル間干渉の増大を意味する。
【００２７】
従って、フローティングゲート電極ＦＧから延びる電気力線のほとんど全てをコントロールゲート電極ＣＧに導き、カップリング比の向上と隣接セル間干渉の防止とを同時に図るための角度θの最適範囲を見積もることは、非常に重要な作業である。
【００２８】
本例では、シミュレーション及び実際のデバイスによる検証を行った結果、図５（ｂ）に示すように、角度θを、０°＜θ≦４５°の範囲内に設定することにより、フローティングゲート電極ＦＧから延びる電気力線の多くをコントロールゲート電極ＣＧに導けることを発見した。
【００２９】
フローティングゲート電極ＦＧが導電体であれば、その表面は、必ず、等電位面であるので、電気力線は、必ず、フローティングゲート電極ＦＧの表面から垂直に出る。
【００３０】
従って、角度θがθ≦４５°の範囲内であれば、電気力線は、フローティングゲート電極ＦＧの表面においては、隣接するフローティングゲート電極ＦＧ側の水平方向に向かい難く、コントロールゲート電極ＣＧ側の垂直方向に向かい易くなる。
【００３１】
結果として、角度θをθ≦４５°の範囲内に設定することにより、フローティングゲート電極ＦＧから延びる電気力線の多くをコントロールゲート電極ＣＧに導くことができる。尚、フローティングゲート電極ＦＧは、完全導電体でなくても、同様の傾向を有するため、この場合でも、角度θとしては、θ≦４５°の範囲内が望ましい。
【００３２】
また、フローティングゲート電極ＦＧは、その幅が下から上に向かって次第に狭くなるテーパー形状を有するため、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの対向面積の増加によるメモリセルのカップリング比の向上を実現できる。
【００３３】
このように、フローティングゲート電極ＦＧの形状を、テーパー形状にし、かつ、角度θを０°＜θ≦４５°の範囲内に設定することにより、メモリセルのカップリング比の向上と隣接セル間干渉の防止とを同時に実現可能である。
【００３４】
尚、フローティングゲート電極ＦＧのロウ方向にある側面は、酸化層などの絶縁層により覆われていてもよい。この場合、フローティングゲート電極ＦＧのロウ方向にある側面を覆う絶縁層は、フローティングゲート電極ＦＧ内に蓄積された電子がエアーギャップＡＧに抜けることを防止する。
【００３５】
電極間絶縁層ＩＰＤは、フローティングゲート電極ＦＧの上部を覆う。フローティングゲート電極ＦＧの下部の間は、エアーギャップＡＧである。フローティングゲート電極ＦＧの下部、特に、下エッジ部の間をエアーギャップＡＧにすることで、隣接セル間干渉の防止の効果をさらに高めることができる。
【００３６】
フローティングゲート電極ＦＧの下エッジ部を電極間絶縁層ＩＰＤにより覆わないことのみを考えれば、図６に示すように、接点Ｐの範囲は、フローティングゲート電極ＦＧの下面（底面）Ａ（下面Ａを除く）から、フローティングゲート電極ＦＧの頂点Ｔopを通る水平面に平行な面Ｂまでの範囲から適宜選択することができる。
【００３７】
しかし、実際の製造プロセスやカップリング比の向上などを考慮すると、接点Ｐの範囲は、さらに限定されることになる。
【００３８】
そこで、フローティングゲート電極ＦＧの下エッジ部を電極間絶縁層ＩＰＤにより覆わないための指標として、電極間絶縁層ＩＰＤのオフセットを定義する。ここで、電極間絶縁層ＩＰＤのオフセットとは、図６に示すように、フローティングゲート電極ＦＧの下面（底面）Ａから接点Ｐまでの最短距離Ｌ-offsetのことである。
【００３９】
電極間絶縁層ＩＰＤのオフセットＬ-offsetは、小さ過ぎると、隣接セル間干渉の増加を招き、逆に、大き過ぎると、メモリセルのカップリング比の低下を招くため、両者を同時に満足させるための最適範囲が存在する。
【００４０】
本例では、シミュレーション及び実際のデバイスによる検証を行った結果、図６に示すように、接点Ｐ（電極間絶縁層のオフセット）の最適範囲は、フローティングゲート電極ＦＧの下面（底面）Ａから上に幅ｄの位置にある面Ｃ以上、かつ、フローティングゲート電極ＦＧの高さＦｈの半分（Ｆｈ／２）を通る面Ｄ以下であることを発見した。
【００４１】
尚、カップリング比を確保するため、例えば、角度θについては４５°で設計することが予想される。この場合、接点Ｐが（Ｆｈ／２）にあるとすると、電極間絶縁層によるフローティングゲート電極ＦＧの被覆表面積は、（フローティングゲート電極の底面積）×２１／２／２＝（フローティングゲート電極の底面積）×０．７となる。
【００４２】
但し、ここでの被覆表面積は、フローティングゲート電極ＦＧのロウ方向にある表面を対象とする。
【００４３】
これに対し、フローティングゲート電極ＦＧに対向するコントロールゲート電極ＣＧの面積は、フローティングゲート電極ＦＧの高さＦｈが約１０ｎｍ、電極間絶縁層の物理膜厚が約１０ｎｍであるときは、（フローティングゲート電極の底面積）×１．４となる。これは、電極間絶縁層によるフローティングゲート電極ＦＧの被覆表面積の約２倍である。
【００４４】
以上から、接点Ｐが（Ｆｈ／２）に設定されるとき、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間における電極間絶縁層を介した対向面積の平均値は、（フローティングゲート電極の底面積）×［（０．７＋１．４）／２］であり、フローティングゲート電極ＦＧの底面積にほぼ等しくなる。
【００４５】
ここで、フローティングゲート電極ＦＧの底面積に同じであるとは、フラットセル構造のフローティングゲート電極ＦＧ（四角形状）におけるフローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの対向面積（フローティングゲート電極の底面積）に等しいことを意味する。
【００４６】
従って、本実施例においては、接点Ｐを（Ｆｈ／２）よりも低くすることにより、フラットセル構造よりも大きな実効面積（フローティングゲート電極ＦＧとコントロールゲート電極との対向面積）を実現できることが分かる。
【００４７】
また、幅ｄは、約１ｎｍである。即ち、フローティングゲート電極ＦＧの高さＦｈを１０ｎｍと仮定すると、接点Ｐの最適範囲は、フローティングゲート電極ＦＧの下面Ａから１ｎｍ以上、５ｎｍ以下の範囲となる。
【００４８】
オフセットＬ-offsetに下限ｄ＝１ｎｍが必要なのは、フローティングゲート電極ＦＧの底辺の両端の鋭角部に、隣接するフローティングゲート電極ＦＧに向かう電気力線が集中するからである。即ち、仮に、フローティングゲート電極ＦＧの底辺の両端の鋭角部が高い比誘電率を持つ電極間絶縁層により覆われると、電気力線の多くをコントロールゲート電極ＣＧ側に向かせる、という本来の目的に反することになる。
【００４９】
また、フローティングゲート電極ＦＧの高さＦｈは、１０ｎｍ以下が想定されるので、この高さＦｈの最大値（１０ｎｍ）の１０％であるのｄ＝１ｎｍ以上のオフセットを確保すれば、フローティングゲート電極ＦＧの底辺の両端の鋭角部が電極間絶縁層により覆われることを確実に防止し、フローティングゲート電極ＦＧの表面から出る電気力線のほとんど全てをコントロールゲート電極ＣＧに導くことができる。
【００５０】
従って、カップリング比を確保し、かつ、セル間干渉を防止することができる。
【００５１】
電極間絶縁層ＩＰＤは、メモリセルのカップリング比を向上させるため、例えば、酸化シリコン層よりも高い誘電率を持つ高誘電率材料を備える。高誘電率材料は、例えば、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＬａＡｌＯ（ＬＡＯ）、ＬａＡｌＳｉＯ（ＬＡＳＯ）などの金属酸化物又はそれらの積層構造である。また、高誘電率材料は、ＯＮＯなどの酸化シリコン層と窒化シリコン層の積層構造でもよい。
【００５２】
電極間絶縁層ＩＰＤは、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧがポリシリコン層を含むとき、ポリシリコン間絶縁層（Inter-polysilicon dielectric: IPD）と呼ばれることもある。
【００５３】
コントロールゲート電極ＣＧは、ポリシリコン層、金属シリサイド層又はこれらの積層構造を備える。コントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤは、ロウ方向に延びる。コントロールゲート電極ＣＧは、ワード線を構成する。
【００５４】
上述のアレイ構造において、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤは、両者が互いに接触する接触部分を有する。
【００５５】
この接触部分における２つの電極間絶縁層ＩＰＤのロウ方向及びカラム方向に直交する垂直方向（第３の方向）の厚さ（本例では、零又はほぼ零）は、ロウ方向に隣接する２つのメモリセルの２つのフローティングゲート電極ＦＧの最上部Ｆtopにおける２つの電極間絶縁層ＩＰＤの垂直方向の厚さＴよりも小さい。
【００５６】
これにより、コントロールゲート電極ＣＧは、２つの電極間絶縁層ＩＰＤの接触部分において最下部Ｃbottomを有することになる。また、コントロールゲート電極ＣＧの最下部Ｃbottomは、フローティングゲート電極ＦＧの最上部Ｆtopよりも上にある。
【００５７】
また、ハーフピッチｈｐは、アクティブエリアＡＡの上部に配置される図示しないビット線のピッチの半分に相当する。
【００５８】
尚、本例では、複数のフローティングゲート電極ＦＧ間がエアーギャップであるが、これを、電極間絶縁層ＩＰＤよりも比誘電率が小さい絶縁層（例えば、酸化シリコン層など）に置き換えることもできる。また、本例では、メモリセルＭＣの電荷蓄積層がフローティングゲート電極ＦＧであるが、これを、電荷をトラップする機能を有する電荷トラップ層（絶縁層）に置き換えることもできる。
【００５９】
また、本例では、カラム方向に並ぶ複数のメモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していない。これは、各メモリセルＭＣが微細化されると、いわゆるフリンジ効果により、拡散層がなくても、フィン型アクティブエリアＡＡ内にチャネルを形成することができるためである。
【００６０】
但し、各メモリセルＭＣは、フィン型アクティブエリアＡＡ内に拡散層を有していてもよい。
【００６１】
本例に係わるアレイ構造によれば、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現することができる。
【００６２】
［製造方法］
上述の実施例に係わるセルアレイ構造の製造方法を説明する。
【００６３】
まず、図７に示すように、半導体基板１１上に、ゲート絶縁層ＴＮＬ及びフローティングゲート電極ＦＧを形成する。ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フローティングゲート電極ＦＧは、例えば、ポリシリコン層である。
【００６４】
この後、ＰＥＰ（Photo Engraving Process）により、フローティングゲート電極ＦＧ上に、フォトレジスト層を形成する。フォトレジスト層は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
【００６５】
そして、フォトレジスト層をマスクにして、ＲＩＥ（Reactive Ion Etching）により、フローティングゲート電極ＦＧをパターニングする。また、フォトレジスト層を除去し、続けて、フローティングゲート電極ＦＧをマスクにして、ドライエッチングにより、ゲート絶縁層ＴＮＬ及び半導体基板１１をエッチングする。
【００６６】
その結果、ロウ方向に一定ピッチ（ハーフピッチｈｐ×２）で並び、カラム方向に延びるライン＆スペースパターンを有するアクティブエリアＡＡが形成される。同時に、フローティングゲート電極ＦＧが部分的にエッチングされ、フローティングゲート電極ＦＧの形状が、下から上に向かってテーパー状になる。
【００６７】
この後、半導体基板１１の表面を絶縁層１２により覆う。絶縁層１２は、自然酸化層であってもよい。また、フローティングゲート電極ＦＧの表面も、自然酸化層などの絶縁層により覆われていてもよい。
【００６８】
上記プロセスに代えて、フォトレジスト層をマスクにして、ＲＩＥにより、フローティングゲート電極ＦＧ、ゲート絶縁層ＴＮＬ及び半導体基板１１を連続してエッチングしてもよい。この場合、このエッチング後に、フローティングゲート電極ＦＧの形状をテーパー状にするためのエッチングが実行される。
【００６９】
次に、図８に示すように、スパッタ法やＣＶＤ法などにより、カバレージが悪い絶縁層（例えば、酸化シリコン層）１３を、フローティングゲート電極ＦＧの上部のみに形成する。続けて、図９に示すように、スパッタ法やＣＶＤ法などにより、カバレージが悪い絶縁層（例えば、ランタンアルミネート層）１４を、フローティングゲート電極ＦＧの上部の絶縁層１３上のみに形成する。
【００７０】
そして、例えば、熱処理を行うことにより、２つの絶縁層１３，１４同士を反応させ、図１０に示すように、電極間絶縁層ＩＰＤとしての１つの絶縁層（例えば、ランタンアルミシリケート層）を形成する。
【００７１】
最後に、図１１に示すように、電極間絶縁層ＩＰＤ上にコントロールゲート電極ＣＧを形成する。コントロールゲート電極ＣＧは、例えば、以下のプロセスにより形成される。
【００７２】
電極間絶縁層ＩＰＤ上に電極材料を形成し、電極材料上にマスク層を形成する。マスク層は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
【００７３】
そして、マスク層をマスクにして、ＲＩＥにより、電極材料及び電極間絶縁層ＩＰＤをそれぞれパターニングする。この時、マスク層に覆われていない領域内に存在するフローティングゲート電極ＦＧもエッチングされる。
【００７４】
即ち、カラム方向に直列接続される複数のメモリセルのフローティングゲート電極ＦＧが互いに分離される。
【００７５】
ここで、マスク層は、例えば、側壁パターニングプロセス（ダブルパターニングプロセス）を行うためのハードマスク層である。このプロセスは、狭いライン幅又は狭いラインピッチを実現するための技術として知られている。
【００７６】
以上の製造方法により、上述の実施例に係わるセルアレイ構造が完成する。
【００７７】
［第１の変形例］
図１２は、第１の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００７８】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの間に開口部分が形成されることにより、これら電極間絶縁層ＩＰＤが互いに分離されている点にある。
【００７９】
ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの間の開口部分のロウ方向の幅は、Ｗsiltである。
【００８０】
この幅Ｗsiltは、ロウ方向に隣接する２つのアクティブエリアＡＡのロウ方向の幅Ｗｓよりも狭いのが望ましい。
【００８１】
本例によれば、開口部分を設けることにより、カップリング比の増大と隣接セル間干渉の防止という効果をさらに向上させることができる。
【００８２】
［第２の変形例］
図１３は、第２の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【００８３】
本例に係わるセルアレイ構造が上述の実施例に係わるセルアレイ構造と異なる点は、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの底面が平坦になっている点にある。
【００８４】
この構造は、製造方法に起因する。
【００８５】
電極間絶縁層ＩＰＤをカバレージが悪い絶縁層により形成するとき、上述の実施例及び第１の変形例に係わる構造を得ることが可能である。しかし、この場合、電極間絶縁層ＩＰＤを構成する材料の一部が複数のアクティブエリアＡＡ間のエアーギャップＡＧ内に堆積する可能性が生じる。
【００８６】
そこで、複数のアクティブエリアＡＡ間のエアーギャップＡＧ内にダミー絶縁層を満たした状態で、電極間絶縁層ＩＰＤを形成し、この後、ダミー絶縁層を選択的に除去することにより、本例に係わる構造を得ることもできる。
【００８７】
この製造方法によれば、ロウ方向に隣接する２つのメモリセルの２つの電極間絶縁層ＩＰＤの底面は、平坦になる。
【００８８】
以下、具体的な製造方法について説明する。
【００８９】
まず、図１４に示すように、半導体基板１１上に、ゲート絶縁層ＴＮＬ及びフローティングゲート電極ＦＧを形成する。ゲート絶縁層ＴＮＬは、例えば、酸化シリコン層であり、フローティングゲート電極ＦＧは、例えば、ポリシリコン層である。
【００９０】
この後、ＰＥＰにより、フローティングゲート電極ＦＧ上に、フォトレジスト層を形成する。フォトレジスト層は、ロウ方向に一定ピッチで並び、カラム方向に延びるライン＆スペースパターンを有する。
【００９１】
そして、フォトレジスト層をマスクにして、ＲＩＥにより、フローティングゲート電極ＦＧをパターニングする。また、フォトレジスト層を除去し、続けて、フローティングゲート電極ＦＧをマスクにして、ドライエッチングにより、ゲート絶縁層ＴＮＬ及び半導体基板１１をエッチングする。
【００９２】
その結果、ロウ方向に一定ピッチ（ハーフピッチｈｐ×２）で並び、カラム方向に延びるライン＆スペースパターンを有するアクティブエリアＡＡが形成される。同時に、フローティングゲート電極ＦＧが部分的にエッチングされ、フローティングゲート電極ＦＧの形状が、下から上に向かってテーパー状になる。
【００９３】
この後、半導体基板１１の表面を絶縁層１２により覆う。絶縁層１２は、自然酸化層であってもよい。また、フローティングゲート電極ＦＧの表面も、自然酸化層などの絶縁層により覆われていてもよい。
【００９４】
上記プロセスに代えて、フォトレジスト層をマスクにして、ＲＩＥにより、フローティングゲート電極ＦＧ、ゲート絶縁層ＴＮＬ及び半導体基板１１を連続してエッチングしてもよい。この場合、このエッチング後に、フローティングゲート電極ＦＧの形状をテーパー状にするためのエッチングが実行される。
【００９５】
次に、図１５に示すように、複数のアクティブエリアＡＡ間のエアーギャップＡＧ内にダミー絶縁層１５を満たす。ここで、ダミー絶縁層１５の上面は、フローティングゲート電極ＦＧの底面よりも上になる。即ち、フローティングゲート電極ＦＧの下エッジ部は、ダミー絶縁層１５により覆われる。
【００９６】
次に、図１６に示すように、スパッタ法やＣＶＤ法などにより、電極間絶縁層（例えば、ランタンアルミシリケート層）ＩＰＤを、フローティングゲート電極ＦＧ上及びダミー絶縁層１５上にそれぞれ形成する。
【００９７】
続けて、電極間絶縁層ＩＰＤ上にコントロールゲート電極ＣＧを形成する。この後、コントロールゲート電極ＣＧ上にマスク層を形成する。マスク層は、カラム方向に一定ピッチで並び、ロウ方向に延びるライン＆スペースパターンを有する。
【００９８】
そして、マスク層をマスクにして、ＲＩＥにより、コントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤをそれぞれパターニングする。この時、マスク層に覆われていない領域内に存在するフローティングゲート電極ＦＧもエッチングされる。
【００９９】
即ち、カラム方向に直列接続される複数のメモリセルのフローティングゲート電極ＦＧが互いに分離される。
【０１００】
ここで、マスク層は、例えば、側壁パターニングプロセス（ダブルパターニングプロセス）を行うためのハードマスク層である。このプロセスは、狭いライン幅又は狭いラインピッチを実現するための技術として知られている。
【０１０１】
最後に、図１７に示すように、例えば、希フッ酸溶液を用いたウェットエッチングにより、ライン＆スペースパターンに加工されたコントロールゲート電極ＣＧ及び電極間絶縁層ＩＰＤ間のスペースから、図１６のダミー絶縁層１５を選択的に除去する。
【０１０２】
その結果、複数のアクティブエリアＡＡ間にエアーギャップＡＧが形成される。
【０１０３】
以上の製造方法により、上述の第２の変形例に係わるセルアレイ構造が完成する。
【０１０４】
［第３の変形例］
図１８は、第３の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１０５】
本例は、第２の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第２の変形例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧの最上部が平坦になっている点にある。
【０１０６】
即ち、フローティングゲート電極ＦＧのロウ方向の断面は、台形である。また、既に述べたように、フローティングゲート電極ＦＧの形状は、設計上、台形であっても、実際のデバイスにおいては、台形の各辺が曲面を帯び、結果として、半円形に近い形になる場合もある。
【０１０７】
このような場合であっても、上述の実施例で説明したフローティングゲート電極ＦＧの形状（角度θ）及び電極間絶縁層のオフセットの条件が満たされていれば、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１０８】
［第４の変形例］
図１９は、第４の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１０９】
本例も、第２の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第２の変形例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧが多層構造を有している点にある。
【０１１０】
即ち、フローティングゲート電極ＦＧは、ゲート絶縁層ＴＮＬ上の第１の導電層ＦＧ１と、第１の導電層ＦＧ１上の第２の導電層ＦＧ２とを備える。
【０１１１】
第１の導電層ＦＧ１は、例えば、ポリシリコン層である。第２の導電層ＦＧ２は、例えば、チタン層、タングステン層、タンタル層である。第１及び第２の導電層ＦＧ１、ＦＧ２は、上述の材料に限定されることはないが、両者は、互いに異なる材料である。
【０１１２】
但し、互いに異なる材料には、第１の導電層ＦＧ１が第２の導電層ＦＧ２を構成する組成の一部又は全てを含んでいるような場合を含む。
【０１１３】
例えば、第２の導電層ＦＧ２が、チタン層、タングステン層、タンタル層などであり、第１の導電層ＦＧ１が、チタンシリサイド層、タングステンシリサイド層、タンタルシリサイド層などである場合である。
【０１１４】
本例においても、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１１５】
［第５の変形例］
図２０は、第５の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１１６】
本例も、第２の変形例をさらに変形したものである。本例に係わるセルアレイ構造が第２の変形例に係わるセルアレイ構造と異なる点は、フローティングゲート電極ＦＧの下部におけるロウ方向の側面が斜め（テーパー状）になっておらず、半導体基板１１の上面に対してほぼ垂直になっている点にある。
【０１１７】
フローティングゲート電極ＦＧの形状が、上述の実施例のようになるか、又は、本例のようになるかは、フローティングゲート電極ＦＧを構成する材料や、フローティングゲート電極ＦＧをパターニングするときの条件などに依存する。
【０１１８】
本例においても、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１１９】
［第６の変形例］
図２１は、第６の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１２０】
本例に係わるセルアレイ構造が上述の第２の変形例に係わるセルアレイ構造と異なる点は、メモリセルの電荷蓄積層が、電気的にフローティング状態の導電層としてのフローティングゲート電極ＦＧと、そのフローティングゲート電極ＦＧ上に配置され、電荷をトラップする絶縁層としての電荷トラップ層ＣＴとを備える点にある。
【０１２１】
例えば、ゲート絶縁層（トンネル絶縁層）ＴＮＬ上には、ロウ方向の断面形状が台形であるフローティングゲート電極ＦＧが配置される。また、フローティングゲート電極ＦＧ上には、ロウ方向の断面形状が三角形である電荷トラップ層ＣＴが配置される。
【０１２２】
フローティングゲート電極ＦＧは、既に説明したように、ポリシリコン層、金属層、又は、これらの積層を備える。電荷トラップ層ＣＴは、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯなどの絶縁層を備える。
【０１２３】
尚、本例では、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとの間には、例えば、厚さが１０ｎｍ以下の絶縁層（極薄絶縁層）Ｉが配置される。この絶縁層Ｉは、省略することもできる。
【０１２４】
また、電荷トラップ層ＣＴは、電極間絶縁層ＩＰＤにより完全に覆われるが、電荷トラップ層ＣＴの一部が電極間絶縁層ＩＰＤにより覆われてもよいし、フローティングゲート電極ＦＧの一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１２５】
以上の構造は、いわゆるハイブリッド型と称される。
【０１２６】
ハイブリッド型によれば、メモリセルの電荷蓄積層が、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとを備える。電荷トラップ層ＣＴは、電荷の捕獲により、ポテンシャル障壁を上昇させる機能を持つため、ロウ方向又はカラム方向に隣接する２つの電荷蓄積層間のリーク電流を防止する効果を有する。
【０１２７】
また、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１２８】
［第７の変形例］
図２２は、第７の変形例に係わるセルアレイ構造を示している。  
同図は、上述の第６の変形例における１つのメモリセルを拡大した図である。
【０１２９】
本例に係わるセルアレイ構造が第６の変形例と異なる点は、電荷トラップ層ＣＴの全体、さらに、フローティングゲート電極ＦＧの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１３０】
その他については、第６の変形例と同じである。
【０１３１】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１３２】
［第８の変形例］
図２３は、第８の変形例に係わるセルアレイ構造を示している。  
同図も、上述の第６の変形例における１つのメモリセルを拡大した図である。
【０１３３】
本例に係わるセルアレイ構造が第６の変形例と異なる点は、電荷トラップ層ＣＴの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１３４】
その他については、第６の変形例と同じである。
【０１３５】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１３６】
［第９の変形例］
図２４は、第９の変形例に係わるセルアレイ構造を示している。  
同図は、上述の実施例におけるロウ方向の断面図（図２）に対応する。
【０１３７】
本例に係わるセルアレイ構造は、上述の第６の変形例と同様に、ハイブリッド型に関する。本例が上述の第２の変形例に係わるセルアレイ構造と異なる点は、電荷トラップ層ＣＴが、フローティングゲート電極ＦＧの表面の一部又は全体を覆うように形成される点にある。
【０１３８】
例えば、ゲート絶縁層（トンネル絶縁層）ＴＮＬ上には、ロウ方向の断面形状が三角形であるフローティングゲート電極ＦＧが配置される。また、フローティングゲート電極ＦＧの全表面を覆うように、例えば、厚さが１０ｎｍ以下の絶縁層（極薄絶縁層）Ｉが配置される。この絶縁層Ｉは、省略してもよい。
【０１３９】
フローティングゲート電極ＦＧの上部の表面上には、絶縁層Ｉを介して、電荷トラップ層ＣＴが配置される。
【０１４０】
フローティングゲート電極ＦＧは、既に説明したように、ポリシリコン層、金属層、又は、これらの積層を備える。電荷トラップ層ＣＴは、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯなどの絶縁層を備える。
【０１４１】
また、電荷トラップ層ＣＴは、電極間絶縁層ＩＰＤにより完全に覆われるが、電荷トラップ層ＣＴの一部が電極間絶縁層ＩＰＤにより覆われてもよいし、フローティングゲート電極ＦＧの一部が電極間絶縁層ＩＰＤにより覆われてもよい。
【０１４２】
以上の構造によれば、メモリセルの電荷蓄積層が、フローティングゲート電極ＦＧと電荷トラップ層ＣＴとを備える。電荷トラップ層ＣＴは、電荷の捕獲により、ポテンシャル障壁を上昇させる機能を持つため、ロウ方向又はカラム方向に隣接する２つの電荷蓄積層間のリーク電流を防止する効果を有する。
【０１４３】
また、フラットセル構造において、カップリング比の増大と隣接セル間干渉の防止とを同時に実現できる。
【０１４４】
［第１０の変形例］
図２５は、第１０の変形例に係わるセルアレイ構造を示している。  
同図は、上述の第９の変形例における１つのメモリセルを拡大した図である。
【０１４５】
本例に係わるセルアレイ構造が第９の変形例と異なる点は、電荷トラップ層ＣＴの全体、さらに、フローティングゲート電極ＦＧの一部が、電極間絶縁層ＩＰＤにより覆われていることにある。
【０１４６】
例えば、フローティングゲート電極ＦＧと電極間絶縁層ＩＰＤとの間のエリアにおいて、電荷トラップ層ＣＴが存在しない部分は、エアーギャップになっている。
【０１４７】
その他については、第９の変形例と同じである。
【０１４８】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１４９】
［第１１の変形例］
図２６は、第１１の変形例に係わるセルアレイ構造を示している。  
同図も、上述の第９の変形例における１つのメモリセルを拡大した図である。
【０１５０】
本例に係わるセルアレイ構造が第９の変形例と異なる点は、電荷トラップ層ＣＴが、フローティングゲート電極ＦＧの全体、さらに、アクティブエリアＡＡの表面を覆っていることにある。
【０１５１】
このように、電荷トラップ層ＣＴがアクティブエリアＡＡの表面を覆っていても、実際に電荷をトラップする部分は、フローティングゲート電極ＦＧに隣接した部分になるため、メモリセルの特性としては、何ら問題ない。
【０１５２】
その他については、第９の変形例と同じである。
【０１５３】
このような構造においても、上述のハイブリッド型と同じ効果を得ることができる。
【０１５４】
［むすび］
以上、実施例によれば、フラットセル構造においてカップリング比の増大と隣接セル間干渉の防止とを同時に実現することができる。
【０１５５】
尚、上述の各実施例において、エアーギャップＡＧは、電極間絶縁層ＩＰＤよりも比誘電率が小さい絶縁層（例えば、酸化シリコン層）などに置き換えてもよい。
【０１５６】
また、図１〜図２０に示す各実施例において、フローティングゲート電極ＦＧは、電荷をトラップする絶縁層としての電荷トラップ層に置き換えてもよい。即ち、これらの実施例において、メモリセルの電荷蓄積層は、フローティングゲート電極でもよいし、電荷トラップ層でもよい。
【０１５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５８】
１１：  半導体基板、  １２，１３，１４，１５：  絶縁層、  ＡＡ：  アクティブエリア、  ＡＧ：  エアーギャップ、  ＴＮＬ：  ゲート絶縁層、  ＦＧ：フローティングゲート電極、  ＦＧ１，ＦＧ２：  導電層、  ＩＰＤ：  電極間絶縁層、  ＣＧ：  コントロールゲート電極。
【図１】
2013201264.tif 000003
【図２】
2013201264.tif 000004
【図３】
2013201264.tif 000005
【図４】
2013201264.tif 000006
【図５】
2013201264.tif 000007
【図６】
2013201264.tif 000008
【図７】
2013201264.tif 000009
【図８】
2013201264.tif 000010
【図９】
2013201264.tif 000011
【図１０】
2013201264.tif 000012
【図１１】
2013201264.tif 000013
【図１２】
2013201264.tif 000014
【図１３】
2013201264.tif 000015
【図１４】
2013201264.tif 000016
【図１５】
2013201264.tif 000017
【図１６】
2013201264.tif 000018
【図１７】
2013201264.tif 000019
【図１８】
2013201264.tif 000020
【図１９】
2013201264.tif 000021
【図２０】
2013201264.tif 000022
【図２１】
2013201264.tif 000023
【図２２】
2013201264.tif 000024
【図２３】
2013201264.tif 000025
【図２４】
2013201264.tif 000026
【図２５】
2013201264.tif 000027
【図２６】
2013201264.tif 000028