(57)【要約】【課題】リアルタイム信号転送によってレイテンシを減少させ、高い帯域幅の信号転送を実現することのできるインターフェース回路及びそれを含むインターフェースシステム並びにインターフェーシング方法を提供する。【解決手段】本発明によるインターフェース回路は、インターフェース回路であって、転送ラインを通して受信される直列信号を並列化して複数の受信並列信号を出力する並列化部と、前記受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号を検出し、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する経路転換部とを有する。【選択図】      図１
2013255231.tif 000002
【特許請求の範囲】
【請求項１】
インターフェース回路であって、
転送ラインを通して受信される直列信号を並列化して複数の受信並列信号を出力する並列化部と、
前記受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号を検出し、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する経路転換部とを有することを特徴とするインターフェース回路。
【請求項２】
前記経路転換部は、前記直列信号の生成のために用いられた信号の直列化順序と同一になるように前記マッチング並列信号の出力順序を同期化することを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記経路転換部は、前記マッチング並列信号をそれぞれ出力する複数のマッチング出力端子を含み、
前記検出結果に基づいて前記フレーム信号が最初のマッチング出力端子を通して出力され、前記フレーム信号を除いた残りの受信並列信号が残りのマッチング出力端子を通して順次に出力されるように前記出力経路を転換することを特徴とする請求項１に記載のインターフェース回路。
【請求項４】
前記経路転換部は、前記受信並列信号の中から前記フレーム信号を検出して前記検出結果に対応するマッチング制御信号を発生する検出制御部と、
前記マッチング制御信号に応答して、前記受信並列信号の入力を受ける複数のマッチング入力端子と前記マッチング並列信号を出力する複数のマッチング出力端子との接続を制御するマッチングブロックとを含むことを特徴とする請求項１に記載のインターフェース回路。
【請求項５】
前記検出制御部は、前記受信並列信号を前記フレームコードとそれぞれ比較して複数の検出信号を出力する複数の検出ユニットを含むフレーム検出部と、
前記検出信号に基づいて前記マッチング制御信号を発生する制御部とを含むことを特徴とする請求項４に記載のインターフェース回路。
【請求項６】
前記それぞれの検出ユニットは、前記それぞれの受信並列信号の各ビットを順次にシフトして保存する複数のフリップフロップを含むシフトレジスタと、
前記フレームコードの各ビットを保存するコード保存部と、
前記シフトレジスタの出力と前記コード保存部の出力とを比較して前記それぞれの検出信号を出力する比較部とを含むことを特徴とする請求項５に記載のインターフェース回路。
【請求項７】
前記検出ユニットは、前記制御部から提供される複数のイネーブル信号に応答してそれぞれイネーブルされ、
前記制御部は前記フレーム信号の検出が完了した場合、前記フレーム信号を検出した検出ユニットを除いた残りの検出ユニットに提供されるイネーブル信号を非活性化させることを特徴とする請求項５に記載のインターフェース回路。
【請求項８】
前記マッチングブロックは、前記それぞれの受信並列信号の入力を受けて前記複数のマッチング出力端子の中で前記マッチング制御信号に対応するマッチング出力端子で前記それぞれのマッチング並列信号を出力する複数のマルチプレクサを含むことを特徴とする請求項４に記載のインターフェース回路。
【請求項９】
前記それぞれのマルチプレクサの出力端子と前記マッチング出力端子は、前記マルチプレクサに対して互いに異なるように接続され、前記マルチプレクサは、同じ値を有する前記マッチング制御信号を共通で受信することを特徴とする請求項８に記載のインターフェース回路。
【請求項１０】
前記それぞれのマルチプレクサの出力端子と前記マッチング出力端子は、前記マルチプレクサに対して全部同様に接続され、前記マルチプレクサは互いに異なる値を有する前記マッチング制御信号をそれぞれ受信することを特徴とする請求項８に記載のインターフェース回路。
【請求項１１】
前記フレーム信号は、前記複数ビットのフレームコード及び前記インターフェース回路の制御のための複数ビットの制御コードを周期的に含むことを特徴とする請求項１に記載のインターフェース回路。
【請求項１２】
前記直列信号は、光学的転送ラインを通して受信される光信号であることを特徴とする請求項１に記載のインターフェース回路。
【請求項１３】
前記光学的転送ラインに接続されて前記光信号を電気的直列信号に変換するための光電転換器と、
前記電気的直列信号に基づいて復元クロック信号を発生させ、前記復元クロック信号に基づいて前記電気的直列信号をサンプリングしてリタイム直列信号を出力するクロックデータ復元回路とをさらに有することを特徴とする請求項１２に記載のインターフェース回路。
【請求項１４】
少なくとも一つの転送ラインと、
第１インターフェース回路と、
前記少なくとも一つの転送ラインを通して前記第１インターフェース回路と接続された第２インターフェース回路とを有し、
前記第１インターフェース回路は、前記少なくとも一つの転送ラインを通して受信される直列信号を並列化して複数の受信並列信号を出力する並列化部と、
前記受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号を検出して、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する経路転換部とを含むことを特徴とするインターフェースシステム。
【請求項１５】
前記第２インターフェース回路は、前記フレーム信号を発生するビットストリーム発生器と、
前記フレーム信号を含む複数の送信並列信号を順次に直列化して前記少なくとも一つの転送ラインを通して前記直列信号を出力する直列化部とを含むことを特徴とする請求項１４に記載のインターフェースシステム。
【請求項１６】
前記経路転換部は、前記直列化部で入力される前記送信並列信号の直列化順序と同一になるように前記マッチング並列信号の出力順序を同期化することを特徴とする請求項１５に記載のインターフェースシステム。
【請求項１７】
前記第１インターフェース回路は、前記第２インターフェース回路への直列信号送信のための前記ビットストリーム発生器及び前記直列化部をさらに含み、
前記第２インターフェース回路は、前記第１インターフェース回路からの直列信号送信のための並列化部及び前記経路転換部をさらに含んで、
両方向通信を遂行することを特徴とする請求項１５に記載のインターフェースシステム。
【請求項１８】
前記第１インターフェース回路及び前記第２インターフェース回路は、メモリコントローラ及びメモリ装置の間の信号転送をインターフェーシングすることを特徴とする請求項１７に記載のインターフェースシステム。
【請求項１９】
複数ビットのフレームコードを周期的に含むフレーム信号を発生する段階と、
前記フレーム信号を含む複数の送信並列信号を直列化して直列信号を転送ラインを通して転送する段階と、
前記転送ラインを通して受信される前記直列信号を並列化して複数の受信並列信号を出力する段階と、
前記受信並列信号の中から前記フレーム信号を検出する段階と、
前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する段階とを有することを特徴とするインターフェーシング方法。
【請求項２０】
転送される信号を複数のグループで分割する段階をさらに有し、
前記各グループの信号に対してそれぞれ前記直列化、前記並列化、前記フレーム信号の検出、及び前記出力経路の転換を遂行することを特徴とする請求項１９に記載のインターフェーシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号転送に関し、より詳細には、並列インターフェースを有する装置間の直列通信のためのインターフェース回路及びそれを含むインターフェースシステム並びにインターフェーシング方法に関する。
【背景技術】
【０００２】
近年、半導体集積技術の発達に従ってアプリケーションプロセッサ、メモリ装置、ディスプレイ装置などのような多様な電子装置の小型化、高性能化及び高速化が進行している。
このような小型化、高性能化及び高速化に従って電子装置間のデータ転送の高速化及びデータ転送ラインの減少が要求されている。
【０００３】
このような要求に応じて一つの装置から提供される並列信号を直列化して転送して受信された直列信号を再び並列信号で並列化して他の装置で提供する直列通信が広く利用されている。
しかしながら、従来の直列通信では、直列化及び並列化のインターフェース過程でヘッダーとテールのような過度な付加的情報及び／又はフレームの同期化のための複雑なエンコーディングとデコーディング過程を伴うのでデータ転送のレイテンシが増加し、複雑なロジックを追加しなければならないという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第２０１１−００５３５３５号公報
【特許文献２】米国特許出願公開第２００２／００８９７１４号明細書
【特許文献３】米国特許出願公開第２０１１／０１１６７９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の並列インターフェースの問題点に鑑みてなされたものであって、本発明の目的は、リアルタイム信号転送によってレイテンシを減少させ、高い帯域幅の信号転送を実現することのできるインターフェース回路を提供することにある。
【０００６】
本発明の他の目的は、前記インターフェース回路を含むインターフェースシステムを提供することにある。
また、リアルタイム信号転送によってレイテンシを減少させて高い帯域幅の信号転送を実現することができるインターフェーシング方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるインターフェース回路は、インターフェース回路であって、転送ラインを通して受信される直列信号を並列化して複数の受信並列信号を出力する並列化部と、前記受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号を検出し、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する経路転換部とを有することを特徴とする。
【０００８】
前記経路転換部は、前記直列信号の生成のために用いられた信号の直列化順序と同一になるように前記マッチング並列信号の出力順序を同期化することが好ましい。
前記経路転換部は、前記マッチング並列信号をそれぞれ出力する複数のマッチング出力端子を含み、前記検出結果に基づいて前記フレーム信号が最初のマッチング出力端子を通して出力され、前記フレーム信号を除いた残りの受信並列信号が残りのマッチング出力端子を通して順次に出力されるように前記出力経路を転換することが好ましい。
前記経路転換部は、前記受信並列信号の中から前記フレーム信号を検出して前記検出結果に対応するマッチング制御信号を発生する検出制御部と、前記マッチング制御信号に応答して、前記受信並列信号の入力を受ける複数のマッチング入力端子と前記マッチング並列信号を出力する複数のマッチング出力端子との接続を制御するマッチングブロックとを含むことが好ましい。
前記検出制御部は、前記受信並列信号を前記フレームコードとそれぞれ比較して複数の検出信号を出力する複数の検出ユニットを含むフレーム検出部と、前記検出信号に基づいて前記マッチング制御信号を発生する制御部とを含むことが好ましい。
前記それぞれの検出ユニットは、前記それぞれの受信並列信号の各ビットを順次にシフトして保存する複数のフリップフロップを含むシフトレジスタと、前記フレームコードの各ビットを保存するコード保存部と、前記シフトレジスタの出力と前記コード保存部の出力とを比較して前記それぞれの検出信号を出力する比較部とを含むことが好ましい。
前記検出ユニットは、前記制御部から提供される複数のイネーブル信号に応答してそれぞれイネーブルされ、前記制御部は前記フレーム信号の検出が完了した場合、前記フレーム信号を検出した検出ユニットを除いた残りの検出ユニットに提供されるイネーブル信号を非活性化させることが好ましい。
【０００９】
前記マッチングブロックは、前記それぞれの受信並列信号の入力を受けて前記複数のマッチング出力端子の中で前記マッチング制御信号に対応するマッチング出力端子で前記それぞれのマッチング並列信号を出力する複数のマルチプレクサを含むことが好ましい。
前記それぞれのマルチプレクサの出力端子と前記マッチング出力端子は、前記マルチプレクサに対して互いに異なるように接続され、前記マルチプレクサは、同じ値を有する前記マッチング制御信号を共通で受信することが好ましい。
前記それぞれのマルチプレクサの出力端子と前記マッチング出力端子は、前記マルチプレクサに対して全部同様に接続され、前記マルチプレクサは互いに異なる値を有する前記マッチング制御信号をそれぞれ受信することが好ましい。
前記フレーム信号は、前記複数ビットのフレームコード及び前記インターフェース回路の制御のための複数ビットの制御コードを周期的に含むことが好ましい。
前記直列信号は、光学的転送ラインを通して受信される光信号であることが好ましい。
前記光学的転送ラインに接続されて前記光信号を電気的直列信号に変換するための光電転換器と、前記電気的直列信号に基づいて復元クロック信号を発生させ、前記復元クロック信号に基づいて前記電気的直列信号をサンプリングしてリタイム直列信号を出力するクロックデータ復元回路とをさらに有することが好ましい。
【００１０】
上記目的を達成するためになされた本発明によるインターフェースシステムは、少なくとも一つの転送ラインと、第１インターフェース回路と、前記少なくとも一つの転送ラインを通して前記第１インターフェース回路と接続された第２インターフェース回路とを有し、前記第１インターフェース回路は、前記少なくとも一つの転送ラインを通して受信される直列信号を並列化して複数の受信並列信号を出力する並列化部と、前記受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号を検出して、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する経路転換部とを含むことを特徴とする。
【００１１】
前記第２インターフェース回路は、前記フレーム信号を発生するビットストリーム発生器と、前記フレーム信号を含む複数の送信並列信号を順次に直列化して前記少なくとも一つの転送ラインを通して前記直列信号を出力する直列化部とを含むことが好ましい。
前記経路転換部は、前記直列化部で入力される前記送信並列信号の直列化順序と同一になるように前記マッチング並列信号の出力順序を同期化することが好ましい。
前記第１インターフェース回路は、前記第２インターフェース回路への直列信号送信のためのビットストリーム発生器及び直列化部をさらに含み、前記第２インターフェース回路は、前記第１インターフェース回路からの直列信号送信のための並列化部及び前記経路転換部をさらに含んで、両方向通信を遂行することが好ましい。
前記第１インターフェース回路及び前記第２インターフェース回路は、メモリコントローラ及びメモリ装置の間の信号転送をインターフェーシングすることが好ましい。
【００１２】
上記目的を達成するためになされた本発明によるインターフェーシング方法は、複数ビットのフレームコードを周期的に含むフレーム信号を発生する段階と、前記フレーム信号を含む複数の送信並列信号を直列化して直列信号を転送ラインを通して転送する段階と、前記転送ラインを通して受信される前記直列信号を並列化して複数の受信並列信号を出力する段階と、前記受信並列信号の中から前記フレーム信号を検出する段階と、前記検出結果に基づいて前記受信並列信号の出力経路を転換して前記受信並列信号を再配列した複数のマッチング並列信号を出力する段階とを有することを特徴とする。
【００１３】
転送される信号を複数のグループで分割する段階をさらに有し、前記各グループの信号に対してそれぞれ前記直列化、前記並列化、前記フレーム信号の検出、及び前記出力経路の転換を遂行することが好ましい。
【発明の効果】
【００１４】
本発明に係るインターフェース回路及びそれを含むインターフェースシステム並びにインターフェーシング方法によれば、一つのフレーム信号を利用した迅速なマルチプレッシング動作によってリアルタイムでフレーム同期化を遂行することによって、過度なロジックの追加なしでシステムの集積度を増加させることができ、信号転送のレイテンシを減少させてシステムの性能を向上させることができるという効果がある。
また、インターフェーシングされる装置の既存並列インターフェースを変更することなくそのまま用いることができるという効果がある。
また、インターフェーシングされる装置の動作速度、転送信号の種類及びインターフェースシステムの特性などを考慮して転送信号のグループを適切に構成することによって高い帯域幅の信号転送を実現することができるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るインターフェース回路を示すブロック図である。
【図２】図１のインターフェース回路が受信する直列信号の一例を示す図である。
【図３】図１のインターフェース回路に含まれる経路転換部から検出されるフレーム信号の一例を示す図である。
【図４】図１のインターフェース回路に含まれるマッチングブロックに入力される受信並列信号の一例を示す図である。
【図５】図１のインターフェース回路に含まれるマッチングブロックから出力されるマッチング並列信号の一例を示す図である。
【図６】図１のインターフェース回路に含まれる検出制御部の一例を示すブロック図である。
【図７】図６の検出制御部に含まれるフレーム検出部の一例を示すブロック図である。
【図８】図７のフレーム検出部に含まれる検出ユニットの一例を示す回路図である。
【図９】図６の検出制御部の動作の一例を示すタイミング図である。
【図１０】本発明の実施形態に係るインターフェーシング方法を説明するためのフローチャートである。
【図１１】本発明の実施形態に係るインターフェースシステムを示すブロック図である。
【図１２】図１１のインターフェースシステムの直列化工程を説明するための図である。
【図１３】図１１のインターフェースシステムに含まれる並列化部から出力される受信並列信号の一例を示す図である。
【図１４】図１３の受信並列信号に対応する図１１のインターフェースシステムに含まれるマッチングブロックの出力経路の一例を示す図である。
【図１５】図１４の出力経路を通して図１１のインターフェースシステムに含まれるマッチングブロックから出力されるマッチング並列信号の一例を示す図である。
【図１６】図１１のインターフェースシステムに含まれるマッチングブロックの一例を示す図である。
【図１７】図１１のインターフェースシステムに含まれるマッチングブロックの他の例を示す図である。
【図１８】図１７のマッチングブロックに提供されるマッチング制御信号の一例で、第３受信並列信号ＲＰ３がフレーム信号ＢＴに該当する場合のマッチング制御ビット（ＭＣ１〜ＭＣ９）を示す図である。
【図１９】本発明の実施形態に係るインターフェーシング方法を説明するためのフローチャートである。
【図２０】本発明の実施形態に係るインターフェースシステムに用いられるフレーム信号の一例を示す図である。
【図２１】図２０のフレーム信号に対応するマッチング出力信号の一例を示す図である。
【図２２】本発明の実施形態に係る光インターフェースシステムを示すブロック図である。
【図２３】図２２の光インターフェースシステムに含まれるクロックデータ復元回路の一例を示すブロック図である。
【図２４】本発明の実施形態に係る両方向インターフェースシステムを示すブロック図である。
【図２５】本発明の実施形態に係るインターフェースシステムを示すブロック図である。
【図２６】本発明の実施形態に係るメモリインターフェースシステムを示すブロック図である。
【図２７】本発明の実施形態に係るインターフェース回路が適用された記憶装置を示すブロック図である。
【図２８】本発明の実施形態に係るインターフェーシング方法をコンピューティングシステムに応用した例を示すブロック図である。
【発明を実施するための形態】
【００１６】
次に、本発明に係るインターフェース回路及びそれを含むインターフェースシステム並びにインターフェーシング方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１７】
本明細書に開示する本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示するものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００１８】
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００１９】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
【００２０】
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
図面上の同一構成要素に対しては同一または類似する参照符号を使用し、同一構成要素について重複する説明は省略する。
【００２１】
図１は、本発明の実施形態に係るインターフェース回路を示すブロック図である。
図１を参照すると、インターフェース回路１０は、並列化部１００（ｄｅｓｅｒｉａｌｉｚｅｒ：ＤＥＳ）及び経路転換部２００（ｐａｔｈ  ｃｏｎｖｅｒｔｅｒ：ＰＴＨＣ）を含む。
図１には受信された直列信号をインターフェーシングするための受信インターフェース回路を示す。
【００２２】
並列化部１００は、転送ラインＴＬＮを通して受信される直列信号ＳＲを並列化して複数の受信並列信号（ＲＰ１〜ＲＰｋ）を出力する。
経路転換部２００は、受信並列信号（ＲＰ１〜ＲＰｋ）の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出し、検出結果に基づいて受信並列信号（ＲＰ１〜ＲＰｋ）の出力経路を転換して受信並列信号（ＲＰ１〜ＲＰｋ）を再配列した複数のマッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）を出力する。
【００２３】
並列化部１００は、転送ラインＴＬＮに接続された入力端子ＳＩで直列信号ＳＲを受信し、直列信号ＳＲのビット率（ｂｉｔ  ｒａｔｅ）に対応する周波数を有するクロック信号を利用して直列信号ＳＲに含まれたビットを順次にサンプリングする。サンプリングされたビットは、並列化部１００の複数の出力端子（ＰＯ１〜ＰＯｋ）を通して受信並列信号（ＲＰ１〜ＲＰｋ）として順次に出力される。
【００２４】
例えば、受信並列信号（ＲＰ１〜ＲＰｋ）の個数がｋである場合、受信並列信号（ＲＰ１〜ＲＰｋ）のビット率は、直列信号ＳＲのビット率の１／ｋになる。
後述するように、並列化部１００は、外部クロック信号及び／又は復元クロック信号を利用して並列化動作を遂行し、このためにインターフェース回路１０はクロック逓倍器、クロック分配器及び／又はクロックデータ復元回路を含む。
【００２５】
図２〜図５を参照して後述するように、直列信号ＳＲにはフレームコードＦＲＣの各ビットが周期的に含まれ、受信並列信号（ＲＰ１〜ＲＰｋ）のうちの一つはフレームコードＦＲＣが周期的に繰り返されるフレーム信号ＢＴに該当する。
経路転換部２００は、受信並列信号（ＲＰ１〜ＲＰｋ）の中からこのようなフレーム信号ＢＴを検出し、検出結果に基づいて受信並列信号（ＲＰ１〜ＲＰｋ）の出力経路を転換する。
【００２６】
ここで出力経路の転換というのは、マルチプレッシング動作によって受信並列信号（ＲＰ１〜ＲＰｋ）が入力される端子と出力される端子の接続を転換するということを示す。
即ち、経路転換部２００はサンプリングされたビットをメモリ又はバッファなどに保存し、このような保存されたビットを分析したり、或いはデコーディングする工程なしで端子間の接続を転換することによってリアルタイムでフレーム同期化を遂行できる。
【００２７】
経路転換部２００は、マッチング並列信号（ＭＲＰ〜ＭＲＰｋ）をそれぞれ出力する複数のマッチング出力端子（ＭＯ１〜ＭＯｋ）を含む。
例えば、経路転換部２００は、フレーム信号ＢＴの検出結果に基づいてフレーム信号ＢＴが最初のマッチング出力端子ＭＯ１で出力され、フレーム信号ＢＴを除いた残りの受信並列信号が残りのマッチング出力端子（ＭＯ２〜ＭＯｋ）を通して順次に出力されるように出力経路を転換する。
【００２８】
図１に示すように、経路転換部２００は、検出制御部３００（ｄｅｔｅｃｔｉｏｎ−ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ：ＤＥＴＣ）及びマッチングブロック４００（ｍａｔｃｈｉｎｇ  ｂｌｏｃｋ：ＭＣＨ）を含む。
【００２９】
検出制御部３００は、受信並列信号（ＲＰ１〜ＲＰｋ）の中からフレーム信号ＢＴを検出して検出結果に対応するマッチング制御信号ＭＣＯＮを発生させることができる。
マッチングブロック４００は、マッチング制御信号ＭＣＯＮに応答して受信並列信号（ＲＰ１〜ＲＰｋ）の入力を受けるマッチング入力端子（ＭＩ１〜ＭＩｋ）とマッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）を出力するマッチング出力端子（ＭＯ１〜ＭＯｋ）の接続を制御する。
検出制御部３００とマッチングブロック４００の具体的な構成及び動作に対しては後述することとする。
【００３０】
このように、本発明の実施形態に係るインターフェース回路１０は、受信された信号を保存したり、又はデコーディングする工程を伴わないで、簡単且つ迅速なマルチプレッシング動作によってマッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）の出力順序の同期化、即ち、フレーム同期化を遂行できる。
【００３１】
図２は、図１のインターフェース回路が受信する直列信号の一例を示す図であり、図３は図１のインターフェース回路に含まれる経路転換部から検出されるフレーム信号の一例を示す図である。
【００３２】
図２及び図３を参照すると、直列信号ＳＲは、ｋ個の送信並列信号を一定の規則によって直列化して発生させる。
ｋ個の送信並列信号は、フレーム同期化のためのフレームコードＦＲＣを周期的に含む一つのフレーム信号ＢＴ及び直列信号ＳＲを利用して転送しようとする（ｋ−１）個のデータ信号である。
フレーム信号ＢＴは、フレームコードＦＲＣを形成するフレームビット（Ｆ１〜Ｆｎ）を含み、第１データ信号は第１データビットＤ１を含み、第２データ信号は第２データビットＤ２を含み、このような方式で第（ｋ−１）データ信号は第（ｋ−１）データビットＤｋ−１を含む。
【００３３】
例えば、フレーム信号ＢＴを含むｋ個の送信並列信号を直列化して直列信号ＳＲを発生させてフレームコードＦＲＣがｎ個のフレームビット（Ｆ１〜Ｆｎ）からなった場合、図２に示すように、一つのフレーム周期ｔＦＲ毎に（ｎ×ｋ）個のビットが直列信号ＳＲに含まれる。
図２において一つのフレームは、フレームコードＦＲＣの最初のビットＦ１から第（ｋ−１）データ信号のビット（Ｄｋ−１）までの（ｎ×ｋ）個のビットに該当する。
【００３４】
図１のインターフェース回路１０に含まれる並列化部１００は、一つの並列化周期ｔＰ毎に直列信号ＳＲのｋ個のビットをサンプリングし、並列化してそれぞれのビットを出力端子（ＰＯ１〜ＰＯｋ）に順次に出力する。
このように並列化されたｋ個の受信並列信号（ＲＰ１〜ＲＰｋ）が出力端子（ＰＯ１〜ＰＯｋ）に出力され、第１〜第ｋ受信並列信号（ＲＰ１〜ＲＰｋ）のうちの一つは、図３に示すように複数ビットのフレームコードＦＲＣを周期的に含むフレーム信号ＢＴに該当する。
【００３５】
図１のインターフェース回路１０に含まれる並列化部１００は、直列信号ＳＲ上においてのフレームの開始時点、即ち、フレームコードＦＲＣの最初のビットＦ１が入力される時点が分からないのでフレーム信号ＢＴは、出力端子（ＰＯ１〜ＰＯｋ）のうちからランダムに選択される一つの出力端子で出力することができる。
【００３６】
例えば、フレームコードＦＲＣは、「１１０１０１１１１０」のように送信側と受信側で予め定義されたフレームビットのビット列に決定することができる。
この場合、フレームビットがそれぞれ直列信号ＳＲに一定したビット毎にインターリビングされて含まれるので一定個数の連続したビット内には「１」の値を有するようになる。従って直列信号ＳＲが、ＮＲＺ（ｎｏｎ  ｒｅｔｕｒｎ  ｔｏ  ｚｅｒｏ）信号である場合に、一定個数の連続したビット内に「１」の値を挿入するために要求される送信側のスクランブラ及び受信側のデスクランブラを省略することができるので、信号転送のレイテンシを減少させることができ、インターフェースシステムのサイズが減少することができる。
【００３７】
図４は、図１のインターフェース回路に含まれるマッチングブロックに入力される受信並列信号の一例を示す図である。
図４にはマッチングブロック４００の第１〜第ｋマッチング入力端子（ＭＩ１〜ＭＩｋ）にそれぞれ入力される第１〜第ｋ受信並列信号が示されている。
【００３８】
例えば、並列化部１００の第３出力端子ＰＯ３を通してフレーム信号ＢＴが第３受信並列信号ＲＰ３として出力される。
この場合、並列化部１００は第（ｋ−２）データビット（Ｄｋ−２）が入力される時点からサンプリングを遂行して順次にサンプリングされるｋ個のビットを第１出力端子ＰＯ１から第ｋ出力端子ＰＯｋを通して順次に出力する。
第（ｋ−２）データビット（Ｄｋ−２）を含む第（ｋ−２）データ信号が第１受信並列信号ＲＰ１として第１出力端子ＰＯ１から出力され、第（ｋ−１）データビット（Ｄｋ−１）を含む第（ｋ−１）データ信号が第２受信並列信号ＲＰ１として第２出力端子ＰＯ２に出力され、フレームビット（Ｆ１〜Ｆｎ）を含むフレーム信号ＢＴが第３受信並列信号ＲＰ１として第３出力端子ＰＯ３で出力され、このような方式で第（ｋ−３）データビット（Ｄｋ−３）を含む第（ｋ−３）データ信号が第ｋ受信並列信号ＲＰｋとして第ｋ出力端子ＰＯｋから出力される。
【００３９】
図１に示したように、並列化部１００の出力端子（ＰＯ１〜ＰＯｋ）は、マッチングブロック４００のマッチング入力端子（ＭＩ１〜ＭＩｋ）と一対一で直接接続される。
従って、第（ｋ−２）データ信号（Ｄｋ−２）が第１マッチング入力端子ＭＩ１に入力され、第（ｋ−１）データ信号（Ｄｋ−１）が第２マッチング入力端子ＭＩ２に入力され、フレーム信号ＢＴが第３マッチング入力端子ＭＩ３で入力され、このような方式で第（ｋ−３）データ信号（Ｄｋ−３）が第ｋマッチング入力端子ＭＩｋに入力される。
【００４０】
このように、並列化部１００の出力端子（ＰＯ１〜ＰＯｋ）から出力される受信並列信号（ＲＰ１〜ＲＰｋ）の出力順序、即ち、並列化順序は直列信号ＳＲの生成のために用いられた信号の直列化順序と同一でないこともでき、結果的に、図４に示すようなフレーム同期化にならない受信並列信号（ＲＰ１〜ＲＰｋ）がマッチングブロック４００の入力端子（ＭＩ１〜ＭＩｋ）に入力される。
【００４１】
図５は、図１のインターフェース回路に含まれるマッチングブロックから出力されるマッチング並列信号の一例を示す図である。
図５には、マッチングブロック４００の第１〜第ｋマッチング出力端子（ＭＯ１〜ＭＯｋ）を通してそれぞれ出力される第１〜第ｋマッチング並列信号（ＭＲＰ〜ＭＲＰｋ）が示されている。
【００４２】
図５を参照すると、フレームビット（Ｆ１〜Ｆｎ）を含むフレーム信号ＢＴが第１マッチング並列信号ＭＲＰ１として第１マッチング出力端子ＭＯ１から出力され、第１データビットＤ１を含む第１データ信号が第２マッチング並列信号ＭＲＰ２として第２マッチング出力端子ＭＯ２から出力され、このような方式で第（ｋ−１）データビット（Ｄｋ−１）を含む第（ｋ−１）データ信号が第ｋマッチング並列信号ＭＲＰｋとして第ｋマッチング出力端子ＭＯｋから出力される。
結果的に、フレーム信号ＢＴが第１マッチング出力端子ＭＯ１を通して出力され、フレーム信号ＢＴを除いた残りの受信並列信号、即ち、第１〜第（ｋ−１）データ信号が残りのマッチング出力端子（ＭＯ２〜ＭＯｋ）を通して順次に出力されてフレーム同期化が遂行される。
【００４３】
図４及び図５を参照すると、マッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）の出力順序の同期化、即ち、フレーム同期化が成り立つように、マッチングブロック４００は受信並列信号（ＲＰ１〜ＲＰｋ）の入力を受けるマッチング入力端子（ＭＩ１〜ＭＩｋ）とマッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）を出力するマッチング出力端子（ＭＯ１〜ＭＯｋ）の接続を制御する。
例えば、第３受信並列信号ＲＰ３がフレーム信号ＢＴに該当するように並列化部１００の並列化が遂行された場合、フレーム信号ＢＴが入力される第３マッチング入力端子ＭＩ３が第１マッチング出力端子ＭＯ１と接続され、第４マッチング入力端子ＭＩ４が第２マッチング出力端子ＭＯ２と接続され、このような方式で第２マッチング入力端子ＭＩ２が第ｋマッチング出力端子ＭＯｋと接続される。
このようなマルチプレッシング動作は、マッチング制御信号ＭＣＯＮに基づいて遂行され、これに対しては図１３〜図１８を参照して後述する。
【００４４】
図６は、図１のインターフェース回路に含まれる検出制御部の一例を示すブロック図である。
図６を参照すると、検出制御部３００は、フレーム検出部３２０（ｆｒａｍｅ  ｄｅｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ：ＦＤＥＴ）及び制御部３６０（ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ：ＣＴＲＬ）を含む。
【００４５】
フレーム検出部３２０は、受信並列信号（ＲＰ１〜ＲＰｋ）を上述したフレームコードＦＲＣとそれぞれ比較して複数の検出信号（ＤＥＴ１〜ＤＥＴｋ）を出力する。
制御部３６０は、検出信号（ＤＥＴ１〜ＤＥＴｋ）に基づいてマッチング制御信号ＭＣＯＮを発生する。
【００４６】
フレーム検出部３２０は、制御部３６０から提供されるイネーブル信号ＥＮに応答してイネーブルすることができる。フレーム検出部３２０は受信並列信号（ＲＰ１〜ＲＰｋ）の中からフレーム信号ＢＴに該当する一つの信号を検出して検出信号（ＤＥＴ１〜ＤＥＴｋ）のうちで対応する一つの信号を活性化する。
即ち、第１受信並列信号ＲＰ１がフレーム信号ＢＴに該当する場合には第１検出信号ＤＥＴ１を活性化し、第２受信並列信号ＲＰ２がフレーム信号ＢＴに該当する場合には第２検出信号ＤＥＴ２を活性化し、このような方式で第ｋ受信並列信号ＲＰｋがフレーム信号ＢＴに該当する場合には第ｋ検出信号ＤＥＴｋを活性化する。
フレーム信号ＢＴは、フレームコードＦＲＣを周期的に含むので検出信号（ＤＥＴ１〜ＤＥＴｋ）のうちの一つは周期的に発生するパルスを含む方式で活性化することができる。
【００４７】
制御部３６０は、このような検出信号（ＤＥＴ１〜ＤＥＴｋ）に基づいて、活性化する一つの検出信号に対応する値を有するマッチング制御信号ＭＣＯＮを発生してマッチングブロック４００で提供する。
結果的に、マッチング制御信号ＭＣＯＮは、フレーム信号ＢＴが入力されるマッチング入力端子に対応する値を有し、このようなマッチング制御信号ＭＣＯＮに基づいてマッチングブロック４００はマッチング入力端子（ＭＩ１〜ＭＩｋ）とマッチング出力端子（ＭＯ１〜ＭＯｋ）の接続を制御する。
【００４８】
制御部３６０は、フレーム同期化が完了したと判断された時、活性化する同期化信号ＳＹＮＣを発生させることができる。
例えば、制御部３６０は、同じ検出信号が連続的に複数の回数ほど活性化する時、フレーム同期化が完了したと判断する。
このような同期化信号ＳＹＮＣは、マッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）の出力順序が同期化されて有効なデータ信号を受信できる状態になったことを示す。
本実施形態において同期化信号ＳＹＮＣは、直列信号ＳＲを発生する送信部側で提供されて受信部側でデータ信号を受信する準備ができたことを知らせることができる。
【００４９】
図７は、図６の検出制御部に含まれるフレーム検出部の一例を示すブロック図である。
図７を参照すると、フレーム検出部３２０は、それぞれの受信並列信号（ＲＰ１〜ＲＰｋ）を受信してフレームコードＦＲＣと比較してそれぞれの検出信号（ＤＥＴ１〜ＤＥＴｋ）を発生する複数の検出ユニット３３０（ＤＥＴＵ１〜ＤＥＴＵｋ）を含む。
【００５０】
受信並列信号（ＲＰ１〜ＲＰｋ）を受信するために検出ユニット（ＤＥＴＵ１〜ＤＥＴＵｋ）は、並列化部１００の出力端子（ＰＯ１〜ＰＯｋ）とマッチングブロック４００のマッチング入力端子（ＭＩ１〜ＭＩｋ）間のノードにそれぞれ接続させることができる。
制御部３６０から提供されるイネーブル信号ＥＮは複数の信号、即ち、第１〜第ｋイネーブル信号（ＥＮ１〜ＥＮｋ）を含み、第１〜第ｋ検出ユニット（ＤＥＴＵ１〜ＤＥＴＵｋ）は、第１〜第ｋイネーブル信号（ＥＮ１〜ＥＮｋ）のそれぞれに応答して選択的にイネーブルされる。
【００５１】
例えば、フレーム同期化が遂行される初期化段階では、制御部３６０はフレーム信号ＢＴの検出のために第１〜第ｋイネーブル信号（ＥＮ１〜ＥＮｋ）を全部活性化し、フレーム信号ＢＴの検出が完了した場合、制御部３６０はフレーム信号ＢＴを検出した検出ユニットを除いた残りの検出ユニットに提供されるイネーブル信号を非活性化する。
このようにフレーム同期化が完了した後には不要な検出ユニットを選択的にディスエーブルさせることによって電力消費を減少させることができる。
【００５２】
図８は、図７のフレーム検出部に含まれる検出ユニットの一例を示す回路図である。
図７の検出ユニットは、全部同じ構成を有することができ、図８には、便宜上一つの検出ユニットのみを示した。
図８を参照すると、それぞれの検出ユニットＤＥＴＵｉは、シフトレジスタ（ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）３３２、コード保存部（ｃｏｄｅ  ｓｔｏｒａｇｅ）３３４及び比較部（ｃｏｍｐａｒａｔｏｒ）３３６を含んで具現される。
【００５３】
シフトレジスタ３３２は、それぞれの受信並列信号ＲＰｉの各ビットを順次にシフトして保存する複数のフリップフロップＦＦ（ｆｌｉｐ−ｆｌｏｐｓ）３３３を含む。
コード保存部３３４は、フレームコードＦＲＣの各ビット（Ｆ１〜Ｆｎ）を保存する複数の保存ユニット３３５を含む。
比較部３３６は、シフトレジスタ３３２の出力とコード保存部３３４の出力とを比較してそれぞれの検出信号ＤＥＴｉを出力する論理ゲート３３７、３３８を含む。
【００５４】
シフトレジスタ３３２のフリップフロップ３３３は、クロック信号ＣＬＫのクロックサイクル毎にシフト動作を遂行して受信並列信号ＲＰｉに含まれる各ビットを順次に保存する。
本実施形態において、検出ユニットＤＥＴＵｉは、フリップフロップ３３３に印加されるクロック信号ＣＬＫを非活性化する方式でディスエーブルされることができ、このために検出ユニットＤＥＴＵｉは、それぞれのイネーブル信号ＥＮｉとクロック信号ＣＬＫを論理積演算して出力する論理積ゲート３４０をさらに含む。
【００５５】
比較部３３６は、各フリップフロップ３３３の出力と各保存ユニット３３５の出力を論理演算して出力する排他的ＮＯＲゲート（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ  ｇａｔｅｓ）３３７及び排他的ＮＯＲゲート３３７の全ての出力を論理積演算して検出信号ＤＥＴｉを出力する論理積ゲート（ＡＮＤ  ｇａｔｅｓ）３３８を含む。
結果的に、検出ユニットＤＥＴＵｉは、フリップフロップ３３３に順次に保存されるビットがフレームビット（Ｆ１〜Ｆｎ）と全部同一である時、活性化する検出信号ＤＥＴｉを発生させることができる。
図８に示すシフトレジスタ３３２及び比較部３３６の構成は、検出ユニットＤＥＴＵｉの動作原理を説明するための例示に過ぎず、必ず示した構成に限定されるものではない。
【００５６】
図９は、図６の検出制御部の動作の一例を示すタイミング図である。
図９には図に示す便宜上、３つの検出ユニットに該当するイネーブル信号ＥＮａ、ＥＮｂ、ＥＮｃ及び検出信号ＤＥＴａ、ＤＥＴｂ、ＤＥＴｃだけを図示している。
【００５７】
図９を参照すると、フレーム同期化が完了する前の時間ｔ１〜ｔ２間ではフレーム信号の検出のために全てのイネーブル信号（ＥＮａ、ＥＮｂ、ＥＮｃ）が活性化する。
上述したように、図６の制御部３６０は、同じ検出信号が連続的に複数の回数ほど活性化する時、フレーム同期化が完了したと判断する。
例えば、図９に示すように制御部３６０は、一つの検出信号ＤＥＴａが３回連続活性化する時、フレーム同期化が完了したと判断することができる。この時、制御部３６０は同期化信号ＳＹＮＣを活性化させ、活性化する検出信号ＤＥＴａに対応するマッチング制御ビット値（ｍａｔｃｈｉｎｇ  ｃｏｎｔｒｏｌ  ｂｉｔｓ）でマッチング制御信号ＭＣＯＮを設定する。
【００５８】
制御部３６０は、フレーム信号ＢＴの検出が完了した場合、フレーム信号ＢＴを検出した検出ユニットを除いた残りの検出ユニットに提供されるイネーブル信号（ＥＮｂ、ＥＮｃ）を非活性化する。
このようにフレーム同期化が完了した後には不要な検出ユニットを選択的にディスエーブルさせることによって電力消費を減少させることができる。
【００５９】
時間ｔ３において、動作エラーなどによって検出信号ＤＥＴａが活性化しない場合には、制御部３６０は同期化信号ＳＹＮＣを非活性化してイネーブル信号（ＥＮａ、ＥＮｂ、ＥＮｃ）を全部活性化してフレーム信号ＢＴの再検出を遂行する。
この後、他の検出信号ＤＥＴｂが活性化され、上述したように、検出結果に従って同期化信号ＳＹＮＣの活性化、不要なイネーブル信号の非活性化などが遂行される。
【００６０】
図１０は、本発明の実施形態に係るインターフェーシング方法を説明するためのフローチャートである。
図１〜図１０を参照すると、図１のインターフェース回路１０は、転送ラインＴＬＮを通して直列信号ＳＲを受信する（段階Ｓ１１０）。
【００６１】
インターフェース回路１０の並列化部１００は、受信された直列信号ＳＲを並列化して複数の受信並列信号（ＲＰ１〜ＲＰｋ）を出力する（段階Ｓ１２０）。
経路転換部２００の検出制御部３００は、受信並列信号（ＲＰ１〜ＲＰｋ）の中から複数ビットのフレームコードＦＲＣを周期的に含むフレーム信号ＢＴを検出し（段階Ｓ１３０）、検出結果に対応するマッチング制御信号ＭＣＯＮを発生する。
経路転換部２００のマッチングブロック４００は検出結果に対応するマッチング制御信号ＭＣＯＮに基づいて受信並列信号（ＲＰ１〜ＲＰｋ）の出力経路を転換して受信並列信号（ＲＰ１〜ＲＰｋ）を再配列した複数のマッチング並列信号（ＭＲＰ１〜ＭＲＰｋ）を出力する（段階Ｓ１４０）。
【００６２】
本発明の実施形態に係るインターフェースシステム及びインターフェーシング方法は、インターフェーシングされる装置の既存の並列インターフェースを変更なしでそのまま使用でき、一つのフレーム信号を利用した簡単で迅速なマルチプレッシング動作によってリアルタイムでフレーム同期化を遂行することによって過度なロジックの追加なしでシステムの集積度を増加させることができて信号転送のレイテンシを減少させてシステムの性能を向上させることができる。
【００６３】
図１１は、本発明の実施形態に係るインターフェースシステムを示すブロック図である。
図１１を参照すると、インターフェースシステム８００は、転送ラインＴＬＮ、第１インターフェース回路１０、及び転送ラインＴＬＮを通して第１インターフェース回路１０と接続された第２インターフェース回路２０を含む。
図１１には説明の便宜上フレーム信号ＢＴを含む９つの並列信号を直列化して転送してこれを再び並列化して同期化する構成を図示しているが、並列信号の個数は多様に変更することができる。
【００６４】
図１１は、第２装置ＤＥＶ２から第１装置ＤＥＶ１への単方向直列通信のための構成を示している。
例えば、第２装置ＤＥＶ２はデジタル信号プロセッサＤＳＰ、メモリコントローラ又はそれを含むアプリケーションプロセッサなどであることもでき、第１装置ＤＥＶ１は、メモリ装置、ディスプレイ装置などであることができる。
第１装置ＤＥＶ１及び第２装置ＤＥＶ２は、それぞれ複数の対応する入出力端子（Ｑ１〜Ｑ８）を含む並列インターフェースを有する。
インターフェースシステム８００はこのように並列インターフェースを有する第１装置ＤＥＶ１及び第２装置ＤＥＶ２間の直列通信を遂行するためのものとして、第１インターフェース回路１０は、第１装置ＤＥＶ１と接続された受信インターフェース回路に該当し、第２インターフェース回路２０は第２装置ＤＥＶ２と接続された送信インターフェース回路に該当する。
【００６５】
図１を参照して上述したように、第１インターフェース回路１０は、並列化部１００（ｄｅｓｅｒｉａｌｉｚｅｒ：ＤＥＳ）及び検出制御部３００（ｄｅｔｅｃｔｉｏｎ−ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ：ＤＥＴＣ）とマッチングブロック４００（ｍａｔｃｈｉｎｇ  ｂｌｏｃｋ：ＭＣＨ）からなった経路転換部（ｐａｔｈ  ｃｏｎｖｅｒｔｅｒ）を含む。
第１インターフェース回路１０は、検出されたフレーム信号ＢＴを保存するためのバッファ５００（ｂｕｆｆｅｒ：ＢＵＦ）をさらに含む。
【００６６】
並列化部１００は、転送ラインＴＬＮを通して受信される直列信号ＳＲを並列化して複数の受信並列信号（ＲＰ１〜ＲＰ９）を出力する。
検出制御部３００は受信並列信号（ＲＰ１〜ＲＰ９）の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出し、検出結果に対応するマッチング制御信号ＭＣＯＮを発生する。
マッチングブロック４００は、マッチング制御信号ＭＣＯＮに基づいて受信並列信号（ＲＰ１〜ＲＰ９）の出力経路を転換して受信並列信号（ＲＰ１〜ＲＰ９）を再配列した複数のマッチング並列信号（ＢＴ、ＭＲＰ１〜ＭＲＰ８）を出力する。
【００６７】
直列信号ＳＲは、並列化部１００の入力端子ＳＩを通して受信され、受信並列信号（ＲＰ１〜ＲＰ９）は、第１〜第９出力端子（ＰＯ１〜ＰＯ９）を通してそれぞれ出力される。
並列化部１００の第１〜第９出力端子（ＰＯ１〜ＰＯ９）は、マッチングブロック４００の第１〜第９マッチング入力端子（ＭＩ１〜ＭＩ９）と一対一で直接接続されて受信並列信号（ＲＰ１〜ＲＰ９）は第１〜第９マッチング入力端子（ＭＩ１〜ＭＩ９）にそれぞれ印加される。
【００６８】
マッチングブロック４００は、マッチング制御信号ＭＣＯＮに応答して受信並列信号（ＲＰ１〜ＲＰ９）の入力を受ける第１〜第９マッチング入力端子（ＭＩ１〜ＭＩ９）と、マッチング並列信号（ＢＴ、ＭＲＰ１〜ＭＲＰ８）を出力する第１〜第９マッチング出力端子（ＭＯ１〜ＭＯ９）の接続を制御する。
例えば、マッチングブロック４００は、フレーム信号ＢＴに該当する一つの受信並列信号が第１マッチング出力端子ＭＯ１を通じて出力されてフレーム信号ＢＴを除いた残りの受信並列信号が第２〜第９マッチング出力端子（ＭＯ２〜ＭＯ９）を通して順次に出力されるように出力経路を転換する。
【００６９】
第２インターフェース回路２０は、ビットストリーム発生器５５０（ｂｉｔ  ｓｔｒｅａｍ  ｇｅｎｅｒａｔｏｒ：ＢＧＥＮ）及び直列化部１５０（ｓｅｒｉａｌｉｚｅｒ：ＳＥＲ）を含む。
【００７０】
ビットストリーム発生器５５０は、上述したフレーム信号ＢＴを発生する。
例えば、ビットストリーム発生器５５０は、複数ビットのフレームコードＦＲＣを保存するレジスタで具現することができ、フレームコードＦＲＣのビットを順次にそして繰り返して出力する方式でフレーム信号ＢＴを発生させることができる。
フレームコードＦＲＣのフレームビット（Ｆ１〜Ｆｎ）は、図８を参照して上述したコード保存部３３４に提供されて保存される。
このように、インターフェース回路１０、２０の間で約束されたフレームコードＦＲＣを利用して受信された信号のフレーム同期化が遂行される。
【００７１】
直列化部１５０は、フレーム信号ＢＴを含む複数の送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）を順次に直列化して転送ラインＴＬＮを通して直列信号ＳＲを出力する。
複数の送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）は、直列化順序に従って直列化部１５０の複数の入力端子（ＰＩ１〜ＰＩ９）に入力されて直列信号ＳＲは直列化部１５０の出力端子ＳＯで出力される。
【００７２】
直列化部１５０は、ビットストリーム発生器５５０及び第２装置ＤＥＶ２から提供される送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）のビット率に対応する周波数を有するクロック信号を利用して送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）をサンプリングし、直列信号ＳＲのビット率に対応する周波数を有するクロック信号を利用して直列信号ＳＲを発生する。
例えば、図１１に示すように送信並列信号（ＢＴ、ＴＰ１〜ＲＰ８）の個数が９個の場合、送信並列信号（ＢＴ、ＴＰ１〜ＲＰ８）のビット率は直列信号ＳＲのビット率の１／９になる。
【００７３】
第１インターフェース回路１０の検出制御部３００及びマッチングブロック４００を含む経路転換部は、直列化部１５０に入力される送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）の直列化順序と同一になるようにマッチング並列信号（ＢＴ、ＭＲＰ１〜ＭＲＰ８）の出力順序を同期化する。
結果的に、第２装置ＤＥＶ２の入出力端子（Ｑ１〜Ｑ８）を通して出力された並列信号（ＴＰ１〜ＴＰ８）が同じ順序で再配列されてマッチング並列信号（ＭＲＰ１〜ＭＲＰ８）として第１装置ＤＥＶ１の対応する入出力端（子Ｑ１〜Ｑ８）にそれぞれ提供される。
【００７４】
このように、本発明の実施形態に係るインターフェースシステム８００は、一つのフレーム信号ＢＴを利用した迅速なマルチプレッシング動作によって装置ＤＥＶ１、ＤＥＶ２のそれぞれの並列インターフェース（Ｑ１〜Ｑ８）を一対一でマッチングさせてインターフェーシングを遂行できる。
従って、従来のようにフレーム同期化のためのヘッダーとテールのような過度な付加的な情報及び／又はフレームの同期化のための複雑なエンコーディングとデコーディング過程を伴わないでインターフェーシングを遂行することによって本発明の実施形態に係るインターフェースシステム８００は、信号転送のレイテンシを減少でき、複雑なロジックの追加なしで簡単な構成で具現することができる。
【００７５】
図１１を参照して、第２装置ＤＥＶ２から第１装置ＤＥＶ１への単方向直列通信のための構成を説明したが、図２４などを参照して後述するように、本発明の実施形態に係るインターフェースシステムは、両方向直列通信のための構成に有することもできる。
例えば、第１インターフェース回路１０は、第２インターフェース回路２０への直列信号送信のための上述したようなビットストリーム発生器ＢＧＥＮ及び直列化部ＳＥＲをさらに含むことができ、第２インターフェース回路２０は、第１インターフェース回路１０からの直列信号受信のための上述したような並列化部ＤＥＳ及び経路転換部ＤＥＴＣ、ＭＴＨＣをさらに含み、両方向通信を遂行することもできる。
【００７６】
並列化部１００及び直列化部１５０は多様な構成を有することができ、これは当業者に良く知られた事項であるから並列化部１００及び直列化部１５０の具体的な構成に対してはその説明を省略する。
【００７７】
図１２は、図１１のインターフェースシステムの直列化工程を説明するための図である。
図１１及び１２を参照すると、直列化部１５０で入力される９つの送信並列信号はビットストリーム発生器１５０から発生する一つのフレーム信号ＢＴ及び第２装置ＤＥＶ２から提供される８つのデータ信号（ＴＤ１〜ＴＤ８）を含む。
フレーム信号ＢＴは、フレームコードＦＲＣを形成するフレームビット（Ｆ１〜Ｆｎ）を含み、第１データ信号ＴＤ１は、第１データビットＤ１を含み、第２データ信号ＴＤ２は第２データビットＤ２を含み、このような方式で第８データ信号ＴＤ８は第８データビットＤ８を含む。
【００７８】
フレーム信号ＢＴ及びデータ信号（ＴＤ１〜ＴＤ８）は、全部同じビット率を有し、一つのサンプリング周期、即ち、直列化周期ｔＳ毎に一つのビットずつ直列化部１５０によりサンプリングされる。
直列化部１５０は、一つの直列化周期ｔＳにサンプリングされた９つのビットが一つの直列化周期ｔＳ内に出力されるように直列信号ＳＲのビット率を増加して出力する。
つまり、フレーム信号ＢＴを含むｋ個の送信並列信号を直列化して直列信号ＳＲが発生してフレームコードＦＲＣがｎ個のフレームビット（Ｆ１〜Ｆｎ）からなった場合、図１２に示すように一つのフレーム周期ｔＦＲ毎に（ｎ×ｋ）個のビットが直列信号ＳＲに含まれる。直列化部１５０の直列化周期ｔＳは、図２及び図３を参照して上述した並列化部１００の並列化周期ｔＰと同一である。
【００７９】
図１１の第１インターフェース回路１０に含まれる並列化部１００は、一つの並列化周期ｔＰ毎に直列信号ＳＲの９つのビットをサンプリングして並列化し、それぞれのビットを出力端子（ＰＯ１〜ＰＯ９）で順次に出力する。
このように並列化された９つの受信並列信号（ＲＰ１〜ＲＰ９）が出力端子（ＰＯ１〜ＰＯ９）で出力され、第１〜第９受信並列信号（ＲＰ１〜ＲＰ９）のうちの一つはフレームコードＦＲＣを周期的に含むフレーム信号ＢＴに該当する。
【００８０】
図１１のインターフェース回路１０に含まれる並列化部１００は、直列信号ＳＲ上においてのフレームの開始時点、即ち、フレームコードＦＲＣの第１番目ビットＦ１が入力される時点が分からないのでフレーム信号ＢＴは出力端子（ＰＯ１〜ＰＯ９）中からランダムに選択される一つの出力端子で出力することができる。
【００８１】
図１３は、図１１のインターフェースシステムに含まれる並列化部から出力される受信並列信号の一例を示す図である。
図１３には、マッチングブロック４００の第１〜第９マッチング入力端子（ＭＩ１〜ＭＩ９）でそれぞれ入力される第１〜第９受信並列信号（ＲＰ１〜ＲＰ９）を図示している。
【００８２】
例えば、並列化部１００の第２出力端子ＰＯ２を通してフレーム信号ＢＴが第２受信並列信号ＲＰ２として出力される。
この場合、並列化部１００は、第８データビットＤ８が入力される時点からサンプリングを遂行して順次にサンプリングされる９つのビットを第１出力端子ＰＯ１から第９出力端子ＰＯ９を通して順次に出力する。
第８データビットＤ８を含む第８データ信号が第１受信並列信号ＲＰ１として第１出力端子ＰＯ１から出力され、フレームビット（Ｆ１〜Ｆｎ）を含むフレーム信号ＢＴが第２受信並列信号ＲＰ２として第２出力端子ＰＯ２から出力され、第１データビットＤ１を含む第１データ信号が第３受信並列信号ＲＰ３として第３出力端子ＰＯ３から出力され、このような方式で第７データビットＤ７を含む第７データ信号が第９受信並列信号ＲＰ９として第９出力端子ＰＯ９から出力される。
【００８３】
図１１に示したように、並列化部１００の出力端子（ＰＯ１〜ＰＯ９）は、マッチングブロック４００のマッチング入力端子（ＭＩ１〜ＭＩ９）と一対一で直接接続される。
結果的に、第８データ信号が第１マッチング入力端子ＭＩ１に入力され、フレーム信号ＢＴが第２マッチング入力端子ＭＩ２に入力され、第１データ信号が第３マッチング入力端子ＭＩ３に入力され、このような方式で第７データ信号が第９マッチング入力端子ＭＩ９に入力される。
【００８４】
このように、並列化部１００の出力端子（ＰＯ１〜ＰＯｋ）から出力される受信並列信号（ＲＰ１〜ＲＰ９）の出力順序、即ち、並列化順序は直列信号ＳＲの生成のために用いられた送信並列信号（ＢＴ、ＴＤ１〜ＴＤ８）の直列化順序と同一でないこともあって、結果的に、図１３に示したことと同じフレーム同期化にならない受信並列信号（ＲＰ１〜ＲＰ９）がマッチングブロック４００の入力端子（ＭＩ１〜ＭＩ９）に入力されることもあり得る。
【００８５】
図１４は、図１３の受信並列信号に対応する図１１のインターフェースシステムに含まれるマッチングブロックの出力経路の一例を示す図であり、図１５は図１４の出力経路を通して図１１のインターフェースシステムに含まれるマッチングブロックから出力されるマッチング並列信号の一例を示す図である。
【００８６】
図１４で並列化部１００の出力端子（ＰＯ１〜ＰＯｋ）は、マッチングブロック４００のマッチング入力端子（ＭＩ１〜ＭＩ９）と一対一で直接接続され、マッチングブロック４００の第１マッチング出力端子ＭＯ１からフレーム信号ＢＴが出力され、第２〜第９マッチング出力端子（ＭＯ２〜ＭＯ９）が第１装置ＤＥＶ１の入出力端子（Ｑ１〜Ｑ８）と一対一で直接接続される。
図１５は、マッチングブロック４００の第１〜第９マッチング出力端子（ＭＯ１〜ＭＯ９）を通じてそれぞれ出力される第１〜第９マッチング並列信号（ＭＲＰ〜ＭＲＰ９）を図示している。
上述したように、検出制御部３００から提供されるマッチング制御信号ＭＣＯＮは、フレーム信号ＢＴが出力される並列化部１００の第２出力端子ＰＯ２に対応する値を有する。
【００８７】
図１４及び図１５を参照すると、マッチングブロック４００は、マッチング制御信号ＭＣＯＮに応答して第２マッチング入力端子ＭＩ２を第１マッチング出力端子ＭＯ１と接続し、第３マッチング入力端子ＭＩ３を第２マッチング出力端子ＭＯ２と接続し、このような方式で第９マッチング入力端子ＭＩ９を第８マッチング出力端子ＭＯ８と接続して、第１マッチング入力端子ＭＩ１を第９マッチング出力端子ＭＯ９と接続する。
従って、第２インターフェース回路２０の直列化部１５０により直列化されるフレーム信号ＢＴ及びデータ信号（ＴＰ１〜ＴＰ８）の直列化順序と同じ出力順序に同期されてマッチング出力端子（ＭＯ１〜ＭＯ９）を通してフレーム信号ＢＴ及びデータ信号（ＴＰ１〜ＴＰ８）が順次に出力される。
【００８８】
図１５を参照すると、フレームビット（Ｆ１〜Ｆｎ）を含むフレーム信号ＢＴが第１マッチング並列信号ＭＲＰ１として第１マッチング出力端子ＭＯ１から出力され、第１データビットＤ１を含む第１データ信号が第２マッチング並列信号ＭＲＰ２として第２マッチング出力端子ＭＯ２から出力され、このような方式で第８データビットＤ８を含む第８データ信号が第９マッチング並列信号ＭＲＰ９として第９マッチング出力端子ＭＯ９から出力される。
結果的に、第２装置ＤＥＶ２の入出力端子（Ｑ１〜Ｑ８）から提供される第１〜第８データ信号（ＴＰ１〜ＴＰ８）が同じ順序で出力されて対応する第１装置ＤＥＶ１の入出力端子（Ｑ１〜Ｑ８）に伝達することができる。
【００８９】
図１６は、図１１のインターフェースシステムに含まれるマッチングブロックの一例を示す図である。
図１６を参照すると、マッチングブロック４００ａは、複数のマルチプレクサＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒｓ）４１１〜４１９を含んで具現することができる。
それぞれのマルチプレクサ（４１１〜４１９）は、それぞれのマッチング入力端子（ＭＩ１〜ＭＩ９）を通してそれぞれの受信並列信号（ＲＰ１〜ＲＰ９）の入力を受けて複数の出力端子（０〜８）中でマッチング制御信号ＭＣＯＮに対応する出力端子からそれぞれのマッチング並列信号を出力する。
【００９０】
本実施形態において、それぞれのマルチプレクサの出力端子（０〜８）とマッチング出力端子（ＭＯ１〜ＭＯ９）は、マルチプレクサ（４１１〜４１９）に対して互いに異なるように接続することができ、マルチプレクサ（４１１〜４１９）は同じ値を有するマッチング制御信号ＭＣＯＮを共通で受信することができる。
【００９１】
例えば、図１６に示すように、第１マルチプレクサ４１１は第１出力端子（０）が第１マッチング出力端子ＭＯ１と接続され、第２出力端子（１）が第９マッチング出力端子ＭＯ９と接続され、第３出力端子（２）が第８マッチング出力端子ＭＯ８と接続され、このような方式で第９出力端子（８）が第２マッチング出力端子ＭＯ２と接続される。
一方、第２マルチプレクサ４１２は第１出力端子（０）が第２マッチング出力端子ＭＯ１と接続され、第２出力端子（１）が第１マッチング出力端子ＭＯ１と接続され、第３出力端子（２）が第９マッチング出力端子ＭＯ９と接続され、このような方式で第９出力端子（８）が第３マッチング出力端子ＭＯ３と接続される。
【００９２】
即ち、第１マルチプレクサ４１１の第１出力端子（０）は、第１マッチング出力端子ＭＯ１と接続され、第２マルチプレクサ４１２の第２出力端子（１）は第１マッチング出力端子ＭＯ１と接続され、このような方式で第９マルチプレクサ４１９の第９出力端子（８）は第１マッチング出力端子ＭＯ１と接続される。
【００９３】
結果的に、マッチング制御信号ＭＣＯＮの値に関係なく受信並列信号（ＲＰ１〜ＲＰ９）中でフレーム信号ＢＴに該当する受信並列信号が常に第１マッチング出力端子ＭＯ１から出力され、残りの受信並列信号が第２〜第９マッチング出力端子（ＭＯ２〜ＭＯ９）から順次に出力されるようにマッチング入力端子（ＭＩ１〜ＭＩ９）とマッチング出力端子（ＭＯ１〜ＭＯ９）の接続が制御される。
【００９４】
図１７は、図１１のインターフェースシステムに含まれるマッチングブロックの他の例を示す図であり、図１８は図１７のマッチングブロックに提供されるマッチング制御信号の一例を示す図である。
図１７を参照すると、マッチングブロック４００ｂは、複数のマルチプレクサ（４１１〜４１９）を含んで具現される。
【００９５】
それぞれのマルチプレクサ（４１１〜４１９）はそれぞれのマッチング入力端子（ＭＩ１〜ＭＩ９）を通してそれぞれの受信並列信号（ＲＰ１〜ＲＰ９）の入力を受けて複数の出力端子（０〜８）中でマッチング制御信号に対応する出力端子からそれぞれのマッチング並列信号を出力する。
【００９６】
本実施形態において、それぞれのマルチプレクサの出力端子（０〜８）とマッチング出力端子（ＭＯ１〜ＭＯ９）は、マルチプレクサ（４１１〜４１９）に対して全部同様に接続されることができ、マルチプレクサ４１１〜４１９は互いに異なる値ＭＣ１〜ＭＣ９を有する前記マッチング制御信号ＭＣＯＮをそれぞれ受信することができる。
【００９７】
例えば、図１７に示すように、全てのマルチプレクサ（４１１〜４１９）に対して、第１出力端子（０）が第１マッチング出力端子ＭＯ１と接続され、第２出力端子（１）が第２マッチング出力端子ＭＯ２と接続され、このような方式で第８出力端子８が第９マッチング出力端子ＭＯ９と接続される。
全てのマルチプレクサ（４１１〜４１９）の出力端子がマッチング出力端子（ＭＯ１〜ＭＯ９）と同じ方式で接続される代わりに、マルチプレクサ（４１１〜４４９）にそれぞれ入力されるマッチング制御ビット（ＭＣ１〜ＭＣ９）が互いに異なって提供されてマッチングブロック４００ｂが９つの入力と９つの出力に対するマルチプレッシングを遂行する。
【００９８】
図１８は、第３受信並列信号ＲＰ３がフレーム信号ＢＴに該当する場合のマッチング制御ビット（ＭＣ１〜ＭＣ９）を示している。
この場合、第３マッチング制御ビットＭＣ３は、「０」の値を示し、第４マッチング制御ビットＭＣ４は「１」の値を示し、このように値が「１」ずつ増加して第９制御ビットＭＯ９は「６」の値を示し、第１制御ビットＭＣ１は「７」の値を示し、第２制御ビットＭＣ２は「８」の値を示す。
【００９９】
この場合、第３マルチプレクサ４１３は、第３出力端子（２）が選択されてフレーム信号ＢＴに該当する第３受信並列信号ＲＰ３が第１マッチング出力端子ＭＯ３から出力され、第４マルチプレクサ４１４は、第４出力端子（３）が選択されて第４受信並列信号ＲＰ３が第２マッチング出力端子ＭＯ３から出力され、このような方式で第９マルチプレクサ４１９は第７出力端子（６）が選択されて第９受信並列信号ＲＰ９が第７マッチング出力端子ＭＯ７から出力され、第１マルチプレクサ４１１は第８出力端子（７）が選択されて第１受信並列信号ＲＰ１が第８マッチング出力端子ＭＯ８から出力され、第２マルチプレクサ４１２は第９出力端子（８）が選択されて第２受信並列信号ＲＰ２が第９マッチング出力端子ＭＯ９から出力される。
【０１００】
結果的に、マッチング制御信号ＭＣＯＮの値に関係なく受信並列信号（ＲＰ１〜ＲＰ９）中でフレーム信号ＢＴに該当する受信並列信号が常に第１マッチング出力端子ＭＯ１で出力され、残りの受信並列信号が第２〜第９マッチング出力端子（ＭＯ２〜ＭＯ９）で順次に出力されるようにマッチング入力端子（ＭＩ１〜ＭＩ９）とマッチング出力端子（ＭＯ１〜ＭＯ９）の接続が制御される。
【０１０１】
図１９は、本発明の実施形態に係るインターフェーシング方法を説明するためのフローチャートである。
図１１〜図１９を参照すると、第２インターフェース回路２０のビットストリーム発生器５５０は、複数ビットのフレームコードＦＲＣを周期的に含むフレーム信号ＢＴを発生する（段階Ｓ２１０）。
【０１０２】
第２インターフェース回路２０の直列化部１５０は、フレーム信号ＢＴを含む複数の送信並列信号（ＢＴ、ＴＰ１〜ＴＰ８）を直列化した直列信号ＳＲを転送ラインＴＬＮを通して転送する（段階Ｓ２２０）。
第１インターフェース回路１０の並列化部１００は、転送ラインＴＬＮを通して受信された直列信号ＳＲを並列化して複数の受信並列信号（ＲＰ１〜ＲＰ９）を出力する（段階Ｓ２３０）。
第１インターフェース回路１０の検出制御部３００は、受信並列信号（ＲＰ１〜ＲＰ９）の中からフレーム信号ＢＴを検出し（段階Ｓ２４０）、検出結果に対応するマッチング制御信号ＭＣＯＮを発生する。
第１インターフェース回路１０のマッチングブロック４００は、検出結果に対応するマッチング制御信号ＭＣＯＮに基づいて受信並列信号（ＲＰ１〜ＲＰ９）の出力経路を転換して受信並列信号（ＲＰ１〜ＲＰ９）を再配列した複数のマッチング並列信号（ＢＴ、ＭＲＰ１〜ＲＰ８）を出力する（段階Ｓ２５０）。
【０１０３】
従来のイーサネット（登録商標）方式は、パケット方式であるため、ヘッダーとテールのような不要なオーバーヘッドによって転送帯域幅の増加に限界があり、十分なサービス品質（ＱｏＳ：ｑｕａｌｉｔｙ  ｏｆ  ｓｅｒｖｉｃｅ）が保障できない。
またイーサネット（登録商標）方式の場合には、ＭＡＣ、ＬＬＣなどの多くのレイヤのためのロジックが必要になってシステムのサイズ及び製造費用が増加する。
【０１０４】
また、従来の８Ｂ／１０Ｂエンコーディング／デコーディング方式は、８つのデータビットを転送するために１０個のビットが直列化されて転送効率が低下する。
また、受信された直列信号を並列化して保存してこれを再びデコーディングしてフレーム同期化を遂行するため、転送レイテンシが増加し、複雑なロジックが付加されなければならない。
【０１０５】
本発明の実施形態に係るインターフェースシステム及びインターフェーシング方法によれば、インターフェーシングされる装置の既存の並列インターフェースを変更なしでそのまま使用でき、一つのフレーム信号を利用した簡単且つ迅速なマルチプレッシング動作によりリアルタイムでフレーム同期化を遂行することによって過度なロジックの追加なしでシステムの集積度を増加させることができ、信号転送のレイテンシを減少してシステムの性能を向上させることができる。
【０１０６】
一実施形態において、図２５及び図２６を参照して後述するように、転送される信号を複数のグループで分割し、各グループの信号に対してそれぞれ直列化、並列化フレーム信号の検出及び出力経路の転換を遂行できる。
【０１０７】
図２０は、本発明の実施形態に係るインターフェースシステムに用いられるフレーム信号の一例を示す面であり、図２１は図２０のフレーム信号に対応するマッチング出力信号の一例を示す図である。
図１〜図１９を参照してフレーム信号ＢＴがフレーム同期化のためのフレームコードＦＲＣを周期的に含む実施形態を説明したが、図２０及び図２１に示すように、フレーム信号ＢＴは、複数ビットのフレームコードＦＲＣ及びインターフェース回路の制御のための複数ビットの制御コードＣＮＣを周期的に含むことができる。
【０１０８】
フレームコードＦＲＣのフレームビット（Ｆ１〜Ｆｎ）の個数と制御コードＣＮＣの制御ビット（Ｃ１〜Ｃｍ）の個数は、多様に決定することができる。
フレームコードＦＲＣは上述したようにフレーム同期化、即ち、マッチング並列信号の出力順序を同期化することに利用し、制御コードＣＮＣはインターフェースシステムの制御のための情報を含むことができる。
例えば、制御コードＣＮＣは、インターフェースシステムのテスト、トレーニングなどを制御する情報を含むこともでき、線路状態及び／又はシステム状態を示す情報を含むこともできる。
【０１０９】
制御コードＣＮＣは、フレームの同期化が完了した後に、図１１に示したバッファ５００に保存されてインターフェースシステムの制御に利用することができる。
例えば、フレーム信号ＢＴを含むｋ個の送信並列信号を直列化して直列信号ＳＲが発生してフレームコードＦＲＣがｎ個のフレームビット（Ｆ１〜Ｆｎ）からなって制御コードＣＮＣがｍ個のフレームビット（Ｃ１〜Ｃｍ）からなった場合、図２１に示すように一つのフレームは、（ｎ＋ｍ）×ｋ個のビットを含むことができる。
【０１１０】
図２２は、本発明の実施形態に係る光インターフェースシステムを示すブロック図である。
図２２を参照すると、インターフェースシステム８０１は、転送ラインＴＬＮ、第１インターフェース回路１１、及び転送ラインＴＬＮを通して第１インターフェース回路１１と接続された第２インターフェース回路２１を含む。
図２２は、説明の便宜上、フレーム信号ＢＴを含む５つの並列信号（ＢＴ、ＴＰ）を直列化して転送し、これを再び並列化して同期化する構成を示しているが、並列信号の個数は多様に変更することができる。
【０１１１】
図１１を参照して上述したように、第１インターフェース回路１１は、並列化部ＤＥＳ及び検出制御部とマッチングブロックからなる経路転換部ＰＴＨＣを含む。
並列化部ＤＥＳは、転送ラインＴＬＮを通じて受信される直列信号ＳＲを並列化して複数の受信並列信号を出力する。
経路転換部ＰＴＨＣは、受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出して、検出結果に基づいて受信並列信号の出力経路を転換して受信並列信号を再配列した複数のマッチング並列信号（ＢＴ、ＭＲＰ）を出力する。
【０１１２】
また、図１１を参照して上述したように、第２インターフェース回路２１は、ビットストリーム発生器ＢＧＥＮ及び直列化部ＳＥＲを含む。
ビットストリーム発生器ＢＧＥＮは、上述したフレーム信号ＢＴを発生する。
直列化部ＳＥＲは、フレーム信号ＢＴを含む複数の送信並列信号（ＢＴ、ＴＰ）を順次に直列化して転送ラインＴＬＮを通して直列信号ＳＲを出力する。
【０１１３】
本実施形態において、インターフェースシステム８０１は、光インターフェースシステムである。
即ち、転送ラインＴＬＮは、光ファイバ（ｏｐｔｉｃａｌ  ｆｉｂｅｒ）、光導波路（ｏｐｔｉｃａｌ  ｗａｖｅｇｕｉｄｅ）、光印刷回路基板（ｏｐｔｉｃａｌ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）のような光学的転送ラインであり、直列信号ＳＲはこのような光学的転送ラインを通して受信される光信号である。
【０１１４】
このような光信号のインターフェーシングのために、第１インターフェース回路１１は、光電転換器ＯＥＣ（ｐｈｏｔｏｅｌｅｃｔｒｉｃ  ｃｏｎｖｅｒｔｅｒ）をさらに含み、第２インターフェース回路２１は、電光転換器ＥＯＣ（ｅｌｅｃｔｒｏｐｈｏｔｉｃ  ｃｏｎｖｅｒｔｅｒ）をさらに含む。
第２インターフェース回路２１の電光転換器ＥＯＣは、レーザーダイオードのような素子を含んで電気的信号を光信号に変換して光学的転送ラインＴＬＮで出力し、第１インターフェース回路１１の光電転換器ＯＥＣはフォトダイオードのような素子を含んで光学的転送ラインＴＬＮを通して受信された光信号を電気的直列信号に変換する。
【０１１５】
インターフェースシステム８０１は、図２４を参照して後述するように外部から提供されるクロック信号に基づいて動作することもできる。
しかし、インターフェースシステム８０１が超高速で動作する場合には外部クロック信号に基づいて動作タイミングを同期化することが容易ではない。
特に図２２の光インターフェースシステム８０１と一緒に光信号を利用した信号転送の場合には外部クロック信号に基づいて動作タイミングを設定することはかなり難しい。
【０１１６】
この場合、図２２に示すように、第１インターフェース回路１１はクロックデータ復元回路ＣＤＲ（ｃｌｏｃｋ−ｄａｔａ  ｒｅｃｏｖｅｒｙ  ｃｉｒｃｕｉｔ）をさらに含むことができる。
クロックデータ復元回路ＣＤＲは、光電転換器ＯＥＣからの電気的信号に基づいて復元クロック信号ＲＣＫを発生し、復元クロック信号ＲＣＫに基づいて電気的直列信号をサンプリングしてリタイム直列信号（ｒｅｔｉｍｅｄ  ｓｅｒｉａｌ  ｓｉｇｎａｌ）を並列化部ＤＥＳに出力する。
【０１１７】
図１、図１１、図２４、図２５、図２６及び図２７に示すインターフェース回路及びインターフェースシステムは、図に示していないが、図２２を参照して説明した光通信のための構成を含み得る。
【０１１８】
図２３は、図２２の光インターフェースシステムに含まれるクロックデータ復元回路の一例を示すブロック図である。
図２３を参照すると、クロックデータ復元回路ＣＤＲは、サンプリング回路５１及び位相固定ループ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）５２を含んで具現される。
【０１１９】
位相固定ループ５２は、位相−周波数検出器ＰＦＤ（ｐｈａｓｅ−ｆｒｅｑｕｅｎｃｙ  ｄｅｔｅｃｔｏｒ）、低域通過フィルタＬＰＦ（ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ）、チャージポンプＣＰ（ｃｈａｒｇｅ  ｐｕｍｐ）及び電圧制御発振器ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）を含んで具現される。
位相−周波数検出器ＰＦＤは、入力直列信号ＧＳＲの位相及び周波数を検出してフィードバックされる復元クロック信号ＲＣＫの位相及び周波数と比較した結果を出力する。
チャージポンプＣＰは、位相−周波数検出器ＰＦＤの出力に基づいて制御電圧を出力し、電圧制御発振器ＶＣＯは、低域通過フィルタＬＰＦによりフィルタリングされた制御電圧に基づいて復元クロック信号ＲＣＫを発生する。
【０１２０】
サンプリング回路５１は、フリップフロップＦＦを含んで具現される。
フリップフロップＦＦは、クロック端子ＣＫに印加される復元クロック信号ＲＣＫに応答してデータ端子Ｄに印加された入力直列信号ＧＳＲをサンプリングしてリタイム直列信号ＲＳＲを出力端子Ｑから出力する。
このような方式で入力直列信号ＧＳＲのジッタ（ｊｉｔｔｅｒ）ノイズを除去したリタイム直列信号ＲＳＲ及び受信された信号に同期化された復元クロック信号ＲＣＫが並列化部ＤＥＳなどに提供される。
【０１２１】
図２４は、本発明の実施形態に係る両方向インターフェースシステムを示すブロック図である。
図２４を参照すると、インターフェースシステム８０２は、第１転送ラインＴＬＮ１、第２転送ラインＴＬＮ２、第１インターフェース回路１２、及び第１及び第２転送ラインＴＬＮ１、ＴＬＮ２を通して第１インターフェース回路１２と接続された第２インターフェース回路２２を含む。
【０１２２】
第１インターフェース回路１２は、第１装置ＤＥＶ１からの信号を直列化して第１転送ラインＴＬＮ１を通じて第１直列信号ＳＲ１を送信するための第１ビットストリーム発生器ＢＧＥＮ１及び第１直列化部ＳＥＲ１と、第２転送ラインＴＬＮ２を通して受信された第２直列信号ＳＲ２を並列化してフレーム同期化を遂行するための第１並列化部ＤＥＳ１及び第１経路転換部ＰＴＨＣ１を含む。
【０１２３】
第２インターフェース回路２２は、第２装置ＤＥＶ２からの信号を直列化して第２転送ラインＴＬＮ２を通して第２直列信号ＳＲ２を送信するための第２ビットストリーム発生器ＢＧＥＮ２及び第２直列化部ＳＥＲ２と、第１転送ラインＴＬＮ１を通して受信された第１直列信号ＳＲ１を並列化してフレーム同期化を遂行するための第２並列化部ＤＥＳ２及び第２経路転換部ＰＴＨＣ２とを含む。
【０１２４】
ビットストリーム発生器ＢＧＥＮ１、ＢＧＥＮ２、直列化部ＳＥＲ１、ＳＥＲ２、並列化部ＤＥＳ１、ＤＥＳ２、及び経路転換部ＰＴＨＣ１、ＰＴＨＣ２の構成及び動作は上述した通りであって、重複する説明は省略する。
【０１２５】
第１インターフェース回路１２は、複数の入出力端子（Ｑ１１、Ｑ１２、Ｑ１３）を含む並列インターフェースを有する第１装置ＤＥＶ１と接続され、第２インターフェース回路２２は複数の入出力端子（Ｑ２１、Ｑ２２、Ｑ２３）を含む並列インターフェースを有する第２装置ＤＥＶ２と接続され、インターフェースシステム８０２は第１装置ＤＥＶ１と第２装置ＤＥＶ２との間の信号転送を仲介する。
第１装置ＤＥＶ１の入出力端子（Ｑ１１、Ｑ１２、Ｑ１３）と第２装置ＤＥＶ２の入出力端子（Ｑ２１、Ｑ２２、Ｑ２３）は互いに一対一でマッチングされる。
【０１２６】
上述したように、経路転換部ＰＴＨＣ１、ＰＴＨＣ２はそれぞれ並列化部ＤＥＳ１、ＤＥＳ２からの受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出し、検出結果に基づいて受信並列信号の出力経路を転換して受信並列信号を再配列した複数のマッチング並列信号を出力する。
経路転換部ＰＴＨＣ１、ＰＴＨＣ２のマッチング出力端子は、第１及び第２装置（ＤＥＶ１、ＤＥＶ２）の入出力端子（Ｑ１１、Ｑ１２、Ｑ１３、Ｑ２１、Ｑ２２、Ｑ２３）と直接接続される。
結果的に、出力順序の同期化、即ち、フレーム同期化が遂行されたマッチング並列信号が送信装置の入出力端子に対応する受信装置の入出力端子に一対一でマッチングされてリアルタイムに伝達することができる。
【０１２７】
上述したように、本発明の実施形態に係る両方向インターフェースシステム８０２は、一つのフレーム信号ＢＴを利用して迅速なマルチプレッシング動作によって第１及び第２装置（ＤＥＶ１、ＤＥＶ２）のそれぞれの並列インターフェースを一対一でマッチングさせてインターフェーシングを遂行できる。
従って、従来のようにフレーム同期化のためのヘッダーとテールのような過度な付加的な情報及び／又はフレームの同期化のための複雑なエンコーディングとデコーディング工程を伴わないでインターフェーシングを遂行することによって本発明の実施形態に係るインターフェースシステム８０２は、信号転送のレイテンシを減少させることができ、複雑なロジックの追加なしで簡単な構成で具現することができる。
【０１２８】
本実施形態において、インターフェースシステム８０２は、第１装置ＤＥＶ１から提供されるクロック信号ＧＣＬＫを受信して動作することができる。
例えば第１装置ＤＥＶ１がメモリコントローラであり、第２装置ＤＥＶ２がメモリ装置である場合、メモリ装置ＤＥＶ２はメモリコントローラＤＥＶ１から提供されるクロック信号ＧＣＬＫを受信する。
この場合、インターフェースシステム８０２はこのようなクロック信号ＧＣＬＫを受信し、逓倍して直列化及び並列化動作のタイミングを設定することもできる。
【０１２９】
図２５は、本発明の実施形態に係るインターフェースシステムを示すブロック図である。
図２５を参照すると、インターフェースシステム８０３は、第１装置ＤＥＶ１と第２装置ＤＥＶ２との間で転送される信号を複数のグループ（ＧＲ１〜ＧＲ８）に分割して複数の転送ライン（ＴＬＮ１〜ＴＬＮ８）を通して転送する。
それぞれの転送ライン（ＴＬＮ１〜ＴＬＮ８）は、双方向転送のための一つのライン又は一つのラインカップルであることができる。
【０１３０】
図２５は、６４個の転送信号が８つのグループ（ＧＲ１〜ＧＲ８）に分割される例を示しているが、転送信号の個数は第１装置ＤＥＶ１と第２装置ＤＥＶ２の種類及び構成に従って変更することができ、分割されるグループの個数は第１装置ＤＥＶ１と第２装置ＤＥＶ２の動作速度、転送信号の種類、ターゲット帯域幅、及びインターフェースシステムの特性などに従って多様に変更することができる。
例えば、図２５に示すように、第１装置ＤＥＶ１と第２装置ＤＥＶ２の６４個の入出力ピン０〜６３は、各８つずつ８つのグループ（ＧＲ１〜ＧＲ８）に分割することができる。
【０１３１】
各グループに属する転送信号に対して上述したような直列化、並列化、フレーム信号の検出及び出力経路の転換を遂行するためにインターフェースシステム８０３はグループ（ＧＲ１〜ＧＲ８）の個数に対応する複数のインターフェース回路１３、２３を含む。
それぞれのインターフェース回路は、図２５に示すようにビットストリーム発生器ＢＧＥＮ、直並列化部ＳＥＲＤＥＳ（ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  ｄｅｓｅｒｉａｌｉｚｅｒ）及び経路転換部ＰＴＨＣを含む。
ビットストリーム発生器ＢＧＥＮは上述したように、一つのフレーム信号ＢＴを発生する。図２５は、インターフェース回路１３、２３がそれぞれビットストリーム発生器ＢＧＥＮを含む形で示しているが、複数のインターフェース回路がビットストリーム発生器ＢＧＥＮを共有することもでき、一部のインターフェース回路にはビットストリーム発生器ＢＧＥＮを省略することができる。
【０１３２】
直並列化部ＳＥＲＤＥＳは、上述したような直列化部ＳＥＲ及び／又は並列化部ＤＥＳを含む。
経路転換部ＰＴＨＣは、上述したように、並列化部ＤＥＳからの受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出し、検出結果に基づいて受信並列信号の出力経路を転換して受信並列信号を再配列した複数のマッチング並列信号を出力する。
【０１３３】
図２５は、全てのインターフェース回路１３、２３が両方向通信を遂行する構成を有する形で示しているが、一部のインターフェース回路は単方向通信だけを遂行することができ、この場合、直並列化部ＳＥＲＤＥＳは直列化部ＳＥＲ又は並列化部ＤＥＳを選択的に含むことができ、これに伴い、経路転換部ＰＴＨＣが省略されることもある。
【０１３４】
このように、インターフェーシングされる第１装置ＤＥＶ１と第２装置ＤＥＶ２の動作の速度及びインターフェースシステム８０３の特性などを考慮して転送信号のグループを適切に構成することによって、転送信号の高い帯域幅を実現することができる。
一つの転送ラインを使う場合には全体転送データの帯域幅は転送ラインの帯域幅を越えることができない。
【０１３５】
例えば、一つの４０Ｇｂｐｓ光学的転送ラインを利用するシステムでＤＲＡＭモジュールの６４ビットデータを転送するためにはコントロール／アドレスピンを除いても一つのデータピンは、４０Ｇｂｐｓ／６４＝０．６２５Ｇｂｐｓに制限されるので現在の使用されるＤＲＡＭの性能にともなう２Ｇｂｐｓ程度の帯域幅を実現することはできないのでシステムの性能が低下する。
図２５に示すようなグループ化方式によって複数の転送ラインを通した直列通信を遂行することによって高い帯域幅のインターフェーシング動作を遂行できる。
【０１３６】
図２６は、本発明の実施形態に係るメモリインターフェースシステムを示すブロック図である。
図２６を参照すると、メモリインターフェースシステム８０４は、複数の転送ライン（ＴＬＮ１〜ＴＬＮ４）、第１インターフェース回路１４、及び転送ライン（ＴＬＮ１〜ＴＬＮ４）を通して第１インターフェース回路１４と接続された第２インターフェース回路２４を含む。
【０１３７】
例えば、第１インターフェース回路１４はメモリコントローラに接続されて第２インターフェース回路２４はメモリ装置に接続され、インターフェースシステム８０４はメモリとメモリコントローラの間の信号転送をインターフェーシングする。
【０１３８】
上述したように、インターフェースシステム８０４は、メモリコントローラとメモリ装置との間で転送される信号を複数のグループで分割して複数の転送ライン（ＴＬＮ１〜ＴＬＮ４）を通して転送する。
例えば、アドレス信号ＡＤＤ及びチップ選択信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳのようなコントロール信号ＣＮＴを一つ以上のグループに分割することができる。また、データ信号（ＤＱ０〜ＤＱ１５）を一つ以上のデータグループ（ＤＧＲ１、ＤＧＲ２）に分割することができる。
【０１３９】
例えば、アドレス信号ＡＤＤ及びコントロール信号ＣＮＴは、単方向転送ラインＴＬＮ１、ＴＬＮ２を通して第１インターフェース回路１４から第２インターフェース回路２４に転送される。
このために、第１インターフェース回路１４は、ビットストリーム発生器ＢＧＥＮ１及び直列化部ＳＥＲを含み、第２インターフェース回路２４は、並列化部ＤＥＳ及び経路転換部ＰＴＨＣを含む。
【０１４０】
本実施形態において、アドレス信号ＡＤＤとコントロール信号ＣＮＴを転送するためのライン（ＴＬＮ１、ＴＬＮ２）及びこれに対して接続されたインターフェース回路は両方向に具現する事もでき、この場合、メモリ装置のＳＰＤ情報のような付加的な情報が転送ライン（ＴＬＮ１、ＴＬＮ２）を通してメモリ装置からメモリコントローラに提供される。
【０１４１】
データ信号（ＤＱ０〜ＤＱ１５）のグループ（ＤＧＲ１、ＤＧＲ２）は、両方向転送ライン（ＴＬＮ３、ＴＬＮ４）を通して第１インターフェース回路１４と第２インターフェース回路２４との間で転送される。
このために第１インターフェース回路１４は、ビットストリーム発生器ＢＧＥＮ２、直並列化部ＳＥＲＤＥＳ及び経路転換部ＰＴＨＣを含み、同様に、第２インターフェース回路２４はビットストリーム発生器ＢＧＥＮ３、直並列化部ＳＥＲＤＥＳ及び経路転換部ＰＴＨＣを含む。
本実施形態において、一つのバイト（ｂｙｔｅ）単位を構成するデータ信号を一つのグループに分割して同じ直列信号で転送することによって、同じバイトに属するデータ信号間のスキュー（ｓｋｅｗ）を減少させることができる。
【０１４２】
メモリコントローラとメモリ装置との間のインターフェーシングの場合に、メモリコントローラからメモリ装置でクロック信号が提供される。
インターフェースシステム８０４に含まれる直並列化部はこのようなクロック信号を位相固定ループなどを用いて逓倍して周波数が増加したクロック信号を生成して並列信号の直列化及び受信された直列信号のサンプリングに利用することもできる。
また、上述したようにインターフェースシステム８０４はクロックデータ復元回路を含んで復元されたクロックを利用して受信された直列信号のサンプリングに利用することもできる。
【０１４３】
図２７は、本発明の実施形態に係るインターフェース回路が適用された記憶装置を示すブロック図である。
図２７を参照すると、記憶装置９００は、インターフェース回路３０及びメモリＭＥＭを含んで具現される。
インターフェース回路３０は、メモリＭＥＭと外部装置の間の信号転送をインターフェーシングし、入出力部（Ｉ／Ｏ）、直並列化部（ＳＥＲＤＥＳ）、ビットストリーム発生器ＢＧＥＮ、及び経路転換部ＰＴＨＣを含んで具現される。
【０１４４】
入出力部（Ｉ／Ｏ）は、接続モジュール、上述した光電転換器及び／又は電光転換器などを含むことができる。
ビットストリーム発生器ＢＧＥＮは、上述したように一つのフレーム信号ＢＴを発生する。
直並列化部ＳＥＲＤＥＳは、上述したような直列化部ＳＥＲ及び／又は並列化部ＤＥＳを含む。
経路転換部ＰＴＨＣは、上述したように並列化部ＤＥＳからの受信並列信号の中から複数ビットのフレームコードを周期的に含むフレーム信号ＢＴを検出し、検出結果に基づいて受信並列信号の出力経路を転換して受信並列信号を再配列した複数のマッチング並列信号を出力する。
【０１４５】
例えば、メモリＭＥＭは、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＲＲＡＭ（登録商標）、ＭＲＡＭ、及び／又はフラッシュメモリなどを含むことができる。
記憶装置９００は、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、ＨＤＤ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ）、ＣＤ−ＲＯＭなどを含むことができる。
【０１４６】
図２８は、本発明の実施形態に係るインターフェーシング方法をコンピューティングシステムに応用した例を示すブロック図である。
図２８を参照すると、コンピューティングシステム１０００は、ＭＩＰＩインターフェースを使用又は支援できるデータ処理装置で具現される。
【０１４７】
アプリケーションプロセッサ１１１０、イメージセンサ１１４０及びディスプレイ１１５０などを含むことができる。
アプリケーションプロセッサ１１１０のＣＳＩホスト１１１２は、ＣＳＩ（Ｃａｍｅｒａ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ）を通してイメージセンサ１１４０のＣＳＩ装置１１４１とシリアル通信を遂行する。
本実施形態において、ＣＳＩホスト１１１２は上述した並列化部及び経路転換部を含むことができ、ＣＳＩ装置１１４１は上述したビットストリーム発生器及び直列化部を含むことができる。
【０１４８】
アプリケーションプロセッサ１１１０のＤＳＩホスト１１１１は、ＤＳＩ（Ｄｉｓｐｌａｙ  Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ）を通してディスプレイ１１５０のＤＳＩ装置１１５１とシリアル通信を遂行する。
本実施形態において、ＤＳＩホスト１１１１は上述したビットストリーム発生器及び直列化部を含むことができ、ＤＳＩ装置１１５１は上述した並列化部及び経路転換部を含むことができる。
【０１４９】
さらに、コンピューティングシステム１０００は、アプリケーションプロセッサ１１１０と通信を遂行することができるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）チップ１１６０をさらに含むことができる。
コンピューティングシステム１１００のＰＨＹ１１１３とＲＦチップ１１６０のＰＨＹ１１６１は、ＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）ＤｉｇＲＦによりデータ送受信を遂行する。
また、アプリケーションプロセッサ１１１０は、ＰＨＹ１１６１のＭＩＰＩ  ＤｉｇＲＦにともなうデータ送受信を制御するＤｉｇＲＦ  ＭＡＳＴＥＲ１１１４をさらに含むことができる。
【０１５０】
このように、構成要素間の直列通信のためのインターフェースは、本発明の実施形態に係るインターフェース回路を含むことができる。
即ち、送信部側では一つのフレーム信号を発生するためのビットストリーム発生器を含むことができ、受信部側では上述したように簡単なマルチプレッシング動作によって並列化された信号のフレーム同期化を遂行する経路転換部を含むことができる。
【０１５１】
コンピューティングシステム１０００の構成要素の一部は、多様な形態のパッケージで具現することができる。
例えば、少なくとも一部の構成要素は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。
【０１５２】
また、コンピューティングシステム１０００は、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）１１２０、ストレージ１１７０、マイク１１８０、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１１８５及びスピーカー１１９０を含むことができる。
また、コンピューティングシステム１０００は、ＵＷＢ（Ｕｌｔｒａ  ＷｉｄｅＢａｎｄ）１２１０、ＷＬＡＮ（Ｗｉｒｅｌｅｓｓ  Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）１２２０、及びＷＩＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ）１２３０などを利用して通信を遂行することができる。
ただし、コンピューティングシステム１０００の構造及びインターフェースは一つの例示であってこれに対して限定されるものではない。
【０１５３】
また、コンピューティングシステム１０００は、本発明の実施形態に係るインターフェースシステムを含む全てのコンピューティングシステムと解釈すべきである。
例えば、コンピューティングシステム１０００は、デジタルカメラ、移動電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、スマートフォンなどを含むことができる。
【０１５４】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１５５】
本発明は、並列インターフェースを含む任意の電子装置間のデータ転送等の直列通信に好適に使用される。
【符号の説明】
【０１５６】
１０、１１    第１インターフェース回路
２０、２２    第２インターフェース回路
１００、ＤＥＳ    並列化部（ｄｅｓｅｒｉａｌｉｚｅｒ）
１５０、ＳＥＲ    直列化部（ｓｅｒｉａｌｉｚｅｒ）
２００    経路転換部
３００    検出制御部
３２０    フレーム検出部
３３０    検出ユニット
３３２    シフトレジスタ
３３３    フリップフロップ
３３４    コード保存部
３３５    保存ユニット
３３６    比較部
３３７、３３８    論理ゲート
３６０    制御部
４００    マッチングブロック
４１１〜４１９    （第１〜第９）マルチプレクサ
５００    バッファ
５５０    ビットストリーム発生器
８００    インターフェースシステム
ＢＴ    フレーム信号
ＣＮＣ    制御コード
ＦＲＣ    フレームコード
ＭＣＯＮ    マッチング制御信号
ＭＲＰｉ    マッチング並列信号
ＲＰｉ    受信並列信号
【図１】
2013255231.tif 000003
【図２】
2013255231.tif 000004
【図３】
2013255231.tif 000005
【図４】
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【図５】
2013255231.tif 000007
【図６】
2013255231.tif 000008
【図７】
2013255231.tif 000009
【図８】
2013255231.tif 000010
【図９】
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【図１０】
2013255231.tif 000012
【図１１】
2013255231.tif 000013
【図１２】
2013255231.tif 000014
【図１３】
2013255231.tif 000015
【図１４】
2013255231.tif 000016
【図１５】
2013255231.tif 000017
【図１６】
2013255231.tif 000018
【図１７】
2013255231.tif 000019
【図１８】
2013255231.tif 000020
【図１９】
2013255231.tif 000021
【図２０】
2013255231.tif 000022
【図２１】
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【図２２】
2013255231.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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