(57)【要約】      （修正有）【課題】超狭額縁タイプの液晶表示パネルで発生する引き回し配線部の漏電を防止する。【解決手段】複数連結して１つの表示画面を構成できる液晶表示パネルであり、表示領域の周囲の額縁領域に引き回し配線構造２０を備える。引き回し配線構造２０は、ゲート線電極１２に隣接して同一の平面２２ａ上に形成された補助線電極２３と、これらの上に積層された絶縁膜２４と、その上に積層されたソース線電極２５とを有している。ゲート線電極１２及び補助線電極２３は、両側面が緩勾配に形成された台形状の横断面を有し、側面の平面２２ａに対する傾斜角θが２０°〜４０°の範囲内にある。【選択図】図５
2013246257.tif 000002
【特許請求の範囲】
【請求項１】
複数連結することによって１つの表示画面を構成することができる液晶表示パネルであって、
複数の薄膜トランジスタが設けられた画像を表示する表示領域と、
前記表示領域の周囲に設けられた画像を表示しない額縁領域と、
前記額縁領域に設けられ、前記薄膜トランジスタと共に基板上に積層して形成される引き回し配線構造と、
を備え、
前記引き回し配線構造は、
前記表示領域から引き出されたゲート線電極と、
前記ゲート線電極と同一の平面上に形成され、当該ゲート線電極に隣接する補助線電極と、
前記ゲート線電極及び前記補助線電極の上に積層された絶縁膜と、
前記絶縁膜の上に積層されたソース線電極と、
を有し、
前記ゲート線電極及び前記補助線電極は、両側面が緩勾配に形成された台形状の横断面を有し、
前記側面の前記平面に対する傾斜角が２０°〜４０°の範囲内にある液晶表示パネル。
【請求項２】
請求項１に記載の液晶表示パネルにおいて、
前記薄膜トランジスタは、前記絶縁膜と前記ソース線電極との間に積層されたチャネル部を有し、
前記チャネル部が、プラズマを用いたドライエッチングによって形成されている液晶表示パネル。
【請求項３】
請求項２に記載の液晶表示パネルを製造するための製造方法であって、
前記基板上に、前記ゲート線電極及び前記補助線電極を形成する下層電極形成工程を含み、
前記下層電極形成工程は、
前記基板上に、導電性素材からなる薄膜を積層する電極膜形成工程と、
前記ゲート線電極及び前記補助線電極のパターンに合わせて、前記薄膜の上にレジスト膜をパターニングするパターニング工程と、
前記レジスト膜のパターンが形成された前記薄膜をエッチングするエッチング工程と、
前記薄膜から前記レジスト膜を除去する剥離工程と、
を有し、
前記パターニング工程は、
前記薄膜の上に前記レジスト膜を積層するレジスト膜形成工程と、
前記レジスト膜を焼成する第１焼成工程と、
フォトリソグラフィにより、前記レジスト膜に前記ゲート線電極及び前記補助線電極のパターンを形成するパターン形成工程と、
パターンが形成された前記レジスト膜を焼成する第２焼成工程と、
を有し、
前記第１焼成工程が１００℃より低温で行われるとともに、前記第２焼成工程が１３０℃より低温で行われる製造方法。
【請求項４】
請求項２に記載の液晶表示パネルを製造するための製造方法であって、
前記基板上に、前記ゲート線電極及び前記補助線電極を形成する下層電極形成工程を含み、
前記下層電極形成工程は、
前記基板上に、導電性素材からなる薄膜を積層する電極膜形成工程と、
前記ゲート線電極及び前記補助線電極のパターンに合わせて、前記薄膜の上にレジスト膜をパターニングするパターニング工程と、
前記レジスト膜のパターンが形成された前記薄膜をエッチングするエッチング工程と、
エッチングされた前記薄膜から前記レジスト膜を除去する剥離工程と、
を有し、
前記エッチング工程が２２０秒より長い時間で行われる製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネル及びその製造方法に関し、その中でも特に、基板の額縁領域に設けられたゲート線の引き回し配線部の構造に関する。
【背景技術】
【０００２】
液晶表示パネルは、モニターやテレビ、携帯電話、モバイル機器等、様々な電子機器に用いられている。これら液晶表示パネルの多くは、多数の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いたアクティブマトリクス駆動方式が採用されており、概略、液晶層と、この液晶層を挟み込むＴＦＴ基板及び対向基板とで構成されている。液晶表示パネルの前面には、画像を表示する表示領域が形成されており、表示領域の周囲は、矩形枠状の額縁領域で囲まれている。
【０００３】
ＴＦＴ基板の表示領域は複数の微細な画素に区画されていて、画素ごとにＴＦＴが配置されている。これらＴＦＴに選択的に電圧を印加するため、ＴＦＴ基板の表示領域にはまた、平行に延びる複数のソース線と、これらソース線に交差して平行に延びる複数のゲート線とが設置されている。
【０００４】
ＴＦＴ基板の額縁領域には、ゲート線をゲートドライバに接続するために、引き回し配線部が設けられている。複数のゲート線は、引き回し配線部で数カ所程度に集約され、複数の集約部が形成されている。これら集約部に近接してコモン線が配線されている。
【０００５】
ところで、近年、図１に示すように、複数の液晶ディスプレイ１０１を格子状に連結して、大画面の液晶ディスプレイを構成する場合がある。このような場合、液晶ディスプレイ１０１の繋ぎ目部分を目立たなくするため、液晶ディスプレイ１０１には、通常の液晶ディスプレイに比べて額縁領域１０２の幅が著しく狭い、超狭額縁タイプが用いられる。
【０００６】
本発明に関し、両端面が下り傾斜した断面台形状の電極は公知である（例えば、特許文献１）。特許文献１の電極は、ＴＦＴを構成しているゲート電極であり、その両側面がＴＦＴ基板側に向かって下り傾斜している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２２９１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
額縁領域の幅を狭くした場合、引き回し配線部で漏電が発生し、液晶表示パネルの歩留まりが低下するおそれがある。
【０００９】
図２に、引き回し配線部１０３の概略断面図を示す。同図中、１０４はガラス基板、１０５はゲート線電極、１０６はコモン線電極、１０７はゲート絶縁膜、１０８はソース・ドレイン電極層、１０９は保護膜、そして１１０は層間絶縁膜である。これら引き回し配線部１０３における積層構造は、ＴＦＴ基板の製造過程で、ＴＦＴとともに形成される。
【００１０】
額縁領域１０２の幅を狭くすると、引き回し配線部１０３が設けられる範囲も減少するため、ゲート線電極１０５とコモン線電極１０６との間の配線間隔も狭くなる。例えば、従来機種であれば約５０μｍであった配線間隔が、超狭額縁タイプでは約３０μｍにもなる。
【００１１】
ゲート線電極１０５とコモン線電極１０６との間の配線間隔が狭まると、その上に積層されるゲート絶縁膜１０７の膜厚に差が生じ易い。特に、両電極１０５，１０６のエッジ部分でゲート絶縁膜１０７の厚みが薄くなり易い。
【００１２】
更に、ＴＦＴ基板の製造過程では、ＴＦＴにチャネル層を形成するために、ゲート絶縁膜１０７の上にアモルファスシリコン層を成膜し、そのアモルファスシリコン層をプラズマを用いてドライエッチングする場合がある。
【００１３】
その際、ゲート線電極１０５とコモン線電極１０６との間の配線間隔が狭くなると、同図に破線矢印で示すように、近接した両電極１０５，１０６のエッジ部分を介して静電放電（ＥＳＤ）が発生し易くなる。ＥＳＤが発生すると、その作用でゲート絶縁膜１０７が損傷し、エッジ部分で各電極１０５，１０６が露出するおそれがある。
【００１４】
各電極１０５，１０６が露出してしまうと、ゲート絶縁膜１０７の上に積層されるソース・ドレイン電極１０８を介してゲート線電極１０５がコモン線電極１０６に導通し、漏電が発生する。
【００１５】
従って、額縁領域１０２の幅を狭くすると、ＴＦＴ基板の不良品の発生率が高まって液晶表示パネルの歩留まりが低下するおそれがある。
【００１６】
そこで、本発明の目的は、額縁領域の幅が狭くなっても、引き回し配線部での漏電の発生が防止でき、液晶表示パネルの歩留まりの低下を抑制できる液晶表示パネルを提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る液晶表示パネルは、複数連結することによって１つの表示画面を構成することができる液晶表示パネルである。液晶表示パネルは、複数の薄膜トランジスタが設けられた画像を表示する表示領域と、前記表示領域の周囲に設けられた画像を表示しない額縁領域と、前記額縁領域に設けられ、前記薄膜トランジスタと共に基板上に積層して形成される引き回し配線構造とを備えている。
【００１８】
前記引き回し配線構造は、前記表示領域から引き出されたゲート線電極と、前記ゲート線電極と同一の平面上に形成され、当該ゲート線電極に隣接する補助線電極と、前記ゲート線電極及び前記補助線電極の上に積層された絶縁膜と、前記絶縁膜の上に積層されたソース線電極とを有している。
【００１９】
そして、前記ゲート線電極及び前記補助線電極は、両側面が緩勾配に形成された台形状の横断面を有し、前記側面の前記平面に対する傾斜角が２０°〜４０°の範囲内にあることを特徴とする。
【００２０】
すなわち、この液晶表示パネルは、複数連結することによって１つの表示画面を構成することができるようになっており、額縁領域の幅が著しく狭い、いわゆる超狭額縁タイプの液晶表示パネルである。従って、額縁領域に設けられる引き回し配線構造の配線間隔は、通常のタイプの液晶表示パネルに比べて狭くなっている。
【００２１】
引き回し配線構造では、互いに隣接して位置するゲート線電極と補助線電極の上に、絶縁膜を介してソース線電極が積層されている。従って、ゲート線電極及び補助線電極が絶縁膜から露出すると、ソース線電極を介して両電極が導通し、漏電が発生する。
【００２２】
それに対し、この液晶表示パネルでは、ゲート線電極及び補助線電極の横断面が台形状に形成されており、その両側面が２０°〜４０°の傾斜角の緩やかな勾配に形成されている。
【００２３】
従って、ゲート線電極と補助線電極との間に絶縁膜が入り込み易くなるため、比較的均一な膜厚の絶縁膜が得られるようになり、両電極のエッジ部分が絶縁膜から露出するのを抑制できる。
【００２４】
特に、前記薄膜トランジスタが、前記絶縁膜と前記ソース線電極との間に積層されたチャネル部を有し、前記チャネル部が、プラズマを用いたドライエッチングによって形成されている場合に効果的である。
【００２５】
この場合、上述したように、配線間隔を狭めると、ゲート線電極とコモン線電極のエッジ部分を介して静電放電（ＥＳＤ）が発生し、エッジ部分で各電極が露出し易くなる。
【００２６】
それに対し、この液晶表示パネルでは、配線間隔が狭まくなっても両電極のエッジ部分は適度に離れて位置するため、ＥＳＤの発生を効果的に防ぐことができる。
【００２７】
このような液晶表示パネルは、例えば、次のような製造方法で製造することができる。      
【００２８】
すなわち、前記基板上に、前記ゲート線電極及び前記補助線電極を形成する下層電極形成工程を含み、前記下層電極形成工程は、前記基板上に、導電性素材からなる薄膜を積層する電極膜形成工程と、前記ゲート線電極及び前記補助線電極のパターンに合わせて、前記薄膜の上にレジスト膜をパターニングするパターニング工程と、前記レジスト膜のパターンが形成された前記薄膜をエッチングするエッチング工程と、前記薄膜から前記レジスト膜を除去する剥離工程とを有している。
【００２９】
前記パターニング工程は、前記薄膜の上に前記レジスト膜を積層するレジスト膜形成工程と、前記レジスト膜を焼成する第１焼成工程と、フォトリソグラフィにより、前記レジスト膜に前記ゲート線電極及び前記補助線電極のパターンを形成するパターン形成工程と、パターンが形成された前記レジスト膜を焼成する第２焼成工程とを有している。
【００３０】
そして、前記第１焼成工程が１００℃より低温で行われるとともに、前記第２焼成工程が１３０℃より低温で行われる。
【００３１】
また、次のような製造方法で製造することともできる。
【００３２】
前記基板上に、前記ゲート線電極及び前記補助線電極を形成する下層電極形成工程を含み、前記下層電極形成工程は、前記基板上に、導電性素材からなる薄膜を積層する電極膜形成工程と、前記ゲート線電極及び前記補助線電極のパターンに合わせて、前記薄膜の上にレジスト膜をパターニングするパターニング工程と、前記レジスト膜のパターンが形成された前記薄膜をエッチングするエッチング工程と、エッチングされた前記薄膜から前記レジスト膜を除去する剥離工程とを有している。
【００３３】
そして、前記エッチング工程が２２０秒より長い時間で行われる。
【発明の効果】
【００３４】
本発明によれば、額縁領域の幅が狭くなっても、引き回し配線部での漏電の発生が防止でき、液晶表示パネルの歩留まりの低下を抑制できる。
【図面の簡単な説明】
【００３５】
【図１】従来の超狭額縁タイプの液晶表示パネルを示す概略図である。
【図２】図１の液晶表示パネルの引き回し配線部を示す概略断面図である。
【図３】本実施形態の液晶表示パネルを示す概略斜視図である。
【図４】図３において矢印Ｘで示す、引き回し配線部の一部を表した概略平面図である。
【図５】図４において矢印Ｙで示す、引き回し配線構造の部分の概略断面図である。
【図６】傾斜角と静電放電の発生状況との関係を表した表である。
【図７】（ａ）〜（ｄ）は、引き回し配線部でのゲート線電極の形成過程を示す概略図である。
【図８】（ａ）〜（ｃ）は、ＴＦＴ周辺部の形成過程を示す概略図である。
【図９】（ａ）〜（ｃ）は、図８の形成過程に続く、ＴＦＴ周辺部の形成過程を示す概略図である。
【図１０】液晶表示パネルの変形例を示す図５相当図である。
【図１１】図３において矢印Ｚで示す部分の概略平面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。ただし、以下の説明は、本質的に例示に過ぎず、本発明、その適用物あるいはその用途を制限するものではない。
【００３７】
（液晶表示パネルの構造）
図３に、本発明を適用した液晶表示パネル１を示す。この液晶表示パネル１は、いわゆる超狭額縁タイプであり、複数の液晶表示パネル１を連結して１つの大きな表示画面を構成することができる。
【００３８】
液晶表示パネル１は、画像を表示する矩形の表示領域２と、その周囲を囲む、画像を表示しない枠状の額縁領域３とを有している。超狭額縁タイプであるため、額縁領域３の幅は、一般的な液晶表示パネルと比べて著しく狭くなっている。
【００３９】
液晶表示パネル１は、周知のごとく、ＴＦＴ基板４と対向基板５との間に液晶層６を挟み込んで構成されている。ＴＦＴ基板４の表示領域２には、平行に延びる複数のライン状のソース線電極１１と、これらソース線電極１１に交差して平行に延びる複数のライン状のゲート線電極１２とで、複数の微細な画素領域１３が格子状に区画されている。
【００４０】
この液晶表示パネル１では、アクティブマトリクス駆動方式が採用されており、画素領域１３ごとに、ＴＦＴ１５と画素電極１６とが配置されている。
【００４１】
各ゲート線電極１２は、ソース線電極１１と平行な表示領域２の一辺から額縁領域３に引き出され、そこに設けられた引き回し配線部２０を介して図外のゲートドライバに接続されている。
【００４２】
図４に分かり易く示すように、複数のゲート線電極１２は、引き回し配線部２０で数カ所程度に束ねるように集約され、複数のゲート線集約部２１が形成されている。これらゲート線集約部２１に近接してコモン線電極２３（補助線電極の一例）が配線されている。
【００４３】
図５に、ＴＦＴ基板４における、コモン線電極２３及びゲート線電極１２が、互いに隣接して位置している部分（図４においてＹ−Ｙ線で示す部分）の積層構造を示す。積層構造は、ベース基板２２やゲート線電極１２、コモン線電極２３、ゲート絶縁膜２４、ソース・ドレイン線電極２５、保護膜２６、層間絶縁膜２７などで構成されている。
【００４４】
ベース基板２２は、ガラス板からなり、その上面２２ａは高度に平坦化されている。そのベース基板２２の上面２２ａ（平面に相当）に、互いに隣接して厚さ１００〜５００ｎｍ程度のコモン線電極２３とゲート線電極１２とが形成されている。コモン線電極２３及びゲート線電極１２は、例えばＴｉ，Ａｌ，Ｃｕ，Ｍｏ，Ｔａ，Ｗ，又はこれらの合金を用いた単層構造や、これらの積層構造からなり、いずれも後述するように同一の構造を有している。
【００４５】
コモン線電極２３及びゲート線電極１２が形成されたベース基板２２の上に、例えば、窒化シリコン膜や酸化シリコン膜、これらの積層膜などからなる厚さ数１００ｎｍ程度のゲート絶縁膜２４が積層されている。
【００４６】
ゲート絶縁膜２４の上には、コモン線電極２３等と同様に、例えばＴｉ，Ａｌ等からなる厚さ数１００ｎｍ程度のソース・ドレイン線電極２５が積層されている。ソース・ドレイン線電極２５の上には、例えば、窒化シリコン膜や酸化シリコン膜、これらの積層膜などの無機素材からなる厚さ数１００ｎｍ程度の保護膜２６が積層されている。
【００４７】
そして、その保護膜２６の上に、例えば、アクリル系の感光性樹脂膜などの有機素材からなる厚さ数μｍ程度の層間絶縁膜２７が積層されている。これら積層構造は、ＴＦＴ基板４の製造過程で、ＴＦＴ１５等とともに形成される。
【００４８】
図５に示したように、コモン線電極２３及びゲート線電極１２は、いずれも同形同寸法の台形状の横断面を有している。そして、その傾斜した両側面は、従来の液晶表示パネルとは異なり、緩勾配に形成されている。
【００４９】
詳しくは、ベース基板２２の上面２２ａに対するコモン線電極２３等の側面の傾斜角θが、２０°〜４０°の範囲内にあるように形成されている。このように、コモン線電極２３等の側面を緩勾配にすることで、ゲート絶縁膜２４の膜厚を比較的均一にでき、特に、両電極１２，２３のエッジ部分の厚みが薄くなるのを抑制できる。
【００５０】
更に、コモン線電極２３とゲート線電極１２との間で静電放電（ＥＳＤ）が発生するのを効果的に抑制することができる。
【００５１】
すなわち、後述するように、ＴＦＴ１５は、ゲート絶縁膜２４とソース・ドレイン線電極２５との間にチャネル部４５を有しており、ＴＦＴ基板４の製造過程では、そのチャネル部４５の形成時に、プラズマを用いたドライエッチングが行われる。その際、額縁領域３の幅が狭くなってゲート線電極１２とコモン線電極２３とが近接すると、両電極１２，２３のエッジ部分を介してＥＳＤが発生する。
【００５２】
それに対し、この液晶表示パネル１では、ゲート線電極１２とコモン線電極２３とが近接しても、ＥＳＤが発生しないよう、ゲート線電極１２等の側面の勾配を通常よりも緩やかに形成し、両電極１２，２３のエッジ部分を離れて位置させている。
【００５３】
具体的には、図６に示すように、５０°以上の傾斜角θでは、ＥＳＤの発生率が高度であり、５０°〜４０°の傾斜角θでは、ＥＳＤの発生率は中度〜低度であり、４０°〜２０°の傾斜角θでは、ＥＳＤの発生率は極めて低度である。
【００５４】
なお、傾斜角θを２０°以下にすれば、ＥＳＤの発生率はより低下するはずであるが、配線間隔が狭いため、断面積が小さくなり過ぎて配線抵抗が大きくなる等、他の問題が発生し、実用化が困難であるため採用していない。
【００５５】
４０°〜２０°の傾斜角θの緩勾配であれば、特に支障を来すような他の問題を招くことなく、ＥＳＤの発生を抑制できる。従って、額縁領域３の幅が狭くなっても、液晶表示パネル１の歩留まりの低下を防ぐことができる。
【００５６】
（液晶表示パネルの製造方法）
図７に、ベース基板２２の上に、引き回し配線部２０におけるゲート線電極１２及びコモン線電極２３を形成する工程（下層電極形成工程）を示す。なお、表示領域２のゲート線電極１２も下層電極形成工程で形成される。
【００５７】
本工程ではまず、同図の（ａ）に示すように、ベース基板２２の上に、例えばスパッタリング法を用いて、Ｔｉ等の導電性素材からなる電極薄膜４１を積層する（電極膜形成工程）。続いて、同図の（ｂ）に示すように、ゲート線電極１２及びコモン線電極２３のパターンに合わせて、電極薄膜４１の上にレジスト膜４２をパターニングする（パターニング工程）。
【００５８】
具体的には、ベース基板２２の上に積層した電極薄膜４１の全面にフォトレジストを塗布し、レジスト膜４２を積層する（レジスト膜形成工程）。そうして、レジスト膜４２を成膜したベース基板２２を焼成し、レジスト膜４２のプリベークを行う（第１焼成工程）。
【００５９】
次に、露光、現像、洗浄、乾燥等の一連の処理を行うフォトリソグラフィにより、レジスト膜４２にゲート線電極１２及びコモン線電極２３のパターンを形成する（パターン形成工程）。
【００６０】
その後、レジスト膜４２のパターンが形成されたベース基板２２を焼成し、パターニングされたレジスト膜４２のポストベークを行う（第２焼成工程）。それにより、電極薄膜４１の上に、ゲート線電極１２及びコモン線電極２３と同じパターンのレジスト膜４２が形成される。
【００６１】
次に、レジスト膜４２のパターンが形成された電極薄膜４１をエッチングする（エッチング工程）。具体的には、薬液を用いるウエットエッチングか、プラズマを用いるドライエッチングを行い、電極薄膜４１の不要な部分を取り除く。それにより、同図の（ｃ）に示すように、レジスト膜４２で被覆されている部分以外の電極薄膜４１が取り除かれ、ゲート線電極１２及びコモン線電極２３が形成される。
【００６２】
続いて、剥離液等を用いてレジスト膜４２を処理することにより、レジスト膜４２を除去する（剥離工程）。最後に洗浄や乾燥等を行うことにより、同図の（ｄ）に示すように、ベース基板２２の上に所定パターンのゲート線電極１２及びコモン線電極２３が形成される。
【００６３】
コモン線電極２３等の側面の勾配を通常よりも緩やかに形成するには、例えば、次の２つの方法がある。
【００６４】
（第１の方法）
本方法では、第１焼成工程及び第２焼成工程の温度を通常の温度よりも低温で行う。
【００６５】
すなわち、レジスト膜４２のプリベーク及びポストベークを行う時の温度を低くすると、電極薄膜４１とレジスト膜４２との密着性が低下する。密着性が低下すると、電極薄膜４１とレジスト膜４２との間に薬液やプラズマが浸入し易くなる。その結果、電極薄膜４１のうち、レジスト膜４２側のエッチングが促進され、コモン線電極２３等の側面の勾配を緩やかにできる。
【００６６】
具体的には、通常、プリベークは１００℃〜１２０℃の範囲で行われ、ポストベークは１３０℃〜１５０℃の範囲で行われるが、第１の方法では、プリベークは１００℃より低温で行い、ポストベークは１３０℃より低温で行う。それにより、上述したような緩勾配のコモン線電極２３等を形成することができる。
【００６７】
（第２の方法）
本方法では、エッチング工程を通常よりも長時間行う。
【００６８】
すなわち、第１焼成工程及び第２焼成工程の温度は変えずに、エッチングの時間を通常よりも長くした場合でも、コモン線電極２３等の側面の勾配を緩やかにできる。
【００６９】
具体的には、通常、エッチング処理は、１８０秒〜２２０秒の範囲で行われるが、第２の方法では、２２０秒より長い時間で行われる。
【００７０】
なお、第１、第２の方法は択一的なものではなく、両者を組み合わせてもよい。
【００７１】
下層電極形成工程の後に引き続き、ゲート絶縁膜２４を積層する工程（絶縁膜形成工程）、ソース・ドレイン線電極２５を積層する工程（ソース線電極形成工程）、保護膜２６を積層する工程（保護膜形成工程）、層間絶縁膜２７を積層する工程（層間絶縁膜形成工程）が順次行われ、図５に示した積層構造を有する引き回し配線部２０が形成される。
【００７２】
これら一連の工程は、更にチャネル部４５の形成等を要するＴＦＴ１５の形成と同時に行われる。そこで、以後の工程については、図８及び図９に示す、ＴＦＴ１５の形成過程を参照しながら詳しく説明する。
【００７３】
図８の（ａ）は、下層電極形成工程後におけるＴＦＴ１５の部分の断面構造を示している。図示のように、下層電極形成工程後には、ベース基板２２の表示領域２の上に、引き回し配線部２０のゲート線電極１２と同じ構造を有する複数のゲート線電極１２が形成されている。
【００７４】
すなわち、表示領域２のゲート線電極１２の側面も勾配が緩やかに形成されるため、ゲート線電極１２とソース・ドレイン線電極２５との間の漏電も防止できる効果が得られる。
【００７５】
絶縁膜形成工程では、図８の（ｂ）に示すように、ＣＶＤ法により、ゲート線電極１２が形成されているベース基板２２の上に窒化シリコン膜等を成膜し、ゲート絶縁膜２４を形成する。
【００７６】
続いて、ゲート絶縁膜２４のＴＦＴ１５を形成する部分の上に、チャネル部４５を構成する半導体層を形成する（チャネル部形成工程）。半導体層は、アモルファスシリコン層（ａ-Ｓｉ層）の上にｎ＋アモルファスシリコン層（ｎ＋ａ-Ｓｉ層）が積層された２層構造からなり、ｎ＋アモルファスシリコン層は、例えばイオンドーピングによって形成される。
【００７７】
本工程では、フォトリソグラフィ、エッチング、レジスト膜の剥離等の一連の処理を行うことで、図８の（ｃ）に示すように、画素領域１３のＴＦＴ１５を形成する部分にチャネル部４５を形成する。従って、本工程は引き回し配線部２０の積層構造には関与しない。
【００７８】
チャネル部４５のエッチングでは、高度な加工精度が求められるため、プラズマを用いたドライエッチングが行われる。
【００７９】
チャネル部４５の形成後、ソース・ドレイン線電極２５を積層する（ソース線電極形成工程）。本工程では、下層電極形成工程と同様に、例えば、スパッタリング法を用いて、Ｔｉ等の導電性素材からなる薄膜を積層する、その後、フォトリソグラフィ、エッチング、レジスト膜の剥離等の一連の処理を行い、所定パターンのソース・ドレイン線電極２５を形成する。
【００８０】
それにより、ＴＦＴ１５の部分には、図９の（ａ）に示すような積層構造のソース・ドレイン線電極２５が形成され、引き回し配線部２０では、図５に示したように、ゲート絶縁膜２４の上にソース・ドレイン線電極２５がそのまま積層される。
【００８１】
続いて、保護膜２６を積層する（保護膜形成工程）。保護膜２６は、例えば、ゲート絶縁膜２４と同様に、ＣＶＤ法を用いて窒化シリコン膜等を成膜することによって形成する。
【００８２】
次に、保護膜２６の上に、層間絶縁膜２７を積層する（層間絶縁膜形成工程）。層間絶縁膜２７は、例えば、感光性樹脂膜を塗布して形成する。その後、フォトリソグラフィ、エッチング等の一連の処理を行い、図９の（ｂ）に示すような、所定パターンの保護膜２６及び層間絶縁膜２７を形成する。
【００８３】
引き回し配線部２０では、ソース・ドレイン線電極２５の上に、保護膜２６及び層間絶縁膜２７がそのまま積層され、図５に示した積層構造が形成される。
【００８４】
続いて、画素電極１６を形成する（画素電極形成工程）。画素電極１６は、例えば、スパッタリング法により、ＩＴＯやＩＺＯ等の透明性を有する導電性素材を用いて薄膜を積層する。その後、フォトリソグラフィ、エッチング、レジスト膜の剥離等の一連の処理を行う。
【００８５】
そうすることで、図９の（ｃ）に示すように、画素領域１３に画素電極１６が形成される。従って、本工程は引き回し配線部２０の積層構造には関与しない。
【００８６】
これら一連の工程を経て、ベース基板２２の表示領域２には、画素領域１３ごとに逆スタガ型のＴＦＴ１５と画素電極１６とが形成され、ベース基板２２の額縁領域３には、引き回し配線部２０が形成される。
【００８７】
なお、本発明にかかる液晶表示パネル等は、上述した実施形態に限定されず、それ以外の種々の構成をも包含する。
【００８８】
例えば、図１０に示すように、層間絶縁膜２７は省略してもよい。そうすれば、作業工数や部材コストが削減できる。
【００８９】
補助線電極は、コモン線電極２３に限らず、予備配線電極４７であってもよい。
【００９０】
図１１に、図３に矢印Ｚで示す表示領域２の隅部の概略拡大図を示す。引き回し配線部２０の端部では、コモン線電極２３とゲート線集約部２１との間に予備配線電極４７が配線されている。予備配線電極４７も、コモン線電極２３やゲート線電極１２と同様に下層電極形成工程で形成される。
【００９１】
従って、この部分では、ゲート線電極１２と予備配線電極４７との間で、ＥＳＤが発生し得るため、ゲート線電極１２と予備配線電極４７との間の漏電も抑制することができる。
【符号の説明】
【００９２】
１  液晶表示パネル
２  表示領域
３  額縁領域
４  ＴＦＴ基板
５  対向基板
６  液晶層
１１  ソース線電極
１２  ゲート線電極
１３  画素領域
１５  ＴＦＴ（薄膜トランジスタ）
１６  画素電極
２０  引き回し配線部（引き回し配線構造）
２１  ゲート線集約部
２２  ベース基板
２２ａ  上面
２３  コモン線電極（補助線電極）
２４  ゲート絶縁膜（絶縁膜）
２５  ソース・ドレイン線電極
２６  保護膜
２７  層間絶縁膜
４１  電極薄膜
４２  レジスト膜
４５  チャネル部
４７  予備配線電極（補助線電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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