(57)【要約】【課題】特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出する。【解決手段】リミッタ回路は、コントロールゲート線の電圧と設定電圧とを比較してフラグ信号の論理を切り替える。昇圧回路は、フラグ信号の論理に従いその動作を開始又は停止させる。リーク参照回路は、コントロールゲート線からリーク参照電流をリークさせる機能を有する。カウンタは、ワード線転送トランジスタを非導通状態とし且つリーク参照回路を駆動させた状態でフラグ信号の論理が変化した回数を計数して第１計数値を生成する一方、ワード線転送トランジスタを導通状態とし且つリーク参照回路を非駆動とした状態でフラグ信号の論理が変化した回数を計数して第２計数値を生成する。比較器は、第１計数値と第２計数値を比較する。【選択図】図３
2013157050.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリングを備えたＮＡＮＤセルユットの集合により構成されるブロックを複数個配列して構成されるメモリアレイと、
第１方向に並ぶ前記メモリセルのゲートを共通接続するワード線と、
前記ワード線に一端を接続されたワード線転送トランジスタと、
前記ワード線転送トランジスタの他端に一端を接続されたコントロールゲート線と、
前記ワード線の間のリーク電流を検知するリーク検知動作を実行するリーク検知回路と
を備え、
前記リーク検知回路は、
前記コントロールゲート線の電圧と設定電圧とを比較してフラグ信号の論理を切り替えるリミッタ回路と、
前記コントロールゲート線に供給する電圧を昇圧させる機能を有し、前記フラグ信号の論理に従いその動作を開始又は停止させる昇圧回路と、
前記コントロールゲート線からリーク参照電流をリークさせる機能を有するリーク参照回路と、
前記ワード線転送トランジスタを非導通状態とし且つ前記リーク参照回路を駆動させた状態で前記フラグ信号の論理が変化した回数を計数して第１計数値を生成する一方、前記ワード線転送トランジスタを導通状態とし且つ前記リーク参照回路を非駆動とした状態で前記フラグ信号の論理が変化した回数を計数して第２計数値を生成するカウンタと、
前記第１計数値と前記第２計数値を比較する比較器と
を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リーク検知回路は、前記リーク検知動作において、
前記第１方向と直交する第２方向に沿って並ぶ複数の前記ワード線に交互に第１電圧及び第２電圧を印加するよう構成され、
前記第２電圧は前記第１電圧よりも低い
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングの両端に各々設けられたダミーセルと、
前記第１方向に並ぶ前記ダミーセルのゲートを共通接続するダミーワード線とを更に備え、
前記ダミーワード線は、前記第１電圧及び前記第２電圧と異なる第３電圧を印加される
ことを特徴とする請求項１乃至請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記リーク検知回路は、前記ブロック内の前記メモリセルのデータを消去する消去動作の実行前に、前記リーク検知動作を実行する
ことを特徴とする請求項１乃至請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ワード線は、
ポリシリコンにより構成された導電層と、
前記導電層の側面に接するシリサイド層とを備える
ことを特徴とする請求項１乃至請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）と、その上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電子を注入したしきい値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれるしきい値電圧分布を細分化して、４値、８値等の多値記憶も行われている。
【０００４】
近年、最小加工寸法がますます小さくなり、不揮発性記憶装置の微細化が進行するにつれて、ワード線間、又はワード線と選択ゲート線との間の間隔がますます小さくなっている。ワード線間の間隔が小さくなることは、ワード線リークが発生しやすくなることを意味する。従って、ワード線リークの発生を検査する必要があるが、このワード線リークの発生箇所を迅速かつ確実に検出することが可能な不揮発性半導体記憶装置の提案が望まれている。
【０００５】
しかし、従来の不揮発性半導体記憶装置では、チップ上にワード線リークの検出専用のパッド、及びスイッチを設ける必要があり、これがチップ面積の縮小の障害となっていた。また、ワード線１本ごと、又はブロックごとに検出を行う必要があり、検査時間が長くなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−１９２５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下に記載の実施の形態は、ワード線リークの検出のための特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出することのできる不揮発性半導体記憶装置を提案する。
【課題を解決するための手段】
【０００８】
以下に記載の実施の形態に係る不揮発性半導体記憶装置は、メモリアレイ、ワード線、ワード線転送トランジスタ、コントロールゲート線、及びリーク検知回路を有する。メモリアレイは、複数のメモリセルを直列接続してなるメモリストリングを備えたＮＡＮＤセルユットの集合により構成されるブロックを複数個配列して構成される。ワード線は、第１方向に並ぶメモリセルのゲートを共通接続する。ワード線転送トランジスタは、ワード線に一端を接続される。コントロールゲート線は、ワード線転送トランジスタの他端に一端を接続される。リーク検知回路は、ワード線の間のリーク電流を検知するリーク検知動作を実行する。
【０００９】
リーク検知回路は、リミッタ回路、昇圧回路、リーク参照回路、カウンタ、及び比較器を有する。リミッタ回路は、コントロールゲート線の電圧と設定電圧とを比較してフラグ信号の論理を切り替える。昇圧回路は、コントロールゲート線に供給する電圧を昇圧させる機能を有し、フラグ信号の論理に従いその動作を開始又は停止させる。リーク参照回路は、コントロールゲート線からリーク参照電流をリークさせる機能を有する。カウンタは、ワード線転送トランジスタを非導通状態とし且つリーク参照回路を駆動させた状態でフラグ信号の論理が変化した回数を計数して第１計数値を生成する一方、ワード線転送トランジスタを導通状態とし且つリーク参照回路を非駆動とした状態でフラグ信号の論理が変化した回数を計数して第２計数値を生成する。比較器は、第１計数値と第２計数値を比較する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置を示すブロック図である。
【図２】ブロックＢＬＫ、及びロウデコーダ１２を示す回路図である。
【図３】リーク検知回路１４を示す回路図である。
【図４】リミッタ回路２１を示す回路図である。
【図５】クロックドライバ２３を示す回路図である。
【図６】クロックドライバ２３の動作を示すタイミングチャートである。
【図７】昇圧回路２４を示す回路図である。
【図８】昇圧回路２４の動作を示すタイミングチャートである。
【図９】リーク参照回路２５を示す回路図である。
【図１０】リーク参照電流Ｉ＿ｄｅｔの一例を示す表である。
【図１１】カウンタ２７を示す回路図である。
【図１２】カウンタ２７の動作を示すタイミングチャートである。
【図１３】リーク電流Ｉとフラグ信号ＦＬＧとの関係を示す図である。
【図１４】第１の実施の形態に係るリーク検知動作を示すフローチャートである。
【図１５】第１の実施の形態に係るステップＳ１０１の動作の概略を示す図である。
【図１６】第１の実施の形態に係る第１の検知動作の概略を示す図である。
【図１７】第１の実施の形態に係る第２の検知動作の概略を示す図である。
【図１８】第１の実施の形態に係る第１の検知動作を示すタイミングチャートである。
【図１９】第１の実施の形態に係る第２の検知動作を示すタイミングチャートである。
【図２０】第２の実施の形態に係るリーク検知動作の電圧印加パターンを示す図である。
【図２１】第２の実施の形態に係るリーク検知動作の概略を示す図である。
【図２２】第２の実施の形態の第１の変形例及び第２の変形例の電圧印加パターンを示す表である。
【図２３Ａ】第３の実施の形態に係るリーク検知動作（第１リーク検知動作）を示すフローチャートである。
【図２３Ｂ】第３の実施の形態に係るリーク検知動作（第２リーク検知動作）を示すフローチャートである。
【図２４】第４の実施の形態に係るリーク検知動作及び消去動作を示すフローチャートである。
【図２５】第５の実施の形態に係るＮＡＮＤセルユニットＮＵ、及び電圧印加パターンを示す図である。
【図２６】他の実施の形態に係るメモリアレイ１１を示す斜視図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
【００１２】
［第１の実施の形態］
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。
【００１３】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１４】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリアレイ１１、ロウデコーダ１２、ワード線ドライバ１３ａ、１３ｂ、リーク検知回路１４、ビット線制御回路１５、データ入出力バッファ１６、アドレスバッファ１７、基板電位制御回路１８、及び電圧生成回路１９を有する。
【００１５】
メモリアレイ１１は、図１に示すように、基板と平行なＹ方向に１列に配列された複数のブロックＢＬＫを有する。各ブロックＢＬＫはデータ一括消去の単位とされる。各ブロックＢＬＫは、Ｘ方向に１列に配列されるＮＡＮＤセルユニットＮＵの集合により構成される。Ｘ方向に１列に配列されるＮＡＮＤセルユニットＮＵは、共通のワード線ＷＬに接続される。また、複数のブロックＢＬＫに亘ってＹ方向に１列に配列されるＮＡＮＤセルユニットＮＵの一端は、共通のビット線ＢＬに接続される。ＮＡＮＤセルユニットＮＵの他端は、メモリアレイ１１内で共通のソース線ＳＬに接続される。
【００１６】
ロウデコーダ１２は、取り込まれたアドレスをデコードしてワード線ＷＬを選択する。ワード線ドライバ１３ａはロウデコーダ１２を介して奇数番目のワード線ＷＬの電圧を制御し、ワード線ドライバ１３ｂはロウデコーダ１２を介して偶数番目のワード線ＷＬの電圧を制御する。リーク検知回路１４は、ワード線ドライバ１３ａ、１３ｂ及びロウデコーダ１２を介して、ワード線ＷＬ間に流れるリーク電流Ｉ＿ｌｅａｋが一定値以上であるか否かを検知するリーク検知動作を実行する。
【００１７】
ビット線制御回路１５は、取り込まれたアドレス及びデータに基づきそれぞれのビット線ＢＬの電圧を制御する。ビット線制御回路１５は、センスアンプ及びデータラッチを有する。データ入出力バッファ１６は、外部からデータを受け付け、そのデータをビット線制御回路１５に供給する。また、データ入出力バッファ１６は、ビット線制御回路１５から外部にデータを出力する。
【００１８】
アドレスバッファ１７は、外部からアドレスを受け付け、そのアドレスをロウデコーダ１２及びビット線制御回路１５に供給する。基板電位制御回路１８は、メモリアレイ１１内の基板の電位を制御する。電圧生成回路１９は、所定の電圧を生成し、その電圧をワード線ドライバ１３ａ、１３ｂ、リーク検知回路１４、及び基板電位制御回路１８に供給する。
【００１９】
次に、図２を参照して、ブロックＢＬＫ、及びロウデコーダ１２について具体的に説明する。図２に示すように、１つのブロックＢＬＫ内には、上述したようにＮＡＮＤセルユニットＮＵがＸ方向に一列に配列される。ＮＡＮＤセルユニットＮＵは、直列接続された複数のメモリセルＭＣ１−ＭＣ６４からなるメモリストリングＭＳと、その両端に各々配置された選択トランジスタＳＳＴｒ、ＳＤＴｒとを有する。なお、ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの数は６４個に限定されない。
【００２０】
ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＳＴｒを介してソース線ＳＬに接続され、他端が選択トランジスタＳＤＴｒを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に並ぶ選択トランジスタＳＤＴｒの一端を共通接続する。
【００２１】
Ｘ方向に並ぶメモリセルＭＣ１−ＭＣ６４のゲートは、ワード線ＷＬ１−Ｗ６４に共通接続され、Ｘ方向に並ぶ選択トランジスタＳＳＴｒ、ＳＤＴｒのゲートはそれぞれ選択ゲート線ＳＧＳ、ＳＧＤに共通接続される。
【００２２】
次に、メモリセルＭＣ１の積層構造について説明する。なお、メモリセルＭＣ２−６４の積層構造は、メモリセルＭＣ１の積層構造と同様であるため、その説明は省略する。
【００２３】
メモリセルＭＣ１は、図２に示すように、Ｐ型ウェル１１１、Ｎ型拡散層１１２、トンネル絶縁層１１３、電荷蓄積層１１４、ブロック絶縁層１１５、導電層１１６、及びシリサイド層１１７を有する。Ｐ型ウェル１１１はシリコン基板上に形成され、メモリセルＭＣ１のボディとして機能する。Ｎ型拡散層１１２は、Ｐ型ウェル１１１上に形成されメモリセルＭＣ１のソース／ドレインとして機能する。トンネル絶縁層１１３は、Ｎ型拡散層１１２を跨ぐようにＰ型ウェル１１１上に形成される。電荷蓄積層１１４、ブロック絶縁層１１５及び導電層１１６は、トンネル絶縁層１１３上に積層される。シリサイド層１１７は導電層１１６の上面及び側面に設けられる。
【００２４】
例えば、トンネル絶縁層１１３及びブロック絶縁層１１５は酸化シリコン（ＳｉＯ２）により構成され、電荷蓄積層１１４は窒化シリコン（ＳｉＮ）又はポリシリコン等の導電層により構成される。電荷蓄積層１１４に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣ１の閾値電圧を複数通りに変化させて、１ビットのデータ、あるいは多ビットのデータを記憶させる。
【００２５】
導電層１１６はポリシリコンにより構成され、シリサイド層１１７はシリサイド（例えば、ニッケルシリサイド）により構成される。これら導電層１１６及びシリサイド層１１７はメモリセルＭＣ１のゲート及びワード線ＷＬ１として機能する。シリサイド層１１７によりワード線ＷＬ１の配線抵抗を抑えることができる。
【００２６】
ロウデコーダ１２は、図２に示すように、ワード線転送トランジスタＴｒａ、転送トランジスタＴｒｂ、ラッチ１２１、アドレスデコーダ１２２、及びレベルシフタ１２３を有する。
【００２７】
ワード線転送トランジスタＴｒａは、ワード線ＷＬ１〜ＷＬ６４とコントロールゲート線ＣＧ１〜ＣＧ６４との間に設けられる。転送トランジスタＴｒｂは、選択ゲート線ＳＧＳ、ＳＧＤとコントロールゲート線ＣＧＳ、ＣＧＤとの間に設けられる。
【００２８】
ラッチ１２１は、アドレスバッファ１７を介して供給されたアドレスを記憶する。また、ラッチ１２１は不良ブロック情報を記憶する。アドレスデコーダ１２２は、ラッチ１２１から読み出したアドレスをデコードしてレベルシフタ１２３に供給する。また、アドレスデコーダ１２２はアドレスバッファを介して供給されたブロックアドレスをデコードし、そのデコード結果をレベルシフタ１２３に供給する。レベルシフタ１２３は、アドレスに基づく信号ＶＲＤＥＣをワード線転送トランジスタＴｒａのゲート、及び転送トランジスタＴｒｂのゲートに供給する。
【００２９】
ビット線制御回路１５は、図２に示すように、ビット線転送トランジスタＴｒｃ、及びセンスアンプ１５１を有する。ビット線転送トランジスタＴｒｃは、ビット線ＢＬとセンスアンプ１５１との間に設けられる。センスアンプ１５１はビット線転送トランジスタＴｒｃを介してビット線ＢＬからメモリセルＭＣ１−ＭＣ６４のデータを読み出す。
【００３０】
次に、図３を参照して、リーク検知回路１４について具体的に説明する。ワード線ＷＬ間のリーク電流Ｉ＿ｌｅａｋを検知する場合、転送トランジスタ等のソース／ドレイン拡散層からのリーク電流Ｉ＿ｊｕｎの影響を考慮する必要がある。この図３のリーク検知回路１４では、このリーク電流Ｉ＿ｊｕｎの影響を排除して、ワード線ＷＬ間のリーク電流Ｉ＿ｌｅａｋを検知することができるような構成が採用されている。
【００３１】
この図３のリーク検知回路１４では、隣接する２本のワード線ＷＬｉ、ＷＬｉ＋１に異なる電圧を印加し、そのときに隣接する２本のワード線ＷＬｉ、ＷＬｉ＋１に流れるリーク電流Ｉ＿ｌｅａｋを検知する。図３の例では、偶数番目のワード線ＷＬｅに印加する電圧を、奇数番目のワード線ＷＬｏに印加する電圧よりも大きくする場合を例として説明する。例えばワード線ＷＬ２に印加される電圧はワード線ＷＬ１に印加される電圧よりも高く、これによりワード線ＷＬ２からＷＬ１に向けてリーク電流Ｉ＿ｌｅａｋが流れるものとする。
【００３２】
リーク検知回路１４は、図３に示すように、リミッタ回路２１、クロック発生回路２２、クロックドライバ２３、昇圧回路２４、リーク参照回路２５、電源回路２６、カウンタ２７、レジスタ２８ａ、２８ｂ、及び比較器２９を有する。
【００３３】
リミッタ回路２１は、配線ＣＧ’の電圧に基づき、昇圧回路２４の動作を制限するための回路である。すなわち、リミッタ回路２１は、配線ＣＧ’の電圧を抵抗Ｒ１及びＲ２からなる分圧抵抗にて分圧して得られた検知電圧ＶＭＯＮと、参照電圧ＶＲＥＦとを比較してフラグ信号ＦＬＧを生成する。リミッタ回路２１は、配線ＣＧ’（コントロールゲート線ＣＧ１又はＣＧ２）の電圧（昇圧電圧ＶＰＰ）が設定電圧Ｖｓｅｌ未満の場合にフラグ信号ＦＬＧを立ち上げる（“Ｈ”）。一方、リミッタ回路２１は、配線ＣＧ’（コントロールゲート線ＣＧ１又はＣＧ２）の電圧ＶＰＰが設定電圧Ｖｓｅｌ以上の場合にフラグ信号ＦＬＧを立ち下げる（“Ｌ”）。この例では、設定電圧ＶｓｅｌはＶｓｅｌ＝（１＋Ｒ１／Ｒ２）ＶＲＥＦに設定される。なお、抵抗Ｒ１及びＲ２に流れる電流を電流Ｉ＿ｌｉｍとした場合、電流Ｉ＿ｌｉｍの大きさが、Ｉ＿ｌｉｍ≧Ｖｓｅｌ／（Ｒ１＋Ｒ２）となった場合に、フラグ信号ＦＬＧが”Ｌ”となる。
【００３４】
クロック発生回路２２は、クロック信号ＰＭＰＣＬＫを発生させ、そのクロック信号ＰＭＰＣＬＫをクロックドライバ２３に供給する。クロックドライバ２３は、フラグ信号ＦＬＧ及びクロック信号ＰＭＰＣＬＫに基づき、クロック信号ＣＬＫ、ＣＬＫｎを出力する。
【００３５】
昇圧回路２４は、クロック信号ＣＬＫ、ＣＬＫｎに基づき昇圧電圧ＶＰＰを生成し、その昇圧電圧ＶＰＰを配線ＣＧ’を介してコントロールゲート線ＣＧ１又はＣＧ２に供給する。昇圧回路２４は、フラグ信号ＦＬＧが立ち上がった状態で電圧ＶＰＰを昇圧させる一方、フラグ信号ＦＬＧが立ち下がった状態で電圧ＶＰＰの昇圧を停止させる。ここで、配線ＣＧ’とコントロールゲート線ＣＧ１との間には、ワード線ドライバ１３ａ内の転送トランジスタＴｒｄ１ａが設けられる。配線ＣＧ’とコントロールゲート線ＣＧ２との間には、ワード線ドライバ１３ｂ内の転送トランジスタＴｒｄ１ｂが設けられる。転送トランジスタＴｒｄ１ａ、Ｔｒｄ１ｂのゲートには、各々、信号ＧＡＴＥ１ａ、ＧＡＴＥ１ｂが供給される。
【００３６】
リーク参照回路２５は、その駆動時に配線ＣＧ’（コントロールゲート線ＣＧ１又はＣＧ２）からリーク参照電流Ｉ＿ｄｅｔをリークさせる一方、その非駆動時に配線ＣＧ’（コントロールゲート線ＣＧ１又はＣＧ２）からのリークを停止させる。電源回路２６は、配線ＣＧ’、及びワード線ドライバ１３ａ内の転送トランジスタＴｒｄ２ａを介してコントロールゲート線ＣＧ１に所定の電圧Ｖｕｓｅｌ（例えば、３Ｖ）を供給する。また、電源回路２６は、配線ＣＧ’、及びワード線ドライバ１３ｂ内の転送トランジスタＴｒｄ２ｂを介してコントロールゲート線ＣＧ２に所定の電圧Ｖｕｓｅｌを供給する。なお、転送トランジスタＴｒｄ２ａ及びＴｒｄ２ｂのゲートには、各々、信号ＧＡＴＥ２ａ、ＧＡＴＥ２ｂが供給される。
【００３７】
カウンタ２７はフラグ信号ＦＬＧの論理が変化した回数を計数する。ここで、フラグ信号ＦＬＧの論理が変化した回数は、フラグ信号ＦＬＧのレベルが“Ｌ”から“Ｈ”になった回数でも、“Ｈ”から“Ｌ”になった回数でも良く、或いはそれら両方でも良い。レジスタ２８ａ、２８ｂは各々カウンタ２７の計数値を記憶する。比較器２９はレジスタ２８ａ、２８ｂに記憶された計数値を比較する。この比較器２９の比較結果により、ワード線ＷＬ間のリーク電流が検知される。
【００３８】
次に、図４を参照して、リミッタ回路２１の構成の一例について説明する。リミッタ回路２１は、図４に示すように、分圧回路２１ａ、差動増幅回路２１ｂ、及び論理回路２１ｃを有する。分圧回路２１ａは、配線ＣＧ’からリミッタ電流Ｉ＿ｌｉｍをリークさせ、配線ＣＧ’の電圧ＶＰＰを分圧して検知電圧ＶＭＯＮを生成する。分圧回路２１ａは、配線ＣＧ’と接地端子との間に直列接続された抵抗Ｒ１及びＲ２を有する。この抵抗Ｒ１及びＲ２の間の接続ノードＮ１の電圧が検知電圧ＶＭＯＮとして差動増幅回路２１ｂに出力される。
【００３９】
差動増幅回路２１ｂは、参照電圧ＶＲＥＦと検知電圧ＶＭＯＮとを差動増幅して電圧ＶＯＵＴを出力する。差動増幅回路２１ｂは、ＰＭＯＳトランジスタｐＴ１１、ｐＴ１２、ＮＭＯＳトランジスタｎＴ１１〜ｎＴ１３を有する。ＰＭＯＳトランジスタｐＴ１１、ｐＴ１２はカレントミラー接続され、それらのソースには電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスタｎＴ１１、ｎＴ１２のドレインは、各々、ＰＭＯＳトランジスタｐＴ１１、ｐＴ１２のドレインに接続され、ＮＭＯＳトランジスタｎＴ１２とＰＭＯＳトランジスタｐＴ１２との間の接続ノードＮ２の電圧が電圧ＶＯＵＴとして出力される。ＮＭＯＳトランジスタｎＴ１１のゲートには検知電圧ＶＭＯＮが供給され、ＮＭＯＳトランジスタｎＴ１２のゲートには参照電圧ＶＲＥＦが供給される。ＮＭＯＳトランジスタｎＴ１３のドレインは、ＮＭＯＳトランジスタｎＴ１１、ｎＴ１２のソースに接続され、ＮＭＯＳトランジスタｎＴ１３のソースは接地される。ＮＭＯＳトランジスタｎＴ１３のゲートはイネーブル信号ＥＮを供給される。イネーブル信号ＥＮは、リーク検知回路１４を駆動させる際に“Ｈ”となる信号である。
【００４０】
論理回路２１ｃは、信号ＶＯＵＴ及びイネーブル信号ＥＮに基づき、フラグ信号ＦＬＧを出力する。論理回路２１ｃは、ＮＯＲゲートＮＯＲ１１、及びインバータＩＶ１１〜ＩＶ１３を有する。ＮＯＲゲートＮＯＲ１１の一つの入力端子は出力信号ＶＯＵＴを受け付け、もう一つの入力端子はインバータＩＶ１１を介してイネーブル信号ＥＮを受け付ける。インバータＩＶ１２、ＩＶ１３は、ＮＯＲゲートＮＯＲ１１の出力端子に直列接続され、インバータＩＶ１３の出力端子Ｎ３はフラグ信号ＦＬＧを出力する。
【００４１】
次に、図５を参照して、クロックドライバ２３の一例について説明する。クロックドライバ２３は、図５に示すように、ＮＡＮＤゲートＮＡＮＤ３１〜ＮＡＮＤ３３、ＮＯＲゲートＮＯＲ３１、ＮＯＲ３２、及びインバータＩＶ３１〜３５を有する。
【００４２】
ＮＡＮＤゲートＮＡＮＤ３１の入力端子はクロック信号ＰＭＰＣＬＫ、及びフラグ信号ＦＬＧを受け付ける。ＮＡＮＤゲートＮＡＮＤ３２の一つの入力端子はイネーブル信号ＥＮを受け付け、もう一つの入力端子はＮＡＮＤゲートＮＡＮＤ３１の出力端子に接続される。ＮＡＮＤゲートＮＡＮＤ３３の一つの入力端子はイネーブル信号ＥＮを受け付け、もう一つの入力端子はインバータＩＶ３１を介してＮＡＮＤゲートＮＡＮＤ３１の出力端子に接続される。ＮＡＮＤゲートＮＡＮＤ３２、ＮＡＮＤ３３の出力端子は、各々、ＮＯＲゲートＮＯＲ３１、ＮＯＲ３２の一つの入力端子に接続される。
【００４３】
ＮＯＲゲートＮＯＲ３１の出力端子とノードＮ４との間にはインバータＩＶ３２、ＩＶ３３が縦列接続され、インバータＩＶ３３の出力端子（ノードＮ４）がクロック信号ＣＬＫを出力する。また、ＮＯＲゲートＮＯＲ３２の出力端子とノードＮ５との間にはインバータＩＶ３４、ＩＶ３５が従属接続されている。インバータＩＶ３５の出力端子(ノードＮ５）がクロック信号ＣＬＫｎを出力する。また、インバータＩＶ３３の出力端子（ノードＮ４）はＮＯＲゲートＮＯＲ３２のもう１つの入力端子に接続され、インバータＩＶ３５の出力端子（ノードＮ５）はＮＯＲゲートＮＯＲ３１のもう１つの入力端子に接続される。
【００４４】
例えば、フラグ信号ＦＬＧが”Ｈ“の場合、信号ＰＭＰＣＬＫに基づき、図６に示すように、クロックドライバ２３は、タイミング及び位相の異なるクロック信号ＣＬＫ、ＣＬＫｎを出力する。
【００４５】
次に、図７を参照して、昇圧回路２４の一例について説明する。昇圧回路２４は、図７に示すように、キャパシタＣ４（１）〜Ｃ４（ｍ）の充放電により昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、前述のリミッタ回路２１により、設定電圧Ｖｓｅｌとなるように制御される。昇圧回路２４は、ＮＭＯＳトランジスタｎＴ４（０）〜ｎＴ４（ｍ）、及びキャパシタＣ４（１）〜Ｃ４（ｍ）を有する。
【００４６】
ＮＭＯＳトランジスタｎＴ４（０）〜ｎＴ４（ｍ）は直列にダイオード接続される。ＮＭＯＳトランジスタｎＴ４（０）のドレインは電源電圧ＶＤＤを供給され、ＮＭＯＳトランジスタｎＴ４（ｍ）のソースは昇圧電圧ＶＰＰを出力する。キャパシタＣ４（１）〜Ｃ４（ｍ）の一端は、各々、ＮＭＯＳトランジスタｎＴ４（０）〜ｎＴ４（ｍ）の間の接続ノードＮ（１）〜Ｎ（ｍ）に接続される。奇数番目のキャパシタＣの他端はクロック信号ＣＬＫを供給され、偶数番目のキャパシタＣの他端はクロック信号ＣＬＫｎを供給される。
【００４７】
上記構成を有する昇圧回路２４は、次のように動作する。図８に示すように、時刻ｔ１１にてイネーブル信号ＥＮが“Ｈ”になる。このとき、検知電圧ＶＭＯＮが参照電圧ＶＲＥＦ以下であると、フラグ信号ＦＬＧは“Ｈ”になり、これにより昇圧回路２４により電圧ＶＰＰの昇圧動作が開始される。
【００４８】
次に、時刻ｔ１２にて検知電圧ＶＭＯＮが参照電圧ＶＲＥＦより大きくなると、所定期間経過後の時刻ｔ１３にてフラグ信号ＦＬＧは“Ｌ”になり、電圧ＶＰＰの昇圧は停止される。続いて、時刻ｔ１４に検知電圧ＶＭＯＮが再び参照電圧ＶＲＥＦ以下になると、続く時刻ｔ１５にてフラグ信号ＦＬＧは再び“Ｈ”になり、電圧ＶＰＰの昇圧は再び開始される。時刻ｔ１５以降、上述した工程が繰り返し実行され、昇圧電圧ＶＰＰは設定電圧Ｖｓｅｌ（例えば１５Ｖ）の近傍に保持される。
【００４９】
次に、図９を参照して、リーク参照回路２５の一例について説明する。リーク参照回路２５は、図９に示すように、その駆動時に配線ＣＧ’からリーク参照電流Ｉ＿ｄｅｔをリークさせる。リーク参照回路２５は、ＮＭＯＳトランジスタｎＴ５１ａ、ｎＴ５２ａ、ＮＭＯＳトランジスタｎＴ５１〜ｎＴ５９、電流源２５１、及びＡＮＤゲートＡＮＤ５１〜ＡＮＤ５４を有する。
【００５０】
ＮＭＯＳトランジスタｎＴ５１ａ及びｎＴ５２ａは配線ＣＧ’とノードＮ２１との間に直列接続される。また、ＮＭＯＳトランジスタｎＴ５１ａのドレインは配線ＣＧ’に接続される。ＮＭＯＳトランジスタｎＴ５１ａ、ｎＴ５２ａは高耐圧のトランジスタであり、その他のＮＭＯＳトランジスタｎＴ５１〜ｎＴ５９を保護するために設けられている。
【００５１】
ＮＭＯＳトランジスタｎＴ５１〜ｎＴ５４のドレインは、ＮＭＯＳトランジスタｎＴ５２ａのソースに接続されている。ＮＭＯＳトランジスタｎＴ５５〜ｎＴ５８はＮＭＯＳトランジスタｎＴ５９とカレントミラー接続されるとともに、それぞれＮＭＯＳトランジスタｎＴ５１〜ｎＴ５４のドレインと接地端子ＧＮＤとの間に接続されている。これにより、ＮＭＯＳトランジスタｎＴ５５〜ｎＴ５８には、ＮＭＯＳトランジスタｎＴ５９に流れる電流Ｉ＿ｕｎｉｔが流れる。ＮＭＯＳトランジスタｎＴ５９は電流源２５１と接地端子ＧＮＤとの間に設けられる。
【００５２】
ＡＮＤゲートＡＮＤ５１〜ＡＮＤ５４の一つの入力端子は共通にイネーブル信号ＲＥＦ＿ＥＮを供給され、それらの他方の入力端子は各々信号Ｄ１〜Ｄ４を供給される。また、ＡＮＤゲートＡＮＤ５１〜ＡＮＤ５４の出力端子は、各々、ＮＭＯＳトランジスタｎＴ５１〜ｎＴ５４のゲートに接続される。イネーブル信号ＲＥＦ＿ＥＮはリーク参照回路２５を駆動させる場合に“Ｈ”とされる。例えば、図１０に示すように、イネーブル信号ＲＥＦ＿ＥＮが“Ｈ”とされた場合、“Ｈ”にされた信号Ｄ１〜Ｄ４の数に応じて、リーク参照電流Ｉ＿ｄｅｔは１＊Ｉ＿ｕｎｉｔ〜４＊Ｉ＿ｕｎｉｔまで変更可能とされる。
【００５３】
次に、図１１を参照して、カウンタ２７の一例について説明する。カウンタ２７は、図１１に示すように、４つのＤ−フリップフロップ回路ＤＦＦ１〜ＤＦＦ４を有する４ビットのカウンタである。Ｄ−フリップフロップ回路ＤＦＦ１〜ＦＦ４は、各々、リセット端子Ｒ、クロック端子ＣＬ、データ入力端子Ｄ、非反転出力端子Ｃ、反転出力端子Ｑｎを有する。
【００５４】
フリップフロップ回路ＤＦＦ１のクロック端子ＣＬにはフラグ信号ＦＬＧが入力される。フリップフロップ回路ＤＦＦ２〜ＤＦＦ４のクロック端子ＣＬにはフリップフロップ回路ＤＦＦ１〜ＤＦＦ３の反転出力端子Ｑｎが接続される。フリップフロップ回路ＤＦＦ１〜ＤＦＦ４において、それぞれデータ入力端子Ｄは自身の反転出力端子Ｑｎに接続される。
【００５５】
また、フリップフロップ回路ＤＦＦ１〜ＤＦＦ４のリセット端子Ｒには、リセット信号ＣＮＴ＿ＲＳＴｎが供給される。フリップフロップ回路ＤＦＦ１〜ＤＦＦ４の非反転出力端子Ｃからバイナリ信号Ｂ１〜Ｂ４が出力される。例えば、図１２に示すように、リセット信号ＣＮＴ＿ＲＳＴｎが“Ｈ”の期間にフラグ信号ＦＬＧの論理変化の回数が計数されて、バイナリ信号Ｂ１〜Ｂ４は変化する。
【００５６】
次に、図１３を参照して、リーク電流とフラグ信号ＦＬＧとの関係について説明する。図１３（ａ）はリーク電流が少ない場合を示し、図１３（ｂ）はリーク電流が多い場合を示す。
【００５７】
図１３（ａ）に示すようにリーク電流が少なければ、昇圧電圧ＶＰＰの電圧値の低下速度は小さい。したがって、昇圧電圧ＶＰＰを昇圧させる頻度は少なくなり、フラグ信号ＦＬＧの論理変化の回数も少なくなる。これに対し、図１３（ｂ）に示すようにリーク電流が多ければ、昇圧電圧ＶＰＰの電圧値の低下速度は速くなる。したがって、昇圧電圧ＶＰＰを昇圧させる頻度は多くなり、フラグ信号ＦＬＧの論理変化の回数も多くなる。そこで、本実施の形態は、フラグ信号ＦＬＧの論理回数を計数して、リーク電流を検知する。
【００５８】
しかしながら、リーク電流には、ワード線ＷＬ１、ＷＬ２間のリーク電流Ｉ＿ｌｅａｋだけではなく、前述した拡散層へのリーク電流Ｉ＿ｊｕｎもある。本実施の形態は図１４〜図１７に示す制御により、これらの電流の影響を排除してワード線ＷＬ間のリーク電流Ｉ＿ｌｅａｋのみを検知するリーク検知動作を実行することができる。
【００５９】
図１４は、本実施の形態のリーク検知動作の実行手順を示すフローチャートである。この実施の形態では、第１の検知動作（Ｓ１０２）、第２の検知動作（Ｓ１０３）の２度の検知動作を行うことで、拡散層へのリーク電流Ｉ＿ｊｕｎの影響を排除している。
【００６０】
この図１４のリーク検知動作においては、先ず、リーク検知回路１４は、奇数番目と偶数番目のコントロールゲート線ＣＧに異なる電圧を印加する（Ｓ１０１）。ここでは一例として、図１５に示すように、コントロールゲート線ＣＧＤには電圧Ｖｓｇｄ（例えば２．２Ｖ）が印加され、コントロールゲート線ＣＧＳには電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。そして、奇数番目のコントロールゲート線ＣＧ１、３、…に電圧Ｖｕｓｅｌ（例えば３Ｖ）が印加され、偶数番目のコントロールゲート線ＣＧ２、４、…に電圧Ｖｓｅｌ（例えば１５Ｖ）が印加される。
【００６１】
次に、第１の検知動作が実行される（Ｓ１０２）。このとき、リーク検知回路１４はフラグ信号ＦＬＧの論理の変化（例えば”Ｌ”から”Ｈ”への変化）を計数して計数値Ｎ１を生成する。ここで、第１の検知動作においては、図１６に示すように、転送トランジスタＴｒｄ２ａ、Ｔｒｄ１ｂは導通状態（ＯＮ）とされる一方、転送トランジスタＴｒｄ１ａ、Ｔｒｄ２ｂは非導通状態（ＯＦＦ）とされる。また、ワード線転送トランジスタＴｒａは非導通状態（ＯＦＦ）とされる。これにより、電源回路２６からの電圧Ｖｕｓｅｌはコントロールゲート線ＣＧ１までは転送される一方、ワード線ＷＬ１には転送されない。また、昇圧電圧ＶＰＰ（Ｖｓｅｌ）はコントロールゲート線ＣＧ２までは転送される一方、ワード線ＷＬ２には転送されない。このように第１の検知動作では、ワード線ＷＬ１、ＷＬ２とも電圧が印加されない。この第１の検知動作は、第２の検知動作との差分を取ることにより、前述のリーク電流Ｉ＿ｊｕｎの影響を除外するために実行されるものである。
【００６２】
第１の検知動作においては、リーク電流Ｉ＿ｊｕｎは発生するが、リーク電流Ｉ＿ｌｅａｋは発生しない。また、第１の検知動作においては、リーク参照回路２５は駆動され、リーク参照電流Ｉ＿ｄｅｔが発生する。したがって、第１の検知動作におけるフラグ信号ＦＬＧの論理変化の回数の計数値Ｎ１は、リミッタ電流Ｉ＿ｌｉｍとリーク参照電流Ｉ＿ｄｅｔとリーク電流Ｉ＿ｊｕｎとの合計値（Ｉ＿ｌｉｍ＋Ｉ＿ｄｅｔ＋Ｉ＿ｊｕｎ）に比例した値となる。なお、計数値Ｎ１はレジスタ２８ａに記憶される。
【００６３】
続いて、図１４に示すように、ステップＳ１０２の後、第２の検知動作が実行される（Ｓ１０３）。リーク検知回路１４はフラグ信号ＦＬＧの論理変化の回数を計数して計数値Ｎ２を生成する（Ｓ１０３）。ここで、第２の検知動作においては、図１７に示すように、転送トランジスタＴｒｄ１ａ、Ｔｒｄ２ａ、Ｔｒｄ１ｂ、Ｔｒｄ２ｂの導通状態は第１の検知動作における導通状態と同様にされる一方、ワード線転送トランジスタＴｒａは導通状態（ＯＮ）とされる。これにより、電源回路２６からの電圧Ｖｕｓｅｌはコントロールゲート線ＣＧ１及びワード線ＷＬ１に転送される。また、昇圧電圧ＶＰＰ（Ｖｓｅｌ）はコントロールゲート線ＣＧ２及びワード線ＷＬ２に転送される。よって、リーク電流Ｉ＿ｊｕｎ、Ｉ＿ｌｅａｋが共に発生する。また、第１の検知動作において、リーク参照回路２５は非駆動とされ、リーク参照電流Ｉ＿ｄｅｔは発生しない。したがって、第２の検知動作におけるフラグ信号ＦＬＧの論理変化の回数の計数値Ｎ２は、リミッタ電流Ｉ＿ｌｉｍとリーク電流Ｉ＿ｊｕｎとリーク電流Ｉ＿ｌｅａｋの合計値（Ｉ＿ｌｉｍ＋Ｉ＿ｊｕｎ＋Ｉ＿ｌｅａｋ）に比例した値となる。なお、計数値Ｎ２はレジスタ２８ｂに記憶される。
【００６４】
次に、図１４に示すように、ステップＳ１０３の後、比較器２９により計数値Ｎ２が計数値Ｎ１よりも大きいか否かが判定される（Ｓ１０４）。ここで、計数値Ｎ２が計数値Ｎ１以下（Ｎ２≦Ｎ１）であれば（Ｓ１０４のＮｏ）、ワード線ＷＬ間にショートはなく、対象とするブロックＢＬＫは正常であるとして処理は終了する。一方、計数値Ｎ２が計数値Ｎ１よりも大きければ（Ｎ２＞Ｎ１）（Ｓ１０４のＹｅｓ）、ワード線ＷＬ間にショートがあるため、対象とするブロックＢＬＫは不良ブロック（Bad Block）として登録される（Ｓ１０５）。その後、この不良ブロックへのアクセスは制限される。
【００６５】
上記ステップＳ１０４において、計数値Ｎ１は合計値（Ｉ＿ｌｉｍ＋Ｉ＿ｄｅｔ＋Ｉ＿ｊｕｎ）に比例し、計数値Ｎ２は合計値（Ｉ＿ｌｉｍ＋Ｉ＿ｊｕｎ＋Ｉ＿ｌｅａｋ）に比例する。よって、計数値Ｎ１と計数値Ｎ２を比較することによって、リーク参照電流Ｉ＿ｄｅｔとリーク電流Ｉ＿ｌｅａｋの大小関係を比較することができる。すなわち、計数値Ｎ２が計数値Ｎ１以下（Ｎ２≦Ｎ１）であれば（Ｓ１０４のＮｏ）、リーク電流Ｉ＿ｌｅａｋがリーク参照電流Ｉ＿ｄｅｔ以下であると判定される。
【００６６】
一方、計数値Ｎ２が計数値Ｎ１より大きければ（Ｎ２＞Ｎ１）（Ｓ１０４のＹｅｓ）、リーク電流Ｉ＿ｌｅａｋがリーク参照電流Ｉ＿ｄｅｔ以上であると判定される。以上のように本実施の形態は、リミッタ電流Ｉ＿ｌｉｍとリーク電流Ｉ＿ｊｕｎの影響を除いて、ワード線ＷＬ間のリーク電流Ｉ＿ｌｅａｋの大小のみを検知できる。
【００６７】
次に、図１８を参照して、上記図１４のステップＳ１０２（第１の検知動作）を具体的に説明する。図１８に示すように、時刻ｔ２１にて信号ＧＡＴＥ１ｂ、ＧＡＴＥ２ａは“Ｈ”とされ、転送トランジスタＴｒｄ１ｂ、Ｔｒｄ２ａは導通状態とされる。これにより、奇数番目のコントロールゲート線ＣＧ１、３、５…は電圧Ｖｕｓｅｌ（例えば、３Ｖ）を印加され、偶数番目のコントロールゲート線ＣＧ２、４、６…は電圧Ｖｓｅｌ（例えば、１５Ｖ）を印加される。また、時刻ｔ２１にて、信号Ｄ１〜Ｄ４を選択的に“Ｈ”としてリーク参照回路２５を駆動させる。次に、時刻ｔ２１から所定時間Ｔ１経過後、時刻ｔ２２にてリセット信号ＣＮＴ＿ＲＳＴｎは所定時間Ｔ２だけ“Ｈ”とされる。これにより、時間Ｔ２に亘ってフラグ信号ＦＬＧの論理変化の回数が計数される。
【００６８】
次に、図１９を参照して、上記図１４のステップＳ１０３（第２の検知動作）を具体的に説明する。図１９に示すように、時刻ｔ３１にて信号ＶＲＤＥＣは”Ｈ“とされ、ワード線転送トランジスタＴｒａは導通状態となる。次に、時刻ｔ３２にて、信号ＧＡＴＥ１ｂ、ＧＡＴＥ２ａは“Ｈ”とされ、転送トランジスタＴｒｄ１ｂ、Ｔｒｄ２ａは導通状態とされる。これにより、奇数番目のコントロールゲート線ＣＧ１、３、５…、及びワード線ＷＬ１、３、５…は電圧Ｖｕｓｅｌ（例えば、３Ｖ）を印加され、偶数番目のコントロールゲート線ＣＧ２、４、６…、及びワード線ＷＬ２、４、６…は電圧Ｖｓｅｌ（例えば、１５Ｖ）を印加される。なお、第２の検知動作においては、リーク参照回路２５は非駆動のまま保持される。次に、時刻ｔ３２から所定時間Ｔ１経過後、時刻ｔ３３にてリセット信号ＣＮＴ＿ＲＳＴｎは所定時間Ｔ２だけ“Ｈ”とされる。これにより、時間Ｔ２に亘ってフラグ信号ＦＬＧの論理変化の回数が計数される。
【００６９】
以上、本実施の形態は、リーク検知動作により、ワード線ＷＬの間のリーク電流Ｉ＿ｌｅａｋの検出のための特別のパッドやスイッチを必要とせず、リーク電流Ｉ＿ｌｅａｋの発生箇所を迅速かつ確実に検出できる。また、転送トランジスタの拡散層からのリーク電流Ｉ＿ｊｕｎの影響を除外してリーク電流Ｉ＿ｌｅａｋを検出することができる。
【００７０】
［第２の実施の形態］
次に、図２０を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、図２０に示すように、リーク検知動作において奇数番目のコントロールゲート線ＣＧ１、３、５…に電圧Ｖｓｅｌ（例えば１５Ｖ）を印加し、偶数番目のコントロールゲート線ＣＧ２、４、６…に電圧Ｖｕｓｅｌ（例えば３Ｖ）を印加する。すなわち第２の実施の形態は、奇数番目のコントロールゲート線ＣＧ１、３、５に印加される電圧と、偶数番目のコントロールゲート線ＣＧ２、４、６に印加される電圧の極性が第１の実施の形態とは逆である。その他の構成は第１の実施の形態と同様であるため、それら構成の説明は第２の実施の形態において省略する。
【００７１】
上記第２の実施の形態に係るコントロールゲート線ＣＧの電圧の制御は、図２１に示すように実行される。すなわち、図２１に示すように、第１のリーク検知動作及び第２のリーク検知動作において、転送トランジスタＴｒｄ１ａ、Ｔｒｄ２ｂが導通状態（ＯＮ）とされ、転送トランジスタＴｒｄ２ａ、Ｔｒｄ１ｂは非導通状態（ＯＦＦ）とされる。
【００７２】
［変形例］
次に、第２の実施の形態の第１変形例、及び第２変形例を説明する。前述したように、第１の実施の形態では、奇数番目のコントロールゲート線ＣＧに電圧Ｖｕｓｅｌ（例えば３Ｖ）を印加する一方、偶数番目のコントロールゲート線ＣＧに電圧Ｖｓｅｌ（例えば１５Ｖ）を印加する（第１のパターン）。また、第２の実施の形態では、これとは逆に、奇数番目のコントロールゲート線ＣＧに電圧Ｖｓｅｌ（例えば１５Ｖ）を印加する一方、偶数番目のコントロールゲート線ＣＧに電圧Ｖｕｓｅｌ（例えば３Ｖ）を印加する（第２のパターン）。
【００７３】
これに対し、第２の実施の形態の第１変形例、第２変形例では、第１のパターンを用いたリーク検知動作と、第２のパターンを用いたリーク検知動作を実行し、その２つのリーク検知動作の結果に基づいてリーク判定（ＧＯＯＤ又はＢＡＤ）を行う。
【００７４】
第１の変形例においては、１回目に「第１のパターン」でコントロールゲート線ＣＧ１〜６４に電圧を印加してリーク検知動作（第１の検知動作（Ｓ１０２）、第２の検知動作（Ｓ１０３））が実行される。続いて、２回目に「第２のパターン」でコントロールゲート線ＣＧ１〜６４に電圧を印加してリーク検知動作（第１の検知動作（Ｓ１０２）、第２の検知動作（Ｓ１０３））が実行される。
【００７５】
また、図２２に示すように、第２の変形例においては、１回目に「第２のパターン」でコントロールゲート線ＣＧ１〜６４に電圧を印加してリーク検知動作（第１、第２の検知動作）が実行される。続いて、２回目に「第１のパターン」でコントロールゲート線ＣＧ１〜６４に電圧を印加してリーク検知動作（第１の検知動作（Ｓ１０２）、第２の検知動作（Ｓ１０３））が実行される。
【００７６】
そして、図２２に示すように、第１の変形例及び第２変形例においては、「第１のパターン」及び「第２のパターン」でワード線ＷＬ間のショートがないと判定された場合（Ｇｏｏｄ）のみ、最終的にワード線ＷＬ間のショート不良がないと判定され、それ以外はワード線ＷＬ間にショート不良があると判定される（Ｂａｄ）
【００７７】
［第３の実施の形態］
次に、図２３Ａ及び図２３Ｂを参照して、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。上記の第１及び第２の実施の形態においては、第１の検知動作（Ｓ１０２）と第２の検知動作（Ｓ１０３）は１つのリーク検知動作内で連続して実行される（図１４参照）。これに対して、第３の実施の形態においては、図２３Ａに示すように、第１の検知動作は第１リーク検知動作内で実行される。そして、図２３Ｂに示すように、第１リーク検知動作が終了した後、第２の検知動作は第２リーク検知動作内で実行される。
【００７８】
具体的に、図２３Ａに示すように、第１リーク検知動作においては、第１の実施の形態と同様のステップＳ１０１、Ｓ１０２の動作が実行される。なお、第１実施の形態と同様にＳ１０２において、フラグ信号ＦＬＧの論理変化の回数の計数値Ｎ１はレジスタ２８ａに記憶される。そして、ステップＳ１０２の後、第１リーク検知動作は終了する。
【００７９】
続いて、図２３Ｂに示すように、第２リーク検知動作においては、ステップＳ１０１が実行された後、ステップＳ１０３〜Ｓ１０５が実行される。そして、ステップＳ１０４又はＳ１０５の後、第２リーク検知動作は終了する。以上の動作により、第３の実施の形態は、全ブロックＢＬＫのリーク検知動作の時間を第１の実施の形態よりも短縮できる。
【００８０】
［第４の実施の形態］
次に、図２４を参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。第４の実施の形態において、リーク検知動作は、消去コマンドを受け付けた後、消去動作を実行する前に実行される。第４の実施の形態は、この点のみが第１の実施の形態と異なる。なお、その他の第４の実施の形態に係る構成は第１の実施の形態と同様であるため、その説明を省略する。
【００８１】
第４の実施の形態は、消去コマンドを受け付けると、図２４に示す動作を実行する。図２４に示すように、先ず、リーク検知動作が実行される（Ｓ２０１）。続いて、リーク検知動作の結果、不良ブロックであるか否かが判定される（Ｓ２０２）。ここで、不良ブロックであると判定されると（Ｓ２０２のＹｅｓ）、消去動作を実行することなく動作は終了する。一方、ステップＳ２０２において不良ブロックでないと判定されると（Ｓ２０２のＮｏ）、消去動作（Ｓ２０３）、消去ベリファイ動作（Ｓ２０４）が実行される。
【００８２】
ワード線ＷＬ間のリーク電流Ｉ＿ｌｅａｋは、製造直後において生じる場合だけでなく、書込動作と消去動作が繰り返されることによって徐々に増加することがある。このため、消去動作を実行する前のタイミングにおいてリーク電流Ｉ＿ｌｅａｋを検知し、基準値以上のリーク電流Ｉ＿ｌｅａｋが検知された場合には、そのメメモリブロックに対しては消去動作を実行せず、そのままバッドブロックとして登録することが可能となる。これによれば、無駄な消去動作を省略することができ、パフォーマンスを向上させることができる。さらに、不揮発性半導体記憶装置の使用中に生じるワード線ショートによる書き込み、読み出し、消去不良を回避できる。
【００８３】
［第５の実施の形態］
次に、図２５を参照して、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。第５の実施の形態において、ＮＡＮＤセルユニットＮＵは、図２５に示すように、ダミーセルＤＭＣ１、ＤＭＣ２を有し、この点及びそれに伴う動作のみが第１の実施の形態と異なる。なお、その他の第５の実施の形態に係る構成は第１の実施の形態と同様であるため、その説明を省略する。
【００８４】
第５の実施の形態において、ダミーセルＤＭＣ１、ＤＭＣ２は、図２５に示すように、各々メモリストリングＭＳと選択トランジスタＳＳＴｒ、ＳＤＴｒとの間に設けられる。Ｘ方向に１列に並ぶダミーセルＤＭＣ１、ＤＭＣ２のゲートには、各々、ダミーワード線ＤＷＬ１、ＤＬＷ２が共通接続される。リーク検知動作において、ダミーワード線ＤＷＬ１、ＤＷＬ２には、電圧Ｖｓｅｌ（例えば１５Ｖ）、Ｖｕｓｅｌ（例えば３Ｖ）と異なる電圧Ｖｄｕｍ（例えば５Ｖ）が印加される。
【００８５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８６】
例えば、リーク検知動作は、書込動作や消去動作の間になされるのではなく、それら動作を実行する前であって不揮発性半導体記憶装置の製造直後になされてもよい。また、上述の実施の形態では、メモリアレイ１１は２次元構造を持つものとして説明したが、これに限らず３次元構造を持つものであってもよい。例えば、３次元構造を持つメモリアレイ１１は、図２６に示すように、半導体層ＳＣ、及び導電層ＣＬを有する。半導体層ＳＣは、半導体基板Ｂａに対して垂直方向（Ｚ方向）に延び且つメモリセルＭＣのボディとして機能する。導電層ＣＬは、電荷蓄積層を介して半導体層ＳＣの側面を取り囲む。導電層ＣＬは、メモリセルＭＣのゲート及びワード線ＷＬとして機能する。
【符号の説明】
【００８７】
１１…メモリアレイ、  １２…ロウデコーダ、  １３ａ、１３ｂ…ワード線ドライバ、  １４…リーク検知回路、  １５…ビット線制御回路、  １６…データ入出力バッファ、  １７…アドレスバッファ、  １８…基板電位制御回路、  １９…電圧生成回路、  ２１…リミッタ回路、  ２２…クロック発生回路、  ２３…クロックドライバ、  ２４…昇圧回路、  ２５…リーク参照回路、  ２６…電源回路、  ２７…カウンタ、  ２８ａ、２８ｂ…レジスタ、  ２９…比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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