(57)【要約】【課題】素子間をより確実に絶縁可能な電界効果型トランジスタおよびその製造方法を提供する。【解決手段】本実施形態のＴＦＴ１では、光を透過可能な基板１０とゲート絶縁膜２３との間に、ゲート電極１１が設けられる。ゲート絶縁膜２３は、少なくともゲート電極１１と重複するように形成された凸部２４と、隣り合う凸部２４の間に形成された凹部２５とを有する。凹部２５の底面に形成されたドレイン電極１３と、凸部２４の突出端に形成されたソース電極１５は、凹部２５の内面に沿って形成された半導体層３１によって接続される。ソース電極１５上には、ソース電極１５に接続される半導体層３１の間を絶縁する素子絶縁膜５１が設けられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
光を透過可能な基板と、
前記基板の表面に形成された制御電極と、
前記基板との間で前記制御電極を被覆し、前記基板の厚み方向に沿って少なくとも前記制御電極と重複する部位に、前記制御電極に対して前記基板がある側とは反対側に突出する凸部が形成され、且つ、隣り合う前記凸部の間に凹部が形成された制御絶縁膜と、
前記凹部の底面に形成された第一電極と、
前記凸部の突出端に形成された第二電極と、
前記凹部の内面に沿って形成され、前記第一電極および前記第二電極を接続する半導体層と、
前記第二電極上に形成され、前記第二電極に接続される前記半導体層の間を絶縁する素子絶縁膜と
を備えたことを特徴とする電界効果型トランジスタ。
【請求項２】
前記半導体層の厚みは、前記第一電極の厚み以下であることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記半導体層の界面において前記基板からの高さ位置が最も小さい部位は、前記第一電極において前記基板からの高さ位置が最も大きい部位よりも、前記基板からの高さ位置が小さいことを特徴とする請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記第一電極と前記第二電極との距離であるチャネル長は、１マイクロメーター以下であることを特徴とする請求項１から３のいずれかに記載の電界効果型トランジスタ。
【請求項５】
光を透過可能な基板の表面に制御電極を形成する工程と、
前記制御電極が形成された前記表面に、第一絶縁膜を形成する工程と、
前記第一絶縁膜上に第一フォトレジスト膜を形成したのち、前記基板の背面側から前記第一フォトレジスト膜に光を照射することで、前記制御電極をマスクパターンとする第一フォトレジストパターンを形成する工程と、
前記第一フォトレジストパターンが形成された前記第一絶縁膜上に、第一電極層を形成する工程と、
前記第一フォトレジストパターン上に形成された前記第一電極層を、前記第一フォトレジストパターンごとリフトオフすることで、残存した前記第一電極層によって第一電極を形成する工程と、
前記第一電極が形成された前記第一絶縁膜上に、第二絶縁膜を積層する工程と、
前記第二絶縁膜上に、第二電極層を形成する工程と、
前記第二絶縁膜上に第二フォトレジスト膜を形成したのち、前記基板の背面側から前記第二フォトレジスト膜に光を照射することで、前記制御電極をマスクパターンとする第二フォトレジストパターンを形成する工程と、
前記第二フォトレジストパターンに基づいて、前記第二電極層および前記第二絶縁膜を加工して凹部を形成し、残存した前記第二電極層によって第二電極を形成する工程と、
前記第二フォトレジストパターンを除去する工程と、
残存した前記第二絶縁膜が積層され、且つ、前記第一電極および前記第二電極が形成された前記第一絶縁膜上に、第三絶縁膜を形成する工程と、
前記第三絶縁膜で被覆された前記凹部内に、前記第三絶縁膜を溶解する溶媒と半導体物質とを含む溶液を注入することで、前記溶媒が前記凹部内で前記第三絶縁膜を溶解したのち、前記半導体物質が前記第一電極および前記第二電極を接続する半導体層を形成する工程と
を備えたことを特徴とする電界効果型トランジスタの製造方法。
【請求項６】
前記半導体層を形成する工程は、前記半導体物質の濃度が０．１〜２．０（％）である前記溶液を、前記凹部内に注入することを特徴とする請求項５に記載の電界効果型トランジスタの製造方法。
【請求項７】
前記半導体層を形成する工程は、前記凹部の容積に対して１５０（％）の前記溶液を、前記凹部内に注入することを特徴とする請求項５または６に記載の電界効果型トランジスタの製造方法。
【請求項８】
前記半導体層を形成する工程は、インクジェット法によって前記溶液を前記凹部内に注入することを特徴とする請求項５から７のいずれかに記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタおよびその製造方法に関し、特に自己整合プロセスによる縦型構造の電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、集積回路の高集積化に伴い、集積回路を構成する素子の１つである電界効果型トランジスタの様々な製造方法が提案されている。例えば、あらかじめ形成したゲート電極をマスクとする背面露光法を用いることで、ソース電極およびドレイン電極の位置を決定する自己整合法が提案されている。さらに、ゲート電極、ソース電極およびドレイン電極を基板上に積層した縦型構造の電界効果型トランジスタを、自己整合法を用いて製造することが提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１に開示の手法では、基板上に形成した不透明ゲート電極に絶縁膜を形成する。フォトレジストを全面にコーティングしたのち、基板側から紫外光による１回目の背面露光を行い、現像後、フォトレジストパターンを形成する。透明ドレイン電極を形成する。不要部の電極を、フォトレジストパターンごとリフトオフする。絶縁膜および透明ソース電極を、順次積層形成する。フォトレジストをコーティングして、基板側から紫外光による２回目の背面露光を実施し、フォトレジストパターンを形成する。フォトレジストパターンを用いて、ソース電極及び絶縁膜を加工する。フォトレジストパターンを除去したのち、半導体層を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００９／０３１３７７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示の手法では、半導体層を形成したのちに素子間を絶縁するために、形成した半導体層を素子単位で分離する工程が必要であった。素子間の絶縁が不十分な電界効果型トランジスタでは、リーク電流が増大するのに伴ってＯＮ・ＯＦＦ比が小さくなり、スイッチング特性が悪化するためである。上記の素子分離工程では、例えばフォトリソグラフィー法によって、素子間の半導体層に金属マスクをかけてレーザーまたはＵＶでエッチングすればよい。
【０００６】
しかしながら、従来のフォトリソグラフィー法で素子分離を行う手法では、素子間を十分に絶縁することが困難であり、リーク電流を十分に低減することができないことがあった。さらに、この手法では、あらかじめマスクパターンやフォトレジストパターンを作成する必要がある。極めて小さい素子を正確に分離するためには、マスク合わせやエッチングに極めて高度な加工精度が要求される。したがって、作業者の負担、要求される加工精度、および製造コストが大きくなるおそれがあった。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、素子間をより確実に絶縁可能な電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第一態様に係る電界効果型トランジスタは、光を透過可能な基板と、前記基板の表面に形成された制御電極と、前記基板との間で前記制御電極を被覆し、前記基板の厚み方向に沿って少なくとも前記制御電極と重複する部位に、前記制御電極に対して前記基板がある側とは反対側に突出する凸部が形成され、且つ、隣り合う前記凸部の間に凹部が形成された制御絶縁膜と、前記凹部の底面に形成された第一電極と、前記凸部の突出端に形成された第二電極と、前記凹部の内面に沿って形成され、前記第一電極および前記第二電極を接続する半導体層と、前記第二電極上に形成され、前記第二電極に接続される前記半導体層の間を絶縁する素子絶縁膜とを備える。
【０００９】
第一態様によれば、光を透過可能な基板と制御絶縁膜との間に、制御電極が設けられる。制御絶縁膜は、少なくとも制御電極と重複するように形成された凸部と、隣り合う凸部の間に形成された凹部とを有する。凹部の底面に形成された第一電極と、凸部の突出端に形成された第二電極は、凹部の内面に沿って形成された半導体層によって接続される。第二電極上には、第二電極に接続される半導体層の間を絶縁する素子絶縁膜が設けられる。これにより、第二電極に接続される半導体層の間が素子絶縁膜によって絶縁されるため、素子間をより確実に絶縁することができ、ひいてはリーク電流に起因するスイッチング特性の悪化を抑制できる。
【００１０】
前記半導体層の厚みは、前記第一電極の厚み以下であってもよい。この場合、半導体層への電荷の蓄積を抑制して、半導体層からのリーク電流を低減でき、オフ電流を十分に小さくすることができる。さらに、制御電極の電界が半導体層に作用しやすくなり、高速なスイッチング動作を実行することができる。
【００１１】
前記半導体層の界面において前記基板からの高さ位置が最も小さい部位は、前記第一電極において前記基板からの高さ位置が最も大きい部位よりも、前記基板からの高さ位置が小さくてもよい。この場合、半導体層への電荷の蓄積を抑制して、半導体層からのリーク電流を低減でき、オフ電流を十分に小さくすることができる。さらに、制御電極の電界が半導体層に作用しやすくなり、高速なスイッチング動作を実行することができる。
【００１２】
前記第一電極と前記第二電極との距離であるチャネル長は、１マイクロメーター以下であってもよい。この場合、電界効果型トランジスタの遮断周波数が大きくなり、高速なスイッチング動作が容易となる。
【００１３】
本発明の第二態様に係る電界効果型トランジスタの製造方法は、光を透過可能な基板の表面に制御電極を形成する工程と、前記制御電極が形成された前記表面に、第一絶縁膜を形成する工程と、前記第一絶縁膜上に第一フォトレジスト膜を形成したのち、前記基板の背面側から前記第一フォトレジスト膜に光を照射することで、前記制御電極をマスクパターンとする第一フォトレジストパターンを形成する工程と、前記第一フォトレジストパターンが形成された前記第一絶縁膜上に、第一電極層を形成する工程と、前記第一フォトレジストパターン上に形成された前記第一電極層を、前記第一フォトレジストパターンごとリフトオフすることで、残存した前記第一電極層によって第一電極を形成する工程と、前記第一電極が形成された前記第一絶縁膜上に、第二絶縁膜を積層する工程と、前記第二絶縁膜上に、第二電極層を形成する工程と、前記第二絶縁膜上に第二フォトレジスト膜を形成したのち、前記基板の背面側から前記第二フォトレジスト膜に光を照射することで、前記制御電極をマスクパターンとする第二フォトレジストパターンを形成する工程と、前記第二フォトレジストパターンに基づいて、前記第二電極層および前記第二絶縁膜を加工して凹部を形成し、残存した前記第二電極層によって第二電極を形成する工程と、前記第二フォトレジストパターンを除去する工程と、残存した前記第二絶縁膜が積層され、且つ、前記第一電極および前記第二電極が形成された前記第一絶縁膜上に、第三絶縁膜を形成する工程と、前記第三絶縁膜で被覆された前記凹部内に、前記第三絶縁膜を溶解する溶媒と半導体物質とを含む溶液を注入することで、前記溶媒が前記凹部内で前記第三絶縁膜を溶解したのち、前記半導体物質が前記第一電極および前記第二電極を接続する半導体層を形成する工程とを備える。
【００１４】
第二態様によれば、基板の表面に制御電極が形成され、その上に第一絶縁膜が形成される。第一絶縁膜上に第一フォトレジスト膜が形成されたのち、１回目の背面露光によって第一フォトレジストパターンが形成される。第一絶縁膜上に第一電極層が形成されたのち、第一電極層が第一フォトレジストパターンごとリフトオフされることで、第一電極が形成される。第一絶縁膜上に第二絶縁膜が積層され、その上に第二電極層が形成される。第二絶縁膜上に第二フォトレジスト膜が形成されたのち、２回目の背面露光によって第二フォトレジストパターンが形成される。第二フォトレジストパターンに基づいて、第二電極層および第二絶縁膜を加工して凹部が形成されることで、第二電極が形成される。第二フォトレジストパターンが除去されたのち、その上に第三絶縁膜が形成される。第三絶縁膜で被覆された凹部内に溶液が注入されることで、溶媒が凹部内で第三絶縁膜を溶解したのち、半導体物質が半導体層を形成する。
【００１５】
上記方法によって製造された電界効果型トランジスタでは、第一電極および第二電極が半導体層によって接続されるとともに、第二電極に接続される半導体層の間が第二電極上に残存する第三絶縁膜によって絶縁されている。したがって、素子間を確実に絶縁することができ、ひいてはリーク電流に起因するスイッチング特性の悪化を抑制可能な電界効果型トランジスタを製造できる。さらに、凹部内に溶液を注入する一つの工程によって、第一電極および第二電極を接続できるのみならず、第二電極に接続される半導体層の間を絶縁できる。したがって、上記の電界効果型トランジスタを、正確かつ迅速に製造することができる。
【００１６】
前記半導体層を形成する工程は、前記半導体物質の濃度が０．１〜２．０（％）である前記溶液を、前記凹部内に注入してもよい。この場合、凹部の内面および第一電極上に形成される半導体層を、オフ電流を十分に小さくできる程度の薄膜で形成することができる。
【００１７】
前記半導体層を形成する工程は、前記凹部の容積に対して１５０（％）の前記溶液を、前記凹部内に注入してもよい。この場合、凹部の内面および第一電極上に形成される半導体層を、オフ電流を十分に小さくできる程度の薄膜で形成することができる。
【００１８】
前記半導体層を形成する工程は、インクジェット法によって前記溶液を前記凹部内に注入してもよい。この場合、凹部内への溶液注入を、インクジェット法によって正確かつ迅速に行うことができる。
【図面の簡単な説明】
【００１９】
【図１】ＴＦＴ１の平面図である。
【図２】ＬＥＤ素子２の拡大平面図である。
【図３】図１のＡ−Ａ線矢視方向断面図である。
【図４】ＴＦＴ１の性能評価を示す図である。
【図５】ＴＦＴ１の製造工程を示すフローチャートである。
【図６】ＴＦＴ１の製造過程を示す断面図である。
【図７】図６に続き、ＴＦＴ１の製造過程を示す断面図である。
【図８】図７に続き、ＴＦＴ１の製造過程を示す断面図である。
【発明を実施するための形態】
【００２０】
本発明を具現化した実施の形態について、図面を参照して説明する。なお、参照する図面は、本発明が採用しうる技術的特徴を説明するために用いられるものであり、記載されている装置構成や製造方法などは、それのみに限定する趣旨ではなく、単なる説明例である。
【００２１】
以下では、本発明の一実施形態に係る薄膜トランジスタ（以下、ＴＦＴ）１およびその製造方法を説明する。ＴＦＴ１は、有機半導体によってチャネルが形成された電界効果型トランジスタであり、有機ＥＬディスプレイのアクティブマトリックス型のＴＦＴ等に適用可能である。
【００２２】
図１および図２を参照して、ＴＦＴ１の概略を説明する。図１に示すように、ＴＦＴ１は、基板１０の延びる方向（図１では左右方向）に横並びで配設された複数のＬＥＤ素子２を有する。ＬＥＤ素子２の三端子（ゲート電極１１、ドレイン電極１３、ソース電極１５）は、基板１０の厚み方向に並んで形成されている。つまり、ＴＦＴ１は、いわゆる縦型構造を有するため、マルチ・多チャネル化を図ることが容易である。なお、本実施形態では、基板１０の厚み方向および各層の積層方向は、図３に示すＴＦＴ１の上下方向と平行である。
【００２３】
ゲート電極１１、ドレイン電極１３、ソース電極１５は、いずれも同一方向（図１では上下方向）を長手とする矩形状の薄膜である。ゲート電極１１およびソース電極１５は、平面視でほぼ重なる位置に配置されている。ドレイン電極１３は、平面視で隣り合うソース電極１５の間（図１では、各ソース電極１５の左側）に配置されている。ゲート電極１１、ドレイン電極１３、ソース電極１５は、互いに異なる高さ位置（つまり、上下方向の位置）に配置されている。詳細には、ゲート電極１１、ドレイン電極１３、ソース電極１５の順に、下側から上側に向けて並んでいる（図３参照）。
【００２４】
なお、各ＬＥＤ素子２のゲート電極１１、ドレイン電極１３、ソース電極１５には、それぞれ、ゲート電極配線５、ドレイン電極配線６、ソース電極配線７が接続されている。ゲート電極配線５、ドレイン電極配線６、ソース電極配線７を介して、ゲート電極１１に電圧が加えられ、ドレイン電極１３、ソース電極１５間の電流が制御される。
【００２５】
図２に示すように、ドレイン電極１３およびソース電極１５は、半導体層３１によって接続されている。半導体層３１は、平面視で矩形枠状をなし、その下端部でドレイン電極１３に接続され、その上端部で両横（図２では左右両側）のソース電極１５に接続されている。半導体層３１の上端部は、ソース電極１５よりも上方に盛り上がったバンク３１Ａを形成している。したがって、ソース電極１５の上面のうちで半導体層３１が接続される左右両縁には、長手方向（図２では上下方向）に延びる半導体層３１のバンク３１Ａが形成される。ソース電極１５の上面のうちで左右両縁のバンク３１Ａの間には、素子絶縁膜５１が形成されている。ソース電極１５に接続される左右両側の半導体層３１は、素子絶縁膜５１によって絶縁される。
【００２６】
図３を参照して、ＴＦＴ１の物理的構造を説明する。ＴＦＴ１は、基板１０、ゲート電極１１、ドレイン電極１３、ソース電極１５、ゲート絶縁膜２３、半導体層３１、素子絶縁膜５１を備える。ゲート電極１１、ドレイン電極１３、ソース電極１５、半導体層３１、素子絶縁膜５１は、ＬＥＤ素子２毎に設けられている。一方、基板１０およびゲート絶縁膜２３は、全てのＬＥＤ素子２に共有されている（図１参照）。
【００２７】
基板１０は、紫外線を透過可能な絶縁性のガラス基板である。基板１０の上面には、不透明電極であるゲート電極１１が形成されている。本実施形態では、ゲート電極１１はタンタル（Ｔａ）で形成され、その厚みが約５０ナノメーター（ｎｍ）である。
【００２８】
基板１０の上面には、基板１０との間でゲート電極１１を被覆するゲート絶縁膜２３が積層されている。ゲート絶縁膜２３は、ＬＥＤ素子２単位で形成された凸部２４および凹部２５を有する。凸部２４は、基板１０の厚み方向（図３では上下方向）に沿って（言い換えると、厚み方向と平行をなす上下方向からみた場合に）、少なくともゲート電極１１と重複する部位に設けられている。凸部２４は、ゲート電極１１に対して基板１０がある側とは反対側（図３では上側）に突出しており、その突出端（図３では上端）に平面が形成されている。凹部２５は、隣り合う凸部２４の間に形成されており、その底部（図３では下端部）に平面が形成されている。
【００２９】
つまり、ゲート絶縁膜２３のうちで、ゲート電極１１上に積層された部分は、基板１０上に積層された部分よりも厚みが大きい。本実施形態では、ゲート絶縁膜２３は、ポリイミドで形成され、凸部２４の厚み（詳細には、基板１０から凸部２４の上面までの距離）が約２００ｎｍ、凹部２５の厚み（詳細には、基板１０から凹部２５の底面までの距離）が約１００ｎｍである。
【００３０】
凹部２５の底面には、透明電極であるドレイン電極１３が形成されている。凸部２４の上面には、透明電極であるソース電極１５が形成されている。本実施形態では、ドレイン電極１３およびソース電極１５は、インジウム亜鉛酸化物（ＩＺＯ）で形成され、その厚みが約５０ｎｍである。
【００３１】
ＴＦＴ１のチャネル長Ｌは、ドレイン電極１３とソース電極１５との高さ位置の差（図３では上下方向の距離）によって決まる。チャネル長Ｌは、ＴＦＴ１の遮断周波数を大きくして高速なスイッチング動作を容易とするために、１マイクロメーター（μｍ）以下であることが好適である。本実施形態では、チャネル長Ｌは約２５０ｎｍである。
【００３２】
凹部２５の内面に沿って、半導体層３１が形成されている。本実施形態では、半導体層３１はＰ３ＨＴで形成される。半導体層３１は、バンク３１Ａ、接続ライン３１Ｂ、底部ライン３１Ｃを有する。底部ライン３１Ｃは、凹部２５の底面にあるドレイン電極１３上に形成されている。接続ライン３１Ｂは、底部ライン３１Ｃの左右両端から、凹部２５の側面に沿って上方に延びている。接続ライン３１Ｂは、下端側でドレイン電極１３に接続され、上端側でソース電極１５に接続されている。したがって、半導体層３１のうちで接続ライン３１Ｂが、ドレイン電極１３とソース電極１５とを導通させる。バンク３１Ａは、接続ライン３１Ｂの上端部に形成され、ソース電極１５よりも若干上方に盛り上がっている。
【００３３】
ところで、半導体層３１の厚みが大きすぎる場合、半導体層３１に電荷（チャージ）が蓄積されやすい。半導体層３１に過剰な電荷がチャージされると、半導体層３１からのリーク電流が増大して、オフ電流を十分に小さくすることができない。ひいては、ＴＦＴ１のＯＮ・ＯＦＦ比が小さくなり、スイッチング特性が悪化するおそれがある。さらに、ゲート電極１１の電界が半導体層３１に作用しにくくなり、高速なスイッチング動作を実行することが困難となるおそれがある。
【００３４】
そこで、接続ライン３１Ｂの厚みは、ドレイン電極１３の厚み以下であることが好適である。これにより、半導体層３１への電荷の蓄積を抑制して、半導体層３１からのリーク電流を低減でき、オフ電流を十分に小さくすることができる。ひいては、ＴＦＴ１のＯＮ・ＯＦＦ比を大きくして、スイッチング特性を良好にすることができる。さらに、ゲート電極１１の電界が半導体層３１に作用しやすくなり、高速なスイッチング動作を実行することができる。本実施形態では、半導体層３１の厚みは、約５０ｎｍである。
【００３５】
ドレイン電極１３は、凸部２４に隣接する左右両端が、その中央部よりも若干上側に湾曲している。そのため、ドレイン電極１３においては、その左右両端が基板１０からの高さ位置が最も大きい最高点である。一方、半導体層３１は、正面視で、ドレイン電極１３が形成された凹部２５の内面に沿ったＵの字型断面を有する。したがって、半導体層３１の界面（表面）において、底部ライン３１Ｃの中央付近が基板１０からの高さ位置が最も小さい最低点である。半導体層３１の最低点は、ドレイン電極１３の最高点よりも、基板１０からの高さ位置が小さいことが好適である。
【００３６】
つまり、ドレイン電極１３の最高点が半導体層３１の最低点よりも上方に位置する程度に、底部ライン３１Ｃの厚みが小さいことが好適である。これにより、底部ライン３１Ｃに電荷（チャージ）が蓄積されにくくなるため、上述と同様に、スイッチング特性を良好にし、且つ、高速なスイッチング動作を実行することができる。本実施形態では、ドレイン電極１３において最も高さ位置が大きい左右両端は、底部ライン３１Ｃの最も低い表面高さよりも上方に位置している。
【００３７】
凸部２４の上面には、ソース電極１５における左右両縁に形成されたバンク３１Ａの間に亘って、ソース電極１５を被覆する素子絶縁膜５１が形成されている。本実施形態では、素子絶縁膜５１はシクロオレフィンで形成され、その厚みが約５０ｎｍである。素子絶縁膜５１によって、隣り合うＬＥＤ素子２の間で半導体層３１をより確実に絶縁することができる。
【００３８】
図４を参照して、ＴＦＴ１の性能評価を説明する。図４では、横軸がゲート電極１１に加えられる電圧Ｖｇ（Ｖ）を示し、縦軸がドレイン電極１３とソース電極１５との間に流れる電流Ｉｄｓ（Ａ）を示す。図４に示す実験値（ａ）は、フォトリソグラフィー法によって素子分離を行った従来の縦型構造ＴＦＴの実験結果を示す。図４に示す実験値（ｂ）は、本実施形態のＴＦＴ１の実験結果を示す。なお、実験値（ａ）に使用した縦型構造ＴＦＴは、素子絶縁膜５１を設けずにエッチングで素子分離を行っている点を除いて、基本的な構造、材料、大きさ、形状等は、実験値（ｂ）に使用したＴＦＴ１と同一である。
【００３９】
図４の実験値（ａ）に示すように、従来の縦型構造ＴＦＴでは、ＯＮ時に電圧Ｖｇ（Ｖ）「−２０」が加えられた場合、電流Ｉｄｓ（Ａ）は「１．Ｅ−５」を示す。ＯＦＦ時に電圧Ｖｇ（Ｖ）「１０」が加えられた場合、電流Ｉｄｓ（Ａ）は「１．Ｅ−１１」を示す。よって、従来の縦型構造ＴＦＴのＯＮ・ＯＦＦ比は、「１．Ｅ−６」程度である。
【００４０】
図４の実験値（ｂ）に示すように、本実施形態のＴＦＴ１では、ＯＮ時に電圧Ｖｇ（Ｖ）「−２０」が加えられた場合、電流Ｉｄｓ（Ａ）は「１．Ｅ−５」を示す。ＯＦＦ時に電圧Ｖｇ（Ｖ）「１０」が加えられた場合、電流Ｉｄｓ（Ａ）は「１．Ｅ−１４」を示す。よって、従来の縦型構造ＴＦＴのＯＮ・ＯＦＦ比は、「１．Ｅ−９」程度である。
【００４１】
上記の実験結果から明らかなように、本実施形態のＴＦＴ１は、従来の縦型構造ＴＦＴと比べてオフ電流が非常に小さい。従来の縦型構造ＴＦＴでは、フォトリソグラフィー法による素子分離が不十分であるため、リーク電流が増大してオフ電流を十分に小さくすることができない。一方、本実施形態のＴＦＴ１では、素子絶縁膜５１によってＬＥＤ素子２間を十分に絶縁することができるため、リーク電流を低減してオフ電流を十分に小さくすることができる。つまり、本実施形態のＴＦＴ１によれば、従来の縦型構造ＴＦＴよりもＯＮ・ＯＦＦ比が大きく、スイッチング特性が改善されることが明らかとなった。
【００４２】
以上のように、本実施形態のＴＦＴ１では、光を透過可能な基板１０とゲート絶縁膜２３との間に、ゲート電極１１が設けられる。ゲート絶縁膜２３は、少なくともゲート電極１１と重複するように形成された凸部２４と、隣り合う凸部２４の間に形成された凹部２５とを有する。凹部２５の底面に形成されたドレイン電極１３と、凸部２４の突出端に形成されたソース電極１５は、凹部２５の内面に沿って形成された半導体層３１によって接続される。ソース電極１５上には、ソース電極１５に接続される半導体層３１の間を絶縁する素子絶縁膜５１が設けられる。これにより、ソース電極１５に接続される半導体層３１の間が素子絶縁膜５１によって絶縁されるため、ＬＥＤ素子２間をより確実に絶縁することができ、ひいてはリーク電流に起因するスイッチング特性の悪化を抑制できる。
【００４３】
次に、本実施形態のＴＦＴ１の製造方法について、図５〜図８を参照して説明する。以下では、図５に示すＴＦＴ１の製造工程フローを、図６〜図８の具体例を参照しながら説明する。また、ステップを「Ｓ」と表記して説明する。
【００４４】
図５に示すように、ＴＦＴ１の製造工程では、まず基板１０上にゲート電極１１を形成する（Ｓ１）。すなわち、基板１０を洗浄したのち、不透明電極膜を基板１０の表面の全面に形成する。形成した不透明電極膜をフォトリソグラフィー法によってパターニングすることで、ゲート電極１１を形成する（図６（Ａ）参照）。ゲート電極１１の材料としては、Ｔａ、Ｍｏ、Ｗなどを用いることができる。本実施形態では、タンタル（Ｔａ）を用いて約５０ｎｍの厚みでゲート電極１１が形成される。
【００４５】
次に、ゲート電極１１が形成された基板１０の表面に、第一絶縁膜２１を上方から形成する（Ｓ３）。これにより、基板１０上に第一絶縁膜２１が積層されて、ゲート電極１１が第一絶縁膜２１によって被覆される（図６（Ａ）参照）。第一絶縁膜２１の材料としては、ＰＭＭＡ、ＰＳ、ＰＶＡ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、シアノエチルプルラン、アセチル化プルラン、ポリイミド、Ｐｏｌｙ−ｐ−ｘｙｌｙｌｅｎｅ（ＰＰＸ）、ＳｉＯ２などが挙げられる。本実施形態では、ポリイミドを用いて約１００ｎｍの厚みで第一絶縁膜２１が形成される。
【００４６】
次に、一回目の背面露光を行って、第一フォトレジストパターン４１を形成する（Ｓ５）。すなわち、第一絶縁膜２１の表面全面に、ポジ形フォトレジスト（第一フォトレジスト膜）を上方からコーティングする。ゲート電極１１のパターンをマスクパターンとして、第一フォトレジスト膜に基板１０の背面から紫外線を照射することで、第一フォトレジスト膜にゲート電極１１のパターンを転写する。その後、第一フォトレジスト膜を現像して、ゲート電極１１のパターンとほぼ同じパターンの第一フォトレジストパターン４１を形成する（図６（Ｂ）参照）。
【００４７】
次に、第一フォトレジストパターン４１が形成された第一絶縁膜２１の表面全面に、透明電極膜である第一電極層１２を形成する（Ｓ７）。これにより、第一絶縁膜２１上に第一電極層１２が積層されて、第一フォトレジストパターン４１が第一電極層１２によって被覆される（図６（Ｃ）参照）。透明電極の材料としては、ＩＴＯ、ＺｎＯ系、Ｉｎ２Ｏ３−ＺｎＯ（ＩＺＯ）系、Ｇａ添加ＺｎＯ（ＧＺＯ）膜、銀添加ＩＴＯ膜、ＣｕＡｌＯ２、ＳｒＣｕ２Ｏ２薄膜、ＳｒＣｕ２Ｏ２薄膜、Ｉｎ４Ｓｎ３Ｏ１２膜、ＩｎＧａＺｎＯ４膜、ＴｉＮ、ＡｌＺｎＯなどがあげられる。本実施形態では、インジウム亜鉛酸化物（ＩＺＯ）を用いて約５０ｎｍの厚みで第一電極層１２が形成される。
【００４８】
次に、不要電極層をリフトオフする（Ｓ９）。例えばステップＳ７まで製造が進んだＴＦＴ１を常温でアセトン浸漬することで、第一フォトレジストパターン４１をその上に形成された第一電極層１２（不要電極層）と共にリフトオフする。第一絶縁膜２１上に残存した第一電極層１２によって、第一フォトレジストパターン４１に基づくドレイン電極１３が形成される（図６（Ｄ）参照）。
【００４９】
次に、第一絶縁膜２１上に第二絶縁膜２２を積層する（Ｓ１１）。すなわち、ドレイン電極１３が形成された第一絶縁膜２１上に、第一絶縁膜２１と同一の絶縁材料で第二絶縁膜２２を上方から形成する。これにより、第一絶縁膜２１上ではドレイン電極１３が第二絶縁膜２２によって被覆され、且つ、第一絶縁膜２１に第二絶縁膜２２が積層されてゲート絶縁膜２３が形成される（図７（Ｅ）参照）。本実施形態では、ポリイミドを用いて約１００ｎｍの厚みで第二絶縁膜２２が形成される。
【００５０】
次に、ゲート絶縁膜２３の表面全面に、透明電極膜である第二電極層１４を形成する（Ｓ１３）。これにより、ゲート絶縁膜２３は、その上側に積層された第二電極層１４によって被覆される（図７（Ｅ）参照）。透明電極の材料は、先述した第一電極層１２と同様である。本実施形態では、インジウム亜鉛酸化物（ＩＺＯ）を用いて約５０ｎｍの厚みで第二電極層１４が形成される。
【００５１】
次に、二回目の背面露光を行って、第二フォトレジストパターン４２を形成する（Ｓ１５）。すなわち、第二電極層１４の表面全面に、ポジ形フォトレジスト（第二フォトレジスト膜）を上方からコーティングする。ゲート電極１１のパターンをマスクパターンとして、第二フォトレジスト膜に基板１０の背面から紫外線を照射することで、第二フォトレジスト膜にゲート電極１１のパターンを転写する。その後、第二フォトレジスト膜を現像して、ゲート電極１１のパターンとほぼ同じパターンの第二フォトレジストパターン４２を形成する（図７（Ｅ）参照）。
【００５２】
次に、第二電極層１４および第二絶縁膜２２を加工する（Ｓ１７）。例えば、第二フォトレジストパターン４２を用いて、フォトリソグラフィー法によって第二電極層１４および第二絶縁膜２２にエッチング加工を行う。これにより、第二電極層１４および第二絶縁膜２２のうちで、平面視で第二フォトレジストパターン４２によって被覆されていない部分が上方から除去される。このエッチング加工によって、ドレイン電極１３を上方に露出させる凹部２５がゲート絶縁膜２３に形成される。ゲート絶縁膜２３によってエッチングが行われなかった部位によって、凹部２５よりも上方に突出する凸部２４が形成される。凸部２４の上面に残存した第二電極層１４によって、ソース電極１５が形成される（図７（Ｆ）参照）。
【００５３】
次に、第二フォトレジストパターン４２を除去する（Ｓ１９）。例えばステップＳ１７まで製造が進んだＴＦＴ１を常温でアセトン浸漬することで、第二フォトレジストパターン４２をソース電極１５から除去する。これにより、第二フォトレジストパターン４２に被覆されていたソース電極１５が、上方に露出する（図７（Ｇ）参照）。
【００５４】
次に、ドレイン電極１３およびソース電極１５が形成されたゲート絶縁膜２３の表面に、第三絶縁膜５０を上方から形成する（Ｓ２１）。これにより、ゲート絶縁膜２３上に第三絶縁膜５０が積層されて、凸部２４の上面および凹部２５の内面が第三絶縁膜５０によって被覆される。すなわち、ゲート絶縁膜２３上に形成されたドレイン電極１３およびソース電極１５も、第三絶縁膜５０によって被覆される（図８（Ｈ）参照）。
【００５５】
第三絶縁膜５０の材料としては、半導体溶液３０の着弾径が抑制される平面を形成可能な絶縁材料が好適であり、具体的にはシクロオレフィン、アクリルＰなどがあげられる。本実施形態では、シクロオレフィンを用いて約５０ｎｍの厚みで第三絶縁膜５０が形成される。
【００５６】
次に、凹部２５の内部に半導体溶液３０を注入する（Ｓ２３）。すなわち、インクジェット法によって半導体溶液３０を凹部２５の内部に滴下する（図８（Ｉ）参照）。半導体溶液３０は、第三絶縁膜５０を溶解する溶媒と半導体物質とを含む。公知のインクジェット法によれば、凹部２５内への半導体溶液３０の注入を、正確かつ迅速に行うことができる。
【００５７】
半導体溶液３０に使用可能な半導体物質として、Ｐ３ＨＴ、ペンタセン、Ｔｉｐs−ペンタセン、アルキルＤＮＴＴ、テトラベンゾポルフェリン、テトラチアフルバレン、ポリフェナザシリン、ビスフェナザシリン、Ｆ８ＢＴ、アルキルＢＴＢＴ、ピセンなどの有機半導体の他、インジウム亜鉛酸化物（ＩＺＯ）などの酸化物半導体、有機半導体と無機半導体の混合物などがあげられる。有機半導体と無機半導体の混合物としては、Ｐ３ＨＴ＋ＣＮＴ（カーボンナノチューブ）が例示される。
【００５８】
半導体溶液３０に使用可能な溶媒として、テトラリン、メシチレン、ジクロルエタン、ジクロルベンゼン、トルエン、キシレン、およびこれらの混合溶媒があげられる。本実施形態の半導体溶液３０は、溶媒としてテトラリン溶液、半導体物質としてＰ３ＨＴが使用される。
【００５９】
凹部２５の底面上に滴下された半導体溶液３０は、凹部２５の内部に形成された第三絶縁膜５０に沿って広がり、毛細管現象によって凹部２５の側面に沿って上昇し、隣接する凸部２４の縁部上方にまで達する。このとき、半導体溶液３０の溶媒は第三絶縁膜５０を溶解しながら揮発することで、ドレイン電極１３の表面が露出し、且つ、ソース電極１５の凹部２５に隣接する端面が露出する。
【００６０】
さらに、半導体溶液３０の溶媒の揮発に伴って、第三絶縁膜５０の溶解された部位で半導体溶液３０の半導体物質が固化して、凹部２５の内面に沿って半導体層３１が形成される。半導体層３１は、凹部２５の側面およびドレイン電極１３上に形成され、その下端は露出されたドレイン電極１３の表面と接続され、その上端は露出されたソース電極１５の端面と接続される（図３参照）。一方、ソース電極１５上に形成された第三絶縁膜５０は、半導体溶液３０が付着しないため、溶解されることなく残存する。ソース電極１５上に残存した第三絶縁膜５０が、素子絶縁膜５１を形成する（図３参照）。
【００６１】
ところで、半導体溶液３０は、インクジェット法によって吐出可能な粘度として、５０〜１００（ｃｐｓ）を満たすことが好ましい。また、第三絶縁膜５０に付着した場合に適度な接触角（具体的には、５０〜１００度）を保つことができる表面張力として、２５〜３５（ｍＮ）を満たすことが好ましい。さらに、溶媒に溶解できる半導体物質の濃度は、上記の液体粘度および表面張力の条件を考慮すると、少なくとも０．１〜２．０（％）を満たすことが好ましく、より好適には０．５〜１．０（％）である。
【００６２】
より詳細には、炭化水素系溶媒に有機半導体物質が溶解された半導体溶液３０を想定した場合、有機半導体物質の濃度が０．１（％）以下では液体粘度が２（ｃｐｓ）以下と小さくなるため、半導体溶液３０をインクジェット法で安定吐出することが困難となるおそれがある。一方、有機半導体物質は炭化水素系溶媒に対する溶解度が低いため、有機半導体物質の濃度を２．０（％）以上にすることは極めて困難である。仮に有機半導体物質の濃度を２．０（％）以上にできたとしても、液体粘度が過剰に大きくなり、半導体溶液３０をインクジェット法で吐出することが困難となるおそれがある。したがって、半導体溶液３０の半導体物質の濃度は、少なくとも０．１〜２．０（％）であることが好ましく、半導体溶液３０の良好な吐出を実現できる０．５〜１．０（％）がより好適である。
【００６３】
上記の３条件を満たす範囲であれば、半導体溶液３０の粘度、表面張力、濃度を変化させても、凹部２５の側面に形成される接続ライン３１Ｂ（図３参照）の厚みはほぼ一定の薄膜（具体的には、５０ｎｍ程度）となる。さらに、多量の半導体溶液３０が凹部２５に注入された場合でも、過剰な半導体物質は凹部２５の側面ではなく凹部２５の底面（つまり、ドレイン電極１３の上面）に積層されて、凹部２５の底面上で底部ライン３１Ｃ（図３参照）を形成する。そのため、上記の３条件を満たす範囲であれば、凹部２５に注入する半導体溶液３０の液滴量を変化させても、接続ライン３１Ｂの厚みはほぼ一定の薄膜となる。つまり、接続ライン３１Ｂを、オフ電流を十分に小さくできる程度の薄膜で形成することができる。
【００６４】
一方、先述したように、半導体層３１の最低点はドレイン電極１３の最高点よりも下方にあることが好適である。そこで、凹部２５に注入する半導体溶液３０の液滴量は、凹部２５の容積に対して１４０〜１６０（％）であることが好ましく、より好適には１５０（％）である。この場合、適量の半導体物質で半導体層３１が形成されるため、凹部２５の底面に形成される底部ライン３１Ｃの厚みが抑制される。その結果、ドレイン電極１３の最高点が半導体層３１の最低点よりも高くなり、底部ライン３１Ｃをオフ電流を十分に小さくできる程度の薄膜で形成することができる。
【００６５】
より詳細には、発明者の実験および計算の結果、半導体溶液３０の液滴量が凹部２５の容積に対して１４０（％）未満である場合、半導体溶液３０の乾燥時に凸部２４上の電極（本実施形態ではソース電極１５）に達する半導体層３１を形成できないおそれがある。一方、半導体溶液３０の液滴量が凹部２５の容積に対して１６０（％）を超える場合、半導体溶液３０が凹部２５から溢れ出して凸部２４上の電極上を流れ、隣の凹部２５に流入するおそれがある。したがって、半導体溶液３０の液滴量が凹部２５の容積に対して１４０〜１６０（％）の範囲内であることが、半導体溶液３０が凹部２５から溢れ出ず、且つ、乾燥時に凸部２４上の電極に達する半導体層３１を形成できる臨界値であり、半導体層３１の良好な形成を実現できる１５０（％）がより好適である。なお、凸部２４上の電極の電極材料（ＩＺＯ等）や第三絶縁膜５０の絶縁材料（シクロオレフィン等）の濡れ性の差によって、半導体溶液３０の最適な液滴量は１５０（％）から若干前後する。
【００６６】
以上のように、本実施形態のＴＦＴ１の製造方法では、基板１０の表面にゲート電極１１が形成され、その上に第一絶縁膜２１が形成される。第一絶縁膜２１上に第一フォトレジスト膜が形成されたのち、１回目の背面露光によって第一フォトレジストパターン４１が形成される。第一絶縁膜２１上に第一電極層１２が形成されたのち、第一電極層１２が第一フォトレジストパターン４１ごとリフトオフされることで、ドレイン電極１３が形成される。第一絶縁膜２１上に第二絶縁膜２２が積層され、その上に第二電極層１４が形成される。第二絶縁膜２２上に第二フォトレジスト膜が形成されたのち、２回目の背面露光によって第二フォトレジストパターン４２が形成される。第二フォトレジストパターン４２に基づいて、第二電極層１４および第二絶縁膜２２を加工して凹部２５が形成されることで、ソース電極１５が形成される。第二フォトレジストパターン４２が除去されたのち、その上に第三絶縁膜５０が形成される。第三絶縁膜５０で被覆された凹部２５内に半導体溶液３０が注入されることで、溶媒が凹部２５内で第三絶縁膜５０を溶解したのち、半導体物質が半導体層３１を形成する。
【００６７】
上記方法によって製造されたＴＦＴ１では、ドレイン電極１３およびソース電極１５が半導体層３１によって接続されるとともに、ソース電極１５に接続される半導体層３１の間がソース電極１５上に残存する第三絶縁膜５０（つまり、素子絶縁膜５１）によって絶縁されている。したがって、ＬＥＤ素子２間を確実に絶縁することができ、ひいてはリーク電流に起因するスイッチング特性の悪化を抑制可能なＴＦＴ１を製造できる。さらに、凹部２５内に半導体溶液３０を注入する一つの工程によって、ドレイン電極１３およびソース電極１５を接続できるのみならず、ソース電極１５に接続される半導体層３１の間を絶縁できる。したがって、上記のＴＦＴ１を、迅速かつ正確に製造することができる。
【００６８】
上記実施形態において、ＴＦＴ１が本発明の「電界効果型トランジスタ」に相当する。ゲート電極１１が本発明の「制御電極」に相当する。ゲート絶縁膜２３が本発明の「制御絶縁膜」に相当する。ドレイン電極１３が本発明の「第一電極」に相当する。ソース電極１５が本発明の「第二電極」に相当する。
【００６９】
図５に示すＴＦＴ１の製造工程が本発明の「電界効果型トランジスタの製造方法」に相当する。ステップＳ１が本発明の「制御電極を形成する工程」に相当する。ステップＳ３が本発明の「第一絶縁膜を形成する工程」に相当する。ステップＳ５が本発明の「第一フォトレジストパターンを形成する工程」に相当する。ステップＳ７が本発明の「第一電極層を形成する工程」に相当する。ステップＳ９が本発明の「第一電極を形成する工程」に相当する。ステップＳ１１が本発明の「第二絶縁膜を積層する工程」に相当する。ステップＳ１３が本発明の「第二電極層を形成する工程」に相当する。ステップＳ１５が本発明の「第二フォトレジストパターンを形成する工程」に相当する。ステップＳ１７が本発明の「第二電極を形成する工程」に相当する。ステップＳ１９が本発明の「第二フォトレジストパターンを除去する工程」に相当する。ステップＳ２１が本発明の「第三絶縁膜を形成する工程」に相当する。ステップＳ２３が本発明の「半導体層を形成する工程」に相当する。
【００７０】
なお、本発明は、前述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、凹部２５の底面に形成される電極をソース電極１５とし、凸部２４の突出端に形成される電極をドレイン電極１３としてもよい。
【００７１】
ステップＳ２１で親水性の第三絶縁膜５０を形成したのち、ステップＳ２３で半導体溶液３０を注入する前に、次の処理を行ってもよい。すなわち、ゲート絶縁膜２３上に形成された第三絶縁膜５０の表面前面を撥水化させる処理を行い、凹部２５の内面に形成された第三絶縁膜５０のみを対象に、レーザアブレーションによって撥水化した表面を除去する。これにより、ステップＳ２３で注入された半導体溶液３０は、凹部２５の外側（具体的には、ソース電極１５の上面）では弾かれて、凹部２５の内面にのみ付着する。これにより、例えばインクジェットの精度が悪い場合でも、半導体溶液３０を凹部２５内に正確に注入することができる。
【００７２】
半導体溶液３０を凹部２５内に正確に注入するために、他の公知技術を使用してもよい。例えば、特開２００５−１０８６２８号公報に記載の手法によれば、サーチ用カメラを用いて凹部２５をプレスキャンして位置決めすることで、半導体溶液３０を確実に凹部２５内に注入することができる。
【００７３】
なお、上記実施形態では、本発明をＴＦＴ１およびその製造方法に適用した場合を例示したが、本発明はＴＦＴ以外の電界効果型トランジスタおよびその製造方法に適用可能である。一具体例としては、機械要素部品、センサ、アクチュエータ、電子回路をシリコン基板、ガラス基板、有機材料などの上に集積化したデバイスであるＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）の製造時において、立体形状や可動構造を有する回路・電極を形成するのに、本発明は極めて有用である。また、ＴＦＴ１を構成する各層の厚み、材料、形成方法、位置、数量、形状などは、適宜変更可能であることはいうまでもない。
【符号の説明】
【００７４】
１    ＴＦＴ
２    ＬＥＤ素子
１１    ゲート電極
１２    第一電極層
１３    ドレイン電極
１４    第二電極層
１５    ソース電極
２１    第一絶縁膜
２２    第二絶縁膜
２３    ゲート絶縁膜
２４    凸部
２５    凹部
３０    半導体溶液
３１    半導体層
４１    第一フォトレジストパターン
４２    第二フォトレジストパターン
５０    第三絶縁膜
５１    素子絶縁膜
【図１】
2013211356.tif 000003
【図２】
2013211356.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2013211356.tif 000008
【図７】
2013211356.tif 000009
【図８】
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