(57)【要約】【課題】  サージ電圧から保護することができると共に、リップル成分を除去することができるサージ電圧保護回路を提供する。【解決手段】  抵抗Ｒ２と抵抗Ｒ３で分圧した電圧Ｖｄｉｖが、ツェナー電圧Ｖｚｄ１より低い場合はＴＲ１は非導通となっている。ここで、電源入力端子ＩＮにサージ電圧が印加されると、ＶｄｉｖがＶｚｄ１を超えるようになりＴＲ１が導通する。これにより、ＶｄｉｖがＶｚｄ１にほぼ等しくなるように、ＴＲ３のエミッタ電圧が制御され、電源出力端子ＯＵＴからはサージ電圧が制限されて出力されるようになる。また、抵抗Ｒ１とコンデンサＣ１とによりローパスフィルタが構成され、リップル成分が除去される。【選択図】  図１
2013121203.tif 000002
【特許請求の範囲】
【請求項１】
第１抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている直列回路と、
前記第１抵抗と前記コンデンサとの接続点にカソードが接続され、アノードがアースされたツェナーダイオードと、
前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第１抵抗と前記コンデンサとの接続点がベースに接続されているトランジスタと、
を備えることを特徴とするサージ電圧保護回路。
【請求項２】
第１抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている第１直列回路と、
第２抵抗と第３抵抗とが直列接続されて、電源出力端子とアース間に接続されている第２直列回路と、
前記第１抵抗と前記コンデンサとの接続点にコレクタが接続され、アノードがアースされたツェナーダイオードのカソードがエミッタに接続され、前記第２抵抗と前記第３抵抗との接続点がベースに接続されている第１トランジスタと、
前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第１抵抗と前記コンデンサとの接続点がベースに接続されている第２トランジスタと、
を備えることを特徴とするサージ電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、車両等に搭載される電子機器をサージ電圧から保護するためサージ電圧保護回路に関する。
【背景技術】
【０００２】
車両等に搭載される電子機器は、ロードダンプ時等に瞬時的に高電圧（サージ電圧）が発生するため、電源回路にサージ電圧の保護対策を行う必要があった。このような電子機器をサージ電圧から保護するために、従来用いられているサージ電圧保護回路の一例を図６に示す。図６に示すサージ電圧保護回路１００は、直流電圧が印加される電源入力端子ＩＮと負荷が接続される電源出力端子ＯＵＴとの間に直列に抵抗Ｒ１００が接続されており、電源出力端子ＯＵＴとアース間にはツェナーダイオードＺＤ１００が接続されている。このサージ電圧保護回路１００は、通常の電圧が電源入力端子ＩＮに入力されている場合は、通常の電圧がツェナーダイオードＺＤ１００のツェナー電圧以下となるため、ツェナーダイオードＺＤ１００は導通しない。しかしながら、電源入力端子ＩＮにサージ電圧が印加されると電源出力端子ＯＵＴの電圧がツェナーダイオードＺＤ１００のツェナー電圧以上に上昇するようになり、ツェナーダイオードＺＤ１００が導通する。これにより、電源出力端子ＯＵＴから出力される電源電圧は、ツェナー電圧に制限されるようになる。
【０００３】
また、車両等に搭載される電子機器においては、電源のリップルを除去することも行われている。電源回路に用いられる従来のリップル除去回路２００を図８に示す。図８に示すリップル除去回路２００は、電源入力端子ＩＮに直流電圧が印加され、電源出力端子ＯＵＴに負荷が接続される。抵抗Ｒ２０１とコンデンサＣ２０１とによって時定数が決定されるローパスフィルタが構成されている。コンデンサＣ２０１はリップル成分に対してインピーダンスが低いことから、コンデンサＣ２０１の両端電圧からはリップル成分が抑圧されており、この電圧によりエミッタフォロア接続のトランジスタＴＲ２０１のエミッタ電圧からリップル成分が除去されるよう制御される。これにより、トランジスタ２０２のエミッタから出力される電源出力端子ＯＵＴからリップル成分が除去された出力電圧が出力されるようになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１９１５５５号公報
【特許文献２】特開２００２−８４７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したように、従来のサージ電圧保護回路１００においては、サージ電圧が印加された際にサージ電圧からツェナー電圧を差し引いた高電圧が抵抗Ｒ１００の両端に印加されることから、抵抗Ｒ１００およびツェナーダイオードＺＤ１００には大きな電流が流れるようになる。このため、許容電力の大きな抵抗Ｒ１００を使用する必要があると共に、許容電流の大きなツェナーダイオードＺＤ１００を使用する必要があるという問題点があった。また、従来のサージ電圧保護回路１００では、電源のリップル成分を除去することができず、従来のリップル除去回路２００では、サージ電圧を有効に制限することができないという問題点があった。
【０００６】
そこで、本発明は、許容電力の大きな抵抗や許容電流の大きなツェナーダイオードを必要とすることなくサージ電圧から保護することができると共に、リップル成分を除去することができるサージ電圧保護回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のサージ電圧保護回路は、第１抵抗とコンデンサとが直列接続されて、電源入力端子とアース間に接続されている直列回路と、前記第１抵抗と前記コンデンサとの接続点にカソードが接続され、アノードがアースされたツェナーダイオードと、前記電源入力端子にコレクタが接続され、前記電源出力端子にエミッタが接続され、前記第１抵抗と前記コンデンサとの接続点がベースに接続されているトランジスタとを備えることを最も主要な特徴としている。
【発明の効果】
【０００８】
本発明によれば、サージ電圧が印加された際に回路に流れる電流を大きく減少させることができることから、回路部品にかかる負荷が小さく出来るため、回路部品を小型化することができコストダウンを図ることができるようになる。また、第１抵抗とコンデンサとによってローパスフィルタが構成され、コンデンサの両端電圧からはリップル成分が抑圧されるようになり、電源出力端子からリップル成分が除去された出力電圧が出力されるようになる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例のサージ電圧保護回路の回路構成を示す回路図である。
【図２】本発明の実施例のサージ電圧保護回路を具現化した回路構成を示す回路図である。
【図３】本発明の実施例のサージ電圧保護回路にサージ電圧を入力した時の出力電圧波形を、従来例と対比して示す図である。
【図４】本発明の実施例のサージ電圧保護回路にサージ電圧を入力した時の電流波形を、従来例と対比して示す図である。
【図５】本発明の他の実施例のサージ電圧保護回路の回路構成を示す回路図である。
【図６】従来のサージ電圧保護回路の回路構成を示す回路図である。
【図７】従来のサージ電圧保護回路を具現化した回路構成を示す回路図である。
【図８】従来のリップル除去回路の回路構成を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施例のサージ電圧保護回路の回路構成を示す回路図を図１に示す。
図１に示す本発明にかかるサージ電圧保護回路１は、車載用電子機器をサージ電圧から保護するために電源側に設けられる回路とされている。図１に示すサージ電圧保護回路１は、直流電圧が印加される電源入力端子ＩＮと負荷が接続される電源出力端子ＯＵＴとの間に直列にダーリントン接続された第２トランジスタ（ＴＲ）２と第３トランジスタ（ＴＲ）３が接続されている。この場合、電源入力端子ＩＮにＴＲ２およびＴＲ３のコレクタに接続され、ＴＲ２のエミッタがＴＲ３のベースに接続されて、ＴＲ３のエミッタが電源出力端子ＯＵＴに接続されている。また、電源入力端子ＩＮとアースとの間に抵抗Ｒ１と第１トランジスタ（ＴＲ）１とツェナーダイオードＺＤ１が直列接続されている。この場合、抵抗Ｒ１の一端が電源入力端子ＩＮに接続され、抵抗Ｒ１の他端がＴＲ１のコレクタに接続され、ＴＲ１のエミッタにツェナーダイオードＺＤ１のカソードが接続されて、ツェナーダイオードＺＤ１のアノードがアースに接続されている。また、電源出力端子ＯＵＴから出力される出力電圧を分圧する電源出力端子ＯＵＴとアース間に接続された抵抗Ｒ２と抵抗Ｒ３の直列回路の中点に、ＴＲ１のベースは接続されている。
【００１１】
さらに、抵抗Ｒ１はＴＲ２のコレクタ−ベース間に接続されており、ＴＲ２のベースと接続されている抵抗Ｒ１の他端にコンデンサＣ１の一端が接続されて、コンデンサＣ１の他端はアースされている。なお、ＴＲ１，ＴＲ２，ＴＲ３はＮＰＮ型のバイポーラジャンクショントランジスタであって、シリコントランジスタとされている。
このように回路構成された本発明にかかるサージ電圧保護回路１においては、抵抗Ｒ１とコンデンサＣ１とによって時定数が決定されるローパスフィルタが構成され、コンデンサＣ１はリップル成分に対してインピーダンスが低いことから、コンデンサＣ１の両端電圧からはリップル成分が抑圧されるようになる。このため、ＴＲ２のベース電圧からはリップル成分が除去されていることから、ＴＲ３のベース電圧となるＴＲ２のエミッタ電圧からもリップル成分が除去されて、ＴＲ３のエミッタが接続されている電源出力端子ＯＵＴからリップル成分が除去された出力電圧が出力されるようになる。
【００１２】
また、電源出力端子ＯＵＴから出力される出力電圧を抵抗Ｒ２と抵抗Ｒ３で分圧した分圧電圧Ｖｄｉｖが、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１より低い場合はＴＲ１は非導通となっている。すなわち、定常状態の入力電圧が電源入力端子ＩＮに入力されている場合は、ＴＲ１は非導通となっている。ここで、電源入力端子ＩＮにサージ電圧が印加されて、電源出力端子ＯＵＴの出力電圧が上昇していくと上記分圧電圧ＶｄｉｖがツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１を超えるようになる。これにより、ＴＲ１が導通してエミッタに接続されているツェナーダイオードＺＤ１に電流が流れるようになる。この場合、ＴＲ１が導通するとＴＲ１のエミッタ電圧はツェナー電圧Ｖｚｄ１に固定されるが、ＴＲ１のコレクタ電圧は降下していき、これに伴い、ＴＲ２のベース電圧およびエミッタ電圧が降下していくことから、ＴＲ３のエミッタ電圧も降下していく。しかし、上記分圧電圧ＶｄｉｖがツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１より低くなると、ＴＲ１が非道通となるため上記分圧電圧Ｖｄｉｖがツェナー電圧Ｖｚｄ１にほぼ等しくなるように、ＴＲ１によりＴＲ２，ＴＲ３が制御されるようになる。この制御が行われることにより、電源出力端子ＯＵＴの出力電圧は、ツェナー電圧Ｖｚｄ１にＴＲ１のベース−エミッタ間電圧Ｖｂｅ（約０．７Ｖ）を加算し、抵抗Ｒ２と抵抗Ｒ３の分圧比の逆数を乗算した電圧値に制限されるようになる。これにより、電源入力端子ＩＮにサージ電圧が印加されても電源出力端子ＯＵＴからはサージ電圧が制限されて出力されるようになる。
なお、Ｒ１−ＴＲ１−ＺＤ１の直列回路に流れる電流は、ツェナーダイオードＺＤ１が動作する電流で良いことから、抵抗Ｒ１の値を数十ｋΩないし数百ｋΩとすることができるので、サージ電圧が印加された場合にもサージ電圧保護回路１に流れる電流を小さくすることができる。これにより、回路部品を小型化することができコストダウンを図ることができる。
【００１３】
次に、本発明にかかるサージ電圧保護回路１を具現化したサージ電圧保護回路２の回路構成を図２に示す。
図２に示す他のサージ電圧保護回路２は、サージ電圧保護回路１を具現化した回路とされており、図１に示すサージ電圧保護回路１において電源入力端子ＩＮとアース間に不要高周波成分を除去するコンデンサＣ２，Ｃ３を接続すると共に、電源出力端子ＯＵＴとアース間に負荷とされる抵抗ＲＬを接続している。このサージ電圧保護回路２の各素子の値の一例を挙げると、コンデンサＣ１は約０．１μＦ、コンデンサＣ２は約０．０１μＦ、抵抗Ｒ１は約１００ｋΩ、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１は約６．２Ｖ、コンデンサＣ１は約１μＦ、抵抗Ｒ２は約２４０ｋΩ、抵抗Ｒ３は約１００ｋΩとされ、負荷とされる抵抗ＲＬは約２００Ωとされている。このように構成されたサージ電圧保護回路２において、リップル成分を除去できると共にサージ電圧を制限できることは、上記したサージ電圧保護回路１と同様とされている。
【００１４】
そこで、図２に示すサージ電圧保護回路２においてサージ電圧（JASO-D001-94 5.7 A-1種）が電源入力端子ＩＮに印加された場合に、電源出力端子ＯＵＴから出力される出力電圧波形Ｖｏｕｔ２のシミュレーション結果を図３に示す。
図３を参照すると、約０．１秒経過するまでは約１０Ｖの出力電圧となる通常電圧が電源入力端子ＩＮに供給されている。そして、約０．１秒経過すると約７２Ｖのピーク電圧まで急激に立ち上がり、その後は急速に下降していき約０．４５秒後に通常電圧に復帰するサージ電圧が電源入力端子ＩＮに印加される。このサージ電圧は、図３にＶｉｎとして示す波形で示されている。このような波形のサージ電圧が図２に示すサージ電圧保護回路２の電源入力端子ＩＮに印加されると、電源出力端子ＯＵＴから出力される出力電圧は、図３に示すようにサージ電圧よりやや遅れて上昇するが、その後はほぼ一定電圧に制限された出力電圧波形Ｖｏｕｔ２とされる。この場合、ＺＤ１のツェナー電圧Ｖｚｄ１が約６．２Ｖとされ、抵抗Ｒ２と抵抗Ｒ３の分圧比が約０．２９とされていることから、ほぼ一定電圧に制限された出力電圧波形Ｖｏｕｔ２の最大電圧値は図示するように約２３．８Ｖとなる。
【００１５】
なお、サージ電圧保護回路２においては、サージ電圧が入力された際に、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１と抵抗Ｒ２，Ｒ３の分圧比に対応した出力電圧に制限されるが、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１は、通常時に電源出力端子ＯＵＴから出力される出力電圧に抵抗Ｒ２，Ｒ３の分圧比を乗算した電圧値より高くする必要がある。しかし、ツェナー電圧Ｖｚｄ１を高くし過ぎると制限される出力電圧も高くなることから、電源出力端子ＯＵＴに接続されている負荷である電子機器に悪影響を与えるおそれがある。そこで、これらを考慮してツェナー電圧Ｖｚｄ１を決定するのが好適となる。
【００１６】
なお、図３に対比して示す出力電圧波形Ｖｏｕｔ１は従来のサージ電圧保護回路から出力される出力電圧の波形であり、サージ電圧は制限されている。この出力電圧波形Ｖｏｕｔ１は、図６に示す従来のサージ電圧保護回路１００を具現化した図７に示す従来のサージ電圧保護回路１０１においてサージ電圧（JASO-D001-94 5.7 A-1種）が電源入力端子ＩＮに印加された場合に、電源出力端子ＯＵＴから出力される出力電圧波形のシミュレーション結果とされている。図７に示す従来のサージ電圧保護回路１０１において、抵抗Ｒ１００は約１５Ωとされ、ＺＤ１００のツェナー電圧は約２２Ｖとされ、電源出力端子ＯＵＴとアース間に約０．１μＦとされたコンデンサＣ１０１および約０．０１μＦとされたコンデンサＣ１０２が並列接続されている。また、電源出力端子ＯＵＴとアース間には約２００Ωの負荷とされる抵抗ＲＬが接続されている。この場合、ＺＤ１００のツェナー電圧が約２２Ｖとされていることから、出力電圧波形Ｖｏｕｔ１の最大電圧値は図示するように約２２Ｖに制限されることになる。
【００１７】
次に、サージ電圧（JASO-D001-94 5.7 A-1種）が電源入力端子ＩＮに印加された場合において、図２に示すサージ電圧保護回路２に流れる電流波形Ｉ２のシミュレーション結果を、図７に示す従来のサージ電圧保護回路１０１に流れる電流波形Ｉ１のシミュレーション結果と対比して図４に示す。なお、電流波形Ｉ２と電流波形Ｉ１は電源入力端子ＩＮから電源出力端子ＯＵＴに向かって流れる電流の波形である。
図４を参照すると、図３にＶｉｎとして示すサージ電圧が図７に示す従来のサージ電圧保護回路１０１の電源入力端子ＩＮに印加されると、電源入力端子ＩＮから流れる電流波形Ｉ１はサージ電圧（Ｖｉｎ）に同期して約０．１秒後に約３．２Ａのピーク電流に達し、その後は下降していき約０．３秒後にほぼ通常電流に復帰するようになる。このピーク電流から通常電流分を差し引いた最大電流がＺＤ１００に流れることから、ＺＤ１００はピーク電流である約３．２Ａ以上の大きな許容電流のツェナーダイオードを使用する必要がある。また、抵抗Ｒ１００にはピーク電流が流れる際に瞬間的ではあるが約１５０Ｗの電力が消費されることから、この消費電力に耐える大きな許容電力の抵抗を使用する必要がある。
【００１８】
これに対して、図４を参照すると、図３にＶｉｎとして示すサージ電圧が図２に示す本発明にかかるサージ電圧保護回路２の電源入力端子ＩＮに印加されると、電源入力端子ＩＮに流れる電流波形Ｉ２はサージ電圧（Ｖｉｎ）に同期してゆっくり上昇してほぼ一定となるが、上昇する電流は数十ｍＡのわずかな電流となり、約０．４５秒後に通常電流に復帰するようになる。このように、サージ電圧が印加されても電流波形Ｉ２の上昇分はわずかな電流となることから、ＺＤ１は小さな許容電流のツェナーダイオードを使用することができる。また、サージ電圧が印加されても大きな電力を消費する素子が存在しないことから、大きな許容電力の素子を使用する必要もない。
【００１９】
次に、本発明の他の実施例のサージ電圧保護回路３の回路構成を図５に示す。
図５に示す本発明の他の実施例のサージ電圧保護回路３は、図１に示すサージ電圧保護回路１において、ＴＲ１を省略して抵抗Ｒ１の他端に直接ツェナーダイオードＺＤ１のカソードを接続している。さらに、抵抗Ｒ２と抵抗Ｒ３の分圧回路も省略している。このように回路構成された他の実施例のサージ電圧保護回路３においては、抵抗Ｒ１とコンデンサＣ１とによって時定数が決定されるローパスフィルタが構成され、コンデンサＣ１の両端電圧からはリップル成分が除去されるようになる。このため、電源出力端子ＯＵＴからリップル成分が除去された出力電圧が出力されるようになる。
【００２０】
また、電源入力端子ＩＮに通常の電圧が入力されている場合は、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１より通常の電圧が低いことから、ツェナーダイオードＺＤ１には電流が流れず、サージ電圧保護回路３はリップル除去回路として動作している。ここで、電源入力端子ＩＮにサージ電圧が印加されて、電源入力端子ＩＮの入力電圧がツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１を超えるようになるとツェナーダイオードＺＤ１に電流が流れるようになり、ＴＲ２のベース電圧はツェナー電圧Ｖｚｄ１で固定される。これに伴い、ＴＲ２のエミッタ電圧はツェナー電圧Ｖｚｄ１にＴＲ２のベース−エミッタ間電圧Ｖｂｅ（約０．７Ｖ）を加算した電圧で固定される。ＴＲ２のエミッタはＴＲ３のベースに接続されていることから、ＴＲ３のエミッタ電圧はＴＲ２のエミッタ電圧にＴＲ１のベース−エミッタ間電圧Ｖｂｅ（約０．７Ｖ）を加算した電圧で固定される。この結果、電源出力端子ＯＵＴから出力される出力電圧は、サージ電圧が印加されてもツェナー電圧Ｖｚｄ１にＴＲ２のベース−エミッタ間電圧Ｖｂｅ（約０．７Ｖ）とＴＲ１のベース−エミッタ間電圧Ｖｂｅ（約０．７Ｖ）を加算した電圧に制限されることになる。
【００２１】
サージ電圧保護回路３にサージ電圧が入力された場合の出力電圧波形は図３に示すＶｏｕｔ２とほぼ同様となり、流れる電流波形は図４に示すＩ２とほぼ同様となる。なお、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１は、通常時に電源出力端子ＯＵＴから出力される出力電圧より高くする必要がある。しかし、ツェナー電圧Ｖｚｄ１を高くし過ぎると制限される出力電圧も高くなることから、電源出力端子ＯＵＴに接続されている負荷である電子機器に悪影響を与えるおそれがある。そこで、これらを考慮してツェナー電圧Ｖｚｄ１を決定するのが好適となる。
【産業上の利用可能性】
【００２２】
上記説明した本発明にかかるサージ電圧保護回路は、サージ電圧が印加されても回路に流れる電流を大きく減少させることができることから、回路部品を小型化することができコストダウンを図ることができる。また、本発明にかかるサージ電圧保護回路は、リップル除去回路も兼ねているため、リップル成分も除去することができる。
また、本発明にかかるサージ保護回路を構成するトランジスタはＮＰＮ型に限ることはなく、ＰＮＰ型としても良いし、トランジスタはユニポーラトランジスタとしてもよい。なお、ダーリントン接続したトランジスタを単体のトランジスタに置き換えることもできる。
さらに、上記説明した本発明にかかるサージ保護回路における回路素子の値は一例であって、これに限定されるものではない。なお、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚｄ１は、通常時に電源出力端子ＯＵＴから出力される出力電圧に抵抗Ｒ２，Ｒ３の分圧比を乗算した電圧より高くする必要がある。
【符号の説明】
【００２３】
１  サージ電圧保護回路、２  サージ電圧保護回路、３  サージ電圧保護回路、１００  サージ電圧保護回路、１０１  サージ電圧保護回路、２００  リップル除去回路、Ｃ１，Ｃ２，Ｃ３  コンデンサ、ＴＲ１，ＴＲ２，ＴＲ３  トランジスタ、Ｒ１，Ｒ２，Ｒ３  抵抗、ＺＤ１  ツェナーダイオード、Ｃ１０１，Ｃ１０２  コンデンサ、ＴＲ２０１，ＴＲ２０２  トランジスタ、Ｒ１００，Ｒ２０１  抵抗、ＺＤ１００  ツェナーダイオード、ＲＬ  抵抗
【図１】
2013121203.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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