(57)【要約】【課題】半導体装置の端部から素子形成領域方向に向かって発生したチッピングの大小を自動外観検査装置により適切にとらえ、外観良品を外観不良品と判定する不具合をなくすことができる半導体装置及びその自動外観検査方法を確立する。          【解決手段】素子形成領域１８ａから、該素子形成領域１８ａを取り囲むガードリング１７の複数の局所部分を除き、前記ガードリング１７上を延在して被覆する樹脂層６と、半導体装置４０のチップ端部３１から前記樹脂層６の先端部３２方向に延在するチッピング３４とを有する半導体装置において、前記樹脂層６から局所的に露出する前記ガードリング１７の端部１７ａを基準に、端部１７ａからチッピング３４の先端部３４ａまでの距離ｙ、前記樹脂層６の先端部３２までの距離ｘを測定し、ｙがｘより大きければ外観良品、ｙがｘと等しい、またはｙがｘより小さければ外観不良と判定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体装置の自動外観検査方法に関し、
素子形成領域を取り囲むガードリングと、前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、前記パッシベーション膜の端部から前記半導体装置の端部まで延在するパッシベーション膜除去領域と、前記素子形成領域から前記ガードリングの前記半導体装置の各端部と並列する１または複数の局所的領域を除いた前記ガードリング上を前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する前記半導体装置において、前記樹脂層で局所的に被覆されない前記ガードリングの端部を基準にして、該ガードリングの端部と前記チッピングの先端部との距離ｙ及び前記樹脂層の先端部との距離ｘを測定し、ｙがｘより大きければ外観良品、ｙがｘと等しいか、またはｙがｘより小さければ外観不良品と判定することを特徴とする半導体装置の自動外観検査方法。
【請求項２】
前記樹脂層で被覆されない前記ガードリングの局所的領域が前記半導体装置の対角となる１対または２対の角部であることを特徴とする請求項１に記載の半導体装置の自動外観検査方法。  
【請求項３】
半導体装置の自動外観検査方法に関し、
素子形成領域を取り囲むガードリングと、前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、前記パッシベーション膜の端部から前記半導体装置の端部まで延在するパッシベーション膜除去領域と、前記素子形成領域から前記ガードリング上を前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する前記半導体装置において、前記半導体装置が個別化される前の半導体ウエハのスクライブラインの位置を基準として、該スクライブラインと前記樹脂層の先端部までの距離ｘ及び前記チッピングの先端部間での距離ｙを測定し、ｘがｙより大きければ外観良品、ｘがｙと等しいか、またはｘがｙより小さければ外観不良品と判定することを特徴とする半導体装置の自動外観検査方法。
【請求項４】
前記樹脂層の先端部より内側の該樹脂層上を被覆する第２の樹脂層を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の自動外観検査方法。
【請求項５】
前記パッシベーション膜除去領域に層間絶縁膜が露出し、前記チッピングが前記層間絶縁膜または半導体基板の一部で構成されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の自動外観検査方法。
【請求項６】
前記パッシベーション膜除去領域に半導体基板が露出し、前記チッピングが前記半導体基板の一部で構成されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の自動外観検査方法。
【請求項７】
前記半導体装置がＷＬＰ・ＦｌｉｐＣｈｉｐであることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の自動外観検査方法。
【請求項８】
素子形成領域を取り囲むガードリングと、
前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、
前記パッシベーション膜の端部から半導体装置の端部まで延在するパッシベーション膜除去領域と、
前記素子形成領域から前記ガードリングの前記半導体装置の各端部と並列する１または複数の局所的領域を除いた該ガードリング上を、前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、
前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する事を特徴とする半導体装置。
【請求項９】
前記樹脂層で被覆されない前記ガードリングの局所的領域が前記半導体装置の対角となる１対または２対の角部であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記パッシベーション膜除去領域に層間絶縁膜が露出し、前記チッピングが前記層間絶縁膜または半導体基板の一部で構成されることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記パッシベーション膜除去領域に半導体基板が露出し、前記チッピングが前記半導体基板の一部で構成されることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１２】
前記半導体装置がＷＬＰ・ＦｌｉｐＣｈｉｐであることを特徴とする請求項８乃至請求項１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその自動外観検査方法に関し、特にＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  ｃｈｉｐ  ｓｉｚｅ  Ｐａｃｋａｇｅ）・ＦｌｉｐＣｈｉｐの端部を起点として、素子形成領域に向かい発生する層間絶縁膜や半導体基板のチッピングを取り除く自動外観検査方法に係るものである。
【背景技術】
【０００２】
電子機器にセットされる半導体装置には、携帯電話等の携帯情報機器に採用されるため、小型化、薄型化、軽量化の要件を満たすＣＳＰと呼ばれる、内蔵される半導体素子と同等のサイズを有する半導体装置が採用されている。これらのＣＳＰの中でも特に小型のものとしてＷＬＰ・ＦｌｉｐＣｈｉｐがある。図５はＷＬＰ・ＦｌｉｐＣｈｉｐを個別化する前の、ウエハ状態でのスクライブ領域１８ｂとそれに隣接する素子形成領域１８ａの部分を拡大して示している。
【０００３】
同図の符号の詳細については後述するが、素子形成領域１８ａには不図示のデバイス素子等に加え、複数の層間絶縁膜４等、金属配線層７等が多層で形成され、スクライブ領域１８ｂにはＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）領域１５を構成するＴＥＧ配線層３１等、複数の層間絶縁膜４等、不図示のデバイス素子等が形成される。素子形成領域１８ａの複数の層間絶縁膜４等とスクライブ領域１８ｂの複数の複数の層間絶縁膜４等は連続している。
【０００４】
但し、シリコン窒化膜等からなるパッシベーション膜５は硬くてもろいので、ダイシング工程での応力によりスクライブ領域１８ｂのパッシベーション膜５に、クラックが入りやすい。従って、同図に示すように、該スクライブ領域１８ｂのパッシベーション膜５に入ったクラックが、素子形成領域１８ａのパッシベーション膜５まで延在するのを阻止するため、スクライブ領域１８ｂにパッシベーション膜除去溝２１を形成し、両領域のパッシベーション膜５を分離している。パッシベーション膜除去溝２１の一部上から素子形成領域１８ａ上まで延在して第１樹脂層６で被覆される。
【０００５】
この状態で、スクライブライン１９を中心として、ウエハをダイシングして各ＷＬＰ・ＦｌｉｐＣｈｉｐを個別化するとき、個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐのダイシングされた端部の層間絶縁膜４等や半導体基板１に大小のチッピングが発生する場合がある。該チッピングがＷＬＰ・ＦｌｉｐＣｈｉｐの端部の第１樹脂層６の下の層間絶縁膜４等や半導体基板１まで延在する場合、該チッピングが核となり、層間絶縁膜４等や半導体基板１にクラックが発生し、素子形成領域１８ａ内まで延在する場合がある。素子形成領域１８ａ部分の層間絶縁膜４等や半導体基板1にクラックが入ると、素子特性に影響を与え、歩留上、信頼性上問題となる。
【０００６】
そこで、ダイシングにより個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐは、外観検査工程で一定レベル以上の大きさのチッピング等を取り除き、歩留上、信頼性上の問題の発生の低減化を図っている。図６Ａに図５に示す半導体ウエハをダイシングすることにより得られた個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐ３０の概略の平面図を示す。
【０００７】
ＷＬＰ・ＦｌｉｐＣｈｉｐ３０のチップ端部３１の内側に図５に示す第1の樹脂層６の先端部３２が示される。該第1の樹脂層６は、その先端部３２から延在してはんだバンプ１１の形成領域を除くＷＬＰ・ＦｌｉｐＣｈｉｐ３０の表面を被覆する。第1の樹脂層６の先端部３２の内側に、図５に示すガードリング１７が、点線で示すように第1の樹脂層６に被覆された状態で配置される。第１の樹脂層６の先端部３２はガードリング端部１７ａの外側のパッシベーション膜除去溝２１まで延在する。
【０００８】
図５Ｂは、ＷＬＰ・ＦｌｉｐＣｈｉｐ３０のチップ端部３１近傍を拡大した平面図であり、外観検査でチップ端部３１から層間絶縁膜４等の大きなチッピング３４が確認された外観不良品を示している。外観検査は工数低減の為、自動外観検査装置でに行っている。チッピング先端部３４ａが、良否判定ライン３３より内側まで延在するものを外観不良品としている。同図にはダイシング時のセンターラインとなるスクライブライン１９の概略の位置も示す。ダイシングは、スクライブラインセンター１９を中心に上下方向に所定の幅で行われる。
【０００９】
原則的には、チッピング３４の大きさは第１の樹脂層６の先端部３２より内側まで延在しなければ良いので、良否判定はチッピング先端部３４ａが第１の樹脂層６の先端部３２に接触するか否かで判断すればよい。しかし、第１の樹脂層６は、ポリイミド等の流動性のある材料を塗布して形成することから樹脂だれが起こりやすく、スクライブライン側に拡がりやすく、その境界も不明瞭になりやすい。
【００１０】
そのため等により、第１の樹脂層６の先端部３２を自動外観検査装置で認識するとき、認識精度のばらつきが大きくならざるを得ない。従って、外観検査の良否判定は、不安定な第１の樹脂層６の先端部３２の位置で判定していない。代わりに、外観検査不良品が、検査漏れしないように、外観検査装置が確認した第１の樹脂層６の先端部３２より予め設定した値ａだけチップ端部３１側に離れた位置に良否判定ライン３３を設定し、外観検査の良否判定がなされる。良否判定ライン３３は、第１の樹脂層６の先端部３２から数μｍ程度離された位置に設定される。
【００１１】
図６Ｃは外観検査装置で良品と判断されたＷＬＰ・ＦｌｉｐＣｈｉｐ３０のチップ端部３１近傍を拡大した平面図である。チッピング３４の先端部３４ａが良否判定ライン３３よりチップ端部３１側に近い位置に留まっている。したがって、チッピング３４が起因となり、図５に示す素子形成領域１８ａまで、層間絶縁膜４等のクラックが侵入することはない。  
【００１２】
以下の特許文献１では、図７に示すように、素子形成領域１８ａの複数の層間絶縁膜４等とスクライブ領域１８ｂの複数の層間絶縁膜４等が連続しないように、スクライブ領域１８ｂに絶縁膜の存在しない、半導体基板１の露出した絶縁膜除去溝２１ａを形成している。係る絶縁膜除去溝２１ａが存在することにより、半導体ウエハをダイシングにより個々のＷＬＰ・ＦｌｉｐＣｈｉｐ３０に分割した場合でも、チップ端部３１からに素子形成領域１８ａ側に向かう層間絶縁膜４等のチッピング３４やクラックは生じない。
【００１３】
したがって、チップ端部３１に生じた層間絶縁膜４等からなるチッピング３４が原因となる素子形成領域１８ａの内部の層間絶縁膜４等のクラックの発生が防止できる旨、開示されている。但し、半導体基板１のチッピング３４は発生するので、前述のように外観検査装置で所定の大きさ以上のチッピング３４を除去する必要がある。尚、図６と図５の同一符号は同一構成を示す。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１１−１４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
前述のＷＬＰ・ＦｌｉｐＣｈｉｐ３０の自動外観検査において、第１の樹脂層６の先端部３２が、チップ端部３１から延在するチッピング３４の先端部３４ａと接触せず、実質上の問題が生じない場合でも、ＷＬＰ・ＦｌｉｐＣｈｉｐ３０を不良品として判断する場合がある。図６Ｄにより、そのことについて説明する。
【００１６】
ポリイミド等からなる第１の樹脂層６を半導体ウエハに塗布した後、第１の樹脂層６にパターンを形成する場合、ステッパーのような精度の高いマスク合わせ装置は使用せず、マスク合わせ精度の低い露光装置を使用する場合が多い。パターンも粗いパターンであり、原価低減のためでもある。
【００１７】
そのためマスクずれが数μｍ以上になる場合も有り、図６Ｄに示すように、第１の樹脂層６の先端部３２がチップ端部３１方向に向かって大きくずれて形成される。マスクずれの大きさは、図６Ｃの第１の樹脂層６の先端部３２の位置と比較すれば明らかである。その結果、良否判定ライン３３は、チッピング３４を横切る状態になり、当該ＷＬＰ・ＦｌｉｐＣｈｉｐ３０は外観不良品とされ、外観検査工程の歩留を低下させる。
【００１８】
しかし、チッピング３４の先端部３４ａは、未だ第１の樹脂層６の先端部３２に接することがないので、チッピング３４を起因とする層間絶縁膜４等のクラック等が素子形成領域１８ａに生じない。それにもにもかかわらず、当該ＷＬＰ・ＦｌｉｐＣｈｉｐ３０は廃棄処理される。係る事態は、形成される位置が不安定な第１の樹脂層６の先端部３２を基準に良否判定ライン３３を決定していることから発生する。図７の場合も同様な症状が起こる。
【００１９】
不要な歩留低下を防止するため、自動外観検査の判定基準ラインとして、形成位置が不安定な第１の樹脂層６の先端部３２に代わる、マスクずれの少ない安定した基準ラインの採用が不可欠となる。
【課題を解決するための手段】
【００２０】
本発明の半導体装置の自動外観検査方法は、半導体装置の自動外観検査方法に関し、素子形成領域を取り囲むガードリングと、前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、前記パッシベーション膜の端部から前記半導体装置の端部まで延在するパッシベーション膜除去領域と、前記素子形成領域から前記ガードリングの前記半導体装置の各端部と並列する１または複数の局所的領域を除いた前記ガードリング上を前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する前記半導体装置において、前記樹脂層で局所的に被覆されない前記ガードリングの端部を基準にして、該ガードリングの端部と前記チッピングの先端部との距離ｙ及び前記樹脂層の先端部との距離ｘを測定し、ｙがｘより大きければ外観良品、ｙがｘと等しいか、またはｙがｘより小さければ外観不良品と判定することを特徴とする。
【００２１】
また、本発明の半導体装置の自動外観検査方法は、前記樹脂層で被覆されない前記ガードリングの局所的領域が前記半導体装置の対角となる１対または２対の角部であることを特徴とする。
【００２２】
また、本発明の半導体装置の自動外観検査方法は、半導体装置の自動外観検査方法に関し、素子形成領域を取り囲むガードリングと、前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、前記パッシベーション膜の端部から前記半導体装置の端部まで延在するパッシベーション膜除去領域と、前記素子形成領域から前記ガードリング上を前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する前記半導体装置において、前記半導体装置が個別化される前の半導体ウエハのスクライブラインの位置を基準として、該スクライブラインと前記樹脂層の先端部までの距離ｘ及び前記チッピングの先端部間での距離ｙを測定し、ｘがｙより大きければ外観良品、ｘがｙと等しいか、またはｘがｙより小さければ外観不良品と判定することを特徴とする。
【００２３】
また、本発明の半導体装置の自動外観検査方法は、前記樹脂層の先端部より内側の該樹脂層上を被覆する第２の樹脂層を備えることを特徴とする。
【００２４】
また、本発明の半導体装置の自動外観検査方法は、前記パッシベーション膜除去領域に層間絶縁膜が露出し、前記チッピングが前記層間絶縁膜または半導体基板の一部で構成されることを特徴とする。
【００２５】
また、本発明の半導体装置の自動外観検査方法は、前記パッシベーション膜除去領域に半導体基板が露出し、前記チッピングが前記半導体基板の一部で構成されることを特徴とする。
【００２６】
また、本発明の半導体装置の自動外観検査方法は、前記半導体装置がＷＬＰ・ＦｌｉｐＣｈｉｐであることを特徴とする。
【００２７】
また、本発明の半導体装置は、素子形成領域を取り囲むガードリングと、前記素子形成領域の表面から前記ガードリング上を延在し被覆する該ガードリングの外側に端部を有するパッシベーション膜と、前記パッシベーション膜の端部から半導体装置の端部まで延在するパッシベーション膜除去領域と、前記素子形成領域から前記ガードリングの前記半導体装置の各端部と並列する１または複数の局所的領域を除いた該ガードリング上を、前記パッシベーション膜を介して延在し被覆する前記パッシベーション膜除去領域に先端部を有する樹脂層と、前記半導体装置の端部から前記パッシベーション膜除去領域を前記樹脂層の先端部方向に延在するチッピングと、を有する事を特徴とする。
【発明の効果】
【００２８】
本発明の半導体装置及びその自動外観検査方法によれば、半導体装置の端部から素子形成領域方向に発生したチッピングの外観良否を適切に判断することが可能であり、外観良品を外観不良品と判定することを防止できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態における半導体装置全体の概略の平面図、及び半導体装置の端部近傍の拡大平面図と自動外観検査方法を示す図面である。
【図２】本発明の第１の実施形態における半導体装置の端部を中心とした構成を示す断面図である。
【図３】本発明の他の形態における半導体装置の端部を中心とした構成を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置全体の概略の平面図、及び半導体装置の端部近傍の拡大平面図と自動外観検査方法を示す図面である。
【図５】本発明と同一の半導体装置を含む半導体ウエハの素子形成領域とスクライブ領域の境界近傍を中心とした構成を示す断面図である。
【図６】従来の半導体装置全体の概略の平面図、及び半導体装置の端部近傍の拡大平面図と自動外観検査方法を示す図面である。
【図７】特許文献１に開示された半導体装置の断面図である。
【発明を実施するための形態】
【００３０】
［第1の実施形態］
本発明の実施形態の半導体装置４０及びその自動外観検査方法について、図１Ａ〜図１Ｃに基づいて、以下に説明する。図６Ａに示す従来の自動外観検査方法に係る半導体装置３０と、図１Ａに示す本実施形態の自動外観検査方法に係る半導体装置４０とは基本的には同一半導体装置である。両者の相違点は、従来の半導体装置３０ではガードリング１７の全てが第１の樹脂層６に被覆されているのに対して、本実施形態の半導体装置４０では半導体装置４０の角部でガードリング１７の一部が第１の樹脂層６から露出している点である。それ以外の構成は同一になる。
【００３１】
図１Ａにおいて、半導体装置４０の角部にガードリング１７を露出する理由は、ガードリング１７を自動外観検査するときの基準線とするためである。図６のようにガードリング１７全体が第１の樹脂層６により被覆されていると第１の樹脂層６が障害となり、自動外観検査装置がガードリング１７の存在を認識するのが困難となるためである。
【００３２】
前述したように、従来の半導体装置３０の自動外観検査方法では、図６Ｂ〜図６Ｃに示すように、外観検査の良否判断の基準線をポリイミド等からなる第１の樹脂層６の不安定な位置である先端部３２としていた。そのため、自動外観検査方法では、先端部３２からチッピング３４の先端部３４ａまでの距離ｘを認識した上で、ｘに予め設定していたマージンａを加えた位置に良否判定ライン３３を設定し、チッピング３４の先端が良否判定ライン３３と一致、または良否判定ライン３３の内側になったら不良品、良否判定ライン３３の外側であれば良品と判定していた。従って、前述のように良品の一部を不良品と判断する事態を生じさせていた。
【００３３】
それに対して、本実施形態の自動外観検査方法では、図１Ｂ、図１Ｃに示すように、自動外観検査時の良否判断の基準線を半導体装置４０の角部に露出したガードリング１７のチップ端部３１側のガードリング端部１７ａとしている。ガードリング１７は、金属層からなり再現性良く安定した形状に加工され、またマスク合わせ精度の高いステッパーで形成されるため、チップ端部３１からガードリング端部１７ａまでの距離も、第１の樹脂層６の不安定な先端部３２の位置と異なり安定して、再現性良いものとなる。
【００３４】
従って、第１の樹脂層６の先端部３２を自動外観検査時の判定基準とする場合のように、マージンを考える必要がない。半導体装置４０の角部に露出するガードリング１７ａの端部を認識して、該ガードリング端部１７ａから第１の樹脂層６の先端部３２までの距離ｘ、および該ガードリング端部１７ａからチッピング先端部３４ａまでの距離ｙを測定し、ｙ＞ｘであれば外観良品、ｙ＝ｘまたはｙ＜ｘであれば外観不良品と判断すればよい。
【００３５】
実際は第１の樹脂層６の先端部３２の下にチッピング先端部３４ａがもぐりこんだ場合、第１の樹脂層６の上からチッピング先端部３４ａは認識しにくいため、ｙ＜ｘの場合もｙ＝ｘとして認識される。
【００３６】
図１Ｃの場合のように、第１の樹脂層６に対するパターニング時のマスクずれにより第１の樹脂層６の先端部３２がチップ端部３１方向に大きくずれて形成され、従来例で図６Ｄに該当し外観不良品と判定される場合でも、ｙ＞ｘである限り外観良品として判定できる。従って、外観良品を外観不良品として廃棄することが防止される。これが本実施形態の特徴になる。
【００３７】
なお、本実施形態では、第１の樹脂層６から半導体装置の角部４箇所でガードリング１７が露出されるが、対角線上にある２箇所のみを露出しても良い。２箇所のガードリングが露出していれば、該ガードリングを基準として半導体基板の各辺すべてのチッピングの大小を判別できるからである。４箇所露出されれば、より精度を高めて判別できる。
【００３８】
また、ガードリング１７の露出部は半導体装置の角部に限定する必要はなく、半導体装置の各辺に１または複数箇所、局所的に形成しても良い。この場合、ガードリング１７の露出部がチッピング３４のより近い位置に形成されることからチッピングの大小の判別制度をより高めることができる。
【００３９】
また、本実施形態では図５に示す半導体ウエハからダイシングにより個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐについて記述したが、図７に示す半導体ウエハからダイシングにより個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐの場合にも、同様の外観検査方法が適用できることはいうまでもない。
【００４０】
本実施形態の半導体装置の製造方法について、図５に示す半導体ウエハの断面図、及び該半導体ウエハから個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐ４０の断面図である図２に基づいて以下に簡単に説明する。  
【００４１】
先ず、必要な不純物拡散層等が形成された半導体基板１に熱酸化等により絶縁膜２を形成する。次に、該絶縁膜２に所定のフォトエッチング工程を経てコンタクトホールを形成する。
【００４２】
次に、所定の方法で絶縁膜２上に、該コンタクトホールを介して、半導体基板１と接続するアルミニューム（Ａｌ）等からなる第１の配線層７を形成する。また、同時にアルミニューム（Ａｌ）等からなる第１のガードリング１２を形成する。この場合、絶縁膜２にコンタクトホールを形成して、該コンタクトホールを介して、第１のガードリング１２を半導体基板１と接続させても良い。
【００４３】
次に、第１の配線層７を含む半導体基板１上にＣＶＤ法等の所定の方法で第２の絶縁膜３を堆積する。次に、第２の絶縁膜３に所定のフォトエッチング工程を経てスルーホールを形成し、該スルーホールを介して、所定の方法で第１の配線層７と接続する第２の配線層８、第１のガードリング１２と接続する第２のガードリング１３を形成する。
【００４４】
次に、第２の配線層８を含む半導体基板１上にＣＶＤ法等の所定の方法で第３の層間絶縁膜４を堆積する。次に、第３の層間絶縁膜４に所定のフォトエッチング工程を経てスルーホールを形成し、該スルーホールを介して、所定の方法で第２のガードリング１３と接続する第３のガードリング１４を形成する。同時に、第３の配線層９も形成する。第３の配線層９は第２の配線層８または第１の配線層７に不図示のスルーホールを介して接続される。
【００４５】
更に、多層構造をとる場合は同様の工程を経て、多層構造を形成するが、三層構造の場合は第３の配線層９等を含む半導体基板１上にシリコン窒化膜等からなるパッシベーション膜５を所定のＣＶＤ法により堆積する。その後、スクライブ領域１８ｂのパッシベーション膜５に所定のフォトエッチング工程を経て、パッシベーション膜除去溝２１を形成し、該パッシベーション膜除去溝２１に層間絶縁膜４を露出させる。
【００４６】
その後、ポリイミド等の樹脂膜をパッシベーション膜５上に塗布し、所定のフォトエッチング工程を経てパッシベーション除去溝２１まで延在する第１の樹脂層６を形成する。次に、第１の樹脂層６上の所定の領域に、銅（Ｃｕ）等からなる再配線層１０を、所定のめっき法等により形成する。再配線層１０は第１の樹脂層６及びパッシベーション膜５等に形成されたスルーホール（不図示）を介して第３の配線層９等に接続される。
【００４７】
次に、第１の樹脂層６を含む半導体基板１の上にポリイミド等の樹脂膜を塗布し、所定のフォトエッチング工程を経てガードリング１７の外側まで延在して被覆し、再配線層１０上の一部に開口を有する第２の樹脂層２２を形成する。最後に、第２の樹脂層２２から一部が露出する再配線層１０にめっき法等によりはんだバンプ１１等を形成する。
【００４８】
その後、半導体ウエハ７０をスクライブライン１９をセンターとしてダイシングすることにより、図２に示すＷＬＰ・ＦｌｉｐＣｈｉｐ４０が得られる。図１Ａはその平面図になる。個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐ４０は、前記手順により自動外観検査装置で外観検査され、外観不良品は除去される。  
【００４９】
本実施形態のＷＬＰ・ＦｌｉｐＣｈｉｐに、ＰＣＴ（Ｐｒｅｓｓｕｒｅ  Ｃｏｏｋｅｒ  Ｔｅｓｔ）等の信頼性テストを実施したが、従来品に比べて遜色のない結果となり、信頼性上、実用的に問題とならないことが確認出来た。第1の樹脂層６等により素子形成領域１８ａの側壁が被覆されていないが、素子形成領域１８ａの最外周部をガードリング１７で取り囲んでいることが信頼性確保に寄与しているものと判断される。
【００５０】
図３は、図２における第１の樹脂層６が存在せず、パッシベーション膜５上に直接樹脂層２２ａを形成した実施形態である。先ず、パッシベーション膜５に所定のフォトエッチング工程を経て開口部を形成し、第３の配線層９の一部を露出させる。次に、所定のめっき法により、露出した第３の配線層９上にニッケル（Ｎｉ）層等を、さらに該ニッケル（Ｎｉ）層等上に金（Ａｕ）層をめっきして、表面層が金（Ａｕ）層となるめっき電極２３を形成する。めっき電極２３は図１の再配線層１０に相当する。
【００５１】
次に、めっき電極２３を含むパッシベーション膜５上にポリイミド等からなる樹脂膜を塗布し、所定のフォトエッチング工程を経て、めっき電極２３の一部に開口を有し、パッシベーション除去溝２１まで延在する樹脂層２２ａを形成する。その後、所定のめっき法等によりめっき電極２３上にはんだバンプ１１等が形成された後、半導体ウエハはスクライブライン１９をセンターとしてダイシングされ、図３に示すＷＬＰ・ＦｌｉｐＣｈｉｐ５０が得られる。最後に、自動外観検査装置で、前述の如く、外観の良否判定がなされる。  〔第２の実施形態〕
本実施形態について、図４Ａ、図４Ｂに基づき以下に説明する。図４Ａ、図４Ｂと従来例を示す図６Ａ〜図６Ｄとの相違点は、図４Ｂでは自動外観検査方法での外観良否判定の基準ラインを、ダイシング領域のセンターである設計時のスクライブライン１９にしたことである。図４Ａと図６ＡのＷＬＰ・ＦｌｉｐＣｈｉｐ３０同士は同一構成である。
【００５２】
チップ端部３１を基準ラインとすることも考えられるがダイシングブレード幅や、ダイシング条件によりチップ端部３１の位置は大きく変化する。従って、第１の樹脂層６の先端部３２を基準ラインとする場合と同様、マージンをとらなければならない。
【００５３】
それに対して、設計時のスクライブライン１９の位置は固定されるので、図４Ｂに示すように、スクライブライン１９から、チッピング先端部３４ａまでの距離ｙ及び第１の樹脂層６の先端部３２までの距離ｘを測定し、ｘ＞ｙの場合は外観良品、ｘ＝ｙまたはｘ＜ｙの場合は外観不良品と判定することができる。
【００５４】
本実施形態の半導体装置の外観検査方法は図７に示す半導体ウエハからダイシングにより個別化されたＷＬＰ・ＦｌｉｐＣｈｉｐにも適用できることはいうまでもない。
【符号の説明】
【００５５】
１  半導体基板    ２  絶縁膜    ３  層間絶縁膜    ４  層間絶縁膜    
５  パッシベーション膜    ６  第１の樹脂層    ７  第１の配線層    
８  第２の配線層    ９  第３の配線層    １０  再配線層    １１  はんだバンプ    
１２  第１のガードリング    １３  第２のガードリング    １４  第３のガードリング    １５  ＴＥＧ領域    １７  ガードリング    １７ａ  ガードリング端部
１８ａ  素子形成領域    １８ｂ  スクライブ領域    １９  スクライブライン    
２１  パッシベーション膜除去溝    ２１ａ  絶縁膜除去溝    ２２  第２の樹脂層    ２２ａ  樹脂層    ２３  めっき電極      ３１  チップ端部    
３２  第１の樹脂層の先端部    ３３  良否判定ライン    ３４  チッピング
３４ａ  チッピング先端部    ３０，４０，５０  ＷＬＰ・ＦｌｉｐＣｈｉｐ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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