(57)【要約】【課題】ドレイン電極及びソース電極と、配線メタルとの接触抵抗が小さいＭＯＳＦＥＴを提供する。【解決手段】基板と、基板上に形成された半導体層と、半導体層の上方に形成された第１及び第２の電極と、半導体層及び第１及び第２電極の上方に形成された層間絶縁膜と、第１の電極と層間絶縁膜との間に設けられ、第１の電極を保護する保護層とを備える半導体装置が提供される。層間絶縁膜は、常圧ＣＶＤ法により成膜される。保護層は、層間絶縁膜の成膜過程において、ソース電極及びドレイン電極の上面の酸化を防止する。【選択図】図１
2013143503.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層の上方に形成された第１及び第２の電極と、
前記半導体層及び前記第１及び第２の電極の上方に形成された層間絶縁膜と
前記第１の電極と前記層間絶縁膜との間に設けられ、前記第１の電極を保護する保護層と
を備える半導体装置。
【請求項２】
前記層間絶縁膜は、常圧ＣＶＤ法により形成された酸化膜を含む
請求項１に記載の半導体装置。
【請求項３】
前記第１の電極は、電極をアニールする電極アニール温度より高温の融点を有する高融点金属、当該高融点金属の合金、または当該高融点金属の化合物を含む
請求項２に記載の半導体装置。
【請求項４】
前記電極アニール温度は、５００℃以上９００℃以下である
請求項３に記載の半導体装置。
【請求項５】
前記保護層は、前記第１の電極が実質的に酸化されることを防ぐ
請求項２から４のいずれか一項に記載の半導体装置。
【請求項６】
前記保護層は、不動態膜を形成する金属、当該金属の合金、または当該金属の化合物を含む
請求項５に記載の半導体装置。
【請求項７】
前記不動態膜を形成する金属、当該金属の合金、または当該金属の化合物は、Ｃｒ、Ｎｉ、Ｆｅ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｂｅ、Ｍｇ、Ｍｎ、Ｙ、Ｚｒ、Ｌａ、Ｎｄ、Ｔｂ、Ｈｏ、Ｅｒ、Ｙｂ、Ｄｙ、Ｈｆ、Ｐｂからなる群から選択される金属、当該金属の合金、または当該金属の化合物である
請求項６に記載の半導体装置。
【請求項８】
前記保護層は、前記常圧ＣＶＤ法の成膜温度及び酸素分圧において、実質的に酸化されない金属、当該金属の合金、または当該金属の化合物を含む
請求項５に記載の半導体装置。
【請求項９】
前記実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、前記常圧ＣＶＤ法の成膜温度において酸素分圧が１０−３４ａｔｍ以上で酸化反応が平衡に達する金属、当該金属の合金、または当該金属の化合物である
請求項８に記載の半導体装置。
【請求項１０】
前記実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、Ｃｕ、Ａｕ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｂ、Ｓｎ、Ｒｅ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄ、Ｒｕからなる群から選択される金属、当該金属の合金、または当該金属の化合物である
請求項９に記載の半導体装置。
【請求項１１】
前記保護層は、前記第１の電極の上面を覆うように形成される
請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記保護層は、前記第１の電極の側面をさらに覆うように形成される
請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の電極は絶縁膜によって離隔されており、
前記保護層は、前記第１の電極の前記側面から、前記絶縁膜上を前記基板の主面と略平行に伸長する伸長部を有する
請求項１２に記載の半導体装置。
【請求項１４】
前記保護層は、前記第１の電極の上面と共通の底面を有し、前記第１の電極の前記側面から前記基板の主面と略平行に伸長する伸長部を有する
請求項１２または１３に記載の半導体装置。
【請求項１５】
基板上に半導体層を堆積する段階と、
前記半導体層の上方に第１の電極を形成する段階と、
前記第１の電極を保護する保護層を形成する段階と、
前記半導体層の上方に第２の電極を形成する段階と、
前記半導体層及び前記第１及び第２の電極の上方に常圧ＣＶＤ法により層間絶縁膜を形成する段階と
を備える半導体装置の製造方法。
【請求項１６】
前記層間絶縁膜は、酸化膜を含む
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の電極は、電極をアニールする電極アニール温度より高温の融点を有する高融点金属を含む
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記電極アニール温度は、５００℃以上９００℃以下である
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記保護層は、前記第１の電極が実質的に酸化されることを防ぐ
請求項１５から１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記保護層を形成する段階は、前記第１の電極の表面に不動態膜を形成する金属、当該金属の合金、または当該金属の化合物を成膜する段階を含む
請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記不動態膜を形成する金属、当該金属の合金、または当該金属の化合物は、Ｃｒ、Ｎｉ、Ｆｅ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｂｅ、Ｍｇ、Ｍｎ、Ｙ、Ｚｒ、Ｌａ、Ｎｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ、Ｄｙ、Ｈｆ、Ｐｂからなる群から選択される金属、当該金属の合金、または当該金属の化合物である
請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記保護層を形成する段階は、前記常圧ＣＶＤ法の成膜温度及び酸素分圧において、実質的に酸化されない金属、当該金属の合金、または当該金属の化合物を前記第１の電極の表面に形成する段階を含む
請求項１９に記載の半導体装置の製造方法。
【請求項２３】
前記実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、前記常圧ＣＶＤ法の成膜温度において酸素分圧が１０−３４ａｔｍ以上で酸化反応が平衡に達する金属、当該金属の合金、または当該金属の化合物である
請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、Ｃｕ、Ａｕ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｂ、Ｓｎ、Ｒｅ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄ、Ｒｕからなる群から選択される金属、当該金属の合金、または当該金属の化合物である
請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記保護層を形成する段階は、前記第１の電極の上面を覆うように当該保護層を形成する段階を含む
請求項１５から２４のいずれか一項に記載の半導体装置の製造方法。
【請求項２６】
前記保護層を形成する段階は、前記第１の電極の側面をさらに覆うように当該保護層を形成する段階を含む
請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記第１及び第２の電極は絶縁膜によって離隔されており、
前記保護層を形成する段階は、前記第１の電極の前記側面から、前記絶縁膜上を前記基板の主面と略平行に伸長する伸長部を形成する段階を含む
請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記保護層を形成する段階は、前記第１の電極の上面と共通の上面を有し、前記第１の電極の前記側面から前記基板の主面と略平行に伸長する伸長部を形成する段階を含む
請求項２６または２７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴなどの半導体素子の配線を形成する場合に、別の電極をまたぐ必要がある。これら配線間の絶縁を維持するために、当該半導体素子の電極の上部に層間絶縁膜が形成されている（例えば、特許文献１参照）。層間絶縁膜には、信頼性、生産性にすぐれたシリコン酸化物が一般に使用されている。
特許文献１  特開平１１−１４５４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、層間絶縁膜がシリコン酸化物から形成される場合、層間絶縁膜を堆積する過程において使用される酸素により、電極の表面が酸化されてしまう。その結果、電極と配線メタルとの接触抵抗が増加してしまう。接触抵抗が増加すると、オン抵抗が増加し、半導体素子のスイッチング速度の低下をまねく。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、基板と、基板上に形成された半導体層と、半導体層の上方に形成された第１及び第２の電極と、半導体層及び第１及び第２電極の上方に形成された層間絶縁膜と、第１の電極と層間絶縁膜との間に設けられ、第１の電極を保護する保護層とを備える半導体装置が提供される。
【０００５】
本発明の第２の態様においては、基板上に半導体層を堆積する段階と、半導体層の上方に第１の電極を形成する段階と、第１の電極を保護する保護層を形成する段階と、半導体層の上方に第２の電極を形成する段階と、半導体層及び第１及び第２の電極の上方に常圧ＣＶＤ法により層間絶縁膜を形成する段階とを備える半導体装置の製造方法が提供される。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】実施形態にかかるＭＯＳＦＥＴの断面図である。
【図２】図１に示すＭＯＳＦＥＴのソース電極周辺の領域の拡大図である。
【図３】化学反応により元素の酸化物が生成されるときの、温度と標準ギブスエネルギーの変化の関係を示したエリンガム図である。
【図４】図２に示した保護層の変形例を示す。
【図５】図２に示した保護層の他の変形例を示す。
【図６】図２に示した保護層の他の変形例を示す。
【図７】図１に示すＭＯＳＦＥＴの製造方法を説明する工程図である。
【図８】図７の後工程を示す工程図である。
【図９】図８の後工程を示す工程図である。
【図１０】図９の後工程を示す工程図である。
【図１１】図１０の後工程を示す工程図である。
【図１２】図１１の後工程を示す工程図である。
【図１３】図１２の後工程を示す工程図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本発明の実施形態にかかるＭＯＳＦＥＴ１００の断面図である。以下、ＭＯＳＦＥＴ１００は、窒化物系ＭＯＳＦＥＴとして説明するが、これに限定されず、他の化合物半導体ＭＯＳＦＥＴであってよい。また、「上」、「下」の用語はそれぞれ基板から離れる方向及び基板に近づく方向を指し、ＭＯＳＦＥＴ１００が実装された状態での上下関係を指すものではない。
【００１０】
ＭＯＳＦＥＴ１００は、基板１０１と、基板１０１上に形成された半導体層１４０と、半導体層１４０上に堆積されたゲート絶縁膜１０６と、半導体層１４０の上方に形成されたドレイン電極１０９、ソース電極１１０及びゲート電極１１１と、半導体層１４０ならびにドレイン電極１０９、ソース電極１１０及びゲート電極１１１の上方に形成された層間絶縁膜１１３と、ドレイン電極１０９及びソース電極１１０と層間絶縁膜１１３との間に設けられ、ドレイン電極１０９及びソース電極１１０を保護する保護層１１２とを備える。ここで、ソース電極１１０及びドレイン電極１０９は、第１の電極の一例であり、ゲート電極１１１は第２の電極の一例である。
【００１１】
基板１０１は、面方位（１１１）のシリコン基板であってよい。基板１０１上には、バッファ層１０２、チャネル層１０３、及び、電子供給層１０４を含む半導体層１４０がエピタキシャル成長により堆積されている。バッファ層１０２は、基板１０１を形成するＳｉとチャネル層１０３を形成するＧａＮとの格子定数差に起因する転位密度を低減し、基板１０１全体の反りを低減するために設けられている。本例のバッファ層１０２は、ＡｌＮ層とＧａＮ層とが交互に堆積された複合層を少なくとも一層有する。複合層の層数は、例えば、８層である。複合層の層数は、これに限定されない。
【００１２】
バッファ層１０２上には、チャネル層１０３がエピタキシャル成長により堆積されている。チャネル層１０３は、以下に説明するゲート電極１１１の直下の領域に反転層を形成する。チャネル層１０３は、ｐ型ＧａＮ層であってよい。
【００１３】
チャネル層１０３上には、電子供給層１０４がエピタキシャル成長により堆積されている。電子供給層１０４は、チャネル層１０３よりもバンドギャップエネルギーが大きい。電子供給層１０４は、ＡｌＧａＮ層であってよい。電子供給層１０４とチャネル層１０３とのヘテロ接合界面には、ＡｌＧａＮとＧａＮとの格子定数差に起因するピエゾ分極による２次元電子ガスが生成される。尚、チャネル層１０３と電子供給層１０４との間にチャネル層１０３より低濃度のｐ型ＧａＮ層またはノンドープＧａＮ層をエピタキシャル成長させてドリフト層を形成してもよい。
【００１４】
チャネル層１０３及び電子供給層１０４には、電子供給層１０４の表面から基板１０１の方向に向かって、チャネル層１０３の一部にまで達するリセス部１０５が形成されている。電子供給層１０４上及びリセス部１０５の内側面にはゲート絶縁膜１０６が堆積されている。ゲート絶縁膜１０６は、ＳｉＯ２であってよい。
【００１５】
電子供給層１０４上には、リセス部１０５を挟んで、ドレイン電極１０９及びソース電極１１０が形成されている。ドレイン電極１０９及びソース電極１１０は、電子供給層１０４とオーミック接合する金属により形成されている。ドレイン電極１０９及びソース電極１１０を電子供給層１０４とオーミック接合させるために、所定の温度で電極アニール処理を行う。ここで、電極アニールとは、ドレイン電極１０９及びソース電極１１０と電子供給層１０４とをオーミック接合させるためのオーミックアニールを指す。
【００１６】
電極アニール温度は、５００℃以上である。電極アニール温度は、５００℃から９００℃であってよい。好ましくは、電極アニール温度は５００℃から８００℃である。さらに好ましくは、電極アニール温度は６００℃から７００℃である。ドレイン電極１０９及びソース電極１１０は、電極をアニールする電極アニール温度より高温の融点を有する高融点金属、当該高融点金属の合金、または当該高融点金属の化合物を含む。ドレイン電極１０９及びソース電極１１０が電極アニール温度より高温の融点を有する金属で形成されることで、電極アニール処理によりこれらの電極が融解することはない。例えば、ドレイン電極１０９及びソース電極１１０は、Ｔｉ／Ａｌの多層構造であってよい。
【００１７】
チャネル層１０３の上方のゲート絶縁膜１０６上であって、リセス部１０５の内部及びリセス部１０５の開口部周辺の領域には、ゲート電極１１１が形成されている。ゲート電極１１１は、Ｔｉ／Ａｕ／Ｔｉの多層構造であってよい。ゲート電極１１１はショットキー電極であってもよい。
【００１８】
ゲート電極１１１に正の電圧が印加されると、チャネル層１０３においてゲート絶縁膜１０６の直下の領域に反転層が形成され、これがチャネルとなる。２次元電子ガスはチャネルを通って、ソース電極１１０からドレイン電極１０９へ高速で移動する。ゲート電極１１１に負またはゼロの電圧が印加されると、反転層が消滅し、ソース電極１１０からドレイン電極１０９に移動する２次元電子ガスはリセス部１０５によって遮断される。したがって、ノーマリーオフ動作する窒化物系ＭＯＳＦＥＴを実現することができる。なお、耐圧を向上させるために、ゲート電極１１１とドレイン電極１０９との間にリサーフ領域を設けてもよい。
【００１９】
層間絶縁膜１１３は、半導体層１４０ならびにドレイン電極１０９、ソース電極１１０、及びゲート電極１１１の上方に形成される。層間絶縁膜１１３上には配線メタルが形成される。配線メタルとドレイン電極１０９、ソース電極１１０、及びゲート電極１１１とは層間絶縁膜１１３に形成されたビアホールによって電気的に接続される。層間絶縁膜１１３は、ＭＯＳＦＥＴ１００のそれぞれの電極どうしを電気的に絶縁するとともに、外部環境からＭＯＳＦＥＴ１００の内部への物質（例えば、ナトリウム、水分）の侵入を防ぐ機能を有する。層間絶縁膜１１３は、ＳｉＯ２、ＰＳＧ（Phosphorus Silicon Glass）、ＢＰＳＧ（Boron Phosphorus Silicon Glass）などであってよい。
【００２０】
ドレイン電極１０９及びソース電極１１０と層間絶縁膜１１３との間には、第１の電極を保護する保護層１１２が設けられている。ここで、ドレイン電極１０９及びソース電極１１０を保護するとは、ドレイン電極１０９及びソース電極１１０が実質的に酸化されることを防ぐことを指す。ドレイン電極１０９及びソース電極１１０が実質的に酸化されるとは、ドレイン電極１０９及びソース電極１１０の上面が酸化されること、ドレイン電極１０９及びソース電極１１０の上面から一定の深さの内部まで酸化されること、及び、ドレイン電極１０９及びソース電極１１０の全体が酸化されることを含む。本例では、ドレイン電極１０９及びソース電極１１０の上面に保護層１１２が形成されているが、ゲート電極１１１の上面にも保護層１１２が形成されてもよい。
【００２１】
層間絶縁膜１１３は、常圧ＣＶＤ法により形成された酸化膜を含む。酸化膜は、ＳｉＯ２であってよい。層間絶縁膜１１３を形成する方法として、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法の３通りが考えられる。プラズマＣＶＤ法により層間絶縁膜１１３を形成しようとすると、ＭＯＳＦＥＴ１００のデバイス特性が悪化する場合がある。減圧ＣＶＤ法により層間絶縁膜１１３を形成しようとすると、反応温度は８００℃以上に維持される。ドレイン電極１０９及びソース電極１１０及びゲート電極１１１を構成する金属の融点は、８００℃以下であることが多く、減圧ＣＶＤ法では各電極が融解する場合がある。そこで、層間絶縁膜１１３を形成するには、反応温度が４００℃から５００℃程度の常圧ＣＶＤ法を用いるのが好ましい。なお、触媒ＣＶＤ法によって層間絶縁膜１１３を形成することもできる。
【００２２】
常圧ＣＶＤ法においては、反応ガス中の酸素分圧が他の方法に比べ高いので、反応ガス雰囲気中においてドレイン電極１０９及びソース電極１１０の上面及び側面が酸素に曝されて酸化しやすい。ドレイン電極１０９及びソース電極１１０が酸化されると、配線メタルとの間の接触抵抗が大きくなり、結果として、オン抵抗が大きくなる。そこで、ドレイン電極１０９及びソース電極１１０の酸化を防止することで、配線メタルとの接触抵抗を低減させることが望ましい。保護層１１２は、ドレイン電極１０９及びソース電極１１０の酸化を効果的に防止することができる。
【００２３】
図２は、ＭＯＳＦＥＴ１００のソース電極１１０を含む領域Ａを拡大して示す。以下では、ソース電極１１０側について説明するが、ドレイン電極１０９側にも同様に保護層１１２が形成される。ドレイン電極１０９側については説明を省略する。電極アニール温度より高い融点を有する金属から形成されるソース電極１１０の上面１１５には、保護層１１２が形成されている。本例では、保護層１１２は、ソース電極１１０の上面を覆うように形成される。ソース電極１１０の底面１３０は、電子供給層１０４とオーミック接合している。
【００２４】
本例において保護層１１２は、不動態膜を形成する金属、当該金属の合金、または当該金属の化合物を含む。ここで、不動態膜は、金属、当該金属の合金、または当該金属の化合物自身が自然酸化した結果、生じる膜を指す。ソース電極１１０の上面１１５に緻密な不動態膜を形成することにより、酸化反応がソース電極１１０の内部にまで進まないので、ソース電極１１０の酸化を防止できる。
【００２５】
不動態膜の厚さは、数ナノメートルのオーダーであってよい。不動態膜を形成する金属、当該金属の合金、または当該金属の化合物は、Ｃｒ、Ｎｉ、Ｆｅ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｂｅ、Ｍｇ、Ｍｎ、Ｙ、Ｚｒ、Ｌａ、Ｎｄ、Ｔｂ、Ｈｏ、Ｅｒ、Ｙｂ、Ｄｙ、Ｈｆ、Ｐｂからなる群から選択される金属、当該金属の合金、または当該金属の化合物であってよい。
【００２６】
他の例として保護層１１２は、常圧ＣＶＤ法の成膜温度及び酸素分圧において、実質的に酸化されない金属、当該金属の合金、または当該金属の化合物を含む非酸化性膜である。ここで、非酸化性膜とは、常圧ＣＶＤ法による層間絶縁膜１１３の成膜条件下で、実質的に酸化されない膜を指す。保護層１１２として非酸化性膜を使用することにより、保護層１１２及びその直下のソース電極１１０の上面１１５は酸化されない。したがって、ソース電極１１０の酸化が防止される。非酸化性膜の厚さは、数十ナノメートルのオーダーであってよい。
【００２７】
図３は、化学反応により元素の酸化物が生成されるときの、温度と標準ギブスエネルギーの変化の関係を示したエリンガム図である。縦軸は、化学反応におけるギブスエネルギーの変化量ΔＧを表す生成自由エネルギー（ｋＪ／ｍｏｌ）を表す。横軸は、絶対温度Ｔ（Ｋ）を表す。グラフの横軸及び縦軸に沿った外側の線は酸化反応における酸素分圧（Ｐａ）を示す。
【００２８】
ソース電極１１０がタングステン（Ｗ）から形成される場合の例について説明する。Ｗの酸化反応を示す直線に着目すると、温度が６７３Ｋ（約４００℃）におけるギブスエネルギー変化は、図中のＸ点から、１モルあたり約５５０キロジュールであることがわかる。このＸ点とＱ点とを結んだ直線を酸素分圧の線に外挿すると、酸素分圧が約１０−３９Ｐａ（約１０−３４ａｔｍ）の位置で交差する。このことは、Ｗの酸化反応が、６７３Ｋで約１０−３９Ｐａの酸素分圧のガスにおいて平衡となることを示している。
【００２９】
つまり、常温ＣＶＤの成膜温度である約４００℃において、酸素分圧が約１０−３９Ｐａ以上で酸化反応が平衡に達する元素は、ソース電極１１０を構成するＷに比べ還元される方向に反応が進むためＷよりも酸化されにくい。換言すれば、非酸化性膜を構成する実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、常圧ＣＶＤ法の成膜温度において酸素分圧が１０−３４ａｔｍ以上で酸化反応が平衡に達する金属、当該金属の合金、または当該金属の化合物であるのが好ましい。
【００３０】
具体的には、図３を参照すると、常温ＣＶＤ法の成膜温度である約６７３Ｋ（約４００℃）において、酸素分圧が約１０−３９Ｐａ（約１０−３４ａｔｍ）以上で酸化反応が平衡に達する金属として、Ｐｂ、Ｃｕ、Ｃｏ、Ｎｉ、Ｆｅがあげられる。つまり、これらの金属は、層間絶縁膜１１３の成膜段階において実質的に酸化されない金属である。したがって、これらの金属、当該金属の合金、または当該金属の化合物により、非酸化性膜を形成するのが好ましい。
【００３１】
一方、常温ＣＶＤ法の成膜温度である約６７３Ｋ（約４００℃）において、酸素分圧が約１０−３９Ｐａ（約１０−３４ａｔｍ）以下で、酸化反応が平衡に達する金属として、Ｃｒ、Ｍｎ、Ｍｏ、Ｔｉ、Ａｌ、Ｍｇがあげられる。つまり、これらの金属は、ソース電極１１０を構成するＷに比べ酸化反応が進む金属である。したがって、これらの金属、当該金属の合金、または当該金属の化合物により、ソース電極１１０上に保護層１１２を形成するのは好ましくない。
【００３２】
上述したＰｂ、Ｃｕ、Ｃｏ、Ｎｉ、Ｆｅ以外に、非酸化性膜を構成するのに適した実質的に酸化されない金属、当該金属の合金、または当該金属の化合物は、Ａｕ、Ｓｎ、Ｒｅ、Ｉｒ、Ｐｔ、Ｒｈ、Ｒｕからなる群から選択される金属、当該金属の合金、または当該金属の化合物である。なお、本例では、ソース電極１１０がＷから形成される場合を説明したが、ソース電極１１０を構成する金属はＷに限定されず、電子供給層１０４とオーミック接合する金属であればよい。
【００３３】
図４は、図２に示した保護層１１２の変形例を示す。本例において、保護層１１８は、ソース電極１１０の側面１１９をさらに覆うように形成される。保護層１１８は、上述した不動態膜であってもよいし、非酸化性膜であってもよい。本例の保護層１１８は、ソース電極１１０の上面１１５及び側面１１９を完全に覆っている。そのため、ソース電極１１０の上面１１５のみならず、側面１１９の酸化を防止することができる。
【００３４】
図５は、図２に示した保護層１１２の他の変形例を示す。本例において、保護層１２０は、ソース電極１１０の側面１１９から、ゲート絶縁膜１０６上を基板１０１の主面と略平行に伸長する伸長部１２１を有する。保護層１２０は、上述した不動態膜であってもよいし、非酸化性膜であってもよい。本例の保護層１２０は、ソース電極１１０の上面１１５及び側面１１９を完全に覆っている。また、本例の保護層１２０は、ゲート絶縁膜１０６上を基板１０１の主面と略平行に伸長する伸長部１２１を有する。なお、当該伸長部１２１の先端部とゲート電極１１１とは、所定の距離だけ離隔されている。本例においても、ソース電極１１０の上面１１５のみならず、側面１１９の酸化を防止することができる。また、ソース電極１１０の側面から伸長する伸長部１２１を有することで、マスクの位置合わせを厳密に行う必要がなく、マージンをとることができるので設計の自由度が増す。
【００３５】
図６は保護層１１２の他の変形例を示す。本例において、保護層１２２は、ソース電極１１０の上面１１５と共通の底面１２３を有し、ソース電極１１０の側面１１９から基板１０１の主面と略平行に伸長する伸長部１２４を有する。保護層１２２は、上述した不動態膜であってもよいし、非酸化性膜であってもよい。本例の保護層１２２は、ソース電極１１０の上面１１５を覆っている。また、本例の保護層１２２は、ソース電極１１０の側面１１９から基板の主面と略平行に伸長する伸長部１２４を有する。本例においても、ソース電極１１０の上面１１５の酸化を防止することができる。また、伸長部１２４を設けることで、マスクの位置合わせを厳密に行う必要がなく、マージンをとることができるので、設計の自由度が増す。
【００３６】
次に、本発明の実施形態にかかるＭＯＳＦＥＴ１００の製造方法について説明する。図７から１３はＭＯＳＦＥＴ１００の製造工程を示す工程図である。ＭＯＳＦＥＴ１００を製造する方法は、基板１０１上に半導体層１４０を堆積する段階と、半導体層１４０の表面にリセス部１０５を形成する段階と、基板１０１の表面全体にゲート絶縁膜１０６を形成する段階と、半導体層１４０の上方にドレイン電極１０９及びソース電極１１０を形成する段階と、ドレイン電極１０９及びソース電極１１０を保護する保護層１１２を形成する段階と、半導体層１４０の上方にゲート電極１１１を形成する段階と、半導体層１４０並びにドレイン電極１０９、ソース電極１１０及びゲート電極１１１の上方に常圧ＣＶＤ法により層間絶縁膜１１３を形成する段階とを備える。
【００３７】
図７は、基板１０１上に半導体層１４０を堆積する段階を示す工程図である。基板１０１は面方位（１１１）のシリコン基板であってよい。基板１０１は、サファイア、ＳｉＣから形成されてもよい。半導体層１４０は、ＭＯＣＶＤ法を用いたエピタキシャル成長により堆積してよい。基板１０１上に半導体層１４０を堆積する段階は、基板１０１上にバッファ層１０２をエピタキシャル成長させる段階と、バッファ層１０２上にチャネル層１０３をエピタキシャル成長する段階と、チャネル層１０３上に電子供給層１０４をエピタキシャル成長する段階とを有する。
【００３８】
バッファ層１０２をエピタキシャル成長させる段階は、成長温度を例えば１０５０℃に維持し、所定の流量のトリメチルガリウム（ＴＭＧａ）と、トリメチルアルミニウム（ＴＭＡＩ）と、ＮＨ３とを導入し、ＧａＮ／ＡｌＮを交互に積層して複合層を積層する段階を含む。複合層におけるＧａＮ層の厚さは２００ｎｍであってよく、ＡｌＮ層の厚さは２０ｎｍであってよい。バッファ層１０２は、例えば８層の複合層を積層して構成される。それぞれの複合層を構成するＧａＮ層の層厚は基板１０１から離れる方向に徐々に厚くなるようにエピタキシャル成長してよい。
【００３９】
バッファ層１０２上にチャネル層１０３をエピタキシャル成長する段階は、成長温度を１０５０℃に維持したまま、所定流量のＴＭＧａ、ＮＨ３、ｐ型ドーパント源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を導入して、ｐ型ＧａＮ層からなるチャネル層１０３を形成する段階を含む。Ｍｇのドープ濃度は、１×１０１７ｃｍ−３程度であってよい。チャネル層１０３の層厚は５００ｎｍであってよい。ｐ型ドーパントは、Ｍｇの他にＢｅであってもよい。
【００４０】
チャネル層１０３上に電子供給層１０４をエピタキシャル成長する段階は、成長温度を１０５０℃に維持したまま、所定流量のＴＭＧａ、ＴＭＡｌ、ＮＨ３を導入し、ＡｌＧａＮからなる電子供給層１０４をエピタキシャル成長する段階を含む。Ａｌの組成比は１０％から３０％であってよい。Ａｌの組成比は、約２５％が好ましい。電子供給層１０４の層厚は、２０ｎｍであってよい。
【００４１】
図８は、図７の後工程である、リセス部１０５を形成する段階の工程図である。リセス部１０５を形成する段階は、フォトリソグラフィー技術を使って、リセス部１０５を形成するべき領域に開口を有するマスクを形成する段階と、マスクを使ってエッチングする段階を有する。マスクは、ＳｉＯ２、ＳｉＮ、アモルファスシリコン等であってよい。エッチングは、Ｃｌ２ガスを用いたドライエッチングであってよい。エッチングの時間を調節することにより、電子供給層１０４の表面からチャネル層１０３の一部に至るリセス部１０５を形成することができる。
【００４２】
図９は、図８の後工程である、ゲート絶縁膜１０６を形成する段階の工程図である。ゲート絶縁膜１０６を形成する段階は、ＳｉＨ４及びＮ２Ｏを原料ガスとしてプラズマＣＶＤ法を用いて膜厚６０ｎｍ程度のＳｉＯ２膜を形成する段階を含む。ゲート絶縁膜１０６は、電子供給層１０４の表面及びリセス部１０５の内側面に形成される。
【００４３】
図１０は、図９の後工程である、半導体層の上方にドレイン電極１０９及びソース電極１１０を形成する段階を示す工程図である。ドレイン電極１０９及びソース電極１１０を形成する段階は、フォトリソグラフィー技術を使って、ドレイン電極１０９及びソース電極１１０を形成するべき領域に開口部を有するマスクを形成する段階と、当該マスクを使って、ゲート絶縁膜１０６を除去する段階と、スパッタ法により電極となる金属を蒸着させる段階と、リフトオフ法によりドレイン電極１０９及びソース電極１１０を形成する段階を有する。ドレイン電極１０９及びソース電極１１０は、Ｔｉ／Ａｌの積層構造であってよい。それぞれの膜厚は２５ｎｍ、３００ｎｍであってよい。電極を形成した後、電子供給層１０４と、ドレイン電極１０９及びソース電極１１０とをオーミック接合させるための電極アニール処理を行う。電極アニール温度は、５００℃以上である。電極アニール温度は、５００℃から９００℃であってよい。好ましくは、電極アニール温度は５００℃から８００℃である。さらに好ましくは、電極アニール温度は６００℃から７００℃である。電極アニール処理は、これらの温度で、例えば、１０分間行う。
【００４４】
図１１は、図１０の後工程である、保護層１１２を形成する段階を示す工程図である。保護層１１２を形成する段階は、フォトリソグラフィー技術により、ドレイン電極１０９とソース電極１１０を形成するべき位置に開口部を有するマスクを形成する段階と、ドレイン電極１０９とソース電極１１０の上面１１５に不動態膜を形成する金属をスパッタ法により蒸着する段階と、不動態化処理を行う段階と、リフトオフによりドレイン電極１０９及びソース電極１１０上に保護層１１２を成膜する段階とを有する。不動態膜を形成する金属は、Ｃｒ、Ｎｉ、Ｆｅ、Ｃｏ、Ｔｉ、Ｔａ、Ｎｂ、Ｂｅ、Ｍｇ、Ｍｎ、Ｙ、Ｚｒ、Ｌａ、Ｎｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ、Ｄｙ、Ｈｆ、Ｐｂからなる群から選択される金属である。
【００４５】
不動態化処理は、陽極酸化処理、強酸性液への浸漬処理、酸素雰囲気中での加熱処理などにより実行してよい。なお、不動態膜を形成する金属薄膜をドレイン電極１０９及びソース電極１１０の上面１１５に成膜する段階は、ドレイン電極１０９及びソース電極１１０を形成する段階において同時に実行してもよい。つまり、ドレイン電極１０９及びソース電極１１０を形成する段階で用いたマスクをそのまま使って、最上面に不動態膜を形成する金属を成膜してもよい。不動態膜の膜厚は数ナノメートル程度であってよい。なお、上述した不動態化処理を行わず、不動態膜となる金属薄膜を自然酸化させることにより、不動態膜を得てもよい。こうすることで、工程数を減らすことができる。
【００４６】
他の例において、保護層１１２を形成する段階は、フォトリソグラフィー技術により、ドレイン電極１０９とソース電極１１０の領域にのみ開口部を有するマスクを形成する段階と、基板１０１の表面全体に実質的に酸化されない非酸化性膜を形成する金属をスパッタ法により蒸着する段階と、リフトオフによりドレイン電極１０９及びソース電極１１０上に保護層１１２を成膜する段階とを有する。実質的に酸化されない金属は、Ｃｕ、Ａｕ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｂ、Ｓｎ、Ｒｅ、Ｉｒ、Ｐｔ、Ｒｈ、Ｐｄ、Ｒｕからなる群から選択される金属である。なお、実質的に酸化されない非酸化性膜を形成する金属をスパッタ法により蒸着する段階は、ドレイン電極１０９及びソース電極１１０を形成する段階において同時に実行してもよい。つまり、ドレイン電極１０９及びソース電極１１０を形成する段階で用いたマスクをそのまま使って最上面に非酸化性膜を形成する金属を成膜してもよい。非酸化性膜の膜厚は数十ナノメートル程度であってよい。
【００４７】
図１２は、図１１の後工程である、ゲート電極１１１を形成する段階を示す工程図である。ゲート電極１１１を形成する段階は、フォトリソグラフィー技術を使って、ゲート絶縁膜１０６上において、ゲート電極１１１を形成するべき領域に開口部を有するマスクを形成する段階と、スパッタ法により金属の薄膜を蒸着させる段階と、リフトオフ法によりゲート電極１１１を形成する段階を有する。ゲート電極１１１は、Ｔｉ／Ａｕ／Ｔｉの積層構造であってよい。それぞれの膜厚は２５ｎｍ、２０ｎｍ、２５ｎｍであってよい。リセス部１０５の内側及びリセス部１０５の開口部の周辺にゲート電極１１１が形成される。
【００４８】
なお、保護層１１２を形成する段階と、ゲート電極１１１を形成する段階は、この順でなくてもよい。つまり、ゲート電極１１１を形成した後、保護層１１２を形成する段階を実行してもよい。
【００４９】
図１３は、図１２の後工程である、層間絶縁膜１１３を形成する段階を示す工程図である。層間絶縁膜１１３を形成する段階は、ＳｉＨ４及びＯ２を原料ガスとして常圧ＣＶＤ法によってＳｉＯ２膜を形成する段階を含む。ＳｉＨ４、Ｏ２及びＰＨ３を原料ガスとして常圧ＣＶＤ法によってＰＳＧ膜を形成してもよい。常圧ＣＶＤ法の反応温度は４００℃から４５０℃であってよい。常圧ＣＶＤ法以外に、触媒ＣＶＤ法によって層間絶縁膜１１３を成膜してもよい。層間絶縁膜１１３を成膜した後、層間絶縁膜１１３にビアホールを設け、配線メタルをスパッタ法により蒸着してよい。
【００５０】
本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、ドレイン電極１０９及びソース電極１１０と配線メタルとの接触抵抗を減少させることができる。その結果、オン抵抗が小さく、スイッチング速度が向上したＭＯＳＦＥＴ１００を簡単なプロセスによって製造することが可能となる。
【００５１】
窒化物系ＭＯＳＦＥＴ及びその製造方法の実施形態について説明したが、これに限定されず、窒化物系以外の化合物半導体ＭＯＳＦＥＴ、シリコン系ＭＯＳＦＥＴについて適用することもできる。また、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ、ＨＥＭＴに適用することもできる。
【００５２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５４】
１００  ＭＯＳＦＥＴ、１０１  基板、１０２  バッファ層、１０３  チャネル層、１０４  電子供給層、１０５  リセス部、１０６  ゲート絶縁膜、１０９  ドレイン電極、１１０  ソース電極、１１１  ゲート電極、１１２保護層、１１３  層間絶縁膜、１１５  上面、１１８  保護層、１１９  側面、１２０  保護層、１２１  伸長部、１２２  保護層、１２３  底面、１２４  伸長部、１３０  底面、１４０  半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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