(57)【要約】【課題】電気泳動表示装置の駆動回路において、電源喪失時に表示部の表示クリアの動作が行われず、例えば時刻表示のように誤った表示がそのまま続けられてしまうという不具合を回避する。【解決手段】電気泳動表示装置の駆動回路において、表示設定レジスタ１２にユーザーが表示クリア信号、表示保持信号を事前に設定しておく。そして、電源が喪失された場合であって、表示設定レジスタ１２に表示クリア信号が保持されている場合には、電源低下を低電圧検出回路１１ａにより検出し、表示設定レジスタ１２の設定に応じて表示部の表示をクリアし、又は保持するようにした。【選択図】図１
2013156392.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素からなる表示部を備え、各画素は、共通電圧が印加された共通電極と、画素電極と、該共通電極と該画素電極の間に挟持された電気泳動粒子を含むマイクロカプセルと、を備える電気泳動表示装置の駆動回路であって、
電源電圧より高い第１の電圧と、この第１の電圧より高い第２の電圧と、この第２の電圧を、前記共通電圧を基準として極性反転してなる第３の電圧と、を生成する電圧生成回路と、
前記第１乃至第３の電圧をそれぞれ保持する第１乃至第３のバックアップコンデンサと、
表示クリア信号、表示保持信号のいずれかを保持する表示設定レジスタと、
前記第１の電圧の供給を受けて動作し、前記電源電圧の低下を検出する低電圧検出回路と、前記第１の電圧の供給を受けて動作し、前記低電圧検出回路により電源電圧の低下が検出され、かつ前記表示設定レジスタに前記表示クリア信号が保持されている時に、前記表示クリア信号を出力する表示制御回路とを有する表示設定回路と、
外部から入力される表示データに応じて、前記第２の電圧、前記第３の電圧、共通電圧のいずれかを前記画素電極に出力すると共に、前記表示設定回路から出力された前記表示クリア信号に応じて、前記表示部の表示をクリアするために前記第２又は第３の電圧を前記画素電極に出力する駆動電圧出力回路と、を備えることを特徴とする電気泳動表示装置の駆動回路。
【請求項２】
前記表示設定回路は、前記低電圧検出回路により電源電圧の低下が検出され、かつ前記表示設定レジスタに前記表示保持信号が保持されている時に、前記表示保持信号を出力し、前記駆動電圧生成回路は、前記表示設定回路から出力された前記表示保持信号に応じて、前記表示部の表示を保持するために前記共通電圧を前記画素電極に供給することを特徴とする請求項１に記載の電気泳動表示装置の駆動回路。
【請求項３】
前記電圧生成回路は、前記電源電圧より低い第４の電圧を生成し、この第４の電圧を保持する第４のバックアップコンデンサを備え、
前記低電圧検出回路は、ソースに前記第１の電圧が印加され、ゲートに前記第４の電圧が印加されたＮチャネル型の第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタのドレインと接地の間に直列接続されたＰチャネル型の第２のＭＯＳトランジスタ及びＮチャネル型の第３のＭＯＳトランジスタからなり、前記電源電圧が入力端子に印加され、前記電源電圧が低下した時に出力端子から低電圧検出信号を出力するインバータと、
前記低電圧検出信号の電圧レベルを前記第１の電圧にレベルシフトする第１のレベルシフト回路と、を備えることを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動回路。
【請求項４】
前記第１のレベルシフト回路は、共通のソースの前記第１の電圧が印加され、ゲートとドレインがクロス接続されたＰチャネル型の第４及び第５のＭＯＳトランジスタと、前記第４のトランジスタのドレインと接地の間に接続され、ゲートに前記インバータの出力信号が印加されたＮチャネル型の第６のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインと接地の間に接続され、ゲートに前記電源電圧が印加されたＮチャネル型の第７のＭＯＳトランジスタと、を備えることを特徴とする請求項３に記載の電気泳動表示装置の駆動回路。
【請求項５】
前記表示制御回路は、前記表示設定レジスタに前記表示クリア信号が保持されている時に、前記表示クリア信号の電圧レベルを前記第１の電圧にレベルシフトすると共に、前記電源電圧が低下した時に前記表示クリア信号の電圧レベルを前記第１の電圧に保持する第２のレベルシフト回路と、
前記第１のレベルシフト回路によってレベルシフトされた前記低電圧検出信号と、前記第２のレベルシフト回路によりレベルシフトされた前記表示クリア信号が入力されたＡＮＤ回路と、を備えることを特徴とする請求項１乃至４のいずれかに記載の電気泳動表示装置の駆動回路。
【請求項６】
前記第２のレベルシフト回路は、共通のソースに前記第１の電圧が印加され、ゲートとドレインがクロス接続されたＰチャネル型の第８及び第９のトランジスタと、前記８のトランジスタのドレインと接地の間に接続され、ゲートに前記表示設定レジスタの出力信号が印加されたＮチャネル型の第１０のトランジスタと、前記第９のトランジスタのドレインと接地の間に接続され、ゲートに前記表示設定レジスタの出力信号の反転信号が印加されたＮチャネル型の第７のトランジスタと、を備えることを特徴とする請求項５に記載の電気泳動表示装置の駆動回路。
【請求項７】
前記表示設定回路から出力された前記表示クリア信号に応じて前記表示部の表示がクリアされた後に前記第２のバックアップコンデンサを放電する放電回路を備えることを特徴とする請求項１乃至６のいずれかに記載の電気泳動表示装置の駆動回路。
【請求項８】
前記放電回路は、前記第２のバックアップコンデンサの端子と接地の間に接続されたスイッチング素子を備え、前記スイッチング素子は、前記表示設定回路から出力された前記表示保持信号に応じてオンするように構成されたことを特徴とする請求項７に記載の電気泳動表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置の駆動回路に関するものである。
【背景技術】
【０００２】
従来、電子ペーパーの一種として、電気泳動粒子を含むマイクロカプセルを備える電気泳動表示装置が知られている。（特許文献１を参照）図１１は、従来の電気泳動表示装置の駆動回路を示す図である。図示のように、画素電極２０と、共通電極２１との間に複数のマイクロカプセル２２が挟持され、一画素を形成している。図１１は一画素のみ図示しているが、電気泳動表示装置は、同様の構成の複数の画素からなる表示部を有している。
【０００３】
マイクロカプセル２２は、例えば３０〜５０μｍ程度の粒径を有しており、内部に複数の黒色粒子（電気泳動粒子）２３と、複数の白色粒子（電気泳動粒子）２４とを分散媒体２５とを封入した粒状体である。マイクロカプセル２２の外殻部は、例えばポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアガム等の透光性を持つ高分子樹脂等を用いて形成される。
【０００４】
黒色粒子２３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
白色粒子２４は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。分散媒体２５は、黒色粒子２３と白色粒子２４とをマイクロカプセル２２内に分散させる液体であり、例えば水、アルコール系溶媒からなる。
【０００５】
画素電極２０はＩＴＯ等の透光性導電材料からなる。駆動電圧出力回路ＤＲＶ０は、外部から入力される２ビットの表示データＡ０，Ｂ０に応じた駆動電圧を画素電極２０に出力する。共通電極２１は、例えばアルミニウム等の金属からなり共通電圧Ｖｃｏｍが印加される。以下では共通電圧Ｖｃｏｍは接地電圧（０Ｖ）であるとして説明する。
【０００６】
図１１（ａ）に示すように、表示データＡ０＝Ｈ、Ｂ０＝Ｌの時（「Ｈ」はハイレベル、「Ｌ」はロウレベルの略称である）は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として＋１５Ｖを出力する。すると、画素電極２０から共通電極２１に向かう電界が形成されるので、黒色粒子２３はマイクロカプセル２２の中で画素電極２０側に集まり、白色粒子２４は、マイクロカプセル２２の中で共通電極２１側に集まる。これにより、この画素は黒表示になる。
【０００７】
図１１（ｂ）に示すように、表示データＡ０＝Ｌ、Ｂ０＝Ｈの時は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として−１５Ｖを出力する。すると、図１１（ａ）の場合とは逆に、共通電極２１から画素電極２０に向かう電界が形成されるので、白色粒子２４はマイクロカプセル２２の中で画素電極２０側に集まり、黒色粒子２３は、マイクロカプセル２２の中で共通電極２１側に集まる。これにより、この画素は白表示になる。
【０００８】
図１１（ｃ）に示すように、表示データＡ０＝Ｌ、Ｂ０＝Ｌの時は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として０Ｖを出力する。すると、共通電極２１と画素電極２０とは同電位になるので、共通電極２１と画素電極２０との間に電界は形成されない。そのため、画素は直前の表示、例えば白表示を保持する。なお、表示データＡ０＝Ｈ、Ｂ０＝Ｈのデータ入力は禁止されている。
【０００９】
このように、従来の電気泳動表示装置の駆動回路においては、図１１（ａ）、図１１（ｂ）に示すように共通電極２１と画素電極２０との間の電界の向きを変えることにより表示を切り換え、表示切り換え後は、図１１（ｃ）に示すように、当該電界を無くすことで表示を保持しているので、低消費電力の表示装置を実現することができる。また、駆動電圧出力回路ＤＲＶ０の電源をオフしても、電源をオフする直前の表示を保持するという特徴がある。
【００１０】
そのため、電源をオフする際には、表示部の表示をクリア（例えば、全画素を黒表示にする）した後に電源をオフするか、表示部の表示を保持した状態で電源をオフしていた。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２２９８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、電源が喪失された場合（例えば、電池が抜き取られた場合）には、表示部の表示クリアの動作が行われず、電源喪失前の表示がそのまま続けられる。すると、例えば時刻表示のように誤った表示がそのまま続けられてしまうという不具合が生じる。
【００１３】
そこで、本発明は、あらかじめ表示部の表示をクリアするか、保持するかを事前に設定可能にし、電源が喪失された場合には、これを検出し、当該設定に応じて表示部の表示をクリアし、あるいは保持することを可能にした電気泳動表示装置の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の電気泳動表示装置の駆動回路は、複数の画素からなる表示部を備え、各画素は、共通電圧が印加された共通電極と、画素電極と、該共通電極と該画素電極の間に挟持された電気泳動粒子を含むマイクロカプセルと、を備える電気泳動表示装置の駆動回路であって、電源電圧より高い第１の電圧と、この第１の電圧より高い第２の電圧と、この第２の電圧を、前記共通電圧を基準として極性反転してなる第３の電圧と、を生成する電圧生成回路と、前記第１乃至第３の電圧をそれぞれ保持する第１乃至第３のバックアップコンデンサと、表示クリア信号、表示保持信号のいずれかを保持する表示設定レジスタと、前記第１の電圧の供給を受けて動作し、前記電源電圧の低下を検出する低電圧検出回路と、前記第１の電圧の供給を受けて動作し、前記低電圧検出回路により電源電圧の低下が検出され、かつ前記表示設定レジスタに前記表示クリア信号が保持されている時に、前記表示クリア信号を出力する表示制御回路とを有する表示設定回路と、外部から入力される表示データに応じて、前記第２の電圧、前記第３の電圧、共通電圧のいずれかを前記画素電極に出力すると共に、前記表示設定回路から出力された前記表示クリア信号に応じて、前記表示部の表示をクリアするために前記第２又は第３の電圧を前記画素電極に出力する駆動電圧出力回路と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の電気泳動表示装置の駆動回路によれば、表示部の表示をクリアするか、保持するかを事前に設定可能にし、電源が喪失された場合には、これを検出し、当該設定に応じて表示部の表示をクリアし、又は保持することを可能になる。
【００１６】
これにより、電源喪失時に表示部の表示クリアの動作が行われず、例えば時刻表示のように誤った表示がそのまま続けられてしまうという不具合を回避することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態における電気泳動表示装置の駆動回路の全体構成図である。
【図２】本発明の実施形態における電気泳動表示装置のセグメント（画素）の構造と、表示状態を説明する図である。
【図３】電圧生成回路のブロック図である。
【図４】レギュレータの回路図である。
【図５】２倍昇圧回路の回路図である。
【図６】３倍昇圧回路の回路図である。
【図７】反転回路の回路図である。
【図８】表示設定回路の回路図である。
【図９】レベルシフト回路の回路図である。
【図１０】駆動電圧出力回路の回路図である。
【図１１】従来の電気泳動表示装置と、その表示状態を説明する図である。
【発明を実施するための形態】
【００１８】
＜電気泳動表示装置の駆動回路の全体構成＞
図１は、本発明の実施形態における電気泳動表示装置の駆動回路の全体構成図である。図２は、本発明の実施形態における電気泳動表示装置のセグメント（画素）の構造と表示状態を説明する図である。
【００１９】
電気泳動表示装置は、表示パネル１５上に形成された表示部を備える。この場合、表示部は第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６（複数の画素）を備えている。各セグメントＳＥＧ０〜ＳＥＧ６は、それぞれ背景技術の中で説明した図１１の画素と同じ構造を有している。なお、この表示部は０〜９の数字、もしくはアルファベット（Ａ，Ｂ，Ｃ等）を表示することができるが、実際には更に多くのセグメント（画素）が表示パネル１５上に配列される。
【００２０】
電気泳動表示装置の駆動回路は、電源電圧ＶＤＤを発生する電源１０（例えば、電池）、表示設定回路１１、表示設定レジスタ１２、電圧生成回路１３、第１乃至第４のバックアップコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４、放電回路１４及び７個の駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６を含んで構成される。
【００２１】
電圧生成回路１３は、電源電圧ＶＤＤ（例えば、＋３．３Ｖ）より高い第１の電圧（例えば、＋５Ｖ）と、この第１の電圧より高い第２の電圧（例えば、＋１５Ｖ）と、この第２の電圧を、共通電圧（例えば、接地電圧０Ｖ）を基準として極性反転してなる第３の電圧（例えば、−１５Ｖ）と、電源電圧ＶＤＤ（例えば、＋３．３Ｖ）より低い第４の電圧（例えば、＋２．５Ｖ）を生成する回路である。
【００２２】
第１乃至第４のバックアップコンデンサＣ１〜Ｃ４は、第１乃至第４の電圧をそれぞれ保持する。表示設定レジスタ１２は、表示クリア信号（例えば、ＶＤＤ）、表示保持信号（例えば、０Ｖ）のいずれかを保持する。
【００２３】
表示設定回路１１は、第１の電圧（例えば、＋５Ｖ）の供給を受けて動作し、電源電圧ＶＤＤの低下を検出する低電圧検出回路１１ａと、第１の電圧の供給を受けて動作し、低電圧検出回路１１ａにより電源電圧ＶＤＤの低下が検出され、かつ表示設定レジスタ１２に表示クリア信号が保持されている時に、表示クリア信号を出力する表示制御回路１１ｂとを有する。
【００２４】
駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６は、外部から入力される表示データに応じて、第２の電圧、前記第３の電圧、共通電圧のいずれかを対応するセグメントＳＥＧ０〜ＳＥＧ６の画素電極２０に出力すると共に、表示設定回路１１から出力された表示クリア信号に応じて、表示部の表示をクリアするために第２の電圧又は第３の電圧を画素電極２０に出力するように構成される。
【００２５】
第１のセグメントＳＥＧ０に対応した駆動電圧出力回路ＤＲＶ０の動作を表１及び図２に基づいて説明する。他の駆動電圧出力回路ＤＲＶ１〜ＤＲＶ６についても同様である。また、以下では共通電極２１の共通電圧Ｖｃｏｍは接地電圧（０Ｖ）であるとして説明する。表示クリア信号はＨレベルの信号であり、Ｌレベル信号が表示保持信号に相当している。
【００２６】
【表１】
2013156392.tif 000003
【００２７】
先ず、電源電圧ＶＤＤが低下していない通常動作は従来と同様である。この場合、表示設定レジスタ１２に表示クリア信号が保持されているか、表示保持信号が保持されている信号にかかわらず、表示制御回路１１ｂは表示クリア信号を出力せず、駆動電圧出力回路ＤＲＶ０の動作に何ら影響を与えない。
【００２８】
すなわち、図２（ａ）に示すように、表示データＡ０＝Ｈ、Ｂ０＝Ｌの時は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として＋１５Ｖを出力する。すると、画素電極２０から共通電極２１に向かう電界が形成されるので、黒色粒子２３はマイクロカプセル２２の中で画素電極２０側に集まり、白色粒子２４は、マイクロカプセル２２の中で共通電極２１側に集まる。これにより、この第１のセグメントＳＥＧ０は黒表示になる。
【００２９】
また、図２（ｂ）に示すように、表示データＡ０＝Ｌ、Ｂ０＝Ｈの時は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として−１５Ｖを出力する。すると、図２（ａ）の場合とは逆に、共通電極２１から画素電極２０に向かう電界が形成されるので、白色粒子２４はマイクロカプセル２２の中で画素電極２０側に集まり、黒色粒子２３は、マイクロカプセル２２の中で共通電極２１側に集まる。これにより、第１のセグメントＳＥＧ０は白表示になる。
【００３０】
また、図２（ｃ）に示すように、表示データＡ０＝Ｌ、Ｂ０＝Ｌの時は、駆動電圧出力回路ＤＲＶ０は、駆動電圧として０Ｖを出力する。すると、共通電極２１と画素電極２０とは同電位になるので、共通電極２１と画素電極２０との間に電界は形成されない。そのため、第１のセグメントＳＥＧ０は直前の表示、例えば白表示を保持する。なお、図２（ａ）〜図２（ｃ）において表示クリア信号Ｌというのは、表示クリア信号が出ていないという意味である。また、従来と同様、表示データＡ０＝Ｈ、Ｂ０＝Ｈのデータ入力は禁止されている。
【００３１】
そして、図２（ｄ）に示すように、電源１０の喪失により、低電圧検出回路１１ａにより電源電圧ＶＤＤの低下が検出された場合であって、表示設定レジスタ１２に表示クリア信号が保持されている場合には、表示制御回路１１ｂはＨレベルの表示クリア信号を出力する。ただし、表示クリア信号が出力されるのは、表示状態が表示データＡ０＝Ｌ、Ｂ０＝Ｌ（表示保持）であることを前提としている。
【００３２】
すると、表示部、つまり第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６に対応した駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６は駆動電圧として＋１５Ｖを出力する。これにより、この第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６は全て黒表示になる。あるいは、駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６は駆動電圧として−１５Ｖを出力するように構成してもよい。これにより、この第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６は全て白表示になる。いずれの場合でも、表示部の表示はクリアされることになる。
【００３３】
これに対し、電源１０の喪失により、低電圧検出回路１１ａにより電源電圧ＶＤＤの低下が検出された場合であって、表示設定レジスタ１２に表示保持信号が保持されている場合には、表示制御回路１１ｂは表示保持信号を出力する。すると、駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６は駆動電圧として０Ｖを出力する。これにより、この第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６は電源喪失の前の表示を保持する。
【００３４】
このように、本実施形態によれば、表示設定レジスタ１２に表示部の表示をクリアするか、保持するかを事前に設定可能にし、電源が喪失された場合には、これを低電圧検出回路１１ａにより検出し、表示設定レジスタ１２の設定に応じて表示部の表示をクリアし、又は保持している。これにより、電源喪失時に表示部の表示クリアの動作が行われず、例えば時刻表示のように誤った表示がそのまま続けられてしまうという不具合を回避することができる。
【００３５】
また、放電回路１４は、表示クリア信号により表示部の表示がクリアされた後に起動し、第２の電圧（例えば、＋１５Ｖ）を保持している第２のバックアップコンデンサＣ２の電荷を接地に放電する。すなわち、第２のバックアップコンデンサＣ２に保持された第２の電圧は０Ｖになる。
【００３６】
この場合、放電回路１４は図１に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ１１を第２のバックアップコンデンサＣ２の端子と接地の間に接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のゲートに表示制御回路１１ｂ（図８参照）の出力（表示クリア信号）を印加することにより構成することができる。表示制御回路１１ｂからの表示クリア信号が印加されると、Ｎチャネル型ＭＯＳトランジスタＭＮ１１はこれに応じてオンするが、そのタイミングは表示クリア信号を表示制御回路１１ｂからＮチャネル型ＭＯＳトランジスタＭＮ１１のゲートに伝達するための配線１６による信号遅延によって遅れが生じる。つまり、配線１６は時定数（抵抗Ｒ０とコンデンサＣ０）を有している。
【００３７】
したがって、配線１６による信号遅延時間を調整することにより、表示クリア信号により表示部の表示がクリアされた後に起動することができる。
【００３８】
電源喪失後、各バックアップコンデンサＣ１〜Ｃ４は自然放電するため、バックアップコンデンサＣ１〜Ｃ４に保持された第１乃至第４の電圧は不安定になる。表示クリアの状態が黒表示（第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６の全て黒表示）である場合は第２の電圧（例えば、＋１５Ｖ）は駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６の出力電圧（例えば、＋１５Ｖ）を決定している。このままでは駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６の出力電圧も不安定になり、意図しない表示になるおそれがある。
【００３９】
これに対して、表示クリア直後に放電回路１４により、第２のバックアップコンデンサＣ２の電荷を放電することにより、駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６の出力電圧は０Ｖになる。これにより、表示クリア（第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６は全て黒表示）の状態が安定に維持される。
【００４０】
表示クリアの状態が白表示の状態の場合についても同様の問題が生じるので、放電回路１４は第３の電圧（例えば、−１５Ｖ）を保持している第３のバックアップコンデンサＣ３を接地に放電するように変更される。すなわち、特に図示しないが、放電回路１４は、Ｎチャネル型ＭＯＳトランジスタＭＮ１１を第３のバックアップコンデンサＣ３の端子と接地の間に直列接続し、Ｎチャネル型ＭＯＳトランジスタＭＮ１１のゲートに表示制御回路の出力（表示クリア信号）を印加することにより構成することができる。
【００４１】
これにより、表示クリア直後に放電回路１４により、第３のバックアップコンデンサＣ３の電荷を放電することにより、駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６の出力電圧は０Ｖになる。これにより、表示クリア（第１乃至第７のセグメントＳＥＧ０〜ＳＥＧ６は全て白表示）の状態が安定に維持される。
【００４２】
以下、本実施形態における電気泳動表示装置の駆動回路の各構成部分の構成を詳細に説明する。
【００４３】
＜電圧生成回路１３の構成＞
電圧生成回路１３の構成を図３乃至図７に基づいて説明する。図１３に示すように、電圧生成回路１３はレギュレータ３１、２倍昇圧回路３２、３倍昇圧回路３３、反転回路３４と、を含んで構成される。電源電圧ＶＤＤを＋３．３Ｖすると、レギュレータ３１は電源電圧ＶＤＤを例えば＋２．５Ｖ（第４の電圧）に降圧して出力する。この＋２．５Ｖは第４のバックアップコンデンサＣ４に保持される。
【００４４】
２倍昇圧回路３２は、＋２．５Ｖを＋５Ｖに昇圧して出力する。この＋２．５Ｖは第１のバックアップコンデンサＣ１に保持される。３倍昇圧回路３３は、＋５Ｖを＋１５Ｖに昇圧して出力する。この＋１５Ｖは第２のバックアップコンデンサＣ２に保持される。反転回路３４は、この＋１５Ｖを、接地電圧０Ｖを基準として反転し、−１５Ｖを出力する。この−１５Ｖは第３のバックアップコンデンサＣ３に保持される。
【００４５】
レギュレータ３１、図４に示すように、オペアンプＯＰ、Ｐチャネル型ＭＯＳトランジスタＭＰ０、抵抗Ｒ２、Ｒ３から構成される。オペアンプＯＰの反転入力端子（−）には基準電圧Ｖｒｅｆが印加され、抵抗Ｒ２と抵抗Ｒ３の接続点はオペアンプＯＰの非反転入力端子（＋）に接続される。すると、オペアンプＯＰのイマジナリーショートにより、抵抗Ｒ２と抵抗Ｒ３の接続点はＶｒｅｆに設定される。
【００４６】
これにより、レギュレータ３１の出力電圧Ｖｏｕｔは次の数式で表わすことができる。
Ｖｏｕｔ＝Ｖｒｅｆ・（Ｒ２＋Ｒ３）／Ｒ３      ・・・・（１）
ただし、Ｒ２、Ｒ３は抵抗Ｒ２、Ｒ３の抵抗値である。したがって、Ｒ２、Ｒ３、Ｖｒｅｆの設定により、レギュレータ３１の出力電圧Ｖｏｕｔとして＋２．５Ｖを得ることができる。
【００４７】
次に、２倍昇圧回路３２は図５に示すようにスイッチング素子ＳＷ１〜ＳＷ５と、コンデンサＣ１１からなるチャージポンプ回路で構成される。スイッチング素子ＳＷ１〜ＳＷ５のオンオフは以下のように制御される。第１フェーズで、ＳＷ１はオフ、ＳＷ２はオン、ＳＷ３はオン、ＳＷ４はオフである。これにより、コンデンサＣ１１は充電され、電圧Ｖ１は＋２．５になる。次の第２フェーズでは、ＳＷ１はオン、ＳＷ２はオフ、ＳＷ３はオフ、ＳＷ４はオンである。これにより、電圧Ｖ１は＋５に昇圧される。第２フェーズでは最終段のＳＷ４がオンしているので、出力電圧Ｖｏｕｔは＋５になる。第１及び第２のフェーズは交互に繰り返される。
【００４８】
３倍昇圧回路３３は図６に示すようにスイッチング素子ＳＷ５〜ＳＷ１１と、コンデンサＣ１２、Ｃ１３から構成される。スイッチング素子ＳＷ５〜ＳＷ１１の制御は２倍昇圧回路３と同様であり、第１フェーズでは、ＳＷ５はオフ、ＳＷ６はオン、ＳＷ７はオン、ＳＷ８はオフ、ＳＷ９はオン、ＳＷ１０はオン、ＳＷ１１はオフである。これにより、コンデンサＣ１２は＋５Ｖに充電されるが、コンデンサＣ１３は放電される。つまり、Ｖ１＝５Ｖ、Ｖ２＝＋１５Ｖである。最終段のＳＷ９がオンしているので、出力電圧Ｖｏｕｔは＋１５Ｖになる。
【００４９】
第２フェーズでは、ＳＷ５はオン、ＳＷ６はオフ、ＳＷ７はオフ、ＳＷ８はオン、ＳＷ９はオフ、ＳＷ１０はオフ、ＳＷ１１はオンである。これにより、Ｖ１＝Ｖ２＝＋１０Ｖである。第１及び第２のフェーズは交互に繰り返される。
【００５０】
反転回路３４は図７に示すように、スイッチング素子ＳＷ１２〜ＳＷ１５と、コンデンサＣ１４から構成される。第１フェーズでは、ＳＷ１２はオン、ＳＷ１３はオフ、ＳＷ１４はオフ、ＳＷ１５はオンである。すると、コンデンサ１４の端子電圧Ｖ１は＋１５Ｖ、コンデンサ１４の端子電圧Ｖ２は０Ｖになる。次の第２フェーズでは、ＳＷ１２はオフ、ＳＷ１３はオン、ＳＷ１４はオン、ＳＷ１５はオフである。すると、Ｖ１は＋１５Ｖから０Ｖに変化し、これに伴い、Ｖ２は０Ｖから−１５Ｖに変化し、オン状態のＳＷ１４を通して、出力電圧Ｖｏｕｔとして−１５Ｖが出力される。
【００５１】
＜表示設定回路１１の構成＞
表示設定回路１１の構成を図８に基づいて説明する。図示のように、表示設定回路１１は低電圧検出回路１１ａと、表示制御回路１１ｂで構成される。低電圧検出回路１１ａは、第１のバックアップコンデンサＣ１に保持された第１の電圧（＋５Ｖ）と、接地の間にこの順に直列に接続されたＮチャネル型の第１のＭＯＳトランジスタＭＮ１、Ｐチャネル型の第２のＭＯＳトランジスタＭＰ１、Ｎチャネル型の第３のＭＯＳトランジスタＭＮ２を含む。
【００５２】
第１のＭＯＳトランジスタＭＮ１のソースに第１の電圧（＋５Ｖ）が印加され、ゲートには第４のバックアップコンデンサＣ４に保持された第４の電圧（＋２．５Ｖ）が印加される。
【００５３】
第２のＭＯＳトランジスタＭＰ１、第３のＭＯＳトランジスタＭＮ２はインバータを形成し、このインバータの入力端子に電源１０からの電源電圧ＶＤＤが印加される。電源電圧ＶＤＤが２．５Ｖ−Ｖｔｎ−Ｖｔｐ以下に低下すると、インバータの出力電圧は０Ｖから２．５Ｖ−Ｖｔｎに変化する。この電圧が低電圧検出信号である。
なお、Ｖｔｎは第１のＭＯＳトランジスタＭＮ１の閾値電圧、Ｖｔｐは第２のＭＯＳトランジスタＭＰ１の閾値電圧である。
【００５４】
この低電圧検出信号（２．５Ｖ−Ｖｔｎ）は次段の第１のレベルシフト回路ＬＳ１により第１の電圧（＋５Ｖ）にレベルシフトされる。図９に示すように、第１のレベルシフト回路ＬＳ１は、共通のソースに第１の電圧（＋５Ｖ）が印加され、ゲートとドレインがクロス接続されたＰチャネル型の第４及び第５のＭＯＳトランジスタＭＰ２，ＭＰ３と、第４のＭＯＳトランジスタＭＰ２のドレインと接地の間に接続され、ゲート（入力端子ＩＮに対応）に前記インバータの出力信号が印加されたＮチャネル型の第６のトランジスタＭＮ５と、第５のＭＯＳトランジスタＭＰ３のドレインと接地の間に接続され、ゲート（入力端子ＩＮ_Ｘに対応）に電源電圧ＶＤＤが印加されたＮチャネル型の第７のＭＯＳトランジスタＭＮ６と、を含んで構成される。第１のレベルシフト回路ＬＳ１は差動アンプの回路構成を有している。
【００５５】
このように、低電圧検出回路１１ａは通常は電流が流れない構成になっているので、駆動回路の低消費電力化を図ることができる。
【００５６】
前述の様に、表示設定レジスタ１２は、表示クリア信号（例えば、ＶＤＤ＝３．３Ｖ）、表示保持信号（例えば、０Ｖ）のいずれかを保持する。表示制御回路１１ｂは、表示設定レジスタ１２に表示クリア信号が保持されている時に、表示クリア信号の電圧レベルを第１の電圧（＋５Ｖ）にレベルシフトすると共に、電源電圧ＶＤＤが低下した時に表示クリア信号の電圧レベルを第１の電圧（＋５Ｖ）に保持する第２のレベルシフト回路ＬＳ２と、第１のレベルシフト回路ＬＳ１によってレベルシフトされた低電圧検出信号と、第２のレベルシフト回路ＬＳ２によりレベルシフトされた表示クリア信号が入力されたＡＮＤ回路ＡＮＤ１と、を備える。
【００５７】
これにより、表示制御回路１１ｂは、低電圧検出回路１１ａにより電源電圧ＶＤＤの低下が検出され、かつ表示設定レジスタ１２に表示クリア信号が保持されている時に、＋５Ｖにレベルシフトされた表示クリア信号を出力する。
【００５８】
表示設定レジスタ１２の設定（表示クリア又は表示保持）はユーザーにより設定されるため、電源喪失（又は電源オフ）の時の第２のレベルシフト回路ＬＳ２の出力信号はＨ（＋５Ｖ）又はＬ（０Ｖ）である。Ｌ出力状態で電源喪失（又は電源オフ）すると、第２のレベルシフト回路ＬＳ２の出力は高インピーダンス状態（中間電圧）になってしまう。そこで、第３のレベルシフト回路ＬＳ３と、Ｎチャネル型のＭＯＳトランジスタＭＮ７，ＭＮ８を追加して第２のレベルシフト回路ＬＳ２の出力をＬレベルに設定することで、高インピーダンス状態にならないようにしている。第２及び第３のレベルシフト回路ＬＳ２，ＬＳ３は、第１のレベルシフト回路ＬＳ１（図９）と同じ構成を有している。
【００５９】
表示制御回路１１ｂの動作をまとめると、表示設定レジスタ１２に表示クリア信号が保持されている時に、電源喪失（又は電源オフ）が生じると、第１のレベルシフト回路ＬＳ１の出力はＬ→Ｈ（＋５Ｖ）に変化する。第２のレベルシフト回路ＬＳ２の出力はＨ（＋５Ｖ）の表示クリア信号を保持する。すると、ＡＮＤ回路ＡＮＤ１の出力は＋５Ｖとなり、＋５Ｖにレベルシフトされた表示クリア信号が出力されることになる。
【００６０】
一方、表示設定レジスタ１２に表示保持信号（０Ｖ）が保持されている時に、電源喪失（又は電源オフ）が生じると、第１のレベルシフト回路ＬＳ１の出力はＬ→Ｈ（＋５Ｖ）に変化する。第２のレベルシフト回路ＬＳ２の出力は０Ｖの表示保持信号を保持する。すると、ＡＮＤ回路ＡＮＤ１の出力は０Ｖとなり、表示クリア信号ではなく表示保持信号（０Ｖ）が出力されることになる。この時、第２のレベルシフト回路ＬＳ２の出力は第３のレベルシフト回路ＬＳ３と、Ｎチャネル型のＭＯＳトランジスタＭＮ８により０Ｖに固定される。
【００６１】
＜駆動電圧出力回路ＤＲＶ０〜ＤＲＶ６の構成＞
駆動電圧出力回路ＤＲＶ０の構成を図１０に基づいて説明する。駆動電圧出力回路ＤＲＶ１〜６も駆動電圧出力回路ＤＲＶ０と同じ構成を有している。図示のように、駆動電圧出力回路ＤＲＶ０は、第４のレベルシフト回路ＬＳ４（ＶＤＤ→＋５Ｖ）、第５のレベルシフト回路ＬＳ５（ＶＤＤ→＋５Ｖ）、ＡＮＤ回路ＡＮＤ２、互いにクロス入力された２個のＮＯＲ回路ＮＯＲ１，ＮＯＲ２、第６のレベルシフト回路ＬＳ６（Ｖ＋５Ｖ→＋１５Ｖ）、第７のレベルシフト回路ＬＳ７（＋５Ｖ→＋１５Ｖ）、出力部を構成するＰチャネル型のＭＯＳトランジスタＭＰ４、Ｎチャネル型のＭＯＳトランジスタＭＮ９、ＭＮ１０、ＭＮ１１を含んで構成される。
【００６２】
この場合、第４及び第５のレベルシフト回路ＬＳ４、ＬＳ５はＶＤＤを＋５Ｖにレベルシフトする回路である。第６及び第７のレベルシフト回路ＬＳ６、ＬＳ７は＋５Ｖを＋１５Ｖにレベルシフトする回路である。なお、第４乃至第７のレベルシフト回路ＬＳ４〜ＬＳ７の回路構成は図９と同様であり、電源電圧が異なっている。
【００６３】
この駆動電圧出力回路ＤＲＶ０の入出力特性は表１に示した通りである。図１０においては、表示データＡ０＝Ｌ、Ｂ０＝Ｌの時に、電源の喪失が起き、表示制御回路１１ｂから表示クリア信号（Ｈ）が駆動電圧出力回路ＤＲＶ０に出力された場合の各ノードのレベルを示している。この場合、駆動電圧出力回路ＤＲＶ０は＋１５Ｖを出力する。（黒表示）なお、電源の喪失時に表示クリア機能が働くのは、表示データＡ０＝Ｌ、Ｂ０＝Ｌの時（データ保持の時）に限られるが、通常は表示データＡ０＝Ｌ、Ｂ０＝Ｌとして使用されることから、実用上は問題にならない。
【符号の説明】
【００６４】
１０  電源                １１  表示設定回路          １２  表示設定レジスタ
１３  電圧生成回路        １４  放電回路              １５  表示パネル
Ｃ１，Ｃ２，Ｃ３，Ｃ４  第１乃至第４のバックアップコンデンサ
ＤＲＶ０〜ＤＲＶ６  駆動電圧出力回路
ＳＥＧ０〜ＳＥＧ６  第１乃至第７のセグメント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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