(57)【要約】【課題】実施形態は、ＥＳＤ保護回路の信頼性を向上させた集積回路を提供する。【解決手段】実施形態に係る集積回路は、第１の外部端子にドレインが接続され、第２の外部端子にソースが接続された第１のトランジスタと、前記第１の外部端子と、前記第２の外部端子と、の間に、前記第１のトランジスタと並列に設置された保護回路と、を備える。そして、前記第１の外部端子と、前記第２の外部端子と、の間に前記第１のトランジスタと並列に設置され、前記第１のトランジスタのゲートに接続された放電経路を有する誤動作防止回路をさらに備える。前記誤動作防止回路は、前記第１の外部端子と、前記第２の外部端子と、の間の電圧変動に対応して前記第１のトランジスタのゲート・ドレイン間の寄生容量を介して前記ゲートに充電される電荷を放電させ、前記保護回路の動作前の前記第１のトランジスタのターンオンを防止する。【選択図】図１
2013157482.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部端子にドレインが接続され、第２の外部端子にソースが接続された第１のトランジスタと、
前記第１の外部端子と、前記第２の外部端子と、の間に、前記第１のトランジスタと並列に設置された保護回路と、
前記第１の外部端子と、前記第２の外部端子と、の間に前記第１のトランジスタと並列に設置され、前記第１のトランジスタのゲートに接続された放電経路を有する誤動作防止回路と、
を備え、
前記誤動作防止回路は、前記第１の外部端子と、前記第２の外部端子と、の間の電圧変動に対応して前記第１のトランジスタのゲート・ドレイン間の寄生容量を介して前記ゲートに充電される電荷を放電させ、前記保護回路の動作前の前記第１のトランジスタのターンオンを防止する集積回路。
【請求項２】
前記誤動作防止回路は、前記第１の外部端子にドレインが接続され、ゲート・ソース間を接続した第２のトランジスタと、
前記第１のトランジスタのゲートに接続されたコレクタと、前記第２の外部端子に接続されたエミッタと、前記第２のトランジスタのソースに接続されたベースと、を有する第３のトランジスタと、
を有した請求項１記載の集積回路。
【請求項３】
前記誤動作防止回路は、前記第１の外部端子にドレインが接続され、ゲート・ソース間を接続した第２のトランジスタと、
前記第１のトランジスタのゲートに接続されたドレインと、前記第２の外部端子に接続されたソースと、前記第２のトランジスタのソースに接続されたゲートと、を有する第３のトランジスタと、
を有した請求項１記載の集積回路。
【請求項４】
前記誤動作防止回路は、前記第２のトランジスタのソースと、前記第２の外部端子と、に接続された第４のトランジスタと、を含み、
前記第３のトランジスタと前記第４のトランジスタは、カレントミラー接続された請求項２または３に記載の集積回路。
【請求項５】
前記誤動作防止回路は、前記第１の外部端子と、前記第２のトランジスタと、の間に抵抗を有した請求項２〜４のいずれか１つに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路に関する。
【背景技術】
【０００２】
集積回路の外部端子に、ＥＳＤ（Electro Static Discharge）から内部回路を保護するための保護回路が設けられることがある。しかしながら、集積回路の動作を優先させると、保護回路が有効に動作しない場合がある。これは、ＥＳＤの印加後、保護回路が動作するまでの過渡状態において、保護されるべき回路が動作し、保護回路の動作を妨げるからである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ＥＳＤ保護回路の信頼性を向上させた集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る集積回路は、第１の外部端子にドレインが接続され、第２の外部端子にソースが接続された第１のトランジスタと、前記第１の外部端子と、前記第２の外部端子と、の間に、前記第１のトランジスタと並列に設置された保護回路と、を備える。そして、前記第１の外部端子と、前記第２の外部端子と、の間に前記第１のトランジスタと並列に設置され、前記第１のトランジスタのゲートに接続された放電経路を有する誤動作防止回路をさらに備える。前記誤動作防止回路は、前記第１の外部端子と、前記第２の外部端子と、の間の電圧変動に対応して前記第１のトランジスタのゲート・ドレイン間の寄生容量を介して前記ゲートに充電される電荷を放電させ、前記保護回路の動作前の前記第１のトランジスタのターンオン（turn on）を防止する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る集積回路を表す回路図である。
【図２】第１実施形態に係る集積回路の動作を表す回路図である。
【図３】第１実施形態の変形例に係る集積回路を表す回路図である。
【図４】第１実施形態の別の変形例に係る集積回路を表す回路図である。
【図５】第２実施形態に係る集積回路を表す回路図である。
【図６】第３実施形態に係る集積回路を表す回路図である。
【図７】第３実施形態の変形例に係る集積回路を表す回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る集積回路１００を表す回路図である。集積回路１００は、第１のトランジスタである出力トランジスタＭ１と、保護回路１０と、誤動作防止回路２０と、を備える。
【０００９】
出力トランジスタＭ１は、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１の外部端子である出力端子（ＶＯ）３にドレインが接続され、第２の外部端子であるグランド端子（ＧＮＤ）５にソースが接続される。  
保護回路１０は、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と並列に設置される。そして、出力トランジスタＭ１および保護回路１０と並列に、誤動作防止回路２０が、出力端子３と、グランド端子５と、の間に設置される。
【００１０】
出力端子３にＥＳＤ電圧が印加され、その電圧が上昇した時、出力トランジスタＭ１では、ゲート・ドレイン間の寄生容量Ｃｇｄ１を介してそのゲートに電荷が充電され、ゲート電圧が上昇する。例えば、保護回路１０が働くより先に中途半端なゲート電圧で出力トランジスタＭ１がターンオンし、ＥＳＤ電流が流れると出力トレンジスタＭ１が破壊される。
【００１１】
誤動作防止回路２０は、出力端子３と、グランド端子５と、の間の電圧変動に対応して、出力トランジスタＭ１のゲート・ドレイン間の寄生容量Ｃｇｄ１を介して充電される電荷を放電させ、ゲート電圧の上昇を防ぐ。これにより、保護回路１０の動作前における出力トランジスタＭ１のターンオンを防止する。
【００１２】
集積回路１００は、例えば、電力制御用のパワーＭＯＳＦＥＴおよびＩＧＢＴ（Isolated Gate Bipolar Transistor)などのドライブ回路であり、半導体基板上に集積化されたモノリシックＩＣ（monolithic integrated circuit）に含まれる。そして、出力トランジスタＭ１には、例えば、ｎチャネルＤＭＯＳＦＥＴ（Double diffusion MOSFET）が用いられる。
【００１３】
保護回路１０は、例えば、バイポーラトランジスタＱ１、ツェナーダイオードＤ１〜Ｄ５、抵抗Ｒ１を含む。バイポーラトランジスタＱ１は、例えばｎｐｎ形バイポーラトランジスタである。バイポーラトランジスタＱ１のコレクタは、出力端子３に接続される。バイポーラトランジスタＱ１のエミッタは、グランド端子５に接続される。バイポーラトランジスタＱ１のベースは、ツェナーダイオードＤ１と抵抗Ｒ１との間に接続される。抵抗Ｒ１は、一方の端子がツェナーダイオードＤ１のアノードに接続され、他方の端子がグランド端子５に接続される。
【００１４】
複数のツェナーダイオードＤ１〜Ｄ５は、出力端子３と、ｎｐｎ形バイポーラトランジスタＱ１のベースとの間に直列接続される。ツェナーダイオードＤ１〜Ｄ５は、バイポーラトランジスタＱ１のベースから出力端子３に向かう方向を順方向としてそれぞれ配置される。出力端子３とグランド端子５との間に、所定の最大定格電圧より大きい電圧が印加されると、ツェナーダイオードＤ１〜Ｄ５の全てがブレークダウンし、バイポーラトランジスタＱ１のベース電圧を上昇させる。これにより、バイポーラトランジスタＱ１をターンオンさせ、出力端子３とグランド端子５との間を短絡することにより集積回路１００を保護する。ツェナーダイオードの段数は、最大定格電圧に適合する数に設定する。なお、保護回路１０は、上記の例に限られる訳ではなく他の回路構成であっても良い。
【００１５】
誤動作防止回路２０は、トランジスタＭ６（第２のトランジスタ）と、トランジスタＱ３（第３のトランジスタ）と、を含む。  
トランジスタＭ６は、ｎチャネルＭＯＳＦＥＴであり、そのドレインは出力端子３に接続され、ゲートは、トランジスタＱ３のベースに接続される。そして、トランジスタＭ６のゲート・ソース間が短絡される。トランジスタＱ３は、ｎｐｎ形バイポーラトランジスタであり、そのコレクタは出力トランジスタＭ１のゲートに接続され、エミッタはグランド端子５に接続される。
【００１６】
さらに、誤動作防止回路２０は、トランジスタＭ６と、グランド端子５と、の間に配置されたトランジスタＱ２（第４のトランジスタ）を含む。トランジスタＱ２のコレクタ・ベース間は短絡され、トランジスタＭ６のゲート・ソースに接続され、エミッタはグランド端子５に接続される。そして、トランジスタＱ２は、トランジスタＱ３にカレントミラー接続される。
【００１７】
出力端子３にＥＳＤ電圧が印加され、その電圧が上昇した時、トランジスタＭ６のゲート・ドレイン間の寄生容量Ｃｇｄ６を介してそのゲートに電荷が充電される。これにより、トランジスタＭ６がターンオンし、トランジスタＱ２に電流が流れる。そして、出力トランジスタＭ１のゲート・ドレイン間の寄生容量Ｃｇｄ１を介してそのゲートに充電される電荷は、トランジスタＱ２、Ｑ３よりなるカレントミラーを通して放電される。
【００１８】
集積回路１００は、さらに、電源回路４０と、駆動回路６０と、を備える。電源回路４０は、第３の外部端子である電源端子７を介して供給される外部電源ＶＣＣを入力とし、所定の定電圧を出力する。駆動回路６０は、電源回路４０の出力ラインＶ３およびグランド端子５に接続された内部回路５０と、内部回路５０の出力段に配置されたトランジスタＭ３およびＭ４で構成されるインバータを含む。
【００１９】
内部回路５０の出力Ｖ２は、トランジスタＭ３およびＭ４のゲートに入力され、インバーターの出力Ｖ４は、出力トランジスタＭ１のゲートに入力される。
【００２０】
出力端子３と、電源端子７と、の間には、保護回路３０が設けられる。本実施形態では、ダイオードＤ６が配置されるが、これに限られる訳ではない。
【００２１】
次に、図２を参照して、集積回路１００の動作を説明する。図２は、集積回路１００の出力端子３にプラスのＥＳＤが印加された場合の誤動作防止回路２０の動作を示している。
【００２２】
図２に示すように、ＥＳＤが加わり保護回路１０が動作するまでの過渡状態において、出力トランジスタＭ１のゲート・ドレイン間容量Ｃｇｄ１、および、トランジスタＭ６のゲート・ドレイン間容量Ｃｇｄ６に正電荷が流入し、それぞれ変位電流Ｉｇｄ１およびＩｇｄ２が流れる。これにより、出力トランジスタＭ１およびトランジスタＭ６のゲート電位が上昇する。
【００２３】
出力トランジスタＭ１と、トランジスタＭ６と、の電流比は、Ｎ：１（例えば、Ｎは５以上の整数）に設けられる。すなわち、トランジスタＭ６のサイズは、出力トランジスタＭ１の１／Ｎである。このため、トランジスタＭ６を設けることによる回路面積の大幅な増加はない。そして、トランジスタＭ６のソースに接続されたトランジスタＱ２に電流ＩＱ２が流れ、同時に、トランジスタＱ３にミラー電流ＩＱ３が流れる。これにより、出力トランジスタＭ１のゲート・ドレイン間の寄生容量Ｃｄｇ１を介してそのゲートに充電される電荷が、トランジスタＱ３を介して放電される。
【００２４】
トランジスタＱ３と、トランジスタＱ２と、の電流比を、Ｍ：１（Ｍ＞Ｎ）とすれば、トランジスタＱ３を介して流れる放電電流ＩＱ３が、出力トランジスタＭ１のゲート・ドレイン間を流れる電流Ｉｇｄ１よりも大きくなる。このため、出力トランジスタＭ１のゲート電位の上昇が抑制され、そのターンオンを防止することができる。
【００２５】
バイポーラトランジスタのサイズは、出力トランジスタＭ１のサイズより小さく、回路面積の大幅な増加にはならない。
【００２６】
一方、出力端子３にＥＳＤが印加されたとき、ＥＳＤ電荷の一部は、保護ダイオードＤ６を介して電源回路４０に流入する（図１参照）。ＥＳＤ電荷が流入した電源回路４０の応答速度が速ければ、定電圧ラインＶ３の電位は上昇する。しかし、電源回路４０の応答時間は長く、ＥＳＤ電圧の印加時にその出力が急に立ち上がることはなく、出力ラインＶ３の電圧上昇が遅れる。このため、内部回路５０およびその出力段において十分な駆動電流が得られず、内部回路５０の出力Ｖ２、および、出力トランジスタＭ１のゲート電位Ｖ４を確定させることはできない。
【００２７】
例えば、誤動作防止回路２０が設けられない場合には、前述したように、出力トランジスタＭ１のゲート・ドレイン間に流れる電流Ｉｇｄ１により、ゲート電位Ｖ４は上昇する。そして、ゲート電位Ｖ４が閾値電圧を超え、出力トランジスタＭ１がターンオンすれば、出力トランジスタＭ１を介してＥＳＤ電流が流れ、ＥＳＤ電荷はグランド端子５に吸収される。
【００２８】
しかしながら、出力トランジスタＭ１のサイズが小さく電流容量が小さい場合には、ドレイン・ソース間を流れるＥＳＤ電流により破壊されることがある。また、出力トランジスタＭ１のサイズが大きい場合でも、寄生容量Ｃｇｄ１を介した充電では、ゲート電位Ｖ４の上昇が不十分となり、出力トランジスタＭ１が完全にターンオンしない状態となることがある。このような場合には、出力トランジスタＭ１のソース・ドレイン間耐圧が低下し、ＥＳＤ電圧により破壊される。
【００２９】
本実施形態に係る集積回路１００では、誤動作防止回路２０を設けることにより、出力トランジスタＭ１のゲート電位の上昇を防ぎ、そのターンオンを防止する。これにより、ＥＳＤが印加され保護回路１０が動作するまでの間、出力端子３と、グランド端子５と、の間を高電圧に保持し、保護回路１０を確実に動作させることができる。
【００３０】
例えば、電力制御用パワートランジスタの駆動回路では、出力トランジスタＭ１に高耐圧のＤＭＯＳＦＥＴを用いる。さらに、出力抵抗を低減するために、出力トランジスタＭ１と、出力端子３と、の間は、幅の広い配線により最短距離で結ばれる。このため、保護回路１０を優先して動作させるために、出力トランジスタＭ１と出力端子３との間に保護抵抗を入れたり、配線を長くすることができない。したがって、本実施形態に係る誤動作防止回路２０を設けることにより、保護回路１０を有効に動作させ、その信頼性を向上させることができる。
【００３１】
また、トランジスタＱ３のベース容量が小さく、応答速度が速いときは、カレントミラー構成に代えて、トランジスタＱ３のみを配置しても良い。この場合、トランジスタＱ３のベースは、トランジスタＭ６のソースに接続する。トランジスタＱ３のコレクタ・エミッタ間電流ＩＱ３は、ベース電流のｈＦＥ倍（５０〜１００倍）である。したがって、出力トランジスタＭ１のターンオンを防ぐためには、ｈＦＥ＞Nであれば良い。
【００３２】
図３は、第１実施形態の変形例に係る集積回路２００を表す回路図である。集積回路２００は、出力トランジスタＭ１と、保護回路１０と、誤動作防止回路２５と、を備える。また、保護回路３０および駆動回路６０は、図１に示す集積回路１００と同じである。
【００３３】
保護回路１０は、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と並列に配置される。保護回路１０の構成は、図１に示す集積回路１００と同じでも良いし、他の構成であっても良い。
【００３４】
誤動作防止回路２５は、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と並列に配置される。そして、トランジスタＭ６と、トランジスタＱ２と、トランジスタＱ３と、を含む。
【００３５】
トランジスタＱ３のコレクタは、出力トランジスタＭ１のゲートに接続され、エミッタは、グランド端子５に接続される。このように、トランジスタＱ３を介した放電経路が、出力トランジスタＭ１のゲート・ソース間に設けられる。
【００３６】
トランジスタＱ２は、トランジスタＭ６に直列に配置され、トランジスタＱ３に対し、カレントミラー接続される。  
トランジスタＭ６は、ｎチャネルＭＯＳＦＥＴであり、出力端子３にドレインが接続され、ゲート・ソース間が短絡される。そして、トランジスタＭ６のソースは、トランジスタＱ２のコレクタに接続され、Ｑ２のベースはコレクタに、エミッタはグランド端子５に接続される。
【００３７】
さらに、本変形例では、出力端子３と、トランジスタＭ６のドレインと、の間に、保護抵抗Ｒ２が配置される。保護抵抗Ｒ２は、急峻な立ち上がりのＥＳＤに対し、トランジスタＭ６、Ｑ２、Ｑ３を保護する。トランジスタＭ６の応答速度が低下しないように、Ｒ２は、例えば、１００〜２００Ω程度の抵抗値とする。
【００３８】
図４は、第１実施形態の別の変形例に係る集積回路３００を表す回路図である。集積回路３００では、誤動作防止回路７０の構成が、集積回路１００および２００と相違する。
【００３９】
誤動作防止回路７０は、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と並列に配置される。そして、トランジスタＭ６と、トランジスタＭ７（第３のトランジスタ）と、トランジスタＭ８（第４のトランジスタ）と、を含む。
【００４０】
トランジスタＭ６のソースは、トランジスタＭ７のゲートに接続される。トランジスタＭ７のドレインは、出力トランジスタＭ１のゲートに接続され、ソースは、グランド端子５に接続される。このように、ｎチャネルＭＯＳＦＥＴであるトランジスタＭ７を介した放電経路が、出力トランジスタＭ１のゲート・ソース間に設けられる。
【００４１】
トランジスタＭ８は、ｎチャネルＭＯＳＦＥＴであり、トランジスタＭ６に直列に配置される。さらに、トランジスタＭ８は、トランジスタＭ７にカレントミラー接続される。
【００４２】
本変形例では、誤動作防止回路７０に含まれる３つトランジスタが、全てｎチャネルＭＯＳＦＥＴであり、例えば、製造工程を簡略化できる。
【００４３】
（第２実施形態）  
図５は、第２実施形態に係る集積回路４００を表す回路図である。集積回路４００では、第１の端子である電源端子７と、第２の外部端子である出力端子３と、の間に、出力トランジスタＭ１と、保護回路３５と、誤動作防止回路２０と、を備える。
【００４４】
出力トランジスタＭ１は、ｎチャネルＭＯＳＦＥＴであり、電源端子７にドレインが接続され、出力端子３にソースが接続される。出力トランジスタＭ１の駆動回路６０は、図１に示す集積回路１００と同じである。
【００４５】
保護回路３５は、出力端子３と、電源端子７と、の間に、出力トランジスタＭ１と並列に配置される。保護回路３５の構成は、例えば、図１に示す保護回路１０と同じでも良いし、他の構成であっても良い。
【００４６】
誤動作防止回路２０は、トランジスタＭ６と、トランジスタＱ２と、トランジスタＱ３と、を含み、出力端子３と、電源端子７と、の間に、出力トランジスタＭ１と並列に配置される。
【００４７】
トランジスタＭ６は、ｎチャネルＭＯＳＦＥＴであり、電源端子７にドレインが接続され、ゲート・ソース間が短絡される。そして、トランジスタＭ６のソースは、トランジスタＱ２のコレクタに接続される。一方、トランジスタＱ２のエミッタは、出力端子３に接続される。さらに、トランジスタＱ２は、トランジスタＱ３にカレントミラー接続される。
【００４８】
トランジスタＱ３のコレクタは、出力トランジスタＭ１のゲートに接続され、エミッタは、出力端子３に接続される。これにより、トランジスタＱ３を介した放電経路が、出力トランジスタＭ１のゲート・ソース間に設けられる。
【００４９】
本実施形態では、出力端子３に印加されるマイナスのＥＳＤに対し、出力トランジスタＭ１のターンオンを防止し、保護回路３５を確実に動作させる。これにより、保護回路３５の信頼性を向上させることができる。
【００５０】
（第３実施形態）  
図６は、第３実施形態に係る集積回路５００を表す回路図である。集積回路５００では、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と、保護回路１０と、誤動作防止回路２０と、を備える。さらに、電源端子７と、出力端子３と、の間に、出力トランジスタＭ９と、保護回路３５と、誤動作防止回路８０と、を備える。
【００５１】
出力端子３と、グランド端子５と、の間に配置された、出力トランジスタＭ１、保護回路１０および誤動作防止回路２０は、集積回路１００と同じ構成である。  
一方、電源端子７と、出力端子３と、の間に配置された、出力トランジスタＭ９、保護回路３５および誤動作防止回路８０は、集積回路４００と同じ構成を有する。
【００５２】
出力トランジスタＭ９は、ｎチャネルＭＯＳＦＥＴであり、電源端子７にドレインが接続され、出力端子３にソースが接続される。駆動回路６０は、出力トランジスタＭ１およびＭ９をドライブする。
【００５３】
誤動作防止回路８０は、トランジスタＭ１０と、トランジスタＱ４と、トランジスタＱ５と、を含み、出力端子３と、電源端子７と、の間に、出力トランジスタＭ９と並列に配置される。トランジスタＱ４およびＱ５は、共にｎｐｎ形バイポーラトランジスタである。
【００５４】
トランジスタＭ１０は、ｎチャネルＭＯＳＦＥＴであり、電源端子７にドレインが接続され、ゲート・ソース間が短絡される。トランジスタＭ１０のソースは、トランジスタＱ４のコレクタに接続される。トランジスタＱ４のエミッタは、出力端子３に接続される。さらに、トランジスタＱ４とトランジスタＱ５が、カレントミラー接続される。
【００５５】
トランジスタＱ５のコレクタは、出力トランジスタＭ９のゲートに接続され、エミッタは、出力端子３に接続される。これにより、トランジスタＱ５を介した放電経路が、出力トランジスタＭ９のゲート・ソース間に設けられる。
【００５６】
本実施形態では、出力端子３に印加されるプラスのＥＳＤに対し、出力トランジスタＭ１のターンオンを防止し、保護回路１０を確実に動作させる。一方、出力端子３に印加されるマイナスのＥＳＤに対し、出力トランジスタＭ９のターンオンを防止し、保護回路３５を確実に動作させる。これにより、保護回路１０および３５の信頼性を向上させることができる。
【００５７】
図７は、第３実施形態の変形例に係る集積回路６００を表す回路図である。集積回路６００では、出力端子３と、グランド端子５と、の間に、出力トランジスタＭ１と、保護回路１０と、誤動作防止回路２０と、を備える。出力トランジスタＭ１、保護回路１０および誤動作防止回路２０は、集積回路１００と同じ構成である。
【００５８】
一方、電源端子７と、出力端子３と、の間には、出力トランジスタＭ１１と、保護回路３５と、誤動作防止回路９０と、を備える。
【００５９】
出力トランジスタＭ１１は、ｐチャネルＭＯＳＦＥＴであり、出力端子３にドレインが接続され、電源端子７にソースが接続される。駆動回路６０は、出力トランジスタＭ１およびＭ１１をドライブする。
【００６０】
保護回路３５は、例えば、図１に示す保護回路１０と同じでも良いし、他の構成であっても良い。
【００６１】
誤動作防止回路９０は、トランジスタＭ１２と、トランジスタＱ６と、トランジスタＱ７と、を含む。トランジスタＭ１２は、ｐチャネルＭＯＳＦＥＴであり、トランジスタＱ６およびＱ７は、共にｐｎｐ形バイポーラトランジスタである。
【００６２】
トランジスタＭ１２は、出力端子３にドレインが接続され、ゲート・ソース間が短絡される。トランジスタＭ１２のソースは、トランジスタＱ６のコレクタに接続される。トランジスタＱ６のエミッタは、電源端子７に接続される。さらに、トランジスタＱ６とトランジスタＱ７が、カレントミラー接続される。
【００６３】
トランジスタＱ７のコレクタは、出力トランジスタＭ１１のゲートに接続され、エミッタは、電源端子７に接続される。これにより、トランジスタＱ７を介した放電経路が、出力トランジスタＭ１１のゲート・ソース間に設けられる。
【００６４】
本実施形態においても、出力端子３に印加されるプラスのＥＳＤに対し、出力トランジスタＭ１のターンオンを防止し、保護回路１０を確実に動作させる。一方、出力端子３に印加されるマイナスのＥＳＤに対し、出力トランジスタＭ１１のターンオンを防止し、保護回路３５を確実に動作させる。これにより、保護回路１０および３５の信頼性を向上させることができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
３・・・出力端子、  ５・・・グランド端子、  ７・・・電源端子、  １０、３０、３５・・・保護回路、  ２０、２５、７０、８０、９０・・・誤動作防止回路、  ４０・・・電源回路、  ５０・・・内部回路、  ６０・・・駆動回路、  １００、２００、３００、４００、５００、６００・・・集積回路、  Ｍ１、Ｍ９、Ｍ１１ 出力トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
2013157482.tif 000006
【図５】
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【図６】
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【図７】
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