(57)【要約】      （修正有）【課題】Ｆｕｓｅ専用電源を１電源で賄える半導体装置を提供する。【解決手段】ヒューズ切断部と、リファレンス部と、センスアンプ部１００と、第１及び第２のセレクタ部（ＭＮ１、ＭＮ２）を備え、第１のセレクタ部は、Ｆｕｓｅの一端と第１のノード間に接続され、ゲートが制御端子１０１に接続されたＮ型の第１のトランジスタＭＮ１を備え、リファレンス部が、電源端子と第１ノード間に接続され、ゲートが制御端子１０２に接続されたＰ型の第１のトランジスタＭＰ１及び抵抗Ｒ１の第１の直列回路と、電源端子と第２のノード間に接続され、ゲートが制御端子１０２に接続されたＰ型の第２のトランジスタＭＰ２と第２の抵抗Ｒ２の第２の直列回路と、ＶＰＲＧ端子に一端が接続された第３の抵抗Ｒ３とを備え、第２のセレクタ部は、第３の抵抗Ｒ３の他端と第２のノード間に接続され、ゲートが制御端子１０１に接続されたＮ型の第２のトランジスタＭＮ２を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端がプログラム電源端子に接続されたヒューズと、プログラム時にオンとされ前記ヒューズの他端を第２の電圧の第２の電源端子に接続するスイッチと、を備えたヒューズ切断部と、
第１及び第２のセレクタ部と、
リファレンス部と、
第１及び第２のノードと、
前記第１及び第２のノード間に接続されたセンスアンプ部と、
を備え、
前記第１のセレクタ部は、前記ヒューズの他端と前記第１のノード間に接続され、第１の制御信号によりオン・オフされる第１導電型の第１のトランジスタを備え、
前記リファレンス部は、
第１の電圧の第１電源端子と前記第１のノード間に接続され、第２の制御信号によりオン・オフされる第２導電型の第１のトランジスタと、第１の抵抗とからなる第１の直列回路と、
前記第１電源端子と前記第２のノード間に接続され、前記第２の制御信号によりオン・オフされる第２導電型の第２のトランジスタと、第２の抵抗とからなる第２の直列回路と、
前記プログラム電源端子に一端が接続された第３の抵抗と、
を備え、
前記第２のセレクタ部は、
前記第３の抵抗の他端と前記第２のノード間に接続され、前記第１の制御信号によりオン・オフされる第１導電型の第２のトランジスタを備えた半導体装置。
【請求項２】
前記リファレンス部の前記第２導電型の第１及び第２のトランジスタのバックゲートは前記第１電源端子に接続される、請求項１記載の半導体装置。
【請求項３】
リード時に、前記第１及び第２のセレクタ部をオンし、
前記リファレンス部の前記第２導電型の第１及び第２のトランジスタをオンし、
前記センスアンプを活性化し、
前記リファレンス部の前記第２導電型の第１及び第２のトランジスタをオフし、
前記第１及び第２のセレクタ部をオフする、
制御を行う、請求項１又は２記載の半導体装置。
【請求項４】
前記センスアンプ部が、それぞれが、直列に接続された第２導電型のトランジスタ及び第１導電型のトランジスタを有するインバータを二つ備え、
一方の前記インバータの出力が前記第１のノードに接続されるとともに他方の前記インバータの入力に接続され、他方の前記インバータの出力が前記第２のノードに接続されるとともに一方の前記インバータの入力に接続され、
前記第１電源端子と、前記二つのインバータの前記第２導電型のトランジスタの間に、第３の制御信号によりオン・オフされる第２導電型の第３のトランジスタを備え、
前記二つのインバータの前記第１導電型のトランジスタと、前記第２電源端子間に、第４の制御信号によりオン・オフされる第１導電型の第３のトランジスタを備え、
前記センスアンプ部は、前記第３及び第４の制御信号により、前記第１及び第２導電型の第３のトランジスをオンすることで活性化される、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記リファレンス部の前記第２導電型の第１及び第２のトランジスタのバックゲートと、前記センスアンプ部の前記第２導電型の第３のトランジスタのバックゲートと、前記二つのインバータの前記第２導電型のトランジスタのバックゲートが、いずれも、前記第１電源端子に接続されている、請求項４記載の半導体装置。
【請求項６】
半導体基板において、前記リファレンス部の前記第２導電型の第１及び第２のトランジスタと、前記センスアンプ部の前記第２導電型の第３のトランジスタと、前記二つインバータの前記第２導電型のトランジスタが、第１導電型の同一ウエル内に配設されている、請求項４記載の半導体装置。
【請求項７】
前記ヒューズ切断部において、前記スイッチは、第１端子が前記第２電源端子に接続され、第２端子が前記ヒューズの他端に接続された第１導電型のトランジスタからなり、
リード時には、前記第１導電型のトランジスタはオフとされ、前記ヒューズの前記一端は、オン状態の前記第１のセレクタ部を介して前記第１のノードに接続され、
プログラム時には、前記ヒューズの前記他端は、オン状態の前記第１導電型のトランジスタを介して前記第２電源端子に接続される、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項８】
前記プログラム電源端子には、プログラム時に、前記第１電源端子の前記第１の電圧よりも高電位のプログラム電圧が印加され、且つ、前記ヒューズ切断部の前記第１導電型のトランジスタのゲートには前記プログラム電圧が印加され、
リード時には、前記プログラム電源端子は前記第２の電源端子の前記第２の電圧に設定される、請求項７記載の半導体装置。
【請求項９】
前記第１のセレクタ部と、前記第１のセレクタ部と前記プログラム電源端子間に接続された前記ヒューズと、前記第１のセレクタ部の一端と前記ヒューズの接続点に一端が接続され、選択信号によりオン・オフが制御される第２のスイッチからなる回路を複数組備え、
複数組の前記回路の前記第１のセレクタ部の他端は共通接続され該共通接続点が前記第１のノードに接続され、
複数組の前記回路の前記第２のスイッチの他端は共通接続され該共通接続点が前記スイッチを介して前記第２の電源端子に接続される、請求項１又は７記載の半導体装置。
【請求項１０】
プログラム時、前記スイッチがオンとされ、複数組の前記回路のうち選択されたヒューズに接続された前記第２のスイッチがオンとされる、請求項９記載の半導体装置。
【請求項１１】
リード時には、前記スイッチはオフとされ、且つ、複数組の前記回路の前記第２のスイッチはオフとされ、複数組の前記回路の前記第１のセレクタ部が順番にオンとされ、ヒューズの状態の読み出しが行われる、請求項９記載の半導体装置。
【請求項１２】
前記第１のセレクタ部と前記ヒューズと前記第２のスイッチからなる回路の複数組と、前記スイッチと、前記リファレンス部、前記センスアンプ部を１カラムとし、複数の前記カラムからなる２次元アレイを備えた請求項９乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のノードと前記第２電源端子間に、第４の抵抗を備え、
前記第２のノードと前記第２電源端子間に、第５の抵抗を備えた、請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１のノードと前記第２電源端子間に、前記第４の抵抗と並列に第１の容量とを備え、
前記第２のノードと前記第２電源端子間に、前記第５の抵抗と並列に第２の容量を備えた、請求項１３記載の半導体装置。
【請求項１５】
前記第１及び第２のノードは第１及び第２の出力端子にそれぞれ接続される請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１電源端子が高電位側電源端子、前記第２電源端子がグランド端子であり、
前記第１導電型のトランジスタがＮ型トランジスタであり、前記第２導電型のトランジスタがＰ型トランジスタである、請求項１乃至１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性メモリを備えた半導体装置に関する。
【背景技術】
【０００２】
ｅＦｕｓｅメモリ等不揮発性半導体記憶装置の関連技術の一例として、特許文献１に開示された構成例を図１２に示す。図１２は、特許文献１の図１をそのまま引用したものである。図１２において、１１はＦＵＳＥ  ＬＥＧであり、電流源デバイス（Ｃｕｒｒｅｎｔ  Ｓｕｐｐｌｙ  Ｄｅｖｉｃｅ）Ｐ０、ヒューズイネーブルデバイス（ＦＵＳＥ  ＥＮＡＢＬＥ  ＤＥＶＩＣＥ）Ｎ０と、ｅＦｕｓｅエレメント（ｅＦＵＳＥ  ＥＬＥＭＥＮＴ）と、クランプデバイス（ＣＬＡＭＰ  ＤＥＶＩＣＥ）Ｎ１を備えている。１２はアイソレーションデバイス（ＩＳＯＬＡＴＩＯＮ  ＤＥＶＩＣＥＳ）であり、ＳＥＮＳＥＥＮ、ＳＥＮＳＥＰをそれぞれゲートに受けるＰチャネルＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）Ｐ１、ＮチャネルＦＥＴ  Ｎ２を備えている。１４はＳＥＮＳＥ  ＡＭＰ（センスアンプ）であり、電源、グランドにソースがそれぞれ接続され、ゲートにＳＥＴＮ、ＳＥＴＰを受けるＰＭＯＳトランジスタＰ７とＮＦＥＴＮ７のドレインの間に２つのＣＭＯＳインバータ（ＰＦＥＴ  Ｐ２、ＮＦＥＴ  Ｎ３）、（ＰＦＥＴ  Ｐ３、ＮＦＥＴ  Ｎ４）を備え、一方のＣＭＯＳインバータ（Ｐ２、Ｎ３）の入力（ノードＲ）は他方のＣＭＯＳインバータ（Ｐ３、Ｎ４）の出力に接続され、一方のＣＭＯＳインバータ（Ｐ２、Ｎ３）の出力（ノードＦ）は他方のＣＭＯＳインバータ（Ｐ３、Ｎ４）の入力に接続されている。１６はＩＳＯＬＡＴＩＯＮ  ＤＥＶＩＣＥＳであり、ＳＥＮＳＥＥＮ、ＳＥＮＳＥＰをゲートに受けるＰＦＥＴ  Ｐ５、ＮＦＥＴ  Ｎ６を備えている。１７はＲＥＳＴＯＲＥ  ＤＥＶＩＣＥであり、ＲＥＳＴＯＲＥＮをゲートに受けるＰＦＥＴ  Ｐ５、Ｐ６を備えている。２０は出力ラッチ・バッファ（ＯＵＴＰＵＴ  ＬＡＴＣＨ  ＡＮＤ  ＢＵＦＦＥＲＳ）である。センスアンプ（ＳＥＮＳＥ  ＡＭＰ）１４のノードＦ、ＲはＯＵＴＰＵＴ  ＬＡＴＣＨ  ＡＮＤ  ＢＵＦＦＥＲＳ２０に入力され、ＦＴ（ｆｉｒｓｔ  ｉｎｖｅｒｔｅｒ  ｏｕｔｐｕｔ）、ＦＣ（ｓｅｃｏｎｄ  ｉｎｖｅｒｔｅｒ  ｏｕｔｐｕｔ）として出力される。２２は、プログラマブルデバイス（Ｐｒｏｇｒａｍｍｉｎｇ  ｄｅｖｉｃｅ）であり、ＰＲＯＧＰ、ＢＩＴＳＥＬを入力する２入力ＮＡＮＤ２６と、ＮＡＮＤ２６の出力を入力するインバータ２８と、ソースがＧＮＤに接続され、ドレインがｅＦＵＳＥ２４の一端に接続され、インバータ２８の出力をゲートに受けＮＦＥＴ  Ｎ６を備え、選択されたｅＦＵＳＥ２４が、ＦＳＯＵＲＣＥからｅＦＵＳＥ２４、ＮＦＥＴ  Ｎ６を介してＧＮＤ（グランド）に流れる電流によってプログラム（切断）される。なお、図１２では、基準電圧回路が省略されている。
【０００３】
図１３に、一般的な抵抗分割（Ｒ２２、Ｒ２３）による基準電圧回路を追加した不揮発性半導体記憶装置の回路構成を示す（図１３の回路構成と、そのレイアウト配置例の図１６は、後述する実施形態に対する比較例（参考例）でもある）。図１３を参照すると、
（ａ）ソースがＧＮＤ端子（低位側電源端子）に接続され、ゲートがプログラム（Ｐｒｏｇｒａｍ）制御端子２５０に接続されたＮＭＯＳトランジスタＭＮ２６（Ｆｕｓｅ切断用スイッチ）と、
（ｂ）Ｆｕｓｅ電源に接続されるＶＰＲＧ端子（プログラム電源端子）に一端が接続され他端がＮＭＯＳトランジスタＭＮ２６のドレインに接続されたＦｕｓｅ（ｅＦｕｓｅ）と、
（ｃ）ソースがＶＤＤ電源端子（高位側電源端子）に接続され、ゲートが第３のリード（Ｒｅａｄ）制御端子２０２に接続され、ＰＭＯＳトランジスタＭＰ２１と、
（ｄ）一端がＰＭＯＳトランジスタＭＰ２１のドレインに接続され、他端がＮＭＯＳトランジスタＭＮ２６のドレインに接続された抵抗Ｒ２１と、
（ｅ）抵抗Ｒ２１とＮＭＯＳトランジスタＭＮ２６のドレインとＦｕｓｅの接続点と、出力端子ＯＵＴとの間に接続され、ゲートが第１、第２のリード（Ｒｅａｄ）制御端子２００、２０１にそれぞれ接続されたＰＭＯＳトランジスタＭＰ２６及びＮＭＯＳトランジスタＭＮ２１（ＣＭＯＳスイッチ）と、
（ｆ）ソースがＶＤＤ電源端子に接続され、ゲートが第３のリード制御端子２０２に接続されたＰＭＯＳトランジスタＭＰ２２と、
（ｇ）一端がＰＭＯＳトランジスタＭＰ２２のドレインに接続された抵抗Ｒ２２と、
（ｈ）抵抗Ｒ２２の他端とＶＰＲＧ端子間に接続された抵抗Ｒ２３と、
（ｉ）抵抗Ｒ２２と抵抗２３の接続点と、ＯＵＴＢ（ＯＵＴの相補の出力端子）の間に接続され、ゲートが第１、第２のリード制御端子２００、２０１にそれぞれ接続されたＰＭＯＳトランジスタＭＰ２７とＮＭＯＳトランジスタＭＮ２２（ＣＭＯＳスイッチ）と、
（ｊ）ソースがＶＤＤ電源端子に接続され、ゲートが第４のリード（Ｒｅａｄ）制御端子２０３に接続されたＰＭＯＳトランジスタＭＰ２３と、
（ｋ）ソースがＧＮＤ端子に接続されゲートが第５のリード（Ｒｅａｄ）制御端子２０４に接続されたＮＭＯＳトランジスタＭＮ２３と、
（ｌ）ＰＭＯＳトランジスタＭＰ２３のドレインにソースが共通に接続されたＰＭＯＳトランジスタＭＰ２４、ＭＰ２５と
（ｍ）ＮＭＯＳトランジスタＭＮ２３のドレインにソースが共通接続されたＮＭＯＳトランジスタＭＮ２４、ＭＰ２５と、
を備えている。
【０００４】
ＰＭＯＳトランジスタＭＰ２４のドレインとＮＭＯＳトランジスタＭＮ２４のドレインは共通接続され、出力端子ＯＵＴに接続されるとともに、ＰＭＯＳトランジスタＭＰ２５とＮＭＯＳトランジスタＭＮ２５の共通接続されたゲートに接続され、ＰＭＯＳトランジスタＭＰ２５のドレインとＮＭＯＳトランジスタＭＮ２５のドレインは共通接続され、出力端子ＯＵＴＢに接続されるとともに、ＰＭＯＳトランジスタＭＰ２４とＮＭＯＳトランジスタＭＮ２４の共通接続されたゲートに接続されている。
【０００５】
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７のバックゲートはＶＮｗｅｌｌ電源端子に接続されている。すなわち、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７は、ＮウェルコンタクトがＶＮｗｅｌｌ電源端子に接続されたＮウェルに形成されている。
【０００６】
ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＭＰ２５のバックゲートはＶＤＤ電源端子に接続されている。すなわち、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＭＰ２５は、ＮウェルコンタクトがＶＤＤ電源端子に接続されたＮウェルに形成されている。
【０００７】
ＮＭＯＳトランジスタＭＮ２６とＦｕｓｅはＦｕｓｅ切断部、
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２と抵抗Ｒ２１〜Ｒ２３はリファレンス部、
ＣＭＯＳスイッチ（ＰＭＯＳトランジスタＭＰ２６とＮＭＯＳトランジスタＭ２１）とＣＭＯＳスイッチ（ＰＭＯＳトランジスタＭＰ２７とＮＭＯＳトランジスタＭ２２）はセレクタ部、
ＰＭＯＳトランジスタＭＰ２３〜２５と、ＮＭＯＳトランジスタＭＮ２３〜ＭＮ２５はセンスアンプ部を構成している。
【０００８】
センスアンプ部のＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５のバックゲートはＶＤＤ電源端子に接続されている。
【０００９】
ＰＭＯＳトランジスタＭＰ２１とＭＰ２２は同一サイズ、同一特性である。ＰＭＯＳトランジスタＭＰ２６とＭＰ２７は同一サイズ、同一特性である。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は同一サイズ、同一特性である。ＰＭＯＳトランジスタＭＰ２４、ＭＰ２５は同一サイズ、同一特性である。ＮＭＯＳトランジスタＭＮ２４、ＭＮ２５は同一サイズ、同一特性である。
【００１０】
なお、図１３に示した基準電圧回路以外の構成に関して、図１３のＮＭＯＳトランジスタＭ２６は図１２のＮ６、図１３のＰＭＯＳトランジスタＭＰ２１は図１２のＰ０、図１３のＦｕｓｅは図１２のｅＦｕｓｅ  ＥＬＥＭＥＮＴ  ２４、図１３のＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）と（ＭＰ２７、ＭＮ２２）は図１２のＩＳＯＬＡＴＩＯＮ  ＤＥＶＩＣＥＳ１２、１８、図１３のセンスアンプ部（ＭＰ２３、ＭＰ２４、ＭＰ２５、ＭＮ２３、ＭＮ２４、ＭＮ２５）は図１２のＳＥＮＳＥ  ＡＭＰ１４に関連付けられる。
【００１１】
次に、図１３に示した不揮発性半導体記憶装置の動作について説明する。図１４（Ａ）は、図１３の回路において、プログラム（Ｐｒｏｇｒａｍ）時の制御シーケンス及び端子電位を示す図である。第２、第５のリード制御端子２０１、２０４はＧＮＤ電位、第１、第３、第４のリード制御端子２００、２０２、２０３は電源電圧ＶＤＤとする。プログラム時（Ｆｕｓｅ切断時）、ＶＤＤ電源端子を、電源電圧ＶＤＤとし、ＶＰＲＧ端子にＰｒｏｇｒａｍ電圧（ＶＰＲＧ）を与えた後、プログラム制御端子２５０をＰｒｏｇｒａｍ電圧（ＶＰＲＧ）まで上げることで、ＮＭＯＳトランジスタＭＮ２６をオンさせ、Ｆｕｓｅを切断する。すなわち、第３のリード制御端子２０２が電源電圧ＶＤＤであるため、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２はともにオフとされ、第１のリード制御端子２００が電源電圧ＶＤＤ、第２のリード制御端子２０１がＧＮＤ電位であるため、ＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、ＣＭＯＳスイッチ（ＭＰ２７、ＭＮ２２）はいずれもオフ状態とされる。
【００１２】
Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）が印加されたＶＰＲＧ端子から、Ｆｕｓｅ、ＮＭＯＳトランジスタＭＮ２６を介してＧＮＤにＰｒｏｇｒａｍ電流が流れ、Ｆｕｓｅが溶断される。その際、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２が配設されたＮウェルのコンタクトに与える電圧ＶＮｗｅｌｌは、Ｐｒｏｇｒａｍ電圧ＶＰＲＧと同電位にする。
【００１３】
したがって、プログラム時には、
ＶＤＤ電源端子＝電源電圧ＶＤＤ、
ＶＮｗｅｌｌ電源端子＝ＶＰＲＧ端子＝Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）
となる。
【００１４】
ただし、Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）＞電源電圧ＶＤＤ  
である。
【００１５】
プログラム時に、ＶＮｗｅｌｌ電源端子＝ＶＰＲＧ端子＝Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）とする理由は以下の通りである。
【００１６】
図１３において、プログラム時に、仮に、Ｎウェル電圧ＶＮｗｅｌｌ＜Ｐｒｏｇｒａｍ電圧ＶＰＲＧの場合には、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７のドレイン（＝ＶＰＲＧ電圧）がＮウェル電位（ＶＮＷｅｌｌ）よりも高電位となることから、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７のドレインからＮウェル電源ＶＮＷｅｌｌ側に電流が流れてしまう。このため、Ｆｕｓｅの切断の制御が正しく行えない場合が生じる。
【００１７】
Ｆｕｓｅ電源に接続されたＶＰＲＧ端子からＦｕｓｅを流れる電流をＩＦ、ＮＭＯＳトランジスタＭＮ２６に流れる電流（ｄｒａｉｎ  ｔｏ  ｓｏｕｒｃｅ  ｃｕｒｒｅｎｔ）をＩＤ、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２６のドレインからＮウェル電源ＶＮＷｅｌｌ側に流れる電流をそれぞれＩ１、Ｉ２とすると、
ＩＦ＝ＩＤ＋Ｉ１＋Ｉ２                            ・・・（１）
が成り立つ。ここで、ＩＤはＮＭＯＳトランジスタＭＮ２６が飽和領域で動作するものとして次式で与えられ、Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）をバイアス電圧とする定電流となる。ＮＭＯＳトランジスタＭＮ２６のβは利得係数、ＶＧＳはゲート・ソース間電圧、ＶＴＨは閾値電圧である。
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・・・（２）
【００１８】
例えばＰＭＯＳトランジスタＭＰ２６に着目すると、Ｎウェル電圧ＶＮｗｅｌｌ＜Ｐｒｏｇｒａｍ電圧ＶＰＲＧであり、Ｐｒｏｇｒａｍ電圧ＶＰＲＧから、Ｆｕｓｅでの電圧降下分を差し引いた電圧（ＰＭＯＳトランジスタＭＰ２６のドレイン電圧）が、Ｎウェル電圧ＶＮｗｅｌｌよりも高いとき、Ｉ２＞０となり、Ｉ２＝０の場合に比べて、ＶＰＲＧ端子からＦｕｓｅに流れる電流ＩＦは増大する。一方、ＶＮｗｅｌｌ電源端子＝ＶＰＲＧ端子＝Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ）の場合、ＰＭＯＳトランジスタＭ２１、ＭＰ２６のドレインからＶＮＷｅｌｌ電源側に電流は流れず（Ｉ１＝Ｉ２＝０）、ＩＦ＝ＩＤとなる。
【００１９】
図１４（Ｂ）は、図１３の回路構成において、リード時の制御シーケンスおよび端子電位を示す図である。リード時は、ＶＤＤ端子とＮウェル電圧ＶＮｗｅｌｌをともに電源電圧ＶＤＤ、ＶＰＲＧ端子をＧＮＤ電位とする（ＶＤＤ＝ＶＮｗｅｌｌ＝電源電圧ＶＤＤ、ＶＰＲＧ＝ＧＮＤ）。第１のリード制御端子２００をＧＮＤ、第２のリード制御端子２０１を電源電圧ＶＤＤとし、セレクタ部のＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、（ＭＰ２７、ＭＮ２２））をオンとし、Ｆｕｓｅの端子電圧、抵抗Ｒ２３の端子電圧が、ＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、（ＭＰ２７、ＭＮ２２）を介して、センスアンプに印加される。なお、リード時、プログラム制御端子２５０はＧＮＤ電位とされ、ＮＭＯＳトランジスタＭＮ２６はオフ状態に保持される。
【００２０】
その後、第３のリード制御端子２０２をＧＮＤ電位としてＰＭＯＳトランジスタＭＰ２１、ＭＰ２２をオンとする。
【００２１】
Ｆｕｓｅの抵抗値をＲＦ、ＰＭＯＳトランジスタＭＰ２１のオン抵抗をＲＯＮとすると、Ｆｕｓｅが未切断のとき、ＯＵＴには、
2013143157.tif 000004
・・・（３）
の電圧が現れる。すなわち、Ｆｕｓｅが未切断のとき、Ｆｕｓｅの抵抗値は抵抗Ｒ２１の抵抗値と比べて小さく、ＯＵＴはＧＮＤ側に近い電位となる。
【００２２】
Ｆｕｓｅが切断状態のとき、ＯＵＴは、オン状態のＰＭＯＳトランジスタＭＰ２１と抵抗Ｒ２１を介して電源電圧ＶＤＤ側にプルアップされる。
【００２３】
ＯＵＴＢには、ＰＭＯＳトランジスタＭＰ２２のオン抵抗をＲＯＮとすると、比較時、Ｆｕｓｅの切断／未切断によらず、
2013143157.tif 000005
・・・（４）
の電圧が現れる。
【００２４】
さらに、第４、第５のリード制御端子２０３、２０４をそれぞれＧＮＤ電位、電源電圧ＶＤＤに設定することで、ＰＭＯＳトランジスタＭＰ２３、ＮＭＯＳトランジスタＭＮ２３をオンさせ、センスアンプ部を活性化する。なお、図１４（Ｂ）では、ＰＭＯＳトランジスタＭＰ２３側をオンとした後にＮＭＯＳトランジスタＭＮ２３をオンさせている。
【００２５】
そして第１、第２のリード制御端子２００、２０１をそれぞれ電源電圧ＶＤＤ、ＧＮＤ電位とすることで、セレクタ部のＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、（ＭＰ２７、ＭＮ２２）をオフとする。センスアンプ部の活性化直後に、セレクタ部（ＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、ＣＭＯＳスイッチ（ＭＰ２７、ＭＮ２２））がオフ状態とされ、センスアンプ部は、比較時にＯＵＴとＯＵＴＢに現れた電圧を、セレクタ部がオフの状態で、差動増幅（差動ラッチ）し、ＯＵＴ、ＯＵＴＢには、相補のデータ信号Ｄ、ＤＢ（一方が電源電圧ＶＤＤのとき他方はＧＮＤ電位）がそれぞれ出力される。
【００２６】
そして第３のリード制御端子２０２をＧＮＤ電位から電源電圧ＶＤＤとして、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２をターン・オフさせる。
【００２７】
プログラム時以外は、ＶＰＲＧ端子をＧＮＤ電位にすることで、リード時のＦｕｓｅ誤切断される可能性を無くし、且つ、リード時の基準電位が安定するという特徴を有する。
【００２８】
リード時の動作としては、
（Ｓ１）第１、第２のリード制御端子２００、２０１をＧＮＤ電位、電源電圧ＶＤＤとして、セレクタ部をオンとし、
（Ｓ２）第３のリード制御端子２０２をＧＮＤ電位として、リファレンス部を活性化し、
（Ｓ４）第４のリード制御端子２０３をＧＮＤ電位、第５のリード制御端子２０４を電源電圧ＶＤＤとしてセンスアンプ部を活性化し、
（Ｓ５）第１、第２のリード制御端子２００、２０１を電源電圧ＶＤＤ、ＧＮＤ電位としてセレクタ部をオフとし、
（Ｓ６）第３のリード制御端子２０２を電源電圧ＶＤＤとして、リファレンス部をオフとする。
【００２９】
図１５は、図１３の回路におけるリード（Ｒｅａｄ）時の動作を回路シミュレーションした結果を示す図である。この回路シミュレーションは、本願発明者が行ったものである。図１５において、横軸は時間、縦軸は電圧（ＧＮＤとＶＤＤの電圧が示されている）である。図１５には、
Ｆｕｓｅ切断時と未切断時のＯＵＴの電圧波形ａ、ｂ、
Ｆｕｓｅ切断時と未切断時のＯＵＴＢの電圧波形ｃ、ｄ
が示されている。なお、図１５の「比較」、「増幅」の期間は、図１４（Ｂ）の「比較」、「増幅」の期間に対応する。
【００３０】
図１５に示すように、図１３のセンスアンプ部（ＭＰ２３、ＭＰ２４、ＭＰ２５、ＭＮ２３、ＭＮ２４、ＭＮ２５）での差動増幅の結果、
Ｆｕｓｅ切断時には、
（ＯＵＴ、ＯＵＴＢ）＝（ＶＤＤ、ＧＮＤ）＝（Ｈｉｇｈ、Ｌｏｗ）、
Ｆｕｓｅ未切断時には、
（ＯＵＴ、ＯＵＴＢ）＝（ＧＮＤ、ＶＤＤ）＝（Ｌｏｗ、Ｈｉｇｈ）
の論理レベルの信号が得られる。
【００３１】
図１３のセンスアンプ部（ＭＰ２３、ＭＰ２４、ＭＰ２５、ＭＮ２３、ＭＮ２４、ＭＮ２５）においては、十分な比較電位（ＯＵＴとＯＵＴＢ間の差電位）が得られており、良好なＲｅａｄ特性を示している。なお、電源電圧（ＶＤＤ）を例えば０．６Ｖ（低電圧化）とした場合でも、良好なＲｅａｄ特性が得られる。なお、図１３において、端子ＯＵＴ、ＯＵＴＢの相補の信号（差動信号）を不図示のバッファ（ドライバ）を介して不図示のデータ線（リードバス）等に差動で駆動出力する構成としてもよい。あるいは、端子ＯＵＴ、ＯＵＴＢの相補の信号（差動信号）を不図示のバッファを介してデータ線にシングルエンド出力する構成としてもよい。
【００３２】
なお、特許文献２には、ソースがＶＤＤ電源端子に接続され、バックゲートにバックゲート電圧ＶＷＦが印加されるＰＭＯＳトランジスタとｅＦｕｓｅとの接続点がセレクタ部（ＣＭＯＳスイッチ）を介して比較回路に入力される構成の半導体装置が開示されている。
【００３３】
また、特許文献３には、ヒューズと溶断用スイッチ（ＮＭＯＳトランジスタ）の接続点がＰＭＯＳスイッチを介して比較回路に入力される構成が開示されている。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】米国特許出願公開第２００８／２４５１号明細書（２００８／０００２４５１  Ａ１）
【特許文献２】特開２００９−２２４５３０号公報
【特許文献３】特開２００７−１５８１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
以下に関連技術の分析を与える。
【００３６】
図１３の不揮発性半導体記憶装置において、プログラム時に、ＶＰＲＧ端子にＰｒｏｇｒａｍ電圧（ＶＰＲＧ）（＞電源電圧ＶＤＤ）を印加する都合上、図１３において、波線で囲んだ部分には高電圧（過電圧）が印加される。このため、波線で囲んだ部分のＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７が配置されるＮウェルの電位（ＶＮｗｅｌｌ）を、共通の電源電圧ＶＤＤとは、別に与える必要がある。その結果、Ｆｕｓｅ専用電源として２電源（２系統）必要になる。すなわち、ＶＰＲＧ端子にＰｒｏｇｒａｍ電圧（ＶＰＲＧ）を供給するＦｕｓｅ専用電源と、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７が配置されるＮウェルのコンタクトにＰｒｏｇｒａｍ電圧（ＶＰＲＧ）を供給するＦｕｓｅ専用電源である。
【００３７】
図１６は、図１３の回路のレイアウト配置例（１ｂｉｔ分）を示す図である。図１６に示すように、
ＮＭＯＳトランジスタＭＮ２６とＦｕｓｅで構成するＦｕｓｅ切断部、
ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２２と抵抗Ｒ２１〜Ｒ２３で構成するリファレンス部、
ＰＭＯＳトランジスタＭＰ２６〜ＭＰ２７とＮＭＯＳトランジスタＭＮ２１〜ＭＮ２２で構成するセレクタ部、
ＰＭＯＳトランジスタＭＰ２３〜２５とＮＭＯＳトランジスタＭＮ２３〜ＭＮ２５で構成するセンスアンプ部にて構成される。
【００３８】
Ｆｕｓｅ（ｅＦｕｓｅ）、抵抗Ｒ２１〜Ｒ２３は、例えばＰ型半導体基板上に形成されたポリシリコン抵抗素子から形成される。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７は、ＮウェルコンタクトがＶＮＷｅｌｌ電源に接続されるＮウェルに形成される。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＭＰ２５は、ＮウェルコンタクトがＶＤＤ電源に接続されるＮウェルに形成される。
【００３９】
すなわち、図１６に示したレイアウト配置の例では、ＰＭＯＳトランジスタ群ＭＰ２１、ＭＰ２２、ＭＰ２６、ＭＰ２７が形成されたＮウェルの電位と、ＰＭＯＳトランジスタ群ＭＰ２３、ＭＰ２４、ＭＰ２５が形成されたＮウェルの電位は、互いに異なる電位であるため、それぞれのＮウェルを分離する必要がある。また、異電位のＮウェルの間隔を十分に空ける必要がある。その結果、レイアウト面積が大きくなる、という問題がある。
【課題を解決するための手段】
【００４０】
上記問題点の少なくとも１つを解決するため、本発明は概略以下の構成の装置が提供される（だたし、以下に制限されるものではない）。
【００４１】
本発明によれば、第２の電圧の第２電源端子に一端が接続されプログラム時にオンとされるスイッチと、一端が前記スイッチに接続され他端がプログラム電源端子に接続されたヒューズとを備えたヒューズ切断部と、
第１及び第２のセレクタ部と、
リファレンス部と、
第１及び第２のノードと、
前記第１及び第２のノード間に接続されたセンスアンプ部と、
を備え、
前記第１のセレクタ部は、
前記ヒューズの一端と前記第１のノード間に接続され、第１の制御信号によりオン・オフされる第１導電型の第１のトランジスタを備え、
前記リファレンス部は、
第１の電圧の第１電源端子と前記第１のノード間に接続され、第２の制御信号によりオン・オフされる第２導電型の第１のトランジスタと、第１の抵抗からなる第１の直列回路と、
前記第１電源端子と前記第２のノード間に接続され、前記第２の制御信号によりオン・オフされる第２導電型の第２のトランジスタと、第２の抵抗からなる第２の直列回路と、
前記プログラム電源端子に一端が接続された第３の抵抗と、
を備え、
前記第２のセレクタ部は、
前記第３の抵抗の他端と前記第２のノード間に接続され、前記第１の制御信号によりオン・オフされる第１導電型の第２のトランジスタを備えた半導体装置が提供される。
【発明の効果】
【００４２】
本発明によれば、Ｆｕｓｅ専用電源を１電源とし、レイアウト面積の縮減を可能としている。
【図面の簡単な説明】
【００４３】
【図１】実施形態１の回路構成を示す図である。
【図２】実施形態１の回路構成を説明する図である。
【図３】（Ａ）は実施形態１のＰｒｏｇｒａｍ制御シーケンスを示す図、（Ｂ）実施形態１のリード制御シーケンス（改善後）を示す図である。
【図４】リード制御シーケンス改善前のＲｅａｄシミュレーション結果を示す図である。
【図５】リード制御シーケンス改善後のＲｅａｄシミュレーション結果を示す図である。
【図６】実施形態１のレイアウト配置例を示す図である。
【図７】実施形態２の回路構成を示す図である。
【図８】実施形態２のＰｒｏｇｒａｍ制御シーケンスを示す図である。
【図９】実施形態２のリード制御シーケンスを示す図である。
【図１０】実施形態３の回路構成を示す図である。
【図１１】実施形態４の回路構成を示す図である。
【図１２】特許文献１の図１を引用した図である。
【図１３】関連技術（参考例）の構成を示す図である。
【図１４】（Ａ）は図１３のｅＦｕｓｅのＰｒｏｇｒａｍ制御シーケンス、（Ｂ）は図１３のｅＦｕｓｅのリード制御シーケンスを示す図である。
【図１５】図１３の回路のＲｅａｄシミュレーション結果を示す図である。
【図１６】図１３の回路のレイアウト配置例を示す図である。
【発明を実施するための形態】
【００４４】
本発明を実施するためのいくつかの好ましい形態について以下に説明する。好ましい形態によれば、
・前述した図１３の回路構成を、プログラム（Ｐｒｏｇｒａｍ）時に、高電圧のＰｒｏｇｒａｍ電圧（ＶＰＲＧ）が印加されるノードから、ＰＭＯＳトランジスタを排除した回路構成に変更し、
・リード制御シーケンスの変更によりリファレンス部（ｅＦｕｓｅセンス回路）の専用電源の１電源化を実現した。
【００４５】
回路構成の変更は、プログラム時の高電圧が印加されるノードから、ＰＭＯＳトランジスタを移動し、さらに、図１３のセレクタ部（ＣＭＯＳスイッチ）のＰＭＯＳトランジスタを削除しＮＭＯＳスイッチとしている。
【００４６】
すなわち、いくつかの好ましい形態によれば、第２の電圧の第２電源端子（ＧＮＤ端子）に一端が接続されプログラム時にオンとされるスイッチ（ＭＮ６）と、一端が前記スイッチ（ＭＮ６）に接続され他端がプログラム電源端子（ＶＰＲＧ端子）に接続されたヒューズ（Ｆｕｓｅ）を備えたヒューズ切断部と、リファレンス部と、第１及び第２のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）と、第１及び第２のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）間に接続されたセンスアンプ部（１００）と、第１及び第２のセレクタ部（ＭＮ１、ＭＮ２）と、を備えている。
【００４７】
前記第１のセレクタ部は、ヒューズ切断部（Ｆｕｓｅ、ＭＮ６）の前記ヒューズ（Ｆｕｓｅ）の一端と、前記第１のノード（Ｎｏｄｅ１）間に接続され、第１の制御信号（端子１０１に入力される制御信号）によりオン・オフされる、第１導電型（Ｎ型）の第１のトランジスタ（ＭＮ１）を備えている。
【００４８】
前記リファレンス部は、第１の電圧（ＶＤＤ）の第１電源端子（ＶＤＤ電源端子）と前記第１のノード（Ｎｏｄｅ１）間に接続され、第２の制御信号（端子１０２に入力される制御信号）によりオン・オフされる、第２導電型（Ｐ型）の第１のトランジスタ（ＭＰ１）と第１の抵抗（Ｒ１）からなる第１の直列回路と、前記第１電源端子（ＶＤＤ電源端子）と前記第２のノード（Ｎｏｄｅ２）間に接続され、第２の制御信号（端子１０２に入力される制御信号）によりオン・オフされる第２導電型（Ｐ型）の第２のトランジスタ（ＭＰ２）と第２の抵抗（Ｒ２）からなる第２の直列回路と、プログラム電源端子（ＶＰＲＧ端子）に一端が接続された第３の抵抗（Ｒ３）と、を備えている。
【００４９】
前記第２のセレクタ部は、前記第３の抵抗（Ｒ３）の他端と前記第２のノード（Ｎｏｄｅ２）間に接続され、第１の制御信号（端子１０１に入力される制御信号）によりオン・オフされる第１導電型（Ｎ型）の第２のトランジスタ（ＭＮ２）を備えている。第１、第２のノード（Ｎｏｄｅ１、Ｎｏｄｅ２）は、センスアンプ部の２つの入力ノード、及び２つの出力ノードとなり、第１、第２の出力端子（ＯＵＴ、ＯＵＴＢ）にそれぞれ接続される。
【００５０】
いくつかの好ましい形態によれば、前記リファレンス部の前記第２導電型（Ｐ型）の第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）のバックゲートは第１電源端子(ＶＤＤ電源端子)に接続される。
【００５１】
いくつかの好ましい形態によれば、Ｒｅａｄ（リード）時に、前記第１及び第２のセレクタ部（ＭＮ１、ＭＮ２）をオン（導通）状態とし、
前記リファレンス部の前記第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）をオンし、
前記センスアンプ（１００）を活性化し、
前記リファレンス部の前記第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）をオフし、
前記第１及び第２のセレクタ部（ＭＮ１、ＭＮ２）をオフ（非導通）状態とする、制御を行う。
【００５２】
いくつかの好ましい形態によれば、前記センスアンプ部（１００）は、それぞれが、直列に接続された第２導電型（Ｐ型）及び第１導電型（Ｎ型）のトランジスタを備えたインバータを二つ備え、一方の前記インバータの出力が、前記第１のノードに接続されるとともに、他方の前記インバータの入力に接続され、他方の前記インバータの出力が前記第２のノードに接続されるとともに、一方の前記インバータの入力に接続され、前記第１電源端子(ＶＤＤ電源端子)と、前記二つのインバータの第２導電型（Ｐ型）のトランジスタの間に、第３の制御信号（端子１０３に入力される制御信号）によりオン・オフされる第２導電型（Ｐ型）の第３のトランジスタ（ＭＰ３）を備え、前記二つのインバータの前記Ｎ型トランジスタと前記第２電源端子間に、第４の制御信号（端子１０４に入力される制御信号）によりオン・オフされる第１導電型（Ｎ型）の第３のトランジスタ（ＭＮ３）を備え、前記センスアンプ部は、前記第３及び第４の制御信号により、前記第２導電型（Ｐ型）及び第１導電型（Ｎ型）の第３のトランジスをオンすることで活性化される。
【００５３】
前記リファレンス部の前記第２導電型（Ｐ型）の第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）のバックゲート、前記センスアンプ部の前記第２導電型（Ｐ型）の第３のトランジスタ（ＭＰ３）のバックゲート、及び前記二つのインバータの前記第２導電型（Ｐ型）のトランジスタ（ＭＰ４、ＭＰ５）のバックゲートが前記第１電源端子(ＶＤＤ電源端子)に接続される。
【００５４】
いくつかの好ましい形態によれば、半導体基板において、前記リファレンス部の前記Ｐ型の第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）、前記センスアンプ部の前記第２導電型（Ｐ型）の第３のトランジスタ（ＭＰ３）、及び、前記二つのインバータの前記第２導電型（Ｐ型）のトランジスタ（ＭＰ４、ＭＰ５）が、第１導電型（Ｎ型）の同一ウェル内に配設されている。
【００５５】
いくつかの好ましい形態によれば、前記ヒューズ切断部において、前記ヒューズの一端は、前記第１のセレクタ部（ＭＮ１）に接続されるとともに、プログラム時にオンとされるスイッチ（第１導電型（Ｎ型）のトランジスタ）（ＭＮ６）を介して前記第２電源端子（ＧＮＤ端子）に接続され、前記ヒューズの他端は、プログラム時に、前記第１の電圧（ＶＤＤ）よりも高電位のプログラム電圧（ＶＰＲＧ）が印加されるプログラム電源端子（ＶＰＲＧ端子）に接続される。プログラム時に、スイッチ（ＭＮ６）のゲートには前記プログラム電圧（ＶＰＲＧ）が印加され、リード時に、前記プログラム電源端子（ＶＰＲＧ端子）には前記第２の電圧（ＧＮＤ電位）とされる。
【００５６】
いくつかの好ましい形態によれば、複数の前記第１のセレクタ部（ＭＮ４０１〜ＭＮ４０ｎ）と、前記第１のセレクタ部と前記プログラム電源端子間に接続された複数の前記ヒューズ（Ｆｕｓｅ１〜Ｆｕｓｅｎ）と、前記第１のセレクタ部の一端と前記ヒューズの接続点に一端が接続され、選択信号によりオン・オフが制御される複数の第２のスイッチ（ＭＮ５０１〜ＭＮ５０ｎ）を備え、複数の前記第１のセレクタ部（ＭＮ４０１〜ＭＮ４０ｎ）の他端は共通接続され、該共通接続点が前記第１のノード（Ｎｏｄｅ１）に接続され、複数の前記第２のスイッチ（ＭＮ５０１〜ＭＮ５０ｎ）の他端は共通接続され、該共通接続点が前記スイッチ（５００）を介して前記第２の電源端子（ＧＮＤ端子）に接続される。リード時には、前記スイッチ（５００）はオフとされ、且つ、複数組の前記回路の前記第２のスイッチ（ＭＮ５０１〜ＭＮ５０ｎ）はオフとされ、前記回路の前記第１のセレクタ部（ＭＮ４０１〜ＭＮ４０ｎ）が順番にオンとされ、ヒューズ（Ｆｕｓｅ１〜Ｆｕｓｅｎ）の状態の読み出しが行われる。さらに、好ましい形態の１つにおいては、複数の前記第１のセレクタ部（ＭＮ４０１〜ＭＮ４０ｎ）と複数の前記ヒューズ（Ｆｕｓｅ１〜Ｆｕｓｅｎ）と複数の前記第２のスイッチ（ＭＮ５０１〜ＭＮ５０ｎ）と、前記スイッチ（５００）と、前記リファレンス部、前記センスアンプ部（１００）を１カラムとし、複数の前記カラムからなる２次元アレイを備えた構成としてもよい。
【００５７】
前記第１のノード（Ｎｏｄｅ１）と前記低電位電源端子（ＧＮＤ端子）間に、第４の抵抗（Ｒ４）を備え、前記第２のノード（Ｎｏｄｅ２）と前記低電位電源端子（ＧＮＤ端子）間に、第５の抵抗（Ｒ５）を備えた構成としてもよい。あるいは、前記第１のノード（Ｎｏｄｅ１）と前記低電位電源端子（ＧＮＤ端子）間に、前記第４の抵抗（Ｒ４）と並列に第１の容量（Ｃ１）とを備え、前記第２のノード（Ｎｏｄｅ２）と前記低電位電源端子間に、前記第５の抵抗（Ｒ５）と並列に第２の容量（Ｃ２）を備えた構成としてもよい。以下いくつかの例示的な実施形態について説明する。
【００５８】
＜実施形態１＞
図１は、例示的な実施形態１の半導体装置の構成を示す図である。図１を参照すると、
（Ａ）ソースがＧＮＤ端子に接続され、ゲートがプログラム制御端子１５０に接続されたＮＭＯＳトランジスタＭＮ６と、
（Ｂ）Ｆｕｓｅ電源に接続されるＶＰＲＧ端子（プログラム電源端子）に一端が接続され他端がＮＭＯＳトランジスタＭＮ６のドレインに接続されたＦｕｓｅ（ｅＦｕｓｅ）と、
（Ｃ）ＮＭＯＳトランジスタＭＮ６のドレインとＦｕｓｅの接続点と、第１のノードＮｏｄｅ１との間に接続され、第１のリード制御信号が供給される第１のリード制御端子１０１にゲートが接続されたＮＭＯＳトランジスタＭＮ１と、
（Ｄ）ソースがＶＤＤ電源端子に接続され、第２のリード制御信号が供給され、第２のリード制御端子１０２にゲートが接続され、バックゲートがＶＤＤ電源端子に接続されたＰＭＯＳトランジスタＭＰ１と、
（Ｅ）一端がＰＭＯＳトランジスタＭＰ１のドレインに接続され、他端が第１のノードＮｏｄｅ１に接続された抵抗Ｒ１と、
（Ｆ）ソースがＶＤＤ電源端子に接続され、第２のリード制御信号が供給される第２のリード制御端子１０２にゲートが接続され、バックゲートがＶＤＤ電源端子に接続されたＰＭＯＳトランジスタＭＰ２と、
（Ｇ）一端がＰＭＯＳトランジスタＭＰ２のドレインに接続され、他端が第２のノードＮｏｄｅ２に接続された抵抗Ｒ２と、
（Ｈ）一端がＶＰＲＧ端子に接続された抵抗Ｒ３と、
（Ｉ）抵抗Ｒ３の他端と第２のノードＮｏｄｅ２間に接続され、第１のリード制御信号が供給される第１のリード制御端子１０１にゲートが接続されたＮＭＯＳトランジスタＭＮ２と、
（Ｊ）ソースがＶＤＤ電源端子に接続され、第３のリード制御信号が供給される第３のリード制御端子１０３にゲートが接続されたＰＭＯＳトランジスタＭＰ３と、
（Ｋ）ソースがＧＮＤ端子に接続され、第４のリード制御信号が供給される第４のリード制御端子１０４にゲートが接続されたＮＭＯＳトランジスタＭＮ３と、
（Ｌ）ＰＭＯＳトランジスタＭＰ３のドレインにソースが共通に接続されたＰＭＯＳトランジスタＭＰ４、ＭＰ５と、
（Ｍ）ＮＭＯＳトランジスタＭＮ３のドレインにソースが共通接続されたＮＭＯＳトランジスタＭＮ４、Ｍ５と、
を備えている。第１、第２のノードＮｏｄｅ１、Ｎｏｄｅ２は、出力端子ＯＵＴと相補の出力端子ＯＵＴＢにそれぞれ接続されている。
【００５９】
ＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ４のドレインは共通接続され、第１のノードＮｏｄｅ１（ＯＵＴ）に接続されるとともに、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５の共通接続されたゲートに接続され、ＰＭＯＳトランジスタＭＰ５のドレインとＮＭＯＳトランジスタＭＮ５のドレインは共通接続され第２のノードＮｏｄｅ２（ＯＵＴＢ）に接続されるとともに、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ２４の共通接続されたゲートに接続されている。
【００６０】
ＮＭＯＳトランジスタＮ６とＦｕｓｅはＦｕｓｅ切断部、
ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１、ＰＭＯＳトランジスタＭＰ２とＲ２、Ｒ３はリード時のリファレンス部、
ＮＭＯＳトランジスタＭＮ１、ＭＮ２はセレクタ部、
ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５はセンスアンプ部１００を構成している。
【００６１】
センスアンプ部１００のＰＭＯＳトランジスタＭＰ３、ＰＭＯＳトランジスタＭＰ４、ＭＰ５のバックゲートはＶＤＤ電源端子に接続されている。
【００６２】
図１において、ＭＮ６、ＭＮ１、ＭＮ２、ＭＰ３−ＭＰ５、ＭＮ３−ＭＮ５は、図１３のＭＮ２６、ＭＮ２１、ＭＮ２２、ＭＰ２３−ＭＰ２５、ＭＮ２３−ＭＮ２５にそれぞれ対応し、抵抗Ｒ１−Ｒ３は、抵抗Ｒ２１−Ｒ２３にそれぞれ対応している。端子１０１、１０２、１０３、１０４は、図１３の端子２０１、２０２、２０３、２０４にそれぞれ対応している。
【００６３】
ＰＭＯＳトランジスタＭＰ１とＭＰ２は同一サイズ、同一特性である。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は同一サイズ、同一特性である。ＰＭＯＳトランジスタＭＰ４、ＭＰ５は同一サイズ、同一特性である。ＮＭＯＳトランジスタＭＮ４、ＭＮ５は同一サイズ、同一特性である。
【００６４】
図２は、図１３との相違点を明確とするための図である。
【００６５】
（１）Ｒｅａｄ用レファレンスノードを移動（図２の破線矢印参照）。
【００６６】
図１３では、ＰＭＯＳトランジスタＭＰ２１と抵抗Ｒ２１の直列回路は、ＶＤＤ電源端子と、ＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）とＦｕｓｅとの接続点の間に接続されているが、図１では、ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１の直列回路は、ＶＤＤ電源端子とＮｏｄｅ１（ＯＵＴ）間に移動している。同様に、図１３では、ＰＭＯＳトランジスタＭＰ２２と抵抗Ｒ２２の直列回路は、ＶＤＤ電源端子と、ＣＭＯＳスイッチ（ＭＰ２７、ＭＮ２２）と抵抗Ｒ２３との接続点の間に接続されているが、図１では、ＰＭＯＳトランジスタＭＰ２と抵抗Ｒ２の直列回路は、ＶＤＤ電源端子とＮｏｄｅ２間に移動している。
【００６７】
（２）セレクタ部のＰＭＯＳトランジスタを削除（ＣＭＯＳスイッチをＮＭＯＳスイッチとする）。
【００６８】
図１３では、セレクタ部は、第１、第２のＣＭＯＳスイッチ（ＭＰ２６、ＭＮ２１）、（ＭＰ２７、ＭＮ２２）で構成されているが、図１では、セレクタ部を、第１、第２のＮＭＯＳスイッチ（ＭＮ１、ＭＮ２）としている。
【００６９】
以上の変更が行われた図１においては、プログラム時に、電源電圧ＶＤＤより高電圧のＰｒｏｇｒａｍ電圧（ＶＰＲＧ）が印加されるＰＭＯＳトランジスタが無くなる。このため、図１の構成においては、図１３のように、プログラム時にＰｒｏｇｒａｍ電圧（ＶＰＲＧ）が印加されるＶＮｗｅｌｌ用のＦｕｓｅ専用電源は、不要となる。すなわち、図１において、Ｆｕｓｅ専用電源としては、ＶＰＲＧ端子にＰｒｏｇｒａｍ電圧を与える１電源とすることができる。
【００７０】
次に、図１の実施形態１の動作について説明する。
【００７１】
図３（Ａ）は、プログラム時の制御シーケンスを説明する図である。プログラム時（Ｆｕｓｅ切断時）において、ＶＤＤ電源端子は電源電圧ＶＤＤとされる。ＶＰＲＧ端子にはＰｒｏｇｒａｍ電圧（ＶＰＲＧ）が与えられる。端子１０１、１０４はＧＮＤ電位、端子１０２、１０３はＶＤＤ電源電圧とし、リファレンス部（ＭＰ１、ＭＰ２）、セレクタ部（ＭＮ１、ＭＮ２）、センスアンプ部のＭＰ３、ＭＮ３がオフとされる。この状態で、端子１５０をＰｒｏｇｒａｍ電圧（ＶＰＲＧ）とし、ＮＭＯＳトランジスタＭＮ６のゲート電位をＰｒｏｇｒａｍ電圧（ＶＰＲＧ）まで上げることで、ＮＭＯＳトランジスタＭＮ６をオンとし、ＶＰＲＧ端子に接続されたＦｕｓｅ電源からＦｕｓｅ、ＮＭＯＳトランジスタＭＮ６、ＧＮＤと電流が流れ、Ｆｕｓｅを切断する（ＶＤＤ電源端子＝電源電圧ＶＤＤ、ＶＰＲＧ端子＝Ｐｒｏｇｒａｍ電圧＝ＶＰＲＧ）。
【００７２】
リード時は、ＶＤＤ電源端子は電源電圧ＶＤＤであり、ＶＰＲＧ端子はＧＮＤ電位に設定される（ＶＤＤ＝ＶＮｗｅｌｌ＝ＶＤＤ電圧、ＶＰＲＧ端子＝ＧＮＤ）。また、端子１０１、１０４は、電源電圧ＶＤＤ、端子１０２、１０３はＧＮＤ電位とし、リファレンス部（ＭＰ１、ＭＰ２）、セレクタ部（ＭＮ１、ＭＮ２）、センスアンプ部のＭＰ３、ＭＮ３をオンとし、リード動作が行われる。
【００７３】
実施形態１の回路構成は、図１３の構成と同様に、プログラム時以外は、Ｆｕｓｅの端子であるＶＰＲＧ端子をＧＮＤ電位とすることで、リード時のＦｕｓｅ誤切断の可能性を無くし、かつ、リード時の基準電位を安定させることができる。
【００７４】
図４は、図１の回路におけるリード（Ｒｅａｄ）時の動作を回路シミュレーションした結果を示す図である（横軸は時間、縦軸は電圧）。図４には、
Ｆｕｓｅ切断時と未切断時の出力端子ＯＵＴの電圧波形ａ、ｂ、
Ｆｕｓｅ切断時と未切断時の出力端子ＯＵＴＢの電圧波形ｃ、ｄ
が示されている。図４は、回路構成を図１３から図１に変更しただけの場合におけるリード動作を回路シミュレーションした結果である。すなわち、リード時の制御シーケンス（第１のリード制御シーケンス）としては、図１において、
（Ｓ１）第１のリード制御端子１０１を電源電圧ＶＤＤとしてセレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオンとし、
（Ｓ２）第２のリード制御端子１０２をＧＮＤ電位としてリファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオンとし、
（Ｓ３）第３のリード制御端子１０３をＧＮＤ電位、第４のリード制御端子１０４を電源電圧ＶＤＤとしてＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３をオンさせセンスアンプ部を活性化し、
（Ｓ４）第１のリード制御端子１０１をＧＮＤ電位としてセレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフとし、
（Ｓ５）次に、第２のリード制御端子１０２を電源電圧ＶＤＤとしてリファレンス部リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフとする。
【００７５】
上記の通り、Ｓ６でリファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２がオフする前に、Ｓ５でセレクタ部のＮＭＯＳトランジスタＭＮ１、ＭＮ２をオン状態からオフとすると、図４に示すとおり、ＯＵＴ（ＯＵＴＢ）は、ＶＤＤ電源電圧側に吊られてしまう。このため、増幅時に、基準電位が変動し、Ｆｕｓｅの切断／未切断を正しく判定することができない。セレクタ部（ＮＭＯＳトランジスタＭＮ１）がオフの状態の比較時におけるＮｏｄｅ１（ＯＵＴ）の電位は、Ｆｕｓｅの未切断、切断のいずれの場合も（図４の電圧波形ｂ、ａ）、ＰＭＯＳトランジスタＭＰ１を介して、電源電圧ＶＤＤ側に吊られる。
【００７６】
また、セレクタ部（ＮＭＯＳトランジスタＭＮ２）がオフの状態の比較時におけるＮｏｄｅ２（ＯＵＴＢ）は、図１５では、電源電圧ＶＤＤとＧＮＤの中間電位ＶＤＤ／２に近い電圧であったが、図４では、中間電圧ＶＤＤ／２よりも電源電圧ＶＤＤ側に吊られる。第１、第２のノード（Ｎｏｄｅ１＝ＯＵＴ、Ｎｏｄｅ２＝ＯＵＴＢ）の電圧を、センスアンプ部で差動増幅すると、図４に示すように、電源電圧ＶＤＤよりの電位となる。すなわち、Ｆｕｓｅ切断時には、（ＯＵＴ、ＯＵＴＢ）＝（ＶＤＤ、ＧＮＤ）＝（Ｈｉｇｈ、Ｌｏｗ）、Ｆｕｓｅ未切断時、（ＯＵＴ、ＯＵＴＢ）＝（ＧＮＤ，ＶＤＤ）＝（Ｌｏｗ、Ｈｉｇｈ）の論理レベルの信号が得られない。
【００７７】
そこで、実施形態１では、回路構成の変更に加え、リード制御シーケンスの変更を行う。具体的なリード制御シーケンス（第２のリード制御シーケンス）を図３（Ｂ）に示す。
【００７８】
第２のリード制御シーケンスでは、
（Ｓ１）第１のリード制御端子１０１を電源電圧ＶＤＤとしてセレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオンし、
（Ｓ２）第２のリード制御端子１０２をＧＮＤ電位として、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオンし、
（Ｓ３）第３のリード制御端子１０３をＧＮＤ電位、第４のリード制御端子１０４を電源電圧ＶＤＤとしてＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３をオンさせ、センスアンプ部を活性化し、
（Ｓ４）第２のリード制御端子１０２を電源電圧ＶＤＤとしてリファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフし、
（Ｓ５）第１のリード制御端子１０１をＧＮＤ電位としてセレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフする。
【００７９】
図３（Ｂ）に示すように、実施形態１の第２のリード制御シーケンスにおいては、図１４（Ｂ）と比較して、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２のオフを、セレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）のオフよりも早める。すなわち、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２がオフしたのちに、セレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフする。
【００８０】
これにより、Ｎｏｄｅ１（ＯＵＴ）、Ｎｏｄｅ２（ＯＵＴＢ）の電位が、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２を介して電源電圧ＶＤＤ側に吊られるという問題を回避している。
【００８１】
図５は、図１の回路構成において、図３（Ｂ）のタイミング制御（第２のリード制御シーケンス）を行った場合のリード動作のシミュレーション結果を示す図である。図５に示す例では、比較時におけるＮｏｄｅ１（ＯＵＴ）の電位は、Ｆｕｓｅの切断、未切断のいずれの場合も、図５の比較期間の電圧ａ、ｂは、図４のＯＵＴの電圧波形ａ、ｂよりも低い電圧とされる。また、比較時におけるＮｏｄｅ２（ＯＵＴＢ）の電圧（図５の比較期間のｃ、ｄ）は中間電位ＶＤＤ／２に近い電圧とされる。
【００８２】
端子１０１が電源電圧ＶＤＤ、端子１０２がＧＮＤ電位とされ、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態、セレクタ部のＮＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態のとき、Ｆｕｓｅが未切断の場合、Ｎｏｄｅ１（ＯＵＴ）には、式（５）の電圧が現れる。ただし、Ｆｕｓｅ（未切断）の抵抗値をＲＦ、ＮＭＯＳトランジスタＭＮ１のオン抵抗をＲＯＮ１、ＰＭＯＳトランジスタＭＰ１のオン抵抗をＲＯＮ２とする。
【００８３】
2013143157.tif 000006
・・・（５）
【００８４】
Ｆｕｓｅが未切断のとき、Ｆｕｓｅの抵抗値（＋ＮＭＯＳトランジスタＭＮ１のオン抵抗）は、抵抗Ｒ１の抵抗値と比べて小さく、比較期間のＮｏｄｅ１（ＯＵＴ）（図５の電圧波形ｂ参照）は、ＧＮＤ側に近い電位となる。
【００８５】
Ｆｕｓｅが切断状態のとき、比較期間のＮｏｄｅ１（ＯＵＴ）（図５の電圧波形ａ参照）は、オン状態のＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１を介して電源電圧ＶＤＤ側にプルアップされる。Ｆｕｓｅが切断状態のとき、比較期間のＮｏｄｅ１（ＯＵＴ）の電圧は、上式（５）でＲＦを、例えば１０ＭｅｇａＯｈｍ等の高抵抗（あるいは無限大）にすることで導出される。
【００８６】
比較期間のＮｏｄｅ２（ＯＵＴＢ）（図５の電圧波形ｃ、ｄ参照）には、比較時、Ｆｕｓｅの切断／未切断によらず、次式（６）の電圧が現れる。ただし、ＮＭＯＳトランジスタＭＮ２のオン抵抗をＲＯＮ１、ＰＭＯＳトランジスタＭＰ２のオン抵抗をＲＯＮ２とする。
【００８７】
2013143157.tif 000007
・・・（６）
【００８８】
抵抗値Ｒ２、Ｒ３がオン抵抗ＲＯＮ１、ＲＯＮ２よりも大のため、比較期間のＮｏｄｅ２（ＯＵＴＢ）は、ほぼＲ３／（Ｒ２＋Ｒ３）×ＶＤＤとなり、Ｒ２＝Ｒ３とすると、ほぼＶＤＤ／２となる。この電圧が、センスアンプ部１００へ基準電圧として供給され、センスアンプ部１００において、式（５）のＮｏｄｅ１（ＯＵＴ）の電圧（Ｆｕｓｅ端子電圧）と比較され差動増幅される。
【００８９】
Ｎｏｄｅ１（ＯＵＴ）、Ｎｏｄｅ２（ＯＵＴＢ）に現れた電圧を、センスアンプ部１００で差動増幅すると、ＯＵＴ、ＯＵＴＢは、図５に示すように、
Ｆｕｓｅ切断時には、
（ＯＵＴ、ＯＵＴＢ）＝（ＶＤＤ、ＧＮＤ）＝（Ｈｉｇｈ、Ｌｏｗ）、
Ｆｕｓｅ未切断時には、
（ＯＵＴ、ＯＵＴＢ）＝（ＧＮＤ，ＶＤＤ）＝（Ｌｏｗ、Ｈｉｇｈ）
の論理レベルの信号が得られる。
【００９０】
このように、図１の構成において、リード時、上記第２のリード制御シーケンスにより、電源電圧ＶＤＤを、例えば０．６Ｖと低電圧動作させた場合でも、良好なＲｅａｄ特性が得られることが確認された。
【００９１】
なお、図１において、端子ＯＵＴ、ＯＵＴＢの相補の信号（差動信号）を不図示のバッファ（ドライバ）を介して不図示のデータ線（リードバス）等に差動で駆動出力する構成としてもよい。あるいは、端子ＯＵＴ、ＯＵＴＢの相補の信号（差動信号）を不図示のバッファを介してデータ線にシングルエンド出力する構成としてもよい。
【００９２】
図６は、図１の回路のレイアウト配置例（１ｂｉｔ分）を示す図である。図６は、関連技術のレイアウト配置を示した図１６に対応している（図１６は図６の比較例）。図６に示すように、ＮＭＯＳトランジスタＭＮ６とＦｕｓｅで構成するＦｕｓｅ切断部、ＰＭＯＳトランジスタＭＰ１〜ＭＰ２と抵抗素子Ｒ１〜Ｒ３で構成するリファレンス部、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成するセレクタ部、ＰＭＯＳトランジスタＭＰ３〜ＭＰ５とＮＭＯＳトランジスタＭＮ３〜ＭＮ５で構成するセンスアンプ部にて構成される。特に制限されないが、Fｕｓｅ、抵抗Ｒ１、Ｒ２、Ｒ３は、Ｐ型半導体基板上のポリシリコンとパッド（アルミ）等で形成される。
【００９３】
図６に示すように、実施形態１では、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２と、センスアンプ部のＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５の各Ｎウェル電位は同電位（電源電圧ＶＤＤ）のため、Ｐ型半導体基板に形成されたＮウェルを共通とすることができる。すなわち、実施形態１では、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２、センスアンプ部のＰＭＯＳトランジスタＭＰ３〜ＭＰ５は、一つのＮウェルに配置されている。
【００９４】
Ｎウェルを二つ備え、Ｎウェル間の間隔を大きくとった図１６のレイアウト配置（比較例）と比べて、実施形態１では、レイアウト面積を小さくすることができる。
【００９５】
＜実施形態２＞
次に、例示的な実施形態２について説明する。図７は、実施形態２の構成を示す図である。実施形態２は、前記した実施形態１をさらに２次元アレイ構成としたものであり、図７は、１カラム当たりの構成を示している。図７を、カラム数分（例えば６４カラム分）並べて、２次元アレイ構成とする。
【００９６】
図７において、
ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３２と抵抗Ｒ３１〜Ｒ３３はリファレンス部、
ＮＭＯＳトランジスタＭＮ４０１〜ＭＮ４０ｎ、及びＭＮ３２で構成するセレクタ部、
ＰＭＯＳトランジスタＭＰ３３〜３５とＮＭＯＳトランジスタＭＮ３３〜ＭＮ３５で構成するセンスアンプ部、
ＮＭＯＳトランジスタＭＮ５００〜５０ｎとｎ個のヒューズＦｕｓｅ１〜Ｆｕｓｅｎで構成するＦｕｓｅ切断部で構成される。リファレンス部、センスアンプ部は、図１の実施形態１と同一とされる。
【００９７】
Ｆｕｓｅ切断部は、
一端がＶＰＲＧ端子に共通接続されたｎ個のＦｕｓｅ（Ｆｕｓｅ１〜Ｆｕｓeｎ）と、
ソースがＧＮＤに接続され、ゲートが端子５００に接続されたＮＭＯＳトランジスタＭＮ５００と、
Ｆｕｓｅ１〜Ｆｕｓｅｎの他端と、ＮＭＯＳトランジスタＭＮ５００のドレインと間にそれぞれ接続され、ゲートが端子５０１〜５０ｎにそれぞれ接続されたｎ個のＮＭＯＳトランジスタＭＮ５０１〜５０ｎと、
を備えている。Ｆｕｓｅ１〜Ｆｕｓｅｎの他端と、第１のノードＮｏｄｅ１との間に並列に接続され、ゲートが端子４０１〜４０ｎにそれぞれ接続されたｎ個のＮＭＯＳトランジスタＭＮ４０１〜４０ｎは、ｎ個のＦｕｓｅ切断部にそれぞれ対応するセレクタ部を構成している。図７に示すように、１つのセンスアンプを、複数（ｎ個）のＦｕｓｅ切断部で共用することにより、Ｆｕｓｅ１本換算では、小面積で実現できる。
【００９８】
図８は、実施形態２におけるプログラム時の制御シーケンスおよび端子電圧を示す。プログラム時（Ｆｕｓｅ切断時）には、ＶＤＤ電源端子を電源電圧ＶＤＤとし、ＶＰＲＧ端子に、Ｐｒｏｇｒａｍ電圧（ＶＰＲＧ電位）を与えた後、ＮＭＯＳトランジスタＭＮ５００のゲート電位（端子５００）をＰｒｏｇｒａｍ電圧（ＶＰＲＧ電位）とし、ＮＭＯＳトランジスタＭＮ５０１〜５０ｎのゲート電位（端子５０１〜５０ｎ）に対して、１つずつ順番に選択し、選択した、ＮＭＯＳトランジスタのゲート電位をＰｒｏｇｒａｍ電圧（ＶＰＲＧ電位）とし、残りの（ｎ−１）個の非選択のＮＭＯＳトランジスタのゲート電位をＧＮＤ電位とすることで、Ｆｕｓｅを切断する。プログラム時は、セレクタ部のＮＭＯＳトランジスタＭＮ４０１〜４０ｎのゲート電位（端子４０１〜４０ｎの電位）は、ＧＮＤ電位とする。
【００９９】
図９は、実施形態２における、リード時の制御シーケンスを示す図である。リード時は、ＶＤＤ電源端子を電源電圧ＶＤＤ、ＶＰＲＧ端子をＧＮＤ電位とする。リード時は、ＮＭＯＳトランジスタＭＮ５００のゲート電位（端子５００）をＧＮＤ電位とし、ＮＭＯＳトランジスタＭＮ５０１〜５０ｎのゲート電位（端子５０１〜５０ｎ）も、ＧＮＤ電位とする。
【０１００】
そして、ＮＭＯＳトランジスタＭＮ４０１〜４０ｎのゲート電位（端子４０１〜４０ｎ）を、順番に電源電圧ＶＤＤとし、図９に示すリード制御シーケンスにて、Ｆｕｓｅデータを相補のデータとして、順に１ビットずつ読み出す（図９の（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）、・・・（Ｄｎ、ＤｎＢ））。ただし、非選択のＮＭＯＳトランジスタＭＮ５０１〜５０ｎのゲート電位（端子５０１〜５０ｎの電位）はＧＮＤ電位とする。
【０１０１】
実施形態２においては、２次元アレイ構成において、センスアンプ部を複数のＦｕｓｅ１〜Ｆｕｓｅｎで共用することができる。このため、小面積化を実現することができる。
【０１０２】
＜実施形態３＞
次に実施形態３を説明する。図１０は、実施形態３の構成を示す図である。図１０を参照すると、実施形態３は、図１の前記実施形態１の構成に、
Ｎｏｄｅ１（ＯＵＴ）とＧＮＤ間に接続された抵抗Ｒ４と、
Ｎｏｄｅ２（ＯＵＴＢ）とＧＮＤ間に接続された抵抗Ｒ５と、
が追加されている。プログラム時、リード時の制御は、図３（Ａ）、図３（Ｂ）に示したものと同様とされる。
【０１０３】
端子１０１が電源電圧ＶＤＤ、端子１０２がＧＮＤ電位とされ、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態、セレクタ部のＮＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態のとき、Ｆｕｓｅが未切断の場合、Ｎｏｄｅ１（ＯＵＴ）には、次式（７）の電圧が現れる。ただし、Ｆｕｓｅの抵抗値をＲＦ、ＮＭＯＳトランジスタＭＮ１のオン抵抗をＲＯＮ１、ＰＭＯＳトランジスタＭＰ１のオン抵抗をＲＯＮ２とする。
【０１０４】
2013143157.tif 000008
・・・（７）
【０１０５】
上式（７）において、ＲＯＮ１、ＲＯＮ２を無視する（ネグる）と、
2013143157.tif 000009
・・・（８）
となる。
【０１０６】
ＲＦ<<Ｒ４であるため、上式（８）から
2013143157.tif 000010
・・・（９）
となり、図５の比較期間における電圧波形ｂ（ＯＵＴ（未切断））として示したように、ＧＮＤ側に近い電位となる。
【０１０７】
一方、Ｆｕｓｅが切断状態のとき、比較期間のＮｏｄｅ１（ＯＵＴ）には、次式（１０）の電圧が現れる。
【０１０８】
2013143157.tif 000011
・・・（１０）
【０１０９】
したがって、ＲＯＮ２を無視すると、
2013143157.tif 000012
・・・（１１）
【０１１０】
なお、抵抗Ｒ１とＲ４の抵抗値は、式（１０）の電圧が、図５の電圧波形ａ（ＯＵＴ（切断）に示すように、基準電圧ＶＤＤ／２より大となるように、Ｒ４＞Ｒ１に設定される。
【０１１１】
比較時、Ｎｏｄｅ２（ＯＵＴＢ）には、Ｆｕｓｅの切断／未切断によらず、次式（１２）の電圧が現れる。ただし、ＮＭＯＳトランジスタＭＮ１のオン抵抗をＲＯＮ１、ＰＭＯＳトランジスタＭＰ２のオン抵抗をＲＯＮ２とする。
【０１１２】
2013143157.tif 000013
・・・（１２）
【０１１３】
上式（１２）において、Ｒ３<<Ｒ５とし、ＲＯＮ２を無視して、上記式（９）と同様に近似すると、Ｎｏｄｅ２（ＯＵＴＢ）の電圧は次式（１３）となる。
2013143157.tif 000014
・・・（１３）
【０１１４】
抵抗Ｒ２とＲ３がほぼ等しい抵抗値のとき、比較時、Ｎｏｄｅ２には、Ｆｕｓｅの切断／未切断によらず、リファレンス部のＰＭＯＳトランジスタＭＰ２、抵抗Ｒ２、抵抗Ｒ３、セレクタ部（ＭＮ２）と、抵抗Ｒ５の構成から、ＶＤＤ／２が基準電圧として印加されることがわかる。
【０１１５】
上記の通り、実施形態３によれば、出力端子ＯＵＴ、ＯＵＴＢ（Ｎｏｄｅ１、Ｎｏｄｅ２）はそれぞれ抵抗Ｒ４、Ｒ５を介してＧＮＤ端子に接続されており、比較期間に、Ｎｏｄｅ１、Ｎｏｄｅ２に現れた電圧を、センスアンプ部で差動増幅する際、第１のリード制御端子１０１をＧＮＤ電位としてセレクタ部（ＮＭＯＳスイッチＭＮ１、ＭＮ２）のオフ時、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２により、ＯＵＴ、ＯＵＴＢの電位が電源電圧ＶＤＤに側に吊られる、という問題を回避している。なお、実施形態３においてリード時の制御シーケンスは、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフした後、セレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフさせる第２のリード制御シーケンスで行われるが、Ｎｏｄｅ１、Ｎｏｄｅ２を抵抗Ｒ４、Ｒ５を介してＧＮＤに接続したことにより、電源電圧ＶＤＤの大きさ等の条件によっては、セレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフし、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフするという第１のリード制御シーケンスも可能となる。
【０１１６】
＜実施形態４＞
次に実施形態４を説明する。図１１は、実施形態４の構成を示す図である。実施形態４では、図１０の実施形態３に対して、Ｎｏｄｅ１（ＯＵＴ）とＧＮＤ間に、容量Ｃ１が抵抗Ｒ４と並列に接続され、Ｎｏｄｅ２（ＯＵＴＢ）とＧＮＤ間に、容量Ｃ２が抵抗Ｒ５と並列に接続されている。実施形態４において、プログラム時、リード時の制御は、前記実施形態１、疝気実施形態３と同様である。リード時の比較期間に、ＰＭＯＳトランジスタＭＰ１のドレインに接続する抵抗Ｒ１と容量Ｃ１のＲＣ直列回路の時定数τ１＝Ｒ１×Ｃ１にしたがってＮｏｄｅ１の電圧が上昇し、ＰＭＯＳトランジスタＭＰ２のドレインに接続する抵抗Ｒ２と容量Ｃ２のＲＣ直列回路の時定数τ２＝Ｒ２×Ｃ２にしたがってＮｏｄｅ１の電圧は上昇する。なお、抵抗Ｒ１＝Ｒ２、容量Ｃ１＝Ｃ２としてもよい。
【０１１７】
リード時の比較期間に、Ｎｏｄｅ１、Ｎｏｄｅ２（ＯＵＴ、ＯＵＴＢ）に現れた電圧をセンスアンプ部で差動増幅する際、第１のリード制御端子１０１をＧＮＤ電位としてセレクタ部（ＮＭＯＳスイッチＭＮ１、ＭＮ２）のオフ時、Ｎｏｄｅ１、Ｎｏｄｅ２は、それぞれ抵抗Ｒ４、Ｒ５を介してＧＮＤ端子に接続されており、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２による、ＯＵＴ、ＯＵＴＢの電源電圧ＶＤＤ側への上昇を、容量Ｃ１、Ｃ２により訛らせており、このため、ＯＵＴ、ＯＵＴＢの電位が電源電圧ＶＤＤに側吊られるという問題を実施形態３と比較して、さらに軽減している。実施形態４においても、リード時には、好ましくは、第２のリード制御シーケンスが用いられるが、電源電圧ＶＤＤの大きさ等の条件によっては、セレクタ部（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）をオフし、リファレンス部のＰＭＯＳトランジスタＭＰ１、ＭＰ２をオフするという第１のリード制御シーケンスも可能となる。
【０１１８】
上記各実施形態で説明した構成は、ｅＦｕｓｅメモリ使用製品全般に適用される。例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のリダンダンシ適用製品、チップＩＤ適用製品等に適用することができる。
【０１１９】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２０】
１１  ＦＵＳＥ  ＬＥＧ
１２、１６  ＩＳＯＬＡＴＩＯＮ  ＤＥＶＩＣＥＳ
１４  ＳＥＮＳＥ  ＡＭＰ
１７  ＲＥＳＴＯＲＥ  ＤＥＶＩＣＥ
２０  ＯＵＴＰＵＴ  ＬＡＴＣＨ  ＡＮＤ  ＢＵＦＦＥＲＳ
２２  Ｐｒｏｇｒａｍｍｉｎｇ  ｄｅｖｉｃｅ
２６  ＮＡＮＤ
２８  インバータ
２４  ｅＦＵＳＥ
１００  センスアンプ部
１０１、２００  第１のリード制御端子
１０２、２０１  第２のリード制御端子
１０３、２０２  第３のリード制御端子
１０４、２０３  第４のリード制御端子
１５０、２５０  Ｐｒｏｇｒａｍ端子
２０４  第５のリード制御端子
【図１】
2013143157.tif 000015
【図２】
2013143157.tif 000016
【図３】
2013143157.tif 000017
【図４】
2013143157.tif 000018
【図５】
2013143157.tif 000019
【図６】
2013143157.tif 000020
【図７】
2013143157.tif 000021
【図８】
2013143157.tif 000022
【図９】
2013143157.tif 000023
【図１０】
2013143157.tif 000024
【図１１】
2013143157.tif 000025
【図１２】
2013143157.tif 000026
【図１３】
2013143157.tif 000027
【図１４】
2013143157.tif 000028
【図１５】
2013143157.tif 000029
【図１６】
2013143157.tif 000030