(57)【要約】【課題】素子容量の増大を抑制しつつリーク電流を低減すること。【解決手段】本発明は、ｎ型ＩｎＰ基板１０及びｎ型半導体層２２（第１導電型の半導体）上に設けられた活性層２４を含む層構造を有するメサストライプと、メサストライプの側面に設けられた、ｐ型半導体層２６（第２導電型の半導体層）と、側面がｐ型半導体層２６の側面に接し、底面がｎ型ＩｎＰ基板１０に接してなる高抵抗半導体層３０と、を備える半導体レーザである。【選択図】図３
2013211463.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体上に設けられた活性層を含む層構造を有するメサストライプと、
前記メサストライプの側面に設けられた、前記第１導電型と反対の導電型である第２導電型の半導体層と、
側面が前記第２導電型の半導体層の側面に接し、底面が前記第１導電型の半導体に接してなる高抵抗半導体層と、を備えることを特徴とする半導体レーザ。
【請求項２】
前記メサストライプの両側の前記高抵抗半導体層上に設けられた前記第１導電型を有する半導体層と、
前記第１導電型を有する半導体層上および前記第２導電型の半導体層上に設けられた前記第２導電型を有するキャップ層と、を備えることを特徴とする請求項１記載の半導体レーザ。
【請求項３】
前記半導体レーザは、直接変調型の半導体レーザであることを特徴とする請求項１または２記載の半導体レーザ。
【請求項４】
第１導電型の半導体上に、活性層、および前記第１導電型と反対の導電型である第２導電型の第１半導体層を順に形成する工程と、
前記第１半導体層上に第１マスク層を形成する工程と、
前記第１マスク層をマスクに、前記第１半導体層、前記活性層、および前記第１導電型の半導体に対してエッチング処理を施すことによって、その両側に前記第１導電型の半導体の露出面が位置してなる第１メサストライプを形成する工程と、
前記第１メサストライプの上面および側面並びに前記第１メサストライプの両側に位置する前記第１導電型の半導体の露出面を覆う、前記第２導電型の第２半導体層を形成する工程と、
前記第１メサストライプ上における前記第２半導体層上に、前記第１マスク層よりも広い幅の第２マスク層を形成する工程と、
前記第２マスク層をマスクに、前記第１導電型の半導体が露出するまで前記第２半導体層にエッチング処理を施すことによって第２メサストライプを形成する工程と、
前記第２メサストライプの両側における前記第１導電型の半導体の上面に接して高抵抗半導体層を形成する工程と、を含むことを特徴とする半導体レーザの製造方法。
【請求項５】
前記第２メサストライプを形成する際に、前記第１メサストライプの底面よりも下側に前記第２メサストライプの底面を形成することを特徴とする請求項４記載の半導体レーザの製造方法。
【請求項６】
前記第２メサストライプの両側の前記高抵抗半導体層上に、前記第１導電型を有する第３半導体層を形成する工程と、
前記第１導電型を有する第３半導体層上と前記第２メサストライプ上とに、前記第２導電型を有する第４半導体層を形成する工程と、を含むことを特徴とする請求項４または５記載の半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ及びその製造方法に関するものである。
【背景技術】
【０００２】
特許文献１は、活性層を含むメサストライプの両側をＦｅ含有ＩｎＰからなる高抵抗半導体層で埋め込む半導体レーザを開示している。特許文献１のような半導体レーザでは、素子容量が小さくなるため、高速変調動作に有利であることが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１９８６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体レーザでは、高電流注入時、高温動作時等において、活性層に入力された電流が活性層の側面から埋め込み層へバイパスするリーク電流が増加する。その結果、光出力を大きくすることが難しくなる。このリーク電流を低減するために、ｎ型半導体基板上に形成されたメサストライプと高抵抗半導体層との間にｐ型半導体層を設けることが考えられる。
【０００５】
しかしながら、メサストライプの側面のｐ型半導体層は、ｎ型半導体基板の上面にも形成されてしまうため、ｐ型半導体層とｎ型半導体基板との間にｐｎ接合による容量が生じてしまう。その結果、半導体レーザの素子容量が増大し、高速変調動作を妨げてしまう。
【０００６】
本発明は上記の課題に鑑み、素子容量の増大を抑制しつつリーク電流を低減することができる半導体レーザ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体レーザは、第１導電型の半導体上に設けられた活性層を含む層構造を有するメサストライプと、前記メサストライプの側面に設けられた、前記第１導電型と反対の導電型である第２導電型の半導体層と、側面が前記第２導電型の半導体層の側面に接し、底面が前記第１導電型の半導体に接してなる高抵抗半導体層と、を備えることを特徴とする。本発明に係る半導体レーザにおいては、素子容量の増大を抑制しつつリーク電流を低減することができる。
【０００８】
前記メサストライプの両側の前記高抵抗半導体層上に設けられた前記第１導電型を有する半導体層と、前記第１導電型を有する半導体層上および前記第２導電型の半導体層上に設けられた前記第２導電型を有するキャップ層と、を備えていてもよい。
【０００９】
前記半導体レーザは、直接変調型の半導体レーザとしてもよい。
【００１０】
本発明に係る半導体レーザの製造方法は、第１導電型の半導体上に、活性層、および前記第１導電型と反対の導電型である第２導電型の第１半導体層を順に形成する工程と、前記第１半導体層上に第１マスク層を形成する工程と、前記第１マスク層をマスクに、前記第１半導体層、前記活性層、および前記第１導電型の半導体に対してエッチング処理を施すことによって、その両側に前記第１導電型の半導体の露出面が位置してなる第１メサストライプを形成する工程と、前記第１メサストライプの上面および側面並びに前記第１メサストライプの両側に位置する前記第１導電型の半導体の露出面を覆う、前記第２導電型の第２半導体層を形成する工程と、前記第１メサストライプ上における前記第２半導体層上に、前記第１マスク層よりも広い幅の第２マスク層を形成する工程と、前記第２マスク層をマスクに、前記第１導電型の半導体が露出するまで前記第２半導体層にエッチング処理を施すことによって第２メサストライプを形成する工程と、前記第２メサストライプの両側における前記第１導電型の半導体の上面に接して高抵抗半導体層を形成する工程と、を含むことを特徴とする。本発明に係る半導体レーザの製造方法においては、素子容量の増大を抑制しつつリーク電流を低減することができる。
【００１１】
前記第２メサストライプを形成する際に、前記第１メサストライプの底面よりも下側に前記第２メサストライプの底面を形成してもよい。
【００１２】
前記第２メサストライプの両側の前記高抵抗半導体層上に、前記第１導電型を有する第３半導体層を形成する工程と、前記第１導電型を有する第３半導体層上と前記第２メサストライプ上とに、前記第２導電型を有する第４半導体層を形成する工程と、を含んでいてもよい。
【発明の効果】
【００１３】
本発明によれば、素子容量の増大を抑制しつつリーク電流を低減することができる半導体レーザ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】比較例１に係る半導体レーザの断面図の例である。
【図２】比較例２に係る半導体レーザの断面図の例である。
【図３】実施例１に係る半導体レーザの断面図の例である。
【図４】実施例１に係る半導体レーザの製造方法を示す断面図（その１）の例である。
【図５】実施例１に係る半導体レーザの製造方法を示す断面図（その２）の例である。
【図６】実施例１の変形例１に係る半導体レーザの断面図の例である。
【図７】実施例１の変形例２に係る半導体レーザの断面図の例である。
【図８】実施例２に係る半導体レーザの断面図の例である。
【図９】実施例２に係る半導体レーザの製造方法を示す断面図（その１）の例である。
【図１０】実施例２に係る半導体レーザの製造方法を示す断面図（その２）の例である。
【発明を実施するための形態】
【００１５】
比較例に係る半導体レーザについて説明する。図１は、比較例１に係る半導体レーザの断面図の例である。なお、図１においては、ハッチングを省略している。図１に示すように、比較例１に係る半導体レーザは、ｎ型ＩｎＰ基板６０上に形成されたメサストライプ７０の両側に、Ｆｅ（鉄）がドープされたＩｎＰからなる高抵抗半導体層８０が設けられた構造をしている。
【００１６】
メサストライプ７０は、ｎ型ＩｎＰ基板６０上においてストライプ状に形成されたｎ型ＩｎＰクラッド層の上に、活性層７２及びｐ型クラッド層７４が順に形成された構造を有する。ｐ型クラッド層７４上には、コンタクト層７６が形成されている。ｎ型ＩｎＰ基板６０の下面にはｎ側電極６２が形成されている。コンタクト層７６の上面にはｐ側電極６４が形成されている。
【００１７】
比較例１においては、高抵抗半導体層８０のフェルミレベルがバンドギャップの中位にあるため、活性層７２に注入される電子が高抵抗半導体層８０に漏れ出し易くなる。高抵抗半導体層８０に漏れ出た電子は、高抵抗層中に形成された深いアクセプタ準位によりトラップされる。しかし、この準位の濃度以上の電子は、ｐ側電極６４から高抵抗半導体層８０へ流れ出た正孔と再結合して、レーザ発光に寄与しないリーク電流成分となる。特に、高電流注入時、高温動作時等においては、活性層７２から漏れ出た電子に起因するリーク電流が増加する。その結果、半導体レーザの光出力が大きくなり難くなる。
【００１８】
図２は、比較例２に係る半導体レーザの断面図の例である。図２においても、ハッチングを省略している。図２に示すように、メサストライプ７０の側面と高抵抗半導体層８０との間に、ｐ型半導体層９０が設けられている。その他の構成は比較例１の図１と同じであるため説明を省略する。
【００１９】
比較例２においては、メサストライプ７０の側面にｐ型半導体層９０が形成されていることから、活性層７２に注入される電子の高抵抗半導体層８０へのリークが抑制される。即ち、リーク電流を低減することができる。しかしながら、ｐ型半導体層９０は、ｎ型ＩｎＰ基板６０におけるメサの両側の領域にも形成されてしまう。このため、ｐ型半導体層９０とｎ型ＩｎＰ基板６０との間にｐｎ接合による容量が生じてしまい、半導体レーザの素子容量が増大してしまう。このように、素子容量は、半導体レーザを直接変調させる場合に、高速変調動作を妨げてしまう。
【００２０】
素子容量の増大を抑制するために、例えば、ｐ型半導体層９０の濃度又は膜厚が、メサストライプ７０の側面では大きく、ｎ型ＩｎＰ基板６０の上面では小さくなるような成長条件で、ｐ型半導体層を成長させることが考えられる。この方法によれば、ｎ型ＩｎＰ基板６０の上面（メサ両側の領域）におけるｐ型半導体層９０は、ｎ型ＩｎＰ基板６０からの拡散電位により、その厚さ方向においては完全に空乏化するため、寄生容量を抑制することができる。しかしながら、この方法では、製造マージンが小さくて製造が困難である上、ｎ型ＩｎＰ基板６０上面のｐ型半導体層９０を無くすことはできない。
【００２１】
そこで、素子容量の増大を抑制しつつリーク電流を低減することが可能な半導体レーザの実施例について以下に説明する。
【実施例１】
【００２２】
図３は、実施例１に係る半導体レーザの断面図の例である。図３に示すように、実施例１に係る半導体レーザは、ｎ型ＩｎＰ基板１０（第１導電型の半導体）の（１００）面上に、メサストライプ２０が設けられている。ｎ型ＩｎＰ基板１０は、５．０×１０１７／ｃｍ３〜４．０×１０１９／ｃｍ３の濃度のｎ型不純物を含むｎ型ＩｎＰからなり、一例として、１．０×１０１８／ｃｍ３のＳｎ（すず）がドープされたｎ型ＩｎＰからなる。メサストライプ２０は、［０１１］方向に延在している。
【００２３】
メサストライプ２０は、ｎ型ＩｎＰ基板１０（第１導電型の半導体）、ｎ型半導体層２２（第１導電型の半導体）、活性層２４、及びｐ型半導体層２６（第２導電型の半導体層）を含んで形成されている。メサストライプ２０におけるｎ型ＩｎＰ基板１０は、段差を有しており、凸型形状をしている。つまり、メサストライプ２０におけるｎ型ＩｎＰ基板１０は、下側部分１２がメサストライプ２０と同じ幅Ｗ２を有し、上側部分１４がＷ２よりも狭い幅Ｗ１を有する。幅Ｗ１は、一例として、２．０μｍである。幅Ｗ２は、一例として、Ｗ１よりも片側０．１μｍずつ広い２．２μｍである。下側部分１２の上面と上側部分１４の上面との間の高さＨ１は、一例として、０．５μｍである。上側部分１４の上面上にｎ型半導体層２２が設けられている。ｎ型半導体層２２は、クラッド層としての機能を有し、一例として、５．０×１０１７／ｃｍ３のＳｉ（シリコン）がドープされた０．３μｍの厚さのｎ型ＩｎＰからなる。
【００２４】
ｎ型半導体層２２上に、活性層２４が設けられている。ｎ型半導体層２２及び活性層２４の幅は、ｎ型ＩｎＰ基板１０の上側部分１４の幅Ｗ１と同じである。つまり、活性層２４の幅は、メサストライプ２０の幅よりも狭くなっている。活性層２４は、一例として、ＧａＡｌＩｎＡｓからなる層を含む多重量子井戸（ＭＱＷ：Multi Quantum Well）構造を有し、０．３μｍの厚さを有する。ＭＱＷ構造のウェルとバリアとの組み合わせは特に限定されないが、例えば、Ｇａ０．１Ａｌ０．２Ｉｎ０．７Ａｓ（ウェル）／Ｇａ０．１５Ａｌ０．３２Ｉｎ０．５３Ａｓ（バリア）のような組成を有する。
【００２５】
活性層２４上からｎ型ＩｎＰ基板１０の上側部分１４の側面に延在してｐ型半導体層２６が設けられている。これにより、活性層２４の側面は、ｐ型半導体層２６で覆われている。ｐ型半導体層２６は、例えばｎ型ＩｎＰ基板１０の下側部分１２の上面１６に接して設けられている。ｐ型半導体層２６は、一例として、活性層２４上であって活性層２４から０．２μｍまでの間は、５．０×１０１７／ｃｍ３のＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなり、それ以外の部分は、１．５×１０１８ｃｍ３のＺｎがドープされたｐ型ＩｎＰからなる。ｐ型半導体層２６は、クラッド層としての機能を有する。活性層２４上におけるｐ型半導体層２６の厚さは、一例として、１．６μｍである。
【００２６】
ｐ型半導体層２６上に、中間層３２とコンタクト層３４とがこの順に設けられている。中間層３２は、一例として、２．０×１０１８／ｃｍ３のＺｎがドープされた０．２μｍの厚さのｐ型ＩｎＧａＡｓＰからなる。コンタクト層３４は、一例として、１．２×１０１９／ｃｍ３のＺｎ（亜鉛）がドープされた０．１μｍの厚さのｐ型ＩｎＧａＡｓからなる。
【００２７】
メサストライプ２０の両側に、ｎ型ＩｎＰ基板１０の上面に接して高抵抗半導体層３０が設けられている。高抵抗半導体層３０は、ｐ型半導体層２６の側面にも接して設けられている。メサストライプ２０の両側におけるｎ型ＩｎＰ基板１０の上面１８は、メサストライプ２０におけるｎ型ＩｎＰ基板１０の下側部分１２の上面１６よりも下側に位置している。上面１８と上面１６との間の高さＨ２は、一例として、０．５μｍである。したがって、高抵抗半導体層３０の下面（即ち、ｎ型ＩｎＰ基板１０の上面１８）は、ｎ型ＩｎＰ基板１０の側面に延在した部分におけるｐ型半導体層２６の下面（即ち、ｎ型ＩｎＰ基板１０の下側部分１２の上面１６）よりも下側にある。高抵抗半導体層３０は、Ｆｅ（鉄）、Ｔｉ（チタン）、Ｃｏ（コバルト）、及びＲｕ（ルテニウム）等の深いアクセプタ準位を形成する不純物がドープされた高抵抗半導体層である。高抵抗半導体層３０は、一例として、６．０×１０１６／ｃｍ３のＦｅがドープされた３．２μｍの厚さのＩｎＰからなる。
【００２８】
ｎ型ＩｎＰ基板１０の下面には、ｎ側電極３６が設けられている。コンタクト層３４及び高抵抗半導体層３０の上面には、ｐ側電極３８が設けられている。ｎ側電極３６は、一例として、Ａｕ（金）とＧｅ（ゲルマニウム）とＮｉ（ニッケル）との積層体からなる。ｐ側電極３８は、一例として、Ｔｉ（チタン）とＰｔ（白金）とＡｕ（金）との積層体からなる。
【００２９】
次に、実施例１に係る半導体レーザの製造方法について説明する。図４（ａ）から図５（ｃ）は、実施例１に係る半導体レーザの製造方法を示す断面図の例である。図４（ａ）に示すように、ｎ型ＩｎＰ基板１０（第１導電型の半導体）上に、ｎ型半導体層２２（第１導電型の半導体）、活性層２４、及びｐ型半導体層２６ａ（第２導電型の第１半導体層）をこの順に成長させる。ｐ型半導体層２６ａは、５．０×１０１７／ｃｍ３のＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなり、その厚さは、一例として、０．２μｍである。次に、ｐ型半導体層２６ａ上に、［０１１］方向に延びる第１マスク層４０をストライプ状に形成する。第１マスク層４０は、一例として、０．４μｍの厚さの酸化シリコン膜からなる。
【００３０】
図４（ｂ）に示すように、第１マスク層４０をエッチングマスクとして用いて、ｐ型半導体層２６ａ、活性層２４、ｎ型半導体層２２、及びｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施す。これにより、ｎ型ＩｎＰ基板１０上に、メサストライプ４２（第１メサストライプ）が形成され、メサストライプ４２の両側にはｎ型ＩｎＰ基板１０が露出する。第１マスク層４０を除いたメサストライプ４２の高さは、一例として、１．０μｍである。ここで、メサストライプ４２の底面が、ｎ型ＩｎＰ基板１０を露出するまでドライエッチング処理を施すのは、ドライエッチング処理では、エッチングレートが装置内の状態により処理毎に変化してしまうため、活性層２４の側面が完全に露出するまでエッチング処理をするオーバーエッチング処理をしているためである。
【００３１】
図４（ｃ）に示すように、第１マスク層４０を除去した後、メサストライプ４２の上面及び側面並びにメサストライプ４２の両側に位置するｎ型ＩｎＰ基板１０の露出面を覆うように、ｐ型半導体層２６ｂ（第２導電型の第２半導体層）を成長させる。ｐ型半導体層２６ｂは、１．５×１０１８ｃｍ３のＺｎがドープされたｐ型ＩｎＰからなる。ｐ型半導体層２６ｂは、活性層２４上におけるｐ型半導体層２６ａとｐ型半導体層２６ｂとの合計の厚さが、一例として１．６μｍとなるように成長させる。ｐ型半導体層２６ｂ上に、中間層３２及びコンタクト層３４をこの順に成長させる。
【００３２】
図５（ａ）に示すように、メサストライプ４２上におけるコンタクト層３４上に、第１マスク層４０よりも広い幅の第２マスク層４４を形成する。つまり、第２マスク層４４は、メサストライプ４２を覆うように形成される。第２マスク層４４は、一例として、０．４μｍの厚さの酸化シリコン膜からなる。
【００３３】
図５（ｂ）に示すように、第２マスク層４４をエッチングマスクとして用いて、コンタクト層３４、中間層３２、ｐ型半導体層２６ｂ、及びｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施す。これにより、ｎ型ＩｎＰ基板１０上に、メサストライプ２０（第２メサストライプ）が形成される。メサストライプ２０では、ｐ型半導体層２６ａとｐ型半導体層２６ｂとからなるｐ型半導体層２６が形成される。この際、メサストライプ２０の底面４６が、メサストライプ４２における底面４８よりも下側に位置するように、メサストライプ２０を形成する。したがって、メサストライプ２０の両側においては、ｎ型ＩｎＰ基板１０が露出する。第２マスク層４４を除いたメサストライプ２０の高さは、一例として、３．２μｍである。ここで、メサストライプ２０の底面がｎ型ＩｎＰ基板１０を露出するまでドライエッチング処理を施すのは、ドライエッチング処理では、エッチングレートが装置内の状態により処理毎に変化してしまうため、ｎ型ＩｎＰ基板１０が完全に露出するまでエッチング処理をするオーバーエッチング処理をしているためである。
【００３４】
図５（ｃ）に示すように、メサストライプ２０の両側に埋め込まれるように、ｎ型ＩｎＰ基板１０の上面に高抵抗半導体層３０を成長させる。メサストライプ２０の両側ではｎ型ＩｎＰ基板１０が露出していることから、高抵抗半導体層３０は、ｎ型ＩｎＰ基板１０の上面に接して形成される。ｎ型ＩｎＰ基板１０の下面にｎ側電極３６を形成する。第２マスク層４４を除去した後、コンタクト層３４及び高抵抗半導体層３０の上面にｐ側電極３８を形成する。
【００３５】
以上の工程により、実施例１に係る半導体レーザが完成する。なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。成長温度は、６００℃程度である。また、ＩｎＰは、トリメチルインジウム及びホスフィンを原料とする。Ｚｎをドープする際には、ジメチル亜鉛を用いることができる。Ｆｅをドープする際には、フェロセンを用いることができる。Ｓｉをドープする際には、ジシランを用いることができる。
【００３６】
実施例１に係る半導体レーザでは、図３に示すように、ｐ型半導体層２６が、活性層２４上からｎ型ＩｎＰ基板１０の側面に延在して設けられている。このため、活性層２４の側面がｐ型半導体層２６で覆われて、活性層２４に供給される電子の高抵抗半導体層３０へのリークが抑制される。即ち、リーク電流を低減することができる。また、メサストライプ２０の両側には、ｎ型ＩｎＰ基板１０の上面に接して高抵抗半導体層３０が設けられている。このため、比較例２で説明したようなｐｎ接合による容量を抑制でき、素子容量の増大を抑制することができる。素子容量の増大を抑制できることから、実施例１に係る半導体レーザを直接変調させる場合でも高速変調動作の劣化を抑制することができる。
【００３７】
なお、ｎ型ＩｎＰ１０上のｎ型半導体層２２上に設けられた活性層２４を含む層構造をメサストライプとみなす場合、メサストライプの側面にｐ型半導体層２６が設けられている。そして、側面がｐ型半導体層２６の側面に接し、底面がｎ型ＩｎＰ基板１０に接する高抵抗半導体層３０が設けられた構造をしている。
【００３８】
図４（ｂ）に示すように、ｐ型半導体層２６ａ、活性層２４、ｎ型半導体層２２、及びｎ型ＩｎＰ基板１０の一部に対して、第１マスク層４０をマスクにエッチング処理を施すことによってメサストライプ４２を形成している。このように、メサストライプ４２を形成する際に、第１マスク層４０をマスクに、ｎ型ＩｎＰ基板１０に対してもエッチング処理を施すことが好ましい。これにより、例えばｐ型半導体層２６ａ及び活性層２４の厚さがウエハ面内で分布を有する場合でも、メサストライプ４２以外の領域に活性層２４が残存することを抑制できる。このため、図３に示すように、活性層２４の側面をｐ型半導体層２６で覆うことを実現できる。また、このようにして製造された半導体レーザは、図３のように、メサストライプ２０におけるｎ型ＩｎＰ基板１０は、段差を有して形成される。ｐ型半導体層２６は、段差におけるｎ型ＩｎＰ基板１０の側面まで延在して設けられる。
【００３９】
なお、メサストライプ４２以外の領域に活性層２４が残存することを抑制できれば、活性層２４が高抵抗半導体層３０に接することを抑制できるため、ｎ型ＩｎＰ基板１０に対してエッチング処理を施さずに、ｐ型半導体層２６ａ、活性層２４、及びｎ型半導体層２２に対してのみエッチング処理を施してもよい。この場合の半導体レーザの例を図６に示す。図６は、実施例１の変形例１に係る半導体レーザの断面図の例である。図６に示すように、実施例１の変形例１に係る半導体レーザは、メサストライプ２０におけるｎ型ＩｎＰ基板１０ａは、段差を有さずに、平面形状をしている。活性層２４上に設けられたｐ型半導体層２６は、ｎ型半導体層２２の側面まで延在して設けられている。その他の構成については実施例１の図３と同じであるため説明を省略する。
【００４０】
また、図５（ａ）及び図５（ｂ）に示すように、メサストライプ４２を覆うように形成したｐ型半導体層２６ｂに対して、第２マスク層４４をマスクにエッチング処理を施すことによってメサストライプ２０を形成している。この際、メサストライプ２０の底面４６が、メサストライプ４２の底面４８よりも下側に位置するように、メサストライプ２０を形成することが好ましい。これにより、例えばｐ型半導体層２６ｂの厚さがウエハ面内で分布を有する場合でも、メサストライプ２０の両側にｐ型半導体層２６ｂが残存することを抑制できる。このため、ｎ型ＩｎＰ基板１０の上面を露出させることができ、高抵抗半導体層３０をｎ型ＩｎＰ基板１０の上面に接して形成することを実現できる。また、このようにして製造された半導体レーザは、図３のように、高抵抗半導体層３０の下面が、ｎ型半導体層２２の側面に延在した部分におけるｐ型半導体層２６の下面よりも下側に位置する。
【００４１】
なお、メサストライプ２０の両側にｐ型半導体層２６ｂが残存することを抑制できれば、メサストライプ２０の底面がメサストライプ４２の底面よりも下側に位置しない場合でもよい。この場合の半導体レーザの例を図７に示す。図７は、実施例１の変形例２に係る半導体レーザの断面図の例である。図７に示すように、実施例１の変形例２に係る半導体レーザは、メサストライプ２０の両側におけるｎ型ＩｎＰ基板１０ｂの上面からメサストライプ２０におけるｎ型ＩｎＰ基板１０ｂの上面へは、段差を有さずに、ほぼ同一面で接続されている。したがって、高抵抗半導体層３０の下面と、ｎ型ＩｎＰ基板１０の側面に延在した部分におけるｐ型半導体層２６の下面とは、ほぼ同一面に形成されている。その他の構成については実施例１の図３と同じであるため説明を省略する。
【実施例２】
【００４２】
続いて、実施例２に係る半導体レーザについて説明する。図８は、実施例２に係る半導体レーザの断面図の例である。図８に示すように、実施例２に係る半導体レーザは、メサストライプ２０の両側に、ｎ型ＩｎＰ基板１０の上面に接して高抵抗半導体層３０が設けられている。高抵抗半導体層３０は、一例として、７．０×１０１６／ｃｍ３のＦｅがドープされた１．３μｍの厚さのＩｎＰからなる。高抵抗半導体層３０上に、ｎ型半導体層５０（第１導電型を有する半導体層）が設けられている。ｎ型半導体層５０は、一例として、１．０×１０１９／ｃｍ３のＳ（硫黄）がドープされた０．４μｍの厚さのｎ型ＩｎＰからなる。ｎ型半導体層５０上及びｐ型半導体層２６上に、ｐ型半導体層５２（第２導電型を有するキャップ層）が設けられている。ｐ型半導体層５２は、一例として、１．５×１０１８／ｃｍ３のＺｎがドープされた２．４μｍの厚さのｐ型ＩｎＰからなる。また、ｐ型半導体層５２上に、中間層３２とコンタクト層３４とがこの順に設けられている。その他の構成については実施例１の図３と同じであるため説明を省略する。
【００４３】
次に、実施例２に係る半導体レーザの製造方法について説明する。図９（ａ）から図１０（ｂ）は、実施例２に係る半導体レーザの製造方法を示す断面図の例である。図９（ａ）に示すように、ｎ型ＩｎＰ基板１０上に、ｎ型半導体層２２、活性層２４、及びｐ型半導体層２６ａをこの順に成長させる。ｐ型半導体層２６ａは、５．０×１０１７／ｃｍ３のＺｎ（亜鉛）がドープされたｐ型ＩｎＰからなり、その厚さは、一例として、０．１μｍである。ｐ型半導体層２６ａ上に、第１マスク層４０を形成する。そして、第１マスク層４０をエッチングマスクとして用い、ｐ型半導体層２６ａ、活性層２４、ｎ型半導体層２２、及びｎ型ＩｎＰ基板１０の一部に対してドライエッチングを施して、メサストライプ４２を形成する。第１マスク層４０を除いたメサストライプ４２の高さは、一例として、１．０μｍである。
【００４４】
図９（ｂ）に示すように、第１マスク層４０を除去した後、メサストライプ４２を覆うように、ｎ型ＩｎＰ基板１０上に、ｐ型半導体層２６ｂを成長させる。ｐ型半導体層２６ｂは、１．５×１０１８ｃｍ３のＺｎがドープされたｐ型ＩｎＰからなる。ｐ型半導体層２６ｂは、活性層２４上におけるｐ型半導体層２６ａとｐ型半導体層２６ｂとの合計の厚さが、一例として０．２μｍとなるように成長させる。メサストライプ４２上方のｐ型半導体層２６ｂ上に、第１マスク層４０よりも広い幅の第２マスク層４４を形成する。
【００４５】
図９（ｃ）に示すように、第２マスク層４４をエッチングマスクとして用い、ｐ型半導体層２６ｂ及びｎ型ＩｎＰ基板１０の一部に対してドライエッチング処理を施して、メサストライプ２０を形成する。メサストライプ２０では、ｐ型半導体層２６ａとｐ型半導体層２６ｂとからなるｐ型半導体層２６が形成される。この際、メサストライプ２０の底面が、メサストライプ４２における底面よりも下側に位置するように、メサストライプ２０を形成する。第２マスク層４４を除いたメサストライプ２０の高さは、一例として、１．７μｍである。
【００４６】
図１０（ａ）に示すように、メサストライプ２０の両側のｎ型ＩｎＰ基板１０上面に、高抵抗半導体層３０、ｎ型半導体層５０、及びｐ型半導体層５２ａをこの順に成長させる。高抵抗半導体層３０は、ｎ型ＩｎＰ基板１０の上面に接して形成される。ｐ型半導体層５２ａは、１．２×１０１８／ｃｍ３のＺｎがドープされたｐ型ＩｎＰからなり、その厚さは、一例として、０．１μｍである。
【００４７】
図１０（ｂ）に示すように、第２マスク層４４を除去した後、ｐ型半導体層５２ａ上とメサストライプ２０上とに、ｐ型半導体層を成長させる。これにより、ｎ型半導体層５０上及びｐ型半導体層２６上に、ｐ型半導体層５２が形成される。ｐ型半導体層５２上に、中間層３２とコンタクト層３４とをこの順に成長させる。ｎ型ＩｎＰ基板１０の下面にｎ側電極３６を形成する。コンタクト層３４の上面にｐ側電極３８を形成する。
【００４８】
以上の工程により、実施例２に係る半導体レーザが完成する。なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。成長温度は、６００℃程度である。また、ＩｎＰは、トリメチルインジウム及びホスフィンを原料とする。Ｚｎをドープする際には、ジメチル亜鉛を用いることができる。Ｆｅをドープする際には、フェロセンを用いることができる。Ｓをドープする際には、硫化水素を用いることができる。Ｓｉをドープする際には、ジシランを用いることができる。
【００４９】
実施例２に係る半導体レーザにおいても、図８に示すように、ｐ型半導体層２６は、活性層２４上からｎ型ＩｎＰ基板１０の側面まで延在している。高抵抗半導体層３０は、ｎ型ＩｎＰ基板１０の上面に接して設けられている。つまり、ｎ型ＩｎＰ基板１０上のｎ型半導体層２２上に設けられた活性層２４を含む層構造をメサストライプとみなす場合には、メサストライプの側面にｐ型半導体層２６が設けられ、側面がｐ型半導体層２６の側面に接し、底面がｎ型ＩｎＰ基板１０に接する高抵抗半導体層３０が設けられている。このため、リーク電流を低減することができ、また、素子容量の増大を抑制することができる。
【００５０】
実施例２においても、実施例１の変形例１及び変形例２と同様に、メサストライプ２０におけるｎ型ＩｎＰ基板が、段差を有さずに平面形状をしている場合でもよい。高抵抗半導体層３０の下面と、ｎ型ＩｎＰ基板１０の側面に延在した部分におけるｐ型半導体層２６の下面とが、ほぼ同一面に形成されている場合でもよい。
【００５１】
実施例１及び実施例２では、第１導電型がｎ型で、第２導電型がｐ型である場合を例に示したが、第１導電型がｐ型で、第２導電型がｎ型である場合でもよい。
【００５２】
実施例１及び実施例２では、光半導体装置の一例として直接変調型の半導体レーザについて説明しているが、この場合に限られない。例えば、変調器集積型の半導体レーザまたは半導体光増幅器（ＳＯＡ）等の他の光半導体装置に適用してもよい。なお、変調器集積型の半導体レーザにおいては、変調器集積型の半導体レーザの変調器部分に実施例１及び実施例２の構造を用いることで、比較例２で説明したようなｐｎ接合による容量を抑制でき、変調器集積型の半導体レーザを変調させる場合でも高速変調動作の劣化を抑制することができる。また、変調器集積型の半導体レーザのレーザ部分に実施例１及び実施例２の構造を用いることで、活性層に供給される電子の高抵抗半導体層へのリークを抑制できることから半導体レーザの光出力を大きくすることができる。このように、実施例１及び実施例２を適用することで、変調器集積型の半導体レーザのような変調器部分及びレーザ部分の両方を同じ工程で形成する半導体レーザにおいては、素子容量の増大及びリーク電流を同時に抑制することができる。
【００５３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５４】
１０、１０ａ、１０ｂ  ｎ型ＩｎＰ基板
１２  ｎ型ＩｎＰ基板の下側部分
１４  ｎ型ＩｎＰ基板の上側部分
１６  ｎ型ＩｎＰ基板の下側部分の上面
１８  ｎ型ＩｎＰ基板の上面
２０  メサストライプ
２２  ｎ型半導体層
２４  活性層
２６、２６ａ、２６ｂ  ｐ型半導体層
３０  高抵抗半導体層
３２  中間層
３４  コンタクト層
３６  ｎ側電極
３８  ｐ側電極
４０  第１マスク層
４２  メサストライプ
４４  第２マスク層
４６  メサストライプの底面
４８  メサストライプの底面
５０  ｎ型半導体層
５２、５２ａ  ｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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