(57)【要約】      （修正有）【課題】誤書き込みの発生を抑制し、消費電力を低減させる。【解決手段】選択ワード線ＷＬｎに隣接するワード線を含む第１非選択ワード線には第１の書き込みパス電圧Ｖｐａｓｓ２を印加する。更に、第１非選択メモリセルＭｎｓ１を除いた非選択ワード線である第２非選択ワード線にはプログラム電圧Ｖｐｇｍよりも小さい第２の書き込みパス電圧Ｖｐａｓｓ３又はＶｐａｓｓ１を印加する。制御回路は、前記書き込み動作において、第１の電圧上昇幅による電圧上昇動作をＸ回に亘って実行することにより第１の書き込みパス電圧を第１の目標値に向けて上昇させ、且つ第２の電圧上昇幅による電圧上昇動作をＹ回に亘って実行することにより第２の書き込みパス電圧を第２の目標値に向けて上昇させる。第１の電圧上昇幅は、第２の電圧上昇幅よりも大きく、Ｘ回は、Ｙ回よりも少ない。【選択図】図６
2013157070.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリセルの制御ゲートに接続される複数のワード線と、
前記メモリセルへのデータ書き込みを制御する制御回路と
を備え、
前記制御回路は、前記メモリセルへの書き込み動作を実行する場合、  選択メモリセルに接続される選択ワード線にはプログラム電圧を印加し、
前記選択ワード線に隣接するワード線を含む第１非選択ワード線には前記プログラム電圧よりも小さい第１の書き込みパス電圧を印加し、
前記第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には前記プログラム電圧よりも小さい第２の書き込みパス電圧を印加し、
前記制御回路は、前記書き込み動作において、
第１の電圧上昇幅による電圧上昇動作をＸ回に亘って実行することにより前記第１の書き込みパス電圧を第１の目標値に向けて上昇させ、且つ
第２の電圧上昇幅による電圧上昇動作をＹ回に亘って実行することにより前記第２の書き込みパス電圧を第２の目標値に向けて上昇させるように構成され、
前記第１の電圧上昇幅は、前記第２の電圧上昇幅よりも大きく、
前記Ｘ回は、前記Ｙ回よりも少ない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の電圧上昇幅は、前記第２の電圧上昇幅の２倍以上である
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の書き込みパス電圧の前記第１の電圧上昇幅による電圧上昇動作が行われる時刻は、前記第２の書き込みパス電圧の電圧上昇動作が行われる期間の後半である
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
前記書き込み動作の繰り返し回数の増加に従って、前記第１の電圧上昇幅を大きくする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第２非選択メモリセルは、
前記第１非選択メモリセルに近接する１又は複数の第３非選択メモリセルと、
前記第３非選択メモリセルを除く第４非選択メモリセルとを含み、
前記第３非選択メモリセルに印加される前記第２の書き込みパス電圧は、書き込み動作時において第１の電圧値まで上昇し、
前記第４非選択メモリセルに印加される前記第２の書き込みパス電圧は、書き込み動作時において前記第１の電圧値よりも小さい第２の電圧値まで上昇する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進む中、データの書き込み動作時の信頼性が問題になっている。ＮＡＮＤ型フラッシュメモリは、直列に接続されたメモリセル、その直列に接続されたメモリセルの一端側に接続されたソース線、及びその他端側に接続されたビット線を有する。
【０００３】
このＮＡＮＤ型フラッシュメモリでデータを書き込む際、次の順序でメモリセルへの印加電圧を変化させる。すなわち、非選択メモリセルのゲートに閾値電圧を変化させない程度の書き込みパス電圧Ｖｐａｓｓ（例えば８Ｖ程度）を印加して、非選択メモリセルをオン状態とする。そして、選択メモリセルのゲートにプログラム電圧Ｖｐｇｍ（例えば２０Ｖかそれ以上の電圧）を印加して、選択メモリセルのフローティングゲートに電荷を蓄積させる。これにより、選択メモリセルの閾値電圧は上昇する（選択メモリセルに“０”データが書き込まれる）。以上が書き込みの手順である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２０５７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような書き込み動作において、誤書き込みの発生を抑制することが出来るとともに、消費電力を低減させることができる不揮発性半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、メモリセルの制御ゲートに接続される複数のワード線と、メモリセルへのデータ書き込みを制御する制御回路とを備える。
制御回路は、メモリセルへの書き込み動作を実行する場合、選択メモリセルに接続される選択ワード線にはプログラム電圧を印加する。一方、選択ワード線に隣接するワード線を含む第１非選択ワード線には前述のプログラム電圧よりも小さい第１の書き込みパス電圧を印加する。更に、第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には前述のプログラム電圧よりも小さい第２の書き込みパス電圧を印加する。
【０００７】
制御回路は、前記書き込み動作において、第１の電圧上昇幅による電圧上昇動作をＸ回に亘って実行することにより前記第１の書き込みパス電圧を第１の目標値に向けて上昇させ、且つ第２の電圧上昇幅による電圧上昇動作をＹ回に亘って実行することにより前記第２の書き込みパス電圧を第２の目標値に向けて上昇させるように構成される。第１の電圧上昇幅は、第２の電圧上昇幅よりも大きく、Ｘ回は、Ｙ回よりも少ない。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。
【図２】メモリセルアレイ１１の構成を示す回路図である。
【図３】メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤの構成を示す概略図である。
【図４】選択トランジスタＳ１、Ｓ２の構成を示す概略図である。
【図５】ＮＡＮＤセルユニットＮＵの断面構造を示す概略図である。
【図６】第１の実施の形態の書き込み動作を示す説明図である。
【図７】第１の実施の形態の書き込み動作を示す波形図である。
【図８】第１の実施の形態の書き込み動作を示す波形図である。
【図９】第１の実施の形態の動作を実現するための回路構成の一例を示す。
【図１０】第２の実施の形態の書き込み動作を示す波形図である。
【図１１】第３の実施の形態の書き込み動作を示す波形図である。
【図１２】第４の実施の形態の書き込み動作を示す波形図である。
【図１３】変形例を示す。
【発明を実施するための形態】
【０００９】
以下、添付した図面を参照して、本発明の実施の形態を説明する。
【００１０】
［第１の実施の形態］
まず、図１及び図２を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。図２は、後述するメモリセルアレイ１１を示す回路図である。
【００１１】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、センスアンプ１２、ロウデコーダ１３、データ線１４、Ｉ／Ｏバッファ１５、制御信号発生回路１６、アドレスレジスタ１７、カラムデコーダ１８、内部電圧発生回路１９、及び基準電圧発生回路２０を有する。
【００１２】
メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、例えば６４個の直列接続された電気的書き換え可能な不揮発性メモリセルＭ０〜Ｍ６３と、その両端に接続されるダミーメモリセルＤＭＳ、ＤＭＤとからなるメモリストリングＭＳを含む。ダミーメモリセルＤＭＳ、ＤＭＤは、メモリセルＭ０〜６３と同様の構成を有しているが、データ記憶には用いられない。換言すれば、本実施の形態では、メモリストリングＭＳの端部のメモリセルがダミーメモリセルＤＭＳ、ＤＭＤとされ、データ記憶用としては用いられない構成が採用されている。
【００１３】
また、メモリストリングＭＳの両端には、共通ソース線ＳＲＣ及びビット線ＢＬを接続するための選択トランジスタＳ１、Ｓ２が接続されている。これらメモリセルＭ０〜６３、ダミーメモリセルＤＭＳ、ＤＭＤ、及び選択トランジスタＳ１、Ｓ２により、１つのＮＡＮＤセルユニットＮＵが形成される。
【００１４】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０〜Ｍ６３の制御ゲートは、図２に示すように、異なるワード線ＷＬ０〜ＷＬ６３に接続されている。ダミーセルメモリＤＭＳ、ＤＭＤの制御ゲートは、ダミーワード線ＷＬＤＳ、ＷＬＤＤに接続されている。また選択トランジスタＳ１、Ｓ２のゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤに接続されている。
【００１５】
１つのワード線ＷＬを共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、センスアンプ１２に接続される。１つのワード線ＷＬに共通に接続されたメモリセルが１ページ、または複数ページを構成する。
【００１６】
再び、図１を参照して、メモリセルアレイ１１以外の不揮発性半導体記憶装置の構成について説明する。センスアンプ１２は、図１に示すように、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。
【００１７】
ロウデコーダ１３は、図１に示すように、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択ゲート回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１８】
外部入出力ポートＩ／Ｏとセンスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。
【００１９】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。
【００２０】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路１６は、基準電圧生成回路２０から基準電圧を印加される。制御信号発生回路１６は、ソース線ＳＬ側の選択メモリセルＭから書き込みを行ない且つ読み出し動作を制御する。
【００２１】
次に、図３〜図４を参照して、メモリセルＭ、ダミーセルＤＭＳ、ＤＭＤ及び選択トランジスタＳ１、Ｓ２の断面構造を説明する。
【００２２】
メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤは、図３に示すように、基板３１上にＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層３２を有する。また、メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤは、基板３１の上に、ゲート絶縁膜３３を介して浮遊ゲート（ＦＧ）３４、及びこの浮遊ゲート３４の上に絶縁膜３５を介して制御ゲート（ＣＧ）３６を有する。
【００２３】
選択トランジスタＳ１、Ｓ２は、図４に示すように、基板３１と、この基板３１に形成されたソース、ドレインとしてのｎ型拡散層３７を有する。また、選択トランジスタＳ１、Ｓ２は、基板３１の上に、ゲート絶縁膜３８を介して制御ゲート３９を有する。
【００２４】
図５は、メモリセルアレイ１１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。１つのＮＡＮＤセルユニットＮＵは、図３に示す構成の６４個のメモリセルＭ０〜Ｍ６３及びダミーセルＤＭＳ、ＤＭＤが直列接続されて構成されている。ダミーセルＤＭＳ、ＤＭＤの他端には、図４に示す構成の選択トランジスタＳ１、Ｓ２が設けられている。
【００２５】
次に、第１の実施の形態の不揮発性半導体記憶装置における書き込み動作を、図６を参照して説明する。図６は、第１の実施の形態の書き込み動作時において１つのＮＡＮＤセルユニットＮＵに印加される電圧を示している。
【００２６】
以下の説明では、１つのＮＡＮＤセルユニットＮＵ中のメモリセルを「選択メモリセルＭｓ」、「第１非選択メモリセルＭｎｓ１」、又は「第２非選択メモリセルＭｎｓ２」に分類して説明する。「選択メモリセルＭｓ」とは、書き込み対象とされるメモリセルを意味する。図６では、メモリセルＭｎが選択メモリセルＭｓとされている。
【００２７】
また、「第１非選択メモリセルＭｎｓ１」は、少なくとも選択メモリセルＭｓに隣接するメモリセルを含む。場合により、選択メモリセルＭｓに隣接するメモリセルに加え、これに近接する１又は複数の非選択メモリセルが「第１非選択メモリセルＭｎｓ１」とされることもある。図６では、選択メモリセルＭｎに隣接するメモリセルＭｎ−１及びＭｎ＋１のみが第１非選択メモリセルＭｎｓ１とされている。メモリセルＭｎ−１及びＭｎ＋１に加え、例えばこれらに隣接するメモリセルＭｎ＋２、Ｍｎ−２が第１非選択メモリセルＭｎｓ１とされても良い。
【００２８】
また、「第２非選択メモリセルＭｎｓ２」とは、ＮＡＮＤメモリユニットＮＵ中のメモリセルのうち、選択メモリセルＭｓ及び第１非選択メモリセルＭｎｓ１を除いた非選択メモリセルを意味する。図６では、メモリセルＭ０〜Ｍｎ−２、Ｍｎ＋２〜Ｍ６３及びダミーセルＤＭＤ，ＤＭＳが第２非選択メモリセルＭｎｓ２とされている。
【００２９】
次に、上記のように定義されたメモリセルに印加される電圧を図６を参照して説明する。
選択メモリセルＭｓ（図６ではメモリセルＭｎ）のワード線（選択ワード線ＷＬｎ）に印加される電圧は、プログラム電圧Ｖｐｇｍに設定される。プログラム電圧Ｖｐｇｍは、例えば２０Ｖ以上の電圧である。口述するように、プログラム電圧Ｖｐｇｍは、書き込み動作の進展に応じて徐々に所定のステップアップ幅ずつその電圧値が上昇する。
【００３０】
一方、第１非選択メモリセルＭｎｓ１には、書き込みパス電圧Ｖｐａｓｓ２が印加される。書き込みパス電圧Ｖｐａｓｓ２は、非選択メモリセルを導通させ、且つ書き込みを生じさせない程度の電圧であり、例えば８〜８．５Ｖ程度の電圧である。
【００３１】
また、第２非選択メモリセルＭｎｓ２には、その位置に応じて書き込みパス電圧Ｖｐａｓｓ３又はＶｐａｓｓ１が印加される。書き込みパス電圧Ｖｐａｓｓ３及び書き込みパス電圧Ｖｐａｓｓ１は、書き込みパス電圧Ｖｐａｓｓ２と同様に、非選択メモリセルを導通させ、且つ書き込みを生じさせない程度の電圧である。ただし、書き込みパス電圧Ｖｐａｓｓ３は、書き込みパス電圧Ｖｐａｓｓ２よりも大きな電圧であり、例えば９〜１０Ｖ程度の電圧である。書き込みパス電圧Ｖｐａｓｓ１は、書き込みパス電圧Ｖｐａｓｓ２よりも小さい電圧であり、例えば７．０〜７．５Ｖ程度の電圧である。書き込みパス電圧Ｖｐａｓｓ３がＶｐａｓｓ２に比べ大きくされているのは、容量カップリングにより第１非選択メモリセルＭｎｓ１の導通を補助するためである。書き込みパス電圧Ｖｐａｓｓ３は、第１非選択メモリセルＭｎｓ１に近接する１又は複数の第２非選択メモリセルＭｎｓ２に印加される。書き込みパス電圧Ｖｐａｓｓ１は、それ以外の第２非選択メモリセルＭｎｓ２に印加される。図６では、一例としてメモリセルＭｎ−２及びＭｎ＋２にのみ書き込みパス電圧Ｖｐａｓｓ３が印加されているが、これに限定する趣旨ではない。例えば、メモリセルＭｎ−２にのみ書込みパス電圧Ｖｐａｓｓ３が印加されるなど、電圧の与え方は選択メモリセルＭｓに関し非対称であってもかまわない。
【００３２】
選択ゲート線ＳＧＤには電源電圧Ｖｄｄが印加される一方、選択ゲート線ＳＧＳには接地電位Ｖｓｓが印加される。ビット線ＢＬには、選択メモリセルＭｓに書き込むデータが”１”か”０”かによって電源電圧Ｖｄｄ又は接地電位Ｖｓｓが与えられる。
【００３３】
次に、プログラム電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３の印加方法について図７及び図８を参照して説明する。図７は、複数回（図７では４回）の書き込み動作がされる場合の波形図を示している。また、図８は、１回の書き込み動作における各電圧の波形図を示している。
【００３４】
プログラム電圧Ｖｐｇｍは、図７に示すように、パルス状の電圧として印加される。１回のパルス状のプログラム電圧Ｖｐｇｍの印加の後、図示は省略するが、周知のベリファイ読出し動作（選択メモリセルにおいて所望のデータの書き込みが完了しているか否かを検証するための読み出し動作）が行われる。ベリファイ読出し動作により書き込みが完了していないことが検知された場合には、プログラム電圧Ｖｐｇｍを初期値Ｖｐｇｍ０からステップアップ幅ΔＶｐｇｍだけ増加させて（ステップアップ動作）、再び書き込み動作を行う（すなわち、最大値Ｖｐｇｍ０＋ΔＶｐｇｍのパルス状のプログラム電圧Ｖｐｇｍを印加する）。このような書き込みベリファイ動作、ステップアップ動作、及び書き込み動作が、書き込み動作が完了するまで繰り返される。
【００３５】
１回のプログラム電圧Ｖｐｇｍの印加毎に（１回の書き込み動作毎に）、書き込みパス電圧Ｖｐａｓｓ１〜Ｖｐａｓｓ３が第１非選択メモリセルＭｎｓ１及び第２非選択メモリセルＭｎｓ２に印加される。第２非選択メモリセルＭｎｓ２の制御ゲートに印加される書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３は、図７に示すように、一気に目標値Ｖｐａｓｓ１ｘ及びＶｐａｓｓ３ｘに到達させるのではなく、一旦中間値Ｖｐａｓｓ１ｍ及びＶｐａｓｓ３ｍまで上昇させた後、複数回（図７及び図８では３回）に亘って電圧を階段状に目標値Ｖｐａｓｓ１ｘ及びＶｐａｓｓ３ｘまで上昇させる。１回の電圧上昇動作における電圧上昇幅は、それぞれＶｓｔｐ１、Ｖｓｔｐ３である。
【００３６】
このように、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３を複数回の電圧上昇動作により階段状に目標値まで上昇させる理由は、次の通りである。書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３の電圧を上昇させると、図８の下のグラフにおいて点線で示すように、書き込み禁止のＮＡＮＤセルユニットＮＵにおいてチャネル電位Ｖｃｎ１が容量カップリングにより上昇するが、このチャネル電位Ｖｃｎ１は、ジャンクションリークその他により徐々に下降する。下降の程度が大きいと、書き込み禁止のＮＡＮＤセルユニットＮＵにおいて誤書き込みが生じる虞がある。
【００３７】
上述のように、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３を複数回の電圧上昇動作により階段状に目標値まで上昇させることにより、このようなチャネル電位Ｖｃｎ１の低下を抑制することができる。すなわち、複数回の電圧上昇動作の各々において、チャネルの容量カップリングを生じさせ、これによりチャネル電位Ｖｃｎ１を上昇させることができる。
【００３８】
一方、第１非選択メモリセルＭｎｓ１の制御ゲートに印加される書き込みパス電圧Ｖｐａｓｓ２の電圧印加方法は、上記とは異なっている。すなわち、書き込みパス電圧Ｖｐａｓｓ２は、図７に示すように、一旦中間値Ｖｐａｓｓ２ｍまで上昇させる。その後、再度の電圧上昇動作により階段状に目標値Ｖｐａｓｓ２ｘまで上昇させる。図７及び図８の例では、中間値Ｖｐａｓｓ２ｍへ上昇させた後、更に１回の電圧上昇動作により電圧Ｖｐａｓｓ２を目標値Ｖｐａｓｓ２ｘへ上昇させている。１回の電圧上昇動作における電圧上昇幅はＶｓｔｐ２である。このように、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇幅Ｖｓｔｐ２は、電圧上昇幅Ｖｓｔｐ１及びＶｓｔｐ３よりも大きい。好適には、電圧上昇幅Ｖｓｔｐ２は、電圧上昇幅Ｖｓｔｐ１及びＶｓｔｐ３の２倍以上である。また、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇動作の回数は、書き込みパス電圧Ｖｐａｓｓ１又は３の電圧上昇動作の回数よりも少ない（図８では、前者が１回で、後者が３回）。
【００３９】
このように、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇回数が、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３の電圧上昇回数よりも少なく設定され、代りに書き込みパス電圧Ｖｐａｓｓ２の電圧上昇幅Ｖｓｔｐ２が、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３の電圧上昇幅Ｖｓｔｐ１及びＶｓｔｐ３よりも大きくされているのは、次の理由からである。
書き込みパス電圧Ｖｐａｓｓ２は、少なくとも選択メモリセルＭｓに隣接する第１非選択メモリセルＭｎｓ１に印加される。このため、書き込みパス電圧Ｖｐａｓｓ２の印加は、選択メモリセルＭｓとの容量カップリングを生じさせやすい。
【００４０】
書き込みパス電圧Ｖｐａｓｓ２を所定のタイミング（例えば図８の時刻ｔ１）で電圧上昇させれば、そのときに選択ワード線ＷＬｓにおいて容量カップリングを生じさせ、実効的にプログラム電圧Ｖｐｇｍの電圧値を上昇させることができる。このときの電圧上昇幅Ｖｓｔｐ２を大きく設定することで、プログラム電圧Ｖｐｇｍの電圧上昇幅も大きくすることができる。これにより、プログラム電圧Ｖｐｇｍの昇圧回路にて発生させる電圧を上昇させなくてもよいので、消費電力を低減することができる。
なお、書込みパス電圧Ｖｐａｓｓ２を上昇させる時刻ｔ１（図８参照）は、書き込みパス電圧Ｖｐａｓｓ１やＶｐａｓｓ３の電圧上昇のタイミングと同じであってもよいし、異なっていてもよい。一例として、書き込みパス電圧Ｖｐａｓｓ２を電圧上昇させる時刻ｔ１は、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３の電圧上昇動作が行われる期間の後半であるのが好ましい。典型的には、時刻ｔ１は、プログラム電圧Ｖｐｇｍが０Ｖから中間値Ｖｐｇｍｍへ向けて上昇を開始する時刻ｔ０と書き込みパス電圧Ｖｐａｓｓ１又はＶｐａｓｓ３が階段状に電圧上昇する最後の時刻ｔ４との中間の時刻よりも遅い時刻であるのが好ましい（すなわち、ｔ１の値は、（ｔ４−ｔ０）／２より大なる値であることが好ましい）。
【００４１】
図９を参照して、図７、図８に示すようなプログラム電圧Ｖｐｇｍ及び書き込みパス電圧Ｖｐａｓｓ１〜３を発生させるための回路構成を説明する。図９は、プログラム電圧Ｖｐｇｍ及び書き込みパス電圧Ｖｐａｓｓ１〜３を発生させるための構成を抜粋したものである。本実施の形態の装置は、図９に図示されたもの以外にも、例えば読出し動作時に選択メモリセル及び非選択メモリセルに印加される電圧を発生させる構成も有しているが、これらの図示は省略する。
【００４２】
本実施の形態の不揮発性半導体記憶装置は、図１に示す内部電圧発生回路１９の一部として、プログラム電圧発生回路１９Ａ、書き込みパス電圧発生回路１９Ｂ〜１９Ｄを備えている。プログラム電圧発生回路１９Ａは、プログラム電圧Ｖｐｇｍを発生させるための回路である。また、書き込みパス電圧発生回路１９Ｂ〜１９Ｄは、それぞれ書き込みパス電圧Ｖｐａｓｓ１〜３を発生させるための回路である。プログラム電圧発生回路１９Ａ、及び書き込みパス電圧発生回路１９Ｂ〜１９Ｄは、一例として、周知のＤ／Ａコンバータ、チャージポンプ回路、及びチャージポンプ回路の発生電圧の最大値を設定するリミッタを備えたものとすることができる（図示略）。
【００４３】
プログラム電圧発生回路１９Ａ、及び書き込みパス電圧発生回路１９Ｂ〜１９Ｄは、それぞれ制御信号発生回路１６から、活性化信号Ａｃｔ０〜Ａｃｔ３、及び電圧上昇指示信号Ｂｎｒ０〜３を供給される。活性化信号Ａｃｔ０〜３は、”Ｈ”とされた場合にそれぞれの電圧発生回路１９Ａ〜１９Ｄ内のチャージポンプ回路の動作を開始させるための活性化信号として機能する。
【００４４】
また、電圧上昇指示信号Ｂｎｒ０〜３は、”Ｈ”とされることにより、電圧発生回路１９Ａ〜１９Ｄ内のリミッタ回路（図示せず）に設定されている上限値を切り上げることを指示する信号である。すなわち、活性化信号Ａｃｔ０〜３が”Ｈ”に切り替わった直後に電圧上昇指示信号Ｂｎｒ０〜３が”Ｈ”になると、リミッタ回路の上限値が接地電位Ｖｓｓから中間値Ｖｐｇｍｍ、Ｖｐａｓｓ１ｍ、Ｖｐａｓｓ２ｍ、Ｖｐａｓｓ３ｍに切り替わる。その後は、新たに電圧上昇指示信号Ｂｎｒ０〜３が”Ｈ”に立ち上がるたびに、リミッタ回路の上限値が、上述の電圧上昇幅の分だけ切り上がる。これにより、図７、図８に示すような波形を得ることができる。
【００４５】
続いて、第１の実施の形態の効果を説明する。この第１の実施の形態によれば、書き込みパス電圧Ｖｐａｓｓ１、Ｖｐａｓｓ３が複数回の電圧上昇動作により階段状に電圧上昇されることにより、チャネル電位の低下を抑制し、誤書き込みの発生を防止することができる。また、書き込みパス電圧Ｖｐａｓｓ２が同様に複数回（中間値への上昇も含む）の電圧上昇動作により階段状に電圧上昇されることにより、プログラム電圧Ｖｐｇｍの容量カップリングによる電圧上昇を促すことができ、これにより消費電力の低減を図ることができる。
【００４６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図１０を参照して説明する。装置の構成は第１の実施の形態と同様である。ただし、この第２の実施の形態では、書き込み動作時の動作が第１の実施の形態と異なる。
【００４７】
この実施の形態では、書き込みパス電圧Ｖｐａｓｓ１〜３の電圧上昇動作の回数、並びに電圧上昇幅Ｖｓｔｐ１〜３が、第１の実施の形態と異なっている。書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３では、中間値Ｖｐａｓｓ１ｍ、Ｖｐａｓｓ３ｍへの上昇後の電圧上昇動作（電圧上昇幅Ｖｓｔｐ１、Ｖｓｔｐ３）の回数が８回に設定されている。一方、書込みパス電圧Ｖｐａｓｓ２では、中間値Ｖｐａｓｓ２ｍへの上昇後の電圧上昇動作（電圧上昇幅Ｖｓｔｐ２）の回数が２回に設定されている。この場合にも、第１の実施の形態と同等の効果を奏することが可能である。なお、書き込みパス電圧Ｖｐａｓｓ２が最後に電圧上昇動作を行う時刻ｔ３は、プログラム電圧Ｖｐｇｍが０Ｖから中間値Ｖｐｇｍｍへ向けて上昇を開始する時刻ｔ０と書き込みパス電圧Ｖｐａｓｓ１又はＶｐａｓｓ３が階段状に電圧上昇する最後の時刻ｔ４との中間の時刻よりも遅い時刻であるのが好ましい。
【００４８】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図１１を参照して説明する。装置の構成は第１の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第１の実施の形態と異なる。
この実施の形態では、プログラム電圧Ｖｐｇｍだけでなく、書き込みパス電圧Ｖｐａｓｓ１〜３についてもステップアップ動作を実行する構成を採用している点において、第１の実施の形態と異なる。この構成によっても、第１の実施の形態と同等の効果を奏することが可能である。
【００４９】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図１２を参照して説明する。装置の構成は第１の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第１の実施の形態と異なる。
【００５０】
この実施の形態では、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇動作が第１の実施の形態と異なっている。すなわち、図１２に示すように、書き込み動作の実行回数が所定回数以下（図１２では２回）の場合には、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇動作の回数、及び電圧上昇幅Ｖｐａｓｓ２’を、書き込みパス電圧Ｖｐａｓｓ１及びＶｐａｓｓ３のそれと略同一とする。一方、書込み動作の実行回数が所定回数を超えた場合には、第１の実施の形態と同様とする。換言すれば、この実施の形態では、書き込みパス電圧Ｖｐａｓｓ２の電圧上昇幅を、書き込み動作の実行回数が所定回数以下か否かにより変化させる。
【００５１】
上記のように書き込みパス電圧Ｖｐａｓｓ２の電圧上昇幅を書き込み動作の実行回数（繰り返し回数）の増加に従って（又はプログラム電圧が増加するに従って）変化させることにより、以下のような効果を得ることができる。
書き込み動作の実行回数が少ない場合には、プログラム電圧Ｖｐｇｍの目標値も小さい値に設定される。このため、プログラム電圧Ｖｐｇｍの電圧を容量カップリングにより上昇させる要請はあまり大きくない
一方、書込み動作の実行回数が所定回数を超え、プログラム電圧Ｖｐｇｍの値がＶｐｇｍ＋ｎ・ΔＶｐｇｍまで上昇した場合、プログラム電圧Ｖｐｇｍの電圧を容量カップリングにより上昇させる必要性が強くなる。このため、本実施の形態では、書き込み動作の実行回数が所定回数を超えた場合に限り、前述の実施の形態と同様の動作を実行する。書き込み動作の実行回数が所定回数以下の場合には、書き込みパス電圧Ｖｐａｓｓ２もチャネル電位の低下の抑制に寄与させることができるので、誤書き込みの発生の虞が一層小さくなる。
【００５２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の実施の形態では、メモリアレイ１１は２次元構造を持つものとして説明したが、これに限らず３次元構造を持つものであってもよい。例えば、３次元構造を持つメモリアレイ１１は、図１３に示すように、半導体層ＳＣ、及び導電層ＣＬを有する。半導体層ＳＣは、半導体基板Ｂａに対して垂直方向（Ｚ方向）に延び且つメモリセルＭＣのボディとして機能する。導電層ＣＬは、電荷蓄積層を介して半導体層ＳＣの側面を取り囲む。導電層ＣＬは、メモリセルＭＣのゲート及びワード線ＷＬとして機能する。
【符号の説明】
【００５３】
１１…メモリセルアレイ、  １２…センスアンプ、  １３…ロウデコーダ、  １４…データ線、  １５…Ｉ／Ｏバッファ、  １６…制御信号発生回路、  １７…アドレスレジスタ、  １８…カラムデコーダ、  １９…内部電圧発生回路、  ２０…基準電圧生成回路、  ＮＵ…ＮＡＮＤセルユニット、  ＢＬＫ…ブロック、  Ｍ０−Ｍｍ…メモリセル、  ＤＭＳ，ＤＭＤ・・・ダミーメモリセル、  Ｓ１、Ｓ２…選択トランジスタ、  ＢＬ…ビット線、  ＷＬ０−ＷＬ６３…ワード線、  ＳＲＣ…共通ソース線、  ＳＧＤ、ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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