(57)【要約】【課題】低いオン抵抗を有する炭化珪素半導体装置およびその製造方法を提供する。【解決手段】炭化珪素基板ＳＣの第１の層１０は第１の導電型を有し第２の面Ｐ２をなしている。第２の層２１は第１の層１０上に設けられ第２の導電型を有する。第３の層２２は第２の層２１上に設けられ第１の導電型を有し第１の面Ｐ１をなしている。第１の面Ｐ１に設けられたトレンチＴＲは側壁面ＳＬを有する。トレンチＴＲは第３の層２２と第２の層２１とを貫通して第１の層１０に至る。チャネル層３１は側壁面ＳＬ上に設けられ第１の導電型を有する。ゲート層３２は側壁面ＳＬとの間でチャネル層３１を挟んでおり第２の導電型を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と反対の第２の面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１の導電型を有し前記第２の面をなす第１の層と、前記第１の層によって前記第２の面から隔てられるように前記第１の層上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第２の層上に設けられ前記第１の導電型を有し前記第１の面をなす第３の層とを含み、前記炭化珪素基板の前記第１の面には、側壁面を有し、かつ前記第３の層と前記第２の層とを貫通して前記第１の層に至るトレンチが設けられており、さらに
前記炭化珪素基板の前記側壁面上に設けられ、前記第１の導電型を有するチャネル層と、
前記炭化珪素基板の前記側壁面との間で前記チャネル層を挟み、前記第２の導電型を有するゲート層と、
前記ゲート層に接触するゲート電極と、
前記ゲート層から離れ、前記チャネル層および前記第３の層の少なくともいずれかに接触する第１の主電極と、
前記炭化珪素基板の前記第２の面上に設けられた第２の主電極とを備える、炭化珪素半導体装置。
【請求項２】
前記炭化珪素基板の前記第１の面に対する前記炭化珪素基板の前記トレンチの前記側壁面の傾きは直角よりも小さい、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１の主電極は前記第２の層に接触している、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素基板を準備する工程を備え、前記炭化珪素基板は、第１の面と、前記第１の面と反対の第２の面とを有し、前記炭化珪素基板は、第１の導電型を有し前記第２の面をなす第１の層と、前記第１の層によって前記第２の面から隔てられるように前記第１の層上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第２の層上に設けられ前記第１の導電型を有し前記第１の面をなす第３の層とを含み、さらに
前記炭化珪素基板の前記第１の面に、側壁面を有し、かつ前記第３の層と前記第２の層とを貫通して前記第１の層に至るトレンチを形成する工程と、
前記炭化珪素基板の前記側壁面上に、前記第１の導電型を有するチャネル層を形成する工程と、
前記炭化珪素基板の前記側壁面との間で前記チャネル層を挟み、前記第２の導電型を有するゲート層を形成する工程と、
前記ゲート層に接触するゲート電極を形成する工程と、
前記チャネル層および前記第３の層の少なくともいずれかに接触する第１の主電極を形成する工程と、
前記炭化珪素基板の前記第２の面上に設けられた第２の主電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項５】
前記トレンチを形成する工程は熱エッチングによって行われる、請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は炭化珪素半導体装置およびその製造方法に関し、特にゲート電極を有する炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板を用いた電力用半導体装置として、トレンチゲートを有するＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）が広く用いられている。一方で、シリコンの代わりに炭化珪素を用いることが活発に検討されている。炭化珪素を用いることで、半導体装置のオン抵抗をより小さくすることができると期待されている。しかしながらこれまでのところ、理論的に期待される程度にオン抵抗が低いＭＯＳＦＥＴは得られていない。この理由は、オン抵抗に大きく影響するチャネル移動度が、炭化珪素の物性から予測される理論的な値に比して大幅に小さくなっているためと考えられる。
【０００３】
特開２０１１−２３６７５号公報（特許文献１）によれば、炭化珪素を用いたトレンチＭＯＳＦＥＴのチャネル移動度の低下は、トレンチ側壁面が滑らかでないことに起因する、と指摘されている。またこの課題を解決することを意図した、ｐボディ領域の不純物濃度および構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記公報に記載のような不純物濃度および構造の最適化ではチャネル移動度の改善が十分には得られず、よって十分に小さいオン抵抗を有する炭化珪素半導体装置を得ることは困難であると考えられる。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、低いオン抵抗を有する炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の炭化珪素半導体装置は、炭化珪素基板と、チャネル層と、ゲート層と、ゲート電極と、第１の主電極と、第２の主電極とを有する。炭化珪素基板は、第１の面と、第１の面と反対の第２の面とを有する。炭化珪素基板は第１の層と第２の層と第３の層とを有する。第１の層は第１の導電型を有する。第１の層は第２の面をなしている。第２の層は、第１の層によって第２の面から隔てられるように第１の層上に設けられている。第２の層は、第１の導電型と異なる第２の導電型を有する。第３の層は第２の層上に設けられている。第３の層は第１の導電型を有する。第３の層は第１の面をなしている。炭化珪素基板の第１の面にはトレンチが設けられている。トレンチは側壁面を有する。トレンチは第３の層と第２の層とを貫通して第１の層に至る。チャネル層は炭化珪素基板の側壁面上に設けられている。チャネル層は第１の導電型を有する。ゲート層は炭化珪素基板の側壁面との間でチャネル層を挟んでいる。ゲート層は第２の導電型を有する。ゲート電極はゲート層に接触している。第１の主電極は、ゲート層から離れ、チャネル層および第３の層の少なくともいずれかに接触している。第２の主電極は炭化珪素基板の第２の面上に設けられている。
【０００８】
上記の炭化珪素半導体装置によれば、トレンチの側壁面上に、第２の層とゲート層との各々から延びる空乏層によって挟まれることで制御されるチャネル厚を有するチャネル層が設けられる。このチャネル層は、ＭＯＳＦＥＴにおいて半導体層と絶縁膜との界面に形成されるのチャネル層とは異なり、バルク結晶中の電流経路を含む。これによりチャネル層中のキャリア移動度が、結晶本来のキャリア移動度により近くなる。すなわちチャネル移動度が高くなる。よって炭化珪素半導体装置のオン抵抗を小さくすることができる。
【０００９】
好ましくは、炭化珪素基板の第１の面に対する炭化珪素基板のトレンチの側壁面の傾きは直角よりも小さい。これにより、炭化珪素半導体装置の製造におけるトレンチの側壁面上へのチャネル層およびゲート層の形成を容易に行うことができる。
【００１０】
好ましくは第１の主電極は第２の層に接触している。これにより、第２の層の電位を安定化することができる。
【００１１】
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。炭化珪素基板が準備される。炭化珪素基板は、第１の面と、第１の面と反対の第２の面とを有する。炭化珪素基板は第１の層と第２の層と第３の層とを有する。第１の層は第１の導電型を有する。第１の層は第２の面をなしている。第２の層は、第１の層によって第２の面から隔てられるように第１の層上に設けられている。第２の層は、第１の導電型と異なる第２の導電型を有する。第３の層は第２の層上に設けられている。第３の層は第１の導電型を有する。第３の層は第１の面をなしている。次に、炭化珪素基板の第１の面に、側壁面を有し、かつ第３の層と第２の層とを貫通して第１の層に至るトレンチが形成される。炭化珪素基板の側壁面上に、第１の導電型を有するチャネル層が形成される。炭化珪素基板の側壁面との間でチャネル層を挟み、第２の導電型を有するゲート層が形成される。ゲート層に接触するゲート電極が形成される。チャネル層および第３の層の少なくともいずれかに接触する第１の主電極が形成される。炭化珪素基板の第２の面上に設けられた第２の主電極が形成される。
【００１２】
上記の炭化珪素半導体装置の製造方法によれば、第２の層とゲート層との各々から延びる空乏層によって挟まれることで制御されるチャネル厚を有するチャネル層がトレンチの側壁面上に設けられる。このチャネル層は、ＭＯＳＦＥＴにおいて半導体層と絶縁膜との界面に形成されるのチャネル層とは異なり、バルク結晶中の電流経路を含む。これによりチャネル層中のキャリア移動度が、結晶本来のキャリア移動度により近くなる。すなわちチャネル移動度が高くなる。よって炭化珪素半導体装置のオン抵抗を小さくすることができる。
【００１３】
上記の炭化珪素半導体装置の製造方法において好ましくは、トレンチを形成する工程は熱エッチングによって行われる。これにより、トレンチの側壁面の傾斜角度の製造ばらつきを抑制することができる。よって、特性ばらつきの小さい炭化珪素半導体装置が得られる。
【発明の効果】
【００１４】
上述したように本発明によれば、炭化珪素半導体装置のオン抵抗を低くすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す図であり、図２および図３の各々の線Ｉ−Ｉに対応した断面での断面図である。
【図２】図１の炭化珪素半導体装置の構造を概略的に示す平面図である。
【図３】図１の炭化珪素半導体装置が有する炭化珪素基板の構造を概略的に示す平面図である。
【図４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図９】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
（実施の形態１）
図１および図２に示すように、本実施の形態の炭化珪素半導体装置９０は、エピタキシャル基板ＳＣ（炭化珪素基板）と、チャネル層３１と、ゲート層３２と、ゲート電極４０と、ソース電極４１（第１の主電極）と、ドレイン電極４２（第２の主電極）とを有する。
【００１８】
図１および図３に示すように、エピタキシャル基板ＳＣは上面Ｐ１（第１の面）および裏面Ｐ２（第１の面と反対の第２の面）を有する。エピタキシャル基板ＳＣは炭化珪素から作られている。エピタキシャル基板ＳＣは、第１の層１０と、第２の層２１と、第３の層２２とを有する。第１の層１０はｎ型（第１の導電型）を有する。第１の層１０は裏面Ｐ２をなしている。第２の層２１は、第１の層１０によって裏面Ｐ２から隔てられるように第１の層１０上に設けられている。第２の層２１は、ｐ型（第１の導電型と異なる第２の導電型）を有する。第３の層２２は第２の層２１上に設けられている。第３の層２２はｎ型（第１の導電型）を有する。第３の層２２は上面Ｐ１をなしている。
【００１９】
本実施の形態においては、第１の層１０は、単結晶基板１１と、単結晶基板１１上に設けられかつ第２の層２１に面するエピタキシャル層１２とを有する。好ましくは、第２の層２１の不純物濃度は、単結晶基板１１の不純物濃度よりも低い。好ましくはエピタキシャル基板ＳＣは六方晶系の結晶構造を有する。
【００２０】
エピタキシャル基板ＳＣの上面Ｐ１にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＬおよび底面ＢＳを有する。トレンチＴＲは第３の層２２と第２の層２１とを貫通して第１の層１０に至る。好ましくは、エピタキシャル基板ＳＣの上面Ｐ１に対するエピタキシャル基板ＳＣのトレンチＴＲの側壁面ＳＬの傾きは０°よりも大きく直角よりも小さい。好ましくは上面Ｐ１に対する側壁面ＳＬの傾きは１０°以上である。また好ましくは上面Ｐ１に対する側壁面ＳＬの傾きは９０°以下である。
【００２１】
チャネル層３１は、少なくとも側壁面ＳＬ上に設けられており、本実施の形態においてはさらに上面Ｐ１および底面ＢＳの上にも設けられている。チャネル層３１はｎ型（第１の導電型）を有する。好ましくはチャネル層３１の側壁面ＳＬ上における厚さは５０ｎｍ以上である。また好ましくはチャネル層３１の側壁面ＳＬ上における厚さは５００ｎｍ以下である。
【００２２】
ゲート層３２はエピタキシャル基板ＳＣの側壁面ＳＬとの間でチャネル層３１を挟んでいる。ゲート層３２はｐ型（第２の導電型）を有する。
【００２３】
ゲート電極４０はゲート層３２に接触している。好ましくはゲート電極４０は、トレンチＴＲ内に配置された部分を含む。ソース電極４１は、ゲート層３２から離れかつチャネル層３１にオーミックに接触している。本実施の形態においては、ソース電極４１はチャネル層３１に接触している。ドレイン電極４２は、エピタキシャル基板ＳＣの裏面Ｐ２上に設けられており、裏面Ｐ２にオーミックに接触している。
【００２４】
次に炭化珪素半導体装置９０の使用方法について説明する。炭化珪素半導体装置９０は、一種の接合型電界効果トランジスタであり、ソース電極４１およびドレイン電極４２の間の電気的導通を制御するスイッチング素子として用いられる。スイッチング素子のオン／オフ動作の目的で制御されるチャネルは、チャネル層３１のうち、ゲート層３２と、側壁面ＳＬのうち第２の層２１からなる部分との間に挟まれた部分である。チャネルへの電界印加によってチャネル中に空乏層が十分に形成されると、スイッチング素子はオフ状態となる。そのためには、チャネル中のキャリアが十分に排斥されるような電位が、ゲート電極４０を介してゲート層３２に印加される。本実施の形態においては、絶対値が十分に大きい負の電位が印加される。逆にそのような電位が印加されていない場合は、チャネル中にキャリアが存在するので、スイッチング素子はオン状態にある。以上のように、ゲート電極４０に印加される電位を変化させることで、炭化珪素半導体装置９０をスイッチング素子として使用することができる。
【００２５】
次に炭化珪素半導体装置９０の製造方法について、以下に説明する。
図４に示すように、まずエピタキシャル基板ＳＣが準備される。この時点では未だトレンチＴＲ（図１）は形成されていない。
【００２６】
図５に示すように、開口部を有するマスク層６０が形成される。開口部の位置は、トレンチＴＲ（図１）が形成されることになる位置に対応している。マスク層６０の材料は、たとえば酸化珪素である。
【００２７】
次にマスク層６０をマスクとして用いたエッチングが行われる。好ましくは、このエッチングは熱エッチング（詳しくは後述する）によって行われる。
【００２８】
図６に示すように、上記エッチングによってトレンチＴＲが形成される。次にマスク層６０が除去される。これにより、図３に示すように、トレンチＴＲを有するエピタキシャル基板ＳＣが得られる。
【００２９】
図７に示すように、上面Ｐ１、側壁面ＳＬおよび底面ＢＳの上に、チャネル層３１が形成される。次にチャネル層３１上での成膜が行われることで、エピタキシャル基板ＳＣの側壁面ＳＬとの間でチャネル層３１を挟むゲート層３２が形成される。チャネル層３１およびゲート層３２は、たとえば化学気相成長法により形成され得る。
【００３０】
図８に示すように、ゲート層３２がパターニングされることによって、チャネル層３１が露出される。再び図１を参照して、ゲート層３２に接触するゲート電極４０が形成される。またゲート層３２から離れ、チャネル層３１に接触するソース電極４１が形成される。またエピタキシャル基板ＳＣの裏面Ｐ２上に設けられたドレイン電極４２が形成される。以上により炭化珪素半導体装置９０が得られる。
【００３１】
本実施の形態によれば、トレンチＴＲの側壁面ＳＬ上に、第２の層２１とゲート層３２との各々から延びる空乏層によって挟まれることで制御されるチャネル厚を有するチャネル層３１が設けられる。チャネル層３１は、ＭＯＳＦＥＴにおいて半導体層と絶縁膜との界面に形成されるのチャネル層とは異なり、バルク結晶中の電流経路を含む。これによりチャネル層３１中のキャリア移動度が、結晶本来のキャリア移動度により近くなる。すなわちチャネル移動度が高くなる。よって炭化珪素半導体装置９０のオン抵抗を小さくすることができる。
【００３２】
また、チャネル層の上記厚さを調整することで、炭化珪素半導体装置９０をオフ状態とするために必要な電圧の絶対値（電圧しきい値の絶対値）を調整することができる。たとえば、この厚さを過度に大きくないものとしておけば、電圧しきい値の絶対値を十分に小さくすることができる。
【００３３】
また本実施の形態によれば、エピタキシャル基板ＳＣの上面Ｐ１に対するエピタキシャル基板ＳＣのトレンチＴＲの側壁面ＳＬの傾きは直角よりも小さい。これにより、炭化珪素半導体装置９０の製造におけるトレンチＴＲの側壁面ＳＬ上へのチャネル層３１およびゲート層３２の形成を容易に行うことができる。
【００３４】
またトレンチＴＲを形成する工程は熱エッチングによって行わる。これにより、トレンチＴＲの側壁面ＳＬの傾斜角度の製造ばらつきを抑制することができる。よって、特性ばらつきの小さい炭化珪素半導体装置９０が得られる。
【００３５】
またチャネル層３１の導電型（第１の導電型）がｎ型であることにより、炭化珪素半導体装置のキャリアとして電子を用いることができる。これにより、キャリアとして正孔が用いられる場合に比して、キャリア移動度が高くなる。よって炭化珪素半導体装置９０のオン抵抗をより低減することができる。
【００３６】
なお本実施の形態においてはソース電極４１がチャネル層３１に接触しているが、ソース電極４１は、チャネル層３１に接触する代わりに、またはチャネル層３１に接触するとともに、第３の層２２に接触していてもよい。そのような構成を得るには、たとえば、図８に示すゲート層３２のパターニングにおいてチャネル層３１もパターニングされ、このパターニングによって露出された第３の層２２の上にソース電極４１が設けられればよい。なおソース電極が第２の層２１に接触する形態については、実施の形態２において説明する。
【００３７】
また底面ＢＳを有するトレンチＴＲ（図１）の代わりに、底面を有しないトレンチ、たとえばＶ形トレンチが設けられてもよい。これにより半導体装置をより小さくすることができる。
【００３８】
また、ゲート電極４０の形成は、必ずしもゲート層３２のパターニング後（図８）に行われる必要はなく、ゲート層３２のパターニング前（図７）に行われてもよい。
【００３９】
また「熱エッチング」とは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。熱エッチングを用いることによって、結晶学的に特定の側壁面ＳＬを自己形成することができる。熱エッチングのプロセスガスは、好ましくはハロゲン原子を含み、より好ましくはハロゲン原子は塩素原子である。具体的にはプロセスガスは、Ｃｌ２ガスであってもよい。好ましくは、プロセスガスは、ハロゲン元素を含有するガスに加えてさらに、酸素原子を含有するガスを含む。酸素原子を含有するガスは、具体的にはＯ2ガスであってもよい。なお、プロセスガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえばＮ2ガス、Ａｒガス、またはＨｅガスを用いることができる。熱エッチングの熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。この場合、エッチング速度を十分実用的な値とすることができる。熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば７０μｍ／ｈｒ程度になる。
【００４０】
またトレンチＴＲを形成するためのエッチングは熱エッチングに限定されるものではなく、他のドライエッチング方法が用いられてもよい。たとえば、反応性イオンエッチングまたはイオンビームエッチングなどのドライエッチングが用いられてもよい。またドライエッチングの代わりにウエットエッチングが用いられてもよい。
【００４１】
（実施の形態２）
図９に示すように、本実施の形態の炭化珪素半導体装置９０Ｖは、実施の形態１のソース電極４１の代わりにソース電極４１Ｖを有する。ソース電極４１Ｖは第３の層２２を貫通して第２の層２１に接触している。
【００４２】
本実施の形態によれば、ソース電極４１Ｖが第２の層２１に接触しているので、第２の層２１の電位がソース電極４１Ｖの電位に対応するものとされる。これにより、第２の層２１の電位を安定化することができる。
【００４３】
なお上記説明においては第１の導電型がｎ型でありかつ第２の導電型がｐ型であるが、第１の導電型がｐ型でありかつ第２の導電型がｎ型であってもよい。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態および実施例ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１０  第１の層、１１  単結晶基板、１２  エピタキシャル層、２１  第２の層、２２  第３の層、３１  チャネル層、３２  ゲート層、４０  ゲート電極、４１，４１Ｖ  ソース電極（第１の主電極）、４２  ドレイン電極（第２の主電極）、６０  マスク層、９０，９０Ｖ  炭化珪素半導体装置、ＢＳ  底面、Ｐ１  上面、Ｐ２  裏面、ＳＣ  エピタキシャル基板（炭化珪素基板）、ＳＬ  側壁面、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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