(57)【要約】【課題】スループットを向上する荷電粒子線描画方法を提供する。【解決手段】  描画方法は、第１方向に沿って延び前記第１方向と直交する第２方向に一定のピッチＰをもって配列された複数の線状パターンに荷電粒子線描画装置を用いて複数のカットパターンを描画する。前記第２方向に隣接しあう２つのカットパターンの組のそれぞれにおけるカットパターンの中心間の前記第２方向における間隔をＡｉ（ただしｉは組を特定する番号）とし、Ｘを前記ピッチＰにより規定される長さとするとき、前記カットパターンの前記第２方向における各間隔Ａｉが、Ａｉ＝ｍ１Ｘ（ただしｍ１は１、２、３、・・・）の関係を満たすように、前記複数のカットパターンを描画する。【選択図】図７
2013157547.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って延び前記第１方向と直交する第２方向に一定のピッチＰをもって配列された複数の線状パターンに荷電粒子線描画装置を用いて複数のカットパターンを描画する描画方法であって、
前記第２方向に隣接しあう２つのカットパターンの組のそれぞれにおけるカットパターンの中心間の前記第２方向における間隔をＡｉ（ただしｉは組を特定する番号）とし、Ｘを前記ピッチＰにより規定される長さとするとき、前記カットパターンの前記第２方向における各間隔Ａｉが、Ａｉ＝ｍ１Ｘ（ただしｍ１は１、２、３、・・・）の関係を満たすように、前記複数のカットパターンを描画する、ことを特徴とする描画方法。
【請求項２】
前記長さＸは、Ｐ／ｎ１（ただしｎ１は自然数）で表わされることを特徴とする請求項１に記載の描画方法。
【請求項３】
前記複数の線状パターンは、第２方向に沿って延び前記第１方向に一定のピッチＱをもって配列された複数の第２線状パターンの上に形成されており、
前記第１方向に隣接しあう２つのカットパターンの各組におけるカットパターンの前記第１方向における間隔をＢｉ（ただしｉは組を特定する番号）とし、Ｙを前記ピッチＱにより規定される長さとするとき、前記カットパターンの前記第１方向における各間隔Ｂｉが、Ｂｉ＝ｍ２Ｙ（ただしｍ２は１、２、３、・・・）の関係を満たすように、前記複数のカットパターンを描画する、ことを特徴とする請求項１又は請求項２に記載の描画方法。
【請求項４】
前記長さＹは、（Ｑ／２）／ｎ２（ただしｎ２は自然数）で表わされることを特徴とする請求項３に記載の描画方法。
【請求項５】
前記複数の線状パターンは、ゲート領域であり、前記複数の第２線状パターンは、分離領域又は活性領域である、ことを特徴とする請求項３又は請求項４に記載の描画方法。
【請求項６】
前記複数の線状パターンは、メタル領域であり、前記複数の第２線状パターンは、ゲート領域である、ことを特徴とする請求項３又は請求項４に記載の描画方法。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の描画方法を用いて基板に描画を行う工程と、
前記工程で描画を行われた前記基板を現像する工程と、
を含むことを特徴とする物品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、荷電粒子線を用いた描画方法及び物品の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の大集積化及び半導体素子のダウンサイジングに伴って、リソグラフィ技術の開発の加速が望まれている。フォトリソグラフィ技術の進歩に対応して、最小パターンの寸法が露光に使用される光源の波長に近づくと、意図しない光の相互作用が隣接するパターン間に起きる。しかしながら、フォトリソグラフィプロセスで使用される光源の波長が、１９３ｎｍに留まっているにもかかわらず、今日、最小パターン寸法は、２２ｎｍに近づいている。最小パターンの寸法と、フォトリソグラフィプロセスで使用される光の波長との差が大きくなるのに従って、リソグラフィプロセスの信頼性が減少する。
【０００３】
フォトリソグラフィに使用されるマスク上の各パターンからの光が相互作用して干渉縞が発生する。隣接するパターンからの干渉縞によって、意図しないパターンがウエハ上に偶然に形成されたり、必要なパターンが偶然に取り除かれたりするかもしれない。どちらの場合でも、所望のパターンと異なったパターンが露光され、デバイスの故障を引き起こすおそれがある。光近接効果補正（ＯＰＣ）などの補正方法は、隣接するパターンからの影響を予測して、露光されたパターンが望み通りに形成されるようにマスクを修正することを意図したものである。しかしながら最小パターン寸法が微細化して、光相互作用がより複雑になるのに応じて、光近接効果補正における、光相互作用の予測品質が低下している。
【０００４】
上記問題を解決する方法として、非特許文献１には、パターンの幅を一定に、しかも方向も限定したデバイスのデザインルール（以後、１Ｄレイアウトと呼ぶ）が提案されている。具体的な製造方法を、図１０を用いて説明する。図１０では、光源の波長が１９３ｎｍで、液浸光学系を搭載した露光装置を用いた、２２ｎｍ世代のＳＲＡＭのゲートセルのフォトリソグラフィプロセスを示している。そのステップを述べる。
[ステップ１]  露光装置を用いてハーフピッチが４４ｎｍのラインアンドスペースパターンを露光する。
[ステップ２]  露光して形成されたパターンを直接あるいは下地を加工した後、全面に等方的に成膜し、異方性エッチングを施してパターンの側壁すなわち輪郭に膜を残しハーフピッチが２２ｎｍのラインアンドスペースのハードマスクを形成する。ステップ２では、サイドウオールを用いたダブルパターニング技術を用いている。
[ステップ３]  レジストを塗布し、カット用のホールパターンを露光する。
[ステップ４]  露光されたホールパターンを化学的処理により縮小する。
[ステップ５]  再度異方性エッチングすることにより、所望のゲートセルパターンのハードマスクが形成される。
【０００５】
次にＩＤレイアウトの形状について図９の（ｃ）を用いて説明する。図９では、分離領域とゲート領域とが示されている。ゲート領域は分離領域の上に形成される。ｘ方向に分離領域の一次元（１Ｄ）ラインアンドスペースパターン（Ｌ／Ｓ）が形成され、ｙ方向にゲート領域の一次元（１Ｄ）ラインアンドスペースパターン（Ｌ／Ｓ）が形成されている。ここでは、分離領域は下地として扱い、ゲート領域について説明を行う。各種トランジスタを形成するためにはカットパターンを用いてゲート領域を切断する必要がある。これに必要な条件は、寸法精度と重ね合わせ精度を考慮して、カットパターンにより切断されたゲート領域の端部がｙ方向で活性領域に入らないことである。
【０００６】
これが発生すると、図９の（ａ）に示されるように、左右のゲートで分離されるべきソースドレイン（Ｓ／Ｄ）領域がショートする。ｘ方向は、図９の（ｂ）に示されるように、カットパターンがゲート領域の切断部を全面的に覆うことであり、かつ、隣のゲート領域に接触してはいけない。なお、隣り合うカットパターンが接続しても問題ない。このように、カットパターンは下地工程に対称的に配置しなくてもよいし、カットパターンどうしの対称性の必要性もない。その配置は上記の条件を満たせば、自由度があり、規則性は要求されない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｐｒｏｃ．ｏｆ  ＳＰＩＥ、Ｖｏｌ．７６４１、７６４１０９-１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
光源の波長が１９３ｎｍで、液浸光学系を使用しても、２２nmハーフピッチのラインアンドスペースを形成するのに、ダブルパターニング技術を用いなくてはならず、またカット用のホールパターンを露光することも難しい。そのため、上述したステップ４のような形成されたパターンを縮小する工程が必要となっている。その結果、マスク数及び工程数が増加することとなり、フォトリソグラフィプロセスのスループットの低下、それに伴うコスト高、信頼性低下が問題となっている。
【０００９】
そこで、本発明の目的は、スループットを向上する荷電粒子線描画方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、第１方向に沿って延び前記第１方向と直交する第２方向に一定のピッチＰをもって配列された複数の線状パターンに荷電粒子線描画装置を用いて複数のカットパターンを描画する描画方法であって、前記第２方向に隣接しあう２つのカットパターンの組のそれぞれにおけるカットパターンの中心間の前記第２方向における間隔をＡｉ（ただしｉは組を特定する番号）とし、Ｘを前記ピッチＰにより規定される長さとするとき、前記カットパターンの前記第２方向における各間隔Ａｉが、Ａｉ＝ｍ１Ｘ（ただしｍ１は１、２、３、・・・）の関係を満たすように、前記複数のカットパターンを描画する、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、スループットを向上する荷電粒子線描画方法を提供することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】荷電粒子線描画装置を示す図である。
【図２】ブランカーレイに組み込まれた回路を示す図である。
【図３】描画パターンを示す図である。
【図４】電子線の走査の軌跡を説明する図である。
【図５】電子線の走査の軌跡を示す図である。
【図６】描画ストライプ描画領域間の位置関係を説明する図である。
【図７】１Ｄレイアウトに於けるゲート領域のカットパターンレイアウトを説明する図である。
【図８】本実施形態と従来技術との描画性能を示す図である。
【図９】従来技術による１Ｄレイアウト及びカットパターンレイアウトを示す図である。
【図１０】１Ｄレイアウトの製造方法を示す図である。
【図１１】本発明の１Ｄレイアウトに於けるカットパターンのサイズを説明する図である。
【図１２】本発明の１Ｄレイアウトに於けるメタル領域のカットパターンレイアウトを説明する図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の好ましい実施形態を添付の図面に基づいて詳細に説明する。なお実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
［実施例１］
図１は本発明に係る荷電粒子線描画装置の要部概略図である。電子源１として、ＬａＢ６やＢａＯ／Ｗ(ディスペンサーカソード)などのいわゆる熱電子型の電子源が用いられる。コリメータレンズ２は、電界により電子線を収束させる静電タイプのレンズである。電子源１から放射される電子線は、コリメータレンズ２によって略平行の電子線となる。アパーチャアレイ３には、２次元配列された開口が形成されている。コンデンサーレンズアレイ４には、同一の光学パワーを有する静電レンズタイプのコンデンサーレンズが２次元配列されている。パターン開口アレイ５には、電子線の形状を規定するパターン開口が配列されたサブアレイが各コンデンサーレンズに対応して配列されている。５ａは、サブアレイを上流から見た図である。
【００１５】
コリメータレンズ２からの略平行な電子線は、アパーチャアレイ３によって複数の電子線に分割される。分割された電子線は、対応するコンデンサーアレイ４のコンデンサーレンズを介して、対応するパターン開口アレイ５のサブアレイを照明する。アパーチャアレイ３は、照明範囲を規定する役目をしている。ブランカーアレイ６には、個別に駆動可能な静電のブランカーが各コンデンサーレンズに対応して配列されている。ブランキングアパーチャアレイ７には、１つの開口を有するブランキングアパーチャが各コンデンサーレンズに対応して配列されている。偏向器アレイ８には、電子線を任意の方向に偏向させる偏向器が各コンデンサーレンズに対応して配列されている。対物レンズアレイ９には、静電レンズタイプの対物レンズが各コンデンサーレンズに対応して配列されたている。
【００１６】
電子線が照明されたパターン開口アレイ５のサブアレイからの電子線は、それに対応するブランカー、ブランキングアパーチャ、偏向器、対物レンズを介して、ウエハ（基板）１０に１００分の１に縮小投影される。言い換えれば、サブアレイ上のパターン開口が物面で、ウエハ１０が像面という関係となっている。電子線が照明されたパターン開口アレイ５のサブアレイからの電子線は、それに対応するブランカーをオン/オフすることにより、ブランキングアパーチャを通過することが制御され、ウエハ上への入射も制御される。それと同時に偏向器アレイ８で、同一の偏向量でウエハ上を走査される。
【００１７】
電子源１は、コリメータレンズ２と、コンデンサーレンズを介して、ブランキングアパーチャ上に結像されていて、その大きさは、ブランキングアパーチャの開口より大きくなるように設定されている。そのため、ウエハ上の電子線のセミアングルは、ブランキングアパーチャの開口により規定される。ブランキングアパーチャの開口は、それに対応する対物レンズの前側焦点位置に配置されている。そのため、サブアレイの複数のパターン開口からの電子線の主光線がウエハ上に垂直に入射する。したがって、ウエハ１０が上下変動しても電子線の位置変動は微小である。
【００１８】
ステージ１１は、ウエハ１０を搭載し、光軸と直交するＸＹ方向に移動可能である。ステージ１１上には、ウエハ１０を固着するための静電チャック（不図示）と、電子線の位置を測定するために電子線入射側に開口パターンを有する半導体検出器（不図示）が配置されている。ロボット搬送装置１２は、ステージ１１上にウエハ１０を搬送して載置する。
【００１９】
ブランキング制御回路１３は、ブランカーアレイ６を構成する複数のブランカーを個別に制御する。偏向器制御回路１４は、偏向器アレイ８を構成する複数の偏向器を共通信号で制御する。ステージ制御回路１５は、ステージの位置を検出する不図示のレーザ干渉計と共同してステージ１１を駆動制御する。主制御系１６は、上記複数の制御回路１３〜１５を制御し、マルチ荷電粒子線描画装置の全体を管理する。
【００２０】
図２は、ブランカーアレイ６に組み込まれた回路の詳細図である。制御信号は、ブランキング制御回路１３から光通信用光ファイバーを介してブランカーアレイ６に供給される。制御信号は、１ファイバーごとに、ブランカーアレイ６の一対物レンズに対応したブランカーを制御している。すなわち、制御信号は、１ファイバーごとに、１サブアレイ内の複数のパターン開口からの電子線をオン/オフするブランカーを制御している。制御信号は、光通信用光ファイバーから光信号としてフォトダイオード６１で受光され、トランスファーインピーダンスアンプ６２で電流電圧変換され、リミッティングアンプ６３で振幅が調整されろ。信号はシフトレジスタ６４に入力されシリアル信号がパラレル信号に変換される。
【００２１】
横方向に走るゲート電極線と縦方向に走るソース電極線の交点にＦＥＴ６７が配置され、２本のバス線がＦＥＴ６７のゲートとソースとに接続されている。ＦＥＴ６７のドレイン側には、ブランカー電極６９とコンデンサー６８がつながれ、これら２つの容量性素子の反対側は共通電極（コモン電極）になっている。ゲート電極線に加えられた電圧によってそれに接続されている１列分すべてのＦＥＴ６７がオン動作となることで、ソースとドレイン間に電流が流れる。そのときソース電極線に加えられている各々の電圧がブランカー電極６９にかかり、コンデンサー６８には電圧に応じた電荷が蓄積される。
【００２２】
ゲート電極線は１列分の充電を終えると電圧の印加は次の列に移り、最初の１列分のＦＥＴ６７はゲート電圧を失ってオフ動作となる。最初の１列分の液晶電極はソース電極線からの電圧を失うが、同時にコンデンサー６８に蓄積された電荷によって次にゲート電極線が選択されるまでの時間、必要な電圧をほとんど維持できる。このようにＦＥＴ６７をスイッチとして使ったアクティブ・マトリクス駆動方式では、ゲート電極線によって同時に多数のＦＥＴ６７へ電圧を加えることができるので、少ない配線で、ブランカー電極の多数化に対応できる。
【００２３】
本図では、ブランカーは、４行４列に配列される。シフトレジスタ６４からのパラレル信号は、データドライバ６５に入力され、ソース電極を介して、ＦＥＴ６７のソース電極に電圧に印加するとともに、ゲートドライバ６６から、１列分すべてのＦＥＴ６７がオン動作となる。それにより、１列分のブランカーが制御され、順次、シフトレジスタ６４からのパラレル信号は、データドライバ６５に入力される。それとともに、ゲートドライバ６６から、次の列分すべてのＦＥＴ６７がオン動作となるようにして、４行４列のブランカーが制御される。
【００２４】
本発明の基本的描画方法を、図３を参照しながら説明する。電子線は、偏向器アレイ８とステージ１１で決定されるウエハ１０上の走査グリッド上を走査されながら、描画パターンＰに応じて、電子線の照射のオン/オフされることにより、ウエハ上にパターンが描画される。ここで、走査グリッドとは、図に示すように、Ｘ方向にピッチＧＸ、Ｙ方向にピッチＧＹで形成されるグリッドのことで、縦線と横線の交点で、電子線の照射がオン/オフされる。いわゆるラスター走査式の描画方法である。
【００２５】
サブアレイのパターン開口は、図４に示すように、Ｘ方向にピッチＢＸで、Ｙ方向にピッチＢＹで、ウエハ上に投影される。そのパターン開口の大きさは、ウエハ上でＸ方向にＰＸでＹ方向にＰＹである。パターン開口はウエハに１００分の１に縮小投影されるので、実際のパターン開口の大きさは、その１００倍である。
【００２６】
そのパターン開口像（電子線）は、偏向器アレイ８により、Ｘ方向に偏向され、走査される。その際、ステージ１１はＹ方向に連続移動している。そこで、各電子線がウエハ１０上のＹ方向で静止しているように、電子線を偏向器アレイ８によりＹ方向に偏向して、ステージ１１の移動に追従している。
【００２７】
図５に、各電子線の走査の軌跡を示す。図５の左部分は、サブアレイの各電子線のＸ方向の走査の軌跡である。そして、グリッドピッチＧＸで各電子線の照射が制御されている。ここで、説明をし易くするため、最上部の電子線の軌跡を黒塗りにしている。図５の右部分は、各電子線のＸ方向の走査のあと、破線の矢印様に偏向幅ＤＰでフライバックして、順次走査していく軌跡を示している。
【００２８】
順次フライバックしていくと、図中の太線枠では、グリッドピッチＧＹでストライプ幅ＳＷのストライプ描画領域ＳＡが埋め尽くされる。すなわち、ステージ１１を定速連続移動で描画できることになる。そのための条件は、サブアレイの電子線の本数をＮ×Ｎとするとき、以下の式を満たすことである。
Ｎ２＝Ｋ×Ｌ＋１  （Ｋ、Ｌは自然数）
ＢＹ＝ＧＹ×Ｋ
ＤＰ＝Ｎ２×ＧＹ
【００２９】
本実施形態では、Ｎ＝４、Ｋ＝５、ＧＹ＝５ｎｍ、ＢＹ＝２５ｎｍ、ＤＰ＝８０ｎｍ、ＳＷ＝２μｍである。ここで、各電子線の偏向幅に比べ、ストライプ幅ＳＷが必ず小さくなるため、ブランキング電極間のピッチが製造上許容できる限り、Ｎ×ＢＹ＞ＢＸにすることが好ましい。図６は、各サブアレイ（もしくは、対物レンズ）あたりの描画ストライプ描画領域ＳＡ間の位置関係を説明する図である。
【００３０】
対物レンズアレイ９は、対物レンズをＸ方向に１４４μｍピッチで１次元に配列し、描画ストライプ描画領域ＳＡが隣接するように、図６に示すように、次の行の対物レンズはＸ方向に２μｍずらし、７２行の１次元に配列した対物レンズを配置している。その結果、ステージ１１をＹ方向に連続移動させることにより、ウエハ１０上の露光領域ＥＡが描画できる。本実施形態では、装置のＸＹ軸とウエハに描画するパターンのＸＹ軸を一致させることが必要である。そのため、ロボット搬送装置１２は、ウエハ１０に形成するパターンのＸＹ軸の方向と荷電粒子線描画装置のＸＹ軸の方向とを一致させるように、ウエハ１０をステージ１１に載置させている。
【００３１】
本発明が達成する１Ｄレイアウトについて、図７を参照して説明する。図７では、ｙ方向に沿って延びｘ方向に一定のピッチＰをもってゲート領域の複数の線状パターンが配列されている。ゲート領域の線状パターンは、ｘ方向に沿って延びｙ方向に一定のピッチＱをもって配列された複数の分離領域（および活性領域）の線状パターン上に形成されている。描画装置は、ゲート領域の複数の線状パターンにカットパターンを描画する。この実施例１では、ｙ方向が第１方向、ｘ方向が第1方向と直交する第２方向、分離領域（および活性領域）の線状パターンが第２線状パターンを構成している。
【００３２】
実施例１では、ゲート領域のカットパターンのレイアウトの規則性を下記のように限定する。今、ｘ方向に隣接しあう２つのカットパターンの組のカットパターンの中心間のｘ方向における間隔をＡｉ（ただしｉは組を特定する番号）とする。また、ｙ方向に隣接しあう２つのカットパターンの組のカットパターンの中心間のｙ方向における間隔をＢｉ（ただしｉは組を特定する番号）とする。実施例１では、カットパターンの中心間のｘ方向における間隔Ａｉ、ｙ方向における間隔Ｂｉは、ゲート領域のピッチＰ、分離領域（および活性領域）のピッチＱと以下の関係にある。
Ｘ方向；Ａｉ＝ｍ１Ｐ  （ただし、ｍ１は１、２、３、・・・）  ・・・（１）
Ｙ方向；Ｂｉ＝ｍ２（Ｑ／２）（ただし、ｍ２は１、２、３、・・・）  ・・・（２）
【００３３】
実施例１では、カットパターンの中心間のｘ方向における間隔Ａｉ、ｙ方向における間隔Ｂｉをそれぞれ式１、式２を満たすように定めたが、下記の式３、式４をそれぞれ満たすように設けることができる。
Ｘ方向；Ａｉ＝ｍ１Ｘ  （ただし、ｍ１は１、２、３、・・・）  ・・・（３）
Ｙ方向；Ｂｉ＝ｍ２Ｙ（ただし、ｍ２は１、２、３、・・・）  ・・・（４）
【００３４】
ここで、Ｘはゲート領域のピッチＰにより規定される長さであり、例えば、Ｐ／ｎ１（ただしｎ１は自然数）で表わされる。ＸがＰ／ｎ１（ただしｎ１は１）のとき、式３は式１と等しい。また、Ｙは分離領域（および活性領域）のピッチＱにより規定される長さであり、例えば、（Ｑ／２）／ｎ２（ただしｎ２は自然数）で表わされる。Ｙが（Ｑ／２）／ｎ２（ただしｎ２は１）のとき、式４は式２と等しい。
【００３５】
背景技術で述べたようにカットパターンはデバイス上で必要とされる条件を満たせば、任意の位置に配置することができ、式１〜４の条件はデバイス製造上の必須ではない特殊な条件となる。分離領域は、ゲート領域のように切断されていてもよい。しかし、ゲート領域を切断する位置ではピッチＱのグリッドに乗っている。
【００３６】
Ｎ＝３の場合、コンタクト領域を含む最小のトランジスタが形成されている。コンタクト領域はトランジスタを選択するためにメタル領域と接続される。Ｎ＝４の場合、コンタクト領域の両側にトランジスタが形成されている。Ｎ＝５の場合、コンタクト領域の片側に２個のトランジスタが形成されている。Ｎ＝６の場合、コンタクト領域の両側に１個と２個のトランジスタが形成されている。このようにすれば、各種の複合トランジスタを形成することができる。Ｎ＝２の場合、コンタクト領域を配置する場所がないので、トランジスタにはなりえないが、浮遊容量を形成したい場合に使用することができる。
【００３７】
カットパターンを図７のような配置に限定すると、カットパターンの中心間のｘ方向における間隔Ａｉ、ｙ方向における間隔Ｂｉの最大公約数Ｘ、ＹはＸ＝Ｐ、Ｙ＝Ｑ／２となり、これらを描画グリッドとして用いることができる。半導体製造において、デバイスレイアウトを決定する部門と荷電粒子線描画装置を使用する部門は通常別部門である。２つの部門間で相互に情報の交流がない場合は、荷電粒子線描画装置を使用する部門が入手したレイアウトデータから各パターンのピッチを測定し、上記の関係式を満たすＸ、Ｙを求める。パターン間ピッチを求めるにはデザインルールチェックというソフトウエアが市販されている。相互の情報交流がある場合は、労力を節約するため、レイアウトを決定する部門が、荷電粒子線描画装置を使用する部門に上記情報をレイアウトデータとセットで提出するのが良い。
【００３８】
２０ｎｍノードデバイスでは、Ｐ、Ｑは６０ｎｍ程度であり、Ｘ＝Ｐ＝６０ｎｍ、Ｙ＝Ｑ／２＝３０ｎｍとなる。従来のようにカットパターン配置に規則性がない場合は、あらゆる配置に対応するため、その描画グリッドは１〜２ｎｍ程度の小さい値を用いている。Ｘ、Ｙを描画グリッドとすれば、規則性のない場合に比較して、１０倍以上の値となり、描画装置の処理能力が向上する。描画グリッドをＸ、Ｙとすれば最大の効果があるが、実際の描画では、荷電粒子線描画の補正を行う必要がある。そのため、ある程度の微細なグリッドが必要で、上記のグリッドを自然数分の一とした値を用いることもできる。例えばｎ１＝ｎ２＝１０の場合では、Ｘ＝６ｎｍ、Ｙ＝３ｎｍとなるが、規則性のない場合のグリッドの１〜２ｎｍに対して、数倍の大きさのグリッドとなる。
【００３９】
カットパターンはそのパターン形状にデバイス的意味はなく、従来例で説明した条件を満たしてＬ／Ｓを切断することが目的であり、転写位置精度は、従来技術で必要とされるものより数倍緩くても良いため、描画グリッドを必要以上に微細にする必要はない。カットパターンのサイズは、処理能力に直接影響しないが、本技術を実現するには、サイズを決定しなければならないので、図１１を用いて説明をする。
【００４０】
まず、ｙ方向について述べる。分離領域までのマージンを（Ｑ／２）／４だけ必要とした場合、カットパターンのｙ方向のサイズは（Ｑ／２）／２となる。重ね合わせ精度と寸法精度の和Δを考慮すると、カットパターンのｙ方向のサイズ≦（Ｑ／２）／２−２Δになる。転写特性上、サイズは大きい方が良いので、この上限値が好ましい。次に、ｘ方向について述べる。
【００４１】
ゲート端までのマージンを（Ｑ／２）／４だけ必要とした場合、カットパターンのｘ方向のサイズは、「ゲート幅」＋（Ｑ／２）／２になる。重ね合わせ精度と寸法精度の和Δを考慮すると、カットパターンのｘ方向のサイズ≧「ゲート幅」＋（Ｑ／２）／２＋２Δになる。なお、隣り合うカットパターンが接続しても問題ないが、カットパターンが隣り合わない場合は、隣のゲート領域に接触してはいけないので、ｘ方向のサイズ≦３（Ｐ／２）−２Δとなる。カットパターンのサイズは、それぞれ異なっても良いが、単一にする方が、描画データが削減でき、かつ、描画装置のアパーチャを簡易にすることができる。
【００４２】
図８に、上記で説明した１Ｄレイアウトに於けるカットパターン用のマルチ荷電粒子線描画装置において、従来の描画グリッドを用いた場合と本発明によるカットパターン間の間隔に基づく粗い描画グリッドを用いた場合の生産能力の比較を示す。要求される電子源の必要輝度は２．５Ｅ５［Ａ／ｓｒ／ｃｍ２］、レジスト感度：２０μＣ／ｃｍ２等の条件を用いている。電子線の本数を同一にして、片方のグリッドを２倍にすると、生産能力が２倍以上になる。次に、生産能力を同等にした条件で、装置負荷を減らすために電子線の本数を減らすと必要伝送速度は約半分になる。このように、グリッドを２倍粗くするだけで大きな改善効果がみられる。
【００４３】
［実施例２］
本発明が達成する１Ｄレイアウトのメタル領域での実施例２について、図１２を参照して説明する。メタル領域は下地のコンタクト領域と次工程で形成されるビア領域とによってレイアウトが決まるが、微細部分はコンタクト領域によって決定される。又、コンタクト領域は、分離領域、ゲート領域等の下の領域に接続されるが、ここでは代表として、ゲート領域上のコンタクト領域を用いて説明をする。
【００４４】
ゲート領域はｙ方向に延びるＬ／Ｓがｘ方向にピッチＱで形成され、メタル領域はｘ方向に延びるＬ／Ｓがｙ方向にピッチＰで形成されている。実施例２では、メタル領域が、第１方向であるｘ方向に延びるピッチＰをもってｙ方向（第２方向）に配列され、カットパターンを描画する対象となる線状パターンである。また、ゲート領域が、第２方向であるｙ方向に延びるピッチＱをもってｘ方向（第１方向）に配列された第２線状パターンである。
【００４５】
実施例２では、メタル領域のカットパターンの中心間のｙ方向における間隔Ａｉ、ｘ方向における間隔Ｂｉをそれぞれ下記のように限定する。
ｙ方向；Ａｉ＝ｍ１（Ｐ） 図１２ではｍ１＝１等の例が示されている。
ｘ方向；Ｂｉ＝ｍ２（Ｑ／２）  図１２ではｍ２＝２、３、４、５の例が示されている。
【００４６】
メタル領域のカットパターンのデバイス上の条件は、切断されたメタル領域のパターンが下地のコンタクト領域をマージンの範囲で覆い、上から接続されるビアがメタル領域のパターン上にマージンの範囲で配置されることである。このことを満たすだけであれば上記のＡｉ、Ｂｉの制限はデバイス製造上の必須条件ではない特殊な条件となる。
カットパターンをこのような配置に限定してカットパターンの中心間のｘ方向およびｙ方向における間隔の最大公約数であるＸ＝Ｑ／２、Ｙ＝Ｐを描画グリッドとして用いる。グリッドが粗くなったことによる効果は実施例１と同じである。
【００４７】
［物品の製造方法］
本発明の実施形態に係る物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。該製造方法は、感光剤が塗布された基板の該感光剤に上記の描画装置を用いて潜像パターンを形成する工程（基板に描画を行う工程）と、当該工程で潜像パターンが形成された基板を現像する工程とを含みうる。さらに、該製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含みうる。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は発明実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前記実施の形態においては、電子線について説明したが、これに限定されるものではなく、他の荷電粒子線などについても適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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