(57)【要約】【課題】ＭＩＳＦＥＴの微細化を進める場合であっても、半導体装置の信頼性低下を抑制できる技術を提供する。【解決手段】高耐圧ＭＩＳＦＥＴＱ１のドレイン領域の表面は、ゲート電極Ｇ１から離れる方向に向って、ゲート電極Ｇ１下の半導体基板１Ｓの表面（主面）よりも下側に傾斜する傾斜部ＳＬＰを有している。したがって、ドレイン領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度は、ソース領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度よりも大きくなっている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に第１ＭＩＳＦＥＴを備え、
前記第１ＭＩＳＦＥＴは、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｃ）前記半導体基板内に形成された第１ソース領域と、
（ｄ）前記半導体基板内に形成された第１ドレイン領域と、を有し、
前記第１ドレイン領域の表面は、前記第１ゲート電極から離れる方向に向って、前記第１ゲート電極下の前記半導体基板の表面よりも下側に傾斜しており、
前記第１ドレイン領域の表面と前記第１ゲート電極下の前記半導体基板の表面との間の傾斜角度は、前記第１ソース領域の表面と前記第１ゲート電極下の前記半導体基板の表面との間の傾斜角度よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１ソース領域の表面は、前記第１ゲート電極下の前記半導体基板の表面と面一であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、断面視において、一対の素子分離領域の間に形成されており、
前記第１ドレイン領域の表面は、前記第１ドレイン領域側に近い前記素子分離領域に向って、連続的に深くなるように傾斜していることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１ドレイン領域は、
（ｄ１）前記第１ドレイン領域の表面から深く形成された第１低濃度不純物領域と、
（ｄ２）前記第１ドレイン領域の表面から前記第１低濃度不純物領域よりも浅く形成された第１高濃度不純物領域と、を含み、
前記第１低濃度不純物領域に導入されている不純物の濃度は、前記第１高濃度不純物領域に導入されている不純物の濃度よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１ソース領域は、
（ｃ１）前記第１ゲート電極に近い位置に形成された第２低濃度不純物領域と、
（ｃ２）前記第２低濃度不純物領域よりも前記第１ゲート電極から遠い位置に形成された第２高濃度不純物領域と、を含み、
前記第２低濃度不純物領域に導入されている不純物の濃度は、前記第２高濃度不純物領域に導入されている不純物の濃度よりも小さく、
前記第２低濃度不純物領域の最深部は、前記第２高濃度不純物領域の最深部よりも浅いことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記半導体装置は、さらに、第２ＭＩＳＦＥＴを含み、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高耐圧ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第２ＭＩＳＦＥＴは、
（ｅ）前記半導体基板上に形成され、かつ、前記第１ゲート絶縁膜の膜厚よりも薄い膜厚の第２ゲート絶縁膜と、
（ｆ）前記第２ゲート絶縁膜上に形成された第２ゲート電極であって、前記第１ゲート電極のゲート長よりもゲート長が短い前記第２ゲート電極と、
（ｇ）前記半導体基板内に形成された第２ソース領域と、
（ｈ）前記半導体基板内に形成された第２ドレイン領域と、を有することを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１ドレイン領域の表面と前記第１ゲート電極下の前記半導体基板の表面との間の傾斜角度は、前記第２ドレイン領域の表面と前記第２ゲート電極下の前記半導体基板の表面との間の傾斜角度よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第２ドレイン領域の表面と、前記第２ゲート電極下の前記半導体基板の表面とは、面一であることを特徴とする半導体装置。
【請求項１０】
請求項７に記載の半導体装置であって、
前記第２ソース領域の表面と、前記第２ドレイン領域の表面とは、面一であることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
前記第１ソース領域と接する前記半導体基板内に、前記第１ソース領域とは逆導電型のハロー領域が形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
前記半導体基板の表面から傾斜している傾斜部を有し、
前記傾斜部は、前記第１ゲート電極の直下から前記第１ドレイン領域にわたって形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
平面視において、前記傾斜部の一端部は、前記第１ゲート電極の直下領域に存在することを特徴とする半導体装置。
【請求項１５】
請求項１３に記載の半導体装置であって、
平面視において、前記傾斜部の一端部を覆うように、前記第１ゲート電極が形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１３に記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、断面視において、一対の素子分離領域の間に形成されており、
前記傾斜部の表面は、前記第１ドレイン領域側に近い前記素子分離領域に向って、連続的に深くなるように傾斜していることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置であって、
前記傾斜部と、前記第１ドレイン領域側に近い前記素子分離領域とにより挟まれた領域に、前記第１ゲート電極と同種類の導体膜が残存していることを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置であって、
前記第１ゲート電極の側壁には、絶縁膜からなるサイドウォールが形成されており、
前記傾斜部と、前記第１ドレイン領域側に近い前記素子分離領域とにより挟まれた領域に残存している前記導体膜を覆うように、前記サイドウォールと同種類の絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１９】
（ａ）半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｆ）前記（ｅ）工程後、前記半導体基板の表面のうち、ドレイン領域形成用表面に対して異方性エッチングすることにより、前記ドレイン領域形成用表面に傾斜部を形成する工程と、
（ｇ）前記（ｆ）工程後、前記傾斜部の内部にドレイン領域を形成する工程と、
（ｈ）前記半導体基板の表面のうち、ソース領域形成用表面の内部にソース領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法であって、
前記ドレイン領域は、ドレイン領域用低濃度不純物領域と、前記ドレイン領域用低濃度不純物領域よりも不純物濃度の大きいドレイン領域用高濃度不純物領域と、を含み、
前記（ｇ）工程は、
（ｇ１）前記傾斜部の内部に前記ドレイン領域用低濃度不純物領域を形成する工程と、
（ｇ２）前記（ｇ１）工程後、前記傾斜部の内部に前記ドレイン領域用高濃度不純物領域を形成する工程と、を有し、
前記（ｇ２）工程は、前記ドレイン領域用高濃度不純物領域が、前記ドレイン領域用低濃度不純物領域の上部に配置されるように、前記ドレイン領域用高濃度不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法であって、
前記（ｇ１）工程および前記（ｇ２）工程は、前記ゲート電極下の前記半導体基板の表面に対して斜めに傾いた方向から、前記傾斜部の内部へ不純物を導入する工程を含むことにより、前記ドレイン領域用低濃度不純物領域および前記ドレイン領域用高濃度不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９に記載の半導体装置の製造方法であって、
（ｉ）前記（ｈ）工程前に、前記ソース領域よりも深い領域に、前記ソース領域とは逆導電型のハロー領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２３】
第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴよりも低耐圧な第２ＭＩＳＦＥＴと、を含む半導体装置の製造方法であって、
（ａ）半導体基板の第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、第２ＭＩＳＦＥＴ形成領域に前記第１ゲート絶縁膜よりも膜厚の薄い第２ゲート絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第１導体膜をパターニングすることにより、前記第１ゲート絶縁膜上に第１ゲート電極を形成し、前記第２ゲート絶縁膜上に、前記第１ゲート電極のゲート長よりも小さいゲート長を有する第２ゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第２ＭＩＳＦＥＴ形成領域において、第２ソース領域形成用表面の内部に第２ソース領域用低濃度不純物領域を形成し、第２ドレイン領域形成用表面の内部に第２ドレイン領域用低濃度不純物領域を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極の側壁、および、前記第２ゲート電極の側壁のそれぞれに、サイドウォールを形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、前記半導体基板の表面のうち、第１ドレイン領域形成用表面に対して異方性エッチングすることにより、前記第１ドレイン領域形成用表面に傾斜部を形成する工程と、
（ｇ）前記（ｆ）工程後、前記傾斜部の内部に第１ドレイン領域を形成する工程と、
（ｈ）前記（ｅ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、前記半導体基板の表面のうち、第１ソース領域形成用表面の内部に第１ソース領域を形成する工程と、
（ｉ）前記（ｅ）工程後、前記第２ＭＩＳＦＥＴ形成領域において、前記第２ソース領域形成用表面の内部に、前記第２ソース領域用低濃度不純物領域よりも不純物濃度の大きい第２ソース領域用高濃度不純物領域を形成し、前記第２ドレイン領域形成用表面の内部に、前記第２ドレイン領域用低濃度不純物領域よりも不純物濃度の大きい第２ドレイン領域用高濃度不純物領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２４】
（ａ）半導体基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の表面のうち、ドレイン領域形成用表面に対して異方性エッチングすることにより、前記ドレイン領域形成用表面に傾斜部を形成する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１導体膜をパターニングすることにより、平面視において、前記傾斜部の一端部を覆うゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ゲート電極から露出する前記傾斜部の内部にドレイン領域用低濃度不純物領域を形成する工程と、
（ｇ）前記（ｅ）工程後、ソース領域形成用表面の内部にソース領域用低濃度不純物領域を形成する工程と、
（ｈ）前記（ｆ）工程および前記（ｇ）工程後、前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｉ）前記（ｈ）工程後、前記サイドウォールから露出する前記傾斜部の内部に、前記ドレイン領域用低濃度不純物領域よりも不純物濃度の大きいドレイン領域用高濃度不純物領域を形成する工程と、
（ｊ）前記（ｈ）工程後、前記ソース領域形成用表面の内部に、前記ソース領域用低濃度不純物領域よりも不純物濃度の大きいソース領域用高濃度不純物領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法であって、
前記（ｉ）工程は、前記ドレイン領域用高濃度不純物領域が、前記ドレイン領域用低濃度不純物領域に内包されるように、前記ドレイン領域用高濃度不純物領域を形成し、
前記（ｊ）工程は、前記ソース領域用高濃度不純物領域の最深部が、前記ソース領域用低濃度不純物領域の最深部よりも深くなるように、前記ソース領域用高濃度不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法であって、
前記（ｆ）工程および前記（ｉ）工程は、前記半導体基板の厚さ方向に対して斜めに傾いた方向から、前記傾斜部の内部へ不純物を導入する工程を含むことにより、前記ドレイン領域用低濃度不純物領域および前記ドレイン領域用高濃度不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４に記載の半導体装置の製造方法であって、
（ｋ）前記（ｇ）工程前に、前記ソース領域用低濃度不純物領域よりも深い領域に、前記ソース領域用低濃度不純物領域とは逆導電型のハロー領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２８】
第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴよりも低耐圧な第２ＭＩＳＦＥＴと、を含む半導体装置の製造方法であって、
（ａ）半導体基板の第１ＭＩＳＦＥＴ形成領域において、前記半導体基板の表面のうち、ドレイン領域形成用表面に対して異方性エッチングすることにより、前記ドレイン領域形成用表面に傾斜部を形成する工程と、
（ｂ）前記（ａ）工程後、前記半導体基板の前記第１ＭＩＳＦＥＴ形成領域に第１ゲート絶縁膜を形成し、第２ＭＩＳＦＥＴ形成領域に前記第１ゲート絶縁膜よりも膜厚の薄い第２ゲート絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１導体膜をパターニングすることにより、前記第１ゲート絶縁膜上に、平面視において、前記傾斜部の一端部を覆う第１ゲート電極を形成し、前記第２ゲート絶縁膜上に、前記第１ゲート電極のゲート長よりも小さいゲート長を有する第２ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、前記第１ゲート電極から露出する前記傾斜部の内部に第１ドレイン領域用低濃度不純物領域を形成する工程と、
（ｆ）前記（ｄ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、第１ソース領域形成用表面の内部に第１ソース領域用低濃度不純物領域を形成する工程と、
（ｇ）前記（ｄ）工程後、前記第２ＭＩＳＦＥＴ形成領域において、第２ソース領域形成用表面の内部に、第２ソース領域用低濃度不純物領域を形成し、第２ドレイン領域形成用表面の内部に、第２ドレイン領域用低濃度不純物領域を形成する工程と、
（ｈ）前記（ｅ）工程、前記（ｆ）工程、および、前記（ｇ）工程後、前記第１ゲート電極の側壁、および、前記第２ゲート電極の側壁のそれぞれに、サイドウォールを形成する工程と、
（ｉ）前記（ｈ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、前記サイドウォールから露出する前記傾斜部の内部に第１ドレイン領域用高濃度不純物領域を形成する工程と、
（ｊ）前記（ｈ）工程後、前記第１ＭＩＳＦＥＴ形成領域において、前記半導体基板の表面のうち、前記第１ソース領域形成用表面の内部に第１ソース領域用高濃度不純物領域を形成する工程と、
（ｋ）前記（ｈ）工程後、前記第２ＭＩＳＦＥＴ形成領域において、前記第２ソース領域形成用表面の内部に、前記第２ソース領域用低濃度不純物領域よりも不純物濃度の大きい第２ソース領域用高濃度不純物領域を形成し、前記第２ドレイン領域形成用表面の内部に、前記第２ドレイン領域用低濃度不純物領域よりも不純物濃度の大きい第２ドレイン領域用高濃度不純物領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関する。特に、本発明は、低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、低耐圧ＭＩＳＦＥＴよりも耐圧の大きな高耐圧ＭＩＳＦＥＴと、を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平１１−３４０４５３号公報（特許文献１）には、以下の構成を有する絶縁ゲート型トランジスタが記載されている。具体的に、特許文献１に記載された絶縁ゲート型トランジスタは、ゲート長方向に断面略台形形状を有する凸部が形成された半導体基板と、凸部の上面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を有する。さらに、絶縁ゲート型トランジスタは、凸部の傾斜部分に形成された一対のＬＤＤ領域と、一対のＬＤＤ領域の外側領域に形成されたソース領域とドレイン領域とを有するものである。
【０００３】
特開平０７−１５３９４３号公報（特許文献２）には、トランジスタを構成する半導体部分が台形形状からなる凸部を構成し、この凸部の上面上に、ゲート絶縁膜を介して、ゲート電極が形成されている構造が記載されている。そして、この凸部の両側面にソース領域とドレイン領域が形成されているものである。
【０００４】
特開平０５−３４３６７４号公報（特許文献３）には、基板に凹部を形成し、ゲート電極が形成される部分を隆起させた構造のＭＯＳトランジスタが記載されている。具体的に、基板には、ソース領域およびドレイン領域に凹部が形成され、チャネル領域が隆起部に形成されている。そして、隆起部上に、ゲート絶縁膜を介して、ゲート電極が形成されている。さらに、凹部の底部には、高濃度ソース領域および高濃度ドレイン領域が形成されており、隆起部の側面には、低濃度ソース領域および低濃度ドレイン領域が形成されている。
【０００５】
特開昭６０−１８３７７１号公報（特許文献４）には、基板部にテーパエッチングを施した後、ソース領域およびドレイン領域を形成するために、高ドーズ量のイオン注入を行なう技術が記載されている。この技術によれば、１回のイオン注入工程で、基板平坦部には、高ドーズ量のイオン注入を実施できるとともに、傾斜部では、低ドーズ量のイオン注入を実施することができるものである。
【０００６】
特開平０３−１５５６７６号公報（特許文献５）には、チャネル領域の両側面に傾斜部を形成し、この傾斜部にソース領域およびドレイン領域を形成する技術が記載されている。
【０００７】
特開２００９−０９９７１２号公報（特許文献６）には、駆動能力に優れたｐチャネル型ＭＯＳＦＥＴを実現するための技術が記載されている。具体的には、ｐチャネル型ＭＯＳＦＥＴのソース領域およびドレイン領域が、半導体基板の主面に対して傾斜面を有するように構成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３４０４５３号公報
【特許文献２】特開平０７−１５３９４３号公報
【特許文献３】特開平０５−３４３６７４号公報
【特許文献４】特開昭６０−１８３７７１号公報
【特許文献５】特開平０３−１５５６７６号公報
【特許文献６】特開２００９−０９９７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、半導体装置の小型化の要求が強まってきており、この要求に対応するため、半導装置を構成する半導体チップの小型化が進められてきている。半導体チップの小型化は、主に、半導体チップに形成されている集積回路の構成要素であるＭＩＳＦＥＴの微細化によって実現されてきている。ところが、ＭＩＳＦＥＴの微細化を進めると、ＭＩＳＦＥＴのドレイン領域近傍の電界強度が増大し、この電界強度の増大が問題点として顕在化してきている。すなわち、ＭＩＳＦＥＴのドレイン領域近傍における電界強度が大きくなると、大きなエネルギーを有するホットキャリアが発生しやすくなる。そして、エネルギーが大きなホットキャリアが発生すると、このホットキャリアがゲート絶縁膜に侵入し、ＭＩＳＦＥＴのしきい値電圧を変動させることになる。つまり、ＭＩＳＦＥＴの微細化を進めると、ドレイン領域近傍における電界強度が増大し、これによって、半導体装置の信頼性低下が問題点として顕在化するのである。
【００１０】
本実施の形態の目的は、ＭＩＳＦＥＴの微細化を進める場合であっても、半導体装置の信頼性低下を抑制できる技術を提供することにある。
【００１１】
本実施の形態の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態における半導体装置によれば、ＭＩＳＦＥＴのドレイン領域の表面は、ゲート電極から離れる方向に向って、ゲート電極下の半導体基板の表面（チャネル領域の表面）よりも下側に傾斜している。特に、ドレイン領域の表面とゲート電極下の半導体基板の表面との間の傾斜角度は、ソース領域の表面とゲート電極下の半導体基板の表面との間の傾斜角度よりも大きくなっている。
【００１４】
また、一実施の形態における半導体装置の製造方法は、半導体基板の表面のうち、ドレイン領域形成用表面に対して異方性エッチングすることにより、ドレイン領域形成用表面に傾斜部を形成する工程を含むものである。
【発明の効果】
【００１５】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
一実施の形態によれば、ＭＩＳＦＥＴの微細化を進める場合であっても、半導体装置の信頼性低下を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】本発明者が検討した従来技術におけるＭＩＳＦＥＴの断面構造を示す図である。
【図３】実施の形態１における半導体装置の構成を示す断面図である。
【図４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】実施の形態２における半導体装置の構成を示す断面図である。
【図１８】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
＜半導体チップのレイアウト構成＞
本実施の形態１は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴを有する半導体装置に本発明を適用したものである。ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２４】
図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２５】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ２も動作の高速性が要求されるため、ＲＡＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、低耐圧ＭＩＳＦＥＴで形成される。
【００２７】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路３は、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２８】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。例えば、携帯電話機のＩＣカード用半導体チップを例にとれば、ＥＥＰＲＯＭ４には、電話番号、課金情報、通話メモなどのデータが記憶される。なお、これらのＥＥＰＲＯＭ４やフラッシュメモリ５では、書き込み動作や消去動作を行なう上で高電圧が必要であることから、例えば、ＥＥＰＲＯＭ４やフラッシュメモリ５を駆動する周辺回路には、昇圧回路などが含まれ、この昇圧回路には、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２９】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。これらＩ／Ｏ回路６にも、半導体チップＣＨＰに形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３０】
＜本発明者が見出した課題の詳細＞
上述したように、ＳＯＣ（System On Chip）やＭＣＵ（Micro Controller Unit）で使用されるトランジスタは、大きく分けると、低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴがある。例えば、低耐圧ＭＩＳＦＥＴは、ＣＰＵ（Central Processing Unit）などのように高速性が要求される回路に使用される一方、高耐圧ＭＩＳＦＥＴは、半導体チップの内部回路と外部回路とのインターフェイスを取るＩ／Ｏ（Input／Output）回路や、比較的高い電源電圧で動作するアナログ回路などで使用される。高耐圧ＭＩＳＦＥＴは、用途にもよるが、電源電圧として、１．８Ｖ、２．５Ｖ、３．３Ｖ、５Ｖのいずれか１種類、あるいは、その中の２種類の電源電圧を使用することが多い。
【００３１】
近年では、半導体装置の小型化の要求があり、半導体装置の小型化に対応するため、集積回路が形成される半導体チップの小型化が進められている。上述したＳＯＣやＭＣＵで使用される半導体チップには、低耐圧ＭＩＳＦＥＴや高耐圧ＭＩＳＦＥＴが形成されており、特に、低耐圧ＭＩＳＦＥＴの縮小化によって、半導体チップの小型化が進められてきている。すなわち、低耐圧ＭＩＳＦＥＴでは、ゲート電極のゲート長が最小加工寸法で形成されており、この最小加工寸法の微細化の進展によって、低耐圧ＭＩＳＦＥＴの微細化が進展してきている。
【００３２】
ところが、近年では、既に低耐圧ＭＩＳＦＥＴの微細化が進んでおり、低耐圧ＭＩＳＦＥＴが形成されているコア領域の半導体チップ全体に占める面積の割合が小さくなってきている。このことから、今後、低耐圧ＭＩＳＦＥＴの微細化を進めても、半導体チップ全体の面積を効率良く小型化することが困難な状況になりつつある。したがって、半導体チップ全体の面積を効率良く低減するためには、高耐圧ＭＩＳＦＥＴの小型化が必要になってくると考えられている。
【００３３】
しかし、高耐圧ＭＩＳＦＥＴでは、上述したように比較的高い電源電圧を使用するため、単純に、ゲート寸法の縮小化を実施すると、以下に示すような問題点が顕在化する。すなわち、高耐圧ＭＩＳＦＥＴを動作させる場合、ドレイン領域に比較的高い電源電圧が印加されることになるため、ドレイン領域近傍での電界強度が大きくなる。このように、ドレイン領域近傍での電界強度が増加すると、大きなエネルギーを有するホットキャリアが発生しやすくなる。そして、エネルギーが大きなホットキャリアが発生すると、このホットキャリアがゲート絶縁膜に侵入し、高耐圧ＭＩＳＦＥＴのしきい値電圧を変動させることになる。
【００３４】
特に、高耐圧ＭＩＳＦＥＴのゲート寸法の縮小化を単純に実施する場合、ドレイン領域近傍での電界強度が増大してしまう。そして、ホットキャリアの発生は、電界強度の増加とともに発生確率が大きくなるため、高耐圧ＭＩＳＦＥＴの微細化にあたっては、ホットキャリアの増大による信頼性低下を考慮する必要があるのである。つまり、高耐圧ＭＩＳＦＥＴの微細化を進める場合、ドレイン領域近傍での電界強度の増大を抑制して、ホットキャリアによる信頼性低下を抑制する必要がある。
【００３５】
＜課題の発生するメカニズムについての検討＞
まず、本発明者は、ＭＩＳＦＥＴの微細化を進めるに伴って発生する信頼性低下の原因を解明するため、信頼性低下という課題の発生するメカニズムについて検討を行なったので、この検討事項について説明する。
【００３６】
図２は、本発明者が検討した従来技術におけるＭＩＳＦＥＴの断面構造を示す図である。図２において、半導体基板１Ｓの主面側に複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩで規定される活性領域（アクティブ領域）に、例えば、ｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にゲート絶縁膜ＧＯＸ１が形成され、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。さらに、ｐ型ウェルＰＷＬ１内には、ゲート電極Ｇ１に整合して、低濃度不純物領域ＥＸ１Ｄと低濃度不純物領域ＥＸ１Ｓが形成されている。そして、サイドウォールＳＷに整合するように、低濃度不純物領域ＥＸ１Ｄの外側に高濃度不純物領域ＮＲ１Ｄが形成され、低濃度不純物領域ＥＸ１Ｓの外側に高濃度不純物領域ＮＲ１Ｓが形成されている。このとき、低濃度不純物領域ＥＸ１Ｄと高濃度不純物領域ＮＲ１Ｄによってドレイン領域が形成され、低濃度不純物領域ＥＸ１Ｓと高濃度不純物領域ＮＲ１Ｓによってソース領域が形成される。なお、パンチスルーを防止するため、通常、低濃度不純物領域ＥＸ１Ｓおよび低濃度不純物領域ＥＸ１Ｄの周囲を囲むようにハロー領域ＨＡＬ１が形成されている。
【００３７】
このように構成されている高耐圧ＭＩＳＦＥＴに着目すると、高耐圧ＭＩＳＦＥＴでは、ドレイン領域に大きなドレイン電圧が印加されることになる。ここで、例えば、ｎチャネル型の高耐圧ＭＩＳＦＥＴを考えると、ドレイン領域はｎ型半導体領域から構成され、ウェルはｐ型ウェルＰＷＬ１から構成される。このとき、大きな正電圧からなるドレイン電圧がｎチャネル型の高耐圧ＭＩＳＦＥＴのドレイン領域に印加される場合、ドレイン領域の電界強度は、ｐ型ウェルＰＷＬ１と低濃度不純物領域ＥＸ１Ｄの境界領域のうち、低濃度不純物領域ＥＸ１Ｄの曲がっている領域近傍で最大値を取る。言い換えれば、低濃度不純物領域ＥＸ１Ｄの曲率の大きな領域近傍で、電界強度が最大値となる。そして、電界強度は、低濃度不純物領域ＥＸ１Ｄの曲率が大きくなればなるほど大きくなる。
【００３８】
このように電界強度が大きくなる領域が発生すると、大きなエネルギーを有するホットキャリアが発生しやすくなる。そして、エネルギーが大きなホットキャリアが発生すると、このホットキャリアがゲート絶縁膜ＧＯＸ１に侵入し、高耐圧ＭＩＳＦＥＴのしきい値電圧を変動させることになる。特に、高耐圧ＭＩＳＦＥＴの微細化を進めると、低濃度不純物領域ＥＸ１Ｄの曲率が大きくなり、ドレイン領域近傍における電界強度が増大する。したがって、高耐圧ＭＩＳＦＥＴの微細化を進める場合、ドレイン電圧が大きいことに加えて、ドレイン領域近傍における電界強度が大きくなる。このことから、大きなエネルギーを有するホットキャリアが発生しやすくなり、これによって、半導体装置の信頼性低下が問題点として顕在化するのである。さらには、高耐圧ＭＩＳＦＥＴの微細化を進めると、チャネル領域を流れるチャネル電流（ドレイン電流）も増加することから、この点からも、ホットキャリアが発生しやすくなる。
【００３９】
以上のことから、高耐圧ＭＩＳＦＥＴの微細化を進める場合、ドレイン領域近傍で電界強度が増加することを主要因として、半導体装置の信頼性低下が顕在化することがわかる。そして、ドレイン領域近傍で電界強度が増加する要因としては、低濃度不純物領域ＥＸ１Ｄの曲率が大きくなることが挙げられることから、低濃度不純物領域ＥＸ１Ｄの曲率をできるだけ小さくすることが、電界強度の増大を抑制するために重要であることがわかる。そこで、本実施の形態１では、ドレイン領域近傍における電界強度の増大を抑制するため、低濃度不純物領域ＥＸ１Ｄの曲率を小さくすることに着目した工夫を施している。以下に、この工夫を施した本実施の形態１における半導体装置の構成について説明する。
【００４０】
＜半導体装置の構成＞
図３は、本実施の形態１における半導体装置の構成を示す断面図である。図３に示すように、本実施の形態１における半導体装置では、半導体基板１Ｓの領域ＡＲ１に高耐圧ＭＩＳＦＥＴＱ１が形成され、半導体基板１Ｓの領域ＡＲ２に低耐圧ＭＩＳＦＥＴＱ２が形成されている。このとき、高耐圧ＭＩＳＦＥＴＱ１および低耐圧ＭＩＳＦＥＴＱ２は、ｎチャネル型ＭＩＳＦＥＴを想定している。以下に、まず、高耐圧ＭＩＳＦＥＴＱ１の構成について説明する。
【００４１】
図３において、半導体基板１Ｓの主面側（表面側）には、複数の素子分離領域ＳＴＩが形成されており、これらの素子分離領域ＳＴＩによって、領域ＡＲ１および領域ＡＲ２が区画されている。そして、半導体基板１Ｓの領域ＡＲ１内には、ｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に高耐圧ＭＩＳＦＥＴＱ１が形成されている。
【００４２】
具体的に、高耐圧ＭＩＳＦＥＴＱ１は、ｐ型ウェルＰＷＬ１上にゲート絶縁膜ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１を有している。このとき、ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ１は、例えば、リンを導入したポリシリコン膜ＰＦ（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【００４３】
次に、ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。このサイドウォールＳＷは、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。そして、ゲート電極Ｇ１直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）の表面近傍に、チャネル領域が形成されることになり、このチャネル領域を挟むようにして、ソース領域とドレイン領域が形成されている。
【００４４】
ソース領域は、チャネル領域に隣接する低濃度不純物領域ＥＸ１Ｓと、この低濃度不純物領域ＥＸ１Ｓの外側領域に形成された高濃度不純物領域ＮＲ１Ｓとを有している。低濃度不純物領域ＥＸ１Ｓや高濃度不純物領域ＮＲ１Ｓは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度よりも高くなっている。
【００４５】
つまり、ソース領域は、ゲート電極Ｇ１に近い位置に形成された低濃度不純物領域ＥＸ１Ｓと、低濃度不純物領域ＥＸ１Ｓよりもゲート電極Ｇ１から遠い位置に形成された高濃度不純物領域ＮＲ１Ｓとを含む。そして、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度は、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度よりも小さく、低濃度不純物領域ＥＸ１Ｓの最深部は、高濃度不純物領域ＮＲ１Ｓの最深部よりも浅くなっている。
【００４６】
そして、高濃度不純物領域ＮＲ１Ｓの表面には、ソース領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【００４７】
なお、ソース領域の一部を構成する低濃度不純物領域ＥＸ１Ｓの周囲を囲むように、ハロー領域ＨＡＬ１（ポケット領域）が形成されている。このハロー領域ＨＡＬ１は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域であり、ハロー領域ＨＡＬ１の不純物濃度は、ｐ型ウェルＰＷＬ１の不純物濃度よりも高くなっている。この結果、ドレイン領域にドレイン電圧を印加した場合に、ドレイン領域から延びる空乏層がソース領域にまで達することを抑制することができ、これによって、パンチスルーを防止することができる。
【００４８】
続いて、ドレイン領域の構成について説明する。本実施の形態１では、このドレイン領域の構成に特徴がある。まず、図３に示すように、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１のドレイン領域の表面は、ゲート電極Ｇ１から離れる方向に向って、ゲート電極Ｇ１下の半導体基板１Ｓの表面（主面）よりも下側に傾斜する傾斜部ＳＬＰを有している。したがって、ドレイン領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度は、ソース領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度よりも大きくなっている。つまり、図３に示すように、ソース領域の表面は、ゲート電極Ｇ１下の半導体基板１Ｓの表面と概ね面一となっている。これに対し、図３に示すように、ドレイン領域の表面は、ゲート電極Ｇ１から離れる方向に向って、ゲート電極Ｇ１下の半導体基板１Ｓの表面よりも下側に傾斜している。言い換えれば、本実施の形態１における高耐圧ＭＩＳＦＥＴは、断面視において、一対の素子分離領域ＳＴＩの間に形成されており、ドレイン領域の表面は、ドレイン領域側に近い素子分離領域ＳＴＩに向って、連続的に深くなるように傾斜している。このことから、明らかに、ドレイン領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度は、ソース領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度よりも大きくなる。
【００４９】
このように本実施の形態１における高耐圧ＭＩＳＦＥＴによれば、ドレイン領域に傾斜部ＳＬＰが設けられており、この傾斜部ＳＬＰに沿って、ドレイン領域が形成されることになる。この結果、ドレイン領域の曲率をできるだけ小さくすることができることがわかる。つまり、ドレイン領域が直線形状の傾斜部ＳＬＰに並行するように形成されるため、ドレイン領域に曲率の大きな部分が形成されにくくなり、これによって、ドレイン領域全体にわたって曲率を小さくすることができる。このことは、曲率の大きな領域で電界強度の増加が顕著になることを考慮すれば、図３に示す本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１によれば、ドレイン領域近傍での電界強度の増加を抑制できることを意味する。つまり、本実施の形態１では、傾斜部ＳＬＰに沿ってドレイン領域が形成されているため、ドレイン領域近傍における電界強度の増加を抑制でき、電界強度の低減を実現できる結果、ホットキャリアの発生を低減することができる。このため、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１によれば、ホットキャリアの発生を低減できることから、ホットキャリアに起因するしきい値電圧の変動を抑制することができ、半導体装置の信頼性向上を図ることができる。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１によれば、微細化を進める場合であっても、電界強度の増大を抑制できることから、半導体装置の信頼性低下を招くことなく、高耐圧ＭＩＳＦＥＴＱ１の微細化を推進することができる。すなわち、本実施の形態１によれば、高耐圧ＭＩＳＦＥＴＱ１の微細化が可能となり、高耐圧ＭＩＳＦＥＴＱ１を含む半導体装置の小型化を効率良く実現できるという顕著な効果を得ることができる。
【００５０】
ここで、上述したドレイン領域は、図３に示すように、低濃度不純物領域ＥＸ１Ｄと高濃度不純物領域ＮＲ１Ｄから形成されている。このとき、低濃度不純物領域ＥＸ１Ｄや高濃度不純物領域ＮＲ１Ｄは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ１Ｄに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｄに導入されているｎ型不純物の不純物濃度よりも高くなっている。すなわち、ドレイン領域は、図３に示すように、ドレイン領域の表面から深く形成された低濃度不純物領域ＥＸ１Ｄと、ドレイン領域の表面から低濃度不純物領域ＥＸ１Ｄよりも浅く形成された高濃度不純物領域ＮＲ１Ｄとを含むように構成されている。言い換えれば、低濃度不純物領域ＥＸ１Ｄおよび高濃度不純物領域ＮＲ１Ｄは、ドレイン領域に形成された傾斜部ＳＬＰに並行するように形成されている。
【００５１】
そして、高濃度不純物領域ＮＲ１Ｄの表面には、ドレイン領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【００５２】
本実施の形態１におけるさらなる特徴は、傾斜部ＳＬＰに並行するように形成されたドレイン領域において、低濃度不純物領域ＥＸ１Ｄが高濃度不純物領域ＮＲ１Ｄよりも深い領域に形成されていることにある。ドレイン領域は、ｐ型ウェルＰＷＬ１との間でｐｎ接合を形成する。このとき、ドレイン領域のうち、低濃度不純物領域ＥＸ１Ｄが高濃度不純物領域ＮＲ１Ｄよりも深く形成されているため、低濃度不純物領域ＥＸ１Ｄがｐ型ウェルＰＷＬ１と直接接触することになる。この結果、低濃度不純物領域ＥＸ１Ｄとｐ型ウェルＰＷＬ１との間でｐｎ接合が形成され、比較的高い正電圧のドレイン電圧がドレイン領域に印加された場合、このｐｎ接合に逆バイアスが印加されることになる。このとき、低濃度不純物領域ＥＸ１Ｄの不純物濃度が低くなっていることから、低濃度不純物領域ＥＸ１Ｄでは、境界領域から空乏層が延びることになる。空乏層が延びるということは、それだけ、電界密度が緩和されることを意味する。したがって、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１では、ドレイン領域近傍における電界強度の増大を抑制することができるのである。
【００５３】
さらに、本実施の形態１における特徴は、ドレイン領域に隣接するようにハロー領域ＨＡＬ１が形成されていない点にある。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１においては、ソース領域側にだけハロー領域ＨＡＬ１が形成され、ドレイン領域側には、ハロー領域ＨＡＬ１が形成されていない。
【００５４】
これは、以下の理由による。例えば、ドレイン領域に隣接するようにハロー領域ＨＡＬ１を形成する場合、ｐ型ウェルとドレイン領域との間ではなく、ハロー領域ＨＡＬ１とドレイン領域との間にｐｎ接合が形成される。このとき、ハロー領域ＨＡＬ１に導入されているｐ型不純物の不純物濃度は、ｐ型ウェルＰＷＬ１に導入されているｐ型不純物の不純物濃度よりも高くなっている。このことから、ハロー領域ＨＡＬ１では、境界領域から空乏層が延びにくくなることになる。空乏層が延びにくくなるということは、それだけ、電界密度が増加することを意味する。つまり、ドレイン領域に隣接するようにハロー領域ＨＡＬ１を形成すると、ドレイン領域近傍の電界強度が増加することになるのである。そこで、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１では、ドレイン領域側にハロー領域ＨＡＬ１を形成していないのである。これにより、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１では、ドレイン領域近傍における電界強度の増大を抑制することができる。
【００５５】
なお、ドレイン領域側にハロー領域ＨＡＬ１を形成しなくても、高耐圧ＭＩＳＦＥＴＱ１の場合、ゲート電極Ｇ１のゲート長が低耐圧ＭＩＳＦＥＴＱ２に比べて比較的長いこと、および、ソース領域側にハロー領域ＨＡＬ１を形成していることにより、パンチスルーを充分に抑制することができる。
【００５６】
以上のことから、本実施の形態１によれば、（１）ドレイン領域に傾斜部ＳＬＰを設け、この傾斜部ＳＬＰに並行するようにドレイン領域を形成する構成と、（２）低濃度不純物領域ＥＸ１Ｄを高濃度不純物領域ＮＲ１Ｄよりも深く形成する構成と、を備える。さらに、本実施の形態１によれば、（３）ドレイン領域側にハロー領域ＨＡＬ１を形成しない構成も備える。したがって、本実施の形態１によれば、これらの構成（１）〜（３）の相乗効果により、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１でのドレイン領域近傍における電界強度の増大を抑制することができる。
【００５７】
このため、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１によれば、ホットキャリアの発生を低減できることから、ホットキャリアに起因するしきい値電圧の変動を抑制することができ、半導体装置の信頼性向上を図ることができる。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１によれば、微細化を進める場合であっても、電界強度の増大を抑制できることから、半導体装置の信頼性低下を招くことなく、高耐圧ＭＩＳＦＥＴＱ１の微細化を推進することができる。すなわち、本実施の形態１によれば、高耐圧ＭＩＳＦＥＴＱ１の微細化が可能となり、高耐圧ＭＩＳＦＥＴＱ１を含む半導体装置の小型化を効率良く実現できる。
【００５８】
続いて、本実施の形態１においては、図３に示すように、ドレイン領域側にだけ傾斜部ＳＬＰを設け、ソース領域側に傾斜部ＳＬＰを設けていない。すなわち、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１では、ソース領域の構造とドレイン領域の構造が非対称になっている。以下に、この理由について説明する。
【００５９】
まず、高耐圧ＭＩＳＦＥＴＱ１を動作させる場合、通常、ソース領域およびｐ型ウェルＰＷＬ１には基準電位（ＧＮＤ電位）を印加し、ドレイン領域に正電圧のドレイン電圧を印加する。したがって、ソース領域とｐ型ウェルＰＷＬ１には同電位の電圧が印加されることになるから、ソース領域とｐ型ウェルＰＷＬ１の境界領域に形成されるｐｎ接合には、それほど大きな電界が印加されることはないと考えられる。これに対し、ドレイン領域とｐ型ウェルＰＷＬ１との間のｐｎ接合には、ドレイン領域に比較的大きなドレイン電圧（正電圧）が印加されることから、逆バイアスが印加されることになり、ドレイン領域近傍での電界強度が増大する傾向となる。このことから、高耐圧ＭＩＳＦＥＴＱ１において、電界強度は、ドレイン領域近傍で大きくなることがわかる。このため、特に、ドレイン領域近傍において、電界強度の増大を抑制する必要があるのである。言い換えれば、ソース領域側では、ドレイン領域側に比べて、電界強度の増大は、それほど問題とならないのである。したがって、本実施の形態１では、電界強度の増大が顕在化するドレイン領域に傾斜部ＳＬＰを設け、ドレイン領域近傍での電界強度の増大を抑制しているのである。言い換えれば、ソース領域近傍では、電界強度の増大がそれほど問題とならないことから、あえて、ソース領域に傾斜部ＳＬＰを設ける必要性は低いのである。このことから、本実施の形態１では、図３に示すように、ドレイン領域側にだけ傾斜部ＳＬＰを設け、ソース領域側に傾斜部ＳＬＰを設けないという非対称な構造を採用しているのである。
【００６０】
傾斜部ＳＬＰを設けるということは、製造プロセスにおいて、傾斜部ＳＬＰを設ける工程を追加することを意味する。このとき、なるべく、通常の製造プロセスからの変更や修正が大きくないことが、製造プロセスの変更や修正に伴う歩留まり低下を防止する観点から望ましい。したがって、本実施の形態１では、必要最小限のプロセス変更に留める。
【００６１】
ソース領域側には傾斜部ＳＬＰを設けないが、その理由は以下に示すとおりである。つまり、本実施の形態１における半導体装置では、半導体チップの面積を縮小化するため、高耐圧ＭＩＳＦＥＴＱ１のサイズも縮小化する必要がある。この高耐圧ＭＩＳＦＥＴＱ１の縮小化に伴う短チャネル特性を良くするためには、ソース領域側にハロー領域ＨＡＬ１を形成することが有用である。このとき、ソース領域側にも傾斜部ＳＬＰを設けて、ソース領域で曲がっている部分をなるべく無くすか、あるいは、無くせないまでも、曲がりを小さくすると、ハロー領域ＨＡＬ１に導入した不純物がソース領域（低濃度不純物領域ＥＸ１Ｓ）の不純物の影響を受けやすくなる。この結果、ハロー領域ＨＡＬ１を形成したことによる効果が弱くなり、短チャネル特性が悪化する傾向が顕在化する。そこで、短チャネル特性を改善するために、ハロー領域ＨＡＬ１に導入する不純物の量（ドーズ量）を増加させると、ソース領域を構成する低濃度不純物領域ＥＸ１Ｓのシート抵抗の上昇が懸念される。さらには、シリサイド膜ＳＬが高濃度不純物領域ＮＲ１Ｓと接する部分の実効的な不純物濃度の低下から、オーミック接合とすべきところがショットキー接合になり、寄生抵抗の上昇、ひいては、ドレイン電流の低下につながることになる。したがって、ソース領域側にも傾斜部ＳＬＰを設けると、上述したような不都合が生じるので、ソース領域側に傾斜部ＳＬＰを設けない構成とすることが望ましいのである。
【００６２】
ここで、傾斜部ＳＬＰを設ける場合、ハロー領域ＨＡＬ１に導入した不純物がソース領域を構成する低濃度不純物領域ＥＸ１Ｓの影響を受けやすくなる理由は、次のように説明することができる。つまり、ソース領域で曲がっている部分をなるべく無くすか、あるいは、無くせないまでも曲がりを小さくするということは、結局のところ、例えば、ドレイン領域側のように、斜めに半導体基板１Ｓを掘るなどの手段を用いて傾斜部ＳＬＰを形成することに他ならない。すなわち、傾斜部ＳＬＰに対して、低濃度不純物領域ＥＸ１Ｓや高濃度不純物領域ＮＲ１Ｓを並行に形成することになる。ハロー領域ＨＡＬ１は、斜めイオン注入法によって行なうことが主流である（場合によっては垂直イオン注入法を使用することもあり得る）。この場合、斜め方向に並行な不純物濃度分布を持ったソース領域を形成すると、実質的に機能するハロー領域ＨＡＬ１を形成することは困難なのである。このことから、ソース領域のシート抵抗やオーミック接合の劣化を伴わずに、ハロー領域ＨＡＬ１を形成できるのは、ソース領域が傾斜部ＳＬＰを有さず、図３に示すように、ソース領域の表面が、ゲート電極Ｇ１下の半導体基板１Ｓの表面と概ね面一となっている必要があるのである。以上のことから、本実施の形態１では、ソース領域側に傾斜部ＳＬＰを設けない構成としている。
【００６３】
本実施の形態１における高耐圧ＭＩＳＦＥＴＱ１は上記のように構成されており、次に、本実施の形態１における低耐圧ＭＩＳＦＥＴＱ２の構成について説明する。まず、図３に示すように、半導体基板１Ｓの領域ＡＲ２内には、ｐ型ウェルＰＷＬ２が形成されており、このｐ型ウェルＰＷＬ２上に低耐圧ＭＩＳＦＥＴＱ２が形成されている。
【００６４】
具体的に、低耐圧ＭＩＳＦＥＴＱ２は、ｐ型ウェルＰＷＬ２上にゲート絶縁膜ＧＯＸ２を有しており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２を有している。このとき、ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ２は、例えば、リンを導入したポリシリコン膜ＰＦ（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【００６５】
ここで、低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２の膜厚は、高耐圧ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＯＸ１の膜厚よりも小さくなっている。つまり、低耐圧ＭＩＳＦＥＴＱ２では、高耐圧ＭＩＳＦＥＴＱ１よりもゲート耐圧が低くても良いとともに、ゲート電極Ｇ２による制御性向上のために、ゲート絶縁膜ＧＯＸ２の膜厚が薄くなっているのである。また、低耐圧ＭＩＳＦＥＴＱ２のゲート電極Ｇ２のゲート長は、高耐圧ＭＩＳＦＥＴＱ１のゲート電極Ｇ１のゲート長よりも小さくなっている。これは、低耐圧ＭＩＳＦＥＴＱ２では、ドレイン電圧が低くなっており、ドレイン電圧が低くてもドレイン電流をできるだけ大きくして電流駆動力を向上させるためである。
【００６６】
次に、ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷが形成されている。このサイドウォールＳＷは、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。そして、ゲート電極Ｇ２直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）の表面近傍に、チャネル領域が形成されることになり、このチャネル領域を挟むようにして、ソース領域とドレイン領域が形成されている。
【００６７】
ソース領域は、チャネル領域に隣接する低濃度不純物領域ＥＸ２と、この低濃度不純物領域ＥＸ２の外側領域に形成された高濃度不純物領域ＮＲ２とを有している。低濃度不純物領域ＥＸ２や高濃度不純物領域ＮＲ２は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度よりも高くなっている。
【００６８】
つまり、ソース領域は、ゲート電極Ｇ２に近い位置に形成された低濃度不純物領域ＥＸ２と、低濃度不純物領域ＥＸ２よりもゲート電極Ｇ２から遠い位置に形成された高濃度不純物領域ＮＲ２とを含む。そして、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度は、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度よりも小さく、低濃度不純物領域ＥＸ２の最深部は、高濃度不純物領域ＮＲ２の最深部よりも浅くなっている。
【００６９】
そして、高濃度不純物領域ＮＲ２の表面には、ソース領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【００７０】
なお、ソース領域の一部を構成する低濃度不純物領域ＥＸ２の周囲を囲むように、ハロー領域ＨＡＬ２（ポケット領域）が形成されている。このハロー領域ＨＡＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域であり、ハロー領域ＨＡＬ２の不純物濃度は、ｐ型ウェルＰＷＬ２の不純物濃度よりも高くなっている。この結果、ドレイン領域にドレイン電圧を印加した場合に、ドレイン領域から延びる空乏層がソース領域にまで達することを抑制することができ、これによって、パンチスルーを防止することができる。
【００７１】
同様に、ドレイン領域も、チャネル領域に隣接する低濃度不純物領域ＥＸ２と、この低濃度不純物領域ＥＸ２の外側領域に形成された高濃度不純物領域ＮＲ２とを有している。低濃度不純物領域ＥＸ２や高濃度不純物領域ＮＲ２は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度よりも高くなっている。
【００７２】
つまり、ドレイン領域は、ゲート電極Ｇ２に近い位置に形成された低濃度不純物領域ＥＸ２と、低濃度不純物領域ＥＸ２よりもゲート電極Ｇ２から遠い位置に形成された高濃度不純物領域ＮＲ２とを含む。そして、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度は、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度よりも小さく、低濃度不純物領域ＥＸ２の最深部は、高濃度不純物領域ＮＲ２の最深部よりも浅くなっている。
【００７３】
そして、高濃度不純物領域ＮＲ２の表面には、ドレイン領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【００７４】
なお、ドレイン領域の一部を構成する低濃度不純物領域ＥＸ２の周囲を囲むように、ハロー領域ＨＡＬ２（ポケット領域）が形成されている。このハロー領域ＨＡＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域であり、ハロー領域ＨＡＬ２の不純物濃度は、ｐ型ウェルＰＷＬ２の不純物濃度よりも高くなっている。この結果、ドレイン領域にドレイン電圧を印加した場合に、ドレイン領域から延びる空乏層がソース領域にまで達することを抑制することができ、これによって、パンチスルーを防止することができる。
【００７５】
ここで、低耐圧ＭＩＳＦＥＴＱ２においては、図３に示すように、ソース領域の表面が、ゲート電極Ｇ２下の半導体基板１Ｓの表面と概ね面一となっている。同様に、低耐圧ＭＩＳＦＥＴＱ２のドレイン領域の表面も、ゲート電極Ｇ２下の半導体基板１Ｓの表面と概ね面一となっている。したがって、低耐圧ＭＩＳＦＥＴＱ２のソース領域の表面と、低耐圧ＭＩＳＦＥＴＱ２のドレイン領域の表面は、面一になっているということができる。これに対し、図３に示すように、高耐圧ＭＩＳＦＥＴＱ１のドレイン領域の表面は、ゲート電極Ｇ１から離れる方向に向って、ゲート電極Ｇ１下の半導体基板１Ｓの表面よりも下側に傾斜している。言い換えれば、本実施の形態１における高耐圧ＭＩＳＦＥＴは、断面視において、一対の素子分離領域ＳＴＩの間に形成されており、ドレイン領域の表面は、ドレイン領域側に近い素子分離領域ＳＴＩに向って、連続的に深くなるように傾斜している。このことから、明らかに、高耐圧ＭＩＳＦＥＴＱ１のドレイン領域の表面とゲート電極Ｇ１下の半導体基板１Ｓの表面との間の傾斜角度は、低耐圧ＭＩＳＦＥＴＱ２のドレイン領域の表面とゲート電極Ｇ２下の半導体基板１Ｓの表面との間の傾斜角度よりも大きくなる。
【００７６】
このように構成されている半導体素子（高耐圧ＭＩＳＦＥＴＱ１および低耐圧ＭＩＳＦＥＴＱ２）を覆う半導体基板１Ｓ上には、例えば、図３に示すように、ＴＥＯＳを原料とした酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通して、高耐圧ＭＩＳＦＥＴＱ１のソース領域の表面およびドレイン領域の表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴが形成されている。同様に、コンタクト層間絶縁膜ＣＩＬを貫通して、低耐圧ＭＩＳＦＥＴＱ２のソース領域の表面およびドレイン領域の表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜となるチタン膜と窒化チタン膜との積層膜と、このバリア導体膜上に形成されたタングステン膜が埋め込まれて、プラグＰＬＧが形成されている。プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、配線Ｌ１が形成されている。この配線Ｌ１は、例えば、銅膜を使用したダマシン配線から形成することができる。具体的には、層間絶縁膜ＩＬ１に溝を形成し、この溝の内部にタンタル膜と窒化タンタル膜を介して銅膜を埋め込むことにより、ダマシン配線からなる配線Ｌ１を形成することができる。なお、配線Ｌ１は、銅膜を使用したダマシン配線に限らず、アルミニウム膜を使用したアルミニウム配線を採用してもよい。
【００７７】
＜半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００７８】
まず、図４に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。本実施の形態１では、素子分離領域ＳＴＩによって、高耐圧ＭＩＳＦＥＴ形成領域である領域ＡＲ１と、低耐圧ＭＩＳＦＥＴ形成領域である領域ＡＲ２が区画される。
【００７９】
次に、素子分離領域ＳＴＩで区画された領域ＡＲ１の活性領域（アクティブ領域）に不純物を導入してｐ型ウェルＰＷＬ１を形成する。また、領域ＡＲ２の活性領域に不純物を導入してｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１およびｐ型ウェルＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００８０】
続いて、ｐ型ウェルＰＷＬ１〜ＰＷＬ２の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００８１】
次に、図５に示すように、半導体基板１Ｓの主面上に、例えば、熱酸化法を使用することにより、酸化シリコン膜を形成する。具体的に、領域ＡＲ１の半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１を形成し、領域ＡＲ２の半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２を形成する。このとき、ゲート絶縁膜ＧＯＸ１の膜厚は、ゲート絶縁膜ＧＯＸ２の膜厚よりも厚くなるように形成される。具体的には、例えば、半導体基板１Ｓの全面に第１酸化シリコン膜を形成し、次に、領域ＡＲ２に形成されている第１酸化シリコン膜を除去する。その後、再び、半導体基板１Ｓの全面に第２酸化シリコン膜を形成する。これにより、領域ＡＲ１では、第１酸化シリコン膜と第２酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１が形成され、領域ＡＲ２では、第２酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２が形成される。なお、本実施の形態１では、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ２を、酸化シリコン膜から形成する例について説明したが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。
【００８２】
その後、半導体基板１Ｓ上にポリシリコン膜ＰＦを形成する。これにより、領域ＡＲ１においては、ゲート絶縁膜ＧＯＸ１上にポリシリコン膜ＰＦが形成される。一方、領域ＡＲ２においては、ゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦが形成される。
【００８３】
続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングして、領域ＡＲ１にゲート電極Ｇ１を形成し、領域ＡＲ２にゲート電極Ｇ２を形成する。このとき、ゲート電極Ｇ１のゲート長は、ゲート電極Ｇ２のゲート長よりも長くなるように形成される。
【００８４】
次に、図７に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ１を塗布する。そして、このレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、領域ＡＲ１を覆い、かつ、領域ＡＲ２を露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、ゲート電極Ｇ２に整合して、ソース領域形成用表面およびドレイン領域形成用表面の内部に、ハロー領域ＨＡＬ２と低濃度不純物領域ＥＸ２を形成する。具体的には、まず、例えば、ボロン（Ｂ）などのｐ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、ハロー領域ＨＡＬ２を形成する。このハロー領域ＨＡＬ２に導入されているｐ型不純物の不純物濃度は、ｐ型ウェルＰＷＬ２に導入されているｐ型不純物の不純物濃度よりも高くなっている。その後、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、低濃度不純物領域ＥＸ２を形成する。この低濃度不純物領域ＥＸ２は、ハロー領域ＨＡＬ２に内包されるように形成される。この結果、低濃度不純物領域ＥＸ２の周囲を囲むようにハロー領域ＨＡＬ２が形成されることになる。
【００８５】
そして、パターニングしたレジスト膜ＦＲ１を除去した後、半導体基板１Ｓの主面の全面に、例えば、酸化シリコン膜からなる絶縁膜を形成する。その後、図８に示すように、この絶縁膜を異方性エッチングすることにより、ゲート電極Ｇ１の両側の側壁およびゲート電極Ｇ２の両側の側壁に、絶縁膜からなるサイドウォールＳＷを形成する。本実施の形態１において、サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【００８６】
続いて、図９に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ２を塗布する。そして、このレジスト膜ＦＲ２に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、領域ＡＲ１を覆い、かつ、領域ＡＲ２を露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、サイドウォールＳＷに整合して、ソース領域形成用表面およびドレイン領域形成用表面の内部に、高濃度不純物領域ＮＲ２を形成する。具体的には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、高濃度不純物領域ＮＲ２を形成する。この高濃度不純物領域ＮＲ２は、低濃度不純物領域ＥＸ２の外側に形成される。そして、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度よりも高くなっている。なお、高濃度不純物領域ＮＲ２の最深部は、低濃度不純物領域ＥＸ２の最深部よりも深くなるように形成される。これにより、低濃度不純物領域ＥＸ２および高濃度不純物領域ＮＲ２からなる低耐圧ＭＩＳＦＥＴのソース領域とドレイン領域を形成することができる。
【００８７】
次に、図１０に示すように、パターニングしたレジスト膜ＦＲ２を除去した後、再び、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ３を塗布する。そして、このレジスト膜ＦＲ３に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、領域ＡＲ１のうち、ドレイン形成領域側の素子分離領域ＳＴＩに隣接する微小領域を開口するとともに、その他の領域ＡＲ１および領域ＡＲ２を覆うように行なわれる。その後、パターニングしたレジスト膜ＦＲ３をマスクにしたエッチングにより、レジスト膜ＦＲ３から開口する微小領域をリセスさせる。具体的には、フォトリソグラフィ技術により、レジスト膜ＦＲ３を開口するホールパターンを形成し、その後、ドライエッチング技術により、開口されている微小領域に小さな溝ＤＩＴを形成する。
【００８８】
続いて、図１１に示すように、パターニングしたレジスト膜ＦＲ３を除去した後、小さな溝ＤＩＴを起点として異方性ウェットエッチングを施すことにより、半導体基板１Ｓの表面を異方性エッチングする。異方性ウェットエッチングには、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を主成分とした溶液を用い、これによって、半導体基板１Ｓを構成するシリコンの結晶面（１１１）が露出する。この結果、領域ＡＲ１のドレイン形成領域に傾斜部ＳＬＰを形成することができる。半導体基板１Ｓの異方性ウェットエッチングについては、例えば、ｐチャネル型ＭＩＳＦＥＴの形成工程において良く知られた技術である。すなわち、異方性ウェットエッチングは、ソース領域およびドレイン領域のシリコン（Ｓｉ）をシリコンゲルマニウム（ＳｉＧｅ）で置き換え、圧縮ストレスを印加する方法として良く知られた技術であり、特に特殊な技術ではない。
【００８９】
その後、図１２に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ４を塗布する。そして、このレジスト膜ＦＲ４に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのドレイン形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、ドレイン領域形成用表面の内部である傾斜部ＳＬＰの内部に低濃度不純物領域ＥＸ１Ｄを形成する。具体的に、低濃度不純物領域ＥＸ１Ｄは、１回の垂直イオン注入、あるいは、複数回の斜めイオン注入、あるいは、それらの適切な組合せにより行なわれる。この結果、斜めにエッチングされた傾斜部ＳＬＰに並行な不純物濃度分布を有し、かつ、ｐｎ接合の形状の曲がりがなるべく無い状態の低濃度不純物領域ＥＸ１Ｄを形成することができる。ここで、素子分離領域ＳＴＩと傾斜部ＳＬＰの境界領域に段差がある場合は、シャドーイングが起こるため、複数回のイオン注入を適切に組み合わせることにより、傾斜部ＳＬＰに並行な低濃度不純物領域ＥＸ１Ｄを形成する。
【００９０】
次に、図１３に示すように、引き続き、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、ドレイン領域形成用表面の内部に高濃度不純物領域ＮＲ１Ｄを形成する。具体的には、１回の垂直イオン注入、あるいは、複数回の斜めイオン注入、あるいは、それらの適切な組合せにより、なるべく、傾斜部ＳＬＰに並行するような不純物濃度分布を有する高濃度不純物領域ＮＲ１Ｄを形成する。ただし、並行度が要求される領域は、ドレイン電流が主として流れるゲート電極Ｇ１に近い上部領域である。ゲート電極Ｇ１から遠い下部領域には、ドレイン電流がほとんど流れず、さらには、パンチスルーが上部領域の不純物濃度分布に影響を受け、下部領域の不純物濃度分布にはほとんど依存しないと考えられるからである。もちろん、下部領域にわたって不純物濃度分布が並行であってもよいが、下部領域の不純物濃度分布がこれに限らない場合にあっては、高濃度不純物領域ＮＲ１Ｄの不純物濃度分布の設計自由度が増大する利点が得られる。
【００９１】
なお、本実施の形態１では、上述した低濃度不純物領域ＥＸ１Ｄおよび高濃度不純物領域ＮＲ１Ｄによって、高耐圧ＭＩＳＦＥＴのドレイン領域が形成される。このとき、傾斜部ＳＬＰに並行するように形成されたドレイン領域において、低濃度不純物領域ＥＸ１Ｄが高濃度不純物領域ＮＲ１Ｄよりも深い領域に形成される。
【００９２】
続いて、図１４に示すように、パターニングしたレジスト膜ＦＲ４を除去した後、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ５を塗布する。そして、このレジスト膜ＦＲ５に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。レジスト膜ＦＲ５のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのソース形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ５をマスクにしたイオン注入法により、ゲート電極Ｇ１に整合して、ソース領域形成用表面の内部に、ハロー領域ＨＡＬ１と低濃度不純物領域ＥＸ１Ｓを形成する。具体的には、まず、例えば、ボロン（Ｂ）などのｐ型不純物を斜めイオン注入法で半導体基板１Ｓ内に導入することにより、ハロー領域ＨＡＬ１を形成する。このハロー領域ＨＡＬ１に導入されているｐ型不純物の不純物濃度は、ｐ型ウェルＰＷＬ１に導入されているｐ型不純物の不純物濃度よりも高くなっている。その後、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を垂直イオン注入法および斜めイオン注入法の組合せで半導体基板１Ｓ内に導入することにより、低濃度不純物領域ＥＸ１Ｓを形成する。この低濃度不純物領域ＥＸ１Ｓは、ハロー領域ＨＡＬ１に内包されるように形成される。この結果、低濃度不純物領域ＥＸ１Ｓの周囲を囲むようにハロー領域ＨＡＬ１が形成されることになる。
【００９３】
その後、図１５に示すように、引き続き、パターニングしたレジスト膜ＦＲ５をマスクにした垂直イオン注入法により、サイドウォールＳＷに整合して、ソース領域形成用表面の内部に、高濃度不純物領域ＮＲ１Ｓを形成する。具体的には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を垂直イオン注入法で半導体基板１Ｓ内に導入することにより、高濃度不純物領域ＮＲ１Ｓを形成する。この高濃度不純物領域ＮＲ１Ｓは、低濃度不純物領域ＥＸ１Ｓの外側に形成される。そして、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度よりも高くなっている。なお、高濃度不純物領域ＮＲ１Ｓの最深部は、低濃度不純物領域ＥＸ１Ｓの最深部よりも深くなるように形成される。これにより、低濃度不純物領域ＥＸ１Ｓおよび高濃度不純物領域ＮＲ１Ｓからなる高耐圧ＭＩＳＦＥＴのソース領域を形成することができる。
【００９４】
次に、図１６に示すように、パターニングしたレジスト膜ＦＲ５を除去した後、半導体基板１Ｓ上に、例えば、ニッケルプラチナ膜（図示せず）を形成する。このとき、ゲート電極Ｇ１〜Ｇ２の上面に直接接するようにニッケルプラチナ膜が形成される。同様に、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓの表面や高濃度不純物領域ＮＲ２の表面にもニッケルプラチナ膜が直接接する。
【００９５】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ２を構成するポリシリコン膜ＰＦとニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１〜Ｇ２は、ポリシリコン膜ＰＦとシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ１〜Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓの表面や高濃度不純物領域ＮＲ２の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓや高濃度不純物領域ＮＲ２においても低抵抗化を図ることができる。
【００９６】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に、高耐圧ＭＩＳＦＥＴＱ１および低耐圧ＭＩＳＦＥＴＱ２を形成することができる。
【００９７】
次に、配線工程について図３を参照しながら説明する。図３に示すように、半導体基板１Ｓの主面上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００９８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。
【００９９】
その後、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１００】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１０１】
次に、図３に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に、本実施の形態１における半導体装置を製造することができる。
【０１０２】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１０３】
（実施の形態２）
本実施の形態２では、高耐圧ＭＩＳＦＥＴが半導体基板の表面から傾斜している傾斜部を有し、傾斜部は、ゲート電極の直下からドレイン領域にわたって形成されている例について説明する。
【０１０４】
図１７は、本実施の形態２における半導体装置の構成を示す断面図である。図１７において、半導体基板１Ｓは、半導体基板１Ｓの表面側（主面側）に形成された複数の素子分離領域ＳＴＩによって、領域ＡＲ１と領域ＡＲ２に区画されている。領域ＡＲ１には、高耐圧ＭＩＳＦＥＴＱ１が形成され、領域ＡＲ２には、低耐圧ＭＩＳＦＥＴＱ２が形成されている。ここで、領域ＡＲ２に形成されている低耐圧ＭＩＳＦＥＴＱ２の構成は、前記実施の形態１で説明した低耐圧ＭＩＳＦＥＴＱ２の構成と同様であるため、その説明は省略する。以下では、領域ＡＲ１に形成されている高耐圧ＭＩＳＦＥＴＱ１の構成について説明する。半導体基板１Ｓの領域ＡＲ１内には、ｐ型ウェルＰＷＬ１が形成されており、このｐ型ウェルＰＷＬ１上に高耐圧ＭＩＳＦＥＴＱ１が形成されている。
【０１０５】
具体的に、高耐圧ＭＩＳＦＥＴＱ１は、ｐ型ウェルＰＷＬ１上にゲート絶縁膜ＧＯＸ１を有しており、このゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１を有している。このとき、ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ１は、例えば、リンを導入したポリシリコン膜ＰＦ（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【０１０６】
次に、ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。このサイドウォールＳＷは、例えば、酸化シリコン膜や窒化シリコン膜から形成されている。そして、ゲート電極Ｇ１直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）の表面近傍に、チャネル領域が形成されることになり、このチャネル領域を挟むようにして、ソース領域とドレイン領域が形成されている。
【０１０７】
ソース領域は、チャネル領域に隣接する低濃度不純物領域ＥＸ１Ｓと、この低濃度不純物領域ＥＸ１Ｓの外側領域に形成された高濃度不純物領域ＮＲ１Ｓとを有している。低濃度不純物領域ＥＸ１Ｓや高濃度不純物領域ＮＲ１Ｓは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度よりも高くなっている。
【０１０８】
つまり、ソース領域は、ゲート電極Ｇ１に近い位置に形成された低濃度不純物領域ＥＸ１Ｓと、低濃度不純物領域ＥＸ１Ｓよりもゲート電極Ｇ１から遠い位置に形成された高濃度不純物領域ＮＲ１Ｓとを含む。そして、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度は、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度よりも小さく、低濃度不純物領域ＥＸ１Ｓの最深部は、高濃度不純物領域ＮＲ１Ｓの最深部よりも浅くなっている。
【０１０９】
そして、高濃度不純物領域ＮＲ１Ｓの表面には、ソース領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【０１１０】
なお、ソース領域の一部を構成する低濃度不純物領域ＥＸ１Ｓの周囲を囲むように、ハロー領域ＨＡＬ１（ポケット領域）が形成されている。このハロー領域ＨＡＬ１は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域であり、ハロー領域ＨＡＬ１の不純物濃度は、ｐ型ウェルＰＷＬ１の不純物濃度よりも高くなっている。この結果、ドレイン領域にドレイン電圧を印加した場合に、ドレイン領域から延びる空乏層がソース領域にまで達することを抑制することができ、これによって、パンチスルーを防止することができる。
【０１１１】
続いて、ドレイン領域の構成について説明する。本実施の形態２では、このドレイン領域の構成に特徴がある。図１７に示すように、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１のドレイン領域の表面は、ゲート電極Ｇ１から離れる方向に向って、半導体基板１Ｓの表面（主面）よりも下側に傾斜する傾斜部ＳＬＰ２を有している。すなわち、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１は、断面視において、一対の素子分離領域ＳＴＩの間に形成されており、傾斜部ＳＬＰ２の表面は、ドレイン領域側に近い素子分離領域ＳＴＩに向って、連続的に深くなるように傾斜している。そして、本実施の形態２では、この傾斜部ＳＬＰ２がゲート電極Ｇ１の直下領域まで延びている。つまり、平面視において、傾斜部ＳＬＰ２の一端部は、ゲート電極Ｇ１の直下領域に存在する。言い換えれば、平面視において、傾斜部ＳＬＰ２の一端部を覆うように、ゲート電極Ｇ１が形成されている。これにより、実効的なチャネル領域の長さを確保しながら、平面視におけるゲート電極Ｇ１のゲート長を短くすることができる。すなわち、ゲート電極Ｇ１の直下領域に形成されるチャネル領域は、ソース領域からゲート電極Ｇ１の直下領域に延び、さらに、ゲート電極Ｇ１直下の中央部より形成されている傾斜部ＳＬＰ２の傾斜に沿ってドレイン領域まで延びている。このため、チャネル領域の長さは、傾斜部ＳＬＰ２の傾斜に沿っている分だけ、平面視におけるゲート電極Ｇ１のゲート長よりも長くなる。すなわち、チャネル領域の実効的な長さが、ゲート電極Ｇ１のゲート長よりも長くなるのである。この結果、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１によれば、チャネル領域の実効的な長さを確保しながら、ゲート電極Ｇ１のゲート長を縮小することができる。したがって、本実施の形態２によれば、短チャネル特性の劣化を抑制しながら、高耐圧ＭＩＳＦＥＴＱ１の縮小化を図ることができる。
【０１１２】
ここで、上述したドレイン領域は、図１７に示すように、低濃度不純物領域ＥＸ１Ｄと高濃度不純物領域ＮＲ１Ｄから形成されている。このとき、低濃度不純物領域ＥＸ１Ｄや高濃度不純物領域ＮＲ１Ｄは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。特に、高濃度不純物領域ＮＲ１Ｄに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｄに導入されているｎ型不純物の不純物濃度よりも高くなっている。すなわち、ドレイン領域は、図１７に示すように、ドレイン領域の表面から深く形成された低濃度不純物領域ＥＸ１Ｄと、ドレイン領域の表面から低濃度不純物領域ＥＸ１Ｄよりも浅く形成された高濃度不純物領域ＮＲ１Ｄとを含むように構成されている。言い換えれば、低濃度不純物領域ＥＸ１Ｄに内包されるように、高濃度不純物領域ＮＲ１Ｄが形成されている。
【０１１３】
そして、高濃度不純物領域ＮＲ１Ｄの表面には、ドレイン領域の低抵抗化のためのシリサイド膜ＳＬが形成されている。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成することができる。
【０１１４】
さらに、本実施の形態２においても、（１）低濃度不純物領域ＥＸ１Ｄを高濃度不純物領域ＮＲ１Ｄよりも深く形成する構成と、（２）ドレイン領域側にハロー領域ＨＡＬ１を形成しない構成も備える。したがって、本実施の形態２においても、前記実施の形態１と同様に、構成（１）〜（２）の相乗効果により、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１でのドレイン領域近傍における電界強度の増大を抑制することができる。
【０１１５】
このため、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１によれば、ホットキャリアの発生を低減できることから、ホットキャリアに起因するしきい値電圧の変動を抑制することができ、半導体装置の信頼性向上を図ることができる。つまり、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ１によれば、微細化を進める場合であっても、電界強度の増大を抑制できることから、半導体装置の信頼性低下を招くことなく、高耐圧ＭＩＳＦＥＴＱ１の微細化を推進することができる。すなわち、本実施の形態２によれば、高耐圧ＭＩＳＦＥＴＱ１の微細化が可能となり、高耐圧ＭＩＳＦＥＴＱ１を含む半導体装置の小型化を効率良く実現できる。
【０１１６】
なお、本実施の形態２では、傾斜部ＳＬＰ２と、ドレイン領域側に近い素子分離領域ＳＴＩとにより挟まれた領域に、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ（導体膜）と同種類のポリシリコン膜ＰＦ（導体膜）が残存している。そして、傾斜部ＳＬＰ２と、ドレイン領域側に近い素子分離領域ＳＴＩとにより挟まれた領域に残存しているポリシリコン膜ＰＦを覆うように、サイドウォールＳＷと同種類の絶縁膜が形成されている。
【０１１７】
＜半導体装置の製造方法＞
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１１８】
まず、図１８に示すように、半導体基板１Ｓの表面側（主面側）に複数の素子分離領域ＳＴＩを形成する。これにより、素子分離領域ＳＴＩによって、高耐圧ＭＩＳＦＥＴ形成領域である領域ＡＲ１と、低耐圧ＭＩＳＦＥＴ形成領域である領域ＡＲ２が区画される。その後、素子分離領域ＳＴＩで区画された領域ＡＲ１の活性領域（アクティブ領域）に不純物を導入してｐ型ウェルＰＷＬ１を形成する。また、領域ＡＲ２の活性領域に不純物を導入してｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１およびｐ型ウェルＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。続いて、ｐ型ウェルＰＷＬ１〜ＰＷＬ２の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【０１１９】
次に、図１９に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ６を塗布する。そして、このレジスト膜ＦＲ６に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。レジスト膜ＦＲ６のパターニングは、領域ＡＲ１のうち、ドレイン形成領域側の素子分離領域ＳＴＩに隣接する微小領域を開口するとともに、その他の領域ＡＲ１および領域ＡＲ２を覆うように行なわれる。その後、パターニングしたレジスト膜ＦＲ６をマスクにしたエッチングにより、レジスト膜ＦＲ６から開口する微小領域をリセスさせる。具体的には、フォトリソグラフィ技術により、レジスト膜ＦＲ６を開口するホールパターンを形成し、その後、ドライエッチング技術により、開口されている微小領域に小さな溝ＤＩＴを形成する。
【０１２０】
続いて、図２０に示すように、パターニングしたレジスト膜ＦＲ６を除去した後、小さな溝ＤＩＴを起点として異方性ウェットエッチングを施すことにより、半導体基板１Ｓの表面を異方性エッチングする。異方性ウェットエッチングには、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を主成分とした溶液を用い、これによって、半導体基板１Ｓを構成するシリコンの結晶面（１１１）が露出する。この結果、領域ＡＲ１のドレイン形成領域に傾斜部ＳＬＰ２を形成することができる。
【０１２１】
その後、図２１に示すように、半導体基板１Ｓの主面上に、例えば、熱酸化法を使用することにより、酸化シリコン膜を形成する。具体的に、領域ＡＲ１の半導体基板１Ｓの表面から傾斜部ＳＬＰ２にわたって酸化シリコン膜からなるゲート絶縁膜ＧＯＸ１を形成し、領域ＡＲ２の半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸ２を形成する。このとき、ゲート絶縁膜ＧＯＸ１の膜厚は、ゲート絶縁膜ＧＯＸ２の膜厚よりも厚くなるように形成される。なお、本実施の形態２では、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ２を、酸化シリコン膜から形成する例について説明したが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。
【０１２２】
その後、半導体基板１Ｓ上にポリシリコン膜ＰＦを形成する。これにより、領域ＡＲ１においては、ゲート絶縁膜ＧＯＸ１上にポリシリコン膜ＰＦが形成される。一方、領域ＡＲ２においては、ゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦが形成される。
【０１２３】
次に、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングして、領域ＡＲ１にゲート電極Ｇ１を形成し、領域ＡＲ２にゲート電極Ｇ２を形成する。このとき、ゲート電極Ｇ１のゲート長は、ゲート電極Ｇ２のゲート長よりも長くなるように形成される。ここで、傾斜部ＳＬＰ２と、ドレイン領域側に近い素子分離領域ＳＴＩとにより挟まれた領域に、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ（導体膜）と同種類のポリシリコン膜ＰＦ（導体膜）が残存する。
【０１２４】
続いて、図２３に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ７を塗布する。そして、このレジスト膜ＦＲ７に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ７をパターニングする。レジスト膜ＦＲ７のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのドレイン形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ７をマスクにしたイオン注入法により、ドレイン領域形成用表面の内部である傾斜部ＳＬＰ２の内部に低濃度不純物領域ＥＸ１Ｄを形成する。具体的に、低濃度不純物領域ＥＸ１Ｄは、１回の垂直イオン注入、あるいは、複数回の斜めイオン注入、あるいは、それらの適切な組合せにより行なわれる。この結果、斜めにエッチングされた傾斜部ＳＬＰ２に並行な不純物濃度分布を有する低濃度不純物領域ＥＸ１Ｄを形成することができる。ここで、素子分離領域ＳＴＩと傾斜部ＳＬＰ２の境界領域に段差がある場合は、シャドーイングが起こるため、複数回のイオン注入を適切に組み合わせることにより、傾斜部ＳＬＰ２に並行な低濃度不純物領域ＥＸ１Ｄを形成する。
【０１２５】
次に、図２４に示すように、パターニングしたレジスト膜ＦＲ７を除去した後、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ８を塗布する。そして、このレジスト膜ＦＲ８に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ８をパターニングする。レジスト膜ＦＲ８のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのソース形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、ゲート電極Ｇ１に整合して、ソース領域形成用表面の内部に、ハロー領域ＨＡＬ１と低濃度不純物領域ＥＸ１Ｓを形成する。具体的には、まず、例えば、ボロン（Ｂ）などのｐ型不純物を斜めイオン注入法で半導体基板１Ｓ内に導入することにより、ハロー領域ＨＡＬ１を形成する。このハロー領域ＨＡＬ１に導入されているｐ型不純物の不純物濃度は、ｐ型ウェルＰＷＬ１に導入されているｐ型不純物の不純物濃度よりも高くなっている。その後、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を垂直イオン注入法で半導体基板１Ｓ内に導入することにより、低濃度不純物領域ＥＸ１Ｓを形成する。この低濃度不純物領域ＥＸ１Ｓは、ハロー領域ＨＡＬ１に内包されるように形成される。この結果、低濃度不純物領域ＥＸ１Ｓの周囲を囲むようにハロー領域ＨＡＬ１が形成されることになる。
【０１２６】
そして、図２５に示すように、パターニングしたレジスト膜ＦＲ８を除去した後、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ９を塗布する。そして、このレジスト膜ＦＲ９に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ９をパターニングする。レジスト膜ＦＲ９のパターニングは、領域ＡＲ１を覆い、かつ、領域ＡＲ２を露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ９をマスクにしたイオン注入法により、ゲート電極Ｇ２に整合して、ソース領域形成用表面およびドレイン領域形成用表面の内部に、ハロー領域ＨＡＬ２と低濃度不純物領域ＥＸ２を形成する。具体的には、まず、例えば、ボロン（Ｂ）などのｐ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、ハロー領域ＨＡＬ２を形成する。このハロー領域ＨＡＬ２に導入されているｐ型不純物の不純物濃度は、ｐ型ウェルＰＷＬ２に導入されているｐ型不純物の不純物濃度よりも高くなっている。その後、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、低濃度不純物領域ＥＸ２を形成する。この低濃度不純物領域ＥＸ２は、ハロー領域ＨＡＬ２に内包されるように形成される。この結果、低濃度不純物領域ＥＸ２の周囲を囲むようにハロー領域ＨＡＬ２が形成されることになる。
【０１２７】
続いて、パターニングしたレジスト膜ＦＲ９を除去した後、半導体基板１Ｓの主面の全面に、例えば、酸化シリコン膜からなる絶縁膜を形成する。その後、図２６に示すように、この絶縁膜を異方性エッチングすることにより、ゲート電極Ｇ１の両側の側壁およびゲート電極Ｇ２の両側の側壁に、絶縁膜からなるサイドウォールＳＷを形成する。本実施の形態２において、サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。このとき、傾斜部ＳＬＰ２と、ドレイン領域側に近い素子分離領域ＳＴＩとにより挟まれた領域に残存しているポリシリコン膜ＰＦを覆うように、サイドウォールＳＷと同種類の絶縁膜が形成される。この結果、ドレイン領域側に近い素子分離領域ＳＴＩの側壁に形成されている導電性のポリシリコン膜ＰＦが、サイドウォールＳＷと同種類の絶縁膜（サイドウォールＳＷ）で覆われることになるため、このポリシリコン膜ＰＦに起因するショート不良やリーク電流の発生を防止することができる。
【０１２８】
次に、図２７に示すように、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ１０を塗布する。そして、このレジスト膜ＦＲ１０に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ１０をパターニングする。レジスト膜ＦＲ１０のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのドレイン形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、ドレイン領域形成用表面の内部に、高濃度不純物領域ＮＲ１Ｄを形成する。具体的には、１回の垂直イオン注入、あるいは、複数回の斜めイオン注入、あるいは、それらの適切な組合せにより、なるべく、傾斜部ＳＬＰ２に並行するような不純物濃度分布を有する高濃度不純物領域ＮＲ１Ｄを形成する。これにより、本実施の形態２では、低濃度不純物領域ＥＸ１Ｄおよび高濃度不純物領域ＮＲ１Ｄによって、高耐圧ＭＩＳＦＥＴのドレイン領域が形成される。このとき、傾斜部ＳＬＰ２に並行するように形成されたドレイン領域において、低濃度不純物領域ＥＸ１Ｄが高濃度不純物領域ＮＲ１Ｄよりも深い領域に形成される。
【０１２９】
その後、図２８に示すように、パターニングしたレジスト膜ＦＲ１０を除去した後、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ１１を塗布する。そして、このレジスト膜ＦＲ１１に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ１１をパターニングする。レジスト膜ＦＲ１１のパターニングは、領域ＡＲ１に形成される高耐圧ＭＩＳＦＥＴのソース形成領域を露出し、その他の領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１１をマスクにした垂直イオン注入法により、サイドウォールＳＷに整合して、ソース領域形成用表面の内部に、高濃度不純物領域ＮＲ１Ｓを形成する。具体的には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を垂直イオン注入法で半導体基板１Ｓ内に導入することにより、高濃度不純物領域ＮＲ１Ｓを形成する。この高濃度不純物領域ＮＲ１Ｓは、低濃度不純物領域ＥＸ１Ｓの外側に形成される。そして、高濃度不純物領域ＮＲ１Ｓに導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ１Ｓに導入されているｎ型不純物の不純物濃度よりも高くなっている。なお、高濃度不純物領域ＮＲ１Ｓの最深部は、低濃度不純物領域ＥＸ１Ｓの最深部よりも深くなるように形成される。これにより、低濃度不純物領域ＥＸ１Ｓおよび高濃度不純物領域ＮＲ１Ｓからなる高耐圧ＭＩＳＦＥＴのソース領域を形成することができる。
【０１３０】
続いて、図２９に示すように、パターニングしたレジスト膜ＦＲ１１を除去した後、半導体基板１Ｓ上に感光性のレジスト膜ＦＲ１２を塗布する。そして、このレジスト膜ＦＲ１２に対して、露光・現像処理を施すことにより、レジスト膜ＦＲ１２をパターニングする。レジスト膜ＦＲ１２のパターニングは、領域ＡＲ１を覆い、かつ、領域ＡＲ２を露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１２をマスクにしたイオン注入法により、サイドウォールＳＷに整合して、ソース領域形成用表面およびドレイン領域形成用表面の内部に、高濃度不純物領域ＮＲ２を形成する。具体的には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法で半導体基板１Ｓ内に導入することにより、高濃度不純物領域ＮＲ２を形成する。この高濃度不純物領域ＮＲ２は、低濃度不純物領域ＥＸ２の外側に形成される。そして、高濃度不純物領域ＮＲ２に導入されているｎ型不純物の不純物濃度は、低濃度不純物領域ＥＸ２に導入されているｎ型不純物の不純物濃度よりも高くなっている。なお、高濃度不純物領域ＮＲ２の最深部は、低濃度不純物領域ＥＸ２の最深部よりも深くなるように形成される。これにより、低濃度不純物領域ＥＸ２および高濃度不純物領域ＮＲ２からなる低耐圧ＭＩＳＦＥＴのソース領域とドレイン領域を形成することができる。なお、図２７に示す高濃度不純物領域ＮＲ１Ｄを形成する工程と、図２８に示す高濃度不純物領域ＮＲ１Ｓを形成する工程と、図２９に示す高濃度不純物領域ＮＲ２を形成する工程の順番は、本実施の形態２で示す順番に限らず、その他の順番で行なってもよい。
【０１３１】
次に、図３０に示すように、パターニングしたレジスト膜ＦＲ１２を除去した後、半導体基板１Ｓ上に、例えば、ニッケルプラチナ膜（図示せず）を形成する。このとき、ゲート電極Ｇ１〜Ｇ２の上面に直接接するようにニッケルプラチナ膜が形成される。同様に、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓの表面や高濃度不純物領域ＮＲ２の表面にもニッケルプラチナ膜が直接接する。
【０１３２】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ１〜Ｇ２を構成するポリシリコン膜ＰＦとニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１〜Ｇ２は、ポリシリコン膜ＰＦとシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ１〜Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓの表面や高濃度不純物領域ＮＲ２の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、高濃度不純物領域ＮＲ１Ｄ、ＮＲ１Ｓや高濃度不純物領域ＮＲ２においても低抵抗化を図ることができる。
【０１３３】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態２では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上に、高耐圧ＭＩＳＦＥＴＱ１および低耐圧ＭＩＳＦＥＴＱ２を形成することができる。その後は、前記実施の形態１で説明した配線工程を経ることにより、最終的に、本実施の形態２における半導体装置を製造することができる。
【０１３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１３６】
１  ＣＰＵ
１Ｓ  半導体基板
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
ＡＲ１  領域
ＡＲ２  領域
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＤＩＴ  溝
ＥＸ１Ｄ  低濃度不純物領域
ＥＸ１Ｓ  低濃度不純物領域
ＥＸ２  低濃度不純物領域
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
ＦＲ５  レジスト膜
ＦＲ６  レジスト膜
ＦＲ７  レジスト膜
ＦＲ８  レジスト膜
ＦＲ９  レジスト膜
ＦＲ１０  レジスト膜
ＦＲ１１  レジスト膜
ＦＲ１２  レジスト膜
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＨＡＬ１  ハロー領域
ＨＡＬ２  ハロー領域
ＩＬ１  層間絶縁膜
Ｌ１  配線
ＮＲ１Ｄ  高濃度不純物領域
ＮＲ１Ｓ  高濃度不純物領域
ＮＲ２  高濃度不純物領域
ＰＦ  ポリシリコン膜
ＰＬＧ  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｑ１  高耐圧ＭＩＳＦＥＴ
Ｑ２  低耐圧ＭＩＳＦＥＴ
ＳＬ  シリサイド膜
ＳＬＰ  傾斜部
ＳＬＰ２  傾斜部
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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