(57)【要約】【課題】大きな負荷容量を有する外部負荷が接続された場合でも、位相補償容量を小さくすることができる半導体集積回路装置を提供する。【解決手段】電源電圧端子とグランド電圧端子の間に直列に接続された第一ＭＯＳトランジスタと第二ＭＯＳランジスタとを有し、第一及び第二ＭＯＳランジスタの第一接続点から出力電流を出力する出力バッファを持つ半導体集積回路装置とする。この半導体集積回路装置は、第一ＭＯＳランジスタに基準電圧に基づいたバイアス電圧を出力するバイアス電圧生成回路と、位相補償容量を持ち基準電圧と第一接続点の電圧に基づいて第二ＭＯＳランジスタのゲート電圧を調整するバイアス調整回路とを更に有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧端子とグランド電圧端子の間に直列に接続された第一ＭＯＳトランジスタと第二ＭＯＳトランジスタとを有し、前記電源電圧端子、前記第一ＭＯＳトランジスタ、前記第二ＭＯＳトランジスタ、及び前記グランド電圧端子の順番にて接続されており、前記第一ＭＯＳトランジスタ及び前記第二ＭＯＳトランジスタを互いに接続する第一接続点から出力電流を外部に出力する出力バッファと、
前記電源電圧端子と前記グランド電圧端子の間に直列に接続された第三ＭＯＳトランジスタと電流源とを有し、前記電源電圧端子、前記第三ＭＯＳトランジスタ、前記電流源、及び前記グランド電圧端子の順番にて接続されており、基準電圧と前記第三ＭＯＳトランジスタ及び前記電流源を互いに接続する第二接続点の電圧に基づいて前記第三ＭＯＳトランジスタ及び前記第一ＭＯＳトランジスタのゲートに供給されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第一接続点と前記第二ＭＯＳトランジスタのゲート端子との間に位相補償を行う容量を持ち、前記第一接続点の電圧と前記基準電圧とに基づいて、前記第二ＭＯＳトランジスタのゲート電圧を調整するバイアス調整回路とを有する半導体集積回路装置。
【請求項２】
前記第一ＭＯＳトランジスタ、第二ＭＯＳトランジスタ及び第三ＭＯＳはＮＭＯＳトランジスタであり、
前記バイアス電圧生成回路は、一方の入力端子に前記基準電圧を受け、他方の入力端子に前記第二接続点の電圧を受けることで前記バイアス電圧を出力する第一差動アンプを有し、
前記バイアス調整回路は、一方の入力端子に前記基準電圧を受け他方の入力端子に前記第一接続点の電圧を受けることで前記第二ＭＯＳトランジスタのゲート電圧を出力する第二差動アンプを有する請求項１に記載の半導体集積回路装置。
【請求項３】
電源電圧端子とグランド電圧端子の間に直列に接続された第一ＭＯＳトランジスタと第二ＭＯＳトランジスタとを有し、前記電源電圧端子、前記第一ＭＯＳトランジスタ、前記第二ＭＯＳトランジスタ、及び前記グランド電圧端子の順番にて接続されており、前記第一ＭＯＳトランジスタ及び前記第二ＭＯＳトランジスタを互いに接続する第一接続点から出力電流を外部に出力する出力バッファと、
第一基準電圧に基づいて前記第一ＭＯＳトランジスタのゲートに供給されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第一接続点と前記第二ＭＯＳトランジスタのゲート端子との間に位相補償を行う容量を持ち、前記第一接続点の電圧と第二基準電圧とに基づいて、前記第二ＭＯＳトランジスタのゲート電圧を調整するバイアス調整回路とを有する半導体集積回路装置。
【請求項４】
前記第一基準電圧と前記第二基準電圧とは互いに同一の電圧値を持つ請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば外部負荷に電流を供給する半導体集積回路装置に関して有効な技術に関する。
【背景技術】
【０００２】
負荷に所定の出力電圧が供給される様にするには、フィードバック制御により、供給される出力電圧と所定の電圧との差を小さくする様に制御する回路が出力回路に設けられる。フィードバック制御を行った場合、出力回路が発振動作を引き起こす可能性があり、これを避けるために、上記出力回路には位相補償の容量が設けられる。位相補償の容量（以下、位相補償容量とも言う）は、負荷の比較的大きな変動により生じる負荷容量の変化に対して、発振動作が引き起こされるのを防ぐために、その値が比較的大きな容量が用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
負荷の比較的大きな変動に対しても、発振動作が引き起こされない様にするためには、比較的大きな容量値の位相補償容量を、出力回路に設けることが要求される。特に、この様な出力回路を半導体集積回路に設ける場合、位相補償容量は面積の増大を生じ、コスト上昇に繋がる。
【課題を解決するための手段】
【０００４】
一実施の形態による半導体集積回路装置は、電源電圧端子とグランド電圧端子の間に直列に接続された第一ＭＯＳトランジスタと第二ＭＯＳトランジスタとを有し、第一及び第二ＭＯＳトランジスタの第一接続点から出力電流を出力する出力バッファを持つ。この半導体集積回路装置は、第一ＭＯＳトランジスタに基準電圧に基づいたバイアス電圧を出力するバイアス電圧生成回路と、位相補償容量を持ち基準電圧と第一接続点の電圧に基づいて第二ＭＯＳトランジスタのゲート電圧を調整するバイアス調整回路とを更に有する。
【発明の効果】
【０００５】
一実施の形態によれば、第一接続点から出力電流が供給される外部負荷の負荷容量の大きさに依らず、出力電圧を一定にしつつ位相補償容量を小さくできる。
【図面の簡単な説明】
【０００６】
【図１】本実施の形態における半導体集積回路装置の回路図である。
【図２】本実施の形態の効果を示すための図である。
【図３】ＮＭＯＳトランジスタのゲート・ソース間電圧とソース・ドレイン間電流の関係を示す図である。
【図４】図２の構成の半導体集積回路装置ＩＣの出力電圧Ｖｏｕｔと、引き抜き電流Ｉｓｉｎｋ及び外部負荷電流ＯＬＩを足し合わせた電流との関係を示した図である。
【図５】ＰＭＯＳトランジスタのソース・ドレイン間電圧とソース・ドレイン間電流の関係を表した図である。
【図６】出力電圧に関するフィードバックループとゲインを表す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら、実施の形態について詳細に説明する。
【０００８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【０００９】
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１０】
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１２】
（実施の形態１）
図１は本実施の形態における半導体集積回路装置の回路図である。
【００１３】
半導体集積回路装置ＩＣは出力電流生成回路ＯＩＧＣを持つ。半導体集積回路装置ＩＣの外部に外部負荷ＯＬがある。半導体集積回路装置ＩＣは特に制限されないが、ＵＳＢデバイスの一部であり、図示しない出力電流生成回路ＯＩＧＣ等の半導体集積回路装置ＩＣ全体を制御するコントローラや、ＵＳＢデバイス外部から受けたデータを記憶するメモリ等も持つ。
【００１４】
出力電流生成回路ＯＩＧＣは出力バッファＯＢと、バイアス電圧生成回路ＢＶＧＣと、バイアス調整回路ＢＡＣとを持つ。
【００１５】
出力バッファＯＢは第一ＮＭＯＳトランジスタＱＮ１と、第二ＮＭＯＳトランジスタＱＮ２とを有する。ここでＮＭＯＳトランジスタはＮ型金属酸化膜半導体で構成されたトランジスタであり、負の電荷を持つ電子が電流を運び、金属と半導体の間に酸化膜等の絶縁膜を挟んだ構造のトランジスタ素子である。後に出てくるＰＭＯＳトランジスタはＰ型金属酸化膜半導体で構成されたトランジスタであり、正の電荷を持つホールが電流を運び、金属と半導体の間に酸化膜等の絶縁膜を挟んだ構造のトランジスタ素子である。第一ＮＭＯＳトランジスタＱＮ１のドレインは電源電圧Ｖｃｃが供給される電源端子に接続される。第一ＮＭＯＳトランジスタＱＮ１のソースは第二ＮＭＯＳトランジスタＱＮ２のドレインに接続される。第二ＮＭＯＳトランジスタのソースはグランド電圧ＧＮＤが供給されるグランド端子に接続される。第一ＮＭＯＳトランジスタＱＮ１のソースと第二ＮＭＯＳトランジスタＱＮ２のドレインとを接続する接続点からは出力電流が外部に出力され、この接続点の電圧は出力電圧Ｖｏｕｔとなっている。
【００１６】
バイアス電圧生成回路ＢＶＧＣは第三ＮＭＯＳトランジスタＱＮ３と、基準電流源ＩｒｅｆＳと、第一差動アンプＡＭＰ１とを有する。第三ＮＭＯＳトランジスタＱＮ３のドレインは電源端子に接続される。基準電流源ＩｒｅｆＳには基準電流Ｉｒｅｆが流れる。第三ＮＭＯＳトランジスタＱＮ３のソースは基準電流源ＩｒｅｆＳの一方の端子に接続される。基準電流源ＩｒｅｆＳの他方の端子はグランド端子に接続される。第一差動アンプＡＭＰ１の非反転入力端子には基準電圧Ｖｒｅｆが入力される。第一差動アンプＡＭＰ１の反転入力端子には第三ＮＭＯＳトランジスタＱＮ３のソースの電圧が入力される。第一差動アンプＡＭＰ１の出力であるバイアス電圧ＢＩＡＳは第三ＮＭＯＳトランジスタＱＮ３及び第一ＮＭＯＳトランジスタＱＮ１のゲートに入力される。
【００１７】
バイアス調整回路ＢＡＣは第二差動アンプＡＭＰ２と位相補償容量ＰＣＣとを有する。第二差動アンプＡＭＰ２の反転入力端子には基準電圧Ｖｒｅｆが入力される。第二差動アンプＡＭＰ２の非反転入力端子には第一ＮＭＯＳトランジスタＱＮ１のソースと第二ＮＭＯＳトランジスタＱＮ２のドレインとを接続する接続点の出力電圧Ｖｏｕｔが入力される。第二差動アンプＡＭＰ２の出力電圧は第二ＮＭＯＳトランジスタＱＮ２のゲートに入力される。位相補償容量ＰＣＣの一端は第一ＮＭＯＳトランジスタＱＮ１のソースと第二ＮＭＯＳトランジスタＱＮ２のドレインとを接続する接続点と接続される。位相補償容量ＰＣＣの他端は第二ＮＭＯＳトランジスタＱＮ２のゲートと接続される。
【００１８】
外部負荷ＯＬは半導体集積回路装置ＩＣから出力電流を受ける。この出力電流が出力される、第一ＮＭＯＳトランジスタＱＮ１のソースと第二ＮＭＯＳトランジスタＱＮ２のドレインとの接続点の電圧は、出力電圧Ｖｏｕｔとなっている。外部負荷ＯＬは外部負荷容量ＯＬＣと外部電流源ＯＩＳを持つ。外部負荷ＯＬは出力電流を受けることで外部負荷電流ＯＬＩが流れる。出力電流は外部負荷電流ＯＬＩとなる。
【００１９】
次に動作について説明する。第一差動アンプＡＭＰ１の非反転入力端子に受ける基準電圧Ｖｒｅｆと第一差動アンプＡＭＰ１の反転入力端子の電圧が一致するように第三ＮＭＯＳトランジスタＱＮ３のゲート電圧となるバイアス電圧ＢＩＡＳが制御される。よって第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３のゲート電圧は基準電圧Ｖｒｅｆ＋第三ＮＭＯＳトランジスタＱＮ３のゲート・ソース間電圧Ｖｇｓとなる。第三ＮＭＯＳトランジスタＱＮ３のゲート・ソース間電圧Ｖｇｓは、基準電流源ＩｒｅｆＳの基準電流Ｉｒｅｆが第三ＮＭＯＳトランジスタＱＮ３のソース・ドレイン間電流Ｉｄｓとなるような電圧であるため、第三ＮＭＯＳトランジスタの閾値電圧Ｖｔｈよりも少し大きなものとなる。ここで、第一ＮＭＯＳトランジスタＱＮ１と第三ＮＭＯＳトランジスタＱＮ３とはゲート長が等しくなっており、第一ＮＭＯＳトランジスタＱＮ１のゲート幅は第三ＮＭＯＳトランジスタＱＮ３のｋ倍（ｋは１以上の数）となっており、第一ＮＭＯＳトランジスタＱＮ１は第三ＮＭＯＳトランジスタＱＮ３よりも大きな電流を流すことができるものである。バイアス電圧ＢＩＡＳは、基準電圧Ｖｒｅｆ、第三ＮＭＯＳトランジスタの閾値電圧Ｖｔｈ及び基準電流Ｉｒｅｆにより決まるものであり、出力電流（外部負荷電流ＯＬＩ）に依存しないものである。
【００２０】
第二差動アンプＡＭＰ２の反転入力端子に受ける基準電圧Ｖｒｅｆと第二差動アンプＡＭＰ２の非反転入力端子の出力電圧Ｖｏｕｔが一致するように第二ＮＭＯＳトランジスタＱＮ２のゲート電圧が制御される。バイアス調整回路ＢＡＣは、出力電圧Ｖｏｕｔが一定になりつつ外部負荷電流ＯＬＩが生成されるような制御を行っている。具体的にバイアス調整回路ＢＡＣは、第一ＮＭＯＳトランジスタＱＮ１のソース・ドレイン電流Ｉｄｓから、第二ＮＭＯＳトランジスタＱＮ２のソース・ドレイン電流Ｉｄｓが差し引かれることで、外部負荷電流ＯＬＩが生成されるように、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を制御している。
【００２１】
出力電流生成回路ＯＩＧＣは、出力電流としての外部負荷電流ＯＬＩがどのような電流値であっても、出力電圧Ｖｏｕｔが一定になるように制御しているため、定電圧生成回路である。
【００２２】
図２は本実施の形態の効果を示すための図である。
【００２３】
出力バッファの第二ＮＭＯＳトランジスタＱＮ２が引き抜き電流源ＩｓｉｎｋＳであり、一定の引き抜き電流Ｉｓｉｎｋを流すものであると仮定した。よって、バイアス調整回路ＢＡＣはない。その他は図１の半導体集積回路装置ＩＣと同じであるとした。
【００２４】
図３に示すように、ＮＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓとソース・ドレイン間電流Ｉｄｓの関係は、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超えると急激に（指数関数的に）ソース・ドレイン間電流Ｉｄｓが増えるような関係となっている。
【００２５】
図４は図２の構成の半導体集積回路装置ＩＣの出力電圧Ｖｏｕｔと、引き抜き電流Ｉｓｉｎｋ及び外部負荷電流ＯＬＩを足し合わせた電流との関係を示した図である。
【００２６】
引き抜き電流源ＩｓｉｎｋＳがあるために、第二ＮＭＯＳトランジスタＱＮ２には最低引き抜き電流Ｉｓｉｎｋが流れる。よって出力電圧Ｖｏｕｔは図４の引き抜き電流Ｉｓｉｎｋの箇所よりも右側の部分に分布する。第一ＮＭＯＳトランジスタＱＮ１や第三ＮＭＯＳトランジスタＱＮ３に印加されるバイアス電圧ＢＩＡＳが一定であるために、外部負荷電流ＯＬＩが大きくなれば第一ＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧Ｖｇｓを大きくする必要がある。このことにより、図４のように図３のグラフを９０度右回転したような出力電圧Ｖｏｕｔ特性が得られる。よって図４に示すように出力電圧Ｖｏｕｔを表す曲線の傾きは小さいので、外部負荷電流ＯＬＩが大きくなったとしても、出力電圧Ｖｏｕｔの減少は小さいものとなる。尚、第一ＮＭＯＳトランジスタＱＮ１の閾値電圧Ｖｔｈと第三ＮＭＯＳトランジスタＱＮ３の閾値電圧Ｖｔｈは等しいものとする。バイアス電圧発生回路ＢＶＧＣの第三ＮＭＯＳトランジスタＱＮ３のゲートにバイアス電圧ＢＩＡＳが印加された際、基準電流Ｉｒｅｆが流れるようになっている。よって、この基準電流Ｉｒｅｆに相当する分だけ第三ＮＭＯＳトランジスタＱＮ３のゲート・ソース間電圧Ｖｇｓは、第三ＮＭＯＳトランジスタの閾値電圧Ｖｔｈよりも少し大きなものとなっており、これに相当するのが電圧αである。それに伴って、出力電圧Ｖｏｕｔを表す曲線は、図４のように電圧を表す縦軸と、電圧値（Ｖｔｈ−α）にて交わる形となる。
【００２７】
ここで、図１の構成を考えてみる。バイアス調整回路ＢＡＣは、出力電圧Ｖｏｕｔを一定に保つように、外部負荷ＯＬのための外部負荷電流ＯＬＩを供給するために、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を調整する。図４にて説明したように、第二ＮＭＯＳトランジスタＱＮ２が引き抜き電流源ＩｓｉｎｋＳであった場合、外部負荷電流ＯＬＩが大きくなったとしても、出力電圧Ｖｏｕｔの減少は小さいものとなる。よってバイアス調整回路ＢＡＣにおいて、出力電圧Ｖｏｕｔが一定になりつつ外部負荷電流ＯＬＩが生成されるように、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を調整するための電圧調整幅は、外部負荷電流ＯＬＩの変動が大きくても小さくてよくなる。よってバイアス調整回路ＢＡＣのゲインを小さく出来るため、位相補償容量ＰＣＣを小さく出来る。半導体集積回路装置ＩＣとしては、色々な外部負荷ＯＬに対応する必要がある。よって接続される外部負荷ＯＬの持つ外部負荷容量ＯＬＣの容量値や外部電流源ＯＩＳが電流量の範囲が広くても、半導体集積回路装置ＩＣは対応する必要がある。このような理由で、外部負荷電流ＯＬＩの変動が大きくても、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を調整するための電圧調整幅が小さくても良いことはメリットが大きい。更に大きな外部負荷容量ＯＬＣであれば大きな位相補償容量が必要となるため、位相補償容量ＰＣＣを小さくできることはメリットが大きい。
【００２８】
図５はＰＭＯＳトランジスタのソース・ドレイン間電圧Ｖｄｓとソース・ドレイン間電流Ｉｄｓの関係を表す曲線である。
【００２９】
図１の構成において、第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３をＰＭＯＳトランジスタに置き換えることを考える。バイアス電圧ＢＩＡＳをバイアス調整回路ＢＡＣは調整できない。バイアス調整回路ＢＡＣが調整できるのは出力電圧Ｖｏｕｔであり、置き換えられたＰＭＯＳトランジスタのソース・ドレイン間電圧Ｖｄｓである。図５のように、ソース・ドレイン間電圧Ｖｄｓが増加しても飽和領域に入ると、非飽和領域に比べてソース・ドレイン間電流Ｉｄｓは増加しない。よってＰＭＯＳトランジスタを飽和領域にて動作させるならば、引き抜き電流Ｉｓｉｎｋ＋外部負荷電流ＯＬＩ（引き抜き電流Ｉｓｉｎｋと外部負荷電流ＯＬＩを足し合わせた電流のこと。）の変動に伴い、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を大きく変動させる必要が出てくる。ＰＭＯＳトランジスタを非飽和領域にて動作させる場合は、引き抜き電流Ｉｓｉｎｋ＋外部負荷電流ＯＬＩの変動に伴う第二ＮＭＯＳトランジスタＱＮ２のゲート電圧の変動を小さくできる。しかしながら、非飽和領域から飽和領域に至る図５の曲線の傾きが大きく変わる領域がある。この傾きが大きく変わる領域にてＰＭＯＳトランジスタを動作させるならば、バイアス調整回路ＢＡＣの設計が難しくなる。傾きが大きく変わる領域を用いないでＰＭＯＳトランジスタを非飽和領域にて動作させる場合は、引き抜き電流Ｉｓｉｎｋ＋外部負荷電流ＯＬＩの変動に伴う第二ＮＭＯＳトランジスタＱＮ２のゲート電圧の変動を小さくできるが、ＰＭＯＳトランジスタの面積を大きく取る必要が出てくるため、半導体集積回路装置ＩＣの面積が大きくなる。よって図１のように、第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３を用いるのがよい。この場合、バイアス調整回路ＢＡＣにより第一ＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧Ｖｇｓが調整可能であるために、第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を調整するための電圧調整幅は、外部負荷電流ＯＬＩの変動が大きくても小さくてよくなる。よってバイアス調整回路ＢＡＣのゲインを小さく出来、このことによって、位相補償容量ＰＣＣを小さく出来る。
【００３０】
図６は出力電圧に関するフィードバックループとゲインを表す図である。
【００３１】
図１の構成の半導体集積回路装置ＩＣにおいて、出力電圧Ｖｏｕｔが関係するフィードバックループは、出力電圧Ｖｏｕｔが第二差動アンプＡＭＰ２の非反転入力端子に入力されて、第二差動アンプＡＭＰ２の出力電圧が出力バッファＯＢの第二ＮＭＯＳトランジスタＱＮ２のゲートに入力される経路１がある。更にこのフィードバックループは第二差動アンプＡＭＰ２の出力電圧が出力バッファＯＢの第二ＮＭＯＳトランジスタＱＮ２のゲートに入力されて、第一ＮＭＯＳトランジスタＱＮ１のソースと第二ＮＭＯＳトランジスタＱＮ２のドレインとの接続点の出力電圧Ｖｏｕｔが第二差動アンプの非反転入力端子に入力される経路２がある。
【００３２】
経路１の電圧の利得を電圧利得Ａｖ１、経路２の電圧の利得を電圧利得Ａｖ２とする。電圧利得Ａｖ１は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの差分を増幅する形となっているために高い。しかしながら、電圧利得Ａｖ２は、ゲートに一定のバイアス電圧ＢＩＡＳを受ける第一ＮＭＯＳトランジスタＱＮ１に流れるソース・ドレイン間電流Ｉｄｓから、第二差動アンプＡＭＰ２の出力電圧をゲートに受ける第二ＮＭＯＳトランジスタＱＮ２のソース・ドレイン間電流Ｉｄｓが差し引かれることにより出力電圧Ｖｏｕｔを得る構成のため、１以下となっている。
【００３３】
出力電圧Ｖｏｕｔが得られる第一ＮＭＯＳトランジスタＱＮ１と第二ＮＭＯＳトランジスタＱＮ２との接続点は、経路２に存在し電圧利得Ａｖ２であるためにゲインが低い箇所となるため、出力負荷容量ＯＬＣの影響が小さくなる箇所となっている。よって、位相補償に必要な容量値を電圧利得Ａｖ２倍とすることができ、位相補償容量ＰＣＣを低容量値とできるために半導体集積回路装置ＩＣの小型化が可能となる。
【００３４】
本実施の形態によれば、バイアス電圧生成回路ＢＶＧＣにて基準電圧Ｖｒｅｆと第三ＮＭＯＳトランジスタＱＮ３のソース電圧とに基づいてバイアス電圧ＢＩＡＳが生成される。更にバイアス調整回路ＢＡＣにて基準電圧と第一ＮＭＯＳトランジスタのソース電圧とに基づいて第二ＮＭＯＳトランジスタＱＮ２のゲート電圧が生成される。このようにバイアス電圧ＢＩＡＳが生成されることで、第一ＮＭＯＳトランジスタＱＮ１のゲート電圧が決定され、図４に示すように比較的に外部負荷電流ＯＬＩの変動に伴う出力電圧Ｖｏｕｔの変動が小さな形となる。更にバイアス調整回路による第二ＮＭＯＳトランジスタＱＮ２のゲート電圧を調整するための電圧調整幅が小さくても、第一ＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧Ｖｇｓが調整可能となり、出力電圧Ｖｏｕｔの変動を抑えることができる。このことにより、位相補償容量ＰＣＣを小さく出来る。
【００３５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３６】
例えば本実施の形態によれば、第一差動アンプＡＭＰ１及び第二差動アンプＡＭＰ２に入力される基準電圧Ｖｒｅｆは同じ値であったが、それぞれ異なる基準電圧としてもよい。但し基準電圧Ｖｒｅｆを本実施の形態のように、第一差動アンプＡＭＰ１及び第二差動アンプＡＭＰ２に入力される基準電圧Ｖｒｅｆを同じにした場合以下の利点がある。第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３のソース電圧、ゲート電圧、及びドレイン電圧が一致するように制御されるために、第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３に流れるソース・ドレイン間電流Ｉｄｓが第一ＮＭＯＳトランジスタＱＮ１及び第三ＮＭＯＳトランジスタＱＮ３のゲート幅及びゲート長に依存して比例関係が定まるようになる。よって半導体集積回路装置ＩＣの設計が簡単なものとなる。
【符号の説明】
【００３７】
ＩＣ            半導体集積回路装置
ＯＩＧＣ          出力電流生成回路
ＯＬ            外部負荷
ＯＢ            出力バッファ
ＢＶＣＧ          バイアス電圧生成回路
ＢＡＣ            バイアス調整回路
ＱＮ１            第一ＮＭＯＳトランジスタ
ＱＮ２            第二ＮＭＯＳトランジスタ
Ｖｃｃ            電源電圧
ＧＮＤ            グランド電圧
Ｖｏｕｔ          出力電圧
ＱＮ３            第三ＮＭＯＳトランジスタ
ＩｒｅｆＳ          基準電流源
Ｉｒｅｆ          基準電流
ＡＭＰ１          第一差動アンプ
ＢＩＡＳ          バイアス電圧
ＡＭＰ２          第二差動アンプ
ＰＣＣ            位相補償容量
Ｖｒｅｆ          基準電圧
ＯＬＣ            外部負荷容量
ＯＩＳ            外部電流源
ＯＬＩ            外部負荷電流
ＩｓｉｎｋＳ        引き抜き電流源
Ｉｓｉｎｋ          引き抜き電流
【図１】
2013211681.tif 000003
【図２】
2013211681.tif 000004
【図３】
2013211681.tif 000005
【図４】
2013211681.tif 000006
【図５】
2013211681.tif 000007
【図６】
2013211681.tif 000008