(57)【要約】【課題】  本発明が解決しようとする課題は、耐圧向上を可能にする半導体装置の製造方法を提供することである。【解決手段】  上記課題を解決するために、実施形態の半導体装置の製造方法は、半導体基板上にマスクを形成する工程と、前記半導体基板に第１トレンチを形成する工程と、前記マスクの断面形状が上部の幅よりも前記マスク下部の幅が長く、かつ前記第１トレンチ間のトレンチ幅の方が前記マスクの下部の幅よりも長くなるように前記マスクを加工する工程と、前記第１トレンチ内に複数の半導体膜を形成する工程と、前記マスクの上部まで前記半導体膜を研磨する工程と、前記半導体膜に第２トレンチを形成する工程と、前記第２トレンチにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面にゲート電極を形成する工程とを有する。【選択図】図２
2013157574.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマスクを形成する工程と、
前記半導体基板に第１トレンチを形成する工程と、
前記マスクの断面形状が上部の幅よりも前記マスク下部の幅が長く、かつ前記第１トレンチ間のトレンチ幅の方が前記マスクの下部の幅よりも長くなるように前記マスクを加工する工程と、
前記第１トレンチ内に複数の半導体膜を形成する工程と、
前記マスクの上部まで前記半導体膜を研磨する工程と、
前記半導体膜に第２トレンチを形成する工程と、
前記第２トレンチにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記マスクの断面形状が半円型となるように加工する請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えば電力用ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造として、プレーナ型ＭＯＳＦＥＴやトレンチ型ＭＯＳＦＥＴが採用されている。また、ＭＯＳＦＥＴのチャネル幅を基板の深さ方向に設けた、いわゆる３Ｄ（Ｔｈｒｅｅ−Ｄｉｍｅｎｔｉｏｎａｌ）型も考えられている。このような３Ｄ型のＭＯＳＦＥＴにおいては更なる耐圧の向上が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１９６５７３号公報
【特許文献２】特開平１０−３３５４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、耐圧向上を可能にする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、実施形態の半導体装置の製造方法は、半導体基板上にマスクを形成する工程と、前記半導体基板に第１トレンチを形成する工程と、前記マスクの断面形状が上部の幅よりも前記マスク下部の幅が長く、かつ前記第１トレンチ間のトレンチ幅の方が前記マスクの下部の幅よりも長くなるように前記マスクを加工する工程と、前記第１トレンチ内に複数の半導体膜を形成する工程と、前記マスクの上部まで前記半導体膜を研磨する工程と、前記半導体膜に第２トレンチを形成する工程と、前記第２トレンチにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面にゲート電極を形成する工程とを有する。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係る半導体装置１の斜視図。
【図２】（ａ）〜（ｈ）は製造工程毎に示す半導体装置１の断面図。
【図３】（ａ）と（ｂ）は比較例に係る製造工程の一部を示す半導体装置１の断面図。
【図４】（ａ）と（ｂ）は変形例１に係る製造工程の一部を示す半導体装置１の断面図。
【図５】（ａ）と（ｂ）は変形例２に係る製造工程の一部を示す半導体装置１の断面図。
【図６】（ａ）と（ｂ）は変形例３に係る製造工程の一部を示す半導体装置１の断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の一実施形態の製造方法について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。本実施形態を説明する際、便宜的にＺ軸の正の方向を上、その逆を下とする。なお、本実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。また、以下の説明において、ｎ＋、ｎの表記は、不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高いことを示す。
【０００８】
図１は、一実施形態に係る半導体装置１の斜視図、図２は（ａ）〜（ｈ）は製造工程毎に示す半導体装置１の断面図を示している。
【０００９】
図１に示すように本実施形態に係る半導体装置１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のチャネル幅が基板の深さ方向に沿って設けられた、いわゆる３Ｄ（Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ）型である。
【００１０】
その製造方法はまず、ｎ型シリコン基板１０（半導体基板）を用意し、熱酸化法によってｎ型シリコン基板１０に二酸化シリコン（ＳｉＯ２）を成膜する。二酸化シリコンの熱酸化法による成膜はあくまで一例であり、例えば化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）によって形成することも可能である。そして、フォトエッチングにより第１トレンチ３０を形成する領域の二酸化シリコンを開口させて、図２（ａ）に示すようなマスク４０ａを形成する。なお、マスク４０ａに用いた二酸化シリコンはあくまで一例であり、例えば窒化シリコン（ＳｉＮ）等の材料でも実施は可能である。
【００１１】
そして、上記マスク４０ａ上に上部の長さが下部の長さよりも短い、例えば台形のような断面形状を有するレジストを塗布する。そして、異方性ドライエッチング、例えば反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；ＲＩＥ）を施すことで、ｎ型シリコン基板１０に例えば深さ１０〜２０μｍ程度の第１トレンチ３０が形成される。ここで、ｎ型シリコン基板１０の第１トレンチ３０が形成されている以外の箇所、すなわち、マスク４０ａが形成されているｎ型シリコン基板１０のＸ方向の長さをトレンチ幅と呼ぶ。そして、図２の（ｂ）に示すように、例えば、等方性ウエットエッチング等をすることにより、マスク４０ａの下部の長さが、トレンチ幅の長さよりも短くなるように、マスク４０ａはエッチングされる。
【００１２】
次に、図２の（ｃ）に示すように、第１トレンチ３０内を含むｎ型シリコン基板１０上に、例えば、合計の厚さが１０μｍ程度になるように、ｎ型ドリフト層１１（半導体膜）、ｐ型ベース層１２（半導体膜）、及びｎ＋型ソース層１３（半導体膜）を成長させる。このとき、成長させたｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３は、下地であるｎ型シリコン基板１０が単結晶シリコンの場合には、ｎ型シリコン基板１０の結晶形状が受け継がれるため単結晶になりやすい。すなわちｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３はｎ型シリコン基板１０上ではエピタキシャル成長する。
【００１３】
この後、研磨剤を使用することにより機械による研磨効果を増大させ、平滑な研磨面を得ることが可能となる化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）により、ｎ型シリコン基板１０上のｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３を図２の（ｄ）に示すようにマスク４０ａの上部まで研磨する。従って、マスク４０ａの役割は、第１トレンチ３０を形成する際のマスクとしての役割だけでなく、ＣＭＰ時の研磨ストッパーとしての役割も有する。
【００１４】
次に、図２の（ｅ）に示すようにｎ型ドリフト層１１、ｐ型ベース層１２、ｎ＋型ソース層１３、及びマスク４０ａ上に、第２トレンチ形成用マスク４１が形成される。第２トレンチ形成用マスク４１には、例えば二酸化シリコンが用いられるが、窒化シリコン等でも実施は可能である。第２トレンチ形成用マスク４１は、例えばＣＶＤによって形成される。第２トレンチ形成用マスク４１は、ｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３がＹ方向において周期的に露出するように、フォトエッチングによってパターニング形成される。
【００１５】
そして、パターニング形成した第２トレンチ形成用マスク４１をマスクとしてｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３を、例えばＲＩＥ等によりエッチングする。このエッチングによって、ｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３が掘られて、Ｘ方向及びＹ方向に、複数の第２トレンチ３１が形成される。第２トレンチ３１を形成した後は、第２トレンチ形成用マスク４１は除去される。その後、図２の（ｆ）に示すように、第２トレンチ３１上にゲート絶縁膜１４がＣＶＤ等により成膜される。ゲート絶縁膜１４には、例えば二酸化シリコン等が用いられる。また、ゲート絶縁膜１４の膜厚は、例えば１００ｎｍの厚さで形成される。
【００１６】
次に、図２の（ｇ）に示すように、ゲート絶縁膜１４上にゲート電極１５がＣＶＤ等によって形成される。ゲート電極１５には、例えばポリシリコンが用いられる。そして最終的に、図２の（ｈ）に示すように、ＲＩＥ等によってゲート絶縁膜１４、及び第２トレンチ３１上のゲート電極１５が露出するようにパターニングされる。
【００１７】
以上の工程により、半導体装置１は製造される。
【００１８】
ここで、本実施形態に係る半導体装置１の動作機構について説明する。ゲート電極１５にオン電圧を印加することでゲート絶縁膜１４に隣接するｐ型ベース層１２にチャネルが形成される。半導体装置１では、Ｘ方向に沿ったｐ型ベース層１２の長さがチャネル長に対応する。また、Ｚ方向に沿ったゲート絶縁膜１４の深さに対応するｐ型ベース層１２の長さはチャネル幅となる。ｐ型ベース層１２のチャネル長方向の全体にチャネルが形成されると、ソース領域であるｎ＋ソース層１３からドリフト領域であるｎ型ドリフト層１１を介して、ドレイン領域であるｎ型シリコン基板１０に電流が流れる。以上のように、半導体装置１は動作する。
【００１９】
次に本実施形態の製造方法の効果について、比較例を用いて説明する。
【００２０】
図３の（ａ）と（ｂ）は比較例に係る製造工程の一部を示す半導体装置１の断面図を示している。一実施形態に係る半導体装置１の製造方法と比較した際、図３の（ａ）は図１の（ｃ）に該当し、図３の（ｂ）は図１の（ｄ）に該当する。比較例の製造方法が、一実施形態に係る製造方法と異なる点は、マスク４０ｂの上部よりも下部の長さの方が長く、かつトレンチ幅の方がマスク４０ｂの下部の長さよりも長くなるように加工していない点である。すなわち、比較例ではマスク４０ｂの断面形状が台形型となるように加工していない。
【００２１】
マスク４０ｂを使用してｎ型シリコン基板１０に第１トレンチ３０を形成後、第１トレンチ３０内にｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３を成膜すると、図３の（ａ）に示すように、Ｚ方向に関して上に堆積していくにつれて、ｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３が広がった形状で成長してしまう。すなわち、第１トレンチ３０の上部にいくにつれてｎ型ドリフト層１１が薄くなって成長してしまう。これは、マスク４０ｂの下部とトレンチ幅の長さが略同様のため、第１トレンチ３０の側面から成長する、いわゆるラテラルオーバーグロースによるエピタキシャル成長が、Ｚ方向に堆積していくにつれて進みにくいためと考えられる。そして、ｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３がマスク４０ｂの上部までＣＭＰ等により研磨され、図３の（ｂ）に示されるような構造を得る。
【００２２】
上記のような構造の場合、第１トレンチ３０の上部において、ドレイン領域となるｎ型シリコン基板１０とｐ型ベース層１２の間隔（ｎ型ドリフト層１１の長さ）が狭くなってしまうため、結果として半導体装置１の耐圧が劣化してしまうという問題が生じる。
【００２３】
本実施形態の製造方法の場合、マスク４０ａの上部よりも下部の長さの方が長く、かつトレンチ幅の方がマスク４０ａの下部の長さよりも長くなるように加工する、例えば、断面形状が台形型となるようにマスク４０ａを加工することにより、第１トレンチ３０内にｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３を成膜した際に、ｎ型ドリフト層１１が均一に堆積される。すなわち、Ｚ方向に関して上に堆積していくにつれても、ｎ型ドリフト層１１、ｐ型ベース層１２、及びｎ＋型ソース層１３の厚さは均一となる。
【００２４】
これは、断面形状が台形型かつ下部の長さがトレンチ幅よりも短いマスク４０ａを用いることで、トレンチピラー５０上部からもラテラルオーバーグロースによるエピタキシャル成長が促進されるため、第１トレンチ３０の形状に対して略均一の厚さを有するｎ型ドリフト層１１の堆積が可能となる。すなわちｎ型ドリフト層１１の厚さも十分確保できるため、結果として、従来よりも優れた耐圧を有する半導体装置１を作製することができる。
【００２５】
次に変形例１に係る製造方法について説明する。
【００２６】
図４は変形例１に係る製造工程の一部を示す半導体装置１の断面図を示している。一実施形態に係る半導体装置１の製造方法と比較した際、図４の（ａ）は図１の（ｃ）に該当し、図４の（ｂ）は図１の（ｄ）に該当する。変形例１の製造方法が、一実施形態に係る製造方法と異なる点は、マスク４０ｃの断面形状が半円型な点である。半円型のマスク４０ｃの下部の長さが、トレンチ幅の長さよりも短い点は同様である。
【００２７】
上記のような断面形状が半円型のマスク４０ｃを作製する方法として、異方性ドライエッチング処理前に、マスク４０ｃ上に形成するレジストをガラス転移温度以上の高温で熱処理することによりレジストを半円型に融解させ、ＲＩＥ等でエッチングを行い、等方性ウエットエッチングによりマスク４０ｃの下部の長さをトレンチ幅よりも短くする方法等が挙げられる。
【００２８】
変形例１に係るマスク４０ｃを使用して半導体装置１を作製した場合も、一実施形態と同様の効果が得られる。すなわち、第１トレンチ３０上部においても略均一な厚さを有するｎ型ドリフト層１１を作製することが可能となり、結果として従来よりも耐圧を有する半導体装置１の作製が可能となる。
【００２９】
次に変形例２に係る製造方法について説明する。
【００３０】
図５は変形例２に係る製造工程の一部を示す半導体装置１の断面図を示している。一実施形態に係る半導体装置１の製造方法と比較した際、図５の（ａ）は図１の（ｃ）に該当し、図５の（ｂ）は図１の（ｄ）に該当する。変形例２の製造方法が、一実施形態に係る製造方法と異なる点は、マスク４０ｄの断面形状が裾引き型な点である。裾引き型のマスク４０ｄの下部の長さが、トレンチ幅の長さよりも短い点は同様である。
【００３１】
上記のような断面形状が半円型のマスク４０ｄを作製する方法としては、一実施形態のマスク４０ａの作製法と同様に、異方性ドライエッチングと等方性ウエットエッチングによる方法等が挙げられる。
【００３２】
変形例２に係るマスク４０ｄを使用して半導体装置１を作製した場合も、一実施形態と同様の効果が得られる。すなわち、第１トレンチ３０上部においても略均一な厚さを有するｎ型ドリフト層１１を作製することが可能となり、結果として従来よりも耐圧を有する半導体装置１の作製が可能となる。
【００３３】
次に変形例３に係る製造方法について説明する。
【００３４】
図６は変形例３に係る製造工程の一部を示す半導体装置１の断面図を示している。一実施形態に係る半導体装置１の製造方法と比較した際、図６の（ａ）は図１の（ｃ）に該当し、図６の（ｂ）は図１の（ｄ）に該当する。変形例３の製造方法が、一実施形態に係る製造方法と異なる点は、マスク４０ｅの断面形状が断面形状であることに加え、Ｙ方向においても複数の凹形状を形成させた点である。マスク４０ｅのＸ方向における下部の長さが、トレンチ幅の長さよりも短い点は同様である。
【００３５】
上記のような断面形状が半円型のマスク４０ｅを作製する方法としては、一実施形態のマスク４０ａの作製法と同様に、異方性ドライエッチングと等方性ウエットエッチングによる方法等が挙げられる。なお、Ｙ方向の凹形状はトレンチピラー５０の上部が露出するように形成しても良いが、その場合は、第１トレンチ３０を形成してから凹形状を形成することとなる。
【００３６】
変形例３に係るマスク４０ｅを使用して半導体装置１を作製した場合も、一実施形態と同様の効果が得られる。すなわち、第１トレンチ３０上部においても略均一な厚さを有するｎ型ドリフト層１１を作製することが可能となり、結果として従来よりも耐圧を有する半導体装置１の作製が可能となる。
【００３７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３８】
１…半導体装置、１０…ｎ型シリコン基板（半導体基板）、１１…ｎ型ドリフト層（半導体膜）、１２…ｐ型ベース層（半導体膜）、１３…ｎ＋型ソース層（半導体膜）、１４…ゲート絶縁膜、１５…ゲート電極、３０…第１トレンチ、３１…第２トレンチ、４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ…マスク、４１…第２トレンチ形成用マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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