(57)【要約】【課題】ロウキャッシュレジスタを利用しないタイプの半導体装置との間での互換性を確保する。【解決手段】半導体装置１０は、メモリセルアレイ２０−１と、ロウキャッシュレジスタ２３と、ロウアドレスが入力された場合に、該ロウアドレスによって示されるメモリセルアレイ２０−１内のページをオープンするとともにメモリセルアレイ２０−１をロウキャッシュレジスタ２３に接続し、その後、メモリセルアレイ２０−１をロウキャッシュレジスタ２３から切り離すアレイ制御回路３６とを備える。アレイ制御回路３６は、メモリセルアレイ２０−１をロウキャッシュレジスタ２３から切り離した後に上記ページがクローズされ、その後ライトコマンドが発行された場合に、上記ページを再度オープンするとともにメモリセルアレイ２０−１をロウキャッシュレジスタ３６に再度接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、
ロウキャッシュレジスタと、
ロウアドレスが入力された場合に、該ロウアドレスによって示される前記メモリセルアレイ内のページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、その後、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離すアレイ制御回路とを備え、
前記アレイ制御回路は、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離した後に前記ページがクローズされ、その後ライトコマンドが発行された場合に、前記ページを再度オープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに再度接続する
ことを特徴とする半導体装置。
【請求項２】
前記アレイ制御回路は、入力されたロウアドレスを記憶するページアドレス記憶回路を有し、
前記アレイ制御回路は、前記ライトコマンドが発行された場合に、前記ページアドレス記憶回路から前記ページを示す前記ロウアドレスを取得し、該取得した前記ロウアドレスに基づき、前記ページをオープンする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アレイ制御回路は、ページがクローズされていることを示すページクローズフラグを記憶するフラグ記憶回路を有し、
前記アレイ制御回路は、前記ページをクローズした場合に前記ページクローズフラグを活性化し、
前記アレイ制御回路は、前記ライトコマンドが発行され、かつ前記ページクローズフラグが活性状態にある場合に、前記ページをオープンした後、前記メモリセルアレイを前記ロウキャッシュレジスタに接続する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記アレイ制御回路は、前記ページをオープンした場合に前記ページクローズフラグを非活性状態に戻し、
前記アレイ制御回路は、前記ライトコマンドが発行され、かつ前記ページクローズフラグが非活性状態にある場合に、前記ページをオープンすることなく、前記メモリセルアレイを前記ロウキャッシュレジスタに接続する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｉ／Ｏ線と、
前記Ｉ／Ｏ線を前記ロウキャッシュレジスタに接続するカラムスイッチと、
前記ライトコマンドが発行された場合に、前記ページがオープン状態となった後のタイミングで、前記カラムスイッチを接続状態とするカラムデコーダと
をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記アレイ制御回路は、アクトコマンドとともに前記ページを示す前記ロウアドレスが入力された場合に、該ページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続する
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記アレイ制御回路は、プリチャージコマンドが発行された場合に、前記ページをクローズする
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ページに接続されるビット線と、
前記ロウキャッシュレジスタに接続されるデータ線と、
前記ビット線を前記データ線に接続する転送スイッチとをさらに備え、
前記アレイ制御回路は、前記転送スイッチを接続状態とすることにより前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、前記転送スイッチを切断状態とすることにより前記メモリセルアレイを前記ロウキャッシュレジスタから切り離す
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
互いに異なるロウアドレスを割り当てられた複数のページを含むメモリセルアレイと、
ロウキャッシュレジスタと、
前記ロウアドレスが入力された場合に、該ロウアドレスにより示される前記ページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、その後、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離すアレイ制御回路とを備え、
前記アレイ制御回路は、最後に入力された前記ロウアドレスを記憶するページアドレス記憶回路を有し、
前記アレイ制御回路は、前記複数のページのいずれもがオープンされていないときにライトコマンドが発行された場合に、前記ページアドレス記憶回路から前記ロウアドレスを取得し、該取得したロウアドレスにより示されるページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続する
ことを特徴とする半導体装置。
【請求項１０】
前記アレイ制御回路は、ページがクローズされていることを示すページクローズフラグを記憶するフラグ記憶回路をさらに有し、
前記アレイ制御回路は、前記ページをクローズした場合に前記ページクローズフラグを活性化し、
前記アレイ制御回路は、前記ページクローズフラグの活性状態に基づき、前記複数のページのいずれかがオープンされているか否かを判定する
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記アレイ制御回路は、アクトコマンドとともに前記ロウアドレスが入力された場合に、該ロウアドレスにより示される前記ページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、その後、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離す
ことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記メモリセルアレイは複数のメモリブロックに分割され、
前記複数のページは、互いに異なる前記メモリブロックに属し、
前記半導体装置は、
それぞれ前記複数のページに接続される複数のビット線と、
前記ロウキャッシュレジスタに接続されるデータ線と、
それぞれ前記複数のビット線を前記データ線に接続する複数の転送スイッチとをさらに備え、
前記アレイ制御回路は、前記ページアドレス記憶回路から取得した前記ロウアドレスにより示されるページに対応する前記転送スイッチを接続状態とすることにより、前記メモリセルアレイを前記ロウキャッシュレジスタに接続する
ことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ロウキャッシュレジスタを備える半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭ(Dynamic Random Access Memory)は、セルキャパシタに蓄積された電荷によってデータを保持するため、定期的なリフレッシュ動作を必要とする。リフレッシュ動作はいわゆるロウアクセスとほぼ同じ動作であるため、メモリセルアレイがページオープンされた状態では実行され得ない。そこで、リフレッシュ動作を行うためには、メモリセルアレイを一旦プリチャージすることにより、ページクローズする必要がある。メモリセルアレイがページクローズされると、センスアンプに読み出されたデータが破棄される。したがって、次のカラムアクセスを行うには、再びロウアクセスを行うことによってページオープンする必要がある。
【０００３】
これに対し、メモリセルアレイがプリチャージ状態であってもカラムアクセスを行えるようにする技術が知られている（例えば、特許文献１〜３を参照）。この技術では、メモリセルアレイ内のセンスアンプとＩ／Ｏ線の間にロウキャッシュレジスタと呼ばれるレジスタが設けられる。通常、カラムアクセスはメモリセルアレイ内のセンスアンプとＩ／Ｏ線とを接続することにより行うが、この技術では、ロウキャッシュレジスタとＩ／Ｏ線とを接続することによりカラムアクセスを行う。
【０００４】
上記技術では、ロウキャッシュレジスタに対してカラムアクセスを行えるようにするため、アクトコマンド及びロウアドレスの投入によってページオープンされた後、一旦、センスアンプとロウキャッシュレジスタとが接続される。これにより、投入されたロウアドレスに対応する複数のメモリセル（ページ）内のデータがロウキャッシュレジスタにコピーされるので、ロウキャッシュレジスタに対してカラムアクセスを行うことが可能になる。コピーがなされた後には、ロウキャッシュレジスタはセンスアンプから切り離される。これにより、ロウキャッシュレジスタにデータを保持したまま、プリチャージ動作によってページクローズすることができるため、連続するカラムアクセス中にリフレッシュ動作が挿入された場合であっても、再びページオープンする必要がなくなる。
【０００５】
ロウキャッシュレジスタに対してライト動作が行われた場合、ページ内のデータとロウキャッシュレジスタ内のデータとが不一致となるが、この不一致は、ライトバックによって解消される。つまり、カラムアクセスが終了した後、先に投入したロウアドレスと同じロウアドレスとともにライトバックコマンドを投入することで、半導体装置は、このライトバックコマンドに応じて、先ほどと同じページを再度オープンする。これにより、ロウキャッシュレジスタ内のデータが対応するページに書き戻され、不一致が解消する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−２１２８９号公報
【特許文献２】特開平６−１３１８６７号公報
【特許文献３】特開平９−３０６１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記技術を採用する半導体装置は、上述したようにライトバックコマンドが必要になることから、上記技術を採用しない半導体装置との間に互換性を有しない。そのため、この互換性を確保しつつ、メモリセルアレイがプリチャージ状態であってもカラムアクセスを行えるようにすることが求められている。
【０００８】
ところで、上述したように、リフレッシュ動作を行う際には、ページをクローズ状態にしておく必要がある。そこで、上記技術を採用する半導体装置では、ページ内のデータがロウキャッシュレジスタにコピーされた直後からライトバックコマンドが投入されるまでの間、常に、そのページをクローズするようにしている。この構成に少し変更を加え、例えばライト動作の際に一旦ページをオープンすることとすれば、ライトバックが不要になる一方、リード動作の際には従来と変わらずリフレッシュ動作を行うことが可能であることから、上記互換性を保ちつつ、リード動作の間に限っては、メモリセルアレイがプリチャージ状態であってもカラムアクセスを行うことが可能になる。
【０００９】
しかしながら、ライト動作の際に一旦ページをオープンするということは、ライト動作のたびにアクトコマンド及びロウアドレスを入力しなければならないことを意味する。このような動作はメモリアクセス効率の低下を招くので、改善が求められる。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、メモリセルアレイと、ロウキャッシュレジスタと、ロウアドレスが入力された場合に、該ロウアドレスによって示される前記メモリセルアレイ内のページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、その後、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離すアレイ制御回路とを備え、前記アレイ制御回路は、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離した後に前記ページがクローズされ、その後ライトコマンドが発行された場合に、前記ページを再度オープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに再度接続することを特徴とする。
【００１１】
本発明の他の一側面による半導体装置は、互いに異なるロウアドレスを割り当てられた複数のページを含むメモリセルアレイと、ロウキャッシュレジスタと、前記ロウアドレスが入力された場合に、該ロウアドレスにより示される前記ページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続し、その後、前記メモリセルアレイを前記ロウキャッシュレジスタから切り離すアレイ制御回路とを備え、前記アレイ制御回路は、最後に入力された前記ロウアドレスを記憶するページアドレス記憶回路を有し、前記アレイ制御回路は、前記複数のページのいずれもがオープンされていないときにライトコマンドが発行された場合に、前記ページアドレス記憶回路から前記ロウアドレスを取得し、該取得したロウアドレスにより示されるページをオープンするとともに前記メモリセルアレイを前記ロウキャッシュレジスタに接続することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ライトコマンドが入力された場合にアレイ制御回路がページオープンを行うので、ライト動作の時点でライトデータがページに書き込まれ、ライトバックが不要になる。したがって、ロウキャッシュレジスタを採用しない半導体装置との互換性が確保される。
【００１３】
また、本発明によれば、ページアドレス記憶回路にロウアドレスを記憶しておくので、ライト動作のたびにアクトコマンド及びロウアドレスを入力する必要がない。したがって、ロウキャッシュレジスタを採用する従来の半導体装置と同等のメモリアクセス効率が維持される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。
【図２】図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。
【図３】図２に示すメモリブロック２０−１Ａの内部構造を模式的に示す図である。
【図４】１つのデータ線対ＤＬＰに関して、ビット線対ＢＬＰ、データ線対ＤＬＰ、及びＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【図５】１つのＩ／Ｏ線対ＩＯＬＰに関して、データ線対ＤＬＰとＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【図６】（ａ）は、ライトコマンドＷＲＴが入力され、かつその時点でページがクローズしている場合における、関連する各信号の時間変化を示す図である。（ｂ）は、ライトコマンドＷＲＴが入力され、かつその時点ですでにページがオープンしている場合における、関連する各信号の時間変化を示す図である。
【図７】ライトウィズオートプリチャージコマンドＷＡＰが入力された場合における、関連する各信号の時間変化を示す図である。
【図８】アクトコマンドＡＣＴが投入された場合のアレイ制御回路３６の処理フローを示す図である。
【図９】図８のステップＳ８に引き続いてプリチャージコマンドＰＲＥが投入された場合の、アレイ制御回路３６の処理フローを示す図である。
【図１０】ライトコマンドＷＲＴが投入された場合のアレイ制御回路３６の処理フローを示す図である。
【図１１】図１０に示すライト処理の詳細を示す図である。
【図１２】ライトウィズオートプリチャージコマンドＷＡＰが投入された場合のアレイ制御回路３６の処理フローを示す図である。
【図１３】リードコマンドＲＥＤが投入された場合の半導体装置１０の処理フローを示す図である。
【図１４】オートリフレッシュコマンドＲＥＦが投入された場合のアレイ制御回路３６の処理フローを示す図である。
【図１５】本発明の第１の実施の形態の変形例による、オートリフレッシュコマンドＲＥＦが投入された場合のアレイ制御回路３６の処理フローを示す図である。
【図１６】図８及び図９に示した一連の処理の後、別のアクトコマンドＡＣＴが投入された場合の、アレイ制御回路３６の処理フローを示す図である。
【図１７】ライトコマンドＷＲＴが投入された場合の各種信号のタイミング図である。
【図１８】ライトウィズオートプリチャージコマンドＷＡＰが投入された場合の各種信号のタイミング図である。
【図１９】本発明の第２の実施の形態によるコンピュータ７０のシステム構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の第１の実施の形態による半導体装置１０の全体構成を示す図である。同図に示すように、半導体装置１０は、外部との間で信号を送受信するための入出力端子として、クロック端子１１，１２、クロックイネーブル端子１３、コマンド端子１４、アドレス端子１５、及びデータ入出力端子１６を備えている。また、半導体装置１０は、４つのバンク２０−１〜２０−４（バンク１〜４）を備え、バンクごとに、ロウデコーダ２１、転送スイッチ２２、ロウキャッシュレジスタ２３、カラムスイッチ２４、カラムデコーダ２５、及びアレイ制御回路３６を有している。さらに、半導体装置１０は、データ制御回路２６、ラッチ回路２７、データ入出力バッファ２８、コマンドデコーダ３０、チップ制御回路３１、モードレジスタ３２、ロウアドレスバッファ３３、カラムアドレスバッファ３４、及びリフレッシュアドレスカウンタ３５も備えている。
【００１７】
クロック端子１１，１２はそれぞれ、外部クロック信号ＣＫ及びその反転信号／ＣＫが供給される端子であり、クロックイネーブル端子１３はクロックイネーブル信号ＣＫＥが入力される端子である。なお、本明細書において、信号名の先頭に付した記号「／」は、その信号が対応する信号の反転信号であるか、又はローアクティブな信号であることを示している。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路４０は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＬＣＬＫを生成する回路であり、生成された内部クロック信号ＬＣＬＫは、半導体装置１０内の各部に供給される。
【００１８】
コマンド端子１４は、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥが供給される複数の端子からなる。外部のコントローラは、これらのコマンド信号の論理レベルの組み合わせにより、アクトコマンドＡＣＴ、ライトコマンドＷＲＴ、リードコマンドＲＥＤ、オートリフレッシュコマンドＲＥＦ、プリチャージコマンドＰＲＥなどの各種コマンドを半導体装置１０に供給する。供給されたコマンド信号は、コマンド信号の保持、デコード及びカウントなどを行うコマンドデコーダ３０を介して、チップ制御回路３１に供給される。チップ制御回路３１は、コマンドデコーダ３０の出力に基づいて各種の内部コマンドを生成し、これにより、データ制御回路２６、ラッチ回路２７、バンクごとのアレイ制御回路３６、ロウアドレスバッファ３３、カラムアドレスバッファ３４、及びリフレッシュアドレスカウンタ３５の動作を制御する。なお、コマンドデコーダ３０及びチップ制御回路３１の処理は、内部クロックＬＣＬＫに同期して行われる。
【００１９】
アドレス端子１５は、アドレス信号Ａ０〜Ａｉ，ＢＡ０〜ＢＡ１が供給される端子である。これらのアドレス信号Ａ０〜Ａｉ，ＢＡ０〜ＢＡ１は、コマンド信号と同期して半導体装置１０に入力される。アドレス信号ＢＡ０〜ＢＡ１は、リード／ライト等の動作の対象となるバンクを示すバンクアドレスであり、ロウアドレスバッファ３３及びカラムアドレスバッファ３４の両方に供給される。アドレス信号Ａ０〜Ａｉは、アクトコマンドＡＣＴと同期して入力された場合には後述するロウアドレスＸＡを示し、ロウアドレスバッファ３３に供給される。一方、ライトコマンドＷＲＴ又はリードコマンドＲＥＤと同期して入力された場合には後述するカラムアドレスＹＡを示し、カラムアドレスバッファ３４に供給される。また、半導体装置１０がモードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａｉは半導体装置１０のモードを示す情報であり、モードレジスタ３２に供給される。ロウアドレスバッファ３３にバッファリングされたアドレス信号はアレイ制御回路３６に、カラムアドレスバッファ３４にバッファリングされたアドレス信号はカラムデコーダ２５に、それぞれ供給される。アレイ制御回路３６及びカラムデコーダ２５の処理については、後述する。
【００２０】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、半導体装置１０に複数個設けられる。これら複数個のデータ入出力端子１６は、それぞれデータ入出力バッファ２８及びラッチ回路２７を介してデータ制御回路２６に接続される。データ入出力バッファ２８は、図示しない入力バッファ及び出力バッファを有しており、これらのバッファにより、内部クロック信号ＬＣＬＫに同期して、リードデータＤＱ又はライトデータＤＱの入出力を行う。ラッチ回路２７は、いわゆるＤＤＲ(Double Data Rate)機能を実現する回路であり、ＦＩＦＯ(First-In First-Out)回路とマルチプレクサ回路とを含んで構成される。ＦＩＦＯ回路のデータの入出力は、内部クロック信号ＬＣＬＫに同期して行われる。また、データ制御回路２６は、データアンプ回路とマルチプレクサ回路とを含んで構成される。これらの回路により、カラムスイッチ２４から供給されるパラレルなリードデータは、差動形式からシングルエンド形式に変換された後、シリアルなリードデータに変換されてデータ入出力端子１６から外部に出力される。一方、データ入出力端子１６から供給されるシリアルなライトデータは、パラレルなライトデータに変換され、かつシングルエンド形式から差動形式に変換されたうえで、カラムスイッチ２４に供給される。ラッチ回路２７内のマルチプレクサ回路並びにデータ制御回路２６内のマルチプレクサ回路の切り替えは、チップ制御回路３１によって行われる。
【００２１】
図２は、図１に示した半導体装置１０の各構成のうち、本発明に特徴的な部分を抜き出して示す図である。同図には、バンク２０−１に関する構成を示しているが、他のバンクについても同様である。以下、同図を参照しながら、半導体装置１０の構成について、さらに詳しく説明する。
【００２２】
初めに、バンク２０−１の内部構成及びその周辺の構成について説明する。図２に示すように、バンク２０−１は、４つのメモリブロック２０−１Ａ〜２０−１Ｄに分割されている。これらは、ロウアドレスＸＡ（Ｘｊ，・・・，Ｘ０）のうちの２ビット（ブロックアドレス）によって特定される。
【００２３】
各メモリブロック２０−１Ａ〜２０−１Ｄとカラムスイッチ２４の間は、複数のデータ線対ＤＬＰによって接続される。各データ線対ＤＬＰには、データ線対ＤＬＰごとのロウキャッシュレジスタ２３が接続される。カラムスイッチ２４とデータ制御回路２６の間は、ここでは１つのＩ／Ｏ線対ＩＯＬＰ（対をなす２本のＩ／Ｏ線に同じ。以下同様）によって接続される。なお、カラムスイッチ２４とデータ制御回路２６の間を複数のＩ／Ｏ線対ＩＯＬＰによって接続してもよいのはもちろんであり、実際には複数のＩ／Ｏ線対ＩＯＬＰが設けられる。各メモリブロック２０−１Ａ〜２０−１Ｄはそれぞれ、データ線対ＤＬＰごとに設けられる複数のビット線対ＢＬＰと、複数のワード線ＷＬとを含んで構成される。
【００２４】
図３は、メモリブロック２０−１Ａの内部構造を模式的に示す図である。図示していないが、他のメモリブロックも同様の内部構造を有している。同図に示すように、メモリブロック２０−１Ａは、等間隔でそれぞれＸ方向に延伸する複数のビット線ＢＬと、等間隔でそれぞれＹ方向（Ｘ方向と平面内で直角な方向）に延伸する複数のワード線ＷＬとを有する。ビット線ＢＬとワード線ＷＬとの交点にはメモリセルＭＣが設けられる。
【００２５】
ここで、本実施の形態による半導体装置１０では、２本の相補のビット線ＢＬにより構成されるビット線対ＢＬＰをビット線として用いる構成を採用している。このため、半導体装置１０におけるメモリセルＭＣは、図３に示すようにビット線対ＢＬＰとワード線ＷＬの交点１つにつき１個の割合で設けられる。本発明では、このようなビット線対のことを、単にビット線と称する場合がある。半導体装置１０では、ビット線をビット線対ＢＬＰにより構成したことに伴い、データ線及びＩ／Ｏ線についてもそれぞれデータ線対ＤＬＰ及びＩ／Ｏ線対ＩＯＬＰにより構成される。本発明では、これらについても単にデータ線、Ｉ／Ｏ線と称する場合がある。また、ビット線、データ線、Ｉ／Ｏ線を本実施の形態で示すような相補型とはせず、シングルエンド構成とすることも可能である。
【００２６】
ビット線対ＢＬＰの端部には、図３に示すように、ビット線対ＢＬＰごとのセンスアンプ２９が配置される。このセンスアンプ２９は、設置スペースの都合により、図３に示すように、Ｙ方向の一端に配置されるものから順に、ビット線対ＢＬＰのＸ方向の一端と他端に交互に配置される。
【００２７】
図２に戻る。各ビット線対ＢＬＰは、転送スイッチ２２を介して、対応するデータ線対ＤＬＰに接続される。また、各データ線対ＤＬＰは、カラムスイッチ２４を介して、Ｉ／Ｏ線対ＩＯＬＰに接続される。
【００２８】
図４は、１つのデータ線対ＤＬＰに関して、ビット線対ＢＬＰ、データ線対ＤＬＰ、及びＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。また、図５は、１つのＩ／Ｏ線対ＩＯＬＰに関して、データ線対ＤＬＰとＩ／Ｏ線対ＩＯＬＰの接続関係を示す図である。
【００２９】
図４に示すように、データ線対ＤＬＰは、メモリブロック２０−１Ａ内の転送スイッチ２２を介して、メモリブロック２０−１Ａ内の１つのビット線対ＢＬＰに接続される。転送スイッチ２２は２個のトランジスタからなり、一方のトランジスタは、データ線対ＤＬＰを構成する一方のデータ線ＤＬとビット線対ＢＬＰを構成する一方のビット線ＢＬとの間に接続され、他方のトランジスタは、データ線対ＤＬＰを構成する他方のデータ線ＤＬとビット線対ＢＬＰを構成する他方のビット線ＢＬとの間に接続される。詳しい図示は省略しているが、メモリブロック２０−１Ｂ〜２０−１Ｄの内部にも同様の転送スイッチ２２が設けられており、データ線対ＤＬＰは、これらの転送スイッチ２２を介して、メモリブロック２０−１Ｂ〜２０−１Ｄそれぞれの内部に設けられるビット線対ＢＬＰにも接続される。転送スイッチ２２を構成する各トランジスタの制御電極には転送信号ＴＣが入力される。したがって、転送スイッチ２２の接続状態は、転送信号ＴＣによって、メモリブロック２０−１Ａ〜２０−１Ｄのいずれか１つのビット線対ＢＬＰのみがデータ線対ＤＬＰに接続されるよう制御される。したがって、２つ以上のビット線対ＢＬＰが同時に同じデータ線対ＤＬＰに接続されることはない。
【００３０】
また、データ線対ＤＬＰは、カラムスイッチ２４を介して、Ｉ／Ｏ線対ＩＯＬＰに接続される。カラムスイッチ２４は２個のトランジスタからなり、一方のトランジスタは、データ線対ＤＬＰを構成する一方のデータ線ＤＬとＩ／Ｏ線対ＩＯＬＰを構成する一方のＩ／Ｏ線ＩＯＬとの間に接続され、他方のトランジスタは、データ線対ＤＬＰを構成する他方のデータ線ＤＬとＩ／Ｏ線対ＩＯＬＰを構成する他方のＩ／Ｏ線ＩＯＬとの間に接続される。カラムスイッチ２４を構成する各トランジスタの制御電極は、カラムスイッチ線ＹＳＬに接続される。したがって、カラムスイッチ２４の接続状態は、カラムスイッチ線ＹＳＬの電位によって制御される。
【００３１】
図５に示すように、１つのＩ／Ｏ線対ＩＯＬＰには、複数のデータ線対ＤＬＰが接続される。これらデータ線対ＤＬＰのそれぞれとＩ／Ｏ線対ＩＯＬＰとの間には、上述したようにカラムスイッチ２４が設けられる。各カラムスイッチ２４の接続状態は、後述するカラムデコーダ２５の処理により、いずれか１つのデータ線対ＤＬＰのみがＩ／Ｏ線対ＩＯＬＰに接続されるよう制御される。したがって、２つ以上のデータ線対ＤＬＰが同時に同じＩ／Ｏ線対ＩＯＬＰに接続されることない。
【００３２】
図４に戻る。図４には、ロウキャッシュレジスタ２３及びセンスアンプ２９の詳しい構成についても示している。また、図４に示すように、ビット線対ＢＬＰを構成する２つのビット線ＢＬの間には、プリチャージ回路６０も接続される。以下、これらの回路の構成について説明する。
【００３３】
まずロウキャッシュレジスタ２３は、循環接続された２個のＣＭＯＳインバータからなるラッチ回路であり、一方のＣＭＯＳインバータの入力端は、他方のＣＭＯＳインバータの出力端と、データ線対ＤＬＰを構成する他方のデータ線ＤＬとに接続される。また、他方のＣＭＯＳインバータの入力端は、一方のＣＭＯＳインバータの出力端と、データ線対ＤＬＰを構成する一方のデータ線ＤＬとに接続される。２個のＣＭＯＳインバータの一方の電源ノードにはＰチャンネル型ＭＯＳトランジスタを介して電源電圧ＶＤＤが供給され、他方の電源ノードはＮチャンネル型ＭＯＳトランジスタを介して接地される。Ｎチャンネル型ＭＯＳトランジスタの制御電極には転送信号ＴＣの反転信号／ＴＣが、Ｐチャンネル型ＭＯＳトランジスタの制御電極には転送信号ＴＣがそれぞれ供給される。このような構造により、ロウキャッシュレジスタ２３は、転送信号ＴＣが非活性である場合に、データ線対ＤＬＰ上のデータをラッチする役割を果たす。ここで図示しないが、ロウキャッシュレジスタ２３に供給される転送信号ＴＣと転送信号ＴＣの反転信号／ＴＣとは、メモリブロック２０−１Ａ〜２０−１Ｄに供給される４本の転送信号ＴＣの論理和により生成される。
【００３４】
なお、このような構成を採用したことにより、転送信号ＴＣが活性化されている場合、ロウキャッシュレジスタ２３の電源ノードは電源配線から切り離されることになる。これにより、半導体装置１０では、センスアンプ２９によってロウキャッシュレジスタ２３のデータを容易に反転させることが可能となっている。
【００３５】
センスアンプ２９も、循環接続された２個のＣＭＯＳインバータからなるラッチ回路であり、一方のＣＭＯＳインバータの入力端は、他方のＣＭＯＳインバータの出力端と、ビット線対ＢＬＰを構成する他方のビット線ＢＬとに接続される。また、他方のＣＭＯＳインバータの入力端は、一方のＣＭＯＳインバータの出力端と、ビット線対ＢＬＰを構成する一方のビット線ＢＬとに接続される。２個のＣＭＯＳインバータの一方の電源ノードにはＰチャンネル型ＭＯＳトランジスタを介して電源電圧ＶＤＤが供給され、他方の電源ノードはＮチャンネル型ＭＯＳトランジスタを介して接地される。Ｎチャンネル型ＭＯＳトランジスタの制御電極にはセンスアンプ信号ＳＡが、Ｐチャンネル型ＭＯＳトランジスタの制御電極にはセンスアンプ信号ＳＡの反転信号／ＳＡがそれぞれ供給される。このような構造により、センスアンプ２９は、センスアンプ信号ＳＡが活性化されると、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に現れている微小な電位差をＶＤＤまで増幅する役割を果たす。
【００３６】
プリチャージ回路６０は、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に直列に接続された２個のＮチャンネル型ＭＯＳトランジスタと、ビット線対ＢＬＰを構成する２本のビット線ＢＬの間に接続された１個のＮチャンネル型ＭＯＳトランジスタとからなり、これらの制御電極には、プリチャージ信号ＰＣが共通に供給される。また、直列に接続された２個のＮチャンネル型ＭＯＳトランジスタの接続点には、電源電圧ＶＤＤの１／２の電圧ＶＤＤ／２が供給される。これにより、プリチャージ信号ＰＣが活性化されている場合に、ビット線対ＢＬＰを構成する２本のビット線ＢＬはともに、電圧ＶＤＤ／２にプリチャージされる。
【００３７】
図２に戻る。カラムデコーダ２５は、カラムアドレスバッファ３４から供給されるカラムアドレスＹＡ（Ｙｋ，・・・，Ｙ０）を受け、該カラムアドレスＹＡに対応するカラムスイッチ線ＹＳＬを活性化する機能を有する。これにより、供給されたカラムアドレスＹＡに対応するカラムスイッチ２４が接続状態となり、対応するデータ線対ＤＬＰがＩ／Ｏ線対ＩＯＬＰに接続される。
【００３８】
アレイ制御回路３６は、外部からアクトコマンドＡＣＴが入力された場合に、該アクトコマンドＡＣＴに同期して入力されるロウアドレスＸＡに対応するページをオープンする機能と、外部からプリチャージコマンドＰＲＥが入力された場合にページをクローズする機能と、外部からオートリフレッシュコマンドＲＥＦが入力された場合に、リフレッシュアドレスカウンタ３５が生成するリフレッシュアドレスＲＡに対応するページをリフレッシュする機能とを有する。以下、それぞれについて詳しく説明する。
【００３９】
まず、外部からアクトコマンドＡＣＴが入力された場合、アレイ制御回路３６は、初めにプリチャージ信号ＰＣをロウレベルに制御する。これにより、ビット線対ＢＬＰに対する電圧ＶＤＤ／２（図４）の供給が停止される。次に、アレイ制御回路３６は、ロウアドレスＸＤＡ（ＸＤｊ，・・・，ＸＤ０）を生成してロウデコーダ２１に供給することで、ロウアドレスＸＤＡにより示されるワード線ＷＬを活性化する。この場合、ロウアドレスＸＤＡ（ＸＤｊ，・・・，ＸＤ０）はロウアドレスバッファ３３から供給されるロウアドレスＸＡ（Ｘｊ，・・・，Ｘ０）に等しい。次いで、アレイ制御回路３６は、センスアンプ信号ＳＡを活性化することによりセンスアンプ２９を活性化する。ここまでの処理により、ロウアドレスＸＡに対応するページがオープンされる。次に、アレイ制御回路３６は、転送信号ＴＣを活性化することにより転送スイッチ２２をオン（接続状態）にする。これにより、ロウアドレスＸＤＡに対応するページ内のデータが、ビット線対ＢＬＰ及びデータ線対ＤＬＰを介して、ロウキャッシュレジスタ２３に供給される。その後、アレイ制御回路３６は、転送信号ＴＣを非活性に戻すことにより、転送スイッチ２２をオフ（切断状態）にする。これにより、対応するページがロウキャッシュレジスタ２３から切り離されるとともに、ロウキャッシュレジスタ２３にコピーされる。
【００４０】
次に、外部からプリチャージコマンドＰＲＥが入力された場合、アレイ制御回路３６はまず、ワード線ＷＬを非活性に戻す。次いで、センスアンプ信号ＳＡを非活性に戻すことによりセンスアンプ２９を非活性に戻し、さらに、プリチャージ信号ＰＣをハイレベルに制御する。以上の処理により、それまでオープンしていたページのクローズが実現される。
【００４１】
次に、外部からオートリフレッシュコマンドＲＥＦが入力された場合、アレイ制御回路３６は、アクトコマンドＡＣＴが入力されたときと同様、まずページをオープンする。具体的には、プリチャージ信号ＰＣをロウレベルに制御する。これにより、ビット線対ＢＬＰに対する電圧ＶＤＤ／２（図４）の供給が停止される。次に、アレイ制御回路３６は、ロウアドレスＸＤＡ（ＸＤｊ，・・・，ＸＤ０）を生成してロウデコーダ２１に供給することで、ロウアドレスＸＤＡにより示されるワード線ＷＬを活性化する。この場合のロウアドレスＸＤＡ（ＸＤｊ，・・・，ＸＤ０）は、リフレッシュアドレスカウンタ３５から供給されるリフレッシュアドレスＲＡに等しい。なお、リフレッシュアドレスＲＡはリフレッシュ対象のロウアドレスを示すアドレス情報であり、リフレッシュアドレスカウンタ３５によって生成される。リフレッシュアドレスカウンタ３５は、オートリフレッシュコマンドＲＥＦの入力を受けたチップ制御回路３１の制御を受けて、リフレッシュアドレスＲＡを生成する回路である。リフレッシュアドレスカウンタ３５は図示しないインクリメント回路を有しており、すべてのロウアドレスが順次リフレッシュ処理の対象となるよう、リフレッシュアドレスＲＡの生成を行う。最後に、アレイ制御回路３６は、センスアンプ信号ＳＡを活性化することによりセンスアンプ２９を活性化する。これにより、リフレッシュアドレスＲＡにより示されるページ内の各メモリセルＭＣに対して、リフレッシュが実現される。
【００４２】
通常、アレイ制御回路３６がページオープンを行うのは、上述したように、外部からアクトコマンドＡＣＴ又はオートリフレッシュコマンドＲＥＦが入力された場合のみである。しかし、本実施の形態では、外部からライトコマンドＷＲＴ（又は後述するライトウィズオートプリチャージコマンドＷＡＰ）が入力された場合にも、アレイ制御回路３６によるページオープンが行われる。こうすることで、ライトバックが不要になるという効果が奏される。また、外部のコントローラは、アクトコマンドＡＣＴの後にライトコマンドＷＲＴを入力した場合には、オートリフレッシュやページクローズを行う際にプリチャージコマンドＰＲＥを入力するように設計される。これにより、ライトコマンドＷＲＴが入力されるまでの間ページがクローズされるので、その間、オートリフレッシュを行うことが可能になる。以下、これらの点について、詳しく説明する。
【００４３】
アレイ制御回路３６は、図２に示すように、ページアドレス記憶回路５０と、フラグ記憶回路５１とを有して構成される。ページアドレス記憶回路５０は、外部から最後に入力されたロウアドレスＸＡを記憶する回路であり、フラグ記憶回路５１は、ページがクローズされていることを示すページクローズフラグを記憶する回路である。アレイ制御回路３６は、これらの記憶回路を利用して、ライトコマンドＷＲＴ（又は後述するライトウィズオートプリチャージコマンドＷＡＰ）に応じたページオープンを実現する。
【００４４】
図６（ａ）は、ライトコマンドＷＲＴが入力された場合における、関連する各信号の時間変化を示す図である。図６（ａ）の例では、ライトコマンドＷＲＴが入力された時点でページがクローズしていると仮定している。なお、図６（ａ）並びに後掲の図６（ｂ）及び図７では、書き込み対象のページに対応するワード線ＷＬをワード線ＷＬ１とし、書き込み対象のメモリセルＭＣに対応するカラムスイッチ線ＹＳＬをカラムスイッチ線ＹＳＬ１としている。また、時刻Ｔ０でライトコマンドＷＲＴが投入され、時刻Ｔ０から時間Ｐ１が経過した時刻Ｔ１にライトデータがカラムスイッチ２４（図２）に到達するとし、その後時刻Ｔ２で一連のライト動作が完了するとしている。つまり、時刻Ｔ０から時刻Ｔ２までの期間Ｃ１がライトサイクルに相当する。
【００４５】
さて、この場合、ライトコマンドＷＲＴが入力された時点（時刻Ｔ０）で、対応するワード線ＷＬ１は非活性化状態であり、センスアンプ信号ＳＡも非活性である。また、プリチャージ信号ＰＣはハイレベルに制御されている。つまり、ページがクローズされている。アレイ制御回路３６は、フラグ記憶回路５１に記憶されるページクローズフラグを参照することで、ページがクローズされていることを取得する。
【００４６】
ページがクローズされている場合、アレイ制御回路３６は、まず初めにページをオープンする処理を行う。具体的には、図６（ａ）に示すように、まずプリチャージ信号ＰＣをロウレベルに制御し、次いで、ワード線ＷＬ１を活性化する。ワード線ＷＬ１の活性化の際にロウデコーダ２１に供給するロウアドレスＸＤＡには、ページアドレス記憶回路５０に記憶されるロウアドレスＸＡが使用される。すなわち、ページアドレス記憶回路５０には、最後に入力されたロウアドレスＸＡが記憶されており、ライトコマンドＷＲＴが入力される時点では、このロウアドレスＸＡが書き込み対象のページのロウアドレスを示している。そこで、アレイ制御回路３６は、ページアドレス記憶回路５０からロウアドレスＸＡを読み出し、ロウアドレスＸＤＡとしてロウデコーダ２１に供給する。
【００４７】
ワード線ＷＬ１を活性化したら、アレイ制御回路３６は、次にセンスアンプ信号ＳＡとセンスアンプ信号ＳＡの反転信号／ＳＡを活性化する。ここまでの処理はアクトコマンドＡＣＴが入力された場合と同じであり、アレイ制御回路３６は、これら一連の処理を、ライトデータがカラムスイッチ２４に到達する時刻Ｔ１までに完了させる。
【００４８】
次に、カラムデコーダ２５により、ライトデータがカラムスイッチ２４に到達する時刻Ｔ１を待って、カラムスイッチ線ＹＳＬ１が活性化される。これにより、対応するカラムスイッチ２４が接続状態になり、対応するデータ線対ＤＬＰとＩ／Ｏ線対ＩＯＬＰとが接続される。この時点で、対応するロウキャッシュレジスタ２３に対するライトデータの書き込みが開始され、しばらく後、データ線対ＤＬＰの電位にライトデータが反映される。次いで、アレイ制御回路３６が、転送信号ＴＣを活性化する。これにより、対応する転送スイッチ２２が接続状態となるので、対応するビット線対ＢＬＰに接続されたセンスアンプ２９のデータが上書きされ、最終的に、対応するメモリセルＭＣにライトデータが記憶される。メモリセルＭＣへの書き込み後、カラムスイッチ線ＹＳＬ１及び転送信号ＴＣは、順次非活性に戻される。
【００４９】
ライトコマンドＷＲＴが入力された場合の処理は、ここまでで完了である。したがって、ライトサイクルが終了した後（時刻Ｔ２の後）、ページはオープンのまま維持される。同じページ（の異なるメモリセルＭＣ）に引き続いて書き込みを行う場合などには、このようにすることでページクローズとページオープンの頻度を下げることができる。以下、このようなライトコマンドＷＲＴの連続投入における、２番目のライトコマンドＷＲＴに対応する処理につついて説明する。
【００５０】
図６（ｂ）は、ライトコマンドＷＲＴが入力され、かつその時点ですでにページがオープンしている場合における、関連する各信号の時間変化を示す図である。この場合、ライトコマンドＷＲＴが入力された時点（時刻Ｔ０）で、対応するワード線ＷＬ１が活性化され、センスアンプ信号ＳＡも活性化している。また、図示していないが、プリチャージ信号ＰＣはロウレベルに制御されている。つまり、ページがすでにオープンされている。アレイ制御回路３６は、フラグ記憶回路５１に記憶されるページクローズフラグを参照することで、ページがすでにオープンされていることを取得する。
【００５１】
ページがすでにオープンされている場合、図６（ａ）に示したような、ページオープンのための処理は行われない。一方、時刻Ｔ１の後の処理は、図６（ａ）の例と同様である。すなわち、カラムデコーダ２５によるカラムスイッチ線ＹＳＬ１の活性化と、転送信号ＴＣを活性化とが順次行われ、対応するメモリセルＭＣにライトデータが記憶される。メモリセルＭＣへの書き込み後には、カラムスイッチ線ＹＳＬ１及び転送信号ＴＣが、順次非活性に戻される。
【００５２】
ここで、図６（ａ）（ｂ）の例では、ライトサイクルが終了した後（時刻Ｔ２の後）、ページはオープンのまま維持されたが、ページが自動的にクローズするように構成することも可能である。これは、ライトウィズオートプリチャージコマンドＷＡＰを外部から入力することによって実現される。ライトウィズオートプリチャージコマンドＷＡＰは、ライトコマンドＷＲＴに応じたライト動作を行った後、半導体装置１０に自律的にプリチャージ動作を行わせるコマンドである。以下、詳しく説明する。
【００５３】
図７は、ライトウィズオートプリチャージコマンドＷＡＰが入力された場合における、関連する各信号の時間変化を示す図である。時刻Ｔ２までの動作は、図６（ａ）に示したものと同様である。時刻Ｔ２が経過した後、アレイ制御回路３６は、ワード線ＷＬ１、センスアンプ信号ＳＡ、プリチャージ信号ＰＣを順次非活性に戻す。これにより、ページがクローズされるので、オートリフレッシュコマンドＲＥＦを受け付けることが可能になる。
【００５４】
以上説明したように、本実施の形態による半導体装置１０によれば、アクトコマンドＡＣＴ又はオートリフレッシュコマンドＲＥＦが入力された場合だけでなく、ライトコマンドＷＲＴ（又はライトウィズオートプリチャージコマンドＷＡＰ）が入力された場合にも、その時点でページがクローズされている場合にはアレイ制御回路３６によるページオープンが行われる。したがって、ライト動作の時点でライトデータが書き込み対象となるページに書き込まれ、ライトバックが不要になるので、ロウキャッシュレジスタ２３を採用しない半導体装置との互換性が確保される。
【００５５】
また、ページアドレス記憶回路５０にロウアドレスＸＡを記憶しておくので、ライト動作のたびにアクトコマンド及びロウアドレスを入力する必要なく、書き込み対象となるページへのライト動作が可能になる。したがって、本実施の形態による半導体装置１０では、ロウキャッシュレジスタを採用する従来の半導体装置と同等のメモリアクセス効率が維持されている。
【００５６】
以下、アレイ制御回路３６の処理フローを参照しながら、各種コマンドが投入された場合のアレイ制御回路３６の処理について、別の観点から再度より詳しく説明する。
【００５７】
まず、図８は、アクトコマンドＡＣＴが投入された場合のアレイ制御回路３６の処理フローを示す図である。なお、同図及び後掲の各図において破線で示した工程は、アレイ制御回路３６以外の回路において実行される工程を示している。同図に示すように、アレイ制御回路３６は、初期状態ではアクトコマンドＡＣＴの入力を待機している（ステップＳ１）。アクトコマンドＡＣＴが入力されると、アレイ制御回路３６は、アクトコマンドＡＣＴとともに入力されたロウアドレス（ここでは、ページｉを示すロウアドレスであるとする）をページアドレス記憶回路５０に記憶させる（ステップＳ２）とともに、ページｉをオープンする処理を行う（ステップＳ３〜Ｓ５）。ページオープン処理の詳細は、上述した通りである。ページｉがオープンされた後、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオフ（非活性状態）とする（ステップＳ６）。そしてさらに、アレイ制御回路３６は、転送信号ＴＣを活性化することにより転送スイッチ２２をオン（接続状態）とする（ステップＳ７）。以上の処理を経て、ページｉ内のデータがロウキャッシュレジスタ２３にコピーされる（ステップＳ８）。ステップＳ８の後、アレイ制御回路３６は、転送信号ＴＣを非活性に戻すことにより転送スイッチ２２をオフ（切断状態）とする（ステップＳ９）
【００５８】
図９は、ステップＳ９に引き続いてプリチャージコマンドＰＲＥが投入された場合の、アレイ制御回路３６の処理フローを示す図である。プリチャージコマンドＰＲＥが投入されると（ステップＳ１１）、アレイ制御回路３６は、同図に示すようにページｉをクローズする処理を行う（ステップＳ１２〜Ｓ１４）。ページクローズ処理の詳細は、上述した通りである。ページｉがクローズされたら、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオン（活性状態）とする（ステップＳ１５）。
【００５９】
上述したように、外部のコントローラは、アクトコマンドＡＣＴの後にはプリチャージコマンドＰＲＥを入力するように設計される。なお、アクトコマンドＡＣＴを入力後プリチャージコマンドＰＲＥが入力されるまでの期間（ステップＳ９とステップＳ１１の間の期間）にリードコマンドＲＥＤやライトコマンドＷＲＴ（又はライトウィズオートプリチャージコマンドＷＡＰ）を入力することも可能である。この場合、読み出しはロウキャッシュレジスタ２３から行われ、書き込みに関しては、ロウキャッシュレジスタ２３に対して行われると共に、図６（ｂ）で説明したように、オープンしているページの対応するメモリセルＭＣにもライトデータの書き込みが行われる。ステップＳ１５（又はライトウィズオートプリチャージコマンドＷＡＰの完了）の後にはページクローズの状態となるので、ロウキャッシュレジスタ２３に対して行われるカラムアクセスと並行して、メモリセルＭＣのリフレッシュを行うことが可能になる。
【００６０】
図１０は、ライトコマンドＷＲＴが投入された場合のアレイ制御回路３６の処理フローを示す図である。なお、同図において、開始と終了のステートをそれぞれ（Ａ，Ｂ）、（Ａ，Ｂ）と表記しているが、この表記は、ステートＡ（図８のステップＳ９が終了した状態）から処理を開始してステートＡに戻る場合と、ステートＢ（図９のステップＳ１５が終了した状態）から処理を開始してステートＢに戻る場合との２つの場合があることを意味している。後掲の各図においても同様である。同図に示すように、ライトコマンドＷＲＴが投入されると（ステップＳ２１）、アレイ制御回路３６は、ライト処理を行う（ステップＳ２２）。
【００６１】
図１１は、ライト処理の詳細を示す図である。ライト処理では、アレイ制御回路３６はまず、フラグ記憶回路５１内のページクローズフラグを参照する（ステップＳ３１）。ここでページクローズフラグがオンとなっていた場合、すなわちページがクローズされている状態であった場合、アレイ制御回路３６は、ページｉをオープンする処理を行う（ステップＳ３２〜Ｓ３４）。このとき、アレイ制御回路３６は、オープンするページｉのロウアドレスＸＡを、ページアドレス記憶回路５０から取得する（ステップＳ３３）。ページｉがオープンされた後、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオフ（非活性状態）とする（ステップＳ３５）。この後、ステップＳ３６以降の処理が実行される。
【００６２】
一方、ステップＳ３１でページクローズフラグがオフとなっていた場合には、ステップＳ３２〜Ｓ３５の処理を飛ばして、ステップＳ３６以降の処理が実行される。
【００６３】
ステップＳ３６以降の処理について説明する。まずステップＳ３６では、カラムデコーダ２５によって、入力されたカラムアドレスに対応するカラムスイッチ２４がオン（接続状態）とされる。次に、アレイ制御回路３６が、転送信号ＴＣを活性化することにより転送スイッチ２２をオン（接続状態）とし（ステップＳ３７）、これにより、メモリセルＭＣへのライトデータの書き込みが開始される（ステップＳ３８）。メモリセルＭＣへの書き込みが完了したら、アレイ制御回路３６は、転送信号ＴＣを非活性に戻すことにより転送スイッチ２２をオフ（切断状態）に戻す（ステップＳ３９）。図示していないが、カラムスイッチもオフ（切断状態）に戻される。ここまでの処理により、一連のライト動作が完了する。
【００６４】
このように、半導体装置１０では、ライトコマンドＷＲＴの投入に応じて、書き込み対象のページが自動的にオープンされる。したがって、半導体装置１０では、ライト動作のたびにアクトコマンド及びロウアドレスを入力する必要がなくなっている。
【００６５】
図１２は、ライトウィズオートプリチャージコマンドＷＡＰが投入された場合のアレイ制御回路３６の処理フローを示す図である。ライトウィズオートプリチャージコマンドＷＡＰが投入されると（ステップＳ４１）、アレイ制御回路３６は、まずライト処理を行う（ステップＳ４２）。この処理は、図１１を参照して説明したとおりである。ライト処理が完了した後、アレイ制御回路３６は、ページｉをクローズする処理を行う（ステップＳ４３〜Ｓ４５）。ページクローズ処理の詳細は、上述した通りである。ページｉがクローズされたら、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオン（活性状態）とする（ステップＳ４６）。このように、ライトウィズオートプリチャージコマンドＷＡＰを用いれば、半導体装置１０に、ライトからページクローズまでの一連の処理を連続して行わせることができる。
【００６６】
図１３は、リードコマンドＲＥＤが投入された場合の半導体装置１０の処理フローを示す図である。リードコマンドＲＥＤが投入される時点（ステップＳ５１）では、ページ内のデータがロウキャッシュレジスタ２３にコピーされている。したがって、リード動作は、同図に示すように、入力されたカラムアドレスにより示されるカラムスイッチ２４をカラムデコーダ２５の処理によってオン（接続状態）とする処理（ステップＳ５２）と、ロウキャッシュレジスタ２３内のリードデータをデータ入出力端子１６（図１）から出力する処理（ステップＳ５３）とによって実現される。リード動作に関して、アレイ制御回路３６による処理は特段実行されない。
【００６７】
図１４は、オートリフレッシュコマンドＲＥＦが投入された場合のアレイ制御回路３６の処理フローを示す図である。オートリフレッシュコマンドＲＥＦが投入されると（ステップＳ６１）、アレイ制御回路３６は、まずフラグ記憶回路５１内のページクローズフラグを参照する（ステップＳ６２）。ここでページクローズフラグがオフとなっていた場合、すなわちページがオープンされている状態であった場合、アレイ制御回路３６は、そのページをクローズする処理を行う（ステップＳ６３〜Ｓ６５）。ページクローズ処理の詳細は、上述した通りである。ここでページをクローズするのは、リフレッシュアドレスＲＡにより示される他のページをオープンするためである。アクトコマンドＡＣＴを入力後プリチャージコマンドＰＲＥが入力されるまでの期間やオートプリチャージなしのライトコマンドＷＲＴが入力された場合、ページがオープンのままとなっているので、このような処理が必要となる。ページがクローズされたら、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオン（活性状態）とする（ステップＳ６６）。
【００６８】
次に、アレイ制御回路３６は、リフレッシュアドレスＲＡに対応するページをオープンする処理を行う（ステップＳ６７〜Ｓ６９）。ステップＳ６９においてセンスアンプ信号ＳＡが活性化されることにより、対応するメモリセルＭＣ内のデータがリフレッシュされる。リフレッシュが終了したら、アレイ制御回路３６は、オープンしたページをクローズする処理を行う（ステップＳ６３〜Ｓ６５）。
【００６９】
なお、図１４では、オートリフレッシュコマンドＲＥＦが投入されたことに応じ、アレイ制御回路３６が自律的にページをクローズする（ステップＳ６３〜Ｓ６５）としたが、オートリフレッシュコマンドＲＥＦの入力の前にページがオープンしている場合には外部から必ずプリチャージコマンドＰＲＥを投入することとしてもよい。
【００７０】
図１５は、このような変形例による、オートリフレッシュコマンドＲＥＦが投入された場合のアレイ制御回路３６の処理フローを示す図である。この例では、プリチャージコマンドＰＲＥに応じた処理（ステップＳ８２〜Ｓ８５）がまず行われ、その後にオートリフレッシュコマンドＲＥＦに応じた処理（ステップＳ８７〜Ｓ９２）が行われる。ステップＳ８１〜Ｓ８５の処理は図９に示したステップＳ１１〜Ｓ１５の処理と同じであり、ステップＳ８７〜Ｓ９２の処理は図１４に示したステップＳ６１及びステップＳ６７〜Ｓ７２の処理と同じである。このようにしても、オートリフレッシュコマンドＲＥＦに応じたリフレッシュを実行できる。
【００７１】
図１６は、図８及び図９に示した一連の処理の後、別のアクトコマンドＡＣＴが投入された場合の、アレイ制御回路３６の処理フローを示す図である。同図に示すように、新たにアクトコマンドＡＣＴが投入されると（ステップＳ１０１）、アレイ制御回路３６は、まずフラグ記憶回路５１内のページクローズフラグを参照する（ステップＳ１０２）。ここでページクローズフラグがオフとなっていた場合、すなわちページがオープンされている状態であった場合、アレイ制御回路３６は、そのページをクローズする処理を行う（ステップＳ１０４〜Ｓ１０６）。ページクローズ処理の詳細は、上述した通りである。ページがクローズされたら、アレイ制御回路３６は、フラグ記憶回路５１内のページクローズフラグをオン（活性状態）とする（ステップＳ１０７）。これ以降は、図８に示したステップＳ１以降の処理が、新たに入力されたロウアドレス（ページｊを示すロウアドレスであるとする）について行われる。
【００７２】
以上、図８〜図１６を参照しながら説明したように、本実施の形態による半導体装置１０では、ライトコマンドＷＲＴが入力された場合に、その時点でページがクローズされている場合には自動的にページオープンが行われる。したがって、ライトバックが不要となっている。また、アクトコマンドＡＣＴの後にプリチャージコマンドＰＲＥが入力されたり、ライトウィズオートプリチャージコマンドＷＡＰが入力された場合には、ページがクローズされる。その後は、リードコマンドＲＥＤに応じたリード動作を行っている間にも、オートチャージコマンドＲＥＦに応じたリフレッシュ動作を行うことが可能となる。
【００７３】
さらに、ライト動作の際のページオープンでは、ページアドレス記憶回路５０に記憶されたロウアドレスＸＡが利用されるので、ライト動作のたびにアクトコマンド及びロウアドレスを入力する必要がない。したがって、本実施の形態による半導体装置１０では、ロウキャッシュレジスタを採用する従来の半導体装置と同等のメモリアクセス効率が維持されている。
【００７４】
最後に、関連する各種信号のタイミング図を示しながら、ライト動作のアレイ制御回路３６の処理について、さらに別の観点から再度説明する。
【００７５】
図１７は、ライトコマンドＷＲＴが投入された場合の各種信号のタイミング図である。同図には、ライトコマンドＷＲＴの投入時点でページがクローズされている場合を示している。同図に示すように、外部のコントローラは、時刻ｔ１にライトコマンドＷＲＴを投入すると、これに同期してバンクアドレスＢＡ及びカラムアドレスＹＡを半導体装置１０に入力する。図１７では、これらをそれぞれバンクアドレスＢＡ１及びカラムアドレスＹＡ１としている。
【００７６】
その後、時刻ｔ１から２クロックサイクル後の時刻ｔ２に、外部のコントローラは、８つのビットＤ０〜Ｄ７からなるライトデータＤＡＴＡの入力を開始する。ビットＤ０〜Ｄ７は、図１７に示すように、時刻ｔ２から半クロックサイクル間隔でシリアルに、データ入出力端子１６（図１）に入力される。
【００７７】
アレイ制御回路３６は、上述したように、ライトコマンドＷＲＴが投入されたことを受けて、ページをオープンする処理を行う（図１７では、対応するワード線ＷＬ１の活性化のみを描画している）。そして、ライトデータＤＡＴＡがカラムスイッチ２４に到達した後の時刻ｔ３において、カラムデコーダ２５が、カラムアドレスＹＡ１に対応するカラムスイッチ線ＹＳＬ１を活性化する。また、アレイ制御回路３６は、転送信号ＴＣを活性化する。これにより、Ｉ／Ｏ線ＩＯＬＰからメモリセルＭＣまでの間が接続され、ライトデータＤＡＴＡがメモリセルＭＣに書き込まれる。書き込み処理が終了すると、カラムデコーダ２５及びアレイ制御回路３６はそれぞれ、時刻ｔ４までに、カラムスイッチ線ＹＳＬ１及び転送信号ＴＣを非活性に戻す。以上で、一連のライト動作が完了する。
【００７８】
図１８は、ライトウィズオートプリチャージコマンドＷＡＰが投入された場合の各種信号のタイミング図である。同図には、ライトウィズオートプリチャージコマンドＷＡＰの投入時点でページがクローズされている場合を示している。同図と図１７を比較すると理解されるように、時刻ｔ４までの処理は、ライトコマンドＷＲＴ投入時と同じである。しかし、ライトウィズオートプリチャージコマンドＷＡＰの投入時には、時刻ｔ４の後の時刻ｔ５においてページをクローズする処理が追加される（図１７では、対応するワード線ＷＬ１の非活性化のみを描画している）。これにより、この後特にページをクローズすることなく、オートリフレッシュやページオープンを行うことが可能になる。
【００７９】
以上説明してきたように、本実施の形態による半導体装置１０によれば、ライト動作の際に一旦ページをオープンしているので、ライトバックが不要になる。したがって、ロウキャッシュレジスタを利用しないタイプの半導体装置との間での互換性を確保できる。一方で、リード動作の際には、ロウキャッシュレジスタを利用するタイプの従来の半導体装置と変わらず、カラムアクセス中にオートリフレッシュを行える。
【００８０】
また、ライト動作のたびにアクトコマンド及びロウアドレスを入力する必要がないことから、本実施の形態による半導体装置１０では、ロウキャッシュレジスタを採用する従来の半導体装置と同等のメモリアクセス効率が維持されている。
【００８１】
図１９は、本発明の第２の実施の形態によるコンピュータ７０のシステム構成例を示す図である。同図に示すように、コンピュータ７０は、半導体装置１０と、マルチコアプロセッサ７１とを有して構成される。半導体装置１０は、第１の実施の形態で説明した半導体装置１０であり、本実施の形態ではいわゆるメインメモリとしてコンピュータ７０に組み込まれている。
【００８２】
マルチコアプロセッサ７１は、４個のコア７２−１〜７２−４と、入出力装置（Ｉ／Ｏ）７３と、外部記憶装置制御ブロック７４と、オンチップメモリ７５と、内部バス７６とを有して構成される。４個のコア７２−１〜７２−４は、それぞれ外部記憶装置制御ブロック７４を介し、互いに独立して半導体装置１０のリード又はライトを行うよう構成される。
【００８３】
コア７２−１〜７２−４は、半導体装置１０のバンク２０−１〜２０−４に対応付けられる。半導体装置１０によれば、ロウキャッシュレジスタを利用しないタイプの半導体装置との間での互換性を確保しつつ、ロウキャッシュレジスタを採用する従来の半導体装置と同等のメモリアクセス効率を維持することが可能である。したがって、本実施の形態によるコンピュータ７０によれば、コア７２−１〜７２−４は、ロウキャッシュレジスタを利用しないタイプの半導体装置用の外部記憶装置制御ブロック７４を利用しつつ、ページアクセス期間中にオートリフレッシュ動作を行っても、再び同じページをオープンすることなく、各バンクのリード／ライトを行えるようになる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記各実施の形態では４バンク構成の半導体装置１０を取り上げたが、本発明はバンクの数によらず適用可能である。また、１バンクあたりのメモリブロックの数についても同様であり、本発明はメモリバンクの数によらず適用可能である。
【００８６】
また、上記各実施の形態ではビット線、データ線、Ｉ／Ｏ線のそれぞれをペア線（ビット線対、データ線対、Ｉ／Ｏ線対）としたが、シングル線によりこれらを実現してもよいのはもちろんである。
【符号の説明】
【００８７】
ＢＬ              ビット線
ＢＬＰ            ビット線対
ＤＬ              データ線
ＤＬＰ            データ線対
ＩＯＬ            Ｉ／Ｏ線
ＩＯＬＰ          Ｉ／Ｏ線対
ＭＣ              メモリセル
ＷＬ，ＷＬ１      ワード線
ＹＳＬ，ＹＳＬ１  カラムスイッチ線
１０              半導体装置
１１，１２        クロック端子
１３              クロックイネーブル端子
１４              コマンド端子
１５              アドレス端子
１６              データ入出力端子
２０−１Ａ〜２０−１Ｄ  メモリブロック
２０−１〜２０−４  バンク
２１              ロウデコーダ
２２              転送スイッチ
２３              ロウキャッシュレジスタ
２４              カラムスイッチ
２５              カラムデコーダ
２６              データ制御回路
２７              ラッチ回路
２８              データ入出力バッファ
２９              センスアンプ
３０              コマンドデコーダ
３１              チップ制御回路
３２              モードレジスタ
３３              ロウアドレスバッファ
３４              カラムアドレスバッファ
３５              リフレッシュアドレスカウンタ
３６              アレイ制御回路
４０              クロック発生回路
５０              ページアドレス記憶回路
５１              フラグ記憶回路
６０              プリチャージ回路
７０              コンピュータ
７１              マルチコアプロセッサ
７２              コア
７３              入出力装置（Ｉ／Ｏ）
７４              外部記憶装置制御ブロック
７５              オンチップメモリ
７６              内部バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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