(57)【要約】【課題】別々のコンタクトプラグの合わせズレが生じやすくなり、歩留まりの低下の可能性があった。【解決手段】半導体基板上に形成された複数のワード線と、ワード線の両側に形成された第１サイドウォールと、半導体基板上にて第１サイドウォール間に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された複数のビット線と、ビット線の両側に形成された第２サイドウォールと、第１層間絶縁膜上にて第２サイドウォール間に形成された第２層間絶縁膜と、を備える半導体記憶装置の製造方法であって、第２サイドウォール間の領域と第１サイドウォール間の領域とが重なる領域にて第１層間絶縁膜及び第２層間絶縁膜に、半導体基板に通ずる下穴を、第２サイドウォール及び第１サイドウォールを用いて自己整合的に形成する工程を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板上にて所定の方向に延在するように形成された複数のワード線と、前記ワード線の両側に形成された第１サイドウォールと、前記半導体基板上にて隣り合う前記第１サイドウォール間に形成された第１層間絶縁膜と、前記第１層間絶縁膜上にて前記所定の方向と異なる方向に延在するように形成された複数のビット線と、前記ビット線の両側に形成された第２サイドウォールと、前記第１層間絶縁膜上にて隣り合う前記第２サイドウォール間に形成された第２層間絶縁膜と、を備える半導体記憶装置の製造方法であって、
前記第２サイドウォール間の領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜及び前記第２層間絶縁膜に、前記半導体基板に通ずる下穴を、前記第２サイドウォール及び前記第１サイドウォールを用いて自己整合的に形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記下穴を形成する工程の後に、
前記下穴から表れた前記半導体基板上に拡散層を形成する工程と、
前記下穴にコンタクトプラグを形成する工程と、
を含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記半導体基板上に前記ワード線を形成する工程と、
前記ワード線の両側に前記第１サイドウォールを形成する工程と、
前記半導体基板上における隣り合う前記第１サイドウォール間に前記第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に前記ビット線を形成する工程と、
前記ビット線の両側に前記第２サイドウォールを形成する工程と、
前記第１層間絶縁膜上における隣り合う前記第２サイドウォール間に前記第２層間絶縁膜を形成する工程と、
を含むことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
前記第１層間絶縁膜を形成する工程と前記ビット線を形成する工程との間において
前記ビット線が形成される領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜に、前記半導体基板に通ずる他の下穴を、前記第１サイドウォールを用いて自己整合的に形成する工程と、
前記他の下穴から表れた前記半導体基板上に他の拡散層を形成する工程と、
前記他の下穴に他のコンタクトプラグを形成する工程と、
を含むことを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置の製造方法。
【請求項５】
半導体基板上にて所定の方向に延在するように形成された複数のワード線と、
前記ワード線の両側に形成された第１サイドウォールと、
前記半導体基板上にて隣り合う前記第１サイドウォール間に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上にて前記所定の方向と異なる方向に延在するように形成された複数のビット線と、
前記ビット線の両側に形成された第２サイドウォールと、
前記第１層間絶縁膜上にて隣り合う前記第２サイドウォール間に形成された第２層間絶縁膜と、
前記第２サイドウォール間の領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜及び前記第２層間絶縁膜を貫通する下穴と、
前記下穴に形成されたコンタクトプラグと、
を備え、
前記コンタクトプラグは、前記第１サイドウォール及び前記第２サイドウォールと接していることを特徴とする半導体記憶装置。
【請求項６】
前記下穴は、前記第２サイドウォール及び前記第１サイドウォールと接している部分において前記第２サイドウォール及び前記第１サイドウォールを用いて自己整合的に形成されていることを特徴とする半導体記憶装置。
【請求項７】
前記下穴の領域の前記半導体基板上に形成された拡散層を有することを特徴とする請求項５又は６記載の半導体記憶装置。
【請求項８】
前記ビット線が形成される領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜を貫通する他の下穴と、
前記他の下穴に形成された他のコンタクトプラグと、
前記他の下穴の領域の前記半導体基板上に形成された他の拡散層と、
を備え、
前記拡散層は、前記他の拡散層と非対称であることを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体記憶装置においては、セルトランジスタのソース・ドレイン領域となる基板上の拡散層からキャパシタの下部電極までの間の電気的接続構成として、拡散層と接続されるセルコンタクトプラグと、当該セルコンタクト及び下部電極と接続される容量コンタクトプラグと、が直列に繋がった構成となったものがある。例えば、特許文献１では、セルトランジスタの拡散層領域からキャパシタの下部電極下のランディングパッドまでの間の電気的接続構成として２つのコンタクトプラグが直列に繋がった構成となっている。また、特許文献２でも、セルトランジスタの拡散層からキャパシタの下部電極までの間の電気的接続構成として２つのコンタクトプラグが直列に繋がった構成となっている。
【０００３】
また、セルコンタクトプラグは、ワード線（ゲート電極）を覆うサイドウォール（シリコン窒化膜）に沿った形で、サイドウォールをマスクとして自己整合的（セルフアライン）に形成されている。また、容量コンタクトプラグは、ビット線を覆うサイドウォール（シリコン窒化膜）に沿った形で、サイドウォールをマスクとして自己整合的（セルフアライン）に形成されている。このように、セルコンタクトプラグ及び容量コンタクトプラグは、それぞれ一方向にあるサイドウォールのみによって、自己整合的にコントロールされた構造となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５１７６３号公報
【特許文献２】特開２００８−１１２８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本願発明者により与えられる。
【０００６】
しかしながら、セルコンタクトプラグと容量コンタクトプラグとは、別工程で形成されており、それぞれ一方向にあるサイドウォールのみでしか自己整合的にコントロールされていない。そのため、セルコンタクトプラグと容量コンタクトプラグの合わせズレ（位置ズレ）により接触面積の低下により、高抵抗不良となる可能性がある。特に、半導体技術の微細化に伴い、セルコンタクトプラグと容量コンタクトプラグの合わせズレが生じやすくなり、歩留まりの低下の可能性がある。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、半導体基板上にて所定の方向に延在するように形成された複数のワード線と、前記ワード線の両側に形成された第１サイドウォールと、前記半導体基板上にて隣り合う前記第１サイドウォール間に形成された第１層間絶縁膜と、前記第１層間絶縁膜上にて前記所定の方向と異なる方向に延在するように形成された複数のビット線と、前記ビット線の両側に形成された第２サイドウォールと、前記第１層間絶縁膜上にて隣り合う前記第２サイドウォール間に形成された第２層間絶縁膜と、を備える半導体記憶装置の製造方法であって、前記第２サイドウォール間の領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜及び前記第２層間絶縁膜に、前記半導体基板に通ずる下穴を、前記第２サイドウォール及び前記第１サイドウォールを用いて自己整合的に形成する工程を含むことを特徴とする。
【０００８】
本発明の第２の視点においては、半導体記憶装置において、半導体基板上にて所定の方向に延在するように形成された複数のワード線と、前記ワード線の両側に形成された第１サイドウォールと、前記半導体基板上にて隣り合う前記第１サイドウォール間に形成された第１層間絶縁膜と、前記第１層間絶縁膜上にて前記所定の方向と異なる方向に延在するように形成された複数のビット線と、前記ビット線の両側に形成された第２サイドウォールと、前記第１層間絶縁膜上にて隣り合う前記第２サイドウォール間に形成された第２層間絶縁膜と、前記第２サイドウォール間の領域と前記第１サイドウォール間の領域とが重なる領域にて前記第１層間絶縁膜及び前記第２層間絶縁膜を貫通する下穴と、前記下穴に形成されたコンタクトプラグと、を備え、前記コンタクトプラグは、前記第１サイドウォール及び前記第２サイドウォールと接していることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コンタクトプラグ用の下穴が、第１層間絶縁膜及び第２層間絶縁膜の２層間に渡って形成され、第１サイドウォール及び第２サイドウォールと接する部分において第１サイドウォール及び第２サイドウォールの表面に沿って２方向（隣り合う第１サイドウォールが対向する方向と隣り合う第２サイドウォールが対向する方向との２方向）に自己整合的（セルフアライン）に形成されるので、第１層間絶縁膜及び第２層間絶縁膜における別々のコンタクトプラグの合わせズレにより発生していた、接触面積低下による高抵抗不良の対策が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図２に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図３に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図５】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図４に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図６】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図５に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図７】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図６に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図８】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図７に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【図９】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した図８に続く（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【発明を実施するための形態】
【００１１】
［実施形態１］
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した断面図である。
【００１２】
図１の半導体記憶装置において、半導体基板１（例えば、Ｐ型シリコン基板）上に素子（ＭＯＳトランジスタ）間を電気的に分離する素子分離領域２（例えば、シリコン酸化膜）が形成されている。素子分離領域２で囲まれた半導体基板１上に、ＭＯＳトランジスタの構成要素としてゲート絶縁膜３（例えば、シリコン酸化膜）を介してゲート電極４（例えば、ドープドポリシリコン）が形成されている。ゲート電極４は、ワード線となり、上面側から見て、所定の方向に延在している。ゲート電極４上には、キャップ絶縁膜５（例えば、シリコン窒化膜）が形成されている。ゲート電極４及びキャップ絶縁膜５の側壁面には、サイドウォール６（例えば、シリコン窒化膜）が形成されている。サイドウォール６間の領域の半導体基板１上には、トランジスタのソース・ドレイン電極となる拡散層７ａ、７ｂ（例えば、シリコンにリンイオンが拡散したＮ型の領域）が形成されている。拡散層７ａは、隣り合うトランジスタの共通の拡散層であり、ビット線１２に電気的に接続される。拡散層７ｂは、トランジスタと素子分離領域２との間に配された拡散層であり、キャパシタ２７の下部電極２２に電気的に接続されることになる。拡散層７ａと拡散層７ｂとは、非対称にしてもよい。
【００１３】
サイドウォール６間には層間絶縁膜（図４の８に相当、例えば、シリコン酸化膜）が埋め込まれている。層間絶縁膜（図４の８に相当）には拡散層７ａに通ずる下穴９が形成されている。下穴９は、ビット線１２が形成される領域とサイドウォール６間の領域とが重なる領域にて層間絶縁膜（図４の８に相当）を貫通している。下穴９は、サイドウォール６と接する部分においてサイドウォール６の表面に沿って１方向（隣り合うサイドウォール６が対向する方向）に自己整合的（セルフアライン）に形成されている。なお、層間絶縁膜（図４の８に相当）は、サイドウォール６及びキャップ絶縁膜５とエッチングレートが異なる。下穴９内の拡散層７ａ上には、バリア膜１１（例えば、ＴｉＮ）を介してビットコンタクトプラグ１０（例えば、Ｔｉ）が埋め込まれている。ビットコンタクトプラグ１０は、セルコンタクトプラグとなる。ビットコンタクトプラグ１０は、ビット線１２と拡散層７ａとを電気的に接続する。
【００１４】
ビットコンタクトプラグ１０、層間絶縁膜（図４の８に相当）を含むキャップ絶縁膜５上の所定の位置にビット線１２（例えば、Ｗ／ＷＮ、Ｐ−ＳｉＮ）が形成されている。ビット線１２は、上面側から見て、ワード線となるゲート電極４が延在する所定の方向とは異なる方向に延在しており、ワード線となるゲート電極４とクロス（立体交差）している。ビット線１２上には、キャップ絶縁膜１３（例えば、シリコン窒化膜）が形成されている。ビット線１２及びキャップ絶縁膜１３の側壁面には、サイドウォール１４（例えば、シリコン窒化膜）が形成されている。サイドウォール１４（キャップ絶縁膜１３を含めても可）を含む層間絶縁膜（図４の８に相当）上には、層間絶縁膜１５（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１５及び層間絶縁膜（図４の８に相当）には拡散層７ｂに通ずる下穴１６が形成されている。下穴１６は、サイドウォール１４間の領域とサイドウォール６間の領域とが重なる領域にて層間絶縁膜１５及び層間絶縁膜（図４の８に相当）を貫通する。下穴１６は、層間絶縁膜１５及び層間絶縁膜（図４の８に相当）の２層間に渡って形成されており、サイドウォール６、１４（キャップ絶縁膜５、１３を含めても可）と接する部分においてサイドウォール６、１４の表面に沿って２方向（隣り合うサイドウォール６が対向する方向と隣り合うサイドウォール１４が対向する方向との２方向）に自己整合的（セルフアライン）に形成されている。なお、層間絶縁膜１５及び層間絶縁膜（図４の８に相当）は、サイドウォール６、１４及びキャップ絶縁膜５、１３とエッチングレートが異なる。下穴１６内の拡散層７ｂ上には、バリア膜１８（例えば、ＴｉＮ）を介して容量コンタクトプラグ１７（例えば、Ｔｉ）が埋め込まれている。容量コンタクトプラグ１７は、層間絶縁膜１５及び層間絶縁膜（図４の８に相当）の２層間に渡るスルーコンタクトプラグであり、セルコンタクトプラグを兼ねる。容量コンタクトプラグ１７をスルーコンタクトプラグとすることにより、セルコンタクトプラグと容量コンタクトプラグに分かれた構造のときのように両コンタクトプラグ間の合わせズレによるマージンを大きくすることできる。容量コンタクトプラグ１７は、バッド１９と拡散層７ｂとを電気的に接続する。
【００１５】
容量コンタクトプラグ１７を含む層間絶縁膜１５上の所定の位置には、バッド１９（例えば、Ｗ／ＷＮ）が形成されている。バッド１９は、容量コンタクトプラグ１７とキャパシタ２７の下部電極２２とを電気的に接続する。バッド１９を含む層間絶縁膜１５上には、層間絶縁膜２０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２０には、パッド１９に通ずるシリンダ開口部２１が形成されている。シリンダ開口部２１の底面乃至側壁面上には、キャパシタ２７の下部電極２２（例えば、ポリシリコン）が形成されている。下部電極２２の底面乃至側壁面を含む層間絶縁膜２０上には、キャパシタ２７の容量絶縁膜２３（例えば、シリコン酸化膜）が形成されている。容量絶縁膜２３上には、キャパシタ２７の上部電極２４（例えば、ポリシリコン）が形成されている。上部電極２４は、グランドに電気的に接続されることになる。
【００１６】
次に、本発明の実施形態１に係る半導体記憶装置の製造方法について図面を用いて説明する。図２〜図９は、本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
【００１７】
まず、半導体基板１に素子分離領域２を形成し、その後、素子分離領域２を含む半導体基板１上にゲート絶縁膜３を成膜し、その後、ゲート絶縁膜３上にワード線となるゲート電極４を成膜し、その後、ゲート電極４として残す領域のゲート電極４上にキャップ絶縁膜５を形成し、その後、キャップ絶縁膜５をマスクとしてゲート電極４及びゲート絶縁膜３をエッチング除去する（ステップＡ１；図２参照）。
【００１８】
次に、ゲート絶縁膜３、ゲート電極４、及びキャップ絶縁膜５の側壁面にサイドウォール６を形成する（ステップＡ２；図３参照）。
【００１９】
次に、キャップ絶縁膜５及びサイドウォール６を含む半導体基板１上に層間絶縁膜８（例えば、シリコン酸化膜）を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により層間絶縁膜８の表面を平坦化し、その後、層間絶縁膜８上にビットコンタクトプラグ（図５の１０）用の下穴９を形成するためのレジスト（図示せず）をパターニングし、その後、レジスト（図示せず）をマスクとして半導体基板１が表れるまで層間絶縁膜８をドライエッチングすることによりビットコンタクトプラグ（図５の１０）用の下穴９を形成し、その後、下穴９から表れた半導体基板１上に拡散層７ａを形成し、その後、レジスト（図示せず）を除去する（ステップＡ３；図４参照）。ここで、下穴９は、サイドウォール６（キャップ絶縁膜５を含めても可）と接する部分においてサイドウォール６の表面に沿って１方向（隣り合うサイドウォール６が対向する方向）に自己整合的（セルフアライン）に形成される。
【００２０】
次に、基板全面にＣＶＤ（Chemical Vapor Deposition；化学気相成長）法によりバリア膜１１用のバリア膜を成膜し、その後、当該バリア膜１１上にＣＶＤ法によりビットコンタクトプラグ１０用のメタル膜を成膜し、その後、キャップ絶縁膜５が表れるまで当該バリア膜及びメタル膜をＣＭＰにより平坦化することでセルコンタクトプラグとなるビットコンタクトプラグ１０、バリア膜１１を形成する（ステップＡ４；図５参照）。
【００２１】
次に、ビットコンタクトプラグ１０を含む基板全面にビット線１２となる導体膜を成膜し、その後、ビット線１２として残す領域の導体膜上にキャップ絶縁膜１３を形成し、その後、キャップ絶縁膜１３をマスクとして導体膜をエッチング除去することでビット線１２を形成する（ステップＡ５；図６参照）。
【００２２】
次に、ビット線１２及びキャップ絶縁膜１３の側壁面にサイドウォール１４を形成する（ステップＡ６；図７参照）
【００２３】
次に、ビット線１２及びキャップ絶縁膜１３を含む基板全面に層間絶縁膜１５を成膜し、その後、ＣＭＰにより層間絶縁膜１５の表面を平坦化し、その後、層間絶縁膜１５上に下穴１６形成用のレジスト（図示せず）を形成し、その後、当該レジスト（図示せず）をマスクとして半導体基板１が表れるまでドライエッチングすることにより層間絶縁膜１５、８に下穴１６を形成し、その後、下穴１６から表れた半導体基板１上に拡散層７ｂを形成し、その後、当該レジスト（図示せず）を除去する（ステップＡ７；図８参照）。ここで、下穴１６は、層間絶縁膜１５及び層間絶縁膜８の２層間に渡って形成され、サイドウォール６、１４（キャップ絶縁膜５、１３を含めても可）と接する部分においてサイドウォール６、１４の表面に沿って２方向（隣り合うサイドウォール６が対向する方向と隣り合うサイドウォール１４が対向する方向との２方向）に自己整合的（セルフアライン）に形成される。
【００２４】
次に、下穴１６を含む基板全面にＣＶＤ法によりバリア膜１８用のバリア膜を成膜し、その後、当該バリア膜１８上にＣＶＤ法により容量コンタクトプラグ１７用のメタル膜を成膜し、その後、層間絶縁膜１５（キャップ絶縁膜１３でも可）が表れるまで当該バリア膜及びメタル膜をＣＭＰにより平坦化することで容量コンタクトプラグ１７、バリア膜１８を形成する（ステップＡ８；図９参照）。
【００２５】
次に、容量コンタクトプラグ１７を含む層間絶縁膜１５上の所定の位置にパッド１９を形成し、その後、パッド１９を含む層間絶縁膜１５上に層間絶縁膜２０を成膜し、その後、シリンダ開口部２１を形成するためにレジスト（図示せず）をパターニングし、その後、当該レジスト（図示せず）をマスクとして層間絶縁膜２０をドライエッチングすることにより、層間絶縁膜２０においてパッド１９に通ずるシリンダ開口部２１を形成し、その後、シリンダ開口部２１を含む基板全面にキャパシタ２７の下部電極２２となるポリシリコン膜を、シリンダ開口部２１にて凹部を有するように成膜し、その後、ＣＭＰにより層間絶縁膜２０が表れるまでポリシリコン膜を平坦化することにより上面に凹部を有する下部電極２２を形成し、その後、下部電極２２を含む基板全面にキャパシタ２７の容量絶縁膜２３を成膜し、その後、容量絶縁膜２３上にキャパシタ２７の上部電極２４となるポリシリコン膜を成膜し、その後、ＣＭＰによりポリシリコン膜を平坦化することで上部電極２４を形成する（ステップＡ９；図１参照）。
【００２６】
実施形態１によれば、容量コンタクトプラグ１７用の下穴１６が、層間絶縁膜１５及び層間絶縁膜８の２層間に渡って形成され、サイドウォール６、１４（キャップ絶縁膜５、１３を含めても可）と接する部分においてサイドウォール６、１４の表面に沿って２方向（隣り合うサイドウォール６が対向する方向と隣り合うサイドウォール１４が対向する方向との２方向）に自己整合的（セルフアライン）に形成されるので、層間絶縁膜１５及び層間絶縁膜８における別々のコンタクトプラグの合わせズレにより発生していた、接触面積低下による高抵抗不良の対策が可能となる。
【００２７】
また、実施形態１によれば、トランジスタ２６において、ソース側とドレイン側の拡散層７ａ、７ｂを別工程で形成することにより、リフレッシュ向上のための非対称注入が容易となる。
【００２８】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。以下、実施例について図面を参照しつつ説明する。
【００２９】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３０】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極（ワード線）
５  キャップ絶縁膜
６  サイドウォール
７ａ  拡散層（他の拡散層）
７ｂ  拡散層
８  層間絶縁膜
９  下穴（他の下穴）
１０  ビットコンタクトプラグ（他のコンタクトプラグ）
１１  バリア膜
１２  ビット線
１３  キャップ絶縁膜
１４  サイドウォール
１５  層間絶縁膜
１６  下穴
１７  容量コンタクトプラグ（コンタクトプラグ）
１８  バリア膜
１９  バッド
２０  層間絶縁膜
２１  シリンダ開口部
２２  下部電極
２３  容量絶縁膜
２４  上部電極
２６  セルトランジスタ
２７  キャパシタ
【図１】
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【図２】
2013143484.tif 000004
【図３】
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【図４】
2013143484.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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