(57)【要約】【課題】単電源によってバイアス動作点を決定することが可能な増幅器を提供する。【解決手段】ゲート電極Ｇに入力された入力信号を増幅して、増幅した出力信号をドレイン電極Ｄから出力するＦＥＴ１１と、ＦＥＴ１１のソース電極ＳとグランドＧＮＤとの間に、コンデンサ１２１と抵抗素子１２２とが並列接続されたバイアス回路１２とを備え、ＦＥＴ１１は、ゲート電極ＧがグランドＧＮＤに接続されており、バイアス回路１２の両端の電圧降下Ｖａに応じて、ゲート電極Ｇとソース電極Ｓとの間に印加される電圧によって、ドレイン電極Ｄからソース電極Ｓに流れるドレイン電流Ｉｄを調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極に入力された入力信号を増幅して、増幅した出力信号をドレイン電極から出力する電界効果トランジスタと、
前記電界効果トランジスタのソース電極とグランドとの間に、コンデンサと抵抗素子とが並列接続されたバイアス回路とを備え、
前記電界効果トランジスタは、前記ゲート電極がグランドに接続されており、前記バイアス回路の両端の電圧降下に応じて、前記ゲート電極と前記ソース電極との間に印加される電圧によって、前記ドレイン電極から前記ソース電極に流れる電流を調整することを特徴とする増幅器。
【請求項２】
前記バイアス回路は、その両端に並列接続されたサーミスタを更に有し、
前記電界効果トランジスタは、前記サーミスタの抵抗値に応じて、前記ゲート電極と前記ソース電極との間に印加される電圧が変化することにより、所定の温度範囲において前記ドレイン電極から前記ソース電極に流れる電流が一定となるように調整することを特徴とする請求項１記載の増幅器。
【請求項３】
前記ドレイン電極から前記ソース電極に流れる電流が、所定の設計中心値で一定となるように、当該増幅器の電源電圧を調整して該ドレイン電極に印加する電圧調整回路を更に備える請求項１又は２記載の増幅器。
【請求項４】
前記バイアス回路のコンデンサは、単層構造のキャパシタであり、
前記電界効果トランジスタは、前記バイアス回路のコンデンサとともにパッケージされており、
前記電界効果トランジスタのソース電極は、前記バイアス回路のコンデンサを介して、前記パッケージに形成されているグランド接続端子と重畳していることを特徴とする請求項１〜３のうち１項記載の増幅器。
【請求項５】
前記電界効果トランジスタは、ＧａＡｓ系の電界効果トランジスタであり、
前記電界効果トランジスタのゲート電極には、波長が準ミリ波帯以下の高周波信号が入力されることを特徴とする請求項１〜４のうち１項記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅して出力する増幅器に関する。
【背景技術】
【０００２】
一般的に、電界効果トランジスタ（FET, Field effect transistor）を利用した増幅器が広く用いられている。電界効果トランジスタは、ゲート電極に負電源電圧を印加するとともにドレイン電極に正電源電圧を印加した状態から、ゲート電極に印加される電圧Ｖｇｓを制御することによってドレイン電流を適切値に調整することでバイアス動作点を決定する。
【０００３】
具体的に、電界効果トランジスタは、ゲート電圧を低くすることで、すなわち、ゲート電圧を負電源電圧から０Ｖに近づけることで、ドレイン電流を増加させ線形利得を増加させる。これと反対に、電界効果トランジスタは、ゲート電圧を高くすることで、すなわち、ゲート電圧を負電源電圧に近づけることで、ドレイン電流を減少させ線形利得を減少させる。
【０００４】
例えば、特許文献１には、ゲート電圧を温度ＩＣやサーミスタといった制御素子でコントロールすることで電界効果トランジスタの線形利得を可変することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２４４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載された増幅器を含め、従来の電界効果トランジスタは、ゲート電極に負電源電圧を印加するとともにドレイン電極に正電源電圧を印加するため、２つの電源を必要としている。
【０００７】
しかしながら、電界効果トランジスタは、単電源によってバイアス動作点を適切に調整可能であることが、小型化及びコスト削減の観点から望まれている。
【０００８】
本発明は、このような実情に鑑みて提案されたものであり、単電源によってバイアス動作点を決定することが可能な増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る増幅器は、ゲート電極に入力された入力信号を増幅して、増幅した出力信号をドレイン電極から出力する電界効果トランジスタと、電界効果トランジスタのソース電極とグランドとの間に、コンデンサと抵抗素子とが並列接続されたバイアス回路とを備え、電界効果トランジスタは、ゲート電極がグランドに接続されており、バイアス回路の両端の電圧降下に応じて、ゲート電極とソース電極との間に印加される電圧によって、ドレイン電極からソース電極に流れる電流を調整することを特徴とする。
【発明の効果】
【００１０】
本発明は、電界効果トランジスタのソース電極とグランドとの間に接続されたバイアス回路の両端の電圧降下に応じて、グランドに接続されたゲート電極とソース電極との間に電圧が印加されることで、ドレイン電極からソース電極に流れる電流を調整する。
【００１１】
このようにして、本発明は、ゲート電極に、出力端子に接続される電源とは異なる電源を接続することなく、単電源によってバイアス動作点を決定することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明が適用された第１の実施例に係る増幅器の構成について説明するための図である。
【図２】図２（Ａ）は、ＦＥＴのソース電極Ｓを基準としたゲート電極Ｇに印加される電圧Ｖｇｓに対応したドレイン電流Ｉｄの特性を示す図である。図２（Ｂ）は、ドレイン電流Ｉｄの線形利得を示す図である。
【図３】サーミスタを用いたバイアス回路の合成抵抗Ｒによって発生する仮想的な電圧降下Ｖａの温度特性を示す図である。
【図４】本発明が適用された第２の実施例に係る増幅器の構成について説明するための図である。
【図５】ＦＥＴが組み込まれたパッケージの外部形状を示す図である。
【図６】ＦＥＴが組み込まれたパッケージの内部実装例について説明するための図である。
【図７】ＦＥＴと単層構造のキャパシタとが組み込まれたパッケージの内部実装例について説明するための図である。
【図８】ＦＥＴと単層構造のキャパシタとが組み込まれたパッケージの外部形状を示す図である。
【図９】ＦＥＴが組み込まれたパッケージの内部実装の他の例について説明するための図である。
【図１０】ＦＥＴと単層構造のキャパシタとが組み込まれたパッケージの内部実装の他の例について説明するための図である。
【発明を実施するための形態】
【００１３】
本発明は、入力信号を増幅して出力する増幅器に関する。本発明が適用された第１の実施例に係る増幅器１は、例えば図１に示すように、電源端子Ｖｄによって印加される電源電圧によって、外部から入力端子Ｐｉｎに入力された入力信号を増幅し、増幅した出力信号を出力端子Ｐｏｕｔから外部に出力する回路であって、次のような構成を有する。
【００１４】
すなわち、増幅器１は、ＦＥＴ１１と、バイアス回路１２と、コンデンサ１３１、１３２と、整合回路１４１、１４２とを備える。
【００１５】
ＦＥＴ１１は、ゲート電極Ｇに入力された信号を増幅して、増幅した信号をドレイン電極Ｄから出力する電界効果トランジスタである。本実施形態では、波長が準ミリ波帯の信号を増幅するため、このＦＥＴ１１としてＧａＡｓ系の電界効果トランジスタを用いるものとする。また、ＦＥＴ１１は、ゲート電極ＧがグランドＧＮＤと整合回路１４１と接続され、ドレイン電極Ｄが電源端子Ｖｄと整合回路１４２と接続され、ソース電極Ｓがバイアス回路１２と接続されている。
【００１６】
バイアス回路１２は、ＦＥＴ１１のソース電極ＳとグランドＧＮＤとの間に、コンデンサ１２１と抵抗素子１２２とサーミスタ１２３とが並列接続された回路である。
【００１７】
コンデンサ１３１は、各電極が入力端子Ｐｉｎと整合回路１４１とに接続されており、入力端子Ｐｉｎに入力された入力信号の直流成分を遮断して、整合回路１４１に出力する。コンデンサ１３２は、各電極が整合回路１４２と出力端子Ｐｏｕｔとにそれぞれ接続されており、整合回路１４２に入力された信号の直流成分を遮断して出力端子Ｐｏｕｔから外部に出力する。
【００１８】
サーミスタ１２３は、当該増幅器１の環境温度に応じて抵抗値が変化する温度特性を有する可変抵抗素子であって、後述するように、所定の温度範囲においてドレイン電流Ｉｄが一定となるように、バイアス回路１２の両端における電圧降下を補償する。
【００１９】
整合回路１４１は、一端がコンデンサ１３１に、他端がＦＥＴ１１のゲート電極Ｇにそれぞれ接続されている。また、整合回路１４２は、一端がＦＥＴ１１のゲート電極Ｄに、他端がコンデンサ１３２にそれぞれ接続されている。このようにして、増幅器１は、整合回路１４１、１４２をＦＥＴ１１の入力端子及び出力端子に付加してインピーダンスの整合を図ることで、所定の周波数帯において、入力信号を所望の出力まで増幅することができる。
【００２０】
以上のような構成からなる増幅器１において、バイアス回路１２の両端に亘って流れるドレイン電流Ｉｄにより発生するバイアス回路１２の両端における電圧降下をＶａとする。ここで、抵抗素子１２２の抵抗値をＲｓ、サーミスタ１２３の抵抗値をＲｔとすると、これらの合成抵抗Ｒ＝（Ｒｓ×Ｒｔ）／（Ｒｓ＋Ｒｔ）となり、電圧降下Ｖａ＝Ｉｄ×Ｒとなる。また、ＦＥＴ１１のゲート電極Ｇが接地しているので、ＦＥＴ１１のソース電極Ｓを基準としてゲート電極Ｇに仮想的にゲート電圧Ｖｇｓ＝−Ｖａが印加される。すなわち、ＦＥＴ１１は、ゲート電極ＧがグランドＧＮＤに接続されているので、バイアス回路１２の両端の電圧降下Ｖａに応じてソース電極Ｓを基準としてゲート電極Ｇに電圧Ｖｇｓ＝−Ｖａ印加される。この電圧Ｖｇｓによってドレイン電流Ｉｄを調整することができる。
【００２１】
このようにして、増幅器１は、ＦＥＴ１１のゲート電極Ｇに、出力側であるドレイン電極Ｄに接続される電源とは異なる電源を別途接続することなく、単一の電源によってバイアス動作点を決定することができる。
【００２２】
ここで、ＦＥＴ１１のソース電極Ｓを基準としたゲート電極Ｇに印加される電圧Ｖｇｓに対応したドレイン電流Ｉｄの特性を図２（Ａ）に示す。また、図２（Ｂ）にドレイン電流Ｉｄの線形利得を示す。一般的にＦＥＴ１１であるＧａＡｓＦＥＴは、ゲート電圧を低くすることで、すなわち、ソース電極Ｓを基準としたゲート電極Ｇに印加される電圧が負の値から０に近づけることで、ドレイン電流Ｉｄを増加させ線形利得を増加させる。逆にゲート電圧を高くすることで、すなわち、ソース電極Ｓを基準としたゲート電極Ｇに印加される電圧が０から負の値にすることで、ドレイン電流Ｉｄを減少させ線形利得を減少させることができる。
【００２３】
図２（Ｂ）から明らかなように、例えば増幅器１のドレイン電流Ｉｄを２０ｍＡで動作させたときを基準として、ドレイン電流Ｉｄを１０ｍＡまで減少させると、２５ＧＨｚの周波数帯において、約１ｄＢの線形利得を減少させることができる。また、増幅器１のドレイン電流Ｉｄを２０ｍＡで動作させたときを基準として、ドレイン電流Ｉｄを３０ｍＡまで増加させることで２５ＧＨｚにおいて約０．３ｄＢの線形利得を増加させることができる。このように、本発明が適用された増幅器１は、単一の電源電圧によって増幅処理を行うことができる。
【００２４】
なお、本発明が適用された増幅器１は、バイアス回路１２が必ずしもサーミスタ１２３を有する必要はなく、例えば、コンデンサ１２１と抵抗素子１２２とのみが並列接続されたバイアス回路を用いても、バイアス回路の両端の電圧降下に応じたＶｇｓをゲート電極Ｇに印加することができる。
【００２５】
上述したようにバイアス回路１２は必ずしもサーミスタ１２３を有する必要はないが、増幅器１がサーミスタ１２３を有し、サーミスタ１２３の抵抗値Ｒｔに応じて電圧Ｖｇｓが変化することにより、所定の温度範囲においてドレイン電流Ｉｄが一定となるように調整することができる。
【００２６】
すなわち、増幅器１では、ＦＥＴ１１の電圧Ｖｇｓが一定であっても、環境温度が変化するとドレイン電流Ｉｄが変化する温度特性を有する。このような温度変化を補償するために、増幅器１では、ＦＥＴ１１のソース電極Ｓに、固有抵抗値Ｒｓを有する抵抗素子と並列して、温度に応じて変化する可変抵抗値Ｒｔを有するサーミスタ１２３を接続している。
【００２７】
ここで、バイアス回路１２は、ソース電極Ｓに接続する抵抗としてサーミスタ１２３のみを用いることもできるが、温度に対する回路全体の抵抗値の変化量が大きい。よって、バイアス回路１２は、抵抗素子１２２とサーミスタ１２３と並列接続することにより、ソース電極Ｓに接続する抵抗値として適切な温度勾配を容易に得ることができる。
【００２８】
本実施例では、サーミスタ１２３の具体例として、Ｂ定数（２５／５０℃）２１５０Ｋで、２５℃における抵抗値が３０Ωの素子を用いるものとする。２５℃におけるＦＥＴ１１に流れるドレイン電流Ｉｄの設計中心値を２０ｍＡと想定しているが、素子特性のバラツキが±５ｍＡ発生すると、適切な温度勾配が得られなくなる。このような場合、抵抗素子１２２を１５Ω＜（抵抗素子１２２の抵抗値）＜３０Ωの範囲で調整することで、２５℃におけるドレイン電流を、およそ２０ｍＡに調整することができ、ソース電極Ｓに接続される合成抵抗値を調整することで、電圧降下Ｖａを適切な温度勾配から逸脱させないことができる。このようなサーミスタ１２３を用いたときの、バイアス回路１２の合成抵抗Ｒによって発生する仮想的な電圧降下Ｖａの温度特性を図３に示す。
【００２９】
図３から明らかなように、バイアス回路１２は、−２０℃〜＋８０℃の範囲において、電圧降下Ｖａを約０．３Ｖ可変することができる。このようにして、バイアス回路１２の電圧降下Ｖａが図３に示すような温度勾配を有するので、ＦＥＴ１１は、+８０℃時のＶｇｓに対応するドレイン電流Ｉｄを３０ｍＡまで増加させることができ、−２０℃時のＶｇｓに対応するドレイン電流Ｉｄを１０ｍＡまで減少させることができる。したがって、増幅器１は、バイアス回路１２にサーミスタ１２３を用いることなく、電圧Ｖｇｓを固定で使用する場合に対して、線形利得としては約１ｄＢ程度の温度補償を掛けることが可能となる。
【００３０】
このようにして、増幅器１は、サーミスタ１２３の抵抗値Ｒｔに応じて電圧Ｖｇｓが変化することにより、所定の温度範囲においてドレイン電流Ｉｄが一定となるように調整することができる。
【００３１】
次に、第２の実施例に係る増幅器２について図４を参照して説明する。第２の実施例に係る増幅器２は、第１の実施例に係る増幅器１と同様の構成に加えて、さらに図４に示すような、電圧調整回路２１を備える。なお、第２の実施例に係る増幅器２のうち、第１の実施例に係る増幅器１と同様の構成については、同様の符号を付し、その説明を省略するものとする。
【００３２】
まず、ＦＥＴ１１は、個体差に起因した素子特性のバラツキ、すなわち、ソース電極Ｓに流れるドレイン電流Ｉｄが設定中心値に対するバラツキによって、仮想的にゲート電圧Ｖｇｓのバラツキも大きくなる。
【００３３】
そこで、電圧調整回路２１は、増幅器１の電源端子Ｖｄによって印加される電源電圧を調整して、調整後の電圧をドレイン電極Ｄに印加することによって、ドレイン電流Ｉｄが設計中心値で一定となるようにする。
【００３４】
このような調整を行うため、電圧調整回路２１は、例えば、抵抗素子２１１と、可変抵抗素子２１２と、ＰＮＰトランジスタ素子２１３と、抵抗素子２１４とを備える。
【００３５】
抵抗素子２１１は、一端が電源電極Ｖｄに接続され、他端がＰＮＰトランジスタ素子２１３のエミッタ電極ＥとＦＥＴ１１のドレイン電極Ｄとに接続されている。
【００３６】
可変抵抗素子２１２は、一端が電源端子Ｖｄに接続され、他端がグランドＧＮＤに接続され、両端を可動する可動端子がＰＮＰトランジスタ素子２１３のベース電極Ｂに接続されている。
【００３７】
ＰＮＰトランジスタ素子２１３は、上述したように、エミッタ電極Ｅが抵抗素子２１１とＦＥＴ１１のドレイン電極Ｄと接続され、ベース電極Ｂが可変抵抗素子２１２の可動端子と接続され、コレクタ電極Ｃが抵抗素子２１４と接続されている。
【００３８】
抵抗素子２１４は、上述したように一端がＰＮＰトランジスタ素子２１３のコレクタ電極Ｃと接続され、他端がグランドＧＮＤと接続されている。
【００３９】
このような構成からなる電圧調整回路２１では、ＰＮＰトランジスタ素子２１３のベース電極Ｂに接続された可変抵抗素子２１２の可動端子の位置を調整することで、抵抗素子２１１と可変抵抗素子２１２との分圧比により決まるエミッタ電圧を調整する。そして、電圧調整回路２１では、抵抗素子２１１に流れる電流値を調整することでＦＥＴ１１のドレイン電極Ｄに印加する電圧を調整する。このようにして、電圧調整回路２１は、ＦＥＴ１１の個体差に起因した特性のバラツキに基づいて、ＦＥＴ１１のドレイン電流Ｉｄが設計中心値で一定となるようにドレイン電極Ｄに印加する電圧を調整することができる。
【００４０】
ここで、仮に電圧調整回路２１を用いることなく、上述したように、バイアス回路１２の抵抗素子１２２の抵抗値Ｒｓを変更することで、ＦＥＴ１１の個体差に起因した特性のバラツキを補償して、ドレイン電流Ｉｄが設計中心値で一定となるようにすることができる。しかしながら、上述した図３に示すように、ドレイン電流の電流値に応じて電圧降下Ｖａの温度特性が異なるので、バイアス回路１２の合成抵抗値Ｒを変更すると、合成抵抗値Ｒの変更前後で、電圧降下Ｖａが完全に一致した温度勾配にはならないという問題がある。
【００４１】
このような問題に対して、第２の実施例に係る増幅器２は、バイアス回路１２の温度特性を変更することなく、容易に、ＦＥＴ１１の個体差に起因した特性のバラツキを考慮して、所定の温度領域でドレイン電流Ｉｄが設計中心値となるように動作可能である点で特に好ましい。
【００４２】
以上のような第１及び第２の実施例に係る増幅器１、２に組み込まれるＦＥＴ１１は、例えば図５に示すような、上部がキャップ３ａで保護され、底部に４本のリード線が十字形をなす形態を有するパッケージ３内部に実装される。このようなパッケージ３内部に実装されるＦＥＴ１１は、例えば図６に示すように、ＦＥＴデバイス４の表面４１にゲート電極Ｇとドレイン電極Ｄとが配置され、裏面４２にベタグランドとしてのソース電極Ｓを有する。
【００４３】
パッケージ３内部の実装形態として、ＦＥＴデバイス４の表面４１に形成されているゲート電極Ｇとドレイン電極Ｄとは、例えば金ワイヤボンディングにより、パッケージ３のゲート電極接続端子３１とドレイン電極接続端子３２にそれぞれ配線されている。
【００４４】
また、ＦＥＴ１１のソース電極Ｓは、バイアス回路１２のコンデンサ１２１を介してグランドＧＮＤに接続する必要がある。ここで、コンデンサ１２１として、単層構造のキャパシタ５を用いることが好ましい。これは、図７に示すように、パッケージ３のソース電極Ｓをキャパシタ５と近接させて電気的に接続し、キャパシタ５のソース電極Ｓと接続されていない電極をグランド接続端子３４とすることで、グランドＧＮＤに対してソース電極Ｓを空間的に浮かすことができるからである。
【００４５】
さらに、図８に示すように、ＦＥＴ１１のソース電極Ｓは、パッケージ４の表面４１にもボンディングパッド４３を用意して、ドレイン電流Ｉｄを取り出して抵抗素子１２２及びサーミスタ１２３に流し込むためのソース電極接続端子３３を配置する。このときグランド接続端子３４とゲート電極接続端子３１とを同電位にするため、ボンディング３５を介して接続する。
【００４６】
以上のようにしてパッケージ３内部にＦＥＴ１１とキャパシタ５とを実装することで、ＦＥＴ１１のソース電極Ｓがバイアス回路１２のコンデンサ１２１であるキャパシタ５を介してグランド接続端子３４と重畳させることができる。このような構成により、増幅器１、２では、ＦＥＴ１１のソース電極Ｓからグランドまでの線路長をできるだけ短くすることができ、結果として、波長が準ミリ波帯以下の高周波帯において問題となる寄生容量を極限まで無視することが可能となる。
【００４７】
また、ＦＥＴ１１は、図９に示すＦＥＴデバイス６のように、ゲート電極Ｇ、ドレイン電極Ｄ及びソース電極Ｓの全ての電極をＦＥＴデバイス６の表面６１に配置してもよい。このような構成からなるＦＥＴデバイス６では、図１０に示すように、ゲート電極接続端子６１に単層構造のキャパシタ５を実装し、このキャパシタ５の表面にコンデンサ１２１の２つの電極を設け、各電極をソース電極Ｓとソース電極接続端子７３とにそれぞれ接続する。なお、ゲート電極接続端子７１をゲート電極Ｇに接続し、ドレイン接続端子７２をドレイン電極Ｄに接続する。このようなＦＥＴデバイス６では、上述したＦＥＴデバイス５と同様に、ＦＥＴ１１のソース電極Ｓからグランドまでの線路長をできるだけ短くすることができる。
【符号の説明】
【００４８】
１、２  増幅器
１１  ＦＥＴ
１２  バイアス回路
１２１  コンデンサ
１２２  抵抗素子
１２３  サーミスタ
２１  電圧調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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