(57)【要約】【課題】半導体装置を提供する。【解決手段】基板１００内に形成され、アクティブ領域１１０を定義する素子分離領域１１８、アクティブ領域１１０上に形成された導電層１２０、アクティブ領域１１０と導電層１２０との間に形成され、第１厚さの第１絶縁膜１３２、およびアクティブ領域１１０と導電層１２０との間に、アクティブ領域１１０と素子分離領域１１８の境界の少なくとも一部の上に形成され、第１厚さより厚い第２厚さの第２絶縁膜１３０を含む半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板内に形成され、アクティブ領域を定義する素子分離領域と、
前記アクティブ領域上に形成された導電層と、
前記アクティブ領域と前記導電層との間に形成され、第１厚さの第１絶縁膜と、
前記アクティブ領域と前記導電層との間にアクティブ領域と、前記素子分離領域の境界の少なくとも一部の上に形成され、前記第１厚さより厚い第２厚さの第２絶縁膜を含む半導体装置。
【請求項２】
前記導電層の一部領域は前記素子分離領域とオーバーラップされ、前記オーバーラップする前記導電層の一部領域の上にコンタクトが形成される請求項１に記載の半導体装置。
【請求項３】
前記アクティブ領域は対向する第１辺と第２辺を含み、前記第２絶縁膜は前記第１辺の少なくとも一部を覆う第１部分絶縁膜と、前記第２辺の少なくとも一部を覆う第２部分絶縁膜を含む請求項１または２に記載の半導体装置。
【請求項４】
前記導電層は第１幅を有する第１部分導電層と、前記第１幅と異なる第２幅を有する第２部分導電層を含み、前記第２部分導電層は前記素子分離領域とオーバーラップする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記アクティブ領域は内側方向に凹む凹部を含み、前記第２部分導電層は前記凹部とオーバーラップする請求項４に記載の半導体装置。
【請求項６】
前記第１部分導電層の全体は前記アクティブ領域とオーバーラップする請求項４または５に記載の半導体装置。
【請求項７】
第１動作電圧を有する第１ＭＯＳトランジスタと、前記第１動作電圧より小さい第２動作電圧を有する第２ＭＯＳトランジスタをさらに含む請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第２動作電圧より小さい第３動作電圧を有する第３ＭＯＳトランジスタをさらに含む請求項７に記載の半導体装置。
【請求項９】
前記第１ＭＯＳトランジスタの第１ゲート絶縁膜の厚さは、前記第２絶縁膜の第２厚さと同一であり、前記第２ＭＯＳトランジスタの第２ゲート絶縁膜の厚さは、前記第１絶縁膜の第１厚さと同一である、請求項７または８に記載の半導体装置。
【請求項１０】
前記アクティブ領域内に第１ウェルが形成され、前記第１ＭＯＳトランジスタは第２ウェルを含み、前記第２ＭＯＳトランジスタは第３ウェルを含み、前記第１ウェルと前記第３ウェルは同一なドーパントでドーピングされている請求項７〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記第１ウェルと前記第３ウェルは同一な深さで形成される請求項１０に記載の半導体装置。
【請求項１２】
前記導電層の側面プロファイルの一部と前記第２絶縁膜の側面プロファイルの一部が互いにアラインしている請求項１〜１１のいずれか一つに記載の半導体装置。
【請求項１３】
前記導電層はメタルラインと電気的に接続され、前記メタルラインは前記基板内に形成された保護ダイオードと電気的に接続される請求項１に記載の半導体装置。
【請求項１４】
前記メタルラインは第１レベルのメタルラインである請求項１３に記載の半導体装置。
【請求項１５】
前記素子分離領域はシャロートレンチアイソレーションを含む請求項１〜１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記半導体装置はキャパシタである請求項１〜１５のいずれか一つに記載の半導体装置。
【請求項１７】
キャパシタと、第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタを含み、
前記第１ＭＯＳトランジスタの動作電圧は、前記第２ＭＯＳトランジスタの動作電圧より大きく、
前記キャパシタは第１絶縁膜と第２絶縁膜をキャパシタ絶縁膜で使用し、
前記第１絶縁膜の第１厚さは前記第２ＭＯＳトランジスタの第２ゲート絶縁膜と同一であり、前記第２絶縁膜の第２厚さは前記第１ＭＯＳトランジスタの第１ゲート絶縁膜と同一である半導体装置。
【請求項１８】
前記キャパシタはＭＯＳ型キャパシタである請求項１７に記載の半導体装置。
【請求項１９】
前記キャパシタは素子分離領域によって定義されたアクティブ領域上に形成され、
前記第２絶縁膜は前記素子分離領域と前記アクティブ領域の境界の少なくとも一部の上に形成される請求項１７または１８に記載の半導体装置。
【請求項２０】
前記キャパシタは前記第１絶縁膜および前記第２絶縁膜の上に形成され、前記素子分離領域とオーバーラップする導電層をさらに含み、前記オーバーラップする前記導電層の一部の領域上にコンタクトが形成される請求項１９に記載の半導体装置。
【請求項２１】
前記導電層の側面プロファイルの一部と前記第２絶縁膜の側面プロファイルの一部が互いにアラインしている請求項２０に記載の半導体装置。
【請求項２２】
多数のキャパシタと、プラズマ工程によって生成された電荷を放出して前記多数のキャパシタを保護する少なくとも一つの保護ダイオードを含み、
前記キャパシタは、
基板内に形成されてアクティブ領域を定義する素子分離領域と、
前記アクティブ領域上に形成された導電層と、
前記アクティブ領域と前記導電層との間に形成され、第１厚さの第１絶縁膜と、
前記アクティブ領域と前記導電層との間にアクティブ領域と前記素子分離領域の境界の少なくとも一部の上に形成され、前記第１厚さより厚い第２厚さの第２絶縁膜を含む半導体装置。
【請求項２３】
前記多数のキャパシタの導電層と前記少なくとも一つの保護ダイオードはメタルラインを介して電気的に接続される請求項２２に記載の半導体装置。
【請求項２４】
前記メタルラインは第１レベルのメタルラインである請求項２２または２３に記載の半導体装置。
【請求項２５】
前記多数のキャパシタは多数のキャパシタグループに分離され、前記キャパシタグループごとに少なくとも一つの保護ダイオードが配置される請求項２２〜２４のいずれか一つに記載の半導体装置。
【請求項２６】
前記多数のキャパシタと前記少なくとも一つの保護ダイオードは同一な基板に形成される請求項２５に記載の半導体装置。
【請求項２７】
前記多数のキャパシタは互いに並列に連結された請求項２４に記載の半導体装置。
【請求項２８】
前記第１絶縁膜は熱酸化膜を含み、前記第２絶縁膜はＣＶＤ酸化膜を含む請求項１〜２７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電子産業の発展につれ半導体装置の信頼性、例えば、動作の持続性、動作の均一性、外部環境に対する耐久性などに対する要求は益々高まっている。
【０００３】
しかし、半導体装置内の各構成要素の特性が劣化したり、様々な構成要素の間の干渉により半導体装置の信頼性が落ちたりすることもある。また、例えば、半導体装置を製造する際、プラズマ工程（例えば、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程、スパッタリング工程など）を使用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，０５７，５７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、半導体装置を製造する際、プラズマ工程においては、そのプラズマ工程中に発生した電荷が半導体装置内に帯電（ｃｈａｒｇｉｎｇ）される場合がある。このように帯電された電荷は様々な不良を発生させ得る。例えば、ＭＯＳ型キャパシタ（ＭＯＳ  ｔｙｐｅ  ｃａｐａｃｉｔｏｒ）のゲート絶縁膜の信頼性を落す。
【０００６】
そこで、本発明が解決しようとする課題は、信頼性が向上した半導体装置を提供することにある。
【０００７】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明の半導体装置の一実施形態は、基板内に形成され、アクティブ領域を定義する素子分離領域、前記アクティブ領域上に形成された導電層、前記アクティブ領域と前記導電層との間に形成され、第１厚さの第１絶縁膜と、前記アクティブ領域と前記導電層との間に、アクティブ領域と前記素子分離領域との境界の少なくとも一部の上に形成され、前記第１厚さより厚い第２厚さの第２絶縁膜と、を含む。
【０００９】
前記課題を解決するための本発明の半導体装置の他の実施形態は、キャパシタと、第１ＭＯＳトランジスタと、第２ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタの動作電圧は、前記第２ＭＯＳトランジスタの動作電圧より大きく、前記キャパシタは第１絶縁膜と第２絶縁膜をキャパシタ絶縁膜として使用し、前記第１絶縁膜の第１厚さは前記第２ＭＯＳトランジスタの第２ゲート絶縁膜と同一であり、前記第２絶縁膜の第２厚さは前記第１ＭＯＳトランジスタの第１ゲート絶縁膜と同一である。
【００１０】
前記課題を解決するための本発明の半導体装置のまた他の実施形態は、多数のキャパシタと、プラズマ工程によって生成された電荷を放出し、前記多数のキャパシタを保護する少なくとも一つの保護ダイオードを含み、前記キャパシタは基板内に形成され、アクティブ領域を定義する素子分離領域と、前記アクティブ領域上に形成された導電層と、前記アクティブ領域と前記導電層との間に形成され、第１厚さの第１絶縁膜と、前記アクティブ領域と前記導電層との間に、アクティブ領域と前記素子分離領域との境界の少なくとも一部上に形成され、前記第１厚さより厚い第２厚さの第２絶縁膜と、を含む。
【００１１】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態による半導体装置を説明するためのレイアウト図である。
【図２】図１のＡ−Ａに沿って切断した断面図である。
【図３】本発明の第２実施形態による半導体装置について説明するためのレイアウト図である。
【図４】本発明の第３実施形態による半導体装置について説明するためのレイアウト図である。
【図５】本発明の第４実施形態による半導体装置について説明するためのレイアウト図である。
【図６】本発明の第５実施形態による半導体装置について説明するためのレイアウト図である。
【図７】本発明の第６実施形態による半導体装置について説明するための回路図である。
【図８】図７の回路図を実現した例示的なレイアウト図である。
【図９】図７の回路図を実現した例示的な断面図である。
【図１０】本発明の第７実施形態による半導体装置について説明するための回路図である。
【図１１】本発明の第８実施形態による半導体装置について説明するための断面図である。
【図１２】本発明の第９実施形態による半導体システムを説明するためのブロック図である。
【図１３】本発明の第１０実施形態による半導体システムを説明するためのブロック図である。
【図１４】本発明の第１実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図１５】本発明の第１実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図１６】本発明の第１実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図１７】本発明の第５実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図１８】本発明の第５実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図１９】本発明の第５実施形態による半導体装置の製造方法について説明するための中間段階図である。
【図２０】本発明の第５実施形態による半導体装置の製造方法について説明するための中間段階図である。
【発明を実施するための形態】
【００１３】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体にかけて、同一参照符号は同一構成要素を指称する。
【００１４】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるのは、他の素子と直接連結またはカップリングされた場合または中間に他の素子が介在する場合をすべて含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるのは中間に他の素子を介在しないことを示す。「および／または」は言及されたアイテムのそれぞれおよび一つ以上のすべての組合せを含む。
【００１５】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要であり得ることはいうまでもない。
【００１６】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は特別に言及しない限り複数形も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子に一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００１７】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１８】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を説明するためのレイアウト図である。図２は図１のＡ−Ａに沿って切断した断面図である。
【００１９】
図１および図２を参照すると、本発明の第１実施形態による半導体装置１は、基板１００、素子分離領域１１８、第１ウェル１１２、導電層１２０、第１絶縁膜１３２、第２絶縁膜１３０、第１コンタクト１８０、第２コンタクト１９０などを含む。
【００２０】
素子分離領域１１８は基板１００内に形成され、アクティブ領域１１０を定義する。素子分離領域１１８は、例えばシャロートレンチアイソレーション（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））であり得るが、これに限定されない。なお、図示しないが、素子分離領域は、図１中のＡ−Ａ線に直交する方向の断面においても、アクティブ領域１１０を定義するために（図１中のアクティブ領域１１０を示す上側の線及び下側の線）に設けられている。
【００２１】
第１ウェル１１２はアクティブ領域１１０内に形成される。図示するように、第１ウェル１１２の深さは素子分離領域１１８の深さより浅いこともある。
【００２２】
図示するように、導電層１２０はアクティブ領域１１０上に形成されるとともに、その一部は素子分離領域１１８ともオーバーラップするように形成されている。すなわち、導電層１２０は素子分離領域１１８とアクティブ領域１１０の境界（図２中のＢ）の少なくとも一部の上にも形成され得る。導電層１２０は例えば、ポリシリコン、金属、またはこれらの積層物であり得るが、これに限定されるものではない。
【００２３】
第１コンタクト１８０は導電層１２０上に形成される。具体的には、第１コンタクト１８０は素子分離領域１１８とオーバーラップする導電層１２０上に形成される。これは第１コンタクト１８０を形成する際に発生し得るダメージ（ｄａｍａｇｅ）を最小化するためである。第１電圧Ｖ１は第１コンタクト１８０を介して導電層１２０に印加される。
【００２４】
第２コンタクト１９０はアクティブ領域１１０（すなわち、第１ウェル１１２）上に、第１ウェル１１２と電気的に接続するように形成される。第２電圧（Ｖ２）は第２コンタクト１９０を介して第１ウェル１１２に印加される。
【００２５】
図面では、第１コンタクト１８０および第２コンタクト１９０を各々４個ずつ形成することを図示するが、これに限定されるものではない。
【００２６】
第１絶縁膜１３２はアクティブ領域１１０と導電層１２０との間に形成され、第１厚さを有する。例えば、第１絶縁膜１３２は熱酸化膜であり得るが、これに限定されるものではない。
【００２７】
第２絶縁膜１３０はアクティブ領域１１０と導電層１２０との間に、アクティブ領域１１０と素子分離領域１１８との境界Ｂの少なくとも一部の上に形成される。
【００２８】
例えば、アクティブ領域１１０は長方形形状であり得る。すなわち、アクティブ領域１１０は対向する第１辺（例えば、図１の１１０の左側辺）と第２辺（例えば、図１の１１０の右側辺）を含む。ここで、第２絶縁膜１３０は第１辺の少なくとも一部を覆う第１部分絶縁膜（例えば、図２の左側に位置する１３０）と、第２辺の少なくとも一部を覆う第２部分絶縁膜（例えば、図２の右側に位置する１３０）を含む。
【００２９】
図面では、第２絶縁膜１３０はアクティブ領域１１０と素子分離領域１１８の境界Ｂの一部のみを覆うことを図示している。なぜなら、第２コンタクト１９０がコンタクトできる第１ウェル１１２の領域をオープンするためである。したがって、第２コンタクト１９０を利用した方式ではない他の方式により第１ウェル１１２に第２電圧Ｖ２を印加できる場合には、第２絶縁膜１３０は境界Ｂ全体を覆うことができる。
【００３０】
また、第２絶縁膜１３０の厚さ（これを第２厚さという）は第１絶縁膜１３２の厚さである第１厚さより厚く形成している。例えば、第２絶縁膜１３０はＣＶＤ酸化膜であり得るが、これに限定されるものではない。
【００３１】
一方、本発明の第１実施形態による半導体装置１がキャパシタである場合、第１絶縁膜１３２と第２絶縁膜１３０はキャパシタ絶縁膜の役割を果たす。このようにキャパシタ絶縁膜として互いに異なる厚さの絶縁膜（１３０，１３２）を使用する理由、すなわち、アクティブ領域１１０と素子分離領域１１８の境界Ｂの少なくとも一部の上に第２絶縁膜１３０を形成する理由は次のとおりである。
【００３２】
熱酸化方式によりキャパシタ絶縁膜を形成すると、ＳＴＩストレス効果（ＳＴＩ  ｓｔｒｅｓｓ  ｅｆｆｅｃｔ）のため、アクティブ領域１１０と素子分離領域１１８の境界Ｂに形成されるキャパシタ絶縁膜は、他の領域に形成されるキャパシタ絶縁膜に比べて薄く形成され得る。これをＳＴＩシーニング（ｔｈｉｎｎｉｎｇ）現象という。
【００３３】
一方、プラズマ工程中に発生した電荷は、このように薄く形成されたキャパシタ絶縁膜にも帯電する。キャパシタの両端子（すなわち、導電層１２０と、第１ウェル１１２）に電圧（Ｖ１，Ｖ２）が印加されたとき、薄く形成されたキャパシタ絶縁膜は簡単に破壊され得る。第１コンタクト１８０を介して導電層１２０に高い電圧が印加されると、第１コンタクト１８０に近い位置にあるキャパシタ絶縁膜はさらに簡単に破壊される。
【００３４】
しかし、本発明の第１実施形態による半導体装置１では、アクティブ領域１１０と素子分離領域１１８の境界Ｂの少なくとも一部の上に第２絶縁膜１３０を形成している。
【００３５】
このように、第２絶縁膜１３０を十分な厚さで形成することで、前述したように、境界Ｂにキャパシタ絶縁膜が薄く形成されることによって発生できる不良を減らすことができ、耐圧特性（電圧に対する耐圧）を向上させることができる。したがって、本発明の第１実施形態による半導体装置１の信頼性を向上することができる。
【００３６】
また、ＳＴＩストレス効果のため、境界Ｂ領域ではキャパシタ絶縁膜を熱酸化方法により十分な厚さに成長させにくいが、本発明の第１実施形態による半導体装置１では、境界Ｂ上に第２絶縁膜１３０を、ＣＶＤ方式を利用して十分な厚さに成長させることができる。
【００３７】
（第２実施形態）
図３は、本発明の第２実施形態による半導体装置について説明するためのレイアウト図である。説明の便宜上、前述した本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
【００３８】
図３を参照すると、本発明の第２実施形態による半導体装置２では、アクティブ領域１１０が、内側方向に凹む凹部（ｇｒｏｏｖｅ）Ｇを含む。凹部Ｇは、図３に示すように、半導体装置の平面視において、導電層１２０がアクティブ領域１１０上に形成されて素子分離領域１１８とオーバーラップする部分に設けられている。なお、図３では、凹部Ｇは、両側から内側方向に凹むものとして示したが、これに限定されるものではない。
【００３９】
また、導電層１２０は第１幅Ｗ１を有する第１部分導電層１２０ａ、第１幅と異なる第２幅Ｗ２を有する第２部分導電層１２０ｂを含み得る。図面のように、第１幅Ｗ１が第２幅Ｗ２より広いこともあるが、これに限定されるものではない。
【００４０】
第１部分導電層１２０ａの全体はアクティブ領域１１０とオーバーラップし、第２部分導電層１２０ｂは素子分離領域１１８とオーバーラップするように長く延長して形成される。特に、第２部分導電層１２０ｂは凹部Ｇとオーバーラップするように形成され得る。第２部分導電層１２０ｂ上に第１コンタクト１８０が形成され得る。
【００４１】
第２絶縁膜１３０は、第２部分導電層１２０ｂと素子分離領域１１８の境界Ｂの少なくとも一部の上に形成される。そして第１実施形態同様に、第２絶縁膜１３０の厚さである第２厚さは第１絶縁膜１３２の厚さである第１厚さより厚く形成している。
【００４２】
したがって、本第２実施形態においても、第１実施形態同様に、境界Ｂにキャパシタ絶縁膜が薄く形成されることによって発生できる不良を減らすことができ、耐圧特性（電圧に対する耐圧）を向上させることができる。したがって、本発明の第２実施形態による半導体装置１の信頼性を向上することができる。
【００４３】
（第３実施形態）
図４は、本発明の第３実施形態による半導体装置について説明するためのレイアウト図である。説明の便宜上、前述した本発明の第２実施形態による半導体装置と異なる点を中心に説明する。
【００４４】
図４を参照すると、本発明の第３実施形態による半導体装置３で、アクティブ領域１１０は凹部（図３のＧ参照）を含まないことがある。導電層１２０は第１幅Ｗ１を有する第１部分導電層１２０ａ、第１幅と異なる第２幅Ｗ２を有する第２部分導電層１２０ｂを含み得る。
【００４５】
第２絶縁膜１３０は、第２部分導電層１２０ｂと素子分離領域１１８の境界Ｂの少なくとも一部の上に形成される。そして第１実施形態同様に、第２絶縁膜１３０の厚さである第２厚さは第１絶縁膜１３２の厚さである第１厚さより厚く形成している。
【００４６】
したがって、本第３実施形態においても、第１及び第２実施形態同様に、境界Ｂにキャパシタ絶縁膜が薄く形成されることによって発生できる不良を減らすことができ、耐圧特性（電圧に対する耐圧）を向上させることができる。したがって、本発明の第２実施形態による半導体装置１の信頼性を向上することができる。
【００４７】
（第４実施形態）
図５は、本発明の第４実施形態による半導体装置について説明するためのレイアウト図である。説明の便宜上、前述した本発明の第１実施形態による半導体装置と異なる点を中心に説明する。
【００４８】
図５を参照すると、本発明の第４実施形態による半導体装置４で、第２絶縁膜１３０の側面プロファイルの一部（Ｃ１，Ｃ２）と、アクティブ領域１１０の側面プロファイルの一部（Ｃ１，Ｃ２）は互いにアライン（ａｌｉｇｎ（整列））される。この場合も第１実施形態同様に、第２絶縁膜１３０の厚さである第２厚さは第１絶縁膜の厚さである第１厚さより厚く形成している。このような構成となる半導体装置の製造方法については、図１７〜図２０を参照して後述するが、このようにすることにより、本発明の第４実施形態による半導体装置４を作るために使用されるマスクの数を減らすことができる。
【００４９】
（第５実施形態）
図６は、本発明の第５実施形態による半導体装置について説明するためのレイアウト図である。
【００５０】
図６を参照すると、本発明の第５実施形態による半導体装置５は第１領域Ｉに形成されたキャパシタ４、第２領域ＩＩに形成された第１ＭＯＳトランジスタ２１、第３領域ＩＩＩに形成された第２ＭＯＳトランジスタ２２を含む。図示するように、キャパシタ４は前述した本発明の第１〜第４実施形態による半導体装置（１〜４）のうち少なくとも一つのである。
【００５１】
具体的には、キャパシタ４はＭＯＳ型キャパシタである。すなわち、キャパシタ４は素子分離領域１１８によって定義されたアクティブ領域１１０と、アクティブ領域１１０内に形成された第１ウェル１１２と、アクティブ領域１１０上に形成された導電層１２０を含む。第１絶縁膜１３２および第２絶縁膜１３０をキャパシタ絶縁膜として使用することができる。第１絶縁膜１３２は第１ウェル１１２と導電層１２０の間に形成され、第２絶縁膜１３０は第１ウェル１１２と導電層１２０との間に、素子分離領域１１８とアクティブ領域１１０の境界の少なくとも一部の上に形成され得る。ここでも第２絶縁膜１３０の厚さである第２厚さは第１絶縁膜１３２の厚さである第１厚さより厚く形成している。
【００５２】
また、第１ＭＯＳトランジスタ２１は高電圧トランジスタであり得、第２ＭＯＳトランジスタ２２は中電圧トランジスタまたは低電圧トランジスタである。
【００５３】
高電圧トランジスタの動作電圧（第１動作電圧）は８〜２００Ｖであり、さらに具体的には、２０Ｖ、３０Ｖ、４５Ｖなどである。中電圧トランジスタの動作電圧（第２動作電圧）は３Ｖ〜８Ｖであり、さらに具体的には、３Ｖ、５．５Ｖである。低電圧トランジスタの動作電圧（第３動作電圧）は３Ｖ以下である。
【００５４】
高電圧トランジスタは中電圧トランジスタまたは低電圧トランジスタに比べ、動作電圧が相対的に高いため、第１ゲート絶縁膜３３０の厚さは第２ゲート絶縁膜３３２の厚さより厚い。例えば、第１ゲート絶縁膜３３０の厚さが３００Å〜１２００Åであれば、第２ゲート絶縁膜３３２の厚さは１０Å〜３００Åである。
【００５５】
また、第１ゲート絶縁膜３３０はＣＶＤ酸化膜であり得、第２ゲート絶縁膜３３２は熱酸化膜であり得る。
【００５６】
また、高電圧トランジスタは中電圧トランジスタまたは低電圧トランジスタに比べ、動作電圧が相対的に高いため、第２ウェル３１２の深さは第３ウェル３６２の深さより深いこともある。
【００５７】
高電圧トランジスタのソース／ドレインは例えば、ＭＩＤＤＤ（Ｍａｓｋ  Ｉｓｌａｎｄｅｄ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造であり、中電圧トランジスタまたは低電圧トランジスタのソース／ドレインは例えば、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造であり得るが、これに限定されるものではない。
【００５８】
図示するように、キャパシタ４の第１ウェル１１２は第２ＭＯＳトランジスタ２２の第３ウェル３６２と同一のドーパントでドーピングされ、同一の深さを有し得る。また、キャパシタ４の第１絶縁膜１３２は第２ＭＯＳトランジスタ２２の第２ゲート絶縁膜３３２と同一の物質および同一の厚さで形成され得る。また、キャパシタ４の第２絶縁膜１３０は第１ＭＯＳトランジスタ２１の第１ゲート絶縁膜３３０と同一の物質および同一の厚さで形成され得る。すなわち、キャパシタ１は第１ＭＯＳトランジスタ２１と第２ＭＯＳトランジスタ２２を製造する際に共に製造され得る。
【００５９】
（第６実施形態）
図７は、本発明の第６実施形態による半導体装置について説明するための回路図である。図８は、図７の回路図を実現した例示的なレイアウト図である。図９は、図７の回路図を実現した例示的な断面図である。
【００６０】
まず図７を参照すると、本発明の第６実施形態による半導体装置６は多数のキャパシタグループ４１と多数の保護ダイオード（ｐｒｏｔｅｃｔｉｏｎ  ｄｉｏｄｅ）３１を含む。各キャパシタグループ４１は多数のキャパシタ１を含む。各キャパシタグループ４１ごとに少なくとも一つのキャパシタ１が配置される。キャパシタ１は前述したいくつかの実施形態による半導体装置（１〜４）のうち少なくとも一つを使用することができる。
【００６１】
具体的には、半導体装置を製造するとき、プラズマ工程（例えば、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程、スパッタリング工程など）を使用する。しかし、プラズマ工程中に発生した電荷（正電荷、負電荷）が半導体装置内に帯電（ｃｈａｒｇｉｎｇ）され得、帯電された電荷は様々な不良を起こし得る。しかし、保護ダイオード３１はこのように帯電された電荷を放出することができる。したがって、帯電された電荷の不良を減らすことができる。
【００６２】
また、一つのキャパシタグループ４１ごとに（すなわち、いくつかのキャパシタ１ごとに）保護ダイオード３１を配置させ、キャパシタ１に影響を与える帯電された電荷を迅速に放出することができる。
【００６３】
図面では２個のキャパシタ１ごとに保護ダイオード３１が一つずつ配置されるものと図示しているが、これに限定されるものではない。
【００６４】
図示するように、多数のキャパシタ１は互いに並列に連結することができる。
【００６５】
ここで、図８を参照すると、多数のキャパシタ１が第１方向ＤＲ１に隣接して配置される。
【００６６】
また、キャパシタ１は素子分離領域１１８によって定義されたアクティブ領域１１０と、アクティブ領域１１０内に形成された第１ウェル１１２と、アクティブ領域１１０上に形成された導電層１２０を含む。第１絶縁膜１３２および第２絶縁膜１３０をキャパシタ絶縁膜として使用することができる。第１絶縁膜１３２は第１ウェル１１２と導電層１２０との間に形成され、第２絶縁膜１３０は第１ウェル１１２と導電層１２０との間に、素子分離領域１１８とアクティブ領域１１０の境界の少なくとも一部の上に形成される。第１コンタクト１８０は導電層１２０上に形成される。第２コンタクト１９０はアクティブ領域（すなわち、第１ウェル１１２）上に、第１ウェル１１２と電気的に接続するように形成される。
【００６７】
保護ダイオード３１は第１導電型のウェル６１２と、第１導電型のジャンクション領域６１５を含む。図９は例示的に、ｐ型ウェル６１２とｐ＋ジャンクション領域６１５を図示するが、これに限定されるものではない。例えば、保護ダイオード３１はｎ型ウェル内にｎ＋ジャンクション領域を含んでも構わない。
【００６８】
多数のキャパシタ１と少なくとも一つの保護ダイオード３１は同一の基板１００に形成され得る。
【００６９】
第１メタルライン６２０は多数の第１コンタクト１８０が互いに連結されるように形成される。第１メタルライン６２０は第１方向ＤＲ１に延長された第１部分６２０ａと、第１部分６２０ａから第２方向ＤＲ２に分地された第２部分６２０ｂを含み得る。
【００７０】
第２メタルライン６３０は多数の第２コンタクト１９０が互いに連結されるように形成される。第２メタルライン６３０は第１方向ＤＲ１に延長された第３部分６３０ａと、第３部分６３０ａから第２方向ＤＲ２に分地された第４部分６３０ｂを含む。
【００７１】
第１メタルライン６２０と第２メタルライン６３０により多数のキャパシタ１は互いに並列に連結することができる。
【００７２】
図９に図示するように、多数のキャパシタ１と多数の保護ダイオード３１上には多層のメタルライン（ＭＴＬ１〜ＭＴＬ４）が順次に積層される。多層のメタルライン（ＭＴＬ１〜ＭＴＬ４）は例示的なものであり、本発明の権利範囲がこれに限定されるものではない。
【００７３】
第１メタルライン６２０は多層のメタルライン（ＭＴＬ１〜ＭＴＬ４）のうち第１レベルのメタルラインＭＴＬ１であり得る。第２メタルライン６３０も第１レベルのメタルラインＭＴＬ１であり得る、これに限定されるものではない。
【００７４】
一方、プラズマ工程によって生成された電荷が導電層１２０または第１絶縁膜１３２、第２絶縁膜１３０などに帯電され得る。このように帯電された電荷第１コンタクト１８０、第１メタルライン（６２０，ＭＴＬ１）を介して保護ダイオード３１に放出される。すなわち、帯電された電荷は図示する放出経路５５０に沿って放出される。
【００７５】
特に、本発明の第６実施形態による半導体装置６において、帯電された電荷は第１レベルのメタルラインＭＴＬ１に沿って保護ダイオード３１に放出される。すなわち、帯電された電荷が第２レベル以上のメタルライン（ＭＴＬ２〜ＴＭＬ４）に沿って放出されない。したがって、帯電された電荷は非常に短い経路に沿って放出され、放出効率が非常に高い。
【００７６】
（第７実施形態）
図１０は、本発明の第７実施形態による半導体装置について説明するための回路図である。説明の便宜上、前述した本発明の第６実施形態による半導体装置と異なる点を中心に説明する。
【００７７】
図１０を参照すると、本発明の第６実施形態による半導体装置６は、いくつかのキャパシタ１ごとに配置された保護ダイオード３１を含むが、本発明の第７実施形態による半導体装置７は、一つの第１メタルライン６２０ごとに一つの保護ダイオード３１のみを連結させることができる。本発明の第７実施形態による半導体装置７は使用する保護ダイオード３１の個数が非常に少ない。したがって、保護ダイオード３１を作る際に使用されるレイアウト面積を減らすことができる。
【００７８】
（第８実施形態）
図１１は、本発明の第８実施形態による半導体装置について説明するための断面図である。説明の便宜上、前述した本発明の第６実施形態による半導体装置と異なる点を中心に説明する。
【００７９】
図１１を参照すると、本発明の第８実施形態による半導体装置８において、プラズマ工程によって生成された電荷が導電層１２０または第１絶縁膜１３２、第２絶縁膜１３０などに帯電される。このように帯電された電荷第１コンタクト１８０、多層のメタルライン（ＭＴＬ１，ＭＴＬ２，ＭＴＬ３）を介して保護ダイオード３１に放出される。すなわち、帯電された電荷は図示する放出経路５５１に沿って放出される。
【００８０】
多数のキャパシタ１と保護ダイオード３１が隣接するように実現することが難しい場合、または、多数のキャパシタ１と保護ダイオード３１を第１レベルのメタルラインＭＴＬ１に連結しにくい場合には、本発明の第８実施形態による半導体装置８を利用することができる。
【００８１】
図面ではＭＴＬ１〜ＭＴＬ３を利用して放出経路５５１を実現しているが、ＭＴＬ１〜ＭＴＬ４を利用するかまたはＭＴＬ１，ＭＴＬ２を利用して放出経路５５１を実現することもできる。
【００８２】
（第９実施形態）
図１２は、本発明の第９実施形態による半導体システムを説明するためのブロック図である。
【００８３】
図１２を参照すると、本発明の第９実施形態による半導体システム１１は、互いに電気的に接続された半導体チップ２１０とモジュール（ｍｏｄｕｌｅ）２２０を含む。
【００８４】
半導体チップ２１０は例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）、ＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、ＤＤＩ（Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  ＩＣ）のように、プロセッサ、メモリ、そして論理回路、音声および画像処理回路、多様なインターフェース用の回路などを備えるチップであるが、これに限定されるものではない。また、半導体チップ２１０内には多様な駆動電圧を有するＭＯＳトランジスタ、例えば、高電圧トランジスタ、中電圧トランジスタ、低電圧トランジスタなどが共存することができる。
【００８５】
このような半導体チップ２１０は、外部電圧（Ｖａ）の提供を受けて少なくとも一つの内部電圧（Ｖｂ１〜Ｖｂ３）を生成する電圧生成器２１２を含み得る。また、半導体チップ２１０は少なくとも一つの内部電圧（Ｖｂ１〜Ｖｂ３）を伝達するための少なくとも一つの内部配線（２１４ａ、２１６ａ、２１８ａ）を含み得る。
【００８６】
一方、内部配線（２１４ａ、２１６ａ、２１８ａ）には内部電圧（Ｖｂ１〜Ｖｂ３）を安定的に伝達するためのキャパシタ１が連結され得る。また、外部配線（２１４，２１６，２１８）にも内部電圧（Ｖｂ１〜Ｖｂ３）を安定的に伝達するためのキャパシタ９が連結され得る。キャパシタ１は半導体チップ２１０内に内蔵される内蔵型キャパシタであり、キャパシタ９は半導体チップ２１０の外に実装される外装型キャパシタであり得る。キャパシタ１は前述した本発明のいくつかの実施形態による半導体装置（１〜８）のうち何れか一つである。図面では各内部配線（２１４ａ、２１６ａ、２１８ａ）、外部配線（２１４，２１６，２１８）に内蔵型キャパシタ１、外装型キャパシタ９を一つずつのみを図示するが、これに限定されるものではない。
【００８７】
（第１０実施形態）
図１３は、本発明の第１０実施形態による半導体システムについて説明するためのブロック図である。図１３の半導体システム１２は、図１２の半導体システム１１をより具体化したものである。図１３の半導体システム１２は、ディスプレイ装置であり得る。例えば、図１２の半導体チップ２１０はゲートドライバ５００に対応し、モジュール２２０はパネル７００に対応する。
【００８８】
図１３を参照すると、本発明の第１０実施形態による半導体システム１２はタイミングコントローラ４００、ゲートドライバ５００、ソースドライバ６００、パネル７００などを含み得る。
【００８９】
パネル７００は多数のゲートライン（Ｇ１〜Ｇｍ）、多数のソースライン（Ｓ１〜Ｓｎ）、および多数のピクセル（図示せず）を含む。多数のピクセル各々は、多数のゲートライン（Ｇ１〜Ｇｍ）のうち対応するゲートライン、および前記多数のソースライン（Ｓ１〜Ｓｎ）のうち対応するソースラインに電気的に接続する。
【００９０】
タイミングコントローラ４００は、データＤＡＴＡ１、データイネーブル信号（Ｄａｔａ  Ｅｎａｂｌｅ  Ｓｉｇｎａｌ）ＤＥ、およびクロック信号ＣＬＫに基づき、第１制御信号ＣＳ１、第２制御信号ＣＳ２、データＤＡＴＡ２および極性制御信号（ＰＯＬ）などを発生させ得る。
【００９１】
ゲートラインドライバー５００は、第２制御信号ＣＳ２に応答して多数のゲートライン（Ｇ１〜Ｇｍ）を駆動する。ソースドライバ６００は第１制御信号ＣＳ１、データＤＡＴＡ２、および極性制御信号ＰＯＬに応答して、多数のソースライン（Ｓ１〜Ｓｎ）にアナログ電圧を出力する。アナログ電圧は極性制御信号（ＰＯＬ）に応答して、パネル３５０の共通電圧を基準に反転する。
【００９２】
一方、ゲートドライバ５００内にはキャパシタ１が内蔵される。キャパシタ１は前述した本発明のいくつかの実施形態による半導体装置（１〜８）のうち何れか一つである。
【００９３】
また、図１３ではキャパシタ１がゲートドライバ５００に内蔵されているものと図示するが、ソースドライバ６００、タイミングコントローラ４００または図示してない他の半導体チップ内に内蔵されている場合もある。
【００９４】
以下で図１４〜図１６、図２を参照して本発明の第１実施形態による半導体装置の製造方法について説明する。図１４〜図１６は、本発明の第１実施形態による半導体装置の製造方法について説明するための中間段階図である。
【００９５】
図１４を参照すると、基板１００内に素子分離領域１１８を形成してアクティブ領域１１０を定義する。アクティブ領域１１０内に第１ウェル１１２を形成する。
【００９６】
図１５を参照すると、第２厚さの第２絶縁膜１３０をアクティブ領域１１０と素子分離領域１１８の境界Ｂの少なくとも一部の上に形成する。例えば、図１４の結果物の上に、ＣＶＤ方式により３００Å〜１２００Å程度の厚さで第４絶縁膜（例えば、酸化膜）を形成した後、第４絶縁膜をパターニングして第２絶縁膜１３０を形成することができる。
【００９７】
図１６を参照すると、第２絶縁膜１３０によって露出したアクティブ領域１１０上に、第１厚さの第１絶縁膜１３２を形成する。例えば、第１絶縁膜１３２は、熱酸化方式により１０Å〜３００Å程度の厚さで形成する。
【００９８】
ここで、図２を参照すると、第１絶縁膜１３２および第２絶縁膜１３０の上に導電層１２０を形成し、本発明の第１実施形態による半導体装置１を完成する。例えば、図１６の結果物の上に、例えばポリシリコン、金属、またはこれらの積層物などからなる導電層となる膜（プレ（ｐｒｅ）導電層）を形成した後、電極用導電層をパターニングしてキャパシタ電極の役割をする導電層１２０を完成する。
【００９９】
以下で図１７〜図２０、図６を参照して本発明の第５実施形態による半導体装置の製造方法について説明する。図１７〜図２０は、本発明の第５実施形態による半導体装置の製造方法について説明するための中間段階図である。
【０１００】
図１７を参照すると、基板１００内に素子分離領域１１８を形成し、第１〜第３領域（Ｉ、ＩＩ、ＩＩＩ）を定義する。第１領域Ｉはキャパシタ１が形成される領域であり、第２領域ＩＩは第１ＭＯＳトランジスタ２１が形成される領域であり、第３領域ＩＩＩは第２ＭＯＳトランジスタ２２が形成される領域である。第１ＭＯＳトランジスタ２１は高電圧トランジスタであり、第２ＭＯＳトランジスタ２２は中電圧トランジスタまたは低電圧トランジスタである。
【０１０１】
第１領域Ｉ内には第１ウェル１１２が形成され、第２領域ＩＩ内には第２ウェル３１２が形成され、第３領域ＩＩＩ内には第３ウェル３６２が形成され得る。第１ウェル１１２と第３ウェル３６２は、同一のドーパントを利用して同時に形成される。
【０１０２】
続いて、第１領域〜第３領域（Ｉ、ＩＩ、ＩＩＩ）上に、ＣＶＤ方式により第２厚さで（例えば、３００〜１２００Å程度）第４絶縁膜１３０ｂを形成する。
【０１０３】
図１８を参照すると、第４絶縁膜１３０ｂ上にマスク（図示せず）を形成し、マスクを利用して第４絶縁膜１３０ｂをパターニングし、第４絶縁膜（１３０ａ、３３０ａ）を形成する。具体的には、第４絶縁膜（１３０ａ、３３０ａ）は第１領域Ｉで素子分離領域１１８とアクティブ領域１１０の境界Ｂの少なくとも一部を覆って、第２領域ＩＩの全体を覆って、第３領域ＩＩＩの全体を露出することができる。
【０１０４】
図１９を参照すると、基板１００上に第２厚さより薄い第１厚さの第３絶縁膜（１３２，３３２ａ）を形成するが、第３絶縁膜（１３２，３３２ａ）は第１領域Ｉおよび第３領域ＩＩＩの露出した基板１００を覆う。第３絶縁膜１３２，３３２ａを形成するのは、熱酸化方式を利用することができる。
【０１０５】
図２０を参照すると、第３絶縁膜（１３２，３３２ａ）、第４絶縁膜（１３０ａ、３３０ａ）が形成された基板１００上に、電極用導電層１２０ａを形成する。
【０１０６】
ここで、図６を参照すると、電極用導電層１２０ａと、第３絶縁膜（１３２，３３２ａ）、第４絶縁膜（１３０ａ、３３０ａ）をパターニングし、導電層１２０，第２絶縁膜１３０，第１ゲート電極３２０，第１ゲート絶縁膜３３０、第２ゲート電極３７０、第２ゲート絶縁膜３３２を形成する。
【０１０７】
図１７〜図２０、図６を参照して説明したように、本発明の第４実施形態による半導体装置４を製造するための追加的なマスクは必要ではない。すなわち、第１ＭＯＳトランジスタ２１と第２ＭＯＳトランジスタ２２を製造することに使用されるマスクを利用して半導体装置４を完成することができる。
【０１０８】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得るとことを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１０９】
１００  基板、
１１０  アクティブ領域、
１１２  第１ウェル、
１１８  素子分離領域、
１２０  導電層、
１３０  第２絶縁膜、
１３２  第１絶縁膜、
１８０  第１コンタクト、
１９０  第２コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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