(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１のセレクトゲートトランジスタＳＧＳ及び第２のセレクトゲートトランジスタＳＧＤと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲートを有する複数のメモリセルトランジスタＭＣと、を備えるストリングと、ストリングを複数備えるブロックＢＬＫと、ブロックを複数備えるセルアレイ１と、ブロック毎に制御され、電流経路の一端が制御ゲートに接続されている第１導電型の第１のトランジスタＴＧと、第１のトランジスタの電流経路の他端に接続される第１の配線と、メモリセルトランジスタからデータを読み出す時に第１の配線に負電位を印加する制御部７と、ブロックを選択するブロックアドレスに基づいて、第１のトランジスタのゲートに負電位を印加する第１の回路６−２２と、を備える。【選択図】      図１２
2013143166.tif 000002
【特許請求の範囲】
【請求項１】
第１のセレクトゲートトランジスタ及び第２のセレクトゲートトランジスタと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲートを有する複数のメモリセルトランジスタと、を備えるストリングと、
前記ストリングを複数備えるブロックと、
前記ブロックを複数備えるセルアレイと、
前記ブロック毎に制御され、電流経路の一端が前記制御ゲートに接続されている第１導電型の第１のトランジスタと、
前記第１のトランジスタの電流経路の他端に接続される第１の配線と、
前記メモリセルトランジスタからデータを読み出す時に前記第１の配線に負電位を印加する制御部と、
電流経路の一端に前記ブロックを選択するブロックアドレスに基づく第１の信号が与えられ、他端は前記第１のトランジスタのゲートに接続され、ゲートに第２の信号が与えられる第１導電型の第２のトランジスタ、及び電流経路の一端は前記第２のトランジスタの他端に接続され、他端は第３の信号が与えられるキャパシタを備え、前記ブロックアドレスに基づいて、前記第１のトランジスタのゲートに負電位を印加し、前記読み出し時において、非選択のブロックに接続された前記第１のトランジスタのゲートに前記負電位を印加し、前記第１の信号が第１の電位である場合、前記第２の信号に基づいて前記第２のトランジスタをオフすると共に、前記第３の信号を前記第１の電位よりも高い第２の電位から、前記第２の電位よりも低い電位に降圧することで、前記第１のトランジスタのゲートに前記負電位を印加する第１の回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
第１のセレクトゲートトランジスタ及び第２のセレクトゲートトランジスタと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲートを有する複数のメモリセルトランジスタと、を備えるストリングと、
前記ストリングを複数備えるブロックと、
前記ブロックを複数備えるセルアレイと、
前記ブロック毎に制御され、電流経路の一端が前記制御ゲートに接続されている第１導電型の第１のトランジスタと、
前記第１のトランジスタの電流経路の他端に接続される第１の配線と、
前記メモリセルトランジスタからデータを読み出す時に前記第１の配線に負電位を印加する制御部と、
前記ブロックを選択するブロックアドレスに基づいて、前記第１のトランジスタのゲートに負電位を印加する第１の回路と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記第１の回路は、前記読み出し時において、非選択のブロックに接続された前記第１のトランジスタのゲートに前記負電位を印加することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の回路は、
電流経路の一端に前記ブロックアドレスに基づく第１の信号が与えられ、他端は前記第１のトランジスタのゲートに接続され、ゲートに第２の信号が与えられる第１導電型の第２のトランジスタと、
電流経路の一端は前記第２のトランジスタの他端に接続され、他端は第３の信号が与えられるキャパシタと、
を備え、
前記第１の信号が第１の電位である場合、前記第２の信号に基づいて前記第２のトランジスタをオフすると共に、前記第３の信号を前記第１の電位よりも高い第２の電位から、前記第２の電位よりも低い電位に降圧することで、前記第１のトランジスタのゲートに前記負電位を印加することを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記第１の回路は、
電流経路の一端に前記ブロックアドレスに基づく第１の信号が与えられ、他端は前記第１のトランジスタのゲートに接続される第１導電型の第２のトランジスタと、
電流経路の一端は前記第２のトランジスタの他端に接続され、ゲートに前記第１の信号の反転信号が与えられ、バックゲートは前記第２のトランジスタの他端に接続される第２導電型の第３のトランジスタと、
電流経路の一端は前記第２のトランジスタの他端に接続され、他端に第４の信号が与えられ、ゲートに前記第３のトランジスタの他端が接続され、バックゲートは前記第２のトランジスタの電流経路の他端に接続される第２導電型の第４のトランジスタと、
を備え、
前記第１の信号が第１の電位である場合、前記第２の信号に基づいて前記第２のトランジスタをオフすると共に、前記第４の信号を第１の電位から前記第１の電位よりも低い第３の電位に降圧することで、前記第１のトランジスタのゲートに前記負電位を印加することを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項６】
電流経路の一端が、前記第３のトランジスタの電流経路の他端に接続され、他端は接地され、ゲートに第５の信号が与えられる第１導電型の第５のトランジスタを更に備え、
前記第２の信号が前記第１の電位である場合、前記第５の信号に基づいて前記第５のトランジスタをオンし、前記第２の信号が前記第１の電位以外の電位である場合、前記第５の信号に基づいて前記第５のトランジスタをオフすることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１導電型のトランジスタは、第２導電型の第１の半導体領域上に形成され、
前記第１の半導体領域は、第１導電型の第２の半導体領域の表面領域に形成され、
前記第２の半導体領域は、第２導電型の第３の半導体領域の表面領域に形成され、
前記読み出し時において、前記第１の半導体領域には負電位が印加されることを特徴とする請求項２乃至６の何れか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の微細化が進んできている。更に、メモリセル閾値分布の拡大や、ロウデコーダの縮小化に伴う耐圧悪化が顕著になり、高閾値側のメモリセルの制御が困難になってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平9-326686号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１のセレクトゲートトランジスタ及び第２のセレクトゲートトランジスタと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲートを有する複数のメモリセルトランジスタと、を備えるストリングと、前記ストリングを複数備えるブロックと、前記ブロックを複数備えるセルアレイと、前記ブロック毎に制御され、電流経路の一端が前記制御ゲートに接続されている第１導電型の第１のトランジスタと、前記第１のトランジスタの電流経路の他端に接続される第１の配線と、前記メモリセルトランジスタからデータを読み出す時に前記第１の配線に負電位を印加する制御部と、前記ブロックを選択するブロックアドレスに基づいて、前記第１のトランジスタのゲートに負電位を印加する第１の回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】比較例に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。
【図２】比較例に係るメモリセルアレイと、ロウデコーダと、その他の周辺回路とのレイアウトを示した図である。
【図３】比較例に係るロウデコーダ及び周辺回路の基本的な構成を模式的に示したブロック図である。
【図４】図１に示すメモリセルアレイ、ビット線制御回路、及びロウデコーダを含む、比較例に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示す回路図である。
【図５】比較例に係るレベルシフタを模式的に示した回路図である。
【図６】比較例に係るレベルシフタの動作を示すタイミングチャートである。
【図７】比較例に係るレベルシフタの動作を示すタイミングチャートである。
【図８】比較例に係るメモリセルトランジスタＭＣの閾値分布である。
【図９】理想的な閾値分布である。
【図１０】比較例で用いられるＮＭＯＳトランジスタを示している。
【図１１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。
【図１２】ロウデコーダ及び周辺回路の基本的な構成を模式的に示したブロック図である。
【図１３】第１の実施形態に係るレベルシフタを模式的に示した回路図である。
【図１４】第１の実施形態で用いられるＮＭＯＳトランジスタを示している。
【図１５】第１の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図１６】第１の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図１７】第２の実施形態に係るレベルシフタを模式的に示した回路図である。
【図１８】第２の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図１９】第２の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図２０】第３の実施形態に係るレベルシフタを模式的に示した回路図である。
【図２１】第３の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【図２２】第３の実施形態に係るレベルシフタの動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
実施形態の説明に先立ち、比較例について簡単に説明する。比較例として、ワード線に正の電位を印加するＮＡＮＤフラッシュメモリについて説明する。
【０００８】
（比較例）
＜０．１  構成＞
＜０．１．１  ＮＡＮＤ型フラッシュメモリの全体構成＞
図１〜図５を用いて、比較例に係るＮＡＮＤ型フラッシュメモリの構成を概略的に説明する。図１は、比較例に係るＮＡＮＤ型フラッシュメモリ１００の基本的な構成を模式的に示すブロック図である。図２は、メモリセルアレイ１と、ロウデコーダ６と、その他の周辺回路（例えば制御回路７）とのレイアウトを示した図である。図３は、ロウデコーダ６及び周辺回路の基本的な構成を模式的に示したブロック図である。また、図４は、図１に示すメモリセルアレイ１、ビット線制御回路２、及びロウデコーダ６を含む、比較例に係るＮＡＮＤ型フラッシュメモリ１００の基本的な構成を模式的に示す回路図である。図５は、比較例に係るレベルシフタを模式的に示した回路図である。
【０００９】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路（制御部）７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００１０】
メモリセルアレイ１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリセルアレイ１は、電気的に書き換えが可能なメモリセルトランジスタＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＣは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＣは、浮遊ゲート電極を用いる代わりに電荷トラップ型の窒化膜を用いるＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００１１】
このメモリセルアレイ（単にセルアレイとも称す）１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウデコーダ６とが接続されている。データの消去動作時には、何れかのブロックＢＬＫがロウデコーダ６により選択され、残りのブロックＢＬＫが非選択とされる。
【００１２】
ビット線制御回路２は、後述するクランプ用のＮＭＯＳトランジスタ（クランプトランジスタとも呼ぶ）を制御する充電制御回路、及びセンスアンプ（S/A等とも称す）を含む。センスアンプは、メモリセルアレイ１内のビット線ＢＬの電圧をセンス増幅し、書き込みを行うためのデータをラッチし、ビット線の電位を接地電位（ＧＮＤ）に下げる。
【００１３】
このビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルトランジスタＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＣの状態を検出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＣに書き込み制御電圧を印加して該メモリセルトランジスタＭＣに書き込みを行う。
【００１４】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１５】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００１６】
ロウデコーダ６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１７】
ソース線制御回路９は、メモリセルアレイ１に接続されている。ソース線制御回路９は、ソース線ＳＲＣの電圧を制御する。
【００１８】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタＭＣが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００１９】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を制御する。制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に供給する。
【００２０】
制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２１】
次に、図２を用いて、メモリセルアレイ１と、ロウデコーダ６と、その他の周辺回路（例えば制御回路７）とのレイアウトについて概略的に説明する。尚、このレイアウトは、一例であり、その他種々のレイアウトが可能である。
【００２２】
＜０．１．２  メモリセルアレイとロウデコーダのレイアウト＞
図２に示すように、ロウデコーダ６は、メモリセルアレイ１に隣接して設けられる。そして、ロウデコーダ６は、隣接するメモリセルアレイ１を制御する。そして、メモリセルアレイ１、及びロウデコーダ６の周囲には周辺回路が形成されている。尚、メモリセルアレイ１は複数に分けられているが、これに限らない。同様に、ロウデコーダ６は、メモリセルアレイ１の一辺に隣接して設けられているが、これに限らず、例えば、二つのロウデコーダ６が、メモリセルアレイ１の二つの辺を挟むように設けられても良い。
【００２３】
ロウデコーダ６は、例えばワード線ＷＬ毎にスイッチ等が設けられている。このように、このスイッチは数が多いため、他の周辺回路に比べて、より微細化することが求められている。
【００２４】
＜０．１．３  ロウデコーダの構成＞
次に、図３を用いて、ロウデコーダ６及び周辺回路のより具体的な構成について説明する。
【００２５】
ロウデコーダ６は、低耐圧論理回路（低電圧回路、またはＬＶ論理回路とも称す）６−１と、ワード線ＷＬ電位転送トランジスタ（単に転送トランジスタ、高耐圧スイッチ、またはＨＶスイッチとも称す）ＴＧ、レベルシフタ（ＬＳ）６−２１、ＨＶスイッチ６−３とを備えている。制御回路７は、電圧生成回路７−１と、ＨＶスイッチ７−２とを備えている。
【００２６】
ＨＶスイッチ７−２は電圧生成回路７−１が生成した電圧を、選択し、ロウデコーダ６に供給する。
【００２７】
ＨＶスイッチ６−３は、制御線Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬｎ（ｎは１以上の正の整数）、Ｇ＿ＷＬｎ―１、…、Ｇ＿ＷＬ１、Ｇ＿ＷＬ０、Ｇ＿ＶＳＧＳ毎に電圧を供給する。
【００２８】
転送トランジスタＴＧ及びレベルシフタ６−２１は、メモリセルアレイ１のブロックＢＬＫ毎に設けられている。また、レベルシフタ６−２１毎に設けられているＬＶ論理回路６−１は、制御回路７からアドレスを受信し、ブロックが選択または非選択されるように、各レベルシフタ６−２１にブロックアドレスを供給する。
【００２９】
配線Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬｎ、Ｇ＿ＷＬｎ―１、…、Ｇ＿ＷＬ１、Ｇ＿ＷＬ０、Ｇ＿ＶＳＧＳは転送トランジスタＴＧを介してメモリセルアレイ１に接続されている。レベルシフタ６−２１は、ＬＶ論理回路６−１から供給されたブロックアドレスを変換し、転送トランジスタＴＧのゲートにブロック選択信号（ＢＬＫ選択信号とも称す）を入力する。
【００３０】
尚、各ＨＶスイッチには、電位を例えばハイレベルにシフトさせるレベルシフタ（単にＬＳとも称す）６−２１、６−３１、７−２１が接続されている。
【００３１】
＜０．１．４  メモリセルアレイの回路＞
次に図４に示すように、メモリセルアレイ１は、直列接続された複数のメモリセルトランジスタＭＣを含むＮＡＮＤストリングが平行に配置されて構成されるブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｎを有する。より具体的には、メモリセルアレイ１は、第１のセレクトゲートトランジスタＳＧＳ及び第２のセレクトゲートトランジスタＳＧＤと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲートを有する複数のメモリセルトランジスタＭＣと、を備えるＮＡＮＤストリングと、ＮＡＮＤストリングを複数備えるブロックＢＬＫとを備える。
【００３２】
ＮＡＮＤストリングは直列接続されたｎ（例えば６４）個のメモリセルトランジスタＭＣから構成され、ＮＡＮＤストリングの一端にはドレイン側選択ＭＯＳトランジスタＳＧＤが、他端にはソース側選択ＭＯＳトランジスタＳＧＳが接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳは、ソース線ＳＲＣに接続されている。
【００３３】
各行に配置されたメモリセルトランジスタＭＣの制御ゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。なお、図４では、簡単のため、ワード線ＷＬ０、ＷＬ１、ＷＬｎ−１、ＷＬｎのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線ＷＬと表記する場合がある。ドレイン側選択ＭＯＳトランジスタＳＧＤのゲートは、ドレイン側選択ゲート線ＶＳＧＤに接続されている。ソース側選択ＭＯＳトランジスタＳＧＳのゲートは、ソース側選択ゲート線ＶＳＧＳに接続されている。
【００３４】
一方、ビット線ＢＬ０、ＢＬ１、ＢＬ２は、ワード線ＷＬ０〜ＷＬｎ及びソース線ＳＲＣと直交するように配置されている。図２ではビット線ＢＬ０、ＢＬ１、ＢＬ２の３本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、１つのブロックＢＬＫについて２０４８本のビット線が平行に配置されるなど、その総数については任意である。
【００３５】
＜０．１．５  ロウデコーダの回路＞
ロウデコーダ６は、レベルシフタ６−２１と、ＨＶスイッチ６−３と、レベルシフタ６−２１に制御される複数の転送トランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎ（区別しない場合は、単に転送トランジスタＴＧと称す）と、制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎとを有する。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤのドレインは、ソース側選択ゲート線ＶＳＧＳ、ドレイン側選択ゲート線ＶＳＧＤにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＷＬ０〜ＴＷＬｎのドレインは、各メモリセルトランジスタＭＣの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。
【００３６】
転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソースは、ＨＶスイッチ６−３に接続された制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤＥ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲートには、ロウデコーダ６−１を介して外部アドレスに応じたブロック選択信号が入力される。尚、ロウデコーダ６−１は、ブロックＢＬＫ毎に設けられている。レベルシフタ６−２１は、制御回路７の出力に応じて、転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲート電圧を制御し、ＨＶスイッチ６−３は、制御回路７の出力に応じて、転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソース電圧を制御する。
【００３７】
即ち、ロウデコーダ６は転送ＮＭＯＳトランジスタのゲート電圧及びソース電圧を制御することにより、メモリセルアレイ１内の任意のブロックＢＬＫを選択し、選択したブロックＢＬＫに対する書き込みまたは読み出し動作を実行する。
【００３８】
＜０．１．６  ビット線制御回路の回路＞
ビット線制御回路２のセンスアンプ２−１は、それぞれ、ビット線ＢＬ０、ＢＬ１、及びＢＬ２に接続されている。センスアンプ２−１は、接続されたビット線ＢＬの電位をセンスし、または制御する。
【００３９】
＜０．１．７  レベルシフタの回路＞
次に、図５を用いて、比較例に係るレベルシフタ６−２１について説明する。  
図５に示すように、レベルシフタ６−２１は、ＮＡＮＤゲート６−２１ａ、インバータ６−２１ｂ、デプリーション型ＮＭＯＳトランジスタ６−２１ｃ、エンハンスメント型ＰＭＯＳトランジスタ６−２１ｄ、及びデプリーション型ＮＭＯＳトランジスタ６−２１ｅ、を備えている。ＮＡＮＤゲート６−２１ａは、ＬＶ論理回路６−１からの入力信号（ブロックアドレス）を受信し、入力信号を反転してノードＮ１に反転選択信号（／選択信号とも称す）を出力する。インバータ６−２１ｂは、反転選択信号を反転し、ＮＭＯＳトランジスタ６−２１ｃの電流経路の一端に供給する。ＮＭＯＳトランジスタ６−２１ｃの電流経路の他端はノードＮ２に接続され、ゲートには第１の制御信号が入力される。ＰＭＯＳトランジスタ６−２１ｄの電流経路の一端は、ノードＮ２に接続され、電流経路の他端は、ノードＮ３に接続され、ゲートはノードＮ１に接続され、バックゲート（ウェル）にはノードＮ３が接続されている。ＮＭＯＳトランジスタ６−２１ｅの電流経路の一端はノードＮ３に接続され、電流経路の他端から正の昇圧電位が入力され、ゲートはノードＮ２に接続されている。ノードＮ２は、ワード線ＷＬ電位転送トランジスタＴＧにブロック選択信号を出力する。
【００４０】
尚、第１の制御信号、及び正の昇圧電位は、例えば制御回路７が制御を行っているものとする。
【００４１】
＜０．２  動作＞
次に、図６、７を用いて、比較例に係るレベルシフタ６−２１の動作について説明する。図６、７は、比較例に係るレベルシフタ６−２１の動作を示すタイミングチャートである。
【００４２】
＜０．２．１  選択時の動作＞
まず、図６を用いてブロック選択時について説明する。  
時刻ｔ１において、ＮＡＮＤゲート６−２ａは、ＬＶ論理回路６−１から供給される入力信号（ブロックアドレス）に基づいて反転選択信号ＶｄｄからＶｓｓに戻し、インバータ６−２１ｂは、選択信号をＶｓｓからＶｄｄに昇圧する。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧する。これにより、ＮＭＯＳトランジスタ６−２１ｂはより多くの電流を流し、ノードＮ２の電位はＶｄｄとなる。そして、ＮＭＯＳトランジスタ６−２１ｅはより多くの電流を流し、ノードＮ３の電位はＶｄｄとなる。これにより、ＰＭＯＳトランジスタ６−２１ｄのバックゲートには、Ｖｄｄが印加され、ゲートにはＶｓｓ（Ｖｓｓ＜Ｖｄｄ）が印加されているので、オン状態となる。そのため、ＮＭＯＳトランジスタ６−２１ｅ及びＰＭＯＳトランジスタ６−２１ｄは、ノードＮ２に電位Ｖｄｄを供給することができ、ブロック選択信号はＶｓｓからＶｄｄに上昇する。  
時刻ｔ３において、制御回路７は、第１の制御信号をＶｄｄからＶｓｓに戻す。  
時刻ｔ４において、制御回路７は、正の昇圧電位をＶｄｄからＶｐｐ（Ｖｐｐ＞Ｖｄｄ）に昇圧する。ＮＭＯＳトランジスタ６−２１ｅはオン状態なので、ノードＮ３の電位がＶｐｐになる。同様にＰＭＯＳトランジスタ６−２１ｄもオン状態なので、ブロック選択信号はＶｄｄからＶｐｐに上昇する。  
時刻ｔ５において、制御回路７は、正の昇圧電位をＶｐｐからＶｄｄに降圧し、ノードＮ３の電位はＶｐｐからＶｔｈｄに落ち、それにより、ブロック選択信号はＶｐｐからＶｄｄに落ちる。  
時刻ｔ６において、ＬＶ論理回路６−１から供給される入力信号（ブロックアドレス）に基づいて、反転選択信号がＶｓｓからＶｄｄに上昇する。これにより、選択信号はＶｄｄからＶｓｓに戻り、ノードＮ３はＶｔｈｄからＶｄｄに落ち、ブロック選択信号は、ＶｄｄからＶｓｓに戻る。  
＜０．２．１  非選択時の動作＞
次に図７を用いてブロック非選択時について説明する。  
時刻ｔ１において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧する。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｄｄからＶｓｓに戻す。  
時刻ｔ３において、制御回路７は、正の昇圧電位をＶｄｄからＶｐｐに昇圧する。  
時刻ｔ４において、制御回路７は、正の昇圧電位をＶｐｐからＶｄｄに降圧する。  
＜０．３  比較例の問題点＞
次に、図８〜１０を用いて、比較例の問題点について説明する。図８は、本比較例に係るメモリセルトランジスタＭＣの閾値分布を示し、図９は理想的な閾値分布を示している。そして図１０は、本比較例で用いられるＮＭＯＳトランジスタを示している。
【００４３】
近年、メモリの大容量化に伴い、１つのセルに２ビット以上を記憶する多値メモリが開発されている。例えば１つのセルに２ビットを記憶するためには、Ｖｒｅａｄ（全てのセルがオンされる高い電位）を超えない範囲において、図８に示すように４つの閾値分布を設定する必要がある。また、本比較例では、０Ｖよりも低い負電圧側に、閾値Ｖｔｈ０の“０”（消去状態）のみを設定し、０Ｖより高い正電圧側に、閾値Ｖｔｈ１の“１”、閾値Ｖｔｈ２の“２”、閾値Ｖｔｈ３の“３”等複数の閾値分布を設定している。また、より高い電圧の閾値分布レベルをつくるためには高い電圧が必要となるが、微細化に伴い、閾値の上限が決まってきてしまっている。例えば１つのセルに３ビット、４ビットを記憶するには、７個、１５個の閾値分布を正電圧側に設定しなくてはならない。このため、１つ当たりの閾値電圧の分布幅を非常に狭くする必要がある。このように、閾値電圧の分布幅を狭くするためには、プログラム、ベリファイを厳密に繰り返す必要があり、書き込みスピードが遅くなるとうい問題が発生する。
【００４４】
この問題に対し、図９に示すように、０Ｖより低い負電圧側に、複数の閾値電圧分布を設定する方法が考えられている。この方法によれば、正電圧側のみに閾値電圧分布を設ける場合に比べて、負電圧側にも閾値を設定することができるので、データの閾値電圧分布を広くすることができる。このため、プログラムおよびベリファイの回数を削減することができ、書き込み速度を高速化することが可能である。
【００４５】
ところで、負電圧側に閾値分布を設定する際、ワード線の電位を０Ｖとし、ウェル（半導体基板）に１Ｖを印加することで、擬似的にワード線の電位をマイナス１Ｖにする方法が考えられている。しかしながら、ウェルを０Ｖから１Ｖとすることで、基準電位が０Ｖから１Ｖへと上昇するので、セルをセンスするセンスアンプはより高い電圧を印加するか必要が出てくる。しかし、メモリセルアレイの大容量化に伴い、消費電力を下げる要求が出てきている。そのため、このように、擬似的にワード線の電位をマイナスにするのではなく、ワード線の電位を負電位にする必要がある。
【００４６】
ところで、転送トランジスタは、図１０に示すようなＮＭＯＳトランジスタである。図１０に示すように、Ｐ型半導体基板（単にＰｓｕｂ、またはＰウェルとも称す）２００の表面近傍には、Ｎ型の不純物が導入されたＮ＋ソース／ドレイン領域（不純物拡散領域とも称す）２００ａが形成されている。そして、半導体基板２００上且つ不純物領域２００ａに挟まれた領域（チャネル領域）の上方には、ゲート絶縁膜２０１が形成され、ゲート絶縁膜２０１上にはゲート電極２０２が形成されている。
【００４７】
このようなＮＭＯＳトランジスタの電流経路にマイナスの電位を印加すると、フォワード電流が基板２００側に流れてしまう。
【００４８】
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００４９】
（第１の実施形態）
次に第１の実施形態を説明する。第１の実施形態として、ワード線に負の電位を印加するＮＡＮＤフラッシュメモリについて説明する。
【００５０】
＜１．１  構成＞
＜１．１．１  ＮＡＮＤ型フラッシュメモリの全体構成＞
図１１を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を概略的に説明する。図１１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０１の基本的な構成を模式的に示すブロック図である。尚、第１の実施形態において、上述した比較例と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００５１】
図１１に示すように、半導体記憶装置１０１は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、制御回路７、負電圧生成回路７−３、制御信号入力端子８、ソース線制御回路９、及びウェル制御回路１０を備えている。負電圧生成回路７−１は、データの書き込み、読み出し時に負電圧を、ロウデコーダ６に供給する。
【００５２】
＜１．１．２  ロウデコーダの構成＞
次に、図１２を用いて、ロウデコーダ６及び周辺回路の、より具体的な構成について説明する。図１２は、ロウデコーダ６及び周辺回路の基本的な構成を模式的に示したブロック図である。
【００５３】
本実施形態に係るロウデコーダ６及び周辺回路は、電圧生成回路７−１が、負電位を生成できる負電圧生成回路７−３になっており、各レベルシフタ６−２１、６−３１、７−２１が、負電位にレベルシフトさせることができるレベルシフタ６−２２、６−３２、７−２２になっている点で、比較例で説明したロウデコーダ６及び周辺回路（図３参照）と異なる。
【００５４】
レベルシフタ（ＬＳ）６−２２は、ＬＶ論理回路６−１から供給されたブロックアドレスを例えば負電位に変換し、転送トランジスタＴＧのゲートにブロック選択信号（ＢＬＫ選択信号とも称す）を入力する。特に、このレベルシフタ６−２２は、非選択のブロック選択信号を供給する際に負電位を供給する。また、ワード線ＷＬに負電位を供給する際、転送トランジスタＴＧのバックゲートには負電位が印加される。
【００５５】
＜１．１．３  レベルシフタ６−２２の構成＞
次に、図１３を用いて、本実施形態に係るレベルシフタ６−２２について説明する。このレベルシフタ６−２２は、キャパシタのカップリングを利用して、ブロック選択信号を負電位に落とすものである。
【００５６】
図１３に示すように、レベルシフタ６−２２は、ＮＡＮＤゲート６−２２ａ、インバータ６−２２ｂ、デプリーション型ＮＭＯＳトランジスタ６−２２ｃ、エンハンスメント型ＰＭＯＳトランジスタ６−２２ｄ、デプリーション型ＮＭＯＳトランジスタ６−２１ｅ、及びキャパシタ６−２２ｆを備えている。
【００５７】
本実施形態に係るレベルシフタ６−２２は、ＮＭＯＳトランジスタ６−２１ｃが、後述するようなトリプルウェル構造であり、バックゲート（Ｐウェル）に負電位が印加されるＮＭＯＳトランジスタ６−２２ｃになっており、一端にノードＮ２が接続され、他端には第２の制御信号が印加されるキャパシタ６−２２ｆが追加された点で、比較例で説明したレベルシフタ６−２１（図５参照）と異なる。
【００５８】
尚、第１の制御信号、第２の制御信号、及び正の昇圧電位は、例えば制御回路７が制御を行っているものとする。そして、ＮＭＯＳトランジスタ６−２２ｃ、及び転送トランジスタＴＧのバックゲートへの負電位の印加は、例えばウェル制御回路１０が行っている物とする。
【００５９】
＜１．１．４  トリプルウェル構造のＮＭＯＳトランジスタの構成＞
次に図１４を用いて、Ｐウェル（Ｐ型半導体基板）に負電位が印加されるＮＭＯＳトランジスタの基本的な構成を概略的に説明する。
【００６０】
図１４に示すように、Ｐ型半導体基板（単にＰウェル、またはバックゲートとも称す）２００の表面近傍にはＮ型の不純物が導入されたＮウェル領域（単にＮウェルとも称す）２００ｂが形成され、Ｎウェル２００ｂ内にはＰ型の不純物が導入されたＰウェル領域（単にＰウェルとも称す）２００ｃが形成されている。そして、Ｐウェル２００ｃの表面領域には、Ｎ型の不純物が導入されたＮ＋ソース／ドレイン領域（不純物拡散領域とも称す）２００ａが形成されている。そして、半導体基板２００上且つ不純物領域２００ａに挟まれた領域（チャネル領域）の上方には、ゲート絶縁膜２０１が形成され、ゲート絶縁膜２０１上にはゲート電極２０２が形成されている。このように、ウェルに負電位が印加されるＮＭＯＳトランジスタは、Ｐウェル（Ｐｓｕｂ）−Ｎウェル−Ｐウェルのトリプルウェル構造を有している。そのため、ＮＭＯＳトランジスタの電流経路への負電位印加が可能になる。尚、Ｐウェル２００ｃと、Ｐウェル２００とは、Ｎウェル２００ｂによって分離されている。
【００６１】
尚、図１４ではエンハンスメント型について説明したが、チャネル領域にｎ型不純物を拡散させたデプリーション型でも良い。
【００６２】
また、このようなＮＭＯＳトランジスタは、Ｐウェルに負電位が印加されるＮＭＯＳトランジスタであれば適用可能である。例えば、上述した転送トランジスタＴＧにも用いられる。
【００６３】
＜１．２  動作＞
次に、図１５、１６を用いて、メモリセルアレイ１からのデータの読み出し時における第１の実施形態に係るレベルシフタ６−２２の動作について説明する。図１５は、第１の実施形態に係るレベルシフタ６−２２の選択時の動作を示すタイミングチャートであり、図１６は、第１の実施形態に係るレベルシフタ６−２２の非選択時の動作を示すタイミングチャートである。
【００６４】
＜１．２．１  選択時の動作＞
まず、図１５を用いてブロック選択時について説明する。レベルシフタ６−２２に接続されたブロックを選択する場合、レベルシフタ６−２２は、ＬＶ論理回路（低電圧回路とも称す）によって選択状態（電源電圧）が確定した後、第１の制御信号をクロッキングさせて、レベルシフタの出力ノードＮ２に選択信号を転送し、ＬＶ論理回路（低電圧回路）６−１とレベルシフタ６−２２の接続を切り離す電圧を印加する。この際、正の昇圧電位は電源電圧と同電位に設定してあり、第２の制御信号は高い電圧に保持されている。また、ＮＭＯＳトランジスタ６−２２ｃのバックゲート（Ｐウェル）には負電位が印加されている。その後、制御回路７は、正の昇圧電位を昇圧、かつ、第２の制御信号を降圧することで、レベルシフタ６−２２の出力ノードを正の昇圧電位にすることができる。より具体的な動作は以下に説明する通りである。
【００６５】
時刻ｔ１において、ＬＶ論理回路６−１から供給される入力信号（ブロックアドレス）に基づいて、ＮＡＮＤゲート６−２２ａの出力する反転選択信号がＶｄｄからＶｓｓに戻り、インバータ６−２２ｂが出力する選択信号はＶｓｓからＶｄｄに上昇する。尚、ＮＭＯＳトランジスタ６−２２ｃはオンしている。
【００６６】
時刻ｔ２において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧し、ＮＭＯＳトランジスタ６−２２ｃはより多くの電流を流す。また、ノードＮ２がＶｄｄになるので、ＮＭＯＳトランジスタ６−２２ｅはより多くの電流を流すので、ノードＮ３の電位はＶｔｈｄからＶｄｄに上昇する。また、ＰＭＯＳトランジスタ６−２２ｄのバックゲートにＶｄｄが印加されるので、ＰＭＯＳトランジスタ６−２２ｄはオンし、ノードＮ２にＶｄｄを供給する。これにより、ブロック選択信号はＶｄｄとなる。
【００６７】
時刻ｔ３において、制御回路７は、第１の制御信号をＶｄｄから負電位であるＶｂｂ（Ｖｂｂ＜０Ｖ）に降圧する。また、第２の制御信号はＶｄｄからＶｓｓに戻る。これにより、ＮＭＯＳトランジスタ６−２２ｃはオフし、ノードＮ２とＬＶ論理回路６−１とを電気的に切り離す。
【００６８】
時刻ｔ４において、制御回路７は、正の昇圧電位をＶｄｄからＶｐｐに昇圧する。ＮＭＯＳトランジスタ６−２２ｅのゲートにはＶｄｄが印加されており、オン状態なので、ノードＮ３の電位がＶｐｐになる。同様にＰＭＯＳトランジスタ６−２２ｄもオン状態なので、ブロック選択信号はＶｄｄからＶｐｐに上昇する。  
時刻ｔ５において、制御回路７は、正の昇圧電位をＶｐｐからＶｄｄに降圧し、それにより、ブロック選択信号はＶｐｐからＶｄｄに落ち、ノードＮ３の電位はＶｐｐからＶｄｄに落ちる。
【００６９】
この時刻ｔ４〜ｔ５は、メモリセルアレイ１からデータを読み出す期間であり、ワード線ＷＬに負電位を供給することで、ビット線に該データが読み出される。これは例えば、図１０で示した“０”、“１”を判定する場合、Ｖｔｈ０より高くＶｔｈ１よりも低い負電位を印加することで、判定することができる。
【００７０】
時刻ｔ６において、反転選択信号がＶｓｓからＶｄｄに上昇する。これにより、選択信号はＶｄｄからＶｓｓに戻り、ノードＮ３はＶｄｄからＶｔｈｄに落ち、ブロック選択信号は、ＶｄｄからＶｓｓに戻る。
【００７１】
尚、ｔ１〜ｔ６の間、ＮＭＯＳトランジスタ６−２２ｃのＰウェルには負電位が印加されている。
【００７２】
＜１．２．２  非選択時の動作＞
次に図１６を用いてブロック非選択時について説明する。レベルシフタ６−２２に接続されたブロックを非選択する場合、レベルシフタ６−２２は、低電圧回路での非選択状態（接地電圧）が確定した後、第１の制御信号をクロッキングさせて、レベルシフタの出力ノードに非選択信号を転送し、低電圧回路とレベルシフタ６−２２の接続を切り離す電圧を印加する。この際、制御回路７は、正の昇圧電位を電源電圧と同電位に設定してあり、第２の制御信号は高い電圧に保持している。また、ＮＭＯＳトランジスタ６−２２ｃのＰウェルには負電位が印加されている。その後、正の昇圧電位を昇圧、かつ、第２の制御信号を降圧することで、レベルシフタの出力ノードを負電位にするものである。より具体的な動作は以下に説明する通りである。
【００７３】
まず、ＬＶ論理回路６−１によって、係るメモリセルブロックが非選択とされた場合、反転選択信号はＶｄｄに維持され、選択信号はＶｓｓに維持される。これにより、ＰＭＯＳトランジスタ６−２２ｄはオフとなる。
【００７４】
時刻ｔ１において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧する。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｄｄから負電位であるＶｂｂに降圧する。これにより、ＮＭＯＳトランジスタ６−２２ｃはオフし、ノードＮ２とＬＶ論理回路６−１とを電気的に切り離す。つまり、ノードＮ２はフローティング状態になる。そして、制御回路７は、第２の制御信号をＶｄｄからＶｄｄよりも低い電位、例えばＶｓｓに戻るので、キャパシタ６−２２ｆとのカップリングにより、ノードＮ２の電位は、Ｖｓｓから負電位であるＶｂｂに下がる。これにより、ブロック選択信号の電位はＶｂｂとなる。  
時刻ｔ３において、制御回路７は、正の昇圧電位をＶｄｄからＶｐｐに昇圧する。  
時刻ｔ４において、制御回路７は、正の昇圧電位をＶｐｐからＶｄｄに降圧する。  
時刻ｔ５において、制御回路７は、第１の制御信号をＶｂｂからＶｓｓに戻し、第２の制御信号をＶｓｓからＶｄｄに昇圧する。これにより、ブロック選択信号の電位は、ＶｂｂからＶｓｓに戻る。
【００７５】
この時刻ｔ２〜ｔ５の間、転送トランジスタＴＧのゲートには負電位Ｖｂｂが印加されている。このため、演奏トランジスタＴＧのウェルが負電位になった場合でも、転送トランジスタをオフすることができる。特に、セレクトゲートトランジスタＳＧＤがオフされているので、非選択ブロックのメモリセルトランジスタは、ビット線により、データが読み出されることはない。
【００７６】
尚、ｔ１〜ｔ６の間、ＮＭＯＳトランジスタ６−２２ｃのＰウェルには負電位が印加されている。また、負電位Ｖｂｂは、例えば負電圧生成回路７−３から供給されるものである。
【００７７】
＜１．３  第１の実施形態の作用効果＞
上述した実施形態によれば、半導体記憶装置１０１は、第１のセレクトゲートトランジスタＳＧＳ及び第２のセレクトゲートトランジスタＳＧＤと、これらの間に電流経路が直列接続され、それぞれが電荷蓄積層及び制御ゲート（ワード線ＷＬ）を有する複数のメモリセルトランジスタＭＣと、を備えるＮＡＮＤストリングと、ＮＡＮＤストリングを複数備えるブロックＢＬＫと、ブロックを複数備えるメモリセルアレイ１と、を備える。また、半導体記憶装置１０１は、ブロック毎に制御され、電流経路の一端が制御ゲートに接続されている第１導電型の第１のトランジスタ（転送トランジスタ）ＴＧと、第１のトランジスタＴＧの電流経路の他端に接続される第１の配線（制御線）と、第１の配線に負電位を印加する制御部（制御回路）７と、ブロックを選択するブロックアドレスに基づいて、第１のトランジスタＴＧのゲートに負電位を印加する第１の回路（レベルシフタ）６−２２と、を備える。
【００７８】
本実施形態では、転送トランジスタ（エンハンスメント型ＮＭＯＳトランジスタ）ＴＧのバックゲート（Ｐウェル）に負電位を与えることで、各ワード線ＷＬに負電位を印加する。これにより、負の閾値レベルのデータを読み出すことができる。本実施形態では、転送トランジスタＴＧのゲートに負電位を印加することが可能である。そのため、非選択のブロックに接続された転送トランジスタのゲートにも負電位を印加することができる。そのため、非選択のブロックに接続された転送トランジスタをカットオフさせることができ、非選択のブロックからの誤読み出しを防止することができる。このように、転送トランジスタＴＧのゲートに負電位を印加する方法としては、ロウデコーダ６内のレベルシフタを用いて、負電位を生成する。
【００７９】
より具体的には、本実施形態のレベルシフタ６―２２では、キャパシタ６−２２ｆのカップリングを用いることで、ブロック選択信号を負電位にすることが可能となる。これにより、各制御線に負電位が印加された場合においても、非選択のブロックに接続されたＮＭＯＳトランジスタのゲートも負電位となる。そのため、非選択のブロックに接続されたＮＭＯＳトランジスタはオンされることがない。そのため、擬似的にワード線の電位をマイナスにするのではなく、ワード線ＷＬの電位を負電位にすることができる。その結果、比較例で挙げた問題を解消し、且つ図１０に示すように、負の閾値を十分に使用することが可能となる。
【００８０】
また、詳細には説明しないが、上述した実施形態によれば、ＮＯＲ型フラッシュメモリ等で通常用いられる負電位を生成するレベルシフタよりも遙かに少ない回路構成で、負電位を生成することができるので、ロウデコーダ６のような、微細化が求められる領域に用いる際にはより有効となる。
【００８１】
また、基板に負電位が印加されるＮＭＯＳトランジスタは全て図１４で説明したようなトリプルウェル構造なので、基板２００が負電位になった場合、基板２００にフォワード電流が流れることを防止することができる。このため、消費電流を低減することが可能である。
【００８２】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態では、キャパシタの代わりに、エンハンスメント型のＰＭＯＳトランジスタを２つ追加し、そのうちの一つのＰＭＯＳトランジスタの電流経路の一端を負電位にすることで、非選択時のブロック選択信号の電位を負電位にしている点で第１の実施形態と異なる。尚、第２の実施形態において、上述した第１の実施形態、または比較例と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００８３】
＜２．１  レベルシフタ６−２２の構成＞
次に、図１７を用いて、本実施形態に係るレベルシフタ６−２２について説明する。このレベルシフタ６−２２は、２つのエンハンスメント型のＰＭＯＳトランジスタを利用して、ブロック選択信号を負電位に落とすものである。
【００８４】
図１７に示すように、レベルシフタ６−２２は、ＮＡＮＤゲート６−２２ａ、インバータ６−２２ｂ、デプリーション型ＮＭＯＳトランジスタ６−２２ｃ、エンハンスメント型ＰＭＯＳトランジスタ６−２２ｄ、デプリーション型ＮＭＯＳトランジスタ６−２１ｅ、エンハンスメント型ＰＭＯＳトランジスタ６−２２ｇ、及びエンハンスメント型ＰＭＯＳトランジスタ６−２２ｈを備えている。
【００８５】
ＰＭＯＳトランジスタ６−２２ｇの電流経路の一端はノードＮ２に接続され、他端はノードＮ４に接続され、ゲートはノードＮ１に接続され、バックゲートはノードＮ２に接続されている。ＰＭＯＳトランジスタ６−２２ｈの電流経路の一端はノードＮ２に接続され、他端には負電位が印加され、ゲートはノードＮ４に接続され、バックゲートはノードＮ２に接続されている。
【００８６】
尚、第１の制御信号、負の降圧電位、及び正の昇圧電位は、例えば制御回路７が制御を行っているものとする。そして、ＮＭＯＳトランジスタ６−２２ｃのバックゲートへの負電位の印加は、例えばウェル制御回路１０が行っている物とする。
【００８７】
＜２．２  動作＞
次に、図１８、１９を用いて、第２の実施形態に係るレベルシフタ６−２２の動作について説明する。図１８は、第２の実施形態に係るレベルシフタ６−２２の選択時の動作を示すタイミングチャートであり、図１８は、第２の実施形態に係るレベルシフタ６−２２の非選択時の動作を示すタイミングチャートである。
【００８８】
＜２．２．１  選択時の動作＞
まず、図１８を用いてブロック選択時について説明する。レベルシフタ６−２２に接続されたブロックを選択する場合、レベルシフタ６−２２は、低電圧回路での選択状態（電源電圧）が確定した後、第１の制御信号をクロッキングさせて、レベルシフタの出力ノードに、選択信号を転送し、低電圧回路とレベルシフタ６−２２の接続を切り離す電圧を印加する。この際、制御回路７は、正の昇圧電位を電源電圧と同電位に設定してあり、第２の降圧電位（負電位）を接地電位に保持している。また、ＮＭＯＳトランジスタ６−２２ｃのバックゲート（Ｐウェル）には負電位が印加されている。その後、制御回路７は、正の昇圧電位を昇圧、かつ、負電位を下げることで、レベルシフタの出力ノードを選択の場合は正の昇圧電位にする。より具体的な動作は以下に説明する通りである。
【００８９】
時刻ｔ１の動作は、図１５で説明した時刻ｔ１の動作と同様である。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧し、ＮＭＯＳトランジスタ６−２２ｃはより多くの電流を流す。また、ノードＮ２がＶｄｄになり、ＮＭＯＳトランジスタ６−２２ｅはより多くの電流を流すので、ノードＮ３の電位はＶｔｈｄからＶｄｄに上昇する。また、ＰＭＯＳトランジスタ６−２２ｄのバックゲートにＶｄｄが印加されるので、ＰＭＯＳトランジスタ６−２２ｄはオンし、ノードＮ２にＶｄｄを供給する。また、ＰＭＯＳトランジスタ６−２２ｇのバックゲートの電位が上昇するため、ＰＭＯＳトランジスタ６−２２ｇはオンし、ノードＮ４の電位はＶｓｓからＶｄｄに上昇する。これにより、ブロック選択信号はＶｄｄとなる。
【００９０】
時刻ｔ３において、制御回路７は、第１の制御信号をＶｄｄから負電位であるＶｂｂ（Ｖｂｂ＜０Ｖ）に降圧する。また、制御回路７は、負の降圧電位をＶｓｓからＶｂｂに降圧する。これにより、ＮＭＯＳトランジスタ６−２２ｃはオフし、ノードＮ２とＬＶ論理回路６−１とを電気的に切り離す。尚、ＰＭＯＳトランジスタ６−２２ｈは、ゲートとバックゲートが同程度の電位なので、オフしている。
【００９１】
時刻ｔ４において、制御回路７は、正の昇圧電位をＶｄｄからＶｐｐに昇圧し、ノードＮ３の電位はＶｄｄからＶｐｐに上昇する。これにより、ノードＮ２もＶｐｐに上昇し、ＰＭＯＳトランジスタ６−２２ｇを介してノードＮ４はＶｐｐとなる。そして、ブロック選択信号はＶｐｐとなる。
【００９２】
時刻ｔ５において、制御回路７は、正の昇圧電位をＶｐｐからＶｄｄに降圧し、それにより、ノードＮ３の電位はＶｐｐからＶｄｄに落ち、ノードＮ４の電位はＶｐｐからＶｄｄに落ちる。それにより、ブロック選択信号の電位はＶｐｐからＶｄｄに落ちる。
【００９３】
時刻ｔ６において、反転選択信号がＶｓｓからＶｄｄに上昇する。これにより、選択信号はＶｄｄからＶｓｓに戻り、ノードＮ３はＶｄｄからＶｔｈｄに落ちる。また、制御回路７は、負の降圧電位をＶｂｂからＶｓｓに戻し、第１の制御信号をＶｂｂからＶｓｓに戻し、ノードＮ４はＶｄｄからＶｓｓに戻す。これにより、ブロック選択信号はＶｄｄからＶｓｓに戻る。
【００９４】
尚、ｔ１〜ｔ６の間、ＮＭＯＳトランジスタ６−２２ｃのＰウェルには負電位が印加されている。
【００９５】
＜２．２．２  非選択時の動作＞
次に図１９を用いてブロック非選択時について説明する。レベルシフタ６−２２に接続されたブロックを非選択する場合、レベルシフタ６−２２は、低電圧回路での非選択状態（接地電圧）が確定した後、第１の制御信号をクロッキングさせて、レベルシフタの出力ノードに、非選択信号を転送し、低電圧回路とレベルシフタ６−２２の接続を切り離す電圧を印加する。この際、制御回路７は、正の昇圧電位を電源電圧と同電位に設定してあり、第２の降圧電位を接地電位に保持している。その後、制御回路７は、正の昇圧電位を昇圧、かつ、負の降圧電位を降圧することで、レベルシフタの出力ノードを負電位にする。より具体的な動作は以下に説明する通りである。
【００９６】
まず、ＬＶ論理回路６−１によって、係るメモリセルブロックが非選択とされた場合、反転選択信号はＶｄｄに維持され、選択信号はＶｓｓに維持される。これにより、ＰＭＯＳトランジスタ６−２２ｄ、及びＰＭＯＳトランジスタ６−２２ｇはオフとなる。また、この際、ノードＮ４はフローティングとなるが、電位は接地電位とする。
【００９７】
時刻ｔ１において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧する。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｄｄから負電位であるＶｂｂに降圧する。これにより、ＮＭＯＳトランジスタ６−２２ｃはオフし、ノードＮ２とＬＶ論理回路６−１とを電気的に切り離す。また、制御回路７は、負の降圧電位を、ＶｓｓからＶｂｂへと降圧する。ところで、ノードＮ４はフローティングなので、負の降圧電位とのカップリングによって、ノードＮ４の電位が下がり、これにより、ブロック選択信号の電位はＶｂｂとなる。  
時刻ｔ３〜時刻ｔ４の動作は、図１６で説明した時刻ｔ３〜時刻ｔ４の動作と同様である。  
時刻ｔ５において、制御回路７は、第１の制御信号をＶｂｂからＶｓｓに戻し、負の降圧電位をＶｂｂからＶｓｓに戻す。これにより、ブロック選択信号の電位は、ＶｂｂからＶｓｓに戻る。
【００９８】
尚、ｔ１〜ｔ５の間、ＮＭＯＳトランジスタ６−２２ｃのＰウェルには負電位が印加されている。また、負電位Ｖｂｂは、例えば負電圧生成回路７−３から供給されるものである。
【００９９】
＜２．３  第２の実施形態の作用効果＞
上述した実施形態によれば、レベルシフタ６−２２は、第１の信号（選択信号）が第１の電位（Ｖｓｓ）である場合、第２の信号（第１の制御信号）に基づいてＮＭＯＳトランジスタ６−２２ｃをオフすると共に、第４の信号（負の降圧電位）を第１の電位から第１の電位よりも低い第３の電位（Ｖｂｂ）に降圧することで、第１のトランジスタ（転送トランジスタ）ＴＧのゲート電極に負電位を印加する。
【０１００】
本実施形態では、非選択のブロック選択信号を供給している間、ＰＭＯＳトランジスタ６−２２ｇ、及び６−２２ｈを用いて常に電位を落とし続けているので、定常的に負電位を供給でき、ブロック選択信号にノイズが入っても、負電位を保証することが可能になる。
【０１０１】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態では、ＰＭＯＳトランジスタ６−２２ｈのゲート電圧を初期化するエンハンスメント型のＭＯＳトランジスタ６−２２ｉを追加し、レベルシフタが非動作時に、該ゲート電圧を接地電圧に初期化する点で第２の実施形態と異なる。尚、第３の実施形態において、上述した第２の実施形態、第１の実施形態または比較例と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０１０２】
＜３．１  レベルシフタ６−２２の構成＞
次に、図２０を用いて、本実施形態に係るレベルシフタ６−２２について説明する。このレベルシフタ６−２２は、追加のエンハンスメント型のＮＭＯＳトランジスタを利用して、ノードＮ４の初期値を保証するものである。
【０１０３】
図２０に示すように、ＮＭＯＳトランジスタ６−２２ｉの電流経路の一端はノードＮ４に接続され、他端は接地電位に接続され、ゲートには第３の制御信号が印加され、バックゲート（Ｐウェル）には負電位が印加されている。
【０１０４】
尚、第１の制御信号、第３の制御信号、負の降圧電位、及び正の昇圧電位は、例えば制御回路７が制御を行っているものとする。そして、ＮＭＯＳトランジスタ６−２２ｃ、６−２２ｉ及び転送トランジスタＴＧのバックゲートへの負電位の印加は、例えばウェル制御回路１０が行っている物とする。
【０１０５】
＜３．２  動作＞
次に、図２１、２２を用いて、第３の実施形態に係るレベルシフタ６−２２の動作について説明する。図２１は、第３の実施形態に係るレベルシフタ６−２２の選択時の動作を示すタイミングチャートであり、図２２は、第３の実施形態に係るレベルシフタ６−２２の非選択時の動作を示すタイミングチャートである。
【０１０６】
＜３．２．１  選択時の動作＞
まず、図２１を用いてブロック選択時について説明する。例えばレベルシフタ６−２２の非動作時において、低電圧回路６−１によって、全てのレベルシフタ６−２２を選択状態にしたまま第１の制御信号をクロッキングさせて、ノードＮ４の電位を接地電位Ｖｓｓに初期化する。つまり、全レベルシフタ非選択状態において、第３の制御信号により、ＮＭＯＳトランジスタ６−２２ｉを導通させ、ノードＮ４の電位を接地電位に初期化する。そして、レベルシフタ６−２２動作時において、第３の制御信号により、ＮＭＯＳトランジスタ６−２２ｉを非導通にする。より具体的な動作は以下に説明する通りである。
【０１０７】
まず、制御回路７は、第３の制御信号をＶｄｄにしておくことで、ノードＮ４の電位を接地電位にしておく。  
時刻ｔ１において、ＬＶ論理回路６−１から供給される入力信号（ブロックアドレス）に基づいて、ＮＡＮＤゲート６−２２ａの出力する反転選択信号がＶｄｄからＶｓｓに戻り、インバータ６−２２ｂが出力する選択信号はＶｓｓからＶｄｄに上昇する。尚、ＮＭＯＳトランジスタ６−２２ｃはオンしている。  
時刻ｔ２において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧し、ＮＭＯＳトランジスタ６−２２ｃはより多くの電流を流す。また、制御回路７は、第３の制御信号をＶｄｄからＶｓｓに戻る。また、ノードＮ２がＶｄｄになり、ＮＭＯＳトランジスタ６−２２ｅはより多くの電流を流すので、ノードＮ３の電位はＶｔｈｄからＶｄｄに上昇する。また、ＰＭＯＳトランジスタ６−２２ｄのバックゲートにＶｄｄが印加されるので、ＰＭＯＳトランジスタ６−２２ｄはオンし、ノードＮ２にＶｄｄを供給する。また、ＰＭＯＳトランジスタ６−２２ｇのバックゲートの電位が上昇するため、ＰＭＯＳトランジスタ６−２２ｇはオンし、ノードＮ４の電位はＶｓｓからＶｄｄに上昇する。これにより、ブロック選択信号はＶｄｄとなる。  
時刻ｔ３〜時刻ｔ５の動作は、図１８で説明した時刻ｔ３〜時刻ｔ５の動作と同様である。  
時刻ｔ６において、反転選択信号がＶｓｓからＶｄｄに上昇する。これにより、選択信号はＶｄｄからＶｓｓに戻り、ノードＮ３はＶｄｄからＶｔｈｄに落ちる。また、制御回路７は、負の降圧電位をＶｂｂからＶｓｓに戻し、第１の制御信号をＶｂｂからＶｓｓに戻す。これにより、ブロック選択信号はＶｄｄからＶｓｓに戻る。そして、制御回路７は、第３の制御信号をＶｓｓからＶｄｄ昇圧されるので、ＮＭＯＳトランジスタ６−２２ｉはオンし、ノードＮ４はＶｄｄからＶｓｓに戻る。
【０１０８】
尚、ｔ１〜ｔ６の間、ＮＭＯＳトランジスタ６−２２ｃ、６−２２ｉのＰウェルには負電位が印加されている。
【０１０９】
＜３．２．２  非選択時の動作＞
次に図２２を用いてブロック非選択時について説明する。例えばレベルシフタ６−２２の非動作時において、低電圧回路６−１によって、全てのレベルシフタ６−２２を選択状態にしたまま第１の制御信号をクロッキングさせて、ノードＮ４の電位を接地電位Ｖｓｓに初期化する。より具体的な動作は以下に説明する通りである。
【０１１０】
レベルシフタ６−２２の動作が始まる前まで、制御回路７は、第３の制御信号をＶｄｄにし、ＮＭＯＳトランジスタ６−２２ｉをオンすることで、ノードＮ４の電位を接地電位Ｖｓｓにしておく。
【０１１１】
時刻ｔ１において、制御回路７は、第１の制御信号をＶｓｓからＶｄｄに昇圧し、第３の制御信号の電位をＶｄｄからＶｓｓに戻す。これにより、ＮＭＯＳトランジスタ６−２２ｉはオフし、ノードＮ４フローティング状態になる。  
時刻ｔ２〜時刻ｔ４の動作は、図１９で説明した時刻ｔ２〜時刻ｔ４と同様である。  
時刻ｔ５において、制御回路７は、第１の制御信号をＶｂｂからＶｓｓに戻し、負の降圧電位をＶｂｂからＶｓｓに戻す。これにより、ブロック選択信号の電位は、ＶｂｂからＶｓｓに戻す。また、制御回路７は、第３の制御信号をＶｓｓからＶｄｄに昇圧する。これにより、ノードＮ４の電位はＶｓｓになる。
【０１１２】
尚、ｔ１〜ｔ５の間、ＮＭＯＳトランジスタ６−２２ｃ、６−２２ｉのＰウェルには負電位が印加されている。また、負電位Ｖｂｂは、例えば負電圧生成回路７−３から供給されるものである。
【０１１３】
＜３．３  第３の実施形態の作用効果＞
上述した実施形態によれば、レベルシフタ６−２２は、電流経路の一端が、第３のトランジスタ（ＰＭＯＳトランジスタ６−２２ｇ）の電流経路の他端に接続され、他端は接地され、ゲートに第５の信号（第３の制御信号）が与えられる第１導電型の第５のトランジスタ（ＰＭＯＳトランジスタ６−２２ｉ）を更に備え、第２の信号（第１の制御信号）が第１の電位（Ｖｓｓ）である場合、第５の信号に基づいて第５のトランジスタをオンし、第２の信号が第１の電位以外の電位である場合、第５の信号に基づいて第５のトランジスタをオフする。
【０１１４】
ノードＮ４をフローティングにする前に、ＮＭＯＳトランジスタ６−２２ｉを用いてノードＮ４の電位を接地電位に初期化することで、ノードＮ４をフローティングした際においても、ノードＮ４の初期電圧を安定にすることができる。
【０１１５】
＜変形例等＞
尚、上述した各実施形態において、Ｐウェル（基板）に負電位が印加されるＮＭＯＳトランジスタの場合は、図１４で説明したトリプルウェル構造のＮＭＯＳトランジスタを用いる。
【０１１６】
また、上述したレベルシフタ６−２２の構成は、他のレベルシフタ６−３２、７−２２等にも用いても良い。
【０１１７】
また、半導体記憶装置として、ＮＡＮＤフラッシュメモリを用いて説明したが、これに限らず、同様の課題を有するものであれば、どのようなものにも適用可能である。
【０１１８】
また、上述した各実施形態において、レベルシフタ６−２２内のトランジスタを、デプリーション型、またはエンハンスメント型等と定義しているが、これは一例であり、これに限定されるものではない。また、各実施形態で説明したような負電位生成方法が実現できるのであれば、ＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタトランジスタは適宜変更可能である。
【０１１９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１２０】
１…メモリセルアレイ、      ２…ビット線制御回路、      ３…カラムデコーダ
４…データ入出力バッファ、      ５…データ入出力端子、      ６…ロウデコーダ
６−２２…レベルシフタ、      ６―３…ＨＶスイッチ、      ６―１…ＬＶ論理回路
６―２２ａ…ＮＡＮＤゲート、      ６―２２ｂ…インバータ
６―２２ｃ、６−２２ｅ、６−２２ｉ…ＮＭＯＳトランジスタ
６―２２ｄ、６−２２ｇ、６−２２ｈ…ＰＭＯＳトランジスタ
６―２２ｆ…キャパシタ、      ７…制御回路、      ７―１…電圧生成回路
７―２…ＨＶスイッチ、      ７―３…負電圧生成回路、      ８…制御信号入力端子
９…ソース線制御回路、      １０…ウェル制御回路、    
１００…ＮＡＮＤ型フラッシュメモリ、      １０１…ＮＡＮＤ型フラッシュメモリ
１０１…半導体記憶装置、      ２００…Ｐ型半導体基板、  
２００ａ…ソース／ドレイン領域、      ２００…半導体基板
２００ｂ…Ｎウェル領域、      ２００ｃ…Ｐウェル領域
２０１…ゲート絶縁膜、      ２０２…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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