(57)【要約】【課題】長期通電を行った状態で高周波特性が正確に評価できるようにする。【解決手段】半導体基板１１３の表面側に形成されたトランジスタ１１１と、半導体基板１１３の表面側に形成されてトランジスタ１１１に接続された第１パッド１０１，第２パッド１０２，および第３パッド１０３とを備える。また、この評価用素子は、第１パッド１０１に接続する第４パッド１２１ｂ、第２パッド１０２に接続する第５パッド１２２ｂ、第３パッド１０３に接続する第６パッド１２３ｂを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面側に形成されたトランジスタと、
前記半導体基板の表面側に形成されて前記トランジスタに接続された第１パッド，第２パッド，および第３パッドと、
前記第１パッドに接続された第４パッドと、
前記第２パッドに接続された第５パッドと、
前記第３パッドに接続された第６パッドと
を少なくとも備えることを特徴とする評価用素子。
【請求項２】
請求項１記載の評価用素子において、
前記半導体基板の裏面側に形成されて前記第４パッドに接続する第１配線と、
前記半導体基板の裏面側に形成されて前記第５パッドに接続する第２配線と、
前記半導体基板の裏面側に形成されて前記第６パッドに接続する第３配線と、
前記半導体基板を貫通して形成されて前記第１パッドと前記第１配線とを接続する第１貫通配線と、
前記半導体基板を貫通して形成されて前記第２パッドと前記第２配線とを接続する第２貫通配線と、
前記半導体基板を貫通して形成されて前記第３パッドと前記第３配線とを接続する第３貫通配線と
を少なくとも備え、
前記第４パッド，前記第５パッド，および前記第６パッドは、前記半導体基板の裏面側および表面側の選択された側に形成されていることを特徴とする評価用素子。
【請求項３】
請求項２記載の評価用素子において、
前記第１配線と前記第２配線とが絶縁層を介して積層されて容量を構成する領域を備えることを特徴とする評価用素子。
【請求項４】
請求項１記載の評価用素子において、
前記半導体基板の表面側に形成されて前記第１パッドと前記第４パッドとを接続する第１配線と、
前記半導体基板の表面側に形成されて前記第２パッドと前記第５パッドとを接続する第２配線と、
前記半導体基板の表面側に形成されて前記第３パッドと前記第６パッドとを接続する第３配線と
を少なくとも備えることを特徴とする評価用素子。
【請求項５】
請求項４記載の評価用素子において、
前記第１パッドに接続する第４配線と、
前記第４配線と第２配線とが絶縁層を介して積層されて容量を構成する領域と
を備えることを特徴とする評価用素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＢＴやＨＥＭＴなどのトランジスタの試験を行うための評価用素子に関するものである。
【背景技術】
【０００２】
従来では、超高速動作を示すＨＢＴ（Heterojunction Bipolar Transistor），ＨＥＭＴ（High Electron Mobility Transistor）などの電子素子は、通信システムや計測器向けの集積回路へ搭載され、高速性能を生かした応用が進んでいる。これに伴い、実用化に向けた長期安定性が要求されている。
【０００３】
信頼性保証には、対象とする集積回路を実際に評価することが最終的には求められる。例えば、新規デバイスの投入時や製造ロットの検査の段階では、単体デバイスの評価が求められ、この評価を効率的に実施するために評価用素子を作製する（特許文献１参照）。なお、このような評価用素子は、複数の要素を備えるため、評価用素子類（Test Elements Group；ＴＥＧ）とも呼ばれている。
【０００４】
図４に従来型よりある信頼性評価用の評価用素子の一例を示す。図４は、評価用素子の構成を示す写真であり、図中白丸の領域にデバイスとしてのトランジスタが配置される。図４に示すように、評価するデバイス単体は、微小な面積であるため、通電のためのボンディング用電極（パッド）は、デバイスの３端子電極の外側に作る。このパッドの面積は、接続されるワイヤの太さを考慮して１００μｍ角程度に形成され、ワイヤを介して接続される相手の基板のパッド間隔にあわせるように配置されている。また、デバイスからパッドまでの配線引きまわしによる発振を抑制するため、デバイスとパッドとの間に容量（キャパシタ）が配置されている。
【０００５】
図５に、従来技術による高周波評価用の評価用素子を示す。図５は、高周波デバイスの評価に標準的に用いられるパッド（ボンディング用電極）構造を備える評価用素子の構成を示す写真である。この評価用素子は、エミッタに接続するパッド５０１と、ベースに接続するパッド５０２と、コレクタに接続するパッド５０３とを備える。また、領域５１１に、評価対象のトランジスタが配置される。
【０００６】
このような評価用素子の各パッドに評価対象のトランジスタを接続する。例えば、寄生要素補正のために、図６に示すオープン評価配線パターンおよび図７に示すショート評価用配線パターンが用いられる。図６は、高周波特性評価を行うときに用いられるオープンパターン（白丸内）の構成を示す写真であり、図７は、ショートパターン（白丸内）の構成を示す写真である。各パッドの間隔は、高周波プローブの仕様で決められている。高周波特性評価では、入出力信号の質が特性に大きく影響するが、評価用素子側においては、パッド表面の劣化（凹凸）の抑制が重要である。
【０００７】
従来技術では、信頼性試験による長期通電による特性変化と劣化の判定には、直流特性のみを用いていた。この理由は、第１に、図５に示す高周波特性評価用素子（ＲＦＴＥＧ）では、通電試験のためにパッケージ実装した場合には高周波プローブを用いた評価が困難になることである。また、第２に、チップのままでのプローブによる通電では、試料加熱の場合、針の伸縮によりパッド表面の劣化が発生し、高周波特性を正確に評価できなくなるといった問題点がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許２９６２３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、トランジスタなどのデバイスの長期信頼性評価は、現在、ＤＣ特性評価用素子を用いた直流特性評価が主に実施され、通電による高周波特性の経時変動の評価はほとんどなされていない。しかし、デバイスの劣化原因をさらに深く理解するためには、高周波特性の経時劣化の評価を行い、例えばベース抵抗やコレクタ容量の変動など高周波特性から得られる状態も把握することが重要となる。
【００１０】
ところが、高周波評価用の評価用素子のパッドを信頼性試験に用いる場合、前述したように、長期通電用に同一のパッドを用いることでパッドを劣化させることになり、正確な評価を行うことが容易ではないという問題がある。
【００１１】
本発明は、以上のような問題点を解消するためになされたものであり、長期通電を行った状態で高周波特性が正確に評価できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る評価用素子は、半導体基板の表面側に形成されたトランジスタと、半導体基板の表面側に形成されてトランジスタに接続された第１パッド，第２パッド，および第３パッドと、第１パッドに接続された第４パッドと、第２パッドに接続された第５パッドと、第３パッドに接続された第６パッドとを少なくとも備える
【００１３】
上記評価用素子において、半導体基板の裏面側に形成されて第４パッドに接続する第１配線と、半導体基板の裏面側に形成されて第５パッドに接続する第２配線と、半導体基板の裏面側に形成されて第６パッドに接続する第３配線と、半導体基板を貫通して形成されて第１パッドと第１配線とを接続する第１貫通配線と、半導体基板を貫通して形成されて第２パッドと第２配線とを接続する第２貫通配線と、半導体基板を貫通して形成されて第３パッドと第３配線とを接続する第３貫通配線とを少なくとも備え、第４パッド，第５パッド，および第６パッドは、半導体基板の裏面側および表面側の選択された側に形成されている。なお、第１配線と第２配線とが絶縁層を介して積層されて容量を構成する領域を備えるようにするとよい。
【００１４】
上記評価用素子において、半導体基板の表面側に形成されて第１パッドと第４パッドとを接続する第１配線と、半導体基板の表面側に形成されて第２パッドと第５パッドとを接続する第２配線と、半導体基板の表面側に形成されて第３パッドと第６パッドとを接続する第３配線とを少なくとも備える。なお、第１パッドに接続する第４配線と、第４配線と第２配線とが絶縁層を介して積層されて容量を構成する領域とを備えるようにしてもよい。
【発明の効果】
【００１５】
以上説明したことにより、本発明によれば、長期通電を行った状態で高周波特性が正確に評価できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施の形態１における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ），（ｄ），（ｅ）である。
【図２】図２は、本発明の実施の形態２における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ），（ｄ）である。
【図３】図３は、本発明の実施の形態３における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ）である。
【図４】図４は、信頼性評価用の評価用素子の一例を示す写真である。
【図５】図５は、高周波評価用の評価用素子の構成を示す写真である。
【図６】図６は、高周波特性評価を行うときに用いられるオープンパターン（白丸内）の構成を示す写真である。
【図７】図７は、高周波特性の評価をするときに用いられるショートパターン（白丸内）の構成を示す写真である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。
【００１８】
［実施の形態１］
はじめに、本発明の実施の形態１について図１を用いて説明する。図１は、本発明の実施の形態１における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ），（ｄ），（ｅ）である。
【００１９】
この評価用素子は、まず、半導体基板１１３の表面側に形成されたトランジスタ１１１と、半導体基板１１３の表面側に形成されてトランジスタ１１１に接続された第１パッド１０１，第２パッド１０２，および第３パッド１０３とを備える。半導体基板１１３は、例えば、鉄をドープすることで半絶縁性とされたＩｎＰから構成されている。また、トランジスタ１１１は、ＩｎＰ系の化合物半導体から構成されたヘテロ接合バイポーラトランジスタであり、このトランジスタのエミッタに第１パッド１０１が接続し、コレクタに第２パッド１０２が接続し、ベースに第３パッド１０３が接続している。第１パッド１０１，第２パッド１０２，および第３パッド１０３は、トランジスタ１１１の近傍で、半導体基板１１３の表面側に形成されている。
【００２０】
また、この評価用素子は、第１パッド１０１に接続する第４パッド１２１ｂ、第２パッド１０２に接続する第５パッド１２２ｂ、第３パッド１０３に接続する第６パッド１２３ｂを備える。第４パッド１２１ｂは、半導体基板１１３を貫通する第１貫通配線１１２ａ、および半導体基板１１３の裏面側に形成された第１配線１２１ａを介して第１パッド１０１に接続する。第５パッド１２２ｂは、半導体基板１１３を貫通する第２貫通配線１１２ｂ、および半導体基板１１３の裏面側に形成された第２配線１２２ａを介して第２パッド１０２に接続する。第６パッド１２３ｂは、半導体基板１１３を貫通する第３貫通配線１１２ｃ、および半導体基板１１３の裏面側に形成された第３配線１２３ａを介して第３パッド１０３に接続する。また、実施の形態１では、第４パッド１２１ｂ，第５パッド１２２ｂ，および第６パッド１２３ｂは、半導体基板１１３の裏面側に形成されている。
【００２１】
また、第１配線１２１ａと、第２配線１２２ａとは、半導体基板１１３の裏面側で、絶縁層１１４を介して積層されている。この中で、第１配線１２１ａと第２配線１２２ａとの、平面視で重なっている重なり領域１１５では、絶縁層１１４を介して２つの電極が設けられている状態であり、キャパシタが構成された状態となっている。このキャパシタの容量は、第１配線１２１ａおよび第２配線１２２ａの形成面積により制御できる。このようにキャパシタを設けることで、配線部における発振が抑制できる。
【００２２】
上述した各配線，貫通配線，およびパッドは、半導体装置の公知の製造方法により作製すればよい。例えば、貫通配線を形成するための貫通孔は、よく知られたフォトリソグラフィー技術により形成したレジストパターンをマスクとし、公知のエッチング技術により選択的に半導体基板１１３をエッチングすることで形成すればよい。また、貫通配線および配線は、例えば、スパッタ法などにより堆積した金属膜を、フォトリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。金属膜としては、Ｗ／Ｔｉ／Ｐｔ／Ａｕなどの積層膜を用いればよい。絶縁層１１４は、例えば、プラズマアシストＣＶＤ法などの堆積法により酸化シリコンを堆積することで形成できる。また、上述同様にすることで、絶縁層１１４に貫通孔が形成できる。
【００２３】
実施の形態１において、第１パッド１０１，第２パッド１０２，および第３パッド１０３は、高周波特性評価のために用い、第４パッド１２１ｂ，第５パッド１２２ｂ，および第６パッド１２３ｂは、直流特性評価用に用いる。また、実施の形態１では、第４パッド１２１ｂ，第５パッド１２２ｂ，および第６パッド１２３ｂを裏面側に設けており、これらを用いてバンプ接続して実装することができる。このようにして実装してパッケージとした評価用素子は、試験ボードなどの試験用治具に装着し、加速劣化試験に供することができる。このように、実施の形態１によれば、高周波特性評価のためのパッドと、直流特性評価のためのパッドとを個別に設けるようにしたので、パッドの劣化を招くことがなく、長期通電を行った状態で信頼性試験が正確にできるようになる。
【００２４】
［実施の形態２］
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ），（ｄ）である。
【００２５】
この評価用素子は、まず、半導体基板２１３の表面側に形成されたトランジスタ２１１と、半導体基板２１３の表面側に形成されてトランジスタ２１１に接続された第１パッド２０１，第２パッド２０２，および第３パッド２０３とを備える。半導体基板２１３は、例えば、鉄をドープすることで半絶縁性とされたＩｎＰから構成されている。また、トランジスタ２１１は、ＩｎＰ系の化合物半導体から構成されたヘテロ接合バイポーラトランジスタであり、このトランジスタのエミッタに第１パッド２０１が接続し、コレクタに第２パッド２０２が接続し、ベースに第３パッド２０３が接続している。第１パッド２０１，第２パッド２０２，および第３パッド２０３は、トランジスタ２１１の近傍で、半導体基板２１３の表面側に形成されている。
【００２６】
また、この評価用素子は、第１パッド２０１に接続する第４パッド２２１ｂ、第２パッド２０２に接続する第５パッド２２２ｂ、第３パッド２０３に接続する第６パッド２２３ｂを備える。第４パッド２２１ｂは、半導体基板２１３を貫通する第１貫通配線２１２ａ、および半導体基板２１３の裏面側に形成された第１配線２２１ａを介して第１パッド２０１に接続する。第５パッド２２２ｂは、半導体基板２１３を貫通する第２貫通配線２１２ｂ、および半導体基板２１３の裏面側に形成された第２配線２２２ａを介して第２パッド２０２に接続する。第６パッド２２３ｂは、半導体基板２１３を貫通する第３貫通配線２１２ｃ、および半導体基板２１３の裏面側に形成された第３配線２２３ａを介して第３パッド２０３に接続する。
【００２７】
また、実施の形態２では、第４パッド２２１ｂ，第５パッド２２２ｂ，および第６パッド２２３ｂは、半導体基板２１３の表面側に形成されている。第４パッド２２１ｂは、第１配線２２１ａに第４貫通配線２１６ａを介して接続している。第５パッド２２２ｂは、第２配線２２２ａに第５貫通配線２１６ｂを介して接続している。第６パッド２２３ｂは、第３配線２２３ａに第６貫通配線２１６ｃを介して接続している。
【００２８】
また、第１配線２２１ａと、第２配線２２２ａとは、半導体基板２１３の裏面側で、絶縁層２１４を介して積層されている。この中で、第１配線２２１ａと第２配線２２２ａとの、平面視で重なっている重なり領域２１５では、絶縁層２１４を介して２つの電極が設けられている状態であり、キャパシタが構成された状態となっている。このキャパシタの容量は、第１配線２２１ａおよび第２配線２２２ａの形成面積により制御できる。
【００２９】
上述した各配線，貫通配線，およびパッドは、半導体装置の公知の製造方法により作製すればよい。例えば、貫通配線を形成するための貫通孔は、よく知られたフォトリソグラフィー技術により形成したレジストパターンをマスクとし、公知のエッチング技術により選択的に半導体基板２１３をエッチングすることで形成すればよい。また、貫通配線および配線は、例えば、スパッタ法などにより堆積した金属膜を、フォトリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。金属膜としては、Ｗ／Ｔｉ／Ｐｔ／Ａｕなどの積層膜を用いればよい。絶縁層２１４は、例えば、プラズマアシストＣＶＤ法などの堆積法により酸化シリコンを堆積することで形成できる。また、上述同様にすることで、絶縁層２１４に貫通孔が形成できる。
【００３０】
実施の形態２において、第１パッド２０１，第２パッド２０２，および第３パッド２０３は、高周波特性評価のために用い、第４パッド２２１ｂ，第５パッド２２２ｂ，および第６パッド２２３ｂは、直流特性評価用に用いる。また、実施の形態２では、第４パッド２２１ｂ，第５パッド２２２ｂ，および第６パッド２２３ｂを表面側に設けており、これらを用いてボールボンディング（ワイヤボンディング）接続して実装することができる。このようにして実装してパッケージとした評価用素子は、試験ボードなどの試験用治具に装着し、加速劣化試験に供することができる。このように、実施の形態２によれば、高周波特性評価のためのパッドと、直流特性評価のためのパッドとを個別に設けるようにしたので、パッドの劣化を招くことがなく、長期通電を行った状態で信頼性試験が正確にできるようになる。
【００３１】
［実施の形態３］
次に、本発明の実施の形態３について図３を用いて説明する。図３は、本発明の実施の形態３における評価用素子の構成を示す平面図（ａ）、および断面図（ｂ），(ｃ）である。
【００３２】
この評価用素子は、まず、半導体基板３１３の表面側に形成されたトランジスタ３１１と、半導体基板３１３の表面側に形成されてトランジスタ３１１に接続された第１パッド３０１，第２パッド３０２，および第３パッド３０３とを備える。半導体基板３１３は、例えば、鉄をドープすることで半絶縁性とされたＩｎＰから構成されている。また、トランジスタ３１１は、ＩｎＰ系の化合物半導体から構成されたヘテロ接合バイポーラトランジスタであり、このトランジスタのエミッタに第１パッド３０１が接続し、コレクタに第２パッド３０２が接続し、ベースに第３パッド３０３が接続している。第１パッド３０１，第２パッド３０２，および第３パッド３０３は、トランジスタ３１１の近傍で、半導体基板３１３の表面側に形成されている。
【００３３】
また、この評価用素子は、第１パッド３０１に接続する第４パッド３２１ｂ、第２パッド３０２に接続する第５パッド３２２ｂ、第３パッド３０３に接続する第６パッド３２３ｂを備える。第４パッド３２１ｂは、半導体基板３１３の表面側に形成された第１配線３２１ａを介して第１パッド３０１に接続する。第５パッド３２２ｂは、半導体基板３１３の表面側に形成された第２配線３２２ａを介して第２パッド３０２に接続する。第６パッド３２３ｂは、半導体基板３１３の表面側に形成された第３配線３２３ａを介して第３パッド３０３に接続する。
【００３４】
実施の形態３では、第４パッド３２１ｂ，第５パッド３２２ｂ，および第６パッド３２３ｂは、半導体基板３１３の表面側に形成されている。また、第１パッド３０１，第２パッド３０２，および第３パッド３０３が形成されている配線層の上に、絶縁層３１４を介し、第１配線３２１ａ，第２配線３２２ａ，第３配線３２３ａが形成されている。このため、第１配線３２１ａは、絶縁層３１４を貫通する貫通配線３１２ａにより第１パッド３０１に接続している。また、第２配線３２２ａは、絶縁層３１４を貫通する貫通配線３１２ｂにより第２パッド３０２に接続している。第３配線３２３ａは、絶縁層３１４を貫通する貫通配線３１２ｃにより第３パッド３０３に接続している。
【００３５】
また、第１パッド３０１には、絶縁層３１４を貫通する貫通配線３１２ａ’を介して第４配線３２１ａ’が接続され、第４配線３２１ａ’が形成されている領域の絶縁層３１４の下には、第２配線３２２ａが延在して形成されている。図３のｂに示すように、絶縁層３１４を介して第２配線３２２ａと第４配線３２１ａ’とが積層されている重なり領域３１５では、絶縁層３１４を介して２つの電極が設けられている状態であり、キャパシタが構成された状態となっている。このキャパシタの容量は、第４配線３２１ａ’および第２配線３２２ａの形成面積により制御できる。
【００３６】
上述した各配線，貫通配線，およびパッドは、半導体装置の公知の製造方法により作製すればよい。例えば、絶縁層３１４は、例えば、プラズマアシストＣＶＤ法などの堆積法により酸化シリコンを堆積することで形成できる。また、貫通配線を形成するための貫通孔は、よく知られたフォトリソグラフィー技術により形成したレジストパターンをマスクとし、公知のエッチング技術により選択的に絶縁層３１４をエッチングすることで形成すればよい。また、貫通配線および配線は、例えば、スパッタ法などにより堆積した金属膜を、フォトリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。金属膜としては、Ｗ／Ｔｉ／Ｐｔ／Ａｕなどの積層膜を用いればよい。
【００３７】
実施の形態３において、第１パッド３０１，第２パッド３０２，および第３パッド３０３は、高周波特性評価のために用い、第４パッド３２１ｂ，第５パッド３２２ｂ，および第６パッド３２３ｂは、直流特性評価用に用いる。また、実施の形態３では、第４パッド３２１ｂ，第５パッド３２２ｂ，および第６パッド３２３ｂを表面側に設けており、これらを用いてボールボンディング（ワイヤボンディング）接続して実装することができる。このようにして実装してパッケージとした評価用素子は、試験ボードなどの試験用治具に装着し、加速劣化試験に供することができる。このように、実施の形態３によれば、高周波特性評価のためのパッドと、直流特性評価のためのパッドとを個別に設けるようにしたので、パッドの劣化を招くことがなく、長期通電を行った状態で信頼性試験が正確にできるようになる。
【００３８】
以上に説明したように、本発明は、半導体基板の上に形成されたトランジスタに、半導体基板の表面側に形成された配線により接続された第１パッド，第２パッド，および第３パッドを備えると共に、第１パッドに接続された第４パッドと、第２パッドに接続された第５パッドと、第３パッドに接続された第６パッドとを備えるようにしたところに特徴がある。このようにすることで、高周波特性評価のためのパッドと、直流特性評価用のためのパッドとを分けて用いることができるようになり、長期通電を行った状態で高周波特性が正確に評価できるようになる。
【００３９】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、トランジスタに接続する箇所においては、図６および図７を用いて説明したようにトランジスタに接続しないオープン評価配線パターンおよびトランジスタに接続したショート評価用配線パターンを同一チップ内に形成し、評価を行い、寄生分を差し引くようにすればよい。また、上述では、主にＨＢＴを例に説明したがこれに限るものではなく、評価対象が電界効果型トランジスタであってもよいことは言うまでもない。
【符号の説明】
【００４０】
１０１…第１パッド、１０２…第２パッド、１０３…第３パッド、１１１…トランジスタ、１１２ａ…第１貫通配線、１１２ｂ…第２貫通配線、１１２ｃ…第３貫通配線、１１３…半導体基板、１１４…絶縁層、１１５…重なり領域、１２１ａ…第１配線、１２１ｂ…第４パッド、１２２ａ第２…配線、１２２ｂ…第５パッド、１２３ａ…第３配線、１２３ｂ…第６パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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