(57)【要約】【課題】テスト時間の短縮された半導体装置を提供する。【解決手段】複数のメモリバンクと、それぞれが対応するメモリバンクの中の選択された第１および第２のメモリセル群から読み出したデータに応じて第１および第２のエラーデータ（Ｂ０Ｘ０、Ｂ０Ｘ１等）を出力する複数のエラーデータ出力回路（Ｐａｓｓ−ｆａｉｌデータ出力回路００等）と、それぞれが対応するエラーデータ出力回路からの第１および第２のエラーデータを合成して第１のテストデータとして出力する複数の第１エラーデータ合成回路、複数のエラーデータ出力回路からの第１のエラーデータを合成して第２のテストデータとして出力する第２エラーデータ合成回路、および複数のエラーデータ出力回路からの第２のエラーデータを合成して第３のテストデータとして出力する第３エラーデータ合成回路を有するテスト制御回路（テスト制御回路６１ａ）と、を備える。【選択図】図２
2013137843.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを有する複数のメモリバンクと、
前記複数のメモリバンクの各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第１および第２のメモリセル群から読み出したデータに応じて第１および第２のエラーデータを出力する前記複数のエラーデータ出力回路と、
それぞれが対応するエラーデータ出力回路からの第１および第２のエラーデータを合成して第１のテストデータとして出力する複数の第１エラーデータ合成回路、前記複数のエラーデータ出力回路からの第１のエラーデータを合成して第２のテストデータとして出力する第２エラーデータ合成回路、および前記複数のエラーデータ出力回路からの第２のエラーデータを合成して第３のテストデータとして出力する第３エラーデータ合成回路を有するテスト制御回路と、
を備える半導体装置。
【請求項２】
前記エラーデータ出力回路の各々は、第１のメモリセル群から読み出された複数のメモリセルデータが互いに一致しているか否かを検出する第１の回路と、前記第２のメモリセル群から読み出された複数のメモリセルデータが互いに一致しているか否かを検出する第２の回路と、を備える請求項１に記載の半導体装置。
【請求項３】
データ出力端子と、
前記複数の第１のテストデータ、前記第２のテストデータ及び第３のテストデータがパラレルに入力されて、前記複数の第１のテストデータ、前記第２のテストデータ及び前記第３のテストデータをシリアルに前記データ出力端子に出力するＦＩＦＯ回路と、を更に備える請求項１及び請求項２のいずれか一項に記載の半導体装置。
【請求項４】
前記複数のエラーデータ出力回路及び前記テスト制御回路は、テストモード時に動作するものであって、
通常動作モード時には、外部から入力されるアドレス信号に基づいて前記複数のメモリバンクのうちの第１のメモリバンクの第１のメモリセル群が選択され、選択された前記第１のメモリセル群から読み出される複数のメモリセルデータが、前記複数のエラーデータ出力回路及び前記テスト制御回路を介することなく前記ＦＩＦＯ回路にパラレルに入力されて、前記データ出力端子にシリアルに出力される請求項３に記載の半導体装置。
【請求項５】
前記複数のエラーデータ出力回路及び前記テスト制御回路は、テストモード時に動作するものであって、前記複数のメモリバンクの各々は、前記第１のメモリセル群に共通に接続される第１のワード線と、前記第２のメモリセル群に共通に接続される第２のワード線と、を更に備え、前記テストモード時には前記複数のメモリバンクの各々の前記第１及び第２のワード線が実質同時に活性化される請求項１から請求項３いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
各々が複数のメモリセルを有するメモリバンクを複数備える半導体装置の一例が、例えば下記特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３８１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、特許文献１に記載の半導体装置のように複数のメモリバンクを備える半導体装置において、各メモリバンク内の複数のメモリセル群の不良を検出するテスト動作を行う場合を考える。
このテスト動作において、各メモリバンクの複数のメモリセル群に其々対応する複数のテストデータを、そのまま、データ出力端子を介して半導体装置の外部へ出力すると、選択された複数のメモリセル群の数だけテストデータが出力されることになるため、テスト時間が増大するという問題が生じる。本出願人は、このようなテスト動作において、よりテスト時間を短縮できる半導体装置を検討した。
【課題を解決するための手段】
【０００５】
本発明は、それぞれが複数のメモリセルを有する複数のメモリバンクと、前記複数のメモリバンクの各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第１および第２のメモリセル群から読み出したデータに応じて第１および第２のエラーデータを出力する前記複数のエラーデータ出力回路と、それぞれが対応するエラーデータ出力回路からの第１および第２のエラーデータを合成して第１のテストデータとして出力する複数の第１エラーデータ合成回路、前記複数のエラーデータ出力回路からの第１のエラーデータを合成して第２のテストデータとして出力する第２エラーデータ合成回路、および前記複数のエラーデータ出力回路からの第２のエラーデータを合成して第３のテストデータとして出力する第３エラーデータ合成回路を有するテスト制御回路と、を備える半導体装置である。
【発明の効果】
【０００６】
本発明によれば、複数のメモリバンクの各々から読み出される第１及び第２のエラーデータをそのまま出力するのではなく、第１〜第３のエラーデータ合成回路で合成してから出力するため、出力されるテストデータの数を減少することができテスト時間を削減することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置１５の構成を示すブロック図である。
【図２】図１に示すメモリバンク領域６０、及びデータ制御回路６１の構成を示すブロック図である。
【図３】図２のうち、メモリバンクＢＡＮＫ＿０の拡大図である。
【図４】半導体装置１５の通常の読み出し動作におけるタイミングチャートである。
【図５】Ｐａｓｓ−ｆａｉｌデータ出力回路の回路図の一例である。
【図６】テスト制御回路６１ａの回路図の一例である。
【図７】半導体装置１５のテスト動作におけるタイミングチャートである。
【図８】第１の実施形態におけるテストデータの出力波形を示す図である。
【図９】第２の実施形態におけるテストデータの出力波形を示す図である。
【発明を実施するための形態】
【０００８】
［第１の実施形態］
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１５の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【０００９】
半導体装置１５は、クロック入力回路１８、ＤＬＬ回路１９、タイミングジェネレータ２３、コマンド入力回路２４、コマンドデコーダ２５、テスト回路２６、アドレス入力回路２７、アドレスラッチ回路２８を含んで構成される。また、半導体装置１５は、内部電圧発生回路３３、メモリバンク領域６０、データ制御回路６１を含んで構成される。
【００１０】
本発明の半導体装置１５の特徴部分は、メモリバンク領域６０、及びデータ制御回路６１である。メモリバンク領域６０は、テスト回路２６が出力するテスト制御信号に応じて、メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３の各々の複数のメモリセル群に其々対応する複数の（本実施形態においては２個）の検出結果（エラーデータ）を出力する。
【００１１】
データ制御回路６１におけるテスト制御回路６１ａは、メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３から出力された合計８個のエラーデータを、テスト制御回路６１ａに設けられたエラーデータ合成回路を介して６個の圧縮テストデータにして出力する。
【００１２】
これら６個の圧縮テストデータは、対応するデータ入出力端子１４からテストデータとして出力される。
このデータ入出力端子１４から出力される６個のテストデータは、例えば外部の半導体試験装置（テスタ）により、その電圧レベルがＨ（ハイ）レベルかＬ（ロウ）レベルのいずれであるかが判定される。
つまり、半導体装置１５のテスト動作においては、複数のメモリバンク各々から２個ずつ、合計８個のエラーデータが出力されるが、半導体装置１５は、これらをテストデータとしてそのまま８個出力するのではなく、圧縮後のテストデータを６個出力することにより、テスタによる判定の時間を短縮することを可能とする。このテスト動作に関する詳細については後述することとし、まず以下に、半導体装置１５の概略について説明する。
【００１３】
半導体装置１５は、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４及び電源端子１５ａ，１５ｂを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路１８に入力される。本明細書において、信号名の末尾に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。
【００１４】
クロック入力回路１８は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路１９及びタイミングジェネレータ２３に供給する。ＤＬＬ回路１９は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをデータ制御回路６１に供給する。
また、タイミングジェネレータ２３は、内部クロック信号ＰｒｅＣＬＫに基づいて、半導体装置１５における他の回路に動作の基準信号となる内部クロック信号を供給する。
【００１５】
コマンド端子１２ａ〜１２ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、及びライトイネーブル信号／ＷＥＮが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。
このコマンド信号ＣＭＤは、コマンド入力回路２４に入力される。コマンドデコーダ２５は、コマンド入力回路２４を介して入力されるコマンド信号ＣＭＤの保持、デコードなどを行うことによって、各種内部コマンド信号ＩＣＭＤ（内部アクトコマンド信号、内部リードコマンド信号、内部テストコマンド信号など）を生成する。
生成された内部コマンド信号ＩＣＭＤは、メモリバンク領域６０、及びテスト回路２６を含む各回路に供給される。
【００１６】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路２７に入力される。アドレス入力回路２７の出力は、アドレスラッチ回路２８に入力される。アドレスラッチ回路２８にラッチされたアドレス信号ＡＤＤのうち、バンクアドレスについては各メモリバンクＢＡＮＫへ、ロウアドレスについては各メモリバンクＢＡＮＫのロウデコーダに共通に入力され、カラムアドレスについては各メモリバンクＢＡＮＫのカラムデコーダに共通に入力される。また、テストモードにエントリする場合には、アドレス信号ＡＤＤはテスト回路２６にも入力され、これによってテスト回路２６は、テスト制御信号をメモリバンク領域６０に対して出力する。
【００１７】
データ入出力端子１４は、リードデータＤＱ０〜ｎの出力及びライトデータＤＱ０〜ｎの入力を行うための端子であり、データ制御回路６１に接続されている。データ制御回路６１は、リード動作時において、内部クロックＬＣＬＫに同期してメモリバンク領域６０からのリードデータをデータ入出力端子１４へリードデータＤＱ０〜ｎとしてそれぞれシリアルに（直列）に出力する。また、データ制御回路６１は、ライト動作時において、内部クロックＬＣＬＫに同期して、データ入出力端子１４からのライトデータＤＱ０〜ｎを、それぞれパラレルに（並列）にメモリバンク領域６０に対して出力する。なお、データ入出力端子１４の数は、図１に示すように複数あるが、４，８，１６などいくつであってもよい。
【００１８】
電源端子１５ａ，１５ｂは、それぞれ外部電圧ＶＤＤ及び接地電圧ＶＳＳが供給される端子である。本明細書においては、外部電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。電源端子１５ａ，１５ｂは、それぞれ内部電圧発生回路３３に接続されている。外部電圧ＶＤＤは、内部電圧発生回路３３に供給され、内部電圧発生回路３３は、内部回路の役割に応じた複数の内部電圧として、例えば第１内部電圧ＶＯＤＰＰ（例えば１．６Ｖ）、第２内部電圧ＶＰＥＲＩ（例えば１．２Ｖ）等を発生する。
【００１９】
メモリバンク領域６０は、メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３を含んで構成される。
ここで、メモリバンクＢＡＮＫ＿ｋ（ｋ＝０〜３）とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ領域を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作（コマンドデコーダ２５から供給される内部コマンド信号に基づいた動作）が可能な一単位をいう。例えば、メモリバンクＢＡＮＫ＿０は、コマンド入力回路２４にＡＣＴコマンド（アクティブコマンド）が入力されると活性化されて、ＡＣＴコマンドに応じた動作（ワード線選択、及びセンス動作）を行う。
例えば、メモリバンクＢＡＮＫ＿１は、コマンド入力回路２４や、データ制御回路６１等はメモリバンク間で共用されるので、メモリバンクＢＡＮＫ＿０と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクＢＡＮＫ＿０がＡＣＴコマンドを受けてから、データ読み出し動作に対応するＲＤコマンド（リードコマンド）或いはデータ書き込み動作に対応するＷＴコマンド（ライトコマンド）を受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクＢＡＮＫ＿１は、コマンド入力回路２４に例えばＲＥＦコマンド（リフレッシュコマンド）が入力されると活性化されて、リフレッシュコマンドに応じた動作（ワード線選択、及びセンス動作）を行うことができる。
【００２０】
また、本実施形態において、メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３各々は、コマンド入力回路２４にＴＥＳＴコマンド（テストコマンド）が入力されると活性化され、その後にコマンド入力回路２４にＡＣＴコマンド、ＲＤコマンドが入力されると、それぞれの場合にＡＣＴコマンドに応じた動作（ワード線選択、及びセンス動作）、ＲＤコマンドに応じた動作（データリード動作）を行う。
なお、図１において、メモリバンク領域６０には８個のメモリバンクが設けられているが、メモリバンクの数は８個に限るものではなく、例えば４個でもよい。
【００２１】
図２は、メモリバンク領域６０及びデータ制御回路６１の詳細な回路ブロック図を示す。また、図３は、メモリバンク領域６０のうちメモリバンクＢＡＮＫ＿０の拡大図を示す。
図２に示すように、メモリバンク領域６０における各バンク（メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３）は、例えばロウアドレスＸＡ０、及びロウアドレスＸＡ１により其々選択される２つの領域に分割されている。メモリバンクＢＡＮＫ＿０は、ロウアドレスＸＡ０により活性化される（ワード線が選択される）サブメモリバンクＢＡＮＫ０＿Ｘ０と、ロウアドレスＸＡ１により活性化されるサブメモリバンクＢＡＮＫ０＿Ｘ１に分割される。同様に、ロウアドレス（Ｘ０、Ｘ１）により、メモリバンクＢＡＮＫ＿１はサブメモリバンクＢＡＮＫ１＿Ｘ０とサブメモリバンクＢＡＮＫ１＿Ｘ１に分割され、メモリバンクＢＡＮＫ＿２はサブメモリバンクＢＡＮＫ２＿Ｘ０とサブメモリバンクＢＡＮＫ２＿Ｘ１に分割され、メモリバンクＢＡＮＫ＿３はサブメモリバンクＢＡＮＫ３＿Ｘ０とサブメモリバンクＢＡＮＫ３＿Ｘ１に分割される。
【００２２】
また、このように分割された各サブメモリバンクに隣接して、エラーデータ出力回路、及びリードライトアンプが設けられる。
エラーデータ出力回路０を構成するＰａｓｓ−ｆａｉｌデータ出力回路００は、サブメモリバンクＢＡＮＫ０＿Ｘ０に対応して設けられ、エラーデータＢ０Ｘ０をテスト制御回路６１ａに対して出力する。
また、リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、サブメモリバンクＢＡＮＫ０＿Ｘ０に対応して設けられ、リードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
【００２３】
同様に、エラーデータ出力回路０を構成するＰａｓｓ−ｆａｉｌデータ出力回路０１は、サブメモリバンクＢＡＮＫ０＿Ｘ１に対応して設けられ、エラーデータＢ０Ｘ１をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ０１は、サブメモリバンクＢＡＮＫ０＿Ｘ１に対応して設けられ、リードライトバス０２Ｘ１＿０〜リードライトバス０２Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
【００２４】
エラーデータ出力回路１を構成するＰａｓｓ−ｆａｉｌデータ出力回路１０は、サブメモリバンクＢＡＮＫ１＿Ｘ０に対応して設けられ、エラーデータＢ１Ｘ０をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ１０は、サブメモリバンクＢＡＮＫ１＿Ｘ０に対応して設けられ、リードライトバス１３Ｘ０＿０〜リードライトバス１３Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
同様に、エラーデータ出力回路１を構成するＰａｓｓ−ｆａｉｌデータ出力回路１１は、サブメモリバンクＢＡＮＫ１＿Ｘ１に対応して設けられ、エラーデータＢ１Ｘ１をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ１１は、サブメモリバンクＢＡＮＫ１＿Ｘ１に対応して設けられ、リードライトバス１３Ｘ１＿０〜リードライトバス１３Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
【００２５】
エラーデータ出力回路２を構成するＰａｓｓ−ｆａｉｌデータ出力回路２０は、サブメモリバンクＢＡＮＫ２＿Ｘ０に対応して設けられ、エラーデータＢ２Ｘ０をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ２０は、サブメモリバンクＢＡＮＫ２＿Ｘ０に対応して設けられ、リードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
同様に、エラーデータ出力回路２を構成するＰａｓｓ−ｆａｉｌデータ出力回路２１は、サブメモリバンクＢＡＮＫ２＿Ｘ１に対応して設けられ、エラーデータＢ２Ｘ１をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ２１は、サブメモリバンクＢＡＮＫ２＿Ｘ１に対応して設けられ、リードライトバス０２Ｘ１＿０〜リードライトバス０２Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
【００２６】
エラーデータ出力回路３を構成するＰａｓｓ−ｆａｉｌデータ出力回路３０は、サブメモリバンクＢＡＮＫ３＿Ｘ０に対応して設けられ、エラーデータＢ３Ｘ０をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ３０は、サブメモリバンクＢＡＮＫ３＿Ｘ０に対応して設けられ、リードライトバス１３Ｘ０＿０〜リードライトバス１３Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
同様に、エラーデータ出力回路３を構成するＰａｓｓ−ｆａｉｌデータ出力回路３１は、サブメモリバンクＢＡＮＫ３＿Ｘ１に対応して設けられ、エラーデータＢ３Ｘ１をテスト制御回路６１ａに対して出力する。また、リードライトアンプＲＡＭＰ／ＷＡＭＰ３１は、サブメモリバンクＢＡＮＫ３＿Ｘ１に対応して設けられ、リードライトバス１３Ｘ１＿０〜リードライトバス１３Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂに接続される。
【００２７】
データ制御回路６１＿０は、テスト制御回路６１ａ、ＦＩＦＯ回路６１ｂ、及びデータ入出力回路６１ｃを含んで構成される。
上述した複数のリードライトアンプは、リード動作時において、複数のリードライトアンプのうちの選択された一つのリードライトアンプが、メインＩＯ線（図２において不図示である）の電圧を増幅し、この増幅結果を対応するリードライトバスを介してＦＩＦＯ回路６１ｂに出力する。一方、ライト動作時においては、複数のリードライトアンプのうちの選択された一つのリードライトアンプが、リードライトバスを介してＦＩＦＯ回路６１ｂから入力されるライトデータを増幅し、ライトデータに基づいてメインＩＯ線に差電圧を生じさせる。
【００２８】
ＦＩＦＯ回路６１ｂは、リード動作において、（ｎ＋１）本のリードライトバスを介して入力されるリードデータをシリアルデータに変換してデータ入出力回路６１ｃに出力する。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０として出力する。
また、データ入出力回路６１ｃは、ライト動作において、データ入出力端子１４からライトデータＤＱ０として入力されるシリアルデータを、内部クロックＬＣＬＫに同期させ、ＦＩＦＯ回路６１ｂに対して出力する。ＦＩＦＯ回路６１ｂは、データ入出力回路６１ｃから入力されるシリアルデータをパラレルに（並列に）変換し、変換したパラレルデータを、（ｎ＋１）本のリードライトバスを介して、リードライトアンプに出力する。
【００２９】
一方、テスト動作において、上述した複数のリードライトアンプは、全て非活性化され、テスト制御回路６１ａは、エラーデータ出力回路０〜エラーデータ出力回路３から入力される８ビットのエラーデータＢ０Ｘ０〜エラーデータＢ３Ｘ１に基づいて、各メモリバンクにおける２つのサブメモリバンクからのエラーデータ（エラーデータＢ０Ｘ０とエラーデータＢ０Ｘ１、エラーデータＢ１Ｘ０とエラーデータＢ１Ｘ１、エラーデータＢ２Ｘ０とエラーデータＢ２Ｘ１、エラーデータＢ３Ｘ０とエラーデータＢ３Ｘ１）を縮退（合成）して、テストデータＢ０〜テストデータＢ３（４ビット）を生成する。
また、テスト制御回路６１ａは、各メモリバンクにおけるロウアドレスＸＡ０で位置が示されるサブメモリバンクからのエラーデータ（エラーデータＢ０Ｘ０、エラーデータＢ１Ｘ０、エラーデータＢ２Ｘ０、エラーデータＢ３Ｘ０）を縮退（合成）して、テストデータＸ０を生成する。
また、テスト制御回路６１ａは、各メモリバンクにおけるロウアドレスＸＡ１で位置が示されるサブメモリバンクからのエラーデータ（エラーデータＢ０Ｘ１、エラーデータＢ１Ｘ１、エラーデータＢ２Ｘ１、エラーデータＢ３Ｘ１）を縮退（合成）して、テストデータＸ１を生成する。
【００３０】
このように、テスト制御回路６１ａは、８ビットのエラーデータを合成して、６ビットのテストデータ（各メモリバンクに不良があるか否かを示すテストデータＢ０〜Ｂ３、各メモリバンクのロウアドレスＸＡ０で示す領域に不良があるか否かを示すテストデータＸ０、各メモリバンクのロウアドレスＸＡ１で示す領域に不良があるか否かを示すテストデータＸ１）を、ＦＩＦＯ回路６１ｂに対して出力する（詳細後述）。
【００３１】
ＦＩＦＯ回路６１ｂは、テスト動作において、複数のリードライトアンプのうち一つのリードライトアンプが出力するリードデータでなく、テスト制御回路６１ａが出力する合成後のデータをシリアルデータに変換してデータ入出力回路６１ｃに出力する。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０として出力する。
【００３２】
なお、図２では、リードデータＤＱ０またはライトデータＤＱ０が入出力する１つのデータ入出力端子１４に対応する部分のみ抜粋して図示している。他のデータＤＱ１〜ＤＱｎが入出力するデータ入出力端子１４についても、例えばデータ制御回路６１はデータ入出力端子１４毎に設け、リードデータＤＱ１〜ｎまたはライトデータＤＱ１〜ｎを入出力する構成とすることができる。
【００３３】
次に、メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３のブロック構成を、図３を用いて説明する。なお、各メモリバンクは同一のブロック構成であるので、メモリバンクＢＡＮＫ＿０を一例として説明し、他のメモリバンクについての説明は省略する。
図３は、図２に示すメモリバンクＢＡＮＫ＿０の拡大図を示す。
図３に示すように、メモリバンクＢＡＮＫ＿０は、Ｘデコーダ２９（ロウデコーダ）、Ｙデコーダ３０ａ及びＹデコーダ３０ｂ（カラムデコーダ）、複数のメモリセルアレイ、各メモリセルアレイに対応して設けられる複数のセンスアンプＳＡ、各メモリセルアレイに対応して設けられる複数のサブワードドライバＳＷＤを備える。
【００３４】
各メモリセルアレイにおいて、ワード線とビット線の交点にはメモリセルが配置される。
例えば、図３に示すように、ワード線ＷＬ０とビット線ＢＬ０との交点にはメモリセルＭＣ０が、ワード線ＷＬ１とビット線ＢＬ１との交点にはメモリセルＭＣ１が配置される。
【００３５】
Ｘデコーダ２９は、図１に示すアドレスラッチ回路２８からバンクアドレス、及び例えばロウアドレスの一部のロウアドレスが入力され、入力されるこれらアドレスに基づいて、Ｘデコーダ２９に対して垂直方向、すなわち図２に示すワード線ＷＬ０に対して平行に延在するメインワード線（図３において不図示）を駆動する回路である。
【００３６】
サブワードドライバＳＷＤは、Ｘデコーダ２９に入力されるロウアドレスの残りのロウアドレスが入力され、メインワード線がＨ（ハイ）レベルになると、入力されるロウアドレスに基づいて自身が配置されているメモリセルアレイにおける一本のワード線、例えばワード線ＷＬ０をＨレベルに駆動する。これにより、ワード線ＷＬ０上のメモリセルＭＣ０を含む全てのメモリセルが選択される。但し、メインワード線はＬ（ロウ）レベルにて活性化するようにしても構わないものである。
なお、通常のリード動作またはライト動作では、ロウアドレスＸＡ０で示す領域（サブメモリバンクＢＡＮＫ０＿Ｘ０）またはロウアドレスＸＡ１で示す領域（サブメモリバンクＢＡＮＫ０＿Ｘ１）のいずれか一方の領域において、一つのメモリセルアレイにおけるワード線がＨレベルに駆動され、当該ワード線に接続されるメモリセルが選択される。
【００３７】
図３において、サブメモリバンクＢＡＮＫ０＿Ｘ０とサブメモリバンクＢＡＮＫ０＿Ｘ１は、ロウアドレスＸＡ０、ロウアドレスＸＡ１によって活性化される２つの領域に分割されている。
ロウアドレスＸＡ０とロウアドレスＸＡ１は、例えば、ロウアドレスを構成する複数ビットのうち最上位の１ビットだけ論理（０または１）が異なるアドレスである。例えば、この最上位ビットがＨレベル（論理１）のときロウアドレスＸＡ０で示す領域のワード線が選択され、この最上位ビットがＬレベル（論理０）のときロウアドレスＸＡ１で示す領域のワード線が選択されることにより、それぞれのサブメモリバンクが活性化される。なお、分割に用いるアドレスのビット数によっては、本実施形態の様に２分割ではなく、２ビット用いて４分割と、或いは３ビットを用いて８分割としてもよい。
【００３８】
一方、テスト動作において、テスト制御信号がテスト回路２６から入力されることにより、ロウアドレスを構成する複数ビットのうち最上位の１ビットの論理に関らず、ロウアドレスＸＡ０で示す領域のワード線とロウアドレスＸＡ１で示す領域のワード線はいずれもＨレベルに駆動される。例えば、図３においてワード線ＷＬ０とワード線ＷＬ１とがＨレベルに駆動され、ワード線ＷＬ０上のメモリセルＭＣ０を含む全てのメモリセル、ワード線ＷＬ１上のメモリセルＭＣ１を含む全てのメモリセルが選択される。
【００３９】
センスアンプＳＡは、選択されたメモリセルが接続されるビット線と、それとペアを構成するビット線（図において不図示）との間の差電圧を増幅する。例えば、メモリセルＭＣ０がＨレベルを記憶する場合、ビット線ＢＬ０はＨレベルに駆動される。また、メモリセルＭＣ１がＬレベルを記憶する場合、ビット線ＢＬ１はＬレベルに駆動される。
【００４０】
Ｙデコーダ３０ａ及びＹデコーダ３０ｂ（カラムデコーダ）は、アドレスラッチ回路２８からカラムアドレスが入力され、入力されるカラムアドレスに基づいて、メモリバンクＢＡＮＫ＿０における各メモリセルアレイ内のビット線を、センスアンプＳＡによるビット線の増幅後、メインＩＯ線ＭＩＯ＿０〜メインＩＯ線ＭＩＯ＿ｎに接続する回路である。
本実施形態においてはｎ＝７であり、カラムアドレスＹＡｎにより、通常のリード動作またはライト動作では、サブメモリバンクＢＡＮＫ０＿Ｘ０とサブメモリバンクＢＡＮＫ０＿Ｘ１とのいずれか一方の領域内の一つのメモリセルアレイにおける８本のビット線が、センスアンプＳＡにより増幅された後、それぞれメインＩＯ線ＭＩＯ＿０〜メインＩＯ線ＭＩＯ＿７と接続される。
【００４１】
例えば、サブメモリバンクＢＡＮＫ０＿Ｘ０におけるメモリセルアレイにおいてメモリセルがワード線により選択された場合、Ｙデコーダ３０ａは入力されるカラムアドレスＹＡｎに基づいて、当該メモリセルアレイにおける８本のビット線と、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７とを、センスアンプＳＡによるビット線増幅後に接続し、８個のメモリセル（第１のメモリセル群）のデータを８本のメインＩＯ線へ読み出す。
また、サブメモリバンクＢＡＮＫ０＿Ｘ１におけるメモリセルアレイにおいてメモリセルがワード線により選択された場合、Ｙデコーダ３０ｂは入力されるカラムアドレスＹＡｎに基づいて、当該メモリセルアレイにおける８本のビット線と、Ｘ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７とを、センスアンプＳＡによるビット線増幅後に接続し、８個のメモリセル（第２のメモリセル群）のデータを８本のメインＩＯ線へ読み出す。
【００４２】
一方、テスト動作では、Ｙデコーダ３０ａは入力されるカラムアドレスＹＡｎに基づいて、サブメモリバンクＢＡＮＫ０＿Ｘ０内のメモリセルアレイにおける８本のビット線と、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７とをセンスアンプＳＡによるビット線増幅後に接続し、８個のメモリセル（第１のメモリセル群）のデータを８本のメインＩＯ線へ読み出す。また、Ｙデコーダ３０ｂは、Ｙデコーダ３０ａと同様に、入力されるカラムアドレスＹＡｎに基づいて、サブメモリバンクＢＡＮＫ０＿Ｘ１内のメモリセルアレイにおける８本のビット線と、Ｘ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７とをセンスアンプＳＡによるビット線増幅後に接続し、８個のメモリセル（第２のメモリセル群）のデータを８本のメインＩＯ線へ読み出す。
【００４３】
サブメモリバンクＢＡＮＫ０＿Ｘ０に対応して設けられたリードライトアンプＲＡＭＰ／ＷＡＭＰ００には、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７が接続される。
リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、通常のリード動作においてビット線に接続された後のＸ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７各々の電圧を増幅する。リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、増幅結果（８ビット）を図２に示すリードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに対して出力する。これにより、選択されたメモリセルのデータは、リードデータとしてＦＩＦＯ回路６１ｂに入力される。
【００４４】
また、リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、通常のライト動作においてビット線に接続された後のＸ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７各々を、リードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂから入力される電圧レベルにより駆動する。これにより、リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、Ｙデコーダ３０ａによりメインＩＯ線と接続されているビット線を、当該ビット線ビット線に接続されたセンスアンプＳＡとともに駆動し、選択されているメモリセルにライトデータを書き込む。
【００４５】
なお、リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、テスト動作においては非活性化され、増幅動作を行わない構成とすることができる。テスト動作においては、Ｐａｓｓ−ｆａｉｌデータ出力回路００が、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７の電圧レベルに基づいて、８個のメモリセル（第１のメモリセル群）に対応するエラーデータＢ０Ｘ０を生成し、図２に示すテスト制御回路６１ａに対して出力する。もっとも、テスト動作においてリードライトアンプＲＡＭＰ／ＷＡＭＰ００を活性化して、リードライトアンプＲＡＭＰ／ＷＡＭＰ０が増幅した後、この結果によりエラーデータＢ０Ｘ０を生成する構成としてもよい。Ｐａｓｓ−ｆａｉｌデータ出力回路００の構成については後述する。
【００４６】
サブメモリバンクＢＡＮＫ０＿Ｘ１に対応して設けられたリードライトアンプＲＡＭＰ／ＷＡＭＰ０１には、Ｘ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７が接続される。
リードライトアンプＲＡＭＰ／ＷＡＭＰ０１は、リードライトアンプＲＡＭＰ／ＷＡＭＰ００と同様に、通常のリード動作においてビット線に接続された後のＸ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７各々の電圧を増幅する。リードライトアンプＲＡＭＰ／ＷＡＭＰ０１は、増幅結果（８ビット）を図２に示すリードライトバス０２Ｘ１＿０〜リードライトバス０２Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂに対して出力する。これにより、選択されたメモリセルのデータは、リードデータとしてＦＩＦＯ回路６１ｂに入力される。
【００４７】
また、リードライトアンプＲＡＭＰ／ＷＡＭＰ０１は、通常のライト動作においてビット線に接続された後のＸ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７各々を、リードライトバス０２Ｘ１＿０〜リードライトバス０２Ｘ１＿ｎを介してＦＩＦＯ回路６１ｂから入力される電圧レベルにより駆動する。これにより、リードライトアンプＲＡＭＰ／ＷＡＭＰ０１は、Ｙデコーダ３０ｂによりメインＩＯ線と接続されているビット線を、当該ビット線ビット線に接続されたセンスアンプＳＡとともに駆動し、選択されているメモリセルにライトデータを書き込む。
【００４８】
Ｐａｓｓ−ｆａｉｌデータ出力回路０１は、テスト動作において、Ｘ１メインＩＯ線ＭＩＯ＿０〜Ｘ１メインＩＯ線ＭＩＯ＿７の電圧レベルに基づいて、８個のメモリセル（第２のメモリセル群）に対応するエラーデータＢ０Ｘ１を生成し、テスト制御回路６１ａに対して出力する。Ｐａｓｓ−ｆａｉｌデータ出力回路０１の構成については後述する。
【００４９】
テスト動作に係るテスト制御回路６１ａの構成について説明する前に、半導体装置１５の通常のリード動作における動作についてタイミングチャートを用いて説明する。
図４は、半導体装置１５の通常の読み出し動作におけるタイミングチャートである。
図４は、図２に示すサブメモリバンクＢＡＮＫ０＿Ｘ０におけるメモリセルアレイ内の８個のメモリセルが記憶する合計８ビットのデータを半導体装置１５外部へ出力する場合を示している。
時刻ｔ１において、コマンド入力回路２４に、例えばテスタ（半導体試験装置）或いはメモリコントローラから（以下、総称して「テスタから」とする）、コマンド信号ＣＭＤとして半導体装置１５を活性化するＡＣＴコマンドが入力される。コマンド入力回路２４は、外部クロック信号ＣＫ，／ＣＫに同期してＡＣＴコマンドを取り込む。
コマンドデコーダ２５は、ＡＣＴコマンドの保持、デコードなどを行うことによって、内部コマンド信号ＩＣＭＤ（内部アクトコマンド信号）を生成し、半導体装置１５内の各回路に対して出力する。
【００５０】
アドレス入力回路２７は、ＡＣＴコマンドと同時に入力されるバンクアドレスＢＡ０、及びロウアドレスＸＡ０を取り込み、これらのアドレスをアドレスラッチ回路２８に対して出力する。アドレスラッチ回路２８は、バンクアドレスＢＡ０、及びロウアドレスＸＡ０をラッチするとともに、これらのアドレスをメモリバンク領域６０に対して出力する。
メモリバンク領域６０のうちバンクアドレスＢＡ０が入力されるメモリバンクＢＡＮＫ＿０において、Ｘデコーダ２９はバンクアドレスＢＡ０、及びロウアドレスＸＡ０に基づいて、メインワード線を駆動し、またサブワードドライバＳＷＤがロウアドレスＸＡ０に基づいてワード線を駆動する。例えば、サブメモリバンクＢＡＮＫ０＿Ｘ０におけるワード線ＷＬ０が駆動され、ワード線ＷＬ０に接続されているメモリセルＭＣ０を含む全てのメモリセルが、それぞれ対応するビット線と接続される。
【００５１】
時刻ｔ２において、コマンド入力回路２４に、コマンド信号ＣＭＤとして半導体装置１５にメモリセルの記憶するデータの出力を指示するＲＤコマンド（リードコマンド）が入力される。コマンド入力回路２４は、外部クロック信号ＣＫ，／ＣＫに同期してＲＤコマンドを取り込む。
コマンドデコーダ２５は、ＲＤコマンドの保持、デコードなどを行うことによって、内部コマンド信号ＩＣＭＤ（内部リードコマンド信号）を生成し、半導体装置１５内の各回路に対して出力する。
【００５２】
アドレス入力回路２７は、ＲＤコマンドと同時に入力されるバンクアドレスＢＡ０、及びカラムドレスＹＡｎを取り込み、これらのアドレスをアドレスラッチ回路２８に対して出力する。アドレスラッチ回路２８は、バンクアドレスＢＡ０、及びカラムアドレスＹＡｎをラッチするとともに、これらのアドレスをメモリバンク領域６０に対して出力する。
メモリバンク領域６０のうちバンクアドレスＢＡ０が入力されるメモリバンクＢＡＮＫ＿０において、Ｙデコーダ３０ａはカラムアドレスＹＡｎに基づいて、センスアンプＳＡにより増幅後の８本のビット線と、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７メインワード線とを接続し、８個のメモリセル（第１のメモリセル群）のデータを８本のメインＩＯ線へ読み出す。
【００５３】
リードライトアンプＲＡＭＰ／ＷＡＭＰ００は、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７各々の電圧を増幅し、増幅結果（図４に示すＤＱ０〜ＤＱ７の８ビットのリードデータ）を、リードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介してＦＩＦＯ回路６１ｂに対して出力する。
データ制御回路６１におけるＦＩＦＯ回路６１ｂは、リードライトバス０２Ｘ０＿０〜リードライトバス０２Ｘ０＿ｎを介して入力されるリードデータを、シリアルデータに変換して、変換後のシリアルデータをデータ入出力回路６１ｃに出力する。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータ（図４に示すＤＱ０〜ＤＱ７の８ビットのシリアルデータ）として出力する。
【００５４】
ところで、半導体装置１５は、テスト動作において、メモリセルが書き込まれたデータを記憶しているかどうかを短い時間で確認するため、通常のリード動作の８倍のビット数のデータを出力する構成を有している。
一例として、エラーデータ出力回路０〜エラーデータ出力回路３、及びＦＩＦＯ回路６１ｂを用いて、６４ビットのエラーデータを出力する場合について説明する。
図５は、図２に示すＰａｓｓ−ｆａｉｌデータ出力回路００〜Ｐａｓｓ−ｆａｉｌデータ出力回路３１の一般的な構成を示す回路図の一例である。
【００５５】
図５に示すように、Ｐａｓｓ−ｆａｉｌデータ出力回路は、排他的論理和回路（ＸＯＲ回路）から構成される。Ｐａｓｓ−ｆａｉｌデータ出力回路は、メインＩＯ線ＭＩＯ０〜メインＩＯ線ＭＩＯｎの電圧レベルが全て一致すると、例えば全てＨレベルであると、Ｌレベルのエラーデータを出力する。また、Ｐａｓｓ−ｆａｉｌデータ出力回路は、メインＩＯ線ＭＩＯ０〜メインＩＯ線ＭＩＯｎの電圧レベルが全て一致しない場合、例えば（ｎ＋１）本のメインＩＯ線のうちｎ本の電圧レベルがＨレベル、１本の電圧レベルがＬレベルの場合、Ｈレベルのエラーデータを出力する。
【００５６】
テスト動作に先立つ通常のライト動作において、メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３各々のロウアドレスＸＡ０、及びＸ１、カラムアドレスＹＡｎでその位置が示されるメモリセル（合計６４ビット）に同一のデータ（ＨレベルまたはＬレベル）を書き込み、記憶させる。
テスト動作において、メモリバンクＢＡＮＫ＿０のサブメモリバンクＢＡＮＫ０＿Ｘ０から８個のメモリセル（第１のメモリセル群）のデータが８本のメインＩＯ線へ読み出される。サブメモリバンクＢＡＮＫ０＿Ｘ０に対応するＰａｓｓ−ｆａｉｌデータ出力回路００は、Ｘ０メインＩＯ線ＭＩＯ＿０〜Ｘ０メインＩＯ線ＭＩＯ＿７の電圧レベルが全て一致する場合、ＬレベルのエラーデータＢ０Ｘ０（第１のメモリセル群に対応するエラーデータ）を、一致しない場合、ＨレベルのエラーデータＢ０Ｘ０を出力する。
【００５７】
メモリバンクＢＡＮＫ＿１のサブメモリバンクＢＡＮＫ１＿Ｘ０、メモリバンクＢＡＮＫ＿２のサブメモリバンクＢＡＮＫ２＿Ｘ０、及びメモリバンクＢＡＮＫ＿３のサブメモリバンクＢＡＮＫ３＿Ｘ０からも、それぞれ８個のメモリセル（第１のメモリセル群）のデータが８本のメインＩＯ線へ読み出される。
これらのサブメモリバンク各々に対応するＰａｓｓ−ｆａｉｌデータ出力回路は、それぞれの８本のメインＩＯ線の電圧レベルが全て一致する場合、Ｌレベルのエラーデータ（第１のメモリセル群に対応するエラーデータ）を、一致しない場合、Ｈレベルのエラーデータを出力する。
【００５８】
また、メモリバンクＢＡＮＫ＿０のサブメモリバンクＢＡＮＫ０＿Ｘ１、メモリバンクＢＡＮＫ＿１のサブメモリバンクＢＡＮＫ１＿Ｘ１、メモリバンクＢＡＮＫ＿２のサブメモリバンクＢＡＮＫ２＿Ｘ１、及びメモリバンクＢＡＮＫ＿３のサブメモリバンクＢＡＮＫ３＿Ｘ１からも、それぞれ８個のメモリセル（第２のメモリセル群）のデータが８本のメインＩＯ線へ読み出される。
これらのサブメモリバンク各々に対応するＰａｓｓ−ｆａｉｌデータ出力回路は、それぞれの８本のメインＩＯ線の電圧レベルが全て一致する場合、Ｌレベルのエラーデータ（第２のメモリセル群に対応するエラーデータ）を、一致しない場合、Ｈレベルのエラーデータを出力する。
【００５９】
ＦＩＦＯ回路６１ｂは、８個のＰａｓｓ−ｆａｉｌデータ出力回路００〜Ｐａｓｓ−ｆａｉｌデータ出力回路３１から入力されるエラーデータ（Ｂ０Ｘ０〜Ｂ３Ｘ１）をこの順番のシリアルデータに変換して、変換後のシリアルデータをデータ入出力回路６１ｃに出力する。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータを、ＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０として出力する。
【００６０】
ここで、各Ｐａｓｓ−ｆａｉｌデータ出力回路から出力されるエラーデータをそのままテストデータとして出力すると、選択されたワード線の数（本実施形態では８本）だけデータが出力されることになる。そのため、選択するワード線の本数によってはテスト時間の増大につながる。そこで、本発明では、複数のＰａｓｓ−ｆａｉｌデータ出力回路が出力するエラーデータを、テスト制御回路６１ａにて合成して、合成後のエラーデータをＦＩＦＯ回路６１ｂ、及びデータ入出力回路６１ｃにより半導体装置１５の外部へ出力することを特徴とする。
【００６１】
図６は、テスト制御回路６１ａの回路図の一例である。
図６に示すように、テスト制御回路６１ａは、テスト動作において、テスト制御信号がテスト回路２６から入力されると、８個のＰａｓｓ−ｆａｉｌデータ出力回路００〜Ｐａｓｓ−ｆａｉｌデータ出力回路３１から入力される、合計８ビットのエラーデータ（Ｂ０Ｘ０〜Ｂ３Ｘ１）を、６ビットのテストデータＢ０〜テストデータＢ３、テストデータＸ０〜Ｘ１に変換して、変換後のデータを並列にＦＩＦＯ回路６１ｂに対して出力する。
【００６２】
図６に示すように、一例として、テスト制御回路６１ａは、６個のオア回路８１〜オア回路８６を含んで構成される。
オア回路８１は、Ｐａｓｓ−ｆａｉｌデータ出力回路００が出力するエラーデータＢ０Ｘ０と、Ｐａｓｓ−ｆａｉｌデータ出力回路０１が出力するエラーデータＢ０Ｘ１との論理和を演算し、テストデータＢ０を出力する。
オア回路８２は、Ｐａｓｓ−ｆａｉｌデータ出力回路１０が出力するエラーデータＢ１Ｘ０と、Ｐａｓｓ−ｆａｉｌデータ出力回路１１が出力するエラーデータＢ１Ｘ１との論理和を演算し、テストデータＢ１を出力する。
オア回路８３は、Ｐａｓｓ−ｆａｉｌデータ出力回路２０が出力するエラーデータＢ２Ｘ０と、Ｐａｓｓ−ｆａｉｌデータ出力回路２１が出力するエラーデータＢ２Ｘ１との論理和を演算し、テストデータＢ２を出力する。
オア回路８４は、Ｐａｓｓ−ｆａｉｌデータ出力回路３０が出力するエラーデータＢ３Ｘ０と、Ｐａｓｓ−ｆａｉｌデータ出力回路３１が出力するエラーデータＢ３Ｘ１との論理和を演算し、テストデータＢ３を出力する。
【００６３】
以上の構成により、オア回路８１〜オア回路８４（第１エラーデータ合成回路）各々は、入力される２つのエラーデータ（第１のメモリセル群に対応する第１のエラーデータ、第２のメモリセル群に対応する第２のエラーデータ）のうち両方のエラーデータがＬレベルのとき、Ｌレベルのテストデータを出力し、少なくとも一方のエラーデータがＨレベルのとき、Ｈレベルのテストデータを出力する。
【００６４】
つまり、テスト動作において、メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３の各々における２つのサブメモリバンクのうち、一方のサブメモリバンクにおける８個のメモリセル（第１のメモリセル群）から読み出されたデータが互いに一致しており、且つ、他方のサブメモリバンクにおける８個のメモリセル（第２のメモリセル群）から読み出したデータも互いに一致している場合、各エラーデータ出力回路から出力されるエラーデータＢ０Ｘ０〜Ｂ３Ｘ１は其々Ｌレベルとなるため、テストデータＢ０〜テストデータＢ３がＬレベルとなる。一方、メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３の各々において、２つのサブメモリバンクのうち少なくとも一方のサブメモリバンクにおける８個のメモリセルから読み出されたデータが一致していない場合は、各エラーデータ出力回路から出力されるエラーデータＢ０Ｘ０〜Ｂ３Ｘ１の中にＨレベルが含まれるため、Ｈレベルのエラーデータが入力されたオア回路８１〜８４から出力されるテストデータＢ０〜Ｂ３の中にＨレベルのテストデータが含まれることになる。
【００６５】
オア回路８５は、Ｐａｓｓ−ｆａｉｌデータ出力回路００が出力するエラーデータＢ０Ｘ０、Ｐａｓｓ−ｆａｉｌデータ出力回路１０が出力するエラーデータＢ１Ｘ０、Ｐａｓｓ−ｆａｉｌデータ出力回路２０が出力するエラーデータＢ２Ｘ０、及びＰａｓｓ−ｆａｉｌデータ出力回路３０が出力するエラーデータＢ３Ｘ０（以上、第１のエラーデータ）の論理和を演算し、テストデータＸ０を出力する。つまり、各メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３のサブメモリバンクＸ０における８個のメモリセルから読み出されたデータが互いに一致している場合には、テストデータＸ１がＬレベルになり、それ以外はＨレベルになる。
オア回路８６は、Ｐａｓｓ−ｆａｉｌデータ出力回路０１が出力するエラーデータＢ０Ｘ１、Ｐａｓｓ−ｆａｉｌデータ出力回路１１が出力するエラーデータＢ１Ｘ１、Ｐａｓｓ−ｆａｉｌデータ出力回路２１が出力するエラーデータＢ２Ｘ１、及びＰａｓｓ−ｆａｉｌデータ出力回路３１が出力するエラーデータＢ３Ｘ１（以上、第２のエラーデータ）との論理和を演算し、テストデータＸ１を出力する。つまり、各メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿３のサブメモリバンクＸ１における８個のメモリセルから読み出されたデータが互いに一致している場合には、テストデータＸ０がＬレベルになり、それ以外はＨレベルになる。
【００６６】
続いて、半導体装置１５のテスト動作における動作についてタイミングチャートを用いて説明する。図７は、半導体装置１５のテスト動作におけるタイミングチャートである。
始めに、メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３における全てのメモリセルに同一のデータ（例えばＨレベル）を書き込んでおく。
時刻ｔ１において、テスタからテストコマンドＴＥＳＴを半導体装置１５のコマンド入力回路２４に入力すると、コマンドデコーダ２５は、内部コマンド信号ＩＣＭＤ（内部テストコマンド信号など）を生成し、テスト回路２６に対して出力する。アドレス入力回路２７に入力されるアドレス信号ＡＤＤはアドレスラッチ回路２８を介してテスト回路２６にも入力され、これによってテスト回路２６は、テスト制御信号を活性化し、メモリバンク領域６０、及びデータ制御回路６１に対して出力する。
これにより、図６に示すテスト制御回路６１ａは活性化され、また、ＦＩＦＯ回路６１ｂは、リードライトアンプの出力ではなく、テスト制御回路６１ａの出力をパラレルシリアル変換するテストモードへ移行する。
【００６７】
時刻ｔ２において、テスタから、コマンド入力回路２４へＡＣＴコマンドを入力するとともに、アドレス入力回路２７にロウアドレスＸＡ０、Ｘ１及び図示しないバンクアドレスＢＡ０〜ＢＡ３をアドレス入力する。これにより、各メモリバンクのロウアドレスに対応する複数のワード線（ＢＡＮＫ０  ＷＬ０〜ＢＡＮＫ３  ＷＬ１）が活性化される。本実施形態では、メモリバンク毎に２本のワード線ＷＬ０、ＷＬ１が活性化され、合計８本のワード線が活性化されることになる。なお、テストモードへ移行した半導体装置１５が、外部からのバンクアドレス入力なしに全てのメモリバンクを活性化してもよい。また、ロウアドレスＸＡ０及びＸ１の一方の入力を受けて、２本のワード線を活性化してもよい。
各ワード線が活性化されると、活性化されたワード線に接続される複数のメモリセルＭＣから複数のビット線ＢＬに其々データが読み出され、センスアンプＳＡにてデータが増幅される。
【００６８】
時刻ｔ３において、テスタから、コマンド入力回路２４にＲＤコマンドを入力するとともに、アドレス入力回路２７にカラムアドレスＹＡｎを入力する。これにより、カラムアドレスＹＡｎに対応するビット線ＢＬ０〜ＢＬｎ（ｎ＝７）が選択される。
選択されたビット線ＢＬ０〜ＢＬ７に読み出されたデータが、対応するメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路に其々入力される。なお、図３においては、ローカルＩＯ線を略略したが、ＳＡの長さ、つまりワード線方向の長さが長くアクセス時間に影響を及ぼす場合、センスアンプの長さ方向にワード線と平行にローカルＩＯ線が設けられ、ローカルＩＯ線、及びプリアンプを介してセンスアンプとメインＩＯ線とを接続する構成としてもよい。
【００６９】
各Ｐａｓｓ−ｆａｉｌデータ出力回路は、メインＩＯ線ＭＩＯ０〜ＭＩＯ７から入力されたデータが一致しているかどうかを検出するためのエラーデータＢ０Ｘ０〜Ｂ３Ｘ１を其々出力する。各Ｐａｓｓ−ｆａｉｌデータ出力回路は、メインＩＯ線ＭＩＯ０〜メインＩＯ線ＭＩＯｎから入力されるデータが全て一致、つまり全てＨレベルである場合にはＬレベルのエラーデータを出力する。一方、各Ｐａｓｓ−ｆａｉｌデータ出力回路は、選択された複数のメモリセルのうち１つでも不良がある場合には、不良のメモリセルからＬレベルのデータが出力されるため、Ｈレベルのエラーデータを出力する。
【００７０】
テスト制御回路６１ａにおいて、第１エラーデータ合成回路（オア回路８１〜オア回路８４）各々は、バンク毎に設けられたエラーデータ出力回路（Ｐａｓｓ−ｆａｉｌデータ出力回路００〜Ｐａｓｓ−ｆａｉｌデータ出力回路３１）から出力される複数のエラーデータＢ０Ｘ０〜Ｂ３Ｘ１を受け取り、テストデータＢ０〜テストデータＢ３を合成する。
また、第２エラーデータ合成回路（オア回路８５）は、各メモリバンクのロウアドレスＸＡ０で位置が示される領域（サブメモリバンク）に対応するエラーデータ（エラーデータＢ０Ｘ０、エラーデータＢ１Ｘ０、エラーデータＢ２Ｘ０、及びエラーデータＢ３Ｘ０）を受けとり、テストデータＸ０を合成する。
第３エラーデータ合成回路（オア回路８６）は、各メモリバンクのロウアドレスＸＡ１で位置が示される領域（サブメモリバンク）に対応するエラーデータ（エラーデータＢ０Ｘ１、エラーデータＢ１Ｘ１、エラーデータＢ２Ｘ１、及びエラーデータＢ３Ｘ１）を受けとり、テストデータＸ１を合成する。
【００７１】
テスト制御回路６１ａにおいて合成された、これらテストデータＸ０、テストデータＸ１、及びテストデータＢ０〜テストデータＢ３は、図７に示すようにＦＩＦＯ回路６１ｂにてパラシリ変換された後に、データ入出力回路６１ｃからデータ入出力端子１４に、６ビットのシリアルデータＤＱ０として出力される。
なお、本実施形態では、シリアルデータＤＱ０の出力にかかわる動作についてのみ説明したが、例えば、データ制御回路６１は他のデータ入出力端子１４毎にも設けられており、シリアルデータＤＱ１〜ＤＱｎについても同様にデータ入出力端子１４から出力される。
【００７２】
このように、半導体装置１５は、それぞれが複数のメモリセルを有する複数のメモリバンク（メモリバンクＢＡＮＫ＿０〜メモリバンクＢＡＮＫ＿３）と、前記複数のメモリバンク各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第１および第２のメモリセル群（ロウアドレスＸＡ０で指定されるサブメモリバンク、ロウアドレスＸＡ１で指定されるサブメモリバンクにおけるメモリセル）から読み出したデータに応じて第１および第２のエラーデータを出力する前記複数のエラーデータ出力回路（Ｐａｓｓ−ｆａｉｌデータ出力回路００〜Ｐａｓｓ−ｆａｉｌデータ出力回路３１）と、を備える。
また、半導体装置１５は、それぞれが対応するエラーデータ出力回路からの第１および第２のエラーデータを合成して出力する複数の第１エラーデータ合成回路（オア回路８１〜オア回路８４）、前記複数のエラーデータ出力回路からの第１のエラーデータを合成して出力する第２エラーデータ合成回路（オア回路８５）、および前記複数のエラーデータ出力回路からの第２のエラーデータを合成して出力する第３エラーデータ合成回路（オア回路８６）を有するテスト制御回路（テスト制御回路６１ａ）と、を備える
【００７３】
これにより、本発明は、テスト制御回路６１ａが選択された複数のメモリセル群に対応するエラーデータ（エラーデータＢ０Ｘ０〜エラーデータＢ３Ｘ１）を合成して出力するため、出力されるテストデータ（テストデータＢ０〜テストデータＢ３、テストデータＸ０、テストデータＸ１）の数を減少させることができ、テスト時間の短縮をすることができる。
【００７４】
図８は、半導体装置１５において不良ビットが発生するサブメモリバンクが変化したとき、テスト動作においてデータ入出力端子１４から出力されるシリアルデータの波形を示している。図８（ａ）〜図８（ｃ）において、出力されるデータがＨレベルの場合、テストデータを囲む６角形（Ｌ出力かＨ出力を示す）を破線で示し、出力されるデータがＬレベルの場合、テストデータを囲む６角形を実線で示している。
図８（ａ）に示すように、サブメモリバンクＢＡＮＫ０＿Ｘ０にのみ不良がある場合、データデータ入出力回路６１ｃが出力する６ビットの出力データ（シリアルデータ）のうち、テストデータＸ０及びテストデータＢ０がＨレベルとなり、他のテストデータはＬレベルとなる。
【００７５】
半導体装置１５が、例えば不良メモリセルをワード線単位で置換するリダンダンシー回路を備えている場合、不良ワード線の位置を示すアドレスを記憶する記憶回路（例えば、ヒューズ回路）を備えている。この記憶回路に不良アドレスを記憶させ、外部から不良アドレスがアクセスされた場合は、不良ワード線の替わりに、他のワード線（リダンダンシーワード線）を活性化して、メモリセルを選択することが行なわれている。このような場合、テストデータを用いてヒューズ回路を切断することにより、記憶回路に不良アドレス（ロウアドレスＸＡ０、及びバンクアドレスＢＡ０からなるアドレス）を記憶させ、不良ワード線（サブメモリバンクＢＡＮＫ０＿Ｘ０におけるロウアドレスＸＡ０で位置が示されるワード線）の替わりに、良品ワード線へ置換することが可能となる。
【００７６】
図８（ｂ）に示すように、サブメモリバンクＢＡＮＫ１＿Ｘ１、及びサブメモリバンクＢＡＮＫ３＿Ｘ１に不良がある場合、データデータ入出力回路６１ｃが出力する６ビットの出力データ（シリアルデータ）のうち、テストデータＸ１、テストデータＢ１及びテストデータＢ３がＨレベルとなり、他のテストデータはＬレベルとなる。
【００７７】
この場合、これらのテストデータを用いてヒューズ回路を切断することにより、記憶回路に不良アドレス（ロウアドレスＸＡ１、及びバンクアドレスＢＡ１からなるアドレスと、ロウアドレスＸＡ１、及びバンクアドレスＢＡ３からなるアドレス）を記憶させ、２本の不良ワード線（サブメモリバンクＢＡＮＫ１＿Ｘ１におけるロウアドレスＸＡ１で位置が示されるワード線、サブメモリバンクＢＡＮＫ３＿Ｘ１におけるロウアドレスＸＡ１で位置が示されるワード線）の替わりに、２本の良品ワード線へ置換することが可能となる。
【００７８】
図８（ｃ）に示すように、サブメモリバンクＢＡＮＫ０＿Ｘ０、及びサブメモリバンクＢＡＮＫ２＿Ｘ１に不良がある場合（ケース１とする）、或いは、サブメモリバンクＢＡＮＫ０＿Ｘ１、及びサブメモリバンクＢＡＮＫ２＿Ｘ０に不良がある場合（ケース２とする）、データデータ入出力回路６１ｃが出力する６ビットの出力データ（シリアルデータ）のうち、テストデータＸ０、テストデータＸ１、テストデータＢ０及びテストデータＢ２がＨレベルとなり、他のテストデータはＬレベルとなる。
【００７９】
この場合、これらのテストデータを用いるヒューズ回路の切断は、ケース１とケース２の場合があり得るため、記憶回路に４組の不良アドレス（ロウアドレスＸＡ０、及びバンクアドレスＢＡ０からなるアドレス、ロウアドレスＸＡ１、及びバンクアドレスＢＡ０からなるアドレス、ロウアドレスＸＡ１、及びバンクアドレスＢＡ２からなるアドレス、ロウアドレスＸＡ１、及びバンクアドレスＢＡ２からなるアドレス）を記憶させるように切断する必要がある。これにより、４本のワード線（サブメモリバンクＢＡＮＫ０＿Ｘ０におけるロウアドレスＸＡ０で位置が示されるワード線、サブメモリバンクＢＡＮＫ０＿Ｘ１におけるロウアドレスＸＡ１で位置が示されるワード線、サブメモリバンクＢＡＮＫ２＿Ｘ０におけるロウアドレスＸＡ０で位置が示されるワード線、サブメモリバンクＢＡＮＫ２＿Ｘ１におけるロウアドレスＸＡ１で位置が示されるワード線）が、４本の良品ワード線へ置換される。
【００８０】
このとき、置換元のワード線４本には、不良ワード線は２本しかなく、救済効率を下げてしまうことになる場合もあり得る。しかしながら、テスト動作における１回のテストデータＢ０〜Ｂ３の読み出しで、このうち複数ビットがＨレベルとなる可能性は低い。そのため、仮にこのような稀な場合があっても、８ビットのテストデータを読み出すよりも６ビットのテストデータを読み出すことによるテスト時間短縮の効果のほうが大きいと言う事ができる。
【００８１】
［第２の実施形態］
また、第１の実施形態の説明では、半導体装置１５が出力するテストデータに、サブメモリバンクがメモリバンクのいずれに位置するかを示すロウアドレスの情報を含ませ、このテストデータを出力する場合について説明した。テストデータに含ませるアドレス情報に、カラムアドレスの情報を含める構成としてもよい。
例えば、メモリバンクＢＡＮＫ＿０におけるサブメモリバンクＢＡＮＫ０＿Ｘ０を、更にカラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（サブメモリバンク）に分割する。
ここで、カラムアドレスＹＡ０とカラムアドレスＹＡ１は、例えば、カラムアドレスを構成する複数ビットのうち最上位の１ビットだけ論理が異なるアドレスである。例えば、この最上位ビットがＨレベル（論理１）のときカラムアドレスＹＡ０で示す領域（サブメモリバンクＢＡＮＫ０＿Ｘ００とする）において、ビット線とメインＩＯ線が接続され、この最上位ビットがＬレベル（論理０）のときカラムアドレスＹＡ１で示す領域（サブメモリバンクＢＡＮＫ０＿Ｘ０１とする）において、ビット線とメインＩＯ線が接続される構成とする。
また、テスト動作において、テスト制御信号がテスト回路２６から入力されることにより、カラムアドレスを構成する複数ビットのうち最上位の１ビットの論理に関らず、サブメモリバンクＢＡＮＫ０＿Ｘ００、及びサブメモリバンクＢＡＮＫ０＿Ｘ０１は、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路０００、Ｐａｓｓ−ｆａｉｌデータ出力回路００１とする）に接続される構成とする。
【００８２】
同様に、メモリバンクＢＡＮＫ＿０におけるサブメモリバンクＢＡＮＫ０＿Ｘ１を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ０＿Ｘ１０、サブメモリバンクＢＡＮＫ０＿Ｘ１１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ０＿Ｘ１０、及びサブメモリバンクＢＡＮＫ０＿Ｘ１１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路０１０、Ｐａｓｓ−ｆａｉｌデータ出力回路０１１とする）に接続される構成とする。
【００８３】
また、同様に、メモリバンクＢＡＮＫ＿１におけるサブメモリバンクＢＡＮＫ１＿Ｘ０を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ１＿Ｘ００、サブメモリバンクＢＡＮＫ１＿Ｘ０１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ１＿Ｘ００、及びサブメモリバンクＢＡＮＫ１＿Ｘ０１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路１００、Ｐａｓｓ−ｆａｉｌデータ出力回路１０１とする）に接続される構成とする。
同様に、メモリバンクＢＡＮＫ＿１におけるサブメモリバンクＢＡＮＫ１＿Ｘ１を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ１＿Ｘ１０、サブメモリバンクＢＡＮＫ１＿Ｘ１１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ１＿Ｘ１０、及びサブメモリバンクＢＡＮＫ１＿Ｘ１１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路１１０、Ｐａｓｓ−ｆａｉｌデータ出力回路１１１とする）に接続される構成とする。
【００８４】
また、同様に、メモリバンクＢＡＮＫ＿２におけるサブメモリバンクＢＡＮＫ２＿Ｘ０を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ２＿Ｘ００、サブメモリバンクＢＡＮＫ２＿Ｘ０１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ２＿Ｘ００、及びサブメモリバンクＢＡＮＫ２＿Ｘ０１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路２００、Ｐａｓｓ−ｆａｉｌデータ出力回路２０１とする）に接続される構成とする。
同様に、メモリバンクＢＡＮＫ＿２におけるサブメモリバンクＢＡＮＫ２＿Ｘ１を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ２＿Ｘ１０、サブメモリバンクＢＡＮＫ２＿Ｘ１１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ２＿Ｘ１０、及びサブメモリバンクＢＡＮＫ２＿Ｘ１１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路２１０、Ｐａｓｓ−ｆａｉｌデータ出力回路２１１とする）に接続される構成とする。
【００８５】
また、同様に、メモリバンクＢＡＮＫ＿３におけるサブメモリバンクＢＡＮＫ３＿Ｘ０を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ３＿Ｘ００、サブメモリバンクＢＡＮＫ３＿Ｘ０１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ３＿Ｘ００、及びサブメモリバンクＢＡＮＫ３＿Ｘ０１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路３００、Ｐａｓｓ−ｆａｉｌデータ出力回路３０１とする）に接続される構成とする。
同様に、メモリバンクＢＡＮＫ＿３におけるサブメモリバンクＢＡＮＫ３＿Ｘ１を、カラムアドレスＹＡ０、カラムアドレスＹＡ１によって選択される２つの領域（それぞれサブメモリバンクＢＡＮＫ３＿Ｘ１０、サブメモリバンクＢＡＮＫ３＿Ｘ１１とする）に分割する構成とする。サブメモリバンクＢＡＮＫ３＿Ｘ１０、及びサブメモリバンクＢＡＮＫ３＿Ｘ１１が、それぞれのメインＩＯ線を介して、Ｐａｓｓ−ｆａｉｌデータ出力回路（それぞれＰａｓｓ−ｆａｉｌデータ出力回路３１０、Ｐａｓｓ−ｆａｉｌデータ出力回路３１１とする）に接続される構成とする。
【００８６】
つまり、図２に示す各メモリバンク各々において、メモリバンクを４個のサブメモリバンクに分割し、分割されたサブメモリバンク各々に対して、Ｐａｓｓ−ｆａｉｌデータ出力回路を設ける構成とする。
以上の構成により、テスト動作において、メモリバンクＢＡＮＫ＿０におけるサブメモリバンクＢＡＮＫ０＿００、及びサブメモリバンクＢＡＮＫ０＿０１から、選択されたメモリセル群（第１のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路０００、及びＰａｓｓ−ｆａｉｌデータ出力回路００１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路０００は、第１のエラーデータ（エラーデータＢ０Ｘ０Ｙ０とする）を出力する。また、Ｐａｓｓ−ｆａｉｌデータ出力回路００１は、第１のエラーデータ（エラーデータＢ０Ｘ０Ｙ１とする）を出力する。
また、メモリバンクＢＡＮＫ＿０において、サブメモリバンクＢＡＮＫ０＿１０、サブメモリバンクＢＡＮＫ０＿１１から、選択されたメモリセル群（第２のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路０１０、及びＰａｓｓ−ｆａｉｌデータ出力回路０１１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路０１０は、第２のエラーデータ（エラーデータＢ０Ｘ１Ｙ０とする）を出力する。Ｐａｓｓ−ｆａｉｌデータ出力回路０１１は、第２のエラーデータ（エラーデータＢ０Ｘ１Ｙ１とする）を出力する。
【００８７】
同様に、テスト動作において、メモリバンクＢＡＮＫ＿１におけるサブメモリバンクＢＡＮＫ１＿００、サブメモリバンクＢＡＮＫ１＿０１から、選択されたメモリセル群（第１のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路１００、及びＰａｓｓ−ｆａｉｌデータ出力回路１０１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路１００は、第１のエラーデータ（エラーデータＢ１Ｘ０Ｙ０とする）を出力する。また、Ｐａｓｓ−ｆａｉｌデータ出力回路１０１は、第１のエラーデータ（エラーデータＢ１Ｘ０Ｙ１とする）を出力する。
また、メモリバンクＢＡＮＫ＿１において、サブメモリバンクＢＡＮＫ１＿１０、サブメモリバンクＢＡＮＫ１＿１１から、選択されたメモリセル群（第２のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路１１０、及びＰａｓｓ−ｆａｉｌデータ出力回路１１１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路１１０は、第２のエラーデータ（エラーデータＢ１Ｘ１Ｙ０とする）を出力する。Ｐａｓｓ−ｆａｉｌデータ出力回路１１１は、第２のエラーデータ（エラーデータＢ１Ｘ１Ｙ１とする）を出力する。
【００８８】
同様に、テスト動作において、メモリバンクＢＡＮＫ＿２におけるサブメモリバンクＢＡＮＫ２＿００、サブメモリバンクＢＡＮＫ２＿０１から、選択されたメモリセル群（第１のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路２００、及びＰａｓｓ−ｆａｉｌデータ出力回路２０１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路２００は、第１のエラーデータ（エラーデータＢ２Ｘ０Ｙ０とする）を出力する。また、Ｐａｓｓ−ｆａｉｌデータ出力回路２０１は、第１のエラーデータ（エラーデータＢ２Ｘ０Ｙ１とする）を出力する。
また、メモリバンクＢＡＮＫ＿２において、サブメモリバンクＢＡＮＫ２＿１０、サブメモリバンクＢＡＮＫ２＿１１から、選択されたメモリセル群（第２のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路２１０、及びＰａｓｓ−ｆａｉｌデータ出力回路２１１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路２１０は、第２のエラーデータ（エラーデータＢ２Ｘ１Ｙ０とする）を出力する。Ｐａｓｓ−ｆａｉｌデータ出力回路２１１は、第２のエラーデータ（エラーデータＢ２Ｘ１Ｙ１とする）を出力する。
【００８９】
同様に、テスト動作において、メモリバンクＢＡＮＫ＿３におけるサブメモリバンクＢＡＮＫ３＿００、サブメモリバンクＢＡＮＫ３＿０１から、選択されたメモリセル群（第１のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路３００、及びＰａｓｓ−ｆａｉｌデータ出力回路３０１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路３００は、第１のエラーデータ（エラーデータＢ３Ｘ０Ｙ０とする）を出力する。また、Ｐａｓｓ−ｆａｉｌデータ出力回路３０１は、第１のエラーデータ（エラーデータＢ３Ｘ０Ｙ１とする）を出力する。
また、メモリバンクＢＡＮＫ＿３において、サブメモリバンクＢＡＮＫ３＿１０、サブメモリバンクＢＡＮＫ３＿１１から、選択されたメモリセル群（第２のメモリセル群）のデータが、センスアンプＳＡによるビット線増幅後、それぞれＰａｓｓ−ｆａｉｌデータ出力回路３１０、及びＰａｓｓ−ｆａｉｌデータ出力回路３１１に入力される。
Ｐａｓｓ−ｆａｉｌデータ出力回路３１０は、第２のエラーデータ（エラーデータＢ３Ｘ１Ｙ０とする）を出力する。Ｐａｓｓ−ｆａｉｌデータ出力回路３１１は、第２のエラーデータ（エラーデータＢ３Ｘ１Ｙ１とする）を出力する。
【００９０】
上述した、各サブメモリバンクからのエラーデータが入力されるテスト制御回路６１ａを備えない場合、１６個のＰａｓｓ−ｆａｉｌデータ出力回路が出力する１６ビットのエラーデータは、ＦＩＦＯ回路６１ｂにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０（テストデータ）として出力する。
図９（ａ）は、テストデータの波形を示す。図９（ａ）にはＨレベルまたはＬレベルを図示していないが、サブメモリバンク内に不良のメモリセル（書き込んだデータをテスト動作において読み出すことのできないメモリセル）がある場合、不良のメモリセルに対応するテストデータとしてＨレベルのテストデータが、良品のメモリセルに対応するテストデータとしてＬレベルのテストデータが出力される。
例えば、メモリバンクＢＡＮＫ＿０のサブメモリバンクＢＡＮＫ０＿００における選択されたメモリセル（第１のメモリセル群）にのみ、不良のメモリセルが含まれる場合、エラーデータＢ０Ｘ０Ｙ０に対応するテストデータがＨレベル、他のエラーデータに対応するテストデータはＬレベルとなる。
【００９１】
しかしながら、本実施形態において、半導体装置１５は、テスト制御回路６１ａを備えることにより、テスト動作において図９（ｂ）に示す、図９（ａ）に比べて少ない個数のテストデータを出力する。
テスト制御回路６１ａは、図６に示すテスト制御回路と同様に、第１エラーデータ合成回路、第２エラーデータ合成回路、及び第３エラーデータ合成回路を備える。
入力されるエラーデータが第１の実施形態に比べて２倍の１６ビットとなるが、メモリバンクの個数は４個と同じであるので、第１エラーデータ合成回路は４個の４入力論理和回路（オア回路８１ａ〜オア回路８４ａとする）から構成される。
また、入力される第１のメモリセル群に対応するエラーデータが第１の実施形態に比べて２倍の８ビットとなるので、第２エラーデータ合成回路は２個の４入力論理和回路（オア回路８５ａ、オア回路８５ｂとする）から構成される。
同じく、入力される第２のメモリセル群に対応するエラーデータが第１の実施形態に比べて２倍の８ビットとなるので、第３エラーデータ合成回路は２個の４入力論理和回路（オア回路８６ａ、オア回路８６ｂとする）から構成される。
【００９２】
オア回路８１ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路０００が出力するエラーデータＢ０Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路００１が出力するエラーデータＢ０Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路０１０が出力するエラーデータＢ０Ｘ１Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路０１１が出力するエラーデータＢ０Ｘ１Ｙ１との論理和を演算し、テストデータＢ０を出力する。
また、オア回路８２ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路１００が出力するエラーデータＢ１Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路１０１が出力するエラーデータＢ１Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路１１０が出力するエラーデータＢ１Ｘ１Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路１１１が出力するエラーデータＢ１Ｘ１Ｙ１との論理和を演算し、テストデータＢ１を出力する。
また、オア回路８３ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路２００が出力するエラーデータＢ２Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路２０１が出力するエラーデータＢ２Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路２１０が出力するエラーデータＢ２Ｘ１Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路２１１が出力するエラーデータＢ２Ｘ１Ｙ１との論理和を演算し、テストデータＢ２を出力する。
また、オア回路８４ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路３００が出力するエラーデータＢ３Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路３０１が出力するエラーデータＢ３Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路３１０が出力するエラーデータＢ３Ｘ１Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路３１１が出力するエラーデータＢ３Ｘ１Ｙ１との論理和を演算し、テストデータＢ３を出力する。
【００９３】
オア回路８５ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路０００が出力するエラーデータＢ０Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路１００が出力するエラーデータＢ１Ｘ０Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路２００が出力するエラーデータＢ２Ｘ０Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路３００が出力するエラーデータＢ３Ｘ０Ｙ０との論理和を演算し、テストデータＸ０Ｙ０を出力する。
また、オア回路８５ｂは、Ｐａｓｓ−ｆａｉｌデータ出力回路００１が出力するエラーデータＢ０Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路１０１が出力するエラーデータＢ１Ｘ０Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路２０１が出力するエラーデータＢ２Ｘ０Ｙ１、及びＰａｓｓ−ｆａｉｌデータ出力回路３０１が出力するエラーデータＢ３Ｘ０Ｙ１との論理和を演算し、テストデータＸ０Ｙ１を出力する。
【００９４】
オア回路８６ａは、Ｐａｓｓ−ｆａｉｌデータ出力回路０１０が出力するエラーデータＢ０Ｘ１Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路１１０が出力するエラーデータＢ１Ｘ１Ｙ０、Ｐａｓｓ−ｆａｉｌデータ出力回路２１０が出力するエラーデータＢ２Ｘ１Ｙ０、及びＰａｓｓ−ｆａｉｌデータ出力回路３１０が出力するエラーデータＢ３Ｘ１Ｙ０との論理和を演算し、テストデータＸ１Ｙ０を出力する。
また、オア回路８６ｂは、Ｐａｓｓ−ｆａｉｌデータ出力回路０１１が出力するエラーデータＢ０Ｘ１Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路１１１が出力するエラーデータＢ１Ｘ１Ｙ１、Ｐａｓｓ−ｆａｉｌデータ出力回路２１１が出力するエラーデータＢ２Ｘ１Ｙ１、及びＰａｓｓ−ｆａｉｌデータ出力回路３１１が出力するエラーデータＢ３Ｘ１Ｙ１との論理和を演算し、テストデータＸ１Ｙ１を出力する。
【００９５】
テスト制御回路６１ａが出力する８ビットのテストデータは、ＦＩＦＯ回路６１ｂにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０（テストデータ）として出力する。
図９（ｂ）は、テストデータの波形を示す。図９（ｂ）にはＨレベルまたはＬレベルを図示していないが、サブメモリバンク内に不良のメモリセル（書き込んだデータをテスト動作において読み出すことのできないメモリセル）がある場合、不良のメモリセルに対応するテストデータとしてＨレベルのテストデータが、良品のメモリセルに対応するテストデータとしてＬレベルのテストデータが出力される。
例えば、メモリバンクＢＡＮＫ＿０のサブメモリバンクＢＡＮＫ０＿００における選択されたメモリセル（第１のメモリセル群）にのみ、不良のメモリセルが含まれる場合、テストデータＢ０、テストデータＸ０Ｙ０がＨレベル、他のテストデータはＬレベルとなる。
また、例えば、メモリバンクＢＡＮＫ＿３のサブメモリバンクＢＡＮＫ０＿１１における選択されたメモリセル（第２のメモリセル群）にのみ、不良のメモリセルが含まれる場合、テストデータＢ３、テストデータＸ１Ｙ１がＨレベル、他のテストデータはＬレベルとなる。
【００９６】
続いて、第１の実施形態、及び第２の実施形態において説明したテストデータのビット数について、それぞれ以下に説明する。
ここで、複数のメモリバンクの個数をｐ（ｐは整数であってｐ≧２）とする。第１の実施形態、及び第２の実施形態において、いずれもｐ＝４である。
また、第１のメモリセル群及び第２のメモリセル群のメモリバンクにおける位置を示すロウアドレスデータ（サブメモリバンクの分割に用いるロウアドレス）のビット数をｑ（ｑは整数であってｑ≧１）ビットとする。第１の実施形態、及び第２の実施形態において、いずれもｑ＝１である。
また、第１のメモリセル群及び第２のメモリセル群のメモリバンクにおける位置を示すカラムアドレスデータ（サブメモリバンクの分割に用いるカラムアドレス）のビット数をｒ（ｒは整数であってｒ≧０）ビットとする。第１の実施形態において、ｒ＝０、第２の実施形態において、ｒ＝１である。
Ｐａｓｓ−ｆａｉｌデータ出力回路（エラーデータ出力回路）が出力するエラーデータのビット数は、ｐ×２ｑ×２ｒである。第１の実施形態において８ビット、第２の実施形態において１６ビットである（それぞれ図７、図９（ａ）参照）。
しかしながら、本発明の縮退の仕方は、これに限るものではなく、バンク同士を縮退しても良いものである。つまり、本発明を適用すれば、バンクやロウ・カラムの組み合わせに関係なく、２ｎビットの出力に対して、最大で２×ｎビットまでデータの出力を削減できるものである。
【００９７】
テスト制御回路６１ａが生成する第１または第２のメモリセル群に不良セルがあることを示すテストデータのビット数はｐビットである。第１の実施形態、及び第２の実施形態において、いずれも４ビットである（それぞれ図７、図９（ｂ）参照）。
また、複数のメモリバンクにおける第１のメモリセル群に不良セルがあることを示すテストデータのビット数、及び第２のメモリセル群に不良セルがあることを示すテストデータのビット数は、それぞれ（ｑ＋ｒ）ビットである。第１の実施形態において、第１のメモリセル群に不良セルがあることを示すテストデータはテストデータＸ０であり、ビット数は１ビット、第２のメモリセル群に不良セルがあることを示すテストデータはテストデータＸ１であり、１ビットである（図７参照）。第２の実施形態において、第１のメモリセル群に不良セルがあることを示すテストデータはテストデータＸ０Ｙ０、及びテストデータＸ０Ｙ１であり、ビット数は２ビット、第２のメモリセル群に不良セルがあることを示すテストデータはテストデータＸ１Ｙ０、及びテストデータＸ０Ｙ１であり、２ビットである（図９（ｂ）参照）。
【００９８】
テスト制御回路６１ａが出力する（ｐ＋（ｑ＋ｒ）×２）ビットのテストデータは、ＦＩＦＯ回路６１ｂにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路６１ｃは、ＦＩＦＯ回路６１ｂから入力されるシリアルデータをＤＬＬ回路１９から入力される内部クロックＬＣＬＫに同期させ、データ入出力端子１４から、リードデータＤＱ０（テストデータ）として出力する。
第１の実施形態では半導体装置１５から６ビットのテストデータが出力され、第２の実施形態では８ビットのテストデータが出力される（それぞれ図７、図９（ｂ）参照）。
半導体装置１５がテスト制御回路６１ａを備えることにより、テスト制御回路６１ａを備えない場合に比べ、第１の実施形態では８ビットから６ビットへと、第２の実施形態では１６ビットから８ビットへと、シリアルに出力されるテストデータのデータの個数を低減することができる。
よって、本発明によれば、テスト時間の短縮された半導体装置を提供することができる。
【００９９】
本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【０１００】
１５…半導体装置、１８…クロック入力回路、１９…ＤＬＬ回路、２３…タイミングジェネレータ、２４…コマンド入力回路、２５…コマンドデコーダ、２６…テスト回路、２７…アドレス入力回路、２８…アドレスラッチ回路、６０…メモリバンク領域、ＢＡＮＫ…メモリバンク、ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，ＢＡＮＫ３…サブメモリバンク、３３…内部電圧発生回路、６１…データ制御回路、２９…Ｘデコーダ、３０ａ，３０ｂ…Ｙデコーダ、６１ａ…テスト制御回路、６１ｂ…ＦＩＦＯ回路、６１ｃ…データ入出力回路、１１ａ…クロック端子、１２ａ…コマンド端子、１３…アドレス端子、１４…データ入出力端子、１５ａ…電源端子、ＶＯＤＰＰ…第１内部電圧、ＶＰＥＲＩ…第２内部電圧、ＩＣＭＤ…内部コマンド信号、ＶＤＤ…外部電圧、ＶＳＳ…接地電圧、８１，８１ａ，８２，８２ａ，８３，８３ａ，８４，８４ａ，８５，８５ａ，８５ｂ，８６，８６ａ，８６ｂ…オア回路、００，０１，１０，１１，２０，２１，３０，３１，０００，００１，０１０，０１１，１００，１０１，１１０，１１１，２００，２０１，２１０，２１１，３００，３０１，３１０，３１１…Ｐａｓｓ−ｆａｉｌデータ出力回路、０，１，２，３…エラーデータ出力回路、Ｂ０Ｘ０，Ｂ０Ｘ１，Ｂ１Ｘ０，Ｂ１Ｘ１，Ｂ２Ｘ０，Ｂ２Ｘ１，Ｂ３Ｘ０，Ｂ３Ｘ１，Ｂ０Ｘ０Ｙ０，Ｂ０Ｘ０Ｙ１，Ｂ０Ｘ１Ｙ０，Ｂ０Ｘ１Ｙ１，Ｂ１Ｘ０Ｙ０，Ｂ１Ｘ０Ｙ１，Ｂ１Ｘ１Ｙ０，Ｂ１Ｘ１Ｙ１，Ｂ２Ｘ０Ｙ０，Ｂ２Ｘ０Ｙ１，Ｂ２Ｘ１Ｙ０，Ｂ２Ｘ１Ｙ１，Ｂ３Ｘ０Ｙ０，Ｂ３Ｘ０Ｙ１，Ｂ３Ｘ１Ｙ０，Ｂ３Ｘ１Ｙ１…エラーデータ、Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｘ０，Ｘ１，Ｘ０Ｙ０，Ｘ０Ｙ１，Ｘ１Ｙ０，Ｘ１Ｙ１…テストデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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