(57)【要約】【課題】階層的に構築されたビット線を備える半導体装置においてカップリングノイズの影響を低減する。【解決手段】第１の制御信号Ｓ１に応じて選択されるサブワード線ＳＷＬと、サブワード線ＳＷＬがゲート電極に接続されるメモリセルトランジスタＱと、メモリセルトランジスタＱの一端に接続されるメモリセルＣＳと、メモリセルトランジスタＱの他端に接続され、サブワード線ＳＷＬが選択されるとメモリセルＣＳから読み出されるデータを受けるローカルビット線ＬＢＬと、グローバルビット線ＧＢＬと、第１の制御信号Ｓ１が活性化してから所定期間後に活性化される第２の制御信号Ｓ２に応じてローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを接続するスイッチ回路ＳＷとを備える。本発明によれば、ノイズの影響によってデータが反転する危険性が少なくなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
アクティブコマンドに応じて活性化される第１の制御信号に応じて選択されるワード線と、
前記ワード線が制御端子に接続されるメモリセルトランジスタと、
前記メモリセルトランジスタの一端に接続されるメモリセルと、
前記メモリセルトランジスタの他端に接続され、前記ワード線が選択されると前記メモリセルから読み出されるデータを受けるローカルビット線と、
グローバルビット線と、
前記第１の制御信号が活性化してから所定期間後に前記アクティブコマンドに応じて活性化される第２の制御信号に応じて前記ローカルビット線及び前記グローバルビット線を接続するスイッチ回路と、を備える半導体装置。
【請求項２】
第３の制御信号に応答して前記グローバルビット線を所定の電位にプリチャージするイコライズ回路と、
前記グローバルビット線に現れた前記データを第４の制御信号に応答して増幅するセンスアンプと、をさらに備え、
前記第３の制御信号は、前記アクティブコマンドに応じて前記第２の制御信号が活性化するよりも前に非活性化し、
前記第４の制御信号は、前記アクティブコマンドに応じて前記第２の制御信号が活性化するよりも後に活性化する、請求項１に記載の半導体装置。
【請求項３】
前記第３の制御信号は、前記アクティブコマンドに応じて前記第１の制御信号が活性化するよりも前に非活性化する、請求項２に記載の半導体装置。
【請求項４】
前記アクティブコマンドに応じて前記第１の制御信号及び第５の制御信号を活性化させる制御回路と、
前記第５の制御信号を遅延させることによって前記第２の制御信号を生成するディレイ回路と、をさらに備える請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記アクティブコマンドに応じて第６及び第５の制御信号を活性化させる制御回路と、
前記第６の制御信号を遅延させることによって前記第１の制御信号を生成する第１のディレイ回路と、
前記第５の制御信号を遅延させることによって前記第２の制御信号を生成する第２のディレイ回路と、をさらに備え、
前記第２のディレイ回路の遅延量は、前記第１のディレイ回路の遅延量よりも大きい、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
第１及び第２のグローバルビット線と、
前記第１及び第２のグローバルビット線に現れる電位差を増幅するセンスアンプと、
第１及び第２のローカルビット線と、
前記第１のローカルビット線と前記第１のグローバルビット線との間に接続された第１のスイッチ回路と、
前記第２のローカルビット線と前記第２のグローバルビット線との間に接続された第２のスイッチ回路と、
第１及び第２のメモリセルと、
前記第１のメモリセルと前記第１のローカルビット線との間に接続された第１のメモリセルトランジスタと、
前記第２のメモリセルと前記第２のローカルビット線との間に接続された第２のメモリセルトランジスタと、
所定のコマンドに応答して、前記第１及び第２のメモリセルトランジスタのいずれか一方をオンさせた後、前記第１及び第２のスイッチ回路をオンさせる制御回路と、備える半導体装置。
【請求項７】
前記制御回路は、前記所定のコマンドに応答して前記第１及び第２のスイッチ回路をオンさせた後、前記センスアンプを活性化させる請求項６に記載の半導体装置。
【請求項８】
前記第１及び第２のグローバルビット線の電位をイコライズするイコライズ回路をさらに備え、
前記制御回路は、前記所定のコマンドに応答して前記第１及び第２のスイッチ回路をオンさせる前に、イコライズ回路を非活性化させる請求項７に記載の半導体装置。
【請求項９】
前記制御回路は、前記所定のコマンドに応答して前記第１及び第２のメモリセルトランジスタのいずれか一方をオンさせる前に、イコライズ回路を非活性化させる請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２のメモリセルはキャパシタからなる請求項６乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記所定のコマンドは、外部から発行されるアクティブコマンド又はオートリフレッシュコマンドである、請求項１０に記載の半導体装置。
【請求項１２】
前記所定のコマンドは、周期的に活性化されるセルフリフレッシュ信号である、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、階層的に構築されたビット線を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスの多くは、行方向に延在する複数のワード線と、列方向に延在する複数のビット線を備えており、これらの交点にメモリセルが配置された構成を有している。そして、いずれかのワード線を選択すると、当該ワード線に割り当てられたメモリセルが対応するビット線に接続され、メモリセルに保持されていたデータがビット線に読み出される。読み出されたデータは、ビット線にそれぞれ接続されたセンスアンプによって増幅される。
【０００３】
しかしながら、上述した構成ではビット線又はビット線対ごとにセンスアンプを設ける必要があるため、高集積化すればするほど、必要となるセンスアンプの数が多くなるという問題がある。このような問題を解決する方法として、階層的に構築されたビット線を用いた半導体メモリデバイスが提案されている（特許文献１参照）。
【０００４】
特許文献１に記載された半導体メモリデバイスは、メモリセルに接続された下位のローカルビット線と、センスアンプに接続された上位のグローバルビット線に階層化されており、１つのグローバルビット線に複数のローカルビット線を割り当てることによって、必要となるセンスアンプの数を削減している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７１９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された半導体メモリデバイスでは、グローバルビット線とローカルビット線とを接続するスイッチ回路がワード線の活性化と同時にオンするよう構成されている。その結果、データがローカルビット線に十分に読み出される前に、ローカルビット線がグローバルビット線に接続されてしまうため、例えば隣接する他のグローバルビット線からのノイズを受けると、データが反転してしまうという問題があった。このような問題は、ＤＲＡＭのような半導体メモリデバイスに限らず、階層的に構築されたビット線を含む全ての半導体装置において生じる問題である。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、アクティブコマンドに応じて活性化される第１の制御信号に応じて選択されるワード線と、前記ワード線が制御端子に接続されるメモリセルトランジスタと、前記メモリセルトランジスタの一端に接続されるメモリセルと、前記メモリセルトランジスタの他端に接続され、前記ワード線が選択されると前記メモリセルから読み出されるデータを受けるローカルビット線と、グローバルビット線と、前記第１の制御信号が活性化してから所定期間後に前記アクティブコマンドに応じて活性化される第２の制御信号に応じて前記ローカルビット線及び前記グローバルビット線を接続するスイッチ回路と、を備えることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１及び第２のグローバルビット線と、前記第１及び第２のグローバルビット線に現れる電位差を増幅するセンスアンプと、第１及び第２のローカルビット線と、前記第１のローカルビット線と前記第１のグローバルビット線との間に接続された第１のスイッチ回路と、前記第２のローカルビット線と前記第２のグローバルビット線との間に接続された第２のスイッチ回路と、第１及び第２のメモリセルと、前記第１のメモリセルと前記第１のローカルビット線との間に接続された第１のメモリセルトランジスタと、前記第２のメモリセルと前記第２のローカルビット線との間に接続された第２のメモリセルトランジスタと、所定のコマンドに応答して、前記第１及び第２のメモリセルトランジスタのいずれか一方をオンさせた後、前記第１及び第２のスイッチ回路をオンさせる制御回路と、備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ローカルビット線にある程度データが読み出された後に、ローカルビット線がグローバルビット線に接続されるため、ノイズの影響によってデータが反転する危険性が少なくなる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ領域３０の内部をより詳細に説明するための回路図である。
【図３】サブワードドライバＳＷＤの回路図である。
【図４】ローカルスイッチドライバＬＳＤの回路図である。
【図５】半導体装置１０の動作を説明するためのタイミング図である。
【図６】（ａ）〜（ｃ）は、半導体装置１０の各動作タイミングにおける変化を説明するための回路図である。
【図７】カップリングノイズの影響が最も大きいケースを説明するための図である。
【図８】本発明者が発明に至る過程で考えたプロトタイプによる半導体装置の動作を説明するためのタイミング図である。
【図９】（ａ），（ｂ）は、プロトタイプによる半導体装置の各動作タイミングにおける変化を説明するための回路図である。
【図１０】本発明の第２の実施形態による半導体装置を説明するための回路図である。
【図１１】本発明の第３の実施形態による半導体装置を説明するための回路図である。
【図１２】第３の実施形態にて用いるローカルスイッチドライバＬＳＤの回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、１個の半導体チップに集積されている。但し、本発明の適用対象がＤＲＡＭに限定されるものではなく、階層的に構築されたビット線を含む全ての半導体装置に対して適用可能である。図１に示すように、本実施形態による半導体装置１０は、外部端子としてバンクアドレス端子１１、アドレス端子１２、コマンド端子１３及びデータ入出力端子１４を備えている。その他にも、実際にはクロック端子や電源端子などが備えられているが、図１においては図示が省略されている。
【００１４】
バンクアドレス端子１１及びアドレス端子１２は、外部からそれぞれバンクアドレス信号ＢＡ及びアドレス信号ＡＤＤが入力される端子である。バンクアドレス信号ＢＡとは、アクセス対象となるメモリバンクを特定するための信号である。特に限定されるものではないが、本実施形態による半導体装置１０は８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を備えており、これらメモリバンクＢＡＮＫ０〜ＢＡＮＫ７はバンクアドレス信号ＢＡに基づいて非排他的にアクセス可能である。各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７には、メモリセルアレイ領域３０、Ｘデコーダ３１、Ｙデコーダ３２、制御回路３３及びデータアンプ３４が含まれている。
【００１５】
アドレス信号ＡＤＤとは、選択されたメモリバンク内におけるロウアドレス又はカラムアドレスを示す。ロウアドレスとはワード線を選択するための信号であり、カラムアドレスとはビット線を選択するための信号である。これらバンクアドレス信号ＢＡ及びアドレス信号ＡＤＤは、コマンドアドレスデコーダ２０に供給される。コマンドアドレスデコーダ２０は、入力されたバンクアドレス信号ＢＡ及びアドレス信号ＡＤＤに基づいて、内部アドレス信号ＩＡＤＤを生成する。
【００１６】
コマンド端子１３は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤとは当該半導体装置１０の動作を指定するための信号であり、アクティブコマンド、リードコマンド、ライトコマンドなどが含まれる。アクティブコマンドは、ロウアクセスを行う際に発行されるコマンドであり、アクティブコマンドとともに供給されたアドレス信号ＡＤＤはロウアドレスとして取り扱われる。また、リードコマンド及びライトコマンドは、カラムアクセスを行う際に発行されるコマンドであり、リードコマンド又はライトコマンドとともに供給されたアドレス信号ＡＤＤはカラムアドレスとして取り扱われる。
【００１７】
コマンド信号ＣＭＤは、コマンドアドレスデコーダ２０に供給される。コマンドアドレスデコーダ２０は、コマンド信号ＣＭＤをデコードすることによって内部コマンド信号ＩＣＭＤを生成する。コマンド信号ＣＭＤの種類としては、上述したアクティブコマンド、リードコマンド、ライトコマンドの他に、オートリフレッシュコマンドやセルフリフレッシュコマンドも含まれる。オートリフレッシュコマンドが発行されると、コマンドアドレスデコーダ２０に含まれるリフレッシュカウンタ２１が示すロウアドレスに対し、リフレッシュ動作が行われる。また、セルフリフレッシュコマンドが発行されると、オシレータ２２によってセルフリフレッシュ信号ＳＲが周期的に活性化され、これに応答してリフレッシュカウンタ２１が示すロウアドレスに対しリフレッシュ動作が行われる。セルフリフレッシュ信号ＳＲは、内部コマンド信号ＩＣＭＤの一部を構成する。
【００１８】
図１に示すように、コマンドアドレスデコーダ２０から出力される内部アドレス信号ＩＡＤＤ及び内部コマンド信号ＩＣＭＤは、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に含まれるＸデコーダ３１、Ｙデコーダ３２及び制御回路３３に供給される。
【００１９】
Ｘデコーダ３１は、ロウアドレスに基づいてメモリセルアレイ領域３０内のワード線を選択するための回路である。また、Ｙデコーダ３２は、カラムアドレスに基づいてメモリセルアレイ領域３０内のビット線を選択するための回路である。Ｙデコーダ３２によって選択されたビット線は、データアンプ３４を介してデータ入出力回路４０に接続される。データ入出力回路４０は、データアンプ３４を介して読み出されたデータをデータ入出力端子１４に供給するとともに、データ入出力端子１４を介して入力されたデータをデータアンプ３４に供給する。
【００２０】
これにより、アクティブコマンドとともにロウアドレスを供給し、次に、リードコマンドとともにカラムアドレスを供給すれば、ロウアドレスによって特定されるワード線と、カラムアドレスによって特定されるビット線との交点に配置されたメモリセルのデータがデータ入出力端子１４から読み出される。また、アクティブコマンドとともにロウアドレスを供給し、次に、ライトコマンドとともにカラムアドレスを供給し、さらにデータ入出力端子１４を介してデータを入力すれば、ロウアドレスによって特定されるワード線と、カラムアドレスによって特定されるビット線との交点に配置されたメモリセルにデータが書き込まれる。
【００２１】
制御回路３３は、メモリセルアレイ領域３０の内部に含まれるサブワードドライバ（ＳＷＤ）及びローカルスイッチドライバ（ＬＳＤ）の動作タイミングを制御するための回路である。制御回路３３の詳細については後述する。
【００２２】
図２は、メモリセルアレイ領域３０の内部をより詳細に説明するための回路図であり、本発明の第１の実施形態に相当する。
【００２３】
図２に示すように、メモリセルアレイ領域３０内には、Ｘ方向に延在する複数のグローバルビット線ＧＢＬ及び複数のローカルビット線ＬＢＬが設けられている。グローバルビット線ＧＢＬは上位の階層に位置付けられるビット線であり、センスアンプＳＡに接続されている。一方、ローカルビット線ＬＢＬは下位の階層に位置付けられるビット線であり、メモリセルＭＣに接続されている。グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間にはスイッチ回路ＳＷが接続されている。
【００２４】
センスアンプＳＡは、一対のグローバルビット線ＧＢＬに現れる電位差を増幅する回路であり、その動作タイミングは図１に示した制御回路３３によって制御される。センスアンプＳＡの動作は、後述するセンスアンプイネーブル信号（ＳＡＥ）によって制御される。また、図２には図示していないが、センスアンプＳＡには、一対のグローバルビット線ＧＢＬの電位をイコライズするイコライズ回路（ＥＱ）が含まれている。イコライズ回路の動作は、後述するイコライズ信号（ＢＬＥＱ）によって制御される。イコライズ信号（ＢＬＥＱ）も制御回路３３によって生成される。
【００２５】
図２に示すように、１本のグローバルビット線ＧＢＬには複数のローカルビット線ＬＢＬが割り当てられる。これにより、１つのセンスアンプＳＡに多数のメモリセルを割り当てることが可能となることから、センスアンプＳＡの数を削減することができる。各ローカルビット線ＬＢＬは、それぞれ対応するスイッチ回路ＳＷを介してグローバルビット線ＧＢＬに接続されている。本実施形態ではスイッチ回路ＳＷがＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極は階層スイッチ配線ＨＳＷに接続される。但し、本発明においてスイッチ回路ＳＷをＮチャンネル型ＭＯＳトランジスタによって構成することは必須でなく、他の素子を用いても構わないし、複数の素子からなる回路を用いても構わない。いずれの場合であっても、スイッチ回路ＳＷの制御端子（ＭＯＳトランジスタの場合はゲート電極）が対応する階層スイッチ配線ＨＳＷに接続される。階層スイッチ配線ＨＳＷは、対応するローカルスイッチドライバＬＳＤによって駆動される。
【００２６】
上述の通り、本実施形態による半導体装置１０はＤＲＡＭであり、したがって各メモリセルＭＣは、メモリセルトランジスタＱとメモリセルキャパシタＣＳの直列回路からなる。メモリセルトランジスタＱはＮチャンネル型ＭＯＳトランジスタからなり、その一端は対応するローカルビット線ＬＢＬに接続され、他端はメモリセルキャパシタＣＳに接続されている。メモリセルキャパシタＣＳの他端にはプレート電位ＶＰＬＴが供給される。また、メモリセルトランジスタＱのゲート電極は対応するサブワード線ＳＷＬに接続されている。本発明においては、サブワード線ＳＷＬを単に「ワード線」と呼ぶことがある。サブワード線ＳＷＬは、対応するサブワードドライバＳＷＤによって駆動される。かかる構成により、いずれかのサブワード線ＳＷＬが活性化されると、対応するメモリセルトランジスタＱがオンすることによってメモリセルキャパシタＣＳがローカルビット線ＬＢＬに接続される。これにより、メモリセルキャパシタＣＳに記憶されていたデータがローカルビット線ＬＢＬに読み出される。本発明においては、メモリセルキャパシタＣＳを単に「メモリセル」と呼ぶことがある。但し、本発明においてメモリセルトランジスタＱをＮチャンネル型ＭＯＳトランジスタによって構成することは必須でなく、他の素子を用いても構わないし、複数の素子からなる回路を用いても構わない。いずれの場合であっても、メモリセルトランジスタＱの制御端子（ＭＯＳトランジスタの場合はゲート電極）が対応するサブワード線ＳＷＬに接続される。
【００２７】
サブワードドライバＳＷＤは、メインワード信号Ｍ１及びサブワード制御信号Ｓ１に基づいてサブワード線ＳＷＬを駆動する。メインワード信号Ｍ１は、メインワード線ＭＷＬを介してメインワードドライバＭＷＤから供給される信号である。また、サブワード制御信号Ｓ１は、サブワード制御回路５０から供給される信号である。メインワードドライバＭＷＤ及びサブワード制御回路５０は、いずれも図１に示したＸデコーダ３１に含まれる回路ブロックであり、それぞれロウアドレスの一部である内部アドレス信号ＩＡＤＤａ，ＩＡＤＤｂに基づいて動作する。本発明においては、サブワード制御回路５０の出力であるサブワード制御信号Ｓ１を「第１の制御信号」と呼ぶことがある。
【００２８】
ローカルスイッチドライバＬＳＤは、メインスイッチ制御信号Ｍ２及びローカルスイッチ制御信号Ｓ２に基づいて階層スイッチ配線ＨＳＷを駆動する。メインスイッチ制御信号Ｍ２は、メインスイッチ配線ＭＳＬを介してメインスイッチドライバＭＳＤから供給される信号である。メインスイッチドライバＭＳＤは、図１に示したＸデコーダ３１に含まれる回路ブロックであり、ロウアドレスの一部である内部アドレス信号ＩＡＤＤｂに基づいて動作する。ローカルスイッチ制御信号Ｓ２は、ローカルスイッチ制御回路６０から出力されるローカルスイッチ制御信号Ｓ５を、ディレイ回路６１によって遅延させた信号である。これにより、サブワード制御信号Ｓ１とローカルスイッチ制御信号Ｓ５の活性化タイミングは実質的に同時であるものの、ローカルスイッチ制御信号Ｓ２の活性化タイミングはサブワード制御信号Ｓ１の活性化タイミングよりも所定時間だけ遅れる。ローカルスイッチ制御回路６０及びディレイ回路６１は、図１に示した制御回路３３に含まれる回路ブロックである。ローカルスイッチ制御回路６０は、ロウアドレスの一部である内部アドレス信号ＩＡＤＤａに基づき、サブワード制御回路５０と同時に動作する。本発明においては、ローカルスイッチ制御回路６０の出力であるローカルスイッチ制御信号Ｓ５を「第５の制御信号」と呼び、ディレイ回路６１の出力であるローカルスイッチ制御信号Ｓ２を「第２の制御信号」と呼ぶことがある。また、ディレイ回路６１を「第１のディレイ回路」と呼ぶことがある。
【００２９】
図３は、サブワードドライバＳＷＤの回路図である。
【００３０】
図３に示すように、サブワードドライバＳＷＤは、いずれもドレインがサブワード線ＳＷＬに接続されたＰチャンネル型ＭＯＳトランジスタＰ１と、Ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２とを備えている。トランジスタＮ１，Ｎ２のソースには負電位ＶＫＫが供給される。図３に示すように、サブワード制御信号Ｓ１は相補の信号ＦＸＴ，ＦＸＢからなり、トランジスタＰ１のソースには信号ＦＸＴが供給され、トランジスタＮ２のゲート電極には信号ＦＸＢが供給される。また、トランジスタＰ１，Ｎ１のゲート電極にはメインワード線ＭＷＬを介してメインワード信号Ｍ１が供給される。かかる構成により、メインワード信号Ｍ１がローレベルに活性化し、且つ、信号ＦＸＴ，ＦＸＢがそれぞれハイレベル及びローレベルに活性化すると、サブワード線ＳＷＬは信号ＦＸＴのレベル（昇圧電位ＶＰＰ）に駆動される。これに対し、メインワード信号Ｍ１がハイレベルに非活性化している場合、又は、信号ＦＸＴ，ＦＸＢがそれぞれローレベル及びハイレベルに非活性化している場合には、サブワード線ＳＷＬは負電位ＶＫＫにリセットされる。本実施形態では、メインワード信号Ｍ１がローレベルに活性化した後に、信号ＦＸＴ，ＦＸＢがそれぞれハイレベル及びローレベルに活性化するため、サブワード線ＳＷＬが活性化するタイミングは、サブワード制御信号Ｓ１によって決まることになる。
【００３１】
図４は、ローカルスイッチドライバＬＳＤの回路図である。
【００３２】
図４に示すように、ローカルスイッチドライバＬＳＤは、昇圧電位ＶＰＰと負電位ＶＫＫとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタＰ２，Ｐ３及びＮチャンネル型ＭＯＳトランジスタＮ３を備えている。トランジスタＰ２のゲート電極にはローカルスイッチ制御信号Ｓ２が供給され、トランジスタＰ３，Ｎ３のゲート電極にはメインスイッチ配線ＭＳＬを介してメインスイッチ制御信号Ｍ２が供給される。トランジスタＰ３，Ｎ３の共通ドレインは、階層スイッチ配線ＨＳＷに接続される。かかる構成により、メインスイッチ制御信号Ｍ２及びローカルスイッチ制御信号Ｓ２がローレベルに活性化すると、階層スイッチ配線ＨＳＷは昇圧電位ＶＰＰに駆動される。これに対し、メインスイッチ制御信号Ｍ２がハイレベルに非活性化している場合には、階層スイッチ配線ＨＳＷは負電位ＶＫＫにリセットされる。本実施形態では、メインスイッチ制御信号Ｍ２がローレベルに活性化した後に、ローカルスイッチ制御信号Ｓ２がローレベルに活性化するため、階層スイッチ配線ＨＳＷが活性化するタイミングは、ローカルスイッチ制御信号Ｓ２によって決まることになる。
【００３３】
次に、本実施形態による半導体装置１０の動作について説明する。
【００３４】
図５は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。図５に示すタイミング図は、ロウアクセス時における動作を示している。ロウアクセスは、外部からアクティブコマンド又はオートリフレッシュコマンドが発行された場合や、セルフリフレッシュ信号ＳＲが活性化した場合に実行されるが、図５では一例として、外部からアクティブコマンドが発行された場合を示している。
【００３５】
まず、アクティブコマンドＡＣＴが発行される前（時刻ｔ０以前）の状態では、サブワード線ＳＷＬ及び階層スイッチ配線ＨＳＷはローレベルにリセットされている。したがって、いずれのメモリセルＭＣもローカルビット線ＬＢＬに接続されておらず、且つ、いずれのローカルビット線ＬＢＬもグローバルビット線ＧＢＬに接続されていない。また、イコライズ信号ＢＬＥＱはハイレベルに活性化しており、センスアンプイネーブル信号ＳＡＥはローレベルに非活性化している。これにより、各グローバルビット線ＧＢＬ対は同電位にイコライズされ、プリチャージ状態にある。本発明においては、イコライズ信号ＢＬＥＱを「第３の制御信号」と呼び、センスアンプイネーブル信号ＳＡＥを「第４の制御信号」と呼ぶことがある。
【００３６】
次に、時刻ｔ０においてアクティブコマンドＡＣＴが発行されるとともにアドレス信号ＡＤＤが入力されると、時刻ｔ１においてイコライズ信号ＢＬＥＱがローレベルに非活性化される。これにより、各グローバルビット線ＧＢＬ対のイコライズが解除される。但し、この段階ではセンスアンプイネーブル信号ＳＡＥがローレベルに保たれていることから、センスアンプＳＡは非活性状態である。したがって、グローバルビット線ＧＢＬのプリチャージ状態は保たれている。時刻ｔ１の前後における動作は、図６（ａ）に示すとおりである。図６（ａ）には、イコライズ信号ＢＬＥＱがハイレベルからローレベルに変化した状態が示されている。図６（ａ）に示すグローバルビット線ＧＢＬ０は、読み出し対象となるビット線である。グローバルビット線ＧＢＬ０はグローバルビット線ＧＢＬ０ａと対を成しており、同じセンスアンプＳＡに接続されている。
【００３７】
次に、時刻ｔ２になると、サブワード制御信号Ｓ１が活性化する。これにより、ロウアドレスにより特定されるサブワード線ＳＷＬがハイレベルに変化する。図５に示す例では、時刻ｔ０で入力されたアドレス信号ＡＤＤに基づき、サブワード線ＳＷＬａが選択された場合を示している。図２に示すように、サブワード線ＳＷＬａによって選択されるメモリセルＭＣは、ローカルビット線ＬＢＬ０，ＬＢＬ１に割り当てられている。サブワード線ＳＷＬａが活性化されると、対応するメモリセルＭＣ０，ＭＣ１に含まれるメモリセルトランジスタＱがオンするため、メモリセルキャパシタＣＳに記憶されていたデータがローカルビット線ＬＢＬ０，ＬＢＬ１に読み出される。
【００３８】
図５に示す例では、メモリセルＭＣ０のメモリセルキャパシタＣＳにハイレベルのデータが記憶され、メモリセルＭＣ１のメモリセルキャパシタＣＳにローレベルのデータが記憶されていた場合を示している。このため、時刻ｔ２になると、ローカルビット線ＬＢＬ０の電位はプリチャージレベルから上昇し、ローカルビット線ＬＢＬ１の電位はプリチャージレベルから低下している。時刻ｔ２の前後における動作は、図６（ｂ）に示すとおりであり、時刻ｔ２においてはまだスイッチ回路ＳＷはオフ状態である。このため、メモリセルＭＣ０に接続される容量成分はローカルビット線ＬＢＬ０の容量のみであり、グローバルビット線ＧＢＬ０は切り離されていることから、ローカルビット線ＬＢＬ０の電位変化は比較的大きくなる。図６（ｂ）には示されていないが、ローカルビット線ＬＢＬ１についても同様である。尚、図６（ｂ）に示すように、一方のグローバルビット線ＧＢＬ０に関連するサブワード線ＳＷＬａが選択される場合、他方のグローバルビット線ＧＢＬ０ａに関連するサブワード線ＳＷＬは全て非選択となる。また、１つのグローバルビット線ＧＢＬ０に関連する複数のサブワード線ＳＷＬのうち、２本以上のサブワード線ＳＷＬが同時に選択されることはない。
【００３９】
次に、時刻ｔ３になると、ローカルスイッチ制御信号Ｓ２が活性化する。これにより、ロウアドレスにより特定される階層スイッチ配線ＨＳＷがハイレベルに変化する。図５に示す例では、時刻ｔ０で入力されたアドレス信号ＡＤＤに基づき、階層スイッチ配線ＨＳＷａが選択された場合を示している。図２に示すように、階層スイッチ配線ＨＳＷａによって制御されるスイッチ回路ＳＷは、ローカルビット線ＬＢＬ０，ＬＢＬ１に割り当てられている。階層スイッチ配線ＨＳＷａが活性化されると、ローカルビット線ＬＢＬ０，ＬＢＬ１に割り当てられたスイッチ回路ＳＷがオンするため、ローカルビット線ＬＢＬ０がグローバルビット線ＧＢＬ０に接続され、ローカルビット線ＬＢＬ１がグローバルビット線ＧＢＬ１に接続される。時刻ｔ３の前後における動作は、図６（ｃ）に示されている。図６（ｃ）に示すように、一方のグローバルビット線ＧＢＬ０に関連するサブワード線ＳＷＬａが選択される場合、一方のグローバルビット線ＧＢＬ０に関連する階層スイッチ配線ＨＳＷａが活性化されるとともに、他方のグローバルビット線ＧＢＬ０ａに関連する階層スイッチ配線ＨＳＷｂも活性化される。他方のグローバルビット線ＧＢＬ０ａは参照側となるビット線であるが、データ読み出し側であるグローバルビット線ＧＢＬ０との容量バランスを図るため、階層スイッチ配線ＨＳＷｂも活性化される。
【００４０】
スイッチ回路ＳＷがオンすると、ローカルビット線ＬＢＬに電位に応じてグローバルビット線ＧＢＬの電位が変化する。但し、グローバルビット線ＧＢＬの容量成分は、ローカルビット線ＬＢＬの容量成分に比べて大きいため、グローバルビット線ＧＢＬの電位変化はさほど大きくない。また、スイッチ回路ＳＷがオンするとローカルビット線ＬＢＬにグローバルビット線ＧＢＬの容量成分が付加されるため、ローカルビット線ＬＢＬの電位はプリチャージレベルに向けて僅かに戻り、信号成分が減少する。
【００４１】
特に、隣接するグローバルビット線ＧＢＬに読み出されたデータが逆の論理レベルである場合には、カップリングノイズの影響により、信号成分の減少量が大きくなる。図７は、カップリングノイズの影響が最も大きいケースを示している。図７に示す例では、グローバルビット線ＧＢＬ１，ＧＢＬ２にローレベルのデータが読み出され、グローバルビット線ＧＢＬ１，ＧＢＬ２に挟まれたグローバルビット線ＧＢＬ０にハイレベルのデータが読み出されている。このような場合、グローバルビット線ＧＢＬ０は、両側からローレベルのノイズを受けるため、信号成分の減少量が大きくなる。
【００４２】
図５に示す例においても、グローバルビット線ＧＢＬ０に読み出されたデータがハイレベルであり、これに隣接するグローバルビット線ＧＢＬ１に読み出されたデータがローレベルであることから、実線で示す波形のように、カップリングノイズの影響によってグローバルビット線ＧＢＬ０上の電位が低下する。尚、破線で示す波形は、カップリングノイズの影響を受けなかった場合の電位変化を示している。このように、カップリングノイズによってグローバルビット線ＧＢＬ０に読み出された信号成分は減少するものの、本実施形態では、スイッチ回路ＳＷがオンする前にローカルビット線ＬＢＬ０にデータが十分に読み出されていることから、スイッチ回路ＳＷがオンしてもデータが反転することはない。
【００４３】
そして、時刻ｔ４になるとセンスアンプイネーブル信号ＳＡＥがハイレベルに変化し、センスアンプＳＡが活性化される。これにより、一対のグローバルビット線ＧＢＬ対に生じている電位差が増幅される。図５には図示しないが、例えばその後リードコマンドが発行されると、カラムアドレスに基づいていずれかのセンスアンプＳＡが選択され、図１に示したデータアンプ３４及びデータ入出力回路４０を介してデータが出力される。また、図５に示す動作がオートリフレッシュコマンドやセルフリフレッシュ信号ＳＲに応答した動作である場合には、メモリセルＭＣから読み出されたデータがセンスアンプＳＡによってリストアされる。
【００４４】
このように、本実施形態による半導体装置１０においては、サブワード線ＳＷＬを活性化させてからスイッチ回路ＳＷをオンさせていることから、カップリングノイズの影響を低減することが可能となる。
【００４５】
図８は、本発明者が発明に至る過程で考えたプロトタイプによる半導体装置の動作を説明するためのタイミング図である。
【００４６】
図８に示す例では、時刻ｔ１１においてイコライズ信号ＢＬＥＱがローレベルに非活性化されるとともに、ローカルスイッチ制御信号Ｓ２が活性化している。これにより、各グローバルビット線ＧＢＬ対のイコライズが解除されるとともに、ロウアドレスにより特定される階層スイッチ配線ＨＳＷがハイレベルに変化する。時刻ｔ１１の前後における動作は、図９（ａ）に示すとおりである。図９（ａ）には、イコライズ信号ＢＬＥＱがハイレベルからローレベルに変化するとともに、階層スイッチ配線ＨＳＷａ，ＨＳＷｂにより制御されるスイッチ回路ＳＷがオフからオンに変化した状態が示されている。
【００４７】
次に、時刻ｔ１２になるとサブワード制御信号Ｓ１が活性化し、ロウアドレスにより特定されるサブワード線ＳＷＬａがハイレベルに変化する。これにより、対応するメモリセルＭＣのデータがローカルビット線ＬＢＬ０，ＬＢＬ１に読み出される。図８には、ローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからはハイレベルのデータが読み出され、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣからはローレベルのデータが読み出された場合を例に示している。時刻ｔ１２の前後における動作は、図９（ｂ）に示すとおりであり、時刻ｔ１２においては既にスイッチ回路ＳＷがオン状態である。
【００４８】
このように、本例では時刻ｔ１２の時点ですでにスイッチ回路ＳＷがオンしていることから、メモリセルＭＣに接続される容量成分は、ローカルビット線ＬＢＬの容量とグローバルビット線ＧＢＬの容量の和となる。このため、上述した実施形態と比べ、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬの電位変化は僅かとなる。しかも、時刻ｔ１２においてサブワード制御信号Ｓ１が活性化すると、隣接するグローバルビット線ＧＢＬ間におけるカップリングノイズが直ちに生じる。特に、センスアンプＳＡを構成するトランジスタのしきい値電圧が低い場合、センスアンプイネーブル信号ＳＡＥが非活性状態であっても僅かにセンス動作がなされることがある。このような減少はプリセンスと呼ばれ、プリセンスが発生すると、ノイズによって生じた電位差が増幅されてしまう。
【００４９】
図８に示す例では、実線で示す波形のように、カップリングノイズの影響によってグローバルビット線ＧＢＬ０上の電位が低下し、プリチャージレベルを下回っている。尚、破線で示す波形は、カップリングノイズの影響を受けなかった場合の電位変化を示している。このように、信号成分が小さい状態でカップリングノイズを受けると、データが反転してしまうおそれが生じる。図８に示すように、反転したデータはプリセンスの影響によって徐々に増幅されている。そして、時刻ｔ１３にてセンスアンプイネーブル信号ＳＡＥが活性化すると、反転したデータが完全に増幅されるため、リード動作においては誤ったデータが出力されることになる。また、図８に示す動作がオートリフレッシュコマンドやセルフリフレッシュ信号ＳＲに応答した動作である場合には、誤ったデータがリストアされることになる。
【００５０】
これに対し、上述した本実施形態による半導体装置１０においては、サブワード線ＳＷＬを活性化させてからスイッチ回路ＳＷをオンさせていることから、カップリングノイズの影響によってデータが反転するリスクが低減されている。これにより、信頼性の高い半導体装置を提供することが可能となる。
【００５１】
次に、本発明の第２の実施形態について説明する。
【００５２】
図１０は、本発明の第２の実施形態による半導体装置を説明するための回路図である。
【００５３】
図１０に示すように、本発明の第２の実施形態による半導体装置は、サブワード制御回路５０の後段にディレイ回路５１が追加されている点において、第１の実施形態と相違している。本発明においては、ディレイ回路５１を「第２のディレイ回路」と呼ぶことがある。その他の点については図２に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５４】
本実施形態におけるサブワード制御信号Ｓ１は、サブワード制御回路５０から出力されるサブワード制御信号Ｓ６をディレイ回路５１によって遅延させた信号である。ディレイ回路５１は、図１に示したＸデコーダ３１に含まれる要素であり、ディレイ回路６１よりも少ない遅延量に設計されている。これにより、サブワード制御信号Ｓ６とローカルスイッチ制御信号Ｓ５の活性化タイミングは実質的に同時であるものの、ローカルスイッチ制御信号Ｓ２の活性化タイミングはサブワード制御信号Ｓ１の活性化タイミングよりも所定時間だけ遅れる。かかる所定時間は、ディレイ回路５１の遅延量とディレイ回路６１の遅延量の差によって定義される。本発明においては、サブワード制御回路５０の出力であるサブワード制御信号Ｓ６を「第６の制御信号」と呼ぶことがある。
【００５５】
かかる構成によっても、サブワード線ＳＷＬを活性化させてからスイッチ回路ＳＷをオンさせることができるため、第１の実施形態と同じ効果を得ることが可能となる。
【００５６】
次に、本発明の第３の実施形態について説明する。
【００５７】
図１１は、本発明の第３の実施形態による半導体装置を説明するための回路図である。
【００５８】
図１１に示すように、本発明の第３の実施形態による半導体装置は、ローカルスイッチ制御回路６０及びディレイ回路６１が削除され、代わりに、メインスイッチ配線ＭＳＬにディレイ回路６２が接続されている点において、第１の実施形態と相違している。これに伴い、ローカルスイッチドライバＬＳＤの回路構成も図４に示した回路構成とは相違している。
【００５９】
図１２は、第３の実施形態にて用いるローカルスイッチドライバＬＳＤの回路図である。図１２に示すローカルスイッチドライバＬＳＤは、トランジスタＰ２が削除されている点において、図４に示したローカルスイッチドライバＬＳＤと相違している。これにより、メインスイッチ制御信号Ｍ２Ｄがローレベルに活性化すると、階層スイッチ配線ＨＳＷは昇圧電位ＶＰＰに駆動される。ここで、メインスイッチ制御信号Ｍ２Ｄとは、メインスイッチドライバＭＳＤから出力されるメインスイッチ制御信号Ｍ２を、ディレイ回路６２によって遅延させた信号である。
【００６０】
これにより、メインワード信号Ｍ１とメインスイッチ制御信号Ｍ２の活性化タイミングは実質的に同時であるものの、メインスイッチ制御信号Ｍ２Ｄの活性化タイミングはメインワード信号Ｍ１の活性化タイミングよりも所定時間だけ遅れる。これにより、本実施形態においても、サブワード線ＳＷＬを活性化させてからスイッチ回路ＳＷをオンさせることができるため、第１の実施形態と同じ効果を得ることが可能となる。しかも、本実施形態によれば、回路構成をより簡素化することも可能となる。
【００６１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６２】
例えば、上記実施形態においては、一対のグローバルビット線ＧＢＬに１個のセンスアンプＳＡが接続されており、これら一対のグローバルビット線ＧＢＬ間に生じている電位差をセンスアンプＳＡによって増幅しているが、本発明においてこの点は必須でない。したがって、１本のグローバルビット線ＧＢＬの電位を所定の基準電位と比較することによってデータの増幅を行っても構わない。
【００６３】
また、上記実施形態においては、ビット線がグローバルビット線ＧＢＬとローカルビット線ＬＢＬに階層化されているが、本発明においてはビット線を３階層以上に階層化しても構わない。
【００６４】
さらに、上記実施形態においては、アクティブコマンドが発行されるとサブワード線ＳＷＬが活性化する前にイコライズ信号ＢＬＥＱが非活性化しているが、イコライズ信号ＢＬＥＱを非活性化させるタイミングとしては、スイッチ回路ＳＷをオンさせるタイミングよりも前であればよい。したがって、サブワード線ＳＷＬが活性化した後、スイッチ回路ＳＷがオンする前に、イコライズ信号ＢＬＥＱを非活性化しても構わない。但し、上記実施形態のようにサブワード線ＳＷＬが活性化する前にイコライズ信号ＢＬＥＱを非活性化させた方が、動作マージンが大きくなるため好ましい。
【符号の説明】
【００６５】
１０      半導体装置
１１      バンクアドレス端子
１２      アドレス端子
１３      コマンド端子
１４      データ入出力端子
２０      コマンドアドレスデコーダ
２１      リフレッシュカウンタ
２２      オシレータ
３０      メモリセルアレイ領域
３１      Ｘデコーダ
３２      Ｙデコーダ
３３      制御回路
３４      データアンプ
４０      データ入出力回路
５０      サブワード制御回路
５１，６１，６２    ディレイ回路
６０      ローカルスイッチ制御回路
ＢＬＥＱ  イコライズ信号（第３の制御信号）
ＣＳ      メモリセルキャパシタ（メモリセル）
ＧＢＬ    グローバルビット線
ＨＳＷ    階層スイッチ配線
ＩＡＤＤ  内部アドレス信号
ＩＣＭＤ  内部コマンド信号
ＬＢＬ    ローカルビット線
ＬＳＤ    ローカルスイッチドライバ
Ｍ１      メインワード信号
Ｍ２，Ｍ２Ｄ    メインスイッチ制御信号
ＭＣ      メモリセル
ＭＳＤ    メインスイッチドライバ
ＭＳＬ    メインスイッチ配線
ＭＷＤ    メインワードドライバ
ＭＷＬ    メインワード線
Ｑ        メモリセルトランジスタ
Ｓ１      サブワード制御信号（第１の制御信号）
Ｓ２      ローカルスイッチ制御信号（第２の制御信号）
Ｓ５      ローカルスイッチ制御信号（第５の制御信号）
Ｓ６      サブワード制御信号（第６の制御信号）
ＳＡ      センスアンプ
ＳＡＥ    センスアンプイネーブル信号（第４の制御信号）
ＳＲ      セルフリフレッシュ信号
ＳＷ      スイッチ回路
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2013157044.tif 000012
【図１１】
2013157044.tif 000013
【図１２】
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