(57)【要約】      （修正有）【課題】外部クロック信号とＣＡ信号とのタイミング差をモニタした上で調整することで、半導体チップに対して適切なコマンドでコマンド・アドレス信号を入力可能とする。【解決手段】第１の制御信号ＭＤＣＡＣＡＬがキャリブレーションモードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第２の制御信号ＣＫＥの活性状態（Ｈｉｇｈ）から非活性状態（Ｌｏｗ）への変化に応答して第３の制御信号ＭＤＣＡＣＡＬＣを活性化させる第１の回路１０と、前記第３の制御信号ＭＤＣＡＣＡＬＣが活性状態のとき、外部クロック信号ＣＬＫに同期して第４の制御信号ＬＡＴ＿ＴＲＩＧを活性化する第２の回路３０と、入力されるコマンド・アドレス信号ＣＡを前記第４の制御信号ＬＡＴ＿ＴＲＩＧの活性化に応答してラッチする第３の回路４０を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
動作モードとしてキャリブレーション・モードを有し、前記キャリブレーション・モードに設定されているときに、入力されたコマンド・アドレス信号を外部クロック信号に同期した信号でラッチする第１の回路部、及び、前記ラッチしたコマンド・アドレス信号をデータ端子から外部に出力する第２の回路部を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の回路部が、
第１の制御信号を受け、前記第１の制御信号がキャリブレーション・モードを示す場合、活性状態のとき内部クロック信号の供給を許可する第２の制御信号の活性状態から非活性状態への変化に応答して、第３の制御信号を活性化させる第１の回路と、
前記第３の制御信号が活性状態のとき、外部クロック信号に同期して第４の制御信号を活性化させる第２の回路と、
入力されるコマンド・アドレス信号を前記第４の制御信号の活性化に応答してラッチする第３の回路と、
を備え、
前記第２の回路部が、
前記第１の制御信号がキャリブレーション・モードを示す場合に、前記第３の回路でラッチしたコマンド・アドレス信号を、前記データ端子に出力する第４の回路を備える、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の制御信号を受け、前記第１の制御信号がキャリブレーション・モードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第２の制御信号の活性状態から非活性状態への変化に応答して第３の制御信号を活性化させる第１の回路と、
前記第３の制御信号と外部クロック信号とを受け、前記第３の制御信号が活性状態のとき、前記外部クロック信号に同期して第４の制御信号を活性化させる第２の回路と、
入力されるコマンド・アドレス信号を前記第４の制御信号の活性化に応答してラッチする第３の回路と、
前記第１の制御信号がキャリブレーション・モードを示す場合に、前記第３の回路でラッチしたコマンド・アドレス信号をデータ端子に出力する第４の回路と、
を備えたことを特徴とする半導体装置。
【請求項４】
前記第３の制御信号を受け、前記第３の制御信号が活性状態のときに、入力されるチップセレクト信号の活性、非活性状態に関わらず、コマンドデコーダを非活性とする第５の回路を備えた、ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記コマンド・アドレス信号が、カラムアドレス信号とともに入力されるコマンド信号、及び／又は、前記カラムアドレス信号の少なくとも一部を含む、ことを特徴とする請求項２又は３記載の半導体装置。
【請求項６】
前記コマンド・アドレス信号が、前記カラムアドレス信号の少なくとも一部を含み、前記カラムアドレス信号の少なくとも一部は、モード信号を記憶するモードレジスタの読み出し経路を介して前記データ端子に出力される、こと特徴とする請求項２又は３記載の半導体装置。
【請求項７】
前記半導体装置がＤＲＡＭからなる請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
メモリコントローラと、
請求項７記載の前記ＤＲＡＭを複数備えた１つ又は複数のメモリモジュールと、
を、基板上に備えたメモリシステムであって、
前記メモリコントローラ側から、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を設定して、前記ＤＲＡＭに前記外部クロック信号と前記コマンド・アドレス信号を供給し、前記データ端子から出力される前記コマンド・アドレス信号の値をモニタし、
前記メモリコントローラでは、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンド・アドレス信号の入力タイミングを求め、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を調整する、こと特徴とするメモリシステム。
【請求項９】
前記メモリモジュールが、前記メモリコントローラから、前記外部クロック信号と前記コマンド・アドレス信号を受け、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を調整して、前記メモリモジュール内の前記ＤＲＡＭに供給するメモリバッファを備えている、こと特徴とする請求項８記載のメモリシステム。
【請求項１０】
動作モードとしてキャリブレーション・モードを有し、前記キャリブレーション・モードに設定されているときに、入力されたコマンド・アドレス信号を外部クロック信号に同期したタイミングでラッチし、前記ラッチしたコマンド・アドレス信号をデータ端子から出力する半導体装置に対して、前記外部クロック信号に対する前記コマンド・アドレス信号のタイミングを調整する方法であって、
前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を設定した上で前記半導体装置に供給し、前記半導体装置の前記データ端子から出力される前記コマンド・アドレス信号の値をモニタし、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンド・アドレス信号の入力タイミングを取得し、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を調整する、こと特徴とする調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、タイミング調整に好適な半導体装置とその調整方法に関する。
【背景技術】
【０００２】
この種の半導体装置として、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について図１を参照して概説する（特に制限されないが、このＤＲＡＭデバイスは、８バンク構成のＤＤＲ  ＳＤＲＡＭである）。図１において、ロウデコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ）１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）１−２は、メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１−１のビット線（不図示）に読み出されたデータを増幅する。カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオン（導通）状態として選択したビット線をＩＯ線（不図示）に接続する。
【０００３】
コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）１−９は、制御信号（例えばチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）等を入力し、コマンドをデコードする。信号名の“／”はＬｏｗでアクティブであることを示す。なお、／ＣＳはＣＳＢとも表記される。
【０００４】
モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）１−５は、モード信号（各種モードやパラメータ、例えばバースト長・バーストタイプ、ＣＡＳレーテンシ、テストモード等）が設定される。モードレジスタ１−５は、電源投入時やリセット時等に、外部から入力されるモードレジスタセットコマンド（ＭＲＳ）でセットされ、モード情報（パラメータ）等はアドレス信号やバンク選択用信号（ＢＡ０、ＢＡ１、ＢＡ２）等で設定される。モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）１−５の設定値はコントロールロジック１−１０に入力される。
【０００５】
なお、図１に模式的に示したように、モードレジスタ１−５に設定されたモード信号はモードレジスタリードコマンド（例えばＭＰＲ（Ｍｕｌｔｉ  Ｐｕｒｐｏｓｅ  Ｒｅｇｉｓｔｅｒ）コマンド等）によって所定のデータ端子ＤＱから読み出すことができる（例えば特許文献１参照）。なお、特許文献１には、モードレジスタ１−５から読み出したモード信号と、メモリセルアレイ１−１からのリードデータとの衝突がデータ入出力回路（図１の入出力バッファ１−１３）内で生じないようにした構成が開示されている。
【０００６】
カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）１−７は、アドレス端子から入力されたカラムアドレスをラッチし、コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）１−１０の制御のもと、該カラムアドレスからバースト長分のアドレス（カラムアドレス）を生成し（バースト長はモードレジスタ１−５に設定されている）、カラムデコーダ１−３に供給する。
【０００７】
ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）１−６のロウアドレスバッファは、アドレス端子から入力されたロウアドレスをラッチし、ロウデコーダ１−４に出力する。またリフレッシュカウンタは、リフレッシュコマンドを入力してカウント動作し、そのカウント値をリフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。リフレッシュ時に、センスアンプ１−２は、該リフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。
【０００８】
内部クロック生成器（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロック信号ＣＬＫ、／ＣＬＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロック信号ＩＣＬＫを出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、内部クロック信号ＩＣＬＫの供給を停止する。
【０００９】
データコントロール回路（Ｄａｔａ  Ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１−８は、ライトデータとリードデータの入出力を行う。ラッチ回路（Ｌａｔｃｈ  ｃｉｒｃｕｉｔ）１−１１はライトデータとリードデータを内部クロック信号ＩＣＬＫに基づきラッチする。
【００１０】
入出力バッファ（Ｉｎｐｕｔ  ＆  Ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ（Ｄｅｌａｙ  ｌｏｃｋ  ｌｏｏｐ）１−１２は、外部クロックＣＬＫ、／ＣＬＫに遅延同期した信号を生成する。リードコマンド投入時、メモリセルアレイ１−１から読み出されたリードデータはラッチ回路１−１１から入出力バッファ１−１３に供給され、ＤＬＬ１−１２で外部クロック信号ＣＬＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いてダブルデータレートでデータ端子ＤＱに出力する。ＤＭはライトデータのデータマスク信号であり、ライト時、ＤＭがＨｉｇｈの場合、データの書き込みはマスクされる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＴＤＱＳ、／ＴＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする差動の切替信号である（なお、ＤＤＲ３  ＳＤＲＡＭでは、ＴＤＱＳ機能が無効のとき、ＴＤＱＳはＤＭとして動作する）。ＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＴＤＱＳ、／ＴＤＱＳの終端抵抗をオン・オフさせる制御信号である。
【００１１】
図２は、メモリコントローラとＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）等のメモリモジュールが搭載された基板（マザーボード）の一例を示す図である。特に制限されないが、図２では、一例として、Ｌｏａｄ  Ｒｅｄｕｃｅｄ型のメモリモジュール（ＬＲ−ＤＩＭＭ）が示されている。これは、Ｆｕｌｌｙ  Ｂｕｆｆｅｒｅｄ型のメモリモジュールのアドバンスト・メモリバッファＡＭＢ（Ａｄｖａｎｃｅｄ  Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）の代わりに、メモリバッファ（Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）を用い、転送されたデータ（ＤＱ）やＣＡ（コマンド・アドレス）などの信号をバッファリングする。図２において、１０１はマザーボード、１０２はメモリコントローラ、１０３はＤＩＭＭ基板（ＬＲ−ＤＩＭＭ）、１０４はＤＩＭＭ１０３上のメモリバッファ、１０５はＤＩＭＭ１０３上のＤＲＡＭ（図１のＤＲＡＭ）、１０７はＤＩＭＭ１０３上のＤＱスタブ、１０８はＤＩＭＭ１０３上のスタブ抵抗、１０９はコネクタである。なお、メモリバッファ１０４として、ＡＭＢを備えたＦｕｌｌｙ  Ｂｕｆｆｅｒｅｄ型メモリモジュールであってもよいことは勿論である。図２は、後述するように、本発明の実施形態の適用例としても参照される。
【００１２】
特に制限されないが、図２において、ＤＩＭＭ（ＬＲ−ＤＩＭＭ）１０３は、マザーボード１０１上に設けられたメモリスロットに装着され、複数個のＤＲＡＭチップ１０５が全てＤＩＭＭ基板の両面に搭載される構成とされる。ＤＩＭＭ１０３上には、複数のＤＲＡＭチップ１０５に対して１個のメモリバッファ（Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）１０４が搭載される。ＤＩＭＭ１０３とメモリコントローラ１０２間でデータ等の信号の転送が行われる。
【００１３】
ＤＩＭＭ１０３上のメモリバッファ（Ｍｅｍｏｒｙ  Ｂｕｆｆｅｒ）１０４は、メモリコントローラ１０２からのコマンド・アドレス信号（ＣＡ）、クロック信号（ＣＬＫ）、データ信号（ＤＱ）、コントロール信号（ＤＱＳ等）を、ＤＩＭＭ１０３上のコネクタ１０９、スタブ抵抗１０８、ＤＱスタブ１０７を介して取り込み、外部クロック信号ＣＬＫとタイミングを合わせて、信号波形を整形・増幅して、同一ＤＩＭＭ１０３上の複数のＤＲＡＭ１０５に供給する。
【００１４】
システムに要求されるメモリ容量の増大に伴い、マザーボード１０１が複数のメモリスロットを備え、複数のメモリスロットに複数のＤＩＭＭ１０３が装着される。複数のＤＩＭＭ１０３を装着すると、マザーボード１０１上でのデータ配線の負荷容量が大となり、信号品質が劣化する。メモリコントローラ１０２とＤＩＭＭ１０３間のデータ転送レートが高くなると、データ配線の負荷容量による信号品質の劣化等により正しくデータ転送が行えなくなるという問題が生じる。例えば１６００Ｍｂｐｓ（Ｍｅｇａｂｉｔｓ  ｐｅｒ  ｓｅｃｏｎｄ）程度の高速転送を実現するためには、マザーボード１０１上におけるデータ配線の負荷容量を十分に低減する必要がある。さらに、ＤＲＡＭの高速化に伴い、メモリコントローラ１０２からＤＲＡＭチップ１０５へ配線されるＣＡ信号は配線引き回し等により、クロック信号ＣＬＫに対してスキューが発生し、ＤＲＡＭ１０５に正しくコマンドを入力することの困難度が増している。
【００１５】
よく知られているように、信号の伝搬遅延時間は、配線単位長当りのインダクタンスと単位長当りの配線容量に依存する。このため、ＤＩＭＭ１０３においてＤＲＡＭにＣＡ信号が到達するまでの遅延とＣＬＫ信号が到達するまでの遅延は相違する。そして、ＤＩＭＭ１０３においてメモリバッファ１０４から最も遠く配置されたＤＲＡＭでは、メモリバッファ１０４の近端に位置するＤＲＡＭと比較して、ＣＡ信号の遅延により、例えばＣＡ信号のセットアップ時間の余裕（セットアップマージン）が無くなる。そこで、ＣＡ信号の出力タイミングを、ＣＬＫ信号に対して速める（Ｐｒｅ−ｌａｕｎｃｈ）機能が用いられる（以上、特許文献２参照）。なお、特許文献２には、ＤＩＭＭ上のメモリバッファが、ＣＡ信号の出力タイミングを速める機能と、コントロール信号の出力を遅くする機能を有し、時間調整ステップを１クロック周期ｔＣＫの１／３２又はそれよりも高精度とした構成が開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１０−１８２３６７号公報
【特許文献２】特開２０１１−４８６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下に関連技術の分析を与える。
【００１８】
ＤＤＲ３  ＳＤＲＡＭ等において、例えば転送速度１６００Ｍｂｐｓ等の高速動作させる場合、マザーボード上におけるメモリコントローラと複数のメモリモジュール（ＤＩＭＭ）間でのクロック信号ＣＬＫ、ＣＡ信号間のタイミング差、及び、メモリモジュール上におけるＤＲＡＭ間でのクロック信号ＣＬＫ、ＣＡ信号間のタイミング差により、メモリコントローラ側からＤＲＡＭに所望のコマンド等を入力することが困難となっている。この問題を解決するために、本願発明者らは鋭意研究した結果、クロック信号ＣＬＫ、ＣＡ信号間のタイミング差をモニタ可能とする構成のＤＲＡＭを今回発明したので以下に提示する。
【課題を解決するための手段】
【００１９】
上記問題点の少なくとも1つを解決するため、本発明の１つの側面によれば、動作モードとしてキャリブレーション・モードを有し、前記キャリブレーション・モードに設定されているときに、入力されたコマンド・アドレス信号を外部クロック信号に同期した信号でラッチする第１の回路部、及び、前記ラッチしたコマンド・アドレス信号をデータ端子から外部に出力する第２の回路部を備えた半導体装置が提供される。
【００２０】
いくつかの形態の１つによれば、半導体装置は、第１の制御信号を受け、前記第１の制御信号がキャリブレーション・モードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第２の制御信号の活性状態から非活性状態への変化に応答して、第３の制御信号を活性化させる第１の回路と、前記第３の制御信号が活性状態のとき、外部クロック信号に同期して第４の制御信号を活性化させる第２の回路と、入力されるコマンド・アドレス信号を前記第４の制御信号の活性化に応答してラッチする第３の回路と、前記第１の制御信号がキャリブレーション・モードを示す場合に、前記第３の回路でラッチしたコマンド・アドレス信号をデータ端子に出力する第４の回路を備えている。
【００２１】
別の形態によれば、上記半導体装置に対して、前記外部クロック信号に対する前記コマンド・アドレス信号のタイミングを調整する方法が提供される。この方法は、以下の工程を含む。すなわち、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を設定した上で前記半導体装置に供給し、前記半導体装置の前記データ端子から出力される前記コマンド・アドレス信号の値をモニタし、前記モニタ結果に基づき、前記外部クロック信号に対する前記コマンド・アドレス信号の入力タイミングを取得し、前記外部クロック信号と前記コマンド・アドレス信号のタイミング差を調整する。
【発明の効果】
【００２２】
本発明によれば、外部クロック信号（ＣＬＫ）とコマンド・アドレス（ＣＡ）とのタイミング差を実際にモニタした上で調整する作業を容易化し、コントローラから半導体装置に対して適切なタイミングでコマンド・アドレス（ＣＡ）を入力することができる。
【図面の簡単な説明】
【００２３】
【図１】ＤＲＡＭの構成の一例を示す図である。
【図２】メモリモジュールの一例を示す図である。
【図３】本発明の一実施形態を説明する図である。
【図４】本発明の一実施形態の動作を説明する図である。
【図５】本発明の一実施形態の回路構成（図３の１０）を説明する図である。
【図６】本発明の一実施形態の回路構成（図３の２０）を説明する図である。
【図７】本発明の一実施形態の回路構成（図３の３０）を説明する図である。
【図８】本発明の一実施形態の回路構成（図３の４０）を説明する図である。
【図９】本発明の一実施形態の回路構成（図３の５０）を説明する図である。
【図１０】本発明の一実施形態のＤＲＡＭの構成の一例を示す図である。
【発明を実施するための形態】
【００２４】
本発明の概要について説明する。本発明の好ましい形態の１つによれば、半導体装置は、動作モードとしてキャリブレーション・モードを有し、前記キャリブレーション・モードに設定されているときに、入力されたコマンド・アドレス信号を外部クロック信号に同期した信号でラッチする第１の回路部（例えば図３の１０、３０、４０）、及び、前記ラッチしたコマンド・アドレス信号をデータ端子から外部に出力する第２の回路部（図３の５０）を備える。より詳しくは、半導体装置は、第１の制御信号（ＭＤＣＡＣＡＬ）がキャリブレーション・モードを示す場合に、活性状態のとき内部クロック信号の供給を許可する第２の制御信号（ＣＫＥ）の活性状態（Ｈｉｇｈ）から非活性状態（Ｌｏｗ）への変化に応答して、第３の制御信号（ＭＤＣＡＣＡＬＣ）を活性化させる第１の回路（図３の１０）と、前記第３の制御信号（ＭＤＣＡＣＡＬＣ）が活性状態のとき、外部クロック信号（ＣＬＫ）に同期して第４の制御信号（ＬＡＴ＿ＴＲＩＧ）を活性化させる第２の回路（図３の３０）と、入力されるコマンド・アドレス信号（ＣＡ）を前記第４の制御信号（ＬＡＴ＿ＴＲＩＧ）の活性化に応答してラッチする第３の回路（図３の４０）と、前記第１の制御信号（ＭＤＣＡＣＡＬ）がキャリブレーション・モードを示す場合に、前記第３の回路でラッチしたコマンド・アドレス信号（ＤＣＡ）をデータ端子（ＤＱ）に出力する第４の回路（図３の５０）を備え、前記第３の制御信号（ＭＤＣＡＣＡＬＣ）を受け、前記第３の制御信号（ＭＤＣＡＣＡＬＣ）が活性状態のときに、入力されるチップセレクト信号（ＣＳＢ）の活性、非活性状態に関わらず、コマンドデコーダを非活性とする第５の回路（図３の２０）を備えた構成としてもよい。
【００２５】
本発明の好ましい形態１の１つによれば、キャリブレーション時、コントローラ（図２のメモリコントローラ１０２）は、例えばメモリバッファ（図２の１０４）に対して外部クロック信号（ＣＬＫ）と前記コマンド・アドレス信号（ＣＡ）のタイミング差を設定し、当該コンローラ（図２の１０２）から、メモリモジュール（図２のＤＩＭＭ１０３）に供給される外部クロック信号（ＣＬＫ）と前記コマンド・アドレス信号（ＣＡ）は、半導体装置（例えば図２のＤＲＡＭ１０５）に供給され、当該半導体装置のデータ端子（ＤＱ）から出力される前記コマンド・アドレス信号（ＣＡ）の値を、例えば当該コンローラ（図２の１０２）でモニタする。例えば当該コンローラ（図２の１０２）は、半導体装置（例えば図２のＤＲＡＭ１０５）のデータ端子（ＤＱ）（複数ビットデータ）の所定ピンに並列に出力される前記コマンド・アドレス信号（ＣＡ）を受け取り、当該半導体装置（例えば図２のＤＲＡＭ１０５）に供給した前記コマンド・アドレス信号（ＣＡ）（期待値）に一致するか否かを判定することで、半導体装置（例えば図２のＤＲＡＭ１０５）において、前記コマンド・アドレス信号（ＣＡ）が、外部クロック信号（ＣＬＫ）とのタイミング差の設定の下で、正しく取り込まれたか否かをモニタする。外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）のタイミング差を所定時間範囲に亘って振ってモニタすることで、前記外部クロック信号（ＣＬＫ）に対する前記コマンド・アドレス信号（ＣＡ）の入力タイミング情報（例えばＣＡ信号をＣＬＫに対してどれだけ速めるかというＰｒｅ−ｌａｕｎｃｈ情報）を取得し、前記外部クロック信号（ＣＬＫ）と、前記コマンド・アドレス信号（ＣＡ）のタイミング差を調整する。この場合、コントローラ側で、外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）の最適なタイミング差を決定し、該決定に基づき、メモリモジュール（図２のＤＩＭＭ１０３）上のメモリバッファ（図２の１０４）等において、外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）間のタイミング調整を行い半導体装置（ＤＲＡＭ）に供給するようにしてもよい。
【００２６】
本発明の好ましい形態１の１つによれば、コマンド・アドレス（ＣＡ）が、カラムアドレス信号の少なくとも一部又は全てを含み、前記カラムアドレス（ＣＡ）は、モードレジスタ（１−５）に設定されたモード信号の読み出し経路を介して入出力バッファよりデータ端子ＤＱに出力する構成としてもよい。以下実施形態に即して説明する。
【００２７】
＜実施形態＞
図３は、本発明の一実施形態の構成を示す図である。図３を参照すると、半導体装置は、ＣＫＥ回路１０、ＣＳＢ回路２０、ＣＬＫ回路３０、ラッチ回路４０、ＤＯＵＴ回路５０を備えている。
【００２８】
図１０は、図３の回路群を、図１のＤＲＡＭ構成に配置した場合の構成の一例を模式的に示す図である。なお、図１０は、単に説明の容易化のために、前述した図１のＤＲＡＭへの適用例を示すものであり、本発明が、図１０の構成に制限されるものでないことは勿論である。図１０において、回路ブロック１−１５は、図３の回路１０、２０、３０、４０、５０を備えた構成としてもよい。あるいは、ＣＫＥ回路１０、ＣＬＫ回路３０を、内部クロック生成器１−１４内に配置してもよい。ＤＯＵＴ回路５０は入出力バッファ１−１３内に配置してもよい。なお、図１０において、図１と同一の構成には同一の参照符号が付されており、同一要素の説明は省略し、相違点について説明する。
【００２９】
図１と同様、モードレジスタリードコマンド（例えばＭＰＲコマンド）によってモードレジスタ１−５から読み出したモード信号が所定のデータ端子ＤＱに出力されるが、本実施形態では、キャリブレーション実行時、ＣＡ信号を外部クロック信号ＣＬＫに同期した信号でラッチした信号を、モードレジスタ１−５から読み出したモード信号を所定のデータ端子ＤＱに出力する経路上に転送して所定のデータ端子ＤＱから出力するようにしている。こうすることで、ＣＡ信号のモニタ機能の実現にあたり、回路規模、面積の増大を抑制している。
【００３０】
コントローラ（図２の１０２）からキャリブレーション・コマンドがＤＲＡＭ（図２の１０５）に入力されると、ＤＲＡＭ（図２の１０５）内において、コマンドデコーダ（図１０の１−９）でデコードされ、モードレジスタ（図１０の１−５）の設定値に基づき、キャリブレーション・モード信号ＭＤＣＡＣＡＬが例えばコントロールロジック（図１０の１−１０）から出力される。
【００３１】
再び図３を参照すると、ＣＫＥ回路１０は、クロックイネーブル信号ＣＫＥと、ＭＤＣＡＣＡＬを入力し、該ＭＤＣＡＣＡＬが活性状態（Ｈｉｇｈ）のとき、クロックイネーブル信号ＣＫＥがＨｉｇｈからＬｏｗとなると、出力信号ＭＤＣＡＣＡＬＣを活性化（Ｈｉｇｈ）させる。なお、前述したように、クロックイネーブル信号ＣＫＥがＨｉｇｈからＬｏｗとなると、内部クロック信号ＩＣＬＫの供給は停止される。
【００３２】
ＣＳＢ回路２０は、チップセレクト信号ＣＳＢ（Ｌｏｗアクティブ：図１０の／ＣＳに等しい）とＭＤＣＡＣＡＬＣを入力し、ＭＤＣＡＣＡＬＣが活性状態（Ｈｉｇｈ）の時は、チップセレクト信号ＣＳＢをマスクし、コマンドデコーダ（図１０の１−９）に入力する信号ＣＳＲをＨｉｇｈ固定とする。ＣＳＲがＨｉｇｈのとき、コマンドデコーダ（図１０の１−９）は非活性化される（動作を停止する）。
【００３３】
ＣＬＫ回路３０は、外部クロック信号ＣＬＫを入力し、ＣＫＥ回路１０からの出力信号ＭＤＣＡＣＡＬＣが活性状態（Ｈｉｇｈ）のとき、外部クロック信号ＣＬＫに応答して、アドレスラッチ用クロック信号ＬＡＴ＿ＴＲＩＧを生成する。ＭＤＣＡＣＡＬＣがＬｏｗのときは、ＬＡＴ＿ＴＲＩＧは例えばＬｏｗ固定とされる。
【００３４】
ラッチ回路４０は、ＣＡ信号（例えばカラムアドレス）をアドレスラッチ用クロック信号ＬＡＴ＿ＴＲＩＧに応答してラッチして出力する。ラッチ回路４０からラッチ出力される信号をＤＣＡという。コマンド・アドレス信号（ＣＡ）は、例えばカラムアドレス信号の少なくとも一部からなる（例えばカラムアドレスが１０ビットの場合、例えば下位８ビット等であってもよい）。あるいは、メモリコントローラ（図２の１０２）側からＤＲＡＭ（図２の１０５）にカラムアドレス信号と同時に入力されるコマンド信号からなる。
【００３５】
ＤＯＵＴ回路５０は、信号ＭＤＣＡＣＡＬがＨｉｇｈのとき（キャリブレーション・モードを示すとき）、ラッチ回路４０の出力信号ＤＣＡを出力ＤＯＵＴに出力し、入出力バッファ１−１３の出力バッファ（不図示）からデータ端子ＤＱに出力される。前述したように、本実施形態においては、モードレジスタ（図１０の１−５）から読み出したモード信号をデータ端子ＤＱに出力する経路を介して、ＤＣＡをデータ端子ＤＱに出力している。なお、上記特許文献１には、モードレジスタ（図１０の１−５）から読み出したモード信号と、メモリセルアレイから読み出したリードデータとの衝突が生じないようにするための構成（モード信号出力回路）が開示されているが、本実施形態において、入出力バッファ１−１３内に上記特許文献１に開示されたモード信号出力回路を備えた構成としてもよいことは勿論である。
【００３６】
図４は、図３に示した実施形態の動作を説明するタイミング図である。図４には、図３の信号ＣＬＫ、ＣＫＥ、ＣＳＢ（図１０の／ＣＳ）、ＭＤＣＡＣＡＬ、ＭＤＣＡＣＡＬＣ、ＬＡＴ＿ＴＲＩＧ、ＤＣＡ、ＤＱの波形が示されている。ＭＤＣＡＣＡＬがＨｉｇｈの状態で、クロックイネーブル信号ＣＬＫをＨｉｇｈからＬｏｗとすると、ＣＫＥ回路１０は、信号ＭＤＣＡＣＡＬＣを活性化し（Ｈｉｇｈ）、ＣＳＢ回路２０はチップセレクト信号ＣＳＢが活性化しても、図３のＣＳＲをＨｉｇｈとしてコマンドデコーダ（図１０の１−９）を非活性状態とする。
【００３７】
ＣＬＫ回路３０は、アドレスラッチ用のトリガー信号ＬＡＴ＿ＴＲＩＧを外部クロック信号ＣＬＫに同期して生成し、ラッチ回路４０は、コマンド・アドレス信号ＣＡをＬＡＴ＿ＴＲＩＧのＬｏｗからＨｉｇｈへの遷移に応答してラッチし、ＤＯＵＴ回路５０は、ラッチ回路４０でラッチしたコマンド・アドレスＤＡＣをデータ端子ＤＱから出力する。
【００３８】
以下、図３の各回路の構成を説明する。図５は、ＣＫＥ回路１０の構成を説明する図である。ＣＫＥをインバータＩＮＶ１で反転した信号とＭＤＣＡＣＡＬをＮＡＮＤ（否定論理積）回路に入力し、ＮＡＮＤ回路の出力をインバータＩＮＶ２で反転した信号ＭＤＣＡＣＡＬＣを出力する。
【００３９】
図６は、ＣＳＢ回路２０の構成を説明する図である。ＭＤＣＡＣＡＬＣをインバータＩＮＶで反転した信号と、Ｌｏｗでアクティブとされるチップセレクト信号ＣＳＢを入力するＮＡＮＤ（否定論理積）回路の出力をＣＳＲとする。ＭＤＣＡＣＡＬＣがＨｉｇｈのとき、ＮＡＮＤ回路の出力はＣＳＢの値に関わらずＨｉｇｈ固定となる。
【００４０】
図７は、ＣＬＫ回路３０の構成を説明する図である。外部クロック信号ＣＬＫとＭＤＣＡＣＡＬＣのＡＮＤ演算結果（ＮＡＮＤ回路とインバータＩＮＶ）の結果をＬＡＴ＿ＴＲＩＧとする。ＭＤＣＡＣＡＬＣがＨｉｇｈのとき、ＬＡＴ＿ＴＲＩＧは、外部クロック信号ＣＬＫに同期した信号である。
【００４１】
図８は、ラッチ回路４０の構成の一例を示す図である。ＬＡＴ＿ＴＲＩＧがＨｉｇｈのとき、クロックドインバータＣＩＮＶが活性化し、ＣＡはクロックドインバータＣＩＮＶで反転出力され、インバータＩＮＶ３を介して端子ＤＣＡに出力される。ＬＡＴ＿ＴＲＩＧがＬｏｗのとき、クロックドインバータＣＩＮＶはオフし、ＣＭＯＳトランスファスイッチＳＷがオンし、インバータＩＮＶ３、ＩＮＶ４がフリップフロップを構成し、ＬＡＴ＿ＴＲＩＧがＬｏｗとなる直前のＣＡの値を保持する。なお、ラッチ回路４０の実装において、ラッチ内のノード（例えばインバータＩＮＶ４の出力）をリセットするためのリセット信号等を設けてもよい。
【００４２】
図９は、ＤＯＵＴ回路５０の構成を説明するブロック図である。ＤＯＵＴ回路５０では、モードレジスタからモード信号と、ラッチ回路４０からの出力ＤＣＡを、ＭＤＣＡＣＡＬの値に基づきセレクタ（Ｓｅｌｅｃｔｏｒ）で選択する。ＭＤＣＡＣＡＬがＨｉｇｈのときは（キャリブレーション・モード時）、ＤＣＡをＤＯＵＴに出力する。ＭＤＣＡＣＡＬがＬｏｗのときは、モードレジスタから読み出した信号ＣＤＱをＤＯＵＴに出力する。なお、図９では、ＤＯＵＴ回路５０の実装において、選択された信号のラッチ回路、トランスファスイッチ、該ラッチ回路内のノードをリセットするためのリセット信号、バッファ等を備えた構成としてもよい。
【００４３】
キャリブレーション時、メモリコントローラ（図２の１０２）は、メモリモジュール上のメモリバッファ（図２の１０４）に外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）のタイミング差（例えば図２のメモリバッファ１０４におけるＰｒｅ−ｌａｕｎｃｈ情報）を設定し、メモリコントローラ（図２の１０２）は、キャリブレーション・コマンドを、メモリバッファ（図２の１０４）を介して、ＤＲＡＭ（図２の１０５）に与える。続いて、メモリコントローラ（図２の１０２）から、メモリバッファ（図２の１０４）を介して、ＤＲＡＭ（図２の１０５）に与えられたＣＡ信号は、当該ＤＲＡＭ（図２の１０５）において、外部クロックＣＬＫに同期した信号ＬＡＴ＿ＴＲＩＧでラッチされ、当該ＤＲＡＭ（図２の１０５）のデータ端子ＤＱから出力され、メモリバッファ（図２の１０４）、マザーボード（図２の１０１）上のデータバス（図２のＤＱで示す）を介してメモリコンローラ（図２の１０２）内のテスト回路（不図示）に入力される。メモリコンローラ（図２の１０２）内のテスト回路（不図示）は、例えば、ＤＲＡＭのデータ端子ＤＱから出力されたＣＡ信号と、当該ＤＲＡＭに供給したＣＡ信号（期待値）とが一致するか比較し、当該ＣＡ信号が当該ＤＲＡＭにおいて正しくキャプチャされたか否かを検査する。
【００４４】
上記検査を、外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）のタイミング差を予め設定された所定時間範囲で可変させて行うことで（マージンテスト）、ＤＲＡＭの動作マージン、及び、外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）のタイミング差の最適範囲の検出が可能となり、メモリバッファ（図２の１０４）等により外部クロック信号（ＣＬＫ）とコマンド・アドレス信号（ＣＡ）のタイミング差の調整が可能となる。これにより、例えば図２のＤＩＭＭ１０３において、メモリバッファ１０４から最も遠く配置されたＤＲＡＭ１０５での動作（セットアップ・マージン等）を保証することができる。なお、メモリバッファ（図２の１０４）において、タイミング調整のための構成については特許文献２が参照される。
【００４５】
以上、タイミング・キャリブレーションを、製品出荷後等（実使用環境下等）において、メモリコントローラ（図２の１０２）内のテスト回路等の制御により行う例を説明したが、ＣＰＵ等の上位装置の制御でタイミングのキャリブレーションを行うようにしてもよい。あるいは、上記製品出荷後（実使用環境下等）以外にも、図２のマザーボードの検査・評価時等にボードテスタ等の試験装置、試験治具を用いて、タイミング・キャリブレーションを行うよいことは勿論である。
【００４６】
また上記実施形態では、一具体例として、ＤＩＭＭとメモリコントローラを備えたメモリシステムを例に説明したが、本発明は、かかる構成にのみ制限されるものでなく、クロック信号ＣＬＫとコマンドアドレスＣＡ間のタイミング調整が必要な半導体装置を備えたシステムに適用可能であることは勿論である。
【００４７】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４８】
１−１  メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）
１−２  センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１−３  カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）
１−４  ロウデコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ）
１−５  モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１−６  ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）
１−７  カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１−８  データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１−９  コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）
１−１０  コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）
１−１１  ラッチ回路（Ｌａｃｔｈ  ｃｉｒｃｕｉｔ）
１−１２  ＤＬＬ
１−１３  入出力バッファ（Ｉｎｐｕｔ  ＆  Ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）
１−１４  内部クロック生成器（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
１−１５  回路ブロック（ＣＡサンプリング回路）
１０  ＣＫＥ回路
２０  ＣＳＢ回路
３０  ＣＬＫ回路
４０  ラッチ回路
５０  ＤＯＵＴ回路
１０１  マザーボード
１０２  メモリコントローラ
１０３  ＬＲ＿ＤＩＭＭ
１０４  メモリバッファ
１０５  ＤＲＡＭ
１０７  ＤＱスタブ
１０８  スタブ抵抗
１０９  コネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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