(57)【要約】【課題】データ平滑化回路において、読み出し制御を行う部分の回路規模を削減することを目的とする。【解決手段】入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマ・デルタ演算器、を有し、前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力する。【選択図】    図７
2013121003.tif 000002
【特許請求の範囲】
【請求項１】
入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、
前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマ・デルタ演算器、
を有し、
前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化回路。
【請求項２】
請求項１記載のデータ平滑化回路において、
前記第１及び第２の情報を保持するレジスタと、
を有し、
前記入力フレームの種類に応じて前記レジスタに保持する前記第１及び第２の情報を変更することを特徴とするデータ平滑化回路。
【請求項３】
入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化方法において、
前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す指示信号をシグマ・デルタ演算により生成し、
前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化方法。
【請求項４】
請求項３記載のデータ平滑化方法において、
前記第１及び第２の情報をレジスタに保持し、
前記入力フレームの種類に応じて前記レジスタに保持する前記第１及び第２の情報を変更することを特徴とするデータ平滑化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ネットワーク装置のデータ平滑化回路及びデータ平滑化方法に関する。
【背景技術】
【０００２】
近年、インターネットトラヒックの爆発的増大に対応可能である波長多重伝送（ＷＤＭ）方式を前提とし、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）又はＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）等の同期網のみならずＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ）又はイーサネット（登録商標）系の非同期網のクライアント信号を、エンド・エンドで通信をする際に、上位レイヤーが下位レイヤーを一切意識しなくて済む、所謂トランスペアレントに伝送するプラットフォームとして、ＯＴＮ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ：光転送ネットワーク）がＩＴＵ−Ｔにおいて勧告化されている。そのインタフェースやフレームフォーマットはＩＴＵ−Ｔの勧告Ｇ．７０９により標準化されており、商用システムへの導入が急速に進んでいる。
【０００３】
図１にネットワークシステムの一例の構成図を示す。図１において、ネットワーク装置としてのＡＤＭ（Ａｄｄ  Ｄｒｏｐ  Ｍｕｌｔｉｐｌｘｅｒ）装置１はネットワーク装置としてのＡＤＭ装置２，３，４と共にＯＴＮネットワーク（ＷＡＮ：Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）を構成している。また、ＡＤＭ装置１はネットワーク装置としてのＡＤＭ装置５，６，７と共にＳＯＮＥＴ（又はＳＤＨ）ネットワークを構成している。また、ＡＤＭ装置４はＡＳＷ（Ａｇｇｒｅｇａｔｅ  ＳＷｉｔｃｈ）装置８、及びイーサネット（登録商標）ネットワーク等のＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）を構成するＬ２ＳＷ（Ｌａｙｅｒ２  ＳＷｉｔｃｈ）装置９に接続されている。
【０００４】
ＡＤＭ装置１はＳＯＮＥＴやＳＤＨ等のＣＢＲ（Ｃｏｎｓｔａｎｔ  Ｂｉｔ  Ｒａｔｅ）信号をＢＭＰ（Ｂｉｔ−ｓｙｎｃｈｒｏｎｏｕｓ  Ｍａｐｐｉｎｇ  Ｐｒｏｃｅｄｕｒｅ）マッピングでＯＴＮフレームに乗せてＯＴＮネットワーク内で通信を行う。また、ＡＤＭ装置１はＯＴＮフレームをデマッピングしてＳＯＮＥＴ信号とし、ＳＯＮＥＴ信号をＳＯＮＥＴネットワークに送出する。
【０００５】
図２にＯＴＮネットワークのＡＤＭ装置の一例の構成図を示す。図２において、ＯＴＵインタフェース１１Ａは、ＯＴＮネットワークからＯＴＵ（Ｏｐｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ：光転送ユニット）を受信する。受信されたＯＴＵはＯＴＵインタフェース１１ＡにてＯＤＵ（Ｏｐｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｄａｔａ  Ｕｎｉｔ）を抽出され、内部フレーム処理部１２Ａにて内部フレームに変換されてＯＤＵクロスコネクト部（ＯＤＵ  ＸＣ）１３に供給され、クロスコネクトされる。
【０００６】
また、内部フレーム処理部１２ＡはＯＤＵクロスコネクト部１３から供給される内部フレームからＯＤＵを抽出する。抽出されたＯＤＵはＯＴＵＩＮＦ部１１ＡでＯＴＵにマッピングされる。マッピングされたＯＴＵはＯＴＵインタフェース１１ＡからＯＴＮネットワークに送出される。なお、ＯＴＵインタフェース１１Ｂ，１４Ａ，１４Ｂ、内部フレーム処理部１２Ｂ，１５Ａ，１５Ｂについても同様である。
【０００７】
クライアントインタフェース１６Ａは、ＬＡＮからＬＡＮ信号（１０ＧｂＥ）を受信する。受信されたＬＡＮ信号はクライアントインタフェース１６ＡにてＯＤＵにマッピングされ、内部フレーム処理部１７Ａで内部フレームに変換される。この後、ＯＤＵクロスコネクト部１３に供給され、クロスコネクトされる。
【０００８】
また、内部フレーム処理部１７ＡはＯＤＵクロスコネクト部１３から供給される内部フレームからＯＤＵを抽出する。抽出されたＯＤＵはクライアントインタフェース１６ＡでＬＡＮ信号にデマッピングされる。デマッピングされたＬＡＮ信号はクライアントインタフェース１６ＡからＬＡＮに送出される。なお、クライアントインタフェース１６Ｂ，内部フレーム処理部１７Ｂについても同様である。
【０００９】
クライアントインタフェース１８Ａは、ＳＯＮＥＴネットワークからＳＯＮＥＴ信号（ＯＣ４８）を受信する。受信されたＳＯＮＥＴ信号はクライアントインタフェース１８ＡにてＯＤＵにマッピングされ、内部フレーム処理部１９Ａで内部フレームに変換される。この後、ＯＤＵクロスコネクト部１３に供給され、クロスコネクトされる。
【００１０】
また、内部フレーム処理部１９ＡはＯＤＵクロスコネクト部１３から供給される内部フレームからＯＤＵを抽出する。抽出されたＯＤＵはクライアントインタフェース１８ＡでＳＯＮＥＴ信号にデマッピングされる。デマッピングされたＳＯＮＥＴ信号はクライアントインタフェース１８ＡからＳＯＮＥＴネットワークに送出される。なお、クライアントインタフェース１８Ｂ，内部フレーム処理部１９Ｂについても同様である。
【００１１】
ＯＤＵクロスコネクト部１３は制御部２０からの制御に従って各内部フレームのクロスコネクトを行う。
【００１２】
なお、例えばＯＴＵインタフェース１１Ａと内部フレーム処理部１２Ａ等のインタフェースと内部フレーム処理部それぞれはＩＦ（ＩｎｔｅｒＦａｃｅ）盤に配設され、ＯＤＵクロスコネクト部１３はＳＷ（ＳＷｉｔｃｈ）盤に配設され、制御部２０はＣＰＵ盤に配設されている。
【００１３】
図３にＩＦ盤、つまりＯＴＵインタフェース１１Ａ，１１Ｂ，１４Ａ，１４Ｂと、内部フレーム処理部１２Ａ，１２Ｂ，１５Ａ，１５Ｂ、又は、クライアントインタフェース１６Ａ，１６Ｂ，１８Ａ，１８Ｂと、内部フレーム処理部１７Ａ，１７Ｂ，１９Ａ，１９Ｂに対応する部分の構成図を示す。図３においては、ＯＴＵインタフェース又はクライアントインタフェースに対応する部分をインタフェース処理回路２１と呼び、内部フレーム処理部に対応する部分をフォーマット変換回路２２と呼ぶ。
【００１４】
図３において、インタフェース処理回路２１は、入力インタフェース（ＩＦ）２３で入力フレームの同期検出を行った後、終端回路２４で有効データを除いた制御信号を含むフレームヘッダや、ＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ；前方エラー訂正）等のエラー訂正情報の終端を行う。なお、有効データを所定のデータとも呼ぶ。この終端処理を行うことで、その終端した部分は次の処理ではデータとしては無効な領域となる。この無効な領域をギャップと呼ぶ。
【００１５】
一方、フォーマット変換回路２２のクロック乗せ換え部２６は、有効データだけを期待した固定的なメモリ容量の共通回路となっている。クロック乗せ換え部２６からは装置内部のシステムクロックに同期して有効データを読み出し、内部フレーム生成部２７で有効データを内部フレームにマッピングする。クロック乗せ換え部２６は固定的なメモリ容量の共通回路である。このため、クロック乗せ換え部２６のメモリ容量を最小とするためには、インタフェース処理回路２１から出力するデータは、ギャップをスタッフとして有効データ内に分散配置して平滑化したデータを出力する必要がある。これは無効データが連続するギャップのままであると、その分だけ大きなメモリ容量が必要となるからである。そこで、インタフェース処理回路部２１に、終端回路２４で生じたギャップを平滑化するためのデータ平滑化回路２５を持つ。
【００１６】
図４に従来のデータ平滑化回路の一例の構成図を示す。データ平滑化回路には、フレームパルスＩ＿ＦＰ、データイネーブルＩ＿ＥＮ、データＩ＿ＤＴ、クロックＣＬＯＣＫが入力される。ＦＩＦＯ３２の書き込み制御は、書き込み制御部３１により入力されたフレームパルスＩ＿ＦＰ、データイネーブルＩ＿ＥＮを基にＦＩＦＯライトアドレスＷＡＤ及びライトイネーブルＷＥＮを生成してＦＩＦＯ３２にデータＩ＿ＤＴを書き込む。
【００１７】
一方、ＦＩＦＯ３２の読み出し制御は、データ／スタッフ判定器３４によりデータを平滑化した状態で読み出しを行う。データ／スタッフ判定器３４には、読み出すバイト位置におけるデータ／スタッフの判定情報がＲＯＭテーブル３４ａとして格納されている。データ／スタッフの判定情報は、例えばＯＴＵ１の場合、データ１バイト目はスタッフ、２〜１５バイト目はデータ、１６バイト目はスタッフ、３〜３０バイト目はデータというように、各バイトがデータとスタッフのどちらに割り当てるかの情報を提供する。図５にスタッフ挿入位置（Ｒｅａｄ  ｄｉｓａｂｌｅ）の判定表を示す。この判定表はスタッフが挿入されるバイト位置をまとめたものである。
【００１８】
データ／スタッフ判定器３４はバイトカウンタ３３の出力値が図５の判定表におけるバイト位置と一致した場合、読み出し制御部３５が出力するＦＩＦＯ３２のＲＥＮ（Ｒｅａｄ  Ｅｎａｂｌｅ）を値０（ｄｉｓａｂｌｅ）とすることで、スタッフバイトの挿入を行う。
【００１９】
ところで、異なるビットレートで動作する複数の異なるプロトコルを組み合わせ、他のビットレートを持つフォーマットで出力するプロトコル独立型マルチプレクサが提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０００−３３２７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図６Ａ及び図６Ｂに図４のデータ平滑化回路の各部の信号タイミングチャートを示す。ＦＩＦＯ３２のライト側は、図６Ａにおいて、入力されるＩ＿ＦＰ、Ｉ＿ＥＮを基にＷＡＤ（Ｗｒｉｔｅ  ａｄｄｒｅｓｓ）の生成を行い、Ｉ＿ＥＮ＝’１’で示される有効データについてのみ書き込みが行われる。
【００２２】
ＦＩＦＯ３２のリード側は、図６Ｂにおいて、入力されるＩ＿ＦＰをＦＩＦＯ読み出しタイミング調整分シフトしたＩ＿ＦＰ＿ＳＦＴを基にカウントするバイトカウンタ３３の出力値からデータ／スタッフの判断を行いＲＥＮの生成を行う。バイトカウンタ３３の出力値をＲＯＭテーブル３４ａのアドレスとして判定表の情報を読み出す。ＲＯＭテーブル３４ａから読み出した値が’１’の場合はデータなのでＲＥＮ＝’１’となり、ＦＩＦＯ３２のリードが行われる。ＲＯＭテーブル３４ａから読み出した値が’０’の場合、ＲＥＮ＝’０’となり、スタッフバイトの挿入を行う。
【００２３】
このデータ／スタッフ判定器３４は、扱うフレームの種類、例えばＯＴＵ１フレームの場合には２０４０バイト分のＲＯＭテーブル３４ａを準備する必要がある。また、フレームの種類毎にサイズと値の異なるＲＯＭテーブル３４ａを個別に用意する必要がある。また、読み出し側制御用のバイトカウンタ３３も必要となる。このため、データ平滑化回路としての回路規模が増大するという問題があった。
【００２４】
開示のデータ平滑化回路は、読み出し制御を行う部分の回路規模を削減することを目的とする。
【課題を解決するための手段】
【００２５】
開示の一実施形態によるデータ平滑化回路は、入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、
前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマ・デルタ演算器、を有し、
前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力する。
【発明の効果】
【００２６】
本実施形態によれば、読み出し制御を行う部分の回路規模を削減することができる。
【図面の簡単な説明】
【００２７】
【図１】ネットワークシステムの一例の構成図である。
【図２】ＯＴＮネットワークのＡＤＭ装置の一例の構成図である。
【図３】インタフェース処理回路とフォーマット変換回路の構成図である。
【図４】従来のデータ平滑化回路の一例の構成図である。
【図５】スタッフ挿入位置判定表を示す図である。
【図６Ａ】図４のデータ平滑化回路の各部の信号タイミングチャートを示す図である。
【図６Ｂ】図４のデータ平滑化回路の各部の信号タイミングチャートを示す図である。
【図７】データ平滑化回路の一実施形態の構成図である。
【図８】シグマ・デルタ回路の一実施形態の構成図である。
【図９】ＰＳ＝５，Ｃｍ＝２の場合の信号タイミングチャートを示す図である。
【図１０】シグマ・デルタ回路の動作を模式的に示す図である。
【図１１】ＯＴＵ１フレームのフレームフォーマットを示す図である。
【図１２Ａ】ＯＴＵ１フレームのデータ平滑化の信号タイミングチャートを示す図である。
【図１２Ｂ】ＯＴＵ１フレームのデータ平滑化の信号タイミングチャートを示す図である。
【図１３Ａ】ＯＴＵ２フレームのデータ平滑化の信号タイミングチャートを示す図である。
【図１３Ｂ】ＯＴＵ２フレームのデータ平滑化の信号タイミングチャートを示す図である。
【図１４】ＯＴＵ１，ＯＴＵ２，ＯＴＵ３，ＯＴＵ４それぞれにおけるパラメータＰＳ，Ｃｍの値を示す図である。
【発明を実施するための形態】
【００２８】
以下、図面に基づいて実施形態を説明する。
【００２９】
＜データ平滑化回路＞
図７にデータ平滑化回路４０の一実施形態の構成図を示す。データ平滑化回路４０は図３におけるデータ平滑化回路２５として用いられる。データ平滑化回路４０には端子４１，４２，４３からデータイネーブルＩ＿ＥＮ、データＩ＿ＤＴ、クロックＣＬＯＣＫが入力される。書き込み制御部４４は、入力されたデータイネーブルＩ＿ＥＮ、クロックＣＬＯＣＫを基にＦＩＦＯ４５のライトアドレスＷＡＤ及びライトイネーブルＷＥＮを生成して、ＦＩＦＯ４５にデータＷＤＴを書き込む。データイネーブルＩ＿ＥＮはギャップとしてのフレームヘッダ領域及びＦＥＣ領域ではディスエーブルつまり値０となる。
【００３０】
シグマ・デルタ演算器４６はレジスタ４７，４８からパラメータＰＳ，Ｃｍを供給される。なお、パラメータＰＳ，Ｃｍは制御部２０から設定される値であり、Ｃｍはフレーム内に含まれる有効データ数（バイト数）つまり第１の情報に対応し、ＰＳはフレーム長（バイト数）つまり第２の情報に対応する。
【００３１】
シグマ・デルタ演算器４６はクロックＣＬＯＣＫを供給されてシグマ・デルタ演算を行うことで、値１でデータを指示し、値０でスタッフを指示する指示信号としてのイネーブル信号ＥＮを生成する。このイネーブル信号ＥＮは読み出し制御部４９に供給される。上記イネーブル信号ＥＮによってスタッフを指示することで、ギャップをスタッフとして有効データ内に分散配置して平滑化したデータを読み出すことが可能となる。
【００３２】
読み出し制御部４９はイネーブル信号ＥＮ、クロックＣＬＯＣＫを基にＦＩＦＯ４５のリードアドレスＲＡＤ及びリードイネーブルＲＥＮを生成して、ＦＩＦＯ４５からデータＲＤＴを読み出す。読み出されたデータＲＤＴは端子５２からデータＯ＿ＤＴとして出力される。また、読み出し制御部４９からのリードイネーブルＲＥＮはフリップフロップ５０で１クロック分遅延されてデータＲＤＴと位相同期をとって端子５１からイネーブルＯ＿ＥＮとして出力される。
【００３３】
＜シグマ・デルタ回路＞
図８にシグマ・デルタ回路４６の一実施形態の構成図を示す。また、図９にＰＳ＝５，Ｃｍ＝２の場合の信号タイミングチャートを示す。ここで、パラメータＣｍは平滑化分子であり、有効データのバイト数に対応する。また、パラメータＰＳは平滑化分母であり、フレームのバイト数つまりフレーム長に対応する。そして、Ｃｍ／ＰＳは間引き率と呼ばれる。
【００３４】
図８において、シグマ・デルタ回路は加算器６１と比較器＆減算器６２とフリップフロップ６３，６４を有している。加算器６１はＣｍと、フリップフロップ６４からの前回余りを加算して比較器＆減算器６２に供給する。
【００３５】
比較器＆減算器６２は前回余り＋ＣｍをＰＳと比較して、前回余り＋ＣｍがＰＳ以上の場合は、データを指示する値１の信号Ａｎｓをフリップフロップ６３に供給すると共に、（前回余り＋Ｃｍ）ｍｏｄ  ＰＳ、つまり（前回余り＋Ｃｍ）−ＰＳを次回余りとしてフリップフロップ６４に供給する。一方、前回余り＋ＣｍがＰＳ未満の場合は、スタッフを指示する値０の信号Ａｎｓをフリップフロップ６３に供給すると共に、（前回余り＋Ｃｍ）を次回余りとしてフリップフロップ６４に供給する。
【００３６】
フリップフロップ６４は次回余りを１クロック分遅延し前回余りとして加算器６１に供給する。フリップフロップ６３は信号Ａｎｓをクロックに同期してラッチし、イネーブル信号ＥＮとして出力する。
【００３７】
これにより、図９に示す時刻ｔ０で前回余りが０とすると、時刻ｔ３，ｔ５においてデータ出力を指示する値１の信号Ａｎｓが出力される。図１０にシグマ・デルタ回路の動作を模式的に示す。図１０において、円筒容器の容量はＰＳ＝５に相当し、各時刻にＣｍ＝２だけの液体が円筒容器に供給され、円筒容器から液体が溢れるときにＡｎｓ＝１となる。時刻ｔ１ではＣｍ／ＰＳが２／５であるのでＡｎｓ＝０であり、時刻ｔ２ではＣｍ／ＰＳが４／５であるのでＡｎｓ＝０であり、時刻ｔ３ではＣｍ／ＰＳが６／５であるのでＡｎｓ＝１となり、その結果、Ｃｍ／ＰＳ＝１／５となる。このように、シグマ・デルタアルゴリズムを使用することにより、Ａｎｓにおける１／０の連続性を分散させることができる。この結果、データをＦＩＦＯ４５から読み出す際のリードイネーブル＝０（リードディスエーブル）を均一に発生させることができる。
【００３８】
＜ＯＴＵ１フレーム＞
インタフェース処理回路２１に入力されるフレームがＯＴＵ１である場合について説明する。図１１にＯＴＵ１フレームのフレームフォーマットを示す。ＯＴＵ１フレームは、ＯＴＵオーバーヘッド部とペイロード部とＦＥＣ部を有する。オーバーヘッド部は第１列目〜第１４列目の１４バイト×４行のＯＴＵ／ＯＤＵオーバーヘッドと、第１５列目〜第１６列目の２バイト×４行のＯＰＵオーバーヘッドを有する。ペイロード部は第１７列目〜第３８２４列目の３８０８バイト×４行を有する。ＦＥＣ部は第３８２５列目〜第４０８０列目の２５６バイト×４行を有する。
【００３９】
インタフェース処理回路２１の入力インタフェース２３に入力されたＯＴＵ１フレームのうち、図において梨地で示すＯＴＵ／ＯＤＵオーバーヘッドとＦＥＣ部は終端回路２４で終端され、ＯＰＵオーバーヘッドとペイロード部が有効データとなる。この場合、１クロックで２ＴＳ（Ｔｒｉｂｕｔａｒｙ  Ｓｌｏｔ）、つまり２バイトを処理する場合を想定すると、パラメータＰＳ，Ｃｍは次の通りになる。
【００４０】
ＰＳ＝４０８０／２＝２０４０
Ｃｍ＝（４０８０−１４−２５６）／２＝１９０５
図１２Ａ，図１２Ｂに図７のデータ平滑化回路でＯＴＵ１フレームのデータ平滑化を行う場合の信号タイミングチャートを示す。図１２Ａの（ａ）にはデータイネーブルＩ＿ＥＮ、データＩ＿ＤＴと、イネーブルＯ＿ＥＮ，データＯ＿ＤＴを示しており、データＩ＿ＤＴにおけるＦＥＣ部などのギャップ（Ｄｏｎ‘ｔ  ｃａｒｅ）を平滑化したイネーブルＯ＿ＥＮを生成することを示している。図１２Ａの（ｂ）には（ａ）に対して時間軸を拡大して、クロックＣＬＯＣＫ、データイネーブルＩ＿ＥＮ、データＩ＿ＤＴ、ライトアドレスＷＡＤ、ライトイネーブルＷＥＮ、データＷＤＴを示す。
【００４１】
図１２Ｂの（ａ）にはシグマ・デルタ回路４６におけるパラメータＣｍ、パラメータＰＳ、前回余り＋Ｃｍ、信号Ａｎｓ、イネーブル信号ＥＮそれぞれを示している。また、図１２Ｂの（ｂ）にはリードアドレスＲＡＤ，リードイネーブルＲＥＮ，読み出しデータＲＤＴ，イネーブルＯ＿ＥＮ，出力データＯ＿ＤＴそれぞれを示している。
【００４２】
ＯＴＵ１の場合、Ｃｍ＝１９０５バイト，ＰＳ＝２０４０バイトであるので、図１２Ｂの（ａ）に示すように、時点ｔ１１で前回余りが０、つまり、前回余り＋Ｃｍ＝２０４０であれば、次の時点ｔ１２では０＋Ｃｍ＝１９０５＜ＰＳとなり、スタッフ挿入なのでＥＮ＝’０’となる。次の時点ｔ１３では１９０５＋Ｃｍ＝３８１０≧ＰＳなのでデータ読み出しとなりＥＮ＝’１’となる。
【００４３】
これにより、図１２Ｂの（ｂ）に示すように、リードイネーブルＲＥＮは時点ｔ１３で’０’となり、リードアドレスＲＡＤは時点ｔ１３，ｔ１４で「１」となる。また、イネーブルＯ＿ＥＮは時点ｔ１４で’０’となり、次の時点ｔ１５に読み出しデータＲＤＴとして「Ｄ１」が出力される。
【００４４】
＜ＯＴＵ２フレーム＞
インタフェース処理回路２１に入力されるフレームがＯＴＵ２である場合について説明する。ＯＴＵ２のフレームフォーマットはＯＴＵ１のフレームフォーマットと同じであるが１クロックで８ＴＳの処理を行うため、パラメータＰＳ，Ｃｍは次の通りになる。
【００４５】
ＰＳ＝４０８０／８＝５１０
Ｃｍ＝（４０８０−１４−２５６）／８＝４７７
図１３Ａ，図１３Ｂに図７のデータ平滑化回路でＯＴＵ２フレームのデータ平滑化を行う場合の信号タイミングチャートを示す。図１３Ａの（ａ）にはデータイネーブルＩ＿ＥＮ、データＩ＿ＤＴと、イネーブルＯ＿ＥＮ，データＯ＿ＤＴを示しており、データＩ＿ＤＴにおけるＦＥＣ部などのギャップ部分を平滑化したイネーブルＯ＿ＥＮを生成することを示している。図１３Ａの（ｂ）には（ａ）に対して時間軸を拡大して、クロックＣＬＯＣＫ、データイネーブルＩ＿ＥＮ、データＩ＿ＤＴと、ライトアドレスＷＡＤ、ライトイネーブルＷＥＮ、データＷＤＴを示す。
【００４６】
図１３Ｂの（ａ）にはシグマ・デルタ回路４６におけるパラメータＣｍ、パラメータＰＳ、前回余り＋Ｃｍ、信号Ａｎｓ、イネーブル信号ＥＮそれぞれを示している。また、図１３Ｂの（ｂ）にはリードアドレスＲＡＤ，リードイネーブルＲＥＮ，読み出しデータＲＤＴ，イネーブルＯ＿ＥＮ，出力データＯ＿ＤＴそれぞれを示している。
【００４７】
ＯＴＵ２の場合、Ｃｍ＝４７７バイト，ＰＳ＝５１０バイトであるので、図１３Ｂの（ａ）に示すように、時点ｔ２１で前回余りが０、つまり、前回余り＋Ｃｍ＝５１０であれば、次の時点ｔ２２では０＋Ｃｍ＝４７７＜ＰＳとなり、スタッフ挿入なのでＥＮ＝’０’となる。次の時点ｔ２３では４７７＋Ｃｍ＝９５４≧ＰＳなのでデータ読み出しとなりＥＮ＝’１’となる。
【００４８】
これにより、図１３Ｂの（ｂ）に示すように、リードイネーブルＲＥＮは時点ｔ２３で’０’となり、リードアドレスＲＡＤは時点ｔ２３，ｔ２４で「１」となる。また、イネーブルＯ＿ＥＮは時点ｔ２４で’０’となり、次の時点ｔ２５から読み出しデータＲＤＴとして「Ｄ１」が出力される。
【００４９】
ところで、図１４にインタフェース処理回路２１に入力されるフレームがＯＴＵ１，ＯＴＵ２，ＯＴＵ３，ＯＴＵ４それぞれの場合にレジスタ４７，４８に設定するパラメータＰＳ，Ｃｍの値を示す。前述のように、ＯＴＵ１ではＰＳ＝２０４０，Ｃｍ＝１９０５となる。ＯＴＵ２ではＰＳ＝５１０，Ｃｍ＝４７７となる。また、ＯＴＵ３ではＰＳ＝２５５，Ｃｍ＝２４０となる。ＯＴＵ４ではＰＳ＝１０２，Ｃｍ＝９５となる。なお、入力されるフレームの種類はＯＴＵ１〜ＯＴＵ４に限定されるものではない。
【００５０】
制御部２０はインタフェース処理回路２１に入力されるフレームの種類に応じてレジスタ４７，４８に設定するパラメータＰＳ，Ｃｍの値を変えることで、入力フレームの種類に応じて最適なデータ平滑化を行うことができる。
【００５１】
上記実施形態では、データ／スタッフ判定をＣｍ（有効データ数）、ＰＳ（フレーム長）のパラメータにより動的に演算することで、個別テーブルやフレーム周期制御が不要となり、コンパクトかつ再利用性の高い回路で容易にＦＩＦＯの読み出し制御を行うことができる。これにより、図４のデータ平滑化回路で必要とされていたＲＯＭテーブル３４ａを用いたデータ／スタッフ判定器３４を削除することができ、読み出し制御を行う部分の回路規模が小さくなる。また、回路規模を削減できるため、消費電力を低減することが可能となり省電力化に貢献することができる。
（付記１）
入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化回路において、
前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す信号を出力するシグマ・デルタ演算器、
を有し、
前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化回路。
（付記２）
付記１記載のデータ平滑化回路において、
前記第１及び第２の情報を保持するレジスタと、
を有し、
前記入力フレームの種類に応じて前記レジスタに保持する前記第１及び第２の情報を変更することを特徴とするデータ平滑化回路。
（付記３）
入力フレームを終端して所定のデータを取り出し、終端により生じた無効領域をスタッフとして前記所定のデータ内に分散配置したデータを出力するデータ平滑化方法において、
前記入力フレームに含まれる所定のデータの数に対応する第１の情報とフレーム長に対応する第２の情報とを入力されると、データ位置とスタッフ位置を示す指示信号をシグマ・デルタ演算により生成し、
前記指示信号に基づいて前記所定のデータとスタッフとを含むフレームを出力することを特徴とするデータ平滑化方法。
（付記４）
付記３記載のデータ平滑化方法において、
前記第１及び第２の情報をレジスタに保持し、
前記入力フレームの種類に応じて前記レジスタに保持する前記第１及び第２の情報を変更することを特徴とするデータ平滑化方法。
（付記５）
付記１又は２記載のデータ平滑化回路と、
前記データ平滑化回路から出力されるデータを前記入力フレームのクロックでメモリに書き込み、光ネットワークの光転送ユニットフレームに対応した中間クロックで前記メモリから前記データを読み出して前記光転送ユニットフレームにマッピングし、前記光転送ユニットフレームを共通のシステムクロックに乗せて出力する乗せ換え回路と、
前記乗せ換え回路から出力される光転送ユニットフレームをクロスコネクトするクロスコネクト回路と、
を有することを特徴とするネットワーク装置
【符号の説明】
【００５２】
１〜７  ＡＤＭ装置
１１Ａ，１１Ｂ，１４Ａ，１４Ｂ  ＯＴＵインタフェース
１２Ａ，１２Ｂ，１５Ａ，１５Ｂ，１７Ａ，１７Ｂ，１９Ａ，１９Ｂ  内部フレーム処理部
１３  ＯＤＵクロスコネクト部
１６Ａ，１６Ｂ，１８Ａ，１８Ｂ  クライアントインタフェース
２０  制御部
２１  インタフェース処理回路
２２  フォーマット変換回路
２３  入力インタフェース
２４  終端回路
２５，４０  データ平滑化回路
２６  クロック乗せ換え部
２７  内部フレーム生成部
４４  書き込み制御部
４５  ＦＩＦＯ
４６  シグマ・デルタ演算器
４７，４８  レジスタ
４９  読み出し制御部
６１  加算器
６３，６４  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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