(57)【要約】【課題】信号配線の迂回が発生しないようにレイアウト設計を行なう配置配線装置を提供すること。【解決手段】Ｉ／Ｏ・セル配置部３２は、論理セルを配置する。配線配置部３３は、Ｉ／Ｏ・セル配置部３２によって配置された論理セルの信号配線を配置する。配線検出部３４は、上層配線と、論理セルの電源を接続するためのフォロー配線との間の信号配線が存在しない箇所を検出する。そして、ＶＩＡ配置部３５は、配線検出部３４によって検出された箇所に上層配線とフォロー配線とを接続するためのビアを配置する。したがって、信号配線の迂回が発生しないようにレイアウト設計を行なうことが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置のレイアウトを設計する配置配線装置であって、
論理セルを配置するセル配置手段と、
前記セル配置手段によって配置された論理セルの信号配線を配置する配線配置手段と、
上層配線と、前記論理セルの電源を接続するためのフォロー配線との間の前記信号配線が存在しない箇所を検出する検出手段と、
前記検出手段によって検出された箇所に前記上層配線と前記フォロー配線とを接続するためのビアを配置するビア配置手段とを含む、配置配線装置。
【請求項２】
前記検出手段は、前記上層配線と、前記論理セルの電源ノードとの間の前記信号配線が存在しない箇所を検出し、
前記ビア配置手段は、前記検出手段によって検出された箇所に前記上層配線と前記電源ノードとを接続するためのビアを配置する、請求項１記載の配置配線装置。
【請求項３】
前記検出手段は、前記上層配線と前記フォロー配線との間の前記信号配線が存在しない箇所を各階層ごとに検出し、
前記ビア配置手段は、前記検出手段によって検出された各階層ごとの前記信号配線が存在しない箇所に前記ビアを迂回させながら、前記上層配線と前記フォロー配線とを接続するためのビアを配置する、請求項１記載の配置配線装置。
【請求項４】
前記ビア配置手段は、前記上層配線と前記フォロー配線との交差部にビアを仮配置し、
前記配線配置手段は、前記仮配置したビアと前記信号配線とが接触する箇所において当該信号配線を迂回させて配置する、請求項１〜３のいずれかに記載の配置配線装置。
【請求項５】
前記配線配置手段は、マンハッタン距離が最短となるように前記信号配線を迂回させて配置する、請求項４記載の配置配線装置。
【請求項６】
前記配線配置手段は、前記信号配線の配線長の合計および前記ビアの数が変わらないように当該信号配線を迂回させて配置する、請求項４記載の配置配線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の配置配線を自動的に行なう技術に関し、特に、論理セルに対して効率的に電源を供給できるように配置配線を行なう配置配線装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化が進み、それを自動的に配置配線する配置配線装置の開発も盛んに行なわれている。従来、自動配置配線ツールを用いてチップレイアウト設計を行なう際、チップ開発の初期段階で電源電圧降下対策などを見込んで検討して、電源幹線の設計を行なっていた。これに関連する技術として、下記の特許文献１に開示された発明がある。
【０００３】
特許文献１は、同電位の上層電源配線と下層電源配線間にスルーホールを配置不備なく、かつ少工数で自動配置設計することが可能な半導体装置の設計装置及び設計方法を提供することを目的とする。設計された電源配線の中から同電位異層電源配線同士が重なっている重なり領域を抽出する。スルーホール配置可能な領域をさらに索出するために、同電位異層電源配線のうち少なくとも１つを、異電位同層配線と接触しないように拡張することにより重なり領域を拡張し、抽出する。また、同電位異層電源配線のうち少なくとも１つを、異電位同層配線と接触しないように拡張することにより新たな重なり領域を形成し、抽出する。そして、抽出した重なり領域にスルーホールを配置する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０５９３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、従来のチップレイアウト設計においては、論理セルの配置配線前に電源幹線を設計するため、電源幹線やこれを接続するためのビアによって信号配線の迂回などが発生して、タイミング設計などに支障を与えるといった問題点があった。
【０００６】
また、電源電圧の降下予測結果に基づいて配置配線を行なうため、冗長な電源幹線が発生してチップ面積が必要以上に大きくなってしまうといった問題点もあった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、その目的は、信号配線の迂回が発生しないようにレイアウト設計を行なう配置配線装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例によれば、半導体装置のレイアウトを設計する配置配線装置が提供される。Ｉ／Ｏ・セル配置部は、論理セルを配置する。配線配置部は、Ｉ／Ｏ・セル配置部によって配置された論理セルの信号配線を配置する。配線検出部は、上層配線と、論理セルの電源を接続するためのフォロー配線との間の信号配線が存在しない箇所を検出する。そして、ＶＩＡ配置部は、配線検出部によって検出された箇所に上層配線とフォロー配線とを接続するためのビアを配置する。
【発明の効果】
【０００９】
本発明の一実施例によれば、信号配線が存在しない箇所に上層配線とフォロー配線とを接続するためのビアを配置するので、信号配線の迂回が発生しないようにレイアウト設計を行なうことが可能となる。
【図面の簡単な説明】
【００１０】
【図１】一般的な配置配線装置におけるレイアウト設計の処理手順を説明するためのフローチャートである。
【図２】本発明の第１の実施の形態における配置配線装置の概略構成を示すブロック図である。
【図３】本発明の第１の実施の形態における配置配線装置のハードウェア構成例を示すブロック図である。
【図４】本発明の第１の実施の形態における配置配線装置の全体的な処理手順を説明するためのフローチャートである。
【図５】本発明の第１の実施の形態における配置配線装置によって配置された上層配線およびフォロー配線を説明するための正面図である。
【図６】図５に示す上層配線とフォロー配線との立体図である。
【図７】ビア配置可能箇所の抽出方法を説明するための図（その１）である。
【図８】ビア配置可能箇所の抽出方法を説明するための図（その２）である。
【図９】図４に示す電源配線の実装（Ｓ２６）の処理をさらに詳細に説明するためのフローチャートである。
【図１０】本発明の第２の実施の形態における配置配線装置のビア配置の一例を示す図である。
【図１１】本発明の第３の実施の形態における配置配線装置によって配置された上層配線とフォロー配線とを接続するためのビアを説明するための立体図である。
【図１２】ビアの移動方法を説明するための図である。
【図１３】本発明の第３の実施の形態における配置配線装置の電源配線の実装を説明するためのフローチャートである。
【図１４】本発明の第４の実施の形態における配置配線装置によって配置された上層配線とフォロー配線とを接続するためのビアを説明するための立体図である。
【図１５】信号配線の移動方法を説明するための図（その１）である。
【図１６】信号配線の移動方法を説明するための図（その２）である。
【図１７】本発明の第４の実施の形態における配置配線装置の電源配線の実装を説明するためのフローチャートである。
【発明を実施するための形態】
【００１１】
図１は、一般的な配置配線装置におけるレイアウト設計の処理手順を説明するためのフローチャートである。まず、ＩＯ（Input Output）の配置、およびＳＲＡＭ（Static Random Access Memory）、アナログセルなどのマクロセルの配置を行なう（Ｓ１１）。
【００１２】
次に、電源配線の実装を行ない（Ｓ１２）、論理セルを配置し（Ｓ１３）、クロックラインの生成を行なう（Ｓ１４）。そして、タイミングが最適となるようにタイミング最適化を行なって（Ｓ１５）、信号配線を実装する（Ｓ１６）。
【００１３】
この処理手順においては、上述のように、論理セルの配置配線前に電源幹線を設計するため、電源幹線やこれを接続するためのビアによって信号配線の迂回などが発生してしまい、タイミング設計に支障を与える。また、電源電圧の降下予測結果に基づいて配置配線を行なうため、冗長な電源幹線が発生してチップ面積が必要以上に大きくなってしまう。
【００１４】
（第１の実施の形態）
図２は、本発明の第１の実施の形態における配置配線装置の概略構成を示すブロック図である。この配置配線装置は、コンピュータ１と、表示装置２と、入力装置３と、設計ツール４とを含む。
【００１５】
また、設計ツール４は、コンピュータ１にインストールされる配置配線プログラム５と、設計者によって入力されたタイミング制約情報４１を記憶する記憶部６とによって構成される。コンピュータ１が配置配線プログラム５を実行することによって、タイミング調整部３１、Ｉ／Ｏ・セル配置部３２、配線配置部３３、配線検出部３４およびＶＩＡ配置部３５の機能を実現する。
【００１６】
タイミング調整部３１は、タイミング制約情報４１に基づいてクロック生成、タイミングの最適化などを実施する。Ｉ／Ｏ・セル配置部３２は、Ｉ／Ｏ、マクロセルなどの配置を行なう。
【００１７】
配線配置部３３は、信号配線、電源配線などの配線を配置する。また、配線配置部３３は、ｓｔａｃｋ−ＶＩＡ（以下、単にビアとも呼ぶ。）領域を確保するために配線を移動させる。
【００１８】
配線検出部３４は、上層配線とフォロー配線との間の信号配線が存在しない箇所を検出する。なお、この上層配線およびフォロー配線の詳細については後述する。
【００１９】
ＶＩＡ配置部３５は、配線検出部３４によって検出された信号配線が存在しない箇所に対して、上層配線とフォロー配線とを接続するビアを配置する。また、ＶＩＡ配置部３５は、論理セル内に存在する電源ノードも電源供給接続ポイントとし、電源専用配線層と論理セルの電源ノードとの間の信号線が存在しない箇所についてもビアを配置するが、この詳細については第２の実施の形態において説明する。
【００２０】
さらに、ＶＩＡ配置部３５は、信号配線が障害になりビアを配置できない場合、各階層ごとのビアを移動させて電源配線を実施するが、この詳細については第３の実施の形態において説明する。
【００２１】
図３は、本発明の第１の実施の形態における配置配線装置のハードウェア構成例を示すブロック図である。配置配線装置は、一般的なコンピュータによって実現され、コンピュータ本体１、ディスプレイ装置１２、ＦＤ（Flexible Disk）１４が装着されるＦＤドライブ１３、キーボード１５、マウス１６、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）１８が装着されるＣＤ−ＲＯＭ装置１７、およびネットワーク通信装置１９を含む。なお、図２に示す表示装置２および入力装置３は、図３に示すディスプレイ装置１２、キーボード１５およびマウス１６に対応している。
【００２２】
配置配線プログラム５は、ＦＤ１４またはＣＤ−ＲＯＭ１８等の記録媒体によって供給される。配置配線プログラム５がコンピュータ本体１によって実行されることにより、配置配線が行なわれる。また、配置配線プログラム５は他のコンピュータより通信回線を経由し、コンピュータ本体１に供給されてもよい。
【００２３】
また、コンピュータ本体１は、ＣＰＵ２０、ＲＯＭ（Read Only Memory）２１、ＲＡＭ２２およびハードディスク２３を含む。ＣＰＵ２０は、ディスプレイ装置１２、ＦＤドライブ１３、キーボード１５、マウス１６、ＣＤ−ＲＯＭ装置１７、ネットワーク通信装置１９、ＲＯＭ２１、ＲＡＭ２２またはハードディスク２３との間でデータを入出力しながら処理を行なう。ＦＤ１４またはＣＤ−ＲＯＭ１８に記録された配置配線プログラム５は、ＣＰＵ２０によりＦＤドライブ１３またはＣＤ−ＲＯＭ装置１７を介してハードディスク２３に格納される。ＣＰＵ２０は、ハードディスク２３から適宜配置配線プログラム５をＲＡＭ２２にロードして実行することによって、配置配線が行われる。
【００２４】
図４は、本発明の第１の実施の形態における配置配線装置の全体的な処理手順を説明するためのフローチャートである。まず、Ｉ／Ｏ・セル配置部３２は、ＩＯの配置、およびＳＲＡＭ、アナログセルなどのマクロセルの配置を行ない（Ｓ２１）、論理セルを配置する（Ｓ２２）。
【００２５】
次に、タイミング調整部３１は、記憶部６に記憶されるタイミング制約情報４１に基づいて、クロックラインの生成を行ない（Ｓ２３）、タイミングが最適となるようにタイミング最適化を行なう（Ｓ２４）。
【００２６】
次に、配線配置部３３は、信号配線、電源配線などの配線を配置する（Ｓ２５）。配線検出部３４は、配線配置部３３によって配置された上層配線とフォロー配線との間の信号配線がない箇所を検出する。そして、ＶＩＡ配置部３５は、配線検出部３４によって検出された信号配線が存在しない箇所に対して、上層配線とフォロー配線とを接続するビアを配置することによって、電源配線を実装する（Ｓ２６）。
【００２７】
図５は、本発明の第１の実施の形態における配置配線装置によって配置された上層配線およびフォロー配線を説明するための正面図である。上層配線は、電源専用配線層に配置された電源専用配線であり、ＶＤＤ用の上層配線５３と、ＧＮＤ用の上層配線５４とに区別される。
【００２８】
また、フォロー配線は、論理セル５６上に配置され、論理セル５６に電源を接続するための電源配線であり、ＶＤＤ用のフォロー配線５１と、ＧＮＤ用のフォロー配線５２とに区別される。
【００２９】
また、論理セル５６間を接続するための信号配線５５が配置されている。ここで、縦線の斜線を施した箇所は、信号配線５５がない箇所を示しており、この箇所に上層配線５３または５４と、フォロー配線５１または５２とを接続するビアが配置される。
【００３０】
図６は、図５に示す上層配線とフォロー配線との立体図である。ＶＤＤ用の上層配線５３とＶＤＤ用のフォロー配線５１との間にビア５７が配置され、ＧＮＤ用の上層配線５４とＧＮＤ用のフォロー配線５２との間にビア５８が配置される。図６に示すように、信号配線５５が存在する箇所にはビア５８が配置されないため、点線で示している。
【００３１】
図７および図８は、ビア配置可能箇所の抽出方法を説明するための図である。図７（ａ）は、上層配線５３または５４と、フォロー配線５１および５２とのレイアウト形状を示す図である。また、図７（ｂ）は、ＶＤＤ用の上層配線５３と、ＶＤＤ用のフォロー配線５１との交差領域を抽出したところを示す図である。図７（ｂ）に示すように、配線検出部３４は、上層配線５３とフォロー配線５１との交差領域６１を抽出する。
【００３２】
図８（ａ）は、上層配線５３とフォロー配線５１との間に配置される全信号配線５５の形状を示す図である。また、図８（ｂ）は、ビアの配置可能な箇所を示す図である。図８（ｂ）に示すように、配線検出部３４は、交差領域６１の中で信号配線５５が配置されていない箇所（縦線の斜線が施された箇所）６２を、ビアの配置可能な箇所として抽出する。
【００３３】
図９は、図４に示す電源配線の実装（Ｓ２６）の処理をさらに詳細に説明するためのフローチャートである。まず、設計者が、マクロセルおよび論理セルの配置配線済みのデザイン６３を配置配線装置に入力すると、配線検出部３４は、上層配線とフォロー配線との間の信号配線が存在しない箇所を検索する（Ｓ３１）。
【００３４】
次に、ＶＩＡ配置部３５は、信号配線が存在しない箇所にビアを配置し（Ｓ３２）、ＩＲ−Ｄｒｏｐ解析、ＥＭ解析を実施する（Ｓ３３）。そして、設計者が、その実行結果を確認して仕様を満たしていなければ（Ｓ３４，問題あり）、後述の図１３の（１）に処理が進む。また、仕様を満たしていれば（Ｓ３４，問題なし）、処理を終了する。
【００３５】
以上説明したように、本実施の形態における配置配線装置によれば、配線検出部３４が、上層配線とフォロー配線との間の信号配線が存在しない箇所を検出し、ＶＩＡ配置部３５が、信号配線が存在しない箇所にビアを配置するようにしたので、信号配線の迂回などが発生せず、タイミング設計などに支障を与えるといったことを防止することが可能となった。
【００３６】
また、冗長な電源幹線が発生しないため、チップ面積が必要以上に大きくなるといったことを防止することが可能となった。
【００３７】
（第２の実施の形態）
第１の実施の形態においては、信号配線が存在しない箇所に上層配線とフォロー配線とを接続するビアを配置したが、フォロー配線上に信号配線が存在してビアを配置できない場合もあり得る。本発明の第２の実施の形態においては、論理セル内に存在する電源ノードも電源供給接続ポイントとして使用するものである。
【００３８】
本発明の第２の実施の形態における配置配線装置の構成および処理手順は、図２〜図４および図９に示す構成および処理手順と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００３９】
図１０は、本発明の第２の実施の形態における配置配線装置のビア配置の一例を示す図である。図１０は、１つの論理セル５６を示しており、入力７１と、出力７２と、ＶＤＤ用のフォロー配線５１に接続されるＶＤＤ用の電源ノード７３と、ＧＮＤ用のフォロー配線５２に接続されるＧＮＤ用の電源ノード７４とを含む。
配線検出部３４は、上層配線５３または５４と、フォロー配線５１または５２との間の信号配線が存在しない箇所以外に、上層配線５３または５４と、電源ノード７３または７４との間の信号配線が存在しない箇所も検出する。そして、ＶＩＡ配置部３５は、信号配線が存在しない箇所にビアを配置する。
【００４０】
以上説明したように、本実施の形態における配置配線装置によれば、配線検出部３４が、上層配線５３または５４と、電源ノード７３または７４との間の信号配線が存在しない箇所も検出するようにしたので、フォロー配線上に信号配線が存在してビアを配置できない場合でも、電源ノード上にビアを配置することができ、第１の実施の形態よりもさらに効率よくタイミング設計が行なえ、チップ面積が大きくなるのをさらに防止することが可能となった。
【００４１】
（第３の実施の形態）
第１の実施の形態においては、信号配線が存在しない箇所に上層配線とフォロー配線とを接続するビアを配置したが、信号配線が障害となってビアを配置できず、接続箇所が不足する場合もあり得る。本発明の第３の実施の形態においては、各階層ごとのビアの位置を信号配線と接続しないように移動させて、上層配線とフォロー配線とを接続するものである。
【００４２】
本発明の第３の実施の形態における配置配線装置の構成および処理手順は、図２〜図４および図９に示す構成および処理手順と同様であるが、図９に示す処理手順にさらに処理が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００４３】
図１１は、本発明の第３の実施の形態における配置配線装置によって配置された上層配線とフォロー配線とを接続するためのビアを説明するための立体図である。ＧＮＤ用の上層配線５４とＧＮＤ用のフォロー配線５２との間にビア５８が配置されるが、信号配線５５が存在する途中階層においては信号配線と接続しないようにビアが移動されている。
【００４４】
図１２は、ビアの移動方法を説明するための図である。図１２（ａ）は、上層配線５３とフォロー配線５１との間の２層目〜６層目の信号配線５５を示しており、ビアを配置したい箇所を点線で示している。
【００４５】
まず、図１２（ｂ）に示すように、配線検出部３４が、フォロー配線５１と２層目との間でビアを配置できる箇所を、設計者が指定した範囲内で検索し、ＶＩＡ配置部３５がその箇所にビア８１を配置する。
【００４６】
次に、図１２（ｃ）に示すように、配線検出部３４が、２層目と３層目との間でビアを配置できる箇所を、設計者が指定した範囲内で検索し、ＶＩＡ配置部３５がその箇所にビア８１を配置する。
【００４７】
同様の処理を３層目〜６層目に対して行なうことによって、図１２（ｄ）に示すように、フォロー配線５１と上層配線５３とを接続するビア８１が配置される。
【００４８】
図１３は、本発明の第３の実施の形態における配置配線装置の電源配線の実装を説明するためのフローチャートである。図９に示すステップＳ３４において、設計者によって問題があると判断されると、配線検出部３４は、移動距離／移動ビア数などのビアの最短経路制限を設定し（Ｓ４１）、信号配線が存在する箇所（問題がある箇所）において上層配線とフォロー配線とを接続できる最短経路を検索する（Ｓ４２）。
【００４９】
次に、設計者は、接続可能箇所の有無を判断する。接続可能箇所がなく、設定値の見直しが可能な場合には（Ｓ４３，設定値の見直し）、ステップＳ４１に戻って以降の処理を繰り返す。また、接続可能箇所がなく、改善が不可能な場合には（Ｓ４３，なし）、後述の図１７の（２）に処理が進む。
【００５０】
また、接続可能箇所がある場合には（Ｓ４３，あり）、ＶＩＡ配置部３５は、検索経路のポイント同士を接続させることによってビアを配置し（Ｓ４４）、ＩＲ−Ｄｒｏｐ解析、ＥＭ解析を実施する（Ｓ４５）。
【００５１】
最後に、設計者は、実行結果の確認を行なう（Ｓ４６）。設定値の見直しが必要な場合には（Ｓ４６，設定値の見直し）、ステップＳ４１に戻って以降の処理を繰り返す。また、改善が不可能な場合には（Ｓ４６，問題あり）、後述の図１７の（２）に処理が進む。また、問題がない場合には（Ｓ４６，問題なし）、処理を終了する。
【００５２】
以上説明したように、本実施の形態における配置配線装置によれば、配線検出部３４が、信号配線が存在する箇所において上層配線とフォロー配線とを接続できる最短経路を検索し、ＶＩＡ配置部３５が、検索経路のポイント同士を接続させることによってビアを配置するようにしたので、第１の実施の形態よりもさらに効率よくタイミング設計が行なえ、チップ面積が大きくなるのをさらに防止することが可能となった。
【００５３】
（第４の実施の形態）
第３の実施の形態においては、上層配線とフォロー配線とを接続できる最短経路を検索し、検索経路のポイント同士を接続させることによってビアを配置するようしたが、それでも接続箇所が不足している場合もあり得る。本発明の第４の実施の形態においては、ビアを配置する箇所の信号配線を移動させた後にビアを配置するものである。
【００５４】
本発明の第４の実施の形態における配置配線装置の構成および処理手順は、図２〜図４、図９および図１３に示す構成および処理手順と同様であるが、図１３に示す処理手順にさらに処理が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００５５】
図１４は、本発明の第４の実施の形態における配置配線装置によって配置された上層配線とフォロー配線とを接続するためのビアを説明するための立体図である。ＧＮＤ用の上層配線５４とＧＮＤ用のフォロー配線５２との間にビア５８が配置されるが、信号配線５５が存在する箇所においては信号配線を移動（迂回）させて、ビア５８が配置される。図１４においては、点線で示す箇所において信号配線の移動が行なわれている。
【００５６】
図１５および図１６は、信号配線の移動方法を説明するための図である。図１５は、マンハッタン距離が最短となるように信号配線を移動させた場合を示している。図１５（ａ）は、元の配線経路を示しており、図１５（ｂ）は、移動後の配線経路を示している。なお、図１５（ｂ）においては、元の配線経路を点線で示している。
【００５７】
図１６は、迂回が発生している場合の配線経路の移動を示している。図１６（ａ）は、元の配線経路を示しており、図１６（ｂ）は、移動後の配線経路を示している。なお、図１６（ｂ）においては、元の配線経路を点線で示している。なお、対象となる信号配線の配線長の合計、ビア数が変わらないように配線経路が移動される。
【００５８】
図１７は、本発明の第４の実施の形態における配置配線装置の電源配線の実装を説明するためのフローチャートである。図１３に示すステップＳ４３またはＳ４６において、改善が不可能であると判断されると、ＶＩＡ配置部３５は、信号配線が存在する箇所（問題がある箇所）において、上層配線とフォロー配線との交差部にビアを仮配置する（Ｓ５１）。
【００５９】
次に、配線検出部３４は、信号配線の移動距離制限を設定し（Ｓ５２）、ビアと信号配線とが交差している部分を検出して信号配線を移動（迂回）させ（Ｓ５３）、ＩＲ−Ｄｒｏｐ解析、ＥＭ解析を実施する（Ｓ５４）。
【００６０】
最後に、設計者は、実行結果の確認を行なう（Ｓ５５）。設定値の見直しが必要な場合には（Ｓ５５，問題あり）、ステップＳ５１に戻って以降の処理を繰り返す。また、問題がない場合には（Ｓ５５，問題なし）、処理を終了する。
【００６１】
以上説明したように、本実施の形態における配置配線装置によれば、配線検出部３４が、ビアと信号配線とが交差している部分を検出して信号配線を移動（迂回）させるようにしたので、第３の実施の形態よりもさらに効率よくタイミング設計が行なえ、チップ面積が大きくなるのをさらに防止することが可能となった。
【００６２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６３】
１  コンピュータ、２  表示装置、３  入力装置、１２  ディスプレイ装置、１３  ＦＤドライブ、１４  ＦＤ、１５  キーボード、１６  マウス、１７  ＣＤ−ＲＯＭ装置、１８  ＣＤ−ＲＯＭ、１９  ネットワーク通信装置、２０  ＣＰＵ、２１  ＲＯＭ、２２  ＲＡＭ、２３  ハードディスク、３１  タイミング調整部、３２  Ｉ／Ｏ・セル配置部、３３  配線配置部、３４  配線検出部、３５  ＶＩＡ配置部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013143010.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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