(57)【要約】【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。【解決手段】半導体膜、ゲート絶縁膜、及び側面に側壁絶縁層が設けられたゲート電極層が順に積層されたトランジスタを有する半導体装置において、ソース電極層及びドレイン電極層は、半導体膜及び側壁絶縁層に接して設けられる。該半導体装置の作製工程において、半導体膜、側壁絶縁層、及びゲート電極層上を覆うように導電膜及び酸化物絶縁膜を積層し、アルカリ性スラリーを用いた第１の研磨処理により酸化物絶縁膜を切削（研削、研磨）し、酸性スラリーを用いた第２の研磨処理により導電膜を切削（研削、研磨）することにより、ゲート電極層の一部、及びゲート電極層上の導電膜を除去してソース電極層及びドレイン電極層を形成する。【選択図】図１
2013211536.tif 000002
【特許請求の範囲】
【請求項１】
半導体膜と、ゲート絶縁膜と、ゲート電極層とを順に積層し、
ゲート電極層の側面を覆う側壁絶縁層を形成し、
前記半導体膜、前記ゲート絶縁膜、前記ゲート電極層、及び前記側壁絶縁層上に導電膜を形成し、
前記導電膜上に酸化物絶縁膜を形成し、
アルカリ性スラリーを用いた第１の研磨処理により、前記ゲート電極層上の前記酸化物絶縁膜を、前記導電膜が露出するまで除去し、
酸性スラリーを用いた第２の研磨処理により、前記ゲート電極層の一部、及び前記ゲート電極層上の前記導電膜を除去して前記導電膜を分断しソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層とを順に積層し、
ゲート電極層の側面を覆う側壁絶縁層を形成し、
前記半導体膜、前記ゲート絶縁膜、前記ゲート電極層、及び前記側壁絶縁層上に導電膜を形成し、
前記導電膜上に酸化物絶縁膜を形成し、
アルカリ性スラリーを用いた第１の研磨処理により、前記ゲート電極層上の前記酸化物絶縁膜を、前記導電膜が露出するまで除去し、
酸性スラリーを用いた第２の研磨処理により、前記ゲート電極層の一部、及び前記ゲート電極層上の前記導電膜を除去して前記導電膜を分断しソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項２において、前記ゲート電極層をマスクとして前記酸化物半導体膜にドーパントを選択的に導入し、前記酸化物半導体膜に低抵抗領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１の研磨処理及び前記第２の研磨処理として化学的機械研磨法を用いることを特徴とする半導体装置の作製方法。
【請求項５】
チャネル形成領域を含む半導体膜と、
前記半導体膜上にゲート絶縁膜と、
前記ゲート絶縁膜上にゲート電極層と、
前記ゲート電極層の側面を覆う側壁絶縁層と、
前記半導体膜、前記ゲート絶縁膜の側面及び前記側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層上に酸化物絶縁膜と、
前記ゲート電極層、前記ソース電極層、及び前記ドレイン電極層と接し、かつ前記酸化物絶縁膜上に層間絶縁膜とを有し、
前記ゲート電極層、前記ソース電極層及び前記ドレイン電極層の上面の高さは前記側壁絶縁層及び前記酸化物絶縁膜より低いことを特徴とする半導体装置。
【請求項６】
チャネル形成領域を含む酸化物半導体膜と、
前記酸化物半導体膜上にゲート絶縁膜と、
前記ゲート絶縁膜上にゲート電極層と、
前記ゲート電極層の側面を覆う側壁絶縁層と、
前記酸化物半導体膜、前記ゲート絶縁膜の側面及び前記側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、
前記ソース電極層及び前記ドレイン電極層上に酸化物絶縁膜と、
前記ゲート電極層、前記ソース電極層、及び前記ドレイン電極層と接し、かつ前記酸化物絶縁膜上に層間絶縁膜とを有し、
前記ゲート電極層、前記ソース電極層及び前記ドレイン電極層の上面の高さは前記側壁絶縁層及び前記酸化物絶縁膜より低いことを特徴とする半導体装置。
【請求項７】
請求項６において、前記側壁絶縁層は酸化アルミニウム膜を含むことを特徴とする半導体装置。
【請求項８】
請求項６又は請求項７において、前記酸化物絶縁膜は酸化アルミニウム膜を含むことを特徴とする半導体装置。
【請求項９】
請求項５乃至８のいずれか一項において、前記ソース電極層及び前記ドレイン電極層の上面の高さは前記ゲート電極層の上面の高さより低いことを特徴とする半導体装置。
【請求項１０】
請求項５乃至９のいずれか一項において、前記半導体膜は、前記チャネル形成領域と隣接してドーパントを含む低抵抗領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。
【０００４】
多様な電子デバイスに適用するためには、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等が要求されており、広く開発されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３９６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
また、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを目的の一とする。
【０００８】
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【０００９】
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【００１０】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成することを目的の一とする。
【課題を解決するための手段】
【００１１】
半導体膜、ゲート絶縁膜、及び側面に側壁絶縁層が設けられたゲート電極層が順に積層されたトランジスタを有する半導体装置において、ソース電極層及びドレイン電極層は、半導体膜及び側壁絶縁層に接して設けられる。該半導体装置の作製工程において、半導体膜、側壁絶縁層、及びゲート電極層上を覆うように導電膜及び酸化物絶縁膜を積層し、アルカリ性スラリーを用いた第１の研磨処理により酸化物絶縁膜を切削（研削、研磨）し、酸性スラリーを用いた第２の研磨処理により導電膜を切削（研削、研磨）することにより、ゲート電極層の一部、及びゲート電極層上の導電膜を除去してソース電極層及びドレイン電極層を形成する。切削（研削、研磨）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いる。
【００１２】
ＣＭＰ法を用いてゲート電極層上の導電膜を分断し、ソース電極層及びドレイン電極層を形成する工程において、酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第１の研磨処理と、金属膜に対してより効果的に除去処理が進行する、酸性スラリーを用いた第２の研磨処理を行う。ＣＭＰ法による研磨処理に加え、層間絶縁膜及び側壁絶縁層に用いられる酸化物絶縁膜と、ゲート電極層、ソース電極層及びドレイン電極層に用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。作製工程において、ＣＭＰ法による研磨処理に加え、処理物への選択比が異なるスラリーを用いることで、より精密な加工を制御よく行うことができる。
【００１３】
ゲート電極層上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第１の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極層上に設けられた導電層を露出させる。次に行う第２の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層は除去されにくく、選択的にゲート電極層の一部、及び導電膜を除去することができる。
【００１４】
よって、ゲート電極層、及びソース電極層及びドレイン電極層の高さ（基板からの高さ）は、側壁絶縁層の上面の高さより低くすることができる。該構造により、ゲート電極層と、ソース電極層及びドレイン電極層とを側壁絶縁層を用いてより確実に絶縁することができるため、ゲート電極層と、ソース電極層及びドレイン電極層とが、接することによるショート等の不良を低減することができる。
【００１５】
よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【００１６】
ゲート電極層をマスクとして半導体膜に自己整合的にドーパント（不純物元素）を導入し、半導体膜においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパント（不純物元素）を含む低抵抗領域を形成する。ドーパントは、半導体膜の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００１７】
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む半導体膜を有することにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【００１８】
本明細書で開示する発明の構成の一形態は、半導体膜と、ゲート絶縁膜と、ゲート電極層とを順に積層し、ゲート電極層の側面を覆う側壁絶縁層を形成し、半導体膜、ゲート絶縁膜、ゲート電極層、及び側壁絶縁層上に導電膜を形成し、導電膜上に酸化物絶縁膜を形成し、アルカリ性スラリーを用いた第１の研磨処理により、ゲート電極層上の酸化物絶縁膜を、導電膜が露出するまで除去し、酸性スラリーを用いた第２の研磨処理により、ゲート電極層の一部、及びゲート電極層上の導電膜を除去して導電膜を分断しソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。
【００１９】
本明細書で開示する発明の構成の一形態は、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層とを順に積層し、ゲート電極層の側面を覆う側壁絶縁層を形成し、半導体膜、ゲート絶縁膜、ゲート電極層、及び側壁絶縁層上に導電膜を形成し、導電膜上に酸化物絶縁膜を形成し、アルカリ性スラリーを用いた第１の研磨処理により、ゲート電極層上の酸化物絶縁膜を、導電膜が露出するまで除去し、酸性スラリーを用いた第２の研磨処理により、ゲート電極層の一部、及びゲート電極層上の導電膜を除去して導電膜を分断しソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。
【００２０】
上記構成において、本明細書で開示する発明の構成の一形態は、ゲート電極層をマスクとして酸化物半導体膜にドーパントを選択的に導入し、酸化物半導体膜に低抵抗領域を形成する半導体装置の作製方法である。
【００２１】
本明細書で開示する発明の構成の一形態は、チャネル形成領域を含む半導体膜と、半導体膜上にゲート絶縁膜と、ゲート絶縁膜上にゲート電極層と、ゲート電極層の側面を覆う側壁絶縁層と、半導体膜、ゲート絶縁膜の側面及び側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に酸化物絶縁膜と、ゲート電極層、ソース電極層、及びドレイン電極層と接し、かつ酸化物絶縁膜上に層間絶縁膜とを有し、ゲート電極層、ソース電極層及びドレイン電極層の上面の高さは側壁絶縁層及び酸化物絶縁膜より低い半導体装置である。
【００２２】
本明細書で開示する発明の構成の一形態は、チャネル形成領域を含む酸化物半導体膜と、酸化物半導体膜上にゲート絶縁膜と、ゲート絶縁膜上にゲート電極層と、ゲート電極層の側面を覆う側壁絶縁層と、酸化物半導体膜、ゲート絶縁膜の側面及び側壁絶縁層の側面に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に酸化物絶縁膜と、ゲート電極層、ソース電極層、及びドレイン電極層と接し、かつ酸化物絶縁膜上に層間絶縁膜とを有し、ゲート電極層、ソース電極層及びドレイン電極層の上面の高さは側壁絶縁層及び酸化物絶縁膜より低い半導体装置である。
【００２３】
上記構成において、本明細書で開示する発明の構成の一形態は、側壁絶縁層、及び酸化物絶縁膜に酸化アルミニウム膜を用いる半導体装置である。
【００２４】
上記構成において、本明細書で開示する発明の構成の一形態は、ソース電極層及びドレイン電極層の上面の高さはゲート電極層の上面の高さより低い半導体装置である。
【００２５】
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【発明の効果】
【００２６】
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。
【００２７】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成することができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の一形態を説明する平面図及び断面図。
【図２】半導体装置の作製方法の一形態を説明する断面図。
【図３】半導体装置の作製方法の一形態を説明する断面図。
【図４】半導体装置の一形態を説明する断面図。
【図５】半導体装置の一形態を示す断面図、平面図及び回路図。
【図６】半導体装置の一形態を示す回路図及び斜視図。
【図７】半導体装置の一形態を示す断面図及び平面図。
【図８】半導体装置の一形態を示す回路図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】実施例トランジスタの構造を示す図。
【図１３】実施例トランジスタの断面ＳＴＥＭ像を示す図。
【図１４】実施例トランジスタ及び比較例トランジスタのの電気特性を示す図。
【図１５】実施例トランジスタ及び比較例トランジスタのの電気特性を示す図。
【図１６】実施例トランジスタ及び比較例トランジスタのの電気特性を示す図。
【発明を実施するための形態】
【００２９】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３０】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
【００３１】
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
【００３２】
図１（Ａ）及び（Ｂ）に示すトランジスタ４４０ａは、トップゲート構造のトランジスタの一例である。図１（Ａ）は平面図であり、図１（Ａ）中の一点鎖線Ｘ−Ｙで切断した断面が図１（Ｂ）に相当する。
【００３３】
チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ４４０ａを含む半導体装置は、絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面に設けられた側壁絶縁層４１２ａ、４１２ｂ、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた酸化物絶縁膜４１５を有する。
【００３４】
トランジスタ４４０ａでは、ＣＭＰ法を用いてゲート電極層４０１上の導電膜を分断し、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する工程において、酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第１の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第２の研磨処理を行う。ＣＭＰ法による研磨処理に加え、酸化物絶縁膜４１５及び側壁絶縁層４１２ａ、４１２ｂに用いられる酸化物絶縁膜と、ゲート電極層４０１、ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。作製工程において、ＣＭＰ法による研磨処理に加え、処理物への選択比が異なるスラリーを用いることで、より精密な加工を制御よく行うことができる。
【００３５】
ゲート電極層４０１上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第１の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極層４０１上に設けられた導電層を露出させる。次に行う第２の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層４１２ａ、４１２ｂは除去されにくく、選択的にゲート電極層４０１の一部、及び導電膜を除去することができる。
【００３６】
酸化物絶縁膜４１５はトランジスタ４４０ａによる凹凸を平坦化するように設けられており、該上面の高さは側壁絶縁層４１２ａ、４１２ｂと概略同じである。また、ゲート電極層４０１及びソース電極層４０５ａ及びドレイン電極層４０５ｂの上面の高さは、酸化物絶縁膜４１５、側壁絶縁層４１２ａ、４１２ｂの上面の高さより低い。また、本実施の形態では、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面の高さは、ゲート電極層４０１より低い。なお、ここでいう高さとは、基板４００上面からの高さである。
【００３７】
該構造により、ゲート電極層４０１と、ソース電極層４０５ａ及びドレイン電極層４０５ｂとを側壁絶縁層４１２ａ、４１２ｂを用いてより確実に絶縁することができるため、ゲート電極層４０１と、ソース電極層４０５ａ及びドレイン電極層４０５ｂとが、接することによるショート等の不良を低減することができる。
【００３８】
なお、ゲート電極層４０１をマスクとして半導体膜４０３に自己整合的にドーパントを導入し、半導体膜４０３においてチャネル形成領域４０９を挟んでチャネル形成領域４０９より抵抗が低く、ドーパントを含む低抵抗領域４０４ａ、４０４ｂを形成する。ドーパントは、半導体膜４０３の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００３９】
チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂを含む半導体膜４０３を有することにより、該トランジスタ４４０ａはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【００４０】
半導体膜４０３には、酸化物半導体、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができる。他に、有機半導体材料などを用いてもよい。
【００４１】
図２（Ａ）乃至（Ｃ）及び図３（Ａ）乃至（Ｄ）にトランジスタ４４０ａを有する半導体装置の作製方法の一例を示す。
【００４２】
まず、絶縁表面を有する基板４００上に絶縁膜４３６を形成する。
【００４３】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００４４】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に半導体膜４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に半導体膜４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
【００４５】
絶縁膜４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
【００４６】
絶縁膜４３６は、単層でも積層でもよい。
【００４７】
本実施の形態では絶縁膜４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
【００４８】
また、絶縁膜４３６と基板４００との間に窒化物絶縁膜を設けてもよい。窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
【００４９】
次に、絶縁膜４３６上に半導体膜４０３を形成し、半導体膜４０３を覆う絶縁膜４４２を形成する。
【００５０】
なお、絶縁膜４４２の被覆性を向上させるために、半導体膜４０３表面にも上記平坦化処理を行ってもよい。特に絶縁膜４４２として膜厚の薄い絶縁膜を用いる場合、半導体膜４０３表面の平坦性が良好であることが好ましい。
【００５１】
絶縁膜４４２の膜厚は、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶縁膜４４２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００５２】
絶縁膜４４２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。絶縁膜４４２は、作製するトランジスタのサイズや絶縁膜の段差被覆性を考慮して形成することが好ましい。
【００５３】
また、絶縁膜４４２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、絶縁膜４４２は、単層構造としても良いし、積層構造としても良い。
【００５４】
次に絶縁膜４４２上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４４９を形成する（図２（Ａ）参照）。
【００５５】
ゲート電極層４４９の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４４９としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４４９は、単層構造としてもよいし、積層構造としてもよい。
【００５６】
また、ゲート電極層４４９の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００５７】
次に、ゲート電極層４４９をマスクとして半導体膜４０３にドーパントを導入し、低抵抗領域４０４ａ、４０４ｂを形成する。
【００５８】
ドーパントは、半導体膜４０３の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【００５９】
ドーパントは、注入法により、他の膜（例えばゲート絶縁膜４０２、側壁絶縁層４１１ａ、４１１ｂを形成するための絶縁膜など）を通過して、半導体膜４０３に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【００６０】
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【００６１】
低抵抗領域におけるドーパントの濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【００６２】
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
【００６３】
なお、半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【００６４】
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【００６５】
よって、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられた半導体膜４０３が形成される。
【００６６】
次に、ゲート電極層４４９上に絶縁膜を形成し、該絶縁膜をエッチングして側壁絶縁層４１１ａ、４１１ｂを形成する。さらに、ゲート電極層４４９及び側壁絶縁層４１１ａ、４１１ｂをマスクとして、絶縁膜をエッチングし、ゲート絶縁膜４０２を形成する（図２（Ｂ）参照）。
【００６７】
側壁絶縁層４１１ａ、４１１ｂは、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜などの酸化物絶縁膜の単層、又は積層を用いることができる。側壁絶縁層４１１ａ、４１１ｂは、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコン膜を用いる。
【００６８】
次いで、半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４４９、側壁絶縁層４１１ａ、４１１ｂ上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。
【００６９】
導電膜は後の加熱処理に耐えられる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００７０】
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って島状の導電膜４４５を形成した後、レジストマスクを除去する。なお、該エッチング工程では、ゲート電極層４４９上の導電膜４４５の除去は行わない。
【００７１】
導電膜として膜厚３０ｎｍのタングステン膜を用いる場合、該導電膜のエッチングは、例えばドライエッチング法により、タングステン膜をエッチング（（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ、電源電力３０００Ｗ、バイアス電力１４０Ｗ、圧力０．６７Ｐａ）して、島状のタングステン膜を形成すればよい。
【００７２】
島状の導電膜４４５上に層間絶縁膜となる酸化物絶縁膜４４６を積層する（図２（Ｃ）参照）。
【００７３】
酸化物絶縁膜４４６は、側壁絶縁層４１１ａ、４１１ｂと同様な材料及び方法を用いて形成することができる。酸化物絶縁膜４４６は、層間絶縁膜として機能するため、トランジスタ４４０ａにより生じる凹凸を平坦化できる膜厚で形成する。
【００７４】
次に酸化物絶縁膜４４６及び導電膜４４５にアルカリ性スラリーを用いた化学的機械研磨法により第１の研磨処理を行い、導電膜４４５が露出するよう酸化物絶縁膜４４６の一部を除去する。酸化物絶縁膜４４６に対してより選択的に除去処理が進行するアルカリ性スラリーを用いた第１の研磨処理により、選択的に酸化物絶縁膜４４６を除去して、ゲート電極層４４９上に設けられた導電膜４４５を露出させることができる。
【００７５】
研磨処理に用いるＣＭＰ処理は、処理物の凹凸形状や、材料が異なると、領域によって研磨処理の進行にばらつきが生じやすい。処理領域にばらつきが生じると、面内において、過剰処理領域や処理不十分領域が発生してしまい、半導体装置の特性不良やばらつきを招く。本実施の形態のように、第１の研磨処理時に、一度に酸化物絶縁膜４４６及び導電膜４４５を除去する処理を行わないため、処理領域をより正確に制御でき、面内ばらつきを抑制することができる。
【００７６】
第１の研磨処理によって、酸化物絶縁膜４４６は酸化物絶縁膜４４７に加工される（図３（Ａ）参照）。
【００７７】
次に導電膜４４５に酸性スラリーを用いた化学的機械研磨法により第２の研磨処理を行い、ゲート電極層４４９の一部、及びゲート電極層４４９上の導電膜４４５を除去し、ゲート電極層４０１、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。第２の研磨処理は金属膜に対してより選択的に除去処理が進行する酸性系スラリーを用いて行うため、酸化物絶縁膜４４７、側壁絶縁層４１１ａ、４１１ｂは除去されにくく、より選択的にゲート電極層４０１の一部、及び導電膜４４５を除去することができる。
【００７８】
なお、第２の研磨処理により、酸化物絶縁膜４４７、側壁絶縁層４１１ａ、４１１ｂも除去され、酸化物絶縁膜４１５、側壁絶縁層４１２ａ、４１２ｂとすることができる。つまり、研磨処理により凸部を選択的に除去し、全面を研磨処理しながら、かつスラリーに対して除去されやすい膜をさらに選択的に除去することができる。
【００７９】
なお、本実施の形態においては、ソース電極層４０５ａ、ドレイン電極層４０５ｂはゲート電極層４０１側面に設けられた側壁絶縁層４１２ａ、４１２ｂの側面に接するように設けられており、側壁絶縁層４１２ａ、４１２ｂの側面を上端部よりやや低い位置まで覆っている。
【００８０】
以上の工程で、本実施の形態のトランジスタ４４０ａが作製される（図３（Ｂ）参照）。
【００８１】
トランジスタ４４０ａにおいて、ゲート電極層４０１、及びソース電極層４０５ａ及びドレイン電極層４０５ｂの高さ（基板４００からの高さ）は、側壁絶縁層４１２ａ、４１２ｂの上面の高さより低くすることができる。該構造により、ゲート電極層４０１と、ソース電極層４０５ａ及びドレイン電極層４０５ｂとを側壁絶縁層４１２ａ、４１２ｂを用いてより確実に絶縁することができるため、ゲート電極層４０１と、ソース電極層４０５ａ及びドレイン電極層４０５ｂとが、接することによるショート等の不良を低減することができる。
【００８２】
よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４４０ａを歩留まりよく作製することができる。
【００８３】
また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した半導体膜４０３上面、及び側壁絶縁層４１２ａ、又は側壁絶縁層４１２ｂと接して設けられている。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２ａ、４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる。
【００８４】
このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと半導体膜４０３とが接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４４０ａのオン特性を向上させることが可能となる。
【００８５】
トランジスタ４４０ａのようにゲート電極層４０１を露出する構造は、トランジスタ４４０ａ上に他の配線や半導体素子を積層する集積回路において用いることができる。
【００８６】
また、トランジスタ４４０ａ上に層間絶縁膜を設けてもよい。図４（Ａ）にトランジスタ４４０ａを上に層間絶縁膜として機能する絶縁膜４０７及び絶縁膜４１６を積層し、絶縁膜４０７及び絶縁膜４１６にソース電極層４０５ａ、及びドレイン電極層４０５ｂに達する開口を形成し、開口に配線層４３５ａ、４３５ｂを形成する例を示す。配線層４３５ａ、４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
【００８７】
層間絶縁膜としては、保護絶縁膜となる緻密性の高い無機絶縁膜（例えば、酸化アルミニウム膜）や凹凸を平坦化することができる平坦化膜を設けることができる。例えば、絶縁膜４０７として酸化アルミニウム膜、絶縁膜４１６として酸化窒化シリコン膜を用いることができる。
【００８８】
配線層４３５ａ、配線層４３５ｂはゲート電極層４０１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、配線層４３５ａ、配線層４３５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００８９】
例えば、配線層４３５ａ、配線層４３５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【００９０】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂと酸化物絶縁膜４１５との間に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けてもよい。
【００９１】
図４（Ｂ）にソース電極層４０５ａ及びドレイン電極層４０５ｂと酸化物絶縁膜４１５との間に絶縁膜４１０を設けたトランジスタ４４０ｂの例を示す。
【００９２】
また、側壁絶縁層４１２ａ、４１２ｂは積層構造であってもよい。図４（Ｃ）に積層構造の側壁絶縁層４１２ａ１、４１２ａ２、側壁絶縁層４１２ｂ１、４１２ｂ２を有するトランジスタ４４０ｃの例を示す。例えば、側壁絶縁層４１２ａ１、４１２ｂ１として緻密性の高い酸化物絶縁膜（例えば、酸化アルミニウム膜）を設け、側壁絶縁層４１２ａ２、４１２ｂ２として被覆性のよい酸化物絶縁膜（例えば、酸化窒化シリコン膜）を用いることができる。
【００９３】
絶縁膜４０７、４１０は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
【００９４】
酸化アルミニウム膜以外に、絶縁膜４０７、４１０としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【００９５】
また、半導体装置において、表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【００９６】
以上のように、半導体装置において、形状や特性のばらつきを少ない微細な構造を有するオン特性の高いトランジスタ４４０ａ、４４０ｂ、４４０ｃを歩留まりよく提供することができる。
【００９７】
従って、微細化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【００９８】
（実施の形態２）
本明細書に開示する半導体装置に含まれるトランジスタに用いる半導体膜として、酸化物半導体を用いることができる。本実施の形態では、実施の形態１で示したトランジスタ４４０ａ、４４０ｂ、４４０ｃに含まれる半導体膜４０３として酸化物半導体膜を用いる例を示す。
【００９９】
半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含むことが好ましい。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【０１００】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１０１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１０２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１０４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１０５】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１０６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【０１０７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成だけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１０８】
半導体膜４０３は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１０９】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【０１１０】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
【０１１１】
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【０１１２】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【０１１３】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１１４】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１１５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１１６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１１７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【０１１８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【０１１９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１２０】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１２１】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１２２】
Ｒａとは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【０１２３】
【数１】
2013211536.tif 000003
【０１２４】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１２５】
半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１２６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１２７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１２８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１２９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１３０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１３１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１３２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１３３】
半導体膜４０３は、複数の酸化物半導体層が積層された構造でもよい。例えば、半導体膜４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
【０１３４】
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１３５】
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１３６】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１３７】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
【０１３８】
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、半導体膜４０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１３９】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
【０１４０】
また、半導体膜４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
【０１４１】
また、半導体膜４０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０１４２】
絶縁膜４３６として、基板４００上に、酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、半導体膜４０３を順に積層してもよい。
【０１４３】
絶縁膜４３６は、半導体膜４０３と接するため、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような絶縁膜４３６を用いることで、半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。半導体膜４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【０１４４】
例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４３６を半導体膜４０３と接して設けることによって、該絶縁膜４３６から半導体膜４０３へ酸素を供給することができる。半導体膜４０３及び絶縁膜４３６を少なくとも一部が接した状態で加熱処理を行うことによって半導体膜４０３への酸素の供給を行ってもよい。
【０１４５】
半導体膜４０３の形成工程において、半導体膜４０３に水素、又は水がなるべく含まれないようにするために、半導体膜４０３の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜４３６が形成された基板を予備加熱し、基板及び絶縁膜４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１４６】
絶縁膜４３６において半導体膜４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【０１４７】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁膜４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１４８】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜４３６表面の凹凸状態に合わせて適宜設定すればよい。
【０１４９】
平坦化処理は、例えば、絶縁膜４３６として用いる酸化シリコン膜表面に化学的機械研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとすればよい。
【０１５０】
なお、半導体膜４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１５１】
なお、本実施の形態において、半導体膜４０３を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【０１５２】
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
【０１５３】
半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１５４】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した半導体膜４０３に含まれる不純物の濃度を低減できる。
【０１５５】
また、絶縁膜４３６と半導体膜４０３とを大気に解放せずに連続的に形成することが好ましい。絶縁膜４３６と半導体膜４０３とを大気に曝露せずに連続して形成すると、絶縁膜４３６表面に水素や水分などの不純物が吸着することを防止することができる。
【０１５６】
半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
【０１５７】
また、島状の半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５８】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。
【０１５９】
また、半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、半導体膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１６０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１６１】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１６２】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１６３】
また、加熱処理で半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、半導体膜４０３を高純度化及び電気的にＩ型（真性）化することができる。
【０１６４】
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜形成後でも、島状の半導体膜４０３形成後でもよい。
【０１６５】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０１６６】
また、脱水化又は脱水素化処理を行った半導体膜４０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１６７】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【０１６８】
脱水化又は脱水素化処理を行った半導体膜４０３に、酸素を導入して膜中に酸素を供給することによって、半導体膜４０３を高純度化、及び電気的にＩ型（真性）化することができる。高純度化し、電気的にＩ型（真性）化した半導体膜４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【０１６９】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１７０】
酸素の導入工程は、半導体膜４０３に酸素導入する場合、半導体膜４０３に直接導入してもよいし、ゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して半導体膜４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された半導体膜４０３へ直接導入する場合は、プラズマ処理なども用いることができる。
【０１７１】
半導体膜４０３への酸素の導入は、脱水化又は脱水素化処理を行った後が好ましいが、特に限定されない。また、上記脱水化又は脱水素化処理を行った半導体膜４０３への酸素の導入は複数回行ってもよい。
【０１７２】
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
【０１７３】
半導体膜４０３として酸化物半導体膜を用いる場合、ゲート絶縁膜４０２は、半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。
【０１７４】
また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１７５】
また、酸化物半導体膜を半導体膜４０３として用いる場合、半導体膜４０３上に設けられる絶縁膜４０７、４１０として酸化アルミニウム膜を含む膜とすることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１７６】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、酸化物半導体膜を用いたトランジスタの変動要因となる水素、水分などの不純物の半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の半導体膜４０３からの放出を防止する保護膜として機能する。
【０１７７】
絶縁膜４０７、４１０は、絶縁膜４０７、４１０に水、水素等の不純物を混入させない方法（好適にはスパッタリング法など）を適宜用いて形成することが好ましい。
【０１７８】
酸化物半導体膜の成膜時と同様に、絶縁膜４０７、４１０の成膜室内の残留水分を除去するために、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４０７、４１０に含まれる不純物の濃度を低減できる。また、絶縁膜４０７、４１０の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１７９】
絶縁膜４０７、４１０を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１８０】
上記のように本明細書に開示するトランジスタ４４０ａ、４４０ｂ、４４０ｃの半導体膜として、酸化物半導体膜は好適に用いることができる。
【０１８１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８２】
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１８３】
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１８４】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示すトランジスタ４４０ａの構造を適用し、実施の形態２で示す酸化物半導体膜を半導体膜１４４に用いたトランジスタを適用する例である。
【０１８５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１８６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタ１６２に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１８７】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１８８】
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１８９】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極１１０の上面を露出させる。
【０１９０】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１９１】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０１９２】
なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
【０１９３】
絶縁層１３０表面において、半導体膜１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に半導体膜１４４を形成する。
【０１９４】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる半導体膜１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１９５】
酸化物半導体膜を用いたトランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１９６】
トランジスタ１６２では、ＣＭＰ法を用いてゲート電極１４８上の導電膜を分断し、ソース電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する工程において、酸化物絶縁膜１３５及び側壁絶縁層１３６ａ、１３６ｂに用いる酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第１の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第２の研磨処理を行う。ＣＭＰ法による研磨処理に加え、酸化物絶縁膜１３５及び側壁絶縁層１３６ａ、１３６ｂに用いられる酸化物絶縁膜と、ゲート電極１４８、電極層１４２ａ、１４２ｂに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。作製工程において、ＣＭＰ法による研磨処理に加え、処理物への選択比が異なるスラリーを用いることで、より精密な加工を制御よく行うことができる。
【０１９７】
ゲート電極１４８上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第１の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極１４８上に設けられた導電層を露出させる。次に行う第２の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層１３６ａ、１３６ｂは除去されにくく、選択的にゲート電極１４８の一部、及び導電膜を除去することができる。よって、ゲート電極１４８、及び電極層１４２ａ、１４２ｂの高さ（基板１８５からの高さ）は、側壁絶縁層１３６ａ、１３６ｂの上面の高さより低くすることができる。該構造により、ゲート電極１４８と、電極層１４２ａ、１４２ｂとを側壁絶縁層１３６ａ、１３６ｂを用いてより確実に絶縁することができるため、ゲート電極１４８と、電極層１４２ａ、１４２ｂとが、接することによるショート等の不良を低減することができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１９８】
よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、１４２ｂと半導体膜１４４が接する領域（コンタクト領域）と、ゲート電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと半導体膜１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。
【０１９９】
トランジスタ１６２上には、酸化物絶縁膜１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０２００】
また、酸化物絶縁膜１３５及び絶縁膜１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、酸化物絶縁膜１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０２０１】
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁膜１５０、絶縁膜１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の半導体膜１４４の一部と重畳するように設けられることが好ましい。
【０２０２】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０３】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を直接接触させて行ってもよいし、電極層１４２ｂ及び配線１５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０２０４】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０２０５】
図５（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２０６】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０７】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０２０８】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０２０９】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２１０】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２１１】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１２】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１３】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１５】
（実施の形態４）
本実施の形態においては、実施の形態１乃至３のいずれかに示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図６及び図７を用いて説明を行う。
【０２１６】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
【０２１７】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０２１８】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２１９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２２０】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２２１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２２２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２４】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２５】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０２２６】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２２７】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２２８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２９】
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２３０】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
【０２３１】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２３２】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同一の構成とすることができる。
【０２３３】
絶縁層１８０上に設けられたトランジスタ１６２上には、絶縁膜２５６が単層または積層で設けられている。また、絶縁膜２５６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、酸化物絶縁膜１３５と、絶縁膜２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０２３４】
トランジスタ１６２および容量素子２５４の上には絶縁膜２５８が設けられている。そして、絶縁膜２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。図示しないが、配線２６０は、絶縁膜２５６及び絶縁膜２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図６（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２３５】
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３６】
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３７】
以上のように、本実施の形態では、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２３８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３９】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２４０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４１】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０２４２】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２４３】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２４４】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２４５】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２４６】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４７】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２４８】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２４９】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２５０】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２５１】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５２】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２５３】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５４】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２５５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０２５６】
本実施例では、本明細書に開示する半導体装置の一形態であるトランジスタを作製し、断面観察及び電気特性の評価を行った。
【０２５７】
トランジスタとして、図１２に示すトランジスタ３４０と同様の構造の実施例トランジスタを作製した。以下に実施例トランジスタの作製方法を示す。
【０２５８】
アルゴンによるプラズマ処理（Ａｒ流量５０ｓｃｃｍ、圧力０．６Ｐａ、電源電力２００Ｗ、３分間）を行ったシリコン基板３００上に絶縁膜３３６としてスパッタリング法を用いて、膜厚１０００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。
【０２５９】
次に絶縁膜３３６表面に化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により研磨処理（研磨圧０．０１ＭＰａ、研磨時回転数（テーブル／スピンドル）：６０ｒｐｍ／５６ｒｐｍ）を行い、絶縁膜３３６表面における平均面粗さ（Ｒａ）を約０．２ｎｍとした。
【０２６０】
絶縁膜３３６上に酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０２６１】
ドライエッチング法により、酸化物半導体膜をエッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、ＩＣＰ電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）して島状の半導体膜３０３を形成した。
【０２６２】
次にＣＶＤ法によりゲート絶縁膜となる酸化窒化シリコン膜を２０ｎｍ成膜した。
【０２６３】
ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚２００ｎｍのタングステン膜（成膜条件：アルゴン（１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜した。
【０２６４】
窒化タンタル膜及びタングステン膜上にフォトリソグラフィ法によりレジストマスクを形成した。レジストマスクは、露光により形成後、さらにエッチングによるスリミング工程を行い、チャネル長方向の長さを２１０ｎｍまで縮小した。
【０２６５】
ドライエッチング法により、窒化タンタル膜及びタングステン膜をエッチング（（第１エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、ＩＣＰ電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）、（第２エッチング条件：エッチングガス（Ｃｌ２＝１００ｓｃｃｍ）、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａ））して島状のゲート電極層３０１を形成した。
【０２６６】
次に、絶縁膜としてゲート電極層３０１上に、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を１０ｎｍ成膜した。
【０２６７】
酸化アルミニウム膜上に絶縁膜として、ＣＶＤ法により酸化窒化シリコン膜を１００ｎｍ成膜した。
【０２６８】
ゲート電極層３０１をマスクとして、酸化窒化シリコン膜、酸化アルミニウム膜、及び酸化窒化シリコン膜を通過させて、イオン注入法により半導体膜３０３に、リンイオンを注入し、チャネル形成領域３０９、低抵抗領域３０４ａ、３０４ｂを含む半導体膜３０３を形成した。なお、リンイオンの注入条件は加速電圧１１０ｋＶ、ドーズ量を４．０×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２６９】
酸化窒化シリコン膜をドライエッチング法により、エッチング（エッチング条件：エッチングガス（ＣＨＦ３：Ｈｅ＝３０ｓｃｃｍ：１２０ｓｃｃｍ、電源電力３ｋＷ、バイアス電力２００Ｗ、圧力２．０Ｐａ、下部電極温度−１０℃）してゲート電極層３０１側面を覆う側壁絶縁層３１２ａ２、３１２ｂ２を形成した。ゲート電極層３０１、及び側壁絶縁層３１２ａ２、３１２ｂ２をマスクとして、酸化アルミニウム膜及びゲート絶縁膜をエッチングし、側壁絶縁層３１２ａ１、３１２ｂ１、及びゲート絶縁膜３０２を形成した。なお酸化アルミニウム膜のエッチング条件は、エッチングガスＢＣｌ３＝８０ｓｃｃｍ、ＩＣＰ電源電力５５０Ｗ、バイアス電力１５０Ｗ、圧力１．０Ｐａ、下部電極温度７０℃とした。
【０２７０】
半導体膜３０３、ゲート絶縁膜３０２、ゲート電極層３０１、側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２上に、スパッタリング法により膜厚３０ｎｍのタングステン膜（成膜条件：アルゴン（８０ｓｃｃｍ）雰囲気下、圧力０．８Ｐａ、電源電力１ｋＷ、基板温度２００℃）を成膜した。
【０２７１】
次に、ドライエッチング法により、タングステン膜をエッチング（エッチング条件：エッチングガス（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）して島状のタングステン膜を形成した。
【０２７２】
次に、絶縁膜として半導体膜３０３、ゲート絶縁膜３０２、ゲート電極層３０１、側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２、タングステン膜上に、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を７０ｎｍ成膜した。
【０２７３】
さらに、酸化アルミニウム膜上に、ＣＶＤ法により酸化窒化シリコン膜を４６０ｎｍ成膜した。
【０２７４】
次に酸化窒化シリコン膜、及び酸化アルミニウム膜に化学的機械研磨法により第１の研磨処理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性スラリー（ＮＰ８０２０（ニッタ・ハース株式会社製））、スラリー温度室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピンドル）５１ｒｐｍ／５０ｒｐｍ）を行い、ゲート電極層３０１上の酸化窒化シリコン膜、及び酸化アルミニウム膜を除去し、タングステン膜を露出させた。第１の研磨処理は、酸化物絶縁膜に対して効果的に除去処理が進行する、アルカリ性スラリーを用いて行う。酸化窒化シリコン膜、及び酸化アルミニウム膜は第１の研磨処理により一部除去され、絶縁膜３１０、３１５となった。
【０２７５】
次にタングステン膜に化学的機械研磨法により第２の研磨処理（研磨条件：硬質ポリウレタン系研磨布、酸性スラリー（ＳＳＷ２０００（Ｃａｂｏｔ社製）１０００ｍｌに過酸化水素水を１３５ｍｌ添加し、さらに純粋で２倍希釈して用いる）、スラリー温度室温、研磨（ロード）圧０．０１ＭＰａ、研磨時回転数（テーブル／スピンドル）３９ｒｐｍ／３５ｒｐｍ）を行い、ゲート電極層３０１の一部、及びゲート電極層３０１上のタングステン膜を除去した。該第２の研磨処理によって、タングステン膜を分断してソース電極層３０５ａ及びドレイン電極層３０５ｂを形成した。
【０２７６】
以上の工程で実施例トランジスタを作製した。
【０２７７】
実施例トランジスタ上に層間絶縁膜３０７として、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、ガラス基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を３０ｎｍ成膜し、酸化アルミニウム膜上に層間絶縁膜３１７としてＣＶＤ法により酸化窒化シリコン膜を４００ｎｍ成膜した。層間絶縁膜形成後酸素雰囲気下、４００℃で１時間熱処理を行った。
【０２７８】
ソース電極層、ドレイン電極層に達する開口を形成した。
【０２７９】
開口に、スパッタリング法により膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）、膜厚１００ｎｍのアルミニウム膜（成膜条件：アルゴン（５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力１ｋＷ）、膜厚５０ｎｍのチタン膜（成膜条件：アルゴン（２０ｓｃｃｍ）雰囲気下、圧力０．１Ｐａ、電源電力１２ｋＷ）を積層した。
【０２８０】
チタン膜、アルミニウム膜、及びチタン膜の積層を、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、ＩＣＰ電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、配線層３３５ａ、３３５ｂを形成した。
【０２８１】
配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃１時間熱処理を行った。
【０２８２】
本実施例では、実施例トランジスタとして、チャネル幅（Ｗ）は１０μｍとし、チャネル長が０．１μｍ、０．３μｍ、１０μｍの３種類のトランジスタを作製した。
【０２８３】
以下に示す工程の他、比較例トランジスタも実施例トランジスタと同様に作製した。以下に比較例トランジスタの作製方法において、実施例トランジスタの作製方法と異なる工程を詳細に示す。
【０２８４】
比較例トランジスタにおいては、絶縁膜が設けられたシリコン基板上に、半導体膜として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１０ｎｍのＩＧＺＯ膜を形成した。また、イオン注入法により該ＩＧＺＯ膜に、酸素イオンを注入した。なお、酸素イオンの注入条件は加速電圧５ｋＶ、ドーズ量を２．５×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２８５】
ゲート電極層をマスクとして、ゲート絶縁膜となる酸化窒化シリコン膜を通過させて、イオン注入法により半導体膜に、リンイオンを注入し、チャネル形成領域、低抵抗領域を含む半導体膜を形成した。なお、リンイオンの注入条件は加速電圧１１０ｋＶ、ドーズ量を４．０×１０１５ｉｏｎｓ／ｃｍ２とした。酸化物半導体膜へのリンイオン注入後、ゲート電極層上に、酸化アルミニウム膜は設けず、ＣＶＤ法により酸化窒化シリコン膜を９０ｎｍ成膜した。
【０２８６】
酸化窒化シリコン膜をドライエッチング法により、エッチングしてゲート電極層側面を覆う側壁絶縁層を形成した。ゲート電極層、及び側壁絶縁層をマスクとして、酸化窒化シリコン膜をエッチングし、ゲート絶縁膜を形成した。
【０２８７】
半導体膜、ゲート絶縁膜、ゲート電極層、側壁絶縁層上に、スパッタリング法によりタングステン膜を成膜し、ドライエッチング法により、タングステン膜をエッチングして島状のタングステン膜を形成した。
【０２８８】
半導体膜、ゲート絶縁膜、ゲート電極層、側壁絶縁層ｂ、タングステン膜上に、スパッタリング法により酸化アルミニウム膜を成膜し、酸化アルミニウム膜上に、ＣＶＤ法により酸化窒化シリコン膜を成膜した。
【０２８９】
酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜に化学的機械研磨法により研磨処理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性スラリー（ＮＰ８０２０（ニッタ・ハース株式会社製））、スラリー温度室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピンドル）５１ｒｐｍ／５０ｒｐｍ）を行い、ゲート電極層が露出するように、ゲート電極層５０１上の酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜を除去した。
【０２９０】
比較例トランジスタにおいては、一回の研磨処理によって、酸化窒化シリコン膜及び酸化アルミニウム膜を除去し、かつゲート電極層上のタングステン膜を除去して分断してソース電極層及びドレイン電極層を形成した。
【０２９１】
以上の工程で比較例トランジスタを作製した。
【０２９２】
比較例トランジスタ上に層間絶縁膜として、ＣＶＤ法により酸化窒化シリコン膜を４００ｎｍ成膜し、層間絶縁膜形成後、酸素雰囲気下、４００℃で１時間熱処理を行った。
【０２９３】
ソース電極層、ドレイン電極層に達する開口を形成し、該開口に、チタン膜、アルミニウム膜、チタン膜を積層し、エッチングし、配線層を形成した。配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃１時間熱処理を行った。
【０２９４】
比較例トランジスタとして、チャネル幅（Ｗ）は１０μｍとし、チャネル長が０．１μｍ、０．３μｍ、１０μｍの３種類のトランジスタを作製した。
【０２９５】
実施例トランジスタ（チャネル長０．１μｍ）のチャネル長方向の断面を切り出し、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）により、実施例トランジスタ及び比較例トランジスタの断面観察を行った。本実施例ではＳＴＥＭは「日立超薄膜評価装置ＨＤ−２３００」（株式会社日立ハイテクノロジーズ製）を用いた。図１３に実施例トランジスタの断面ＳＴＥＭ像を示す。
【０２９６】
実施例トランジスタでは、ＣＭＰ法を用いてゲート電極層３０１上の導電膜を分断し、ソース電極層３０５ａ及びドレイン電極層３０５ｂを形成する工程において、酸化物絶縁膜に対してより効果的に除去処理が進行するアルカリ性スラリーを用いた第１の研磨処理と、金属膜に対して効果的に除去処理が進行する、酸性スラリーを用いた第２の研磨処理を行う。側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２に用いられる酸化物絶縁膜と、ゲート電極層３０１、ソース電極層３０５ａ及びドレイン電極層３０５ｂに用いられる金属膜とに対して、アルカリ性スラリー及び酸性スラリーが有する、異なる選択比を利用する。
【０２９７】
ゲート電極層３０１上に設けられた、導電膜、及び酸化物絶縁膜の積層に対して、まず、第１の研磨処理によって、選択的に酸化物絶縁膜を除去して、ゲート電極層３０１上に設けられた導電層を露出させる。次に行う第２の研磨処理は金属膜に対して効果的に除去処理が進行する酸性系スラリーを用いて行うため、側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２は除去されにくく、選択的にゲート電極層３０１の一部、及び導電膜を除去することができる。よって、図１３に示すように、ゲート電極層３０１、及びソース電極層３０５ａ及びドレイン電極層３０５ｂの高さ（シリコン基板３００からの高さ）は、側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２の上面の高さより低くすることができる。該構造により、ゲート電極層３０１と、ソース電極層３０５ａ及びドレイン電極層３０５ｂとを側壁絶縁層３１２ａ１、３１２ａ２、３１２ｂ１、３１２ｂ２を用いてより確実に絶縁することができるため、ゲート電極層３０１と、ソース電極層３０５ａ及びドレイン電極層３０５ｂとが、接することによるショート等の不良を低減することができる。従って、微細な実施例トランジスタを歩留まりよく作製することが可能となる。
【０２９８】
一方、比較例トランジスタは、一回の研磨処理によって、ゲート電極層上に設けられた、導電膜、及び酸化物絶縁膜の積層を除去する比較例トランジスタの場合は、導電膜除去時に側壁絶縁層も除去されるため、ゲート電極層の上部が露出する形状となりうる。このような側壁絶縁層の過剰な除去は、ゲート電極層とソース電極層、ドレイン電極層とのショート等を招き、歩留まりや、生産性が低下する。また一度の研磨処理によって、材料の異なる積層構造を処理すると、基板面内において処理領域のばらつきが生じやすく、特に集積化された微細なトランジスタを複数含む半導体装置の作製工程においては、そのばらつきが不良という形として大きく影響してしまう。
【０２９９】
次に、実施例トランジスタ及び比較例トランジスタの電気特性の評価を行った結果を示す。
【０３００】
図１４（Ａ）に、チャネル長が０．１μｍの実施例トランジスタ、図１４（Ｂ）にチャネル長が０．１μｍの比較例トランジスタのドレイン電圧（Ｖｄ）が１Ｖ（太線）、０．１Ｖ（細線）におけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及び電界効果移動度を示す。ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、チャネル長が０．１μｍの実施例トランジスタの電界効果移動度は、７．６ｃｍ２／Ｖｓであり、チャネル長が０．１μｍの比較例トランジスタの電界効果移動度は、１．０ｃｍ２／Ｖｓであった。
【０３０１】
図１５（Ａ）に、チャネル長が０．３μｍの実施例トランジスタ、図１５（Ｂ）にチャネル長が０．３μｍの比較例トランジスタのドレイン電圧（Ｖｄ）が１Ｖ（太線）、０．１Ｖ（細線）におけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及び電界効果移動度を示す。ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、チャネル長が０．３μｍの実施例トランジスタの電界効果移動度は、１８．６ｃｍ２／Ｖｓであり、チャネル長が０．３μｍの比較例トランジスタの電界効果移動度は、３．８ｃｍ２／Ｖｓであった。
【０３０２】
図１６（Ａ）に、チャネル長が１０μｍの実施例トランジスタ、図１６（Ｂ）にチャネル長が１０μｍの比較例トランジスタのドレイン電圧（Ｖｄ）が１Ｖ（太線）、０．１Ｖ（細線）におけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性、及び電界効果移動度を示す。ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、チャネル長が１０μｍの実施例トランジスタの電界効果移動度は、２２．６ｃｍ２／Ｖｓであり、チャネル長が１０μｍの比較例トランジスタの電界効果移動度は、４．０ｃｍ２／Ｖｓであった。
【０３０３】
なお、図１４乃至図１６の測定範囲はゲート電圧−４Ｖ〜＋４Ｖである。
【０３０４】
実施例トランジスタは、比較例トランジスタと比較して、測定基板内の多くのトランジスタにおいて、チャネル長０．１μｍ、０．３μｍ、１０μｍいずれもスイッチング素子としての良好な電気特性を示した。一方、比較例トランジスタは、スイッチング素子としての電気特性が得られないトランジスタが多く、特にチャネル長が１０μｍの試料においてその不良が顕著であった。
【０３０５】
実施例トランジスタ及び比較例トランジスタにおける、不良率を算出した。不良率は、図１４乃至図１６におけるトランジスタのドレイン電圧（Ｖｄ）が１Ｖ（太線）におけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性から、任意の測定点（実施例トランジスタにおいては２５点、比較例トランジスタにおいては１３点）における、スイッチング素子として電気特性が得られない（しきい値電圧が−４Ｖ〜＋４Ｖ外であり、オンオフ特性が得られない）点を不良点として算出した。
【０３０６】
比較例トランジスタにおいては、チャネル長０．１μｍが不良率３１％、チャネル長０．３μｍが不良率３８％、チャネル長１０μｍが不良率６９％と高い数値となったが、一方実施例トランジスタにおいては、チャネル長０．１μｍが不良率８％とかなり低い数値であり、チャネル長０．３μｍ及びチャネル長１０μｍでは不良率０％であった。
【０３０７】
このように、実施例トランジスタにおいては、面内においてトランジスタの電気特性の不良が低減され、信頼性の高い半導体装置が歩留まりよく作製できることが確認できた。
【０３０８】
以上、本実施例で示すように、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成することができる。
【図１】
2013211536.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１３】
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