(57)【要約】【課題】データ転送の高速化を実現した半導体記憶装置を提供すること。【解決手段】柱状半導体ＳＣと、ゲート絶縁膜を介して前記柱状半導体を覆うように順に形成された、電荷蓄積層と、制御ゲートと、を含むデータ保持可能なメモリセルが形成されたメモリストリングを含む第１メモリセルアレイ１と、第１ビット線と、第２ビット線と、前記第１ビット線と電気的に接続され、且つ前記メモリセルアレイに隣接しつつ第１配線長を有する第１データ線Ｓ１と、前記第２ビット線と電気的に接続され、且つ前記第１データ線に隣接するように配置された前記データを転送可能な第１配線長よりも大きい第２配線長を有する第２データ線Ｓ２と、前記第１配線長と前記第２配線長との配線長差に応じたタイミングで前記第１データ線と前記第２データ線とから交互に供給される前記データを転送する分割転送回路３３とを具備する。【選択図】図６
2013143160.tif 000002
【特許請求の範囲】
【請求項１】
第１方向とこの第１方向に直交する第２方向とに沿って形成される行及び列毎に複数配置され、且つ前記第１方向と前記第２方向とにそれぞれ直交する第３方向に延伸する柱状半導体と、ゲート絶縁膜を介して前記柱状半導体を覆うように順に形成された、電荷蓄積層と、制御ゲートと、を含むデータ保持可能なメモリセルが前記第３方向に沿って形成されたメモリストリングを含む第１メモリセルアレイと、
前記第２方向に沿って第ｍ（ｍ：自然数）列目に配置された前記柱状半導体に接続され、前記第１方向に沿って前記第２方向と平行に形成される第１ビット線と、
第ｎ（ｎ：自然数、ｎ＞ｍ）列目に配置された前記柱状半導体に接続され、前記第１方向に沿って前記第１ビット線と平行に形成される第２ビット線と、
前記第１ビット線と電気的に接続され、且つ前記メモリセルアレイに隣接しつつ前記第２に沿って配置された前記データを転送可能な第１配線長を有する第１データ線と、
前記第２ビット線と電気的に接続され、且つ前記第１データ線に隣接するように配置された前記データを転送可能な第１配線長よりも大きい第２配線長を有する第２データ線と、
前記第１配線長と前記第２配線長との配線長差に応じたタイミングで前記第１データ線と前記第２データ線とから交互に供給される前記データを転送する分割転送回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記分割転送回路から前記データを出力するための第１クロック及びこの第１クロックとは異なる第２クロックをそれぞれ生成し、この第１クロック及び第２クロックを第１信号線及び第２信号線を介してそれぞれ前記分割転送回路に出力するクロック生成器を更に備え、
前記第１信号線は第３配線長を有し、前記第２信号線は前記第３配線長よりも大きな第４配線長を有し、
前記第３配線長と前記第４配線長との配線長差は、前記分割転送回路までの距離を示す前記第１配線長と前記第２配線長との配線長差に比例する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１メモリセルアレイに隣接して配置される第２メモリセルアレイと、
前記第１メモリセルアレイに対応する前記メモリセルの不良情報を示すアドレス及びそのアドレスに対応した正常データを保持し、読み出しアドレスが前記不良情報を示すと前記正常データを出力する第１保持部を含む第１転送回路と、
第２メモリセルアレイに対応する前記メモリセルの不良情報を示すアドレス及びそのアドレスに対応した正常データを保持し、読み出しアドレスが前記不良情報を示すと、前記正常データを出力する第２保持部を含む第２転送回路と
を更に備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１メモリセルアレイ及び前記第２メモリセルアレイから読み出され、前記第１転送回路及び前記第２転送回路から転送された前記データを交互に切り替えて出力する切り替え回路と
を更に備えることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記分割転送回路は、前記第１信号線に接続される第１転送部と、前記第２信号線に接続される第２転送部と、を含み、
前記第１クロック及び前記第２クロックがそれぞれ前記第１転送部及び前記第２転送部に供給されたタイミングで前記データがこの第１転送部及び第２転送部から出力される
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、データ転送の高速化を実現した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２３５８号公報
【特許文献２】特開２０００−１４９５５９号公報
【特許文献３】特開２０００−２６０１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、データ転送の高速化を実現した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置によれば、第１方向とこの第１方向に直交する第２方向とに沿って形成される行及び列毎に複数配置され、且つ前記第１方向と前記第２方向とにそれぞれ直交する第３方向に延伸する柱状半導体と、ゲート絶縁膜を介して前記柱状半導体を覆うように順に形成された、電荷蓄積層と、制御ゲートと、を含むデータ保持可能なメモリセルが前記第３方向に沿って形成されたメモリストリングを含む第１メモリセルアレイと、前記第２方向に沿って第ｍ（ｍ：自然数）列目に配置された前記柱状半導体に接続され、前記第１方向に沿って前記第２方向と平行に形成される第１ビット線と、第ｎ（ｎ：自然数、ｎ＞ｍ）列目に配置された前記柱状半導体に接続され、前記第１方向に沿って前記第１ビット線と平行に形成される第２ビット線と、前記第１ビット線と電気的に接続され、且つ前記メモリセルアレイに隣接しつつ前記第２に沿って配置された前記データを転送可能な第１配線長を有する第１データ線と、前記第２ビット線と電気的に接続され、且つ前記第１データ線に隣接するように配置された前記データを転送可能な第１配線長よりも大きい第２配線長を有する第２データ線と、前記第１配線長と前記第２配線長との配線長差に応じたタイミングで前記第１データ線と前記第２データ線とから交互に供給される前記データを転送する分割転送回路とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体図。
【図２】第１実施形態に係るメモリセルアレイ及びその周辺回路の斜視図。
【図３】第１実施形態に係るメモリセルアレイの詳細を示す拡大図。
【図４】第１実施形態に係るメモリセルの閾値分布。
【図５】第１実施形態に係る半導体記憶装置のブロック図。
【図６】第２実施形態に係るＤｉｖｉｄｅ回路、ＹＣＫ_生成器を示した図。
【図７】第１実施形態に係るＤｉｖｉｄｅ回路の構成図。
【図８】第１実施形態に係るメモリセルアレイの回路図、及びデータ読み出し動作を示す概念図。
【図９】第１実施形態に係るＤｉｖｉｄｅ回路の転送動作を示すタイムチャート。
【図１０】第１実施形態に係るＤｉｖｉｄｅ回路の転送動作を示すタイムチャート。
【図１１】第１実施形態に係るレイテンシを示す概念図。
【図１２】第１変形例に係るＤｉｖｉｄｅ回路の構成図。
【図１３】第１変形例に係るＤｉｖｉｄｅ回路の転送回路を示すタイムチャート。
【図１４】第２変形例に係るメモリセルアレイの斜視図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
[第１の実施形態]  
本実施形態に係る半導体記憶装置は、読み出しタイミングを司るクロックによってフリップフロップに供給されるタイミングが制御され、またリモートリダンダンシを、対応する半導体メモリ（以下、プレーンと呼ぶことがある）の近くに複数配置することで、高速の読み出しを可能とするものである。
【０００９】
１．全体構成  
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、データ入出力端子５、ワード線制御回路６、制御部７、制御信号入力端子８、及びＹＬＯＧ回路９を備えている。
【００１０】
メモリセルアレイ１は、半導体基板に対して垂直な方向（縦方向ともいう）に複数積層された不揮発性のメモリセルＭＣを備えている。このメモリセルＭＣは、例えば電荷蓄積層、ブロック層、及び制御ゲートを含む積層ゲートを備えたＤ型（ディプレッション）ＭＯＳトランジスタである。つまり、メモリセルＭＣはソース／ドレインを有さない構造とされる。後述する選択トランジスタＳＴ１、ＳＴ２についても電荷蓄積層、ブロック層を有さない点以外、メモリセルＭＣと同様の構造とされる。
【００１１】
なおメモリセルＭＣの構造はＤ型ＭＯＳトランジスタでなくとも良い。つまり、メモリセルＭＣ及び選択トランジスタＳＴ１、ＳＴ２は、ソース／ドレインを有したｎチャネル型ＭＯＳトランジスタであっても良い。この場合、メモリセルＭＣの制御ゲートはワード線に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬ（以下、ソース側の駆動回路２２）に電気的に接続されている。
【００１２】
ビット線制御回路２は、データの書き込み動作時には、データ入出力バッファ４から与えられるデータをＹＬＯＧ回路９を介してビット線ＢＬに転送し、メモリセルＭＣにデータを書き込む。また読み出し時には、カラムデコーダ３によって選択されたビット線からデータを読み出し、読み出しデータをセンス・増幅し、このデータをＹＬＯＧ回路９へと転送する。
【００１３】
カラムデコーダ３は、制御部７から与えられるカラムアドレスに従って、メモリセルアレイ１のカラム方向を選択する。
【００１４】
データ入出力バッファ４は、データ入出力端子５で受け取った書き込みデータ、アドレス、及びコマンドを一時的に保持する。そして、書き込みデータをＹＬＯＧ回路９を介してビット線制御回路２に出力し、アドレス及びコマンドを制御部７へ出力する。また、ビット線制御回路２を介してＹＬＯＧ回路９から受け取った読み出しデータを、データ入出力端子５を介して、図示せぬ外部メモリコントローラへ出力する。
【００１５】
また、データ入出力バッファ４はＤｉｖｉｄｅ回路３３、データ転送回路４０、及び切替回路５０を備える。これらデータ入出力バッファ４の詳細な構成については後ほど述べる。
【００１６】
データ入出力端子５は、外部メモリコントローラから供給された書き込みデータ、アドレス、及びコマンドを、データ入出力バッファ４へと出力する。また、読み出しデータを外部メモリコントローラへ出力する。
【００１７】
ワード線制御回路６は、メモリセルアレイ１のロウ方向を選択する。つまり、制御部７から与えられるロウアドレスに従っていずれかのワード線ＷＬを選択し、選択したワード線ＷＬに対し所定の電圧を印加する。印加電圧については後述する。
【００１８】
制御部７は、メモリセルアレイ１全体の動作を制御する。すなわち、制御信号入力端子８で受け取った制御信号、並びにデータ入出力バッファ４から受け取ったコマンド及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。そしてこのシーケンスを実行するために、半導体メモリ内に含まれる各回路ブロックの動作を制御する。この制御部７は、ＹＣＫ_生成部７１を含む。このＹＣＫ_生成部７１は、後述するＹＬＯＧ回路９及びＤｉｖｉｄｅ回路３３に供給するクロック信号ＣＬＫを生成する。
【００１９】
また本実施形態において制御部７は電圧発生回路を含むものとする。電圧発生回路は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧（電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、及び電圧ＶＥＲＡ）を発生し、メモリセルアレイ１へと供給する。電圧ＶＰＧＭとは、選択ワード線ＷＬに転送され、電荷が電荷蓄積層に注入され、このメモリセルＭＣの閾値が別レベルに遷移する程度の大きさの電圧である。電圧ＶＰＡＳＳとは、非選択ワード線ＷＬに転送され、メモリセルトランジスタＭＴがオン状態とされる電圧である。電圧ＶＣＧＲは、読み出し時に選択ワード線ＷＬに転送され、メモリセルＭＣから読み出しそうとするデータに応じた電圧である。電圧ＶＲＥＡＤとは、読み出し時に非選択ワード線ＷＬに転送され、メモリセルＭＣが保持するデータに依存せず、このメモリセルＭＣをオン状態とする電圧である。電圧ＶＥＲＡとは、データの消去時にウェルに転送され、例えば２０[Ｖ]の電圧である。
【００２０】
制御信号入力端子８は、外部メモリコントローラから供給された制御信号を制御部７に供給する。例えば、制御信号は書き込み動作を制御するためのライトイネーブル（write enable）信号や、半導体メモリ自身の動作を有効とするためのチップイネーブル（chip enable）信号などである。
【００２１】
ＹＬＯＧ回路９は、ビット線制御回路２からの読み出しデータをデータ入出力バッファ４に転送し、またデータ入出力バッファ４から供給される書き込みデータを、ビット線制御回路２を介してビット線ＢＬに転送する。このＹＬＯＧ回路９は、データの読み出し又は書き込み対象とされるメモリセルＭＣの位置に応じて配線長が異なる信号線を複数備え、これら信号線を用いてデータの入出力がなされる。この信号線については後ほど述べる。
【００２２】
２．メモリセルアレイ１及びその周辺回路の詳細  
図２を用いて上述したメモリセルアレイ１及びその周辺回路における構造の詳細について説明する。図２は、メモリセルアレイ１及びその周辺回路の構造を斜視図で表す。図２に示すように、ワード線ＷＬとして機能する平面状の導電層２０−１が、下層の絶縁層２１−１を介して２次元状に形成される。すなわち、この導電層２０−１及び絶縁層２１−１は、第１方向及び第２方向で形成される平面上であって、この第１方向及び第２方向とそれぞれ直交する第３方向を法線方向とするように配置される。この導電層２０−１は後述するメモリセルＭＣの制御ゲートＣＧ１（ワード線ＷＬ１）として機能する。次いで、導電層２０−１上に、絶縁層２１−２を介して導電層２０−２が形成される。この導電層２０−２は後述するメモリセルＭＣの制御ゲートＣＧ２（ワード線ＷＬ２）として機能する。以下同様に、導電層２０−２上に、絶縁層２１−３を介して導電層２０−３が形成され、この導電層２０−３上に、絶縁層２１−４を介して導電層２０−４が形成される。また、導電層２０−３、導電層２０−４は、それぞれ後述するメモリセルＭＣの制御ゲートＣＧ３（ワード線ＷＬ３）、ＣＧ４（ワード線ＷＬ４）として機能する。ここでは、説明を簡単とするため、導電層２０−１〜２０−４、及び絶縁層２１−１〜２１−４が順次交互に積層された構造について説明したが、導電層及び絶縁層の積層数はこれに限られない。なお、導電層２０−１〜２０−４、及び絶縁層２１−１〜２１−４を特に区別しない場合には単に導電層２０、及び絶縁層２１と呼ぶ。
【００２３】
また、この導電層２０−１〜２０−４は、各々の表面で電気的に接続されたコンタクトプラグＣＰ３を介して、ワード線制御回路６に接続される。すなわち、ワード線制御回路６は、ワード線ＷＬ１〜ＷＬ４の選択・非選択に応じた電圧を生成し、この生成した電圧をワード線ＷＬ１〜ＷＬ４に転送する。
【００２４】
次いで、絶縁層２１−１の下層には、平面状の導電層２０−０が配置される。この導電層２０−０は、ソース側選択ゲート線ＳＧＳとして機能し、このソース側選択ゲート線ＳＧＳには、コンタクトプラグＣＰ１を介してソース側選択ゲート線ＳＧＳを駆動する駆動回路２２が接続される。この駆動回路２２は、ソース側選択ゲート線ＳＧＳが選択状態とされると、所定の電圧（例えば、０Ｖ）をこのソース側選択ゲート線ＳＧＳに転送する。
【００２５】
更に、導電層２０−４上には、絶縁層２０−５を介して、第１方向に平行し、且つ第２方向に向かって形成された導電層２０−５が形成される。導電層２０−５は、ドレイン側選択ゲート線ＳＧＤとして機能し、このドレイン側選択ゲート線ＳＧＤには、コンタクトプラグＣＰ２を介してドレイン側選択ゲート線ＳＧＤを駆動する駆動回路２３が接続される。この駆動回路２３は、ドレイン側選択ゲート線ＳＧＤが選択状態とされると、所定の電圧（例えば、ＶＤＤ＝０．７Ｖ）をこのドレイン側選択ゲート線ＳＧＤに転送する。
【００２６】
また、この導電層２０−５上であって、第２方向に平行し、且つ第１方向に向かって複数のビット線ＢＬが形成される。このビット線ＢＬの一端が、コンタクトプラグＣＰ４を介してビット線制御回路２に接続される。そして、このビット線制御回路２の先に上述したＹＬＯＧ回路９の信号線が接続される。なお、図２では、便宜上ビット線ＢＬ１〜ＢＬ４のみを表示しているが、実際には、例えばビット線ＢＬ０〜ビット線ＢＬ１２８が形成されているものとする。
【００２７】
更に、図２の半導体記憶装置において、絶縁層２１−１〜絶縁層２１−５、及び導電層２０−０〜導電層２０−５を貫通しつつ、一端がビット線ＢＬに、次いで他端がソース側の駆動回路２２に接続するように、図示せぬ柱状の半導体層ＳＣがメモリセルＭＣ領域に形成される。また、この半導体層ＳＣの周囲には、第１方向及び第２方向で形成される面に沿って順にゲート絶縁層、電荷蓄積層、及びブロック層が形成される。すなわち、半導体層ＳＣと導電層２０とが交差する領域にメモリセルＭＣが形成される。
【００２８】
３．メモリセルＭＣの詳細  
次に図３を用いて、上述したメモリセルＭＣの構造の詳細について上述したメモリセルアレイ１を拡大して説明する。また、ここでは、導電層２０−０〜導電層２０−５の各々を電気的に隔離する絶縁層２１−０〜２１−５については省略する。図３に示すように、半導体基板３０（ｐ−ｗｅｌｌ）上に導電層（図中、ＳＬと表記）が形成される。一端がこの導電層（ＳＬ）に接続されつつ、導電層２０−０〜導電層２０−５を貫通し、他端がビット線ＢＬに接続されるように半導体層ＳＣが形成される。上述したように、この半導体層ＳＣの周囲には第１方向及び第２方向で形成される面に沿ってゲート絶縁膜、電荷蓄積層、及びブロック層が形成される。つまり、導電層２０−１〜導電層２０−５との交点にはメモリセルＭＣが形成され、これによってメモリストリングが形成される。図３では、一例としてビット線ＢＬ３と半導体基板３０との間に形成された半導体層ＳＣに着目しているが、このメモリストリングは第１、第２方向で形成された面上にマトリクス状に複数形成される。
【００２９】
４．メモリセルＭＣの閾値分布について  
次に図４を用いて上記メモリセルＭＣの閾値分布について説明する。図４は、横軸に閾値分布をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００３０】
図示するように、各々のメモリセルＭＣは、例えば４値（4-levels）のデータ（２ビットデータ）を保持できる。すなわち、メモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“１１”、“１０”、“０１”、及び“００”の４種のデータを保持できる。この閾値電圧Ｖｔｈに伴う保持データは、電荷蓄積層に電荷を注入することによって変動する。
【００３１】
メモリセルＭＣにおける“１１”データの閾値電圧Ｖｔｈ０は消去状態を示し（図中ＥＰ）、（０Ｖ＜）Ｖｔｈ０＜Ｖ０１の関係とされる。つまり、本実施形態においてメモリセルＭＣの消去状態は正側に位置する。また、“１０”データの閾値電圧Ｖｔｈ１（図中、Ａ状態）は、Ｖ０１＜Ｖｔｈ１＜Ｖ１２の関係とされる。“０１”データの閾値電圧Ｖｔｈ２（図中、Ｂ状態）は、Ｖ１２＜Ｖｔｈ２＜Ｖ２３の関係とされる。更に“００”データの閾値電圧Ｖｔｈ３（図中、Ｃ状態）は、Ｖ２３＜Ｖｔｈ３の関係とされる。このようにメモリセルＭＣは、閾値に応じて“１１”、“１０”、“０１”、及び“００”データの２ビットデータを保持可能とされている。なお、消去状態を正側としたのには以下の理由がある。つまり、直列接続されたメモリセルＭＣは、電荷蓄積層が連続した構造とされる。例えば、一方のメモリセルＭＣの電荷蓄積層の閾値電圧が負で、それに隣接する他方のメモリセルＭＣの電荷蓄積層の閾値電圧が正であると、時間の経過と共に隣接する電荷蓄積層間で電荷の移動・結合が生じてしまう。換言すると、メモリセルＭＣのデータが消失する場合がある。このようなことを未然に防ぐため、消去状態であっても正にシフトさせた状態とする。なお、上記メモリセルＭＣは８値以上のデータを保持可能とされても良い。
【００３２】
５．周辺回路の詳細について  
次に図５を用いて、上記図１で示したデータ入出力バッファ４、データ入出力端子５、及びＹＬＯＧ回路９の詳細な構成について説明する。ここでは、データ入出力バッファ４、データ入出力端子５、及びＹＬＯＧ回路９に着目するため、メモリセルアレイ１はブロック図で示す。なお、図５に示すメモリセルアレイ１、及びＹＬＯＧ回路９については、３次元構造を上から見た場合を示し、すなわち平面図を示し、このメモリセルアレイ１が４つ設けられた場合（図中、プレーン１−１〜プレーン１−４と表記）を一例に挙げる。以下、４つ設けられたメモリセルアレイ１を、メモリセルアレイ１−１（図中、plane1-1）〜メモリセルアレイ１−４（図中、plane1-4）とし、これらを区別しない場合には単にメモリセルアレイ１と呼ぶ。
【００３３】
５−１．ＹＬＯＧ回路９の詳細  
以下、メモリセルアレイ１−１（プレーン１）に着目して説明する。図５に示すように、ＹＬＯＧ回路９−１、及びＹＬＯＧ回路９−２がメモリセルアレイ１−１の両端を挟むように設けられる。メモリセルアレイ１−１から読み出されたデータは、これらＹＬＯＧ回路９−１及びＹＬＯＧ回路９−２から、例えば１６ｂｉｔずつ読み出され転送回路４０−１に出力される。ＹＬＯＧ回路９−１、９−２は同一の構成であるため、ここでは、ＹＬＯＧ回路９−１について説明する。
【００３４】
５−１−１．ＹＬＯＧ回路９−１  
ＹＬＯＧ回路９−１には、２本の信号線Ｓ１及びＳ２、並びに保持部３０−１、３１−１、及び３２−１が設けられる。この保持部３０−１はＹＬＯＧ回路９−１の中段に配置され、保持部３２−１はＹＬＯＧ回路９−１の下段に配置される。
【００３５】
また、信号線Ｓ１及びＳ２は第２方向に沿って形成される。信号線Ｓ１は、信号線Ｓ１−１及び信号線Ｓ１−２を含み、信号線Ｓ２は、信号線Ｓ２−１、信号線Ｓ２−２及び信号線Ｓ２−３を含む。
【００３６】
信号線Ｓ１−１は、データ読み出し時にビット線ＢＬ０〜ビット線ＢＬ６３の中から８本のビット線が選択され、この選択されたビット線から読み出された８ｂｉｔの転送データを保持部３２−１に転送する。保持部３２−１は、制御部７から転送されるクロック信号（後述するクロック信号ＣＬＫ_Ｆ）に応じて、保持した読み出しデータを、信号線Ｓ１−２を介してＤｉｖｉｄｅ回路３３−１に転送する。
【００３７】
信号線Ｓ２−１は、データの読み出し時にビット線ＢＬ６４〜ビット線ＢＬ１２８の中から選択され、読み出された８ｂｉｔの転送データを保持部３０−１に転送する。次いで保持部３０−１は、制御部７から転送されるクロック信号（後述するクロック信号ＣＬＫ_Ｎ）に応じて、保持した読み出しデータを、信号線Ｓ２−２、保持部３１−１、及び信号線Ｓ２−３を介してＤｉｖｉｄｅ回路３３−１に転送する。なお、メモリセルアレイ１−２〜メモリセルアレイ１−４、及びＹＬＯＧ回路９−２〜ＹＬＯＧ回路９−８についてもＹＬＯＧ回路９−１と同様の構成のため説明を省略する。
【００３８】
５−２．データ入出力バッファ４の詳細  
データ入出力バッファ４は、Ｄｉｖｉｄｅ回路３３−１〜Ｄｉｖｉｄｅ回路３３−８、転送回路４０−１〜４０−４、及び切替回路５０−１〜５０−３を備える。なお、本実施形態においてＤｉｖｉｄｅ回路３３−１〜Ｄｉｖｉｄｅ回路３３−８、及び転送回路４０−１〜転送回路４０−４は全て同様の構成であることから、本実施形態ではＤｉｖｉｄｅ回路３３−１、及び転送回路４０−１について説明する。  
５−２−１．Ｄｉｖｉｄｅ回路３３−１  
Ｄｉｖｉｄｅ回路３３−１は、ＹＣＫ_生成器７１から供給されるクロック信号（後述する、クロック信号ＤＣＬＫ＿Ｆ、クロック信号ＤＣＬＫ＿Ｎ）に応じて、信号線Ｓ１−２及び信号線Ｓ２−３からそれぞれ転送された８ｂｉｔの読み出しデータを交互に転送回路４０−１へ出力する。なお、詳細な構成については後述する。
【００３９】
５−２−２．転送回路４０−１  
転送回路４０−１は、Ｄｉｖｉｄｅ回路３３−１及びＤｉｖｉｄｅ回路３３−２から転送された読み出しデータ（１６ｂｉｔ）を切替回路５０に出力する。後述するが、この転送回路４０−１は、リモートリダンダンシを含み、読み出し対象のアドレスが不良ｂｉｔを示す場合、予め保持しておいた正常データを代わりに切替回路５０に転送する。
【００４０】
５−２−３．切替回路５０−１  
切替回路５０−１は、上記転送回路４０−１及び転送回路４０−２から転送された１６ｂｉｔ読み出しデータを受け取り、これを交互に切替回路５０−３に出力する。なお、切替回路５０−２についても同様の構成であることから説明を省略する。
【００４１】
５−２−４．切替回路５０−３  
切替回路５０−３は切替回路５０−１及び切替回路５０−２から転送された１６ｂｉｔの読み出しデータを受け取り、これを交互にデータ入出力端子５へ出力する。
【００４２】
５−３．Ｄｉｖｉｄｅ回路３３−１の詳細な構造とデータ転送のためのクロック信号ＣＬＫ  
次に図６を用いて、上記Ｄｉｖｉｄｅ回路３３−１の詳細な構造について言及しつつ、ＹＬＯＧ回路９−１とのデータ転送の詳細について説明する。具体的には、Ｄｉｖｉｄｅ回路３３−１の詳細な構成に触れつつ、ＹＣＫ_生成器７１から転送されるクロック信号ＤＣＬＫ_Ｆ、ＤＣＬＫ_Ｎと、このクロック信号ＤＣＬＫ_Ｆ、ＤＣＬＫ_Ｎに基づいたＤｉｖｉｄｅ回路３３−１とＹＬＯＧ回路９との間でのデータ転送について説明する。
【００４３】
図６に示すようにＤｉｖｉｄｅ回路３３−１は、フリップフロップＦＦ_ＮとフリップフロップＦＦ_Ｆとを備える。これらフリップフロップＦＦ_Ｎ及びＦＦ_Ｆは、転送回路４０−１から見て、同じ距離だけ離れた位置に配置され、またＹＣＫ_生成器７１から転送されるクロック信号ＤＣＬＫ_Ｎ、及びクロック信号ＤＣＬＫ_Ｆに基づいて保持部３０−１、及び３２−１から転送された読み出しデータを転送回路４０−１へと出力する。この際、ＹＬＯＧ回路９−１とＤｉｖｉｄｅ回路３３−１とを接続する信号線Ｓ１、Ｓ２の配線長が異なるため、Ｄｉｖｉｄｅ回路３３−１に供給されるクロック信号ＤＣＬＫ_Ｎ、及びクロック信号ＤＣＬＫ_Ｆのタイミングを制御する必要が生じる。以下、クロック信号ＤＣＬＫ_Ｎ、及びクロック信号ＤＣＬＫ_Ｆを出力するタイミングについて、信号線Ｓ１、及びＳ２の配線長の観点から説明する。
【００４４】
上述したように、ＹＬＯＧ回路９−１内には信号線Ｓ１と信号線Ｓ２が設けられる。このようにＹＬＯＧ回路９−１に信号線Ｓ１、Ｓ２を設けることで、遅いクロックであっても一度のデータ読み出し動作で１６ｂｉｔデータを読み出すことが出来る。同様にＹＬＯＧ回路９−２からも一度の読み出し動作で１６ｂｉｔデータが出力される。このような構造をとることで、両端のＹＬＯＧ回路９−１、９−２からそれぞれ周波数の低いクロックＣＬＫ（例えば、５０ＭＨｚ）で読み出したデータを、Ｄｉｖｉｄｅ回路３３−１を用いて倍のクロックＣＬＫ（例えば、１００ＭＨｚ）で読み出す。
【００４５】
このように、一度の読み出し動作で１６ｂｉｔデータを読み出すため信号線Ｓ１、
２を設けることで、信号線Ｓ１についてはビット線ＢＬ０〜ＢＬ６３から、信号線Ｓ２についてビット線ＢＬ６４〜１２８からそれぞれ読み出されたデータが外部へと転送される。この際図１からも明らかなように、ビット線ＢＬ０〜ＢＬ１２８が第２方向と平行に配置されることから、ビット線ＢＬの列番号が大きくなる程、信号線Ｓ２のＤｉｖｉｄｅ回路３３−１までの距離が大きくなる。つまり、信号線Ｓ１と信号線Ｓ２との間には、ビット線ＢＬ６４〜１２８だけ配線長に差が生じる。ここで、Ｄｉｖｉｄｅ回路３３−１（フリップフロップＦＦ_Ｎ）から保持部３２−１までの距離をｌ２とし、Ｄｉｖｉｄｅ回路３３−１（フリップフロップＦＦ_Ｆ）から保持部３０−１までの距離をｌ１（＞ｌ２）とする。
【００４６】
このため、メモリセルアレイ１−１から読み出されたデータに、配線長の長さだけＤｉｖｉｄｅ回路３３−１に到達するまでの時間差が生じる。具体的には、信号線Ｓ２を介してビット線ＢＬ６４〜１２８から読み出されたデータを距離（ｌ１−ｌ２）の分だけ転送する時間が余計にかかり、遅延が生じる。
【００４７】
この遅延を補償するようタイミング制御がなされたクロック信号ＤＣＬＫ_ＦをＹＣＫ_生成器７１が出力する。本実施形態では、ＹＣＫ_生成器７１が出力し、フリップフロップＦＦ_Ｆ、及びフリップフロップＦＦ_Ｎに供給されるクロック信号ＤＣＬＫ_Ｎ、クロック信号ＤＣＬＫ_Ｆの出力タイミングを、ＹＣＫ_生成器７１とＤｉｖｉｄｅ回路３３−１との間の配線長で制御する。具体的には、ＹＣＫ_生成器７１から保持部３０−１及び保持部３２−１までの、クロック信号ＣＬＫ_Ｆ及びクロック信号ＣＬＫ_Ｎが転送される配線長をそれぞれ等しい値とし、また、ＹＣＫ_生成器７１からフリップフロップＦＦ_Ｆ及びフリップフロップＦＦ_Ｎまでの、クロック信号ＤＣＬＫ_Ｆ及びクロック信号ＤＣＬＫ_Ｎが転送される配線長を上記（ｌ１−ｌ２）だけ調整する。
【００４８】
つまり、ＹＣＫ_生成器７１から保持部３０−１までの配線長をｌ３とし、ＹＣＫ_生成器７１から保持部３２−１までの配線長をｌ４とした場合、これらｌ３とｌ４との関係をｌ３＝ｌ４に、ＹＣＫ_生成器７１からフリップフロップＦＦ_Ｆまでの配線長をｌ５、ＹＣＫ_生成器７１からフリップフロップＦＦ_Ｎまでの配線長をｌ６とした場合、ｌ６−ｌ５＝ｌ１−ｌ２が成り立つよう、ｌ５とｌ６との配線長を調整する。なお、ここでは配線長を調整したが、保持部３０−１及び３２−１が配置される位置に依存するものであっても良い。つまり上述したが本実施形態では、ＹＣＫ_生成器７１からフリップフロップＦＦ_Ｆまでの配線長とＹＣＫ_生成器７１からフリップフロップＦＦ_Ｎまでの配線長の長さで調整をしたが、これに限定されることなく、保持部３０−１及び３２−１の配置に応じて例えば、ｌ５とｌ６との関係をｌ５＝ｌ６として、ｌ３−ｌ４＝ｌ１−ｌ２となるように配線長を調整しても良い。
【００４９】
上記調整により、ビット線ＢＬ０〜ＢＬ１２８のうち、選択された所定のビット線ＢＬから読み出された合計１６ｂｉｔの読み出しデータが保持部３０−１及び保持部３２−１から一括して出力され、また保持部３０−１から出力され、（ｌ１−ｌ２）の長さ分だけ遅延する８ｂｉｔの読み出しデータに対して、クロック信号ＤＣＬＫ_ＦがフリップフロップＦＦ_Ｆに供給するタイミングを遅延させる。  
また、上述したように転送回路４０−１からフリップフロップＦＦ_Ｆ及びフリップフロップＦＦ_Ｎまでの距離は同一である。ここで、信号線Ｓ１−１の配線長をｌ３とすると、ｌ１〜ｌ３までの関係は、ｌ１＝ｌ２＋ｌ３となる。つまり、上述したようにｌ６―ｌ５＝ｌ１―ｌ２から、ｌ６―ｌ５＝ｌ３という関係式が得られる。ここで、ｌ６の配線長を（ｌ３＋ｌ５）とも表すことが出来るが、ｌ５＜ｌ６＜（ｌ３＋ｌ５）を満たす長さであってもよい。
【００５０】
またなお、Ｄｉｖｉｄｅ回路３３−１は上記とは別の構成であっても良い。別の構成について、図７を用いて説明する。
【００５１】
図７に、上記Ｄｉｖｉｄｅ回路３３−１とは別の構成例を示す。別のＤｉｖｉｄｅ回路３３−１の構成は、スイッチ回路ＳＷ１及びドライバ５５を備える。このスイッチ回路ＳＷ１の一端は、転送回路４０−１側の配線に接続され、他端は、信号線Ｓ１又は信号線Ｓ２のいずかに接続可能とされ、ＹＣＫ_生成器７１から供給されるクロック信号ＤＣＬＫ_ＮとＤＣＬＫ_Ｆとに基づき、他端を信号線Ｓ１又は信号線Ｓ２のいずかに接続させる。
【００５２】
ドライバ５５の拡大図を図７に示す。ドライバ５５は、インバータ５５−１、５５−２を備える。ドライバ５５−１の入力端はノードＮ６に接続され、出力端はドライバ５５−２の入力端に接続される。またドライバ５５−２の出力端はノードＮ６でドライバ５５−１の入力端と共通接続される。つまり、このドライバ５５はデータラッチとして機能し、信号線Ｓ１又は信号線Ｓ２のいずれかから供給された読み出しデータをノードＮ６に保持する機能を有する。
【００５３】
５−４．転送回路４０の詳細  
次に図５に戻り、転送回路４０の詳細な構成について説明する。図示するように、本実施形態に係る半導体記憶装置では、メモリセルアレイ１−１〜メモリセルアレイ１−４の各々に対応して転送回路４０−１〜転送回路４０−４が設けられる。本実施形態において、転送回路４０−１〜転送回路４０−４の構成は互いに同一であることから、ここでは、転送回路４０−１に着目して説明する。
【００５４】
転送回路４０−１は、保持部４１−１〜保持部４３−１、及びリモートリダンダンシ４４−１を備える。保持部４１−１は、Ｄｉｖｉｄｅ回路３３−１及びＤｉｖｉｄｅ回路３３−２からそれぞれ転送される、８ｂｉｔの読み出しデータ、すなわち１６ｂｉｔの読み出しデータを保持し、その後ノードＮ１を介して保持部４３−１へと転送する。保持部４２−１は、リモートリダンダンシ４４−１が予め保持する正常のデータを、このリモートリダンダンシ４４−１から受け取り、その後保持部４３−１へと転送する。保持部４３−１は、保持部４１−１又は保持部４２−１からそれぞれ転送される１６ｂｉｔの読み出しデータを切替回路５０−１へと転送する。リモートリダンダンシ４４−１は、不良ｂｉｔのアドレス情報を保持し、またデータの読み出し時において、メモリセルアレイ１−１から転送された不良ｂｉｔアドレスに対応する正常データを保持する。また、リモートリダンダンシ４４−１内には制御ユニット（図示せぬ）が設けられる。この制御ユニットは、読み出そうとするデータが不良ｂｉｔであると判断すると、保持部４１−１から保持部４３−１へと転送される１６ｂｉｔの読み出しデータを停止させ、自身、すなわちリモートリダンダンシ４４−１が予め保持する正常の１６ｂｉｔデータを保持部４２−１へと転送する。
【００５５】
５−５．切替回路５０−１、５０−２、及び５０−３の詳細  
５−５−１．切替回路５０−１  
切替回路５０−１は、ＤＡＴＡＢＵＳ５１−１、５２−１、及びＤＡＴＡＰＩＰＥ５３−１を備える。ＤＡＴＡＢＵＳ５１−１は、保持部４３−１から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−１に出力する。また、ＤＡＴＡＢＵＳ５２−１は、保持部４３−２から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−１に出力する。ＤＡＴＡＰＩＰＥ５３−１は、ＤＡＴＡＢＵＳ５１−１、５２−１から供給されたそれぞれ１６ｂｉｔデータを交互に切り替えてＤＡＴＡＢＵＳ５１−３に出力する。
【００５６】
５−５−２．切替回路５０−２  
切替回路５０−２は、ＤＡＴＡＢＵＳ５１−２、５２−２、及びＤＡＴＡＰＩＰＥ５３−２を備える。ＤＡＴＡＢＵＳ５１−２は、保持部４３−３から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−２に出力する。また、ＤＡＴＡＢＵＳ５２−２は、保持部４３−４から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−２に出力する。ＤＡＴＡＰＩＰＥ５３−２は、ＤＡＴＡＢＵＳ５１−２、５２−２から供給されたそれぞれ１６ｂｉｔデータを交互に切り替えてＤＡＴＡＢＵＳ５２−３に出力する。
【００５７】
５−５−３．切替回路５０−３  
切替回路５０−３は、ＤＡＴＡＢＵＳ５１−３、５２−３、及びＤＡＴＡＰＩＰＥ５３−３を備える。ＤＡＴＡＢＵＳ５１−３は、ＤＡＴＡＰＩＰＥ５３−１から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−３に出力する。また、ＤＡＴＡＢＵＳ５２−３は、Ｂｕｆｆｅｒ５０−４を介してＤＡＴＡＰＩＰＥ５３−２から供給された１６ｂｉｔの読み出しデータをＤＡＴＡＰＩＰＥ５３−３に出力する。ＤＡＴＡＰＩＰＥ５３−３は、ＤＡＴＡＢＵＳ５１−３、５２−３から供給されたそれぞれ１６ｂｉｔデータを交互に切り替え、ＰＩＰＥＭＵＸ５０−５を介してデータ入出力端子５に出力する。
【００５８】
６．メモリセルアレイ１の回路図、及び読み出し動作  
６−１．メモリセルアレイ１の回路図  
まず図８を用いて、図２で説明したメモリセルアレイ１の回路図について説明する。図８は、メモリセルアレイ１を３次元で示した回路図である。図示するように、ビット線ＢＬとソース線ＳＬとの間に複数のメモリストリングが第３方向に沿って複数形成される。このメモリストリングは、ビット線ＢＬ側の選択トランジスタＳＴ１、ソース側の選択トランジスタＳＴ２、及びこれら選択トランジスタＳＴ１、ＳＴ２の間に設けられる複数のメモリセルＭＣから形成される。すなわち、隣接するメモリセルＭＣ間で互いが直列接続され、選択トランジスタＳＴ１はビット線ＢＬに接続され、選択トランジスタＳＴ２はソース線ＳＬと接続される。なお、メモリセルＭＣ及び選択トランジスタＳＴ１、ＳＴ２がそれぞれソース／ドレインを有する場合、選択トランジスタＳＴ１のドレインはビット線ＢＬに接続され、選択トランジスタＳＴ２のソース端はソース線ＳＬに接続され、隣接するメモリセルＭＣは互いのソース／ドレインが共通接続される。また、ソース線ＳＬには、図１で説明したソース側の駆動回路２２が接続される。
【００５９】
このメモリストリングが第２方向に３列、そして第１方向に３行形成される。各行のメモリストリングに形成された選択トランジスタＳＴ１を選択するために、信号線ＳＧＤ１〜ＳＧＤ３、及び信号線ＳＧＳ１〜ＳＧＳ３が形成され、またワード線ＷＬ１〜ＷＬ４は対応する各々のノードＮ２〜Ｎ５で分岐し、各々が対応するメモリセルＭＣの制御ゲートＣＧに接続される。
【００６０】
６−２．読み出し動作  
次に図８に示す回路を用いてデータの読み出し動作について説明する。ここでは、データの読み出し対象を、１行目に形成され、且つビット線ＢＬ２とワード線ＷＬ３にそれぞれ電気的に接続されたとされるメモリセルＭＣとする。以下、これをメモリセルＭＣ３２１（メモリセルＭＣの符号は、ワード線ＷＬ、ビット線ＢＬ、行の順で表記）とする。
【００６１】
データの読み出し時には、メモリセルＭＣ３２１が接続されているビット線ＢＬ２に電圧Ｖｂｌ（例えば、０．７Ｖ）、それ以外のビット線ＢＬ１、ＢＬ３に０Ｖ、ソース線ＳＬに０Ｖ、メモリセルＭＣ３２１が接続されている信号線ＳＧＤ１、及びＳＧＳ１にそれぞれ電圧ＶＤＤ（例えば、３．０Ｖ）、それ以外の信号線ＳＧＤ２及びＳＧＳ２、並びにＳＧＤ３及びＳＧＳ３に電圧Ｖｏｆｆ（例えば、０Ｖ）、Ｐ−ｗｅｌｌ領域に電圧Ｖｐｗ（例えば、０Ｖ。但し、電圧Ｖｐｗは、Ｐ−ｗｅｌｌ領域とメモリストリングが順バイアスになっていなければ如何なる電位でもよい。）を印加する。
【００６２】
この状態で、読み出し対象とされるメモリセルＭＣ３２１に接続されるワード線ＷＬ３に読み出そうとするデータに応じた電圧ＶＣＧＲ（図３の電圧Ｖ０１、Ｖ１２、Ｖ２３のいずれか）を転送し、それ以外のワード線ＷＬ１、ＷＬ２、及びＷＬ４に電圧Ｖｒｅａｄ（例えば、４Ｖ）を転送する。この結果、メモリセルＭＣ３２１がオン状態とされれば、選択ゲート線ＳＧＤ１、ＳＧＳ１がそれぞれオン状態のため、メモリストリングに電流が流れる。この電流につきビット線ＢＬ２を介してビット線制御回路２でセンスすることで、メモリセルＭＣ３２１が保持するデータ情報を読み出すことが可能となる。
【００６３】
なお、ビット線ＢＬ２に接続されたその他のメモリストリング（図中、２行目、３行目）においては、各々の選択トランジスタＳＴ１がそれぞれオフ状態（ＳＧＤ２、ＳＧＤ３＝０Ｖ）とされるため、非選択状態とされる。
【００６４】
また、メモリセルＭＣ３２１を読み出す際、このメモリセルＭＣ３２１に隣接するメモリセルＭＣ３３１については、ビット線ＢＬ３及びソース線ＳＬがそれぞれ０Ｖ、すなわち等電位であるため、信号線ＳＧＤ１がオン状態であってもデータが読み出されることはない。メモリセルＭＣ３２１に隣接し、且つメモリセルＭＣ３３１の対称に位置するメモリセルＭＣ３１１についても同様である。
【００６５】
７．転送動作（その１）  
次に図９を用いて、図６で示したＤｉｖｉｄｅ回路３３−１の転送動作について説明する。具体的には、フリップフロップＦＦ_Ｎ、及びフリップフロップＦＦ_Ｆに対し交互にクロック信号ＤＣＬＫ_Ｆ、クロック信号ＤＣＬＫ_Ｎを供給することで、Ｄｉｖｉｄｅ回路３３−１が信号線Ｓ１、Ｓ２からそれぞれ供給された読み出しデータを転送回路４０−１に交互に転送するタイムチャートについて説明する。  
縦軸にＤｉｖｉｄｅ回路３３−１の出力（図中、ＯＵＴ）、クロック信号ＤＣＬＫ_Ｆ、保持部３０−１から出力される読み出しデータ（図中、信号線Ｓ２）、クロック信号ＤＣＬＫ_Ｎ、及び保持部３２−１から出力される読み出しデータ（図中、信号線Ｓ１）を取り、横軸に時刻ｔを取る。図示するように、時刻ｔ１において、保持部３２−１から出力された読み出しデータ（図中、データ“１”）が信号線Ｓ１を介してフリップフロップＦＦ_Ｎに供給され、次いで時刻ｔ２においてクロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、この時刻ｔ２においてデータ“１”が転送回路４０に出力される。
【００６６】
また、時刻ｔ２において保持部３０−１から出力された読み出しデータ（図中、データ“２”）が信号線Ｓ２を介してフリップフロップＦＦ_Ｆに供給され、次いで時刻ｔ３においてデータクロック信号ＤＣＬＫ_Ｆが立ち上がる。従って、この時刻ｔ３においてデータ“２”が転送回路４０に出力される。
【００６７】
更に、時刻ｔ３において保持部３０−１から出力された読み出しデータ（図中、データ“３”）が信号線Ｓ１を介してフリップフロップＦＦ_Ｎに供給され、次いで時刻ｔ４においてデータクロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、この時刻ｔ４においてデータ“３”が転送回路４０に出力される。以下、時刻ｔ４以降のデータ転送についても同様であるため説明を省略する。なお、図７に示したＤｉｖｉｄｅ回路３３−１であっても上記転送動作（その１）を実現することが出来る。また更に図６に示すＤｉｖｉｄｅ回路３３−１は下記転送動作（その２）を行っても良い。
【００６８】
８．転送動作（その２）  
次に、図１０を用い、図６で示したＤｉｖｉｄｅ回路３３−１の転送動作について説明する。具体的には、スイッチＳＷ１に対し交互にクロック信号ＤＣＬＫ_Ｆ、クロック信号ＤＣＬＫ_Ｎを供給することで、Ｄｉｖｉｄｅ回路３３−１が信号線Ｓ１、Ｓ２からそれぞれ供給された読み出しデータを転送回路４０に交互に転送するタイムチャートについて説明する。  
縦軸にＤｉｖｉｄｅ回路３３−１の出力（図中、ＯＵＴ）、クロック信号ＤＣＬＫ_Ｆ、保持部３０−１から出力される読み出しデータ（図中、信号線Ｓ２）、クロック信号ＤＣＬＫ_Ｎ、及び保持部３２−１から出力される読み出しデータ（図中、信号線Ｓ１）を取り、横軸に時刻ｔを取る。図示するように、時刻ｔ１において、保持部３２−１から出力された読み出しデータ（図中、データ“１”）が信号線Ｓ１を介してフリップフロップＦＦ_Ｎに供給されると同時に、クロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、この時刻ｔ１においてデータ“１”が転送回路４０に出力される。
【００６９】
次に、時刻ｔ２において保持部３０−１から出力された読み出しデータ（図中、データ“２”）が信号線Ｓ２を介してフリップフロップＦＦ_Ｆに供給されると同時にデータクロック信号ＤＣＬＫ_Ｆが立ち上がる。従って、この時刻ｔ２においてデータ“２”が転送回路４０に出力される。
【００７０】
更に、時刻ｔ３において、保持部３０−１から出力された読み出しデータ（図中、データ“３”）が信号線Ｓ１を介してフリップフロップＦＦ_Ｎに供給されると同時に、データクロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、この時刻ｔ３においてデータ“３”が転送回路４０に出力される。以下、時刻ｔ４以降のデータ転送についても同様であるため説明を省略する。なお、図７に示したＤｉｖｉｄｅ回路３３−１であっても上記転送動作（その２）を実現することが出来る。
【００７１】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置によれば、以下（１）〜（３）の効果を得ることが出来る。  
（１）高速の読み出しが出来る  
本実施形態に係る半導体記憶装置によれば、リモートリダンダンシ４４−１〜４４−４をメモリセルアレイ１−１〜メモリセルアレイ１−４毎に配置する。上述通り、リモートリダンダンシ４４−１は、データの読み出し動作が始まると、予め不良ｂｉｔのアドレス情報に対応する正常データとを保持しておく。これは、他のメモリセルアレイ１−２〜メモリセルアレイ１−４に対応するリモートリダンダンシ４４−２〜４４−４を備える転送回路４０−２〜転送回路４０―４についても同様である。つまり、データの読み出しが開始され、メモリセルアレイ１−１〜メモリセルアレイ１−４からの読み出しデータが不良ｂｉｔであると、これら不良ｂｉｔの代わりに自身が保持する正常データを切替回路５０に転送する。
【００７２】
本実施形態に対して、仮にメモリセルアレイ１−１〜メモリセルアレイ１−４に対してリモートリダンダンシを１つだけ設けた場合を想定する。この場合、リモートリダンダンシは、読み出そうとする複数のメモリセルアレイのいずれかメモリセルアレイに応じた正常データをその都度保持する必要がある。つまり、データを読み出すメモリセルアレイが例えば、メモリセルアレイ１−１からメモリセルアレイ１−４に切り替わった場合、リモートリダンダンシはそれまでのメモリセルアレイ１−１に対応する正常データから、メモリセルアレイ１−４に対応する正常データを保持し直す必要がある。換言すれば、読み出し対象とされるメモリセルアレイが変更される度に、そのメモリセルアレイに対応する不良ｂｉｔを保持し直す必要がある。このような構成の場合、データの読み出しに、多大な時間を要してしまう。
【００７３】
これに対し、本実施形態に係る半導体記憶装置によれば、上述したようにメモリセルアレイ１−１〜メモリセルアレイ１−４に対応したリモートリダンダンシ４４−１〜４４−４を備える。つまり、例え読み出し対象とされるメモリセルアレイ１が変更された場合であっても、各々のリモートリダンダンシ４４−１〜４４−４が対応するメモリセルアレイ１−１〜１−４の正常データを予め保持していることから読み出しに要する時間を短縮することが出来る。
【００７４】
また、ここで、リモートリダンダンシを１つから、リモートリダンダンシ４４−１〜４４−４へと増やしたが、周辺のポンプ回路などに比べると十分小さい面積で済む事から、本実施形態に係る半導体記憶装置によれば、面積の増加を抑制しつつ、読み出しデータの高速化を実現することが出来る。
【００７５】
（２）更なる高速の読み出しが出来る  
更に本実施形態に係る半導体記憶装置によれば、（１）の効果に加え更なる高速な読み出し動作といった効果を得ることが出来る。本実施形態に係る半導体記憶装置であると、転送回路４０−１〜転送回路４０−４の各々が、対応するメモリセルアレイ１−１〜メモリセルアレイ１−４が形成される位置の近くに配置される。具体的には、メモリセルアレイ１−１からのレイテンシが４の位置に転送回路４０−１〜４０−４が配置される。これについて図１１を用いて説明する。
【００７６】
図１１は、メモリセルアレイ１−１、リモートリダンダンシ４４−１、これらを接続する配線、及びこの配線上に配置されるフリップフロップ（図中、ＴＢＤＲ３０−１、Ｂｕｆｆｅｒ３１−１と表記）に着目し、読み出しデータのレイテンシについて説明した回路図である。図１１に示すように、メモリセルアレイ１−１からリモートリダンダンシ４４−１までに、保持部３０−１、３１−１、及びＤｉｖｉｄｅ回路３３−１が設けられる。ここで、Ｄｉｖｉｄｅ回路３３−１は、フリップフロップＦＦを備えたタイプではなく、上述したスイッチＳＷ、及びドライバを備えたタイプのＤｉｖｉｄｅ回路３３を使用した場合を想定する。
【００７７】
この場合において、Ｄｉｖｉｄｅ回路３３−１内に設けられたドライバを動作させず、リモートリダンダンシ４４−１とＤｉｖｉｄｅ回路３３−１とを接続する配線を、Ｄｉｖｉｄｅ回路３３−１を介して直接信号線Ｓ２−３、又は信号線Ｓ１−２に接続する。これにより、メモリセルアレイ１−１と保持部３０−１とを接続する信号線Ｓ２−１、保持部３０−１と保持部３１−１とを接続する信号線Ｓ２−２、並びに保持部３１−１からＤｉｖｉｄｅ回路３３−１へ延伸する信号線Ｓ２−３及びＤｉｖｉｄｅ回路３３−１とリモートリダンダンシ４４−１とを接続する信号線Ｓ２−１、でレイテンシ“３”とされ、最後に、リモートリダンダンシ４４−１でレイテンシが“４”とされる。
【００７８】
これに対し、複数のメモリセルアレイに対してリモートリダンダンシが１つのみ設けられている場合、リモートリダンダンシが図１に示すデータ入出力端子５に近い方に配置されていた。具体的には、レイテンシが“７”とされる位置に配置されていた。このため、本実施形態では上記説明したデータの読み出しが遅延する他、このレイテンシの値が大きいことによるデータの読み出し遅延が生じる。
【００７９】
しかし、上述したように、本実施形態に係る半導体記憶装置によれば、レイテンシが“４”とされることから、約１．７５倍だけのデータ転送の高速化が実現出来る。
【００８０】
（３）誤読み出しを低減出来る。  
本実施形態の半導体記憶装置では、メモリセルＭＣの閾値電圧が正側に１つシフトしていることからデータの読み出しに時間を要する。このため、ＹＬＯＧ回路９内に設けられ、ビット線ＢＬ０〜ＢＬ６３、又はビット線ＢＬ６４〜１２８に接続される信号線Ｓ１、及び信号線Ｓ２を備えることで、今までの２倍の早さでデータを読み出す。しかし、Ｄｉｖｉｄｅ回路３３−１までの信号線Ｓ１と信号線Ｓ２との配線長に差が生じることから、信号線Ｓ２から転送されるデータに遅延が生じる場合がある。そこで本実施形態に係る半導体記憶装置では、上述の通り、ＹＣＫ_生成器７１からフリップフロップＦＦ_Ｆ、フリップフロップＦＦ_Ｎまでの配線長を調整することで、Ｄｉｖｉｄｅ回路３３−１〜３３−８に入力されるクロック信号ＤＣＬＫ_Ｎ、クロック信号ＤＣＬＫ_Ｆのタイミングを制御している。これにより、信号線Ｓ２からの読み出しデータ（“２”、“４”、…２ｎ）がＤｉｖｉｄｅ回路３３−１に供給されるタイミングでクロック信号ＤＣＬＫ_Ｆを立ち上げることが出来る。従って、配線長の長さに応じて遅延するデータについても、確実に保持、転送することが出来、データの誤読み出しを低減することが出来る。なお、ＹＣＫ_生成器７１がクロック信号ＤＣＬＫ_Ｎ、クロック信号ＤＣＬＫ_Ｆを出力するタイミングは同時である。
【００８１】
＜第１変形例＞  
次に、上記第１の実施形態に係る第１変形例について説明する。本変形例では、データの書き込みについて説明する。具体的には、データの書き込みで用いられるデータ入出力バッファ４の構成、及びその動作について説明する。
【００８２】
上記第１の実施形態は、データ読み出しに着目した構成だったため説明を省略したが、例えば、Ｄｉｖｉｄｅ回路３３とは別に、データ書き込み用のＤｉｖｉｄｅ回路がメモリセルアレイ毎に２つずつ設けられている。以下、データ書き込み用を、Ｄｉｖｉｄｅ回路６０−１〜６０−８とする。Ｄｉｖｉｄｅ回路６０−１〜６０−８は同じ構成のため、以下ではメモリセルアレイ１−１に対応するＤｉｖｉｄｅ回路６０−１に着目して説明する。
【００８３】
９．書き込み用Ｄｉｖｉｄｅ回路６０の構成  
図１２を用いてＤｉｖｉｄｅ回路６０−１について説明する。図１２に示すように、Ｄｉｖｉｄｅ回路６０−１は、ドライバ６１、ドライバ６２、及びスイッチＳＷ２を備える。スイッチＳＷ２の一端は、図示せぬ転送回路４０に接続され、他端は、クロック信号ＤＣＬＫ_Ｆ及びクロック信号ＤＣＬＫ_Ｎに応じて信号線Ｓ１又はＳ２のいずれかを選択可能な状態とされ、いずれか一方と接続される。信号線Ｓ１上のノードＮ７はドライバ６１の入力端及び出力端にそれぞれ接続される。また信号線Ｓ２上のノードＮ８はドライバ６２の入力端及び出力端にそれぞれ接続される。ドライバ６１、６２の構成は同一であるため、ここではドライバ６１の詳細な構成について説明する。ドライバ６１の詳細な構成について、拡大して示す。ドライバ６１は、インバータ６１−１及びインバータ６１−２を備える。具体的には、インバータ６１−１の出力がインバータ６１−２の入力に接続され、このインバータ６１−２の出力（ノードＮ７）がインバータ６１−１の入力（ノードＮ７）に接続される。つまり、次のデータが入力される直前まで、前のデータを保持する構成とされる。簡単に説明すると、ノードＮ７のレベルが“Ｈ”とされると、インバータ６１−１とインバータ６１−２との間では“Ｌ”とされる。従って、インバータ６１−２の出力は“Ｈ”に反転し、配線ａの電位は“Ｈ”とされ、次のデータが転送されるまで同一のデータが配線ａに保持される。ドライバ６２についても同様であることから説明を省略する。
【００８４】
１０．書き込み動作  
次に、図１３を用いてＤｉｖｉｄｅ回路６０におけるデータの書き込み動作について説明する。図１３は、Ｄｉｖｉｄｅ回路６０−１がデータ入出力端子５を介して外部から供給された書き込みデータをＹＬＯＧ回路９−１に転送するタイムチャートである。
【００８５】
縦軸に、信号線Ｓ２に出力される書き込みデータ（図中、“２”、“４”）、クロック信号ＤＣＬＫ_Ｆ、信号線Ｓ１に出力される書き込みデータ（図中、“１”、“３”）、クロック信号ＤＣＬＫ_Ｎ、及び転送回路４０−１から転送される書き込みデータ（図中、“１”、“２”、“３”、“４”）を取り、横軸に時刻ｔを取る。なお、書き込みにおいてはクロック信号ＤＣＬＫ_Ｎとクロック信号ＤＣＬＫ_Ｆとを出力するＹＣＫ_生成器７１からＤｉｖｉｄｅ回路６０までの配線長は同一とされる。
【００８６】
図示するように、時刻ｔ１における転送回路４０−１から書き込みデータ“１”が供給されるタイミングで、クロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、スイッチＳＷ２によって転送回路４０−１からの信号線と信号線Ｓ１とが接続されることで、データ“１”が信号線Ｓ１に転送される。また、配線ａは、次のクロック信号ＤＣＬＫ_Ｎが入ってくるまでデータ“１”を保持した状態を維持する。
【００８７】
次いで、時刻ｔ２における転送回路４０−１から書き込みデータ“２”が供給されるタイミングで、クロック信号ＤＣＬＫ_Ｆが立ち上がる。従って、スイッチＳＷ２によって転送回路４０−１からの信号線と信号線Ｓ２とが接続されることで、データ“２”が信号線Ｓ２に転送される。また、配線ａは、次のクロック信号ＤＣＬＫ_Ｆが入ってくるまでデータ“２”を保持した状態を維持する。
【００８８】
更に時刻ｔ３における転送回路４０−１から書き込みデータ“３”が供給されるタイミングで、再度クロック信号ＤＣＬＫ_Ｎが立ち上がる。従って、スイッチＳＷ２によって転送回路４０−１からの信号線と信号線Ｓ１とが接続されることで、データ“３”が信号線Ｓ１に転送される。つまり、この時刻ｔ３のタイミングで、配線ａはそれまでのデータ“１”からデータ“３”を保持する。
【００８９】
その後、時刻ｔ４における転送回路４０−１から書き込みデータ“４”が供給されるタイミングで、再度クロック信号ＤＣＬＫ_Ｆが立ち上がる。従って、スイッチＳＷ２によって転送回路４０−１からの信号線と信号線Ｓ２とが接続されることで、データ“４”が信号線Ｓ２に転送される。つまり、この時刻ｔ４のタイミングで、配線ａはそれまでのデータ“２”からデータ“４”を保持する。  
なお、信号線Ｓ１と信号線Ｓ２との差分に相当する遅延をクロック信号ＣＬＫ＿Ｎ及びＣＬＫ＿Ｆで補う。これは、書き込みデータが保持部３１−１及び保持部３２−１に供給されるタイミングを制御（調整）し易いからである。
【００９０】
＜第２変形例＞  
次に上記第１の実施形態の第２変形例に係る半導体記憶装置について説明する。第２変形例に係る半導体記憶装置は、図２に示した柱状の半導体層をＩ字形状からＵ字形状に変形した構造を備える。すなわち、上記第１の実施形態で説明した第３方向に向かって形成されたメモリストリングを途中で折り返し、下層に配置されていたソース線ＳＬを上層に配置した構造とされる。以下、上記図２と同様の構造については説明を省略し、異なる構造についてのみ説明する。
【００９１】
１．メモリセルアレイ１の構造  
図１４を用いて第２変形例に係るメモリセルアレイ１の構造について説明する。図１４は、第２変形例に係るメモリセルアレイ１の構造を示した斜視図である。図示するように、第１方向及び第２方向で形成される平面内において、マトリクス状（ｍ×ｎ）に柱状の半導体層ＳＣが形成される。この半導体層ＳＣは、半導体基板ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に沿って複数形成され、また第１方向に沿って互いに隣接する半導体層ＳＣ同士が半導体基板ＢＧ内で結合部ＪＰを介して結合している。つまり、第１方向に向かって手前から半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４が形成され、半導体層ＳＣ１１とＳＣ１２とが結合部ＪＰ１１によって結合され、半導体層ＳＣ１３と半導体層１４とが結合部ＪＰ１２によって結合される。なお、第２方向に沿って形成される、例えば半導体層ＳＣ２１とＳＣ２２、及び半導体層ＳＣ２３とＳＣ２４を含む他の半導体層の組についても同様の構成であるため、説明を省略する。なお、本変形例では、ｍ＝６、ｎ＝２を一例に示しているが、数に限りはない。
【００９２】
上述したが、この半導体層ＳＣの周囲には、半導体層ＳＣの表面から順に、第１方向及び第２方向の面内に沿って、ゲート絶縁層、絶縁層（電荷蓄積層）、及びゲート絶縁層よりもｈｉｇｈ−ｋな材料で形成される絶縁層（ブロック層）が形成される。次いで、この半導体層ＳＣが形成される領域であって、第１方向及び第２方向の面内には、第２方向に沿って形成されたワード線ＷＬが、第３方向に向かって複数層形成される。すなわち、上記第１の実施形態と同様に、このワード線ＷＬと半導体層ＳＣとの交点の領域にメモリセルＭＣが形成される。
【００９３】
上記第１の実施形態と異なる構造は、半導体層ＳＣが結合部ＪＰを介してＵ字形状とされている点である。このため、最上層に形成されたワード線ＷＬ上に設けられるドレイン側の選択信号線ＳＧＤを基点として、下層にワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４が順に形成され、結合部ＪＰを介して下層から上層へ順にＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、及び選択信号線ＳＤＳが、半導体層ＳＣ１１、ＳＣ１２に沿って形成される。すなわち、各層積層されるワード線ＷＬは、互いに隣接して配置される半導体層ＳＣ１１−ＳＣ１２間、及び半導体層ＳＣ１３−ＳＣ１４間で分離して形成され、また半導体層ＳＣ１２−ＳＣ１３間で共通接続される。
【００９４】
更に、選択信号線ＳＤＳを貫通した半導体層ＳＣ１２の一端はソース線ＳＬに接続される。このソース線ＳＬには隣接する半導体層ＳＣ１３の一端も接続される。つまりこのソース線ＳＬを共通として、隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが結合される。なお、半導体層ＳＣ１３、ＳＣ１４で形成されるメモリストリングの構造は、半導体層ＳＣ１１とＳＣ１２とで形成されるメモリストリングと同じであることから説明を省略する。
【００９５】
以上、第３変形例に係るメモリセルアレイ１の構造について説明したが、この構造を上記第１の実施形態に適用しても良い。
【００９６】
また、各層積層されるワード線ＷＬは、互いに隣接して配置される半導体層ＳＣ１１、ＳＣ１２、半導体層ＳＣ１３、及びＳＣ１４毎に分離して形成されて居ても良い。
【００９７】
また、信号線Ｓ１はビット線ＢＬ０〜ＢＬ６３から読み出されたデータを転送し、配線長を信号線Ｓ１よりも長くすることで信号線Ｓ２はビット線ＢＬ６４〜ＢＬ１２８から読み出されたデータを転送すると説明したが、これに限られない。例えば、信号線Ｓ１、Ｓ２が共にビット線ＢＬ０〜ＢＬ６３から読み出されたデータを転送してもよい。つまり、データを読み出すためのクロック信号の周波数が低い事から、最終的に２倍の周波数でデータを外部（外部メモリコントローラ）へと出力したいという観点からすると、メモリセルアレイ１から読み出すための信号線Ｓ１、Ｓ２はビット線ＢＬ０〜ＢＬ６３のいずれかに接続されていれば良い。つまり具体的には、例えば信号線Ｓ１がビット線ＢＬ０〜ＢＬ３１からデータを読み出し、信号線Ｓ２がビット線ＢＬ３２〜ＢＬ６４からデータを読み出す場合であってもよい。またビット線ＢＬが１２８よりも多く形成されていた場合、例えばビット線ＢＬが２５６本の場合などは、ビット線ＢＬ０〜ＢＬ１２７に信号線Ｓ１が、ビット線ＢＬ１２８〜ＢＬ２５６に信号線Ｓ２が接続されていても良い。
【００９８】
また、メモリセルＭＣはＭＯＮＯＳ型で説明したが、ＦＧ型であっても良い。
【００９９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１００】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御部、８…制御信号入力端子、９…ＹＬＯＧ回路、３０−１〜３０−８、３１−１〜３１−８、３２−１〜３２−８、４１−１〜４１−４、４２−１〜４２−４、４３−１〜４３−４…保持部、４４−１〜４４−４…リダンダンシ、３３−１〜３３−８、６０−１〜６０−８…Ｄｉｖｉｄｅ回路、４０−１〜４０−４…転送回路、５０−１、５０−２、５０−３…切替回路、７１…ＹＣＫ_生成器、ＦＦ_Ｎ、ＦＦ_Ｆ…フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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