(57)【要約】【課題】高電圧駆動素子の為のＳｉＣなど素子基板において結晶欠陥が多く、リーク電流が多く実用上への影響が大きいことが課題となっている。【解決手段】基板上の絶縁膜の上にＳｉＣ膜などの単結晶化合物半導体を形成して素子基板としてＭＯＳＦＥＴを形成し、基板からの電界及び単結晶化合物半導体の一部にトレンチによる溝を形成し側壁に酸化膜を設け、その溝に形成した導電体からの電界及び素子の表層に設けたフィールドプレートからの絶縁膜を介した電界によりＭＯＳＦＥＴのドレインからソースに印加される電界を緩和することによりＳｉＣなど単結晶化合物半導体の結晶欠陥の影響を少なくするようにしたことを特徴とする発明である。また、トレンチ構造の特殊性を活かして、Ｐウエルが極小化できる構造を実現した発明である。【選択図】図５
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【特許請求の範囲】
【請求項１】
化合物半導体において、絶縁膜上に形成する単結晶化合物半導体層の格子定数と近いＳｉ基板、ＳｉＣ基板、Ｇｅ基板など材料をベース基板として絶縁膜層を介して単結晶化合物半導体層を有することを特徴とした素子基板を用いて、或いはこの基板の絶縁膜層の上に形成する単結晶化合物半導体層にトレンチを形成してそのトレンチが絶縁膜層まで到達しそのトレンチの側壁に絶縁膜を形成してその酸化膜の側面に導電体を設け、或いは素子表面に酸化膜を介してフィールドプレート層を設けた半導体素子において、単結晶化合物半導体層に形成されたＭＯＳＦＥＴのオフ時に少なくとも逆バイアスがかかるＰウエルのＰＮ接合面に電界が緩和されるような手段を有することを特徴とする半導体素子とそれを用いた半導体装置。
【請求項２】
請求項１において、酸化膜を介して電界を印加する手段として、ベース基板と化合物半導体層との間の絶縁膜、トレンチ側壁の絶縁膜、素子表面の絶縁膜の少なくとも一つの絶縁膜を介して電界緩和をする手段を有することを特徴とする半導体素子とそれを用いた半導体装置
【請求項３】
化合物半導体において、絶縁膜上に形成する単結晶化合物半導体層の格子定数と近いＳｉ基板、ＳｉＣ基板、Ｇｅ基板など材料をベース基板として絶縁膜層を介して単結晶化合物半導体層を有することを特徴とした素子基板を用いて、或いはこの基板の絶縁膜層の上に形成する単結晶化合物半導体層にトレンチを形成してそのトレンチが絶縁膜層まで到達しそのトレンチ部分に絶縁膜を形成して単結晶化合物半導体層を一個或いは複数個の絶縁分離形状とした素子基板を用いて、単結晶化合物半導体層に形成されたＭＯＳＦＥＴのＰウエルのＰＮ接合界面が基板と並行面には無いようにした素子構造を特徴とする半導体装置。
【請求項４】
請求項１，２，３において、トレンチ溝の少なくとも表面近傍にポリシリコンを充填して、このポリシリコンを単結晶化合物半導体のＭＯＳＦＥＴのソース或いはドレインとする構造と特徴とする半導体装置。
【請求項５】
請求項１，２，３、４において、単結晶化合物半導体は単結晶ＳｉＣであり、ベース基板はポリＳｉＣとしたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はパワー系化合物半導体、とりわけＳｉＣ基板やＧａＮ基板を用いる半導体装置の基板構造と素子構造に関するものである。
【背景技術】
【０００２】図１において、従来から公表されている単結晶ＳｉＣ基板の形成方法を示す。
図１−ａの様にＳｉ基板１の上にＳｉＣ膜２を成長させた後に、図１−ｂの様にＳｉ基板１を除去したＳｉＣ膜２の上にさらにＳｉＣ膜３を成長させて必要な厚さ得る方法である。
その上に図１−ｃに示すようにＭＯＳＦＥＴのソース、ドレイン、ゲートが形成される。【０００３】しかしながら、図１に示すようなＳｉをベースにＳｉＣを成長させる方法は、大口径化には適しているものの、縦方向の結晶欠陥が多くて素子を形成した場合にはリーク電流が大きいということが課題となっている。図２においてこの結晶欠陥の発生の様子を概念的に示す。各論文で報告されているように、３Ｃと称される図１−ａに示す手法で形成したＳｉＣ基板の結晶欠陥は図２−ｂに概念図を示すように５４度の傾斜角を持つことが知られている。また、Ｓｉ基板を用いずに昇華法と称される手法で成長させたＳｉＣ基板では図２−ａに概念図を示すように基板面に対して垂直方向にその欠陥が多いことが知られている。【０００４】図３−ａにおいて、ＭＯＳＦＥＴの代表的な断面図を示す。ＭＯＳＦＥＴのＰウエル５８に結晶欠陥が存在すると欠陥に沿ってリーク電流が流れるためにＭＯＳＦＥＴの逆バイアス電流、印加電圧の関係は実測値で図３−ｂの様になる。モデルでは図３−ｃの様になる。すなわち、一定の電圧まではリークは欠陥に依存せずにほぼゼロであり、結晶欠陥降伏電圧Ｖａを越えると結晶欠陥に沿ったトンネル電流が増加しはじめる。そして、ＰＮ接合の降伏電圧に到達すると電子雪崩の為に大電流が流れ始める。このように逆バイアス電圧が印加され、結晶欠陥降伏電圧Ｖａを越えるとリーク電流が増大しはじめて、このリーク電流より降伏電圧Ｖｂに到達する前に大きなリーク電流が発生しているのが現実である。素子として欲しいはＰＮ接合の降伏電圧Ｖｂまでリーク電流は極少であることであるが、ＳｉＣ基板特有の大量の結晶欠陥のために結晶欠陥降伏電圧Ｖａ以上の印加電圧からリーク電流が発生し始めるのが現実である。【０００５】このデータから考察できることは、リーク電流の原因はＰウエル接合を横切るような結晶欠陥がありそこに電圧が印加されると結晶欠陥に沿って電界が発生することにある。従って（Ａ）その電界が何らかの手段で緩和されれば結晶欠陥によるリーク電流は激減する可能性があるということ、（Ｂ）結晶欠陥が電界の印加されるＰウエル接合面にない構造であれば欠陥によるリーク電流は発生しないということが考えられる。【０００６】図３のモデルから（Ａ）の様な考察に基づきリーク低減の為に着想できることは、何らかの手段によりＰＮ接合に印加される電界を緩和することである。これには、ベース基板の上の絶縁膜上に化合物半導体を形成し、その中にＭＯＳＦＥＴを形成して、絶縁膜を介して印加されるベース基板電位によりドレインからの電界を緩和する構造が考えられる。この構造では、化合物半導体の厚さが薄い場合にはＰウエルの空乏層の拡がりが制限されることから電界が緩和する効果もある。また、絶縁膜上の化合物半導体にトレンチを形成し、その側壁に酸化膜を形成して、側壁酸化膜を介してトレンチ内部のポリ半導体又は導体の電位により電界を緩和する手法も有効である。また、素子表面のフィールド絶縁膜を介してフィールドプレートの電位による緩和も有効である。【０００７】また、電界緩和の他に、ＭＯＳＦＥＴのリーク電流の発生部となるＰウエルの面積を極小化することも重要であり効果が大きい。【０００８】また、（Ｂ）の様な考察に基づき縦型の結晶欠陥が多い場合には、ＰウエルのＰＮ接合面が絶縁膜分離構造上の縦方向だけに有ればよいという構造である。
【発明の概要】
【発明が解決しようとする課題】
【０００９】高電圧駆動素子の用途が拡大するにつれてそれらの素子のコストダウン、より性能の高い素子の実用化が重要な課題となってきている。ＳｉＣ基板やＧａＮ基板上に形成するＭＯＳＦＥＴはこのニーズに合ったものである。本発明は、高耐圧に適したＳｉＣの様な化合物半導体を用いて、そのＳｉＣの特徴的な結晶欠陥に起因したリーク電流を解消、或いは緩和する方法について開示するものである。以下の事例では、ＳｉＣ基板を例に発明内容を開示するがＧａＮ基板、その他の化合物半導体基板においても同様である。【００１０】本発明が解決しようとする課題は、化合物半導体に特有な結晶欠陥の影響を解消すること、或いはそれを緩和することにより、安価な基板を用いることができるようにすることである。
【課題を解決するための手段】
【００１１】本発明の構成は、図３の考察に基づく絶縁膜上に形成する単結晶ＳｉＣ層に形成し、ＰウエルのＰＮ接合界面にかかる電圧を緩和する方法の開示であり、また、結晶欠陥が縦方向に多いものについてはＭＯＳＦＥＴのＰウエルのＰＮ接合界面を縦方向だけにする手法の開示である。【００１２】絶縁膜上に形成した単結晶ＳｉＣ層にＭＯＳＦＥＴを形成することにより、ＭＯＳＦＥＴのＰウエルのＰＮ接合界面に印加される電界を緩和することが可能である。絶縁膜分離の下面の電位がＰＮ接合界面の電位を基板方向に緩和させることができるためである。これには、絶縁膜上に化合物半導体を形成して、その上にＭＯＳＦＥＴを形成して、ドレインからの電界を基板との間の絶縁膜により緩和する構造が考えられる。また絶縁膜上の化合物半導体にトレンチを形成し、その側壁に酸化膜を形成して、その内側に設けるポリ半導体、又は導体から酸化膜を介して電界を緩和する手法も考えられる。また、素子表面に絶縁膜を介して電極を形成するフィールドプレートを設ける手段も有効である。これらの電界緩和の組み合わせにより、ＭＯＳＦＥＴのＰウエルのＰＮ接合面に印加される電界が大幅に緩和される。また、この様な構造を実現する過程において、トレンチ部分の特殊性を活かしてＰウエルの面積を極小化する構造も可能となる。【００１３】また、縦型の結晶欠陥が支配的なＳｉＣ基板においては絶縁分離された上のＳｉＣ膜にトレンチを形成して、その側壁（側面）にＰウエル層を形成することにより、縦方向の結晶欠陥を横断しないＭＯＳＦＥＴのＰウエル面を実現することができる。【００１４】この様な着想を実現するための素子基板はＳｉ基板において実用化されて実績のある基板の貼り合せ技術、トレンチ技術、実用化が始まっているスマートカット技術などをＳｉＣへ転用をすることにより原理的には可能である。また、絶縁膜上のＳｉＣ部分は必要に応じて、トレンチ分離をすることにより、複数個のＭＯＳＦＥＴを基板上に搭載することができる。
【発明の効果】
【００１５】高電圧駆動に適したＳｉＣ基板の実用化の期待は大きいが、これまで縦方向の結晶欠陥が大きくその影響を排除することができなくて、ひたすら結晶欠陥の低減に工数をかけてきた。その結果として実用化にはまだ無理ではあるものの結晶欠陥はある程度は減ってきた。一方で、作成工程が複雑になり、高価な基板となっている。本発明による横型素子の為のＳｉＣ層を絶縁膜を介してベース基板に形成し、電界緩和によりリーク電流を抑制するという手法は、現在のレベルの結晶欠陥でも実使用を可能にならしめること、また同時に、高価な結晶基板の極一部だけを安価なポリ基板へ移すことにより全体で安価な基板を実用化するものであり、製造方法も簡素でありコスト面でも画期的な手法である。
また、本発明によりＳｉＣ膜をトレンチエッチング技術により溝を作りＳｉＣを除去し溝の底にシリコン酸化膜を露出させ、その溝の側壁にＭＯＳＦＥＴのＰウエルを形成して、横方向素子とすることにより、縦方向の結晶欠陥がＰウエルのＰＮ接合面を横断しない構造は画期的である。また、トレンチ部により素子を分離することにより、複数個の独立した素子を一つの基板上に形成することも同時に可能になる。さらには、そこにＭＯＳＦＥＴなどの素子を形成することにより、個々の素子が完全分離となり複数の高電圧素子を組み合わせて集積回路を形成することができる。また、ショットキーダイオードの横型素子も絶縁膜分離構造とすることにより、同様な電界緩和効果で結晶欠陥の影響を緩和することができる。これにより、複数個のＭＯＳＦＥＴと複数個のショットキーダイオードを混載した、集積回路が実現できる。この様にＳｉＣの高電圧駆動の集積回路を可能にする素子基板を実用化することができる画期的なものである。
【図面の簡単な説明】
【００１６】
【図１】公知のＳｉＣ基板の構造を示す断面図
【図２】ＳｉＣ膜に発生する結晶欠陥の概念図
【図３】ＳｉＣ膜に形成したＭＯＳＦＥＴの構造図と印加電圧とリーク電流の関係図
【図４】本発明のポリＳｉＣ基板上の絶縁膜の上のＳｉＣ膜に形成したＭＯＳＦＥＴの断面図と電界緩和の図
【図５】本発明のポリＳｉＣ基板上の絶縁膜の上のＳｉＣ膜に形成したＭＯＳＦＥＴの断面図とトレンチ構造による素子分離とトレンチ層から電界緩和の構造図
【図６】本発明に用いるスマートカット手法によるポリＳｉＣ基板上のシリコン酸化膜とＳｉＣ膜の素子基板の形成方法
【図７】本発明の図５−ａの絶縁分離膜の上に形成したＳｉＣ膜上に形成したＭＯＳＦＥＴの製造工程図
【図８】本発明の図７のＭＯＳＦＥＴの詳細断面図
【図９】本発明の図５−ｂの絶縁分離膜上に形成したＳｉＣ膜のトレンチ部分に縦構造のＰウエルを設けたＭＯＳＦＥＴの製造工程図
【図１０】本発明の図９のＭＯＳＦＥＴの詳細断面図
【発明を実施するための形態】
【００１７】図４に本発明の実施例としてポリＳｉＣ基板５の上にシリコン酸化膜４を介して形成された単結晶ＳｉＣ３にＭＯＳＦＥＴを形成した構造を示す。ＭＯＳＦＥＴのＰウエルのＰＮ接合界面に印加される電界は図３と比べてシリコン酸化膜の存在によって緩和される。その為に結晶欠陥が存在してもリーク電流が発生する電圧はＶａから高電圧側にシフトする。シリコン酸化膜の存在による電界の状況を図４−ｂに示す。酸化膜下の基板電位の影響によりソース近傍のＳｉＣ膜内の電界強度が大きく緩和される。これにより図４−ｃの破線の様に高電圧まで結晶欠陥リークが出ない構造となる。
【００１８】図５−ａにおいて、電界緩和をより強くする構造とＰウエルのＰＮ接合の面積を極力少なくする構造について開示する。また、図５−ｂにおいては、縦型の結晶欠陥が支配的な場合に適用する手法として、Ｐウエルを垂直方法に形成する手法について述べる。
【００１９】図５−ａにおいて、電界緩和は、▲１▼基板の上の酸化膜と基板電位の影響により、▲２▼トレンチ側壁の酸化膜とトレンチ内部電位の影響により、▲３▼表面のフィールド酸化膜とフィールドプレートの電位の影響によりなされる。ポリＳｉＣの基板の電位をソース電位と同じにすることにより電界緩和ができる。また、トレンチ側壁関係についてはトレンチ形成後にＳｉＣを熱酸化して、絶縁膜を形成してその内側に埋め込むポリＳｉをソースと同じ電位とすることによりに側壁の絶縁膜経由で緩和をすることができる。また、フィールドプレートの電位を同様にソースと同電位とすることにより電界緩和促すことができる。
【００２０】図５−ｂにおいて、トレンチ部の側壁に斜めからＰウエルをイオン注入することにより表面からのＰウエルと同様な縦方向に深いＰウエルを形成することができる。ＳｉＣ基板においては深いイオン注入は不可能であり、また、熱拡散も殆どしないことが知られている。この手法は表面から深い層のＰウエルを形成する画期的な手法である。
【００２１】図６においては、シリコン酸化膜上にＳｉＣ膜を形成する方法を述べる。図６−ａはＳｉＣの種結晶基板である。結晶欠陥を減らした結晶性の良い基板が種基板となる。図６−ｂはポリＳｉＣ６にシリコン酸化膜を形成した状態を表す。図６−ｃは種結晶基板８にスマ−トカット用に水素イオン注入をした状態で、その深さが１μｍであり破線で示すスマートカット層３４で示す部位である。図６−ｄこの状態の種基板に図８−ｂのポリＳｉＣにシリコン酸化膜を形成した基板を反転させ貼り合わせた状態を示す。種結晶基板は結晶欠陥が少なくしたといえど、少しの結晶欠陥でも反りが発生しているので、吸着用ステージに載せ載せて貼り合わせることがこのましい。貼り合わせは、シリコン酸化膜の界面を介して行うために、容易に室温で貼り合わせが可能である。また、ポリＳｉＣには反りがないため、貼り合わせた状態で反りは無くなる。その後、数百度の高温にすることにより、スマートカット層３４から劈開して薄いＳｉＣ層３５がポリＳｉＣ基板５のシリコン酸化膜４上に形成された状態となる。その状態を図６−ｅに示す。この状態において、薄いＳｉＣ層３５の表面を研磨して、結晶欠陥部を除去し、その上に必要な厚さの厚いＳｉＣ層３８をエピタキシャル成長させた状態が図６−ｆである。種結晶基板８は表面を研磨した後、再利用することができる。また、種結晶基板は薄くなった場合には、再度ホモエピタキシャル技術で結晶を成長させることにより、再度、結晶性の良い種結晶基板として再生できる。この様に結晶性の良い高価な種結晶基板を多数回、半永久的に使用できることが本方式の特徴である。
【００２２】図７において図５−ａに示す構造のＭＯＳＦＥＴ構造の製造工程手順を示す。図７−ａは図６−ｆにより作成した基板である。この基板に公知のレジスト、フォトリソグラフィー技術、イオン注入技術によりＮ＋層１５、Ｐウエル層５８を形成したのが図７−ｂである。この状態でＳｉＣ特有の不純物の活性化処理を行う。１６００℃から１８００℃を必要とする高温度処理は、この一番前の段階で行うことができるのが本手順の特徴である。さらに、公知のトレンチ技術を用いてトレンチ溝５１を形成した状態が図７−ｃである。その後、トレンチ溝のＳｉＣ側壁に熱酸化によりシリコン酸化膜５３を形成した状態が図７−ｄである。その後、トレンチ溝に一定の厚さのＰ型ポリＳｉを形成する。これはシリコンのトレンチ溝の埋め戻し工程で公知の工程である。図７−ｅがこの状態である。その後、シリコン酸化膜を一部除去し、その状態を図７−ｆにて示す。この状態でさらに、再度Ｐ型ポリＳｉを形成し、平坦化処理を行った状態が図７−ｇである。Ｐ型ポリＳｉ層５５がトレンチ部に充填された状態である。Ｐ型ポリＳｉの濃度はＰ＋である。この状態でＰ型ポリＳｉ層の表面に選択的にＮ＋層５６を設けて、ＭＯＳＦＥＴのソースを形成する。図７−ｈがその状態を表している。この状態で、ゲート酸化膜用のシリコン酸化膜を形成して、ゲート電極６３を形成した状態が図７−ｉである。
【００２３】図８において素子の詳細を述べる。図８−ｉは図７−ｉと同じ状態である。この後に、厚いシリコン酸化膜を形成して、ドレインコンタクト６５、ソース・Ｐウエルコンタクト６６を形成した状態が図８−ｊである。図は、フィールドゲート１２０を形成された状態である。図８−ｍにおいてその拡大図を示す。図５−ａに対して電極配線が省略してある図である。Ｐ型多結晶Ｓｉによりトレンチ部分の内部電位がソースと同じになっている。これにより、トレンチ側壁酸化膜５３を介してＰウエル部近傍の電界緩和を促している。また、この構造ではＰウエルはチャンネル長とほぼ同じ幅であり、極限までその断面積を減らしてある。ＭＯＳＦＥＴのソースをＳｉＣではなく多結晶Ｓｉ６０で形成することは他に類を見ないＭＯＳＦＥＴ構造であるが、この構造により、Ｐウエルの断面積が極小化できている。
【００２４】図８、９の事例ではＰ型ポリＳｉを２回に分けて充填したが、トレンチ溝にレジストをある深さまで充填して、それをマスクに側壁の酸化膜をエッチング除去することも可能である。その他の手段も同様に可能である。
【００２５】図９において図５−ｂに示す構造のＭＯＳＦＥＴ構造の製造工程手順を示す。図９−ｃ以外は図７と同様であるので説明は省略する。図９−ｃはトレンチ形成後に斜めインプラによりトレンチ側壁のＰウエルを形成した状態を示している。この状態で高温活性化を行う。以降は図７と同様である。
【００２６】図１０において図９に示す構造のＭＯＳＦＥＴ構造の詳細を説明する。図８と類似である。図５−ｂから配線部を除いた図である。図１０−ｍが拡大図である。この構造の特徴は、斜めインプラのＰウエル層１３１にある。このＰウエル層１３１と表面から形成したＰウエル層５８により縦構造のＰウエル層を形成している。これによりＰウエル近傍の空乏層は横方向だけに伸び、縦方向の結晶結果には影響が少ない構造となる。
【００２７】以上の事例では絶縁膜としてシリコン酸化膜の事例を紹介したが、アルミナ、あるいは窒化アルミ、他の絶縁性の高い材料を用いることも有効である。トレンチ部の絶縁物としてもシリコン酸化膜のみならずアルミナ、窒化アルミやその他の絶縁物を使用することも可能である。
【００２８】以上の図５から図１０の事例では単結晶化合物半導体としてＳｉＣを事例に説明したがＧａＮなど他の化合物半導体においても同様である。また基板としてはＳｉやＳｉＣの他にＧｅなど格子定数が化合物半導体に近い材料の使用も可能であり、サファイア基板のような絶縁基板の使用も可能である。
【産業上の利用の可能性】
【００２９】  ＳｉＣ基板やＧａＮ基板などを用いた高電圧駆動素子は、車においてはハイブリッド車普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。本発明によるＳｉ基板上或いはポリＳｉＣ基板上に絶縁膜を介して単結晶ＳｉＣ薄膜を形成し、その中に素子を形成し、それらの素子の逆バイアスとなる接合部の結晶欠陥リークが電界緩和により減少するという大きな効果を創出し、当該分野の素子の普及に大きく貢献するものとなる。ＧａＮなどの他の化合物半導体においても同様な期待がある。また、酸化膜分離構造により絶縁分離の素子を形成できる手法はＳｉＣやＧａＮなどの化合物半導体としては画期的であり、化合物半導体の集積回路の実用化のベースとなるものである。
【符号の説明】
【００３０】１・・・種基板の元となるＳｉ基板    ２・・・ＳｉＣ膜    ３・・・ＳｉＣ基板
４・・・シリコン酸化膜      ５・・・ポリＳｉＣ基板      ８・・・種ＳｉＣ結晶基板
１１・・・ＭＯＳＦＥＴのソース部    １２・・・ＭＯＳＦＥＴのドレイン部
１３・・・ＭＯＳＦＥＴのゲート絶縁膜      １４・・・ＭＯＳＦＥＴのゲート電極
１５・・・Ｎ＋層              １６・・・Ｐ＋層
２０・・・平坦化ステージ    ２１・・・平坦化ステージの吸気孔
３４・・・スマートカット層      ３５・・・薄膜ＳｉＣ層    ３８・・・厚いＳｉＣ層
５１・・・トレンチ溝    ５２・・・トレンチ酸化膜
５３・・・トレンチ側壁酸化膜      ５５・・・トレンチ部ＳｉのＰ＋埋め戻し層
５６・・・トレンチ部ＳｉのＮ＋層      ５８・・・Ｐウエル      ５９・・・Ｎ−層
６０・・・ＭＯＳＦＥＴのソース（ポリＳｉのＮ＋層）
６１・・・ＭＯＳＦＥＴのソース電極      ６２・・・ＭＯＳＦＥＴのドレイン電極
６３・・・ＭＯＳＦＥＴのゲート膜      ６４・・・ＭＯＳＦＥＴのゲート電極
６５・・・ドレインのコンタクト部      ６６・・・ソース・Ｐウエルのコンタクト部
６７・・・チャンネルＰ型層      ６７・・・素子境界部      ６８・・・素子分離部
１０３・・・垂直方向の結晶欠陥          １０４・・・５４度の結晶欠陥
１１２・・・結晶欠陥電流      １１９・・・フィールド酸化膜
１２０・・・フィールドプレート
１２２・・・斜めインプラ        １３１・・・斜めインプラのＰウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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