(57)【要約】【課題】コアチップに冗長バンクを設けることなく、かつ冗長バンクに対応する電流パスを新たに設けることなく、メモリバンク単位で不良を救済する。【解決手段】半導体装置は、メモリバンクＢ０〜Ｂ７を含むコアチップＣＣ０と、コアチップＣＣ０と積層され、コアチップＣＣ０と外部との間のインターフェイスとして機能するインターフェイスチップＩＦであって、コアチップＣＣ０のメモリバンクＢ０〜Ｂ７のうちの１つの欠陥メモリバンクと置換え可能に構成された冗長バンクＲＢ０を有するインターフェイスチップＩＦと、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリバンクを含むコアチップと、
前記コアチップと積層され、前記コアチップと外部との間のインターフェイスとして機能するインターフェイスチップであって、前記コアチップの前記複数のメモリバンクのうちの１つの欠陥メモリバンクと置換え可能に構成された第１の冗長バンクを有する前記インターフェイスチップと、を備える
ことを特徴とする半導体装置。
【請求項２】
前記インターフェイスチップは、
前記コアチップの前記１つの欠陥メモリバンクを特定する欠陥アドレス情報を記憶するアドレス情報記憶回路と、
外部から入力されるバンクアドレス情報と前記欠陥アドレス情報とを比較し、当該バンクアドレス情報が当該欠陥アドレス情報と異なる場合には、当該バンクアドレス情報によって指定される前記コアチップの前記複数のメモリバンクのうちの１つにアクセスし、当該バンクアドレス情報が当該欠陥アドレス情報と一致する場合には、前記当該バンクアドレス情報によって指定される前記コアチップの前記複数のメモリバンクのうちの１つに対するアクセスを前記第１の冗長バンクによって代替させる第１の制御回路とを有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インターフェイスチップの前記第１の制御回路は、外部から供給されるアクトコマンド及び、当該アクトコマンドとともに外部から供給され前記バンクアドレス情報を示す第１のバンクアドレス並びにロウアドレスを受け取り、前記第１のバンクアドレスの前記バンクアドレス情報が前記欠陥アドレス情報と一致する場合には、前記ロウアドレスを前記第１の冗長バンクに供給する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記インターフェイスチップの前記第１の制御回路は、前記アクトコマンドに応答して内部アクトコマンドを生成し、
前記コアチップは、
前記インターフェイスチップから、前記欠陥アドレス情報と前記第１のバンクアドレスと前記内部アクトコマンドとを受け取り、前記第１のバンクアドレスの前記バンクアドレス情報が前記欠陥アドレス情報と異なる場合には、前記第１のバンクアドレスの前記バンクアドレス情報によって指定される前記コアチップの前記複数のメモリバンクのうちの１つに、前記内部アクトコマンドに応じてアクセスを実行し、前記第１のバンクアドレスの前記バンクアドレス情報が前記欠陥アドレス情報と一致した場合には、前記第１のバンクアドレスの前記バンクアドレス情報によって指定される前記コアチップの前記複数のメモリバンクのうちの１つへの、前記内部アクトコマンドに応じたアクセスを中止する第２の制御回路を、さらに含む
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記インターフェイスチップは、
出力ノードと、
当該出力ノードに接続された入出力回路と、をさらに含み、
前記第１の制御回路は、外部から供給されるリードコマンド又はライトコマンド及び、当該リードコマンド又はライトコマンドとともに外部から供給され前記バンクアドレス情報を示す第２のバンクアドレスを受け取り、前記第２のバンクアドレスの前記バンクアドレス情報が前記欠陥アドレス情報と異なる場合には、前記入出力回路と前記第２のバンクアドレスの前記バンクアドレス情報によって指定される前記コアチップの前記複数のメモリバンクのうちの１つとを接続し、前記第２のバンクアドレスの前記バンクアドレス情報が前記欠陥アドレス情報と一致する場合には、前記入出力回路と前記第１の冗長バンクとを接続する
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記インターフェイスチップは、
各々が、前記コアチップの前記複数のメモリバンクのうちの１つの欠陥メモリバンクと置換え可能に構成された複数の第２の冗長バンクを、さらに含む、
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
それぞれ１又は複数のメモリバンクを含む複数のコアチップと、
前記複数のコアチップのうちの少なくとも一部に設けられた貫通電極をそれぞれ含む複数の電流パスによって前記複数のコアチップのそれぞれと接続され、前記複数のコアチップと外部との間のインターフェイスとして機能するインターフェイスチップとを備え、
前記インターフェイスチップは、前記メモリバンクと置換可能に構成された冗長バンクを有する
ことを特徴とする半導体装置。
【請求項８】
前記インターフェイスチップは、
前記コアチップ及び前記メモリバンクを特定する第１のアドレス情報を記憶するアドレス情報記憶回路と、
外部から入力された第２のアドレス情報と前記第１のアドレス情報とが一致する場合に活性化する比較結果信号を生成するバンク置換判定回路と、
前記比較結果信号が活性化したことに応じて、前記第２のアドレス情報により示される前記メモリバンクに対するアクセスを前記冗長バンクによって代替させる第１の制御回路とを有する
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の制御回路は、前記比較結果信号が活性化したことに応じて、前記第２のアドレス情報とともに外部から入力される第１のロウアドレスを前記冗長バンクに供給する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のアドレス情報は、第１のスライスアドレスと第１のバンクアドレスとを含み、
前記第２のアドレス情報は、第２のスライスアドレスと第２のバンクアドレスとを含む
ことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記インターフェイスチップは、前記比較結果信号を保持するバンクアクティブ状態制御回路をさらに有し、
前記バンク置換判定回路は、前記第１及び第２のバンクアドレスが一致し、かつ、前記バンクアクティブ状態制御回路に保持される前記比較結果信号が活性化している場合にも、前記比較結果信号を活性化する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記バンクアクティブ状態制御回路は、外部から入力されるアクトコマンドに応じて前記比較結果信号の保持を開始し、外部から入力されるプリチャージコマンドに応じて前記比較結果信号の保持を停止する
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記インターフェイスチップは、
第１のリードライトバスと、
それぞれ前記第１のリードライトバスに接続される第１及び第２の中間バッファと、
前記第１の中間バッファと前記メモリバンクとの間を接続する第２のリードライトバスと、
前記第２の中間バッファと前記冗長バンクとの間を接続する第３のリードライトバスと、
外部から入力されるカラムコマンドに応じて、前記比較結果信号を保持するカラムアドレスラッチ回路と、
前記カラムアドレスラッチ回路に保持される前記比較結果信号の状態に応じて、前記第１及び第２の中間バッファの一方を接続状態に制御し、他方を切断状態に制御する第２の制御回路とをさらに有する
ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記複数のコアチップはそれぞれ、
当該コアチップを特定する第３のスライスアドレスを記憶するスライスアドレス記憶回路と、
外部から入力された第２のロウアドレスに含まれる第４のスライスアドレスと、前記第３のスライスアドレスとが一致する場合に活性化するロウヒット信号を生成するアクト用スライスアドレス判定回路と、
前記ロウヒット信号が活性化したことに応じて、前記第４のスライスアドレスと同期して外部から入力される第３のバンクアドレスにより特定される前記メモリバンクに対して前記第２のロウアドレスを出力する第３の制御回路とを有し、
前記インターフェイスチップは、第５のスライスアドレス及び第４のバンクアドレスを記憶するアドレス情報記憶回路を有し、
前記アクト用スライスアドレス判定回路は、前記第４のスライスアドレスと前記第５のスライスアドレスとが一致し、かつ前記第３のバンクアドレスと前記第４のバンクアドレスとが一致する場合に、前記第４のスライスアドレスと前記第３のスライスアドレスとが一致するか否かに関わらず、前記ロウヒット信号を非活性に制御する
ことを特徴とする請求項７に記載の半導体装置。
【請求項１５】
前記複数のコアチップはそれぞれ、外部からアクトコマンドが入力され、かつ対応する前記ロウヒット信号が活性化したことに応じて前記第３のバンクアドレスを保持する機能を有し、さらに、外部から第５のバンクアドレスが入力されたことに応じて、保持している前記第３のバンクアドレスと前記第５のバンクアドレスとが一致する場合に活性化するカラムヒット信号を出力するカラム用スライスアドレス判定回路をさらに有し、
前記第３の制御回路は、対応する前記カラムヒット信号が活性化したことに応じて、前記第５のバンクアドレスにより特定される前記メモリバンクに対し、前記第５のバンクアドレスと同期して外部から入力されるカラムアドレスを出力する
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
それぞれ１又は複数のメモリバンクを含む複数のコアチップと、
前記複数のコアチップのうちの少なくとも一部に設けられた貫通電極をそれぞれ含む複数の電流パスによって前記複数のコアチップのそれぞれと接続され、前記複数のコアチップと外部との間のインターフェイスとして機能するインターフェイスチップとを備え、
前記インターフェイスチップは、
第１のスライスアドレス及び第１のバンクアドレスを記憶するアドレス情報記憶回路と、
外部から入力された第１のロウアドレスに含まれる第２のスライスアドレスが前記第１のスライスアドレスと一致し、かつ前記第１のロウアドレスに同期して外部から入力された第２のバンクアドレスが前記第１のバンクアドレスと一致する場合に活性化する比較結果信号を生成するバンク置換判定回路と、
前記比較結果信号が活性化したことに応じて、前記第１のロウアドレスを前記冗長バンクに供給する第１の制御回路とを有し、
前記複数のコアチップはそれぞれ、
当該コアチップを特定する第３のスライスアドレスを記憶するスライスアドレス記憶回路と、
前記第２のスライスアドレスと前記第３のスライスアドレスとが一致する場合に活性化するロウヒット信号を生成するアクト用スライスアドレス判定回路と、
前記ロウヒット信号が活性化したことに応じて、前記第２のバンクアドレスにより特定される前記メモリバンクに対して前記第１のロウアドレスを出力する第３の制御回路とを有し、
前記アクト用スライスアドレス判定回路は、前記第２のスライスアドレスと前記第１のスライスアドレスとが一致し、かつ前記第２のバンクアドレスと前記第１のバンクアドレスとが一致する場合に、前記第２のスライスアドレスと前記第３のスライスアドレスとが一致するか否かに関わらず、前記ロウヒット信号を非活性に制御する
ことを特徴とする半導体装置。
【請求項１７】
前記インターフェイスチップは、前記比較結果信号を保持するバンクアクティブ状態制御回路をさらに有し、
前記バンク置換判定回路は、前記第１及び第２のバンクアドレスが一致し、かつ、前記バンクアクティブ状態制御回路に保持される前記比較結果信号が活性化している場合にも、前記比較結果信号を活性化する
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記バンクアクティブ状態制御回路は、外部から入力されるアクトコマンドに応じて前記比較結果信号の保持を開始し、外部から入力されるプリチャージコマンドに応じて前記比較結果信号の保持を停止する
ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記インターフェイスチップは、
第１のリードライトバスと、
それぞれ前記第１のリードライトバスに接続される第１及び第２の中間バッファと、
前記第１の中間バッファと前記メモリバンクとの間を接続する第２のリードライトバスと、
前記第２の中間バッファと前記冗長バンクとの間を接続する第３のリードライトバスと、
外部から入力されるカラムコマンドに応じて、前記比較結果信号を保持するカラムアドレスラッチ回路と、
前記カラムアドレスラッチ回路に保持される前記比較結果信号の状態に応じて、前記第１及び第２の中間バッファの一方を接続状態に制御し、他方を切断状態に制御する第２の制御回路とをさらに有する
ことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記複数のコアチップはそれぞれ、外部からアクトコマンドが入力され、かつ対応する前記ロウヒット信号が活性化したことに応じて前記第２のバンクアドレスを保持する機能を有し、さらに、外部から第３のバンクアドレスが入力されたことに応じて、保持している前記第２のバンクアドレスと前記第３のバンクアドレスとが一致する場合に活性化するカラムヒット信号を出力するカラム用スライスアドレス判定回路をさらに有し、
前記第３の制御回路は、対応する前記カラムヒット信号が活性化したことに応じて、前記第３のバンクアドレスにより特定される前記メモリバンクに対し、前記第３のバンクアドレスと同期して外部から入力されるカラムアドレスを出力する
ことを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のコアチップを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。
【０００３】
マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップである。したがって、各メモリチップには、外部（例えば、メモリコントローラ）とのインターフェイスを行う、いわゆるフロントエンド部が含まれている。フロントエンド部が含まれるということは、その分、メモリコアに割り当て可能な面積が減少するということを意味する。
【０００４】
そこで、より多くの面積をメモリコアに割り当てられるようにするため、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置とする構成が提案されている。この構成では、フロントエンド部が集積されたチップはインターフェイスチップ、バックエンド部が集積されたチップはコアチップと呼ばれる。この構成によれば、バックエンド部が集積されたチップ（コアチップ）では、上述したマルチチップパッケージのメモリチップに比べ、広い面積をメモリコアに割り当てることができる。したがって、全体として、より大容量の半導体装置を得ることが可能になる。
【０００５】
このようなインターフェイスチップを用いるタイプの半導体装置において、隣接するチップ間は、コアチップの基板を貫通する多数の貫通電極(Through Silicon Via)によって、互いに電気的に接続される。これら貫通電極の大部分は、積層方向から見た平面視で同じ位置に設けられた他層の貫通電極と短絡されており、電気的に短絡された一群の貫通電極によって、インターフェイスチップと各コアチップとを結ぶ電流パスが形成される。
【０００６】
データを入出力する際のコアチップの選択は、アドレス信号に含まれるスライスアドレスによって行われる。各コアチップは、予め割り当てられたスライスアドレスと、アドレス情報から抽出したスライスアドレスとを比較し、これらが一致した場合に入出力動作を行う。特許文献１には、このような動作の例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置には、回路の不良を救済するための救済回路が設けられる。例えばメモリセルアレイ内の回路の不良に関しては、予め、ワード線単位で回路の置き換えを行うためのロウ冗長回路（Ｒｏｗリダン）と、ビット線単位で回路の置き換えを行うためのカラム冗長回路（Ｃｏｌリダン）とが設けられる。ロウ冗長回路は、同一ワード線上に不良が集中している場合などに好適に用いられ、カラム冗長回路は、センスアンプやカラムスイッチといったビット線ごとに設けられる回路に不良が発生している場合などに好適に用いられる。ロウ冗長回路及びカラム冗長回路はいずれもコアチップごとに設けられ、同じコアチップ内のメモリセルアレイの救済用として用いられる。
【０００９】
また、上述した電流パス（貫通電極を含む電流パス）の不良に関しては、予め、予備の電流パスが設けられる。半導体装置の試験工程において不良と判定された電流パスは、切り替えスイッチなどにより、予備の電流パスに置き換えられる。
【００１０】
しかしながら、以上のような救済回路の構成では、メモリバンク単位で不良が発生したような場合には対応できない。つまり、メモリバンク単位で救済を行うためには、少なくとも１バンク分の冗長バンクとこれに対応する電流パスを準備しておく必要があるが、年々増大する記憶容量を考慮すると、コアチップ内にそのような冗長バンクや電流パスを配置するスペースを取る余裕がない。したがって、メモリバンク単位で不良が発生した場合には、最早その不良を救済することはできず、不良品として破棄するしかなかった。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、複数のメモリバンクを含むコアチップと、前記コアチップと積層され、前記コアチップと外部との間のインターフェイスとして機能するインターフェイスチップであって、前記コアチップの前記複数のメモリバンクのうちの１つの欠陥メモリバンクと置換え可能に構成された第１の冗長バンクを有する前記インターフェイスチップと、を備えることを特徴とする。
【００１２】
本発明の他の一側面による半導体装置は、それぞれ１又は複数のメモリバンクを含む複数のコアチップと、前記複数のコアチップのうちの少なくとも一部に設けられた貫通電極をそれぞれ含む複数の電流パスによって前記複数のコアチップのそれぞれと接続され、前記複数のコアチップと外部との間のインターフェイスとして機能するインターフェイスチップとを備え、前記インターフェイスチップは、前記メモリバンクと置換可能に構成された冗長バンクを有することを特徴とする。
【００１３】
また、本発明のさらに他の一側面による半導体装置は、それぞれ１又は複数のメモリバンクを含む複数のコアチップと、前記複数のコアチップのうちの少なくとも一部に設けられた貫通電極をそれぞれ含む複数の電流パスによって前記複数のコアチップのそれぞれと接続され、前記複数のコアチップと外部との間のインターフェイスとして機能するインターフェイスチップとを備え、前記インターフェイスチップは、第１のスライスアドレス及び第１のバンクアドレスを記憶するアドレス情報記憶回路と、外部から入力された第１のロウアドレスに含まれる第２のスライスアドレスが前記第１のスライスアドレスと一致し、かつ前記第１のロウアドレスに同期して外部から入力された第２のバンクアドレスが前記第１のバンクアドレスと一致する場合に活性化する比較結果信号を生成するバンク置換判定回路と、前記比較結果信号が活性化したことに応じて、前記第１のロウアドレスを前記冗長バンクに供給する第１の制御回路とを有し、前記複数のコアチップはそれぞれ、当該コアチップを特定する第３のスライスアドレスを記憶するスライスアドレス記憶回路と、前記第２のスライスアドレスと前記第３のスライスアドレスとが一致する場合に活性化するロウヒット信号を生成するアクト用スライスアドレス判定回路と、前記ロウヒット信号が活性化したことに応じて、前記第２のバンクアドレスにより特定される前記メモリバンクに対して前記第１のロウアドレスを出力する第３の制御回路とを有し、前記アクト用スライスアドレス判定回路は、前記第２のスライスアドレスと前記第１のスライスアドレスとが一致し、かつ前記第２のバンクアドレスと前記第１のバンクアドレスとが一致する場合に、前記第２のスライスアドレスと前記第３のスライスアドレスとが一致するか否かに関わらず、前記ロウヒット信号を非活性に制御することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、比較的スペースに余裕のあるインターフェイスチップに冗長バンクを設けているので、コアチップに冗長バンクを設けることなく、かつ冗長バンクに対応する電流パスを新たに設けることなく、メモリバンク単位で不良を救済することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップＣＣ０〜ＣＣ７に設けられる貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図１に示す半導体装置１０のメモリバンク構成を示す図である。
【図５】図１に示す半導体装置１０のメモリバンク構成を示す図である。
【図６】図１に示す半導体装置１０の回路構成を示すブロック図である。
【図７】図１に示す半導体装置１０の回路構成を示すブロック図である。
【図８】中間バッファ２６，２７と、冗長バンクＲＢ０〜ＲＢ３を含む各メモリバンクとの接続関係を示す図である。
【図９】リードライトバスＤＲＷＢＳＩＴ０に接続される中間バッファ２６の構成を示す図である。
【図１０】冗長バンクＲＢ０に対応するバンク置換判定回路３５［０］の内部構成を示す図である。
【図１１】（ａ）（ｂ）はそれぞれ、バンクアドレス比較回路１０１及びスライスアドレス比較回路１０２の内部回路を示す図である。（ｃ）は、比較回路Ｃの内部回路を示す図である。
【図１２】（ａ）は、バンクアクティブ状態制御回路３６［０］の内部回路を示す図である。（ｂ）は、カラムアドレスラッチ回路３７［０］の内部回路を示す図である。
【図１３】カラムアドレスラッチ回路３７［０］に関連する各信号のリード時の波形図である。
【図１４】カラムアドレスラッチ回路３７［０］に関連する各信号のリード時の波形図である。
【図１５】リード制御回路２４Ｒの内部回路を示す図である。
【図１６】ライト制御回路２４Ｗの内部回路を示す図である。
【図１７】アクト用スライスアドレス判定回路４３の内部回路を示す図である。
【図１８】カラム用スライスアドレス判定回路４５の内部回路を示す図である。
【図１９】コアチップＣＣ０のメモリバンクＢ０に対するアクセスが行われる場合における、半導体装置１０の動作波形図である。
【図２０】コアチップＣＣ０のメモリバンクＢ０に対するアクセスが行われる場合における、半導体装置１０の動作波形図である。
【図２１】（ａ）は、図１９の場合に対応する、制御回路２４及び各リードライトバスの動作波形図である。（ｂ）は、図２０の場合に対応する、制御回路２４及び各リードライトバスの動作波形図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１８】
図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能、構造を持ち、互いに同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップとは異なる製造マスクで製作された１枚のインターフェイスチップＩＦ及び１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極（Through Silicon Via）ＴＳＶによって、上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１９】
通常のメモリチップである周知で一般的なＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、フロントエンド部及びバックエンド部を含み、それ自身が単体チップでも動作し、メモリコントローラと直接通信できるよう構成される。フロントエンド部は、外部端子を介して外部とのインターフェイスを行う機能を有する。バックエンド部は、複数の記憶セルを含み、それら記憶セルへアクセスする機能を有する。コアチップＣＣ０〜ＣＣ７は、このような通常のメモリチップに含まれる回路ブロックのうち、フロントエンド部（フロントエンド機能）に相当する部分が削除された半導体チップである。言い換えれば、コアチップＣＣ０〜ＣＣ７は、原則としてバックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックの例としては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。バックエンド部に含まれる回路ブロックとしては、情報を記憶するメモリセルアレイなどが挙げられる。メモリセルアレイは、それぞれ個別にコマンドを受け付け可能に構成された複数のメモリバンクによって構成される。フロントエンド部が削除されていることから、コアチップの集積度は、一般的な単体チップの記憶集積度よりも高くなっている。
【００２０】
インターフェイスチップＩＦは、フロントエンド部と後述する冗長バンクとが集積された半導体チップである。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属する回路は含まれていないため、コアチップの製造過程において実施されるウェハテストの際の動作を除き、コアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェイスチップＩＦが必要である。
【００２１】
インターフェイスチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、コアチップＣＣ０〜ＣＣ７はそれぞれ、インターフェイスチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。コアチップＣＣ０〜ＣＣ７のそれぞれからインターフェイスチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりのリードデータのビット数は、インターフェイスチップＩＦから各コアチップへ与える一回のリードコマンドに関連している。ここでいうリードデータのビット数は、周知のプリフェッチデータ数に対応する。
【００２２】
インターフェイスチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部（８枚のコアチップＣＣ０〜ＣＣ７と通信する信号の処理回路、外部から／外部への信号の処理回路）として機能する。したがって、半導体装置１０と外部の装置との通信は全てインターフェイスチップＩＦを介して行われる。もちろん、データの入出力もインターフェイスチップＩＦを介して行われる。
【００２３】
図１に示すように、半導体装置１０では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェイスチップＩＦが配置されている。しかし、インターフェイスチップＩＦの位置はこれに限定されるものではなく、インターフェイスチップＩＦをコアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェイスチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで配置する場合、又は、インターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェイスチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェイスチップＩＦは、２つのインターポーザＩＰに挟まれるように配置してもよい。
【００２４】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは、半導体装置１０を１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２５】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われている。また、コアチップＣＣ０〜ＣＣ７及びインターフェイスチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、その周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２６】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェイスチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェイスチップＩＦに入力される。
【００２７】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されており、貫通電極ＴＳＶ２によって構成される電流パスは、途中に内部回路５を含むものとなっている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するスライスアドレス記憶回路４２に書き込まれるスライスアドレスＳＡが挙げられる。
【００２８】
さらに他の一部の貫通電極ＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。貫通電極ＴＳＶ３によって構成される各電流パスは、それぞれいずれか１つのコアチップのみの内部回路６と接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述するリダンイネーブル信号ＲＥＮが挙げられる。
【００２９】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶには、図２（ａ）〜（ｃ）に示す３タイプ（貫通電極ＴＳＶ１〜貫通電極ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェイスチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェイスチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，貫通電極ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００３０】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。同図には、コアチップＣＣ０〜ＣＣ７をフェイスアップで配置した場合の例を示している。
【００３１】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００３２】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。なお、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３３】
なお、コアチップＣＣ０〜ＣＣ７はフェイスダウンで配置してもよい。この場合、図３に示した裏面バンプ８４が上層のコアチップに設けられた表面バンプ８５と接し、表面バンプ８５が下層のコアチップに設けられた裏面バンプ８４と接することになる。こうすることで、最上層のコアチップＣＣ０には貫通電極ＴＳＶを設けなくてもよいことになり、そうすることで、コアチップＣＣ０のシリコン基板８０を他のコアチップのものに比べて厚くすることが可能になる。したがって、半導体装置１０の強度を高めることが可能になる。
【００３４】
図４及び図５は、半導体装置１０のメモリバンク構成を示す図である。なお、これ以降の各図では、簡単のため、半導体装置１０が４枚のコアチップＣＣ０〜ＣＣ３を有するものとして説明する。しかし、本発明は、１枚以上のコアチップを有する半導体装置１０に好適に適用可能である。
【００３５】
図４及び図５に示すように、コアチップＣＣ０〜ＣＣ３は、それぞれ８個のメモリバンクＢ０〜Ｂ７を有している。これらメモリバンクＢ０〜Ｂ７は、３ビットのバンクアドレスＢＡ＜２：０＞によって特定される。なお、バンクアドレスＢＡ＜２：０＞という記載は、バンクアドレスがバンクアドレスＢＡ＜０＞〜ＢＡ＜２＞の３ビットからなるものであることを示している。後述する他のアドレス等についても同様である。コアチップＣＣ０〜ＣＣ３は、２ビットのスライスアドレスＳＡ＜１：０＞によって特定される。したがって、個々のメモリバンクは、スライスアドレスＳＡ＜１：０＞とバンクアドレスＢＡ＜２：０＞の組み合わせにより特定される。
【００３６】
インターフェイスチップＩＦは、４個の冗長バンクＲＢ０〜ＲＢ３（第１及び第２の冗長バンク）を有している。上述したように、インターフェイスチップＩＦはフロントエンド機能を集積したチップであり、通常のメモリセルアレイを有していないことから、コアチップＣＣ０〜ＣＣ３よりもチップサイズが小さい。このため、インターフェイスチップＩＦをコアチップＣＣ０〜ＣＣ３と同じチップサイズに設計すると、大量の空きスペースが生じる。冗長バンクＲＢ０〜ＲＢ３は、この空きスペースに配置される。フロントエンド機能を実現する各回路は、図４及び図５の例においては、冗長バンクＲＢ０〜ＲＢ３の間の空白領域に配置される。
【００３７】
冗長バンクＲＢ０〜ＲＢ３は、それぞれコアチップ内のメモリバンクと個別に置換可能に構成される。この置換は、半導体装置１０を組み立てた後（インターフェイスチップＩＦとコアチップＣＣ０〜ＣＣ３を積層した後）の試験段階でコアチップ内のメモリバンクに不良が検出された場合に実行されるもので、詳しくは後述するが、不良メモリバンク（欠陥メモリバンク）へのアクセスをインターフェイスチップＩＦ内で冗長バンク側に振り向け、かつこのアクセスをコアチップ内で無視することによって実現される。
【００３８】
メモリバンクの不良には、メモリバンク自体の不良の他、貫通電極ＴＳＶの接触不良などによる電流パスの高抵抗化なども含まれる。図４には、メモリバンクＢ０に対応する電流パスに関して、コアチップＣＣ３とインターフェイスチップＩＦの接続部分で接触不良が発生した場合の例を示している。この場合、コアチップＣＣ０〜ＣＣ３のそれぞれに属する４個のメモリバンクＢ０すべてが不良品扱いとなり、図４に示すように、それぞれ冗長バンクＲＢ０〜ＲＢ３に置換される。また、図５には、メモリバンクＢ４〜Ｂ７に対応する電流パスに関して、コアチップＣＣ０とコアチップＣＣ１の接続部分で接触不良が発生した場合の例を示している。この場合、コアチップＣＣ０のメモリバンクＢ４〜Ｂ７が、図５に示すように、それぞれ冗長バンクＲＢ０〜ＲＢ３に置換される。
【００３９】
このように、半導体装置１０では、チップサイズに余裕のあるインターフェイスチップＩＦに冗長バンクＲＢ０〜ＲＢ３を設けている。したがって、コアチップＣＣ０〜ＣＣ３に冗長バンクを設けることなく、かつ冗長バンクＲＢ０〜ＲＢ３に対応する電流パスを新たに設けることなく、メモリバンク単位で不良を救済することが可能となっている。
【００４０】
以下、冗長バンクＲＢ０〜ＲＢ３による救済を実現するための具体的な回路構成について、詳しく説明する。
【００４１】
図６及び図７は、半導体装置１０の回路構成を示すブロック図である。図６にはインターフェイスチップＩＦ内の回路を詳しく示し、図７にはコアチップＣＣ０内の回路を詳しく示している。図示していないが、他のコアチップＣＣ１〜ＣＣ３も図７に示したものと同様の回路を有している。また、同図に示す電流パスＰ１は図２（ａ）に示すタイプの貫通電極ＴＳＶ１を含む電流パスであり、電流バスＰ２は図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を含む電流パスである。
【００４２】
図６に示すように、インターポーザＩＰに設けられた外部端子には、コマンド端子１１、アドレス端子１２、及びデータ入出力端子１３が含まれる。その他、インターポーザＩＰには、図示していないが、クロック信号が入力されるクロック端子、クロックイネーブル信号が入力されるクロックイネーブル端子、データストローブ信号が入力されるデータストローブ端子、キャリブレーション信号が入力されるキャリブレーション端子、電源電圧が入力される電源端子なども設けられる。これら外部端子は、全てインターフェイスチップＩＦに接続される。
【００４３】
コマンド端子１１は、それぞれロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、及びオンダイターミネーション信号が供給される複数の端子によって構成される。これらのコマンド信号は、インターフェイスチップＩＦに設けられたコマンドバッファ２０を介して、インターフェイスチップＩＦ内のコマンドデコーダ２１に供給される。コマンドデコーダ２１は、クロック端子を通じて入力されるクロック信号に基づいて生成される内部クロックに同期して、コマンド信号の保持、デコード及びカウントなどを行う回路である。コマンドデコーダ２１の出力信号は、各種内部コマンドＩＣＭＤとして、インターフェイスチップＩＦ内の各回路に供給される他、電流パスＰ１を介してコアチップＣＣ０〜ＣＣ３にも共通に供給される。
【００４４】
アドレス端子１２は、アドレスＡＤＤ（Ｘ０〜Ｘ１５）及びバンクアドレスＢＡ＜２：０＞が供給される端子である。アドレスＡＤＤは、アクトコマンドと同期して入力された場合にはロウアドレスＲＡを示し、カラムコマンド（リードコマンド又はライトコマンド）と同期して入力された場合にはカラムアドレスＣＡを示す。上述したスライスアドレスＳＡ＜１：０＞は、ロウアドレスＲＡの上位２ビットＸ１４，Ｘ１５によって示される。供給されたアドレスＡＤＤ及びバンクアドレスＢＡは、インターフェイスチップＩＦに設けられたアドレスバッファ２２に供給される。アドレスバッファ２２の出力は、制御回路２３に供給される他、電流パスＰ１を介してコアチップＣＣ０〜ＣＣ３にも共通に供給される。また、半導体装置１０がモードレジスタセットにエントリーしている場合、アドレスバッファ２２の出力は、インターフェイスチップＩＦに設けられたモードレジスタ２８に供給される。こうしてモードレジスタ２８に設定される情報には、ＣＡＳライトレイテンシＣＷＬや、いわゆるＰｏｓｔｅｄ−ＣＡＳを実現するために用いられるアディティブレイテンシＡＬが含まれる。
【００４５】
データ入出力端子１３は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。データ入出力端子１３は、入出力バッファ２９及びリードライトバスＤＲＷＢＳＴ（第１のリードライトバス）を介して、インターフェイスチップＩＦに設けられた中間バッファ２６，２７に接続される。そして、中間バッファ２６は冗長バンクＲＢ０〜ＲＢ３に接続され、中間バッファ２７は各コアチップＣＣ０〜ＣＣ３のメモリバンクＢ０〜Ｂ７に接続される。
【００４６】
図８は、中間バッファ２６，２７と冗長バンクＲＢ０〜ＲＢ３を含む各メモリバンクとの接続関係を示す図である。同図に示すように、中間バッファ２６は冗長バンクＲＢ０〜ＲＢ３ごとに設けられ、それぞれリードライトバスＲＤＲＷＢＳＩＴ［ｉ］（ｉは０〜３の整数）（第３のリードライトバス）を介して、対応する冗長バンクＲＢｉに接続される。なお、符号の後ろに［ｉ］が付された構成は、ｉ番目の冗長バンクＲＢｉに対応する構成である。一方、中間バッファ２７は４個設けられ、それぞれリードライトバスＤＲＷＢＳＩＴ０，ＤＲＷＢＳＩＴ２，ＤＲＷＢＳＩＴ４，ＤＲＷＢＳＩＴ６（第２のリードライトバス）に接続される。リードライトバスＤＲＷＢＳＩＴ０は、図６及び図７に示した電流パスＰ１を介して、各コアチップのメモリバンクＢ０，Ｂ１に共通に接続される。同様に、リードライトバスＤＲＷＢＳＩＴ２はメモリバンクＢ２，Ｂ３に、リードライトバスＤＲＷＢＳＩＴ４はメモリバンクＢ４，Ｂ５に、リードライトバスＤＲＷＢＳＩＴ６はメモリバンクＢ６，Ｂ７に、それぞれ接続される。
【００４７】
図９は、リードライトバスＤＲＷＢＳＩＴ０に接続される中間バッファ２７の構成を示す図である。図示していないが、他の中間バッファ２６，２７も同様の構成を有している。同図に示すように、中間バッファ２７は、出力バッファＯＢ及び入力バッファＩＢを有している。出力バッファＯＢは、同図に示した構成から理解されるように、後述する制御回路２４から供給される制御信号ＤＲＡＯＣＴ＜０＞が活性化している場合（ハイレベルとなっている場合）に、リードライトバスＤＲＷＢＳＩＴ０上のデータをバッファリングしてリードライトバスＤＲＷＢＳＴに出力する一方、制御信号ＤＲＡＯＣＴ＜０＞が非活性状態にある場合（ローレベルとなっている場合）に、リードライトバスＤＲＷＢＳＴに接続される端部をハイインピーダンスとする回路である。また、入力バッファＩＢは、制御回路２４から供給される制御信号ＤＷＣＬＫＣＴ＜０＞が活性化している場合（ハイレベルとなっている場合）に、リードライトバスＤＲＷＢＳＴ上のデータをバッファリングしてリードライトバスＤＲＷＢＳＩＴ０に出力する一方、制御信号ＤＷＣＬＫＣＴ＜０＞が非活性状態にある場合（ローレベルとなっている場合）に、リードライトバスＤＲＷＢＳＩＴ０に接続される端部をハイインピーダンスとする回路である。
【００４８】
図６及び図７に戻る。これらの図に示すように、リードライトバスＲＤＲＷＢＳＩＴ［ｉ］は、リードライトアンプ２５を介して対応する冗長バンクＲＢｉに接続される。また、リードライトバスＤＲＷＢＳＩＴｊ（ｊは０，２，４，６のいずれか）は、リードライトアンプ４１を介して対応するメモリバンクに接続される。図示していないが、中間バッファ２６とリードライトバスＲＤＲＷＢＳＩＴ［ｉ］との間、及び、中間バッファ２７とリードライトバスＤＲＷＢＳＩＴｊとの間には、ＦＩＦＯ回路及びマルチプレクサを含むデータラッチ回路も接続される。データラッチ回路は、コアチップＣＣ０〜ＣＣ３から供給されるパラレルなリードデータをシリアル変換するとともに、中間バッファ２６，２７から供給されるシリアルなライトデータをパラレル変換する役割を果たす。
【００４９】
図７に示すように、各コアチップＣＣ０〜ＣＣ３のメモリバンクＢ０〜Ｂ７はそれぞれ、メモリセルアレイ５０、ロウデコーダ（ＸＤＥＣ）５１、センスアンプ（ＳＡ）５２、カラムデコーダ（ＹＤＥＣ）５３を有して構成される。ここで、メモリバンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、各メモリバンクは、互いに非排他制御で独立に動作し得る。半導体装置１０の外部からは、各メモリバンクに独立にアクセスできる。例えば、メモリバンクＢ１のメモリセルアレイ５０とメモリバンクＢ２のメモリセルアレイ５０とは、異なるコマンドにより、それぞれ対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係を有している。また、メモリバンクＢ１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、さらにメモリバンクＢ２をアクティブに制御することができる。
【００５０】
メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置される（図７においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの活性化はロウデコーダ５１によって行われる。ロウデコーダ５１は、制御回路４０から供給されるロウアドレスＲＡに従って、ワード線ＷＬの選択を行う。また、ビット線ＢＬはセンスアンプ５２を介して、リードライトアンプ４１に接続される。センスアンプ５２の選択はカラムデコーダ５３によって行われる。カラムデコーダ５３は、制御回路４０から供給されるカラムアドレスＣＡに従って、センスアンプ５２の選択を行う。
【００５１】
制御回路４０は、インターフェイスチップから供給される内部コマンドＩＣＭＤ、アドレスＡＤＤ、及びバンクアドレスＢＡなどに応じて、対応するコアチップ内の各種回路を制御する回路（第３の制御回路）である。制御回路４０についての詳細は後述する。
【００５２】
冗長バンクＲＢ０〜ＲＢ３も、図６に示すように、メモリバンクＢ０〜Ｂ７と同様の構成を有している。すなわち、冗長バンクＲＢ０〜ＲＢ３はそれぞれ、メモリセルアレイ３０、ロウデコーダ（ＸＤＥＣ）３１、センスアンプ（ＳＡ）３２、カラムデコーダ（ＹＤＥＣ）３３を有して構成される。冗長バンクＲＢ０〜ＲＢ３は、メモリバンクＢ０〜Ｂ７と同様に、互いに非排他制御で独立に動作し得る。
【００５３】
メモリセルアレイ３０内においては、メモリセルアレイ５０と同様に、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図６においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの活性化はロウデコーダ３１によって行われる。ロウデコーダ３１は、制御回路２３から供給されるロウアドレスＲＡに従って、ワード線ＷＬの選択を行う。また、ビット線ＢＬはセンスアンプ３２を介して、リードライトアンプ２５に接続される。センスアンプ３２の選択はカラムデコーダ３３によって行われる。カラムデコーダ３３は、制御回路２３から供給されるカラムアドレスＣＡに従って、センスアンプ３２の選択を行う。
【００５４】
制御回路２３は、コマンドデコーダ２１から供給される内部コマンドＩＣＭＤ、並びに、アドレスバッファ２２から供給されるアドレスＡＤＤ及びバンクアドレスＢＡなどに応じて、対応するインターフェイスチップＩＦ内の各種回路を制御する回路（第１の制御回路）である。制御回路２３についての詳細も後述する。
【００５５】
インターフェイスチップＩＦは、図６に示すように、冗長バンクＲＢ０〜ＲＢ３ごとに、記憶回路３４（アドレス情報記憶回路）、バンク置換判定回路３５、バンクアクティブ状態制御回路３６、及びカラムアドレスラッチ回路３７を有している。また、コアチップＣＣ０〜ＣＣ３はそれぞれ、図７に示すように、スライスアドレス記憶回路４２、アクト用スライスアドレス判定回路４３、コマンドラッチ回路４４、及びカラム用スライスアドレス判定回路４５を有している。冗長バンクＲＢ０〜ＲＢ３による救済は、これらの回路の動作によって実現される。そこで以下では、これらの回路について詳しく説明する。
【００５６】
初めに、図６を参照しながら、インターフェイスチップＩＦ内の各回路について説明する。記憶回路３４は、コアチップ及びメモリバンクを特定するアドレス情報（スライスアドレスＳＡとバンクアドレスＢＡの組み合わせ。第１のアドレス情報。欠陥アドレス情報）と、リダンイネーブル信号ＲＥＮ０〜ＲＥＮ３とを記憶する回路である。記憶回路３４は物理的にはアンチヒューズ素子によって構成することが好適である。アドレス情報は、対応する冗長バンクによる救済の対象となる不良メモリバンクを示すものであり、半導体装置１０を組み立てた後の試験工程の終了後に、外部のテスタから書き込まれる。記憶回路３４に記憶されるアドレス情報は、不良スライスアドレスＲＥＳＡ及び不良バンクアドレスＲＥＢＡとして、同じ冗長バンクに対応するバンク置換判定回路３５に供給される他、電流パスＰ１を介して、各コアチップＣＣ０〜ＣＣ３にも供給される。
【００５７】
リダンイネーブル信号ＲＥＮ０〜ＲＥＮ３は、それぞれコアチップＣＣ０〜ＣＣ３に対応する信号である。例えば、不良スライスアドレスＲＥＳＡがコアチップＣＣ０を示す場合、リダンイネーブル信号ＲＥＮ０が活性状態（ハイレベル）となり、リダンイネーブル信号ＲＥＮ１〜ＲＥＮ３は非活性状態（ローレベル）となる。リダンイネーブル信号ＲＥＮ０〜ＲＥＮ３はそれぞれ、電流パスＰ２を介して、対応するコアチップＣＣ０〜ＣＣ３に供給される。また、バンク置換判定回路３５には、リダンイネーブル信号ＲＥＮ０〜ＲＥＮ３の論理和信号ＲＥＮが供給される。
【００５８】
バンク置換判定回路３５は、外部から入力されたスライスアドレスＳＡ及びバンクアドレスＢＡ（第２のアドレス情報）と、上述した不良スライスアドレスＲＥＳＡ及び不良バンクアドレスＲＥＢＡ（第１のアドレス情報）とを比較し、比較の結果を示す比較結果信号ＲＢＥＮを出力する回路である。比較結果信号ＲＢＥＮは、同じ冗長バンクに対応するバンクアクティブ状態制御回路３６及びカラムアドレスラッチ回路３７の他、制御回路２３にも供給される。
【００５９】
図１０は、冗長バンクＲＢ０に対応するバンク置換判定回路３５［０］の内部回路を示す図である。図示していないが、他の冗長バンクに対応するバンク置換判定回路３５も同様の内部構成を有している。同図に示すように、バンク置換判定回路３５［０］は、バンクアドレスを比較するバンクアドレス比較回路１０１と、スライスアドレスを比較するスライスアドレス比較回路１０２とを有する。
【００６０】
図１１（ａ）（ｂ）はそれぞれ、バンクアドレス比較回路１０１及びスライスアドレス比較回路１０２の内部回路を示す図である。図１１（ａ）に示すように、バンクアドレス比較回路１０１は３つの比較回路Ｃを有しており、これらの比較回路Ｃにより、外部から入力されたバンクアドレスＢＡ＜２：０＞と、不良バンクアドレスＲＥＢＡ［０］＜２：０＞とをビットごとに比較するよう構成される。バンクアドレス比較回路１０１の出力信号ＨＩＴは、３つの比較回路Ｃの出力の論理積となる。同様に、スライスアドレス比較回路１０２は２つの比較回路Ｃを有しており、これらの比較回路Ｃにより、外部から入力されたスライスアドレスＸ１４，Ｘ１５と、不良スライスアドレスＲＥＳＡ［０］＜１：０＞とをビットごとに比較するよう構成される。スライスアドレス比較回路１０２の出力信号ＨＩＴは、２つの比較回路Ｃの出力の論理積となる。
【００６１】
図１１（ｃ）は、比較回路Ｃの内部回路を示す図である。同図に示す構成から理解されるように、比較回路Ｃの出力信号ＯＵＴは、２つの入力信号ＩＮ１，ＩＮ２の否定排他的論理和となる。したがって、例えば外部から入力されたバンクアドレスＢＡ＜２＞と、不良バンクアドレスＲＥＢＡ［０］＜２＞とが入力される比較回路Ｃの出力信号ＯＵＴは、これらが一致する場合にハイレベルとなり、一致しない場合にローレベルとなる。これにより、バンクアドレス比較回路１０１の出力信号ＨＩＴは、外部から入力されたバンクアドレスＢＡ＜２：０＞と、不良バンクアドレスＲＥＢＡ［０］＜２：０＞とがすべてのビットにおいて一致する場合にハイレベルとなり、それ以外の場合にローレベルとなる。スライスアドレス比較回路１０２の出力信号ＨＩＴについても同様である。
【００６２】
図１０に戻る。バンク置換判定回路３５［０］には、リダンイネーブル信号ＲＥＮ［０］及びバンクアクティブ信号ＲＭＣＢＡＴ［０］も入力される。リダンイネーブル信号ＲＥＮ［０］については、上述したとおりである。バンクアクティブ信号ＲＭＣＢＡＴ［０］は、図６に示したバンクアクティブ状態制御回路３６の出力信号である。詳しくは後述するが、バンクアクティブ状態制御回路３６は、外部から入力されるアクトコマンドに応じて、バンク置換判定回路３５［０］が出力した比較結果信号ＲＢＥＮ［０］の保持を開始し、外部から入力されるプリチャージコマンドに応じてその保持を停止する機能を有している。したがって、バンクアクティブ信号ＲＭＣＢＡＴ［０］の論理レベルは、外部からアクトコマンドが入力された場合に、そのアクトコマンドに応じてバンク置換判定回路３５［０］が出力した比較結果信号ＲＢＥＮ［０］の論理レベルに等しくなる。そして、この論理レベルが、外部からプリチャージコマンドが入力されるまでの間、維持される。
【００６３】
図１０に示す回路構成から理解されるように、バンク置換判定回路３５［０］の出力信号である比較結果信号ＲＢＥＮ［０］は、バンクアドレス比較回路１０１の出力信号と、スライスアドレス比較回路１０２の出力信号及びバンクアクティブ信号ＲＭＣＢＡＴ［０］の論理和信号と、リダンイネーブル信号ＲＥＮ［０］との否定論理積信号となる。これにより、まずリダンイネーブル信号ＲＥＮ［０］がローレベルである場合には、比較結果信号ＲＢＥＮ［０］はハイレベルとなる。リダンイネーブル信号ＲＥＮ［０］がハイレベルである場合には、まず第一に、外部から入力されたバンクアドレスＢＡ＜２：０＞と、不良バンクアドレスＲＥＢＡ［０］＜２：０＞とが一致し、かつ外部から入力されたスライスアドレスＸ１４，Ｘ１５と、不良スライスアドレスＲＥＳＡ［ｉ］＜１：０＞とが一致する場合に、比較結果信号ＲＢＥＮ［０］はローレベルとなる。また、リダンイネーブル信号ＲＥＮ［０］がハイレベルである場合、外部から入力されたバンクアドレスＢＡ＜２：０＞と、不良バンクアドレスＲＥＢＡ［０］＜２：０＞とが一致し、かつバンクアクティブ信号ＲＭＣＢＡＴ［０］がハイレベルである場合にも、比較結果信号ＲＢＥＮ［０］はローレベルとなる。
【００６４】
ここで、比較結果信号ＲＢＥＮ［０］の生成にバンクアクティブ信号ＲＭＣＢＡＴ［０］を利用するのは、カラムアクセス時の比較結果信号ＲＢＥＮ［０］を好適に生成するためである。すなわち、スライスアドレスＸ１４，Ｘ１５はロウアドレスの一部であることから、カラムアクセス時には入力されない。したがって、カラムアクセス時には、スライスアドレス比較回路１０２を用いた比較動作を行うことはできない。半導体装置１０では、ロウアクセス時（アクトコマンド入力時）の比較結果信号ＲＢＥＮ［０］を、バンクアクティブ信号ＲＭＣＢＡＴ［０］としてバンクアクティブ状態制御回路３６に保持しておき、カラムアクセス時にはこのバンクアクティブ信号ＲＭＣＢＡＴ［０］をスライスアドレス比較回路１０２の出力信号の代わりに用いるようにしている。これにより、カラムアクセス時にも、正しい比較結果信号ＲＢＥＮ［０］が得られるようになっている。
【００６５】
図１２（ａ）は、バンクアクティブ状態制御回路３６［０］の内部回路を示す図である。図示していないが、他の冗長バンクに対応するバンクアクティブ状態制御回路３６も同様の内部構成を有している。同図に示すように、バンクアクティブ状態制御回路３６［０］は、ラッチ回路１０５〜１０７を有している。なお、同図に示す内部アクトコマンドＭＤＢＡＴは、外部からアクトコマンドが投入されたことに応じて、コマンドデコーダ２１が生成する内部コマンドである。また、同図に示す内部プリチャージコマンドＭＤＤＡＴは、外部からプリチャージコマンドが投入されたことに応じて、コマンドデコーダ２１が生成する内部コマンドである。
【００６６】
図１２（ａ）に示すように、ラッチ回路１０５は、内部アクトコマンドＭＤＢＡＴのライジングエッジで、比較結果信号ＲＢＥＮ［０］をラッチするよう構成される。一方、ラッチ回路１０６は、内部プリチャージコマンドＭＤＤＡＴのライジングエッジで、比較結果信号ＲＢＥＮ［０］をラッチするよう構成される。ラッチ回路１０７は否定論理積回路を用いたＲＳラッチであり、セット端子には内部アクトコマンドＭＤＢＡＴとラッチ回路１０５の出力信号との否定論理積信号が、リセット端子には内部プリチャージコマンドＭＤＤＡＴとラッチ回路１０６の出力信号との否定論理積信号が、それぞれ入力される。ラッチ回路１０７の出力信号はバンクアクティブ信号ＲＭＣＢＡＴ［０］となる。以上の構成により、バンクアクティブ信号ＲＭＣＢＡＴ［０］は、内部アクトコマンドＭＤＢＡＴのライジングエッジで比較結果信号ＲＢＥＮ［０］が活性化されている場合に活性化し、内部プリチャージコマンドＭＤＤＡＴのライジングエッジで非活性に戻る信号となる。
【００６７】
図６に戻る。制御回路２３は、外部から入力されたアクトコマンドに対応して比較結果信号ＲＢＥＮが活性化されると、活性化した比較結果信号ＲＢＥＮに対応する冗長バンクに対し、アドレスバッファ２２から出力されるロウアドレスＲＡを供給する。これにより、その冗長バンクにおいて、ロウアドレスＲＡに対応するワード線ＷＬが活性化される。また、制御回路２３は、外部から入力されたカラムコマンド（リードコマンド又はライトコマンド）に対応して比較結果信号ＲＢＥＮが活性化されると、活性化した比較結果信号ＲＢＥＮに対応する冗長バンクに対し、アドレスバッファ２２から出力されるカラムアドレスＣＡを供給する。これにより、その冗長バンクにおいて、カラムアドレスＣＡに対応するセンスアンプ３２が活性化され、このセンスアンプ３２が、リードライトアンプ２５を介して、対応するリードライトバスＲＤＲＷＢＳＩＴに接続される。
【００６８】
カラムアドレスラッチ回路３７は、対応する冗長バンクに対するカラムアクセスがあった場合に比較結果信号ＲＢＥＮの保持を開始し、他のメモリバンク（対応する冗長バンク以外の冗長バンクを含む）に対するカラムアクセスがあった場合に比較結果信号ＲＢＥＮの保持を停止するラッチ回路である。カラムアドレスラッチ回路３７は、コマンドデコーダ２１から、内部カラムコマンドＰＭＤＲＤＹＳＴ、内部カラムコマンドＰＭＤＣＡＹＳＴ、制御コマンドＣＣＣＭＤＴ、及び制御コマンドＣＣＹＳＴの供給を受け、これらのコマンドに応じて、比較結果信号ＲＢＥＮの保持を行う。カラムアドレスラッチ回路３７が保持している比較結果信号ＲＢＥＮは、リダンバンクイネーブル信号ＲＣＢＡＴとして制御回路２４に供給される。
【００６９】
図１２（ｂ）は、カラムアドレスラッチ回路３７［０］の内部回路を示す図である。図示していないが、他の冗長バンクに対応するカラムアドレスラッチ回路３７も同様の内部構成を有している。同図に示すように、カラムアドレスラッチ回路３７［０］は、ＡＬ（アディティブレイテンシ）ラッチ回路１１０、クロックドインバータ１１１，１１２、及びラッチ回路１１３を有している。
【００７０】
ＡＬラッチ回路１１０は、制御コマンドＣＣＣＭＤＴのライジングエッジで比較結果信号ＲＢＥＮ［０］の保持を開始し、制御コマンドＣＣＹＳＴのライジングエッジで、保持している信号の出力を開始する回路である。ＡＬラッチ回路１１０の出力信号は、ラッチ出力信号ＲＢＡＬ［０］として、クロックドインバータ１１２の入力端子に供給される。
【００７１】
クロックドインバータ１１１，１１２はそれぞれ、クロック入力端子に供給される信号が活性化している場合にインバータとして機能し、クロック入力端子に供給される信号が非活性である場合に出力端子をハイインピーダンスとする回路である。クロックドインバータ１１１に関しては、クロック入力端子に内部カラムコマンドＰＭＤＲＤＹＳＴが、入力端子に比較結果信号ＲＢＥＮ［０］が、それぞれ供給される。したがって、クロックドインバータ１１１は、内部カラムコマンドＰＭＤＲＤＹＳＴが活性化している場合に比較結果信号ＲＢＥＮ［０］の反転信号を出力し、内部カラムコマンドＰＭＤＲＤＹＳＴが非活性である場合に出力端子をハイインピーダンスに制御する。また、クロックドインバータ１１２に関しては、クロック入力端子に内部カラムコマンドＰＭＤＣＡＹＳＴが、入力端子にはラッチ出力信号ＲＢＡＬ［０］が、それぞれ供給される。したがって、クロックドインバータ１１２は、内部カラムコマンドＰＭＤＣＡＹＳＴが活性化している場合にラッチ出力信号ＲＢＡＬ［０］の反転信号を出力し、内部カラムコマンドＰＭＤＣＡＹＳＴが非活性である場合に出力端子をハイインピーダンスに制御する。
【００７２】
ここで、内部カラムコマンドＰＭＤＲＤＹＳＴ，ＰＭＤＣＡＹＳＴは、ともにカラムアクセス時にコマンドデコーダ２１が活性化する信号である。リード時には、モードレジスタ２８に設定されるアディティブレイテンシＡＬの値に応じて、内部カラムコマンドＰＭＤＲＤＹＳＴ，ＰＭＤＣＡＹＳＴのいずれか一方が活性化される。具体的には、アディティブレイテンシＡＬが０である場合には、内部カラムコマンドＰＭＤＲＤＹＳＴが活性化される。一方、アディティブレイテンシＡＬが０より大きい場合には、内部カラムコマンドＰＭＤＣＡＹＳＴが活性化される。一方、ライト時には、アディティブレイテンシＡＬの値によらず、内部カラムコマンドＰＭＤＣＡＹＳＴが活性化される。内部カラムコマンドＰＭＤＲＤＹＳＴ，ＰＭＤＣＡＹＳＴがそれぞれこのように活性化される信号であることから、これらが同時に活性化することはない。したがって、クロックドインバータ１１１，１１２の両方から同時に信号が出力されることはなく、いずれか一方の出力端子は必ずハイインピーダンスとなる。ラッチ回路１１３は、クロックドインバータ１１１，１１２のうち、出力端子がハイインピーダンスに制御されていない一方から出力される信号をラッチする回路である。ラッチ回路１１３がラッチしている信号の反転信号は、カラムアドレスラッチ回路３７の出力信号であるリダンバンクイネーブル信号ＲＣＢＡＴ［ｉ］となる。
【００７３】
図１３及び図１４は、カラムアドレスラッチ回路３７［０］に関連する各信号のリード時の波形図である。これらの図には、初めに冗長バンクＲＢ０に対するリードが行われ、次いで冗長バンクＲＢ０以外のメモリバンク（冗長バンクＲＢ１〜ＲＢ３を含む）に対するリードが行われる場合を示している。以下では、図１２（ｂ）に加えてこれらの図も参照しながら、カラムアドレスラッチ回路３７［０］の動作について詳しく説明する。
【００７４】
まず、図１３は、モードレジスタ２８に設定されるアディティブレイテンシＡＬが０である場合を示している。時刻ｔ１で外部からリードコマンドＲＤが投入されると、このリードが冗長バンクＲＢ０に対するリードであることから、まず、図６に示したバンク置換判定回路３５によって比較結果信号ＲＢＥＮ［０］が活性化される。次いで、コマンドデコーダ２１によって内部カラムコマンドＰＭＤＲＤＹＳＴが活性化される。これに応じて、クロックドインバータ１１１による比較結果信号ＲＢＥＮ［０］の反転信号の出力が開始され、図１３に示すように、リダンバンクイネーブル信号ＲＣＢＡＴ［０］が活性化する。
【００７５】
ここで、各回路の動作タイミングは、内部カラムコマンドＰＭＤＲＤＹＳＴが活性化している間、クロックドインバータ１１１に入力される比較結果信号ＲＢＥＮ［ｉ］の活性状態が維持されるよう予め設定される。したがって、内部カラムコマンドＰＭＤＲＤＹＳＴが非活性に戻り、それによってクロックドインバータ１１１の出力端子がハイインピーダンス状態に戻った後には、ラッチ回路１１３により、リダンバンクイネーブル信号ＲＣＢＡＴ［ｉ］の活性状態が維持される。
【００７６】
次に、時刻ｔ２で外部からリードコマンドＲＤが投入された場合、このリードが冗長バンクＲＢ０以外のメモリバンクに対するリードであることから、比較結果信号ＲＢＥＮ［０］は活性化しない。一方、内部カラムコマンドＰＭＤＲＤＹＳＴは上記同様活性化するので、クロックドインバータ１１１は、活性化していない比較結果信号ＲＢＥＮ［０］の反転信号（ハイレベル）を出力することになる。したがって、図１３に示すように、リダンバンクイネーブル信号ＲＣＢＡＴ［０］が非活性状態に戻り、内部カラムコマンドＰＭＤＲＤＹＳＴが非活性に戻った後にも、この状態がラッチ回路１１３により維持される。
【００７７】
このように、アディティブレイテンシＡＬが０である場合のリードでは、冗長バンクＲＢｉに対するリード要求があったことに応じて、直ちに、対応するリダンバンクイネーブル信号ＲＣＢＡＴが活性化する。こうして活性化したリダンバンクイネーブル信号ＲＣＢＡＴは、制御回路２４により、リードデータの出力タイミングに合わせて中間バッファ２６を活性化するために用いられる。制御回路２４の動作については、後ほど詳しく説明する。
【００７８】
次に、図１４は、モードレジスタ２８に設定されるアディティブレイテンシＡＬが０より大きい場合を示している。時刻ｔ１１で外部からリードコマンドＲＤが投入された場合に比較結果信号ＲＢＥＮ［０］が活性化されるのは、図１３の場合と同様である。一方、この場合には、内部カラムコマンドＰＭＤＲＤＹＳＴは活性化されず、その代わりに、制御コマンドＣＣＣＭＤＴ、制御コマンドＣＣＹＳＴ、及び内部カラムコマンドＰＭＤＣＡＹＳＴが、コマンドデコーダ２１によって順次活性化される。このうち内部カラムコマンドＰＭＤＣＡＹＳＴは、図１３に示した内部カラムコマンドＰＭＤＲＤＹＳＴの活性化タイミングに比べ、アディティブレイテンシＡＬ分だけ遅れて活性化される信号である（時刻ｔ１２）。制御コマンドＣＣＣＭＤＴは、図１３に示した内部カラムコマンドＰＭＤＲＤＹＳＴの活性化タイミングと同じタイミングで活性化され、制御コマンドＣＣＹＳＴは、内部カラムコマンドＰＭＤＣＡＹＳＴが活性化するタイミングの１クロックサイクル前のタイミングで活性化される。
【００７９】
上述したように、ＡＬラッチ回路１１０は、制御コマンドＣＣＣＭＤＴのライジングエッジで比較結果信号ＲＢＥＮ［０］の保持を開始し、制御コマンドＣＣＹＳＴのライジングエッジで、ラッチ出力信号ＲＢＡＬ［０］の出力を開始する。したがって、内部カラムコマンドＰＭＤＣＡＹＳＴの活性化に応じてクロックドインバータ１１２によるラッチ出力信号ＲＢＡＬ［０］の反転信号の出力が開始されると、図１４に示すように、リダンバンクイネーブル信号ＲＣＢＡＴ［０］が活性化する。これにより、リダンバンクイネーブル信号ＲＣＢＡＴ［０］の活性化タイミングは、図１３の例に比べてアディティブレイテンシＡＬ分だけ遅れることとなる。
【００８０】
次に、時刻ｔ１３で外部からリードコマンドＲＤが投入された場合、このリードが冗長バンクＲＢ０以外のメモリバンクに対するリードであることから、比較結果信号ＲＢＥＮ［０］は活性化しない。一方、制御コマンドＣＣＣＭＤＴ、制御コマンドＣＣＹＳＴ、及び内部カラムコマンドＰＭＤＣＡＹＳＴは上記同様活性化するので、クロックドインバータ１１２は、活性化していないラッチ出力信号ＲＢＡＬ［０］の反転信号（ハイレベル）を出力することになる。したがって、図１４に示すように、リダンバンクイネーブル信号ＲＣＢＡＴ［０］が非活性状態に戻り、内部カラムコマンドＰＭＤＣＡＹＳＴが非活性に戻った後にも、この状態がラッチ回路１１３により維持される。
【００８１】
このように、アディティブレイテンシＡＬが０より大きい場合のリードでは、冗長バンクＲＢｉに対するリード要求があったタイミングからアディティブレイテンシＡＬ分だけ遅れて、対応するリダンバンクイネーブル信号ＲＣＢＡＴ［ｉ］が活性化する。したがって、アディティブレイテンシＡＬを用いたＰｏｓｔｅｄ−ＣＡＳが実現される。
【００８２】
なお、図１４に示したのはリードの場合であるが、ライトの場合も基本的には同様である。ただし、ライトの場合、コマンドデコーダ２１は、図１３に示した内部カラムコマンドＰＭＤＲＤＹＳＴの活性化タイミングに比べ、アディティブレイテンシＡＬとＣＡＳライトレイテンシＣＷＬを足した分だけ遅れて、内部カラムコマンドＰＭＤＣＡＹＳＴを活性化する。ＣＡＳライトレイテンシＣＷＬも、アディティブレイテンシＡＬと同様、モードレジスタ２８に記憶される。これにより、ライトの場合、リダンバンクイネーブル信号ＲＣＢＡＴ［０］の活性化タイミングは、図１３の例に比べてアディティブレイテンシＡＬ＋ＣＡＳライトレイテンシＣＷＬ分だけ遅れたものとなる。
【００８３】
図６に戻る。制御回路２４は、それぞれ冗長バンクＲＢ０〜ＲＢ３に対応するリダンバンクイネーブル信号ＲＣＢＡＴ［０］〜ＲＣＢＡＴ［３］の状態に応じて、中間バッファ２６，２７の一方を接続状態に制御し、他方を切断状態に制御する回路（第２の制御回路）である。これにより、コアチップＣＣ０〜ＣＣ３内のメモリバンクＢ０〜Ｂ７がアクセス対象となっている場合には、中間バッファ２７が接続状態になり、リードライトバスＤＲＷＢＳＩＴｊがリードライトバスＤＲＷＢＳＴに接続される。一方、冗長バンクＲＢｉがアクセス対象となっている場合には、中間バッファ２６が接続状態になり、リードライトバスＲＤＲＷＢＳＩＴ［ｉ］がリードライトバスＤＲＷＢＳＴに接続される。
【００８４】
図８には、制御回路２４と各中間バッファ２６，２７との関係も示している。同図に示すように、制御回路２４はリード制御回路２４Ｒとライト制御回路２４Ｗとを有している。リード制御回路２４Ｒは、リード時に、中間バッファ２６，２７の接続状態を制御する回路であり、ライト制御回路２４Ｗは、ライト時に、中間バッファ２６，２７の接続状態を制御する回路である。以下、それぞれについて詳しく説明する。
【００８５】
図１５は、リード制御回路２４Ｒの内部回路を示す図である。同図及び図６に示すように、リード制御回路２４Ｒには、制御回路２３から、制御信号ＤＲＡＯＴと２ビットのアドレス信号ＣＢＡＴ＜２：１＞とが入力される。制御信号ＤＲＡＯＴは、リードライトバスＤＲＷＢＳＴから外部にリードデータを出力するタイミングに合わせて、制御回路２３によって活性化される信号である。一方、アドレス信号ＣＢＡＴ＜２：１＞は、３ビットのバンクアドレスＢＡ＜２：０＞の上位２ビットである。ここでバンクアドレスＢＡ＜２：０＞の上位２ビットのみを利用しているのは、図８にも示したように、半導体装置１０では、２つのメモリバンクで１本のリードライトバスＤＲＷＢＳＩＴｊを共有していることに対応している。リード制御回路２４Ｒには、リダンバンクイネーブル信号ＲＣＢＡＴ［３：０］も入力される。
【００８６】
図１５に示すように、リード制御回路２４Ｒの出力信号は、出力信号ＤＲＡＯＣＴ＜ｊ＞（ｊ＝０，２，４，６）と、出力信号ＲＤＲＡＯＣＴ［ｉ］（ｉは０〜３の整数）の８つである。図８に示したように、出力信号ＤＲＡＯＣＴ＜ｊ＞はリードライトバスＤＲＷＢＳＩＴｊに対応する中間バッファ２７に供給され、出力信号ＲＤＲＡＯＣＴ［ｉ］はリードライトバスＲＤＲＷＢＳＩＴ［ｉ］に対応する中間バッファ２６に供給される。
【００８７】
リード制御回路２４Ｒは、図１５に示すように、出力信号ごとのラッチ回路１２０−１〜１２０−８を有している。ラッチ回路１２０−１〜１２０−８それぞれのクロック入力端子には、制御信号ＤＲＡＯＴが入力される。同図に示す構成から理解されるように、ラッチ回路１２０−１の入力端子には、アドレス信号ＣＢＡＴ＜１＞の反転信号と、アドレス信号ＣＢＡＴ＜２＞の反転信号と、リダンバンクイネーブル信号ＲＣＢＡＴ［３：０］の否定論理和信号との論理積信号が入力される。これにより、ラッチ回路１２０−１の出力信号ＤＲＡＯＣＴ＜０＞は、バンクアドレスＢＡがメモリバンクＢ０，Ｂ１のいずれかを示し、かつ冗長バンクＲＢｉへの代替アクセスが行われない場合に、制御信号ＤＲＡＯＴによって示されるタイミングで活性化される。その結果、メモリバンクＢ０，Ｂ１に接続されるリードライトバスＤＲＷＢＳＩＴ０がリードライトバスＤＲＷＢＳＴに接続され、メモリバンクＢ０，Ｂ１からのリードを適切に行うことが可能になる。
【００８８】
また、ラッチ回路１２０−２の入力端子には、アドレス信号ＣＢＡＴ＜１＞と、アドレス信号ＣＢＡＴ＜２＞の反転信号と、リダンバンクイネーブル信号ＲＣＢＡＴ［３：０］の否定論理和信号との論理積信号が入力される。これにより、ラッチ回路１２０−２の出力信号ＤＲＡＯＣＴ＜２＞は、バンクアドレスＢＡがメモリバンクＢ２，Ｂ３のいずれかを示し、かつ冗長バンクＲＢｉへの代替アクセスが行われない場合に、制御信号ＤＲＡＯＴによって示されるタイミングで活性化される。その結果、メモリバンクＢ２，Ｂ３に接続されるリードライトバスＤＲＷＢＳＩＴ２がリードライトバスＤＲＷＢＳＴに接続され、メモリバンクＢ２，Ｂ３からのリードを適切に行うことが可能になる。
【００８９】
ラッチ回路１２０−３の入力端子には、アドレス信号ＣＢＡＴ＜１＞の反転信号と、アドレス信号ＣＢＡＴ＜２＞と、リダンバンクイネーブル信号ＲＣＢＡＴ［３：０］の否定論理和信号との論理積信号が入力される。これにより、ラッチ回路１２０−３の出力信号ＤＲＡＯＣＴ＜４＞は、バンクアドレスＢＡがメモリバンクＢ４，Ｂ５のいずれかを示し、かつ冗長バンクＲＢｉへの代替アクセスが行われない場合に、制御信号ＤＲＡＯＴによって示されるタイミングで活性化される。その結果、メモリバンクＢ４，Ｂ５に接続されるリードライトバスＤＲＷＢＳＩＴ４がリードライトバスＤＲＷＢＳＴに接続され、メモリバンクＢ４，Ｂ５からのリードを適切に行うことが可能になる。
【００９０】
ラッチ回路１２０−４の入力端子には、アドレス信号ＣＢＡＴ＜２＞と、アドレス信号ＣＢＡＴ＜２＞と、リダンバンクイネーブル信号ＲＣＢＡＴ［３：０］の否定論理和信号との論理積信号が入力される。これにより、ラッチ回路１２０−４の出力信号ＤＲＡＯＣＴ＜６＞は、バンクアドレスＢＡがメモリバンクＢ６，Ｂ７のいずれかを示し、かつ冗長バンクＲＢｉへの代替アクセスが行われない場合に、制御信号ＤＲＡＯＴによって示されるタイミングで活性化される。その結果、メモリバンクＢ６，Ｂ７に接続されるリードライトバスＤＲＷＢＳＩＴ６がリードライトバスＤＲＷＢＳＴに接続され、メモリバンクＢ６，Ｂ７からのリードを適切に行うことが可能になる。
【００９１】
一方、ラッチ回路１２０−５〜１２０−８の入力端子には、それぞれリダンバンクイネーブル信号ＲＣＢＡＴ［０］〜ＲＣＢＡＴ［３］が入力される。これにより、ラッチ回路１２０−５〜１２０−８それぞれの出力信号ＲＤＲＡＯＣＴ［０］〜ＲＤＲＡＯＣＴ［３］は、それぞれ冗長バンクＲＢ０〜ＲＢ３への代替アクセスが行われる場合に、制御信号ＤＲＡＯＴによって示されるタイミングで活性化される。その結果、アクセス対象の冗長バンクＲＢｉに接続されるリードライトバスＲＤＲＷＢＳＩＴ［ｉ］がリードライトバスＤＲＷＢＳＴに接続され、冗長バンクＲＢｉからのリードを適切に行うことが可能になる。
【００９２】
次に、図１６は、ライト制御回路２４Ｗの内部回路を示す図である。図１５と図１６を比較すると理解されるように、ライト制御回路２４Ｗの内部回路構成は、制御信号ＤＲＡＯＴに代えて制御信号ＤＷＣＬＫＴが入力される点、及び８つの出力信号が、出力信号ＤＷＣＬＫＣＴ＜ｊ＞（ｊ＝０，２，４，６）と、出力信号ＲＤＷＣＬＫＣＴ［ｉ］（ｉは０〜３の整数）となる点を除き、リード制御回路２４Ｒの内部回路構成と同一である。制御信号ＤＷＣＬＫＴは、外部からリードライトバスＤＲＷＢＳＴを通じて入力されるライトデータが中間バッファ２６，２７に到達するタイミングに合わせて、制御回路２３によって活性化される信号である。また、図８に示したように、出力信号ＤＷＣＬＫＣＴ＜ｊ＞はリードライトバスＤＲＷＢＳＩＴｊに対応する中間バッファ２７に供給され、出力信号ＲＤＷＣＬＫＣＴ［ｉ］はリードライトバスＲＤＲＷＢＳＩＴ［ｉ］に対応する中間バッファ２６に供給される。
【００９３】
重複するので詳しい説明は省略するが、ライト制御回路２４Ｗが以上の構成を有していることにより、冗長バンクＲＢｉへの代替アクセスが行われない場合、バンクアドレスＢＡによって示されるメモリバンクに対応するリードライトバスＤＲＷＢＳＩＴｊがリードライトバスＤＲＷＢＳＴに接続され、このメモリバンクへのライトを適切に行うことが可能になる。一方、冗長バンクＲＢｉへの代替アクセスが行われる場合、冗長バンクＲＢｉに対応するリードライトバスＲＤＲＷＢＳＩＴ［ｉ］がリードライトバスＤＲＷＢＳＴに接続され、冗長バンクＲＢｉへのライトを適切に行うことが可能になる。
【００９４】
次に、図７を参照しながら、コアチップＣＣ０内の各回路について説明する。スライスアドレス記憶回路４２は、当該コアチップＣＣ０を特定するスライスアドレスＳＡを記憶する回路である。スライスアドレス記憶回路４２へのスライスアドレスＳＡの書き込みは、上述したように、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を含む電流パスを通じて行われる。スライスアドレス記憶回路４２に記憶されるスライスアドレスＳＡは、アクト用スライスアドレス判定回路４３に供給される。
【００９５】
アクト用スライスアドレス判定回路４３は、まず第一の機能として、インターフェイスチップＩＦからスライスアドレスＳＡの供給を受け、これとスライスアドレス記憶回路４２に記憶されるスライスアドレスＳＡとを比較する回路である。比較の結果は、ロウヒット信号ＲＯＷＨＩＴとして、制御回路４０及びコマンドラッチ回路４４に供給される。
【００９６】
図１７は、アクト用スライスアドレス判定回路４３の内部回路を示す図である。同図に示すように、アクト用スライスアドレス判定回路４３は、比較回路１３０，１３１と、バンク置換判定回路１３２［３：０］とを有している。これらのうち、上述した第一の機能に相当する部分は、比較回路１３０，１３１である。比較回路１３０は、スライスアドレス記憶回路４２に記憶されるスライスアドレスＳＡの上位ビットＳＡ＜１＞と、インターフェイスチップＩＦから供給されるスライスアドレスＳＡの上位ビットＸ１５とを比較する回路である。また、比較回路１３１は、スライスアドレス記憶回路４２に記憶されるスライスアドレスＳＡの下位ビットＳＡ＜０＞と、インターフェイスチップＩＦから供給されるスライスアドレスＳＡの下位ビットＸ１４とを比較する回路である。比較回路１３０，１３１の詳しい内部構成は、図１１（ｃ）に示した比較回路Ｃのものと同一である。
【００９７】
図１７に示す構成から理解されるように、バンク置換判定回路１３２［３：０］の出力がいずれもハイレベルである場合、ロウヒット信号ＲＯＷＨＩＴは、比較回路１３０，１３１の比較結果のみを反映した信号となる。具体的には、比較回路１３０，１３１の比較結果がいずれも一致を示している場合にハイレベルとなり、そうでない場合にローレベルとなる。つまり、ロウヒット信号ＲＯＷＨＩＴは、インターフェイスチップＩＦから供給されるスライスアドレスＳＡと、スライスアドレス記憶回路４２に記憶されるスライスアドレスＳＡとが一致する場合にハイレベルとなり、一致しない場合にローレベルとなる。
【００９８】
図７に示した制御回路４０は、ロウヒット信号ＲＯＷＨＩＴがハイレベルとなった場合に、インターフェイスチップＩＦから供給されるバンクアドレスＢＡによって示されるメモリバンクに対し、ロウアドレスＲＡを出力する。これにより、アクセス対象のメモリバンクにおいて、ロウアドレスＲＡに対応するワード線ＷＬが活性化される。
【００９９】
ここまで説明したアクト用スライスアドレス判定回路４３の第一の機能は、本発明によらない半導体装置にも備えられる通常の機能である。本発明では、冗長バンクＲＢｉに対する代替アクセスが行われる場合に、第一の機能の働きによってロウヒット信号ＲＯＷＨＩＴがハイレベルになることを阻害する。これにより、コアチップ内の不良メモリバンクへのアクセスが停止（中止）されるので、冗長バンクＲＢｉへの代替アクセスが可能になる。以下、詳しく説明する。
【０１００】
図１７に示すバンク置換判定回路１３２［３：０］は、それぞれ冗長バンクＲＢｉに対応して設けられている。バンク置換判定回路１３２［０］に着目して説明すると、バンク置換判定回路１３２［０］は、バンクアドレス比較回路１３３とスライスアドレス比較回路１３４とを有する。バンクアドレス比較回路１３３及びスライスアドレス比較回路１３４それぞれの内部回路構成は、それぞれ図１１（ａ）（ｂ）に示したバンクアドレス比較回路１０１及びスライスアドレス比較回路１０２それぞれの内部回路構成と同一である。
【０１０１】
バンクアドレス比較回路１３３には、冗長バンクＲＢ０に対応する記憶回路３４（図６）から不良バンクアドレスＲＥＢＡ［０］が供給されるとともに、アドレスバッファ２２（図６）からバンクアドレスＢＡが供給される。バンクアドレス比較回路１３３は、これらを比較し、その結果を出力する。一方、スライスアドレス比較回路１０２には、冗長バンクＲＢ０に対応する記憶回路３４（図６）から不良スライスアドレスＲＥＳＡ［０］が供給されるとともに、アドレスバッファ２２（図６）からスライスアドレスＳＡが供給される。スライスアドレス比較回路１０２は、これらを比較し、その結果を出力する。
【０１０２】
バンク置換判定回路１３２［０］には、冗長バンクＲＢ０に対応する記憶回路３４（図６）からリダンイネーブル信号ＲＥＮ０［０］も供給される。バンク置換判定回路１３２［０］の出力信号ＲＥＤＨＩＴＢ［０］は、バンクアドレス比較回路１３３の出力信号、スライスアドレス比較回路１３４の出力信号、及びリダンイネーブル信号ＲＥＮ０［０］の否定論理積信号となる。したがって、出力信号ＲＥＤＨＩＴＢ［０］は、冗長バンクＲＢ０が使用中状態（不良スライスアドレスＲＥＳＡ［０］及び不良バンクアドレスＲＥＢＡ［０］が有効）であり、かつ、不良スライスアドレスＲＥＳＡ［０］及び不良バンクアドレスＲＥＢＡ［０］の組み合わせによって特定されるメモリバンクがアクセス対象である場合にローレベルに活性化され、それ以外の場合に非活性状態（ハイレベル）となる。
【０１０３】
詳しい説明は省略するが、出力信号ＲＥＤＨＩＴＢ［１］〜ＲＥＤＨＩＴＢ［３］についても同様である。本実施の形態によるロウヒット信号ＲＯＷＨＩＴは、上述した第一の機能によって生成されるロウヒット信号ＲＯＷＨＩＴ０と、出力信号ＲＥＤＨＩＴＢ［０］〜ＲＥＤＨＩＴＢ［３］の論理積信号ＲＥＤＨＩＴとの論理積信号となる。したがって、ロウヒット信号ＲＯＷＨＩＴは、出力信号ＲＥＤＨＩＴＢ［０］〜ＲＥＤＨＩＴＢ［３］のいずれか少なくともひとつがローレベルとなった場合、すなわち冗長バンクＲＢｉに対する代替アクセスが行われる場合、常にローレベルに制御され、ハイレベルにはならないこととなる。これにより、制御回路４０からロウアドレスＲＡが出力されなくなるので、コアチップ内の不良メモリバンクへのアクセスも行われないことになる。
【０１０４】
図７に戻る。インターフェイスチップＩＦからコアチップＣＣ０〜ＣＣ３に供給される内部コマンドＩＣＭＤには、内部アクトコマンドＰＭＤＢＡＴ及び内部プリチャージコマンドＰＭＤＤＡＴが含まれる。これらはそれぞれ、図６に示したコマンドデコーダ２１により、ともに外部から入力されるアクトコマンド及びプリチャージコマンドに応じて生成されるコマンドである。内部アクトコマンドＰＭＤＢＡＴ及び内部プリチャージコマンドＰＭＤＤＡＴはいずれも、コマンドラッチ回路４４に供給される。
【０１０５】
コマンドラッチ回路４４は、供給された内部アクトコマンドＰＭＤＢＡＴを、ロウヒット信号ＲＯＷＨＩＴがハイレベルである場合にラッチする回路である。コマンドラッチ回路４４がラッチした内部アクトコマンドＰＭＤＢＡＴは、内部アクトコマンドＰＭＤＢＡＩＴとして、カラム用スライスアドレス判定回路４５に供給される。また、コマンドラッチ回路４４は、供給された内部プリチャージコマンドＰＭＤＤＡＴをラッチする機能も有している。内部プリチャージコマンドＰＭＤＤＡＴのラッチは、ロウヒット信号ＲＯＷＨＩＴとは関係なく行われる。コマンドラッチ回路４４がラッチした内部プリチャージコマンドＰＭＤＤＡＴは、内部プリチャージコマンドＰＭＤＤＡＩＴとして、カラム用スライスアドレス判定回路４５に供給される。
【０１０６】
カラム用スライスアドレス判定回路４５は、内部アクトコマンドＰＭＤＢＡＩＴが活性化している場合に、インターフェイスチップＩＦから入力されるバンクアドレスＢＡを保持する回路である。また、カラム用スライスアドレス判定回路４５は、バンクアドレスＢＡを保持している状態で、さらにインターフェイスチップＩＦからバンクアドレスＢＡが入力された場合に、保持しているバンクアドレスＢＡと新たに入力されたバンクアドレスＢＡとを比較し、比較の結果を示すカラムヒット信号ＣＯＬＨＩＴを出力する機能も有している。
【０１０７】
バンクアドレスＢＡを保持している状態で、さらにインターフェイスチップＩＦからバンクアドレスＢＡが入力される場合とは、要するに、カラムアクセスが実行される場合である。内部アクトコマンドＰＭＤＢＡＩＴは内部アクトコマンドＰＭＤＢＡＴに応じて活性化するコマンドであるから、カラム用スライスアドレス判定回路４５がバンクアドレスＢＡを保持するのはアクト時ということになる。こうしてアクト時に保持されたバンクアドレスＢＡが、カラムアクセス時に新たに入力されたバンクアドレスＢＡと比較され、一致した場合に、カラムヒット信号ＣＯＬＨＩＴが活性化される。これにより、アクト状態にあるコアチップ（アクトコマンドに同期して入力されたスライスアドレスＳＡによって示されるコアチップ）に対して、アクト状態にあるメモリバンク（アクトコマンドに同期して入力されたバンクアドレスＢＡによって示されるメモリバンク）を示すバンクアドレスＢＡが入力された場合に限り、カラムヒット信号ＣＯＬＨＩＴが活性化されることになる。
【０１０８】
カラムヒット信号ＣＯＬＨＩＴは、制御回路４０に供給される。制御回路４０は、カラムヒット信号ＣＯＬＨＩＴが活性化されている場合に、インターフェイスチップＩＦから供給されるバンクアドレスＢＡによって示されるメモリバンクに対し、カラムアドレスＣＡを出力する。これにより、アクセス対象のメモリバンクにおいて、カラムアドレスＣＡに対応するセンスアンプ５２が、リードライトアンプ４１を介して、対応するリードライトバスＤＲＷＢＳＩＴｊに接続される。
【０１０９】
図１８は、カラム用スライスアドレス判定回路４５の内部回路を示す図である。同図に示すように、カラム用スライスアドレス判定回路４５は、デコーダ１４０、ラッチ回路１４１，１４２、比較回路１４３を有している。デコーダ１４０は、３ビットのバンクアドレスＢＡ＜２：０＞をデコードし、バンクごとの信号ＰＢＡＳＩＤＴ＜７：０＞に置き換える回路である。信号ＰＢＡＳＩＤＴ＜７：０＞は、ラッチ回路１４１及び比較回路１４３に供給される。
【０１１０】
ラッチ回路１４１は、内部アクトコマンドＰＭＤＢＡＩＴが活性化している場合に、信号ＰＢＡＳＩＤＴ＜７：０＞をラッチする回路である。ラッチ回路１４１の出力はラッチ回路１４２によってラッチされ、信号ＰＢＡＬＡＴ＜７：０＞として比較回路１４３に供給される。ラッチ回路１４２の出力は、内部プリチャージコマンドＰＭＤＤＡＩＴが活性化した場合にリセットされる。
【０１１１】
比較回路１４３は、信号ＰＢＡＳＩＤＴ＜７：０＞と信号ＰＢＡＬＡＴ＜７：０＞とを比較し、これらが一致した場合にカラムヒット信号ＣＯＬＨＩＴを活性化し、それ以外の場合にカラムヒット信号ＣＯＬＨＩＴを非活性とする。これにより、アクト時に保持されたバンクアドレスＢＡ（信号ＰＢＡＬＡＴ＜７：０＞）が、カラムアクセス時に新たに入力されたバンクアドレスＢＡ（信号ＰＢＡＳＩＤＴ＜７：０＞）と一致した場合に、カラムヒット信号ＣＯＬＨＩＴが活性化されることになる。
【０１１２】
以上説明してきたように、本実施の形態による半導体装置１０によれば、インターフェイスチップＩＦに設けた冗長バンクＲＢ０〜ＲＢ３により、メモリバンク単位での救済を実現することが可能になる。したがって、コアチップＣＣ０〜ＣＣ３に冗長バンクを設けることなく、かつ冗長バンクＲＢ０〜ＲＢ３に対応する電流パスを新たに設けることなく、メモリバンク単位で不良を救済することが可能になる。
【０１１３】
次に、半導体装置１０の動作波形図を参照しながら、半導体装置１０の動作について、別の観点からより詳しく説明する。以下では、図６及び図７に示した各構成についても適宜言及しながら、説明を進める。
【０１１４】
図１９は、コアチップＣＣ０のメモリバンクＢ０に対するアクセスが行われる場合における、半導体装置１０の動作波形図である。同図の例では、コアチップＣＣ０のメモリバンクＢ０は不良メモリバンクとして記憶回路３４に記憶されるものではなく、したがって、冗長バンクＲＢｉに対する代替アクセスは行われないとしている。
【０１１５】
図１９に示すように、まず時刻ｔ２１に外部からアクトコマンドＡＣＴが入力されると、インターフェイスチップＩＦのコマンドデコーダ２１によって内部アクトコマンドＰＭＤＢＡＴが活性化される。また、アクトコマンドＡＣＴと共に外部から供給されたバンクアドレス及びロウアドレスが、バンクアドレスＢＡ及びロウアドレスＲＡ（Ｘ１５〜Ｘ０）としてインターフェイスチップＩＦに取り込まれる。
【０１１６】
この例では、上述したように、コアチップＣＣ０のメモリバンクＢ０は不良メモリバンクとして記憶回路３４に記憶されるものではないので、比較結果信号ＲＢＥＮ［０］は活性化されない。したがって、バンクアクティブ信号ＲＭＣＢＡＴ［０］も活性化されない。一方、コアチップＣＣ０では、少し遅れて内部アクトコマンドＰＭＤＢＡＴが到達した後、ロウアクセスが行われる。
【０１１７】
具体的には、まずロウヒット信号ＲＯＷＨＩＴが活性化する。この場合、図１７に示したバンク置換判定回路１３２［３：０］の出力信号ＲＥＤＨＩＴＢ［３：０］はいずれも活性化されないので、ロウヒット信号ＲＯＷＨＩＴの活性化が阻害されることはない。図１９には示していないが、コアチップＣＣ０では、ロウヒット信号ＲＯＷＨＩＴが活性化したことに応じて、メモリバンクＢ０へのロウアクセス（ロウアドレスＲＡにより示されるワード線ＷＬの活性化）が実行される。
【０１１８】
ロウヒット信号ＲＯＷＨＩＴが活性化したことにより、図７に示したコマンドラッチ回路４４による内部アクトコマンドＰＭＤＢＡＴのラッチが行われる。したがって、図１８に示したカラム用スライスアドレス判定回路４５の内部では、バンクアドレスＢＡが信号ＰＢＡＬＡＴ＜７：０＞としてラッチされる。
【０１１９】
次に、時刻ｔ２２でリードコマンドＲＤが外部から入力されると、インターフェイスチップＩＦ内のコマンドデコーダ２１により、内部リードコマンドＰＭＤＲＤＹＳＴが活性化される。ただし、この例ではアディティブレイテンシＡＬが０であるとしている。また、リードコマンドＲＤと共に外部から供給されたメモリバンクＢ０を示すバンクアドレス及びカラムアドレスが、メモリバンクＢ０を示すバンクアドレスＢＡ及びカラムアドレスＣＡ（図１９では図示していない）としてインターフェイスチップＩＦに取り込まれる。
【０１２０】
この場合、バンクアクティブ信号ＲＭＣＢＡＴ［０］が活性化されていないことから、比較結果信号ＲＢＥＮ［０］が活性化されることはない。したがって、冗長バンクＲＢ０へのカラムアクセスは実行されない。
【０１２１】
一方、コアチップＣＣ０においては、少し遅れて内部リードコマンドＰＭＤＲＤＹＳＴ及びバンクアドレスＢＡが到達すると、カラム用スライスアドレス判定回路４５内に信号ＰＢＡＬＡＴ＜７：０＞がラッチされていることから、カラムヒット信号ＣＯＬＨＩＴが活性化する。したがって、メモリバンクＢ０へのカラムアクセス（カラムアドレスＣＡにより示されるセンスアンプ５２の選択）が実行される。
【０１２２】
次に、時刻ｔ２３でプリチャージコマンドＰＲＥが外部から入力されると、インターフェイスチップＩＦ内のコマンドデコーダ２１により、内部プリチャージコマンドＰＭＤＤＡＴが活性化される。また、プリチャージコマンドＰＲＥプリチャージコマンドＰＲＥと共に外部から供給されたメモリバンクＢ０を示すバンクアドレスが、メモリバンクＢ０を示すバンクアドレスＢＡとしてインターフェイスチップＩＦに取り込まれる。
【０１２３】
この場合も、バンクアクティブ信号ＲＭＣＢＡＴ［０］が活性化されていないことから、比較結果信号ＲＢＥＮ［０］が活性化されることはない。したがって、冗長バンクＲＢ０に対してプリチャージの実行指示が出されることはない。
【０１２４】
一方、コアチップＣＣ０においては、少し遅れて内部プリチャージコマンドＰＭＤＤＡＴ及びバンクアドレスＢＡが到達すると、図１９に示すように、内部プリチャージコマンドＰＭＤＤＡＩＴが活性化される。スライスアドレスＳＡが入力されていないのでロウヒット信号ＲＯＷＨＩＴは活性化しないが、コマンドラッチ回路４４（図７）は、上述したようにロウヒット信号ＲＯＷＨＩＴの状態に関わらず内部プリチャージコマンドＰＭＤＤＡＴをラッチするので、内部プリチャージコマンドＰＭＤＤＡＩＴの活性化が実行される。したがって、カラム用スライスアドレス判定回路４５内（図１８）では、信号ＰＢＡＬＡＴ＜７：０＞がリセットされる。また、制御回路４０は、内部プリチャージコマンドＰＭＤＤＡＩＴが活性化したことを受け、メモリバンクＢ０のプリチャージを実行する。
【０１２５】
図２１（ａ）は、図１９の場合に対応する、制御回路２４及び各リードライトバスの動作波形図である。同図に示すように、時刻ｔ２２でリードコマンドＲＤが外部から入力されると、所定のレイテンシが経過した後、図６に示した制御回路２３から制御回路２４に対し、アドレス信号ＣＢＡＴ＜２：１＞が出力される。また、制御回路２３は、制御信号ＤＲＡＯＴも活性化する。これを受け、制御回路２４は、出力信号ＤＲＡＯＣＴ＜０＞を活性化する。これにより、メモリバンクＢ０に対応する中間バッファ２７内の出力バッファＯＢ（図９）が活性化するので、リードライトバスＤＲＷＢＳＩＴ０に現れるリードデータＤＱが、リードライトバスＤＲＷＢＳＴを介して、データ入出力端子１３から外部に出力される。
【０１２６】
次に、図２０は、コアチップＣＣ０のメモリバンクＢ０に対するアクセスが行われる場合における、半導体装置１０の動作波形図である。同図には、コアチップＣＣ０のメモリバンクＢ０が不良メモリバンクとして冗長バンクＲＢ０に対応する記憶回路３４に記憶されており、したがって、冗長バンクＲＢ０に対する代替アクセスが行われる例を示している。
【０１２７】
図２０に示すように、まず時刻ｔ３１に外部からアクトコマンドＡＣＴが入力されると、インターフェイスチップＩＦのコマンドデコーダ２１によって内部アクトコマンドＰＭＤＢＡＴが活性化される。また、アクトコマンドＡＣＴと共に外部から供給されたバンクアドレス及びロウアドレスが、バンクアドレスＢＡ及びロウアドレスＲＡ（Ｘ１５〜Ｘ０）としてインターフェイスチップＩＦに取り込まれる。ここまでは、図１９と同じである。
【０１２８】
この例では、上述したように、コアチップＣＣ０のメモリバンクＢ０が不良メモリバンクとして、冗長バンクＲＢ０に対応する記憶回路３４に記憶されている。したがって、バンク置換判定回路３５［０］により、比較結果信号ＲＢＥＮ［０］が活性化される。これに伴い、バンクアクティブ信号ＲＭＣＢＡＴ［０］も活性化される。比較結果信号ＲＢＥＮ［０］が活性化したことを受け、図６に示した制御回路２３は、冗長バンクＲＢ０に対してロウアドレスＲＡを供給する。これにより、冗長バンクＲＢ０へのロウアクセス（ロウアドレスＲＡにより示されるワード線ＷＬの活性化）が実行される。
【０１２９】
一方、コアチップＣＣ０では、少し遅れて内部アクトコマンドＰＭＤＢＡＴが到達するが、バンク置換判定回路１３２［０］の出力信号ＲＥＤＨＩＴＢ［０］がローレベルに活性化されるので、ロウヒット信号ＲＯＷＨＩＴが活性化されない。したがって、メモリバンクＢ０へのロウアクセスは実行されない。
【０１３０】
次に、時刻ｔ３２でリードコマンドＲＤが外部から入力されると、インターフェイスチップＩＦ内のコマンドデコーダ２１により、内部リードコマンドＰＭＤＲＤＹＳＴが活性化される。ただし、この例でもアディティブレイテンシＡＬは０であるとしている。また、リードコマンドＲＤと共に外部から供給されたメモリバンクＢ０を示すバンクアドレス及びカラムアドレスが、メモリバンクＢ０を示すバンクアドレスＢＡ及びカラムアドレスＣＡ（図１９では図示していない）としてインターフェイスチップＩＦに取り込まれる。
【０１３１】
バンクアクティブ信号ＲＭＣＢＡＴ［０］が活性化しているため、新たにメモリバンクＢ０を示すバンクアドレスＢＡが供給されたことに応じて、比較結果信号ＲＢＥＮ［０］が再度活性化される。これを受け、図６に示した制御回路２３は、冗長バンクＲＢ０に対してカラムアドレスＣＡを供給する。これにより、冗長バンクＲＢ０へのカラムアクセス（カラムアドレスＣＡにより示されるセンスアンプ５２の選択）が実行される。
【０１３２】
一方、コアチップＣＣ０では、少し遅れて内部リードコマンドＰＭＤＲＤＹＳＴが到達するが、アクト時にロウヒット信号ＲＯＷＨＩＴが活性化しなかったことから、カラム用スライスアドレス判定回路４５内（図１８）において、バンクアドレスＢＡがラッチされていない。したがって、カラムヒット信号ＣＯＬＨＩＴが活性化しないので、メモリバンクＢ０へのカラムアクセスは実行されない。
【０１３３】
次に、時刻ｔ３３でプリチャージコマンドＰＲＥが外部から入力されると、インターフェイスチップＩＦ内のコマンドデコーダ２１により、内部プリチャージコマンドＰＭＤＤＡＴが活性化される。また、プリチャージコマンドＰＲＥと共に外部から供給されたメモリバンクＢ０を示すバンクアドレスが、メモリバンクＢ０を示すバンクアドレスＢＡとしてインターフェイスチップＩＦに取り込まれる。
【０１３４】
バンクアクティブ信号ＲＭＣＢＡＴ［０］が活性化しているため、新たにメモリバンクＢ０を示すバンクアドレスＢＡが供給されたことに応じて、比較結果信号ＲＢＥＮ［０］が再々度活性化される。これを受け、図６に示した制御回路２３は、冗長バンクＲＢ０のプリチャージを実行する。
【０１３５】
一方、コアチップＣＣ０では、少し遅れて内部プリチャージコマンドＰＭＤＤＡＴが到達し、内部プリチャージコマンドＰＭＤＤＡＩＴが活性化される。これを受け、図７に示した制御回路４０はメモリバンクＢ０に対してプリチャージの実行を指示するが、この時点では、メモリバンクＢ０はそもそもプリチャージ状態であるから、実質的には何も変化しない。
【０１３６】
図２１（ｂ）は、図２０の場合に対応する、制御回路２４及び各リードライトバスの動作波形図である。同図に示すように、時刻ｔ３２でリードコマンドＲＤが外部から入力されると、所定のレイテンシが経過した後、図６に示した制御回路２３から制御回路２４に対し、アドレス信号ＣＢＡＴ＜２：１＞が出力される。また、制御回路２３は、制御信号ＤＲＡＯＴも活性化する。ここまでは、図２１（ａ）と同じである。
【０１３７】
しかし、この場合、バンクアクティブ信号ＲＭＣＢＡＴ［０］が活性化していることから、制御回路２４は、出力信号ＤＲＡＯＣＴ＜０＞ではなく出力信号ＲＤＲＡＯＣＴ［０］を活性化する。これにより、冗長バンクＲＢ０に対応する中間バッファ２６内の出力バッファＯＢ（図９）が活性化するので、リードライトバスＲＤＲＷＢＳＩＴ［０］に現れるリードデータＤＱが、リードライトバスＤＲＷＢＳＴを介して、データ入出力端子１３から外部に出力される。
【０１３８】
以上説明したように、本実施の形態による半導体装置１０によれば、不良メモリバンクに対するアクセスは、冗長バンクＲＢ０〜ＲＢ３によって代替される。したがって、インターフェイスチップＩＦに設けた冗長バンクＲＢ０〜ＲＢ３によるメモリバンク単位での救済が実現される。
【０１３９】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１４０】
例えば、上記実施の形態では冗長バンクを４つ用意したが、インターフェイスチップＩＦの面積が許す限り、より多くの冗長バンクを用意することとしてもよい。
【符号の説明】
【０１４１】
４〜６          内部回路
１０            半導体装置
１１            コマンド端子
１２            アドレス端子
１３            データ入出力端子
２０            コマンドバッファ
２１            コマンドデコーダ
２２            アドレスバッファ
２３，２４，４０  制御回路
２４Ｒ          リード制御回路
２４Ｗ          ライト制御回路
２５，４１      リードライトアンプ
２６，２７      中間バッファ
２８            モードレジスタ
３０，５０      メモリセルアレイ
３１，５１      ロウデコーダ
３２，５２      センスアンプ
３３，５３      カラムデコーダ
３４            記憶回路
３５            バンク置換判定回路
３６            バンクアクティブ状態制御回路
３７            カラムアドレスラッチ回路
４２            スライスアドレス記憶回路
４３            アクト用スライスアドレス判定回路
４４            コマンドラッチ回路
４５            カラム用スライスアドレス判定回路
８０            シリコン基板
８１            層間絶縁膜
８２            絶縁リング
８３，８６      貫通電極の端部
８４            裏面バンプ
８５            表面バンプ
９１            電極
９２            スルーホール電極
９３            再配線層
９４            ＮＣＦ
９５            リードフレーム
９６            アンダーフィル
９７            封止樹脂
１０１          バンクアドレス比較回路
１０２          スライスアドレス比較回路
１０５〜１０７，１１０，１１３，１２０，１４１，１４２  ラッチ回路
１１１，１１２  クロックドインバータ
１３０，１３１，１４３，Ｃ  比較回路
１３２          バンク置換判定回路
１３３          バンクアドレス比較回路
１３４          スライスアドレス比較回路
１４０          デコーダ
Ｂ０〜Ｂ７      メモリバンク
ＢＬ            ビット線
ＣＣ０〜ＣＣ７  コアチップ
ＤＲＷＢＳＴ，ＤＲＷＢＳＩＴ０，ＤＲＷＢＳＩＴ２，ＤＲＷＢＳＩＴ４，ＤＲＷＢＳＩＴ６  リードライトバス
ＩＢ            入力バッファ
ＩＦ            インターフェイスチップ
ＩＰ            インターポーザ
Ｌ０〜Ｌ３      配線層
ＭＣ            メモリセル
ＯＢ            出力バッファ
Ｐ０〜Ｐ３      パッド
Ｐ１，Ｐ２      電流パス
ＲＢ０〜ＲＢ３  冗長バンク
ＳＢ            外部端子
ＴＨ１〜ＴＨ３  スルーホール電極
ＴＳＶ，ＴＳＶ１〜ＴＳＶ３  貫通電極
ＷＬ            ワード線
【図１】
2013157058.tif 000003
【図２】
2013157058.tif 000004
【図３】
2013157058.tif 000005
【図４】
2013157058.tif 000006
【図５】
2013157058.tif 000007
【図６】
2013157058.tif 000008
【図７】
2013157058.tif 000009
【図８】
2013157058.tif 000010
【図９】
2013157058.tif 000011
【図１０】
2013157058.tif 000012
【図１１】
2013157058.tif 000013
【図１２】
2013157058.tif 000014
【図１３】
2013157058.tif 000015
【図１４】
2013157058.tif 000016
【図１５】
2013157058.tif 000017
【図１６】
2013157058.tif 000018
【図１７】
2013157058.tif 000019
【図１８】
2013157058.tif 000020
【図１９】
2013157058.tif 000021
【図２０】
2013157058.tif 000022
【図２１】
2013157058.tif 000023