(57)【要約】【課題】消費電力の低減が図られた、複数のプロセッサに共有される記憶装置を提供する。また、大容量化が図られた、複数のプロセッサに共有される記憶装置を提供する。【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて記憶装置のデータ書き込み用トランジスタを形成する。また、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを備えた記憶装置とする。【選択図】図１
2013211089.tif 000002
【特許請求の範囲】
【請求項１】
書き込み選択線と、第１の読み出し選択線と、第２の読み出し選択線と、書き込みデータ線と、第１の読み出しデータ線と、第２の読み出しデータ線と、第１の電源線と、複数のメモリセルと、有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、
第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域、前記第３のチャネル形成領域および前記第４のチャネル形成領域とは異なる半導体材料を含んで構成され、
前記第２のゲート電極と、前記第１のドレイン電極とは電気的に接続されて電荷が保持されるノードを構成し、
前記第２のドレイン電極と、前記第３のソース電極および前記第４のソース電極とは電気的に接続され、
前記書き込み選択線は、前記第１のゲート電極と電気的に接続され、
前記第１の読み出し選択線は、前記第３のゲート電極と電気的に接続され、
前記第２の読み出し選択線は、前記第４のゲート電極と電気的に接続され、
前記書き込みデータ線は、前記第１のソース電極と電気的に接続され、
前記第１の読み出しデータ線は、前記第３のドレイン電極と電気的に接続され、
前記第２の読み出しデータ線は、前記第４のドレイン電極と電気的に接続され、
前記第１の電源線は、第２のソース電極と電気的に接続される記憶装置。
【請求項２】
第２の電源線と、容量素子を更に有し、
前記容量素子の一方の電極は前記電荷が保持されるノードと電気的に接続され、他方の電極は前記第２の電源線と電気的に接続される、容量素子を有する請求項１に記載の記憶装置。
【請求項３】
前記第１のトランジスタの前記第１のチャネル形成領域は、酸化物半導体を含んで構成される請求項１または２に記載の記憶装置。
【請求項４】
前記第２のトランジスタの前記第２のチャネル形成領域は、単結晶シリコンを含んで構成される請求項１乃至３のいずれか一に記載の記憶装置。
【請求項５】
前記第３のトランジスタの前記第３のチャネル形成領域、および前記第４のトランジスタの前記第４のチャネル形成領域は、単結晶シリコンを含んで構成される請求項１乃至４のいずれか一に記載の記憶装置。
【請求項６】
請求項１乃至５のいずれか一に記載の前記記憶装置と、第１のプロセッサと、第２のプロセッサと、セレクタと、を有し、
前記第１のプロセッサは、
前記第２のプロセッサと異なるタイミングで、前記セレクタを介して前記書き込み選択線および前記書き込みデータ線を用いて前記記憶装置にデータの書き込みを行い、
前記第１の読み出し選択線および前記第１の読み出しデータ線を用いて前記記憶装置のデータの読み出しを行い、
前記第２のプロセッサは、
前記第１のプロセッサと異なるタイミングで、前記セレクタを介して前記書き込み選択線および前記書き込みデータ線を用いて前記記憶装置にデータの書き込みを行い、
前記第２の読み出し選択線および前記第２の読み出しデータ線を用いて前記記憶装置のデータの読み出しを行う半導体装置。
【請求項７】
第１の書き込み選択線と、第２の書き込み選択線と、第１の読み出し選択線と、第２の読み出し選択線と、第１の書き込みデータ線と、第２の書き込みデータ線と、第１の読み出しデータ線と、第２の読み出しデータ線と、第１の電源線と、複数のメモリセルと、有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、
第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、
第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、を有し、
前記第１のチャネル形成領域および前記第５のチャネル形成領域は、前記第２のチャネル形成領域、前記第３のチャネル形成領域および前記第４のチャネル形成領域とは異なる半導体材料を含んで構成され、
前記第２のゲート電極と、前記第１のドレイン電極および前記第５のドレイン電極とは電気的に接続されて電荷が保持されるノードを構成し、
前記第２のドレイン電極と、前記第３のソース電極および前記第４のソース電極とは電気的に接続され、
前記第１の書き込み選択線は、前記第１のゲート電極と電気的に接続され、
前記第２の書き込み選択線は、前記第５のゲート電極と電気的に接続され、
前記第１の読み出し選択線は、前記第３のゲート電極と電気的に接続され、
前記第２の読み出し選択線は、前記第４のゲート電極と電気的に接続され、
前記第１の書き込みデータ線は、前記第１のソース電極と電気的に接続され、
前記第２の書き込みデータ線は、前記第５のソース電極と電気的に接続され、
前記第１の読み出しデータ線は、前記第３のドレイン電極と電気的に接続され、
前記第２の読み出しデータ線は、前記第４のドレイン電極と電気的に接続され、
前記第１の電源線は、第２のソース電極と電気的に接続される記憶装置。
【請求項８】
第２の電源線と、容量素子を更に有し、
前記容量素子の一方の電極は前記電荷が保持されるノードと電気的に接続され、他方の電極は前記第２の電源線と電気的に接続される、容量素子を有する請求項７に記載の記憶装置。
【請求項９】
前記第１のトランジスタの前記第１のチャネル形成領域、および前記第５のトランジスタの前記第５のチャネル形成領域は、酸化物半導体を含む請求項７または８に記載の記憶装置。
【請求項１０】
前記第２のトランジスタの前記第２のチャネル形成領域は、単結晶シリコンを含む
請求項７乃至９のいずれか一に記載の記憶装置。
【請求項１１】
前記第３のトランジスタの前記第３のチャネル形成領域、および前記第４のトランジスタの前記第４のチャネル形成領域は、単結晶シリコンを含んで構成される請求項７乃至１０のいずれか一に記載の記憶装置。
【請求項１２】
請求項７乃至１１のいずれか一に記載の前記記憶装置と、第１のプロセッサと、第２のプロセッサと、を有し、
前記第１のプロセッサは、前記第１の書き込み選択線および前記第１の書き込みデータ線を用いて前記記憶装置にデータの書き込みを行い、前記第１の読み出し選択線および前記第１の読み出しデータ線を用いて前記記憶装置のデータの読み出しを行い、
前記第２のプロセッサは、前記第２の書き込み選択線および前記第２の書き込みデータ線を用いて前記記憶装置にデータの書き込みを行い、前記第２の読み出し選択線および前記第２の読み出しデータ線を用いて前記記憶装置のデータの読み出しを行う半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、記憶装置および当該記憶装置を有する半導体装置に関する。
【０００２】
ここで、記憶装置とは、記憶素子を有する装置全般を指すものであり、主記憶装置、補助記憶装置に限定されるものではない。例えば、演算装置などにレジスタなどの記憶素子を含む装置が含まれる場合、これも記憶装置と見なすものとする。
【０００３】
また、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
【背景技術】
【０００４】
半導体装置の演算能力を向上する目的で、演算処理を複数のプロセッサに分散する半導体装置、所謂マルチプロセッサ方式の半導体装置が普及している。マルチプロセッサ方式の半導体装置は、個々のプロセッサの結合方式によって、疎結合方式、密結合方式などに分類される。
【０００５】
疎結合方式では、個々のプロセッサは専用メモリを有し、互いにほぼ独立に演算処理を行うことができる。しかし、複数のプロセッサに共通のデータは、個々のプロセッサが有する専用メモリに各々前記共通のデータを格納しておく必要がある。したがって、個々のプロセッサは大規模な専用メモリを有する必要がある。
【０００６】
密結合方式では、複数のプロセッサからアクセス可能な共有メモリを有し、個々のプロセッサは共有メモリに格納された共通のデータを用いて演算処理を行うことができる。例えば、一つのプロセッサパッケージに複数のプロセッサコアが設けられたマルチコアプロセッサも密結合方式の一種である。
【０００７】
このような密結合方式マルチプロセッサの共有メモリとしては、例えば、入出力用のポートを二つ有するデュアルポートメモリなどがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２５８２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のような共有メモリとしては、メインメモリやキャッシュメモリとして用いられる、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などが用いられることが多い。
【００１０】
ＤＲＡＭやＳＲＡＭは、記憶の保持に定期的または定常的な電力の供給が必要となる揮発性記憶装置である。
【００１１】
例えばＤＲＡＭの場合、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
【００１２】
ＳＲＡＭの場合、フリップフロップなどの回路を用いて記憶内容を保持する。当該フリップフロップ回路は、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータ回路を有している。当該ＣＭＯＳインバータを構成するトランジスタのソースとドレイン間のリーク電流（オフ電流）が生じると、高電位電源線から低電位電源線に電流が流れるので、これも消費電力を十分に低減することは困難である。
【００１３】
また、ＳＲＡＭの場合、標準の構成でも６つのトランジスタで構成されており、素子数が非常に多い。さらにＳＲＡＭをデュアルポートメモリとして用いる場合、書き込み・読み出しのアクセス用トランジスタが２つ増えることになるので、素子数が８つになる。このように素子数が多くなると、メモリセルの占有面積が大きくなるため、記憶装置の大容量化が困難になるという問題がある。
【００１４】
上述の問題に鑑み、開示する発明の一態様では、消費電力の低減が図られた記憶装置を提供することを目的の一とする。また、大容量化が図られた記憶装置を提供することを目的の一とする。
【００１５】
また、上記記憶装置を有する半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１６】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて記憶装置の書き込み用トランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができるワイドバンドギャップ半導体材料を用いることで、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【００１７】
また、開示する発明では、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを備えた記憶装置とする。これにより、少なくともデュアルポート型のＳＲＡＭのメモリセルより素子数を削減することができるので、メモリセルの占有面積を低減し、容易に記憶装置の大容量化を図ることができる。
【００１８】
より具体的には、例えば次のような構成を採用することができる。
【００１９】
開示する発明の他の一態様は、第１の書き込み選択線と、第２の書き込み選択線と、第１の読み出し選択線と、第２の読み出し選択線と、第１の書き込みデータ線と、第２の書き込みデータ線と、第１の読み出しデータ線と、第２の読み出しデータ線と、第１の電源線と、複数のメモリセルと、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、第５のゲート電極、第５のソース電極、第５のドレイン電極、及び第５のチャネル形成領域を含む第５のトランジスタと、を有し、第１のチャネル形成領域および第５のチャネル形成領域は、第２のチャネル形成領域、第３のチャネル形成領域および第４のチャネル形成領域とは異なる半導体材料を含んで構成され、第２のゲート電極と、第１のドレイン電極および第５のドレイン電極とは電気的に接続されて電荷が保持されるノードを構成し、第２のドレイン電極と、第３のソース電極および第４のソース電極とは電気的に接続され、第１の書き込み選択線は、第１のゲート電極と電気的に接続され、第２の書き込み選択線は、第５のゲート電極と電気的に接続され、第１の読み出し選択線は、第３のゲート電極と電気的に接続され、第２の読み出し選択線は、第４のゲート電極と電気的に接続され、第１の書き込みデータ線は、第１のソース電極と電気的に接続され、第２の書き込みデータ線は、第５のソース電極と電気的に接続され、第１の読み出しデータ線は、第３のドレイン電極と電気的に接続され、第２の読み出しデータ線は、第４のドレイン電極と電気的に接続され、第１の電源線は、第２のソース電極と電気的に接続される記憶装置である。
【００２０】
開示する発明の他の一態様は、上記に記載の記憶装置と、第１のプロセッサと、第２のプロセッサと、を有し、第１のプロセッサは、第１の書き込み選択線および第１の書き込みデータ線を用いて記憶装置にデータの書き込みを行い、第１の読み出し選択線および第１の読み出しデータ線を用いて記憶装置のデータの読み出しを行い、第２のプロセッサは、第２の書き込み選択線および第２の書き込みデータ線を用いて記憶装置にデータの書き込みを行い、第２の読み出し選択線および第２の読み出しデータ線を用いて記憶装置のデータの読み出しを行う半導体装置である。
【００２１】
開示する発明の一態様は、書き込み選択線と、第１の読み出し選択線と、第２の読み出し選択線と、書き込みデータ線と、第１の読み出しデータ線と、第２の読み出しデータ線と、第１の電源線と、複数のメモリセルと、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第３のゲート電極、第３のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、第４のゲート電極、第４のソース電極、第４のドレイン電極、及び第４のチャネル形成領域を含む第４のトランジスタと、を有し、第１のチャネル形成領域は、第２のチャネル形成領域、第３のチャネル形成領域および第４のチャネル形成領域とは異なる半導体材料を含んで構成され、第２のゲート電極と、第１のドレイン電極とは電気的に接続されて電荷が保持されるノードを構成し、第２のドレイン電極と、第３のソース電極および第４のソース電極とは電気的に接続され、書き込み選択線は、第１のゲート電極と電気的に接続され、第１の読み出し選択線は、第３のゲート電極と電気的に接続され、第２の読み出し選択線は、第４のゲート電極と電気的に接続され、書き込みデータ線は、第１のソース電極と電気的に接続され、第１の読み出しデータ線は、第３のドレイン電極と電気的に接続され、第２の読み出しデータ線は、第４のドレイン電極と電気的に接続され、第１の電源線は、第２のソース電極と電気的に接続される記憶装置である。
【００２２】
開示する発明の他の一態様は、上記の記憶装置と、第１のプロセッサと、第２のプロセッサと、セレクタと、を有し、第１のプロセッサは、第２のプロセッサと異なるタイミングで、セレクタを介して書き込み選択線および書き込みデータ線を用いて記憶装置にデータの書き込みを行い、第１の読み出し選択線および第１の読み出しデータ線を用いて記憶装置のデータの読み出しを行い、第２のプロセッサは、第１のプロセッサと異なるタイミングで、セレクタを介して書き込み選択線および書き込みデータ線を用いて記憶装置にデータの書き込みを行い、第２の読み出し選択線および第２の読み出しデータ線を用いて記憶装置のデータの読み出しを行う半導体装置である。
【００２３】
また、上記において、一方の電極は電荷が保持されるノードと電気的に接続され、他方の電極は第２の電源線と電気的に接続される、容量素子を有することが好ましい。
【００２４】
また、第１のトランジスタの第１のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。また、第２のトランジスタの第２のチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。また、第３のトランジスタの第３のチャネル形成領域、および第４のトランジスタの第４のチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。また、第５のトランジスタの第５のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。
【００２５】
なお、本明細書等において、「高電位Ｈ」は記憶装置に設けられたｎチャネル型トランジスタがオン状態となり、ｐチャネル型トランジスタがオフ状態となるのに十分な程度以上の電位を指し、「低電位Ｌ」は記憶装置に設けられたｎチャネル型トランジスタがオフ状態となり、ｐチャネル型トランジスタがオン状態となるのに十分な程度以上の電位を指す。
【００２６】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３０】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００３１】
開示する発明の一態様は、消費電力の低減が図られた、記憶装置を提供することができる。また、大容量化が図られた、記憶装置を提供することができる。
【００３２】
また、上記記憶装置を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】開示する発明の一態様に係る記憶装置の回路図。
【図２】開示する発明の一態様に係る半導体装置のブロック図。
【図３】開示する発明の一態様に係る記憶装置の回路図。
【図４】開示する発明の一態様に係る記憶装置のタイミングチャート。
【図５】開示する発明の一態様に係る記憶装置のブロック図。
【図６】開示する発明の一態様に係る記憶装置のタイミングチャート。
【図７】開示する発明の一態様に係る記憶装置のブロック図。
【図８】開示する発明の一態様に係る記憶装置の回路図。
【図９】開示する発明の一態様に係る記憶装置のタイミングチャート。
【図１０】開示する発明の一態様に係る記憶装置の作製工程を示す断面図。
【図１１】開示する発明の一態様に係る記憶装置の作製工程を示す断面図。
【図１２】開示する発明の一態様に係る記憶装置の作製工程を示す断面図。
【図１３】開示する発明の一態様に係る記憶装置の作製工程を示す断面図。
【図１４】開示する発明の一態様に係る記憶装置を説明する平面図。
【図１５】開示する発明の一態様に係る半導体装置のブロック図。
【図１６】開示する発明の一態様に係る半導体装置のブロック図。
【図１７】電子機器を示す図。
【図１８】酸化物半導体を用いたトランジスタの特性を示す図。
【図１９】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図２０】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図２１】酸化物半導体を用いたトランジスタの特性を示す図。
【図２２】酸化物半導体を用いたトランジスタの特性を示す図。
【図２３】酸化物半導体を用いたトランジスタの特性を示す図。
【発明を実施するための形態】
【００３４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る記憶装置の回路構成および動作について、図１乃至図６を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３８】
はじめに、開示する発明の一態様に係る記憶装置の基本的な構成（以下メモリセルと呼ぶ。）およびその動作について、図１乃至図４を参照して説明する。図１に示すメモリセル１００は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、トランジスタ１０４と、トランジスタ１０５と、容量素子１０６と、を有している。メモリセル１００の有するこれらの素子は、第１の書き込み選択線ＷＳＬ１、第２の書き込み選択線ＷＳＬ２、第１の読み出し選択線ＲＳＬ１、第２の読み出し選択線ＲＳＬ２、第１の書き込みデータ線ＷＤＬ１、第２の書き込みデータ線ＷＤＬ２、第１の読み出しデータ線ＲＤＬ１、第２の読み出しデータ線ＲＤＬ２、第１の電源線１０７および第２の電源線１０８と、それぞれ電気的に接続されている。
【００３９】
具体的なメモリセル１００の接続関係は以下のようになる。トランジスタ１０３のゲート電極と、トランジスタ１０１のドレイン電極（またはソース電極）およびトランジスタ１０２のドレイン電極（またはソース電極）とは、電気的に接続される（以下、当該ノードをノードＦＧと呼ぶ場合がある）。また、トランジスタ１０３のドレイン電極（またはソース電極）と、トランジスタ１０４のソース電極（またはドレイン電極）およびトランジスタ１０５のソース電極（またはドレイン電極）とは、電気的に接続されている。また、第１の書き込み選択線ＷＳＬ１と、トランジスタ１０１のゲート電極とは、電気的に接続され、第２の書き込み選択線ＷＳＬ２と、トランジスタ１０２のゲート電極とは、電気的に接続されている。また、第１の読み出し選択線ＲＳＬ１と、トランジスタ１０４のゲート電極とは電気的に接続され、第２の読み出し選択線ＲＳＬ２と、トランジスタ１０５のゲート電極とは電気的に接続されている。また、第１の書き込みデータ線ＷＤＬ１とトランジスタ１０１のソース電極（またはドレイン電極）とは、電気的に接続され、第２の書き込みデータ線ＷＤＬ２とトランジスタ１０２のソース電極（またはドレイン電極）とは、電気的に接続されている。また、第１の読み出しデータ線ＲＤＬ１とトランジスタ１０４のドレイン電極（またはソース電極）とは、電気的に接続され、第２の読み出しデータ線ＲＤＬ２とトランジスタ１０５のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第１の電源線１０７とトランジスタ１０３のソース電極（またはドレイン電極）とは、電気的に接続されている。また、容量素子１０６は、電極の一方がノードＦＧと電気的に接続され、電極の他方が第２の電源線１０８と電気的に接続されている。
【００４０】
なお、第１の電源線１０７および第２の電源線１０８には所定の電位が与えられている。ここで、所定の電位とは、例えばＧＮＤ（低電位Ｌ）などである。ここで、第１の電源線１０７と第２の電源線１０８は、同じ電位としても良いし、異なる電位としても良い。また、容量素子１０６の電極の他方が、第１の電源線１０７と電気的に接続されている構成としても良い。以上のように、容量素子１０６を設けることにより、ノードＦＧに多くの電荷を保持することができ、データの保持特性を向上させることができる。
【００４１】
なお、容量素子１０６は必ずしも設ける必要はなく、例えば、トランジスタ１０３の寄生容量が大きい場合は、当該寄生容量で容量素子１０６の代替とすることができる。
【００４２】
トランジスタ１０１、トランジスタ１０２としては、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコン半導体よりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流が低いので、アモルファスシリコンや微結晶シリコンなどをトランジスタ１０１およびトランジスタ１０２に用いる構成としても良い。
【００４３】
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のオフ時の抵抗率は、シリコンと比較して１８桁も大きいことになる。
【００４４】
このようなワイドバンドギャップ半導体をトランジスタ１０１およびトランジスタ１０２に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
【００４５】
例えば、トランジスタ１０１およびトランジスタ１０２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下である場合には、１０４秒以上のデータ保持を行うことも可能である。なお、当該保持時間が、トランジスタ特性や当該トランジスタの電極に設けられた容量などの容量値によって変動することはいうまでもない。
【００４６】
本実施の形態において、トランジスタ１０１およびトランジスタ１０２に用いるオフ電流の極めて低いトランジスタとしては、酸化物半導体を含むトランジスタを用いる。このようなトランジスタ１０１およびトランジスタ１０２をオフ状態とすることで、定期的または定常的な電力の供給なしでトランジスタ１０３のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【００４７】
ここで、トランジスタ１０１およびトランジスタ１０２はデータ書き込み用トランジスタとして機能する。第１の書き込み選択線ＷＳＬ１または第２の書き込み選択線ＷＳＬ２の電位を高電位Ｈとし、トランジスタ１０１またはトランジスタ１０２をオン状態とすることにより、第１の書き込みデータ線ＷＤＬ１の電位または第２の書き込みデータ線ＷＤＬ２の電位が、トランジスタ１０３のゲート電極（ノードＦＧ）に与えられる（データの書き込み）。ここでは、データの書込みにより、ノードＦＧに異なる二つの電位（以下、当該異なる二つの電位を高電位Ｈまたは低電位Ｌとする）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を適用して、記憶容量の向上を図っても良い。
【００４８】
その後、第１の書き込み選択線ＷＳＬ１および第２の書き込み選択線ＷＳＬ２の電位を、トランジスタ１０１およびトランジスタ１０２がオフ状態となる電位（低電位Ｌ）にして、トランジスタ１０１およびトランジスタ１０２をオフ状態とすることにより、トランジスタ１０３のゲート電極（ノードＦＧ）に与えられた電荷が保持される（データの保持）。ここで、トランジスタ１０１およびトランジスタ１０２のオフ電流は極めて低いので、トランジスタ１０３のゲート電極（ノードＦＧ）の電荷は長時間にわたって保持される。
【００４９】
このように、ワイドバンドギャップ半導体を用いたトランジスタを、データ書き込み用トランジスタとして用いることにより、当該トランジスタにおけるオフ電流を極めて小さくすることができる。これにより、ＤＲＡＭのように頻繁にリフレッシュ動作を行う必要がなく、ＳＲＡＭのようにリーク電流が生じるフリップフロップ回路を用いる必要もないので、消費電力を十分に低減することができる。
【００５０】
また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流が低いので、アモルファスシリコンや微結晶シリコンなどをデータ書き込み用トランジスタとして用いることにより、単結晶シリコンを用いたＤＲＡＭなどと比較してリフレッシュ回数を低減した記憶装置とすることができる。
【００５１】
また、トランジスタ１０３乃至トランジスタ１０５に用いる半導体材料については特に限定されないが、トランジスタ１０１およびトランジスタ１０２に用いた半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００５２】
ここで、トランジスタ１０３はデータ格納用トランジスタとして機能する。トランジスタ１０３はゲート電極に与えられた電位によって状態が異なる。すなわち、上記データの書き込みで高電位Ｈが与えられた場合には、「オン状態」となり、低電位Ｌが与えられた場合には、「オフ状態」となる。
【００５３】
また、トランジスタ１０１およびトランジスタ１０２のドレイン電極、並びにトランジスタ１０３のゲート電極、すなわちノードＦＧは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ１０１またはトランジスタ１０２のオン・オフで直接的にデータの書き換えを行うことができるので、高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。これにより本実施の形態に示す記憶装置の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、本実施の形態に示す記憶装置は、メインメモリやキャッシュメモリなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
【００５４】
また、トランジスタ１０４およびトランジスタ１０５はデータ読み出し用トランジスタとして機能する。第１の読み出し選択線ＲＳＬ１または第２の読み出し選択線ＲＳＬ２の電位を高電位Ｈとし、トランジスタ１０４またはトランジスタ１０５をオン状態とすることにより、トランジスタ１０３のオン状態またはオフ状態に応じた電位が、第１の読み出しデータ線ＲＤＬ１または第２の読み出しデータ線ＲＤＬ２に与えられる（データの読み出し）。
【００５５】
本実施の形態に示すメモリセルは、２つのデータ書き込み用トランジスタ、１つのデータ格納用トランジスタ、および２つのデータ読み出し用トランジスタで構成されるので、８つのトランジスタが必要なデュアルポート型のＳＲＡＭよりも素子数を低減して、マルチプロセッサ方式に対応したメモリセルを形成することができる。これにより、メモリセルの占有面積を低減し、記憶装置の大容量化を図ることができる。
【００５６】
なお本実施の形態において、上記トランジスタ１０１乃至トランジスタ１０５は、いずれもｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよい。
【００５７】
ここで、本明細書において開示する記憶装置は、複数のプロセッサ（処理装置とも呼ぶ。）からアクセスが可能であり、所謂共有メモリとして機能する。このような複数のプロセッサと、記憶装置を含む、所謂マルチプロセッサ方式の半導体装置のブロック図を図２に示す。図２に示す半導体装置は、第１のプロセッサ１１と、第２のプロセッサ１２と、コントローラ１３と、図１に示すメモリセル１００を含む記憶装置１４を有する。
【００５８】
第１のプロセッサ１１および第２のプロセッサ１２は、演算装置または制御装置、もしくはその両方を有している。第１のプロセッサ１１および第２のプロセッサ１２は、演算や装置の制御に用いるデータおよびプログラムを記憶装置１４から読み出し、演算結果などを記憶装置１４に書き込む。
【００５９】
コントローラ１３は、第１のプロセッサ１１および第２のプロセッサ１２の書き込みや読み出しの指示に応じて記憶装置１４に信号を送る機能を有する。このような信号としては、例えば、第１のプロセッサ１１および第２のプロセッサ１２と記憶装置１４との同期をとるためのクロック信号、記憶装置１４に書き込み動作を指示するためのライトイネーブル信号、記憶装置１４に読み出し動作を指示するためのリードイネーブル信号、記憶装置１４に書き込むデータに対応する書き込みデータ信号などがある。また、記憶装置１４から読み出した読み出しデータ信号に応じて、データを第１のプロセッサ１１および第２のプロセッサ１２に返す機能を有する。
【００６０】
なお、図２に示すブロック図においては、コントローラ１３を記憶装置１４の外部に設ける構成としているが、本実施の形態はこれに限られるものではない。例えば、コントローラ１３が記憶装置１４の内部に設けられる構成としても良い。
【００６１】
記憶装置１４に含まれるメモリセル１００には、上記コントローラ１３からの信号が送られる。ここで、第１のプロセッサ１１の書き込みの指示に関する信号は、第１の書き込み選択線ＷＳＬ１および第１の書き込みデータ線ＷＤＬ１を介してメモリセル１００に与えられる。また、第１のプロセッサ１１の読み出しの指示に関する信号は、第１の読み出し選択線ＲＳＬ１に与えられ、当該信号に応じて読み出されたメモリセル１００の読み出しデータ信号は、第１の読み出しデータ線ＲＤＬ１を介してコントローラ１３に送られる。また同様に、第２のプロセッサ１２の書き込みの指示に関する信号は、第２の書き込み選択線ＷＳＬ２および第２の書き込みデータ線ＷＤＬ２を介してメモリセル１００に与えられる。また、第２のプロセッサ１２の読み出しの指示に関する信号は、第２の読み出し選択線ＲＳＬ２に与えられ、当該信号に応じて読み出されたメモリセル１００の読み出しデータ信号は、第２の読み出しデータ線ＲＤＬ２を介してコントローラ１３に送られる。
【００６２】
またこのとき、第１のプロセッサ１１の指示による書き込みの際にはトランジスタ１０１がオン状態となり、第１のプロセッサ１１の指示による読み出しの際にはトランジスタ１０４がオン状態となり、第２のプロセッサ１２の指示による書き込みの際にはトランジスタ１０２がオン状態となり、第２のプロセッサ１２の指示による読み出しの際にはトランジスタ１０５がオン状態となる。よって、トランジスタ１０１を第１のプロセッサ１１に対応するデータ書き込み用トランジスタ、トランジスタ１０４を第１のプロセッサ１１に対応するデータ読み出し用トランジスタ、トランジスタ１０２を第２のプロセッサ１２に対応するデータ書き込み用トランジスタ、トランジスタ１０５を第２のプロセッサ１２に対応するデータ読み出し用トランジスタと呼ぶこともできる。
【００６３】
なお、図２に示す半導体装置においては、プロセッサの数が２つであり、図１に示すメモリセルの構成も２つのプロセッサに対応した構成となっているが、本実施の形態に示す記憶装置および半導体装置はこれに限られるものではない。プロセッサの数を３つ以上の構成とすることもできる。このとき、メモリセルに設けられる、書き込み選択線、読み出し選択線、書き込みデータ線、読み出しデータ線、データ書き込み用トランジスタ、データ読み出し用トランジスタの数をプロセッサの数に応じて増やせばよい。例えば、図２の構成に加えて第３のプロセッサを設ける場合、図１のメモリセルの構成に加えて、第３の書き込み選択線、第３の読み出し選択線、第３の書き込みデータ線、第３の読み出しデータ線、第３のデータ書き込み用トランジスタ、第３のデータ読み出し用トランジスタを設ければよい。
【００６４】
図２に示すような、マルチプロセッサ方式の半導体装置において複数のプロセッサに共有される記憶装置としては、例えば、マルチコアプロセッサにおいて各プロセッサコアで共有されるキャッシュメモリが挙げられる。また、表示装置を有する半導体装置において、映像データの書き込みと映像データの出力を同時に行うＶＲＡＭ（Ｖｉｄｅｏ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを用いることもできる。
【００６５】
また、図１に示すメモリセル１００は、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２に、読み出し回路が電気的に接続される。読み出し回路の一例を図３（Ａ）および図３（Ｂ）に示す。
【００６６】
図３（Ａ）に示す読み出し回路１１０は、トランジスタ１１１、トランジスタ１１２、ラッチ回路１１３およびラッチ回路１１４を有する。なお本実施の形態において、トランジスタ１１１およびトランジスタ１１２は、ｐチャネル型トランジスタを用いるものとするが、これに限られることなくｎチャネル型トランジスタを用いてもよい。また本実施の形態において、ラッチ回路１１３およびラッチ回路１１４は、各々２個のインバータで構成されている例を示しているが、これに限られるものではない。
【００６７】
図３（Ａ）に示す読み出し回路１１０において、トランジスタ１１１のゲート電極はプリチャージ信号線ＰＣと、トランジスタ１１１のソース電極は高電位Ｈの電源線と、トランジスタ１１１のドレイン電極は第１の読み出しデータ線ＲＤＬ１と、電気的に接続されている。また、ラッチ回路１１３の一の端子は第１の読み出しデータ線ＲＤＬ１と電気的に接続されている。また、トランジスタ１１２のゲート電極はプリチャージ信号線ＰＣと、トランジスタ１１２のソース電極は高電位Ｈの電源線と、トランジスタ１１２のドレイン電極は第２の読み出しデータ線ＲＤＬ２と、電気的に接続されている。また、ラッチ回路１１４の一の端子は第２の読み出しデータ線ＲＤＬ２と電気的に接続されている。
【００６８】
ラッチ回路１１３およびラッチ回路１１４は、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２に与えられた高電位Ｈまたは低電位Ｌを、ラッチ回路１１３およびラッチ回路１１４の中に保持し、ラッチ回路１１３およびラッチ回路１１４に設けられた電源線から高電位Ｈまたは低電位Ｌを、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２に与えることができる。
【００６９】
読み出し回路１１０は、プリチャージ信号線ＰＣに低電位Ｌを与えることにより、トランジスタ１１１およびトランジスタ１１２がオン状態となり、第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２に高電位Ｈが与えられる（以下、当該動作をプリチャージとも呼ぶ）。同時に、ラッチ回路１１３およびラッチ回路１１４にも、高電位Ｈが保持される。
【００７０】
プリチャージ後、プリチャージ信号線ＰＣに高電位Ｈを与え、トランジスタ１１１およびトランジスタ１１２をオフ状態とすると、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２はトランジスタ１０３を介して第１の電源線１０７と電気的に接続された状態となる。このとき、トランジスタ１０３がオン状態ならば、第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２に低電位Ｌが与えられる。同時に、ラッチ回路１１３およびラッチ回路１１４にも、低電位Ｌが保持される。また、トランジスタ１０３がオフ状態ならば、ラッチ回路１１３およびラッチ回路１１４に保持された高電位Ｈが第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２に与えられ、プリチャージされた高電位Ｈが維持される。
【００７１】
このようにプリチャージ後の第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２の電位の変化によりメモリセル１００に書き込まれたデータを読み出すことができる。
【００７２】
図３（Ｂ）に示す読み出し回路１１５は、トランジスタ１１１、トランジスタ１１２、センスアンプ回路１１７およびセンスアンプ回路１１８を有する。つまり、読み出し回路１１５は、読み出し回路１１０において、ラッチ回路１１３およびラッチ回路１１４の代わりにセンスアンプ回路１１７およびセンスアンプ回路１１８を設けた構成となる。
【００７３】
ここで、センスアンプ回路１１７の第１の端子は第１の読み出しデータ線ＲＤＬ１と電気的に接続され、第２の端子は参照電位Ｖｒｅｆが与えられ、第３の端子はデータ信号が出力される。また、センスアンプ回路１１８の第１の端子は第２の読み出しデータ線ＲＤＬ２と電気的に接続され、第２の端子は参照電位Ｖｒｅｆが与えられ、第３の端子はデータ信号が出力される。ここで、参照電位Ｖｒｅｆは低電位Ｌと高電位Ｈの間の電位、好ましくは中間程度の電位に設定されている。
【００７４】
読み出し回路１１５も読み出し回路１１０の場合と同様に、第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２はプリチャージを行うことができる。プリチャージ後、プリチャージ信号線ＰＣに高電位Ｈを与え、トランジスタ１１１およびトランジスタ１１２をオフ状態とすると、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２はトランジスタ１０３を介して第１の電源線１０７と電気的に接続された状態となる。
【００７５】
このとき、トランジスタ１０３がオン状態ならば、第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２に低電位Ｌが与えられ、センスアンプ回路１１７およびセンスアンプ回路１１８の参照電位Ｖｒｅｆより電位が低くなり、対応するデータ信号がセンスアンプ回路１１７およびセンスアンプ回路１１８から出力される。また、トランジスタ１０３がオフ状態ならば、第１の読み出しデータ線ＲＤＬ１と第２の読み出しデータ線ＲＤＬ２でプリチャージされた高電位Ｈが維持され、センスアンプ回路１１７およびセンスアンプ回路１１８の参照電位Ｖｒｅｆより電位が高いままなので、対応するデータ信号がセンスアンプ回路１１７およびセンスアンプ回路１１８から出力される。
【００７６】
なお、本実施の形態においては、図３（Ａ）に示す読み出し回路１１０を用いるものとする。
【００７７】
図１に示す記憶装置の動作について、図４に示すタイミングチャートを用いて説明する。図４に示す、タイミングチャートは、時刻Ｔ１〜時刻Ｔ１４における、第１の書き込み選択線ＷＳＬ１、第２の書き込み選択線ＷＳＬ２、第１の読み出し選択線ＲＳＬ１、第２の読み出し選択線ＲＳＬ２、第１の書き込みデータ線ＷＤＬ１、第２の書き込みデータ線ＷＤＬ２、第１の読み出しデータ線ＲＤＬ１、第２の読み出しデータ線ＲＤＬ２およびプリチャージ信号線ＰＣの電位を示している。また、ＣＬＫ、ＷＥＮ１、ＷＥＮ２、ＲＥＮ１およびＲＥＮ２は、コントローラ１３から上記配線の接続された駆動回路に送られる信号を表しており、クロック信号ＣＬＫ、第１のライトイネーブル信号ＷＥＮ１、第２のライトイネーブル信号ＷＥＮ２、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２となる。
【００７８】
ここで、第１のライトイネーブル信号ＷＥＮ１および第２のライトイネーブル信号ＷＥＮ２は、書き込み期間を表す信号であり、当該信号が高電位Ｈのときにデータの書き込み動作が行われる。第１のライトイネーブル信号ＷＥＮ１および第２のライトイネーブル信号ＷＥＮ２は、それぞれ第１のプロセッサ１１および第２のプロセッサ１２と対応している。また、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は、読み出し期間を表す信号であり、当該信号が高電位Ｈのときにデータの読み出し動作が行われる。第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は、それぞれ第１のプロセッサ１１および第２のプロセッサ１２と対応している。
【００７９】
図４に示すタイミングチャートは、時刻Ｔ１〜時刻Ｔ７の第１の書き込み・読み出し動作と、時刻Ｔ７〜時刻Ｔ１１の第２の書き込み・読み出し動作と、時刻Ｔ１２〜時刻Ｔ１４の第３の書き込み・読み出し動作と、からなる。ここで、第１乃至第３の書き込み・読み出し動作は、コントローラ１３から入力されるクロック信号ＣＬＫと同期して、連続的に行われる。
【００８０】
なお、本実施の形態において、メモリセル１００のノードＦＧに低電位Ｌが保持されている状態をデータ”０”が保持されている状態とし、メモリセル１００のノードＦＧに高電位Ｈが保持されている状態をデータ”１”が保持されている状態とする。
【００８１】
まず、時刻Ｔ１〜時刻Ｔ７の第１の書き込み・読み出し動作について説明する。第１の書き込み・読み出し動作は、第１のプロセッサ１１からのデータ”１”の書き込み（時刻Ｔ１乃至時刻Ｔ３）と、第１のプロセッサ１１へのデータ”１”の読み出し（時刻Ｔ３乃至時刻Ｔ５）と、第２のプロセッサ１２へのデータ”１”の読み出し（時刻Ｔ５乃至時刻Ｔ７）と、からなる。
【００８２】
第１のプロセッサ１１からのデータ”１”の書き込みでは、時刻Ｔ１〜時刻Ｔ２にかけて、コントローラ１３から第１のライトイネーブル信号ＷＥＮ１として高電位Ｈが与えられ、それに応じて第１の書き込み選択線ＷＳＬ１および第１の書き込みデータ線ＷＤＬ１に高電位Ｈが与えられる。これにより、トランジスタ１０１がオン状態となり、第１の書き込みデータ線ＷＤＬ１の高電位Ｈがトランジスタ１０３のゲート電極（ノードＦＧ）に与えられる。
【００８３】
時刻Ｔ２〜時刻Ｔ３にかけて、第１のライトイネーブル信号ＷＥＮ１は高電位Ｈが維持され、第１の書き込み選択線ＷＳＬ１の電位は低電位Ｌとし、第１の書き込みデータ線ＷＤＬ１の電位は高電位Ｈが維持される。これにより、第１の書き込みデータ線ＷＤＬ１の電位が高電位Ｈの状態でトランジスタ１０１がオフ状態となるので、トランジスタ１０３のゲート電極（ノードＦＧ）に与えられた電位が保持される。よって、トランジスタ１０３のオン状態が維持され、データ”１”が書き込まれたことになる。
【００８４】
また、第１のプロセッサ１１からのデータの書き込みが行われる時刻Ｔ１〜時刻Ｔ３では、第２のプロセッサ１２からのデータの書き込みは行われないので、第２のライトイネーブル信号ＷＥＮ２は低電位Ｌとなり、それに応じて、第２の書き込み選択線ＷＳＬ２も低電位Ｌとなり、トランジスタ１０２はオフ状態となる。このとき、第２の書き込みデータ線ＷＤＬ２の電位は高電位Ｈを維持している。
【００８５】
また、第１のプロセッサ１１からのデータの書き込みが行われる時刻Ｔ１〜時刻Ｔ３では、第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しは行われないので、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は低電位Ｌとなり、それに応じて、第１の読み出し選択線ＲＳＬ１および第２の読み出し選択線ＲＳＬ２も低電位Ｌとなり、トランジスタ１０４およびトランジスタ１０５はオフ状態となる。このとき、プリチャージ信号線ＰＣは高電位Ｈなので、トランジスタ１１１およびトランジスタ１１２がオフ状態となり、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２はフローティング状態となる。
【００８６】
第１のプロセッサ１１へのデータ”１”の読み出しでは、時刻Ｔ３〜時刻Ｔ４にかけて、コントローラ１３から第１のリードイネーブル信号ＲＥＮ１として高電位Ｈが与えられ、それに応じてプリチャージ信号線ＰＣに低電位Ｌが与えられ、第１の読み出し選択線ＲＳＬ１に高電位Ｈが与えられる。プリチャージ信号線ＰＣに低電位Ｌが与えられることにより、トランジスタ１１１を介して第１の読み出しデータ線ＲＤＬ１に高電位Ｈが与えられる。このとき、ラッチ回路１１３に高電位Ｈが保持される。また、第１の読み出し選択線ＲＳＬ１に高電位Ｈが与えられてトランジスタ１０４がオン状態となっている。さらに、時刻Ｔ１〜時刻Ｔ３のデータ”１”の書き込みでトランジスタ１０３もオン状態となっている。
【００８７】
時刻Ｔ４〜時刻Ｔ５にかけて、第１のリードイネーブル信号ＲＥＮ１は高電位Ｈが維持され、プリチャージ信号線ＰＣの電位は高電位Ｈとし、第１の読み出し選択線ＲＳＬ１の電位は高電位Ｈが維持される。これにより第１の読み出しデータ線ＲＤＬ１と第１の電源線１０７が導通するので、第１の読み出しデータ線ＲＤＬ１の電位が低電位Ｌに低下する。このようにメモリセル１００のノードＦＧに書き込まれた電位に応じて第１の読み出しデータ線ＲＤＬ１の電位が与えられることにより、メモリセル１００のデータを読み出すことができる。
【００８８】
第１の読み出しデータ線ＲＤＬ１に与えられた電位は、読み出しデータ信号としてコントローラ１３に送られ、データ”１”が第１のプロセッサ１１に返される。このようにして、第１のプロセッサ１１から書き込まれたデータ”１”が第１のプロセッサ１１に読み出されることになる。
【００８９】
また、第１のプロセッサ１１へのデータの読み出しが行われる時刻Ｔ３〜時刻Ｔ５では、第２のプロセッサ１２へのデータの読み出しは行われないので、第２のリードイネーブル信号ＲＥＮ２は低電位Ｌとなり、それに応じて、第２の読み出し選択線ＲＳＬ２も低電位Ｌとなり、トランジスタ１０５はオフ状態となる。このとき、時刻Ｔ３〜時刻Ｔ４にかけてプリチャージ信号線ＰＣは低電位Ｌになるので、トランジスタ１１２がオン状態となって第２の読み出しデータ線ＲＤＬ２は高電位Ｈになる。
【００９０】
また、第１のプロセッサ１１へのデータの読み出しが行われる時刻Ｔ３〜時刻Ｔ５では、第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みは行われないので、第１のライトイネーブル信号ＷＥＮ１および第２のライトイネーブル信号ＷＥＮ２は低電位Ｌとなり、それに応じて、第１の書き込み選択線ＷＳＬ１および第２の書き込み選択線ＷＳＬ２も低電位Ｌとなり、トランジスタ１０１およびトランジスタ１０２はオフ状態となる。このとき、第１の書き込みデータ線ＷＤＬ１および第２の書き込みデータ線ＷＤＬ２の電位は高電位Ｈを維持している。
【００９１】
第２のプロセッサ１２へのデータ”１”の読み出しでは、時刻Ｔ５〜時刻Ｔ６にかけて、コントローラ１３から第２のリードイネーブル信号ＲＥＮ２として高電位Ｈが与えられ、それに応じてプリチャージ信号線ＰＣに低電位Ｌが与えられ、第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられる。プリチャージ信号線ＰＣに低電位Ｌが与えられることにより、トランジスタ１１２を介して第２の読み出しデータ線ＲＤＬ２に高電位Ｈが与えられる。このとき、ラッチ回路１１４に高電位Ｈが保持される。また、第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられてトランジスタ１０５がオン状態となっている。さらに、時刻Ｔ１〜時刻Ｔ３のデータ”１”の書き込みでトランジスタ１０３もオン状態となっている。
【００９２】
時刻Ｔ６〜時刻Ｔ７にかけて、第２のリードイネーブル信号ＲＥＮ２は高電位Ｈが維持され、プリチャージ信号線ＰＣの電位は高電位Ｈとし、第２の読み出し選択線ＲＳＬ２の電位は高電位Ｈが維持される。これにより第２の読み出しデータ線ＲＤＬ２と第１の電源線１０７が導通するので、第２の読み出しデータ線ＲＤＬ２の電位が低電位Ｌに低下する。このようにメモリセル１００のノードＦＧに書き込まれた電位に応じて第２の読み出しデータ線ＲＤＬ２の電位が与えられることにより、メモリセル１００のデータを読み出すことができる。
【００９３】
第２の読み出しデータ線ＲＤＬ２に与えられた電位は、読み出しデータ信号としてコントローラ１３に送られ、データ”１”が第２のプロセッサ１２に返される。このようにして、第１のプロセッサ１１から書き込まれたデータ”１”が第２のプロセッサ１２に読み出されることになる。
【００９４】
また、第２のプロセッサ１２へのデータの読み出しが行われる時刻Ｔ５〜時刻Ｔ７では、第１のプロセッサ１１へのデータの読み出しは行われないので、第１のリードイネーブル信号ＲＥＮ１は低電位Ｌとなり、それに応じて、第１の読み出し選択線ＲＳＬ１も低電位Ｌとなり、トランジスタ１０４はオフ状態となる。このとき、時刻Ｔ５〜時刻Ｔ６にかけてプリチャージ信号線ＰＣは低電位Ｌになるので、トランジスタ１１１がオン状態となって第１の読み出しデータ線ＲＤＬ１は高電位Ｈになる。
【００９５】
また、第２のプロセッサ１２へのデータの読み出しが行われる時刻Ｔ５〜時刻Ｔ７では、時刻Ｔ３〜時刻Ｔ５の時と同様に第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みは行われない。
【００９６】
図１に示すように、接続されるプロセッサの数に応じてメモリセルのデータ書き込み用トランジスタとデータ読み出し用トランジスタを複数設けることにより、逐次書き込み動作および読み出し動作を行うことができる。
【００９７】
次に、時刻Ｔ７〜時刻Ｔ１１の第２の書き込み・読み出し動作について説明する。第２の書き込み・読み出し動作は、第２のプロセッサ１２からのデータ”０”の書き込み（時刻Ｔ７乃至時刻Ｔ９）と、第１のプロセッサ１１および第２のプロセッサ１２へのデータ”０”の読み出し（時刻Ｔ７乃至時刻Ｔ１１）と、からなる。つまり、第２の書き込み・読み出し動作は、最初に第２のプロセッサ１２からのデータ”０”の書き込みを行う点と、第１のプロセッサ１１および第２のプロセッサ１２へ同時にデータ”０”を読み出す点において、第１の書き込み・読み出し動作と相違する。
【００９８】
第２のプロセッサ１２からのデータ”０”の書き込みでは、時刻Ｔ７〜時刻Ｔ８にかけて、コントローラ１３から第２のライトイネーブル信号ＷＥＮ２として高電位Ｈが与えられ、それに応じて第２の書き込み選択線ＷＳＬ２には高電位Ｈが与えられ、第２の書き込みデータ線ＷＤＬ２に低電位Ｌが与えられる。これにより、トランジスタ１０２がオン状態となり、第２の書き込みデータ線ＷＤＬ２の低電位Ｌがトランジスタ１０３のゲート電極（ノードＦＧ）に与えられる。
【００９９】
時刻Ｔ８〜時刻Ｔ９にかけて、第２のライトイネーブル信号ＷＥＮ２は高電位Ｈが維持され、第２の書き込み選択線ＷＳＬ２の電位は低電位Ｌとし、第２の書き込みデータ線ＷＤＬ２の電位は低電位Ｌが維持される。これにより、第２の書き込みデータ線ＷＤＬ２の電位が低電位Ｌの状態でトランジスタ１０２がオフ状態となるので、トランジスタ１０３のゲート電極（ノードＦＧ）に与えられた電位が保持される。よって、トランジスタ１０３のオフ状態が維持され、データ”０”が書き込まれたことになる。
【０１００】
なお、ノードＦＧに予めデータに対応する電位が保持されている、つまり、データが書き込まれていても、このように新しいデータに対応する電位を与えることで、容易にデータの書き換えを行うことができる。
【０１０１】
また、第２のプロセッサ１２からのデータの書き込みが行われる時刻Ｔ７〜時刻Ｔ９では、第１のプロセッサ１１からのデータの書き込みは行われないので、第１のライトイネーブル信号ＷＥＮ１は低電位Ｌとなり、それに応じて、第１の書き込み選択線ＷＳＬ１も低電位Ｌとなり、トランジスタ１０１はオフ状態となる。このとき、第１の書き込みデータ線ＷＤＬ１の電位は高電位Ｈを維持している。
【０１０２】
また、第２のプロセッサ１２からのデータの書き込みが行われる時刻Ｔ７〜時刻Ｔ９では、時刻Ｔ１〜時刻Ｔ３の時と同様に第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しは行われない。
【０１０３】
第１のプロセッサ１１および第２のプロセッサ１２へのデータ”０”の読み出しでは、時刻Ｔ９〜時刻Ｔ１０にかけて、コントローラ１３から第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２に高電位Ｈが与えられ、それに応じてプリチャージ信号線ＰＣに低電位Ｌが与えられ、第１の読み出し選択線ＲＳＬ１および第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられる。プリチャージ信号線ＰＣに低電位Ｌが与えられることにより、トランジスタ１１１を介して第１の読み出しデータ線ＲＤＬ１に高電位Ｈが与えられ、トランジスタ１１２を介して第２の読み出しデータ線ＲＤＬ２に高電位Ｈが与えられる。このとき、ラッチ回路１１３およびラッチ回路１１４に高電位Ｈが保持される。また、第１の読み出し選択線ＲＳＬ１に高電位Ｈが与えられてトランジスタ１０４がオン状態となっており、第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられてトランジスタ１０５もオン状態となっている。さらに、時刻Ｔ７〜時刻Ｔ９のデータ”０”の書き込みでトランジスタ１０３はオフ状態となっている。
【０１０４】
時刻Ｔ１０〜時刻Ｔ１１にかけて、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は高電位Ｈが維持され、プリチャージ信号線ＰＣの電位は高電位Ｈとし、第１の読み出し選択線ＲＳＬ１および第２の読み出し選択線ＲＳＬ２の電位は高電位Ｈが維持される。ここで時刻Ｔ４〜時刻Ｔ５とは異なり、トランジスタ１０３がオフ状態なので、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２と第１の電源線１０７とは導通しない。よって、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２の電位は高電位Ｈが維持される。このようにメモリセル１００のノードＦＧに書き込まれた電位に応じて第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２の電位が与えられることにより、メモリセル１００のデータを読み出すことができる。
【０１０５】
第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２に与えられた電位は、読み出しデータ信号としてコントローラ１３に送られ、データ”０”が第１のプロセッサ１１および第２のプロセッサ１２に返される。このようにして、第２のプロセッサ１２から書き込まれたデータ”０”が第１のプロセッサ１１および第２のプロセッサ１２に読み出されることになる。
【０１０６】
また、第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しが行われる時刻Ｔ９〜時刻Ｔ１１では、時刻Ｔ３〜時刻Ｔ５の時と同様に第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みは行われない。
【０１０７】
図１に示すように、接続されるプロセッサの数に応じてメモリセルのデータ書き込み用トランジスタとデータ読み出し用トランジスタを複数設けることにより、逐次書き込み動作および読み出し動作を行い、且つ複数のプロセッサに同時に読み出しを行うことができる。
【０１０８】
次に、時刻Ｔ１２〜時刻Ｔ１４の第３の書き込み・読み出し動作について説明する。第３の書き込み・読み出し動作は、第１のプロセッサ１１からのデータ”１”の書き込みおよび第１のプロセッサ１１および第２のプロセッサ１２へのデータ”１”の読み出しからなる。つまり、第３の書き込み・読み出し動作は、第１の書き込み・読み出し動作における、第１のプロセッサ１１からのデータ”１”の書き込み（時刻Ｔ１乃至時刻Ｔ３）と、第１のプロセッサ１１へのデータ”１”の読み出し（時刻Ｔ３乃至時刻Ｔ５）と、第２のプロセッサ１２へのデータ”１”の読み出し（時刻Ｔ５乃至時刻Ｔ７）と、を全て同時に行うものである。
【０１０９】
第１のプロセッサ１１からのデータ”１”の書き込みでは、時刻Ｔ１２〜時刻Ｔ１３にかけて、コントローラ１３から第１のライトイネーブル信号ＷＥＮ１として高電位Ｈが与えられ、それに応じて第１の書き込み選択線ＷＳＬ１および第１の書き込みデータ線ＷＤＬ１に高電位Ｈが与えられる。これにより、トランジスタ１０１がオン状態となり、第１の書き込みデータ線ＷＤＬ１の高電位Ｈがトランジスタ１０３のゲート電極（ノードＦＧ）に与えられる。
【０１１０】
このとき、第１のプロセッサ１１および第２のプロセッサ１２へのデータ”１”の読み出しでは、時刻Ｔ１２〜時刻Ｔ１３にかけて、コントローラ１３から第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２に高電位Ｈが与えられ、それに応じてプリチャージ信号線ＰＣに低電位Ｌが与えられ、第１の読み出し選択線ＲＳＬ１および第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられる。プリチャージ信号線ＰＣに低電位Ｌが与えられることにより、トランジスタ１１１を介して第１の読み出しデータ線ＲＤＬ１に高電位Ｈが与えられ、トランジスタ１１２を介して第２の読み出しデータ線ＲＤＬ２に高電位Ｈが与えられる。このとき、ラッチ回路１１３およびラッチ回路１１４に高電位Ｈが保持される。また、第１の読み出し選択線ＲＳＬ１に高電位Ｈが与えられてトランジスタ１０４がオン状態となっており、第２の読み出し選択線ＲＳＬ２に高電位Ｈが与えられてトランジスタ１０５もオン状態となっている。さらに、同時に行われるデータ”１”の書き込みでトランジスタ１０３もオン状態となる。
【０１１１】
時刻Ｔ１３〜時刻Ｔ１４にかけて、第１のライトイネーブル信号ＷＥＮ１は高電位Ｈが維持され、第１の書き込み選択線ＷＳＬ１の電位は低電位Ｌとし、第１の書き込みデータ線ＷＤＬ１の電位は高電位Ｈが維持される。これにより、第１の書き込みデータ線ＷＤＬ１の電位が高電位Ｈの状態でトランジスタ１０１がオフ状態となるので、トランジスタ１０３のゲート電極（ノードＦＧ）に与えられた電位が保持される。よって、トランジスタ１０３のオン状態が維持され、データ”１”が書き込まれたことになる。
【０１１２】
このとき、時刻Ｔ１３〜時刻Ｔ１４にかけて、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は高電位Ｈが維持され、プリチャージ信号線ＰＣの電位は高電位Ｈとし、第１の読み出し選択線ＲＳＬ１および第２の読み出し選択線ＲＳＬ２の電位は高電位Ｈが維持される。これにより第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２と第１の電源線１０７が導通するので、第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２の電位が低電位Ｌに低下する。このようにメモリセル１００のノードＦＧに書き込まれた電位に応じて第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２の電位が与えられることにより、メモリセル１００のデータを読み出すことができる。
【０１１３】
第１の読み出しデータ線ＲＤＬ１および第２の読み出しデータ線ＲＤＬ２に与えられた電位は、読み出しデータ信号としてコントローラ１３に送られ、データ”１”が第１のプロセッサ１１および第２のプロセッサ１２に返される。このようにして、第１のプロセッサ１１から書き込まれたデータ”１”が第１のプロセッサ１１および第２のプロセッサ１２に読み出されることになる。
【０１１４】
また、第１のプロセッサ１１からのデータの書き込みが行われる時刻Ｔ１２〜時刻Ｔ１４では、時刻Ｔ１〜時刻Ｔ３の時と同様に第２のプロセッサ１２からのデータの書き込みは行われない。
【０１１５】
図１に示すように、接続されるプロセッサの数に応じてメモリセルのデータ書き込み用トランジスタとデータ読み出し用トランジスタを複数設けることにより、書き込み動作および読み出し動作を同時に行い、且つ複数のプロセッサに同時に読み出しを行うことができる。
【０１１６】
次に、図１に示す複数のメモリセル１００からなるメモリセルアレイ１２０、メモリセルアレイ１２０を有する記憶装置、およびそれらの動作について、図５および図６を参照して説明する。なお、図５に示すメモリセルアレイ１２０は、図２に示す半導体装置において、記憶装置１４として用いることができる。
【０１１７】
図５は、（ｍ×ｎ）個のメモリセル１００を有するメモリセルアレイ１２０のブロック図の一例である。ここで、図５中のメモリセル１００の構成は、図１と同様である。
【０１１８】
図５に示す記憶装置は、メモリセル１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ１２０を有する（ｍ、ｎは２以上の整数）。メモリセルアレイ１２０中には、行方向に延設された、ｍ本の第１の書き込み選択線ＷＳＬ１＿１〜ＷＳＬ１＿ｍと、ｍ本の第２の書き込み選択線ＷＳＬ２＿１〜ＷＳＬ２＿ｍと、ｍ本の第１の読み出し選択線ＲＳＬ１＿１〜ＲＳＬ１＿ｍと、ｍ本の第２の読み出し選択線ＲＳＬ２＿１〜ＲＳＬ２＿ｍと、を有する。また、メモリセルアレイ１２０中には、列方向に延設された、ｎ本の第１の書き込みデータ線ＷＤＬ１＿１〜ＷＤＬ１＿ｎと、ｎ本の第２の書き込みデータ線ＷＤＬ２＿１〜ＷＤＬ２＿ｎと、ｎ本の第１の読み出しデータ線ＲＤＬ１＿１〜ＲＤＬ１＿ｎと、ｎ本の第２の読み出しデータ線ＲＤＬ２＿１〜ＲＤＬ２＿ｎと、を有する。なお、これらの配線は、図１と同じようにメモリセル１００が含む各素子と電気的に接続される。ただし、行方向に延設された配線は、行方向に配列された複数のメモリセル１００どうしで共有されており、列方向に延設された配線は、列方向に配列された複数のメモリセル１００どうしで共有されている。
【０１１９】
ただし、図５では、図１に示す第１の電源線１０７および第２の電源線１０８は、図の理解が容易になるように省略している。もちろん、図１に示すように列方向に延設される第１の電源線１０７および第２の電源線１０８を、列方向に配列された複数のメモリセル１００どうしで共有することができる。また、第１の電源線１０７および第２の電源線１０８を行方向に延設し、行方向に配列された複数のメモリセル１００どうしで共有することもできる。
【０１２０】
また、ｍ本の第１の書き込み選択線ＷＳＬ１＿１〜ＷＳＬ１＿ｍは、第１の駆動回路１２１に電気的に接続され、ｍ本の第２の書き込み選択線ＷＳＬ２＿１〜ＷＳＬ２＿ｍは、第２の駆動回路１２２に電気的に接続され、ｍ本の第１の読み出し選択線ＲＳＬ１＿１〜ＲＳＬ１＿ｍは、第３の駆動回路１２３に電気的に接続され、ｍ本の第２の読み出し選択線ＲＳＬ２＿１〜ＲＳＬ２＿ｍは、第４の駆動回路１２４に電気的に接続される。
【０１２１】
また、ｎ本の第１の書き込みデータ線ＷＤＬ１＿１〜ＷＤＬ１＿ｎは、第５の駆動回路１２５に電気的に接続され、ｎ本の第２の書き込みデータ線ＷＤＬ２＿１〜ＷＤＬ２＿ｎは、第６の駆動回路１２６に電気的に接続され、ｎ本の第１の読み出しデータ線ＲＤＬ１＿１〜ＲＤＬ１＿ｎは、第７の駆動回路１２７に電気的に接続され、ｎ本の第２の読み出しデータ線ＲＤＬ２＿１〜ＲＤＬ２＿ｎは、第８の駆動回路１２８に電気的に接続される。
【０１２２】
ここで、第１の駆動回路１２１は、第１のプロセッサ１１のデータ書き込みの指示に従ってコントローラ１３から送られる、第１のライトイネーブル信号ＷＥＮ１と第１の書き込みアドレス信号ａｄｄ（Ｗ）１の値に応じて、第１の書き込み選択線ＷＳＬ１＿１〜ＷＳＬ１＿ｍに適切な電位を与える。また、第２の駆動回路１２２は、第２のプロセッサ１２のデータ書き込みの指示に従ってコントローラ１３から送られる、第２のライトイネーブル信号ＷＥＮ２と第２の書き込みアドレス信号ａｄｄ（Ｗ）２の値に応じて、第２の書き込み選択線ＷＳＬ２＿１〜ＷＳＬ２＿ｍに適切な電位を与える。また、第３の駆動回路１２３は、第１のプロセッサ１１のデータ読み出しの指示に従ってコントローラ１３から送られる、第１のリードイネーブル信号ＲＥＮ１と第１の読み出しアドレス信号ａｄｄ（Ｒ）１の値に応じて、第１の読み出し選択線ＲＳＬ１＿１〜ＲＳＬ１＿ｍに適切な電位を与える。また、第４の駆動回路１２４は、第２のプロセッサ１２のデータ読み出しの指示に従ってコントローラ１３から送られる、第２のリードイネーブル信号ＲＥＮ２と第２の読み出しアドレス信号ａｄｄ（Ｒ）２の値に応じて、第２の読み出し選択線ＲＳＬ２＿１〜ＲＳＬ２＿ｍに適切な電位を与える。
【０１２３】
また、第５の駆動回路１２５は、第１のプロセッサ１１のデータ書き込みの指示に従ってコントローラ１３から送られる、第１のライトイネーブル信号ＷＥＮ１と第１の書き込みデータ信号ｄａｔａ（Ｗ）１の値に応じて、第１の書き込みデータ線ＷＤＬ１＿１〜ＷＤＬ１＿ｎに適切な電位を与える。また、第６の駆動回路１２６は、第２のプロセッサ１２のデータ書き込みの指示に従ってコントローラ１３から送られる、第２のライトイネーブル信号ＷＥＮ２と第２の書き込みデータ信号ｄａｔａ（Ｗ）２の値に応じて、第２の書き込みデータ線ＷＤＬ２＿１〜ＷＤＬ２＿ｎに適切な電位を与える。また、第７の駆動回路１２７は、第１のプロセッサ１１のデータ読み出しの指示に従ってコントローラ１３から送られる、第１のリードイネーブル信号ＲＥＮ１の値に応じて、プリチャージ信号線ＰＣに低電位Ｌを与え、第１の読み出しデータ線ＲＤＬ１＿１〜ＲＤＬ１＿ｎのプリチャージを行う。また、プリチャージ後読み出しにより得られた第１の読み出しデータ線ＲＤＬ１＿１〜ＲＤＬ１＿ｎの電位を第１の読み出しデータ信号ｄａｔａ（Ｒ）１としてコントローラ１３に返す。また、第８の駆動回路１２８は、第２のプロセッサ１２のデータ読み出しの指示に従ってコントローラ１３から送られる、第２のリードイネーブル信号ＲＥＮ２の値に応じて、プリチャージ信号線ＰＣに低電位Ｌを与え、第２の読み出しデータ線ＲＤＬ２＿１〜ＲＤＬ２＿ｎのプリチャージを行う。また、プリチャージ後読み出しにより得られた第２の読み出しデータ線ＲＤＬ２＿１〜ＲＤＬ２＿ｎの電位を第２の読み出しデータ信号ｄａｔａ（Ｒ）２としてコントローラ１３に返す。
【０１２４】
なお、図３（Ａ）および図３（Ｂ）に示す読み出し回路を用いる場合、第７の駆動回路１２７と第８の駆動回路１２８とで、別々に読み出し回路を設けても良いし、プリチャージ信号線ＰＣを共有して読み出し回路を設けても良い。本実施の形態においては、第７の駆動回路１２７と第８の駆動回路１２８とで、読み出し回路のプリチャージ信号線を共有する。
【０１２５】
ただし、第１の駆動回路１２１乃至第８の駆動回路１２８の構成は上記に限定されるものではなく、例えば、第１の駆動回路１２１乃至第８の駆動回路１２８を設ける位置を変えても良いし、第１の駆動回路１２１乃至第８の駆動回路１２８のうち複数の駆動回路の機能を一つの駆動回路にまとめる構成としても良い。
【０１２６】
図５に示す記憶装置の動作について、図６に示すタイミングチャートを用いて説明する。図６に示すタイミングチャートは、時刻Ｔ１〜時刻Ｔ５における、第１の書き込み選択線ＷＳＬ１、第２の書き込み選択線ＷＳＬ２、第１の読み出し選択線ＲＳＬ１、第２の読み出し選択線ＲＳＬ２、第１の書き込みデータ線ＷＤＬ１、第２の書き込みデータ線ＷＤＬ２、第１の読み出しデータ線ＲＤＬ１、第２の読み出しデータ線ＲＤＬ２およびプリチャージ信号線ＰＣの電位を示している。また、ＣＬＫ、ＷＥＮ１、ＷＥＮ２、ＲＥＮ１およびＲＥＮ２は、図４に示すタイミングチャートの信号と同様である。また、ａｄｄ（Ｗ）１、ａｄｄ（Ｗ）２、ａｄｄ（Ｒ）１およびａｄｄ（Ｒ）２は、第１の書き込みアドレス信号ａｄｄ（Ｗ）１、第２の書き込みアドレス信号ａｄｄ（Ｗ）２、第１の読み出しアドレス信号ａｄｄ（Ｒ）１および第２の読み出しアドレス信号ａｄｄ（Ｒ）２を表している。また、タイミングチャート中の書き込みアドレス信号および読み出しアドレス信号中の数字は、当該信号により選択される行数を表しており、×印は当該アドレス信号において配線が選択されないことを表している。
【０１２７】
なお、ここでは説明を簡単にするため、メモリセル１００が２（行）×２（列）に配列されたメモリセルアレイ１２０を例にとって説明を行う。また、タイミングチャート中の配線の名称の後ろに付されている＿１、＿２は、各配線の行数または列数を表している。また、下記において、第ｋ行ｎ列のメモリセル１００の構成を示す際に［ｋ，ｎ］の表記を行う場合がある。
【０１２８】
メモリセルアレイ１２０は、第１のプロセッサ１１および第２のプロセッサ１２について、それぞれ行ごとに書き込み動作および読み出し動作を行う。図６に示すタイミングチャートでは、まず、第１のプロセッサ１１が第１行目のメモリセルに書き込みを行い、同時に第２のプロセッサ１２が第２行目のメモリセルに書き込みを行う。書き込み終了後、第１のプロセッサ１１が第１行目のメモリセルから読み出しを行い、同時に第２のプロセッサ１２が第２行目のメモリセルから読み出しを行う。
【０１２９】
より具体的に図６に示すタイミングチャートは、まず、時刻Ｔ１〜時刻Ｔ３にかけて、第１のプロセッサ１１から第１行第１列のメモリセル１００［１，１］にデータ”１”の書き込み、第１のプロセッサ１１から第１行第２列のメモリセル１００［１，２］にデータ”０”の書き込み、第２のプロセッサ１２から第２行第１列のメモリセル１００［２，１］にデータ”０”の書き込み、および第２のプロセッサ１２から第２行第２列のメモリセル１００［２，２］にデータ”１”の書き込みを同時に行う。次に、時刻Ｔ３〜時刻Ｔ５にかけて、第１のプロセッサ１１への第１行第１列のメモリセル１００［１，１］のデータ”１”の読み出し、第１のプロセッサ１１への第１行第２列のメモリセル１００［１，２］のデータ”０”の読み出し、第２のプロセッサ１２への第２行第１列のメモリセル１００［２，１］のデータ”０”の読み出し、および第２のプロセッサ１２への第２行第２列のメモリセル１００［２，２］のデータ”１”の読み出しを同時に行う。ここで、上記書き込み動作および読み出し動作は、コントローラ１３から入力されるクロック信号ＣＬＫと同期して、連続的に行われる。以下、図６に示すタイミングチャートに沿って詳しい動作の説明を行う。
【０１３０】
まず、時刻Ｔ１〜時刻Ｔ２にかけて、コントローラ１３から、第１のライトイネーブル信号ＷＥＮ１として高電位Ｈと、第１の書き込み選択線ＷＳＬ１＿１が選択される第１の書き込みアドレス信号ａｄｄ（Ｗ）１と、が第１の駆動回路１２１に与えられ、第２のライトイネーブル信号ＷＥＮ２として高電位Ｈと、第２の書き込み選択線ＷＳＬ２＿２が選択される第２の書き込みアドレス信号ａｄｄ（Ｗ）２と、が第２の駆動回路１２２に与えられる。これらに応じて、第１の書き込み選択線ＷＳＬ１＿１および第２の書き込み選択線ＷＳＬ２＿２に高電位Ｈが与えられ、第１の書き込み選択線ＷＳＬ１＿２および第２の書き込み選択線ＷＳＬ２＿１に低電位Ｌが与えられる。これにより、トランジスタ１０１［１，１］、トランジスタ１０１［１，２］、トランジスタ１０２［２，１］およびトランジスタ１０２［２，２］がオン状態となり、トランジスタ１０１［２，１］、トランジスタ１０１［２，２］、トランジスタ１０２［１，１］およびトランジスタ１０２［１，２］がオフ状態となる。
【０１３１】
また、このとき、コントローラ１３から、第１のライトイネーブル信号ＷＥＮ１として高電位Ｈと、第１の書き込みデータ信号ｄａｔａ（Ｗ）１と、が第５の駆動回路１２５に与えられ、第２のライトイネーブル信号ＷＥＮ２として高電位Ｈと、第２の書き込みデータ信号ｄａｔａ（Ｗ）２と、が第６の駆動回路１２６に与えられる。これらに応じて、第１の書き込みデータ線ＷＤＬ１＿１および第２の書き込みデータ線ＷＤＬ２＿２に高電位Ｈが与えられ、第１の書き込みデータ線ＷＤＬ１＿２および第２の書き込みデータ線ＷＤＬ２＿１に低電位Ｌが与えられる。上記により、第１の書き込みデータ線ＷＤＬ１＿１の高電位Ｈはオン状態のトランジスタ１０１［１，１］を介してノードＦＧ［１，１］に与えられ、第２の書き込みデータ線ＷＤＬ２＿２の高電位Ｈはオン状態のトランジスタ１０２［２，２］を介してノードＦＧ［２，２］に与えられる。また、第１の書き込みデータ線ＷＤＬ１＿２の低電位Ｌはオン状態のトランジスタ１０１［１，２］を介してノードＦＧ［１，２］に与えられ、第２の書き込みデータ線ＷＤＬ２＿１の低電位Ｌはオン状態のトランジスタ１０２［２，１］を介してノードＦＧ［２，１］に与えられる。なおこのとき、第１行目のメモリセル１００のトランジスタ１０２と、第２行目のメモリセル１００のトランジスタ１０１はオフ状態となっているので、余計な電位がそれぞれのメモリセル１００のノードＦＧに与えられるのを防ぐことができる。
【０１３２】
時刻Ｔ２〜時刻Ｔ３にかけて、第１のライトイネーブル信号ＷＥＮ１および第２のライトイネーブル信号ＷＥＮ２は高電位Ｈが維持され、第１の書き込みアドレス信号ａｄｄ（Ｗ）１および第２の書き込みアドレス信号ａｄｄ（Ｗ）２も維持される。ここで、第１の書き込み選択線ＷＳＬ１＿１、第１の書き込み選択線ＷＳＬ１＿２、第２の書き込み選択線ＷＳＬ２＿１および第２の書き込み選択線ＷＳＬ２＿２の電位は低電位Ｌとなる。その一方で第１の書き込みデータ線ＷＤＬ１＿１、第１の書き込みデータ線ＷＤＬ１＿２、第２の書き込みデータ線ＷＤＬ２＿１および第２の書き込みデータ線ＷＤＬ２＿２の電位は維持される。これにより、第１の書き込みデータ線ＷＤＬ１＿１の電位が保持された状態でトランジスタ１０１［１，１］がオフ状態となるので、ノードＦＧ［１，１］に与えられた電位が保持される。これは、トランジスタ１０１［１，２］、トランジスタ１０２［２，１］およびトランジスタ１０２［２，２］についても同様である。このようにして、メモリセル１００［１，１］にデータ”１”が、メモリセル１００［１，２］にデータ”０”が、メモリセル１００［２，１］にデータ”０”が、メモリセル１００［２，２］にデータ”１”が書き込まれる。
【０１３３】
また、第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みが行われる時刻Ｔ１〜時刻Ｔ３では、図４に示すタイミングチャート時刻Ｔ１〜時刻Ｔ３と同様に、第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しは行われない。
【０１３４】
図１に示すように、接続されるプロセッサの数に応じてメモリセルのデータ書き込み用トランジスタとデータ読み出し用トランジスタを複数設けることにより、メモリセルアレイの異なる行のメモリセルに同時に書き込み動作を行うことができる。
【０１３５】
次に、時刻Ｔ３〜時刻Ｔ４にかけて、コントローラ１３から、第１のリードイネーブル信号ＲＥＮ１として高電位Ｈと、第１の読み出し選択線ＲＳＬ１＿１が選択される第１の読み出しアドレス信号ａｄｄ（Ｒ）１と、が第３の駆動回路１２３に与えられ、第２のリードイネーブル信号ＲＥＮ２として高電位Ｈと、第２の読み出し選択線ＲＳＬ２＿２が選択される第２の読み出しアドレス信号ａｄｄ（Ｒ）２と、が第４の駆動回路１２４に与えられる。これらに応じて、第１の読み出し選択線ＲＳＬ１＿１および第２の読み出し選択線ＲＳＬ２＿２に高電位Ｈが与えられ、第１の読み出し選択線ＲＳＬ１＿２および第２の読み出し選択線ＲＳＬ２＿１に低電位Ｌが与えられる。これにより、トランジスタ１０４［１，１］、トランジスタ１０４［１，２］、トランジスタ１０５［２，１］およびトランジスタ１０５［２，２］がオン状態となり、トランジスタ１０４［２，１］、トランジスタ１０４［２，２］、トランジスタ１０５［１，１］およびトランジスタ１０５［１，２］がオフ状態となる。
【０１３６】
また、このとき、コントローラ１３から、第１のリードイネーブル信号ＲＥＮ１として高電位Ｈが第７の駆動回路１２７に与えられ、第２のリードイネーブル信号ＲＥＮ２として高電位Ｈが第８の駆動回路１２８に与えられる。これらに応じて、プリチャージ信号線ＰＣに低電位Ｌが与えられることにより、第１の読み出しデータ線ＲＤＬ１＿１、第１の読み出しデータ線ＲＤＬ１＿２、第２の読み出しデータ線ＲＤＬ２＿１および第２の読み出しデータ線ＲＤＬ２＿２に高電位Ｈが与えられる。このとき、各配線に電気的に接続されたラッチ回路に高電位Ｈが保持される。
【０１３７】
時刻Ｔ４〜時刻Ｔ５にかけて、第１のリードイネーブル信号ＲＥＮ１および第２のリードイネーブル信号ＲＥＮ２は高電位Ｈが維持され、第１の読み出しアドレス信号ａｄｄ（Ｒ）１および第２の読み出しアドレス信号ａｄｄ（Ｒ）２も維持される。プリチャージ信号線ＰＣの電位は高電位Ｈとなり、第１の読み出し選択線ＲＳＬ１＿１、第１の読み出し選択線ＲＳＬ１＿２、第２の読み出し選択線ＲＳＬ２＿１および第２の読み出し選択線ＲＳＬ２＿２の電位は維持される。ここでトランジスタ１０３［１，１］およびトランジスタ１０３［２，２］はオン状態なので、第１の読み出しデータ線ＲＤＬ１＿１および第２の読み出しデータ線ＲＤＬ２＿２と第１の電源線１０７とが導通する。これにより、第１の読み出しデータ線ＲＤＬ１＿１および第２の読み出しデータ線ＲＤＬ２＿２の電位が低電位Ｌに低下する。一方、トランジスタ１０３［１，２］およびトランジスタ１０３［２，１］はオフ状態なので、第１の読み出しデータ線ＲＤＬ１＿２および第２の読み出しデータ線ＲＤＬ２＿１と第１の電源線１０７とが導通しない。これにより、第１の読み出しデータ線ＲＤＬ１＿２および第２の読み出しデータ線ＲＤＬ２＿１の電位が高電位Ｈで維持される。このようにそれぞれのメモリセル１００のノードＦＧに書き込まれた電位に応じて第１の読み出しデータ線ＲＤＬ１＿１、第１の読み出しデータ線ＲＤＬ１＿２、第２の読み出しデータ線ＲＤＬ２＿１および第２の読み出しデータ線ＲＤＬ２＿２の電位が与えられることにより、それぞれのメモリセル１００のデータを読み出すことができる。
【０１３８】
第１の読み出しデータ線ＲＤＬ１＿１および第１の読み出しデータ線ＲＤＬ１＿２に与えられた電位は、第７の駆動回路１２７を介して読み出しデータ信号ｄａｔａ（Ｒ）１としてコントローラ１３に送られ、メモリセル１００［１，１］に対応するデータ”１”およびメモリセル１００［１，２］に対応するデータ”０”が第１のプロセッサ１１に返される。また、第２の読み出しデータ線ＲＤＬ２＿１および第２の読み出しデータ線ＲＤＬ２＿２に与えられた電位は、第８の駆動回路１２８を介して読み出しデータ信号ｄａｔａ（Ｒ）２としてコントローラ１３に送られ、メモリセル１００［２，１］に対応するデータ”０”およびメモリセル１００［２，２］に対応するデータ”１”が第２のプロセッサ１２に返される。
【０１３９】
このようにして、時刻Ｔ１〜時刻Ｔ３に第１のプロセッサ１１および第２のプロセッサ１２から書き込まれたそれぞれのデータが、時刻Ｔ３〜時刻Ｔ５に第１のプロセッサ１１および第２のプロセッサ１２に読み出されることになる。
【０１４０】
また、第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しが行われる時刻Ｔ３〜時刻Ｔ５では、図４に示すタイミングチャート時刻Ｔ１〜時刻Ｔ３と同様に、第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みは行われない。
【０１４１】
図１に示すように、接続されるプロセッサの数に応じてメモリセルのデータ書き込み用トランジスタとデータ読み出し用トランジスタを複数設けることにより、メモリセルアレイの異なる行のメモリセルに同時に読み出し動作を行うことができる。
【０１４２】
なお、図６に示すタイミングチャートにおいては、書き込み動作の後に読み出し動作を行ったが、図４に示すタイミングチャートにおいて時刻Ｔ１２〜時刻Ｔ１４で行ったように書き込み動作と読み出し動作を同時に行うこともできる。
【０１４３】
以上のように、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて、複数のプロセッサに共有される記憶装置のデータ書き込み用トランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができるワイドバンドギャップ半導体材料を用いることで、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【０１４４】
また、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを備えた、複数のプロセッサに共有される記憶装置とする。これにより、少なくともデュアルポート型のＳＲＡＭのメモリセルより素子数を削減することができるので、メモリセルの占有面積を低減し、容易に当該記憶装置の大容量化を図ることができる。
【０１４５】
また、複数のプロセッサにおいて上記記憶装置を共有する半導体装置を提供することができる。
【０１４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４７】
（実施の形態２）
本実施の形態では、先の実施の形態に示す記憶装置とは異なる構成の記憶装置およびその動作について、図７乃至図９を参照して説明する。
【０１４８】
図７は、（ｍ×ｎ）個のメモリセル１５０を有するメモリセルアレイ１７０のブロック図の一例である。また、図７中のメモリセル１５０の構成を図８に示す。なお、図７に示すメモリセルアレイ１７０は、先の実施の形態と同様に、図２に示す半導体装置において、記憶装置１４として用いることができる。
【０１４９】
図５に示す記憶装置は、第１のプロセッサ１１に対して、ｍ本の第１の書き込み選択線ＷＳＬ１＿１〜ＷＳＬ１＿ｍと、ｎ本の第１の書き込みデータ線ＷＤＬ１＿１〜ＷＤＬ１＿ｎと、第１の駆動回路１２１と、第５の駆動回路１２５と、が設けられていた。また、第２のプロセッサ１２に対して、ｍ本の第２の書き込み選択線ＷＳＬ２＿１〜ＷＳＬ２＿ｍと、ｎ本の第２の書き込みデータ線ＷＤＬ２＿１〜ＷＤＬ２＿ｎと、第２の駆動回路１２２と、第６の駆動回路１２６と、が設けられていた。
【０１５０】
これに対して、図７に示す記憶装置は、ｍ本の書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｍと、ｎ本の書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎと、ｍ本の書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｍと電気的に接続された第１の駆動回路１７１と、ｎ本の書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎと電気的に接続された第２の駆動回路１７２と、が設けられている。つまり、図７に示す記憶装置では、書き込み用の配線および駆動回路が図５に示す記憶装置の半分となっている。
【０１５１】
さらに、第１の駆動回路１７１はアドレス信号セレクタ１８１と、第２の駆動回路１７２はデータ信号セレクタ１８２と、電気的に接続されている。ここで、アドレス信号セレクタ１８１は、第１のプロセッサ１１および第２のプロセッサ１２から送られるアドレス信号およびライトイネーブル信号を第１のプロセッサ１１のタイミングと第２のプロセッサ１２のタイミングに分けて第１の駆動回路１７１に出力する機能を有する。また、データ信号セレクタ１８２は、第１のプロセッサ１１および第２のプロセッサ１２から送られるデータ信号およびライトイネーブル信号を第１のプロセッサ１１のタイミングと第２のプロセッサ１２のタイミングに分けて第２の駆動回路１７２に出力する機能を有する。
【０１５２】
つまり、第１のプロセッサ１１および第２のプロセッサ１２のデータ書き込みの指示に従ってコントローラ１３から送られる、第１のライトイネーブル信号ＷＥＮ１、第２のライトイネーブル信号ＷＥＮ２、第１の書き込みアドレス信号ａｄｄ（Ｗ）１、および第２の書き込みアドレス信号ａｄｄ（Ｗ）２は、アドレス信号セレクタ１８１に送られる。そこで、第１のプロセッサ１１の信号を送るタイミングと第２のプロセッサ１２の信号を送るタイミングに分けて、ライトイネーブル信号ＷＥＮおよび書き込みアドレス信号ａｄｄ（Ｗ）が第１の駆動回路１７１に送られ、書き込み選択線ＷＳＬ＿１〜ＷＳＬ＿ｍに適切な電位を与える。
【０１５３】
また、同様に、第１のプロセッサ１１および第２のプロセッサ１２のデータ書き込みの指示に従ってコントローラ１３から送られる、第１のライトイネーブル信号ＷＥＮ１、第２のライトイネーブル信号ＷＥＮ２、第１の書き込みデータ信号ｄａｔａ（Ｗ）１、および第２の書き込みデータ信号ｄａｔａ（Ｗ）２は、データ信号セレクタ１８２に送られる。そこで、第１のプロセッサ１１の信号を送るタイミングと第２のプロセッサ１２の信号を送るタイミングに分けて、ライトイネーブル信号ＷＥＮおよび書き込みデータ信号ｄａｔａ（Ｗ）が第２の駆動回路１７２に送られ、書き込みデータ線ＷＤＬ＿１〜ＷＤＬ＿ｎに適切な電位を与える。
【０１５４】
これらの相違点に応じて、メモリセル１００で二つ設けられていたデータ書き込み用トランジスタ１０１および１０２が、メモリセル１５０ではトランジスタ１５２だけになっている。なお、ここでトランジスタ１５２はトランジスタ１０１およびトランジスタ１０２と同様のものを用いる。また、トランジスタ１０１およびトランジスタ１０２と同様に、トランジスタ１５２のドレイン電極（またはソース電極）はノードＦＧと電気的に接続されており、ゲート電極は書き込み選択線ＷＳＬと電気的に接続されており、ソース電極（またはドレイン電極）は書き込みデータ線ＷＤＬと電気的に接続されている。なお、メモリセル１５０の他の構成については、メモリセル１００と同様なので、詳細については、先の実施の形態の記載を参酌することができる。
【０１５５】
また、図７に示す記憶装置の他の構成については、図５に示す記憶装置と同様なので、詳細については、先の実施の形態の記載を参酌することができる。
【０１５６】
なお、図７に示すブロック図においては、アドレス信号セレクタ１８１とデータ信号セレクタ１８２とを分けて設けているが、本実施の形態はこれに限られるものではない。例えば、アドレス信号セレクタ１８１とデータ信号セレクタ１８２とを一つにまとめる構成としても良い。また、図７に示すブロック図においては、アドレス信号セレクタ１８１とデータ信号セレクタ１８２と、を記憶装置の内部に設ける構成としているが、本実施の形態はこれに限られるものではない。例えば、アドレス信号セレクタ１８１とデータ信号セレクタ１８２が記憶装置１４の外部に設けられる構成としても良い。
【０１５７】
図７に示す記憶装置の動作について、図９に示すタイミングチャートを用いて説明する。なお、ここでは説明を簡単にするため、メモリセル１００が２（行）×２（列）に配列されたメモリセルアレイ１７０を例にとって説明を行う。
【０１５８】
メモリセルアレイ１７０は、第１のプロセッサ１１および第２のプロセッサ１２について、それぞれ行ごとに書き込み動作および読み出し動作を行う。図９に示すタイミングチャートでは、まず、第１のプロセッサ１１が第１行目のメモリセルに書き込みを行い、次に第２のプロセッサ１２が第２行目のメモリセルに書き込みを行う。書き込み終了後、第１のプロセッサ１１が第１行目のメモリセルから読み出しを行い、同時に第２のプロセッサ１２が第２行目のメモリセルから読み出しを行う。
【０１５９】
より具体的に図９に示すタイミングチャートは、まず、第１のプロセッサ１１の信号を送るタイミングの時刻Ｔ１〜時刻Ｔ３にかけて、第１のプロセッサ１１の指示に従って、第１行第１列のメモリセル１００［１，１］にデータ”１”を、第１行第２列のメモリセル１００［１，２］にデータ”０”を書き込む。次に、第２のプロセッサ１２の信号を送るタイミングの時刻Ｔ３〜時刻Ｔ５にかけて、第２のプロセッサ１２の指示に従って、第２行第１列のメモリセル１００［２，１］にデータ”０”を、第２行第２列のメモリセル１００［２，２］にデータ”１”を書き込む。次に、時刻Ｔ５〜時刻Ｔ７にかけて、第１のプロセッサ１１への第１行第１列のメモリセル１００［１，１］のデータ”１”の読み出し、第１のプロセッサ１１への第１行第２列のメモリセル１００［１，２］のデータ”０”の読み出し、第２のプロセッサ１２への第２行第１列のメモリセル１００［２，１］のデータ”０”の読み出し、および第２のプロセッサ１２への第２行第２列のメモリセル１００［２，２］のデータ”１”の読み出しを同時に行う。ここで、上記書き込み動作および読み出し動作は、コントローラ１３から入力されるクロック信号ＣＬＫと同期して、連続的に行われる。以下、図９に示すタイミングチャートに沿って詳しい動作の説明を行う。
【０１６０】
まず、時刻Ｔ１〜時刻Ｔ２にかけて、アドレス信号セレクタ１８１から、ライトイネーブル信号ＷＥＮとして高電位Ｈと、書き込み選択線ＷＳＬ＿１が選択される書き込みアドレス信号ａｄｄ（Ｗ）と、が第１の駆動回路１７１に与えられる。これらに応じて、書き込み選択線ＷＳＬ＿１に高電位Ｈが与えられ、書き込み選択線ＷＳＬ＿２に低電位Ｌが与えられる。これにより、トランジスタ１５２［１，１］およびトランジスタ１５２［１，２］がオン状態となり、トランジスタ１５２［２，１］およびトランジスタ１５２［２，２］がオフ状態となる。
【０１６１】
また、このとき、データ信号セレクタ１８２から、ライトイネーブル信号ＷＥＮとして高電位Ｈと、書き込みデータ信号ｄａｔａ（Ｗ）と、が第２の駆動回路１７２に与えられる。これらに応じて、書き込みデータ線ＷＤＬ＿１に高電位Ｈが与えられ、書き込みデータ線ＷＤＬ＿２に低電位Ｌが与えられる。上記により、書き込みデータ線ＷＤＬ＿１の高電位Ｈはオン状態のトランジスタ１５２［１，１］を介してノードＦＧ［１，１］に与えられる。また、書き込みデータ線ＷＤＬ＿２の低電位Ｌはオン状態のトランジスタ１５２［１，２］を介してノードＦＧ［１，２］に与えられる。なおこのとき、第２行目のメモリセル１５０のトランジスタ１５２はオフ状態となっているので、余計な電位が第２行目のメモリセル１５０のノードＦＧに与えられるのを防ぐことができる。
【０１６２】
時刻Ｔ２〜時刻Ｔ３にかけて、ライトイネーブル信号ＷＥＮは高電位Ｈが維持され、書き込みアドレス信号ａｄｄ（Ｗ）も維持される。ここで、書き込み選択線ＷＳＬ＿１の電位は低電位Ｌとなる。その一方で書き込み選択線ＷＳＬ＿２、書き込みデータ線ＷＤＬ＿１および書き込みデータ線ＷＤＬ＿２の電位は維持される。これにより、書き込みデータ線ＷＤＬ＿１および書き込みデータ線ＷＤＬ＿２の電位が保持された状態でトランジスタ１５２［１，１］およびトランジスタ１５２［１，２］がオフ状態となるので、ノードＦＧ［１，１］およびノードＦＧ［１，２］に与えられた電位が保持される。このようにして、メモリセル１５０［１，１］にデータ”１”が、メモリセル１５０［１，２］にデータ”０”が書き込まれる。
【０１６３】
次に、時刻Ｔ３〜時刻Ｔ４にかけて、アドレス信号セレクタ１８１から、ライトイネーブル信号ＷＥＮとして高電位Ｈと、書き込み選択線ＷＳＬ＿２が選択される書き込みアドレス信号ａｄｄ（Ｗ）と、が第１の駆動回路１７１に与えられる。これらに応じて、書き込み選択線ＷＳＬ＿１に低電位Ｌが与えられ、書き込み選択線ＷＳＬ＿２に高電位Ｈが与えられる。これにより、トランジスタ１５２［１，１］およびトランジスタ１５２［１，２］がオフ状態となり、トランジスタ１５２［２，１］およびトランジスタ１５２［２，２］がオン状態となる。
【０１６４】
また、このとき、データ信号セレクタ１８２から、ライトイネーブル信号ＷＥＮとして高電位Ｈと、書き込みデータ信号ｄａｔａ（Ｗ）と、が第２の駆動回路１７２に与えられる。これらに応じて、書き込みデータ線ＷＤＬ＿１に低電位Ｌが与えられ、書き込みデータ線ＷＤＬ＿２に高電位Ｈが与えられる。上記により、書き込みデータ線ＷＤＬ＿１の低電位Ｌはオン状態のトランジスタ１５２［２，１］を介してノードＦＧ［２，１］に与えられる。また、書き込みデータ線ＷＤＬ＿２の高電位Ｈはオン状態のトランジスタ１５２［２，２］を介してノードＦＧ［２，２］に与えられる。なおこのとき、第１行目のメモリセル１５０のトランジスタ１５２はオフ状態となっているので、余計な電位が第１行目のメモリセル１５０のノードＦＧに与えられるのを防ぐことができる。
【０１６５】
時刻Ｔ４〜時刻Ｔ５にかけて、ライトイネーブル信号ＷＥＮは高電位Ｈが維持され、書き込みアドレス信号ａｄｄ（Ｗ）も維持される。ここで、書き込み選択線ＷＳＬ＿２の電位は低電位Ｌとなる。その一方で書き込み選択線ＷＳＬ＿１、書き込みデータ線ＷＤＬ＿１および書き込みデータ線ＷＤＬ＿２の電位は維持される。これにより、書き込みデータ線ＷＤＬ＿１および書き込みデータ線ＷＤＬ＿２の電位が保持された状態でトランジスタ１５２［２，１］およびトランジスタ１５２［２，２］がオフ状態となるので、ノードＦＧ［２，１］およびノードＦＧ［２，２］に与えられた電位が保持される。このようにして、メモリセル１５０［２，１］にデータ”０”が、メモリセル１５０［２，２］にデータ”１”が書き込まれる。
【０１６６】
また、第１のプロセッサ１１および第２のプロセッサ１２からのデータの書き込みが行われる時刻Ｔ１〜時刻Ｔ５では、図４に示すタイミングチャート時刻Ｔ１〜時刻Ｔ３と同様に、第１のプロセッサ１１および第２のプロセッサ１２へのデータの読み出しは行われない。
【０１６７】
図７および図８に示すように、アドレス信号セレクタおよびデータ信号セレクタを接続させた書き込み用の駆動回路、および当該駆動回路に電気的に接続させたデータ書き込み用トランジスタと、接続されるプロセッサの数に応じてメモリセルのデータ読み出し用トランジスタを複数設けることにより、メモリセルアレイの異なる行のメモリセルに同時に書き込み動作を行うことができる。
【０１６８】
なお、時刻Ｔ５〜Ｔ７の読み出し動作は、図９に示すタイミングチャートにおいて時刻Ｔ３〜時刻Ｔ５に行った読み出し動作と同様の方法で行うことができる。
【０１６９】
なお、図９に示すタイミングチャートにおいては、書き込み動作の後に読み出し動作を行ったが、図４に示すタイミングチャートにおいて時刻Ｔ１２〜時刻Ｔ１４で行ったように書き込み動作と読み出し動作を同時に行うこともできる。
【０１７０】
先の実施の形態に示すように、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて、複数のプロセッサに共有される記憶装置のデータ書き込み用トランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができるワイドバンドギャップ半導体材料を用いることで、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【０１７１】
また、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを備えた、複数のプロセッサに共有される記憶装置とする。これにより、少なくともデュアルポート型のＳＲＡＭのメモリセルより素子数を削減することができるので、メモリセルの占有面積を低減し、容易に当該記憶装置の大容量化を図ることができる。
【０１７２】
また、複数のプロセッサにおいて上記記憶装置を共有する半導体装置を提供することができる。
【０１７３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７４】
（実施の形態３）
本実施の形態においては、先の実施の形態に示す記憶装置の作製方法の一例について、図１０乃至図１４を用いて説明する。例として図１に示すメモリセル１００のトランジスタ１０１およびトランジスタ１０３の作製方法について説明する。なお、図１０乃至図１３において、Ａ−Ｂに示す断面図は、ワイドバンドギャップ半導体として酸化物半導体を有するトランジスタ１０１、ｎチャネル型トランジスタ１０３が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体膜を有するトランジスタ１０１のドレイン電極（またはソース電極）とｎチャネル型トランジスタ１０３のゲート電極とが接続されたノードＦＧにおける断面図に相当する。
【０１７５】
なお、図１に示すトランジスタ１０２および図８に示すトランジスタ１５２は、トランジスタ１０１と同様の材料および同様の方法で形成することができる。また、図１に示すトランジスタ１０４およびトランジスタ１０５は、トランジスタ１０３と同様の材料および同様の方法で形成することができる。
【０１７６】
まず、図１０（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
【０１７７】
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【０１７８】
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【０１７９】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１８０】
また、同一基板上にｐチャネル型トランジスタを形成する場合、例えば、図３（Ａ）または図３（Ｂ）に示す読み出し回路を同一基板上に作製する場合、半導体基板２０１がｐ型半導体基板であれば、その一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
【０１８１】
なお、ここでは、半導体基板２０１としてｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐチャネル型トランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型トランジスタを形成してもよい。
【０１８２】
次に、図１０（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
【０１８３】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
【０１８４】
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１８５】
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１８６】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
【０１８７】
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
【０１８８】
次に、図１０（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
【０１８９】
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
【０１９０】
次に、図１０（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【０１９１】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【０１９２】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１９３】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱処理を行う。
【０１９４】
以上の工程により、図１０（Ｄ）に示すように、ｎチャネル型トランジスタ１０３を作製することができる。ここで、トランジスタ１０３は、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成されるので、十分な高速動作が可能となる。これにより、十分高速な読み出し動作が可能な記憶装置を形成することができる。
【０１９５】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の表面の不要な部分を除去して、導電膜を形成する。
【０１９６】
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１９７】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する（図１１（Ａ）参照）。
【０１９８】
ここで、配線２２３ａは、トランジスタ１０３のソース電極として機能し、図１に示す第１の電源線１０７と電気的に接続される。また、配線２２３ｂは、トランジスタ１０３のドレイン電極として機能し、図１に示すトランジスタ１０４のソース電極およびトランジスタ１０５のソース電極と電気的に接続される。なお、ここでは、トランジスタ１０３、トランジスタ１０４およびトランジスタ１０５が配線２２３ｂを介して電気的に接続される例を示したが、これに限られるものではない。例えば、トランジスタ１０３のドレイン領域として機能する不純物領域２１１ｂをトランジスタ１０４およびトランジスタ１０５と共有する構成としても良い。
【０１９９】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０２００】
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０２０１】
平坦化された絶縁膜２２１、配線２２３ａおよび配線２２３ｂを用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することができる。
【０２０２】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１、配線２２３ａおよび配線２２３ｂに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０２０３】
次に、絶縁膜２２１及び配線２２３ａおよび配線２２３ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０２０４】
また、絶縁膜２２５を積層構造とする場合、下側の絶縁膜を下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板２０１として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどから形成された半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような絶縁膜としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。
【０２０５】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
【０２０６】
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０２０７】
平均面粗さ（Ｒａ）は、測定データの示す面である指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式で与えられる。
【０２０８】
【数１】
2013211089.tif 000003
【０２０９】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０２１０】
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０２１１】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
【０２１２】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
【０２１３】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
【０２１４】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
【０２１５】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０２１６】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図１１（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
【０２１７】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。
【０２１８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２１９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０２２０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２２１】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０２２２】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０２２３】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０２２４】
酸化物半導体膜２２７は、単結晶構造であってもよいし、また、酸化物半導体膜２２７は、非単結晶を有していてもよい。非単結晶は、例えば、非晶質、微結晶、多結晶、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）を有する。微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２２５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２２６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
【０２２７】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。ターゲットとしては、上記酸化物に対応したものを用いることができる。
【０２２８】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットは上記の酸化物半導体膜２２７の材料およびその組成に合わせて適宜設定すればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
【０２２９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０２３０】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０２３１】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０２３２】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０２３３】
また、酸化物半導体膜２２７として、例えば、結晶部分を有するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を有していてもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。
【０２３４】
酸化物半導体膜２２７は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。または、微結晶酸化物半導体膜は、例えば、非晶質相に１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【０２３５】
酸化物半導体膜２２７は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
【０２３６】
なお、酸化物半導体膜２２７が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【０２３７】
なお、酸化物半導体膜２２７は、例えば、単結晶を有してもよい。
【０２３８】
酸化物半導体膜２２７は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０２３９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、例えば非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０２４１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２４２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２４３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２４４】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０２４５】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２４６】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳとする場合は、酸化物半導体膜２２７を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７をＣＡＡＣ−ＯＳとすることができる。
【０２４７】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。
【０２４８】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることができる。
【０２４９】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理などで兼ねることも可能である。
【０２５０】
以上の方法において、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜２２７の不純物濃度は低くなる。また、酸化物半導体膜２２７中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【０２５１】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２５２】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０２５３】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０２５４】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０２５５】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０２５６】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図１２（Ａ）参照）。
【０２５７】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２５８】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２５９】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２６０】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２６１】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２６２】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０２６３】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２６４】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
【０２６５】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２７と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２７に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０２６６】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
【０２６７】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２６８】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１２（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０２６９】
酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２７０】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２７１】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０２７２】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２７３】
酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０２７４】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２７５】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２７６】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
【０２７７】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２７８】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２７９】
次に、図１２（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０２８０】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２８１】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２８２】
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２８３】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２８４】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２８５】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２８６】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
【０２８７】
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０２８８】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【０２８９】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本実施の形態はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本実施の形態はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
【０２９０】
次に、図１３（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２９１】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２９２】
以上の工程により、図１３（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１０１を作製することができる。
【０２９３】
上述のように、酸化物半導体膜２２９は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜２２９の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜２２９中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜２２９をトランジスタ１０１に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜２２９を用いることで、極めて優れたオフ電流特性のトランジスタ１０１を得ることができる。
【０２９４】
なお、本実施の形態でトランジスタ１０１をトップゲート構造としたが、本実施の形態はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１０１は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本実施の形態はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成としても良い。
【０２９５】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いることができる。
【０２９６】
ここで、配線２４９は、トランジスタ１０１のドレイン電極とトランジスタ１０３のゲート電極２０９とを電気的に接続するノードＦＧとして機能する。また、配線２５０は、トランジスタ１０１のソース電極として機能し、図１に示す第１の書き込みデータ線ＷＤＬ１と電気的に接続される。また、図１３（Ｂ）では直接的に示していないが、トランジスタ１０１のゲート電極２３３も、図１に示す第１の書き込み選択線ＷＳＬ１と電気的に接続されるものとする。なお、図１に示す容量素子１０６を設ける場合には、例えば、配線２５０上に絶縁膜と、当該絶縁膜を介して配線２５０と重畳する導電膜を設ければよい。
【０２９７】
また、図１３（Ｂ）においては、トランジスタ１０１のドレイン電極と、トランジスタ１０３のゲート電極２０９と、を配線２４９を介して接続する構成としているが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、トランジスタ１０３上に設けられた絶縁膜の上面にトランジスタ１０３のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ１０１のソース電極またはドレイン電極の一方を設ける構成としても良い。
【０２９８】
以上の工程により、トランジスタ１０１およびトランジスタ１０３を有する記憶装置を作製することができる。
【０２９９】
ここで、図１３（Ｂ）に示す断面図に対応する記憶装置の平面図の一例を図１４（Ａ）および図１４（Ｂ）に示す。図１４（Ａ）は絶縁膜２２５より下層の構成、つまりトランジスタ１０３の平面図を示しており、図１４（Ｂ）は絶縁膜２２５より上層の構成、つまりトランジスタ１０１の平面図を示している。なお、図１４（Ａ）および図１４（Ｂ）において、図の理解を容易にするため一部の構成（絶縁膜２１５など）を図示していない。また、図１４（Ａ）および図１４（Ｂ）に示す、一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄは、図１０乃至図１３に示す断面図に対応している。
【０３００】
図１４（Ａ）および図１４（Ｂ）に示す記憶装置では、図１３（Ｂ）に示すように、一点鎖線Ｃ−Ｄに係る領域においてトランジスタ１０１と、トランジスタ１０３とが、電気的に接続される。ここで、トランジスタ１０１の少なくとも一部と、トランジスタ１０３の少なくとも一部と、が重畳して設けられる。より好ましくは、酸化物半導体膜２３５の少なくとも一部と、ｎ型の不純物領域２１１ａまたはｎ型の不純物領域２１１ｂの少なくとも一部と、が重畳して設けられる。このような平面レイアウトを採用することにより、酸化物半導体のようなワイドバンドギャップ半導体を用いたトランジスタを設けることによる記憶装置の占有面積の増大を抑制することができる。よって、容易に当該記憶装置の大容量化を図ることができる。
【０３０１】
以上のように、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて、複数のプロセッサに共有される記憶装置のデータ書き込み用トランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができるワイドバンドギャップ半導体材料を用いることで、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【０３０２】
また、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを備えた、複数のプロセッサに共有される憶装置とする。これにより、少なくともデュアルポート型のＳＲＡＭのメモリセルより素子数を削減することができるので、メモリセルの占有面積を低減し、容易に当該記憶装置の大容量化を図ることができる。
【０３０３】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
【０３０４】
（実施の形態４）
本実施の形態では、先の実施の形態に示す記憶装置および当該記憶装置を有する半導体装置の一例として、一つのプロセッサパッケージに複数のプロセッサコアが設けられたマルチコアプロセッサについて、図１５（Ａ）および図１５（Ｂ）を用いて説明する。
【０３０５】
図１５（Ａ）にメインメモリを共有メモリとするマルチコアプロセッサのブロック図を示す。図１５（Ａ）に示すマルチコアプロセッサ１９７は、プロセッサコア１９１と、プロセッサコア１９１に含まれる１次キャッシュメモリ１９３と、プロセッサコア１９１と接続される２次キャッシュメモリ１９５と、を有する第１の系統を有する。また、マルチコアプロセッサ１９７は、プロセッサコア１９２と、プロセッサコア１９２に含まれる１次キャッシュメモリ１９４と、プロセッサコア１９２と接続される２次キャッシュメモリ１９６と、を有する第２の系統を有する。メインメモリ１９０はマルチコアプロセッサ１９７と接続されており、第１の系統のプロセッサコア１９１と第２の系統のプロセッサコア１９２に共有されている。
【０３０６】
ここで、第１の系統のプロセッサコア１９１と第２の系統のプロセッサコア１９２に共有されるメインメモリ１９０は、先の実施の形態で図２に示す記憶装置１４に相当し、第１の系統のプロセッサコア１９１は第１のプロセッサ１１に相当し、第２の系統のプロセッサコア１９２は第２のプロセッサ１２に相当する。
【０３０７】
図１５（Ａ）に示すメインメモリ１９０として、先の実施の形態に示す記憶装置を用いる場合、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いてメインメモリ１９０のメモリセルのデータ書き込み用トランジスタが形成される。これにより、メインメモリ１９０のメモリセルにおいて、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【０３０８】
また、図１５（Ｂ）に２次キャッシュメモリを共有メモリとするマルチコアプロセッサのブロック図を示す。図１５（Ｂ）に示すマルチコアプロセッサ１９８は、プロセッサコア１９１と、プロセッサコア１９１に含まれる１次キャッシュメモリ１９３と、を有する第１の系統を有する。また、マルチコアプロセッサ１９８は、プロセッサコア１９２と、プロセッサコア１９２に含まれる１次キャッシュメモリ１９４と、を有する第２の系統を有する。また、マルチコアプロセッサ１９８は、第１の系統のプロセッサコア１９１と第２の系統のプロセッサコア１９２に共有される２次キャッシュメモリ１９９を有する。また、メインメモリ１９０は、２次キャッシュメモリ１９９を介してマルチコアプロセッサ１９８と接続されている。
【０３０９】
ここで、第１の系統のプロセッサコア１９１と第２の系統のプロセッサコア１９２に共有される２次キャッシュメモリ１９９は、先の実施の形態で図２に示す記憶装置１４に相当し、第１の系統のプロセッサコア１９１は第１のプロセッサ１１に相当し、第２の系統のプロセッサコア１９２は第２のプロセッサ１２に相当する。
【０３１０】
図１５（Ｂ）に示す２次キャッシュメモリ１９９として、先の実施の形態に示す記憶装置を用いることにより、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて２次キャッシュメモリ１９９のメモリセルのデータ書き込み用トランジスタが形成される。これにより、２次キャッシュメモリ１９９のメモリセルにおいて、定期的または定常的な電力供給がなくとも長期間にわたって電位を保持することが可能であるため、消費電力の低減を図ることができる。
【０３１１】
また、図１５（Ｂ）に示す２次キャッシュメモリ１９９として、先の実施の形態に示す記憶装置を用いることにより、２次キャッシュメモリ１９９は、少なくとも一以上のデータ書き込み用トランジスタ、データ格納用トランジスタ、および少なくとも二以上のデータ読み出し用トランジスタで構成されるメモリセルを有する。これにより、共有二次キャッシュメモリに多く用いられるデュアルポート型のＳＲＡＭのメモリセルより素子数を削減することができるので、２次キャッシュメモリ１９９のメモリセルの占有面積を低減し、容易に２次キャッシュメモリ１９９の大容量化を図ることができる。
【０３１２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１３】
（実施の形態５）
上記実施の形態に示す記憶装置および当該記憶装置を有する半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０３１４】
図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３１５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０３１７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３１８】
図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されているメモリセルを用いることができる。また、ＡＬＵ１１９１は複数のコアプロセッサを有する構成とし、当該レジスタ１１９６を共有メモリとすることができる。
【０３１９】
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３２０】
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明を行う。
【０３２１】
図１６（Ｂ）および図１６（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子として、上記実施の形態に開示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタを有する記憶回路の構成の一例を示す。
【０３２２】
図１６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３２３】
図１６（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３２４】
なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０３２５】
また、図１６（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３２６】
また、図１６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３２７】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３２８】
本実施の形態で示したＣＰＵは、先の実施の形態で述べた、単結晶シリコンなどのワイドバンドギャップ半導体材料以外を用いた第１の半導体素子層の上に酸化物半導体材料などのワイドバンドギャップ半導体材料を用いた第２の半導体素子層を設けた半導体装置で構成される。これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、をＣＰＵを構成するトランジスタの役割に合わせて適宜用いることができる。よって、高速動作を維持しつつ、消費電力の低減を図った、ＣＰＵを提供することができる。
【０３２９】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、ＣＰＵの高集積化を図ることができる。
【０３３０】
また、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、ＣＰＵを構成する半導体素子と容量素子を効率的に形成することができる。
【０３３１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３３２】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【０３３３】
【表１】
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【０３３４】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０３３５】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０３３６】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価になる。
【０３３７】
一方、先の実施の形態で示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【０３３８】
また、先の実施の形態において示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバーヘッドに消費される電力のことである。
【０３３９】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
【０３４０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３４１】
（実施の形態６）
本明細書に開示する記憶装置および当該記憶装置を有する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１７に示す。
【０３４２】
図１７（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、先の実施の形態に記載の記憶装置および当該記憶装置を有する半導体装置をＣＰＵに用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図１７（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。当該ＣＰＵは先の実施の形態に記載したように、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
【０３４３】
図１７（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図１７（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。先の実施の形態に記載の記憶装置および当該記憶装置を有する半導体装置を含むＣＰＵを、電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
【０３４４】
図１７（Ａ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図１７（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。先の実施の形態に記載の記憶装置および当該記憶装置を有する半導体装置を含むＣＰＵを、映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
【０３４５】
図１７（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。先の実施の形態に記載の記憶装置および当該記憶装置を有する半導体装置を含むＣＰＵを、電気自動車３３３０のＣＰＵに用いることによって、電気自動車の消費電力を低減することができる。
【０３４６】
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０３４７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３４８】
（トランジスタのオフ電流について）
以下において、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【０３４９】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
【０３５０】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【０３５１】
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
【０３５２】
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【０３５３】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
【０３５４】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【０３５５】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０３５６】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０３５７】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【０３５８】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【０３５９】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２０に示す。
【０３６０】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期化期間が終了する。
【０３６１】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【０３６２】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０３６３】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０３６４】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０３６５】
【数２】
2013211089.tif 000005
【０３６６】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
【０３６７】
【数３】
2013211089.tif 000006
【０３６８】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０３６９】
【数４】
2013211089.tif 000007
【０３７０】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０３７１】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【０３７２】
本測定では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０３７３】
なお、本測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【０３７４】
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０３７５】
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。なお、図２２のオフ電流Ｉは、経過時間Ｔｉｍｅが３００００ｓｅｃにおける平均値である。
【０３７６】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。なお、図２３のオフ電流Ｉは、経過時間Ｔｉｍｅが６０００〜３００００ｓｅｃにおける平均値である。
【０３７７】
以上により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【符号の説明】
【０３７８】
１１    第１のプロセッサ
１２    第２のプロセッサ
１３    コントローラ
１４    記憶装置
１００    メモリセル
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    容量素子
１０７    第１の電源線
１０８    第２の電源線
１１０    読み出し回路
１１１    トランジスタ
１１２    トランジスタ
１１３    ラッチ回路
１１４    ラッチ回路
１１５    読み出し回路
１１７    センスアンプ回路
１１８    センスアンプ回路
１２０    メモリセルアレイ
１２１    第１の駆動回路
１２２    第２の駆動回路
１２３    第３の駆動回路
１２４    第４の駆動回路
１２５    第５の駆動回路
１２６    第６の駆動回路
１２７    第７の駆動回路
１２８    第８の駆動回路
１５０    メモリセル
１５２    トランジスタ
１７０    メモリセルアレイ
１７１    第１の駆動回路
１７２    第２の駆動回路
１８１    アドレス信号セレクタ
１８２    データ信号セレクタ
１９０    メインメモリ
１９１    プロセッサコア
１９２    プロセッサコア
１９３    １次キャッシュメモリ
１９４    １次キャッシュメモリ
１９５    ２次キャッシュメモリ
１９６    ２次キャッシュメモリ
１９７    マルチコアプロセッサ
１９８    マルチコアプロセッサ
１９９    ２次キャッシュメモリ
２０１    半導体基板
２０３    素子分離領域
２０７    ゲート絶縁膜
２０９    ゲート電極
２１１ａ    不純物領域
２１１ｂ    不純物領域
２１５    絶縁膜
２１７    絶縁膜
２１９ａ    コンタクトプラグ
２１９ｂ    コンタクトプラグ
２２１    絶縁膜
２２３ａ    配線
２２３ｂ    配線
２２５    絶縁膜
２２７    酸化物半導体膜
２２９    酸化物半導体膜
２３１    絶縁膜
２３３    ゲート電極
２３５    酸化物半導体膜
２３５ａ    領域
２３５ｂ    領域
２３５ｃ    領域
２３７    サイドウォール絶縁膜
２３９    ゲート絶縁膜
２４１ａ    電極
２４１ｂ    電極
２４３    絶縁膜
２４５    絶縁膜
２４９    配線
２５０    配線
８０２    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    演算回路（ＡＬＵ）
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３３００    室内機
３３０１    筐体
３３０２    送風口
３３０３    ＣＰＵ
３３０４    室外機
３３１０    電気冷凍冷蔵庫
３３１１    筐体
３３１２    冷蔵室用扉
３３１３    冷凍室用扉
３３１４    野菜室用扉
３３１５    ＣＰＵ
３３２０    映像表示装置
３３２１    筐体
３３２２    表示部
３３２３    ＣＰＵ
３３３０    電気自動車
３３３１    二次電池
３３３２    制御回路
３３３３    駆動装置
３３３４    処理装置
ＷＳＬ１    第１の書き込み選択線
ＷＳＬ２    第２の書き込み選択線
ＷＳＬ    書き込み選択線
ＲＳＬ１    第１の読み出し選択線
ＲＳＬ２    第２の読み出し選択線
ＷＤＬ１    第１の書き込みデータ線
ＷＤＬ２    第２の書き込みデータ線
ＷＤＬ    書き込みデータ線
ＲＤＬ１    第１の読み出しデータ線
ＲＤＬ２    第２の読み出しデータ線
ＰＣ    プリチャージ信号線
【図１】
2013211089.tif 000008
【図２】
2013211089.tif 000009
【図３】
2013211089.tif 000010
【図４】
2013211089.tif 000011
【図５】
2013211089.tif 000012
【図６】
2013211089.tif 000013
【図７】
2013211089.tif 000014
【図８】
2013211089.tif 000015
【図９】
2013211089.tif 000016
【図１０】
2013211089.tif 000017
【図１１】
2013211089.tif 000018
【図１２】
2013211089.tif 000019
【図１３】
2013211089.tif 000020
【図１４】
2013211089.tif 000021
【図１５】
2013211089.tif 000022
【図１６】
2013211089.tif 000023
【図１７】
2013211089.tif 000024
【図１８】
2013211089.tif 000025
【図１９】
2013211089.tif 000026
【図２０】
2013211089.tif 000027
【図２１】
2013211089.tif 000028
【図２２】
2013211089.tif 000029
【図２３】
2013211089.tif 000030