(57)【要約】【課題】ホールド状態を確実に保持することができるＳＲＡＭメモリセルを備えた半導体装置とその製造法方法を提供する。【解決手段】ＳＲＡＭメモリセルにおけるロードトランジスタＬＴＲ１（ＬＴＲ２）のゲート電極ＴＤ１（ＴＤ２）に接続されるポリシリコンプラグＤＢ１（ＤＢ２）は、ロードトランジスタＬＴ２（ＬＴ１）のドレイン領域ＬＤ２（ＬＤ１）とは、ドレイン領域ＬＤ２（ＬＤ１）の厚み分の断面と、ドレイン領域ＬＤ２（ＬＤ１）の上面とに接触するように形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成され、電源電位に接続される、前記ロードトランジスタの第１導電型ソース領域と、
前記半導体基板の前記主表面上に形成され、所定の厚さを有する、前記ロードトランジスタの第１導電型ドレイン領域と、
前記第１導電型ドレイン領域の断面と上面とに接触するように形成され、前記アクセストランジスタおよび前記ドライブトランジスタのそれぞれにおける所定の部位と前記第１導電型ドレイン領域とを電気的に接続する第２導電型プラグと
を備えた、半導体装置。
【請求項２】
前記半導体基板の前記主表面を覆うように形成された絶縁膜と、
前記絶縁膜に接するように形成された一のポリシリコン膜と、
前記一のポリシリコン膜上にゲート絶縁膜を介在させて形成された、前記ロードトランジスタのゲート電極と
を備え、
前記第１導電型ソース領域および前記第１導電型ドレイン領域は、互いに間隔を隔てて前記一のポリシリコン膜に形成され、
前記第２導電型プラグと前記ゲート電極とは、同じ層からなる他のポリシリコン膜から形成された、請求項１記載の半導体装置。
【請求項３】
前記第２導電型プラグは、前記第１導電型ドレイン領域の断面と上面とを露出するように前記ゲート絶縁膜および前記絶縁膜に設けた開口部を充填するように形成された、請求項２記載の半導体装置。
【請求項４】
前記ゲート電極に所定容量のコンデンサが電気的に接続された、請求項１記載の半導体装置。
【請求項５】
アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成され、電源電位に接続される、前記ロードトランジスタの第１導電型ソース領域と、
前記半導体基板の前記主表面上に形成され、所定の厚さを有する、前記ロードトランジスタの第１導電型ドレイン領域と、
前記第１導電型ドレイン領域の断面とは、全周の少なくとも半分の接触長をもって接触するように形成され、前記アクセストランジスタおよび前記ドライブトランジスタのそれぞれにおける所定の部位と前記第１導電型ドレイン領域とを電気的に接続する第２導電型プラグと
を備えた、半導体装置。
【請求項６】
前記半導体基板の前記主表面を覆うように形成された絶縁膜と、
前記絶縁膜に接するように形成された一のポリシリコン膜と、
前記一のポリシリコン膜上にゲート絶縁膜を介在させて形成された、前記ロードトランジスタのゲート電極と
を備え、
前記第１導電型ソース領域および前記第１導電型ドレイン領域は、互いに間隔を隔てて前記一のポリシリコン膜に形成され、
前記第２導電型プラグと前記ゲート電極とは、同じ層からなる他のポリシリコン膜から形成された、請求項５記載の半導体装置。
【請求項７】
前記第１導電型ドレイン領域の幅は、前記第２導電型プラグの太さ以上の幅にされた、請求項６記載の半導体装置。
【請求項８】
前記ゲート電極に所定容量のコンデンサが電気的に接続された、請求項５記載の半導体装置。
【請求項９】
アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置の製造方法であって、
前記半導体基板の主表面上に絶縁膜を介在させて、前記ロードトランジスタの第１導電型ソース領域および第１導電型ドレイン領域を形成する工程と、
前記第１導電型ソース領域および前記第１導電型ドレイン領域を覆うようにゲート絶縁膜を形成する工程と、
前記第１導電型ドレイン領域を露出するように、前記ゲート絶縁膜および前記絶縁膜に開口部を形成する工程と、
前記開口部を充填するように、前記ゲート絶縁膜の表面に所定の第２導電型膜を形成する工程と、
前記開口部に埋め込まれた前記第２導電型膜の部分に対する、ゲート電極をパターニングする際の写真製版処理のアライメントのずれを考慮し、前記第２導電型膜の部分の全体を平面視的に覆うように、フォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして、前記第２導電型膜にエッチング処理を施すことによって、前記ロードトランジスタのゲート電極を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項１０】
前記開口部を形成する工程では、前記開口部は、前記第１導電型ドレイン領域の断面と上面とを露出するように形成される、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記開口部を形成する工程では、前記開口部は、前記開口部の全周の少なくとも半分に相当する第１導電型ドレイン領域の断面を露出するように形成される、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第２導電型膜を形成する工程では第２導電型ポリシリコン膜が形成される、請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、ロードトランジスタとして薄膜トランジスタが適用されたスタティック・ランダム・アクセス・メモリを備えた半導体装置と、そのような半導体装置の製造方法とに好適に利用できるものである。
【背景技術】
【０００２】
半導体メモリの一種にＳＲＡＭ（Static Random Access Memory）がある。１つのＳＲＡＭメモリセルは、２個のアクセストランジスタ、２個のドライブトランジスタおよび２個のロードトランジスタによって構成され、半導体基板上に６個のトランジスタを形成しなければならない。このため、ＳＲＡＭメモリセルの専有面積の低減には限界がある。
【０００３】
そこで、６個のトランジスタのうち、２個のロードトランジスタとして、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を適用した、いわゆるアドバンストＳＲＡＭがある。アドバンストＳＲＡＭでは、薄膜トランジスタのロードトランジスタを、アクセストランジスタおよびドライブトランジスタを覆う層間絶縁膜上に形成することによって、ＳＲＡＭメモリセルの積層化が実現されている。ロードトランジスタと、アクセストランジスタおよびドライブトランジスタとは、層間絶縁膜を貫通するプラグ等によって電気的に接続されることになる。なお、ロードトランジスタとして薄膜トランジスタが適用されたＳＲＡＭを開示した文献の例として、特許文献１，２，３，４がある。
【０００４】
薄膜トランジスタでは、ゲート電極がポリシリコン膜から形成される関係上、プラグとしては、金属プラグではなく、ポリシリコンプラグが形成される。ここで、プラグとロードトランジスタ（薄膜トランジスタ）を形成する工程について簡単に説明する。半導体基板の素子形成領域にアクセストランジスタ、ドライブトランジスタおよびビット線等が形成された後、そのアクセストランジスタおよびドライブトランジスタを電気的に接続するローカル配線が形成される。
【０００５】
次に、そのローカル配線を覆うように層間絶縁膜が形成される。次に、その層間絶縁膜の表面に接するようにポリシリコン膜が形成された後、所定のパターニングを行い、ｐ型不純物を注入することによって、ｐ型のソース領域およびドレイン領域が形成される。次に、ソース領域およびドレイン領域を覆うように、ゲート酸化膜が形成される。次に、所定の写真製版処理を施すことによって、プラグを形成するためのフォトレジストパターンが形成される。
【０００６】
次に、そのフォトレジストパターンをマスクとしてゲート酸化膜、ドレイン領域および層間絶縁膜にエッチング処理を施すことによって、ドレイン領域等を貫通してローカル配線を露出する開口部が形成される。次に、その開口部を充填するように層間絶縁膜上にｎ型のドープトポリシリコン膜が形成される。次に、そのドープトポリシリコン膜に対して、所定の写真製版処理とエッチング処理を施すことによって、ゲート電極が形成される。こうして、プラグを介してローカル配線と電気的に接続されるロードトランジスタが形成される。また、このプラグおよびローカル配線等は、情報としての電位が印加される記憶ノードとなる。
【０００７】
上記のように、プラグは、ロードトランジスタのゲート電極とともに、ｎ型のドープトポリシリコン膜から形成される。一方、ロードトランジスタのドレイン領域はｐ型のポリシリコン膜から形成される。このため、ドレイン領域とプラグとの接触面には、ｐｎ接合面が存在する。この場合、プラグが形成される開口部が、ポリシリコン膜からなるドレイン領域を貫通するように形成されることで、プラグは、開口部の側壁に露出したポリシリコン膜（ドレイン領域）の厚み分の断面（側面）に接触する。このｐｎ接合面によって、ロードトランジスタのドレイン領域とプラグ（ドライブトランジスタのドレイン領域）との間に、寄生ｐｎ接合ダイオードが存在することになる。
【０００８】
ところで、一般にＳＲＡＭメモリセルのホールド状態では、情報としての電位がハイ（Ｈ）の記憶ノードに対して、その電位を保持するために、いわゆるホールドオン電流が流される。ホールドオン電流は、電源電圧（Ｖｃｃ）からロードトランジスタおよび寄生ｐｎ接合ダイオードを経て記憶ノードへ流れることになる。ホールドオン電流として、記憶ノードに電気的に接続されたアクセストランジスタおよびドライブトランジスタからそれぞれリークする電流よりも多くの電流を流すことによって、記憶ノードの電位が保持される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２０３７８０号公報
【特許文献２】特開平０９−６４２０１号公報
【特許文献３】特開２００４−７９６９６号公報
【特許文献４】特開平１０−７０１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、半導体装置の小型化に対応するため、トランジスタ等の素子の微細化が求められている。素子の微細化に伴い、ロードトランジスタのドレイン領域とプラグとの接触面（ｐｎ接合）の面積も小さくなる。ｐｎ接合の面積が小さくなるにしたがって、電源電圧からロードトランジスタおよび寄生ｐｎ接合ダイオードを経て記憶ノードに流れるホールドオン電流が、ｐｎ接合ダイオードを流れる電流に律速されることになる。このため、ＳＲＡＭメモリセルのホールド状態において、電源電圧から記憶ノードへ十分なホールドオン電流を供給することができず、ホールド状態を確実に保持できないことが想定される。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態に係る半導体装置は、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置であって、第１導電型ドレイン領域の断面と上面とに接触するように形成され、アクセストランジスタおよびドライブトランジスタのそれぞれにおける所定の部位と第１導電型ドレイン領域とを電気的に接続する第２導電型プラグを備えている。
【００１３】
他の実施の形態に係る半導体装置は、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置であって、第１導電型ドレイン領域の断面とは、全周の少なくとも半分の接触長をもって接触するように形成され、アクセストランジスタおよびドライブトランジスタのそれぞれにおける所定の部位と第１導電型ドレイン領域とを電気的に接続する第２導電型プラグを備えている。
【００１４】
さらに他の実施の形態に係る半導体装置の製造方法は、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタを含み、ロードトランジスタを薄膜トランジスタとしたスタティック・ランダム・アクセス・メモリを備えた半導体装置の製造方法であって、開口部に埋め込まれた第２導電型膜の部分に対する、ゲート電極をパターニングする際の写真製版処理のアライメントのずれを考慮し、第２導電型膜の部分の全体を平面視的に覆うように、フォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、第２導電型膜にエッチング処理を施すことによって、ロードトランジスタのゲート電極を形成する工程を備えている。
【発明の効果】
【００１５】
一実施の形態に係る半導体装置によれば、十分なホールドオン電流が得られて、ホールド状態を確実に保持することができる。
【００１６】
他の実施の形態に係る半導体装置によれば、十分なホールドオン電流が得られて、ホールド状態を確実に保持することができる。
【００１７】
さらに他の実施の形態に係る半導体装置の製造方法によれば、ホールド状態を確実に保持することができる半導体装置が得られる。
【図面の簡単な説明】
【００１８】
【図１】各実施の形態に係る半導体装置におけるアドバンストＳＲＡＭメモリセルの等価回路を示す図である。
【図２】各実施の形態に係る半導体装置におけるアドバンストＳＲＡＭメモリセルと周辺回路を含む部分断面図である。
【図３】実施の形態１に係る半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタとその周辺の構造を示す、等価回路を含む斜視図である。
【図４】同実施の形態において、アドバンストＳＲＡＭメモリセルにおけるロードトランジスタとその周辺の構造を示す部分平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、半導体装置におけるアドバンストＳＲＡＭメモリセルの製造方法の一工程を示す平面図である。
【図７】同実施の形態において、図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す平面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す平面図である。
【図１１】同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す平面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図であり、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩに対応する断面線における断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す平面図である。
【図１５】同実施の形態において、図１４に示す断面線ＸＶ−ＸＶにおける断面図である。
【図１６】同実施の形態において、図１４に示す工程の後に行われる工程を示す平面図である。
【図１７】同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】同実施の形態において、半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタの構造とその等価回路を示す平面図である。
【図１９】同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおけるロードトランジスタの構造とその等価回路を示す断面図である。
【図２０】比較例に係る半導体装置におけるアドバンストＳＲＡＭメモリセルの製造方法の一工程を示す平面図である。
【図２１】図２０に示す工程の後に行われる工程を示す断面図であり、図２０に示す断面線ＸＸＩ−ＸＸＩに対応する断面線における断面図である。
【図２２】図２１に示す工程の後に行われる工程を示す平面図である。
【図２３】図２２に示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】図２２に示す工程の後に行われる工程を示す平面図である。
【図２５】図２４に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】比較例に係る半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタの構造とその等価回路を示す平面図である。
【図２７】図２６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおけるロードトランジスタの構造とその等価回路を示す断面図である。
【図２８】同実施の形態において、アドバンストＳＲＡＭメモリセルのホールド状態を説明するための等価回路を示す図である。
【図２９】同実施の形態において、ドレイン電圧とホールドオン電流との関係を示すグラフである。
【図３０】同実施の形態において、寄生ｐｎ接合ダイオードのｐｎ接合面積とホールドオン電流との関係を示すグラフである。
【図３１】実施の形態２に係る半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタとその周辺の構造を示す平面図である。
【図３２】同実施の形態において、図３１に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける断面図である。
【図３３】同実施の形態において、半導体装置におけるアドバンストＳＲＡＭメモリセルの製造方法の一工程を示す平面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図であり、図３３に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶに対応する断面線における断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す平面図である。
【図３６】同実施の形態において、図３５に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける断面図である。
【図３７】比較例に係る半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタとその周辺の構造を示す平面図である。
【図３８】同実施の形態において、ポリシリコンプラグの直径とドレイン領域との接触長との関係示すグラフである。
【図３９】実施の形態３に係る半導体装置におけるアドバンストＳＲＡＭメモリセルのロードトランジスタとその周辺の構造を示す平面図である。
【図４０】同実施の形態において、半導体装置におけるアドバンストＳＲＡＭメモリセルの製造方法の一工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す平面図である。
【図４２】同実施の形態おいて、図４１に示す工程の後に行われる工程を示す断面図であり、図４１に示す断面線ＸＬＩＩ−ＸＬＩＩに対応する断面線における断面図である。
【図４３】比較例に係る半導体装置におけるアドバンストＳＲＡＭメモリセルの製造方法の一工程を示す平面図である。
【図４４】図４３に示す工程の後に行われる工程を示す平面図である。
【図４５】図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【発明を実施するための形態】
【００１９】
実施の形態１
まず、アドバンストＳＲＡＭを備えた半導体装置におけるＳＲＡＭメモリセルの回路について説明する。
【００２０】
図１に示すように、アドバンストＳＲＡＭメモリセルＳＭＣは、ビット線ＢＬ、／ＢＬと、ワード線ＷＬと、１対のアクセストランジスタＡＴＲ１、ＡＴＲ２と、１対のドライブトランジスタＤＴＲ１、ＤＴＲ２と、１対のロードトランジスタＬＴＲ１、ＬＴＲ２と、１対のキャパシタＣ１、Ｃ２とを備えている。アドバンストＳＲＡＭメモリセルでは、ロードトランジスタＬＴＲ１、ＬＴＲ２として、ｐチャネル型の薄膜トランジスタ（ＴＦＴ）が適用される。他のドライブトランジスタＤＴＲ、ＤＴＲ２およびアクセストランジスタＡＴＲ１、ＡＴＲ２については、それぞれｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが適用される。
【００２１】
ドライブトランジスタＤＴＲ１とロードトランジスタＬＴＲ１とによって、一のインバータが構成される。また、ドライブトランジスタＤＴＲ２とロードトランジスタＬＴＲ２とによって、他のインバータが構成される。一のインバータと他のインバータとにより、フリップフロップ回路が構成されて、情報としての電荷を所定の周期で元に戻すリフレッシュと称される処理が不要になる。また、その情報としての電荷がキャパシタＣ１、Ｃ２によって保持されて、いわゆるソフトエラーを防止することができる。
【００２２】
ドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ゲート電極とキャパシタＣ１の一方電極とは、アクセストランジスタＡＴＲ２のソースと電気的に接続されている。アクセストランジスタＡＴＲ２のソースはドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ドレインと電気的に接続されており、これらが接続された領域は一の記憶ノードとして機能する。
【００２３】
ドライブトランジスタＤＴＲ２およびロードトランジスタＬＴＲ２の各ゲート電極とキャパシタＣ２の一方電極とは、アクセストランジスタＡＴＲ１のソースと電気的に接続されている。アクセストランジスタＡＴＲ１のソースはドライブトランジスタＤＴＲ１およびロードトランジスタＬＴＲ１の各ドレインと電気的に接続されており、これらが接続された領域は他の記憶ノードとして機能する。
【００２４】
ドライブトランジスタＤＴＲ１、ＤＴＲ２の各ソースはＧＮＤ電位に電気的に接続されている。ロードトランジスタＬＴＲ１、ＬＴＲ２の各ソースは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。キャパシタＣ１、Ｃ２の各々の他方電極は、電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線ＢＬ、／ＢＬのうち、ビット線ＢＬは、アクセストランジスタＡＴＲ１のドレインと電気的に接続され、ビット線／ＢＬは、アクセストランジスタＡＴＲ２のドレインと電気的に接続されている。
【００２５】
次に、アドバンストＳＲＡＭメモリセルと周辺回路を含めた半導体装置の構造の一例について、具体的に説明する。
【００２６】
図２に示すように、半導体基板ＳＵＢの主表面では、素子分離絶縁膜ＳＩによって、互いに電気的に分離された、ＳＲＡＭメモリセルが形成される領域ＭＲと、周辺回路が形成される領域ＰＲとが規定されている。領域ＭＲには、たとえば、ｐウェルＰＷＬが形成されている。ｐウェルＰＷＬには、ソース／ドレイン領域ＳＤをそれぞれ含む、ＳＲＡＭメモリセルのドライブトランジスタＤＴＲ、ＤＴＲ２およびアクセストランジスタＡＴＲ１、ＡＴＲ２が形成されている。一方、領域ＰＲには、たとえば、ｎウェルＮＷＬが形成されている。ｎウェルＮＷＬには、ソース／ドレイン領域ＳＤを含む、周辺回路用のトランジスタＰＴＲが形成されている。
【００２７】
ＳＲＡＭメモリセルのドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２および周辺回路用のトランジスタＰＴＲを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ１および層間絶縁膜ＳＺ２等が形成されている。その層間絶縁膜ＳＺ２の表面にビット線ＢＬ等が形成されている。ビット線ＢＬ等とアクセストランジスタＡＴＲ１、ＡＴＲ２とは、ポリシリコンプラグＢＳおよびコンタクト導電層ＣＴＣを介して電気的に接続されている。
【００２８】
ビット線ＢＬ等を覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ３が形成されている。層間絶縁膜ＳＺ３の表面には、ドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２を互いに電気的に接続するローカル配線２Ｇが形成されている。そのローカル配線２Ｇを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ４が形成されている。
【００２９】
層間絶縁膜ＳＺ４の表面に、ポリシリコン膜ＴＰ（多結晶シリコン膜）が形成されている。後述するように、このポリシリコン膜ＴＰには、ロードトランジスタＬＴＲ１、ＬＴＲ２（図１参照）としての薄膜トランジスタのチャネル領域、ドレイン領域およびソース領域が形成されている。また、このポリシリコン膜ＴＰは、電源供給配線としてのＶｃｃ配線（図示せず）に電気的に接続されている。
【００３０】
そのポリシリコン膜ＴＰの上にゲート酸化膜ＧＺを介在させて、ロードトランジスタＬＴＲのゲート電極ＴＤが形成されている。ロードトランジスタＬＴＲのゲート電極ＴＤとローカル配線２Ｇとは、ポリシリコンプラグＤＢによって電気的に接続されている。ポリシリコンプラグＤＢとローカル配線２Ｇとによって、アドバンストＳＲＡＭのフリップフロップ回路（クロスカップル）が形成される。
【００３１】
ゲート電極ＴＤを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ５が形成されている。層間絶縁膜ＳＺ５の上に、たとえば、シリコン窒化膜との絶縁膜Ｚ１と、シリコン酸化膜等の層間絶縁膜ＳＺ６とが積層されている。層間絶縁膜ＳＺ６および絶縁膜Ｚ１を貫通するように、キャパシタＣＡＰが形成されている。
【００３２】
キャパシタＣＡＰは、下部電極となるストレージノードＳＮと、上部電極となるセルプレートＣＰと、キャパシタ誘電体膜ＤＥとを有している。キャパシタ誘電体膜ＤＥは、ストレージノードＳＮとセルプレートＣＲとの間に挟み込まれている。キャパシタＣＡＰのストレージノードＳＮは、たとえば、ポリシリコンプラグＤＢＵを介して、ゲート電極ＴＤ等と電気的に接続されている。
【００３３】
キャパシタＣＡＰを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ７が形成されている。層間絶縁膜ＳＺ７の表面には、たとえば、アルミニウム、アルミニウム銅の合金、銅、タングステン等からなる金属配線ＭＴＬが形成されている。金属配線ＭＴＬは、たとえば、銅やタングステン等からなる金属プラグＭＣＴを介して、キャパシタＣＡＰ、周辺回路のトランジスタＰＴＲ等に電気的に接続される。
【００３４】
その金属配線ＭＴＬを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ８が形成されている。層間絶縁膜ＳＺ８の表面には、上層の配線として、アルミニウム等からなる金属配線ＭＴＬが形成されている。その金属配線ＭＴＬと下層の金属配線ＭＴＬとは、銅等の金属プラグＭＣＴを介して電気的に接続されている。
【００３５】
次に、ロードトランジスタとしての薄膜トランジスタとその周辺の構造について、さらに具体的に説明する。図３に示すように、ロードトランジスタＬＴＲ１のゲート電極ＴＤ（ＴＤ１）は、ポリシリコンプラグＤＢ（ＤＢ１）およびローカル配線２Ｇ（２Ｇ１）を介して、ドライブトランジスタＤＴＲ１のゲート電極、アクセストランジスタＡＴＲ２のソースおよびドライブトランジスタＤＴＲ２のドレインに電気的に接続されている。
【００３６】
ロードトランジスタＬＴＲ２のゲート電極ＴＤ（ＴＤ２）は、ポリシリコンプラグＤＢ（ＤＢ２）およびローカル配線２Ｇ（２Ｇ２）を介して、ドライブトランジスタＤＴＲ２のゲート電極、アクセストランジスタＡＴＲ１のソースおよびドライブトランジスタＤＴＲ１のドレインに電気的に接続されている。
【００３７】
また、ロードトランジスタＬＴ１のドレイン領域ＬＤ１は、ポリシリコンプラグＤＢ２およびローカル配線２Ｇ２を介して、ドライブトランジスタＤＴＲ２のゲート電極、アクセストランジスタＡＴＲ１のソースおよびドライブトランジスタＤＴＲ１のドレインに電気的に接続されている。
【００３８】
ロードトランジスタＬＴ２のドレイン領域ＬＤ２は、ポリシリコンプラグＤＢ１およびローカル配線２Ｇ１を介して、ドライブトランジスタＤＴＲ１のゲート電極、アクセストランジスタＡＴＲ２のソースおよびドライブトランジスタＤＴＲ２のドレインに電気的に接続されている。
【００３９】
図３および図４に示すように、ロードトランジスタＬＴＲ１のソース領域ＬＳ１とドレイン領域ＬＤ１は、パターニングされたポリシリコン膜ＴＰ１（ＴＰ）に互いに間隔を隔てて形成されている。ドレイン領域ＬＤ１とソース領域ＬＳ１とによって挟まれたポリシリコン膜ＴＰの部分の上に、ゲート電極ＴＤ１が位置する。
【００４０】
また、ロードトランジスタＬＴＲ２のソース領域ＬＳ２とドレイン領域ＬＤ２は、パターニングされたポリシリコン膜ＴＰ２（ＴＰ）に互いに間隔を隔てて形成されている。ドレイン領域ＬＤ２とソース領域ＬＳ２とによって挟まれたポリシリコン膜ＴＰの部分の上に、ゲート電極ＴＤ２が位置する。
【００４１】
図３および図５に示すように、ゲート電極ＴＤ１に接続されるポリシリコンプラグＤＢ１は、ロードトランジスタＬＴ２のドレイン領域ＬＤ２とは、ドレイン領域ＬＤ２（ポリシリコン膜ＴＰ）の厚み分の断面ＬＤＳＳ（側面）と、ドレイン領域ＬＤ２（ポリシリコン膜ＴＰ）の上面（ＬＤＵＳ）とに接触するように形成されている。
【００４２】
また、ゲート電極ＴＤ２に接続されるポリシリコンプラグＤＢ２は、ロードトランジスタＬＴ１のドレイン領域ＬＤ１とは、ドレイン領域ＬＤ１（ポリシリコン膜ＴＰ）の厚み分の断面（側面）と、ドレイン領域ＬＤ１（ポリシリコン膜ＴＰ）の上面とに接触するように形成されている。
【００４３】
後述するように、ポリシリコンプラグＤＢ１（ＤＢ２）が、ドレイン領域ＬＤ２（ＬＤ１）の厚み分の断面に加えてドレイン領域ＬＤ２（ＬＤ１）の上面に接触することで、寄生ｐｎ接合ダイオードの接合面積が増大し、記憶ノードの電位を確実に保持することができる。
【００４４】
次に、上述した半導体装置の製造方法として、主としてロードトランジスタを形成する工程とその前後の工程について説明する。
【００４５】
まず、半導体基板の主表面に、素子分離絶縁膜によって規定された領域ＭＲに、ドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２が形成され、領域ＰＲに、周辺回路用のトランジスタＰＴＲが形成される（図２参照）。次に、ドライブトランジスタＤＴＲ、ＤＴＲ２、アクセストランジスタＡＴＲ１、ＡＴＲ２および周辺回路用のトランジスタＰＴＲを覆うように、層間絶縁膜ＳＺ１および層間絶縁膜ＳＺ２等が順次形成される（図２参照）。
【００４６】
次に、層間絶縁膜ＳＺ２の表面にビット線ＢＬ等が形成される。次に、ビット線ＢＬ等を覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ３が形成される（図２参照）。次に、層間絶縁膜ＳＺ３の表面に接するように、ポリシリコン膜（図示せず）が形成される。そのポリシリコン膜に、所定の写真製版処理および加工を施すことにより、ローカル配線２Ｇが形成される（図２参照）。
【００４７】
次に、図６および図７に示すように、ローカル配線２Ｇを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＳＺ４が形成される。このとき、層間絶縁膜ＳＺ４に、たとえば、全面エッチバック処理または化学的機械研磨処理を施すことによって、層間絶縁膜ＳＺ４の表面が平坦化される。層間絶縁膜ＳＺ４の厚さとしては、ローカル配線２Ｇの電位の変動が上方に形成されるロードトランジスタ（薄膜トランジスタ）に影響を与えないように、ある程度厚く形成され、たとえば、２００ｎｍ以上の厚さに形成される。
【００４８】
次に、図８に示すように、層間絶縁膜ＳＺ４の表面に接するように、たとえば、化学的気相成長法等によって、ポリシリコン膜が形成される。そのポリシリコン膜に、しきい値電圧を調整するための所定の不純物イオンが注入される。次に、そのポリシリコン膜に所定の写真製版処理および加工を施すことにより、図９に示すように、ポリシリコン膜ＴＰが、ソース領域およびドレイン領域等となる所定の形状にパターニングされる。
【００４９】
次に、パターニングされたポリシリコン膜ＴＰ（ＴＰ１、ＴＰ２）に、ソース領域およびドレイン領域を形成するためのフォトレジストパターンＰＲＰ１が形成される。次に、そのフォトレジストパターンＰＲＰ１をマスクとして、たとえば、ボロン（Ｂ）等のｐ型不純物を注入することにより、パターニングされた一方のポリシリコン膜ＴＰにソース領域ＬＳ１およびドレイン領域ＬＤ１が形成され、他方のポリシリコン膜ＴＰにソース領域ＬＳ２およびドレイン領域ＬＤ２が形成される。その後、フォトレジストパターンＰＲＰ１が除去される。
【００５０】
次に、図１０および図１１に示すように、パターニングされたポリシリコン膜ＴＰを覆うように、たとえば、化学気相成長法等によってゲート酸化膜ＧＺが形成される。次に、図１２に示すように、所定の写真製版処理を施すことにより、ゲート酸化膜ＧＺ上に、ローカル配線を露出する開口部を形成するための開口パターンＲＨＰを有するフォトレジストパターンＰＲＰ２が形成される。
【００５１】
次に、そのフォトレジストパターンＰＲＰ２をマスクとして、所定のエッチング処理を施すことにより、ローカル配線２Ｇを露出する開口部ＨＰ（図１３参照）が形成される。このエッチング処理では、ポリシリコン膜ＴＰのエッチングレートに対して、シリコン酸化膜等からなる層間絶縁膜ＳＺ４のエッチングレートが十分に高くなるように、エッチングガス、圧力等のエッチング条件が設定される（選択エッチング処理）。そのような選択エッチング処理の一例として、Ｃ4Ｆ8、Ｏ2およびＣＯ系ガスを用いたエッチング処理がある。
【００５２】
その後、フォトレジストパターンＰＲＰ２が除去される。このエッチング処理により、図１３に示すように、開口部ＨＰでは、ポリシリコン膜ＴＰの厚みの断面（側面）ＬＤＳＳが露出するとともに、ポリシリコン膜ＴＰの上面の一部（上面ＬＤＵＳ）が露出する。
【００５３】
次に、ロードトランジスタのゲート電極ＴＤとポリシリコンプラグＤＢ（図４および図５参照）が、一体的に形成される。ｐチャネル型のロードトランジスタでは、ｎ型のゲート電極が形成される。図１４および図１５に示すように、たとえば、化学気相成長法によって、開口部ＨＰを埋め込むように、ゲート酸化膜ＧＺ上にｎ型のドープトポリシリコン膜ＤＰＦが形成される。開口部ＨＰに充填されたドープトポリシリコン膜ＤＰＦの部分がポリシリコンプラグＤＢになる。
【００５４】
次に、ドープトポリシリコン膜ＤＰＦに対して所定の写真製版処理を施すことによって、ゲート電極をパターニングするためのフォトレジストパターンＰＲＰ２が形成される。ここで、後述するように、フォトレジストパターンＰＲＰ２としては、開口部ＨＰを埋め込むドープトポリシリコン膜ＤＰＦの部分（ポリシリコンプラグＤＢ）に対する写真製版の重ね合わせずれが最も大きくなった場合でも、パターニングされるゲート電極が平面視的にポリシリコンプラグＤＢの全体を覆うように、所望の大きさのフォトレジストパターンＰＲＰ２が形成される。
【００５５】
次に、そのフォトレジストパターンＰＲＰ２をマスクとして、ドープトポリシリコン膜ＤＰＦにエッチング処理を施すことにより、ポリシリコンプラグＤＢと一体的に繋がったゲート電極ＴＤ（図１６および図１７参照）がパターニングされる。その後、フォトレジストパターンを除去することによって、図１６および図１７に示すように、パターニングされたゲート電極ＴＤ（ＴＤ１、ＴＤ２）が露出する。
【００５６】
こうして、ゲート電極ＴＤ、ソース領域ＬＳ１およびドレイン領域ＬＤ１を有するロードトランジスタＬＴＲ１（薄膜トランジスタ）と、ゲート電極ＴＤ、ソース領域ＬＳ１およびドレイン領域ＬＤ２を有するロードトランジスタＬＴＲ２（薄膜トランジスタ）とが形成される。その後、ロードトランジスタＬＴＲ１、ＬＴＲ２のゲート電極ＴＤを覆う層間絶縁膜ＳＺ５、キャパシタＣＡＰ、金属配線ＭＴＬ等を順次形成することによって、図２に示される半導体装置が完成する。
【００５７】
上述した半導体装置におけるＳＲＡＭメモリセルでは、図１８および図１９に示すように、ｎ型のドープトポリシリコン膜ＤＰＦから形成されるポリシリコンプラグＤＢとｐ型のドレイン領域ＬＤとの接触面にｐｎ接合面が存在する。このｐｎ接合面により、ローカル配線２Ｇを介して、ロードトランジスタＬＴＲ２のドレイン領域ＬＤ２と、ドライブトランジスタＤＴＲ２のドレイン（または、アクセストランジスタＡＴＲ２のソース）との間に、寄生ｐｎ接合ダイオードが存在することになる。
【００５８】
また、ロードトランジスタＬＴＲ１についても、ローカル配線２Ｇを介して、そのドレイン領域ＬＤ１と、ドライブトランジスタＤＴＲ１のドレイン（または、アクセストランジスタＡＴＲ１のソース）との間に、寄生ｐｎ接合ダイオードが存在することになる。
【００５９】
上述した半導体装置では、ポリシリコンプラグが形成される開口部ＨＰを形成する際に、選択エッチング処理を施すことによって、開口部ＨＰでは、ポリシリコン膜ＴＰの厚みの表面（断面）ＬＤＳＳに加えて、ポリシリコン膜ＴＰの上面ＬＤＵＳが露出する（図１３参照）。これにより、ｐｎ接合面の面積が確保されて、ホールド状態を確実に維持することができる。このことについて、比較例を交えて説明する。
【００６０】
まず、図２０に示すように、ローカル配線２ＧＣ、層間絶縁膜ＳＺ４Ｃ、ポリシリコン膜ＴＰＣ、ゲート酸化膜ＧＺＣが形成された後、開口パターンＲＨＰＣを有するフォトレジストパターンＰＲＰ２Ｃが形成される。次に、そのフォトレジストパターンＰＲＰ２Ｃをマスクとしてエッチング処理を施すことにより、ローカル配線２ＧＣを露出する開口部ＨＰＣが形成される。
【００６１】
このとき、たとえば、ＣＦ4およびＯ2系ガスを用いてエッチング処理を施すことによって、ポリシリコン膜ＴＰＣを貫通するように、層間絶縁膜ＳＺ４に開口部ＨＰＣが形成され、その開口部ＨＰＣでは、ポリシリコン膜ＴＰＣの厚みの断面（側面）ＬＤＳＳＣ（図２１参照）だけが露出する。その後、図２１に示すように、フォトレジストパターンＰＲＰ２Ｃが除去されて、開口部ＨＰＣが形成される。
【００６２】
次に、図２２および図２３に示すように、開口部ＨＰＣを埋め込むように、ゲート酸化膜ＧＺＣ上にｎ型のドープトポリシリコン膜ＤＰＦＣが形成される。開口部ＨＰＣに充填されたドープトポリシリコン膜ＤＰＦＣの部分がポリシリコンプラグＤＢＣになる。
【００６３】
次に、ゲート電極をパターニングするためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをマスクとして、ドープトポリシリコン膜ＤＰＦＣにエッチング処理を施すことにより、ポリシリコンプラグＤＢＣと一体的に繋がったゲート電極ＴＤＣ（図２４および図２５参照）がパターニングされる。その後、フォトレジストパターンを除去することによって、図２４および図２５に示すように、パターニングされたゲート電極ＴＤＣが露出する。
【００６４】
こうして、ゲート電極ＴＤＣ、ソース領域ＬＳ１Ｃおよびドレイン領域ＬＤ１Ｃを有するロードトランジスタＬＴＲ１Ｃ（薄膜トランジスタ）と、ゲート電極ＴＤＣ、ソース領域ＬＳ１Ｃおよびドレイン領域ＬＤ２Ｃを有するロードトランジスタＬＴＲ２Ｃ（薄膜トランジスタ）とが形成される。
【００６５】
比較例に係る半導体装置のＳＲＡＭメモリセルでは、図２６および図２７に示すように、ローカル配線２ＧＣを介して、ロードトランジスタＬＴＲ２Ｃのドレイン領域ＬＤ２Ｃと、ドライブトランジスタＤＴＲ２Ｃ（図２８参照）のドレイン（または、アクセストランジスタＡＴＲ２Ｃのソース）との間に、寄生ｐｎ接合ダイオードが存在することになる。
【００６６】
また、ロードトランジスタＬＴＲ１Ｃについても、ローカル配線２ＧＣを介して、そのドレイン領域ＬＤ１Ｃと、ドライブトランジスタＤＴＲ１Ｃ（図２８参照）のドレイン（または、アクセストランジスタＡＴＲ１Ｃのソース）との間に、寄生ｐｎ接合ダイオードが存在することになる。
【００６７】
次に、ＳＲＡＭメモリセルの動作（ホールド動作）と寄生ｐｎ接合ダイオードとの関係について説明する。一般に、ＳＲＡＭメモリセルのホールド状態では、情報としての電位がハイ（Ｈ）の記憶ノードに対して、その電位を保持するためにホールドオン電流が流される。ここで、図２８に示すように、ロードトランジスタＬＴＲ２Ｃのドレイン、ドライブトランジスタＤＴＲ２Ｃのドレイン、アクセストランジスタＡＴＲ２Ｃのソースが電気的に接続されている記憶ノードの電位がハイ（Ｈ）の状態とする。
【００６８】
そうすると、ＳＲＡＭメモリセルがホールド状態では、アクセストランジスタＡＴＲ２ＣおよびドライブトランジスタＤＴＲ２Ｃがオフであるところ、記憶ノードの電荷が、アクセストランジスタＡＴＲ２Ｃからリーク（点線参照）するとともに、ドライブトランジスタＤＴＲ２Ｃからリーク（点線参照）する。
【００６９】
このリークによって失われる電荷を補うために、電源電圧（Ｖｃｃ）からロードトランジスタＬＴＲ２Ｃおよび寄生ｐｎ接合ダイオードを経て、記憶ノードへホールドオン電流（実線参照）が流される。記憶ノードの電位を保持するには、ホールドオン電流として、アクセストランジスタＡＴＲ２ＣおよびドライブトランジスタＤＴＲ２Ｃからそれぞれリークする電流よりも多くの電流を流す必要がある。
【００７０】
ここで、ロードトランジスタ（薄膜トランジスタ）のドレイン電圧とホールドオン電流との関係を図２９に示す。図２９では、ロードトランジスタ（薄膜トランジスタＴＦＴ）だけの場合のホールドオン電流のグラフ（実線のグラフ）と、寄生ｐｎ接合ダイオードだけの場合のホールドオン電流のグラフ（一点鎖線等のグラフ）を示す。また、寄生ｐｎ接合ダイオードについては、ｐｎ接合面積を大小に振り分けた場合のホールドオン電流を示す。
【００７１】
図２９に示すように、実使用レベルにおけるドレイン電圧（縦の点線参照）においては、ロードトランジスタを流れる電流よりも、寄生ｐｎ接合ダイオードを流れる電流の方が少ない。このため、ロードトランジスタと寄生ｐｎ接合ダイオードとを流れるホールドオン電流は、寄生ｐｎ接合ダイオードを流れる電流に律速されることになる。しかも、ｐｎ接合面積が小さくなるにしたがって、ホールドオン電流は少なくなる。
【００７２】
図２５に示すように、比較例に係る半導体装置のＳＲＡＭメモリセルでは、寄生ｐｎ接合ダイオードのｐｎ接合面は、ポリシリコン膜ＴＰＣの厚みの断面（側面）ＬＤＳＳＣである。このため、半導体装置の小型化を図るために、ＳＲＡＭメモリセルのシュリンクに伴ってｐｎ接合面積も小さくなる。
【００７３】
ここで、図３０に示すように、目標値を達成している比較例に係る半導体装置のＳＲＡＭメモリセル（○印を参照）を単純にシュリンクさせた場合を想定する。そうすると、シュリンクさせた場合（△印を参照）には、記憶ノードの電位を保持するために必要とされるホールドオン電流（目標値）を得ることができないことが発明者らによって判明した。
【００７４】
これに対して、実施の形態に係る半導体装置のＳＲＡＭメモリセルでは、寄生ｐｎ接合ダイオードのｐｎ接合面として、ポリシリコン膜ＴＰ（ドレイン領域ＬＤ１、ＬＤ２）の厚みの表面（断面）ＬＤＳＳに加えて、ポリシリコン膜ＴＰの上面ＬＤＵＳを備えている。たとえば、ポリシリコン膜ＴＰをポリシリコンプラグＤＢの直径の３分の１程度を残すことができれば、接触面積は、比較例の場合に比べて約２倍程度のｐｎ接合面の面積が得られる。これにより、ＳＲＡＭメモリセルをシュリンクさせた場合（□印を参照）でも、ｐｎ接合面の面積が確保されて、目標とされるホールドオン電流を得ることができ、ホールド状態を確実に維持することができることが、発明者らによって確認された。
【００７５】
実施の形態２
実施の形態２に係るアドバンストＳＲＡＭメモリセルを備えた半導体装置について説明する。
【００７６】
図３１および図３２に示すように、アドバンストＳＲＡＭメモリセルでは、ポリシリコン膜ＴＰ（ドレイン領域ＬＤ１、ＬＤ２）の幅は、ポリシリコンプラグＤＢの直径と同じかそれよりも大きく設定されて、ポリシリコンプラグＤＢは、ポリシリコン膜ＴＰの厚みの断面（側面）とは、中心角１８０°以上の円弧長さをもって接触する。なお、これ以外のアドバンストＳＲＡＭメモリセルの構成については、図２および図３に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００７７】
次に、上述したアドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法について説明する。まず、前述した図６〜図１１に示す工程と同様の工程を経た後、図３３に示すように、所定の写真製版処理を施すことにより、開口部を形成するための開口パターンＲＨＰを有するフォトレジストパターンＰＲＰ３が形成される。このとき、開口パターンＲＨＰの開口径は、ポリシリコン膜ＴＰの幅よりも小さく設定される。
【００７８】
次に、そのフォトレジストパターンＰＲＰ３をマスクとして、所定のエッチング処理を施すことにより、ローカル配線２Ｇを露出する開口部ＨＰが形成され、その後、図３４に示すように、フォトレジストパターンＰＲＰ３が除去される。このエッチング処理では、シリコン酸化膜等からなる層間絶縁膜ＳＺ４とともにポリシリコン膜ＴＰを貫通するように、エッチングガス、圧力等のエッチング条件が設定される。このエッチング処理の一例として、ＣＦ4およびＯ2系ガスを用いたエッチング処理がある。このエッチング処理により、開口部ＨＰの側壁に中心角１８０°以上の円弧長さを有するポリシリコン膜ＴＰの厚みの断面（側面）が露出する。
【００７９】
次に、図３５および図３６に示すように、たとえば、化学気相成長法によって、開口部ＨＰを埋め込むように、ゲート酸化膜ＧＺ上にｎ型のドープトポリシリコン膜ＤＰＦが形成される。開口部ＨＰに充填されたドープトポリシリコン膜ＤＰＦの部分がポリシリコンプラグＤＢになる。
【００８０】
次に、ドープトポリシリコン膜ＤＰＦに対して所定の写真製版処理を施すことによって、ゲート電極をパターニングするためのフォトレジストパターンＰＲＰ２が形成される。ここで、後述するように、フォトレジストパターンＰＲＰ２としては、開口部ＨＰを埋め込むドープトポリシリコン膜の部分（ポリシリコンプラグＤＢ）に対する写真製版の重ね合わせずれが最も大きくなった場合でも、パターニングされるゲート電極が平面視的にポリシリコンプラグＤＢの全体を覆うように、所望の大きさのフォトレジストパターンＰＲＰ２が形成される。
【００８１】
次に、そのフォトレジストパターンＰＲＰ２をマスクとして、ドープトポリシリコン膜ＤＰＦにエッチング処理を施すことにより、ポリシリコンプラグＤＢと一体的に繋がったゲート電極ＴＤ（図３２）がパターニングされる。その後、ロードトランジスタＬＴＲ１、ＬＴＲ２（図３１参照）のゲート電極ＴＤを覆う層間絶縁膜ＳＺ５、キャパシタＣＡＰ、金属配線ＭＴＬ等（図２参照）を順次形成することによって、アドバンストＳＲＡＭを有する半導体装置が完成する。
【００８２】
上述したアドバンストＳＲＡＭメモリセルを備えた半導体装置では、ｎ型のポリシリコンプラグＤＢは、ｐ型のポリシリコン膜ＴＰの厚みの断面（側面）とは、中心角１８０°以上の円弧長さをもって接触する。これにより、ｐｎ接合面の面積が確保されて、ホールド状態を確実に維持することができる。このことについて、比較例を交えて説明する。
【００８３】
比較例に係る半導体装置では、図３７に示すように、ポリシリコンプラグＤＢＣの直径は、ポリシリコン膜ＴＰＣ（ドレイン領域ＬＤ１Ｃ、ＬＤ２Ｃ）の幅よりも大きく設定されている。これにより、ポリシリコンプラグＤＢＣは、ポリシリコン膜ＴＰＣの厚みの断面（側面）とは、中心角１２０°程度の円弧長さをもって接触する。なお、これ以外の比較例に係るアドバンストＳＲＡＭメモリセルの構成については、図２４に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００８４】
ここで、ポリシリコンプラグの直径とポリシリコン膜との接触長について説明する。図３８に、ポリシリコン膜の種々の幅およびポリシリコンプラグの直径と、その接触長さとの関係を示す。
【００８５】
比較例に係る半導体装置のＳＲＡＭメモリセルとして、たとえば、ポリシリコンプラグＤＢの直径を１８０ｎｍ程度、ポリシリコン膜の幅を１４０ｎｍ程度とすると、その接触長はおよそ１９０ｎｍ程度になる。このＳＲＡＭメモリセルを単純にシュリンクさせた場合には、ポリシリコンプラグＤＢの直径は１４０ｎｍ程度、ポリシリコン膜の幅は１２０ｎｍ程度になり、その接触長は、およそ１４５ｎｍ程度になって、ｐｎ接合面の面積も小さくなる。
【００８６】
このとき、実施の形態に係る半導体装置として、ポリシリコンプラグＤＢの直径を１２０ｎｍ程度までシュリンクさせたＳＲＡＭメモリセルでは、接触長は１９０ｎｍ程度確保されることになる。また、ポリシリコンプラグＤＢの直径を１４０ｎｍ程度とし、ポリシリコン膜ＴＰの幅を１４０ｎｍ程度としたＳＲＡＭメモリセルでは、接触長は２２０ｎｍ程度確保されることになる。その結果、寄生ｐｎ接合ダイオードにおけるｐｎ接合面の面積が増加し、ホールドオン電流が確保されて、ホールド状態を確実に維持することができる。
【００８７】
なお、ポリシリコンプラグＤＢの直径がポリシリコン膜の幅よりも小さい場合には、ポリシリコンプラグＤＢの全周において、ポリシリコン膜ＴＰが接触することになる。この場合、ロードトランジスタから寄生ｐｎ接合ダイオードを流れる電流の電界を考慮すると、ホールドオン電流に寄与する実質的な接触長は、ポリシリコンプラグＤＢの半円分（半周分）程度であるとするのが妥当と考えられる。
【００８８】
また、ポリシリコンプラグの平面（断面）形状として円形を例に挙げて説明したが、円形以外のポリシリコンプラグにおいても、ポリシリコンプラグの全周の少なくとも半分がドレイン領域に接触していればよい。
【００８９】
実施の形態３
実施の形態３に係るアドバンストＳＲＡＭメモリセルを備えた半導体装置について説明する。
【００９０】
図３９に示すように、アドバンストＳＲＡＭメモリセルでは、ロードトランジスタＬＴＲ１、ＬＴＲ２のゲート電極ＴＤは、平面視的にポリシリコンプラグＤＢの全体を確実に覆うように形成されている。すなわち、ゲート電極ＴＤをパターニングする際に、ポリシリコンプラグＤＢに対する写真製版の重ね合わせずれが最も大きくなった場合でも、ゲート電極ＴＤがポリシリコンプラグＤＢの全体を覆うように、ゲート電極ＴＤのパターンが、比較例に係るゲート電極ＴＤＣ（想像線参照）に対して拡大（矢印参照）されている。
【００９１】
なお、これ以外のアドバンストＳＲＡＭメモリセルの構成については、図２および図３、または、図３１および図３２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００９２】
次に、上述したアドバンストＳＲＡＭメモリセルを備えた半導体装置の製造方法として、実施の形態２において説明した半導体装置を想定して説明する。
【００９３】
まず、前述した図６〜図１５に示す工程と同様の工程を経て、図４０に示すように、開口部ＨＰを埋め込むようにｎ型のドープトポリシリコン膜ＤＰＦが形成される。次に、ゲート電極をパターニングするための写真製版処理が施される。このとき、図４１に示すように、開口部ＨＰを埋め込むドープトポリシリコン膜ＤＰＦの部分（ポリシリコンプラグＤＢ）に対する写真製版の重ね合わせずれが最も大きくなった場合でも、パターニングされるゲート電極が平面視的にポリシリコンプラグＤＢの全体を覆うように、所望の大きさのフォトレジストパターンＰＲＰ２が形成される。
【００９４】
次に、そのフォトレジストパターンＰＲＰ２をマスクとして、ドープトポリシリコン膜ＤＰＦにエッチング処理を施すことにより、図４２に示すように、ゲート電極ＴＤが形成される。その後、ロードトランジスタＬＴＲ１、ＬＴＲ２（図３９参照）のゲート電極ＴＤを覆う層間絶縁膜ＳＺ５、キャパシタＣＡＰ、金属配線ＭＴＬ等（図２参照）を順次形成することによって、アドバンストＳＲＡＭを有する半導体装置が完成する。
【００９５】
次に、比較例に係る半導体装置の製造方法について説明する。図４３に示すように、開口部ＨＰＣを埋め込むようにｎ型のドープトポリシリコン膜ＤＰＦＣが形成された後、ゲート電極をパターニングするための写真製版処理が施される。
【００９６】
このとき、開口部ＨＰＣを埋め込むドープトポリシリコン膜ＤＰＦの部分（ポリシリコンプラグＤＢＣ）に対する写真製版の重ね合わせずれが最も大きくなった場合には、パターニングされるゲート電極が平面視的にそのドープトポリシリコン膜ＤＰＦの部分を部分的に覆わないようなフォトレジストパターンＰＲＰ２Ｃが形成されることがある。
【００９７】
そのようなフォトレジストパターンＰＲＰ２Ｃをマスクとしてドープトポリシリコン膜ＤＰＦＣにエッチング処理を施すと、図４４および図４５に示すように、開口部ＨＰＣを埋め込むドープトポリシリコン膜ＤＰＦＣのうち露出している部分が、オーバーエッチングによって消失することがある。
【００９８】
このため、完成した半導体装置では、ロードトランジスタのｐ型のドレイン領域とｎ型のポリシリコンプラグＤＢＣとのｐｎ接合面の十分な面積が得られないことがある。特に、比較例に係る半導体装置では、ＳＲＡＭメモリセルのサイズをシュリンクさせた場合に、当該問題が顕在化することが発明者らによって確認された。
【００９９】
これに対して、実施の形態に係る半導体装置の製造方法では、ゲート電極ＴＤをパターニングする際に、ポリシリコンプラグＤＢに対する写真製版の重ね合わせずれが最も大きくなった場合でも、ゲート電極ＴＤがポリシリコンプラグＤＢの全体を覆うように、ゲート電極ＴＤのパターンが拡大されている。
【０１００】
これにより、オーバーエッチングによって、開口部を埋め込むドープトポリシリコン膜の部分が消失するのを防止することができる。その結果、ロードトランジスタのｐ型のドレイン領域とｎ型のポリシリコンプラグＤＢとのｐｎ接合面の面積が確保されて、ホールドオン電流を確保することができ、ホールド状態を確実に維持することができる。
【０１０１】
特に、実施の形態１および実施の形態２では、ゲート電極をパターニングする際に、開口部内のドープトポリシリコン膜の部分が消失してしまうと、ｐｎ接合面の面積を増加させるのを阻害してしまうことになる。このため、実施の形態１および実施の形態２では、当該製造方法を併用して製造することが好ましい。
【０１０２】
また、ロードトランジスタのドレイン領域に電気的に接続されるプラグとして、ポリシリコンプラグＤＢを例に挙げたが、金属以外の材料であって導電性を有する材料であればポリシリコン以外の材料でもよい。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０４】
ＳＵＢ  半導体基板、ＰＷＬ  ｐウェル、ＤＴＲ１  ドライブトランジスタ、ＤＴＲ２  ドライブトランジスタ、ＡＴＲ１  アクセストランジスタ、ＡＴＲ２  アクセストランジスタ、ＳＤ  ソース／ドレイン領域、ＮＷＬ  ｎウェル、ＰＴＲ  トランジスタ、ＰＳＤ  ソース／ドレイン領域、ＳＺ１  層間絶縁膜、ＢＳ  ポリシリコンプラグ、ＳＺ２  層間絶縁膜、ＣＴＣ  コンタクト導電層、ＢＬ、／ＢＬ  ビット線、ＳＺ３  層間絶縁膜、ＳＣ  ポリシリコンプラグ、２Ｇ、２Ｇ１、２Ｇ２  ローカル配線、ＳＺ４  層間絶縁膜、ＴＰ  チャネルポリシリコン膜、ＬＤ  ドレイン領域、ＬＤＵＳ  ドレイン上面、ＬＤＳＳ  ドレイン断面、ＬＳ  ソース領域、ＧＺ  ゲート酸化膜、ＤＢ１、ＤＢ２  ポリシリコンプラグ、ＴＤ、ＴＤ１、ＴＤ２  ゲート電極、ＬＴＲ、ＬＴＲ１、ＬＴＲ２  ロードトランジスタ、ＳＺ５  層間絶縁膜、Ｚ１  絶縁膜、ＭＣＴ  金属プラグ、ＳＮ  ストレージノード、ＤＥ  キャパシタ誘電体膜、ＣＰ  セルプレート、ＣＡＰ、Ｃ１、Ｃ２  キャパシタ、ＳＺ７  層間絶縁膜、ＭＣＴ  金属プラグ、ＭＴＬ  金属配線、ＳＺ８  層間絶縁膜、ＭＴＬ  金属配線、ＳＺ９  層間絶縁膜、ＷＬ  ワード線、ＭＣ  メモリセル、ＰＲＰ１  フォトレジストパターン、ＰＲＰ２  フォトレジストパターン、ＲＨＰ  フォトレジスト開口、ＨＰ  開口部、ＤＰＦ  ドープトポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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