(57)【要約】【課題】ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器およびインターポレーション回路を提供することにある。【解決手段】リセットフェーズにおいて、差動増幅部は、信号が入力され、第１の切替部は、第１の出力ノードと第１のサンプリング容量、並びに第２の出力ノードと第２のサンプリング容量との接続状態に切り替え、比較フェーズにおいて、差動増幅部は、入力がリセットされ、第１の切替部は、第１の出力ノードと第１のサンプリング容量、並びに第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
正帰還増幅器。
【請求項２】
複数の上記差動増幅部を含み、
上記各差動増幅部は、
上記第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、
上記第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続されている
請求項１記載の正帰還増幅器。
【請求項３】
上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて信号を増幅する
請求項１記載の正帰還増幅器。
【請求項４】
上記差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
請求項１記載の正帰還増幅器。
【請求項５】
上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
請求項１記載の正帰還増幅器。
【請求項６】
上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
請求項５記載の正帰還増幅器。
【請求項７】
入力される複数の信号により補間信号を生成する正帰還増幅器を有し、
上記正帰還増幅器は、
第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
インターポレーション回路。
【請求項８】
上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて合成した信号を増幅する
請求項７記載のインターポレーション回路。
【請求項９】
上記各差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
請求項７記載のインターポレーション回路。
【請求項１０】
上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
請求項７記載のインターポレーション回路。
【請求項１１】
上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
請求項１０記載のインターポレーション回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、たとえばアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換器に適用可能な正帰還増幅器およびインターポレーション回路に関するものである。
【背景技術】
【０００２】
差動増幅器として、差動増幅回路に負荷回路を接続し、切替スイッチによって負荷回路の全体を差動増幅回路の負荷とする全体負荷と、負荷回路の一部を負荷とする部分負荷とに切り替えることで、差動増幅回路の利得を変更する技術が知られている。
【０００３】
この差動増幅器において、差動増幅回路はゲートに入力差動信号が供給される差動対トランジスタを含んで構成される。
また、負荷回路は、差動対トランジスタの出力側端子（ドレイン端）と基準電位間にそれぞれ接続された負荷トランジスタにより構成される。
負荷トランジスタのゲートとドレイン間に切替スイッチがそれぞれ接続されている。
また、負荷トランジスタのゲートにはサンプリング容量が接続されている。
【０００４】
このような構成を有する差動増幅器では、切替スイッチがオフ状態の場合、負荷回路の全体が負荷（全体負荷）となり、負荷トランジスタによる電流源負荷となって出力インピーダンスが増大し、差動増幅器の利得が増大する。
一方、切替スイッチがオン状態の場合、負荷トランジスタはダイオード接続され、負荷回路の一部がダイオード負荷（部分負荷）となって、出力インピーダンスが低減し、差動増幅器の利得が低減する。
【０００５】
このような構成の差動増幅器では、入力換算オフセットを低減するためには、負荷トランジスタのトランスコンダクタンスｇｍを大きくする必要がある。
ｇｍを大きくすることによりトランジスタのサイズを大きくするか、負荷トランジスタに大電流を流す必要が生じる。
しかし、トランジスタサイズを大きくした場合、トランジスタの寄生容量が増大し、差動増幅器の動作が低下するおそれがある。また、トランジスタに大電流を流した場合、差動増幅器の消費電力が増大するおそれがある。
【０００６】
これを解決する技術として、差動増幅回路の出力を負荷トランジスタのゲートに正帰還をかける正帰還増幅器が提案されている（特許文献１参照）。
【０００７】
この正帰還増幅器においては、リセットフェーズと比較フェーズを有し、リセットフェーズでオフセットをサンプリング容量に保存（保持）し、比較フェーズで信号を増幅している。
また、正帰還増幅器においては、比較フェーズで信号を増幅する際に正帰還をかけることで高ゲインの増幅器を実現できている。
【０００８】
また従来、ＡＤ変換器などに用いられる比較器（コンパレータ）のオフセットの入力換算オフセットを小さくするために、プリアンプなどを用いて入力換算オフセットを小さくしている。
その際、インターポレーション技術を用いてプリアンプの数を減らす工夫がされている。
ただし、高ゲインの増幅器を実現するためにはプリアンプを多段に接続する必要がある。
【０００９】
また従来は、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを構成している。
その理由として、正帰還増幅器でインターポレーションを行うと、入力される信号のセトリング差により正帰還が早くかかる信号と、遅くかかる信号が発生し正常なインターポレーション動作を行うことができなくなることが挙げられる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−２５４４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、上述した正帰還増幅器では増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
そのため、上記した正帰還増幅器では、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまうという不利益がある。
【００１２】
また、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを構成する必要があることから、面積、電力の増大を招くという不利益がある。
また、プリアンプに高ゲインの増幅器を用いたインターポレーションを行うとき、インターポレーションに必要な線形性を損なってしまい、正確に補間信号を生成することができないという不利益がある。
【００１３】
本技術は、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器およびインターポレーション回路を提供することにある。
本技術は、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能な正帰還増幅器およびインターポレーション回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点の正帰還増幅器は、第１の出力ノードと、第２の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える。
【００１５】
本発明の第２の観点のインターポレーション回路は、入力される複数の信号により補間信号を生成する正帰還増幅器を有し、上記正帰還増幅器は、第１の出力ノードと、第２の出力ノードと、入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、リセットフェーズおよび比較フェーズで動作可能で、上記リセットフェーズにおいて、上記差動増幅部は、信号が入力され、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、上記比較フェーズにおいて、上記差動増幅部は、入力がリセットされ、上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える。
【発明の効果】
【００１６】
本技術によれば、ノイズ耐性の向上を図れ、信号情報のみを増幅することができ、インターポレーション回路に適用した場合に、面積、電力の低減を図ることが可能な正帰還増幅器を実現できる。
本技術によれば、少ない素子数でインターポレーションに必要な線形性を維持することが可能で、面積、電力の低減を図ることが可能で、しかも正確な補間信号を生成することが可能なインターポレーション回路を実現できる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る正帰還増幅器の構成例を示す回路図である。
【図２】本実施形態に係る正帰還増幅器のリセットフェーズと比較フェーズにおける動作概要を示す図である。
【図３】本実施形態に係る正帰還増幅器のリセットフェーズ時の動作を説明するための図である。
【図４】本実施形態に係る正帰還増幅器の比較フェーズ時の動作を説明するための図である。
【図５】本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例を示す回路図である。
【図６】本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例を示す回路図である。
【図７】本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第１の構成例を示す図である。
【図８】単入力の正帰還増幅器を適用したインターポレーション回路を示す図である。
【図９】第１のモードで動作する正帰還増幅器でインターポレーションを行う場合の課題を説明するための図である。
【図１０】第２のモードで動作する正帰還増幅器でインターポレーションを行う場合の利点を説明するための図である。
【図１１】本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第２の構成例を示す図である。
【図１２】図１１のインターポレーション回路における第１のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である。
【図１３】図１１のインターポレーション回路における第２のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である。
【図１４】本実施形態に係る正帰還増幅器の他の構成例を示す回路図である。
【図１５】本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．正帰還増幅器の構成例
２．インターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例
３．インターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例
４．インターポレーション回路の第１の構成例
５．インターポレーション回路の第２の構成例
【００１９】
＜１．正帰還増幅器の構成例＞
図１は、本実施形態に係る正帰還増幅器の構成例を示す回路図である。
図２は、本実施形態に係る正帰還増幅器のリセットフェーズと比較フェーズにおける動作概要を示す図である。
【００２０】
本実施形態に係る正帰還増幅器１０は、差動増幅部１１、負荷部１２、第１の切替部１３、サンプリング部１４、帰還部１５、第２の切替部１６、ノードＮＤ１１〜ＮＤ１６、入力端子ＴＩＭＰ，ＴＩＮＭ、および出力端子ＴＯＵＴＰ，ＴＯＵＴＭを有する。
なお、ノードＮＤ１１が第１の出力ノードを形成し、ＮＤ１２が第２の出力ノードを形成している。
【００２１】
本実施形態の正帰還増幅器１０は、リセットフェーズと比較フェーズを有し、リセットフェーズ動作と比較フェーズ動作を繰り返す。
【００２２】
差動増幅部１１は、リセットフェーズにおいて信号、たとえば差動信号を入力し、比較フェーズで入力がリセットされ、サンプリング容量にサンプリング（保持）された信号情報のみを増幅する。
【００２３】
差動増幅部１１は、差動対トランジスタを形成する第１導電型の電界効果トランジスタである２つのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１，ＰＴ１２、および電流源Ｉ１１を含んで構成されている。
ＰＭＯＳトランジスタＰＴ１１が第１の差動トランジスタを形成し、ＰＭＯＳトランジスタＰＴ１２が第２の差動トランジスタを形成している。
【００２４】
ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２のソースが電流源Ｉ１１に接続され、電流源Ｉ１１は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインが出力端子ＴＯＵＴＰに接続された第１の出力ノードＮＤ１１に接続され、ゲート（制御端子）が正側入力ラインＬＩＮＰにより正側入力端子ＴＩＮＰに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが出力端子ＴＯＵＴＭに接続された第２の出力ノードＮＤ１２に接続され、ゲート（制御端子）が負側入力ラインＬＩＮＭにより負側入力端子ＴＩＮＭに接続されている。
【００２５】
本実施形態において、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２のトランスコンダクタンスはｇｍｐであるとする。
【００２６】
負荷部１２は、第２導電型の電界効果トランジスタであるｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１，ＮＴ１２を含んで構成されている。
ＮＭＯＳトランジスタＮＴ１１が第１の負荷トランジスタを形成し、ＮＭＯＳトランジスタＮＴ１２が第２の負荷トランジスタを形成する。
【００２７】
第１の負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）の基準電位源ＬＶＳＳに接続され、ドレインがノードＮＤ１５に接続され、ゲートがノードＮＤ１３に接続されている。
ノードＮＤ１５は、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１のドレインに接続された出力ノードＮＤ１１に接続されている。
【００２８】
第２の負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１２のソースが基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）の基準電位源ＬＶＳＳに接続され、ドレインがノードＮＤ１６に接続され、ゲートがノードＮＤ１４に接続されている。
ノードＮＤ１６は、差動増幅部１１のＰＭＯＳトランジスタＰＴ１２のドレインに接続された出力ノードＮＤ１２に接続されている。
【００２９】
本実施形態において、ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のトランスコンダクタンスはｇｍｎであるとする。
【００３０】
第１の切替部１３は、第１のスイッチＳＷ１１および第２のスイッチＳＷ１を含んで構成されている。
【００３１】
第１のスイッチＳＷ１１はノードＮＤ１３とノードＮＤ１５との間に接続されている。
すなわち、第１のスイッチＳＷ１１はＮＭＯＳトランジスタＮＴ１１のゲートとドレイン間に接続されており、第１のスイッチＳＷ１１がオン状態のときＮＭＯＳトランジスタＮＴ１１はダイオード接続される。
【００３２】
第２のスイッチＳＷ１２はノードＮＤ１４とノードＮＤ１６との間に接続されている。
すなわち、第２のスイッチＳＷ１２はＮＭＯＳトランジスタＮＴ１２のゲートとドレイン間に接続されており、第２のスイッチＳＷ１２がオン状態のときＮＭＯＳトランジスタＮＴ１２はダイオード接続される。
【００３３】
第１のスイッチＳＷ１１および第２のスイッチＳＷ１２は、フェーズ信号Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。
フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。
したがって、本実施形態において、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。
第１のスイッチＳＷ１１および第２のスイッチＳＷ１２は、電界効果トランジスタ、たとえばＮＭＯＳトランジスタにより形成される。
【００３４】
サンプリング部１４は、第１のサンプリング容量（サンプリングキャパシタ）Ｃ１１および第２のサンプリング容量（サンプリングキャパシタ）Ｃ１２を含んで構成されている。
【００３５】
第１のサンプリング容量Ｃ１１はノードＮＤ１３と基準電位源ＬＶＳＳとの間に接続されている。
第２のサンプリング容量Ｃ１２はノードＮＤ１４と基準電位源ＬＶＳＳとの間に接続されている。
第１のサンプリング容量Ｃ１１および第２のサンプリング容量Ｃ１２は、リセットフェーズ時に差動増幅部１１に入力される入力アナログ信号と、オフセットをサンプリングする。
【００３６】
なお、第１のサンプリング容量Ｃ１１および第２のサンプリング容量Ｃ１２は、寄生容量により形成することも可能である。
【００３７】
帰還部１５は、第１の帰還容量（帰還キャパシタ）Ｃ１３および第２の帰還容量（帰還キャパシタ）Ｃ１４を含んで構成されている。
【００３８】
第１の帰還容量Ｃ１３は出力ノードＮＤ１１とノードＮＤ１４との間に接続され、第２の帰還容量Ｃ１４は出力ノードＮＤ１２とノードＮＤ１３との間に接続されている。
【００３９】
第１の帰還容量Ｃ１３および第２の帰還容量Ｃ１４は、正帰還増幅器１０の出力ノードＮＤ１１、ＮＤ１２に発現する出力信号を負荷トランジスタであるＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに正帰還させている。
これにより、出力信号がＮＭＯＳトランジスタＮＴ１１，ＮＴ１２で増幅される。
【００４０】
第２の切替部１６は、第３のスイッチＳＷ１３〜第９のスイッチＳＷ１９を含んで構成されている。
【００４１】
第３のスイッチＳＷ１３は、正側入力端子ＴＩＮＰと差動増幅部１１のＰＭＯＳトランジスタＰＴ１１のゲートとを接続する正側入力ラインＬＩＮＰに接続（挿入）されている。
第４のスイッチＳＷ１４は、負側入力端子ＴＩＮＭと差動増幅部１１のＰＭＯＳトランジスタＰＴ１２のゲートとを接続する負側入力ラインＬＩＮＭに接続（挿入）されている。
第３のスイッチＳＷ１３および第４のスイッチＳＷ１４は、フェーズ信号Φがハイレベルのときオン状態に保持され、ローレベルのときオフ状態に保持される。
上述したように、フェーズ信号Φはリセットフェーズでハイレベルに設定され、比較フェーズでローレベルに設定される。
したがって、本実施形態において、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４はリセットフェーズでオン状態に保持され、比較フェーズでオフ状態に保持される。
【００４２】
第５のスイッチＳＷ１５は、正側入力ラインＬＩＮＰのうち入力端子ＴＩＮＰと第３のスイッチＳＷ１３とを接続する正側入力ラインＬＩＮＰ１と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第６のスイッチＳＷ１６は、負側入力ラインＬＩＮＭのうち入力端子ＴＩＮＭと第４のスイッチＳＷ１４とを接続する負側入力ラインＬＩＮＭ１と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
【００４３】
第７のスイッチＳＷ１７は、正側入力ラインＬＩＮＰのうちＰＭＯＳトランジスタＰＴ１１のゲートと第３のスイッチＳＷ１３とを接続する正側入力ラインＬＩＮＰ２と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第８のスイッチＳＷ１８は、負側入力ラインＬＩＮＭのうちＰＭＯＳトランジスタＰＴ１２のゲートと第４のスイッチＳＷ１４とを接続する負側入力ラインＬＩＮＭ２と基準電位ＶＳＳ（たとえば接地電位ＧＮＤ）との間に接続されている。
第９のスイッチＳＷ１９は、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２側の正側入力ラインＬＩＮＰ２と負側入力ラインＬＩＮＭ２との間に接続されている。
【００４４】
第５〜第９のスイッチＳＷ１５〜ＳＷ１９は、フェーズ信号Φとは逆相の逆相信号／Φがハイレベルとのきオン状態に保持され、ローレベルのときオフ状態に保持される。
上述したように、フェーズ信号の逆相信号／Φはリセットフェーズでローレベルに設定され、比較フェーズでハイレベルに設定される。
したがって、本実施形態において、第５〜第９のスイッチＳＷ１５〜ＳＷ１９はリセットフェーズでオフ状態に保持され、比較フェーズでオン状態に保持される。
【００４５】
ここで逆相とは、フェーズ信号Φがハイレベルのとき逆相信号／Φはローレベルをとり、フェーズ信号Φがローレベルのとき逆相信号／Φはハイレベルをとるような、位相が１８０°ずれているような関係をいう。
【００４６】
第３〜第９のスイッチＳＷ１３〜ＳＷ１９は、電界効果トランジスタ、たとえばＮＭＯＳトランジスタにより形成される。
【００４７】
第２の切替部１６において、リセットフェーズでは第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオン状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオフ状態となることから、アナログ信号が差動増幅部１１に入力される。
比較フェーズでは、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオフ状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオン状態となることから、差動増幅部１１の入力がリセットされる。
【００４８】
［正帰還増幅器の動作説明］
次に、上記構成を有する正帰還増幅器１０の動作を、図３および図４に関連付けて説明する。
図３は、本実施形態に係る正帰還増幅器１０のリセットフェーズ時の動作を説明するための図である。
図４は、本実施形態に係る正帰還増幅器１０の比較フェーズ時の動作を説明するための図である。
【００４９】
［リセットフェーズ時の動作］
リセットフェーズでは、第１の切替部１３および第２の切替部１６に、フェーズ信号Φがハイレベルで供給され、その逆相信号／Φがローレベルで供給される。
これにより、図３に示すように、第１の切替部１３では、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がオン状態となる。その結果、負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１およびＮＴ１２がダイオード接続される。
また、第２の切替部１６では、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオン状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオフ状態となる。その結果、入力端子ＴＩＮＰ、ＴＩＮＭを介して入力された差動信号が差動増幅部１１に入力される。
【００５０】
このように、リセットフェーズでは、正帰還増幅器１０の負荷部１２を形成するＮＭＯＳトランジスタＮＴ１１，ＮＴ１２がダイオード接続となり(図３)、正帰還増幅器１０の帯域が非常に高い。これはｇｍ/Ｃで表すことができ、サブミクロンプロセスになるとＧＨｚオーダーまで帯域が伸びる。
したがって、高速信号までサンプリング容量にサンプリングすることができる。
そのサンプリングされた信号情報と正帰還増幅器１０の出力オフセットをサンプリング容量Ｃ１１，Ｃ１２に保持する。
【００５１】
ここで、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２への入力信号電圧をΔＶ，−ΔＶとし、サンプリング容量Ｃ１１，Ｃ１２への保持電圧は、［−ｇｍｐ／ｇｍｎ・ΔＶ］、［ｇｍｐ／ｇｍｎ・ΔＶ］となる。
ここで、（ｇｍｐ／ｇｍｎ）はＮＭＯＳトランジスタＮＴ１１，ＮＴ１２がダイオード接続された場合の利得を示す。
【００５２】
［比較フェーズ時の動作］
比較フェーズでは、第１の切替部１３および第２の切替部１６に、フェーズ信号Φがローレベルで供給され、その逆相信号／Φがハイレベルで供給される。
これにより、図４に示すように、第１の切替部１３では、第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がオフ状態となる。その結果、負荷トランジスタとしてのＮＭＯＳトランジスタＮＴ１１およびＮＴ１２のダイオード接続状態が解除される。
また、第２の切替部１６では、第３のスイッチＳＷ１３および第４のスイッチＳＷ１４がオフ状態となり、第５〜第９のスイッチＳＷ１５〜ＳＷ１９がオン状態となる。その結果、差動増幅部１１の入力がリセットされる。
これに伴い、差動増幅部１１のＰＭＯＳトランジスタＰＴ１１，ＰＴ１２は電流源として機能する。
また、第１の帰還容量Ｃ１３および第２の帰還容量Ｃ１４により、正帰還増幅器１０の出力ノードＮＤ１１、ＮＤ１２に発現する出力信号が負荷トランジスタであるＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに正帰還される。
これにより、サンプリング容量Ｃ１１，Ｃ１２にサンプリングされた信号に応じて信号情報のみがＮＭＯＳトランジスタＮＴ１１，ＮＴ１２で増幅される。
このように、正帰還増幅器１０において、比較フェーズ時に差動増幅部１１の入力をリセットすることで、信号情報のみを増幅することができる。換言すれば、オフセットを圧縮できる。
【００５３】
正帰還増幅器においては、図１と同様の構成で、増幅器のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅するように構成することも可能である。この動作モードを第１のモードとする。
しかし、第１のモードの場合、入力にノイズが入ると、比較フェーズ時は正帰還をかけているため正常に増幅するまで時間を要してしまう。
【００５４】
これに対し、上記した本実施形態に係る正帰還増幅器の構成では、上記第１のモードとは異なる第２のモードで動作する。
すなわち、第２のモードでは、増幅器のリセットフェーズで信号をサンプリングすることから、増幅器自体の帯域が非常に高いため、入力信号にノイズが入っても高速に入力信号に追従し、信号を保存（保持）することができる。
比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行うため、ノイズ耐性が非常に強くなる効果が得られる。
【００５５】
＜２．インターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例＞
次に、正帰還増幅器をインターポレーション回路に応用した例を説明する。
図１の回路構成の正帰還増幅器１０を基本構成として、入力を多入力にすることで、インターポレーション機能を備えた高ゲイン（ハイゲイン）増幅器を構成することができる。
【００５６】
図５は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第１の構成例を示す回路図である。
【００５７】
図５の正帰還増幅器１０Ａが図１の正帰還増幅器１０と異なる点は、入力部を形成する差動増幅部が複数配置され、多入力の増幅器として構成されていることにある。
また、正帰還増幅器１０Ａでは、出力ノードＮＤ１１が負側出力端子ＴＯＵＴＭに接続され、出力ノードＮＤ１２が正側出力端子ＴＯＵＴＰに接続されている。
図５の正帰還増幅器１０Ａでは、一例として２入力構成で、２つの差動増幅部１１−１および１１−２が配置されている。入力は３入力以上であってもよく、その場合、差動増幅部の数が入力数に応じて増加する。
【００５８】
差動増幅部１１−１は、差動対トランジスタを形成する２つのＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１２−１、および電流源Ｉ１１−１を含んで構成されている。
【００５９】
ＰＭＯＳトランジスタＰＴ１１−１およびＰＴ１２−１のソースが電流源Ｉ１１−１に接続され、電流源Ｉ１１−１は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１−１のドレインが出力端子ＴＯＵＴＭに接続されたノードＮＤ１１に接続され、ゲートが正側入力ラインＬＩＮＰ１１により正側入力端子ＴＩＮＰ１に接続されている。
ＰＭＯＳトランジスタＰＴ１２−１のドレインが出力端子ＴＯＵＴＰに接続されたノードＮＤ１２に接続され、ゲートが負側入力ラインＬＩＮＭ１１により負側入力端子ＴＩＮＭ１に接続されている。
【００６０】
差動増幅部１１−２は、差動対トランジスタを形成する２つのＰＭＯＳトランジスタＰＴ１１−２，ＰＴ１２−２、および電流源Ｉ１１−２を含んで構成されている。
【００６１】
ＰＭＯＳトランジスタＰＴ１１−２およびＰＴ１２−２のソースが電流源Ｉ１１−２に接続され、電流源Ｉ１１−２は電源電圧ＶＤＤが供給される電源電圧源ＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１−２のドレインが出力端子ＴＯＵＴＭに接続されたノードＮＤ１１に接続され、ゲートが正側入力ラインＬＩＮＰ１２により正側入力端子ＴＩＮＰ２に接続されている。
ＰＭＯＳトランジスタＰＴ１２−２のドレインが出力端子ＴＯＵＴＰに接続されたノードＮＤ１２に接続され、ゲートが負側入力ラインＬＩＮＭ１２により負側入力端子ＴＩＮＭ２に接続されている。
【００６２】
この例において、ＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１１−２，ＰＴ１２−１，ＰＴ１２−２のトランスコンダクタンスはｇｍｐである。
【００６３】
図５において、差動増幅部１１−１のＰＭＯＳトランジスタＰＴ１１−１，ＰＴ１２−１への入力信号電圧をΔＶ１，−ΔＶ１とし、差動増幅部１１−２のＰＭＯＳトランジスタＰＴ１１−２，ＰＴ１２−２への入力信号電圧をΔＶ２，−ΔＶ２とする。
この多入力の正帰還増幅器１０Ａにおいては、２つの信号を合成（加算）し、合成信号（加算信号）［−（Δ１＋Δ２）］、［（Δ１＋Δ２）］を利得（ｇｍＰ／ｇｍｎ）をもって増幅した補間信号が生成される。
【００６４】
＜３．インターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例＞
図６は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器の第２の構成例を示す回路図である。
【００６５】
図６の正帰還増幅器１０Ｂが図５の正帰還増幅器１０Ａと異なる点は、各差動増幅部の電流源の電流量を変えて、電流比を持たせることで、２つの出力信号に任意に重み付けした信号として出力可能に構成されていることにある。
正帰還増幅器１０Ｂは、構成によって種々選択できるが、たとえば２つの出力信号に３：５の重み付けをして出力するなど、任意に重み付けして信号を出力することが可能である。
正帰還増幅器１０Ｂは、たとえばＡＤ変換器の比較器の精度を緩和するために、２つの出力信号に冗長電圧を持たせて出力することが可能となっている。
【００６６】
＜４．インターポレーション回路の第１の構成例＞
図７は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第１の構成例を示す図である。
【００６７】
図７のインターポレーション回路２０は、２入力の正帰還増幅器２１−１，２１−２，２１−３、第２の切替部２２−１，２２−２、入力端子ＴＩＮＰ２１，ＴＩＮＰ２２、および出力端子ＴＯＵＴ２１，ＴＯＵＴ２２，ＴＯＵＴ２３を有する。
なお、図７では説明を簡単化するために正側の入力信号に対応する構成として示されている。
【００６８】
２入力の正帰還増幅器２１−１，２１−２，２１−３は、基本的に図５（または図６）と同様の構成を有する。
【００６９】
正帰還増幅器２１−１は、切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号ＩＮＰ１（以降、Ｂとする）の入力、および入力のリセットが行われ、信号Ｂを所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅し、出力端子ＴＯＵＴ２１に出力する。
【００７０】
正帰還増幅器２１−２は、切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号Ｂおよび切替部２２−１を介して入力端子ＴＩＮＰ２１から入力される信号ＩＮＰ２（以降、Ａとする）の入力、および入力のリセットが行われる。
正帰還増幅器２１−２は、信号Ａおよび信号Ｂを合成し、所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅して補間信号Ｃ（＝Ａ＋Ｂ＝ＩＮＰ１＋ＩＮＰ２）を生成し、出力端子ＴＯＵＴ２２に出力する。
【００７１】
正帰還増幅器２１−３は、切替部２２−１を介して入力端子ＴＩＮＰ２２から入力される信号Ａの入力、および入力のリセットが行われ、信号Ａを所定の利得（ｇｍｐ／ｇｍｎ）をもって増幅し、出力端子ＴＯＵＴ２３に出力する。
【００７２】
切替部２２−１は、サンプリング用キャパシタＣ２１−１、スイッチＳＷ２１−１，ＳＷ２２−１，ＳＷ２３−１、およびノードＮＤ２１−１、ＮＤ２２−１を含んで構成されている。
【００７３】
キャパシタＣ２１−１が入力端子ＴＩＮＰ２１とノードＮＤ２１−１との間に接続されている。
スイッチＳＷ２１−１がノードＮＤ２１−１とノードＮＤ２２−１との間に接続されている。ノードＮＤ２２−１は正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力に接続されている。
スイッチＳＷ２２−１がノードＮＤ２１−１と固定電位ＶＣとの間に接続されている。ここで、固定電位とは接地電位ＧＮＤである。
スイッチＳＷ２２−１がノードＮＤ２２−１と固定電位ＶＣとの間に接続されている。
【００７４】
切替部２２−１において、スイッチＳＷ２１−１はフェーズ信号Φによりオン、オフさされ、スイッチＳＷ２２−１，ＳＷ２３−１はフェーズ信号Φの逆相信号／Φによりオン、オフされる。
【００７５】
切替部２２−１において、フェーズ信号Φがローレベルで、逆相信号／Φがハイレベルのとき、スイッチＳＷ２１−１がオフ状態となり、スイッチＳＷ２２−１，ＳＷ２３−１がオン状態となる。
このとき、切替部２２−１においては、ノードＮＤ２１−１とノードＮＤ２２−１が電気的に切り離される。
そして、切替部２２−１は、スイッチＳＷ２２−１がオン状態となって、ノードＮＤ２１−１が固定電位ＶＣに接続された状態で、キャパシタＣ２１−１に入力信号Ｂをサンプリングする。
また、切替部２２−１は、スイッチＳＷ２３−１がオン状態となって、ノードＮＤ２２−１が固定電位ＶＣに接続された状態で、正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力をリセットする。
【００７６】
切替部２２−１において、フェーズ信号Φがハイレベルで、逆相信号／Φがローレベルのとき、スイッチＳＷ２１−１がオン状態となり、スイッチＳＷ２２−１，ＳＷ２３−１がオフ状態となる。
このとき、切替部２２−１においては、ノードＮＤ２１−１とノードＮＤ２２−１が電気的に接続される。
また、切替部２２−１は、スイッチＳＷ２２−１，ＳＷ２３−１がオフ状態となって、リセット状態が解除される。
そして、切替部２２−１は、キャパシタＣ２１−１にサンプリングした信号Ｂを正帰還増幅器２１−１の２入力および正帰還増幅器２１−２の一方の入力に供給する。
【００７７】
切替部２２−２は、サンプリング用キャパシタＣ２１−２、スイッチＳＷ２１−２，ＳＷ２２−２，ＳＷ２３−２、およびノードＮＤ２１−２、ＮＤ２２−２を含んで構成されている。
【００７８】
キャパシタＣ２１−２が入力端子ＴＩＮＰ２２とノードＮＤ２１−２との間に接続されている。
スイッチＳＷ２１−２がノードＮＤ２１−２とノードＮＤ２２−２との間に接続されている。ノードＮＤ２２−２は正帰還増幅器２１−３の２入力および正帰還増幅器２１−２の他方の入力に接続されている。
スイッチＳＷ２２−２がノードＮＤ２１−２と固定電位ＶＣとの間に接続されている。
スイッチＳＷ２２−２がノードＮＤ２２−２と固定電位ＶＣとの間に接続されている。
【００７９】
切替部２２−２において、スイッチＳＷ２１−２はフェーズ信号Φによりオン、オフさされ、スイッチＳＷ２２−２，ＳＷ２３−２はフェーズ信号Φの逆相信号／Φによりオン、オフされる。
【００８０】
切替部２２−２において、フェーズ信号Φがローレベルで、逆相信号／Φがハイレベルのとき、スイッチＳＷ２１−２がオフ状態となり、スイッチＳＷ２２−２，ＳＷ２３−２がオン状態となる。
このとき、切替部２２−２においては、ノードＮＤ２１−２とノードＮＤ２２−２が電気的に切り離される。
そして、切替部２２−２は、スイッチＳＷ２２−２がオン状態となって、ノードＮＤ２１−２が固定電位ＶＣに接続された状態で、キャパシタＣ２１−２に入力信号Ａをサンプリングする。
また、切替部２２−２は、スイッチＳＷ２３−２がオン状態となって、ノードＮＤ２２−２が固定電位ＶＣに接続された状態で、正帰還増幅器２１−３の２入力および正帰還増幅器２１−２の他方の入力をリセットする。
【００８１】
切替部２２−２において、フェーズ信号Φがハイレベルで、逆相信号／Φがローレベルのとき、スイッチＳＷ２１−２がオン状態となり、スイッチＳＷ２２−２，ＳＷ２３−２がオフ状態となる。
このとき、切替部２２−２においては、ノードＮＤ２１−２とノードＮＤ２２−２が電気的に接続される。
また、切替部２２−２は、スイッチＳＷ２２−２，ＳＷ２３−２がオフ状態となって、リセット状態が解除される。
そして、切替部２２−２は、キャパシタＣ２１−２にサンプリングした信号Ｂを正帰還増幅器２１−２３の２入力および正帰還増幅器２１−２の他方の入力に供給する。
【００８２】
以上の構成を有するインターポレーション回路２０は、基本的に前述した第１のモードＭＤ１と第２のモードＭＤ２のいずれのモードでも動作可能である。
【００８３】
第１のモードＭＤ１は、正帰還増幅器２１−１〜２１−３のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
この第１のモードＭＤ１では、図１および図５の正帰還増幅器１０および１０Ａにおいて、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φではなくその逆相信号／Φでオン、オフされる。
【００８４】
第２のモードＭＤ２は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。
この第２のモードＮＤ２では、図１および図５の正帰還増幅器１０および１０Ａに示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φでオン、オフされる。
【００８５】
以上のように、インターポレーション回路２０に多入力の正帰還増幅器を適用したことにより、以下の効果を得ることができる。
【００８６】
図８は、単入力の正帰還増幅器を適用したインターポレーション回路を示す図である。
図８のインターポレーション回路３０は、単入力の正帰還増幅器３１−１〜３１−３、増幅器（アンプ）３２−１〜３２−３、および切替部３３−１，３３−２を有する。
図８の単入力の正帰還増幅器は、第１のモードＭＤ１で動作するように制御される例を示している。
図８のインターポレーション回路３０では、インターポレーションを行うときは正帰還増幅器３１−１〜３１−３の手前で増幅器３２−１〜３２−３によるアンプインターポレーションを行う必要がある。
なお、アンプインターポレーションに代えて容量インターポレーションが行われる。
【００８７】
これに対して、本実施形態に係るインターポレーション回路２０は多入力の高ゲイン正帰還増幅器を適用していることから、アンプインターポレーションや容量インターポレーションが不要となり、プリアンプを多段に接続する必要がない。
このように、本実施形態のインターポレーション回路では、正帰還増幅器自体で高ゲインを実現することができるため、多段に接続していたプリアンプが不要となるため、面積・電力が大きく削減できるという効果がある。
また、正帰還増幅器は、オフセットを圧縮する機能を持っているため、入力換算オフセットが比較器（コンパレータ）のオフセットで決まる。また、正帰還増幅器自体が高ゲインを持っているため、コンパレータ自体のオフセットも大きく設計してもほとんど特性に見えないため、小さく設計することができるという効果が得られる。
【００８８】
また、図８に示すように、インターポレーションを行うときは正帰還増幅器の手前で容量インターポレーションやＡＭＰインターポレーションを行うように構成していた理由には次の理由が含まれる。
すなわち、第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行うと、入力される信号のセトリング差により正帰還が早くかかる信号と、遅くかかる信号が発生し正常なインターポレーション動作を行うことができなくなることがあるからである。より具体的に図９および図１０に関連付けて説明する。
【００８９】
図９は、第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行う場合の課題を説明するための図である。
図１０は、第２のモードＭＤ２で動作する正帰還増幅器でインターポレーションを行う場合の利点を説明するための図である。
なお、図９中、ｔｒは第２のモードＭＤ２で動作する正帰還増幅器１０Ａのリセット終了時刻を示している。
【００９０】
第１のモードＭＤ１で動作する正帰還増幅器でインターポレーションを行う場合、図９に示すように、補間信号Ｃの積分動作を行うため、信号Ａと信号Ｂのセトリング差を積分することになってしまう。その結果、セトリングが見えないような工夫が必要となる。
【００９１】
これに対して、第２のモードＭＤ２で動作する正帰還増幅器１０Ａでインターポレーションを行う場合、正帰還増幅器のリセット時に信号をサンプリングすることで、セトリング差に対して耐性が向上する。
その理由は、図１０に示すように、サンプリングした信号、つまり信号の最終到達点のみが重要となり、セトリング時の帯域差は見えてこないためである。
【００９２】
＜５．インターポレーション回路の第２の構成例＞
図１１は、本実施形態に係るインターポレーション機能を備えた高ゲインの正帰還増幅器を適用したインターポレーション回路の第２の構成例を示す図である。
【００９３】
図１１のインターポレーション回路２０Ａが図７のインターポレーション回路２０と異なる点は次の通りである。
図７のインターポレーション回路２０は、正帰還増幅器２１−１〜２１−３の動作モードが固定で、第１のモードＭＤ１か第２のモードＭＤ２のいずれかで動作するように構成されている。
これに対して、図１１のインターポレーション回路２０Ａは、モード信号ＭＤに応じて正帰還増幅器２１−１〜２１−３が第１のモードＭＤ１または第２のモードＭＤ２で選択的に動作可能に構成されている。
【００９４】
図１２（Ａ）〜（Ｃ）は、図１１のインターポレーション回路における第１のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である。
図１３（Ａ）〜（Ｃ）は、図１１のインターポレーション回路における第２のモード時の正帰還増幅器、インターポレーション回路の構成、および動作概要波形を示す図である
【００９５】
前述したように、第１のモードＭＤ１は、正帰還増幅器２１−１〜２１−３のリセットフェーズにオフセットをサンプリング容量に保持し、比較フェーズ時に信号を入力し増幅する。
この第１のモードＭＤ１では、図１２（Ａ）に示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φではなくその逆相信号／Φでオン、オフされる。
【００９６】
第２のモードＭＤ２は、増幅器のリセットフェーズで信号をサンプリングし、比較フェーズでは増幅器の入力をリセットし、サンプリング容量にサンプリングされた信号で増幅動作を行う。
この第２のモードＮＤ２では、図１３（Ａ）に示すように、第１の切替部１３の第１のスイッチＳＷ１１および第２のスイッチＳＷ１２がフェーズ信号Φでオン、オフされる。
【００９７】
ここで、第１のモードＭＤ１でのインターポレーションと第２のモードＭＤ２でのインターポレーションとを比較する。
【００９８】
第１のモードＭＤ１でのインターポレーションでは、フェーズ信号Φの逆相信号／Φのタイミングで、オフセットをサンプリング容量Ｃ１１、Ｃ１２に保持し、フェーズ信号Φのタイミングでアナログ信号を増幅する。
したがって、第１のモードＭＤ１でのインターポレーションでは、レイテンシとして、アナログ信号に対して遅延がない。
【００９９】
第２のモードＮＤ２でのインターポレーションでは、フェーズ信号Φのタイミングで、オフセットおよびアナログ信号をサンプリング容量Ｃ１１，Ｃ１２に保持し、フェーズ信号Φの逆相信号／Φのタイミングでアナログ信号を増幅する。
したがって、第２のモードＭＤ２でのインターポレーションでは、レイテンシとして、アナログ信号に対して、半クロック遅延がある。
【０１００】
第２のモードＭＤ２のインターポレーションが第１のモードＭＤ２のインターポレーションに対して優位な点は次の通りである。
第１のモードＭＤでのインターポレーションでは、入力されるアナログ信号を増幅するため、補間信号Ｃのセトリングが見えてしまい、誤差信号を増幅してしまう可能性がある。
これに対して、第２のモードＭＤ２でのインターポレーションでは、サンプリングされたアナログ信号を増幅するため、その点の課題がない。
【０１０１】
上述した実施形態では、正帰還増幅器において、第１の導電型をｐチャネル、第２の導電型をｎチャネルとし、差動増幅部の差動対トランジスタをＰＭＯＳトランジスタで形成し、負荷部の負荷トランジスタをＮＭＯＳトランジスタで形成している。
本技術は、図１４および図１５の正帰還増幅器１０Ｃ，１０Ｄのように示すように、逆極性の場合にも適用することが可能である。
すなわち、正帰還増幅器１０Ｃ，１０Ｄにおいて、第１の導電型をｎチャネル、第２の導電型をｐチャネルとし、差動増幅部の差動対トランジスタをＮＭＯＳトランジスタで形成し、負荷部の負荷トランジスタをＰＭＯＳトランジスタで形成することも可能である。
ただし、差動増幅部および負荷部が接続される電源系は図１等とは逆となる。
【０１０２】
なお、本技術は以下のような構成もとることができる。
（１）第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに接続された少なくとも一つの差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
正帰還増幅器。
（２）複数の上記差動増幅部を含み、
上記各差動増幅部は、
上記第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、
上記第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続されている
上記（１）記載の正帰還増幅器。
（３）上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて信号を増幅する
上記（１）または（２）記載の正帰還増幅器。
（４）上記差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
上記（１）から（３）のいずれか一に記載の正帰還増幅器。
（５）上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
上記（１）から（４）のいずれか一に記載の正帰還増幅器。
（６）上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
上記（５）記載の正帰還増幅器。
（７）入力される複数の信号により補間信号を生成する正帰還増幅器を有し、
上記正帰還増幅器は、
第１の出力ノードと、
第２の出力ノードと、
入力される信号を増幅する差動対トランジスタを含み、当該差動対トランジスタの第１の差動トランジスタの出力端が上記第１の出力ノードに共通に接続され、第２の差動トランジスタの出力端が上記第２の出力ノードに共通に接続された複数の差動増幅部と、
上記第１の出力ノードに接続された第１の負荷トランジスタおよび上記第２の出力ノードに接続された第２の負荷トランジスタを含む負荷部と、
上記第１の負荷トランジスタの制御端子に接続された第１のサンプリング容量および上記第２の負荷トランジスタの制御端子に接続された第２のサンプリング容量を含むサンプリング部と、
上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態、非接続状態を切り替える第１の切替部と、
上記第１の出力ノードの信号を上記第２の負荷トラジスタの制御端子に正帰還させ、上記第２の出力ノードの信号を上記第１の負荷トランジスタの制御端子に正帰還させる帰還部と、を有し、
リセットフェーズおよび比較フェーズで動作可能で、
上記リセットフェーズにおいて、
上記差動増幅部は、信号が入力され、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との接続状態に切り替え、
上記比較フェーズにおいて、
上記差動増幅部は、入力がリセットされ、
上記第１の切替部は、上記第１の出力ノードと上記第１のサンプリング容量、並びに上記第２の出力ノードと上記第２のサンプリング容量との非接続状態に切り替える
インターポレーション回路。
（８）上記リセットフェーズにおいて、
上記第１のサンプリング容量および第２のサンプリング容量は、アナログ信号とオフセットをサンプリングし、
上記比較フェーズにおいて、
上記差動増幅部は上記入力がリセットされ、当該差動増幅部および上記負荷部により、上記第１のサンプリング容量および第２のサンプリング容量に保持された情報に応じて合成した信号を増幅する
請求項７記載のインターポレーション回路。
（９）上記各差動増幅部の入力側に配置され、上記リセットフェーズにおいて、上記差動増幅部に信号を入力し、上記比較フェーズにおいて、上記差動増幅部の入力をリセットする第２の切替部を含む
上記（７）または（８）記載のインターポレーション回路。
（１０）上記差動増幅部の上記第１の差動トランジスタおよび上記第２の差動トランジスタは、ソース同士が電流源に接続された第１導電型の電界効果トランジスタにより形成され、
上記負荷部はの上記第１の負荷トランジスタおよび上記第２の負荷トランジスタは、第２導電型の電界効果トランジスタにより形成され、
上記第１の差動トランジスタのドレインと上記第１の負荷トランジスタのドレインが接続され、当該接続点により上記第１の出力ノードが形成され、
上記第２の差動トランジスタのドレインと上記第２の負荷トランジスタのドレインが接続され、当該接続点により上記第２の出力ノードが形成されている
上記（７）から（９）のいずれか一に記載のインターポレーション回路。
（１１）上記第１の切替部により上記第１の負荷トランジスタおよび第２の負荷トランジスタは、上記リセットフェーズにおいて、制御端子であるゲートとドレインが接続されてダイオード接続状態となり、上記比較フェーズにおいて、当該ダイオード接続状態が解除される
上記（１０）記載のインターポレーション回路。
【符号の説明】
【０１０３】
１０，１０Ａ〜１０Ｄ・・・正帰還増幅器、１１・・・差動増幅部、Ｉ１１、Ｉ１１−１，Ｉ１１−２・・・電流源、ＰＴ１１，ＰＴ１１−１，ＰＴ１１−２，ＰＴ１２、ＰＴ１２−１、ＰＴ１２−２・・・ＰＭＯＳトランジスタ（差動対トランジスタ）、１２・・・負荷部、ＮＴ１１，ＮＴ１２・・・ＮＭＯＳトランジスタ（負荷トランジスタ）、１３・・・第１の切替部、ＳＷ１１，ＳＷ１２・・・スイッチ、１４・・・サンプリング部、Ｃ１１，Ｃ１２・・・サンプリング容量、１５・・・帰還部、Ｃ１３，１４・・・帰還用キャパシタ、１６・・・第２の切替部、ＳＷ１３〜ＳＷ１９・・・スイッチ、２０，２０Ａ・・・インターポレーション回路、２１−１〜２１−３・・・正帰還増幅器、２２−１，２２−２・・・切替部（第２の切替部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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