(57)【要約】【課題】より簡易な構成により伝送路の信号線数の低減を実現することができるようにする。【解決手段】本開示の情報処理装置は、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とを備える。本開示は情報処理装置、撮像素子、および撮像装置に適用することができる。【選択図】図３
2013143617.tif 000002
【特許請求の範囲】
【請求項１】
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力されるデジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部と
を備える情報処理装置。
【請求項２】
前記インバータは、所望の参照電圧を得るように、前記インバータの論理閾値が設計される
請求項１に記載の情報処理装置。
【請求項３】
前記論理閾値は、前記インバータを構成する各トランジスタのゲート幅の比によって設計される
請求項２に記載の情報処理装置。
【請求項４】
前記インバータの論理閾値は、前記アナログ信号を受信してデジタルデータに変換する受信側のA/D変換部に、前記インバータ１つに対して少なくとも２つ以上設けられる、前記アナログ信号の信号レベルを評価するためのインバータのそれぞれの論理閾値の間になるように設計される
請求項３に記載の情報処理装置。
【請求項５】
前記インバータの論理閾値は、そのバラつきの範囲が、前記A/D変換部に設けられる各インバータの論理閾値のバラつきの範囲と重ならないように設計される
請求項４に記載の情報処理装置。
【請求項６】
前記参照電圧発生部は、前記論理閾値が互いに異なるインバータを複数有する
請求項５に記載の情報処理装置。
【請求項７】
前記制御部、前記参照電圧生成部、および前記選択部の組み合わせを、デジタルデータをアナログ信号に変換するD/A変換部として複数備え、
各D/A変換部が、互いに異なるデジタルデータをアナログ信号に変換する
請求項１に記載の情報処理装置。
【請求項８】
前記複数のD/A変換部において、前記参照電圧生成部の前記インバータを共有する
請求項７に記載の情報処理装置。
【請求項９】
前記選択部は、前記参照電圧発生部が発生する参照電圧毎にスイッチを設け、前記制御部により選択される前記デジタルデータの値に応じたスイッチを接続し、その他の接続を切断する
請求項１に記載の情報処理装置。
【請求項１０】
伝送されるアナログ信号を受信し、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える情報処理装置。
【請求項１１】
前記論理閾値の設計は、前記インバータを構成する各トランジスタのゲート幅の比の設計により行われる
請求項１０に記載の情報処理装置。
【請求項１２】
前記比較部の各インバータの論理閾値は、デジタルデータを前記アナログ信号に変換して送信するD/A変換部のインバータの論理閾値を挟むような値に設計される
請求項１１に記載の情報処理装置。
【請求項１３】
デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える情報処理装置
【請求項１４】
前記D/A変換部のインバータの論理閾値は、前記A/D変換部の各インバータの論理閾値の間になるように設計される
請求項１３に記載の情報処理装置。
【請求項１５】
前記D/A変換部を複数備え、
複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有する
請求項１３に記載の情報処理装置。
【請求項１６】
入射光を光電変換する光電変換部と、
前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、
前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える撮像素子。
【請求項１７】
前記D/A変換部を複数備え、
複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有する
請求項１６に記載の撮像素子。
【請求項１８】
前記撮像素子は、半導体集積回路が形成される複数の半導体基板が積層され、貫通電極により電気的に接続される積層型の撮像素子であり、
前記光電変換制御部および前記D/A変換部は、前記光電変換部および前記A/D変換部が形成される半導体基板と異なる半導体基板に形成される
請求項１６に記載の撮像素子。
【請求項１９】
前記D/A変換部の前記参照電圧発生部の前記インバータは、前記光電変換部および前記A/D変換部が形成される半導体基板に形成される
請求項１８に記載の撮像素子。
【請求項２０】
被写体を撮像する撮像部と、
前記撮像部により撮像されて得られた前記被写体の画像信号に対して所定の画像処理を行う画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換部と、
前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、
前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、情報処理装置、撮像素子、および撮像装置に関し、特に、伝送路の信号線数を低減することができるようにした情報処理装置、撮像素子、および撮像装置に関する。
【背景技術】
【０００２】
従来、１チップ内の大規模な１機能ブロック（デジタル回路）間のデジタル信号の配線数を減らすために、アナログ化して伝送する方法が考えられた（例えば、特許文献１参照）。より具体的には、この方法の場合、デジタル信号を伝送する際に、送信側でデジタル信号をD/A変換後アナログ信号として出力し、受信側でA/D変換を行ってデジタル信号に復元していた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−０２５０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の方法の場合、構成が複雑なD/A変換器やA/D変換器が必要であった。そのため、回路面積や消費電力が許容できないほど大幅に増大してしまう恐れがあった。また、一般的なD/A変換器やA/D変換器は、抵抗や容量等の素子を必要とするため、製造工程において使用されるマスクの数が増大する。そのため、製造コストが増大する恐れがあった。
【０００５】
本開示は、このような状況に鑑みてなされたものであり、より簡易な構成により伝送路の信号線数の低減を実現することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一側面は、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とを備える情報処理装置である。
【０００７】
前記インバータは、所望の参照電圧を得るように、前記インバータの論理閾値が設計されるようにすることができる。
【０００８】
前記論理閾値は、前記インバータを構成する各トランジスタのゲート幅の比によって設計されるようにすることができる。
【０００９】
前記インバータの論理閾値は、前記アナログ信号を受信してデジタルデータに変換する受信側のA/D変換部に、前記インバータ１つに対して少なくとも２つ以上設けられる、前記アナログ信号の信号レベルを評価するためのインバータのそれぞれの論理閾値の間になるように設計されるようにすることができる。
【００１０】
前記インバータの論理閾値は、そのバラつきの範囲が、前記A/D変換部に設けられる各インバータの論理閾値のバラつきの範囲と重ならないように設計されるようにすることができる。
【００１１】
前記参照電圧発生部は、前記論理閾値が互いに異なるインバータを複数有することができる。
【００１２】
前記制御部、前記参照電圧生成部、および前記選択部の組み合わせを、デジタルデータをアナログ信号に変換するD/A変換部として複数備え、各D/A変換部が、互いに異なるデジタルデータをアナログ信号に変換することができる。
【００１３】
前記複数のD/A変換部において、前記参照電圧生成部の前記インバータを共有することができる。
【００１４】
前記選択部は、前記参照電圧発生部が発生する参照電圧毎にスイッチを設け、前記制御部により選択される前記デジタルデータの値に応じたスイッチを接続し、その他の接続を切断することができる。
【００１５】
本開示の他の側面は、伝送されるアナログ信号を受信し、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、前記比較部による比較結果をデジタルデータに変換する変換部とを備える情報処理装置である。
【００１６】
前記論理閾値の設計は、前記インバータを構成する各トランジスタのゲート幅の比の設計により行われるようにすることができる。
【００１７】
前記比較部の各インバータの論理閾値は、デジタルデータを前記アナログ信号に変換して送信するD/A変換部のインバータの論理閾値を挟むような値に設計されるようにすることができる。
【００１８】
本開示のさらに他の側面は、デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、前記アナログ信号を受信し、デジタルデータに変換するA/D変換部とを備え、前記D/A変換部は、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部とを備え、前記A/D変換部は、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、前記比較部による比較結果をデジタルデータに変換する変換部とを備える情報処理装置である。
【００１９】
前記D/A変換部のインバータの論理閾値は、前記A/D変換部の各インバータの論理閾値の間になるように設計されるようにすることができる。
【００２０】
前記D/A変換部を複数備え、複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有することができる。
【００２１】
本開示のさらに他の側面は、入射光を光電変換する光電変換部と、前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、前記アナログ信号を受信し、デジタルデータに変換するA/D変換部とを備え、前記D/A変換部は、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部とを備え、前記A/D変換部は、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、前記比較部による比較結果をデジタルデータに変換する変換部とを備える撮像素子である。
【００２２】
前記D/A変換部を複数備え、複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有することができる。
【００２３】
前記撮像素子は、半導体集積回路が形成される複数の半導体基板が積層され、貫通電極により電気的に接続される積層型の撮像素子であり、前記光電変換制御部および前記D/A変換部は、前記光電変換部および前記A/D変換部が形成される半導体基板と異なる半導体基板に形成されるようにすることができる。
【００２４】
前記D/A変換部の前記参照電圧発生部の前記インバータは、前記光電変換部および前記A/D変換部が形成される半導体基板に形成されるようにすることができる。
【００２５】
本開示のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部により撮像されて得られた前記被写体の画像信号に対して所定の画像処理を行う画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換部と、前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、前記アナログ信号を受信し、デジタルデータに変換するA/D変換部とを備え、前記D/A変換部は、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部とを備え、前記A/D変換部は、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、前記比較部による比較結果をデジタルデータに変換する変換部とを備える撮像装置である。
【００２６】
本開示の一側面においては、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択させる制御部と、制御部による制御に従って、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とが備えられる。
【００２７】
本開示の他の側面においては、伝送されるアナログ信号を受信し、受信したアナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、比較部による比較結果をデジタルデータに変換する変換部とが備えられる。
【００２８】
本開示のさらに他の側面においては、デジタルデータをアナログ信号に変換し、アナログ信号を送信するD/A変換部と、アナログ信号を受信し、デジタルデータに変換するA/D変換部とが備えられ、D/A変換部において、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択させる制御部と、制御部による制御に従って、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とが備えられ、A/D変換部において、受信したアナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、比較部による比較結果をデジタルデータに変換する変換部とが備えられる。
【００２９】
本開示のさらに他の側面においては、入射光を光電変換する光電変換部と、光電変換部を制御するデジタルデータを生成する光電変換制御部と、光電変換制御部により生成され、光電変換部に供給されるデジタルデータをアナログ信号に変換し、アナログ信号を送信するD/A変換部と、アナログ信号を受信し、デジタルデータに変換するA/D変換部とが備えられ、D/A変換部において、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択させる制御部と、制御部による制御に従って、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とが備えられ、A/D変換部において、受信したアナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、比較部による比較結果をデジタルデータに変換する変換部とが備えられる。
【００３０】
本開示のさらに他の側面においては、被写体を撮像する撮像部と、撮像部により撮像されて得られた被写体の画像信号に対して所定の画像処理を行う画像処理部とを備え、撮像部は、入射光を光電変換する光電変換部と、光電変換部を制御するデジタルデータを生成する光電変換制御部と、光電変換制御部により生成され、光電変換部に供給されるデジタルデータをアナログ信号に変換し、アナログ信号を送信するD/A変換部と、アナログ信号を受信し、デジタルデータに変換するA/D変換部とが備えられ、D/A変換部において、入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、入力されるデジタルデータの値に基づいて、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択させる制御部と、制御部による制御に従って、参照電圧発生部により発生された複数の参照電圧の中から、デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部とが備えられ、A/D変換部において、受信したアナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、比較部による比較結果をデジタルデータに変換する変換部とが備えられる。
【発明の効果】
【００３１】
本開示によれば、伝送させる情報の変換処理を行うことができる。特に、より簡易な構成により伝送路の信号線数の低減を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】従来の情報伝送の例を示す図である。
【図２】従来のA/D変換およびD/A変換の例を示す図である。
【図３】通信システムの主な構成例を示すブロック図である。
【図４】送信時と受信時の信号値の関係の例を説明する図である。
【図５】インバータの主な構成例を示す回路図である。
【図６】通信システムの他の構成例を示すブロック図である。
【図７】送信時と受信時の信号値の関係の、他の例を説明する図である。
【図８】送受信側の論理閾値の関係を説明する図である。
【図９】積層型CMOSイメージセンサの主な構成例を示すブロック図である。
【図１０】積層型CMOSイメージセンサにおけるVスキャナと画素ブロック間の情報伝送路の主な構成例を示すブロック図である。
【図１１】積層型CMOSイメージセンサの他の構成例を示すブロック図である。
【図１２】撮像装置の主な構成例を示すブロック図である。
【発明を実施するための形態】
【００３３】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（通信システム）
２．第２の実施の形態（イメージセンサ）
３．第３の実施の形態（撮像装置）
【００３４】
＜１．第１の実施の形態＞
［情報伝送時のアナログ化］
近年、情報処理技術の発展とともに、半導体集積回路の大規模化も進んでいる。回路が大規模化するに従い、機能ブロック（デジタル回路）同士で授受されるデータの数も増大している。そのため、配線数の増大により配線設計が困難になる恐れがあった。
【００３５】
そこで、特許文献１においては、配線数低減のために、図１に示されるように、デジタル信号をアナログ信号化して伝送する方法が提案された。より具体的には、この方法の場合、送信側でデジタル信号がD/A（Digital / Analog）変換され、アナログ信号として出力された。そして、受信側でそのアナログ信号がA/D（Analog / Digital）変換され、デジタル信号が復元された。
【００３６】
例えば、図１に示されるように、３２ビットのデジタルデータを３２ビットパラレルバスで伝送する場合、信号線は３２本となる。これに対して、３２ビットのデジタルデータを８ビットずつD/A変換して１アナログ信号とすることにより、４本のアナログ信号線でそのデジタルデータを伝送することができるようになる。
【００３７】
しかしながら、このようなD/A変換やA/D変換を実現するために、構成が非常に複雑なD/A変換器やA/D変換器が必要であった。図２Ａは、一般的なD/A変換器の構成例を示す図である。
【００３８】
図１の例の送信側のD/A変換器（DA1乃至DA4）として、このようなD/A変換器を適用する場合、特に参照電圧発生回路として抵抗やバッファ等の多くの種類の素子が必要であった。そのため、回路規模が増大する恐れがあった。また、製造工程が複雑になる恐れがあった。これらにより、製造コストが増大する恐れがあった。また、一般的なD/A変換器の場合、出力するアナログ信号レベルの絶対精度が求められるため、各素子の精度を十分に高くする必要があった。そのため、製造がより困難になり、コストのさらなる増大に繋がる恐れがあった。
【００３９】
図２Ｂは、一般的なA/D変換器の構成例を示す図である。図１の例の受信側のA/D変換器（AD1乃至AD4）として、このようなA/D変換器を適用する場合、D/A変換器の場合と同様に、抵抗やバッファ等の多くの種類の素子が必要であった。そのため、回路規模が増大する恐れがあった。また、製造工程が複雑になる恐れがあった。これらにより、製造コストが増大する恐れがあった。また、図２Ｂに示されるようなA/D変換器の場合、図２Ｃに示されるように回路規模が大きな比較器を多数設ける必要があった。そのため、回路規模がさらに増大する恐れがあった。さらに、一般的なA/D変換器の場合、入力されるアナログ信号レベルを、絶対精度良くデジタル値に変換することが求められるため、各素子の精度を十分に高くする必要があった。そのため、製造がより困難になり、コストのさらなる増大に繋がる恐れがあった。
【００４０】
［通信システム１］
そこで、以下において、より簡易な構成により伝送路の信号線数の低減を実現する技術について説明する。図３は、通信システムの主な構成例を示すブロック図である。
【００４１】
図３に示される通信システム１００は、送信装置１０１から受信装置１０２にデータを、データ伝送路１０３を介して伝送するシステムである。その際、送信装置１０１は、伝送するデジタルデータをD/A変換してアナログ信号として受信装置１０２に伝送する。受信装置１０２は、受信したアナログ信号をA/D変換し、デジタルデータとして出力する。
【００４２】
そのために、送信装置１０１はD/A変換部１１１を有し、受信装置１０２はA/D変換部１１２を有する。このD/A変換部１１１およびA/D変換部１１２が、図３に示されるように、より簡易な構成によって実現される。したがって、D/A変換部１１１およびA/D変換部１１２の回路規模や製造コストの増大を抑制することができる。その結果、送信装置１０１および受信装置１０２（通信システム１００）の小型化および低コスト化を実現することができる。
【００４３】
以下に、D/A変換部１１１およびA/D変換部１１２の構成について、より具体的に説明する。
【００４４】
図３に示されるD/A変換部１１１は、入力される２ビット３値のデジタルデータをD/A変換し、アナログ信号として出力する。図３に示されるように、D/A変換部１１１は、デコーダ１２１、参照電圧発生部１２２、および選択部１２３を有する。
【００４５】
デコーダ１２１は、入力されるデジタルデータ（入力デジタルデータ）のデジタル値に応じて、選択部１２３の動作を制御する。
【００４６】
より具体的には、デコーダ１２１は、入力される２ビット３値のデジタルデータに基づいて、選択部１２３の各スイッチを制御する制御信号SW[1:0]を生成し、それを選択部１２３に供給する。
【００４７】
参照電圧発生部１２２は、VDD、Vda1、およびVSS（VDD＜Vda1＜VSS）の３種類の信号レベル（電圧）の参照電圧を選択部１２３に提供する。例えば、参照電圧VDDは、アナログ電源電圧であり、図示せぬアナログ電源から供給される。参照電圧VSSは、グランド（アース）である。参照電圧発生部１２２は、インバータ１３１を有する。このインバータ１３１は、一般的なインバータにより実現可能である。ただし、インバータ１３１は、その入力と出力が短絡（接続）されている。参照電圧Vda1は、このインバータ１３１により生成される。
【００４８】
選択部１２３は、デコーダ１２１の制御に従って、参照電圧発生部１２２から供給される３種類の参照電圧の内いずれか１つを選択する。選択部１２３は、選択した参照電圧を、入力デジタルデータに対応する信号レベルのアナログ信号としてデータ伝送路１０３に出力する（受信装置１０２に向けて伝送させる）。
【００４９】
選択部１２３は、参照電圧発生部１２２から供給される各参照電圧に対して出力との接続を制御するスイッチ（スイッチ１４１乃至スイッチ１４３）を有する。スイッチ１４１は、参照電圧VSSを出力に接続したり切断したりする。スイッチ１４２は、参照電圧Vda1を出力に接続したり切断したりする。スイッチ１４３は、参照電圧VDDを出力に接続したり切断したりする。スイッチ１４１乃至スイッチ１４３の動作は、デコーダ１２１から供給される制御信号SW[1:0]の互いに異なる値により制御される。
【００５０】
例えば、制御信号SW[1:0]の値が１１である場合、スイッチ１４１がオン（接続）状態となり、スイッチ１４２およびスイッチ１４３はオフ（切断）状態となり、参照電圧VSSが選択される。つまり、信号レベルVSSのアナログ信号がデータ伝送路１０３を介して受信装置１０２に伝送される。
【００５１】
また例えば、制御信号SW[1:0]の値が１０である場合、スイッチ１４２がオン（接続）状態となり、スイッチ１４１およびスイッチ１４３はオフ（切断）状態となり、参照電圧Vda1が選択される。つまり、信号レベルVda1のアナログ信号がデータ伝送路１０３を介して受信装置１０２に伝送される。
【００５２】
さらに例えば、制御信号SW[1:0]の値が００である場合、スイッチ１４３がオン（接続）状態となり、スイッチ１４１およびスイッチ１４２はオフ（切断）状態となり、参照電圧VDDが選択される。つまり、信号レベルVDDのアナログ信号がデータ伝送路１０３を介して受信装置１０２に伝送される。
【００５３】
受信装置１０２は、送信装置１０１からデータ伝送路１０３を介して伝送されるアナログ信号を受信する。受信装置１０２のA/D変換部１１２は、このアナログ信号（受信アナログ信号）の信号レベルをA/D変換してデジタルデータとして出力する。すなわち、送信装置１０１に入力される２ビット３値のデジタルデータが復元される。
【００５４】
図３に示されるように、A/D変換部１１２は、比較部１５１およびエンコーダ１５２を有する。
【００５５】
比較部１５１は、受信アナログ信号の信号レベルを参照電圧と比較し、その比較結果を出力する。エンコーダ１５２は、比較部１５１から供給される比較結果を２ビット３値のデジタルデータに変換し、出力する。
【００５６】
より具体的には、比較部１５１は、インバータ１６１およびインバータ１６２を有する。このインバータ１６１およびインバータ１６２は、それぞれ、一般的なインバータにより実現可能である。ただし、インバータ１６１およびインバータ１６２は、入力と出力が短絡されてない。受信アナログ信号は、インバータ１６１およびインバータ１６２に入力される。
【００５７】
インバータ１６１は、受信アナログ信号の信号レベルを、自身の論理閾値Vad1を基準として２値で評価し、その評価結果の反転値を出力データX[0]としてエンコーダ１５２に出力する。例えば、受信アナログ信号の信号レベルVAが論理閾値Vad1より低い（VA＜Vad1）場合、インバータ１６１は、入力レベルがLow（０）であると評価し、High（１）を出力する（X[0]＝１）。逆に、受信アナログ信号の信号レベルVAが論理閾値Vad1より高い（VA＞Vad1）場合、インバータ１６１は、入力レベルがHigh（１）であると評価し、Low（０）を出力する（X[0]＝１）。
【００５８】
同様に、インバータ１６２は、受信アナログ信号の信号レベルを、自身の論理閾値Vad2を基準として２値で評価し、その評価結果の反転値を出力データX[1]としてエンコーダ１５２に出力する。例えば、受信アナログ信号の信号レベルVAが論理閾値Vad2より低い（VA＜Vad2）場合、インバータ１６２は、入力レベルがLow（０）であると評価し、High（１）を出力する（X[1]＝１）。逆に、受信アナログ信号の信号レベルVAが論理閾値Vad2より高い（VA＞Vad2）場合、インバータ１６２は、入力レベルがHigh（１）であると評価し、Low（０）を出力する（X[0]＝１）。
【００５９】
なお、受信アナログ信号の信号レベルVAが論理閾値Vad1と同じ（VA＝Vad1）場合、上述した２ケースのどちらか一方に含めるようにすればよい。つまり、この場合、予め定められていれば、インバータ１６１が、Low（０）を出力するようにしてもよいし、High（１）を出力するようにしてもよい。インバータ１６２（VA＝Vad2）の場合も同様である。
【００６０】
エンコーダ１５２は、比較部１５１から供給される２つの２値データ（X[0]およびX[1]）に基づいて、送信装置１０１に入力される２ビット３値のデジタルデータを復元し、受信装置１０２の外部に出力する。
【００６１】
なお、上述した各論理閾値の大小関係は、以下の式（１）のように設定される。
【００６２】
VSS＜Vad1＜Vda1＜Vad2＜VDD  ・・・（１）
【００６３】
デコーダ１２１が出力する制御信号SW[1:0]の値、データ伝送路１０３のアナログ信号値VA、比較部１５１のインバータ１６１および１６２の論理閾値とアナログ信号値VAの大小関係、並びに、比較部１５１の出力データX[0]およびX[1]（X[1:0]）の関係の例を、図４に示す。
【００６４】
図４の表に示されるように、制御信号SW[1:0]の値が（１１）の場合、選択部１２３のスイッチ１４１が接続され、その他のスイッチが開放され、アナログ信号値VAはVSSとなる。式（１）に示されるようにVSSは、Vad1およびVad2のどちらよりも小さいので、比較部１５１の出力データX[1:0]は、（１１）となる。
【００６５】
また、制御信号SW[1:0]の値が（１０）の場合、選択部１２３のスイッチ１４２が接続され、その他のスイッチが開放され、アナログ信号値VAはVda1となる。式（１）に示されるようにVda1は、Vad1より大きく、Vad2より小さい。したがって、比較部１５１の出力データX[1:0]は、（１０）となる。
【００６６】
さらに、制御信号SW[1:0]の値が（００）の場合、選択部１２３のスイッチ１４３が接続され、その他のスイッチが開放され、アナログ信号値VAはVDDとなる。式（１）に示されるようにVDDは、Vad1およびVad2のどちらよりも大きいので、比較部１５１の出力データX[1:0]は、（００）となる。
【００６７】
この場合、制御信号SW[1:0]の値と出力データX[1:0]の値とが一致する。したがって、エンコーダ１５２は、デコーダ１２１が行う、入力デジタルデータから制御信号SW[1:0]への変換の逆変換を、出力データX[1:0]に対して行う。
【００６８】
なお、制御信号SW[1:0]において、値（０１）は禁止されている。その場合、例えば、入力デジタルデータの値と制御信号SW[1:0]を同一とすると、入力デジタルデータも値（０１）が禁止される。また、図４に示されるように、制御信号SW[1:0]の値が（０１）の場合、値が（００）の場合と同様に、スイッチ１４３が接続されるようにしてもよい。この場合、比較部１５１による評価結果X[1:0]は、（００）となる。
【００６９】
以上のように、インバータを用いることによって、より簡易な構成によりD/A変換部１１１やA/D変換部１１２を実現することができる。したがって、送信装置１０１は、より簡易な構成により、デジタルデータをアナログ信号に変換して送信することができる。また、受信装置１０２は、より簡易な構成により、受信したアナログ信号をデジタルデータに変換する（デジタルデータを復元する）ことができる。すなわち、通信システム１００は、より簡易な構成により伝送路の信号線数の低減を実現することができる。
【００７０】
なお、このような通信システム１００を実現するためには、各インバータの論理閾値が上述した式（１）の関係にあればよい。つまり、各インバータの論理閾値は、上述した式（１）の関係にあること（相対精度）が重要であり、その絶対値（絶対精度）は重要でない。そのため、各インバータの設計が容易であり、製造においても歩留まりの向上を期待することができ、コストを低減させることができる。
【００７１】
なお、入力されるデジタルデータの値と制御信号SW[1:0]の値との関係は、任意である。これらが互いに一致していていも良いし、一致していなくてもよい。
【００７２】
また、入力デジタルデータの各論理値と、アナログ信号レベルVAとの関係も任意である。論理値の大小関係とアナログ信号の信号レベルVAの大小関係とが互いに一致していても良いし、一致していなくても良い。
【００７３】
［インバータ］
図５Ａに示されるように、例えば、インバータ１３１は、P型のトランジスタ１７１およびN型のトランジスタ１７２を有する。入力VINと出力VOUTが短絡されると、図５Ｂに示されるように、インバータ１３１の論理閾値が出力される。つまり、インバータ１３１は、自身の論理閾値を参照電圧Vda1として出力する。したがってインバータ１３１は、安定的な参照電圧Vda1を提供することができる。
【００７４】
なお、インバータ１３１の論理閾値は、トランジスタ１７１やトランジスタ１７２のゲート幅の比（WP/WN）に依存する。つまり、これらのゲート幅の比（WP/WN）を変えることによって、論理閾値の電圧を、図５Ｂの一点鎖線や２点鎖線のように、容易に大きくしたり小さくしたりすることができる。つまり、このゲート幅の比の設計によって、回路構成を変更する必要無く、容易に参照電圧Vda1のレベルを制御することができる。
【００７５】
以上のように、参照電圧発生部１２２は、短絡させたインバータ１３１を用いることによって、より簡易な構成で、より安定的な任意のレベル参照電圧を発生させることができる。
【００７６】
インバータ１６１およびインバータ１６２も、入出力が短絡されていないことを除いて、インバータ１３１と同様であり、図５Ａに示されるような一般的な構成により実現することができる。したがって、比較部１５１の実現も容易であり、より簡単な構成で、より安定的な評価を行うことができる。
【００７７】
［通信システム２］
なお、伝送するアナログ信号の分解能は任意であり、上述した例に限らない。
【００７８】
図６は、通信システムの他の構成例を示すブロック図である。図６に示される通信システム２００は、基本的に上述した通信システム１００と同様のシステムであるが、２ビット４値の入力デジタルデータをアナログ信号に変換して、伝送させることができる。
【００７９】
つまり、送信装置２０１は、送信装置１０１と同様の構成であるが、D/A変換部１１１の代わりに、D/A変換部１１１とは分解能が異なるD/A変換部２１１を有する。
【００８０】
D/A変換部２１１は、デコーダ２２１、参照電圧発生部２２２、および選択部２２３を有する。デコーダ２２１は、２ビット４値の入力デジタルデータを取得し、２ビット４値の制御信号SW[1:0]を選択部２２３に供給する。
【００８１】
参照電圧発生部２２２は、４種類の参照電圧（VDD＞Vda2＞Vda1＞VSS）を選択部２２３に供給する。参照電圧発生部２２２は、入出力が短絡されたインバータ２３１およびインバータ２３２を有する。いずれもインバータ１３１の場合と同様に、一般的なインバータにより実現することができる。ただし、インバータ２３１は、論理閾値がVda1に設定されており、インバータ２３２は、論理閾値がVda1と異なるVda2に設定されている。これらの論理閾値の設定は、上述したようにトランジスタのゲート幅の設計により行われる。
【００８２】
選択部２２３は、デコーダ２２１の制御にしたがって４つのスイッチを駆動し、参照電圧発生部２２２から供給される４つの参照電圧（VDD＞Vda2＞Vda1＞VSS）の内のいずれか１つを選択する。選択部２２３により選択された電圧が、アナログ信号として、データ伝送路２０３を介して受信装置２０２に供給される。
【００８３】
受信装置２０２は、受信装置１０２と同様の構成であるが、A/D変換部１１２の代わりに、A/D変換部１１２とは分解能が異なるA/D変換部２１２を有する。
【００８４】
A/D変換部２１２は、比較部２５１およびエンコーダ２５２を有する。比較部２５１は、互いに論理閾値が異なる３つのインバータ（インバータ２６１乃至インバータ２６３）を有し、それらを用いて受信アナログ信号の信号レベルを評価する。インバータ２６１の論理閾値は、Vad1に設定されている。インバータ２６２の論理閾値は、Vad2に設定されている。インバータ２６３の論理閾値は、Vad3に設定されている。これらの論理閾値の設定は、上述したようにトランジスタのゲート幅の設計により行われる。
【００８５】
この場合の各論理閾値の大小関係は、以下の式（２）のように設定される。
【００８６】
VSS＜Vad1＜Vda1＜Vad2＜Vda2＜Vad3＜VDD  ・・・（２）
【００８７】
この場合も、各インバータの論理閾値が、上述した式（２）の関係にあること（相対精度）が重要であり、その絶対値（絶対精度）は重要でない。そのため、各インバータの設計が容易であり、製造においても歩留まりの向上を期待することができ、コストを低減させることができる。
【００８８】
［相対精度］
図６の通信システム２００において、デコーダ２２１が出力する制御信号SW[1:0]の値、データ伝送路２０３のアナログ信号値VA、比較部２５１のインバータ２６１乃至２６３の論理閾値とアナログ信号値VAの大小関係、並びに、比較部２５１の出力データX[0]、X[1]、およびX[2]（X[2:0]）の関係の例を、図７に示す。
【００８９】
図７の表に示されるように、制御信号SW[1:0]の値が（１１）の場合、選択部１２３のスイッチ２４１が接続され、その他のスイッチが開放され、アナログ信号値VAはVSSとなる。式（２）に示されるようにVSSは、Vad1乃至Vad3のいずれよりも小さい。したがって、比較部２５１の出力データX[2:0]は、（１１１）となる。
【００９０】
また、制御信号SW[1:0]の値が（１０）の場合、選択部２２３のスイッチ２４２が接続され、その他のスイッチが開放され、アナログ信号値VAはVda1となる。式（２）に示されるようにVda1は、Vad1より大きく、Vad2およびVad3より小さい。したがって、比較部２５１の出力データX[2:0]は、（１１０）となる。
【００９１】
さらに、制御信号SW[1:0]の値が（０１）の場合、選択部２２３のスイッチ２４３が接続され、その他のスイッチが開放され、アナログ信号値VAはVda2となる。式（２）に示されるようにVda2は、Vad1およびVad2より大きく、Vad3より小さい。したがって、比較部２５１の出力データX[2:0]は、（１００）となる。
【００９２】
さらに、制御信号SW[1:0]の値が（００）の場合、選択部２２３のスイッチ２４４が接続され、その他のスイッチが開放され、アナログ信号値VAはVDDとなる。式（２）に示されるようにVDDは、Vad1乃至Vad3のいずれよりも大きい。したがって、比較部２５１の出力データX[2:0]は、（０００）となる。
【００９３】
エンコーダ２５２は、この３つのデータを、２ビット４値のデジタルデータに変換する（送信装置２０１に入力される入力デジタルデータを復元する）。
【００９４】
以上のように、インバータを用いることによって、より簡易な構成によりD/A変換部２１１やA/D変換部２１２を実現することができる。したがって、送信装置２０１は、より簡易な構成により、デジタルデータをアナログ信号に変換して送信することができる。また、受信装置２０２は、より簡易な構成により、受信したアナログ信号をデジタルデータに変換する（デジタルデータを復元する）ことができる。すなわち、通信システム２００は、より簡易な構成により伝送路の信号線数の低減を実現することができる。
【００９５】
つまり、通信システム２００は、通信システム１００の場合と同様に、より簡易な構成により伝送路の信号線数の低減を実現することができる。また、インバータに要求される仕様条件が低いため、設計を容易に行うことができる。
【００９６】
分解能を増やすことにより、伝送路の配線数をより低減させることができる。また、配線数を低減させることにより、信号の転送効率(スピード)を向上させることができる。つまり、分解能を増やすことにより、転送効率をさらに向上させることができる。
【００９７】
ただし、その分、参照電圧発生部２２２や比較部２５１に用いられるインバータの数や選択部２２３のスイッチの数が増大する。換言するに、それらのインバータやスイッチの数の増大を許容するだけで、分解能を増大させることができるので、回路規模の大幅な増大を必要とせずに伝送路の配線数をより低減させることができる。
【００９８】
［論理閾値の関係］
なお、このようにインバータの数が増大すると、その分、各インバータの論理閾値の許容範囲が狭くなる（仕様条件が厳しくなる）。
【００９９】
以下に、より具体的に説明する。以上のような通信システムにおいて、分解能の多少に関わらず、送信装置側のインバータと、受信装置側のインバータとの間に、図８Ａに示されるような関係が生じる。
【０１００】
図８Ａに示される通信システム３００は、上述した通信システムの送信装置および受信装置の分解能を一般化し、その一部の構成のみを示している。図８Ａに示される各装置や各処理部（各素子）は、基本的に図３の通信システム１００や図６の通信システム２００と同様であるので詳細な説明は省略する。
【０１０１】
通信システム１００や通信システム２００において説明したようなデータ伝送を実現するためには、送信側のD/A変換部の論理閾値（参照電圧）と受信側のA/D変換部の論理閾値との間に、図８Ａに示されるような関係が必要になる。すなわち、送信側のD/A変換部に設けられた、入出力が短絡されたインバータ１つに対して、受信側のA/D変換部には、論理閾値が互いに異なるインバータを２つ設ける必要がある。
【０１０２】
図８Ａの例の場合、通信システム３００は、通信システム１００や通信システム２００の場合と同様に、送信装置３０１および受信装置３０２を有する。
【０１０３】
送信装置３０１には、D/A変換部３１１が設けられている。そのD/A変換部３１１には、図示せぬデコーダの他に、参照電圧発生部３２２および選択部３２３が設けられている。その参照電圧発生部３２２には、入出力が短絡されたインバータ３３１が設けられている。そのインバータ３３１の出力は、選択部３２３の選択部３２３のスイッチ３４２の一方の端子に接続される。そのスイッチ３４２の他方の端子は、データ伝送路３０３に接続される。
【０１０４】
データ伝送路３０３は、送信装置３０１および受信装置３０２に接続される。
【０１０５】
受信装置３０２には、A/D変換部３１２が設けられている。そのA/D変換部３１２には、図示せぬエンコーダの他に、比較部３５１が設けられている。その比較部３５１には、論理閾値が互いに異なるインバータ３６１およびインバータ３６２が設けられている。データ伝送路３０３は、そのインバータ３６１およびインバータ３６２の入力に接続される。そのインバータ３６１およびインバータ３６２の出力は、図示せぬエンコーダに接続される。
【０１０６】
このような通信システム３００において、インバータ３３１の論理閾値をVda(N)とし、インバータ３６１の論理閾値をVad(N)とし、インバータ３６２の論理閾値をVad(N+1)とすると、それらの大小関係は、以下の式（３）のようにする必要がある。
【０１０７】
Vad(N)＜Vda(N)＜Vad(N+1)  ・・・（３）
【０１０８】
換言するに、分解能がいくつであれ、参照電圧発生部３２２に設けられる各インバータに対して、このような関係のインバータを比較部３５１に設けることにより、上述したデータ伝送を実現することができる。つまり、参照電圧発生部３２２に設けられる各インバータの論理閾値よりも、大きな論理閾値のインバータと、小さな論理閾値のインバータとを比較部３５１に設けるようにすればよい。
【０１０９】
さらに換言するに、比較部３５１の各インバータの論理閾値を、参照電圧発生部３２２の各インバータの論理閾値を挟むような値に設計すればよい。
【０１１０】
さらに換言するに、参照電圧発生部３２２の各インバータの論理閾値を、比較部３５１の各インバータの論理閾値の間の値に設計すればよい。
【０１１１】
このように、各インバータの論理閾値の設計は、インバータ同士（並びにVDDおよびVSS）の相対精度により設計することができ、絶対精度を必要としないので、式（３）に示される関係をより容易に実現することができる。
【０１１２】
より具体的に説明すると、図８Ａの各インバータのそれぞれの論理閾値を、図８Ｂの点線に示されるように設計したとしても、実際には、製造のバラつきにより、各論理閾値が設計通り（点線上）になるとは限らない。つまり、各論理閾値の取り得る値が、図８Ｂの角丸四角に示されるような、ある程度の幅を持つ可能性がある。
【０１１３】
図８Ｂの例の場合、インバータ３３１の閾値電圧Vda(N)は、左上右下斜線模様の角丸四角に示されるような範囲にバラつく可能性がある。また、インバータ３６１の閾値電圧Vad(N)は、左下右上斜線模様の角丸四角に示されるような範囲にバラつく可能性がある。さらに、インバータ３６２の閾値電圧Vda(N+1)は、縦線模様の角丸四角に示されるような範囲にバラつく可能性がある。
【０１１４】
しかしながら、上述したように、D/A変換部３１１の出力（アナログ信号レベルVA）の値そのものには意味が無く、比較部３５１の各インバータの論理閾値との関係が維持できればよい。したがって、図８Ｂのように各論理閾値にバラつきが生じるとしても、そのバラつき（角丸四角）が互いに重ならなければよい。
【０１１５】
したがって、D/A変換部３１１やA/D変換部３１２は、例えば図２に示されるような、一般的なD/A変換器やA/D変換器よりも設計および製造が容易である。
【０１１６】
ただし、分解能が増大すると、図８Ｂに示される各論理閾値の間（点線間）の幅が狭くなる。上述したように、各論理閾値にバラつきが互いに重ならないようにしなければならないので、この幅が狭くなる分、設計の難易度が高くなる。
【０１１７】
なお、本技術を適用した情報処理装置は、上述した構成に限らず、他の構成であってもよい。例えば、上述した通信システムの送信装置および受信装置を送信処理部および受信処理部とし、通信システムを１つの装置として実現するようにしてもよい。
【０１１８】
例えば、半導体集積回路内のデータ伝送に本技術を適用するようにしてもよい。半導体集積回路においては、さらなる高集積化が求められており、回路規模の増大を抑制することは、重要な意味を持つ。したがって、本技術を適用し、より簡易な構成により伝送路の配線数の低減を実現させることにより、より大きな効果を得ることができる。
【０１１９】
＜２．第２の実施の形態＞
［積層型CMOSイメージセンサ１］
また、本技術は、例えば図９に示されるような、半導体集積回路が形成される複数の半導体基板（チップ）が積層される積層型の半導体集積回路のチップ間通信等にも適用することができる。その積層型半導体集積回路の例として、積層型CMOSイメージセンサの主な構成例を図９に示す。
【０１２０】
図９に示される積層型CMOS（Complementary Metal Oxide Semiconductor）イメージセンサ４００は、入射光を光電変換して画像信号として出力する撮像素子である。CMOSイメージセンサ４００は、下チップ４０１と上チップ４０２の２枚の半導体基板が積層され、それぞれのチップに形成される半導体集積回路が電気的に接続されている２層構造を有する。
【０１２１】
図９に示されるように、下チップ４０１には、他ブロック４１１、Vスキャナブロック４１２、Vスキャナブロック４１３、VIAブロック４１４、およびVIAブロック４１５が形成される。また、上チップ４０２には、画素ブロック４２１、Vスキャナブロック４２２、Vスキャナブロック４２３、VIAブロック４２４、およびVIAブロック４２５が形成される。
【０１２２】
上チップ４０２の画素ブロック４２１は、フォトダイオード等の光電変換素子を含む画素が形成され、入射光を画素毎に光電変換して画像信号を得る領域である。図９においては、画素ブロック４２１から読み出される画像信号の伝送についてはその説明を省略している。
【０１２３】
下チップ４０１の他ブロック４１１は、例えば、画素ブロック４２１から読み出された画像信号に対して画像処理等を施す画像処理部等、任意のデジタル回路等が形成される領域である。
【０１２４】
下チップ４０１のVスキャナブロック４１２およびVスキャナブロック４１３は、画素ブロック４２１の各画素のトランジスタを駆動させるための制御信号を生成する回路が形成される領域である。
【０１２５】
また、上チップ４０２のVスキャナブロック４２２およびVスキャナブロック４２３も、画素ブロック４２１の各画素のトランジスタを駆動させるための制御信号を生成する回路が形成される領域である。
【０１２６】
下チップ４０１のVIAブロック４１４およびVIAブロック４１５、並びに、上チップ４０２のVIAブロック４２４およびVIAブロック４２５は、下チップ４０１の配線と上チップ４０２の配線を電気的に接続する貫通電極（VIA）が形成される領域である。
【０１２７】
各Vスキャナブロックにおいて生成された制御信号は、図１０に示される例のように画素ブロック４２１に伝送される。図１０においては、左側のブロックについてのみ示しているが、右側のブロックについても同様である。
【０１２８】
図１０に示されるように、Vスキャナブロック４１２において生成された制御信号は、VIAブロック４１４およびVIAブロック４２４、並びに、Vスキャナブロック４２２を介して画素ブロック４２１に供給される。
【０１２９】
この制御信号は、画素ブロック４２１の各画素のトランジスタを駆動させるための制御信号であるので、このVスキャナブロック４１２から画素ブロック４２１までの、制御信号の伝送路の配線数（SEL / RST / TRG信号）が膨大になる。この配線数は、VIAブロック４１４およびVIAブロック４２４に形成されるVIAの数に反映される。つまり、この配線数を増大させると、VIAブロック４１４およびVIAブロック４２４の面積も増大させる必要が生じる。
【０１３０】
仮にVスキャナブロックを上チップ４０２のみに配置することができれば、VIAブロック４１４およびVIAブロック４２４を通過するVスキャナの信号配線数を大幅に低減させることができ、VIAブロックの面積を大幅に低減させることができる。
【０１３１】
しかしながら、上下チップの面積バランスから、Vスキャナブロックを上チップのみに配置することは、現実的には困難である場合が多い。そのため、図９に示されるように、Vスキャナブロックを複数のチップに配置する必要があった。そのため、上述したように、配線数がVIAブロックの面積に影響を及ぼすことになる。
【０１３２】
一般的に、光電変換を行う領域を拡大させたり、より多くの素子を配置したりすることができるように、画素ブロック４２１、各Vスキャナブロック、並びに、他ブロック４１１等の各ブロックの領域をより広くする方が望ましい。したがって、VIAブロックの面積は狭いほど望ましい。また、この信号配線数（VIA数）は、歩留まりに大きく影響する。したがって、信号配線数（VIA数）は、少ないほど望ましい。
【０１３３】
各Vスキャナブロックでは、小規模な１機能ブロックが数多く配置されるため、１機能ブロックの配線数を１本低減させるだけでも、チップ全体では、１０００本単位での低減が可能となる。しかしながら、同様の理由から、１機能ブロックの消費電力の増大は、チップ全体での大幅な消費電力増大に繋がる恐れがある。さらに、同様の理由から、１機能ブロックに割り当てることができる面積は非常に小さい。
【０１３４】
これに対して、従来のようなD/A変換器やA/D変換器は、低分解能でも、抵抗・容量等の素子は必要であり、面積のオーバーヘッドが大きい。そのため、低分解能であっても従来のようなD/A変換器やA/D変換器を搭載することにより、デジタルデータをアナログ信号化して伝送させるデータ伝送を実現させることは困難であった。
【０１３５】
そこで、その代わりに、第１の実施の形態において説明したような本技術を適用する。図１０に示されるように、Vスキャナブロック４１２とVスキャナブロック４２２との間では、VIAブロック４１４およびVIAブロック４２４を介したデータ伝送が行われる。このデータ伝送において、第１の実施の形態において説明したような本技術を適用することにより、図３に示される通信システム１００（分解能は任意）を実現する。
【０１３６】
より具体的には、例えば、Vスキャナブロック４１２に、入出力が短絡されたD/A変換部１１１を設け、デジタルデータをアナログ信号化して送信するようにする。また、Vスキャナブロック４２２に、A/D変換部１１２を設け、受信したアナログ信号をデジタルデータに変換して出力するようにする。
【０１３７】
このようにすることにより、Vスキャナブロック４１２やVスキャナブロック４２２の回路規模や消費電力の増大を抑制しながら、配線数やVIA数を低減させ、VIAブロック４１４およびVIAブロック４２４の面積を低減させることができる。
【０１３８】
なお、右側の構成（Vスキャナブロック４１３やVスキャナブロック４２３）についても同様であるので、その説明は省略する。
【０１３９】
以上のようにすることにより、積層型CMOSイメージセンサ４００の集積度を向上させることができる。また、積層型CMOSイメージセンサ４００の製造コストを低減させることができる。
【０１４０】
［積層型CMOSイメージセンサ２］
なお、本技術を適用したD/A変換部を複数設ける場合、各D/A変換部の参照電圧を生成する、入出力を短絡させたインバータは、各D/A変換部間で共有することができる。例えば、上述した積層型CMOSイメージセンサ４００の場合、D/A変換部は機能ブロック毎に設けられるので、複数のD/A変換部がVスキャナブロック４１２に設けられることになる。
【０１４１】
このような場合に、各機能ブロックのD/A変換部間で、インバータを共有させることができる。なお、インバータを共有する場合、当然、その論理閾値は共通となる。つまり、論理閾値が互いに同じインバータしか共有することはできない。このようにインバータを共有することにより、各D/A変換部の回路規模をさらに低減させることができる。
【０１４２】
換言するに、このインバータの位置の制約は少なく自由度が高い。例えば、上述した積層型CMOSイメージセンサ４００の例のように、複数の半導体基板間での通信に本技術を適用する場合、このD/A変換部のインバータをA/D変換部１１２側のチップに設けるようにしてもよい。このようにすることにより、D/A変換部およびA/D変換部の各インバータ間の製造バラつきを抑制することができる。
【０１４３】
図１１は、積層型CMOSイメージセンサの他の構成例を示すブロック図である。図１１に示される積層型CMOSイメージセンサ５００は、基本的に、上述した積層型CMOSイメージセンサ４００（図９）と同様の撮像素子である。ただし、D/A変換器側ウエハ５０１に形成される各D/A変換部５１１の参照電圧形成用のインバータは、共有され、かつ、A/D変換部５１２が形成されるA/D変換器側ウエハ５０２に形成される。
【０１４４】
つまり、A/D変換器側ウエハ５０２の参照電圧発生部５２４は、D/A変換器側ウエハ５０１に形成される各D/A変換部５１１に共通の参照電圧を提供する。本技術を適用したD/A変換部２１１と同様に、参照電圧発生部５２４は、入出力が短絡されたインバータ５３１およびインバータ５３２を有する。このインバータ５３１は、D/A変換部２１１のインバータ２３１と同様に、その論理閾値がVda1に設定されている。また、インバータ５３２は、D/A変換部２１１のインバータ２３２と同様に、その論理閾値がVda2に設定されている。
【０１４５】
インバータ５３１が出力する参照電圧Vda1は、参照電圧伝送路５８１を介して各D/A変換部５１１（DA(0)乃至DA(N-1)）の選択部５２３（スイッチ５４２）に供給される。インバータ５３２が出力する参照電圧Vda2は、参照電圧伝送路５８２を介して各D/A変換部５１１（DA(0)乃至DA(N-1)）の選択部５２３（スイッチ５４３）に供給される。つまり、D/A変換部５１１内部に形成される参照電圧発生部５２２においては、参照電圧VDDと参照電圧VSSのみが発生する。それらの間の参照電圧Vda1と参照電圧Vda2は、A/D変換器側ウエハ５０２に形成される参照電圧発生部５２４において発生する。
【０１４６】
各選択部５２３は、入力されるデジタルデータ（入力デジタルデータ）のデジタル値に基づく各デコーダ５２１の制御に従って、各参照電圧発生部５２２から供給される４種類の参照電圧の内いずれか１つを選択する。各選択部５２３は、各デコーダ５２１の制御に従ってスイッチ５４１乃至スイッチ５４４のいずれかを接続することにより、選択した参照電圧を、入力デジタルデータに対応する信号レベルのアナログ信号として各データ伝送路５０３に出力する（A/D変換器側ウエハ５０２に向けて伝送させる）。
【０１４７】
A/D変換器側ウエハ５０２に形成される各A/D変換器５１２は、比較部５５１およびエンコーダ５５２を有する。各比較部５５１は、互いに論理閾値が異なるインバータ５６１乃至インバータ５６３を有する。
【０１４８】
各比較器５５１のインバータ１６１乃至インバータ１６３は、受信アナログ信号の信号レベルを、自身の論理閾値を基準として２値で評価し、その評価結果の反転値を出力データX[0]乃至X[2]としてエンコーダ５５２に出力する。エンコーダ５５２は、比較部５５１から供給される３つの２値データ（X[0]乃至X[2]）に基づいて、D/A変換器側ウエハ５０１に入力される２ビット３値のデジタルデータを復元し、A/D変換器側ウエハ５０２の外部に出力する。
【０１４９】
このようにすることにより、配線数を２本（参照電圧伝送路５８１および参照電圧伝送路５８２）増やすのみで、インバータをA/D変換器側ウエハ５０２にまとめることができる。これにより、D/A変換部５１１のインバータ（インバータ５３１およびインバータ５３２）と、A/D変換部５１２のインバータ（インバータ５６１乃至インバータ５６３）とを同じプロセスで生成することができる。したがって、素子間の製造バラつきを抑制することができる。
【０１５０】
第1の実施の形態において上述したように、本技術を適用した通信システムにおいて、各インバータの論理閾値の相対精度が重要になる。したがって、各インバータの製造バラつきを低減させることにより、より容易に、本技術を適用した通信システムを実現させることができる。
【０１５１】
＜３．第３の実施の形態＞
［撮像装置］
図１２は、撮像装置の主な構成例を示すブロック図である。図１２に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１５２】
図１２に示されるように撮像装置６００は、光学部６１１、CMOSセンサ６１２、A/D変換部６１３、A/D変換器６１３、操作部６１４、制御部６１５、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９を有する。
【０１５３】
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSセンサ６１２に供給する。
【０１５４】
CMOSセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換部６１３に供給する。
【０１５５】
A/D変換器６１３は、CMOSセンサ６１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部６１６に供給する。
【０１５６】
操作部６１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部６１５に供給する。
【０１５７】
制御部６１５は、光学部６１１、CMOSセンサ６１２、A/D変換器６１３、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９の駆動を制御し、各部に撮像に関する処理を行わせる。例えば、制御部６１５は、操作部６１４により入力されたユーザの操作入力に対応する信号に基づいて、各部の駆動を制御する。
【０１５８】
画像処理部６１６は、A/D変換器６１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１６は、画像処理を施した画像データを表示部６１７およびコーデック処理部６１８に供給する。
【０１５９】
表示部６１７は、例えば、液晶ディスプレイ等として構成され、画像処理部６１６から供給された画像データに基づいて、被写体の画像を表示する。
【０１６０】
コーデック処理部６１８は、画像処理部６１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部６１９に供給する。
【０１６１】
記録部６１９は、コーデック処理部６１８からの符号化データを記録する。記録部６１９に記録された符号化データは、必要に応じて画像処理部６１６に読み出されて復号される。復号処理により得られた画像データは、表示部６１７に供給され、対応する画像が表示される。
【０１６２】
以上のような撮像装置６００のCMOSセンサ６１２として、第２の実施の形態において説明した積層型CMOSイメージセンサ４００や積層型CMOSイメージセンサ５００を本技術を適用する。このようにすることにより、第２の実施の形態において説明したように、より簡易な構成により伝送路の信号線数の低減を実現することができるので、CMOSセンサ６１２の小型化や低コスト化を実現することができる。したがって、撮像装置６００の小型化や低コスト化も実現することができる。
【０１６３】
なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。
【０１６４】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１６５】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１６６】
なお、本技術は以下のような構成も取ることができる。
（１）  入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力されるデジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、アナログ信号として出力する選択部と
を備える情報処理装置。
（２）  前記インバータは、所望の参照電圧を得るように、前記インバータの論理閾値が設計される
前記（１）に記載の情報処理装置。
（３）  前記論理閾値は、前記インバータを構成する各トランジスタのゲート幅の比によって設計される
前記（１）または（２）に記載の情報処理装置。
（４）  前記インバータの論理閾値は、前記アナログ信号を受信してデジタルデータに変換する受信側のA/D変換部に、前記インバータ１つに対して少なくとも２つ以上設けられる、前記アナログ信号の信号レベルを評価するためのインバータのそれぞれの論理閾値の間になるように設計される
前記（１）乃至（３）のいずれかに記載の情報処理装置。
（５）  前記インバータの論理閾値は、そのバラつきの範囲が、前記A/D変換部に設けられる各インバータの論理閾値のバラつきの範囲と重ならないように設計される
前記（１）乃至（４）のいずれかに記載の情報処理装置。
（６）  前記参照電圧発生部は、前記論理閾値が互いに異なるインバータを複数有する
前記（１）乃至（５）のいずれかに記載の情報処理装置。
（７）  前記制御部、前記参照電圧生成部、および前記選択部の組み合わせを、デジタルデータをアナログ信号に変換するD/A変換部として複数備え、
各D/A変換部が、互いに異なるデジタルデータをアナログ信号に変換する
前記（１）乃至（６）のいずれかに記載の情報処理装置。
（８）  前記複数のD/A変換部において、前記参照電圧生成部の前記インバータを共有する
前記（１）乃至（７）のいずれかに記載の情報処理装置。
（９）  前記選択部は、前記参照電圧発生部が発生する参照電圧毎にスイッチを設け、前記制御部により選択される前記デジタルデータの値に応じたスイッチを接続し、その他の接続を切断する
前記（１）乃至（８）のいずれかに記載の情報処理装置。
（１０）  伝送されるアナログ信号を受信し、受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える情報処理装置。
（１１）  前記論理閾値の設計は、前記インバータを構成する各トランジスタのゲート幅の比の設計により行われる
前記（１０）に記載の情報処理装置。
（１２）  前記比較部の各インバータの論理閾値は、デジタルデータを前記アナログ信号に変換して送信するD/A変換部のインバータの論理閾値を挟むような値に設計される
前記（１０）または（１１）に記載の情報処理装置。
（１３）  デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える情報処理装置
（１４）  前記D/A変換部のインバータの論理閾値は、前記A/D変換部の各インバータの論理閾値の間になるように設計される
前記（１３）に記載の情報処理装置。
（１５）  前記D/A変換部を複数備え、
複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有する
前記（１３）または（１４）に記載の情報処理装置。
（１６）  入射光を光電変換する光電変換部と、
前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、
前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える撮像素子。
（１７）  前記D/A変換部を複数備え、
複数の前記D/A変換部は、前記参照電圧発生部の前記インバータを共有する
前記（１６）に記載の撮像素子。
（１８）  前記撮像素子は、半導体集積回路が形成される複数の半導体基板が積層され、貫通電極により電気的に接続される積層型の撮像素子であり、
前記光電変換制御部および前記D/A変換部は、前記光電変換部および前記A/D変換部が形成される半導体基板と異なる半導体基板に形成される
前記（１６）または（１７）に記載の撮像素子。
（１９）  前記D/A変換部の前記参照電圧発生部の前記インバータは、前記光電変換部および前記A/D変換部が形成される半導体基板に形成される
前記（１６）乃至（１８）のいずれかに記載の撮像素子。
（２０）  被写体を撮像する撮像部と、
前記撮像部により撮像されて得られた前記被写体の画像信号に対して所定の画像処理を行う画像処理部と
を備え、
前記撮像部は、
入射光を光電変換する光電変換部と、
前記光電変換部を制御するデジタルデータを生成する光電変換制御部と、
前記光電変換制御部により生成され、前記光電変換部に供給される前記デジタルデータをアナログ信号に変換し、前記アナログ信号を送信するD/A変換部と、
前記アナログ信号を受信し、デジタルデータに変換するA/D変換部と
を備え、
前記D/A変換部は、
入出力が短絡されたインバータを用いて参照電圧を発生させる参照電圧発生部と、
入力される前記デジタルデータの値に基づいて、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択させる制御部と、
前記制御部による制御に従って、前記参照電圧発生部により発生された複数の参照電圧の中から、前記デジタルデータの値に応じた参照電圧を選択し、前記アナログ信号として出力する選択部と
を備え、
前記A/D変換部は、
受信した前記アナログ信号の信号レベルを、複数のインバータの互いに異なる論理閾値とそれぞれ比較する比較部と、
前記比較部による比較結果をデジタルデータに変換する変換部と
を備える撮像装置。
【符号の説明】
【０１６７】
１００  通信システム，  １０１  送信装置，  １０２  受信装置，  １０３  データ伝送路，  １１１  D/A変換部，  １１２  A/D変換部，  １２１  デコーダ，  １２２  参照電圧発生部，  １２３  選択部，  １３１  インバータ，  １４１乃至１４３  スイッチ，  １５１  比較部，  １５２  エンコーダ，  １６１および１６２  インバータ，  １７１および１７２  トランジスタ，  ２００  通信システム，  ２０１  送信装置，  ２０２  受信装置，  ２０３  データ伝送路，  ２１１  D/A変換部，  ２１２  A/D変換部，  ２２１  デコーダ，  ２２２  参照電圧発生部，  ２２３  選択部，  ２３１および２３２  インバータ，  ２４１乃至２４４  スイッチ，  ２５１  比較部，  ２５２  エンコーダ，  ２６１乃至２６３  インバータ，  ３００  通信システム，  ３０１  送信装置，  ３０２  受信装置，  ３０３  データ伝送路，  ３１１  D/A変換部，  ３１２  A/D変換部，  ３２２  参照電圧発生部，  ３２３  選択部，  ３３１  インバータ，  ３４２  スイッチ，  ３５１  比較部，  ３６１および３６２  インバータ，  ４００  積層型CMOSイメージセンサ，  ４０１  下チップ，  ４０２  上チップ，  ４１１  他ブロック，  ４１２および４１３  Vスキャナブロック，  ４１４および  ４１５  VIAブロック，  ４２１  画素ブロック，  ４２２および４２３  Vスキャナブロック，  ４２４および４２５  VIAブロック，  ５００  積層型CMOSイメージセンサ，  ５０１  D/A変換器側ウエハ，  ５０２  A/D変換器側ウエハ，  ５０３  データ伝送路，  ５１１  D/A変換部，  ５１２  A/D変換部，  ５２１  デコーダ，  ５２２  参照電圧発生部，  ５２３  選択部，  ５２４  参照電圧発生部，  ５３１および５３２  インバータ，  ５４１乃至５４４  スイッチ，  ５５１  比較部，  ５５２  エンコーダ，  ５６１乃至５６３  インバータ，  ５８１および５８２  参照電圧伝送路，  ６００  撮像装置，  ６１２  CMOSセンサ
【図１】
2013143617.tif 000003
【図２】
2013143617.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013143617.tif 000009
【図８】
2013143617.tif 000010
【図９】
2013143617.tif 000011
【図１０】
2013143617.tif 000012
【図１１】
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【図１２】
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