(57)【要約】      （修正有）【課題】動作設定の変更を簡単且つ低コストで実現することが可能な信号生成部を有する半導体記憶装置を提供する。【解決手段】記憶部３１は、半導体メモリにより構成されている。ＰＬＬ回路４９は、記憶部３１を制御するための信号を生成する。レジスタ５０は、ＰＬＬ回路４９の周波数を設定するための情報を保持する。再起動回路５１は、ＰＬＬ回路４９を再起動させる。制御部４４は、レジスタ５０に情報を設定し、再起動回路５１に起動信号を供給し、再起動回路５１は、レジスタ５０に設定された情報に基づきＰＬＬ回路４９を再起動させる。【選択図】図１
2013156944.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリにより構成された記憶部と、
前記記憶部を制御するための第１の周波数の第１の信号を生成する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路の周波数を設定するための第１の設定値を保持する第１のレジスタと、
第２の周波数の第２の信号を生成する第２のＰＬＬ回路と、
前記記憶部を制御するための第２のＰＬＬ回路の周波数を設定するための第２の設定値を保持する第２のレジスタと、
前記第１のレジスタに設定された前記第１の情報により前記第１のＰＬＬ回路を再起動させる第１の再起動回路と、
前記第２のレジスタに設定された前記第２の情報により前記第２のＰＬＬ回路を再起動させる第１の再起動回路と、
前記第１、第２のレジスタに前記第１、第２の情報を設定し、前記第１、第２の再起動回路に起動信号を供給する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１のＰＬＬ回路は、起動時に第１の周波数の信号を生成し、
前記制御部は、前記第１のレジスタに前記第１の情報を保持させて前記第１の再起動回路に起動信号を供給し、
前記第１の再起動回路は、前記起動信号に基づき、前記第１のＰＬＬ回路を一旦停止させ、前記第１のレジスタに保持された前記第１の情報に基づき、前記第１のＰＬＬ回路を再起動させることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１、第２の情報は、前記記憶部に記憶されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
半導体メモリにより構成された記憶部と、
前記記憶部を制御するための第１の周波数の第１の信号を生成する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路の周波数を設定するための第１の設定値を保持する第１のレジスタと、
第２の周波数の第２の信号を生成する第２のＰＬＬ回路と、
前記記憶部を制御するための第２のＰＬＬ回路の周波数を設定するための第２の設定値を保持する第２のレジスタと、
前記第１のレジスタに設定された前記第１の情報により前記第１のＰＬＬ回路を再起動させ、前記第２のレジスタに設定された前記第２の情報により前記第２のＰＬＬ回路を再起動させる再起動回路と、
前記第１、第２のＰＬＬ回路の一方の出力信号を選択する選択回路と、
前記第１、第２のレジスタに前記第１、第２の情報を設定し、前記第１、第２の再起動回路に起動信号を供給する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記第１のＰＬＬ回路は、起動時に第１の周波数の信号を生成し、
前記選択回路は、前記第１のＰＬＬ回路から出力される前記第１の周波数の信号を出力し、
前記制御部は、前記第１のレジスタに前記第１の情報を保持させるとともに、前記第２のＰＬＬ回路を起動させ、
前記選択回路は、前記第２のＰＬＬ回路から出力される信号を出力し、
前記制御部は、前記再起動回路に起動信号を供給し、
前記再起動回路は、前記起動信号に基づき、前記第１のＰＬＬ回路を一旦停止させ、前記第１のレジスタに保持された前記第１の情報に基づき、前記第１のＰＬＬ回路を再起動させ、
前記第１のＰＬＬ回路は、前記第１のレジスタに保持された前記第１の情報に基づき、第２の周波数の信号を生成させ、
前記選択回路は、前記第１のＰＬＬ回路から出力される前記第２の周波数の信号を出力することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１のＰＬＬ回路は、起動時に第１の周波数の信号を生成し、
前記選択回路は、前記第１のＰＬＬ回路から出力される前記第１の周波数の信号を出力し、
前記制御部は、前記第２のレジスタに前記第２の情報を保持させるとともに、前記第２のＰＬＬ回路を起動させ、
前記制御部は、前記再起動回路に起動信号を供給し、
前記再起動回路は、前記起動信号に基づき、前記第２のＰＬＬ回路を前記第２のレジスタに保持された前記第２の情報に基づき起動させ、
前記第２のＰＬＬ回路は、前記第２のレジスタに保持された前記第２の情報に基づき、第２の周波数の信号を生成させ、
前記選択回路は、前記第２のＰＬＬ回路から出力される前記第２の周波数の信号を出力することを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記第１、第２の情報は、前記記憶部に記憶されることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
半導体メモリにより構成された記憶部と、
前記記憶部を制御するための信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路の周波数を設定するための情報を保持するレジスタと、
前記ＰＬＬ回路を再起動させる再起動回路と、
前記レジスタに前記情報を設定し、前記再起動回路に起動信号を供給する制御部と、
を具備し、前記再起動回路は、前記レジスタに設定された前記情報に基づき前記ＰＬＬ回路を再起動させることを特徴とする半導体記憶装置。
【請求項９】
前記ＰＬＬ回路は、起動時に第１の周波数の信号を生成し、
前記制御部は、前記レジスタに前記情報を保持させるとともに、前記再起動回路に起動信号を供給し、
前記再起動回路は、前記起動信号に基づき、前記ＰＬＬ回路を前記レジスタに保持された前記情報に基づき再起動させ、
前記ＰＬＬ回路は、前記レジスタに保持された前記情報に基づき、第２の周波数の信号を生成させることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記情報は、前記記憶部に記憶されることを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＳＤ（Solid-State Drive）に適用され、クロック信号を生成する信号生成部を有する半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＳＳＤ等の半導体メモリシステムは、複数のクロック信号が使用されている。これらクロック信号は、ＰＬＬ（Phase locked loop）回路を用いて生成されている。例えばＰＬＬ回路の出力周波数が設計値に対してずれている場合、ＰＬＬ回路の動作設定を変更する必要がある。
【０００３】
ＰＬＬ回路は、一般に、動作設定を変更するための手法が限られている。動作設定を変更する場合、一般には、電気フューズを用いて設定値が変更される。しかし、この方法の場合、一度しか設定値を変更することができない。
【０００４】
また、半導体装置の設計変更を行う技術としてＥＣＯ(Engineering Change Order)がある。ＥＣＯによっても、ＰＬＬ回路の動作設定を変更することができる。しかし、ＥＣＯの場合、半導体装置を製造するためのマスクを変更する必要があるため、製品が完成するまでの時間とコストが増大する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２０２１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、動作設定の変更を簡単且つ低コストで実現することが可能な信号生成部を有する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置によれば、半導体メモリにより構成された記憶部と、前記記憶部を制御するための信号を生成するＰＬＬ回路と、前記ＰＬＬ回路の周波数を設定するための情報を保持するレジスタと、前記ＰＬＬ回路を再起動させる再起動回路と、前記レジスタに前記情報を設定し、前記再起動回路に起動信号を供給し、前記レジスタに設定された前記情報に基づき前記ＰＬＬ回路を再起動させる制御部とを具備することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態を示すものであり、本実施形態をＳＳＤに適用した場合を示す構成図。
【図２】図１の要部を具体的に示す構成図。
【図３】第１の実施形態の動作を示すタイミングチャート。
【図４】第２の実施形態の要部を示す構成図。
【図５】第２の実施形態の動作を示すタイミングチャート。
【図６】第３の実施形態の要部を示す構成図。
【図７】図６に示す選択回路の一例を示す構成図。
【図８】第３の実施形態の第１の動作を示すタイミングチャート。
【図９】第３の実施形態の第２の動作を示すタイミングチャート。
【図１０】第３の実施形態の変形例を示す構成図。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。全図面において、同一部分には同一符号を付している。
【００１０】
（第１の実施形態）
図１は、第１の実施形態が適用されるメモリシステムを示すものであり、例えば本実施形態をＳＳＤに適用した場合を示している。
【００１１】
ＳＳＤ１１は、ホスト２１に接続され、ホスト２１からのアクセスに応じた処理を行う。ホスト２１は、例えばパーソナルコンピュータやデジタルカメラなどにより構成される。
【００１２】
ＳＳＤ１１は、記憶装置としてのＮＡＮＤフラッシュメモリ３１と、ＳＳＤコントローラ４１を有している。
【００１３】
ＮＡＮＤフラッシュメモリ３１は、例えば積層ゲート構造のメモリセル、又はＭＯＮＯＳ構造のメモリセルにより構成されている。このＮＡＮＤフラッシュメモリ３１は、例えばユーザデータや、アプリケーションソフトウェア、ＳＳＤコントローラ４１の動作を制御するファームウェアや、後述するＰＬＬ回路４９の動作を制御する設定値などを記憶する。
【００１４】
ＳＳＤコントローラ４１は、例えばホストインターフェース４２、ＮＡＮＤインターフェース４３、ＣＰＵ４４、ＲＯＭ（Read only Memory）４５、ＲＡＭ（Random Access Memory）４６、バッファ４７、信号生成部４８により構成されている。
【００１５】
ホストインターフェース４２は、ＳＤＤコントローラ４１とホスト２１との間のインターフェース処理を行う。ＮＡＮＤインターフェース４３は、ＮＡＮＤフラッシュメモリ３１との間のインターフェース処理を行う。
【００１６】
ＣＰＵ４４は、ＳＳＤ１１全体の制御を司るものである。ＣＰＵ４４は、ホスト２１からライト（書き込み）コマンド、リード（読み出し）コマンド、イレース（消去）コマンドなどを受けてＮＡＮＤフラッシュメモリ３１上の領域をアクセスしたり、バッファ４７を介してデータ転送処理を制御したりする。
【００１７】
ＲＯＭ４５は、ＣＰＵ４４により使用されるＩＰＬ（Initial Program Loader）などの制御プログラムを格納する。ＣＰＵ４４は、ＩＰＬを使用してＮＡＮＤフラッシュメモリ３１に格納されたファームウェアをロードする。ＲＡＭ４６は、ＣＰＵ４４の作業エリアとして使用され、ロードされたファームウェアや各種のテーブルを記憶する。
【００１８】
バッファ４７は、ホスト２１から送られてくるデータを、例えばＮＡＮＤフラッシュメモリ３１へ書き込む際、一定量のデータを一時的に記憶したり、ＮＡＮＤフラッシュメモリ３１から読み出されたデータをホスト２１へ送り出す際、一定量のデータを一時的に記憶したりする。
【００１９】
信号生成部４８は、ＰＬＬ回路４９と、設定レジスタ（ＲＥＧ）５０と、再起動制御回路（ＣＴＲＬ）５１により構成されている。信号生成部４８は、ＣＰＵ４４の制御に基づき、ＰＬＬ回路４９によりクロック信号ＣＬＫを発生する。このクロック信号ＣＬＫは、例えばＮＡＮＤインターフェース４３に供給される。クロック信号ＣＬＫの供給先は、ＮＡＮＤインターフェース４３に限定されるものではなく、例えばクロック信号ＣＬＫを、ＳＳＤコントローラ４１を動作させるためのシステムクロック信号として使用することも可能である。
【００２０】
図２は、上記ＰＬＬ回路４９の一例を示している。ＰＬＬ回路４９の構成は、これに限定されるものではない。
【００２１】
ＰＬＬ回路４９は、位相比較器４９ａ、チャージポンプ４９ｂ、ＬＰＦ（Low Pass filter）４９ｃ、ＶＣＯ（Voltage Control Oscillator）４９ｄ、分周器４９ｅ、周波数特性制御回路４９ｆにより構成されている。
【００２２】
位相比較器４９ａは、例えば図示せぬ発振器により生成された参照信号ｆＲと分周器４９ｅの出力信号の位相を比較する。チャージポンプ４９ｂは、位相比較器４９ａから出力される位相差に対応する信号に基づき電圧を発生する。ＬＰＦ４９ｃは、チャージポンプ４９ｂにより発生された電圧を直流電圧に変換し、ＶＣＯ回路４９ｄに供給する。ＶＣＯ回路４９ｄは、ＬＰＦ４９ｃから供給された直流電圧に従った周波数の信号を出力する。この信号は、例えばＮＡＮＤインターフェース４９ｅにクロック信号ＣＬＫとして供給され、又は、ＳＳＤコントローラ４１にシステム用のクロック信号として供給される。また、ＶＣＯ回路４９ｄの出力信号は、分周器４９ｅに供給され、この分周器４９ｅにより分周されて、位相比較器４９ａに供給される。
【００２３】
周波数特性制御回路４９ｆは、設定レジスタ５０に保持された設定値に基づき、位相比較器の比較基準値を設定するとともに、ＬＰＦ４９ｃの特性を設定する。さらに、周波数特性制御回路４９ｆは、設定レジスタ５０に保持された設定値に基づき、ＶＣＯ回路４９ｄの電圧特性を設定するとともに、設定レジスタ５０に保持された設定値に基づき、分周器４９ｅの分周比を設定する。すなわち、設定値は、位相比較器の比較基準値、フィルタの特性、ＶＣＯ回路４９ｄの電圧特性、及び分周器４９ｅの分周比を設定するための値を有している。
【００２４】
また、再起動制御回路５１は、ＣＰＵ４４から供給される再起動指示信号に基づき、ＰＬＬ回路４９をリセットするリセット信号ＰＬＬ＿resetと、ＰＬＬ回路４９の電源をオン、オフするための電源信号ＰＬＬ＿powerを出力し、ＰＬＬ回路４９に供給する。ＰＬＬ回路４９は、電源信号ＰＬＬ＿powerがローレベルとなると、動作が一旦停止される。この後、リセット信号ＰＬＬ＿resetに基づき、設定レジスタ５０に保持された設定値が周波数特性制御回路４９ｆに設定される。この後、電源信号ＰＬＬ＿powerがハイレベルとなると、ＰＬＬ回路４９が再起動される。このとき、ＰＬＬ回路４９は、周波数特性制御回路４９ｆに設定された設定値に基づき、発振動作が再開される。
【００２５】
次に、図３を参照して、信号生成部４８の動作について説明する。
【００２６】
メモリシステムの起動時、ＳＳＤ１１に電源が投入されると、ＰＬＬ回路４９は、設定レジスタ５０の内容に関わらず、設計時の動作条件に基づき、動作される。これにより、ＰＬＬ回路４９から設計時の周波数の信号が出力される。
【００２７】
ＰＬＬ回路４９の出力周波数が安定化されるための一定時間を経過した後、例えばＩＰＬ又は、初期に動作するファームウェアがＣＰＵ４４において動作し、ＣＰＵ４４により、設定レジスタ５０にＰＬＬ回路４９の周波数を設定するための設定値が供給される。この設定値は、ＰＬＬ回路４９の周波数を、起動時の周波数よりも例えば低い周波数を設定するための値、又は、起動時の周波数よりも例えば高い周波数を設定するための値である。
【００２８】
この設定値は、前述したように、例えばＮＡＮＤフラッシュメモリ３１に記憶されており、ＣＰＵ４４によりＮＡＮＤフラッシュメモリ３１から読み出され、例えばＮＡＮＤインターフェース４３、バッファ４７、ＣＰＵ４４を介して設定レジスタ５０に供給される。
【００２９】
この設定値は、例えばホスト２１により、変更することが可能である。設定値を変更する場合、ホスト２１によりＳＳＤコントローラ４１を介してＮＡＮＤフラッシュメモリ３１がアクセスされ、ＮＡＮＤフラッシュメモリ３１に新たな設定値が書き込まれて、初期に動作するファームウェアによる設定値が更新される。設定値の変更は、例えばホスト２１から特殊なコマンドを入力することで変更する。このコマンドは、一般のユーザには開示されないものであってもよい。また、このコマンドは、ＳＳＤ１１の製造時にのみ使用され、出荷後は同コマンドを入力しても設定値の変更を不可としてもよい。
【００３０】
設定レジスタ５０に設定値が保持された後、ＣＰＵ４４から再起動制御回路５１に、再起動指示信号が供給される。再起動制御回路５１は、再起動指示信号が供給されると、ＰＬＬ回路４９を一旦停止させる。この後、設定レジスタ５０に設定された設定値に基づきＰＬＬ回路４９が再起動される。このため、ＰＬＬ回路４９は、設定レジスタ５０に設定された設定値により、例えば起動時の周波数よりも低い周波数の信号を出力する。この信号は、ＰＬＬ回路４９の動作が安定するための一定時間を経過した後、ＮＡＮＤインターフェース４３、又は、ＳＳＤコントローラ４１にクロック信号として供給される。
【００３１】
また、ＰＬＬ回路４９の出力信号をＮＡＮＤインターフェース４３のクロック信号として使用する場合、ＣＰＵ４４により、任意のタイミングで設定レジスタ５０の設定値を変更してもよい。例えばＳＳＤ１１に実装されるＮＡＮＤフッラッシュメモリ３１が改良され、設計時より高い周波数のクロック信号により動作可能とされた場合、設定レジスタ５０に設定される設定値を高い周波数に対応して変更することにより、ＰＬＬ回路４９により、改良されたＮＡＮＤフラッシュメモリ３１に適した周波数のクロック信号を生成することが可能である。
【００３２】
また、例えば経時変化により、ＮＡＮＤインターフェース４３の速度が設計時より低下した場合、設定レジスタ５０に設定される設定値を設計時より低い周波数に対応して変更することにより、ＰＬＬ回路４９により、ＮＡＮＤインターフェース４３の速度に適した周波数のクロック信号を生成することが可能である。
【００３３】
上記第１の実施形態によれば、ＰＬＬ回路４９の動作を設定するための設定値を保持する設定レジスタ５０と、ＰＬＬ回路４９を再起動させる再起動制御回路５１を有し、電源投入後、一定時間経過した後、設定レジスタ５０にＮＡＮＤフラッシュメモリ３１から読み出された設定値が設定され、再起動制御回路５１によりＰＬＬ回路４９が再起動されることにより、設定レジスタ５０に設定された設定値に基づきＰＬＬ回路４９を動作させることができる。このため、ＰＬＬ回路４９の出力周波数が設計値と異なる場合においても、設定レジスタ５０に設定される設定値に基づき、出力周波数を修正することができる。しかも、この周波数の修正は、半導体装置を製造するためのマスクの変更を伴わないため、簡単且つ低コストに実現することができる。
【００３４】
さらに、ＮＡＮＤフラッシュメモリ３１に記憶される設定値を変えることにより、ＰＬＬ回路４９の周波数を何度でも変更することが可能であるため、半導体装置の経時変化にも対応することが可能である。
【００３５】
また、設定レジスタ５０に設定値を設定した後、再起動制御回路５１がＰＬＬ回路４９を一旦停止させて再起動している。このため、設定値の変更に伴うＰＬＬ回路４９の不安定な出力周波数が、ＮＡＮＤインターフェース４３やＳＳＤコントローラ４１に誤動作を生じさせることを防止できる。
【００３６】
（第２の実施形態）
図４は、第２の実施形態を示すものであり、ＳＳＤ１１の一部の構成のみを示している。
【００３７】
第２の実施形態は、システム用のクロック信号を生成する第１のＰＬＬ回路４９−１と、ＮＡＮＤ用のクロック信号を生成する第２のＰＬＬ回路４９−２とを有している。第１のＰＬＬ回路４９−１には、第１の設定レジスタ５０−１、第１の再起動制御回路５１−１が接続され、第２のＰＬＬ回路４９−２には、第２の設定レジスタ５０−２、第２の再起動制御回路５１−２が接続されている。第１、第２の設定レジスタ５０−１、５０−２、第１、第２の再起動制御回路５１−１、５１−２は、ＣＰＵ４４により制御される。第１、第２のＰＬＬ回路４９−１、４９−２は、ＰＬＬ回路４９と同一の構成であり、第１、第２の設定レジスタ５０−１、５０−２、は設定レジスタ５０と同一の構成であり、第１、第２の再起動制御回路５１−１、５１−２は、再起動制御回路５１と同一の構成である。
【００３８】
第１、第２の設定レジスタ５０−１、５０−２には、第１、第２のＰＬＬ回路４９−１、４９−２を動作させるための設定値がＣＰＵ４４によりそれぞれ個別に供給される。第１、第２の設定レジスタ５０−１、５０−２の設定値は、第１、第２のＰＬＬ回路４９−１、４９−２の出力信号の周波数を、例えば設計値と異なる値に修正する場合に変更される。
【００３９】
図５は、例えば第２のＰＬＬ回路４９−２の周波数を、設計時の周波数に比べて、低くする場合の動作を示している。
【００４０】
メモリシステムの起動時、ＳＳＤ１１に電源が投入されると、第１、第２のＰＬＬ回路４９−１、４９−２は、第１、第２の設定レジスタ５０−１、５０−２の内容に関わらず、設計時の動作条件に基づき、動作される。これにより、第１、第２のＰＬＬ回路４９−１、４９−２から設計時の周波数の信号が出力される。
【００４１】
第１、第２のＰＬＬ回路４９−１、４９−２の出力信号の周波数が安定化されるための一定時間を経過した後、例えばＩＰＬ又は、初期に動作するファームウェアがＣＰＵ４４において動作する。このため、ＣＰＵ４４により、第２の設定レジスタ５０−２に第２のＰＬＬ回路４９−２の周波数を、起動時の周波数よりも低い周波数を設定するための値が設定される。すなわち、この設定値は、前述したように、ＮＡＮＤフラッシュメモリ３１に記憶されており、ＣＰＵ４４によりＮＡＮＤフラッシュメモリ３１から読み出され、例えばＮＡＮＤインターフェース４３、バッファ４７、ＣＰＵ４４を介して第２の設定レジスタ５０−２に供給される。
【００４２】
第２の設定レジスタ５０−２に設定値が保持された後、ＣＰＵ４４から第２の再起動制御回路５１−２に、再起動指示信号が供給される。第２の再起動制御回路５１−２は、再起動指示信号が供給されると、第２のＰＬＬ回路４９−２を一旦停止させる。この後、第２の設定レジスタ５０−２に設定された設定値に基づき、第２のＰＬＬ回路４９−２が再起動される。このため、第２のＰＬＬ回路４９−２は、第２の設定レジスタ５０−２に設定された設定値により、起動時の周波数よりも低い周波数の信号を出力する。この信号は、第２のＰＬＬ回路４９−２の動作が安定するための一定時間を経過した後、図１に示すＮＡＮＤインターフェース４３にクロック信号ＣＬＫＮＡＮＤとして供給される。
【００４３】
一方、上記第２のＰＬＬ回路４９−２の出力信号の周波数が変更される動作の間、第１のＰＬＬ回路４９−１は、例えば起動時の周波数により信号を出力する。この信号は、ＳＳＤコントローラ４１にクロック信号ＣＬＫＳＹＳとして供給される。
【００４４】
第２のＰＬＬ回路４９−２と同様に、第１のＰＬＬ回路４９−１の周波数を変更することも可能である。第１、第２のＰＬＬ回路４９−１、４９−２の周波数を変更するタイミングは、任意であり、必要に応じて変更することが可能である。
【００４５】
上記説明は、第２のＰＬＬ回路４９−２の周波数を低下させる例について説明したが、周波数を高くすることも可能である。
【００４６】
また、上記第２の実施形態は、２つのＰＬＬ回路を設けた場合について説明したが、２つに限定されるものではない。例えば３つ以上のＰＬＬ回路を設け、これらＰＬＬ回路にそれぞれ、設定レジスタ、再起動制御回路を接続することにより、３つ以上の信号の周波数を適宜変更することが可能である。
【００４７】
上記第２の実施形態によれば、複数のＰＬＬ回路、複数の設定レジスタ、及び再起動制御回路を設けているため、複数の信号の周波数を適性に設定することが可能である。このため、メモリシステムの各クロック信号を最適な状態に設定することができる。
【００４８】
（第３の実施形態）
図６は、第３の実施形態を示すものであり、第２の実施形態と同一部分には同一符号を付している。
【００４９】
上記第２の実施形態は、複数のＰＬＬ回路により、複数の信号を生成し、複数個所に出力した。これに対して、第３の実施形態は、複数のＰＬＬ回路により複数の信号を生成し、これら生成した信号の１つを選択回路により選択して出力する。
【００５０】
すなわち、図６に示すように、第３の実施形態は、主ＰＬＬ回路としての第１のＰＬＬ回路４９−１と、予備ＰＬＬ回路としての第２のＰＬＬ回路４９−２を有している。第１のＰＬＬ回路４９−１には、第１の設定レジスタ５０−１が接続され、第２のＰＬＬ回路４９−２には、第２の設定レジスタ５０−２が接続されている。また、第１、第２のＰＬＬ回路４９−１、４９−２に対して再起動制御回路５１が接続されている。これら再起動制御回路５１、第１、第２の設定レジスタ５０−１、５０−２は、ＣＰＵ４４に接続されている。
【００５１】
また、第１、第２のＰＬＬ回路４９−１、４９−２の出力端は、選択回路５２に接続されている。この選択回路５２は、再起動制御回路５１から供給される選択指示信号ＳＬＤに基づき、第１、第２のＰＬＬ回路４９−１、４９−２の出力信号ＣＬＫ１、ＣＬＫ２の一方を選択し、例えばクロック信号ＣＬＫＳＹＳとして出力する。
【００５２】
図７は、選択回路５２の一例を示している。選択回路５２は、ラッチ回路（ＬＡＴ）５２ａ、５２ｂ、５２ｃ、アンド回路５２ｄ、５２ｅ、選択指示回路５２ｆ、マルチプレクサ（ＭＵＸ）５２ｇにより構成されている。
【００５３】
ラッチ回路５２ａ、５２ｂの反転入力端には、第１、第２のＰＬＬ回路４９−１、４９−２の出力信号ＣＬＫ１、ＣＬＫ２がそれぞれ供給されている。選択指示回路５２ｆは、選択指示信号ＳＬＤに基づき、ラッチ回路５２ａ、５２ｂの非反転入力端にゲートイネーブル信号ＧＥを供給する。ラッチ回路５２ａ、５２ｂは、ゲートイネーブル信号ＧＥに基づき、出力信号ＣＬＫ１、ＣＬＫ２をラッチする。ラッチ回路５２ａの出力信号は、第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１とともにアンド回路５２ｄに供給され、ラッチ回路５２ｂの出力信号は、第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２とともにアンド回路５２ｅに供給される。アンド回路５２ｄ、５２ｅの出力信号は、マルチプレクサ５２ｇの入力端に供給される。
【００５４】
一方、選択指示回路５２ｆから出力される選択指示信号ＳＬＤは、ラッチ回路５２ｃの非反転入力端に供給される。このラッチ回路５２ｃの反転入力端には、マルチプレクサ５２ｇの出力信号が供給される。このラッチ回路５２ｃの出力端は、マルチプレクサ５２ｇに接続されている。
【００５５】
上記構成の選択回路５２は、再起動制御回路５１から選択指示信号ＳＬＤが供給されると、選択指示回路５２ｆからゲートイネーブル信号ＧＥが出力され、ラッチ回路５２ａ、５２ｂに第１、第２のＰＬＬ回路４９−１、４９−２から供給される信号ＣＬＫ１、ＣＬＫ２がラッチされる。これらラッチ回路５２ａ、５２ｂの出力信号は、アンド回路５２ｄ、５２ｅを介してマルチプレクサ５２ｇに供給される。
【００５６】
ラッチ回路５２ｃは、選択指示回路５２ｆから供給される選択指示信号ＳＬＤに基づき、マルチプレクサ５２ｇの出力信号がローレベルのとき、選択信号ＳＬを出力する。マルチプレクサ５２ｇは、ラッチ回路５２ｃ回路から供給される選択信号ＳＬに基づき、アンド回路５２ｄ、５２ｅの一方から出力される信号を選択する。
【００５７】
マルチプレクサ５２ｇは、マルチプレクサ５２ｇの出力信号がローレベルのとき、ラッチ回路５２ｃから供給される選択信号ＳＬに基づき、アンド回路５２ｄ、５２ｅの一方から出力される信号を選択する。このため、アンド回路５２ｄ、５２ｅから供給される信号ＣＬＫ１、ＣＬＫ２をグリッジレスで選択することができる。すなわち、マルチプレクサ５２ｇは、信号ＣＬＫ１、ＣＬＫ２の選択状態を切り換えるとき、信号ＣＬＫ１、ＣＬＫ２の何れもが出力されない期間が発生することを防止できる。
【００５８】
図８は、第３の実施形態の第１の動作の例を示すものである。第１の動作は、主ＰＬＬ回路としての第１のＰＬＬ回路４９−１の設定値を変更する際、予備のＰＬＬ回路としての第２のＰＬＬ回路４９−２を動作させ、第１のＰＬＬ回路４９−１が再起動する際に、クロック信号の停止期間が生じることを防止している。
【００５９】
図８に示すように、メモリシステムの起動時、ＳＳＤ１１に電源が投入されると、第１のＰＬＬ回路４９−１が、第１の設定レジスタ５０−１の内容に関わらず、設計時の動作条件に基づき、動作される。これにより、第１のＰＬＬ回路４９−１から設計時の周波数の信号ＣＫ１が出力される。選択回路５２は、再起動制御回路５１から供給される選択指示信号ＳＬＤに基づき、第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１を選択し、この信号ＣＬＫ１をクロック信号ＣＬＫＳＹＳとして出力する。
【００６０】
第１のＰＬＬ回路４９−１の出力信号の周波数が安定化されるための一定時間を経過した後、例えばＩＰＬ又は、初期に動作するファームウェアがＣＰＵ４４において動作する。このため、ＣＰＵ４４により、第１の設定レジスタ５０−１に第１のＰＬＬ回路４９−１の周波数を、起動時の周波数よりも例えば低い周波数を設定するための値が設定される。すなわち、ＣＰＵ４４によりＮＡＮＤフラッシュメモリ３１から設定値が読み出され、例えばＮＡＮＤインターフェース４３、バッファ４７、ＣＰＵ４４を介して第１の設定レジスタ５０−１に供給される。
【００６１】
この後、ＣＰＵ４４により、第２のＰＬＬ回路４９−２（予備のＰＬＬ回路）が起動される。この第２のＰＬＬ回路４９−２は、設定レジスタ５０−２の内容に関らず、設計時の動作条件に基づき、動作される。これにより、第２のＰＬＬ回路４９−２から設計時の周波数の信号ＣＬＫ２が出力される。この信号ＣＬＫ２の周波数は、例えば信号ＣＬＫ１の周波数と同一である。
【００６２】
次いで、ＣＰＵ４４の指示に基づき再起動制御回路５１から選択指示信号ＳＬＤが出力され、選択回路５２に供給される。選択回路５２は、選択指示信号ＳＬＤに基づき、第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２を選択する。このため、選択回路５２から信号ＣＬＫ２がクロック信号ＣＬＫＳＹＳとして出力される。
【００６３】
この後、ＣＰＵ４４から再起動制御回路５１−１に、再起動指示信号が供給される。再起動制御回路５１−１は、再起動指示信号が供給されると、第１のＰＬＬ回路４９−１を一旦停止させる。この後、第１の設定レジスタ５０−１に設定された設定値に基づき、第１のＰＬＬ回路４９−１が再起動される。このため、第１のＰＬＬ回路４９−１は、第１の設定レジスタ５０−１に設定された設定値により、起動時の周波数よりも低い周波数の信号を出力する。
【００６４】
次いで、第１のＰＬＬ回路４９−１の動作が安定するための一定時間を経過した後、ＣＰＵ４４の指示に基づき再起動制御回路５１から選択指示信号ＳＬＤが出力され、選択回路５２に供給される。選択回路５２は、選択指示信号ＳＬＤに基づき、第１のＰＬＬ回路４９−１から出力される周波数が低下された信号ＣＬＫ１を選択する。このため、選択回路５２から周波数が低下された信号ＣＬＫ１がクロック信号ＣＬＫＳＹＳとして出力される。
【００６５】
第２のＰＬＬ回路４９−２は、選択回路５２により第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１が選択された後、停止される。
【００６６】
上記第３の実施形態の第１の動作によれば、例えばＳＳＤ１１が第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１をクロック信号ＣＬＫＳＹＳとして動作している状態において、第１のＰＬＬ回路４９−１の周波数を変更する場合において、第１のＰＬＬ回路４９−１を再起動する際、第２のＰＬＬ回路４９−２を動作させ、選択回路５２により第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２を選択し、第１のＰＬＬ回路４９−１の再起動が完了した後、選択回路５２により第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１を選択している。このため、第１のＰＬＬ回路４９−１の設定値を変更し、再起動する際に、クロック信号ＣＬＫＳＹＳが停止する期間が発生することを防止できる。したがって、メモリシステムの性能が低下することを防止可能である。
【００６７】
図９は、第３の実施形態の第２の動作を示している。第１の動作は、クロック信号ＣＬＫＳＹＳの周波数を変更する際、第１のＰＬＬ回路の設定値を変更した。これに対して、第２の動作は、クロック信号ＣＬＫＳＹＳの周波数を変更する際、第２のＰＬＬ回路４９−２の設定値を変更する。
【００６８】
図９に示すように、メモリシステムの起動時、ＳＳＤ１１に電源が投入されると、第１のＰＬＬ回路４９−１が、第１の設定レジスタ５０−１の内容に関わらず、設計時の動作条件に基づき、動作される。これにより、第１のＰＬＬ回路４９−１から設計時の周波数の信号が出力される。選択回路５２は、再起動制御回路５１から供給される選択指示信号ＳＬＤに基づき、第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１を選択し、この信号ＣＬＫ１をクロック信号ＣＬＫＳＹＳとして出力する。
【００６９】
第１のＰＬＬ回路４９−１の出力信号の周波数が安定化されるための一定時間を経過した後、例えばＩＰＬ又は、初期に動作するファームウェアがＣＰＵ４４において動作する。このＣＰＵ４４により、第２の設定レジスタ５０−２に第２のＰＬＬ回路４９−１の周波数を、起動時の周波数よりも例えば低い周波数を設定するための値が設定される。すなわち、ＣＰＵ４４によりＮＡＮＤフラッシュメモリ３１から設定値が読み出され、例えばＮＡＮＤインターフェース４３、バッファ４７、ＣＰＵ４４を介して第２の設定レジスタ５０−２に供給される。
【００７０】
この後、ＣＰＵ４４により、第２のＰＬＬ回路４９−２が起動される。この第２のＰＬＬ回路４９−２は、設定レジスタ５０−２に保持された設定値に基づき、動作される。このため、第２のＰＬＬ回路４９−２から設計時の周波数より低い周波数の信号ＣＬＫ２が出力される。
【００７１】
次いで、ＣＰＵ４４の指示に基づき再起動制御回路５１から選択指示信号ＳＬＤが出力され、選択回路５２に供給される。選択回路５２は、選択指示信号ＳＬＤに基づき、第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２を選択する。このため、選択回路５２から信号ＣＬＫ２がクロック信号ＣＬＫＳＹＳとして出力される。
【００７２】
第１のＰＬＬ回路４９−１は、選択回路５２により第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２が選択された後、停止される。
【００７３】
上記第３の実施形態の第２の動作によれば、例えばＳＳＤ１１が第１のＰＬＬ回路４９−１の出力信号ＣＬＫ１をクロック信号ＣＬＫＳＹＳとして動作している状態において、第２のＰＬＬ回路４９−２の設定値を変更し、第２のＰＬＬ回路４９−２を変更された設定値に基づき起動させ、第２のＰＬＬ回路４９−２の動作が安定した後、選択回路５２により第２のＰＬＬ回路４９−２の出力信号ＣＬＫ２を選択している。このため、クロック信号ＣＬＫＳＹＳが停止する期間が発生することを防止でき、メモリシステムの性能が低下することを防止可能である。
【００７４】
（変形例）
図１０は、第３の実施形態の変形例を示している。
【００７５】
図６に示す第３の実施形態は、システム用のクロック信号ＣＬＫＳＹＳを発生するＰＬＬ回路に予備のＰＬＬ回路を設けた。
【００７６】
これに対して、図１０に示す変形例は、図７に示す構成に、さらに、ＮＡＮＤインターフェース４３用のクロック信号ＣＬＫＮＡＮＤを生成するＰＬＬ回路を設けている。しかも、このクロック信号ＣＬＫＮＡＮＤを生成するＰＬＬ回路に予備のＰＬＬ回路を設けている。
【００７７】
このような構成とすることにより、ＮＡＮＤインターフェース４３用のクロック信号ＣＬＫＮＡＮＤの周波数を変更する場合においても、ＮＡＮＤインターフェース４３の速度を任意のタイミングで、安定に変更することが可能である。
【００７８】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７９】
１１…ＳＳＤ、２１…ホスト、３１…ＮＡＮＤフラッシュメモリ、４１…ＳＳＤコントローラ、４２…ホストインターフェース、４３…ＮＡＮＤインターフェース、４４…ＣＰＵ、４５…ＲＯＭ、４８…信号生成部、４９、４９−１、４９−２…ＰＬＬ回路、第１、第２のＰＬＬ回路、５０、５０−１、５０−２…設定レジスタ、第１、第２の設定レジスタ、５１、５１−１、５１−２…再起動制御回路、第１、第２の再起動制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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