(57)【要約】【課題】  半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することができる半導体集積素子、及び、半導体集積素子を作製する方法を提供する。【解決手段】  半導体発光素子部１においては、コア層５１２を含む下部ストライプメサ５１が半絶縁性の半導体からなる下部埋め込み層５２によって埋め込まれているので、非発光再結合の増大が抑制される。半導体光変調素子部２においては、上部ストライプメサ６４が樹脂材料からなる上部埋め込み層６８によって埋め込まれているので、低容量化及び強光閉じ込めが実現される。このように、この半導体集積素子１００によれば、半導体発光素子部１の特性の確保と半導体光変調素子部２の特性の確保とを両立することができる。【選択図】図１７
2013143393.tif 000002
【特許請求の範囲】
【請求項１】
第１の部分、第２の部分、及び前記第１の部分と前記第２の部分との間の第３の部分を含む半導体基板と、前記第１の部分の上に設けられた半導体発光素子部と、前記第２の部分の上に設けられた半導体光変調素子部とを備える半導体集積素子であって、
前記半導体発光素子部は、
前記第１の部分の上に設けられた第１の下部ストライプメサと、
前記第１の下部ストライプメサの側面を埋め込むように前記第１の部分の上に設けられた第１の下部埋め込み層と、
前記第１の下部ストライプメサの上に設けられた第１の上部ストライプメサと、
前記第１の上部ストライプメサの側面を埋め込むように前記第１の下部埋め込み層の上に設けられた第１の上部埋め込み層と、
を有し、
前記半導体光変調素子部は、
前記第２の部分の上に設けられた第２の下部ストライプメサと、
前記第２の下部ストライプメサの側面を埋め込むように前記第２の部分の上に設けられた第２の下部埋め込み層と、
前記第２の下部ストライプメサの上に設けられた第２の上部ストライプメサと、
前記第２の上部ストライプメサの側面を埋め込むように前記第２の下部埋め込み層の上に設けられた第２の上部埋め込み層と、
を有し、
前記第１の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を発生するための第１のコア層を含み、
前記第２の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を変調するための第２のコア層を含み、
前記第１のコア層と前記第２のコア層とは、互いに光学的に結合されており、
前記第１及び第２の下部埋め込み層は、半絶縁性ＩＩＩ−Ｖ族化合物半導体からなり、
前記第１及び第２の上部埋め込み層は、樹脂材料からなる、
ことを特徴とする半導体集積素子。
【請求項２】
前記第３の部分の上に設けられた素子分離部をさらに備え、
前記素子分離部は、
前記第３の部分の上に設けられた第３の下部ストライプメサと、
前記第３の下部ストライプメサの側面を埋め込むように前記第３の部分の上に設けられた第３の下部埋め込み層と、
前記第３の下部ストライプメサ、及び前記第３の下部埋め込み層の上において、前記第１の上部ストライプメサと前記第２の上部ストライプメサとの間に設けられた分離溝と、
前記分離溝に配置され前記樹脂材料からなる樹脂体と、
を有し、
前記第３の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり前記第１のコア層と前記第２のコア層とを互いに光学的に結合する第３のコア層を含む、
ことを特徴とする請求項１に記載の半導体集積素子。
【請求項３】
前記第１の下部ストライプメサ、前記第２の下部ストライプメサ、前記第１の下部埋め込み層、及び前記第２の下部埋め込み層の上に配置されＡｌＩｎＡｓを含む半導体層をさらに備え、
前記第１の上部ストライプメサ、前記第２の上部ストライプメサ、前記第１の上部埋め込み層、及び前記第２の上部埋め込み層は、前記半導体層の上に設けられている、
ことを特徴とする請求項１又は２に記載の半導体集積素子。
【請求項４】
第１の部分、第２の部分、及び前記第１の部分と前記第２の部分との間の第３の部分を含む半導体基板と、前記第１の部分の上に設けられた半導体発光素子部と、前記第２の部分の上に設けられた半導体光変調素子部とを備える半導体集積素子を作製する方法であって、
前記半導体発光素子のための第１の半導体積層を前記第１の部分の上に形成する工程と、
前記半導体光変調素子のための第２の半導体積層を前記第２の部分及び前記第３の部分の上に形成する工程と、
前記第１の半導体積層、及び第２の半導体積層の上に第１のマスクを形成する工程と、
前記第１のマスクを用いて前記第１の半導体積層及び前記第２の半導体積層をエッチングすることにより、前記第１の部分及び前記第２の部分の上に、それぞれ、第１の下部ストライプメサ及び第２の下部ストライプメサを形成する工程と、
前記第１の下部ストライプメサの側面を埋め込む第１の下部埋め込み層、及び前記第２の下部ストライプメサの側面を埋め込む第２の下部埋め込み層を、それぞれ、前記第１の部分及び前記第２の部分の上に形成する工程と、
前記第１のマスクを除去した後に、前記第１の部分、前記第２の部分、及び前記第３の部分の上に第３の半導体積層を形成する工程と、
前記第１の部分、前記第２の部分、及び前記第３の半導体積層の上に、第２のマスクを形成する工程と、
前記第２のマスクを用いて前記第３の半導体積層をエッチングすることにより、前記第１の下部ストライプメサ及び前記第２の下部ストライプメサの上に、それぞれ、第１の上部ストライプメサ及び第２の上部ストライプメサを形成する工程と、
前記第２のマスクを除去した後に、前記第１の上部ストライプメサの側面を埋め込む第１の上部埋め込み層、及び前記第２の上部ストライプメサの側面を埋め込む第２の上部埋め込み層を、それぞれ、前記第１の下部埋め込み層及び前記第２の下部埋め込み層の上に形成する工程と、
を備え、
前記第１の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を発生するための第１のコア層を含み、
前記第２の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を変調するための第２のコア層を含み、
前記第１のコア層と前記第２のコア層とは、互いに光学的に結合されており、
前記第１及び第２の下部埋め込み層は、半絶縁性ＩＩＩ−Ｖ族化合物半導体からなり、
前記第１及び第２の上部埋め込み層は、樹脂材料からなる、
ことを特徴とする半導体集積素子を作製する方法。
【請求項５】
前記第１及び第２の下部ストライプメサを形成する工程では、前記第１のマスクを用いた前記第２の半導体積層の前記エッチングにより、前記第３の部分の上に第３の下部ストライプメサをさらに形成し、
前記第１及び第２の下部埋め込み層を形成する工程では、前記第３の下部ストライプメサの側面を埋め込む第３の下部埋め込み層を前記第３の部分の上にさらに形成し、
前記第１及び第２の上部ストライプメサを設ける工程では、前記第２のマスクを用いた前記第３の半導体積層の前記エッチングにより、前記第３の下部ストライプメサ及び前記第３の下部埋め込み層の上に分離溝をさらに形成し、
前記第１及び第２の上部埋め込み層を形成する工程では、前記分離溝に配置され前記樹脂材料からなる樹脂体をさらに形成し、
前記分離溝は、前記第１の上部ストライプメサと前記第２の上部ストライプメサとの間に設けられ、
前記第３の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり前記第１のコア層と前記第２のコア層とを光学的に結合する第３のコア層を含む、
ことを特徴とする請求項４に記載の半導体集積素子を作製する方法。
【請求項６】
前記第３の半導体積層を形成する工程の前において、前記第１の下部ストライプメサ、前記第２の下部ストライプメサ、前記第１の下部埋め込み層、及び前記第２の下部埋め込み層の上にＡｌＩｎＡｓを含む半導体層を形成する工程をさらに備え、
前記第３の半導体積層を形成する工程では、前記半導体層の上に前記第３の半導体積層を形成する、
ことを特徴とする請求項４又は５に記載の半導体集積素子を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積素子、及び半導体集積素子を作製する方法に関する。
【背景技術】
【０００２】
上記技術分野の従来の技術として、例えば、特許文献１に記載の半導体光素子が知られている。この半導体光素子では、ＤＦＢレーザといった半導体発光素子部と、ＥＡ変調器といった半導体光変調素子部とを単一の半導体基板上に集積して設けている。特許文献１には、そのような半導体光素子の一例として、半導体発光素子部及び半導体光変調素子部の両方の導波路を、Ｆｅ−ＩｎＰといった半絶縁性半導体で半導体メサを埋め込んで構成することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１０４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した特許文献１に記載の半導体光素子のように、半導体発光素子部及び半導体光変調素子部の両方の導波路を、半絶縁性半導体で半導体メサを埋め込んで構成すると、半導体発光素子部の特性は確保されるものの、メサ幅方向における光閉じ込めが比較的弱く、さらに、半導体光変調素子部の高帯域化（低容量化）を実現することが困難である。
【０００５】
そのような問題を解決するためには、例えば、半絶縁性半導体の代わりに樹脂によって半導体メサを埋め込むことが考えられる。しかしながら、その場合には、半導体光変調素子部の特性は向上するものの、半導体発光素子部において非発光再結合が増大する等して、半導体発光素子部の特性を確保することが困難となる。
【０００６】
一方で、特許文献１には、半導体発光素子部及び半導体光変調素子部の両方の導波路をリッジ構造とした半導体光素子が記載されている。このような半導体光素子においては、半導体発光素子部の導波路をメサ構造とした場合に比べて、閾値電流が高くなると共に、発光効率及び緩和振動周波数が低下してしまう。このように、現状の半導体集積素子においては、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することが困難である。
【０００７】
本発明は、そのような事情に鑑みてなされたものであり、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することができる半導体集積素子、及び、半導体集積素子を作製する方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係る半導体集積素子は、第１の部分、第２の部分、及び第１の部分と第２の部分との間の第３の部分を含む半導体基板と、第１の部分の上に設けられた半導体発光素子部と、第２の部分の上に設けられた半導体光変調素子部とを備える半導体集積素子であって、半導体発光素子部は、第１の部分の上に設けられた第１の下部ストライプメサと、第１の下部ストライプメサの側面を埋め込むように第１の部分の上に設けられた第１の下部埋め込み層と、第１の下部ストライプメサの上に設けられた第１の上部ストライプメサと、第１の上部ストライプメサの側面を埋め込むように第１の下部埋め込み層の上に設けられた第１の上部埋め込み層と、を有し、半導体光変調素子部は、第２の部分の上に設けられた第２の下部ストライプメサと、第２の下部ストライプメサの側面を埋め込むように第２の部分の上に設けられた第２の下部埋め込み層と、第２の下部ストライプメサの上に設けられた第２の上部ストライプメサと、第２の上部ストライプメサの側面を埋め込むように第２の下部埋め込み層の上に設けられた第２の上部埋め込み層と、を有し、第１の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を発生するための第１のコア層を含み、第２の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を変調するための第２のコア層を含み、第１のコア層と第２のコア層とは、互いに光学的に結合されており、第１及び第２の下部埋め込み層は、半絶縁性ＩＩＩ−Ｖ族化合物半導体からなり、第１及び第２の上部埋め込み層は、樹脂材料からなることを特徴とする。
【０００９】
この半導体集積素子においては、半導体発光素子部及び半導体光変調素子部は、それぞれ、コア層を含む下部ストライプメサと、その上に設けられた上部ストライプメサとを有している。また、半導体発光素子部及び半導体光変調素子部は、それぞれ、下部ストライプメサを埋め込む下部埋め込み層と、上部ストライプメサを埋め込む上部埋め込み層とを有している。そして、下部埋め込み層は半絶縁性半導体からなり、上部埋め込み層は樹脂材料からなる。このように、コア層を含む下部ストライプメサが半絶縁性の半導体によって埋め込まれているので、半導体発光素子部において非発光再結合が増大することが抑制される。また、上部ストライプメサが比較的屈折率（誘電率）の小さい樹脂材料によって埋め込まれているので、半導体光変調素子部において低容量化及び強光閉じ込めが実現される。このように、この半導体集積素子によれば、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することができる。
【００１０】
本発明に係る半導体集積素子は、第３の部分の上に設けられた素子分離部をさらに備え、素子分離部は、第３の部分の上に設けられた第３の下部ストライプメサと、第３の下部ストライプメサの側面を埋め込むように第３の部分の上に設けられた第３の下部埋め込み層と、第３の下部ストライプメサ、及び第３の下部埋め込み層の上において、第１の上部ストライプメサと第２の上部ストライプメサとの間に設けられた分離溝と、分離溝に配置され樹脂材料からなる樹脂体と、を有し、第３の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり第１のコア層と第２のコア層とを互いに光学的に結合する第３のコア層を含むことができる。この場合には、各素子部の上部ストライプメサの間に分離溝が設けられていると共に、その分離溝の中に樹脂体が配置されているので、各素子部の間の電気的な分離を確実に行うことが可能となり、ひいては、各素子部の特性を向上することができる。
【００１１】
本発明に係る半導体集積素子においては、第１の下部ストライプメサ、第２の下部ストライプメサ、第１の下部埋め込み層、及び第２の下部埋め込み層の上に配置されＡｌＩｎＡｓを含む半導体層をさらに備え、第１の上部ストライプメサ、第２の上部ストライプメサ、第１の上部埋め込み層、及び第２の上部埋め込み層は、半導体層の上に設けられているものとすることができる。この場合には、例えば第１及び第２の上部ストライプメサをエッチングにより形成する際に、ＡｌＩｎＡｓを含む半導体層をエッチストップ層として用いることが可能となる。
【００１２】
ここで、上記課題を解決するために、本発明に係る半導体集積素子を作製する方法は、第１の部分、第２の部分、及び第１の部分と第２の部分との間の第３の部分を含む半導体基板と、第１の部分の上に設けられた半導体発光素子部と、第２の部分の上に設けられた半導体光変調素子部とを備える半導体集積素子を作製する方法であって、半導体発光素子のための第１の半導体積層を第１の部分の上に形成する工程と、半導体光変調素子のための第２の半導体積層を第２の部分及び第３の部分の上に形成する工程と、第１の半導体積層、及び第２の半導体積層の上に第１のマスクを形成する工程と、第１のマスクを用いて第１の半導体積層及び第２の半導体積層をエッチングすることにより、第１の部分及び第２の部分の上に、それぞれ、第１の下部ストライプメサ及び第２の下部ストライプメサを形成する工程と、第１の下部ストライプメサの側面を埋め込む第１の下部埋め込み層、及び第２の下部ストライプメサの側面を埋め込む第２の下部埋め込み層を、それぞれ、第１の部分及び第２の部分の上に形成する工程と、第１のマスクを除去した後に、第１の部分、第２の部分、及び第３の部分の上に第３の半導体積層を形成する工程と、第１の部分、第２の部分、及び第３の半導体積層の上に、第２のマスクを形成する工程と、第２のマスクを用いて第３の半導体積層をエッチングすることにより、第１の下部ストライプメサ及び第２の下部ストライプメサの上に、それぞれ、第１の上部ストライプメサ及び第２の上部ストライプメサを形成する工程と、第２のマスクを除去した後に、第１の上部ストライプメサの側面を埋め込む第１の上部埋め込み層、及び第２の上部ストライプメサの側面を埋め込む第２の上部埋め込み層を、それぞれ、第１の下部埋め込み層及び第２の下部埋め込み層の上に形成する工程と、を備え、第１の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を発生するための第１のコア層を含み、第２の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり光を変調するための第２のコア層を含み、第１のコア層と第２のコア層とは、互いに光学的に結合されており、第１及び第２の下部埋め込み層は、半絶縁性ＩＩＩ−Ｖ族化合物半導体からなり、第１及び第２の上部埋め込み層は、樹脂材料からなることを特徴とする。
【００１３】
この方法においては、半導体発光素子部のためのコア層を含む下部ストライプメサと、半導体変調素子部のためのコア層を含む下部ストライプメサを設けた後に、それらの下部ストライプメサを埋め込むように下部埋め込み層を設ける。続いて、下部埋め込み層を設けた後に、各下部ストライプメサの上に上部ストライプメサを形成する。さらに、各上部ストライプメサを埋め込むように上部埋め込み層を設ける。下部埋め込み層は半絶縁性半導体からなり、上部埋め込み層は樹脂材料からなる。したがって、この方法により作製される半導体集積素子によれば、上述した理由から、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することができる。つまり、この方法によれば、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立可能な半導体集積素子を作製することができる。
【００１４】
本発明に係る半導体集積素子を作製する方法においては、第１及び第２の下部ストライプメサを形成する工程では、第１のマスクを用いた第２の半導体積層のエッチングにより、第３の部分の上に第３の下部ストライプメサをさらに形成し、第１及び第２の下部埋め込み層を形成する工程では、第３の下部ストライプメサの側面を埋め込む第３の下部埋め込み層を第３の部分の上にさらに形成し、第１及び第２の上部ストライプメサを設ける工程では、第２のマスクを用いた第３の半導体積層のエッチングにより、第３の下部ストライプメサ及び第３の下部埋め込み層の上に分離溝をさらに形成し、第１及び第２の上部埋め込み層を形成する工程では、分離溝に配置され樹脂材料からなる樹脂体をさらに形成し、分離溝は、第１の上部ストライプメサと第２の上部ストライプメサとの間に設けられ、第３の下部ストライプメサは、ＩＩＩ−Ｖ族化合物半導体からなり第１のコア層と第２のコア層とを光学的に結合する第３のコア層を含むことができる。この場合には、各上部ストライプメサの間に分離溝を設けると共に、その分離溝の中に樹脂体を設けるので、各素子部の間の電気的な分離を確実に行うことが可能な半導体集積素子を作製することができる。特に、分離溝が、各上部ストライプメサと共に一括して設けられるので、確実な素子分離が可能な半導体集積素子を容易に作製することができる。
【００１５】
本発明に係る半導体集積素子を作製する方法においては、第３の半導体積層を形成する工程の前において、第１の下部ストライプメサ、第２の下部ストライプメサ、第１の下部埋め込み層、及び第２の下部埋め込み層の上にＡｌＩｎＡｓを含む半導体層を形成する工程をさらに備え、第３の半導体積層を形成する工程では、半導体層の上に第３の半導体積層を形成することができる。この場合には、例えば、第３の半導体積層をエッチングする際に、ＡｌＩｎＡｓを含む半導体層をエッチストップ層として用いることが可能となる。この半導体層をエッチストップ層として用いれば、第３の半導体層のエッチング深さを確実に制御することが可能となる。
【発明の効果】
【００１６】
本発明によれば、半導体発光素子部の特性の確保と半導体光変調素子部の特性の確保とを両立することができる半導体集積素子、及び、半導体集積素子を作製する方法を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体集積素子の一実施形態を示す平面図である。
【図２】図１に示された半導体集積素子の光の導波方向に沿っての模式的な部分断面図である。
【図３】図１のIII−III線に沿っての模式的な部分断面図である。
【図４】図１のIV−IV線に沿っての模式的な部分断面図である。
【図５】図１のV−V線に沿っての模式的な断面図である。
【図６】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図７】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図８】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図９】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１０】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１１】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１２】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１３】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１４】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１５】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１６】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【図１７】本発明の一実施形態に係る半導体集積素子を作製する方法の主要な工程を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る半導体集積素子、及び半導体集積素子を作製する方法の一実施形態について、図面を参照して詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
【００１９】
図１は、本発明に係る半導体集積素子の一実施形態を示す平面図である。なお、以下の図面には、直交座標系Ｓが示されている。図１に示されるように、半導体集積素子１００は、半導体発光素子部１と半導体光変調素子部２と素子分離部３とを備えている。半導体発光素子部１は、例えばＤＦＢレーザ等を含む。半導体光変調素子部２は、例えばマッハツェンダ型光変調器やＥＡ変調器等を含む。
【００２０】
半導体発光素子部１は、所定の方向（ここではｘ軸の方向）に沿って延びる導波路１１と導波路１２とを有している。導波路１１及び導波路１２は、所定の方向に交差する方向（ここではｚ軸の方向）に沿って配列されている。導波路１１と導波路１２とは、互いに略平行である。導波路１１及び導波路１２は、光を発生させるためのコア層を含んでいる。導波路１１及び導波路１２は、それぞれ、後述する半導体光変調素子部２の導波路２１及び導波路２２に光学的に結合されている。
【００２１】
半導体光変調素子部２は、ｘ軸の方向に沿って順に配列された光カプラ２３及び光カプラ２４を有している。光カプラ２３及び光カプラ２４は、例えば、２×２ＭＭＩカプラである。半導体光変調素子部２は、導波路２１及び導波路２２を有している。導波路２１及び導波路２２は、ｚ軸の方向に沿って順に配列されている。導波路２１及び導波路２２は、それぞれ、一端部において導波路１１及び導波路１２に光学的に結合されると共に、他端部において光カプラ２３に接続されている。
【００２２】
半導体光変調素子部２は、導波路２５及び導波路２６を有している。導波路２５及び導波路２６は、ｚ軸の方向に沿って順に配列されている。導波路２５及び導波路２６は、それぞれ、一端部において光カプラ２３に接続されると共に、他端部において光カプラ２４に接続されている。半導体光変調素子部２は、導波路２７及び導波路２８を有している。導波路２７及び導波路２８は、ｚ軸の方向に沿って順に配列されている。導波路２７及び導波路２８は、一端部において光カプラ２４に接続されている。導波路２１，２２，２５，２６，２７，２８は、光を変調するためのコア層を含んでいる。光カプラ２３、光カプラ２４、導波路２５、及び導波路２６は、例えばマッハツェンダ型光変調器ＭＺを構成している。
【００２３】
素子分離部３は、半導体発光素子部１と半導体光変調素子部２との間に配置されている。素子分離部３は、半導体発光素子部１と半導体光変調素子部２とを電気的に分離する。素子分離部３は、導波路３１及び導波路３２を有している。導波路３１及び導波路３２は、ｚ軸の方向に沿って順に配列されている。導波路３１と導波路３２とは、互いに略平行である。導波路３１及び導波路３２は、それぞれ、一端部において導波路１１及び導波路１２に接続されると共に、他端部において導波路２１及び導波路２２に接続されている。導波路３１及び導波路３２は、それぞれ、導波路１１及び導波路１２のコア層と導波路２１及び導波路２２のコア層とを光学的に結合するためのコア層を有している。
【００２４】
このように構成される半導体集積素子１００においては、半導体発光素子部１の導波路１１及び導波路１２において発生した光は、素子分離部３の導波路３１及び導波路３２を介して半導体光変調素子部２の導波路２１及び導波路２２に入射する。導波路２１及び導波路２２に入射した光は、光カプラ２３を介して導波路２５及び導波路２６に入射する。導波路２５及び導波路２６に入射した光は、導波路２５及び導波路２６を伝播しつつ変調されて光カプラ２４に入射する。光カプラ２４に入射した光は、導波路２７及び導波路２８を介して半導体集積素子１００の外部に伝送される。
【００２５】
図２は、図１に示された半導体集積素子の光の導波方向（すなわち光軸の方向）に沿っての模式的な部分断面図である。図２に示されるように、半導体集積素子１００は、半導体基板４を備えている。半導体基板４は、例えば、第１の導電型（例えばｎ型）を有する。半導体基板４は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。半導体基板４は、第１の部分Ｐ４１、第２の部分Ｐ４２、及び第３の部分Ｐ４３を有している。第３の部分Ｐ４３は、第１の部分Ｐ４１と第２の部分Ｐ４２との間に配置されている。半導体発光素子部１は、第１の部分Ｐ４１の上に設けられている。半導体光変調素子部２は、第２の部分Ｐ４２の上に設けられている。素子分離部３は、第３の部分Ｐ４３の上に設けられている。
【００２６】
引き続いて、図２及び図３を参照して半導体発光素子部１の詳細について説明する。図３は、図１のIII−III線に沿っての模式的な部分断面図である。半導体基板４の第１の部分Ｐ４１は、第１の領域Ａ１１、第２の領域Ａ１２、第３の領域Ａ１３、及び第４の領域Ａ１４を含む。第１の領域Ａ１１、第２の領域Ａ１２、及び第３の領域Ａ１３は、ｚ軸の方向に沿って順に配列されている。第４の領域Ａ１４は、ｚ軸の方向において第１の領域Ａ１１及び第３の領域Ａ１３の両側に位置する。
【００２７】
半導体発光素子部１は、基部５０を有している。基部５０は、第１の領域Ａ１１、第２の領域Ａ１２、第３の領域Ａ１３、及び第４の領域Ａ１４の上に設けられている。基部５０は、半導体基板４の上に順に設けられたバッファ層５０１、回折格子層５０２、及び半導体層５０３を含む。バッファ層５０１は、例えば、第１の導電型を有する。バッファ層５０１は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。
【００２８】
回折格子層５０２は、例えば、第１の導電型を有する。回折格子層５０２は、例えば、ＧａＩｎＡｓＰといったＩＩＩ−Ｖ族化合物半導体からなる。回折格子層５０２は、光の導波方向（ここではｘ軸の方向）に沿って所定の周期で配列された凹凸パターンを有している。回折格子層５０２のバンドギャップ波長は、例えば１３００ｎｍ程度である。半導体層５０３は、例えば、第１の導電型を有している。半導体層５０３は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。半導体層５０３は、回折格子層５０２の凹凸パターンを埋め込んでいる。
【００２９】
半導体発光素子部１は、下部ストライプメサ５１を有している。下部ストライプメサ５１は、第１の部分Ｐ４１の第２の領域Ａ１２及び基部５０の上に設けられている。下部ストライプメサ５１の基部５０の上面からの高さは、例えば１．０μｍ程度である。下部ストライプメサ５１は、ｘ軸の方向に沿って延びている。下部ストライプメサ５１は、基部５０の上に順に設けられた半導体層５１１、コア層（第１のコア層）５１２、及びキャップ層５１３を含む。半導体層５１１は、例えば、第１の導電型を有する。半導体層５１１は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。半導体層５１１は、半導体層５０３と一体に形成されている。キャップ層５１３は、例えば、ノンドープのＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。
【００３０】
コア層５１２は、光を発生するための活性層５１４を含む。活性層５１４は、例えば、ノンドープのＧａＩｎＡｓＰといったＩＩＩ−Ｖ族化合物半導体からなる。活性層５１４は、例えば、井戸層５１５と障壁層５１６とを交互に繰り返し複数積層して構成される多重量子井戸構造を有している。井戸層５１５は、例えば、厚さが６ｎｍ程度であり、バンドギャップ波長が１．５５μｍ程度である。障壁層５１６は、例えば、厚さが９ｎｍ程度であり、バッドギャップ波長が１．２０μｍ程度である。
【００３１】
コア層５１２は、光閉じ込め層５１７及び光閉じ込め層５１８を含む。光閉じ込め層５１７及び光閉じ込め層５１８は、下部ストライプメサ５１の高さ方向（ここではｙ軸の方向）において活性層５１４を挟むように配置されている。光閉じ込め層５１７は、例えば、第１の導電型を有している。光閉じ込め層５１７は、例えば、ＧａＩｎＡｓＰといったＩＩＩ−Ｖ族化合物半導体からなる。光閉じ込め層５１７のバンドギャップ波長は、例えば１．２０μｍ程度である。光閉じ込め層５１８は、例えば、ノンドープのＧａＩｎＡｓＰといったＩＩＩ−Ｖ族化合物半導体からなる。光閉じ込め層５１８のバンドギャップ波長は、例えば１．２０μｍ程度である。
【００３２】
半導体発光素子部１は、下部埋め込み層（第１の下部埋め込み層）５２を有している。下部埋め込み層５２は、下部ストライプメサ５１の側面（すなわち、半導体層５１１、コア層５１２、及びキャップ層５１３の側面）５１ａを埋め込むように、第１の領域Ａ１１、第３の領域Ａ１３、第４の領域Ａ１４、及び基部５０の上に設けられている。下部埋め込み層５２は、例えば、Ｆｅ−ＩｎＰといった半絶縁性のＩＩＩ−Ｖ族化合物半導体からなる。下部埋め込み層５２の上面５２ｂは、下部ストライプメサ５１の上面（すなわちキャップ層５１３の表面）５１ｂと略同一面となっている。
【００３３】
半導体発光素子部１は、半導体層５３を有している。半導体層５３は、第１の領域Ａ１１、第２の領域Ａ１２、第３の領域Ａ１３、第４の領域Ａ１４、下部ストライプメサ５１、及び下部埋め込み層５２の上に設けられている。半導体層５３は、例えば、ノンドープのＡｌＩｎＡｓといったＩＩＩ−Ｖ族化合物半導体層からなる。半導体層５３の厚さは、例えば、５０ｎｍ以上１００ｎｍ以下の範囲である。半導体層５３は、下部ストライプメサ５１の上面５１ｂ及び下部埋め込み層５２の上面５２ｂを覆っている。
【００３４】
半導体発光素子部１は、上部ストライプメサ（第１の上部ストライプメサ）５４を有している。上部ストライプメサ５４は、第２の領域Ａ１２、下部ストライプメサ５１、及び半導体層５３の上に設けられている。上部ストライプメサ５４の半導体層５３の上面からの高さは、例えば１．８μｍ程度である。上部ストライプメサ５４は、ｘ軸の方向に沿って延びている。上部ストライプメサ５４のメサ幅は、下部ストライプメサ５１のメサ幅よりも狭い（例えば、上部ストライプメサ５４のメサ幅が１．６μｍ、下部ストライプメサ５１のメサ幅が１．８μｍ程度である）。
【００３５】
上部ストライプメサ５４は、クラッド層５４１及びコンタクト層５４２を含む。クラッド層５４１は、例えば、第１の導電型と異なる第２の導電型（例えばｐ型）を有する。クラッド層５４１は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。クラッド層５４１の厚さは、例えば１５００ｎｍ程度である。コンタクト層５４２は、例えば、第２の導電型を有する。コンタクト層５４２は、例えば、ＧａＩｎＡｓといったＩＩＩ−Ｖ族化合物半導体からなる。コンタクト層５４２の厚さは、例えば３００ｎｍ程度である。
【００３６】
半導体発光素子部１は、テラス５５を有している。テラス５５は、第４の領域Ａ１４、及び半導体層５３の上に設けられている。テラス５５は、上部ストライプメサ５４のクラッド層５４１及びコンタクト層５４２と同様のクラッド層５５１及びコンタクト層５５２とを含む。半導体発光素子部１は、テラス５５の側面５５ａと上部ストライプメサ５４の側面５４ａとで規定されるトレンチ溝５６を有している。トレンチ溝５６は、第１の領域Ａ１１及び第３の領域Ａ１３の上に設けられている。
【００３７】
半導体発光素子部１は、保護膜５７を有している。保護膜５７は、トレンチ溝５６の内面（すなわち、半導体層５３の表面、上部ストライプメサ５４の側面５４ａ、及びテラス５５の側面５５ａ）、及びテラス５５の上面５５ｂの上に設けられている。保護膜５７は、上部ストライプメサ５４の上面５４ｂにおいて開口部５７ａを有している。保護膜５７は、例えば、ＳｉＯ２といったシリコン酸化物からなる。保護膜５７の厚さは、例えば、３００ｎｍ程度である。
【００３８】
半導体発光素子部１は、上部埋め込み層（第１の上部埋め込み層）５８を有している。上部埋め込み層５８は、上部ストライプメサ５４の側面５４ａを埋め込むように、第１の領域Ａ１１、第３の領域Ａ１３、第４の領域Ａ１４、下部埋め込み層５２、テラス５５、及び保護膜５７の上に設けられている。上部埋め込み層５８の一部は、トレンチ溝５６の中に配置されており、トレンチ溝５６を充填している。上部埋め込み層５８は、例えば、ＢＣＢといった絶縁性の樹脂材料からなる。
【００３９】
半導体発光素子部１は、上部電極５９ａ及び下部電極５９ｂを有している。上部電極５９ａは、上部ストライプメサ５４及び上部埋め込み層５８の上に設けられている。上部電極５９ａは、保護膜５７の開口部５７ａを介して上部ストライプメサ５４の上面（すなわちコンタクト層５４２の表面）５４ｂに接合している。下部電極５９ｂは、半導体基板４の裏面４ｂの上に設けられている。
【００４０】
引き続いて、図２及び図４を参照して半導体光変調素子部２の詳細について説明する。図４は、図１のIV−IV線に沿っての模式的な部分断面図である。半導体基板４の第２の部分Ｐ４２は、第１の領域Ａ２１、第２の領域Ａ２２、第３の領域Ａ２３、及び第４の領域Ａ２４を含む。第１の領域Ａ２１、第２の領域Ａ２２、及び第３の領域Ａ２３は、ｚ軸の方向に沿って順に配列されている。第４の領域Ａ２４は、ｚ軸の方向において第１の領域Ａ２１及び第３の領域Ａ２３の両側に位置する。
【００４１】
半導体光変調素子部２は、基部６０を有している。基部６０は、第１の領域Ａ２１、第２の領域Ａ２２、第３の領域Ａ２３、及び第４の領域Ａ２４の上に設けられている。基部６０は、半導体基板４の上に順に設けられたバッファ層５０１及び半導体層６０２を含む。バッファ層５０１は、半導体発光素子部１から連続して形成されている。半導体層６０２は、例えば、第１の導電型を有している。半導体層６０２は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。
【００４２】
半導体光変調素子部２は、下部ストライプメサ（第２の下部ストライプメサ）６１を有している。下部ストライプメサ６１は、第２の領域Ａ２２及び基部６０の上に設けられている。下部ストライプメサ６１の基部６０の上面からの高さは、例えば１．０μｍ程度である。下部ストライプメサ６１は、ｘ軸の方向に沿って延びている。下部ストライプメサ６１は、基部６０の上に順に設けられた半導体層６１１、コア層（第２のコア層）６１２、及び半導体層６１３を含む。半導体層６１１は、例えば、第１の導電型を有する。半導体層６１１は、例えば、ＩｎＰといったＩＩＩ−Ｖ族化合物半導体層からなる。半導体層６１１は、半導体層６０２と一体に形成されている。
【００４３】
コア層６１２は、光を変調するために用いられる。コア層６１２は、例えば、ノンドープのＧａＩｎＡｓＰといったＩＩＩ−Ｖ族化合物半導体からなる。コア層６１２のバンドギャップ波長は、例えば１４００ｎｍ程度である。コア層６１２は、半導体発光素子部１のコア層５１２に光学的に結合されている。半導体層６１３は、例えば、ノンドープのＩｎＰといったＩＩＩ−Ｖ族化合物半導体からなる。
【００４４】
半導体光変調素子部２は、下部埋め込み層（第２の下部埋め込み層）６２を有している。下部埋め込み層６２は、下部ストライプメサ６１の側面（すなわち、半導体層６１１、コア層６１２、及び半導体層６１３の側面）６１ａを埋め込むように、第１の領域Ａ２１、第３の領域Ａ２３、第４の領域Ａ２４、及び基部６０の上に設けられている。下部埋め込み層６２は、例えば、半導体発光素子部１の下部埋め込み層５２と同様の材料により一体に形成されている。したがって、下部埋め込み層６２は、例えば、Ｆｅ−ＩｎＰといった半絶縁性のＩＩＩ−Ｖ族化合物半導体からなる。下部埋め込み層６２の上面６２ｂは、下部ストライプメサ６１の上面（すなわち半導体層６１３の表面）６１ｂと略同一面となっている。
【００４５】
半導体光変調素子部２は、半導体発光素子部１から連続して形成された半導体層５３を有している。半導体光変調素子部２においては、半導体層５３は、第１の領域Ａ２１、第２の領域Ａ２２、第３の領域Ａ２３、第４の領域Ａ２４、下部ストライプメサ６１、及び下部埋め込み層６２の上に配置されている。
【００４６】
半導体光変調素子部２は、上部ストライプメサ（第２の上部ストライプメサ）６４を有している。上部ストライプメサ６４は、第２の領域Ａ２２、下部ストライプメサ６１、及び半導体層５３の上に設けられている。上部ストライプメサ６４の半導体層５３の上面からの高さは、例えば１．８μｍ程度である。上部ストライプメサ６４は、ｘ軸の方向に沿って延びている。上部ストライプメサ６４のメサ幅は、下部ストライプメサ６１のメサ幅よりも狭い（例えば、上部ストライプメサ６４のメサ幅が１．６μｍ、下部ストライプメサ６１のメサ幅が１．８μｍ程度である）。上部ストライプメサ６４は、クラッド層５４１及びコンタクト層５４２を含む。上部ストライプメサ６４は、例えば、半導体発光素子部１の上部ストライプメサ５４と一体に形成されている。
【００４７】
半導体光変調素子部２は、テラス６５を有している。テラス６５は、第２の部分Ｐ４２の第４の領域Ａ２４、及び半導体層５３の上に設けられている。テラス６５は、半導体発光素子部１から連続して形成されたクラッド層５５１及びコンタクト層５５２を含む。テラス６５は、例えば、半導体発光素子部１のテラス５５と一体に形成されている。半導体光変調素子部２は、テラス６５の側面６５ａと上部ストライプメサ６４の側面６４ａとで規定されるトレンチ溝６６を有している。トレンチ溝６６は、第１の領域Ａ２１及び第３の領域Ａ２３の上に設けられている。トレンチ溝６６は、例えば、半導体発光素子部１のトレンチ溝５６と一体に形成されている。
【００４８】
半導体光変調素子部２は、半導体発光素子部１から連続して形成された保護膜５７を有している。半導体光変調素子部２においては、保護膜５７は、トレンチ溝６６の内面（すなわち、半導体層５３の表面、上部ストライプメサ６４の側面６４ａ、及びテラス６５の側面６５ａ）、及びテラス６５の上面６５ｂの上に配置されている。保護膜５７は、上部ストライプメサ６４の上面６４ｂにおいて開口部５７ｂを有している。
【００４９】
半導体光変調素子部２は、上部埋め込み層（第２の上部埋め込み層）６８を有している。上部埋め込み層６８は、上部ストライプメサ６４の側面６４ｂを埋め込むように、第１の領域Ａ２１、第３の領域Ａ２３、第４の領域Ａ２４、下部埋め込み層６２、テラス６５、及び保護膜５７の上に設けられている。上部埋め込み層６８の一部は、トレンチ溝６６の中に配置され、トレンチ溝６６を充填している。上部埋め込み層６８は、例えば、半導体発光素子部１の上部埋め込み層５８と同様の材料によって一体に形成されている。
【００５０】
半導体光変調素子部２は、上部電極６９ａを有している。上部電極６９ａは、上部ストライプメサ６４及び上部埋め込み層６８の上に設けられている。上部電極６９ａは、保護膜５７の開口部５７ｂを介して上部ストライプメサ６４の上面（すなわわち、コンタクト層５４２の表面）６４ａに接合している。半導体光変調素子部２は、半導体発光素子部１から連続して形成された下部電極５９ｂを有している。半導体光変調素子部２においても、下部電極５９ｂは、半導体基板４の裏面４ｂの上に設けられている。
【００５１】
引き続いて、図２及び図５を参照して素子分離部３の詳細について説明する。図５は、図１のV−V線に沿っての模式的な部分断面図である。半導体基板４の第３の部分Ｐ４３は、第１の領域Ａ３１、第２の領域Ａ３２、第３の領域Ａ３３、及び第４の領域Ａ３４を含む。第１の領域Ａ３１、第２の領域Ａ３２、及び第３の領域Ａ３３は、ｚ軸の方向に沿って順に配列されている。第４の領域Ａ３４は、ｚ軸の方向において第１の領域Ａ３１及び第３の領域Ａ３３の両側に位置する。
【００５２】
素子分離部３は、半導体光変調素子部２から連続して形成された基部６０を有している。素子分離部３においては、基部６０は、第１の領域Ａ３１、第２の領域Ａ３２、第３の領域Ａ３３、及び第４の領域Ａ３４の上に設けられている。
【００５３】
素子分離部３は、下部ストライプメサ（第３の下部ストライプメサ）７１を有している。下部ストライプメサ７１は、第２の領域Ａ３２及び基部６０の上に設けられている。下部ストライプメサ７１の基部６０の上面からの高さは、例えば１．０μｍ程度である。下部ストライプメサ７１は、ｘ軸の方向に沿って延びている。下部ストライプメサ７１は、例えば、半導体光変調素子部２の下部ストライプメサ６１と一体に形成されている。
【００５４】
下部ストライプメサ７１は、基部６０の上に順に設けられた半導体層６１１、コア層（第３のコア層）７１２、及び半導体層６１３を含む。半導体層６１１，６１３は、半導体光変調素子部２から連続して形成されている。コア層７１２は、例えば、半導体光変調素子部２のコア層６１２と同様の材料により一体に形成されていると共に、半導体発光素子部１のコア層５１２にバットジョイント接合されている。つまり、コア層７１２は、半導体発光素子部１のコア層５１２と半導体光変調素子部２のコア層６１２とを光学的に結合している。
【００５５】
素子分離部３は、下部埋め込み層（第３の下部埋め込み層）７２を有している。下部埋め込み層７２は、下部ストライプメサ７１の側面（すなわち、半導体層６１１、コア層７１２、半導体層６１３の側面）７１ａを埋め込むように、第１の領域Ａ３１、第３の領域Ａ３３、第４の領域Ａ３４、及び基部６０の上に設けられている。下部埋め込み層７２は、例えば、半導体発光素子部１の下部埋め込み層５２、及び半導体光変調素子部２の下部埋め込み層６２と同様の材料により一体に形成されている。したがって、下部埋め込み層７２は、例えば、Ｆｅ−ＩｎＰといった半絶縁性のＩＩＩ−Ｖ族化合物半導体からなる。下部埋め込み層７２の上面７２ｂは、下部ストライプメサ７１の上面（すなわち半導体層６１３の表面）７１ｂと略同一面となっている。
【００５６】
素子分離部３は、半導体発光素子部１から連続して形成された半導体層５３を有している。素子分離部３においては、半導体層５３は、第１の領域Ａ３１、第２の領域Ａ３２、第３の領域Ａ３３、第４の領域Ａ３４、下部ストライプメサ７１、及び下部埋め込み層７２の上に配置されている。
【００５７】
素子分離部３は、テラス７５を有している。テラス７５は、第４の領域Ａ３４、及び半導体層５３の上に設けられている。テラス７５は、半導体発光素子部１から連続して形成されたクラッド層５５１及びコンタクト層５５２を含む。テラス７５は、例えば、半導体発光素子部１のテラス５５、及び半導体光変調素子部２のテラス６５と一体に形成されている。
【００５８】
素子分離部３は、分離溝７６を有している。分離溝７６は、第１の領域Ａ３１、第２の領域Ａ３２、第３の領域Ａ３３、下部ストライプメサ７１、下部埋め込み層７２、及び半導体層５３の上に設けられている。分離溝７６は、テラス７５の側面７５ａと、上部ストライプメサ５４及び上部ストライプメサ６４の互いに対向する端面５４ｃ，６４ｃとによって規定されている。つまり、分離溝７６は、半導体発光素子部１の上部ストライプメサ５４と半導体光変調素子部２の上部ストライプメサ６４との間に設けられている。分離溝７６は、例えば、半導体発光素子部１のトレンチ溝５６、及び半導体光変調素子部２のトレンチ溝６６と一体に形成されている。
【００５９】
素子分離部３は、半導体発光素子部１から連続して形成された保護膜５７を有している。素子分離部３においては、保護膜５７は、分離溝７６の内面（すなわち、半導体層５３の表面、テラス７５の側面７５ａ、上部ストライプメサ５４の端面５４ｃ、及び上部ストライプメサ６４の端面６４ｃ）、及びテラス７５の上面７５ｂの上に配置されている。
【００６０】
素子分離部３は、樹脂体７８を有している。樹脂体７８は、第１の領域Ａ３１、第２の領域Ａ３２、第３の領域Ａ３３、第４の領域Ａ３４、及び保護膜５７の上に設けられている。樹脂体７８の一部は、分離溝７６の中に配置され、分離溝７６を充填している。樹脂体７８は、例えば、半導体発光素子部１の上部埋め込み層５８、及び半導体光変調素子部２の上部埋め込み層６８と同様の材料によって一体に形成されている。
【００６１】
引き続いて、以上のように構成される半導体集積素子１００を作製する方法について、図６〜１６を参照して詳細に説明する。図６〜１６は、半導体集積素子１００を作製する方法の主要な工程を示す図である。以下の説明においては、主に、図１のＡＲで示される領域に着目する。なお、図７〜９は、光の導波方向についての領域ＡＲの模式的な断面図である。また、図１０〜１５は、領域ＡＲの斜視図である。さらに、図１５，１６の（ａ）部、（ｂ）部、及び（ｃ）部は、それぞれ、図１のIII−III線、IV−IV線、及びV−V線に対応する位置における模式的な部分断面図である。
【００６２】
この方法においては、まず、図６に示されるように、半導体基板４を準備する（工程Ｓ１０１）。続く工程では、図７の（ａ）部に示されるように、半導体基板４の第１の部分Ｐ４１、第２の部分Ｐ４２、及び第３の部分Ｐ４３の上に、バッファ層５０１、及び回折格子層５０２のための半導体層５０２Ａを順に形成する（工程Ｓ１０２）。この工程Ｓ１０２においては、図７の（ｂ）部に示されるように、まず、半導体基板４の上にバッファ層５０１及び半導体層ＳＲを順に成長する。この成長及び以下の各半導体層の成長には、例えば、有機金族気相成長法を用いることができる。
【００６３】
続いて、例えば電子ビーム露光法やナノインプリント法を用いて、回折格子のためのパターンを有するマスク層を半導体層ＳＲの上に形成する。そして、そのマスク層を用いて半導体層ＳＲをエッチングすることにより、回折格子のための凹凸パターンを有する半導体層５０２Ａを形成する。このエッチングには、例えば、ＣＨ４／Ｈ２による反応性イオンエッチングを用いることができる。なお、回折格子のための凹凸パターンは、半導体基板４の第１の部分Ｐ４１の上のみに設ければよい。
【００６４】
続く工程では、図８の（ａ）部に示されるように、半導体層５０３，５１１のための半導体層５０３Ａ、コア層５１２のための半導体層５１２Ａ、及びキャップ層５１３のための半導体層５１３Ａを、半導体層５０２Ａの上に順に成長する（工程Ｓ１０３）。この工程Ｓ１０３により、半導体基板４の第１の部分Ｐ４１、第２の部分Ｐ４２、及び第３の部分Ｐ４３の上に、半導体発光素子部１のための半導体積層１５０が形成される。
【００６５】
続く工程では、図８の（ｂ）部に示されるように、半導体積層１５０の上に（すなわち、半導体層５１３Ａの上に）マスクＭ０を形成する（工程Ｓ１０４）。マスクＭ０は、半導体基板４の第１の部分Ｐ４１の上において、半導体積層１５０の上に設けられる。したがって、半導体積層１５０は、半導体基板４の第２の部分Ｐ４２及び第３の部分Ｐ４３の上において、マスクＭ０から露出している。このようなマスクＭ０は、例えば化学気相成長法によって半導体積層１５０の上にマスク層を形成した後に、そのマスク層をフォトリソグラフィー及びＢＨＦによりパターニングすることにより形成することができる。マスクＭ０は、例えば、ＳｉＮ等のシリコン窒化物からなる。マスクＭ０の厚さは、例えば、２００ｎｍ程度とすることができる。
【００６６】
続く工程では、図９の（ａ）部に示されるように、マスクＭ０を用いて半導体積層１５０をエッチングすることにより、半導体積層（第１の半導体積層）１６０を形成する（工程Ｓ１０５）。半導体積層１６０は、半導体基板４の第１の部分Ｐ４１の上に形成される。このエッチングは、例えば、ＨＣｌ系のエッチャントを用いたウェットエッチングとすることができる。その場合には、例えば、バッファ層５０１がエッチストップ層として機能する。
【００６７】
この工程Ｓ１０５では、半導体層５１３Ａ、半導体層５１２Ａ、半導体層５０３Ａ、及び半導体層５０２Ａがそれぞれエッチングされて、半導体層５１３Ｂ、半導体層５１２Ｂ、半導体層５０３Ｂ、及び回折格子層５０２が形成される。半導体積層１６０は、半導体基板４の上に順に積層されたバッファ層５０１の一部、回折格子層５０２、半導体層５０３Ｂ、半導体層５１２Ｂ、及び半導体層５１３Ｂを含む。
【００６８】
続く工程では、図９の（ｂ）部に示されるように、半導体基板４の第２の部分Ｐ４２及び第３の部分Ｐ４３の上に半導体光変調素子部２及び素子分離部３のための半導体積層（第２の半導体積層）１７０を形成する（工程Ｓ１０６）。この工程Ｓ１０６では、マスクＭ０を選択成長マスクとして用いて、半導体層６０２，６１１のための半導体層６０２Ｂ、コア層６１２，７１２のための半導体層６１２Ｂ、及び半導体層６１３のための半導体層６１３Ｂをバッファ層５０１の上に順に成長する。半導体積層１７０は、半導体基板４の上に順に積層されたバッファ層５０１の一部、半導体層６０２Ｂ、半導体層６１２Ｂ、及び半導体同６１３Ｂを含む。
【００６９】
続く工程では、マスクＭ０を除去した後に、図１０に示されるように、半導体積層１６０及び半導体積層１７０の上にマスク（第１のマスク）Ｍ１を形成する（工程Ｓ１０７）。マスクＭ１は、半導体発光素子部１の下部ストライプメサ５１、半導体光変調素子部２の下部ストライプメサ６１、及び素子分離部３の下部ストライプメサ７１を規定するようにストライプ状を呈している。マスクＭ１は、半導体基板４の第２の領域Ａ１２，Ａ２２，Ａ３２の上に設けられる。
【００７０】
マスクＭ１は、例えば、化学気相成長法により半導体積層１６０，１７０の上にマスク層を形成した後に、そのマスク層の上にフォトリソグラフィーによりレジストパターンを形成し、そのパターンをマスク層に転写することにより形成することができる。マスクＭ１は、例えば、ＳｉＮ等のシリコン窒化物からなる。マスクＭ１の厚さは、例えば３００ｎｍ程度とすることができる。
【００７１】
続く工程では、図１１に示されるように、マスクＭ１を用いて半導体積層１６０及び半導体積層１７０をエッチングすることにより、半導体積層１６０から基部５０及び下部ストライプメサ５１を形成すると共に、半導体積層１７０から基部６０、下部ストライプメサ６１、及び下部ストライプメサ７１を形成する（工程Ｓ１０８）。したがって、下部ストライプメサ５１、下部ストライプメサ６１、及び下部ストライプメサ７１は一括して形成される。このエッチングは、例えば、Ｃｌ２系のエッチャントによる反応性イオンエッチングとすることができる。
【００７２】
このエッチングにより、半導体基板４の第１の部分Ｐ４１の上においては、半導体層５０３Ｂから半導体層５０３，５１１が形成され、半導体層５１２Ｂからコア層５１２が形成され、半導体層５１３Ｂからキャップ層５１３が形成される。また、このエッチングにより、半導体基板４の第２の部分Ｐ４２及び第３の部分Ｐ４３の上においては、半導体層６０２Ｂから半導体層６０２，６１１が形成され、半導体層６１２Ｂからコア層６１２，７１２が形成され、半導体層６１３Ｂから半導体層６１３が形成される。
【００７３】
続く工程では、マスクＭ１を選択成長マスクとして用いて基部５０，６０の上に半導体を成長することにより、図１２に示されるように、下部埋め込み層５２、下部埋め込み層６２、及び下部埋め込み層７２を形成する（工程Ｓ１０９）。したがって、下部埋め込み層５２、下部埋め込み層６２、及び下部埋め込み層７２は、一括して形成される。なお、この成長の前において、工程Ｓ１０８のエッチングによる損傷部を、例えばＨ２ＳＯ４系のエッチャントを用いたウェットエッチングにより除去することができる。
【００７４】
下部埋め込み層５２は、下部ストライプメサ５１の側面５１ａを埋め込むように第１の領域Ａ１１、第３の領域Ａ１３、及び第４の領域Ａ１４の上に形成される。下部埋め込み層６２は、下部ストライプメサ６１の側面６１ａを埋め込むように、第１の領域Ａ２１、第３の領域Ａ２３、及び第４の領域Ａ２４の上に形成される。下部埋め込み層７２は、下部ストライプメサ７１の側面７１ａを埋め込むように、第１の領域Ａ３１、第３の領域Ａ３３、及び第４の領域Ａ３４の上に形成される。
【００７５】
続く工程では、例えばＢＨＦによりマスクＭ１を除去した後に、図１３に示されるように、第１の部分Ｐ４１、第２の部分Ｐ４２、第３の部分Ｐ４３、下部ストライプメサ５１、下部ストライプメサ６１、下部ストライプメサ７１、下部埋め込み層５２、下部埋め込み層６２、及び下部埋め込み層７２の上に半導体層５３を形成する（工程Ｓ１１０）。
【００７６】
続く工程では、図１３に示されるように、半導体基板４の第１の部分Ｐ４１、第２の部分Ｐ４２、第３の部分Ｐ４３、及び半導体層５３の上に、半導体発光素子部１、半導体光変調素子部２、及び素子分離部３のための半導体積層（第３の半導体積層）１８０を形成する（工程Ｓ１１１）。半導体積層１８０は、クラッド層５４１，５５１のための半導体層５４１Ａと、コンタクト層５４２，５５２のための半導体層５４２Ａとを含む。したがって、この工程Ｓ１１１では、半導体層５４１Ａ及び半導体層５４２Ａを半導体層５３の上に順に成長する。
【００７７】
続く工程では、図１４に示されるように、半導体積層１８０の上にマスク（第２のマスク）Ｍ２を形成する（工程Ｓ１１２）。マスクＭ２は、上部ストライプメサ５４及び上部ストライプメサ６４を規定するようにストライプ状を呈する第１のマスク部Ｍ２１と、テラス５５、テラス６５、及びテラス７５を規定する第２のマスク部Ｍ２２とを含む。第１のマスク部Ｍ２１は、第２の領域Ａ１２，Ａ２２の上に配置されている。第２のマスク部Ｍ２２は、第４の領域Ａ１４，Ａ２４，Ａ３４の上に配置されている。また、マスクＭ２は、トレンチ溝５６、トレンチ溝６６、及び分離溝７６を規定する開口部を有している。開口部は、第１の領域Ａ１１，Ａ２１，Ａ３１、第２の領域Ａ３２、及び第３の領域Ａ１３，Ａ２３，Ａ３３の上に設けられている。
【００７８】
続く工程では、図１５に示されるように、マスクＭ２を用いて半導体積層１８０をエッチングすることにより、上部ストライプメサ５４，６４、テラス５５，６５，７５、トレンチ溝５６，６６、及び分離溝７６を形成する（工程Ｓ１１３）。したがって、上部ストライプメサ５４，６４、テラス５５，６５，７５、トレンチ溝５６，６６、及び分離溝７６は、一括して形成される。このとき、上部ストライプメサ５４，６４のメサ幅を、下部ストライプメサ５１，６１のメサ幅よりも小さくする。
【００７９】
この工程Ｓ１１３のエッチングにより、半導体層５４１Ａからクラッド層５４１，５５１が形成されると共に、半導体層５４２Ａからコンタクト層５４２，５５２が形成される。このエッチングには、例えば、ＣＨ４／Ｈ２による反応性イオンエッチングを用いることができる。その場合には、例えば、ＡｌＩｎＡｓを含む半導体層５３がエッチストップ層として機能する。
【００８０】
続く工程では、例えばＢＨＦによりマスクＭ２を除去した後に、図１６に示されるように、保護膜５７を形成する（工程Ｓ１１４）。保護膜５７は、例えば、化学気相成長法により形成することができる。保護膜５７は、例えば、ＳｉＯ２等のシリコン酸化物からなる。このように保護膜５７を設けることにより、後の工程において設けられる上部埋め込み層５８、上部埋め込み層６８、及び樹脂体７８の剥離防止が図られる。なお、保護膜５７を形成する前において、工程Ｓ１１３のエッチングによる損傷部を、例えばＨＣｌ系のエッチャントを用いたウェットエッチングにより除去することができる。
【００８１】
続く工程では、図１７に示されるように、上部埋め込み層５８、上部埋め込み層６８、及び樹脂体７８を形成する（工程Ｓ１１５）。上部埋め込み層５８は、上部ストライプメサ５４の側面５４ａを埋め込むように形成される。上部埋め込み層６８は、上部ストライプメサ６４の側面６４ａを埋め込むように形成される。上部埋め込み層５８、上部埋め込み層６８、及び樹脂体７８は、例えば、トレンチ溝５６、トレンチ溝６６、及び分離溝７６にＢＣＢ等の樹脂材料を充填することにより、一括して形成される。
【００８２】
続いて、図３及び図４に示されるように、上部ストライプメサ５４及び上部ストライプメサ６４の上において、保護膜５７、上部埋め込み層５８、及び上部埋め込み層６８に開口部を形成する。そして、その開口部を介して上部ストライプメサ５４，６４の上面５４ｂ，６４ｂに接合する上部電極５９ａ，６９ａを形成すると共に、所定の厚さに研削された半導体基板４の裏面４ｂの上に下部電極５９ｂを設ける。以上により、半導体集積素子１００が作製される。
【００８３】
以上説明したように、本実施形態に係る半導体集積素子１００においては、半導体発光素子部１は、コア層５１２を含む下部ストライプメサ５１と、その下部ストライプメサ５１の上に設けられた上部ストライプメサ５４とを有している。そして、下部ストライプメサ５１は、半絶縁性の半導体からなる下部埋め込み層５２によって埋め込まれている。このため、半導体集積素子１００によれば、半導体発光素子部１において非発光再結合が増大することが抑制される。
【００８４】
一方で、半導体光変調素子部２は、コア層６１２を含む下部ストライプメサ６１と、その下部ストライプメサ６１の上に設けられた上部ストライプメサ６４とを有している。そして、上部ストライプメサ６４は、比較的屈折率（誘電率）が低い樹脂材料からなる上部埋め込み層６８によって埋め込まれている。このため、半導体集積素子１００によれば、半導体光変調素子部２において低容量化及び強光閉じ込めが実現される。このように、この半導体集積素子１００によれば、半導体発光素子部１の特性の確保と半導体光変調素子部２の特性の確保とを両立することができる。
【００８５】
また、半導体発光素子部１と半導体光変調素子部２とを電気的に分離するための素子分離部３においては、上部ストライプメサ５４及び上部ストライプメサ６４の高さ方向の全体にわたって（すなわち、クラッド層５４１とコンタクト層５４２とにわたって）分離溝７６が設けられている。このため、半導体集積素子１００によれば、半導体発光素子部１半と導体光変調素子部２との素子分離を確実に行うことができる。
【００８６】
また、半導体集積素子１００においては、ＡｌＩｎＡｓからなる半導体層５３の厚さを５０ｎｍ以上とすることにより、半導体層５３をエッチストップ層として十分に機能させることができる。或いは、半導体層５３の厚さを１００ｎｍ以下とすることにより、高抵抗化を避けることができる。
【００８７】
また、ＢＣＢが誘電体であると共に通信波長帯（１．３μｍ〜１．５μｍ）の光に対して透明であることから、樹脂体７８を構成する樹脂材料としてＢＣＢを用いることにより、半導体発光素子部１と半導体光変調素子部２との素子分離を有効に行うことができる。
【００８８】
さらに、上部埋め込み層５８及び上部埋め込み層６８をＢＣＢにより構成する場合には、その体積が大きくなるとＢＣＢに空隙が生じる場合があるが、半導体集積素子１００においては、テラス５５及びテラス６５によってトレンチ溝５６及びトレンチ溝６６を規定するので、ＢＣＢの体積を比較的小さくすることができ、ＢＣＢに空隙が生じることを抑制することができる。
【００８９】
ここで、本実施形態に係る半導体集積素子を作製する方法によれば、上述したような効果を奏することが可能な半導体集積素子１００を作製することができる。特に、この方法においては、上部ストライプメサ５４，６４、テラス５５，６５，７５、トレンチ溝５６，６６、及び分離溝７６を一括して形成するので、半導体集積素子１００の作製工程が簡略化される。
【００９０】
また、本実施形態に係る半導体集積素子を作製する方法においては、工程Ｓ１１３で半導体積層１８０をエッチングする際に、ＣＨ４／Ｈ２によるドライエッチングを用いれば、半導体積層１８０の半導体層５４１ＡのＩｎＰと、半導体層５３のＡｌＩｎＡｓとの間において大きなエッチングレート差を得ることができる。
【００９１】
以上の実施形態は、本発明に係る半導体集積素子、及び半導体集積素子を作製する方法の一実施形態を説明したものである。したがって、本発明に係る半導体集積素子、及び半導体集積素子を作製する方法は、上述した半導体集積素子１００、及び半導体集積素子１００を作製する方法に限定されない。本発明に係る半導体集積素子、及び半導体集積素子を作製する方法は、特許請求の範囲に記された各請求項の要旨を変更しない範囲において、上述した半導体集積素子１００、及び半導体集積素子１００を作製する方法を任意に変形したものとすることができる。
【符号の説明】
【００９２】
１…半導体発光素子部、２…半導体光変調素子部、３…素子分離部、４…半導体基板、５１…下部ストライプメサ（第１の下部ストライプメサ）、５１ａ，５４ａ，６１ａ，６４ａ，７１ａ…側面、５２…下部埋め込み層（第１の下部埋め込み層）、５３…半導体層、５４…上部ストライプメサ（第１の上部ストライプメサ）、５８…上部埋め込み層（第１の上部埋め込み層）、６１…下部ストライプメサ（第２の下部ストライプメサ）、６２…下部埋め込み層（第２の下部埋め込み層）、６４…上部ストライプメサ（第２の上部ストライプメサ）、６８…上部埋め込み層（第２の上部埋め込み層）、７１…下部ストライプメサ（第３の下部ストライプメサ）、７２…下部埋め込み層（第３の下部埋め込み層）、７６…分離溝、７８…樹脂体、１６０…半導体積層（第１の半導体積層）、１７０…半導体積層（第２の半導体積層）、１８０…半導体積層（第３の半導体積層）、５１２…コア層（第１のコア層）、６１２…コア層（第２のコア層）、７１２…コア層（第３のコア層）、Ｍ１…マスク（第１のマスク）、Ｍ２…マスク（第２のマスク）、Ｐ４１…第１の部分、Ｐ４２…第２の部分、Ｐ４３…第３の部分。
【図１】
2013143393.tif 000003
【図２】
2013143393.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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