(57)【要約】【課題】  出力段を小さくできるオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータを提供する。【解決手段】  オペアンプは、フォールデッドカスコード型のオペアンプであって、一定の電流を出力する定電流源と、前記定電流源に接続され、反転入力端子と非反転入力端子とに入力される電圧の差に応じて、前記定電流源の出力電流のうちの一部を差動電流として出力する差動入力段と、前記定電流源に対して前記差動入力段と並列に接続され、前記定電流源の出力電流から前記差動電流を引いた残りの電流を出力段電流として出力する出力段とを含み、前記差動入力段の入力電圧差をΔＶ、前記差動電流をＩｄｉｆｆ、前記出力段電流をＩｏｕｔ、前記差動入力段の入力トランジスタのオーバードライブ電圧をＶｏｄとすると、前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１、かつ、|ΔＶ／２Ｖｏｄ|＜１を満たす。【選択図】図１５
2013211692.tif 000002
【特許請求の範囲】
【請求項１】
フォールデッドカスコード型のオペアンプであって、
一定の電流を出力する定電流源と、
前記定電流源に接続され、反転入力端子と非反転入力端子とに入力される電圧の差に応じて、前記定電流源の出力電流のうちの一部を差動電流として出力する差動入力段と、
前記定電流源に対して前記差動入力段と並列に接続され、前記定電流源の出力電流から前記差動電流を引いた残りの電流を出力段電流として出力する出力段と
を含み、
前記差動入力段の入力電圧差をΔＶ、前記差動電流をＩｄｉｆｆ、前記出力段電流をＩｏｕｔ、前記差動入力段の入力トランジスタのオーバードライブ電圧をＶｏｄとすると、前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１、かつ、|ΔＶ／２Ｖｏｄ|＜１を満たす、オペアンプ。
【請求項２】
前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１を満たすように、前記差動入力端の入力トランジスタのサイズに対するサイズが決められたトランジスタを有する、請求項１記載のオペアンプ。
【請求項３】
|ΔＶ／２Ｖｏｄ|≦Ｋａを満たす、請求項１又は２記載のオペアンプ。
【請求項４】
請求項３記載のオペアンプと、
前記オペアンプの帰還素子と、
入力側にアナログ信号が入力し、出力側が前記オペアンプの入力端子に接続される入力素子と
を含む、アナログ演算回路。
【請求項５】
アナログ信号をデジタル信号に変換するＡＤ変換素子と、
前記ＡＤ変換素子の出力を基準電圧と比較する、請求項１乃至３のいずれか一項記載のオペアンプと
を含む、アナログ演算回路。
【請求項６】
請求項１乃至３のいずれか一項記載のオペアンプを有するＭＤＡＣと、
前記ＭＤＡＣへのアナログ入力信号をデジタル変換するＡＤＣと
を含む、ＡＤＣセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプ、アナログ演算回路、及び、アナログデジタルコンバータに関する。
【背景技術】
【０００２】
従来より、差動入力回路部とフォールデッドカスコード回路部を備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）演算増幅回路があった。
【０００３】
前記差動入力回路部は、正入力端子と負入力端子を共通とする、Ｐ型ＭＯＳ（P type Metal Oxide Semiconductor）トランジスタ差動対、及びＮ型ＭＯＳ（N type Metal Oxide Semiconductor）トランジスタ差動対と、前記２つの差動対に動作電流を供給する第１の定電流回路と、前記第１の定電流回路の電流を、前記２つの差動対に切替えて供給する電流切り替え回路とを備える。
【０００４】
前記フォールデッドカスコード回路部は、カスコード接続型カレントミラー回路と、前記カスコード接続型カレントミラー回路と直列に接続された第２及び第３の定電流回路と、前記カスコード接続型カレントミラー回路にバイアス電圧を供給するバイアス電圧源と、を備える。
【０００５】
前記バイアス電圧源は、前記Ｎ型ＭＯＳトランジスタ差動対に動作電流が流れているときに、前記バイアス電圧を高くする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６６５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般的に、上述の差動入力回路部のような差動入力段と、上述のフォールデッドカスコード回路部のような出力段とは、差動入力段の出力電流Ｉｄと、出力段の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／Ｉｄは、Ｋａ≧１を満たすように回路設計が行われる。
【０００８】
これは、差動入力段の出力電流Ｉｄと、出力段の出力電流Ｉｏｕｔとの合計は、定電流源から供給される電流Ｉに等しいため、差動入力段の出力電流Ｉｄが低下した場合においても、出力段に出力電流Ｉｏｕｔ（＝Ｉ−Ｉｄ）を流せるだけのサイズを持たせるためである。
【０００９】
このため、従来のフォールデッドカスコード型のオペアンプでは、出力段がある程度のサイズ（比較的大きいサイズ）を有している。
【００１０】
しかしながら、出力段のサイズが大きいと、オペアンプの寄生容量が増大する。
【００１１】
従って、例えば、アナログデジタルコンバータのような演算回路にフォールデッドカスコード型のオペアンプを用いると、寄生容量が大きいために演算速度が低下するという問題が生じる。このような問題は、フォールデッドカスコード型のオペアンプに限らず、すべてのオペアンプについて同様である。また、このような問題は、アナログデジタルコンバータだけではなく、アナログ増幅回路で増幅率を高くすると、一般的な全てのオペアンプにおいて同様な課題が生じ得る。これは、一般に、オペアンプには寄生容量があり、増幅率を上げると寄生容量の影響が大きくなるためである。
【００１２】
出力段のサイズを小さくすれば、演算速度の問題は改善されるが、差動入力段の電流を吸収しきれなくなり、動作の安定性を損なうという別の問題が生じるため、従来は出力段のサイズを小さくしたオペアンプは存在しなかった。
【００１３】
以上のように、従来は、出力段のサイズを小さくして、動作の安定性を確保したオペアンプは存在しなかった。
【００１４】
そこで、出力段を小さくできるオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の実施の形態のオペアンプは、フォールデッドカスコード型のオペアンプであって、一定の電流を出力する定電流源と、前記定電流源に接続され、反転入力端子と非反転入力端子とに入力される電圧の差に応じて、前記定電流源の出力電流のうちの一部を差動電流として出力する差動入力段と、前記定電流源に対して前記差動入力段と並列に接続され、前記定電流源の出力電流から前記差動電流を引いた残りの電流を出力段電流として出力する出力段とを含み、前記差動入力段の入力電圧差をΔＶ、前記差動電流をＩｄｉｆｆ、前記出力段電流をＩｏｕｔ、前記差動入力段の入力トランジスタのオーバードライブ電圧をＶｏｄとすると、前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１、かつ、|ΔＶ／２Ｖｏｄ|＜１を満たす。
【発明の効果】
【００１６】
出力段を小さくできるオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】比較例のパイプライン型ＡＤＣ（Analog to Digital Converter：アナログデジタルコンバータ）を示す図である。
【図２】比較例のパイプライン型ＡＤＣ１０で信号増幅率２の１．５ｂ−ＡＤＣセル２１の回路構成を示す図である。
【図３】ＡＤＣセル２１の入出力特性を示すグラフである。
【図４】比較例のパイプライン型ＡＤＣ１０におけるデータの流れを示すタイミングチャートである。
【図５】比較例の信号増幅率２の１．５ｂ−ＡＤＣセル６０の回路構成を示す図である。
【図６】（Ａ）は、ＡＤＣセル６０の動作を表形式で示す図であり、（Ｂ）はＡＤＣセル６０の入出力特性を示す図である。
【図７】比較例の信号増幅率４の２．５ｂ−ＡＤＣセル８０の回路構成を示す図である。
【図８】（Ａ）は、ＡＤＣセル８０の動作を表形式で示す図であり、（Ｂ）はＡＤＣセル８０の入出力特性を示す図である。
【図９】比較例の１．５ｂのＡＤＣセル６０（図５（Ａ）参照）を２段直列に接続した回路と、比較例の２．５ｂのＡＤＣセル８０（図７（Ａ）参照）とを比較して示す図である。
【図１０】ＭＤＡＣのオペアンプの寄生容量による演算速度の低下を説明する図である。
【図１１】１．５ｂのＭＤＡＣ７０Ａと２．５ｂのＭＤＡＣ９０Ａの諸元を比較して示す図である。
【図１２】フォールデッドカスコード型のオペアンプの回路構成を示す図である。
【図１３】全差動出力型のフォールデッドカスコード型のオペアンプ１００Ｃの回路構成と動作領域を示す図である。
【図１４】比較例の１．５ｂのＭＤＡＣと２．５ｂのＭＤＡＣの入出力特性と、アナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性とを示す図である。
【図１５】実施の形態のフォールデッドカスコード型のオペアンプの回路構成を示す図である。
【図１６】実施の形態のフォールデッドカスコード型の動作モードと動作領域を示す図である。
【図１７】実施の形態の信号増幅率４の３ｂ−ＡＤＣセル３００の回路構成を示す図である。
【図１８】（Ａ）は、ＡＤＣセル３００の動作を表形式で示す図であり、（Ｂ）はＡＤＣセル３００の入出力特性を示す図である。
【図１９】実施の形態の信号増幅率４の４ｂ−ＡＤＣセル４００の回路構成を示す図である。
【図２０】（Ａ）は、ＡＤＣセル４００の動作を表形式で示す図であり、（Ｂ）はＡＤＣセル４００の入出力特性を示す図である。
【図２１】実施の形態の信号増幅率４の３ｂ−ＡＤＣセル３００と、信号増幅率４の４ｂ−ＡＤＣセル４００を示す図である。
【図２２】実施の形態の信号増幅率４の３ｂ−ＡＤＣセル３００と信号増幅率４の４ｂ−ＡＤＣセル４００の入出力特性と、アナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性とを示す図である。
【図２３】実施の形態のオペアンプ２００Ａ〜２００Ｄ及びＭＤＡＣ３１０、４１０と、比較例のオペアンプ７４及びＭＤＡＣ７０Ａ及び９０Ａとの比較結果を表形式で示す図である。
【図２４】実施の形態のＡＤＣセル３００を前ステージに持つ場合の次段の実施の形態のＡＤＣセル５００を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明のオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータを適用した実施の形態について説明する。
【００１９】
実施の形態のオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータについて説明する前に、まず、図１乃至図１５を用いて、比較例のオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータの問題点について説明する。
【００２０】
＜比較例＞
図１は、比較例のパイプライン型ＡＤＣ（Analog to Digital Converter：アナログデジタルコンバータ）を示す図である。
【００２１】
比較例のパイプライン型ＡＤＣ１０は、サンプルホールド（ＳＨ：Sample and Hold）回路１１、ＡＤＣセル２１〜２４、及びデジタルコード生成回路３０を含む。
【００２２】
サンプルホールド回路１１は、アナログ入力信号ＡＩＮをサンプルしてホールドし、ホールドしたアナログ入力信号ＡＩＮをＡＤＣセル２１に出力する。
【００２３】
ＡＤＣセル２１〜２４は、１．５ビットのＡＤＣセルであり、直列に接続される。ＡＤＣセル２１〜２４は、パイプライン型ＡＤＣ１０のステージ（ＳＴＧ（Stage））１〜４である。
【００２４】
ＡＤＣセル２１は、アナログ入力信号ＡＩＮが入力され、アナログ入力信号ＡＩＮを３値（１．５ビット）のデジタルコードＤＯ（１）に変換し、デジタルコード生成回路３０に出力する。また、ＡＤＣセル２１は、変換によって生じる量子化誤差を表すアナログ出力信号ＶＯ（１）を出力する。
【００２５】
ＡＤＣセル２２〜２４は、それぞれ、ＡＤＣセル２１と同様の回路構成を有する。ＡＤＣセル２２、２３は、それぞれ、前段のＡＤＣセル２１、２２のアナログ出力信号をアナログ入力として使用される。即ち、ＶＩＮ（Ｎ）＝ＶＯ（Ｎ−１）に設定される。
ＡＤＣセル２１、２２はＡＤＣセル２１と同様の動作を行う。即ち、各ステージのアナログ入力に対応したデジタルコードＤＯ（２）、ＤＯ（３）を出力し、デジタルコード生成回路３０に出力する。また、ＡＤＣセル２２、２３は、それぞれ、変換によって生じる量子化誤差を表すアナログ出力信号ＶＯ（２）、ＶＯ（３）を出力し、後段のＡＤＣセル２３、２４のアナログ入力として使用される。
【００２６】
ＡＤＣセル２４は、前段のＡＤＣセル２３から入力されるアナログ出力信号をデジタルコードＤＯ（４）に変換してデジタルコード生成回路３０に出力する。
【００２７】
デジタルコード生成回路３０は、ＡＤＣセル２１〜２４から入力されるデジタルコードＤＯ（１）〜ＤＯ（４）に基づき、デジタル出力信号ＡＤＣＯを出力する。デジタルコード生成回路３０は、デジタルコードを生成することによりデジタル出力信号ＡＤＣＯを出力する。
【００２８】
図２は、比較例のパイプライン型ＡＤＣ１０のＡＤＣセル２１の回路構成を示す図である。ＡＤＣセル２１〜２４は、同様の回路構成を有するため、ここではＡＤＣ２１の回路構成について説明する。また、ここでは、ＡＤＣセル２１に入力するアナログ信号をアナログ入力信号ＶＩＮ１と表す。
【００２９】
ＡＤＣセル２１は、ＭＤＡＣ（Multiplying Digital Analog Converter）４０とサブＡＤＣ５０を有する。ＡＤＣセル２１の信号増幅率ｍは２（ｍ＝２）である。
【００３０】
ＭＤＡＣ４０は、１．５ｂのＭＤＡＣであり、キャパシタ４１、４２、オペアンプ４３、デジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）４４、及びスイッチ４５Ａ、４５Ｂ，４６Ａ，４６Ｂ，４７，及び４８を含む。
【００３１】
キャパシタ４１、４２は、それぞれ、一端（図中左側の端子）がスイッチ４５Ｂ、４６Ａを介して、ＭＤＡＣ４０の入力端子４０Ａに接続される。キャパシタ４１、４２の他端（図中に右側の端子）は互いに接続され、スイッチ４７及び４８に接続される。キャパシタ４１，４２のキャパシタンスは、ともにＣ０／２である。なお、Ｃ０は所定の基準のキャパシタンスである。
【００３２】
オペアンプ４３は、反転入力端子がスイッチ４７を介してキャパシタ４１、４２の他端（図中の右側の端子）に接続され、非反転入力端子が接地され、出力端子がＭＤＡＣ４０の出力端子４０Ｂに接続されるとともに、スイッチ４５Ａの一端（図中の左側の端子）に接続されている。オペアンプ４３は、キャパシタ４１及び４２の接続点の電圧を反転入力端子に入力し、アナログ出力信号ＶＯ（１）を出力端子４０Ｂに出力する。
【００３３】
ＤＡＣ４４は、サブＡＤＣ５０から出力されるデジタルコードＤＯ（１）に基づき、ｍ×ＤＯ（１）×ＶＲ／２で表されるアナログ信号を出力する。
【００３４】
スイッチ４５Ａ、４５Ｂ，４６Ａ，４６Ｂ，４７，及び４８は、図１に示すように接続されている。
【００３５】
サブＡＤＣ５０は、１．５ｂのサブＡＤＣであり、コンパレータ５１，５２及びロジック回路５３を有する。
【００３６】
サブＡＤＣ５０は、比較電圧（＋ＶＲ／４）及び比較電圧（−ＶＲ／４）を基にアナログ入力信号ＶＩＮ１を比較し、アナログ入力信号ＶＩＮ１の大きさに応じて３値のデジタルコードＤＯ（１）を出力する。
【００３７】
コンパレータ５１は、アナログ入力信号ＶＩＮ１が比較電圧（＋ＶＲ／４）より高ければ出力信号ＤＵをハイレベル（Ｈ）にし、比較電圧（＋ＶＲ／４）より低ければ出力信号ＤＵをローレベル（Ｌ）にする。
【００３８】
コンパレータ５２は、アナログ入力信号ＶＩＮ１が比較電圧（−ＶＲ／４）より高ければ出力信号ＤＬをハイレベル（Ｈ）にし、比較電圧（−ＶＲ／４）より低ければ出力信号ＤＬをローレベル（Ｌ）にする。
【００３９】
ロジック回路５３は、信号ＤＵ及び信号ＤＬがハイレベル（Ｈ）であればデジタルコードＤＯ（１）として「＋１」を出力し、信号ＤＵがローレベルであり信号ＤＬがハイレベル（Ｈ）であればデジタルコードＤＯ（１）として「０」を出力する。また、ロジック回路５３は、信号ＤＵ及び信号ＤＬがローレベルであればデジタルコードＤＯ（１）として「−１」を出力する。デジタルコードＤＯ（１）は、＋１、０及び−１の３値で表現される。
【００４０】
ＤＡＣ４４は、基準電圧（−ＶＲ、０、＋ＶＲ）及びデジタルコードＤＯ（１）が入力され、ｍ×ＤＯ（１）×（ＶＲ／２）で表されるアナログ信号を出力する。増幅率ｍが２の場合、デジタルコードＤＯ（１）が＋１、０及び−１のとき、アナログ信号はそれぞれ＋ＶＲ、０及び−ＶＲになる。
【００４１】
次に、ＭＤＡＣ４０の動作を説明する。まず、スイッチ４５Ａ、４５Ｂは、スイッチ４５Ａが開放（オフ）されてスイッチ４５Ｂが閉成（オン）されることにより、入力端子４０Ａとキャパシタ４１の一端（図中左側の端子）とを接続する。また、スイッチ４６Ａ、４６Ｂは、スイッチ４６Ａが閉成（オン）され、スイッチ４６が開放（オフ）されることにより、入力端子４０Ａとキャパシタ４２の一端（図中左側の端子）とを接続する。また、スイッチ４８が閉成（オン）され、キャパシタ４１及びキャパシタ４２の他端（図中右側の端子）同士の接続点を基準電位にする。以上により、キャパシタ４１及びキャパシタ４２の一端（図中左側の端子）は、入力端子４０Ａに入力されるアナログ入力信号ＶＩＮ１により充電される。
【００４２】
次に、スイッチ４５Ａ、４５Ｂは、スイッチ４５Ａが閉成（オン）されるとともにスイッチ４５Ｂが開放（オフ）されることにより、オペアンプ４３の出力端子とキャパシタ４１の一端（図中左側の端子）とを接続する。また、スイッチ４６Ａ、４６Ｂは、スイッチ４６Ａが開放（オフ）されるとともにスイッチ４６Ｂが閉成（オン）されることにより、ＤＡＣ４４の出力端子とキャパシタ４２の一端（図中左側の端）とを接続する。スイッチ４８は開放（オフ）され、キャパシタ４１及びキャパシタ４２の他端（図中右側の端子）同士の接続点と基準電位との間は切断される。以上より、オペアンプ４３のアナログ出力信号ＶＯ（１）は、次式で表される。
【００４３】
ＶＯ（１）＝２×ＶＩＮ（１）−ＤＯ（１）×ＶＲ
以上のように、ＡＤＣセル２１は、アナログ入力信号ＶＩＮ１が基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。
【００４４】
まず、２個のコンパレータ５１及び５２を用いてアナログ入力信号ＶＩＮ１を３個の領域に分け、それによる第１のデジタルコードをＤＯ（１）＝（−１，０，１）とする。ここで、コンパレータ５１及び５２の比較レベルは＋ＶＲ／４及び−ＶＲ／４に設定する。
【００４５】
ＭＤＡＣ４０は、アナログ入力信号ＶＩＮ１を２倍（＝２×ＶＩ）した結果に対し、ＤＯ（１）×ＶＲを加減算してアナログ出力信号ＶＯ（１）を出力する。アナログ出力信号ＶＯ（１）は、下記の式となる。デジタルコードＤＯ（１）は、−１，０，−１のいずれかである。
【００４６】
ＶＯ（１）＝２×ＶＩＮ（１）−ＤＯ（１）×ＶＲ
このような動作は、ＡＤＣセル２２〜２４についても同様である。このため、ＡＤＣセル２２〜２４は、それぞれ、デジタルコードＤＯ（２）、ＤＯ（３）、ＤＯ（４）＝（−１，０，１）を出力する。ＡＤＣセル２１〜２４から出力されるデジタルコードＤＯ（１）〜ＤＯ（４）は、デジタルコード生成回路３０に入力される。
【００４７】
図３は、ＡＤＣセル２１の入出力特性を示すグラフである。
【００４８】
横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ（１）／ＶＲで表されるアナログ出力信号を示す。図３に示す特性はアナログ出力信号ＶＯ（１）を示し、−１≦ＶＩＮ／ＶＲ＜−１／４ではＶＯ（１）＝２×ＶＩＮ＋ＶＲであり、−１／４≦ＶＩＮ／ＶＲ≦＋１／４ではＶＯ（１）＝２×ＶＩＮであり、＋１／４＜ＶＩＮ／ＶＲ≦１ではＶＯ（１）＝２×ＶＩＮ−ＶＲである。横軸方向の入力範囲ＶＩＮＦは±１、縦軸方向の出力範囲は±１である。
【００４９】
図４は、比較例のパイプライン型ＡＤＣ１０におけるデータの流れを示すタイミングチャートである。図４には、ステージＳＴＧ１〜ＳＴＧ４のＡＤＣセル２１〜２４に、データＡＩ１、ＡＩ２が時系列的に連続して入力された場合のデータの遷移の様子を表す。
【００５０】
図４において、Ｔ（１）〜Ｔ（５）は、ステージＳＴＧ１〜ＳＴＧ４のＡＤＣセル２１〜２４で演算が行われる５つの連続した周期を表す。すべての周期Ｔ（１）〜Ｔ（５）は、Ｔ０で一定である。
【００５１】
データＡＩ１は、周期Ｔ（１）でステージＳＴＧ１において演算され、デジタルコードＤＯ（１）＿ＡＩ１が得られる。その後、周期Ｔ（２）〜Ｔ（４）では、ステージＳＴＧ２〜ＳＴＧ４において、それぞれ、デジタルコードＤＯ（２）＿ＡＩ１〜ＤＯ（４）＿ＡＩ１が得られる。デジタルコードＤＯ（１）＿ＡＩ１〜ＤＯ（４）＿ＡＩ１は、前段のデジタルコードが２倍されて、後段のデジタルコードに加えられる。これにより、周期Ｔ（５）でデジタル出力信号ＡＤＣＯ＿ＡＩ１が得られる。
【００５２】
同様に、周期Ｔ（２）〜Ｔ（５）において、ステージＳＴＧ１〜ＳＴＧ４においてデジタルコードＤＯ（１）＿ＡＩ２〜ＤＯ（４）＿ＡＩ２が導出され、周期Ｔ（５）の次の周期でデジタル出力信号ＡＤＣＯ＿ＡＩ２が得られる。
【００５３】
図５は、比較例のＡＤＣセル６０の回路構成を示す図であり、（Ａ）はサンプリング動作時の接続状態を示し、（Ｂ）はアナログ演算時の接続状態を示す。比較例のＡＤＣセル６０は、図２に示すＡＤＣセル２１を変形したものであり、１．５ｂのＡＤＣセルである。
【００５４】
ＡＤＣセル６０は、ＭＤＡＣ（Multiplying Digital Analog Converter）７０ＡとサブＡＤＣ５０Ａを有する。ＡＤＣセル６０の信号増幅率ｍは２（ｍ＝２）である。
【００５５】
ＭＤＡＣ７０Ａは、１．５ｂのＭＤＡＣであり、キャパシタ７１、７２、７３、オペアンプ７４、ＤＡＣ７５、及びスイッチ６１Ａ、６１Ｂ，６２Ａ，６２Ｂ，６３Ａ，６４Ｂ，６５，及び６６を含む。
【００５６】
キャパシタ７１、７２は、それぞれ、一端（図中左側の端子）がスイッチ６１Ａ、６２Ａを介して、ＡＤＣセル６０の入力端子６０Ａに接続される。キャパシタ７１、７２の他端（図中に右側の端子）は互いに接続され、キャパシタ７３の一端（図中左側の端子）、スイッチ６４及び６５に接続される。
【００５７】
キャパシタ７３は、一端（図中左側の端子）がキャパシタ７１、７２の他端（図中右側の端子）に接続され、他端（図中右側の端子）がスイッチ６３Ａ、６３Ｂに接続される。キャパシタ７３の他端（図中右側の端子）は、スイッチ６３Ｂを介して、オペアンプ７４の出力端子に接続されている。スイッチ６３Ａの他端（図中右側の端子）は接地されている。
【００５８】
なお、キャパシタ７１，７２、７３のキャパシタンスは、すべてＣ０／２である。Ｃ０は所定の基準のキャパシタンスである。
【００５９】
オペアンプ７４は、反転入力端子がスイッチ６４を介してキャパシタ７１、７２の他端（図中の右側の端子）と、キャパシタ７３の一端（図中右側の端子）との接続点に接続されている。また、オペアンプ７４は、非反転入力端子が接地され、出力端子がＡＤＣセル６０の出力端子６０Ｂに接続されるとともに、スイッチ６３Ｂを介してキャパシタ７３の他端（図中の右側の端子）に接続されている。オペアンプ７４は、キャパシタ７１、７２、及び７３の接続点の電圧を反転入力端子に入力し、アナログ出力信号ＶＯを出力端子６０Ｂに出力する。
【００６０】
ＤＡＣ７５は、サブＡＤＣ５０Ａから出力される加減算計数ＤＡ１に基づき、ｍ×ＤＡ１×ＶＲ／２で表されるアナログ信号を出力する。
【００６１】
スイッチ６１Ａ、６１Ｂ，６２Ａ，６２Ｂ，６３Ａ，６４Ｂ，６５，及び６６は、図５に示すように接続されている。
【００６２】
サブＡＤＣ５０Ａは、１．５ｂのサブＡＤＣ回路であり、コンパレータ５１，５２、ロジック回路５３、及びＤＦＦ（D-Flip Flop）５４、５５を有する。ＤＦＦ（D-Flip Flop）５４、５５は、それぞれ、コンパレータ５１，５２の出力端子と、ロジック回路５３の入力端子との間に接続されており、クロックＣＬＫＡＤＣがＨレベルになると、コンパレータ５１、５２の出力をロジック回路５３に出力する。
【００６３】
サブＡＤＣ５０Ａは、図２に示すサブＡＤＣ５０と同様である。サブＡＤＣ５０Ａは、比較電圧（＋ＶＲ／４）及び比較電圧（−ＶＲ／４）を基にアナログ入力信号ＶＩＮを比較し、アナログ入力信号ＶＩＮの大きさに応じて３値のデジタルコードＤＯと、加減算計数ＤＡ１を出力する。
【００６４】
コンパレータ５１は、アナログ入力信号ＶＩＮが比較電圧（＋ＶＲ／４）より高ければ出力信号ＤＵをハイレベル（Ｈ）にし、比較電圧（＋ＶＲ／４）より低ければ出力信号ＤＵをローレベル（Ｌ）にする。
【００６５】
コンパレータ５２は、アナログ入力信号ＶＩＮが比較電圧（−ＶＲ／４）より高ければ出力信号ＤＬをハイレベル（Ｈ）にし、比較電圧（−ＶＲ／４）より低ければ出力信号ＤＬをローレベル（Ｌ）にする。
【００６６】
ロジック回路５３は、信号ＤＵ及び信号ＤＬがハイレベル（Ｈ）であればデジタルコードＤＯ（１）として「＋０１」を出力するとともに、加減算計数ＤＡ１として「＋１」を出力する。
【００６７】
ロジック回路５３は、信号ＤＵがローレベルであり信号ＤＬがハイレベル（Ｈ）であればデジタルコードＤＯ（１）として「０」を出力するとともに、加減算計数ＤＡ１として「０」を出力する。
【００６８】
また、ロジック回路５３は、信号ＤＵ及び信号ＤＬがローレベルであればデジタルコードＤＯ（１）「−０１」を出力するとともに、加減算計数ＤＡ１として「−１」を出力する。
【００６９】
デジタルコードＤＯ（１）は、「＋０１」、「０」、「−１」の３値で表現され、加減算計数ＤＡ１は、＋１、０及び−１の３値で表現される。
【００７０】
ＤＡＣ７５は、図２に示すＤＡＣ４４と同様である。ＤＡＣ７５は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１が入力され、ｍ×ＤＡ１×（ＶＲ／２）で表されるアナログ信号ＶＤＡ１を出力する。増幅率ｍが２の場合に、加減算計数ＤＡ１が＋１、０及び−１のとき、アナログ信号ＶＤＡ１はそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ１は、ロジック回路５３からＤＡＣ７５に入力される。
【００７１】
次に、ＭＤＡＣ７０Ａの動作を説明する。まず、図５（Ａ）に示すサンプリング動作時には、スイッチ６１Ａ、６２Ａ，６３Ａ，６５，６６が閉成（オン）されるとともに、スイッチ６１Ｂ、６２Ｂ，６３Ｂ，６４が開放（オフ）される。これにより、入力端子６０Ａとキャパシタ７１、７２の一端（図中左側の端子）が接続される。
【００７２】
また、キャパシタ７１、７２、及び７３の接続点を基準電位にする。これにより、キャパシタ７３は、電荷が放出されてリセットされる。
【００７３】
以上により、キャパシタ７１及び７２の一端（図中左側の端子）は、入力端子６０Ａに入力されるアナログ入力信号ＶＩＮにより充電される。
【００７４】
次に、アナログ演算時は、図５（Ｂ）に示すように、スイッチ６１Ａ、６２Ａ，６３Ａ，６５，６６が開放（オフ）されるとともに、スイッチ６１Ｂ、６２Ｂ，６３Ｂ，６４が閉成（オン）される。
【００７５】
これにより、オペアンプ７４の出力端子とキャパシタ７１、７２、７３の接続点が接続される。また、キャパシタ７１の一端（図中左側の端子）はスイッチ６１Ｂを介して接地され、キャパシタ７２の一端（図中左側の端子）はスイッチ６２Ｂを介してＤＡＣ７５の出力端子に接続され、キャパシタ７３の他端（図中右側の端子）はスイッチ６３Ｂを介してオペアンプ７４の出力端子に接続される。以上より、オペアンプ７４のアナログ出力信号ＶＯは、次式で表される。
【００７６】
ＶＯ（１）＝２×ＶＩＮ−ＤＡ１×ＶＲ
この式の一般式は、ＶＯ（１）＝ｍ×ＶＩＮ−ＤＡ１×ＶＲであり、ｍは信号増幅率である。図５（Ａ）、（Ｂ）に示すＡＤＣセル６０の信号増幅率ｍは２（ｍ＝２）である。この信号増幅率は、キャパシタ７１及び７２の合成容量（Ｃ０／２＋Ｃ０／２＝Ｃ０）と、キャパシタ７３の容量（Ｃ０／２）との比で決まる。
【００７７】
これは、サンプリング時に、キャパシタ７１及び７２の他端（図中右側の端子）に生じる合計の電荷と、大きさが等しく符号が逆の電荷がキャパシタ７３の一端（図中左側の端子）に生じるからである。
【００７８】
以上のように、ＡＤＣセル６０は、アナログ入力信号ＶＩＮが基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。
【００７９】
まず、２個のコンパレータ５１及び５２を用いてアナログ入力信号ＶＩＮを３個の領域に分け、それによる加減算計数をＤＡ１＝（−１，０，１）とする。ここで、コンパレータ５１及び５２の比較レベルは＋ＶＲ／４及び−ＶＲ／４に設定する。
【００８０】
ＭＤＡＣ７０Ａは、アナログ入力信号ＶＩＮを２倍（＝２×ＶＩ）した結果に対し、ＤＡ１×ＶＲを加減算してアナログ出力信号ＶＯを出力する。アナログ出力信号ＶＯは、下記の式となる。加減算計数ＤＡ１は、−１，０，−１のいずれかである。
【００８１】
ＶＯ＝２×ＶＩＮ−ＤＡ１×ＶＲ
図６（Ａ）は、ＡＤＣセル６０の動作を表形式で示す図であり、図６（Ｂ）はＡＤＣセル６０の入出力特性を示す図である。図６（Ｂ）において、横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。
【００８２】
図６（Ａ）には、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）、デジタルコードＤＯ、加減算計数ＤＡ１、アナログ信号ＶＤＡ１、及びアナログ出力信号ＶＯを示す。アナログ入力信号ＶＩＮは、コンパレータ５１、５２に入力されるため、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）と記す。
【００８３】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１／４＜ＶＩＮ／ＶＲ≦＋１では、デジタルコードＤＯは「＋０１」であり、加減算計数ＤＡ１は「＋１」であり、アナログ信号ＶＤＡ１は「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝２×ＶＩＮ−ＶＲである。
【００８４】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１／４≦ＶＩＮ／ＶＲ≦＋１／４では、デジタルコードＤＯは「００」であり、加減算計数ＤＡ１は「０」であり、アナログ信号ＶＤＡ１は「０」であり、アナログ出力信号ＶＯはＶＯ＝２×ＶＩＮである。
【００８５】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１≦ＶＩＮ／ＶＲ＜−１／４では、デジタルコードＤＯは「−０１」であり、加減算計数ＤＡ１は「−１」であり、アナログ信号ＶＤＡ１は「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝２×ＶＩＮ＋ＶＲである。
【００８６】
従って、ＡＤＣセル６０の入出力特性は、図６（Ｂ）に示すように、−１≦ＶＩＮ／ＶＲ＜−１／４ではＶＯ＝２×ＶＩＮ＋ＶＲであり、−１／４≦ＶＩＮ／ＶＲ≦＋１／４ではＶＯ＝２×ＶＩＮであり、＋１／４＜ＶＩＮ／ＶＲ≦１ではＶＯ＝２×ＶＩＮ−ＶＲである。
【００８７】
なお、横軸方向の入力範囲ＶＩＮＦは±１、縦軸方向の出力範囲は±１である。
【００８８】
図７は、比較例のＡＤＣセル８０の回路構成を示す図であり、（Ａ）はサンプリング動作時の接続状態を示し、（Ｂ）はアナログ演算時の接続状態を示す。比較例のＡＤＣセル８０は、２．５ｂのＡＤＣセルである。
【００８９】
ＡＤＣセル８０は、ＭＤＡＣ（Multiplying Digital Analog Converter）９０ＡとサブＡＤＣ５０Ｂを有する。ＡＤＣセル８０の信号増幅率ｍは４（ｍ＝４）である。
【００９０】
ＭＤＡＣ９０Ａは、２．５ｂのＭＤＡＣであり、キャパシタ９１、９２、９３、９４、オペアンプ７４、ＤＡＣ７５、９５、及びスイッチ６１Ａ、６１Ｂ，６２Ａ，６２Ｂ，６３Ａ，６４Ｂ，６５，６６、９６Ａ、及び９６Ｂを含む。
【００９１】
キャパシタ９１、９２、９３は、それぞれ、一端（図中左側の端子）がスイッチ６１Ａ、６２Ａ、９６Ａを介して、ＡＤＣセル８０の入力端子８０Ａに接続される。キャパシタ９１、９２、９３の他端（図中に右側の端子）は互いに接続され、キャパシタ９４の一端（図中左側の端子）、スイッチ６４及び６５に接続される。
【００９２】
キャパシタ９４は、一端（図中左側の端子）がキャパシタ９１、９２、９３の他端（図中右側の端子）に接続され、他端（図中右側の端子）がスイッチ６３Ａ、６３Ｂに接続される。キャパシタ９４の他端（図中右側の端子）は、スイッチ６３Ｂを介して、オペアンプ７４の出力端子に接続されている。スイッチ６３Ａの他端（図中右側の端子）は接地されている。
【００９３】
なお、キャパシタ９１，９２、９４のキャパシタンスはＣ０／４であり、キャパシタ９３のキャパシタンスはＣ０／２である。Ｃ０は所定の基準のキャパシタンスである。
【００９４】
オペアンプ７４は、反転入力端子がスイッチ６４を介してキャパシタ９１、９２、９３の他端（図中の右側の端子）と、キャパシタ９４の一端（図中右側の端子）との接続点に接続されている。また、オペアンプ７４は、非反転入力端子が接地され、出力端子がＡＤＣセル８０の出力端子８０Ｂに接続されるとともに、スイッチ６３Ｂを介してキャパシタ９４の他端（図中の右側の端子）に接続されている。オペアンプ７４は、キャパシタ９１、９２、９３、及び９４の接続点の電圧を反転入力端子に入力し、アナログ出力信号ＶＯを出力端子８０Ｂに出力する。
【００９５】
ＤＡＣ７５は、サブＡＤＣ５０Ｂから出力される加減算計数ＤＡ１に基づき、ｍ×ＤＡ１×ＶＲ／４で表されるアナログ信号を出力する。
【００９６】
ＤＡＣ９５は、サブＡＤＣ５０Ｂから出力される加減算計数ＤＡ２に基づき、ｍ×ＤＡ１×ＶＲ／２で表されるアナログ信号を出力する。
【００９７】
スイッチ６１Ａ、６１Ｂ，６２Ａ，６２Ｂ，６３Ａ，６４Ｂ，６５，６６、９６Ａ、９６Ｂは、図７（Ａ）に示すように接続されている。
【００９８】
サブＡＤＣ５０Ｂは、２．５ｂのサブＡＤＣ回路であり、コンパレータ５１Ａ〜５１Ｆ、ロジック回路５３、及びＤＦＦ（D-Flip Flop）５４Ａ〜５４Ｆを有する。ＤＦＦ（D-Flip Flop）５４Ａ〜５４Ｆは、それぞれ、コンパレータ５１Ａ〜５１Ｆの出力端子と、ロジック回路５３の入力端子との間に接続されており、クロックＣＬＫＡＤＣがＨレベルになると、コンパレータ５１Ａ〜５１Ｆの出力をロジック回路５３に出力する。
【００９９】
サブＡＤＣ５０Ｂは、比較電圧（＋５ＶＲ／８、＋３ＶＲ／８、＋ＶＲ／８、−ＶＲ／８、−３ＶＲ／８、−５ＶＲ／８）を基にアナログ入力信号ＶＩＮを比較し、アナログ入力信号ＶＩＮの大きさに応じて７値のデジタルコードＤＯと、加減算計数ＤＡ１、ＤＡ２を出力する。
【０１００】
コンパレータ５１Ａは、アナログ入力信号ＶＩＮが比較電圧（＋５ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋５ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０１】
コンパレータ５１Ｂは、アナログ入力信号ＶＩＮが比較電圧（＋３ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋３ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０２】
コンパレータ５１Ｃは、アナログ入力信号ＶＩＮが比較電圧（＋ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０３】
コンパレータ５１Ｄは、アナログ入力信号ＶＩＮが比較電圧（−ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０４】
コンパレータ５１Ｅは、アナログ入力信号ＶＩＮが比較電圧（−３ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−３ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０５】
コンパレータ５１Ｆは、アナログ入力信号ＶＩＮが比較電圧（−５ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−５ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０１０６】
ロジック回路５３は、コンパレータ５１Ａ〜５１Ｆの出力信号に応じてデジタルコードＤＯ、加減算計数ＤＡ１、ＤＡ２を出力する。ここでは、２×ＤＡ２＋ＤＡ１で表される加減算計数ＤＡを取り扱う。加減算計数ＤＡのＤＡ１は、デジタルコードＤＯの１ビット目に対応し、加減算計数ＤＡのＤＡ２は、デジタルコードＤＯの２ビット目に対応する。
【０１０７】
ロジック回路５３は、コンパレータ５１Ａ〜５１Ｆの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１１」を出力するとともに、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「＋１」を出力する。
【０１０８】
ロジック回路５３は、コンパレータ５１Ａの出力信号がローレベル（Ｌ）であり、コンパレータ５１Ｂ〜５１Ｆの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１０」を出力するとともに、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「０」を出力する。
【０１０９】
ロジック回路５３は、コンパレータ５１Ａ、５１Ｂの出力信号がローレベル（Ｌ）であり、コンパレータ５１Ｃ〜５１Ｆの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋００１」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「＋１」を出力する。
【０１１０】
ロジック回路５３は、コンパレータ５１Ａ〜５１Ｃの出力信号がすべてローレベル（Ｌ）であり、コンパレータ５１Ｄ〜５１Ｆの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「０００」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力する。
【０１１１】
ロジック回路５３は、コンパレータ５１Ａ〜５１Ｄの出力信号がすべてローレベル（Ｌ）であり、コンパレータ５１Ｅ、５１Ｆの出力信号がハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１０」を出力するとともに、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「０」を出力する。
【０１１２】
ロジック回路５３は、コンパレータ５１Ａ〜５１Ｅの出力信号がすべてローレベル（Ｌ）であり、コンパレータ５１Ｆの出力信号がハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１１」を出力するとともに、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「−１」を出力する。
【０１１３】
デジタルコードＤＯは、「＋０１１」、「＋０１０」、「＋００１」、「０」、「−００１」、「−０１０」、「−０１１」の７値で表現され、加減算計数ＤＡ１、ＤＡ２は、それぞれ、＋１、０及び−１の３値で表現される。
【０１１４】
ＤＡＣ７５は、図２に示すＤＡＣ４４と同様である。ＤＡＣ７５は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１が入力され、ｍ×ＤＡ１×（ＶＲ／４）で表されるアナログ信号ＶＤＡ１を出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１が＋１、０及び−１のとき、アナログ信号ＶＤＡ１はそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ１は、ロジック回路５３からＤＡＣ７５に入力される。
【０１１５】
ＤＡＣ９５は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ２が入力され、ｍ×ＤＡ２×（ＶＲ／４）で表されるアナログ信号ＶＤＡ２を出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１が＋１、０及び−１のとき、アナログ信号ＶＤＡ２はそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ２は、ロジック回路５３からＤＡＣ９５に入力される。
【０１１６】
次に、ＭＤＡＣ９０Ａの動作を説明する。まず、図７（Ａ）に示すサンプリング動作時には、スイッチ６１Ａ、６２Ａ，６３Ａ，６５，６６、９６Ａが閉成（オン）されるとともに、スイッチ６１Ｂ、６２Ｂ，６３Ｂ，６４、９６Ｂが開放（オフ）される。これにより、入力端子８０Ａとキャパシタ９１、９２、９３の一端（図中左側の端子）が接続される。
【０１１７】
また、キャパシタ９１、９２、９３、及び９４の接続点を基準電位にする。これにより、キャパシタ９４は、電荷が放出されてリセットされる。
【０１１８】
以上により、キャパシタ９１、９２、９３の一端（図中左側の端子）は、入力端子８０Ａに入力されるアナログ入力信号ＶＩＮにより充電される。
【０１１９】
次に、アナログ演算時は、図７（Ｂ）に示すように、スイッチ６１Ａ、６２Ａ，６３Ａ，６５，６６、９６Ａが開放（オフ）されるとともに、スイッチ６１Ｂ、６２Ｂ，６３Ｂ，６４、９６Ｂが閉成（オン）される。
【０１２０】
これにより、オペアンプ７４の出力端子とキャパシタ９１、９２、９３、９４の接続点が接続される。また、キャパシタ９１の一端（図中左側の端子）はスイッチ６１Ｂを介して接地され、キャパシタ９２の一端（図中左側の端子）はスイッチ６２Ｂを介してＤＡＣ７５の出力端子に接続される。また、キャパシタ９３の一端（図中左側の端子）は、スイッチ９６Ｂを介してＤＡＣ９５の出力端子に接続され、キャパシタ９４の他端（図中右側の端子）はスイッチ６３Ｂを介してオペアンプ７４の出力端子に接続される。
【０１２１】
以上より、オペアンプ７４のアナログ出力信号ＶＯは、次式で表される。
【０１２２】
ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ
図７（Ａ）、（Ｂ）に示すＡＤＣセル８０の信号増幅率ｍは４（ｍ＝４）である。この信号増幅率は、キャパシタ９１、９２、及び９３の合成容量（Ｃ０／４＋Ｃ０／４＋Ｃ０／２＝Ｃ０）と、キャパシタ９４の容量（Ｃ０／４）との比で決まる。
【０１２３】
これは、サンプリング時に、キャパシタ９１、９２、及び９３の他端（図中右側の端子）に生じる合計の電荷と、大きさが等しく符号が逆の電荷がキャパシタ９４の一端（図中左側の端子）に生じるからである。
【０１２４】
以上のように、ＡＤＣセル８０は、アナログ入力信号ＶＩＮが基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。
【０１２５】
ＭＤＡＣ９０Ａは、アナログ入力信号ＶＩＮを４倍（＝４×ＶＩ）した結果に対し、ＤＡ１×ＶＲを加減算してアナログ出力信号ＶＯ（ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ）を出力する。加減算計数ＤＡは、＋３、＋２、＋１，０，−１、−２、−３のいずれかである。
【０１２６】
図８（Ａ）は、ＡＤＣセル８０の動作を表形式で示す図であり、図８（Ｂ）はＡＤＣセル８０の入出力特性を示す図である。図８（Ｂ）において、横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。
【０１２７】
図８（Ａ）には、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）、デジタルコードＤＯ、加減算計数ＤＡ、アナログ信号ＶＤＡ２、ＶＤＡ１、及びアナログ出力信号ＶＯを示す。アナログ入力信号ＶＩＮは、コンパレータ５１Ａ〜５１Ｆに入力されるため、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）と記す。
【０１２８】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋５／８≦ＶＩＮ／ＶＲ≦＋１では、デジタルコードＤＯは「＋０１１」であり、加減算計数ＤＡは「＋３」である。また、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１は「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−３×ＶＲである。
【０１２９】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋３／８≦ＶＩＮ／ＶＲ＜＋５／８では、デジタルコードＤＯは「＋０１０」であり、加減算計数ＤＡは「＋２」である。また、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１は「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−２×ＶＲである。
【０１３０】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１／８≦ＶＩＮ／ＶＲ＜＋３／８では、デジタルコードＤＯは「＋００１」であり、加減算計数ＤＡは「＋１」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１は「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−ＶＲである。
【０１３１】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１／８≦ＶＩＮ／ＶＲ＜＋１／８では、デジタルコードＤＯは「０００」であり、加減算計数ＤＡは「０」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１は「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮである。
【０１３２】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−３／８≦ＶＩＮ／ＶＲ＜−１／８では、デジタルコードＤＯは「−００１」であり、加減算計数ＤＡは「−１」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１は「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋ＶＲである。
【０１３３】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−５／８≦ＶＩＮ／ＶＲ＜−３／８では、デジタルコードＤＯは「−０１０」であり、加減算計数ＤＡは「−２」である。また、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１は「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋２×ＶＲである。
【０１３４】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１≦ＶＩＮ／ＶＲ＜−５／８では、デジタルコードＤＯは「−０１１」であり、加減算計数ＤＡは「−３」である。また、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１は「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋３×ＶＲである。
【０１３５】
従って、ＡＤＣセル８０の入出力特性は、図８（Ｂ）に示すように、＋５／８≦ＶＩＮ／ＶＲ≦＋１ではＶＯ＝４×ＶＩＮ−３×ＶＲ、＋３／８≦ＶＩＮ／ＶＲ＜＋５／８ではＶＯ＝４×ＶＩＮ−２×ＶＲ、＋１／８≦ＶＩＮ／ＶＲ＜＋３／８ではＶＯ＝４×ＶＩＮ−ＶＲである。また、−１／８≦ＶＩＮ／ＶＲ＜＋１／８ではＶＯ＝４×ＶＩＮ、−３／８≦ＶＩＮ／ＶＲ＜−１／８ではＶＯ＝４×ＶＩＮ＋ＶＲ、−５／８≦ＶＩＮ／ＶＲ＜−３／８ではＶＯ＝４×ＶＩＮ＋２×ＶＲ、−１≦ＶＩＮ／ＶＲ＜−５／８ではＶＯ＝４×ＶＩＮ＋３×ＶＲである。
【０１３６】
図９は、比較例の１．５ｂのＡＤＣセル６０（図５（Ａ）参照）を２段直列に接続した回路と、比較例の２．５ｂのＡＤＣセル８０（図７（Ａ）参照）とを比較して示す図である。図９（Ａ）、図９（Ｄ）では、ＡＤＣセル６０と、ＡＤＣセル８０とを簡略化してブロックで示す。
【０１３７】
比較例の１．５ｂのＡＤＣセル６０は、信号増幅率ｍがｍ＝２であり、比較例の２．５ｂのＡＤＣセル８０は、信号増幅率ｍがｍ＝４である。
【０１３８】
図９（Ａ）に示すように直列接続した２つの１．５ｂのＡＤＣセル６０の入出力特性は、それぞれ、図９（Ｂ）に示すように、ＶＯ（ｉ）＝２×ＶＩＮ（ｉ）−ＤＯ（ｉ）×ＶＲである。ここでｉはステージ数を示す。すなわち、図９（Ａ）に示す左側のＡＤＣセル６０ではｉ＝１、右側のＡＤＣセル６０ではｉ＝２である。
【０１３９】
図９（Ａ）に示すように２段直列に接続したＡＤＣセル６０の２段分の入出力特性は、図９（Ｃ）に示すように、ＶＯ（２）＝４×ＶＩＮ（１）−ＤＯ（Ｔ）×ＶＲとなる。ここで、ＤＯ（Ｔ）＝０、±１、±２、±３である。
【０１４０】
また、図９（Ｄ）に示す２．５ｂのＡＤＣセル８０は、図９（Ｅ）に示す入出力特性を有する。
【０１４１】
ここで、図９（Ａ）に示すように１．５ｂのＡＤＣセル６０を２段直列に接続して用いる場合と、図９（Ｄ）に示すように２．５ｂのＡＤＣセル８０を１つ用いる場合を比べる。
【０１４２】
図９（Ｃ）及び図９（Ｅ）に示すように、２段直列に接続した１．５ｂのＡＤＣセル６０の２段分の入出力特性と、２．５ｂのＡＤＣセル８０の入出力特性は等しい。
【０１４３】
また、２段分のＡＤＣセル６０と、１段分のＡＤＣセル８０とを比べると、オペアンプ７４の数は、２段のＡＤＣセル６０を用いる場合は２つのオペアンプ７４を含むことになるが、１段のＡＤＣセル８０を用いる場合は、オペアンプ７４は１つで済む。
【０１４４】
また、２段分のＡＤＣセル６０と、１段分のＡＤＣセル８０とを比べると、キャパシタの数は、２段分のＡＤＣセル６０を用いる場合は、キャパシタ群（キャパシタ７１、７２、７３を含む群（容量群））は２つである。一方、１段分のＡＤＣセル８０を用いる場合は、キャパシタ群（キャパシタ９１、９２、９３、９４を含む群（容量群））は１つである。
【０１４５】
従って、２段分のＡＤＣセル６０と、１段分のＡＤＣセル８０とを比べると、ＭＤＡＣについては、２段のＡＤＣセル６０を用いる場合に比べて、１段のＡＤＣセル８０を用いる場合に、半減されると考えることができる。
【０１４６】
また、コンパレータの数（Ａｍｐ数）については、２段のＡＤＣセル６０のサブＡＤＣ５０Ａには、合計４個のコンパレータ５１、５２が含まれるが、１段のＡＤＣセル８０のサブＡＤＣ５０Ｂには６個のコンパレータ５１Ａ〜５１Ｆが含まれる。
【０１４７】
従って、２段分のＡＤＣセル６０と、１段分のＡＤＣセル８０とを比べると、コンパレータについては、２段のＡＤＣセル６０に比べて、１段のＡＤＣセル８０は５０％増となる。
【０１４８】
ここでは、１．５ｂのＡＤＣセル６０と、２．５ｂのＡＤＣセル８０とを比較しているが、多ビット化を図る場合には、１．５ｂから２．５ｂにビット数を増やした場合と同様の傾向がある。
【０１４９】
ここで、コンパレータは、微細化プロセスの恩恵を受けるため、ＡＤＣセルの多ビット化を図るにあたってコンパレータの数が増大することは、多ビット化の障壁にはならない。
【０１５０】
従って、オペアンプの数とキャパシタ群の数の低減を図れる２．５ｂのＡＤＣセル８０の方が、１．５ｂのセルを２段直列に接続して用いる場合よりも、システムの高性能化には適していると言える。ＡＤＣの多ビット化は、ＭＤＡＣの多ビット化によって実現されるため、ＡＤＣの多ビット化は、ＭＤＡＣの多ビット化と同義である。
【０１５１】
ところで、ＭＤＡＣの多ビット化を図ると信号増幅率ｍが大きくなり、オペアンプの出力段に含まれるトランジスタ群の寄生容量Ｃｐｏ起因によるアナログ演算時間が増大する。
【０１５２】
ＭＤＡＣのアナログ演算に要する時間は、信号増幅率ｍと寄生容量Ｃｐｏの積（ｍ×Ｃｐｏ）に比例して増大するため、ＡＤＣセルにおけるＡＤ変換の速度が低下するという課題がある。
【０１５３】
図１０は、ＭＤＡＣのオペアンプの寄生容量による演算速度の低下を説明する図である。
【０１５４】
図１０（Ａ）は、アナログ演算時のＭＤＡＣ９０Ａ（図７（Ｂ）参照）の等価回路図である。なお、ここでは、２．５ｂのＭＤＡＣ９０Ａを用いて説明するが、寄生容量による演算速度の低下は、１．５ｂのＭＤＡＣ７０Ａでも同様である。
【０１５５】
図１０（Ａ）において、キャパシタＣＭＤＡＣは、図７（Ｂ）のキャパシタ９１、９２、９３を合成したキャパシタである。また、キャパシタＣＨは、図７（Ｂ）のキャパシタ９４である。１．５ｂのＭＤＡＣ７０Ａ（図５（Ｂ）参照）では、キャパシタＣＭＤＡＣは、キャパシタ７１、７２を合成したキャパシタであり、キャパシタＣＨはキャパシタ７３である。
【０１５６】
アナログ演算時のＭＤＡＣ９０Ａでは、キャパシタＣＭＤＡＣの一端（図中左側の端子）には、電圧ＶＤＡＣが入力される。電圧ＶＤＡＣは、ＤＡＣ７５及び９５（図７（Ｂ）参照）から供給される電圧である。
【０１５７】
また、オペアンプ７４を等価回路で表すと、図１０（Ｂ）のように、電流ΔＩＯを出力する定電流源７４Ａと、寄生容量Ｃｐｏとを並列に接続した回路として表すことができる。なお、図１０（Ａ）に示す寄生容量Ｃｐｏは、図５（Ｂ）及び図７（Ｂ）のように、オペアンプ７４をキャパシタ群（図５（Ｂ）ではキャパシタ７１〜７３、図７（Ｂ）ではキャパシタ９１〜９４）に接続した場合に問題になる寄生容量Ｃｐｏと同様のものである。
【０１５８】
この場合に、オペアンプ７４の反転入力端子（−）と非反転入力端子（＋）との間の電位差をΔＶＩＡとし、オペアンプ７４のコンダクタンスをｇｍとすると、電流ΔＩＯは、ΔＩＯ＝ｇｍ×ΔＶＩＡと表すことができる。
【０１５９】
図１０（Ｂ）に示すオペアンプ７４の等価回路を、図１０（Ａ）に示すＭＤＡＣ９０Ａの等価回路に組み込むと、ＭＤＡＣ９０Ａの等価回路を図１０（Ｃ）に示す回路に変換することができる。
【０１６０】
ここで、図１０（Ｃ）に示すキャパシタＣＬＴは、オペアンプの寄生容量Ｃｐｏと、キャパシタＣＬ１との合成容量であり、キャパシタＣＬ１は、図１０（Ａ）に示すキャパシタＣＭＤＡＣとキャパシタＣＨとの直列容量である。キャパシタＣＬ１の直列容量は、Ｃ０／（ｍ＋１）と表すことができる。また、ＭＤＡＣの帰還量をβと表す。βはＣＨ／（ＣＨ＋ＣＭＤＡＣ）で与えられる。
【０１６１】
図１１は、１．５ｂのＭＤＡＣ７０Ａと２．５ｂのＭＤＡＣ９０Ａの諸元を比較して示す図である。なお、図１１に示す諸元は、１．５ｂのＭＤＡＣ７０Ａと２．５ｂのＭＤＡＣ９０Ａとで、同一のオペアンプ７４を用いた場合の値である。
【０１６２】
図１１には、信号増幅率ｍ、キャパシタンスＣＭＤＡＣ、キャパシタンスＣＨ、帰還量β、キャパシタンスＣＬ１、オペアンプ７４の出力段の寄生容量Ｃｐｏ、遅延係数１、及び遅延係数２を示す。
【０１６３】
ここで、信号増幅率ｍはＣｓ／ＣＨで与えられる。ＣｓはキャパシタＣｓの静電容量であり、１．５ｂのＭＤＡＣ７０Ａでは、図５（Ａ）に示すキャパシタ７１，７２の合成容量であり、１．５ｂのＭＤＡＣ７０ＡのＣＭＤＡＣに等しい。また、２．５ｂのＭＤＡＣ９０Ａでは、図７（Ａ）に示すキャパシタ９１，９２，９３の合成容量であり、２．５ｂのＭＤＡＣ９０ＡのＣＭＤＡＣに等しい。
【０１６４】
従って、信号増幅率ｍは、１．５ｂのＭＤＡＣ７０Ａでは２であり、２．５ｂのＭＤＡＣ９０Ａでは４であり、２．５ｂのＭＤＡＣ９０Ａの方が２倍大きいことになる。
【０１６５】
キャパシタンスＣＭＤＡＣは、キャパシタＣＭＤＡＣの静電容量であり、上述のキャパシタＣｓの静電容量と等しい。ここでは、１．５ｂのＭＤＡＣ７０Ａと２．５ｂのＭＤＡＣ９０ＡのキャパシタＣｓはともにＣ０で等しい。
【０１６６】
キャパシタンスＣＨは、１．５ｂのＭＤＡＣ７０Ａと２．５ｂのＭＤＡＣ９０ＡのキャパシタＣｓはともにＣ０で等しい。一般式はＣ０／ｍである。１．５ｂのＭＤＡＣ７０ＡではＣＨ＝Ｃ０／２であり、２．５ｂのＭＤＡＣ９０ＡではＣＨ＝Ｃ０／４である。従って、２．５ｂのＭＤＡＣ９０ＡのキャパシタンスＣＨは、１．５ｂのＭＤＡＣ７０ＡのキャパシタンスＣＨの半分（１／２）である。
【０１６７】
帰還量βは、ＣＨ／（ＣＨ＋ＣＭＤＡＣ）で表されるため、１．５ｂのＭＤＡＣ７０Ａではβ＝１／３であり、２．５ｂのＭＤＡＣ９０Ａではβ＝１／５である。従って、２．５ｂのＭＤＡＣ９０Ａの帰還量βは、１．５ｂのＭＤＡＣ７０Ａの帰還量βの３／５である。
【０１６８】
キャパシタンスＣＬ１は、（ＣＨ×ＣＭＤＡＣ）／（ＣＨ＋ＣＭＤＡＣ）で与えられ、これはＣ０／（ｍ＋１）と表すことができる。１．５ｂのＭＤＡＣ７０ＡではＣＬ１＝Ｃ０／３であり、２．５ｂのＭＤＡＣ９０ＡではＣＬ１＝Ｃ０／５である。従って、２．５ｂのＭＤＡＣ９０ＡのキャパシタンスＣＬ１は、１．５ｂのＭＤＡＣ７０ＡのキャパシタンスＣＬ１の３／５である。
【０１６９】
オペアンプ７４の出力段の寄生容量Ｃｐｏは、ここでは一定として比較を行っているため、１．５ｂのＭＤＡＣ７０Ａのオペアンプ７４の出力段の寄生容量Ｃｐｏと、２．５ｂのＭＤＡＣ９０Ａのオペアンプ７４の出力段の寄生容量Ｃｐｏは、ともにＣｐｏである。
【０１７０】
遅延係数１は、ＣＬ１／βで表される。１．５ｂのＭＤＡＣ７０ＡではＣＬ１／β＝Ｃ０であり、２．５ｂのＭＤＡＣ９０ＡではＣＬ１／β＝Ｃ０であり、両者は等しい。
【０１７１】
遅延係数２は、Ｃｐｏ／βで表される。遅延係数２（Ｃｐｏ／β）は、（ｍ＋１）×Ｃｐｏと表すことができる。１．５ｂのＭＤＡＣ７０ＡではＣｐｏ／β＝３×Ｃ０であり、２．５ｂのＭＤＡＣ９０ＡではＣｐｏ／β＝５×Ｃ０である。従って、２．５ｂのＭＤＡＣ９０Ａの遅延係数２（Ｃｐｏ／β）は、１．５ｂのＭＤＡＣ７０Ａの遅延係数２（Ｃｐｏ／β）の５／３倍である。
【０１７２】
以上のように、１．５ｂのＭＤＡＣ７０Ａと、２．５ｂのＭＤＡＣ９０Ａとを比べると、キャパシタンスＣＨ、帰還量β、キャパシタンスＣＬ１は多ビット化によって改善されるが、遅延係数２（Ｃｐｏ／β）は５／３倍に増大する。
【０１７３】
ここで、ＭＤＡＣのアナログ演算時間Ｔｔｏｔａｌは、キャパシタＣＬＴ（オペアンプの寄生容量ＣｐｏとキャパシタＣＬ１との合成容量）、オペアンプ７４のコンダクタンスをｇｍ、及び帰還量βを用いると、次式（１）で表すことができる。式（１）において、係数ｋは、ＣＬＴ、ｇｍ、βとは独立な比例係数である。
【０１７４】
【数１】
2013211692.tif 000003
【０１７５】
また、ＭＤＡＣのアナログ演算時間Ｔｔｏｔａｌは、ＭＤＡＣのキャパシタ群であるキャパシタＣＬ１に起因する遅延時間ＴＣＬ１と、オペアンプの出力段の寄生容量Ｃｐｏに起因する遅延時間ＴＣｐｏとの合計の時間で表される。すなわち、次式（２）で表すことができる。
【０１７６】
【数２】
2013211692.tif 000004
【０１７７】
ここで、キャパシタＣＬ１に起因する遅延時間ＴＣＬ１は、オペアンプの出力段の寄生容量Ｃｐｏが無い場合に、ＭＤＡＣの基本動作として避けられない理論的な遅延である。このキャパシタＣＬ１に起因する遅延時間ＴＣＬ１は、信号増幅率ｍを増加させても増加しない。換言すれば、オペアンプの出力段の寄生容量Ｃｐｏを無視できれば、ＭＤＡＣを多ビット化にしても、本質的にはアナログ演算速度が低下することは無い。
【０１７８】
しかしながら、オペアンプの出力段の寄生容量Ｃｐｏを無視することはできないため、現実的にはアナログ演算速度の低下が生じる。
【０１７９】
また、オペアンプの出力段の寄生容量Ｃｐｏに起因する遅延時間ＴＣｐｏは、オペアンプの出力段の寄生容量Ｃｐｏのみに起因して生じる遅延であり、ＭＤＡＣの基本動作としては不要なものである。
【０１８０】
遅延時間ＴＣｐｏは、遅延係数２（Ｃｐｏ／β）に比例するため、信号増幅率ｍを増加させると帰還係数βが低下し、（１＋ｍ）の項に比例して増加することになる。すなわち、遅延時間ＴＣｐｏは、ＭＤＡＣ回路の多ビット化においてアナログ演算速度の低下という課題をもたらす原因の一つである。
【０１８１】
次に、図１２を用いて、フォールデッドカスコード型のオペアンプについて説明する。
【０１８２】
図１２は、フォールデッドカスコード型のオペアンプの回路構成を示す図である。図１２（Ａ）は基本形態のフォールデッドカスコード型のオペアンプの回路を示し、図１２（Ｂ）はシングルエンド型のフォールデッドカスコード型のオペアンプを示す。図１２（Ｃ）は全差動出力型のフォールデッドカスコード型のオペアンプを示し、図１２（Ｄ）は差動入力段を２つ有するフォールデッドカスコード型のオペアンプを示す。
【０１８３】
図１２（Ａ）〜図１２（Ｄ）に示すフォールデッドカスコード型のオペアンプ１００Ａ〜１００Ｄは、図５（Ａ）、図５（Ｂ）、図７（Ａ）、図７（Ｂ）に示すオペアンプ７４の具体的な回路構成を示すものである。
【０１８４】
図１２（Ａ）に示すように、基本的なフォールデッドカスコード型のオペアンプ１００Ａは、定電流源１１０、差動入力段１２０、及び出力段１３０を含む。
【０１８５】
定電流源１１０は、一対のＰＭＯＳＦＥＴ（P-type Metal Oxide Silicon Field Effect Transistor）を有する。一対のＰＭＯＳＦＥＴ１１１、１１２は、ドレインが電源ＶＤＤに接続され、ソースが差動入力段１２０と出力段１３０に接続され、ゲートに所定の電圧ＶＢＰ２１が入力される。定電流源１１０は、ゲートに入力される電圧ＶＢＰ２１により、所望の電流を出力する。
【０１８６】
差動入力段１２０は、定電流源１１０にカスコード接続されており、一対のＮＭＯＳＦＥＴ（N-type Metal Oxide Silicon Field Effect Transistor）１２１、１２２と、差動電流を出力するＮＭＯＳＦＥＴ１２３を有する。
【０１８７】
ＮＭＯＳＦＥＴ１２１、１２２のソースは定電流源１１０のＰＭＯＳＦＥＴ１１１、１１２のソースに接続されており、ドレインはＮＭＯＳＦＥＴ１２３のソースに接続されている。ＮＭＯＳＦＥＴ１２１のゲートはオペアンプ１００Ａの反転入力端子に接続され、ＮＭＯＳＦＥＴ１２２のゲートはオペアンプ１００Ａの非反転入力端子に接続されている。
【０１８８】
ＮＭＯＳＦＥＴ１２３は、ソースがＮＭＯＳＦＥＴ１２１、１２２のドレインに接続され、ゲートに電圧ＶＢＮ１１が入力され、ドレインから差動電流Ｉｄｉｆｆを出力する。
【０１８９】
出力段１３０は、定電流源１１０にカスコード接続されており、ＰＭＯＳＦＥＴ１３１、１３２を有する。ＰＭＯＳＦＥＴ１３１、１３２のドレインはＰＭＯＳＦＥＴ１１１、１１１２のソースに接続されており、ソースは出力段の負荷回路に接続される。
【０１９０】
ＰＭＯＳＦＥＴ１３１、１３２のゲートには電圧ＶＰＢ２２が入力される。ＰＭＯＳＦＥＴ１３１のソースの電圧は、オペアンプ１００Ａの出力端子となり、電圧ＶＯを出力する。また、ＰＭＯＳＦＥＴ１３１、１３２のドレイン-ソース間に流れる電流は、出力段１３０の出力電流Ｉｏｕｔである。
【０１９１】
このようなフォールデッドカスコード型のオペアンプ１００Ａにおいて、差動入力段１２０と出力段１３０とは、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段１３０の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／ＩｄｉｆｆがＫａ≧１を満たすように回路設計が行われる。
【０１９２】
これは、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段の出力電流Ｉｏｕｔとの合計は、定電流源１１０から供給される電流に等しいため、差動入力段１２０の差動電流Ｉｄｉｆｆが低下した場合においても、出力段１３０に出力電流Ｉｏｕｔ（＝Ｉ−Ｉｄｉｆｆ）を流せるだけのサイズを持たせるためである。
【０１９３】
また、差動入力段１２０のトランジスタ（ＮＭＯＳＦＥＴ１２１、１２２）の一方がカットオフして出力電流が制限されるスルーレート領域での動作を避けるためである。
【０１９４】
このため、フォールデッドカスコード型のオペアンプ１００Ａでは、出力段１３０がある程度のサイズ（比較的大きいサイズ）を有している。
【０１９５】
図１２（Ｂ）に示すシングルエンド型のフォールデッドカスコード型のオペアンプ１００Ｂは、定電流源１１０、差動入力段１２０、及び出力段１３０を含む。出力段１３０には負荷回路１４０が接続されている。負荷回路１４０は、カレントミラー回路であり、左右の出力端子から等しい電流が出力される。
【０１９６】
図１２（Ｃ）に示す全差動出力型のフォールデッドカスコード型のオペアンプ１００Ｃは、定電流源１１０、差動入力段１２０、及び出力段１３０Ａを含む。出力段１３０Ａには負荷回路１４０Ａが接続されている。
【０１９７】
出力段１３０Ａは、ＰＭＯＳＦＥＴ１３１、１３２にカスコード接続されるＮＭＯＳＦＥＴ１３３、１３４を有する。ＮＭＯＳＦＥＴ１３３、１３４は、ソースがそれぞれＰＭＯＳＦＥＴ１３１、１３２のソースに接続され、ドレインが負荷回路１４０Ａの一対のＮＭＯＳのソースに接続されている。ＮＭＯＳＦＥＴ１３３、１３４は、ゲートに電圧ＶＢＮ２２が入力される。
【０１９８】
負荷回路１４０Ａは、一対のＮＭＯＳＦＥＴを有する。負荷回路１４０Ａの一対のＮＭＯＳＦＥＴは、ソースがＮＭＯＳＦＥＴ１３３、１３４のドレインに接続され、ゲートに電圧ＶＢＮ２１が入力され、ドレインが出力端子になっている。
【０１９９】
図１２（Ｄ）に示す差動入力段を２つ有するフォールデッドカスコード型のオペアンプ１００Ｄは、定電流源１１０、差動入力段１２０Ａ、１２０Ｂ、及び出力段１３０Ａを含む。出力段１３０Ａには負荷回路１４０Ａが接続されている。
【０２００】
差動入力段１２０Ａは、図１２（Ａ）〜図１２（Ｃ）の差動入力段１２０と同様である。差動入力段１２０Ｂは、ＰＭＯＳＦＥＴ１２１Ａ、１２２Ａ、１２３Ａを有する。差動入力段１２０Ｂは、差動入力段１２０Ａを逆さにした回路構成を有する。ＰＭＯＳＦＥＴ１２３Ａは、ドレインが電源ＶＤＤに接続され、ソースがＰＭＯＳＦＥＴ１２１Ａ、１２２Ａのドレインに接続され、差動電流Ｉｄｉｆｆ２を出力する。ＰＭＯＳＦＥＴ１２１Ａ、１２２Ａのソースは、それぞれ、負荷回路１４０の一対のＮＭＯＳＦＥＴのソースに接続されている。
【０２０１】
このようなフォールデッドカスコード型のオペアンプ１００Ｂ、１００Ｃ、及び１００Ｄは、図１２（Ａ）に示すフォールデッドカスコード型のオペアンプ１００Ａと同様に、差動入力段１２０（１２０Ａ）の差動電流Ｉｄｉｆｆと、出力段１３０又は１３０Ａの出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／ＩｄｉｆｆがＫａ≧１を満たすように回路設計が行われる。
【０２０２】
従って、フォールデッドカスコード型のオペアンプ１００Ｂ、１００Ｃ、及び１００Ｄでは、出力段１３０（１３０Ａ）がある程度のサイズ（比較的大きいサイズ）を有している。
【０２０３】
これは、図１２（Ａ）に示すフォールデッドカスコード型のオペアンプ１００Ａと同様である。
【０２０４】
しかしながら、出力段１３０（１３０Ａ）のサイズが大きいと、オペアンプの寄生容量Ｃｐｏが増大する。
【０２０５】
従って、例えば、ＭＤＡＣのような演算回路にフォールデッドカスコード型のオペアンプ１００Ａ〜１００Ｄを用いると、寄生容量Ｃｐｏが大きいために演算速度が低下するという問題が生じる。このような問題は、ＭＤＡＣだけではなく、アナログ値をデジタル値に変換する演算回路において同様に生じ得る。
【０２０６】
出力段１３０（１３０Ａ）のサイズを小さくすれば、演算速度の問題は改善されるが、差動入力段１２０（１２０Ａ）の電流を吸収しきれなくなり、動作の安定性を損なうという別の問題が生じる。
【０２０７】
次に、全差動出力型のフォールデッドカスコード型のオペアンプ１００Ｃを一例として取り上げ、回路動作の詳細と、動作における問題点について説明する。
【０２０８】
図１３は、全差動出力型のフォールデッドカスコード型のオペアンプ１００Ｃの回路構成と動作領域を示す図である。
【０２０９】
図１３（Ａ）に示す全差動出力型のフォールデッドカスコード型のオペアンプ１００Ｃは、定電流源１１０Ａ、１１０Ｂ、差動入力段１２０、出力段１３０Ａを含む。図１３（Ａ）には出力段１３０Ａに接続される負荷回路を省略する。
【０２１０】
図１３（Ａ）では、図１２（Ｃ）に示す定電流源１１０を１１０Ａと１１０Ｂに分けて示す。また、ＰＭＯＳＦＥＴ１１１、１１２（図１２（Ｃ）参照）を電流源の記号で示し、符号１１１Ａ、１１２Ａ、１１１Ｂ、１１２Ｂを付す。
【０２１１】
電流源１１１Ａ、１１２Ａの出力電流は、それぞれ、Ｉｄｉｆｆ／２であり、電流源１１１Ｂ、１１２Ｂの出力電流は、それぞれ、Ｋａ×Ｉｄｉｆｆ／２である。Ｋａは電流比（Ｉｏｕｔ／Ｉｄｉｆｆ）である。定電流源１１０Ａは、差動入力段１２０のＰＭＯＳＦＥＴ１２１のゲートと、ＰＭＯＳＦＥＴ１２２のゲートとの間に生じる差動入力の電位差ΔＶＩＡに応じて、差動段出力電流±ΔＩ／２を定電流源１１０Ｂ側に出力する。差動段出力電流±ΔＩ／２は、±（Ｉｄｉｆｆ／２）の範囲に限定される。
【０２１２】
また、図１３（Ａ）では、図１２（Ｃ）に示す定電流源１１１を定電流源１１１Ａ、１１１Ｂに分けたことに伴い、図１２（Ｃ）に示す出力段１３０ＡのＰＭＯＳＦＥＴ１３１、１３２をＰＭＯＳＦＥＴ１３１Ａ、１３２Ａと示す。また、図１２（Ｃ）に示すＰＭＯＳＦＥＴ１３３、１３４を電流源１３３Ａ、１３４Ａで示す。
【０２１３】
ＰＭＯＳＦＥＴ１３１Ａ、１３２Ａは、ゲートに電圧ＶＢ２が印加され、ソースからそれぞれ電流（Ｋａ×Ｉｄｉｆｆ＋ΔＩ）２、（Ｋａ×Ｉｄｉｆｆ−ΔＩ）２を出力する。
【０２１４】
ＰＭＯＳＦＥＴ１３１Ａ、１３２Ａの出力側のＰＭＯＳＦＥＴ１３３Ａ、１３４Ａには、それぞれ、電流Ｋａ×Ｉｄｉｆｆ／２が流れる。
【０２１５】
このため、ＰＭＯＳＦＥＴ１３１Ａ、１３２ＡとＰＭＯＳＦＥＴ１３３Ａ、１３４Ａとの間にそれぞれ接続される出力端子には、電流ＩＯＰ、ＩＯＭが流れる。電流ＩＯＰは＋ΔＩ／２であり、電流ＩＯＭは−ΔＩ／２である。
【０２１６】
このようなフォールデッドカスコード型のオペアンプ１００Ｃでは、最大の差動電流±（Ｉｄｉｆｆ／２）を出力電流ＩＯＰ，ＩＯＭに伝えるために、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段１３０の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／ＩｄｉｆｆがＫａ≧１を満たすように回路設計が行われる。
【０２１７】
フォールデッドカスコード型のオペアンプ１００Ｃの差動入力の電位差ΔＶＩＡ、出力電流ＩＯＰ、ＩＯＭ、及び動作モードは、図１３（Ｂ）に示す通りである。なお、差動入力の電位差ΔＶＩＡは、図１３（Ｂ）に示す非反転入力端子の電圧（ＶＩＡＰ）から反転入力端子の電圧（ＶＩＡＭ）を引いた値である。
【０２１８】
また、Ｖｏｄは、オペアンプ１００Ｃに含まれるすべてのトランジスタのオーバードライブ電圧であり、差動入力段１２０のトランジスタも含めて全て同一の値を有するものとする。オーバードライブ電圧Ｖｏｄは、オペアンプ１００Ｃに含まれるすべてのトランジスタのゲート・ソース間電圧Ｖｇｓ及び閾値電圧Ｖｔｈの差（Ｖｇｓ−Ｖｔｈ）で与えられる。
【０２１９】
｜ΔＶＩＡ／２Ｖｏｄ｜＜１の範囲では、出力電流ＩＯＰ、ＩＯＭは、±（Ｉ０／２Ｖｏｄ）×（ΔＶＩＡ／２）であり、これはオペアンプ１００Ｃが線形動作を行う動作領域である。
【０２２０】
また、｜ΔＶＩＡ／２Ｖｏｄ｜≧１の範囲では、出力電流ＩＯＰ、ＩＯＭは、±Ｉｄｉｆｆ／２であり、これはオペアンプ１００Ｃのスルーレート領域である。
【０２２１】
図１３（Ｃ）は、比較例のフォールデッドカスコード型のオペアンプの動作領域を示す図であり、横軸はΔＶＩＡ／２Ｖｏｄを表し、縦軸は差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比を表す。なお、Ｋａ＝１であるため、Ｉａｍｐ＝２．０×Ｉｄｉｆｆである。Ｉａｍｐは、図１３（Ａ）に示すオペアンプ１００Ｃの出力電流であり、差動段１２０の出力電流（差動電流Ｉｄｉｆｆ）と、出力段１３０Ａの出力電流（Ｋａ×Ｉｄｉｆｆ／２×２）で得られる。
【０２２２】
図１３（Ｃ）に示すように、｜ΔＶＩＡ／２Ｖｏｄ｜＜１の範囲では、差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比は線形である。これを線形領域という。また、｜ΔＶＩＡ／２Ｖｏｄ｜≧１の範囲では、差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比は一定である。これをスルーレート領域（ＳＲ（Slew Rate）領域）という。スルーレート領域では、出力電流が制限されて一定になるため、応答速度が急激に低下する。
【０２２３】
図１３（Ｄ）は、比較例のフォールデッドカスコード型のオペアンプの整定特性を示す図であり、横軸は時間を表し、縦軸はΔＶＩＡとΔＶＯＡである。
【０２２４】
ここで、差動入力の電位差ΔＶＩＡは、図１３（Ｂ）に示す非反転入力端子の電圧（ＶＩＡＰ）から反転入力端子の電圧（ＶＩＡＭ）を引いた値である。すなわち、ΔＶＩＡ＝ＶＩＡＰ−ＶＩＡＭである。
【０２２５】
ＳＲ領域（ｔ＝０〜ｔＳＲ）では、差動入力の電位差ΔＶＩＡが一定量で上昇し、その後ｔ＝ｔＳＲ〜ｔＳの間は、ΔＶＩＡは対数的に上昇する。そして、時刻ｔＳ以降は、ΔＶＩＡは一定となる。
【０２２６】
また、ΔＶＯＡは、出力段の出力電圧の電位差であり、差動出力のプラス側の出力電圧ＶＯＰからマイナス側の出力電圧ＶＯＭを引いた値である。すなわち、ΔＶＯＡ＝ＶＯＰ−ＶＯＭである。
【０２２７】
ＳＲ領域（ｔ＝０〜ｔＳＲ）では、出力段の出力電圧の電位差ΔＶＯＡが一定量で上昇し、その後ｔ＝ｔＳＲ〜ｔＳの間は、ΔＶＯＡは対数的に上昇する。そして、時刻ｔＳ以降は、ΔＶＯＡは一定となる。
【０２２８】
以上より、整定時間は、ｔ＝０〜ｔＳの間である。整定時間が経過すると、差動入力の電位差ΔＶＩＡと、出力段の出力電圧の電位差ΔＶＯＡは、許容誤差範囲に入る。
【０２２９】
図１４は、比較例の１．５ｂのＭＤＡＣと２．５ｂのＭＤＡＣの入出力特性と、アナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性とを示す図である。図１４（Ａ）は、比較例の１．５ｂのＭＤＡＣの入出力特性であり、図１４（Ｂ）は比較例の１．５ｂのＭＤＡＣのアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。図１４（Ｃ）は、比較例の２．５ｂのＭＤＡＣの入出力特性であり、図１４（Ｄ）は比較例の２．５ｂのＭＤＡＣのアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。
【０２３０】
なお、比較例の１．５ｂのＭＤＡＣは、図９（Ａ）に示すＭＤＡＣ７０Ａであり、比較例の２．５ｂのＭＤＡＣは、図９（Ｄ）に示すＭＤＡＣ９０Ａである。
【０２３１】
また、図１４（Ａ）〜図１４（Ｄ）に示す特性は、アナログ入力信号ＶＩＮ（ピーク・トゥー・ピーク）が１．２Ｖ、オペアンプの出力電流Ｉｏｕｔとの電流比Ｋａ（＝Ｉｏｕｔ／Ｉｄｉｆｆ）が１、オペアンプに含まれるすべてのトランジスタのオーバードライブ電圧Ｖｏｄは０．１５Ｖという前提条件の下で得た。ＶＩＮ＝１．２Ｖ（ピーク・トゥー・ピーク）は、±０．６Ｖであるため、オーバードライブ電圧Ｖｏｄの４倍という条件である。
【０２３２】
また、比較例の１．５ｂのＭＤＡＣ７０Ａでは、信号増幅率ｍ＝２、ＡＤＣ５０Ａは１．５ｂ、２Ｎｂ／ｍ＝１．４、帰還量β＝１／３、入出力範囲（ＶＯＦ／ＶＩＮＦ）＝１、｜ΔＶＩＡ／２Ｖｏｄ｜の最大値は２に設定した。なお、ＮｂはＡＤＣ５０Ａのビット数であり、ここでは１．５である。
【０２３３】
また、比較例の２．５ｂのＭＤＡＣ９０Ａでは、信号増幅率ｍ＝４、ＡＤＣ５０Ａは２．５ｂ、２Ｎｂ／ｍ＝１．４、帰還量β＝１／５、入出力範囲（ＶＯＦ／ＶＩＮＦ）＝１、｜ΔＶＩＡ／２Ｖｏｄ｜の最大値は１に設定した。なお、ＮｂはＡＤＣ５０Ａのビット数であり、ここでは２．５である。
【０２３４】
図１４（Ａ）に示すように、比較例の１．５ｂのＭＤＡＣ７０Ａの入出力特性は、アナログ出力信号ＶＯが初期値（ｔ＝０）の場合は、破線で示す特性になる。また、アナログ出力信号ＶＯが収束値（ｔ＝∞）の場合は、実線で示す特性になる。なお、初期値（ｔ＝０）とは、ＭＤＡＣ７０Ａでアナログ演算を行うために、キャパシタ７１、７２、７３をオペアンプ７４に接続した時点（ｔ＝０）の値をいう。また、収束値（ｔ＝∞）とは、キャパシタ７１、７２、７３をオペアンプ７４に接続した後に十分な時間が経過して最終的に得られる値である。
【０２３５】
また、図１４（Ｂ）では、Ｋａ＝１であるため、｜ΔＶＩＡ／２Ｖｏｄ｜≦１であれば線形領域であり、ΔＶＩＡ／２Ｖｏｄ＜−１の領域と、１＜ΔＶＩＡ／２Ｖｏｄの領域は、ＳＲ領域である。なお、ΔＶＩＡ（ｔ＝０）／２Ｖｏｄは、＋２．０と−２．０である。
【０２３６】
図１４（Ｂ）に示すように、比較例の１．５ｂのＭＤＡＣ７０Ａのアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性は、ΔＶＩＡ（ｔ＝∞）／２Ｖｏｄは０であるが、ΔＶＩＡ（ｔ＝０）／２Ｖｏｄは、破線で示すように、ＶＩＮ≦−０．４５の範囲で−１．０未満であり、＋０．４５＜ＶＩＮの範囲で＋１．０より大きい。
【０２３７】
従って、ＶＩＮ≦−０．４５と＋０．４５＜ＶＩＮの範囲で、｜ΔＶＩＡ／２Ｖｏｄ｜≦１であれば線形領域を超えてＳＲ領域に入ってしまっている。
【０２３８】
図１４（Ｃ）に示すように、比較例の２．５ｂのＭＤＡＣ９０Ａの入出力特性は、アナログ出力信号ＶＯが初期値（ｔ＝０）の場合は、破線で示す特性になる。また、アナログ出力信号ＶＯが収束値（ｔ＝∞）の場合は、実線で示す特性になる。なお、初期値（ｔ＝０）とは、ＭＤＡＣ９０Ａでアナログ演算を行うために、キャパシタ９１、９２、９３、９４をオペアンプ７４に接続した時点（ｔ＝０）の値をいう。また、収束値（ｔ＝∞）とは、キャパシタ９１、９２、９３、９４をオペアンプ７４に接続した後に十分な時間が経過して最終的に得られる値である。
【０２３９】
図１４（Ｄ）に示すように、比較例の２．５ｂのＭＤＡＣ９０Ａのアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性は、
また、図１４（Ｄ）では、Ｋａ＝１であるため、｜ΔＶＩＡ／２Ｖｏｄ｜≦１であれば線形領域であり、ΔＶＩＡ／２Ｖｏｄ＜−１の領域と、１＜ΔＶＩＡ／２Ｖｏｄの領域は、ＳＲ領域である。なお、ΔＶＩＡ（ｔ＝０）／２Ｖｏｄは、＋２．０と−２．０である。
【０２４０】
図１４（Ｄ）に示すように、比較例の２．５ｂのＭＤＡＣ９０Ａのアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性は、ΔＶＩＡ（ｔ＝∞）／２Ｖｏｄは０であるが、破線で示すように、ＶＩＮ＝−０．６でΔＶＩＡ（ｔ＝０）／２Ｖｏｄ＝−１．０であり、ＶＩＮ＝＋０．６でΔＶＩＡ（ｔ＝０）／２Ｖｏｄ＝＋１．０である。
【０２４１】
従って、−０．６≦ＶＩＮ≦−６の範囲で−１．０≦ΔＶＩＡ（ｔ＝０）／２Ｖｏｄ≦１．０の範囲の線形領域に収まっているが、両端は線形領域ぎりぎりの値である。
【０２４２】
以上のように、比較例のオペアンプ７４、１００Ａ〜１００Ｄでは、出力段の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆは、Ｋａ≧１を満たすように回路設計が行われるため、出力段がある程度大きいサイズを有している。
【０２４３】
また、電流比Ｋａ＝１で用いると、１．５ｂでは図１３（Ｂ）に示すように動作領域がＳＲ領域に入ってしまい、２．５ｂではＶＩＮが最小と最大のときに、ぎりぎり線形領域に収まる状態である。
【０２４４】
従って、比較例のオペアンプ７４、１００Ａ〜１００Ｄを１．５ｂのＭＤＡＣ７０Ａに適用すると、動作中にＳＲ領域に入ってしまうため、演算速度が低下するという問題があった。また、オペアンプ７４、１００Ａ〜１００Ｄの寄生容量Ｃｐｏが大きいことによっても、演算速度が低下するという問題があった。
【０２４５】
また、比較例のオペアンプ７４、１００Ａ〜１００Ｄを２．５ｂのＭＤＡＣ９０Ａに適用した場合は、ＳＲ領域には入らないが、オペアンプ７４、１００Ａ〜１００Ｄは小型化が図られていないため、寄生容量Ｃｐｏが大きく、演算速度が低下するという問題があった。
【０２４６】
また、比較例のオペアンプ７４、１００Ａ〜１００Ｄでは、オペアンプの寄生容量が大きいことによっても、演算速度が低下するという問題があった。
【０２４７】
また、一般的に、高い変換精度を維持するためには、熱雑音（ｋＴ／Ｃ）を考慮してＭＤＡＣの容量値を決定する必要が生じる。微細化プロセスを使用することにより動作電圧が低下することは、アナログ入力信号の振幅の低減をもたらすため、微細化プロセスを使用しない場合と同一の変換精度を確保するためには、ＭＤＡＣの容量値自体を大きくする必要が生じる。この結果として、ＭＤＡＣの大面積・高電力化、さらには動作の速度の低速化をもたらしてしまう。
【０２４８】
このため、以下で説明する実施の形態では、上述の問題点を解決したオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータを提供することを目的とする。
【０２４９】
以下、実施の形態のオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータについて説明する。
【０２５０】
＜実施の形態＞
図１５は、実施の形態のフォールデッドカスコード型のオペアンプの回路構成を示す図である。
【０２５１】
以下では、比較例のフォールデッドカスコード型のオペアンプ１００Ａ〜１００Ｄと同様の構成要素には同一符号を付し、その説明を省略する。
【０２５２】
図１５（Ａ）に示すように、実施の形態の基本形態のフォールデッドカスコード型のオペアンプ２００Ａは、定電流源１１０、差動入力段１２０、及び出力段２３０を含む。
【０２５３】
定電流源１１０は、一対のＰＭＯＳＦＥＴ１１１、１１２を有する。定電流源１１０は、比較例のフォールデッドカスコード型のオペアンプ１００Ａの定電流源１１０と同様である。
【０２５４】
差動入力段１２０は、定電流源１１０にカスコード接続されており、一対のＮＭＯＳＦＥＴ１２１、１２２と、差動電流を出力するＮＭＯＳＦＥＴ１２３を有する。差動入力段１２０は、比較例のフォールデッドカスコード型のオペアンプ１００Ａの差動入力段１２０と同様である。
【０２５５】
出力段２３０は、定電流源１１０にカスコード接続されており、ＰＭＯＳＦＥＴ２３１、２３２を有する。ＰＭＯＳＦＥＴ２３１、２３２のドレインはＰＭＯＳＦＥＴ１１１、１１１２のソースに接続されており、ソースは出力段の負荷回路に接続される。
【０２５６】
ＰＭＯＳＦＥＴ２３１、２３２のゲートには電圧ＶＰＢ２２が入力される。ＰＭＯＳＦＥＴ２３１のソースの電圧は、オペアンプ２００の出力端子となり、電圧ＶＯを出力する。また、ＰＭＯＳＦＥＴ２３１、２３２のドレイン-ソース間に流れる電流は、出力段２３０の出力電流Ｉｏｕｔである。
【０２５７】
図１５（Ｂ）に示すシングルエンド型のフォールデッドカスコード型のオペアンプ２００Ｂは、定電流源１１０、差動入力段１２０、及び出力段２３０を含む。出力段２３０には負荷回路１４０が接続されている。負荷回路１４０は、カレントミラー回路であり、左右の出力端子から等しい電流が出力される。
【０２５８】
図１５（Ｃ）に示す全差動出力型のフォールデッドカスコード型のオペアンプ２００Ｃは、定電流源１１０、差動入力段１２０、及び出力段２３０Ａを含む。出力段２３０Ａには負荷回路１４０Ａが接続されている。
【０２５９】
出力段２３０Ａは、ＰＭＯＳＦＥＴ２３１、２３２にカスコード接続されるＮＭＯＳＦＥＴ２３３、２３４を有する。ＮＭＯＳＦＥＴ２３３、２３４は、ソースがそれぞれＰＭＯＳＦＥＴ２３１、２３２のソースに接続され、ドレインが負荷回路１４０Ａの一対のＮＭＯＳのソースに接続されている。ＮＭＯＳＦＥＴ２３３、２３４は、ゲートに電圧ＶＢＮ２２が入力される。
【０２６０】
負荷回路１４０Ａは、一対のＮＭＯＳＦＥＴを有する。負荷回路１４０Ａの一対のＮＭＯＳＦＥＴは、ソースがＮＭＯＳＦＥＴ２３３、２３４のドレインに接続され、ゲートに電圧ＶＢＮ２１が入力され、ドレインが出力端子になっている。
【０２６１】
図１５（Ｄ）に示す差動入力段を２つ有するフォールデッドカスコード型のオペアンプ２００Ｄは、定電流源１１０、差動入力段１２０Ａ、１２０Ｂ、及び出力段２３０Ａを含む。出力段２３０Ａには負荷回路１４０Ａが接続されている。
【０２６２】
差動入力段１２０Ａは、図１５（Ａ）、（Ｂ）、（Ｃ）の差動入力段１２０と同様である。差動入力段１２０Ｂは、ＰＭＯＳＦＥＴ１２１Ａ、１２２Ａ、１２３Ａを有する。差動入力段１２０Ｂは、差動入力段１２０Ａを逆さにした回路構成を有する。ＰＭＯＳＦＥＴ１２３Ａは、ドレインが電源ＶＤＤに接続され、ソースがＰＭＯＳＦＥＴ１２１Ａ、１２２Ａのドレインに接続され、差動電流Ｉｄｉｆｆ２を出力する。ＰＭＯＳＦＥＴ１２１Ａ、１２２Ａのソースは、それぞれ、負荷回路１４０の一対のＮＭＯＳＦＥＴのソースに接続されている。
【０２６３】
以上のような実施の形態のフォールデッドカスコード型のオペアンプ２００Ａ〜２００Ｄにおいて、差動入力段１２０と出力段２３０又は２３０Ａとは、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段２３０の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／ＩｄｉｆｆがＫａ＜１を満たすように回路設計が行われる。
【０２６４】
これは、出力段２３０又は２３０ＡのＰＭＯＳＦＥＴ２３１、２３２のサイズを小さくすることによって実現されている。
【０２６５】
図１６は、実施の形態のフォールデッドカスコード型の動作モードと動作領域を示す図である。
【０２６６】
実施の形態のフォールデッドカスコード型のオペアンプ２００Ａの差動入力の電位差ΔＶＩＡ、出力電流ＩＯＰ、ＩＯＭ、及び動作モードは、図１６（Ａ）に示す通りである。
【０２６７】
なお、Ｖｏｄは、オペアンプ２００Ａに含まれるすべてのトランジスタのオーバードライブ電圧であり、差動入力段１２０のトランジスタも含めて全て同一の値を有するものとする。オーバードライブ電圧Ｖｏｄは、オペアンプ２００Ａに含まれるすべてのトランジスタのゲート・ソース間電圧Ｖｇｓ及び閾値電圧Ｖｔｈの差（Ｖｇｓ−Ｖｔｈ）で与えられる。
【０２６８】
｜ΔＶＩＡ／２Ｖｏｄ｜＜Ｋａの範囲では、出力電流ＩＯＰ、ＩＯＭは、±（Ｉ０／２Ｖｏｄ）×（ΔＶＩＡ／２）であり、これはオペアンプ２００Ａが線形動作を行う動作領域である。
【０２６９】
また、｜ΔＶＩＡ／２Ｖｏｄ｜≧Ｋａの範囲では、出力電流ＩＯＰ、ＩＯＭは、±Ｋａ×Ｉｄｉｆｆ／２であり、これはオペアンプ２００Ａのスルーレート領域である。
【０２７０】
図１６（Ｂ）は、実施の形態のフォールデッドカスコード型のオペアンプ１００Ａの動作領域を示す図であり、横軸はΔＶＩＡ／２Ｖｏｄを表し、縦軸は差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比を表す。なお、図１６（Ｂ）にはＫａ＝１／２に設定した場合の動作領域を示す。
【０２７１】
図１６（Ｂ）に示すように、｜ΔＶＩＡ／２Ｖｏｄ｜＜１／２の範囲では、差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比は線形であり、線形領域が得られる。また、｜ΔＶＩＡ／２Ｖｏｄ｜≧１／２の範囲では、差動電流Ｉｄｉｆｆに対する出力電流ＩＯＰ、ＩＯＭの比は一定であり、スルーレート領域（ＳＲ領域）になる。
【０２７２】
スルーレート領域では、出力電流が制限されて一定になり、応答速度が急激に低下する。このため、実施の形態のフォールデッドカスコード型のオペアンプ１００Ａは、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段２３０の出力電流Ｉｏｕｔとの電流比Ｋａ＝Ｉｏｕｔ／ＩｄｉｆｆがＫａ＜１を満たし、かつ、｜ΔＶＩＡ／２Ｖｏｄ｜≦Ｋａ＜１が成立するようにオペアンプ２００Ａの入力範囲を制限する。
【０２７３】
ここに、実施の形態のフォールデッドカスコード型のオペアンプ２００Ａの条件をまとめて記す。
【０２７４】
（条件１）  Ｋａ（＝Ｉｏｕｔ／Ｉｄｉｆｆ）＜１
（条件２）  Ｍａｘ．（｜ΔＶＩＡ／２Ｖｏｄ｜）≦Ｋａ＜１
なお、実施の形態のフォールデッドカスコード型のオペアンプ２００Ａにおいて、Ｉｄｉｆｆは差動入力段１２０の差動電流であり、Ｉｏｕｔは出力段２３０の出力電流であり、ΔＶＩＡは差動入力の電位差であり、Ｖｏｄはオペアンプ２００Ａに含まれるすべてのトランジスタのオーバードライブ電圧である。
【０２７５】
条件１は、出力段２３０のＰＭＯＳＦＥＴ２３１、２３２のサイズ（ゲート幅、ゲート長）を小さくするための条件である。これにより、出力段２３０のＰＭＯＳＦＥＴ２３１、２３２の寄生容量Ｃｐｏを低減して、演算速度の向上を図るためである。
【０２７６】
ただし、出力段２３０を小さくしても、スルーレート領域（ＳＲ領域）で動作しては演算速度の向上を実現できないため、条件２を設けている。
【０２７７】
条件２は、オペアンプ２００Ａを線形領域で動作させるために、オペアンプ２００Ａの差動入力ΔＶＩＡの絶対値を制限する条件である。条件１によって出力段２３０が小さくされ、出力電流が制限されるので、｜ΔＶＩＡ／２Ｖｏｄ｜も制限される。
【０２７８】
すなわち、例えば、図１６（Ｂ）に示すように、差動入力段１２０の差動電流Ｉｄｉｆｆと、出力段２３０の出力電流Ｉｏｕｔとの電流比Ｋａが１／２の場合は、線形領域は｜ΔＶＩＡ／２Ｖｏｄ｜≦１／２の範囲に制限される。
【０２７９】
従って、出力段２３０のトランジスタのサイズが条件１を満たすようにすることで、入力範囲は条件２を満たすように制限される。
【０２８０】
そして、条件１及び条件２を満たすように出力段２３０を設計することにより、動作領域を線形領域から外れないようにすることができる。
【０２８１】
図１７は、実施の形態のＡＤＣセル３００の回路構成を示す図であり、（Ａ）はサンプリング動作時の接続状態を示し、（Ｂ）はアナログ演算時の接続状態を示す。実施の形態のＡＤＣセル３００は、３ｂ（３ビット）のＡＤＣセルである。
【０２８２】
ＡＤＣセル３００は、ＭＤＡＣ（Multiplying Digital Analog Converter）３１０、サブＡＤＣ３５０、及び制御部３８０を有する。ＡＤＣセル３００の信号増幅率ｍは４（ｍ＝４）である。
【０２８３】
ＭＤＡＣ３１０は、３ｂのＭＤＡＣであり、キャパシタ３１１、３１２、３１３、３１４、オペアンプ２００Ａ、ＤＡＣ３２１、３２２、３２３、及びスイッチ３３１Ａ、３３１Ｂ、３３２Ａ，３３２Ｂ，３３３Ａ、３３３Ｂ，３３４Ａ，３３５Ｂ，３３６，及び３３７を含む。
【０２８４】
キャパシタ３１１、３１２、３１３は、それぞれ、一端（図中左側の端子）がスイッチ３３１Ａ、３３２Ａ、３３３Ａを介して、ＡＤＣセル３００の入力端子３００Ａに接続される。キャパシタ３１１、３１２、３１３の他端（図中に右側の端子）は互いに接続され、キャパシタ３１４の一端（図中左側の端子）、スイッチ３３５及び３３６に接続される。なお、キャパシタ３１１、３１２、３１３は、オペアンプ２００Ａの入力素子の一例である。
【０２８５】
キャパシタ３１４は、一端（図中左側の端子）がキャパシタ３１１、３１２、３１３の他端（図中右側の端子）に接続され、他端（図中右側の端子）がスイッチ３３４Ａ、３３４Ｂに接続される。キャパシタ３１４の他端（図中右側の端子）は、スイッチ３３４Ｂを介して、オペアンプ２００Ａの出力端子に接続されている。スイッチ３３４Ａの他端（図中右側の端子）は接地されている。キャパシタ３１４は、オペアンプ２００Ａの帰還素子の一例である。
【０２８６】
なお、キャパシタ３１１、３１２、３１４のキャパシタンスはＣ０／４であり、キャパシタ３１３のキャパシタンスはＣ０／２（＝２×Ｃ０／４）である。Ｃ０は所定の基準のキャパシタンスである。
【０２８７】
オペアンプ２００Ａは、反転入力端子がスイッチ３３５を介してキャパシタ３１１、３１２、３１３の他端（図中の右側の端子）と、キャパシタ３１４の一端（図中右側の端子）との接続点に接続されている。また、オペアンプ２００Ａは、非反転入力端子が接地され、出力端子がＡＤＣセル３００の出力端子３００Ｂに接続されるとともに、スイッチ３３４Ｂを介してキャパシタ３１４の他端（図中の右側の端子）に接続されている。オペアンプ２００Ａは、キャパシタ３１１、３１２、３１３、及び３１４の接続点の電圧を反転入力端子に入力し、アナログ出力信号ＶＯを出力端子３００Ｂに出力する。
【０２８８】
ＤＡＣ３２１、３２２は、サブＡＤＣ３５０から出力される加減算計数ＤＡ１Ａ、ＤＡ１Ｂに基づき、それぞれ、ｍ×ＤＡ１Ａ×ＶＲ／４、ｍ×ＤＡ１Ｂ×ＶＲ／４で表されるアナログ信号を出力する。ＤＡＣ３２１は、スイッチ３３１Ｂを介して、キャパシタ３３１の一端（図中左側の端子）に接続されており、ＤＡＣ３２２は、スイッチ３３２Ｂを介してキャパシタ３１２の一端（図中左側の端子）に接続されている。
【０２８９】
ＤＡＣ３２３は、サブＡＤＣ３５０から出力される加減算計数ＤＡ２に基づき、ｍ×ＤＡ２×ＶＲ／２で表されるアナログ信号を出力する。ＤＡＣ３２３は、スイッチ３３３Ｂを介してキャパシタ３１３の一端（図中左側の端子）に接続されている。
【０２９０】
スイッチ３３１Ａ、３３１Ｂ、３３２Ａ，３３２Ｂ，３３３Ａ、３３３Ｂ，３３４Ａ，３３５Ｂ，３３６，及び３３７は、図１７（Ａ）に示すように接続されており、制御部３８０によって開閉の制御が行われる。
【０２９１】
サブＡＤＣ３５０は、３ｂ（３ビット）のサブＡＤＣ回路であり、コンパレータ３５１Ａ〜３５１Ｈ、ＤＦＦ（D-Flip Flop）３５２Ａ〜３５２Ｈ、及びロジック回路３５３を有する。ＤＦＦ３５２Ａ〜３５２Ｈは、それぞれ、コンパレータ３５１Ａ〜３５１Ｈの出力端子と、ロジック回路３５３の入力端子との間に接続されており、クロックＣＬＫＡＤＣがＨレベルになると、コンパレータ３５１Ａ〜３５１Ｈの出力をロジック回路３５３に出力する。なお、回路構成を見易くするために、ＤＦＦ３５２Ｂ〜３５２Ｇの図示を省略する。
【０２９２】
サブＡＤＣ３５０は、比較電圧（＋７ＶＲ／８、＋５ＶＲ／８、＋３ＶＲ／８、＋ＶＲ／８、−ＶＲ／８、−３ＶＲ／８、−５ＶＲ／８、−７ＶＲ／８）を基にアナログ入力信号ＶＩＮを比較し、アナログ入力信号ＶＩＮの大きさに応じて９値のデジタルコードＤＯと、加減算計数ＤＡ１Ａ、ＤＡ１Ｂ、ＤＡ２を出力する。
【０２９３】
コンパレータ３５１Ａは、アナログ入力信号ＶＩＮが比較電圧（＋７ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋７ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９４】
コンパレータ３５１Ｂは、アナログ入力信号ＶＩＮが比較電圧（＋５ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋５ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９５】
コンパレータ３５１Ｃは、アナログ入力信号ＶＩＮが比較電圧（＋３ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋３ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９６】
コンパレータ３５１Ｄは、アナログ入力信号ＶＩＮが比較電圧（＋ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９７】
コンパレータ３５１Ｅは、アナログ入力信号ＶＩＮが比較電圧（−ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９８】
コンパレータ３５１Ｆは、アナログ入力信号ＶＩＮが比較電圧（−３ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−３ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０２９９】
コンパレータ３５１Ｇは、アナログ入力信号ＶＩＮが比較電圧（−５ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−５ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０３００】
コンパレータ３５１Ｈは、アナログ入力信号ＶＩＮが比較電圧（−７ＶＲ／８）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−７ＶＲ／８）より低ければ出力信号をローレベル（Ｌ）にする。
【０３０１】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｈの出力信号に応じてデジタルコードＤＯ、加減算計数ＤＡ１Ａ、ＤＡ１Ｂ、ＤＡ２を出力する。ここでは、４×ＤＡ２＋２×ＤＡ１Ａ＋ＤＡ１Ｂで表される３ビットの加減算計数ＤＡを取り扱う。加減算計数ＤＡのＤＡ２は、デジタルコードＤＯの３ビット目に対応し、加減算計数ＤＡのＤＡ１Ａは、デジタルコードＤＯの２ビット目に対応し、加減算計数ＤＡのＤＡ１Ｂは、デジタルコードＤＯの１ビット目に対応する。
【０３０２】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｈの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋１００」を出力するとともに、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１Ａとして「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３０３】
ロジック回路３５３は、コンパレータ３５１Ａの出力信号がローレベル（Ｌ）であり、コンパレータ３５１Ｂ〜３５１Ｈの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１１」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３０４】
ロジック回路３５３は、コンパレータ３５１Ａ、３５１Ｂの出力信号がローレベル（Ｌ）であり、コンパレータ３５１Ｃ〜３５１Ｈの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１０」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３０５】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｃの出力信号がローレベル（Ｌ）であり、コンパレータ３５１Ｄ〜３５１Ｈの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋００１」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３０６】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｄの出力信号がすべてローレベル（Ｌ）であり、コンパレータ３５１Ｅ〜３５１Ｈの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「０００」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３０７】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｅの出力信号がすべてローレベル（Ｌ）であり、コンパレータ３５１Ｆ〜３５１Ｈの出力信号がハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１０」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３０８】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｆの出力信号がすべてローレベル（Ｌ）であり、コンパレータ３５１Ｇ、３５１Ｈの出力信号がハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１１」を出力するとともに、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「−１」を出力する。
【０３０９】
ロジック回路３５３は、コンパレータ３５１Ａ〜３５１Ｈの出力信号がすべてローレベル（Ｌ）であればデジタルコードＤＯとして「−１００」を出力するとともに、加減算計数ＤＡ２として「１」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３１０】
デジタルコードＤＯは、「＋１００」、「＋０１１」、「＋０１０」、「＋００１」、「０」、「−００１」、「−０１０」、「−０１１」、「−１００」の９値で表現され、加減算計数ＤＡ２、ＤＡ１Ａ、ＤＡ１Ｂは、それぞれ、＋１、０及び−１の３値で表現される。
【０３１１】
ＤＡＣ３２１は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１Ｂが入力され、ｍ×ＤＡ１Ｂ×（ＶＲ／４）で表されるアナログ信号ＶＤＡ１Ｂを出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１Ｂが＋１、０及び−１のとき、アナログ信号ＶＤＡ１Ｂはそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ１Ｂは、ロジック回路３５３からＤＡＣ３２１に入力される。
【０３１２】
ＤＡＣ３２２は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１Ａが入力され、ｍ×ＤＡ１Ａ×（ＶＲ／４）で表されるアナログ信号ＶＤＡ１Ａを出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１Ａが＋１、０及び−１のとき、アナログ信号ＶＤＡ１Ａはそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ１Ａは、ロジック回路３５３からＤＡＣ３２２に入力される。
【０３１３】
ＤＡＣ３２３は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ２が入力され、ｍ×ＤＡ２×（ＶＲ／４）で表されるアナログ信号ＶＤＡ２を出力する。増幅率ｍが４の場合に、加減算計数ＤＡ２が＋１、０及び−１のとき、アナログ信号ＶＤＡ２はそれぞれ＋ＶＲ、０及び−ＶＲになる。加減算計数ＤＡ２は、ロジック回路３５３からＤＡＣ３２３に入力される。
【０３１４】
次に、ＭＤＡＣ３１０の動作を説明する。まず、図１７（Ａ）に示すサンプリング動作時には、スイッチ３３１Ａ、３３２Ａ，３３３Ａ、３３４Ａ，３３６，３３７が閉成（オン）されるとともに、スイッチ３３１Ｂ、３３２Ｂ，３３３Ｂ、３３４Ｂ，３３５が開放（オフ）される。これにより、入力端子３００Ａとキャパシタ３１１、３１２、３１３の一端（図中左側の端子）が接続される。
【０３１５】
また、キャパシタ３１１、３１２、３１３、及び３１４の接続点を基準電位にする。これにより、キャパシタ３１４は、電荷が放出されてリセットされる。
【０３１６】
以上により、キャパシタ３１１、３１２、３１３の一端（図中左側の端子）は、入力端子３００Ａに入力されるアナログ入力信号ＶＩＮにより充電される。
【０３１７】
次に、アナログ演算時は、図１７（Ｂ）に示すように、スイッチ３３１Ａ、３３２Ａ，３３３Ａ、３３４Ａ，３３６，３３７が開放（オフ）されるとともに、スイッチ３３１Ｂ、３３２Ｂ，３３３Ｂ、３３４Ｂ，３３５が閉成（オン）される。
【０３１８】
これにより、オペアンプ２００Ａの出力端子とキャパシタ３１１、３１２、３１３、３１４の接続点が接続される。また、キャパシタ３１３の一端（図中左側の端子）はスイッチ３３３Ｂを介してＤＡＣ３２３の出力端子に接続され、キャパシタ３１２の一端（図中左側の端子）はスイッチ３３２Ｂを介してＤＡＣ３２２の出力端子に接続される。また、キャパシタ３１１の一端（図中左側の端子）は、スイッチ３３１Ｂを介してＤＡＣ３２１の出力端子に接続され、キャパシタ３１４の他端（図中右側の端子）はスイッチ３３４Ｂを介してオペアンプ２００Ａの出力端子に接続される。
【０３１９】
以上より、オペアンプ２００Ａのアナログ出力信号ＶＯは、次式で表される。
【０３２０】
ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ
図１７（Ａ）、（Ｂ）に示すＡＤＣセル３００の信号増幅率ｍは４（ｍ＝４）である。この信号増幅率は、キャパシタ３１１、３１２、及び３１３の合成容量（Ｃ０／４＋Ｃ０／４＋２×Ｃ０／４＝Ｃ０）と、キャパシタ３１４の容量（Ｃ０／４）との比で決まる。
【０３２１】
これは、サンプリング時に、キャパシタ３１１、３１２、及び３１３の他端（図中右側の端子）に生じる合計の電荷と、大きさが等しく符号が逆の電荷がキャパシタ３１４の一端（図中左側の端子）に生じるからである。
【０３２２】
以上のように、ＡＤＣセル３００は、アナログ入力信号ＶＩＮが基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。
【０３２３】
ＭＤＡＣ３１０は、アナログ入力信号ＶＩＮを４倍（＝４×ＶＩ）した結果に対し、ＤＡ×ＶＲを加減算してアナログ出力信号ＶＯ（ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ）を出力する。加減算計数ＤＡは、＋３、＋２、＋１，０，−１、−２、−３のいずれかである。
【０３２４】
図１８（Ａ）は、ＡＤＣセル３００の動作を表形式で示す図であり、図１８（Ｂ）はＡＤＣセル３００の入出力特性を示す図である。図１８（Ｂ）において、横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。
【０３２５】
図１８（Ａ）には、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）、デジタルコードＤＯ、加減算計数ＤＡ、アナログ信号ＶＤＡ２、ＶＤＡ１Ａ、ＶＤＡ１Ｂ、及びアナログ出力信号ＶＯを示す。アナログ入力信号ＶＩＮは、コンパレータ３５１Ａ〜３５１Ｈに入力されるため、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）と記す。
【０３２６】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋７／８≦ＶＩＮ／ＶＲ≦＋１では、デジタルコードＤＯは「＋１００」であり、加減算計数ＤＡは「＋４」である。また、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−４×ＶＲである。
【０３２７】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋５／８≦ＶＩＮ／ＶＲ＜＋７／８では、デジタルコードＤＯは「＋０１１」であり、加減算計数ＤＡは「＋３」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−３×ＶＲである。
【０３２８】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋３／８≦ＶＩＮ／ＶＲ＜＋５／８では、デジタルコードＤＯは「＋０１０」であり、加減算計数ＤＡは「＋２」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−２×ＶＲである。
【０３２９】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１／８≦ＶＩＮ／ＶＲ＜＋３／８では、デジタルコードＤＯは「＋００１」であり、加減算計数ＤＡは「＋１」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−ＶＲである。
【０３３０】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１／８≦ＶＩＮ／ＶＲ＜＋１／８では、デジタルコードＤＯは「０００」であり、加減算計数ＤＡは「０」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮである。
【０３３１】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−３／８≦ＶＩＮ／ＶＲ＜−１／８では、デジタルコードＤＯは「−００１」であり、加減算計数ＤＡは「−１」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋ＶＲである。
【０３３２】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−５／８≦ＶＩＮ／ＶＲ＜−３／８では、デジタルコードＤＯは「−０１０」であり、加減算計数ＤＡは「−２」である。また、アナログ信号ＶＤＡ２は「−０」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋２×ＶＲである。
【０３３３】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−７／８≦ＶＩＮ／ＶＲ＜−５／８では、デジタルコードＤＯは「−０１１」であり、加減算計数ＤＡは「−３」である。また、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋３×ＶＲである。
【０３３４】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１≦ＶＩＮ／ＶＲ＜−７／８では、デジタルコードＤＯは「−１００」であり、加減算計数ＤＡは「−４」である。また、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋４×ＶＲである。
【０３３５】
従って、ＡＤＣセル３００の入出力特性は、図１８（Ｂ）に示すように、＋７／８≦ＶＩＮ／ＶＲ≦＋１ではＶＯ＝４×ＶＩＮ−４×ＶＲ、＋５／８≦ＶＩＮ／ＶＲ＜＋７／８ではＶＯ＝４×ＶＩＮ−３×ＶＲ、＋３／８≦ＶＩＮ／ＶＲ＜＋５／８ではＶＯ＝４×ＶＩＮ−２×ＶＲ、＋１／８≦ＶＩＮ／ＶＲ＜＋３／８ではＶＯ＝４×ＶＩＮ−ＶＲである。また、−１／８≦ＶＩＮ／ＶＲ＜＋１／８ではＶＯ＝４×ＶＩＮ、−３／８≦ＶＩＮ／ＶＲ＜−１／８ではＶＯ＝４×ＶＩＮ＋ＶＲ、−５／８≦ＶＩＮ／ＶＲ＜−３／８ではＶＯ＝４×ＶＩＮ＋２×ＶＲ、−７／８≦ＶＩＮ／ＶＲ＜−５／８ではＶＯ＝４×ＶＩＮ＋３×ＶＲ、−１≦ＶＩＮ／ＶＲ＜−７／８ではＶＯ＝４×ＶＩＮ＋４×ＶＲである。
【０３３６】
図１９は、実施の形態の４ｂのＡＤＣセル４００の回路構成を示す図であり、（Ａ）はサンプリング動作時の接続状態を示し、（Ｂ）はアナログ演算時の接続状態を示す。実施の形態のＡＤＣセル４００は、４ｂ（４ビット）のＡＤＣセルである。
【０３３７】
ＡＤＣセル４００は、ＭＤＡＣ（Multiplying Digital Analog Converter）４１０、サブＡＤＣ４５０、及び制御部４８０を有する。ＡＤＣセル４００の信号増幅率ｍは４（ｍ＝４）である。
【０３３８】
ＭＤＡＣ４１０は、４ｂのＭＤＡＣであり、キャパシタ４１１、４１２、４１３、４１４、４１５、オペアンプ２００Ａ、ＤＡＣ４２１、４２２、４２３、４２４、及びスイッチ４３１Ａ、４３１Ｂ、４３２Ａ，４３２Ｂ，４３３Ａ、４３３Ｂ，４３４Ａ，４３４Ｂ，４３５Ａ，４３６Ｂ，４３７，及び４３８を含む。
【０３３９】
キャパシタ４１１、４１２、４１３、４１４は、それぞれ、一端（図中左側の端子）がスイッチ４３１Ａ、４３２Ａ、４３３Ａ、４３４Ａを介して、ＡＤＣセル４００の入力端子４００Ａに接続される。キャパシタ４１１、４１２、４１３、４１４の他端（図中に右側の端子）は互いに接続され、キャパシタ４１５の一端（図中左側の端子）、スイッチ４３６及び４３７に接続される。
【０３４０】
キャパシタ４１５は、一端（図中左側の端子）がキャパシタ４１１、４１２、４１３、４１４の他端（図中右側の端子）に接続され、他端（図中右側の端子）がスイッチ４３５Ａ、４３５Ｂに接続される。キャパシタ４１５の他端（図中右側の端子）は、スイッチ４３５Ｂを介して、オペアンプ２００Ａの出力端子に接続されている。スイッチ４３５Ａの他端（図中右側の端子）は接地されている。
【０３４１】
なお、キャパシタ４１１、４１２のキャパシタンスはＣ０／８であり、キャパシタ４１３、４１５のキャパシタンスはＣ０／４（＝２×Ｃ０／８）であり、キャパシタ４１４のキャパシタンスはＣ０／２（＝４×Ｃ０／８）である。Ｃ０は所定の基準のキャパシタンスである。
【０３４２】
オペアンプ２００Ａは、反転入力端子がスイッチ４３６を介してキャパシタ４１１、４１２、４１３、４１４の他端（図中の右側の端子）と、キャパシタ４１５の一端（図中右側の端子）との接続点に接続されている。また、オペアンプ２００Ａは、非反転入力端子が接地され、出力端子がＡＤＣセル４００の出力端子４００Ｂに接続されるとともに、スイッチ４３５Ｂを介してキャパシタ４１５の他端（図中の右側の端子）に接続されている。オペアンプ２００Ａは、キャパシタ４１１、４１２、４１３、４１４、及び４１５の接続点の電圧を反転入力端子に入力し、アナログ出力信号ＶＯを出力端子４００Ｂに出力する。
【０３４３】
ＤＡＣ４２１、４２２は、サブＡＤＣ４５０から出力される加減算計数ＤＡ１Ａ、ＤＡ１Ｂに基づき、それぞれ、ｍ×ＤＡ１Ａ×ＶＲ／８、ｍ×ＤＡ１Ｂ×ＶＲ／８で表されるアナログ信号を出力する。ＤＡＣ４２１は、スイッチ４３１Ｂを介して、キャパシタ４３１の一端（図中左側の端子）に接続されており、ＤＡＣ４２２は、スイッチ４３２Ｂを介してキャパシタ４１２の一端（図中左側の端子）に接続されている。
【０３４４】
ＤＡＣ４２３は、サブＡＤＣ４５０から出力される加減算計数ＤＡ２に基づき、ｍ×ＤＡ２×ＶＲ／４で表されるアナログ信号を出力する。ＤＡＣ４２３は、スイッチ４３３Ｂを介してキャパシタ４１３の一端（図中左側の端子）に接続されている。
【０３４５】
ＤＡＣ４２４は、サブＡＤＣ４５０から出力される加減算計数ＤＡ４に基づき、ｍ×ＤＡ１×ＶＲ／２で表されるアナログ信号を出力する。ＤＡＣ４２４は、スイッチ４３４Ｂを介してキャパシタ４１４の一端（図中左側の端子）に接続されている。
【０３４６】
スイッチ４３１Ａ、４３１Ｂ、４３２Ａ，４３２Ｂ，４３３Ａ、４３３Ｂ，４３４Ａ、４３４Ｂ，４３５Ａ，４３６Ｂ，４３７，及び４３８は、図１９（Ａ）に示すように接続されており、制御部４８０によって開閉の制御が行われる。
【０３４７】
サブＡＤＣ４５０は、４ｂ（４ビット）のサブＡＤＣ回路であり、１６個のコンパレータ４５１Ａ〜４５１Ｐ、ＤＦＦ（D-Flip Flop）４５２Ａ〜４５２Ｐ、及びロジック回路４５３を有する。ＤＦＦ４５２Ａ〜４５２Ｐは、それぞれ、コンパレータ４５１Ａ〜４５１Ｐの出力端子と、ロジック回路４５３の入力端子との間に接続されており、クロックＣＬＫＡＤＣがＨレベルになると、コンパレータ４５１Ａ〜４５１Ｐの出力をロジック回路４５３に出力する。なお、回路構成を見易くするために、１４個のコンパレータ４５１Ｂ〜４５１Ｏ、１４個のＤＦＦ４５２Ｂ〜４５２Ｏの図示を省略する。
【０３４８】
サブＡＤＣ４５０は、比較電圧（＋１５ＶＲ／１６、＋１３ＶＲ／１６、＋１１ＶＲ／１６、＋９ＶＲ／１６、＋７ＶＲ／８、＋５ＶＲ／８、＋３ＶＲ／８、＋ＶＲ／８、−ＶＲ／８、−３ＶＲ／８、−５ＶＲ／８、−７ＶＲ／８、−９ＶＲ／１６、−１１ＶＲ／１６、−１３ＶＲ／１６、−１５ＶＲ／１６）を基にアナログ入力信号ＶＩＮを比較する。サブＡＤＣ４５０は、比較電圧を基にアナログ入力信号ＶＩＮを比較し、アナログ入力信号ＶＩＮの大きさに応じて１７値のデジタルコードＤＯと、加減算計数ＤＡ１Ａ、ＤＡ１Ｂ、ＤＡ２を出力する。
【０３４９】
コンパレータ４５１Ａは、アナログ入力信号ＶＩＮが比較電圧（＋１５ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋１５ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５０】
コンパレータ４５１Ｂは、アナログ入力信号ＶＩＮが比較電圧（＋１３ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋１３ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５１】
コンパレータ４５１Ｃは、アナログ入力信号ＶＩＮが比較電圧（＋１１ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋１１ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５２】
コンパレータ４５１Ｄは、アナログ入力信号ＶＩＮが比較電圧（＋９ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋９ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５３】
コンパレータ４５１Ｅは、アナログ入力信号ＶＩＮが比較電圧（＋７ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋７ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５４】
コンパレータ４５１Ｆは、アナログ入力信号ＶＩＮが比較電圧（＋５ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋５ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５５】
コンパレータ４５１Ｇは、アナログ入力信号ＶＩＮが比較電圧（＋３ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋３ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５６】
コンパレータ４５１Ｈは、アナログ入力信号ＶＩＮが比較電圧（＋ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（＋ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５７】
コンパレータ４５１Ｉは、アナログ入力信号ＶＩＮが比較電圧（−ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５８】
コンパレータ４５１Ｊは、アナログ入力信号ＶＩＮが比較電圧（−３ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−３ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３５９】
コンパレータ４５１Ｋは、アナログ入力信号ＶＩＮが比較電圧（−５ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−５ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６０】
コンパレータ４５１Ｌは、アナログ入力信号ＶＩＮが比較電圧（−７ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−７ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６１】
コンパレータ４５１Ｍは、アナログ入力信号ＶＩＮが比較電圧（−９ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−９ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６２】
コンパレータ４５１Ｎは、アナログ入力信号ＶＩＮが比較電圧（−１１ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−１１ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６３】
コンパレータ４５１Ｏは、アナログ入力信号ＶＩＮが比較電圧（−１３ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−１３ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６４】
コンパレータ４５１Ｐは、アナログ入力信号ＶＩＮが比較電圧（−１５ＶＲ／１６）より高ければ出力信号をハイレベル（Ｈ）にし、比較電圧（−１５ＶＲ／１６）より低ければ出力信号をローレベル（Ｌ）にする。
【０３６５】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｐの出力信号に応じてデジタルコードＤＯ、加減算計数ＤＡ１Ａ、ＤＡ１Ｂ、ＤＡ２、ＤＡ４を出力する。ここでは、４×ＤＡ４＋２×ＤＡ２＋ＤＡ１Ａ＋１／２×ＤＡ１Ｂで表される４ビットの加減算計数ＤＡを取り扱う。加減算計数ＤＡのＤＡ４は、デジタルコードＤＯの４ビット目に対応し、加減算計数ＤＡのＤＡ２は、デジタルコードＤＯの３ビット目に対応し、加減算計数ＤＡのＤＡ１Ａは、デジタルコードＤＯの２ビット目に対応し、加減算計数ＤＡのＤＡ１Ｂは、デジタルコードＤＯの１ビット目に対応する。
【０３６６】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋１００．０」を出力するとともに、加減算計数ＤＡ４として「＋１」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１Ａとして「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３６７】
ロジック回路４５３は、コンパレータ４５１Ａの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｂ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１１．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３６８】
ロジック回路４５３は、コンパレータ４５１Ａ、４５１Ｂの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｃ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１１．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３６９】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｃの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｃ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１０．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３７０】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｄの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｄ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０１０．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「＋１」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３７１】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｅの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｅ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋００１．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３７２】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｆの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｆ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋００１．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「＋１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３７３】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｇの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｇ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０００．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「＋１」を出力する。
【０３７４】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｈの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｈ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「＋０００．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３７５】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｉの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｉ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−０００．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「−１」を出力する。
【０３７６】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｊの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｊ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−００１．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３７７】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｋの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｋ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−００１．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「−１」を出力する。
【０３７８】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｌの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｌ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１０．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３７９】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｍの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｍ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１０．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「−１」を出力する。
【０３８０】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｎの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｎ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１１．０」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３８１】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｏの出力信号がローレベル（Ｌ）であり、コンパレータ４５１Ｏ〜４５１Ｐの出力信号がすべてハイレベル（Ｈ）であればデジタルコードＤＯとして「−０１１．１」を出力するとともに、加減算計数ＤＡ４として「０」を出力し、加減算計数ＤＡ２として「−１」を出力し、加減算計数ＤＡ１として「−１」を出力し、加減算計数ＤＡ１Ｂとして「−１」を出力する。
【０３８２】
ロジック回路４５３は、コンパレータ４５１Ａ〜４５１Ｐの出力信号がローレベル（Ｌ）であればデジタルコードＤＯとして「−１００．０」を出力するとともに、加減算計数ＤＡ４として「−１」を出力し、加減算計数ＤＡ２として「０」を出力し、加減算計数ＤＡ１として「０」を出力し、加減算計数ＤＡ１Ｂとして「０」を出力する。
【０３８３】
デジタルコードＤＯは、「＋１００．０」、「＋０１１．１」、「＋０１１．０」、「＋０１０．１」、「＋０１０．０」、「＋００１．１」、「＋００１．０」、「＋０００．１」、「０００．０」、「−０００．１」、「−００１．０」、「−００１．１」、「−０１０．０」、「−０１０．１」、「−０１１．０」、「−０１１．１」、「−１００．０」、の１７値で表現され、加減算計数ＤＡ４、ＤＡ２、ＤＡ１Ａ、ＤＡ１Ｂは、それぞれ、＋１、０及び−１の３値で表現される。
【０３８４】
ＤＡＣ４２１は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１Ｂが入力され、ｍ×ＤＡ１Ｂ×（ＶＲ／８）で表されるアナログ信号ＶＤＡ１Ｂを出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１Ｂが＋１、０及び−１のとき、アナログ信号ＶＤＡ１Ｂはそれぞれ＋ＶＲ／２、０及び−ＶＲ／２になる。加減算計数ＤＡ１Ｂは、ロジック回路４５３からＤＡＣ４２１に入力される。
【０３８５】
ＤＡＣ４２２は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ１Ａが入力され、ｍ×ＤＡ１Ａ×（ＶＲ／８）で表されるアナログ信号ＶＤＡ１Ａを出力する。増幅率ｍが４の場合に、加減算計数ＤＡ１Ａが＋１、０及び−１のとき、アナログ信号ＶＤＡ１Ａはそれぞれ＋ＶＲ／２、０及び−ＶＲ／２になる。加減算計数ＤＡ１Ａは、ロジック回路４５３からＤＡＣ４２２に入力される。
【０３８６】
ＤＡＣ４２３は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ２が入力され、ｍ×ＤＡ２×（ＶＲ／８）で表されるアナログ信号ＶＤＡ２を出力する。増幅率ｍが４の場合に、加減算計数ＤＡ２が＋１、０及び−１のとき、アナログ信号ＶＤＡ２はそれぞれ＋ＶＲ／２、０及び−ＶＲ／２になる。加減算計数ＤＡ２は、ロジック回路４５３からＤＡＣ４２３に入力される。
【０３８７】
ＤＡＣ４２４は、基準電圧（−ＶＲ、０、＋ＶＲ）及び加減算計数ＤＡ４が入力され、ｍ×ＤＡ４×（ＶＲ／８）で表されるアナログ信号ＶＤＡ２を出力する。増幅率ｍが４の場合に、加減算計数ＤＡ４が＋１、０及び−１のとき、アナログ信号ＶＤＡ２はそれぞれ＋ＶＲ／２、０及び−ＶＲ／２になる。加減算計数ＤＡ２は、ロジック回路４５３からＤＡＣ４２４に入力される。
【０３８８】
次に、ＭＤＡＣ４１０の動作を説明する。まず、図１９（Ａ）に示すサンプリング動作時には、スイッチ４３１Ａ、４３２Ａ，４３３Ａ、４３４Ａ、４３５Ａ，４３７，４３８が閉成（オン）されるとともに、スイッチ４３１Ｂ、４３２Ｂ，４３３Ｂ、４３４Ｂ，４３５Ｂ，４３６が開放（オフ）される。これにより、入力端子４００Ａとキャパシタ４１１、４１２、４１３、４１４の一端（図中左側の端子）が接続される。
【０３８９】
また、キャパシタ４１１、４１２、４１３、４１４，及び４１５の接続点を基準電位にする。これにより、キャパシタ４１５は、電荷が放出されてリセットされる。
【０３９０】
以上により、キャパシタ４１１、４１２、４１３、４１４の一端（図中左側の端子）は、入力端子４００Ａに入力されるアナログ入力信号ＶＩＮにより充電される。
【０３９１】
次に、アナログ演算時は、図１９（Ｂ）に示すように、スイッチ４３１Ａ、４３２Ａ，４３３Ａ、４３４Ａ、４３５Ａ，４３７，４３８が開放（オフ）されるとともに、スイッチ４３１Ｂ、４３２Ｂ，４３３Ｂ、４３４Ｂ，４３５Ｂ，４３６が閉成（オン）される。
【０３９２】
これにより、オペアンプ２００Ａの出力端子とキャパシタ４１１、４１２、４１３、４１４、４１５の接続点が接続される。また、キャパシタ４１４の一端（図中左側の端子）はスイッチ４３４Ｂを介してＤＡＣ４２４の出力端子に接続され、キャパシタ４１３の一端（図中左側の端子）はスイッチ４３３Ｂを介してＤＡＣ４２３の出力端子に接続され、キャパシタ４１２の一端（図中左側の端子）はスイッチ４３２Ｂを介してＤＡＣ４２２の出力端子に接続される。また、キャパシタ４１１の一端（図中左側の端子）は、スイッチ４３１Ｂを介してＤＡＣ４２１の出力端子に接続され、キャパシタ４１５の他端（図中右側の端子）はスイッチ４３５Ｂを介してオペアンプ２００Ａの出力端子に接続される。
【０３９３】
以上より、オペアンプ２００Ａのアナログ出力信号ＶＯは、次式で表される。
【０３９４】
ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ
図１９（Ａ）、（Ｂ）に示すＡＤＣセル４００の信号増幅率ｍは４（ｍ＝４）である。この信号増幅率は、キャパシタ４１１、４１２、４１３、及び４１４の合成容量（Ｃ０／２＋Ｃ０／４＋Ｃ０／８＋Ｃ０／８＝Ｃ０）と、キャパシタ４１５の容量（Ｃ０／４）との比で決まる。
【０３９５】
これは、サンプリング時に、キャパシタ４１１、４１２、４１３、及び４１４の他端（図中右側の端子）に生じる合計の電荷と、大きさが等しく符号が逆の電荷がキャパシタ４１５の一端（図中左側の端子）に生じるからである。
【０３９６】
以上のように、ＡＤＣセル４００は、アナログ入力信号ＶＩＮが基準電圧＋ＶＲ及び−ＶＲの範囲内で入力される信号レベルに対してアナログデジタル変換を行う。
【０３９７】
ＭＤＡＣ４１０は、アナログ入力信号ＶＩＮを４倍（＝４×ＶＩ）した結果に対し、ＤＡ×ＶＲを加減算してアナログ出力信号ＶＯ（ＶＯ＝４×ＶＩＮ−ＤＡ×ＶＲ）を出力する。加減算計数ＤＡは、＋４、＋３、＋２、＋１，０，−１、−２、−３、−４のいずれかである。
【０３９８】
図２０（Ａ）は、ＡＤＣセル４００の動作を表形式で示す図であり、図２０（Ｂ）はＡＤＣセル４００の入出力特性を示す図である。図２０（Ｂ）において、横軸はＶＩＮ／ＶＲで表されるアナログ入力信号を示し、縦軸はＶＯ／ＶＲで表されるアナログ出力信号を示す。
【０３９９】
図２０（Ａ）には、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）、デジタルコードＤＯ、加減算計数ＤＡ、アナログ信号ＶＤＡ４、ＶＤＡ２、ＶＤＡ１Ａ、ＶＤＡ１Ｂ、及びアナログ出力信号ＶＯを示す。アナログ入力信号ＶＩＮは、コンパレータ４５１Ａ〜４５１Ｐに入力されるため、アナログ入力信号ＶＩＮ（Ｖｃｍｐ）と記す。
【０４００】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１５／１６≦ＶＩＮ／ＶＲ≦＋１では、デジタルコードＤＯは「＋１００．０」であり、加減算計数ＤＡは「＋４」である。また、アナログ信号ＶＤＡ４は「＋ＶＲ」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−４×ＶＲである。
【０４０１】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１３／１６≦ＶＩＮ／ＶＲ＜＋１５／１６では、デジタルコードＤＯは「＋０１１．１」であり、加減算計数ＤＡは「＋３．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−３．５×ＶＲである。
【０４０２】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１１／１５≦ＶＩＮ／ＶＲ＜＋１３／１６では、デジタルコードＤＯは「＋０１１．０」であり、加減算計数ＤＡは「＋３」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−３×ＶＲである。
【０４０３】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋９／１６≦ＶＩＮ／ＶＲ＜＋１１／１６では、デジタルコードＤＯは「＋０１０．１」であり、加減算計数ＤＡは「＋２．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−２．５×ＶＲである。
【０４０４】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋７／１６≦ＶＩＮ／ＶＲ＜＋９／１６では、デジタルコードＤＯは「＋０１０．０」であり、加減算計数ＤＡは「＋２」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−２×ＶＲである。
【０４０５】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋５／１６≦ＶＩＮ／ＶＲ＜＋７／１６では、デジタルコードＤＯは「＋００１．１」であり、加減算計数ＤＡは「＋１．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−１．５×ＶＲである。
【０４０６】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋３／１６≦ＶＩＮ／ＶＲ＜＋５／１６では、デジタルコードＤＯは「＋００１．０」であり、加減算計数ＤＡは「＋１」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「＋ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−ＶＲである。
【０４０７】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が＋１／１６≦ＶＩＮ／ＶＲ＜＋３／１６では、デジタルコードＤＯは「＋０００．１」であり、加減算計数ＤＡは「＋０．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「＋ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ−０．５×ＶＲである。
【０４０８】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１／１６≦ＶＩＮ／ＶＲ＜＋１／１６では、デジタルコードＤＯは「＋０００．０」であり、加減算計数ＤＡは「０」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮである。
【０４０９】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−３／１６≦ＶＩＮ／ＶＲ＜−１／１６では、デジタルコードＤＯは「−０００．１」であり、加減算計数ＤＡは「−０．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋０．５×ＶＲである。
【０４１０】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−５／１６≦ＶＩＮ／ＶＲ＜−３／１６では、デジタルコードＤＯは「−００１．０」であり、加減算計数ＤＡは「−１」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋ＶＲである。
【０４１１】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−７／１６≦ＶＩＮ／ＶＲ＜−５／１６では、デジタルコードＤＯは「−００１．１」であり、加減算計数ＤＡは「−１．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋１．５×ＶＲである。
【０４１２】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−９／１６≦ＶＩＮ／ＶＲ＜−７／１６では、デジタルコードＤＯは「−０１０．０」であり、加減算計数ＤＡは「−２」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋２×ＶＲである。
【０４１３】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１１／１６≦ＶＩＮ／ＶＲ＜−９／１６では、デジタルコードＤＯは「−０１０．１」であり、加減算計数ＤＡは「−２．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋２．５×ＶＲである。
【０４１４】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１３／１６≦ＶＩＮ／ＶＲ＜−１１／１６では、デジタルコードＤＯは「−０１１．０」であり、加減算計数ＤＡは「−３」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋３×ＶＲである。
【０４１５】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１５／１６≦ＶＩＮ／ＶＲ＜−１３／１６では、デジタルコードＤＯは「−０１１．１」であり、加減算計数ＤＡは「−３．５」である。また、アナログ信号ＶＤＡ４は「０」であり、アナログ信号ＶＤＡ２は「−ＶＲ」であり、アナログ信号ＶＤＡ１Ａは「−ＶＲ」であり、アナログ信号ＶＤＡ１Ｂは「−ＶＲ」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋３．５×ＶＲである。
【０４１６】
アナログ入力信号ＶＩＮ（Ｖｃｍｐ）が−１≦ＶＩＮ／ＶＲ≦−１５／１６では、デジタルコードＤＯは「−１００．０」であり、加減算計数ＤＡは「−４」である。また、アナログ信号ＶＤＡ４は「−ＶＲ」であり、アナログ信号ＶＤＡ２は「０」であり、アナログ信号ＶＤＡ１Ａは「０」であり、アナログ信号ＶＤＡ１Ｂは「０」であり、アナログ出力信号ＶＯはＶＯ＝４×ＶＩＮ＋４×ＶＲである。
【０４１７】
従って、ＡＤＣセル４００の入出力特性は、図２０（Ｂ）に示すように、＋１５／１６≦ＶＩＮ／ＶＲ≦＋１ではＶＯ＝４×ＶＩＮ−４×ＶＲ、＋１３／１６≦ＶＩＮ／ＶＲ＜＋１５／１６ではＶＯ＝４×ＶＩＮ−３．５×ＶＲ、＋１１／１５≦ＶＩＮ／ＶＲ＜＋１３／１６ではＶＯ＝４×ＶＩＮ−３×ＶＲである。
【０４１８】
また、＋９／１６≦ＶＩＮ／ＶＲ＜＋１１／１６ではＶＯ＝４×ＶＩＮ−２．５×ＶＲ、＋７／１６≦ＶＩＮ／ＶＲ＜＋９／１６ではＶＯ＝４×ＶＩＮ−２×ＶＲ、＋５／１６≦ＶＩＮ／ＶＲ＜＋７／１６ではＶＯ＝４×ＶＩＮ−１．５×ＶＲである。
【０４１９】
また、＋３／１６≦ＶＩＮ／ＶＲ＜＋５／１６ではＶＯ＝４×ＶＩＮ−ＶＲ、＋１／１６≦ＶＩＮ／ＶＲ＜＋３／１６ではＶＯ＝４×ＶＩＮ−０．５×ＶＲ、−１／１６≦ＶＩＮ／ＶＲ＜＋１／１６ではＶＯ＝４×ＶＩＮである。
【０４２０】
また、−３／１６≦ＶＩＮ／ＶＲ＜−１／１６ではＶＯ＝４×ＶＩＮ＋０．５×ＶＲ、−５／１６≦ＶＩＮ／ＶＲ＜−３／１６ではＶＯ＝４×ＶＩＮ＋ＶＲ、−７／１６≦ＶＩＮ／ＶＲ＜−５／１６ではＶＯ＝４×ＶＩＮ＋１．５×ＶＲである。
【０４２１】
また、−９／１６≦ＶＩＮ／ＶＲ＜−７／１６ではＶＯ＝４×ＶＩＮ＋２×ＶＲ、−１１／１６≦ＶＩＮ／ＶＲ＜−９／１６ではＶＯ＝４×ＶＩＮ＋２．５×ＶＲ、−１３／１６≦ＶＩＮ／ＶＲ＜−１１／１６ではＶＯ＝４×ＶＩＮ＋３×ＶＲである。
【０４２２】
また、−１５／１６≦ＶＩＮ／ＶＲ＜−１３／１６ではＶＯ＝４×ＶＩＮ＋３．５×ＶＲ、−１≦ＶＩＮ／ＶＲ≦−１５／１６ではＶＯ＝４×ＶＩＮ＋４×ＶＲである。
【０４２３】
図２１（Ａ）、（Ｂ）は、実施の形態の３ｂのＡＤＣセル３００（図１７（Ａ）参照）と４ｂのＡＤＣセル４００（図１９（Ａ）参照）を示す図である。図２１（Ａ），（Ｂ）では、ＡＤＣセル３００、４００を簡略化してブロックで示す。
【０４２４】
図２１（Ａ）に示すＡＤＣセル３００の信号増幅率ｍは４（ｍ＝４）である。ＡＤＣセル３００は、３ｂのＭＤＡＣ３１０、ＤＡＣ３２１、３２２、３２３、オペアンプ２００Ａ、及びＤＡＣ３５０を含む。オペアンプ２００Ａの電流比ＫａはＫａ＝１／２である。
【０４２５】
図２１（Ｂ）に示すＡＤＣセル４００の信号増幅率ｍは４（ｍ＝４）である。ＡＤＣセル４００は、４ｂのＭＤＡＣ４１０、ＤＡＣ４２１、４２２、４２３、４２４、オペアンプ２００Ａ、及びＤＡＣ４５０を含む。図２１（Ｂ）に示すオペアンプ２００Ａの電流比ＫａはＫａ＝１／４である。
【０４２６】
図２２は、実施の形態の３ｂのＡＤＣセル３００（図１７（Ａ）参照）と４ｂのＡＤＣセル４００（図１９（Ａ）参照）の入出力特性と、アナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性とを示す図である。
【０４２７】
図２２（Ａ）は、実施の形態の３ｂのＭＤＡＣ３１０の入出力特性であり、図２２（Ｂ）は実施の形態の３ｂのＭＤＡＣ３１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。図２２（Ｃ）は、実施の形態の４ｂのＭＤＡＣ４１０の入出力特性であり、図２２（Ｄ）は実施の形態の４ｂのＭＤＡＣ４１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。
【０４２８】
また、図２２（Ａ）及び（Ｂ）に示す特性は、アナログ入力信号ＶＩＮ（ピーク・トゥー・ピーク）が１．２Ｖ、オペアンプ２００Ａの出力電流Ｉｏｕｔとの電流比Ｋａ（＝Ｉｏｕｔ／Ｉｄｉｆｆ）が１／２、オペアンプ２００Ａに含まれるすべてのトランジスタのオーバードライブ電圧Ｖｏｄは０．１５Ｖという前提条件の下で得た。ＶＩＮ＝１．２Ｖ（ピーク・トゥー・ピーク）は、±０．６Ｖであるため、オーバードライブ電圧Ｖｏｄの４倍という条件である。
【０４２９】
また、図２２（Ｃ）及び（Ｄ）に示す特性は、アナログ入力信号ＶＩＮ（ピーク・トゥー・ピーク）が１．２Ｖ、オペアンプ２００Ａの出力電流Ｉｏｕｔとの電流比Ｋａ（＝Ｉｏｕｔ／Ｉｄｉｆｆ）が１／４、オペアンプ２００Ａに含まれるすべてのトランジスタのオーバードライブ電圧Ｖｏｄは０．１５Ｖという前提条件の下で得た。ＶＩＮ＝１．２Ｖ（ピーク・トゥー・ピーク）は、±０．６Ｖであるため、オーバードライブ電圧Ｖｏｄの４倍という条件である。
【０４３０】
また、実施の形態の３ｂのＭＤＡＣ３１０では、信号増幅率ｍ＝４、ＤＡＣ３５０は３ｂ、２Ｎｂ／ｍ＝３、帰還量β＝１／５、入出力範囲（ＶＯＦ／ＶＩＮＦ）＝１／２、｜ΔＶＩＡ／２Ｖｏｄ｜の最大値は１／２に設定した。なお、ＮｂはＤＡＣ４５０のビット数であり、ここでは３である。
【０４３１】
また、実施の形態の４ｂのＭＤＡＣ４１０では、信号増幅率ｍ＝４、ＤＡＣ４５０は４ｂ、２Ｎｂ／ｍ＝４、帰還量β＝１／５、入出力範囲（ＶＯＦ／ＶＩＮＦ）＝１／４、｜ΔＶＩＡ／２Ｖｏｄ｜の最大値は１／４に設定した。なお、ＮｂはＤＡＣ４５０のビット数であり、ここでは４である。
【０４３２】
図２２（Ａ）に示すように、実施の形態の３ｂのＭＤＡＣ３００の入出力特性は、アナログ出力信号ＶＯが初期値（ｔ＝０）の場合は、破線で示す特性になる。また、アナログ出力信号ＶＯが収束値（ｔ＝∞）の場合は、実線で示す特性になる。なお、初期値（ｔ＝０）とは、ＭＤＡＣ３００でアナログ演算を行うために、キャパシタ３１１、３１２、３１３、３１４をオペアンプ２００Ａに接続した時点（ｔ＝０）の値をいう。また、収束値（ｔ＝∞）とは、キャパシタ３１１、３１２、３１３、３１４をオペアンプ２００Ａに接続した後に十分な時間が経過して最終的に得られる値である。
【０４３３】
図２２（Ａ）に示す特性は、図１８（Ｂ）に示す特性の縦軸及び横軸の値をＶＲ倍した特性である。
【０４３４】
また、図２２（Ｂ）では、Ｋａ＝１／２であるため、｜ΔＶＩＡ／２Ｖｏｄ｜≦１／２であれば線形領域であり、ΔＶＩＡ／２Ｖｏｄ＜−１／２の領域と、１／２＜ΔＶＩＡ／２Ｖｏｄの領域は、ＳＲ領域である。
【０４３５】
図２２（Ｂ）に示すように、実施の形態の３ｂのＭＤＡＣ３１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性は、ΔＶＩＡ（ｔ＝∞）／２Ｖｏｄは０であり、ΔＶＩＡ（ｔ＝０）／２Ｖｏｄは、破線で示すように、−０．６≦ＶＩＮ≦−６の範囲で−０．５以下である。
【０４３６】
従って、−０．６≦ＶＩＮ≦−０．６のすべて範囲で、線形領域に収まっている。
【０４３７】
図２２（Ｃ）に示すように、実施の形態の４ｂのＭＤＡＣ４１０の入出力特性は、アナログ出力信号ＶＯが初期値（ｔ＝０）の場合は、破線で示す特性になる。また、アナログ出力信号ＶＯが収束値（ｔ＝∞）の場合は、実線で示す特性になる。なお、初期値（ｔ＝０）とは、ＭＤＡＣ４１０でアナログ演算を行うために、キャパシタ４１１、４１２、４１３、４１４、４１５をオペアンプ２００Ａに接続した時点（ｔ＝０）の値をいう。また、収束値（ｔ＝∞）とは、キャパシタ４１１、４１２、４１３、４１４、４１５をオペアンプ２００Ａに接続した後に十分な時間が経過して最終的に得られる値である。
【０４３８】
図２２（Ｃ）に示す特性は、図２０（Ｂ）に示す特性の縦軸及び横軸の値をＶＲ倍した特性である。
【０４３９】
また、図２２（Ｄ）では、Ｋａ＝１／４であるため、｜ΔＶＩＡ／２Ｖｏｄ｜≦１／４であれば線形領域であり、ΔＶＩＡ／２Ｖｏｄ＜−１／４の領域と、１／４＜ΔＶＩＡ／２Ｖｏｄの領域は、ＳＲ領域である。
【０４４０】
図２２（Ｄ）に示すように、実施の形態の４ｂのＭＤＡＣ４１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性は、ΔＶＩＡ（ｔ＝∞）／２Ｖｏｄは０であり、ΔＶＩＡ（ｔ＝０）／２Ｖｏｄは、破線で示すように、−０．６≦ＶＩＮ≦−６の範囲で−０．２５（−１／４）以下である。
【０４４１】
従って、−０．６≦ＶＩＮ≦−６のすべて範囲で、線形領域に収まっている。
【０４４２】
以上、実施の形態によれば、条件１及び２を満たすように、出力段２３０のＰＭＯＳＦＥＴ２３１、２３２のサイズを小さくすることにより、出力段の寄生容量を小さくして演算速度を向上させるとともに、動作領域を線形領域に納めることによって動作の安定性を確保したオペアンプ２００Ａ（及び２００Ｃ〜２００Ｄ）を提供することができる。
【０４４３】
条件１及び２は次の通りである。
（条件１）  Ｋａ（＝Ｉｏｕｔ／Ｉｄｉｆｆ）＜１
（条件２）  Ｍａｘ．（｜ΔＶＩＡ／２Ｖｏｄ｜）≦Ｋａ＜１
実施の形態のオペアンプ２００Ａ〜２００Ｄは、コンダクタンスｇｍを維持しつつ，増幅率に反比例して寄生容量Ｃｐｏを低減することができるため、アナログ値をデジタル値に変換するアナログ演算回路に好適である。特に、微少な入力電圧をデジタル変換するアナログ演算回路に好適である。
【０４４４】
従って、実施の形態のオペアンプ２００Ａ〜２００Ｄは、ＭＤＡＣ３１０、４１０に好適であるが、ＭＤＡＣ３１０、４１０に限らず、アナログ値をデジタル値に変換するアナログ演算回路に適用することができる。
【０４４５】
以上、実施の形態によれば、出力段のサイズを小さくして、動作の安定性を確保したオペアンプ２００Ａ〜２００Ｄを提供することができる。
【０４４６】
最後に、実施の形態のオペアンプ２００Ａ〜２００Ｄ及びＭＤＡＣ３１０、４１０の効果を比較例のオペアンプ７４及びＭＤＡＣ７０Ａ及び９０Ａと比較する。
【０４４７】
図２３は、実施の形態のオペアンプ２００Ａ〜２００Ｄ及びＭＤＡＣ３１０、４１０と、比較例のオペアンプ７４及びＭＤＡＣ７０Ａ及び９０Ａとの比較結果を表形式で示す図である。
【０４４８】
ここでは、多ビット化を図った実施の形態のＭＤＡＣ３１０、４１０と、多ビット化を図った比較例のＭＤＡＣ９０Ａとを比較するが、参考用に比較例の１．５ｂのＭＤＡＣ７０Ａの結果も示す。また、実施の形態のＭＤＡＣ３１０、４１０に用いるオペアンプ２００Ａと、比較例のＭＤＡＣ７０Ａ、９０Ａに用いるオペアンプ７４とを比較する。
【０４４９】
図２３に示すように、比較例のＭＤＡＣ７０Ａ及び９０Ａの信号増幅率ｍは、それぞれ、ｍ＝２、ｍ＝４である。これに対して、実施の形態のＭＤＡＣ３１０、４１０の信号増幅率ｍは、ともにｍ＝４である。
【０４５０】
また、比較例のＭＤＡＣ７０Ａ及び９０Ａの帰還量βは、それぞれ、β＝１／３、１／５である。これに対して、実施の形態のＭＤＡＣ３１０、４１０の帰還量βは、ともにβ＝１／５である。
【０４５１】
このように、多ビット化を図った実施の形態のＭＤＡＣ３１０、４１０と、多ビット化を図った比較例のＭＤＡＣ９０Ａとは、信号増幅率ｍと帰還量βが等しい。以下、このような条件で比較を行う。
【０４５２】
図２３に示すように、比較例のＭＤＡＣ７０Ａ及び９０ＡとＡＤＣ５０Ａ，５０Ｂのビット数は、それぞれ、１．５ｂと２．５ｂである。Ｎｂを１．５とすると２Ｎｂ／ｍ＝１．４であり、Ｎｂを２．５とすると２Ｎｂ／ｍ＝１．４である。
【０４５３】
これに対して、実施の形態のＭＤＡＣ３１０、４１０とオペアンプ２００Ａ〜２００Ｄのビット数は、それぞれ、３ｂと４ｂである。Ｎｂを３とすると２Ｎｂ／ｍ＝２であり、Ｎｂを４とすると２Ｎｂ／ｍ＝４である。
【０４５４】
以上のように、実施の形態では、比較例に対してビット数が増大されている。
【０４５５】
また、比較例のＭＤＡＣ７０Ａ及び９０Ａの出力範囲（ＶＯＦＳ／ＶＩＦＳ）は、それぞれ、１であり、実施の形態のＭＤＡＣ３１０、４１０の出力範囲（ＶＯＦＳ／ＶＩＦＳ）は、それぞれ、１／２、１／４である。このように、実施の形態では、出力範囲が限られている。なお、ＶＯＦＳはＭＤＡＣの出力電圧のフルスケール（ＦＳ）の値であり、ＶＩＦＳはＭＤＡＣの入力電圧のフルスケール（ＦＳ）の値である。
【０４５６】
比較例のＭＤＡＣ７０Ａに含まれるオペアンプ７４の入力範囲は、絶対値で２以下であり、比較例のＭＤＡＣ９０Ａに含まれるオペアンプ７４の入力範囲は、絶対値で１以下である。
【０４５７】
これに対して、実施の形態のＭＤＡＣ３１０に含まれるオペアンプ２００Ａの入力範囲は、絶対値で１／２以下であり、実施の形態のＭＤＡＣ４１０に含まれるオペアンプ２００Ａの入力範囲は、絶対値で１／４以下である。
【０４５８】
また、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４における差動電流Ｉｄｉｆｆに対する出力電流Ｉｏｕｔの電流比Ｋａ（Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ）は、Ｋａ＝１である。比較例の場合は、差動段の一対のトランジスタの一方にカットオフが生じることを抑制するために、Ｋａ≧１に設定している。従って、Ｋａ＝１は、比較例のオペアンプ７４における電流比の最小値である。
【０４５９】
これに対して、実施の形態のＭＤＡＣ３１０、４１０に含まれるオペアンプ２００Ａの電流比Ｋａは、それぞれ、Ｋａ＝１／２、１／４であり、比較例に比べて出力段２３０のＰＭＯＳＦＥＴのサイズが１／２、１／４に低減されていることが分かる。
【０４６０】
なお、比較例のＭＤＡＣ７０Ａに用いるオペアンプ７４における差動電流Ｉｄｉｆｆに対する出力電流Ｉｏｕｔの電流比ＫａはＫａ＝１である。
【０４６１】
また、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏを１とすると、実施の形態のＭＤＡＣ３１０、４１０に含まれるオペアンプ２００Ａの寄生容量Ｃｐｏは、それぞれ、１／２、１／４である。寄生容量Ｃｐｏは、電流比Ｋａに比例する。
【０４６２】
これは、実施の形態のＭＤＡＣ３１０では比較例のＭＤＡＣ９０Ａに比べて５０％の削減が達成されたことを意味しており、実施の形態のＭＤＡＣ４１０では７５％の削減が達成されたことを意味する。
【０４６３】
なお、比較例のＭＤＡＣ７０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏは、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏと同一である。
【０４６４】
また、アナログ演算速度については、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏに起因する遅延時間を１とすると、実施の形態のＭＤＡＣ３１０、４１０に含まれるオペアンプ２００Ａの寄生容量Ｃｐｏに起因する遅延時間は、それぞれ、１／２、１／４である。寄生容量Ｃｐｏに起因する遅延時間は、寄生容量Ｃｐｏ／帰還量β（Ｃｐｏ／β）に比例する。
【０４６５】
これは、実施の形態のＭＤＡＣ３１０では比較例のＭＤＡＣ９０Ａに比べて寄生容量Ｃｐｏに起因する遅延時間が５０％削減されたことを意味しており、実施の形態のＭＤＡＣ４１０では７５％削減されたことを意味する。
【０４６６】
なお、比較例のＭＤＡＣ７０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏに起因する遅延時間は３／５であり、比較例のＭＤＡＣ９０Ａに比べて寄生容量Ｃｐｏに起因する遅延時間よりも４０％少ない値である。このため、実施の形態のＭＤＡＣ３１０、４１０に含まれるオペアンプ２００Ａの寄生容量Ｃｐｏに起因する遅延時間は、比較例のＭＤＡＣ７０Ａに用いるオペアンプ７４の寄生容量Ｃｐｏに起因する遅延時間よりも低減されていることが分かる。
【０４６７】
また、オペアンプの出力電流Ｉａｍｐとオペアンプの面積は、（１＋Ｋａ）に比例する。ここで、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４の出力電流Ｉａｍｐと面積を１とする。
【０４６８】
実施の形態のＭＤＡＣ３１０、４１０に含まれるオペアンプ２００Ａの出力電流Ｉａｍｐと面積は、それぞれ、３／４、５／８である。これは、それぞれ、２５％の削減と、３７％の削減が達成されたことを意味する。
【０４６９】
なお、比較例のＭＤＡＣ７０Ａに用いるオペアンプ７４の出力電流Ｉａｍｐと面積は、比較例のＭＤＡＣ９０Ａに用いるオペアンプ７４の出力電流Ｉａｍｐと面積と同一である。
【０４７０】
以上のように、実施の形態によれば、条件１及び２に従って出力段２３０のトランジスタのサイズを小さくすることにより、入出力範囲を制限することにより、比較例の２．５ｂのように多ビット化した場合に比べて、寄生容量Ｃｐｏに起因する遅延時間は、１／２又は１／４に低減される。また、オペアンプの出力電流と面積（サイズ）は、３／４又は５／８に低減される。
【０４７１】
従って、実施の形態によれば、条件１及び２を満たすように、出力段２３０のＰＭＯＳＦＥＴ２３１、２３２のサイズを小さくすることにより、出力段の寄生容量を小さくして演算速度を向上させるとともに、動作領域を線形領域に納めることによって動作の安定性を確保したオペアンプ２００Ａ（及び２００Ｃ〜２００Ｄ）を提供することができる。
【０４７２】
フォールデッドカスコード型のオペアンプ２００Ａ〜２００Ｄは、回路構成がシンプルであるため位相補償容量が不要で高速化に適している。このため、出力段２３０のサイズを低減して演算速度の高速化を図ることは、非常に有意義である。
【０４７３】
また、プロセスの微細化に伴い、低電圧動作で高精度のＡＤＣセルを如何に小面積・低電力で実現するかは、大きな課題となっている。このため、出力段２３０のサイズを小型化したコンパレータ２００Ａを含むＡＤＣセル３００、４００は、このような小面積化・低電力化へのニーズに応えられるものである。
【０４７４】
また、実施の形態のコンパレータ２００Ａは、上述の条件１及び２を満足するように出力段２３０を構築することにより、スルーレート領域での動作を避けることができ、線形領域で安定的に動作を行うことができ、さらに演算処理速度の高速化を図ることができる。
【０４７５】
また、高速変換レートのＡＤＣには，パイプラインＡＤＣ方式は非常に有効であるため、実施の形態のＡＤＣセル３００、４００をパイプライン状に接続することにより、高速変換レートを有するパイプライン型のＡＤＣを提供することができる。
【０４７６】
また、近年，デジタルＡＶシステムやワイヤレス通信の急成長に伴い、高速（≧３０ＭＳｐｓ）・高精度（≧１０ｂｉｔ）・低電力のＡＤ変換器（ＡＤＣ）が益々重要になっている。システムの小型化や低価格に対応するために、微細化ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセス（≦１３０ｎｍ）を使用してアナログ回路とデジタル回路をワンチップに搭載したＳＯＣ（System On a Chip）が強く求められている。微細化ＣＭＯＳプロセスでは、低電圧化（≦１．２Ｖ）が必須になる。
【０４７７】
デジタル回路では低電圧化の恩恵は大きいが、アナログ回路では信号振幅が減少するために高精度・低電力・小面積化が困難となり、低電圧化で高精度のアナログ設計技術が益々重要となっている。パイプラインＡＤＣにおいても同様である。
【０４７８】
このため、出力段２３０のサイズを低減して演算速度の高速化を図った実施の形態のコンパレータ２００Ａは、これらのニーズに対応できる。
【０４７９】
また、ＭＤＡＣで、単純に条件２を満たすようにアナログ入力信号ＶＩＮを小さくすると、信号電力は、アナログ入力信号の二乗（ＶＩＮ２）に比例して小さくなる。変換精度であるＳＮ比を確保するためには、熱雑音（ｋＴ／Ｃ）を小さくする必要が生じ、結果として容量群をアナログ入力信号の二乗（ＶＩＮ２）に比例して大きくする必要が生じる。このことは，ＭＤＡＣの容量素子の出力容量（ＣＬ１）に起因する遅延時間（ＴＣＬ１）の増大をもたらす。
【０４８０】
このため、本実施の形態では、条件１で出力段２３０のＰＭＯＳＦＥＴ２３１、２３２のサイズ（ゲート幅、ゲート長）を小さくするとともに、条件２でオペアンプ２００Ａを線形領域で動作させることにより、寄生容量Ｃｐｏを低減して、演算速度の向上を図っている。
【０４８１】
最後に、図２４を用いて、実施の形態のＡＤＣセル３００をステージ１（ＳＴＧ−１）として用いた場合のステージ２（ＳＴＧ−２）のＡＤＣセル５００について説明する。
【０４８２】
図２４は、実施の形態のＡＤＣセル３００の適用例を示す図である。図２４（Ａ）は回路構成を示す図、図２４（Ｂ）は実施の形態の３ｂのＭＤＡＣ３１０の入出力特性であり、図２４（Ｃ）は実施の形態の３ｂのＭＤＡＣ３１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。また、図２４（Ｄ）はＡＤＣセル３０の後段に接続されるＡＤＣセル５００に含まれる２ｂのＭＤＡＣ５１０の入出力特性であり、図２４（Ｅ）は２ｂのＭＤＡＣ５１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性である。
【０４８３】
図２４（Ａ）に示すように、ＡＤＣセル３００の出力端子３００Ｂには、ＡＤＣセル５００の入力端子５００Ａが接続されている。ＡＤＣセル５００は、２ｂ（２ビット）のＭＤＡＣ５１０、２ｂのＤＡＣ５２０、２ｂのＡＤＣ５５０、及びオペアンプ２００Ａを含む。
【０４８４】
図２４（Ｂ）に示すように、ＭＤＡＣ３１０の入力範囲（ＶＩＮ範囲）は、−０．６Ｖ〜＋０．６Ｖであり、出力範囲（ＶＯ）は−０．３Ｖ〜＋０．３Ｖである。これは、図２２（Ａ）に示した特性と同一である。入力範囲（−０．６Ｖ≦ＶＩＮ≦＋０．６Ｖ）で出力範囲（−０．３Ｖ≦ＶＯ≦＋０．３Ｖ）を得るには、３ｂのコンパレータ（ＣＯＭＰ（３ｂ））が必要である。
【０４８５】
また、図２４（Ｃ）に示すように、ＭＤＡＣ３１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄは、入力範囲（ＶＩＮ範囲）が−０．６Ｖ〜＋０．６Ｖであり、ΔＶＩＡ／２Ｖｏｄは、−０．５〜＋０．５Ｖである。入力範囲（−０．６Ｖ≦ＶＩＮ≦＋０．６Ｖ）で出力範囲（−０．５Ｖ≦ΔＶＩＡ／２Ｖｏｄ≦＋０．５Ｖ）を得るには、３ｂのコンパレータ（ＣＯＭＰ（３ｂ））が必要である。
【０４８６】
このように、ステージ１（ＳＴＧ−１）のＡＤＣセル３００では、出力範囲（ＶＯ）が−０．３Ｖ〜＋０．３Ｖに限られる。
【０４８７】
そして、この出力は、ＡＤＣセル３００の出力端子３００Ｂから、ＡＤＣセル５００の入力端子５００Ａに入力される。
【０４８８】
従って、ＡＤＣセル５００に含まれる２ｂのＭＤＡＣ５１０の入出力特性は、図２４（Ｄ）に示すように、入力範囲（ＶＩＮ範囲）が−０．３Ｖ〜＋０．３Ｖが限られるため、２ｂのコンパレータを用いて入力範囲（ＶＩＮ範囲）が−０．３Ｖ〜＋０．３Ｖを変換すればよく、入力範囲が−０．３Ｖ＜ＶＩＮと、＋０．３Ｖ＜ＶＩＮについては考慮する必要がない。これは、ＡＤＣセル５００への入力範囲（ＶＩＮ範囲）が−０．３Ｖ〜＋０．３Ｖが限られるためである。
【０４８９】
従って、図２４（Ｅ）に示すように、ＭＤＡＣ５１０のアナログ入力信号ＶＩＮに対するΔＶＩＡ／２Ｖｏｄの特性においても、入力範囲は−０．３Ｖ≦ΔＶＩＡ／２Ｖｏｄ≦＋０．３Ｖに限られ、この範囲内では線形領域となる。
【０４９０】
以上より、実施の形態のＡＤＣセル３００の後段に接続するステージ２（ＳＴＧ−２）のＡＤＣセル５００は、２ｂ（２ビット）のＭＤＡＣ５１０、２ｂのＤＡＣ５２０、２ｂのＡＤＣ５５０、及びオペアンプ２００Ａを含む構成で足りる。
【０４９１】
以上、本発明の例示的な実施の形態のオペアンプ、アナログ演算回路、及び、アナログデジタルコンバータについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
フォールデッドカスコード型のオペアンプであって、
一定の電流を出力する定電流源と、
前記定電流源に接続され、反転入力端子と非反転入力端子とに入力される電圧の差に応じて、前記定電流源の出力電流のうちの一部を差動電流として出力する差動入力段と、
前記定電流源に対して前記差動入力段と並列に接続され、前記定電流源の出力電流から前記差動電流を引いた残りの電流を出力段電流として出力する出力段と
を含み、
前記差動入力段の入力電圧差をΔＶ、前記差動電流をＩｄｉｆｆ、前記出力段電流をＩｏｕｔ、前記差動入力段の入力トランジスタのオーバードライブ電圧をＶｏｄとすると、前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１、かつ、|ΔＶ／２Ｖｏｄ|＜１を満たす、オペアンプ。
（付記２）
前記出力段は、Ｋａ＝Ｉｏｕｔ／Ｉｄｉｆｆ＜１を満たすように、前記差動入力端の入力トランジスタのサイズに対するサイズが決められたトランジスタを有する、付記１記載のオペアンプ。
（付記３）
|ΔＶ／２Ｖｏｄ|≦Ｋａを満たす、付記１又は２記載のオペアンプ。
（付記４）
付記３記載のオペアンプと、
前記オペアンプの帰還素子と、
入力側にアナログ信号が入力し、出力側が前記オペアンプの入力端子に接続される入力素子と
を含む、アナログ演算回路。
（付記５）
アナログ信号をデジタル信号に変換するＡＤ変換素子と、
前記ＡＤ変換素子の出力を基準電圧と比較する、付記１乃至３のいずれか一項記載のオペアンプと
を含む、アナログ演算回路。
（付記６）
付記１乃至３のいずれか一項記載のオペアンプを有するＭＤＡＣと、
前記ＭＤＡＣへのアナログ入力信号をデジタル変換するＡＤＣと
を含む、ＡＤＣセル。
(付記７)
付記６記載のＡＤＣセルが複数パイプライン状に接続される、パイプラインＡＤＣ。
【符号の説明】
【０４９２】
１１０  定電流源
１２０  差動入力段
２００Ａ〜２００Ｄ  オペアンプ
２３０  出力段
２３１、２３２  ＰＭＯＳＦＥＴ
３００、４００  ＡＤＣセル
３１０、４１０  ＭＤＡＣ
３５０、４５０  ＡＤＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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