(57)【要約】【課題】通信ノードが増減した場合でもより柔軟に対応して、同期クロック信号のデューティを補正できるクロック信号出力回路を提供する。【解決手段】入力Ｌｏｗ幅カウンタ５が、クロック信号線１に出力された同期クロック信号のローレベルデューティを検出すると、ＤＵＴＹ演算器６は、検出されたデューティと、ＤＵＴＹ設定レジスタ７に設定されている期待値との差を演算する。そして、ボーレートジェネレータ１０は、前記デューティの差に応じてクロック信号線１に出力する同期クロック信号のデューティを補正する。【選択図】図１
2013143683.tif 000002
【特許請求の範囲】
【請求項１】
プルアップされたクロック信号線を含む通信バスを介して接続される通信ノードに搭載され、前記クロック信号線にオープンドレイン又はオープンコレクタ形式で接続される駆動用スイッチング素子を介して、通信に使用する同期クロック信号を出力するクロック信号出力回路において、
前記クロック信号線に出力された同期クロック信号のデューティを検出するデューティ検出手段と、
前記検出されたデューティと、予め保持している期待値との差を演算するデューティ差演算手段と、
前記デューティの差に応じて、前記クロック信号線に出力する同期クロック信号のデューティを補正するデューティ補正手段とを備えることを特徴とするクロック信号出力回路。
【請求項２】
前記デューティ検出手段は、前記クロック信号線に出力された同期クロック信号のエッジ間隔をカウントするカウンタで構成され、
前記デューティ差演算手段は、前記デューティの期待値が設定される期待値レジスタを備え、前記期待値と前記エッジ間隔のカウント値との差を演算し、
前記デューティ補正手段は、前記期待値に前記差を加算した値に基づいて、同期クロック信号のデューティを設定するクロックジェネレータで構成され、
前記駆動用スイッチング素子は、前記クロックジェネレータの出力信号に基づいてスイッチング制御されることを特徴とする請求項１記載のクロック信号出力回路。
【請求項３】
前記期待値レジスタの値と、前記加算値との何れか一方を選択して前記クロックジェネレータに出力するセレクタと、
前記セレクタの入力切り替えを行うための選択レジスタとを備えたことを特徴とする請求項２記載のクロック信号出力回路。
【請求項４】
一端が電源に接続される電源側スイッチング素子と、
一端が前記電源側スイッチング素子の他端に接続され、他端が前記クロック信号線に接続される信号線側スイッチング素子と、
前記電源側，前記信号線側スイッチング素子の共通接続点とグランドとの間に接続され、前記通信バスに接続される通信ノードの数が最大となった場合に想定される、前記クロック信号線の最大容量以上の容量に設定されるコンデンサとを備え、
前記駆動用スイッチング素子がターンオフすると、前記信号線側スイッチング素子を所定期間だけオンさせて前記コンデンサに充電された電荷を放電させ、前記信号線側スイッチング素子がオフしている期間内に前記電源側スイッチング素子をオンさせて前記コンデンサを充電することを特徴とする請求項１ないし３の何れかに記載のクロック信号出力回路。
【請求項５】
プルアップされたクロック信号線を含む通信バスを介して接続される通信ノードに搭載され、前記クロック信号線にオープンドレイン又はオープンコレクタ形式で接続される駆動用スイッチング素子を介して、通信に使用する同期クロック信号を出力するクロック信号出力回路において、
一端が電源に接続される電源側スイッチング素子と、
一端が前記電源側スイッチング素子の他端に接続され、他端が前記クロック信号線に接続される信号線側スイッチング素子と、
前記電源側，前記信号線側スイッチング素子の共通接続点とグランドとの間に接続され、前記通信バスに接続される通信ノードの数が最大となった場合に想定される、前記クロック信号線の最大容量以上の容量に設定されるコンデンサとを備え、
前記駆動用スイッチング素子がターンオフすると、前記信号線側スイッチング素子を所定期間だけオンさせて前記コンデンサに充電された電荷を放電させ、前記信号線側スイッチング素子がオフしている期間内に前記電源側スイッチング素子をオンさせて前記コンデンサを充電することを特徴とするクロック信号出力回路。
【請求項６】
前記駆動用スイッチング素子がターンオフした時点を基準として、前記信号線側スイッチング素子をターンオンさせるタイミングを調整するタイミング調整手段を備えることを特徴とする請求項４又は５記載のクロック信号出力回路。
【請求項７】
前記タイミング調整手段は、
複数の遅延素子からなる直列回路と、
前記複数の遅延素子の出力端子を介して入力される信号の何れかを選択して、前記信号線側スイッチング素子をターンオンさせる信号として出力するタイミングセレクタと、
このセレクタの入力切り替えを行うためのタイミング選択レジスタとで構成され、
前記直列回路の入力端子に、前記駆動用スイッチング素子の導通制御信号が入力されることを特徴とする請求項６記載のクロック信号出力回路。
【請求項８】
前記信号線側スイッチング素子のオン期間を調整するオン期間調整手段を備えることを特徴とする請求項７記載のクロック信号出力回路。
【請求項９】
前記オン期間調整手段は、
複数の遅延素子からなる直列回路と、
前記複数の遅延素子の出力端子を介して入力される信号の何れかを選択して、前記信号線側スイッチング素子のオン期間を決定する信号として出力するオン期間セレクタと、
このセレクタの入力切り替えを行うためのオン期間選択レジスタとで構成され、
前記直列回路の入力端子に、前記タイミング調整手段のタイミングセレクタを介して出力される信号が入力されることを特徴とする請求項８記載のクロック信号出力回路。
【請求項１０】
前記コンデンサの容量を変更する容量変更手段を備えることを特徴とする請求項４ないし９の何れかに記載のクロック信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プルアップされたクロック信号線を含む通信バスを介して接続される通信ノードに搭載され、クロック信号線にオープンドレイン又はオープンコレクタ形式で接続される駆動用スイッチング素子を介して、通信に使用する同期クロック信号を出力するクロック信号出力回路に関する。
【背景技術】
【０００２】
通信バスにクロック信号線を含み、送信を開始する通信ノードがクロック信号を出力し、前記クロック信号に同期して通信を行う方式がある。このような方式では、クロック信号線はプルアップされており、各通信ノードは、オープンドレイン又はオープンコレクタ形式で接続される駆動用スイッチング素子を介して、自身がマスタとなる場合に同期クロック信号を出力する。そして、通信バスに接続される通信ノードの数が増加するとクロック信号線に付帯する容量も大きくなるため、プルアップ抵抗との時定数によりクロック信号波形になまりが発生し、通信速度が低下する場合がある。
【０００３】
このような問題に対処するため、例えば特許文献１には、クロック信号線に断続可能なプルアップ抵抗を備え、抵抗値を変化させることでクロック信号のレベル変化速度を調節する構成が開示されている。また、非特許文献１には、電流ソースのプルアップ回路を備え、クロック信号のハイレベル遷移を高速化する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２４２７６５号公報
【非特許文献】
【０００５】
【非特許文献１】フィリップス社，Ｉ２Ｃバス仕様書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１や非特許文献１の技術では、調整できる範囲が限られているため、実際に通信ノードが増減した場合に柔軟に対応できない。また、通信に衝突が発生すると、バス上に過電流が流れることがあるため、その場合の対処も含めると、高度なプルアップ制御が必要になる。更に、通信ノードがＩＣとして構成される場合には内部回路の抵抗ばらつきが比較的大きく、そのばらつきも含めた調整は一層困難となる。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、通信ノードが増減した場合でもより柔軟に対応して、同期クロック信号のデューティを補正できるクロック信号出力回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のクロック信号出力回路によれば、デューティ検出手段が、クロック信号線に出力された同期クロック信号のデューティを検出すると、デューティ差演算手段は、検出されたデューティと、予め保持しているデューティの期待値との差を演算する。そして、デューティ補正手段は、前記差に応じてクロック信号線に出力する同期クロック信号のデューティを補正する。すなわち、実際に通信を開始するためにクロック信号線に出力した同期クロック信号のデューティと、デューティの期待値との差に応じて補正を行うので、その時点におけるクロック信号線の時定数に応じて発生する同期クロック信号波形の鈍りを補正できる。
【０００９】
請求項２記載のクロック信号出力回路によれば、デューティ検出手段は、カウンタによりクロック信号線に出力された同期クロック信号のエッジ間隔をカウントし、デューティ差演算手段は、期待値レジスタに設定されている期待値と前記エッジ間隔のカウント値との差を演算する。そして、デューティ補正手段を構成するクロックジェネレータは、期待値に前記差を加算した値に基づいて同期クロック信号のデューティを設定し、オープンドレイン又はオープンコレクタ出力の駆動用スイッチング素子を、クロックジェネレータの出力信号に基づいてスイッチング制御する。したがって、駆動用スイッチング素子がスイッチングを行うことで、クロック信号線に出力される同期クロック信号のデューティが期待値に等しくなるように調整される。
【００１０】
請求項３記載のクロック信号出力回路によれば、選択レジスタに書き込み設定を行うことで、クロックジェネレータに、期待値レジスタの値と、前記加算値との何れを出力するかをセレクタにより選択できる。したがって、通信バスの状態によりデューティ補正を行う必要がない場合には、補正処理を停止させることが可能となる。
【００１１】
請求項４又は５記載のクロック信号出力回路によれば、電源側，信号線側スイッチング素子の共通接続点とグランドとの間にコンデンサを接続するが、そのコンデンサの容量は、通信バスに接続される通信ノードの数が最大となった場合に想定される、クロック信号線に付帯する最大容量以上とする。そして、駆動用スイッチング素子がターンオフすると、信号線側スイッチング素子を所定期間だけオンさせてコンデンサに充電された電荷を放電させ、信号線側スイッチング素子がオフしている期間内に電源側スイッチング素子をオンさせてコンデンサを充電する。
【００１２】
すなわち、オープンドレイン（又はコレクタ）タイプの駆動用スイッチング素子がオンしている期間はクロック信号線がローレベルとなり、駆動用スイッチング素子がターンオフすると、プルアップされているクロック信号線はハイレベル側に遷移する。その立ち上がり期間において、クロック信号線に容量が大きいコンデンサを接続すると、充電電荷はクロック信号線側に放電される。つまり、コンデンサの接続時間を長くすれば、放電期間が長くなることで同期クロック信号の立ち上がりは速くなり、接続時間を短くすれば立ち上がりは遅くなる。したがって、上記の接続時間を制御することで、同期クロック信号の立ち上がり速度を調整できる。
【００１３】
請求項６記載のクロック信号出力回路によれば、タイミング調整手段は、駆動用スイッチング素子がターンオフした時点を基準として、信号線側スイッチング素子をターンオンさせるタイミングを調整する。これにより、コンデンサの放電を開始させるタイミングを調整して、同期クロック信号の立ち上がりを加速するタイミングを調整できる。
【００１４】
請求項７記載のクロック信号出力回路によれば、複数の遅延素子からなる直列回路の入力端子に、駆動用スイッチング素子の導通制御信号を入力する。そして、タイミング選択レジスタに書き込み設定を行うことで、タイミングセレクタにより、複数の遅延素子の出力端子を介して入力される信号の何れかを選択して、信号線側スイッチング素子をターンオンさせる信号として出力することができる。
【００１５】
請求項８記載のクロック信号出力回路によれば、オン期間調整手段は、信号線側スイッチング素子のオン期間を調整する。具体的には請求項９のように、複数の遅延素子からなる直列回路の入力端子に、タイミング調整手段のタイミングセレクタを介して出力される信号を入力する。そして、オン期間選択レジスタに書き込み設定を行うことで、オン期間セレクタにより、複数の遅延素子の出力端子を介して入力される信号の何れかを選択して、信号線側スイッチング素子のオン期間を決定する信号として出力することができる。
【００１６】
請求項１０記載のクロック信号出力回路によれば、コンデンサの容量を変更する容量変更手段を備えるので、実際に使用する通信バスに接続されている通信ノードの数に応じて、容量を増減して調整することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１実施例であり、クロック信号出力回路の構成を示す図
【図２】図１下段部分の構成の動作を中心とするタイミングチャート
【図３】図１上段部分の構成の動作を中心とするタイミングチャート
【図４】第２実施例を示す図１の一部相当図
【発明を実施するための形態】
【００１８】
（第１実施例）
以下、第１実施例について図１ないし図３を参照して説明する。図１は、通信ノードとして構成されるＩＣの内部であり、クロック信号出力回路が構成されている部分を示す。クロック信号線１は、図示しない通信バスの一部をなし、プルアップ抵抗２を介してプルアップされており、ＩＣ３のクロック端子４に接続されている。クロック端子４は、入力Ｌｏｗ幅カウンタ５（デューティ検出手段）の入力端子に接続されている。
【００１９】
入力Ｌｏｗ幅カウンタ５は、クロック信号線１に出力されている同期クロック信号がローレベルを示す期間，すなわち立ち下がりエッジから立ち上がりエッジまでの間にカウント動作を行い、カウント値をＤＵＴＹ演算器６（デューティ差演算手段）に出力する。尚、入力Ｌｏｗ幅カウンタ５や、以降で説明する他の構成にも供給されている動作用クロック信号については図示を省略している。また、動作用クロック信号の周期は、同期クロック信号の周期よりも十分短く設定されている。
【００２０】
ＤＵＴＹ設定レジスタ７（期待値レジスタ，デューティ差演算手段）には、通信に使用する同期クロック信号のデューティ期待値（通常は、５０％相当値）が、例えば図示しないＣＰＵ或いはマイクロコンピュータ等の制御回路により書き込み設定され、そのレジスタ値は、ＤＵＴＹ演算器６及びセレクタ８に入力される。
ＤＵＴＹ演算器６は、入力Ｌｏｗ幅カウンタ５より与えられるカウンタ値と上記レジスタ値（期待値）との差を求め、期待値に差を加えた結果をセレクタ８に出力する。セレクタ８は、ＤＵＴＹ自動演算選択レジスタ９に設定されたレジスタ値に応じて、ＤＵＴＹ演算器６からの出力と、ＤＵＴＹ設定レジスタ７のレジスタ値との何れか一方を選択してボーレートジェネレータ１０（クロックジェネレータ，デューティ補正手段）に出力する。
【００２１】
ボーレートジェネレータ１０は、動作クロック信号に基づいて動作し、セレクタ８を介して入力される設定値をローレベルパルス幅とするクロック信号を、ＰチャネルＭＯＳＦＥＴ１１及びＮチャネルＭＯＳＦＥＴ１２で構成されるプリバッファのゲートに駆動信号として出力する。ＰチャネルＭＯＳＦＥＴ１１及びＮチャネルＭＯＳＦＥＴ１２のソースは、夫々電源及びグランドに接続され、ドレインは共通に次段のＮチャネルＭＯＳＦＥＴ１３（駆動用スイッチング素子）のゲートに接続されている。ＮチャネルＭＯＳＦＥＴ１３のドレインはクロック端子４に接続されており、ソースはグランドに接続されている。
【００２２】
タイミング調整回路１４（タイミング調整手段）は、直列回路１５，セレクタ１６（タイミングセレクタ）及びチャージ開始時間選択レジスタ１７（タイミング選択レジスタ）で構成されている。直列回路１５は、複数個のバッファ１５ａ（遅延素子）が直列に接続されて構成されており、直列回路１５の入力端子は、ＮチャネルＭＯＳＦＥＴ１３のゲートに接続されていると共にセレクタ１６の入力端子の１つに接続されている。また、各バッファ１５ａの出力端子も、それぞれセレクタ１６の他の入力端子に接続されている。セレクタ１６は、チャージ開始時間選択レジスタ１７に書き込み設定された値に応じて、入力端子の何れか１つを選択して次段のオン期間調整回路１８（オン期間調整手段）に出力する。
【００２３】
オン期間調整回路１８は、直列回路１９，セレクタ２０（オン期間セレクタ）及びチャージ時間選択レジスタ２１（オン期間選択レジスタ）で構成されている。直列回路１９は、直列回路１５と同様に複数個のバッファ１９ａ（遅延素子）が直列に接続されて構成されており、直列回路１９の入力端子は、セレクタ１６の出力端子に接続されていると共にＮＡＮＤゲート２２の負論理入力端子に接続されている。また、各バッファ１９ａの出力端子も、それぞれセレクタ２０の他の入力端子に接続されている。セレクタ２０は、チャージ時間選択レジスタ２１に書き込み設定された値に応じて、入力端子の何れか１つを選択してＮＡＮＤゲート２２の入力端子に出力する。
【００２４】
電源とクロック端子４との間には、ＰチャネルＭＯＳＦＥＴ２３及び２４（電源側及び信号線側スイッチング素子）の直列回路が接続されている。ＰチャネルＭＯＳＦＥＴ２４のゲートは、ＮＡＮＤゲート２２の出力端子に接続されており、ＰチャネルＭＯＳＦＥＴ２３のゲートは、前記出力端子にＮＯＴゲート２５を介して接続されている。ＰチャネルＭＯＳＦＥＴ２３及びＰチャネルＭＯＳＦＥＴ２４の共通接続点とグランドとの間には、コンデンサ２６が接続されている。尚、コンデンサ２６の容量は、通信バスに接続される通信ノードの数が最大となった場合に想定される、クロック信号線１に付帯する最大容量以上となるように設定される。以上が、クロック信号出力回路２７を構成している。
【００２５】
次に、本実施例の作用について図２及び図３も参照して説明する。図２は、図１に示すクロック信号出力回路２７における下段部分の構成の動作を中心とするタイミングチャートである。尚、ＤＵＴＹ自動演算選択レジスタ９の設定により、セレクタ８は、ＤＵＴＹ演算器６側を選択しているものとする。
【００２６】
図２（ａ）は動作クロック信号であり、ボーレートジェネレータ１０は、図２（ｃ）に示すように、前記動作クロック信号に従いカウント値００ｈ〜１７ｈ，すなわち「２４」を周期とする同期クロック信号を生成出力する。そして、図２（ｂ）はＤＵＴＹ設定レジスタ７に設定された値であり、０Ｃｈ,すなわち「１２」が設定されており、デューティ５０％の同期クロック信号を生成出力することが期待されている。尚、同期クロック信号の周期を決定する値「２４」はデフォルトで固定であるが、別途周期設定レジスタ等を設けることで周期を変更できるように構成しても良い。
【００２７】
入力Ｌｏｗ幅カウンタ５のカウント値並びにＤＵＴＹ演算器６の演算結果は、リセットされて何れも初期値００ｈとなっている。ＤＵＴＹ演算器６は、ＤＵＴＹ設定レジスタ７の設定値０Ｃｈと、入力Ｌｏｗ幅カウンタ５のカウント値である００ｈとの差を求め「１２−０＝１２」、その差を現在の値に加算することで演算結果は０Ｃｈとなっている（図２（ｈ）参照）。図２（ｄ）の「プリバッファ駆動出力」は、ボーレートジェネレータ１０より出力されるクロック信号波形であり、ＤＵＴＹ設定レジスタ７の設定値通りに、当初はデューティ５０％のクロック信号を出力している。
【００２８】
図２（ｅ）の「クロック入力」は、図２（ｄ）の「プリバッファ駆動出力」に従い、ＰチャネルＭＯＳＦＥＴ１１及びＮチャネルＭＯＳＦＥＴ１２からなるプリバッファがＮチャネルＭＯＳＦＥＴ１３のゲートに駆動信号を与え、ＮチャネルＭＯＳＦＥＴ１３がクロック信号線１をドライブした結果である。すなわち、実際にクロック信号線１に出力された同期クロック信号の波形であり、入力Ｌｏｗ幅カウンタ５に入力される信号波形である。
【００２９】
入力Ｌｏｗ幅カウンタ５は、図２（ｆ）に示すように、入力されるクロック信号のローレベル期間をカウントする。ここでのカウント値は１１ｈ,すなわち「１７」であり、実際にクロック信号線１をドライブした結果のクロック信号波形は、ローレベルデューティが期待値「１２」よりも大きくなっている。ＤＵＴＹ演算器６は、ＤＵＴＹ設定レジスタ７の設定値０Ｃｈと、入力Ｌｏｗ幅カウンタ５のカウント値は１１ｈとの差を求め「１２−１７＝−５」、その差を現在の値「１２」に加える。したがって、最初に同期クロック信号のローレベル期間がカウントされた後は、ＤＵＴＹ演算器６の値は０７ｈとなる（図２（ｈ）参照）。
【００３０】
すると、ボーレートジェネレータ１０は、次回はローレベル期間が０７ｈとなるクロック信号を出力する（図２（ｄ）参照）。すなわち、前回よりもローレベル期間が５カウント分短いクロック信号が「プリバッファ駆動出力」となることで、クロック信号線１をドライブした結果のクロック信号波形は、図２（ｅ）に示すように０Ｃｈ，すなわち「１２」となる。したがって、同期クロック信号は、期待値通りにデューティ５０％となるように補正される。
【００３１】
次に、図１に示すクロック信号出力回路における上段部分の構成の動作について、図３を参照して説明する。図３は、同期クロック信号がローレベルからハイレベルに遷移する立ち上がり期間の波形変化を示している。同期クロック信号がローレベルとなる期間は（図３（ｂ）参照）、ＮチャネルＭＯＳＦＥＴ１３がオンしてクロック信号線１をドライブしている。このとき、ＮチャネルＭＯＳＦＥＴ１３のゲート信号である「バッファ駆動出力」はハイレベルとなっている（図３（ｃ）参照）。
【００３２】
上記の「バッファ駆動出力」は、タイミング調整回路１４及びオン期間調整回路１８を介すことで、セレクタ１６及び２０で選択された段数分の遅延を経てＮＡＮＤゲート２２の入力端子に到達する。各遅延時間が経過すれば、ＮＡＮＤゲート２２の入力端子は何れもハイレベルとなるから、ＮＡＮＤゲート２２の出力端子はハイレベルとなる。したがって、ＰチャネルＭＯＳＦＥＴ２３，２４はそれぞれオン，オフとなり、コンデンサ２６は、ＰチャネルＭＯＳＦＥＴ２３を介して充電されている（図３（ａ）参照）。
【００３３】
この状態から、「バッファ駆動出力」がローレベルに変化すると（図３（ｃ）参照）、クロック信号線１は、プルアップ抵抗２のプルアップによりハイレベルに遷移する（図３（ｂ）参照）。ＮＡＮＤゲート２２の出力信号である「チャージ制御出力」は、セレクタ１６の出力信号がローレベルで、且つセレクタ２０の出力信号がハイレベルとなる期間のみローレベルとなる（図３（ｄ）参照）。
【００３４】
したがって、「バッファ駆動出力」がローレベルに変化した時点から「チャージ制御出力」がローレベルに変化するまでの遅延時間ＴFdは、チャージ開始時間選択レジスタ１７に書き込み設定された値に応じてセレクタ１６により選択されたバッファ１５ａの段数で決定される（図３（ｄ）参照）。また、「バッファ駆動出力」がローレベルを維持する期間ＴLは、チャージ時間選択レジスタ２１に書き込み設定された値に応じてセレクタ２０により選択されたバッファ１９ａの段数で決定される。
【００３５】
「バッファ駆動出力」がローレベルになると、ＰチャネルＭＯＳＦＥＴ２３，２４はそれぞれオフ，オンとなるので、コンデンサ２６の充電電荷は、ＰチャネルＭＯＳＦＥＴ２４を介してクロック信号線１側に放電される（図３（ａ）参照）。その結果、図３（ｂ）に示す同期クロック信号波形は、コンデンサ２６による電荷の供給がなければ破線で示すように遅く立ち上がるはずであったものが、上記電荷が供給されたことで実線で示すようにより速く立ち上がるようになる。
【００３６】
上述のように、遅延時間ＴFdは、チャージ開始時間選択レジスタ１７に書き込み設定された値で決定され、ローレベル期間ＴLは、チャージ時間選択レジスタ２１に書き込み設定された値に応じて決定されるので、各レジスタ値によって、同期クロック信号波形の立ち上がりをより急峻に変化させるタイミングと、その立ち上がりの傾きとを調整することができる。
【００３７】
以上のように本実施例によれば、入力Ｌｏｗ幅カウンタ５が、クロック信号線１に出力された同期クロック信号のローレベルデューティを検出すると、ＤＵＴＹ演算器６は、検出されたデューティと、ＤＵＴＹ設定レジスタ７に設定されている期待値との差を演算する。そして、ボーレートジェネレータ１０は、前記デューティの差に応じてクロック信号線１に出力する同期クロック信号のデューティを補正するようにした。すなわち、実際に通信を開始するためにクロック信号線１に出力した同期クロック信号のデューティと、デューティの期待値との差に応じて補正を行うので、その時点におけるクロック信号線１の時定数に応じた同期クロック信号波形のなまりを補正できる。
【００３８】
この場合、入力Ｌｏｗ幅カウンタ５は、同期クロック信号の立ち下がりエッジから立ち上がりエッジまでの間隔をカウントし、ＤＵＴＹ演算器６は、ＤＵＴＹ設定レジスタ７に設定されている期待値と上記カウント値との差を演算する。そして、ボーレートジェネレータ１０は、期待値に前記差を加算した値に基づいて同期クロック信号のデューティを設定し、オープンコレクタ出力のＮチャネルＭＯＳＦＥＴ１３を、ボーレートジェネレータ１０の出力信号に基づいてスイッチング制御する。したがって、ＮチャネルＭＯＳＦＥＴ１３がスイッチングを行うことで、クロック信号線１に出力される同期クロック信号のデューティが期待値に等しくなるように調整される。
【００３９】
また、ＤＵＴＹ自動演算選択レジスタ９に書き込み設定を行うことで、ボーレートジェネレータ１０に、ＤＵＴＹ設定レジスタ７の値と、ＤＵＴＹ演算器６の演算結果との何れを出力するかをセレクタ８により選択できる。したがって、通信バスの状態によりデューティ補正を行う必要がない場合には、補正処理を停止させることが可能となる。
そして、ＰチャネルＭＯＳＦＥＴ２３及び２４の共通接続点とグランドとの間にコンデンサ２６を接続し、ＮチャネルＭＯＳＦＥＴ１３がターンオフすると、ＰチャネルＭＯＳＦＥＴ２４を所定期間だけオンさせてコンデンサ２６に充電された電荷を放電させ、ＰチャネルＭＯＳＦＥＴ２４がオフしている期間内にＰチャネルＭＯＳＦＥＴ２３をオンさせてコンデンサ２６を充電するようにした。したがって、コンデンサ２６の放電時間を制御することで、同期クロック信号の立ち上がり速度を調整できる。
【００４０】
また、タイミング調整回路１４は、ＮチャネルＭＯＳＦＥＴ１３がターンオフした時点を基準として、ＰチャネルＭＯＳＦＥＴ２４をターンオンさせるタイミングを調整する。これにより、コンデンサ２６の放電を開始させるタイミングを調整して、同期クロック信号の立ち上がりを加速するタイミングを調整できる。具体的には、複数のバッファ１５ａからなる直列回路１５の入力端子に、ＮチャネルＭＯＳＦＥＴ１３のゲート信号を入力する。そして、チャージ開始時間選択レジスタ１７書き込み設定を行うことで、セレクタ１６により、複数のバッファ１５ａの出力端子を介して入力される信号の何れかを選択して、ＰチャネルＭＯＳＦＥＴ２４をターンオンさせる信号として出力することができる。
【００４１】
更に、オン期間調整回路１８は、ＰチャネルＭＯＳＦＥＴ２４のオン期間を調整する。具体的には、複数のバッファ１９ａからなる直列回路１９の入力端子に、セレクタ１６を介して出力される信号を入力する。そして、チャージ時間選択レジスタ２１に書き込み設定を行うことで、セレクタ２０により、複数のバッファ１９ａの出力端子を介して入力される信号の何れかを選択して、ＰチャネルＭＯＳＦＥＴ２４のオン期間を決定する信号として出力することができる。
【００４２】
（第２実施例）
図４は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図４は図１の一部相当図であり、ＰチャネルＭＯＳＦＥＴ２３及び２４の共通接続点とグランドとの間に、スイッチ３１とコンデンサ３２との直列回路が複数並列に接続されている。すなわち、複数のスイッチ３１（ａ，ｂ，…，ｎ）と複数のコンデンサ３２（ａ，ｂ，…，ｎ）とがあり、ｎ組の直列回路が存在する。
【００４３】
容量選択レジスタ３４は、書き込み設定されたレジスタ値に応じて複数のスイッチ３１（ａ，ｂ，…，ｎ）のオンオフを個別に制御する。これらは容量変更手段を構成している。そして、第１実施例のクロック信号出力回路２７に以上の構成を加えてなるものが、クロック信号出力回路３５を構成している。また、これらはＩＣ３６として構成されている。
以上のように構成される第２実施例によれば、実際に使用する通信バスに接続されている通信ノードの数に応じて、容量選択レジスタ３４に書き込み設定を行うことで、ＰチャネルＭＯＳＦＥＴ２３がオンした際に充電され、ＰチャネルＭＯＳＦＥＴ２４がオンした際にクロック信号線１に放電される電荷量を調整することができる。
【００４４】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
デューティ検出手段は、同期クロック信号のハイレベルデューティを検出しても良い。
セレクタ８及びＤＵＴＹ選択レジスタ９は、必要に応じて設ければ良い。また、更にＬｏｗ幅カウンタ５，ＤＵＴＹ演算器６も削除して、ＤＵＴＹ演算器６によるデューティ補正機能を省略しても良い。
タイミング調整回路１４を削除しても良い。また、タイミング調整回路１４，オン期間調整回路１８，ＰチャネルＭＯＳＦＥＴ２３及び２４及びコンデンサ２６を削除しても良い。
【００４５】
遅延素子は、その他例えばディレイラインなどでも良い。
各スイッチング素子は、バイポーラトランジスタで構成しても良い。この場合、駆動用スイッチング素子はオープンコレクタ形式で接続されることになる。
クロック信号出力回路を、ディスクリート素子で構成しても良い。
【符号の説明】
【００４６】
図面中、１はクロック信号線、２はプルアップ抵抗、５はＬｏｗ幅カウンタ（デューティ検出手段）、６はＤＵＴＹ演算器（デューティ差演算手段）、７はＤＵＴＹ設定レジスタ（期待値レジスタ，デューティ差演算手段）、１０はボーレートジェネレータ（クロックジェネレータ，デューティ補正手段）、１３はＮチャネルＭＯＳＦＥＴ（駆動用スイッチング素子）、１４はタイミング調整回路（タイミング調整手段）、１５は直列回路、１５ａはバッファ（遅延素子）、１６はセレクタ（タイミングセレクタ）、１７はチャージ開始時間選択レジスタ（タイミング選択レジスタ）、１８はオン期間調整回路（オン期間調整手段）、１９は直列回路、１９ａはバッファ（遅延素子）、２０はセレクタ（オン期間セレクタ）、２１はチャージ時間選択レジスタ（オン期間選択レジスタ）、２３及び２４はＰチャネルＭＯＳＦＥＴ（電源側及び信号線側スイッチング素子）、２６はコンデンサ、２７及び３５はクロック信号出力回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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