(57)【要約】【課題】画素構造に悪影響を生じることなく、静電気破壊の発生を防止することができるアクティブマトリクス基板、その製造方法、及びそのアクティブマトリクス基板を用いた表示装置を提供する。【解決手段】複数のソース配線（データ配線）及び複数のゲート配線（走査配線）と、薄膜トランジスタを有する画素を備えたアクティブマトリクス基板５において、画素毎に、かつ、複数の各ゲート配線の下側に設けられた半導体層ＳＬと、複数のゲート配線及び半導体層ＳＬを覆うように設けられたゲート絶縁膜２４及び層間絶縁膜２５（絶縁層）とを備え、ソース電極１８ｓとソース領域２１を接続するための第１の開口部Ｈ１と、ドレイン電極１８ｄとドレイン領域２３を接続するための第２の開口部Ｈ２をゲート絶縁膜２４及び層間絶縁膜２５に設ける。さらに、ゲート絶縁膜２４及び層間絶縁膜２５において、ゲート電極１８ｇ上に開口部ＧＨを形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のデータ配線及び複数の走査配線と、前記複数のデータ配線と前記複数の走査配線との各交差部に対応して設けられた薄膜トランジスタ及び前記薄膜トランジスタに接続された画素電極を有する画素を備えたアクティブマトリクス基板であって、
基材と、
前記基材上で、前記画素毎に、かつ、前記複数の各走査配線の上側及び下側の少なくとも一方側に設けられるとともに、ソース領域、ドレイン領域、及びチャネル領域を有する半導体層と、
前記複数の走査配線と前記半導体層との間に設けられた第１の絶縁層と、
前記複数の走査配線または前記半導体層と前記第１の絶縁層とを覆うように設けられた第２の絶縁層と、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けられるとともに、前記薄膜トランジスタのソース電極と前記半導体層の前記ソース領域を接続するための第１のコンタクトホール部用開口部と、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けられるとともに、前記薄膜トランジスタのドレイン電極と前記半導体層の前記ドレイン領域を接続するための第２のコンタクトホール部用開口部とを備え、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層には、前記画素に応じて、開口部が前記複数の各走査配線上に設けられている、
ことを特徴とするアクティブマトリクス基板。
【請求項２】
前記複数の各走査配線上では、当該走査配線の時定数と、前記半導体層の時定数とが実質的に一致するように、前記開口部が設けられている請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記複数の走査配線に接続されて、前記複数の各走査配線を駆動する走査配線駆動回路を備え、
前記複数の各走査配線の端部と前記走査配線駆動回路を接続するための第１の接続用開口部が前記第１及び第２の絶縁層に設けられている請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記複数の各走査配線上では、複数の前記画素毎に、前記開口部が設けられている請求項１〜３のいずれか１項に記載のアクティブマトリクス基板。
【請求項５】
請求項１〜４のいずれか１項に記載のアクティブマトリクス基板を用いたことを特徴とする表示装置。
【請求項６】
マトリクス状に配列された複数のデータ配線及び複数の走査配線と、前記複数のデータ配線と前記複数の走査配線との各交差部に対応して設けられた薄膜トランジスタ及び前記薄膜トランジスタに接続された画素電極を有する画素を備えたアクティブマトリクス基板の製造方法であって、
基材上で、前記画素毎に、かつ、前記複数の各走査配線の上側及び下側の少なくとも一方側に、ソース領域、ドレイン領域、及びチャネル領域を有する半導体層を設ける半導体層形成工程と、
前記複数の走査配線と前記半導体層との間に第１の絶縁層を形成する第１の絶縁層形成工程と、
前記複数の走査配線または前記半導体層と前記第１の絶縁層とを覆うように第２の絶縁層を形成する第２の絶縁層形成工程と、
前記薄膜トランジスタのソース電極と前記半導体層の前記ソース領域を接続するための第１のコンタクトホール部用開口部、及び前記薄膜トランジスタのドレイン電極と前記半導体層の前記ドレイン領域を接続するための第２のコンタクトホール部用開口部を前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けるコンタクトホール部用開口部形成工程と、
前記複数の各走査配線上に前記画素に応じた開口部を前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設ける開口部形成工程と
を具備しているアクティブマトリクス基板の製造方法。
【請求項７】
前記コンタクトホール部用開口部形成工程と前記開口部形成工程とを同時に行う請求項６記載のアクティブマトリクス基板の製造方法。
【請求項８】
前記コンタクトホール部用開口部形成工程及び前記開口部形成工程の後に、前記基材に対して、洗浄液を供給して、当該基材の各部を洗浄する洗浄工程を行う請求項６または７に記載のアクティブマトリクス基板の製造方法。
【請求項９】
前記開口部形成工程では、前記複数の各走査配線の時定数と、前記半導体層の時定数とが実質的に一致するように、前記開口部が形成される請求項６〜８のいずれか１項に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記コンタクトホール部用開口部形成工程では、前記複数の各走査配線の端部と走査配線駆動回路を接続するための第１の接続用開口部、及び前記複数の各データ配線の端部とデータ配線駆動回路を接続するための第２の接続用開口部が前記第１及び第２の絶縁層に設けられる請求項６〜９のいずれか１項に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
前記開口部形成工程では、前記開口部は、前記複数の各走査配線上において、複数の前記画素毎に、形成される請求項６〜１０のいずれか１項に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデータ配線及び複数の走査配線をマトリクス状に設けたアクティブマトリクス基板、その製造方法、及びそのアクティブマトリクス基板を用いた表示装置に関する。
【背景技術】
【０００２】
近年、例えば液晶表示装置は、在来のブラウン管に比べて薄型、軽量などの特長を有するフラットパネルディスプレイとして、液晶テレビ、モニター、携帯電話などに幅広く利用されている。このような液晶表示装置では、複数のデータ配線（ソース配線）及び複数の走査配線（ゲート配線）をマトリクス状に配線するとともに、データ配線と走査配線との各交差部に対応してスイッチング素子としての薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、この薄膜トランジスタに接続された画素電極を有する画素をマトリクス状に配置したアクティブマトリクス基板を、表示パネルとしての液晶パネルに用いたものが知られている。
【０００３】
また、上記のようなアクティブマトリクス基板には、画素毎に、少なくともドレイン領域、チャネル領域、及びソース領域を有する半導体層が設けられている。そして、アクティブマトリクス基板では、チャネル領域の上側及び下側の少なくとも一方側に、ゲート配線に接続された薄膜トランジスタのゲート電極を設けるとともに、ドレイン領域及びソース領域にそれぞれコンタクトホール部など介して薄膜トランジスタのドレイン電極及びソース電極を接続して、薄膜トランジスタを画素毎に機能させていた。
【０００４】
ところで、上記のようなアクティブマトリクス基板では、半導体層の形成後やコンタクトホール部の開口部の形成後などにおいて、一般的に、ダスト（塵芥）や残渣などを除去するために、洗浄液を供給して洗浄を行う洗浄工程が実施されている。
【０００５】
ところが、従来のアクティブマトリクス基板では、上記洗浄工程中に洗浄液によって静電気破壊が生じることがあり、アクティブマトリクス基板の製造歩留まりが低下するという問題点を発生することがあった。
【０００６】
ここで、図２１及び図２２を参照して、従来のアクティブマトリクス基板での上記問題点について具体的に説明する。
【０００７】
図２１は、従来のアクティブマトリクス基板での問題点を説明する図であり、図２２は、従来のアクティブマトリクス基板の半導体層及びゲート配線での各電圧降下時間の一例を示すグラフである。
【０００８】
図２１に示すように、従来のアクティブマトリクス基板９５では、まず、半導体層９６が基材としてガラス基板９５ａ上に画素毎に設けられている。この半導体層９６には、ソース領域９６ａ、チャネル領域９６ｂ、及びドレイン領域９６ｃが設けられている。また、ゲート絶縁膜９７が、半導体層９６を覆うように設けられるとともに、ゲート配線９８が、チャネル領域９６ｂ上に形成されている。また、層間膜９９が、ゲート絶縁膜９７及びゲート配線９８を覆うように設けられている。
【０００９】
また、この従来のアクティブマトリクス基板９５では、ソース領域９６ａ及びドレイン領域９６ｃに対して、図示しない薄膜トランジスタのソース電極及びドレイン電極をそれぞれ接続するための第１及び第２のコンタクトホール部の開口部ｈ１及びｈ２がゲート絶縁膜９７と層間膜９９に形成されている。そして、この従来のアクティブマトリクス基板９５では、上記開口部ｈ１及びｈ２を開口した後に、上記洗浄工程が行われる。つまり、この従来のアクティブマトリクス基板９５では、洗浄液が、図２１に矢印Ｌにて示すように、供給されて、開口部ｈ１及びｈ２の各内部などが洗浄される。このとき、洗浄液に含まれた電荷によって、図２１に“ＥＳＤ”にて示すように、静電気破壊がゲート配線９８と半導体層９６との間のゲート絶縁膜９７で生じることがある。
【００１０】
詳細にいえば、従来のアクティブマトリクス基板９５では、半導体層９６とゲート配線９８との間で、上記電荷によって電位差が発生する。つまり、従来のアクティブマトリクス基板９５では、一般的に、上記開口部ｈ１及びｈ２を開口する際に、ゲート配線９８の端部に、当該ゲート配線９８とゲートドライバ（走査配線駆動回路）とを接続するためのコンタクトホール部の開口部（図示せず）が同時に形成される。そして、洗浄液が供給されると、半導体層９６では、開口部ｈ１及びｈ２を介して洗浄液と接することにより、電位が生じ、かつ、ゲート配線９８でも、ゲートドライバとの接続用の上記開口部を介して洗浄液と接することにより、電位が生じる。
【００１１】
しかしながら、従来のアクティブマトリクス基板９５では、半導体層９６とゲート配線９８との時定数が互いに異なるので、ゲート絶縁膜９７の膜厚や材質などによっては、上記静電気破壊ＥＳＤが生じることがある。具体的にいえば、従来のアクティブマトリクス基板９５では、半導体層９６の電圧降下時間（つまり、時定数）は図２２に一点鎖線のカーブ８１に示すものとなる。一方、ゲート配線９８の電圧降下時間（つまり、時定数）は図２２に実線のカーブ８０に示すものとなる。すなわち、ゲート配線９８では、その端部においてのみ、ゲートドライバとの接続用の上記開口部が設けられており、当該ゲート配線９８の抵抗が半導体層９６の抵抗に比べて大幅に大きい値となって、時定数も半導体層９６の時定数よりも大きいものとなる。この結果、例えばカーブ８０とカーブ８１との最大電圧差（電位差）のときに、上記静電気破壊ＥＳＤがゲート絶縁膜９７に生じることがある。
【００１２】
尚、開口部ｈ１及びｈ２と同時に、ゲートドライバとの接続用の開口部が設けられていない状態、つまりゲート配線９８が層間膜９９の内部で電気的に浮いている状態（フローティング状態）である場合でも、上記静電気破壊ＥＳＤが洗浄液の電荷によって発生することがある。
【００１３】
そこで、従来のアクティブマトリクス基板では、例えば下記特許文献１に記載されているように、静電気破壊が生じるおそれがある絶縁膜の厚みを大きくすることが提案されている。そして、この従来のアクティブマトリクス基板では、上記洗浄工程の際に、静電気破壊の発生を防止可能とされていた。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１０−２３０７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記のような従来のアクティブマトリクス基板では、絶縁膜の厚みを大きくしていたので、画素の開口率が低下したり、画素の構造が複雑化及び／または大型化したりして、画素構造に悪影響が生じるという問題点を発生した。
【００１６】
上記の課題を鑑み、本発明は、画素構造に悪影響を生じることなく、静電気破壊の発生を防止することができるアクティブマトリクス基板、その製造方法、及びそのアクティブマトリクス基板を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、マトリクス状に配列された複数のデータ配線及び複数の走査配線と、前記複数のデータ配線と前記複数の走査配線との各交差部に対応して設けられた薄膜トランジスタ及び前記薄膜トランジスタに接続された画素電極を有する画素を備えたアクティブマトリクス基板であって、
基材と、
前記基材上で、前記画素毎に、かつ、前記複数の各走査配線の上側及び下側の少なくとも一方側に設けられるとともに、ソース領域、ドレイン領域、及びチャネル領域を有する半導体層と、
前記複数の走査配線と前記半導体層との間に設けられた第１の絶縁層と、
前記複数の走査配線または前記半導体層と前記第１の絶縁層とを覆うように設けられた第２の絶縁層と、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けられるとともに、前記薄膜トランジスタのソース電極と前記半導体層の前記ソース領域を接続するための第１のコンタクトホール部用開口部と、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けられるとともに、前記薄膜トランジスタのドレイン電極と前記半導体層の前記ドレイン領域を接続するための第２のコンタクトホール部用開口部とを備え、
前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層には、前記画素に応じて、開口部が前記複数の各走査配線上に設けられていることを特徴とするものである。
【００１８】
上記のように構成されたアクティブマトリクス基板では、第１及び第２の絶縁層のうち、少なくとも第２の絶縁層において、第１及び第２のコンタクトホール部用開口部がそれぞれ半導体層のソース領域上及びドレイン領域上に設けられている。また、第１及び第２の絶縁層のうち、少なくとも第２の絶縁層において、開口部が画素に応じて複数の各走査配線上に設けられている。これにより、上記従来例と異なり、画素構造に悪影響を生じることなく、第１の絶縁層での静電気破壊の発生を防止することができる。
【００１９】
また、上記アクティブマトリクス基板において、前記複数の各走査配線上では、当該走査配線の時定数と、前記半導体層の時定数とが実質的に一致するように、前記開口部が設けられていることが好ましい。
【００２０】
この場合、上記第１の絶縁層での静電気破壊の発生を防止することができる。
【００２１】
また、上記アクティブマトリクス基板において、前記複数の走査配線に接続されて、前記複数の各走査配線を駆動する走査配線駆動回路を備え、
前記複数の各走査配線の端部と前記走査配線駆動回路を接続するための第１の接続用開口部が前記第１及び第２の絶縁層に設けられてもよい。
【００２２】
この場合、製造工程が簡略化されたアクティブマトリクス基板においても、上記第１の絶縁層での静電気破壊の発生を確実に防止することができる。
【００２３】
また、上記アクティブマトリクス基板において、前記複数の各走査配線上では、複数の前記画素毎に、前記開口部が設けられていることが好ましい。
【００２４】
この場合、上記開口部に金属が充填されて不良が生じるのを抑制することができる。
【００２５】
また、本発明の表示装置は、上記いずれかのアクティブマトリクス基板を用いたことを特徴とするものである。
【００２６】
上記のように構成された表示装置では、画素構造に悪影響を生じることなく、第１の絶縁層での静電気破壊の発生を防止することができるアクティブマトリクス基板が用いられているので、高性能で生産性に優れた表示装置を容易に構成することができる。
【００２７】
また、本発明のアクティブマトリクス基板の製造方法は、マトリクス状に配列された複数のデータ配線及び複数の走査配線と、前記複数のデータ配線と前記複数の走査配線との各交差部に対応して設けられた薄膜トランジスタ及び前記薄膜トランジスタに接続された画素電極を有する画素を備えたアクティブマトリクス基板の製造方法であって、
基材上で、前記画素毎に、かつ、前記複数の各走査配線の上側及び下側の少なくとも一方側に、ソース領域、ドレイン領域、及びチャネル領域を有する半導体層を設ける半導体層形成工程と、
前記複数の走査配線と前記半導体層との間に第１の絶縁層を形成する第１の絶縁層形成工程と、
前記複数の走査配線または前記半導体層と前記第１の絶縁層とを覆うように第２の絶縁層を形成する第２の絶縁層形成工程と、
前記薄膜トランジスタのソース電極と前記半導体層の前記ソース領域を接続するための第１のコンタクトホール部用開口部、及び前記薄膜トランジスタのドレイン電極と前記半導体層の前記ドレイン領域を接続するための第２のコンタクトホール部用開口部を前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けるコンタクトホール部用開口部形成工程と、
前記複数の各走査配線上に前記画素に応じた開口部を前記第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設ける開口部形成工程とを具備していることを特徴とするものである。
【００２８】
上記のように構成されたアクティブマトリクス基板の製造方法では、コンタクトホール部用開口部形成工程を行うことにより、第１及び第２のコンタクトホール部用開口部がそれぞれ半導体層のソース領域上及びドレイン領域上に設けられる。また、開口部形成工程を行うことにより、開口部が複数の各走査配線上で画素に応じて設けられる。これにより、上記従来例と異なり、画素構造に悪影響を生じることなく、第１の絶縁層での静電気破壊の発生を防止することができる。
【００２９】
また、上記アクティブマトリクス基板の製造方法において、前記コンタクトホール部用開口部形成工程と前記開口部形成工程とを同時に行うことが好ましい。
【００３０】
この場合、アクティブマトリクス基板の製造工程を簡略化することができ、アクティブマトリクス基板の製造時間の短縮を容易に図ることができる。
【００３１】
また、上記アクティブマトリクス基板の製造方法において、前記コンタクトホール部用開口部形成工程及び前記開口部形成工程の後に、前記基材に対して、洗浄液を供給して、当該基材の各部を洗浄する洗浄工程を行うことが好ましい。
【００３２】
この場合、洗浄工程を行うことにより、基材上のダストや残渣などを除去することができ、高品質なアクティブマトリクス基板を容易に製造することができる。
【００３３】
また、上記アクティブマトリクス基板の製造方法において、前記開口部形成工程では、前記複数の各走査配線の時定数と、前記半導体層の時定数とが実質的に一致するように、前記開口部が形成されることが好ましい。
【００３４】
この場合、上記第１の絶縁層での静電気破壊の発生を防止することができる。
【００３５】
また、上記アクティブマトリクス基板の製造方法において、前記コンタクトホール部用開口部形成工程では、前記複数の各走査配線の端部と走査配線駆動回路を接続するための第１の接続用開口部、及び前記複数の各データ配線の端部とデータ配線駆動回路を接続するための第２の接続用開口部が前記第１及び第２の絶縁層に設けられることが好ましい。
【００３６】
この場合、アクティブマトリクス基板の製造工程を簡略化することができ、アクティブマトリクス基板の製造時間の短縮を容易に図ることができる。
【００３７】
また、上記アクティブマトリクス基板の製造方法において、前記開口部形成工程では、前記開口部は、前記複数の各走査配線上において、複数の前記画素毎に、形成されることが好ましい。
【００３８】
この場合、上記開口部に金属が充填されて不良が生じるのを抑制することができる。
【発明の効果】
【００３９】
本発明によれば、画素構造に悪影響を生じることなく、静電気破壊の発生を防止することができるアクティブマトリクス基板、その製造方法、及びそのアクティブマトリクス基板を用いた表示装置を提供することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。
【図２】図２は、図１に示した液晶パネルの構成を説明する図である。
【図３】図３は、図１に示したアクティブマトリクス基板の画素構造を説明する拡大平面図である。
【図４】図４は、上記アクティブマトリクス基板の画素構造を説明する断面図である。
【図５】図５は、上記アクティブマトリクス基板の要部構成を説明する図である。
【図６】図６は、上記アクティブマトリクス基板に設けられたソース配線の端部及びゲート配線の端部を示す拡大平面図である。
【図７】図７は、図６のＶＩＩ−ＶＩＩ線断面図である。
【図８】図８は、図６のＶＩＩＩ−ＶＩＩＩ線断面図である。
【図９】図９（ａ）は、本実施形態品の等価回路を示す回路図であり、図９（ｂ）は、従来品の等価回路を示す回路図である。
【図１０】図１０は、上記アクティブマトリクス基板の半導体層及びゲート配線での各電圧降下時間の一例を示すグラフである。
【図１１】図１１は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１１（ａ）〜図１１（ｄ）は、一連の主な製造工程を説明している。
【図１２】図１２は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１２（ａ）〜図１２（ｃ）は、図１１（ｄ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図１３】図１３は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１３（ａ）〜図１３（ｃ）は、図１２（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【図１４】図１４は、本発明の第２の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【図１５】図１５は、本発明の第３の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【図１６】図１６は、本発明の第４の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【図１７】図１７は、図１６に示したアクティブマトリクス基板の画素構造を説明する断面図である。
【図１８】図１８は、本発明の第５の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【図１９】図１９は、本発明の第６の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【図２０】図２０は、本発明のアクティブマトリクス基板の変形例での画素構造を説明する断面図である。
【図２１】図２１は、従来のアクティブマトリクス基板での問題点を説明する図である。
【図２２】図２２は、従来のアクティブマトリクス基板の半導体層及びゲート配線での各電圧降下時間の一例を示すグラフである。
【発明を実施するための形態】
【００４１】
以下、本発明のアクティブマトリクス基板、その製造方法、及び表示装置の好ましい実施形態について、図面を参照しながら説明する。なお、以下の説明では、本発明を透過型の液晶表示装置に適用した場合を例示して説明する。また、各図中の構成部材の寸法は、実際の構成部材の寸法及び各構成部材の寸法比率等を忠実に表したものではない。
【００４２】
［第１の実施形態］
図１は、本発明の第１の実施形態にかかるアクティブマトリクス基板を用いた液晶表示装置を説明する図である。図１において、本実施形態の液晶表示装置１は、図１の上側が視認側（表示面側）として設置される液晶パネル２と、液晶パネル２の非表示面側（図１の下側）に配置されて、当該液晶パネル２を照明する照明光を発生するバックライト装置３とが設けられている。
【００４３】
液晶パネル２は、一対の基板を構成するカラーフィルタ基板４及び本発明のアクティブマトリクス基板５と、カラーフィルタ基板４及びアクティブマトリクス基板５の各外側表面にそれぞれ設けられた偏光板６、７とを備えている。カラーフィルタ基板４とアクティブマトリクス基板５との間には、図示を省略した液晶層が狭持されている。また、カラーフィルタ基板４及びアクティブマトリクス基板５には、平板状の透明なガラス材またはアクリル樹脂などの透明な合成樹脂が使用されている。偏光板６、７には、ＴＡＣ（トリアセチルセルロース）またはＰＶＡ（ポリビニルアルコール）などの樹脂フィルムが使用されており、液晶パネル２に設けられた表示面の有効表示領域を少なくとも覆うように対応するカラーフィルタ基板４またはアクティブマトリクス基板５に貼り合わせられている。
【００４４】
また、アクティブマトリクス基板５は、上記一対の基板の一方の基板を構成するものであり、アクティブマトリクス基板５では、液晶パネル２の表示面に含まれる複数の画素に応じて、画素電極や薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが上記液晶層との間に形成されている（詳細は後述。）。一方、カラーフィルタ基板４は、一対の基板の他方の基板を構成するものであり、カラーフィルタ基板４には、カラーフィルタや共通電極などが上記液晶層との間に形成されている（図示せず）。
【００４５】
また、液晶パネル２では、当該液晶パネル２の駆動制御を行う制御装置（図示せず）に接続されたＦＰＣ（Flexible Printed Circuit）８が設けられており、上記液晶層を画素単位に動作することで表示面を画素単位に駆動して、当該表示面上に所望画像を表示するようになっている。
【００４６】
尚、液晶パネル２の液晶モードや画素構造は任意である。また、液晶パネル２の駆動モードも任意である。すなわち、液晶パネル２としては、情報を表示できる任意の液晶パネルを用いることができる。それ故、図１においては液晶パネル２の詳細な構造を図示せず、その説明も省略する。
【００４７】
バックライト装置３は、光源としての発光ダイオード９と、発光ダイオード９に対向して配置された導光板１０とを備えている。また、バックライト装置３では、断面Ｌ字状のベゼル１４により、導光板１０の上方に液晶パネル２が設置された状態で、発光ダイオード９及び導光板１０が狭持されている。また、カラーフィルタ基板４には、ケース１１が載置されている。これにより、バックライト装置３は、液晶パネル２に組み付けられて、当該バックライト装置３からの照明光が液晶パネル２に入射される透過型の液晶表示装置１として一体化されている。
【００４８】
導光板１０には、例えば透明なアクリル樹脂などの合成樹脂が用いられており、発光ダイオード９からの光が入光される。導光板１０の液晶パネル２と反対側（対向面側）には、反射シート１２が設置されている。また、導光板１０の液晶パネル２側（発光面側）には、レンズシートや拡散シートなどの光学シート１３が設けられており、導光板１０の内部を所定の導光方向（図１の左側から右側への方向）に導かれた発光ダイオード９からの光が均一な輝度をもつ平面状の上記照明光に変えられて液晶パネル２に与えられる。
【００４９】
尚、上記の説明では、導光板１０を有するエッジライト型のバックライト装置３を用いた構成について説明したが、本実施形態はこれに限定されるものではなく、直下型のバックライト装置を用いてもよい。また、発光ダイオード以外の冷陰極蛍光管や熱陰極蛍光管などの他の光源を有するバックライト装置も用いることができる。
【００５０】
次に、図２も参照して、本実施形態の液晶パネル２について具体的に説明する。
【００５１】
図２は、図１に示した液晶パネルの構成を説明する図である。
【００５２】
図２において、液晶表示装置１（図１）には、文字や画像等の情報を表示する上記表示部としての液晶パネル２（図１）の駆動制御を行うパネル制御部１５と、このパネル制御部１５からの指示信号を基に動作するソースドライバ１６及びゲートドライバ１７が設けられている。
【００５３】
パネル制御部１５は、上記制御装置内に設けられたものであり、液晶表示装置１の外部からの映像信号が入力されるようになっている。また、パネル制御部１５は、入力された映像信号に対して所定の画像処理を行ってソースドライバ１６及びゲートドライバ１７への各指示信号を生成する画像処理部１５ａと、入力された映像信号に含まれた１フレーム分の表示データを記憶可能なフレームバッファ１５ｂとを備えている。そして、パネル制御部１５が、入力された映像信号に応じて、ソースドライバ１６及びゲートドライバ１７の駆動制御を行うことにより、その映像信号に応じた情報が液晶パネル２に表示される。
【００５４】
ソースドライバ１６及びゲートドライバ１７は、アクティブマトリクス基板５上に設置されている。具体的には、ソースドライバ１６は、アクティブマトリクス基板５の表面上において、表示パネルとしての液晶パネル２の有効表示領域Ａの外側領域で当該液晶パネル２の横方向に沿うように設置されている。また、ゲートドライバ１７は、アクティブマトリクス基板５の表面上において、上記有効表示領域Ａの外側領域で当該液晶パネル２の縦方向に沿うように設置されている。
【００５５】
また、ソースドライバ１６及びゲートドライバ１７は、液晶パネル２側に設けられた複数の画素Ｐを画素単位に駆動する駆動回路であり、それぞれ走査配線駆動回路及びデータ配線駆動回路を構成している。具体的にいえば、ソースドライバ１６及びゲートドライバ１７には、複数のソース配線Ｓ１〜ＳＭ（Ｍは、２以上の整数、以下、“Ｓ”にて総称する。）及び複数のゲート配線Ｇ１〜ＧＮ（Ｎは、２以上の整数、以下、“Ｇ”にて総称する。）がそれぞれ接続されている。これらのソース配線Ｓ及びゲート配線Ｇは、それぞれデータ配線及び走査配線を構成しており、アクティブマトリクス基板５に含まれた透明なガラス材または透明な合成樹脂製の後述の基材上で互いに交差するように、マトリクス状に配列されている。すなわち、ソース配線Ｓは、マトリクス状の列方向（液晶パネル２の縦方向）に平行となるように上記基材上に設けられ、ゲート配線Ｇは、マトリクス状の行方向（液晶パネル２の横方向）に平行となるように上記基材上に設けられている。
【００５６】
また、これらのソース配線Ｓと、ゲート配線Ｇとの各交差部に対応して、スイッチング素子としての薄膜トランジスタ１８と、薄膜トランジスタ１８に接続された画素電極１９を有する上記画素Ｐが設けられている。また、各画素Ｐでは、共通電極２０が液晶パネル２に設けられた上記液晶層を間に挟んだ状態で画素電極１９に対向するよう構成されている。すなわち、アクティブマトリクス基板５では、薄膜トランジスタ１８、画素電極１９、及び共通電極２０が画素単位に設けられている。
【００５７】
また、アクティブマトリクス基板５では、ソース配線Ｓと、ゲート配線Ｇとによってマトリクス状に区画された各領域に、複数の各画素Ｐの領域が形成されている。これら複数の画素Ｐには、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の画素が含まれている。また、これらのＲＧＢの画素は、例えばこの順番で、各ゲート配線Ｇ１〜ＧＮに平行に順次配設されている。さらに、これらのＲＧＢの画素は、カラーフィルタ基板４側に設けられたカラーフィルタ層（図示せず）により、対応する色の表示を行えるようになっている。
【００５８】
また、アクティブマトリクス基板５では、ゲートドライバ１７は、画像処理部１５ａからの指示信号に基づいて、ゲート配線Ｇ１〜ＧＮに対して、対応する薄膜トランジスタ１８のゲート電極をオン状態にする走査信号（ゲート信号）を順次出力する。また、ソースドライバ１６は、画像処理部１５ａからの指示信号に基づいて、表示画像の輝度（階調）に応じたデータ信号（電圧信号（階調電圧））を対応するソース配線Ｓ１〜ＳＭに出力する。
【００５９】
次に、図３〜図１０も参照して、本実施形態のアクティブマトリクス基板５の要部構成について具体的に説明する。
【００６０】
図３は、図１に示したアクティブマトリクス基板の画素構造を説明する拡大平面図である。図４は、上記アクティブマトリクス基板の画素構造を説明する断面図である。図５は、上記アクティブマトリクス基板の要部構成を説明する図である。図６は、上記アクティブマトリクス基板に設けられたソース配線の端部及びゲート配線の端部を示す拡大平面図である。図７は、図６のＶＩＩ−ＶＩＩ線断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線断面図である。図９（ａ）は、本実施形態品の等価回路を示す回路図であり、図９（ｂ）は、従来品の等価回路を示す回路図である。図１０は、上記アクティブマトリクス基板の半導体層及びゲート配線での各電圧降下時間の一例を示すグラフである。
【００６１】
まず、図３〜図５を参照して、本実施形態のアクティブマトリクス基板５の画素構造について具体的に説明する。
【００６２】
図３及び図４に示すように、本実施形態のアクティブマトリクス基板５には、上記基材５ａと、この基材５ａ上に形成された半導体層ＳＬと、半導体層ＳＬを覆うように設けられたゲート絶縁膜２４と、ゲート絶縁膜２４上に設けられたゲート配線Ｇと、ゲート絶縁膜２４及びゲート配線Ｇを覆うように設けられた層間絶縁膜２５とが設けられている。このゲート配線Ｇでは、当該ゲート配線Ｇのうち、ソース配線Ｓとの交差部分が上記薄膜トランジスタ１８のゲート電極１８ｇとして用いられている。
【００６３】
また、アクティブマトリクス基板５では、薄膜トランジスタ１８のソース電極１８ｓ及びドレイン電極１８ｄが層間絶縁膜２５上に設けられている。また、このソース電極１８ｓは、ソース配線Ｓの一部分を用いて構成されている。また、アクティブマトリクス基板５は、ソース電極１８ｓ、ドレイン電極１８ｄ、及び層間絶縁膜２５を覆うように設けられた平坦化膜２６と、平坦化膜２６上に設けられた補助容量電極２７と、平坦化膜２６及び補助容量電極２７を覆うように設けられた層間絶縁膜２８と、この層間絶縁膜２８上に設けられた上記画素電極１９を備えている。
【００６４】
半導体層ＳＬには、例えばシリコンが用いられており、この半導体層ＳＬには、図４の左右方向に沿って、ソース領域２１、チャネル領域２２、及びドレイン領域２３が設けられている。また、この半導体層ＳＬでは、ソース領域２１及びドレイン領域２３は、例えばリンなどのＮ型の不純物が高濃度で注入された高濃度領域（図４にドットにて図示）で構成されている。具体的には、ソース領域２１及びドレイン領域２３において、例えばＮ＋で１０15程度のドーズ量、Ｎ−で１０13程度のドーズ量の高濃度領域とされている。また、チャネル領域２２は、例えばボロンなどのＰ型の不純物が注入された領域で構成されており、上記薄膜トランジスタ１８として、例えばＮ型のトランジスタが用いられている。また、上記チャネル領域２２は、ゲート電極１８ｇの下方に設けられている。
【００６５】
ゲート配線Ｇには、例えば銀、銅、アルミ、モリブデン、タングステン、ニッケル、鉄、タンタル、クロム、マンガン等の単層の金属膜が用いられている。同様に、ソース配線Ｓには、例えば銀、銅、アルミ、モリブデン、タングステン、ニッケル、鉄、タンタル、クロム、マンガン等の単層の金属膜が用いられている。
【００６６】
ゲート絶縁膜２４には、例えばＳｉＯ2膜が用いられている。このゲート絶縁膜２４は、複数のゲート配線（走査配線）Ｇと半導体層ＳＬとの間に設けられた第１の絶縁層を構成している。
【００６７】
層間絶縁膜２５及び２８には、例えば窒化シリコン（ＳｉＮｘ）膜が用いられている。また、層間絶縁膜２５は、複数のゲート配線（走査配線）Ｇまたは半導体層ＳＬと第１の絶縁層とを覆うように設けられた第２の絶縁層を構成している。また、本実施形態のアクティブマトリクス基板５では、半導体層ＳＬの上側にゲート電極１８ｇが設けられたトップゲート電極タイプの薄膜トランジスタ１８が用いられているので、層間絶縁膜２５（第２の絶縁層）は、複数のゲート配線（走査配線）Ｇとゲート絶縁膜（第１の絶縁層）２４とを覆うように設けられている。
【００６８】
また、ゲート絶縁膜２４及び層間絶縁膜２５には、薄膜トランジスタ１８のソース電極１８ｓと半導体層ＳＬのソース領域２１を接続するための第１のコンタクトホール部用開口部Ｈ１が設けられている。そして、このコンタクトホール部用開口部Ｈ１には、ソース電極１８ｓの端部１８ｓ１がソース領域２１と接続するように充填されている。
【００６９】
さらに、ゲート絶縁膜２４及び層間絶縁膜２５には、薄膜トランジスタ１８のドレイン電極１８ｄと半導体層ＳＬのドレイン領域２３を接続するための第２のコンタクトホール部用開口部Ｈ２が設けられている。そして、このコンタクトホール部用開口部Ｈ２には、ドレイン電極１８ｄの端部１８ｄ１がドレイン領域２３と接続するように充填されている。
【００７０】
また、層間絶縁膜２５には、開口部ＧＨが画素Ｐに応じて、複数の各ゲート配線Ｇ上に設けられている。具体的には、図５に示すように、開口部ＧＨは、画素Ｐ毎に形成されている。また、開口部ＧＨは、後に詳述するように、ゲート配線（走査配線）Ｇの時定数と、半導体層ＳＬの時定数とが実質的に一致するように設けられており、後述の洗浄工程を行う場合に、ゲート絶縁膜（第１の絶縁層）２４で静電気破壊が生じないように構成されている。
【００７１】
平坦化膜２６には、例えばノボラック樹脂等の透明樹脂に感光材を混ぜた感光性層間絶縁膜材料が用いられている。
【００７２】
画素電極１９及び補助容量電極２７には、例えばＩＴＯなどの透明電極材料が用いられている。また、画素電極１９は、図３に示すように、隣接する２本のゲート配線Ｇと隣接する２本のソース配線Ｓに囲まれた矩形状の形状に構成されており、画素電極１９は、層間絶縁膜２８に設けられた第３のコンタクトホール部用開口部Ｈ３を介して上記ドレイン電極１８ｄに接続されている。すなわち、画素電極１９の接続部１９ａが、ドレイン電極１８ｄと接続するように、第３のコンタクトホール部用開口部Ｈ３に充填されている。また、補助容量電極２７は、図４に示すように、各画素Ｐの第３のコンタクトホール部用開口部Ｈ３の周辺部を除いて、平坦化膜２６上に形成されている。尚、この説明以外に、例えばゲート配線Ｇと平行に設けられた帯状の補助容量電極を用いる構成でもよい。
【００７３】
次に、図６〜図８を参照して、複数の各ゲート配線Ｇの端部と、複数の各ソース配線Ｓの端部について具体的に説明する。
【００７４】
図６及び図７において、ゲート配線Ｇでは、その端部Ｇａがゲート端子部２９を介して上記ゲートドライバ１７に接続されている。具体的には、ゲート端子部２９では、そのコンタクトホール部の開口部Ｈ４の内部でゲート配線Ｇの端部Ｇａとゲート配線Ｇに接続される中間電極部材３０が接続され、さらに当該コンタクトホール部の開口部Ｈ５、Ｈ６の内部で中間電極部材３０とゲートドライバ１７に接続される電極部材３１が接続されている。また、電極部材３１は、画素電極１９と同一の透明電極材料（例えば、ＩＴＯ）によって構成されている。
【００７５】
また、図６及び図８に示すように、ソース配線Ｓでは、その端部Ｓａがソース端子部３２を介してソースドライバ１６に接続されている。具体的には、ソース端子部３２では、そのコンタクトホール部の開口部Ｈ７の内部でソース配線Ｓの端部Ｓａとソース配線Ｓに接続される中間電極部材３３が接続され、さらに当該コンタクトホール部の開口部Ｈ８、Ｈ９の内部で中間電極部材３３とソースドライバ１６に接続される電極部材３４が接続されている。また、電極部材３４は、画素電極１９と同一の透明電極材料（例えば、ＩＴＯ）によって構成されている。
【００７６】
また、開口部Ｈ４及びＨ５は、それぞれゲート絶縁膜（第１の絶縁層）２４及び層間絶縁膜（第２の絶縁層）２５に設けられており、複数の各ゲート配線（走査配線）Ｇの端部Ｇａとゲートドライバ（走査配線駆動回路）１７を接続するための第１の接続用開口部を構成している。
【００７７】
同様に、開口部Ｈ７及びＨ８は、それぞれゲート絶縁膜（第１の絶縁層）２４及び層間絶縁膜（第２の絶縁層）２５に設けられており、複数の各ソース配線（データ配線）Ｓの端部Ｓａとソースドライバ（データ配線駆動回路）１６を接続するための第２の接続用開口部を構成している。
【００７８】
また、これらの開口部Ｈ４、Ｈ５、Ｈ７、及びＨ８は、第１及び第２のコンタクトホール部用開口部Ｈ１及びＨ２と、開口部ＧＨと同時に形成されるようになっている。
【００７９】
また、開口部Ｈ６及びＨ９は、平坦化膜２６に設けられており、第３のコンタクトホール部用開口部Ｈ３と同時に形成されるようになっている。
【００８０】
次に、図９及び図１０も参照して、上記開口部ＧＨの機能について具体的に説明する。
【００８１】
本実施形態のアクティブマトリクス基板５では、上述したように、開口部ＧＨが、画素Ｐ毎にゲート配線Ｇ上に設けられている。また、この開口部ＧＨは、第１及び第２のコンタクトホール部用開口部Ｈ１及びＨ２と、開口部Ｈ４及びＨ５と同時に形成される。それ故、これらの開口部ＧＨ、Ｈ１、Ｈ２、Ｈ４、及びＨ５が形成された後、後述の洗浄工程が行われる前でのゲート配線Ｇと半導体層ＳＬとの等価回路は、図９（ａ）に示すものとなる。つまり、本実施形態品の等価回路は、図９（ａ）に示すように、開口部ＧＨ、Ｈ１、Ｈ２、Ｈ４、及びＨ５と、ゲート配線Ｇの抵抗Ｒｇｌと、半導体層ＳＬの静電容量ＣＧＩとにより、示される。また、上記抵抗Ｒｇｌは、下記（１）式で求められる。
【００８２】
抵抗Ｒｇｌ＝比抵抗率×配線長さ÷配線断面積          ―――（１）
ここで、比抵抗率は、ゲート配線Ｇに用いられている金属の比抵抗率であり、配線長さ及び配線断面積は、それぞれゲート配線Ｇの長さ及び断面積である。
【００８３】
また、上記静電容量ＣＧＩは、下記（２）式で求められる。
【００８４】
静電容量ＣＧＩ＝比誘電率×電極面積÷電極間距離      ―――（２）
ここで、比誘電率は、半導体層ＳＬとこれに重なり合うゲート配線Ｇ（ゲート電極１８ｇ）との間のゲート絶縁膜（第１の絶縁層）２４の比誘電率であり、電極面積は、半導体層ＳＬと重なり合うゲート電極１８ｇの面積であり、電極間距離は、半導体層ＳＬとゲート電極１８ｇとの間の距離、つまりゲート絶縁膜２４の厚みである。
【００８５】
そして、上記洗浄工程において、後述の洗浄液が供給されると、当該洗浄液に含まれた電荷による電圧Ｅが生じるが、図９（ａ）に示す開口部ＧＨ、Ｈ１、Ｈ２、Ｈ４、及びＨ５がオン状態とされる。この結果、本実施形態品では、ゲート配線Ｇに対して、開口部ＧＨと開口部Ｈ４及びＨ５とを繋ぐ仮想的な線が並列的に接続されることとなり、ゲート配線Ｇと半導体層ＳＬとの間の電位差を実質的になくすることが可能となる。これにより、本実施形態品では、静電容量ＣＧＩの箇所、つまりゲート絶縁膜２４において、静電気破壊が発生するのを防止することができる。
【００８６】
さらに、本実施形態品では、上述したように、開口部ＧＨは、ゲート配線（走査配線）Ｇの時定数と、半導体層ＳＬの時定数とが実質的に一致するように設けられている。つまり、本実施形態品では、１本のゲート配線Ｇ上において、当該ゲート配線Ｇの時定数と、半導体層ＳＬの時定数とが実質的に一致するように、開口部ＧＨの設置数や開口部ＧＨの大きさなどが決められている。具体的には、半導体層ＳＬでの電位の変化Ｖ１は、下記（３）式で示される。
【００８７】
Ｖ１＝Ｅ×ｅ（−１／Ｒ１×Ｃ１）×ｔ            ―――（３）
ここで、Ｅは洗浄液の電荷による電圧であり、Ｒ１は半導体層ＳＬの抵抗値であり、Ｃ１は半導体層ＳＬとその周囲部分との間の静電容量であり、ｔは経過時間である。
【００８８】
また、ゲート配線Ｇでの電位の変化Ｖ２は、下記（４）式で示される。
【００８９】
Ｖ２＝Ｅ×ｅ（−１／Ｒ２×Ｃ２）×ｔ            ―――（３）
ここで、Ｒ２はゲート配線Ｇの抵抗値であり、Ｃ２はゲート配線Ｇとその周囲部分との間の静電容量である。そして、本実施形態品では、画素Ｐ毎に設けた開口部ＧＨの大きさ（つまり、洗浄液がゲート配線Ｇと直接的に接触する部分の大きさ）を調整することにより、抵抗値Ｒ２と静電容量Ｃ２の各値を調整、特に抵抗値Ｒ２の値を小さくすることができる。そして、半導体層ＳＬの時定数（＝Ｒ１×Ｃ１）と、ゲート配線Ｇの時定数（＝Ｒ２×Ｃ２）とを実質的に等しくすることはできる。この結果、本実施形態品では、図１０に一点鎖線のカーブ７０にて示すように、半導体層ＳＬでの電位の変化Ｖ１とゲート配線Ｇでの電位の変化Ｖ２が同じカーブで示されるものとすることができ、ゲート絶縁膜２４において、静電気破壊が発生するのを確実に防止することができる。
【００９０】
一方、従来品では、開口部ＧＨが設けられていないので、その等価回路は、図９（ｂ）に示すものとなる。また、図２２にカーブ８０とカーブ８１にて示したように、半導体層での電位の変化とゲート配線での電位の変化が異なり（つまり、半導体層の時定数とゲート配線の時定数とが異なり、）半導体層とゲート配線との間のゲート絶縁膜において、静電気破壊ＥＳＤが発生する。
【００９１】
以下、図１１〜図１３も参照して、上記のように構成された本実施形態のアクティブマトリクス基板５の要部構成の製造方法について具体的に説明する。
【００９２】
図１１は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１１（ａ）〜図１１（ｄ）は、一連の主な製造工程を説明している。図１２は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１２（ａ）〜図１２（ｃ）は、図１１（ｄ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。図１３は、上記アクティブマトリクス基板の製造工程を説明する図であり、図１３（ａ）〜図１３（ｃ）は、図１２（ｃ）に示した工程の終了後に行われる、一連の主な製造工程を説明している。
【００９３】
図１１（ａ）に示すように、本実施形態のアクティブマトリクス基板５では、まずシリコンからなる半導体層ＳＬが、例えばＣＶＤ法によって基材５ａ上に形成される。また、この半導体層ＳＬでは、ドーピングが行われおらず、ソース領域２１、チャネル領域２２、及びドレイン領域２３は、形成されていない。また、この半導体層ＳＬの具体的な膜厚は、例えば３０〜３００ｎｍである。
【００９４】
次に、図１１（ｂ）に示すように、ＳｉＯ2膜からなるゲート絶縁膜２４が、例えば半導体層ＳＬと基材５ａを覆うように、形成される。これにより、複数のゲート配線（走査配線）Ｇと半導体層ＳＬとの間に第１の絶縁層を形成する第１の絶縁層形成工程が完了される。また、このゲート絶縁膜２４の具体的な膜厚は、例えば２００〜５００ｎｍである。このゲート絶縁膜２４の形成後に、例えばボロンなどのＰ型の不純物がゲート絶縁膜２４の上方から半導体層ＳＬ内にドープされる。
【００９５】
続いて、図１１（ｃ）に示すように、ゲート配線Ｇ（ゲート電極１８ｇ）が、例えばスパッタ法により、半導体層ＳＬ上に形成される。このゲート配線Ｇの具体的な厚さは、例えば２００〜５００ｎｍである。また、このゲート配線Ｇの形成後に、例えばリンなどのＮ型の不純物がゲート配線Ｇ及びゲート絶縁膜２４の上方から半導体層ＳＬ内にドープされる。これにより、基材５ａ上で、画素Ｐ毎に、かつ、前記複数の各ゲート配線（走査配線）Ｇの上側及び下側の少なくとも一方側に、ソース領域２１、ドレイン領域２３、及びチャネル領域２２を有する半導体層ＳＬを設ける半導体層形成工程が完了される。
【００９６】
次に、図１１（ｄ）に示すように、窒化シリコン（ＳｉＮｘ）膜からなる層間絶縁膜２５が、例えばＣＶＤ法により、ゲート配線Ｇ（ゲート電極１８ｇ）及びゲート絶縁膜２４を覆うように、形成される。これにより、複数のゲート配線（走査配線）Ｇ（または半導体層ＳＬ）と第１の絶縁層（ゲート絶縁膜２４）とを覆うように第２の絶縁層を形成する第２の絶縁層形成工程が完了される。また、この層間絶縁膜２５の具体的な膜厚は、１００〜７００ｎｍである。
【００９７】
続いて、図１２（ａ）に示すように、ゲート絶縁膜２４及び層間絶縁膜２５に対して、例えばドライエッチング及びウェットエッチングを行うことにより、第１及び第２のコンタクトホール部用開口部Ｈ１及びＨ２がゲート絶縁膜２４及び層間絶縁膜２５に設けられるとともに、開口部ＧＨが層間絶縁膜２５に設けられる。これにより、薄膜トランジスタ１８のソース電極１８ｓと半導体層ＳＬのソース領域２１を接続するための第１のコンタクトホール部用開口部Ｈ１、及び薄膜トランジスタ１８のドレイン電極１８ｄと半導体層ＳＬのドレイン領域２３を接続するための第２のコンタクトホール部用開口部Ｈ２を第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設けるコンタクトホール部用開口部形成工程が完了される。さらに、このコンタクトホール部用開口部形成工程と同時に、複数の各ゲート配線（走査配線）Ｇ上に画素Ｐに応じた開口部ＧＨを第１及び第２の絶縁層のうち、少なくとも第２の絶縁層に設ける開口部形成工程も完了される。
【００９８】
また、コンタクトホール部用開口部形成工程では、複数の各ゲート配線（走査配線）Ｇの端部Ｇａとゲートドライバ（走査配線駆動回路）１７を接続するための開口部（第１の接続用開口部）Ｈ４、Ｈ５、及び複数の各ソース配線（データ配線）Ｓの端部Ｓａとソースドライバ（データ配線駆動回路）１６を接続するための開口部（第２の接続用開口部）Ｈ７、Ｈ８がゲート絶縁膜２４及び層間絶縁膜２５（第１及び第２の絶縁層）に設けられる。
【００９９】
さらに、コンタクトホール部用開口部形成工程及び開口部形成工程の後、図１２（ａ）の上方から基材５ａに対して、洗浄液を供給して、当該基材の各部を洗浄する洗浄工程が行われる。この洗浄液には、例えばフッ酸が用いられている。
【０１００】
次に、図１２（ｂ）に示すように、ソース配線Ｓ（ソース電極１８ｓ）及びドレイン電極１８ｄが、例えばスパッタ法により、層間絶縁膜２５上に形成される。また、このとき、ソース電極１８ｓの端部１８ｓ１がソース領域２１と接続するように、コンタクトホール部用開口部Ｈ１に充填される。また、ドレイン電極１８ｄの端部１８ｄ１がドレイン領域２３と接続するように、コンタクトホール部用開口部Ｈ２に充填される。
【０１０１】
続いて、図１２（ｃ）に示すように、透明樹脂を用いた平坦化膜２６が、例えばＣＶＤ法により、ソース配線Ｓ（ソース電極１８ｓ）及びドレイン電極１８ｄを覆うように、形成される。この平坦化膜２６の具体的な膜厚は、１００〜７００ｎｍである。その後、平坦化膜２６に対して、例えばドライエッチング及びウェットエッチングを行うことにより、第３のコンタクトホール部用開口部Ｈ３が平坦化膜２６に設けられる。
【０１０２】
次に、図１３（ａ）に示すように、平坦化膜２６に対して、例えばスパッタ法により、５０〜２００ｎｍのＩＴＯを堆積した後、フォトリソグラフィ、ウェットエッチング、及びレジスト剥離洗浄を行ってパターニングすることにより、補助容量電極２７を平坦化膜２６上に形成する。
【０１０３】
続いて、図１３（ｂ）に示すように、窒化シリコン（ＳｉＮｘ）膜からなる層間絶縁膜２８が、例えばＣＶＤ法により、平坦化膜２６及び補助容量電極２７を覆うように、形成される。この層間絶縁膜２８の具体的な膜厚は、１００〜３００ｎｍである。
【０１０４】
次に、図１３（ｃ）に示すように、層間絶縁膜２８に対して、例えばスパッタ法により、５０〜２００ｎｍのＩＴＯを堆積した後、フォトリソグラフィ、ウェットエッチング、及びレジスト剥離洗浄を行ってパターニングすることにより、画素電極１９を層間絶縁膜２８上に形成する。また、このとき、画素電極１９の接続部１９ａが、ドレイン電極１８ｄと接続するように、第３のコンタクトホール部用開口部Ｈ３に充填される。
【０１０５】
以上のように構成された本実施形態のアクティブマトリクス基板５では、ゲート絶縁膜２４及び層間絶縁膜２５（第１及び第２の絶縁層）において、第１及び第２のコンタクトホール部用開口部Ｈ１及びＨ２がそれぞれ半導体層ＳＬのソース領域２１上及びドレイン領域２３上に設けられている。また、本実施形態のアクティブマトリクス基板５では、層間絶縁膜（第２の絶縁層）２５において、開口部ＧＨが画素Ｐに応じて複数の各ゲート配線（走査配線）Ｇ上に設けられている。これにより、本実施形態のアクティブマトリクス基板５では、上記従来例と異なり、画素構造に悪影響を生じることなく、ゲート絶縁膜（第１の絶縁層）２４での静電気破壊の発生を防止することができる。
【０１０６】
また、本実施形態のアクティブマトリクス基板５では、複数の各ゲート配線Ｇ上では、当該ゲート配線Ｇの時定数と、半導体層ＳＬの時定数とが実質的に一致するように、開口部ＧＨが設けられている。これにより、本実施形態のアクティブマトリクス基板５では、ゲート絶縁膜２４での静電気破壊の発生を確実に防止することができる。
【０１０７】
また、本実施形態のアクティブマトリクス基板５では、複数のゲート配線Ｇに接続されて、複数の各ゲート配線Ｇを駆動するゲートドライバ（走査配線駆動回路）１７を備え、複数の各ゲート配線Ｇの端部Ｇａとゲートドライバ１７を接続するための開口部（第１の接続用開口部）Ｈ４及びＨ５がゲート絶縁膜２４及び層間絶縁膜２５にそれぞれ設けられている。これにより、本実施形態のアクティブマトリクス基板５では、製造工程が簡略化されたアクティブマトリクス基板５においても、ゲート絶縁膜２４での静電気破壊の発生を確実に防止することができる。
【０１０８】
また、本実施形態では、画素構造に悪影響を生じることなく、ゲート絶縁膜（第１の絶縁層）２４での静電気破壊の発生を防止することができるアクティブマトリクス基板５が用いられているので、高性能で生産性に優れた液晶表示装置（表示装置）１を容易に構成することができる。
【０１０９】
また、本実施形態では、アクティブマトリクス基板５の製造方法において、上記コンタクトホール部用開口部形成工程及び上記開口部形成工程の後に、基材５ａに対して、洗浄液を供給して、当該基材５ａの各部を洗浄する洗浄工程を行っている。これにより、本実施形態では、基材５ａ上のダストや残渣などを除去することができ、高品質なアクティブマトリクス基板５を容易に製造することができる。
【０１１０】
［第２の実施形態］
図１４は、本発明の第２の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【０１１１】
図において、本実施形態と上記第１の実施形態との主な相違点は、１画素おきにゲート配線上の開口部を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１１２】
つまり、図１４に示すように、本実施形態のアクティブマトリクス基板５では、開口部ＧＨは、ゲート配線Ｇ上において、１画素Ｐおきに設けられている。具体的にいえば、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇが本来的に有する時定数（開口部ＧＨを設ける前の時定数）が、第１の実施形態のものに比べて、小さい値であるか、及び／または半導体層ＳＬの時定数が、第１の実施形態のものに比べて、大きい値である。それ故、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇ上における、開口部ＧＨの設置数を、第１の実施形態のもの比べて、半分の数として、ゲート配線Ｇの時定数と半導体層ＳＬの時定数とを実質的に一致させている。
【０１１３】
以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、ゲート配線Ｇ上において、１画素Ｐおきに開口部ＧＨを設けているので、第１の実施形態のものに比べて、当該開口部ＧＨに対して、ドレイン電極１８ｄなどの金属が充填されて、当該金属とゲート電極１８ｇとの接続による不良が生じるのを抑制することができる。
【０１１４】
尚、上記の説明以外に、複数、例えば２つの画素Ｐおきに、開口部ＧＨを設ける構成でもよい。
【０１１５】
［第３の実施形態］
図１５は、本発明の第３の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【０１１６】
図において、本実施形態と上記第２の実施形態との主な相違点は、ゲート配線の配列方向で隣接する２本のゲート配線において、これらの各ゲート配線上の開口部の設置位置をゲート配線の配列方向で互いにずらした点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１１７】
すなわち、図１５に示すように、本実施形態のアクティブマトリクス基板５では、第２の実施形態と同様に、開口部ＧＨが、ゲート配線Ｇ上において、１画素Ｐおきに設けられている。また、本実施形態のアクティブマトリクス基板５では、図１５に示すように、ゲート配線Ｇの配列方向（図１５の上下方向）で隣接する２本のゲート配線Ｇにおいて、これらの各ゲート配線Ｇ上の開口部ＧＨの設置位置がゲート配線Ｇの配列方向で互いにずらされている。
【０１１８】
以上の構成により、本実施形態では、上記第２の実施形態と同様な作用・効果を奏することができる。
【０１１９】
［第４の実施形態］
図１６は、本発明の第４の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。図１７は、図１６に示したアクティブマトリクス基板の画素構造を説明する断面図である。
【０１２０】
図において、本実施形態と上記第１の実施形態との主な相違点は、ゲート配線上の開口部の形状を変更した点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１２１】
すなわち、図１６に示すように、本実施形態のアクティブマトリクス基板５では、開口部ＧＨ’は、ゲート配線Ｇ上において、１画素Ｐ毎に設けられている。また、この開口部ＧＨ’は、図１７に示すように、断面形状が台形状に構成されている。すなわち、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇが本来的に有する時定数（開口部ＧＨを設ける前の時定数）が、第１の実施形態のものに比べて、大きい値であるか、及び／または半導体層ＳＬの時定数が、第１の実施形態のものに比べて、小さい値である。それ故、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇ上における、開口部ＧＨ’の大きさ（つまり、洗浄液がゲート電極１８ｇに接する量）を大きくして、ゲート配線Ｇの時定数と半導体層ＳＬの時定数とを実質的に一致させている。
【０１２２】
以上の構成により、本実施形態では、上記第１の実施形態と同様な作用・効果を奏することができる。
【０１２３】
［第５の実施形態］
図１８は、本発明の第５の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【０１２４】
図において、本実施形態と上記第４の実施形態との主な相違点は、１画素おきにゲート配線上の開口部を設けた点である。なお、上記第４の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１２５】
すなわち、図１８に示すように、本実施形態のアクティブマトリクス基板５では、開口部ＧＨ’は、ゲート配線Ｇ上において、１画素Ｐおきに設けられている。具体的にいえば、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇが本来的に有する時定数（開口部ＧＨ’を設ける前の時定数）が、第１の実施形態のものに比べて、小さい値であるか、及び／または半導体層ＳＬの時定数が、第１の実施形態のものに比べて、大きい値である。それ故、本実施形態のアクティブマトリクス基板５では、ゲート配線Ｇ上における、開口部ＧＨ‘’の設置数を、第４の実施形態のもの比べて、半分の数として、ゲート配線Ｇの時定数と半導体層ＳＬの時定数とを実質的に一致させている。
【０１２６】
以上の構成により、本実施形態では、上記第４の実施形態と同様な作用・効果を奏することができる。また、本実施形態では、ゲート配線Ｇ上において、１画素Ｐおきに開口部ＧＨ’を設けているので、第４の実施形態のものに比べて、当該開口部ＧＨ’に対して、ドレイン電極１８ｄなどの金属が充填されて、当該金属とゲート電極１８ｇとの接続による不良が生じるのを抑制することができる。
【０１２７】
尚、上記の説明以外に、複数、例えば２つの画素Ｐおきに、開口部ＧＨ’を設ける構成でもよい。
【０１２８】
［第６の実施形態］
図１９は、本発明の第６の実施形態にかかるアクティブマトリクス基板の要部構成を説明する図である。
【０１２９】
図において、本実施形態と上記第５の実施形態との主な相違点は、ゲート配線の配列方向で隣接する２本のゲート配線において、これらの各ゲート配線上の開口部の設置位置をゲート配線の配列方向で互いにずらした点である。なお、上記第５の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１３０】
すなわち、図１９に示すように、本実施形態のアクティブマトリクス基板５では、第５の実施形態と同様に、開口部ＧＨが、ゲート配線Ｇ上において、１画素Ｐおきに設けられている。また、本実施形態のアクティブマトリクス基板５では、図１５に示すように、ゲート配線Ｇの配列方向（図１９の上下方向）で隣接する２本のゲート配線Ｇにおいて、これらの各ゲート配線Ｇ上の開口部ＧＨの設置位置がゲート配線Ｇの配列方向で互いにずらされている。
【０１３１】
以上の構成により、本実施形態では、上記第５の実施形態と同様な作用・効果を奏することができる。
【０１３２】
［変形例］
図２０は、本発明のアクティブマトリクス基板の変形例での画素構造を説明する断面図である。
【０１３３】
図において、本変形例と上記第１の実施形態との主な相違点は、半導体層の上側だけでなく、下側にもゲート電極を設けるとともに、当該半導体層に低濃度不純物領域（ＬＤＤ（Lightly Doped Drain）領域）を設けた点である。なお、上記第１の実施形態と共通する要素については、同じ符号を付して、その重複した説明を省略する。
【０１３４】
つまり、図２０に示すように、本変形例のアクティブマトリクス基板５では、基材５ａ上に、遮光膜３５が形成されている。また、層間絶縁膜３６が、基材５ａ及び遮光膜３５を覆うように形成されている。また、ボトムゲート電極１８ｇ１が、層間絶縁膜３６上に形成されるとともに、層間絶縁膜３６及びボトムゲート電極１８ｇ１を覆うようにベースコート膜３７が形成されている。
【０１３５】
また、半導体層ＳＬ’が、ベースコート膜３７上に形成されており、この半導体層ＳＬ’には、図２０の左右方向に沿って、ソース領域２１、第１の低濃度不純物領域（ＬＤＤ（Lightly Doped Drain）領域）３８、チャネル領域２２、第２の低濃度不純物領域（ＬＤＤ（Lightly Doped Drain）領域）３９、及びドレイン領域２８が形成されている。また、これら第１及び第２の低濃度不純物領域３８及び３９には、Ｎ型の不純物がソース領域２１及びドレイン領域２３に比べて、低濃度でドープされている。
【０１３６】
また、トップゲート電極１８ｇ２が、半導体層ＳＬ’のチャネル領域２２の上方に形成されており、本変形例のアクティブマトリクス基板５では、ボトムゲート電極１８ｇ１及びトップゲート電極１８ｇ２を有するダブルゲート電極タイプであって、半導体層ＳＬ’にＬＤＤ領域を有するＬＤＤ構造の薄膜トランジスタ１８が用いられている。
【０１３７】
そして、本変形例のアクティブマトリクス基板５においては、開口部ＧＨがトップゲート電極１８ｇ２上に形成されており、ゲート絶縁膜２４において、静電気破壊の発生が防止されている。
【０１３８】
以上の構成により、本変形例では、上記第１の実施形態と同様な作用・効果を奏することができる。
【０１３９】
尚、上記の説明では、半導体層の上側及び下側にゲート電極を設けた構成について説明したが、本発明は半導体層が走査配線（ゲート配線及びこれに接続されたゲート電極も含む）の上側及び下側の少なくとも一方側に設けられたものであればよく、半導体層の下側だけにゲート電極（ゲート配線）が設けられたものにも適用できる。すなわち、本発明は、ゲート電極（ゲート配線）を覆うように、かつ、半導体層との間となるように、第１の絶縁層としてのゲート絶縁膜が設けられ、ゲート絶縁膜と当該ゲート絶縁膜上の半導体層を覆うように設けられた第２の絶縁層としての層間絶縁膜を有するボトムゲート電極タイプの薄膜トランジスタを有する構成において、複数の各ゲート配線（走査配線）上に画素に応じた開口部を上記第１及び第２の絶縁層に設ける構成でもよい。
【０１４０】
尚、上記の実施形態はすべて例示であって制限的なものではない。本発明の技術的範囲は特許請求の範囲によって規定され、そこに記載された構成と均等の範囲内のすべての変更も本発明の技術的範囲に含まれる。
【０１４１】
例えば、上記の説明では、本発明を透過型の液晶表示装置に適用した場合について説明したが、本発明の表示装置はアクティブマトリクス基板を使用したものであれば何等限定されない。具体的にいえば、本発明の表示装置は、半透過型や反射型の液晶パネルあるいは有機ＥＬ（Electronic Luminescence）素子、無機ＥＬ素子、電界放出ディスプレイ（Field Emission Display）などのアクティブマトリクス基板を用いた各種表示装置に適用することができる。
【０１４２】
また、上記の説明では、コンタクトホール部用開口部形成工程と開口部形成工程とを同時に行う場合について説明したが、本発明はこれに限定されるものではなく、コンタクトホール部用開口部形成工程と開口部形成工程とを別個に行ってもよい。この場合、コンタクトホール部用開口部形成工程及び開口部形成工程の一方の工程を他方の工程よりも先に行うことができる。すなわち、コンタクトホール部用開口部形成工程よりも、開口部形成工程を先に行ってもよいし、コンタクトホール部用開口部形成工程を行った後で、開口部形成工程を行ってもよい。
【０１４３】
但し、上記の各実施形態のように、コンタクトホール部用開口部形成工程と開口部形成工程とを同時に行う場合の方が、アクティブマトリクス基板の製造工程を簡略化することができ、アクティブマトリクス基板の製造時間の短縮を容易に図ることができる点で好ましい。
【０１４４】
また、上記の説明では、コンタクトホール部用開口部形成工程の際に、複数の各走査配線の端部と走査配線駆動回路を接続するための第１の接続用開口部、及び複数の各データ配線の端部とデータ配線駆動回路を接続するための第２の接続用開口部が第１及び第２の絶縁層に設ける場合について説明した。しかしながら、本発明はこれに限定されるものではなく、例えばコンタクトホール部用開口部形成工程の後に、第１及び第２の接続用開口部を設ける構成でもよい。
【０１４５】
但し、上記の各実施形態のように、コンタクトホール部用開口部形成工程の際に、第１及び第２の接続用開口部を設ける場合の方が、アクティブマトリクス基板の製造工程を簡略化することができ、アクティブマトリクス基板の製造時間の短縮を容易に図ることができる点で好ましい。
【０１４６】
また、上記の説明以外に、本発明は、第１及び第２の接続用開口部が、コンタクトホール部用開口部形成工程と開口部形成工程の後に行われる場合であっても、開口部ＧＨを設けることにより、上記洗浄工程の際に第１の絶縁層での静電気破壊の発生を防止できることは言うまでもない。
【０１４７】
また、上記の説明では、ソース配線（データ配線）及びゲート配線（走査配線）に単層の金属を用いた場合について説明したが、本発明のデータ配線及び走査配線は各々これに限定されるものではなく、例えばチタン層、アルミニウム層、及びチタン層を有する３層構造金属膜などの多層金属膜や、単層の金属に所定の不純物を添加したものも用いることもできる。
【０１４８】
また、上記第２、第３、第５、及び第６の各実施形態では、１画素おきにゲート配線（走査配線）上の開口部を設けた構成について説明したが、本発明はこれに限定されるものではなく、走査配線上において、複数の画素毎に、開口部が設けられているものであればよい。但し、走査配線の時定数と、半導体層の時定数とが実質的に一致するように、上記開口部が設けられていることが好ましい。具体的には、例えば走査配線の抵抗値が低い場合には、２画素おきに開口部を設ける構成でもよい。
【産業上の利用可能性】
【０１４９】
本発明は、画素構造に悪影響を生じることなく、静電気破壊の発生を防止することができるアクティブマトリクス基板、その製造方法、及びそのアクティブマトリクス基板を用いた表示装置に対して有用である。
【符号の説明】
【０１５０】
１  液晶表示装置（表示装置）
２  液晶パネル
５  アクティブマトリクス基板
５ａ  基材
１６  ソースドライバ（データ配線駆動回路）
１７  ゲートドライバ（走査配線駆動回路）
１８  薄膜トランジスタ
１８ｓ  ソース電極
１８ｄ  ドレイン電極
１８ｇ  ゲート電極
１９  画素電極
ＳＬ  半導体層
２１  ソース領域
２２  チャネル領域
２３  ドレイン領域
２４  ゲート絶縁膜（第１の絶縁層）
２５  層間絶縁膜（第２の絶縁層）
Ｓ１〜ＳＭ、Ｓ  ソース配線（データ配線）
Ｓａ  端部
Ｇ１〜ＧＮ、Ｇ  ゲート配線（走査配線）
Ｇａ  端部
Ｐ  画素
Ｈ１  第１のコンタクトホール部用開口部
Ｈ２  第２のコンタクトホール部用開口部
Ｈ４、Ｈ５  開口部（第１の接続用開口部）
Ｈ７、Ｈ８  開口部（第２の接続用開口部）
ＧＨ  開口部
【図１】
2013250319.tif 000003
【図２】
2013250319.tif 000004
【図３】
2013250319.tif 000005
【図４】
2013250319.tif 000006
【図５】
2013250319.tif 000007
【図６】
2013250319.tif 000008
【図７】
2013250319.tif 000009
【図８】
2013250319.tif 000010
【図９】
2013250319.tif 000011
【図１０】
2013250319.tif 000012
【図１１】
2013250319.tif 000013
【図１２】
2013250319.tif 000014
【図１３】
2013250319.tif 000015
【図１４】
2013250319.tif 000016
【図１５】
2013250319.tif 000017
【図１６】
2013250319.tif 000018
【図１７】
2013250319.tif 000019
【図１８】
2013250319.tif 000020
【図１９】
2013250319.tif 000021
【図２０】
2013250319.tif 000022
【図２１】
2013250319.tif 000023
【図２２】
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