(57)【要約】【課題】半導体装置の微細なパターンに対するコンタクト形成の信頼性を向上する。【解決手段】本実施形態の半導体装置の製造方法は、第１及び第２の領域１００，２００内に側壁膜８０を形成する工程と、領域２００内の第１の側壁膜８０を覆う第２の犠牲層７２を、側壁膜８０の側面上から両側へ突出するように、形成し、第２の幅を有する第１の側壁膜８０の側面上に、第２の幅ＬＩｂを有する第３の犠牲層７４を形成する工程と、幅ＬＷｂ，ＬＷｃを有する第２及び第３の側壁膜８２Ａ，８２Ｂを、領域１００内において第２の幅に対応する第１の間隔ＬＩｂ，ＬＩｃ，ＬＩｄを有して犠牲層７４を挟んで第１の側壁膜８０にそれぞれ隣り合い、領域２００内において第１の間隔ＬＩｂ，ＬＩｃ，ＬＩｄより大きい第２の間隔Ｄｘを有して犠牲層７２，７４を挟んで第１の側壁膜８０にそれぞれ隣り合うように、形成する工程と、を含む。【選択図】図１４
2013143398.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の方向に隣り合う第１及び第２の領域内の被加工層上に、前記第１の方向に延在し、第１の幅を有する第１の部分と、前記第２の領域内に設けられ、前記第１の方向に交差する第２方向における第１の寸法が前記第１の幅より大きいフリンジとを含む第１の犠牲層を、形成する工程と、
前記第１の犠牲層の側面上に、第１の側壁膜を形成する工程と、
前記第２の領域内の前記第１の側壁膜が含む第２の部分を覆う第２の犠牲層を、前記第２の部分の幅方向に対して平行方向について前記第２の部分の側面上から両側へ突出するように、リソグラフィを用いてリソグラフィの解像度の限界寸法以上の寸法で形成し、リソグラフィの解像度の限界寸法より小さい寸法であって前記第１の幅より小さい第２の幅を有する前記第１の側壁膜の側面上及び前記第２の犠牲層の側面上に、実質的に前記第２の幅を有する第３の犠牲層を、前記第１の犠牲層を除去した後に側壁材に対するエッチバックによって形成する工程と、
実質的に前記第２の幅を有する第２及び第３の側壁膜を、前記第１の領域内では前記第２の幅に対応する第１の間隔を有して前記第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合い、且つ、前記第２の領域内では前記第１の間隔より大きい第２の間隔を有して、前記第２及び第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合うように、形成する工程と、
前記第２及び第３の犠牲層を除去した後、前記第１乃至第３の側壁膜の幅方向に対して平行方向について前記第２の幅より大きい第２の寸法を有する第１のマスクパターンを、前記第１乃至第３の側壁膜の前記第２の間隔で隣接している部分と重なる前記第２の領域内の位置に、前記第１乃至第３の側壁膜毎にリソグラフィを用いて形成し、且つ、前記第１乃至第３の側壁膜とは重ならない前記第１の領域内の位置に、トランジスタのゲートパターンに対応する前記第２の幅より大きい第３の幅を有する第２のマスクパターンをリソグラフィを用いて形成するとともに、前記第１及び第２のマスクパターンを形成するときに、前記第１乃至第３の側壁膜の上端の位置が揃うように、前記第１の領域内で先に露出した前記第１乃至第３の側壁膜の上端を選択的にエッチングする工程と、
前記第１乃至第３の側壁膜、並びに、前記第１及び第２のマスクパターンが転写されるように、前記被加工層を加工し、前記第１の領域内では前記第１の間隔、前記第２の領域内では前記第２の間隔で隣り合い、且つ、実質的に前記第２の幅を有する複数の配線と、前記配線毎に接続された実質的に前記第２の寸法を有するコンタクト部と、前記トランジスタのゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の第１の方向に隣り合う第１及び第２の領域内の被加工層上に、前記第１の方向に延在し、第１の幅を有する第１の部分と、前記第２の領域内に設けられ、前記第１の方向に交差する第２方向における第１の寸法が前記第１の幅より大きいフリンジとを含む第１の犠牲層を、形成する工程と、
前記第１の犠牲層の側面上に、第１の側壁膜を形成する工程と、
前記第２の領域内の前記第１の側壁膜が含む第２の部分を覆う第２の犠牲層を、前記第２の部分の幅方向に対して平行方向について前記第２の部分の側面上から両側へ突出するように、形成し、前記第１の幅より小さい第２の幅を有する前記第１の側壁膜の側面上及び前記第２の犠牲層の側面上に、実質的に前記第２の幅を有する第３の犠牲層を前記第１の犠牲層を除去した後に形成する工程と、
実質的に前記第２の幅を有する第２及び第３の側壁膜を、前記第１の領域内では前記第２の幅に対応する第１の間隔を有して前記第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合い、且つ、前記第２の領域内では前記第１の間隔より大きい第２の間隔を有して前記第２及び第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合うように、形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２及び第３の犠牲層を除去した後、前記第１乃至第３の側壁膜の幅方向に対して平行方向について前記第２の幅より大きい第２の寸法を有する第１のマスクパターンを、前記第１乃至第３の側壁膜の前記第２の間隔で隣接している部分と重なる前記第２の領域内の位置に、前記第１乃至第３の側壁膜毎に、形成する工程と、
前記第１乃至第３の側壁膜及び前記第１のマスクパターンが転写されるように、前記被加工層を加工し、前記第１の領域内では前記第１の間隔、前記第２の領域内では前記第２の間隔で隣り合い、且つ、実質的に前記第２の幅を有する複数の配線と、前記配線毎に接続された実質的に前記第２の寸法を有するコンタクト部とを形成する工程と、
をさらに具備することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の領域内の位置に前記第１のマスクパターンを形成するときに、前記第１乃至第３の側壁膜の上端の位置が揃うように、前記第１の領域内で先に露出した前記第１乃至第３の側壁膜の上端を、選択的にエッチングすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１のマスクパターンを形成するのと同時に、トランジスタのゲートのパターンに対応する前記第２の幅より大きい第３の幅を有する第２のマスクパターンを、前記第１の領域内に形成し、前記第１乃至第３の側壁膜、並びに、前記第１及び第２のマスクパターンが転写されるように、前記被加工層を加工することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化により、リソグラフィの解像度の限界寸法より小さい配線パターンの形成が、求められている。微細な配線パターンを形成する技術の一つとして、側壁転写技術が、知られている。
【０００３】
側壁転写技術は、形成された側壁膜をマスクとしたパターンの転写によって、リソグラフィの解像度の限界寸法（ライン幅又はピッチ）より小さい寸法を有するパターンを形成できる。  
側壁転写プロセスを複数回繰り返すことによって、リソグラフィの解像限界の２分の１未満の寸法を有するパターンを形成する手法も提案されている。
【０００４】
例えば、フラッシュメモリのメモリセルアレイのパターンのようなラインアンドスペースパターンは、側壁転写技術によって、形成される。周辺回路とメモリセルアレイとを接続するための領域内において、メモリセルアレイから引き出された配線パターン（ラインパターン）に接続されるように、コンタクトパターンが形成される。コンタクトパターンの寸法は、配線パターンの寸法より大きいことが好ましい。
【０００５】
但し、ラインアンドスペースパターンを形成するための側壁転写技術を適用した製造プロセスと共通の工程で、ラインパターンと寸法の異なるコンタクトパターンを形成することは、困難であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
微細なパターンを含む半導体装置における微細なパターンへのコンタクト形成の信頼性を向上する技術を提案する。
【課題を解決するための手段】
【０００８】
本実施形態の半導体装置の製造方法は、半導体基板の第１の方向に隣り合う第１及び第２の領域内の被加工層上に、前記第１の方向に延在し、第１の幅を有する第１の部分と、前記第２の領域内に設けられ、前記第１の方向に交差する第２方向における第１の寸法が前記第１の幅より大きいフリンジとを含む第１の犠牲層を、形成する工程と、前記第１の犠牲層の側面上に、第１の側壁膜を形成する工程と、前記第２の領域内の前記第１の側壁膜が含む第２の部分を覆う第２の犠牲層を、前記第２の部分の幅方向に対して平行方向について前記第２の部分の側面上から両側へ突出するように、形成し、前記第１の幅より小さい第２の幅を有する前記第１の側壁膜の側面上及び前記第２の犠牲層の側面上に、実質的に前記第２の幅を有する第３の犠牲層を前記第１の犠牲層を除去した後に形成する工程と、実質的に前記第２の幅を有する第２及び第３の側壁膜を、前記第１の領域内では前記第２の幅に対応する第１の間隔を有して前記第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合い、且つ、前記第２の領域内では前記第１の間隔より大きい第２の間隔を有して前記第２及び第３の犠牲層を挟んで前記第１の側壁膜にそれぞれ隣り合うように、形成する工程と、を含む。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の全体構成の一例を示す模式図。
【図２】半導体装置の内部構成の一例を示す模式図。
【図３】半導体装置の平面レイアウトの一例を示す模式図。
【図４】第１の実施形態の半導体装置の構造を示す平面図。
【図５】第１の実施形態の半導体装置の構造を示す断面図。
【図６】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図７】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図８】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図９】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図１０】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１１】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１２】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図１３−１】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１３−２】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１４】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図１５】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１６−１】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１６−２】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１７】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図１８】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図１９】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２０】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２１】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２２】第１の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図２３】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２４】第１の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２５】第２の実施形態の半導体装置の構造を説明するための平面図。
【図２６】第２の実施形態の半導体装置の構造を説明するための断面図。
【図２７】第２の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図２８】第２の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図２９】第２の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図３０】第２の実施形態の半導体装置の製造方法を説明するための断面工程図。
【図３１】第２の実施形態の半導体装置の製造方法を説明するための平面工程図。
【図３２】第２の実施形態の半導体装置の製造方法を説明するための断面工程図。
【発明を実施するための形態】
【００１０】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
（１）  第１の実施形態  
（ａ）  全体構成  
図１及び図２を用いて、第１の実施形態の半導体装置の全体構成例について説明する。  
図１は、本実施形態の半導体装置の主要部を示すブロック図である。
【００１２】
本実施形態の半導体装置は、例えば、半導体メモリである。但し、本実施形態の半導体装置は、半導体メモリに限定されない。
【００１３】
メモリセルアレイ１００は、複数のメモリセル（メモリ素子）ＭＣを有する。メモリセルアレイ１００は、外部からのデータを記憶する。
【００１４】
図２を用いて、メモリセルアレイ１００の構成について、フラッシュメモリを例として、説明する。例えば、ＮＡＮＤ型フラッシュメモリは、制御単位としての複数のブロックが、メモリセルアレイ１００内に設けられている。図２は、メモリセルアレイ１００内の１つのブロックＢＬＫの等価回路図を示している。
【００１５】
１つのブロックＢＬＫは、Ｘ方向（ロウ方向）に並んだ複数のメモリセルユニットＣＵを含んでいる。１つのブロックＢＬＫ内に、例えば、ｑ個のメモリセルユニットＣＵが設けられている。ブロックＢＬＫに割り付けられるビット線ＢＬ１〜ＢＬｑの本数は、ブロックＢＬＫ内のメモリセルユニットＣＵの個数と同じである。
【００１６】
１つのメモリセルユニットＣＵは、複数（例えば、ｐ個）のメモリセルＭＣ１〜ＭＣｐから形成されるメモリセルストリングと、メモリセルストリングの一端に接続された第１のセレクトトランジスタＳＴＳ（以下、ソース側セレクトトランジスタとよぶ）と、メモリセルストリングの他端に接続された第２のセレクトトランジスタＳＴＤ（以下、ドレイン側セレクトトランジスタとよぶ）とを含んでいる。メモリセルストリングにおいて、メモリセルＭＣ１〜ＭＣｐの電流経路が、Ｙ方向（カラム方向）に沿って直列接続されている。
【００１７】
ｑ個のメモリセルユニットＣＵの一端（ソース側）、すなわち、ソース側セレクトトランジスタＳＴＳの電流経路の一端に、ソース線ＳＬが共通接続される。また、ｑ個のメモリセルユニットＭＵの他端（ドレイン側）、すなわち、ドレイン側セレクトトランジスタＳＴＤの電流経路の一端に。それぞれビット線ＢＬ１〜ＢＬｑが接続されている。
【００１８】
尚、１つのメモリセルユニットＣＵを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個以上でもよい。以下では、メモリセルＭＣ１〜ＭＣｐを区別しない場合には、メモリセルＭＣと表記する。また、ソース側及びドレイン側のセレクトトランジスタＳＴＤ，ＳＴＳを区別しない場合には、セレクトトランジスタＳＴと表記する。
【００１９】
メモリセルＭＣは、電荷の保持が可能な電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣは、電荷蓄積層内の電荷量に応じて、トランジスタのしきい値が変化する。メモリセルＭＣは、記憶すべきデータとトランジスタのしきい値電圧とが対応づけられている。
【００２０】
Ｙ方向に隣接する２つのメモリセルＭＣは、ソース／ドレインが接続されている。これによって、メモリセルＭＣの電流経路が直列接続され、メモリセルストリングが形成される。
【００２１】
ソース側セレクトトランジスタＳＴＳのドレインは、メモリセルＭＣ１のソースに接続される。ソース側セレクトトランジスタＳＴＳのソースは、ソース線ＳＬに接続される。ドレイン側セレクトトランジスタＳＴＤのソースは、メモリセルＭＣｐのドレインに接続されている。ドレイン側セレクトトランジスタＳＴＤのドレインは、ビット線ＢＬ１〜ＢＬｑのうちの対応する１本に接続されている。
【００２２】
ワード線ＷＬ１〜ＷＬｐはＸ方向に延在し、各ワード線ＷＬ１〜ＷＬｐはＸ方向に沿って配列された複数のメモリセルＭＣのゲートに共通に接続される。１つのメモリセルユニットＣＵにおいて、ワード線ＷＬ１〜ＷＬｐの本数は、１つのメモリセルストリング内のメモリセルの個数（ｐ個）と、同じである。
【００２３】
ソース側セレクトゲート線ＳＧＳＬはＸ方向に延び、Ｘ方向に沿って配列された複数のソース側セレクトトランジスタＳＴＳのゲートに共通に接続される。ドレイン側セレクトゲート線ＳＧＤＬはＸ方向に延在し、Ｘ方向に沿って配列された複数のドレイン側セレクトトランジスタＳＴＤのゲートに共通に接続される。
【００２４】
以下では、各ワード線ＷＬ１〜ＷＬｐを区別しない場合には、ワード線ＷＬと表記し、各ビット線ＢＬ１〜ＢＬｑを区別しない場合には、ビット線ＢＬと表記する。また、ソース側及びドレイン側のセレクトゲート線ＳＧＳＬ，ＳＧＤＬを区別しない場合には、セレクトゲート線ＳＧＬと表記する。
【００２５】
ロウ制御回路（例えば、ワード線ドライバ）１０１は、メモリセルアレイ１００のロウを制御する。ロウ制御回路１０１は、アドレスバッファ１０２からのアドレス信号に基づいて、選択されたメモリセルにアクセスするために、ワード線ＷＬを駆動する。
【００２６】
カラムデコーダ１０３は、アドレスバッファ１０２からのアドレス信号に基づいて、メモリセルアレイ１００のカラムを選択し、選択されたビット線ＢＬを駆動する。
【００２７】
センスアンプ１０４は、ビット線ＢＬの電位変動を、検知及び増幅する。また、センスアンプ１０４は、メモリセルアレイ１００から読み出されたデータ及びメモリセルアレイ１００に書き込むデータを、一時的に保持する。
【００２８】
ウェル・ソース線電位制御回路１０５は、メモリセルアレイ１００内のウェル領域の電位及びソース線ＳＬの電位を制御する。
【００２９】
電位生成回路１０６は、データの書き込み（プログラム）時、データの読み出し時及び消去時に、ワード線ＷＬに印加される電圧を生成する。また、電位生成回路１０６は、例えば、セレクトゲート線ＳＧＬ、ソース線ＳＬ及び半導体基板内のウェル領域に印加する電位も生成する。電位生成回路１０６によって生成された電位は、ロウ制御回路１０１に入力され、選択ワード線ＷＬ及び非選択ワード線ＷＬ、セレクトゲート線ＳＧＬにそれぞれ印加される。
【００３０】
データ入出力バッファ１０７は、データの入出力のインターフェイスとなる。データ入出力バッファ１０７は、入力された外部からのデータを、一時的に保持する。データ入出力バッファ１０７は、メモリセルアレイ１から出力されたデータを一時的に保持し、所定のタイミングで、保持しているデータを外部へ出力する。
【００３１】
コマンドインターフェイス１０８は、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。データ入出力バッファ１０７に入力されるデータがコマンドデータを含む場合、コマンドインターフェイス１０８は、コマンドデータをステートマシーン１０９に転送する。
【００３２】
ステートマシーン１０９は、外部からの要求に応じて、フラッシュメモリ内の各回路の動作を制御する。
【００３３】
（ｂ）  構造  
図３乃至図５を参照して、本実施形態の半導体装置（例えば、フラッシュメモリ）の構造について、説明する。
【００３４】
図３を用いて、本実施形態のフラッシュメモリの配線レイアウトの一例について説明する。
【００３５】
図３は、メモリセルアレイ１００、メモリセルアレイ１００周辺に配置されるロウ制御回路１０１及び引き出し領域１５０の位置関係を模式的に示す図である。  
メモリセルアレイ１００は、Ｙ方向（カラム方向）に並んで配置される複数のブロックから構成される。図３において、説明の簡単化のため、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）が、示されている。尚、メモリセルアレイ１００内のブロックの個数は、２個に限定されない。
【００３６】
ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内には、複数のワード線ＷＬが、設けられている。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬを挟むように、２つのセレクトゲート線ＳＧＬが、各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のＹ方向の一端及び他端に、それぞれ配置される。各ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）において、２つのセレクトゲート線ＳＧＬのうち１つは、ソース側セレクトトランジスタのセレクトゲート線ＳＧＬであり、他の１つは、ドレイン側セレクトトランジスタのセレクトゲート線ＳＧＬである。
【００３７】
図３に示される例では、引き出し領域１５０が、メモリセルアレイ１００の一端及び他端にそれぞれ設けられている。この場合、互いに隣接する２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）内のワード線ＷＬは、互いに反対側の引き出し領域１５０内に、それぞれ引き出される。
【００３８】
メモリセルアレイ１００内の配線のピッチ（配線の線幅及び配線間の間隔）は、ロウ制御回路１０１などの周辺回路の配線のピッチ（配線の線幅及び配線間の間隔）と異なる。そのため、図３に示されるように、メモリセルアレイ１００とロウ制御回路１０１との間に、配線の線幅及び間隔（及びピッチ）を変換するための引き出し領域（フックアップ領域ともよばれる）１５０が、チップ（半導体基板）内に、設けられている。
【００３９】
図３に示す例では、ワード線ＷＬは、全体として、２つのブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側に存在する２つのセレクトゲート線ＳＧＬを多重に取り囲んでいる。メモリセルアレイ１００内で、複数のワード線ＷＬは、Ｘ方向に延在する。複数のワード線ＷＬは、引き出し領域１５０内において、ブロックＢＬＫｉ，ＢＬＫ（ｉ＋１）の境界側（Ｙ方向、図中下向き又は上向き）に折り曲げられる。
【００４０】
図３に示されるように、複数のワード線ＷＬは、メモリセルアレイ１００の端部、或いは、引き出し領域１５０内で分断され、各ワード線ＷＬの独立性が確保されている。
【００４１】
引き出し領域１５０内において、例えば、ワード線ＷＬが折り曲げられた箇所からその先端までの間に、コンタクトプラグ（コンタクトホール）がワード線ＷＬに接続される。コンタクトプラグ（図示せず）は、引き出し領域１５０に設けられたコンタクト部（図示せず）上に、配置される。コンタクト部は、引き出し領域１５０内において、ワード線ＷＬに接続されている。コンタクト部は、ワード線ＷＬと同じ部材（材料）によって形成される。以下では、コンタクト部のことを、パッド又はフリンジともよぶ。また、以下において、引き出し領域１５０内のワード線の部分のことを、引き出し線とよぶ場合もある。
【００４２】
メモリセルアレイ１００と引き出し領域１５０との間に、メモリセルとして機能しないダミーセルを含む領域（以下、ダミーセル領域とよぶ）が設けられる場合がある。本実施形態では、ダミーセル領域の図示は、省略する。
【００４３】
図４及び図５は、本実施形態のフラッシュメモリの構造を示す図である。
【００４４】
図４は、本実施形態のフラッシュメモリの平面構造を示す平面図である。図５は、本実施形態のフラッシュメモリの断面構造を示す断面図である。図５の（ａ）は、図４のＶａ−Ｖａ線に沿う断面図である。図５の（ｂ）は、図４のＶｂ−Ｖｂ線に沿う断面図である。図５の（ｃ）は、図４のＶｃ−Ｖｃ線に沿う断面図である。
【００４５】
図４及び図５には、メモリセルアレイ１００及び引き出し領域１５０の一部分の構造が抽出されて、示されている。図４及び図５において、ワード線ＷＬ、ワード線ＷＬに接続されるメモリセルＭＣ、メモリセルユニットの片側のセレクトゲート線ＳＧＬ、及び、セレクトゲート線ＳＧＬに接続されるセレクトトランジスタＳＴが、図示されている。
【００４６】
図４及び図５に示すように、メモリセルＭＣ及びセレクトトランジスタＳＴは、ウェル領域（図示せず）が形成された半導体基板３０上に、設けられる。
【００４７】
図５の（ａ），（ｃ）に示されるように、メモリセルＭＣは、メモリセルアレイ１００内に配置される。上述のように、メモリセルＭＣは、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルＭＣのゲートは、ゲート絶縁膜（トンネル絶縁膜）３２上に形成された電荷蓄積層３３Ａと、電荷蓄積層３３Ａ上に形成された絶縁体（ゲート間絶縁膜又はブロック絶縁膜とよばれる）３４Ａと、絶縁体３４Ａ上に形成されたコントロールゲート電極３５Ａとを含んでいる。図５の（ａ）及び（ｃ）に示される例において、電荷蓄積層３３Ａは、例えば、導電性のシリコンを用いて形成される。シリコンの電荷蓄積層３３Ａは、フローティングゲート電極３３Ａとよばれる。尚、電荷蓄積層３３Ａは、電子に対するトラップ準位を含む絶縁膜（例えば、窒化シリコン）を用いて形成されてもよい。絶縁体３４Ａは、シリコン酸化膜、シリコン窒化膜及び高誘電率膜（High-k膜）の１つを含む単層構造でもよいし、それらの膜の複数を含む多層構造でもよい。
【００４８】
図５の（ｃ）に示されるように、メモリセルアレイ１００内において、ＳＴＩ構造の素子分離絶縁膜３１Ａが、半導体基板３０内の素子分離領域ＳＴＩに埋め込まれている。素子分離絶縁膜３１Ａによって、半導体基板３０内に、アクティブ領域ＡＡが区画される。アクティブ領域ＡＡは、Ｙ方向に延在している。
【００４９】
Ｘ方向に配列された複数のフローティングゲート電極３３Ａは、素子分離絶縁膜３１Ａによって、メモリセルＭＣ毎に分離されている。
【００５０】
コントロールゲート電極３５ＡはＸ方向に延在し、Ｘ方向に配列された複数のメモリセルＭＣに共有されている。コントロールゲート電極３５Ａは、ワード線ＷＬとして用いられている。
【００５１】
セレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓは、メモリセルＭＣのスタックゲート構造に近似した構造を有する。セレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓは、例えば、ゲート間絶縁膜３４Ａと同時に形成される絶縁体３４Ｓを介して、電荷蓄積層３３Ａと同時に形成される第１電極層３３Ｓと、コントロールゲート電極３５Ａと同時に形成される第２電極層３５Ｓとを含んでいる。セレクトトランジスタＳＴにおいて、絶縁体３４Ｓ内に形成された開口部を介して、第１電極層３３Ｓと第２電極層３５Ｓとが接続されている。
【００５２】
Ｘ方向に配列された複数の第１電極層３３Ｓは、フローティングゲート電極３３Ａと同様に、素子分離絶縁膜３１Ａによって、電気的に分離されている。第２電極層３５Ｓは、コントロールゲート電極３５Ａと同様に、Ｘ方向に延在し、Ｘ方向に配列された複数のセレクトトランジスタＳＴに共有されている。セレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓは、セレクトゲート線ＳＧＬとして用いられている。
【００５３】
メモリセルＭＣ及びセレクトトランジスタＳＴの電流経路は、例えば、半導体基板３０内に形成された拡散層３９によって、Ｙ方向に直列接続されている。拡散層３９，３９Ｓは、各トランジスタＭＣ，ＳＴのソース及びドレインとして用いられ、隣接するトランジスタＭＣ，ＳＴ間で共有される。拡散層３９，３９Ｓを介して電流経路が直列接続された複数のメモリセルＭＣ及びセレクトトランジスタＳＴが、メモリセルユニットを形成する。Ｙ方向に隣接する２つのセレクトトランジスタＳＴは、半導体基板３０内に形成された拡散層３９Ｓを共有する。
【００５４】
例えば、メモリセルアレイ１００に隣接する周辺領域内において、ロウ制御回路やカラム制御回路を形成する電界効果トランジスタ（以下では、周辺トランジスタとよぶ）が、メモリセル及びセレクトトランジスタと同じ材料を用いて、実質的に同時の工程で形成されている。周辺トランジスタのゲート構造は、ゲート長及びゲート幅の寸法がセレクトトランジスタと異なるのみで、実質的な構造はセレクトトランジスタと同様である。
【００５５】
半導体基板３０上には、第１の層間絶縁膜５１が設けられる。メモリセルアレイ１００内において、層間絶縁膜５１は、メモリセルＭＣのゲート電極３３Ａ，３５Ａ及びセレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓを、覆っている。層間絶縁膜５１内に形成されたコンタクトホール内に、コンタクトプラグＣＰ１が埋め込まれる。コンタクトプラグＣＰ１は、セレクトトランジスタＳＴの拡散層３９Ｓに接続される。拡散層３９Ｓは、コンタクトプラグＣＰ１を経由して、層間絶縁膜５１上の第１の配線層（中間配線）５９Ａに接続される。第１の配線層５９Ａは、第１の配線レベルＭ０に設けられている。
【００５６】
第２の層間絶縁膜５２が、第１の層間絶縁膜５１上に積層されている。第３の層間絶縁膜５３が、第２の層間絶縁膜５２上に積層されている。
【００５７】
拡散層３９Ｓがドレイン側セレクトトランジスタＳＴＤに共有されている場合、第２の配線レベルＭ１に設けられた第２の配線層ＢＬが、ビット線ＢＬとして、層間絶縁膜５２内のビアプラグＶＰ、第１の配線層５９Ａ及びコンタクトプラグＣＰ１を介して、拡散層３９Ｓに接続される。ビット線としての第２の配線層ＢＬは、Ｙ方向に延在する。各ビット線ＢＬにそれぞれ接続されたコンタクトプラグＣＰ１は、Ｘ方向に配列されたメモリセルユニット毎に、電気的に分離されている。
【００５８】
尚、拡散層３９Ｓが、ソース側セレクトトランジスタＳＴＳに共有されている場合、第１の配線レベルＭ０の配線層を用いて形成されるソース線ＳＬが、拡散層３９Ｓに接続される。
【００５９】
図４及び図５の（ｂ），（ｃ）に示されるように、ワード線ＷＬとしてのコントロールゲート電極３５Ａは、メモリセルアレイ１００内から引き出し領域１５０内に延在する。そして、ワード線ＷＬの独立性を確保するため、引き出し領域１５０内で、ワード線ＷＬ間が分断されている。各ワード線ＷＬの分断箇所は、図４に示される箇所に限定されない。
【００６０】
各ワード線ＷＬは、メモリセルアレイ１００内において直線状に延在しているのに対して、引き出し領域１５０内において２次元に折り曲げられている。引き出し領域１５０内に引き出されたワード線ＷＬの折り曲げ位置を調整することによって、パッド３５Ｐ及びコンタクトプラグＣＰ２は、２次元（Ｘ−Ｙ平面）において、その位置、サイズ、パッド３５Ｐ間の間隔（ピッチ）及びコンタクトプラグＣＰ２間の間隔を調整できる。例えば、複数のコンタクトプラグＣＰ２及びパッド３５Ｐのレイアウトを、ワード線ＷＬが形成するグループごとに、Ｘ方向及びＹ方向にずらして設定できる。そのため、ワード線ＷＬとロウ制御回路とを接続するための配線層のレイアウトを、簡単化できる。
【００６１】
ワード線ＷＬは、引き出し領域１５０内のパッド３５Ｐに接続されている。パッド３５Ｐとワード線ＷＬとは、連続した導電層である。
【００６２】
パッド３５Ｐ上に、コンタクトプラグＣＰ２が設けられ、パッド３５ＰとコンタクトプラグＣＰ２とが電気的に接続される。ワード線ＷＬとロウ制御回路とを接続するために、例えば、引き出し領域１５０内に設けられた第１の配線レベルＭ０の配線層５９Ｂが、用いられる。ロウ制御回路から延在する配線層５９Ｂが、パッド３５Ｐ上のコンタクトプラグＣＰ２に接続される。これによって、メモリセルＭＣが接続されたワード線が、ロウ制御回路に接続される。尚、ビット線ＢＬと同じ配線レベルＭ１に位置する配線層をさらに用いて、ワード線ＷＬが、ロウ制御回路に接続されてもよい。
【００６３】
図５の（ｂ），（ｃ）に示されるように、引き出し領域１５０において、素子分離絶縁膜３１Ｂが、例えば、半導体基板３０内に設けられている。素子分離絶縁膜３１Ｂは、引き出し領域１５０の全体に形成されている。引き出し領域１５０内において、パッド３５Ｐは、素子分離絶縁膜３１Ｂ上に、ゲート間絶縁膜３４Ａと同時に形成される絶縁体３４Ｐを介して設けられている。
【００６４】
以下では、説明の明確化のために、パッド（フリンジ、コンタクト部）３５Ｐ及びコンタクトプラグＣＰ２が設けられた引き出し領域１５０内の領域２００のことを、コンタクト形成領域２００ともよぶ。
【００６５】
セレクトゲート線ＳＧＬとしてのセレクトトランジスタＳＴのゲート電極（第２電極層）３５Ｓは、例えば、メモリセルアレイ１００内から引き出し領域１５０内に延在する。
【００６６】
本実施形態において、６本のワード線ＷＬが、後述の製造方法によって形成される１つのグループとして、引き出し領域１５０内の１つのコンタクト形成領域２００内に引き出される。１つのグループの６本のワード線のうち、外側（外周側）の２つのワード線ＷＬが、内側（内周側）のワード線を取り囲むように、ワード線ＷＬがレイアウトされている。
【００６７】
ワード線ＷＬの１つのグループに対応するように、６つのパッド３５Ｐが、１つのコンタクト形成領域２００内に設けられている。
【００６８】
パッド３５Ｐは、例えば、矩形状（四角形状）の平面形状を有している。各ワード線ＷＬは、対応するパッド３５Ｐの辺から延在している。パッド３５Ｐの平面形状は、四角形の角が欠けた形状、四角形の角が丸くなった形状、半円形状、楕円形状、又は、円形状を有する場合もある。
【００６９】
１つのグループを形成する６本のワード線のそれぞれに接続されるパッド３５Ｐのレイアウトにおいて、３個のパッド３５Ｐが、Ｙ方向に沿って配列し、２個のパッド３５Ｐが、Ｘ方向に対向している。コンタクト形成領域２００内の１つのグループのワード線ＷＬに対応する複数（ここでは、６個）のパッド３５Ｐにおいて、パッド３５Ｐが、Ｙ方向に延在する線（対称軸）を中心に、対称関係（線対称、鏡像関係）を有するように、レイアウトされている。
【００７０】
ワード線ＷＬは、メモリセルアレイ１００内において、ラインアンドスペースパターンを有している。  
ラインアンドスペースパターンは、ラインパターン（例えば、直線状の配線のパターン、ここでは、ワード線）とラインパターン間のスペースパターン（例えば、絶縁体のパターン）とが、ラインパターンの延在方向と交差する方向において所定の周期で交互に配列されているレイアウトを示す。例えば、メモリセルアレイ１００のアクティブ領域ＡＡと素子分離領域ＳＴＩとのレイアウトも、ワード線ＷＬと同様に、ラインアンドスペースパターンを有している。
【００７１】
メモリセルアレイ１００内において、ラインパターンに対応するワード線ＷＬは、ある線幅（配線幅）ＬＷ１を有している。メモリセルアレイ１００内において、スペースパターンの幅ＬＩ１、つまり、隣接するワード線ＷＬの間隔（配線間隔）ＬＩ１は、ワード線ＷＬの線幅ＬＷ１とほぼ同じ大きさであることが好ましい。このようなメモリセルアレイ１００内のラインアンドスペースパターンのワード線ＷＬにおいて、ワード線ＷＬの配線構造のハーフピッチは、ワード線ＷＬの線幅ＬＷ１又はワード線ＷＬ間の配線間隔ＬＩ１に実質的に等しい。但し、ワード線ＷＬは、製造工程中の加工のばらつき（例えば、寸法変換差）に起因して、ワード線ＷＬ毎に、線幅ＬＷ１が異なる場合がある。これに伴って、ワード線ＷＬ間の配線間隔（スペース）ＬＩ１の大きさに、ばらつきが生じる場合がある。
【００７２】
メモリセルＭＣのチャネル長方向の寸法は、ワード線ＷＬの線幅ＬＷ１に実質的に等しい。
【００７３】
本実施形態のフラッシュメモリにおいて、フラッシュメモリの配線（例えば、ワード線ＷＬ）は、側壁転写技術を用いて形成される。本実施形態のフラッシュメモリのワード線ＷＬの線幅ＬＷ１は、リソグラフィの解像度の限界寸法より小さい。
【００７４】
例えば、フォトリソグラフィの解像度の限界寸法の６分の１程度のハーフピッチの配線構造が形成されるように、ワード線ＷＬを形成するためのマスクパターンとなる側壁膜（側壁マスク）が、後述の製造工程によって、形成される。この場合、形成されるワード線ＷＬの線幅ＬＷ１は、フォトリソグラフィの解像度の限界寸法の６分の１程度の寸法を有している。
【００７５】
本実施形態のフラッシュメモリのように、ラインアンドスペースパターンの配線構造を含むメモリセルアレイ１００内において、互いに隣り合うワード線ＷＬ間の間隔ＬＩ１がワード線ＷＬの線幅ＬＷ１と実質的に同じ寸法を有している場合、ワード線ＷＬ間の間隔ＬＩ１は、フォトリソグラフィの解像度の限界寸法の６分の１程度の大きさに設定されている。
【００７６】
例えば、フォトリソグラフィの解像度の限界寸法の６分の１は、１４ｎｍから１６ｎｍ程度の大きさに相当する。但し、この値は、露光の光源又はレンズの開口数など、フラッシュメモリを製造するための装置のスペックに応じて変化する。
【００７７】
尚、配線構造のハーフピッチ、ワード線ＷＬの線幅ＬＷ１及びワード線ＷＬの配線間隔ＬＩ１は、側壁転写技術で形成されるフォトリソグラフィの解像の限界寸法未満の寸法であれば、フォトリソグラフィの解像度の限界寸法の６分の１より大きい寸法（例えば、フォトリソグラフィの解像度の限界寸法の２分の１〜４分の１）でもよいし、フォトリソグラフィの解像度の限界寸法の６分の１より小さい寸法でもよい。
【００７８】
引き出し領域１５０のコンタクト形成領域２００内において、パッド（コンタクト部）３５ＰのＹ方向における寸法ＰＤ１及びＸ方向における寸法ＰＤ２は、ワード線ＷＬの線幅ＬＷ１より大きい寸法に設定されている。パッド３５Ｐの寸法ＰＤ１，ＰＤ２がワード線ＷＬの線幅ＬＷ１より大きくされることによって、コンタクトプラグＣＰ２とワード線ＷＬとの間に生じる接触抵抗を低減できたり、アライメントのずれに起因したコンタクトプラグＣＰ２とワード線ＷＬとの接触不良を抑制できたりする。
【００７９】
セレクトゲート線ＳＧＬの線幅ＬＷＳは、ワード線ＷＬの線幅ＬＷ１より大きい。セレクトゲート線ＳＧＬには、パッドが接続されず、引き出し領域１５０内のセレクトゲート線ＳＧＬ上に、コンタクトプラグ（図示せず）が設けられている。
【００８０】
本実施形態のフラッシュメモリにおいて、引き出し領域１５０のコンタクト形成領域２００内におけるワード線（引き出し線）ＷＬ間のＸ方向及びＹ方向における配線間隔Ｄ１，Ｄ２は、ワード線ＷＬの線幅ＬＷ１及びメモリセルアレイ１００内のワード線ＷＬ間の間隔ＬＩ１の少なくとも一方より大きい。
【００８１】
本実施形態のフラッシュメモリにおいて、コンタクト形成領域２００内におけるワード線ＷＬ間のＸ方向及びＹ方向の配線間隔Ｄ１，Ｄ２は、フォトリソグラフィの解像度の限界寸法の６分の１より大きい。尚、コンタクト形成領域２００内におけるワード線ＷＬ間の間隔Ｄ１，Ｄ２は、フォトリソグラフィの解像度の限界寸法以上であることが、より好ましい。
【００８２】
また、コンタクト形成領域２００内において、互いに隣り合うパッド３５Ｐ間のＹ方向の間隔Ｄ３及びＸ方向の間隔Ｄ４は、フォトリソグラフィの解像度の限界寸法の６分の１より大きいことが好ましく、パッド３５Ｐ間の間隔Ｄ３，Ｄ４は、フォトリソグラフィの解像度の限界寸法以上であることが、さらに好ましい。
【００８３】
パッド３５Ｐの形成位置近傍におけるワード線ＷＬ間の間隔Ｄ１，Ｄ２が、メモリセルアレイ１００内のワード線ＷＬ間の配線間隔ＬＩ１より大きければ、引き出し領域１５０内（コンタクト形成領域２００内）の全体におけるワード線ＷＬ間の配線間隔が、メモリセルアレイ１００内におけるワード線ＷＬ間の間隔ＬＩ１より大きくなくともよい。
【００８４】
ラインアンドスペースパターンのビット線ＢＬにおいて、メモリセルアレイ１００内及びＹ方向の引き出し領域におけるビット線ＢＬの線幅及び配線間隔の関係が、上述のワード線ＷＬの線幅ＬＷ１、メモリセルアレイ１００内及びＸ方向の引き出し領域１５０内のワード線ＷＬの配線間隔ＬＩ１，Ｄ１，Ｄ２と同じ関係を有していてもよい。
【００８５】
本実施形態の半導体装置（例えば、フラッシュメモリ）において、側壁膜の形成及び側壁膜をマスクとしたパターンの転写工程（側壁転写技術）によって、フォトリソグラフィの解像度の限界寸法より小さい寸法のラインアンドスペースパターンを有する配線（例えば、ワード線又はビット線）が形成される。
【００８６】
本実施形態のフラッシュメモリにおいて、後述の製造方法によって形成された複数のワード線ＷＬは、フォトリソグラフィの解像度の限界より小さい線幅（例えば、フォトリソグラフィの解像度の限界の６分の１程度の寸法）ＬＷ１をそれぞれ有し、フォトリソグラフィの解像度の限界寸法より小さい配線間隔（例えば、フォトリソグラフィの解像度の限界の６分の１程度の寸法）ＬＩ１を有して、メモリセルアレイ１００内において隣接している。
【００８７】
引き出し領域１５０のコンタクト形成領域２００内のワード線ＷＬ間の配線間隔がメモリセルアレイ１００内のワード線ＷＬの配線間隔ＬＩ１と同じである場合、ワード線ＷＬに接続されるパッド３５Ｐを形成及び配置するためのスペースを確保することが困難になる可能性がある。
【００８８】
本実施形態のフラッシュメモリにおいて、引き出し領域１５０のコンタクト形成領域２００内におけるワード線ＷＬの配線間隔Ｄ１，Ｄ２は、後述する半導体装置の製造方法における、１回目の側壁マスク形成工程による側壁マスクを形成するための犠牲層のフリンジのサイズ、及び、２回目の側壁マスク形成工程前に形成される１回目の側壁マスクを覆う犠牲層（スペーサー層）のサイズが、それぞれ調整されることによって、メモリセルアレイ１００内におけるワード線ＷＬの配線間隔ＬＩ１（又はワード線ＷＬの線幅ＬＷ１）より大きくされる。また、引き出し領域１５０内におけるワード線ＷＬのＸ方向−Ｙ方向間の折り曲げ位置は、それらの犠牲層の形成位置によって、調整される。
【００８９】
このように、メモリセルアレイ１００内のラインアンドスペースパターンの配線構造における配線間隔（又はハーフピッチ）ＬＩ１よりも大きい配線間隔Ｄ１，Ｄ２が、引き出し領域１５０内に確保される。この結果として、本実施形態のフラッシュメモリは、引き出し領域１５０内において、パッド３５Ｐ及びパッド３５Ｐを形成するためのマスクを配置するための大きなスペース、及び、パッド３５Ｐ及びマスクの加工マージンを大きくするためのスペースを、確保できる。
【００９０】
本実施形態のフラッシュメモリは、各配線ＷＬに接続されるパッド３５Ｐが、隣接する他の配線ＷＬ又は隣接する他のパッド３５Ｐと接触しない（ショートしない）間隔Ｄ１，Ｄ２を、引き出し領域１５０内に確保できる。それゆえ、本実施形態のフラッシュメモリは、メモリセルアレイ１００内における配線の線幅ＬＷ１及び配線間隔ＬＩ１（又はピッチ）を微細化できるとともに、引き出し領域１５０のコンタクト形成領域２００内において、配線ＷＬ、パッド３５Ｐ及びコンタクトプラグＣＰ２のショートに起因した不良を低減できる。
【００９１】
また、引き出し領域１５０内の配線ＷＬ間の間隔Ｄ１，Ｄ２を大きくできることに伴って、配線ＷＬに接続されるパッド３５Ｐの寸法ＰＤ１，ＰＤ２を大きくできる。この結果として、パッド３５ＰとコンタクトプラグＣＰ２との接触面積を大きくでき、パッド３５ＰとコンタクトプラグＣＰ２との接触抵抗を小さくできる。それゆえ、本実施形態のフラッシュメモリは、メモリの電気的特性を改善でき、動作特性を向上できる。
【００９２】
したがって、第１の実施形態によれば、複雑な製造工程を用いずに、微細なパターンを含む半導体装置における微細なパターンのコンタクト形成の信頼性を向上できる。
【００９３】
（ｂ）  製造方法
図４乃至図２４を参照して、第１の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。
【００９４】
図６乃至図８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図６は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図７は、図６に対応する断面工程図を示している。図７の（ａ）は、図６のＶＩＩａ−ＶＩＩａ線に沿う断面工程図を示している。図７の（ｂ）は、図６のＶＩＩｂ−ＶＩＩｂ線に沿う断面工程図を示している。図８は、図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面工程図を示している。
【００９５】
図６乃至図８に示されるように、メモリセルアレイ１００内、引き出し領域１５０内及び周辺領域（図示せず）において、ウェル領域（図示せず）が形成された半導体基板３０上に、絶縁膜３２（例えば、シリコン酸化膜）が、形成される。絶縁膜３２は、例えば、シリコン基板に対する熱酸化処理によって形成される。絶縁膜３２は、メモリセルのゲート絶縁膜（トンネル絶縁膜）、セレクトトランジスタのゲート絶縁膜、及び、周辺トランジスタのゲート絶縁膜として用いられる。第１の導電層（例えば、ポリシリコン）３３が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、絶縁膜３２上に形成される。絶縁膜３２上の導電層３３は、メモリセルのフローティングゲート電極、セレクトトランジスタのゲート電極の一部（第１電極層）、及び、周辺トランジスタのゲート電極の一部として用いられる。尚、ポリシリコンの代わりに、窒化シリコンのような、電荷（電子）に対するトラップ準位を含む絶縁膜が、絶縁膜３２上に形成されてもよい。
【００９６】
そして、導電層３３上に、マスク層（図示せず）が形成される。この後、フォトリソグラフィ又は側壁転写技術によって、導電層３３上のマスク層に対する所定のパターンが、形成される。マスク層は、例えば、ＲＩＥ（Reactive Ion Etching）によって加工される。これによって、Ｙ方向に延在するラインアンドスペースパターンを有するマスク層（図示せず）が、メモリセルアレイ１００内の導電層３３上に形成される。例えば、引き出し領域１５０内において、マスク層は、ＲＩＥによって除去され、導電層３３の上面が露出する。周辺領域の導電層は、選択的にマスク層に覆われている。
【００９７】
このラインアンドスペースパターンのマスク層に基づいて、導電層３３Ａ、絶縁膜３２及び半導体基板３０が、例えば、ＲＩＥによって、加工される。これによって、メモリセルアレイ１００内において、Ｙ方向に延在する素子分離溝が、半導体基板３０内に形成される。メモリセルアレイ１００内の素子分離溝は、ＳＴＩ（Shallow Trench Isolation）構造を有する。加工された導電層３３及びその下方の半導体領域（アクティブ領域）ＡＡは、Ｙ方向に延在する。また、引き出し領域１５０内において、ＲＩＥ法によって、導電層及び絶縁膜が除去され、溝が形成される。
【００９８】
そして、メモリセルアレイ１００内及び引き出し領域１５０内において、溝が埋め込まれるように、絶縁膜３１Ａ，３１Ｂが、半導体基板３０上に形成される。これによって、図８に示されるように、メモリセルアレイ１００内において、素子分離絶縁膜３１Ａが、素子分離領域ＳＴＩ内の素子分離溝に埋め込まれ、メモリセルが配置される素子形成領域（アクティブ領域）ＡＡが、区画される。メモリセルアレイ１００内の半導体基板３０の表層に、素子分離領域（絶縁膜）ＳＴＩ及び素子形成領域（半導体領域）ＡＡのラインアンドスペースパターンが形成される。また、図７の（ｂ）及び図８に示されるように、引き出し領域１５０の溝は、素子分離絶縁膜３１Ｂによって埋め込まれる。
【００９９】
周辺領域内においても、素子分離領域（素子分離絶縁膜）に囲まれた素子形成領域が形成される。尚、引き出し領域１５０内においても、メモリセルアレイ１００内と同様に、ラインアンドスペースパターンの素子分離絶縁膜及び半導体領域が、形成されてもよい。
【０１００】
導電層３３上のマスク層が、選択的に除去される。マスク層、導電層３３及び絶縁膜３２は、ウェットエッチングやアッシングなどを用いて、加工又は除去されてもよい。
【０１０１】
導電層３３上のマスク層が除去された後、単層構造又は多層構造の絶縁体３４が、例えば、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、導電体に対する化学反応処理（酸化処理、窒化処理又はこれらのラジカル処理）によって、導電層３３上に形成される。絶縁体３４は、メモリセルのゲート間絶縁膜又はブロック絶縁膜として用いられる。セレクトゲート線の形成領域及び周辺領域において、導電層３３の上面が露出するように、絶縁体３４に、開口部（スリット）が形成される。
【０１０２】
第２の導電層３５が、絶縁体３４上に、形成される。導電層３５は、シリコン（例えば、ポリシリコン）、シリサイド、ポリサイド（ポリシリコンとシリサイドの積層材）のうち、いずれか１つが用いられる。但し、導電層３５は、金属（単元素金属又は合金）でもよい。導電体３５は、メモリセルのコントロールゲート電極（ワード線ＷＬ）、セレクトトランジスタのゲート電極（セレクトゲート線）として、用いられる。メモリセルのコントロールゲート電極（ワード線）にシリサイド又はポリサイドが用いられる場合、導電層３５としてポリシリコンが堆積され、メモリセルのゲート加工後に、ポリシリコンと金属とに対する化学反応処理（加熱処理）によって、シリサイド又はポリサイドが形成されてもよい。
【０１０３】
以上のように、メモリセル、セレクトトランジスタ及び周辺トランジスタの形成部材が、半導体基板３０上に、形成される。以下では、配線（ワード線、セレクトゲート線及びゲート電極など）又は素子（メモリセル、トランジスタなど）を形成するための部材（部材の積層体）のことを、被加工層ともよぶ。
【０１０４】
図７の（ａ），（ｂ）及び図８に示されるように、被加工層３３〜３５上に、マスク層６０が堆積される。例えば、マスク層（ハードマスク層ともよぶ）６０は、複数の膜６０１，６０２を含む積層構造を有するように、形成される。第１のハードマスク６０１として、シリコン酸化膜６０１が、例えば、ＣＶＤ法によって被加工層３３〜３５上に堆積される。第２のハードマスク６０２として、アモルファスシリコン膜６０２がＣＶＤ法によって、シリコン酸化膜６０１上に堆積される。第１のハードマスク６０１としてのシリコン酸化膜６０１の膜厚は、例えば、２００ｎｍ程度に設定されている。第２のハードマスク６０２としてのアモルファスシリコン膜６０２の膜厚は、例えば、７５ｎｍ程度に設定されている。
【０１０５】
本実施形態において、被加工層３３〜３５上のマスク層６０は、２層構造のマスク層６０が例示されている。但し、上層又は下層の部材とマスク層６０との加工選択比（エッチング選択比）を確保できるのであれば、マスク層６０は単層構造でもよい。また、マスク層６０は、３層以上の積層構造でもよい。
【０１０６】
マスク層６０上に、反射防止膜として、ＢＡＲＣ（Bottom Anti-Reflection Coating）膜６２が、堆積される。ＢＡＲＣ膜６２は、例えば、３０ｎｍの膜厚を有するように、形成される。ＢＡＲＣ膜６２は、例えば、炭素膜又は炭素を含む化合物膜から形成される。
【０１０７】
フォトリソグラフィ及びエッチングによって、所定の形状を有する犠牲層７０が、ＢＡＲＣ膜６２上に形成される。犠牲層７０は、配線（ワード線）のパターンに対応する側壁マスクを形成するための芯材として用いられる。本実施形態では、配線のパターンに対応するマスクとしての側壁膜（側壁マスク）を形成するための工程を、側壁マスク形成工程とよぶ。メモリセルアレイ１００（及びブロック）に形成されるワード線の本数に応じて、複数の犠牲層７０が、ＢＡＲＣ膜６２上に形成される。
【０１０８】
例えば、犠牲層（芯材ともよばれる）７０には、レジスト材が用いられる。犠牲層７０は、直線状の部分（直線部又は第１の部分とよぶ）７０１と、直線状の部分７０１に接続されたフリンジ７０９とを有する平面形状を有するように、パターニングされている。
【０１０９】
犠牲層７０をパターニングするフォトリソグラフィには、例えば、ＡｒＦレーザを用いた液浸露光技術が用いられる。液浸露光技術によるフォトリソグラフィの解像度の限界寸法、例えば、形成される配線の最小のハーフピッチ（又は、線幅、配線間隔）は、ｋ１×（λ／ＮＡ）で示される。“λ”は、フォトリソグラフィに用いる光源の波長（露光波長）、“ＮＡ”は、露光装置のレンズの開口数、“ｋ１”はフォトリソグラフィにおけるプロセスパラメータ（プロセスの難易度）をそれぞれ示している。
【０１１０】
犠牲層７０の直線部７０１の延在する方向に交差する方向、ここでは、Ｙ方向に関して、犠牲層７０のフリンジ７０９のＹ方向の寸法ＦＡ２は、直線部７０１の線幅Ａ１より大きくなるように、形成されている。また、フリンジ７０９のＸ方向の寸法ＦＡ１は、直線部７０１の線幅Ａ１より大きい。フリンジ７０９は、ブロックの境界側に突出するように、引き出し領域１５０内において直線部７０１の端部に接続されている。例えば、１つのブロック内の複数の犠牲層７０において、フリンジ７０９は、同じ方向（ブロックの境界側）に突出している。
【０１１１】
各犠牲層７０のフリンジ７０９は、配線に接続されるパッド及びコンタクトプラグを形成するためのスペースを確保するために、引き出し領域１５０のコンタクト形成領域２００内に、それぞれ形成されている。
【０１１２】
尚、犠牲層７０に対してスリミング（エッチバックまたはレジスト膜に対する露光時間の制御）を施して、犠牲層７０がフォトリソグラフィの解像度の限界寸法未満の寸法を有するように、犠牲層７０のサイズを調整してもよい。
【０１１３】
以下では、直線部７０１のサイズより大きいフリンジ７０９が直線部７０１の端部に接続された構造のことを、旗型構造とよぶ。
【０１１４】
本実施形態の製造方法によって形成されるフラッシュメモリにおいて、メモリセルアレイ１００内におけるラインアンドスペースパターンの配線構造の寸法（線幅、配線間隔、又は、ハーフピッチ）は、フォトリソグラフィの解像度の限界寸法の６分の１になるように、形成される。例えば、本実施形態において、ラインアンドスペースパターンにおいて、配線（ワード線）の線幅及び配線の間隔（スペースの寸法）は、実質的に同じ寸法（例えば、１５ｎｍ程度）に設定される。メモリセルアレイ１００内における配線とスペースとの配線構造のハーフピッチは、１５ｎｍ程度に設定される。
【０１１５】
本実施形態において、メモリセルアレイ１００内におけるラインアンドスペースの配線構造が、フォトリソグラフィの解像度の限界寸法の６分の１程度のハーフピッチ（線幅又は配線間隔）を有するように形成される場合、犠牲層７０の直線部７０１の線幅Ａ１は、形成される配線構造のハーフピッチの実質的に５倍の大きさに設定され、互いに隣り合う犠牲層７０の直線部７０１間の間隔Ｂ１は形成される配線構造のハーフピッチの実質的に７倍の大きさに設定される。形成される配線の線幅及び配線間隔が１５ｎｍである場合、犠牲層７０の線幅Ａ１が７５ｎｍ、互いに隣り合う犠牲層７０間の間隔Ｂ１が１０５ｎｍにそれぞれなるように、犠牲層７０に対するパターニングが実行される。例えば、犠牲層７０の膜厚（高さ、半導体基板３０表面に対して垂直方向の寸法）は、１７０ｎｍ程度に設定されている。
【０１１６】
以上のように、各部材の膜厚及び材料の組み合わせを考慮して、被加工層上の部材間の加工選択比（エッチング選択比）が確保される。
【０１１７】
図９乃至図１１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図９は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図１０は、図９に対応する断面工程図を示している。図１０の（ａ）は、図９のＸａ−Ｘａ線に沿う断面工程図を示している。図１０の（ｂ）は、図９のＸｂ−Ｘｂ線に沿う断面工程図を示している。図１１は、図１０の製造工程に連続する工程の断面工程図を示している。図１１の（ａ）は図１０の（ａ）に続く工程に対応し、図１１の（ｂ）は図１０の（ｂ）に続く工程に対応している。
【０１１８】
図９乃至図１１に示されるように、以下の工程によって、配線のパターンに対応する側壁膜（側壁マスク）が、１回目の側壁マスク形成工程によって、第１の犠牲層７０の側面上に、形成される。
【０１１９】
図１０の（ａ），（ｂ）に示されるように、ＢＡＲＣ膜６２が、Ｏ２（酸素）ガスを用いたＲＩＥによって垂直にエッチングされ、下地のハードマスク層６０（ここでは、アモルファスシリコン膜６０２）の上面が露出する。犠牲層７０とハードマスク層６０との間のＢＡＲＣ膜６２は、残存する。ＢＡＲＣ膜６２に対するエッチングによって、ハードマスク層６０のアモルファスシリコン膜６０２の上面が、オーバーエッチングされる場合もある。
【０１２０】
図１０の（ａ），（ｂ）に示されるように、側壁マスクを形成するための材料（側壁材）８９が、犠牲層７０上、ＢＡＲＣ膜６２上及びハードマスク層６０上に、形成される。側壁材８９は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）を用いて、形成される。
【０１２１】
例えば、側壁材８９は、犠牲層７０の側面及び上面を覆うように、例えば、７０℃から１００℃の形成温度のＡＬＤ（Atomic Layer Deposition）法によって、形成される。側壁材８９としてのシリコン窒化膜が、ＡＬＤ法を用いて堆積されることによって、犠牲層７０に対するカバレッジのよいシリコン窒化膜８９を形成できる。堆積された側壁材８９の膜厚ｔ１は、形成される配線の線幅（ここでは、１５ｎｍ程度）に対応する大きさに設定される。
【０１２２】
ＣＦ４及びＣＨＦ３などを含むガスを用いたＲＩＥによって、側壁材８９に対するエッチバックが、実行される。例えば、側壁材８９に対するエッチバックによって、ハードマスク層６０の上面が、エッチングされる場合もある。
【０１２３】
図９及び図１１の（ａ），（ｂ）に示されるように、第１の側壁マスク（側壁膜）８０が、第１の犠牲層７０の側面上に、自己整合的に残存する。犠牲層７０の側面上に残存した側壁マスク８０に関して、その側壁マスク８０の半導体基板３０表面に対して平行方向の最大寸法（半導体基板３０表面に対して平行方向の膜厚ｔ１）ＬＷａは、例えば、側壁材８９の堆積時における半導体基板３０の表面に対して平行方向の膜厚ｔ１（ここでは、１５ｎｍ）と実質的に同じ寸法を有する。
【０１２４】
側壁マスク８０の線幅ＬＷａは、例えば、形成されるワード線ＷＬの線幅ＬＷ１と実質的に同じ大きさになるように、側壁マスク形成工程における側壁材の形成条件及び側壁材に対するエッチング条件が、適宜調整される。但し、犠牲層７０の除去前（側壁マスク８０の形成直後）において、側壁マスク８０の線幅ＬＷａ（膜厚ｔ１）は、形成されるワード線ＷＬの線幅ＬＷ１より大きくともよい。例えば、側壁マスク８０を形成するための側壁材の堆積時、形成される配線の線幅より大きい膜厚（例えば、２倍〜４倍の線幅）を有する側壁材を堆積し、その側壁材にエッチバックを施して、形成される配線の線幅より大きい線幅の側壁マスク８０が形成される。それに連続した工程、又は、後の工程で、側壁マスク８０の線幅ＬＷａが形成されるワード線ＷＬの線幅ＬＷ１と実質的に同じ線幅になるように、側壁マスク８０に対するエッチングが、実行される。
【０１２５】
側壁マスク８０は、犠牲層７０の周囲を取り囲むように、形成されている。側壁マスク８０は、犠牲層７０の形状に沿った閉ループ状の形状をなして、メモリセルアレイ１００内から引き出し領域１５０内へ延在する。例えば、側壁マスク８０の上端は、犠牲層７０の上端よりも半導体基板側に位置している。
【０１２６】
形成された側壁マスク８０は、メモリセルアレイ１００内において、犠牲層７０の直線部７０１に沿うＸ方向に延在する直線状の平面形状を有している。側壁マスク８０は、犠牲層７０のフリンジ７０９の形状に応じて、引き出し領域１５０において、Ｘ方向からＹ方向へ、又は、Ｙ方向からＸ方向へ、２次元に折れ曲がる。フリンジ７０９のサイズ及び形成位置を調整することによって、引き出し領域１５０内における側壁マスク８０の折れ曲がる位置を調整できる。
【０１２７】
上述のように、側壁マスク８０が形成される前の隣接する犠牲層７０の直線部７０１間の間隔Ｂ１は、形成される配線の線幅の７倍程度の大きさに設定され、側壁マスク８０の線幅ＬＷａは、形成される配線の線幅ＬＷ１に設定されている。それゆえ、図９及び図１１の（ａ）に示されるように、側壁マスク８０の形成後において、メモリセルアレイ１００内において犠牲層７０を挟まないでＹ方向に対向する側壁マスク８０間の間隔Ｂ２は、犠牲層７０を挟んでＹ方向に対向する側壁マスク８０間の間隔Ａ１、つまり、犠牲層７０の直線部７０１の線幅Ａ１と実質的に同じ大きさ（形成される配線の５倍程度の寸法）になる。犠牲層７０を挟まないで対向する側壁マスク８０は、互いに隣接する犠牲層７０に対してそれぞれ形成された側壁マスクである。
【０１２８】
図９及び図１１の（ｂ）に示されるように、犠牲層７０のフリンジ７０９のサイズに応じて、引き出し領域１５０内におけるフリンジ７０９の側面上の側壁マスク８０間のＸ方向及びＹ方向の間隔ＦＡ１，ＦＡ２は、メモリセルアレイ１００内の側壁マスク７０間のＹ方向の間隔Ａ１，Ｂ２よりも、大きくなっている。
【０１２９】
このように、１回目の側壁マスク形成工程によって、１番目の側壁マスク８０が、旗型構造の犠牲層７０を芯材に用いて、形成される。
【０１３０】
図１２及び図１３−１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１２は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図１３−１は、図１２に対応する断面工程図を示している。図１３−１の（ａ）は、図１２のＸＩＩＩａ−ＸＩＩＩａ線に沿う断面工程図を示している。図１３−１の（ｂ）は、図１２のＸＩＩＩｂ−ＸＩＩＩｂ線に沿う断面工程図を示している。
【０１３１】
図１２及び図１３−１の（ａ），（ｂ）に示されるように、側壁マスク８０が形成された後、側壁マスク８０を形成するための芯材としての犠牲層及びその下方のＢＡＲＣ膜が、例えば、Ｏ２ガスを用いたエッチング（アッシング）によって、選択的に除去される。閉ループ状の側壁マスク８０が、ハードマスク層６０上に、残存する。
【０１３２】
引き出し領域１５０のコンタクト形成領域２００内において、側壁マスク８０の一部分を覆うように、第２の犠牲層７２が形成される。側壁マスク８０を覆う犠牲層７２は、例えば、レジスト膜７２であり、フォトリソグラフィ及びエッチングによって、所定の形状（ここでは、矩形状）に、パターニング及び加工される。例えば、矩形状の平面形状の犠牲層７２は、フォトリソグラフィの解像度の限界寸法以上のＸ方向の寸法Ｄ１’及びＹ方向の寸法Ｄｚを有するように、形成されている。
【０１３３】
犠牲層７２は、側壁マスク８０と後の側壁マスク形成工程で形成される他の側壁マスク及びそれらに基づいてパターニングされる配線のコンタクト形成領域２００内における配線間隔を大きくするためのスペーサーとして用いられる。以下では、説明の明確化のため、側壁マスク８０を覆う犠牲層７２のことを、スペーサー層７２とよぶ場合もある。
【０１３４】
コンタクト形成領域２００内に形成されたスペーサー層７２は、側壁マスク８０の上面を覆うとともに、側壁マスク８０の線幅方向（半導体基板表面に対して平行方向における側壁マスク８０の延在方向に対して交差する方向）について側壁マスク８０の側面から外側（両側）へ突出するように、側壁マスク８０の両側面上に設けられている。その結果として、閉ループ状のパターンにおいて、コンタクト形成領域２００内の側壁マスク８０とスペーサー層７２とから形成されるパターン（部分）の側壁マスク８０の線幅方向における寸法Ｄｚが、側壁マスク８０の線幅ＬＷａより大きくなる。
【０１３５】
図１３−１の（ｂ）に示されるように、本実施形態のフラッシュメモリの製造方法において、犠牲層（スペーサー層）７２は、閉ループ状の側壁マスク８０のうち、コンタクト形成領域２００内において旗型構造の犠牲層のフリンジが突出した側のＸ方向に延在する部分（Ｘ方向延在部）８０１を覆うように、引き出し領域１５０内にレイアウトされている。例えば、閉ループ状の側壁マスク８０のＹ方向に延在する部分（Ｙ方向延在部ともよぶ）８０２が、側壁マスク８０のＸ方向に延在する部分８０１とともに、犠牲層７２に覆われてもよい。
【０１３６】
側壁マスク８０における犠牲層７２に覆われている部分８０１の線幅方向に対して平行方向（ここでは、Ｙ方向）に関して、犠牲層７２のＹ方向の寸法Ｄｚは、側壁マスク８０の線幅ＬＷａの５倍の寸法より大きい、すなわち、形成される配線の線幅の５倍より大きい。犠牲層７２のＹ方向の寸法Ｄｚは、フォトリソグラフィの解像度の限界寸法以上であることが好ましい。
【０１３７】
図１３−１の（ａ）に示されるように、メモリセルアレイ１００内において、側壁マスク８０のＹ方向の間隔Ｃ１は、除去された犠牲層の線幅Ａ１又は互いに異なる犠牲層上に形成された側壁マスク８０間の間隔Ｂ１に応じ、１つの閉ループ状の側壁マスク８０及び互いに異なる閉ループ状の側壁マスク８０に関わらず、実質的に同じ大きさを有している。
【０１３８】
図１３−１の（ｂ）に示されるように、スペーサー層としての犠牲層７２のサイズ及び形成位置を調整することによって、犠牲層７２と犠牲層７２に覆われない側壁マスク８０とのＹ方向の間隔Ｃ２は、形成される配線（側壁マスク）の線幅の４倍より大きい寸法、且つ、パッドが配置されるスペースが確保される寸法に、設定されている。犠牲層７２と側壁マスク８０のＹ方向延在部８０２との間においても、所定の大きさでＸ方向の間隔が確保されてもよい。
【０１３９】
側壁マスク８０の線幅方向に対して平行方向に関して、犠牲層７２に覆われている側壁マスク８０の側面から犠牲層７２の端部までにおける犠牲層７２の突出した寸法（ここでは、Ｙ方向の寸法）Ｄｘ’は、形成されるパッドのサイズを考慮して、形成される配線の線幅又はメモリセルアレイ１００内における配線間隔より大きい寸法に設定される。側壁マスク８０の両側面に関して、側壁マスク８０の側面から犠牲層７２の端部までのＹ方向の寸法（第２の寸法）Ｄｘ’は、フォトリソグラフィの解像度の限界寸法より大きい寸法、或いは、形成されるパッドのＸ方向の寸法より大きい寸法（幅）に設定されることが好ましい。但し、側壁マスク８０の側面から犠牲層７２の端部までのＹ方向の寸法Ｄｘ’は、形成される配線の線幅又はメモリセルアレイ１００内における配線間隔より大きい寸法であれば、例えば、フォトリソグラフィの解像度の限界寸法の２分の１の寸法のように、フォトリソグラフィの解像度の限界寸法以下でもよい。例えば、側壁マスク８０の側面と犠牲層７２の端部との間の寸法Ｄｘ’は、コンタクト形成領域２００内の配線のレイアウトの対称性を考慮して、犠牲層７２のＹ方向の寸法Ｄｚの２分の１程度の大きさになるように、側壁マスク８０に対する犠牲層７２の形成位置が調整される。
【０１４０】
図１３−２は、図１３−１に示される工程の変形例を示す断面工程図である。  
図１３−１では、形成される配線の線幅ＬＷ１に対応した側壁マスク８０を覆うように、スペーサー層７２としての犠牲層７２が形成される例が示されているが、図１３−２の（ａ）に示されるように、形成される配線の線幅ＬＷ１と実質的に同じ線幅の側壁マスク８０を形成する前に、スペーサー層７２が、形成されてもよい。図１３−２の（ａ）に示されるように、スペーサー層７２が、形成される配線の線幅ＬＷ１より大きい線幅ＬＷａ’を有する側壁マスク８０’を覆うように形成される。その後、側壁マスク８０’が、形成される配線の線幅ＬＷ１に対応する寸法ＬＷａになるように、例えば、エッチングによって、配線の線幅ＬＷ１より大きい線幅ＬＷａ’の側壁マスク８０’が、加工される（スリミングされる）。この場合、スペーサー層７２に覆われる側壁マスク８０’の部分８０１’は、側壁マスク８０，８０’に対するエッチング条件にさらされないので、スリミングされる前の側壁マスク８０’の線幅ＬＷａ’が維持される。
【０１４１】
尚、図１３−２の（ａ）のように、旗型構造の犠牲層を除去した後に、側壁マスク８０の線幅ＬＷａが、形成される配線の線幅ＬＷ１に調整される場合、側壁マスク８０’の両側面が、側壁マスク８０’に対するスリミングによってエッチングされる。旗型構造の犠牲層の直線部の線幅Ａ１’及び直線部間の間隔Ｂ１’は、所定の配線幅及び配線間隔（例えば、リソグラフィの解像度の限界寸法の６分の１）を有するラインアンドスペースが形成されるように、側壁マスク８０を形成するための側壁材の堆積時の膜厚、形成される配線の線幅ＬＷ１より大きい線幅ＬＷａ’の側壁マスク８０’に対するスリミング時のエッチング量を考慮して、適宜調整される。
【０１４２】
また、図１３−２の（ｂ）に示されるように、旗型構造の犠牲層を除去する前に、スペーサー層７２を、コンタクト形成領域２００内の側壁マスク８０及び犠牲層７０の一部を覆うように形成してもよい。この場合、スペーサー層７２が、側壁マスク８０とともに犠牲層の一部７０９Ａを覆った状態で、犠牲層が選択的に除去されるため、スペーサー層７２の下方に、犠牲層のフリンジの一部分７０９Ａが残存する。
【０１４３】
図１４乃至図１６−１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１４は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図１５は、図１４に対応する断面工程図を示している。図１５の（ａ）は、図１４のＸＶａ−ＸＶａ線に沿う断面工程図を示している。図１５の（ｂ）は、図１４のＸＶｂ−ＸＶｂ線に沿う断面工程図を示している。図１６−１は、図１５の製造工程に連続する工程の断面工程図を示している。図１６−１の（ａ）は図１５の（ａ）に続く工程に対応し、図１６−１の（ｂ）は図１５の（ｂ）に続く工程に対応している。
【０１４４】
図１４及び図１５の（ａ），（ｂ）に示されるように、第３の犠牲層７４としての炭素膜（又は炭素を含む膜）７４が、側壁マスク（シリコン窒化膜）８０及び第２の犠牲層（スペーサー層）７２の側面上に、形成される。
【０１４５】
カバレッジの良い膜を形成するために、炭素膜７４は、例えば、ＰＥ（Plasma Enhanced）−ＣＶＤ法を用いて形成される。ＰＥ−ＣＶＤ法による炭素膜７４の堆積時において、Ｃ３Ｈ６やＣ２Ｈ４が形成ガスとして用いられ、炭素膜７４の形成温度は、３５０℃程度に設定される。そして、堆積された炭素膜７４に対して、Ｏ２ガスを主成分とするエッチングガスを用いたＲＩＥによって、エッチバックが施される。
【０１４６】
犠牲層としての炭素膜７４は、側壁マスク８０及びスペーサー層７２を挟むように、閉ループ状の側壁マスク８０の内周側の側面上並びに側壁マスク８０及びスペーサー層７２の外周側の側面上に沿って、それぞれ形成される。形成された犠牲層７４は、閉ループ状の平面形状を有している。形成された犠牲層としての炭素膜７４は、側壁膜である。
【０１４７】
形成された犠牲層７４の線幅（半導体基板３０表面に対して平行方向の厚さ）ＬＩｂが、側壁マスク８０の線幅ＬＷａと実質的に同じ寸法（ここでは、１５ｎｍ程度）になるように、犠牲層７４としての炭素膜に対するエッチング条件が設定され、そのエッチング条件に基づいて、犠牲層７４はエッチングされる。但し、閉ループ状の側壁マスク８０の内周（内側面）側と外周（外側面）側とで、犠牲層７４の線幅ＬＩｂが異なる場合もある。尚、犠牲層７４の線幅ＬＩｂは、形成される配線の配線間隔に対応し、形成される配線の線幅とも実質的に等しい。
【０１４８】
犠牲層としての炭素膜７４は、１回目の側壁マスク形成工程によって形成された側壁マスク８０と次の側壁マスク形成工程で形成される側壁マスクとの間のスペーサーとなる。以下では、説明の明確化のため、異なる工程で形成される側壁マスク間のスペーサーとしての犠牲層（側壁膜）のことを、側壁スペーサーとよぶ場合もある。
【０１４９】
第２及び第３の側壁マスク（側壁膜）８２Ａ，８２Ｂとしてのシリコン窒化膜８２Ａ，８２Ｂが、第１の側壁膜８０と実質的に同じ方法（側壁形成工程）を用いて、第１の側壁マスク８０及びスペーサー層７２上の犠牲層（側壁スペーサー）７４の側面上に、２回目の側壁マスク形成工程によって、形成される。例えば、第２及び第３の側壁マスク８２Ａ，８２Ｂは、良好なカバレッジを得るために、ＡＬＤ法を用いて、側壁材（シリコン窒化膜）を堆積し、ＣＦ４及びＣＨＦ３などのエッチングガスを用いたＲＩＥによって、堆積された側壁材に対してエッチバックを施すことによって、形成される。
【０１５０】
側壁スペーサー７４に炭素膜７４が用いられることによって、シリコン窒化膜が用いられた側壁マスク８０，８２Ａ，８２Ｂと側壁スペーサー７４との間に、大きい加工選択比（エッチング選択比）が確保されるとともに、後の工程において、炭素膜が用いられた側壁スペーサー７４とレジスト膜が用いられたスペーサー層７２とを、共通の工程でエッチング（除去）できる。尚、側壁スペーサー７４及びスペーサー層７２の膜厚によって、側壁スペーサー７４及びスペーサー層７２のエッチング選択比が調整され、炭素膜からなる側壁スペーサー７４の形成のためのエッチバックが実行されたとしても、レジスト材からなるスペーサー層７２は消失しない。
【０１５１】
２回目の側壁マスク形成工程によって形成された２番目の側壁マスク８２Ａ，８２Ｂは、形成される配線（ワード線）のパターンに対応する。第１の側壁マスク８０は、形成される配線のパターンに対応するとともに、２番目の側壁マスク８２Ａ，８２Ｂを形成するための芯材として実質的に機能する。
【０１５２】
このように、２回目の側壁マスク形成工程によって、閉ループ状の第１の側壁マスク８０及び側壁マスク８０を覆うスペーサー層７２の内周（内側面）及び外周（外側面）に沿って、閉ループ状の第２及び第３の側壁マスク（２番目の側壁マスク）８２Ａ，８２Ｂが、側壁スペーサー７４上にそれぞれ形成される。
【０１５３】
２回目の側壁マスク形成工程によって形成された側壁マスク８２Ａ，８２Ｂは、１回目の側壁マスク形成工程によって形成された側壁マスク８０と同様に、メモリセルアレイ１００内において、直線状の平面形状を有し、Ｘ方向に延在している。側壁マスク８２Ａ，８２Ｂは、芯材として機能する側壁マスク８０の平面形状（側壁マスク８０を形成するための旗型構造の犠牲層の形状）に応じて、引き出し領域１５０内の所定の位置において、側壁マスク８０を中心として２次元（Ｘ方向及びＹ方向）に折れ曲がっている。
【０１５４】
側壁マスク８２Ａ，８２Ｂの線幅（半導体基板３０表面に対して平行方向の膜厚）ＬＷｂ，ＬＷｃは、例えば、第１の側壁マスク８０の線幅ＬＷａ及び側壁スペーサー（炭素膜）７４の線幅ＬＩｂと実質的に同じ大きさ（ここでは、１５ｎｍ程度）を有するように、形成される。側壁スペーサー７４が側壁マスク８０の側面上に形成されることによって、所定の間隔（ハーフピッチ）の側壁マスク８０，８２Ａ，８２Ｂがメモリセルアレイ１００内に形成されるとともに、コンタクト形成領域２００内における側壁マスク８２Ａ，８２Ｂの線幅ＬＷｂ，ＬＷｃは、メモリセルアレイ１００内における側壁マスク８２Ａ，８２Ｂの線幅ＬＷｂ，ＬＷｃと実質的に同じ大きさになる。
【０１５５】
メモリセルアレイ１００内において、第１の側壁マスク８０の内周側の閉ループ状の第２の側壁マスク８２Ａは、側壁スペーサー７４を挟まないで、その第２の側壁マスク８２Ａの側壁スペーサー７４に接しない側の側面がＹ方向に互いに対向する。
【０１５６】
上述のように（図７又は図１１参照）、第１の側壁マスク８０に対する犠牲層（芯材）の線幅が、形成される配線の線幅（配線のハーフピッチ）の実質的に５倍に設定され、側壁スペーサー７４の線幅ＬＩｂ及び第２の側壁マスク８２Ａの線幅ＬＷｂが、形成される配線の線幅（配線のハーフピッチ）と実質的に同じ大きさにそれぞれ設定されている。この結果として、第１の側壁マスク８０の内周側において、Ｙ方向に対向する第２の側壁マスク８２Ａ間の間隔ＬＩｃは、例えば、側壁マスク８０の線幅ＬＷａ及び側壁スペーサー７４の線幅ＬＩｂと実質的に同じ大きさを有する。
【０１５７】
第１の側壁マスク８の外周側の閉ループ状の第３の側壁マスク８２Ｂも、側壁スペーサー７４を挟まないで、互いに異なる側壁マスク８０に対して形成された他の第３の側壁マスク８２ＢとＹ方向に対向する。
【０１５８】
上述のように（図７又は図１１参照）、互いに隣接する犠牲層（芯材）間の間隔が、形成される配線の線幅の実質的に７倍に設定され、各犠牲層７２の側面上に、膜厚ＬＷａの第１の側壁マスク８０が形成され、側壁マスク８０は、形成される配線の線幅の実質的に５倍の寸法で隣接する。さらに、各側壁マスク８０の側面上に、線幅ＬＩｂの側壁スペーサー７４及び線幅ＬＷｃの側壁マスク８２Ｂが、形成される。側壁スペーサー７４及び側壁マスク８２Ｂの線幅ＬＩｂ，ＬＷｃは、形成される配線の線幅と実質的に同じ大きさに設定されている。この結果として、第１の側壁マスク８０の外周側において、Ｙ方向に対向する第３の側壁マスク８２Ａ間の間隔ＬＩｄは、例えば、側壁マスク８０の線幅ＬＷａ及び側壁スペーサー７４の線幅ＬＩｂと実質的に同じ大きさを有する。
【０１５９】
例えば、１回目の側壁マスク形成工程で形成された側壁マスク８０の半導体基板３０表面に対して垂直方向の寸法（高さ）Ｈ１は、２回目の側壁マスク形成工程で形成された側壁マスク８２Ａ，８２Ｂの半導体基板３０表面に対して垂直方向の寸法Ｈ２と、異なる。第１の側壁マスク８０の上端の位置（半導体基板側と反対側の位置）は、第２の側壁マスク８２Ａ，８２Ｂの上端の位置より高い。
【０１６０】
側壁マスク８０の高さＨ１は、旗型構造の犠牲層７０の膜厚によって制御でき、側壁マスク８２Ａ，８２Ｂの高さＨ２は、引き出し領域１５０のコンタクト形成領域２００では、側壁マスク８０を覆うスペーサー層７２の膜厚によって制御できる。犠牲層７０及びスペーサー層７２の膜厚を調整することによって、側壁マスク８０，８２Ａ，８２Ｂの高さＨ１，Ｈ２のばらつきを小さくできる。この結果として、側壁マスク８０，８２Ａ，８２Ｂの高さのばらつきに起因する下地層の加工のばらつきを、抑制できる。
【０１６１】
図１５の（ａ）に示されるように、メモリセルアレイ１００内において、閉ループ状の第１の側壁マスク８０は、側壁スペーサー（第３の犠牲層、炭素膜）７４を介して、内周側の閉ループ状の側壁マスク８２Ａと外周側の閉ループ状の側壁マスク８２Ｂとに挟まれている。
【０１６２】
図１５の（ｂ）に示されるように、引き出し領域１５０のコンタクト形成領域２００内において、側壁マスク８０は、スペーサー層（第２の犠牲層、レジスト膜）７２及び側壁スペーサー７４を介して、内周側の側壁マスク８２Ａと外周側の側壁マスク８２Ｂとに挟まれている。コンタクト形成領域２００内において側壁マスク８０を覆うスペーサー層７２（及び側壁スペーサー７４）によって、側壁マスク８０とその内周側の側壁マスク８２Ａとの間、側壁マスク８０とその外周側の側壁マスク８２Ｂとの間のそれぞれにおいて、メモリセルアレイ１００内の側壁マスク８０，８２Ａ，８２Ｂ間の間隔（第１の間隔）ＬＩｂ，ＬＩｃ，ＬＩｄより大きい間隔（第２の間隔）Ｄｘが確保される。コンタクト形成領域２００内における側壁マスク８０，８２Ａ，８２Ｂ間の間隔Ｄｘは、側壁スペーサー７４の線幅と側壁マスク８０の側面上のスペーサー層７２の膜厚との和に等しい。引き出し領域１５０のコンタクト形成領域２００内の側壁マスク８０，８２Ａ，８２Ｂ間の間隔Ｄｘ（＝Ｄｘ’＋ＬＩｂ）は、側壁スペーサー７４の線幅（膜厚）がスペーサー層７２の寸法（側壁マスク８０の側面を基準とした寸法）に比較して小さいので、主にスペーサー層７２のＹ方向の寸法Ｄｘ’，Ｄｚに対応する。
【０１６３】
図１６−１の（ａ）及び（ｂ）に示されるように、側壁マスク８０，８２Ａ，８２Ｂ間の犠牲層（炭素膜７４及びレジスト膜７２）が、例えば、Ｏ２ガスを用いたアッシングによって、除去される。上述のように、異なる工程で形成された２つの犠牲層（スペーサー層及び側壁スペーサー）７２，７４が、互いにエッチング選択比の小さい材料を用いて形成されることによって、共通の工程（同じ方法）で実質的に同時に除去できる。これによって、２つの犠牲層７２，７４間のエッチング選択比の大きい材料を用いて犠牲層７２，７４が形成された場合に比較して、フラッシュメモリの製造工程が増大するのを抑制できる。
【０１６４】
図１６−２は、図１５に示される工程の変形例を示す断面工程図である。スペーサー層（例えば、レジスト膜）７２の加工条件下において、側壁スペーサー７４が所定の寸法（ここでは、側壁マスク８０と実質的に同じ線幅）を維持できるのであれば、図１６−２に示されるように、スペーサー層７２を形成する前に、側壁スペーサー７４を第１の側壁マスク８０の側面上に形成してもよい。
【０１６５】
この場合、側壁スペーサー７４の形成後に、スペーサー層７２が、コンタクト形成領域２００内の側壁スペーサー７４及び側壁マスク８０を覆うように、形成される。その後、第２及び第３の側壁マスク８２Ａ，８２Ｂは、メモリセルアレイ１００内において側壁スペーサー７４の側面上に形成され、コンタクト形成領域２００内においてスペーサー層７２の両側面上に形成される。尚、所定の線幅の側壁スペーサー７４を形成するために、図１６−２に示される工程において、側壁スペーサー７４を形成するための側壁材が堆積され、且つ、スペーサー層７２が所定の形状にパターニングされた後に、側壁スペーサー７４を所定の線幅に加工してもよい。この場合、スペーサー層７２と側壁スペーサー７４とで互いにエッチング選択比が大きく異なる材料が用いられてもよい。
【０１６６】
また、図１６−１及び図１６−２に示される犠牲層（スペーサー層及び側壁スペーサー）７２，７４を除去する工程において、犠牲層７２，７４を除去する条件（エッチング条件）によって側壁マスク８０，８２Ａ，８２Ｂにダメージ（例えば、線幅の縮小）が生じないように、各部材８２Ａ，８２Ｂ，７２，７４を形成する材料の組み合わせ又は除去方法（例えば、アッシング又はウェットエッチング）が適宜選択されることが好ましい。
【０１６７】
ここまでで、メモリセルアレイ１００内において所定のピッチのラインアンドスペースパターンを有する閉ループ状の側壁マスク８０，８２Ａ，８２Ｂが形成される。３つの閉ループ状の側壁マスク８０，８２Ａ，８２Ｂが、１つのグループを形成して、メモリセルアレイ１００内から引き出し領域１５０内の１つのコンタクト形成領域２００内に引き出される。
【０１６８】
本実施形態のフラッシュメモリの製造方法において、１つの旗型構造の犠牲層７０に基づいて、２回の側壁マスク形成工程によって、３つの閉ループ状の側壁マスク８０，８２Ａ，８２Ｂが、形成される。形成された各側壁マスク８０，８２Ａ，８２Ｂは、フォトリソグラフィの解像度の限界寸法の６分の１程度の線幅ＬＷａ，ＬＷｂ，ＬＷｃを有している。メモリセルアレイ１００内における形成される配線（ワード線）の延在方向と交差する方向に関して、メモリセルアレイ１００内で隣り合う側壁マスク８０，８２Ａ，８２Ｂは、フォトリソグラフィの解像度の限界寸法の６分の１程度の間隔ＬＩｂ，ＬＩｃ，ＬＩｄで離れている。
【０１６９】
このように、ラインアンドスペースパターンの配線を形成するための側壁マスク８０，８２Ａ，８２Ｂは、フォトリソグラフィの解像度の限界寸法の６分の１程度のハーフピッチをメモリセルアレイ１００内で有するように、形成されている。
【０１７０】
また、上述のように、引き出し領域１５０のコンタクト形成領域２００内において、側壁マスク８０を形成するための芯材としての犠牲層に設けられたフリンジ及び側壁マスク８０を覆うスペーサーとしての犠牲層（レジスト膜）のサイズに応じて、コンタクト形成領域２００内の側壁マスク８０，８２Ａ，８２Ｂ間に、形成されるラインアンドスペースの配線の線幅ＬＷ１／配線間隔ＬＩ１に対応する側壁マスク８０，８２Ａ，８２Ｂの線幅ＬＷａ，ＬＷｂ，ＬＷｃ又はメモリセルアレイ１００内における側壁マスク８０，８２Ａ，８２Ｂの間隔ＬＩｂ，ＬＩｃ，ＬＩｄの少なくとも一方より大きい間隔（スペース）Ｄ２が、確保される。
【０１７１】
このように、引き出し領域１５０のコンタクト形成領域２００内で隣り合う側壁マスク８０，８２Ａ，８２Ｂは、メモリセルアレイ１００内の側壁マスク８０，８２Ａ，８２Ｂ間の間隔ＬＩｂ，ＬＩｃ，ＬＩｄより大きい間隔Ｄ２を有している。
【０１７２】
図１７乃至図２１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１７は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図１８は、図１７に対応する断面工程図を示している。図１８の（ａ）は、図１７のＸＶＩＩＩａ−ＸＶＩＩＩａ線に沿う断面工程図を示している。図１８の（ｂ）は、図１７のＸＶＩＩＩｂ−ＸＶＩＩＩｂ線に沿う断面工程図を示している。図１９乃至図２１は、図１８に連続する断面工程図を示している。図１９の（ａ）、図２０の（ａ）及び図２１の（ａ）は、図１８の（ａ）に順次続く工程に対応している。図１９の（ｂ）、図２０の（ｂ）及び図２１の（ｂ）は、図１８の（ｂ）に順次続く工程に対応している。
【０１７３】
ラインアンドスペースパターンを有する側壁マスク８０，８２Ａ，８２Ｂが形成された後、配線に接続されるパッドを形成するためのマスクのパターニング（マスクの形成）が実行される。
【０１７４】
パッドのマスクをパターニングするためのプロセスとして、例えば、積層マスクプロセス（Stacked Mask Process）が用いられる。
【０１７５】
図１７及び図１８の（ａ），（ｂ）に示されるように、積層マスク６４を形成するＳＯＣ（Spin On Carbon）膜６４１及びＳＯＧ（Spin On Grass）膜６４２が、側壁マスク８０，８２Ａ，８２Ｂを覆うように、側壁マスク８０，８２Ａ，８２Ｂ及びマスク層６０上に、順次積層される。
【０１７６】
コンタクト形成領域２００において、パッドのパターニングのためのマスク９０Ａが、半導体基板３０の表面に対して垂直方向において側壁マスク８０，８２Ａ，８２Ｂと上下に重なるように、積層マスク６４のＳＯＧ膜６４２上に、フォトリソグラフィ及びエッチングを用いて形成される。
【０１７７】
例えば、各マスク９０Ａは、コンタクト形成領域２００内において側壁マスク８０，８２Ａ，８２ＢのＸ方向に延在する部分（Ｘ方向延在部）８０１，８２１のそれぞれに対して、半導体基板３０の表面に対して垂直方向においてオーバーラップしている。１つのマスク９０Ａが２以上の側壁マスク８０，８２Ａ，８２Ｂをまたがらないように、各マスク９０Ａは形成されている。
【０１７８】
例えば、マスク９０Ａは、矩形状（例えば、長方形状）の平面形状を有するレジスト膜（レジストマスク）であり、フォトリソグラフィの解像度の限界寸法より大きい寸法（長さ、幅）ＰＤ１，ＰＤ２’で、パターニングされている。
【０１７９】
例えば、コンタクト形成領域２００内に引き出された３本の閉ループ状の側壁マスク８０，８２Ａ，８２Ｂに対応するように、３つの矩形状のレジストマスク９０Ａが、コンタクト形成領域２００内に形成される。レジストマスク９０ＡがＸ方向に延在している側壁マスクの部分８０１，８２１を覆うように形成されている場合、レジストマスク９０Ａは、例えば、Ｙ方向（側壁マスク８０，８２Ａ，８２Ｂの延在方向に交差する方向）に並ぶように、コンタクト形成領域２００内にレイアウトされる。
【０１８０】
レジストマスク９０ＡのＸ方向の寸法ＰＤ２’は、側壁マスク８０，８２Ａ，８２ＢのＸ方向延在部８０１，８２１のＸ方向の寸法より小さい。各レジストマスク９０ＡのＹ方向の寸法ＰＤ１は、側壁マスク８０，８２Ａ，８２Ｂの線幅より大きい。但し、隣接するレジストマスク９０Ａが接触しないように、レジストマスク９０Ａの寸法ＰＤ１が、設定されている。例えば、レジストマスク９０ＡのＹ方向の端部からそれに覆われる側壁マスク８０，８２Ａ，８２ＢのＸ方向延在部８０１，８２１の側面までの寸法は、Ｘ方向延在部８０１，８２１間の間隔Ｄ２の２分の１より小さい。
【０１８１】
上述のように、本実施形態のフラッシュメモリの製造方法において、各側壁マスク８０，８２Ａ，８２ＢのＸ方向延在部８０１，８２１間の間隔Ｄ２は、メモリセルアレイ１００内の側壁マスク８０，８２Ａ，８２Ｂの間隔ＬＩｂ，ＬＩｃ，ＬＩｄより大きいので、マスク９０Ａ同士が接触する不良、又は、１つのマスク９０Ａが複数の側壁マスク８０，８２Ａ，８２Ｂとオーバーラップする不良を、抑制できる。
【０１８２】
例えば、パッドのパターニングのためのマスク９０Ａの形成と同時に、セレクトゲート線（セレクトトランジスタ）及び周辺トランジスタのゲートのパターニングのためのマスク（レジストマスク）９０Ｃが、積層マスク６４上に形成される。図１７及び図１８の（ａ）には、セレクトゲート線のパターニングのためのマスク９０Ｃが、図示されている。マスク９０Ｃは、半導体基板３０の表面に対して垂直方向において、側壁マスク８０，８２Ａ，８２Ｂとはオーバーラップしないように、メモリセルアレイ１００内に設けられている。マスク９０Ｃの線幅（Ｙ方向の寸法）ＬＷＳは、フォトリソグラフィの解像度の限界寸法以上に設定されている。マスク９０Ｃの線幅ＬＷＳは、例えば、所定のチャネル長（例えば、ゲート絶縁膜の絶縁耐圧を満たすチャネル長）を有するセレクトトランジスタが形成されるように、設定される。
【０１８３】
レジストマスク９０Ａ，９０Ｃに基づいて、ＳＯＣ膜６４１とＳＯＧ膜６４２とを含む積層マスク６４が、ＲＩＥ法によってエッチングされる。積層構造のマスク６４において、ＳＯＧ膜６４２に対するエッチングには、ＣＨＦ３ガスが用いられ、ＳＯＣ膜６４１に対するエッチングには、Ｏ２ガスが用いられる。
【０１８４】
図１９の（ａ），（ｂ）に示されるように、レジストマスクのパターンに対応するように、ＳＯＧ膜６４２Ａ，６４２Ｃが残存する。レジストマスクのパターンが転写されたＳＯＧ膜６４２Ａ，６４２Ｃがマスクとなって、ＳＯＣ膜６４１がエッチングされる。ＳＯＧ膜６４２Ａ，６４２Ｃ及びＳＯＣ膜６４１に対するエッチングの段階に応じて、エッチングガスが切り替えられる。
【０１８５】
尚、レジストマスクは、選択的に除去される場合もあるし、ＳＯＧ膜６４２又はＳＯＣ膜６４１に対するエッチング条件によって、ＳＯＧ膜６４２Ａ，６４２Ｃ又はＳＯＣ膜６４１の加工と同時に、除去される場合もある。
【０１８６】
上述のように、半導体基板３０表面に対して垂直方向に関して、側壁マスク８０の寸法（高さ、上端の位置）Ｈ１は、その側壁膜８０の後に形成された側壁マスク８２Ａ，８２Ｂの寸法Ｈ２より大きい。
【０１８７】
例えば、図１９の（ａ），（ｂ）に示されるように、メモリセルアレイ１００内の側壁マスク８０の上端９９が露出した段階で、側壁マスク８０，８２Ａ，８２Ｂを覆う積層マスク６４（ここでは、ＳＯＣ膜６４１）のエッチングが中断される。この時、側壁マスク８０の高さＨ１より低い側壁マスク８２Ａ，８２Ｂの上端、及び、レジストマスクに対応するパターンのＳＯＧ膜６４２Ａ下方の側壁マスク８０，８２Ａ，８２Ｂは、ＳＯＣ膜６４１に覆われている。
【０１８８】
そして、上端が先に露出した側壁マスク８０に対して、エッチングが選択的に施される。
【０１８９】
図２０の（ａ），（ｂ）に示されるように、側壁マスク８０Ｘの上端９９Ｘが半導体基板３０側へ後退する。これによって、側壁マスク８０Ｘの高さＨ１’と側壁マスク８２Ａ，８２Ｂの高さＨ２との違いが小さくされ、側壁マスク８０Ｘ，８２Ａ，８２Ｂ間の上端の段差がほぼ解消される。
【０１９０】
例えば、側壁マスク８０，８２Ａ，８２Ｂの高さＨ１，Ｈ２の違いによって、隣接する側壁マスク８０，８２Ａ，８２Ｂ間の開口の寸法に大きな違いが生じた場合、側壁マスク８０，８２Ａ，８２Ｂ間に流入するエッチングガスの量が、開口の寸法の違いに起因してばらつく可能性がある。これが原因で、高さが異なる側壁マスク８０，８２Ａ，８２Ｂに基づいて加工される下地層に、寸法変換差が生じる可能性がある。  
これに対して、本実施形態のように、積層マスク６４の加工中に、側壁マスク８０，８２Ａ，８２Ｂの高さの違いが小さくされる結果として、側壁マスク８０Ｘ，８２Ａ，８２Ｂに基づいて加工されるハードマスク層６０の加工のばらつきを、低減できる。
【０１９１】
側壁マスク８０Ｘ，８２Ａ，８２Ｂの高さＨ１’，Ｈ２が揃えられた後、積層マスク６４のＳＯＣ膜６４１が、パターニングされたＳＯＧ膜６４２Ａ，６４２Ｃに基づいて、Ｏ２ガスを用いたエッチングによって、選択的に加工される。
【０１９２】
これによって、図２１の（ｂ）に示されるように、パッドを形成するためのマスクパターンが、引き出し領域１５０のコンタクト形成領域２００内の積層マスク６４のＳＯＣ膜６４１Ａに転写される。パッドを形成するためのパターンに対応するマスク６４Ａが、コンタクト形成領域２００内に、形成される。
【０１９３】
図２１の（ａ）に示されるように、パッドのパターニングのためのマスク（以下では、パッドパターンマスクともよぶ）６４Ａが形成されるのと同時に、セレクトゲート線及びセレクトトランジスタを形成するためのマスク（以下では、セレクトゲート線パターンマスクともよぶ）６４Ｃ（ＳＯＧ膜６４２Ｃ及びＳＯＣ膜６４１Ｃ）が、メモリセルアレイ１００内に、形成される。セレクトゲート線パターンマスク６４Ｃは、Ｘ方向に延在するように、メモリセルアレイ１００内に形成される。
【０１９４】
例えば、パッドパターンマスク６４Ａは、コンタクト形成領域２００内の側壁マスク８０，８２Ａ，８２Ｂを覆うように、ハードマスク層６０上に残存している。セレクトゲート線パターンマスク６４Ｃは、側壁マスク８０，８２Ａ，８２Ｂを覆わない。
【０１９５】
図２１の（ａ）及び（ｂ）に示されるように、側壁マスク８０Ｘ，８２Ａ，８２Ｂ及びパッドパターンマスク６４Ａ，６４Ｃをマスクに用いて、マスク層６０の第２のハードマスク（アモルファスシリコン膜）６０２が、ＲＩＥによって加工される。ＣＦ４又はＨＢｒを含む混合ガスが、ハードマスクとしてのアモルファスシリコン膜６０２に対するＲＩＥに用いられる。
【０１９６】
側壁マスク８０Ｘ，８２Ａ，８２Ｂ及びパターニングされた積層マスク６４Ａ，６４Ｃに基づいたアモルファスシリコン膜６０２に対するエッチングによって、側壁マスク８０Ｘ，８２Ａ，８２Ｂ及び積層マスク６４Ａ，６４Ｃのパターンが、ハードマスク層６０に転写される。
【０１９７】
これによって、リソグラフィの解像度の限界寸法より小さい線幅／配線間隔の配線を形成するためのマスクパターンが、マスク層６０の上層側のアモルファスシリコン膜６０２に転写される。アモルファスシリコン膜６０２は、メモリセルアレイ１００内におけるラインパターン（及びスペースパターン）６０２Ａと引き出し領域１５０のコンタクト形成領域２００内におけるパッドパターン６０２Ｂとを含むマスクパターンに加工される。ラインパターン６０２Ａは、閉ループ状の平面形状を有し、閉ループ状のパターンの一部にパッドパターン（矩形状のパターン）６０２Ｂが接続されている。
【０１９８】
ラインパターン６０２Ａ及びパッドパターン６０２Ｂがアモルファスシリコン膜６０２に転写されるのと同時に、メモリセルアレイ１００内において、セレクトゲート線のパターン６０２Ｃが、形成される。その線幅ＬＷＳは、セレクトゲート線の線幅（セレクトトランジスタのチャネル長）と実質的に同じ寸法である。
【０１９９】
アモルファスシリコン膜６０２に、側壁マスク８０Ｘ，８２Ａ，８２Ｂから形成されるラインアンドスペースパターン６０２Ａ及びパッドパターン６０２Ｂが転写された後、ＳＯＧ膜６４２Ａ，６４２Ｃ及びＳＯＣ膜６４１Ａ，６４１Ｃが選択的に除去される。ＳＯＧ膜６４２Ａ，６４２Ｃ及びＳＯＣ膜６４１Ａ，６４１Ｃは、Ｏ２ガスを用いたアッシングによって除去される。ＳＯＧ膜６４２Ａ，６４２Ｃ及びＳＯＣ膜６４１Ａ，６４１Ｃが除去された後、側壁マスク８０Ｘ，８２Ａ，８２Ｂが選択的に除去される。側壁マスク８０Ｘ，８２Ａ，８２Ｂとしてのシリコン窒化膜は、例えば、リン酸を用いたウェットエッチングによって除去される。
【０２００】
尚、本実施形態において、パッドに対応するパターンを形成するために、積層マスクプロセスが用いられている。しかし、積層マスクプロセスを用いずに、パッド及びセレクトゲート線のパターニングのためのレジストマスク９０Ａ，９０Ｃを、側壁マスク８０，８２Ａ，８２Ｂ上及びハードマスク層６０上に、直接形成してもよい。
【０２０１】
また、セレクトゲート線のパターニングのためのレジストマスク９０Ｃを、第１乃至第３の側壁マスクを形成する前の側壁材８９上に形成し、セレクトゲート線のパターンに対応するマスクパターンを、側壁材８９に転写することによって、セレクトゲート線を形成するためのマスクを形成してもよい。
【０２０２】
図２２乃至図２４を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２２は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図２３は、図２２に対応する断面工程図を示している。図２３の（ａ）は、図２２のＸＸＩＩＩａ−ＸＸＩＩＩａ線に沿う断面工程図を示している。図２３の（ｂ）は、図２２のＸＸＩＩＩｂ−ＸＸＩＩＩｂ線に沿う断面工程図を示している。図２４は、図２３の製造工程に連続する工程の断面工程図を示している。図２４の（ａ）は図２３の（ａ）に続く工程に対応し、図２４の（ｂ）は図２３の（ｂ）に続く工程に対応している。また、図２４の（ｃ）は、図２３の工程後における図２２のＸＸＩＶｃ−ＸＸＩＶｃに対応する断面工程図を示している。
【０２０３】
図２２及び図２３の（ａ），（ｂ）に示されるように、例えば、側壁マスクのパターンが転写された閉ループ状の複数のアモルファスシリコン膜６０２Ａ，６０２Ｂに基づいて、下地層（第１のハードマスク６０１又は被加工層３３〜３５）が加工される前に、閉ループ状のパターンを独立した複数のパターンにするためのループカット工程が、閉ループ状のアモルファスシリコン膜６０２Ａ，６０２Ｂに対して実行される。
【０２０４】
ループカット工程を実行するために、開口部ＯＰ１を有するマスク（レジストマスク）９４が、フォトリソグラフィ及びＲＩＥを用いて、コンタクト形成領域２００内のパッドパターン６０２Ｂの一部（中央部）を露出させるように、ハードマスク層６０のアモルファスシリコン膜６０２Ａ，６０２Ｂ及びシリコン酸化膜６０１上に、形成される。レジストマスク９４の開口部ＯＰ１は、各コンタクト形成領域２００内においてＹ方向に配列された複数（３つ）の矩形状のパッドパターン６０２Ｂにまたがるように、形成される。
【０２０５】
また、図２２に示されるように、パッドパターン６０２Ｂが設けられた引き出し領域１５０に対して反対側において、閉ループ状のアモルファスシリコン膜６０２Ａの折れ曲がった部分（ループする部分）を露出させるように、レジストマスク９４内に、開口部ＯＰ２が形成される。
【０２０６】
開口部ＯＰ１，ＯＰ２を有するレジストマスク９４に基づいて、その開口部ＯＰ１，ＯＰ２から露出したアモルファスシリコン膜６０２Ａ，６０２Ｂがエッチングされ、閉ループ状のパターンが切断される。
【０２０７】
図２４の（ａ），（ｂ），（ｃ）に示されるように、閉ループ状の第２のハードマスク６０２Ａ，６０２Ｂに対するループカット工程によって、配線（ワード線）及び配線に接続されるパッドのパターンに対応する互いに独立な複数のパターン６０２Ｚ，６０２Ｙが、形成される。
【０２０８】
そして、ループカット工程によって、パッドパターン６０２Ｙを含む独立なラインパターン６０２Ｚのアモルファスシリコン膜６０２Ｚが形成された後、その下層の第１のハードマスク（シリコン酸化膜）６０１が、ループカットされたアモルファスシリコン膜６０２Ｚ，６０２Ｙをマスクとして、例えば、Ｃ４Ｆ８ガスなどを用いたＲＩＥによって、エッチングされる。
【０２０９】
これによって、独立なラインパターン６０２Ｚ及びラインパターン６０２Ｚに接続されたパッドパターン６０２Ｙが、ハードマスク層６０のシリコン酸化膜６０１Ｚ，６０１Ｙに転写される。また、セレクトゲート線パターン６０２Ｃも、シリコン酸化膜のハードマスク６０１Ｃに転写される。
【０２１０】
図２４の（ｂ）に示されるように、ハードマスクとしてのアモルファスシリコン膜がループカット（除去）された領域において、シリコン酸化膜は除去され、被加工層（ここでは、導電層３５）の上面が露出している。一方、図２４の（ｃ）に示されるように、パッドの形成位置において、パッドパターン６０２Ｙ，６０１Ｙが、導電層３５上に残存する。
【０２１１】
ハードマスク層６０のラインパターン６０１Ｚ，６０２Ｚの線幅ＬＷ１は、上述の側壁マスクの線幅ＬＷａ，ＬＷｂ，ＬＷｃに対応し、形成されるワード線の線幅と実質的に同じ寸法である。また、ラインパターン間の間隔（スペース）ＬＩ１は、上述の側壁マスク間の間隔ＬＩｂ，ＬＩｃ，ＬＩｄに対応し、形成されるラインアンドスペースパターンを有するワード線の配線間隔（及び線幅）と実質的に同じ寸法である。ラインパターン６０１Ｚ，６０２Ｚの線幅ＬＷ１及びパターン６０１Ｚ，６０２Ｚ間の間隔ＬＩ１は、フォトリソグラフィの解像度の限界寸法の６分の１（例えば、１５ｎｍ程度）に設定されている。
【０２１２】
ハードマスク層６０のパッドパターン６０１Ｙ，６０２Ｙの線幅ＰＤ１は、ラインパターン６０１Ｚ，６０２Ｚの線幅ＬＷ１より大きい寸法を有している。パッドパターン６０１Ｙ，６０２Ｙは、メモリセルアレイ１００内のラインパターン６０１Ｚ，６０２Ｚの間隔ＬＩ１より大きい間隔Ｄ３で隣接している。尚、コンタクト形成領域２００内におけるラインパターン６０１Ｚ，６０２Ｚ間の間隔Ｄ２は、メモリセルアレイ１００内におけるラインパターン６０１Ｚ，６０２Ｚ間の間隔ＬＩ１より大きい。
【０２１３】
また、セレクトゲート線に対応するハードマスク層６０のパターン６０１Ｃ，６０２Ｃ線幅ＬＷＳは、セレクトゲート線の線幅（セレクトトランジスタのチャネル長）と実質的に同じ寸法である。
【０２１４】
独立なラインパターン６０２Ｚ及びパッドパターン６０２Ｙが転写されたハードマスク層６０のシリコン酸化膜６０１Ｚ，６０１Ｙをマスクとして、導電層３５、絶縁体３４及び導電層３３が、順次エッチングされる。
【０２１５】
これによって、図４及び図５に示されるように、ラインアンドスペースパターンの配線構造を有する配線（ワード線）ＷＬが、メモリセルアレイ１００から引き出し領域１５０内に延在するように、形成される。
【０２１６】
形成されたワード線ＷＬは、フォトリソグラフィの解像度の限界寸法の６分の１程度の線幅ＬＷ１を有している。ワード線ＷＬは、メモリセルアレイ１００内において、フォトリソグラフィの解像度の限界寸法の６分の１程度の配線間隔ＬＩ１を有している。  
本実施形態において、フラッシュメモリのワード線ＷＬは、メモリセルアレイ１００内と引き出し領域１５０のコンタクト形成領域２００内とで、異なる配線間隔を有するように、形成されている。本実施形態のフラッシュメモリの製造方法において、引き出し領域１５０のコンタクト形成領域２００内で隣り合うワード線ＷＬ間の配線間隔Ｄ２は、メモリセルアレイ１００内におけるワード線ＷＬの配線間隔ＬＩ１より大きい。
【０２１７】
ワード線ＷＬのそれぞれに接続されたパッド３５Ｐが、ワード線を形成するための導電層から形成される。
【０２１８】
ワード線ＷＬの形成と同時に、電荷蓄積層３３Ａ及びコントロールゲート電極（ワード線）３５Ａを有するメモリセルＭＣが、メモリセルアレイ１００内に形成される。また、メモリセルＭＣの形成と同時に、セレクトトランジスタＳＴのゲート電極３３Ｓ，３５Ｓがメモリセルアレイ１００内に形成され、周辺トランジスタ（図示せず）のゲート電極が周辺領域（図示せず）内に形成される。
【０２１９】
ソース／ドレインとしての拡散層３９，３９Ｓが、形成されたゲート電極３３Ａ，３５Ａ，３３Ｓ，３５Ｓをマスクとしたイオン注入によって形成される。
【０２２０】
半導体基板３０上に、第１の層間絶縁膜５１が形成される。ドレイン側セレクトトランジスタのドレイン拡散層３９Ｓ、ソース側セレクトトランジスタのソース拡散層及びパッド３５Ｐなどのような、コンタクトプラグＣＰ１，ＣＰ２の形成位置において、コンタクトホールが第１の層間絶縁膜５１内に形成される。タングステン（Ｗ）又はモリブデン（Ｍｏ）などの導電体が、コンタクトホール内に自己整合的に埋め込まれ、コンタクトプラグＣＰ１，ＣＰ２が形成される。
【０２２１】
第１の配線レベルＭ０において、銅（Ｃｕ）又はアルミニウム（Ａｌ）などの金属膜が、例えば、スパッタ法によって、第１の層間絶縁膜５１上及びコンタクトプラグＣＰ１，ＣＰ２上に、堆積される。堆積された金属膜は、フォトリソグラフィ／エッチング、又は、ダマシン法によって、所定の形状に加工され、コンタクトプラグＣＰ１，ＣＰ２に接続される配線層（中間配線）５９Ａ，５９Ｂが、形成される。
【０２２２】
第２の層間絶縁膜５２が、第１の層間絶縁膜５１上及び配線層５９Ａ，５９Ｂ上に、形成される。そして、第２の層間絶縁膜５２内に形成されたビアホール内に、配線層５９Ａに接続されるビアプラグＶＰが、埋め込まれる。
【０２２３】
第２の配線レベルＭ１において、第２の層間絶縁膜５２上に、ビット線ＢＬ及び第３の層間絶縁膜５３が形成される。ビット線ＢＬは、側壁転写技術を用いて形成されてもよいし、フォトリソグラフィ及びエッチングを用いて形成されてもよい。
【０２２４】
また、ビット線ＢＬは、ダマシン法を用いて形成されてもよい。例えば、ビット線ＢＬが埋め込まれるダマシン溝は、側壁転写技術によって、第３の層間絶縁膜５３内に形成できる。側壁転写技術が適用されたビット線ＢＬの形成工程は、本実施形態で述べたワード線の形成工程と実質的に同じ工程で実行されてもよい。
【０２２５】
以上の工程によって、本実施形態の半導体装置（フラッシュメモリ）が形成される。
【０２２６】
尚、パターン（マスク）のサイズ及び互いに隣り合うパターン間の間隔に応じて、加工による寸法変換差が生じる。本実施形態のフラッシュメモリの製造方法において、マスク及び被加工層の寸法変換差はゼロと仮定しているが、上述の各工程において、寸法変換差を考慮して、各マスクの寸法（膜厚、線幅又はパターニングの寸法）が調整されることが好ましい。
【０２２７】
また、本実施形態のフラッシュメモリの製造方法において、被加工層のパターニングに用いられるマスク層を形成するための材料は、各マスク間の加工選択比（エッチング選択比）を確保できる組み合わせが用いられていれば、上記の材料に限定されない。例えば、炭化シリコン、酸窒化シリコン、結晶性シリコン（例えば、ポリシリコン）、塗布系材料、又は、有機物などの材料が、マスクの材料に用いられてもよい。
【０２２８】
本実施形態において、形成される配線ＷＬの一端にパッド３５Ｐが接続された例が示されている。但し、側壁転写技術を用いて形成されるラインアンドスペースパターンの配線であれば、配線ＷＬの両端にパッド３５Ｐが接続される配線構造でもよい。この場合、第１の側壁マスクを形成するための芯材となる犠牲層の両端に、フリンジが接続される。
【０２２９】
上述のように、本実施形態のフラッシュメモリの製造方法において、フラッシュメモリの配線（ここでは、ワード線）ＷＬは、側壁転写技術を用いて、形成される。上述の製造方法によって、ワード線ＷＬの線幅ＬＷ１及びワード線ＷＬ間の配線間隔ＬＩ１がフォトリソグラフィの解像度の限界寸法より小さくなるように、ワード線ＷＬ及びワード線ＷＬに接続されるメモリセルＭＣが形成される。
【０２３０】
例えば、ワード線ＷＬの線幅ＬＷ１及び配線間隔ＬＩ１は、フォトリソグラフィの解像度の限界寸法の６分の１の寸法を有する。但し、上述の側壁転写技術を用いた製造工程によって、所定の配線幅及び配線間隔のラインアンドスペースパターンの配線構造が形成されるのであれば、ワード線ＷＬの線幅ＷＬ１及び配線間隔ＬＩ１は、フォトリソグラフィの解像度の限界寸法の６分の１の寸法より大きい寸法（例えば、フォトリソグラフィの解像度の限界寸法の２分の１〜４分の１）でもよいし、フォトリソグラフィの解像度の限界寸法の６分の１の寸法より小さい寸法でもよい。
【０２３１】
このように、本実施形態のフラッシュメモリの製造方法は、フォトリソグラフィによって形成可能な寸法より小さいハーフピッチのラインアンドスペースパターン（配線パターン）を有する配線構造のフラッシュメモリを、提供できる。
【０２３２】
本実施形態のフラッシュメモリの製造方法において、配線パターンに対応する複数の側壁マスク８０，８２Ａ，８２Ｂは、複数回（例えば、２回）の側壁マスク形成工程に分けて形成される。
【０２３３】
引き出し領域１５０のコンタクト形成領域２００内において側壁マスク８０，８２Ａ，８２Ｂ間に形成されている犠牲層が、メモリセルアレイ１００内と同様に犠牲層としての微細な寸法を有する側壁膜７４のみである場合、コンタクト形成領域２００内の側壁マスク８０，８２Ａ，８２Ｂ間の間隔がメモリセルアレイ１００内の側壁膜８０，８２Ａ，８２Ｂ間の間隔と同様に小さいため、ワード線ＷＬに接続されるパッド３５Ｐを形成及び配置するためのスペースを確保することが困難になる可能性がある。
【０２３４】
引き出し領域１５０のコンタクト形成領域２００内において、１回目の側壁マスク形成工程で形成された１番目の側壁マスク８０の一部分８０１を覆うように、所定のサイズ（例えば、フォトリソグラフィの解像度の限界寸法以上）の犠牲層７２が、形成される。
【０２３５】
１番目の側壁マスク８０が犠牲層７２に覆われた状態で、２回目の側壁マスク形成工程によって、２番目の側壁マスク８２Ａ，８２Ｂが、１回目の側壁マスク形成工程による側壁マスク８０（及びその側面上の側壁スペーサー７４）を芯材として、形成される。
【０２３６】
第１の側壁マスク８０を覆う犠牲層７２によって、コンタクト形成領域２００内における１番目の側壁マスク８０と２番目の側壁マスク８２Ａ，８２Ｂとの間に、メモリセルアレイ１００内における側壁マスク８０，８２Ａ，８２Ｂ間の間隔ＬＩｂ，ＬＩｃ，ＬＩｄより大きい間隔Ｄｘ（＝Ｄｘ’＋ＬＩｂ）が、確保される。
【０２３７】
第１の側壁マスク８０を覆う犠牲層７２の大きさを制御することによって、メモリセルアレイ１００内から引き出し領域１５０内に延在する配線ＷＬにおいて、引き出し領域１５０のコンタクト形成領域２００内における配線ＷＬの配線間隔Ｄ１，Ｄ２を、メモリセルアレイ１００内における配線ＷＬの配線間隔ＬＩ１より大きくできる。
【０２３８】
それゆえ、本実施形態のフラッシュメモリの製造方法において、メモリセルアレイ１００内の部材に対するパターニング及び加工と実質的に共通（同時）の工程を用いて、引き出し領域１５０内（コンタクト形成領域２００内）において、配線ＷＬのパッド３５Ｐ及びパッド３５Ｐを形成するためのマスク９０Ａを配置するためスペース、或いは、パッド３５Ｐ及びマスク９０Ａの加工マージンのためのスペースを、確保できる。
【０２３９】
したがって、本実施形態のフラッシュメモリの製造方法は、引き出し領域１５０内において、配線ＷＬの線幅及び配線間隔（ピッチ）の微細化に起因したパッド、配線及びコンタクトとの間に生じるショート（短絡）を防止でき、そのショートに起因するデバイスの不良を低減できる。
【０２４０】
この結果として、本実施形態のフラッシュメモリの製造方法は、素子及び配線の微細化に起因する半導体装置の製造歩留まりの低下を、抑制できる。また、本実施形態のフラッシュメモリの製造方法は、複雑な製造工程の追加無しに、異なる寸法（線幅又は配線間隔）を含む配線ＷＬ及びその配線ＷＬに接続されるパッド３５Ｐ及びコンタクトプラグＣＰ２を、形成できる。
【０２４１】
したがって、第１の実施形態によれば、微細なパターンに対するコンタクト形成の信頼性の高い微細なパターンを含む半導体装置を、提供できる。
【０２４２】
（２）  第２の実施形態  
図２５乃至図３２を参照して、第２の実施形態の半導体装置及び半導体装置の製造方法について、説明する。尚、第２の実施形態において、第１の実施形態と同様の構成要素及び製造工程に関する説明は、必要に応じて行う。
【０２４３】
（ａ）  構造  
図２５及び図２６を用いて、第２の実施形態の半導体装置（例えば、フラッシュメモリ）の構造について説明する。尚、本実施形態のフラッシュメモリにおいて、第１の実施形態のフラッシュメモリと実質的に同じ構成部材に関する説明は、省略又は前述の図面を適宜参照しながら簡略化して述べる。
【０２４４】
図２５は、本実施形態のフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面構造を示す平面図である。図２６は、本実施形態のフラッシュメモリの断面構造を示す断面図である。図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。尚、図２５のＶａ−Ｖａ線及びＶｃ−Ｖｃ線に沿う断面構造は、上述の図５の（ａ）及び図５の（ｃ）と実質的に同じであるため、ここでの説明は省略する。
【０２４５】
本実施形態のフラッシュメモリは、配線（ワード線）ＷＬに接続されるパッド３５Ｐの形成位置、及び、コンタクト形成領域２００内におけるパッド３５Ｐのレイアウトが、第１の実施形態のフラッシュメモリの構造と異なる。
【０２４６】
図２５及び図２６に示されるように、例えば、１つのグループを形成する複数（６本）のワード線３５Ａにそれぞれ接続されたパッド３５Ｐにおいて、６個のパッド３５Ｐは、Ｘ方向に沿って、コンタクト形成領域２００内に配列されている。隣接するパッド３５Ｐ間には、メモリセルアレイ１００内の配線間隔ＬＩ１（又は線幅ＬＷ１）より大きい配線間隔Ｄ３が確保されている。
【０２４７】
第２の実施形態のフラッシュメモリは、第１の実施形態のフラッシュメモリと同様に、メモリセルアレイ１００内においてフォトリソグラフィの解像度の限界寸法より小さいハーフピッチ、例えば、フォトリソグラフィの解像度の限界寸法の６分の１の線幅ＬＷ１及び配線間隔ＬＩ１のラインアンドスペースパターンを有し、且つ、引き出し領域１５０のコンタクト形成領域２００内においてメモリセルアレイ１００内の配線間隔ＬＩ１（又は線幅ＬＷ１）より大きい配線間隔Ｄ２を有する配線（ワード線）ＷＬを、含んでいる。
【０２４８】
これによって、本実施形態のフラッシュメモリは、第１の実施形態と同様に、コンタクト形成領域２００内において、パッド３５Ｐを配置するためのスペース及びパッド３５Ｐの加工マージンのためのスペースを、大きくできる。
【０２４９】
したがって、第２の実施形態によれば、第１の実施形態と実質的に同様に、複雑な製造工程を用いずに、微細なパターンを含む半導体装置における微細なパターンへのコンタクト形成の信頼性を向上できる。
【０２５０】
（ｂ）  製造方法  
図２５乃至図３２を用いて、第２の実施形態の半導体装置（例えば、フラッシュメモリ）の製造方法について、説明する。尚、本実施形態のフラッシュメモリの製造方法において、第１の実施形態のフラッシュメモリの製造方法と実質的に同じ工程に関する説明は、省略又は前述の図面を適宜参照しながら簡略化して述べる。
【０２５１】
図２７及び図２８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２７は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図２８は、図２７に対応する断面工程図を示している。図２８の（ａ）は、図２７のＸＸＶＩＩＩａ−ＸＸＶＩＩＩａ線に沿う断面工程図を示している。図２８の（ｂ）は、図２７のＸＸＶＩＩＩｂ−ＸＸＶＩＩＩｂ線に沿う断面工程図を示している。図２７のＸＩＩＩａ−ＸＩＩＩａ線に沿う断面工程図は、図１３−１の（ａ）の断面工程図と実質的に同じであるため、ここでの図示は省略する。
【０２５２】
図２７及び図２８の（ａ），（ｂ）に示されるように、第１の実施形態のフラッシュメモリの製造方法と同様に、メモリセル及び配線を形成するための材料が、被加工層３２，３３，３４，３５として半導体基板２０上に形成される。
【０２５３】
そして、ハードマスク層６０が、被加工層３３〜３５上に堆積される。ハードマスク層６０は、シリコン酸化膜６０１とアモルファスシリコン膜６０２との積層構造を有している。
【０２５４】
旗型構造の犠牲層（図示せず）が、ハードマスク層６０上に形成された後、犠牲層の側面上に、第１の側壁マスク（例えば、シリコン窒化膜）８０が、第１の実施形態で述べた形成方法と実質的に同じ方法を用いて、形成される。
【０２５５】
メモリセルアレイ１００内において、閉ループ状の第１の側壁マスク８０は、旗型構造の犠牲層の直線部の線幅Ａ１に対応する間隔Ｃ１を有して、Ｙ方向に対向する。また、互いに異なる犠牲層に対して形成された側壁マスク８０は、隣接する犠牲層の間隔Ｂ１から側壁マスクの線幅ＬＷａの２倍の寸法を引いた間隔Ｂ２に対応する間隔Ｃ１を有して、Ｙ方向に対向する。
【０２５６】
側壁マスク８０は、旗型構造の犠牲層が有するフリンジの形成位置及びサイズ（平面形状）に応じて、引き出し領域１５０内の所定の位置で折れ曲がる。引き出し領域１５０のコンタクト形成領域２００内の側壁マスク８０は、フリンジのサイズに対応する間隔ＦＡ１，ＦＡ２、すなわち、犠牲層の直線部の線幅Ａ１に対応する間隔Ｃ１より大きいＸ方向又はＹ方向の間隔ＦＡ１，ＦＡ２を有して、フリンジ（図示せず）の形状に沿ってループする。
【０２５７】
１回目の側壁マスク形成工程によって、側壁マスク８０が形成された後、犠牲層は、選択的に除去される。
【０２５８】
旗型構造の犠牲層が除去された後、第１の側壁マスク８０と後の工程で形成される側壁マスクとのスペーサーとしての犠牲層（レジスト膜）７２Ｘが、第１の側壁マスク８０を覆うように、コンタクト形成領域２００内に形成される。
【０２５９】
本実施形態のフラッシュメモリの製造方法において、側壁マスク間のスペーサーとしての犠牲層７２Ｘが第１の側壁マスク８０を覆う位置が、第１の実施形態のフラッシュメモリの製造方法と異なる。  
本実施形態のフラッシュメモリの製造方法において、スペーサー層７２Ｘは、例えば、側壁マスク８０のＹ方向に延在する部分（Ｙ方向延在部）８０２を覆うように、コンタクト形成領域２００内に形成される。そして、１つの閉ループ状の側壁マスク８０に対して、２つのスペーサー層７２Ｘが、側壁マスク８０のＹ方向延在部８０２上に形成される。
【０２６０】
例えば、２つのスペーサー層７２Ｘは、Ｘ方向に互いに隣接するように、コンタクト形成領域２００内にレイアウトされる。隣接するスペーサー層７２Ｘ間のＸ方向の間隔Ｃ３は、形成される配線の線幅の４倍より大きくなるように設定されている。スペーサー層７２Ｘ間の間隔Ｃ３は、フォトリソグラフィの解像度の限界寸法より大きいことが好ましい。
【０２６１】
また、側壁マスク８０の線幅方向に対して平行方向に関して、側壁マスク８０の側面から犠牲層７２Ｘの端部までの寸法（ここでは、Ｘ方向の寸法）Ｄｘ’は、形成されるパッドの形状及びレイアウトを考慮して、形成される配線の線幅又はメモリセルアレイ１００内における配線間隔より大きい寸法、例えば、フォトリソグラフィの解像度の限界寸法より大きい寸法に設定されることが好ましい。
【０２６２】
図２９及び図３０を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２９は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図３０は、図２９に対応する断面工程図を示している。図３０の（ａ）は、図２９のＸＸＸａ−ＸＸＸａ線に沿う断面工程図を示している。図３０の（ｂ）は、図２９のＸＸＸａ−ＸＸＸａ線に沿う断面工程図を示している。図２９のＸＶａ−ＸＶａ線に沿う断面工程図は、図１５の（ａ）の断面工程図と実質的に同じであるため、ここでの図示は省略する。
【０２６３】
図２９及び図３０の（ａ），（ｂ）に示されるように、第１の実施形態で述べた図１４及び図１５に示される工程と実質的に同じ工程を用いて、第１の側壁マスク８０及びスペーサー層７２Ｘの側面上に、犠牲層（炭素膜、側壁スペーサー）７４が形成される。犠牲層７４の側面上に、第２及び第３の側壁マスク８２Ａ，８２Ｂが、２回目の側壁マスク形成工程によって、形成される。各側壁マスク８０，８２Ａ，８２Ｂは、形成される配線の線幅に対応するように、フォトリソグラフィの解像度の限界寸法の６分の１（例えば、１５ｎｍ程度）の線幅ＬＷａ，ＬＷｂ，ＬＷｃを有している。また、各側壁マスク８０，８２Ａ，８２Ｂは、形成される配線の配線間隔（スペース）に対応するように、メモリセルアレイ１００内において、フォトリソグラフィの解像度の限界寸法の６分の１（例えば、１５ｎｍ程度）の間隔ＬＩｂ，ＬＩｃ，ＬＩｄで隣接している。
【０２６４】
本実施形態のフラッシュメモリの製造方法において、スペーサー層７２Ｘが、第１の側壁マスク８０のＹ方向に延在する部分８０２を覆っていることによって、そのスペーサー層７２Ｘの形状及びサイズに応じて、第２及び第３の側壁マスク８２Ａ，８２Ｂは、第１の側壁マスク８０を中心に２次元に折れ曲がって、それぞれ形成される。
【０２６５】
第１の側壁マスク８０及び第２の側壁マスク８２Ａ、及び、第１の側壁マスク８０と第３の側壁マスク８２Ｂとに関して、各側壁マスク８０，８２Ａ，８２ＢのＹ方向延在部８０２，８２２のＸ方向の間隔Ｄｘは、スペーサー層７２Ｘのサイズ及び側壁犠牲層７４の線幅（膜厚）に応じて、メモリセルアレイ１００内の側壁マスク８０，８２Ａ，８２Ｂ間のＹ方向の間隔ＬＩｂ，ＬＩｃ，ＬＩｄより大きくなっている。各側壁マスク８０，８２Ａ，８２ＢのＸ方向の間隔Ｄｘは、フォトリソグラフィの解像度の限界寸法より大きいことが好ましい。
【０２６６】
図３１及び図３２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３１は、本実施形態のフラッシュメモリの製造方法の一工程におけるフラッシュメモリのメモリセルアレイ１００及び引き出し領域１５０の一部分を抽出した平面図を示している。図３２は、図３１に対応する断面工程図を示している。図３２の（ａ）は、図３１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に沿う断面工程図を示している。図３２の（ｂ）は、図３１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に沿う断面工程図を示している。図３１のＸＶＩＩＩａ−ＸＶＩＩＩａ線に沿う断面工程図は、図１８の（ａ）の断面工程図と実質的に同じであるため、ここでの図示は省略する。尚、ここでは、図１８乃至図２４も適宜用いて、図３１及び図３２に対応する製造工程について説明する。
【０２６７】
図３１及び図３２の（ａ），（ｂ）に示されるように、側壁マスク８０，８２Ａ，８２Ｂ間のスペーサー層及び側壁スペーサーが除去された後、第１の実施形態の図１８及び図１９に示される工程と同様に、ＳＯＣ膜６４１及びＳＯＧ膜６４２Ａを含む積層マスク６４が、側壁マスク８０，８２Ａ，８２Ｂを覆うように、ハードマスク層６０上に形成される。
【０２６８】
パッドのパターニングのためのレジストマスク９０Ｄ、セレクトゲート線を形成するためのレジストマスク９０Ｃ、及び、周辺トランジスタのゲートパターンを形成するためのレジストマスク（図示せず）が、第１の実施形態と同様に、共通の工程で、積層マスク６４上に形成される。
【０２６９】
レジストマスク９０Ｄは、コンタクト形成領域２００内において、各マスク９０Ｄが側壁マスク８０，８２Ａ，８２ＢのＹ方向延在部８０２，８２２とそれぞれオーバーラップするように、フォトリソグラフィ及びエッチングによって、積層マスク６４上に形成される。レジストマスク９０Ｄは、形成されるパッドのレイアウトに対応するように、コンタクト形成領域２００内の所定の位置に配置されている。例えば、共通のコンタクト形成領域２００内の各レジストマスク９０Ｄは、Ｘ方向に沿って同一直線上に並んでいる。
【０２７０】
本実施形態において、６個のレジストマスク９０Ｄが、１つのコンタクト形成領域２００内に形成されている。各レジストマスク９０Ｄは、１つのレジストマスク９０Ｄが２以上の側壁マスク８０，８２Ａ，８２Ｂにまたがらないように、レジストマスク９０Ｄのサイズ及びレイアウトが調整されて、形成されている。各レジストマスク９０Ｄは、形成されるパッドの形状及びサイズＰＤ１，ＰＤ２に対応するように、パターニングされている。
【０２７１】
そして、レジストマスク９０Ｄをマスクに用いて、積層マスク６４のＳＯＧ膜６４２ＡＳＯＣ膜６４１がエッチングされる。  
ここで、図３２の（ａ）に示されるように、第１の実施形態の図１９に示される工程と実質的に同様に、メモリセルアレイ１００内の側壁マスク８０の上端９９が露出した時点で、積層マスク６４のＳＯＣ膜６４１に対するエッチングが停止される。
【０２７２】
そして、第１の実施形態の図２０に示される工程と実質的に同様に、先に露出した側壁マスク８０の上端の位置が、側壁マスク８２Ａ，８２Ｂの上端の高さと実質的に同じ高さになるように、エッチングされる。
【０２７３】
その後、第１の実施形態の図２１に示される工程と同様に、積層マスク６４に対するエッチングが継続される。各マスク９０Ｄのパターンが、積層マスク６４のＳＯＣ膜６４１に転写された後、側壁マスク８０，８２Ａ，８２Ｂ及びパッドのパターンが転写された積層マスク６４をマスクにして、マスク層６０の第２のハードマスク（アモルファスシリコン膜）６０２が、エッチングされる。このように、第１の実施形態と同様に、側壁マスク８０，８２Ａ，８２Ｂのラインアンドスペースパターン及び積層マスク６４のパッドのパターンが、ハードマスク６０２としてのアモルファスシリコン６０２に転写された後、側壁マスク８０，８２Ａ，８２Ｂ及び積層マスク６４は、除去される。
【０２７４】
そして、第１の実施形態の図２３及び図２４に示される工程と実質的に同様に、ループカットのためのマスクが、第１のハードマスク６０１としてのシリコン酸化膜６０１が加工される前に、ハードマスク層６０上に、形成される。本実施形態において、ループカットのためのマスクの開口部は、例えば、閉ループ状のパターンが突出する側のＸ方向に延在する部分８０１，８２１が露出するように、形成される。
【０２７５】
これによって、本実施形態において、第１の実施形態と同様に、閉ループ状のハードマスクのパターンが、ワード線及びワード線に接続されるパッドに対応する独立なパターンにされる。そして、第１の実施形態で述べた製造工程と実質的に同様に、ワード線ＷＬ（セレクトゲート線）及びパッド、層間絶縁膜、コンタクトプラグ／ビアプラグ、中間配線層／ビット線が、順次形成される。
【０２７６】
以上の工程によって、本実施形態のフラッシュメモリが形成される。
【０２７７】
本実施形態のフラッシュメモリの製造方法によって、第１の実施形態のフラッシュメモリの製造方法と同様に、メモリセルアレイ１００内においてフォトリソグラフィの解像度の限界寸法より小さい（例えば、フォトリソグラフィの解像度の限界寸法の６分の１程度）線幅ＬＷ１及び配線間隔ＬＩ１のラインアンドスペースパターンを有し、引き出し領域１５０のコンタクト形成領域２００内において配線間隔ＬＷ１又は線幅ＬＷ１より大きい配線間隔Ｄ１，Ｄ２を有する配線（例えば、ワード線）ＷＬを含むフラッシュメモリが、形成される。
【０２７８】
本実施形のフラッシュメモリの製造方法において、１つのグループを形成するワード線ＷＬにそれぞれ接続された複数のパッド３５Ｐは、Ｘ方向に沿って同一直線上に配列するように、コンタクト形成領域２００内に形成される。
【０２７９】
本実施形態のフラッシュメモリの製造方法において、１回目の側壁マスク形成工程による１番目の側壁マスク８０のＹ方向に延在する部分８０２を覆うように、スペーサー層としての犠牲層７２Ｘが形成される。これによって、引き出し領域１５０のコンタクト形成領域２００内における側壁マスク８０，８２Ａ，８２Ｂ間及び配線ＷＬ間の間隔Ｄｘ，Ｄ２を、メモリセルアレイ１００内の側壁マスク８０，８２Ａ，８２Ｂ及び配線ＷＬ間の間隔ＬＩｂ，ＬＩｃ，ＬＩｄ，ＬＩ１よりも大きくできる。この結果として、コンタクト形成領域２００において、パッド３５Ｐ及びパッド３５Ｐを形成するためのマスク９０Ｄを配置するための比較的大きなスペース及びそれらの加工マージンのための比較的大きなスペースを、確保できる。
【０２８０】
第１及び第２の実施形態のフラッシュメモリの製造方法で述べたように、コンタクト形成領域２００内において２番目の側壁マスク８２Ａ，８２Ｂの芯材となる１番目の側壁マスク８０を覆う犠牲層（スペーサー層）７２Ｘの形成位置を調整することにとって、パッド３５Ｐの形成位置を調整できる。
【０２８１】
以上のように、第２の実施形態によれば、第１の実施形態と同様に、微細なパターンへのコンタクト形成の信頼性の高い微細なパターンを含む半導体装置を、提供できる。
【０２８２】
［その他］  
本実施形態の半導体装置及び半導体装置の製造方法において、配線のパターンに対応する側壁マスクは、２回の側壁マスク形成工程によって、形成されている。但し、次回（ｎ＋１回目）の側壁マスク形成工程における側壁マスク（ｎ＋１番目の側壁マスク）を形成するための芯材として機能する側壁マスク（ｎ番目の側壁マスク）を覆うように、スペーサーとしての犠牲層（スペーサー層）を形成することによって、引き出し領域１５０のコンタクト形成領域２００内の側壁マスク間の間隔が、メモリセルアレイ１００内の側壁マスク間の間隔より大きくされるのであれば、３回以上の側壁マスク形成工程とスペーサー層の形成とを繰り返して、配線を形成するためのマスクパターンが形成されてもよい。
【０２８３】
本実施形態の半導体装置及び半導体装置の製造方法において、フラッシュメモリを半導体装置として例示したが、本実施形態は、フラッシュメモリに限定されない。例えば、ＤＲＡＭやＳＲＡＭなどの揮発性半導体メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。また、ＭＲＡＭ（Magnetoresistive RAM）、ＰＣＲＡＭ（Phase Change RAM）又はＲｅＲＡＭ（Resistive RAM）などのように、抵抗値が可逆的に変化する素子をメモリ素子として用いた抵抗変化型メモリの構造及び製造方法に、上述の実施形態が適用されてもよい。例えば、上述の本実施形態の半導体装置及びその製造方法は、抵抗変化型メモリが有するクロスポイント型メモリセルアレイの配線（ワード線／ビット線）及び配線に接続されるコンタクト部の構造及び形成方法に、適用され得る。
【０２８４】
さらに、半導体装置としてのメモリに限らず、プレーナ構造のＦＥＴ（Field Effect Transistor）又はＦｉｎ ＦＥＴによって形成されるロジック回路において、ＦＥＴのゲート電極、ＦＥＴに接続される配線、或いは、ゲート電極及び配線に接続されたコンタクト部（パッド、フリンジ）などに、実施形態で述べられた構造及び製造方法が適用されてもよい。
【０２８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２８６】
３０：半導体基板、３３Ａ：電荷蓄積層、３５Ａ：コントロールゲート電極、ＷＬ：ワード線、ＢＬ：ビット線、ＭＣ：メモリセル、６０，６０１，６０２：ハードマスク、６４，６４１，６４２：積層マスク、８０，８２Ａ，８２Ｂ：側壁マスク、７０，７２，７２Ｘ，７４：犠牲層、９０Ａ，９０Ｃ，９０Ｄ：レジストマスク。
【図１】
2013143398.tif 000003
【図２】
2013143398.tif 000004
【図３】
2013143398.tif 000005
【図４】
2013143398.tif 000006
【図５】
2013143398.tif 000007
【図６】
2013143398.tif 000008
【図７】
2013143398.tif 000009
【図８】
2013143398.tif 000010
【図９】
2013143398.tif 000011
【図１０】
2013143398.tif 000012
【図１１】
2013143398.tif 000013
【図１２】
2013143398.tif 000014
【図１３−１】
2013143398.tif 000015
【図１３−２】
2013143398.tif 000016
【図１４】
2013143398.tif 000017
【図１５】
2013143398.tif 000018
【図１６−１】
2013143398.tif 000019
【図１６−２】
2013143398.tif 000020
【図１７】
2013143398.tif 000021
【図１８】
2013143398.tif 000022
【図１９】
2013143398.tif 000023
【図２０】
2013143398.tif 000024
【図２１】
2013143398.tif 000025
【図２２】
2013143398.tif 000026
【図２３】
2013143398.tif 000027
【図２４】
2013143398.tif 000028
【図２５】
2013143398.tif 000029
【図２６】
2013143398.tif 000030
【図２７】
2013143398.tif 000031
【図２８】
2013143398.tif 000032
【図２９】
2013143398.tif 000033
【図３０】
2013143398.tif 000034
【図３１】
2013143398.tif 000035
【図３２】
2013143398.tif 000036