(57)【要約】【課題】能動素子において、被評価絶縁膜が半導体素子に与える影響を容易に評価できるテスト素子を提供する。【解決手段】Ｐ型Ｓｉ基板１１上に、素子分離用酸化膜３１を介して、ソース領域とドレイン領域が形成され、ソース領域とドレイン領域の上方に被評価絶縁膜３４が形成され、被評価絶縁膜３４の上方に配線用絶縁膜３５が形成され、配線用絶縁膜３５には、ソース領域に導通するソース電極２１と、ドレイン領域に導通するドレイン電極２２と、被評価絶縁膜３４を介してソース領域とドレイン領域の間に電圧を印加するゲート電極４０とが配置されている。つまり、テスト素子１は、被評価絶縁膜３４とその上方に１層配線構造である絶縁膜３５を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体材料からなる基板上に、素子分離用酸化膜を介して、ソース領域とドレイン領域が形成され、
前記ソース領域とドレイン領域の上方に被評価絶縁膜が形成され、
前記被評価絶縁膜の上方に配線用絶縁膜が形成され、
前記配線用絶縁膜には、
前記ソース領域に導通するソース電極と、
前記ドレイン領域に導通するドレイン電極と、
前記被評価絶縁膜を介してソース領域とドレイン領域の間に電圧を印加するゲート電極とが
配置されている
ことを特徴とするテスト素子。
【請求項２】
前記被評価絶縁膜は保護膜として機能する
ことを特徴とする請求項１記載のテスト素子。
【請求項３】
請求項１または２記載のテスト素子を用いた絶縁膜評価方法であって、
前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する閾値測定ステップと、
前記閾値測定ステップの前に、所定時間、前記ゲート電極に一定電圧を印加するストレス電圧印加ステップと、
前記ストレス電圧印加ステップと前記閾値測定ステップとを交互に繰り返し、前記閾値の時間変化を取得する時間変化特性取得ステップと、
前記時間変化特性に基づいて被評価絶縁膜の特性を評価する評価ステップと
を備えることを特徴とする絶縁膜評価方法。
【請求項４】
請求項１または２記載のテスト素子を用いた半導体素子検査方法であって、
前記テスト素子と同じ構成であって、ソース電極およびドレイン電極に対するゲート電極の位置ずれ量の異なる複数の予備テスト素子を製作する予備テスト素子製作ステップと、
前記予備テスト素子のゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する予備テスト素子閾値測定ステップと、
前記位置ずれ量と前記閾値との関係特性を取得する位置ずれ関係特性取得ステップと、
前記テスト素子のゲート電極に印加する電圧を変化させ、閾値を測定するテスト素子閾値測定ステップと、
前記位置ずれ関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を推測する位置ずれ量推測ステップと、
前記テスト素子の位置ずれ量が適正値以下であれば、半導体素子に位置ずれは生じていないと推定する半導体素子検査ステップ
を備えることを特徴とする半導体素子検査方法。
【請求項５】
請求項１または２記載のテスト素子を用いた半導体素子検査方法であって、
前記テスト素子と同じ構成であって、前記被評価絶縁膜の膜厚の異なる複数の予備テスト素子を製作する予備テスト素子製作ステップと、
前記予備テスト素子のゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する予備テスト素子閾値測定ステップと、
前記膜厚と前記閾値との関係特性を取得する膜厚関係特性取得ステップと、
前記テスト素子のゲート電極に印加する電圧を変化させ、閾値を測定するテスト素子閾値測定ステップと、
前記膜厚関係特性を参照して、前記テスト素子の閾値に基づいて被評価絶縁膜の膜厚を推測する膜厚推測ステップと、
前記テスト素子の膜厚が適正範囲内であれば、半導体素子膜厚も適正であると推定する半導体素子検査ステップ
を備えることを特徴とする半導体素子検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の絶縁膜の評価に用いるテスト素子およびテスト素子を用いた評価方法に関する。
【背景技術】
【０００２】
半導体装置の革新的な高性能化を推進するためには、新しい材料の開発が不可欠である。新規に開発された材料は、それが優れたものであるか否かの評価が不可欠である。このような評価は各種の方法を用いて行われるが、その評価方法は、実際に1層あるいは多層配線構造を試作して、配線間の容量や耐圧特性を測定して評価する方法がよく知られている。
【０００３】
半導体装置において、その構成上、絶縁膜の電気的特性が半導体装置の特性に与える影響は大きく、最終的には、半導体素子に対する影響を確認しなければ実用化はおぼつかない。特に、半導体装置の高性能化に伴い、配線部分の遅延を防止するために、層間絶縁膜の低誘電率化が求められている。そのために、これまでにない新材料による層間絶縁膜が必須となっている。しかし、その材料候補は膨大であり、各材料の特性を迅速に評価し、最適な材料を選択することは難しい。そこで、なるべく費用や時間をかけず、絶縁膜を構成する材料の特性を容易に評価する方法が求められている。
【０００４】
絶縁膜評価方法の一例として、非特許文献１には、多層配線構造のみから形成されたテスト素子（ＴＥＧ）を用いて、層間絶縁膜を構成する材料の誘電率や絶縁耐圧やリーク電流値等を測定し、その測定結果から材料を評価することが可能であることが示唆されている。
【０００５】
ところで、通常の半導体装置の製造プロセスにおいて、意図せず寄生ＭＯＳトランジスタが生じることがある。寄生ＭＯＳトランジスタは所期の動作を妨害する。そのため、寄生ＭＯＳトランジスタの動作閾値を高く設定して、寄生ＭＯＳトランジスタが動作しないようにしている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】滝本嘉夫、「TEGから学ぶ半導体評価の基礎」、電子材料、Vol.47, No.6,pp.89-95,2008.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１記載の従来技術は、受動素子にかかるものであり、その構造にトランジスタやダイオードの様な能動素子を有していないので、絶縁膜を構成する材料が半導体素子の電気的特性に与える影響を評価することは出来ない。
【０００８】
一方、半導体能動素子は電子の動きを制御して機能するものである。その原理から、構成材料の微妙な差を拡大してみせることができる可能がある。これにより、絶縁膜を構成する材料が半導体素子の電気的特性に与える影響を評価することができる。しかし、具体的にどのようにすればその差を拡大してみせることができるのか、よく知られていないのが現状である。
【０００９】
なお、上述の通り、評価材料毎に実際に半導体装置を試作する事は、費用や時間の点で実行が困難である。
【００１０】
本発明は上記課題を解決しようとするものであり、ダイオードやトランジスタのような能動素子において、被評価絶縁膜が半導体素子に与える影響を容易に評価できるテスト素子およびテスト素子を用いた評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明にかかるテスト素子は、半導体材料からなる基板上に、素子分離用酸化膜を介して、ソース領域とドレイン領域が形成され、前記ソース領域とドレイン領域の上方に被評価絶縁膜が形成され、前記被評価絶縁膜の上方に配線用絶縁膜が形成され、前記配線用絶縁膜には、前記ソース領域に導通するソース電極と、前記ドレイン領域に導通するドレイン電極と、前記被評価絶縁膜を介してソース領域とドレイン領域の間に電圧を印加するゲート電極とが配置されている。
【００１２】
本願発明のテスト素子は、意図的に寄生ＭＯＳトランジスタを製作するものである。ゲート電極に高電圧のストレスを印加することにより、ストレス電圧印加が解除されても影響は残り、閾値は変化する。閾値変化具合を被評価絶縁膜の特性として評価する。一般に、影響が少ないほど、安定的な優れた材料であると評価できる。
【００１３】
本願発明のテスト素子は、ソース電極、ドレイン電極、ゲート電極が同一層に形成される１層配線構造であることを特徴とする。
【００１４】
この特徴により、容易に制作でき、プロセスの変動の影響を受け難く、高精度な測定ができる。
【００１５】
ゲート電極からの電圧は直接に被評価絶縁膜に作用するため、高感度な測定ができる。
【００１６】
さらに好ましくは、前記被評価絶縁膜は保護膜として機能する。
【００１７】
これにより、テスト素子には保護膜が必要なくなり、ゲート電極からの電圧は直接に被評価絶縁膜のみに作用するため、更に高感度な測定ができる。
【００１８】
本発明は、前記テスト素子を用いた絶縁膜評価方法であって、前記ゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する閾値測定ステップと、前記閾値測定ステップの前に、所定時間、前記ゲート電極に一定電圧を印加するストレス電圧印加ステップと、前記ストレス電圧印加ステップと前記閾値測定ステップとを交互に繰り返し、前記閾値の時間変化を取得する時間変化特性取得ステップと、前記時間変化特性に基づいて被評価絶縁膜の特性を評価する評価ステップとを備える。
【００１９】
本発明は、前記テスト素子を用いた半導体素子検査方法であって、前記テスト素子と同じ構成であって、ソース電極およびドレイン電極に対するゲート電極の位置ずれ量の異なる複数の予備テスト素子を製作する予備テスト素子製作ステップと、前記予備テスト素子のゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する予備テスト素子閾値測定ステップと、前記位置ずれ量と前記閾値との関係特性を取得する位置ずれ関係特性取得ステップと、前記テスト素子のゲート電極に印加する電圧を変化させ、閾値を測定するテスト素子閾値測定ステップと、前記位置ずれ関係特性を参照して、前記テスト素子の閾値に基づいてゲート電極の位置ずれ量を推測する位置ずれ量推測ステップと、前記テスト素子の位置ずれ量が適正値以下であれば、半導体素子に位置ずれは生じていないと推定する半導体素子検査ステップを備える。
【００２０】
本発明は、前記テスト素子を用いた半導体素子検査方法であって、前記テスト素子と同じ構成であって、前記被評価絶縁膜の膜厚の異なる複数の予備テスト素子を製作する予備テスト素子製作ステップと、前記予備テスト素子のゲート電極に印加する電圧を変化させ、ソースドレイン間に流れる電流が所定値以上になる電圧を閾値として測定する予備テスト素子閾値測定ステップと、前記膜厚と前記閾値との関係特性を取得する膜厚関係特性取得ステップと、前記テスト素子のゲート電極に印加する電圧を変化させ、閾値を測定するテスト素子閾値測定ステップと、前記膜厚関係特性を参照して、前記テスト素子の閾値に基づいて被評価絶縁膜の膜厚を推測する膜厚推測ステップと、前記テスト素子の膜厚が適正範囲内であれば、半導体素子膜厚も適正であると推定する半導体素子検査ステップを備える。
【発明の効果】
【００２１】
能動素子において、被評価絶縁膜が半導体素子に与える影響を容易に、高精度かつ高感度に評価できる。
【図面の簡単な説明】
【００２２】
【図１】テスト素子の断面図である（第１実施形態）。
【図２】従来技術の一例に係るテスト素子の断面図である。
【図３】テスト素子の断面図である（変形例）。
【図４】テスト素子の断面図である（第２実施形態）。
【図５】テスト素子の断面図である（変形例）。
【図６】テスト素子を用いた材料特性評価を説明する図である（第１実施例  動作閾値測定）。
【図７】テスト素子を用いた材料特性評価を説明する図である（第１実施例  ストレス電圧印加）。
【図８】ストレス評価テストの手順を示すフロー図である。
【図９】材料ごとの時間変化特性を比較する図である。
【図１０】予備テスト素子の概念図である（第２実施例）。
【図１１】予備テスト素子の概念図である（第３実施例）。
【図１２】ゲート膜厚と閾値との関係特性の一例を示す図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態に関して図に基づいて説明する。
【００２４】
＜第１実施形態＞
〜構成〜
図１は第１実施形態にかかるテスト素子の断面図である。
【００２５】
テスト素子１は、Ｐ型Ｓｉ基板１１と、Ｐ‐ｗｅｌｌ領域１２と、Ｎ型拡散層１３，１４と、シリサイド層１７，１８と、金属配線２１，２２，４０と、酸化膜３１，３２と、保護膜３３と、絶縁膜３４，３５とを備えている。
【００２６】
Ｐ型Ｓｉ基板１１にはＰ‐ｗｅｌｌ領域１２が形成され、その上にＮ型拡散層１３，１４が形成される。Ｎ型拡散層１３，１４の表面は高濃度不純物を含むＮ＋層１５，１６となっており、シリサイド層１７，１８（ＮｉＳｉ）との間にオーミック接触を形成している。Ｐ型Ｓｉ基板１１の表面には素子分離用の厚い酸化膜３１，３２（ＳｉＯ２）とが形成されている。酸化膜３１，３２の上に保護膜３３（Ｐ−ＳｉＯ）が形成され、保護膜３３にはコンタクト孔２５，２６が形成され、コンタクト孔２５，２６には高融点金属（Ｗ）が埋め込まれ、下層のシリサイド層１７，１８と上層の金属配線２１，２２（ソース電極，ドレイン電極）をそれぞれ電気的に接続している。これにより、ソースとドレインが形成される。
【００２７】
本実施形態においては、Ｐ型基板とＮ型拡散層を用いているが、Ｎ型基板とＰ型拡散層を用いてもよい。
【００２８】
保護膜３３の上には、絶縁膜３４と絶縁膜３５が形成される。絶縁膜３４は被評価対象である。絶縁膜３５には、金属配線２１，２２（Ｃｕ）が配置される。さらに、絶縁膜３５には、金属配線４０（Ｃｕ）が配置され、金属配線４０はゲート電極として作動する。
【００２９】
このように、ソース電極２１，ドレイン電極２２，ゲート電極４０が同一層（絶縁膜３５）に形成されていること、つまり１層配線構造を特徴とする。
【００３０】
なお、本実施形態においては、ゲート電極４０の電極幅Ｌｍと酸化膜３１の幅Ｌｇの関係が、Ｌｍ＜Ｌｇとなっている。
【００３１】
〜効果〜
従来技術と比較することにより、本実施形態の効果について説明する。
【００３２】
図２は、従来技術の一例に係るテスト素子の断面図である。
【００３３】
従来技術のテスト素子は、Ｐ型Ｓｉ基板１１と、金属配線５１，５２，５３，５４，５５，５６と、保護膜３３，３７と、絶縁膜３４，３５，３６とを備えている。
【００３４】
保護膜３３の上には多層配線構造（金属配線５１，５２および金属配線５４，５５の２層配線、たとえばＣｕ）が形成されていて、金属配線５１，５２間は配線接続孔５７を介して電気的に接続されて、金属配線５４，５５間は配線接続孔５８を介して電気的に接続されている。また、金属配線５１，５４、配線接続孔５７，５８、金属配線５２，５５に対応して、３層の層間絶縁膜３４，３５，３６が形成されている。絶縁膜３４，３５，３６の上には保護膜３７とパッド引き出し用の金属配線５３，５６(たとえばＡｌ)が形成されている。
【００３５】
従来技術のテスト素子を用いた絶縁膜評価方法について説明する。金属配線５３，５６間に電圧を印加する。金属配線５１，５４間は絶縁膜３４により絶縁されており、電流は流れない。しかし、金属配線５３，５６間の電圧印加が増すと、金属配線５１，５４間にリーク電流が発生する。印加電圧とリーク電流の関係を測定することで、絶縁膜３４の材料特性を評価する。
【００３６】
しかし、従来技術のテスト素子は受動素子であり、能動素子における材料評価はできない。
【００３７】
これに対し、本実施形態におけるテスト素子は能動素子であり、能動素子における材料評価（実施例１にて後述）ができる。
【００３８】
さらに、本実施形態においては、ソース電極２１，ドレイン電極２２，ゲート電極４０が同一層（絶縁膜３５）に形成されていることを特徴とする。
【００３９】
この様な１層配線構造は、従来技術のような多層配線構造に比べ簡素であり、容易に作成できる。
【００４０】
１層配線構造であるため、ソース電極２１、ドレイン電極２２とゲート電極４０の間隔がマスク合わせずれの影響を受けないなど、プロセスの変動の影響を受け難く、正確な測定による評価が可能となる。
【００４１】
また、保護膜３３の材料特性は既知なものとすると、被評価対象である絶縁膜３４の材料特性が、テスト素子の電気的特性に反映される。すなわち、材料特性の微差を電気的特性の差として評価できる。ゲート電極４０からの電圧は直接に被評価絶縁膜３４に作用するため、高感度な測定ができる。高感度な測定の結果、材料特性の微差を拡大でき、高精度な評価を実現できる。
【００４２】
このように、本実施形態におけるテスト素子は、高精度で高感度の材料評価を実現できる。
【００４３】
本実施形態におけるテスト素子は、マスクパターンを変えるだけで通常の半導体集積回路製造プロセスで、被評価絶縁材料による膜形成もスピンコートやＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの通常の製造技術を用いて製作することができ、特殊な半導体素子を用いる必要はない。したがって、集積回路の製造プロセスで本体の回路と同時に製作することができる。その結果、集積回路の製造と並行して、集積回路への適合性を評価することができる。また、新規材料を用いた半導体装置を試作するのに比べ、簡単に製作できる。
【００４４】
更に、ソース電極２１，ドレイン電極２２，ゲート電極４０が同一層（絶縁膜３５）に形成されるという特徴により、半導体素子（製品）の位置ずれ検査（実施例２にて後述）や膜厚検査（実施例３にて後述）に適応できる。
【００４５】
〜変形例〜
本発明は上記実施形態に限定されず、本発明の技術思想の範囲内において、適宜変形できる。
【００４６】
図３は、本実施形態の変形例に係るテスト素子の断面図である。ゲート電極４１の電極幅Ｌｍと酸化膜３１の幅Ｌｇの関係が、Ｌｍ＞Ｌｇとなっている。ただし、ゲート電極４１が金属配線２１，２２と重ならないようにする。
【００４７】
Ｌｍ＜Ｌｇの場合、テスト素子のサイズをより小型化できる長所がある。一方、サイズの制約が厳しくない場合は、変形例の様に、Ｌｍ＞Ｌｇとしてもよい。ゲート電極４１が実効的なゲートである酸化膜３１の上部を覆うことになり、ゲート電極４１に印加した電圧による電界がチャネルの全面に及ぶため、閾値Ｖtが低くなり、感度が良くなる長所がある。
【００４８】
このように、ゲート電極４１と酸化膜３１との位置関係を検討することで、最適な素子サイズや感度を選択できる。
【００４９】
＜第２実施形態＞
〜構成〜
図４は第２実施形態にかかるテスト素子２の断面図である。
【００５０】
絶縁膜３４（被評価対象）が保護膜として形成される。つまり保護膜３３がない点で第１実施形態と相違する。ソース電極２１，ドレイン電極２２，ゲート電極４０が同一層（絶縁膜３５）に形成されているという特徴は第１実施形態と同じである。
【００５１】
なお、通常、半導体素子は非常に微量の不純物の影響を受けるので、工程の最後に酸化膜のような保護膜が残るようにしておく。しかし、それだけだと保護膜としての機能は果たすが、その上に配線層を設けるとき、その酸化膜の厚みの凹凸を反映して、配線層も凹凸を形成してしまうために、更に無機膜などによる保護膜を形成して平坦化しておく。
【００５２】
本実施形態において、被評価絶縁材料が塗布系の材料であれば、酸化膜の凹凸形状に対してスピンコートなどで塗布し、塗布系以外の絶縁材料に対しては、ＣＶＤで成膜したのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）など平坦化の加工を施す。
【００５３】
これにより、ソース電極２１、ドレイン電極２２、ゲート電極４０は、同一層（絶縁膜３５）に精度よく配置され、テスト素子は、高精度な材料評価を実現できる。
【００５４】
〜効果〜
絶縁膜３４を保護膜として形成するテスト素子は、膜の構成が実際の集積回路とは異なってしまうという短所があるが、保護膜３３（第１実施形態参照）を介さずに被評価対象の電気的特性を測定し評価できるため、感度が大幅に向上する長所がある。したがって、構成材料の微妙な差をさらに拡大して高感度な材料評価を行う場合に適している。つまり、長所が短所を大きく上回る。高感度な測定の結果、材料特性の微差を拡大でき、高精度な評価を実現できる。
【００５５】
〜変形例〜
図５は、本実施形態の変形例に係るテスト素子の断面図である。ゲート電極４１の電極幅Ｌｍと酸化膜３１の幅Ｌｇの関係が、Ｌｍ＞Ｌｇとなっている。
【００５６】
ゲート電極４１が実効的なゲートである酸化膜３１の上部を覆うことになり、ゲート電極４１に印加した電圧による電界がチャネルの全面に及ぶため、閾値Ｖtが低くなり、更に高感度な材料評価を行うことができる。
【実施例】
【００５７】
＜実施例１（材料特性評価）＞
〜テスト素子動作〜
図６および図７は、テスト素子１（図１）を用いた材料特性評価を説明する図である。テスト素子の動作として、主に動作閾値測定（図６参照）とストレス電圧印加（図７参照）がある。
【００５８】
動作閾値測定にかかる動作の一例について説明する。ソースとドレインの間に電圧を印加する（例えば３Ｖ）。ゲート電極４０に電圧を印加しなければ、ソースとドレインの間に電流は流れない。ＳＭＵ（ソースメジャーユニット）を用いて、ゲート電極４０に印加する電圧を変化させる（たとえば、０〜６０Ｖ）。ゲート電圧が低いときは、ソースとドレインの間に電流は流れないが、ゲート電圧がある値を超えると、チャネルが形成されソースとドレインの間に電流が流れ始める。さらにゲート電圧が高くなるとソースとドレインの間に流れる電流も増加する。電流値はＳＭＵを用いて測定する。このようにＩ‐Ｖ特性を測定する。
【００５９】
この時、微小な電流値（例えば１０ｎＡ）を設定しておき、設定電流値を超えたときの印加電圧を動作閾値（Ｖｔ）として取得する。
【００６０】
ストレス電圧印加にかかる動作の一例について説明する。ソースとドレインの間に電圧を印加しない状態で、ゲート電極４０に高電圧（例えば５０Ｖ）を印加し、この状態を所定時間継続する。一般に、ストレス電圧印加した時間に応じて、テスト素子に電荷が注入される。その後、ストレス電圧印加が解除されても、その影響は残るものと推測される。
【００６１】
本実施例においては、動作閾値測定およびストレス電圧印加とも周囲温度７０℃にておこなう。より短時間で結果を得たい場合には、周囲温度をより高くしてもよい。高温下では、ストレス電圧印加による影響が加速される。動作閾値測定およびストレス電圧印加とも高温下で行う場合と、ストレス電圧印加のみ高温下で行う場合があり、状況に応じて選択する。トランジスタの温度特性が余り変化しない１００℃〜１５０℃程度の周囲温度下では、動作閾値測定およびストレス電圧印加とも高温下で行うのが適している。測定のために室温に戻すのに時間を要するためである。一方、２００℃以上の高温下あるいは数１０時間以上の長時間のストレス電圧を印加する場合には、ストレス電圧印加のみ高温下で行う。
【００６２】
〜評価手順〜
さらに、絶縁膜評価の一例について説明する。ここでは、保護膜３３の材料特性は既知なものとし、絶縁膜３４を被評価絶縁材料（材料特性未知）により形成する。
【００６３】
図８は、ストレス評価テストの手順を示すフロー図である。ストレス評価は、動作閾値測定とストレス電圧印加を交互に繰り返し、動作閾値の時間変化を取得することによりおこなう。
【００６４】
まず、ストレス電圧を印加しない状態で動作閾値Ｖｔ０を測定する（ステップ１）。
【００６５】
その後、所定時間（例えば１００秒間）ストレス電圧を印加し（ステップ２）、ストレス電圧印加を解除し、動作閾値Ｖｔ１を測定する（ステップ３）。
【００６６】
ついで、所定時間（例えば２００秒間、累積３００秒間）ストレス電圧を印加し（ステップ４）、ストレス電圧印加を解除し、動作閾値Ｖｔ２を測定し（ステップ５）、所定時間（例えば５００秒間、累積８００秒間）ストレス電圧を印加し（ステップ６）、ストレス電圧印加を解除し、動作閾値Ｖｔ３を測定し（ステップ７）、所定時間（例えば１０００秒間、累積１８００秒間）ストレス電圧を印加し（ステップ８）、ストレス電圧印加を解除し、動作閾値Ｖｔ４を測定する（ステップ９）。
【００６７】
これにより累積時間１８００秒間における動作閾値の時間変化特性（Ｖｔ０→Ｖｔ１→Ｖｔ２→Ｖｔ３→Ｖｔ４）が得られる（図９参照）。
【００６８】
本実施例の絶縁膜評価方法では、材料ごとの時間変化特性を比較する。
【００６９】
まず、新規の塗布系有機材料（材料Ａ，Ｂ）で絶縁膜３４を形成したテスト素子と、新規なＣＶＤ系の材料（材料Ｃ）で絶縁膜３４を形成したテスト素子を製作する。
【００７０】
材料Ａ，Ｂ，Ｃごとにストレス評価テストを行って時間変化特性を取得し、これらを比較する（図９参照）。全ての材料において、ストレス電圧印加した時間経過（累積時間ｔ）に従って、動作閾値（Ｖｔ）は低下する。この現象は、ストレス電圧印加によりテスト素子に電荷が注入され、ストレス電圧印加が解除されても影響は残り、低いゲート電圧でも電流が流れやすくなるものであると推測される。なお、ストレス電圧の極性を逆にすると動作閾値は上昇する。
【００７１】
一般に、時間経過による変化が少ないほど、安定的な優れた材料であると評価できる。材料Ａにおいては、Ｖｔ０＝４０ＶからＶｔ４＝２０Ｖに低下し、変化率は５０％である。材料Ｂにおいては、Ｖｔ０＝４３ＶからＶｔ４＝３２Ｖに低下し、変化率は２６％である。材料Ｃにおいては、Ｖｔ０＝４２ＶからＶｔ４＝２８Ｖに低下し、変化率は３３％である。したがって、変化率は材料Ｂ＜材料Ｃ＜材料Ａの順に少ない。
【００７２】
これにより、新規材料Ｂが、最も安定的で、優れた材料であると評価できる。
【００７３】
また、同じ塗布系有機材料でも、新規材料Ａと新規材料Ｂでは、変化率に大きな差があり、上記のような検討が有効であることを示唆している。
【００７４】
＜実施例２（位置ずれ検査）＞
【００７５】
第１実施形態におけるテスト素子１（図１）の適用例について説明する。テスト素子１の構成は、検査対象である半導体素子（製品）の構成と同じであり、形状も同じとなるように設計される。
【００７６】
〜予備テスト〜
図１０は、予備テスト素子３の概念図である。予備テスト素子３の構成は、テスト素子１と同じである。ただし、予備テスト素子３においては、マスク設計の時点で、ソースおよびドレインに対するゲート電極の位置が意図的にずれるように設計されている。位置ずれ量の異なる複数の予備テスト素子３を設計し、製作する。たとえば、図示右側にΔＸｒ１，ΔＸｒ２，ΔＸｒ３だけずれた予備テスト素子と、図示左側にΔＸｌ１，ΔＸｌ２，ΔＸｌ３だけずれた予備テスト素子と、位置ずれのない（ΔＸ０）予備テスト素子を製作する。
【００７７】
半導体素子の検査に先立って、予備テスト素子３を用いた予備テストを行う。
【００７８】
まず、各予備テスト素子３の閾値を測定する。閾値測定は図６にて説明した動作と同様である。
【００７９】
位置ずれのない（ΔＸ０）予備テスト素子を例に動作閾値測定ついて説明する。ソースとドレインの間に電圧を印加する（例えば３Ｖ）。ゲート電極４０に電圧を印加しなければ、ソースとドレインの間に電流は流れない。ＳＭＵ（ソースメジャーユニット）を用いて、ゲート電極４０に印加する電圧を変化させる（たとえば、０〜６０Ｖ）。ゲート電圧が低いときは、ソースとドレインの間に電流は流れないが、ゲート電圧がある値を超えると、チャネルが形成されソースとドレインの間に電流が流れ始める。さらにゲート電圧が高くなるとソースとドレインの間に流れる電流も増加する。電流値はＳＭＵを用いて測定する。このようにＩ‐Ｖ特性を測定する。
【００８０】
この時、微小な電流値（例えば１０ｎＡ）を設定しておき、設定電流値を超えたときの印加電圧を動作閾値（Ｖｔ）として取得する。
【００８１】
位置ずれがない場合（ΔＸ０）、ゲート電極４０に印加した電圧による電界がチャネルに効果的に及ぶ。一方、位置ずれが生じる場合、ゲート電極４０に印加した電圧による電界がチャネルに均等に及ばないため、動作閾値が高くなる。位置ずれ量が大きくなるほど、動作閾値が高くなる。
【００８２】
閾値測定を繰り返し、位置ずれ量と閾値との関係特性を取得する。
【００８３】
図１０においては、左右の２パターンを示したが、平面的な位置ずれをみるために前後を含めた４パターンを取得する。
【００８４】
予備テスト素子３はテスト素子１と同様な構成であり、高精度で高感度の予備テストを実現できる。
【００８５】
なお、電極幅Ｌｍ（図１参照）が小さくなるほど、位置ずれに対する閾値変化が大きくなり、位置ずれ量と閾値との関係特性がより明確になり、好ましい。
【００８６】
〜検査手順〜
次に上記予備テストの結果に基づくテスト素子１を用いた検査方法の一例について説明する。
【００８７】
検査対象である複数の半導体素子の製作と一緒にテスト素子１を製作する。たとえば、スクライブラインにテスト素子１を設けてもよい。
【００８８】
図６にて説明したのと同様に、テスト素子１の動作閾値を測定する。
【００８９】
予備テストで取得した位置ずれ量と閾値との関係特性を参照して、テスト素子１の動作閾値を評価する。テスト素子１の動作閾値が関係特性の最小値またはそれに近い値であれば、位置ずれはないと推測できる。テスト素子１の位置ずれがなければ、検査対象である半導体素子にも位置ずれはないと推測できる。すなわち、検査は合格である。
【００９０】
テスト素子１の動作閾値が関係特性の最小値より許容できる範囲を超えて高い場合は、動作閾値に応じて位置ずれ量を推測できる。許容できる位置ずれ量を超える場合は、より詳細な検査をおこなう。
【００９１】
本実施例における検査方法は、テスト素子の電気的特性を取得し検査するものであり、従来技術であるＳＥＭ（走査電子顕微鏡：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅｓ）測定に比べ、簡単な測定で検査ができる。特に、多層構造の半導体素子においては、層を破壊したり、各層ごとに測定しなくてよい点で、さらなる効果が得られる。
【００９２】
本実施形態の検査方法は、露光工程のフォトマスクの合わせずれ量を測定する際にも適用できる。
【００９３】
＜実施例３（膜厚検査）＞
第１実施形態におけるテスト素子１（図１）の別の適用例について説明する。テスト素子１の構成は、検査対象である半導体素子（製品）の構成と同じであり、形状も同じとなるように設計される。
【００９４】
図１１は、予備テスト素子４の概念図である。予備テスト素子４の構成は、テスト素子１と同じである。ただし、予備テスト素子４においては、絶縁膜３４の膜厚が異なっている。絶縁膜３４の膜厚の異なる複数の予備テスト素子４を設計し、製作する。たとえば、テスト素子１の絶縁膜３４の膜厚がｄ０とするとき、ｄ０より薄い膜厚ｄ−１，ｄ−２，ｄ−３の予備テスト素子と、ｄ０より厚い膜厚ｄ＋１，ｄ＋２，ｄ＋３の予備テスト素子と、膜厚ｄ０の予備テスト素子を製作する。
【００９５】
半導体素子の検査に先立って、予備テスト素子４を用いた予備テストを行う。
【００９６】
まず、各予備テスト素子４の閾値を測定する。閾値測定は図６にて説明したのと同様である。
【００９７】
閾値は、ゲート膜厚Ｄに依存することが知られている。一般に、膜厚が厚くなるほど、閾値が高くなり、膜厚が薄くなるほど、閾値が低くなる。ゲート膜厚Ｄは、酸化膜３１膜厚と保護膜３３膜厚と絶縁膜３４膜厚の和であり、図１１において絶縁膜３４膜厚が変化することにより、予備テスト素子４のゲート膜厚Ｄは変化する。閾値測定を繰り返し、ゲート膜厚Ｄと閾値との関係特性を取得する。
【００９８】
図１２は、ゲート膜厚Ｄと閾値との関係特性の一例を示す図である。
【００９９】
予備テスト素子４はテスト素子１と同様な構成であり、高精度で高感度の予備テストを実現できる。
【０１００】
次に上記予備テストの結果に基づくテスト素子１を用いた検査方法の一例について説明する。
【０１０１】
検査対象である複数の半導体素子の製作と一緒にテスト素子１を製作し、テスト素子１の動作閾値を測定する。
【０１０２】
予備テストで取得したゲート膜厚と閾値との関係特性を参照して、テスト素子１の動作閾値を評価する。テスト素子１の動作閾値が関係特性の適正値（例えば、５２Ｖ）またはそれに近い値であれば、テスト素子１の膜厚は適正（たとえば、０．６μｍ）と推測できる。テスト素子１の膜厚が適正であれば、検査対象である半導体素子の膜厚も適正であると推測できる。すなわち、検査は合格である。
【０１０３】
テスト素子１の動作閾値が関係特性の適正値範囲から外れる場合は、動作閾値に応じてゲート膜厚を推測できる。基準となるゲート膜厚範囲から外れる場合は、より詳細な検査をおこなう。
【０１０４】
本実施例における検査方法も、従来技術に比べ、簡単な測定で検査ができる。
【符号の説明】
【０１０５】
１，２  テスト素子
３，４  予備テスト素子
１１  Ｐ型Ｓｉ基板
１２  Ｐ‐ｗｅｌｌ領域
１３，１４  Ｎ型拡散層
１５，１６  Ｎ＋層
１７，１８  シリサイド層
２１，２２  金属配線（Ｃｕ）
２５，２６  コンタクト孔
２５  配線接続孔
３１，３２  酸化膜（素子分離領域）
３３，３７  保護膜
３４  絶縁膜（被評価）
３５  絶縁膜（配線層）
３６  絶縁膜
４０，４１  金属配線（ゲート電極）
５１，５２，５４，５５  金属配線（Ｃｕ）
５３，５６  金属配線(Ａｌ)
５７，５８  配線接続孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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