(57)【要約】【課題】低コストで、かつ高精度にセキュリティ機能を有する半導体装置の電気的特性をテストする。【解決手段】データ比較回路７は、取り込み信号ＴＲＧがＨｉ信号の間、サンプリングクロックＳＡＭＰに同期して半導体装置の出力データＤＡＴを取り込み、それらデータＤＡＴと初期値データとを比較する。初期値データは、半導体装置から出力データＤＡＴが出力された際に取り込まれたデータである。取り込んだ全ての出力データＤＡＴと初期値データとが一致していれば、‘０’を、一致していなければ‘１’を出力する。データ比較回路７の判定結果、および比較した初期値データの合計２ビットのデータは、メモリ８に格納される。半導体装置からストップビットが出力され、データ比較が終了すると、テスタ２はメモリ８の比較結果を読み出し、半導体装置の合否判定を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置の電気的特性のテストを行うテスタと、前記テスタに接続され、前記テスタから出力されるテスト信号を伝達するテストボードとを有するテストシステムであって、
前記半導体装置から出力されるデータを一定時間毎に取り込み、前記データの初期値と一定時間毎に取り込んだ前記データとが一致しているか否かを判定し、その判定結果を測定結果として出力する出力データ制御回路を有し、
前記テスタは、
前記出力データ制御回路から出力される測定結果に基づいて、前記半導体装置が正常か否かを判定することを特徴とするテストシステム。
【請求項２】
請求項１記載のテストシステムにおいて、
前記出力データ制御回路は、
前記テスタから出力される基準クロック信号から、前記データを一定時間毎に取り込むタイミングを指定するサンプリングクロック、前記半導体装置からデータが出力された際に出力される第１の信号、および前記第１の信号の出力後、前記データを取り込む期間を設定する第２の信号を生成するクロック発生制御回路と、
前記第１の信号に基づいて、前記半導体装置から出力されたデータを初期値データとして取り込み、前記第２の信号が出力されている間、前記半導体装置から出力されたデータを前記サンプリングクロックに基づいて一定時間毎に取り込み、前記初期値データと一定時間毎に取り込んだ前記データとが一致しているか否かを判定し、その判定結果を出力するデータ比較回路と、
前記データ比較回路から出力される判定結果を格納する記憶部とを有することを特徴とするテストシステム。
【請求項３】
請求項２記載のテストシステムにおいて、
前記データ比較回路は、
前記初期値データと一定時間毎に取り込んだ全ての前記データとを比較し、全ての前記データが前記初期値データと一致している場合、前記初期値データ、および全ての前記データが一致していることを示す１ビットのデータを前記記憶部にそれぞれ出力し、一定時間毎に取り込んだ前記データのうち、１つでも前記初期値データと一致していないデータがあれば、前記初期値データ、および前記データが不一致であることを示す１ビットのデータを前記記憶部にそれぞれ出力することを特徴とするテストシステム。
【請求項４】
請求項１〜３のいずれか１項に記載のテストシステムにおいて、
前記出力データ制御回路は、
前記テストボードに搭載されていることを特徴とするテストシステム。
【請求項５】
請求項２〜４のいずれか１項に記載のテストシステムにおいて、
前記データ比較回路は、
論理回路によって構成されていることを特徴とするテストシステム。
【請求項６】
テストシステムを用いて電気的特性のテストを行う半導体装置のテスト方法であって、
前記半導体装置をテストするテスト信号の応答信号として前記半導体装置から出力されるデータの初期値データを取り込むステップと、
前記半導体装置から出力されるデータを一定時間毎に取り込み、前記初期値データと一定時間毎に取り込んだ前記データとをそれぞれ比較し、その比較結果を測定結果として出力するステップと、
前記測定結果に基づいて、前記半導体装置が正常か否かを判定するステップとを有することを特徴とする半導体装置のテスト方法。
【請求項７】
請求項６記載の半導体装置のテスト方法において、
前記測定結果として出力するステップは、
前記初期値データと一定時間毎に取り込んだ全ての前記データとを比較し、全ての前記データが前記初期値データと一致している場合、前記初期値データ、および全てのデータが一致していることを示す１ビットのデータを測定結果としてそれぞれ出力し、一定時間毎に取り込んだ前記データのうち、１つでも前記初期値データと一致していないデータがあれば、前記初期値データ、および前記データが不一致であることを示す１ビットのデータを測定結果としてそれぞれ出力することを特徴とする半導体装置のテスト方法。
【請求項８】
請求項６または７記載の半導体装置のテスト方法において、
テストされる前記半導体装置は、
セキュリティ機能を有することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のテスト技術に関し、特に、セキュリティ機能を有する半導体装置のテストに有効な技術に関する。
【背景技術】
【０００２】
半導体装置においては、出荷前の半導体装置の電気的特性をテストし、搭載された半導体チップが正しく機能するかを確認するファイナルテストが広く行われる。この種の電気的特性のテストは、例えば、汎用のロジックテスタを用いることにより行われる。
【０００３】
ロジックテスタは、テスト用ボードに実装された複数個の半導体装置にテスト用パターンを生成し、半導体装置の電気的特性の測定などを行う。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、上記のようなロジックテスタによる半導体装置のテスト技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
近年、ＩＣカードなどの普及に伴い、該ＩＣカードなどに用いられる半導体装置が数多く生産されている。この種の半導体装置には、情報漏洩などの観点から、外部からの解析などを防止するセキュリティ機能が搭載されている。
【０００６】
セキュリティ機能としては、例えば、半導体装置毎に入力データに対するレスポンス（出力データ）のタイミングが異なるように出力させる機能や、半導体装置へのクロック信号の供給が一定期間停止されると内部回路をリセットさせる機能などがある。
【０００７】
このようなセキュリティ機能を有する半導体装置を、汎用のロジックテスタなどを用いて、一度に、複数個テストすることは困難である。
【０００８】
半導体装置は、製造（プロセス）ばらつきなどに起因する出力データの遅延などが発生する。複数の半導体装置をテストする場合、出力データの遅延を補正しないと、その遅延タイミングによっては、ロジックテストの判定動作の際に期待値パターンと異なる信号が入力され、ロジックテスタが誤判定してしまう恐れがある。
【０００９】
それを防止するために、ロジックテスタは、出力データの出力タイミングが早い半導体装置へのクロック信号の供給を停止し、該半導体装置における出力データの出力状態を保持させる、いわゆるマッチモードを用いる。
【００１０】
そして、最も出力タイミングの遅い半導体装置の出力データが出力される際に、再びクロック信号を供給し、ロジックテスタへのレスポンスが略同じとなるように制御を行っている。
【００１１】
しかしながら、セキュリティ機能を有した半導体装置では、前述したようにクロック信号の供給が一定期間停止すると半導体装置がリセットしてしまい、マッチモードを用いての測定を行うことができない。
【００１２】
また、ロジックテスタは、データチャプタという機能を有している。この機能は、個々の半導体装置の出力データをある測定間隔毎にメモリに格納した後、該メモリからデータを読み出して判定を行う機能である。
【００１３】
この場合、出力データの遅延は考慮する必要がないので、半導体装置に供給するクロック信号を停止させることは不要となるが、テストする半導体装置との通信速度（ボーレート）が遅い場合には、メモリに格納する情報量が非常に多くなり、メモリ容量が不足してしまう恐れがある。また、メモリ容量の多いメモリを設けた場合には、ロジックテスタが高コストになってしまう。
【００１４】
さらに、出力データの測定間隔は、メモリ容量と通信速度の関係に依存することになるので、メモリ容量が少なくて済むように測定間隔を遅くすると、検査するデータ量が少なくなり、テストにおける検出率が低下してしまうという問題がある。
【００１５】
本発明の目的は、低コストで、かつ高精度にセキュリティ機能を有する半導体装置の電気的特性をテストすることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、前述の目的を達成するために、本発明では、大きなメモリ容量を不要として低コストを実現しながら、半導体装置から出力されるデータを取り込む測定間隔を短くすることによってテスト精度を向上させる仕組みを実現する。
【００１９】
本発明は、半導体装置における電気的特性のテストを行うテスタと、該テスタに接続され、テスタから出力されるテスト信号を伝達するテストボードとを有するテストシステムからなる。
【００２０】
このテストシステムは、半導体装置から出力されるデータを一定時間毎に取り込み、該データの初期値と一定時間毎に取り込んだデータとが一致しているか否かを判定し、その判定結果を測定結果として出力する出力データ制御回路を有する。
【００２１】
そして、テスタは、出力データ制御回路から出力される測定結果に基づいて、半導体装置が正常か否かを判定する。
【００２２】
また、本発明は、大きなメモリ容量を不要としながら、半導体装置から出力されるデータを取り込む測定間隔を短くすることによってテスト精度を向上させる方法にも適用することができる。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）テスト時間を短縮することができる。
【００２５】
（２）テストシステムのコストの上昇を抑制することができる。
【００２６】
（３）テスト品質を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態による半導体テストシステムの構成の一例を示す説明図である。
【図２】図１の半導体テストシステムに設けられた出力データ制御回路の構成の一例を示す説明図である。
【図３】図２の出力データ制御回路に設けられたデータ比較回路における構成の一例を示す説明図である。
【図４】図１の半導体テストシステムにおける各部の信号タイミングを示すタイミングチャートである。
【図５】本発明者が検討したテスタによる半導体装置からの出力データの取り込み例を示したタイミングチャートである。
【図６】図２の出力データ制御回路による半導体装置からの出力データの取り込み例を示したタイミングチャートである。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
図１は、本発明の一実施の形態による半導体テストシステムの構成の一例を示す説明図、図２は、図１の半導体テストシステムに設けられた出力データ制御回路の構成の一例を示す説明図、図３は、図２の出力データ制御回路に設けられたデータ比較回路における構成の一例を示す説明図、図４は、図１の半導体テストシステムにおける各部の信号タイミングを示すタイミングチャート、図５は、本発明者が検討したテスタによる半導体装置からの出力データの取り込み例を示したタイミングチャートであり、図６は、図２の出力データ制御回路による半導体装置からの出力データＤＡＴの取り込み例を示したタイミングチャートである。
【００３０】
〈発明の概要〉
本発明の第１の概要は、半導体装置の電気的特性のテストを行うテスタ（テスタ２）と、前記テスタに接続され、前記テスタから出力されるテスト信号を伝達するテストボード（テストボード３）とを有するテストシステム（半導体テストシステム１）である。
【００３１】
このテストシステムは、前記半導体装置（半導体装置ＤＵＴ）から出力されるデータ（出力データＤＡＴ）を一定時間毎に取り込み、該データの初期値と一定時間毎に取り込んだデータとが一致しているか否かを判定し、その判定結果を測定結果として出力する出力データ制御回路を有する。
【００３２】
また、テスタは、出力データ制御回路から出力される測定結果に基づいて、前記半導体装置が正常か否かを判定する。
【００３３】
本発明の第２の概要は、テストシステム（半導体テストシステム１）を用いて電気的特性のテストを行う半導体装置（半導体装置ＤＵＴ）のテスト方法である。
【００３４】
このテスト方法は、半導体装置をテストするテスト信号の応答信号として半導体装置から出力されるデータ（出力データＤＡＴ）の初期値データを取り込むステップと、半導体装置から出力されるデータを一定時間毎に取り込み、初期値データと一定時間毎に取り込んだデータとをそれぞれ比較し、その比較結果を測定結果として出力するステップと、測定結果に基づいて、半導体装置が正常か否かを判定するステップとを有する。
【００３５】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００３６】
〈半導体テストシステムの構成〉
本実施の形態において、半導体テストシステム１は、被測定デバイスである半導体装置ＤＵＴにおける電気的特性のテストを行うシステムである。半導体テストシステム１は、図１に示すように、テスタ２、およびテストボード３から構成されている。
【００３７】
テスタ２は、テスト信号であるテストパターン波形を生成し、テストボード３を介して接続されている複数の半導体装置ＤＵＴに供給するとともに、半導体装置ＤＵＴが正常か否かを判定する。
【００３８】
この半導体テストシステム１によりテストされる半導体装置ＤＵＴは、主にＩＣカードなどに用いられるものであり、情報漏洩や外部からの解析などを防止するために、セキュリティ機能が搭載されている。
【００３９】
セキュリティ機能は、例えば、データの出力タイミングが一定とならないように半導体装置毎に異なるタイミングによって出力させたり、半導体装置に供給される動作クロック信号がある期間以上供給されなくなると、該半導体装置をリセットさせる機能などである。
【００４０】
テストボード３は、テスタ２に接続されている。テストボード３には、複数の半導体装置ＤＵＴが搭載され、テスタ２から出力されたテストパターン波形や半導体装置ＤＵＴから出力された出力データ（電圧波形）ＤＡＴなどのテストに必要な様々な信号を伝達する。出力データＤＡＴは、入力されたテストパターン波形の応答信号（レスポンス）である。
【００４１】
また、テストボード３には、テストボード３に実装される半導体装置ＤＵＴと同じ数の出力データ制御回路４が搭載されている。この出力データ制御回路４は、テストボード３に搭載された半導体装置ＤＵＴから出力される出力データＤＡＴを取り込み、各々の半導体装置ＤＵＴから出力される出力データＤＡＴが正常か否かを判定し、その判定結果をテスタ２に出力する。
【００４２】
〈出力データ制御回路の構成〉
図２は、出力データ制御回路４の構成の一例を示す説明図である。
【００４３】
出力データ制御回路４は、図示するように、制御回路５、クロック発生回路６、データ比較回路７、ならびにメモリ８から構成されている。制御回路５は、テスタ２から出力される制御信号に基づいて設定信号を生成するとともに、メモリ８の動作制御を行う。
【００４４】
設定信号は、テストボード３に搭載されている半導体装置ＤＵＴから出力される出力データＤＡＴを取り込む周期（取り込み信号ＴＲＧのＨｉ期間）、およびデータ同期信号ＳＹＮＣの出力周期を設定する信号であり、クロック発生回路６に出力される。
【００４５】
クロック発生回路６には、半導体装置ＤＵＴから出力される出力データＤＡＴ、およびテスタ２から出力される基準クロック信号ＣＬＫＲＥＦがそれぞれ入力される。このクロック発生回路６は、出力データＤＡＴのスタートビットを検出し、制御回路５から出力される設定信号、および基準クロック信号ＣＬＫＲＥＦから、サンプリングクロックＳＡＭＰ、データ同期信号ＳＹＮＣ、ならびに取り込み信号ＴＲＧを生成し、データ比較回路７に出力する。
【００４６】
サンプリングクロックＳＡＭＰは、出力データＤＡＴの測定タイミングを指定するクロックである。データ同期信号ＳＹＮＣは、半導体装置ＤＵＴから出力される出力データＤＡＴのスタートビットを検出した際にデータ同期信号ＳＹＮＣ（例えば、Ｈｉ信号）を出力し、その後、データ同期信号ＳＹＮＣは、制御回路５が設定した期間毎に出力される。
【００４７】
制御回路５は、スタートビット以降に半導体装置ＤＵＴからデータが出力されるタイミングに略同期するようにデータ同期信号ＳＹＮＣ（例えば、Ｈｉ信号）の出力間隔を設定する。
【００４８】
取り込み信号ＴＲＧは、半導体装置ＤＵＴから出力される出力データＤＡＴを取り込む期間を設定する信号であり、この取り込み信号ＴＲＧの出力期間は、制御回路５の設定信号に基づいて決定される。
【００４９】
データ比較回路７は、取り込み信号ＴＲＧが出力されている間、サンプリングクロックＳＡＭＰに基づいて、半導体装置ＤＵＴから出力される出力データＤＡＴを取り込む。そして、初期値データと取り込まれた出力データＤＡＴとを比較し、その比較結果、および該初期値データを出力する。初期値データとは、データ同期信号ＳＹＮＣが出力されたときの半導体装置ＤＵＴから出力されている出力データＤＡＴの状態（Ｈｉ信号、またはＬｏ信号）である。
【００５０】
メモリ８は、ＲＡＭなどの揮発性半導体メモリ、あるいはフラッシュメモリに例示される不揮発性半導体メモリなどからなり、データ比較回路７から出力される比較結果、および比較した初期値データを測定結果として格納する。
【００５１】
〈データ比較回路の構成〉
図３は、データ比較回路７における構成の一例を示す説明図である。
【００５２】
データ比較回路７は、図示するように、フリップフロップ９、および一致回路１０から構成されている。
【００５３】
フリップフロップ９のデータ入力端子には半導体装置ＤＵＴから出力される出力データＤＡＴが入力されるように接続されており、該フリップフロップ９のクロック端子には、クロック発生回路６が生成したデータ同期信号ＳＹＮＣが入力されるように接続されている。
【００５４】
フリップフロップ９の出力端子には、一致回路１０の一方の入力部が接続されており、該一致回路１０の他方の入力部には半導体装置ＤＵＴから出力される出力データＤＡＴが入力されるように接続されている。また、一致回路１０には、クロック発生回路６が生成した取り込み信号ＴＲＧ、およびサンプリングクロックＳＡＭＰがそれぞれ入力されるように接続されている。
【００５５】
フリップフロップ９は、データ同期信号ＳＹＮＣがアクティブ（例えば、Ｈｉ信号）となると、出力データＤＡＴを取り込み、そのデータを初期値データとして保持し、一致回路１０に出力する。
【００５６】
一致回路１０は、取り込み信号ＴＲＧがアクティブ（例えば、Ｈｉ信号）の期間、半導体装置ＤＵＴから出力される出力データＤＡＴを測定タイミングを指定するサンプリングクロックＳＡＭＰに基づいて取り込み、取り込んだ出力データＤＡＴとフリップフロップ９から出力される初期値データとが一致しているか否かを判定し、その判定結果を出力する。そして、一致回路１０から出力される判定結果、および初期値データは、測定結果としてメモリ８にそれぞれ格納される。
【００５７】
一致回路１０は、論理回路から構成されており、高速動作を可能としている。それによって、サンプリングクロックの周波数を高く、すなわち、出力データＤＡＴのサンプリング間隔を短くすることができる。
【００５８】
次に、本実施の形態における出力データ制御回路４の動作について説明する。
【００５９】
〈出力データ制御回路の動作例〉
図４は、半導体テストシステム１における各部の信号タイミングを示すタイミングチャートである。この図４において、上方から下方にかけては、テスタから出力される基準クロック信号ＣＬＫＲＥＦ、半導体装置ＤＵＴから出力される出力データＤＡＴ、クロック発生回路６から出力されるデータ同期信号ＳＹＮＣ、一致回路１０（フリップフロップ９）が取り込んだ初期値データ、クロック発生回路６から出力される取り込み信号ＴＲＧ、およびクロック発生回路６から出力されるサンプリングクロックＳＡＭＰにおける信号タイミングをそれぞれ示している。
【００６０】
まず、テスタ２から出力データを取り込む周期を設定する制御信号が制御回路５に入力される。制御回路５は、入力された制御信号に基づいて、クロック発生回路６が生成する取り込み信号ＴＲＧのアクティブ期間、およびデータ同期信号ＳＹＮＣの出力タイミングを設定する設定信号をクロック発生回路６にそれぞれ出力する。
【００６１】
続いて、テスタ２からテストパターン波形が出力されると、そのレスポンスとして半導体装置ＤＵＴは、出力データＤＡＴとしてデータ出力の始まりを示すスタートビットを出力（例えば、Ｌｏ信号）する。
【００６２】
クロック発生回路６は、スタートビットを検出すると、データ同期信号ＳＹＮＣを出力する。その後、データ同期信号ＳＹＮＣは、前述した設定信号に基づいて、ある間隔毎に出力される。スタートビットが出力された後、半導体装置ＤＵＴからは、１ビット目の出力データＤＡＴが出力される。
【００６３】
データ同期信号ＳＹＮＣは、１ビット目のデータが出力されるタイミングに略同期して出力される。フリップフロップ９のクロック端子にデータ同期信号ＳＹＮＣが入力されるとフリップフロップ９は、取り込んだ出力データＤＡＴを一致回路１０に初期値データとして出力する。
【００６４】
続いて、クロック発生回路６は、取り込み信号ＴＲＧを出力（Ｈｉ信号）する。一致回路１０は、取り込み信号ＴＲＧがＨｉ信号期間の間、サンプリングクロックＳＡＭＰに同期して半導体装置ＤＵＴから出力される出力データＤＡＴを取り込み、取り込んだ出力データＤＡＴと初期値データとが一致しているか否かを判定し、その比較結果を出力する。
【００６５】
一致回路１０は、比較結果として、‘０’（Ｌｏ信号）、または‘１’（Ｈｉ信号）を出力する。取り込み信号ＴＲＧがＨｉ信号の期間、サンプリングクロックＳＡＭＰに同期して取り込んだ出力データＤＡＴと初期値データとが全て一致していれば、例えば、‘０’を出力する。
【００６６】
また、サンプリングクロックＳＡＭＰに同期して取り込んだ出力データＤＡＴが１つでも初期値データと一致していない場合には、例えば、‘１’を出力する。一致回路１０は、比較結果（‘０’または‘１’）とともに比較した初期値データを出力する。
【００６７】
そして、取り込み信号ＴＲＧがＬｏ信号になると、一致回路１０は、判定結果（‘０’または‘１’）、および比較した初期値データを出力する。一致回路１０から出力された判定結果、および比較した初期値データの合計２ビットのデータは、測定結果としてメモリ８に格納される。
【００６８】
図４では、１ビット目の出力データＤＡＴがＨｉ信号である。よって、一致回路１０は、Ｈｉ信号の初期値データとサンプリングクロックＳＡＭＰに基づいて取り込まれる出力データＤＡＴとを比較する。
【００６９】
サンプリングクロックＳＡＭＰに基づいて取り込まれる出力データＤＡＴが初期値データと同様に、全てＨｉ信号であれば、一致回路１０からは、比較結果として、‘０’（Ｌｏ信号）が出力される。
【００７０】
その後も同様に、２ビット目の出力データＤＡＴが出力される際にデータ同期信号ＳＹＮＣが出力され、一致回路１０は、取り込み信号ＴＲＧがＨｉ信号期間の間、フリップフロップ９が取り込んだ初期値データとサンプリングクロックＳＡＭＰに同期して取り込まれる出力データＤＡＴとが一致している否かを判定する。
【００７１】
そして、パリティビットの出力データＤＡＴと初期値データとの比較が終了すると、一致回路１０によるデータ比較が終了となる。
【００７２】
一致回路１０によるデータ比較が終了すると、テスタ２は、メモリ８に格納された測定結果を読み出し、半導体装置ＤＵＴの合否判定を行う。また、テスタ２に設けられたモニタ（図示せず）などには、合否判定の結果が表示される。
【００７３】
〈出力データの取り込み比較例〉
図５は、本発明者が検討したテスタによる出力データＤＡＴの取り込み例を示したタイミングチャートであり、図６は、図２の出力データ制御回路４による出力データＤＡＴの取り込み例を示したタイミングチャートである。なお、図５では、「発明が解決しようとする課題」において述べたテスタのデータチャプタ機能を用いた例を示している。
【００７４】
図５においては、上方にテスタから出力されるクロック信号ＣＬＫ、下方に被測定デバイスである半導体装置から出力される出力データＤＡＴの信号タイミングをそれぞれ示している。
【００７５】
図６においては、上方にテスタ２から出力される基準クロック信号ＣＬＫＲＥＦ、下方に半導体装置ＤＵＴから出力される出力データＤＡＴの信号タイミングをそれぞれ示している。
【００７６】
図５において、半導体装置からスタートビットが出力された後、１ビット目〜パリティビットまでのデータがクロック信号ＣＬＫに同期して取り込まれ（図５の点線は、出力データＤＡＴを取り込む測定ポイントを示す）、メモリに格納される。
【００７７】
この場合、点線にて示す測定ポイントにおいて取り込まれた全てのデータがメモリに格納されることになるので、メモリ容量などを考慮すると、クロック信号ＣＬＫの周波数をあまり高くすることができない。しかし、出力データＤＡＴを取り込む間隔が長くなると、半導体装置不良などに起因する短い周期のデータ変化などを検出することができなくなる恐れがある。
【００７８】
例えば、図５において、２ビット目の出力データＤＡＴにて、半導体装置の製造不良などに起因するノイズ（点線丸印で示す）が発生しても、出力データＤＡＴを取り込む間隔が長いと、出力データＤＡＴを取り込んでいない期間に発生したノイズを検出することができなくなる。
【００７９】
一方、図６に示すように、出力データ制御回路４を用いた場合には、出力データＤＡＴを取り込むタイミングを指定するサンプリングクロックＳＡＭＰの周波数を、図５のクロック信号ＣＬＫに比べて大幅に高くすることができる。
【００８０】
それは、メモリ８には、測定結果として判定結果と比較に用いた初期値データのみが格納されるだけであり、サンプリングクロックＳＡＭＰの測定ポイントにて取り込んだ全てのデータをメモリ８に格納する必要がないためである。よって、メモリ容量が小さくてもよく、コストアップを抑制することができる。
【００８１】
また、サンプリングクロックＳＡＭＰの周波数を高くすることにより、図６の点線（出力データＤＡＴを取り込む測定ポイントを示す）に示すように、出力データＤＡＴの取り込み間隔をより短くすることができる。例えば、図６に示すように、２ビット目の出力データＤＡＴにおいて発生した短い周期のノイズなどを取り込むことが可能となり、半導体装置ＤＵＴの良否判定の精度を向上させることができる。
【００８２】
また、一致回路１０は、前述したように論理回路によって構成されているので、高速動作（動作速度が例えば、５００ｐｓ程度）が可能であり、周波数の高いサンプリングクロックＳＡＭＰによって出力データＤＡＴが取り込まれても、遅延することなく比較処理を行うことができる。
【００８３】
それにより、本実施の形態によれば、出力データ制御回路４によってセキュリティ機能を有する複数の半導体装置ＤＵＴを同時に短時間でテストすることが可能となり、テスト時間を短縮することができる。
【００８４】
また、周波数の高いサンプリングクロックＳＡＭＰによって出力データＤＡＴを取り込むことができるので、半導体装置ＤＵＴを高精度にテストすることができ、半導体装置ＤＵＴのテスト品質を向上させることができる。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８６】
本発明は、セキュリティ機能を有する半導体装置における電気的特性のテスト技術に適している。
【符号の説明】
【００８７】
１  半導体テストシステム
２  テスタ
３  テストボード
４  出力データ制御回路
５  制御回路
６  クロック発生回路
７  データ比較回路
８  メモリ
９  フリップフロップ
１０  一致回路
ＤＵＴ  半導体装置
【図１】
2013156153.tif 000003
【図２】
2013156153.tif 000004
【図３】
2013156153.tif 000005
【図４】
2013156153.tif 000006
【図５】
2013156153.tif 000007
【図６】
2013156153.tif 000008