(57)【要約】【課題】データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には、振幅を維持できないという問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。【解決手段】半導体装置は、データ信号を外部に出力するメインドライバと、データ信号が伝達する配線と接続されているコンデンサと、一端がコンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、バイアス電圧源と終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時にＡＣ結合部のバイアス電圧源と終端抵抗との接続を、第１のスイッチにより遮断する制御回路と、を備える。【選択図】図１
2013113607.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を外部に出力するメインドライバと、
前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、前記バイアス電圧源と前記終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、
テストモード時に前記ＡＣ結合部の前記バイアス電圧源と前記終端抵抗との接続を、前記第１のスイッチにより遮断する制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、半導体装置のＤＣテストの実施時には、前記第１のスイッチをオフし、半導体装置の通常動作モード時及び半導体装置のＡＣテストの実施時には、前記第１のスイッチをオンする請求項１の半導体装置。
【請求項３】
前記ＡＣ結合部は、
一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第１の抵抗と、
一端が、前記接続ノード及び前記第１の抵抗と接続されている第２の抵抗と、
第１の電圧源と前記第１の抵抗の間に配置される第２のスイッチと、
前記第２の抵抗の両端に接続される第３のスイッチと、を含んで構成され、
前記制御回路は、ＤＣテストを実施する際に前記第２のスイッチをオンすると共に、前記メインドライバから出力するデータ信号の論理レベルに応じて前記第３のスイッチのオン・オフを決定する請求項１又は２の半導体装置。
【請求項４】
前記ＡＣ結合部は、
一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第３の抵抗と、
第１の電源と前記第３の抵抗の間に直列に配置される第４の抵抗と、
前記第４の抵抗の両端に接続される第４のスイッチと、
前記第３の抵抗の他の一端と接続される第１のＭＯＳトランジスタと、を含んで構成され、
さらに、前記第１のＭＯＳトランジスタとカレントミラー回路を構成する第２のＭＯＳトランジスタを含む基準電流生成部を備え、
前記制御回路は、ＤＣテストを実施する際に前記メインドライバから出力するデータ信号の論理レベルに応じて前記第４のスイッチのオン・オフを決定する請求項１又は２の半導体装置。
【請求項５】
データ信号を外部に出力するメインドライバと、
前記データ信号が伝達する配線と接続されているコンデンサと、
一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、を含むＡＣ結合部と、
を備える半導体装置のテスト方法であって、
ＤＣテストの実施の際に、前記データ信号のデータレートを、前記コンデンサと前記終端抵抗から決定される時定数よりも長く設定する工程と、
前記データ信号が、ＤＣテストの測定の対象となっている論理レベルに遷移した際に、前記バイアス電圧源と前記終端抵抗との接続を遮断する工程と、
を含むことを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそのテスト方法に関する。特に、出力回路を備える半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、製造した半導体装置の性能を確認するテスト工程が不可欠である。半導体装置のテスト工程は、ＤＣ（直流）テストとＡＣ（交流）テストに大別される。ＤＣテストは、半導体装置の静特性を確認するための試験である。より具体的には、入出力バッファの電圧・電流特性を保証するためにＤＣテストが実施される。ＡＣテストは、半導体装置の動特性を確認するための試験である。より具体的には、半導体装置の機能（信号出力）を確認するために実施される。
【０００３】
ここで、特許文献１において、多端子の半導体装置のＤＣテストを少数端子のＬＳＩテスタで行うことで、テストにかかる費用を低減するＤＣテスト回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５８５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００６】
ノイズに対する耐性等を考慮すると、通信データ等は差動構成で送受信されることが多い。そのため、出力側の半導体装置では、その内部回路で生成された信号を受け付けるプリドライバと差動対から構成されるメインドライバの間にＡＣ結合部を備えることが多い。ＡＣ結合部は、ＡＣ成分を抽出し、メインドライバに供給する。
【０００７】
さらに、ＡＣ結合部をレベルシフタとして動作させ、異なる電源電圧で動作する半導体装置間の接続を可能にすることがある。ＡＣ結合部を利用したレベルシフタであれば、電源電圧の変換に伴う消費電力を減少させることができるためである。
【０００８】
しかし、ＡＣ結合部を含む半導体装置のＤＣテストの実施には問題がある。半導体装置は内部回路で生成した信号をプリドライバで受け付け、ＡＣ結合部でＡＣ成分を抽出し、メインドライバを経由して、出力端子からデータを出力する。その際に、ＡＣ結合部にはコンデンサが含まれるため、ＤＣパスが消滅してしまう。ＤＣパスが存在しないと、半導体装置の出力端子では、その振幅を維持することができず、正常なＤＣテストを実施することができない。
【０００９】
そこで、ＡＣ結合部に含まれるコンデンサにスイッチを設け、ＤＣテスト時にスイッチをオンし、ＤＣパスを確保する対策が、発明者らにより検討された。しかし、このような対策では、信号を伝達するノードにおける寄生容量が増加し、高い周波数を持つ信号の品質が劣化し、ＡＣテストの実施に支障が生じる。なお、ＤＣパスが存在しない場合に、半導体装置の出力端子で振幅を維持できない理由、及び、コンデンサを追加することによってＤＣパスを確保する対策ではＡＣテストの実施に支障が生じる理由、については後述する。
【００１０】
そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置及びそのテスト方法が、望まれる。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、前記バイアス電圧源と前記終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時に前記ＡＣ結合部の前記バイアス電圧源と前記終端抵抗との接続を、前記第１のスイッチにより遮断する制御回路と、を備える半導体装置が提供される。
【００１２】
本発明の第２の視点によれば、データ信号を外部に出力するメインドライバと、前記データ信号が伝達する配線と接続されているコンデンサと、一端が前記コンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、を含むＡＣ結合部と、を備える半導体装置のテスト方法であって、ＤＣテストの実施の際に、前記データ信号のデータレートを、前記コンデンサと前記終端抵抗から決定される時定数よりも長く設定する工程と、前記データ信号が、ＤＣテストの測定の対象となっている論理レベルに遷移した際に、前記バイアス電圧源と前記終端抵抗との接続を遮断する工程と、を含む半導体装置のテスト方法が提供される。
【発明の効果】
【００１３】
本発明の各視点によれば、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置及びそのテスト方法が、提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体装置１を含んで構成されるテストシステムの一例を示す図である。
【図３】半導体装置１の内部構成の一例を示す図である。
【図４】半導体装置１に対してＤＣテストを実施する際の波形の一例を示す図である。
【図５】半導体装置４を含んで構成されるテストシステムの一例を示す図である。
【図６】半導体装置４の内部構成の一例を示す図である。
【図７】本発明の第１の実施形態に係る半導体装置５を含んで構成されるテストシステムの一例を示す図である。
【図８】半導体装置５の内部構成の一例を示す図である。
【図９】半導体装置５の通常動作モードにおける動作の一例を示す図である。
【図１０】半導体装置５のＤＣテストモードにおける動作の一例を示す図である。
【図１１】メインドライバ３０への供給電圧と出力電圧との関係を示す図である。
【図１２】本発明の第２の実施形態に係る半導体装置６を含んで構成されるテストシステムの一例を示す図である。
【図１３】半導体装置６の内部構成の一例を示す図である。
【図１４】ＡＣ結合終端部２３１の内部構成の一例を示す図である。
【図１５】制御回路６０の動作の一例を示す図である。
【図１６】半導体装置６のテストモードにおける動作の一例を示す図である。
【図１７】本発明の第３の実施形態に係る半導体装置７に含まれているＡＣ結合終端部２３１ａの内部構成の一例を示す図である。
【発明を実施するための形態】
【００１５】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１６】
上述のように、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。
【００１７】
そこで、一例として図１に示す半導体装置１００を提供する。図１に示す半導体装置１００は、データ信号を外部に出力するメインドライバ１０１と、データ信号が伝達する配線と接続されているコンデンサＣと、一端がコンデンサＣと接続され、他の一端がバイアス電圧源に接続されている終端抵抗ＲＴと、バイアス電圧源と終端抵抗ＲＴとの間に接続されている第１のスイッチＳＷと、を含むＡＣ結合部１０２と、テストモード時にＡＣ結合部１０２のバイアス電圧源と終端抵抗ＲＴとの接続を、第１のスイッチＳＷにより遮断する制御回路１０３と、を備える。
【００１８】
制御回路１０３は、ＤＣテストを実施する際には、第１のスイッチＳＷを使用して、バイアス電圧源と終端抵抗ＲＴとの接続を遮断する。その結果、コンデンサＣの容量値と終端抵抗ＲＴの抵抗値から定まるＡＣ結合部１０２の時定数が大きくなる。時定数が大きくなれば、データ信号が変化してから電圧が収束するまでの時間が長くなる。そこで、メインドライバ１０１から出力されるデータ信号の振幅が一定の電圧に収束する前にＤＣ測定を実施する（ＤＣテストを行う）。以上のとおり、データ信号ラインにＡＣ結合部１０２が含まれる半導体装置１００であっても、ＤＣテストの実施が可能である。
【００１９】
本発明において下記の形態が可能である。
【００２０】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００２１】
［形態２］前記制御回路は、半導体装置のＤＣテストの実施時には、前記第１のスイッチをオフし、半導体装置の通常動作モード時及び半導体装置のＡＣテストの実施時には、前記第１のスイッチをオンすることが好ましい。
【００２２】
［形態３］前記ＡＣ結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第１の抵抗と、一端が、前記接続ノード及び前記第１の抵抗と接続されている第２の抵抗と、第１の電圧源と前記第１の抵抗の間に配置される第２のスイッチと、前記第２の抵抗の両端に接続される第３のスイッチと、を含んで構成され、前記制御回路は、ＤＣテストを実施する際に前記第２のスイッチをオンすると共に、前記メインドライバから出力するデータ信号の論理レベルに応じて前記第３のスイッチのオン・オフを決定することが好ましい。
【００２３】
［形態４］前記ＡＣ結合部は、一端が、前記バイアス電圧源と前記終端抵抗の接続ノードに接続されている第３の抵抗と、第１の電源と前記第３の抵抗の間に直列に配置される第４の抵抗と、前記第４の抵抗の両端に接続される第４のスイッチと、前記第３の抵抗の他の一端と接続される第１のＭＯＳトランジスタと、を含んで構成され、さらに、前記第１のＭＯＳトランジスタとカレントミラー回路を構成する第２のＭＯＳトランジスタを含む基準電流生成部を備え、前記制御回路は、ＤＣテストを実施する際に前記メインドライバから出力するデータ信号の論理レベルに応じて前記第４のスイッチのオン・オフを決定することが好ましい。
【００２４】
［形態５］上記第２の視点に係る半導体装置のテスト方法のとおりである。
【００２５】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２６】
初めに、ＡＣ結合部を含む半導体装置１について説明する。
【００２７】
図２は、半導体装置１を含んで構成されるテストシステムの一例を示す図である。図２に示すテストシステムは、半導体装置１と、テスタ２と、テストボード３から構成されている。
【００２８】
半導体装置１は、テストボード３を介してテスタ２に接続されている。より具体的には、半導体装置１の出力端子ＴＸＰ及びＴＸＮから出力される信号をテスタ２に含まれるテスタＣＨ５１及び５２と、ＰＭＵ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）５３及び５４で受け付け、ＤＣテストを行う。
【００２９】
半導体装置１には、プリドライバ１０と、ＡＣ結合部２０と、メインドライバ３０と、バイアス回路４０と、が含まれている。
【００３０】
プリドライバ１０は電圧ＶＤＤＤ領域に、メインドライバ３０は電圧ＶＤＤＩＯ１領域に、それぞれ配置される。ＡＣ結合部２０は、電圧ＶＤＤＤ領域と電圧ＶＤＤＩＯ１領域の境界に配置される。プリドライバ１０には、出力端子ＴＸＰ及びＴＸＮから出力する差動信号を生成するためのメイン信号及びポスト信号が入力される。なお、ポスト信号とは、メイン信号を１ビットシフト（遅延）させた信号である。このメイン信号及びポスト信号を使って、出力データの論理が変化した時は振幅を強調して出力し、出力データの論理が遷移しない時は振幅を減衰させて出力するエンファシス機能を実現する。
【００３１】
バイアス回路４０は、ＡＣ結合部２０に電圧ＶＴＴ１を供給する（バイアス電圧を供給する）。
【００３２】
図３は、半導体装置１の内部構成の一例を示す図である。
【００３３】
プリドライバ１０には、バッファＢ０１〜Ｂ０４が含まれている。バッファＢ０１〜Ｂ０４は、それぞれ半導体装置１の内部回路に接続されたノードＳ０１〜Ｓ０４から信号（メイン信号及びポスト信号）を受け付け、ノードＳ１１〜Ｓ１４に出力する。バッファＢ０１〜Ｂ０４は、ＣＭＯＳバッファであって、ＳＯＸ（シングルオキサイド構造）トランジスタにより構成されることが好ましい。
【００３４】
ＡＣ結合部２０には、コンデンサＣ０１〜Ｃ０４と終端抵抗ＲＴ０１〜ＲＴ０４が含まれている。コンデンサＣ０１〜Ｃ０４は、ＡＣ結合容量である。ＡＣ結合部２０では、ノードＳ１１〜Ｓ１４の信号からＡＣ成分を抽出すると共に、終端抵抗ＲＴ０１〜ＲＴ０４によりレベルシフトを施し、メインドライバ３０に出力する。
【００３５】
メインドライバ３０には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０４と、定電流源ＣＩ０１及びＣＩ０２が含まれている。Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２によりメイン信号用の差動対を構成し、Ｎチャンネル型ＭＯＳトランジスタＮ０３及びＮ０４によりポスト信号用の差動対を構成する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０４には、ＭＯＸ（マルチオキサイド構造）トランジスタを用いることが好ましい。メイン信号及びポスト信号を用いることで、メインドライバ３０からは、４種類のレベルが出力可能である。メインドライバ３０は、ＡＣ結合部２０が出力する信号を受け付け、出力端子ＴＸＰから非反転信号を、出力端子ＴＸＮから反転信号を、それぞれ出力する。
【００３６】
テスタ２には、ＰＭＵ５３及び５４が含まれ、それぞれ負荷抵抗ＲＬ０１及びＲＬ０２と接続されている。
【００３７】
ここで、図３に示す半導体装置１のＤＣテストを行うと、データ信号ラインにＤＣパスが存在しないため、ＤＣテストが行うことができない場合がある。
【００３８】
図４は、半導体装置１に対してＤＣテストを実施する際の波形の一例を示す図である。図４（ａ）は、ＤＣテストを実施した際に、出力端子ＴＸＰ及びＴＸＮから出力される値の期待値を示す図である。図４（ａ）では、タイミング１の時点でＤＣテストのパターン走行を停止している。
【００３９】
図４（ｂ）は、テスタ２で観測できる出力端子ＴＸＰ及びＴＸＮの波形を示す図である。時刻Ｔ１において、ＤＣテストのパターン走行が停止している。
【００４０】
テスタ２は、Ｔ１〜Ｔ２の間、出力端子ＴＸＰ及びＴＸＮの測定を行わず、待機する。その後、Ｔ２〜Ｔ３の間に出力端子ＴＸＰ及びＴＸＮのＤＣ測定を実施する。ここで、ＡＣ結合部２０が存在しなければ、データ信号ライン上にＤＣパスが存在するため、出力端子ＴＸＰ及びＴＸＮは、その振幅を維持することが可能である（図４（ｂ）中段）。つまり、テスタ２でのＤＣテストの実施が可能である。
【００４１】
一方、ＡＣ結合部２０が存在すると、データ信号ライン上にＤＣパスが存在せず、出力端子ＴＸＰ及びＴＸＮは、その振幅を維持することができない（図４（ｂ）下段）。即ち、出力端子ＴＸＰ及びＴＸＮの電圧は、下記の式（１）で表される電圧Ｖｃに収束してしまう。
2013113607.tif 000003
なお、ＶＴＴ２はＰＭＵ５３及び５４に供給する電圧値、ｒｌは負荷抵抗ＲＬ０１及びＲＬ０２の抵抗値、ｉｐは定電流源ＣＩ０１が供給する電流値、ｉｍは定電流源ＣＩ０２が供給する電流値、である。このように、半導体装置１をテスタ２によって、ＤＣテストすることは不可能である。
【００４２】
そこで、発明者らはデータ信号ライン上にＡＣ結合部を備えていてもＤＣテストが可能な半導体装置４の検討を以下のとおり行った。
【００４３】
図５は、半導体装置４を含んで構成されるテストシステムの一例を示す図である。図５において図２と同一構成要素には、同一の符号を表し、その説明を省略する。図２と図５の相違点は、テスタ２ａに含まれるテスタＣＨドライバ５５から制御信号ＳＥＬを出力し、入力バッファ５０を介して、ＡＣ結合部２１が制御信号ＳＥＬを受け付ける点である。
【００４４】
図５に示すテストシステムは、制御信号ＳＥＬを用いることで、ＡＣ結合部２１の動作を通常動作モードとテストモードの切り替えが可能である。
【００４５】
図６は、半導体装置４の内部構成の一例を示す図である。図６において図３と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置１と半導体装置４の相違点は、ＡＣ結合部２１において、スイッチＳＷ０１〜ＳＷ０４を追加している点である。半導体装置４のＡＣ結合部２１では、コンデンサＣ０１〜Ｃ０４の両端にスイッチＳＷ０１〜ＳＷ０４を接続し、それぞれのスイッチをオンすることで、ＤＣパスを設けている。即ち、半導体装置４のＤＣテストの際には、スイッチＳＷ０１〜ＳＷ０４を制御信号ＳＥＬに基づきオンする。その結果、データ信号ライン上にＤＣパスが形成され、テスタ２ａによるＤＣテストが実施できる。
【００４６】
しかし、スイッチを追加する対策では、ＡＣテストの実施時に問題が起きる。即ち、半導体装置１及び４におけるＡＣテストの際には、その内部回路からノードＳ０１〜Ｓ０４に対して高速な（高い周期の）信号が供給される。従って、ノードＳ０１〜Ｓ０４及びノードＳ１１〜Ｓ１４の電圧変化も高速であることが求められる。
【００４７】
ここで、半導体装置４にはスイッチＳＷ０１〜ＳＷ０４を追加しているため、それぞれのノードに対する寄生容量が増加してしまう。寄生容量の増加は、それぞれのノードを伝達する信号を劣化させる要因となり得る。
【００４８】
さらには、電圧ＶＤＤＤの供給を受けるプリドライバ１０と電圧ＶＴＴ１の供給を受けるＡＣ結合部２１が異なる電源領域に含まれる場合には（電圧ＶＤＤＤと電圧ＶＴＴ１が異なる場合には）、スイッチＳＷ０１〜ＳＷ０４が全てオンしている際に、ノードＳ０１〜Ｓ０４の電位が電圧ＶＤＤＤの供給を受ける半導体素子（例えば、トランジスタ）の絶対最大定格を超えることも想定される。この場合には、回路の劣化及び破壊の可能性がある。
【００４９】
［第１の実施形態］
続いて、本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００５０】
図７は、本実施形態に係る半導体装置５を含んで構成されるテストシステムの一例を示す図である。図７において図５と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置４及び５の相違点は、ＡＣ結合部２１に代えてＡＣ結合部２２を備える点である。
【００５１】
図８は、本実施形態に係る半導体装置５の内部構成の一例を示す図である。図８において図６と同一構成要素には、同一の符号を表し、その説明を省略する。ＡＣ結合部２２には、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４が含まれおり、バイアス回路４０から供給されるＤＣバイアスの遮断が可能である。なお、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４は、ＭＯＸトランジスタを使用することが好ましい。Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４のゲートには、制御信号ＳＥＬが接続される。
【００５２】
次に、本実施形態に係る半導体装置５の動作について説明する。
【００５３】
図９は、半導体装置５の通常動作モードにおける動作の一例を示す図である。なお、以降の説明において、「０」はＬレベルの出力、「１」はＨレベルの出力を意味するものとする。さらに、出力端子ＴＸＰ及びＴＸＮの出力電圧のうち、Ｌレベルが強調された出力をＬＥ、Ｈレベルが強調された出力をＨＥと表記する。
【００５４】
通常動作モード時は、制御信号ＳＥＬはＬレベルに設定される。制御信号ＳＥＬがＬレベルに設定されるため、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４はオンし（導通し）、ノードＳ２１〜Ｓ２４のＤＣ動作点は電圧ＶＴＴ１に維持される。従って、ノードＳ２１〜Ｓ２４は、ＤＣ動作点である電圧ＶＴＴ１に、コンデンサＣ０１〜Ｃ０４を介して入力される信号（ＡＣ成分）を加算した電位となる。さらに、バッファＢ０１〜Ｂ０４の出力インピーダンスが、終端抵抗ＲＴ０１〜ＲＴ０４の抵抗値に対して十分低ければ、ＡＣ成分の振幅は電圧ＶＤＤＤとなる。
【００５５】
ここで、コンデンサＣ０１〜Ｃ０４の容量値と終端抵抗ＲＴ０１〜ＲＴ０４の抵抗値から定まる時定数以上の時間でテストパターンを変化させ続ければ、ノードＳ２１〜Ｓ２４は中心電圧ＶＴＴ１、振幅ＶＤＤＤの動作を安定して行う。即ち、コンデンサＣ０１〜Ｃ０４と終端抵抗ＲＴ０１〜ＲＴ０４で定まる時定数は、テストパターンのパルス幅よりも極めて大きいため、ノードＳ２１〜Ｓ２４に現れる波形は矩形波となる。なお、コンデンサＣ０１〜Ｃ０４と終端抵抗ＲＴ０１〜ＲＴ０４で定まる時定数を時定数ＴＲＣとして、以下の説明を行う。
【００５６】
図１０は、半導体装置５のＤＣテストモードにおける動作の一例を示す図である。図１０では、出力端子ＴＸＰからＨＥレベルを出力している際のＤＣテストを行う場合の波形を示している。他の出力レベル（Ｈレベル、ＬＥレベル、Ｌレベル）の出力レベルを測定する際の動作も同様であるので、説明は省略する。
【００５７】
ここで、半導体装置に対してＤＣテストを行う目的は、出力バッファ等の静特性（出力電圧や出力電流）を確認するためのものであるので、データレート（テストパターンの周期）の変更とＤＣテストの結果とは無関係である。
【００５８】
そのため、半導体装置５のＤＣテスト時には、半導体装置５に供給されるテストパターンのデータレートを時定数ＴＲＣよりも長く設定することが可能である。データレートを時定数ＴＲＣよりも長く設定すると、ノードＳ２１〜Ｓ２４の電位は１データレートの時間内で中心電圧（収束電圧）ＶＴＴ１に収束する。即ち、ノードＳ２１〜Ｓ２４における波形は、微分波形となる。従って、ノードＳ２１〜Ｓ２４の電位は、次のテストパターンが供給された際（データの変化時）には、電圧ＶＴＴ１＋電圧ＶＤＤＤ、又は、電圧ＶＴＴ１−電圧ＶＤＤＤとなる。
【００５９】
一方、制御信号ＳＥＬを、ＤＣ測定を行いたいデータがテストパターンとして供給されたタイミングでＬレベルからＨレベルに遷移させる（時刻Ｔ４）。制御信号ＳＥＬがＨレベルに設定されることで、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４は全てオフ（非導通；ハイインピーダンス）となる。Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４がオフすることで、ＡＣ結合部２１の時定数は大きくなり、ノードＳ２１〜Ｓ２４の電位変化は極めて緩やかなものとなる。
【００６０】
ここで、ノードＳ２１〜Ｓ２４はメインドライバ３０に含まれる差動対と接続されている。図１１は、メインドライバ３０への供給電圧と出力電圧との関係を示す図である。図１１に示すように、メインドライバ３０に含まれる差動対に一定値以上の振幅が入力されていれば、差動対を構成するＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０４は飽和領域で動作し、出力レベルは安定する。但し、メインドライバ３０の入力コモンモードは一定にする必要がある。そのため、図１０に示す△Ｖ以上の振幅が差動対に供給されていれば、メインドライバ３０から出力されるレベルは通常動作モード時のレベルと一致する。
【００６１】
上述のように、データの変化時には通常動作モードと同様に、ノードＳ２１〜Ｓ２４の電子は電圧ＶＴＴ１を中心として、電圧ＶＤＤＤの振幅を持つため、差動対の出力（出力端子ＴＸＰ及びＴＸＮ）は通常動作モード時の出力と一致する。また、時定数ＴＲＣが極めて大きくなっているため、ノードＳ２１〜Ｓ２４はメインドライバ３０に含まれる差動対が完全動作する振幅を維持することができる。その結果、テスタ２ａにおいて、出力端子ＴＸＰ及びＴＸＮのＤＣ測定を正常に行うことができる。
【００６２】
ここで、テストパターンを停止した後のノードＳ２１〜Ｓ２４の電位は、以下の式（２）及び（３）から求めることができる。
Ｈレベル：
2013113607.tif 000004
Ｌレベル：
2013113607.tif 000005
なお、ｒｔ１は終端抵抗ＲＴ０１の抵抗値、ｚｐｓｗはＰチャンネル型ＭＯＳトランジスタＰ０１のインピーダンスであって、式（２）及び（３）は、ノードＳ２１の電位を求める計算式である。
【００６３】
以上のとおり、ノードＳ２１〜Ｓ２４の電位変化は、式（２）及び（３）で求めることができるので、メインドライバ３０に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０４が飽和領域で動作するのに必要な入力振幅とパターンの供給を停止してからＤＣ測定が行われるまで待機時間を考慮して、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４のインピーダンスを定めることができる。
【００６４】
本実施形態に係る半導体装置５では、テストパターンのデータレートを時定数ＴＲＣよりも長く設定し、制御信号ＳＥＬを、ＤＣ測定を行いたいデータが供給されたタイミングでＨレベルに設定する。その結果、テスタ２ａにおけるＤＣ測定の期間（図１０における時刻Ｔ５〜Ｔ６の期間）、出力端子ＴＸＰ及びＴＸＮの振幅を維持でき、ＤＣテストを行うことが可能になる。即ち、半導体装置５のデータ信号ライン上にＡＣ結合部が含まれていても、ＤＣテストを実施することができる。なお、半導体装置５を通常動作させる際、又は、半導体装置５のＡＣテストを実施する際には、Ｐチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ０４のオンを維持するものとする。
【００６５】
また、半導体装置４とは異なり、データ信号ライン上にスイッチを追加していないので、通常動作モード時の高速動作が阻害されることもない。同時に、異電源領域にまたがるＤＣパスを設けておらず、各電源領域に含まれるトランジスタの絶対最大定格を超えることはなく、回路の劣化・破壊の懸念は生じない。
【００６６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００６７】
本実施形態に係る半導体装置６は、テストモード時において、プリドライバ１０を動作させず（プリドライバ１０を介さず）、ノードＳ２１〜Ｓ２４に直接、電圧を供給することで、ＤＣテストを実現する。
【００６８】
図１２は、本実施形態に係る半導体装置６を含んで構成されるテストシステムの一例を示す図である。図１２において図７と同一構成要素には、同一の符号を表し、その説明を省略する。半導体装置５と６の相違点は、制御回路６０を備え、ＡＣ結合部２３の内部構成が異なる点である。また、テスタ２ｂから供給される信号と、それを受ける入力バッファ５０ａも相違する。
【００６９】
テスタ２ｂに含まれるテスタＣＨドライバ５５ａは、半導体装置６に対して３ビットのテスト信号ＴＥＳＴ［２：０］を供給する。半導体装置６に含まれる制御回路６０は、入力バッファ５０ａを介してテスト信号ＴＥＳＴ［２：０］を受け付ける。制御回路６０は、２ビットの制御信号ＳＥＬ［１：０］と４ビットの制御信号ＲＳＥＬ［３：０］をＡＣ結合部２３に供給する。
【００７０】
図１３は、本実施形態に係る半導体装置６の内部構成の一例を示す図である。なお、図１３において、テスタ２ｂの記載は省略している。図１３において図８と同一構成要素には、同一の符号を表し、その説明を省略する。図１３と図８の相違点は、ＡＣ結合部２３の内部構成である。
【００７１】
ＡＣ結合部２３には、ＡＣ結合終端部２３１〜２３４が含まれている。ＡＣ結合終端部２３１〜２３４は全て同一の内部構成を有しているが、受け付ける制御信号が異なる。具体的には、制御信号ＳＥＬ［１：０］は全てのＡＣ結合終端部２３１〜２３４に供給される。しかし、制御信号ＲＳＥＬ１はＡＣ結合終端部２３１に、ＲＳＥＬ２はＡＣ結合終端部２３２に、といったように制御信号ＲＳＥＬ［３：０］は個別のＡＣ結合終端部に供給される。また、ＡＣ結合終端部２３１〜２３４は電圧ＶＴＴ１及び電圧ＶＤＤＩＯ１の電源供給を受け、対応した各ノードＳ２１〜Ｓ２４に接続されると共に、接地電圧ＶＳＳに接地される。
【００７２】
図１４は、ＡＣ結合終端部２３１の内部構成の一例を示す図である。なお、上述のようにＡＣ結合終端部２３１〜２３４の内部構成は同一のため、ＡＣ結合終端部２３２〜２３４に関する説明は省略する。
【００７３】
ＡＣ結合終端部２３１には、Ｎチャンネル型ＭＯＳトランジスタＮ０５及びＮ０６と、Ｐチャンネル型ＭＯＳトランジスタＰ０５及びＰ０６と、抵抗Ｒ０１〜Ｒ０３と、終端抵抗ＲＴ０１が含まれている。
【００７４】
Ｐチャンネル型ＭＯＳトランジスタＰ０５のソースは電圧ＶＴＴ１に接続され、ゲートで制御信号ＳＥＬ０を受け付け、ドレインは終端抵抗ＲＴ０１に接続されている。Ｐチャンネル型ＭＯＳトランジスタＰ０６のソースは電圧ＶＤＤＩＯ１に接続され、ゲートで制御信号ＳＥＬ１を受け付け、ドレインは抵抗Ｒ０１に接続されている。終端抵抗ＲＴ０１の他の一端は、ノードＳ２１に接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０５のソースは接地され、ゲートで制御信号ＳＥＬ０を受け付け、ドレインは抵抗Ｒ０３に接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０６のソース又はドレインは抵抗Ｒ０２の一端に接続され、Ｎチャンネル型ＭＯＳトランジスタＮ０６のソース又はドレインの他の一端は抵抗Ｒ０２の他の一端と接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０６のゲートで、制御信号ＲＳＥＬ１を受け付ける。Ｎチャンネル型ＭＯＳトランジスタＮ０５及びＮ０６は、抵抗Ｒ０３を介して接続されている。ＭＯＳトランジスタＮ０５、Ｎ０６、Ｐ０５及びＰ０６には、ＭＯＸトランジスタを用いるのが望ましい。
【００７５】
ＡＣ結合終端部２３１は、制御信号ＳＥＬ［１：０］と制御信号ＲＳＥＬ１の論理レベルの組み合わせによって、各ＭＯＳトランジスタにより構成されるスイッチを動作させ、通常動作モード時及びテストモード時におけるノードＳ２１の電位を決定する。また、制御回路６０（図１２参照）は、外部から供給されるテスト信号ＴＥＳＴ［２：０］に基づいて、制御信号ＳＥＬ［１：０］と制御信号ＲＳＥＬ［３：０］の論理レベルを決定する。
【００７６】
図１５は、制御回路６０の動作の一例を示す図である。図１５から明らかなとおり、制御回路６０は、テスト信号ＴＥＳＴ２の論理レベルに応じて、半導体装置６の動作を通常動作モード又はテストモードのいずれかに切り替える。
【００７７】
テスト信号ＴＥＳＴ２がＨレベルであれば、制御回路６０は半導体装置６を通常動作モードで動作させる。より具体的には、制御信号ＳＥＬ１に限りＨレベルに設定する。すると、ＡＣ結合終端部２３１〜２３４に含まれるＰチャンネル型ＭＯＳトランジスタＰ０５がオンとなり、他のトランジスタはオフとなる。その結果、ノードＳ３１（Ｐチャンネル型ＭＯＳトランジスタＰ０５のドレインと終端抵抗ＲＴ０１の接続ノード；図１４参照）の電位は電圧ＶＴＴ１になる。この状態で、プリドライバ１０からデータ信号を出力することで、ノードＳ２１〜Ｓ２４は中心電圧ＶＴＴ１、振幅ＶＤＤＤの電位変化することになる。
【００７８】
一方、制御回路６０は、テスト信号ＴＥＳＴ２がＨレベルであれば、半導体装置６の動作モードはテストモードであると判断する。さらに、テスト信号ＴＥＳＴ［１：０］に応じて、テストモード時に出力端子ＴＸＰ及びＴＸＮから出力する電圧を決定する。より具体的には、出力端子ＴＸＰからＨＥレベル、出力端子ＴＸＮからＬＥレベルを出力する場合には、テスト１を選択する（テスト信号ＴＥＳＴ[１：０]＝００に応じて動作する）。
【００７９】
また、制御回路６０は、テストモードが選択されると、制御信号ＳＥＬ［１：０］＝０１に設定し、Ｐチャンネル型ＭＯＳトランジスタＰ０５をオフ、Ｐチャンネル型ＭＯＳトランジスタＰ０６をオン、Ｎチャンネル型ＭＯＳトランジスタＮ０５をオン、とする。さらに、テスト信号ＴＥＳＴ［１：０］に基づいて、制御信号ＲＳＥＬ［３：０］の論理レベルが定まる。制御信号ＲＳＥＬ［３：０］の論理レベルが定まると、Ｎチャンネル型ＭＯＳトランジスタＮ０６のオン・オフが定まる。
【００８０】
制御信号ＲＳＥＬ［３：０］の論理レベルは、ノードＳ３１〜Ｓ３４の電圧を決定する。具体的には、ＲＳＥＬｎ（ｎは０乃至３のいずれかの整数、以下同じ）＝０であれば、ノードＳ３１〜Ｓ３４の電圧は出力端子ＴＸＰ及びＴＸＮからＨレベルを出力する際の電圧に相当する電圧となる。一方、ＲＳＥＬｎ＝１であれば、ノードＳ３１〜Ｓ３４の電位はＬレベルを出力する際の電圧に相当する電圧となる。つまり、制御信号ＲＳＥＬ［３：０］がＬレベルであれば、Ｎチャンネル型ＭＯＳトランジスタＮ０６はオフとなり、抵抗Ｒ０２の存在が有効になる。制御信号ＲＳＥＬ［３：０］がＨレベルであれば、Ｎチャンネル型ＭＯＳトランジスタＮ０６はオンし、抵抗Ｒ０２の存在は無効になる。
【００８１】
抵抗Ｒ０２を有効又は無効に切り替えることで、ノードＳ３１〜Ｓ３４に供給する電圧
が切り替わる（電圧ＶＤＤＩＯ１に対する分圧比が変わる）。即ち、プリドライバ１０からデータ信号を出力しなければ、ノードＳ２１〜Ｓ２４の電圧は電圧ＶＤＤＩＯ１と接地電圧ＶＳＳ間の電圧を抵抗Ｒ０１〜Ｒ０３で分圧した電圧とすることができる。従って、半導体装置６では、テストモード時に遷移すると、プリドライバ１０からノードＳ０１〜Ｓ０４に対するデータ信号の出力を停止する。
【００８２】
図１６は、半導体装置６のテストモードにおける動作の一例を示す図である。図１６では、図１５に示すテスト１の動作を行う場合の波形を示している。テスト１の動作であるので、出力端子ＴＸＰからＨＥレベル、出力端子ＴＸＮからＬＥレベル、に相当する電圧の測定を可能にする。他のテスト動作（テスト２〜４）についても、同様の動作のため、説明を省略する。
【００８３】
このように、ノードＳ２１〜Ｓ２４に対して通常動作モード時のＬレベル、又は、Ｈレベルに相当する電圧を与えることで、出力端子ＴＸＰ及びＴＸＮから所望の電圧を出力させる。但し、その際、抵抗Ｒ０１〜Ｒ０３の抵抗値を、電圧ＶＤＤＤ、電圧ＶＴＴ１、電圧ＶＤＤＩＯ１及びノードＳ２１〜Ｓ２４の論理レベルを考慮して定めておく必要がある。上述のように、制御信号ＲＳＥＬｎの論理レベルに応じて、抵抗Ｒ０２の有効・無効が決定されるためである。
【００８４】
具体的には、抵抗Ｒ０１〜Ｒ０３の抵抗値は以下の式（４）及び（５）を満たすように決定すればよい。
Ｈレベル：
2013113607.tif 000006
Ｌレベル：
2013113607.tif 000007
なお、ｒ０１〜ｒ０３は抵抗Ｒ０１〜Ｒ０３の抵抗値である。例えば、ＶＤＤＤ＝１Ｖ、ＶＴＴ１＝１．６Ｖ、ＶＤＤＩＯ１＝３．３Ｖの場合には、ｒ０１＝８ｋΩ、ｒ０２＝１０ｋΩ、ｒ０３＝４ｋΩと定めることができる。
【００８５】
テスタ２ｂでは、この出力端子ＴＸＰ及びＴＸＮから出力される電圧を測定する（ＤＣテストを実施する）。なお、テスト信号ＴＥＳＴ［２：０］は、テストパターンとして供給することも、外部端子から電圧を印加することで設定してもよい。さらに、本実施形態では、制御信号ＲＳＥＬｎ［３：０］が供給されるスイッチをＮチャンネル型ＭＯＳトランジスタで実現しているが、バイアス条件によってはＰチャンネル型ＭＯＳトランジスタを使用する場合がある。このような場合は、ＲＳＥＬｎの論理レベルを反転すればよい。
【００８６】
以上のように、本実施形態に係る半導体装置６では、ＡＣ結合終端部２３１〜２３４において、ノードＳ２１〜Ｓ２４の電圧を擬似的に生成することで、テスタ２ｂによるＤＣ測定を可能にしている。
【００８７】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００８８】
本実施形態に係る半導体装置７は、半導体装置６におけるＡＣ結合終端部の回路構成を変更した構成を備えている。そのため、半導体装置７についての図１２及び図１３に相当する説明は省略する。
【００８９】
図１７は、本実施形態に係る半導体装置７に含まれているＡＣ結合終端部２３１ａの内部構成の一例を示す図である。図１７において図１４と同一構成要素には、同一の符号を表し、その説明を省略する。なお、半導体装置７に含まれるＡＣ結合終端部２３１ａ〜２３４ａはそれぞれ共通して基準電流生成部２３５に接続されている。
【００９０】
ＡＣ結合終端部２３１ａには、Ｎチャンネル型ＭＯＳトランジスタＮ０７〜Ｎ１０が含まれている。さらに、基準電流生成部２３５には、Ｎチャンネル型ＭＯＳトランジスタＮ１１と定電流源ＣＩ０３とが含まれている。なお、ＡＣ結合終端部２３１ａ〜２３４ａに対する制御は半導体装置６における制御と同一のため、説明を省略する。
【００９１】
テストモード時には、Ｎチャンネル型ＭＯＳトランジスタＮ０９がオフし、Ｎチャンネル型ＭＯＳトランジスタＮ１０がオンすることで、Ｎチャンネル型ＭＯＳトランジスタＮ０８とＮ１１によりカレントミラー回路を形成し、抵抗Ｒ０４（又は、Ｒ０５）に定電流源ＣＩ０３から供給される電流が流れる。この定電流源ＣＩ０３から供給される電流と抵抗Ｒ０４及びＲ０５の抵抗値から、ノードＳ２１〜Ｓ２４の電圧を決定することができる。
【００９２】
具体的には、下記の式（６）及び（７）によって定める。
Ｈレベル：
2013113607.tif 000008
Ｌレベル：
2013113607.tif 000009
なお、ｒ０４及びｒ０５は抵抗Ｒ０４及びＲ０５の抵抗値であり、Ｉａは定電流源ＣＩ０３から供給される電流の電流値である。
【００９３】
以上のように、基準電流生成部２３５を用いることで、ノードＳ２１〜Ｓ２４の電圧を擬似的に生成し、テスタ２ｂによるＤＣ測定を可能にしている。
【００９４】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９５】
１、４〜７、１００  半導体装置
２、２ａ、２ｂ  テスタ
３  テストボード
１０  プリドライバ
２０、２１、２２、２３、１０２  ＡＣ結合部
３０、１０１  メインドライバ
４０  バイアス回路
５０、５０ａ  入力バッファ
５１、５２  テスタＣＨ
５３、５４  ＰＭＵ
５５、５５ａ  テスタＣＨドライバ
６０、１０３  制御回路
２３１〜２３４、２３１ａ〜２３４ａ  ＡＣ結合終端部
２３５  基準電流生成部
Ｂ０１〜Ｂ０４  バッファ
Ｃ、Ｃ０１〜Ｃ０４  コンデンサ
ＣＩ０１、ＣＩ０２、ＣＩ０３  定電流源
Ｎ０１〜Ｎ１１  Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０６  Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ０５  抵抗
ＲＴ、ＲＴ０１〜ＲＴ０４  終端抵抗
ＲＬ０１、ＲＬ０２  負荷抵抗
ＳＷ、ＳＷ０１〜ＳＷ０４  スイッチ
【図１】
2013113607.tif 000010
【図２】
2013113607.tif 000011
【図３】
2013113607.tif 000012
【図４】
2013113607.tif 000013
【図５】
2013113607.tif 000014
【図６】
2013113607.tif 000015
【図７】
2013113607.tif 000016
【図８】
2013113607.tif 000017
【図９】
2013113607.tif 000018
【図１０】
2013113607.tif 000019
【図１１】
2013113607.tif 000020
【図１２】
2013113607.tif 000021
【図１３】
2013113607.tif 000022
【図１４】
2013113607.tif 000023
【図１５】
2013113607.tif 000024
【図１６】
2013113607.tif 000025
【図１７】
2013113607.tif 000026