(57)【要約】【課題】起動時間を短縮すること。【解決手段】メモリシステムは、複数のメモリチップと、Ｉ／Ｏ信号線と、ＣＥ信号線と、制御装置と、を備えている。複数のメモリチップは、第１グループのうちの何れか１つに属する。そして、同一の第１グループに属する複数のメモリチップは、夫々、２以上のメモリチップにより構成される第２グループに属する。Ｉ／Ｏ信号線は、複数のメモリチップに、第１グループ毎に共通接続され、ＣＥ信号線は、第２グループ毎に共通接続される。制御装置は、起動時に、ＣＥ信号線を用いて第２グループを指定するとともに、指定した第２グループに属する複数のメモリチップが接続されているＩ／Ｏ信号線にリセットコマンドを送信する。指定された第２グループに属する複数のメモリチップは、夫々、リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する。【選択図】図３
2013137674.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のメモリセルアレイを夫々備える複数のメモリチップであって、当該複数のメモリチップは複数の第１グループのうちの何れか１つに属するとともに、同一の第１グループに属する複数のメモリチップは、夫々、前記第１グループよりも小さい、２以上のメモリチップにより構成される１以上の第２グループのうちの何れか１つに属する、メモリチップと、
同一の第１グループに属する複数のメモリチップに共通接続される第１グループ毎のＩ／Ｏ信号線と、
同一の第２グループに属する複数のメモリチップに共通接続される第２グループ毎のチップイネーブル（ＣＥ）信号線と、
前記Ｉ／Ｏ信号線と前記ＣＥ信号線とを用いて前記複数のメモリチップを第１グループ毎に独立に制御する制御装置と、
を備え、
前記制御装置は、起動時に、前記ＣＥ信号線を用いて第２グループを指定するとともに、前記指定した第２グループに属する複数のメモリチップが接続されている前記Ｉ／Ｏ信号線にリセットコマンドを送信し、
前記ＣＥ信号線により指定された同一の第２グループに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する、
ことを特徴とするメモリシステム。
【請求項２】
前記制御装置は、前記複数の第１グループの夫々から第２グループを夫々指定するとともに、前記複数の第１グループにかかるＩ／Ｏ信号線の夫々に同時にリセットコマンドを送信する、
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記制御装置は、夫々異なる第１グループに属する複数の第２グループをひとつのバンクとして識別して第２グループ毎の複数のメモリチップをバンクインターリーブ動作させ、起動時には、１つのバンクに属する複数のメモリチップのリセット処理が全て完了した後に、次のバンクに属する複数のメモリチップを指定してリセットコマンドを送信する、
ことを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記制御装置は、前記バンク毎の複数のメモリチップに、前記リセットコマンドを送信した後にステータスリードコマンドを送信することによってリセット処理が完了したか否かを確認する、
ことを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記制御装置は、１つの第１グループに含まれる全ての第２グループを指定してリセットコマンドを送信する、
ことを特徴とする請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
近年、コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップを搭載したＳＳＤ（Solid  State  Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。ＳＳＤは、起動時に、夫々のメモリチップのリセット処理を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１４９１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、起動時間を出来るだけ短縮したメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、メモリシステムは、不揮発性のメモリセルアレイを夫々備える複数のメモリチップと、Ｉ／Ｏ信号線と、チップイネーブル（ＣＥ）信号線と、制御装置と、を備えている。前記複数のメモリチップは、複数の第１グループのうちの何れか１つに属する。そして、同一の第１グループに属する複数のメモリチップは、夫々、前記第１グループよりも小さい、２以上のメモリチップにより構成される１以上の第２グループのうちの何れか１つに属する。Ｉ／Ｏ信号線は、同一の第１グループに属する複数のメモリチップに共通接続される。そして、ＣＥ信号線は、同一の第２グループに属する複数のメモリチップに共通接続される。前記制御装置は、前記Ｉ／Ｏ信号線と前記ＣＥ信号線とを用いて前記複数のメモリチップを第１グループ毎に独立に制御する。ここで、前記制御装置は、起動時に、前記ＣＥ信号線を用いて第２グループを指定するとともに、前記指定した第２グループに属する複数のメモリチップが接続されている前記Ｉ／Ｏ信号線にリセットコマンドを送信する。そして、前記ＣＥ信号線により指定された同一の第２グループに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態のメモリシステムが適用されたＳＳＤの構成例を示すブロック図である。
【図２】図２は、ドライブ制御回路の構成例を説明する図である。
【図３】図３は、ＮＡＮＤコントローラとメモリパッケージとの間の接続関係を説明する図である。
【図４】図４は、リセット処理が実行される際の各種信号の遷移タイミングを示す図である。
【図５】図５は、１つのメモリチップの構成を説明する図である。
【図６】図６は、メモリセルアレイに含まれる１個のブロックの構成例を示す回路図である。
【図７】図７は、ＣＥ信号を共有するメモリチップおよびメモリチップに流れるリセット処理時の消費電流を説明する図である。
【図８】図８は、第１の実施形態のＳＳＤの起動時のリセット処理を説明するフローチャートである。
【図９】図９は、第２の実施形態のＳＳＤの起動時のリセット処理を説明するフローチャートである。
【図１０】図１０は、ＮＡＮＤコントローラとメモリパッケージとの間の接続関係の別の例を説明する図である。
【図１１】図１１は、第１の実施形態のＳＳＤを搭載したパーソナルコンピュータの一例を示す斜視図である。
【図１２】図１２は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態のメモリシステムが適用されたＳＳＤ１００の構成例を示すブロック図である。ＳＳＤ１００は、ＳＡＴＡインタフェース（ＳＡＴＡ  Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置１と接続され、ホスト装置１の外部メモリとして機能する。ＳＳＤ１００は、不揮発性半導体メモリであるＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、制御装置としてのドライブ制御回路４と、ＳＲＡＭ２０と、電源回路５とを備えている。
【０００９】
電源回路５は、ホスト装置１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ１００内の各回路に供給する。また、電源回路５は、ＳＳＤ１００の起動時における外部電源の立ち上がりを検知すると、パワーオンリセット信号を生成する。そして、電源回路５は、生成したパワーオンリセット信号をドライブ制御回路４に供給する。
【００１０】
ＮＡＮＤメモリ１０は、８つのメモリパッケージ１１〜１８を備えている。８つのメモリパッケージ１１〜１８は、夫々、４つのメモリチップ１１０〜１１３が積層されて構成される。ドライブ制御回路４は、４系統（チャネル）の信号群を備えており、８つのメモリパッケージ１１〜１８は、１チャネル当たりに２個のメモリパッケージが接続されている。つまり、チャネル０にはメモリパッケージ１１および１２が接続され、チャネル１にはメモリパッケージ１３および１４が接続され、チャネル２にはメモリパッケージ１５および１６が接続され、チャネル３にはメモリパッケージ１７および１８が接続されている。ドライブ制御回路４は、４つのチャネルの信号群が互いに独立していることを利用して、４つのチャネルの夫々に属するメモリチップを独立して制御することができる。なお、４つのメモリチップ１１０〜１１３は必ずしも積層されていなくてもよい。メモリパッケージ１１〜１８とドライブ制御回路４との間の接続関係については後ほど詳述する。
【００１１】
ＳＲＡＭ２０は、ホスト装置１とＮＡＮＤメモリ１０間でのデータ転送用バッファおよび作業領域用メモリとして機能する。なお、ＮＡＮＤメモリ１０よりも高速なアクセスが可能な記憶装置であれば、ＳＲＡＭ２０の代わりに他の記憶装置を採用することができる。ＳＲＡＭ２０の代わりに、例えば、ＤＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭを採用することが可能である。
【００１２】
ドライブ制御回路４は、ホスト装置１とＮＡＮＤメモリ１０との間でＳＲＡＭ２０を介してデータ転送制御を行う。また、ドライブ制御回路４は、電源回路５からのパワーオンリセット信号を受けたとき、上述の４つのチャネルの信号群を制御して、メモリパッケージ１１〜１８が備えるメモリチップ１１〜１８のリセット処理を実行する。
【００１３】
図２は、ドライブ制御回路４の構成例を説明する図である。図示するように、ドライブ制御回路４は、ＭＰＵ４１、ＳＡＴＡコントローラ４２、ＳＲＡＭコントローラ４３、および４つのＮＡＮＤコントローラ４４０〜４４３を備えている。なお、ＮＡＮＤコントローラ４４０〜４４３を、ＮＡＮＤコントローラ４４と総称することがある。
【００１４】
ＭＰＵ４１は、ファームウェアに基づいてドライブ制御回路４全体の制御を実行する。ＳＡＴＡコントローラ４２は、ＭＰＵ４１からの指令に基づいて、ＳＡＴＡ  Ｉ／Ｆ２の制御およびホスト装置１とＳＲＡＭ２０との間のデータ転送を実行する。ＳＲＡＭコントローラ４３は、ＭＰＵ４１からの指令に基づいて、ＳＲＡＭ２０に対するデータのリード／ライトを実行する。ＮＡＮＤコントローラ４４は、ＭＰＵ４１からの指令に基づいて、ＳＳＤ１００の起動時にはメモリパッケージ１１〜１８が備えるメモリチップ１１０〜１１３のリセット処理を実行し、その後、ＮＡＮＤメモリ１０とＳＲＡＭ２０との間のデータ転送を実行する。
【００１５】
８つのメモリパッケージ１１〜１８が夫々４つのメモリチップ１１０〜１１３を有するので、ＳＳＤ１００は、合計で３２個のメモリチップを具備することになる。これらのメモリチップが順次リセット処理される場合、ＳＳＤ１００の起動に長い時間がかかってしまう。そこで、本願の第１の実施形態のＳＳＤ１００は、ＳＳＤ１００の起動時間を出来るだけ短縮するために、メモリチップのリセット処理をメモリチップ毎に逐次実行するのではなく、複数のメモリチップのリセット処理を同時に実行することができるように構成されている。
【００１６】
図３は、ＮＡＮＤコントローラ４４とメモリパッケージ１１〜１８との間の接続関係を説明する図である。
【００１７】
図示するように、各チャネルに属する８つのメモリチップは、バンクインターリーブが可能な複数のバンクを構成している。具体的には、メモリパッケージ１１、１３、１５、１７が備えるメモリチップ１１０〜１１３のうち、メモリチップ１１０およびメモリチップ１１１は、Ｂａｎｋ０を構成し、メモリチップ１１２およびメモリチップ１１３は、Ｂａｎｋ１を構成している。メモリパッケージ１２、１４、１６、１８が備えるメモリチップ１１０〜１１３のうち、メモリチップ１１０およびメモリチップ１１１は、Ｂａｎｋ２を構成し、メモリチップ１１２およびメモリチップ１１３は、Ｂａｎｋ３を構成している。バンクインターリーブとは、あるバンクのデータにアクセスしている遅延時間の最中に、すなわちあるバンクのＲＹ（レディー）／ＢＹ（ビジー）信号がＢＹであるときに、次のバンクへアクセス要求を発行することによって、時間を有効利用する手法である。
【００１８】
ＮＡＮＤコントローラ４４とメモリチップ１１０〜１１３との間の接続関係は、各チャネルで共通する。ここでは代表として、チャネル０にかかる接続関係について説明する。チャネル０を構成する信号群は、制御信号（ctrl.）、Ｉ／Ｏ信号、ＣＥ（チップイネーブル）信号、ＲＹ／ＢＹ信号を含んでいる。Ｉ／Ｏ信号は、データ、アドレス、およびコマンドを送受信するための信号である。なお、Ｉ／Ｏ信号のビット幅は１ビットに限定されない。制御信号は、ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＰ（ライトプロテクト）信号等を総称するものである。ＣＥ信号は、ＮＡＮＤコントローラ４４がＩ／Ｏ信号の送受信先のメモリチップを指定するための信号である。ＲＹ／ＢＹ信号は、メモリチップが動作中（ビジー状態）であるか非動作中（レディー状態）であるかを示す信号である。
【００１９】
ＮＡＮＤコントローラ４４０は、制御信号およびＩ／Ｏ信号を１つずつ備えており、メモリパッケージ１１および１２に属する全てのメモリチップは、この制御信号およびＩ／Ｏ信号に共通接続されている。本図では、間便のために、制御信号およびＩ／Ｏ信号を同一の線で描画されている。また、ＮＡＮＤコントローラ４４０は、ＣＥ信号およびＲＹ／ＢＹ信号を４本ずつ備えており、メモリパッケージ１１および１２に属するメモリチップ１１０〜１１３は、バンク毎に個別にＣＥ信号およびＲＹ／ＢＹ信号に接続されている。バンク番号が等しい複数のメモリチップは、ＣＥ信号およびＲＹ／ＢＹ信号を当該複数のメモリチップ間で共有する。ＣＥ信号およびＲＹ／ＢＹ信号も、同一の線で描画されている。
【００２０】
このように、複数のメモリチップ１１０〜１１３は、複数（ここでは４つ）のチャネルのうちの何れか１つに属するとともに、同一のチャネルに属する複数のメモリチップは、夫々、２以上のメモリチップにより構成される複数のバンクのうちの何れか１つに属している。そして、チャネルに属する複数のメモリチップには、Ｉ／Ｏ信号が共通接続され、同一のバンクに属する複数のメモリチップには、ＣＥ信号が共通接続されている。
【００２１】
ＣＥ信号がアサートされた複数のメモリチップは、Ｉ／Ｏ信号として送信されたコマンドをラッチして、ラッチされたコマンドに応じた動作を行う。データの読み出し要求やデータの書き込み要求のようにアドレスを付随するコマンドが送信された場合には、ＣＥ信号がアサートされた複数のメモリチップのうちの当該アドレスにより特定されるメモリチップが当該コマンドに対する応答を行う。リセット処理を実行せしめるコマンド（リセットコマンド）は、アドレスを含まないため、ＣＥ信号を共有する複数のメモリチップは、送られてきたリセットコマンドに対する応答を実行する。
【００２２】
図４は、リセット処理が実行される際の各種信号の遷移タイミングを示す図である。本図では、上段から、ＣＥ信号、Ｉ／Ｏ信号、ＲＹ／ＢＹ信号の状態を示している。ここでは、ＣＥ信号は高電圧側にプルアップされており、アサートされることによって電圧レベルが高い状態から低い状態（Ｌｏｗ）に遷移せしめられるものとする。また、ＲＹ／ＢＹ信号も同様にプルアップされており、電圧が高い状態がＲＹ状態、電圧が低い状態がＢＹ状態を示すものとする。図示するように、ＮＡＮＤコントローラ４４０は、リセット処理対象のバンクのメモリチップに接続されているＣＥ信号をアサートして、Ｉ／Ｏ信号にリセットコマンドを送信する。Ｉ／Ｏ信号は、メモリパッケージ１１および１２に属する全てのメモリチップ１１０〜１１３に送られるが、そのうちのＣＥ信号がアサートされたバンクに属する２個のメモリチップがリセットコマンドをラッチして取り込む。リセットコマンドを取り込んだ２個のメモリチップは、内部でリセット処理を開始して、ＲＹ／ＢＹ信号をＢＹに遷移させる。２つのメモリチップは、リセット処理を完了すると、ＲＹ／ＢＹ信号をＲＹに遷移させるが、ＲＹ／ＢＹ信号は２つのメモリチップに共通接続されているので、両方のメモリチップがリセット処理が完了すると、ＲＹ／ＢＹ信号がＲＹ状態に遷移する。ＲＹ／ＢＹ信号がＲＹ状態になったことを確認すると、ＮＡＮＤコントローラ４４０は、Ｉ／Ｏ信号にステータスリードコマンドを送信する。２つのメモリチップは、ステータスリードコマンドをラッチすると、状態情報をＩ／Ｏ信号を介して返信する。なお、ここで返信される状態情報は、リセット処理が正常に終了したか否かを示すものである。
【００２３】
このように、ＮＡＮＤコントローラ４４０は、アクセス対象のバンクにかかるＣＥ信号をアサートするとともにＩ／Ｏ信号を使用することによって、当該アクセス対象のバンクに属する２個のメモリチップのリセット処理を同時に実行することができる。なお、第１の実施形態では、ＳＳＤ１００は、全チャネルでリセット処理を並行して実行することにより、全てのチャネルの同一バンクに属するメモリチップのリセット処理を同時に実行する。
【００２４】
図５は、１つのメモリチップの構成を説明する図である。なお、８つのメモリチップ１１０〜１１７は、夫々同じ構成を具備しているので、ここでは代表としてメモリチップ１１０の構成を説明する。
【００２５】
図５に示すように、メモリチップ１１０は、Ｉ／Ｏ信号処理回路３０１、制御信号処理回路３０２、チップ制御回路３０３、コマンドレジスタ３０４、アドレスレジスタ３０５、カラムデコーダ３０６、データレジスタ３０７、センスアンプ３０８、ロウデコーダ３０９、メモリセルアレイ３１０、およびＲＹ／ＢＹ生成回路３１１を備えている。
【００２６】
チップ制御回路３０３は、制御信号処理回路３０２を介して受信する各種制御信号に基づいて状態遷移する状態遷移回路であって、メモリチップ１１０全体の動作を制御する。ＲＹ／ＢＹ生成回路３１１は、チップ制御回路３０３による制御の下でＲＹ／ＢＹ信号線の状態をレディー状態（ＲＹ）とビジー状態（ＢＹ）との間で遷移させる。
【００２７】
Ｉ／Ｏ信号処理回路３０１は、ＮＡＮＤコントローラ４４との間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路３０１がラッチしたコマンド、アクセス先を指定するアドレス、データ（書き込みデータ）は、夫々、アドレスレジスタ３０５、コマンドレジスタ３０４、データレジスタ３０７に振り分けられて格納される。
【００２８】
アドレスレジスタ３０５に格納されたアドレスは、上位から、メモリチップ１１０を識別するためのチップアドレス、ロウアドレス、カラムアドレスを含んでいる。チップアドレスはチップ制御回路３０３、ロウアドレスはロウデコーダ３０９、カラムアドレスはカラムデコーダ３０６に夫々読み出される。
【００２９】
メモリセルアレイ３１０は、消去の単位となるブロックを複数備えて構成される。図６は、メモリセルアレイ３１０に含まれる１個のブロックの構成例を示す回路図である。図示するように、各ブロックは、Ｘ方向に沿って順に配列された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００３０】
各メモリセルトランジスタＭＴは、積層ゲート構造のＭＯＳＦＥＴから構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００３１】
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００３２】
ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
【００３３】
ロウデコーダ３０９、カラムデコーダ３０６、センスアンプ３０８は、チップ制御回路３０３による制御に基づいて、メモリセルアレイ３１０に対するアクセスを実行する。具体的には、ロウデコーダ３０９は、読み出したロウアドレスに対応したワード線を選択して、選択したワード線を活性化する。カラムデコーダ３０６は、読み出したカラムアドレスに対応したビット線を選択して活性化する。センスアンプ３０８は、カラムデコーダ３０６により選択されたビット線に電圧を印加して、ロウデコーダ３０９が選択したワード線とカラムデコーダ３０６が選択したビット線との交点に位置するメモリセルトランジスタに、データレジスタ３０７に格納されているデータを書き込む。また、センスアンプ３０８は、該メモリセルトランジスタに記憶されているデータをビット線を介して読み出し、読み出したデータをデータレジスタ３０７に格納する。データレジスタ３０７に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路３０１に送られ、Ｉ／Ｏ信号処理回路３０１からデータ転送装置４へ転送される。
【００３４】
制御信号処理回路３０２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、前記Ｉ／Ｏ信号処理回路３０１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。また、制御信号処理回路３０２は、受け付けた制御信号をチップ制御回路３０３に転送する。
【００３５】
ここで、メモリチップ１１０は、メモリチップ１１１とＣＥ信号を共有するので、メモリチップ１１１と同一のタイミングでリセット処理対象に指定される。一方、リセット処理は、センスアンプ３０８がビット線に印加する書き込み電圧の設定値などを所定の記憶装置（例えばメモリセルアレイ３１０や図示しないＲＯＭなど）から読み出す処理を含み、この読み出し処理の際にメモリチップ１１０、１１１の消費電流がピークを形成する。本発明の第１の実施形態では、ＣＥ線を共有するメモリチップ１１０、１１１のリセット処理時の消費電流のピークが重ならないように、メモリチップ１１０、１１１は、リセット信号が送信されてからリセット処理を実行開始するまでの時間を夫々異なる時間だけ遅らせる遅延処理回路３１２を具備する。
【００３６】
図７は、ＣＥ信号を共有するメモリチップ１１０およびメモリチップ１１１に流れるリセット処理時の消費電流を説明する図である。曲線４０１は、メモリチップ１１０に流れる消費電流を示し、曲線４０２は、メモリチップ１１１に流れる消費電流を示している。図示するように、メモリチップ１１０とメモリチップ１１１とは、消費電流のピークがずれており、双方の消費電流がピークとなるタイミングが同じ場合に比べて２つのメモリチップ１１０、１１１の合計の消費電流のピークが低減されることがわかる。
【００３７】
なお、ここでは、メモリチップ１１０、１１１は共に遅延処理回路３１２を有するものとして説明しているが、ＣＥ信号線を共有する複数のメモリチップが夫々異なるタイミングでリセット処理を開始することができるのであれば、必ずしもＣＲ信号線を共有する全部のメモリチップが遅延処理回路３１２を具備していなくてもよい。つまり、メモリチップ１１０、１１１の場合には、メモリチップ１１０、１１１のうちのどちらか一方が遅延処理回路３１２を具備していればよい。
【００３８】
図８は、第１の実施形態のＳＳＤ１００の起動時のリセット処理を説明するフローチャートである。図示するように、ＭＰＵ４１は、まず、後述のループ処理のためのループインデックスｉを「０」で初期化する（ステップＳ１）。そして、ＭＰＵ４１は、４つのＮＡＮＤコントローラ４４０〜４４３にＢａｎｋ  ｉ用のリセットコマンドを送信する（ステップＳ２）。すると、４つのコントローラ４４０〜４４３は、夫々、Ｂａｎｋ  ｉに対応するＣＥ信号をアサートするとともにＩ／Ｏ信号としてリセットコマンドを送信する（ステップＳ３）。
【００３９】
すると、接続されているＣＥ信号がアサートされている４つのチャネルの夫々に属している合計８つのメモリチップは、夫々リセット処理を実行する。リセット処理を実行中には、夫々のメモリチップのＲＹ／ＢＹ生成回路３１１は、自メモリチップが接続されているＲＹ／ＢＹ信号をＢＹに遷移せしめる。
【００４０】
ＭＰＵ４１は、全チャネルのＢａｎｋ  ｉにかかるＲＹ／ＢＹ信号が全てＲＹとなっているか否かを判定する（ステップＳ４）。Ｂａｎｋ  ｉ用のＲＹ／ＢＹ信号がＢＹとなっているチャネルが存在する場合には（ステップＳ４、Ｎｏ）、ＭＰＵ４１は、ステップＳ４の判定処理を再度実行する。全チャネルのＢａｎｋ  ｉにかかるＲＹ／ＢＹ信号が全てＲＹとなっている場合には（ステップＳ４、Ｙｅｓ）、ＭＰＵ４１は、４つのＮＡＮＤコントローラ４４０〜４４３にＢａｎｋ  ｉ用のステータスリードコマンドを送信する（ステップＳ５）。すると、４つのコントローラ４４０〜４４３は、夫々、Ｂａｎｋ  ｉに対応するＣＥ信号をアサートしたまま、Ｉ／Ｏ信号としてステータスリードコマンドを送信する（ステップＳ６）。
【００４１】
その後、ＭＰＵ４１は、全チャネルのＢａｎｋ  ｉにかかるメモリチップの状態情報を確認して、リセット処理が無事に完了したか否かを確認する（ステップＳ７）。リセット処理が無事に完了していない場合には（ステップＳ７、Ｎｏ）、ＭＰＵ４１は、エラー処理を実行する（ステップＳ８）。なお、エラー処理は特定の動作に限定されない。全チャネルのＢａｎｋ  ｉにかかるメモリチップのリセット処理が無事に完了した場合には（ステップＳ７、Ｙｅｓ）、ＭＰＵ４１は、ｉ＝３を満たすか否かを判定する（ステップＳ９）。
【００４２】
ｉ＝３が満たされない場合には（ステップＳ９、Ｎｏ）、ＭＰＵ４１は、ｉを１だけインクリメントして（ステップＳ１０）、ステップＳ２の処理を実行する。ｉ＝３が満たされる場合には（ステップＳ９、Ｙｅｓ）、ＭＰＵ４１は、起動時のリセット処理を完了する。
【００４３】
以上述べたように、本発明の第１の実施形態によれば、複数のメモリチップ１１０〜１１３は、複数（ここでは４つ）のチャネルのうちの何れか１つに属するとともに、同一のチャネルに属する複数のメモリチップは、夫々、２以上のメモリチップにより構成される複数のバンクのうちの何れか１つに属しており、チャネルに属する複数のメモリチップには、Ｉ／Ｏ信号が共通接続され、同一のバンクに属する複数のメモリチップには、ＣＥ信号が共通接続されている。そして、制御装置としてのドライブ制御回路４は、起動時に、ＣＥ信号線を用いてバンクを指定するとともに、指定したバンクに属するチャネルにかかるＩ／Ｏ信号線にリセットコマンドを送信し、ＣＥ信号線により指定されたバンクに属する複数のメモリチップは、夫々、前記リセットコマンドを受信した後、異なるタイミングでリセット処理を実行する、ように構成したので、複数のメモリチップの起動時のリセット処理を同時に実行することができるので、夫々のメモリチップのリセット処理を順次実行する場合に比べて起動時間を短縮することができるようになる。
【００４４】
また、ドライブ制御回路４は、異なるチャネルに属する複数のメモリチップのうち、同一のバンクに属する複数のメモリチップのリセット処理を同時に実行せしめるように構成したので、起動時間をさらに短縮することができる。なお、ドライブ制御回路４は、１つのバンクに属する複数のメモリチップのリセット処理が全て完了した後に、次のバンクに属する複数のメモリチップのリセット処理を実行せしめる。
【００４５】
（第２の実施形態）
第１の実施形態のＳＳＤは、全チャネルの同一のバンクに属する複数のメモリチップのリセット処理を並列に実行するようにした。第２の実施形態のＳＳＤは、単一のチャネルに属する全部のメモリチップのリセット処理を並列に実行することができる。
【００４６】
第２の実施形態のＳＳＤの構成は、第１の実施形態と同一であるので、構成要素については同一の名称および符号を用いることとして、第２の実施形態のＳＳＤの構成にかかる重複する説明を省略する。
【００４７】
図９は、第２の実施形態のＳＳＤ１００の起動時のリセット処理を説明するフローチャートである。図示するように、ＭＰＵ４１は、まず、ループインデックスｉを「０」で初期化する（ステップＳ２１）。そして、ＭＰＵ４１は、ＮＡＮＤコントローラ４４０〜４４３のうちのチャネルｉ用のＮＡＮＤコントローラ４４にリセットコマンドを送信する（ステップＳ２２）。すると、チャネルｉ用のＮＡＮＤコントローラ４４は、全てのバンクに対応するＣＥ信号をアサートするとともにＩ／Ｏ信号としてリセットコマンドを送信する（ステップＳ２３）。
【００４８】
すると、チャネルｉに属する合計８つのメモリチップは、夫々リセット処理を実行する。リセット処理を実行中には、夫々のメモリチップのＲＹ／ＢＹ生成回路３１１は、自メモリチップが接続されているＲＹ／ＢＹ信号をＢＹに遷移せしめる。
【００４９】
ＭＰＵ４１は、チャネルｉの全てのバンクにかかるＲＹ／ＢＹ信号が全てＲＹとなっているか否かを判定する（ステップＳ２４）。ＲＹ／ＢＹ信号がＢＹとなっているバンクが存在する場合には（ステップＳ２４、Ｎｏ）、ＭＰＵ４１は、ステップＳ２４の判定処理を再度実行する。ＲＹ／ＢＹ信号が全てＲＹとなっている場合には（ステップＳ２４、Ｙｅｓ）、ＭＰＵ４１は、チャネルｉ用のＮＡＮＤコントローラ４４にステータスリードコマンドを送信する（ステップＳ２５）。すると、チャネルｉ用のＮＡＮＤコントローラ４４は、夫々、全てのバンクのＣＥ信号をアサートしたまま、Ｉ／Ｏ信号線にステータスリードコマンドを送信する（ステップＳ２６）。
【００５０】
その後、ＭＰＵ４１は、チャネルｉに属する全てのメモリチップの状態情報を確認して、リセット処理が無事に完了したか否かを確認する（ステップＳ２７）。リセット処理が無事に完了していない場合には（ステップＳ２７、Ｎｏ）、ＭＰＵ４１は、エラー処理を実行する（ステップＳ２８）。チャネルｉに属する全てのメモリチップのリセット処理が無事に完了した場合には（ステップＳ２７、Ｙｅｓ）、ＭＰＵ４１は、ｉ＝３を満たすか否かを判定する（ステップＳ２９）。
【００５１】
ｉ＝３が満たされない場合には（ステップＳ２９、Ｎｏ）、ＭＰＵ４１は、ｉを１だけインクリメントして（ステップＳ３０）、ステップＳ２２の処理を実行する。ｉ＝３が満たされる場合には（ステップＳ２９、Ｙｅｓ）、ＭＰＵ４１は、起動時のリセット処理を完了する。
【００５２】
以上述べたように、本発明の第２の実施形態によれば、ドライブ制御回路４は同一チャネルに含まれる全てのバンクを指定してリセット処理を実行せしめるように構成したので、第１の実施形態と同様に、ＳＳＤ１００の起動時間を短縮することができるようになる。
【００５３】
（第３の実施形態）
第１および第２の実施形態のＳＳＤ１００が備えるメモリパッケージ１１〜１８の夫々は、夫々４つのメモリチップ１１０〜１１３を有し、夫々のメモリパッケージは、１つのＩ／Ｏ信号と２つのＣＥ信号とにより制御されるものとして説明した。しかしながら、複数のメモリチップがＩ／Ｏ信号とＣＥ信号とを共有するように構成されていれば、ＮＡＮＤコントローラとメモリチップとの間の接続関係は上述したものだけに限定されない。第３の実施形態では、ＮＡＮＤコントローラとメモリチップとの間の接続関係の別の例を説明する。なお、ここでは、第１の実施形態と同様の構成要素には同一の名称および符号を用いて説明し、異なる部分についてのみ説明する。
【００５４】
図１０は、ＮＡＮＤコントローラとメモリパッケージとの間の接続関係の別の例を説明する図である。図示するように、第３の実施形態のＳＳＤ１００は、８つのメモリパッケージ６１〜６８と、８つのＮＡＮＤコントローラ５５０〜５５７を備えている。８つのＮＡＮＤコントローラ５５０〜５５７は、夫々、１つのチャネルの信号線群を制御する。以下、８つのＮＡＮＤコントローラ５５０〜５５７を、ＮＡＮＤコントローラ５５と総称することがある。
【００５５】
そして、メモリパッケージ６１、６３、６５、６７が備えるメモリチップ１１０〜１１７のうち、メモリチップ１１０、１１１、１１４、１１５はＢａｎｋ  ０を構成し、メモリチップ１１２、１１３、１１６、１１７はＢａｎｋ  １を構成する。メモリパッケージ６２、６４、６６、６８が備えるメモリチップ１１０〜１１７のうち、メモリチップ１１０、１１１、１１４、１１５はＢａｎｋ  ２を構成し、メモリチップ１１２、１１３、１１６、１１７はＢａｎｋ  ３を構成する。
【００５６】
メモリパッケージ６１〜６８は、夫々、８つのメモリチップ１１０〜１１７を備え、２つのＮＡＮＤコントローラ５５により制御される。具体的には、ＮＡＮＤコントローラ５５０および５５１は、メモリパッケージ６１および６２を制御し、ＮＡＮＤコントローラ５５２および５５３は、メモリパッケージ６３および６４を制御し、ＮＡＮＤコントローラ５５４および５５５は、メモリパッケージ６５および６６を制御し、ＮＡＮＤコントローラ５５６および５５７は、メモリパッケージ６７および６８を制御する。
【００５７】
つぎに、メモリチップ１１０〜１１７とＮＡＮＤコントローラ５５との間の接続関係について説明する。なお、ここでは、メモリパッケージ６１〜６８の代表としてメモリパッケージ６１および６２について説明する。メモリパッケージ６１および６２が備えるメモリチップ１１０〜１１７のうち、メモリチップ１１０〜１１３は、ＮＡＭＤコントローラ５５０が備えるＩ／Ｏ信号および制御信号に共通接続されており、メモリチップ１１４〜１１７は、ＮＡＭＤコントローラ５５１が備えるＩ／Ｏ信号および制御信号に共通接続されている。また、ＮＡＮＤコントローラ５５０は、ＣＥ信号およびＲＹ／ＢＹ信号を４本ずつ備えており、メモリパッケージ６１および６２に属するメモリチップ１１０〜１１３は、バンク毎に個別にＮＡＮＤコントローラ５５０のＣＥ信号およびＲＹ／ＢＹ信号に接続されている。同様に、ＮＡＮＤコントローラ５５１は、ＣＥ信号およびＲＹ／ＢＹ信号を４本ずつ備えており、メモリパッケージ６１および６２に属するメモリチップ１１４〜１１７は、バンク毎に個別にＮＡＮＤコントローラ５５１のＣＥ信号およびＲＹ／ＢＹ信号に接続されている。
【００５８】
このように、メモリパッケージ６１、６２が備えるメモリチップ１１０〜１１３とＮＡＮＤコントローラ５５０との間の接続関係およびメモリパッケージ６１、６２が備えるメモリチップ１１４〜１１７とＮＡＮＤコントローラ５５１との間の接続関係は、夫々、第１の実施形態にて説明したメモリパッケージ１１、１２が備えるメモリチップ１１０〜１１３とＮＡＮＤコントローラ４４０との間の接続関係と同一である。即ち、ＮＡＮＤコントローラ５５０、５５１は、アクセス対象のバンクにかかるＣＥ信号をアサートするとともにＩ／Ｏ信号を使用することによって、当該アクセス対象のバンクに属する２個のメモリチップのリセット処理を同時に実行することができる。
【００５９】
（第４の実施形態）
図１１は、第１の実施形態のＳＳＤ１００を搭載したパーソナルコンピュータ１２００の一例を示す斜視図である。パーソナルコンピュータ１２００は、本体１２０１、及び表示ユニット１２０２を備えている。表示ユニット１２０２は、ディスプレイハウジング１２０３と、このディスプレイハウジング１２０３に収容された表示装置１２０４とを備えている。
【００６０】
本体１２０１は、筐体１２０５と、キーボード１２０６と、ポインティングデバイスであるタッチパッド１２０７とを備えている。筐体１２０５内部には、メイン回路基板、ＯＤＤ（Optical  Disk  Device）ユニット、カードスロット、及びＳＳＤ１００等が収容されている。
【００６１】
カードスロットは、筐体１２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部１２０８が設けられている。ユーザは、この開口部１２０８を通じて筐体１２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。
【００６２】
ＳＳＤ１００は、従来のＨＤＤの置き換えとして、パーソナルコンピュータ１２００内部に実装された状態として使用してもよいし、パーソナルコンピュータ１２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。
【００６３】
図１２は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。パーソナルコンピュータ１２００は、ＣＰＵ１３０１、ノースブリッジ１３０２、主メモリ１３０３、ビデオコントローラ１３０４、オーディオコントローラ１３０５、サウスブリッジ１３０９、ＢＩＯＳ−ＲＯＭ１３１０、ＳＳＤ１００、ＯＤＤユニット１３１１、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１３１２、及びネットワークコントローラ１３１３等を備えている。
【００６４】
ＣＰＵ１３０１は、パーソナルコンピュータ１２００の動作を制御するために設けられたプロセッサであり、ＳＳＤ１００から主メモリ１３０３にロードされるオペレーティングシステム（ＯＳ）を実行する。更に、ＯＤＤユニット１３１１が、装填された光ディスクに対して読出し処理及び書込み処理の少なくとも１つの処理の実行を可能にした場合に、ＣＰＵ１３０１は、それらの処理の実行をする。
【００６５】
また、ＣＰＵ１３０１は、ＢＩＯＳ−ＲＯＭ１３１０に格納されたシステムＢＩＯＳ（Basic  Input  Output  System）も実行する。尚、システムＢＩＯＳは、パーソナルコンピュータ１２００内のハードウェア制御のためのプログラムである。
【００６６】
ノースブリッジ１３０２は、ＣＰＵ１３０１のローカルバスとサウスブリッジ１３０９との間を接続するブリッジデバイスである。ノースブリッジ１３０２には、主メモリ１３０３をアクセス制御するメモリコントローラも内蔵されている。
【００６７】
また、ノースブリッジ１３０２は、ＡＧＰ（Accelerated  Graphics  Port）バス等を介してビデオコントローラ１３０４との通信、及びオーディオコントローラ１３０５との通信を実行する機能も有している。
【００６８】
主メモリ１３０３は、プログラムやデータを一時的に記憶し、ＣＰＵ１３０１のワークエリアとして機能する。主メモリ１３０３は、例えばＲＡＭから構成される。
【００６９】
ビデオコントローラ１３０４は、パーソナルコンピュータ１２００のディスプレイモニタとして使用される表示ユニット１２０２を制御するビデオ再生コントローラである。
【００７０】
オーディオコントローラ１３０５は、パーソナルコンピュータ１２００のスピーカ１３０６を制御するオーディオ再生コントローラである。
【００７１】
サウスブリッジ１３０９は、ＬＰＣ（Low  Pin  Count）バス１３１４上の各デバイス、及びＰＣＩ（Peripheral  Component  Interconnect）バス１３１５上の各デバイスを制御する。また、サウスブリッジ１３０９は、各種ソフトウェア及びデータを格納する記憶装置であるＳＳＤ１００を、ＳＡＴＡインタフェースを介して制御する。
【００７２】
パーソナルコンピュータ１２００は、セクタ単位でＳＳＤ１００へのアクセスを行う。ＳＡＴＡインタフェースを介して、書き込みコマンド、読出しコマンド、キャッシュフラッシュコマンド等がＳＳＤ１００に入力される。
【００７３】
また、サウスブリッジ１３０９は、ＢＩＯＳ−ＲＯＭ１３１０、及びＯＤＤユニット１３１１をアクセス制御するための機能も有している。
【００７４】
ＥＣ／ＫＢＣ１３１２は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１２０６及びタッチパッド１２０７を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。
【００７５】
このＥＣ／ＫＢＣ１３１２は、ユーザによるパワーボタンの操作に応じてパーソナルコンピュータ１２００の電源をＯＮ／ＯＦＦする機能を有している。ネットワークコントローラ１３１３は、例えばインターネット等の外部ネットワークとの通信を実行する通信装置である。
【００７６】
パーソナルコンピュータ１２００が搭載するＳＳＤ１００は、上述した通り、リソースの整理が終わるまでコマンドの実行を待たせる場合に比べて書き込みコマンドに対する応答時間が極端に大きくなることを防ぐことができる構成であるため、コマンドの実行時間の差が少なくなる、すなわちコマンドの応答時間に偏りができることを抑制できる。従って、パーソナルコンピュータ１２００を使用するユーザの利便性を向上させることが可能となる。
【００７７】
なお、パーソナルコンピュータ１２００には、第２乃至第３の実施形態にて説明した何れのＳＳＤ１００をも搭載することができ、第１の実施形態のＳＳＤ１００を搭載した場合と同等の効果を得ることができる。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１  ホスト装置、４  ドライブ制御回路、５  電源回路、６１〜６８  メモリパッケージ、１００  ＳＳＤ、１１０〜１１７  メモリチップ、３１２  遅延処理回路、４４０〜４４３、５５０〜５５７  ＮＡＮＤコントローラ、１２００  パーソナルコンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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