(57)【要約】【課題】素子分離部の界面近傍の応力に起因する暗電流を低減するとともに、画素部の微細化を行っても高感度を維持することができる固体撮像装置を提供することにある。【解決手段】複数の画素部１２がシリコン基板上に形成された固体撮像装置であって、各画素部を構成する光電変換部１０は素子分離部１３で分離され、光電変換部は、基板表面に高濃度不純物表面層２５が形成された埋込型フォトダイオードで構成されており、光電変換部と素子分離部との境界領域に、濃度不純物埋込層２６が形成され、画素部は、浮遊拡散層１４と転送トランジスタ１５とを備え、転送トランジスタは、素子分離部の間に配置され、転送トランジスタのチャネルと素子分離部との間には、高濃度不純物埋込層が形成され、転送トランジスタのチャネルの結晶方向が＜００−１＞と等価な方向に形成されている。【選択図】図４
2013157639.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部がシリコン基板上に形成されてなる固体撮像装置であって、
前記各画素部を構成する光電変換部は、前記シリコン基板内に形成された絶縁膜からなる素子分離部で囲まれて電気的に分離されており、
前記光電変換部は、前記シリコン基板表面に高濃度不純物表面層が形成された埋込型フォトダイオードで構成されており、
前記シリコン基板内における前記光電変換部と前記素子分離部との境界領域に、前記高濃度不純物表面層と同一導電型の高濃度不純物埋込層が形成されており、
前記画素部は、
前記光電変換部で生成された電荷が転送される浮遊拡散層と、
前記光電変換部で生成された電荷を前記浮遊拡散層に転送する転送トランジスタとを備え、
前記転送トランジスタは、前記素子分離部の互いに対向する辺の間に配置され、
前記転送トランジスタのチャネルと前記素子分離部との間には、前記高濃度不純物埋込層が形成されており、
前記転送トランジスタの前記チャネルのチャネル長方向における結晶方向が＜００−１＞と等価な方向に形成されている、固体撮像装置。
【請求項２】
前記素子分離部で区画された前記光電変換部の平面形状において、前記素子分離部と接する辺のうち、少なくとも最も長い辺の結晶方向が＜００−１＞と等価な方向に形成されている、請求項１に記載の固体撮像装置。
【請求項３】
前記光電変換部の平面形状は矩形をなしており、該矩形の各辺の結晶方向が＜００−１＞と等価な方向に形成されている、請求項１に記載の固体撮像装置。
【請求項４】
前記画素部で検出された画素信号を処理する信号処理部が、前記シリコン基板と同一基板上に形成されており、
前記信号処理部は、少なくともｎチャネルＭＯＳトランジスタを含むＭＯＳトランジスタで構成され、かつ、前記ｎチャネルＭＯＳトランジスタのチャネルのチャネル長方向における結晶方向は、＜００−１＞と等価な方向に形成されている、請求項１に記載の固体撮像装置。
【請求項５】
前記素子分離部は、前記シリコン基板内に形成された溝部に前記絶縁膜が埋め込まれた構成をなしている、請求項１に記載の固体撮像装置。
【請求項６】
前記光電変換部は、対向する前記素子分離部間距離が４μｍ以下の前記シリコン基板内の所定領域に形成されている、請求項１に記載の固体撮像装置。
【請求項７】
前記浮遊拡散層は、前記素子分離部で電気的に分離されており、該素子分離部で区画された前記浮遊拡散層の平面形状において、前記素子分離部と接する辺のうち、少なくとも一辺の結晶方向が＜００−１＞と等価な方向に形成されている、請求項１に記載の固体撮像装置。
【請求項８】
前記浮遊拡散層の平面形状は矩形をなしており、該矩形の各辺の結晶方向が＜００−１＞と等価な方向に形成されている、請求項７に記載の固体撮像装置。
【請求項９】
前記シリコン基板のノッチの結晶方位が＜００−１＞と等価な方向に形成されている、
請求項１から８のいずれかの請求項に記載の固体撮像装置。
【請求項１０】
前記高濃度不純物表面層の表面には、厚さ１から５０ｎｍのシリコン酸化膜が形成されている、請求項１から９のいずれかの請求項に記載の固体撮像装置。
【請求項１１】
前記溝部の深さは１０〜６００ｎｍである、請求項５に請求項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素部がシリコン基板上に形成されてなる固体撮像装置に関するものである。
【背景技術】
【０００２】
ＭＯＳ型の固体撮像装置は、フォトダイオード（光電変換部）に蓄積された電荷を、ＭＯＳトランジスタを含む増幅回路によって読み出すイメージセンサである。このようなＭＯＳ型固体撮像装置は、低電圧及び低消費電力駆動が可能で、また、二次元的に配置されたフォトダイオード等で構成される画素部、及び各画素部内のＭＯＳトランジスタを駆動するための駆動回路（シフトレジスタ等）、さらには、画素部で検出された画素信号を処理する信号処理部を同一基板上に形成することが可能である。このため、携帯機器の画像入力装置等に広く適用されている。
【０００３】
一般に、各画素部を構成するフォトダイオードは、シリコン基板内に形成された素子分離部によって電気的に分離されている。そして、フォトダイオードの表面は、シリコン酸化膜等が形成されているため、Ｓｉ−ＳｉＯ２界面に生じた結晶欠陥によって暗電流（光照射のない暗時に発生する電荷数）が発生しやすい。そのため、通常、フォトダイオードの表面近傍で発生する暗電流を低減する目的で、フォトダイオードの表面に高濃度不純物層が形成された、いわゆる埋め込みフォトダイオード構造が採用されている。
【０００４】
また、フォトダイオード等を電気的に分離する素子分離構造も、従来のＰＮ接合分離からＬＯＣＯＳ（Local Oxidation of Silicon）分離にすることによって、画素部の縮小を図ることができるが、ＬＯＣＯＳ界面に生じた結晶欠陥によって暗電流が発生しやすくなる。そのため、シリコン基板中のＬＯＣＯＳ界面に高濃度不純物層をさらに形成することによって、ＬＯＣＯＳ界面近傍で発生する暗電流の低減を図っている。
【０００５】
しかしながら、ＬＯＣＯＳ分離によって区画されたフォトダイオードの開口部は、ＬＯＣＯＳ界面に形成された高濃度不純物層によって、実効的な開口面積が縮小され、その結果、フォトダイオードの感度が低下するという問題がある。
【０００６】
この問題を解決するために、素子分離構造にＳＴＩ（Shallow Trench Isolation）を採用した固体撮像装置が、特許文献１に記載されている。
【０００７】
図９は、ＳＴＩによって素子分離されたフォトダイオードの構成を示した断面図である。図９に示すように、シリコン基板１０１内に形成されたＰ−型シリコン層１０２と、Ｎ型シリコン層１０３とでフォトダイオードが構成され、フォトダイオードは、シリコン基板１０１内に形成されたＳＴＩ１０４によって分離されている。そして、Ｎ型シリコン層１０３の表面にＰ＋型表面層１０５、及びＮ型シリコン層１０３とＳＴＩ１０４との界面にＰ＋型埋込層１０６を形成することによって、それぞれの界面で発生する暗電流の低減を図っている。
【０００８】
ここで、ＳＴＩ１０４は、シリコン基板１０１に溝部（凹部）を形成し、この溝部内にシリコン酸化膜を埋め込むことによって形成されるが、Ｐ＋型埋込層１０６は、溝部の形成後に、斜めイオン注入により溝部側面のシリコン基板１０１に不純物を導入することによって、形成することができるため、Ｐ＋型埋込層１０６を薄くすることができる。これにより、フォトダイオードの実効的な開口面積の縮小を低減することができ、開口面積の縮小に伴うフォトダイオードの感度低下を抑制することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３１８３７９号公報
【特許文献２】特開２００６−１８６２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
素子分離構造をＳＴＩにすることによって、Ｐ＋型埋込層１０６の導入に伴うフォトダイオードの感度低下が抑制されるが、同時に、従来のＬＯＣＯＳ分離よりも素子分離領域を縮小することができるため、画素部の微細化にも有効である。
【００１１】
しかしながら、ＳＴＩは、シリコン基板に溝部を形成した後、この溝部にシリコンと熱膨張係数の異なるシリコン酸化物を埋め込んで形成しているため、ＳＴＩ形成後の熱処置工程において、ＳＴＩ近傍でストレスが誘発され、これに起因する暗電流が増加することが懸念される。
【００１２】
本願発明者等は、ＳＴＩ近傍で誘発されるストレスの暗電流への影響を検討していたといころ、以下のような知見を得た。
【００１３】
図１は、シリコン基板（Ａの領域）に、シリコン酸化物が埋め込まれたＳＴＩ（Ｂの領域）を形成したときの、シリコン基板内おける応力の分布をシミュレーションで求めた結果を示した平面図である。ここで、図中の等高線は、同じ大きさのストレス分布を表したものである。なお、ＳＴＩは、平面形状を正方形（一辺が２μｍ）、深さを０．３μｍとして計算した。また、シミュレーションは、第一原理計算を用いて行った。
【００１４】
図１に示すように、ＳＴＩに起因する応力の分布は一様でなく、シリコン基板の平面内において、ＳＴＩの境界からの距離に応じて応力の減少する割合が大きく異なっていることが分かる。すなわち、正方形であるＳＴＩの辺に平行な方向（＜０１−１＞、＜０−１−１＞の結晶方向に相当）では、応力の減少する割合が最も小さく、ＳＴＩの対角線に平行な方向（＜００−１＞の結晶方向に相当）では、応力の減少する割合が最も大きい。
【００１５】
この現象をさらに確認するために、ＳＴＩの辺の結晶方向を＜０１−１＞方向に配置した場合と、＜００−１＞方向に配置した場合とについて、それぞれ、ＳＴＩの中心からＳＴＩの辺に平行な方向に沿った応力をシミュレーションで求めた。
【００１６】
図２は、その結果を示した図で、（ａ）は＜０１−１＞方向に配置した場合、（ｂ）は＜００−１＞方向に配置した場合の結果をそれぞれ示す。図２（ａ）、（ｂ）に示すように、＜０１−１＞方向に比して、＜００−１＞方向の方が、応力の減少する割合が大きいことが分かる。
【００１７】
図３は、これを相対的に比較した図で、ＳＴＩ（領域Ｂ）の境界からの距離に対して、シリコン基板（領域Ａ）内の応力をそれぞれプロットしたものである。図３から分かるように、＜００−１＞方向の応力は、＜０１−１＞方向の応力に対してほぼ半減している。
【００１８】
このように、ＳＴＩの辺の結晶方向によって、シリコン基板内の応力に大きな差が生じるのは、シリコン基板のヤング率が結晶方向によって異なることに起因するものと考えられる。すなわち、ＳＴＩの辺の結晶方向を、ヤング率の低い＜００−１＞方向に配置した場合、ヤング率の大きい＜０１−１＞方向に配置した場合に比べて、シリコン基板内の応力が低減されることになる。
【００１９】
ところで、従来のＭＯＳトランジスタを形成するための基板は、主面の結晶面が（１００）で、ノッチ（またはオリエンテーションフラット）の結晶方位が＜０１−１＞であるシリコン基板を用いている。これは、（１００）面に形成したシリコン酸化膜の界面準位が少ないことから、リーク電流の少ないゲート酸化膜が形成できるとともに、（１００）シリコン基板の劈開面が｛１１０｝であることから、＜０１−１＞方向に平行及び垂直な方向に形成されたスクライブラインの切断が容易にできる（ＭＯＳトランジスタのチャネル方向も＜０１−１＞と等価な方向に形成されているため、切断によるゲート部の断面構造の観察が容易になるという利点もある）という理由による。それ故、従来のＭＯＳ型の固体撮像装置においても、ＭＯＳトランジスタを形成する基板が用いられている（例えば、特許文献２を参照）。然るに、ＳＴＩ（素子分離部）で区画されたフォトダイオード（光電変換部）を配置する結晶方位については、従来何ら考慮されていなかった。
【００２０】
本発明は、かかる知見に基づきなされたもので、その主な目的は、ＳＴＩ（素子分離部）界面近傍の応力に起因する暗電流を低減するとともに、画素部の微細化を行っても高感度を維持することができる固体撮像装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係わる固体撮像装置は、複数の画素部がシリコン基板上に形成されてなる固体撮像装置であって、各画素部を構成する光電変換部は、シリコン基板内に形成された絶縁膜からなる素子分離部で囲まれて電気的に分離されており、光電変換部は、シリコン基板表面に高濃度不純物表面層が形成された埋込型フォトダイオードで構成されており、シリコン基板内における光電変換部と素子分離部との境界領域に、高濃度不純物表面層と同一導電型の高濃度不純物埋込層が形成されており、画素部は、光電変換部で生成された電荷が転送される浮遊拡散層と、光電変換部で生成された電荷を前記浮遊拡散層に転送する転送トランジスタとを備え、転送トランジスタは、素子分離部の互いに対向する辺の間に配置され、転送トランジスタのチャネルと素子分離部との間には、高濃度不純物埋込層が形成されており、転送トランジスタのチャネルのチャネル長方向における結晶方向が＜００−１＞と等価な方向に形成されていることを特徴とする。
【００２２】
このような構成により、素子分離部の界面近傍における応力を低減することができ、これにより、素子分離部近傍で発生する暗電流を低減することができる。また、暗電流の低減を目的として、光電変換部と素子分離部との境界領域に形成された高濃度不純物埋込層を薄くすることができ、これにより、光電変換部の実効的な開口面積を拡大することができる。その結果、画素部の微細化を行っても、光電変換部の感度の低下を抑制することができる。
【００２３】
ある好適な実施形態において、上記素子分離部で区画された光電変換部の平面形状において、素子分離部と接する辺のうち、少なくとも最も長い辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００２４】
ある好適な実施形態において、上記光電変換部の平面形状は矩形をなしており、該矩形の各辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００２５】
ある好適な実施形態において、上記画素部で検出された画素信号を処理する信号処理部が、シリコン基板と同一基板上に形成されており、信号処理部は、少なくともｎチャネルＭＯＳトランジスタを含むＭＯＳトランジスタで構成され、かつ、ｎチャネルＭＯＳトランジスタのチャネルの結晶方向は、＜００−１＞と等価な方向に形成されている。
【００２６】
ある好適な実施形態において、上記素子分離部は、シリコン基板内に形成された溝部に絶縁膜が埋め込まれた構成をなしている。
【００２７】
ある好適な実施形態において、上記光電変換部は、対向する素子分離部間距離が４μｍ以下のシリコン基板内の所定領域に形成されている。
【００２８】
ある好適な実施形態において、上記浮遊拡散層は、素子分離部で電気的に分離されており、該素子分離部で区画された浮遊拡散層の平面形状において、素子分離部と接する辺のうち、少なくとも一辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００２９】
ある好適な実施形態において、上記浮遊拡散層の平面形状は矩形をなしており、該矩形の各辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００３０】
ある好適な実施形態において、上記シリコン基板のノッチの結晶方位が＜００−１＞と等価な方向に形成されている。
【００３１】
ある好適な実施形態において、上記高濃度不純物表面層の表面には、厚さ１から５０ｎｍのシリコン酸化膜が形成されている。
【００３２】
ある好適な実施形態において、上記溝部の深さは１０〜６００ｎｍである。
【発明の効果】
【００３３】
本発明によれば、素子分離部の界面近傍の応力に起因する暗電流を低減するとともに、画素部の微細化を行っても高感度を維持することができる固体撮像装置を実現することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の課題におけるシリコン基板内おける応力の分布を示した平面図である。
【図２】本発明の課題における結晶方向による応力分布を示した図で、（ａ）は＜０１−１＞方向の応力分布、（ｂ）は＜００−１＞方向の応力分布を示した図である。
【図３】本発明の課題における結晶方向による応力分布の比較を示した図である。
【図４】本発明の実施形態における固体撮像装置の構成を示した平面図である。
【図５】本発明に実施形態における固体撮像装置の構成を示した断面図である。
【図６】（ａ）〜（ｄ）は、本発明の実施形態における固体撮像装置の製造方法を示した工程断面図である。
【図７】本発明における応力に対するバンドギャップの変化を示した図で、（ａ）は＜００−１＞方向におけるバンドギャップの変化、（ｂ）は＜００−１＞方向におけるバンドギャップの変化を示した図である。
【図８】本発明の実施形態における固体撮像装置の回路構成を示した回路図である。
【図９】従来の固体撮像装置の構成を示した断面図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３６】
図４は、本発明の実施形態における固体撮像装置の構成を示した平面図である。図４に示すように、複数の画素部１２がシリコン基板１１上に形成されており、各画素部１２を構成する光電変換部１０は、シリコン基板１１内に形成された絶縁膜からなる素子分離部１３で電気的に分離されている。そして、素子分離部１３で区画された光電変換部１０において、素子分離部１３と接する辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００３７】
例えば、シリコン基板１１のノッチ１７の結晶方位を＜００−１＞と等価な方向に形成しておけば、光電変換部１０の平面形状を矩形とした場合、光電変換部１０の辺の方向をノッチ１７方向に平行に配置することによって、素子分離部１３と接する辺の結晶方向を＜００−１＞と等価な方向にすることができる。
【００３８】
なお、光電変換部１０の平面形状が矩形以外の多角形である場合には、素子分離部１３で区画された光電変換部１０の平面形状において、素子分離部１３と接する辺のうち、最も長い辺の結晶方向が＜００−１＞と等価な方向に形成されるようにすればよい。
【００３９】
また、画素部１２は、光電変換部１０で生成された電荷が転送される浮遊拡散層１４をさらに備え、浮遊拡散層１４は、素子分離部１３で電気的に分離されている。そして、光電変換部１０と同様に、素子分離部１３で区画された浮遊拡散層１４において、素子分離部１３と接する辺の結晶方向が＜００−１＞と等価な方向に形成されている。
【００４０】
さらに、画素部１２は、光電変換部１０で生成された電荷を浮遊拡散層１４に転送する転送トランジスタ１５を備え、転送トランジスタ１５のチャネルの結晶方向が＜００−１＞と等価な方向に形成されている。
【００４１】
ここで、本発明における「＜００−１＞と等価な方向」とは、＜００−１＞方向、＜０−１０＞方向、＜００１＞方向、＜０１０＞方向を意味する。
【００４２】
図５は、本発明の実施形態における固体撮像装置の断面構造を示した図で、図４のＶ−Ｖに沿った断面図である。
【００４３】
図５に示すように、光電変換部１０は、Ｎ型シリコン基板１１の表面にＰ＋型表面層（高濃度不純物表面層）２５が形成された埋込型フォトダイオード（Ｐ−型シリコン層２２とＮ型シリコン層２３）で構成されている。また、シリコン基板１１内における光電変換部１０と素子分離部１３との境界領域に、Ｐ＋型表面層と同一導電型のＰ＋型埋込層（高濃度不純物埋込層）２６が形成されている。
【００４４】
ここで、素子分離部１３は、シリコン基板１１内に形成された溝部に絶縁膜が埋め込まれた構成（例えば、ＳＴＩ構造）をなしている。
【００４５】
次に、本実施形態における固体撮像装置の製造方法を、図６（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。
【００４６】
まず、図６（ａ）に示すように、Ｎ型シリコン基板１１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２７、及び厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜２８を形成する。そして、耐酸化性膜２８及びパッド絶縁膜２７を選択的にエッチングして、素子分離形成領域を開口する。
【００４７】
次に、図６（ｂ）に示すように、耐酸化性膜２８をマスクにシリコン基板１１をエッチングして、素子分離形成領域に、深さ１０〜６００ｎｍ程度の溝部２９を形成する。
【００４８】
次に、図６（ｃ）に示すように、溝部２９の側面及び底面に熱酸化により側壁酸化膜３０を形成した後、基板１１に対して約３０°傾けた角度でＢＦ２＋イオンをイオン注入して、溝部２９の側面及び底面にＰ＋型埋込層２６を形成する。イオン注入は、注入エネルギーが２．０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０１１／ｃｍ２〜１×１０１５／ｃｍ２の条件で行う。
【００４９】
次に、図６（ｄ）に示すように、シリコン酸化物等からなる絶縁膜を溝部２９内に埋め込んだ後、ＣＭＰ法で表面を平坦化して素子分離部１３を形成する。その後、耐酸化性膜２８及びパッド絶縁膜２７をエッチングで除去した後、イオン注入により、シリコン基板１１内の所定の領域に、Ｐ−型シリコン層２２、Ｎ型シリコン層２３、Ｐ＋型表面層２５、Ｐ型シリコン層３１をそれぞれ形成し、図５に示した固体撮像装置を完成する。
【００５０】
本実施形態によれば、素子分離部１３で区画された光電変換部１０において、素子分離部１３と接する辺の結晶方向を＜００−１＞方向に形成することによって、素子分離部１３の界面近傍における応力を低減することができ、これにより、素子分離部１３の近傍で発生する暗電流を低減することができる。また、暗電流の低減を目的として、光電変換部１０と素子分離部１３との境界領域に形成されたＰ＋型埋込層２６を薄くすることができ、これにより、光電変換部１０の実効的な開口面積を拡大することができる。その結果、画素部の微細化を行っても、光電変換部１０の感度の低下を抑制することができる。
【００５１】
例えば、図３に示した比較データによれば、素子分離部の辺を＜０１−１＞方向に形成した場合に、素子分離部の境界から１μｍの距離における応力は、素子分離部の辺を＜００−１＞方向に形成した場合に、素子分離部の境界から０．１μｍの距離における応力とほぼ同じである。すなわち、素子分離部の辺を＜０１−１＞方向に形成した場合に、Ｐ＋型埋込層２６を１μｍの厚みで形成したときに得られる暗電流低減の効果と同等の効果が、素子分離部の辺を＜００−１＞方向に形成した場合に、０．１μｍの厚みのＰ＋型埋込層２６の形成によって得られるものと考えられる。このことは、Ｐ＋型埋込層２６の厚みを、従来よりも１／１０以下に縮小することが可能であることを意味する。
【００５２】
例えば、素子分離部で区画された光電変換部の周辺長を４μｍとした場合、Ｐ＋型埋込層の厚みを１／５に縮小することによって、光電変換部における蓄積電子数を、従来の約１．８倍に増加させることができる。同様に、浮遊拡散層、転送トランジスタのゲート幅を４μｍとした場合、約半分の幅で、従来と同等の電荷蓄積および電荷転送効果を得ることができるとともに、ナローチャネル効果も同時に低減することができる。これにより、画素部の微細化を図ることができ、高解像度の撮像が可能となる。さらに、画素部の微細化が進み、例えば、画素部の面積が１．４μｍ２程度になると、光電変換部の周辺長が２μｍ程度となり、この場合、光電変換部の蓄積電子数は約３倍程度まで増加する。
【００５３】
ところで、応力によるシリコンのバンドギャップナローイングは、図７（ａ）、（ｂ）に示すように、＜０１−１＞方向よりも＜００−１＞方向の方が小さいことが知られている。これにより、素子分離部の辺を＜００−１＞方向に形成することによって、従来の＜０１−１＞方向に形成する場合に比して、暗電流の大きさを約５５％低減する効果を併せ得ることができる。以下、これについて説明する。
【００５４】
応力に起因する欠陥誘起暗電流Ｊは、以下の理論式（１）で求めることができる。
【００５５】
【数１】
2013157639.tif 000003
【００５６】
ここで、Ｎｃは伝導帯の有効状態密度（１／ｃｍ３）、Ｎｖは価電子帯の有効状態密度（１／ｃｍ３）、Ｅｇはバンドギャップ、ｋＢはボルツマン定数、Ｔは温度（Ｋ）、τは緩和時間を表す。
【００５７】
また、応力σにおけるシリコンのバンドギャップＥｇは、＜０１−１＞方向、及び＜００−１＞方向に対して、それぞれ以下の理論式（２）、（３）で求めることができる。
【００５８】
【数２】
2013157639.tif 000004
【００５９】
【数３】
2013157639.tif 000005
【００６０】
従って、素子分離部の辺を＜００−１＞方向に形成したときの暗電流Ｊ＜００−１＞と、＜０１−１＞方向に形成したときの暗電流Ｊ＜０１−１＞の比は、上記式（１）、（２）、（３）から、以下の式（４）で求まる。
【００６１】
【数４】
2013157639.tif 000006
【００６２】
すなわち、素子分離部の辺を＜００−１＞方向に形成することによって、従来の＜０１−１＞方向に形成する場合に比して、暗電流の大きさを約５５％低減することができる。
【００６３】
なお、図２（ａ）で示されるように、従来の素子分離部１３の辺を＜０１−１＞方向に形成すると、対向する素子分離部間距離が４μｍの光電変換部１０（領域Ａ）に対する応力は最小化されない。
【００６４】
一方、図２（ｂ）で示されるように、本発明の素子分離部１３の辺を＜００−１＞方向に形成すると、対向する素子分離部間距離が４μｍ以下でも十分な低応力の光電変換部１０（領域Ａ）が実現できる。
【００６５】
上述したように、ＭＯＳ型固体撮像装置は、二次元的に配置されたフォトダイオード等で構成される画素部、及び各画素部内のＭＯＳトランジスタを駆動するための駆動回路（シフトレジスタ等）を同一基板上に形成することが可能である。
【００６６】
図８は、そのような固体撮像装置の構成を示した回路図である。以下、図８を参照しながら、画素部の構成、及び駆動回路について説明する。
【００６７】
シリコン基板上には、複数の画素部１２がマトリックス状に配列している撮像領域４１、各画素部１２を選択するための垂直シフトレジスタ４２、各画素部１２からの信号を出力する水平シフトレジスタ４３、及び垂直シフトレジスタ４２と水平シフトレジスタ４３に必要なパルスを供給するタイミング発生回路４４が形成されている。
【００６８】
各画素部１２は、フォトダイオードからなる光電変換部１０、光電変換部１０で発生した信号電荷を浮遊拡散層（不図示）に転送する転送トランジスタ１５、光電変換部１０及び浮遊拡散層をリセットするリセットトランジスタ３３、信号電荷を増幅する増幅トランジスタ３４、及び選択トランジスタ３５で構成されている。光電変換部１０で発生した信号電荷は、転送トランジスタ１５によって浮遊拡散層に転送され、さらに、増幅トランジスタ３４及び選択トランジスタ３５を介して、垂直出力信号線４０へ伝達され、出力端４５に出力される。
【００６９】
リセットトランジスタ３３のドレインは電源３８に接続され、ソースは浮遊拡散層と共有している。増幅トランジスタ３４のドレインは電源３８に、ゲートは浮遊拡散層に、ソースは選択トランジスタ３５のドレインにそれぞれ接続され、選択トランジスタ３５のソースは、垂直出力信号線４０に接続されている。また、転送トランジスタ１５、リセットトランジスタ３３、及び選択トランジスタ３５の各ゲートは、垂直シフトレジスタ４２からの出力パルス線３６、出力パルス線３７、及び出力パルス線３９にそれぞれ接続されている。
【００７０】
ここで、上記画素部１２を構成する各トランジスタ１５、３３、３４、３５、及び垂直シフトレジスタ４２、水平シフトレジスタ４３、タイミング発生回路４４を構成するトランジスタは、少なくともｎチャネルＭＯＳトランジスタを含むＭＯＳトランジスタで構成されている。
【００７１】
本発明における光電変換部は、素子分離部と接する辺の結晶方向が＜００−１＞方向になるように形成されるが、例えば、光電変換部を矩形にした場合、ノッチの結晶方位が＜００−１＞方向のシリコン基板を用い、光電変換部をノッチ方向に平行に配置することによって容易に実現することができる。このとき、同一基板上に形成されたＭＯＳトランジスタもノッチ方向に平行または垂直に配置されるため、チャネルの結晶方向も必然的に＜００−１＞方向となる。
【００７２】
上記の固体撮像装置においては、各画素部内のＭＯＳトランジスタを駆動するための駆動回路（シフトレジスタ等）を同一基板上に形成したが、さらに、画素部で検出された画素信号を処理する信号処理部を同一基板上に形成してもよい。この場合、信号処理部は、少なくともｎチャネルＭＯＳトランジスタを含むＭＯＳトランジスタで構成され、かつ、ｎチャネルＭＯＳトランジスタのチャネルの結晶方向は、＜００−１＞方向に形成されている。
【００７３】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本実施形態においては、素子分離部の構造をＳＴＩとしたが、ＬＯＣＯＳ構造にしても同様の効果を得ることができる。また、本発明において、＜０１−１＞方向は、＜０−１−１＞方向、＜０−１１＞方向、＜０１１＞方向を含むものである。
【産業上の利用可能性】
【００７４】
本発明の固体撮像装置は、高感度で小型の固体撮像装置に有用で、信号処理部も搭載した固体撮像装置として、携帯機器の画像入力装置等に好適に用いることができる。
【符号の説明】
【００７５】
１０    フォトダイオード（光電変換部）
１１    Ｎ型シリコン基板
１２    画素部
１３    ＳＴＩ（素子分離部）
１４    浮遊拡散層
１５    転送トランジスタ
１７    ノッチ
２２    Ｐ−型シリコン層
２３    Ｎ型シリコン層
２５    Ｐ＋型表面層（高濃度不純物表面層）
２６    Ｐ＋型埋込層（高濃度不純物埋込層）
２７    パッド絶縁膜
２８    耐酸化性膜
２９    溝部
３０    側壁酸化膜
３１    Ｐ型シリコン層
３３    リセットトランジスタ
３４    増幅トランジスタ
３５    選択トランジスタ
３６    出力パルス線
３７    出力パルス線
３８    電源
３９    出力パルス線
４０    垂直出力信号線
４１    撮像領域
４２    垂直シフトレジスタ
４３    水平シフトレジスタ
４４    タイミング発生回路
４５    出力端
１０１  シリコン基板
１０２  Ｐ−型シリコン層
１０３  Ｎ型シリコン層
１０４  ＳＴＩ
１０５  Ｐ＋型表面層
１０６  Ｐ＋型埋込層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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