(57)【要約】【課題】Ｃｕピラーと配線基板の接続端子を接続するハンダが分断することを抑制する。【解決手段】半導体チップＳＣは、電極パッドＰＡＤを有している。電極パッドＰＡＤ上には、ＣｕピラーＰＩＬが形成されている。また配線基板ＩＮＴは、接続端子ＴＥＲを有している。接続端子ＴＥＲは、Ｃｕを含んでいる。例えば接続端子ＴＥＲは、Ｃｕで形成されており、例えばランド形状になっている。ただし接続端子ＴＥＲは、ランド形状でなくても良い。ＣｕピラーＰＩＬと接続端子ＴＥＲは、ハンダ層ＳＯＬを介して互いに接続している。ハンダ層ＳＯＬは、Ｓｎを含有している。ＣｕピラーＰＩＬと接続端子ＴＥＲの一方にのみ、Ｎｉ層ＮＩＬが形成されている。そしてハンダ層ＳＯＬの厚みの最小値Ｌは、２０μｍ以下である。【選択図】図１
2013211511.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップがフリップチップ実装されている配線基板と、
を備え、
前記半導体チップは、
電極パッドと、
前記電極パッド上に形成されているＣｕピラーと、
を備え、
前記配線基板は、Ｃｕを含む金属からなる接続端子を有しており、
前記Ｃｕピラーと前記接続端子は、Ｓｎを含有しているハンダ層を介して接続しており、
前記Ｃｕピラーと前記ハンダ層の間、及び前記ハンダ層と前記接続端子の間の一方にのみＮｉ層が形成されており、
前記ハンダ層の厚みの最小値が２０μｍ以下である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ハンダ層は、ＣｕとＳｎの合金層を含んでおり、前記Ｃｕピラーの少なくとも一部と前記接続端子の少なくとも一部は、前記合金層によって互いに接続されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ハンダ層は、ＣｕとＳｎの合金層を含んでおり、前記電極パッドと前記接続端子の間に電流を流すにつれて前記合金層が成長していくことにより、前記Ｃｕピラーの少なくとも一部と前記接続端子の少なくとも一部は、前記合金層によって互いに接続される半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記合金層は、Ｃｕ６Ｓｎ５層を含む半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記合金層は、
前記Ｎｉ層との界面に、Ｎｉ３Ｓｎ層を有しており、
前記Ｃｕピラー又は前記接続端子のうち前記Ｎｉ層が形成されていない層との界面に、Ｃｕ３Ｓｎ層を有している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ハンダ層の厚さの最小値が１５μｍ以下である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記ハンダ層の厚さの最小値が１２μｍ以下である半導体装置。
【請求項８】
半導体チップと、
前記半導体チップがフリップチップ実装されている配線基板と、
を備え、
前記半導体チップは、
電極パッドと、
前記電極パッド上に形成されており、上面が凸形状となっているＣｕピラーと、
前記Ｃｕピラー上に形成されたており、Ｓｎを含有しているハンダ層と、
を備え、
前記配線基板は、Ｃｕを含む金属からなり、前記ハンダ層に接続している接続端子を有しており、
前記Ｃｕピラーと前記ハンダ層の間、及び前記ハンダ層と前記接続端子の間の一方にのみＮｉ層が形成されており、
前記ハンダ層は、ＣｕとＳｎの合金層を含んでおり、前記Ｃｕピラーの少なくとも一部と前記接続端子の少なくとも一部は、前記合金層によって互いに接続されている半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記合金層は、Ｃｕ６Ｓｎ５層を含む半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記合金層は、
前記Ｎｉ層との界面に、Ｎｉ３Ｓｎ層を有しており、
前記Ｃｕピラー又は前記接続端子のうち前記Ｎｉ層が形成されていない層との界面に、Ｃｕ３Ｓｎ層を有している半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記Ｃｕピラーは、上面が凸形状になっている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記凸形状の高さは、５μｍ以上１０μｍ以下である半導体装置。
【請求項１３】
半導体チップを、配線基板にフリップチップ実装する工程を備え、
前記半導体チップは、
電極パッドと、
前記電極パッド上に形成されており、上面が凸形状となっているＣｕピラーと、
前記Ｃｕピラー上に形成されたており、Ｓｎを含有しているハンダ層と、
を有しており、
前記配線基板は、Ｃｕを含む金属からなり、前記ハンダ層に接続している接続端子を有しており、
前記Ｃｕピラーと前記ハンダ層の間、及び前記ハンダ層と前記接続端子の間の一方にのみＮｉ層が形成されており、
前記ハンダ層の厚みの最小値を、２０μｍ以下にする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば半導体チップを配線基板にフリップチップ接続した半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップの実装形式の一つにフリップチップ接続がある。フリップチップ接続は、半導体チップの能動面を配線基板に対向させた上で、半導体チップの電極パッドと配線基板の端子とをハンダで接続するものである。近年は、電極パッドの微細化に対応するために、電極パッド上にＣｕピラーを形成し、このＣｕピラーと電極パッドをハンダで接続する構造が開発されている。ここで、ハンダとしては、Ｐｂを使わないＳｎ系のハンダが使用されている。
【０００３】
一方、非特許文献１には、ＣｕとＮｉの間にＳｎを配置した場合の、エレクトロマイグレーションを調べた結果が示されている。この文献において、ＣｕとＮｉの距離は、写真から、６０〜８０μｍ程度であることが分かる。そしてこの条件において、エレクトロマイグレーションにより、Ｓｎにボイドが形成されることが報告されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｗ．Ｈ．ＷＵ、他３名、「The influence of Current Direction on the Cu-Ni Cross-Interaction in Cu/Sn/Ni Diffusion Couples」、Journal of ELECTRONIC MATERIALS、Vol.38、NO.12、2009
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電極パッド上にＣｕピラーを設けた場合、ＣｕピラーからＳｎ系のハンダにＣｕがエレクトロマイグレーションによって拡散する。Ｓｎ系のハンダにＣｕが拡散すると、ＣｕとＳｎの合金が形成され、これによってハンダにボイドが形成されてしまう。半田にボイドが形成されると、ハンダが分断される可能性が高くなる。その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体チップは電極パッドを有している。電極パッド上にはＣｕピラーが形成される。また配線基板の接続端子は、Ｃｕを含む金属から形成されている。Ｃｕピラーと接続端子は、Ｓｎを含有しているハンダ層を介して接続している。Ｎｉ層は、Ｃｕピラーとハンダ層の間、及びハンダ層と接続端子の間の一方にのみ形成されている。そして、Ｃｕピラーの上面と接続端子の距離は、２０μｍ以下である。
【発明の効果】
【０００７】
前記一実施の形態によれば、Ｃｕピラーと配線基板の接続端子を接続するハンダが分断することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の構成を示す断面図である。
【図２】半導体チップの平面図である。
【図３】半導体チップの平面図である。
【図４】図１のＡ−Ａ´断面を拡大した図である。
【図５】図４に示した半導体装置の製造方法を示す図である。
【図６】図４に示した半導体装置の製造方法を示す図である。
【図７】図４に示した半導体装置の製造方法を示す図である。
【図８】Ｃｕピラーと接続端子の双方にＮｉ層を設けた場合のハンダ層の構造の変化を説明する図である。
【図９】図８の続きを説明するための図である。
【図１０】本実施形態の効果を説明するための図である。
【図１１】図４の変形例を示す断面図である。
【図１２】第２の実施形態に係る半導体装置における半導体チップと配線基板の接続構造を示す断面図である。
【図１３】図１２の変形例を示す断面図である。
【図１４】Ｃｕピラーと接続端子をハンダ層で接続した直後の状態を示す断面写真である。
【図１５】Ｃｕピラーと接続端子の間に所定時間通電した後の状態を示す断面写真である。
【図１６】図１２の変形例を示す断面図である。
【図１７】図１１の変形例を示す断面図である。
【図１８】ハンダ層の厚さＬとボイド発生率の関係を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、半導体チップＳＣ及び配線基板ＩＮＴを有している。半導体チップＳＣは、例えばロジック回路とメモリ回路が混載されたチップであるが、ロジック回路のみを有していても良いし、メモリ回路のみを有していても良い。また半導体チップＳＣは、複数の半導体チップを積層させたＣｏＣ（Chip on Chip）構造やＳＩＰ(System In Package)構造を有していても良い。
【００１１】
半導体チップＳＣは、配線基板ＩＮＴ上にフリップチップ実装されている。半導体チップＳＣはＣｕピラーＰＩＬを有しており、このＣｕピラーＰＩＬを介して配線基板ＩＮＴと接続している。半導体チップＳＣと配線基板ＩＮＴの接続部分は、アンダーフィル樹脂ＵＦＲによって封止されている。配線基板ＩＮＴは、半導体チップＳＣが搭載されている面とは逆側の面に、ハンダボールＳＢを有している。ハンダボールＳＢは、配線基板ＩＮＴ内の配線及びＣｕピラーＰＩＬを介して、半導体チップＳＣの内部回路に接続している。
【００１２】
図２は、半導体チップＳＣの平面図であり、ＣｕピラーＰＩＬのレイアウトの第１例を示している。本図に示す例では、ＣｕピラーＰＩＬは、半導体チップＳＣの縁に沿って配置されている。詳細には、図２（ａ）に示す例では、ＣｕピラーＰＩＬは半導体チップＳＣの縁に沿った領域にのみ配置されている。これに対して図２（ｂ）に示す例では、ＣｕピラーＰＩＬは、半導体チップＳＣの縁に沿った領域のほかに、内側の一部にも配置されている。
【００１３】
図３は、半導体チップＳＣの平面図であり、ＣｕピラーＰＩＬのレイアウトの第２例を示している。本図に示す例では、ＣｕピラーＰＩＬは、半導体チップＳＣの全面にマトリクス状に配置されている。詳細には、図３（ａ）に示す例では、ＣｕピラーＰＩＬは半導体チップＳＣの全面に配置されている。これに対して図３（ｂ）に示す例では、ＣｕピラーＰＩＬは、半導体チップＳＣの一部の領域には配置されていない。なお、図３に示す例では、ＣｕピラーＰＩＬは均等に配置されている。ただし、一部の領域のＣｕピラーＰＩＬの配置間隔は、他の領域のＣｕピラーＰＩＬの配置間隔と異なっていても良い。
【００１４】
図４は、図１のＡ−Ａ´断面を拡大した図である。半導体チップＳＣは、電極パッドＰＡＤを有している。電極パッドＰＡＤ上には、ＣｕピラーＰＩＬが形成されている。また配線基板ＩＮＴは、接続端子ＴＥＲを有している。接続端子ＴＥＲは、Ｃｕを含んでいる。例えば接続端子ＴＥＲは、Ｃｕで形成されており、例えばランド形状になっている。ただし接続端子ＴＥＲは、ランド形状でなくても良い。ＣｕピラーＰＩＬと接続端子ＴＥＲは、ハンダ層ＳＯＬを介して互いに接続している。ハンダ層ＳＯＬは、Ｓｎを含有している。ＣｕピラーＰＩＬと接続端子ＴＥＲの一方にのみ、Ｎｉ層ＮＩＬが形成されている。そしてハンダ層ＳＯＬの厚みの最小値Ｌは、２０μｍ以下である。
【００１５】
詳細には、半導体チップＳＣは、多層配線層を有している。電極パッドＰＡＤは、この多層配線層の最上層に形成されている。多層配線層の最上層には、保護絶縁膜（パッシベーション膜）が形成されている。この保護絶縁膜は、酸化シリコン膜、窒化シリコン膜、及び酸窒化シリコン膜の少なくとも一つを有している。保護絶縁膜には、電極パッドＰＡＤを露出するための開口が形成されている。保護絶縁膜上には、ポリイミド層ＳＬＬが形成されている。ポリイミド層ＳＬＬは、電極パッドＰＡＤ上に開口を有している。この開口内に、及び電極パッドＰＡＤ上には、バリア層及びシード層の積層膜ＳＥＥＤがこの順に形成されている。バリア層は、Ｃｕと電極パッドＰＡＤや保護絶縁膜にＣｕが拡散することを防ぐための層であり、たとえばＴｉＮである。シード層は、ＣｕピラーＰＩＬをめっき成長させるためのシード層であり、例えばＣｕである。
【００１６】
ＣｕピラーＰＩＬは、上記したように、めっき法により形成されている。ＣｕピラーＰＩＬの上面の形状は、略平坦であっても良いし、凹部又は凸部の少なくとも一方が形成されていても良い。
【００１７】
本実施形態において、Ｎｉ層ＮＩＬはＣｕピラーＰＩＬ上に形成されている。Ｎｉ層ＮＩＬは、めっき法により形成されており、Ｎｉの含有率が９９重量％以上である。Ｎｉ層ＮＩＬの厚さは、例えば０．１μｍ以上１０μｍ以下である。
【００１８】
ハンダ層ＳＯＬは、Ｓｎを含有しており、Ｐｂを含んでいない。ハンダ層ＳＯＬにおけるＳｎの含有率は、例えば９０重量％以上、好ましくは９５％以上である。ハンダ層ＳＯＬは、例えばＳｎＡｇである。ＣｕピラーＰＩＬの上面、及び接続端子ＴＥＲの上面は、いずれも凹凸を有していることが多い、このため、ハンダ層ＳＯＬの厚さは均一にならない場合が多い。ハンダ層ＳＯＬの厚さの最小値Ｌは、２０μｍ以下であり、好ましくは１５μｍ以下、さらに好ましくは１１μｍ以下である。なお、最小値Ｌは、５μｍ以上であるのが好ましい。
【００１９】
図５〜図７は、半導体装置ＳＤの製造方法の一例を示す断面図である。まず、半導体ウェハに素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体ウェハに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００２０】
次いで、素子形成領域に位置する半導体ウェハに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体ウェハに、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体ウェハ上にＭＯＳトランジスタが形成される。
【００２１】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極パッドＰＡＤが形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極パッドＰＡＤ上に位置する開口が形成される。
【００２２】
次いで、図５（ａ）に示すように、保護絶縁膜上及び電極パッドＰＡＤ上に、ポリイミド層ＳＬＬを形成する。次いで、ポリイミド層ＳＬＬを露光及び現像することにより、ポリイミド層ＳＬＬに、電極パッドＰＡＤ上に位置する開口を形成する。次いで、ポリイミド層ＳＬＬ上及び開口内に、バリア層およびシード層の積層膜ＳＥＥＤを、例えばスパッタリング法により形成する。バリア層の一部は、電極パッドＰＡＤに接続する。
【００２３】
次いで、積層膜ＳＥＥＤ上にレジスト膜ＲＥＳを形成し、レジスト膜ＲＥＳを露光及び現像する。これにより、レジスト膜ＲＥＳには開口が形成される。この開口は、ＣｕピラーＰＩＬを成長させるべき領域に位置しており、具体的には、平面視で電極パッドＰＡＤを内側に含むように形成される。
【００２４】
次いで、図５（ｂ）に示すように、積層膜ＳＥＥＤのうち、レジスト膜ＲＥＳの開口内に露出している部分の上に、Ｃｕをめっき成長させる。これにより、ＣｕピラーＰＩＬが形成される。
【００２５】
次いで図６（ａ）に示すように、レジスト膜ＲＥＳをマスクとしたまま、ＣｕピラーＰＩＬ上に、Ｎｉ層ＮＩＬ及びハンダ層ＳＯＬを、この順にめっき成長させる。
【００２６】
次いで、図６（ｂ）に示すように、レジスト膜ＲＥＳを除去し、さらに、積層膜ＳＥＥＤのうちＣｕピラーＰＩＬが形成されていない部分を除去する。
【００２７】
その後、半導体ウェハをダイシングして、半導体チップＳＣを切り出す。
【００２８】
また、図７に示すように、配線基板ＩＮＴを準備する。配線基板ＩＮＴの接続端子ＴＥＲ上には、ハンダ層ＳＯＬが薄く形成されている。次いで、半導体チップＳＣのＣｕピラーＰＩＬを配線基板ＩＮＴの接続端子ＴＥＲに対向させ、半導体チップＳＣを配線基板ＩＮＴにフリップチップ接続する。
【００２９】
なお、ウェハ状態の半導体チップＳＣを配線基板ＩＮＴにフリップチップ接続した後、半導体チップＳＣ及び配線基板ＩＮＴをダイシングにより切り出しても良い。
【００３０】
次に、本実施形態の作用及び効果を、図８、図９、及び図１０を用いて説明する。まず、ＣｕピラーＰＩＬと接続端子ＴＥＲのいずれの上にもＮｉ層ＮＩＬを形成しない場合を考える。ＣｕピラーＰＩＬと接続端子ＴＥＲの間には、双方向に電流が流れる。このため、半導体装置ＳＤを使用していくにつれて、ＣｕピラーＰＩＬ及び接続端子ＴＥＲの双方から、ハンダ層ＳＯＬ内にＣｕが相当量拡散する。相当量のＣｕがハンダ層ＳＯＬ内に拡散すると、拡散したＣｕは、ハンダ層ＳＯＬ内のＳｎとＣｕ３Ｓｎを形成する。Ｃｕ３Ｓｎの体積は、Ｓｎが単体で存在している場合の体積よりも小さい。このため、Ｃｕ３Ｓｎが形成されるとカーケンダルボイドが形成される。この場合、ハンダ層ＳＯＬが分断する可能性が高くなる。
【００３１】
次に、図８及び図９を用いて、ＣｕピラーＰＩＬと接続端子ＴＥＲの双方にＮｉ層ＮＩＬを形成した場合を考える。この場合、ＣｕピラーＰＩＬからハンダ層ＳＯＬ内にＣｕが拡散しようとしても、このＣｕはＮｉ層ＮＩＬによってブロックされる。また、接続端子ＴＥＲからハンダ層ＳＯＬ内にＣｕが拡散しようとしても、このＣｕはＮｉ層ＮＩＬによってブロックされる。このため、ハンダ層ＳＯＬ内には、Ｎｉ層ＮＩＬが存在する限りは、ＣｕとＳｎの合金は形成されない。
【００３２】
しかし、図８（ａ）に示すように、Ｎｉ層ＮＩＬとハンダ層ＳＯＬの界面を起点として、ＮｉとＳｎの合金化、すなわちＮｉ３Ｓｎの形成が進む。そして、ある時点でＮｉ層ＮＩＬのすべてがＮｉ３Ｓｎに変わる。すると、ＣｕピラーＰＩＬと接続端子ＴＥＲのいずれの上にもＮｉ層ＮＩＬを形成しない場合と同様の状態になり、図８（ｂ）に示すように、ＣｕピラーＰＩＬ及び接続端子ＴＥＲの双方からＳｕが相当量拡散する。このためＣｕ３Ｓｎの形成によってカーケンダルボイドが形成され、図９に示すように、ハンダ層ＳＯＬが分断する可能性が高くなる。
【００３３】
また、半導体装置ＳＤが使用されるにつれて、ハンダ層ＳＯＬ内のＳｎは、エレクトロマイグレーションによりＮｉ３Ｓｎから離れる方向に移動する。このため、ハンダ層ＳＯＬの未反応部分と、Ｎｉ３Ｓｎとの界面において、Ｓｎのエレクトロマイグレーションに起因したボイドが形成されることもある。この場合、この界面においてハンダ層ＳＯＬが分断する可能性も出てくる。
【００３４】
これに対して、図１０に示すように、本実施形態では、ＣｕピラーＰＩＬと接続端子ＴＥＲの一方にのみ、Ｎｉ層ＮＩＬを形成している。このため、Ｎｉ層ＮＩＬとハンダ層ＳＯＬの間にＮｉ３Ｓｎ層が成長すると同時に、接続端子ＴＥＲ及びＣｕピラーＰＩＬのうちＮｉ層ＮＩＬが形成されていない方（本図に示す例では接続端子ＴＥＲ）からハンダ層ＳＯＬ内に、Ｃｕが拡散する。拡散したＣｕの一部は、ハンダ層ＳＯＬとＮｉ３Ｓｎ層の界面に集まるが、その量は少ない。このため、Ｎｉ３Ｓｎ層とハンダ層ＳＯＬの界面には、Ｃｕ６Ｓｎ５層が形成される。なお、Ｃｕ６Ｓｎ５層には、Ｎｉが含まれていると考えられる。
【００３５】
一方、接続端子ＴＥＲ及びＣｕピラーＰＩＬのうちＮｉ層ＮＩＬが形成されていない方（本図に示す例では接続端子ＴＥＲ）と、ハンダ層ＳＯＬの界面には、Ｃｕ３Ｓｎ層が形成される。しかし、ハンダ層ＳＯＬ内には、接続端子ＴＥＲ及びＣｕピラーＰＩＬの一方からのみＣｕが拡散するため、Ｃｕが不足してくる。このため、Ｃｕ３Ｓｎ層は、あるタイミングでＣｕ６Ｓｎ５層に切り替わる。すなわち、接続端子ＴＥＲ及びＣｕピラーＰＩＬのうちＮｉ層ＮＩＬが形成されていない方（本図に示す例では接続端子ＴＥＲ）とハンダ層ＳＯＬ界面には、まずＣｕ３Ｓｎ層が形成された後、ハンダ層ＳＯＬ側にＣｕ６Ｓｎ５層が形成される。
【００３６】
その後は、半導体装置ＳＤが使用されるにつれて、ハンダ層ＳＯＬ内には、ＣｕピラーＰＩＬ側及び接続端子ＴＥＲ側の双方から、Ｃｕ６Ｓｎ５層が成長する。Ｃｕ６Ｓｎ５層は、Ｃｕ３Ｓｎ層と比較してＳｎの消費量が少ない。また、ハンダ層ＳＯＬの厚さの最小値は、２０μｍ以下である。このため、図１０（ｂ）に示すように、ＣｕピラーＰＩＬの少なくとも一部分と接続端子ＴＥＲの少なくとも一部分は、Ｃｕ３Ｓｎ層、Ｃｕ６Ｓｎ５層、及びＮｉ３Ｓｎ層が積層した合金層、並びにＮｉ層ＮＩＬを介して、互いに接続する。この合金層は、半導体装置ＳＤが使用される条件では、熱的及び電気的に安定である。このため、ＣｕピラーＰＩＬと接続端子ＴＥＲの接続構造は、合金層及びＮｉ層ＮＩＬによって接続された後は、安定になり、断線する可能性は低くなる。この効果は、ハンダ層ＳＯＬの厚さの最小値が短くなるにつれて（例えば１５μｍ以下、さらには１２μｍ以下）顕著になる。
【００３７】
図１８は、ハンダ層ＳＯＬの厚さＬと、ボイド発生率の関係を示すグラフである。このグラフにおいて、試験条件は、１７５℃、通電電流量は２００ｍＡ、通電時間は２０００時間とした。ハンダ層ＳＯＬの厚さが７μｍ、１０μｍ、１１μｍ、、及び１２μｍの場合は、いずれもボイドが発生した試料はなかった（０％）。一方、ハンダ層ＳＯＬの厚さが１６μｍの場合は試料の２０％にボイドが発生し、ハンダ層ＳＯＬの厚さが２２μｍの場合は試料の６０％にボイドが発生した。このことから、ハンダ層ＳＯＬの厚さは２０μｍ以下であること、好ましくは１５μｍ以下であること、さらに好ましくは１２μｍ以下であることが分かる。
【００３８】
なお、本実施形態において、図１１に示すように、Ｎｉ層ＮＩＬは、ＣｕピラーＰＩＬ上ではなく接続端子ＴＥＲ上に形成されていてもよい。この場合でも、上記した効果を得ることができる。
【００３９】
なお、図１７に示すように、接続端子ＴＥＲは、配線基板ＩＮＴの最上層の樹脂層から突出していても良い。このようにすると、ハンダ層ＳＯＬのうち最も薄い部分をさらに薄くすることができる。なおこの場合、Ｎｉ層ＮＩＬは、接続端子ＴＥＲの上面及び側面に形成される。
【００４０】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置ＳＤにおける半導体チップＳＣと配線基板ＩＮＴの接続構造を示す断面図である。本実施形態に係る半導体装置ＳＤは、半導体チップＳＣのＣｕピラーＰＩＬの形状を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４１】
まず、ＣｕピラーＰＩＬの上面が凸形状になっている。この凸形状の高さ、すなわち上面（Ｎｉ層ＮＩＬが形成されている面）の高低差は、５μｍ以上１０μｍ以下である。
【００４２】
また、ＣｕピラーＰＩＬの電極パッドＰＡＤと平行な面における断面積は、電極パッドＰＡＤから離れるに従って大きくなっている。
【００４３】
上記したＣｕピラーＰＩＬの形状は、第１の実施形態における図５〜図７に示したレジスト膜ＲＥＳの開口の形状を変えることにより、実現できる。具体的には、電極パッドＰＡＤから離れるに従って、ＣｕピラーＰＩＬの電極パッドＰＡＤと平行な面におけるレジスト膜ＲＥＳの開口の断面積を、大きくする。
【００４４】
また、接続端子ＴＥＲの側面の少なくとも上部は、ハンダ層ＳＯＬに接続している。
【００４５】
なお、図１２に示す例では、ＣｕピラーＰＩＬ上にＮｉ層ＮＩＬが形成されている。ただし図１３に示すように、接続端子ＴＥＲ上にＮｉ層ＮＩＬを形成しても良い。
【００４６】
また図１６に示すように、接続端子ＴＥＲは、配線基板ＩＮＴの最上層の樹脂層から突出していても良い。このようにすると、ハンダ層ＳＯＬのうち最も薄い部分をさらに薄くすることができる。なおこの場合、Ｎｉ層ＮＩＬは、接続端子ＴＥＲの上面及び側面に形成される。
【００４７】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、ＣｕピラーＰＩＬの上面は凸になっている。このため、ハンダ層ＳＯＬの厚さの最小値を小さくしやすい。
【００４８】
図１４及び図１５は、図１２に示した構造を有する試料の断面写真である。図１４は、ＣｕピラーＰＩＬと接続端子ＴＥＲをハンダ層ＳＯＬで接続した直後の状態を示している。ハンダ層ＳＯＬは、ＣｕピラーＰＩＬ側の界面、及び接続端子ＴＥＲ側の界面それぞれに、Ｃｕ６Ｓｎ５層を有している。これは、ハンダ層ＳＯＬをリフローする工程において形成されたと考えられる。
【００４９】
図１５は、ＣｕピラーＰＩＬと接続端子ＴＥＲの間に所定時間通電した後の状態を示している。本図に示す例において、Ｃｕ６Ｓｎ５層は成長し、Ｎｉ層ＮＩＬ及び接続端子ＴＥＲを接続している。この状態になると、ハンダ層ＳＯＬは分断しない。
【００５０】
なお、図１６に示すように、接続端子ＴＥＲの上端は、配線基板ＩＮＴの表面から突出していても良い。このようにすると、ハンダ層ＳＯＬのうち最も薄い部分をさらに薄くすることができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５２】
ＩＮＴ 配線基板
ＮＩＬ Ｎｉ層
ＰＡＤ 電極パッド
ＰＩＬ Ｃｕピラー
ＲＥＳ レジスト膜
ＳＢ ハンダボール
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＥＥＤ シード層とバリア層の積層膜
ＳＬＬ ポリイミド層
ＳＯＬ ハンダ層
ＴＥＲ 接続端子
ＵＦＲ アンダーフィル樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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