(57)【要約】【課題】磁気記憶素子の露出工程を制御性よく実現する。【解決手段】磁気メモリの製造方法は、下部電極４０上に、磁気記憶素子膜４１を形成する工程と、磁気記憶素子４１膜上に、マスク層４２を形成する工程と、マスク層４２を用いて、磁気記憶素子膜４１を加工する工程と、加工された磁気記憶素子４１を保護膜４３で覆う工程と、保護膜４３上に、高イオン化率膜４４を形成する工程と、高イオン化率膜４４上に、層間絶縁膜２５を堆積する工程と、層間絶縁膜２５を薄膜化して、高イオン化率膜４４を露出させる工程と、高イオン化率膜４４及び保護膜４３をエッチングして、マスク層４２を露出させる工程と、マスク層４２上に、上部電極４５を形成する工程とを含む。【選択図】図１６
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【特許請求の範囲】
【請求項１】
第１の磁性層と、第２の磁性層と、前記第１の磁性層及び前記第２の磁性層間に設けられた中間層とを有し、前記第１の磁性層は磁化方向が不変であり、前記第２の磁性層は磁化方向が可変である磁気記憶素子を具備する磁気メモリの製造方法であって、
半導体基板に形成された選択トランジスタに電気的に接続されたコンタクトプラグ上に、下部電極を形成する工程と、
前記下部電極上に、磁気記憶素子膜を形成する工程と、
前記磁気記憶素子膜上に、マスク層を形成する工程と、
前記マスク層を用いて、前記磁気記憶素子膜を加工する工程と、
加工された磁気記憶素子を保護膜で覆う工程と、
前記保護膜上に、高イオン化率膜を形成する工程と、
前記高イオン化率膜上に、層間絶縁膜を堆積する工程と、
前記層間絶縁膜を薄膜化して、前記高イオン化率膜を露出させる工程と、
前記高イオン化率膜及び前記保護膜をエッチングして、前記マスク層を露出させる工程と、
前記マスク層上に、上部電極を形成する工程と、
を具備することを特徴とする磁気メモリの製造方法。
【請求項２】
前記層間絶縁膜を薄膜化する工程は、ＥＤＰ（End Point Detection）としてＳＩＭＳ（Secondary Ion Mass Spectrometry）が用いられることを特徴とする請求項１に記載の磁気メモリの製造方法。
【請求項３】
前記層間絶縁膜を薄膜化する工程は、ＩＢＥ（Ion Beam Etching）法が用いられることを特徴とする請求項１又は２に記載の磁気メモリの製造方法。
【請求項４】
前記高イオン化率膜は、二次イオンの相対感度係数が前記層間絶縁膜の材料より小さい元素の酸化物、窒化物、又は酸窒化物を含むことを特徴とする請求項１乃至３のいずれかに記載の磁気メモリの製造方法。
【請求項５】
前記高イオン化率膜は、二次イオンの相対感度係数がシリコン（Ｓｉ）より小さい元素の酸化物、窒化物、又は酸窒化物を含むことを特徴とする請求項１乃至３のいずれかに記載の磁気メモリの製造方法。
【請求項６】
前記高イオン化率膜は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、及び酸化ジルコニウム（Ｚｒ２Ｏ３）からなる群から選択されることを特徴とする請求項１乃至５のいずれかに記載の磁気メモリの製造方法。
【請求項７】
前記層間絶縁膜を堆積した後に、前記層間絶縁膜を平坦化する工程をさらに具備することを特徴とする請求項１乃至６のいずれかに記載の磁気メモリの製造方法。
【請求項８】
前記層間絶縁膜は、酸化シリコン（ＳｉＯ２）を含むことを特徴とする請求項１乃至７のいずれかに記載の磁気メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリの製造方法に関する。
【背景技術】
【０００２】
近年、新しい原理に基づいて情報を記録する固体メモリが多数提案されている。中でも、固体磁気メモリとして、トンネル磁気抵抗（ＴＭＲ：tunnel magnetoresistance）効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を有する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【０００３】
ＭＴＪ素子は、情報を記憶しかつ磁化方向が可変の磁気記憶層（記憶層）と、磁化方向が不変の磁気参照層(参照層)とを含んでいる。ＭＴＪ素子は、記憶層の磁化方向が、参照層の磁化方向と平行なときに低抵抗状態（“０”状態）となり、反平行のときに高抵抗状態（“１”状態）となる。この抵抗状態の違いが情報の判別に用いられる。
【０００４】
ＭＲＡＭの製造工程では、ＭＴＪ素子への電気的接続を可能にするために、ＭＴＪ素子の上部を露出する工程が必要である。ここで、層間絶縁膜を薄膜化する量の制御性が悪いと、ＭＴＪ素子の磁性層が露出するとともに、この磁性層がエッチングされることになる。特に、メモリセルアレイの面積に占めるＭＴＪ素子のパターン密度が小さい場合、ＭＴＪ素子の上部を検出することが困難となり、ＭＴＪ素子の磁性層がエッチングされてしまう。この場合、ＭＴＪ素子へのダメージが大きくなり、ＭＴＪ素子の磁気特性が劣化してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、磁気記憶素子の露出工程を制御性よく実現できる磁気メモリの製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る磁気メモリの製造方法は、第１の磁性層と、第２の磁性層と、前記第１の磁性層及び前記第２の磁性層間に設けられた中間層とを有し、前記第１の磁性層は磁化方向が不変であり、前記第２の磁性層は磁化方向が可変である磁気記憶素子を具備する磁気メモリの製造方法であって、半導体基板に形成された選択トランジスタに電気的に接続されたコンタクトプラグ上に、下部電極を形成する工程と、前記下部電極上に、磁気記憶素子膜を形成する工程と、前記磁気記憶素子膜上に、マスク層を形成する工程と、前記マスク層を用いて、前記磁気記憶素子膜を加工する工程と、加工された磁気記憶素子を保護膜で覆う工程と、前記保護膜上に、高イオン化率膜を形成する工程と、前記高イオン化率膜上に、層間絶縁膜を堆積する工程と、前記層間絶縁膜を薄膜化して、前記高イオン化率膜を露出させる工程と、前記高イオン化率膜及び前記保護膜をエッチングして、前記マスク層を露出させる工程と、前記マスク層上に、上部電極を形成する工程とを具備する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係るＭＲＡＭのＸ方向に沿った断面図。
【図２】本実施形態に係るＭＲＡＭのＹ方向に沿った断面図。
【図３】第１の実施例に係るＭＴＪ素子部の構成を示す断面図。
【図４】第２の実施例に係るＭＴＪ素子部の構成を示す断面図。
【図５】第３の実施例に係るＭＴＪ素子部の構成を示す断面図。
【図６】ＭＴＪ素子の一例を示す断面図。
【図７】ＭＲＡＭのメモリセルを示す回路図。
【図８】本実施形態に係るＭＲＡＭの製造工程を示す断面図。
【図９】図８に続くＭＲＡＭの製造工程を示す断面図。
【図１０】図９に続くＭＲＡＭの製造工程を示す断面図。
【図１１】図１０に続くＭＲＡＭの製造工程を示す断面図。
【図１２】図１１に続くＭＲＡＭの製造工程を示す断面図。
【図１３】ＭＴＪ素子、保護膜及び高イオン化率膜の平面図。
【図１４】図１２に続くＭＲＡＭの製造工程を示す断面図。
【図１５】図１４に続くＭＲＡＭの製造工程を示す断面図。
【図１６】図１５に続くＭＲＡＭの製造工程を示す断面図。
【図１７】図１６に続くＭＲＡＭの製造工程を示す断面図。
【図１８】図１７に続くＭＲＡＭの製造工程を示す断面図。
【図１９】図１８に続くＭＲＡＭの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
図１は、本実施形態に係るＭＲＡＭのＸ方向に沿った断面図である。図２は、本実施形態に係るＭＲＡＭのＹ方向に沿った断面図である。Ｘ方向はビット線の延在方向に対応し、Ｙ方向はワード線の延在方向に対応する。Ｘ方向は、Ｙ方向に直交している。
【００１１】
半導体基板１１は、例えばＰ型シリコン基板である。半導体基板１１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１２が設けられており、半導体基板１１の表面領域のうち素子分離絶縁層１２が形成されていない領域がＭＯＳＦＥＴなどの半導体素子が形成される素子領域（アクティブ領域）である。素子分離絶縁層１２としては、例えば酸化シリコン（ＳｉＯ２）が用いられる。
【００１２】
半導体基板１１には、選択トランジスタ１３が設けられている。選択トランジスタ１３は、例えばＮチャネルＭＯＳＦＥＴから構成される。具体的には、半導体基板１１内には、離間して形成されたソース領域１４及びドレイン領域１５が設けられている。ソース領域１４及びドレイン領域１５は、Ｎ型拡散領域から構成される。ソース領域１４及びドレイン領域１５間の半導体基板１１上には、ゲート絶縁膜１６、及びゲート電極１７が積層されている。ゲート電極１７は、例えば、導電性ポリシリコン層１７Ａと、メタル層（例えばタングステン（Ｗ））とが積層されて構成されている。ゲート電極１７は、Ｙ方向に延在しており、メモリセルを選択するワード線として機能する。ゲート電極１７上及び両側面には、例えば窒化シリコン（ＳｉＮ）からなるキャップ層１８が設けられている。このようにして、選択トランジスタ１３が構成される。半導体基板１１上かつ選択トランジスタ１３の周囲には、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１９が設けられている。
【００１３】
ドレイン領域１５上には、コンタクトプラグ（ＣＢ）２０を介して、ＭＴＪ素子部２１が設けられている。ＭＴＪ素子部２１の具体的な構成については後述する。ＭＴＪ素子部２１上には、ビアプラグ（Ｖ１）２２を介して第１のビット線ＢＬが設けられている。ソース領域１４上には、コンタクトプラグ（ＣＢ）２３及びビアプラグ（Ｖ１）２４を介して、第２のビット線／ＢＬが設けられている。層間絶縁膜１９上かつＭＴＪ素子部２１の周囲には、例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２５が設けられている。
【００１４】
コンタクトプラグ（ＣＢ）は、例えばタングステン（Ｗ）をＣＶＤ（Chemical Vapor Deposition）法を用いて層間絶縁膜１９内に埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化して形成される。ビアプラグ（Ｖ１）は、ダマシン法を用いて、開口部の底面及び側面にバリアメタル（例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜）を形成した後、開口部に例えば銅（Ｃｕ）を埋め込んで形成される。
【００１５】
層間絶縁膜２５上には、エッチングストッパーとしての絶縁膜２６が設けられている。絶縁膜２６としては、例えば窒化シリコン（ＳｉＮ）が用いられる。絶縁膜２６上かつビット線の周囲には、層間絶縁膜２７（例えば酸化シリコン（ＳｉＯ２））が設けられている。
【００１６】
層間絶縁膜２７上には、エッチングストッパーとしての絶縁膜２８（例えば窒化シリコン（ＳｉＮ））、及び層間絶縁膜２９（例えば酸化シリコン（ＳｉＯ２））が設けられている。層間絶縁膜２９内には、ビット線に電気的に接続されたビアプラグＶ２及び配線層Ｍ２が設けられている。
【００１７】
層間絶縁膜２９上には、エッチングストッパーとしての絶縁膜３０（例えば窒化シリコン（ＳｉＮ））、及び層間絶縁膜３１（例えば酸化シリコン（ＳｉＯ２））が設けられている。層間絶縁膜３１内には、配線層Ｍ２に電気的に接続されたビアプラグＶ３及び配線層Ｍ３が設けられている。
【００１８】
層間絶縁膜３１上には、エッチングストッパーとしての絶縁膜３２（例えば窒化シリコン（ＳｉＮ））、及び層間絶縁膜３３（例えば酸化シリコン（ＳｉＯ２））が設けられている。層間絶縁膜３３内には、配線層Ｍ３に電気的に接続されたビアプラグＶ４が設けられている。ビアプラグＶ４上には、バリアメタル（例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜）３４、及び配線層Ｍ４が積層されている。配線層Ｍ４は、例えばアルミニウム（Ａｌ）が用いられ、例えばＲＩＥ（Reactive Ion Etching）法を用いて形成される。
【００１９】
次に、ＭＴＪ素子部２１の構成について説明する。図３は、第１の実施例に係るＭＴＪ素子部２１の構成を示す断面図である。図３は、ＣＢ直上形成型のＭＴＪ素子である。
【００２０】
コンタクトプラグ（ＣＢ）２０上には、下部電極（ＬＥ）４０、ＭＴＪ素子４１及びハードマスク層（ＨＭ）４２が積層されている。ＭＴＪ素子４１の具体的な構成については後述する。ＭＴＪ素子４１の平面形状は、例えば、円又は楕円である。図３の例では、下部電極４０、ＭＴＪ素子４１及びハードマスク層４２は、同じ平面形状を有している。下部電極４０、ＭＴＪ素子４１及びハードマスク層４２の側面には、絶縁性の保護膜４３、及び高イオン化率膜４４が設けられている。すなわち、保護膜４３は、ＭＴＪ素子４１の周囲を囲むように形成され、高イオン化率膜４４は、保護膜４３の周囲を囲むように形成されている。高イオン化率膜４４の具体的な構成については後述する。
【００２１】
ハードマスク層４２上には、上部電極（ＵＥ）４５が設けられている。上部電極４５は、Ｙ方向に引き出されるように形成され、その端部上にはビアプラグ（Ｖ１）２２が設けられている。上部電極４５は、ビアプラグを形成する際の合わせずれ防止、下部へのダメージ低減、及びビアプラグをエッチングする際のストッパーとしての役割を果たす。
【００２２】
図４は、第２の実施例に係るＭＴＪ素子部２１の構成を示す断面図である。図４は、ＬＥ引き出し型のＭＴＪ素子である。
【００２３】
コンタクトプラグ２０上には、下部電極４０が設けられている。下部電極４０は、Ｙ方向に引き出されるように形成され、その端部上にはＭＴＪ素子４１が設けられている。ＭＴＪ素子４１上には、ハードマスク層４２、上部電極４５及びビアプラグ２２が設けられている。図４の例では、ＭＴＪ素子４１及びハードマスク層４２は、同じ平面形状を有している。図４の例では、上部電極４５を省略することもでき、その場合はビアプラグ２２が直接ハードマスク層４２に接続される。
【００２４】
図５は、第３の実施例に係るＭＴＪ素子部２１の構成を示す断面図である。図５は、中間プラグ型のＭＴＪ素子である。
【００２５】
コンタクトプラグ２０上には、下部電極４０、ＭＴＪ素子４１、ハードマスク層４２、上部電極４５及びビアプラグ２２がこの順に積層されている。図５の例では、ＭＴＪ素子４１及びハードマスク層４２は、同じ平面形状を有している。図５の例では、下部電極４０と上部電極４５とが一括で加工されるため、製造工程数を削減できる。下部電極４０及び上部電極４５を一括で加工した後、ＭＴＪ素子部２１上及びその側面には、絶縁性の保護膜４６が形成される。
【００２６】
なお、図３乃至図５の例では、コンタクトプラグ２０とＭＴＪ素子４１との間には、下部電極４０が形成されている。コンタクトプラグ２０は、タングステン（Ｗ）などが開口部に埋め込まれて形成されるが、この時、コンタクトプラグ２０にシームが形成される場合がある。下部電極４０は、コンタクトプラグ２０のシームなどによる凹凸を緩和し、また、コンタクトプラグ２０と層間絶縁膜１９との境界での段差を吸収する役割を担う。下部電極４０は、ＭＴＪ素子４１の下地層としても機能するため、ＣＭＰ処理により下部電極４０の表面ラフネスＲａを抑えることが望ましく、下部電極４０の表面は、Ｒａ≦０．３ｎｍ程度に平坦化される。
【００２７】
次に、ＭＴＪ素子４１の構成について説明する。ＭＴＪ素子４１は、参照層／バリア層／記憶層の積層構造を持つBottom記憶層型ＭＴＪ素子と、記憶層／バリア層／参照層の積層構造を持つTop記憶層型ＭＴＪ素子に大別される。なお、／の右側が下層、左側が上層である。以下に、Bottom記憶層型ＭＴＪ素子を例に挙げて説明する。
【００２８】
図６は、ＭＴＪ素子（磁気記憶素子）４１の一例を示す断面図である。ＭＴＪ素子４１は、キャップ層５６／シフト調整層５５／非磁性層（スペーサ層）５４／参照層５３／非磁性層（トンネルバリア層）５２／記憶層５１／下地層５０という構成となる。なお、Top記憶層型ＭＴＪ素子の場合は、キャップ層／記憶層／トンネルバリア層／参照層／スペーサ層／シフト調整層／下地層という構成となる。
【００２９】
記憶層５１及び参照層５３はそれぞれ、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、それらの容易磁化方向は膜面に対して垂直である。すなわち、ＭＴＪ素子４１は、記憶層５１及び参照層５３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子である。
【００３０】
記憶層５１は、磁化方向が可変である（反転する）。参照層５３は、磁化方向が不変である（固着している）。参照層５３は、記憶層５１よりも十分大きな垂直磁気異方性エネルギーを持つように設計される。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層５１の磁化反転電流を小さくし、参照層５３の磁化反転電流を記憶層５１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層５１と磁化方向が不変の参照層５３とを備えたＭＴＪ素子４１を実現できる。
【００３１】
非磁性層５２は、非磁性金属、非磁性半導体、又は絶縁体などを用いることができる。非磁性層５２として絶縁体を用いた場合はトンネルバリア層と呼ばれる。トンネルバリア層５２としては、酸化マグネシウム（ＭｇＯ）などが用いられる。
【００３２】
シフト調整層５５は、参照層５３からの漏れ磁場を低減し、この漏れ磁場が記憶層５１に印加されて記憶層５１の保磁力がシフトするのを抑制する機能を有する。シフト調整層５５は、強磁性材料からなり、膜面に垂直方向の磁気異方性を有し、その容易磁化方向は膜面に対して垂直である。シフト調整層５５は、参照層５３と同様に、磁化方向が不変である。シフト調整層５５は、参照層５３と反強磁性結合しており、シフト調整層５５と参照層５３との磁化方向は反平行に設定される。
【００３３】
スペーサ層５４は、シフト調整層５５と参照層５３とが強磁性的に結合しないために設けられている。スペーサ層５４は、シフト調整層５５と参照層５３とが熱工程によって混ざらないための耐熱性を有し、かつシフト調整層５５を形成する際の結晶配向を制御する機能も有している。
【００３４】
下地層５０は、記憶層５１の結晶配向を制御する機能を有しており、導電性材料から構成される。キャップ層５６は、磁性層を上部から保護する機能を有し、導電性材料から構成される。
【００３５】
図７は、ＭＲＡＭのメモリセルＭＣを示す回路図である。メモリセルＭＣは、ＭＴＪ素子４１及び選択トランジスタ１３から構成される。ＭＴＪ素子４１の一端は、ビット線ＢＬに電気的に接続されている。ＭＴＪ素子４１の他端は、選択トランジスタ１３のドレインに電気的に接続されている。選択トランジスタ１３のソースは、ビット線／ＢＬに電気的に接続されている。選択トランジスタ１３のゲートは、ワード線ＷＬに電気的に接続されている。
【００３６】
本実施形態では、ＭＴＪ素子４１に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子４１の磁化状態を制御するスピン注入書き込み方式を採用している。ＭＴＪ素子４１は、記憶層５１と参照層５３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００３７】
ＭＴＪ素子４１に対して、記憶層５１から参照層５３へ向かう書き込み電流を流すと、記憶層５１と参照層５３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子４１の抵抗値は最も低くなり、ＭＴＪ素子４１は低抵抗状態に設定される。ＭＴＪ素子４１の低抵抗状態を、例えばデータ“０”と規定する。
【００３８】
一方、ＭＴＪ素子４１に対して、参照層５３から記憶層５１へ向かう書き込み電流を流すと、記憶層５１と参照層５３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子４１の抵抗値は最も高くなり、ＭＴＪ素子４１は高抵抗状態に設定される。ＭＴＪ素子４１の高抵抗状態を、例えばデータ“１”と規定する。
【００３９】
これにより、ＭＴＪ素子４１を１ビットデータを記憶可能な記憶素子として使用することができる。ＭＴＪ素子４１の抵抗状態とデータとの割り当ては任意に設定可能である。ＭＴＪ素子４１からデータを読み出す場合は、例えば、ＭＴＪ素子４１に読み出し電圧を印加し、この時にＭＴＪ素子４１に流れる読み出し電流に基づいてＭＴＪ素子４１の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００４０】
（製造方法）
次に、本実施形態に係るＭＲＡＭの製造方法について説明する。なお、半導体基板１１に選択トランジスタ１３及びコンタクトプラグ（ＣＢ）を形成する工程は、一般的な製造方法を用いることができる。以下の製造方法の説明では、コンタクトプラグ（ＣＢ）より上層の構成を製造する工程について詳しく説明する。
【００４１】
図８に示すように、層間絶縁膜１９内には、選択トランジスタ１３に電気的に接続されたコンタクトプラグ（ＣＢ）２０が形成される。コンタクトプラグ２０は、開口部にＣＶＤ法を用いてタングステン（Ｗ）などを埋め込んだ後、ＣＭＰ法によって平坦化処理されることで形成される。続いて、コンタクトプラグ２０上に、下部電極４０を堆積する。下部電極４０の材料としては、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）などが用いられ、３〜５０ｎｍの膜厚で形成される。続いて、ＣＭＰ法を用いて下部電極４０の上面を平坦化及び平滑化する。これにより、コンタクトプラグ２０に起因する段差及び下部電極４０上面のラフネスが改善される。平滑性については、ＡＦＭ（Atomic Force Microscope）等での評価で０．３ｎｍ程度以下の平滑性を有することが望ましい。
【００４２】
続いて、下部電極４０上に、ＭＴＪ素子４１を構成する積層膜を成膜する。ＭＴＪ素子４１の積層膜は、前述した通りである。ＭＴＪ素子４１のキャップ層５６上には、ハードマスク層４２を加工する際のエッチングストッパー層（図示せず）が形成される。エッチングストッパー層としては、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）などの貴金属が用いられ、１〜２０ｎｍの膜厚を有する。
【００４３】
続いて、ＭＴＪ素子４１に、ハードマスク層４２を堆積する。ハードマスク層４２としては、チタン（Ｔｉ）、タンタル（Ｔａ）及びタングステン（Ｗ）などの金属、それらの窒化物（窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ））、及びそれらの炭化物（炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ））などの導電性材料が用いられる。
【００４４】
続いて、フォトリソグラフィー法を用いて、ハードマスク層４２上に、ＭＴＪ素子４１の最終的な平面形状と同じ平面形状を有するレジスト層（ＰＲ）６０を形成する。続いて、図１０に示すように、レジスト層６０をマスクとしてハードマスク層４２を加工し、さらに、ハードマスク層４２をマスクとしてＭＴＪ素子４１を加工する。
【００４５】
続いて、図１１に示すように、ＭＴＪ素子４１を覆うように、保護膜４３を形成する。保護膜４３としては、絶縁性窒化物である窒化シリコン（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）などを用いることが可能であり、本実施形態では、窒化シリコン（ＳｉＮ）が用いられる。保護膜４３を形成することにより、層間絶縁膜から出る水（Ｈ２Ｏ）や酸素（Ｏ２）の拡散を防ぐことができる。保護膜４３の形成工程では、保護膜４３の膜質向上、及び水（Ｈ２Ｏ）や酸素（Ｏ２）の拡散防止性能の向上のため、２５０℃以上の温度で形成することが好ましい。
【００４６】
続いて、図１２に示すように、保護膜４３上に、イオン化率の高い膜である高イオン化率膜４４を形成する。図１３は、ＭＴＪ素子４１、保護膜４３及び高イオン化率膜４４の平面図である。ＭＴＪ素子４１の平面形状は、例えば円である。保護膜４３は、ＭＴＪ素子４１及びハードマスク層４２を上から覆うとともに、ＭＴＪ素子４１の周囲を囲むように形成される。高イオン化率膜４４は、保護膜４３を上から覆うとともに、保護膜４３の周囲を囲むように形成されている。
【００４７】
高イオン化率膜４４としては、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）などが代表として挙げられる。実質的には、層間絶縁膜に用いられる元素であるシリコン（Ｓｉ）よりも低い相対感度係数（ＲＳＦ：Relative Sensitivity Factor）を有する元素の酸化物、窒化物、又は酸窒化物からなる絶縁体材料であることが望ましい。例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯｘ、例えばＺｒ２Ｏ３）、酸化クロム（Ｃｒ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マンガン（ＭｎＯｘ、例えばＭｎＯ２）、酸化リチウム（ＬｉＯ）、酸化ベリリウム（ＢｅＯ）、酸化ストロンチウム（ＳｒＯ）などが挙げられる。この中では、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）、酸化リチウム（ＬｉＯ）、酸化ベリリウム（ＢｅＯ）がシリコン（Ｓｉ）より軽元素であり、イオン化率が高く、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）の感度が高いことからより好ましい。
【００４８】
続いて、図１４に示すように、装置全面に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２５を堆積する。続いて、図１５に示すように、ＣＭＰ法を用いて、層間絶縁膜２５の上面を平坦化する。同時に、層間絶縁膜２５の上部が削り取られ、層間絶縁膜２５が薄膜化される。ＣＭＰ処理での膜厚分布は最大・最小値で＋／−５％が見込まれるため、削り量はなるべく少ない方が好ましいが、平坦化とのトレードオフとなる。層間絶縁膜２５のＣＭＰ処理では、ハードマスク層４２の上部は露出させない。
【００４９】
続いて、図１６に示すように、ＩＢＥ（Ion Beam Etching）法を用いて、層間絶縁膜２５をエッチバックする。そして、層間絶縁膜２５を薄膜化して、高イオン化率膜４４を露出させる。ＩＢＥ法でのイオン入射角は、面内均一性の確保から、３０〜６０度が好ましい。従来の製造方法では、例えば、層間絶縁膜の厚さを測定し、この測定結果に基づいて層間絶縁膜をエッチバックしていたため、エッチングバックする層間絶縁膜の厚さ次第では、ハードマスク層だけでなく、ＭＴＪ素子の上部層もエッチングされることとなり、ＭＴＪ素子へのダメージが課題となっていた。
【００５０】
本実施形態による製造方法は、ＩＢＥ法によるエッチバックを行うことを特徴としているが、ＩＢＥ装置では、終点検出（ＥＰＤ：End Point Detection）用にＳＩＭＳが使用される。ＳＩＭＳは、試料から放出されるイオン（二次イオン）を検出する。ＳＩＭＳを用いたＥＰＤはかなり高感度であり、数％のパターン密度でも特定の二次イオンを検出することが可能である。従って、検出原理上、イオン化率の高い元素ほどＥＰＤの感度が高くなり、二次イオンの検出が容易となる。相対感度係数（ＲＳＦ）は、イオン化率と逆相関にあり、相対感度係数（ＲＳＦ）が小さいほど、イオン化率が高くなることが知られている。
【００５１】
ハードマスク層４２を露出する工程においては、ハードマスク層４２の上部が露出するまでは、酸化シリコン（ＳｉＯ２）が主としてＳＩＭＳプロファイル上で検出される。また、酸素元素（Ｏ）も検出される。ＭＴＪ素子パターン（若しくはハードマスク層パターン）のメモリセルアレイ内での専有面積は、最大でも２０％程度である。従って、ＳＩＭＳを用いたＥＰＤにてハードマスク層が露出するのを検知しようとすると、シリコン（Ｓｉ）及び酸素元素（Ｏ）よりもＳＩＭＳでの検出感度が高い元素であることが要求される。このため、本実施形態では、保護膜４３上に高イオン化率膜４４を形成し、高イオン化率膜４４がエッチングされた際に放出される二次イオンをＳＩＭＳで検出する。
【００５２】
また、高イオン化率膜４４としては、ＩＢＥ法を用いた場合に、層間絶縁膜の材料である酸化シリコン（ＳｉＯ２）とのエッチング選択比が１より大きく取れるような硬質材料であることが好ましい。このような硬質材料としては、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯｘ）が挙げられる。これにより、層間絶縁膜２５のエッチバック工程において、ウェハ全面で高イオン化率膜４４の上部を露出することが可能となる。
【００５３】
続いて、図１７に示すように、ウェットエッチング法又はドライエッチング法を用いて、高イオン化率膜４４の露出した部分を除去する。高イオン化率膜４４として、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化マグネシウム（ＭｇＯ）、酸化リチウム（ＬｉＯ）、酸化ベリリウム（ＢｅＯ）、酸化ストロンチウム（ＳｒＯ）などを用いた場合は、アルカリ性の溶液を用いたウェットエッチングによって高イオン化率膜４４を除去できる。その他の酸化物、窒化物に対してもＨＦ系の溶液を用いたウェットエッチングによって高イオン化率膜４４を除去できる。さらに、高イオン化率膜４４は、塩素系ガス或いはフッ素系ガスを用いたドライエッチング（ＲＩＥ）によっても除去可能である。
【００５４】
高イオン化率膜４４の露出した部分を除去した後は、保護膜４３が露出する。保護膜４３としては窒化シリコン（ＳｉＮ）が用いられる。続いて、図１８に示すように、ＩＢＥ法を用いて、保護膜４３の露出した部分を除去する。ＩＢＥ法でのイオン入射角は、３０〜６０度が好ましい。高イオン化率膜４４が硬質である場合には、高イオン化率膜４４よりもＭＴＪ素子側にある保護膜４３がＩＢＥ工程から守られるために、急激な保護膜４３の後退が抑制され、ＭＴＪ素子４１の上部が露出されるのを防ぐことができ、ハードマスク層４２のみを露出することが可能となる。
【００５５】
続いて、図１９に示すように、ハードマスク層４２上に、上部電極４５を形成する。上部電極４５の材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）などが用いられる。その後、図３に示すように、上部電極４５上にはビアプラグ（Ｖ１）２２が形成され、上部電極４５が上部に形成されるメタル配線と電気的に接続される。
【００５６】
（効果）
以上詳述したように本実施形態では、ＭＲＡＭ（磁気メモリ）の製造方法において、ＭＴＪ素子（磁気記憶素子）４１及びハードマスク層４２を覆う保護膜４３を形成した後、保護膜４３を覆う高イオン化率膜４４を形成し、高イオン化率膜４４上に層間絶縁膜２５を形成する。続いて、ＳＩＭＳを用いたＩＢＥ法によって層間絶縁膜２５をエッチバックし、高イオン化率膜４４を露出させるようにしている。
【００５７】
従って本実施形態によれば、ＭＴＪ素子４１を層間絶縁膜２５から露出させずに、ハードマスク層４２を露出させることができる。すなわち、ハードマスク層４２の露出工程を制御性よく実現できる。これにより、ＩＢＥ法によるＭＴＪ素子４１へのダメージを防ぐことができ、ＭＴＪ素子の磁気特性が劣化するのを防ぐことができる。
【００５８】
また、層間絶縁膜２５に用いられる元素であるシリコン（Ｓｉ）よりも低い相対感度係数ＲＳＦを有する元素の酸化物、窒化物、又は酸窒化物からなる絶縁体材料を、高イオン化率膜４４として用いている。これにより、ＳＩＭＳの終点検出ＥＰＤの制度が向上するため、高イオン化率膜４４の露出工程を制御性良く行うことができる。
【００５９】
また、層間絶縁膜２５の材料である酸化シリコン（ＳｉＯ２）とのエッチング選択比が１より大きく取れるような硬質材料を、高イオン化率膜４４として用いている。これにより、層間絶縁膜２５のエッチバック工程において、ウェハ全面で高イオン化率膜４４の上部を露出することが可能となる。
【００６０】
なお、本実施形態では、ＭＴＪ素子４１の周囲に高イオン化率膜４４が残ることになる。この高イオン化率膜４４の存在により、ＭＴＪ素子４１の耐圧が向上し、さらに、ＭＴＪ素子４１の特性劣化につながる酸素などがＭＴＪ素子４１に入るのを抑制することができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１１…半導体基板、１２…素子分離絶縁層、１３…選択トランジスタ、１４…ソース領域、１５…ドレイン領域、１６…ゲート絶縁膜、１７…ゲート電極、１８…キャップ層、１９，２５，２７，２９，３１，３３…層間絶縁膜、２０，２３…コンタクトプラグ、２１…ＭＴＪ素子部、２２，２４…ビアプラグ、２６，２８，３０，３２…絶縁膜、４０…下部電極、４１…ＭＴＪ素子、４２…ハードマスク層、４３…保護膜、４４…高イオン化率膜、４５…上部電極、４６…保護膜、５０…下地層、５１…記憶層、５２…トンネルバリア層、５３…参照層、５４…スペーサ層、５５…シフト調整層、５６…キャップ層、６０…レジスト層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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