(57)【要約】【課題】活性領域上にコンタクトプラグを形成する際の位置合わせマージンを大きくして、コンタクトプラグの位置合わせ不良による不良品の発生を抑制する。半導体装置の歩留まりを向上させる。【解決手段】凸部と、凸部の上面及び側面を覆うように設けられた凹部と、ゲート絶縁膜を介して凸部と対向するように設けられたゲート電極と、凸部内においてゲート電極を挟むように設けられた１対の拡散層と、拡散層に接するように凹部上に設けられたコンタクトプラグと、を有する半導体装置。【選択図】図１４
2013143423.tif 000002
【特許請求の範囲】
【請求項１】
凸部と、
前記凸部の上面及び側面を覆うように設けられた凹部と、
ゲート絶縁膜を介して、前記凸部と対向するように設けられたゲート電極と、
前記凸部及び凹部内において、前記ゲート電極を挟むように設けられた１対の拡散層と、
前記拡散層に電気的に接続されるように、前記凹部上に設けられたコンタクトプラグと、
を有する半導体装置。
【請求項２】
メモリセル領域に、前記凸部及び凹部を区画するように前記凸部及び凹部の周囲に設けられた第１のトレンチの内壁面上に設けられた第１の絶縁膜と、前記第１のトレンチ内を埋め込むように前記第１の絶縁膜上に設けられた第２の絶縁膜と、を有する第１の素子分離領域を備え、
前記第１の絶縁膜の上面は、前記凹部の下面と接する請求項１に記載の半導体装置。
【請求項３】
周辺回路領域に更に、第２のトレンチの内壁面上に設けられた前記第１の絶縁膜と、前記第２のトレンチ内を埋め込むように前記第１の絶縁膜上に順に設けられた前記第２の絶縁膜と、第３の絶縁膜と、を有する第２の素子分離領域を備える請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、窒化シリコン膜である請求項２又は３に記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、酸窒化シリコン膜である請求項２〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記凸部内に埋設された埋め込みゲート電極であり、
一方の前記拡散層に電気的に接続されるように前記コンタクトプラグが設けられ、
前記コンタクトプラグに接続されたキャパシタと、
他方の前記拡散層に電気的に接続されるように設けられたビット線と、
を有する請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
上部の幅が下部の幅よりも大きく、上部と下部の幅が不連続的に変化する段差を有する第1の領域と、
ゲート絶縁膜を介して、前記第1の領域と対向するように設けられたゲート電極と、
前記第1の領域内において、前記ゲート電極を挟むように設けられた１対の拡散層と、
前記拡散層に接するように、前記上部上に設けられたコンタクトプラグと、
を有する半導体装置。
【請求項８】
半導体基板内に第１のトレンチを形成することにより、前記第１のトレンチで区画された凸部を形成する工程と、
前記凸部の上面及び側面を覆うように凹部を形成する工程と、
を有する半導体装置の製造方法。
【請求項９】
前記凹部を形成する工程は、
メモリセル領域内の前記第１のトレンチの内壁上に第１の絶縁膜を形成する工程と、
前記第１のトレンチを埋め込むと共に前記半導体基板の上面よりも第２の絶縁膜の上面が高くなるように、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上面よりも導電膜の上面が低くなるように、前記凸部上に導電膜を形成することにより前記凹部を形成する工程と、
を有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記凸部を形成する工程では更に、周辺回路領域に第２のトレンチを形成し、
前記第１の絶縁膜を形成する工程では更に、前記第２のトレンチの内壁上に前記第１の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程では更に、前記第２のトレンチ内の前記第１の絶縁膜上に前記第２の絶縁膜を形成し、
前記第２の絶縁膜を形成する工程の後に更に、前記第２のトレンチを埋め込むように前記第２の絶縁膜上に第３の絶縁膜を形成する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の絶縁膜は、窒化シリコン膜である請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜は、酸窒化シリコン膜である請求項９〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記凹部を形成する工程の後に更に、
ゲート絶縁膜を介して、前記凸部と対向するようにゲート電極を形成する工程と、
前記凸部及び凹部内において、前記ゲート電極を挟むように１対の拡散層を形成する工程と、
前記拡散層と電気的に接続されるように前記凹部上にコンタクトプラグを形成する工程と、
を有する請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極を形成する工程では、
前記凸部内に埋設されるように埋め込みゲート電極を形成し、
前記コンタクトプラグを形成する工程では、
一方の前記拡散層と電気的に接続されるように前記コンタクトプラグを設け、
更に、
前記コンタクトプラグに接続されるようにキャパシタを形成する工程と、
他方の前記拡散層と電気的に接続されるようにビット線を形成する工程と、
を有する請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
大容量メモリを代表する半導体メモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。このＤＲＡＭのメモリ容量は近年、増大する傾向にあり、これに伴ってＤＲＡＭのメモリセルの集積度を向上させる必要性が生じている。
【０００３】
ＤＲＡＭの高集積化を実現するためには、メモリセルトランジスタの微細化が最も有効な手段である。加工寸法（Ｆ）を微細化することで、メモリセルトランジスタを小さくすることができ、集積度は向上する。これに加えてセル方式を変更してセルサイズを縮小することも重要である。セルサイズの縮小化に有効なセル方式として、スネーク形状にセルを配置した方式が提案されている。図１５に示すように、このセル方式では複数の活性領域ＡＲ１とＡＲ２から構成され、活性領域ＡＲ１及びＡＲ２は素子分離領域３０によって囲まれている。活性領域ＡＲ１は、Ｘ方向から約３０°右下がりに傾斜したＸ2方向に延在し、Ｙ方向に等ピッチで配置されている。また、活性領域ＡＲ２は、Ｘ方向から約３０°右上がりに傾斜したＸ1方向に延在し、Ｙ方向に等ピッチで配置されている。ＡＲ１とＡＲ２は、Ｘ方向に交互に等ピッチで配置された構成となっている。各活性領域ＡＲ１及びＡＲ２内及びこれらの活性領域の上方には、セルトランジスタや容量コンタクトプラグ、キャパシタ（何れも図示していない）が形成され、メモリセルを構成している。
【０００４】
しかしながら、スネーク形状のセルを配置したセル方式では、活性領域を形成する際に、ＡｒＦレーザを用いたリソグラフィー工程とドライエッチング工程を複数回、実施しなければならず、複雑な工程となっていた。このため、ＤＲＡＭの微細化の進展に伴い、スネーク形状の活性領域を高精度で形成することが困難になってきた。
【０００５】
そこで、微細化の観点からは、複数の活性領域が同じ方向に延在するストレート形状の活性領域を配置したセル方式が有望視されている。このセル方式では、各活性領域は同じ方向に延在しており、活性領域の形状がスネーク方式と比べて比較的、単純であるため、簡易な工程での形成を期待できる。
【０００６】
特許文献１（特開２０１１−１５９７６０号公報）及び特許文献２（特開２００９−２１２３６９号公報）には、ストレート形状の活性領域が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１５９７６０号公報
【特許文献２】特開２００９−２１２３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ストレート形状の活性領域を用いたセル方式を採用すると、微細化の進展に伴い活性領域の幅も小さくなってきた。このため、活性領域上に、容量コンタクトプラグ等のコンタクトプラグを形成する際の位置合わせマージンが小さくなり、コンタクトプラグの位置合わせが困難になってきた。
【課題を解決するための手段】
【０００９】
一実施形態は、
凸部と、
前記凸部の上面及び側面を覆うように設けられた凹部と、
ゲート絶縁膜を介して、前記凸部と対向するように設けられたゲート電極と、
前記凸部及び凹部内において、前記ゲート電極を挟むように設けられた１対の拡散層と、
前記拡散層に電気的に接続されるように、前記凹部上に設けられたコンタクトプラグと、
を有する半導体装置に関する。
【００１０】
他の実施形態は、
上部の幅が下部の幅よりも大きく、上部と下部の幅が不連続的に変化する段差を有する第1の領域と、
ゲート絶縁膜を介して、前記第1の領域と対向するように設けられたゲート電極と、
前記第1の領域内において、前記ゲート電極を挟むように設けられた１対の拡散層と、
前記拡散層に接するように、前記上部上に設けられたコンタクトプラグと、
を有する半導体装置に関する。
【００１１】
他の実施形態は、
半導体基板内に第１のトレンチを形成することにより、前記第１のトレンチで区画された凸部を形成する工程と、
前記凸部の上面及び側面を覆うように凹部を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
活性領域上にコンタクトプラグを形成する際の位置合わせマージンを大きくして、コンタクトプラグの位置合わせ不良による不良品の発生を抑制する。この結果、半導体装置の歩留まりを向上させる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図９】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を説明する図である。
【図１５】第２実施例の半導体装置を説明する図である。
【図１６】スネーク形状の活性領域を有するセル方式を説明する図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好ましい実施例による半導体デバイスについて、ＤＲＡＭ［Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ］を一例として、添付図面を参照しながら詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１５】
（実施例１）
図１４は、本実施例の半導体装置を表す図であり、半導体装置のメモリセル領域の一部の平面図、Ｂ図及びＣ図はそれぞれ、Ａ図のＢ−Ｂ’断面及びＣ−Ｃ’断面を表す図、Ｄ図は１つの活性領域１を上方から見た図であり点線部分は活性領域の凸部（下部）１ａを透視図として表している。なお、図１４Ａでは、活性領域１、ビット線１１、ゲート電極５の位置関係を明確にするために、キャパシタＣａｐ、層間絶縁膜７など一部の構造を省略している。後述する図１３Ａについても同様である。また、図１４Ｃでは活性領域１及び第１の素子分離領域３のみを示し、その他の構造は省略している。なお、以下の説明において、活性領域１の幅Ｘ1及びＸ2とは、平面視において活性領域１の短辺方向（ゲート電極５の延在方向）の幅を表し、この方向は活性領域１の延在方向Ｘ’と垂直の関係にはない。
【００１６】
図１４に示すように、本実施例の半導体装置は、単結晶のシリコン半導体基板２０上で、Ｘ’方向に延在し、Ｙ方向に等ピッチで配置された複数の活性領域１を有する。各活性領域１は、シリコン半導体基板２０からなる凸部（下部）１ａと、凸部１ａの上面及び側面を連続して覆うように設けられた凹部（上部）１ｂとを有する。図１４Ｃに示すように、凹部（上部）１ｂは、凹形状を逆さにした形状となっており、凹形状の窪み部分に凸部（下部）１ａの先端が接する構造となっている。凹部（上部）１ｂは、例えば、ｎ型不純物を含有する単結晶シリコン膜（導電膜）から構成されている。凹部１ｂは、後述の製造方法で説明するように、単結晶の半導体基板２０上に形成された非晶質シリコン膜を熱処理することによって生じる、半導体基板２０の単結晶表面を種とする固相エピタキシャル成長法により単結晶シリコン膜に変換している。凹部１ｂは、単結晶シリコン膜に限るものではなく、多結晶シリコン膜で構成されても良い。また、凸部１ａの頂部には不純物拡散層２２が設けられている。図１４Ｂ〜Ｄに示すように、凹部（上部）１ｂの幅Ｘ2は凸部（下部）１ａの幅Ｘ1よりも大きく、凹部１ｂは凸部１ａの側面１ｅから側方に突出するように設けられている。また、凹部１ｂの幅Ｘ2から凸部１ａの幅Ｘ1まで不連続的にその幅が変化しているため、凹部１ｂの外側面１ｆと凸部１ａの側面１ｅとの間には凹部１ｂの下面１ｄからなる段差１ｃが生じている。
【００１７】
各活性領域１の周りには第１の素子分離領域３が設けられており、第１の素子分離領域３によって各活性領域１は規定されている。第１の素子分離領域３は、第１の素子分離領域用の第１のトレンチ２６ａの内面を覆うように設けられた窒化シリコン膜（第１の絶縁膜）３ａと、窒化シリコン膜３ａで構成されるトレンチ２６ａ内の凹部に埋め込まれた酸窒化シリコン膜（第２の絶縁膜）３ｂとから構成されている。窒化シリコン膜３ａの上面は凸部１ａの側面１ｅよりも側方に突出した凹部１ｂの下面と接している（図１４Ｂ及びＣに、窒化シリコン膜３ａの上面及び凹部１ｂの下面を面１ｄとして示す）。窒化シリコン膜３ａの一側面は凸部１ａの側面１ｅと接している（図１４Ｂ及びＣに、窒化シリコン膜３ａの側面及び凸部１ａの側面を面１ｅとして示す）。このため、上記の凹部（上部）１ｂの幅Ｘ2、凸部（下部）１ａの幅Ｘ1、及び窒化シリコン膜３ａの膜厚Ｔ1の関係は、Ｘ2＝Ｘ1＋２×Ｔ1となる。また、酸窒化シリコン膜３ｂは、トレンチ２６ａを埋め込むように窒化シリコン膜３ａ上に設けられており、窒化シリコン膜３ａの他の側面に接すると共に凹部１ｂの外側面１ｆの一部と接している。窒化シリコン膜３ａの他の側面と凹部１ｂの外側面１ｆとは面一となっている。
【００１８】
図１４Ａの平面図を参照すると、Ｘ方向に延在する複数のビット線１１と、Ｘ方向に垂直に交差するＹ方向に延在するワード線となる複数の埋め込みゲート電極５が配置されている。各々の活性領域１の凸部１ａ及び凹部１ｂには、Ｙ方向に延在する２本の埋め込みゲート電極５が、凸部１ａ及び凹部１ｂ内に埋め込まれることにより活性領域１に交差して配置されている。２本の埋め込みゲート電極５の間に位置する活性領域１の部分にはビット線１１に接続されるビット線拡散層２２ａが形成されている。また、活性領域１の両端に位置し、埋め込みゲート電極５と第１の素子分離領域３の間に位置する活性領域１の部分には、キャパシタＣａｐの下部電極１４に接続されるキャパシタ拡散層２２ｂがそれぞれ形成されている。Ｙ方向に延在する埋め込みゲート電極５は、Ｙ方向に配置された複数の活性領域１と、複数の活性領域１の間に配置された第１の素子分離領域３に跨って形成されている。また、Ｘ方向に延在する複数のビット線１１の各々は、Ｘ方向に配置された複数の活性領域１のビット線拡散層２２ａを結ぶ直線上に形成されている。本実施例では、ビット線拡散層２２ａおよびキャパシタ拡散層２２ｂは、ｎ型不純物を含有する拡散層で構成される。
【００１９】
図１４Ｂに示すように、個々の活性領域１には２つのセルトランジスタＴｒ１およびＴｒ２が形成されている。いずれも埋め込みゲート型のリセスチャネルＭＯＳトランジスタで構成されている。セルトランジスタＴｒ１は、シリコン基板２０と、埋め込みゲート電極５と、埋め込みゲート電極５を挟んで両側に位置する凹部１ｂおよびキャパシタ拡散層２２ｂと、中央の凹部１ｂおよびビット線拡散層２２ａと、ゲート絶縁膜４とで構成されている。便宜上、凹部１ｂとその下のキャパシタ拡散層２２ｂとはドレイン領域であり、凹部１ｂとその下のビット線拡散層２２ａとはソース領域となる。バイアス印加状態が逆転すれば各々の領域は入れ替わることとなる。セルトランジスタＴｒ２もＴｒ１と同様に、シリコン基板２０と、埋め込みゲート電極５と、埋め込みゲート電極５を挟んで両側に位置する凹部１ｂおよびビット線拡散層２２ａと、凹部１ｂおよびキャパシタ拡散層２２ｂと、ゲート絶縁膜４とで構成されている。便宜上、凹部１ｂとその下のビット線拡散層２２ａとはソース領域となり、凹部１ｂとその下のキャパシタ拡散層２２ｂとはドレイン領域となる。凹部１ｂとビット線拡散層２２ａとで構成されるソース領域は２つのセルトランジスタＴｒ１及びＴｒ２に共有される構成となっている。セルトランジスタＴｒ１及びＴｒ２の各々のチャネル領域は、キャパシタ拡散層２２ｂからビット線拡散層２２ａに向かうゲートトレンチ２３の両側壁部分および底面部分（ゲート絶縁膜４と接するシリコン半導体基板２０の表面）に形成される。
【００２０】
図１４Ｂの断面図を参照すると、ｐ型単結晶シリコン半導体基板（以下、「基板」と記す）２０の表面側に形成された第１の素子分離領域３により活性領域１が区画されている。各々の活性領域１には２つのゲートトレンチ２３が形成されている。各々のゲートトレンチ２３の内面にはゲート絶縁膜４が形成されている。さらに、ゲート絶縁膜４に接してゲートトレンチ２３の底部を埋設するように、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層膜からなり、ワード線となる埋め込みゲート電極５が形成されている（図１４中には、窒化チタンとタングステンの境界を示していない。他の図面においても同様である）。埋め込みゲート電極５の上面に接して窒化シリコン膜からなるキャップ絶縁膜６が形成されている。
【００２１】
各々のゲートトレンチ２３と第１の素子分離領域３の間の基板２０の表面にはドレイン領域の一部となるキャパシタ拡散層２２ｂが形成されている。キャパシタ拡散層２２ｂの底面は、基板２０の上面に対して埋め込みゲート電極５の上面より浅い位置となっているが、埋め込みゲート電極５の上面と同じ位置まで近接してもかまわない。埋め込みゲート電極５の上面より深い位置になるとゲート絶縁膜４のリーク電流が増加する懸念があるので好ましくない。
【００２２】
ビット線拡散層２２ａの上方には、ビット線１１が形成されている。ビット線１１は、第１層間絶縁膜７ａの開口部１１ａに埋設されたビット線コンタクトプラグ１１ｂの上面に接続され、ビット線コンタクトプラグ１１ｂと、ビット線コンタクトプラグ１１ｂの下面に接続された凹部１ｂと、を介してビット線拡散層２２ａに接続されている。ビット線コンタクトプラグ１１ｂはｎ型不純物を含有する多結晶シリコン膜で構成され、ビット線１１は金属膜で構成されている。ビット線コンタクトプラグ１１ｂは第１層間絶縁膜７ａの開口部１１ａ内に埋設されており、第１層間絶縁膜７ａの上面においてＸ方向に延在するビット線１１は金属膜のみで構成されている。金属膜としては、タングステン膜、金属窒化膜、金属シリサイド膜を適宜、積層して用いることができる。例えば、下層から順にチタンシリサイド膜、窒化チタン膜、タングステンシリサイド膜、タングステン膜で構成することができる。ビット線１１上には、窒化シリコン膜からなるカバー絶縁膜１０が形成されている。
【００２３】
第１層間絶縁膜７ａ上には、第２層間絶縁膜７が形成されている。第２層間絶縁膜７および第１層間絶縁膜７ａを貫通して、キャパシタ拡散層２２ｂ上の凹部１ｂを露出させるように容量コンタクトホール２４が形成されている。容量コンタクトホール２４の内壁側面上には窒化シリコン膜からなるサイドウォール絶縁膜８が設けられ、容量コンタクトホール２４内を埋め込むようにＤＯＰＯＳ（ＤＯｐｅｄ  ＰＯｌｙＳｉｌｉｃｏｎ）膜からなる容量コンタクトプラグ９が形成されている。第２層間絶縁膜７上には、容量コンタクトプラグ９に接するようにタングステン等の導電膜からなるコンタクトパッド１２が設けられている。第２層間絶縁膜７上には窒化シリコン膜１３が設けられおり、コンタクトパッド１２に接するように下部電極１４が形成されている。下部電極１４の倒壊を防止する目的で、下部電極１４上部の外壁側面に接するようにサポート膜１７が設けられている。下部電極１４の内壁面及び外壁側面上には順に、容量絶縁膜１５及び上部電極１６が設けられている。下部電極１４、容量絶縁膜１５及び上部電極１６はキャパシタＣａｐを構成している。上部電極１６上には図示しない層間絶縁膜が形成され、図示しないコンタクトプラグが形成されている。コンタクトプラグに接続して上部配線（図示せず）が形成されている。
【００２４】
本実施例の半導体装置は、凹部（上部）１ｂの幅Ｘ2が、凸部（下部）１ａの幅Ｘ1よりも大きくなっている。このため、ＤＲＡＭの微細化を進め、凸部（下部）の幅Ｘ1が小さくなった場合であっても、活性領域１上に容量コンタクトプラグを形成する際の位置合わせマージンを大きくとることができ、容量コンタクトプラグの位置合わせ不良を減らすことができる。また、凹部（上部）１ｂの幅Ｘ2、凸部（下部）１ａの幅Ｘ1、及び窒化シリコン膜３ａの膜厚Ｔ1の関係は、Ｘ2＝Ｘ1＋２×Ｔ1となる。窒化シリコン膜３ａはＣＶＤ法やＡＬＤ法などの成膜法を用いて形成されるので、膜厚を高精度で制御することができる。したがって、窒化シリコン膜３ａの膜厚Ｔ1を調節することによって、凹部１ｂ（活性領域１の上面）を所望の幅とすることができる。後述するように、凹部（上部）１ｂは平面視で、凸部１ａを挟む酸窒化シリコン膜３ｂ間に自己整合的に形成されるため、ＤＲＡＭの微細化を図った場合であっても、リソグラフィー工程の露光精度等の制約を受けない。このため、微細化に十分に対応した半導体装置とすることができる。また、容量コンタクトプラグ９の位置合わせ不良を減らして、半導体装置の歩留まりを向上させることができる。
【００２５】
なお、上記の半導体装置の構成では、凹部１ｂを活性領域１の一部として説明したが、コンタクトプラグの一部として捉えることもできる。すなわち、容量コンタクトプラグは、凸部１ａのキャパシタ拡散層２２ｂ上に位置する凹部１ｂからなる容量第１コンタクトプラグと、第１層間絶縁膜７ａ及び第２層間絶縁膜７を貫通する容量コンタクトホール２４内に埋設され容量第１コンタクトプラグの上面に接続される容量コンタクトプラグ９からなる容量第２コンタクトプラグと、で構成されている。同様に、ビット線コンタクトプラグは、凸部１ａのビット線拡散層２２ａ上に位置する凹部１ｂからなるビット線第１コンタクトプラグと、第１層間絶縁膜７ａを貫通する開口部１１ａ内に埋設されビット線第１コンタクトプラグの上面に接続されるビット線コンタクトプラグ１１ｂからなるビット線第２コンタクトプラグと、で構成されている。
【００２６】
以下に、図１〜図１４を用いて、本実施例の半導体装置の製造方法について説明する。図１〜１１において、Ａ図はメモリセル領域の一部の平面図、Ｂ図はＡ図のＡ−Ａ’方向の断面図、Ｃ図は周辺回路領域の第２の素子分離領域３０又はそれに対応する構造の幅方向の断面図を表す。図１２Ａ及び１２Ｂは、メモリセル領域の一部の平面図を表す。図１３Ａはメモリセル領域の一部の平面図、図１３Ｂは図１３ＡのＢ−Ｂ’方向の断面図を表す。
【００２７】
図１に示すように、基板２０の主面を熱酸化することによって、厚さが３ｎｍのパッド酸化膜２５を形成する。次に、公知のリソグラフィー技術とドライエッチング技術を用いて、基板２０のメモリセル領域内に第１のトレンチとしてＸ方向およびＹ方向の幅Ｘ3が各々３０ｎｍのトレンチ２６ａと、周辺回路領域に第２のトレンチとして幅Ｘ4が例えば６０ｎｍのトレンチ２６ｂを形成する。ここでは、第１および第２のトレンチの深さを２５０ｎｍとする。これによって、メモリセル領域には、トレンチ２６ａによって区画されたＹ方向の幅Ｘ1が３０ｎｍとなる島状の活性領域１の凸部（下部）１ａが形成される。凸部１ａは、Ｙ方向およびＸ'方向に各々等ピッチ間隔で規則的に配置されている。
【００２８】
図２に示すように、ＣＶＤ法によって、基板２０上の全面に厚さ１０ｎｍの窒化シリコン膜（Ｓｉ3Ｎ4）（第１の絶縁膜）３ａを形成する。これにより、Ｙ方向の幅Ｘ3が３０ｎｍのトレンチ２６ａの内面を覆うように厚さ１０ｎｍの窒化シリコン膜３ａが形成されるので、トレンチ２６ａの中央にはＹ方向の幅が１０ｎｍの凹部が形成される。次に、ＣＶＤ法によって、基板２０上の全面に厚さ１０ｎｍの酸窒化シリコン膜（ＳｉＯＮ）（第２の絶縁膜）３ｂを形成する。ここでは、酸窒化シリコン膜を構成するＯ／Ｎ原子数比が０．７〜１．５の範囲、好ましくは０．９〜１．１の範囲となる組成のＳｉＯＮ膜を形成する。ＳｉＯＮ膜の形成には、原料ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）と一酸化二窒素（Ｎ2Ｏ）を用い、６５０〜８００℃の温度範囲を用いるＣＶＤ法において、アンモニアと一酸化二窒素の供給量を制御することにより上記組成の酸窒化シリコン膜３ｂを得ることができる。これにより、トレンチ２６ａの中央に形成されたＹ方向の幅が１０ｎｍの凹部は酸窒化シリコン膜３ｂによって埋設される。結果的に、Ｙ方向の幅Ｘ3を３０ｎｍで形成したトレンチ２６ａは、窒化シリコン膜３ａと酸窒化シリコン膜３ｂによって埋設される。一方、トレンチ２６ｂは幅Ｘ4が６０ｎｍとなるように形成したため、窒化シリコン膜３ａと酸窒化シリコン膜３ｂによって完全に埋設されずに、その内部に空洞が残る。
【００２９】
図３に示すように、回転塗布法を用いて、トレンチ２６ｂ内に残存している空洞を埋設するように基板２０上の全面にＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜（第３の絶縁膜）２７を形成する。これにより、トレンチ２６ｂ内も、ＳＯＤ膜２７で埋設される。ＳＯＤ膜２７を形成した後、酸化性雰囲気中で熱処理し、膜を緻密化する。
【００３０】
図４に示すように、酸窒化シリコン膜３ｂをストッパに用いて、ＳＯＤ膜２７に対してＣＭＰ処理を行うことにより、周辺回路領域のＳＯＤ膜２７を平坦化する。
【００３１】
図５に示すように、ＣＶＤ法により、基板２０上の全面にポリシリコン膜２８を形成した後、公知のリソグラフィー技術とドライエッチング技術を用いてメモリセル領域に形成されているポリシリコン膜２８を除去し、周辺回路領域にのみ残留させる。次に、周辺回路領域に形成されているポリシリコン膜２８をマスクに用いたエッチバックにより、メモリセル領域に窒化シリコン膜３ａの上面を露出させるまで酸窒化シリコン膜３ｂの上面を下方に後退させる。これにより、メモリセル領域においては、窒化シリコン膜３ａの上面と酸窒化シリコン膜３ｂの上面３ｃとが面一の状態となる。
【００３２】
図６に示すように、ポリシリコン膜２８をマスクに用い、薬液としてリン酸を用いたウェットエッチングにより、メモリセル領域に露出している窒化シリコン膜３ａの一部を除去して、その上面が基板２０の上面２０ａよりも低い位置となるまで下方に後退させる。例えば、基板２０の上面２０ａよりも５〜２０ｎｍ低い位置とする。リン酸を用いるウェットエッチングでは、窒化シリコン膜はエッチングされるが、酸化シリコン膜はエッチングされない特性を有する。リン酸による窒化シリコン膜３ａのエッチングでは、酸窒化シリコン膜３ｂもエッチングが進行する。しかし、前述のように、酸窒化シリコン膜３ｂは、膜中のＯ／Ｎ原子数比を０．７〜１．５の範囲で形成しているので、窒化シリコン膜３ａのエッチング速度に対して酸窒化シリコン膜３ｂのエッチング速度を１／１０程度に低減することができ、酸窒化シリコン膜３ｂを残存させることができる。
【００３３】
次に、図７に示すように、ポリシリコン膜２８をマスクに用い、薬液としてフッ化水素酸（ＨＦ）溶液を用いたウェットエッチングにより、メモリセル領域のパッド酸化膜２５を除去する。ＨＦ溶液を用いるウェットエッチングでは、リン酸の場合とは逆に、酸化シリコン膜はエッチングされるが、窒化シリコン膜はエッチングされない特性を有する。ＨＦ溶液によるパッド酸化膜２５のエッチングでは、酸窒化シリコン膜３ｂもエッチングが進行する。しかし、前述のように、酸窒化シリコン膜３ｂは、膜中のＯ／Ｎ原子数比を０．７〜１．５の範囲で形成しているので、パッド酸化膜２５のエッチング速度に対して酸窒化シリコン膜３ｂのエッチング速度を１／１０程度に低減することができ、酸窒化シリコン膜３ｂを残存させることができる。また、パッド酸化膜２５の厚さは３ｎｍであり、エッチングされたとしても量はわずかであり問題とならない。
【００３４】
図８に示すように、基板２０上の全面に、厚さが例えば４０ｎｍのＮ型の不純物を含有する非晶質シリコン膜２９を形成する。非晶質シリコン膜２９は、例えばモノシラン（ＳｉＨ4）とホスフィン（ＰＨ3）を原料ガスとして用い、温度５３０℃で成膜する。これによりリンを含有する非晶質状態のシリコン膜２９が形成される。
【００３５】
図９に示すように、窒化シリコン膜３ａをストッパに用いたＣＭＰ処理により、非晶質シリコン膜２９の一部を除去する。この際、周辺回路領域に設けたポリシリコン膜２８、非晶質シリコン膜２９及び窒化シリコン膜３ａ上に形成されている酸窒化シリコン膜３ｂは除去される。メモリセル領域では、このＣＭＰ処理により、非晶質シリコン膜２９は酸窒化シリコン膜３ｂで分離され、各々の島状活性領域１ａに対応して独立した凹部（上部）１ｂが形成される。凹部（上部）１ｂは、凸部（下部）１ａの上面及び側面の一部を連続して覆うように設けられる。凹部（上部）１ｂは凹構造を逆さにした形状を有しており、逆さ凹構造の窪み部分に凸部（下部）１ａの先端が接するように設けられている。次に、非酸化性雰囲気中で、例えば１０００℃、１０秒間熱処理する。この熱処理により、下地の単結晶シリコン基板２０を種とする上方および側方への固相エピタキシャル成長が生じ、非晶質シリコン膜２９はＮ型不純物を含有する単結晶のエピタキシャル成長シリコン膜に変換される。非晶質シリコン膜２９は多結晶シリコン膜に変換しても良い。この場合は熱処理温度を７００℃とすればよい。なお、この熱処理は、この段階で行なう必要はなく、図１１で、活性領域１内に不純物元素をイオン注入した後に合わせて行なっても良い。
【００３６】
図１０に示すように、ドライエッチング法により窒化シリコン膜３ａ及び酸窒化シリコン膜３ｂのエッチバックを行い、これらの膜の上面を後退させる。フッ素含有プラズマを用いたドライエッチング法を用いることにより窒化シリコン膜３ａ及び酸窒化シリコン膜３ｂを等速でエッチングすることができる。この時点では、凹部（上部）１ｂの構造は完成しているため、メモリセル領域において酸窒化シリコン膜３ｂの上面３ｃは、基板２０の上面２０ａと同程度の高さや、上面２０ａよりも低い位置となっても良い。この工程により、メモリセル領域では、窒化シリコン膜３ａ及び酸窒化シリコン膜３ｂからなる第１の素子分離領域３が完成する。
【００３７】
図１１に示すように、メモリセル領域にフォトレジストマスク（図示していない）を設けた後、基板２０、窒化シリコン膜３ａ、酸窒化シリコン膜３ｂ及びＳＯＤ膜２７の上面が面一となるように、パッド酸化膜２５、窒化シリコン膜３ａ、酸窒化シリコン膜３ｂ及びＳＯＤ膜２７のエッチバックを行う。これにより、周辺回路領域において、これらの膜からなる第２の素子分離領域３０が形成される。次に、フォトレジストマスクを除去した後、周辺回路領域にフォトレジスト（図示していない）を設ける。活性領域１内に不純物元素をイオン注入した後、１０００℃、１０秒の熱処理を行うことにより活性化させる。これにより、活性領域１内に拡散層２２を形成する。なお、拡散層２２の形成においては、拡散層２２の底面２２ｄが凹部の下面１ｄよりも深くなり、また、後述のゲート電極５の上面よりも浅くなるようにイオン注入の深さを制御する。なお、拡散層２２の形成は、図９の段階で行なっても良い。すなわち、図９の段階で非晶質シリコン膜２９を固相エピタキシャル成長させる前に、不純物のイオン注入を実施し、その後、１０００℃、１０秒間熱処理することにより、非晶質シリコン膜２９の固相エピタキシャル成長と、注入不純物の活性化を同時に行なって拡散層２２を形成しても良い。
【００３８】
次に、図１２Ａに示すように、リソグラフィ技術を利用して、メモリセル領域内に形成されるワード線領域を露出させるパターンを有するフォトレジストマスク（図示せず）を形成する。ワード線領域は複数の活性領域１と第１の素子分離領域３に跨ってＹ方向に延在するパターンとなる。ワード線領域は個々の活性領域１に対して２本形成される。ワード線領域のＸ方向の幅は３５ｎｍとしている。次いで、フォトレジストマスクを用いて基板２０をドライエッチングし、ワード線領域となる深さが１５０〜２００ｎｍのゲートトレンチ２３を形成する。ここではゲートトレンチ２３の最深部の深さを２００ｎｍとする。これにより、図１１の段階で形成された拡散層２２は、キャパシタに接続されるキャパシタ拡散層２２ｂと、ビット線に接続されるビット線拡散層２２ａに分断される。
【００３９】
次に、図１２Ｂに示すように、ゲートトレンチ２３の内面に厚さ５ｎｍの酸化シリコン膜からなるゲート絶縁膜４を熱酸化法により形成する。次いで、厚さ５ｎｍの窒化チタン（ＴｉＮ）をＣＶＤ法により形成し、さらに厚さ３０ｎｍのタングステン（Ｗ）をＣＶＤ法により形成する。ゲートトレンチ２３のＸ方向の幅は３５ｎｍとしているので、この段階でゲートトレンチ２３は、ＴｉＮとＷの積層膜で完全に埋設された状態となる。次いで、ＴｉＮとＷからなる積層膜をドライエッチング法によりエッチバックして、ゲートトレンチ２３内に埋設されたＴｉＮとＷからなる埋め込みゲート電極５を形成する。ゲートトレンチ２３の底部を埋設する埋め込みゲート電極５の上面は、ゲートトレンチ２３の最深部の深さに対して１／２〜４／５の範囲となるように形成する。ここでは３／５となる１２０ｎｍとする。ゲートトレンチ２３の最深部の深さを２００ｎｍとしているので、埋め込みゲート電極５の上面は、基板２０の上面から８０ｎｍ深い位置に形成されている。埋め込みゲート電極５はワード線を構成する。埋め込みゲート電極５を形成することにより、その上方には新たなゲートトレンチ２３が形成される。
【００４０】
次に、図１３に示すように、新たなゲートトレンチ２３を埋設するように全面に窒化シリコン膜からなるキャップ絶縁膜６をＣＶＤ法により形成する。この後、キャップ絶縁膜６をエッチバックして、その上面を凹部１ｂの上面と同じ高さまで後退させる。次に、全面に第１の層間絶縁膜７ａを形成する。その後、リソグラフィとドライエッチング法により、Ｙ方向の直線上に隣接するビット線拡散層２２ａの上に形成されている複数の凹部１ｂを一括で開口するラインの開口部１１ａを第１の層間絶縁膜７ａに形成する。
【００４１】
次に、基板２０の全面に厚さ４０ｎｍのｎ型不純物含有非晶質シリコン膜をＣＶＤ法により形成する。次に、ＣＭＰ法によりｎ型不純物含有非晶質シリコン膜を平坦化して開口部１１ａにｎ型不純物含有非晶質シリコン膜を埋設する。次に、７００℃、１０秒程度の熱処理を施して開口部１１ａに埋設されているｎ型不純物含有非晶質シリコン膜をｎ型不純物含有多結晶シリコン膜に変換する。次に、開口部１１ａに埋設されたｎ型不純物含有多結晶シリコン膜の上面および第１層間絶縁膜７ａの上面を含む基板２０の全面にチタンシリサイド、窒化チタン、タングステンシリサイド、タングステンを、順次に積層した金属層を形成する。
【００４２】
この後、金属層上に窒化シリコン膜からなるカバー絶縁膜１０を形成する。次に、Ｘ方向に延在するラインで開口するパターンを有するマスク（図示しない）を形成する。マスクを用いて上面が露出しているカバー絶縁膜１０をドライエッチングし、さらに連続して金属層および開口部１１ａ内に埋設されているｎ型不純物含有多結晶シリコン膜をドライエッチングする。これにより、ビット線拡散層２２ａ上には凹部１ｂを介して開口部１１ａに埋設されたｎ型不純物含有多結晶シリコン膜からなるビット線コンタクトプラグ１１ｂと、ビット線コンタクトプラグ１１ｂの上面に接続されると共に第１層間絶縁膜７ａ上でＸ方向に延在する金属層からなるビット線１１と、ビット線上面をカバーするカバー絶縁膜１０からなる配線構造が形成される。ビット線コンタクトプラグ１１ｂ及びビット線１１はカバー絶縁膜１０をマスクとして連続エッチングされる。したがって、ビット線コンタクトプラグ１１ｂのＹ方向に対向する二つの側面と、ビット線コンタクトプラグ１１ｂの上面に位置するビット線１１のＹ方向に対向する二つの側面は、各々面一の状態となっている。
【００４３】
次に、第１層間絶縁膜７ａおよびビット線配線構造上の全面に、塗布系絶縁膜としてＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜からなる第２層間絶縁膜７を形成する。カバー絶縁膜１０をストッパとして、第２層間絶縁膜７のＣＭＰ処理を行うことにより、第２層間絶縁膜７を平坦化する。第１層間絶縁膜７ａおよび第２層間絶縁膜７内に、公知のリソグラフィー技術とドライエッチング技術を利用して、キャパシタ拡散層２２ｂ上の凹部１ｂを露出させるように、容量コンタクトホール２４を形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことによって容量コンタクトホール２４の内壁側面上にサイドウォール絶縁膜８を形成する。容量コンタクトホール２４の内部を埋め込むように、基板２０上の全面にＤＯＰＯＳ（ＤＯｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）膜を形成した後、ＤＯＰＯＳ膜のエッチバックを行うことによって、容量コンタクトプラグ９を形成する。
【００４４】
図１４に示すように、第２層間絶縁膜７上にタングステン等の導電膜を形成した後、導電膜のパターニングを行うことによってコンタクトパッド１２を形成する。ＡＬＤ法により、コンタクトパッド１２を覆うように第２層間絶縁膜７上に窒化シリコン膜からなる第３層間絶縁膜１３を形成する。第３層間絶縁膜１３上に、ＣＶＤ法により、酸化シリコン膜からなる第４層間絶縁膜（図示していない）及び窒化シリコン膜からなるサポート膜１７を形成する。公知のリソグラフィー技術とドライエッチング技術を利用して、第４層間絶縁膜及びサポート膜１７内に、コンタクトパッド１２を露出させるようにキャパシタホール３２を形成する。ＣＶＤ法により、キャパシタホール３２の内壁を覆うように窒化チタンからなる導電膜を形成する。エッチバックによりサポート膜１７上の導電膜を除去し、キャパシタホール３２の内壁上にのみ導電膜を残留させることで下部電極１４を形成する。
【００４５】
公知のリソグラフィー技術とドライエッチング技術を利用して、サポート膜１７内に、後述するウェットエッチング用の開口を設ける。開口を設けたサポート膜１７をマスクに用い、エッチング液としてＨＦ水溶液を使用したウェットエッチングにより、第４層間絶縁膜を除去する。これにより、下部電極１４の外壁側面が露出する。ＡＬＤ法により全面に容量絶縁膜１５を形成する。容量絶縁膜１５としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体膜や、それらの積層膜を使用できる。次に、ＣＶＤ法により、窒化チタン膜からなる上部電極１６を形成する。上部電極１６としては、窒化チタン膜を形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極１４間の空洞部を充填し、さらにその上にタングステン（Ｗ）を成膜した積層構造としてもよい。これにより、下部電極１４、容量絶縁膜１５及び上部電極１６からなるキャパシタＣａｐが完成する。
【００４６】
次に、上部電極１６のパターニングのために、フォトレジスト膜を用いたマスクパターン（図示していない）を形成する。マスクパターンを用いたドライエッチングによって、周辺回路領域上の不要な膜（上部電極１６、容量絶縁膜１５、サポート膜１７）を除去する。エッチング後にフォトレジスト膜は除去する。基板２０上の全面に第５層間絶縁膜（図示していない）を形成した後、ＣＭＰによって第５層間絶縁膜を平坦化する。メモリセル領域及び周辺回路領域内に、コンタクトプラグや配線層（何れも図示していない）を形成する。
【００４７】
本実施例では、図８及び９の工程において、活性領域の凸部（下部）１ａの上面及び側面を覆うように凹部（上部）１ｂを形成する。このため、活性領域１の上面の幅は、当初の凸部（下部）１ａの幅Ｘ1から凹部（上部）１ｂ上面の幅Ｘ2にまで拡大している。このため、図１３の工程において、容量コンタクトホール２４を形成する際に、位置合わせマージンを大きくとることができる。この結果、容量コンタクトホール２４の位置合わせ不良による不良品の発生を防止して、歩留まりを向上させることができる。すなわち、容量コンタクトプラグ９と活性領域１との接触面積を拡大することにより、非導通を回避するとともに接触抵抗の低減を図ることができる。また、凹部（上部）１ｂは第１の素子分離領域３の完成後に形成するため、微細化にも十分に対応することができる。
【００４８】
また、本発明は容量コンタクトホール２４の形成時だけでなく、ビット線コンタクトホールの形成時にも位置合わせマージンを大きくとることができ、コンタクトホールの位置合わせ不良による不良品の発生を防止して、歩留まりを向上させることができる。
【００４９】
（実施例２）
実施例１では凸部１ａ上に凹部１ｂが形成されて上面の面積が拡大された活性領域１において、埋め込みゲートトランジスタＴｒ１およびＴｒ２のチャネル部がゲートトレンチ２３の両側面と底面の３面に各々、形成される構成のＤＲＡＭ半導体装置について説明した。本実施例では、同じ構成の活性領域１に形成する埋め込みゲートトランジスタの構成が異なる例について図１５を用いて説明する。
【００５０】
図１５Ｂに、実施例１の図１４Ｂに相当する本実施例の断面図を示す。埋め込みゲートトランジスタ以外の構成は図１４Ｂと同じであるので、説明は省略する。
【００５１】
実施例１の図１２において、Ｙ方向に延在するゲートトレンチ２３を形成した後、ゲートトレンチ２３の底部に露出する半導体基板２０の表面にリンや砒素などのｎ型不純物をイオン注入する。その後、１０００℃、１０秒の熱処理を施してゲートトレンチ２３の底面２３ｂ、２３ｅに接する底部拡散層２３ｇ、２３ｈを形成する。底部拡散層２３ｇの深さは、底面２３ｂから５〜２０ｎｍの範囲となるようにイオン注入の条件を制御する。底部拡散層２３ｈの深さも同じである。次に、実施例１と同じく、ゲート絶縁膜４の形成工程、埋め込みゲート電極５の形成工程、キャップ絶縁膜６の形成工程を実施する。
【００５２】
その後、図１５Ａに示すように、Ｙ方向に隣接するビット線拡散層２２ａ上の凹部１ｂをラインで一括開口するマスクパターン５０を形成する。次に、マスクパターン５０をマスクとしてリンをイオン注入する。この時、注入深さがゲートトレンチ２３の底面２３ｂおよび２３ｅと同一となるように制御する。実施例１の場合と同様に、ゲートトレンチの深さを２００ｎｍとした場合、深さ５０ｎｍ、および１５０ｎｍに投影飛程を有するエネルギー条件で２回注入して形成する。もしくは、５０ｎｍ、１１０ｎｍ、１７０ｎｍの投影飛程を有するエネルギー条件で３回注入を行なって形成しても良い。マスクパターン５０を除去した後、１０００℃、１０秒の熱処理を施して、ビット線拡散層２２ａを形成する。これにより、ビット線拡散層２２ａは、底部拡散層２３ｇおよび２３ｅと接続された状態となる。
【００５３】
図１５Ｂに示すように、活性領域１には二つの埋め込みゲート型ＭＯＳトランジスタＴｒ１およびＴｒ２が形成されている。Ｔｒ１は、ゲートトレンチ２３の内面に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に埋設形成された埋め込みゲート電極５と、凹部１ｂおよびキャパシタ拡散層２２ｂからなるドレイン領域と、凹部１ｂ、ビット線拡散層２２ａおよび底部拡散層２３ｇからなるソース領域と、で構成されている。底部拡散層２３ｇは、ビット線拡散層２２ａと接続されているので、ビット線拡散層２２ａがゲートトレンチ２３の底面まで延在した構成と等価になっている。したがって、本実施例のＴｒ１は、ゲートトレンチ２３を構成する側面２３ａ、２３ｃと底面２３ｂを有しているが、底部拡散層２３ｇに接する底面２３ｂとビット線拡散層２２ａに接する側面２３ｃとはチャネルとして機能しない。すなわち、素子分離領域３に対向し、拡散層に接していない側面２３ａのみがチャネルとして機能する。
【００５４】
Ｔｒ２についても同様の構成となっており、ゲートトレンチ２３の内面に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に埋設形成された埋め込みゲート電極５と、凹部１ｂおよびキャパシタ拡散層２２ｂからなるドレイン領域と、凹部１ｂ、ビット線拡散層２２ａおよび底部拡散層２３ｈからなるソース領域と、で構成されている。底部拡散層２３ｈは、ビット線拡散層２２ａと接続されているので、ビット線拡散層２２ａがゲートトレンチ２３の底面まで延在した構成と等価になっている。したがって、Ｔｒ２は、ゲートトレンチ２３を構成する側面２３ｄ、２３ｆと底面２３ｅを有しているが、底部拡散層２３ｈに接する底面２３ｅとビット線拡散層２２ａに接する側面２３ｄとはチャネルとして機能しない。すなわち、素子分離領域３に対向し、拡散層に接していない側面２３ｆのみがチャネルとして機能する。この場合、ビット線拡散層２２ａは、隣接する二つのゲートトレンチ２３の底部に位置する底部拡散層２３ｇと２３ｈとを接続する役割を果たしている。
【００５５】
本実施例の半導体装置によれば、実施例１と同様に、容量コンタクトプラグと活性領域との接触面積を拡大することにより、非導通を回避するとともに接触抵抗の低減を図ることができる。さらに、埋め込みゲート型のＭＯＳトランジスタのチャネル領域をゲートトレンチ２３の一側面にのみ形成してチャネル長を低減しているので、チャネル抵抗を低減してトランジスタのオン電流を増大できると共にサブスレッシュオールド係数（Ｓ係数）を低減して高速動作に有利なトランジスタを提供することができる。
【００５６】
なお、上記実施例１および２では、Ｘ方向およびＹ方向に分断された島状の活性領域を備えるメモリセルを対象として説明したが、これに限るものではなく、Ｙ方向にのみ素子分離絶縁膜で素子分離されたラインの活性領域であってもＹ方向の活性領域を拡大できるので同じ効果を得ることができる。この場合、Ｘ方向の素子分離はダミーゲート電極を用いてフィールドシールドする方式のメモリセル構成とすることができる。
【符号の説明】
【００５７】
１  活性領域
１ａ  凸部（下部）
１ｂ  凹部（上部）
１ｃ  段差
１ｄ、１ｅ、１ｆ  面
３  第１の素子分離領域
３ａ  窒化シリコン膜（第１の絶縁膜）
３ｂ  酸窒化シリコン膜（第２の絶縁膜）
３ｃ  酸窒化シリコン膜の上面
４  ゲート絶縁膜
５  埋め込みゲート電極
６  キャップ絶縁膜
７  第１層間絶縁膜
８  サイドウォール絶縁膜
９  容量コンタクトプラグ
１０  カバー絶縁膜
１１  ビット線
１１ａ  開口部
１１ｂ  ビット線コンタクトプラグ
１２  コンタクトパッド
１３  第２層間絶縁膜
１４  下部電極
１５  容量絶縁膜
１６  上部電極
１７  サポート膜
２０  半導体基板
２０ａ  基板の上面
２２ａ  ビット線拡散層
２２ｂ  キャパシタ拡散層
２３  ゲートトレンチ
２３ａ、２３ｃ、２３ｄ、２３ｆ  ゲートトレンチの側面
２３ｂ、２３ｅ  ゲートトレンチの底面
２３ｇ、２３ｈ  底部拡散層
２４  容量コンタクトホール
２５  パッド酸化膜
２６ａ  第１のトレンチ
２６ｂ  第２のトレンチ
２７  ＳＯＤ膜
２８  ポリシリコン膜
２９  ＤＯＰＯＳ膜
３０  第２の素子分離領域
３１  ゲートトレンチ
３２  キャパシタホール
５０  マスクパターン
ＡＲ１、ＡＲ２  活性領域
Ｃａｐ  キャパシタ
Ｔ1  窒化シリコン膜の膜厚
Ｔｒ１、Ｔｒ２  セルトランジスタ
Ｘ1  凸部（下部）の幅
Ｘ2  凹部（上部）の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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