(57)【要約】【課題】映像信号が入力されていない状態において液晶層にＤＣバイアスが印加されるのを防止する。【解決手段】液晶パネル２は、画素電極と、コモン電極と、複数のデータ線と、複数の画素選択線と、画素スイッチング部とを含む。駆動装置３は、複数のデータ線を駆動するデータ線駆動部５１と、複数の画素選択線を駆動して画素スイッチング部を制御する画素選択線駆動部５２と、データ線駆動部５１と画素選択線駆動部５２とコモン電極で用いられる各種電圧を生成する電圧生成部５３と、当該駆動装置３の動作を制御する制御部５４とを含む。制御部５４は、映像信号が入力されている入力あり状態と映像信号が入力されていない入力なし状態とを判別する入力判別部７２と、入力なし状態の場合に複数の画素について画素電極とコモン電極との電位差を零に規制する規制部７３とを有する。【選択図】図１
2013250523.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素のそれぞれに対して設けられた画素電極と、前記複数の画素に対してコモン電圧を供給するコモン電極と、複数のデータ線と、複数の画素選択線と、前記複数の画素のそれぞれに対して設けられた画素スイッチング部とを含み、各画素スイッチング部が、対応する画素電極に接続された一端と、所定のデータ線に接続された他端と、所定の画素選択線に接続され前記一端と前記他端との間の導通を制御する制御端とを有する、液晶パネルと、
前記液晶パネルを駆動する駆動装置と
を備え、
前記駆動装置は、
前記複数のデータ線を駆動するデータ線駆動部と、
前記複数の画素選択線を駆動して前記画素スイッチング部を制御する画素選択線駆動部と、
前記データ線駆動部と前記画素選択線駆動部と前記コモン電極で用いられる各種電圧を生成する電圧生成部と、
当該駆動装置の動作を制御する制御部と
を含み、
前記制御部は、
映像信号が入力されている入力あり状態と前記映像信号が入力されていない入力なし状態とを判別する入力判別部と、
前記入力なし状態の場合に前記複数の画素について前記画素電極と前記コモン電極との電位差を零に規制する規制部と
を有する液晶表示装置。
【請求項２】
請求項１に記載の液晶表示装置であって、
前記電圧生成部は、
前記画素電極に供給するための複数の階調電圧を生成し、前記複数の階調電圧を前記データ線駆動部に供給する、階調電圧生成部と、
前記画素スイッチング部をＯＮ状態にするためのスイッチングＯＮ電圧と、前記画素スイッチング部をＯＦＦ状態にするためのスイッチングＯＦＦ電圧とを生成し、前記スイッチングＯＮ電圧および前記スイッチングＯＦＦ電圧を前記画素選択線駆動部に供給する、スイッチング電圧生成部と、
前記コモン電圧を生成して前記コモン電極へ供給するコモン電圧生成部と
を有し、
前記規制部は、
前記入力なし状態の場合に、前記階調電圧生成部から出力される前記複数の階調電圧の全てを所定の規制電位に変更する階調電圧規制部と、
前記入力なし状態の場合に、前記階調電圧生成部から出力される前記所定の規制電位が前記複数のデータ線の全てに供給されるように前記データ線駆動部を制御するデータ出力制御部と、
前記入力なし状態の場合に、前記複数の画素の全てについて前記画素スイッチング部を前記ＯＦＦ状態にさせない画素スイッチング制御部と、
前記入力なし状態の場合に、前記コモン電圧を前記所定の規制電位に変更するコモン電圧規制部と
を有する液晶表示装置。
【請求項３】
請求項１に記載の液晶表示装置であって、
前記電圧生成部は、
前記画素電極に供給するための複数の階調電圧を生成し、前記複数の階調電圧を前記データ線駆動部に供給する、階調電圧生成部と、
前記画素スイッチング部をＯＮ状態にするためのスイッチングＯＮ電圧と、前記画素スイッチング部をＯＦＦ状態にするためのスイッチングＯＦＦ電圧とを生成し、前記スイッチングＯＮ電圧および前記スイッチングＯＦＦ電圧を前記画素選択線駆動部に供給する、スイッチング電圧生成部と、
前記コモン電圧を生成して前記コモン電極へ供給するコモン電圧生成部と
を有し、
前記規制部は、
前記入力なし状態の場合に、前記階調電圧生成部から出力される前記複数の階調電圧の全てを前記コモン電圧に変更する階調電圧規制部と、
前記入力なし状態の場合に、前記複数の画素の全てについて前記画素スイッチング部を前記ＯＦＦ状態にさせない画素スイッチング制御部と
を有する液晶表示装置。
【請求項４】
請求項２または請求項３に記載の液晶表示装置であって、
前記画素スイッチング制御部は、前記入力なし状態の場合に、前記複数の画素選択線の全てに前記スイッチングＯＮ電圧が供給されるように前記画素選択線駆動部を制御する、液晶表示装置。
【請求項５】
請求項４に記載の液晶表示装置であって、
前記画素選択線駆動部は、前記複数の画素選択線の全てに対して同時に前記スイッチングＯＮ電圧を出力することを可能にするＡＬＬ＿ＯＮ機能を有し、
前記画素スイッチング制御部は、前記入力なし状態の場合に前記ＡＬＬ＿ＯＮ機能を有効化する、
液晶表示装置。
【請求項６】
請求項４に記載の液晶表示装置であって、
前記画素選択線駆動部は、走査開始指示によって、予め設定された最初の画素選択線に前記スイッチングＯＮ電圧を供給し、走査クロック信号に従って、前記スイッチングＯＮ電圧を供給する画素選択線を順次切り替える、走査機能を有し、
前記画素スイッチング制御部は、前記入力なし状態の場合に、前記走査クロック信号を前記画素選択線駆動部に入力すると共に、前記走査開始指示を前記画素選択線駆動部に与え続ける、
液晶表示装置。
【請求項７】
請求項２または請求項３に記載の液晶表示装置であって、
前記画素スイッチング制御部は、前記入力なし状態の場合に、前記スイッチングＯＦＦ電圧を前記画素スイッチング部が前記ＯＦＦ状態にならない電位に変更する、液晶表示装置。
【請求項８】
請求項２に記載の液晶表示装置であって、
前記階調電圧生成部および前記コモン電圧生成部は、高電源電位と低電源電位との間に設けられており、
前記所定の規制電位は、前記低電源電位である、
液晶表示装置。
【請求項９】
複数の画素のそれぞれに対して設けられた画素電極と、前記複数の画素に対してコモン電圧を供給するコモン電極と、複数のデータ線と、複数の画素選択線と、前記複数の画素のそれぞれに対して設けられた画素スイッチング部とを含み、各画素スイッチング部が、対応する画素電極に接続された一端と、所定のデータ線に接続された他端と、所定の画素選択線に接続され前記一端と前記他端との間の導通を制御する制御端とを有する、液晶パネルと、
前記液晶パネルを駆動する駆動装置と
を備え、
前記駆動装置は、
前記複数のデータ線を駆動するデータ線駆動部と、
前記複数の画素選択線を駆動して前記画素スイッチング部を制御する画素選択線駆動部と、
前記データ線駆動部と前記画素選択線駆動部と前記コモン電極で用いられる各種電圧を生成する電圧生成部と、
当該駆動装置の動作を制御する制御部と
を含み、
前記制御部は、
映像信号が入力されている入力あり状態と前記映像信号が入力されていない入力なし状態とを判別する入力判別部と、
前記入力なし状態の場合に前記電圧生成部の動作を停止させる停止部と
を有する液晶表示装置。
【請求項１０】
請求項１ないし請求項９のうちのいずれか１項に記載の液晶表示装置であって、
前記入力判別部は、前記映像信号用の入力部に入力された入力信号と同期がとれているという同期条件を満たす場合に、前記入力あり状態と判断する、
液晶表示装置。
【請求項１１】
請求項１ないし請求項９のうちのいずれか１項に記載の液晶表示装置であって、
前記入力判別部は、前記映像信号用の入力部に入力された入力信号と同期がとれているという同期条件と、前記入力信号が有効な表示データを含んでいるという有効性条件とを満たす場合に、前記入力あり状態と判断する、
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶パネルの焼きつき等を防止する技術に関する。
【背景技術】
【０００２】
液晶表示装置では、液晶層に電圧を印加して液晶の配向を変化させ、その配向制御によって光の透過率を調整する。すなわち、印加電圧の制御によって、階調表現が可能である。
【０００３】
一般に液晶表示装置は、焼きつきと言われる表示不具合を防止するために、交流で駆動される。焼きつきは、表示画面が切り替わっても液晶層に所望の電圧が印加されず、その結果、前の画面の表示がうっすら残る現象である。焼きつきは、液晶層に直流電圧（ＤＣバイアス）が印加され続けることによって、液晶層内のイオン成分が電極に集中することが原因と考えられる。
【０００４】
また、ＤＣバイアスはフリッカの原因にもなる。例えば、高視野角向けのＩＰＳ（In-Plane-Switching）方式や、ＩＰＳ方式の一種であるＦＦＳ（Fringe Field Switching）方式では、ＤＣバイアスが印加されると、その画素構造上、画素がＤＣバイアス成分を吸収してしまう。そのため、その後に通常の交流駆動に移行しても、しばらくの間は、残留したＤＣバイアス成分によるオフセットによって、フリッカが発生してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２７９０２号公報
【特許文献２】国際公開第２００９／０１１１５０号
【特許文献３】特開２０１０−７２３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の液晶表示装置では、電源が投入されてから映像信号が実際に入力されるまでの間に、液晶層にＤＣバイアスが印加されてしまう。すなわち、従来の立ち上げシーケンスは、電源の投入タイミングと映像信号の投入タイミングとを規定しているが、その両タイミング間におけるＤＣバイアスの印加防止策は施されていなかった。
【０００７】
このため、電源投入から映像信号投入までに長い時間がかかる場合（例えば、ユーザーが規定の立ち上げシーケンスに従わない場合に起こりうる）、液晶層にＤＣバイアスが長く印加され、それにより焼きつき、フリッカ等の表示不具合が発生しうる。また、ＦＦＳ方式では、映像信号の投入前（すなわち交流駆動前）にＤＣバイアスが印加されると、その残留成分が消滅するまでに相当の時間がかかり、その間、フリッカが認識されてしまう。
【０００８】
ここでは電源投入から映像信号投入までの期間を例示したが、例えば、表示動作中に映像信号の入力が途絶えた場合、表示動作終了後に次の映像信号が入力されない場合にも、液晶層にＤＣバイアスが印加されうる。つまり、従来の液晶表示装置では、映像信号が入力されない状態において、液晶層にＤＣバイアスが印加されうる。
【０００９】
本発明は、映像信号が入力されていない状態において液晶層にＤＣバイアスが印加されるのを防止可能な液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る液晶表示装置は、液晶パネルと、前記液晶パネルを駆動する駆動装置とを含む。前記液晶パネルは、複数の画素のそれぞれに対して設けられた画素電極と、前記複数の画素に対してコモン電圧を供給するコモン電極と、複数のデータ線と、複数の画素選択線と、前記複数の画素のそれぞれに対して設けられた画素スイッチング部とを含む。各画素スイッチング部は、対応する画素電極に接続された一端と、所定のデータ線に接続された他端と、所定の画素選択線に接続され前記一端と前記他端との間の導通を制御する制御端とを有する。前記駆動装置は、前記複数のデータ線を駆動するデータ線駆動部と、前記複数の画素選択線を駆動して前記画素スイッチング部を制御する画素選択線駆動部と、前記データ線駆動部と前記画素選択線駆動部と前記コモン電極で用いられる各種電圧を生成する電圧生成部と、当該駆動装置の動作を制御する制御部とを含む。前記制御部は、映像信号が入力されている入力あり状態と前記映像信号が入力されていない入力なし状態とを判別する入力判別部と、前記入力なし状態の場合に前記複数の画素について前記画素電極と前記コモン電極との電位差を零に規制する規制部とを有する。
【発明の効果】
【００１１】
上記一態様によれば、入力なし状態の場合、全ての画素において画素電極とコモン電極との電位差が零に規制される。これにより、入力なし状態において液晶層にＤＣバイアスが印加されるのを防止できる。その結果、焼きつき、フリッカ等の表示不具合を防止することができる。
【００１２】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１について液晶表示装置を説明するブロック図である。
【図２】実施の形態１について液晶パネルを説明する平面図である。
【図３】実施の形態１について液晶パネルの画素を説明する回路図である。
【図４】実施の形態１について同期部を説明する図である。
【図５】実施の形態１について規制部を説明するブロック図である。
【図６】実施の形態１について階調電圧規制部を説明する回路図である。
【図７】実施の形態１について階調電圧規制部を説明する回路図である。
【図８】実施の形態１について階調電圧規制部を説明する回路図である。
【図９】実施の形態１についてデータ出力制御部（ソース出力制御部）を説明する図である。
【図１０】実施の形態１について画素スイッチング制御部（ゲート出力制御部）を説明する図である。
【図１１】実施の形態１についてコモン電圧規制部を説明する回路図である。
【図１２】実施の形態１についてコモン電圧規制部を説明する回路図である。
【図１３】実施の形態１についてコモン電圧規制部を説明する回路図である。
【図１４】実施の形態１について液晶表示装置の動作シーケンスを説明する図である。
【図１５】図１４との比較のために従来の動作シーケンスを説明する図である。
【図１６】実施の形態２について規制部を説明するブロック図である。
【図１７】実施の形態２について画素スイッチング制御部（ゲートＯＦＦ電圧制御部）を説明する回路図である。
【図１８】実施の形態２について画素スイッチング制御部（ゲートＯＦＦ電圧制御部）を説明する回路図である。
【図１９】実施の形態３について規制部を説明するブロック図である。
【図２０】実施の形態３について階調電圧規制部を説明する回路図である。
【図２１】実施の形態３について階調電圧規制部を説明する回路図である。
【図２２】実施の形態４について液晶表示装置を説明するブロック図である。
【図２３】実施の形態５について入力判別部を説明する図である。
【図２４】実施の形態６について画素スイッチング制御部（ゲート出力制御部）を説明する図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
図１に、実施の形態１に係る液晶表示装置１のブロック図を例示する。図１の例では、液晶表示装置１は、液晶パネル２と、当該液晶パネル２を駆動する駆動装置３とを含んでいる。なお、液晶パネル２はフルカラー表示型であってもよいし、単色表示型（白黒に限らない）であってもよい。また、液晶パネル２は透過型、反射型または半透過型のいずれであってもよい。液晶パネル２が透過型または半透過型の場合、バックライト装置をさらに含んだ構成を液晶表示装置１と称してもよい。
【００１５】
＜液晶パネル２＞
図２に液晶パネル２の概略的な平面図を示す。図２に例示するように、液晶パネル２は、画素配置領域１１と、当該領域１１を取り囲む周辺領域１２とに大別される。周辺領域は額縁領域とも称される。なお、液晶パネル２、画素配置領域１１および周辺領域１２の形状、寸法等は図示の例に限定されるものではない。
【００１６】
液晶パネル２は、複数の画素ＰＸと、複数のデータ線２１と、複数の画素選択線２２とを有している。図２に例示するように、各画素ＰＸは、複数のデータ線２１のうちの所定の１本と、複数の画素選択線２２のうちの所定の１本とに接続されている。
【００１７】
画素ＰＸは、画素配置領域１１内に面状に分散配置されて、画像（文字等も含む）が表示される表示画面を構成する。図２の例では、画素ＰＸは、画素配置領域１１内において、行方向（図面において左右方向）と列方向（図面において上下方向）とのいずれの方向にも整列している。すなわち、複数の画素ＰＸがマトリクス状に配列されている。なお、複数の画素ＰＸは例えばデルタ状に配列することも可能である。
【００１８】
データ線２１は、画素ＰＸに、その画素ＰＸの表示データ（より具体的には階調データ）に応じた電圧値を有する電圧（階調電圧）を供給するための配線である。図２の例では、各データ線２１は列方向に延在しており、かかるデータ線２１の複数本が行方向に配列されている。
【００１９】
画素選択線２２は、階調電圧の供給先となる画素ＰＸを選択するための配線である。かかる画素ＰＸの選択は、複数の画素選択線２２を順次選択する、換言すれば走査することにより行われる。図２の例では、各画素選択線２２は行方向に延在しており、かかる画素選択線２２の複数本が列方向に配列されている。
【００２０】
上記のように、各画素ＰＸは、複数のデータ線２１のうちの１本と、複数の画素選択線２２のうちの１本とに接続されている。このため、各データ線２１には、異なる画素選択線２２に接続された複数の画素ＰＸ（全ての画素ＰＸのうちの一部の画素ＰＸである）が接続されている。また、各画素選択線２２には、異なるデータ線２１に接続された複数の画素ＰＸ（全ての画素ＰＸのうちの一部の画素ＰＸである）が接続されている。この場合、データ線２１と画素選択線２２との組合せにより、各画素ＰＸを特定することが可能である。
【００２１】
図３に画素ＰＸを概説する回路図を示す。図３に例示の画素ＰＸは、画素スイッチング部３１と、基本セル３２と、保持容量３３とを有している。
【００２２】
画素スイッチング部３１は、ここではＴＦＴ（Thin Film Transistor）で構成される。このため、以下、画素スイッチング部３１をＴＦＴ３１、画素ＴＦＴ３１等と称する場合もある。ＴＦＴ３１の場合、ゲート電圧の制御によって、ソースとドレインとの間の導通を制御可能である。なお、画素スイッチング部３１を他のスイッチング素子等で構成してもよい。
【００２３】
画素ＴＦＴ３１のゲート（換言すれば制御端）は所定の画素選択線２２に接続され、画素ＴＦＴ３１のソースはデータ線２１に接続され、画素ＴＦＴ３１のドレインは基本セル３２に接続されている。かかる接続形態に鑑み、以下、データ線２１をソース線２１と称し、画素選択線２２をゲート線２２と称する場合もある。
【００２４】
基本セル３２は、画素ＰＸの基本単位となる構造体であり、画素電極３４とコモン電極３５と液晶層とを含んで構成される。画素電極３４は、画素ＰＸごとに設けられ、その画素ＰＸのＴＦＴ３１のドレインに接続されている。コモン電極３５は全ての画素ＰＸに対してコモン電圧を供給するための電極である。
【００２５】
なお、画素電極３４とコモン電極３５とは、例えばＴＮ（Twisted Nematic）モード等では、液晶層を介して対向する別々の基板に設けられる。これに対し、例えばＩＰＳ（In Plane Switching）モード、ＦＦＳ（Fringe Field Switching）モード等では、画素電極３４とコモン電極３５とは同じ基板に設けられる。
【００２６】
保持容量３３の一方の電極は、画素ＴＦＴ３１のドレインに接続されている。保持容量３３の他方の電極は、所定の電位、例えばコモン電極３５に印加されるコモン電位に接続されている。なお、保持容量３３を有さない画素構成を採用することも可能である。保持容量は補助容量とも称される。
【００２７】
かかる構造の画素ＰＸの場合、ゲート線２２への電圧印加により画素ＴＦＴ３１のゲートがＯＮ状態になると、そのときのソース線２１の電圧（表示データに対応した階調電圧）が画素電極３４に供給される。このとき画素電極３４とコモン電極３５との間に生じる電界によって、液晶分子の配向状態が変化し、当該画素ＰＸの表示輝度が変化する。画素電極３４の電位は保持容量３３によって保持される。
【００２８】
＜駆動装置３＞
図１に戻り、駆動装置３は、データ線駆動部５１と、画素選択線駆動部５２と、電圧生成部５３と、制御部５４とを含んでいる。
【００２９】
データ線駆動部５１は、液晶パネル２のデータ線２１に例えばＦＰＣ（Flexible Printed Circuits）を介して接続されており、各データ線２１を駆動する。具体的には、データ線駆動部５１は、各データ線２１の電位を制御し、これにより各画素電極３４の電位が制御される。なお、データ線２１をソース線２１と称するのに合わせて、以下、データ線駆動部５１をソース線駆動部５１と称する場合もある。
【００３０】
ソース線駆動部５１は１つまたは複数のソースドライバＩＣ（Integrated Circuit）で構成可能である。ここでは一般的なソースドライバＩＣを採用する場合を例示するが、この例に限定されるものではない。
【００３１】
画素選択線駆動部５２は、液晶パネル２の画素選択線２２に例えばＦＰＣを介して接続されており、各画素選択線２２を駆動する。具体的には、画素選択線駆動部５２は、各画素選択線２２の電位を制御し、これにより各画素ＴＦＴ３１のゲート電圧が制御され、各画素ＴＦＴ３１の導通が制御される。なお、画素選択線２２をゲート線２２と称するのに合わせて、以下、画素選択線駆動部５２をゲート線駆動部５２と称する場合もある。
【００３２】
ゲート線駆動部５２は１つまたは複数のゲートドライバＩＣで構成可能である。ここでは一般的なゲートドライバＩＣを採用する場合を例示するが、この例に限定されるものではない。
【００３３】
電圧生成部５３は、ソース線駆動部５１とゲート線駆動部５２とコモン電極３５とで用いる各種電圧を入力電源から生成し、生成した電圧を各要素５１，５２，３５に供給する。電圧生成部５３は、いわゆるＤＣ／ＤＣ変換回路で構成可能である。
【００３４】
ソース線駆動部５１へ供給する電圧は、例えば、ソースドライバＩＣで利用するロジック電圧、ソース線駆動部５１を介して画素電極３４に供給する階調電圧である。ゲート線駆動部５２へ供給する電圧は、例えば、ゲートドライバＩＣで利用するロジック電圧、ゲート線駆動部５２を介して画素ＴＦＴ３１に供給するゲート電圧である。コモン電極３５へ供給する電圧は、例えば、コモン電圧ＶＣＯＭである。
【００３５】
図１では、電圧生成部５３について、階調電圧生成部６１と、スイッチング電圧生成部６２と、コモン電圧生成部６３とを例示している。階調電圧生成部６１は、複数の階調レベルに対応した複数の階調電圧を生成する。生成された全ての階調電圧がソース線駆動部５１へ供給される。
【００３６】
スイッチング電圧生成部６２は、画素ＴＦＴ３１をＯＮ状態にするためのスイッチングＯＮ電圧と、画素ＴＦＴ３１をＯＦＦ状態にするためのスイッチングＯＦＦ電圧とを生成する。なお、以下では、スイッチング電圧生成部６２をゲート電圧生成部６２と称し、スイッチングＯＮ電圧をゲートＯＮ電圧と称し、スイッチングＯＦＦ電圧をゲートＯＦＦ電圧と称する場合もある。生成されたスイッチングＯＮ電圧およびスイッチングＯＦＦ電圧はゲート線駆動部５２へ供給される。
【００３７】
コモン電圧生成部６３はコモン電圧ＶＣＯＭを生成し、生成されたコモン電圧ＶＣＯＭはコモン電極３５へ供給される。
【００３８】
＜制御部５４＞
制御部５４は、当該駆動装置３の動作を制御する。具体的には、制御部５４は、映像信号用の入力部（例えば外部接続端子）に映像信号が入力されている状態（以下、入力あり状態とも称する）では、液晶パネル２が映像信号に応じた表示動作を行うように駆動装置３を制御する。他方、上記入力部に映像信号が入力されていない状態（以下、入力なし状態とも称する）では、制御部５４は、液晶層に直流電圧（ＤＣバイアス）が印加されないように後述の制御を行う。
【００３９】
ここで、映像信号は表示データと制御基準信号とを含むものとする。制御基準信号には、例えば、液晶パネルの水平方向の同期をとるための基準信号として用いられる水平同期信号、液晶パネルの垂直方向の同期をとるための基準信号として用いられる垂直同期信号、表示データが有効である期間を示すデータイネーブル信号、映像信号の供給に際して供給先（ここでは制御部５４）が映像信号と同期をとるために利用する同期基準クロック信号、等が含まれる。
【００４０】
表示データ等の信号成分は、例えば、１つの信号に重畳された状態で制御部５４へ入力される。この場合、各種成分は制御部５４内で分離されて利用される。あるいは、表示データ等の信号成分は、分離された状態で、制御部５４へ入力されてもよい。
【００４１】
入力あり状態における表示動作として、ここでは一般的な表示動作を例示する。すなわち、制御部５４に設けられたタイミングコントローラ（以下、ＴＣＯＮとも称する）７１が、映像信号に基づいてソース線駆動部５１およびゲート線駆動部５２を制御する。
【００４２】
具体的には、ゲート線駆動部５２は複数のゲート線２２を順次選択し、選択したゲート線２２にゲートＯＮ電圧を供給する走査機能を有しており、この走査機能はＴＣＯＮ７１によって制御される。
【００４３】
すなわち、ＴＣＯＮ７１は、映像信号に含まれる垂直同期信号に同期して、走査開始指示をゲート線駆動部５２に入力する。かかる走査開始指示は、いわゆるゲートスタートパルス信号をＡｃｔｉｖｅに設定することによって、実現される。ゲートスタートパルス信号は、ゲート線駆動部５２内において、各ゲート線２１に割り当てられたゲート線駆動回路を走査クロック信号（いわゆるゲートクロック信号）に従って順送りされ、ゲートＯＮ電圧の印加タイミングを提供する。
【００４４】
このように、ゲート線駆動部５２は、ゲートスタートパルス信号がＡｃｔｉｖｅになると、予め設定された最初のゲート線２２にスイッチングＯＮ電圧を供給し、スイッチングＯＮ電圧を供給するゲート線２２をゲートクロック信号に従って順次切り替える。なお、ゲートスタートパルス信号が所定の周期でＡｃｔｉｖｅに設定されることによって、ゲート線２２の順次走査が繰り返される。
【００４５】
ＴＣＯＮ７１は、選択されたゲート線２２に属する各画素ＰＸの表示データ（階調データ）を映像信号から取得し、ソース線駆動部５１に送る。ソース線駆動部５１は、各ソース線２１に、対応する画素ＰＸの階調データに応じた階調電圧を供給する。
【００４６】
この際、ＴＣＯＮ７１は、ソース線駆動部５１からソース線２１への電圧印加タイミングを、ラッチパルスと称される制御信号によって与える。例えば、ラッチパルスがＬｏｗレベルの場合、ソース線駆動部５１の出力バッファがイネーブル状態（出力状態）になり、ラッチパルスがＨｉｇｈレベルの場合、上記出力バッファはＨｉ−Ｚｏ状態（ハイインピーダンス状態）になる。
【００４７】
入力なし状態における動作を実現するため、制御部５４は、入力あり状態と入力なし状態とを判別する入力判別部７２と、入力判別部７２の判別結果に応じて動作する規制部７３とを含んでいる。
【００４８】
＜入力判別部７２＞
入力判別部７２は、例えば、ＴＣＯＮ７１に内蔵された同期部７４（図４参照）を利用して実現可能である。具体的には、同期部７４は、映像信号用の入力部に入力された入力信号と同期をとるための回路部であり、ＤＬＬ（Delay Locked Loop）、ＰＬＬ（Phase Locked Loop）等で構成される。ＤＬＬおよびＰＬＬによれば、入力クロック（映像信号に含まれる同期基準クロック信号が対応する）が安定して入力されている状態では、ＬＯＣＫ＿ＯＮ状態となり、ＬＯＣＫ＿ＯＮ信号が出力される（図４参照）。
【００４９】
かかる点に鑑み、入力判別部７２は、上記入力信号と同期がとれているという条件（同期条件）を満たす場合、より具体的には上記ＬＯＣＫ＿ＯＮ状態にある場合、入力あり状態と判断する。なお、入力判別部７２は、ＴＣＯＮ７１と共にＩＣとして集積化されても構わない。
【００５０】
＜規制部７３＞
規制部７３は、入力なし状態の場合に、各画素ＰＸにおいて画素電極３４とコモン電極３５との電位差を零に規制する。図５に規制部７３のブロック図を例示する。図５の例では、規制部７３は、階調電圧規制部８１と、データ出力制御部８２と、画素スイッチング制御部８３と、コモン電圧規制部８４とを含んでいる。なお、以下では、データ出力制御部８２をソース出力制御部８２と称し、画素スイッチング制御部８３をゲート出力制御部８３と称する場合もある。
【００５１】
＜階調電圧規制部８１＞
階調電圧規制部８１は、入力なし状態の場合に、階調電圧生成部６１から出力される複数の階調電圧の全てを所定の規制電位に変更する。他方、入力あり状態の場合、階調電圧規制部８１は、階調電圧生成部６１に複数の階調電圧をそのまま出力させる。
【００５２】
図６に、階調電圧規制部８１を説明する回路図を示す。図６には階調電圧生成部６１の回路例も図示しており、図６に例示の階調電圧生成部６１はいわゆるラダー抵抗回路で構成されている。このラダー抵抗回路が高電源電位１０１（具体的には回路駆動用のアナログ電源）と低電源電位１０２（具体的にはグランド電位ＶＳＳ）との間に設けられている。但し、階調電圧生成部６１の構成は図６の例に限定されるものではない。
【００５３】
図６の例では、階調電圧規制部８１が、階調電圧生成部６１と高電源電位１０１との間に設けられたスイッチ１１１によって構成されている。スイッチ１１１の開閉は、入力判別結果信号７５に応じて、すなわち入力あり状態であるか入力なし状態であるかに応じて制御される。
【００５４】
図６の例によれば、スイッチ１１１は入力あり状態の場合に閉状態に制御され、これにより電圧レベルが異なる複数の階調電圧が階調電圧生成部６１から出力される。これに対し、入力なし状態では、スイッチ１１１は開状態に制御され、これにより全ての階調電圧が電位ＶＳＳになる。すなわち、全ての階調電圧が電位ＶＳＳに規制され、この電位ＶＳＳが上記規制電位にあたる。
【００５５】
図７および図８に、階調電圧規制部８１のより具体的な構成例を示す。但し、階調電圧規制部８１の構成は、これらの例に限定されるものではない。
【００５６】
図７の例では、ＮチャネルＭＯＳトランジスタ１１２のソースが階調電圧生成部６１に接続され、当該ＭＯＳトランジスタ１１２のドレインが抵抗を介して高電源電位１０１に接続されている。また、ＭＯＳトランジスタ１１２のゲートは、抵抗１１３を介して当該ＭＯＳトランジスタ１１２のドレインに接続されていると共に、ＮチャネルＭＯＳトランジスタ１１４のドレインに接続されている。ＭＯＳトランジスタ１１４のソースは接地されている。ＭＯＳトランジスタ１１４のゲートに入力判別結果信号７５が入力される。
【００５７】
図８の構成例は、図７中のＮチャネルＭＯＳトランジスタ１１２を、ＰチャネルＭＯＳトランジスタ１１５に置き換えたものである。
【００５８】
＜データ出力制御部８２＞
データ出力制御部（ソース出力制御部）８２は、入力なし状態の場合に、階調電圧生成部６１から出力される規制電位ＶＳＳが全てのデータ線（ソース線）２１に供給されるように、データ線駆動部（ソース線駆動部）５１を制御する。
【００５９】
他方、入力あり状態の場合、データ出力制御部８２はデータ線駆動部５１に通常動作を行わせる。すなわち、データ線駆動部５１の通常動作によれば、各データ線２１に印加する電圧が、階調電圧生成部６１から供給される複数の階調電圧のうちから、対応する階調データに基づいて選ばれる。そして、各データ線２１に、選ばれた階調電圧が印加される。なお、階調電圧の印加は、全てのデータ線２１について、所定のタイミングで（ラッチパルスによって指示される）同時に行われる。
【００６０】
図９に、ソース出力制御部８２の論理構成を例示する。図９の例によれば、入力判別結果信号７５が入力あり状態を示している場合、ソース出力制御部８２は、ＴＣＯＮ７１で生成された入力ラッチパルスをそのまま出力ラッチパルスとして、ソース線駆動部５１へ出力する。これにより、ソース線駆動部５１では上記のような通常動作が行われる。
【００６１】
これに対し、入力判別結果信号７５が入力なし状態を示している場合、ソース出力制御部８２は、Ｌｏｗレベルに固定した出力ラッチパルスを、ソース線駆動部５１へ出力する。ここで、入力なし状態では、ＴＣＯＮ７１はラッチパルスを生成しない。このため、ソース出力制御部８２が自発的に出力ラッチパルス（Ｌｏｗレベル固定）を出力することによって、ソース線駆動部５１はソース線２１に規制電位ＶＳＳを印加することが可能になる。
【００６２】
なお、ソース出力制御部８２は、ＴＣＯＮ７１と共にＩＣとして集積化されても構わない。
【００６３】
＜画素スイッチング制御部８３＞
画素スイッチング制御部（ゲート出力制御部）８３は、入力なし状態の場合、全ての画素ＰＸの画素ＴＦＴ３１がＯＦＦ状態にならないように（本実施の形態１では、全ての画素ＰＸの画素ＴＦＴ３１がＯＮ状態になるように）、画素選択線駆動部（ゲート線駆動部）５２を制御する。
【００６４】
具体的には、画素選択線駆動部５２がＡＬＬ＿ＯＮ機能を有し、画素スイッチング制御部８３は入力なし状態の場合に当該ＡＬＬ＿ＯＮ機能を有効化する。ここで、ＡＬＬ＿ＯＮ機能は、画素選択線駆動部５２の全ての出力バッファを同時に出力可能状態にする機能である。このＡＬＬ＿ＯＮ機能によれば全ての画素選択線（ゲート線）２２に同時にスイッチングＯＮ電圧を印加可能であり、それにより全ての画素ＴＦＴ３１を同時にＯＮ状態にすることができる。
【００６５】
画素選択線駆動部５２に予め組み込まれているＡＬＬ＿ＯＮ機能を利用することにより、画素スイッチング制御部８３の構成を簡素化でき、コストを抑えることができる。
【００６６】
他方、入力あり状態の場合、画素スイッチング制御部８３は、画素選択線駆動部５２に通常動作、すなわち上記の走査動作を行わせる。具体的には、画素スイッチング制御部８３は上記ＡＬＬ＿ＯＮ機能を無効化する。
【００６７】
図１０に、ゲート出力制御部８３の論理構成を例示する。図１０の例によれば、入力判別結果信号７５が入力あり状態を示している場合、ゲート出力制御部８３はＡＬＬ＿ＯＮ制御信号をｄｉｓｅｎａｂｌｅに設定する。これによりＡＬＬ＿ＯＮ機能は無効化される。これに対し、入力判別結果信号７５が入力なし状態を示している場合、ゲート出力制御部８３はＡＬＬ＿ＯＮ制御信号をｅｎａｂｌｅに設定する。これによりＡＬＬ＿ＯＮ機能が有効化される。
【００６８】
なお、ゲート出力制御部８３は、ＴＣＯＮ７１と共にＩＣとして集積化されても構わない。
【００６９】
＜コモン電圧規制部８４＞
コモン電圧規制部８４は、入力なし状態の場合に、コモン電圧ＶＣＯＭを上記規制電位ＶＳＳに変更する。他方、入力あり状態の場合、コモン電圧規制部８４は、コモン電圧生成部６３に、所定電位のコモン電圧ＶＣＯＭを出力させる。
【００７０】
図１１に、コモン電圧規制部８４を説明する回路図を示す。図１１にはコモン電圧生成部６３の回路例も図示している。図１１の例によれば、コモン電圧生成部６３は、高電源電位１０１（具体的には回路駆動用のアナログ電源）と低電源電位１０２（具体的にはグランド電位ＶＳＳ）との間に設けられている。
【００７１】
より具体的には、電位１０１，１２０間に抵抗１３１，１３２が直列接続されており、当該抵抗１３１，１３２の接続点がオペアンプ１３３の正極入力端に接続されコモン電圧生成の基準電位を提供している。オペアンプ１３３の負極入力端には出力電圧であるコモン電圧ＶＣＯＭがフィードバックされている。オペアンプ１３３の出力端は、抵抗１３４と電流増幅回路１３５（図１１の例では相補型のトランジスタで構成されている）とを介して抵抗１３６の一端に接続されている。抵抗１３６の他端は低電源電位１０２に接続されており、当該抵抗１３６の上記一端の電位がコモン電圧ＶＣＯＭとして出力される。但し、コモン電圧生成部６３の構成は図１１の例に限定されるものではない。
【００７２】
図１１の例では、コモン電圧規制部８４が、オペアンプ１３３の正極入力端（上記のようにコモン電圧生成の基準電位が入力される）と低電源電位１０２との間に設けられたスイッチ１５１によって構成されている。スイッチ１５１の開閉は、入力判別結果信号７５に応じて、すなわち入力あり状態であるか入力なし状態であるかに応じて制御される。
【００７３】
図１１の例によれば、スイッチ１５１は入力あり状態の場合には開状態に制御される。これにより、オペアンプ１３３には、電位１０１，１０２間の電圧を抵抗１３１，１３２によって分圧した電位が入力され、設計された電圧値を有するコモン電圧ＶＣＯＭが出力される。これに対し、入力なし状態では、スイッチ１５１は閉状態に制御される。これにより、オペアンプ１３３には低電源電位１０２（グランド電位ＶＳＳ）が入力され、その結果、コモン電圧ＶＣＯＭは電位ＶＳＳになる。すなわち、コモン電圧ＶＣＯＭが電位ＶＳＳに規制される。
【００７４】
図１２および図１３に、コモン電圧規制部８４のより具体的な構成例を示す。但し、コモン電圧規制部８４の構成は、これらの例に限定されるものではない。
【００７５】
図１２の例では、上記スイッチ１５１が、低電位側の抵抗１３２に並列接続されたＮチャネルＭＯＳトランジスタ１５２で構成されている。当該ＭＯＳトランジスタ１５２のゲートに入力判別結果信号７５が入力される。
【００７６】
図１３の例では、上記ＭＯＳトランジスタ１５２のゲートがＮチャネルＭＯＳトランジスタ１５３のドレインに接続され、当該ＭＯＳトランジスタ１５３のドレインは抵抗１５４を介してロジック電圧１０３に接続されている。ＭＯＳトランジスタ１５３のソースは低電源電位１０２に接続され、ＭＯＳトランジスタ１５３のゲートに入力判別結果信号７５が入力される。
【００７７】
＜入力なし状態での動作＞
上記構成によれば、入力なし状態の場合、全ての画素電極３４に電位ＶＳＳが印加され、コモン電極３５にも電位ＶＳＳが印加され、このため全ての画素ＰＸにおいて画素電極３４とコモン電極３５との電位差が零になる。これにより、入力なし状態において液晶層にＤＣバイアスが印加されるのを防止できる。その結果、焼きつき、フリッカ等の表示不具合を防止することができる。
【００７８】
かかる効果に関して、図１４に本実施の形態１に係る液晶表示装置１の動作シーケンスを例示し、図１５に比較用として従来の液晶表示装置の動作シーケンスを例示する。図１４および図１５の例では、電源投入から映像信号投入までの期間が入力なし状態になる。図１４と図１５を比較すると分かるように、当該期間において、本実施の形態１に係る液晶表示装置１によればＤＣバイアスの印加が防止されている。
【００７９】
ここで、汎用機種では様々な使い方が想定される。立ち上げシーケンスに従わない使い方では、図１５に示したように、ＤＣバイアスが印加されうる。しかし、本実施の形態１に係る液晶表示装置１によれば、そのような使い方であっても、ＤＣバイアス印加を防止できる（図１４参照）。
【００８０】
図１４および図１５では装置立ち上げ時について説明したが、例えば通常動作中に入力信号が何らかの原因で止まることにより、入力なし状態が発生する場合がある。そのような場合でも、液晶表示装置１によれば、上記の規制動作が実行され、上記の効果が得られる。
【００８１】
また、液晶表示装置１によれば、入力なし状態であっても、電圧生成部５３を停止させていない。このため、入力なし状態から入力あり状態への遷移に速やかに追従し、通常表示動作を開始できる。
【００８２】
＜実施の形態２＞
図１６に、実施の形態２に係る規制部７３Ｂのブロック図を例示する。かかる規制部７３Ｂは、実施の形態１に係る規制部７３に代えて、液晶表示装置１（図１参照）に適用される。図１６の例では、規制部７３Ｂは、実施の形態１で例示した階調電圧規制部８１とデータ出力制御部８２（換言すれば、ソース出力制御部８２）とコモン電圧規制部８４とを含む共に、本実施の形態２に係る画素スイッチング制御部８３Ｂを含んでいる。
【００８３】
画素スイッチング制御部８３Ｂは、入力なし状態の場合、ゲート線２２を介して画素ＴＦＴ３１に印加するスイッチングＯＦＦ電圧（ゲートＯＦＦ電圧）を、画素ＴＦＴ３１が実際にはＯＦＦ状態にならない電位に変更する。かかる点に鑑み、以下では、画素スイッチング制御部８３Ｂを、スイッチングＯＦＦ電圧制御部８３Ｂ、ゲートＯＦＦ電圧制御部８３Ｂ等と称する場合もある。
【００８４】
図１７に、ゲートＯＦＦ電圧制御部８３Ｂを説明する回路図を示す。図１７の例では、ゲートＯＦＦ電圧制御部８３Ｂは、ゲート電圧生成部６２（図１参照）からゲート線駆動部５２（図１参照）へ至る、ゲートＯＦＦ電圧ＶＯＦＦの伝送線に対して設けられている。より具体的には、ゲートＯＦＦ電圧制御部８３Ｂは、当該伝送線と所定の電源電位１０４との間に直列接続されたスイッチ１７１と抵抗１７２とで構成されている。スイッチ１７１の開閉は、入力判別結果信号７５に応じて、すなわち入力あり状態であるか入力なし状態であるかに応じて制御される。
【００８５】
図１７の例によれば、スイッチ１７１は入力あり状態の場合には開状態に制御され、これによりゲートＯＦＦ電圧ＶＯＦＦは設計された電圧値を有する。これに対し、入力なし状態では、スイッチ１７１は閉状態に制御され、これによりゲートＯＦＦ電圧ＶＯＦＦの電圧は上記設計電圧値よりも高くなる。
【００８６】
特に、この変更後の高いゲートＯＦＦ電圧値は、画素ＴＦＴ３１がＯＦＦ状態にならない値（より具体的には、完全なＯＮ状態を形成可能な値、または、完全なＯＮ状態には至らないがソース／ドレイン間に電流（換言すれば電荷）が流れる導通状態を形成可能な値）に選定されている。
【００８７】
図１８に、スイッチ１７１のより具体的な構成例を示す。但し、スイッチ１７１の構成は、この例に限定されるものではない。図１８の例では、ＰチャネルＭＯＳトランジスタ１７３が電源電位１０４と抵抗１７２との間に接続されている。当該ＭＯＳトランジスタ１７３のゲートは、抵抗１７４を介して自身のドレインに接続されていると共に、もう一つのＰチャネルＭＯＳトランジスタ１７５を介してロジック電圧１０３に接続されている。ＭＯＳトランジスタ１７５のゲートに入力判別結果信号７５が入力される。
【００８８】
なお、入力なし状態でのゲートＯＦＦ電圧の電圧レベルは、ゲートドライバＩＣの仕様範囲に収まるように、抵抗１７２によって調整される。
【００８９】
上記構成によれば、入力なし状態の場合、ゲートＯＦＦ電圧ＶＯＦＦの電位が上記のように変更され、そのような変更後のゲートＯＦＦ電圧ＶＯＦＦが印加されても画素ＴＦＴ３１は完全なＯＦＦ状態にはならない。このため、階調電圧規制部８１およびソース出力制御部８２の動作と相俟って、全ての画素電極３４に規制電位ＶＳＳが印加される。なお、ゲートＯＮ電圧が印加された画素ＰＸが存在しても、やはり全ての画素電極３４に規制電位ＶＳＳが印加される。
【００９０】
また、実施の形態１と同様に、コモン電圧規制部８４の動作によって、コモン電極３５にも電位ＶＳＳが印加される。
【００９１】
したがって、入力なし状態の場合、全ての画素ＰＸにおいて画素電極３４とコモン電極３５との電位差が零になる。したがって、実施の形態１と同様に、入力なし状態において液晶層にＤＣバイアスが印加されるのを防止でき、その結果、焼きつき、フリッカ等の表示不具合を防止することができる。
【００９２】
特に実施の形態２によれば、ゲート線駆動部５２がＡＬＬ＿ＯＮ機能を有している必要がない。このため、実施の形態２は汎用性が高い。
【００９３】
また、実施の形態１と同様に、入力なし状態であっても、電圧生成部５３を停止させていない。このため、入力なし状態から入力あり状態への遷移に速やかに追従し、通常表示動作を開始できる。
【００９４】
＜実施の形態３＞
図１９に、実施の形態３に係る規制部７３Ｃのブロック図を例示する。かかる規制部７３Ｃは、実施の形態１に係る規制部７３に代えて、液晶表示装置１（図１参照）に適用される。図１９の例では、規制部７３Ｃは、実施の形態１で例示したデータ出力制御部８２（換言すれば、ソース出力制御部８２）と画素スイッチング制御部（換言すれば、ゲート出力制御部）８３とを含むと共に、本実施の形態３に係る階調電圧規制部８１Ｃを含んでいる。
【００９５】
階調電圧規制部８１Ｃは、入力なし状態の場合に、階調電圧生成部６１から出力される複数の階調電圧の全てをコモン電圧ＶＣＯＭに変更する。他方、入力あり状態の場合、階調電圧規制部８１Ｃは、階調電圧生成部６１に複数の階調電圧をそのまま出力させる。
【００９６】
図２０に、階調電圧規制部８１Ｃを説明する回路図を示す。図２０には階調電圧生成部６１の回路例として、実施の形態１と同様のラダー抵抗回路も図示している。
【００９７】
図２０の例では、階調電圧規制部８１Ｃがスイッチ１１１，２１１で構成されている。スイッチ１１１は、実施の形態１と同様に、ラダー抵抗回路の高電位側端と高電源電位１０１との間に設けられている。スイッチ２１１は、いわゆるセレクタスイッチであり、ラダー抵抗回路の低電位側端を低電源電位１０２またはコモン電位ＶＣＯＭに接続するように設けられている。スイッチ１１１の開閉およびスイッチ２１１の接続選択は、入力判別結果信号７５に応じて、すなわち入力あり状態であるか入力なし状態であるかに応じて制御される。
【００９８】
図２０の例によれば、入力あり状態の場合、スイッチ１１１は閉状態に制御され、スイッチ２１１は低電源電位１０２に接続される。これにより、電圧レベルが異なる複数の階調電圧が階調電圧生成部６１から出力される。これに対し、入力なし状態の場合、スイッチ１１１は開状態に制御され、スイッチ２１１はコモン電位ＶＣＯＭに接続される。これにより全ての階調電圧がコモン電位ＶＣＯＭに規制される。
【００９９】
図２１に、階調電圧規制部８１Ｃのより具体的な構成例を示す。但し、階調電圧規制部８１Ｃの構成は、これらの例に限定されるものではない。図２１の例において、スイッチ１１１は、図７で例示したスイッチング回路（実施の形態１に係る階調電圧規制部８１を構成する）と同様に構成されている。
【０１００】
また、スイッチ１２２も、そのスイッチング回路を応用して構成されている。具体的には、ＮチャネルＭＯＳトランジスタ２１２のドレインがラダー抵抗回路の低電位側端に接続され、当該ＭＯＳトランジスタ２１２のソースが低電源電位１０２に接続されている。ＭＯＳトランジスタ２１２のゲートは、抵抗２１３を介して自身のドレインに接続されていると共に、ＮチャネルＭＯＳトランジスタ２１４のドレインに接続されている。ＭＯＳトランジスタ２１４のソースは接地されている。ＭＯＳトランジスタ２１４のゲートに入力判別結果信号７５が入力される。また、ＰチャネルＭＯＳトランジスタ２２２のドレインがラダー抵抗回路の低電位側端に接続され、当該ＭＯＳトランジスタ２２２のソースはコモン電位ＶＣＯＭに接続されている。ＭＯＳトランジスタ２２２のゲートは、抵抗２２３を介して自身のソースに接続されていると共に、ＮチャネルＭＯＳトランジスタ２２４のドレインに接続されている。ＭＯＳトランジスタ２２４のソースは接地されている。ＭＯＳトランジスタ２２４のゲートに入力判別結果信号７５が入力される。
【０１０１】
上記構成によれば、入力なし状態の場合、全ての画素電極３４にコモン電位ＶＣＯＭが印加され、コモン電極３５にもコモン電位ＶＣＯＭが印加され、このため全ての画素ＰＸにおいて画素電極３４とコモン電極３５との電位差が零になる。したがって、実施の形態１と同様に、入力なし状態において液晶層にＤＣバイアスが印加されるのを防止でき、その結果、焼きつき、フリッカ等の表示不具合を防止することができる。
【０１０２】
特に実施の形態３によれば、コモン電極３５の電位を制御する必要がない。このため、構成を簡素化でき、コストを抑えることができる。
【０１０３】
また、実施の形態１と同様に、入力なし状態であっても、電圧生成部５３を停止させていない。このため、入力なし状態から入力あり状態への遷移に速やかに追従し、通常表示動作を開始できる。
【０１０４】
＜実施の形態４＞
図２２に、実施の形態４に係る液晶表示装置１Ｄのブロック図を例示する。図２２に例示の液晶表示装置１Ｄは、実施の形態１と同様の液晶パネル２と、当該液晶パネル２を駆動する駆動装置３Ｄとを含んでいる。駆動装置３Ｄは、制御部５４の代わりに制御部５４Ｄを含む点を除いて、実施の形態１に係る駆動装置３と同様の構成を有している。
【０１０５】
制御部５４Ｄは、実施の形態１と同様のＴＣＯＮ７１および入力判別部７２を含んでいると共に、停止部７７を含んでいる。停止部７７は、入力判別部７２による判別結果が入力なし状態を示す場合に、電圧生成部５３の動作を停止させる。停止部７７は、例えば、電圧生成部５３を駆動するための電源供給を遮断可能なスイッチ部によって実現可能である。
【０１０６】
上記構成によれば、入力なし状態の場合、全ての画素電極３４およびコモン電極３５に電圧が供給されない。したがって、実施の形態１と同様に、入力なし状態において液晶層にＤＣバイアスが印加されるのを防止でき、その結果、焼きつき、フリッカ等の表示不具合を防止することができる。
【０１０７】
特に実施の形態４によれば、画素電極３４およびコモン電極３５の電位を制御する必要がない。このため、構成を簡素化でき、コストを抑えることができる。
【０１０８】
＜実施の形態５＞
図２３に、実施の形態５に係る入力判別部７２Ｅの論理構成を例示する。かかる入力判別部７２Ｅは、既述の入力判別部７２に代えて、液晶表示装置１，１Ｄ（図１および図２２参照）に適用される。なお、入力判別部７２Ｅは、ＴＣＯＮ７１と共にＩＣとして集積化されても構わない。
【０１０９】
図２３の例によれば、入力判別部７２Ｅは、既述の入力判別部７２と同様に、入力信号に所定クロックが含まれているか否かを判別する。例えば、入力信号と同期がとれているという条件（同期条件）を満たす場合、より具体的にはＤＬＬ、ＰＬＬ等がＬＯＣＫ＿ＯＮ信号を出力している場合、入力判別部７２Ｅは入力クロックあり状態と判断する。
【０１１０】
入力判別部７２Ｅは、入力クロックなし状態と判別した場合には、実施の形態１の例と同様に入力なし状態と判別し、その旨の入力判別結果信号７５を出力する。
【０１１１】
他方、入力クロックあり状態と判別した場合、実施の形態５に係る入力判別部７２Ｅは、入力信号が有効な表示データを含んでいるという条件（有効性条件）を満たすか否かを判別する。例えば、入力信号が垂直同期信号、水平同期信号、データイネーブル信号等のタイミング制御信号を適切に含んでいない場合、その入力信号は有効な表示データが含んでいないと判断される。
【０１１２】
また、入力信号が所定のタイミング制御信号を適切に含んでいるか否かの判別は、入力信号が規定通りにトグルしているか否かを判別することによって、実行可能である。例えば、入力信号が規定時間以上に渡ってトグルしない場合や、データイネーブル信号の状態から見て、入力信号中に規定時間以上のアクティブ期間および／または非アクティブ期間が存在する場合、入力判別部７２Ｅは、入力なし状態と判断し、その旨の入力判別結果信号７５を出力する。これに対し、入力信号が規定通りにトグルしていれば、入力判別部７２Ｅは、入力あり状態と判断し、その旨の入力判別結果信号７５を出力する。
【０１１３】
かかる入力判別部７２Ｅによっても、実施の形態１〜４と同様の効果が得られる。特に入力判別部７２Ｅによれば、クロックは存在するが表示データは存在しない状況も判別可能であり、その結果、入力あり状態と入力なし状態とを精度良く判別できる。
【０１１４】
＜実施の形態６＞
上記ではゲート線駆動部５２がＡＬＬ＿ＯＮ機能を有する場合を説明した。実施の形態６では、ゲート線駆動部５２がＡＬＬ＿ＯＮ機能を有さない場合に好適な構成を例示する。
【０１１５】
図２４に、実施の形態６に係る画素スイッチング制御部８３Ｆ（以下、ゲート出力制御部８３Ｆとも称する）を説明する図である。ゲート出力制御部８３Ｆは、既述のゲート出力制御部８３に代えて、液晶表示装置１（図１参照）に適用される。なお、ゲート出力制御部８３Ｆは、ＴＣＯＮ７１と共にＩＣとして集積化されても構わない。
【０１１６】
図２４の例によれば、ゲート出力制御部８３Ｆは、入力あり状態の場合、ＴＣＯＮ７１が出力するゲートスタートパルス信号およびゲートクロック信号をそのまま、ゲート線駆動部５２へ供給する。
【０１１７】
これに対し、入力なし状態の場合、ＴＣＯＮ７１はゲートスタートパルス信号およびゲートクロック信号を出力しないので、これらの信号をゲート出力制御部８３Ｆが生成し、ゲート線駆動部５２へ供給する。具体的には、ゲート出力制御部８３Ｆは、不図示の自走発振回路が出力する自走発振クロックを利用して、ゲートクロック信号（換言すれば、走査クロック信号）を生成する。それと共に、ゲート出力制御部８３Ｆは、Ａｃｔｉｖｅに固定したゲートスタートパルス信号を生成する。これにより、走査開始指示（ゲートスタートパルス信号のＡｃｔｉｖｅレベルが対応する）がゲート線駆動部２２に入力され続ける。
【０１１８】
本来であれば、全てのゲート線２２を走査し終えた後に次の走査が開始されるように、ゲートスタートパルス信号が周期的にＡｃｔｉｖｅに設定される。しかし、入力なし状態では、ゲートスタートパルス信号は上記のようにＡｃｔｉｖｅに固定されているので、ゲート線２２の走査がゲートクロック信号のトグルに従って多重的に生じる。つまり、各ゲート線２２は選択され続け、これによりゲート線２２のＡＬＬ＿ＯＮ状態が形成される。
【０１１９】
したがって、ゲート出力制御部８３Ｆによれば、ゲート線駆動部５２がＡＬＬ＿ＯＮ機能を有さない場合でも、実施の形態１，３，５と同様の効果が得られる。
【０１２０】
＜変形例＞
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２１】
１，１Ｄ  液晶表示装置、２  液晶パネル、３，３Ｄ  駆動装置、２１  データ線（ソース線）、２２  画素選択線（ゲート線）、３１  画素スイッチング部（画素ＴＦＴ）、３４  画素電極、３５  コモン電極、５１  データ線駆動部（ソース線駆動部）、５２  画素選択線駆動部（ゲート線駆動部）、５３  電圧生成部、５４，５４Ｄ  制御部、６１  階調電圧生成部、６２  スイッチング電圧生成部（ゲート電圧生成部）、６３  コモン電圧生成部、７２，７２Ｅ  入力判別部、７３，７３Ｂ，７３Ｃ  規制部、７５  入力判別結果信号、７７  停止部、８１，８１Ｃ  階調電圧規制部、８２  データ出力制御部（ソース出力制御部）、８３，８３Ｆ  画素スイッチング制御部（ゲート出力制御部）、８３Ｂ  画素スイッチング制御部（ゲートＯＦＦ電圧制御部）、８４  コモン電圧規制部、１０１  高電源電位、１０２  低電源電位、ＰＸ  画素、ＶＣＯＭ  コモン電圧、ＶＯＦＦ  スイッチングＯＦＦ電圧、ＶＳＳ  規制電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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