(57)【要約】【課題】ダイシングが容易なマスター基板を提供する。【解決手段】  ダイシングラインで分画されるマスター基板であって、基板１上に交互に配置された複数の第１のパターン１１Ａ−１１Ｉ及び複数の第２のパターン１２Ａ−１２Ｉを備え、複数の第１のパターン１１Ａ−１１Ｉのそれぞれは第１及び第２のパターン辺１０１、１０２を含み、複数の第２のパターン１２Ａ−１２Ｉのそれぞれは第３及び第４のパターン辺１０３、１０４を含み、隣接する第１及び第２のパターン１１Ｅ、１２Ｅの間において、第１及び第４のパターン辺１０１Ｅ、１０４Ｅの両方からの距離が等しい第１の線２１Ｂと、第２及び第３のパターン辺１０２Ｅ、１０３Ｅの両方からの距離が等しい第２の線２２Ｂと、を、ダイシングラインの少なくとも一部とし、複数の第１のパターン１１Ａ−１１Ｉのそれぞれは、回路素子である、マスター基板。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のダイシングラインで格子状に分画されるマスター基板であって、
基板と、
前記基板上に交互に配置された複数の第１のパターン及び複数の第２のパターンと、
を備え、
前記複数の第１のパターンのそれぞれは、第１のパターン辺と、第２のパターン辺と、を含み、
前記複数の第２のパターンのそれぞれは、第３のパターン辺と、第４のパターン辺と、を含み、
前記第１のパターン辺と、前記第４のパターン辺と、は平行であり、
前記第２のパターン辺と、前記第３のパターン辺と、は平行であり、
隣接する第１のパターンと第２のパターンとの間において、前記第１のパターン辺と、前記第４のパターン辺と、の両方からの距離が等しい第１の線と、前記第２のパターン辺と、前記第３のパターン辺と、の両方からの距離が等しい第２の線と、を、前記複数のダイシングラインの少なくとも一部とし、
前記複数の第１のパターンのそれぞれは、回路素子である、
マスター基板。
【請求項２】
前記第２のパターンも、回路素子である、請求項１に記載のマスター基板。
【請求項３】
前記第２のパターンが、アライメントマークである、請求項１に記載のマスター基板。
【請求項４】
前記第１のパターン辺に対して、前記第２のパターン辺が垂直であり、
前記第３のパターン辺に対して、前記第４のパターン辺が垂直である、
請求項１乃至３のいずれか１項に記載のマスター基板。
【請求項５】
前記複数の第１のパターンが等間隔で配置され、
前記複数の第２のパターンが等間隔で配置されている、
請求項１乃至４のいずれか１項に記載のマスター基板。
【請求項６】
複数のダイシングラインで格子状に分画されるマスター基板を用意することであって、
マスター基板は、
基板と、
前記基板上に交互に配置された複数の第１のパターン及び複数の第２のパターンと、
を備え、
前記複数の第１のパターンのそれぞれは、第１のパターン辺と、第２のパターン辺と、を含み、
前記複数の第２のパターンのそれぞれは、第３のパターン辺と、第４のパターン辺と、を含み、
前記第１のパターン辺と、前記第４のパターン辺と、は平行であり、
前記第２のパターン辺と、前記第３のパターン辺と、は平行であり、
前記複数の第１のパターンのそれぞれは、回路素子である、
マスター基板を用意することと、
前記マスター基板の隣接する第１のパターンと第２のパターンとの間において、前記第１のパターン辺と、前記第４のパターン辺と、の両方からの距離が等しい第１の線を、前記複数のダイシングラインの少なくとも一部として画定することと、
前記マスター基板の隣接する第１のパターンと第２のパターンとの間において、前記第２のパターン辺と、前記第３のパターン辺と、の両方からの距離が等しい第２の線を、前記複数のダイシングラインの少なくとも一部として画定することと、
前記複数のダイシングラインに沿って、前記マスター基板を切断することと、
を含む、電子デバイスの製造方法。
【請求項７】
前記第２のパターンも、回路素子である、請求項６に記載の電子デバイスの製造方法。
【請求項８】
前記第２のパターンが、アライメントマークである、請求項６に記載の電子デバイスの製造方法。
【請求項９】
前記第１のパターン辺に対して、前記第２のパターン辺が垂直であり、
前記第３のパターン辺に対して、前記第４のパターン辺が垂直である、
請求項６乃至８のいずれか１項に記載の電子デバイスの製造方法。
【請求項１０】
前記複数の第１のパターンが等間隔で配置され、
前記複数の第２のパターンが等間隔で配置されている、
請求項６乃至９のいずれか１項に記載の電子デバイスの製造方法。
【請求項１１】
四角形の基板であって、第１の頂点で交わる第１の辺及び第２の辺と、前記第１の頂点と対向する第２の頂点で交わる第３の辺及び第４の辺と、を有する基板と、
前記基板上に配置された第１及び第２のパターンと、
を備える電子デバイスであって、
前記第１のパターンは、前記基板の第１の辺と平行な第１のパターン辺と、前記基板の第２の辺と平行な第２のパターン辺と、を有し、
前記第２のパターンは、前記基板の第３の辺と平行な第３のパターン辺と、前記基板の第４の辺と平行な第４のパターン辺と、を有し、
前記第１のパターンの前記第１のパターン辺と、前記基板の第１の辺と、の間の距離は、前記第２のパターンの前記第４のパターン辺と、前記基板の第４の辺と、の間の距離と等しく、
前記第１のパターンの前記第２のパターン辺と、前記基板の第２の辺と、の間の距離は、前記第２のパターンの前記第３のパターン辺と、前記基板の第３の辺と、の間の距離と等しく、
前記第１のパターンは、回路素子である、
電子デバイス。
【請求項１２】
前記第２のパターンも、回路素子である、請求項１１に記載の電子デバイス。
【請求項１３】
前記第２のパターンが、アライメントマークである、請求項１１に記載の電子デバイス。
【請求項１４】
前記第１のパターン辺と、前記第４のパターン辺と、が平行であり、
前記第２のパターン辺と、前記第３のパターン辺と、が平行である、
請求項１１乃至１３のいずれか１項に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器技術に関し、特にマスター基板、電子デバイスの製造方法、及び電子デバイスに関する。
【背景技術】
【０００２】
ダイシングは、電子回路素子等の機能素子が設けられたシリコンウェハ等の基板をチップ単位に切断する際に広く用いられている手法である。ダイシングの際には、基板上に設けられたアライメントマークに基づいて、基板の切断位置が決定される。また、基板上に設けたアライメントマークを用いて、製造工程に生じ得る不具合を抑制させる技術も提案されている。例えば、特開２００５−１０９１４５号公報には、ダイシングによるチップ個片化の際に、チップコーナーから層間絶縁膜が剥がれることを抑制するために、ダイシング用アライメントマークをコーナーに配する発明が開示されている。特開２０１０−２６２９９０号公報には、シリコンをベースとし、エッチングでＶ溝を形成し、それを目印としてダイシングする発明が開示されている。特開２０１０−０８０７２５には、ダイシングアライメントマークと、半導体素子と、の間に凸部を設けることで、ディッシングを抑制する発明が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１０９１４５号公報
【特許文献２】特開２０１０−２６２９９０号公報
【特許文献３】特開２０１０−０８０７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子デバイスの製造コストを低下させる要望は常に存在し、ダイシング工程を含めた製造工程の見直しが求められている。そこで、本発明は、ダイシングが容易なマスター基板、電子デバイスの製造方法、及び電子デバイスを提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明の態様によれば、（ａ）複数のダイシングラインで格子状に分画されるマスター基板であって、（ｂ）基板と、（ｃ）基板上に交互に配置された複数の第１のパターン及び複数の第２のパターンと、を備え、（ｄ）複数の第１のパターンのそれぞれは、第１のパターン辺と、第２のパターン辺と、を含み、（ｅ）複数の第２のパターンのそれぞれは、第３のパターン辺と、第４のパターン辺と、を含み、（ｆ）第１のパターン辺と、第４のパターン辺と、は平行であり、（ｇ）第２のパターン辺と、第３のパターン辺と、は平行であり、（ｈ）隣接する第１のパターンと第２のパターンとの間において、第１のパターン辺と、第４のパターン辺と、の両方からの距離が等しい第１の線と、第２のパターン辺と、第３のパターン辺と、の両方からの距離が等しい第２の線と、を、複数のダイシングラインの少なくとも一部とし、（ｉ）複数の第１のパターンのそれぞれは、回路素子である、マスター基板が提供される。
【０００６】
また、本発明の態様によれば、（ａ）複数のダイシングラインで格子状に分画されるマスター基板を用意することであって、（ｂ）マスター基板は、基板と、基板上に交互に配置された複数の第１のパターン及び複数の第２のパターンと、を備え、（ｃ）複数の第１のパターンのそれぞれは、第１のパターン辺と、第２のパターン辺と、を含み、（ｄ）複数の第２のパターンのそれぞれは、第３のパターン辺と、第４のパターン辺と、を含み、（ｅ）第１のパターン辺と、第４のパターン辺と、は平行であり、（ｆ）第２のパターン辺と、第３のパターン辺と、は平行であり、（ｇ）複数の第１のパターンのそれぞれは、回路素子である、マスター基板を用意することと、（ｈ）隣接する第１のパターンと第２のパターンとの間において、第１のパターン辺と、第４のパターン辺と、の両方からの距離が等しい第１の線と、第２のパターン辺と、第３のパターン辺と、の両方からの距離が等しい第２の線と、を、複数のダイシングラインの少なくとも一部として画定することと、（ｉ）複数のダイシングラインに沿って、マスター基板を切断することと、を含む、電子デバイスの製造方法が提供される。
【０００７】
さらに、本発明の態様によれば、（ａ）四角形の基板であって、第１の頂点で交わる第１の辺及び第２の辺と、第１の頂点と対向する第２の頂点で交わる第３の辺及び第４の辺と、を有する基板と、（ｂ）基板上に配置された第１及び第２のパターンと、を備える電子デバイスであって、（ｃ）第１のパターンは、基板の第１の辺と平行な第１のパターン辺と、基板の第２の辺と平行な第２のパターン辺と、を有し、（ｄ）第２のパターンは、基板の第３の辺と平行な第３のパターン辺と、基板の第４の辺と平行な第４のパターン辺と、を有し、（ｅ）第１のパターンの第１のパターン辺と、基板の第１の辺と、の間の距離は、第２のパターンの第４のパターン辺と、基板の第４の辺と、の間の距離と等しく、（ｆ）第１のパターンの第２のパターン辺と、基板の第２の辺と、の間の距離は、第２のパターンの第３のパターン辺と、基板の第３の辺と、の間の距離と等しく、（ｇ）第１のパターンは、回路素子である、電子デバイスが提供される。
【発明の効果】
【０００８】
本発明によれば、ダイシングが容易なマスター基板、電子デバイスの製造方法、及び電子デバイスを提供可能である。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係るマスター基板の上面図である。
【図２】本発明の実施の形態に係るマスター基板の第１の拡大上面図である。
【図３】本発明の実施の形態に係るマスター基板の第２の拡大上面図である。
【図４】本発明の実施の形態に係る電子デバイスの上面図である。
【図５】本発明のその他の実施の形態に係るマスター基板の第１の拡大上面図である。
【図６】本発明のその他の実施の形態に係るマスター基板の第２の拡大上面図である。
【発明を実施するための形態】
【００１０】
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものである。したがって、具体的な寸法等は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
実施の形態に係るマスター基板は、図１に示すように、複数のダイシングライン２２１Ａ、２２１Ｂ、２２１Ｃ、２２２Ａ、２２２Ｂ、２２２Ｃで格子状に分画される複数の四角形の領域を有するマスター基板である。なお、マスター基板は、複数のダイシングライン２２１Ａ−２２１Ｃ、２２２Ａ−２２２Ｃに沿って切断され、分割されるが、複数のダイシングライン２２１Ａ−２２１Ｃ、２２２Ａ−２２２Ｃは、後述するように、マスター基板のアライメントマークに基づいて、ダイシング装置によって画定される。したがって、複数のダイシングライン２２１Ａ−２２１Ｃ、２２２Ａ−２２２Ｃは、マスター基板に印刷等されてはいない。
【００１２】
図１の部分拡大図である図２に示すように、マスター基板は、基板１と、基板１上に交互に配置された複数の第１のパターン１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ、１１Ｉ及び複数の第２のパターン１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇ、１２Ｈ、１２Ｉと、を備える。基板１は、例えばガラス基板、あるいはシリコン結晶基板であるが、これらに限定されない。複数の第１のパターン１１Ａ−１１Ｉと、複数の第２のパターン１２Ａ−１２Ｉと、は、例えば白金等の導電性材料からなるが、これに限定されない。
【００１３】
例えば、行方向において、第２のパターン１２Ａ−１２Ｃと、第２のパターン１２Ａ−１２Ｃと平行に並ぶ第２のパターン１２Ｄ−１２Ｆと、の間に、第１のパターン１１Ａ−１１Ｃが並んでいる。また、第２のパターン１２Ｄ−１２Ｆと、第２のパターン１２Ｄ−１２Ｆと平行に並ぶ第２のパターン１２Ｇ−１２Ｉと、の間に、第１のパターン１１Ｄ−１１Ｆが並んでいる。
【００１４】
列方向においては、第１のパターン１１Ａ、１１Ｄ、１１Ｇと、第１のパターン１１Ａ、１１Ｄ、１１Ｇと平行に並ぶ第１のパターン１１Ｂ、１１Ｅ、１１Ｈと、の間に、第２のパターン１２Ａ、１２Ｄ、１２Ｇが並んでいる。また、第１のパターン１１Ｂ、１１Ｅ、１１Ｈと、第１のパターン１１Ｂ、１１Ｅ、１１Ｈと平行に並ぶ第１のパターン１１Ｃ、１１Ｆ、１１Ｉと、の間に、第２のパターン１２Ｂ、１２Ｅ、１２Ｈが並んでいる。
【００１５】
複数の第１のパターン１１Ａ−１１Ｉは、基板１上に等間隔で配置されている。複数の第２のパターン１２Ａ−１２Ｉも、基板１上に等間隔で配置されている。
【００１６】
複数の第１のパターン１１Ａ−１１Ｉのそれぞれは、第１のパターン辺１０１と、第２のパターン辺１０２と、を含む。第１のパターン辺１０１と、第２のパターン辺１０２と、は、互いに垂直方向に延伸している。また、複数の第２のパターン１２Ａ−１２Ｉのそれぞれは、第３のパターン辺１０３と、第４のパターン辺１０４と、を含む。第３のパターン辺１０３と、第４のパターン辺１０４と、は、互いに垂直方向に延伸している。
【００１７】
複数の第１のパターン１１Ａ−１１Ｉのそれぞれに含まれる第１のパターン辺１０１と、複数の第２のパターン１２Ａ−１２Ｉのそれぞれに含まれる第４のパターン辺１０４と、は平行であり、同一方向に延伸している。また、複数の第１のパターン１１Ａ−１１Ｉのそれぞれに含まれる第２のパターン辺１０２と、複数の第２のパターン１２Ａ−１２Ｉのそれぞれに含まれる第３のパターン辺１０３と、は平行であり、同一方向に延伸している。
【００１８】
複数の第１のパターン１１Ａ−１１Ｉと、複数の第２のパターン１２Ａ−１２Ｉと、は、マスター基板をダイシングする際のアライメントマークとして利用される。また、複数の第１のパターン１１Ａ−１１Ｉのそれぞれは、ダイシング後、切り出されたチップにおいて電気抵抗素子や測温素子等の回路素子として利用可能な構造を有している。複数の第２のパターン１２Ａ−１２Ｉのそれぞれは、例えばＬ字型であり、ダイシング後、切り出されたチップにおいては機能を有しない。
【００１９】
基板１上には、さらに複数の回路素子が配置されている。図２に示す例では、複数の発熱抵抗素子３１Ｂ、３１Ｃ、３１Ｅ、３１Ｆと、複数の第１の測温抵抗素子３２Ｂ、３２Ｃ、３２Ｅ、３２Ｆと、複数の第２の測温抵抗素子３３Ｂ、３３Ｃ、３３Ｅ、３３Ｆと、が、基板１上に配置されている。発熱抵抗素子３１Ｂは、第１のパターン１１Ｂと、第２のパターン１２Ｄと、の間に配置されている。第１の測温抵抗素子３２Ｂと、第２の測温抵抗素子３３Ｂと、は、発熱抵抗素子３１Ｂの両側に配置されている。
【００２０】
マスター基板をダイシングする際には、第１のパターン１１Ｅと第２のパターン１２Ｅの組み合わせを例にとると、図２の部分拡大図である図３に示すように、第１のパターン１１Ｅの第１のパターン辺１０１Ｅと、第２のパターン１２Ｅの第４のパターン辺１０４Ｅと、の両方からの垂直方向距離が等しい第１の線２１Ｂが、ダイシング装置によって、ダイシングラインとして画定される。また、第１のパターン１１Ｅの第２のパターン辺１０２Ｅと、第２のパターン１２Ｅの第３のパターン辺１０３Ｅと、の両方からの垂直方向距離が等しい第２の線２２Ｂも、ダイシング装置によって、ダイシングラインとして画定される。
【００２１】
図２に示す、他の隣接する第１のパターン１１と第２のパターン１２の組み合わせにおいても、同様にダイシングラインが画定される。例えば、隣接する第１のパターン１１Ａと第２のパターン１２Ａとの間において、第１の線２１Ａと、第２の線２２Ａと、が、ダイシングラインとして画定される。また、隣接する第１のパターン１１Ｉと第２のパターン１２Ｉとの間において、第１の線２１Ｃと、第２の線２２Ｃと、が、ダイシングラインとして画定される。ダイシング装置は、このように画定されたダイシングラインに沿ってマスター基板を切断し、マスター基板を分割する。
【００２２】
第１の線２１Ａ、２１Ｂと、第２の線２２Ａ、２２Ｂと、で画定されたダイシングラインに沿って切り出された、電子デバイスの一部をなすチップの一例を図４に示す。チップは、四角形の基板１Ｂであって、第１の頂点４１で交わる第１の辺３２１Ａ及び第２の辺３２２Ｂと、第１の頂点４１と対向する第２の頂点４２で交わる第３の辺３２２Ａ及び第４の辺３２１Ｂと、を有する基板１Ｂと、基板１Ｂ上に配置された第１及び第２のパターン１１Ｂ、１２Ｄと、を備える。
【００２３】
第１のパターン１１Ｂの第１のパターン辺１０１Ｂは、基板１Ｂの第１の辺３２１Ａと平行である。第１のパターン１１Ｂの第２のパターン辺１０２Ｂは、基板１Ｂの第２の辺３２２Ｂと平行である。また、第２のパターン１２Ｄの第３のパターン辺１０３Ｄは、基板１Ｂの第３の辺３２２Ａと平行である。第２のパターン１２Ｄの第４のパターン辺１０４Ｄは、基板の第４の辺３２１Ｂと平行である。
【００２４】
第１のパターン１１Ｂの第１のパターン辺１０１Ｂと、基板１Ｂの第１の辺３２１Ａと、の間の垂直方向距離は、第２のパターン１２Ｄの第４のパターン辺１０４Ｄと、基板１Ｂの第４の辺３２１Ｂと、の間の垂直方向距離と等しい。また、第１のパターン１１Ｂの第２のパターン辺１０２Ｂと、基板１Ｂの第２の辺３２２Ｂと、の間の垂直方向距離は、第２のパターン１２Ｄの第３のパターン辺１０３Ｄと、基板１Ｂの第３の辺３２２Ａと、の間の垂直方向距離と等しい。
【００２５】
図４に示すチップは、例えば、フローセンサの一部として使用される。この場合、発熱抵抗素子３１Ｂで流体を加熱し、発熱抵抗素子３１Ｂを挟んで対称的に配置されている第１の測温抵抗素子３２Ｂと、第２の測温抵抗素子３３Ｂと、を用いて、流体の温度分布を計測することにより、流体の流速あるいは流量を測定することが可能となる。また、第１のパターン１１Ｂは、発熱抵抗素子３１Ｂで加熱される前の流体の温度を計測するための測温抵抗素子として使用される。第２のパターン１２Ｄは、チップ上では機能を有さない。
【００２６】
以上、図１乃至図３を参照して説明したマスター基板の複数の第１のパターン１１Ａ−１１Ｉのそれぞれは、回路素子であるにもかかわらず、アライメントマークとしての機能も有する。そのため、ダイシングラインで画定される領域において、複数の第１のパターン１１Ａ−１１Ｉのそれぞれのさらに外縁に、アライメントマークを配置する必要がない。したがって、ダイシングラインで切り出される個々のチップの面積を小さくすることが可能となる。よって、一つのマスター基板から多くのチップを切り出すことが可能となり、チップの製造コストを低減させることも可能となる。
【００２７】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかになるはずである。例えば、実施の形態においては、図２に示すように、複数の第１のパターン１１Ａ−１１Ｉのそれぞれが、櫛状の形状を有する例を示した。これに対し、図５に示すように、複数の第１のパターン１１Ａ−１１Ｉのそれぞれは、電極パッドであってもよく、四角形であってもよい。また、実施の形態においては、図２に示す複数の第２のパターン１２Ａ−１２Ｉのそれぞれは、例えばＬ字型であり、ダイシング後、切り出されたチップにおいては機能を有しないと説明した。これに対し、図６に示すように、複数の第２のパターン１２Ａ−１２Ｉのそれぞれも、ダイシング後、切り出されたチップにおいて電気抵抗素子や測温素子等の回路素子として利用可能な構造を有していてもよい。このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。
【符号の説明】
【００２８】
１、１Ｂ        基板
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅ、１１Ｆ、１１Ｇ、１１Ｈ、１１Ｉ  第１のパターン
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇ、１２Ｈ、１２Ｉ  第２のパターン
２１Ａ、２１Ｂ、２１Ｃ  第１の線
２２Ａ、２２Ｂ、２２Ｃ  第２の線
３１Ｂ  発熱抵抗素子
３２Ｂ  第１の測温抵抗素子
３３Ｂ  第２の測温抵抗素子
４１    第１の頂点
４２    第２の頂点
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ、１０１Ｅ、１０１Ｆ、１０１Ｇ、１０１Ｈ、１０１Ｉ    第１のパターン辺
１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ、１０２Ｅ、１０２Ｆ、１０２Ｇ、１０２Ｈ、１０２Ｉ    第２のパターン辺
１０３Ａ、１０３Ｂ、１０３Ｃ、１０３Ｄ、１０３Ｅ、１０３Ｆ、１０３Ｇ、１０３Ｈ、１０３Ｉ    第３のパターン辺
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、１０４Ｆ、１０４Ｇ、１０４Ｈ、１０４Ｉ    第４のパターン辺
２２１Ａ、２２１Ｂ、２２１Ｃ、２２２Ａ、２２２Ｂ、２２２Ｃ      ダイシングライン
３２１Ａ        第１の辺
３２１Ｂ        第４の辺
３２２Ａ        第３の辺
３２２Ｂ        第２の辺
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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