(57)【要約】  【課題】電子機器の出力端子部分について、消費電力をなるべく低減させる技術を提供する。  【解決手段】ＡＳＩＣ１００は、出力端子部分（１４０、１５０）に出力バッファー（１４２、１５２）を備え、外部デバイス２００に信号を出力する必要がない期間は、当該バッファー（１４２、１５２）をハイインピーダンス状態にする。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部装置に信号を出力する電子機器であって、
出力端子部分にバッファーを備え、
前記外部装置に信号を出力する必要がない期間は、前記バッファーをハイインピーダンス状態にする、
ことを特徴とする電子機器。
【請求項２】
請求項１に記載の電子機器であって、
前記バッファーは、ゲーティング回路を備えており、
前記外部装置に信号を出力する必要があるか否か判別する判別手段と、
前記判別手段により前記外部装置に信号を出力する必要がないと判定された場合には、前記ゲーティング回路へディスエーブル信号を入力するゲーティング制御手段と、を備える、
ことを特徴とする電子機器。
【請求項３】
請求項２に記載の電子機器であって、
前記ゲーティング制御手段は、
前記バッファーが出力信号として有効な信号を出力していない場合に、前記ゲーティング回路へディスエーブル信号を入力する、
ことを特徴とする電子機器。
【請求項４】
請求項２又は３に記載の電子機器であって、
前記ゲーティング制御手段は、
前記外部装置に出力する信号がクロック信号である場合には、前記ゲーティング回路へイネーブル信号を入力する期間を、前記外部装置へのアクセス要求信号の出力期間よりも長くする、
ことを特徴とする電子機器。
【請求項５】
請求項２乃至４のいずれか１項に記載の電子機器であって、
前記ゲーティング制御手段は、
ＣＰＵ（Central Processing Unit）、ＤＭＡ（Direct Memory Access）、及び、他の外部装置、の少なくともいずれかによりアクセス要求を受け付けた場合に、前記ゲーティング回路へイネーブル信号を入力する、
ことを特徴とする電子機器。
【請求項６】
請求項１乃至５のいずれか１項に記載の電子機器であって、
前記バッファーとして双方向バッファーを用いる、
ことを特徴とする電子機器。
【請求項７】
外部装置に信号を出力する電子機器の制御方法であって、
前記電子機器は、出力端子部分にバッファーを備えており、
前記外部装置に信号を出力する必要があるか否か判別する判別ステップと、
前記判別ステップで前記外部装置に信号を出力する必要がないと判定された場合には、前記バッファーをハイインピーダンス状態にするバッファー制御ステップと、を行う、
ことを特徴とする電子機器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器、および、電子機器の制御方法に関する。
【背景技術】
【０００２】
電子機器のコントローラーに搭載されるメモリーコントローラー、ＩＯコントローラー等のＩＣには、それぞれの用途向けに開発されたＡＳＩＣ（Application Specific Integrated Circuit）が広く用いられている。
【０００３】
近年、各種電子機器において省電力化が求められていることに伴い、ＡＳＩＣについても消費電力を低減させる必要がでてきている（例えば、特許文献１）。そのため、ＡＳＩＣの内部回路については、クロックゲーティングやチップ内電源分離といった省電力技術が適用されるようになってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−７４９５２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、出力端子部分（例えば、ＩＯバッファー）については、上記の省電力技術を適用することができず、消費電力を低減させることが難しい。
【０００６】
本発明は、電子機器の出力端子部分について、消費電力をなるべく低減させる技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願は、上記課題を解決する手段を複数含んでいるが、その例を挙げるならば、以下のとおりである。
【０００８】
上記の課題を解決するための本発明の第一の態様は、外部装置に信号を出力する電子機器であって、出力端子部分にバッファーを備え、前記外部装置に信号を出力する必要がない期間は、前記バッファーをハイインピーダンス状態にする、ことを特徴とする。
【０００９】
上記の構成によれば、従来と比較して、電子機器の出力端子部分における消費電力を低減させることができる。
【００１０】
また、前記電子機器の前記バッファーは、ゲーティング回路を備えており、当該電子機器は、前記外部装置に信号を出力する必要があるか否か判別する判別手段と、前記判別手段により前記外部装置に信号を出力する必要がないと判定された場合には、前記ゲーティング回路へディスエーブル信号を入力するゲーティング制御手段と、を備える、ことを特徴とする。
【００１１】
上記の構成によれば、従来と比較して、電子機器の出力端子部分における消費電力を低減させることができる。
【００１２】
また、前記ゲーティング制御手段は、前記バッファーが出力信号として有効な信号を出力していない場合に、前記ゲーティング回路へディスエーブル信号を入力する、ことを特徴とする。
【００１３】
上記の構成によれば、従来と比較して、電子機器の出力端子部分における消費電力を低減させることができる。
【００１４】
また、前記ゲーティング制御手段は、前記外部装置に出力する信号がクロック信号である場合には、前記ゲーティング回路へイネーブル信号を入力する期間を、前記外部装置へのアクセス要求信号の出力期間よりも長くする、ことを特徴とする。
【００１５】
上記の構成によれば、外部装置で、当該電子機器からの出力信号を正常に扱うことができるようになる。
【００１６】
前記ゲーティング制御手段は、ＣＰＵ（Central Processing Unit）、ＤＭＡ（Direct Memory Access）、及び、他の外部装置、の少なくともいずれかによりアクセス要求を受け付けた場合に、前記ゲーティング回路へイネーブル信号を入力する、ことを特徴とする。
【００１７】
上記の構成によれば、各部から受けたアクセス要求に応じて、前記バッファーをハイインピーダンス状態から復帰させることができる。
【００１８】
また、前記電子機器は、前記バッファーとして双方向バッファーを用いる、ことを特徴とする。
【００１９】
上記の課題を解決するための本発明の第二の態様は、外部装置に信号を出力する電子機器の制御方法であって、前記電子機器は、出力端子部分にバッファーを備えており、前記外部装置に信号を出力する必要があるか否か判別する判別ステップと、前記判別ステップで前記外部装置に信号を出力する必要がないと判定された場合には、前記バッファーをハイインピーダンス状態にするバッファー制御ステップと、を行う、ことを特徴とする。
【００２０】
上記の本発明の第二の態様によっても、従来と比較して、電子機器の出力端子部分における消費電力を低減させることができる。
【００２１】
上記した以外の課題、構成、及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２２】
【図１】電子機器１０の概略構成の一例を示す図である。
【図２】ＡＳＩＣ１００の概略構成の一例を示すブロック図である。
【図３】（Ａ）出力端子部（１４０、１５０）に、双方向バッファーを用いる場合の回路構成例を示す図である。（Ｂ）出力端子部（１４０、１５０）に、３ステートバッファーを用いる場合の回路構成例を示す図である。
【図４】インターフェイス部１３０の入出力例を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図面を用いて説明する。
【００２４】
図１は、本実施形態にかかる電子機器１０の概略構成の一例を示す図である。
【００２５】
図示するように、電子機器１０は、ＡＳＩＣ１００と、外部デバイス２００と、を備える。ＡＳＩＣ１００と外部デバイス２００は、通信可能に接続される。
【００２６】
ＡＳＩＣ１００は、外部デバイス２００のマスター装置であり、外部デバイス２００にデータを書き込むことができる。
【００２７】
例えば、書き込み動作時においては、ＡＳＩＣ１００は、外部デバイス２００に対してクロック信号（ＣＬＫ）を供給して同期をとる。それから、ＡＳＩＣ１００は、アクセス要求信号（ＲＥＱ）を有効にして、ライトデータの格納先のアドレスデータに相当するアドレス信号（ＡＤＲ）を出力する。また、ＡＳＩＣ１００は、ライトイネーブル信号（ＷＥＮ）を有効にして、ライトデータに相当するライトデータ信号（ＷＤＡＴＡ）を出力する。
【００２８】
また、ＡＳＩＣ１００は、ライトデータの受領を通知するためのアクノリッジ信号（ＡＣＫ）が外部デバイス２００から返信されると、書き込み動作を終了する。
【００２９】
外部デバイス２００は、例えば、画像処理装置や、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、等のデバイスである。
【００３０】
外部デバイス２００は、ＡＳＩＣ１００から出力されたライトデータ（ＷＤＡＴＡ）を、指定されたアドレス（ＡＤＲ）の領域に格納する。
【００３１】
以上のような電子機器１０は、例えば、印刷装置、スキャナー装置、複写機、複合機、ファクシミリ装置、等の機器である。また、電子機器１０に、外部デバイス２００を含めなくてもよい。
【００３２】
図２は、ＡＳＩＣ１００の概略構成の一例を示すブロック図である。図示するように、ＡＳＩＣ１００は、ＣＰＵ１１０と、内部バス１２０と、インターフェイス部１３０と、第１の出力端子部と、第２の出力端子部１５０と、入力端子部１６０と、を備える。
【００３３】
ＣＰＵ１１０は、ＡＳＩＣ１００全体を統括的に制御する。例えば、ＣＰＵ１１０は、外部デバイス２００へのアクセス要求を、内部バス１２０を介して、インターフェイス部１３０へ出力することができる。
【００３４】
内部バス１２０は、少なくともＣＰＵ１１０とインターフェイス部１３０を通信可能に接続するバスである。
【００３５】
インターフェイス部１３０は、外部デバイス２００との通信を制御する。例えば、インターフェイス部１３０は、少なくとも上述した出力信号（ＣＬＫ、ＲＥＱ、ＡＤＲ、ＷＥＮ、ＷＤＡＴＡ）についての出力制御を行う。また、インターフェイス部１３０は、少なくとも上述した入力信号（ＡＣＫ）についての入力制御を行う。インターフェイス部１３０の詳細の動作については、後述する。
【００３６】
第１の出力端子部１４０は、上述した出力信号（ＣＬＫ、ＲＥＱ、ＡＤＲ、ＷＥＮ、ＷＤＡＴＡ）のうち、少なくともクロック信号（ＣＬＫ）を出力する。
【００３７】
そのため、第１の出力端子部１４０は、出力用のバッファーを備えている。なお、本実施形態では、第１の出力端子部１４０に備える出力用のバッファーとして、入力バッファー１４１と出力バッファー１４２を備えた双方向バッファーを用いる。
【００３８】
ただし、双方向バッファーを用いる場合であっても、第１の出力端子部１４０を出力専用とするため、入力バッファー１４１については使用しない。
【００３９】
また、出力バッファー１４２には、図示するように３ステートバッファーを用いる。従って、出力バッファー１４２は、ハイ（Ｈｉｇｈ）状態、ロー（Ｌｏｗ）状態、ハイインピーダンス状態（Ｈｉ−Ｚ）状態、といった３つの状態をとり得る。
【００４０】
また、第１の出力端子部１４０は、第１のコネクター１４５を備える。第１のコネクター１４５には、外部デバイス２００を接続するためのコネクターであり、例えば、ＰＡＤコネクターである。
【００４１】
以上のような第１の出力端子部１４０は、当然ながら、供給される電力を消費するものであり、双方向バッファーを構成する入力バッファー１４１と出力バッファー１４２ともに電力を消費する。
【００４２】
ここで、入力バッファー１４１と出力バッファー１４２の回路構成は異なり、消費電力も異なる。
【００４３】
図３（Ａ）は、第１の出力端子部１４０に、双方向バッファーを用いる場合の回路構成例を示す図である。図示するように、双方向バッファーは、ＥＳＤ保護用のダイオードを含む入力バッファー１４１と、ＭＯＳ−ＦＥＴを含む出力バッファー１４２と、を備える。従って、一般的には、出力バッファー１４２より入力バッファー１４１の方が消費電力は小さくなる。
【００４４】
従来の技術では、第１の出力端子部１４０に双方向バッファーを用いる場合には、信号を出力する必要のない期間（例えば、外部デバイス２００と同期をとらない期間）であっても、出力バッファー１４２を動作させ続ける。従って、出力バッファー１４２に電力が供給され続け、電力の無駄となってしまう。かといって、双方向バッファー全体に対して電力供給を停止することもできない。
【００４５】
そこで、本実施形態では、信号を出力する必要のない期間（例えば、外部デバイス２００と同期をとらない期間）においては、出力バッファー１４２を動作させずに、消費電力の少ない入力バッファー１４１を動作させるようにする。
【００４６】
こうすれば、消費電力の高い出力バッファー１４２を動作させずに済み、双方向バッファー全体での消費電力を低減させることができる。
【００４７】
ところで、出力バッファー１４２は、上述した通り３ステートバッファーであり、図３（Ａ）に示す通り、ＭＯＳ−ＦＥＴにゲーティング回路を接続した構成となっている。
【００４８】
ゲーティング回路に、クロックイネーブル信号（ＣＬＫ＿ｅｎ）を入力することにより、出力バッファー１４２をハイインピーダンス状態にすることができる。
【００４９】
そのため、本実施形態では、出力バッファー１４２をハイインピーダンス状態にすることによって、出力バッファー１４２を動作させずに、入力バッファー１４１を動作させる。
【００５０】
図２に戻り、第２の出力端子部１５０は、上述した出力信号（ＣＬＫ、ＲＥＱ、ＡＤＲ、ＷＥＮ、ＷＤＡＴＡ）のうち、少なくともアクセス要求信号（ＲＥＱ）、アドレス信号（ＡＤＲ）、ライトイネーブル信号（ＷＥＮ）、ライトデータ信号（ＷＤＡＴＡ）を出力する。
【００５１】
第２の出力端子部１５０は、第１の出力端子部１４０と同様の構成であり、入力バッファー１５１と出力バッファー１５２を備えた双方向バッファーと、第２のコネクター１５５と、を備える。
【００５２】
詳細な説明については省略するが、第２の出力端子部１５０は、第１の出力端子部１４０と同様に、出力バッファー１５２をハイインピーダンス状態にすることによって、出力バッファー１５２を動作させずに、入力バッファー１５１を動作させることができる。ただし、ゲーティング回路に入力されるイネーブル信号については、アウトシグナルイネーブル信号（ＯＵＴＳＩＧ＿ｅｎ）とよぶ。
【００５３】
以上のことから、第２の出力端子部１５０についても、信号を出力する必要のない期間（例えば、外部デバイス２００にアクセスしていない期間）においては、出力バッファー１５２を動作させずに済み、双方向バッファー全体での消費電力を低減させることができる。
【００５４】
なお、図には、１つの第２の出力端子部１５０を示しているが、出力する信号ごとに第２の出力端子部１５０を設けるものとする。
【００５５】
入力端子部１６０は、少なくとも上述した入力信号（すなわち、ＡＣＫ）を入力する。
【００５６】
そのため、入力端子部１６０は、入力バッファー１６１を備えている。また、入力端子部１６０は、各出力端子部（１４０、１５０）と同様に、第３のコネクター１６５を備える。
【００５７】
以上の電子機器１０の構成は、本実施形態の特徴を説明するにあたって主要構成を説明したのであって、上記の構成に限られない。また、一般的な電子機器が備える構成を排除するものではない。
【００５８】
例えば、外部デバイス２００へのアクセス要求は、ＣＰＵ１１０の他に、外部のＡＳＩＣ（或いはデバイス）が行うようにしてもよい。また、ＤＭＡ（Direct Memory Access）によって、アクセス要求を行うようにしてもよい。
【００５９】
また、上記の構成では、各出力端子部（１４０、１５０）に双方向バッファーを用いているが、これに替えて、３ステート出力バッファーを用いてもよい。
【００６０】
図３（Ｂ）は、各出力端子部（１４０、１５０）に、３ステート出力バッファーを用いる場合の回路構成例を示す図である。図示するように、３ステート出力バッファーは、入力バッファーを備えず、ＭＯＳ−ＦＥＴを含む出力バッファー（１４２、１５２）を備える。
【００６１】
そして、ゲーティング回路に、イネーブル信号（ＣＬＫ＿ｅｎ、ＯＵＴＳＩＧ＿ｅｎ）を入力することにより、出力バッファー（１４２、１５２）をハイインピーダンス状態にすることができる。
【００６２】
そのため、各出力端子部（１４０、１５０）に、双方向バッファーの替わりに３ステート出力バッファーを用いる場合には、信号を出力する必要のない期間において、出力バッファー（１４２、１５２）とコネクター（１４５、１５５）の接続をオープンにすることができ、消費電力を低減させることができる。
【００６３】
また、上記したＡＳＩＣ１００の各機能構成は、ＡＳＩＣ１００の構成を理解容易にするために、主な処理内容に応じて分類したものである。構成要素の分類の仕方や名称によって、本願発明が制限されることはない。ＡＳＩＣ１００の構成は、処理内容に応じて、さらに多くの構成要素に分類することもできる。また、１つの構成要素がさらに多くの処理を実行するように分類することもできる。また、各構成要素の処理は、１つのハードウェアで実行されてもよいし、複数のハードウェアで実行されてもよい。
【００６４】
次に、本実施形態における、上記構成からなるＡＳＩＣ１００の特徴的な動作について説明する。
【００６５】
図４は、インターフェイス部１３０の入出力例を示すタイミングチャートである。
【００６６】
外部デバイス２００への書き込み動作時において、インターフェイス部１３０は、図示するようなタイミングで信号の入出力を行う。
【００６７】
例えば、インターフェイス部１３０は、ＣＰＵ１１０、ＤＭＡ、及び、他の外部装置（ＡＳＩＣ等）、の少なくともいずれかよりアクセス要求を受け付けた場合に、第１の出力端子部１４０から信号を出力させる必要があると判定し、クロックイネーブル信号（ＣＬＫ＿ｅｎ）を有効（図示する例では「Ｈ」）にする（Ｔ１）。
【００６８】
これにより、出力バッファー１４２のゲーティング回路がオンとなり、第１の出力端子部１４０は、クロック信号（ＣＬＫ）を外部デバイス２００へ供給可能となる。
【００６９】
このとき、インターフェイス部１３０は、図示するタイミングＴ１で、クロック信号（ＣＬＫ）を、第１の出力端子部１４０へ出力する。こうして、クロック信号（ＣＬＫ）が、外部デバイス２００へ供給され、両装置間で同期がとられる。
【００７０】
このクロック信号（ＣＬＫ）の供給開始（Ｔ１）から所定クロック数分（図示する例では１クロック分）遅れて、インターフェイス部１３０は、第２の出力端子部１５０から信号を出力させる必要があると判定し、アウトシグナルイネーブル信号（ＯＵＴＳＩＧ＿ｅｎ）を有効（図示する例では「Ｈ」）にする（Ｔ２）。
【００７１】
これにより、出力バッファー１５２のゲーティング回路がオンとなり、第２の出力端子部１５０は、各種出力信号（ＲＥＱ、ＡＤＲ、ＷＥＮ、ＷＤＡＴＡ）を外部デバイス２００へ出力可能となる。
【００７２】
このとき、インターフェイス部１３０は、図示するタイミングＴ２で、アクセス要求信号（ＲＥＱ）と、ライトイネーブル信号（ＷＥＮ）と、を有効（図示する例では「Ｈ」）にする。これにより外部デバイス２００へのアクセスが開始される。
【００７３】
また、これとともに、インターフェイス部１３０は、アドレス信号（ＡＤＲ）と、ライトデータ（ＷＤＡＴＡ）と、を第２の出力端子部１５０へ出力する。こうして、アドレス信号（ＡＤＲ）とライトデータ（ＷＤＡＴＡ）は、外部デバイス２００へ送られ、そのアドレス信号で指定された格納領域に、ライトデータが書き込まれる。
【００７４】
それから、外部デバイス２００では、ライトデータ（ＷＤＡＴＡ）を受信し終えると、アクノリッジ信号（ＡＣＫ）をＡＳＩＣ１００へ返す。
【００７５】
そして、ＡＳＩＣ１００の入力端子部１６０は、このアクノリッジ信号（ＡＣＫ）を入力する（Ｔ３）。
【００７６】
このタイミングＴ３で、インターフェイス部１３０は、第２の出力端子部１５０から信号を出力させる必要はないと判定し、アウトシグナルイネーブル信号（ＯＵＴＳＩＧ＿ｅｎ）を無効（図示する例では「Ｌ」）にする。
【００７７】
また、インターフェイス部１３０は、アクノリッジ信号（ＡＣＫ）が入力されない場合であっても、第２の出力端子部１５０が出力信号として有効な信号を出力していない場合には、同様に、アウトシグナルイネーブル信号（ＯＵＴＳＩＧ＿ｅｎ）を無効にしてもよい。
【００７８】
そして、アウトシグナルイネーブル信号が無効にされることより、出力バッファー１５２のゲーティング回路がオフ（オープン）となり、各出力信号（ＲＥＱ、ＷＥＮ、ＡＤＲ、ＷＤＡＴＡ）の出力は停止する。これにより外部デバイス２００へのアクセスは終了する。
【００７９】
このように、信号を出力する必要のない期間（例えば、外部デバイス２００にアクセスしていない期間）においては、第２の出力端子部１５０の出力バッファー１５２をハイインピーダンス状態にする。これにより、信号を出力する必要のない期間においては、出力バッファー１５２を動作させずに済み、第２の出力端子部１５０での消費電力を低減させることができる。
【００８０】
また、外部デバイス２００へのアクセス終了のタイミング（Ｔ３）から所定クロック数分（図示する例では１クロック分）遅れて、インターフェイス部１３０は、第１の出力端子部１５０から信号を出力させる必要はないと判定し、クロックイネーブル信号（ＣＬＫ＿ｅｎ）を無効（図示する例では「Ｌ」）にする（Ｔ４）。
【００８１】
これにより、出力バッファー１４２のゲーティング回路がオフ（オープン）となり、クロック信号（ＣＬＫ）の外部デバイス２００への供給は停止する。
【００８２】
このように、信号を出力する必要のない期間（例えば、外部デバイス２００と同期をとらない期間）においては、第１の出力端子部１４０の出力バッファー１５２をハイインピーダンス状態にする。これにより、信号を出力する必要のない期間においては、出力バッファー１４２を動作させずに済み、第１の出力端子部１４０での消費電力を低減させることができる。
【００８３】
例として、出力ピンの本数Ｎを１００本とし、動作周波数ｆを１０［ＭＨｚ］、出力負荷容量Ｃを１０［ｐＦ］、供給電圧Ｖを３．３［Ｖ］とする場合には、出力端子部での単位時間あたりの消費電力は、ｆ×Ｃ×Ｖ２×Ｎの関係式より、（１０×１０６）［Ｈｚ］×（１０×１０（−１２））［Ｆ］×３．３２×１００＝１０８．９［ｍＷ］となる。
【００８４】
従来の技術では、出力端子部に双方向バッファーを用いる場合、信号を出力しない期間においても出力バッファーを動作させているため、単位時間あたり１０８．９［ｍＷ］の電力が消費されることになる。
【００８５】
これに対し、本実施形態では、上述したように、出力端子部に双方向バッファーを用いる場合、信号を出力しない期間においては出力バッファー（１４２、１５２）の動作を停止させ、その代わりに入力バッファー（１４１、１５１）を動作させている。そのため、出力端子部（１４０、１５０）から信号を出力している期間と出力していない期間のデューティ比を５０％とすると、２．５７［μＷ／ＭＨｚ］×１０［ＭＨｚ］×１００×０．５＋（１０×１０６）［Ｈｚ］×（１０×１０（−１２））［Ｆ］×３．３２×１００×０．５＝５５．６［ｍＷ］の電力を単位時間あたり消費することになる。従って、本実施形態の、出力端子部（１４０、１５０）では、従来と比較して、大幅に消費電力を低減できることがわかる。
【００８６】
また、図示するように、本実施形態では、クロックイネーブル信号（ＣＬＫ＿ｅｎ）を第２の出力端子部１５０の出力バッファー１５２に入力する期間（Ｔ１からＴ４までの期間）について、アウトシグナルイネーブル信号（ＯＵＴＳＩＧ＿ｅｎ）を第１の出力端子部１４０の出力バッファー１４２に入力する期間（Ｔ２からＴ３までの期間）よりも長くしている。
【００８７】
これにより、外部デバイス２００では、ＡＳＩＣ１００からの出力信号を正常に扱うことができる。
【００８８】
また、上記の実施形態は、本発明の要旨を例示することを意図し、本発明を限定するものではない。多くの代替物、修正、変形例は当業者にとって明らかである。
【００８９】
例えば、上記実施形態では、第１の出力端子部１４０から出力される信号をクロック信号（ＣＬＫ）としているが、これに限定されず、他の信号を出力してもよい。また、同様に、第２の出力端子部１５０から出力される信号も上記に限定されない。
【符号の説明】
【００９０】
１０・・・電子機器、１００・・・ＡＳＩＣ、１１０・・・ＣＰＵ、１２０・・・内部バス、１３０・・・インターフェイス部、１４０・・・第１の出力端子部、１４１・・・入力バッファー（第１の出力端子部）、１４２・・・出力バッファー（第１の出力端子部）、１４５・・・第１のコネクター、１５０・・・第２の出力端子部、１５１・・・入力バッファー（第２の出力端子部）、１５２・・・出力バッファー（第２の出力端子部）、１５５・・・第２のコネクター、１６０・・・入力端子部、１６１・・・入力バッファー（入力端子部）、１６５・・・第３のコネクター、２００・・・外部デバイス。
【図１】
2013143722.tif 000003
【図２】
2013143722.tif 000004
【図３】
2013143722.tif 000005
【図４】
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