(57)【要約】【課題】ホワイトノイズのようなランダムな信号が入力された場合でもショック音の発生を回避することが可能な積分器、デジタル−アナログ変換回路、及び音声出力システムを提供すること。【解決手段】積分器４１は、入力信号を１サンプリング周期だけ遅延させる遅延器４１ａと、遅延された入力信号を次のサンプリング時に入力信号と加算する加算器４１ｂと、遅延器４１ａのオーバーフローを防止するオーバーフロー防止回路４１ｃとを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力信号を１サンプリング周期だけ遅延させる遅延器と、
遅延された入力信号を次のサンプリング時に入力信号と加算する加算器と、
前記遅延器のオーバーフローを防止するオーバーフロー防止回路と
を備えることを特徴とする積分器。
【請求項２】
前記オーバーフロー防止回路は、前記遅延器の出力を０に収束させることを特徴とする請求項１に記載の積分器。
【請求項３】
前記遅延器の出力が正の値である場合、次のサンプリング時に前記遅延器の入力から固定値を減算し、前記遅延器の出力が負の値である場合、次のサンプリング時に前記遅延器の入力に前記固定値を加算することを特徴とする請求項２に記載の積分器。
【請求項４】
前記固定値は、前記遅延器のオーバーフローを防止する最小の正の整数であることを特徴とする請求項３に記載の積分器。
【請求項５】
オーバーフロー防止回路が設けられた積分器と、
前記積分器による積分値を１ビットで量子化してパルス信号を出力する量子化器と
を備えることを特徴とするデジタル−アナログ変換回路。
【請求項６】
前記オーバーフロー防止回路は、前記積分器の出力を０に収束させることを特徴とする請求項５に記載のデジタル−アナログ変換回路。
【請求項７】
前記積分器の出力が正の値である場合、次のサンプリング時に前記積分器の入力から固定値を減算し、前記積分器の出力が負の値である場合、次のサンプリング時に前記積分器の入力に前記固定値を加算することを特徴とする請求項６に記載のデジタル−アナログ変換回路。
【請求項８】
前記固定値は、前記積分器のオーバーフローを防止する最小の正の整数であることを特徴とする請求項７に記載のデジタル−アナログ変換回路。
【請求項９】
入力信号に所定のオーディオ信号処理を施すオーディオ処理回路と、
前記入力信号のサンプリング周波数の所定倍の周波数でデータをオーバーサンプリングするオーバーサンプリングフィルタと、
オーバーフロー防止回路が設けられた積分器による積分値を１ビットで量子化してパルス信号を出力するデジタル−アナログ変換回路と
を備えることを特徴とする音声出力システム。
【請求項１０】
前記オーバーフロー防止回路は、前記積分器の出力を０に収束させることを特徴とする請求項９に記載の音声出力システム。
【請求項１１】
前記積分器の出力が正の値である場合、次のサンプリング時に前記積分器の入力から固定値を減算し、前記積分器の出力が負の値である場合、次のサンプリング時に前記積分器の入力に前記固定値を加算することを特徴とする請求項１０に記載の音声出力システム。
【請求項１２】
前記固定値は、前記積分器のオーバーフローを防止する最小の正の整数であることを特徴とする請求項１１に記載の音声出力システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分器、デジタル−アナログ変換回路、及び音声出力システムに関する。
【背景技術】
【０００２】
従来より、ΔΣＤＡＣ（Digital Analog Converter）を含むシステムが知られている。例えば、特許文献１には、デルタシグマ変調器とアナログＬＰＦ（Low Pass Filter）を備えたＤＡＣが開示されている。デルタシグマ変調器は、入力されたデジタルオーディオ信号について１ビット化を行い、デジタル信号に変換して出力する。アナログＬＰＦは、デルタシグマ変調器から出力されたデジタル信号をアナログのオーディオ信号に変換する。このアナログのオーディオ信号がＤＡＣの出力となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０１９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のΔΣＤＡＣを含むシステムによると、ホワイトノイズのようなランダムな信号が入力されると、ΔΣＤＡＣ内の積分器がオーバーフローを起こし、ショック音が聞こえる場合がある。すなわち、ΔΣＤＡＣ内の積分器は、入力信号を１サンプリング周期だけ遅延させる遅延器を備えている。このような遅延器は、バッファ等の電気回路素子により構成される。そのため、図９に示すように、データ値が遅延器の取り得る範囲ｄを超えた場合は、ΔΣＤＡＣ内の積分器（遅延器）がオーバーフローを起こし、符号が反転してショック音が聞こえる場合がある。
【０００５】
本発明の目的は、ホワイトノイズのようなランダムな信号が入力された場合でもショック音の発生を回避することが可能な積分器、デジタル−アナログ変換回路、及び音声出力システムを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、入力信号を１サンプリング周期だけ遅延させる遅延器と、遅延された入力信号を次のサンプリング時に入力信号と加算する加算器と、前記遅延器のオーバーフローを防止するオーバーフロー防止回路とを備える積分器が提供される。
【０００７】
また、本発明の他の態様によれば、オーバーフロー防止回路が設けられた積分器と、前記積分器による積分値を１ビットで量子化してパルス信号を出力する量子化器とを備えるデジタル−アナログ変換回路が提供される。
【０００８】
また、本発明の他の態様によれば、入力信号に所定のオーディオ信号処理を施すオーディオ処理回路と、前記入力信号のサンプリング周波数の所定倍の周波数でデータをオーバーサンプリングするオーバーサンプリングフィルタと、オーバーフロー防止回路が設けられた積分器による積分値を１ビットで量子化してパルス信号を出力するデジタル−アナログ変換回路とを備える音声出力システムが提供される。
【発明の効果】
【０００９】
本発明によれば、ホワイトノイズのようなランダムな信号が入力された場合でもショック音の発生を回避することが可能な積分器、デジタル−アナログ変換回路、及び音声出力システムを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係る音声出力システムの構成を例示する模式的ブロック図。
【図２】本実施の形態に係るオーバーサンプリング時の演算タイミングを例示する図。
【図３】本実施の形態に係るΔΣＤＡＣの構成を例示する模式的回路ブロック図。
【図４】本実施の形態に係る積分器の構成を例示する模式的ブロック図。
【図５】本実施の形態に係るオーバーフロー防止回路の構成を例示する模式的ブロック図。
【図６】本実施の形態に係るオーバーフロー防止回路の動作を例示するフローチャート図。
【図７】本実施の形態に係る積分器の動作を例示するタイミングチャートであって、（ａ）クロック、（ｂ）積分器の入力、（ｃ）遅延器の入力、（ｄ）遅延器の出力。
【図８】図７の例における遅延器の入力の変化を示すグラフである。
【図９】従来の課題の説明図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
［実施の形態］
以下、図１〜図８を用いて実施の形態を説明する。
【００１４】
本実施の形態に係る音声出力システムは、入力信号に所定のオーディオ信号処理を施すオーディオＤＳＰ（Digital Signal Processor）１０と、入力信号のサンプリング周波数の８倍の周波数でデータをオーバーサンプリングする８倍オーバーサンプリングフィルタ２０と、オーバーフロー防止回路４１ｃが設けられた積分器４１による積分値を１ビットで量子化してパルス信号を出力するΔΣＤＡＣ４０とを備える。
【００１５】
また、オーバーフロー防止回路４１ｃは、積分器４１の出力を０に収束させても良い。
【００１６】
また、積分器４１の出力が正の値である場合、次のサンプリング時に積分器４１の入力から固定値を減算し、積分器４１の出力が負の値である場合、次のサンプリング時に積分器４１の入力に固定値を加算しても良い。
【００１７】
また、固定値は、積分器４１のオーバーフローを防止する最小の正の整数であっても良い。
【００１８】
（音声出力システムの構成）
図１は、本実施の形態に係る音声出力システムの構成を例示する模式的ブロック図である。この音声出力システムは、図１に示すように、オーディオＤＳＰ１０と、８倍オーバーサンプリングフィルタ２０と、ΔΣＤＡＣ４０とを備えている。もちろん、その他の処理部（ＤＣホールドやＤＡＣアナログ部等）を備えることも可能である。
【００１９】
オーディオＤＳＰ１０は、デジタル信号を入力して、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を施し、ＰＣＭ（Pulse Code Modulation）方式のデジタルオーディオ信号を生成して８倍オーバーサンプリングフィルタ２０に出力する。
【００２０】
８倍オーバーサンプリングフィルタ２０は、デジタル信号をオーバーサンプリングして加算器３０に出力する。具体的には、オリジナルの入力信号のサンプリング周波数ｆｓの８倍の周波数（８ｆｓ）でデータをサンプリングして、例えば、４８ｋＨｚまたは４４．１ｋＨｚのサンプリング周波数を３８４ｋＨｚまたは３５２．８ｋＨｚのＰＷＭ周波数に変換する。
【００２１】
８倍オーバーサンプリングフィルタ２０は、２倍×３段で構成されたＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタを含む。各ＦＩＲフィルタは、入力した信号（オリジナル）のサンプリング周波数の２倍の周波数でサンプリングする。ここで、８倍オーバーサンプリングフィルタ２０における１ｆｓ期間の８倍オーバーサンプリング処理は、図２に例示するようなＡ〜Ｎまでの演算タイミングにより実現される。各演算タイミングＡ〜Ｎは、以下のように演算動作を行う。
【００２２】
演算タイミングＡ：２倍オーバーサンプリング１回目（２ｆｓ）
演算タイミングＢ：２倍オーバーサンプリング２回目（２ｆｓ）
演算タイミングＣ：２倍オーバーサンプリング１回目（４ｆｓ）
演算タイミングＤ：２倍オーバーサンプリング２回目（４ｆｓ）
演算タイミングＥ：２倍オーバーサンプリング３回目（４ｆｓ）
演算タイミングＦ：２倍オーバーサンプリング４回目（４ｆｓ）
演算タイミングＧ：２倍オーバーサンプリング１回目（８ｆｓ）
演算タイミングＨ：２倍オーバーサンプリング２回目（８ｆｓ）
演算タイミングＩ：２倍オーバーサンプリング３回目（８ｆｓ）
演算タイミングＪ：２倍オーバーサンプリング４回目（８ｆｓ）
演算タイミングＫ：２倍オーバーサンプリング５回目（８ｆｓ）
演算タイミングＬ：２倍オーバーサンプリング６回目（８ｆｓ）
演算タイミングＭ：２倍オーバーサンプリング７回目（８ｆｓ）
演算タイミングＮ：２倍オーバーサンプリング８回目（８ｆｓ）
ΔΣＤＡＣ４０は、デルタシグマ（ΔΣ）型のＤＡＣのデジタル部であり、図３に示すように、例えば５個の積分器４１〜４５と、量子化器４６とを備えている。積分器４１〜４５は、デジタル信号に１サンプリング周期前のデジタル信号を加算することでデジタル信号の積分値を出力する。量子化器４６は、積分値を１ビットで量子化してパルス信号を出力する。すなわち、積分値が正の数である場合は０を出力し、負の数である場合は１を出力するようになっている。ここでは、ΔΣＤＡＣ４０は、オリジナルの入力信号のサンプリング周波数ｆｓの１２８倍の周波数（１２８ｆｓ）で動作しているものとする。
【００２３】
（積分器の構成）
図４は、本実施の形態に係る積分器４１の構成を例示する模式的ブロック図である。ここでは、積分器４１を例示して説明するが、他の積分器４２〜４５の構成も同様である。
【００２４】
積分器４１は、図４に示すように、遅延器４１ａと、加算器４１ｄと、オーバーフロー防止回路４１ｃと、加算器４１ｄとを備えている。遅延器４１ａは、入力信号を１サンプリング周期だけ遅延させる。この遅延器４１ａの出力は、加算器４１ｂ、オーバーフロー防止回路４１ｃ、及び積分器４１の後段の回路に入力されるようになっている。加算器４１ｂは、遅延器４１ａによって遅延された入力信号を次のサンプリング時に入力信号と加算して加算器４１ｄに入力する。オーバーフロー防止回路４１ｃは、遅延器４１ａのオーバーフローを防止する回路である。具体的には、遅延器４１ａによって遅延された入力信号に所定のオーバーフロー防止処理を施して加算器４１ｄに入力する。加算器４１ｄは、加算器４１ｂの出力とオーバーフロー防止回路４１ｃの出力とを加算して遅延器４１ａに入力する。
【００２５】
（オーバーフロー防止回路の構成）
図５は、本実施の形態に係るオーバーフロー防止回路４１ｃの構成を例示する模式的ブロック図である。ここでは、積分器４１内のオーバーフロー防止回路４１ｃを例示して説明するが、他の積分器４２〜４５内のオーバーフロー防止回路４２ｃ〜４５ｃの構成も同様である。
【００２６】
オーバーフロー防止回路４１ｃは、図５に示すように、遅延器４１ａの出力の符号に応じてフィードバック値を切り換えるセレクタ４１ｓを備えている。すなわち、セレクタ４１ｓは、遅延器４１ａの出力が正の値である場合、−２を選択して出力する（図６、ステップＳ１→Ｓ２→Ｓ３→Ｓ５）。一方、遅延器４１ａの出力が負の値である場合、＋２を選択して出力する（図６、ステップＳ１→Ｓ２→Ｓ４→Ｓ５）。
【００２７】
既に説明した通り、オーバーフロー防止回路４１ｃの出力は加算器４１ｄに入力される。加算器４１ｄは、加算器４１ｂの出力とオーバーフロー防止回路４１ｃの出力とを加算して遅延器４１ａに入力する。その結果、遅延器４１ａの出力が正の値である場合、次のサンプリング時に遅延器４１ａの入力から固定値「２」が減算されて遅延器４１ａに入力されることになる。一方、遅延器４１ａの出力が負の値である場合、次のサンプリング時に遅延器４１ａの入力に固定値「２」が加算されて遅延器４１ａに入力されることになる。
【００２８】
このように、本実施の形態では、積分器４１にオーバーフロー防止回路４１ｃを設けてフィードバックする構成を採用している。ここでは、固定値（フィードバック値の絶対値）として「２」を例示しているが、本発明はこれに限定されるものではない。ただし、フィードバック値の絶対値が小さ過ぎるとオーバーフローを防止することができない。逆に、フィードバック値の絶対値が大き過ぎると歪率が悪化してしまう。そのため、固定値は、遅延器４１ａのオーバーフローを防止する最小の正の整数とするのが望ましい。このような固定値は、コマンドを用いて適宜変更することが可能となっている。
【００２９】
（動作例）
図７は、本実施の形態に係る積分器４１の動作を例示するタイミングチャートである。ここでは、図７（ｂ）に示すように、積分器４１の入力は＋１とする。また、オーバーフロー防止回路４１ｃ内の固定値（フィードバック値の絶対値）は「２」とする。
【００３０】
遅延器４１ａの入力＝積分器４１の入力＋オーバーフロー防止回路４１ｃの出力＋遅延器４１ａの出力となり、次のクロックで遅延器４１ａにラッチされる。例えば、遅延器４１ａの出力が９（正の値）である場合、オーバーフロー防止回路４１ｃの出力は−２となり、遅延器４１ａの入力は、１＋（−２）＋９＝８となる。その次のクロックでは、遅延器４１ａの出力は８（正の値）であるため、オーバーフロー防止回路４１ｃの出力は−２となり、遅延器４１ａの入力は、１＋（−２）＋８＝７となる。さらにその次のクロックでは、遅延器４１ａの出力は７（正の値）であるため、オーバーフロー防止回路４１ｃの出力は−２となり、遅延器４１ａの入力は、１＋（−２）＋７＝６となる。以降、遅延器４１ａの出力が０となるまで同様の処理が繰り返される。
【００３１】
遅延器４１ａの出力が−１（負の値）になると、オーバーフロー防止回路４１ｃの出力は＋２になるため、遅延器４１ａの入力は、１＋２＋（−１）＝２となる。その次のクロックでは、遅延器４１ａの出力は２（正の値）であるため、オーバーフロー防止回路４１ｃの出力は−２となり、遅延器４１ａの入力は、１＋（−２）＋２＝１となる。さらにその次のクロックでは、遅延器４１ａの出力は１（正の値）であるため、オーバーフロー防止回路４１ｃの出力は−２となり、遅延器４１ａの入力は、１＋（−２）＋１＝０となる。
【００３２】
図８は、図７の例における遅延器４１ａの入力の変化を示すグラフである。縦軸はデータ値を示し、横軸は時間を示している。遅延器４１ａの入力は、図７（ｃ）に示すように、８，７，６，５，４，３，２，１，０，−１，２，１，０，−１となり、０に収束していくことが分かる。遅延器４１ａの出力（積分器４１の出力）も同様、０に収束することになるため、積分器４１のオーバーフローを防止することができる。
【００３３】
以上説明したように、本実施の形態によれば、積分器４１のオーバーフローを防止することができるので、ホワイトノイズのようなランダムな信号が入力された場合でもショック音の発生を回避することが可能である。また、本実施の形態では、固定値（フィードバック値の絶対値）として適切な値を用いることができるので、歪率を悪化させることなくオーバーフローを防止することが可能である。
【００３４】
[その他の実施の形態]
上記のように、本発明の一実施の形態を記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００３５】
このように、本発明はここでは記載していない様々な実施の形態などを含む。例えば、音声出力システムに本発明を適用した場合について説明したが、本発明は、オーバーフローを防止することが必要な積分器を用いる様々なシステム（画像処理システム等）に適用することが可能である。
【産業上の利用可能性】
【００３６】
本発明に係る積分器、デジタル−アナログ変換回路、及び音声出力システムは、テレビ、ミニコンポ、ラジカセ、カーオーディオ等、音声を出力する機器全般に適用することができる。特に、オーバーフローを防止することが必要な機器に適用すると効果的である。
【符号の説明】
【００３７】
１０…オーディオ処理回路（オーディオＤＳＰ）
２０…オーバーサンプリングフィルタ（８倍オーバーサンプリングフィルタ）
４０…デジタル−アナログ変換回路（ΔΣＤＡＣ）
４１，４２，４３，４４，４５…積分器
４１ａ，４２ａ，４３ａ，４４ａ，４５ａ…遅延器
４１ｂ，４２ｂ，４３ｂ，４４ｂ，４５ｂ…加算器
４１ｃ，４２ｃ，４３ｃ，４４ｃ，４５ｃ…オーバーフロー防止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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