(57)【要約】      （修正有）【課題】ゲート抵抗が低く、且つゲート長が短く、且つ高電圧動作時に電界集中を緩和できるゲート電極を有する半導体装置を提供する。【解決手段】この発明に係る電界効果型トランジスタは、ゲート電極８と、ゲート電極８を覆いかつゲート電極８と接触するシリコンを含む材料からなる誘電膜９と、誘電膜９の上層であってゲート電極の上に該ゲート電極と導通するフィールドプレート電極１１とを備え、ゲート電極８は、前記誘電膜９と接触する側にシリサイド化する金属層１０を有し、ゲート電極８とフィールドプレート電極１１とは、誘電膜９とゲート電極８とが反応してシリサイド化した電極接合領域１０を介して導通している。【選択図】図１
2013157399.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタを備える半導体装置であって、
前記電界効果型トランジスタは、ゲート電極と、前記ゲート電極を覆いかつ前記ゲート電極と接触するシリコンを含む材料からなる誘電膜と、前記誘電膜の上層であって前記ゲート電極の上に該ゲート電極と導通するフィールドプレート電極とを備え、
前記ゲート電極は、前記誘電膜と接触する側にシリサイド化する金属層を有し、
前記ゲート電極と前記フィールドプレート電極とは、前記誘電膜と前記ゲート電極とが反応してシリサイド化した電極接合領域を介して導通していることを特徴とする半導体装置。
【請求項２】
電極を備える半導体装置であって、
前記電極は、前記電極を覆いかつ前記電極と接触するシリコンを含む材料からなる誘電膜と、前記誘電膜の上層であって前記電極の上に該電極と導通するフィールドプレート電極とを備え、
前記電極は、前記誘電膜と接触する側にシリサイド化する金属層を有し、
前記電極と前記フィールドプレート電極とは、前記誘電膜と前記電極とが反応してシリサイド化した電極接合領域を介して導通していることを特徴とする半導体装置。
【請求項３】
電極またはゲート電極は、
チタン、アルミ、プラチナ、金、ニッケル、パラジウム、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２のシリサイド、ＴｉＮ、ＷＮの中から選択される材料で構成された層と、
プラチナ、ニッケルまたはイリジウムのいずれかの金属から選択される材料で構成された層との積層構造であり、
前記電極または前記ゲート電極が誘電膜と接触する側に、前記プラチナ、前記ニッケルまたは前記イリジウムのいずれかの金属が配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
誘電膜は、ＳｉＮｘからなる膜であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
電界効果型トランジスタを備える半導体装置の製造方法であって、
半導体基板の上に、最上層の少なくともその一部がシリサイド化する金属層を堆積してゲート電極を形成するゲート電極形成工程と、
前記半導体基板を所定の温度で加熱しながら、前記ゲート電極を覆うようにシリコンを含む誘電膜を堆積する誘電膜堆積工程と、
前記誘電膜を覆うように、導体層を堆積してフィールドプレート電極を形成する電極形成工程とを備え、
前記誘電膜堆積工程での前記所定の温度は、前記ゲート電極と前記誘電膜とが反応してシリサイド化する温度であることを特徴とする半導体装置の製造方法。
【請求項６】
電極を備える半導体装置の製造方法であって、
半導体基板の上に、最上層の少なくともその一部がシリサイド化する金属層を堆積して電極を形成する電極形成工程と、
前記半導体基板を所定の温度で加熱しながら、前記電極を覆うようにシリコンを含む誘電膜を堆積する誘電膜堆積工程と、
前記誘電膜を覆うように、導体層を堆積してフィールドプレート電極を形成する電極形成工程とを備え、
誘電膜堆積工程での前記所定の温度は、前記電極と前記誘電膜とが反応してシリサイド化する温度であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、半導体装置の電極構造と、電界効果型トランジスタのゲート構造、及びその製造方法に関する。
【背景技術】
【０００２】
窒化物を含む半導体からなる従来のヘテロ接合電界効果型トランジスタにおいては、高周波化に伴いゲート長を短くするとゲート電極の断面積が減少し、ゲート抵抗が増大していた。これを回避するために、ゲート電極上部に傘を開いたように金属部を増大させ、半導体層と接する実質的ゲート長を短くした状態でゲート電極断面積を大きくしてゲート抵抗を低減していた。さらに、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて特徴的な電流コラプスを抑制するために、増大させた金属部と半導体層の間に誘電膜を挿入して、ドレイン電極に高電圧を印加した際にドレイン電極側のゲート電極端に集中する電界を緩和することが行われていた。例えば、非特許文献１には、上述の構造が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｙｕｎｊｕ  Ｓｕｎ、Ｌｅｓｔｅｒ  Ｆ．  Ｅａｓｔｍａｎ  「Ｌａｒｇｅ−Ｓｉｇｎａｌ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｄｅｅｐ  Ｓｕｂｍｉｃｒｏｍｅｔｅｒ  ＡｌＧａＮ／ＡｌＮ／ＧａＮ  ＨＥＭＴｓ  Ｗｉｔｈ  ａ  Ｆｉｅｌｄ−Ｍｏｄｕｌａｔｉｎｇ  Ｐｌａｔｅ」、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ、ＡＵＧＵＳＴ  ２００５、ＶＯＬ．５２、Ｎｏ．８、ｐｐ１６８９−１６９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のように、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタにおいて、ゲート長を極力短く、且つゲート電極の断面積を大きくするために傘の開いたような構造とし、且つ、断面積を増大させる傘と半導体の間に誘電膜を挿入した構造とするためには、ゲート電極を形成する前に半導体上に誘電膜を形成し、その後、ゲート電極を形成する領域の誘電膜をドライエッチング法にて除去し、その後に除去した領域を覆うようにゲート電極を堆積する必要があった。しかしながら、このような方法をとった場合、ドライエッチングの際に半導体層にダメージが形成され、ゲートリーク電流や電流コラプス特性が劣化するという問題があった。
【０００５】
或いは別法として、ゲート電極を形成した後に誘電膜を形成する手法の考えれるが、傘と半導体の間の領域に誘電膜を挿入することが困難となる。また、矩形のゲート電極を形成した後に誘電膜を形成し、さらにゲート電極直上の誘電膜を除去した後にゲート電極を覆うように再度、電極を形成する方法も考えられる。しかし、半導体にドライエッチングのダメージを与えることは避けられるが、この場合には、ゲート電極よりも細い解像度でゲート電極上にリソグラフィを行なう必要があり、その分だけゲート電極が長くなってしまい、高い周波数特性が得られないという問題が生ずる。
【０００６】
そこで、本発明は以上のような課題を解決するためになされたものであり、ゲート抵抗が低く、且つゲート長が短くても、高電圧動作時に電界集中を緩和できるゲート電極を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係わる半導体装置は、電界効果型トランジスタを備える半導体装置であって、電界効果型トランジスタは、ゲート電極と、ゲート電極を覆いかつゲート電極と接触するシリコンを含む材料からなる誘電膜と、誘電膜の上層であって前ゲート電極の上に該ゲート電極と導通するフィールドプレート電極とを備え、ゲート電極は、誘電膜と接触する側にシリサイド化する金属層を有し、ゲート電極とフィールドプレート電極とは、誘電膜とゲート電極とが反応してシリサイド化した電極接合領域を介して導通していることを特徴とする。
【発明の効果】
【０００８】
この発明に係る半導体装置は、上記のように構成したことにより、短チャネルであってゲート抵抗が低く、且つ、高電圧動作時に電界集中を緩和できるゲート電極を持つ半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【図３】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【図４】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【図５】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【図６】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【図７】本発明の実施の形態２による半導体装置の製造工程の一例を示す断面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
本発明に係る実施の形態１の半導体装置の全体構成について説明する。図１は、本実施形態の半導体装置の模式的に示した断面図である。詳細には、窒化物半導体からなるヘテロ接合電界効果型トランジスタの構造を有する半導体装置の一例である。なお、図において、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通することである。また、明細書全文に表れている構成要素の形容は、あくまで例示であってこれらの記載に限定されるものではない。
【００１１】
図１に示すように、半導体装置の最下層は基板１であり、その上にバッファ層２を介して、窒化物半導体からなるチャネル層３、その上に、チャネル層３とヘテロ接合を形成する窒化物半導体からなるバリア層４が形成されている。
【００１２】
また、ソース電極５及びドレイン電極６が、バリア層４の上に形成されている。さらに、素子分離領域７がソース電極５及びドレイン電極６の外側に形成されている。なお、素子分離領域７は、バリア層４からチャネル層３に達する深さまで形成されている。また、ソース電極５及びドレイン電極６の間には、最上層がプラチナ（Ｐｔ）からなるゲート電極８が設けられている。
【００１３】
ゲート電極は、最上層がプラチナ（Ｐｔ）であるが、その下層に以下の金属、シリサイド、または窒化物金属の何れか、あるいはこれらを組合わせた多層構造であってもよい。金属としては、例えば、チタン（Ｔｉ）、アルミ（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）の金属から選択すればよい。また、シリサイドとしては、例えば、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２の中から選択すればよい。窒化物金属としては、例えば、ＴｉＮ、ＷＮが挙げられる。
【００１４】
また、ゲート電極８の最上層は、必ずしもプラチナである必要はなく、シリサイド化する金属であればよく、例えば金、ニッケル、イリジウムなどでもよい。つまり、ゲート電極は、ゲート電極が誘電膜と接触する側がシリサイド化する金属層であればよく、この下層に金属層等を備える積層構造としてもよい。
【００１５】
さらに、ソース電極５、ドレイン電極６及びバリア層４を保護するためのＳｉＮｘからなる誘電膜（表面保護膜）９が、これらの上に積層されている。なお、誘電膜９は、必ずしもＳｉＮｘである必要はなく、シリコンを含む誘電膜であればよく、例えば、ＳｉＯｘ、ＳｉＯｘＮｙなどでもよい。
【００１６】
上述のゲート電極８と誘電膜９との界面には、誘電膜９内に形成されたプラチナシリサイドからなる電極接続領域１０がある。さらに、電極接続領域１０は、フィールドプレート電極１１と接触し、電気的に接続している。なお、フィールドプレート電極１１は、ゲート抵抗を低減し且つドレイン電極側のゲート電極端の電界集中を緩和するための電極である。
【００１７】
本実施形態の半導体装置では、このような構造とすることによって、ゲート電極８とフィールドプレート電極１１を電気的に接続することが可能となる。つまり、ゲートに電圧を印加するための配線抵抗を考えた場合に、本実施形態では、ゲート電極８に加えフィールドプレート電極１１も電圧の印加に利用することができるので、配線抵抗を下げることができ、半導体装置の高速動作に有利となる。
【００１８】
しかも、ゲート電極８の上部には、これを覆うような傘形状のフィールドプレート電極１１があるため、ゲート近傍の電解集中を緩和する効果がある。したがって、高電圧動作時に電界集中を緩和できるゲート電極を持つ半導体装置を提供できる。
【００１９】
さらに、従来技術では、ゲート長を短くした場合に断面積を大きくすることができないので、ゲートの配線抵抗が増大してしまう問題があった。しかし、本実施形態では、ゲート電極８のゲート寸法とフィールドプレート電極１１の寸法とは独立して設定できる。そのため、ゲート長を短くしても配線抵抗が増大することはない。また、ゲート長を短くできるので、トランジスタとして高い周波数特性が得られ、半導体装置の高速動作に有利となる。
【００２０】
なお、上述の説明では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には、配線、バイアホール等の形成された構造においてデバイスとして用いられる。
【００２１】
また、本実施形態では、窒化物半導体層の構造としてはバッファ層、チャネル層、バリア層の３層からなる例をあげて説明したが、必ずしも上記の形態でなくともよく、トランジスタとして動作すれば、窒化物半導体からなる層が１層でも形成されていればよい。
【００２２】
また、上記の説明においては、トランジスタを例に誘電膜とゲート電極とが反応してシリサイド化した電極接合領域を生成すること説明したが、必ずしもゲート電極である必要ではない。つまり、誘電膜と接触する部分がシリサイド化する金属層であれば、半導体装置一般にある基板電極、ソース電極、ドレイン電極にも応用できる。さらに、斯かる電極構造は、窒化物半導体に限定されず、シリコン半導体にも適用できる。
【００２３】
実施の形態２．
本実施の形態２では、半導体装置の製造方法について説明する。なお、半導体装置としてヘテロ接合電界効果型トランジスタの例で説明する。
【００２４】
図２〜７は、本実施形態によるヘテロ接合電界効果型トランジスタの製造工程（製造プロセス）の一例を示す断面図である。
【００２５】
まず、図２に示すように、半導体の基板１の上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、バッファ層２、チャネル層３、バリア層４をそれぞれ下から順にエピタキシャル成長させる。例えば、半絶縁性ＳｉＣ基板上にＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用することにより、バッファ層２、ＧａＮからなるチャネル層３、Ａｌ0.28Ｇａ0.72Ｎからなるバリア層４をそれぞれ下から順にエピタキシャル成長させる。
【００２６】
つぎに、図３に示すように、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属、もしくはこれらから構成される多層膜を、蒸着法やスパッタ法を用いてリフトオフ法などにより堆積した後、ＲＴＡ法等を用いて合金化してソース電極５及びドレイン電極６を形成する。
【００２７】
さらに、図４に示すように、トランジスタを作製する領域外のチャネル層３、バリア層４に、イオン注入法を用いて素子分離領域７を形成する。なお、イオン注入法により素子分離領域７を形成する方法の他に、エッチングなどでも素子分離領域７を形成することも可能である。
【００２８】
続いて、図５に示すように、ゲート電極８を形成する。詳細には、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜を材料として、リフトオフ法などによりゲート電極８の下部の構造を形成する。そして、この下部構造の上層に、例えばプラチナやニッケルやイリジウム等のシリサイド化する金属を蒸着法やスパッタ法を用いて金属層を堆積する。こうして、リフトオフ法などによりゲート電極８を形成する。
【００２９】
つぎに、図６に示すように、誘電膜９を堆積する。詳細には、例えば触媒化学気相堆積法やプラズマ化学気相堆積法やスパッタ法を用いて、例えばＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙ等からなるシリコンを含有する誘電膜９を堆積する。化学気相堆積法を用いる際には、例えば、原料ガスとしてシラン（ＳｉＨ４）を用いて、２００〜４００℃の基板温度、５〜５０ｎｍ／ｍｉｎの堆積スピードで誘電膜９を堆積する。このとき、ゲート電極８の最上層に堆積したプラチナ等のシリサイド化する金属は、誘電膜９中のシリコンと反応し、誘電膜９中に例えばプラチナシリサイドからなる電極接合領域１０が形成される。なお、スパッタ法を用いる場合は、プラチナ等がシリサイド化する条件で熱処理すればよい。
【００３０】
その後、図７に示すように、蒸着法やスパッタ法を用いて金属やシリサイド或いは窒化物金属を堆積し、リフトオフ法などによりフィールドプレート電極１１を形成する。金属としては、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等である。また、シリサイドとしては、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等である。窒化物金属としては、ＴｉＮ、ＷＮ等である。さらに、フィールドプレート電極１１はこれらから構成される多層膜で構成されてもよい。
【００３１】
以上の工程を経て、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。なお、上述の工程では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には配線、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００３２】
本実施形態の半導体装置の製造方法によれば、ゲート電極８とフィールドプレート電極１１が電極接合領域１０によって電気的に接合される。
【００３３】
そのため、ゲートに電圧を印加するための配線抵抗を考えた場合、本実施形態では、ゲート電極８に加えフィールドプレート電極１１も利用することになるので、配線抵抗を下げることができ、トランジスタの高速化に有利となる。しかも、ゲート電極８の上部には、これを覆うような傘形状のフィールドプレート電極１１があるため、ゲート近傍の電解集中を緩和する効果がある。
【００３４】
さらに、従来技術では、ゲート長を短くした場合に断面積を大きくすることができずにゲートの配線抵抗が増大してしまう問題があったが、本実施形態では、ゲート電極８のゲート寸法とフィールドプレート電極１１の寸法は独立して設定できる。そのため、ゲート長を短くしても配線抵抗が増大することはない。また、ゲート長を短くできるので、トランジスタとして高い周波数特性が得られる。
【００３５】
また、本実施形態によれば、リフトオフ法などでゲート電極を形成することができるので、半導体中にダメージが与えられるドライエッチングを用いる手法を使用せずに済む。したがって、ドライエッチングに起因するゲートリーク電流や電流コラプスといった特性が劣化する現象を抑制できる。
【００３６】
また、上記の説明においては、トランジスタを例に誘電膜とゲート電極とが反応してシリサイド化した電極接合領域を生成すること説明したが、必ずしもゲート電極である必要ではない。つまり、誘電膜と接触する部分がシリサイド化する金属層であれば、半導体装置一般にある基板電極、ソース電極、ドレイン電極にも応用できる。したがって、半導体装置の高速化に有利となる。
【００３７】
なお、上述した実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は、上述した実施形態の範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【符号の説明】
【００３８】
１  半絶縁性基板、２  バッファ層、３  チャネル層、４  バリア層、
５  ソース電極、６  ドレイン電極、７  素子分離領域、８  ゲート電極、
９  誘電膜(表面保護膜)、１０  電極接合領域、１１  フィールドプレート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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