(57)【要約】【課題】無駄な書き込み電流を抑制する。【解決手段】一端をデータ入力端子に接続した第１のスイッチ素子と、一端を第１のスイッチ素子の他端に接続し、他端をデータ出力端子に接続した第１の磁性素子と、第１の磁性素子の他端に、ソース／ドレインを接続した第１のＭＯＳトランジスタと、一端を第１のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第１の電源に接続した第１の磁気抵抗素子と、を備え、第１の磁性素子は、第１のスイッチ素子がオンとなった際に自身に流れる電流の方向に応じて磁気の方向を変化可能とする素子であって、第１の磁気抵抗素子は、第１の磁性素子によって生じた磁界の方向に応じて抵抗値が２つの状態を取り得る素子である。【選択図】図１
2013211762.tif 000002
【特許請求の範囲】
【請求項１】
一端をデータ入力端子に接続した第１のスイッチ素子と、
一端を前記第１のスイッチ素子の他端に接続し、他端をデータ出力端子に接続した第１の磁性素子と、
前記第１の磁性素子の他端に、ソース／ドレインを接続した第１のＭＯＳトランジスタと、
一端を前記第１のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第１の電源に接続した第１の磁気抵抗素子と、
を備え、
前記第１の磁性素子は、前記第１のスイッチ素子がオンとなった際に自身に流れる電流の方向に応じて磁気の方向を変化可能とする素子であって、
前記第１の磁気抵抗素子は、前記第１の磁性素子によって生じた磁界の方向に応じて抵抗値が２つの状態を取り得る素子であることを特徴とする不揮発性集積回路。
【請求項２】
前記データ入力端子と前記第１のスイッチ素子と前記データ出力端子と前記第１の磁性素子と前記第１のＭＯＳトランジスタと前記第１の磁気抵抗素子とをそれぞれ２組分備え、
前記第１のＭＯＳトランジスタとは逆導電型である第２のトランジスタを２個備え、
それぞれの前記第１のＭＯＳトランジスタは、それぞれ前記第２のトランジスタとそれぞれインバータ回路を構成し、
それぞれの前記インバータ回路がクロスカップルされるように接続され、
それぞれの前記第１のスイッチ素子は、同一のタイミングで開閉されることを特徴とする請求項１記載の不揮発性集積回路。
【請求項３】
それぞれの前記インバータ回路の出力同士を接続する第２のスイッチ素子を備え、
前記第１の磁気抵抗素子に書き込まれたデータを読み出す時に、それぞれの前記第１のスイッチ素子は開放状態とされると共に、前記第２のスイッチ素子は短絡状態とされることを特徴とする請求項２記載の不揮発性集積回路。
【請求項４】
請求項２または３記載の不揮発性集積回路をスレーブラッチ回路として構成するマスタースレーブラッチ回路。
【請求項５】
前記第１の磁性素子の他端に、ソース／ドレインを接続し、前記第１のＭＯＳトランジスタとは逆導電型である第２のＭＯＳトランジスタと、
一端を前記第２のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第２の電源に接続した第２の磁気抵抗素子と、
をさらに備え、
前記第２の磁気抵抗素子は、前記第１の磁気抵抗素子と同様に構成される素子であって、前記第１の磁気抵抗素子とは抵抗値の状態が相反するように前記第１の磁性素子に対して配置されることを特徴とする請求項１記載の不揮発性集積回路。
【請求項６】
前記第１の磁気抵抗素子に書き込まれたデータを読み出す時において、前記第１のスイッチ素子は開放状態とされると共に、前記第１および第２のＭＯＳトランジスタは短絡状態とされることを特徴とする請求項５記載の不揮発性集積回路。
【請求項７】
前記第１および第２の磁気抵抗素子は、前記第１の磁性素子が発生する磁界の中心軸に対して対称となるように配置され、前記第１および第２の磁気抵抗素子と前記第１の磁性素子とは磁気的に結合することを特徴とする請求項５記載の不揮発性集積回路。
【請求項８】
前記第１の磁気抵抗素子は、強磁性膜を有し、前記強磁性膜の面に対して平行な方向の磁場を形成する強磁性トンネル接合素子で構成されることを特徴とする請求項１乃至７のいずれか一に記載の不揮発性集積回路。
【請求項９】
前記第１の磁性素子は、前記強磁性膜の面に対して垂直な方向の磁場を発生する磁壁移動素子で構成されることを特徴とする請求項８記載の不揮発性集積回路。
【請求項１０】
前記第１の磁性素子は、前記強磁性膜の面に対して垂直な方向の磁場を発生するスピン磁化反転素子で構成されることを特徴とする請求項８記載の不揮発性集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性集積回路に係り、特に、磁気抵抗素子を備える不揮発性集積回路に係る。
【背景技術】
【０００２】
電子の電荷を利用する半導体デバイス技術と電子のスピンを利用する磁気デバイス技術を共に利用したスピントロニクス技術は、近年注目をされている分野である。代表的なものとして、磁気抵抗素子（ＭＴＪ：Magnetic Tunnel Junction）素子がある。ＭＴＪ素子は、磁化が一方向に固定された磁化固定層と磁化が二方向に変化する磁化自由層とが、薄い絶縁膜（トンネルバリア膜）を挟んで形成された構造とされる。磁化固定層、トンネルバリア膜、磁化自由層を貫通するように電流を流すときに、ＭＴＪ素子は抵抗素子として働く。磁化自由層の磁化が磁化固定層の磁化と平行であるとき、ＭＴＪ素子の抵抗値は低くなり（低抵抗状態）、磁化自由層の磁化が磁化固定層と反並行であるとき、ＭＴＪ素子の抵抗値は高くなる（高抵抗状態）。低抵抗状態のときを「０」、高抵抗状態のときを「１」として扱えば、０／１の論理状態を保有するメモリとして使用することができる。ＭＴＪ素子に書き込まれた情報は、集積回路の電源を切っても失われない。すなわち書き込まれた０／１の情報(ビット情報)は不揮発性である。
【０００３】
ＭＴＪ素子は、高集積化可能で高速で動作させることができるので、従来のＳＲＡＭ（Static RAM）やＤＲＡＭ(Dynamic Random Access Memory)を置き換えることが考えられた。不揮発性を兼ね備えたＲＡＭで、ＭＲＡＭ（Magnetic Random Access Memory）と呼ばれ、現在では実用化段階に入っている。
【０００４】
ところで、近年の半導体デバイス微細化及び回路の大規模化に伴い、消費電力の増大を軽減することが求められる。消費電力を抑制するための手段としては、使用されていない回路ブロック、あるいは集積回路全体の電源供給を止める方法が一般的に知られている。電源停止の前に、回路内にあるデータの初期値や中間処理値、処理後のデータをハードディスクやフラッシュメモリなどのストレージデバイスに退避させ、電源回復後に再びデータを転送する方法である。しかしながら、この手法は電源制御を複雑化させることや、データの退避、転送などによって回路動作の回復に時間がかかると言った問題点が存在した。
【０００５】
この問題点を解決するため、ＭＴＪ素子とラッチ回路やフリップフロップ回路を組み合わせた不揮発性ラッチ回路が特許文献１に開示されている。特許文献１に記載の不揮発性ラッチ回路は、１ビットのデータを保持するようにクロスカップルされた第１インバータ及び第２インバータと、それぞれが、第１及び第２のＭＴＪ素子とを有し、ＭＴＪ素子の抵抗値を変化させる磁気反転電流が供給できるように構成された回路である。このような不揮発性ラッチ回路は、集積回路の内部に組み込むことができ、不揮発性メモリへのデータの退避や転送と言った動作をさせなくても、回路内の情報を不揮発的に保持することができる。且つ、電源を切る必要の無いときなどは、通常のラッチ回路などとほぼ同等に扱うことができるため、汎用性の高い回路である。
【０００６】
また、特許文献２には、データを一時的に保持するラッチ回路と、絶縁膜を挟んで積層される第１磁性層と第２磁性層とを含む第１磁気抵抗素子及び第２磁気抵抗素子と、前記ラッチ回路の状態に応じて、前記第１磁気抵抗素子及び前記第２磁気抵抗素子の磁化状態を相補に変化させる電流供給部とを具備し、前記第１磁気抵抗素子の前記第１磁性層と前記第２磁気抵抗素子の前記第１磁性層とは直列接続され、前記ラッチ回路は、前記磁化状態に対応するデータを、前記ラッチ回路が保持するデータとする機能を有する不揮発性ラッチ回路が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００９／０７２５１１号
【特許文献２】国際公開第２００９／０７８２４２号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
ところで、特許文献１、２に記載の不揮発性ラッチ回路は、ＭＴＪ素子にデータを書き込むときには、ストア・イネーブル信号／ＷＥをローレベルにして磁化反転に必要な電流を流す。そのため、ストア・イネーブル信号／ＷＥを入力する端子を制御するための回路が必要であり、書き込み動作時に伴い、この回路で電力が消費される。
【００１０】
図１３に、従来の不揮発性ラッチ回路の書き込み動作のタイミングチャートの例を示す。図１３に示すように、ストア・イネーブル信号／ＷＥがローレベルになったとき、ＭＴＪ素子への書き込み電流が流れて、ＭＴＪ素子の抵抗値が変化する。ＭＴＪ素子へ書き込みを行うために、ある一定の時間を持って書き込み電流を流している。しかしながら、ＭＴＪ素子の抵抗値が変化した後も、期間Ｔ１、Ｔ２、Ｔ４に示すように、ストア・イネーブル信号／ＷＥがハイレベルになる時間まで無駄な書き込み電流が流れ続けてしまっている。
【００１１】
また、データＱとＭＴＪ素子の保持データが等しい場合、すなわちＭＴＪ素子の抵抗値を変化させる必要のない場合であっても、ストア・イネーブル信号／ＷＥがローレベルである間、期間Ｔ３、Ｔ５に示すように、ＭＴＪ素子に書き込み電流を流してしまっている。
【００１２】
これらの書き込み電流は、いずれも本来必要のない無駄なＭＴＪ素子へのストア電流であり、スピントロニクス論理集積回路において削減すべき課題の一つである。
【００１３】
したがって、本発明の目的は、無駄な書き込み電流を抑制する不揮発性集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の１つのアスペクト（側面）に係る不揮発性集積回路は、一端をデータ入力端子に接続した第１のスイッチ素子と、一端を第１のスイッチ素子の他端に接続し、他端をデータ出力端子に接続した第１の磁性素子と、第１の磁性素子の他端に、ソース／ドレインを接続した第１のＭＯＳトランジスタと、一端を第１のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第１の電源に接続した第１の磁気抵抗素子と、を備え、第１の磁性素子は、第１のスイッチ素子がオンとなった際に自身に流れる電流の方向に応じて磁気の方向を変化可能とする素子であって、第１の磁気抵抗素子は、第１の磁性素子によって生じた磁界の方向に応じて抵抗値が２つの状態を取り得る素子である。
【発明の効果】
【００１５】
本発明によれば、書き込み動作に伴う消費電力をより低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例に係る不揮発性集積回路の回路図である。
【図２】本発明の第１の実施例に係る磁壁移動素子とＭＴＪ素子の配置を示す図である。
【図３】図２の一点鎖線Ａにおける断面図である。
【図４】図２の一点鎖線Ｂにおける断面図である。
【図５】本発明の第１の実施例に係る不揮発性集積回路の書き込み時（ストア時）の動作タイミングチャートである。
【図６】本発明の第１の実施例に係る不揮発性集積回路のリストア時の動作タイミングチャートである。
【図７】本発明の第２の実施例に係る不揮発性集積回路の回路図である。
【図８】本発明の第２の実施例に係る不揮発性集積回路の書き込み時（ストア時）の動作タイミングチャートである。
【図９】本発明の第２の実施例に係る不揮発性集積回路のリストア時の動作タイミングチャートである。
【図１０】本発明の第３の実施例の不揮発性集積回路の回路図である。
【図１１】本発明の第３の実施例に係る磁壁移動素子とＭＴＪ素子の配置を示す図である。
【図１２】図１１の一点鎖線Ａにおける断面図である。
【図１３】従来の不揮発性ラッチ回路の書き込み動作のタイミングチャートの例を示す。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１８】
本発明の一つの実施形態に係る不揮発性集積回路は、一端をデータ入力端子（図１のＤに対応）に接続した第１のスイッチ素子（図１のＭ５に相当）と、一端を第１のスイッチ素子の他端に接続し、他端をデータ出力端子（図１のｎ２に相当）に接続した第１の磁性素子（図１の１１に相当）と、第１の磁性素子の他端に、ソース／ドレインを接続した第１のＭＯＳトランジスタ（図１のＭ２に相当）と、一端を第１のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第１の電源に接続した第１の磁気抵抗素子（図１のＭＴＪ１に相当）と、を備え、第１の磁性素子は、第１のスイッチ素子がオンとなった際に自身に流れる電流の方向に応じて磁気の方向を変化可能とする素子であって、第１の磁気抵抗素子は、第１の磁性素子によって生じた磁界の方向に応じて抵抗値が２つの状態を取り得る素子である。
【００１９】
不揮発性集積回路において、データ入力端子と第１のスイッチ素子とデータ出力端子と第１の磁性素子と第１のＭＯＳトランジスタと第１の磁気抵抗素子とをそれぞれ２組分備え、第１のＭＯＳトランジスタとは逆導電型である第２のトランジスタ（図１のＭ１に相当）を２個備え、それぞれの第１のＭＯＳトランジスタは、それぞれ第２のトランジスタとそれぞれインバータ回路を構成し、それぞれのインバータ回路がクロスカップルされるように接続され、それぞれの第１のスイッチ素子は、同一のタイミングで開閉されるようにしてもよい。
【００２０】
不揮発性集積回路において、それぞれのインバータ回路の出力同士を接続する第２のスイッチ素子（図１のＭ７に相当）を備え、第１の磁気抵抗素子に書き込まれたデータを読み出す時に、それぞれの第１のスイッチ素子は開放状態とされると共に、第２のスイッチ素子は短絡状態とされるようにしてもよい。
【００２１】
マスタースレーブラッチ回路において、上記の不揮発性集積回路をスレーブラッチ回路（図７の３２に相当）として構成するようにしてもよい。
【００２２】
不揮発性集積回路において、第１の磁性素子（図１０の２１に相当）の他端に、ソース／ドレインを接続し、第１のＭＯＳトランジスタとは逆導電型である第２のＭＯＳトランジスタ（図１０のＭ２５に相当）と、一端を第２のＭＯＳトランジスタのドレイン／ソースに接続し、他端を第２の電源に接続した第２の磁気抵抗素子（図１０のＭＴＪ２１に相当）と、をさらに備え、第２の磁気抵抗素子は、第１の磁気抵抗素子（図１０のＭＴＪ２２に相当）と同様に構成される素子であって、第１の磁気抵抗素子とは抵抗値の状態が相反するように第１の磁性素子に対して配置されるようにしてもよい。
【００２３】
不揮発性集積回路において、第１の磁気抵抗素子に書き込まれたデータを読み出す時において、第１のスイッチ素子（図１０のＭ２３、Ｍ２４に相当）は開放状態とされると共に、第１および第２のＭＯＳトランジスタ（図１０のＭ２５、Ｍ２６に相当）は短絡状態とされるようにしてもよい。
【００２４】
不揮発性集積回路において、第１および第２の磁気抵抗素子（図１１のＭＴＪ２１、ＭＴＪ２２に相当）は、第１の磁性素子（図１１の２１に相当）が発生する磁界の中心軸に対して対称となるように配置され、第１および第２の磁気抵抗素子と第１の磁性素子とは磁気的に結合するようにしてもよい。
【００２５】
不揮発性集積回路において、第１の磁気抵抗素子は、強磁性膜を有し、強磁性膜の面に対して平行な方向の磁場を形成する強磁性トンネル接合素子で構成されるようにしてもよい。
【００２６】
不揮発性集積回路において、第１の磁性素子は、強磁性膜の面に対して垂直な方向の磁場を発生する磁壁移動素子で構成されるようにしてもよい。
【００２７】
不揮発性集積回路において、第１の磁性素子は、強磁性膜の面に対して垂直な方向の磁場を発生するスピン磁化反転素子で構成されるようにしてもよい。
【００２８】
本発明の他の実施形態に係る不揮発性集積回路は、データ入力端子に接続された第１のスイッチ素子と、一方が第１のスイッチ素子に接続され、他方がデータ出力端子に接続された第１の磁性素子と、第１の磁性素子に、ソースあるいはドレインが接続された第１のトランジスタと、第１のトランジスタに接続された第１の強磁性トンネル接合素子を具備する。
【００２９】
不揮発性集積回路において、第１のトランジスタを構成の一部とする第１のインバータと、第１のインバータにクロスカップルされた第２のインバータと、第１のインバータの電源端子に直列接続された第１の強磁性トンネル接合素子と、第２のインバータの電源端子に直列接続された第２の強磁性トンネル接合素子を具備するようにしてもよい。
【００３０】
本発明のさらに他の実施形態に係る不揮発性集積回路は、クロスカップルされた第１のインバータと第２のインバータと、第１のインバータの電源端子が第１の強磁性トンネル接合素子に直列接続され、第２のインバータの電源端子が第２の強磁性トンネル接合素子に直列接続され、第１のインバータへの入力と第１のインバータの間に接続された第１の磁性素子と、第２のインバータへの入力と第２のインバータの間に接続された第２の磁性素子を具備する。
【００３１】
不揮発性集積回路において、双安定回路に接続された第１の磁性素子と第２の磁性素子がそれぞれ相補的にデータを保持するようにしてもよい。
【００３２】
不揮発性集積回路において、第１および第２の強磁性トンネル接合素子は、第１および第２の強磁性トンネル接合素子を形成する強磁性膜の面に平行な方向の磁場を形成し、第１および第２の磁性素子は、第１および第２の磁性素子を形成する強磁性膜の面に垂直な方向の磁場を有しているようにしてもよい。
【００３３】
不揮発性集積回路において、双安定回路にデータが書き込まれるときに、第１および第２の磁性素子に不揮発的にデータを書き込み、第１の磁性素子から発生する磁場によって、第１の強磁性トンネル接合素子にデータが書き込まれ、第２の磁性素子から発生する磁場によって、第２の強磁性トンネル接合素子にデータが書き込まれるようにしてもよい。
【００３４】
不揮発性集積回路において、第１の磁性素子は第１の強磁性トンネル接合素子と磁気的に結合されており、第２の磁性素子は第２の強磁性トンネル接合素子と磁気的に結合されているようにしてもよい。
【００３５】
不揮発性集積回路において、双安定回路に保持されているデータと入力されるデータとが異なる状態のときのみ、第１および第２の磁性素子にデータを書き込むための電流が流れるようにしてもよい。
【００３６】
不揮発性集積回路において、第１および第２の少なくともいずれか一方の磁性素子として磁壁移動素子を具備してもよい。
【００３７】
不揮発性集積回路において、第１および第２の少なくともいずれか一方の磁性素子としてスピン磁化反転素子を具備してもよい。
【００３８】
以上のような不揮発性集積回路によれば、書き込み動作に直接係る回路と端子を削減することができる。また、書き込み動作に係る無駄な書き込み電流を抑制することができる。したがって、書き込み動作に伴う消費電力をより低減することができる。さらに、従来技術におけるストア・イネーブル信号／ＷＥを入力する端子が不要なため、この端子に係る回路の設計も不要である。また、ラッチ動作における書き換えもより簡単に行うことができる。
【００３９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００４０】
図１は、本発明の第１の実施例に係る不揮発性集積回路の回路図である。図１において、不揮発性集積回路は、二つの磁壁移動素子１１、１２と、二つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２と、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成されるインバータと、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成されるインバータと、ＮＭＯＳトランジスタＭ５、Ｍ６と、ＰＭＯＳトランジスタＭ７と、インバータＩＶ１、ＩＶ２とを備える。
【００４１】
ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４は、クロスカップルされた二つのインバータを構成し、この二つのインバータによりラッチ回路が構成される。ＰＭＯＳトランジスタＭ１、Ｍ３のソース側の端子は、電源電位Ｖｄｄを有する電源線に接続される。ＮＭＯＳトランジスタＭ２、Ｍ４のソースは、それぞれＭＴＪ素子ＭＴＪ１、ＭＴＪ２の端子ｎ３、／ｎ３に接続される。ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のドレインは、ノードｎ２に接続され、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のドレインはノード／ｎ２に接続される。更に、ノードｎ２は、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４のゲートに共通に接続され、ノード／ｎ２は、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２のゲートに共通に接続される。ノードｎ２は、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの出力として機能する共に、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの入力としても機能する。同様に、ノード／ｎ２は、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの出力として機能すると共に、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの入力としても機能する。
【００４２】
ＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、不揮発性集積回路への電源供給が行われないときに、不揮発的にラッチ回路のデータを記憶するために使用される。本実施例では、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、２端子素子として構成される。ＭＴＪ素子ＭＴＪ１の一端はグランドに接続され、他端はノードｎ３に接続され、ＭＴＪ素子ＭＴＪ１にはトンネル電流Ｉｔがｎ３からグランドへ流れる。ＭＴＪ素子ＭＴＪ２の一端はグランドに接続され、他端は、ノード／ｎ３に接続され、ＭＴＪ素子ＭＴＪ２にはトンネル電流／Ｉｔが／ｎ３からグランドへ流れる。
【００４３】
磁壁移動素子１１は、２端子素子で構成され、ノードｎ１、ｎ２の端子を持つ。ｎ１はＮＭＯＳトランジスタＭ５のソース／ドレインに接続され、ｎ２はＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの出力、及び、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの入力に接続される。磁壁移動素子１２もノード／ｎ１、／ｎ２の端子を持つ２端子素子である。／ｎ１はＮＭＯＳトランジスタＭ６のソース／ドレインに接続され、／ｎ２はＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの出力、及び、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの入力に接続される。
【００４４】
ＰＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの出力と、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの出力との間に接続され、ゲートにリストア・イネーブル信号／ＬＢが供給される。リストア・イネーブル信号／ＬＢがローレベルになると、ＰＭＯＳトランジスタＭ７がオンとされ、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２で構成するインバータの出力と、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４で構成するインバータの出力との間は短絡される。リストア・イネーブル信号ＬＢがハイレベルになると、ＰＭＯＳトランジスタＭ７がオフとされ、２つのインバータの出力間は、開放されて電気的に切り離される。
【００４５】
ＮＭＯＳトランジスタＭ５、Ｍ６は、２つのインバータがクロスカップルされたラッチ回路に対し、入力データＤ、／Ｄを供給し、ラッチ回路に書き込まれたデータを書き換えるスイッチ素子の役割を果す。ここで入力データＤ、／Ｄは、相補的なデータである。ＮＭＯＳトランジスタＭ５は、クロック信号ＣＬＫを受け取るゲートと、ノードｎ１に接続されたソース／ドレインと、入力データＤを受け取るドレイン／ソースとを有する。同様にＮＭＯＳトランジスタＭ６は、クロック信号ＣＬＫを受け取るゲートと、ノード／ｎ１に接続されたソース／ドレインと、入力データ／Ｄを受け取るドレイン／ソースとを有する。
【００４６】
インバータＩＶ１、ＩＶ２は、それぞれ外部に出力データ／Ｑ、Ｑを出力する役割を果す。ここで出力データＱ、／Ｑは、互いに相補的なデータである。インバータＩＶ１は、入力端をＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２からなるインバータの出力であるノードｎ２に接続し、出力端から出力データ／Ｑを出力する。インバータＩＶ２は、入力端をＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４からなるインバータの出力であるノード／ｎ２に接続し、出力端から出力データＱを出力する。
【００４７】
次に、磁壁移動素子とＭＴＪ素子との関係について説明する。図２は、本発明の第１の実施例に係る磁壁移動素子とＭＴＪ素子の配置を示す図である。図３は、図２の一点鎖線Ａにおける断面図である。図４は、図２の一点鎖線Ｂにおける断面図である。図２〜４に示すように、磁壁移動素子１１はＭＴＪ素子ＭＴＪ１と磁気的に結合され、磁壁移動素子１２はＭＴＪ素子ＭＴＪ２と磁気的に結合される。なお、図３、４では、磁壁移動素子１１とＭＴＪ素子ＭＴＪ１の配置を示している。以下、磁壁移動素子１１とＭＴＪ素子ＭＴＪ１との関係について述べる。磁壁移動素子１２とＭＴＪ素子ＭＴＪ２との関係も同様である。
【００４８】
図３に示すように、磁壁移動素子１１は、磁壁移動素子を形成する磁性膜の面内に垂直な方向の磁場を有し、磁化方向が上向き及び下向きにそれぞれ固定された磁化固定層２１ａ、２１ｂを素子の両端部に有する。磁化固定層２１ａ、２１ｂの上部あるいは下部に、それぞれ導電層２２ａ、２２ｂを備え、ビアなどを介して配線へ接続される二端子素子である。図３に示す磁壁移動素子１１の例の場合、磁化方向が上を向いている磁化固定層２１ａは、導電層２２ａを介してノードｎ１に接続され、磁化方向が下を向いている磁化固定層２１ｂは、導電層２２ｂを介してノードｎ２に接続される。これら二つの磁化固定層２１ａ、２１ｂに挟まれるように、磁化方向が上、下どちらにも向くことができる磁化自由層２３を形成する。磁化自由層２３の磁化方向が、ノードｎ１側の磁化固定層２１ａの磁化方向と同じである場合には、磁壁２４ｂが磁化自由層２３とノードｎ２側の磁化固定層２１ｂの境界に形成される。逆に、磁化自由層２３の磁化方向がノードｎ２側の磁化固定層２１ｂと同じである場合には、磁壁２４ａがノードｎ１側の磁化固定層２１ａと磁化自由層２３の境界に形成される。
【００４９】
このような磁壁２４ａ、２４ｂは、磁壁移動素子１１に電流を流すことによって移動する。すなわち、磁化自由層２３の磁化の向きが変化する。磁壁２４ｂが磁化自由層２３とノードｎ２側の磁化固定層２１ｂの境界に存在するとき、ノードｎ１から書き込み電流Ｉｗを流すと、磁壁の位置はノードｎ１端子側の磁化固定層２１ａと磁化自由層２３の境界へ移動する。この場合、磁化自由層２３はノードｎ２側の磁化固定層２１ｂと同じ下向きの磁化方向になる。同様に、磁壁２４ａがノードｎ１側の磁化固定層２１ａと磁化自由層２３の境界に存在するとき、ノードｎ２から書き込み電流Ｉｗを流すと、磁壁の位置は磁化自由層２３とノードｎ２端子側の磁化固定層２１ｂの境界に移動する。この場合、磁化自由層２３はｎ１端子に接続される磁化固定層２１ａと同じ上向きの磁化方向になる。
【００５０】
ＭＴＪ素子ＭＴＪ１（ＭＴＪ２）は、磁壁移動素子１１（１２）に対して、平面的には例えば図２に示すように配置される。磁壁移動素子１１（１２）とＭＴＪ素子ＭＴＪ１（ＭＴＪ２）は、磁気的に結合されていれば、図２に示す位置関係に限定されない。
【００５１】
図３に示すように、ＭＴＪ素子ＭＴＪ１は、下部及び上部にそれぞれ導電層２５ａ、２５ｂを備え、ビアなどを介して配線に接続される２端子素子である。２端子素子の一端である導電層２５ｂはグランドに、他端である導電層２５ａはノードｎ３に接続される。図３に示したＭＴＪ素子ＭＴＪ１の例では、導電層２５ａ、磁化固定層２６、トンネルバリア膜２７、磁化自由層２８、導電層２５ｂの順に下から積層された構造を有する。ＭＴＪ素子ＭＴＪ１の構造は、磁化固定層２６と磁化自由層２８の磁化方向がＭＴＪ素子を形成する磁性膜の面に対して平行であれば良いのであって、図３、図４の構造に限定されず、多種多様の形とすることができる。面内平行磁場を有する磁性膜は、トンネル磁気抵抗効果の大きいものが多く、ＭＴＪ素子の抵抗値の差分で保存されたデータを読み取るような回路に非常に向いている。
【００５２】
次に、磁壁移動素子とＭＴＪ素子がどのように磁気的に結合しているかについて説明する。図４において、磁壁移動素子１１の磁化自由層２３の磁化方向は、（ａ）または（ｂ）に示す所望の向きになる。磁壁移動素子１１の磁化自由層２３の磁化方向の変化を受けて、ＭＴＪ素子ＭＴＪ１の磁化自由層２８の磁化方向が変化する。図４において、点線で示したような、磁壁移動素子１１から生じる漏れ磁場によって、ＭＴＪ素子ＭＴＪ１の磁化自由層２８の磁化方向を制御する。磁壁移動素子１１、１２によってそれぞれ制御されるＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、それぞれ相補的な磁気抵抗値を持つように制御される。
【００５３】
次に、第１の実施例の不揮発性集積回路の動作を詳細に説明する。図５に、不揮発性集積回路の書き込み時（ストア時）の動作タイミングチャートを示す。
【００５４】
クロックＣＬＫ信号がハイレベルになると、ＮＭＯＳトランジスタＭ５、Ｍ６がオン状態となって、入力データＤ、／Ｄがノードｎ１、／ｎ１にそれぞれ入力される。入力データＤ、／Ｄが、ノードｎ２、／ｎ２にそれぞれ保持されているデータとは異なる場合、すなわち、ノードｎ１、ｎ２間、及びノード／ｎ１、／ｎ２間に電位差が生じる場合、磁壁移動素子１１、１２に電流が流れる。この電流が、図５の例えばタイミングｔ０〜ｔ１の間に流れる磁壁移動素子１１への書き込み電流Ｉｗとなる。入力データＤがハイレベルであって、ノードｎ２に保持されていたデータがローレベルであるとき、磁壁移動素子１１を流れる書き込み電流Ｉｗの向きをプラスに取ると、プラスの書き込み電流Ｉｗが流れる。したがって、磁壁移動素子１１の磁壁は、ノードｎ１側に接続される磁化固定層２１ａと磁化自由層２３との境界に移動し、磁壁移動素子１１の磁化自由層の磁化方向は、図４（ａ）に示すように上を向く。磁壁移動素子１１の磁化自由層から生ずる上向きの磁場を受けて、ＭＴＪ素子ＭＴＪ１の磁化自由層２８の磁化方向は右方向とされ、ＭＴＪ素子ＭＴＪ１の磁化固定層２６の磁化方向と反対となり、ＭＴＪ素子ＭＴＪ１は高抵抗状態となる（図５のタイミングｔ１）。
【００５５】
一方、ローレベルの入力データ／Ｄを入力されたノード／ｎ１からハイレベルの状態にあった／ｎ２に、マイナスの書き込み電流が磁壁移動素子１２を介して流れる。したがって、磁壁移動素子１２の磁壁は、ノード／ｎ２に接続される磁化固定層と磁化自由層との境界に移動して、磁壁移動素子１２の磁化自由層の磁化方向は、図４（ｂ）に示すように下を向く。磁壁移動素子１２の磁化自由層から生ずる下向きの磁場を受けて、ＭＴＪ素子ＭＴＪ２の磁化自由層の磁化方向は、左方向とされ、ＭＴＪ素子ＭＴＪ２の磁化固定層の磁化方向と同じになり、ＭＴＪ素子１は低抵抗状態となる。
【００５６】
次に、タイミングｔ２においてＣＬＫ信号がハイレベルになって、ローレベルの入力信号Ｄが入力された場合、磁壁移動素子１１にはマイナスの書き込み電流Ｉｗが流れ、ＭＴＪ素子ＭＴＪ１は低抵抗状態になる。
【００５７】
さらに、タイミングｔ４においてＣＬＫ信号がハイレベルになって、もたらされる入力信号Ｄが、ノードｎ２と同じローレベルであるならば、ノードｎ１とｎ２間に電位差は生じない。したがって、磁壁移動素子１１に書き込み電流Ｉｗは流れず、ＭＴＪ素子ＭＴＪ１は低抵抗状態のままを保つ。言い換えれば、入力データとＭＴＪ素子に保持されているデータとが一致しているときには、新たな書き込みは行われない。すなわち、先行技術にあったような、無駄な書き込み電流が発生しない。
【００５８】
また、書き込みに用いられる電流は、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ４とで構成されるラッチ回路のデータ書き込みによる充放電電流を利用している。したがって、書き込み電流を発生させる別の回路が不要であって、従来技術におけるストア・イネーブル信号／ＷＥの入力端子のような書き込み電流を流すための端子や回路も必要としない。これは、不揮発性論理回路を組み込んだ集積回路を設計するに当たって、不揮発性論理回路の取り扱いが簡単になるといった利点を有する。且つ、書き込みに要する電流を別途確保する必要がないことから、回路のおける消費電力が低減するという非常に大きな利点も有する。
【００５９】
次に、リストア動作について、図６に示すタイミングチャートを用いて説明する。クロック信号ＣＬＫをローレベルにした状態で、リストア・イネーブル信号／ＬＢをローレベルにすると、ＰＭＯＳトランジスタＭ７がオン状態になる。したがって、クロスカップルされた、Ｍ１、Ｍ２で構成されるインバータと、Ｍ３、Ｍ４で構成されるインバータの入出力が互いに短絡される。このとき、ノードｎ２、／ｎ２の電位は、電源電位Ｖｄｄとグランド電位の中間電位となる。ノードｎ２、／ｎ２のそれぞれの電位Ｖ（ｎ２）、Ｖ（／ｎ２）は、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の抵抗値に応じて次のように変化する。ＭＴＪ素子ＭＴＪ１が高抵抗状態であって、ＭＴＪ素子ＭＴＪ２が低抵抗状態である場合、Ｖ（ｎ２）＞Ｖ（／ｎ２）となる。また、ＭＴＪ素子ＭＴＪ１が低抵抗状態であって、ＭＴＪ素子ＭＴＪ２が高抵抗状態である場合、Ｖ（ｎ２）＜Ｖ（／ｎ２）となる。すなわち、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の磁化状態として保存された１ビットのデータを相補の電圧として、ノードｎ２と／ｎ２に呼び出すことができる。
【００６０】
図６において、／ＬＢをハイレベルにすると、ＰＭＯＳトランジスタＭ７はオフ状態となる。したがって、ノードｎ２、／ｎ２の電位差は、クロスカップルされた、Ｍ１、Ｍ２で構成されるインバータと、Ｍ３、Ｍ４で構成されるインバータとの正転増幅作用により、論理振幅まで増幅される。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２に保存されたデータが、Ｍ１〜Ｍ４で構成されたラッチ回路に再び読み込まれる。したがって、電源を落とした状態から、電源投入後に、上述したリストア動作を行えば、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２に保存されたデータがＭ１〜Ｍ４で構成されるラッチ回路へ転送され、電源遮断前の状態を呼び起こすことが可能となる。
【００６１】
以上、本発明の第１の実施例について詳述したが、不揮発性集積回路は、図１に示した回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、不揮発性集積回路は、ハイスルー型の不揮発性集積回路として構成されているが、ロースルー型の不揮発性集積回路構成に変更することができる。また、例えば、クロックト・インバータを用いた不揮発性集積回路にも適用可能である。もちろん、不揮発性集積回路のレイアウト、セルの配置や磁化固定層の磁化方向に応じて、セルレイアウトや配線接続を適宜変更しても構わない。
【００６２】
また、磁性素子の構造や形状は、図２〜４に例示した構成に限定されない。さらに、磁壁移動素子に限らず、例えば、スピン注入磁化反転方式の素子を使用することも可能である。また、磁気抵抗素子の構造や形状も、図２〜４に例示したＭＴＪ素子に限定されない。磁壁移動素子などと磁気的な接合を有するレイアウト構造であれば、ＭＴＪ素子を、ラッチ回路の電源電圧側に配置することも可能である。
【実施例２】
【００６３】
本発明の第２の実施例として、不揮発性集積回路が、遅延型フリップフロップ（Ｄ−ＦＦ）回路として動作するように構成した回路を説明する。第２の実施例の不揮発性Ｄ−ＦＦ回路は、一般的に用いられるマスター・スレーブ方式のＤ−ＦＦ回路において、第１の実施例で示した不揮発性集積回路をスレーブ・ラッチ回路として適用する。図７は、本発明の第２の実施例に係る不揮発性集積回路の回路図である。
【００６４】
不揮発性集積回路は、マスター・ラッチ３１と、スレーブ・ラッチ３２と、インバータＩＶ１２、ＩＶ１３とを備える。マスター・ラッチ３１は、縦続接続されるＰＭＯＳトランジスタＭ１１、Ｍ１２、ＮＭＯＳトランジスタＭ１３、Ｍ１４からなるクロックト・インバータＣＩ１、縦続接続されるＰＭＯＳトランジスタＭ１５、Ｍ１６、ＮＭＯＳトランジスタＭ１７、Ｍ１８からなるクロックト・インバータＣＩ２と、インバータＩＶ３とで構成される。
【００６５】
クロックト・インバータＣＩ１を構成するＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１４のゲートには、入力データＤが入力される。ＰＭＯＳトランジスタＭ１２のゲートには、インバータＩＶ１２、ＩＶ１３によるクロック信号ＣＬＫの非反転信号ｐ１が入力される。ＮＭＯＳトランジスタＭ１３のゲートには、インバータＩＶ１２によるクロック信号ＣＬＫの反転信号／ｐ１が入力される。クロックト・インバータＣＩ１の出力は、ノードｎ４に接続される。インバータＩＶ１１は、入力端をノードｎ４に接続し、出力端をスレーブ・ラッチ３２の入力であるノードｎ５に接続する。
【００６６】
クロックト・インバータＣＩ２を構成するＰＭＯＳトランジスタＭ１５とＮＭＯＳトランジスタＭ１８のゲートには、ノードｎ５が接続される。ＰＭＯＳトランジスタＭ１６のゲートには、クロック信号ＣＬＫの反転信号／ｐ１が入力され、ＮＭＯＳトランジスタＭ１７のゲートには、クロック信号ＣＬＫの非反転信号ｐ１が入力される。クロックト・インバータＣＩ２は、入力端をノードｎ５に接続し、出力端をノードｎ４に接続する。クロックト・インバータＣＩ２は、インバータＩＶ１１に対しクロスカップルされている。ノードｎ５は、マスター・ラッチ３１の出力端子として機能する。
【００６７】
スレーブ・ラッチ３２は、図１で例示した不揮発性集積回路と同様の回路構成を有する。マスター・ラッチ３１のノードｎ５から出力された出力信号は、ＮＭＯＳトランジスタＭ５を介してノードｎ１に供給されると共に、インバータＩＶ３とＮＭＯＳトランジスタＭ６を介してノード／ｎ１に供給される。ＮＭＯＳトランジスタＭ５、Ｍ６のゲートには、クロック信号ＣＬＫの非反転信号ｐ１が供給される。
【００６８】
ＭＴＪ素子から読み出しを行わない通常動作のとき、／ＬＢはハイレベルに固定される。
【００６９】
クロック信号ＣＬＫがローレベルのとき、Ｍ１２、Ｍ１３がオンとなり、マスター・ラッチ３１のクロックト・インバータＣＩ１が活性化され、入力データＤはノードｎ５まで伝達される。一方、クロックト・インバータＣＩ２は、Ｍ１６、Ｍ１７がオフとなり、非活性状態になる。また、ＮＭＯＳトランジスタＭ５、Ｍ６がオフ状態となるため、スレーブ・ラッチ３２には入力データＤは伝達されない。ノード／ｎ２とｎ２で保持しているデータが反転されてそれぞれ出力データＱ、／Ｑとして出力される。
【００７０】
クロック信号ＣＬＫがハイレベルになると、Ｍ１２、Ｍ１３がオフとなり、クロックト・インバータＣＩ１が非活性状態になる。一方、Ｍ１６、Ｍ１７がオンとなり、クロックト・インバータＣＩ２が活性状態になり、ノードｎ４とｎ５の信号状態が保持される。同時にＮＭＯＳトランジスタＭ５、Ｍ６がオンとなって、マスター・ラッチ３１の状態がノードｎ２及び／ｎ２に伝達され、出力データ／Ｑ、Ｑとして出力される。
【００７１】
図８は、第２の実施例の不揮発性集積回路の書き込み動作（ストア動作）を示すタイミングチャートである。第１の実施例に示した不揮発性集積回路の書き込みと同様に、入力されるデータＤと、スレーブ・ラッチ３２に保持されているデータとが異なるとき、磁壁移動素子１１、１２に書き込み電流が流れ、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の磁化自由層の磁化方向を変えて、入力されたデータをＭＴＪ素子ＭＴＪ１、ＭＴＪ２の抵抗値として保存する。ＭＴＪ素子ＭＴＪ１、ＭＴＪ２には相補的なデータが書き込まれる。入力されるデータＤと、スレーブ・ラッチ３２に保持されているデータが一致しているとき、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２の抵抗状態は、すでに所望の抵抗値となっているため、書き込み電流は流れず、書き込みは行われない。
【００７２】
リストア動作のタイミングチャートを図９に示す。第１の実施例と同様に、クロック信号ＣＬＫをローレベルに設定し、／ＬＢをローレベルに設定する。このとき、スレーブ・ラッチ３２では、ＮＭＯＳトランジスタＭ５、Ｍ６がオフ状態となり、ＰＭＯＳトランジスタＭ７がオン状態となる。したがって、クロスカップルされた、Ｍ１とＭ２からなるインバータと、Ｍ３、Ｍ４からなるインバータの入力及び出力が短絡される。この結果、ＭＴＪ素子ＭＴＪ１が高抵抗状態であって、ＭＴＪ素子ＭＴＪ２が低抵抗状態である場合、Ｖ（ｎ２）＞Ｖ（／ｎ２）となる。また、ＭＴＪ素子ＭＴＪ１が低抵抗状態、ＭＴＪ素子ＭＴＪ２が高抵抗状態の場合、Ｖ（ｎ２）＜Ｖ（／ｎ２）となる。／ＬＢをハイレベルにしてＰＭＯＳトランジスタＭ７をオフ状態にすると、ノードｎ２、／ｎ２にリストアされた電位差が論理振幅状態まで増幅され、出力データ／Ｑ、Ｑとして外部に出力される。
【００７３】
上述したリストア動作は、多くの場合、電源投入時に実行される。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２に保存されていた１ビットのデータが、初期値としてスレーブ・ラッチ３２に転送され、電源遮断前の状態を呼び出すことが可能となる。
【００７４】
以上、本発明の第２の実施例について詳述したが、これは図７に示す回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、第１の実施例の不揮発性集積回路をロースルー・ラッチに構成を変更した上でマスター・ラッチ３１に適用することもできる。
【実施例３】
【００７５】
図１０は、本発明の第３の実施例の不揮発性集積回路の回路図である。この不揮発性集積回路は、磁壁移動素子２１と、二つのＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２と、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２からなるインバータと、ＰＭＯＳトランジスタＭ２３、ＮＭＯＳトランジスタＭ２４からなるスイッチ素子と、ＰＭＯＳトランジスタＭ２５と、ＮＭＯＳトランジスタ２６と、コンデンサＣ１と、ＰＭＯＳトランジスタＭ２７とＮＭＯＳトランジスタＭ２８からなるインバータとを備える。
【００７６】
ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２からなるインバータは、入力データＤを入力し、出力をノードｎ２１に接続する。ＰＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２４は、それぞれ一端をノードｎ２１に接続されるノードｎ２２に接続し、それぞれ他端をノードｎ２３に接続し、ゲートをそれぞれリストア・イネーブル信号ＬＥ、／ＬＥに接続する。磁壁移動素子２１は、一端をノードｎ２３に接続し、他端をノードｎ２４に接続する。ＭＴＪ素子ＭＴＪ２１は、一端を電源電位Ｖｄｄを有する電源線に接続し、他端をＰＭＯＳトランジスタＭ２５のソースに接続する。ＭＴＪ素子ＭＴＪ２２は、一端をグランドに接続し、他端をＮＭＯＳトランジスタＭ２６のソースに接続する。ＰＭＯＳトランジスタＭ２５は、ドレインをノードｎ２４に接続し、ゲートに／ＬＥを接続する。ＮＭＯＳトランジスタＭ２６は、ドレインをノードｎ２４に接続し、ゲートにＬＥを接続する。コンデンサＣ１は、一端を接地し、他端をノードｎ２４に接続されるノードｎ２５に接続する。コンデンサＣ１は、磁壁移動素子２１に流れる電流Ｉｗを調整するために挿入する。コンデンサＣ１の容量が大きいほど、磁壁移動素子２１に流れる電流Ｉｗを大きくし、且つ流れる時間を長くすることができる。このような調整が不要な場合には、コンデンサＣ１をもちろん挿入しなくても良い。ＰＭＯＳトランジスタＭ２７とＮＭＯＳトランジスタＭ２８からなるインバータは、入力端をノードｎ２４に接続されるノードｎ２６に接続し、出力端からＱを出力する。
【００７７】
なお、磁壁移動素子２１とＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２とは、それぞれ磁気的に結合され、ＭＴＪ素子ＭＴＪ２１とＭＴＪ２２は、磁気的に結合されない。
【００７８】
次に、磁壁移動素子とＭＴＪ素子との関係について説明する。図１１は、本発明の第３の実施例に係る磁壁移動素子とＭＴＪ素子の配置を示す図である。図１２は、図１１の一点鎖線Ａにおける断面図である。磁壁移動素子２１は、第１の実施例で詳述した構成と同様の構成をしており、自身を流れる電流Ｉｗの向きによって、磁壁移動素子２１の磁化自由層の磁化方向を変える。すなわち、Ｍ２１とＭ２２からなるインバータから受け取った出力データに応じて磁化自由層の磁化方向が決定される。磁壁移動素子２１の磁化自由層から生ずる漏れ磁場がＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２の磁化自由層に作用して、これらの磁化方向を変え、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２の磁化抵抗値として、入力データＤの情報を不揮発的に記憶する。ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２の抵抗値は、相補的な値を取るように図１１、１２に示すように配置される。
【００７９】
通常動作時において、ＬＥはローレベルとされる。この場合、スイッチ素子であるＰＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２４は、オン状態となり、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２からなるインバータからの出力データを、そのまま磁壁移動素子２１へ伝える。また、ＰＭＯＳトランジスタＭ２５及びＮＭＯＳトランジスタＭ２６はオフ状態となるため、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２は電気的にノードｎ２４から切り離される。
【００８０】
以上のようなＭＴＪ素子へのデータの不揮発的な書き込みが通常動作と同時に可能であることは、本実施例の回路の大きな利点となる。
【００８１】
リストア時には、ＬＥはハイレベルとされる。ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４がオフ状態となり、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２からなるインバータからの出力データを遮断する。ＰＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６はオン状態となり、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２をノードｎ２４に短絡する。このとき、ノードｎ２４の電位は、電源電位Ｖｄｄとグランド電位の中間電位となる。ノードｎ２４の電位Ｖ（ｎ４）は、ＭＴＪ素子ＭＴＪ２１が低抵抗状態であって、ＭＴＪ素子ＭＴＪ２２が高抵抗状態である場合をＶ（１）とし、ＭＴＪ素子ＭＴＪ２１が高抵抗状態であって、ＭＴＪ素子ＭＴＪ２２が低抵抗状態である場合をＶ（０）とすると、Ｖ（１）＞Ｖ（０）である。したがって、ＰＭＯＳトランジスタＭ２７とＮＭＯＳトランジスタＭ２８からなるインバータの閾値を、Ｖ（０）とＶ（１）の中間に取れば、ノードｎ２４の電位Ｖ（ｎ２４）＝Ｖ（０）のとき、出力Ｑはハイレベルになり、Ｖ（ｎ２４）＝Ｖ（１）のとき、出力Ｑはローレベルになる。すなわち、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２の磁化状態として保存された１ビットのデータを出力データＱとして呼び出すことができる。
【００８２】
以上、本発明の第３の実施例について詳述したが、これは図１０に示す回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、Ｖ（ｎ２４）に現れる電位を増幅するのは、本実施例に示したインバータによる増幅に限らず、他の増幅回路を用いても可能である。また、ＭＴＪ素子ＭＴＪ２１、ＭＴＪ２２の構造や形状も、図１１、１２に例示したものに限定されず、磁壁移動素子２１の構造や形状も例示したものに限定されない。さらに、磁性素子は、磁壁移動素子だけに限らず、例えば、スピン注入磁化反転方式の素子を使用することも可能である。
【００８３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８４】
１１、１２、２１  磁壁移動素子
２１ａ、２１ｂ、２６  磁化固定層
２２ａ、２２ｂ、２５ａ、２５ｂ  導電層
２３、２８  磁化自由層
２４ａ、２４ｂ  磁壁
２７  トンネルバリア膜
３１  マスター・ラッチ
３２  スレーブ・ラッチ
Ｃ１  コンデンサ
ＣＩ１、ＣＩ２  クロックト・インバータ
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ１３  インバータ
Ｍ２、Ｍ４、Ｍ５、Ｍ６、Ｍ１３、Ｍ１４、Ｍ１７、Ｍ１８、Ｍ２２、Ｍ２４、Ｍ２６、Ｍ２８  ＮＭＯＳトランジスタ
Ｍ１、Ｍ３、Ｍ７、Ｍ１１、Ｍ１２、Ｍ１５、Ｍ１６、Ｍ２１、Ｍ２３、Ｍ２５、Ｍ２７  ＰＭＯＳトランジスタ
ＭＴＪ１、ＭＴＪ２、ＭＴＪ２１、ＭＴＪ２２  ＭＴＪ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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