(57)【要約】      （修正有）【課題】段差の値のみならず、段差の形状を考慮して、不良懸念箇所の判定を行うことができる不良懸念箇所判定装置を提供する。【解決手段】半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割し、分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する。例えば、段差を分割した単位段差ごとにその上面の段差位置における等高線の当該段差の最深部からの高さと、該等高線により囲まれる開口部の面積を判別式に適用し、該判別式を満たすか否かによって不良懸念箇所の有無を判定する。【選択図】図８
2013157472.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割し、分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する演算部、を備える
不良懸念箇所判定装置。
【請求項２】
前記演算部は、
前記半導体装置表面の段差分布を示す段差データを取得する段差データ取得部と、
取得した段差データに含まれる段差に対し、深さ方向に少なくとも一以上の段差位置を設定し、前記一以上の段差位置によって前記段差をニ以上の単位段差に分割し、前記単位段差ごとにその上面の段差位置における等高線の当該段差の最深部からの高さと、該等高線により囲まれる開口部の面積を判別式に適用し、該判別式を満たすか否かによって不良懸念箇所の有無を判定する不良懸念箇所判定部と、を備える
請求項１に記載の不良懸念箇所判定装置。
【請求項３】
前記段差データに含まれる段差の深さ方向における単位段差の分割数を、前記段差の深さに応じて多くする
請求項１に記載の不良懸念箇所判定装置。
【請求項４】
前記不良懸念箇所判定部は、
分割された前記段差を構成する第１の単位段差の上面の第１の段差位置における等高線の高さをｈｉ、該等高線により囲まれる開口部の面積をＳｉとし、隣接する第２の単位段差の上面の第２の段差位置における等高線の高さをｈｉ＋１、該等高線により囲まれる開口部の面積をＳｉ＋１とし、不良懸念箇所判定の良否閾値をＤとしたとき、下記判別式の右辺の値が左辺の良否閾値Ｄ以上である場合に不良懸念箇所があると判定する
Ｄ ＞（ｈｉ＋１−ｈｉ）／｛√（Ｓｉ＋１）−√（Ｓｉ）｝
請求項２に記載の不良懸念箇所判定装置。
【請求項５】
前記段差データに含まれる段差の基準面から最深部までの深さと段差閾値とを比較して前記段差閾値より大きな段差を持つ段差の有無を判定し、前記段差閾値より大きな段差を持つ段差を抽出する段差判定部、を更に備え、
前記不良懸念箇所判定部は、前記段差判定部により抽出された段差について前記判別式を用いて不良懸念箇所の有無を判定する
請求項４に記載の不良懸念箇所判定装置。
【請求項６】
前記不良懸念箇所判定部の判定によってレイアウト上の不良懸念箇所と判定された箇所に、ダミー素子の挿入を設定するダミー挿入部と、
ダミー素子挿入後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
請求項４に記載の不良懸念箇所判定装置。
【請求項７】
前記段差データに含まれる段差の基準面から最深部までの深さと段差閾値とを比較して前記段差閾値より大きな段差を持つ段差の有無を判定し、前記段差閾値より大きな段差を持つ段差を抽出する段差判定部と、
前記段差判定部により抽出された段差のうち前記不良懸念箇所判定部によってレイアウト上の不良懸念箇所と判定された箇所に、ダミー素子の挿入を設定するダミー挿入部と、
ダミー素子挿入後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
請求項４に記載の不良懸念箇所判定装置。
【請求項８】
前記ダミー挿入部によるダミー素子挿入後、レイアウト上の不要なダミー素子の削除を行うダミー削除部と、
ダミー素子削除後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
請求項６に記載の不良懸念箇所判定装置。
【請求項９】
前記不良懸念箇所判定部による判定の結果、不良懸念箇所がある場合、前記半導体装置のレイアウト又はプロセス条件の少なくともいずれかを、前記判別式を満たすように変更する変更部、を更に備える
請求項４に記載の不良懸念箇所判定装置。
【請求項１０】
前記段差データ取得部は、研磨後の前記半導体装置表面の実測値から前記段差データを得る、又は設計パターンと段差の関係を含むデータベースから前記段差データを得る、又はレイアウトとプロセスモデルから計算された段差データを得る
請求項２に記載の不良懸念箇所判定装置。
【請求項１１】
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割することと、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定すること、を含む
不良懸念箇所判定方法。
【請求項１２】
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割することと、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定すること、
前記判定の結果、不良懸念箇所がある場合、前記半導体装置のレイアウト又はプロセス条件の少なくともいずれかを、分割した単位段差ごとの等高線の高さと該等高線により囲まれる開口部の面積との関係が所定の関係を満たすように変更することと、
変更後のレイアウト又はプロセス条件に基づいて前記半導体装置の平坦化を行うことと、を含む
半導体装置の製造方法。
【請求項１３】
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割する処理と、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する処理を、
コンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置の製造過程において堆積工程後に実行する研磨工程に対して、研磨結果を測定や予測等により評価して不良懸念箇所の判定を行う不良懸念箇所判定装置、不良懸念箇所判定方法、半導体装置の製造方法、及びプログラムに関する。
【背景技術】
【０００２】
従来、半導体集積回路の高集積化に対処するための技術の１つとして、半導体集積回路作製の際に平坦化処理が行われている。この平坦化処理技術の１つに、化学的・機械的研磨法（ケミカル・メカニカル・ポリッシュ法。以下、「ＣＭＰ法」と呼ぶ）を挙げることができる。
【０００３】
以下、ＣＭＰ法を実施する研磨装置の概念を説明する。図１は、研磨装置の一例を示す概略構成図である。
図１に示す研磨装置１は、主に研磨プレート２、基板保持台４、研磨剤スラリー供給系５を備えて構成される。
【０００４】
研磨プレート２は、回転する研磨プレート回転軸２Ａに支承され、その表面には研磨パッド３が備えられている。
基板保持台４は、研磨プレート２の上方に配置され、基板保持台回転軸４Ａに支承されている。例えば半導体集積回路が形成された基板７を研磨する場合、基板７を基板保持台４に載置する。基板保持台回転軸４Ａは、基板保持台４を研磨パッド３の方向に押す研磨圧力調整機構（図示せず）に取り付けられている。
そして、研磨剤スラリー供給系５の研磨剤スラリー容器５Ａに入った研磨剤を含んだ研磨剤スラリー６を、研磨剤スラリー導入路５Ｂを通じて研磨パッド３に供給しながら、研磨プレート２を回転させる。同時に基板保持台４に載置された基板７を回転させながら、研磨圧力調整機構によって、研磨パッド３に対する基板７の研磨圧力を調整する。こうして、基板の表面を研磨することができる。
【０００５】
基板７に形成した回路パターン上に薄膜を成膜した後、その薄膜を平坦化するとき、予め平坦化後の薄膜の厚さがどのようになるかを予測することは、半導体装置の製造における早期の問題解決、製造コスト削減のために極めて重要である。また、半導体装置の特性解析、即ち、半導体集積回路のタイミング収束という観点、特に、ＲＣ抽出においては、半導体装置の断面構造の情報を用いる。それ故、予め、回路パターン上に形成され、平坦化される薄膜の膜厚の値を予測することによりタイミング収束の時間を短縮し、さらにはダミーフィル等レイアウトにフィードバックをすることができる。
【０００６】
これまで成膜および研磨プロセスを予測する手法として、多くのシミュレーション技術が提案されている。例えば、回路パターン起因で生じる各種の不良をあらかじめ検出する手法や、研磨圧力が時間変化する場合のシミュレーション技術などについての提案が行われている。また、研磨後の段差予測を行い、膜の危険個所を抽出する手法の提案がなされている。
【０００７】
最近では、デバイスの超微細化や平坦化スペックの厳格化などにより注目する膜の研磨のみならず、その下層のレイヤを考慮したシミュレーション技術が提案されている（例えば特許文献１を参照）。
また、レイアウトという観点からは、シミュレーションにより膜の危険個所を抽出後、回路の電気特性に影響を与えない範囲においてメッシュ単位でダミーを自動挿入する技術が提案されている（例えば特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１０７４１号公報
【特許文献２】特許２０１０−１４０２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した各シミュレーション技術では、段差の値（深さ）を用いてシミュレーションを行っている。しかしながら、例えば開口部（配線間の距離など）の大きな回路パターンと開口部の小さな回路パターンとでは、研磨速度が異なり最終的な研磨後の段差が異なる。反対に考えれば、同じ段差の値であっても回路パターンにより段差の形状が異なることになる。このことは従来のように同じ段差の値であってもまた回路パターンによっても平坦性が異なり、製品歩留まりが悪化する可能性を示している。
【００１０】
したがって、今後のデバイスの研磨については、段差の値のみならず、段差の形状を考慮して、不良懸念箇所の判定を行うことが望まれている。
【課題を解決するための手段】
【００１１】
本開示の一側面は、半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割し、分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する。
【００１２】
上記構成をより具体的に説明すると、まず半導体装置表面の段差分布を示す段差データを取得する。次に、取得した段差データに含まれる段差に対し、深さ方向に少なくとも一以上の段差位置を設定し、一以上の段差位置によって上記段差をニ以上の単位段差に分割し、単位段差ごとにその上面の段差位置における等高線の当該段差の最深部からの高さと、該等高線により囲まれる開口部の面積を判別式に適用し、該判別式を満たすか否かによって不良懸念箇所の有無を判定する
【００１３】
本開示の一側面によれば、段差データに含まれる段差を深さ方向に分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無が判定される。したがって、段差の値（深さ）のみならず、段差の形状も考慮した不良懸念箇所判定処理が実現される。
【発明の効果】
【００１４】
本開示の少なくとも一つの実施形態によれば、段差の値のみならず、段差の形状を考慮した不良懸念箇所の判定が行われる。その判定結果を用いて適切な処置を施すことにより、研磨後の平坦性の高い半導体装置を製造するなど、半導体装置の品質向上に繋げることができる。
【図面の簡単な説明】
【００１５】
【図１】研磨装置の一例を示す概略構成図である。
【図２】段差（凹部）を含む半導体装置表面の一例を示す平面図である。
【図３】半導体装置表面の段差の形状を説明するための概略断面図である。
【図４】半導体装置の不良懸念箇所判定アルゴリズムの説明図である。
【図５】半導体装置の一例の部分断面図である。
【図６】本開示の第１の実施形態に係る不良懸念箇所判定アルゴリズムを用いた半導体装置の製造方法を示すフローチャートである。
【図７】本開示の第１の実施形態に係る半導体装置の製造方法を実行する製造装置の構成例を示すブロック図である。
【図８】本開示の第１の実施形態の第１例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図９】本開示の第１の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図１０】設計レイアウトを変更した場合の一例を示す説明図である。
【図１１】本開示の第１の実施形態の第２例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図１２】本開示の第１の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図１３】本開示の第１の実施形態に係る半導体装置の製造装置が備える不良懸念箇所判定装置の第３例の構成例を示すブロック図である。
【図１４】本開示の第１の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図１５】本開示の第２の実施形態の第１例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図１６】本開示の第２の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図１７】段差閾値を用いた段差判定により抽出された段差の例を示す平面図である。
【図１８】本開示の第２の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図１９】本開示の第２の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２０】本開示の第３の実施形態の第１例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図２１】本開示の第３の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２２】本開示の第３の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２３】本開示の第３の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２４】本開示の第４の実施形態の第１例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図２５】本開示の第４の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２６】本開示の第４の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２７】本開示の第４の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図２８】本開示の第５の実施形態の第１例に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例を示すブロック図である。
【図２９】本開示の第５の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図３０】本開示の第５の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【図３１】本開示の第５の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照しながら、本開示を実施するための形態の例（本実施形態例と称することもある）について説明する。なお、本明細書及び図面において、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【００１７】
なお、説明は以下の順序で行う。
１．第１の実施形態（演算部：不良懸念箇所判定部を備え、段差を分割した単位段差の高さと開口面積との関係から不良懸念箇所の判定を行う例）
２．第２の実施形態（演算部：さらに段差判定部を備える例）
３．第３の実施形態（演算部：さらにダミー挿入部を備える例）
４．第４の実施形態（演算部：さらに段差判定部、ダミー挿入部、段差計算部を備える例）
５．第５の実施形態（演算部：さらに段差判定部、ダミー挿入部、ダミー削除部、段差計算部を備える例）
６．その他（変形例）
【００１８】
＜１．第１の実施形態＞
［不良懸念箇所判定アルゴリズムの概要］
本開示は、半導体装置表面における段差（凹部）の値（深さ）のみならず、段差の形状も考慮して不良懸念箇所の有無を判定し、研磨後の不良が懸念される箇所を高速に予測し、抽出する手法である。
【００１９】
以下、図２〜図５を参照して、本開示の第１の実施形態において使用する不良懸念箇所判定アルゴリズムを説明する。
図２は、段差（凹部、窪み等）を含む半導体装置表面の一例を示すＸ−Ｙ平面図である。
この例では、ある半導体装置の表面（界面）に３つの平面視略円形パターンの凹部１０−１〜１０−３が形成されている。等高線１１〜１４は、リファレンスとなるパターンのない、すなわち実質的な段差のない基準面からそれぞれに同じ高さの段差位置を線で結んだものである。
【００２０】
図３は、半導体装置表面の凹部１０−１〜１０−３の形状を説明するための概略断面図である。
図２及び図３に示すとおり、凹部１０−１〜１０−３の深さは同じであるが、それぞれの開口部（Ｘ−Ｙ平面上のフェレ径）２４−１〜２４−３と深さの比、すなわちアスペクト比が異なる。３つの凹部１０−１〜１０−３は同じ研磨量であっても、凹部１０−３の形状は凹部１０−１の形状よりも開口部が大きい。図３に示す凹部１０−１〜１０−３の形状の場合、例えば凹部１０−３では不良が発生しなくても、凹部１０−１では不良が発生する可能性がある。
【００２１】
この不良は、凹部（段差）の深さの計測のみでは検出されないため、新たな検査アルゴリズムが必要である。この場合に重要となるのは凹部の深さ方向に対する傾斜である。これを検査するには、例えば図３に示すように、実質的な段差のない第１段差部２１（基準面）の位置から、基準面に対して最も段差がある第３段差部２３（最深部）の位置までの途中に一以上の段差位置を設ける。
【００２２】
この例では、第１段差部２１（基準面）と第３段差部２３（最深部）との間に、任意の段差位置として第２段差部２２が設けられている。これらの任意に設定される段差位置の等高線と該等高線で囲まれる面積の関係が、半導体装置の良否を決める。したがって、半導体装置に不良懸念箇所があるか否かを判定するには、次のように行えばよい。
【００２３】
図４は、本開示における半導体装置の不良懸念箇所判定アルゴリズムの説明図である。
図４には、半導体装置表面のある凹部１０の段差（最深部１０ａから基準面までの距離）を深さ方向に３段階（３つの単位段差）に分割した様子の上面図と断面図が示されている。３つの単位段差２０Ａ，２０Ｂ，２０Ｃの上面は、その凹部１０の最深部１０ａからの高さが、ｈ１＞ｈ２＞ｈ３の順に深くなっており、各単位段差の上面（段差位置）の等高線によって囲まれる面積（開口面積）はＳ１，Ｓ２，Ｓ３である。
このような段差の場合に、不良箇所懸念箇所の有無を判定するための判別式は次式で表される。ここで、Ｄは半導体装置の良否を判定するための閾値（以下、良否閾値という）であり、実験的に決められる数値である。ｉは自然数である。
【００２４】
【数１】
2013157472.tif 000003
【００２５】
設定されたすべての段差位置の等高線について、高さｈ、面積Ｓを用いて（１）式の右辺を計算する。そして（１）式の右辺の値と良否閾値Ｄとを比較して不良懸念箇所の抽出を行う。設定された単位段差の等高線の高さ及び面積はすべて（１）式を用いてチェックされ、凹部（段差）の途中に一か所でも（１）式を満たさない単位段差があるとその凹部は不良個所として抽出され、対策がなされる。
【００２６】
このように半導体装置表面の段差分布を示す段差データに含まれる段差を二以上の単位段差に分割し、分割した単位段差ごとに（１）式を利用して等高線の高さと該高さにおける開口部の面積との関係を求め、不良懸念箇所の有無を判定する。
【００２７】
なお、半導体装置表面の段差の深さ方向に対する分割単位の閾値（分割数）は、実測した段差又は予想される段差の深さに応じて決定されることがより好ましい。例えば、段差の深さが同じでも開口部が小さい方が、研磨残が生じやすいなど不良の可能性が高まるので、その場合は単位段差の数（分割数）を増やすようにするとよい。
また、段差の開口部が同じであれば深さが深い方が不良の可能性が高くなるので、その場合は単位段差の数（分割数）を増やすようにするとよい。
さらに、任意の段差に対して不良懸念箇所判定処理を良好に行えた場合、このときの分割単位の閾値を、経験値としてもよい。
また、プロセスが複雑である場合や、プロセスが安定でない開発初期などにおいては閾値を所定の大きさに設定することにより判別式にて安全箇所を抽出し、抽出された箇所以外に対して後段の処理を行うことができる。
【００２８】
ここで、上記（１）式で表された判別式を利用した不良懸念箇所判定アルゴリズムが適用される半導体装置の製造プロセスの一例を説明する。
図５は、半導体装置の一例の部分断面図である。本実施形態において判定対象とした製造プロセスは、トランジスタゲート端子近傍のコンタクトビア（穴）形成の工程である。
この製造プロセスでは、一例としてＳｉＯ２基板３１上にゲート電極３２−１〜３２−３、ダミー素子３３−１〜３３−３、タングステン等からなるコンタクトビア３４−１〜３４−４が形成されている。そして、これら全体に対して上から酸化膜３５が成膜されている。酸化膜３５の上層には、例えば図示しない配線層（透明導電膜層）が形成される。
このコンタクトビア３４−１〜３４−４の上層のレイヤを研磨した際に、加工面（表面、界面）３６に基準面３９との段差部分として、例えば凹部３７−１，３７−２が生じている。
【００２９】
凹部３７−１，３７−２の深さは同じであるが、深さ方向の形状が異なっている。凹部３７−１は、凹部３７−２と比べて傾斜が急になっているため、研磨残３８が生じやすい。研磨残３８の元である上層のレイヤがメタル(金属)レイヤである場合は、下層のメタルとの間にショートが起こり製造不良となる。以下の実施形態では、この不良を予防するためレイアウト（物理レイアウト、マスクレイアウト）やプロセス条件等の変更を行っている。
【００３０】
図６は、上述の不良懸念箇所判定アルゴリズムを用いて不良懸念箇所を抽出し、高品質な半導体装置を製造する処理を示したフローチャートである。
図６において、まず半導体装置のレイアウト設計を行う（ステップＳ１）。また設計したレイアウトに合わせてプロセス条件を設定する（ステップＳ２）。
【００３１】
次に、レイアウトをウェハに転写する、すなわち研磨装置・成膜装置５５がレイアウトに基づいて成膜処理を行う。そして、レイアウトが転写された半導体装置（ウェハ）を製品のプロセス条件に基づいて研磨装置・成膜装置５５によって研磨処理する。次に、研磨後の半導体装置表面の段差を、測定機器を用いて測定する。測定機器としては、例えば原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いることができる。その他、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）、段差測定装置などを用いることができる。
あるいは、レイアウトと段差の関係を蓄積したデータベースから研磨後の段差分布の推定を行い、もしくは諸条件から段差分布の計算（シミュレーション）を行う（ステップＳ３）。
【００３２】
上述した３つの処理のいずれかの処理を通じて、半導体装置表面の段差分布を示す段差データの取得及び準備を行う（ステップＳ４）。
【００３３】
そして、取得した半導体装置表面の段差データの段差分布における各段差に対し、（１）式を利用して不良懸念箇所の有無を判定する（ステップＳ５）。
検証を行うために半導体装置表面の段差の深さ方向の分割単位を決め、測定機器による測定結果に基づいて単位段差ごとの段差の等高線図（図４参照）を作成し、すべての段差の単位段差についてその上面の段差位置における等高線の高さと該高さにおける開口部の面積を（１）式に代入して計算を行う。このように、半導体装置表面の段差を二以上の単位段差に分割し、単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積との関係を求め、不良懸念箇所の有無を判定する。
【００３４】
判定の結果、（１）式の右辺の値が良否閾値以上である箇所、すなわち不良懸念箇所がある場合は、該当する箇所のレイアウトやプロセス条件等の変更を検討する（ステップＳ６）。例えば、不良懸念箇所が多い場合はプロセス条件を変更し、不良懸念箇所が少ない場合はレイアウトを変更するなどが考えられる。
【００３５】
ステップＳ６によりレイアウトやプロセス条件等を変更した後、変更したレイアウトやプロセス条件等を次ロットの半導体装置の製造（研磨工程等）に反映する。
あるいは、検証対象の半導体装置と同一の半導体装置について、再度、研磨工程を実施して段差を実測し、又は段差分布の推測や計算を行って段差データを取得し、不良懸念箇所の有無の判定を実施してもよい。
【００３６】
図７は、図６に示した半導体装置の製造方法を実行する半導体装置の製造装置の概略構成例を示すブロック図である。
【００３７】
図７に示す半導体装置の製造装置５０は、主に不良懸念箇所判定装置４０と、研磨装置・成膜装置５５を備える。
不良懸念箇所判定装置４０には、例えばコンピュータが適用され、上述した一連の処理を実行する。不良懸念箇所判定装置４０は、例えばＣＰＵ(Central Processing Unit)４１、ＲＡＭ(Random Access Memory)４２、ＨＤＤ（Hard Disk Drive）４３を備え、これら各部がバス４７により相互に接続されている。
【００３８】
ＣＰＵ４１は、所定のプログラムに従って又は入力部５２から入力される操作信号に基づいて、演算及び制御を行う演算処理装置であり、演算部の一例である。
ＲＡＭ４２は、ＣＰＵ４１による制御に必要なデータやプログラム、演算結果などを一時的に記憶するワークメモリである。
ＨＤＤ４３は、不揮発性の記憶部の一例であり、不良懸念箇所判定アルゴリズムを記述したプログラムなどの不良懸念箇所判定装置を動作させるためのプログラム、あるいは設計レイアウトやプロセス条件、閾値などの情報、並びに演算結果などを記憶する。
【００３９】
バス４７には、さらに、画像処理部４４、入力インタフェース４５、通信インタフェース４６（通信部の一例）が接続されている。
【００４０】
画像処理部４４は、表示装置５１に表示する画像の生成及び処理を行う。表示装置５１には、例えば液晶表示装置などのＦＰＤ（Flat Panel Display）が適用される。
入力インタフェース４５は、例えば入力部５２からユーザの操作内容に応じて入力される操作信号を受信してバス４７を介してＣＰＵ４１等に出力する。入力部５２には、ポインティングデバイスやキーボートなどの入力手段が用いられる。
通信インタフェース４６は、所定の通信プロトコルに則り研磨装置・成膜装置５５とデータ通信を行う。例えば研磨装置・成膜装置５５から供給される半導体装置表面の段差分布を示す段差データを受信し、バス４７を介してＣＰＵ４１等へ出力する。
研磨装置・成膜装置５５は、研磨装置と成膜装置を合わせて総称したものであり、例えば研磨装置として図１の研磨装置１を適用できる。
【００４１】
以上のように構成される不良懸念箇所判定装置４０では、ＣＰＵ４１が、ＨＤＤ４３又は不図示のＲＯＭ（Read Only Member）等に記憶されているプログラムを、バス４７を介してＲＡＭ４２にロードして実行することにより、一連の不良懸念箇所判定処理が行われる。
【００４２】
以下、上述の第１の実施形態に係る半導体装置の製造装置が備える不良懸念箇所判定装置の構成例及び動作例について、具体的に第１例から第３例を挙げて説明する。
【００４３】
［１−１．第１例（実測により段差データを取得する場合）］
本開示の第１の実施形態の第１例は、半導体装置表面の段差分布を示す段差データを、研磨後の実測データより取得する例である。
【００４４】
図８は、第１の実施形態の第１例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図８に示す不良懸念箇所判定装置４０−１は、図７に示した不良懸念箇所判定装置４０の詳細な機能ブロックの一例を示したものである。
【００４５】
不良懸念箇所判定装置４０−１は、演算部６０、設計レイアウト記憶部７０、プロセス条件記憶部８０及び閾値記憶部９０を備える。
設計レイアウト記憶部７０は、半導体装置のマスクレイアウトを記述するための、例えばストリーム形式（ＧＤＳ：Design For Manufacturing）又はＣＩＦ（Common Intermediate Format）形式の設計データを記憶している。
プロセス条件記憶部８０は、例えば研磨装置により半導体装置の表面を研磨する際の条件を記憶している。
閾値記憶部９０は、（１）式で表される判別式の良否閾値や後述する段差閾値などを記憶している。
これら設計レイアウト記憶部７０、プロセス条件記憶部８０及び閾値記憶部９０は、例えば図７のＨＤＤ４３を用いて構成することができる。
【００４６】
演算部６０は、段差データ取得部６１、不良懸念箇所判定部６２及び変更部６３を備えて構成されている。演算部６０は、図７のＣＰＵ４１を用いて構成することができる。
【００４７】
段差データ取得部６１は、半導体装置表面の段差分布を示すデータ（段差データ）を取得する。この第１例では、例えば研磨装置・成膜装置５５により研磨された半導体装置表面（ウェハ）の段差をＡＦＭによって測定し、段差データ取得部６１がその測定データを段差データとして通信インタフェース４６を通じて取得する。
【００４８】
不良懸念箇所判定部６２は、段差データ取得部６１が取得した半導体装置表面の段差データの段差分布における段差について、（１）式で表される判別式を利用して不良懸念箇所であるか否かを判定する。
【００４９】
変更部６３は、不良懸念箇所判定部６２による判定の結果、不良懸念箇所がある場合は、自動もしくは手動によりレイアウトやプロセス条件等を変更する。そして、変更後のレイアウトやプロセス条件等を研磨装置・成膜装置５５へ出力するとともに、設計レイアウト記憶部７０のレイアウトやプロセス条件記憶部８０のプロセス条件を更新する。
【００５０】
図９は、第１の実施形態の第１例に係る不良懸念箇所判定装置４０−１による不良懸念箇所判定処理を示すフローチャートである。
本フローチャートは、図６の不良懸念箇所判定アルゴリズムを用いた半導体装置の製造方法の一具体例である。
【００５１】
まず、不良懸念箇所判定装置４０−１の演算部６０は、設計レイアウト記憶部７０にＧＤＳ（レイアウト）を記憶し、またプロセス条件記憶部８０にプロセス条件を記憶させておく（ステップＳ９０１）。
【００５２】
設計したレイアウトが転写された半導体装置（ウェハ）を製品のプロセス条件に基づいて研磨処理した後の半導体装置表面の段差を例えばＡＦＭにより測定し、レイアウトに対する段差データを段差データ取得部６１により取得する（ステップＳ９０２）。
【００５３】
ここで、不良懸念箇所判定部６２は、半導体装置表面の段差の深さ方向の分割単位を決め、単位段差の設定を行う（ステップＳ９０３）。本例では、一例として単位段差を２０ｎｍに設定した。
【００５４】
続いて、不良懸念箇所判定部６２は、ＡＦＭから取得した段差データに基づいて単位段差ごとの段差の等高線図（図４参照）を作成し、すべての段差について単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積を（１）式に代入して右辺を計算する。このように、半導体装置表面の段差を二以上の単位段差に分割し、単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積との関係を求める（ステップＳ９０４）。
【００５５】
そして、不良懸念箇所判定部６２は、閾値記憶部９０から予め決めた良否閾値を読み出し（ステップＳ９０５）、（１）式の右辺の値と良否閾値との比較を行い、不良懸念箇所の有無を判定する（ステップＳ９０６）。本例では、一例として良否閾値を５．０×ｅ−６に設定した。
【００５６】
ステップＳ９０６の判定処理において（１）式の右辺の値が良否閾値より小さい場合、変更部６３は、レイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を維持する（ステップＳ９０７）。例えば、この維持したレイアウト及びプロセス条件を、次ロットの半導体装置の研磨工程にも適用する。
【００５７】
一方、ステップＳ９０６の判定処理において（１）式の右辺の値が良否閾値以上である箇所、すなわち不良懸念箇所がある場合、変更部６３は、予め決められた規則に従って自動又は入力部５２を介した手動により、該当する箇所のレイアウト又はプロセス条件の少なくともいずれかを、（１）式を満たすように変更する（ステップＳ９０８）。例えば、変更後のレイアウト又はプロセス条件を、研磨装置・成膜装置５５へ出力するとともに、設計レイアウト記憶部７０内のレイアウトとプロセス条件記憶部８０内のプロセス条件を更新し、次ロットの半導体装置の研磨工程に適用する。
【００５８】
例えば、レイアウトパターンは無数にあるので、不良懸念箇所が膨大にある場合はプロセス条件が調整できていないことが多い。このような場合は、プロセス条件出しを再度行う必要がある。一方、不良懸念箇所が数か所であって開口部が大きい部分に集中している場合は、開口部を小さくするなどのレイアウト修正を行う。
プロセス条件の変更では、例えば、オーバー研磨時間を減らすなどの研磨時間調整、研磨圧力低減などの研磨圧力調整、研磨定盤の回転数増加などの回転数調整、スラリー添加剤増加や調合比率変更などのスラリー調整、スラリー種の変更、スラリーの流量調整などを行う。
【００５９】
図１０は、レイアウトを変更した場合の一例を示す説明図である。
この例は、（１）式の右辺の値が５．０×ｅ−６以上である箇所が数か所であって開口部が大きい部分に集中しているパターンに対し、開口部を狭める局所的なレイアウト変更を行った例である。
具体的には、該当パターンに対して一律０．５μｍの寸法変更（バイアス処理）を行い、パターンの開口部を５μｍから４．５μｍへ小さくした。レイアウト変更後再びウェハを準備しＡＦＭにより段差測定を行うと不良懸念箇所はなくなっていた。上記バイアス量は、良否閾値５．０×ｅ−６を満たすように逆算して設定したものである。
【００６０】
上述した第１の実施形態の第１例によれば、（１）式で表される判別式に基づき不良懸念箇所を抽出して適切な処置を施すことにより、研磨後の平坦性の高い半導体装置を製造することができる。そして半導体装置の単層のみならず積層の結果（製品）も高い平坦性を保つことができる。
なお、本例で用いる半導体装置表面の段差の測定データがテストパターン結果あるいは既に取得済みのデータである場合は、実際の製造プロセスを実施する前に平坦性の問題を解決することができる。
【００６１】
第１の実施形態の第１例で使用した（１）式の良否閾値、バイアス量、段差の単位は、本例に記載した値に限定されることなくプロセス条件やレイアウトに応じて種々に設定することができる。また平坦性を実現するための処理の順番は、本例に記載されたものに限られない。
【００６２】
第１の実施形態の第１例における上記具体例や変形例は、後述する第１の実施形態の第２例及び第３例にも適用可能なことは勿論である。
【００６３】
［１−２．第２例（推測により段差データを取得する場合）］
本開示の第１の実施形態の第２例は、ＡＦＭで実測した段差データを準備する代わりに、あらかじめ用意したレイアウトと段差の関係のデータベースを用いて段差データを準備する（段差を推測する）例である。
【００６４】
図１１は、第１の実施形態の第２例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図１１に示す不良懸念箇所判定装置４０−２は、図７に示した不良懸念箇所判定装置４０の詳細な機能ブロックの一例を示したものである。この不良懸念箇所判定装置４０−２は、図８の不良懸念箇所判定装置４０−１に対し、設計パターンと段差の関係記憶部７１を更に備えている。以下の図１１についての説明では、図８と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【００６５】
不良懸念箇所判定装置４０−２は、演算部６０、設計レイアウト記憶部７０、設計パターンと段差の関係記憶部７１、プロセス条件記憶部８０及び閾値記憶部９０を備える。
設計パターンと段差の関係記憶部７１は、レイアウトにおける設計パターンの位置座標（Ｘ，Ｙ）と、その座標における基準面からの段差（深さ）の値（Ｚ）を含むデータベースを記憶している。設計パターンと段差の関係記憶部７１は、例えば図７のＨＤＤ４３を用いて構成することができる。
【００６６】
演算部６０の段差データ取得部６１は、設計パターンと段差の関係記憶部７１に記憶されているデータベースから、該当するレイアウトに対応する半導体装置表面の段差分布を示す段差データを取得する。
【００６７】
図１２は、第１の実施形態の第２例に係る不良懸念箇所判定装置４０−２による不良懸念箇所判定処理を示すフローチャートである。本フローチャートは、図６の不良懸念箇所判定アルゴリズムを用いた半導体装置の製造方法の一具体例である。
図１２におけるステップＳ１２０１〜Ｓ１２０８の処理は、ステップＳ１２０２の処理を除いて図９におけるステップＳ９０１〜Ｓ９０８の処理と同様である。
【００６８】
ステップＳ１２０２の処理について説明する。ステップＳ１２０１の処理が終了後、演算部６０の段差データ取得部６１は、設計パターンと段差の関係記憶部７１のデータベースから、該当するレイアウトにおける設計パターンの位置座標（Ｘ，Ｙ）と、その座標における基準面からの段差（深さ）の値（Ｚ）を読み出す。それにより、該当するレイアウトに対応する半導体装置表面の段差分布を示す段差データを取得する（ステップＳ１２０２）。
【００６９】
ステップＳ１２０３の処理が終了後、不良懸念箇所判定部６２は、設計パターンと段差の関係記憶部７１から取得した段差データに基づいて単位段差ごとの段差の等高線図（図４参照）を作成し、すべての段差について単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積を（１）式に代入して右辺を計算する（ステップＳ１２０４）。
【００７０】
ステップＳ１２０５〜ステップＳ１２０８の処理は、ステップＳ９０５〜ステップＳ９０８の処理と同様である。
【００７１】
上述した第１の実施形態の第２例によれば、第１の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例では、レイアウトの設計パターンと段差の関係が記憶されたデータベース（例えば設計パターンと段差の関係記憶部７１）を参照して段差データを取得するため、半導体装置表面の段差を実測する時間が削減され、処理の高速化が可能となる。
また、本例では、既に段差データが取得されたデータベースを用いるので、実際の製造プロセス前に平坦性の問題を解決することができる。
【００７２】
［１−３．第３例（計算により段差データを取得する場合）］
本開示の第１の実施形態の第３例は、ＡＦＭで実測した段差データを準備する代わりに、レイアウトとプロセスモデルから算出した段差分布を用いて段差データを準備する例である。
【００７３】
図１３は、第１の実施形態の第３例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図１３に示す不良懸念箇所判定装置４０−３は、図７に示した不良懸念箇所判定装置４０の詳細な機能ブロックの一例を示したものである。この不良懸念箇所判定装置４０−３は、図８の不良懸念箇所判定装置４０−１に対し、プロセスモデル記憶部８１と段差計算部６４を更に備えている。以下の図１３についての説明では、図８と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【００７４】
不良懸念箇所判定装置４０−３は、演算部６０、設計レイアウト記憶部７０、プロセス条件記憶部８０、プロセスモデル記憶部８１及び閾値記憶部９０を備える。
プロセスモデル記憶部８１は、例えばＣＭＰ法などの研磨工程のプロセス条件をモデル化した複数の情報（一以上のプロセスモデル）を記憶している。一つのプロセスモデルには、例えば研磨定盤の回転数、研磨圧力、研磨時間などの情報が含まれる。プロセスモデル記憶部８１は、例えば図７のＨＤＤ４３を用いて構成することができる。
【００７５】
演算部６０は、段差データ取得部６１、不良懸念箇所判定部６２、変更部６３及び段差計算部６４を備えて構成されている。
段差計算部６４は、設計レイアウト記憶部７０内のレイアウトとプロセスモデル記憶部８１内のプロセスモデルを用いて、研磨後の半導体装置表面の段差分布を計算（いわゆるシミュレーション）する。
段差データ取得部６１は、段差計算部６４が該当するレイアウトに対して行った段差分布の計算結果から、該当するレイアウトに対応する半導体装置表面の段差分布を示す段差データを取得する。
【００７６】
図１４は、第１の実施形態の第３例に係る不良懸念箇所判定装置４０−３による不良懸念箇所判定処理を示すフローチャートである。本フローチャートは、図６の不良懸念箇所判定アルゴリズムを用いた半導体装置の製造方法の一具体例である。
図１４におけるステップＳ１４０１〜Ｓ１４０８の処理は、ステップＳ１４０１，Ｓ１４０２の処理を除いて図９におけるステップＳ９０１〜Ｓ９０８の処理と同様である。
【００７７】
まず、不良懸念箇所判定装置４０−３の演算部６０は、設計レイアウト記憶部７０にＧＤＳ（レイアウト）を記憶し、プロセス条件記憶部８０にプロセス条件を記憶し、さらにプロセスモデル記憶部８１に一以上のプロセスモデルを記憶させておく（ステップＳ１４０１）。
【００７８】
次に、演算部６０の段差データ取得部６１は、段差計算部６４が設計レイアウト記憶部７０内のレイアウトとプロセスモデル記憶部８１内のプロセスモデルを用いて行った段差分布の計算結果から、該当するレイアウトに対応する半導体装置表面の段差分布を示す段差データを取得する（ステップＳ１４０２）。
【００７９】
ステップＳ１４０３の処理が終了後、不良懸念箇所判定部６２は、段差計算部６４が計算した段差データに基づいて単位段差ごとの段差の等高線図（図４参照）を作成し、すべての段差について単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積とを（１）式に代入して計算する（ステップＳ１４０４）。
【００８０】
ステップＳ１４０５〜ステップＳ１４０８の処理は、ステップＳ９０５〜ステップＳ９０８の処理と同様である。
【００８１】
なお、ステップＳ１４０７では、ステップＳ１４０６の判定処理において（１）式の右辺の値が良否閾値より小さい場合、変更部６３は、現在のプロセスモデルをプロセス条件に反映し、レイアウト及びプロセス条件を確定させる。そして、確定させたレイアウト及びプロセス条件を、実際の半導体装置の研磨工程に適用する。
【００８２】
また、ステップＳ１４０８では、ステップＳ９０８の処理以外に、以下のような処理も考えられる。
例えば不良懸念箇所がある場合、変更部６３によりプロセスモデルの内容を変更し、またはプロセスモデル記憶部８１から他のプロセスモデルを読み出し、異なるプロセスモデルを用いて当該レイアウトに対する段差分布計算を再度行う。そして、再度の不良懸念箇所判定の結果に応じて、レイアウト及びプロセス条件を確定させる。例えば、再度の不良懸念箇所判定の結果が良好であれば、再判定に用いたプロセスモデルをプロセス条件に反映し、レイアウト及びプロセス条件を確定させる。そして、確定したレイアウト又はプロセス条件を、研磨装置・成膜装置５５へ出力するとともに、設計レイアウト記憶部７０内のレイアウトとプロセス条件記憶部８０内のプロセス条件を更新し、次ロットの半導体装置の研磨工程に適用する。
【００８３】
上述した第１の実施形態の第３例によれば、第１の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例では、レイアウトとプロセスモデルから半導体表面の段差分布を計算して段差データを得るので、半導体装置表面の段差を実測する時間が短縮され、処理の高速化が可能となる。
また、本例では、モデルベースの高精度な計算（シミュレーション）を行うことにより、十分な精度での段差データを取得することができる。
また、本例では、モデルベースの計算を行って段差データを取得することにより、実際の製造プロセス前に平坦性の問題を解決することができる。
【００８４】
＜２．第２の実施形態＞
以下の第２の実施形態の第１例〜第３例は、第１の実施形態の第１〜第３例の不良懸念箇所判定装置に、段差の深さに対するフィルタリング機能（段差判定部）を設けた例である。
【００８５】
［２−１．第１例（実測により段差データを取得する場合）］
図１５は、第２の実施形態の第１例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図１５に示す不良懸念箇所判定装置１００−１は、図８の不良懸念箇所判定装置４０−１に対し、演算部６０に段差判定部６５を更に備えている。以下、図１５についての説明では、図８と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【００８６】
不良懸念箇所判定装置１００−１は、演算部６０、設計レイアウト記憶部７０、プロセス条件記憶部８０及び閾値記憶部９０を備える。
演算部６０の段差判定部６５は、予め決められた段差の閾値（以下、段差閾値という）と、段差データ取得部６１が取得した段差データにおける段差の基準面から最深部までの深さを比較し、段差閾値以上の大きい（深い）段差があるかどうかを判定する。段差閾値は、レイアウトにおける設計パターンと段差との関係から予め適切な値が決定されて閾値記憶部９０に保存されている。例えば、本実施形態では段差閾値は１００ｎｍである。
【００８７】
図１６は、第２の実施形態の第１例に係る不良懸念箇所判定装置１００−１による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図９のフローチャート（第１の実施形態の第１例）と比較して、新たにステップＳ１６０２，Ｓ１６０４，Ｓ１６０５の処理を有する点が異なる。
ステップＳ１６０１，Ｓ１６０３，Ｓ１６０６〜Ｓ１６１１は、図９のステップＳ９０１〜Ｓ９０８に相当するので、以下の説明では詳細な説明を割愛する。
【００８８】
図１６において、ステップＳ１６０１の処理が終了後、演算部６０の段差判定部６５が、閾値記憶部９０から段差閾値を読み出す（ステップＳ１６０２）。そして、段差判定部６５は、ステップＳ１６０３の実測により得られた段差データに含まれる段差と上記段差閾値を比較し、段差データ内に段差閾値より大きな段差があるか否かを判定する（ステップＳ１６０４）。
【００８９】
段差閾値より大きな段差がない場合（Ｓ１６０４のＯＫ）、演算部６０は、ステップＳ９０７と同様にレイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を維持する（ステップＳ１６０５）。
一方、段差閾値より大きな段差がある場合（Ｓ１６０４のＮＧ）、段差判定部６５は段差閾値より大きな段差を抽出する。そして、不良懸念箇所判定部６２及び変更部６３は、抽出された段差について以降のステップＳ１６０６〜Ｓ１６１１の処理を行う。
【００９０】
図１７は、段差閾値を用いた段差判定により抽出された段差の例を示す平面図である。
半導体集積回路が形成された基板１０５のレイアウトにおける段差であって、フィルタリング処理を行った結果抽出された段差１０６を○印で囲んで表している。
図１７に示す段差１０６は一例に過ぎないが、段差閾値を超える箇所は少ないため以降の不良懸念箇所判定処理に掛かる負荷を大幅に削減できる。
【００９１】
上述した第２の実施形態の第１例によれば、第１の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ１６０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【００９２】
なお、第２の実施形態の第１例における上記具体例や変形例は、後述する第２の実施形態の第２例及び第３例にも適用可能であることは勿論である。
【００９３】
［２−２．第２例（推測により段差データを取得する場合）］
図１８は、第２の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図１２のフローチャート（第１の実施形態の第２例）と比較して、新たにステップＳ１８０２，Ｓ１８０４，Ｓ１８０５の処理を有する点が異なる。
ステップＳ１８０１，Ｓ１８０３，Ｓ１８０６〜Ｓ１８１１は、図１２のステップＳ１２０１〜Ｓ１２０８に相当するので、以下の説明では詳細な説明を割愛する。
【００９４】
なお、図１８のフローチャートを実行する不良懸念箇所判定装置は、図１１に示した第１の実施形態の第２例に係る不良懸念箇所判定装置４０−２の演算部６０に、上記の段差判定部６５を更に設けて構成することができる。
【００９５】
図１８において、ステップＳ１８０１の処理が終了後、演算部６０の段差判定部６５が、閾値記憶部９０から段差閾値を読み出す（ステップＳ１８０２）。そして、段差判定部６５は、ステップＳ１８０３の処理で設計パターンと段差の関係記憶部７１から得られた段差データに含まれる段差と上記段差閾値を比較し、段差データ内に段差閾値より大きな段差があるか否かを判定する（ステップＳ１８０４）。
【００９６】
段差閾値より大きな段差がない場合（Ｓ１８０４のＯＫ）、演算部６０は、ステップＳ１２０７と同様にレイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を維持する（ステップＳ１８０５）。
一方、段差閾値より大きな段差がある場合（Ｓ１８０４のＮＧ）、段差判定部６５は段差閾値より大きな段差を抽出する。そして、不良懸念箇所判定部６２及び変更部６３は、抽出された段差について以降のステップＳ１８０６〜Ｓ１８１１の処理を行う。
【００９７】
上述した第２の実施形態の第２例によれば、第１の実施形態の第２例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ１８０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【００９８】
［２−３．第３例（計算により段差データを取得する場合）］
図１９は、第２の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図１４のフローチャート（第１の実施形態の第３例）と比較して、新たにステップＳ１９０２，Ｓ１９０４，Ｓ１９０５の処理を有する点が異なる。
ステップＳ１９０１，Ｓ１９０３，Ｓ１９０６〜Ｓ１９１１は、図１４のステップＳ１４０１〜Ｓ１４０８に相当するので、以下の説明では詳細な説明を割愛する。
【００９９】
なお、図１９のフローチャートを実行する不良懸念箇所判定装置は、図１３に示した第１の実施形態の第３例に係る不良懸念箇所判定装置４０−３の演算部６０に、上記の段差判定部６５を更に設けて構成することができる。
【０１００】
図１９において、ステップＳ１９０１の処理が終了後、演算部６０の段差判定部６５が、閾値記憶部９０から段差閾値を読み出す（ステップＳ１９０２）。そして、段差判定部６５は、ステップＳ１９０３の処理で段差計算部６４が計算した段差データに含まれる段差と上記段差閾値を比較し、段差データ内に段差閾値より大きな段差があるか否かを判定する（ステップＳ１９０４）。
【０１０１】
段差閾値より大きな段差がない場合（Ｓ１９０４のＯＫ）、演算部６０は、ステップＳ１４０７と同様にレイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を確定させる（ステップＳ１９０５）。
一方、段差閾値より大きな段差がある場合（Ｓ１９０４のＮＧ）、段差判定部６５は段差閾値より大きな段差を抽出する。そして、不良懸念箇所判定部６２及び変更部６３は、抽出された段差について以降のステップＳ１９０６〜Ｓ１９１１の処理を行う。
【０１０２】
上述した第２の実施形態の第３例によれば、第１の実施形態の第３例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ１９０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【０１０３】
＜３．第３の実施形態＞
以下の第３の実施形態の第１例〜第３例は、第１の実施形態の第１〜第３例の不良懸念箇所判定装置に、ダミー素子を発生させて平坦性を上げる機能（ダミー挿入部）を設けた例である。
【０１０４】
［３−１．第１例（実測により段差データを取得する場合）］
図２０は、第３の実施形態の第１例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図２０に示す不良懸念箇所判定装置１１０−１は、第１の実施形態の第１例に係る不良懸念箇所判定装置４０−１（図８参照）に、プロセスモデル記憶部８１と、演算部６０内のダミー挿入部６６と段差計算部６４を更に備えている。以下、図２０についての説明では、図８と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【０１０５】
不良懸念箇所判定装置１１０−１は、演算部６０、設計レイアウト記憶部７０、プロセス条件記憶部８０、プロセスモデル記憶部８１及び閾値記憶部９０を備える。
演算部６０のダミー挿入部６６は、段差分布を示す段差データについて不良懸念箇所があると判定された箇所又はその近傍にダミー素子を設定する。ダミー挿入部６６は、予め決められた規則に従って自動で又は入力部５２を介した手動で、ダミー素子の挿入を設定する。挿入されるダミー素子の材料は、特に問わず、例えばゲート電極と同じ材料でもよい。
【０１０６】
図２１は、第３の実施形態の第１例に係る不良懸念箇所判定装置１１０−１による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図９のフローチャート（第１の実施形態の第１例）と比較して、特にステップＳ２１０８〜Ｓ２１１３の処理を有する点が異なる。
ステップＳ２１０１〜Ｓ２１０７は、図９のステップＳ９０１〜Ｓ９０７に相当し、またステップＳ２１１０〜Ｓ２１１４は、図９のステップＳ９０４〜Ｓ９０８に相当するので、以下の説明では詳細な説明を割愛する。
【０１０７】
図２１において、まず半導体装置を実測して得られた段差データに含まれる段差について、不良懸念箇所判定処理（１回目）を実施する（ステップＳ２１０１〜Ｓ２１０６）。ステップＳ２１０６の判定処理において、不良懸念箇所判定部６２は、実測により得られた段差データに含まれる段差について（１）式の右辺の値と良否閾値とを比較して不良懸念箇所の有無を判定する。
ここで不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２１０７）。
【０１０８】
一方、不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所にダミー素子を挿入し（ダミーフィルともいう）、設計パターンを修正する（ステップＳ２１０８）。ダミー素子挿入の処理にあっては、抽出された不良懸念箇所の段差が解消されるように、すなわちダミー素子挿入後の設計パターンが（１）式を満たすように、ダミー素子の大きさ、ダミー素子間のピッチ、ダミー素子の形状、配置の方向等が調節される。
このように、レイアウトにダミー素子を挿入することにより、設計パターンの段差不良が懸念される箇所にダミー素子が充填され、目的の平坦性を実現することができる。
【０１０９】
そして、ダミー素子挿入後のレイアウトに対し、段差計算部６４は、プロセスモデル記憶部８１内のプロセスモデルを用いて段差分布を計算する（ステップＳ２１０９）。不良懸念箇所判定部６２は、算出された段差分布の各段差を、ステップＳ２１０３における分割単位段差の設定に基づいて単位段差に分割し、単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積を（１）式に代入して右辺を計算する（ステップＳ２１１０）。このステップＳ２１１０における単位段差ごとにその上面の段差位置における等高線の高さと該高さにおける開口部の面積の関係を計算する処理は、ステップＳ２１０４での１回目の処理に次いで２回目である。
【０１１０】
そして、不良懸念箇所判定部６２は、（１）式の右辺の値と良否閾値とを比較して不良懸念箇所判定処理（２回目）を実施する（ステップＳ２１１２）。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２１１３）。
不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２１１４）。
【０１１１】
上述した第３の実施形態の第１例によれば、第１の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例は、設計パターンを修正するか、プロセス条件を変更するか、更にダミーを挿入するか選択肢がある。不良懸念箇所の発生状況に応じて、これら３つの選択肢から適宜選択して適切な対応を行うことで、半導体装置表面のより高い平坦性を実現できる。
本例の一つの特徴は、半導体装置表面（ウェハ）の段差形状を用いてダミー素子を最適化することにある。半導体装置表面の段差形状と平坦性の関係が汎用的であれば、すなわち両者の間に特定の関係を見いだし、その関係を用いて挿入するダミー素子の最適化、さらにはレイアウトの最適化が可能である。
【０１１２】
なお、変更部６３がダミー挿入部６６を兼ねていてもよい。ダミー素子の挿入は、レイアウトにおける設計パターン変更の一つと考えられることから、変更部６３によりダミー素子の挿入及び配置を決定する。
【０１１３】
また、第３の実施形態の第１例における上記具体例や変形例は、後述する第３の実施形態の第２例及び第３例にも適用可能であることは勿論である。さらには、後述する第４の実施形態及び第５の実施形態にも適用可能である。
【０１１４】
［３−２．第２例（推測により段差データを取得する場合）］
図２２は、第３の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図１２のフローチャート（第１の実施形態の第２例）と比較して、特にステップＳ２２０８〜Ｓ２２１３の処理を有する点が異なる。
ステップＳ２２０１〜Ｓ２２０７は、図１２のステップＳ１２０１〜Ｓ１２０７に相当し、ステップＳ２２１０〜Ｓ２２１４は、図１２のステップＳ１２０４〜Ｓ１２０８に相当する。
また、Ｓ２２０１〜Ｓ２２１４の処理は、ステップＳ２２０２の処理を除いて図２１のフローチャート（第３の実施形態の第１例）のステップＳ２１０１〜Ｓ２１１４の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図２２において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１１５】
なお、図２２のフローチャートを実行する不良懸念箇所判定装置は、図１１に示した不良懸念箇所判定装置４０−２に、プロセスモデル記憶部８１と、演算部６０内の上記ダミー挿入部６６と段差計算部６４を更に設けて構成することができる。
【０１１６】
図２２において、まずステップＳ２２０１〜Ｓ２２０６の処理を行う。ステップＳ２２０６の不良懸念箇所判定処理（１回目）において、不良懸念箇所判定部６２は、設計パターンと段差の関係記憶部７１から得られた段差データに含まれる段差について（１）式の右辺の値と良否閾値とを比較して不良懸念箇所の有無を判定する。
ここで不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２２０７）。
【０１１７】
一方、不良懸念箇所がある場合は、演算部６０は、良否閾値を満たすようにダミー素子の挿入処理を行う（ステップＳ２２０８）。そして、段差計算部６４は、ダミー素子挿入後の設計パターンについて段差分布計算を行い（ステップＳ２２０９）、算出した段差データの各段差について２回目の不良懸念箇所判定処理を行う（ステップＳ２２１０〜Ｓ２２１２）。
【０１１８】
そして、不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２２１３）。一方、不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２２１４）。
【０１１９】
上述した第３の実施形態の第２例によれば、第１の実施形態の第２例による作用効果に加え、以下の作用効果を奏する。
本例は、設計パターンを修正するか、プロセス条件を変更するか、更にダミーを挿入するか選択肢がある。不良懸念箇所の発生状況に応じて、これら３つの選択肢から適宜選択して適切な対応を行うことで、半導体装置表面のより高い平坦性を実現できる。
本例の一つの特徴は、半導体装置表面（ウェハ）の段差形状を用いてダミー素子を最適化することにある。半導体装置表面の段差形状と平坦性の関係が汎用的であれば、すなわち両者の間に特定の関係を見いだし、その関係を用いて挿入するダミー素子の最適化、さらにはレイアウトの最適化が可能である。
【０１２０】
［３−３．第３例（計算により段差データを取得する場合）］
図２３は、第３の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図１４のフローチャート（第１の実施形態の第３例）と比較して、特にステップＳ２３０８〜Ｓ２３１３の処理を有する点が異なる。
ステップＳ２３０１〜Ｓ２２０７は、図１４のステップＳ１４０１〜Ｓ１４０７に相当し、ステップＳ２３１０〜Ｓ２３１４は、図１４のステップＳ１４０４〜Ｓ１４０８に相当する。
また、Ｓ２３０１〜Ｓ２３１４の処理は、ステップＳ２３０２の処理を除いて図２１のフローチャート（第３の実施形態の第１例）のステップＳ２１０１〜Ｓ２１１４の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図２３において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１２１】
なお、図２３のフローチャートを実行する不良懸念箇所判定装置は、図１３に示した不良懸念箇所判定装置４０−３に、演算部６０内の上記ダミー挿入部６６を更に設けて構成することができる。
【０１２２】
図２３において、まずステップＳ２３０１〜Ｓ２３０６の処理を行う。ステップＳ２３０６の不良懸念箇所判定処理（１回目）において、不良懸念箇所判定部６２は、レイアウトとプロセスモデルから算出された段差データに含まれる段差について（１）式の右辺の値と良否閾値とを比較して不良懸念箇所の有無を判定する。
ここで不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２３０７）。
【０１２３】
一方、不良懸念箇所がある場合は、演算部６０は、良否閾値を満たすようにダミー素子の挿入処理を行う（ステップＳ２３０８）。そして、ダミー素子挿入後の設計パターンについて段差分布計算を行い（ステップＳ２３０９）、算出した段差データの各段差について２回目の不良懸念箇所判定処理を行う（ステップＳ２３１０〜Ｓ２３１２）。
【０１２４】
そして、不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２３１３）。一方、不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２３１４）。
【０１２５】
上述した第３の実施形態の第３例によれば、第１の実施形態の第３例による作用効果に加え、以下の作用効果を奏する。
本例は、設計パターンを修正するか、プロセス条件を変更するか、更にダミーを挿入するか選択肢がある。不良懸念箇所の発生状況に応じて、これら３つの選択肢から適宜選択して適切な対応を行うことで、半導体装置表面のより高い平坦性を実現できる。
本例の一つの特徴は、半導体装置表面（ウェハ）の段差形状を用いてダミー素子を最適化することにある。半導体装置表面の段差形状と平坦性の関係が汎用的であれば、すなわち両者の間に特定の関係を見いだし、その関係を用いて挿入するダミー素子の最適化、さらにはレイアウトの最適化が可能である。
【０１２６】
＜４．第４の実施形態＞
以下の第４の実施形態の第１例〜第３例は、第３の実施形態の第１〜第３例の不良懸念箇所判定装置に、第２の実施形態における段差の深さに対するフィルタリング機能（段差判定部）を設けた例である。
【０１２７】
［４−１．第１例（実測により段差データを取得する場合）］
図２４は、第４の実施形態の第１例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図２４に示す不良懸念箇所判定装置１２０−１は、第３の実施形態の第１例に係る不良懸念箇所判定装置１１０−１（図２０参照）に、演算部６０内の段差判定部６５を更に備えている。以下、図２４についての説明では、図２０と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【０１２８】
図２５は、第４の実施形態の第１例に係る不良懸念箇所判定装置１２０−１による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２１のフローチャート（第３の実施形態の第１例）と比較して、特にステップＳ２５０２，Ｓ２５０４〜Ｓ２５０５の処理を有する点が異なる。
ステップＳ２５０１，Ｓ２５０３，Ｓ２５０６〜Ｓ２５１７は、図２１のステップＳ２１０１〜Ｓ２１１４に相当し、またステップＳ２５０２，Ｓ２５０４〜Ｓ２５０５は、図１６のステップＳ１６０２，Ｓ１６０４〜Ｓ１６０５に相当する。
さらに、ステップＳ２５０１〜Ｓ２５１０は、図１６のフローチャート（第２の実施形態の第１例）のＳ１６０１〜Ｓ１６１０と対応している。
以上の次第により、図２５において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１２９】
図２５において、まず半導体装置の段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ２５０１〜Ｓ２５０４）。ステップＳ２５０４の判定処理において、段差判定部６５は、実測により得られた段差データに段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ２５０４のＮＧ）。例えば、本実施形態では段差閾値は１００ｎｍである。
段差閾値より大きな段差がない場合（Ｓ２５０４のＯＫ）、演算部６０は、ステップＳ１６０５と同様にレイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２５０５）。
【０１３０】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ２５０６〜Ｓ２５０９）。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２５１０）。
【０１３１】
次に、不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ２５１１）。
【０１３２】
次に、ダミー素子挿入後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ２５１２〜Ｓ２５１５）。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２５１６）。
不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２５１７）。
【０１３３】
上述した第４の実施形態の第１例によれば、第３の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ２５０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【０１３４】
なお、第４の実施形態の第１例における上記具体例や変形例は、後述する第４の実施形態の第２例及び第３例にも適用可能であることは勿論である。
【０１３５】
［４−２．第２例（推測により段差データを取得する場合）］
図２６は、第４の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２２のフローチャート（第３の実施形態の第２例）と比較して、特にステップＳ２６０２，Ｓ２６０４〜Ｓ２６０５の処理を有する点が異なる。
ステップＳ２６０１，Ｓ２６０３，Ｓ２６０６〜Ｓ２６１７は、図２２のステップＳ２２０１〜Ｓ２２１４に相当し、またステップＳ２６０２，Ｓ２６０４〜Ｓ２６０５は、図１８のステップＳ１８０２，Ｓ１８０４〜Ｓ１８０５に相当する。
また、ステップＳ２６０１〜Ｓ２６１０は、図１８のフローチャート（第２の実施形態の第２例）のＳ１８０１〜Ｓ１８１０と対応している。
さらに、Ｓ２６０１〜Ｓ２６１７の処理は、ステップＳ２６０３の処理を除いて図２５のフローチャート（第４の実施形態の第１例）のステップＳ２５０１〜Ｓ２５１７の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図２６において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１３６】
なお、図２６のフローチャートを実行する不良懸念箇所判定装置は、図２４に示した不良懸念箇所判定装置１２０−１に、設計パターンと段差の関係記憶部７１を更に設けて構成することができる。
【０１３７】
図２６において、まず半導体装置の段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ２６０１〜Ｓ２６０４）。ステップＳ２６０４の判定処理において、段差判定部６５は、設計パターンと段差の関係記憶部７１から得られた段差データに段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ２６０４のＮＧ）。例えば、本実施形態では段差閾値は１００ｎｍである。
段差閾値より大きな段差がない場合（Ｓ２６０４のＯＫ）、レイアウト及びプロセス条件を確定する（ステップＳ２６０５）。
【０１３８】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ２６０６〜Ｓ２６０９）。
不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２６１０）。一方、不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ２６１１）。
【０１３９】
次に、ダミー素子挿入後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ２６１２〜Ｓ２６１５）。
不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２６１６）。一方、不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２６１７）。
【０１４０】
上述した第４の実施形態の第２例によれば、第３の実施形態の第２例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ２６０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【０１４１】
［４−３．第３例（計算により段差データを取得する場合）］
図２７は、本開示の第４の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２３のフローチャート（第３の実施形態の第３例）と比較して、特にステップＳ２７０２，Ｓ２７０４〜Ｓ２７０５の処理を有する点が異なる。
ステップＳ２７０１，Ｓ２７０３，Ｓ２７０６〜Ｓ２７１７は、図２３のステップＳ２３０１〜Ｓ２３１４に相当し、またステップＳ２７０２，Ｓ２７０４〜Ｓ２７０５は、図１９のステップＳ１９０２，Ｓ１９０４〜Ｓ１９０５に相当する。
また、ステップＳ２７０１〜Ｓ２７１０は、図１９のフローチャート（第２の実施形態の第３例）のＳ１９０１〜Ｓ１９１０と対応している。
さらに、Ｓ２７０１〜Ｓ２７１７の処理は、ステップＳ２７０３の処理を除いて図２５のフローチャート（第４の実施形態の第１例）のステップＳ２５０１〜Ｓ２５１７の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図２７において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１４２】
なお、図２７のフローチャートを実行する不良懸念箇所判定装置は、図２４に示した不良懸念箇所判定装置１２０−１に、設計パターンと段差の関係記憶部７１を更に設けて構成することができる。
【０１４３】
図２７において、まず半導体装置の段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ２７０１〜Ｓ２７０４）。ステップＳ２７０４の判定処理において、段差判定部６５は、レイアウトとプロセスモデルから算出された段差データに段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ２７０４のＮＧ）。例えば、本実施形態では段差閾値は１００ｎｍである。
段差閾値より大きな段差がない場合（Ｓ２７０４のＯＫ）、レイアウト及びプロセス条件を確定する（ステップＳ２７０５）。
【０１４４】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ２７０６〜Ｓ２７０９）。
不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２７１０）。
【０１４５】
次に、不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ２７１１）。
【０１４６】
次に、ダミー素子挿入後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ２７１２〜Ｓ２７１５）。
不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ２７１６）。一方、不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２７１７）。
【０１４７】
上述した第４の実施形態の第３例によれば、第３の実施形態の第３例による作用効果に加え、以下の作用効果を奏する。
本例では、段差の大きさ（深さ）に基づく判定処理（ステップＳ２７０４）を行い、段差データ内の大きな段差にのみ判別式を適用して不良箇所懸念判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
【０１４８】
＜５．第５の実施形態＞
以下の第５の実施形態の第１例〜第３例は、第４の実施形態の第１〜第３例の不良懸念箇所判定装置に、段差閾値を反映したダミー素子を挿入する機能と、挿入したダミー素子を削除する機能（ダミー削除部）を設けた例である。
【０１４９】
［５−１．第１例（実測により段差データを取得する場合）］
図２８は、第５の実施形態の第１例に係る半導体装置の製造装置５０が備える不良懸念箇所判定装置の構成例を示すブロック図である。
図２８に示す不良懸念箇所判定装置１３０−１は、第４の実施形態の第１例に係る不良懸念箇所判定装置１２０−１（図２４参照）に、演算部６０内のダミー削除部６７を更に備えている。以下、図２８についての説明では、図２４と異なる点を中心に説明し、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【０１５０】
不良懸念箇所判定装置１３０−１は、演算部６０、設計レイアウト記憶部７０、段差パターンと段差の関係記憶部７１と、プロセス条件記憶部８０、プロセスモデル記憶部８１及び閾値記憶部９０を備える。
演算部６０のダミー削除部６７は、ダミー挿入部がレイアウトに挿入したダミー素子を削除する機能を備える。ダミー削除部６７は、予め決められた規則に従って自動で又は入力部５２を介した手動で、ダミー素子を削除する。
【０１５１】
削除対象となるのは、例えば図５のダミー素子３３−２，３３−３のようなダミー素子である。ダミー充填がレイアウトにおける設計パターンのスペースに応じてなされる場合は、スペース中（例えば配線部と配線部の間）の一定間隔ごとにダミー素子が配置される。上述したように、凹部３７−２は段差が緩やかで仮にダミー素子がなくてもショート不良は起こりにくい。そのため、レイアウト全体のデータ量とのバランスでダミー素子を削除する場合、このようなダミー素子から削除を行うことがより好ましい。
【０１５２】
図２９は、第５の実施形態の第１例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２５のフローチャート（第４の実施形態の第１例）と比較して、特にステップＳ２９０４，Ｓ２９１３の処理を有する点が異なる。
ステップＳ２９０１〜Ｓ２９０３，Ｓ２９０５〜Ｓ２９１２，Ｓ２９１４〜Ｓ２９１９は、図２５のステップＳ２５０１〜Ｓ２５１７に相当する。
以上の次第により、図２９において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１５３】
図２９において、まず演算部６０は、半導体装置表面の段差分布を示す段差データを取得する（ステップＳ２９０１〜Ｓ２９０３）。本例では、段差データ取得部６１は、研磨後の半導体装置表面の段差を実測した値から段差データを得る。ステップＳ２９０２では閾値記憶部９０から段差閾値が読み出される。本実施形態では、一例として段差閾値は１００ｎｍである。
【０１５４】
次に、ダミー挿入部６６は、ダミー素子挿入後の設計パターンが上記段差閾値を満たすように、例えば１００ｎｍより大きい段差がある箇所に対しダミー素子の挿入（ダミーフィル）を行う（ステップＳ２９０４）。
【０１５５】
上記ダミー素子の挿入後、段差判定部６５は、段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ２９０５）。段差判定部６５は、段差データ内に段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ２９０５のＮＧ）。
段差閾値より大きな段差がない場合（Ｓ２９０５のＯＫ）、演算部６０は、レイアウト及びプロセス条件の変更を行わず、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２９０６）。
【０１５６】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ２９０７〜Ｓ２９１０）。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２９１１）。
不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ２９１２）。
【０１５７】
次に、ダミー削除部６７は、ステップＳ２９０４，Ｓ２９１２で挿入したダミー素子の中に不要なダミー素子がある場合に、自動又は手動で必要なダミー素子を残して不要なダミー素子を削除する処理を行う（ステップＳ２９１３）。
【０１５８】
段差制御の精度を上げると挿入するダミー素子の総容量が大きくなり、レイアウト全体のデータサイズが大きくなる。そこで不要なダミー素子は極力取り除くことが好ましい。段差閾値を用いてのダミー素子の挿入を、例えばＤＲＣ（Design Rule Checking）などのルールを適用して行うと不要な箇所のダミー素子が多く充填される場合がある。本例では、このような場合に不要なダミー素子を自動又は手動で削除することにより、データ量を小さくことができる。
【０１５９】
次に、ダミー素子削除後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ２９１４〜Ｓ２９１７）。ステップＳ２９１４では、段差計算部６４は、ダミー素子の挿入処理及び削除処理を行った後のレイアウトに対して段差分布計算を行い、段差データを算出する。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を維持する処理を行う（ステップＳ２９１８）。
不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ２９１９）。
【０１６０】
上述した第５の実施形態の第１例によれば、第４の実施形態の第１例による作用効果に加え、以下の作用効果を奏する。
本例では、段差閾値を満たすようにダミー素子を配置するので、段差閾値より大きな段差が減少する。段差閾値より大きな段差を減少させてから不良懸念箇所判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
また、ダミー素子削除機能を付加し、ダミー素子の挿入と削除を組み合わせて実施することにより、ダミー素子の最適化、さらにはレイアウトの最適化が実現される。
さらに、必要なダミー素子のみをレイアウトに配置することが可能となるので、レイアウト全体のデータ量の削減及び一連の処理の効率化が図られる。
【０１６１】
［５−２．第２例（推測により段差データを取得する場合）］
図３０は、第５の実施形態の第２例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２６のフローチャート（第４の実施形態の第２例）と比較して、特にステップＳ３００４，Ｓ３０１３の処理を有する点が異なる。
ステップＳ３００１〜Ｓ３００３，Ｓ３００５〜Ｓ３０１２，Ｓ３０１４〜Ｓ３０１９は、図２６のステップＳ２６０１〜Ｓ２６１７に相当する。
さらに、Ｓ３００１〜Ｓ３０１７の処理は、ステップＳ３００３の処理を除いて図２６のフローチャート（第４の実施形態の第２例）のステップＳ２６０１〜Ｓ２６１７の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図３０において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１６２】
なお、図３０のフローチャートを実行する不良懸念箇所判定装置は、図２８に示した不良懸念箇所判定装置１３０−１に、設計パターンと段差の関係記憶部７１を更に設けて構成することができる。
【０１６３】
図３０において、まず演算部６０は、半導体装置表面の段差分布を示す段差データを取得する（ステップＳ３００１〜Ｓ３００３）。本例では、段差データ取得部６１は、設計パターンと段差の関係記憶部７１から段差データを得る。
【０１６４】
次に、ダミー挿入部６６は、ダミー素子挿入後の設計パターンが段差閾値を満たすように、例えば１００ｎｍより大きい段差がある箇所に対しダミー素子の挿入（ダミーフィル）を行う（ステップＳ３００４）。
【０１６５】
上記ダミー素子の挿入後、段差判定部６５は、段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ３００５）。段差判定部６５は、段差データに段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ３００５のＮＧ）。
段差閾値より大きな段差がない場合（Ｓ３００５のＯＫ）、レイアウト及びプロセス条件を確定する（ステップＳ３００６）。
【０１６６】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ３００７〜Ｓ３０１０）。
不良懸念箇所がない場合、レイアウト及びプロセス条件が確定する（ステップＳ３０１１）。一方、不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ３０１２）。
【０１６７】
次に、ダミー削除部６７は、ステップＳ３００４及びＳ３０１２で挿入したダミー素子の中に不要なダミー素子がある場合に、自動又は手動で不要なダミー素子を削除する処理を行う（ステップＳ３０１３）。
【０１６８】
次に、ダミー素子削除後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ３０１４〜Ｓ３０１７）。ステップＳ３０１４では、段差計算部６４は、ダミー素子の挿入処理及び削除処理を行った後のレイアウトの段差データを算出する。
不良懸念箇所がない場合、レイアウト及びプロセス条件を確定する（ステップＳ３０１８）。一方、不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ３０１９）。
【０１６９】
上述した第５の実施形態の第２例によれば、第４の実施形態の第２例による作用効果に加え、以下の作用効果を奏する。
本例では、段差閾値を満たすようにダミー素子を配置するので、段差閾値より大きな段差が減少する。段差閾値より大きな段差を減少させてから不良懸念箇所判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
また、ダミー素子削除機能を付加し、ダミー素子の挿入と削除を組み合わせて実施することにより、ダミー素子の最適化、さらにはレイアウトの最適化が実現される。
さらに、必要なダミー素子のみをレイアウトに配置することが可能となるので、レイアウト全体のデータ量の削減及び一連の処理の効率化が図られる。
【０１７０】
［５−３  第３例（計算により段差データを取得する場合）］
図３１は、第５の実施形態の第３例に係る不良懸念箇所判定装置による不良懸念箇所判定処理を示すフローチャートである。
このフローチャートは、図２７のフローチャート（第４の実施形態の第３例）と比較して、特にステップＳ３１０４，Ｓ３１１３の処理を有する点が異なる。
ステップＳ３１０１〜Ｓ３１０３，Ｓ３１０５〜Ｓ３１１２，Ｓ３１１４〜Ｓ３１１９は、図２７のステップＳ２７０１〜Ｓ２７１７に相当する。
さらに、Ｓ３１０１〜Ｓ３１１７の処理は、ステップＳ３１０３の処理を除いて図２７のフローチャート（第４の実施形態の第２例）のステップＳ２７０１〜Ｓ２７１７の処理と対応している。段差データの取得方法が異なる。
以上の次第により、図３１において他と対応する又は同様の処理については、詳細な説明を割愛する。
【０１７１】
なお、図３１のフローチャートを実行する不良懸念箇所判定装置は、図２８に示した不良懸念箇所判定装置１３０−１に、設計パターンと段差の関係記憶部７１を更に設けて構成することができる。
【０１７２】
図３１において、まず演算部６０は、半導体装置表面の段差分布を示す段差データを取得する（ステップＳ３１０１〜Ｓ３１０３）。本例では、段差データ取得部６１は、設計パターンと段差の関係記憶部７１から段差データを得る。
【０１７３】
次に、ダミー挿入部６６は、ダミー素子挿入後の設計パターンが段差閾値を満たすように、例えば１００ｎｍより大きい段差がある箇所に対しダミー素子の挿入（ダミーフィル）を行う（ステップＳ３１０４）。
【０１７４】
上記ダミー素子の挿入後、段差判定部６５は、段差データに含まれる段差の深さに対するフィルタリング処理（段差判定）を行う（ステップＳ３１０５）。段差判定部６５は、段差データに段差閾値より大きな（深い）段差があるか否かを判定し、段差閾値より大きな段差を抽出する（Ｓ３１０５のＮＧ）。
段差閾値より大きな段差がない場合（Ｓ３１０５のＯＫ）、レイアウト及びプロセス条件を確定する（ステップＳ３１０６）。
【０１７５】
次に、段差判定部６５により抽出された段差について、不良懸念箇所判定部６２は、１回目の不良懸念箇所判定処理を実施する（ステップＳ３１０７〜Ｓ３１１０）。
不良懸念箇所がない場合、レイアウト及びプロセス条件が確定する（ステップＳ３１１１）。不良懸念箇所がある場合、ダミー挿入部６６は、レイアウトの不良懸念箇所に良否閾値を満たすようにダミー素子を挿入する処理を行う（ステップＳ３１１２）。
【０１７６】
次に、ダミー削除部６７は、ステップＳ３１０４及びＳ３１１２で挿入したダミー素子の中に不要なダミー素子がある場合に、自動又は手動で不要なダミー素子を削除する処理を行う（ステップＳ３１１３）。
【０１７７】
次に、ダミー素子削除後のレイアウトに対し、不良懸念箇所判定部６２は、２回目の不良懸念箇所判定処理を実施する（ステップＳ３１１４〜Ｓ３１１７）。ステップＳ３１１４では、段差計算部６４は、ダミー素子の挿入処理及び削除処理を行った後のレイアウトの段差データを算出する。
不良懸念箇所がない場合、演算部６０は、レイアウト及びプロセス条件を確定する（ステップＳ３１１８）。不良懸念箇所がある場合、変更部６３は、レイアウト及びプロセス条件等を変更する処理を行う（ステップＳ３１１９）。
【０１７８】
上述した第５の実施形態の第３例によれば、第４の実施形態の第３例による作用効果に加え、以下の作用効果を奏する。
本例では、段差閾値を満たすようにダミー素子を配置するので、段差閾値より大きな段差が減少する。段差閾値より大きな段差を減少させてから不良懸念箇所判定処理を行うので、計算量が抑えられ、処理タクトを大幅に削減することができる。
また、ダミー素子削除機能を付加し、ダミー素子の挿入と削除を組み合わせて実施することにより、ダミー素子の最適化、さらにはレイアウトの最適化が実現される。
さらに、必要なダミー素子のみをレイアウトに配置することが可能となるので、レイアウト全体のデータ量の削減及び一連の処理の効率化が図られる。
【０１７９】
なお、上述した第５の実施形態の第１例〜第３例は、ダミー削除部６７を備えるところが特徴であり、段差判定部６５による段差判定処理は必須ではない。
【０１８０】
＜６．その他＞
ダミー素子挿入処理を有する第３〜第５の実施形態の各例において、１回目の不良懸念箇所判定処理ステップにおいて、（１）式の右辺の値が明らかに良否閾値より大き過ぎるときは、破線部で示すように設計レイアウト及びプロセス条件等の変更処理ステップに移行して、変更部６３によりプロセス条件を大幅に修正してもよい。
【０１８１】
また、第３〜第５の実施形態の各例において、２回目の不良懸念箇所判定処理で抽出した不良懸念箇所に対する処置として、２回目の不良懸念箇所判定処理ステップからダミー素子挿入処理ステップへ移行し（破線部）、ダミー挿入部６６により再度のダミー素子挿入を実施してもよい。この場合、少ない設計変更によって半導体装置表面の平坦性を上げることができる。
【０１８２】
また、上述した第１〜第５の実施形態の各例において、変更部６３は、レイアウトの修正とプロセス条件の変更を適宜行うと説明したが、レイアウトの変更には、設計パターンの修正、近接効果補正、ダミー素子の挿入及び削除が含まれる。
【０１８３】
なお、本開示は以下のような構成も取ることができる。
（１）
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割し、分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する演算部、を備える
不良懸念箇所判定装置。
（２）
前記演算部は、
前記半導体装置表面の段差分布を示す段差データを取得する段差データ取得部と、
取得した段差データに含まれる段差に対し、深さ方向に少なくとも一以上の段差位置を設定し、前記一以上の段差位置によって前記段差をニ以上の単位段差に分割し、前記単位段差ごとにその上面の段差位置における等高線の当該段差の最深部からの高さと、該等高線により囲まれる開口部の面積を判別式に適用し、該判別式を満たすか否かによって不良懸念箇所の有無を判定する不良懸念箇所判定部と、を備える
前記（１）に記載の不良懸念箇所判定装置。
（３）
前記段差データに含まれる段差の深さ方向における単位段差の分割数を、前記段差の深さに応じて多くする
前記（１）に記載の不良懸念箇所判定装置。
（４）
前記不良懸念箇所判定部は、
分割された前記段差を構成する第１の単位段差の上面の第１の段差位置における等高線の高さをｈｉ、該等高線により囲まれる開口部の面積をＳｉとし、隣接する第２の単位段差の上面の第２の段差位置における等高線の高さをｈｉ＋１、該等高線により囲まれる開口部の面積をＳｉ＋１とし、不良懸念箇所判定の良否閾値をＤとしたとき、下記判別式の右辺の値が左辺の良否閾値Ｄ以上である場合に不良懸念箇所があると判定する
Ｄ ＞（ｈｉ＋１−ｈｉ）／｛√（Ｓｉ＋１）−√（Ｓｉ）｝
前記（２）に記載の不良懸念箇所判定装置。
（５）
前記段差データに含まれる段差の基準面から最深部までの深さと段差閾値とを比較して前記段差閾値より大きな段差を持つ段差の有無を判定し、前記段差閾値より大きな段差を持つ段差を抽出する段差判定部、を更に備え、
前記不良懸念箇所判定部は、前記段差判定部により抽出された段差について前記判別式を用いて不良懸念箇所の有無を判定する
請求項（２）〜（４）に記載の不良懸念箇所判定装置。
（６）
前記不良懸念箇所判定部の判定によってレイアウト上の不良懸念箇所と判定された箇所に、ダミー素子の挿入を設定するダミー挿入部と、
ダミー素子挿入後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
前記（４）又は（５）に記載の不良懸念箇所判定装置。
（７）
前記段差データに含まれる段差の基準面から最深部までの深さと段差閾値とを比較して前記段差閾値より大きな段差を持つ段差の有無を判定し、前記段差閾値より大きな段差を持つ段差を抽出する段差判定部と、
前記段差判定部により抽出された段差のうち前記不良懸念箇所判定部によってレイアウト上の不良懸念箇所と判定された箇所に、ダミー素子の挿入を設定するダミー挿入部と、
ダミー素子挿入後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
前記（４）に記載の不良懸念箇所判定装置。
（８）
前記ダミー挿入部によるダミー素子挿入後、レイアウト上の不要なダミー素子の削除を行うダミー削除部と、
ダミー素子削除後の前記半導体装置表面の段差分布を計算する段差計算部と、を更に備え、
前記不良懸念箇所判定部は、前記段差計算部により計算された段差分布における段差について前記判別式を用いて不良懸念箇所の有無を判定する
前記（６）又は（７）に記載の不良懸念箇所判定装置。
（９）
前記不良懸念箇所判定部による判定の結果、不良懸念箇所がある場合、前記半導体装置のレイアウト又はプロセス条件の少なくともいずれかを、前記判別式を満たすように変更する変更部、を更に備える
前記（２）〜（８）のいずれかに記載の不良懸念箇所判定装置。
（１０）
前記段差データ取得部は、研磨後の前記半導体装置表面の実測値から前記段差データを得る、又は設計パターンと段差の関係を含むデータベースから前記段差データを得る、又はレイアウトとプロセスモデルから計算された段差データを得る
前記（２）〜（９）のいずれかに記載の不良懸念箇所判定装置。
（１１）
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割することと、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定すること、を含む
不良懸念箇所判定方法。
（１２）
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割することと、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定すること、
前記判定の結果、不良懸念箇所がある場合、前記半導体装置のレイアウト又はプロセス条件の少なくともいずれかを、分割した単位段差ごとの等高線の高さと該等高線により囲まれる開口部の面積との関係が所定の関係を満たすように変更することと、
変更後のレイアウト又はプロセス条件に基づいて前記半導体装置の平坦化を行うことと、を含む
半導体装置の製造方法。
（１３）
半導体装置表面の段差分布を示す段差データに含まれる段差を深さ方向に二以上の単位段差に分割する処理と、
分割した単位段差ごとにその上面の段差位置における等高線の高さと該等高線により囲まれる開口部の面積との関係を求めて不良懸念箇所の有無を判定する処理を、
コンピュータに実行させるためのプログラム。
【０１８４】
なお、上述した第１〜第５の実施形態例における一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種の機能を実行するためのプログラムをインストールしたコンピュータにより、実行可能である。例えば汎用のパーソナルコンピュータなどに所望のソフトウェアを構成するプログラムをインストールして実行させればよい。
【０１８５】
また、上述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システムあるいは装置に供給してもよい。また、そのシステムあるいは装置のコンピュータ（またはＣＰＵ等の制御装置）が記録媒体に格納されたプログラムコードを読み出し実行することによっても、機能が実現されることは言うまでもない。
【０１８６】
この場合のプログラムコードを供給するための記録媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。
【０１８７】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現される。加えて、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部又は全部を行う。その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【０１８８】
また、本明細書において、時系列的な処理を記述する処理ステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）をも含むものである。また、全体の処理に影響がない場合は、一部の処理ステップの実行順序を入れ替えてもよい。
【０１８９】
なお、上述した第１〜第５の実施形態例における一連の処理をソフトウェアにより実行する構成を説明したが、その処理の全部又は一部をハードウェアにより実行させることもできる。
【０１９０】
以上、本開示は上述した各実施の形態に限定されるものではなく、特許請求の範囲に記載された要旨を逸脱しない限りにおいて、その他種々の変形例、応用例を取り得ることは勿論である。
すなわち、上述した各実施形態の例は、本開示の好適な具体例であるため、技術的に好ましい種々の限定が付されている。しかしながら、本開示の技術範囲は、各説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。例えば、以下の説明で挙げる使用材料とその使用量、処理時間、処理順序および各パラメータの数値的条件等は好適例に過ぎず、また説明に用いた各図における寸法、形状および配置関係も概略的なものである。
【符号の説明】
【０１９１】
１…研磨装置、  ７…基板、  １０，１０−１，１０−２，１０−３…凹部、  １０ａ…最深部、１１〜１４…等高線、  ２０Ａ，２０Ｂ，２０Ｃ…単位段差、  ２１〜２３…段差部、  ３３−１，３３−２，３３−３…ダミー、  ３５…酸化膜、  ３７−１，３７−２…凹部、  ３９…基準面、  ４０，４０−１〜３…不良懸念箇所判定装置、  ４１…ＣＰＵ（演算部）、  ５０…半導体装置の製造装置、  ５５…研磨装置・成膜装置、  ６０…演算部、  ６１…段差データ取得部、  ６２…不良懸念箇所判定部、  ６３…変更部、  ６４…シミュレーション部、  ６５…段差判定部、  ６６…ダミー挿入部、  ６７…ダミー削除部、  ７０…設計レイアウト記憶部、７１…設計パターンと段差との関係記憶部、  ８０…プロセス条件記憶部、  ８１…プロセスモデル記憶部、  ９０…閾値記憶部、１００−１，１１０−１，１２０−１，１３０−１…不良懸念箇所判定装置
【図１】
2013157472.tif 000004
【図３】
2013157472.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2013157472.tif 000010
【図９】
2013157472.tif 000011
【図１０】
2013157472.tif 000012
【図１１】
2013157472.tif 000013
【図１２】
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【図１３】
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【図１４】
2013157472.tif 000016
【図１５】
2013157472.tif 000017
【図１６】
2013157472.tif 000018
【図１８】
2013157472.tif 000019
【図１９】
2013157472.tif 000020
【図２０】
2013157472.tif 000021
【図２１】
2013157472.tif 000022
【図２２】
2013157472.tif 000023
【図２３】
2013157472.tif 000024
【図２４】
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【図２５】
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【図２６】
2013157472.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図２】
2013157472.tif 000033
【図１７】
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