(57)【要約】【課題】  大規模な回路や部品を設けることなく、電気的な力により破壊することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】  基板上に直列接続された複数のメモリセルからなるメモリストリングと、前記メモリセルストリングの両端に設けられた選択トランジスタとを有するＮＡＮD型フラッシュメモリであって、前記選択トランジスタの耐圧を超える電圧を前記選択トランジスタに印加することにより前記選択トランジスタを破壊可能な機能を有するＮＡＮD型フラッシュメモリ。【選択図】  図６
2013157072.tif 000002
【特許請求の範囲】
【請求項１】
基板上に直列接続された複数のメモリセルからなるメモリストリングと、前記メモリセルストリングの両端に設けられた選択トランジスタとを有するＮＡＮD型フラッシュメモリであって、
前記選択トランジスタの耐圧を超える電圧を前記選択トランジスタに印加することにより前記選択トランジスタを破壊可能な機能を有するＮＡＮD型フラッシュメモリ。
【請求項２】
前記選択トランジスタを破壊可能な機能は、前記メモリセルに書き込みを行う際に印加されるレベルの電圧を前記選択トランジスタに印加することで前記選択トランジスタを破壊する機能であることを特徴とする請求項１に記載のＮＡＮD型フラッシュメモリ。
【請求項３】
前記選択トランジスタを破壊可能な機能は、前記メモリセルに書き込まれた情報を消去する動作を行う際に前記選択トランジスタに印加する電圧を前記メモリセルのコントロールゲートに印加する電圧と同レベルにすることで前記選択トランジスタを破壊する機能であることを特徴とする請求項１に記載のＮＡＮD型フラッシュメモリ。
【請求項４】
前記選択トランジスタを破壊する動作は、前記メモリセルのワード線ドライバと前記選択トランジスタのドライバを並列に接続することで前記選択トランジスタを破壊可能な構造としていることを特徴とする請求項２にＮＡＮD型フラッシュメモリ。
【請求項５】
前記選択トランジスタを破壊する動作は、コマンド入力によって前記選択トランジスタのドライバを制御することにより実施されることを特徴とする請求項３に記載のＮＡＮD型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施の形態は、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
パソコンや携帯電話等の最新電子機器へ搭載される不揮発性半導体記憶装置は情報の爆発的増大により今後益々需要が高まってくると考えられている。一方、これらの電子機器に含まれるレアメタルを有効利用するために、使用済みの電子機器の回収を促進する必要性も高まっている。
【０００３】
しかし、不揮発性半導体記憶装置に記憶された情報の漏えいに対する懸念等から自宅で保管したり、個人で破壊したりしているケースも多く現状では回収に至っていない。外力による物理的な破壊は怪我や事故が起こる危険があり、また、不揮発性メモリ部自体は破壊箇所から外れる可能性も考えられる。
【０００４】
これらの懸念の対策に関連して、巨大な破壊用キャパシタを設け電気的に破壊する手段（例えば、特許文献１参照）が挙げられるが、昨今では装置の薄型・小型化の要求が強くより小さい機構で破壊可能な手段求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２５６１１９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
大規模な回路や部品を設けることなく、電気的な力により破壊することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によるＮＡＮD型フラッシュメモリは、基板上に直列接続された複数のメモリセルからなるメモリストリングと、前記メモリセルストリングの両端に設けられた選択トランジスタとを有するＮＡＮD型フラッシュメモリであって、前記選択トランジスタの耐圧を超える電圧を前記選択トランジスタに印加することにより前記選択トランジスタを破壊可能な機能を有する。
【図面の簡単な説明】
【０００８】
【図１】ＮＡＮD型不揮発性半導体記憶装置にかかるメモリセルアレイの一部とロウデコーダ、センスアンプの接続関係を示した回路ブロック図である。
【図２】ＮＡＮD型セルを模式的に表した回路図である。
【図３】メモリセルへ通常書き込みを行う場合のロウデコーダ３でのカップリング効果を示した回路模式図である。
【図４】メモリセルへフラッシュ書き込みを行う場合のロウデコーダ３でのカップリング効果を示した回路模式図である。
【図５】消去動作の際のＮＡＮD型セルを模式的に表した回路図である。
【図６】本発明の第一の実施形態に係る不揮発性半導体記憶装置を示した回路ブロック図である。
【図７】本発明の第一の実施形態に係る不揮発性半導体記憶装置において、選択トランジスタを破壊する動作を示した回路図である。
【図８】本発明の第二の実施形態に係る不揮発性半導体記憶装置を示した回路ブロック図である。
【図９】本発明の第二の実施形態に係る不揮発性半導体記憶装置において、選択トランジスタを破壊する動作を示した回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
図１はメモリセルアレイの一部とロウデコーダ、センスアンプの接続関係を示した回路ブロック図である。図１に示すように、不揮発性半導体記憶装置１はＮＡＮＤ型メモリセルブロック２、ロウデコーダ３、センスアンプ４及び周辺回路部５を有している。ＮＡＮＤ型メモリセルブロック２のそれぞれのＮＡＮＤ型メモリセルＭＣに接続されるビット線ＢＬ０〜ＢＬｉは、センスアンプ４に接続されている。センスアンプ４は、ビット線ＢＬ０〜ＢＬｉから読み出したデータを一時的に保持するラッチ回路（図示せず）を有し、メモリセルにデータを書き込むためのデータ保持の役割を果たす。
【００１１】
ロウデコーダ３は、アドレス入力によってＮＡＮＤ型メモリセルブロック２を選択するためのデコーダ６と、所定のワード線電圧や選択ゲートの電圧を転送するための複数の転送トランジスタ７と、転送トランジスタ７のゲートに所定の電圧を出力するためのレベルシフタ回路８により構成されている。デコーダ６へは、ロウアドレス信号が入力されている。各ＮＡＮＤ型メモリセルブロック２にこのロウデコーダ３が接続されているため、実際にはロウデコーダ３は、ブロックデコーダとなっている。
【００１２】
ＮＡＮＤ型メモリセルブロック２内のそれぞれのワード線ＷＬ０〜ＷＬ１５や、選択ゲート線ＳＧ１、ＳＧ２に所望の電圧を出力するため、選択ゲート線ＳＧ１に対してＳＧＳドライバ回路９、選択ゲート線ＳＧ２に対してＳＧＤドライバ回路１０、ワード線に対してＣＧドライバ回路ＣＧ０〜ＣＧ１５が、転送トランジスタ７を介して接続されている。なお、本実施形態ではワード線をＷＬ０〜ＷＬ１５までの１６本としたがこれに限るものではない。
【００１３】
周辺回路部５はＶＰＰｐｕｍｐ回路２０、ＶＲＤＥＣドライバ回路３０、制御回路４０、コマンドレジスタ５０、ＶＰＡＳＳｐｕｍｐ回路６０等から構成されている。ＶＰＰｐｕｍｐ回路２０は、各ＣＧドライバ回路ＣＧ１〜ＣＧ１５に接続されており、書き込み電圧ＶＰＧＭ及びＶＰＧＭより高いＶＰＧＭＨを発生させる。ＶＲＤＥＣドライバ回路３０は、ＶＰＰｐｕｍｐ回路２０、レベルシフタ回路８及び制御回路４０と接続されており、制御回路４０からの信号に基づき選択されたロウデコーダ３のレベルシフタ回路８を介して転送トランジスタ７のゲート入力ＴｒａｎｓｆｅｒＧに電圧ＶＰＧＭＨを供給する。制御回路４０はコマンドレジスタ５０と接続され、書き込み動作コマンドを受け取り保持するコマンドレジスタ５０からの信号により制御される。ＶＰＡＳＳｐｕｍｐ回路６０は、各ＣＧドライバ回路ＣＧ１〜ＣＧ１５に接続されており、書き込み動作において選択されたブロック内の非選択ワード線に転送される書き込み中間電圧を発生させる。
【００１４】
ＶＰＰｐｕｍｐ回路２０と各ＣＧドライバ回路ＣＧ１〜ＣＧ１５との間には電圧降下トランジスタ７０が設けられており、ＶＰＰｐｕｍｐ回路２０はダイオード接続された電圧降下トランジスタ７０のドレインに接続されている。ＶＰＰｐｕｍｐ回路２０の出力電圧ＶＰＧＭＨは電圧降下トランジスタ７０のトランジスタの閾値分だけ電圧降下され電圧ＶＰＧＭとなり、電圧供給回路ＣＧドライバ回路ＣＧ０〜ＣＧ１５へ出力される。電圧ＶＰＧＭと電圧ＶＰＧＭＨの電位差は、転送トランジスタ７の閾値電圧以上であることが望ましい。
【００１５】
書き込みデータは、センスアンプ４から各ビット線ＢＬ０〜ＢＬｉへ入力され、そのセンスアンプ４には、読み出しデータや書き込みデータを一時的に保持するラッチ回路（図示せず）が設けられている。 
上記したこれらのＶＰＰｐｕｍｐ回路２０、ＶＲＤＥＣドライバ回路３０、ＶＰＡＳＳｐｕｍｐ回路６０、ＳＧＳドライバ回路９、ＳＧＤドライバ回路１０、電圧降下トランジスタ７０、ＣＧドライバ回路ＣＧ１〜ＣＧ１５は各ブロック共通に設けられている。
【００１６】
次に、ＮＡＮＤ型のメモリセルへの書き込み動作を図２乃至図４を用いて説明する。図２はＮＡＮD型セルを模式的に表した回路図である。選択ソース線ＣＥＬＳＲＣとビット線ＢＬとの間に複数のメモリセルＭＣ０〜ＭＣ１５が設けられており、選択ソース線ＣＥＬＳＲＣとメモリセルＭＣ０との間には選択トランジスタＳＴ１、ＭＣ１５とビット線ＢＬとの間には選択トランジスタＳＴ２が設けられている。便宜的にメモリセルを１６個のストリングを表しているがこれに限らない。これらのメモリセルの閾値シフトをする書き込みを行う場合、ビット線ＢＬを０Ｖに設定する。 
ＭＣ１に書き込みを行う場合、選択トランジスタＳＴ２のゲートに２．５ＶのＶｄｄ電位を与え、選択トランジスタＳＴ２のゲートがオン状態とする。非書き込みメモリセルＭＣ０、ＭＣ２〜ＭＣ１５のそれぞれのゲートには１０Ｖが与えられ、書き込みが行われるメモリセルＭＣ１のゲートには２０Ｖが与えられることでそれぞれのメモリセルがオン状態となる。
【００１７】
選択ソース線ＣＥＬＳＲＣには、１〜２Ｖの電位が与えられており、選択トランジスタＳＴ１のゲートには０Ｖが与えられカットオフ状態となっている。ビット線から０Ｖの電位が選択トランジスタＳＴ２のゲート及びメモリセルＭＣ２〜ＭＣ１５を介してメモリセルＭＣ１まで転送されるため、メモリセルＭＣ１ではゲートとチャネルとの間に２０Ｖの電位差が生じる。これによりメモリセルＭＣ１の浮遊ゲートに電子が注入されて書き込みが行われる。メモリセルＭＣ０、ＭＣ２〜ＭＣ１５のゲートには、１０Ｖの中間電位が与えられているので、これらのメモリセルに対しての書き込みは行われない。
【００１８】
一方で、閾値シフトを行わない書き込みを行う場合には、ビット線ＢＬをＶｄｄ電位、例えば２．５Ｖ、に設定する。この場合、選択トランジスタＳＴ２は、２．５Ｖ−Ｖｔ（Ｖｔは、選択トランジスタＳＴ２の閾値）の電位をＮＡＮＤ型セル内に転送した後、カットオフする。従って、メモリセルＭＣ０、ＭＣ２〜ＭＣ１５のゲートに１０Ｖの中間電位を印加し、メモリセルＭＣ１のゲートに２０Ｖを印加すると、フローティングとなったＮＡＮＤ型セル内すべてのチャネル電位がカップリングによって、２．５Ｖ−Ｖｔよりも高い電位に上昇する。これにより、選択メモリセルＭＣ１のゲートとチャネルの間には、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流が生じない電位差が印加されることになり、閾値シフトが生じない。
【００１９】
図３はメモリセルへ通常書き込みを行う場合のロウデコーダ３でのカップリング効果を示した回路模式図である。上記のメモリセルの閾値シフトをする書き込み方法に示したように、選択されたメモリセルへ書き込みを行うため、１本のワード線ＷＬ０へ２０Ｖを印加する。他のワード線ＷＬ１〜ＷＬ１５には全て１０Ｖの中間電位を与える。 
また、図４はメモリセルへフラッシュ書き込みを行う場合のロウデコーダ３でのカップリング効果を示した回路模式図である。上記のメモリセルの閾値シフトを行わない書き込み方法に示したように、全てのメモリセルへ書き込みを行うため、すべてのワード線ＷＬ０〜ＷＬ１５へ２０Ｖを印加する。
【００２０】
次いで、ＮＡＮＤ型フラッシュメモリにおけるデータの消去動作を図５を用いて説明する。図５は消去動作の際のＮＡＮD型セルを模式的に表した回路図である。消去動作はブロック単位で実行される。図５に示すように、選択ブロックのワード線ＷＬに０Ｖを印加するとともに、メモリセルの形成されているウェル（基板）を消去電圧ＶＥＲＡに昇圧する。これにより生じるワード線ＷＬ−ウェル（基板）間の電位差を利用して、メモリセルの浮遊ゲートから電子を引き抜くことによりデータを消去する。 
この時、データの消去を実行しない非選択ブロックに接続されたワード線ＷＬの電位はフローティング状態にされる。すなわち、ロウデコーダ３において、コントロールゲート線の電圧をワード線ＷＬに転送する転送トランジスタのゲートを０Ｖとして、非選択ブロックのワード線ＷＬとコントロールゲート線との接続をカットオフする。これにより非選択ブロックのワード線ＷＬはフローティング状態にされる。フローティング状態のワード線ＷＬは、消去電圧に昇圧されたウェル（基板）とのカップリングにより電位が上昇する。そのため、ワード線ＷＬ−ウェル（基板）間に大きな電位差が生じることがなく、非選択ブロックのメモリセルに保持されたデータの消去を防ぐことができる。
【００２１】
上記のようにＮＡＮＤ型フラッシュメモリの動作には選択トランジスタＳＴ１、ＳＴ２の動作が大きく関係している。また、情報を記憶するメモリセルが直列に接続されたメモリストリングを挟み込むように両端に選択トランジスタＳＴ１、ＳＴ２が設けられているため、選択トランジスタを破壊することで効率的にメモリセルを実質的に破壊することができる。
【００２２】
図６は本発明の第一の実施形態に係る不揮発性半導体記憶装置を示した回路ブロック図である。図６に示すように、本発明の実施形態にかかる不揮発性半導体記憶装置１はＮＡＮＤ型メモリセルブロック２、ロウデコーダ３、センスアンプ４及び周辺回路部５を有しており、本実施形態が比較となる他のＮＡＮＤ型不揮発性半導体記憶装置と異なっている点は、周辺回路部５のＶＰＰｐｕｍｐ回路２０が各ＣＧドライバ回路ＣＧ１〜ＣＧ１５に加えＳＧＳドライバ回路９及びＳＧＤドライバ回路１０にも接続されている点である。
【００２３】
図７は本発明の第一の実施形態に係る不揮発性半導体記憶装置において、選択トランジスタを破壊する動作を示した回路図である。この動作は上記したフラッシュ書き込み動作を応用して選択トランジスタの破壊を行っている。図７に示したように、各ワード線ＷＬ０〜ＷＬ１５に２０Ｖを印加する際に選択トランジスタＳＴ１、ＳＴ２のゲートＳＧ１、ＳＧ２にも２０Ｖを印加する。こうすることで耐圧以上の電位差が選択トランジスタＳＴ１、ＳＴ２のゲート−チャネル間に印加され、選択トランジスタＳＴ１、ＳＴ２が破壊される。選択トランジスタは耐圧が低いため、ＮＡＮＤ型フラッシュメモリの動作に通常用いられる電位差で破壊することが可能であるため、追加の回路等で新たな電圧を作り出す必要性は無い。
【００２４】
また、上記したページライト方式の動作を応用して高電圧ＶＰＧＭをセレクトゲートＳＧ１、ＳＧ２に与えて破壊動作を行うことも出来る。この場合、ビット線ＢＬの電位がメモリセル非書き込み時のＶＤＤとなっていたとしても、セレクトゲートトランジスタＳＧ２は十分にオンするので、ビット線ＢＬの電位に関わらず、破壊動作及びセル書込みが行われる。
【００２５】
書き込み単位はページ毎であるが、破壊された領域の選択トランジスタのゲートＳＧ２に与えられた電位がビット線ＢＬの電位に影響を及ぼし、選択トランジスタが破壊されていない領域のブロックにも影響を与えるため、他のブロックのメモリセルの情報も正しく検知できなくなる。
【００２６】
図８は本発明の第二の実施形態に係る不揮発性半導体記憶装置を示した回路ブロック図である。図８に示すように、本発明の実施形態にかかる不揮発性半導体記憶装置１はＮＡＮＤ型メモリセルブロック２、ロウデコーダ３、センスアンプ４及び周辺回路部５を有しており、本実施形態が比較となる他のＮＡＮＤ型不揮発性半導体記憶装置と異なっている点は、選択トランジスタＳＴ１、ＳＴ２の破壊動作を行うためにＳＧＳドライバ回路９及びＳＧＤドライバ回路１０を制御可能な制御部８０を有している点である。
【００２７】
図９は本発明の第二の実施形態に係る不揮発性半導体記憶装置において、選択トランジスタを破壊する動作を示した回路図である。この動作は上記した消去動作を応用して選択トランジスタの破壊を行っている。図９に示したように、従来では消去の際に選択トランジスタＳＴ１、ＳＴ２のゲートＳＧ１、ＳＧ２はフローティング状態であったがこれを０Ｖにすることにより、消去動作の際に選択トランジスタＳＴ１、ＳＴ２のゲートＳＧ１、ＳＧ２とウェル（基板）との間に高電圧ＶＥＲＡが印加され、選択トランジスタＳＴ１、ＳＴ２が破壊される。
【００２８】
この破壊動作は、複数のセルブロックを一括して消去する複数ブロック一括消去方式と同様に、複数のセルブロックを一括して行っても良いが、単独のブロックに対して行ったとしても、破壊されたブロックの選択トランジスタのゲートＳＧ２に与えられた電位がビット線ＢＬの電位に影響を及ぼし、選択トランジスタが破壊されていない他のブロックにも影響を与えるため、他のブロックのメモリセルの情報も正しく検知できなくなる。
【００２９】
なお、上記実施形態では、選択トランジスタＳＴ１、ＳＴ２を共に破壊させる方式を説明したが、選択トランジスタＳＴ２のみを破壊させても構わない。
【００３０】
また、従来の書込み時に使用する高電圧ＶＰＧＭや消去時に使用する高電圧ＶＥＲＡでは十分に選択トランジスタを破壊できない懸念がある場合は、昇圧回路の最高電位ＶＰＰＭＡＸを与えるようにしても構わない。この場合も大きな追加の回路等を設けることなく選択トランジスタを破壊することが出来る。
【００３１】
以上説明したように、本実施形態によれば、大規模な回路や部品を設けることなく、電気的な力によりＮＡＮＤ型フラッシュメモリを破壊することが出来る。
【００３２】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば、周辺回路部５のＶＰＰｐｕｍｐ回路２０が各ＣＧドライバ回路ＣＧ１〜ＣＧ１５に加えＳＧＳドライバ回路９及びＳＧＤドライバ回路１０にも接続した上で制御部８０を設け、ユーザーの使用形態や都合に応じて、いずれの破壊動作を実施するか選択させるようにしても構わない。
【符号の説明】
【００３３】
１  不揮発性半導体記憶装置
２  ＮＡＮＤ型メモリセルブロック
３  ロウデコーダ
４  センスアンプ
５  周辺回路部
６  デコーダ
７  転送トランジスタ
８  レベルシフタ回路
９  ＳＧＳドライバ回路
１０  ＳＧＤドライバ回路
２０  ＶＰＰｐｕｍｐ回路
３０  ＶＲＤＥＣドライバ回路
４０  制御回路
５０  コマンドレジスタ
６０  ＶＰＡＳＳｐｕｍｐ回路
７０  電圧降下トランジスタ
８０  制御部
【図１】
2013157072.tif 000003
【図２】
2013157072.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2013157072.tif 000008
【図７】
2013157072.tif 000009
【図８】
2013157072.tif 000010
【図９】
2013157072.tif 000011