(57)【要約】【課題】高周波モジュールにおいて、セラミック多層基板の層数を減らすことにより高周波モジュールの低背化を図ることを目的とする。【解決手段】高周波モジュール１は、セラミック多層基板２と、該セラミック多層基板２に形成された配線パターンとセラミック多層基板２に実装されたチップ部品３とにより構成されるローパスフィルタとを備え、ローパスフィルタは複数のインダクタ素子を有し、各インダクタ素子のうち、少なくとも２つ以上のインダクタ素子の少なくとも一部が一つのチップ部品３に一体的に形成されるとともに、チップ部品３のセラミック多層基板２の一方主面からの高さが、他の実装部品４，５の一方主面からの高さよりも低く形成されることで、セラミック多層基板２の層数を減らすとともに高周波モジュール１の低背化を図ることができる。【選択図】図１
2013211605.tif 000002
【特許請求の範囲】
【請求項１】
セラミック多層基板と、前記セラミック多層基板に形成された配線パターンと前記セラミック多層基板に実装されたチップ部品とにより構成される機能回路とを備える高周波モジュールであって、
前記機能回路は複数のインダクタ素子を有し、前記複数のインダクタ素子のうち、少なくとも２つ以上の前記インダクタ素子それぞれの少なくとも一部は、一体的に一つの前記チップ部品に形成されたことを特徴とする高周波モジュール。
【請求項２】
前記セラミック多層基板の前記一方主面に実装される実装部品をさらに備え、
前記チップ部品の前記セラミック多層基板の前記一方主面からの高さが、前記実装部品の前記一方主面からの高さよりも低い
ことを特徴とする請求項１に記載の高周波モジュール。
【請求項３】
前記機能回路は、前記セラミック多層基板に内蔵されたキャパシタ素子をさらに有し、
前記キャパシタ素子は、平面視において前記セラミック多層基板の前記チップ部品と重ならない領域に内蔵されていることを特徴とする請求項１または２に記載の高周波モジュール。
【請求項４】
前記チップ部品はその厚みが、該チップ部品に形成された前記インダクタ素子の少なくとも一部が前記セラミック多層基板内に形成されるときに必要な前記セラミック多層基板の層の厚みよりも薄く形成されていることを特徴とする請求項１ないし３のいずれかに記載の高周波モジュール。
【請求項５】
前記各インダクタ素子の全てが一体的に前記チップ部品に形成されていることを特徴する請求項１ないし４のいずれかに記載の高周波モジュール。
【請求項６】
前記各インダクタ素子それぞれは、配線電極により形成され、
前記各インダクタ素子それぞれにおいて、前記配線電極の一部が前記セラミック多層基板に形成され、
前記各インダクタ素子それぞれにおける前記配線電極の他の部分が前記チップ部品に一体的に形成されている
ことを特徴とする請求項１ないし４のいずれかに記載の高周波モジュール。
【請求項７】
前記機能回路がフィルタ回路である請求項１ないし６のいずれかに記載の高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能回路を備える高周波モジュールに関する。
【背景技術】
【０００２】
近年、携帯電話の小型化・薄型化に伴い、これに搭載される高周波モジュールの小型化・低背化が要求されている。そこで、従来では、図７に示すように、高周波モジュール２００に形成される各種回路の一部をセラミック多層基板２０１の各誘電体層に形成するとともに、高周波モジュール２００の表面に実装される実装部品２０２，２０３のうち、最も厚みのあるパワーアンプＩＣ２０２（ＰＡ−ＩＣ２０２）をセラミック多層基板２０１に内蔵する技術が提案されている（特許文献１参照）。
【０００３】
この場合、各種回路の一部を成すチップコンデンサやチップインダクタなどの実装部品２０３をセラミック多層基板２０１の実装面に実装するとともに、ＰＡ−ＩＣ２０２をセラミック多層基板２０１の実装面に形成されたキャビティ内に実装する。また、ＰＡ−ＩＣ２０２により増幅された送信信号の高調波成分を減衰させるためのローパスフィルタがセラミック多層基板２０１の内部の各層に渡って形成される。
【０００４】
このように、他の実装部品２０３よりも厚みのあるＰＡ−ＩＣ２０２をセラミック多層基板２０１のキャビティ内に実装することにより高周波モジュール２００の低背化が可能になるとともに、ローパスフィルタを構成するインダクタ素子やキャパシタ素子を形成する各配線電極をセラミック多層基板２０１の内部の各層に渡って形成することにより、配線電極の高密度化が可能になり、これにより、高周波モジュール２００の小型化が可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２０６５０２号（段落００３８〜００６１、図２等参照）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、携帯電話の薄型化が進むにつれて、さらに高周波モジュールの低背化が要求されているため、高周波モジュールを構成するセラミック多層基板自体を薄く、すなわち、セラミック多層基板の層数を減らすことにより高周波モジュールの低背化を図るための研究開発が進められている。上記したように、高周波モジュール２００のセラミック多層基板２０１に、低温同時焼成セラミック多層基板（ＬＴＣＣ多層基板）を用いる場合は、各層に配線電極を形成することが可能である。このため、当該高周波モジュール２００にローパスフィルタなどのフィルタ回路を形成するときには、高周波モジュール２００の小型化を図るため、フィルタ回路が有するインダクタ素子やキャパシタ素子を形成する配線電極をセラミック多層基板２０１に内蔵することが一般的である。
【０００７】
しかしながら、インダクタ素子は所定のインダクタンス値を得るために、セラミック多層基板２０１の積層方向に複数層に渡って配線電極を形成する必要があるため、セラミック多層基板の層数を減らすのに限界がある。
【０００８】
本発明は、上記した課題に鑑みてなされたものであり、高周波モジュールにおいて、セラミック多層基板の層数を減らすことを目的とし、ひいてはセラミック多層基板の層数の低減により高周波モジュールの低背化を図ることを目的とする。
【課題を解決するための手段】
【０００９】
上記したセラミック多層基板の層数の低減を図るために、本発明の高周波モジュールは、セラミック多層基板と、前記セラミック多層基板に形成された配線パターンと前記セラミック多層基板に実装されたチップ部品とにより構成される機能回路とを備える高周波モジュールであって、前記機能回路は複数のインダクタ素子を有し、前記複数のインダクタ素子のうち、少なくとも２つ以上の前記インダクタ素子それぞれの少なくとも一部は、一体的に一つの前記チップ部品に形成されたことを特徴としている。
【００１０】
この場合、機能回路が有する複数のインダクタ素子のうち、少なくとも２つ以上のインダクタ素子それぞれの少なくとも一部は一体的に一つのチップ部品に形成されるため、各インダクタ素子の全てをセラミック多層基板に内蔵する構成と比較して、セラミック多層基板の層数の低減を図ることができる。
【００１１】
また、セラミック多層基板の層数を減らすに当たり、インダクタ素子を形成するのに割り当てる層数を減らすことが考えられるが、このような場合、インダクタ素子として必要な所定のインダクタンス値が得られない場合が生じ得る。この点、請求項１によれば、層数を減らすことにより減少する分のインダクタンス値は、チップ部品に形成されたインダクタ素子により確保できるため、インダクタ素子の特性を確保しつつ、セラミック多層基板の層数の低減を図ることができる。
【００１２】
また、上記した高周波モジュールの低背化を達成するために、前記セラミック多層基板の前記一方主面に実装される実装部品をさらに備え、前記チップ部品の前記セラミック多層基板の前記一方主面からの高さが、前記実装部品の前記一方主面からの高さよりも低くすることが好ましい。このようにすることで、セラミック多層基板の層数が減った分、高周波モジュールの低背化を図ることができる。
【００１３】
また、前記機能回路は、前記セラミック多層基板に内蔵されたキャパシタ素子をさらに有し、前記キャパシタ素子は、平面視において前記セラミック多層基板の前記チップ部品と重ならない領域に内蔵されていてもよい。このようにすることで、インダクタ素子から生じる磁界をセラミック多層基板に内蔵されたキャパシタ素子が遮ることがないため、インダクタ素子の性能を向上させることができる。
【００１４】
また、前記チップ部品は、その厚みが該チップ部品に形成された前記インダクタ素子の少なくとも一部が前記セラミック多層基板内に形成されるときに必要な前記セラミック多層基板の層の厚みよりも薄く形成されていることが好ましい。このようにチップ部品を形成することで、チップ部品のセラミック多層基板の一方主面からの高さが、他の実装部品の一方主面からの高さよりも高い場合であっても、高周波モジュールの高さを低くできるため、確実に高周波モジュールの低背化を図ることができる。
【００１５】
また、前記各インダクタ素子の全てが一体的に前記チップ部品に形成されていてもよい。このように、内部に形成するとセラミック多層基板の層数の低減をすることが困難であったインダクタ素子の全てを一体的にチップ部品に形成することで、セラミック多層基板の層数の低減を図ることができる。
【００１６】
また、前記各インダクタ素子それぞれは、配線電極により形成され、前記各インダクタ素子それぞれにおいて、前記配線電極の一部が前記セラミック多層基板に形成され、前記各インダクタ素子それぞれにおける前記配線電極の他の部分が前記チップ部品に一体的に形成されていてもよい。この場合、例えば、セラミック多層基板の内部に各インダクタ素子の一部を形成する場合に、同一層に形成される各インダクタ素子それぞれの配線電極の一部を一体的にチップ部品に形成することができるため、インダクタ素子単位で取り出してチップ部品に一体的に形成する場合と比較して、効果的にセラミック多層基板の層数の低減を図ることができる。
【００１７】
また、前記機能回路がフィルタ回路であってもかまわない。この場合、フィルタ回路を備える高周波モジュールの低背化を図ることができる。
【発明の効果】
【００１８】
本発明によれば、機能回路が有する複数のインダクタ素子のうち、少なくとも２つ以上の前記インダクタ素子の少なくとも一部が一体的に一つのチップ部品に形成されるため、セラミック多層基板の層数の低減を図ることができる。また、チップ部品のセラミック多層基板の一方主面からの高さが他の実装部品の高さよりも低いため、セラミック多層基板の層数が低減した分、高周波モジュールの低背化を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態にかかる高周波モジュールの説明図である。
【図２】図１のローパスフィルタの等価回路図である。
【図３】図１のチップ部品の分解斜視図である。
【図４】本発明の第２実施形態にかかる高周波モジュールの説明図である。
【図５】本発明の第３実施形態にかかる高周波モジュールの説明図である。
【図６】他の実施例にかかる高周波モジュールに形成される回路のブロック図である。
【図７】従来の高周波ジュールの平面図である。
【発明を実施するための形態】
【００２０】
（第１実施形態）
本発明の第１実施形態にかかる高周波モジュール１について、図１ないし図３を参照して説明する。なお、図１（ａ）は本発明の第１実施形態にかかる高周波モジュールの平面図、（ｂ）は高周波モジュール１の側面図、（ｃ）は高周波モジュール１のセラミック多層基板２の部分側面図、図２は高周波モジュール１に設けられたローパスフィルタＬＰＦ１，ＬＰＦ２の等価回路図、図３はチップ部品３の分解斜視図を示す。なお、図３において、ハッチングされた領域Ｒ１は、セラミック多層基板２の一方主面において、チップ部品３が配置される領域を示し、また、一点鎖線で囲まれた領域Ｒ２は、セラミック多層基板に内蔵されたフィルタ回路であるローパスフィルタのキャパシタ素子の形成領域を示す。
【００２１】
この実施形態にかかる高周波モジュール１は、複数の周波数帯域の信号の送受信が可能な携帯電話などに搭載されるマルチバンド対応のスイッチモジュールであり、図１に示すように、表裏面や内部に電極や層間接続用のビア導体が形成されたセラミック多層基板２と、セラミック多層基板２の一方主面にそれぞれ実装された、チップ部品３、スイッチＩＣ４および電子部品５とを備える。なお、ローパスフィルタＬＰ１，ＬＰ２が本発明の機能回路に相当する。
【００２２】
スイッチＩＣ４は、共通アンテナから受信した複数の周波数帯域のＲＦ信号を切換接続して各周波数帯域それぞれに対応する受信経路に供給したり、外部のパワーアンプから入力された送信信号を各周波数帯域毎に共通アンテナに供給するものであり、セラミック多層基板２の一方主面に周知の表面実装技術を用いて実装される。
【００２３】
電子部品５は、例えば、スイッチＩＣ４と外部の共通アンテナとの間のインピーダンス整合を行うための整合回路を構成するチップインダクタやチップコンデンサなどで形成される。スイッチＩＣ４は、共通端子と複数の切替端子を備えている。
【００２４】
セラミック多層基板２には、外部に設けられたパワーアンプにより増幅されたそれぞれ周波数帯域の異なる２系統の送信信号をスイッチＩＣ４により切換えて外部の共通アンテナに供給する際、パワーアンプにより増幅された送信信号の高調波成分を減衰させるためのフィルタ回路であるローパスフィルタＬＰＦ１，ＬＰＦ２が両系統それぞれに対応して設けられる。
【００２５】
この場合、ローパスフィルタＬＰＦ１は、図２に示すように、２つのインダクタ素子Ｌ１，Ｌ２と５つのキャパシタ素子Ｃ１〜Ｃ５から形成され、これと同様にＬＰＦ２も、２つのインダクタ素子Ｌ３，Ｌ４と５つのキャパシタ素子Ｃ５〜Ｃ１０から形成される。そして、スイッチＩＣ４の各切替端子は、伝送する信号の周波数帯域に従って、ローパスフィルタＬＰＦ１，ＬＰＦ２それぞれと接続される。
【００２６】
この実施形態において、両ローパスフィルタＬＰＦ１，ＬＰＦ２を構成するインダクタ素子Ｌ１〜Ｌ４は、それぞれ一体的にチップ部品３に形成され、セラミック多層基板２の一方主面に周知の表面実装技術を用いて実装される。また、チップ部品３は、図１（ｂ）に示すように、他の実装部品であるスイッチＩＣ４および電子部品５のうち、セラミック多層基板２の一方主面からの高さが最も高い実装部品（この実施形態では電子部品５）よりも一方主面からの高さが低くなるように形成される。なお、チップ部品３の厚みは、該チップ部品３に形成された各インダクタ素子Ｌ１〜Ｌ４がセラミック多層基板２内に形成されるときに必要なセラミック多層基板２の層の厚みよりも薄く形成されることが好ましい。なお、このチップ部品３については以下に説明する。
【００２７】
セラミック多層基板２は、低温同時焼成セラミック（ＬＴＣＣ）多層基板からなり、その製造方法は、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーがシート化されたセラミックグリーンシートを形成し、このセラミックグリーンシートの所定位置に、レーザー加工などによりビアホールが形成され、形成されたビアホールにＡｇやＣｕなどを含む導体ペーストが充填されて、層間接続用のビア導体が形成され、導体ペーストによる印刷により種々の電極パターンが形成される。その後、各セラミックグリーンシートを積層、圧着することによりセラミック積層体を形成して、約１０００℃前後の低い温度で焼成する、所謂、低温焼成して製造される。
【００２８】
また、セラミック多層基板２は、図１（ｃ）に示すように、最上層Ａの上面（セラミック多層基板２の一方主面）には、チップ部品３、スイッチＩＣ４、電子部品５との接続用の実装電極（図示せず）が形成されるとともに、最下層Ｃの下面（セラミック多層基板２の他方主面）には、マザー基板との接続用の実装電極（図示せず）が形成される。また、その間の複数の層からなる中間層Ｂには、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する１０個のキャパシタ素子Ｃ１〜Ｃ１０や接地用のグランド電極などが複数層に渡って形成され、これにより、各キャパシタ素子Ｃ１〜Ｃ１０がセラミック多層基板２に内蔵される。
【００２９】
以上のように、各ローパスフィルタＬＰＦ１，ＬＰＦ２は、セラミック多層基板２に形成された各キャパシタ素子Ｃ１〜Ｃ１０の配線パターンと、各インダクタ素子Ｌ１〜Ｌ４が形成されたチップ部品３とにより構成される。
【００３０】
上記したチップ部品３は、例えば、図３に示すように、それぞれ表面に電極パターンＬ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａが形成されたフェライトやセラミックなどからなる複数の層３ａ〜３ｇの積層体により形成された積層型のチップインダクタであり、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各インダクタ素子Ｌ１〜Ｌ４が一体的に積層体内に形成される。このとき、各インダクタ素子Ｌ１〜Ｌ４それぞれは、螺旋状に形成された配線電極により形成されている。すなわち、各層３ａ〜３ｇそれぞれには、各インダクタ素子Ｌ１〜Ｌ４それぞれに対応する配線電極の一部である電極パターン（Ｌ１：Ｌ１ａ、Ｌ２：Ｌ２ａ、Ｌ３：Ｌ３ａ、Ｌ４：Ｌ４ａ）が形成されており、各インダクタ素子Ｌ１〜Ｌ４それぞれにおいて、対応する各電極パターンのうち、隣接する層に形成された電極パターンＬ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａどうしがビア導体を介して接続される。
【００３１】
また、最下層３ｇの裏面、すわなち、電極パターンＬ１ａ,Ｌ２ａ，Ｌ３ａ，Ｌ４ａが形成された面とは反対側の面には、複数の実装電極が形成されている。
【００３２】
また、各層３ａ〜３ｇの側面に複数の電極６が形成され、各電極６は積層体の状態で隣接する層に形成された電極６どうしが接続されて、図３に示すように、側面電極が複数、形成される。なお、各側面電極は各インダクタ素子Ｌ１〜Ｌ４のいずれかの一端と接続されるとともに最下層３ｇの裏面に形成された実装電極と接続し、セラミック多層基板２の一方主面の実装電極に接続される。なお、最下層３ｇを貫通するビア導体を介して、複数の実装電極はインダクタ素子Ｌ１〜Ｌ４のいずれかの他端と接続されて、セラミック多層基板２の一方主面の実装電極に接続される。
【００３３】
また、チップ部品３の積層体を構成する各層３ａ〜３ｇのうち、最上層３ａの上面に形成された電極７は、チップ部品３をセラミック多層基板２に実装する際のチップ部品３の向きを確認するためのマーキング電極である。
【００３４】
ところで、セラミック多層基板２に内蔵される両フィルタＬＰＦ１，ＬＰＦ２が有する各キャパシタ素子Ｃ１〜Ｃ１０は、図３に示すように、セラミック多層基板２において平面視でチップ部品３が配置される領域Ｒ１と重ならない領域Ｒ２に形成される。さらに、領域Ｒ２において、キャパシタ素子Ｃ１〜Ｃ１０が形成される層の上層に位置するいずれかの層に、キャパシタ素子Ｃ１〜Ｃ１０を覆うようにグランド電極が形成される。
【００３５】
なお、チップ部品３には、各インダクタ素子Ｌ１〜Ｌ２のうち、例えばＬ１およびＬ２のみを一体的に形成する構成であってもよく、また、例えば、図３に示した各層３ａ〜３ｄに形成された各電極パターンＬ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａをチップ部品３に形成し、残りの層３ｅ〜３ｇをセラミック多層基板２内に形成する場合のように、各インダクタ素子Ｌ１〜Ｌ４それぞれにおける配線電極の一部を一体的にチップ部品３に形成する構成であってもかまわない。
【００３６】
したがって、上記した第１実施形態によれば、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各インダクタ素子Ｌ１〜Ｌ４が一体的にチップ部品３に形成されるとともに、各キャパシタ素子Ｃ１〜Ｃ１０の配線パターンがセラミック多層基板２に形成されて両ローパスフィルタＬＰＦ１，ＬＰＦ２が形成されることにより、各インダクタ素子Ｌ１〜Ｌ４を形成するための複数の層をセラミック多層基板２に確保する必要がないため、セラミック多層基板２の層数の低減を図ることができる。
【００３７】
また、セラミック多層基板２の層数を減らすに当たり、当該セラミック多層基板２において、各インダクタ素子Ｌ１〜Ｌ４を形成するのに割り当てる層数を減らすことが考えられるが、このような場合、各インダクタ素子Ｌ１〜Ｌ４それぞれにおいて、必要な所定のインダクタンス値が得られない場合が生じ得る。この点、この実施形態では、各インダクタ素子Ｌ１〜Ｌ４をチップ部品３に形成することにより所定のインダクタンス値を確保できるため、各インダクタ素子Ｌ１〜Ｌ４の特性を確保しつつ、セラミック多層基板２の層数の低減を図ることができる。
【００３８】
また、図３に示したチップ部品３の各層３ａ〜３ｇのうち、例えば、層３ａ〜３ｄに形成された各電極パターンＬ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａをチップ部品３に形成し、残りの層３ｅ〜３ｇに形成された各電極パターンＬ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａをセラミック多層基板２内に形成する場合のように、各インダクタ素子Ｌ１〜Ｌ４それぞれにおける配線電極の一部を一体的にチップ部品３に形成することで、例えば、各インダクタ素子Ｌ１〜Ｌ４のうち、インダクタ素子Ｌ１およびＬ２のみを取り出してチップ部品３に一体的に形成する場合と比較して、効果的にセラミック多層基板２の層数の低減を図ることができる。
【００３９】
また、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各インダクタ素子Ｌ１〜Ｌ４が一体的に形成されたチップ部品３の高さは、他の実装部品４，５のうち、セラミック多層基板２の一方主面からの高さが最も高い電子部品５よりも低く形成されるため、各インダクタ素子Ｌ１〜Ｌ４をチップ部品３に形成することによりセラミック多層基板２の層数が減った分、高周波モジュール１の低背化を図ることができる。
【００４０】
また、チップ部品３は、その厚みが該チップ部品３に形成された各インダクタ素子Ｌ１〜Ｌ４がセラミック多層基板２内に形成されるときに必要なセラミック多層基板２の層の厚みよりも薄く形成される場合は、チップ部品３のセラミック多層基板２の一方主面からの高さが、他の実装部品４，５の一方主面からの高さよりも高い場合であっても、高周波モジュール１の高さを低くできるため、確実に高周波モジュール１の低背化を図ることができる。
【００４１】
また、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各キャパシタ素子Ｃ１〜Ｃ１０を、平面視においてチップ部品３と重ならない領域Ｒ２に内蔵することで、各インダクタ素子Ｌ１〜Ｌ４から生じる磁界をセラミック多層基板２に内蔵された各キャパシタ素子Ｃ１〜Ｃ１０が遮ることがないため、各インダクタ素子Ｌ１〜Ｌ４の性能を向上させることができ、これにより、減衰性の良いローパスフィルタ（フィルタ回路）ＬＰＦ１，ＬＰＦ２を実現することができる。
【００４２】
また、領域Ｒ２において、キャパシタ素子Ｃ１〜Ｃ１０が形成される層の上層に位置するいずれかの層に、キャパシタ素子Ｃ１〜Ｃ１０を覆うようにグランド電極を形成することで、インダクタ素子Ｌ１〜Ｌ４とキャパシタ素子Ｃ１〜Ｃ１０間の相互干渉を減らすことができる。
【００４３】
（第２実施形態）
本発明の第２実施形態にかかる高周波モジュール１ａについて、図４を参照して説明する。なお、図４（ａ）は高周波モジュール１ａの側面図、（ｂ）は高周波モジュール１ａのセラミック多層基板２ａの部分側面図である。
【００４４】
この実施形態にかかる高周波モジュール１ａが、図１を参照して説明した第１実施形態の高周波モジュール１と異なるところは、図４に示すように、両ローパスフィルタＬＰＦ１，ＬＰＦ２それぞれが有する各インダクタ素子Ｌ１〜Ｌ４および各キャパシタ素子Ｃ１〜Ｃ１０のうち、インダクタ素子Ｌ１〜Ｌ４のみでなく、各キャパシタ素子Ｃ１〜Ｃ１０のうち、複数の所定キャパシタ素子を一体的にチップ部品３ａに形成している点である。その他の構成は、第１実施形態の高周波モジュール１と同じであるため、同一符号を付すことにより説明を省略する。
【００４５】
この場合、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各キャパシタ素子Ｃ１〜Ｃ１０のうち、所定のキャパシタ素子が各インダクタ素子Ｌ１〜Ｌ４とともにチップ部品３ａに一体的に形成され、該チップ部品３ａがセラミック多層基板２ａの一方主面に実装されるとともに、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する残りのキャパシタ素子Ｃ１〜Ｃ１０が、図４（ｂ）に示す、セラミック多層基板２ａの最上層Ａと最下層Ｃとの間の中間層Ｂ１において複数層に渡って形成される。
【００４６】
なお、この第２実施形態においても、図４（ａ）に示すように、チップ部品３ａのセラミック多層基板２ａの一方主面からの高さは、他の実装部品４，５のうち、セラミック多層基板２ａの一方主面からの高さが最も高い電子部品５よりも低くなるように形成される。なお、チップ部品３ａの厚みは、当該チップ部品３ａに形成された各インダクタ素子Ｌ１〜Ｌ４および各キャパシタ素子Ｃ１〜Ｃ１０がセラミック多層基板２ａ内に形成されるときに必要なセラミック多層基板２ａの層の厚みよりも薄く形成されることが好ましい。
【００４７】
このように、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各キャパシタ素子Ｃ１〜Ｃ１０の一部をさらにチップ部品３ａに一体的に形成することにより、各キャパシタ素子Ｃ１〜Ｃ１０を形成するための複数の層をセラミック多層基板２ａに確保する必要がないため、セラミック多層基板２ａの層数の低減を図ることができる。
【００４８】
また、チップ部品３ａの高さは、他の実装部品４，５のうち、セラミック多層基板２ａの一方主面からの高さが最も高い電子部品５よりも低く形成されるため、セラミック多層基板２ａの層数が減った分、高周波モジュール１ａの低背化を図ることができる。
【００４９】
なお、本実施形態ではインダクタ素子Ｌ1〜Ｌ４と、キャパシタ素子Ｃ1〜Ｃ１０のうち、複数の所定キャパシタ素子を一体的に一つのチップ部品３ａに形成した例を示したが、インダクタ素子Ｌ1〜Ｌ４と複数の所定のキャパシタ素子を異なるチップ部品に形成し、セラミック多層基板２ａに実装するようにしてもよい。
【００５０】
（第３実施形態）
本発明の第３実施形態にかかる高周波モジュール１ｂについて、図５を参照して説明する。なお、図５（ａ）は高周波モジュール１ｂの側面図、（ｂ）は高周波モジュール１ｂのセラミック多層基板２ｂの部分側面図である。
【００５１】
この実施形態にかかる高周波モジュール１ｂが、図１を参照して説明した第１実施形態の高周波モジュール１と異なるところは、図５に示すように、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する各インダクタ素子Ｌ１〜Ｌ４および各キャパシタ素子Ｃ１〜Ｃ１０のうち、各インダクタ素子Ｌ１〜Ｌ４の一部および各キャパシタ素子Ｃ１〜Ｃ１０の一部が一体的にチップ部品３ｂに形成され、各インダクタ素子Ｌ１〜Ｌ４の残りの部分と各キャパシタ素子Ｃ１〜Ｃ１０の残りの部分が、セラミック多層基板２ｂに内蔵されている点である。その他の構成は、第１実施形態の高周波モジュール１と同じであるため、同一符号を付すことにより説明を省略する。
【００５２】
この場合、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する、各インダクタ素子Ｌ１〜Ｌ４の一部および各キャパシタ素子Ｃ１〜Ｃ１０の一部が一体的に形成されたチップ部品３ｂがセラミック多層基板２ｂの一方主面に実装されるとともに、各インダクタ素子Ｌ１〜Ｌ４の残りの部分と各キャパシタ素子Ｃ１〜Ｃ１０の残りの部分が、図５（ｂ）に示す、セラミック多層基板２ｂの中間層Ｂ２において複数層に渡って形成される。
【００５３】
なお、この実施形態においても、図５（ａ）に示すように、チップ部品３ｂのセラミック多層基板２ｂの一方主面からの高さは、他の実装部品４，５のうち、セラミック多層基板２ｂの一方主面からの高さが最も高い電子部品５よりも低くなるように形成される。なお、チップ部品３ｂの厚みは、当該チップ部品３ｂに形成された各インダクタ素子Ｌ１〜Ｌ４の一部および各キャパシタ素子Ｃ１〜Ｃ１０の一部がセラミック多層基板２ｂ内に形成されるときに必要なセラミック多層基板２ｂの層の厚みよりも薄く形成されることが好ましい。
【００５４】
このように、両ローパスフィルタＬＰＦ１，ＬＰＦ２が有する、各インダクタ素子Ｌ１〜Ｌ４の一部および各キャパシタ素子Ｃ１〜Ｃ１０の一部をチップ部品３ｂに一体的に形成することにより、各インダクタ素子Ｌ１〜Ｌ４の一部および各キャパシタ素子Ｃ１〜Ｃ１０を形成するための複数の層をセラミック多層基板２ｂに確保する必要がないため、セラミック多層基板２ｂの層数の低減を図ることができる。
【００５５】
また、チップ部品３ｂの高さは、他の実装部品４，５のうち、セラミック多層基板２ｂの一方主面からの高さが最も高い電子部品５よりも低く形成されるため、セラミック多層基板２ｂの層数が減った分、高周波モジュール１ｂの低背化を図ることができる。
【００５６】
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。
【００５７】
例えば、上記した各実施形態のようなフィルタ回路であるローパスフィルタＬＰＦ１，ＬＰＦ２が設けられた高周波モジュール１，１ａ，１ｂに限らず、インダクタ素子やキャパシタ素子により形成されたハイパスフィルタやバンドパスフィルタなどのフィルタ回路が設けられた種々の高周波モジュールに本発明を適用することができる。
【００５８】
また、上記した各実施形態では、機能回路をフィルタ回路（ローパスフィルタＬＰＦ１，ＬＰＦ２）として例示したが、機能回路は、スイッチＩＣ４と外部の共通アンテナとの間、あるいは、パワーアンプとスイッチＩＣ４の間のインピーダンス整合を行うための整合回路やチョークコイルであってもかまわない。
【００５９】
例えば、外部の共通アンテナとスイッチＩＣ４との間に整合回路８が設けられる場合、図６に示すように、高周波モジュール１ｃには、外部の共通アンテナ９とスイッチＩＣ４との間にインダクタ素子Ｌ５，Ｌ６とキャパシタ素子Ｃ１１で構成される整合回路８が形成される。そして、インダクタ素子Ｌ５，Ｌ６のうちの少なくとも一部がチップ部品３ｃに一体的に形成される。このように構成することで、セラミック多層基板２ｃの層数を減らすことができるため、高周波モジュール１ｃの低背化を図ることができる。なお、図６は、他の実施例にかかる高周波モジュール１ｃに形成される回路のブロック図である。
【００６０】
また、チップ部品３，３ａ，３ｂ，３ｃのセラミック多層基板２，２ａ，２ｂ，２ｃの一方主面からの高さが、他の実装部品４，５の一方主面からの高さよりも高い場合であってもかまわない。この場合、他の実装部品４，５のうち、セラミック多層基板２，２ａ，２ｂ，２ｃの一方主面からの高さが最も高い実装部品４，５とチップ部品３，３ａ，３ｂ，３ｃとの高さの差が、チップ部品３，３ａ，３ｂ，３ｃに形成される各インダクタ素子Ｌ１〜Ｌ６や各キャパシタ素子Ｃ１〜Ｃ１１がセラミック多層基板２，２ａ，２ｂ，２ｃ内に形成されるときに必要なセラミック多層基板２，２ａ，２ｂ，２ｃの層の厚みよりも薄くなるように、チップ部品３，３ａ，３ｂ，３ｃを形成するとよい。このようにすることで、高周波モジュール１，１ａ，１ｂ、１ｃの低背化を図ることができる。
【００６１】
また、チップ部品３は、積層型のチップインダクタに限らず、フィルム型や巻線型のチップインダクタであってもかまわない。
【符号の説明】
【００６２】
１，１ａ，１ｂ，１ｃ    高周波モジュール
２，２ａ，２ｂ，２ｂ    セラミック多層基板
３，３ａ，３ｂ，３ｃ    チップ部品
４    スイッチＩＣ（実装部品）
５    電子部品（実装部品）
８    整合回路（機能回路）
ＬＰＦ１，ＬＰＦ２    ローパスフィルタ（機能回路）
Ｌ１ａ，Ｌ２ａ，Ｌ３ａ，Ｌ４ａ    電極パターン（配線電極）
Ｌ１〜Ｌ６    インダクタ素子
Ｃ１〜Ｃ１１    キャパシタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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