(57)【要約】【課題】半導体基板上のパターンの被覆率を均一化することが可能な半導体装置およびレイアウトデータ処理装置を提供する。【解決手段】レイアウトデータ処理装置１０は、半導体基板上にレイアウトパターンを配置するレイアウトパターン配置部２と、レイアウトパターンの配置場所とは無関係に、半導体基板上のパターン配置領域の全域に均一に複数の単位ダミーパターンからなるダミーパターンを配置するダミーパターン配置部３と、複数の単位ダミーパターンの少なくとも一部に対して、拡大、縮小および除去の少なくとも一つからなる調整を行うダミーパターン調整部４と、ダミーパターン調整部による調整後に半導体基板上に配置されているレイアウトパターンおよびダミーパターンを用いて、タイミング検証を行うタイミング検証部５と、を備える。【選択図】図１
2013156842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にレイアウトパターンを配置するレイアウトパターン配置部と、
前記レイアウトパターンの配置場所とは無関係に、前記半導体基板上のパターン配置領域の全域に均一に複数の単位ダミーパターンからなるダミーパターンを配置するダミーパターン配置部と、
前記レイアウトパターンの少なくとも一部に前記ダミーパターンの少なくとも一部が重なり合うように、前記複数の単位ダミーパターンの少なくとも一部に対して、拡大、縮小および除去の少なくとも一つからなる調整を行うダミーパターン調整部と、
前記ダミーパターン調整部による調整後に前記半導体基板上に配置されている前記レイアウトパターンおよび前記ダミーパターンを用いて、タイミング検証を行うタイミング検証部と、
前記レイアウトパターンの中に含まれるクリティカルパスのパターンを抽出するクリティカルパス抽出部と、を備え、
前記ダミーパターン調整部は、
前記レイアウトパターンと前記単位ダミーパターンとの距離が所定長さ以下で離隔している場合は、該距離分だけ前記単位ダミーパターンを拡大するか、あるいは該距離を新たな単位ダミーパターンで埋めて、前記レイアウトパターンと接触させるダミーパターン修正部と、
前記ダミーパターン修正部で修正後のダミーパターンの中で、電気的に接続されるべきでない複数の前記レイアウトパターンと接触している単位ダミーパターンを除去するダミーパターン除去部と、を有し、
前記ダミーパターン調整部は、前記レイアウトパターンおよび前記単位ダミーパターンが重なり合っている場合に、重なり合った単位ダミーパターン分だけ前記レイアウトパターンを拡大するか、あるいは、重なり合った単位ダミーパターン分だけ前記レイアウトパターンを縮小し、
前記ダミーパターン除去部は、前記タイミング検証で問題ありと判断された場合に、前記レイアウトパターンの中に含まれるクリティカルパスのパターンに接触している前記単位ダミーパターンを除去し、
前記タイミング検証部は、前記ダミーパターン除去部がクリティカルパスのパターンに接触している前記単位ダミーパターンを除去した後に、再度タイミング検証を行い、
前記ダミーパターン配置部は、前記半導体基板のパターン配置領域の全域に、同一形状かつ同一面積の単位ダミーパターンを一定間隔で縦横に配置することを特徴とするレイアウトデータ処理装置。
【請求項２】
半導体基板上にレイアウトパターンを配置するレイアウトパターン配置部と、
前記レイアウトパターンの配置場所とは無関係に、前記半導体基板上のパターン配置領域の全域に均一に複数の単位ダミーパターンからなるダミーパターンを配置するダミーパターン配置部と、
前記レイアウトパターンの少なくとも一部に前記ダミーパターンの少なくとも一部が重なり合うように、前記複数の単位ダミーパターンの少なくとも一部に対して、拡大、縮小および除去の少なくとも一つからなる調整を行うダミーパターン調整部と、
前記ダミーパターン調整部による調整後に前記半導体基板上に配置されている前記レイアウトパターンおよび前記ダミーパターンを用いて、タイミング検証を行うタイミング検証部と、を備えることを特徴とするレイアウトデータ処理装置。
【請求項３】
前記ダミーパターン調整部は、前記レイアウトパターンおよび前記単位ダミーパターンが重なり合っている場合に、重なり合った単位ダミーパターン分だけ前記レイアウトパターンを拡大するか、あるいは、重なり合った単位ダミーパターン分だけ前記レイアウトパターンを縮小することを特徴とする請求項２に記載のレイアウトデータ処理装置。
【請求項４】
前記ダミーパターン調整部は、
前記レイアウトパターンと前記単位ダミーパターンとの距離が所定長さ以下で離隔している場合は、該距離分だけ前記単位ダミーパターンを拡大するか、あるいは該距離を新たな単位ダミーパターンで埋めて、前記レイアウトパターンと接触させるダミーパターン修正部と、
前記ダミーパターン修正部で修正後のダミーパターンの中で、電気的に接続されるべきでない複数の前記レイアウトパターンと接触している単位ダミーパターンを除去するダミーパターン除去部と、を有することを特徴とする請求項２または３に記載のレイアウトデータ処理装置。
【請求項５】
前記レイアウトパターンの中に含まれるクリティカルパスのパターンを抽出するクリティカルパス抽出部を備え、
前記ダミーパターン除去部は、前記タイミング検証で問題ありと判断された場合に、前記レイアウトパターンの中に含まれるクリティカルパスのパターンに接触している前記単位ダミーパターンを除去し、
前記タイミング検証部は、前記ダミーパターン除去部がクリティカルパスのパターンに接触している前記単位ダミーパターンを除去した後に、再度タイミング検証を行うことを特徴とする請求項４に記載のレイアウトデータ処理装置。
【請求項６】
前記ダミーパターン配置部は、前記半導体基板のパターン配置領域の全域に、同一形状かつ同一面積の単位ダミーパターンを一定間隔で縦横に配置することを特徴とする請求項２乃至５のいずれかに記載のレイアウトデータ処理装置。
【請求項７】
半導体基板上に配置されるレイアウトパターンと、
前記半導体基板上に、前記レイアウトパターンの少なくとも一部に接触するように配置され、かつ前記半導体基板のパターン配置領域の全域で、前記レイアウトパターンおよび前記ダミーパターンを合わせたパターン被覆率が所定の範囲内に収まるように配置されるダミーパターンと、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体基板上にレイアウトパターンの他にダミーパターンを配置する半導体装置およびレイアウトデータ処理装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化に伴って、ウエハ上にレイアウトパターンを配置する際の困難性が増している。微細化が進むと、様々な条件が各製造工程での精度を低下させる要因になる。例えば、ウエハ上に形成される各層ごとに、レジストを転写してレイアウトパターンを形成する製造工程では、各層のパターン配置領域の全域に対するレイアウトパターンの被覆率の大小が加工精度に大きく影響する。
【０００３】
より具体的には、被覆率が高いほど、各層をエッチング加工する際の化学反応速度が遅くなるため、削り残しが生じるおそれがあるのに対し、被覆率が低いほど、各層をエッチング加工する際の化学反応速度が速くなり、レイアウトパターンが想定以上に細くなるおそれがある。
【０００４】
また、ウエハ上の場所によって、レイアウトパターンの被覆率にばらつきがあるため、場所ごとに、加工精度が変動するという問題もある。
【０００５】
このような加工精度のばらつきを抑制するため、ウエハ上の空き領域にダミーパターンを配置して被覆率を上げる工夫が行われる。
【０００６】
ところが、ダミーパターンは、本来のレイアウトパターンから所定距離以上離れていないと配置できないというルールを設けることが多く、パターン配置領域の大半はダミーパターンの禁止領域に設定されてしまって、ダミーパターンを配置できる十分なスペースがないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許４５５３４６１号公報
【非特許文献】
【０００８】
【非特許文献１】特開２００１−２７４２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、半導体基板上のパターンの被覆率を高めつつ、半導体基板の全域で被覆率を均一化できる半導体装置およびレイアウトデータ処理装置を提供するものである。
【課題を解決するための手段】
【００１０】
本実施形態によれば、半導体基板上にレイアウトパターンを配置するレイアウトパターン配置部と、
前記レイアウトパターンの配置場所とは無関係に、前記半導体基板上のパターン配置領域の全域に均一に複数の単位ダミーパターンからなるダミーパターンを配置するダミーパターン配置部と、
前記レイアウトパターンの少なくとも一部に前記ダミーパターンの少なくとも一部が重なり合うように、前記複数の単位ダミーパターンの少なくとも一部に対して、拡大、縮小および除去の少なくとも一つからなる調整を行うダミーパターン調整部と、
前記ダミーパターン調整部による調整後に前記半導体基板上に配置されている前記レイアウトパターンおよび前記ダミーパターンを用いて、タイミング検証を行うタイミング検証部と、を備えることを特徴とするレイアウトデータ処理装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係るレイアウトデータ処理装置１０の概略構成を示すブロック図。
【図２】ウエハ上に配置されたレイアウトパターン１１の一例を示す図。
【図３】矩形状の多数のダミーパターン１２をウエハ上のパターン配置領域の全域に配置した例を示す図。
【図４】レイアウトデータ処理装置１０の処理動作の一例を示すフローチャート。
【図５】ダミー禁止領域１３の一例を示す図。
【図６】図４の処理を終えた状態でのパターン配置の一例を示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本実施形態を説明する。
【００１３】
図１は本実施形態に係るレイアウトデータ処理装置１０の概略構成を示すブロック図である。図１のレイアウトデータ処理装置１０は、ネットリスト生成部１と、レイアウトパターン配置部２と、ダミーパターン配置部３と、ダミーパターン調整部４と、タイミング検証部５とを備えている。レイアウトデータ処理装置１０は、一台のコンピュータで実現してもよいし、複数のコンピュータで処理を分散して実現してもよい。また、汎用のコンピュータではなく、専用のハードウェア装置で実現してもよい。
【００１４】
図１の一部の構成部分、例えばネットリスト生成部１は、レイアウトデータ処理装置１０とは別個の装置に設けて、この装置で生成したネットリストをレイアウトデータ処理装置１０に入力してもよい。
【００１５】
図１のレイアウトパターン配置部２は、ネットリスト生成部１で生成されたネットリストに基づいて、ウエハ上にレイアウトパターン１１を配置する。図２はウエハ上に配置されたレイアウトパターン１１の一例を示す図である。
【００１６】
ダミーパターン配置部３は、レイアウトパターン１１の配置場所とは無関係に、ウエハ上のパターン配置領域の全域に均一に複数の単位ダミーパターン１２からなるダミーパターンを配置する。
【００１７】
ここで、単位ダミーパターン１２とは、どのレイアウトパターン１１にも接続されていない、電気的に独立したパターンである。単位ダミーパターン１２の形状やサイズには特に制限はないが、例えば、矩形状である。本明細書では、これら単位ダミーパターン１２をウエハ上の全域に配置したものを総称してダミーパターンと呼ぶ。
【００１８】
図３は矩形状の多数の単位ダミーパターン１２をウエハ上のパターン配置領域の全域に配置した例を示している。ダミーパターン配置部３は、先に配置したレイアウトパターン１１の配置場所は無視して、複数の単位ダミーパターン１２をできるだけ均一にパターン配置領域の全域に配置する。図３の例では、同一形状で同一サイズの単位ダミーパターン１２を一定間隔で、縦横に配置している。
【００１９】
ダミーパターン調整部４は、複数の単位ダミーパターン１２の少なくとも一部に対して、拡大、縮小および除去の少なくとも一つからなる調整を行う。より具体的には、ダミーパターン調整部４は、配置した複数の単位ダミーパターン１２の少なくとも一部を、拡大したり、縮小したり、除去したりする。単位ダミーパターン１２の拡大や縮小といった変形処理は行わずに、一部の単位ダミーパターン１２の除去処理だけを行ってもよい。
【００２０】
ダミーパターン調整部４の特徴は、レイアウトパターン１１の少なくとも一部にダミーパターンの少なくとも一部が重なり合うようにすることである。これにより、従来よりもパターン被覆率を向上させることができる。
【００２１】
なお、パターン配置領域の全域にわたって単位ダミーパターン１２の変形処理や除去処理を行うのは、かなりの処理量になるため、クリティカルパスのパターンの周辺の単位ダミーパターン１２についてのみ調整を行ってもよい。
【００２２】
タイミング検証部５は、ダミーパターン調整部４での調整後に半導体基板上に配置されているレイアウトパターン１１とダミーパターンを用いて、タイミング検証を行う。タイミング検証の結果、タイミングが規定の範囲内に収まっていない場合は、ダミーパターン調整部４による調整をやり直して、再度タイミング検証部５によるタイミング検証を行う。このように、タイミング検証により、タイミングが規定の範囲内に収まるまで、ダミーパターン調整部４による調整とタイミング検証部５によるタイミング検証を繰り返す。
【００２３】
図４はレイアウトデータ処理装置１０の処理動作の一例を示すフローチャートである。まず、レイアウトパターン配置部２は、図２に示すように、ウエハ上にレイアウトパターン１１を配置する（ステップＳ１）。次に、タイミング検証部５は、配置したレイアウトパターン１１を用いて動作シミュレーションを行い、クリティカルパスのパターンを抽出する（ステップＳ２）。ここで、クリティカルパスのパターンを抽出する理由は、後に行われるダミーパターン１２の調整処理で、クリティカルパスのパターンの周辺の単位ダミーパターン１２の調整を行うためである。
【００２４】
次に、ダミーパターン配置部３は、図３に示すように、ウエハ上のパターン配置領域の全域にできるだけ均一に複数の単位ダミーパターン１２を配置する（ステップＳ３）。
【００２５】
従来は、単位ダミーパターン１２を配置する際、レイアウトパターン１１の近傍にダミー禁止領域を予め設定して、このダミー禁止領域以外の領域のみにダミーパターン１２を配置していた。図５はダミー禁止領域１３の一例を示す図である。図５に示すように、ダミー禁止領域１３は、レイアウトパターン１１から所定距離以内に設定されるため、実際には、ウエハ上のパターン配置領域のほぼ全域にダミー禁止領域１３が設定される結果となり、単位ダミーパターン１２を配置できる領域が極端に限られてしまう。図５の場合、ハッチングの付けられていない領域のみがダミーパターン１２を配置可能な領域であり、パターン被覆率を十分には向上できない。
【００２６】
これに対して、本実施形態では、図３に示すように、レイアウトパターン１１の配置場所とは無関係に単位ダミーパターン１２を配置するため、ウエハ上のパターン配置領域の全域にわたって均一に単位ダミーパターン１２を配置できる。
【００２７】
次に、ダミーパターン調整部４は、ウエハ上で、レイアウトパターン１１と単位ダミーパターン１２との距離が所定長さ以下で離隔している場合には、この距離を単位ダミーパターン１２で埋めて、単位ダミーパターン１２をレイアウトパターン１１に接触させる（ステップＳ４、ダミーパターン修正部）。ここでは、すでに配置されている単位ダミーパターン１２を変形させてレイアウトパターン１１に接触させてもよいし、新たな単位ダミーパターン１２を配置してレイアウトパターン１１と接触させてもよい。
【００２８】
次に、ダミーパターン調整部４は、ステップＳ４の処理後のすべての単位ダミーパターン１２の中で、電気的に接続されるべきでない複数のレイアウトパターン１１と接触している単位ダミーパターン１２を除去する（ステップＳ５、ダミーパターン除去部）。このステップＳ５は、レイアウトパターン１１同士の短絡を防止するためである。レイアウトパターン１１によっては、短絡しても問題がないものと、短絡すると回路動作上問題が生じるものがある。このステップＳ５では、短絡すると回路動作問題が生じる場合のみ、単位ダミーパターン１２を除去して短絡を防止する。
【００２９】
次に、タイミング検証部５は、ステップＳ５の処理後のダミーパターンとレイアウトパターン１１を用いて、タイミング検証を行う（ステップＳ６）。その結果、タイミング的に問題がないか否かを判定し（ステップＳ７）、問題がなければ全処理を終了する。一方、タイミング的に問題があれば、ダミーパターン調整部４は、クリティカルパスのパターンに接触しているダミーパターン１２を除去して（ステップＳ８）、再度ステップＳ６の処理を行う。
【００３０】
図６は図４の処理を終えた状態でのパターン配置の一例を示す図である。図６では、本来のレイアウトパターン１１を白抜きで示し、単位ダミーパターン１２を斜線で示している。隣接する２つのレイアウトパターン１１同士を接触させても電気的に問題がない箇所には、単位ダミーパターン１２を介して、これらレイアウトパターン１１を接触させている。また、レイアウトパターン１１の一部に重なり合うように単位ダミーパターン１２を配置して、実質的にレイアウトパターン１１の拡大を行っている箇所もある。
【００３１】
単位ダミーパターン１２を配置すると、その周辺のレイアウトパターン１１との間に容量が生じて、電気的特性が変化してしまう。したがって、タイミング的な制約が厳しいクリティカルパスのパターンの近傍に単位ダミーパターン１２を配置する際には注意が必要である。したがって、レイアウトパターン１１の一部に単位ダミーパターン１２を重なり合うように配置して、実質的にレイアウトパターン１１を拡大するのが必ずしもよいとは限らない。単位ダミーパターン１２の配置によるレイアウトパターン１１の容量的な影響を考慮に入れて、パターン被覆率が向上し、かつパターン被覆率の均一性が維持できるように、単位ダミーパターン１２の配置場所を決定するのが望ましい。
【００３２】
レイアウトパターン１１と単位ダミーパターン１２とが重なり合う場合、重なり合った部分のレイアウトパターン１１を除去してもよい。この場合、ウエハ上のパターン被覆率は下がることになるが、ウエハの全域でのパターン被覆率を均一化したい場合は、場所によっては、重なり合った部分のレイアウトパターン１１を除去して部分的にパターン被覆率を下げることも有効である。ただし、重なり合った部分をレイアウトパターン１１から除去した結果、除去後のレイアウトパターン１１のパターン幅が所定値以下になる場合は、配線抵抗が増す要因になるため、除去の対象外とするのが望ましい。
【００３３】
このように、本実施形態では、ウエハ上のパターン配置領域の全域に単位ダミーパターン１２を均一に配置した後、電気特性上問題のある単位ダミーパターン１２に限って除去するようにしたため、ウエハ上のパターン配置領域の全域にわたってパターン被覆率を向上でき、かつパターン配置領域の全域にわたってパターン被覆率を均一に維持できる。
【００３４】
特に、本実施形態では、電気特性上問題がなければ、レイアウトパターン１１の少なくとも一部に重なり合うように単位ダミーパターン１２を配置することを許容するため、従来に比べて単位ダミーパターン１２の配置自由度を高めることができ、パターン被覆率を従来よりも確実に向上できる。
【００３５】
図３や図６では、同一形状で同一サイズの矩形状の単位ダミーパターン１２を一定間隔でパターン配置領域の全域に均一に配置する例を示したが、任意の形状の単位ダミーパターン１２を配置できるようにしてもよい。
【００３６】
例えば、図４のステップＳ３では同一形状で同一サイズの矩形状の単位ダミーパターン１２を配置し、ステップＳ４の処理を行う際には、レイアウトパターン１１に近接した単位ダミーパターン１２の形状を変形させて、レイアウトパターン１１に接触させてもよい。
【００３７】
図２に示したレイアウトパターン１１の形状や配置、図３に示した単位ダミーパターン１２の形状や配置は一例にすぎず、半導体装置ごとに最適なパターン形状や配置を設定する必要がある。
【００３８】
上述した実施形態で説明したレイアウトデータ処理装置１０の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、レイアウトデータ処理装置１０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【００３９】
また、レイアウトデータ処理装置１０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００４０】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００４１】
１  ネットリスト生成部
２  レイアウトパターン配置部
３  ダミーパターン配置部
４  ダミーパターン調整部
５  タイミング検証部
１０  レイアウトデータ処理装置
１１  レイアウトパターン
１２  単位ダミーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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