(57)【要約】【課題】  寄生バイポーラ効果が発生する場合にラッチ回路のソフトエラー耐性を向上する。【解決手段】  ラッチ回路は、互いに逆の論理値を出力する複数の第１反転回路および複数の第２反転回路を有している。各第１反転回路（第２反転回路）の第１トランジスタの第１極性を有する第１ウエル領域は、第２極性を有する領域を介して、他の第１反転回路（第２反転回路）の第１トランジスタの第１ウエル領域に接続されている。各第１反転回路（第２反転回路）の第２トランジスタの第２極性を有する第２ウエル領域は、第１極性を有する領域を介して、他の第１反転回路（第２反転回路）の第２トランジスタの第１ウエル領域に接続されている。【選択図】    図１
2013143666.tif 000002
【特許請求の範囲】
【請求項１】
極性が互いに異なる第１トランジスタおよび第２トランジスタを各々含み、入力信号の論理値と同じ論理値を受け、前記入力信号の論理値と逆の論理値を出力する複数の第１反転回路と、
前記第１トランジスタおよび前記第２トランジスタを各々含み、前記入力信号の論理値と逆の論理値を受け、前記入力信号の論理値と同じ論理値を出力する複数の第２反転回路と
を備えたラッチ回路であって、
前記各第１反転回路の出力は、前記第２反転回路の少なくとも１つの入力に接続され、前記各第２反転回路の出力は、前記第１反転回路の少なくとも１つの入力に接続され、
前記各第１トランジスタは、第１極性を有する第１ウエル領域を有し、
前記各第２トランジスタは、前記第１極性と逆の第２極性を有する第２ウエル領域を有し、
前記各第１反転回路の前記第１トランジスタの前記第１ウエル領域は、前記第２極性を有する領域を介して、他の前記第１反転回路の前記第１トランジスタの前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２トランジスタの前記第２ウエル領域は、前記第１極性を有する領域を介して、他の前記第１反転回路の前記第２トランジスタの前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１トランジスタの前記第１ウエル領域は、前記第２極性を有する領域を介して、他の前記第２反転回路の前記第１トランジスタの前記第１ウエル領域に接続され、
前記各第２反転回路の前記第２トランジスタの前記第２ウエル領域は、前記第１極性を有する領域を介して、他の前記第２反転回路の前記第２トランジスタの前記第２ウエル領域に接続されていること
を特徴とするラッチ回路。
【請求項２】
前記第１極性を有する領域および前記第２極性を有する領域の一方は、半導体基板であり、
前記第１極性を有する領域および前記第２極性を有する領域の他方は、前記半導体基板中に形成される第３ウエル領域であり、
前記第３ウエル領域は、前記第１ウエル領域および前記第２ウエル領域のうち、前記第３ウエル領域と同じ極性の複数のウエル領域に接続されない位置に形成されていること
を特徴とする請求項１に記載のラッチ回路。
【請求項３】
前記第１トランジスタはｐＭＯＳトランジスタであり、前記第１ウエル領域は、ｎ型ウエル領域であり、
前記第２トランジスタはｎＭＯＳトランジスタであり、前記第２ウエル領域は、ｐ型ウエル領域であり、
前記半導体基板はｐ型の導電半導体基板であり、前記第３ウエル領域はｎ型ウエル領域であり、
前記各第１反転回路の前記第１ウエル領域は、前記半導体基板を介して他の前記第１反転回路の前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２ウエル領域は、前記第３ウエル領域を介して他の前記第１反転回路の前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１ウエル領域は、前記半導体基板を介して他の前記第２反転回路の前記第１ウエル領域に接続され、
前記各第２反転回路の前記第２ウエル領域は、前記第３ウエル領域を介して他の前記第２反転回路の前記第２ウエル領域に接続されていること
を特徴とする請求項１または請求項２に記載のラッチ回路。
【請求項４】
前記第１トランジスタはｐＭＯＳトランジスタであり、前記第１ウエル領域は、ｎ型ウエル領域であり、
前記第２トランジスタはｎＭＯＳトランジスタであり、前記第２ウエル領域は、ｐ型ウエル領域であり、
前記半導体基板はｎ型の導電半導体基板であり、前記第３ウエル領域はｐ型ウエル領域であり、
前記各第１反転回路の前記第１ウエル領域は、前記第３ウエル領域を介して他の前記第１反転回路の前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２ウエル領域は、前記半導体基板を介して他の前記第１反転回路の前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１ウエル領域は、前記第３ウエル領域を介して他の前記第２反転回路の前記第１ウエル領域に接続され、
前記各第２反転回路の１つの前記第２ウエル領域は、前記半導体基板を介して他の前記第２反転回路の前記第２ウエル領域に接続されていること
を特徴とする請求項１または請求項２に記載のラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路に関する。
【背景技術】
【０００２】
半導体装置のソフトエラー耐性およびラッチアップ耐性を向上させる様々な技術が提案されている。例えば、ｐ型基板上にｎ型ウエル領域とｐ型ウエル領域とが形成されるトリプルウエル構造において、ｎ型ウエル領域およびｐ型ウエル領域とｐ型基板との間に、ｐ型基板上にｐ型ウエル領域の一部と対向する部分を除いて埋め込みｎ型ウエル領域が形成される（例えば、特許文献１−２参照。）。
【０００３】
偶数個のインバータを順に接続して正帰還ループを形成したラッチ回路では、入力端子は偶数段目の複数のインバータの入力に接続される（例えば、特許文献３参照。）。この種のラッチ回路では、半導体基板に入射するα線や中性子線の影響により出力値が同時に変化するおそれのある２つのトランジスタの間に、上記出力値の変化をキャンセルするトランジスタを配置することで、ソフトエラー耐性が向上される（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−９５６７号公報
【特許文献２】特開２００５−１４２３２１号公報
【特許文献３】特開２００７−３１２１０４号公報
【特許文献４】特開２０１０−２１２７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタは、ｎ型またはｐ型の半導体基板上に設けられたｎ型およびｐ型のウエル領域と、ｎ型およびｐ型の拡散領域とにより形成され、トランジスタが形成された半導体基板は、寄生バイポーラを含んでいる。例えば、α線や中性子線の影響により寄生バイポーラ効果が発生し、ラッチ回路内の同じ論理値に設定されている複数のノードの電圧が変動すると、ソフトエラー耐性は低下し、ラッチ回路に保持されている論理値は変化する可能性がある。このため、α線や中性子線の影響により寄生バイポーラ効果が発生する場合にも、ラッチ回路のソフトエラーを防ぐ必要がある。
【０００６】
本発明の目的は、寄生バイポーラ効果が発生する場合にラッチ回路のソフトエラー耐性を向上することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、ラッチ回路は、極性が互いに異なる第１トランジスタおよび第２トランジスタを各々含み、入力信号の論理値と同じ論理値を受け、入力信号の論理値と逆の論理値を出力する複数の第１反転回路と、第１トランジスタおよび第２トランジスタを各々含み、入力信号の論理値と逆の論理値を受け、入力信号の論理値と同じ論理値を出力する複数の第２反転回路とを備えたラッチ回路であって、各第１反転回路の出力は、第２反転回路の少なくとも１つの入力に接続され、各第２反転回路の出力は、第１反転回路の少なくとも１つの入力に接続され、各第１トランジスタは、第１極性を有する第１ウエル領域を有し、各第２トランジスタは、第１極性と逆の第２極性を有する第２ウエル領域を有し、各第１反転回路の第１トランジスタの第１ウエル領域は、第２極性を有する領域を介して、他の第１反転回路の第１トランジスタの第１ウエル領域に接続され、各第１反転回路の第２トランジスタの第２ウエル領域は、第１極性を有する領域を介して、他の第１反転回路の第２トランジスタの第２ウエル領域に接続され、各第２反転回路の第１トランジスタの第１ウエル領域は、第２極性を有する領域を介して、他の第２反転回路の第１トランジスタの第１ウエル領域に接続され、各第２反転回路の第２トランジスタの第２ウエル領域は、第１極性を有する領域を介して、他の第２反転回路の第２トランジスタの第２ウエル領域に接続されている。
【発明の効果】
【０００８】
寄生バイポーラ効果が発生する場合にラッチ回路のソフトエラー耐性を向上できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態におけるラッチ回路の例を示している。
【図２】図１に示したラッチ回路における反転回路のレイアウトの例を示している。
【図３】図２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。
【図４】図２のＣ−Ｃ’線およびＤ−Ｄ’線に沿う断面の例を示している。
【図５】図２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の別の例を示している。
【図６】別の実施形態におけるラッチ回路の例を示している。
【図７】図６に示したラッチ回路における反転回路のレイアウトの例を示している。
【図８】図７のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。
【図９】別の実施形態におけるラッチ回路の例を示している。
【図１０】図９に示したラッチ回路における反転回路のレイアウトの例を示している。
【図１１】別の実施形態におけるラッチ回路の例を示している。
【図１２】図１１に示したラッチ回路における反転回路のレイアウトの例を示している。
【図１３】図１２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線およびノードには、信号名と同じ符号を使用する。
【００１１】
図１は、一実施形態におけるラッチ回路ＬＴの例を示している。ラッチ回路ＬＴは、反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２およびスイッチ回路ＳＷ１、ＳＷ２を有している。反転回路ＩＶ１１、ＩＶ１２は、第１反転回路の一例であり、反転回路ＩＶ２１、ＩＶ２２は、第２反転回路の一例である。
【００１２】
反転回路ＩＶ１１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰＭ１１およびｎＭＯＳトランジスタＮＭ１１を有している。ｐＭＯＳトランジスタＰＭ１１のドレインであるノードＮＰ１１およびｎＭＯＳトランジスタＮＭ１１のドレインであるノードＮＮ１１は、反転回路ＩＶ１１の出力ノードＮＤ１１に接続されている。反転回路ＩＶ１２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰＭ１２およびｎＭＯＳトランジスタＮＭ１２を有している。ｐＭＯＳトランジスタＰＭ１２のドレインであるノードＮＰ１２およびｎＭＯＳトランジスタＮＭ１２のドレインであるノードＮＮ１２は、反転回路ＩＶ１２の出力ノードＮＤ１２に接続されている。
【００１３】
反転回路ＩＶ２１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰＭ２１およびｎＭＯＳトランジスタＮＭ２１を有している。ｐＭＯＳトランジスタＰＭ２１のドレインであるノードＮＰ２１およびｎＭＯＳトランジスタＮＭ２１のドレインであるノードＮＮ２１は、反転回路ＩＶ２１の出力ノードＮＤ２１に接続されている。例えば、出力ノードＮＤ２１は、ラッチ回路ＬＴの出力端子ＤＯＵＴに接続されている。反転回路ＩＶ２２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰＭ２２およびｎＭＯＳトランジスタＮＭ２２を有している。ｐＭＯＳトランジスタＰＭ２２のドレインであるノードＮＰ２２およびｎＭＯＳトランジスタＮＭ２２のドレインであるノードＮＮ２２は、反転回路ＩＶ２２の出力ノードＮＤ２２に接続されている。
【００１４】
ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２は、第１トランジスタの一例である。ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２は、第２トランジスタの一例である。ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２は、極性が互いに異なる。
【００１５】
反転回路ＩＶ１１の出力ノードＮＤ１１は、反転回路ＩＶ２１のｎＭＯＳトランジスタＮＭ２１のゲートおよび反転回路ＩＶ２２のｐＭＯＳトランジスタＰＭ２２のゲートに接続されている。反転回路ＩＶ１２の出力ノードＮＤ１２は、反転回路ＩＶ２１のｐＭＯＳトランジスタＰＭ２１のゲートおよび反転回路ＩＶ２２のｎＭＯＳトランジスタＮＭ２２のゲートに接続されている。
【００１６】
反転回路ＩＶ２１の出力ノードＮＤ２１は、反転回路ＩＶ１１のｐＭＯＳトランジスタＰＭ１１のゲートおよび反転回路ＩＶ１２のｎＭＯＳトランジスタＮＭ１２のゲートに接続されている。反転回路ＩＶ２２の出力ノードＮＤ２２は、反転回路ＩＶ１１のｎＭＯＳトランジスタＮＭ１１のゲートおよび反転回路ＩＶ１２のｐＭＯＳトランジスタＰＭ１２のゲートに接続されている。
【００１７】
このように、ラッチ回路ＬＴは、反転回路ＩＶ１１の出力から反転回路ＩＶ２１、ＩＶ２２の入力への信号パス（ＮＤ１１）および反転回路ＩＶ１２の出力から反転回路ＩＶ２１、ＩＶ２２の入力への信号パス（ＮＤ１２）を有している。また、ラッチ回路ＬＴは、反転回路ＩＶ２１の出力から反転回路ＩＶ１１、ＩＶ１２の入力への信号のフィードバックパス（ＮＤ２１）および反転回路ＩＶ２２の出力から反転回路ＩＶ１１、ＩＶ１２の入力への信号のフィードバックパス（ＮＤ２２）を有している。これ等パスにより、入力信号ＤＩＮの論理値を保持するループが形成される。
【００１８】
スイッチ回路ＳＷ１、ＳＷ２は、クロック信号ＣＬＯＣＫがロウレベルのときにオンして、入力信号ＤＩＮ（すなわち、入力データ）を反転回路ＩＶ１１、ＩＶ１２の入力に供給する。スイッチ回路ＳＷ１、ＳＷ２は、クロック信号ＣＬＯＣＫがハイレベルときにオフして、入力信号ＤＩＮの反転回路ＩＶ１１、ＩＶ１２への供給を停止する。この例では、各スイッチ回路ＳＷ１、ＳＷ２は、ＣＭＯＳ伝達ゲートにより形成されている。ＣＭＯＳ伝達ゲートのｐＭＯＳトランジスタのゲートは、クロック信号ＣＬＯＣＫと同じ論理値のクロック信号ＣＫを受けている。ＣＭＯＳ伝達ゲートのｎＭＯＳトランジスタのゲートは、クロック信号ＣＬＯＣＫと逆の論理値のクロック信号ＸＣＫを受けている。
【００１９】
図２は、図１に示したラッチ回路ＬＴにおける反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２のレイアウトの例を示している。網掛けの領域は、トランジスタのソースおよびドレインが形成される拡散層を示している。太い実線は、拡散層を別の拡散層またはゲートに接続する配線を示し、太い実線上の黒丸は、配線が拡散層またはゲートに接続されることを示している。破線は、ｐＭＯＳトランジスタのｎ型ウエル領域ＮＷを示している。二点鎖線は、半導体基板の深い位置に形成されるｎ型ディープウエル領域Ｄ−ＮＷを示している。図の横方向に延びる細長い矩形は、トランジスタのゲートＧＡＴＥを示している。
【００２０】
この例では、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２のｐＭＯＳトランジスタＰＭ１１、ＰＭ１２とｎＭＯＳトランジスタＮＭ１１、ＮＭ１２とが、図の横方向に沿って交互に配置されている。また、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２のｐＭＯＳトランジスタＰＭ２１、ＰＭ２２とｎＭＯＳトランジスタＮＭ２１、ＮＭ２２とが、図の横方向に沿って交互に配置されている。
【００２１】
電源線ＶＤＤに接続された共通のソースを有する２つのｐＭＯＳトランジスタ（例えば、ＰＭ２２、ＰＭ１１）は、図の縦方向に配置されている。接地線ＶＳＳに接続された共通のソースを有する２つのｎＭＯＳトランジスタ（例えば、ＮＭ２１、ＮＭ１２）は、図の縦方向に配置されている。電源線ＶＤＤをｐＭＯＳトランジスタのソースに接続するコンタクトおよび接地線ＶＳＳをｎＭＯＳトランジスタのソースに接続するコンタクトは、記載を省略している。図の縦方向に配置される２つのｐＭＯＳトランジスタのソース（ＶＤＤ）は、互いに独立した領域に形成されてもよい。同様に、図の縦方向に配置されｎＭＯＳトランジスタのソース（ＶＳＳ）は、互いに独立した領域に形成されてもよい。
【００２２】
反転回路ＩＶ１２のｎＭＯＳトランジスタＮＭ１２のドレインＮＮ１２は、反転回路ＩＶ１１のｐＭＯＳトランジスタＰＭ１１のドレインＮＰ１１と反転回路ＩＶ１２のｐＭＯＳトランジスタＰＭ１２のドレインＮＰ１２の間に配置されている。反転回路ＩＶ１２のｐＭＯＳトランジスタＰＭ１２のドレインＮＰ１２は、反転回路ＩＶ１２のｎＭＯＳトランジスタＮＭ１２のドレインＮＮ１２と反転回路ＩＶ１１のｎＭＯＳトランジスタＮＭ１１のドレインＮＮ１１の間に配置されている。
【００２３】
反転回路ＩＶ２１のｎＭＯＳトランジスタＮＭ２１のドレインＮＮ２１は、反転回路ＩＶ２２のｐＭＯＳトランジスタＰＭ２２のドレインＮＰ２２と反転回路ＩＶ２１のｐＭＯＳトランジスタＰＭ２１のドレインＮＰ２１の間に配置されている。反転回路ＩＶ２１のｐＭＯＳトランジスタＰＭ２１のドレインＮＰ２１は、反転回路ＩＶ２１のｎＭＯＳトランジスタＮＭ２１のドレインＮＮ２１と反転回路ＩＶ２２のｎＭＯＳトランジスタＮＭ２２のドレインＮＮ２２の間に配置されている。
【００２４】
例えば、ｐＭＯＳトランジスタＰＭ１１、ｎＭＯＳトランジスタＮＭ１２、ｐＭＯＳトランジスタＰＭ１２のドレインの近傍にα線等が入射したとする。α線等の入射で発生するプラスの電荷およびマイナスの電荷により、例えば、ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２のドレインＮＰ１１、ＮＰ１２の電圧は一時的に低下し、反転回路ＩＶ１１、ＩＶ１２の出力ノードＮＤ１１、ＮＤ１２の電圧はともに変動しようとする。しかし、α線等の入射で発生するプラスの電荷およびマイナスの電荷により、ｎＭＯＳトランジスタＮＭ１２のドレインＮＮ１２の電圧は一時的に上昇する。これにより、反転回路ＩＶ１２の出力ノードＮＤ１２の電圧の変動はキャンセルされる。したがって、図２のレイアウトにより、反転回路ＩＶ１１、ＩＶ１２の出力ノードＮＤ１１、ＮＤ１２の電圧が同時に変動することを防止でき、ソフトエラー耐性を向上できる。
【００２５】
図３は、図２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。例えば、図１に示したラッチ回路ＬＴは、導電性を有するｐ型半導体基板ＰＳＵＢ上に形成されている。なお、実際には、ｐ型半導体基板ＰＳＵＢは、図３に示したものに比べてかなり厚い。ｐＭＯＳトランジスタとｎＭＯＳトランジスタは、ＳＴＩ（Shallow Trench Isolation）等の絶縁膜ＩＮＳにより電気的に分離されている。各トランジスタのゲートＧＡＴＥは、ｐ型半導体基板ＰＳＵＢ上にゲート絶縁膜ＧＩを介して形成されている。なお、図２および図３等において、ｎ型ウエル領域ＮＷ、ｐ型ウエル領域ＰＷおよびｐ型半導体基板ＰＳＵＢに接続される電源のコンタクトは、記載を省略している。
【００２６】
Ａ−Ａ’線に沿う断面において、ｐＭＯＳトランジスタＰＭ２２、ＰＭ２１の各々は、破線で示すｐ型チャネルがゲートＧＡＴＥの電圧に応じて形成されるｎ型ウエル領域ＮＷを有している。ｎＭＯＳトランジスタＮＭ２１、ＮＭ２２の各々は、破線で示すｎ型チャネルがゲートＧＡＴＥの電圧に応じて形成されるｐ型ウエル領域ＰＷを有している。この例では、ｐ型半導体基板ＰＳＵＢがｐ型ウエル領域ＰＷを兼ねている。なお、ｐ型ウエル領域ＰＷは、ｐ型半導体基板ＰＳＵＢ中にイオンを注入することで形成されてもよい。ｎ型ウエル領域ＮＷは、第１極性を有する第１ウエル領域の一例である。ｐ型ウエル領域ＰＷは、第１極性と逆の第２極性を有する第２ウエル領域の一例である。
【００２７】
図１に示した反転回路ＩＶ２２のｎＭＯＳトランジスタＮＭ２２のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間には、ｎ型ディープウエル領域Ｄ−ＮＷが形成されている。これにより、ｎＭＯＳトランジスタＮＭ２２のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢとは、電気的に分離されている。ｎ型ディープウエル領域Ｄ−ＮＷは、ｎＭＯＳトランジスタＮＭ２２のｐ型ウエル領域ＰＷを覆って、ｐＭＯＳトランジスタＰＭ２１のｎ型ウエル領域ＮＷの途中まで形成されている。
【００２８】
図１に示した反転回路ＩＶ２２のｐＭＯＳトランジスタＰＭ２２のｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢを介して、反転回路ＩＶ２１のｐＭＯＳトランジスタＰＭ２１のｎ型ウエル領域ＮＷに接続されている。このように、同じ論理値を出力する一対の反転回路ＩＶ２１、ＩＶ２２において、ｎＭＯＳトランジスタＮＭ２１、ＮＭ２２のｐ型ウエル領域ＰＷは、ｎ型ディープウエル領域Ｄ−ＮＷにより電気的に互いに分離されている。同様に、同じ論理値を出力する一対の反転回路ＩＶ２１、ＩＶ２２において、ｐＭＯＳトランジスタＰＭ２１、ＰＭ２２のｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢにより電気的に互いに分離されている。
【００２９】
なお、ｐ型チャネルおよびｐ型ウエル領域ＰＷ等のｐ型の領域は、シリコン等の半導体基板（この例では、ＰＳＵＢ）にＰ（リン）等を注入することで形成される。ｎ型チャネル、ｎ型ウエル領域ＮＷおよびｎ型ディープウエル領域Ｄ−ＮＷ等のｎ型の領域は、シリコン等の半導体基板にＡｓ（砒素）やＢ（ホウ素）等を注入することで形成される。
【００３０】
Ｂ−Ｂ’線に沿う断面においても、ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２の各々は、ｎ型ウエル領域ＮＷを有し、ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２の各々は、ｐ型半導体基板ＰＳＵＢを利用して形成されるｐ型ウエル領域ＰＷを有している。ｎＭＯＳトランジスタＮＭ１１のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、ｎ型ディープウエル領域Ｄ−ＮＷが形成され、ｎＭＯＳトランジスタＮＭ１１のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢとは、電気的に分離されている。これにより、同じ論理値を出力する一対の反転回路ＩＶ１１、ＩＶ１２において、ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２のｐ型ウエル領域ＰＷは、ｎ型ディープウエル領域Ｄ−ＮＷにより電気的に互いに分離されている。また、同じ論理値を出力する一対の反転回路ＩＶ１１、ＩＶ１２において、ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２のｐ型ウエル領域ＰＷは、ｐ型半導体基板ＰＳＵＢにより電気的に互いに分離されている。
【００３１】
さらに、同じ論理値を出力する一対の反転回路ＩＶ１１、ＩＶ１２において、ｎ型ディープウエル領域Ｄ−ＮＷは、複数のｎ型ウエル領域ＮＷに接続されない位置に形成されている。同じ論理値を出力する一対の反転回路ＩＶ２１、ＩＶ２２においても、ｎ型ディープウエル領域Ｄ−ＮＷは、複数のｎ型ウエル領域ＮＷに接続されない位置に形成されている。これにより、一対の反転回路ＩＶ１１、ＩＶ１２において、ｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢを介して、他のｎ型ウエル領域ＮＷと電気的に分離される。一対の反転回路ＩＶ２１、ＩＶ２２において、ｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢを介して、他のｎ型ウエル領域ＮＷと電気的に分離される。
【００３２】
なお、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２の一方のｎＭＯＳトランジスタＮＭ２１またはＮＭ２２のｐ型ウエル領域ＰＷを覆って形成されればよい。また、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２の一方のｎＭＯＳトランジスタＮＭ１１またはＮＭ１２のｐ型ウエル領域ＰＷを覆って形成されればよい。さらに、全てのｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、電気的に互いに分離されたｎ型ディープウエル領域Ｄ−ＮＷをそれぞれ形成してもよい。
【００３３】
図４は、図２のＣ−Ｃ’線およびＤ−Ｄ’線に沿う断面の例を示している。Ｃ−Ｃ’線に沿う断面において、ｐＭＯＳトランジスタＰＭ１１、ＰＭ２２の各々は、ゲートＧＡＴＥの下を除く領域に、ｐ型拡散層Ｐ＋により形成されるソース領域およびドレイン領域を有している。Ｄ−Ｄ’線に沿う断面において、ｎＭＯＳトランジスタＮＭ１１、ＮＭ２２の各々は、ゲートＧＡＴＥの下を除く領域に、ｎ型拡散層Ｎ＋により形成されるソース領域およびドレイン領域を有している。
【００３４】
例えば、ｐＭＯＳトランジスタＰＭ１１にα線等が入射して、ｎ型ウエル領域ＮＷにマイナスの電荷が溜まり、ｎ型ウエル領域ＮＷの電圧が低下したとする。このとき、ｐ型拡散層Ｐ＋、ｎ型ウエル領域ＮＷ、ｐ型拡散層Ｐ＋による寄生バイポーラ効果、またはｐ型拡散層Ｐ＋、ｎ型ウエル領域ＮＷ、ｐ型半導体基板ＰＳＵＢによる寄生バイポーラ効果が現れると、一時的にノイズが発生する。
【００３５】
しかし、図３に示したように、反転回路ＩＶ１１のｐＭＯＳトランジスタＰＭ１１のｎ型ウエル領域ＮＷは、同じ論理値を出力する反転回路ＩＶ１２のｐＭＯＳトランジスタＰＭ１２のｎ型ウエル領域ＮＷと電気的に分離されている。このため、ｐＭＯＳトランジスタＰＭ１２のｎ型ウエル領域ＮＷは、ｐＭＯＳトランジスタＰＭ１１のｎ型ウエル領域ＮＷ１１の電圧低下の影響を受けず、寄生バイポーラ効果はｐＭＯＳトランジスタＰＭ１２では発生しない。
【００３６】
同様に、例えば、ｎＭＯＳトランジスタＮＭ１１にα線等が入射して、ｐ型ウエル領域ＰＷにプラスの電荷が溜まり、ｐ型ウエル領域ＰＷの電圧が上昇したとする。このとき、ｎ型拡散層Ｎ＋、ｐ型ウエル領域ＰＷ、ｎ型拡散層Ｎ＋による寄生バイポーラ効果が現れると、一時的にノイズが発生する。
【００３７】
しかし、図３に示したように、反転回路ＩＶ１１のｎＭＯＳトランジスタＮＭ１１のｐ型ウエル領域ＰＷは、同じ論理値を出力する反転回路ＩＶ１２のｎＭＯＳトランジスタＮＭ１２のｐ型ウエル領域ＰＷと電気的に分離されている。このため、ｎＭＯＳトランジスタＮＭ１２のｐ型ウエル領域ＰＷは、ｎＭＯＳトランジスタＮＭ１１のｐ型ウエル領域ＰＷの電圧上昇の影響を受けず、寄生バイポーラ効果はｎＭＯＳトランジスタＮＭ１２では発生しない。
【００３８】
この結果、α線等が入射したときに、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２の出力ノードＮＤ１１、ＮＤ１２の電圧が同時に変動することを防止でき、ソフトエラー耐性を向上できる。同様に、α線等が入射したときに、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２の出力ノードＮＤ２１、ＮＤ２２の電圧が同時に変動することを防止でき、ソフトエラー耐性を向上できる。
【００３９】
図５は、図２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の別の例を示している。図３と同じ要素については、同じ符号を示し、詳細な説明は省略する。この例では、図１に示したラッチ回路ＬＴは、導電性を有するｎ型半導体基板ＮＳＵＢ上に形成されている。ｎ型半導体基板ＮＳＵＢは、ｎ型ウエル領域ＮＷを兼ねている。なお、ｎ型ウエル領域ＮＷは、ｎ型半導体基板ＮＳＵＢ中にイオンを注入することで形成されてもよい。
【００４０】
この例では、ｐＭＯＳトランジスタＰＭ１１、ＰＭ２２のｎ型ウエル領域ＮＷとｎ型半導体基板ＰＳＵＢの間に、ｐ型ディープウエル領域Ｄ−ＰＷが形成されている。これにより、ｐＭＯＳトランジスタＰＭ２２、ＰＭ２１のｎ型ウエル領域ＮＷは、ｐ型ディープウエル領域Ｄ−ＰＷを介して電気的に分離され、ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２のｎ型ウエル領域ＮＷは、ｐ型ディープウエル領域Ｄ−ＰＷを介して電気的に分離されている。
【００４１】
ｐ型ディープウエル領域Ｄ−ＰＷは、一対の反転回路ＩＶ１１、ＩＶ１２および一対の反転回路ＩＶ２１、ＩＶ２２のそれぞれにおいて、複数のｐ型ウエル領域ＰＷに接続されない位置に形成されている。これにより、各ｐ型ウエル領域ＰＷは、ｎ型半導体基板ＮＳＵＢを介して、他のｐ型ウエル領域ＰＷと電気的に分離されている。
【００４２】
なお、ｐ型ディープウエル領域Ｄ−ＰＷは、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２の一方のｐＭＯＳトランジスタＰＭ２１またはＰＭ２２のｎ型ウエル領域ＮＷを覆って形成されればよい。また、ｐ型ディープウエル領域Ｄ−ＰＷは、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２の一方のｐＭＯＳトランジスタＰＭ１１またはＰＭ１２のｎ型ウエル領域ＮＷを覆って形成されればよい。さらに、全てのｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２のｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、電気的に互いに分離されたｐ型ディープウエル領域Ｄ−ＰＷをそれぞれ形成してもよい。
【００４３】
これにより、図３の構造と同様に、同じ論理値を出力する一対の反転回路ＩＶ１１、ＩＶ１２において、ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２のｎ型ウエル領域ＮＷを電気的に分離できる。また、同じ論理値を出力する一対の反転回路ＩＶ２１、ＩＶ２２において、ｐＭＯＳトランジスタＰＭ２１、ＰＭ２２のｎ型ウエル領域ＮＷを電気的に分離できる。したがって、反転回路ＩＶ１１、ＩＶ１２のｐＭＯＳトランジスタＰＭ１１、ＰＭ１２のｎ型ウエル領域ＮＷの一方にα線等が入射して、寄生バイポーラ効果が発生しても、ｎ型ウエル領域ＮＷの他方に寄生バイポーラ効果が発生することを防止できる。反転回路ＩＶ２１、ＩＶ２２のｐＭＯＳトランジスタＰＭ２１、ＰＭ２２についても、一方で発生する寄生バイポーラ効果に連動して他方で寄生バイポーラ効果が発生することを防止できる。さらに、反転回路ＩＶ１１、ＩＶ１２のｎＭＯＳトランジスタＮＭ１１、ＮＭ１２についても、ｎ型半導体基板ＮＳＵＢにより分離されるため、一方で発生する寄生バイポーラ効果に連動して他方で寄生バイポーラ効果が発生することを防止できる。反転回路ＩＶ２１、ＩＶ２２のｎＭＯＳトランジスタＮＭ２１、ＮＭ２２についても、ｎ型半導体基板ＮＳＵＢにより分離されるため、一方で発生する寄生バイポーラ効果に連動して他方で寄生バイポーラ効果が発生することを防止できる。この結果、ソフトエラー耐性を向上できる。
【００４４】
以上、この実施形態では、ラッチ回路ＬＴ内の同じ論理値を出力する複数の反転回路において、１つのトランジスタのウエル領域の電圧変動により寄生バイポーラ効果が発生する場合に、他のトランジスタで寄生バイポーラ効果が連動して発生することを防止できる。この結果、α線等の影響により寄生バイポーラ効果が発生する場合にも、ラッチ回路のソフトエラー耐性を向上できる。
【００４５】
図６は、別の実施形態におけるラッチ回路ＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ラッチ回路ＬＴは、反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２、スイッチ回路ＳＷ１および出力回路ＯＵＴを有している。反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２は、ＣＭＯＳインバータとして形成されている。
【００４６】
反転回路ＩＶ１１の出力ノードＮＤ１１は、反転回路ＩＶ２１の入力に接続され、反転回路ＩＶ２１の出力ノードＮＤ２１は、反転回路ＩＶ１１の入力に接続されている。反転回路ＩＶ１２の出力ノードＮＤ１２は、反転回路ＩＶ２２の入力に接続され、反転回路ＩＶ２２の出力ノードＮＤ２２は、反転回路ＩＶ１２の入力に接続されている。
【００４７】
スイッチ回路ＳＷ１は、図１と同様に、クロック信号ＣＬＯＣＫがロウレベルのときに入力信号ＤＩＮを反転回路ＩＶ１１、ＩＶ１２に供給し、クロック信号ＣＬＯＣＫがハイレベルときに入力信号ＤＩＮの反転回路ＩＶ１１、ＩＶ１２への供給を停止する。
【００４８】
出力回路ＯＵＴは、電源線ＶＤＤと接地線ＶＳＳの間に直列に接続されたｐＭＯＳトランジスタＰＭ３１、ＰＭ３２およびｎＭＯＳトランジスタＮＭ３２、ＮＭ３１を有している。例えば、ｐＭＯＳトランジスタＰＭ３１のゲートおよびｎＭＯＳトランジスタＮＭ３１のゲートは、ノードＮＤ１１に接続され、ｐＭＯＳトランジスタＰＭ３２のゲートおよびｎＭＯＳトランジスタＮＭ３２のゲートは、ノードＮＤ１２に接続されている。出力回路ＯＵＴは、ノードＮＤ１１、ＮＤ１２の論理値を反転して、出力信号ＤＯＵＴとして出力する。出力信号ＤＯＵＴの論理値は、入力信号ＤＩＮの論理値と同じである。
【００４９】
図７は、図６に示したラッチ回路ＬＴにおける反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２のレイアウトの例を示している。図７の表記方法は、図２と同じである。図７に示したレイアウトは、トランジスタが配置される位置およびトランジスタ間の接続配線が異なることを除き、図２に示したレイアウトと同様である。
【００５０】
図８は、図７のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。図８の表記方法は、図３と同じである。図８は、トランジスタが配置される位置およびゲートＧＡＴＥに接続されるノード名が異なることを除き、図３と同様である。
【００５１】
なお、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２の一方のｎＭＯＳトランジスタＮＭ１１またはＮＭ１２のｐ型ウエル領域ＰＷを覆って形成されればよい。また、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２の一方のｎＭＯＳトランジスタＮＭ２１またはＮＭ２２のｐ型ウエル領域ＰＷを覆って形成されればよい。さらに、全てのｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、電気的に互いに分離されたｎ型ディープウエル領域Ｄ−ＮＷをそれぞれ形成してもよい。
【００５２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＣＭＯＳインバータにより複数のフィードバックループが形成されるラッチ回路ＬＴにおいても、同じ論理値を出力する複数のトランジスタで寄生バイポーラ効果が連動して発生することを防止でき、ソフトエラー耐性を向上できる。
【００５３】
図９は、別の実施形態におけるラッチ回路ＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ラッチ回路ＬＴは、反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２およびスイッチ回路ＳＷ１、ＳＷ２を有している。反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２は、ＣＭＯＳインバータとして形成されている。
【００５４】
反転回路ＩＶ１１の出力ノードＮＤ１１は、反転回路ＩＶ２１の入力に接続され、反転回路ＩＶ２１の出力ノードＮＤ２１は、反転回路ＩＶ１２の入力に接続されている。反転回路ＩＶ１２の出力ノードＮＤ１２は、反転回路ＩＶ２２の入力に接続され、反転回路ＩＶ２２の出力ノードＮＤ２２は、反転回路ＩＶ１１の入力に接続されている。スイッチ回路ＳＷ１、ＳＷ２は、図１と同様に、クロック信号ＣＬＯＣＫがロウレベルのときに入力信号ＤＩＮを反転回路ＩＶ１１、ＩＶ１２に供給し、クロック信号ＣＬＯＣＫがハイレベルときに入力信号ＤＩＮの反転回路ＩＶ１１、ＩＶ１２への供給を停止する。
【００５５】
図１０は、図９に示したラッチ回路ＬＴにおける反転回路ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２のレイアウトの例を示している。図１０の表記方法は、図２と同じである。図１０に示したレイアウトは、トランジスタ間の接続配線が異なることを除き、図７に示したレイアウトと同様である。トランジスタの配置は、図７と同じであるため、図１０に示すｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２が形成される領域の断面は、ゲートＧＡＴＥに接続されるノード名が異なることを除き、図８と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５６】
図１１は、別の実施形態におけるラッチ回路ＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ラッチ回路ＬＴは、反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ２１、ＩＶ２２、ＩＶ２３およびスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を有している。反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ２１、ＩＶ２２、ＩＶ２３は、ＣＭＯＳインバータとして形成されている。反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３は、第１反転回路の一例であり、反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３は、第２反転回路の一例である。
【００５７】
反転回路ＩＶ１１の出力ノードＮＤ１１は、反転回路ＩＶ２１の入力に接続され、反転回路ＩＶ２１の出力ノードＮＤ２１は、反転回路ＩＶ１２の入力に接続されている。反転回路ＩＶ１２の出力ノードＮＤ１２は、反転回路ＩＶ２２の入力に接続され、反転回路ＩＶ２２の出力ノードＮＤ２２は、反転回路ＩＶ１３の入力に接続されている。反転回路ＩＶ１３の出力ノードＮＤ１３は、反転回路ＩＶ２３の入力に接続され、反転回路ＩＶ２３の出力ノードＮＤ２３は、反転回路ＩＶ１１の入力に接続されている。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、図１のスイッチ回路ＳＷ１、ＳＷ２と同様に、クロック信号ＣＬＯＣＫがロウレベルのときに入力信号ＤＩＮを反転回路ＩＶ１１、ＩＶ１２、ＩＶ３に供給する。また、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、クロック信号ＣＬＯＣＫがハイレベルときに入力信号ＤＩＮの反転回路ＩＶ１１、ＩＶ１２、ＩＶ３への供給を停止する。
【００５８】
図１２は、図１１に示したラッチ回路における反転回路路ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ２１、ＩＶ２２、ＩＶ２３のレイアウトの例を示している。図１２の表記方法は、図２と同じである。この例においても、図２と同様に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが、図の横方向に交互に配置されている。ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２のレイアウトは、トランジスタ間の接続配線が異なることを除き、図７および図１０に示したレイアウトと同様である。
【００５９】
反転回路ＩＶ１３、ＩＶ２３のｐＭＯＳトランジスタＰＭ１３、ＰＭ２３およびｎＭＯＳトランジスタＮＭ１３、ＮＭ２３のレイアウトは、反転回路ＩＶ１２、ＩＶ２２のｐＭＯＳトランジスタＰＭ１２、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１２、ＮＭ２２のレイアウトと同様である。
【００６０】
図１３は、図１２のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面の例を示している。図１３の表記方法は、図３と同じである。ｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ２１、Ｎ２２が形成される領域の断面構造は、ゲートＧＡＴＥに接続されるノード名が異なることを除き、図８と同様である。
【００６１】
ｐＭＯＳトランジスタＰＭ１３、ＰＭ２３およびｎＭＯＳトランジスタＮＭ１３、ＮＭ２３が形成される領域の断面構造は、ｐＭＯＳトランジスタＰＭ１２、ＰＭ２２およびｎＭＯＳトランジスタＮＭ１２、ＮＭ２２が形成される領域の断面構造と同様である。すなわち、ｎＭＯＳトランジスタＮＭ１３のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、ｎ型ディープウエル領域Ｄ−ＮＷが形成され、ｎＭＯＳトランジスタＮＭ１３のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢとは、電気的に分離されている。ｎＭＯＳトランジスタＮＭ２３のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、ｎ型ディープウエル領域Ｄ−ＮＷが形成され、ｎＭＯＳトランジスタＮＭ２３のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢとは、電気的に分離されている。
【００６２】
これにより、同じ論理値を出力する３つの反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３において、ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３のｐ型ウエル領域ＰＷは、ｎ型ディープウエル領域Ｄ−ＮＷにより電気的に互いに分離される。同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３において、ｎＭＯＳトランジスタＮＭ２１、ＮＭ２２、ＮＭ２３のｐ型ウエル領域ＰＷは、ｎ型ディープウエル領域Ｄ−ＮＷにより電気的に互いに分離される。
【００６３】
同じ論理値を出力する一対の反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３において、各ｎ型ディープウエル領域Ｄ−ＮＷは、複数のｎ型ウエル領域ＮＷに接続されない位置に形成されている。同じ論理値を出力する一対の反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３においても、ｎ型ディープウエル領域Ｄ−ＮＷは、複数のｎ型ウエル領域ＮＷに接続されない位置に形成されている。これにより、反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３において、ｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢを介して、他のｎ型ウエル領域ＮＷと電気的に分離される。反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３において、ｎ型ウエル領域ＮＷは、ｐ型半導体基板ＰＳＵＢを介して、他のｎ型ウエル領域ＮＷと電気的に分離される。
【００６４】
したがって、反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３のｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３のｐ型ウエル領域ＰＷのいずれかにα線等が入射して、寄生バイポーラ効果が発生しても、α線等を受けない他のｐ型ウエル領域ＰＷに寄生バイポーラ効果が発生することを防止できる。反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３のｎＭＯＳトランジスタＮＭ２１、ＮＭ２２、ＮＭ２３についても、ｐ型ウエル領域ＰＷがｎ型ディープウエル領域Ｄ−ＮＷにより互いに分離されるため、一方で発生する寄生バイポーラ効果に連動して他の領域で寄生バイポーラ効果が発生することを防止できる。
【００６５】
さらに、反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３のｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ１３についても、ｎ型ウエル領域ＮＷがｐ型半導体基板ＰＳＵＢにより互いに分離される。反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３のｐＭＯＳトランジスタＰＭ２１、ＰＭ２２、ＰＭ２３についても、ｎ型ウエル領域ＮＷがｐ型半導体基板ＰＳＵＢにより互いに分離される。このため、一方で発生する寄生バイポーラ効果に連動して他の領域で寄生バイポーラ効果が発生することを防止できる。この結果、ソフトエラー耐性を向上できる。
【００６６】
なお、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３の２つのｎＭＯＳトランジスタ（ＮＭ２１、ＮＭ２２、ＮＭ２３の２つ）のｐ型ウエル領域ＰＷをそれぞれ独立に覆って形成されればよい。また、ｎ型ディープウエル領域Ｄ−ＮＷは、同じ論理値を出力する反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３の２つのｎＭＯＳトランジスタ（ＮＭ１１、ＮＭ１２、ＮＭ１３の２つ）のｐ型ウエル領域ＰＷをそれぞれ独立に覆って形成されればよい。さらに、全てのｎＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ２１、ＮＭ２２、ＮＭ２３のｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、電気的に互いに分離されたｎ型ディープウエル領域Ｄ−ＮＷをそれぞれ形成してもよい。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、同じ論理値を出力する３つ以上の反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３（またはＩＶ２１、ＩＶ２２、ＩＶ２３）を有するラッチ回路ＬＴにおいて、α線等の影響により寄生バイポーラ効果が発生する場合にも、ラッチ回路のソフトエラー耐性を向上できる。
【００６８】
なお、図１１に示したラッチ回路ＬＴを、ｎ型半導体基板ＮＳＵＢを用いて形成する場合、図５と同様の断面構造が形成される。すなわち、同じ論理値を出力する３つの反転回路ＩＶ１１、ＩＶ１２、ＩＶ１３のうちの２つのｐＭＯＳトランジスタ（ＰＭ１１、ＰＭ１２、ＰＭ１３の２つ）のｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、電気的に互いに分離されたｐ型ディープウエル領域Ｄ−ＰＷがそれぞれ形成される。また、同じ論理値を出力する３つの反転回路ＩＶ２１、ＩＶ２２、ＩＶ２３のうちの２つのｐＭＯＳトランジスタ（ＰＭ２１、ＰＭ２２、ＰＭ２３の２つ）のｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、電気的に互いに分離されたｐ型ディープウエル領域Ｄ−ＰＷがそれぞれ形成される。あるいは、全てのｐＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ２１、ＰＭ２２、ＰＭ２３のｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、電気的に互いに分離されたｐ型ディープウエル領域Ｄ−ＰＷをそれぞれ形成してもよい。
【００６９】
さらに、ｐ型半導体基板ＰＳＵＢ上に８つ以上の反転回路が形成されるラッチ回路においても、同じ論理値を出力する複数の反転回路のｎＭＯＳトランジスタのｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢとの間に、１つのｐ型ウエル領域ＰＷを除いて、ｎ型ディープウエル領域Ｄ−ＮＷをそれぞれ形成すればよい。あるいは、全てのｎＭＯＳトランジスタのｐ型ウエル領域ＰＷとｐ型半導体基板ＰＳＵＢの間に、電気的に互いに分離されたｎ型ディープウエル領域Ｄ−ＮＷをそれぞれ形成してもよい。ｎ型半導体基板ＮＳＵＢ上に８つ以上の反転回路が形成されるラッチ回路においても、同じ論理値を出力する複数の反転回路のｐＭＯＳトランジスタのｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、１つのｎ型ウエル領域ＮＷを除いて、ｐ型ディープウエル領域Ｄ−ＰＷをそれぞれ形成すればよい。あるいは、全てのｐＭＯＳトランジスタのｎ型ウエル領域ＮＷとｎ型半導体基板ＮＳＵＢの間に、電気的に互いに分離されたｐ型ディープウエル領域Ｄ−ＰＷをそれぞれ形成してもよい。
【００７０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
極性が互いに異なる第１トランジスタおよび第２トランジスタを各々含み、入力信号の論理値と同じ論理値を受け、前記入力信号の論理値と逆の論理値を出力する複数の第１反転回路と、
前記第１トランジスタおよび前記第２トランジスタを各々含み、前記入力信号の論理値と逆の論理値を受け、前記入力信号の論理値と同じ論理値を出力する複数の第２反転回路と
を備えたラッチ回路であって、
前記各第１反転回路の出力は、前記第２反転回路の少なくとも１つの入力に接続され、前記各第２反転回路の出力は、前記第１反転回路の少なくとも１つの入力に接続され、
前記各第１トランジスタは、第１極性を有する第１ウエル領域を有し、
前記各第２トランジスタは、前記第１極性と逆の第２極性を有する第２ウエル領域を有し、
前記各第１反転回路の前記第１トランジスタの前記第１ウエル領域は、前記第２極性を有する領域を介して、他の前記第１反転回路の前記第１トランジスタの前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２トランジスタの前記第２ウエル領域は、前記第１極性を有する領域を介して、他の前記第１反転回路の前記第２トランジスタの前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１トランジスタの前記第１ウエル領域は、前記第２極性を有する領域を介して、他の前記第２反転回路の前記第１トランジスタの前記第１ウエル領域に接続され、
前記各第２反転回路の前記第２トランジスタの前記第２ウエル領域は、前記第１極性を有する領域を介して、他の前記第２反転回路の前記第２トランジスタの前記第２ウエル領域に接続されていること
を特徴とするラッチ回路。
（付記２）
前記第１極性を有する領域および前記第２極性を有する領域の一方は、半導体基板であり、
前記第１極性を有する領域および前記第２極性を有する領域の他方は、前記半導体基板中に形成される第３ウエル領域であり、
前記第３ウエル領域は、前記第１ウエル領域および前記第２ウエル領域のうち、前記第３ウエル領域と同じ極性の複数のウエル領域に接続されない位置に形成されていること
を特徴とする付記１に記載のラッチ回路。
（付記３）
前記第１トランジスタはｐＭＯＳトランジスタであり、前記第１ウエル領域は、ｎ型ウエル領域であり、
前記第２トランジスタはｎＭＯＳトランジスタであり、前記第２ウエル領域は、ｐ型ウエル領域であり、
前記半導体基板はｐ型の導電半導体基板であり、前記第３ウエル領域はｎ型ウエル領域であり、
前記各第１反転回路の前記第１ウエル領域は、前記半導体基板を介して他の前記第１反転回路の前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２ウエル領域は、前記第３ウエル領域を介して他の前記第１反転回路の前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１ウエル領域は、前記半導体基板を介して他の前記第２反転回路の前記第１ウエル領域に接続され、
前記各第２反転回路の前記第２ウエル領域は、前記第３ウエル領域を介して他の前記第２反転回路の前記第２ウエル領域に接続されていること
を特徴とする付記１または付記２に記載のラッチ回路。
（付記４）
前記第１トランジスタはｐＭＯＳトランジスタであり、前記第１ウエル領域は、ｎ型ウエル領域であり、
前記第２トランジスタはｎＭＯＳトランジスタであり、前記第２ウエル領域は、ｐ型ウエル領域であり、
前記半導体基板はｎ型の導電半導体基板であり、前記第３ウエル領域はｐ型ウエル領域であり、
前記各第１反転回路の前記第１ウエル領域は、前記第３ウエル領域を介して他の前記第１反転回路の前記第１ウエル領域に接続され、
前記各第１反転回路の前記第２ウエル領域は、前記半導体基板を介して他の前記第１反転回路の前記第２ウエル領域に接続され、
前記各第２反転回路の前記第１ウエル領域は、前記第３ウエル領域を介して他の前記第２反転回路の前記第１ウエル領域に接続され、
前記各第２反転回路の１つの前記第２ウエル領域は、前記半導体基板を介して他の前記第２反転回路の前記第２ウエル領域に接続されていること
を特徴とする付記１または付記２に記載のラッチ回路。
（付記５）
前記ラッチ回路に論理値を供給するためにオンされ、前記入力信号を受ける入力端子を前記第１反転回路の各入力に接続するスイッチ回路を備えていること
を特徴とする付記１ないし付記４のいずれか１項に記載のラッチ回路。
（付記６）
前記ラッチ回路は、２つの前記第１反転回路および２つの前記第２反転回路を備え、
一方の前記第１反転回路の出力は、一方の前記第２反転回路の前記第１トランジスタのゲートおよび他方の前記第２反転回路の前記第２トランジスタのゲートに接続され、
他方の前記第１反転回路の出力は、前記一方の前記第２反転回路の前記第２トランジスタのゲートおよび前記他方の前記第２反転回路の前記第１トランジスタのゲートに接続され、
前記一方の前記第２反転回路の出力は、前記一方の前記第１反転回路の前記第２トランジスタのゲートおよび前記他方の前記第１反転回路の前記第１トランジスタのゲートに接続され、
前記他方の前記第２反転回路の出力は、前記一方の前記第１反転回路の前記第１トランジスタのゲートおよび前記他方の前記第１反転回路の前記第２トランジスタのゲートに接続されていること
を特徴とする付記１ないし付記５のいずれか１項に記載のラッチ回路。
（付記７）
前記ラッチ回路は、２つの前記第１反転回路および２つの前記第２反転回路を備え、
一方の前記第１反転回路の出力は、一方の前記第２反転回路の入力に接続され、
前記一方の前記第２反転回路の出力は、前記一方の前記第１反転回路の入力に接続され、
他方の前記第１反転回路の出力は、他方の前記第２反転回路の入力に接続され、
前記他方の前記第２反転回路の出力は、前記他方の前記第１反転回路の入力に接続されていること
を特徴とする付記１ないし付記５のいずれか１項に記載のラッチ回路。
（付記８）
前記ラッチ回路は、２つの前記第１反転回路および２つの前記第２反転回路を備え、
一方の前記第１反転回路の出力は、一方の前記第２反転回路の入力に接続され、
前記一方の前記第２反転回路の出力は、他方の前記第１反転回路の入力に接続され、
前記他方の前記第１反転回路の出力は、他方の前記第２反転回路の入力に接続され、
前記他方の前記第２反転回路の出力は、前記一方の前記第１反転回路の入力に接続されていること
を特徴とする付記１ないし付記５のいずれか１項に記載のラッチ回路。
（付記９）
前記一方の前記第１反転回路の前記第１トランジスタのドレインは、２つの前記第１反転回路の前記第２トランジスタのドレインの間に配置され、
前記一方の前記第１反転回路の前記第２トランジスタのドレインは、２つの前記第１反転回路の前記第１トランジスタのドレインの間に配置され、
前記一方の前記第２反転回路の前記第１トランジスタのドレインは、２つの前記第２反転回路の前記第２トランジスタのドレインの間に配置され、
前記一方の前記第２反転回路の前記第２トランジスタのドレインは、２つの前記第２反転回路の前記第１トランジスタのドレインの間に配置されていること
を特徴とする付記６ないし付記８のいずれか１項に記載のラッチ回路。
【００７１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７２】
Ｄ−ＮＷ‥ｎ型ディープウエル領域；Ｄ−ＰＷ‥ｐ型ディープウエル領域；ＧＩ‥ゲート絶縁膜；ＩＮＳ‥絶縁膜；ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ２１、ＩＶ２２、ＩＶ２３‥反転回路；ＬＴ‥ラッチ回路；ＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ２１、ＮＭ２２、ＮＭ２３‥ｎＭＯＳトランジスタ；ＮＳＵＢ‥ｎ型半導体基板；ＯＵＴ‥出力回路；ＮＷ‥ｎ型ウエル領域；ＰＭ１１、ＰＭ１２、ＰＭ１３、ＰＭ２１、ＰＭ２２、ＰＭ２３‥ｐＭＯＳトランジスタ；ＰＷ‥ｐ型ウエル領域；ＰＳＵＢ‥ｐ型半導体基板；ＳＷ１、ＳＷ２、ＳＷ３‥スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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