(57)【要約】      （修正有）【課題】ＳＲＡＭセルのデータ保持特性のマージンを改善する半導体装置を提供する。【解決手段】第３ＰＭＯＳとＮＭＯＳＴＲＳを有する第３インバータと、第４ＰＭＯＳとＮＭＯＳＴＲＳを有する第４インバータと、一端が第３インバータの出力ノードに他方が第１ビット線にゲートが接地電源に接続される第３トランスファＴＲＳと、一端が第４インバータの出力ノードに他方が第２ビット線にゲートがダミーワード線に接続される第４トランスファＴＲＳと、第４ＮＭＯＳＴＲＳのソースに接続され制御信号に基づいて第４インバータの出力ノードの電位を制御する制御回路と、を備えた少なくとも１個の評価セルと、制御信号が「Ｈ」及び「Ｌ」レベルの一方から他方へ変化してから第４インバータの出力ノードが「Ｈ」及び「Ｌ」レベルの一方から他方へ変化するまでの時間に基いて、ワード線レベルを決定するワード線レベル決定回路と、ワード線駆動回路と、を備える。【選択図】図２
2013143164.tif 000002
【特許請求の範囲】
【請求項１】
第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１インバータと、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを有し前記第１インバータと交差接続する第２インバータと、電流経路の一端が前記第１インバータの出力ノードに接続され他方が第１ビット線に接続されゲートがワード線に接続される第１トランスファトランジスタと、電流経路の一端が前記第２インバータの出力ノードに接続され他方が第２ビット線に接続されゲートが前記ワード線に接続される第２トランスファトランジスタと、を備えた少なくとも１個のＳＲＡＭセルと、
第３ＰＭＯＳトランジスタおよび第３ＮＭＯＳトランジスタを有する第３インバータと、第４ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有し前記第３インバータと交差接続する第４インバータと、電流経路の一端が前記第３インバータの出力ノードに接続され他方が前記第１ビット線に接続されゲートがダミーワード線に接続される第３トランスファトランジスタと、電流経路の一端が前記第４インバータの出力ノードに接続され他方が前記第２ビット線に接続されゲートが前記ダミーワード線に接続される第４トランスファトランジスタと、前記第４ＮＭＯＳトランジスタのソースに接続され制御信号に基づいて前記第４インバータの出力ノードの電位を制御する制御回路と、を備えた少なくとも１個の評価セルと、
前記制御信号が「Ｈ」レベルおよび「Ｌ」レベルの一方から他方へ変化してから前記第４インバータの出力ノードが「Ｈ」レベルおよび「Ｌ」レベルの一方から他方へ変化するまでの時間に基づいて、前記ワード線を活性化するためのレベルを決定するワード線レベル決定回路と、
前記決定されたレベルとなるように前記ワード線を駆動するワード線駆動回路と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記制御回路は、ドレインが前記第４ＮＭＯＳトランジスタのソースに接続されソースが接地されゲートに前記制御信号を受ける第５ＮＭＯＳトランジスタを備えていることを特徴とする請求項１記載の半導体装置。
【請求項３】
ｍ、ｎを２以上の整数とするとき、前記ＳＲＡＭセルがｍ行ｎ列に配列されたＳＲＡＭセルアレイと、
前記評価セルが前記ＳＲＡＭセルアレイの各列に対応して設けられ、前記ダミーワード線が共通であり、各評価セルの第１および第２ビット線はＳＲＡＭセルアレイの対応する列の第１および第２ビット線にそれぞれ接続される評価セルアレイであって、第ｉ（ｉ＝２，・・・，ｎ）列に対応する評価セルにおける前記制御信号は第ｉ−１列に対応する評価セルにおける前記第４インバータの出力ノードからの信号であるように構成された評価セルアレイと、
を備え、
前記ワード線レベル決定回路は、前記ダミーワード線が活性化されている間に、前記第４インバータの出力ノードの変化が何列目までの評価セルに生じているかを検出するか、または第１列の評価セルが前記制御信号を受けてから最終列の評価セルの前記第４インバータの出力ノードが変化するまでの時間を検出し、この検出結果に基づいて前記ワード線を活性化するためのレベルを決定することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記評価セルアレイは、前記ＳＲＡＭセルアレイの第１行の前の行かまたは最終行の次に設けられることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、電源電圧の低減化に伴い、これらの集積回路内部で用いられるＳＲＡＭ（Static Random Access Memory）のセルのデータ保持特性が不良となる場合がある。
【０００３】
このデータ保持特性を改善する手法として、データ保持特性が悪いメモリセルでは、ワード線のレベルを下げて、書き込み特性が悪いメモリセルではワード線のレベルを上げる手法が知られている。書き込み不良のマージンとデータ保持特性のマージンのバランスを確保するためである。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits, IEICE. ICD 106(207), 149-153, 2006
【非特許文献２】A 32nm High- Metal Gate SRAM with Adaptive Dynamic Stability Enhancement for Low-Voltage Operation, ISSCC10
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、ＳＲＡＭセルのデータ保持特性のマージンを改善することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１インバータと、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを有し前記第１インバータと交差接続する第２インバータと、電流経路の一端が前記第１インバータの出力ノードに接続され他方が第１ビット線に接続されゲートがワード線に接続される第１トランスファトランジスタと、電流経路の一端が前記第２インバータの出力ノードに接続され他方が第２ビット線に接続されゲートが前記ワード線に接続される第２トランスファトランジスタと、を備えた少なくとも１個のＳＲＡＭセルと、第３ＰＭＯＳトランジスタおよび第３ＮＭＯＳトランジスタを有する第３インバータと、第４ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有し前記第３インバータと交差接続する第４インバータと、電流経路の一端が前記第３インバータの出力ノードに接続され他方が前記第１ビット線に接続されゲートがダミーワード線に接続される第３トランスファトランジスタと、電流経路の一端が前記第４インバータの出力ノードに接続され他方が前記第２ビット線に接続されゲートが前記ダミーワード線に接続される第４トランスファトランジスタと、前記第４ＮＭＯＳトランジスタのソースに接続され制御信号に基づいて前記第４インバータの出力ノードの電位を制御する制御回路と、を備えた少なくとも１個の評価セルと、前記制御信号が「Ｈ」レベルおよび「Ｌ」レベルの一方から他方へ変化してから前記第４インバータの出力ノードが「Ｈ」レベルおよび「Ｌ」レベルの一方から他方へ変化するまでの時間に基づいて、前記ワード線を活性化するためのレベルを決定するワード線レベル決定回路と、前記決定されたレベルとなるように前記ワード線を駆動するワード線駆動回路と、を備えていることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態による半導体装置を示すブロック図。
【図２】第１実施形態に係るＳＲＡＭセルを示す回路図。
【図３】第１実施形態に係るＳＲＡＭセルを示す回路図。
【図４】ＳＮＭを説明する図。
【図５】ＳＮＭとＴｄｉｓとの相関を説明する図。
【図６】図６（ａ）、６（ｂ）は、第２実施形態に係る評価セルアレイを説明する図。
【図７】図７（ａ）、７（ｂ）は第２実施形態による半導体装置を説明する図。
【図８】図７（ａ）、７（ｂ）に示す半導体装置の評価セルアレイを説明する図。
【発明を実施するための形態】
【０００８】
本発明の実施形態を以下に図面を参照して説明する。
【０００９】
（第１実施形態）
１．全体構成
第１実施形態による半導体装置について図１を参照して説明する。この第１実施形態の半導体装置１は、図１に示すように、メモリセルアレイ１００と、ロウ方向を制御する第１制御回路１０２と、カラム方向を制御し、センスアンプを含む第２制御回路１０４と、コマンド・インターフェイス回路１０６と、データ入出力バッファ１０８と、ステートマシーン１１０と、アドレスバッファ１１２と、パルスジェネレータ１１４と、を備える。コマンド・インターフェイス回路１０６、データ入出力バッファ１０８、およびアドレスバッファ１１２はホスト（コントローラ）１２０からの制御信号に基づいて動作する。
【００１０】
１．１  メモリセルアレイについて
メモリセルアレイは、ＳＲＡＭセル１０と、このＳＲＡＭメモリのデータ保持特性を評価する評価セルを有する。すなわち、評価セルは上記メモリと同じチップ内のメモリセルアレイに形成される。
【００１１】
（１）ＳＲＡＭセル１０について
図２に示すように、ＳＲＡＭセル１０は、第１インバータ１１と、第２インバータ１２と、トランスファトランジスタ（ＮＭＯＳ）ＴＮ３、ＴＮ４とを備える。第１インバータ１１の入力ノード１３は、第２インバータ１２の出力ノード１６に接続される。また、第２インバータ１２の入力ノード１５は、第１インバータ１１の出力ノード１４に接続される。
【００１２】
第１インバータ１１は、ＰＭＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１を有する。トランジスタＴＰ１は、電流経路の一端が電源線ＶＤＤに接続され、他端がトランジスタＴＮ１の電流経路の一端、入力ノード１５に接続され、ゲートは入力ノード１３に接続される。トランジスタＴＮ１は、電流経路の一端がトランジスタＴＰ１の電流経路の他端、入力ノード１５に接続され、他端が接地電位ＶＳＳに接続され、ゲートは入力ノード１３に接続される。
【００１３】
第２インバータ１２は、ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２を有する。第１インバータ１１と同様に、トランジスタＴＰ２は、電流経路の一端が電源線ＶＤＤに接続され、他端がトランジスタＴＮ２の電流経路の一端、入力ノード１３に接続され、ゲートは入力ノード１５に接続される。トランジスタＴＮ２は、電流経路の一端がトランジスタＴＰ２の電流経路の他端、入力ノード１３に接続され、他端が接地電位ＶＳＳに接続され、ゲートは入力ノード１５に接続される。
【００１４】
トランジスタＴＮ３は、電流経路の一端がビット線ＢＬに接続され、電流経路の他方が第１インバータ１１の出力ノード１４に接続され、ゲートがワード線ＷＬに接続される。また、トランスファトランジスタＴＮ４は、電流経路の一端がビット線ＢＬＢに接続され、電流経路の他方が第２インバータ１２の出力ノード１６に接続され、ゲートがワード線に接続される。ビット線ＢＬとビット線ＢＬＢは一対のビット線対を構成する。ＰＭＯＳトランジスタＴＰ１、ＴＰ２の電流経路の一端は駆動電源に接続され、他端はそれぞれ出力ノード１４、出力ノード１６に接続される。ＮＭＯＳトランジスタＴＮ１、ＴＮ２の電流経路の一端は接地電源に接続され、他端はそれぞれ出力ノード１４、出力ノード１６に接続される。トランジスタＴＰ１、ＴＮ１のゲートはともに出力ノード１６に接続され、トランジスタＴＰ２、ＴＮ２のゲートはともに出力ノード１４に接続される。
【００１５】
一方、図３に示すように、評価セル２０は、ＳＲＡＭセル１０Ａと、ＮＭＯＳトランジスタＴＮ５とを備えている。ＳＲＡＭセル１０Ａは、ＳＲＡＭセル１０とは下記の（１）から（４）の点を除き、同様の構成であり、詳細な説明は省略する。
【００１６】
ＳＲＡＭセル１０Ａにおいては、（１）トランスファトランジスタＴＮ３のゲートが接地電源に接続される。（２）また、トランスファトランジスタＴＮ４のゲートがダミーワード線ＤＷＬに接続される。（３）ＮＭＯＳトランジスタＴＮ２のソースがＮＭＯＳトランジスタＴＮ５のドレインに接続される。（４）ＮＭＯＳトランジスタＴＮ５はソースが接地電源に接続され、ゲートに制御信号ＣＳｉ−１が入力され、第１インバータ１１の出力ノード１４から制御信号ＣＳｉが出力される。
【００１７】
本実施形態の半導体装置は、上述のように構成された評価セル２０を用いて同一チップ上に形成されたＳＲＡＭセルを有するメモリのデータ保持特性の評価を行い、この評価結果に基づいて、ＳＲＡＭセルのワード線の駆動を行う。
【００１８】
まず、評価セル２０を用いて行う評価方法について説明する。図４に評価セル２０のメガネ特性（バタフライカーブ）を示す。このメガネ特性は、制御信号ＣＳｉ−１の電位を駆動電圧Ｖｄｄ（例えば、１．１Ｖ）にしたときに、第２インバータ１２の電圧転送カーブＶＴＣ（実線）と、反転させた第１インバータ１１の電圧転送カーブＶＴＣ−１（波線）を同じグラフ上に示すことにより得られる。このとき、カーブＶＴＣとカーブＶＴＣ−１で囲まれた領域内の最大の正方形がＳＮＭ（Static Noise Margin）を示す。なお、ＳＮＭにはセルからのデータを読み出す場合と、セルがデータを保持している場合の２種類が存在する。図４は読み出し場合のメガネ特性である。また、図４において、横軸は第１インバータ１１の出力ノード１４の電位Ｖ１４を示し、縦軸は第２インバータ１２の出力ノード１６の電位Ｖ１６を示す。そして、図４に示すメガネ特性は、制御信号ＣＳｉ−１の電位を駆動電位Ｖｄｄにしたときものであり、評価セル２０とＳＲＡＭセル１０とは同一のチップ上に形成されているため、図２に示すＳＲＡＭセル１０のメガネ特性と実質的に同一のものとなる。
【００１９】
評価セル２０において、ダミーワード線ＤＷＬに駆動電位Ｖｄｄを与えて活性化し、その後、ビット線ＢＬＢの電位を「Ｌ」レベルとする。これにより、ノード１６の電位も「Ｌ」レベルとなり、ノード１６に「Ｌ」データが書き込まれる。一方、ノード１４には「Ｈ」データが書き込まれる。この状態で制御信号ＣＳｉ−１の電位レベルをＶｄｄから下げていくと、ノード１６が「Ｌ」データを保持できずに反転してしまう。これはノード１６の電位Ｖ１６がトランスファトランジスタＴＮ４と、トランジスタＴＮ２の駆動力の比率でデータの保持特性が決まるためである。制御信号ＣＳｉ−１の電位レベルを下げることにより、トランジスタＴＮ２の駆動力が低下する。すると、図４に示すように、第２インバータ１２の電圧転送カーブが上昇し、ＳＮＭが減少する。なお、上記説明からわかるように、トランジスタＴＮ５はトランジスタＴＮ２の駆動力を制御しており、トランジスタＴＮ５は駆動力制御回路を構成する。
【００２０】
評価セル２０において、制御信号ＣＳｉ−１の電位レベルを駆動電位Ｖｄｄから接地電位Ｖｓｓに近づけることは、トランジスタＴＮ２の駆動力を低下させ、ＳＮＭのサイズを減少させることを意味する。ＳＮＭが小さいＳＲＡＭセル１０Ａにおいては制御信号ＣＳｉ−１の電位レベルＶ１６の減少量が小さくてもノード１６に保持されるデータは反転し、ＳＮＭが大きいＳＲＡＭセル１０Ａにおいては、制御信号ＣＳｉ−１の電位レベルＶ１６の減少量が大きい場合に反転することになる。
【００２１】
本実施形態では、制御信号ＣＳｉ−１の電位レベルＶ１６の変動でノード１６に保持された「Ｌ」データが反転するまでの時間Ｔｄｉｓをデータ保持特性の指標として用いる。上述の説明から、時間ＴｄｉｓとＳＮＭには正の相関があることがわかる。具体的には図５を用いて後述する。
【００２２】
また、本実施形態において、ＳＲＡＭセル１０Ａを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値を各種変えた場合における、ＳＮＭとＴｄｉｓをシミュレーションで求めた結果を図５に示す。図５からわかるように、ＳＮＭとＴｄｉｓには正の相関がある。
【００２３】
ステートマシーン１１０が評価セル２０における出力ノードｎｂの電位をモニターして、例えば制御信号ＣＳｉ−１の電位レベルと下げてから出力ノードｎｂの電位が所望の電位に到達するまでの時間Ｔｄｉｓを測定する。ステートマシーン１１０は、この測定された時間Ｔｄｉｓが所定の第１基準値よりも小さい場合には、ＳＲＡＭセル１０を駆動するワード線ＷＬの活性化のための電位ＶＷＬを駆動電位よりも低くなるよう第１制御回路を制御する。
【００２４】
すなわち、時間Ｔｄｉｓが所定の第１基準値よりも小さい場合、対応するＳＮＭも所望のＳＮＭよりも小さいことを意味するが、ＳＲＡＭセル１０を駆動するワード線ＷＬの活性化のための電位ＶＷＬを駆動電位よりも低くすることで、第２インバータ１２の電圧転送カーブの上昇を抑え、ＳＮＭが減少することを防止できる。その結果、ＳＮＭを改善することが可能となり、データ保持特性が改善する。
【００２５】
また、ステートマシーン１１０は、測定された時間Ｔｄｉｓが上記第１基準値よりも大きい所定の第２基準値を超えている場合には、ＳＲＡＭセル１０を駆動するワード線ＷＬの活性化のための電位ＶＷＬを駆動電位よりも高くする。これにより、データ保持特性とトレードオフの関係にある書き込み易さが改善し、セルとしての性能を改善することができる。
【００２６】
以上説明したように、本実施形態によれば、ＳＲＡＭセルのデータ保持特性のマージンを改善することができる。
【００２７】
（第２実施形態）
第２実施形態のよる半導体装置について図６（ａ）、６（ｂ）を参照して説明する。この実施形態の半導体装置は、図２に示すＳＲＡＭセル１０がマトリクス状に配列されたＳＲＡＭアレイと、このＳＲＡＭアレイの行方向に、図３に示す評価セル１０Ａが１行配列された評価セルアレイとを備えている。この評価セルアレイの構成を図６（ａ）に示し、その動作を説明する波形図を図６（ｂ）に示す。
【００２８】
図６（ａ）に示すように、評価セルアレイ２００は、１行に配列された複数（図面上では３個）の評価セル２０１、２０２、２０３を備えている。各評価セル２０ｉ（ｉ＝０，１，２）は、図３に示す評価セル２０と同じ構成を有している。すなわち、各評価セル２０ｉ（ｉ＝９０，１，２）は、ＳＲＡＭセル１０Ａと、ＮＭＯＳトランジスタＴＮ５とを備えている。ＳＲＡＭセル１０Ａは、ＳＲＡＭセル１０と同じように、ＰＭＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴＮ１を有する第１インバータと、ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ２を有する第２インバータと、トランスファトランジスタＴＮ３、ＴＮ４とを備えている。しかし、ＳＲＡＭセル１０Ａにおいては、トランスファトランジスタＴＮ３のゲートが接地電源に接続され、ＮＭＯＳトランジスタＴＮ２のソースがＮＭＯＳトランジスタＴＮ５のドレインに接続された構成となっている。各評価セル２０ｉ（ｉ＝０，１，２）のトランスファトランジスタＴＮ３は、電流経路の一端がビット線ＢＬｉに接続され、電流経路の他方が第１インバータの出力ノードに接続され、ゲートがダミーワード線ＤＷＬに接続された構成となっている。また、各評価セル２０ｉ（ｉ＝０，１，２）のトランスファトランジスタＴＮ４は、電流経路の一端がビット線ＢＬＢｉに接続され、電流経路の他方が第２インバータの出力ノードに接続され、ゲートがダミーワード線ＤＷＬに接続された構成となっている。ビット線ＢＬｉ（ｉ＝０，１，２）とビット線ＢＬＢｉは一対のビット線を構成する。
【００２９】
評価セル２００のＮＭＯＳトランジスタＴＮ５はソースが接地電源に接続され、ゲートに、端子Ｓからの制御信号ＣＳ０が入力され、第１インバータ１１の出力ノード、すなわちＰＭＯＳトランジスタＴＰ１のドレインから制御信号ＣＳ１が出力される。
【００３０】
また、評価セル２０１のＮＭＯＳトランジスタＴＮ５はソースが接地電源に接続され、ゲートに、制御信号ＣＳ１が入力され、第１インバータ１１の出力ノード、すなわちＰＭＯＳトランジスタＴＰ１のドレインから制御信号ＣＳ２が出力される。
【００３１】
また、評価セル２０２のＮＭＯＳトランジスタＴＮ５はソースが接地電源に接続され、ゲートに、制御信号ＣＳ２が入力され、第１インバータ１１の出力ノード、すなわちＰＭＯＳトランジスタＴＰ１のドレインから制御信号ＣＳ３が出力される。
【００３２】
このように構成された評価セルアレイ２００においては、評価セル２０００が最初の段の評価セルとなり、評価セル２００ｉ＋１（ｉ＝０，１）が評価セル２００ｉの次段の評価セルとなる。
【００３３】
次に、第２実施形態に係る評価セルアレイ２００の動作について図６（ｂ）を参照して説明する。この評価セルアレイ２００の動作には、書き込みフェーズと評価フェーズの２つのフェーズがある。書き込みフェーズでは、図７（ａ）、７（ｂ）におけるカラムデコーダ４００１、４００２を用いてデータの書き込みを行う。また、評価フェーズでは、図７（ａ）、７（ｂ）におけるロウデコーダ３００１、３００２を用いて、制御信号ＣＳを評価セルアレイ２００に入力することで行う。
【００３４】
まず、書き込みフェーズについて説明する。ワード線レベル決定回路６００は、マルチプレクサ５００１、５００２を介してビット線ＢＬＢｉ（ｉ＝０，１，２）に「Ｌ」データをセットし、ダミーワード線ＤＷＬをアクティブにする。すなわち、ダミーワード線ＤＷＬに駆動電圧Ｖｄｄを印加する。すると、ビット線ＢＬＢｉ（ｉ＝０，１，２）にセットされた「Ｌ」データは、トランスファトランジスタＴＮ４を介して、各評価セル２０ｉのノードｎｂｉに送られて保持される。すなわち、各評価セル２０ｉ（ｉ＝０，１，２）に「Ｌ」データが書き込まれたことになる。なお、このとき、制御信号ＣＳｉ（ｉ＝０，１，２）は「Ｈ」レベル、すなわち駆動電位Ｖｄｄに維持されている。この書き込みフェーズが終了した後に評価フェーズが行われる。
【００３５】
評価フェーズでは、ワード線レベル決定回路６００は、マルチプレクサ５００１、５００２を介してビット線ＢＬＢｉ（ｉ＝０，１，２）に「Ｈ」データをセットし、ダミーワード線ＤＷＬをアクティブにする。端子Ｓの電位ＣＳ０の電位を駆動電位Ｖｄｄから接地電位Ｖｓｓに変化させる。すると、端子Ｓの電位の変化がトリガーとなり、各評価セル２０ｉ（ｉ＝０，１，２）のノードｎｂｉに書き込まれた「Ｌ」データが、評価セル２００、２０１、２０２の順に、破壊されていく。このデータの破壊は、ダミーワード線ＤＷＬがアクティブ状態の間、行われる。このとき、図６（ｂ）に示すように、評価セル２０ｉ（ｉ＝０，１，２）のノードｎｂｉの電位の立ち上がりから、次段の評価セル２０ｉ＋１のノードｎｂｉ＋１の電位の立ち上がりまでの時間がＴｄｉｓとなる。
【００３６】
この評価フェーズにおいて、ダミーワード線ＤＷＬがアクティブ状態のときに、ロウデコーダ３００は、ワード線レベル決定回路６００から入力された評価結果に基づいて、データが破壊された評価セルの個数を最初の段の評価セルから数え、この個数にＴｄｉｓを乗算した値ＴΣと第１および第２基準値と比較し、この比較結果に基づいてＳＲＡＭセルアレイのワード線に印加する電位の制御を行う。
【００３７】
評価フェーズにおいて、何段目までの評価セルにデータ破壊が生じているかを検出する一具体例を図７（ａ）、７（ｂ）を参照して説明する。図７（ａ）に示すように、４個のＳＲＡＭセルアレイ２００１〜２００４がマトリクス状に配置された半導体装置を考える。この半導体装置には、ＳＲＡＭセルアレイ２００１とＳＲＡＭセルアレイ２００２との間にロウデコーダ３００１が設けられ、ＳＲＡＭセルアレイ２００３とＳＲＡＭセルアレイ２００４との間にロウデコーダ３００２が設けられ、ＳＲＡＭセルアレイ２００１とＳＲＡＭセルアレイ２００３との間にカラムデコーダ４００１が設けられ、ＳＲＡＭセルアレイ２００２とＳＲＡＭセルアレイ２００４との間にカラムデコーダ４００２が設けられた構成となる。
【００３８】
このように構成された半導体装置においては、各ＳＲＡＭセルアレイ１００ｉ（ｉ＝１，２，３，４）に、評価セルアレイ２００を１行分設ける。これを図７（ｂ）に示す。そして、評価セルアレイ２００を４段毎に区切り、区切られた４段の評価セルのビット線対ＢＬ、ＢＬＢが一つのマルチプレクサに接続され、ビット線対ＢＬ、ＢＬＢを介して評価セルアレイのデータを読み出し、何段目までの評価セルにデータ破壊が生じているかを検出する。例えば、図８に示すように、評価セル２００１〜２００３はビット線対ＢＬ０、ＢＬＢ０〜ＢＬ３、ＢＬＢ３を介してマルチプレクサ５００１に接続され、評価セル２００４〜２００７はビット線対ＢＬ４、ＢＬＢ４〜ＢＬ７、ＢＬＢ７を介してマルチプレクサ５００２に接続される。そして、評価セルアレイ２００に接続されているワード線ＷＬｎ＋１を所定の期間、活性化するとともに、第１実施形態と同様に、評価フェーズモードで評価が行われる。この評価結果、すなわち何段目までの評価セルにデータ破壊が生じているかを示す結果は、各マルチプレクサの出力をワード線レベル決定回路６００に送って読み出すことにより求められる。この評価結果に基づいて、ＳＲＡＭセルアレイ２００２のワード線を活性化するための電位ＶＷＬがワード線レベル決定回路６００によって決定される。この決定された電位ＶＷＬに基づいて、ロウデコーダ３００１がＳＲＡＭアレイ１００２におけるワード線を活性化する。なお、この評価結果が所定の第１基準値よりも小さい場合には、ＳＲＡＭセルを駆動するワード線を活性化するための電位ＶＷＬを駆動電位よりも低くする。これにより、ＳＮＭを改善することが可能となり、データ保持特性が改善する。また、評価結果が上記第１基準値よりも大きい所定の第２基準値を超えている場合には、ＳＲＡＭセルを駆動するワード線を活性化のための電位ＶＷＬを駆動電位よりも高くする。これにより、データ保持特性とトレードオフの関係にある書き込み易さが改善し、セルとしての性能を改善することができる。
【００３９】
評価セルアレイ２００は各ＳＲＡＭセルアレイに設けられ、ワード線を活性化するための電位ＶＷＬは各ＳＲＡＭセルアレイに対応して決定される。また、複数のＳＲＡＭセルアレイに対して、１つの評価セルアレイ２００を設け、この評価セルアレイから検出された結果に基づいて、上記複数のＳＲＡＭセルアレイのワード線を活性化するための電位ＶＷＬとしてもよい。
【００４０】
なお、評価セルアレイ２００は、図７（ａ）、７（ｂ）においては、ＳＲＡＭセルアレイのｎ＋１行目に設けられたが、１行目に設けてもよい。
【００４１】
また、上記説明では、評価結果は、評価セルアレイ２００のダミーワード線ＤＷＬが活性化されている期間内に、何段目までの評価セルにデータ破壊が生じているかを検出することにより求めた。これに代わる方法として、評価セルアレイ２００の評価セルが全てデータ破壊されるまでの時間を測定することにより、評価結果を得てもよい。
【００４２】
なお、評価フェーズモードは、電源投入時に行ってもよいし、電源投入後に定期的に行ってもよい。
【００４３】
第２実施形態も第１実施形態と同様に、ＳＲＡＭセルのデータ保持特性のマージンを改善することができる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１  半導体装置
１０  ＳＲＡＭセル
１０Ａ  ＳＲＡＭセル
１１  第１インバータ
１２  第２インバータ
１３  第１インバータの入力ノード
１４  第１インバータの出力ノード
１５  第２インバータの入力ノード
１６  第２インバータの出力ノード
２０  評価セル
１００  メモリセルアレイ
１０２  第１制御回路
１０４  第２制御回路
１０６  コマンド・インターフェイス回路
１０８  データ入出力回路
１１０  ステートマシーン
１１２  アドレスバッファ
１１４  パルスジェネレータ
【図１】
2013143164.tif 000003
【図２】
2013143164.tif 000004
【図３】
2013143164.tif 000005
【図４】
2013143164.tif 000006
【図５】
2013143164.tif 000007
【図６】
2013143164.tif 000008
【図７】
2013143164.tif 000009
【図８】
2013143164.tif 000010