(57)【要約】【課題】製造コストを大幅に増加させることなく、容量値のバイアス依存性の低減が図られた容量素子を提供することを目的とする。また、その容量素子が搭載された半導体装置と、その半導体装置を備える電子機器を提供することを目的とする。【解決手段】ＭＯＳＦＥＴ型の第１容量素子４と、蓄積容量型の第２容量素子３とを並列接続して容量素子を構成し、第１容量素子４を構成する第１ウェル領域８と、第２容量素子３を構成する第２ウェル領域５は、同導電型で形成する。これにより、製造コストの大幅に増大させること無く、バイアス依存性が低減された容量素子を得ることができる。【選択図】図１
2013143446.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、
前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子と
を備える容量素子。
【請求項２】
前記第１ゲート電極の面積と前記第２ゲート電極の面積との比が、所定値に設定されている
請求項１に記載の容量素子。
【請求項３】
さらに、前記基板の表面側に形成された第２導電型の第３ウェル領域と、前記基板上部に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ウェル領域の表面の前記第３ゲート電極に対応する領域を挟む位置に形成され、第２導電型の不純物層で形成された第３半導体層とを有し、前記第１容量素子及び前記第２容量素子と電気的に並列接続された第３容量素子とを備える
請求項２に記載の容量素子。
【請求項４】
前記第１容量素子、前記第２容量素子及び前記第３容量素子は、前記基板上にそれぞれ１つ以上ずつ形成されている
請求項３に記載の容量素子。
【請求項５】
前記第１ゲート絶縁膜の膜厚は、第１ゲート絶縁膜及び第３ゲート絶縁膜の少なくとも一方の絶縁膜の膜厚と異なる
請求項４に記載の容量素子。
【請求項６】
前記基板上部には、隣り合う配線間で容量が形成される配線間容量素子を備える配線層が形成され、
前記第１容量素子、前記第２容量素子及び前記第３容量素子と前記配線間容量素子とは互いに電気的に並列接続されている
請求項５に記載の容量素子。
【請求項７】
前記第１容量素子、前記第２容量素子、及び前記第３容量素子の一部又は全てのウェル領域の下層に、前記基板と逆導電型の不純物層からなる下層ウェル領域が形成されている
請求項６に記載の容量素子。
【請求項８】
前記第１ウェル領域と前記第２ウェル領域は隣接して形成されている
請求項７に記載の容量素子。
【請求項９】
入力信号に対して、所定の処理を施す回路部と、
前記回路部の入力側に設けられた容量素子であって、基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子とを含む容量素子と
を含む半導体装置。
【請求項１０】
入力信号に対して、所定の処理を施す回路部と、
前記回路部の入力側に設けられた容量素子であって、基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子とを含む容量素子と
を含む半導体装置を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、容量素子に関し、特に、ＭＩＳ（Metal Insulator Semiconductor）構造からなる容量素子に関する。また、本開示は、その容量素子を搭載した半導体装置、及び、その半導体装置を備える電子機器に関する。
【背景技術】
【０００２】
従来、半導体装置に組み込まれる容量素子として、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで作製することができるＭＯＳ型の容量素子が提案されている（特許文献１，２，３）。ＭＯＳ型容量素子は、一般的なＣＭＯＳプロセスで作製することができるため、製造コストを増大させることなく、ＭＯＳトランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）と同一基板上に混載することができる。
【０００３】
図２６に、特許文献１に記載された従来の一般的なＭＯＳ型の容量素子１００の概略構成を示す。図２６に示すように、従来のＭＯＳ型容量素子１００は、ｐ型の半導体基板１０２と、その半導体基板１０２に形成されたｎ型のウェル領域１０３とを有して構成されている。さらに、容量素子１００は、ウェル領域１０３に形成されたｎ＋型の不純物層からなる２つの拡散層１０４と、半導体基板１０２の上部に形成されたゲート電極１０５とを有して構成されている。
【０００４】
拡散層１０４は、ゲート電極１０５の両側に形成されており、一般的には、ゲート電極１０５を形成した後、このゲート電極１０５をマスクとしたイオン注入によりセルフアラインで形成されている。ゲート電極１０５は、半導体基板１０２上部に、ゲート酸化膜１０６を介して形成されており、例えば、ｎ型の不純物がドーピングされたポリシリコンで形成される。
【０００５】
このような従来のＭＯＳ型容量素子１００では、ゲート電極１０５に第１電極１０７を接続し、拡散層１０４に第２電極１０８を接続し、ゲート電極１０５と拡散層１０４との間に所望の電圧を印加する。これにより、ＭＯＳ型容量素子１００では、ゲート容量と、ウェル領域１０３及び半導体基板１０２との間の接合容量とが主構成となる静電容量ができる。
【０００６】
図２７は、図２６に示すＭＯＳ型容量素子１００におけるＣ−Ｖ特性を示した図である。図２７の横軸は、ゲート電極１０５と拡散層１０４との間に印加したバイアス電圧（Ｖ）を示し、縦軸は、静電容量（Ｃ）を示す。なお、図２７では、拡散層１０４を０Ｖとした場合の静電容量の変化を示している。
【０００７】
図２７に示すように、従来のＭＯＳ型容量素子１００では、ゲート電極１０５に印加する電圧を変えることにより、静電容量が変化する。このように、従来のＭＯＳ型容量素子１００は、ゲート電極１０５と拡散層１０４との間に印加されるバイアス電圧に対する静電容量の依存性が高い。このため、従来のＭＯＳ型容量素子は、容量値の絶対精度が要求される回路への適用が難しいという問題がある。
【０００８】
また、特許文献２では、ｎ型ウェルに形成したＭＯＳ型容量素子（以下、ｎ型容量素子）と、ｐ型ウェルに形成したＭＯＳ型容量素子（以下、ｐ型容量素子）を並列接続した相補型のＭＯＳ型容量素子が提案されている。特許文献２では、基板に形成されるＭＯＳ型容量素子を、相補型のＭＯＳ型容量素子とすることで、容量値のバイアス依存性の低減が図られている。
【０００９】
しかしながら、一般的なＣＭＯＳ−ＬＳＩの製造プロセスでは、ｎ型容量素子及びｐ型容量素子の両方が使用可能なデバイスとして登録されているとは限らない。加えて、ｎ型容量素子及びｐ型容量素子の双方のしきい値電圧を最適化しない限りは、平坦性に優れたＣ−Ｖ特性は得られない。したがって、ＭＯＳ型容量素子と、ＭＯＳＦＥＴとで、別々にしきい値電圧の最適化を行う必要があり、製造コストの増加を伴う。
【００１０】
また、特許文献３では、半導体基板上部に形成された配線層の配線間で静電容量を形成する半導体装置が提案されている。このように、配線を利用した容量素子は、ＭＯＳ型容量素子と比較してバイアス依存性が飛躍的に小さいが、単位面積当たりの容量値が低く、回路の小型化には向かないという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２８８５７６号公報
【特許文献２】特開２００５−１９７３９６号公報
【特許文献３】特開２００２−１５８３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の点に鑑み、本開示は、製造コストを大幅に増加させることなく、容量値のバイアス依存性の低減が図られた容量素子を提供することを目的とする。また、その容量素子が搭載された半導体装置と、その半導体装置を備える電子機器とを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本開示の容量素子は、第１容量素子と、第１容量素子と並列接続された第２容量素子とを備える。第１容量素子は、基板の表面側に形成された第１導電型の第１ウェル領域と、基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極とを備える。また、第１容量素子は、第１ウェル領域の表面の第１ゲート電極に対応する領域を挟む位置に形成され、第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層を備える。第２容量素子は、基板の表面側に形成された第１導電型の第２ウェル領域と、基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極とを備える。また、第２容量素子は、第２ウェル領域の表面の第２ゲート電極に対応する領域を挟む位置に形成され、第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層を備える。
【００１４】
本開示の半導体装置は、入力信号に対して、所定の処理を施す回路部と、回路部の入力側に設けられた容量素子であって、第１容量素子と、第１容量素子と並列接続された第２容量素子とを備える容量素子を有する。第１容量素子は、基板の表面側に形成された第１導電型の第１ウェル領域と、基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極とを備える。また、第１容量素子は、第１ウェル領域の表面の第１ゲート電極に対応する領域を挟む位置に形成され、第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層を備える。第２容量素子は、基板の表面側に形成された第１導電型の第２ウェル領域と、基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極とを備える。また、第２容量素子は、第２ウェル領域の表面の第２ゲート電極に対応する領域を挟む位置に形成され、第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層を備える。
【００１５】
本開示の電子機器は、入力信号に対して、所定の処理を施す回路部と、前記回路部の入力側に設けられ、第１容量素子と、第１容量素子と並列接続された第２容量素子とを含む半導体装置を備える。第１容量素子は、基板の表面側に形成された第１導電型の第１ウェル領域と、基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極とを備える。また、第１容量素子は、第１ウェル領域の表面の第１ゲート電極に対応する領域を挟む位置に形成され、第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層を備える。第２容量素子は、基板の表面側に形成された第１導電型の第２ウェル領域と、基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極とを備える。また、第２容量素子は、第２ウェル領域の表面の第２ゲート電極に対応する領域を挟む位置に形成され、第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層を備える。
【００１６】
本開示では、第１容量素子と第２容量素子とが並列接続されることにより、容量値のバイアス依存性が改善される。
【発明の効果】
【００１７】
本開示によれば、容量値のバイアス依存性の低減が図られた容量素子が得られる。また、その容量素子を備えた半導体装置、及びその半導体装置を備える電子機器が得られる。
【図面の簡単な説明】
【００１８】
【図１】本開示の第１の実施形態に係る容量素子の概略断面構成図である。
【図２】本開示の第１の実施形態に係る容量素子の平面レイアウトである。
【図３】第１の実施形態における、第１容量素子及び第２容量素子のそれぞれのＣ−Ｖ特性と、第１容量素子及び第２容量素子を並列接続した容量素子のＣ−Ｖ特性（その１）を示す図である。
【図４】第１の実施形態における、第１容量素子及び第２容量素子のそれぞれのＣ−Ｖ特性と、第１容量素子及び第２容量素子を並列接続した容量素子のＣ−Ｖ特性（その２）を示す図である。
【図５】図５Ａは、第１の実施形態に係る容量素子において、第２電極を０Ｖにして第１電極のバイアス電圧を正負に変化させる場合の等価回路図であり、図５Ｂは、その場合のＣ−Ｖ特性を示す図である
【図６】図６Ａは、第１の実施形態に係る容量素子において、第１電極を０Ｖにして第２電極のバイアス電圧を正負に変化させる場合の等価回路図であり、図６Ｂは、その場合のＣ−Ｖ特性を示す図である。
【図７】本開示の第２の実施形態に係る容量素子の概略断面構成図である。
【図８】本開示の第２の実施形態に係る容量素子の平面レイアウトである。
【図９】第２の実施形態において、第１容量素子及び第２容量素子のそれぞれのＣ−Ｖ特性と、第１容量素子及び第２容量素子を並列接続した容量素子のＣ−Ｖ特性を示す図である。
【図１０】本開示の第３の実施形態に係る容量素子の概略断面構成図である。
【図１１】本開示の第３の実施形態に係る容量素子の平面レイアウトである。
【図１２】第３の実施形態における、第１〜第３容量素子のそれぞれのＣ−Ｖ特性と、第１容量素子、第２容量素子及び第３容量素子を並列接続した容量素子のＣ−Ｖ特性を示す図である。
【図１３】本開示の第４の実施形態に係る容量素子の概略断面構成図である。
【図１４】本開示の第４の実施形態に係る容量素子の平面レイアウトである。
【図１５】本開示の第５の実施形態に係る容量素子の概略断面構成図である。
【図１６】本開示の第５の実施形態に係る容量素子の平面レイアウトである。
【図１７】本開示の第６の実施形態に係る容量素子の概略断面構成図である。
【図１８】第６の実施形態における容量素子のＣ−Ｖ特性と、比較例に係る容量素子のＣ−Ｖ特性を示す図である。
【図１９】本開示の第７の実施形態に係る容量素子の概略断面構成図である。
【図２０】図２０Ａは、第７の実施形態に係る容量素子の２層目及び３層目の配線層に形成される第１配線及び第２配線の平面構成図であり、図２０Ｂは、第７の実施形態に係る容量素子の等価回路図である。
【図２１】本開示の第８の実施形態に係る容量素子の概略断面構成図である。
【図２２】本開示の第９の実施形態に係る容量素子の概略断面構成図である。
【図２３】本開示の第９の実施形態に係る容量素子の平面レイアウトである。
【図２４】本開示の第１０の実施形態に係る半導体装置の概略構成図である。
【図２５】本開示の第１１の実施形態に係る半導体装置の概略構成図である。
【図２６】従来のＭＯＳ型容量素子の概略構成図である。
【図２７】図２６に示す従来のＭＯＳ型容量素子におけるＣ−Ｖ特性を示した図である。
【発明を実施するための形態】
【００１９】
以下に、本開示の実施形態に係る容量素子、その容量素子を搭載した半導体装置、及び電子機器の一例を、図１〜図２５を参照しながら説明する。本開示の実施形態は以下の順で説明する。なお、本開示は以下の例に限定されるものではない。
１．第１の実施形態：ｎチャネルＭＯＳＦＥＴ型の第１容量素子と、ｐ型蓄積容量型の第２容量素子とからなる容量素子
２．第２の実施形態：ｐチャネルＭＯＳＦＥＴ型の第１容量素子と、ｎ型蓄積容量型の第２容量素子とからなる容量素子
３．第３の実施形態：ｎチャネルＭＯＳＦＥＴ型の第１容量素子と、ｐ型蓄積容量型の第２容量素子と、ｎ型蓄積容量型の第３容量素子とからなる容量素子
４．第４の実施形態：ｐチャネルＭＯＳＦＥＴ型の第１容量素子と、ｎ型蓄積容量型の第２容量素子と、ｐ型蓄積容量型の第３容量素子とからなる容量素子
５．第５の実施形態：第２容量素子を２つ備える例
６．第６の実施形態：ゲート絶縁膜の膜厚を異ならせた例
７．第７の実施形態：配線間容量素子を備える例
８．第８の実施形態：下層ウェル領域を備える例
９．第９の実施形態：素子分離部が形成されない例
１０．第１０の実施形態：デカップリングコンデンサを備える半導体装置
１１．第１１の実施形態：ホールドコンデンサを備える半導体装置
【００２０】
〈１．第１の実施形態：ｎチャネルＭＯＳＦＥＴ型の第１容量素子と、ｐ型蓄積容量型の第２容量素子とからなる容量素子〉
図１に、本開示の第１の実施形態に係る容量素子１の概略断面構成を示す。図１に示すように、本実施形態の容量素子１は、基板２と、基板２に形成された第１容量素子４及び第２容量素子３と、基板２に形成された素子分離部１９と、第１容量素子４及び第２容量素子３に電位を供給する第１配線１５及び第２配線１６とを備える。
【００２１】
基板２は、第１導電型（本実施形態ではｐ型）の半導体基板で構成されている。基板２の表面側には、第１容量素子４及び第２容量素子３が形成されている。
【００２２】
第１容量素子４は、基板２の表面から所定の深さにまで形成されたｐ型不純物層からなる第１ウェル領域８と、第１ゲート電極１１と、第１ウェル領域８に形成された第２導電型（本実施形態ではｎ型）からなる２つの第１半導体層９とから構成されている。
【００２３】
第１ゲート電極１１は、ｎ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、シリコン酸化膜からなるゲート絶縁膜１２を介して形成されている。本実施形態では、第１ゲート電極１１を形成する材料としてポリシリコンを用いたが、これに限られるものではない。第１ゲート電極１１は、Ａｌ，Ｔｉ，ＴｉＮ，Ｗ，Ａｕ，Ｐｔなどの金属材料を用いて形成することができる。また、本実施形態では、ゲート絶縁膜１２をシリコン酸化膜で形成したが、これに限られるものではない。ゲート絶縁膜１２は、ＳｉＯ２の他、ＳｉＮ，Ｓｉ３Ｎ４、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＯ２、ＴｉＯ２等の絶縁材料で形成することができ、その他、Ｈｉｇｈ−Ｋ材料と言われる強誘電材料で形成することもできる。
【００２４】
２つの第１半導体層９は、基板２の表面側に形成されており、第１ゲート電極１１に対応する領域を挟む領域にそれぞれ形成されている。この２つの第１半導体層９は、第１ゲート電極１１を形成した後、第１ゲート電極１１をマスクとしたイオン注入によりセルフアラインで形成することができる。したがって、第１ゲート電極１１脇に形成される第１半導体層９の第１ゲート電極１１側の位置は、第１ゲート電極１１の端部の位置になる。
【００２５】
以上のように、第１容量素子４では、第１ウェル領域８がｐ型不純物層で形成され、第１半導体層９がｎ型不純物層で形成されている。したがって、第１容量素子４は、ｎチャネル型のＭＯＳＦＥＴと同様の構成とされている。
【００２６】
第２容量素子３は、基板２の表面から所定の深さにまで形成されたｐ型不純物層からなる第２ウェル領域５と、第２ゲート電極７と、第２ウェル領域５に形成されたｐ型不純物層からなる２つの第２半導体層６とを備える。ここで、第２半導体層６を構成するｐ型不純物層の不純物濃度は、第２ウェル領域５を構成するｐ型不純物層の不純物濃度よりも高い。
【００２７】
第２ゲート電極７は、ｐ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、例えばシリコン酸化膜からなるゲート絶縁膜１２を介して形成されている。本実施形態では、第２ゲート電極７を形成する材料としてポリシリコンを用いたが、これに限られるものではなく、上述した第１ゲート電極１１を形成する材料と同様の材料を用いて形成することができる。
【００２８】
２つの第２半導体層６は、基板２の表面側に形成されており、第２ゲート電極７の一方の側と他方の側にそれぞれ形成されている。この２つの第２半導体層６は、第２ゲート電極７を形成した後、第２ゲート電極７をマスクとしたイオン注入によってセルフアラインで形成することができる。したがって、第２ゲート電極７脇に形成される第２半導体層６の第２ゲート電極７側の位置は、第２ゲート電極７の端部の位置になる。
【００２９】
以上のように、第２容量素子３では、第２半導体層６と第２半導体層６が形成される第２ウェル領域５とは同導電型とされ、２つの第２半導体層６は常に短絡した状態とされる。このような構成により、第２容量素子３は、ｐ型蓄積容量型の容量素子となる。
【００３０】
素子分離部１９は、第１ウェル領域８及び第２ウェル領域５を区画するように設けられており、隣り合う第１容量素子４と第２容量素子３との間を電気的に分離するように形成されている。本実施形態では、素子分離部１９は、基板２の表面から所定の深さにまで形成されたトレンチ部に絶縁物を埋め込むＳＴＩ法（Shallow Trench Isolation）で形成されている。
【００３１】
第１配線１５は、第１ゲート電極１１及び第２ゲート電極７に接続されると共に、所定の電位を供給する第１電極１３に接続されている。第１配線１５により、第１ゲート電極１１及び第２ゲート電極７には、第１電極１３から所定の電圧が供給される。
第２配線１６は、２つの第１半導体層９と、２つの第２半導体層６とに接続されると共に、所定の電位を供給する第２電極１４に接続されている。第２配線１６により、第１半導体層９及び第２半導体層６には、第２電極１４から所定の電圧が供給される。
そして、本実施形態では、第１容量素子４及び第２容量素子３は、第１電極１３と第２電極１４との間に並列接続されている。
【００３２】
図２に、本実施形態の容量素子１の平面レイアウトを示す。図２に示すように、第１ウェル領域８及び第２ウェル領域５は、それぞれ矩形状に形成され、第１ウェル領域８及び第２ウェル領域５は、それぞれ、素子分離部１９に囲まれることにより、電気的に分離されている。第１ゲート電極１１は、第１ウェル領域８の中央領域において一方の方向に延在するよう形成されており、第２ゲート電極７は、第２ウェル領域５の中央領域において第１ゲート電極１１が延在する方向と同方向に延在するように形成されている。
【００３３】
第１配線１５及び第２配線１６は、図示しない酸化膜を介して第１容量素子４及び第２容量素子３が形成された基板２上部に設けられている。第１配線１５は、図２に示すように、第１及び第２ゲート電極１１，７の長軸方向に直交する方向に延在するように形成され、平行して形成される第１及び第２ゲート電極１１，７の端部に架かるように形成されている。そして、第１配線１５は、第１ゲート電極１１と重なる位置において、コンタクト部１７を介して第１ゲート電極１１に接続されると共に、第２ゲート電極７と重なる位置において、コンタクト部１７を介して第２ゲート電極７に接続されている。
【００３４】
第２配線１６は、２つの第１半導体層９及び２つの第２半導体層６上部にそれぞれ延在するように設けられた４本の枝配線１６ａと、それらの枝配線１６ａを接続するように設けられた主配線１６ｂとで構成されている。各枝配線１６ａは、第１及び第２ゲート電極１１，７の長軸方向と平行する方向に延在して形成されており、コンタクト部１８を介して対応する第１半導体層９又は第２半導体層６に電気的に接続されている。また、主配線１６ｂは、その枝配線１６ａが延在する方向と垂直な方向に延在して形成されている。そして、主配線１６ｂは、４本の枝配線１６ａの端部に接続して形成されている。
【００３５】
また、本実施形態では、第１配線１５と、第２配線１６の主配線１６ｂとは、第１及び第２ウェル領域８，５を挟んで対向する位置に配置されている。このようなレイアウトとすることにより、第１配線１５及び第２配線１６は、基板２上において互いに重ならない位置に配置される。このため、第１配線１５及び第２配線１６を、配線層の同層に形成することができる。
【００３６】
以上の構成において、第１容量素子４では、第１電極１３に接続された第１ゲート電極１１と、第２電極１４に接続された第１半導体層９との間に容量が形成される。また、第２容量素子３では、第１電極１３に接続された第２ゲート電極７と、第２電極１４に接続された第２半導体層６との間に容量が形成される。そして、第１容量素子４及び第２容量素子３は並列接続されるように結線されているため、本実施形態の容量素子１の合成容量値は、第１容量素子４の容量値と第２容量素子３の容量値とを足し合わせた値となる。
【００３７】
図３及び図４に、第１容量素子４及び第２容量素子３のそれぞれのＣ−Ｖ特性と、第１容量素子４及び第２容量素子３を並列接続した本実施形態の容量素子１のＣ−Ｖ特性を示す。図３及び図４の横軸は第１電極１３と第２電極１４との間に印加するバイアス電圧を示し、縦軸はバイアス電圧が０Ｖの時の容量値で規格化した容量値（規格化容量値）を示す。このＣ−Ｖ特性の測定では、第２電極１４をグランド電位とし、第１電極１３に印加するバイアス電圧を変化させた場合の容量値を測定した。
【００３８】
図３及び図４に示す測定値Ａは、第１容量素子４における容量値のみを測定した結果である。また、図３及び図４に示す測定値Ｂは、第２容量素子３の容量値のみを測定した結果である。また、図３に示す測定値Ｃは、第１容量素子４と第２容量素子３とを並列接続した容量素子１における容量値を測定した結果である。また、図３に示す測定値Ｄは、測定値Ｃの測定時に比較して、第２ゲート電極７のゲート面積のみを２倍にし、第１容量素子４と第２容量素子３とを並列接続した容量素子１における容量値を測定した結果である。
【００３９】
また、図４に示す測定値Ｅは、測定値Ｃの測定時に比較して、第１ゲート電極１１のゲート面積のみを０．９倍にし、第１容量素子４と第２容量素子３とを並列接続した容量素子１における容量値を測定した結果である。また、図４に示す測定値Ｆは、測定値Ｃの測定時に比較して、第１ゲート電極１１のゲート面積のみを０．６倍にし、第１容量素子４と第２容量素子３とを並列接続した容量素子１における容量値を測定した結果である。
【００４０】
図３から、本実施形態の容量素子１の容量値（測定値Ｃ）は、第１容量素子４及び第２容量素子３がそれぞれ単独素子である場合の容量値（測定値Ａ及びＢ）に比較して、バイアス電圧の変動に伴う容量値の変動が少ないことがわかる。すなわち、本実施形態の容量素子１のバイアス依存性は、第１容量素子４及び第２容量素子３のそれぞれのバイアス依存性に比較して低く、平坦化されている。
【００４１】
また、本実施形態の容量素子１では、特に正バイアス側において、バイアス電圧の変動に伴う容量値の変動が小さい。これにより、本実施形態の容量素子１では、第１容量素子４及び第２容量素子３をそれぞれ単独素子として用いる場合に比較して、正バイアス側におけるバイアス依存性が大きく改善されることがわかる。
【００４２】
また、測定値Ｃと測定値Ｄとを比較すると、測定値Ｄの容量値のバイアス依存性が低いことがわかる。これにより、第２容量素子３を構成する第２ゲート電極７のゲート面積を大きくすることで、さらに、容量値のバイアス依存性を改善することができることがわかった。
【００４３】
さらに、測定値Ｅと測定値Ｆとを比較すると、測定値Ｆの容量値のバイアス依存性が低いことがわかる。これにより、第１容量素子４を構成する第１ゲート電極１１のゲート面積を小さくすることで、さらに、容量値のバイアス依存性を改善することができることがわかった。
【００４４】
以上のように、本実施形態の容量素子１では、第１容量素子４及び第２容量素子３を並列接続することで、第１容量素子４及び第２容量素子３をそれぞれ単独で用いる場合に比較し、容量値のバイアス依存性を低減することができる。さらに、第１ゲート電極１１と第２ゲート電極７とのゲート面積の比を調整することで、容量値のバイアス依存性をさらに改善することができる。
【００４５】
ところで、一般的なＣＭＯＳ−ＬＳＩに搭載される１．８Ｖ系のＭＯＳＦＥＴにおいては、ゲート絶縁膜が膜厚４ｎｍのＳｉＯ２からなる酸化膜で構成され、ゲート電圧が電源電圧ＶＤＤの場合、ゲート容量は約１０ｆＦ／μｍ２となる。本実施形態の容量素子１における第１容量素子４及び第２容量素子３を、その１．８Ｖ系のＭＯＳＦＥＴと同一のゲート絶縁膜を用い、ゲート面積が互いに同じとなるように形成した場合、電極間に１．８Ｖを印可した場合の第１容量素子４の容量値は、ＭＯＳＦＥＴと同様に約１０ｆＦ／μｍ２となる。一方、第２容量素子３の容量値は約１．５ｆＦ／μｍ２となる。したがって、電極間に１．８Ｖを印可した場合の第１容量素子４及び第２容量素子３の合成容量は、それぞれの単位容量値を足し合わせてゲート面積で割った値となるため、約５．８ｆＦ／μｍ２となる。このように、本実施形態の容量素子１では、第１容量素子４と第２容量素子３とを並列接続することで、第１容量素子４及び第２容量素子３をそれぞれ単独で用いる場合に比較して素子面積当たりの容量値が減少してしまう。
【００４６】
しかしながら、半導体基板上部に形成された配線層の配線間で静電容量を形成する従来の配線間容量素子では、例えば６５ｎｍ世代のデザインルールで４層配線を用いる場合でも、単位面積当たりの容量値は１．５ｆＦ／μｍ２程度と低い。したがって、このような配線間の静電容量を用いた容量素子に比較すれば、本実施形態の容量素子１は十分に大きな容量を得ることができると言える。
【００４７】
また、本実施形態の容量素子１を構成する第１容量素子４及び第２容量素子３のデバイス構造は、一般的なｎチャネル型のＭＯＳＦＥＴやｐチャネル型のＭＯＳＦＥＴの構造と同様である。したがって、一般的なＭＯＳＦＥＴを搭載するＣＭＯＳ型の容量素子に本実施形態の第１容量素子４及び第２容量素子３を搭載する場合には、追加工程は必要ない。
【００４８】
さらに、従来のｎ型蓄積容量素子及びｐ型蓄積容量素子を用いた相補型のＭＯＳ型容量素子を備える半導体装置（特許文献２参照）では、ｎ型蓄積容量素子及びｐ型蓄積容量素子の両方のデバイスが使用できる素子としてラインナップされている必要がある。したがって、製造ラインが複雑になる上、工程数が増大する。これに対し、本実施形態の容量素子１では、第１容量素子４は、一般的なｎ型のＭＯＦＥＴと同一構造である。したがって、本実施形態の容量素子１を製造するためには、少なくともｐ型蓄積容量素子（第２容量素子３
に相当）が、対象とする半導体プロセスにおいて使用可能素子としてラインナップされていればよく、製造コストが増大することがない。
【００４９】
ところで、本実施形態では、第２電極１４を０Ｖにして第１電極１３のバイアス電圧を正負に変化させた場合の容量値について説明したが、第１電極１３を０Ｖにし、第２電極１４のバイアス電圧を変化させてもよい。
【００５０】
図５Ａに、本実施形態の容量素子１において、第２電極１４を０Ｖにして第１電極１３のバイアス電圧を正負に変化させる場合の等価回路図を示し、図５Ｂに、その場合のＣ−Ｖ特性を示す。また、図６Ａに、本実施形態の容量素子１において、第１電極１３を０Ｖにして第２電極１４のバイアス電圧を正負に変化させる場合の等価回路図を示し、図６Ｂに、その場合のＣ−Ｖ特性を示す。図５Ｂの測定値Ｃは、図３における測定値Ｃに相当し、図６Ｂの測定値Ｃ’は、図６Ａの等価回路とした場合の容量素子１の容量値である。
【００５１】
図５Ｂ、図６Ｂから分かるように、正負のバイアス電圧を印加する電極を変えることにより、Ｃ−Ｖ特性が縦軸に対してミラー反転する。すなわち、第１電極１３及び第２電極１４の極性を逆にすることにより、容量値のバイアス依存性の正負の挙動が逆になることが分かる。したがって、本実施形態の容量素子１では、第１電極１３及び第２電極１４に印加する電圧の極性を変えることにより、正バイアス側のバイアス依存性のみならず、負バイアス側のバイアス依存性も改善することができる。
【００５２】
一般的に、コンパレータ回路等に用いられるホールドコンデンサにＭＯＳ型の容量素子を用いる場合には、容量素子の電極間に印加するバイアス電圧に対して、両極性で容量値のバイアス依存性が平坦化されている必要性はない。したがって、本実施形態の容量素子１が示すように、一方の極性のみ容量値のバイアス依存性を小さくすることが可能であれば、コンパレータ回路等、種々の集積回路に十分に用いることができる。
【００５３】
〈２．第２の実施形態：ｐチャネルＭＯＳＦＥＴ型の第１容量素子と、ｎ型蓄積容量型の第２容量素子とからなる容量素子〉
次に、本開示の第２の実施形態に係る容量素子について説明する。図７に、本実施形態に係る容量素子２０の概略断面構成を示す。図７において、図１に対応する部分には同一符号を付し、重複説明を省略する。
【００５４】
図７に示すように、本実施形態の容量素子２０は、基板２と、基板２に形成された第１容量素子２２及び第２容量素子２１と、基板２に形成された素子分離部１９と、第１配線１５及び第２配線１６とを備える。
【００５５】
第１容量素子２２は、基板２の表面から所定の深さにまで形成されたｎ型不純物層からなる第１ウェル領域２６と、第１ゲート電極２８と、第１ウェル領域２６に形成されたｐ型不純物層からなる２つの第１半導体層２７とから構成されている。
【００５６】
第１ゲート電極２８は、ｐ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、シリコン酸化膜からなるゲート絶縁膜１２を介して形成されている。２つの第１半導体層２７は、基板２の表面側に形成されており、第１ゲート電極２８に対応する領域を挟む領域にそれぞれ形成されている。この２つの第１半導体層２７は、第１ゲート電極２８を形成した後、第１ゲート電極２８をマスクとしたイオン注入によりセルフアラインで形成することができる。したがって、第１ゲート電極２８脇に形成される第１半導体層２７の第１ゲート電極２８側の位置は、第１ゲート電極２８の端部の位置になる。
【００５７】
以上のように、第１容量素子２２では、第１ウェル領域２６がｎ型不純物層で構成され、第１半導体層２７がｐ型不純物層で形成されている。したがって、第１容量素子２２は、ｐチャネル型のＭＯＳＦＥＴと同様の構成とされている。
【００５８】
第２容量素子２１は、基板２の表面から所定の深さにまで形成されたｎ型不純物層からなる第２ウェル領域２３と、第２ゲート電極２５と、第２ウェル領域２３に形成されたｎ型不純物層からなる２つの第２半導体層２４とを備える。ここで、第２半導体層２４を構成するｎ型不純物層の不純物濃度は、第２ウェル領域２３を構成するｎ型不純物層の不純物濃度よりも高い。
【００５９】
第２ゲート電極２５は、ｎ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、ゲート絶縁膜１２を介して形成されている。２つの第２半導体層２４は、基板２の表面側に形成されており、第２ゲート電極２５に対応する領域を挟む領域に方の側にそれぞれ形成されている。この２つの第２半導体層２４は、第２ゲート電極２５を形成した後、第２ゲート電極２５をマスクとしたイオン注入によりセルフアラインで形成することができる。したがって、第２ゲート電極２５脇に形成される第２半導体層２４の第２ゲート電極２５側の位置は、第２ゲート電極２５の端部の位置によって位置になる。
【００６０】
以上のように、第２容量素子２１では、第２半導体層２４と第２半導体層２４が形成される第２ウェル領域２３とは同導電型とされ、２つの第２半導体層２４は常に短絡した状態とされる。このような構成により、第２容量素子２１は、ｎ型蓄積容量型の容量素子とされる。
【００６１】
第１配線１５は、第１ゲート電極２８及び第２ゲート電極２５に接続されると共に、所定の電位を供給する第１電極１３に接続されている。第１配線１５により、第１ゲート電極２８及び第２ゲート電極２５には、第１電極１３から所定の電圧が供給される。
第２配線１６は、２つの第１半導体層２７と、２つの第２半導体層２４とに接続されると共に、所定の電位を供給する第２電極１４に接続されている。第２配線１６により、第１半導体層２７及び第２半導体層２４には、第２電極１４から所定の電圧が供給される。
そして、本実施形態では、第１容量素子２２及び第２容量素子２１は、第１電極１３と第２電極１４との間に並列接続された構成とされている。
【００６２】
図８に、本実施形態の容量素子１の平面レイアウトを示す。図８に示すように、第１ウェル領域２６及び第２ウェル領域２３は、それぞれ矩形状に形成され、第１ウェル領域２６及び第２ウェル領域２３は、それぞれ、素子分離部１９に囲まれることにより、電気的に分離されている。第１ゲート電極２８は、第１ウェル領域２６の中央領域において、一方の方向に延在するように形成されており、第２ゲート電極２５は、第２ウェル領域２３の中央領域において、第１ゲート電極２８が延在する方向と同方向に延在するように形成されている。
【００６３】
また、第１配線１５及び第２配線１６は、第１の実施形態と同様のレイアウトで基板２上部に配置されている。そして、第１配線１５は、コンタクト部１７を介して、第１ゲート電極２８及び第２ゲート電極２５に接続され、第２配線１６は、コンタクト部１８を介して、第１半導体層２７及び第２半導体層２４に接続されている。
ここで、本実施形態では、第１容量素子２２が形成される第１ウェル領域２６は電気的にフローティングの状態となるため、ウェルタップ（図示を省略する）を設けて、第１ウェル領域２６の電位を所定の電位に維持した状態とする（ウェル領域２６を電気的に固定する）。
【００６４】
以上の構成において、第１容量素子２２では、第１電極１３に接続された第１ゲート電極２８と、第２電極１４に接続された第１半導体層２７との間に容量が形成される。また、第２容量素子２１では、第１電極１３に接続された第２ゲート電極２５と、第２電極１４に接続された第２半導体層２４との間に容量が形成される。そして、第１容量素子２２と第２容量素子２１は並列接続されるように結線されているため、本実施形態の容量素子２０では、第１容量素子２２の容量値と、第２容量素子２１の容量値とを合わせた容量値が得られる。
【００６５】
図９に、第１容量素子２２及び第２容量素子２１のそれぞれのＣ−Ｖ特性と、第１容量素子２２及び第２容量素子２１を並列接続した本実施形態の容量素子２０のＣ−Ｖ特性を示す。図９の横軸は第１電極１３と第２電極１４との間に印加するバイアス電圧を示し、縦軸はバイアス電圧が０Ｖの時の容量値で規格化した容量値を示す。このＣ−Ｖ特性の測定では、第２電極１４をグランド電位とし、第１電極１３に印加するバイアス電圧を変化させた場合の容量値を測定した。
【００６６】
図９に示す測定値Ｇは、第１容量素子２２の容量値のみを測定した結果である。また、図９に示す測定値Ｈは、第２容量素子２１の容量値のみを測定した結果である。また、図９に示す測定値Ｉは、第１容量素子２２と第２容量素子２１とを並列接続した容量素子２０における容量値を測定した結果である。また、図９に示す測定値Ｊは、測定値Ｉの測定時に比較して、第２ゲート電極２５のゲート面積のみを２倍にし、第１容量素子２２と第２容量素子２１とを並列接続した容量素子２０における容量値を測定した結果である。
【００６７】
図９から、本実施形態の容量素子２０の容量値（測定値Ｉ）は、第１容量素子２２及び第２容量素子２１がそれぞれ単独素子である場合の容量値（測定値Ｇ及びＨ）に比較して、バイアス電圧の変動に伴う容量値の変動が少ない。すなわち、本実施形態の容量素子２０のバイアス依存性は、第１容量素子２２及び第２容量素子２１のそれぞれのバイアス依存性に比較して低く、容量値が平坦化されている。また、本実施形態の容量素子２０では、特に負バイアス側において、バイアス電圧の変動に伴う容量値の変動が小さく、負バイアス側におけるバイアス依存性が大きく改善されている。
【００６８】
また、測定値Ｉと測定値Ｊとを比較すると、測定値Ｊの容量値のバイアス依存性が低い。これにより、第２容量素子２１を構成する第２ゲート電極２５のゲート面積を大きくすることで、さらに、容量値のバイアス依存性を改善できることがわかった。
【００６９】
以上のように、本実施形態の容量素子２０においても、第１容量素子２２と第２容量素子２１とを並列接続することで、第１容量素子２２及び第２容量素子２１をそれぞれ単独で用いる場合に比較し、容量値のバイアス依存性を低減することができる。さらに、第１ゲート電極２８と第２ゲート電極２５とのゲート面積の比を調整することで、容量値のバイアス依存性をさらに改善することができる。
【００７０】
また、本実施形態においても、第１電極１３を０Ｖとし、第２電極１４に印加するバイアス電圧の正負に変化させれば、正バイアス側におけるバイアス依存性が改善することができる。その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
【００７１】
〈３．第３の実施形態：ｎチャネルＭＯＳＦＥＴ型の第１容量素子と、ｐ型蓄積容量型の第２容量素子と、ｎ型蓄積容量型の第３容量素子とからなる容量素子〉
次に、本開示の第３の実施形態に係る容量素子について説明する。図１０に、本実施形態に係る容量素子３０の概略断面構成を示し、図１１に、本実施形態の容量素子３０の平面レイアウトを示す。図１０及び図１１において、図１及び図２に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３０は、第３容量素子５１が形成される点で、第１の実施形態に係る容量素子１と異なる。
【００７２】
図１０に示すように、本実施形態の容量素子３０は、基板２と、基板２に形成された第１容量素子４、第２容量素子３及び第３容量素子５１と、基板２に形成された素子分離部１９とを備える。また、本実施形態の容量素子３０は、第１容量素子４、第２容量素子３及び第３容量素子５１に電位を供給する第１配線１５及び第２配線１６を備える。
【００７３】
第３容量素子５１は、基板２の表面から所定の深さにまで形成されたｎ型不純物層からなる第３ウェル領域５３と、第３ゲート電極５５と、第３ウェル領域５３に形成されたｎ型不純物層からなる２つの第３半導体層５４とから構成されている。
【００７４】
第３ゲート電極５５は、ｎ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、シリコン酸化膜からなるゲート絶縁膜１２を介して形成されている。２つの第３半導体層５４は、基板２の表面側に形成されており、第３ゲート電極５５に対応する領域を挟む領域にそれぞれ形成されている。また、第３半導体層５４の不純物濃度は、第３ウェル領域５３を構成するｎ型不純物層の不純物濃度よりも高い。
【００７５】
第３容量素子５１を構成する２つの第３半導体層５４は、第３ゲート電極５５を形成した後、第３ゲート電極５５をマスクとしたイオン注入によりセルフアラインで形成することができる。したがって、第３ゲート電極５５脇に形成される第３半導体層５４の第３ゲート電極５５側の位置は、第３ゲート電極５５の端部の位置になる。
【００７６】
以上のように、第３容量素子５１では、第３半導体層５４と第３半導体層５４が形成される第３ウェル領域５３とは同導電型とされ、２つの第３半導体層５４は常に短絡した状態とされる。このような構成により、第３容量素子５１は、ｎ型蓄積容量型の容量素子とされる。
【００７７】
第３ゲート電極５５には、第１及び第２ゲート電極１１，７と同様に、第１配線１５を介して第１電極１３に接続されており、第３半導体層５４には、第１及び第２半導体層９，６と同様に、第２配線１６を介して第２電極１４に接続されている。すなわち、本実施形態では、第１容量素子４、第２容量素子３及び第３容量素子５１は並列接続されている。
【００７８】
また、図１１に示すように、第３容量素子５１は、例えば第１容量素子４と第２容量素子３との間の領域に形成され、第３ウェル領域５３は矩形状の領域に形成されている。また、第３ウェル領域５３も、第１ウェル領域８及び第２ウェル領域５と同様、素子分離部１９に囲まれることにより、第１ウェル領域８及び第２ウェル領域５と電気的に分離されている。第３ゲート電極５５は、第３ウェル領域５３の中央領域において、第１及び第２ゲート電極１１，７が延在する方向と同方向に延在するように基板２上部に形成されている。
【００７９】
本実施形態においても、第１及び第２容量素子４，３と同様、第３容量素子５１を構成する第３ゲート電極５５は、コンタクト部１７を介して一方の方向に延在する第１配線１５に接続される。また、第３半導体層５４は、第３半導体層５４上部に延在する枝配線１６ａにコンタクト部１８を介して接続されている。これにより、第３半導体層５４は、第２配線１６に接続される。
【００８０】
図１２に、第１〜第３容量素子４，３，５１のそれぞれのＣ−Ｖ特性と、第１容量素子４、第２容量素子３及び第３容量素子５１を並列接続した本実施形態の容量素子のＣ−Ｖ特性を示す。図１２の横軸は第１電極１３と第２電極１４との間に印加するバイアス電圧を示し、縦軸はバイアス電圧が０Ｖの時の容量値で規格化した容量値を示す。
このＣ−Ｖ特性の測定では、第２電極１４をグランド電位とし、第１電極１３に印加するバイアス電圧を変化させた場合の容量値を測定した。
【００８１】
図１２に示す測定値Ａ及びＢは、図３の測定値Ａ及びＢに相当する。また、図１２の測定値Ｂ’は、第３容量素子５１の容量値のみを測定した結果である。また、図１２に示す測定値Ｋは、第２容量素子３と第３容量素子５１とを並列接続したときの容量値を測定した結果である。また、図１２に示す測定値Ｌは、第１〜第３容量素子４，３，５１を並列接続した本実施形態の容量素子３０における容量値を測定した結果である。
【００８２】
第３容量素子５１を構成する第３ウェル領域５３及び第３半導体層５４は、第２容量素子３を構成する第２ウェル領域５及び第２半導体層６と逆導電型で構成される。このため、図１２に示すように、第３容量素子５１のＣ−Ｖ特性（測定値Ｂ’）は、第２容量素子３のＣ−Ｖ特性（測定値Ｂ）と縦軸方向に対してミラー反転する。すなわち、第３容量素子５１のバイアス依存性及び第２容量素子３のバイアス依存性は正バイアス側と負バイアス側とで互いに逆の傾向を示している。
【００８３】
測定値Ｋと測定値Ｌとを比較すると、正バイアス側及び負バイアス側の両極において、測定値Ｌの容量値のバイアス依存性が低いことがわかる。これにより、第１〜第３容量素子４，３，５１を並列接続することにより、第２容量素子３と第３容量素子５１とを並列接続させた場合よりも、よりバイアス依存性を低くすることができることがわかる。すなわち、本実施形態では、ｎチャネルＭＯＳＦＥＴ型の第１容量素子４と、ｐ型蓄積容量型の第２容量素子３と、ｎ型蓄積容量型の第３容量素子５１とを並列接続することにより、バイアス依存性の低減が図られる。
【００８４】
ところで、従来の相補型のＭＯＳ型容量素子を備える半導体装置（特許文献２参照）では、更なる容量値のバイアス依存性を低減するためには、容量素子のしきい値電圧を、混載しているＭＯＳＦＥＴとは独立に調整する必要があった。このため、容量素子のしきい値電圧を調整するためのイオン注入工程が追加で必要となり、コストがかかる。
【００８５】
これに対して、本実施形態では、第３容量素子５１を形成することで容量値のバイアス依存性を更に改善することができる。また、第１〜第３容量素子４，３，５１は、同一基板２上に形成されるｐ型ＭＯＳＦＥＴやｎ型ＭＯＳＦＥＴと同一プロセスで形成することができるため、追加工程の必要がなく、コストの削減を図ることができる。
【００８６】
さらに、本実施形態においても、第１〜第３容量素子４，３，５１のゲート面積（ゲート面積比）を変えることで、容量値のバイアス依存性を低減することができる。その他、本実施形態では、第１の実施形態と同様の効果を得ることができる。
【００８７】
ところで、一般的なＣＭＯＳ−ＬＳＩに搭載される１．８Ｖ系のＭＯＳＦＥＴにおいては、ゲート絶縁膜が膜厚４ｎｍのＳｉＯ２からなる酸化膜で構成され、ゲート電圧が電源電圧ＶＤＤの場合、ゲート容量は約１０ｆＦ／μｍ２となる。よって、１．８Ｖ系のＭＯＳＦＥＴと同一のゲート絶縁膜を用いた場合、電極間に１．８V印可した場合の容量素子４と容量素子５１のゲート容量は約１０ｆＦ／μｍ２となる。一方、電極間に１．８V印可した場合の容量素子3のゲート容量は約１．５ｆF／μｍ２である。したがって、第１容量素子４、５１，３が同一ゲート面積の場合の合成容量は、それぞれの単位容量値を足し合わせてゲート面積で割った値となるため、約７．２ｆＦ／μｍ２となる。
このように、本実施形態の容量素子３０では、第１〜第３容量素子４，３，５１を並列接続することで、第１、第３容量素子４，５１をそれぞれ単独で用いる場合に比較して素子面積当たりの容量値が減少してしまう。
【００８８】
しかしながら、半導体基板上部に形成された配線層の配線間で静電容量を形成する従来の配線間容量素子では、例えば６５ｎｍ世代のデザインルールで４層配線を用いる場合でも、単位面積当たりの容量値は１．５ｆＦ／μｍ２程度と低い。したがって、このような配線間の静電容量を用いた容量素子に比較すれば、本実施形態の容量素子３０では十分に大きな容量を得ることができると言える。
【００８９】
〈４．第４の実施形態：ｐチャネルＭＯＳＦＥＴ型の第１容量素子と、ｎ型蓄積容量型の第２容量素子と、ｐ型蓄積容量型の第３容量素子とからなる容量素子〉
次に、本開示の第４の実施形態に係る容量素子について説明する。図１３に、本実施形態に係る容量素子３１の概略断面構成を示し、図１４に、本実施形態の容量素子３１の平面レイアウトを示す。図１３及び図１４において、図７及び図８に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３１は、第３容量素子６３が形成される点で、第２の実施形態に係る容量素子２０と異なる。
【００９０】
図１３に示すように、本実施形態の容量素子３１は、基板２と、基板２に形成された第１容量素子２２、第２容量素子２１及び第３容量素子６３と、基板２に形成された素子分離部１９とを備える。また、容量素子３１は、第１容量素子２２、第２容量素子２１及び第３容量素子６３に電位を供給する第１配線１５及び第２配線１６を備える。
【００９１】
第３容量素子６３は、基板２の表面から所定の深さにまで形成されたｐ型不純物層からなる第３ウェル領域６５と、第３ゲート電極６７と、第３ウェル領域６５に形成されたｐ型不純物層からなる２つの第３半導体層６６とから構成されている。
【００９２】
第３ゲート電極６７は、ｐ型の不純物がドーピングされたポリシリコンからなり、基板２上部に、シリコン酸化膜からなるゲート絶縁膜１２を介して形成されている。２つの第３半導体層６６は、基板２の表面側に形成されており、第３ゲート電極６７に対応する領域を挟む領域にそれぞれ形成されている。また、第３半導体層６６の不純物濃度は、第３ウェル領域６５を構成するｐ型不純物層の不純物濃度よりも高い。
【００９３】
この２つの第３半導体層６６は、第３ゲート電極６７を形成した後、第３ゲート電極６７をマスクとしたイオン注入によりセルフアラインで形成することができる。したがって、第３ゲート電極６７脇に形成される第３半導体層６６の第３ゲート電極６７側の位置は、第３ゲート電極６７の端部の位置になる。
【００９４】
以上のように、第３容量素子６３では、第３半導体層６６と第２半導体層６６が形成される第２ウェル領域６５とは同導電型とされ、２つの第３半導体層６６は常に短絡した状態とされる。このような構成により、第３容量素子６３は、ｐ型蓄積容量型の容量素子とされる。
【００９５】
また、第３ゲート電極６７は、第１及び第２ゲート電極２８，２５と同様に、第１配線１５を介して第１電極１３に接続されており、第３半導体層６６は、第１及び第２半導体層２７，２４と同様に、第２配線１６を介して第２電極１４に接続されている。すなわち、本実施形態では、第１容量素子２２、第２容量素子２１及び第３容量素子６３は並列接続されている。
【００９６】
また、図１４に示すように、第３容量素子６３は、例えば第２容量素子２１に隣り合う領域に形成され、第３ウェル領域６５は矩形状の領域に形成されている。また、第３ウェル領域６５も、第１ウェル領域２６及び第２ウェル領域２３と同様、素子分離部１９に囲まれることにより、第１ウェル領域２６及び第２ウェル領域２３と電気的に分離されている。第３ゲート電極６７は、第３ウェル領域６５の中央領域において、第１及び第２ゲート電極２８，２５が延在する方向と同方向に延在するように基板２上部に形成されている。
【００９７】
本実施形態においても、第３容量素子６３では、第１及び第２容量素子２２，２１と同様、第３ゲート電極６７は、コンタクト部１７を介して一方の方向に延在する第１配線１５に接続される。また、第３半導体層６６は、第３半導体層６６上部に延在する枝配線１６ａにコンタクト部１８を介して接続されている。これにより、第３半導体層６６は、第２配線１６に接続される。
【００９８】
第３容量素子６３を構成する第３ウェル領域６５及び第３半導体層６６は、第２容量素子２１を構成する第２ウェル領域２３及び第２半導体層２４と逆導電型で構成される。このため、図示を省略するが、第３容量素子６３のＣ−Ｖ特性は、図９に示した第２容量素子２１のＣ−Ｖ特性（測定値Ｉ）を縦軸方向に対してミラー反転したものとなる。そして、本実施形態においても、第１〜第３容量素子２２，２１，６３を並列接続することにより、第２容量素子２１と第３容量素子６３とを並列接続させた場合よりも、よりバイアス依存性を低くすることができる。その他、本実施形態においても、第３の実施形態と同様の効果を得ることができる。
【００９９】
〈５．第５の実施形態：第２容量素子を２つ備える例〉
次に、本開示の第５の実施形態に係る容量素子について説明する。図１５に、本実施形態に係る容量素子３２の概略断面構成を示し、図１６に、本実施形態の容量素子３２の平面レイアウトを示す。図１５及び図１６において、図１０及び図１１に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３２では、第２容量素子３のレイアウト構成が、第３の実施形態に係る容量素子３０と異なる。
【０１００】
本実施形態では、第２容量素子３が、２つの第２容量素子部３ａ，３ｂで構成され、２つの第２容量素子部３ａ，３ｂは隣り合う領域に形成されている。２つの第２容量素子部３ａ，３ｂは、それぞれ、基板２の表面から所定の深さにまで形成されたｐ型不純物層からなる第２ウェル領域５と、第２ゲート電極７と、第２ウェル領域５に形成されたｐ型不純物層からなる２つの第２半導体層６とを備える。また、本実施形態では、それぞれの第２容量素子部３ａ，３ｂを構成する第２ゲート電極７の電極幅ｗ２は、第３の実施形態に係る第２ゲート電極７の電極幅ｗ１（図１１）のおよそ２分の１とされている。
【０１０１】
本実施形態においても、図１６に示すように、第２ゲート電極７はコンタクト部１７を介して第１配線１５に接続され、第２半導体層６はコンタクト部１８を介して第２配線１６に接続されている。これにより、２つの第２容量素子部３ａ，３ｂ、第１容量素子４及び第３容量素子５１は互いに並列接続されている。
【０１０２】
本実施形態では、第２容量素子部３ａ，３ｂを構成する各第２ゲート電極７の電極幅Ｗ２は第３の実施形態に係る第２ゲート電極７の電極幅Ｗ１のおよそ２分の１とされる。このため、容量素子３２の全体の容量値は第３の実施形態に係る容量素子３０のそれと変わらないが、第２容量素子部３ａ，３ｂのそれぞれの容量値は、第３の実施形態に係る第２容量素子３の容量値の半分となる。
【０１０３】
本実施形態のように、第２容量素子３を複数（本実施形態では２つ）の第２容量素子部に分割したレイアウトとしておくことにより、第１配線１５及び第２配線１６のパターンを変えることで容量値を容易に変更することができる。したがって、半導体装置の開発途中において、仕様が変更されたり、半導体装置の特性を最適化するために回路上の容量素子の容量値の変更が必要になった場合においても、配線マスクパターンの修正のみで対応が可能である。
【０１０４】
また、本実施形態の容量素子３２は、半導体装置の製造過程において、配線をレーザで断線し、並列接続されたデバイスの一部を電気的に切り離して素子特性の調整を行うレーザトリミングなどのトリミング技術にも対応できる。その他、本実施形態では、第３の実施形態と同様の効果を得ることができる。
【０１０５】
〈６．第６の実施形態：ゲート絶縁膜の膜厚を異ならせた例〉
次に、本開示の第６の実施形態に係る容量素子について説明する。図１７に、本実施形態に係る容量素子３３の概略断面構成を示す。図１７において、図１０に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３３では、ゲート絶縁膜の膜厚が、第３の実施形態に係る容量素子３０と異なる。
【０１０６】
本実施形態では、第２容量素子３及び第３容量素子５１を構成するゲート絶縁膜１２ａの膜厚が、第１容量素子４を構成するゲート絶縁膜１２ｂの膜厚よりも例えば１．０ｎｍ以上厚い。例えば、第２容量素子３及び第３容量素子５１を構成するゲート絶縁膜１２ａに、１．８Ｖ系のＭＯＦＥＴに最適化されたゲート絶縁膜を適用し、第２容量素子３を構成するゲート絶縁膜１２ｂに、１．２Ｖ系のＭＯＳＦＥＴに最適化されたゲート絶縁膜を用いる。
【０１０７】
図１８に、本実施形態の容量素子３３のＣ−Ｖ特性と、第１〜第３容量素子４，３，５１を、全て１．８Ｖ系のＭＯＳＦＥＴに最適化されたゲート絶縁膜を用いて形成し、それらを並列接続して形成した比較例に係る容量素子のＣ−Ｖ特性とを示す。図１８に示す測定値Ｍが、比較例に係る容量素子の容量値の測定した結果であり、図１８に示す測定値Ｎが、本実施形態の容量素子３３の容量値を測定した結果である。
【０１０８】
図１８に示すように、本実施形態の容量素子３３の容量値（測定値Ｎ）は、１．８Ｖ系のＭＯＳＦＥＴに最適化されたゲート絶縁膜のみを用いた比較例に係る容量素子の容量値（測定値Ｍ）に比較して、容量値の増加が図られている。本実施形態の容量素子３３によれば、同一面積の素子で換算すると、比較例に係る容量素子に比較して、およそ１５％の容量値が増加する。このように、本実施形態では、第１容量素子４に対して、等価絶縁膜厚が薄い（単位面積当たりのゲート容量値が高い）ゲート絶縁膜１２ｂを用いることで、合成容量の増加を図ることができる。
【０１０９】
本実施形態では、第１容量素子４を構成するゲート絶縁膜（本開示の第１ゲート絶縁膜に相当）と、第２容量素子３と第３容量素子５１を構成するゲート絶縁膜１２ａ（本開示の第２ゲート絶縁膜及び第３ゲート絶縁膜に相当）との膜厚を異ならせる例とした。しかしながら、これに限定されるものではなく、第１〜第３容量素子４，３，５１のそれぞれのゲート絶縁膜の膜厚を全て異ならせる例としてもよい。
【０１１０】
〈７．第７の実施形態：配線間容量素子を備える例〉
次に、本開示の第７の実施形態に係る容量素子について説明する。図１９に、本実施形態に係る容量素子３４の概略断面構成を示す。図１９において、図１０に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３４は、配線間容量が形成される点で、第３の実施形態に係る容量素子３０と異なる。
【０１１１】
図１９に示すように、本実施形態では、基板２上部に多層配線層３５が形成され、多層配線層３５では、層間絶縁膜３６を介して複数層（本実施形態では３層）の配線層３５ａ〜３５ｃが積層されて形成されている。基板２側に形成された１層目の配線層３５ａでは、第１〜第３ゲート電極１１，７，５５にコンタクト部１７を介して接続される第１配線１５と、第１〜第３半導体層９，６，５４にコンタクト部１８を介して接続される第２配線１６とが形成されている。また、２層目及び３層目の配線層３５ｂ，３５ｃでは、第１配線３７と第２配線３８とが面内方向及び厚さ方向の両方向において交互に配置されることにより、配線間容量Ｃｍが形成されている。すなわち、本実施形態では、多層配線層３５において、配線間容量素子５０が形成されている。
【０１１２】
図２０Ａは、２層目及び３層目の配線層３５ａ，３５ｂのそれぞれに形成される第１配線３７と第２配線３８の平面構成である。図２０Ａに示すように、２層目及び３層目の配線層３５ａ，３５ｂでは、第１配線３７及び第２配線３８は、それぞれ櫛歯形状に形成されており、第１配線３７と第２配線３８とが面内方向に交互になるように配置されている。これにより、隣り合う第１配線３７と第２配線３８との間に配線間容量Ｃｍが形成される。また、本実施形態では、２層目の配線層３５ａと３層目の配線層３５ｂとの間においても配線間容量Ｃｍが形成されるように、２層目の第１配線３７上部には３層目の第２配線３８が配置され、２層目の第２配線３８上部には３層目の第１配線３７が配置される。
【０１１３】
そして、本実施形態では、配線間容量素子５０においても、第１配線３７には、第１電極１３が接続され、第２配線３８には第２電極１４が接続されている。したがって、本実施形態では、図２０Ｂに示すように、配線間容量素子５０は、第１〜第３容量素子４，３，５１からなるＭＯＳ型容量素子４９と並列接続される。
【０１１４】
本実施形態の容量素子３４では、第１〜第３容量素子４，３，５１と配線間容量素子５０とを並列接続させることにより、デバイスの面積を大きくすることなく、単位面積当たりの容量値を大きくすることができる。その他、本実施形態では、第３の実施形態と同様の効果を得ることができる。
【０１１５】
〈８．第８の実施形態：下層ウェル領域を備える例〉
次に、本開示の第８の実施形態に係る容量素子について説明する。図２１に、本実施形態に係る容量素子４０の概略断面構成を示す。図２１において、図１０に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子４０は、下層ウェル領域４１が形成される点で、第３の実施形態に係る容量素子３０と異なる。
【０１１６】
本実施形態では、第１〜第３容量素子４，３，５１を構成する第１〜第３ウェル領域８，５，５３の下層に基板２とは反対導電型であるｎ型不純物層からなる下層ウェル領域４１が形成されている。下層ウェル領域４１は、基板２のｐ型領域と、第１〜第３容量素子４，３，５１のそれぞれのウェル領域との間の層に形成され、基板２の面内方向の全面に形成されている。
【０１１７】
本実施形態では、ｎ型の下層ウェル領域４１を形成することにより、ｐ型不純物層からなる第１及び第２ウェル領域８，５とｐ型の基板２とが電気的に分離される。例えば、第３の実施形態では、ｐ型不純物層からなる第１及び第２ウェル領域８，５は、ｐ型の基板２と接するように形成されていたため、電気的に接続されており、基板２と、第１及び第２ウェル領域８，５とを同電位にしかできない。一方、本実施形態では、ｎ型の下層ウェル領域４１を形成することで、第１及び第２ウェル領域８，５とｐ型の基板２とが電気的に接続されていないため、第１及び第２ウェル領域８，５と、基板２とを異なる電位に設定することが可能となる。その他、本実施形態では、第３の実施形態と同様の効果を得ることができる。
【０１１８】
本実施形態は、下層ウェル領域４１は、基板２の面内方向の全面に形成される例としたが、例えば、第１ウェル領域８と第２ウェル領域５の下層にのみ形成する例としてもよい。すなわち、下層ウェル領域４１は、必要な部分に形成してもよい。
【０１１９】
〈９．第９の実施形態：素子分離部が形成されない例〉
次に、本開示の第９の実施形態に係る容量素子について説明する。図２２に、本実施形態に係る容量素子３９の概略断面構成を示し、図２３に、本実施形態の容量素子３９の平面レイアウトを示す。図２２及び図２３において、図１３及び図１４に対応する部分には同一符号を付し、重複説明を省略する。本実施形態の容量素子３９は、第１容量素子２２及び第２容量素子２１並びに第２容量素子２１及び第３容量素子６３の間の領域に素子分離部１９が形成されない点で、第４の実施形態に係る容量素子３１と異なる。
【０１２０】
本実施形態では、第２ウェル領域２３の一方の側に第１ウェル領域２６が接するように形成され、第２ウェル領域２３の他方の側に第３ウェル領域６５が接するように形成されている。また、第２容量素子２１を構成する一方の第２半導体層２４には第１容量素子２２を構成する一方の第１半導体層２７が接して形成されている。また、第２容量素子２１を構成する他方の第２半導体層２４には第３容量素子６３を構成する一方の第３半導体層６６が接して形成されている。
【０１２１】
また、本実施形態では、図２３に示すように、第２容量素子２１を構成する一方の第２半導体層２４と、その第２半導体層２４に隣接する第１半導体層２７との上部には、第２配線１６を構成する枝配線１６ｃが設けられている。そして、その枝配線１６ｃは、コンタクト部１８を介して第１半導体層２７及び第２半導体層２４に接続されている。同様に、第２容量素子２１を構成する他方の第２半導体層２４と、その第２半導体層２４に隣接する第３半導体層６６との上部には、第２配線１６を構成する枝配線１６ｃが設けられている。そして、その枝配線１６ｃは、コンタクト部１８を介して第２半導体層２４及び第３半導体層６６に接続されている。ただし、本実施形態における枝配線１６ｃは、第１半導体層２７とその第１半導体層２７に隣接する第２半導体層２４上部に共通に形成され、また、第２半導体層２４とその第２半導体層２４に隣接する第３半導体層６６上部に共通に形成される。
【０１２２】
ところで、第４の実施形態に係る容量素子３１では、基板２がｐ型で構成されているため、ｐチャネル型のＭＯＳＦＥＴと同様の構造を有する第１容量素子２２では、ｎ型不純物層からなる第１ウェル領域２６が電気的にフローティング状態となる。これを避けるため、第４の実施形態では、第１ウェル領域２６に別途ウェルタップを設けることが必要であった。
【０１２３】
これに対し、本実施形態では、第１ウェル領域２６と第２ウェル領域２３が共にｎ型不純物層からなり、電気的に接続されている。このため、第２配線１６を介して第２電極１４から与えられる電位によって固定されている第２ウェル領域２３と電気的に接続され、第１ウェル領域２６も電気的に固定される。これにより、第１ウェル領域２６に別途ウェルタップを形成する必要が無くなる。このため、本実施形態では、配置面積の低減が図られる。その他、本実施形態では、第４の実施形態と同様の効果を得ることができる。
【０１２４】
また、上述の実施形態（第６の実施形態を除く）では、第１容量素子〜第３容量素子において、共通のゲート絶縁膜を用いる例としたが、本開示の容量素子は、これに限られるものではない。第１容量素子を構成する第１ゲート絶縁膜と、第２容量素子を構成する第２ゲート絶縁膜と、第３容量素子を構成する第３ゲート絶縁膜の材料及び膜厚を、それぞれ異ならせてもよい。また、第１容量素子を構成する第１ゲート絶縁膜の膜厚及び／又は材料を、第２容量素子を構成する第２ゲート絶縁膜及び第３容量素子を構成する第３ゲート絶縁膜の少なくとも一方の絶縁膜と異ならせてもよい。
【０１２５】
以上、本開示の容量素子について説明したが、本開示の容量素子は、上述の第１〜第９の実施形態に限定されるものでは無く、適宜組み合わせて構成することも可能である。また、本開示の容量素子は、趣旨を逸脱しない範囲内で種々の変更が可能である。
【０１２６】
上述した第１〜第９の実施形態に係る容量素子は、種々の半導体装置に適用することができる。以下に、本開示の容量素子を備える半導体装置として、デカップリングコンデンサを備える半導体装置、及び、ホールドコンデンサを備える半導体装置について説明する。
【０１２７】
〈１０．第１０の実施形態：デカップリングコンデンサを備える半導体装置〉
図２４は、本開示の第１０の実施形態に係る半導体装置４２の概略構成図である。図２４に示すように、本実施形態の半導体装置４２は、第１回路４３と、第２回路４４と、デカップリングコンデンサＣｃとを備える。本実施形態のデカップリングコンデンサＣｃは、第１回路４３と第２回路４４とを接続する電源配線７２と、接地配線７３との間に接続されている。本実施形態の半導体装置４２では、デカップリングコンデンサＣｃとして第１の実施形態に示した容量素子１を用いる。
【０１２８】
本実施形態の半導体装置４２では、第１回路４３と第２回路４４との間にデカップリングコンデンサＣｃが設けられるため、第１回路４３から第２回路４４にノイズ成分が除去された信号が送信される。
【０１２９】
図２６に示す従来型の容量素子では、図２７に示すように１Ｖ以下の低バイアス領域で容量値が減少する。容量素子のインピーダンスは、容量値に反比例するので、そのようなバイアス領域では、１Ｖ以上のバイアス状態に比べてノイズ吸収効果が低減してしまっていた。これに比較し、本実施形態例では、容量値のバイアス依存性が小さい容量素子を用いることで、低バイアス時の容量値の低下が小さく、結果的に、低バイアス時でもノイズ吸収効果が維持出来る。
【０１３０】
〈１１．第１１の実施形態：ホールドコンデンサを備える半導体装置〉
図２５は、本開示の第１１の実施形態に係る半導体装置４５の概略構成図である。図２５に示すように、本実施形態の半導体装置４５はＡ／Ｄ（Analog to Digital）変換回路を構成するものであり、交流電源４６と、スイッチ回路４７と、Ａ／Ｄコンバータ４８と、ホールドコンデンサＣｈとを備える。本実施形態の半導体装置４５では、交流電源４６とＡ／Ｄコンバータ４８との間にスイッチ回路４７が形成され、スイッチ回路４７とＡ／Ｄコンバータ４８を接続する配線７５と接地配線７４との間にホールドコンデンサＣｈが設けられている。そして、本実施形態の半導体装置４５では、ホールドコンデンサＣｈとして第１の実施形態に示した容量素子１を用いる。
【０１３１】
本実施形態では、交流電源４６から出力される入力信号がスイッチ回路４７を介してＡ／Ｄコンバータ４８に入力される。本実施形態では、Ａ／Ｄコンバータ４８の前段にホールドコンデンサＣｈが配置されることにより、Ａ／Ｄコンバータ４８において変換処理がなされている間、入力信号が一定の電圧に保持される。このため、Ａ／Ｄコンバータ４８における変換処理中に入力信号の値が変化するのを防ぐことができる。
【０１３２】
図２６に示す従来型の容量素子では、図２７に示すように、バイアス値によって容量値が変動する。このような容量素子をホールドコンデンサに用いた場合、コンデンサの充放電時間が入力信号レベルによって大きく変動するため、この動作現象を十分考慮したＡ／Ｄコンバータの回路設計が必要になる。しかしながら、本実施形態では、容量値のバイアス依存性が小さい容量素子を用いることで、コンデンサの充放電時間が入力信号レベルに対して安定するため、従来素子を用いた場合に対して、回路設計が容易になる。
【０１３３】
上述した第１０及び第１１の実施形態では、半導体装置に用いられるコンデンサとして、第１の実施形態に係る容量素子を適用する例を説明したが、第２〜第９の実施形態に係る容量素子を適用してもよい。
【０１３４】
また、第１０及び第１１の実施形態では、本開示の容量素子を、デカップリングコンデンサやホールドコンデンサとして用いる例を説明したが、本開示の容量素子は、これに限定されず、種々の電子回路を搭載した半導体装置に適用することができる。本開示の容量素子を用いることのできる電子回路としては、Ｄ／Ａ（Digital to Analog）変換回路、積分回路、コンパレータ回路、チャージポンプ回路、共振回路、フィルタ回路、位相補償回路、平滑回路、ＯＰアンプ(operational amplifier)、ＥＳＤ（Electro Static Discharge）保護回路等が挙げられる。
【０１３５】
また、その半導体装置は、種々の電子機器に適用することができる。本開示の半導体装置を用いることのできる電子機器としては、例えば、映像／音声機器、通信機器、計測機器等の様々な電子機器が挙げられる。
【０１３６】
なお、本開示は以下のような構成をとることができる。
（１）
基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、
前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子と
を備える容量素子。
（２）
前記第１ゲート電極の面積と前記第２ゲート電極の面積との比が、所定値に設定されている
（１）に記載の容量素子。
（３）
さらに、前記基板の表面側に形成された第２導電型の第３ウェル領域と、前記基板上部に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ウェル領域の表面の前記第３ゲート電極に対応する領域を挟む位置に形成され、第２導電型の不純物層で形成された第３半導体層とを有し、前記第１容量素子及び前記第２容量素子と電気的に並列接続された第３容量素子とを備える
（１）又は（２）に記載の容量素子。
（４）
前記第１容量素子、前記第２容量素子及び前記第３容量素子は、前記基板上にそれぞれ１つ以上ずつ形成されている
（１）〜（３）のいずれかに記載の容量素子。
（５）
前記第１ゲート絶縁膜の膜厚は、第１ゲート絶縁膜及び第３ゲート絶縁膜の少なくとも一方の絶縁膜の膜厚と異なる
（１）〜（４）のいずれかに記載の容量素子。
（６）
前記基板上部には、隣り合う配線間で容量が形成される配線間容量素子を備える配線層が形成され、
前記第１容量素子、前記第２容量素子及び前記第３容量素子と前記配線間容量素子とは互いに電気的に並列接続されている
（１）〜（５）のいずれかに記載の容量素子。
（７）
前記第１容量素子、前記第２容量素子、及び前記第３容量素子の一部又は全てのウェル領域の下層に、前記基板と逆導電型の不純物層からなる下層ウェル領域が形成されている
（１）〜（６）のいずれかに記載の容量素子。
（８）
前記第１ウェル領域と前記第２ウェル領域は隣接して形成されている
（１）〜（７）のいずれかに記載の容量素子。
（９）
入力信号に対して、所定の処理を施す回路部と、
前記回路部の入力側に設けられた容量素子であって、基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子とを含む容量素子と
を含む半導体装置。
（１０）
入力信号に対して、所定の処理を施す回路部と、
前記回路部の入力側に設けられた容量素子であって、基板の表面側に形成された第１導電型の第１ウェル領域と、前記基板上部に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ウェル領域の表面の前記第１ゲート電極に対応する領域を挟む位置に形成され、前記第１ウェル領域と逆導電型である第２導電型の不純物層で形成された第１半導体層とを有する第１容量素子と、前記基板の表面側に形成された第１導電型の第２ウェル領域と、前記基板上部に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ウェル領域の表面の前記第２ゲート電極に対応する領域を挟む位置に形成され、前記第２ウェル領域と同導電型である第１導電型の不純物層で形成された第２半導体層とを有し、前記第１容量素子と電気的に並列接続された第２容量素子とを含む容量素子と
を含む半導体装置を備える
電子機器。
【符号の説明】
【０１３７】
１・・・容量素子、２・・・基板、３・・・第２容量素子、４・・・第１容量素子、５・・・第２ウェル領域、６・・・第２半導体層、７・・・第２ゲート電極、８・・・第１ウェル領域、９・・・第１半導体層、１１・・・第１ゲート電極、１２，１２ａ，１２ｂ・・・ゲート絶縁膜、１３・・・第１電極、１４・・・第２電極、１５・・・第１配線、１６・・・第２配線、１６ａ・・・枝配線、１６ｂ・・・主配線、１７，１８・・・コンタクト部、１９・・・素子分離部、２０・・・容量素子、２１・・・第２容量素子、２２・・・第１容量素子、２３・・・第２ウェル領域、２４・・・第２半導体層、２５・・・第２ゲート電極、２６・・・第１ウェル領域、２７・・・第１半導体層、２８・・・第１ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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