(57)【要約】【課題】半導体装置の金属配線抵抗の製造ばらつきを抑制する。【解決手段】半導体装置は、同一の層内の第１領域に形成された金属配線抵抗と、第２領域に形成された複数のビア抵抗とを備える。複数のビア抵抗は、その上層側と下層側において交番的に接続することによってビアチェーン抵抗を形成する。金属配線抵抗とビアチェーン抵抗とは直列に接続される。例えば製造工程において膜厚に設計値からのばらつきが生じた場合、金属配線抵抗の抵抗値の変化方向と、ビアチェーン抵抗の抵抗値の変化方向が逆となる。従って、それらを直列接続した複合構造の抵抗素子の抵抗値の変化を抑えることができる。【選択図】図３
2013143521.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の積層構造内の所定層に配置された層間酸化膜と、
前記半導体基板上の第１領域における前記所定層内に形成された金属配線抵抗と、
前記半導体基板上の第２領域における前記所定層内に形成された複数のビア抵抗と、
前記所定層の上層側と下層側において前記複数のビア抵抗を交番的に接続することによってビアチェーン抵抗を形成するビア接続部と、
前記金属配線抵抗と前記ビアチェーン抵抗とを直列に接続する接続配線
とを具備する半導体装置。
【請求項２】
前記金属配線抵抗と前記ビア抵抗とは同じ種類の金属によって形成される
請求項１に記載の半導体装置。
【請求項３】
更に、前記半導体基板に形成され、前記第１領域を素子分離する素子分離領域と、
前記第１領域に形成された拡散領域と、
前記拡散領域と前記金属配線抵抗とを接続するコンタクトプラグと、
前記金属配線抵抗の上層側に接続される上部接続配線と、
前記半導体基板の前記第２領域に、前記素子分離領域と同一の素材によって形成された絶縁膜とを具備し、
前記所定層の下層側における前記ビア接続部は、前記コンタクトプラグと同一の素材によって前記絶縁膜上に形成され、
前記所定層の上層側における前記ビア接続部は、前記上部接続配線と同一の層に同一の素材によって形成される
請求項１又は２に記載の半導体装置。
【請求項４】
更に、前記積層構造内の第２の所定層に配置された第２の層間酸化膜と、
前記第２の所定層の前記第１領域に形成された第２の複数のビア抵抗と、
前記第２の所定層の上層側と下層側において前記第２の複数のビア抵抗を交番的に接続することによって第２のビアチェーン抵抗を形成する第２のビア接続部とを具備し、
前記第２の複数のビア抵抗は、第２のビア接続部によって前記第２の所定層の上層側と下層側において交番的に接続されることによって第２のビアチェーン抵抗を形成し、
前記ビア接続部の一部は、前記所定層の前記第２領域に形成された第２の金属配線抵抗によって形成され、
前記第２のビア接続部の一部は、前記金属配線抵抗によって形成される
請求項１又は２に記載の半導体装置。
【請求項５】
半導体基板上に、所定層に層間酸化膜が配置された積層構造を形成する工程と、
前記半導体基板上の第１領域における前記所定層に溝を形成する工程と、
前記半導体基板上の第２領域における前記所定層に、前記溝を形成する工程と同一の工程においてビアホールを形成する工程と、
前記溝と前記ビアホールとに金属を埋め込む工程と、
埋め込まれた前記金属をＣＭＰによって平坦化する工程と、
前記所定層の上層側と下層側において前記複数のビア抵抗を交番的に接続することによってビアチェーン抵抗を形成する工程と、
前記金属配線抵抗と前記ビアチェーン抵抗とを直列に接続する工程
とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本発明は特に、半導体装置の抵抗体に関する。
【背景技術】
【０００２】
電源回路、高精度アナログ回路等を搭載した半導体装置では、抵抗安定化の要求が非常に高く、抵抗ばらつきの抑制が求められている。抵抗素子として従来はポリ抵抗を用いていた。しかしながら、ポリ抵抗の抵抗値は、パッケージ応力によって数％変動する。近年の高精度化の要求に応じて、より精度の高い抵抗体が求められている。
【０００３】
金属配線抵抗においては、パッケージ応力に対する抵抗値の変動がポリ抵抗に対して約１桁小さい。そのため最近では金属配線抵抗が用いられるようになって来ている。典型的な金属抵抗体は溝埋め込み型のＷ（タングステン）であり、５０Ω〜４５ｋΩのオーダーの抵抗値を有する。抵抗値Ｒは、シート抵抗ρｓを用いて以下の式によって表わされる。
Ｒ＝ρｓ×（長さ）／（幅）
この式に基づいて、所望の抵抗値となるように、その幅と長さが設計される。
【０００４】
特許文献１（特開平６−２４４１８０号）には、Ｗ溝配線の一例が示されている（図１Ａ〜図１Ｆ）。図１Ａでは、半導体基板１０１上に周知の技術によりソ−ス及びドレイン１１２、ゲート電極１１４からなるトランジスタ、及びフィールド酸化珪素膜１１３を形成する。
【０００５】
図１Ｂでは、半導体基板１０１上に絶縁膜としてＢＰＳＧ膜１０２を堆積し、その表面を平坦化する。
【０００６】
図１Ｃでは、ＢＰＳＧ膜１０２を平坦化した後、窒化珪素膜１０３とＢＰＳＧ膜１２１を堆積する。ＢＰＳＧ膜１２１の膜厚が、所望とする配線膜厚に相当する。
【０００７】
図１Ｄでは、配線を埋め込むための配線溝と、配線と半導体基板とを接続するコンタクトホールを形成する。配線溝及びコンタクトホールの形成法を説明する。フォトリソグラフィー技術を用いてコンタクトホールを形成するためのエッチングマスクをフォトレジストで形成し、ＢＰＳＧ膜１２１及び窒化珪素膜１０３をドライエッチングしコンタクトホール１０４を形成する。ここではＢＰＳＧ膜１０２はエッチングしない。エッチング終了後、酸素プラズマ処理などを行いフォトレジストを除去する。
【０００８】
図１Ｅでは、配線の反転マスクを用いフォトリソグラフィー技術で配線溝を形成するためのエッチングマスクを形成する。ここで窒化珪素膜１０３をエッチング停止膜として機能させるため、窒化珪素膜１０３のエッチングレートがＢＰＳＧ膜１２１のエッチングレートの５分の１以下になる条件で、ＢＰＳＧ膜１２１を窒化珪素膜１０３上までドライエッチングする。ドライエッチングをする際、ＢＰＳＧ膜１２１のエッチングレートからエッチング時間を算出する（時間エッチング）。更にエッチングレートばらつき、ＢＰＳＧ膜１２１の膜厚ばらつきを考慮し、オーバーエッチング時間を加味してドライエッチングを行う。窒化珪素膜１０３がエッチングの停止膜となっているため、深さのばらつきが非常に小さい配線溝１０５を形成することが出来る。配線溝１０５を形成する際、コンタクトホール１０４にはエッチングマスクは存在しないため、同時にＢＰＳＧ膜１０２が７００ｎｍエッチングされコンタクトホール１４１が形成される。エッチング終了後、酸素プラズマ処理などを行いフォトレジストを除去する。
【０００９】
コンタクトホール１４１及び配線溝１０５を形成した後、図１Ｆでは、ＣＶＤ装置を用いて配線材料として例えばタングステン１０６を、コンタクトホール１４１及び配線溝１０５が完全に埋め込める厚さである１５００ｎｍ堆積し、ＢＰＳＧ膜１２１の表面が露出するまでエッチバックし、絶縁膜として酸化珪素膜１０７を７００ｎｍ堆積する。
【００１０】
この技術によれば、窒化珪素膜１０３がエッチングの停止膜となっているため深さのばらつきが非常に小さい配線溝１０５を形成することが出来る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−２４４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１Ｆで酸化膜１２１に開口した溝内部も含めＷを全面に形成した後、溝以外のＷを除去する。除去の方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により層間酸化膜１２１の表面が出る程度までウェハ表面を研磨する方法が一般的である。
【００１３】
しかし、ウェハ面内やロット間でＣＭＰ研磨量にばらつきがあり、溝内のＷ配線膜厚がウェハ面内、または、ロット間でばらつくため配線抵抗がばらつく問題がある。本願の発明者が試験した例では、ウェハ面内のオリフラ側でＷ溝配線膜厚が薄膜化していることが確かめられた。このようなばらつきは、配線抵抗が高抵抗化することによる回路動作不良（リングオシレータ不良）の原因となる可能性がある。
【００１４】
金属配線抵抗の製造ばらつきを抑制する技術が望まれる。
【課題を解決するための手段】
【００１５】
本発明の一側面において、半導体装置は、半導体基板上の積層構造内の所定層に配置された層間酸化膜と、半導体基板上の第１領域における所定層内に形成された金属配線抵抗と、半導体基板上の第２領域における所定層内に形成された複数のビア抵抗と、所定層の上層側と下層側において複数のビア抵抗を交番的に接続することによってビアチェーン抵抗を形成するビア接続部と、金属配線抵抗とビアチェーン抵抗とを直列に接続する接続配線とを備える。
【００１６】
このような半導体装置において、例えば製造工程において膜厚に設計値からのばらつきが生じた場合、金属配線抵抗の抵抗値の変化方向と、ビアチェーン抵抗の抵抗値の変化方向が逆となる。従って、それらを直列接続した複合構造の抵抗素子の抵抗値の変化を抑えることができる。
【発明の効果】
【００１７】
本発明により、金属配線抵抗の製造ばらつきを抑制する技術が提供される。
【図面の簡単な説明】
【００１８】
【図１Ａ】図１Ａは、参考技術における半導体装置の一製造工程を示す。
【図１Ｂ】図１Ｂは、参考技術における半導体装置の一製造工程を示す。
【図１Ｃ】図１Ｃは、参考技術における半導体装置の一製造工程を示す。
【図１Ｄ】図１Ｄは、参考技術における半導体装置の一製造工程を示す。
【図１Ｅ】図１Ｅは、参考技術における半導体装置の一製造工程を示す。
【図１Ｆ】図１Ｆは、参考技術における半導体装置の一製造工程を示す。
【図２】図２は、本発明の第１実施形態における半導体装置の抵抗素子の平面図を示す。
【図３】図３は、本発明の第１実施形態における半導体装置の抵抗素子の斜視図を示す。
【図４Ａ】図４Ａは、本発明の第１実施形態におけるビアチェーン抵抗の平面図を示す。
【図４Ｂ】図４Ｂは、本発明の第１実施形態における半導体装置の断面図を示す。
【図５】図５は、抵抗値の膜厚依存性を示す。
【図６】図６は、抵抗値の膜厚依存性を示す。
【図７Ａ】図７Ａは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｂ】図７Ｂは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｃ】図７Ｃは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｄ】図７Ｄは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｅ】図７Ｅは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｆ】図７Ｆは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図７Ｇ】図７Ｇは、本発明の第１実施形態における半導体装置の一製造工程を示す。
【図８】図８は、本発明の第２実施形態における抵抗の断面図である。
【発明を実施するための形態】
【００１９】
［第１実施形態］
以下、添付図面を参照して、本発明の実施形態を説明する。本発明の第１実施形態において、半導体基板上に積層構造が形成される。その積層構造内の所定層に層間酸化膜が配置される。この所定層とその上下層内に、以下の構造を有する抵抗素子部が形成される。半導体基板上の第１領域におけるその所定層内に、金属配線抵抗が形成される。更に、第２領域におけるその所定層内に、複数のビア抵抗が形成される。複数のビア抵抗は、その所定層の上層側と下層側においてビア接続部によって交番的に接続され、ビアチェーン抵抗を形成する。金属配線抵抗とビアチェーン抵抗とは直列に接続される。
【００２０】
図２と図３は、本発明の第１実施形態における半導体装置の抵抗素子部の平面図と斜視図である。半導体基板上に微細加工技術によって形成される積層構造中の層間絶縁膜１１の部分が描かれている。層間絶縁膜１１に溝を形成し、その溝にＷ（タングステン）を埋め込むことにより、Ｗ溝配線１２が形成される。このＷ溝配線１２は、半導体集積回路の抵抗素子として使用される。Ｗ溝配線１２の厚さをＤ、幅（平面形状の短手方向の長さ）をＷｉ、長さ（平面形状の長手方向の長さ）をＬとすると、その抵抗値はＬ／（Ｄ・Ｗｉ）に比例する。
【００２１】
Ｗ溝配線１２と同じ半導体装置の同じ層間絶縁膜１１内に、複数のビア１３が形成される。各ビア１３は、Ｗ溝配線１２と同一の金属によって形成されることが望ましい。複数のビア１３は、Ｗ溝配線１２と同一の工程において、ビアホールを形成してＷを埋め込むことにより形成される。
【００２２】
複数のビア１３は、層間絶縁膜１１よりも下層に形成される下層接続配線１７と、層間絶縁膜１１よりも上層に形成される上層接続配線１８とによって交番的に接続される。すなわち、複数のビア１３が、厚さＤを抵抗体の長さとして、かつその平面形状の面積を断面積として有する抵抗素子として、直列接続される。その結果、複数のビア１３、下層接続配線１７、及び上層接続配線１８からなるビアチェーン抵抗２１が形成される。下層接続配線１７と上層接続配線１８とは、例えばアルミニウムによって形成される。ビア１３の数をｎとし、下層接続配線１７と上層接続配線１８の抵抗値をゼロと近似すると、ビアチェーン抵抗２１の抵抗値は概ねｎＤに比例する。
【００２３】
Ｗ溝配線１２の一端と、ビアチェーン抵抗２１の一端とが接続配線１９で接続されることによって、複合構造の抵抗素子が形成される。この複合構造の抵抗素子の両端に接続配線２２、２３がそれぞれ接続されて、半導体集積回路の一部として用いられる。
【００２４】
このような複合構造の抵抗素子を有する半導体装置の製造工程において、層間絶縁膜１１の厚さＤにばらつきが生じた場合を考える。厚さＤが設計値よりも小さい場合、Ｗ溝配線１２は断面積が小さくなるため、抵抗値が増大する。一方、ビアチェーン抵抗２１は、複数のビア１３の各々の長さＤが小さくなるため、全長が短くなり、抵抗値が減少する。従って、Ｗ溝配線１２とビアチェーン２１を直列接続した複合構造の抵抗素子の抵抗値の変化は小さい値に抑制される。厚さＤが設計値よりも大きい場合、Ｗ溝配線１２とビアチェーン抵抗２１の増減関係は逆転するが抵抗値の変化が抑えられる関係では同様である。
【００２５】
図４Ａ、図４Ｂは、本実施形態における半導体装置のより具体的な構成を示す。この例では、半導体装置の第１領域であるトランジスタ部２０に、トランジスタ素子５とＷ溝配線１２が形成される。第２領域である配線抵抗素子部３０に、ビアチェーン抵抗２１が形成される。図４Ａは、配線抵抗素子部３０の層間絶縁膜１１の平面図を示す。図４Ｂは、トランジスタ部２０と配線抵抗素子部３０の断面図を示す。
【００２６】
図７Ａ〜図７Ｇは、この半導体装置の製造工程を示す。図７Ａで、トランジスタ部２０におけるシリコンの基板１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２を形成することにより、素子分離が行われる。同一の工程において並行して、配線抵抗素子部１の全面にフィールド絶縁膜３が形成される。トランジスタ部２０の基板１にソース／ドレイン用の拡散層４が形成され、一般的な工程によってトランジスタ素子５が形成され、拡散層４及びトランジスタ素子５上にサリサイド６が成膜される。
【００２７】
図７Ｂにおいて、トランジスタ部２０と配線抵抗素子部３０に窒化膜６−１と層間酸化膜７が形成される。これらの成膜後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により層間酸化膜７が平坦化される。図７Ｃにおいて、窒化膜６−１上に露光工程でパターニングを行い、窒化膜６−１をエッチングストッパ膜としてドライエッチングによりビアホールを形成する。トランジスタ部２０においては、例えば拡散層４のサリサイド６などの電気的接続が必要とされる場所にビアホールが形成される。配線抵抗素子部３０においては、ビアチェーン抵抗２１を形成するために必要な特殊形状のビアホールが形成される。ビアホールを形成後、半導体回路の全面にＷ（タングステン）を成膜してビアホールに埋め込む。その後、ＣＭＰを施してＷを平坦化する。その結果、トランジスタ部２０に通常コンタクト８が形成され、配線抵抗素子部３０に特殊形状コンタクト９が形成される。
【００２８】
図７Ｄにおいて、層間酸化膜７上にＳｉＯＮ膜１０と層間酸化膜１１が形成される。図７Ｅにおいて、露光工程でビアホールをパターニングし、ＳｉＯＮ膜１０をエッチングストッパ膜としてドライエッチングにより層間酸化膜１１にビアホールを形成する。その後、Ｗを成膜してビアホールに埋め込む。その後、ＣＭＰを施すことにより、トランジスタ部２０にＷ溝配線１２が形成され、配線抵抗素子部３０にビア１３が形成される。Ｗ溝配線１２は通常コンタクト８に接続される。ビア１３は特殊形状コンタクト９に接続される。
【００２９】
図７Ｆにおいて、層間酸化膜１１上に層間酸化膜１４が形成される。層間酸化膜１４に露光工程でビアホールをパターニングし、ドライエッチングによってビアホールを開口する。層間酸化膜１４上の全面にＷを成膜してビアホールに埋め込む。その後、ＣＭＰを施すことにより、ビア１５が形成される。トランジスタ部２０においてビア１５はＷ溝配線１２に接続される。配線抵抗素子部３０においてビア１５はビア１３に接続される。
【００３０】
図７Ｇにおいて、全面にアルミニウム層が形成される。アルミニウム層に露光工程を適用することにより、アルミニウム配線がパターニングされる。ドライエッチングを施すことによって、アルミニウム配線１６が形成される。トランジスタ部２０において、アルミニウム配線１６はビア１５に接続される。配線抵抗素子部３０において、アルミニウム配線１６は、特殊形状コンタクト９と１つずれた場所で隣接するビア１３の対を接続する。その結果、ビア１３が下層側で特殊形状コンタクト９（図３の下層接続配線１７に相当する）によって接続され、上層側でアルミニウム配線１６（図３の上層接続配線１８に相当する）で接続されることによって、ビアチェーン２１が形成される。更に、アルミニウム配線１６によってビアチェーン２１の一端とＷ溝配線１２とが直列接続される。
【００３１】
図３の下層接続配線１７と上層接続配線１８を図７Ａ〜図７Ｇで説明したような工程で製造することにより、一般的な半導体製品を製造する場合に比べて、製造工程を追加することなく本実施形態における複合構造の抵抗素子を形成することができる。
【００３２】
図５は、層間酸化膜１１の膜厚が変化した場合のＷ溝配線１２の抵抗値（配線抵抗層抵抗）、ビアチェーン抵抗２１の抵抗値（Ｖｉａ抵抗）、及びそれらが直接に接続された複合構造の抵抗素子の抵抗値（合成抵抗）の変化を示す。この例では、層間酸化膜１１の膜厚が３０００オングストロームの時に、Ｗ溝配線抵抗は５ｋΩ、ビア抵抗は５ｋΩ、合成抵抗は１０ｋΩである。
【００３３】
例えば、Ｗ溝配線膜厚がＣＭＰ研磨ばらつきにより薄膜化し、膜厚に反比例して抵抗値が上昇した場合について考える。この場合、ビアチェーン抵抗値は膜厚に比例して低下する。すなわちＷ溝配線とビアチェーン抵抗で変化の方向が逆となる。そのため合成抵抗の変化が抑制される。
【００３４】
図４Ｂにおいて下層接続配線１７に相当する特殊形状コンタクト９は、ＣＭＰ研磨ばらつきにより膜厚に設計値からの偏差が生じる可能性がある。しかしながら、特殊形状コンタクト９は厚膜配線で形成されるため、膜厚が揺らいでも抵抗値のばらつき幅は小さく、抵抗素子全体での抵抗値への影響は抑えられる。
【００３５】
更に、上層接続配線１６からビアチェーン抵抗２１に接続するまでの層間酸化膜１４内のビア１５についても膜厚ばらつきの影響がある。しかしながら、以下の理由から、抵抗素子全体での抵抗値への影響を抑えることができる。
（１）ビアチェーン抵抗を構成するビア１３の上部だけで使用される。
（２）層間膜厚を薄膜化することにより低抵抗化することができる。
例えば図４Ｂでは、上層接続配線１６の直下の層間酸化膜１４の膜厚（１５０ｎｍ）は、ビアチェーンを構成するビア１３が形成される層間酸化膜１１の膜厚（３００ｎｍ）の半分としている。そのため、ビア１５の抵抗値への寄与はビア１３の半分である。仮にＷ溝配線１２とビア１３の抵抗値に対する寄与が同じであるように設計したとすると、ビア１５の抵抗値への寄与は１／５である。従って、ビア１５の抵抗値がばらついた場合でも、全体抵抗値への影響を抑えることができる。
【００３６】
図６は、Ｗ溝配線１２による金属抵抗を単体で用いた場合と、Ｗ溝配線１２とビアチェーン抵抗２１を直列接続した複合構造の抵抗素子の場合の、酸化膜厚変化に対する抵抗値の変化の一例を示す。いずれも３０００オングストロームのときに１０ｋΩであるとする。Ｗ溝配線１２に比べて、複合構造の抵抗素子では抵抗値の変化が抑制されている。
【００３７】
本実施形態の構成を別の観点から記載すれば、半導体装置は以下のような構成を有する。半導体基板上の積層構造内の所定層に、層間酸化膜（例えば層間酸化膜１１）が配置される。その半導体基板上の第１領域であるトランジスタ部２０における層間酸化膜１１内に、金属配線抵抗（Ｗ溝配線１２）が形成される。第２領域である配線抵抗素子部３０における層間酸化膜１１内に、複数のビア抵抗（ビア１３）が形成される。層間酸化膜１１の上層側と下層側において、複数のビア抵抗を交番的に接続することによってビアチェーン抵抗２１を形成するビア接続部（特殊形状コンタクト９、上層接続配線１６）が設けられる。更に、金属配線抵抗とビアチェーン抵抗とを接続する接続配線１９が設けられる。
【００３８】
半導体基板には、第１領域を素子分離する素子分離領域２と、拡散領域４が形成される。更に、拡散領域４と金属配線抵抗（Ｗ溝配線１２）とを接続するコンタクトプラグ（通常コンタクト８）が形成される。金属配線抵抗の上層側に、上部接続配線（上層接続配線１６）が接続される。半導体基板の第２領域である配線抵抗素子部３０に、素子分離領域２と同一の素材によって絶縁膜（フィールド絶縁膜３）が形成される。層間酸化膜１１が形成された所定層の下層側におけるビア接続部（特殊形状コンタクト９）は、コンタクトプラグ（通常コンタクト８）と同一の素材によって絶縁膜（フィールド絶縁膜３）上に形成される。所定層の上層側におけるビア接続部（上層接続配線１６）は、上部接続配線（接続配線１９）と同一の層に同一の素材によって形成される。このような構成によって、半導体装置の製造工程に特別なプロセスを追加する必要無しに、本実施形態の複合構造の抵抗素子を製造することができる。
【００３９】
［第２実施形態］
図８は、本発明の第２実施形態における半導体装置の一部を示す断面図である。この例では、Ｃｕ（銅）のシングルダマシンプロセスに複合構造の抵抗素子が形成される。図８の左側と右側は、同一の半導体装置の第１領域３１と第２領域４１とをそれぞれ示す。この半導体装置には、順に積層された層間絶縁膜５１〜５５が形成される。隣接する層間絶縁膜の間には、エッチングストッパ層５６が形成される。
【００４０】
本実施形態においては、層間絶縁膜５１〜５５のうちの少なくとも一層において、第１領域３１と第２領域４１のうちの一方に図３のＷ溝配線１２に相当する金属配線抵抗が形成され、他方にビアチェーン抵抗２１を構成するビアが形成される。図８では、層間絶縁膜５２及び層間絶縁膜５３がそのような層である。
【００４１】
第１領域３１において、層間絶縁膜５３が形成された層内に、図３のビア１３に相当するＣｕのビア３３が形成される。その下層側の層間絶縁膜５２の層内に、図３の下層接続配線１７に相当するＣｕの下層接続配線３２が形成される。上層側の層間絶縁膜５４の層内に、図３の上層接続配線１８に相当するＣｕの上層接続配線３４が形成される。このような構成により、第１領域３１内にビアチェーン抵抗が形成される。
【００４２】
第２領域４１において、層間絶縁膜５２が形成された層内に、図３のビア１３に相当するＣｕのビア４３が形成される。その下層側の層間絶縁膜５１の層内に、図３の下層接続配線１７に相当するＣｕの下層接続配線４２が形成される。上層側の相関絶縁膜５３の層内に、図３の上層接続配線１８に相当するＣｕの上層接続配線４４が形成される。このような構成により、第２領域４１内にビアチェーン抵抗が形成される。更に、第１領域３１のビアチェーン抵抗と第２領域のビアチェーン抵抗とを直列に接続する接続配線５７が形成され、半導体回路の抵抗素子として用いられる。接続配線５７は図８中ではシンボル的に描かれているが、実際には例えば、層間絶縁膜５１中の下層接続配線４２を、第１領域３１の下層接続配線３２に接続する位置まで延長することによって形成できる。
【００４３】
例えば、層間絶縁膜５２が形成された層に注目する。この層内では、第１領域３１の下層接続配線３２が図３のＷ溝配線１２に相当し、第２領域４１のビア４３、下層接続配線４２及び上層接続配線４４が図３のビアチェーン２１に相当する。層間絶縁膜５２が設計値より薄い場合、第１領域３１の下層接続配線３２の抵抗値は増大し、第２領域４１のビア４３の抵抗値は減少する。そのため、これらを直列に接続した複合構造の抵抗素子の合成抵抗値の変化は抑制される。層間絶縁膜５３が形成された層についても同様である。
【００４４】
図８の例では、層間絶縁膜５１、５４が形成されている層では、複合構造の抵抗素子によるばらつき抑制効果は望めない。しかしながら、例えば配線抵抗（図８の上層配線層３４、４４と下層配線層３２、４２）とビア層（ビア３３、４３）の抵抗値への寄与が等しい設計においては、層間絶縁膜５１、５４の配線抵抗の全体抵抗値に対する寄与は１／３である。そのため、膜厚が全体に均一に設計値から変化した場合を考えると、合成抵抗値のばらつきは１／３程度に抑えられる。従って、溝配線（金属配線抵抗）のみで抵抗を形成する構造に比べて、抵抗値のばらつきを抑えることができる。
【００４５】
本実施形態の構成を別の観点から記載すれば、半導体装置は以下のような構成を有する。半導体基板上の積層構造内の所定層に、層間酸化膜（例えば層間絶縁膜５２）が配置される。その半導体基板上の第１領域３１における層間絶縁膜５２内に、金属配線抵抗（下層接続配線３２）が形成される。第２領域４１における層間絶縁膜５２内に、複数のビア抵抗（ビア４３）が形成される。層間絶縁膜５２の上層側と下層側において、複数のビア抵抗を交番的に接続することによってビアチェーン抵抗を形成するビア接続部（下層接続配線４２、上層接続配線４４）が設けられる。更に、金属配線抵抗（第１領域３１の下層接続配線３２）とビアチェーン抵抗とを接続する接続配線５７が設けられる。
【００４６】
更に、同一の半導体基板の積層構造内の第２の所定層に、第２の層間酸化膜（例えば層間絶縁膜５３）が配置される。その層間絶縁膜５３の第１領域３１に、第２の複数のビア抵抗（ビア３３）が形成される。層間絶縁膜５３の上層側と下層側において、第２の複数のビア抵抗を交番的に接続することによって第２のビアチェーン抵抗を形成する第２のビア接続部（下層接続配線３２、上層接続配線３４）が設けられる。第２領域におけるビアチェーン抵抗のビア接続部の一部は、層間酸化膜５３の第２領域に形成された第２の金属配線抵抗（上層接続配線４４）によって形成される。第２のビア接続部の一部は、金属配線抵抗（下層接続配線３２）によって形成される。
【符号の説明】
【００４７】
１  基板
２  ＳＴＩ
３  フィールド絶縁膜
４  拡散層
５  トランジスタ素子
６  サリサイド
６−１  窒化膜
７  層間酸化膜
８  通常コンタクト
９  特殊形状Ｃｔ（コンタクト）
１１  層間酸化膜
１２  Ｗ溝配線
１３  ビア
１４  層間酸化膜
１５  ビア
１６  上層接続配線
１７  下層接続配線
１８  上層接続配線
１９  接続配線
２０  トランジスタ部
２１  ビアチェーン抵抗
２２  接続配線
２３  接続配線
３０  配線抵抗素子部
３１  第１領域
３２  下層接続配線
３３  ビア
３４  上層接続配線
４１  第２領域
４２  下層接続配線
４３  ビア
４４  上層接続配線
５１〜５５  層間絶縁膜
５６  エッチングストッパ膜
１０１  半導体基板
１０２  ＢＰＳＧ膜
１０３  窒化珪素膜
１０４  コンタクトホール
１０５  配線溝
１０６  タングステン
１０７  酸化珪素膜
１１２  ソース及びドレイン
１１４  ゲート電極
１２１  ＢＰＳＧ膜
１４１  コンタクトホール
【図１Ａ】
2013143521.tif 000003
【図１Ｂ】
2013143521.tif 000004
【図１Ｃ】
2013143521.tif 000005
【図１Ｄ】
2013143521.tif 000006
【図１Ｅ】
2013143521.tif 000007
【図１Ｆ】
2013143521.tif 000008
【図２】
2013143521.tif 000009
【図３】
2013143521.tif 000010
【図４Ａ】
2013143521.tif 000011
【図４Ｂ】
2013143521.tif 000012
【図５】
2013143521.tif 000013
【図６】
2013143521.tif 000014
【図７Ａ】
2013143521.tif 000015
【図７Ｂ】
2013143521.tif 000016
【図７Ｃ】
2013143521.tif 000017
【図７Ｄ】
2013143521.tif 000018
【図７Ｅ】
2013143521.tif 000019
【図７Ｆ】
2013143521.tif 000020
【図７Ｇ】
2013143521.tif 000021
【図８】
2013143521.tif 000022