(57)【要約】【課題】配線抵抗体の抵抗値のバラツキを少なくする半導体装置及びその製造方法を提供すること。【解決手段】配線抵抗体１Ａ，１Ｂ，１Ｃは、抵抗素子領域７１と容量素子領域７２とメモリセル領域７３の基板７上に第１のポリシリコン層１をエッチングして形成されたものである。ＯＮＯ膜２は、配線抵抗体１Ａ，１Ｂ，１Ｃ上に設けられたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜である。また、ＯＮＯ膜２中にあり、抵抗保護膜として使用されるシリコン窒化膜の膜厚は、７０Å以上６００Å以下である。【選択図】図２
2013211448.tif 000002
【特許請求の範囲】
【請求項１】
基板上に抵抗体領域と容量素子領域とメモリセル領域とトランジスタ領域とを備えた半導体装置において、
前記抵抗体領域と前記容量素子領域と前記メモリセル領域の前記基板上に第１のポリシリコン層をエッチングして形成された配線抵抗体と、
該配線抵抗体上に設けられたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜とを備え、
前記ＯＮＯ膜中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、少なくとも７０Å以上であることを特徴とする半導体装置。
【請求項２】
前記シリコン窒化膜の膜厚が、７０Å以上６００Å以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗体領域が、前記基板上に設けられた前記配線抵抗体と、該配線抵抗体上に設けられた前記ＯＮＯ膜とを備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記容量素子領域が、前記基板上に設けられた前記配線抵抗体と、該配線抵抗体に設けられた前記ＯＮＯ膜と、該ＯＮＯ膜上に設けられた第２のポリシリコン層と、該第２のポリシリコン層に設けられたＷＳｉ層と、該ＷＳｉ層上に設けられたシリコン酸窒化膜とを備えていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記メモリセル領域が、前記基板上に設けられた酸化膜及びトンネル酸化膜と、該酸化膜及びトンネル酸化膜上に設けられた前記配線抵抗体と、該配線抵抗体上に設けられた前記ＯＮＯ膜と、前記酸化膜上でかつ前記ＯＮＯ膜の周辺を覆うように設けられた第２のポリシリコン層と、該第２のポリシリコン層上に設けられたＷＳｉ層と、該ＷＳｉ層上に設けられたシリコン酸窒化膜とを備えていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記トランジスタ領域が、前記基板上に設けられたゲート酸化膜と、該ゲート酸化膜上に設けられた第２のポリシリコン層と、該第２のポリシリコン層上に設けられたＷＳｉ層と、該ＷＳｉ層上に設けられたシリコン酸窒化膜とを備えていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
基板上に抵抗体領域と容量素子領域とメモリセル領域とトランジスタ領域とを備えた半導体装置の製造方法において、
前記抵抗体領域と前記容量素子領域と前記メモリセル領域の前記基板上に、第１のポリシリコン層をエッチングして形成された配線抵抗体を形成する工程と、
前記配線抵抗体上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜を形成する工程とを有し、
前記ＯＮＯ膜中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、少なくとも７０Å以上であることを特徴とする半導体装置の製造方法。
【請求項８】
前記シリコン窒化膜の膜厚が、７０Å以上６００Å以下であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
基板上に抵抗体領域と容量素子領域とメモリセル領域とトランジスタ領域とを備えた半導体装置の製造方法において、
前記基板上の前記抵抗体領域と前記容量素子領域と前記トランジスタ領域と前記メモリセル領域とに選択的に素子間分離用のフィールド酸化膜を形成する工程と、
次に、前記メモリセル領域において、基板上に酸化膜を形成する工程と、
次に、前記メモリセル領域における酸化膜を選択的にエッチングしてトンネル酸化膜を形成する工程と、
次に、前記フィールド酸化膜と前記酸化膜と前記トンネル酸化膜上に第１のポリシリコン層を形成する工程と、
次に、該第１のポリシリコン層にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜を形成する工程と、
次に、前記第１のポリシリコン層及び前記ＯＮＯ膜を所定のパターンに選択的にエッチングする工程と、
次に、前記トランジスタ領域にゲート酸化膜を形成する工程と、
次に、前記基板上で、前記選択的にエッチングされて形成された前記ＯＮＯ膜上に第２のポリシリコン層を形成する工程と、
次に、前記第２のポリシリコン層上にＷＳｉ層を形成する工程と、
次に、前記容量素子領域と前記メモリセル領域の前記ＷＳｉ層上で、前記第１のポリシリコン層及び前記ＯＮＯ膜に対向してシリコン酸窒化膜を形成するとともに、前記トランジスタ領域の前記ＷＳｉ層上にシリコン酸窒化膜を形成する工程と、
次に、前記シリコン酸窒化膜を加工マスク材として前記ＷＳｉ層及び前記第２のポリシリコン層をエッチングする工程とを有し、
前記ＯＮＯ膜中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、７０〜６００Åであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、配線抵抗体の抵抗値のバラツキを少なくする半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置においては、メモリセルなどが形成された領域以外の領域に、必要に応じて周辺回路を形成していた。この周辺回路の素子の中には、抵抗体が存在しており、この抵抗体としては拡散層を使用していた。すなわち、半導体基板に不純物イオンを打ち込むことにより、拡散層を形成し、この拡散層を抵抗体として使用していた。
【０００３】
しかしながら、この拡散層を用いた抵抗体は、温度依存度が大きく、そのため、不揮発性半導体記憶装置の設計上要求される使用範囲内の温度であっても、この抵抗体の抵抗値が大きく変化してしまうという問題があった。また、拡散層を抵抗体として用いる場合には、この拡散層を他と分離するための素子分離領域も必要となり、このためどうしても面積が大きくなってしまうという問題もあった。
【０００４】
そこで、最近では素子分離が不要で、かつ温度依存度が小さいポリシリコンの配線を用いて、配線抵抗体を形成していた。すなわち、ポリシリコンに不純物を添加することにより、所望の抵抗値を有する配線抵抗体を得ていた。
しかしながら、このような配線抵抗体は、ＮＡＮＤ型メモリセルの後酸化により、酸化されてしまうという問題があった。つまり、後酸化後には、この配線抵抗体の側面が酸化され、酸化膜が形成されてしまうという問題があった。この配線抵抗体は、ポリシリコンにより形成されているため、グレインが存在する。このため、この酸化膜は、このグレインに沿って形成されたりもする。このように酸化膜が形成されると、配線抵抗体が部分的に極端に狭まる場合もある。このため、グレインの状態や後酸化量がばらついて、配線抵抗体の抵抗値もばらつくという問題があった。
【０００５】
そこで、後酸化により酸化されることのない配線抵抗体を有する不揮発性半導体記憶装置の開発が望まれていた。すなわち、メモリセル側に後酸化を施した場合でも、配線抵抗体の抵抗値のばらつきが少ない不揮発性半導体記憶装置が望まれていた。例えば、特許文献１には、周辺回路中に配線を抵抗として用いた配線抵抗体を有する不揮発性半導体記憶装置及びその製造方法が提案されている。
【０００６】
図１（ａ），（ｂ）は、従来の半導体装置を説明するための断面構成図で、特許文献１に開示されている半導体装置である。
この特許文献１においては、第１のポリシリコン層１８を選択的にエッチングすることにより配線抵抗体１８Ｂを形成し、この配線抵抗体１８Ｂ上にＯＮＯ膜２０を堆積し、配線抵抗体１８Ｂの上面及び側面をＯＮＯ膜２０からなる保護絶縁膜２０Ｂで覆う。その後、ＮＡＮＤ型メモリセルの直列的に接続された各メモリセル間に、後酸化により耐圧用酸化膜を形成する。配線抵抗体１８Ｂの上面及び側面がＯＮＯ膜２０からなる保護絶縁膜２０Ｂで覆われているので、この後酸化により、配線抵抗体１８Ｂが酸化されることがなくなる。このため、配線抵抗体１８Ｂにおける抵抗値のばらつきを低減することができることが開示されている。
なお、符号１１は半導体基板、１２はフィールド酸化膜、１４はＰ＋フィールドインプラ領域、２２は第２のポリシリコン層、２３は加工マスク用の酸化膜を示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１１１９５０公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した特許文献１に記載の構成では、第２のポリシリコン層２２をエッチングにて取り除く際、保護膜であるＯＮＯ膜２０の膜減りが起こり、後酸化に対して十分な保護能力を保持できない場合がある。このため配線抵抗体１８Ｂの抵抗値のバラツキが大きくなってしまうという問題があった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、配線抵抗体の抵抗値のバラツキを少なくする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、基板７上に抵抗体領域７１と容量素子領域７２とメモリセル領域７３とトランジスタ領域７４とを備えた半導体装置において、前記抵抗体領域７１と前記容量素子領域７２と前記メモリセル領域７３の前記基板７上に第１のポリシリコン層１をエッチングして形成された配線抵抗体１Ａ，１Ｂ，１Ｃと、前記配線抵抗体１Ａ，１Ｂ，１Ｃ上に設けられたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜２とを備え、前記ＯＮＯ膜２中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、少なくとも７０Å以上であることを特徴とする。
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記シリコン窒化膜の膜厚が、少なくとも７０Å以上６００Å以下であることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記抵抗体領域７１が、前記基板７上に設けられた前記配線抵抗体１Ｂと、該配線抵抗体１Ｂ上に設けられた前記ＯＮＯ膜２Ｂとを備えていることを特徴とする。
【００１１】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記容量素子領域７２が、前記基板７上に設けられた前記配線抵抗体１Ｃと、該配線抵抗体１Ｃ上に設けられた前記ＯＮＯ膜２Ｃと、該ＯＮＯ膜２Ｃ上に設けられた第２のポリシリコン層３Ｃと、該第２のポリシリコン層３Ｃに設けられたＷＳｉ層４Ｃと、該ＷＳｉ層４Ｃ上に設けられたシリコン酸窒化膜５とを備えていることを特徴とする。
【００１２】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記メモリセル領域７３が、前記基板７上に設けられた酸化膜８及びトンネル酸化膜９と、該酸化膜８及びトンネル酸化膜９上に設けられた前記配線抵抗体１Ａと、該配線抵抗体１Ａ上に設けられた前記ＯＮＯ膜２Ａと、前記酸化膜８上でかつ前記ＯＮＯ膜２Ａの周辺を覆うように設けられた第２のポリシリコン層３Ａと、該第２のポリシリコン層３Ａ上に設けられたＷＳｉ層４Ａと、該ＷＳｉ層４Ａ上に設けられたシリコン酸窒化膜５とを備えていることを特徴とする。
【００１３】
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記トランジスタ領域７４が、前記基板７上に設けられたゲート酸化膜１０と、該ゲート酸化膜１０上に設けられた第２のポリシリコン層３Ｂと、該第２のポリシリコン層３Ｂ上に設けられたＷＳｉ層４Ｂと、該ＷＳｉ層４Ｂ上に設けられたシリコン酸窒化膜５とを備えていることを特徴とする。
【００１４】
また、請求項７に記載の発明は、基板７上に抵抗体領域７１と容量素子領域７２とメモリセル領域７３とトランジスタ領域７４とを備えた半導体装置の製造方法において、前記抵抗体領域７１と前記容量素子領域７２と前記メモリセル領域７３の前記基板７上に、第１のポリシリコン層１をエッチングして形成された配線抵抗体１Ａ，１Ｂ，１Ｃを形成する工程と、前記配線抵抗体１Ａ，１Ｂ，１Ｃ上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜２を形成する工程とを有し、前記ＯＮＯ膜２中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、少なくとも７０Å以上であることを特徴とする。
【００１５】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記シリコン窒化膜の膜厚が、７０Å以上６００Å以下であることを特徴とする。
また、請求項９に記載の発明は、基板上に抵抗体領域と容量素子領域とメモリセル領域とトランジスタ領域とを備えた半導体装置の製造方法において、前記基板７上の前記抵抗体領域７１と前記容量素子領域７２と前記トランジスタ領域７４と前記メモリセル領域７３とに選択的に素子間分離用のフィールド酸化膜６を形成する工程（Ｓ１）と、次に、前記メモリセル領域７３において、基板７上に酸化膜８を形成する工程（Ｓ２）と、次に、前記メモリセル領域７３における酸化膜８を選択的にエッチングしてトンネル酸化膜９を形成する工程（Ｓ３）と、次に、前記フィールド酸化膜６と前記酸化膜８と前記トンネル酸化膜９上に第１のポリシリコン層１を形成する工程（Ｓ４）と、次に、該第１のポリシリコン層１にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜２を形成する工程（Ｓ５）と、次に、前記第１のポリシリコン層１及び前記ＯＮＯ膜２を所定のパターンに選択的にエッチングする工程（Ｓ６）と、次に、前記トランジスタ領域７４にゲート酸化膜１０を形成する工程（Ｓ７）と、次に、前記基板上で、前記選択的にエッチングされて形成された前記ＯＮＯ膜２上に第２のポリシリコン層３を形成する工程（Ｓ８）と、次に、前記第２のポリシリコン層３上にＷＳｉ層４を形成する工程（Ｓ９）と、次に、前記容量素子領域７２と前記メモリセル領域７３の前記ＷＳｉ層４上で、前記第１のポリシリコン層１及び前記ＯＮＯ膜２に対向してシリコン酸窒化膜５を形成するとともに、前記トランジスタ領域７４の前記ＷＳｉ層４上にシリコン酸窒化膜５を形成する工程（Ｓ１０）と、次に、前記シリコン酸窒化膜５を加工マスク材として前記ＷＳｉ層４及び前記第２のポリシリコン層３をエッチングする工程（Ｓ１１）とを有し、前記ＯＮＯ膜２中にあり、抵抗保護膜として使用される前記シリコン窒化膜の膜厚が、７０〜６００Åであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、抵抗保護膜として使用するＳｉＮの膜厚を７０〜６００Åとしたので、配線抵抗体の抵抗値のバラツキの少ない半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ），（ｂ）は、従来の半導体装置を説明するための断面構成図である。
【図２】本発明に係る半導体装置を説明するための断面構成図である。
【図３】本発明に係る半導体装置の製造方法を説明するための工程図（その１）である。
【図４】本発明に係る半導体装置の製造方法を説明するための工程図（その２）である。
【図５】本発明に係る半導体装置の製造方法を説明するための工程図（その３）である。
【図６】本発明に係る半導体装置の製造方法を説明するための工程図（その４）である。
【図７】本発明に係る半導体装置の製造方法を説明するための工程図（その５）である。
【図８】本発明に係る半導体装置の製造工程を説明するためのフローチャートを示す図である
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例について説明する。  
本発明に係る半導体装置は、配線抵抗体の上面を十分な膜厚のＯＮＯ膜で覆った状態で後酸化することにより、配線抵抗体が酸化して抵抗値がばらつくのを抑制したものである。
図２は、本発明に係る半導体装置を説明するための断面構成図である。図中符号１Ａ，１Ｂ，１Ｃは配線抵抗体、２Ａ，２Ｂ，２ＣはＯＮＯ膜（シリコン酸化膜−シリコン窒化膜（ＳｉＮ膜）−シリコン酸化膜の積層膜）、３Ａ，３Ｂ，３Ｃは第２のポリシリコン層、４Ａ，４Ｂ，４ＣはＷＳｉ層（タングステンシリサイド層）、５はシリコン酸窒化膜（ＳｉＯＮ膜）、６はフィールド酸化膜、７はＳｉ基板、７１は抵抗体領域、７２は容量素子領域、７３はメモリセル領域、７４はトランジスタ領域を示している。
【００１９】
本発明の半導体装置は、基板７上に抵抗体領域７１と容量素子領域７２とメモリセル領域７３とトランジスタ領域７４とを備えた半導体装置である。
配線抵抗体１Ａ，１Ｂ，１Ｃは、抵抗体領域７１と容量素子領域７２とメモリセル領域７３の基板７上に第１のポリシリコン層１をエッチングして形成されたものである。また、ＯＮＯ膜２は、配線抵抗体１Ａ，１Ｂ，１Ｃ上に設けられたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜である。
【００２０】
また、ＯＮＯ膜２中にあり、抵抗保護膜として使用されるシリコン窒化膜の膜厚は、少なくとも７０Å以上であることが好ましい。さらに、シリコン窒化膜の膜厚は、７０Å以上６００Å以下であることが好ましい。なお、形成工程数の短縮のために、容量素子の容量膜として利用するＯＮＯ膜を抵抗保護膜として利用している。そのため、容量素子の単位面積当たりの容量値が実用レベル以上（０．７５ｆＦ/μｍ２以上）とするために６００Å以下である必要がある。
【００２１】
また、抵抗体領域７１は、フィールド酸化膜６上に設けられた配線抵抗体１Ｂと、この配線抵抗体１Ｂ上に設けられたＯＮＯ膜２Ｂとを備えている。
また、容量素子領域７２は、フィールド酸化膜６上に設けられた配線抵抗体１Ｃと、この配線抵抗体１Ｃ上に設けられたＯＮＯ膜２Ｃと、このＯＮＯ膜２Ｃ上に設けられた第２のポリシリコン層３Ｃと、この第２のポリシリコン層３Ｃに設けられたＷＳｉ層４Ｃと、このＷＳｉ層４Ｃ上に設けられたシリコン酸窒化膜５とを備えている。
【００２２】
また、メモリセル領域７３は、基板７上に設けられた酸化膜８及びトンネル酸化膜９と、この酸化膜８及びトンネル酸化膜９上に設けられた配線抵抗体１Ａと、この配線抵抗体１Ａ上に設けられたＯＮＯ膜２Ａと、酸化膜８上でかつＯＮＯ膜２Ａの周辺を覆うように設けられた第２のポリシリコン層３Ａと、この第２のポリシリコン層３Ａ上に設けられたＷＳｉ層４Ａと、このＷＳｉ層４Ａ上に設けられたシリコン酸窒化膜５とを備えている。
【００２３】
また、トランジスタ領域７４は、基板７上に設けられたゲート酸化膜１０と、このゲート酸化膜１０上に設けられた第２のポリシリコン層３Ｂと、この第２のポリシリコン層３Ｂ上に設けられたＷＳｉ層４Ｂと、このＷＳｉ層４Ｂ上に設けられたシリコン酸窒化膜５とを備えている。
このように、本発明によれば、抵抗保護膜として使用するＳｉＮの膜厚を７０〜６００Åとしたので、配線抵抗体の抵抗値のバラツキの少ない半導体装置を提供することができる。
【００２４】
図３乃至図７は、本発明に係る半導体装置の製造工程を説明するための工程図である。また、図８は、本発明に係る半導体装置の製造工程を説明するためのフローチャートを示す図である。本発明の半導体装置の製造方法は、基板７上に抵抗体領域７１と容量素子領域７２とメモリセル領域７３とトランジスタ領域７４とを備えた半導体装置の製造方法である。
【００２５】
抵抗体領域７１と容量素子領域７２とメモリセル領域７３の基板７及びフィールド酸化膜６上に、第１のポリシリコン層１をエッチングして形成された配線抵抗体１Ａ，１Ｂ，１Ｃを形成する。また、配線抵抗体１Ａ，１Ｂ，１Ｃ上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜２を形成する。ＯＮＯ膜２中にあり、抵抗保護膜として使用されるシリコン窒化膜の膜厚は、少なくとも７０Å以上であることが望ましい。更に、シリコン窒化膜の膜厚は、７０Å以上６００Å以下であることが望ましい。
【００２６】
まず、図３において、基板７上の抵抗体領域７１と容量素子領域７２とトランジスタ領域７４とメモリセル領域７３とに選択的に素子間分離用のフィールド酸化膜６を形成する。つまり、Ｓｉ基板７の抵抗体領域７１及び容量素子領域７２と、トランジスタ領域７４及びメモリセル領域７３とに、ＬＯＣＯＳ法により、素子間分離用フィールド酸化膜６を形成する。すなわち、窒化膜をマスクとして使用することにより、Ｓｉ基板７上に選択的に素子間分離用の厚いフィールド酸化膜６を形成する。
【００２７】
次に、メモリセル領域７３において、基板７上に酸化膜８を形成する。つまり、トランジスタ領域７４及びメモリセル領域７３に、Ｂ−イオンやＰ＋イオンのチャネルインプラを行う。次に、この中間半導体装置上に、酸化より酸化膜８を形成する。
続いて、フォトレジストによりパターニングし、メモリセル領域７３の酸化膜を選択的にエッチングする。次に、メモリセル領域７３における酸化膜８を選択的にエッチングしてトンネル酸化膜９を形成する。つまり、この中間半導体装置上のメモリセル領域７３に、酸化によりメモリセルフローティングゲートのトンネル酸化膜９を形成する。
【００２８】
次に、フィールド酸化膜６と酸化膜８と前記トンネル酸化膜９上に第１のポリシリコン層１を形成する。つまり、この中間半導体装置上に、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によりポリシリコンからなる第１のポリシリコン層１を形成する。続いて、この第１のポリシリコン層１にＰ＋イオンをインプラすることにより、第１のポリシリコン層１を所望の抵抗値にする。
【００２９】
次に、第１のポリシリコン層１にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜であるＯＮＯ膜２を形成する。つまり、この中間半導体装置上に、ＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；シリコン酸化膜−シリコン窒化膜（ＳｉＮ膜）−シリコン酸化膜の積層膜）２を形成する。例えば、熱酸化により下側シリコン酸化膜を形成し、ＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）によりシリコン窒化膜（ＳｉＮ膜）を形成し、熱酸化により上側シリコン酸化膜を形成することで、ＯＮＯ膜２を形成する。
【００３０】
次に、図４において、このＯＮＯ膜２及び第１のポリシリコン層１を所定のパターンに選択的にエッチングする。すなわち、この中間半導体装置上にフォトレジストによりパターニングしたのち、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）によりエッチングする。
これにより、メモリセル領域７３にフローティングゲート１Ａが形成される。また、容量素子領域７２に、容量素子下部電極１Ｃ及び容量絶縁膜２Ｃが形成される。さらに、抵抗体領域７１に配線抵抗体１Ｂが形成される。この配線抵抗体１Ｂの上部はＯＮＯ膜２Ｂで覆われている。
【００３１】
次に、図５において、トランジスタ領域７４にゲート酸化膜１０を形成する。すなわち、フォトレジストによりパターニングしたのち、トランジスタ領域７４の酸化膜を選択的にエッチングする。次に、この中間半導体装置上に、酸化によりゲート酸化膜１０を形成する。
次に、図６において、基板上で、選択的にエッチングされて形成されたＯＮＯ膜２上に第２のポリシリコン層３を形成する。つまり、この中間半導体装置上に、ＣＶＤによりポリシリコンからなる第２のポリシリコン層３を形成する。この第２のポリシリコン層３は、リンなどをドーピングすることにより、低抵抗化が図られている。続いて、第２のポリシリコン層３上にＷＳｉ層４を形成する。つまり、この中間半導体装置上にスパッタリングによりＷＳｉ層（タングステンシリサイド層）４を形成する。
【００３２】
続いて、容量素子領域７２とメモリセル領域７３のＷＳｉ層４上で、第１のポリシリコン層１及びＯＮＯ膜２に対向してシリコン酸窒化膜５を形成するとともに、トランジスタ領域７４のＷＳｉ層４上にシリコン酸窒化膜５を形成する。つまり、ＷＳｉ層４上に、ＣＶＤ法により加工マスク用のシリコン酸窒化膜（ＳｉＯＮ膜）５を形成する。このシリコン酸窒化膜５は、次のフォトレジストによるパターニングの精度向上のための反射防止膜ＤＡＲＣ（Ｄｉｅｌｅｃｔｒｉｃ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）としての役割も果たす。
【００３３】
次に、図７において、トランジスタゲートとメモリセルフローティングゲートと容量素子上部電極の加工を行う。すなわち、ＲＩＥによりシリコン酸窒化膜５を所定のパターンにエッチングする。続いて、このシリコン酸窒化膜５を加工マスク材として使用することにより、ＷＳｉ層４及び第２のポリシリコン層３をエッチングする。
その際、ＣＬ２ガスに酸素を添加したガスによるＲＩＥなど、対シリコン酸化膜（ＳｉＮ）、もしくは対シリコン窒化膜のエッチング選択比の高いポリシリコンエッチング条件で加工することで、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）２中のＳｉＮ（シリコン窒化膜）の膜厚が７０〜６００Åと、後の熱工程による酸化から抵抗素子を保護するのに十分な厚さとなるようにする。
【００３４】
このように、本発明によれば、抵抗保護膜として使用するＳｉＮの膜厚を７０〜６００Åとしたので、配線抵抗体の抵抗値のバラツキの少ない半導体装置の製造方法を提供することができる。
表１は、ＳｉＮ膜厚と抵抗体シート抵抗の関係を示す表で、ＳｉＮの膜厚が０乃至４４Åの場合におけるバラツキが、４．１０２乃至２．５４８（σ％）であるのに対して、ＳｉＮの膜厚が７０Åの場合におけるバラツキが、０．４３７（σ％）と小さいことがわかる。
【００３５】
【表１】
2013211448.tif 000003
【符号の説明】
【００３６】
１Ａ，１Ｂ，１Ｃ  配線抵抗体
２Ａ，２Ｂ，２Ｃ  ＯＮＯ膜
３Ａ，３Ｂ  第２のポリシリコン層
４Ａ，４Ｂ，４Ｃ  ＷＳｉ層（タングステンシリサイド層）
５  シリコン酸窒化膜（ＳｉＯＮ膜）
６  フィールド酸化膜
７  Ｓｉ基板
１１  半導体基板
１２  フィールド酸化膜
１４  Ｐ＋フィールドインプラ領域
１８  第１のポリシリコン層
１８Ｂ  配線抵抗体
２０  ＯＮＯ膜
２０Ｂ  保護絶縁膜
２２  第２のポリシリコン層
２３  加工マスク用の酸化膜
７１  抵抗体領域
７２  容量素子領域
７３  メモリセル領域
７４  トランジスタ領域
【図１】
2013211448.tif 000004
【図２】
2013211448.tif 000005
【図３】
2013211448.tif 000006
【図４】
2013211448.tif 000007
【図５】
2013211448.tif 000008
【図６】
2013211448.tif 000009
【図７】
2013211448.tif 000010
【図８】
2013211448.tif 000011