(57)【要約】【課題】リセットレベルと信号レベルとの差分をとる際の信号処理に要する時間を短縮可能な固体撮像装置、当該固体撮像装置の信号処理方法、及び、当該固体撮像装置を撮像部（画像取込部）として有する電子機器を提供する。【解決手段】単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部を有する固体撮像装置において、同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の単位画素間で共有して信号処理を行うようにすることで、信号処理に要する時間を短縮する。【選択図】  図１
2013143636.tif 000002
【特許請求の範囲】
【請求項１】
単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部と、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の単位画素間で共有して信号処理を行う信号処理部とを備える固体撮像装置。
【請求項２】
前記信号処理部は、前記リセットレベルと前記複数の単位画素から読み出される信号レベルとの差分をとる信号処理を行う請求項１に記載の固体撮像装置。
【請求項３】
前記信号処理部は、一番目に読み出される単位画素のリセットレベルを保持し、この保持したリセットレベルと二番目以降に読み出される単位画素の信号レベルとの差分をとる請求項２に記載の固体撮像装置。
【請求項４】
前記複数の単位画素は、画素列に沿った方向において互いに隣接した位置関係にある請求項１に記載の固体撮像装置。
【請求項５】
前記複数の単位画素は、単位画素を構成する回路素子の一部を画素間で共有する請求項１に記載の固体撮像装置。
【請求項６】
前記複数の単位画素は、光電変換部と、当該光電変換部で光電変換して得た信号電荷を浮遊拡散領域に転送する転送ゲート部とを有し、前記浮遊拡散領域の電荷に応じた信号を増幅する増幅トランジスタを画素間で共有する請求項５に記載の固体撮像装置。
【請求項７】
前記複数の単位画素は、前記浮遊拡散領域をリセットするリセットトランジスタを画素間で共有する請求項６に記載の固体撮像装置。
【請求項８】
前記信号処理部は、画素列毎に設けられている請求項１に記載の固体撮像装置。
【請求項９】
前記信号処理部は、前記信号線を通して単位画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ−デジタル変換回路を有する請求項８に記載の固体撮像装置。
【請求項１０】
前記アナログ−デジタル変換回路は、
前記信号線を通して単位画素から読み出されるリセットレベルまたは信号レベルの大きさに応じた時間だけカウント動作を行うカウンタ部と、
一番目に読み出される単位画素のリセットレベルに基づくカウント動作を行ったときの前記カウンタ部のカウントデータをラッチするラッチ部と、
二番目以降に読み出される単位画素の信号レベルに基づくカウント動作を行ったときの前記カウンタ部のカウントデータと前記ラッチ部のラッチデータとの差分をとる減算部と有する請求項９に記載の固体撮像装置。
【請求項１１】
前記アナログ−デジタル変換回路は、
レベルが漸次変化する参照信号と前記アナログ信号とを比較する比較器を有し、
前記カウンタ部は、前記比較器の比較結果に基づいてカウント動作を行う請求項１０に記載の固体撮像装置。
【請求項１２】
単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部を有する固体撮像装置の駆動に当たって、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の画素間で共有して信号処理を行う固体撮像装置の信号処理方法。
【請求項１３】
単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部と、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の画素間で共有して信号処理を行う信号処理部と
を備える固体撮像装置を撮像部として有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器に関する。
【背景技術】
【０００２】
固体撮像装置においては、単位画素の固定パターンノイズを除去するために、選択行の各単位画素から読み出されるリセットレベルと信号レベルとの差分をとる信号処理が行われる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の信号処理では、単位画素毎にリセットレベルと信号レベルとを読み出し、これらリセットレベルと信号レベルとの差分をとるようにしているため、画素数が増加すると、それに伴って信号処理に要する時間が増加し、フレームレートが低下することになる。
【０００５】
そこで、本開示は、リセットレベルと信号レベルとの差分をとる際の信号処理に要する時間を短縮可能な固体撮像装置、当該固体撮像装置の信号処理方法、及び、当該固体撮像装置を撮像部（画像取込部）として有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本開示は、
単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部を有する固体撮像装置において、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の単位画素間で共有して信号処理を行う
構成を採っている。
【０００７】
本開示の固体撮像装置は、デジタルスチルカメラやビデオカメラ、携帯電話機等の撮像機能を有する携帯情報端末などの電子機器において、その撮像部（画像取込部）として用いることができる。
【０００８】
信号線を通して単位画素から読み出される信号の処理に当たって、同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを複数の単位画素間で共有することで、リセットレベルの読み出しが複数の単位画素に対して１回で済む。これにより、複数の単位画素に対する信号処理に要する時間が、リセットレベルを読み出さない画素の数に相当するリセットレベルの読出し時間分だけ短縮される。
【発明の効果】
【０００９】
本開示によれば、信号処理に要する時間を、リセットレベルを読み出さない画素の数に相当するリセットレベルの読出し時間分だけ短縮できるため、リセットレベルを複数の単位画素間で共有しない場合に比べて高フレームレート化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の実施形態に係る列並列ＡＤ変換回路搭載のＣＭＯＳイメージセンサのシステム構成を示すブロック図である。
【図２】図２は、４画素共有の場合の画素回路の構成の一例を示す回路図である。
【図３】図３は、一番目に信号読出しが行われる単位画素に対するＡＤ変換動作について説明するタイミング波形図である。
【図４】図４は、一番目に信号読出しが行われる単位画素のリセットレベルの読出し時の動作説明図である。
【図５】図５は、一番目に信号読出しが行われる単位画素の信号レベルの読出し時の動作説明図である。
【図６】図６は、二番目に信号読出しが行われる単位画素に対するＡＤ変換動作について説明するタイミング波形図である。
【図７】図７は、二番目に信号読出しが行われる単位画素の信号レベルの読出し時の動作説明図である。
【図８】図８は、三番目に信号読出しが行われる単位画素に対するＡＤ変換動作について説明するタイミング波形図である。
【図９】図９は、三番目に信号読出しが行われる単位画素の信号レベルの読出し時の動作説明図である。
【図１０】図１０は、四番目に信号読出しが行われる単位画素に対するＡＤ変換動作について説明するタイミング波形図である。
【図１１】図１１は、四番目に信号読出しが行われる単位画素の信号レベルの読出し時の動作説明図である。
【図１２】図１２は、リセットレベルを複数の単位画素間で共有しない場合（Ａ）と共有する場合（Ｂ）とのＡＤ変換に関するイメージ図である。
【図１３】図１３は、本開示の電子機器の一例である撮像装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器、全般に関する説明
２．実施形態に係るＣＭＯＳイメージセンサ
２−１．システム構成
２−２．４画素共有の画素構成
２−３．カラム処理部の回路動作
３．適用例
４．電子機器（撮像装置の例）
５．本開示の構成
【００１２】
＜１．本開示の固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器、全般に関する説明＞
本開示の固体撮像装置は、単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部を有する、ＣＭＯＳイメージセンサに代表される増幅型の固体撮像装置である。この種の固体撮像装置は、単位画素から信号線を通して読み出される信号に対して所定の信号処理を行う信号処理部を備えている。この信号処理部は、画素列毎に設けられて、画素列単位で列並列に信号処理を行うのが好ましい。
【００１３】
信号処理部の所定の信号処理としては、選択行の各単位画素から読み出されるリセットレベルと信号レベルとの差分をとる信号処理を例示することができる。この信号処理部での信号処理、即ち、リセットレベルと信号レベルとの差分をとる処理は、一般的に、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)と呼ばれる信号処理である。このＣＤＳ処理によって、単位画素の固定パターンノイズを除去することができる。
【００１４】
ＣＤＳ処理を行う信号処理部として、信号線を通して単位画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ−デジタル変換回路（以下、「ＡＤ変換回路」と記述する）、所謂、列並列ＡＤ変換回路を例示することができる。列並列ＡＤ変換回路は、ＡＤ変換後の信号に対してリセットレベルと信号レベルとの差分をとる信号処理をデジタル的に列並列に行うことができる。
【００１５】
ＣＤＳ処理を行う信号処理部として、列並列ＡＤ変換回路以外にも、信号線を通して単位画素から読み出されるアナログの画素信号に対して、リセットレベルと信号レベルとの差分をとる信号処理をアナログ的に列並列に行う、所謂、列並列ＣＤＳ回路を例示することができる。
【００１６】
本開示の固体撮像装置における信号処理部は、同じ信号線に接続される複数の単位画素を組とし、これら複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを複数の単位画素間で共有して信号処理を行うことを特徴とする。このとき、複数の単位画素は、上下に隣接する画素行に各単位画素が属する位置関係、即ち、画素列に沿った方向において互いに隣接した位置関係にあるものとする。
【００１７】
また、信号処理については、好ましくは、リセットレベルと複数の単位画素から読み出される信号レベルとの差分をとる処理とする。ここで、複数の単位画素が互いに隣接した位置関係にあることから、これら複数の単位画素のリセットレベル間のばらつきは少ないものと考えることができる。従って、複数の単位画素間でリセットレベルを共有することができる。
【００１８】
複数の単位画素については、好ましくは、単位画素を構成する回路素子（構成要素）の一部を画素間で共有する画素関係にあることが望ましい。複数の単位画素は、光電変換部と、当該光電変換部で光電変換して得た信号電荷を浮遊拡散領域に転送する転送ゲート部とを有し、好ましくは、浮遊拡散領域の電荷に応じた信号を増幅する増幅トランジスタを、回路素子の一部として画素間で共有する。
【００１９】
単位画素の固定パターンノイズの発生原因の一つとして、例えば、増幅トランジスタの閾値電圧のばらつきを挙げることができる。この増幅トランジスタの閾値電圧のばらつきに起因するノイズが支配的であるとするならば、増幅トランジスタを複数の単位画素間で共有することで、複数の単位画素のリセットレベル間のばらつきが少なく、複数の単位画素間でリセットレベルを共有することができる。
【００２０】
増幅トランジスタ以外にも、浮遊拡散領域をリセットするリセットトランジスタを、複数の単位画素間で共有するようにすることもできる。信号読出しの際に、その読出し対象の単位画素を選択する選択トランジスタを有する画素構成の場合には、当該選択トランジスタについても、複数の単位画素間で共有するようにすることができる。
【００２１】
回路素子の一部を画素間で共有する画素構成を採る場合の複数の単位画素の位置関係については、先程の場合と同様に、画素列に沿った方向において上下に隣接する位置関係であってもよいし、画素行に沿った方向において左右に隣接する位置関係であってもよい。更には、上下左右に隣接する位置関係であってもよく、要は、複数の単位画素が互いに隣接しており、かつ、共通の信号線を通して信号が読み出される関係にあることが重要である。
【００２２】
上述した構成の、本開示の固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など電子機器において、その撮像部（画像取込部）として用いることができる。
【００２３】
＜２．実施形態に係るＣＭＯＳイメージセンサ＞
【００２４】
［２−１．システム構成］
図１は、本開示の実施形態に係る列並列ＡＤ変換回路搭載のＣＭＯＳイメージセンサのシステム構成を示すブロック図である。
【００２５】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換部を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されて成る画素アレイ部１１と、当該画素アレイ部１１の各画素２０を駆動する駆動系及び信号処理系を有する。
【００２６】
本例にあっては、画素アレイ部１１の周辺に配される駆動系として、例えば、垂直駆動部１２、読出し電流源部１３、参照信号生成部１５、水平駆動部１６、及び、通信・タイミング制御部１７を有する。また、信号処理系として、例えば、カラム処理部１４及び出力アンプ１８を有する。そして、これら駆動系や信号処理系、即ち、画素アレイ部１１の周辺回路は、画素アレイ部１１と同じ半導体基板（チップ）１９上に集積された構成となっている。
【００２７】
このシステム構成において、通信・タイミング制御部１７は、マスタークロックＭＣＫに基づいて、垂直駆動部１２、カラム処理部１４、参照信号生成部１５、及び、水平駆動部１６などの動作の基準となるクロック信号や制御信号などを生成する。通信・タイミング制御部１７で生成されたクロック信号や制御信号などは、垂直駆動部１２、カラム処理部１４、参照信号生成部１５、及び、水平駆動部１６などに対してそれらの駆動信号として与えられる。
【００２８】
画素アレイ部１１は、入射光の光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する単位画素２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向／横方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向／縦方向）を言う。単位画素２０の画素回路の詳細については後述する。
【００２９】
画素アレイ部１１において、ｍ行×ｎ列の画素配列に対して、画素行毎に行制御線３１（３１-1〜３１-m）が行方向に沿って配線され、画素列ごとに垂直信号線３２（３２-1〜３２-n）が列方向に沿って配線されている。行制御線３１は、単位画素２０から信号を読み出す際の制御を行うための制御信号を伝送する。図１では、行制御線３１について１本の配線として示しているが、１本に限られるものではない。行制御線３１-1〜３１-mの各一端は、垂直駆動部１２の各行に対応した各出力端に接続されている。
【００３０】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０を例えば行単位で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御する通信・タイミング制御部１７と共に、画素アレイ部１１の各画素２０を駆動する駆動部を構成している。垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３１】
垂直駆動部１２において、掃出し走査系による掃出し走査によって、読出し行の単位画素２０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことによって、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２０における光電荷の露光期間となる。
【００３３】
読出し電流源部１３は、垂直信号線３２-1〜３２-nの各々と基準ノード（例えば、グランド）との間に接続された電流源１３１（１３１-1〜１３１-n）から成る。これら電流源１３１-1〜１３１-nは、単位画素２０の後述する増幅トランジスタ２４と共に垂直信号線３２-1〜３２-nを介してソースフォロワ回路を構成する。
【００３４】
カラム処理部１４は、例えば、画素アレイ部１１の画素列毎、即ち、垂直信号線３２-1〜３２-n毎に設けられたＡＤＣ（アナログ−デジタル変換）回路３３（３３-1〜３３-n）を有する。ＡＤＣ回路３３（３３-1〜３３-n）は、画素アレイ部１１の各画素２０から画素列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。
【００３５】
参照信号生成部１５は、時間が経過するにつれてレベル（電圧値）が階段状に漸次変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照信号Ｖrefを生成する。参照信号生成部１５については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。但し、参照信号生成部１５としては、ＤＡＣ回路を用いた構成のものに限られるものではない。
【００３６】
参照信号生成部１５は、通信・タイミング制御部１７から与えられる制御信号ＣＳ1による制御の下に、当該通信・タイミング制御部１７から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖrefを生成する。そして、参照信号生成部１５は、生成した参照信号Ｖrefをカラム処理部１４のＡＤＣ回路３３-1〜３３-nに対して供給する。
【００３７】
ＡＤＣ回路３３-1〜３３-nは全て同じ構成となっている。ここでは、ｎ列目のＡＤＣ回路３３-nを例に挙げて説明するものとする。ＡＤＣ回路３３-nは、比較器４１、カウンタ部（図中、「ＣＮＴ」と記している）４２、ラッチ部４３、減算部４４、転送スイッチ４５、及び、メモリ部４６を有する構成となっている。
【００３８】
比較器４１は、画素アレイ部１１のｎ列目の各画素２０から出力される画素信号に応じた垂直信号線２２-nの信号電圧Ｖoutを比較入力とし、参照信号生成部１５から供給されるランプ波の参照信号Ｖrefを基準入力とし、両入力を比較する。そして、比較器４１は、例えば、参照信号Ｖrefが信号電圧Ｖoutよりも大なるときに出力が第１の状態（例えば、高レベル）になり、参照信号Ｖrefが信号電圧Ｖx以下のときに出力が第２の状態（例えば、低レベル）になる。
【００３９】
カウンタ部４２には、参照信号生成部１５から参照信号Ｖrefが出力されるタイミングと同じタイミングで、通信・タイミング制御部１７からクロックＣＫが与えられる。カウンタ部４２は、例えば通信・タイミング制御部１７からカウントイネーブル信号ＥＮが与えられることで、クロックＣＫに同期してカウント動作を行い、比較器４１での比較動作の開始から比較動作の終了までの比較期間を計測する。この比較期間は、垂直信号線２２-nの信号電圧Ｖout（即ち、後述するリセットレベル、信号レベル）の大きさに応じた時間に相当する。
【００４０】
ラッチ部４３は、カウンタ部４２のカウントデータ（カウント値）をラッチする。減算部４４は、カウンタ部４２のカウントデータとラッチ部４３のラッチデータとの差分をとる。このラッチ部４３及び減算部４４は、本実施形態の特徴とする部分であり、その詳細については後述する。転送スイッチ４５は、通信・タイミング制御部１７から与えられる制御信号ＣＳ2による制御の下にオン（閉）状態となり、減算部４４の減算結果をメモリ部４６に転送する。
【００４１】
このようにして、画素アレイ部１１の各単位画素２０から垂直信号線３２-1〜３２-nを経由して画素列毎に読み出されるアナログ画素信号について、ＡＤＣ回路３３-1〜３３-nにおいて、先ず比較器４１で比較動作が行われる。そして、カウンタ４２において、比較器４１での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことにより、アナログの画素信号がデジタルの画素信号に変換される。そして、後述するラッチ部４３及び減算部４４による動作を経て減算部４４の減算結果が転送スイッチ４５を介してメモリ部４６に格納される。
【００４２】
水平駆動部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４におけるＡＤＣ回路３３-1〜３３-nの列アドレスや列走査の制御を行う。この水平駆動部１６による制御の下に、ＡＤＣ回路３３-1〜３３-nの各々でＡＤ変換されたデジタル信号は順に水平出力線３４に例えばＮビットのデータとして読み出される。
【００４３】
水平出力線３４に読み出されたＮビットのデータは、出力アンプ１８で増幅されて半導体基板１９の外部へ出力される。尚、ここでは、Ｎビットのデータが出力アンプ１８で増幅されてそのまま外部へ出力されるとしているが、出力アンプ１８の後段に信号処理回路を設けるようにしてもよい。この信号処理回路での信号処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、列毎のばらつきを補正したりするなど、各種のデジタル信号処理を挙げることができる。
【００４４】
本実施形態に係るＣＭＯＳイメージセンサ１０は、単位画素２０の画素回路として、単位画素２０を構成する回路素子（構成要素）の一部を複数の単位画素間で共有する構成を採っている。このように、単位画素２０の構成要素の一部を複数の単位画素間で共有することで、１画素当たりの光電変換部以外の占有面積を抑制することができるため、画素の微細化を図る上で有利となる。
【００４５】
［２−２．４画素共有の画素構成］
図２は、単位画素２０の構成要素の一部を４画素間で共有する、所謂、４画素共有の場合の画素回路の構成の一例を示す回路図である。
【００４６】
本実施形態に係るＣＭＯＳイメージセンサ１０においては、単位画素（以下、単に「画素」と記述する場合もある）２０の構成要素を、４つの単位画素２０-1〜２０-4間で共有する４画素共有の画素構成となっている。
【００４７】
画素の構成要素（回路素子）の一部を画素間で共有する画素構成を採る場合の４つの単位画素２０-1〜２０-4の位置関係については、画素列に沿った方向において上下に隣接する位置関係であってもよいし、画素行に沿った方向において左右に隣接する位置関係であってもよい。更には、上下左右に隣接する位置関係であってもよく、要は、４つの単位画素２０-1〜２０-4が互いに隣接しており、かつ、共通の垂直信号線３２を通して信号が読み出される関係にあればよい。
【００４８】
先ず、単位画素２０の基本的な構成について説明する。単位画素２０は、光電変換部として、例えばフォトダイオード２１を有する。単位画素２０は更に、フォトダイオード２１に加えて、例えば、転送トランジスタ（転送ゲート部）２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を回路素子（構成要素）として有する。尚、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６は、電荷を電圧に変換する浮遊拡散領域であり、以下、ＦＤ（フローティングディフュージョン）部２６と呼ぶ。
【００４９】
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５として、例えばＮチャネル型のＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００５０】
この基本的な画素構成を採るＣＭＯＳイメージセンサ１０において、本実施形態では、ＦＤ部２６以降の構成要素、即ち、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を４つの単位画素２０-1〜２０-4間で共有する画素構成を採っている。具体的には、４つの単位画素２０-1〜２０-4は各々、フォトダイオード２１-1〜２１-4及び転送トランジスタ２２-1〜２２-4から成り、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を画素間で共有する画素構成となっている。
【００５１】
上記の画素構成に対して、先述した行制御線３１（３１-1〜３１-m）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図２では、図面の簡略化のため、複数の制御線については図示を省略している。複数の制御線は、垂直駆動部１２の各画素行に対応した出力端に画素行単位で接続されている。垂直駆動部１２は、画素アレイ部１１の各画素２０の駆動に当たって、通信・タイミング制御部１７による制御の下に、複数の制御線に対して転送信号ＴＲＧ1〜ＴＲＧ2、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００５２】
フォトダイオード２１-1〜２１-4は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。転送トランジスタ２２-1〜２２-4は、フォトダイオード２１-1〜２１-4の各カソード電極とＦＤ部２６との間に接続されている。
【００５３】
転送トランジスタ２２-1〜２２-4の各ゲート電極には、高レベルがアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧ1〜ＴＲＧ4が垂直駆動部１２から適当なタイミングで与えられる。転送トランジスタ２２-1〜２２-4は、転送信号ＴＲＧ1〜ＴＲＧ4に応答して導通状態となることで、フォトダイオード２１-1〜２１-4で光電変換され、蓄積された光電荷をＦＤ部２６に転送する。
【００５４】
リセットトランジスタ２３は、ドレイン電極が電源に、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが垂直駆動部１２から適当なタイミングで与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部２６の電荷を電源に捨てることによって当該ＦＤ部２６をリセットする。
【００５５】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が電源にそれぞれ接続されている。この増幅トランジスタ２４は、フォトダイオード２１-1〜２１-4での光電変換によって得られる信号を読み出す読出し回路である、先述したソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続されることで、当該垂直信号線３２の一端に接続された電流源１３１とソースフォロワ回路を構成している。
【００５６】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線３２にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが垂直駆動部１２から適当なタイミングで与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２０-1〜２０-4を選択状態として増幅トランジスタ２４で増幅された画素信号を垂直信号線３２に出力する。
【００５７】
尚、選択トランジスタ２５については、増幅トランジスタ２４のドレイン電極と電源との間に接続した回路構成を採ることも可能である。すなわち、選択トランジスタ２５は、電源と垂直信号線３２との間において、増幅トランジスタ２４に対して直列に接続されていることで、単位画素２０の選択動作を行うことができる。
【００５８】
また、ここでは、４画素共有の基本的な画素構成として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタからなる画素構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、画素電源の電圧を切り替えることによって画素選択を為す３つのトランジスタからなる画素構成のものなどであってもよい。
【００５９】
［２−３．カラム処理部の回路動作］
次に、上記構成のＣＭＯＳイメージセンサ１０におけるカラム処理部１４の回路動作、具体的には、カラム処理部１４におけるＡＤ変換動作について説明する。このＡＤ変換動作は、基本的に、通信・タイミング制御部１７による制御の下に実行される。
【００６０】
尚、図２に示した４画素共有の画素構成において、通信・タイミング制御部１７による制御の下に、単位画素２０-1→単位画素２０-2→単位画素２０-3→単位画素２０-4の順番で信号の読出しが行われるものとする。
【００６１】
また、４つの単位画素２０-1〜２０-4に対し、各画素に共通のＦＤ部２６のリセット動作は、一番目に読み出される単位画素２０-1の信号読出し時に１回行われるものとする。そして、このときのリセットレベルを４つの単位画素２０-1〜２０-4間で共有して信号処理が行われることになる。このリセットレベルには、画素毎にばらつく固定パターンノイズ、特に、増幅トランジスタ２４の閾値電圧のばらつきなどに起因するノイズがオフセットとして含まれている。
【００６２】
（一番目のＡＤ変換動作）
先ず、一番目に信号読出しが行われる単位画素２０-1に対するＡＤ変換動作について、図３のタイミング波形図、図４及び図５の動作説明図を用いて説明する。
【００６３】
図３のタイミング波形図には、リセット信号ＲＳＴ、転送信号ＴＲＧ1〜ＴＲＧ4、垂直信号線３２の信号電圧Ｖout、及び、カウンタ部４２に与えられるカウントイネーブル信号ＥＮのタイミング関係を示している。２番目〜４番目に信号読出しが行われる単位画素２０-2〜２０-4についても同様とする。
【００６４】
時刻ｔ11で選択信号ＳＥＬがアクティブ状態（高レベル状態）になると、単位画素２０-1が選択された状態となる。同時に、リセット信号ＲＳＴがアクティブ状態になることで、リセットトランジスタ２３によるＦＤ部２６のリセット動作が行われる。そして、このリセット動作時のＦＤ部２６の電圧Ｖpがリセットレベル（Ｐ相）として、図４に破線の矢印で表わすように、増幅トランジスタ２４によって増幅され、選択トランジスタ２５を介して垂直信号線３２に出力される。
【００６５】
次いで、カラム処理部１４において、時刻ｔ12でカウンタ部４２に与えられるカウントイネーブル信号ＥＮがアクティブ状態になることで、垂直信号線３２の信号電圧Ｖout、即ち、リセットレベルＶpについてのＡＤ変換動作が行われる。具体的には、カウントイネーブル信号ＥＮのアクティブ期間において、参照信号生成部１５からランプ波形の参照信号Ｖrefが比較器４１に与えられることで、当該比較器４１においてリセットレベルＶpと参照信号Ｖrefとの比較動作が行われる。
【００６６】
参照信号Ｖrefが比較器４１に与えられると同時に、通信・タイミング制御部１７からカウンタ部４２に対してクロックＣＫが与えられることで、当該カウンタ部４２ではリセットレベルＶpの読出し動作時の比較器４１での比較時間が計測される。そして、参照信号ＶrefとリセットレベルＶpとが等しくなったときに比較器４１の出力が高レベルから低レベルへ反転する。この比較器４１の出力の極性反転を受けて、カウンタ部４２はカウント動作を停止する。カウントイネーブル信号ＥＮのアクティブ期間、即ち、時刻ｔ12から時刻ｔ13までの期間が、リセットレベルＶpをＡＤ変換するＰ相期間となる。
【００６７】
カウンタ部４２がカウント動作を停止したときの最終的なカウント値は、比較器４１での比較期間に応じたカウント値、即ち、リセットレベルＶpの大きさ（電圧値）に応じたカウント値となる。そして、このときのカウント値、即ち、リセットレベルＶpの大きさに応じたカウント値はラッチ部４３にラッチされる。
【００６８】
続いて、時刻ｔ14で転送信号ＴＲＧ1がアクティブ状態になることで、フォトダイオード２１-1で光電変換された信号電荷が、図５に一線鎖線の矢印で表わすように、転送トランジスタ２２-1によってＦＤ部２６に転送される転送動作が行われる。そして、この転送動作時のＦＤ部２６の電圧Ｖdが信号レベル（Ｄ相）として、図５に破線の矢印で表わすように、増幅トランジスタ２４によって増幅され、選択トランジスタ２５を介して垂直信号線３２に出力される。このときの信号レベルＶdには、リセットレベルＶpの成分も含まれている。
【００６９】
次いで、カラム処理部１４において、時刻ｔ15でカウンタ部４２に与えられるカウントイネーブル信号ＥＮがアクティブ状態になることで、垂直信号線３２の信号電圧Ｖout、即ち、信号レベルＶdについてのＡＤ変換動作が、リセットレベルＶpについてのＡＤ変換動作と同様にして行われる。そして、参照信号Ｖrefと信号レベルＶdとが等しくなったときに比較器４１の出力が高レベルから低レベルへ反転する。この比較器４１の出力の極性反転を受けて、カウンタ部４２はカウント動作を停止する。カウントイネーブル信号ＥＮのアクティブ期間、即ち、時刻ｔ15から時刻ｔ16までの期間が、信号レベルＶdをＡＤ変換するＤ相期間となる。
【００７０】
カウンタ部４２がカウント動作を停止したときの最終的なカウント値は、比較器４１での比較期間に応じたカウント値、即ち、信号レベルＶdの大きさに応じたカウント値となる。この信号レベルＶdの大きさに応じたカウント値は減算部４４に送られる。減算部４４では、信号レベルＶdの大きさに応じたカウント値と、ラッチ部４３のラッチデータである、リセットレベルＶpの大きさに応じたカウント値との差分をとる減算処理が行われる。
【００７１】
上述した２回の読出し動作によって、一番目に信号読出しが行われる単位画素２０-1に対して、リセットレベルＶpと信号レベルＶdとについてそれぞれ独立にＡＤ変換が行われ、かつ、減算部４４での減算処理によってＣＤＳ処理が行われる。そして、時刻ｔ17で選択信号ＳＥＬが非アクティブ状態になることで、一番目に信号読出しが行われる単位画素２０-1についての一連の処理、即ち、ＡＤ変換処理及びＣＤＳ処理が終了する。
【００７２】
（二番目のＡＤ変換動作）
次に、二番目に信号読出しが行われる単位画素２０-2に対するＡＤ変換動作について、図６のタイミング波形図及び図７の動作説明図を用いて説明する。
【００７３】
時刻ｔ21で選択信号ＳＥＬがアクティブ状態になると、単位画素２０-2が選択された状態となる。同時に、リセット信号ＲＳＴがアクティブ状態になることで、リセットトランジスタ２３によるＦＤ部２６のリセット動作が行われる。但し、このリセット動作時のＦＤ部２６の電圧Ｖpをリセットレベル（Ｐ相）として読み出し、かつ、ＡＤ変換する動作は行わない。何故なら、最初に読み出し、かつ、ＡＤ変換したリセットレベルＶpについては、４つの単位画素２０-1〜２０-4間で共有するために、ラッチ部４３にラッチしているからである。
【００７４】
続いて、時刻ｔ22で転送信号ＴＲＧ2がアクティブ状態になることで、フォトダイオード２１-2で光電変換された信号電荷が、図７に一線鎖線の矢印で表わすように、転送トランジスタ２２-2によってＦＤ部２６に転送される転送動作が行われる。そして、この転送動作時のＦＤ部２６の電圧Ｖdが信号レベルとして、図７に破線の矢印で表わすように、増幅トランジスタ２４によって増幅されて垂直信号線３２に出力される。このときの信号レベルＶdには、リセットレベルＶpの成分も含まれている。
【００７５】
次いで、カラム処理部１４において、時刻ｔ23でカウンタ部４２に与えられるカウントイネーブル信号ＥＮがアクティブ状態になることで、信号レベルＶdについてのＡＤ変換動作が、先述したリセットレベルＶpについてのＡＤ変換動作と同様にして行われる。カウントイネーブル信号ＥＮがアクティブ状態にある時刻ｔ23から時刻ｔ24までの期間が、二番目の信号レベルＶdをＡＤ変換するＤ相期間となる。
【００７６】
カウンタ部４２がカウント動作を停止したときの最終的なカウント値は、比較器４１での比較期間に応じたカウント値、即ち、信号レベルＶdの大きさに応じたカウント値となる。この信号レベルＶdの大きさに応じたカウント値は減算部４４に送られる。減算部４４では、信号レベルＶdの大きさに応じたカウント値と、ラッチ部４３のラッチデータである、一番目のリセットレベルＶpの大きさに応じたカウント値との差分をとる減算処理が行われる。
【００７７】
上述した１回の読出し動作によって、二番目に信号読出しが行われる単位画素２０-2に対して、信号レベルＶdについてＡＤ変換が行われ、かつ、減算部４４での減算処理によってＣＤＳ処理が行われる。そして、時刻ｔ25で選択信号ＳＥＬが非アクティブ状態になることで、二番目に信号読出しが行われる単位画素２０-2についての一連の処理、即ち、ＡＤ変換処理及びＣＤＳ処理が終了する。
【００７８】
（三番目のＡＤ変換動作）
次に、三番目に信号読出しが行われる単位画素２０-3に対するＡＤ変換動作について、図８のタイミング波形図及び図９の動作説明図を用いて説明する。
【００７９】
時刻ｔ31で選択信号ＳＥＬがアクティブ状態になると、単位画素２０-3が選択された状態となる。同時に、リセット信号ＲＳＴがアクティブ状態になることで、リセットトランジスタ２３によるＦＤ部２６のリセット動作が行われる。但し、このリセット動作時のＦＤ部２６の電圧Ｖpについても、二番目のＡＤ変換動作時と同様の理由により、読出し動作及びＡＤ変換動作を行わない。
【００８０】
続いて、時刻ｔ32で転送信号ＴＲＧ3がアクティブ状態になることで、フォトダイオード２１-3で光電変換された信号電荷が、図９に一線鎖線の矢印で表わすように、転送トランジスタ２２-3によってＦＤ部２６に転送される転送動作が行われる。そして、この転送動作時のＦＤ部２６の電圧Ｖdが信号レベルとして、図９に破線の矢印で表わすように、増幅トランジスタ２４によって増幅されて垂直信号線３２に出力される。このときの信号レベルＶdにも、リセットレベルＶpの成分が含まれている。
【００８１】
次いで、カラム処理部１４において、時刻ｔ33でカウンタ部４２に与えられるカウントイネーブル信号ＥＮがアクティブ状態になることで、信号レベルＶdについてのＡＤ変換動作が、先述したリセットレベルＶpについてのＡＤ変換動作と同様にして行われる。カウントイネーブル信号ＥＮがアクティブ状態にある時刻ｔ33から時刻ｔ34までの期間が、三番目の信号レベルＶdをＡＤ変換するＤ相期間となる。
【００８２】
カウンタ部４２がカウント動作を停止したときの最終的なカウント値は、比較器４１での比較期間に応じたカウント値、即ち、信号レベルＶdの大きさに応じたカウント値となる。この信号レベルＶdの大きさに応じたカウント値は減算部４４に送られる。減算部４４では、信号レベルＶdの大きさに応じたカウント値と、ラッチ部４３のラッチデータである、一番目のリセットレベルＶpの大きさに応じたカウント値との差分をとる減算処理が行われる。
【００８３】
上述した１回の読出し動作によって、三番目に信号読出しが行われる単位画素２０-3に対して、信号レベルＶdについてＡＤ変換が行われ、かつ、減算部４４での減算処理によってＣＤＳ処理が行われる。そして、時刻ｔ35で選択信号ＳＥＬが非アクティブ状態になることで、三番目に信号読出しが行われる単位画素２０-3についての一連の処理、即ち、ＡＤ変換処理及びＣＤＳ処理が終了する。
【００８４】
（四番目のＡＤ変換動作）
次に、四番目に信号読出しが行われる単位画素２０-4に対するＡＤ変換動作について、図１０のタイミング波形図及び図１１の動作説明図を用いて説明する。
【００８５】
時刻ｔ41で選択信号ＳＥＬがアクティブ状態になると、単位画素２０-4が選択された状態となる。同時に、リセット信号ＲＳＴがアクティブ状態になることで、リセットトランジスタ２３によるＦＤ部２６のリセット動作が行われる。但し、このリセット動作時のＦＤ部２６の電圧Ｖpについても、二番目のＡＤ変換動作時と同様の理由により、読出し動作及びＡＤ変換動作を行わない。
【００８６】
続いて、時刻ｔ42で転送信号ＴＲＧ4がアクティブ状態になることで、フォトダイオード２１-4で光電変換された信号電荷が、図１１に一線鎖線の矢印で表わすように、転送トランジスタ２２-4によってＦＤ部２６に転送される転送動作が行われる。そして、この転送動作時のＦＤ部２６の電圧Ｖdが信号レベルとして、図１１に破線の矢印で表わすように、増幅トランジスタ２４によって増幅されて垂直信号線３２に出力される。このときの信号レベルＶdにも、リセットレベルＶpの成分が含まれている。
【００８７】
次いで、カラム処理部１４において、時刻ｔ43でカウンタ部４２に与えられるカウントイネーブル信号ＥＮがアクティブ状態になることで、信号レベルＶdについてのＡＤ変換動作が、先述したリセットレベルＶpについてのＡＤ変換動作と同様にして行われる。カウントイネーブル信号ＥＮがアクティブ状態にある時刻ｔ43から時刻ｔ44までの期間が、四番目の信号レベルＶdをＡＤ変換するＤ相期間となる。
【００８８】
カウンタ部４２がカウント動作を停止したときの最終的なカウント値は、比較器４１での比較期間に応じたカウント値、即ち、信号レベルＶdの大きさに応じたカウント値となる。この信号レベルＶdの大きさに応じたカウント値は減算部４４に送られる。減算部４４では、信号レベルＶdの大きさに応じたカウント値と、ラッチ部４３のラッチデータである、一番目のリセットレベルＶpの大きさに応じたカウント値との差分をとる減算処理が行われる。
【００８９】
上述した１回の読出し動作によって、四番目に信号読出しが行われる単位画素２０-4に対して、信号レベルＶdについてＡＤ変換が行われ、かつ、減算部４４での減算処理によってＣＤＳ処理が行われる。そして、時刻ｔ45で選択信号ＳＥＬが非アクティブ状態になることで、四番目に信号読出しが行われる単位画素２０-4についての一連の処理、即ち、ＡＤ変換処理及びＣＤＳ処理が終了する。
【００９０】
以上説明したように、一番目に読み出される単位画素２０-1のリセットレベルＶpを、同じ垂直信号線３２に接続される複数の単位画素２０-1〜２０-4間で共有することで、複数の単位画素２０-1〜２０-4においてリセットレベルＶpの読出し動作が１回で済む。これにより、複数の単位画素２０-1〜２０-4に対する信号処理に要する時間、即ち、ＡＤ変換時間が、リセットレベルＶpを読み出さない画素の数に相当するリセットレベルのＡＤ変換に要する時間分だけ短縮される。
【００９１】
より具体的には、図１２に示すように、リセットレベルＶpを複数の単位画素２０-1〜２０-4間で共有しない場合（Ａ）は、複数の単位画素２０-1〜２０-4からの信号の読出し動作毎にＰ相についてＡＤ変換動作が行われる。これに対し、リセットレベルＶpを複数の単位画素２０-1〜２０-4間で共有する場合（Ｂ）は、一番目の単位画素２０-1からの信号の読出し動作のときにだけＰ相についてＡＤ変換動作が行われることになる。
【００９２】
これにより、Ｐ相（リセットレベル）のＡＤ変換に要する時間（ＡＤ変換時間）をＴとすると、４画素共有の画素構成の場合、複数の単位画素２０-1〜２０-4に対するＡＤ変換時間を、リセットレベルＶpを共有しない場合（Ａ）に比べて３Ｔの時間だけ短縮することができる。従って、リセットレベルＶpを複数の単位画素２０-1〜２０-4間で共有することにより、共有しない場合に比べて高フレームレート化を図ることができ、その結果、多画素化に対応可能となる。
【００９３】
尚、上記実施形態では、単位画素を構成する回路素子（構成要素）の一部を共有する単位画素の数が４の場合を例に挙げて説明したが、その数は４に限られるものではなく、任意である。
【００９４】
また、上記実施形態では、一番目に読み出される単位画素のリセットレベルを共有する複数の単位画素が、画素の構成要素の一部を共有する複数の単位画素であるとしたが、これに限られるものではない。例えば、画素列に沿った方向において互いに隣接した位置関係にある複数の単位画素であってもよく、要は、同じ信号線（垂直信号線）に接続される複数の単位画素であればよい。
【００９５】
＜３．適用例＞
上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に２次元配列されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではない。すなわち、本開示の技術は、単位画素から読み出されるリセットレベル（Ｐ相）と信号レベル（Ｄ相）との差分をとる信号処理部を有する増幅型の固体撮像装置全般に対して適用可能である。
【００９６】
また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは、粒子等の入射量の分布を画像として撮像する固体撮像装置に適用可能である。更には、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の物理量分布検知装置を固体撮像装置とする場合もある。
【００９７】
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、カメラ信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００９８】
＜４．電子機器＞
本開示は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、撮像部（画像取込部）に固体撮像装置を用いる電子機器全般に対して適用可能である。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
【００９９】
［撮像装置］
図１３は、本開示の電子機器の一例である撮像装置の構成の一例を示すブロック図である。
【０１００】
図１３に示すように、本開示の撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１０１】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０１０２】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１０３】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１０４】
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、更には、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として、先述した実施形態に係るＣＭＯＳイメージセンサを用いることができる。
【０１０５】
＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部と、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の単位画素間で共有して信号処理を行う信号処理部とを備える固体撮像装置。
（２）前記信号処理部は、前記リセットレベルと前記複数の単位画素から読み出される信号レベルとの差分をとる信号処理を行う前記（１）に記載の固体撮像装置。
（３）前記信号処理部は、一番目に読み出される単位画素のリセットレベルを保持し、この保持したリセットレベルと二番目以降に読み出される単位画素の信号レベルとの差分をとる前記（２）に記載の固体撮像装置。
（４）前記複数の単位画素は、画素列に沿った方向において互いに隣接した位置関係にある前記（１）から前記（３）のいずれかに記載の固体撮像装置。
（５）前記複数の単位画素は、単位画素を構成する回路素子の一部を画素間で共有する前記（１）から前記（４）のいずれかに記載の固体撮像装置。
（６）前記複数の単位画素は、光電変換部と、当該光電変換部で光電変換して得た信号電荷を浮遊拡散領域に転送する転送ゲート部とを有し、前記浮遊拡散領域の電荷に応じた信号を増幅する増幅トランジスタを画素間で共有する前記（５）に記載の固体撮像装置。
（７）前記複数の単位画素は、前記浮遊拡散領域をリセットするリセットトランジスタを画素間で共有する前記（６）に記載の固体撮像装置。
（８）前記信号処理部は、画素列毎に設けられている前記（１）から前記（７）のいずれかに記載の固体撮像装置。
（９）前記信号処理部は、前記信号線を通して単位画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ−デジタル変換回路を有する前記（８）に記載の固体撮像装置。
（１０）前記アナログ−デジタル変換回路は、
前記信号線を通して単位画素から読み出されるリセットレベルまたは信号レベルの大きさに応じた時間だけカウント動作を行うカウンタ部と、
一番目に読み出される単位画素のリセットレベルに基づくカウント動作を行ったときの前記カウンタ部のカウントデータをラッチするラッチ部と、
二番目以降に読み出される単位画素の信号レベルに基づくカウント動作を行ったときの前記カウンタ部のカウントデータと前記ラッチ部のラッチデータとの差分をとる減算部と有する前記（９）に記載の固体撮像装置。
（１１）前記アナログ−デジタル変換回路は、
レベルが漸次変化する参照信号と前記アナログ信号とを比較する比較器を有し、
前記カウンタ部は、前記比較器の比較結果に基づいてカウント動作を行う前記（１０）に記載の固体撮像装置。
（１２）単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部を有する固体撮像装置の駆動に当たって、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の画素間で共有して信号処理を行う固体撮像装置の信号処理方法。
（１３）単位画素が行列状に配置され、画素列毎に信号線が配線されて成る画素アレイ部と、
同じ信号線に接続される複数の単位画素のうち、一番目に読み出される単位画素のリセットレベルを前記複数の画素間で共有して信号処理を行う信号処理部と
を備える固体撮像装置を撮像部として有する電子機器。
【符号の説明】
【０１０６】
１０・・・ＣＭＯＳイメージセンサ、１１・・・画素アレイ部、１２・・・垂直駆動部、１３・・・読出し電流源部、１４・・・カラム処理部、１５・・・参照信号生成部、１６・・・水平駆動部、１７・・・通信・タイミング制御部、１８・・・出力アンプ、１９・・・半導体基板（チップ）、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ（転送ゲート）、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、２６・・・ＦＤ部（浮遊拡散領域）、３１（３１-1〜３１-m）・・・行制御線、３２（３２-1〜３２-n）・・・垂直信号線、３３（３３-1〜３３-n）・・・ＡＤＣ（アナログ−デジタル変換）回路、３４・・・水平出力線、４１・・・比較器、４２・・・カウンタ部、４３・・・ラッチ部、４４・・・減算部、４５・・・転送スイッチ、４６・・・メモリ部、１３１（１３１-1〜１３１-n）・・・電流源
【図１】
2013143636.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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