(57)【要約】      （修正有）【課題】複数の領域上に形成した積層膜の一括パターニングにより配線層を形成する際に、半導体基板のリセス構造形成を防止する半導体装置の製造方法を提供する。【解決手段】半導体基板１の第１の領域２に第１の多結晶シリコン膜６を含む第１の積層膜１８を形成する工程と、半導体基板１の第２の領域４ａ，４ｂに第２の多結晶シリコン膜１４を含む第２の積層膜１８ａ，１８ｂであって、第１の積層膜１８における半導体基板１と第１の多結晶シリコン膜６との間に形成された膜５の合計膜厚よりも半導体基板１と第２の多結晶シリコン膜１４との間に形成された膜１０ａ，１０ｂの合計膜厚の方が厚いような第２の積層膜１８ａ，１８ｂを形成する工程と、第１の多結晶シリコン膜６をｐ型導電型化する工程と、第２の多結晶シリコン膜１４をｎ型導電型化する工程と、第１および第２の積層膜を一括してパターニングする工程と、を含む。【選択図】図６
2013143537.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に、第１の多結晶シリコン膜を含む第１の積層膜を形成する工程と、
前記半導体基板の第２の領域に、第２の多結晶シリコン膜を含む第２の積層膜であって、前記第１の積層膜における前記半導体基板と前記第１の多結晶シリコン膜との間に形成された膜の合計膜厚よりも、前記半導体基板と前記第２の多結晶シリコン膜との間に形成された膜の合計膜厚の方が厚いような前記第２の積層膜を形成する工程と、
前記第１の多結晶シリコン膜をｐ型導電型化する工程と、
前記第２の多結晶シリコン膜をｎ型導電型化する工程と、
前記第１および第２の積層膜の一部を同一工程のエッチングにより除去することで、前記第１および第２の積層膜をパターニングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の積層膜を形成する工程は、
前記半導体基板の前記第１の領域に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の多結晶シリコン膜を形成する工程と、を含み、
前記第２の積層膜を形成する工程は、
前記半導体基板の前記第２の領域に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１の金属膜を形成する工程と、
前記第１の金属膜上に前記第２の多結晶シリコン膜を形成する工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の積層膜を形成する工程では、前記第２の絶縁膜として前記第１の絶縁膜よりも誘電率の高い絶縁膜を含む絶縁膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の積層膜を形成する工程では、前記第１の多結晶シリコン膜上に第２の金属膜と第３の絶縁膜とを積層し、
前記第２の積層膜を形成する工程では、前記第２の多結晶シリコン膜上に前記第１の積層膜と同じ材質および膜厚の前記第２の金属膜と前記第３の絶縁膜を積層する工程を含むことを特徴とする請求項１〜請求項３のいずれかの請求項に記載の半導体装置の製造方法。
【請求項５】
前記第１および第２の積層膜をパターニングする工程の後に、
前記第１の積層膜と前記第２の積層膜の少なくとも一方の積層膜の幅方向両側にある前記半導体基板に、前記半導体基板と異なる導電型の不純物拡散領域を形成する工程と、
前記不純物拡散領域に接続するコンタクトプラグを形成する工程と、
を含むことを特徴とする請求項１〜請求項４のいずれかの請求項に記載の半導体装置の製造方法。
【請求項６】
前記第１の積層膜を形成する工程および前記第２の積層膜を形成する工程では、前記第１の積層膜および前記第２の積層膜をゲート電極積層体として形成することを特徴とする請求項１〜請求項５のいずれかの請求項に記載の半導体装置の製造方法。
【請求項７】
前記第１の積層膜を形成する工程は、
前記半導体基板の第１の領域に埋め込みゲートトランジスタを形成する工程と、
前記埋め込みゲートトランジスタ上に前記第１の積層膜を形成する工程と、を含み、
前記第１および第２の積層膜をパターニングする工程は、
前記第１の積層膜をパターニングしてなるビット線を形成するとともに、前記第２の積層膜をパターニングしてなるゲート電極積層体を形成する工程を含むことを特徴とする請求項１〜請求項６のいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板に形成されたトランジスタを有する半導体装置では、トランジスタのゲート絶縁膜として、主にシリコン酸化膜が用いられてきた。ところが、半導体装置の微細化・集積化に伴い、ゲート絶縁膜の膜厚が原子数個分まで薄くなると、リーク電流の増大が顕在化する。そのため、ｈｉｇｈ−ｋ膜をゲート絶縁膜に用いる試みがなされている。ゲート絶縁膜にｈｉｇｈ−ｋ膜を用いた場合、ｈｉｇｈ−ｋ膜の誘電率が高いため、その膜厚をシリコン酸化膜の使用時より厚くしても、トランジスタの特性を安定させることができる。
【０００３】
ｈｉｇｈ−ｋ膜をゲート絶縁膜に適用したトランジスタでは、閾値電圧を調節するために、ｈｉｇｈ−ｋ膜上にメタルゲート膜を形成することがある。このとき、メタルゲート膜の膜厚が厚すぎるとゲート電極の抵抗値が増大する。そこで、抵抗値を低減するために、メタルゲート膜上にポリシリコン等の導電膜を形成することがある。
【０００４】
特許文献１には、ゲート絶縁膜としてｈｉｇｈ−ｋ膜を用い、ｈｉｇｈ−ｋ膜上にメタルゲート膜を形成したトランジスタを有する半導体装置およびその製造方法が開示されている。このトランジスタのｈｉｇｈ−ｋ膜とメタルゲート膜との界面には、高い電気陰性度を有するハロゲン元素（フッ素や塩素等）が偏析されている。これにより、従来のハロゲン元素を含まないメタルゲート膜を用いるトランジスタに比べ、大きな仕事関数が得られる。
【０００５】
メモリセル領域と周辺トランジスタ領域とを備えたＤＲＡＭのように、複数の領域を有する半導体装置では、一部の領域のトランジスタのゲート絶縁膜のみにｈｉｇｈ−ｋ膜を用いることがある。これにより、該領域のトランジスタの閾値電圧を、シリコン酸化膜のゲート絶縁膜を有する残りの領域のトランジスタの閾値電圧よりも高くすることができる。
このような半導体装置を製造する際には、複数の領域のゲート絶縁膜、メタルゲート膜、導電膜および絶縁膜等が順次積層されてなる積層膜の一部を同一工程のエッチングにより除去することで、各領域のトランジスタのゲート電極積層体やビット線等の配線層を形成することが多い。
【０００６】
図３８〜図４２を用いて、上記のＤＲＡＭのような半導体装置における複数の領域の配線層の一括形成方法について、具体的に説明する。図４２に示すように、半導体装置１９８は第１の領域５２と第２の領域５４から構成されている。第２の領域５４は、ｎ型ＭＯＳ領域５４ａとｐ型ＭＯＳ領域５４ｂから構成されている。
【０００７】
先ず、図３８に示すように、シリコン基板からなる半導体基板５１にＳＴＩ５８を埋め込み形成し、半導体基板５１上を第１の領域５２と、第２の領域５４のｎ型ＭＯＳ領域５４ａとｐ型ＭＯＳ領域５４ｂに区分する。
続いて、第１の領域５２上に、シリコン酸化膜よりなる第１の絶縁膜５５を形成する。また、第２の領域５４上に、ｈｉｇｈ−ｋ膜よりなる第２の絶縁膜６０ａと、第１の金属膜６０ｂを形成する。このとき、第１の絶縁膜５５の膜厚よりも、第２の絶縁膜６０ａと第１の金属膜６０ｂの合計膜厚の方が厚い。
【０００８】
その後、第１の絶縁膜５５と第１の金属膜６０ｂを覆うように、多結晶シリコン膜６２を形成する。このとき、第１の領域５２とｎ型ＭＯＳ領域５４ａ上の多結晶シリコン膜６２を第１の多結晶シリコン膜６４とする。また、ｐ型ＭＯＳ領域５４ｂ上の多結晶シリコン膜６２を第２の多結晶シリコン膜５６とする。
【０００９】
次に、図３９に示すように、第２の多結晶シリコン膜５６上のみにレジスト膜５７を形成する。その後、レジスト膜５７をマスクとして第１の多結晶シリコン膜６４にｎ型ドーパントを注入し、第１の多結晶シリコン膜６４をｎ型導電型化する。
続いて、図４０に示すように、第１の多結晶シリコン膜６４上にレジスト膜６３を形成し、レジスト膜６３をマスクとして、第２の多結晶シリコン膜５６にｐ型ドーパントを注入し、第２の多結晶シリコン膜５６をｐ型導電型化する。
【００１０】
次に、図４１に示すように、第２の多結晶シリコン膜５６および第１の多結晶シリコン膜６４上に、第２の金属膜６６と、シリコン窒化膜からなる第３の絶縁膜６７と、を形成する。これにより、第１の領域５２上には、第１の絶縁膜５５と第１の多結晶シリコン膜６４と第２の金属膜６６と第３の絶縁膜６７が順次積層されてなる積層膜７０が形成される。また、ｎ型ＭＯＳ領域５４ａ上には、第２の絶縁膜６０ａと第１の金属膜６０ｂと第１の多結晶シリコン膜６４と第２の金属膜６６と第３の絶縁膜６７が順次積層されてなる積層膜７２ａが形成される。ｐ型ＭＯＳ領域５４ｂ上には、ｎ型ＭＯＳ領域５４ａ上の積層膜７２ａのうち、第１の多結晶シリコン膜６４を第２の多結晶シリコン膜５６に置き換えた構成の積層膜７２ｂが形成される。
【００１１】
次に、積層膜７０，７２ａ，７２ｂの一部を同一工程のドライエッチング等により除去することで、積層膜７０，７２ａ，７２ｂをパターニングする。
この工程により、図４２に示すように、第１の領域５２のゲート電極積層体６８とｎ型ＭＯＳ領域５４ａのゲート電極積層体６８ａとｐ型ＭＯＳ領域５４ｂのゲート電極積層体６８ｂが形成される。この後の工程で、ゲート電極積層体６８，６８ａ，６８ｂの幅方向両側の半導体基板５１上部の不純物拡散領域と、ゲート電極積層体６８，６８ａ，６８ｂ間の層間絶縁膜等が形成される。
【００１２】
上記のように、積層膜７０における半導体基板５１と第１の多結晶シリコン膜６４との間に形成された膜の合計膜厚よりも、積層膜７２ａ，７２ｂにおける半導体基板５１と第１および第２の多結晶シリコン膜６４，５６との間に形成された膜の合計膜厚の方が厚い。また、第１の多結晶シリコン膜６４はｎ型導電型化され、第２の多結晶シリコン膜５６はｐ型導電型化されている。
これにより、積層膜７０，７２ａ，７２ｂをパターニングする工程においては、第２の領域５４の積層膜７２ａ，７２ｂの平均エッチング速度より、第１の領域５２の積層膜７０のエッチング速度が速くなる。その結果、図４２に示すように、ｐ型ＭＯＳ領域５４ｂのゲート電極積層体６８ｂの完成時に、第１の領域５２のゲート電極積層体６８側方の半導体基板５１にリセス構造が形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−１４６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述のように、半導体装置におけるいずれかの領域の半導体基板にリセス構造が形成された場合、その後の工程において、不純物拡散領域、層間絶縁膜、コンタクトプラグ、上部配線等のトランジスタの構成要素を複数の領域で一括形成すると、これらの構成要素の高さが領域毎に異なってしまう。このような同一構成要素間の段差は、半導体装置におけるトランジスタの特性変動を招く。
しかしながら、半導体装置の製造方法に、いずれかの領域の半導体基板にリセス構造が形成されるのを防ぐためのフォトリソグラフィ等の工程の追加を行うと、製造プロセスが煩雑になる問題があった。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、半導体基板の第１の領域に、第１の多結晶シリコン膜を含む第１の積層膜を形成する工程と、半導体基板の第２の領域に、第２の多結晶シリコン膜を含む第２の積層膜であって、第１の積層膜における半導体基板と第１の多結晶シリコン膜との間に形成された膜の合計膜厚よりも、半導体基板と第２の多結晶シリコン膜との間に形成された膜の合計膜厚の方が厚いような第２の積層膜を形成する工程と、第１の多結晶シリコン膜をｐ型導電型化する工程と、第２の多結晶シリコン膜をｎ型導電型化する工程と、第１および第２の積層膜の一部を同一工程のエッチングにより除去することで、第１および第２の積層膜をパターニングする工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、第１の多結晶シリコン膜がｐ型導電型化されるとともに、半導体基板との間に形成された膜の合計膜厚が、第１の他結晶シリコン膜と半導体基板との間に形成された膜の合計膜厚より厚い第２の多結晶シリコン膜がｎ型導電型化される。そのため、第１および第２の積層膜をパターニングする工程において、第１の積層膜がエッチングされて半導体基板が露出されるまでの所要時間と、第２の積層膜がエッチングされて半導体基板が露出されるまでの所要時間と、を調整することができる。したがって、同一のエッチング条件において、第１および第２の積層膜のエッチング所要時間を一致させることができる。
これにより、第１の領域における半導体基板のリセス構造形成を防止できる。また、第１および第２の積層膜をパターニングする工程の後にトランジスタの構成要素を一括形成する際に、これらの構成要素の領域毎の高さを、容易に揃えることができる。これにより、半導体装置のトランジスタの特性変動を低減することができる。
結果として、半導体装置の製造方法に対する半導体基板のリセス構造の発生を防ぐためのフォトリソグラフィ等の工程の追加は必要無く、半導体装置の製造プロセスの煩雑化を回避できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図２】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図３】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図４】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図５】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図６】本発明の第１実施形態における半導体装置の一製造工程を示す断面図である。
【図７】本発明の第２実施形態における半導体装置の構成を示す平面図である。
【図８】本発明の第２実施形態における半導体装置の要部の構成を示す断面図であって、図７に示すＡ−Ａ´線に沿った断面図である。
【図９】本発明の第２実施形態における半導体装置の要部の構成を示す別の断面図であって、図７に示すＢ−Ｂ´線に沿った断面図である。
【図１０】本発明の第２実施形態における半導体装置の要部の構成を示すさらに別の断面図であって、図７に示すＰ−Ｐ´線に沿った断面図である。
【図１１】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図１２】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図１１に示すＡ−Ａ´線に沿った断面図である。
【図１３】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図１１に示すＢ−Ｂ´線に沿った断面図である。
【図１４】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図１１に示すＣ−Ｃ´線に沿った断面図である。
【図１５】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図１６】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図１５に示すＡ−Ａ´線に沿った断面図である。
【図１７】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図１５に示すＢ−Ｂ´線に沿った断面図である。
【図１８】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図１５に示すＣ−Ｃ´線に沿った断面図である。
【図１９】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図２０】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図１９に示すＡ−Ａ´線に沿った断面図である。
【図２１】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図１９に示すＢ−Ｂ´線に沿った断面図である。
【図２２】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図１９に示すＰ−Ｐ´線に沿った断面図である。
【図２３】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図２４】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図２３に示すＡ−Ａ´線に沿った断面図である。
【図２５】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図２３に示すＢ−Ｂ´線に沿った断面図である。
【図２６】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図２３に示すＰ−Ｐ´線に沿った断面図である。
【図２７】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図２８】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図２７に示すＡ−Ａ´線に沿った断面図である。
【図２９】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図２７に示すＢ−Ｂ´線に沿った断面図である。
【図３０】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図２７に示すＣ−Ｃ´線に沿った断面図である。
【図３１】本発明の第２実施形態における半導体装置の一製造工程を示す他の断面図であって、図２７に示すＰ−Ｐ´線に沿った断面図である。
【図３２】本発明の第２実施形態における半導体装置の一製造工程を示す平面図である。
【図３３】本発明の第２実施形態における半導体装置の一製造工程を示す断面図であって、図３２に示すＡ−Ａ´線に沿った断面図である。
【図３４】本発明の第２実施形態における半導体装置の一製造工程を示す別の断面図であって、図３２に示すＢ−Ｂ´線に沿った断面図である。
【図３５】本発明の第２実施形態における半導体装置の一製造工程を示すさらに別の断面図であって、図３２に示すＣ−Ｃ´線に沿った断面図である。
【図３６】本発明の第２実施形態における半導体装置の一製造工程を示す他の断面図であって、図３２に示すＰ−Ｐ´線に沿った断面図である。
【図３７】本発明の第２実施形態における半導体装置の一製造工程を示す断面図である。
【図３８】従来の半導体装置の一製造工程を示す断面図である。
【図３９】従来の半導体装置の一製造工程を示す断面図である。
【図４０】従来の半導体装置の一製造工程を示す断面図である。
【図４１】従来の半導体装置の一製造工程を示す断面図である。
【図４２】従来の半導体装置の一製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した半導体装置およびその製造方法について、図面（図１〜図３７）を参照し、説明する。また、図１〜図３７においては、同一部材には同一符号を付し、説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅および厚みの比率等は実際のものと同じとは限らない。
【００１９】
（第１実施形態）
次いで、本発明を適用した第１の実施形態である半導体装置２００の製造方法について図１〜図６を参照しながら説明する。
【００２０】
始めに、図１に示すように、シリコン基板からなる半導体基板１に、シリコン窒化膜、あるいはシリコン酸化膜からなるＳＴＩ８を埋め込み形成し、半導体基板１上を第１の領域２と第２の領域４に区分する。第２の領域４は、更にｎ型ＭＯＳ領域４ａとｐ型ＭＯＳ領域４ｂに区分する。各ＳＴＩ８の間の半導体基板１は、第１の領域２と第２の領域４における活性領域となる。
【００２１】
次に、図２に示すように、第１の領域２の半導体基板１上に、例えば熱酸化法によりシリコン酸化膜よりなる第１の絶縁膜５を形成する。続いて、第２の領域４の半導体基板１上に、ｈｉｇｈ−ｋ膜よりなる第２の絶縁膜１０ａを形成する。第２の絶縁膜１０ａの材料としては、例えばハフニウムやアルミニウムの酸化物が挙げられる。引き続き、第２の絶縁膜１０ａ上に、第１の金属膜１０ｂを形成する。第１の金属膜１０ｂの膜厚は、第２の領域４に形成するトランジスタの閾値電圧等を勘案して設定することが好ましい。
このとき、第２の絶縁膜１０ａと第１の金属膜１０ｂとの合計膜厚は、第１の絶縁膜５の膜厚より厚くすることができる。
【００２２】
次に、第１の絶縁膜５と第１の金属膜１０ｂを覆うように、不純物がドープされていない多結晶シリコン膜１２を形成する。このとき、ＣＭＰ法によって多結晶シリコン膜１２の上面を平坦化する。図３に示すように、第１の領域２上の多結晶シリコン膜１２を第１の多結晶シリコン膜６とし、第２の領域４上の多結晶シリコン膜１２を第２の多結晶シリコン膜１４とする。
【００２３】
次に、図３に示すように、第２の多結晶シリコン膜１４上にレジスト膜７を形成する。レジスト膜７をマスクとして、露出している第１の領域２上の第１の多結晶シリコン膜６にホウ素等のｐ型ドーパントをイオン注入した後、熱処理を行うことにより、第１の多結晶シリコン膜６をｐ型導電型化する。
【００２４】
同様にして、図４に示すようにレジスト膜７を除去した後、第１の領域２の第１の多結晶シリコン膜６上にレジスト膜１３を形成する。レジスト膜１３をマスクとして、第２の領域４上の第２の多結晶シリコン膜１４にリン等のｎ型ドーパントをイオン注入した後、熱処理を行うことにより、第２の多結晶シリコン膜１４をｎ型導電型化する。
なお、前工程のｐ型ドーパントと本工程のｎ型ドーパントのイオン注入時の濃度は、後に第１の領域２および第２の領域４に形成するトランジスタのゲート電極積層体の抵抗および、後述するゲート電極積層体形成時のエッチング速度等を勘案して設定することが好ましい。
【００２５】
上記工程により、第２の多結晶シリコン膜１４は、同一のエッチング条件において第１の多結晶シリコン膜６よりエッチング速度が速い膜となる。
このように、本実施形態においては、第１の多結晶シリコン膜６のｐ型導電型化および第２の多結晶シリコン膜１４のｎ型導電型化により、後に説明する同一工程のエッチング条件における第１の多結晶シリコン膜６を含む積層膜のエッチング所要時間と、第２の多結晶シリコン膜１４を含む積層膜のエッチング所要時間を調整することができる。
【００２６】
次に、図５に示すように、第１の多結晶シリコン膜６および第２の多結晶シリコン膜１４の上に、ＣＶＤ法等によりチタン窒化膜とタングステン膜の積層膜等からなる第２の金属膜１６を形成し、第２の金属膜１６上にシリコン窒化膜からなる第３の絶縁膜１７を形成する。
これにより、第１の領域２上に第１の絶縁膜５と第１の多結晶シリコン膜６と第２の金属膜１６と第３の絶縁膜１７が順次積層された第１の積層膜２０が形成される。また、第２の領域４上に第２の絶縁膜１０ａと第１の金属膜１０ｂと第２の多結晶シリコン膜１４と第２の金属膜１６と第３の絶縁膜１７が順次積層された第２の積層膜２２が形成される。
このとき、第１の多結晶シリコン膜６と第２の多結晶シリコン膜１４の上面は同じ高さとし、第２の金属膜１６及び第３の絶縁膜１７の上面はそれぞれ平坦化されている。
【００２７】
次に、同一工程のエッチングにより、第１の積層膜２０および第２の積層膜２２の一部を除去することで、第１および第２の積層膜２０，２２パターニングする。
前述のように、半導体基板１と第１の多結晶シリコン膜６との間に形成された第１の絶縁膜５の膜厚より、半導体基板１と第２の多結晶シリコン膜１４との間に形成された第２の絶縁膜１０ａと第１の金属膜１０ｂとの合計膜厚の方が厚い。また、第１の多結晶シリコン膜６はｐ型導電型化されるとともに、第２の多結晶シリコン膜１４はｎ型導電型化されているため、第１の積層膜２０および第２の積層膜２２のパターニングをする工程では、第１の多結晶シリコン膜６を含む第１の積層膜２０のエッチング所要時間と、第２の多結晶シリコン膜１４を含む第２の積層膜２２のエッチング所要時間が調整される。
その結果、第１の積層膜２０の平均エッチング速度と、第２の積層膜２２の平均エッチング速度が略等しくなる。すなわち、半導体基板１上面が露出されるまでの各ゲート電極積層体の形成部分以外の第１および第２の積層膜２０，２２のエッチングが同じタイミングで完了する。
【００２８】
この工程により、図６に示すように、第１の領域２の活性領域上に、第１の絶縁膜５と第１の多結晶シリコン膜６と第２の金属膜１６からなる第１のゲート電極積層体１８が形成される。また、第２の領域４のｎ型ＭＯＳ領域４ａおよびｐ型ＭＯＳ領域４ｂの活性領域上に、第２の絶縁膜１０ａと第１の金属膜１０ｂと第２の多結晶シリコン膜１４と第２の金属膜１６からなる第２のゲート電極積層体１８ａ，１８ｂが形成される。
第１および第２のゲート電極積層体１８，１８ａ，１８ｂ上に形成された第３の絶縁膜１７は、各ゲート電極積層体の保護膜として機能する。また、第１および第２のゲート電極積層体１８，１８ａ，１８ｂは各領域のトランジスタの構成要素が追加形成された場合に、平面型トランジスタのゲート電極として機能する。
【００２９】
この後、第１の領域２および第２の領域４に図示しないトランジスタの構成要素を追加して形成する場合がある。
例えば、第１の領域２および第２の領域４のｎ型ＭＯＳ領域４ａに露出している半導体基板１の表面に、ｎ型ドーパントをイオン注入し、第１のゲート電極積層体１８および第２のゲート電極積層体１８ａの幅方向両側の半導体基板１に、ｎ型ドーパントを含む不純物拡散領域を形成する。
また、第２の領域４のｐ型ＭＯＳ領域４ｂに露出している半導体基板１の表面に、ヒ素またはリン等のｎ型ドーパントをＳＴＩ８と同程度に深くイオン注入し、熱処理によりイオンを拡散させ、ｐ型ＭＯＳ領域４ｂの活性領域全体にｎ型ウェルを形成する。続いて、ｐ型ＭＯＳ領域４ｂ上の第２のゲート電極積層体１８ｂの幅方向両側のｎ型ウェル上部にｐ型ドーパントを含む不純物拡散領域を形成する。
【００３０】
また、第１および第２のゲート電極積層体１８，１８ａ，１８ｂを埋め込むようにシリコン酸化膜等からなる層間絶縁膜を形成してもよい。さらに、層間絶縁膜内にタングステン等の金属膜あるいはポリシリコン等の導電膜からなるコンタクトプラグを形成する場合がある。コンタクトプラグ上には、各領域のトランジスタの上部配線を設けてもよい。
【００３１】
本実施形態の半導体装置２００をＤＲＡＭに適用する場合は、第１の領域２の第１のゲート電極積層体１８の幅方向両側の半導体基板１に、対をなす不純物拡散領域を形成し、いずれか一方の不純物拡散領域上のコンタクトプラグに接するようにビット線を設け、他方の不純物拡散領域上のコンタクトプラグに接するようにキャパシタを設ける。
【００３２】
本実施形態の半導体装置２００の製造方法によれば、第１の絶縁膜５上の第１の多結晶シリコン膜６がｐ型導電型化され、合計膜厚が第１の絶縁膜５の膜厚より厚い、第２の絶縁膜１０ａと第１の金属膜１０ｂとの積層膜上の第２の多結晶シリコン膜１４がｎ型導電型化される。これにより、第１の積層膜２０と第２の積層膜２２のエッチング所要時間が調整され、第１の領域２の第１の積層膜２０のエッチングと、第２の領域４の第２の積層膜２２のエッチングを同時に完了させることが可能になる。
したがって、第２の領域４のエッチングが完了した時点で、第１の領域２のエッチングが過剰になり、第１の領域２の半導体基板１にリセス構造が形成されるのを防ぐことができる。
【００３３】
また、本実施形態の半導体装置２００の製造方法では、半導体装置２００における複数領域の第１および第２のゲート電極積層体１８，１８ａ，１８ｂの一括形成後における第１の領域２と第２の領域４の半導体基板１の露出面の高さを揃えることができる。そのため、第１および第２のゲート電極積層体１８，１８ａ，１８ｂの形成後に、続けて複数領域のトランジスタの構成要素を一括形成する際に、これらの構成要素の領域毎での段差の発生を防ぎ、半導体装置２００のトランジスタの特性変動を低減できる。
【００３４】
なお、図１〜図６では、複数領域におけるゲート電極積層体の製造工程をわかりやすく説明するために、第１の領域２と、ｎ型ＭＯＳ領域４ａと、ｐ型ＭＯＳ領域４ｂを隣接して図示しているが、この配置に限るものではない。
【００３５】
（第２の実施形態）
次いで、本発明を適用した第２の実施形態であるＤＲＡＭ２０１（半導体装置）およびその製造方法について、図７〜図３７を参照しながら説明する。
【００３６】
先ず、図７〜図１０を用いて、ＤＲＡＭ２０１の構成について説明する。
図７は、ＤＲＡＭ２０１のメモリセル領域（第１の領域）１０２と、周辺トランジスタ領域（第２の領域）１０３の位置関係を説明するための平面図であり、ＤＲＡＭ２０１を構成する構成要素の一部を図示している。
【００３７】
図７に示すように、ＤＲＡＭ２０１はメモリセル領域１０２と、その周囲の周辺トランジスタ領域１０３から構成されている。
メモリセル領域１０２は複数のメモリセルが規則的に配置されている領域であり、各メモリセルには埋め込みゲートトランジスタが形成されている。周辺トランジスタ領域１０３はＤＲＡＭ２０１の制御回路あるいは種々の増幅回路として機能する平面型トランジスタが配置されている領域である。
【００３８】
図７に示すように、半導体基板１０１には、メモリセル領域１０２および周辺トランジスタ領域１０３の活性領域１１０，１１１を区画するためのＳＴＩ１０８が形成されている。また、メモリセル領域１０２には、Ｙ方向に延在するゲート電極１２４と、Ｙ方向に交差するＸ方向に延在するビット線１３７が形成されている。ＳＴＩ１０８により区画された活性領域１１０，１１１は、ゲート電極１２４とビット線１３７のそれぞれの延在方向に対し、一定の角度で傾斜した方向に延在している。
【００３９】
次いで、図８，図９を参照しながら、メモリセル領域１０２に形成されているメモリセルの構成について説明する。本実施形態のＤＲＡＭ２０１は６Ｆ２セル配置（Ｆ：半導体装置の最小加工寸法）とされている。
【００４０】
メモリセル領域１０２の埋め込みゲートトランジスタには、ゲート電極用の溝１２０とゲート絶縁膜１２２と、ゲート電極１２４と、ビット線１３７と、キャパシタコンタクトプラグ１６６が設けられている。
【００４１】
半導体基板１０１には、ｐ型のシリコン基板が用いられている。メモリセル領域１０２および周辺トランジスタ領域１０３の活性領域１１０，１１１は、シリコン酸化膜またはシリコン窒化膜、あるいはそれらの積層膜からなる基板絶縁膜１０５と、シリコン酸化膜からなるＳＴＩ１０８により区分されている。
【００４２】
メモリセル領域１０２の活性領域１１０にはゲート電極用の溝１２０が形成され、溝１２０の内壁を覆うように、シリコン酸化膜等からなるゲート絶縁膜１２２が形成されている。
図８に示すように、ゲート電極１２４はゲート電極形成用の溝１２０の底部に、ゲート絶縁膜１２２を介して埋め込み形成されている。また、ゲート電極１２４はタングステン等の高い融点を有する金属からなり、Ｙ方向に延在するとともにＸ方向に複数配列されている。
ゲート電極１２４の上方と基板絶縁膜１０５を覆うようにして、ゲート電極保護絶縁膜１３０が形成されている。ゲート電極保護絶縁膜１３０としては、例えば減圧ＣＶＤ法によって形成されたシリコン窒化膜、あるいはＢＰＳＧ膜を用いることができる。
【００４３】
なお、２つのゲート電極１２４の間に位置する半導体基板１０１の活性領域１１０の上部は、メモリセル領域１０２のトランジスタのビットコンタクト１３９として機能する。ビットコンタクト１３９として機能する活性領域には、ｎ型ドーパントを含む図示しない不純物拡散領域が形成される場合がある。また、ゲート電極１２４とＳＴＩ１０８との間に位置する半導体基板１０１の活性領域１１０の上部に、ｎ型ドーパントを含む図示しない不純物拡散領域が形成される場合がある。これらの不純物拡散領域はトランジスタのソースドレイン領域として機能する。
【００４４】
ビット線１３７はゲート電極１２４と交差するＸ方向に延在して、ゲート電極保護絶縁膜１３０およびビットコンタクト１３９となる半導体基板１０１に当接するように形成されている。また、ビット線１３７は、第１の多結晶シリコン膜１３６と、タングステン等からなる第２の金属膜１３８が順次形成されてなる２層構造を有する。第２の金属膜１３８上には、シリコン窒化膜からなる第３の絶縁膜１４０が形成されている。第３の絶縁膜１４０は、ビット線１３７の保護絶縁膜として機能する。
ビット線１３７と第２の金属膜１３８と第３の絶縁膜１４０の側面には、シリコン窒化膜からなるライナー膜１５７が形成されている。ライナー膜１５７の側方には、シリコン酸化膜からなる層間絶縁膜１６２が設けられている。
【００４５】
キャパシタコンタクトプラグ１６６は、層間絶縁膜１６２を貫通し、ビット線１３７側方の半導体基板１０１に接するように形成されている。キャパシタコンタクトプラグ１６６には、タングステン等の金属膜、あるいは不純物がドープされたポリシリコン膜を用いることができる。第３の絶縁膜１４０の上面と、キャパシタコンタクトプラグ１６６の上面と、層間絶縁膜１６２の上面は同一面とされている。
【００４６】
ビット線１３７上の第３の絶縁膜１４０と、キャパシタコンタクトプラグ１６６と、層間絶縁膜１６２の上部には、キャパシタコンタクトプラグ１６６に当接したキャパシタコンタクトパッド１６８と、キャパシタコンタクトパッド１６８に当接したキャパシタ１７０が設けられている。
キャパシタ１７０は、下部電極１７１と絶縁膜１７２と上部電極１７３から構成されているが、このようなシリンダ型のものに限らず、ＤＲＡＭに対して一般に適用可能な構成であればよい。
また、キャパシタ１７０およびキャパシタ１７０を覆う層間導電膜１７４の上部で構成されるプレート電極１８０と、活性領域１１０は電気的に接続されている。
【００４７】
次に、図１０を参照しながら、周辺トランジスタ領域１０３に形成されている縦型トランジスタの構成について説明する。
図１０に示すように、周辺トランジスタ領域１０３の活性領域１１１上には、ｈｉｇｈ−ｋ膜を含む第２の絶縁膜１５１と第１の金属膜１５２と第２の多結晶シリコン膜１５３と第２の金属膜１３８が順次積層されてなるゲート電極積層体１５０が形成されている。第２の金属膜１３８上には第３の絶縁膜１４０が形成されている。ゲート電極積層体１５０は周辺トランジスタのゲート電極として機能する。また、第３の絶縁膜１４０は、ゲート電極積層体１５０の保護膜として機能する。
【００４８】
ＤＲＡＭ２０１においては、ゲート電極積層体１５０に、ビット線１３７のｐ型導電型化された第１の多結晶シリコン膜１３６よりエッチング速度の速い、ｎ型導電型化された第２の多結晶シリコン膜１５３が用いられている。
これにより、後に説明するメモリセル領域１０２のビット線１３７と周辺トランジスタ領域１０３のゲート電極積層体１５０を一括でパターニングする工程において、第１の多結晶シリコン膜１３６を含む積層膜の平均エッチング速度と、第２の多結晶シリコン膜１５３を含む積層膜の平均エッチング速度が調整される。また、第１の多結晶シリコン膜１３６および第２の多結晶シリコン膜１５３の不純物ドーパント濃度は、これらの積層膜のエッチング所要時間を勘案して設定される。
【００４９】
周辺トランジスタ領域１０３のゲート電極積層体１５０の幅方向両側の半導体基板１０１に、ｎ型ドーパントがドープされた低濃度不純物拡散領域１６３が形成されている。また、低濃度不純物拡散領域１６３とＳＴＩ１０８との間に、高濃度不純物拡散領域１６４が形成されている。低濃度不純物拡散領域１６３と高濃度不純物拡散領域１６４は周辺トランジスタ領域１０３のトランジスタのソースドレイン領域として機能する。
【００５０】
ゲート電極積層体１５０と第３の絶縁膜１４０の側面には、シリコン窒化膜からなるライナー膜１５７´とその外壁を覆うサイドウォール膜１５８，１６０が形成されている。サイドウォール膜１５８，１６０には、シリコン酸化膜等が用いられる。サイドウォール膜１６０の側方には、層間絶縁膜１６２が形成されている。
【００５１】
コンタクトプラグ１６７は、層間絶縁膜１６２を貫通し、底面がゲート電極積層体１５０側方の高濃度不純物拡散領域１６４の上面に当接するように形成されている。
図１０に示すように、コンタクトプラグ１６７に当接して、コンタクトパッド１７５と、ビアプラグ１７６が形成されている。また、ビアプラグ１７６と、ビアプラグ１７６側方に形成される上部層間絶縁膜１７８の上部で構成されるプレート電極１８０と高濃度不純物拡散領域１６４は電気的に接続されている。
【００５２】
次いで、図１１〜図３７を用いて、ＤＲＡＭ２０１の製造方法について説明する。なお、図１１〜図３７のうち、平面図においては周辺トランジスタ領域１０３の構造の図示は省略する。
【００５３】
先ず、半導体基板１０１に活性領域１１０，１１１を区画するための素子分離溝を形成する。図１１〜図１４に示すように、熱酸化法により、素子分離溝の内壁と半導体基板１０１の上面を覆う、シリコン酸化膜からなる基板絶縁膜１０５を形成する。基板絶縁膜１０５で囲まれた素子分離溝の空間内に、ＣＶＤ法によりシリコン酸化膜等の絶縁膜を埋め込み、ＳＴＩ１０８を形成する。
【００５４】
次に、図１５〜図１８に示すように、メモリセル領域１０２に露出している基板絶縁膜１０５とＳＴＩ１０８の上面にマスク用のシリコン窒化膜１１３を形成する。続いて、ドライエッチングにより溝１２０を形成する。溝１２０は、図１５に示すように、帯状の活性領域１１０を分断し、図７に示すＹ方向に延在するライン状のパターンとなるように形成する。
この後、残存したシリコン窒化膜１１３を除去する。
【００５５】
次に、図１９〜図２１に示すように、熱酸化法により、溝１２０の内壁にシリコン酸化膜からなるゲート絶縁膜１２２を形成する。その後、ゲート絶縁膜１２２で覆われた溝１２０の下部に、窒化チタンあるいはタングステン等からなるゲート電極１２４を形成し、ゲート電極１２４上にシリコン酸化膜、あるいはＢＰＳＧ膜からなるゲート電極保護絶縁膜１３０を形成する。ゲート電極保護絶縁膜１３０の上面は半導体基板１０１の上面と同一面になるようにする。
【００５６】
次に、溝１２０の間の半導体基板１０１およびゲート電極保護絶縁膜１３０の上面に形成されている基板絶縁膜５と、周辺トランジスタ領域１０３に露出している基板絶縁膜５を除去し、半導体基板１０１およびゲート電極保護絶縁膜１３０の上面を露出させる。また、図２０に示すように、メモリセル領域１０２を覆うようにレジスト膜１３３を形成する。
【００５７】
次に、図２２に示すように、周辺トランジスタ領域１０３に露出している半導体基板１０１の上面にｈｉｇｈ−ｋ膜よりなる第２の絶縁膜１５１を形成し、その上に第１の金属膜１５２を形成する。この後、レジスト膜１３３を除去する。
【００５８】
次に、図２３〜図２６に示すように、メモリセル領域１０２および周辺トランジスタ領域１０３の全面を覆うように、不純物がドープされていない多結晶シリコン膜１３５を形成する。メモリセル領域１０２および周辺トランジスタ領域１０３の多結晶シリコン膜１３５の上面は、半導体基板１０１の上面から同一の高さになるようにする。
また、メモリセル領域１０２上の多結晶シリコン膜１３５を第１の多結晶シリコン膜１３６とするとともに、周辺トランジスタ領域１０３上の多結晶シリコン膜１３５を第２の多結晶シリコン膜１５３とする。
【００５９】
次に、第１の多結晶シリコン膜１３６にホウ素等のｐ型ドーパントをイオン注入し、第１の多結晶シリコン膜１３６をｐ型導電型化する。また、第２の多結晶シリコン膜１５３にリン等のｎ型ドーパントをイオン注入し、第２の多結晶シリコン膜１５３をｎ型導電型化する。
上記のように、本実施形態においては、第２の絶縁膜１５１と第１の金属膜１５２第１との積層膜上に、ｐ型導電型化された第１の多結晶シリコン膜１３６より膜厚が薄く、かつ、エッチング速度の速い第２の多結晶シリコン膜１５３が形成される。これにより、後に説明するビット線と周辺トランジスタのゲート電極積層体の一括形成時における、第１の多結晶シリコン膜１３６を含む積層膜および第２の多結晶シリコン膜１５３を含む積層膜のエッチング所要時間が調整される。
【００６０】
次に、第１の多結晶シリコン膜１３６および第２の多結晶シリコン膜１５３の上面を覆うように、タングステン、窒化タングステン、あるいはそれらの積層膜等からなる第２の金属膜１３８を形成する。第２の金属膜１３８上には、シリコン窒化膜からなる第３の絶縁膜１４０を形成する。
この工程により、図２７〜図３１に示すように、メモリセル領域１０２の埋め込みゲートトランジスタ上に第１の多結晶シリコン膜１３６と第２の金属膜１３８と第３の絶縁膜１４０が順次積層されてなる第１の積層膜１４８が形成される。また、周辺トランジスタ領域１０３に、第２の絶縁膜１５１と第１の金属膜１５２と第２の多結晶シリコン膜１５３と第２の金属膜１３８と第３の絶縁膜１４０が順次積層されてなる第２の積層膜１４９が形成される。
【００６１】
次に、メモリセル領域１０２および周辺トランジスタ領域１０３の全面に図示しないレジスト膜を形成する。このとき、メモリセル領域１０２のレジスト膜は、ビット線の形状に合わせて、Ｘ方向に延在する溝状のパターンとする。また、周辺トランジスタ領域１０３のレジスト膜は、周辺トランジスタのゲート電極の形状に合わせて、例えばＹ方向に延在する溝状のパターンとする。
【００６２】
続いて、残存したレジスト膜をマスクとして、同一工程のエッチングにより、第１および第２の積層膜１４８，１４９の一部を除去することで、第１および第２の積層膜１４８，１４９のパターニングを行う。
前述のように、第１の多結晶シリコン膜１３６を含む第１の積層膜１４８および第２の多結晶シリコン膜１５３を含む第２の積層膜１４９の同一のエッチング条件における平均エッチング速度が調整されているため、パターニングを行う工程において、第１の積層膜１４８のエッチング所要時間と、第２の積層膜１４９のエッチング所要時間が一致する。そのため、半導体基板１０１の上面が露出されるまでの、メモリセル領域１０２における第１の積層膜１４８のエッチングと、周辺トランジスタ領域１０３における第２の積層膜１４９のエッチングが同時に完了する。したがって、メモリセル領域１０２および周辺トランジスタ領域１０３のいずれの領域の半導体基板１０１にもリセス構造は形成されない。また、エッチング完了時にメモリセル領域１０２および周辺トランジスタ領域１０３で露出される半導体基板１０１の上面が、同じ高さになる。
【００６３】
上記の工程により、図３２〜図３６に示すように、Ｘ方向に延在するビット線１３７と、Ｙ方向に延在するゲート電極積層体１５０が同時に形成される。ビット線１３７およびゲート電極積層体１５０上の第３の絶縁膜１４０は、保護膜として機能する。また、メモリセル領域１０２および周辺トランジスタ領域１０３の半導体基板１０１から第３の絶縁膜１４０の上面の高さは同じである。
【００６４】
次に、図３７に示すように、周辺トランジスタ領域１０３のゲート電極積層体１５０の幅方向両側に露出している半導体基板１０１に、低濃度不純物拡散領域１６３と高濃度不純物拡散領域１６４を形成する。これにより、周辺トランジスタ領域１０３に周辺トランジスタが形成され、ゲート電極積層体１５０は周辺トランジスタのゲート電極として機能する。また、低濃度不純物拡散領域１６３及び高濃度不純物拡散領域１６４は周辺トランジスタのソースドレイン領域となる。
【００６５】
次に、露出しているビット線１３７およびゲート電極積層体１５０と、第３の絶縁膜１４０の側面に、シリコン窒化膜からなるライナー膜１５７，１５７´を形成する。その後、周辺トランジスタ領域１０３のライナー膜１５７´の側面にサイドウォール膜１５８，１６０を形成する。続いて、ライナー膜１５７およびサイドウォール膜１６０の側方にシリコン酸化膜からなる層間絶縁膜１６２を形成する。このとき、メモリセル領域１０２および周辺トランジスタ領域１０３の第３の絶縁膜１４０の上面と層間絶縁膜１６２の上面は、ＣＭＰ法により同一面にする。
【００６６】
次に、メモリセル領域１０２のゲート電極１２４とＳＴＩ１０８との間の半導体基板１０１の上面に当接するキャパシタコンタクトプラグ１６６と、周辺トランジスタ領域１０３の高濃度不純物拡散領域１６４の上面に当接するコンタクトプラグ１６７と、を一括形成する。
この後、公知の方法を用いて、メモリセル領域１０２および周辺トランジスタ領域１０３に、キャパシタコンタクトパッド１６８、コンタクトパッド１７５、ストッパ膜１６９、キャパシタ１７０、層間導電膜１７４、ビアプラグ１７６、上部層間絶縁膜１７８を形成する。
【００６７】
以上の工程により、図７〜図１０に示す構造のＤＲＡＭ２０１が完成する。
本実施形態の半導体装置の製造方法によれば、第１の多結晶シリコン膜１３６がｐ型導電型化され、半導体基板１０１との間に第２の絶縁膜１５１と第１の金属膜１５２とを有するとともに第１の多結晶シリコン膜１３６より膜厚が薄い第２の多結晶シリコン膜１５３がｎ型導電型化される。これにより、第１および第２の積層膜１４８，１４９のエッチング所要時間が調整され、第１の積層膜１４８のエッチングと、第２の積層膜１４９のエッチングを同時に完了させることができる。したがって、周辺トランジスタ領域１０３のエッチングが完了した時点で、メモリセル領域１０２のエッチングが過剰になり、メモリセル領域１０２の半導体基板１にリセス構造が形成されるのを防ぐことができる。
その結果、幅方向両側の半導体基板１０１にリセス構造を形成することなく、メモリセル領域１０２のビット線１３７と周辺トランジスタ領域１０３のゲート電極積層体１５０とを容易に一括形成することが可能になる。
【００６８】
また、本実施形態のＤＲＡＭ２０１の製造方法では、ビット線１３７およびゲート電極積層体１５０の一括形成工程において、エッチング完了後のメモリセル領域１０２と周辺トランジスタ領域１０３の半導体基板１０１の露出面の高さを揃えることができる。そのため、ビット線１３７とゲート電極積層体１５０の形成後に、メモリセル領域１０２と周辺トランジスタ領域１０３のキャパシタコンタクトプラグ１６６、コンタクトプラグ１６７や層間絶縁膜１６２等の構成要素を一括形成する際に、前述の構成要素の領域毎の段差の発生を防ぐことができる。その結果、ＤＲＡＭ２０１におけるトランジスタの特性変動を抑えることができる。
【００６９】
以上、本発明を適用した半導体装置およびその製造方法について説明したが、本発明の適用は、半導体装置のいずれかの領域にｈｉｇｈ−ｋ膜を用いる場合に限定されない。また、本発明は上記の実施形態の半導体装置に限らず、領域毎に構成要素や膜厚が異なる配線層を有し、それらの配線層を一括形成する半導体装置に適用できる。
【符号の説明】
【００７０】
１，５１，１０１…半導体基板、２，５２…第１の領域、４，５４…第２の領域、４ａ，５４ａ…ｎ型ＭＯＳ領域、４ｂ，５４ｂ…ｐ型ＭＯＳ領域、５，５５…第１の絶縁膜、６，５６，１３６…第１の多結晶シリコン膜、７，１３，５７，６３，１３３…レジスト膜、８，５８，１０８…ＳＴＩ、１０ａ，６０ａ，１５１…第２の絶縁膜、１０ｂ，６０ｂ，１５２…第１の金属膜、１２，６２，１３５…多結晶シリコン膜、１４，６４，１５３…第２の多結晶シリコン膜、１６，６６，１３８…第２の金属膜、１７，６７，１４０…第３の絶縁膜、１８…第１のゲート電極積層体、１８ａ，１８ｂ…第２のゲート電極積層体、２０，１４８…第１の積層膜、２２，１４９…第２の積層膜、６８，６８ａ，６８ｂ，１５０…ゲート電極積層体、７０，７２ａ，７２ｂ…積層膜、１０２…メモリセル領域（第１の領域）、１０３…周辺トランジスタ領域（第２の領域）、１０５…基板絶縁膜、１１０，１１１…活性領域、１１３…シリコン窒化膜、１２０…溝、１２２…ゲート絶縁膜、１２４…ゲート電極、１３０…ゲート電極保護絶縁膜、１３７…ビット線、１３９…ビットコンタクト、１５７，１５７´…ライナー膜、１５８，１６０…サイドウォール膜、１６２…層間絶縁膜、１６３…低濃度不純物拡散領域、１６４…高濃度不純物拡散領域、１６６…キャパシタコンタクトプラグ（コンタクトプラグ）、１６７…コンタクトプラグ、１６８…キャパシタコンタクトパッド、１６９…ストッパ膜、１７０…キャパシタ、１７１…下部電極、１７２…絶縁膜、１７３…上部電極、１７４…層間導電膜、１７５…コンタクトパッド、１７６…ビアプラグ、１７８…上部層間絶縁膜、１８０…プレート電極、１９８，２００…半導体装置、２０１…ＤＲＡＭ（半導体装置）
【図１】
2013143537.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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