(57)【要約】【課題】電荷蓄積層と制御ゲート電極膜との間のリーク電流を低減する。【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極とを備えた。そして、前記メモリセル領域の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成された。【選択図】図３
2013143482.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、
前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極と、
前記半導体基板上に設けられた周辺回路領域と、
前記周辺回路領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極と、
前記メモリセル領域上に設けられた選択ゲートトランジスタとを備え、
前記選択ゲートトランジスタのゲート電極は、前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成され、
前記メモリセル領域の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成され、
前記周辺回路領域上の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成され、
前記電極間絶縁膜は、シリコン窒化膜以外の高誘電率膜を含み、
前記選択ゲートトランジスタの前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成されたことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、
前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極とを備え、
前記メモリセル領域の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成されたことを特徴とする半導体装置。
【請求項３】
前記半導体基板上に設けられた周辺回路領域と、
前記周辺回路領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極とを備え、
前記周辺回路領域上の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電極間絶縁膜は、シリコン窒化膜以外の高誘電率膜を含むことを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記メモリセル領域上に設けられた選択ゲートトランジスタを備え、
前記選択ゲートトランジスタのゲート電極は、前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成され、
前記選択ゲートトランジスタの前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成されたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に犠牲膜を形成する工程と、
前記半導体基板、前記ゲート絶縁膜、前記電荷蓄積層および前記犠牲膜に素子分離溝を形成する工程と、
前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記犠牲膜の上面に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極膜を形成する工程と、
前記制御ゲート電極膜、前記電極間絶縁膜、前記犠牲膜、前記電荷蓄積層および前記ゲート絶縁膜を加工してゲート電極を分離形成する工程と、
前記犠牲膜を除去して前記電荷蓄積層の上面と前記電極間絶縁膜との間に空洞を形成する工程と、
前記ゲート電極間にメモリセル間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置においては、多数のメモリセルがワード線方向およびビット線方向に配列されており、各メモリセルは、電荷蓄積層としての浮遊ゲート電極膜と制御ゲート電極膜との間に電極間絶縁膜を設けて構成されている。この構成の場合、素子分離領域間に制御ゲート電極膜ＣＧを落とし込んだ構造を採用して、制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧのカップリングを高めている。カップリングをより高くするには、素子分離領域上での落とし込みを大きくすればよいが、落とし込み量、即ち、エッチバック量を大きくしすぎると、浮遊ゲート電極膜ＦＧの上部、即ち、先端部は、削られてより細く丸まった形状になる。近年、フラッシュメモリ装置の高集積化に伴い、浮遊ゲート電極幅および素子分離溝幅が縮小されているため、浮遊ゲート電極膜ＦＧの先端部が尖った形状になり、この尖った形状部分に電界が集中して、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間のリーク電流が増大し、書き込み特性が劣化してしまうことがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＵＳ２０１０／１２７３２０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、電荷蓄積層と制御ゲート電極膜との間のリーク電流を低減することができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記メモリセル領域上にゲート絶縁膜を介して形成され、電荷蓄積層、電極間絶縁膜および制御ゲート電極膜が積層形成されたゲート電極とを備えた。そして、前記メモリセル領域の前記ゲート電極は、前記電荷蓄積層の上面と前記電極間絶縁膜との間に、空洞を介して形成された。
【０００６】
本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に犠牲膜を形成する工程と、前記半導体基板、前記ゲート絶縁膜、前記電荷蓄積層および前記犠牲膜に素子分離溝を形成する工程とを備えた。そして、前記電荷蓄積層の上面及び側面上部を露出させつつ、前記素子分離溝に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記犠牲膜の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極膜を形成する工程とを備えた。更に、前記制御ゲート電極膜、前記電極間絶縁膜、前記犠牲膜、前記電荷蓄積層および前記ゲート絶縁膜を加工してゲート電極を分離形成する工程と、前記犠牲膜を除去して前記電荷蓄積層の上面と前記電極間絶縁膜との間に空洞を形成する工程と、前記ゲート電極間にメモリセル間絶縁膜を形成する工程とを備えた。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２（ａ）中のＡ−Ａ線に沿って示す模式的な断面図、（ｂ）は図２（ａ）中のＢ−Ｂ線に沿って示す模式的な断面図
【図４】（ａ）は図２（ｂ）中のＣ−Ｃ線に沿って示す模式的な断面図、（ｂ）は図２（ｂ）中のＤ−Ｄ線に沿って示す模式的な断面図
【図５】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その１）
【図６】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その１）
【図７】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その２）
【図８】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その２）
【図９】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その３）
【図１０】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その３）
【図１１】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その４）
【図１２】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その４）
【図１３】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その５）
【図１４】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その５）
【図１５】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その６）
【図１６】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その６）
【図１７】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その７）
【図１８】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その７）
【図１９】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その８）
【図２０】製造途中における図２（ｂ）中のＣ−Ｃ線に沿って示す断面図（その８）
【図２１】（ａ）は製造途中における図２（ａ）中のＡ−Ａ線に沿って示す断面図（その９）、（ｂ）は製造途中における図２（ａ）中のＢ−Ｂ線に沿って示す断面図（その９）
【図２２】第２実施形態を示す図４相当図
【発明を実施するための形態】
【０００８】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成される。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１０】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１１】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図であり、図２（ｂ）は周辺回路領域の一部のレイアウトパターンを示す平面図である。まず、図２（ａ）に示すメモリセル領域において、半導体基板としてのシリコン基板１に、図２（ａ）中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２（ａ）中Ｘ方向に所定間隔で複数本形成されている。これによって、図２（ａ）中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１２】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２（ａ）中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
また、図２（ｂ）に示す周辺回路領域において、メモリセル領域と同様にしてシリコン基板１に素子分離領域としてのＳＴＩ２２が形成されており、このＳＴＩ２２によって素子形成領域としての活性領域２３が分離形成されている。上記活性領域２３と直交する方向にゲート電極ＰＧ（周辺ゲート電極）が形成されている。ゲート電極ＰＧと活性領域２３とが交差する部分に周辺回路用のトランジスタが形成されている。このようなトランジスタは、周辺回路領域の他の部分にも形成されていて、高耐圧トランジスタや低耐圧トランジスタなど、メモリセル領域のメモリセルトランジスタＴｒｍを駆動するための種々のトランジスタとして形成されている。
【００１４】
図３（ａ）は、各メモリセルのワード線方向（ゲート幅方向）に沿う断面構造を模式的に示す図（図２（ａ）中のＡ−Ａ線に沿う断面図）であり、図３（ｂ）は、各メモリセルのビット線方向（ゲート長方向）に沿う断面構造を模式的に示す図（図２（ａ）中のＢ−Ｂ線に沿う断面図）である。この図３（ａ）、（ｂ）を参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。
【００１５】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図１中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ（shallow trench isolation））２として機能する。素子分離絶縁膜５は、素子分離溝４の内面に形成されたライナー酸化膜と、ライナー酸化膜上に形成された塗布型酸化膜とを有する。
【００１６】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧ（制御電極層）とを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域として機能する。
【００１７】
ゲート絶縁膜（トンネル絶縁膜）７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いる。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いる。
【００１８】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。ここで、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間には、空洞１１が設けられている。この空洞１１の図３中の上下方向の寸法は、例えば５ｎｍ以下に設定されている。尚、電極間絶縁膜９としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、即ち、いわゆるＯＮＯ積層構造の膜を用いる。
【００１９】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０を備える。この導電層（ワード線ＷＬ）１０は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極膜ＣＧを連結する。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）を用いる。尚、導電層１０すべてにシリサイド層（即ち、シリサイド層単体）を用いても良い。
【００２０】
また、図３（ｂ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１２によって互いに電気的に分離されている。この溝１２内にはメモリセル間絶縁膜１３が形成されている。このメモリセル間絶縁膜１３としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いる。
【００２１】
メモリセル間絶縁膜１３の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜を用いたライナー絶縁膜１４が形成されている。このライナー絶縁膜１４上には、例えばシリコン酸化膜を用いた層間絶縁膜１５が形成されている。ライナー絶縁膜１４は、シリコン酸化膜を用いた層間絶縁膜１５の形成時に酸化剤が制御ゲート電極膜ＣＧへ到達することを防ぎ、特に導電層１０のシリサイド層の酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜ＣＧ間はライナー絶縁膜１４を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００２２】
上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線ＷＬ及びシリコン基板１のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線ＷＬ（制御ゲート電極膜ＣＧ）に高電圧を印加すると共に、シリコン基板１のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬ（制御ゲート電極膜ＣＧ）に低電圧を印加すると共に、シリコン基板１のＰウェルに高電圧を印加する。
【００２３】
また、周辺回路領域のゲート電極構造について、図４（ａ）、（ｂ）を参照して説明する。尚、図４（ａ）は、図２（ｂ）中のＣ−Ｃ線に沿う断面図であり、図４（ｂ）は、図２（ｂ）中のＤ−Ｄ線に沿う断面図である。この図４（ａ）、（ｂ）に示すように、シリコン基板１の上部には、所定間隔でＳＴＩ（素子分離領域）２２が形成されており、このＳＴＩ２２により活性領域（素子形成領域）２３が分離されている。
【００２４】
ＳＴＩ２２は、メモリセル領域のＳＴＩ２の素子分離溝４の開口幅よりも大きい開口幅を有する素子分離溝２４と、この素子分離溝２４内に形成された素子分離絶縁膜２５とを備える。素子分離絶縁膜２５は、素子分離溝２４の内面の側部に形成されたライナー酸化膜と、ライナー酸化膜上に形成された塗布型酸化膜とを有する。
【００２５】
活性領域２３の上には、メモリセルトランジスタのゲート絶縁膜７よりも膜厚が厚い高耐圧トランジスタ用のゲート絶縁膜７が形成されている。ゲート絶縁膜７としては、例えばシリコン酸化膜を用いている。ゲート絶縁膜７の上には、メモリセルトランジスタと同様にして、ゲート電極ＰＧを構成する浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）と、電極間絶縁膜９と、制御ゲート電極膜ＣＧ（導電層１０）とが積層される。ここで、浮遊ゲート電極膜ＦＧの上面上に電極間絶縁膜９が直接形成されており、メモリセル領域のゲート電極ＭＧに形成された空洞１１は形成されていない。
【００２６】
また、電極間絶縁膜９には、開口部１６が形成されており、この開口部１６を介して制御ゲート電極膜ＣＧと浮遊ゲート電極膜ＦＧが導通している。更に、ゲート電極ＰＧは、電極分離用の溝１２によって互いに電気的に分離されている。この溝１２内にはメモリセル間絶縁膜１３が形成されている。メモリセル間絶縁膜１３の上面、制御ゲート電極膜ＣＧの側面および上面上には、例えばシリコン窒化膜を用いたライナー絶縁膜１４が形成されている。このライナー絶縁膜１４上には、例えばシリコン酸化膜を用いた層間絶縁膜１５が形成されている。
【００２７】
次に、上記構成の不揮発性半導体記憶装置の製造方法について、図５ないし図２１を参照して説明する。尚、図５、図７、図９、図１２、図１３、図１５、図１７、図１９、図２１は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図５（ａ）、図７（ａ）、図９（ａ）、図１２（ａ）、図１３（ａ）、図１５（ａ）、図１７（ａ）、図１９（ａ）、図２１（ａ）は図２（ａ）中のＡ−Ａ線に沿う断面図であり、図５（ｂ）、図７（ｂ）、図９（ｂ）、図１２（ｂ）、図１３（ｂ）、図１５（ｂ）、図１７（ｂ）、図１９（ｂ）、図２１（ｂ）は図２（ａ）中のＢ−Ｂ線に沿う断面図である。図６、図８、図１０、図１１、図１４、図１６、図１８、図２０は、不揮発性半導体記憶装置の周辺回路領域の製造方法を模式的に示す断面図であって、図２（ｂ）中のＣ−Ｃ線に沿う断面図である。
【００２８】
まず、図５および図６に示すように、不純物がドーピングされたシリコン基板１の上面にトンネル絶縁膜としてのゲート絶縁膜７を熱酸化法により形成する。尚、メモリセル領域のゲート絶縁膜７の膜厚は例えば６ｎｍ程度とし、周辺回路領域のゲート絶縁膜７の膜厚はメモリセル領域よりも厚くする。続いて、ゲート絶縁膜７の上にＣＶＤ（chemical vapor deposition）法によって浮遊ゲート電極膜ＦＧ（電荷蓄積層）となるリンドープ多結晶シリコン層８を例えば１００ｎｍ程度の厚さ形成する。
【００２９】
次いで、上記多結晶シリコン層８上に空洞１１を形成するための犠牲膜１７を例えば５ｎｍ以下の膜厚で形成する。この犠牲膜１７としては、酸化膜やシリコン膜に対して選択比が大きく取れる材質の膜であれば良く、例えばシリコン窒化膜を用いても良いし、金属などの膜であって加工が比較的容易であると共に選択比が大きく取れる膜例えばタングステンナイトライド（ＷＮ）膜を用いても良い。
【００３０】
続いて、ＣＶＤ法によってマスク膜としてのシリコン窒化膜１８を形成し、更に、ＣＶＤ法によってマスク膜としてのシリコン酸化膜１９を形成する。この後、シリコン酸化膜１９上に、フォトレジスト（図示しない）を塗布し、露光現像することにより上記フォトレジストをパターニングする。
【００３１】
次に、上記パターニングしたフォトレジストを耐エッチングマスク（第１のレジストマスク）にしてＲＩＥ（reactive ion etching）法によりシリコン酸化膜１９をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜１９をマスクにしてＲＩＥ法によりシリコン窒化膜１８をエッチングし、次いで、ＲＩＥ法により犠牲膜１７、多結晶シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７及びシリコン基板１をエッチングすることにより素子分離のための溝（素子分離溝）４、２４を形成する（図７、図８参照）。この場合、メモリセル領域の活性領域３の幅寸法及び素子分離溝４の幅寸法は、いずれも例えば５０ｎｍ程度である。
【００３２】
続いて、シリコン酸化膜１９上および素子分離溝４、２４内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜５、２５としてシリコン酸化膜を形成することによって素子分離溝４、２４を埋め込む。この後、ＣＭＰ(chemical mechanical polish)法によってシリコン窒化膜１８をストッパーにして平坦化を行うことにより、シリコン窒化膜１８上のシリコン酸化膜１９を除去し、素子分離溝４、２４内にシリコン酸化膜（素子分離絶縁膜）５、２５を残す。続いて、マスク材であるシリコン窒化膜１８を例えば化学薬液等でエッチングして除去（剥離）し、犠牲膜１７の上面を露出させる（図９及び図１０参照）。
【００３３】
次いで、周辺回路領域については、犠牲膜１７をエッチング除去し、多結晶シリコン層８の上面を露出させる（図１１参照）。この場合、メモリセル領域については、フォトレジスト等でマスクしておき、犠牲膜１７が除去されないようにする。
【００３４】
続いて、メモリセル領域について、シリコン酸化膜（素子分離絶縁膜）５の上側部分を例えば希フッ酸溶液によってエッチング除去する。このとき、多結晶シリコン層８の側面の上側部分が露出するまで素子分離絶縁膜５をエッチングし、露出させる側面の高さは、例えば５０ｎｍ程度とする。これによって、図１２に示すような構造を得る。この場合、周辺回路領域については、レジスト等でマスクしておき、素子分離絶縁膜５がエッチングされないようにする。
【００３５】
次に、図１３および図１４に示すように、電極間絶縁膜９を全面（即ち、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上部側面、並びに、浮遊ゲート電極膜ＦＧの上面）に形成する。この場合、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜（即ち、ＯＮＯ積層構造の膜）をこの順に積層形成する。続いて、周知の加工方法により、電極間絶縁膜９のうちの周辺回路領域の浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面上の部分と、メモリセル領域の選択ゲート電極ＳＧの浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）の上面上の部分（図示しない）とに、開口部１６（図４（ｂ）参照）を形成する。
【００３６】
この後、図１５および図１６に示すように、電極間絶縁膜９の上に、例えばＬＰ-ＣＶＤ法を用いて制御ゲート電極膜ＣＧとなるリンドープ多結晶シリコン層１０を例えば１００ｎｍ程度の厚さ形成する。次いで、多結晶シリコン層１０上に例えばＣＶＤ法によりＲＩＥのマスク膜としてのシリコン窒化膜２０とシリコン酸化膜２１とを積層形成する。
【００３７】
次に、ゲート加工を行って（電極分離用の溝１２を形成して）メモリセル領域のゲート電極ＭＧおよび周辺回路領域のゲート電極ＰＧなどを分離形成する。ここでは、シリコン酸化膜２１上に、前記第１のレジストマスクのパターンと直交するパターンを有する第２のレジストマスク（図示せず）を形成する。この後、第２のレジストマスクをマスクにしてＲＩＥ法によりシリコン酸化膜２１をエッチングする。エッチング後に、レジストを除去し、シリコン酸化膜２１をマスクとしてシリコン窒化膜２０をエッチングし、続いて、エッチングしたシリコン窒化膜２０をマスクとして、多結晶シリコン層（導電層）１０、電極間絶縁膜９、犠牲膜１７、多結晶シリコン層８及びゲート絶縁膜７を順次エッチングし、電極分離用の溝１２を形成し、メモリセル領域のゲート電極ＭＧおよび周辺回路領域のゲート電極ＰＧなどを分離形成する（図１７、図１８参照）。メモリセル領域のゲート電極ＭＧの幅寸法およびゲート電極ＭＧ間の間隔寸法は、いずれも例えば５０ｎｍ程度である。この後、多結晶シリコン層１０上に残っているシリコン窒化膜２０を剥離し、図１９、図２０に示す構成を得る。
【００３８】
次いで、溝１２の内面において、メモリセル領域の浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間にある犠牲膜１７が露出しているから、この犠牲膜１７をウエットエッチング等により除去して、空洞１１を形成する（図２１参照）。この場合、犠牲膜１７として例えばシリコン窒化膜を用いたときには、高温の燐酸により除去する。また、犠牲膜１７として例えばＷＮなどの金属を用いたときには、Ｈ２ＳＯ４＋Ｈ２Ｏ２の混合液（ＳＰＭ（Sulphuric acid and Hydrogen peroxide mixture）洗浄液）などにより除去する。
【００３９】
続いて、膜厚が例えば１０ｎｍ程度のゲート側壁膜（図示しない）を、熱酸化法およびＣＶＤ法により形成する。この後、イオン注入法と熱アニールによりソース／ドレイン領域となる不純物拡散層６（図３（ｂ）、図４（ｂ）参照）を形成する。次に、溝１２内にメモリセル間絶縁膜１３（図３（ｂ）、図４（ｂ）参照）を形成する。これにより、メモリセル領域の浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１が封じ込められる。この後、メモリセル間絶縁膜１３を平坦化し、落とし込む。更に、多結晶シリコン層１０の上部にニッケルシリサイド層を形成した後、図３および図４に示すように、ライナー絶縁膜１４と層間絶縁膜１５を形成する。この後、公知の技術を用いて配線等（図示しない）を形成する。
【００４０】
以上のようにして、シリコン基板（半導体基板上）１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成された浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧと、浮遊ゲート電極膜ＦＧ下のチャネル領域を挟む不純物拡散層６とを備えたＮＡＮＤ型フラッシュメモリ装置が得られる。
【００４１】
このようにして得られたＮＡＮＤ型フラッシュメモリ装置の各メモリセルトランジスタでは、シリコン基板１と制御ゲート電極膜ＣＧとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜７に印加され、ゲート絶縁膜７にトンネル電流が流れる。その結果、浮遊ゲート電極膜ＦＧの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。
【００４２】
このような構成の本実施形態によれば、メモリセルトランジスタの浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１を形成したので、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間の絶縁膜（電極間絶縁膜９＋空洞１１）の膜厚が厚くなることから、微細化に伴い浮遊ゲート電極膜ＦＧの先端部が尖った形状になったとしても、この尖った形状部分に発生する電界集中を緩和することができる。これにより、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間のリーク電流を低減できるので、メモリセルトランジスタの書き込み特性を向上させることができる。
【００４３】
ところで、周辺回路領域にキャパシタを形成して電極間絶縁膜９をキャパシタの容量として用いる場合、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１を形成して、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間の絶縁膜（電極間絶縁膜９＋空洞１１）の膜厚を厚くすると、Ｃ＝ε×（Ｓ／ｄ）  （但し、Ｃは容量、εは誘電率、Ｓは表面積、ｄは絶縁膜膜厚）で表される実効的な容量Ｃが減少してしまう。このため、キャパシタの容量として必要な容量を確保しようとすると、キャパシタの面積ひいてはＮＡＮＤ型フラッシュメモリ装置のチップの面積が増大してしまうおそれがあった。
【００４４】
これに対して、上記実施形態によれば、周辺回路領域においては、図４に示すように、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１を形成しない。よって、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間の絶縁膜（電極間絶縁膜９）の膜厚が厚くならない。このことから、周辺回路領域にキャパシタを形成して電極間絶縁膜９をキャパシタの容量として用いる場合、キャパシタひいてはＮＡＮＤ型フラッシュメモリ装置のチップの面積が増大することを抑制できる。
【００４５】
（第２実施形態）
図２２は、第２実施形態を示すものである。第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、周辺回路領域においても、図２２に示すように、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に、空洞２６を形成するように構成した。上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。
【００４６】
従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、周辺回路領域において、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞２６を形成するので、周辺回路領域の浮遊ゲート電極膜ＦＧの上面上に形成された犠牲膜１７を除去する工程（フォトリソグラフィおよびエッチング等の工程）を省略することができる。
【００４７】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記各実施形態では、メモリセル領域において、メモリセルトランジスタおよび選択ゲートトランジスタの浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１を形成したが、これに代えて、選択ゲートトランジスタの浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間には、空洞１１を形成しないように構成しても良い。
【００４８】
また、上記した各実施形態では、浮遊ゲート電極膜ＦＧの上面と電極間絶縁膜９との間に空洞１１を形成するために、浮遊ゲート電極膜ＦＧの上に犠牲膜１７（図５参照）を形成したが、これに代えて、犠牲膜としてシリコン窒化膜を用いる場合には、浮遊ゲート電極膜ＦＧの上に犠牲膜１７を形成することを止めて、浮遊ゲート電極膜ＦＧの上にマスク用のシリコン窒化膜１８およびシリコン酸化膜１９を積層形成し、素子分離溝４を形成した後、上記シリコン窒化膜１８を除去するときに、浮遊ゲート電極膜ＦＧの上面に犠牲膜として必要な膜厚のシリコン窒化膜１８を残すように構成しても良い。
【００４９】
また、上記各実施形態では、電極間絶縁膜９として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ積層構造の膜を用いたが、これに限られるものではなく、ＮＯＮＯＮ膜、ＮＯＮＯ膜またはＯＮＯＮ膜を用いても良い。また、電極間絶縁膜９として、シリコン酸化膜／高誘電率膜（シリコン窒化膜以外の高誘電率膜）／シリコン酸化膜の積層構造の膜、または、単層の高誘電率膜を用いても良い。この場合、高誘電率膜としては、ＨｆＯ２（酸化ハフニウム）、Ｔａ２Ｏ５（酸化タンタル）、Ａｌ２Ｏ３（酸化アルミニウム）、Ｌａ２Ｏ３（酸化ランタン）、ＺｒＯ２（酸化ジルコニウム）、ＺｒＡｌＸＯＹ（シリケイト）またはＨｆＡｌＸＯＹ（アルミネート）を用いることが好ましい。
【００５０】
以上のように、本実施形態の半導体装置によると、浮遊ゲート電極膜の上面と電極間絶縁膜との間に空洞を形成したので、浮遊ゲート電極膜ＦＧと制御ゲート電極膜ＣＧとの間のリーク電流を低減することができる。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１１は空洞、１７は犠牲膜、２２はＳＴＩ、２３は活性領域、２４は素子分離溝、２５は素子分離絶縁膜、２６は空洞である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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