(57)【要約】【課題】高速な電源電圧遷移機能と安定電源機能とを両立させる技術を提供する。【解決手段】複数の動作モードを有するロジック回路と、ロジック回路に供給する電源電圧を生成する電源回路と、電源回路とロジック回路とを接続する電源線と、電源線の電圧を制御するための電荷を保持する電荷制御ブロックとを具備する半導体集積回路を構成する。ここにおいて、電源回路は、ロジック回路を演算モードで動作させるための第１電源電圧（１Ｖ）と、ロジック回路をスリープモードで動作させるための第２電源電圧（０．５Ｖ）とを生成する。また、電荷制御ブロックは、キャパシタと、キャパシタの一端と電源線との間に設けられた第１スイッチと、キャパシタの他端に、第２電源電圧、または、第２電源電圧よりも低い第３電源電圧（０Ｖ）を供給する電圧供給部とを備える。【選択図】図１
2013157800.tif 000002
【特許請求の範囲】
【請求項１】
演算を実行するときの動作モードである演算モードと前記演算の実行を休止するときの動作モードであるスリープモードとを有するロジック回路と、
前記ロジック回路に供給する電源電圧を生成する電源回路と、
前記電源回路と前記ロジック回路とを接続する電源線と、
前記電源線の電圧を制御するための電荷を保持する電荷制御ブロックと
を具備し、
前記電源回路は、
前記ロジック回路を前記演算モードで動作させるための第１電源電圧と、
前記ロジック回路を前記スリープモードで動作させるための第２電源電圧と
を生成し、
前記電荷制御ブロックは、
キャパシタと、
前記キャパシタの一端と前記電源線との間に設けられた第１スイッチと、
前記キャパシタの他端に、前記第２電源電圧、または、前記第２電源電圧よりも低い第３電源電圧を供給する電圧供給部と
を備える
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記電源回路は、
前記第１電源電圧を生成する第１電源電圧生成回路と、
前記第２電源電圧を生成する第２電源電圧生成回路と、
前記第１電源電圧生成回路または前記第２電源電圧生成回路の一方と前記電源線との接続を制御する電源電圧切り換えスイッチと
を備え、
前記電圧供給部は、
前記第２電源電圧を供給する第２電源電圧供給ノードと、
前記第３電源電圧を供給する第３電源電圧供給ノードと、
前記キャパシタの前記他端に接続され、前記第２電源電圧供給ノードまたは前記第３電源電圧供給ノードの一方と前記他端との接続を制御する第２スイッチと
を備え、
前記キャパシタは、
前記電源線の電圧を安定させるデカップリング容量として機能するとともに、前記電源線を充電する電池として機能する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記第１スイッチは、
前記スリープモードのときに、前記電源線と前記キャパシタとを接続し、
前記第２スイッチは、
前記スリープモードのときに、前記第３電源電圧供給ノードと前記キャパシタとを接続し、
前記電源電圧切り換えスイッチは、
前記スリープモードのときに、前記電源線と前記第２電源電圧生成回路とを接続する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記スリープモードから前記演算モードに遷移するとき、
前記第１スイッチは、
前記電源線と前記キャパシタとの接続を遮断し、
前記第２スイッチは、
前記電源線と前記キャパシタとの接続が遮断された後に、前記第２電源電圧供給ノードと前記キャパシタとを接続し、
前記第１スイッチは、
前記第２電源電圧供給ノードと前記キャパシタとが接続された後に、前記電源線に前記第１電源電圧が供給されるタイミングに同期して前記電源線と前記キャパシタとを接続する
半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記第１スイッチは、
前記演算モードのときに、前記電源線と前記キャパシタとを接続し、
前記第２スイッチは、
前記演算モードのときに、前記第２電源電圧供給ノードと前記キャパシタとを接続し、
前記電源電圧切り換えスイッチは、
前記演算モードのときに、前記電源線と前記第１電源電圧生成回路とを接続する
半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記演算モードから前記スリープモードに遷移するとき、
前記第１スイッチは、
前記電源線と前記キャパシタとの接続を遮断し、
前記第２スイッチは、
前記電源線と前記キャパシタとの接続が遮断された後に、前記第３電源電圧供給ノードと前記キャパシタとを接続し、
前記第１スイッチは、
前記第３電源電圧供給ノードと前記キャパシタとが接続された後に、前記電源線に前記第２電源電圧が供給されるタイミングに同期して前記電源線と前記キャパシタとを接続する
半導体集積回路。
【請求項７】
請求項１から６の何れか一項に記載の半導体集積回路において、
前記キャパシタは複数の容量セルを含み、
前記第１スイッチは、
第１スイッチ制御信号に応答して、前記複数の容量セルの各々と前記電源線との接続を、前記複数の容量セルの各々に独立に制御する
半導体集積回路。
【請求項８】
複数の動作モードを有するロジック回路を具備する半導体集積回路の動作方法であって、
前記ロジック回路に供給する電源電圧を生成する電圧生成ステップと、
前記ロジック回路に前記電源電圧を供給する電圧供給ステップと、
前記電源線の電圧を制御する電圧制御ステップと
を具備し
前記電圧生成ステップは、
前記ロジック回路を演算モードで動作させるための第１電源電圧を生成するステップと、
前記ロジック回路をスリープモードで動作させるための第２電源電圧を生成するステップと
を備え、
前記電圧供給ステップは、
前記スリープモードのときに、前記電源線と前記第２電源電圧を供給するステップを備え、
前記電圧制御ステップは、
前記スリープモードのときに、
前記電源線と前記キャパシタの一端とを接続するステップと、
前記キャパシタの他端に前記第２電源電圧よりも低い第３電源電圧を供給するステップと
を備える
半導体集積回路の動作方法。
【請求項９】
請求項８に記載の半導体集積回路の動作方法において、
前記電圧制御ステップは、
前記スリープモードから前記演算モードに遷移するとき、
前記電源線と前記キャパシタとの接続を遮断するステップと、
前記電源線と前記キャパシタとの接続が遮断された後に、前記第２電源電圧を前記キャパシタの前記他端に供給するステップと、
前記第２電源電圧が前記キャパシタの前記他端に供給された後に、前記電源線に前記第１電源電圧が供給されるタイミングに同期して前記電源線と前記キャパシタとを接続するステップ
を含む
半導体集積回路の動作方法。
【請求項１０】
請求項９に記載の半導体集積回路の動作方法において、
前記電圧供給ステップは、
前記演算モードのときに、前記電源線に前記第１電源電圧を供給するステップを備え、
前記電圧制御ステップは、
前記演算モードのときに、
前記電源線と前記キャパシタとを接続するステップと、
前記第２電源電圧を前記キャパシタの前記他端に供給するステップと
を備える
半導体集積回路の動作方法。
【請求項１１】
請求項１０に記載の半導体集積回路の動作方法において、
前記電圧制御ステップは、
前記演算モードから前記スリープモードに遷移するとき、
前記電源線と前記キャパシタとの接続を遮断するステップと、
前記電源線と前記キャパシタとの接続が遮断された後に、前記第３電源電圧を前記キャパシタの前記他端に供給するステップと、
前記第３電源電圧が前記キャパシタの前記他端に供給された後に、前記電源線に前記第２電源電圧が供給されるタイミングに同期して前記電源線と前記キャパシタとを接続するステップと
を備える
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、およびその半導体集積回路の動作方法に関し、例えば、演算モードとスリープモードとを有するロジック回路を搭載した半導体集積回路、およびその半導体集積回路の動作方法に関する。
【背景技術】
【０００２】
半導体集積回路の低消費電力化を実現するために、ＤＶＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ）技術、又は、ＡＶＳ（Ａｄａｐｔｉｖｅ  Ｖｏｌｔａｇｅ  Ｓｃａｌｉｎｇ）技術を適用した半導体集積回路が普及してきている（例えば、特許文献１〜４参照）。
【０００３】
特許文献１には、電子機器による電力消費の低減のための電源制御装置回路に関する技術が記載されている。その電源制御装置回路は、制御装置、クロック生成回路、および電源回路を含んでいる。その制御装置は、パワーマネージメント・ソフトウェアによって管理された電源回路であり、クロック生成回路は、異なる２つの状態に応じて、電圧と周波数を設定している。
【０００４】
特許文献２には、低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路に関する技術が記載されている。その半導体集積回路は、第１のフリップフロップ、組み合わせ回路及び第２のフリップフロップとでクリティカル・パスを形成している。また、その組み合わせ回路の後段には、第１の遅延回路及び第３のフリップフロップが設けられている。同様に、その組み合わせ回路の後段には、第２の遅延回路及び第４のフリップフロップが設けられている。さらに、第２のフリップフロップの出力と第３のフリップフロップの出力とを比較する第１の比較回路と、第２のフリップフロップの出力と第４のフリップフロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、組み合わせ回路に供給される電源電圧を制御する制御回路とが備えられている。
【０００５】
特許文献３には、複数の電源電圧の安定化に関する技術が記載されている。特許文献４には、電源電圧の切り替えの際の遷移時間を短くすることができるパワー制御装置に関する技術が記載されている。そのパワー制御装置は、プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成装置とを備えている。また、そのプロセッサチップは、電源電圧生成装置によって生成した電源電圧のうちの一つを選択する電源電圧決定装置を備えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５７４５３７５号
【特許文献２】特開２００９−２００７３９号公報
【特許文献３】特開２０１１−１１９６０９号公報
【特許文献４】特開２００５−２５０７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のような半導体集積回路は、ロジック回路による高速な演算が実行される高速演算処理モード（例えば、電源電圧が１Ｖ）のときに多くの電力を必要とする。また、その半導体集積回路では、演算を実行しない場合に、ロジック回路に供給する電力を低減させることでスリープモード（例えば、電源電圧０．５Ｖ）に移行する。このような動作をすることで、低消費電力システムの半導体集積回路を実現している。また、二つのモードの遷移に要する時間が短時間である半導体集積回路が求められている。
【０００８】
したがって、（１）高速演算処理モードとスリープモードとを短時間で切り替える電源電圧遷移機能（例えば、スリープモードから高速演算モード）と、（２）ノイズに強い安定電源機能（特に、高速演算モード時）とが必要となっている。高速な電源電圧遷移機能と安定電源機能とは、相反する性能（高速遷移性（不安定性）と安定性）である。このような性能を両立させる回路機能およびそれを実現させるデバイスが必要とされていた。上記のような課題は、半導体集積回路技術の進歩に伴って生じた新規なものである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、演算を実行するときの動作モードである演算モードと演算の実行を休止するときの動作モードであるスリープモードとを有するロジック回路と、ロジック回路に供給する電源電圧を生成する電源回路と、電源回路とロジック回路とを接続する電源線と、電源線の電圧を制御するための電荷を保持する電荷制御ブロックとを具備する半導体集積回路を構成する。ここにおいて、電源回路は、ロジック回路を演算モードで動作させるための第１電源電圧（１Ｖ）と、ロジック回路をスリープモードで動作させるための第２電源電圧（０．５Ｖ）とを生成する。また、電荷制御ブロックは、キャパシタと、キャパシタの一端と電源線との間に設けられた第１スイッチと、キャパシタの他端に、第２電源電圧、または、第２電源電圧よりも低い第３電源電圧（０Ｖ）を供給する電圧供給部とを備える。
【００１０】
上記の半導体集積回路において、電源回路は、第１電源電圧を生成する第１電源電圧生成回路と、第２電源電圧を生成する第２電源電圧生成回路と、第１電源電圧生成回路または第２電源電圧生成回路の一方と電源線との接続を制御する電源電圧切り換えスイッチとを備える。また、電圧供給部は、第２電源電圧（０．５Ｖ）を供給する第２電源電圧供給ノードと、第３電源電圧（０Ｖ）を供給する第３電源電圧供給ノードと、キャパシタの他端に接続され、第２電源電圧供給ノードまたは第３電源電圧供給ノードの一方と他端との接続を制御する第２スイッチとを備える。ここで、キャパシタは、電源線の電圧を安定させるデカップリング容量として機能するとともに、電源線を充電する電池として機能する。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速な電源電圧遷移機能と安定電源機能とを両立させる技術を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施形態の半導体集積回路１の構成を例示するブロック図である。
【図２】図２は、本実施形態の半導体集積回路１の動作を例示するタイミングチャートである。
【図３Ａ】図３Ａは、半導体集積回路１の接続状態を例示するブロック図である。
【図３Ｂ】図３Ｂは、半導体集積回路１の接続状態を例示するブロック図である。
【図３Ｃ】図３Ｃは、半導体集積回路１の接続状態を例示するブロック図である。
【図３Ｄ】図３Ｄは、半導体集積回路１の接続状態を例示するブロック図である。
【図４】図４は、本実施形態の半導体集積回路１の動作を例示するタイミングチャートである。
【図５Ａ】図５Ａは、半導体集積回路１の接続状態を例示するブロック図である。
【図５Ｂ】図５Ｂは、半導体集積回路１の接続状態を例示するブロック図である。
【図５Ｃ】図５Ｃは、半導体集積回路１の接続状態を例示するブロック図である。
【図５Ｄ】図５Ｄは、半導体集積回路１の接続状態を例示するブロック図である。
【図６】図６は、キャパシタ部５の他の構成を例示する回路図である。
【図７】図７は、キャパシタ部５のデバイス構造を例示する断面図である。
【図８】図８は、キャパシタ部５のデバイス構造を例示する断面図である。
【図９】図９は、キャパシタ部５のデバイス構造を例示する断面図である。
【図１０】図１０は、キャパシタ部５のデバイス構造を例示する断面図である。
【図１１】図１１は、キャパシタ部５のデバイス構造を例示する断面図である。
【図１２】図１２は、キャパシタ部５のデバイス構造を例示する断面図である。
【図１３】図１３は、キャパシタ部５のデバイス構造を例示する断面図である。
【図１４】図１４は、半導体集積回路１の第２実施形態の構成を例示するブロック図である。
【図１５】図１５は、電荷制御ブロック第１領域４１と電荷制御ブロック第２領域４２を入れ替えた状態の電荷制御ブロック４の構成を例示するブロック図である。
【図１６】図１６は、高速演算モードでの半導体集積回路１の各回路の接続状態を例示するブロック図である。
【発明を実施するための形態】
【００１３】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１は、本実施形態の半導体集積回路１の構成を例示するブロック図である。本実施形態の半導体集積回路１は、ロジック回路２と、電源回路３と、電荷制御ブロック４とを含んでいる。ロジック回路２は、高速な演算処理の実行が可能な状態（以下、高速演算モードと記載する）と、演算処理を休止している状態（以下、スリープモードと記載する）との切り換えが可能な回路ブロックである。電源回路３は、ロジック回路２が高速演算モードで動作するために必要な電圧と、スリープモードで動作するために必要な電圧とを生成する。電荷制御ブロック４は、電源電圧安定化のためのデカップリング容量機能と電源電圧遷移時にチャージポンプ機能とを単一の回路ブロックで実現する電荷制御機能ブロックである。
【００１５】
なお、以下に述べる実施形態では、本実施形態の理解を容易にするために、ロジック回路２の動作モードが２つ（高速演算モード、スリープモード）である場合の半導体集積回路１の構成・動作が例示されている。この構成・動作は、本実施形態のロジック回路２における動作モードの数を制限するものではない。また、本実施形態のロジック回路２には、高速演算モードのときに電源電圧として１Ｖが供給され、スリープモードのときに電源電圧として０．５Ｖが供給される場合を例示する。これらの電圧は、本実施形態におけるロジック回路２の電圧を限定するものではない。
【００１６】
図１を参照すると、ロジック回路２は、複数のフリップフロップ１２と、複数の組み合わせ回路１３とを備えている。複数のフリップフロップ１２の各々は、電源電圧を供給する電源線８に接続されている。また、複数のフリップフロップ１２の各々は、接地電圧を供給する接地線９に接続されている。また、各フリップフロップ１２には、クロック信号供給線１１を介してクロック信号が供給されている。同様に、複数の組み合わせ回路１３の各々は、電源電圧を供給する電源線８に接続されている。また、複数の組み合わせ回路１３の各々は、接地電圧を供給する接地線９に接続されている。
【００１７】
その電源線８は、電源回路３に接続されている。上述したように、本実施形態の電源回路３は、ロジック回路２が高速演算モードで動作するために必要な電圧と、スリープモードで動作するために必要な電圧とを生成する。図１に示されているように、電源回路３は、第１電源電圧生成回路２１と、第２電源電圧生成回路２２と電源電圧切り換えスイッチ２３とを備えている。第１電源電圧生成回路２１は、ロジック回路２が高速演算モードで動作するために必要な電圧（１Ｖ）を生成する。第２電源電圧生成回路２２は、ロジック回路２がスリープモードで動作するために必要な電圧（０．５Ｖ）を生成する。電源電圧切り換えスイッチ２３は、電源電圧切り換えスイッチ制御信号Ｃ３に応答して、電源線８と第１電源電圧生成回路２１との接続、または、電源線８と第２電源電圧生成回路２２との接続を切り替える。電源電圧切り換えスイッチ２３は、ロジック回路２が高速演算モードのときに電源線８と第１電源電圧生成回路２１とを接続し、ロジック回路２がスリープモードのときに電源線８と第２電源電圧生成回路２２とを接続する。
【００１８】
また、電源線８は、電荷制御ブロック４に接続されている。上述したように、本実施形態の電荷制御ブロック４は、電源電圧安定化のためのデカップリング容量機能と電源電圧遷移時にチャージポンプ機能とを単一の回路ブロックで実現する。換言すると、電荷制御ブロック４は、電源電圧の遷移を加速するチャージポンプ機能と電源電圧を安定化させるデカップリング機能とを有する電荷制御機能（アダプティブチャージタンク：ＡＣＴ）として構成されている。
【００１９】
電荷制御ブロック４は、少なくとも一つのキャパシタ部５と、そのキャパシタ部５と電源線８との接続を制御する電荷制御用の第１スイッチ６と、電圧供給部７とを備えている。なお、図１の電荷制御ブロック４は、４つのキャパシタ部５と、そのキャパシタ部５に一対一に設けられた電荷制御用の第１スイッチ６とを備えている。この構成は、本実施形態の理解を容易にするためのものであり、電荷制御ブロック４に設けられるキャパシタ部５や電荷制御用の第１スイッチ６の数を限定するものではない。
【００２０】
キャパシタ部５は、微小ＭＩＭキャパシタ素子によって構成されている。また電荷制御用の第１スイッチ６は、高速ＭＯＳスイッチ素子によって構成されている。その電荷制御用の第１スイッチ６は、図示されていない高速ＭＯＳスイッチの制御機能部（ワードドライバー）から供給される第１スイッチ制御信号Ｃ１に応答して、各電荷制御用の第１スイッチ６が独立に開閉する。
【００２１】
電圧供給部７は、第２電源電圧供給ノード２４と、第３電源電圧供給ノード２５と、電荷制御用の第２スイッチ２６とを備えている。第２電源電圧供給ノード２４は、ロジック回路２がスリープモードで動作するために必要な電圧（０．５Ｖ）を供給する。第３電源電圧供給ノード２５は、接地電圧（０Ｖ）を供給する。電荷制御用の第２スイッチ２６は、第２スイッチ制御信号Ｃ２に応答して、キャパシタ部５の一端（ノード２７）と第２電源電圧供給ノード２４との接続、または、そのキャパシタ部５の一端（ノード２７）と第３電源電圧供給ノード２５との接続を切り替える。
【００２２】
以下に、本実施形態に半導体集積回路１の動作について説明を行なう。図２は、本実施形態の半導体集積回路１の動作を例示するタイミングチャートである。図２のタイミングチャートは、ロジック回路２が高速演算モードからスリープモードに遷移するときの動作を例示している。また、図３Ａ〜図３Ｄには、ロジック回路２が高速演算モードからスリープモードに遷移するときの回路の接続状態が例示されている。なお、図３Ａ〜図３Ｄにおいて、電圧供給部７の第２電源電圧供給ノード２４は、電源回路３の第２電源電圧生成回路２２に接続されている。そのため、第２電源電圧供給ノード２４は、第２電源電圧生成回路２２から０．５Ｖの電圧を受けとることが可能となっている。
【００２３】
ここにおいて、本実施形態の電荷制御用の第１スイッチ６は、第１スイッチ制御信号Ｃ１がＨｉｇｈレベルのとき、ＯＮ（スイッチを閉じる）状態となり、Ｌｏｗレベルのとき、ＯＦＦ（スイッチを開く）状態となる。また、電荷制御用の第２スイッチ２６は、第２スイッチ制御信号Ｃ２がＨｉｇｈレベルのときに第２電源電圧供給ノード２４とキャパシタ部５の一端（ノード２７）とを接続し、Ｌｏｗレベルのときに第３電源電圧供給ノード２５とキャパシタ部５の一端（ノード２７）とを接続する。さらに、電源電圧切り換えスイッチ２３は、電源電圧切り換えスイッチ制御信号Ｃ３がＨｉｇｈレベルのとき、第１電源電圧生成回路２１と電源線８とを接続し、Ｌｏｗレベルのとき、第１電源電圧生成回路２１と電源線８とを接続する。
【００２４】
ここで、図２を参照すると、時刻ｔ１１よりも前の期間（第１期間Ｔ１）では、第１スイッチ制御信号Ｃ１、第２スイッチ制御信号Ｃ２、および電源電圧切り換えスイッチ制御信号Ｃ３が全てＨｉｇｈレベルである。これによって、ロジック回路２の高速演算モードでの動作が可能となる。図３Ａは、第１期間Ｔ１での半導体集積回路１の各回路の接続状態を例示するブロック図である。なお、上述したように、複数の電荷制御用の第１スイッチ６の各々の開閉が独立に制御されることで、電荷制御ブロック４の総容量を可変的にすることができる。以下の実施形態では、未使用容量領域３１の電荷制御用の第１スイッチ６を常時ＯＦＦにする場合を例示して、半導体集積回路１の動作の説明を行なう。
【００２５】
図３Ａを参照すると、第１期間Ｔ１での半導体集積回路１において、電荷制御ブロック４の電荷制御用の第１スイッチ６は、Ｈｉｇｈレベルの第１スイッチ制御信号Ｃ１に応答して、キャパシタ部５と電源線８とを接続する。また、電荷制御用の第２スイッチ２６は、Ｈｉｇｈレベルの第２スイッチ制御信号Ｃ２に応答して、第２電源電圧供給ノード２４とキャパシタ部５の一端（ノード２７）とを接続する。さらに、電源電圧切り換えスイッチ２３は、Ｈｉｇｈレベルの第１スイッチ制御信号Ｃ１に応答して、第１電源電圧生成回路２１と電源線８とを接続する。
【００２６】
これによって、電源線８には電源回路３から１Ｖの電源電圧が供給される。その１Ｖの電圧は、電荷制御用の第１スイッチ６を介してキャパシタ部５の片側の電極にも加わる。また、キャパシタ部５のもう一方（ノード２７）が第２電源電圧供給ノード２４に接続された状態となっている。このとき、キャパシタ部５はデカップリング容量として機能する。
【００２７】
図２に戻り、時刻ｔ１１において、第１スイッチ制御信号Ｃ１がＨｉｇｈレベルからＬｏｗレベルに遷移する。図３Ｂは、時刻ｔ１１よりも後の期間（第２期間Ｔ２）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第２期間Ｔ２において、Ｌｏｗレベルの第１スイッチ制御信号Ｃ１に応答して、電荷制御用の第１スイッチ６がＯＦＦ状態になる。図３Ｂに示されているように、電荷制御用の第１スイッチ６が開くことによって、電荷制御用の第１スイッチ６側のキャパシタ部５の電極は１Ｖの電圧を維持する。
【００２８】
図２に戻り、時刻ｔ１２において、第２スイッチ制御信号Ｃ２がＨｉｇｈレベルからＬｏｗレベルに遷移する。図３Ｃは、時刻ｔ１２よりも後の期間（第３期間Ｔ３）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第３期間Ｔ３において、Ｌｏｗレベルの第２スイッチ制御信号Ｃ２に応答して、キャパシタ部５の一端（ノード２７）に、０Ｖが印加される。キャパシタ部５の電極（ノード２７）を０Ｖに落とすことで、電荷制御用の第１スイッチ６側の電極は、チャージポンプ機能により０．５Ｖに降圧される。これにより、ロジック回路２が高速演算モード（１Ｖ動作）のときに、予め電荷制御ブロック４に０．５Ｖ電圧端子を準備させておくことが可能となる。その後、ロジック回路２をスリープモードに以降する場合、電源線８の電圧を０．５Ｖに切り替えると同時に、電荷制御ブロック４の電荷制御用の第１スイッチ６をオン状態にする。
【００２９】
図２に戻り、時刻ｔ１３において、電源電圧切り換えスイッチ制御信号Ｃ３がＨｉｇｈレベルからＬｏｗレベルに遷移する。このとき、電源電圧切り換えスイッチ制御信号Ｃ３の遷移と同時（もしくは、一瞬後）に、第１スイッチ制御信号Ｃ１がＬｏｗレベルからＨｉｇｈレベルに遷移する。図３Ｄは、時刻ｔ１３よりも後の期間（第４期間Ｔ４）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第４期間Ｔ４において、Ｌｏｗレベルの電源電圧切り換えスイッチ制御信号Ｃ３に応答して、電源電圧切り換えスイッチ２３は、電源線８と第２電源電圧生成回路２２とを接続する。また、電荷制御用の第１スイッチ６は、Ｈｉｇｎレベルの第１スイッチ制御信号Ｃ１に応答してキャパシタ部５と電源線８とを接続する。
【００３０】
このとき、時定数の大きい電源回路３からの電圧遷移時間と比較して、ロジック回路２の近傍に設置された電荷制御ブロック４では、チャージポンプの負荷（時定数を）を小さくできる。そのため、チャージポンプによって電圧遷移を加速することができる。その後、電荷制御ブロック４のキャパシタ部５はデカップリング容量として機能する。
【００３１】
図４は、ロジック回路２がスリープモードから高速演算モードに遷移するときの動作を例示するタイミングチャートである。また、図５Ａ〜図５Ｄには、ロジック回路２がスリープモードから高速演算モードに遷移するときの回路の接続状態が例示されている。図４を参照すると、時刻ｔ２１よりも前の期間（第５期間Ｔ５）では、第１スイッチ制御信号Ｃ１がＨｉｇｈレベルである。また、第２スイッチ制御信号Ｃ２、および電源電圧切り換えスイッチ制御信号Ｃ３がＬｏｗレベルである。
【００３２】
これによって、ロジック回路２のスリープモードでの動作が可能となる。図５Ａは、第５期間Ｔ５での半導体集積回路１の各回路の接続状態を例示するブロック図である。第４期間Ｔ４において、Ｌｏｗレベルの電源電圧切り換えスイッチ制御信号Ｃ３に応答して、電源電圧切り換えスイッチ２３は、電源線８と第２電源電圧生成回路２２とを接続する。また、電荷制御用の第１スイッチ６は、Ｈｉｇｎレベルの第１スイッチ制御信号Ｃ１に応答して、キャパシタ部５と電源線８とを接続する。さらに、電荷制御用の第２スイッチ２６は、Ｌｏｗレベルの第２スイッチ制御信号Ｃ２に応答して、第３電源電圧供給ノード２５とキャパシタ部５の一端（ノード２７）とを接続する。
【００３３】
図５Ａに示されているように、電源線８には電源回路３から０．５Ｖの電源電圧が供給される。０．５Ｖの電圧は、電荷制御ブロック４の電荷制御用の第１スイッチ６を介してキャパシタ部５の片側の電極にも加わる。また、キャパシタ部５のもう一方の電極（ノード２７）が第３電源電圧供給ノード２５（０Ｖ電源）に接続された状態となっている。このとき電荷制御ブロック４のキャパシタ部５は、デカップリング容量として機能する。
【００３４】
図４に戻り、時刻ｔ２１において、第１スイッチ制御信号Ｃ１がＨｉｇｈレベルからＬｏｗレベルに遷移する。図５Ｂは、時刻ｔ２１よりも後の期間（第６期間Ｔ６）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第６期間Ｔ６において、Ｌｏｗレベルの第１スイッチ制御信号Ｃ１に応答して、電荷制御用の第１スイッチ６がＯＦＦ状態になる。図５Ｂに示されているように、電荷制御用の第１スイッチ６が開くことによって、電荷制御用の第１スイッチ６側のキャパシタ部５の電極は０．５Ｖの電圧を維持する。
【００３５】
図４に戻り、時刻ｔ２２において、第２スイッチ制御信号Ｃ２がＬｏｗレベルからＨｉｇｈレベルに遷移する。図５Ｃは、時刻ｔ２２よりも後の期間（第７期間Ｔ７）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第７期間Ｔ７において、Ｈｉｇｈレベルの第２スイッチ制御信号Ｃ２に応答して、キャパシタ部５の一端（ノード２７）に、０．５Ｖが印加される。キャパシタ部５の電極（ノード２７）を０Ｖから０．５Ｖに切り替えることで、キャパシタ部５の電荷制御用の第１スイッチ６側の電極は、チャージポンプ機能により１．０Ｖに昇圧される。
【００３６】
これにより、ロジック回路２がスリープモード（０．５Ｖ動作）のときに、予め電荷制御ブロック４に高速演算モードに必要な１Ｖ電圧端子を準備させておくことが可能となる。その後、ロジック回路２を高速演算モードに以降する場合、電源線８の電圧を１Ｖに切り替えると同時に、電荷制御ブロック４の電荷制御用の第１スイッチ６をオン状態にする。
【００３７】
図４に戻り、時刻ｔ２３において、電源電圧切り換えスイッチ制御信号Ｃ３がＬｏｗレベルからＨｉｇｈレベルに遷移する。このとき、電源電圧切り換えスイッチ制御信号Ｃ３の遷移と同時（もしくは、一瞬後）に、第１スイッチ制御信号Ｃ１がＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００３８】
図５Ｄは、時刻ｔ２３よりも後の期間（第８期間Ｔ８）における半導体集積回路１の各回路の接続状態を例示するブロック図である。第８期間Ｔ８において、Ｈｉｇｈレベルの電源電圧切り換えスイッチ制御信号Ｃ３に応答して、電源電圧切り換えスイッチ２３は、電源線８と第１電源電圧生成回路２１とを接続する。また、電荷制御用の第１スイッチ６は、Ｈｉｇｎレベルの第１スイッチ制御信号Ｃ１に応答してキャパシタ部５と電源線８とを接続する。
【００３９】
このとき、ロジック回路２が高速演算モードからスリープモードに遷移するときの動作と同様に、電源電圧と比較して、チャージポンプの負荷（時定数を）を小さくできる。そのため、チャージポンプによって電圧遷移を加速することができる。その後、電荷制御ブロック４のキャパシタ部５はデカップリング容量として機能する。
【００４０】
なお、上述の実施形態のキャパシタ部５において、電荷制御用の第１スイッチ６と反対側の電極（ノード２７）をグランド（０Ｖ）から０．５Ｖに切り替える場合を例示した。そのノード２７を、例えば、１．０Ｖに切り替えれば、キャパシタ部５の電荷制御用の第１スイッチ６側の電極を１．５Ｖの電圧にすることができる。この場合、より早く電源線８の昇圧が可能となる。キャパシタ部５の電荷制御用の第１スイッチ６側の電極の電圧は、電源電圧変化に供される遷移時間、電荷制御ブロック４のキャパシタ部５の容量（総容量）、ロジック回路２に接続される電源線８の電圧遷移時定数（寄生容量・寄生抵抗の積）により決めることができる。
【００４１】
また、上述したように、電荷制御ブロック４は、ＭＩＭキャパシタ素子で構成されたキャパシタ部５と、ＭＯＳスイッチ素子で構成された電荷制御用の第１スイッチ６とを備えている。そのキャパシタ部５を、微小容量セルが複数配列された構成にすることもできる。図６は、本実施形態の半導体集積回路１において、電荷制御ブロック４のキャパシタ部５の他の構成を例示する回路図である。図６に示されている電荷制御ブロック４は、他の構成のキャパシタ部５を備えている。他の構成のキャパシタ部５は電荷制御ブロック４に複数配置されている。その複数のキャパシタ部５の各々は、さらに、任意の数の微小キャパシタ素子を接続した合成容量として構成されている。任意の数の微小キャパシタ素子を有するキャパシタ部５が、スイッチの開閉によって制御されることで、電荷制御ブロック４の容量を任意に設定することができる。
【００４２】
たとえば、一般的に、ロジック回路２の電源電圧の遷移幅は、製品によってことなっていることが多い。本実施形態の電荷制御ブロック４は、可変的に容量を変えることができ、その容量の変更は、電荷制御用の第１スイッチ６の状態を制御するだけである。そのため、仕様のことなる様々なロジック回路２に対して適用可能となる。
【００４３】
また、上述の実施形態では、電荷制御ブロック４の電荷制御用の第１スイッチ６の全てを同時にロジック回路２側の電源線８に接続する動作を便宜的に例示した。上述の動作に制限されることなく、例えば、同時スイッチングによる電源ノイズを抑制したい場合には、各電荷制御用の第１スイッチ６を一定時間間隔で順次接続または切断させることもできる。
【００４４】
以下に、本実施形態のキャパシタ部５の構造について説明を行なう。図７は、電荷制御ブロック４のキャパシタ部５のデバイス構造を例示する断面図である。図７に示されているように、半導体集積回路１は複数の配線を有する多層配線層を含んでいる。キャパシタ部５は、その多層配線層に設けられたＭＩＭシリンダーキャパシタによって構成されている。そのＭＩＭシリンダーキャパシタは、少なくとも２つの配線層を通って、容量素子を構成している。図７に示されているキャパシタ部５は、並列に配置された２つのＭＩＭシリンダーキャパシタを含んでいる。
【００４５】
そのキャパシタ部５は、上部電極と、下部電極と、容量膜とを備えている。そのキャパシタ部５の下部電極は、コンタクトを介してＭＯＳトランジスタのゲート電極と同じ材料であるポリシリコンに接続されている。そのポリシリコンは、素子分離上に設けられている。そのキャパシタ部５の下部電極は、ＭＯＳスイッチ（ＭＯＳＦＥＴ）を介してロジック回路２（図示されず）の電源線８（図示されず）に接続される。ＭＩＭシリンダーキャパシタの上部電極である容量プレート電極には、図示されていない電荷制御用の第２スイッチ２６を介して０．５Ｖあるいは０Ｖが印加される。図７に示されているキャパシタ部５は、下部電極がシリコン基板に電気的に接続されていないため、拡散層リークを抑制することができる。
【００４６】
図８は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図８に示されているように、そのキャパシタ部５は、共通接続領域３２を含んでいる。その共通接続領域３２は、隣り合う２つのＭＩＭシリンダーキャパシタの下部電極同士を共通に接続している。この構造によって、電極面積が大きくなり、容量密度の高いキャパシタ部５を構成することができる。
【００４７】
図９は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図９に示されているように、そのキャパシタ部５の下部電極は、コンタクトを介してシリコン基板に接続されている。この構造によって、キャパシタ部５を簡素化することが可能となる。
【００４８】
図１０は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図１０にっ示されているように、そのキャパシタ部５は、ビット線を含む配線層に設けられている。そのビット線がロジック回路２の電源線８に接続されるとき、キャパシタ部５は、ＭＯＳスイッチ（ＭＯＳＦＥＴ）を介してビット線に接続されてもよい。また、その場合、ＭＯＳスイッチはワード線ドライバ（図示されず）によってオン・オフが制御されることが好ましい。
【００４９】
図１１は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図１１に例示される半導体集積回路１は、ロジック部と、ＤＲＡＭ部と、ＭＩＮ部とを備えている。図１１に示されるように、キャパシタ部５の、一部はＤＲＡＭ部に設けられている。また、ＭＩＭ部に設けられたキャパシタ部５は、ポリシリコンを介して並列に接続された複数のＭＩＭシリンダーキャパシタによって構成されている。
【００５０】
図１２は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図１２に例示される半導体集積回路１は、図１１と同様に、ロジック部と、ＤＲＡＭ部と、ＭＩＮ部とを備えている。図１２に示されるように、キャパシタ部５の、一部はＤＲＡＭ部に設けられている。また、ＭＩＭ部に設けられたキャパシタ部５は、ビット線を介して並列に接続された複数のＭＩＭシリンダーキャパシタによって構成されている。
【００５１】
図１３は、キャパシタ部５のデバイス構造の他の構成を例示する断面図である。図１３に例示される半導体集積回路１は、図１１または図１２と同様に、ロジック部と、ＤＲＡＭ部と、ＭＩＮ部とを備えている。図１３に示されるように、キャパシタ部５の、一部はＤＲＡＭ部に設けられている。また、ＭＩＭ部に設けられたキャパシタ部５は、ビット線を介して並列に接続された複数のＭＩＭシリンダーキャパシタと、ポリシリコンに接続されたＭＩＭシリンダーキャパシタによって構成されている。
【００５２】
［第２実施形態］
以下に、本願の第２実施形態について説明を行なう。第２実施形態の半導体集積回路１は、ロジック回路２の電源電圧が１．０Ｖ（高速動作）と、０．５Ｖ（スリープ）の２つの場合に対し、電荷制御ブロック４の一部がデカップリング容量として機能し、別の一部が遷移電圧の供給端子として機能する。なお、以下では、本実施形態の理解を容易にするために、０．５Ｖのスリープモードで動作しているロジック回路２を、高速モード（１．０Ｖ）に昇圧する場合について詳細に説明する。
【００５３】
図１４は、本願の半導体集積回路１の第２実施形態の構成を例示するブロック図である。第２実施形態の半導体集積回路１において、電荷制御ブロック４は、電荷制御ブロック第１領域４１と電荷制御ブロック第２領域４２とを備えている。また、電荷制御ブロック４の電圧供給部７は、第２電源電圧供給ノード２４と、第３電源電圧供給ノード２５と、第１領域側スイッチ４３と、第２領域側スイッチ４４とを備えている。
【００５４】
電荷制御ブロック第１領域４１は、電荷制御ブロック４内の複数のキャパシタ部５を２つに分けたグループのうちの一方を含んでいる。電荷制御ブロック第１領域４１に設けられた電荷制御用の第１スイッチ６は、第１領域側第１スイッチ制御信号Ｃ５に応答して、開閉する。電荷制御ブロック第２領域４２は、複数のキャパシタ部５を２つに分けた残りをグループとして含んでいる。電荷制御ブロック第２領域４２に設けられた電荷制御用の第１スイッチ６は、第１領域側第１スイッチ制御信号Ｃ５に応答して、開閉する。
【００５５】
電圧供給部７の第１領域側スイッチ４３は、第２スイッチ制御信号Ｃ４に応答して、電荷制御ブロック第１領域４１を第２電源電圧供給ノード２４、または第３電源電圧供給ノード２５の一方に接続する。第２領域側スイッチ４４は、その第２スイッチ制御信号Ｃ４に応答して、電荷制御ブロック第２領域４２を第２電源電圧供給ノード２４、または第３電源電圧供給ノード２５の一方に接続する。
【００５６】
図１４に示されているロジック回路２は、スリープモードで動作している。第２実施形態の半導体集積回路１おいて、ロジック回路２は、スリープモードで動作しているとき、電源回路３から供給される０．５Ｖの電源を電源線８を介して受け取る。
【００５７】
図１４に示されているように、このとき、電荷制御ブロック４の電荷制御ブロック第１領域４１のキャパシタ部５は、電荷制御用の第１スイッチ６を介して電源線８に接続されている。また、電荷制御ブロック第１領域４１のキャパシタ部５の電荷制御用の第１スイッチ６と反対側の電極は、第１領域側スイッチ４３を介して第３電源電圧供給ノード２５に接続されている。すなわち、電荷制御ブロック第１領域４１のキャパシタ部５は、電源線８（０．５Ｖ電源配線）に対してデカップリング容量として作用している。
【００５８】
一方、電荷制御ブロック第２領域４２のキャパシタ部５に接続されている電荷制御用の第１スイッチ６は、オープン状態となっている。また、電荷制御ブロック第２領域４２がチャージポンプとして機能するように動作したことで、キャパシタ部５の電荷制御用の第１スイッチ６側の電極は１Ｖの電圧を維持し、反対側の電極は０．５Ｖとなっている。電荷制御ブロック第２領域４２は、この状態で、１Ｖ電源端子のスタンバイモードとなっている。
【００５９】
電荷制御ブロック第２領域４２が、１Ｖ電源端子のスタンバイモードを長く保持していると、リーク電流により、電荷制御ブロック第２領域４２のキャパシタ部５の電荷制御用の第１スイッチ６側の端子電圧が１．０以下となる。そこで、電荷制御ブロック４は、一定時間経過後、高速ＭＯＳスイッチとＡＣＴ電源スイッチを切り替える。図１５は、図１４での電荷制御ブロック第１領域４１の機能と電荷制御ブロック第２領域４２の機能を入れ替えた状態の電荷制御ブロック４の構成を例示するブロック図である。
【００６０】
図１５に示されているように、電荷制御ブロック第１領域４１の電荷制御用の第１スイッチ６は、第１領域側第１スイッチ制御信号Ｃ５に応答して、キャパシタ部５と電源線８との接続を遮断する。第１領域側スイッチ４３は、第２スイッチ制御信号Ｃ４に応答して電荷制御ブロック第１領域４１と第２電源電圧供給ノード２４とを接続する。これによって、電荷制御ブロック第１領域４１がチャージポンプとして機能するように動作したことで、キャパシタ部５の電荷制御用の第１スイッチ６側の電極は１Ｖの電圧を維持する。
【００６１】
また、電荷制御ブロック第２領域４２の電荷制御用の第１スイッチ６は、第２領域側第１スイッチ制御信号Ｃ６に応答してキャパシタ部５と電源線８とを接続する。第２領域側スイッチ４４は、第２スイッチ制御信号Ｃ４に応答して、電荷制御ブロック第２領域４２と第３電源電圧供給ノード２５とを接続する。これによって、電荷制御ブロック第１領域４１を１Ｖ電源端子のスタンバイモードにし、電荷制御ブロック第２領域４２を０．５Ｖのデカップリング容量モードとすることができる。この動作によって、電荷制御ブロック第２領域４２のキャパシタ部５には、リーク電流で失われた電荷が補充される。
【００６２】
このように、第２実施形態の半導体集積回路１における電荷制御ブロック４は、デカップリング容量モードと遷移電圧（１Ｖ）のスタンバイモードとを交互に切り替えることが可能である。電荷制御ブロック４は、常にデカップリング容量モードと遷移電圧（１Ｖ）のスタンバイモードを同時に機能させることができる。
【００６３】
ここで、電荷制御ブロック第１領域４１が遷移電圧（１Ｖ）のスタンバイモードのときに、ロジック回路２がスリープモード（０．５Ｖ）で稼動した後、高速演算モード（１．０Ｖ）に遷移する場合を例に説明する。図１６は、高速演算モードでの半導体集積回路１の各回路の接続状態を例示するブロック図である。図１６に示されているように、電源電圧切り換えスイッチ２３は、電源電圧切り換えスイッチ制御信号Ｃ３に応答して、電源線８と第２電源電圧生成回路２２とを接続する。電荷制御ブロック第１領域４１の電荷制御用の第１スイッチ６は、第１領域側第１スイッチ制御信号Ｃ５に応答して遷移電圧（１Ｖ）スタンバイモードにある複数のキャパシタ部５と電源線８とを接続する。このとき、電荷制御ブロック第１領域４１の電荷制御用の第１スイッチ６は、電源電圧切り換えスイッチ２３の遷移と同時（もしくは、一瞬後）に、電荷制御ブロック第１領域４１のキャパシタ部５を電荷制御用の第１スイッチ６を介してロジック回路の電源配線に接続する。
【００６４】
第２実施形態の電荷制御ブロック４を構成するキャパシタ部５と電荷制御用の第１スイッチ６とを、例えばマトリックス状に配置し、その電荷制御ブロック４の一部がデカップリング容量モードのときに、残りの一部が遷移電圧スタンバイモードになるように構成する。そして、それらを動的に切り替えることで、電荷制御ブロック４としては見かけ上、常にデカップリング容量モードと遷移電圧スタンバイモードとが常に共存している状態とさせることが可能となる。これにより、リーク電流による遷移電圧スタンバイモードの電圧低下といった課題も解決でき、ロジック回路の電源安定性と高速電源遷移との共存が可能となる。
【００６５】
なお、ロジック回路が高速モード（１．０Ｖ）からスリープモード（０．５Ｖ）へ遷移させる場合にも同様な操作を施すことで安定かつ速やかにロジック回路の電源電圧遷移が可能となる。また、ここでは遷移電源電圧を０．５Ｖと１．０Ｖと規定して説明を行ったが、遷移電源電圧はこの組合せに限るものではない。また、２つ以上の遷移電圧、例えば、１．２Ｖ、１．０Ｖと０．５Ｖ、に対しても同様に手法により各遷移電圧に対する遷移電圧スタンバイモードとデカップリング容量モードとの共存を可能とさせることができる。
【００６６】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【符号の説明】
【００６７】
１…半導体集積回路
２…ロジック回路
３…電源回路
４…電荷制御ブロック
５…キャパシタ部
６…電荷制御用の第１スイッチ
７…電圧供給部
８…電源線
９…接地線
１１…クロック信号供給線
１２…フリップフロップ
１３…組み合わせ回路
２１…第１電源電圧生成回路
２２…第２電源電圧生成回路
２３…電源電圧切り換えスイッチ
２４…第２電源電圧供給ノード
２５…第３電源電圧供給ノード
２６…電荷制御用の第２スイッチ
２７…ノード
３１…未使用容量領域
３２…共通接続領域
４１…電荷制御ブロック第１領域
４２…電荷制御ブロック第２領域
４３…第１領域側スイッチ
４４…第２領域側スイッチ
Ｃ１…第１スイッチ制御信号
Ｃ２…第２スイッチ制御信号
Ｃ３…電源電圧切り換えスイッチ制御信号
Ｃ４…第２スイッチ制御信号
Ｃ５…第１領域側第１スイッチ制御信号
Ｃ６…第２領域側第１スイッチ制御信号
ｔ１１…時刻
ｔ１２…時刻
ｔ１３…時刻
ｔ２１…時刻
ｔ２２…時刻
ｔ２３…時刻
Ｔ１…第１期間
Ｔ２…第２期間
Ｔ３…第３期間
Ｔ４…第４期間
Ｔ５…第５期間
Ｔ６…第６期間
Ｔ７…第７期間
Ｔ８…第８期間
【図１】
2013157800.tif 000003
【図２】
2013157800.tif 000004
【図３Ａ】
2013157800.tif 000005
【図３Ｂ】
2013157800.tif 000006
【図３Ｃ】
2013157800.tif 000007
【図３Ｄ】
2013157800.tif 000008
【図４】
2013157800.tif 000009
【図５Ａ】
2013157800.tif 000010
【図５Ｂ】
2013157800.tif 000011
【図５Ｃ】
2013157800.tif 000012
【図５Ｄ】
2013157800.tif 000013
【図６】
2013157800.tif 000014
【図７】
2013157800.tif 000015
【図８】
2013157800.tif 000016
【図９】
2013157800.tif 000017
【図１０】
2013157800.tif 000018
【図１１】
2013157800.tif 000019
【図１２】
2013157800.tif 000020
【図１３】
2013157800.tif 000021
【図１４】
2013157800.tif 000022
【図１５】
2013157800.tif 000023
【図１６】
2013157800.tif 000024